(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤ型フラッシュメモリの読出し方法であって、
電圧供給ノードからの電圧によりセンスノードをプリチャージする第１のステップと、
所定の動作のため、前記センスノードの電圧を前記電圧供給ノードにディスチャージする第２のステップと、
前記所定の動作後、前記電圧供給ノードからの電圧により前記センスノードを再充電する第３のステップと、
第３のステップ後に、ＮＡＮＤストリングをディスチャージし、メモリセルのセンシングを行う第４のステップと、
を含む読出し方法。
【請求項２】
前記所定の動作は、ページバッファ／センス回路のラッチ回路のリセットである、請求項１に記載の読出し方法。
【請求項３】
前記所定の動作は、非選択ビット線のディスチャージが終了するまでの間、選択ビット線をフローティング状態にすることを含む、請求項１に記載の読出し方法。
【請求項４】
前記第３のステップにおける前記電圧供給ノードの駆動能力は、前記第１のステップにおける前記電圧供給ノードの駆動能力と同等もしくはそれより大きい、請求項１に記載の読出し方法。
【請求項５】
前記第３のステップにおける前記電圧供給ノードの駆動能力は、段階的に変化する、請求項１または４に記載の読出し方法。
【請求項６】
読出し方法はさらに、前記センスノードを再充電した後、前記選択ビット線を前記センスノードに電気的に接続する第５のステップを含む、請求項１に記載の読出し方法。
【請求項７】
ＮＡＮＤ型のメモリセルアレイと、
前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、
前記読出し手段によって読み出されたデータを外部に出力する出力手段とを含み、
前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、
前記読出し手段は、電圧供給ノードからの電圧によりセンスノードをプリチャージした後、ＮＡＮＤストリングのディスチャージ前に、所定の動作のためにセンスノードの電圧を前記電圧供給ノードにディスチャージし、当該所定の動作後に前記電圧供給ノードからの電圧により前記センスノードを再充電する、半導体装置。
【請求項８】
前記所定の動作は、ページバッファ／センス回路のラッチ回路のリセットである、請求項７に記載の半導体装置。
【請求項９】
前記所定の動作は、非選択ビット線のディスチャージが終了するまでの間、選択ビット線をフローティング状態にすることを含む、請求項７に記載の半導体装置。
【請求項１０】
前記読出し手段は、ページバッファ／センス回路に接続されたビット線選択回路を含み、当該ビット線選択回路は、偶数ビット線を選択する偶数選択トランジスタと、奇数ビット線を選択する奇数選択トランジスタとを含み、
前記所定の動作は、前記偶数選択トランジスタまたは前記奇数選択トランジスタを非導通にし、選択された偶数ビット線または奇数ビット線をフローティング状態にする、請求項７に記載の半導体装置。
【請求項１１】
前記読出し手段は、前記電圧供給ノードを駆動する駆動回路を含み、当該駆動回路は、ビット線をプリチャージするときと同等もしくはそれよりも高い駆動能力で前記センスノードを再充電する、請求項７に記載の半導体装置。
【請求項１２】
前記駆動回路は、切替制御信号に応答して前記電圧供給ノードに供給電圧または基準電位を供給し、さらに前記駆動回路は、複数の駆動信号に応答して前記電圧供給ノードの供給電圧の駆動能力を可変する、請求項１１に記載の半導体装置。
【請求項１３】
前記ページバッファ／センス回路は、電圧供給ノード、センスノード、ラッチ回路、前記電圧供給ノードと前記センスノードとの間に接続された第１の選択トランジスタ、前記センスノードとビット線との間に接続された第２の選択トランジスタ、前記センスノードと前記ラッチ回路との間に接続された第３の選択トランジスタとを含み、
前記読出し手段は、前記第１および第３の選択トランジスタを導通させ、前記第２の選択トランジスタを非導通にし、前記ラッチ回路を前記電圧供給ノードの基準電位に電気的に接続して前記ラッチ回路をリセットする、請求項８に記載の半導体装置。
【請求項１４】
前記ページバッファ／センス回路は、電圧供給ノード、センスノード、ラッチ回路、前記電圧供給ノードと前記センスノードとの間に接続された第１の選択トランジスタ、前記センスノードとビット線との間に接続された第２の選択トランジスタ、前記センスノードと前記ラッチ回路との間に接続された第３の選択トランジスタとを含み、
前記読出し手段は、前記第１の選択トランジスタを導通させ、前記第２および第３の選択トランジスタを非導通にし、前記センスノードを前記電圧供給ノードの基準電位に電気的に接続して前記選択ビット線をフローティング状態にする、請求項９に記載の半導体装置。
【請求項１５】
前記ページバッファ／センス回路さらに、前記ラッチ回路に保持されたデータを受け取る別のラッチ回路を含み、
前記読出し手段は、連続読出しを行うとき、前記別のラッチ回路のデータを出力する間にメモリセルアレイの次の選択ページから読み出されたデータを前記ラッチ回路に保持させる、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリを含む半導体装置に関し、特にページバッファ／センス回路のセンスノードのリカバリー方式に関する。
【背景技術】
【０００２】
ＮＡＮＤ型のフラッシュメモリには、外部からのコマンドに応答して複数のページを連続で読み出す連続読出し機能（バースト読出し機能）が搭載されている。ページバッファ／センス回路は、例えば２つのラッチを含み、連続読出し動作が行われるとき、一方のラッチにアレイから読み出されたデータを保持する間に、他方のラッチに保持されたデータの出力を可能にしている（例えば、特許文献１、２、３等）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許５３２３１７０号公報
【特許文献２】特許５６６７１４３号公報
【特許文献３】米国特許出願ＵＳ２０１４／０１０４９４７Ａ１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＮＡＮＤ型フラッシュメモリの読出し動作では、ページバッファのラッチは、センスノードからの電荷をより正確に受け取るためにリセットを必要とし、そのリセットは、ビット線のプリチャージ期間の前に実施される。特に、連続読出し動作では、ラッチのリセットは、当該ラッチのデータをもう1つのラッチに転送した後から、次のページを読み出すためのビット線のプリチャージ前に行われなければならず、連続読出し動作を高速化すると、ラッチをリセットするための時間を十分に確保できないおそれがある。
【０００５】
これを回避する方法として、ラッチのリセットを、ビット線のプリチャージ後であってＮＡＮＤストリングのディスチャージ前に行うことが考えられる。ラッチのリセットは、ラッチのノードをＧＮＤレベルに電気的に接続させるが、その放電経路を電圧供給ノードにすれば、リセット用のトランジスタを設ける必要がない。しかし、この場合、放電経路にはセンスノードが介在するため、センスノードも同時にＧＮＤレベルに放電されてしまう。そうすると、ラッチのリセット後にセンスノードを再び元の電圧にリカバリーさせなければならない。センスノードのリカバリーに時間がかかると、読出し時間が長くなってしまい、さらにセンスノードの電圧は、ＮＡＮＤストリングのディスチャージ後のメモリセルのセンシングに利用されるため、元の電圧をより正確に復元する必要がある。
【０００６】
さらにビット線のシールド読出しでは、偶数ビット線または奇数ビット線を選択し、選択ビット線をプリチャージし、非選択ビット線をＧＮＤレベルにするが、非選択ビット線の電位をＧＮＤレベルに放電する時間は、選択ビット線をクランプ電圧にプリチャージする時間より長くなる。これは、選択ビット線をクランプ電圧にプリチャージするとき、選択ビット線と非選択ビット線との容量結合により非選択ビット線の電位が一時的に上昇し、その後、ＧＮＤレベルへの放電が行われるためであり、かつＲＣ時定数が大きいためである。選択ビット線のＮＡＮＤストリングの放電は、読出しディスターブを避けるために、非選択ビット線の放電終了を待って行われる。しかしながら、非選択ビット線の放電終了を待つまでの間、選択ビット線のプリチャージされたクランプ電圧が徐々に増加し、選択ビット線の電圧がクランプ電圧からオフセットしてしまう。クランプ電圧のオフセットは、メモリセルのセンシング精度に影響を及ぼすため、可能な限り、そのような事態は避けるべきである。
【０００７】
そこで、選択ビット線がクランプ電圧にプリチャージされた後、選択ビット線を電圧供給ノードから遮断し、非選択ビット線の放電が終了するまでの間に、選択ビット線の電圧がクランプ電圧からオフセットしないようにすることが考えられる。
【０００８】
選択ビット線を電圧供給ノードから遮断する方法として、選択ビット線と電圧供給ノードとの間に接続されたトランジスタＢＬＰＲＥをオフすることが可能であるが、トランジスタＢＬＰＲＥをオフした場合、センスノードＳＮＳがフローティング状態になる。ページバッファ／センス回路のレイアウトは複雑であり、センスノードＳＮＳが予期しないノイズを受けるおそれがあり、かつそのようなノイズは、場所に依存する。このため、センスノードＳＮＳをフローティング状態にすることは好ましくない、仮に、センスノードの電荷を電圧供給ノードに放電させ、センスノードをＧＮＤレベルに固定する場合、非選択ビット線の放電完了後に、センスノードを再び元の電圧にリカバリーさせなければならない。センスノードのリカバリーに時間がかかると、読出し時間が長くなってしまい、さらにセンスノードの電圧は、ＮＡＮＤストリングのディスチャージ後のメモリセルのセンシングに利用されるため、元の電圧をより正確に復元する必要がある。
【０００９】
本発明は、このような従来の課題に鑑み、高速読出しや信頼性の高い読出し行うことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、電圧供給ノードからの電圧によりセンスノードをプリチャージする第１のステップと、所定の動作のため、前記センスノードの電圧を前記電圧供給ノードにディスチャージする第２のステップと、前記所定の動作後、前記電圧供給ノードからの電圧により前記センスノードを再充電する第３のステップと、第３のステップ後に、ＮＡＮＤストリングをディスチャージし、メモリセルのセンシングを行う第４のステップとを含む。
【００１１】
ある実施態様では、前記所定の動作は、ページバッファ／センス回路のラッチ回路のリセットである。ある実施態様では、前記所定の動作は、非選択ビット線のディスチャージが終了するまでの間、選択ビット線をフローティング状態にすることを含む。ある実施態様では、前記第３のステップにおける前記電圧供給ノードの駆動能力は、前記第１のステップにおける前記電圧供給ノードの駆動能力と同等もしくはそれより大きい。ある実施態様では、前記第３のステップにおける前記電圧供給ノードの駆動能力は、段階的に変化する。ある実施態様では、読出し方法はさらに、前記センスノードを再充電した後、前記選択ビット線を前記センスノードに電気的に接続する第５のステップを含む。
【００１２】
本発明に係る半導体装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、前記読出し手段によって読み出されたデータを外部に出力する出力手段とを含み、前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、前記読出し手段は、電圧供給ノードからの電圧によりセンスノードをプリチャージした後、ＮＡＮＤストリングのディスチャージ前に、所定の動作のためにセンスノードの電圧を前記電圧供給ノードにディスチャージし、当該所定の動作後に前記電圧供給ノードからの電圧により前記センスノードを再充電する。
【００１３】
ある実施態様では、前記所定の動作は、ページバッファ／センス回路のラッチ回路のリセットである。ある実施態様では、前記所定の動作は、非選択ビット線のディスチャージが終了するまでの間、選択ビット線をフローティング状態にすることを含む。ある実施態様では、前記読出し手段は、ページバッファ／センス回路に接続されたビット線選択回路を含み、当該ビット線選択回路は、偶数ビット線を選択する偶数選択トランジスタと、奇数ビット線を選択する奇数選択トランジスタとを含み、前記所定の動作は、前記偶数選択トランジスタまたは前記奇数選択トランジスタを非導通にし、選択された偶数ビット線または奇数ビット線をフローティング状態にする。ある実施態様では、前記読出し手段は、前記電圧供給ノードを駆動する駆動回路を含み、当該駆動回路は、ビット線をプリチャージするときよりと同等もしくはそれよりも高い駆動能力で前記センスノードを再充電する。ある実施態様では、前記駆動回路は、切替制御信号に応答して前記電圧供給ノードに供給電圧または基準電位を供給し、さらに前記駆動回路は、複数の駆動信号に応答して前記電圧供給ノードの供給電圧の駆動能力を可変する。ある実施態様では、前記ページバッファ／センス回路は、電圧供給ノード、センスノード、ラッチ回路、前記電圧供給ノードと前記センスノードとの間に接続された第１の選択トランジスタ、前記センスノードとビット線との間に接続された第２の選択トランジスタ、前記センスノードと前記ラッチ回路との間に接続された第３の選択トランジスタとを含み、前記読出し手段は、前記第１および第３の選択トランジスタを導通させ、前記第２の選択トランジスタを非導通にし、前記ラッチ回路を前記電圧供給ノードの基準電位に電気的に接続して前記ラッチ回路をリセットする。ある実施態様では、前記ページバッファ／センス回路は、電圧供給ノード、センスノード、ラッチ回路、前記電圧供給ノードと前記センスノードとの間に接続された第１の選択トランジスタ、前記センスノードとビット線との間に接続された第２の選択トランジスタ、前記センスノードと前記ラッチ回路との間に接続された第３の選択トランジスタとを含み、前記読出し手段は、前記第１の選択トランジスタを導通させ、前記第２および第３の選択トランジスタを非導通にし、前記センスノードを前記電圧供給ノードの基準電位に電気的に接続して前記選択ビット線をフローティング状態にする。ある実施態様では、前記ページバッファ／センス回路さらに、前記ラッチ回路に保持されたデータを受け取る別のラッチ回路を含み、前記読出し手段は、連続読出しを行うとき、前記別のラッチ回路のデータを出力する間にメモリセルアレイの次の選択ページから読み出されたデータを前記ラッチ回路に保持させる。
【発明の効果】
【００１４】
本発明によれば、ビット線のプリチャージ後にセンスノードをリカバリーするようにしたので、高速読出しや信頼性の高い改善された読出し動作を行うことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図２】本発明の実施例に係るフラッシュメモリのＮＡＮＤストリングの構成例を示す図である。
【図３】本発明の実施例に係るフラッシュメモリのビット線選択回路の構成を示す図である。
【図４】本発明の実施例に係るフラッシュメモリのページバッファ／センス回路の構成を示す図である。
【図５】本発明の実施例に係る電圧供給源の駆動回路の構成を示す図である。
【図６】本発明の第１の実施例による読出し動作を示すフローチャートである。
【図７】本発明の第１の実施例による読出し動作のタイミングチャートである。
【図８】本発明の第２の実施例による読出し動作を示すフローチャートである。
【図９】本発明の第２の実施例による読出し動作のタイミングチャートである。
【発明を実施するための形態】
【００１６】
本発明に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。ある実施態様では、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリとの互換性を図るため、ＳＰＩ（Serial Peripheral Interface）を搭載し、外部クロック信号に同期して複数のページを連続的に読出す機能を有する。
【実施例】
【００１７】
図１は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子に接続され、かつ外部クロック信号ＥｘＣＬＫに応答して読出しデータを外部に出力したり、外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータの符号生成や読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドデータや端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。
【００１８】
メモリアレイ１１０は、例えば、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックは、図２に示すように複数のＮＡＮＤストリングを含み、１つのＮＡＮＤストリングＮＵは、直列に接続された複数のメモリセルＭＣｉ(例えば、ｉ＝０、１、・・・、３１)と、ビット線側選択トランジスタＴＤと、ソース線側選択トランジスタＴＳとを含む。ビット線側選択トランジスタＴＤのドレインは、対応する１つのビット線ＧＢＬに接続され、ソース線側選択トランジスタＴＳのソースは、共通のソース線ＳＬに接続される。メモリセルＭＣｉのコントロールゲートは、ワード線ＷＬｉに接続され、ビット線側選択トランジスタＴＤおよびソース線側選択トランジスタＴＳの各ゲートは、選択ゲート線ＳＧＤ、ＳＧＳにそれぞれ接続される。ワード線選択回路１６０は、行アドレスＡｘに基づき選択ゲート線ＳＧＤ、ＳＧＳを介してビット線側選択トランジスタＴＤ、ソース線側選択トランジスタＴＳを駆動し、ブロックやワードを選択する。
【００１９】
ＮＡＮＤストリングは、基板表面に２次元的に形成されてもよいし、基板表面から垂直方向に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
【００２０】
図３に、ビット線選択回路の構成を示す。同図は、１つの偶数ビット線ＧＢＬｅと１つの奇数ビット線ＧＢＬｏによって共有される１つのページバッファ／センス回路１７０と、これに接続されたビット線選択回路２００とを例示している。
【００２１】
ビット線選択回路２００は、偶数ビット線ＧＢＬｅを選択するためのトランジスタＢＬＳｅ、奇数ビット線ＧＢＬｏを選択するためのトランジスタＢＬＳｏ、仮想電源ＶＩＲＰＷＲを偶数ビット線ＧＢＬｅに接続するためのトランジスタＹＢＬｅ、仮想電源ＶＩＲＰＷＲを奇数ビット線ＧＢＬｏに接続するためのトランジスタＹＢＬｏを含み、偶数ビット線ＧＢＬｅとソース線ＳＬとの間にＮＡＮＤストリングが接続され、奇数ビット線ＧＢＬｏとソース線ＳＬとの間にＮＡＮＤストリングが接続される。例えば、読出し動作では、シールド読出しが行われ、偶数ビット線ＧＢＬｅが選択されるとき、奇数ビット線ＧＢＬｏが非選択され、奇数ビット線ＧＢＬｏが選択されるとき、偶数ビット線ＧＢＬｅが非選択される。非選択されたビット線は、仮想電源ＶＩＲＰＷＲを介してＧＮＤレベルに接続される。
【００２２】
図４（Ａ）に、ページバッファ／センス回路１７０の構成を示す。同図は、１つのページバッファ／センス回路を示している。便宜上、トランジスタのゲートに印加される信号がそのトランジスタを表すものとする。ページバッファ／センス回路１７０は、２つのラッチＬ１、Ｌ２を含み、ラッチＬ１とラッチＬ２との間には、転送ゲート（トランジスタＣＡＣＨＥ）が接続され、転送ゲートをオンすることでラッチＬ１からラッチＬ２、あるいはラッチＬ２からラッチＬ１への双方向のデータ転送が可能になる。
【００２３】
ラッチＬ１は、一対のクロスカップリングされたインバータを含み、ラッチＬ１のノードＳＬＲ１がトランジスタＢＬＣＤ１およびトランジスタＤＴＧの共通Ｓ／Ｄに接続され、ノードＳＬＳ１が判定回路２１０に接続される。判定回路２１０は、例えば、プログラムベリファイや消去ベリファイの合否を判定する。トランジスタＤＴＧは、プログラムベリファイ等において、電圧供給ノードＶ２からノードＳＬＲ１をＶｄｄに選択的に充電し、あるいはノードＳＬＲ１を選択的にＧＮＤに放電するときに導通される。さらに、ラッチＬ１は、トランジスタＥＱによってノードＳＬＲ１、ＳＬＳ１の短絡が可能である。
【００２４】
ラッチＬ１のノードＳＬＲ１、ＳＬＳ１は、それぞれトランジスタＣＡＣＨＥを介してラッチＬ２のノードＳＬＳ２、ＳＬＲ２に接続される。ラッチＬ２のノードＳＬＲ２がトランジスタＢＬＣＤ２を介してセンスノードＳＮＳに接続され、ノードＳＬＳ２がトランジスタＲＥＳＥＴ２に接続される。トランジスタＲＥＳＥＴ２は、ラッチＬ２をリセットするときに導通される。また、ノードＳＬＳ２、ＳＬＲ２は、データラインＤＬ、／ＤＬを介して差動センスアンプＳＡに接続され、センスアンプＳＡの出力が入出力回路１２０に接続される。
【００２５】
電圧供給ノードＶ２とセンスノードＳＮＳとの間には、トランジスタＶＧおよびトランジスタＲＥＧが直列に接続され、トランジスタＶＧのゲートは、トランジスタＤＴＧのＳ／Ｄに接続される。電圧供給ノードＶ１は、トランジスタＢＬＰＲＥを介してセンスノードＳＮＳに接続される。電圧供給ノードＶ１は、後述するように、ビット線をプリチャージするとき内部供給電圧Ｖｄｄを供給し、ラッチＬ１をリセットするときあるいは選択ビット線をフローティング状態にするときＧＮＤ電位を供給する。センスノードＳＮＳとビット線選択回路２００のノードＢＬＳとの間には、トランジスタＢＬＣＮおよびトランジスタＢＬＣＬＡＭＰが直列に接続される。
【００２６】
図４（Ｂ）にラッチＬ１を構成する１つのインバータの回路構成を示す。当該インバータは、直列に接続された４つのトランジスタ、即ち、Ｐ型のトランジスタＰＴ１、ＰＴ２、Ｎ型のトランジスタＮＴ１、ＮＴ２を含み、トランジスタＰＴ１、ＮＴ２の各ゲートには、ラッチイネーブル信号／ＬＡＴ１、ＬＡＴ１がそれぞれ入力され、トランジスタＰＴ２、ＮＴ１の共通ゲートにはノードＳＬＳ１／ＳＬＲ１の電圧が入力される。ラッチイネーブル信号ＬＡＴ１がＨレベルであるとき、インバータは動作可能であり、ラッチイネーブル信号ＬＡＴ１がＬレベルであるとき、トランジスタＰＴ２、ＮＴ１が内部供給電圧ＶｄｄおよびＧＮＤから切り離されたトライステート状態になり、インバータのリセットが可能になる。ラッチＬ１のリセットは、センスノードＳＮＳを通る電流パスを利用して行われるため、センスノードＳＮＳがフリーのときつまりセンスノードＳＮＳに悪影響を与えないときにリセットが行われる。
【００２７】
図５に、電圧供給ノードＶ１を駆動するための駆動回路を示す。駆動回路３００は、Ｖｄｄノードと出力ノードＶ１との間に並列に接続された複数のＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４と、出力ノードＶ１とＧＮＤとの間に接続されたＮＭＯＳトランジスタＮ１とを含む。トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４の駆動能力（ドレイン電流）は等しくても良いし、あるいは、Ｐ１＜Ｐ２＜Ｐ３＜Ｐ４のようにしてもよい。後者のとき、駆動能力は、例えば、Ｐ２＝２×Ｐ１、Ｐ３＝４×Ｐ１、Ｐ４＝８×Ｐ１のように設定される。駆動能力は、トランジスタのゲート幅、あるいはゲート幅とゲート長の比によって変更することができる。
【００２８】
トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４のゲートには、インバータＩＶ１およびＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３の出力が接続される。ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３の一方の入力には、インバータＩＶ３の出力が共通に印加され、ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３の他方の入力には、駆動信号ＤＲＶ＜０＞、ＤＲＶ＜１＞、ＤＲＶ＜２＞がそれぞれ印加される。ＮＭＯＳトランジスタＮ１のゲートには、インバータＩＶ２、ＩＶ３、ＩＶ４が直列に接続され、インバータＩＶ４には、切替制御信号Ｙ１＿Ｖ１が入力される。
【００２９】
コントローラ１５０は、読出し動作時、駆動信号ＤＲＶ＜０＞、ＤＲＶ＜１＞、ＤＲＶ＜２＞、および切替制御信号Ｙ１＿Ｖ１を駆動回路３００に出力する。切替制御信号Ｙ１＿Ｖ１がＨレベルのとき、出力ノードＶ１には内部供給電圧Ｖｄｄが生成され、Ｌレベルのとき、出力ノードＶ１にはＧＮＤレベルが生成される。また、駆動信号ＤＲＶ＜０＞、ＤＲＶ＜１＞、ＤＲＶ＜２＞が全てＨレベルのとき、全てのトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４が導通し、駆動能力が最大となり、駆動信号ＤＲＶ＜０＞、ＤＲＶ＜１＞、ＤＲＶ＜２＞が全てＬレベルのとき、トランジスタＰ１のみが導通し、駆動能力が最小となる。
【００３０】
ワード線選択回路１６０および列選択回路１８０（図１参照）は、行アドレスＡｘおよび列アドレスＡｙに従いページ内のデータの読出し開始位置を選択したり、あるいは行アドレスおよび列アドレスを用いることなくページの先頭位置からデータを自動的に読み出す。さらにワード線選択回路１６０および列選択回路１８０は、クロック信号に応答して行アドレスおよび列アドレスをインクリメントする行アドレスカウンタおよび列アドレスカウンタを含むことができる。
【００３１】
フラッシュメモリの読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線ＳＧＤ、ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタＴＤ、ソース線側選択トランジスタＴＳをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタＴＤをオンさせ、ソース線側選択トランジスタＴＳをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
【００３２】
次に、本発明の第１の実施例による読出し動作について説明する。図６は、第１の実施例の読出し動作のシーケンスを示すフローである。本実施例の読出し動作は、ビット線のプリチャージを行うステップ（Ｓ１００）、プリチャージ後にラッチＬ１をリセットするステップ（Ｓ１１０）、ラッチＬ１のリセット後にセンスノードＳＮＳをリカバリーするステップ（Ｓ１２０）、ＮＡＮＤストリングのメモリセルのディスチャージを行うステップ（Ｓ１３０）、センスノードＳＮＳのセンシングを行うステップ（Ｓ１４０）とを含む。
【００３３】
ビット線のプリチャージでは、先ず、コントローラ１５０は、切替制御信号Ｙ１＿Ｖ１を介して駆動回路３００により電圧供給ノードＶ１を供給電圧Ｖｄｄに遷移させる。このとき、コントローラ１５０は、駆動信号ＤＲＶ＜０＞、ＤＲＶ＜１＞、ＤＲＶ＜２＞により駆動回路３００の駆動能力を最小から最大の範囲で可変することができる。トランジスタＢＬＰＲＥを導通させ、センスノードＳＮＳがＶｄｄレベルに充電し、トランジスタＢＬＣＬＡＭＰ、トランジスタＢＬＣＮを導通させ、ノードＢＬＳをＶＣＬＭＰ１に充電する。Ｖｄｄ≧ＶＣＬＭＰ１の関係にある。トランジスタＢＬＣＤ１、ＢＬＣＤ２、トランジスタＲＥＧを非導通にし、トランジスタＢＬＳｅを導通し（ここでは、偶数ビット線ＧＢＬｅが選択されるものとする）、ノードＢＬＳが偶数ビット線ＧＢＬｅに電気的に接続される。偶数ビット線ＧＢＬｅに接続されたＮＡＮＤストリングのビット線側選択トランジスタＴＤを導通させ、ソース線側選択トランジスタＴＳを非導通にし、選択ページおよび非選択ページにパス電圧を印加する。これにより、偶数ビット線ＧＢＬｅにはクランプ電圧ＶＣＬＭＰ１がプリチャージされる。他方、非選択の奇数ビット線ＧＢＬｏは、トランジスタＹＢＬｏを介して仮想電源ＶＩＲＰＷＲのＧＮＤに電気的に接続される。
【００３４】
ビット線のプリチャージが終了すると、ラッチＬ１のリセットが行われる。図７は、ラッチＬ１のリセットおよびセンスノードのリカバリーのタイミングチャートを示している。リセット期間中、トランジスタＢＬＰＲＥ、トランジスタＢＬＣＮ、トランジスタＢＬＣＬＡＭＰは導通状態である。時刻ｔ１で、トランジスタＢＬＳｅを非導通にし（Ｌレベル）、偶数ビット線ＧＢＬｅがページバッファ／センス回路１７０から電気的に切り離される。次に、時刻ｔ２で、コントローラ１５０は、切替制御信号Ｙ１＿Ｖ１を介して駆動回路３００により電圧供給ノードＶ１をＧＮＤに遷移させる。これにより、センスノードＳＮＳが供給電圧ＶｄｄからＧＮＤレベルに降下し、ノードＴＯＢＬおよびノードＢＬＳがクランプ電圧ＶＣＬＭＰ１からＧＮＤレベルに降下する。
【００３５】
次に、時刻ｔ３で、ラッチＬ１をリセットするためのラッチイネーブル信号ＬＡＴ１がＨレベルからＬレベルに遷移され、ラッチＬ１がリセット可能な状態に置かれる。次に、時刻ｔ４で、トランジスタＥＱを一定期間導通させ、ノードＳＬＲ１、ＳＬＳ１を同電位に短絡した後、時刻ｔ５で、トランジスタＢＬＣＤ１を一定期間導通する。これにより、ノードＳＬＲ１の電荷がセンスノードＳＮＳを介して電圧供給ノードＶ１のＧＮＤに放電され、ラッチＬ１のリセットが完了する。
【００３６】
ラッチＬ１のリセット後、センスノードＳＮＳ等のリカバリーが行われる。すなわち、センスノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳを再充電し、これらのノードの電圧をラッチＬ１のリセット前のプリチャージ状態に回復させる。時刻ｔ６で、コントローラ１５０は、切替制御信号Ｙ１＿Ｖ１を介して駆動回路３００により電圧供給ノードＶ１をＧＮＤから供給電圧Ｖｄｄに遷移させ、これによりセンスノードＳＮＳがＶｄｄに再充電され、ノードＴＯＢＬおよびノードＢＬＳがクランプ電圧ＶＣＬＭＰ１に再充電される。このとき、コントローラ１５０は、駆動信号ＤＲＶ＜０＞、ＤＲＶ＜１＞、ＤＲＶ＜２＞の全てをＨレベルに遷移させることで、トランジスタＰ１〜Ｐ４を導通し、最大の駆動能力でセンスノードＳＮＳを充電し、センスノードＳＮＳのリカバリー時間の短縮を図ることができる。あるいは、コントローラ１５０は、駆動信号ＤＲＶ＜０＞、ＤＲＶ＜１＞、ＤＲＶ＜２＞を時刻ｔ６からｔ７の間で段階的にＨレベルに遷移させ（例えば、トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４の中の選択された１つまたは複数のトランジスタを段階的にオンさせて駆動能力を徐々に増加させる）、最終的にトランジスタＰ１〜Ｐ４を導通し、最大の駆動能力でセンスノードＳＮＳを充電することで、トランジスタＢＬＣＬＡＭＰのゲート電圧がセンスノードＳＮＳから受けるカップリングを抑制しつつ、センスノードＳＮＳのリカバリー時間の短縮を図ることができる。
【００３７】
センスノードＳＮＳのリカバリー後、時刻ｔ７で、トランジスタＢＬＳｅを導通し（Ｈレベル）、偶数ビット線ＧＢＬｅがページバッファ／センス回路１７０に電気的に接続され、ノードＴＯＢＬとノードＢＬＳ（リカバリーによってクランプ電圧ＶＣＬＭＰ１に再充電）、および偶数ビット線ＧＢＬｅ（ビット線のプリチャージによってクランプ電圧ＶＣＬＭＰ１に充電）の間で生じる電圧誤差を補正する。その後、ＮＡＮＤストリングのディスチャージおよびセンシングは、従来と同様に行われる（図示省略）。すなわち、ＮＡＮＤストリングのディスチャージでは、トランジスタＢＬＳｅを非導通にし、ＮＡＮＤストリングのソース線側選択トランジスタＴＳを導通し、ＮＡＮＤストリングをソース線ＳＬに電気的に接続する。さらに、トランジスタＢＬＣＬＡＭＰにはノードＴＯＢＬにクランプ電圧ＶＣＬＭＰ２を生成するためのゲート電圧を印加する。ＶＣＬＭＰ１＞ＶＣＬＭＰ２である。その後、トランジスタＢＬＳｅを一定期間導通することで、センスノードＳＮＳには、選択メモリセルのデータ「０」、「１」に応じた電位が表れる。選択メモリセルがデータ「０」を保持していればビット線の電位はソース線ＳＬに放電されず、それ故、センスノードＳＮＳの電位は殆ど変化しないが、これに対し、選択メモリセルがデータ「１」を保持していればビット線の電位がソース線ＳＬに放電され、センスノードＳＮＳの電位が低下する。こうして、センスノードＳＮＳは、選択メモリセルのデータ「０」、「１」に応じた電荷を感知する。その後、センスノードＳＮＳで感知された電荷がトランジスタＢＬＣＤ１を介してラッチＬ１のノードＳＬＲ１に転送される。
【００３８】
本実施例の読出し方法は、特に複数ページを連続的に読み出す連続読出しに適用することができる。コントローラ１５０は、入出力回路１２０を介してページの連続読出し動作のコマンドを受け取ると、開始アドレスから複数のページの連続読出しを開始する。連続読出しの終了は、連続読出し終了のコマンドが入力されたとき、または予め決められた終了アドレスまでの読出しが行われたとき終了する。ページの連続読出しでは、ラッチＬ２からデータが出力されている間にラッチＬ１にメモリセルアレイの選択ページから読み出されたデータが転送される。ラッチＬ１からラッチＬ２へのデータ転送は１ページ単位ではなく、１／２ページ（第１または第２のキャッシュ）に分割して行なわれ、ラッチＬ２の一方のキャッシュのデータが入出力回路１２０に転送される間に他方のキャッシュのデータがＥＣＣ回路１３０で処理される。入出力回路１２０に転送されたデータは、外部クロック信号ＥｘＣＬＫ（例えば、立ち上がりエッジおよび立下りエッジ）に同期して外部入出力端子から外部に出力される。メモリセルアレイからのデータの読出しおよびラッチＬ１からラッチＬ２へのデータ転送は内部クロック信号に基づき行われ、ラッチＬ２と入出力回路１２０との間のデータ転送、入出力回路１２０からのデータ出力は、外部クロック信号ＥｘＣＬＫに基づき行われ、ラッチＬ２とＥＣＣ回路１３０との間のデータ転送およびＥＣＣ回路の動作は、別の内部クロック信号もしくは外部クロック信号ＥｘＣＬＫを分周したクロックに基づき行われる。
【００３９】
メモリセルアレイの選択ページの読出しが行われるとき、センスノードＳＮＳは、選択ビット線の電位をセンスし、次いで、センスノードＳＮＳの電荷がトランジスタＢＬＣＤ１を介してラッチＬ１のノードＳＬＲ１に転送される。ラッチＬ１は、転送された電荷が閾値以上であればデータ「１」、閾値未満であればデータ「０」と判定し、そのデータを保持する。ラッチＬ１は、センスノードＳＮＳから転送された電荷が正確に反映されるようにするため、ノードＳＬＲ１の電位をＧＮＤレベルにリセットする。ラッチＬ１をリセットするとき、コントローラ１５０は、切替制御信号Ｙ１＿Ｖ１を介して駆動回路３００により電圧供給ノードＶ１をＧＮＤに遷移させ、トランジスタＢＬＣＤ１、トランジスタＢＬＰＲＥを導通させ、ノードＳＬＲ１を電圧供給ノードＶ１に電気的に接続する。
【００４０】
従来のフラッシュメモリの連続読出しでは、ラッチＬ１のリセットは、次のページを読み出すときのビット線のプリチャージ前に実施される。しかし、ラッチＬ１のリセットは、ラッチＬ１のデータをラッチＬ２に転送された後でなければならず、データ出力の高速化が進むと、ラッチＬ１のリセットを行う時間を十分に確保することができないおそれがある。本実施例では、ラッチＬ１のリセットがビット線のプリチャージ期間とＮＡＮＤストリングのディスチャージ期間との間に行われるので、ラッチＬ１をリセットする時間を保証することができ、さらに、ラッチＬ１のデータをラッチＬ２に転送するや否やアレイ読出しを即座に開始することができる。
【００４１】
次に、本発明の第２の実施例について説明する。図８は、第２の実施例の読出し動作のシーケンスを示すフローである。本実施例の読出し動作は、ビット線のプリチャージを行うステップ（Ｓ２００）、プリチャージ後に選択ビット線をフローティング状態にするステップ（Ｓ２１０）、センスノードＳＮＳをリカバリーするステップ（Ｓ２２０）、ＮＡＮＤストリングのメモリセルのディスチャージを行うステップ（Ｓ２３０）、センスノードＳＮＳのセンシングを行うステップ（Ｓ２４０）とを含む。
【００４２】
図９に、第２の実施例の読出し動作にタイミングチャートを示す。ビット線のプリチャージでは、第１の実施例で説明したように、時刻ｔ１で、電圧供給ノードＶ１から供給される電圧ＶｄｄによりセンスノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳの充電が開始される。また、トランジスタＢＬＳｅが導通し（Ｈレベル）、選択ビット線ＧＢＬｅの充電が開始される（ここでは、偶数ビット線が選択されるものとする）。非選択ビット線ＧＢＬｏは、トランジスタＢＬＳｏが非導通（Ｌレベル）となりノードＢＬＳから隔離され、トランジスタＹＢＬｏが導通して仮想電源電圧ＶＩＲＰＷＲ（ＧＮＤレベル）に電気的に接続される。
【００４３】
選択ビット線ＧＢＬｅの電圧が上昇するとき、ビット線間の容量結合により非選択ビット線ＧＢＬｏの電圧も上昇する。選択ビット線ＧＢＬｅの電圧がある程度まで上昇すると、非選択ビット線ＧＢＬｏの電圧が飽和し、その後、ゆっくりとした速度でＧＮＤレベルに降下する。これは、ビット線のＲＣ時定数が大きいためである。選択ビット線ＧＢＬｅの電圧が上昇する速度は、駆動回路３００の供給能力によって適宜調整可能である。
【００４４】
時刻ｔ２で、選択ビット線ＧＢＬｅがプリチャージ電圧ＶＣＬＭＰ１に到達すると、コントローラ１５０は、トランジスタＢＬＳｅを非導通にし（Ｌレベル）、選択ビット線ＧＢＬｅがノードＢＬＳから隔離され、選択ビット線ＧＢＬｅがフローティング状態にされる。従来のように、時刻ｔ２でトランジスタＢＬＳｅの導通を継続させた場合、実際にはクランプ電圧ＶＣＬＭＰ１を生成するトランジスタＢＬＣＬＡＭＰのゲート電圧がオフセット電圧を持つため、選択ビット線ＧＢＬｅの電圧は、破線で示すようにプリチャージ電圧ＶＣＬＭＰ１よりも上昇する。
【００４５】
時刻ｔ３で、コントローラ１５０は、切替制御信号Ｙ１＿Ｖ１を介して駆動回路３００により電圧供給ノードＶ１をＧＮＤに遷移させる。このとき、トランジスタＢＬＰＲＥ、ＢＬＣＬＡＭＰ、ＢＬＣＮは導通状態、トランジスタＲＥＧ、ＢＬＣＤ１、ＢＬＣＤ２は非導通状態であり、センスノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳが電圧供給ノードＶ１に電気的に接続され、ＧＮＤレベルに固定される。センスノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳはフローティング状態ではないため、予期しないノイズによる変動を受けない。
【００４６】
選択ビット線ＧＢＬｅをフローティング状態にしている間、非選択ビット線ＧＢＬｏがＧＮＤレベルに放電される。言い換えれば、非選択ビット線ＧＢＬｏがＧＮＤレベルになるのを待つ間、選択ビット線ＧＢＬｅはフローティング状態にある。
【００４７】
時刻ｔ４で、コントローラ１５０は、切替制御信号Ｙ１＿Ｖ１を介して駆動回路３００により電圧供給ノードＶ１をＧＮＤから供給電圧Ｖｄｄに遷移させる。これにより、センスノードＳＮＳがＶｄｄに再充電され、ノードＴＯＢＬ、ノードＢＬＳが電圧ＶＣＬＭＰ１に再充電される。このとき、コントローラ１５０は、駆動信号ＤＲＶ＜０＞、ＤＲＶ＜１＞、ＤＲＶ＜２＞の全てをＨレベルに遷移させ、駆動回路３００の駆動能力を最大にすることで、再充電の時間の短縮を図ることができる。但し、駆動能力は、必ずしも最大である必要はなく、センスノードのリカバリーに許容される時間に応じて決定することが可能である。
【００４８】
時刻ｔ５で、コントローラ１５０は、トランジスタＢＬＳｅを導通状態にし（Ｈレベル）、選択ビット線ＧＢＬｅがページバッファ／センス回路１７０に電気的に接続され、ノードＴＯＢＬとノードＢＬＳ（リカバリーによってクランプ電圧ＶＣＬＭＰ１に再充電）、および選択ビット線ＧＢＬｅ（ビット線のプリチャージによってクランプ電圧ＶＣＬＭＰ１に充電）の間で生じる電圧誤差を補正する。その後、第１の実施例のときと同様に、ＮＡＮＤストリングのメモリセルのディスチャージが行われ、センスノードＳＮＳのセンシングが行われる。
【００４９】
このように本実施例によれば、ビット線プリチャージ後にセンスノードのリカバリー（再充電）を行うようにしたので、ビット線のプリチャージ期間中に、選択ビット線をフローティング状態にし、センスノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳをＧＮＤレベルに固定することができ、非選択ビット線がＧＮＤレベルになるのを待つまでの間に選択ビット線が所望しない電圧に上昇することを防止することができる。その結果、読出し動作の信頼性を向上させることができる。
【００５０】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５１】
１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力回路
１３０：ＥＣＣ回路
１４０：アドレスレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：ビット線選択回路
３００：電圧供給ノードＶ１を駆動するための駆動回路
【要約】
【課題】  高速読出しや信頼性の高い読出しを行うことができる半導体装置を提供する。
【解決手段】  本発明のＮＡＮＤ型フラッシュメモリの読出し方法は、電圧供給ノードＶ１によりセンスノードＳＮＳをプリチャージするステップと、所定の動作のため、センスノードＳＮＳを電圧供給ノードＶ１にディスチャージするステップと、所定の動作後、電圧供給ノードＶ１によりセンスノードＳＮＳを再充電するステップと、ＮＡＮＤストリングをディスチャージし、メモリセルをセンシングするステップとを含む。
【選択図】  図６【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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