(57)【特許請求の範囲】
【請求項１】
トランジスタであって、
半導体構造体と、
前記半導体構造体の上に配置されたソース電極及びドレイン電極と、
前記トランジスタの長さに沿って前記ソース電極と前記ドレイン電極との間に延在するゲート電極であって、前記ゲート電極の幅に沿って互いに隣接して配置された異なる金属の複数のスラブを含み、前記異なる金属は、異なる仕事関数を有して、前記ソース電極と前記ドレイン電極とを接続する異なる閾値電圧を有する３つ以上の仮想チャネルの組を形成し、前記ゲート電極によって動作する前記仮想チャネルの組が前記トランジスタの線形性を増大させる、ゲート電極と、
を備える、トランジスタ。
【請求項２】
前記半導体構造体は、ソース領域、チャネル領域及びドレイン領域を含み、前記ソース電極は前記ソース領域の上部に堆積し、前記ドレイン電極は前記ドレイン領域の上部に堆積し、前記ゲート電極は前記チャネル領域の上部に堆積し、前記ソース領域及び前記ドレイン領域は、第１の導電型を有する第１の不純物によってドープされ、前記チャネル領域は、前記第１の導電型とは反対の第２の導電型を有する第２の不純物によってドープされている、請求項１に記載のトランジスタ。
【請求項３】
前記異なる金属のスラブの上部に配置された金属の層、
を更に備える、請求項１に記載のトランジスタ。
【請求項４】
前記スラブが互いに接触してない、請求項３に記載のトランジスタ。
【請求項５】
前記スラブが異なるゲート幅を有する、請求項１に記載のトランジスタ。
【請求項６】
前記スラブが、前記スラブの長さは、ゲート長を定義する、請求項１に記載のトランジスタ。
【請求項７】
前記異なる金属のスラブは、前記異なる金属の前記仕事関数が前記ゲート電極の幅に沿って徐々に変化するように配置されている、請求項１に記載のトランジスタ。
【請求項８】
前記半導体構造体の上部に配置された酸化物層であって、前記異なる金属のスラブは前記酸化物層の上部に配置されている、酸化物層、
を更に備える、請求項１に記載のトランジスタ。
【請求項９】
前記半導体構造体は、絶縁層の上部に２次元（２Ｄ）半導体層を含み、前記ソース電極及び前記ドレイン電極は、前記２Ｄ半導体層の上部に配置されているようになっている、請求項１に記載のトランジスタ。
【請求項１０】
前記半導体構造体は、２次元電子ガス（２ＤＥＧ）として前記ソース電極と前記ドレイン電極との間にキャリアチャネルを形成する、キャップ層とチャネル層とを含むヘテロ構造である、請求項１に記載のトランジスタ。
【請求項１１】
前記チャネル層の材料は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）及びインジウムガリウムヒ素（ＩｎＧａＡｓ）のうちの１つ又は組合せを含み、前記キャップ層の材料は、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、アルミニウムヒ素（ＡｌＡｓ）及びインジウムアルミニウムガリウムヒ素（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む、請求項１０に記載のトランジスタ。
【請求項１２】
誘電体層が、前記ゲート電極と前記キャップ層との間に挟挿されている、請求項１０に記載のトランジスタ。
【請求項１３】
半導体層が、前記ゲート電極と前記キャップ層との間に挟挿されており、前記挟挿された半導体層は、前記キャリアチャネルの導電性とは反対の導電性を有する不純物でドープされている、請求項１０に記載のトランジスタ。
【請求項１４】
前記ゲート電極の真下のキャップ層は、少なくとも部分的にエッチングで除去されている、請求項１０に記載のトランジスタ。
【請求項１５】
前記半導体構造体は、複数のキャリアチャネルを形成する複数のヘテロ構造を含む、請求項１０に記載のトランジスタ。
【請求項１６】
トランジスタを製造する方法であって、
基板と少なくとも１つのキャリアチャネルを備えた半導体構造体とを準備することと、
前記半導体構造体をエッチングして前記トランジスタの活性領域を画定することと、
金属蒸着、リフトオフ及び高速熱アニーリングのうちの１つ又は組合せによりソース電極及びドレイン電極を形成することと、
前記トランジスタの長さに沿って異なる金属の複数のスラブを堆積させることであって、前記異なる金属の複数のスラブが、前記トランジスタの幅に沿って互いに平行に配置されるようにし、前記異なる金属は、異なる仕事関数を有して、前記ソース電極と前記ドレイン電極とを接続する異なる閾値電圧を有する３つ以上の仮想チャネルの組を形成し、同じゲート電極によって動作する前記仮想チャネルの組が、前記トランジスタの線形性を増大させるように、堆積することと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には、高周波応用のための高電子移動度トランジスタ等の半導体デバイスに関する。
【背景技術】
【０００２】
半導体デバイスにおいて、ケイ素（Ｓｉ）及びガリウムヒ素（ＧａＡｓ）等の材料は広く応用されてきた。しかしながら、これらの比較的よく知られている半導体材料は、バンドギャップが比較的小さく（例えば、室温で、Ｓｉの場合は１．１２ｅＶ、ＧａＡｓの場合は１．４２ｅＶ）及び／又は絶縁破壊電圧が比較的小さいため、より高出力の及び／又は高周波応用にはそれほど適していない可能性がある。Ｓｉ及びＧａＡｓによって提示される難題を考慮して、高出力、高温及び／又は高周波応用並びにデバイスに対する関心は、炭化ケイ素（α−ＳｉＣの場合は室温で２．９９６ｅＶ）及びＩＩＩ族窒化物（例えば、ＧａＮの場合は室温で３．３６ｅＶ）等のワイドバンドギャップ半導体材料に向かった。これらの材料は、通常、ガリウムヒ素及びケイ素と比較して、より高い絶縁破壊電界強度及びより高い電子飽和速度を有する。
【０００３】
高出力及び／又は高周波応用に対して特に関心のあるデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）であり、それは、或る特定の場合では、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）としても知られている。これらのデバイスは、異なるバンドギャップエネルギーを有する２つの半導体材料のヘテロ接合に２次元電子ガス（２ＤＥＧ）が形成されるため、多くの環境下で動作上の利点を提供することができ、そこでは、バンドギャップの小さい材料ほど高い電子親和力を有する。２ＤＥＧは、アンドープの（「意図的にドープされていない」）、バンドギャップのより小さい材料における蓄積層であり、例えば１０１３ｃｍ−２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップのより広い半導体において発生する電子は２ＤＥＧに移動し、それにより、イオン化不純物散乱が低減するため高電子移動度が可能になる。
【０００４】
高キャリア濃度及び高キャリア移動度のこの組合せにより、ＨＥＭＴの相互コンダクタンスを増大させることができ、高周波応用に対して金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に比較して強力な性能上の利点を提供することができる。
【０００５】
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製造される高電子移動度トランジスタには、上述した高い絶縁破壊電界、それらの広いバンドギャップ、大きい伝導帯オフセット及び／又は高い飽和電子ドリフト速度を含む材料特性の組合せにより、大量のＲＦ電力を発生させる可能性がある。
【０００６】
ＲＦトランジスタに対する性能指標の１つは線形性である。線形性の高いトランジスタは、低雑音増幅器（ＬＮＡ）又は電力増幅器（ＰＡ）で使用される場合、消費する電力が相対的に低い。目下、電力増幅器における線形性の問題は、導関数重ね合せ（derivative superposition）等の様々な線形化技法を採用することによって、回路レベルでは解決されているが、これらの技法の使用は高価である。したがって、高い線形性とより高い電力密度とを有するトランジスタを設計することが必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
いくつかの実施形態は、トランジスタの線形性がゲート電圧に関する相互コンダクタンスの増大によって決まるという認識に基づく。相互コンダクタンスが緩やかに増大すると、線形性が高くなり、相互コンダクタンスが急激に増大すると、線形性が低下する。相互コンダクタンスの増大の緩急は、トランジスタを形成する材料の構造及び特性によって決まり、制御が困難である。
【０００８】
例えば、様々な材料を使用してトランジスタのゲートを形成することができるが、キャリアチャネルの導電率を変調するために適した金属材料では、個々の特性により、線形性が比較的低下することがある。さらに又は代替的に、トランジスタのゲートの幅を縮小することにより線形性を増大させることができる。しかしながら、このようなゲート幅の縮小により、キャリア密度も低減する。このことは望ましくないことである。
【０００９】
いくつかの実施形態は、ゲートの幅の縮小は、異なる複数の金属を用いることによって、目標キャリア密度に対して望まれる幅に戻す補償ができるという認識に基づく。こうした複合多金属ゲート構造体における各金属は、ゲート幅を縮小させ、したがって線形性を向上させる。さらに、異なる複数の金属は、それぞれに異なる仕事関数を有するため、個々の電圧閾値が、ゲート電圧に対するドレイン電流の変動を左右することになる。このため、異なる複数の金属によって誘導されるドレイン電流は、お互いに干渉する。したがって、異なる金属のスラブのタイプ及び寸法を変更することにより、こうした干渉を用いてトランジスタの全体的な線形性を改善することができる。実際には、本発明者らの模擬実験により、幅の縮小及び干渉によって、複合ゲートの一部として機能するために好適な異なる材料の様々な配置及び材料選択を試験することによって、トランジスタの線形性が改善することが示された。
【００１０】
そのために、いくつかの実施形態では、トランジスタのゲートは、ゲートの幅に沿って互いに平行に配置された異なる金属の少なくとも２つのスラブを含む。こうした配置により、スラブは、同じゲート領域の下に複数の仮想チャネルを形成することができる。これらの仮想チャネルは、同じソース及び同じドレインに接続されているが、閾値電圧値がわずかに異なるため、本明細書では仮想チャネルと呼ぶことにする。
【課題を解決するための手段】
【００１１】
したがって、いくつかの実施形態は、半導体構造体と、半導体構造体の上に配置されたソースと、ドレインと、ソースおよびドレインの間に配置されたゲートとを備える、トランジスタを開示する。ゲートは、ゲートの幅に沿って互いに平行に配置された異なる金属の少なくとも２つのスラブを備える。
【００１２】
トランジスタの例としては、高電子移動度トランジスタ（ＨＥＭＴ）が挙げられ、そこでは、半導体構造体は、ゲートに電圧が印加されたとき、ソースからドレインにキャリアを通過させるキャリアチャネルを形成する、複数の層を含む。いくつかの実施形態によるトランジスタは、特に、低雑音増幅器、電力増幅器、高周波電子回路及びデジタル電子回路において使用することができる。
【００１３】
いくつかの実施態様では、トランジスタはまた、異なる金属のスラブの上部に配置された金属の層も備える。こうした金属の層により、スラブの同時制御を簡略化することができる。例えば、いくつかの実施態様では、スラブは、互いに接触せず、スラブの同時制御は、金属の層を用いて達成される。代替の実施形態では、スラブは、側面に沿って互いに接触してゲート長を形成する。
【００１４】
さらに又は代替的に、別の実施形態では、種々の寸法、スラブの数、スラブの材料及び配置を変更することができる。例えば、１つの実施形態では、スラブは、同一のゲート長及び／又はゲート幅を有する。代替の実施形態では、スラブは、異なるゲート長及び／又はゲート幅を有する。例えば、いくつかの実施形態では、異なる金属の選択及び配置によって、金属の仕事関数が、複合ゲートの幅に沿って徐々に変化するというものである。しかしながら、代替の実施形態では、スラブの金属を選択することによって仕事関数を、任意に変化することができる。
【００１５】
いくつかの実施態様では、異なる金属のスラブは、半導体構造体の上部に配置される。別の実施態様では、トランジスタは、半導体構造体の上部に配置された酸化物層又は半導体層を含み、異なる金属のスラブは、酸化物層又は半導体層の上部に配置される。
【００１６】
いくつかの実施形態では、トランジスタは、高周波（ＲＦ）応用に適用される。そのため、いくつかの実施形態では、ＲＦ信号を増幅するように、ソース、ドレイン及びゲートの相互の幾何学的配置が選択される。例えば、１つの実施態様では、トランジスタのソースとゲートとの間の距離は、ゲートとドレインとの間の距離より大きい。
【図面の簡単な説明】
【００１７】
【図１Ａ】１つの実施形態によるトランジスタの３次元概略図である。
【図１Ｂ】図１Ａのトランジスタの上面図である。
【図１Ｃ】いくつかの実施形態によるデバイスの幅に沿ったチャネルの中央における断面図である。
【図１Ｄ】いくつかの実施形態によるソースとドレインとの間の半導体構造体に形成されている仮想チャネルＣｈ−１、Ｃｈ−２、．．．．Ｃｈ−Ｎの概略図である。
【図１Ｅ】１つの実施形態によるトランジスタの長さに沿った断面図である。
【図２Ａ】デバイスの幅に沿って配置された複数の金属スラブを含むゲート電極が、半導体デバイスの線形性をいかに改善するかを例示するプロットである。
【図２Ｂ】デバイスの幅に沿って配置された複数の金属スラブを含むゲート電極が、半導体デバイスの線形性をいかに改善するかを例示するプロットである。
【図３】均質なゲートを備えたトランジスタと、いくつかの実施形態による多金属ゲートを備えたトランジスタとに対するｇｍ対Ｖｇｓ曲線を示す図である。
【図４】いくつかの実施形態によるトランジスタのｇｍ３対Ｖｇｓ特性４２０のプロットである。
【図５】１つの実施形態による共通金属スラブが複数の金属スラブの上部に堆積している多金属ゲートトランジスタの幅に沿った断面図である。
【図６】別の実施形態によるトランジスタの幅に沿った断面図である。
【図７】１つの実施形態によるソース電極、ゲート電極及びドレイン電極の相対的な配置を示す図である。
【図８】別の実施形態によるトランジスタの断面図である。
【図９】いくつかの実施形態による原子的に薄い２次元（２Ｄ）半導体層８０１を備えた半導体デバイスの３Ｄ概略図である。
【図１０Ａ】いくつかの実施形態によるキャリアチャネルを形成するＩＩＩ−Ｖ半導体ヘテロ構造を備えた多金属ゲートトランジスタの３Ｄ概略図である。
【図１０Ｂ】１つの実施形態によるキャリアチャネルを形成するＩＩＩ−Ｖ半導体ヘテロ構造を備えた多金属ゲートトランジスタの幅に沿った断面図である。
【図１１Ａ】いくつかの実施形態による多金属ゲートを備えたＨＥＭＴの模擬実験結果を示す図である。
【図１１Ｂ】いくつかの実施形態による多金属ゲートを備えるＨＥＭＴの模擬実験結果を示す図である。
【図１２】いくつかの実施形態による多金属ゲートＨＥＭＴの幅に沿った断面図である。
【図１３】１つの実施形態による多金属ゲート電極を備えたキャスタレーション構造の（castellated）ゲートＨＥＭＴ構造体の断面図である。
【図１４】いくつかの実施形態による半導体デバイスを製造する方法のブロック図である。
【発明を実施するための形態】
【００１８】
図１Ａは、１つの実施形態によるトランジスタの３次元概略図を示す。トランジスタは、チャネル領域１０２の対向する２つの側面に配置された、高濃度にドープされたソース領域１０１及びドレイン領域１０３を有する、半導体構造体を備える。ソース領域及びドレイン領域は、同じ不純物タイプでドープされているが、チャネル領域は、ソース領域及びドレイン領域の導電性タイプとは反対の導電性タイプを有する不純物で低濃度にドープされている。
【００１９】
例えば、ｎ型トランジスタの場合、ソース領域及びドレイン領域はｎ型ドーパントでドープされ、チャネル領域はｐ型ドーパントでドープされる。一方、ｐ型トランジスタの場合、ソース領域及びドレイン領域はｐ型ドーパントで高濃度にドープされ、チャネル領域はｎ型ドーパントで低濃度にドープされる。
【００２０】
ソース電極１１０及びドレイン電極１２０は、それぞれソース領域及びドレイン領域の上部に形成されている。ソース電極とドレイン電極との間で、かつチャネル領域１０２の上部に、ゲート電極１３０が配置され、チャネル領域１０２は、ゲートに電圧が印加されるとキャリアチャネルを提供する。ゲート電極は、ゲートの幅の方向に沿って互いに平行に配置された異なる金属の少なくとも２つのスラブを備える。
【００２１】
図１Ｂは、図１Ａのトランジスタの上面図を示す。この図に示すように、上面は２つの方向を有する。一方の方向１２２は、ゲート電極の長さ及びトランジスタの長さに沿い（すなわち、ソース電極からドレイン電極に向かい）、他方の方向１２３は、ゲート電極の幅及びトランジスタの幅に沿う。いくつかの実施形態では、ゲート電極は、ゲート電極の幅（及びトランジスタの幅）に沿って配置された複数の金属を備える。
【００２２】
図１Ｃは、いくつかの実施形態によるチャネルの長さ方向の中央におけるデバイスの幅に沿った断面図を示す。この図は、ゲート電極の複数の金属が、チャネルを形成する半導体１０２の上部においてデバイスの幅に沿って配置されることを実証している。この図に示すように、ゲートは、異なる金属１３１、１３２、１３３、１３４及び１３５を含む。ここでは実証の目的で、図には異なる金属を５つのみ示す。しかしながら、原則的に、金属の数が多いほど、デバイスの線形性能は良好になる。これらの金属は、異なる仕事関数を有するように選択される。別の実施形態では、異なる金属スラブの幅は同一にも異なるようにもすることができる。金属の仕事関数は、左から右に増大するか若しくは低減する順序で配置することができ、又は、ランダムに分散させることができる。各金属は異なる仕事関数を有する。
【００２３】
図１Ｄは、いくつかの実施形態による、ソースとドレインとの間の半導体構造体に形成されている仮想チャネルＣｈ−１、Ｃｈ−２、．．．．Ｃｈ−Ｎの概略図を示す。各チャネルは、それ自体の閾値電圧、すなわちＶｔｈ１、Ｖｔｈ２、．．．．ＶｔｈＮを有する。閾値電圧は、１つのこうした仮想チャネルのｇｍ３が、別の仮想チャネルのｇｍ３を破壊的に干渉し、互いを打ち消すように、設計されている。したがって、Ｎ個のこうした仮想チャネルを有する複合デバイスは、非常に高範囲のゲート電圧に対してゼロに近いｇｍ３を提供することができる。このｇｍ３の破壊的干渉の現象は、本明細書では「導関数重ね合わせ」と呼ぶ。
【００２４】
図１Ｅは、１つの実施形態によるトランジスタの長さに沿った断面図を示す。図１Ｅは、複数の金属がデバイスの長さに沿って配置されていないことを実証し、すなわち、この断面図では、ゲート電極を形成する金属の１つのスラブのみが可視である。
【００２５】
図２Ａ及び図２Ｂは、デバイスの幅に沿って配置された複数の金属スラブを含むゲート電極が、半導体デバイスの線形性をいかに改善するかを例示するプロットを示す。以下の式
【数１】
0006903227.tif 000002
によって数学的に定義されるｇｍ３は、任意のトランジスタの線形性の特徴である。ｇｍ３が小さいほど、線形性が高い。
【００２６】
図２Ａは、トランジスタのｇｍ３対ゲート電圧のプロットを示す。この曲線で留意すべきことは、いかなるｇｍ３曲線も、２０１と符号が付されている１つの正の領域（陰影付けされている）と、２０２と符号が付されている１つの負の領域（陰影付けされていない）とを有する、ということである。正の領域から負の領域への移行は、閾値電圧の周囲で発生する。この図において２０３と符号が付されている領域は、ゼロに近いｇｍ３値を有するため、動作に対して理想的な領域である。しかしながら、問題は、Ｖｇｓ軸に沿ったこの領域の広がりが非常に小さく、こうした小さいゲート電圧範囲でトランジスタを動作させることはほぼ不可能であるということである。
【００２７】
図２Ｂは、図１Ｄにそれぞれ示す２つの仮想チャネルＣｈ−１及びＣｈ−２に対するｇｍ３対Ｖｇｓプロット２１０及び２２０を示す。ここで、チャネルの閾値電圧（すなわち、仕事関数）は、Ｃｈ−１のｇｍ３曲線の負の領域がＣｈ−２のｇｍ３曲線の正の領域とオーバーラップするように設計されている。したがって、これらの２つの仮想チャネルのみを有するトランジスタであった場合、２３０と符号が付されている曲線のようなｇｍ３曲線を有することになる。留意すべき１つのことは、ｇｍ３値がゼロ又はゼロに近いゲート電圧領域が強化されているということである。この種のｇｍ３の破壊的干渉を「導関数重ね合わせ」と呼ぶ。
【００２８】
図３は、均質なゲートを備えたトランジスタと、いくつかの実施形態による多金属ゲートを備えたトランジスタとに対する、ｇｍ対Ｖｇｓ曲線を示す。いくつかの実施形態は、トランジスタの線形性が、ゲート電圧に関する相互コンダクタンスの上昇によって決まるという認識に基づく。相互コンダクタンスが漸進的に増大することにより高い線形性がもたらされ、相互コンダクタンスが急速に増大することにより線形性が低下する。この図に示すように、いくつかの実施形態の原理を採用するトランジスタの相互コンダクタンス３１０は、均質なゲートを有する相互コンダクタンス３２０と比較してゆるやかに上昇する。この例では、５つの異なる金属スラブのみを使用している。しかしながら、金属の種類が多いほど、線形性がより高くなる。
【００２９】
図４は、従来のＨＥＭＴのｇｍ３対Ｖｇｓ特性４１０とともに、いくつかの実施形態によるトランジスタのｇｍ３対Ｖｇｓ特性４２０のプロットを示す。上述したように、ｇｍ３は、デバイスの線形性の指標であり、すなわち、線形性が高いということはｇｍ３が低いということである。理想的な線形トランジスタは、ゼロに非常に近いｇｍ３を有するべきである。この例から、いくつかの実施形態によるトランジスタのｇｍ３は、従来のＨＥＭＴのｇｍ３より小さいことが極めて明白である。
【００３０】
図５は、１つの実施形態による多金属スラブの上部に共通金属スラブが堆積している多金属ゲートトランジスタの幅に沿った断面図を示す。ゲート電極１３０は、デバイスの幅に沿って配置された複数の金属１３１〜１３５と、複数の金属スラブの上部に堆積した共通金属１４０とを含む。共通金属の目的は、ゲート電極の接続を容易にし、ゲートを形成する複数の金属スラブを保護することである。
【００３１】
図６は、別の実施形態によるトランジスタの幅に沿った断面図を示す。この実施形態では、ゲートスタックは、複数の金属１３１〜１３４を含むが、これらの金属は互いに接触していない。ゲート端子の接続を容易にするために、多金属スタックの上部に共通金属１４０が堆積している。
【００３２】
図７は、１つの実施形態によるソース電極、ゲート電極及びドレイン電極の相対的な配置を示す。この実施形態では、ソースとゲートとの間の距離ＬＳＤは、ゲートとドレインとの間の距離ＬＧＤより小さい。いくつかの実施態様では、ＬＳＤが大きいことによりソース抵抗が増大し、それにより、デバイスの線形性が低減するため、ＬＳＤは可能な限り小さいことが望ましい。しかしながら、カットオフ周波数を低減させる寄生容量を増大させるため、ＬＳＤはそれほど小さくすることができない。多くの用途では、ＬＳＤは５００ｎｍ未満である。
【００３３】
ＬＧＤは、デバイスの絶縁破壊電圧によって決まる。絶縁破壊電圧を高くするためには、ＬＧＤが大きい必要がある。ＬＧＤはまた、チャネルを形成するために使用される半導体の材料特性によって決まり、ワイドバンドギャップ材料は、比較的小さいＬＧＤでより高い絶縁破壊電圧を与えることができる。例えば、デバイスの絶縁破壊電圧をＶＢＲとすると、ＧａＮ系デバイスでは、
【数２】
0006903227.tif 000003
である。いかなるＲＦトランジスタの絶縁破壊電圧も、最大ＲＦ出力電力
【数３】
0006903227.tif 000004
と直接関係がある。したがって、絶縁破壊電圧が高いことにより、より高い出力電力が得られる。
【００３４】
図８は、別の実施形態によるトランジスタの断面図を示す。この実施形態では、ゲートスタック１７０は、ゲート接点に対して複数の金属スラブ１３１〜１３５を含み、複数の金属ゲートと半導体層との間に、酸化物層１５０が挟挿されている。この酸化物層は、ゲート漏れ電流を低減させる。したがって、この酸化物層は、デバイスの最大カットオフ周波数を改善するのに役立つ。領域１５０の材料は、誘電体、ＳｉＮｘ、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２及びドープＨｆＯ２とすることができる。
【００３５】
図９は、いくつかの実施形態による原子層レベルで薄い２次元（２Ｄ）半導体層８０１を備えた半導体デバイスの３次元概略図を示す。２Ｄ半導体層８０１は、チャネルキャリアを提供する。ゲートスタックは、ゲート電極に対して複数の金属スラブ８３１、８３２、８３３、８３４及び８３５を含む。ソース電極８１０及びドレイン電極８２０が、電流伝導を促進する。２Ｄ半導体としては、限定されないが、グラフェン、ＭｏＳ２、ＷＳｅ２、ＴＳｅ２、ＭｏＳＳｅ、ＷＳＳｅ等が挙げられる。ゲート電極と２Ｄ半導体層との間に、限定されないがＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２を含む誘電体層を挿入することができる。
【００３６】
図１０Ａは、１つの実施形態によるキャリアチャネルを形成するＩＩＩ−Ｖ半導体ヘテロ構造を備えた多金属ゲートトランジスタの３Ｄ概略図を示す。この実施形態では、半導体構造体は、２次元電子ガス（２ＤＥＧ）としてキャリアチャネルを形成するヘテロ構造を形成するキャップ層１００１及びチャネル層１００２を含む。キャリアチャネルとして２ＤＥＧを備えるトランジスタは、高電子移動度トランジスタ（ＨＥＭＴ）としても知られ、その理由は、２ＤＥＧにおける電子の移動度が、量子閉じ込めと低減された格子散乱とにより極めて高いためである。
【００３７】
キャップ層における半導体のバンドギャップは、チャネル層を形成する半導体のバンドギャップより高い。半導体デバイスはまた、キャリアチャネルにおいてキャリア電荷を提供しかつ制御する一組の電極も含む。例えば、一組の電極は、、キャリアチャネルを通して電子電荷を伝送する少なくとも１つのソース電極１０１０と、電子電荷を受け取るドレイン電極１０２０と、キャリア電荷の伝導を制御する１つのゲート電極１０３０とを含むことができる。ゲート電極は、デバイスの幅に沿って分散された複数の金属スラブを有する。いくつかの実施態様では、半導体構造体は、複数のキャリアチャネルを形成する複数のヘテロ構造を含む。
【００３８】
図１０Ｂは、いくつかの実施形態によるキャリアチャネルを形成するＩＩＩ−Ｖ半導体ヘテロ構造を備えた多金属ゲートトランジスタの幅に沿った断面図を示す。ゲート電極１０３０は、複数の金属スラブ１０３１、１０３２、１０３３、１０３４及び１０３５を含む。半導体デバイスはまた、他の層、例えばバッファ層１００３、基板１００４も備えることができる。
【００３９】
図１１Ａ及び図１１Ｂは、いくつかの実施形態による多金属ゲートを備えたＨＥＭＴの模擬実験結果を示す。図１１Ａは、ｇｍ対Ｖｇｓのプロット１１１０を示し、いくつかの実施形態によるトランジスタのｇｍが、従来のＨＥＭＴのｇｍと比較してゲート電圧に対して低速に上昇することを実証し、本発明のデバイスの高い線形性を立証している。トランジスタの線形性を証明する別の重要なデバイスパラメータはｇｍ３であり、ｇｍ３が小さいことはトランジスタの高い線形性を指す。
【００４０】
図１１Ｂは、従来のＨＥＭＴとともに本発明のデバイスのｇｍ３のプロット１１２０を示し、いくつかの実施形態によるトランジスタのｇｍ３が、非常に高範囲のゲート電圧に対してゼロであるか又はゼロに近いことを示す。
【００４１】
図１２は、いくつかの実施形態による多金属ゲートＨＥＭＴの幅に沿った断面図を示す。それらの実施形態では、複数の金属を備えたゲート電極とキャップ層１００１との間に、層１２９９が挟挿されている。１つの実施形態によれば、層１２９９は、金属−絶縁体−半導体（ＭＩＳ）又はＭＯＳゲートスタックを形成する誘電体層である。この実施形態では、領域１２９９の材料としては、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉｘＮｙ）、酸化窒化ケイ素水素（silicon oxide nitride hydrogen）（ＳｉｘＯｙＮｚＨｗ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）を挙げることができるが、これらに限定されない。誘電体領域層１２９９は、パッシベーション層として形成することができる。
【００４２】
いくつかの他の実施形態では、層１２９９は、半導体層とすることができ、この半導体層はｐ型ドープである。この場合、半導体層１２９９としては、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ダイヤモンド等を挙げることができるが、これらに限定されない。こうした配置は、ノーマリーオフ動作を提供する。
【００４３】
図１３は、１つの実施形態による多金属ゲート電極を備えるキャスタレーション構造のゲートＨＥＭＴ構造体の断面図を示す。キャスタレーション構造は、ゲート金属が２ＤＥＧチャネルに近接するように、キャップ層領域１００１を少なくとも部分的にエッチングで除去することによって形成される。こうした配置によりゲート容量が増大し、それにより、ノーマリーオフ動作が提供される。キャップ層のエッチングは、ウェットエッチングによるか又はドライエッチングによって行うことができる。別の実施形態によれば、ゲート漏れ電流を低減させるように、多金属ゲート電極とキャスタレーション構造の半導体構造体との間に、誘電体層が挟挿される。
【００４４】
図１４は、いくつかの実施形態による半導体デバイスを製造する方法のブロック図を示す。本方法は、基板を準備すること（１４１０）と、少なくとも、半導体構造体にキャリアチャネルを形成するＩＩＩ−Ｖチャネル層を備える半導体構造体を作製すること（１４２０）とを含む。トップバリア層の材料は、ＩＩＩ−Ｖチャネル層の材料のバンドギャップより高いバンドギャップを有する。いくつかの実施形態によれば、限定されないが、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、有機金属気相成長エピタキシー（ＭＯＶＰＥ）及びプラズマ促進化学気相成長（ＰＥＣＶＤ）並びにマイクロ波プラズマ堆積システムを含む、様々な方法を、トップバリア層又はチャネル層の成長及び形成に適用することができる。
【００４５】
本方法は、次いで、ウェットエッチング又はドライエッチングによりトランジスタの活性領域を画定すること（１４３０）を含む。さらに、本方法はまた、電子ビーム蒸着、ジュール蒸着（joule evaporation）、化学気相成長及びスパッタリングプロセスのうちの１つ又はそれらの組合せを使用して、キャリアチャネルに電気的に接続するためのソース電極及びドレイン電極の形成１４４０も含む。そして、真空又はＮ２環境において、サンプルを、８００℃より高い温度でアニールしてオーミック接触を形成する。
【００４６】
さらに、本方法はまた、ゲート電極のための第１の金属スラブの形成１４５０も含む。この金属スラブの形成は、リソグラフィ→金属蒸着→リフトオフ、及び金属蒸着→リソグラフィ→エッチングのうちの１つ又はそれらの組合せを使用して行うことができる。
【００４７】
ここで、リソグラフィは、限定されないが、フォトリソグラフィ、電子ビームリソグラフィを使用して実施することができる。金属蒸着は、電子ビーム蒸着、ジュール蒸着、化学気相成長及びスパッタリングプロセスのうちの１つ又はそれらの組合せを使用して行うことができる。
【００４８】
第１の金属スラブの形成の後、同じプロセスを繰り返して第２の金属スラブを形成し、全ての金属スラブが形成されゲート電極が完成するまでそのプロセスを繰り返し続ける。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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