(57)【特許請求の範囲】
【請求項１】
装置であって、
ストリング内に配置され、スタック内で互いに重なるワード線に接続されたメモリセルのブロックであって、前記ブロックが、サブブロックモードでは全体としてプログラムされるように構成された第１のサブブロックと第２のサブブロックとに分割され、特定のワード線に接続された特定のグループを含む、メモリセルのブロックと、
前記ワード線に結合され、かつ、
前記装置が前記サブブロックモードで動作していることに応じて、読み取られている前記特定のグループが前記第２のサブブロック内にあるかどうかを判定することと、
読み取られている前記特定のグループが前記第２のサブブロック内にあるかどうかに基づいて、前記第１のサブブロック及び前記第２のサブブロックのうちの１つがプログラムされていないかどうかを判定することと、
前記第１のサブブロック及び前記第２のサブブロックのうちの前記１つがプログラムされていないかどうかに基づいて、前記特定のグループを読み取る間に、調整された読み出し電圧を前記第１のサブブロック及び前記第２のサブブロックのうちの前記１つの前記ワード線に印加することと、を行うように構成された制御回路と、を備える、装置。
【請求項２】
前記ストリングの各々が、前記スタックを通って垂直に延在し、前記スタック内で互いに垂直に位置合わせされた下位階層及び上位階層を含む複数の階層を有するメモリホールを含み、前記下位階層が、前記メモリセルの前記第１のサブブロックを含み、前記上位階層が、前記メモリセルの第２のサブブロックを含む、請求項１に記載の装置。
【請求項３】
前記制御回路が、
読み取られている前記特定のグループが前記第２のサブブロック内にあると判定することに応じて、メモリセルの前記第１のサブブロックがプログラムされていないかどうかを判定することと、
メモリセルの前記第１のサブブロックがプログラムされていないと判定することに応じて、前記調整された読み出し電圧を前記第１のサブブロックのワード線に印加することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に読み出し電圧を印加し、前記第２のサブブロックの前記ワード線にデフォルト読み出しパス電圧を印加することと、
メモリセルの前記第１のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第１のサブブロックの前記ワード線に印加することと、
メモリセルの前記第１のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第２のサブブロックの前記ワード線に印加することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に前記読み出し電圧を印加することと、
読み取られている前記特定のグループが前記第２のサブブロック内にないと判定することに応じて、メモリセルの前記第２のサブブロックがプログラムされていないかどうかを判定することと、
メモリセルの前記第２のサブブロックがプログラムされていないと判定することに応じて、前記調整された読み出し電圧を前記第２のサブブロックのワード線に印加することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に前記読み出し電圧を印加し、前記第１のサブブロックの前記ワード線に前記デフォルト読み出しパス電圧を印加することと、
メモリセルの前記第２のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第２のサブブロックの前記ワード線に印加することと、
メモリセルの前記第２のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第１のサブブロックの前記ワード線に印加することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に前記読み出し電圧を印加することと、を行うように更に構成されている、請求項１に記載の装置。
【請求項４】
前記ワード線が、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第１の隣接ワード線と、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第２の隣接ワード線と、を含み、前記制御回路が、メモリセルの前記特定のグループを読み取る間に、前記少なくとも１つの第１及び第２の隣接ワード線の各々に、前記デフォルト読み出しパス電圧よりも高い隣接ワード線電圧を印加するように更に構成されている、請求項３に記載の装置。
【請求項５】
前記調整された読み出し電圧が、前記デフォルト読み出しパス電圧よりも小さい、請求項３に記載の装置。
【請求項６】
前記メモリセルに記憶された論理物理テーブルと、一時的論理物理テーブルを記憶するランダムアクセスメモリと、を更に含み、前記論理物理テーブル及び一時的論理物理テーブルが、前記第１のサブブロック及び前記第２のサブブロックのどちらがプログラムされているか、又はプログラムされていないかに関する情報を記憶するように構成され、前記制御回路が、
前記論理物理テーブル及び前記一時的論理物理テーブルのうちの少なくとも１つを使用して、前記第１のサブブロックがプログラムされていないかどうかを判定することと、
前記論理物理テーブル及び前記一時的論理物理テーブルのうちの少なくとも１つを使用して、前記第１のサブブロックがプログラムされていないかどうかを判定することと、を行うように更に構成されている、請求項１に記載の装置。
【請求項７】
前記ワード線が、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第１の隣接ワード線と、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第２の隣接ワード線と、を含み、前記装置が前記サブブロックモードで動作していないことに応じて、前記制御回路が、
前記ブロックの前記メモリセルが全てプログラムされているかどうかを判定することと、
前記ブロックの前記メモリセルが全てプログラムされていないと判定することに応じて、プログラムされている前記メモリセルに接続された第１のワード線セットとプログラムされていない前記メモリセルに接続された第２のワード線セットとに前記ワード線を分ける境界ワード線を決定することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に読み出し電圧を印加することと、
メモリセルの前記特定のグループを読み取る間に、プログラムされておらず、少なくとも前記ワード線のオフセット数だけ前記スタック内の前記境界ワード線から分離された前記メモリセルに接続された前記ワード線のサブセットに、デフォルト読み出しパス電圧からデルタ電圧を差し引いたデルタ調整された読み出し電圧を印加することと、を行うように構成されている、請求項１に記載の装置。
【請求項８】
前記メモリセルの各々の閾値電圧が、閾値電圧分布に関連する複数のデータ状態を規定する閾値電圧の共通範囲内にあり、前記制御回路が、前記複数のデータ状態に従って選択された所定のオーバードライブ電圧に基づいて前記調整された読み出し電圧を選択するように更に構成され、前記所定のオーバードライブ電圧が、メモリセルの前記特定のグループを読み取る間に、前記特定のグループ以外のメモリセルの前記ワード線に印加される電圧であり、前記特定のグループ以外の前記メモリセルが導通状態にある、請求項１に記載の装置。
【請求項９】
ストリング内に配置され、スタック内で互いに重なるワード線に接続されたメモリ装置のメモリセルのブロックと通信するコントローラであって、前記ブロックが、サブブロックモードでは全体としてプログラムされるように構成された第１のサブブロックと第２のサブブロックとに分割され、特定のワード線に接続された特定のグループを含み、前記コントローラが、
前記装置が前記サブブロックモードで動作していることに応じて、読み取られている前記特定のグループが前記第２のサブブロック内にあるかどうかを判定することと、
読み取られている前記特定のグループが前記第２のサブブロック内にあるかどうかに基づいて、前記第１のサブブロック及び前記第２のサブブロックのうちの１つがプログラムされていないかどうかを判定するように前記メモリ装置に命令することと、
前記第１のサブブロック及び前記第２のサブブロックのうちの前記１つがプログラムされていないかどうかに基づいて、前記特定のグループを読み取る間に、調整された読み出し電圧を前記第１のサブブロック及び前記第２のサブブロックのうちの前記１つの前記ワード線に印加するように前記メモリ装置に命令することと、を行うように構成されている、コントローラ。
【請求項１０】
前記ストリングの各々が、前記スタックを通って垂直に延在し、前記スタック内で互いに垂直に位置合わせされた下位階層及び上位階層を含む複数の階層を有するメモリホールを含み、前記下位階層が、前記メモリセルの前記第１のサブブロックを含み、前記上位階層が、前記メモリセルの第２のサブブロックを含む、請求項９に記載のコントローラ。
【請求項１１】
前記コントローラが、
読み取られている前記特定のグループが前記第２のサブブロック内にあると判定することに応じて、メモリセルの前記第１のサブブロックがプログラムされていないかどうかを判定することと、
メモリセルの前記第１のサブブロックがプログラムされていないと判定することに応じて、前記調整された読み出し電圧を前記第１のサブブロックのワード線に印加するように前記メモリ装置に命令することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に読み出し電圧を印加し、前記第２のサブブロックの前記ワード線にデフォルト読み出しパス電圧を印加するように前記メモリ装置に命令することと、
メモリセルの前記第１のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第１のサブブロックの前記ワード線に印加するように前記メモリ装置に命令することと、
メモリセルの前記第１のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第１のサブブロックの前記ワード線に印加するように前記メモリ装置に命令することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に前記読み出し電圧を印加するように前記メモリ装置に命令することと、
読み取られている前記特定のグループが前記第２のサブブロック内にないと判定することに応じて、メモリセルの前記第２のサブブロックがプログラムされていないかどうかを判定することと、
メモリセルの前記第２のサブブロックがプログラムされていないと判定することに応じて、前記調整された読み出し電圧を前記第２のサブブロックのワード線に印加するように前記メモリ装置に命令することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に前記読み出し電圧を印加し、前記第１のサブブロックの前記ワード線に前記デフォルト読み出しパス電圧を印加するように前記メモリ装置に命令することと、
メモリセルの前記第２のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第２のサブブロックの前記ワード線に印加するように前記メモリ装置に命令することと、
メモリセルの前記第２のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第２のサブブロックの前記ワード線に印加するように前記メモリ装置に命令することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に前記読み出し電圧を印加するように前記メモリ装置に命令することと、を行うように更に構成されている、請求項９に記載のコントローラ。
【請求項１２】
前記ワード線が、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第１の隣接ワード線と、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第２の隣接ワード線と、を含み、前記コントローラが、メモリセルの前記特定のグループを読み取る間に、前記少なくとも１つの第１及び第２の隣接ワード線の各々に、前記デフォルト読み出しパス電圧よりも高い隣接ワード線電圧を印加するように前記メモリ装置に命令するように更に構成されている、請求項１１に記載のコントローラ。
【請求項１３】
前記メモリ装置が、前記メモリセルに記憶された論理物理テーブルを更に含み、前記コントローラが、一時的論理物理テーブルを記憶するランダムアクセスメモリを含み、前記論理物理テーブル及び一時的論理物理テーブルが、前記第１のサブブロック及び前記第２のサブブロックのどちらがプログラムされているか、又はプログラムされていないかに関する情報を記憶するように構成され、前記コントローラが、
前記論理物理テーブル及び前記一時的論理物理テーブルのうちの少なくとも１つを使用して、前記第１のサブブロックがプログラムされていないかどうかを判定することと、
前記論理物理テーブル及び前記一時的論理物理テーブルのうちの少なくとも１つを使用して、前記第１のサブブロックがプログラムされていないかどうかを判定することと、を行うように更に構成されている、請求項９に記載のコントローラ。
【請求項１４】
前記ワード線が、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第１の隣接ワード線と、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第２の隣接ワード線と、を含み、前記装置が前記サブブロックモードで動作していないことに応じて、前記コントローラが、
前記ブロックの前記メモリセルが全てプログラムされているかどうかを判定することと、
前記ブロックの前記メモリセルが全てプログラムされていないと判定することに応じて、プログラムされている前記メモリセルに接続された第１のワード線セットと、プログラムされていない前記メモリセルに接続された第２のワード線セットとに前記ワード線を分ける境界ワード線を決定することと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に読み出し電圧を印加するように前記メモリ装置に命令することと、
メモリセルの前記特定のグループを読み取る間に、プログラムされておらず、少なくとも前記ワード線のオフセット数だけ前記スタック内の前記境界ワード線から分離された前記メモリセルに接続された前記ワード線のサブセットに、デフォルト読み出しパス電圧からデルタ電圧を差し引いたデルタ調整された読み出し電圧を印加するように前記メモリ装置に命令することと、を行うように構成されている、請求項９に記載のコントローラ。
【請求項１５】
ストリング内に配置され、スタック内で互いに重なるワード線に接続されたメモリセルのブロックを含むメモリ装置を動作させる方法であって、前記ブロックが、サブブロックモードでは全体としてプログラムされるように構成された第１のサブブロックと第２のサブブロックとに分割され、特定のワード線に接続された特定のグループを含み、前記方法が、
前記装置が前記サブブロックモードで動作していることに応じて、読み取られている前記特定のグループが前記第２のサブブロック内にあるかどうかを判定するステップと、
読み取られている前記特定のグループが前記第２のサブブロック内にあるかどうかに基づいて、前記第１のサブブロック及び前記第２のサブブロックのうちの１つがプログラムされていないかどうかを判定するステップと、
前記第１のサブブロック及び前記第２のサブブロックのうちの前記１つがプログラムされていないかどうかに基づいて、前記特定のグループを読み取る間に、調整された読み出し電圧を前記第１のサブブロック及び前記第２のサブブロックのうちの前記１つの前記ワード線に印加するステップと、を含む、方法。
【請求項１６】
前記ストリングの各々が、前記スタックを通って垂直に延在し、前記スタック内で互いに垂直に位置合わせされた下位階層及び上位階層を含む複数の階層を有するメモリホールを含み、前記下位階層が、前記メモリセルの前記第１のサブブロックを含み、前記上位階層が、前記メモリセルの第２のサブブロックを含む、請求項１５に記載の方法。
【請求項１７】
読み取られている前記特定のグループが前記第２のサブブロック内にあると判定することに応じて、メモリセルの前記第１のサブブロックがプログラムされていないかどうかを判定するステップと、
メモリセルの前記第１のサブブロックがプログラムされていないと判定することに応じて、前記調整された読み出し電圧を前記第１のサブブロックのワード線に印加するステップと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に読み出し電圧を印加し、前記第２のサブブロックの前記ワード線にデフォルト読み出しパス電圧を印加するステップと、
メモリセルの前記第１のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第１のサブブロックの前記ワード線に印加するステップと、
メモリセルの前記第１のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第１のサブブロックの前記ワード線に印加するステップと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に前記読み出し電圧を印加するステップと、
読み取られている前記特定のグループが前記第２のサブブロック内にないと判定することに応じて、メモリセルの前記第２のサブブロックがプログラムされていないかどうかを判定するステップと、
メモリセルの前記第２のサブブロックがプログラムされていないと判定することに応じて、前記調整された読み出し電圧を前記第２のサブブロックのワード線に印加するステップと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に前記読み出し電圧を印加し、前記第１のサブブロックの前記ワード線に前記デフォルト読み出しパス電圧を印加するステップと、
メモリセルの前記第２のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第２のサブブロックの前記ワード線に印加するステップと、
メモリセルの前記第２のサブブロックがプログラムされていると判定することに応じて、前記デフォルト読み出しパス電圧を前記第１のサブブロックの前記ワード線に印加するステップと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に前記読み出し電圧を印加するステップと、を更に含む、請求項１５に記載の方法。
【請求項１８】
前記ワード線が、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第１の隣接ワード線と、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第２の隣接ワード線と、を含み、前記方法が、メモリセルの前記特定のグループを読み取る間に、前記少なくとも１つの第１及び第２の隣接ワード線の各々に、前記デフォルト読み出しパス電圧よりも高い隣接ワード線電圧を印加するステップを更に含む、請求項１７に記載の方法。
【請求項１９】
前記メモリ装置が、前記メモリセルに記憶された論理物理テーブルと、一時的論理物理テーブルに記憶するランダムアクセスメモリと、を更に含み、前記論理物理テーブル及び一時的論理物理テーブルが、前記第１のサブブロック及び前記第２のサブブロックのどちらがプログラムされているか、又はプログラムされていないかに関する情報を記憶するように構成され、前記方法が、
前記論理物理テーブル及び前記一時的論理物理テーブルのうちの少なくとも１つを使用して、前記第１のサブブロックがプログラムされていないかどうかを判定するステップと、
前記論理物理テーブル及び前記一時的論理物理テーブルのうちの少なくとも１つを使用して、前記第１のサブブロックがプログラムされていないかどうかを判定するステップと、を更に含む、請求項１５に記載の方法。
【請求項２０】
前記ワード線が、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第１の隣接ワード線と、前記スタック内の前記特定のワード線に隣接する少なくとも１つの第２の隣接ワード線と、を含み、前記装置が前記サブブロックモードで動作していないことに応じて、前記方法が、
前記ブロックの前記メモリセルが全てプログラムされているかどうかを判定するステップと、
前記ブロックの前記メモリセルが全てプログラムされていないと判定することに応じて、プログラムされている前記メモリセルに接続された第１のワード線セットとプログラムされていない前記メモリセルに接続された第２のワード線セットとに前記ワード線を分ける境界ワード線を決定するステップと、
メモリセルの前記特定のグループを読み取る間に、前記特定のワード線に読み出し電圧を印加するステップと、
メモリセルの前記特定のグループを読み取る間に、プログラムされておらず、少なくとも前記ワード線のオフセット数だけ前記スタック内の前記境界ワード線から分離された前記メモリセルに接続された前記ワード線のサブセットに、デフォルト読み出しパス電圧からデルタ電圧を差し引いたデルタ調整された読み出し電圧を印加するステップと、を更に含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、不揮発性メモリ装置及び不揮発性メモリ装置の動作に関する。
【背景技術】
【０００２】
このセクションは、本開示に関連する技術に関する背景情報を提供しており、したがって、必ずしも先行技術ではない。
【０００３】
半導体メモリ装置は、様々な電子デバイスでの使用がますます普及している。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及び他のデバイスにおいて使用されている。
【０００４】
このようなメモリ装置には、データ状態を表す電荷を記憶するために、浮遊ゲート又は電荷トラップ材料等の電荷蓄積材料を使用することができる。電荷トラップ材料は、３次元（three-dimensional、３Ｄ）積層メモリ構造において垂直に、又は２次元（two-dimensional、２Ｄ）メモリ構造内に水平に配置することができる。３Ｄメモリ構造の一例として、交互の導電層及び誘電体層のスタックを含むビットコアスケール可能（Bit Cost Scalable、ＢｉＣＳ）アーキテクチャがある。
【０００５】
メモリ装置は、ストリング内に配置され得るメモリセルを含み、例えば、選択ゲートトランジスタがストリングの端部に設けられて、ストリングのチャネルをソース線又はビット線に選択的に接続する。しかしながら、このようなメモリデバイスを動作させる上で、様々な課題が提示されている。したがって、改良されたメモリ装置が依然として必要とされている。
【発明の概要】
【０００６】
このセクションは、本開示の一般的な概要を提供し、その全範囲又はその特徴及び利点の全ての包括的な開示ではない。
【０００７】
本開示の目的は、上述の欠点に対処し、それを克服するメモリ装置及びメモリ装置を動作させる方法を提供することである。
【０００８】
したがって、本開示の一態様は、ストリング内に配置され、スタック内で互いに重なるワード線に接続されたメモリセルのブロックを含む装置を提供することである。ブロックは、サブブロックモードでは全体としてプログラムされるように構成された第１のサブブロック及び第２のサブブロックに分割される。ブロックはまた、特定のワード線に接続された特定のグループを含む。本装置は、ワード線に結合され、装置がサブブロックモードで動作していることに応じて、読み取られている特定のグループが第２のサブブロック内にあるかどうかを判定するように構成された制御回路を含む。制御回路はまた、読み取られている特定のグループが第２のサブブロック内にあるかどうかに基づいて、第１のサブブロック及び第２のサブブロックのうちの１つがプログラムされていないかどうかを判定するように構成される。制御回路は、第１のサブブロック及び第２のサブブロックのうちの１つがプログラムされていないかどうかに基づいて、特定のグループを読み取る間に、調整された読み出し電圧を第１のサブブロック及び第２のサブブロックのうちの１つのワード線に印加するように更に構成される。
【０００９】
本開示の別の態様によれば、ストリング内に配置され、スタック内で互いに重なるワード線に接続されたメモリ装置のメモリセルのブロックと通信するコントローラが提供される。メモリ装置のブロックは、サブブロックモードでは全体としてプログラムされるように構成された第１のサブブロック及び第２のサブブロックに分割される。ブロックはまた、特定のワード線に接続された特定のグループを含む。コントローラは、装置がサブブロックモードで動作していることに応じて、読み取られている特定のグループが第２のサブブロック内にあるかどうかを判定するように構成される。コントローラはまた、読み取られている特定のグループが第２のサブブロック内にあるかどうかに基づいて、第１のサブブロック及び第２のサブブロックのうちの１つがプログラムされていないかどうかを判定するようにメモリ装置に命令するように構成される。加えて、コントローラは、第１のサブブロック及び第２のサブブロックのうちの１つがプログラムされていないかどうかに基づいて、特定のグループを読み取る間に、調整された読み出し電圧を第１のサブブロック及び第２のサブブロックのうちの１つのワード線に印加するようにメモリ装置に命令するように構成される。
【００１０】
本開示の更なる態様によれば、ストリング内に配置され、スタック内で互いに重なるワード線に接続されたメモリセルのブロックを含むメモリ装置を動作させる方法も提供される。メモリ装置のブロックは、サブブロックモードでは全体としてプログラムされるように構成された第１のサブブロック及び第２のサブブロックに分割される。ブロックはまた、特定のワード線に接続された特定のグループを含む。この方法は、装置がサブブロックモードで動作していることに応じて、読み取られている特定のグループが第２のサブブロック内にあるかどうかを判定するステップを含む。読み取られている特定のグループが第２のサブブロック内にあるかどうかに基づいて、第１のサブブロック及び第２のサブブロックのうちの１つがプログラムされていないかどうかを判定する。方法は、第１のサブブロック及び第２のサブブロックのうちの１つがプログラムされていないかどうかに基づいて、特定のグループを読み取る間に、調整された読み出し電圧を第１のサブブロック及び第２のサブブロックのうちの１つのワード線に印加するステップを継続する。
【００１１】
更なる適用範囲は、本明細書で提供される説明から明らかになるであろう。この概要の説明及び具体例は、単に説明の目的のために意図されており、本開示の範囲を限定することを意図するものではない。
【図面の簡単な説明】
【００１２】
本明細書に記載される図面は、選択された実施形態のみを例示するためのものであり、全ての可能な実装形態ではなく、本開示の範囲を限定することを意図するものではない。
【００１３】
【図１】本開示の態様による、例示的なメモリ装置のブロック図である。
【００１４】
【図２】本開示の態様による、コントローラの更なる詳細を示す例示的なメモリ装置のブロック図である。
【００１５】
【図３】本開示の態様による、図１の例示的なメモリ装置のメモリ構造の例示的な３Ｄ構成におけるブロックのセットを含む別のメモリ装置の斜視図である。
【００１６】
【図４】図３のブロックのうちの１つの一部分の例示的な断面図を示す。
【００１７】
【図５】本開示の態様による、図４のスタック内のメモリホール直径のプロットを示す。
【００１８】
【図６】本開示の態様による、図４のスタックの領域の拡大図を示す。
【００１９】
【図７Ａ】本開示の態様による、図４と一致する３Ｄ構成におけるサブブロック内のＮＡＮＤストリングの例示的な図を示す。
【００２０】
【図７Ｂ】本開示の態様による、図７Ａのサブブロックの更なる詳細を示す。
【００２１】
【図７Ｃ】本開示の態様による、例示的なメモリセルを示す。
【００２２】
【図８】本開示の態様による、８つのデータ状態が使用されるメモリセルの例示的な閾値電圧分布を示す。
【００２３】
【図９】本開示の態様による、サブブロックモードでは全体としてプログラムされるように構成された第１のサブブロック及び第２のサブブロックに分割されたブロックを示す。
【００２４】
【図１０Ａ】第２のサブブロックが第１のケース内に空である間にプログラムされている例示的なメモリ装置の第１のサブブロックと、第１のサブブロックが第２のケース内に空である間にプログラムされている例示的なメモリ装置の第２のサブブロックと、を示す。
【００２５】
【図１０Ｂ】本開示の態様による、フルブロック状態と比較した、第１のケース内の読み出し動作中の例示的なメモリ装置の電流引き込み、及び第２のケース内の別のワード線を示す。
【００２６】
【図１１】本開示の態様による、第１のケース、第２のケース、及びフルブロック状態に対する電流引き込みピーク及び平均電流引き込みのワード線依存性を示す。
【００２７】
【図１２Ａ】本開示の態様による、メモリ装置の２つの階層の例示的な配置を示す。
【００２８】
【図１２Ｂ】本開示の態様による、閉鎖ブロック状態と比較して、より強いチャネル反転を示す、ＷＬｎ＋２を超えるチャネルから得られるより高い電流引き込みを示す。
【００２９】
【図１３】本開示の態様による、メモリ装置の動作方法のステップを示す。
【図１４】本開示の態様による、メモリ装置の動作方法のステップを示す。
【００３０】
【図１５】本開示の態様による、複数のデータ状態の各々に対する例示的な中央閾値電圧及び対応するオーバードライブ電圧を示す。
【００３１】
【図１６Ａ】本開示の態様による、第１のサブブロックがプログラムされ、第２のサブブロックが空であるか、又は、図１５に示される中央閾値電圧を有する複数のデータ状態のうちの１つと関連付けられた閾値電圧にプログラムされる第１のケースの例示的なメモリ装置を示す。
【００３２】
【図１６Ｂ】本開示の態様による、第１のケースのデータ状態に対してプロットされた各データ状態の平均電流引き込みを示す。
【００３３】
【図１７Ａ】本開示の態様による、第２のサブブロックがプログラムされ、第１のサブブロックが空であるか、又は、図１５に示される中央閾値電圧を有する複数のデータ状態のうちの１つと関連付けられた閾値電圧にプログラムされる第２のケースの例示的なメモリ装置を示す。
【００３４】
【図１７Ｂ】本開示の態様による、第２のケースのデータ状態に対してプロットされた各データ状態の平均電流引き込みを示す。
【００３５】
【図１８Ａ】本開示の態様による、第１のサブブロックがプログラムされ、第２のサブブロックがＥデータ状態にプログラムされる第１のケースの例示的なメモリ装置を示す。
【００３６】
【図１８Ｂ】本開示の態様による、第１のケースの第１のサブブロック内の特定のワード線の読み出しのための経時的な電流引き込みを示す。
【００３７】
【図１９Ａ】本開示の態様による、第２のサブブロックがプログラムされ、第１のサブブロックがＥデータ状態にプログラムされる第２のケースの例示的なメモリ装置を示す。
【００３８】
【図１９Ｂ】本開示の態様による、第２のケースの第２のサブブロック内の特定のワード線の読み出しのための経時的な電流引き込みを示す。
【発明を実施するための形態】
【００３９】
以下の説明では、本開示の理解を提供するための詳細が記載される。いくつかの例では、本開示を不明瞭にしないために、特定の回路、構造、及び技術は、詳細に説明又は示されていない。
【００４０】
一般に、本開示は、多くの用途での使用に適した種類の不揮発性メモリ装置に関する。本開示の不揮発性メモリ装置及び関連する形成方法は、１つ以上の例示的実施形態と併せて説明される。しかしながら、開示される特定の例示的実施形態は、当業者が本開示を理解及び実践することを可能にするのに十分な明確性を有する発明概念、特徴、利点、及び目的を説明するために単に提供される。具体的には、例示的な実施形態は、この開示が徹底され、当業者に範囲を完全に伝えるように提供される。本開示の実施形態の完全な理解を提供するために、特定の構成要素、デバイス、及び方法の例等、多数の具体的な詳細が記載される。具体的な詳細を採用する必要はなく、例示的な実施形態が多くの異なる形態で具現化されてもよく、また本開示の範囲を限定するものと解釈されるべきではないことが、当業者には明らかであろう。いくつかの例示的実施形態では、周知のプロセス、周知のデバイス構造、及び周知の技術は、詳細に説明されない。
【００４１】
いくつかのメモリデバイス又は装置では、メモリセルは、ブロック又はサブブロック内のＮＡＮＤストリング等で互いに接合される。各ＮＡＮＤストリングは、ビット線に接続されているＮＡＮＤストリングのドレイン側の１つ以上のドレイン側ＳＧトランジスタ（ｄｒａｉｎ−ｓｉｄｅ  ＳＧ  ｔｒａｎｓｉｓｔｏｒ、ＳＧＤトランジスタ）とソース線に接続されているＮＡＮＤストリングのソース側の１つ以上のソース側ＳＧトランジスタ（ｓｏｕｒｃｅ−ｓｉｄｅ  ＳＧ  ｔｒａｎｓｉｓｔｏｒ、ＳＧＳトランジスタ）との間に直列に接続された多数のメモリセルを含む。更に、メモリセルは、制御ゲートに作用する共通制御ゲート線（例えば、ワード線）で配置することができる。ワード線のセットは、ブロックのソース側からブロックのドレイン側に延在する。メモリセルは、他の種類のストリングに、他の方法でも接続することができる。
【００４２】
３Ｄメモリ構造では、メモリセルは、スタック内の垂直ストリング内に配置されてもよく、スタックは、交互の導電層及び誘電体層を含む。導電層は、メモリセルに接続されるワード線として機能する。
【００４３】
メモリセルは、ユーザデータを記憶するのに適格なデータメモリセルと、ユーザデータを記憶するのに不適格であるダミー又は非データメモリセルとを含むことができる。ダミーワード線は、ダミーメモリセルに接続される。１つ以上のダミーメモリセルは、チャネル勾配の緩やかな遷移を提供するために、メモリセルストリングのドレイン及び／又はソース端に提供されてもよい。
【００４４】
プログラミング動作中、メモリセルはワード線プログラミング順序に従ってプログラムされる。例えば、プログラミングは、ブロックのソース側のワード線で開始し、ブロックのドレイン側でワード線に進むことができる。１つのアプローチでは、各ワード線は、次のワード線をプログラムする前に完全にプログラムされる。例えば、第１のワード線ＷＬ０は、プログラミングが完了するまで１つ以上のプログラミングパルスを使用してプログラムされる。次に、第２のワード線ＷＬ１は、プログラミングが完了するまで１つ以上のプログラミングパルスを使用してプログラムされる。プログラミングパルスは、それぞれのプログラムループ又はプログラム検証反復においてワード線に印加される一連の増加したプログラム電圧を含んでもよい。メモリセルがプログラミングを完了したかどうかを判定するために、各プログラム電圧の後に動作を検証することができる。メモリセルのプログラミングが完了すると、プログラミングが後続のプログラムループ内の他のメモリセルに対して継続する間、更なるプログラミングからロックアウトすることができる。
【００４５】
メモリ装置が容量を増加させると、ワード線の量又は数、及びブロック毎に記憶され得るデータの量が増加し得る。更に、ブロックサイズ、ブロック歩留まり、ブロックバジェット、データ割り当て効率及び速度が大きいと、ガベージコレクションは全て悪影響を受ける場合がある。したがって、サブブロックモード動作は、ユーザが一度に１つのサブブロックのみをプログラムすることを可能にするように実装され得る。したがって、ブロック全体の代わりにサブブロックを消去する能力のために、改善されたデータ処理等のサブブロックモード動作の利点を実現することができる。加えて、単一の不良又は劣化したワード線に起因してブロック全体が破棄されないため、ブロック歩留まりを改善することができる。そのため、メモリセルはまた、サブブロックのプログラミング順序に従ってプログラムされてもよく、ここで、１つのサブブロック内のメモリセル、又はブロックの一部分が、別のサブブロック内のメモリセルをプログラムする前にプログラムされる。
【００４６】
各メモリセルは、プログラムコマンド内の書き込みデータに従って、データ状態に関連付けられてもよい。そのデータ状態に基づいて、メモリセルは、消去状態に留まるか、又はプログラムされたデータ状態にプログラムされる。例えば、セルメモリデバイス当たり１ビットでは、消去状態及びプログラム状態を含む２つのデータ状態が存在する。セルメモリデバイス当たり２ビットでは、消去状態と、Ａ、Ｂ、及びＣデータ状態と呼ばれる３つのより高いデータ状態とを含む４つのデータ状態が存在する。セルメモリデバイス当たり３ビットでは、消去状態と、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧデータ状態と呼ばれる７つのより高いデータ状態とを含む８つのデータ状態が存在する（図８Ｂを参照）。セルメモリデバイス当たり４ビットでは、消去状態及び１５個のデータ状態を含む１６個のデータ状態が存在する。
【００４７】
メモリセルがプログラムされた後、データを読み出し動作で読み戻すことができる。読み出し動作は、ワード線に接続されたセルが導電性又は非導電性状態にあるかどうかを感知回路が判定する間に、一連の読み出し電圧をワード線に印加することを含むことができる。セルが非導電性状態にある場合、メモリセルの閾値電圧（threshold voltage、Ｖｔｈ）は、読み出し電圧を超える。読み出し電圧は、隣接するデータ状態の閾値電圧レベルの間であると予想されるレベルに設定される。
【００４８】
電流は、例えば、プログラミング及び読み出し動作を含む、メモリデバイス又は装置の動作全体を通じて消費される。メモリ装置のための増加した平均電流引き込み（Ｉｃｃ）は、メモリ装置を利用するモバイルデバイスのバッテリ寿命に悪影響を及ぼす可能性がある。したがって、より小さい平均電流引き込み（Ｉｃｃ）及び電流引き込み（Ｉｃｃ）ピークの両方が望ましい。ブロックが完全にプログラムされていないとき（すなわち、開放ブロック）、電流引き込みピーク及び平均電流引き込みの両方が増加することが観察される。このような開放ブロック動作は、例えば、プログラム性能を決定するために、いくつかのワード線を使用していくつかのダイをプログラムするメモリ装置から生じ得る。同様に、サブブロックのプログラミングでは、サブブロック全体を消去又はプログラムすることができるので、ブロックの一部がプログラムされ、残りがプログラムされていない場合がある。したがって、サブブロック動作はまた、増加した平均電流引き込み（Ｉｃｃ）及び電流引き込み（Ｉｃｃ）ピークをもたらし得る。
【００４９】
図１は、例示的なメモリデバイスのブロック図である。不揮発性記憶装置等のメモリデバイス１００は、１つ以上のメモリダイ１０８含み得る。メモリダイ１０８は、メモリセルのアレイ等のメモリセルのメモリ構造１２６、制御回路１１０及び読み出し／書き込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワード線によりアドレス指定可能であり、列デコーダ１３２を介してビット線によりアドレス指定可能である。読み出し／書き込み回路１２８は、複数の感知ブロック５１、５２、．．．、５３（感知回路）を含み、かつメモリセルのページが並列に読み出し又はプログラムされることを可能にする。典型的には、コントローラ１２２は、１つ以上のメモリダイ１０８と同じメモリデバイス１００（例えば、リムーバブル記憶カード）に含まれる。コントローラは、メモリダイとは別個であってもよい。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で転送され、線１１８を介してコントローラと１つ以上のメモリダイ１０８との間で転送される。
【００５０】
１つのアプローチでは、制御回路１１０はまた、ソース線ドライバ６１、ソース線ドライバ６２、．．．、ソース線回路６３を含むソース制御回路１２７と通信する。ソース線ドライバは、個々のソース線上で異なる（又は同じ）電圧を駆動するために使用される。
【００５１】
メモリ構造は、２Ｄ又は３Ｄとすることができる。メモリ構造は、３Ｄアレイを含むメモリセルの１つ以上のアレイを含み得る。メモリ構造は、複数のメモリレベルが、介在する基板なしでウェハ等の単一の基板の上方に形成された（かつ、基板内には形成されない）モノリシック３Ｄメモリ構造を含み得る。メモリ構造は、シリコン基板の上方に配置されたアクティブ領域を有するメモリセルのアレイの１つ以上の物理レベルでモノリシックに形成された任意の種類の不揮発性メモリを含み得る。メモリ構造は、関連する回路が基板の上方又は内部にあるかどうかに関わらず、メモリセルの動作に関連する回路を有する不揮発性メモリデバイスにあり得る。
【００５２】
制御回路１１０は、読み出し／書き込み回路１２８と協働して、メモリ構造１２６でメモリ動作を実行し、ステートマシン１１２、オンチップアドレスデコーダ１１４及び電力制御モジュール１１６を含む。ステートマシン１１２はメモリ動作のチップレベル制御を提供する。記憶領域１１３は、例えば、動作パラメータ及びソフトウェア／コードのために提供されてもよい。一実施形態では、ステートマシンは、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシンは、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。
【００５３】
オンチップアドレスデコーダ１１４は、ホスト又はメモリコントローラによって使用されるものと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワード線、選択ゲート線、ビット線、及びソース線に供給される電力及び電圧を制御する。それは、ワード線、ＳＧＳ、及びＳＧＤトランジスタ及びソース線用のドライバを含むことができる。感知ブロックは、１つのアプローチにおいて、ビット線ドライバを含むことができる。ＳＧＳトランジスタは、ＮＡＮＤストリングのソース端でのゲートトランジスタであり、ＳＧＤトランジスタは、ＮＡＮＤストリングのドレイン端でのトランジスタである。
【００５４】
いくつかの実装では、構成要素の一部を組み合わせることができる。様々な設計において、メモリ構造１２６以外の構成要素のうちの１つ以上（単独で又は組み合わせて）は、本明細書に記載されたプロセスのステップを含む、本明細書で説明される活動を実行するように構成されている少なくとも１つの制御回路と考えることができる。例えば、制御回路は、制御回路１１０、ステートマシン１１２、デコーダ１１４及び１３２、電力制御モジュール１１６、感知ブロック５１、５２、．．．、５３、読み出し／書き込み回路１２８、コントローラ１２２等のうちのいずれか１つ又はそれらの組み合わせを含み得る。
【００５５】
オフチップコントローラ１２２（一実施形態では電気回路である）は、プロセッサ１２２ｃと、ＲＯＭ１２２ａ及びＲＡＭ１２２ｂ等の記憶デバイス（メモリ）と、エラー訂正コード（error-correction code、ＥＣＣ）エンジン２４５とを含むことができる。ＥＣＣエンジン２４５は、読み取られたエラーの数を修正することができる。
【００５６】
メモリインターフェース１２２ｄも提供され得る。ＲＯＭ、ＲＡＭ、及びプロセッサと通信するメモリインターフェースは、コントローラとメモリダイとの間の電気的インターフェースを提供する電気回路である。例えば、メモリインターフェースは、信号のフォーマット又はタイミングを変更し、バッファ、サージからの絶縁、ラッチＩ／Ｏ等を提供することができる。プロセッサは、メモリインターフェース１２２ｄを介して制御回路１１０（又はメモリダイの任意の他の構成要素）にコマンドを発行することができる。
【００５７】
記憶デバイスは、１組の命令などのコードを含み、プロセッサは、この１組の命令を実行して本明細書に記載される機能を提供するように動作可能である。代替的に又は追加的に、プロセッサは、１つ以上のワード線内のメモリセルの予約領域等の、メモリ構造の記憶デバイス１２６ａからコードにアクセスすることができる。
【００５８】
例えば、プログラムは、プログラミング、読み出し、及び消去動作などのために、メモリ構造にアクセスするために、コントローラによって使用され得る。コードは、起動コード及び制御コード（例えば、１組の命令）を含むことができる。起動コードは、起動又は起動プロセス中にコントローラを初期化し、コントローラがメモリ構造にアクセスできるようにするソフトウェアである。コードは、１つ以上のメモリ構造を制御するためにコントローラによって使用され得る。電源投入されると、プロセッサ１２２ｃは、実行のためにＲＯＭ１２２ａ又は記憶デバイス１２６ａから起動コードをフェッチし、起動コードはシステム構成要素を初期化し、制御コードをＲＡＭ１２２ｂにロードする。制御コードがＲＡＭにロードされると、プロセッサによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、並びに入力及び出力ポートの制御などの基本タスクを実施するためのドライバを含む。
【００５９】
一般に、制御コードは、以下で更に考察されるフローチャートのステップを含む、本明細書に記載される機能を実施する命令を含むことができ、以下で更に考察されるものを含む電圧波形を提供することができる。制御回路は、本明細書に記載される機能を実施する命令を実行するように構成され得る。
【００６０】
一実施形態では、ホストは、本明細書に記載の方法を実行するように１つ以上のプロセッサをプログラムするためのプロセッサ可読コード（例えばソフトウェア）を記憶する、１つ以上のプロセッサ、１つ以上のプロセッサ可読記憶デバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、ソリッドステートメモリ）を含むコンピューティングデバイス（例えば、ラップトップ、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストはまた、追加のシステムメモリ、１つ以上の入力／出力インターフェース、及び／又は１つ以上のプロセッサと通信する１つ以上の入力／出力デバイスを含んでもよい。
【００６１】
ＮＡＮＤフラッシュメモリに加えて、他の種類の不揮発性メモリを使用することもできる。
【００６２】
半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（dynamic random access memory、「ＤＲＡＭ」）、スタティックランダムアクセスメモリ（static random access memory、「ＳＲＡＭ」）デバイス等の揮発性メモリデバイス、抵抗ランダムアクセスメモリ（resistive random access memory、「ＲｅＲＡＭ」）、電気的消去可能プログラム可能読み出し専用メモリ（electrically erasable programmable read only memory、「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットと見なすこともできる）、強誘電性ランダムアクセスメモリ（ferroelectric random access memory、「ＦＲＡＭ(登録商標)」）、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、「ＭＲＡＭ」）等の不揮発性メモリデバイス及び情報を記憶する能力がある他の半導体素子を含む。各種類のメモリデバイスは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。
【００６３】
メモリデバイスは、受動及び／又は能動素子から、任意の組み合わせで形成することができる。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、これは一部の実施形態では、アンチヒューズ、相変化材料等の抵抗率スイッチング記憶素子、及び任意選択的にダイオード、トランジスタ等のステアリング素子を含む。更に非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス素子を含み、これは一部の実施形態では、浮遊ゲート、導電性ナノ粒子、電荷蓄積誘電材料等の電荷蓄積領域を含有する素子を含む。
【００６４】
複数のメモリ素子又はセルは、直列に接続されるように、あるいは各素子が個別にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）内のフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤストリングは、メモリセル及びＳＧトランジスタを含む直列接続トランジスタのセットの例である。
【００６５】
ＮＡＮＤメモリアレイは、ストリングが、単一のビット線を共有しグループとしてアクセスされる複数のメモリ素子から構成される、複数のメモリストリングからアレイが構成されるように構成され得る。代替的に、メモリ素子は、各要素が個別にアクセス可能、例えば、ＮＯＲメモリアレイであるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は例であり、メモリ素子は、別の方法で構成され得る。
【００６６】
基板内及び／又は基板の上に位置する半導体メモリ素子又はセルは、２Ｄメモリ構造、３Ｄメモリ構造等の２次元又は３次元で配置され得る。
【００６７】
２Ｄメモリ構造では、半導体メモリ素子は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、２Ｄメモリ構造では、メモリ素子又はセルは、メモリ素子を支持する基板の主表面に実質的に平行に延在する平面（例えば、ｘｙ方向平面）に配置される。基板は、ウェハであり、ウェハの上又はウェハ内にメモリ素子の層が形成されるウェハであってもよく、あるいはメモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体を含み得る。
【００６８】
メモリ素子又はセルは、複数の行及び／又は列等の順序付きアレイにおいて単一のメモリデバイスレベルに配置され得る。しかしながら、メモリ素子は非規則的又は非直交構成で配列され得る。メモリ素子は各々２つ以上の電極又はビット線、ワード線等の接触線を有し得る。
【００６９】
３Ｄメモリアレイは、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それによって、３次元（すなわち、ｘ、ｙ、及びｚ方向であり、ｚ方向は基板の主表面に実質的に垂直であり、ｘ及びｙ方向は基板の主表面に実質的に平行である）の構造を形成する。
【００７０】
非限定的な例として、３Ｄメモリ構造は、複数の２Ｄメモリデバイスレベルのスタックとして垂直に配置され得る。別の非限定的な例として、３Ｄメモリアレイは、各列が複数のメモリ素子を有する複数の垂直列（例えば、基板の主表面に対して実質的に垂直、すなわちｙ方向に延在する列）として配置され得る。列は、２Ｄ構成、例えば、ｘｙ平面に配置されてもよく、複数の垂直に積層されたメモリ面に素子があるメモリ素子の３Ｄ配置をもたらす。３次元のメモリ素子の他の構成が、３Ｄメモリアレイを構成することもできる。
【００７１】
非限定的な例として、３Ｄ  ＮＡＮＤメモリアレイでは、メモリ素子は、単一の水平（例えば、ｘｙ）メモリデバイスレベル内にＮＡＮＤストリングを形成するようにまとめて結合され得る。代替的に、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直なＮＡＮＤストリングを形成するようにまとめて結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベルでメモリ素子を含有し、他のストリングが複数のメモリレベルにわたるメモリ素子を含有する、他の３Ｄ構成を想定することができる。３Ｄメモリアレイはまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。
【００７２】
典型的には、モノリシック３Ｄメモリアレイでは、１つ以上のメモリデバイスレベルが単一の基板の上方に形成される。任意選択的に、モノリシック３Ｄメモリアレイは、単一の基板内に少なくとも部分的に１つ以上のメモリ層も有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック３Ｄアレイでは、アレイの各メモリデバイスレベルを構成する層は、典型的には、アレイの下方のメモリデバイスレベルの層上に形成される。しかしながら、モノリシックな３Ｄメモリアレイの隣接するメモリデバイスレベルの層は、共有されてもよく、あるいはメモリデバイスレベル間に介在する層を有してもよい。
【００７３】
２Ｄアレイが別個に形成され、次いでまとめてパッケージ化されて、複数のメモリ層を有する非モノリシックメモリデバイスを形成してもよい。例えば、非モノリシック積層メモリは、別個の基板上にメモリレベルを形成し、次いで、メモリレベルを互いの上に積層することによって構築することができる。基板は、積層前にメモリデバイスレベルから薄くされるか、あるいは除去され得るが、メモリデバイスレベルが別個の基板にわたって最初に形成されるため、結果として得られるメモリアレイはモノリシックな３Ｄメモリアレイではない。更に、複数の２Ｄメモリアレイ又は３Ｄメモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いでまとめてパッケージ化されて積層チップメモリデバイスを形成してもよい。
【００７４】
関連する回路は、典型的には、メモリ素子の動作及びメモリ素子との通信のために必要とされる。非限定的な例として、メモリデバイスは、プログラミング、読み出し等の機能を達成するためにメモリ素子を制御及び駆動するために使用される回路を有し得る。これに関連する回路は、メモリ素子と同じ基板上及び／又は別個の基板上にあってもよい。例えば、メモリ読み出し書き込み動作のためのコントローラは、別個のコントローラチップ上及び／又はメモリ素子と同じ基板上に位置し得る。
【００７５】
当業者であれば、この技術は説明された２Ｄ及び３Ｄの例示的な構造に限定されず、本明細書で説明され、当業者によって理解されるように、その技術の精神及び範囲内で、多くの関連するメモリ構造をカバーすると理解するであろう。
【００７６】
図２は、コントローラ１２２の更なる詳細を示す例示的なメモリデバイス又は装置１００のブロック図である。本明細書で使用するように、フラッシュメモリコントローラは、フラッシュメモリに記憶されたデータを管理し、コンピュータ又は電子デバイス等のホストと通信するデバイスである。フラッシュメモリコントローラは、本明細書に記載する特定の機能に加えて、様々な機能を有することができる。例えば、フラッシュメモリコントローラは、フラッシュメモリをフォーマットしてメモリが適切に動作していることを確実にし、不良のフラッシュメモリセルを打ち出し、将来の故障セルと置換される予備メモリセルを割り当てることができる。予備セルの一部は、フラッシュメモリコントローラを動作させ、他の機能を実装するためのファームウェアを保持するために使用することができる。動作中、ホストがデータをフラッシュメモリから読み出すか又はデータをフラッシュメモリに書き込む必要があるとき、ホストはフラッシュメモリコントローラと通信する。ホストがデータを読み出し／書き込むべき論理アドレスを提供する場合、フラッシュメモリコントローラは、ホストから受信される論理アドレスをフラッシュメモリの物理アドレスに変換することができる。（代替的に、ホストが物理アドレスを提供することもできる）。フラッシュメモリコントローラはまた、これだけに限定されないが、ウェアレベリング（さもなければ繰り返し書き込まれる特定のメモリブロックの消耗を回避するために書き込みを分散させること）及びガーベッジコレクション（ブロックが満杯となった後、全ブロックを消去し再利用することができるように有効なデータページのみを新たなブロックに移すこと）等の様々なメモリ管理機能も実施することができる。
【００７７】
コントローラ１２２と不揮発性メモリダイ１０８との間のインターフェースは、任意の好適なフラッシュインターフェースであり得る。一実施形態では、メモリデバイス１００は、セキュアデジタル（secure digital、ＳＤ）、マイクロセキュアデジタル（マイクロＳＤ）カード等のカードベースのシステムであり得る。代替の実施形態では、メモリシステムは、埋め込みメモリシステムの一部であってもよい。例えば、フラッシュメモリは、パーソナルコンピュータに設置されたソリッドステートディスク（solid state disk、ＳＳＤ）ドライブの形態等でホスト内に埋め込まれ得る。
【００７８】
いくつかの実施形態では、メモリデバイス１００は、コントローラ１２２と不揮発性メモリダイ１０８との間に単一のチャネルを含み、本明細書に記載する主題は単一のメモリチャネルを有することに限定されない。
【００７９】
コントローラ１２２は、ホストとインターフェースするフロントエンドモジュール２０８と、１つ以上の不揮発性メモリダイ１０８とインターフェースするバックエンドモジュール２１０と、本明細書で詳細に説明することになる機能を実施する様々な他のモジュールを含む。
【００８０】
コントローラの構成要素は、例えば、他の構成要素とともに使用するように設計されたパッケージ化された機能ハードウェアユニット（例えば、電気回路）、関連機能の特定の機能を通常実施するプロセッサ、例えば、マイクロプロセッサ、若しくは処理回路によって実行可能なプログラムコード（例えば、ソフトウェア又はファームウェア）の一部、又は、より大きいシステムとインターフェースする自己完結型のハードウェア又はソフトウェア構成要素、の形態を取り得る。例えば、各モジュールは、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）、回路、デジタル論理回路、アナログ回路、ディスクリート回路の組み合わせ、ゲート、他の任意の種類のハードウェア、又はそれらの組み合わせを含み得る。代替的に又は追加的に、各モジュールは、本明細書に記載する機能をコントローラが実施するためにプロセッサをプログラムするための、プロセッサ可読デバイス（例えば、メモリ）に記憶されるソフトウェアを含んでもよい。図２に描画するアーキテクチャは、図１に描画したコントローラ１２２の構成要素（例えば、ＲＡＭ、ＲＯＭ、プロセッサ、インターフェース）を使用してもよい（又は使用しなくてもよい）実装形態の一実施例である。
【００８１】
コントローラ１２２は、メモリセル又はメモリブロックを再調整するために使用される再調整回路２１２を含み得る。再調整することは、以下に記載されるように、その現在の場所にデータをリフレッシュすること、又は不規則なワード線のメンテナンスを実行する一環としてデータを新しいワード線又はブロックに再プログラムすることを含んでもよい。
【００８２】
コントローラ１２２のモジュールを再び参照すると、バッファマネージャ／バスコントローラ２１４が、ランダムアクセスメモリ（random access memory、ＲＡＭ）２１６内のバッファを管理し、コントローラ１２２の内部バスの調停を制御する。ＲＡＭは、ＤＲＡＭ及び／又はＳＲＡＭを含み得る。ＤＲＡＭ又はダイナミックランダムアクセスメモリは、メモリが電荷の形態で記憶される種類の半導体メモリである。ＤＲＡＭ内の各メモリセルは、トランジスタ及びコンデンサから作製される。データは、コンデンサ内に記憶される。コンデンサはリークにより電荷が失われるため、ＤＲＡＭは揮発性デバイスである。データをメモリ内に保持するために、デバイスは定期的にリフレッシュされなければならない。対照的に、ＳＲＡＭ又はスタティックランダムアクセスメモリは、電力が供給される限り値を保持する。
【００８３】
読み出し専用メモリ（read only memory、ＲＯＭ）２１８は、システム起動コードを記憶する。図２ではコントローラから離れて位置しているものとして図示するが、他の実施形態では、ＲＡＭ２１６及びＲＯＭ２１８の一方又は両方がコントローラ内に位置し得る。更に他の実施形態では、ＲＡＭ及びＲＯＭの一部がコントローラ１２２内及びコントローラ外の両方に位置し得る。更に、いくつかの実装形態では、コントローラ１２２、ＲＡＭ２１６、及びＲＯＭ２１８が別個の半導体ダイ上に位置し得る。
【００８４】
フロントエンドモジュール２０８は、ホスト又は次のレベルの記憶コントローラとの電気的インターフェースを提供するホストインターフェース２２０及び物理層インターフェース（physical layer interface、ＰＨＹ）２２２を含む。ホストインターフェース２２０の種類の選択は、使用されているメモリの種類によって決まり得る。ホストインターフェース２２０の例として、これだけに限定されないが、ＳＡＴＡ、ＳＡＴＡ  Ｅｘｐｒｅｓｓ、ＳＡＳ、ファイバチャネル、ＵＳＢ、ＰＣＩｅ、及びＮＶＭｅが挙げられる。ホストインターフェース２２０は、典型的に、データ、制御信号、及びタイミング信号の転送を促進する。
【００８５】
バックエンドモジュール２１０は、ホストから受信したデータバイトを符号化し、不揮発性メモリから読み出したデータバイトを復号してエラー訂正するエラー訂正コントローラ（error correction controller、ＥＣＣ）エンジン２２４を含む。コマンドシーケンサ２２６は、不揮発性メモリダイ１０８に伝送されるプログラムコマンドシーケンス及び消去コマンドシーケンス等のコマンドシーケンスを生成する。ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙ  ｏｆ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｄｉｅ、独立ダイの冗長アレイ）モジュール２２８はＲＡＩＤパリティの生成及び障害データの回復を管理する。ＲＡＩＤパリティは、メモリデバイス１００内に書き込まれているデータのための完全性保護の更なるレベルとして使用してもよい。場合によっては、ＲＡＩＤモジュール２２８がＥＣＣエンジン２２４の一部であり得る。ＲＡＩＤパリティは、通称によって暗示されるように追加のダイとして加えてもよいが、例えば、追加の平面、追加のブロック、又はブロック内の追加のワード線として既存のダイ中に加えてもよいことに留意されたい。メモリインターフェース２３０は、コマンドシーケンスを不揮発性メモリダイ１０８に提供し、不揮発性メモリダイからステータス情報を受信する。フラッシュ制御層２３２は、バックエンドモジュール２１０の全体的な動作を制御する。
【００８６】
メモリデバイス又は装置１００の追加の構成要素は、不揮発性メモリダイ１０８のメモリセルのウェアレベリングを実行するメディア管理層２３８を含む。メモリシステムは、外部の電気的インターフェース、外部のＲＡＭ、抵抗、コンデンサ、又はコントローラ１２２とインターフェースし得る他の構成要素等の他のディスクリート構成要素２４０も含む。代替の実施形態では、物理層インターフェース２２２、ＲＡＩＤモジュール２２８、メディア管理層２３８、及びバッファ管理／バスコントローラ２１４のうちの１つ以上が、コントローラ１２２内で不要である任意選択的な構成要素である。
【００８７】
フラッシュエラー及びホストとのインターフェースを扱い得るフラッシュ管理の一部として、フラッシュ変換層（Flash Translation Layer、ＦＴＬ）又はメディア管理層（Media Management Layer、ＭＭＬ）２３８が統合され得る。具体的には、ＭＭＬはフラッシュ管理内のモジュールであってもよく、ＮＡＮＤ管理の内部的特性に関与してもよい。具体的には、ＭＭＬ２３８は、ホストからの書き込みをダイ１０８のメモリ構造１２６、例えばフラッシュメモリへの書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含み得る。ＭＭＬ２３８は、１）フラッシュメモリの耐久性が限られている場合があること、２）フラッシュメモリがページの倍数単位でのみ書き込まれる場合があること、及び／又は３）フラッシュメモリはブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ２３８は、ホストに可視でない場合があるフラッシュメモリのこれらの潜在的制約を理解する。したがって、ＭＭＬ２３８は、ホストからの書き込みをフラッシュメモリへの書き込みに変換しようと試みる。ＭＭＬ２３８を使用して不安定ビットを識別及び記録してもよい。この不安定ビットの記録は、ブロック及び／又はワード線（ワード線上のメモリセル）の正常性を評価するために使用することができる。
【００８８】
コントローラ１２２は、１つ以上のメモリダイ１０８とインターフェースし得る。一実施形態では、コントローラ及び複数のメモリダイ（メモリデバイス１００を一緒に含む）は、ホスト内のハードディスクドライブの代わりに、ネットワークに取り付けられたストレージ（network-attached storage、ＮＡＳ）デバイスとしてエミュレート、交換、又は使用することができるソリッドステートドライブ（solid state drive、ＳＳＤ）を実装する。加えて、ＳＳＤは、ハードドライブとして機能するように作製される必要はない。
【００８９】
図３は、図１のメモリ構造１２６の例示的な３Ｄ構成における１組のブロックを含むメモリデバイス又は装置６００の斜視図である。基板上には、メモリセル（記憶素子）のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３、並びにブロックによって使用される回路を有する周辺領域６０４がある。例えば、回路は、ブロックの制御ゲート層に接続することができる電圧ドライバ６０５を含むことができる。１つのアプローチでは、ブロック内の共通の高さの制御ゲート層が一般的に駆動される。基板６０１はまた、回路の信号を搬送するために導電路内でパターン化された１つ以上の下部金属層とともに、ブロックの下に回路を搬送することができる。ブロックは、メモリデバイスの中間領域６０２に形成される。メモリデバイスの上部領域６０３において、１つ以上の上部金属層は、回路の信号を搬送するために導電路内でパターン化される。各ブロックは、メモリセルのスタック領域を含み、スタックの交互レベルはワード線を表す。１つの可能なアプローチでは、各ブロックは、垂直接点が上方金属層まで上方に延在して導電路への接続を形成する、対向する階層側面を有する。４つのブロックが例として示されているが、ｘ方向及び／又はｙ方向に延在する２つ以上のブロックを使用することができる。
【００９０】
１つの可能なアプローチでは、ブロックは平面内にあり、ｘ方向の平面の長さは、ワード線への信号経路が１つ以上の上部金属層に延在する方向（ワード線又はＳＧＤ線方向）を表し、また、ｙ方向の平面の幅は、ビット線への信号経路が１つ以上の上部金属層内に延在する方向（ビット線方向）を表す。Ｚ方向は、メモリデバイスの高さを表す。ブロックはまた、複数の平面内に配置されてもよい。
【００９１】
図４は、図３のブロックのうちの１つの一部分の例示的な断面図を示す。ブロックは、交互の導電層及び誘電体層のスタック６１０を含む。この例では、導電層は、データワード線層（又はワード線）ＷＬＬ０〜ＷＬＬ１０に加えて、２つのＳＧＤ層、２つのＳＧＳ層、及び４つのダミーワード線層（又はワード線）ＷＬＤ１、ＷＬＤ２、ＷＬＤ３、及びＷＬＤ４を含む。誘電体層をＤＬ０〜ＤＬ１９とラベル付けする。更に、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタックの領域が示されている。各ＮＡＮＤストリングは、ワード線に隣接するメモリセルを形成する材料で充填されたメモリホール６１８又は６１９を包含する。スタックの領域６２２は、図６でより詳細に示されている。
【００９２】
スタック６１０は、基板６１１、基板上の絶縁膜６１２、及びソース線ＳＬの一部分を含む。ＮＳ１は、スタックの底部６１４にソース端６１３を有し、スタックの上部６１６にドレイン端６１５を有する。金属充填スリット６１７及び６２０は、ソース線をスタックの上方の線に接続するように、スタックを通って延在する相互接続として、スタックにわたって周期的に設けられてもよい。スリットは、ワード線の形成中に使用され、続いて金属で充填されてもよい。ビット線ＢＬ０の一部分も示されている。導電ビア６２１は、ドレイン端６１５をＢＬ０に接続する。
【００９３】
１つのアプローチでは、メモリセルのブロックは、交互の制御ゲート及び誘電体層のスタックを含み、メモリセルは、スタック内の垂直に延在するメモリホール内に配置される。
【００９４】
図５は、図４のスタック内のメモリ孔／ピラー直径のプロットを示す。垂直軸は図４のスタックと位置合わせされ、メモリホール６１８及び６１９の材料によって形成されたピラーの幅（ｗＭＨ）、例えば直径を示す。このようなメモリデバイスでは、スタックを通してエッチングされるメモリホールは、非常に高いアスペクト比を有する。例えば、約２５〜３０の深さ対直径比が一般的である。メモリホールは、円形の断面を有してもよい。エッチングプロセスにより、メモリ孔及び結果として生じるピラー幅は、穴の長さに沿って変化し得る。典型的には、直径は、メモリ孔の上部から底部まで徐々に小さくなる（図５中の実線）。すなわち、メモリホールはテーパ状であり、スタックの底部で狭まる。場合によっては、選択ゲート付近の孔の上部でわずかな狭まりが生じ、その結果、直径は、メモリ孔（長い破線）の上部から底部まで徐々に小さくなる前に、わずかに幅広になる。例えば、この実施例では、メモリホール幅は、スタック内のＷＬ９のレベルでの最大値である。メモリホール幅はＷＬ１０のレベルでわずかに小さく、ＷＬ８〜ＷＬ０のレベルで次第に小さくなる。
【００９５】
メモリホールの直径及び結果として生じるピラーの不均一性により、メモリセルのプログラミング速度及び消去速度は、メモリホールに沿ったそれらの位置に基づいて変化し得る。メモリ孔の底部で比較的小さい直径を有すると、トンネル酸化物全体にわたる電界は比較的強く、それにより、プログラミング速度及び消去速度は、メモリホールの比較的小さい直径部分に隣接するワード線内のメモリセルに対してより高くなる。
【００９６】
短い破線で表される別の可能な実装形態では、スタックは２つの階層（図１２Ａにも示される）で作製される。下位階層は、最初にそれぞれのメモリホールで形成される。次いで、上位階層は、下位階層内のメモリホールと位置合わせされたそれぞれのメモリホールで形成される。各メモリホールは、幅が増加し、次いで減少し、再び増加し、スタックの底部から上部へと移動する、ダブルテーパ形状のメモリホールが形成されるようなテーパ状となっている。
【００９７】
図６は、図４のスタックの領域６２２の拡大図を示す。メモリセルは、ワード線層とメモリホールとの交点において、スタックの異なるレベルで形成される。この例では、ＳＧＤトランジスタ６８０及び６８１は、ダミーメモリセル６８２及び６８３、並びにデータメモリセルＭＣの上に設けられる。いくつかの層は、例えば、原子層堆積を使用して、メモリホール６３０の側壁（sidewall、ＳＷ）に沿って、及び／又は各ワード線層内に堆積させることができる。例えば、メモリホール内の材料によって形成される各ピラー６９９又は列は、窒化ケイ素（Ｓｉ３Ｎ４）又は他の窒化物等の電荷トラップ層６６３又は膜、トンネル層６６４、チャネル６６５（例えば、ポリシリコンを含む）、及び誘電体コア６６６を含み得る。ワード線層は、ブロック酸化物／ブロック高ｋ材料６６０、金属障壁６６１及び制御ゲートとしてタングステン等の導電性金属６６２を含むことができる。例えば、制御ゲート６９０、６９１、６９２、６９３及び６９４が提供される。この実施例では、金属を除く全ての層が、メモリホール内に提供される。他のアプローチでは、層の一部は、制御ゲート層内にあり得る。追加のピラーは、異なるメモリホール内に同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性領域（active area、ＡＡ）を形成することができる。
【００９８】
メモリセルがプログラムされるとき、電子は、メモリセルに関連する電荷トラップ層の一部分に蓄積される。これらの電子は、チャネルからトンネル層を通って電荷トラップ層に引き込まれる。メモリセルのＶｔｈは、蓄積電荷量に比例して増加する。消去動作中、電子はチャネルに戻る。
【００９９】
各メモリホールは、ブロック酸化物層と、電荷トラップ層と、トンネル層と、チャネル層と、を含む複数の環状層で充填することができる。メモリ孔の各々のコア領域は、本体材料で充填され、複数の環状層は、各メモリホール内のコア領域とワード線との間にある。
【０１００】
ＮＡＮＤストリングは、チャネルの長さが基板上に形成されていないため、浮遊体チャネルを有すると考えることができる。また、ＮＡＮＤストリングは、スタック内で互いに上方の複数のワード線層によって設けられ、誘電体層によって互いに分離されている。
【０１０１】
図７Ａは、図４と一致する３Ｄ構成におけるサブブロック内のＮＡＮＤストリングの例示的な図を示す。各サブブロックは、複数のＮＡＮＤストリングを含み、１つの例示的なＮＡＮＤストリングが示されている。例えば、ＳＢ０、ＳＢ１、ＳＢ２及びＳＢ３は、それぞれ、例示的なＮＡＮＤストリング７００ｎ、７１０ｎ、７２０ｎ及び７３０ｎを含む。ＮＡＮＤストリングは、図４と一致するデータワード線、ダミーワード線、及び選択ゲート線を有する。ブロックＢＬＫにおいて、各サブブロックは、ｘ方向に延在し、共通のＳＧＤ線を有する１組のＮＡＮＤストリングを含む。ＮＡＮＤストリング７００ｎ、７１０ｎ、７２０ｎ、７３０ｎは、サブブロックＳＢ０、ＳＢ１、ＳＢ２、ＳＢ３である。ブロックのプログラミングは、一度に１つのサブブロックを発生させ得る。各サブブロック内で、ワード線プログラミング順序が続いてもよく、例えば、ソース側ワード線であるＷＬＬ０で開始し、一度に１本のワード線からドレイン側ワード線であるＷＬＬ１０に進むことができる。
【０１０２】
ＮＡＮＤストリング７００ｎ、７１０ｎ、７２０ｎ及び７３０ｎは、それぞれチャネル７００ａ、７１０ａ、７２０ａ及び７３０ａを有する。
【０１０３】
加えて、ＮＡＮＤストリング７００ｎは、ＳＧＳトランジスタ７００及び７０１、ダミーメモリセル７０２及び７０３、データメモリセル７０４、７０５、７０６、７０７、７０８、７０９、７１０、７１１、７１２、７１３及び７１４、ダミーメモリセル７１５及び７１６、並びにＳＧＤトランジスタ７１７及び７１８を含む。
【０１０４】
ＮＡＮＤストリング７１０ｎは、ＳＧＳトランジスタ７２０及び７２１、ダミーメモリセル７２２及び７２３、データメモリセル７２４、７２５、７２６、７２７、７２８、７２９、７３０、７３１、７３２、７３３及び７３４、ダミーメモリセル７３５及び７３６、並びにＳＧＤトランジスタ７３７及び７３８を含む。
【０１０５】
ＮＡＮＤストリング７２０ｎは、ＳＧＳトランジスタ７４０及び７４１、ダミーメモリセル７４２及び７４３、データメモリセル７４４、７４５、７４６、７４７、７４８、７４９、７５０、７５１、７５２、７５３及び７５４、ダミーメモリセル７５５及び７５６、並びにＳＧＤトランジスタ７５７及び７５８を含む。
【０１０６】
ＮＡＮＤストリング７３０ｎは、ＳＧＳトランジスタ７６０及び７６１、ダミーメモリセル７６２及び７６３、データメモリセル７６４、７６５、７６６、７６７、７６８、７６９、７７０、７７１、７７２、７７３及び７７４、ダミーメモリセル７７５及び７７６、並びにＳＧＤトランジスタ７７７及び７７８を含む。
【０１０７】
プログラミング動作中、最終閾値電圧（Ｖｔｈ）分布は、１つ以上のプログラミングパスを使用することによって達成することができる。各パスは、例えば、増分ステップパルスプログラミングを使用してもよい。プログラミングパス中に、選択されたワード線に対してプログラム検証反復が実行される。プログラム検証反復は、プログラム電圧がワード線に印加されたプログラム部分と、その後に続く１つ以上の検証試験が実行される検証部分とを含む。各プログラム状態は、状態についての検証試験に使用される検証電圧を有する。
【０１０８】
図７Ｂは、図７ＡのサブブロックＳＢ０〜ＳＢ３の更なる詳細を示す。各サブブロック内のワード線に沿ってｘ方向に延在する例示的なメモリセルが示されている。各メモリセルは、簡略化のために立方体として描かれている。ＳＢ０は、ＮＡＮＤストリング７００ｎ、７０１ｎ、７０２ｎ及び７０３ｎを含む。ＳＢ１はＮＡＮＤストリング７１０ｎ、７１１ｎ、７１２ｎ及び７１３ｎを含み、ＳＢ２はＮＡＮＤストリング７２０ｎ、７２１ｎ、７２２ｎ及び７２３ｎを含む。ＳＢ３は、ＮＡＮＤストリング７３０ｎ、７３１ｎ、７３２ｎ及び７３３ｎを含む。ビット線は、ＮＡＮＤストリングのセットに接続される。例えば、ビット線ＢＬ０は、ＮＡＮＤストリング７００ｎ、７１０ｎ、７２０ｎ及び７３０ｎに接続され、ビット線ＢＬ１は、ＮＡＮＤストリング７０１ｎ、７１１ｎ、７２１ｎ及び７３１ｎに接続され、ビット線ＢＬ２は、ＮＡＮＤストリング７０２ｎ、７１２ｎ、７２２ｎ及び７３２ｎに接続され、ビット線ＢＬ３は、ＮＡＮＤストリング７０３ｎ、７１３ｎ、７２３ｎ及び７３３ｎに接続されている。感知回路は、各ビット線に接続されてもよい。例えば、感知回路７８０、７８１、７８２及び７８３は、ビット線ＢＬ０、ＢＬ１、ＢＬ２、及びＢＬ３に接続される。ビット線電圧源は、感知回路を備えてもよい。
【０１０９】
プログラミング及び読み取りは、一度に１つのワード線及び１つのサブブロック内の選択されたセルに対して行うことができる。これにより、各選択されたセルは、それぞれのビット線及び／又はソース線によって制御されることを可能にする。例えば、ＳＢ０内のメモリセルの例示的なセット７９５は、ＷＬＬ４に接続される。同様に、セット７９６、７９７及び７９８は、ＳＢ１、ＳＢ２、及びＳＢ３のデータメモリセルをＷＬＬ４に接続する。この実施例では、ソース線ＳＬ０〜ＳＬ３は、電圧源ＳＬＶＳによって共通電圧で接続及び駆動される。
【０１１０】
別の可能な実装形態では、ソース線は別個であり、それぞれの電圧で駆動され得る。
【０１１１】
図７Ｃは、例示的なメモリセル７９０を示す。メモリセルは、ワード線電圧Ｖｗｌ、電圧Ｖｄのドレイン、電圧Ｖｓのソース、及び電圧Ｖｃｈにおけるチャネルを受信する制御ゲートＣＧを含む。プログラミング中、セルは、電荷トラップ層内に電子を引き込む正の制御ゲート対チャネル電圧を有する。消去中、セルは、電荷トラップ層から電子を放出する正のチャネル間電圧を有する。
【０１１２】
図８は、８つのデータ状態が使用されるメモリセルの例示的なＶｔｈ分布を示す。Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧ状態はそれぞれ、Ｖｔｈ分布８２０、８２１、８２２、８２３、８２４、８２５、８２６及び８２７を有する。Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧ状態については、それぞれ検証電圧ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ及びＶｖＧ並びにそれぞれ読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ及びＶｒＧを有し、かつ、それぞれ１１１、１１０、１００、０００、０１０、０１１、００１及び１０１ビットの例示的な符号化を有している。ビットフォーマットは、ＵＰ／ＭＰ／ＬＰである。
【０１１３】
この場合、メモリセルはそれぞれ、８つのデータ状態のうちの１つに３ビットのデータを記憶する。各状態に対するビット割り当ての例が示されている。下部、中間、又は上部ビットは、それぞれ下部、中間、又は上部ページのデータを表すことができる。消去状態Ｅｒに加えて、７つのプログラムされたデータ状態Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧが使用される。これらのビットシーケンスでは、下部ページのデータは、ＶｒＡ及びＶｒＥの読み出し電圧（例えば、制御ゲート又はワード線電圧）を使用してメモリセルを読み出すことによって決定することができる。Ｖｔｈ＜＝ＶｒＡ又はＶｔｈ＞ＶｒＥの場合、下部ページ（ＬＰ）ビット＝１である。ＶｒＡ＜Ｖｔｈ＜＝ＶｒＥの場合、ＬＰ＝０である。一般的に、メモリセルは、読み出し電圧が印加されている間に感知回路によって感知され得る。メモリセルが感知時間で導電性状態にある場合、その閾値電圧（threshold voltage、Ｖｔｈ）は、読み出し電圧よりも小さい。メモリセルが非導電性状態にある場合、そのＶｔｈは読み出し電圧を超える。
【０１１４】
データページを読み出すために使用される読み出し電圧は、各状態の符号化ビット（コードワード）における０〜１又は１〜０の遷移によって決定される。例えば、ＬＰビットは、ＥｒとＡとの間で１〜０、並びにＤとＥとの間の０〜１に遷移する。したがって、ＬＰの読み出し電圧はＶｒＡ及びＶｒＥである。
【０１１５】
中間ページのデータは、読み出し電圧ＶｒＢ、ＶｒＤ及びＶｒＦを使用してメモリセルを読み出すことによって決定することができる。Ｖｔｈ＜＝ＶｒＢ又はＶｒＤ＜Ｖｔｈ＜＝ＶｒＦの場合、中間ページ（ＭＰ）ビット＝１である。ＶｒＢ＜Ｖｔｈ＜＝ＶｒＤ又はＶｔｈ＞ＶｒＦの場合、ＭＰ＝０である。例えば、ＭＰビットは、ＡとＢとの間で１〜０、ＣとＤとの間で０〜１、並びにＥとＦとの間で１から遷移する。したがって、ＭＰの読み出し電圧はＶｒＢ、ＶｒＤ及びＶｒＦである。
【０１１６】
上部ページのデータは、ＶｒＣ及びＶｒＧの読み出し電圧を使用してメモリセルを読み出すことによって決定することができる。Ｖｔｈ＜＝ＶｒＣ又はＶｔｈ＞ＶｒＧの場合、上部ページ（ＵＰ）ビット＝１である。ＶｒＣ＜Ｖｔｈ＜＝ＶｒＧの場合、ＵＰ＝０である。例えば、ＵＰビットは、ＢとＣとの間で１〜０、並びにＦとＧとの間で０〜１に遷移する。したがって、ＵＰの読み出し電圧はＶｒＣ及びＶｒＧである。
【０１１７】
前述したように、メモリ装置のための増加した平均電流引き込み（Ｉｃｃ）は、メモリ装置１００、６００利用するモバイルデバイスのバッテリ寿命に悪影響を及ぼす可能性がある。したがって、より小さい平均電流引き込みは、モバイルデバイスのより持続可能な動作をもたらす。しかしながら、電流引き込みピークが同等に重要である。電流引き込みピークがシステムの仕様を超える場合、電源が停止し、メモリ装置は機能しなくなる。更に、サブブロックモード動作は、メモリ装置が容量を増加させるときに、ユーザが１つのサブブロックのみをプログラムすることを可能にするように実装され得る。
【０１１８】
図７Ａ及び７Ｂに示すようにサブブロックを分割する代わりに、ストリング内に配置され、スタック内で互いに重なるワード線に接続されたメモリセルのブロック９００は、図９（すなわち、ストリングベースのサブブロックアプローチではなくワード線ベースのサブブロックアプローチ）に示すように配置することができる。図示のように、ブロック９００は、サブブロックモードでは全体としてプログラムされるように構成された第１のサブブロック９０２及び第２のサブブロック９０４に分割される。そのため、サブブロックモードにより、ユーザは、第１のサブブロック９０２（ｓｕｂ−ｂｌｋ０）又は第２のサブブロック９０４（ｓｕｂ−ｂｌｋ１）を別々にプログラムすることができる。２つのサブブロック９０２、９０４のみが示されているが、任意の数のサブブロックが利用されてもよいことを理解されたい。
【０１１９】
開放ブロックは、メモリ装置１００、６００の動作中に共通の状況である。例えば、ブロック９００が完全にプログラムされていない（すなわち、開放ブロック）とき、例えばメモリ装置１００、６００の読み出し中に、ピークＩｃｃ及び平均Ｉｃｃの両方が増加することが観察される。同様に、サブブロック動作の場合、複数のサブブロック９０２、９０４のうちの１つがプログラムされていないときにも、ピークＩｃｃ及び平均Ｉｃｃの両方が増加する。いくつかのシナリオでは、読み出し動作は、第１のサブブロック９０２（ｓｕｂ−ｂｌｋ０）又は第２のサブブロック９０４（ｓｕｂ−ｂｌｋ１）のみがプログラムされたときに実行されてもよい。第１のケース（すなわち、ケース１）で図１０Ａに最もよく示されるように、例示的なメモリ装置１００、６００の第１のサブブロック９０２は、第２のサブブロック９０４が空である（すなわち、プログラムされていない）間にプログラムされる。第２のケース（すなわち、ケース２）では、例示的なメモリ装置１００、６００の第２のサブブロック９０４は、第１のサブブロック９０２が空である（すなわち、プログラムされていない）間にプログラムされる。図１０Ｂは、フルブロック状態と比較した、第１のケース内のワード線２４、及び第２のケース内のワード線７２の読み出し動作中の例示的なメモリ装置１００、６００の電流引き込みを示す。読み出し動作は、チャネル又はメモリホール内の残留電子を消去する読み出しパス電圧スパイク（すなわち、事前読み出し又はＶＲＥＡＤスパイク）と、ＶＲＥＡＤスパイクに続く読み出し検証フェーズとの両方を含む。図示のように、ピーク電流引き込み及び平均電流引き込みは両方とも、フルブロック状態よりも第１及び第２のケースで高くなっている。具体的には、ピーク電流引き込み及び平均電流引き込みは、主に読み取り検証フェーズ中に高いことが観察される。
【０１２０】
図１１は、第１のケース（サブブロックケース１）、第２のケース（サブブロックケース２）、及びフルブロック状態に対する電流引き込みピーク及び平均電流引き込みのワード線依存性を示しており、ワード線は、第１のワード線（例えば、ＷＬ０）が基板６１１（図４）に最も近く、最後のワード線（例えば、ＷＬ１００）が基板６１１から最も遠いというように示されている。ワード線数の増加に対するピーク電流引き込みの弱い傾向（図４のｚ方向における基板６１１からの数の更なる増加）が観察される。図示のように、サブブロックモードでの測定又は読み取りは、ピーク電流引き込みをブーストし、平均電流はそれぞれ約３．６〜７％及び７．４〜８．２％を引き出す。
【０１２１】
図１２Ａは、メモリ装置１００、６００の２つの階層の例示的配置を示す。説明されるように、装置１００、６００は、ストリング内に配置され、スタック内で互いに重なるワード線にスタック内で接続されたメモリセルのブロック９００を含む。装置１００、６００のメモリセルは、特定のワード線９０６に接続されたメモリセルの特定のグループ（例えば、任意の所与の時間で読み取られるワード線）を含む。装置１００、６００はまた、ワード線に結合された制御回路（例えば、制御回路１１０及びコントローラ１２２）を含む。下位階層９０８内の下部メモリホール（ＭＨ）のバイアス電圧は、デフォルト読み出しパス電圧（ＶＲＥＡＤ）又は下部読み出しパス電圧（ＶＲＥＡＤＬ）のいずれかであり得、ＶＲＥＡＤＬ電圧の印加の境界は、制御回路によって（例えば、ＬＡＹ＿ＲＥＡＤ＿ＥＮを使用して）決定することができる。ＶＲＥＡＤＬは、デフォルト読み出しパス電圧（ＶＲＥＡＤ）よりも小さく、メモリホールの物理的形状を補償するのに役立つ。しかしながら、ＶＲＥＡＤＬ又はＶＲＥＡＤ設定にもかかわらず、半分プログラムされたサブブロック状態（すなわち、サブブロック９０２、９０４の一方のみがプログラムされ、もう一方は空又はプログラムされていない）では、同じワード線上のフルブロック状態（すなわち、両方のサブブロック９０２、９０４がプログラムされている）と比較して、電流引き込みピーク及び平均電流引き込みが大きくなり得る。同じＶＲＥＡＤバイアス（ＶＲＥＡＤＬ又はＶＲＥＡＤ）は、特定のワード線９０６及びオフセット数のワード線（例えば、ＷＬｎ＋２、オフセットは２）以外のワード線に印加される。半分プログラムされたサブブロック状態である場合、空の階層９０８、９１０又はサブブロック９０２、９０４は、閉鎖又はフルブロック状態と比較してより強いチャネル反転を示し、図１２Ｂに示すように、より高い電流引き込み（Ｉｃｃ）につながる。特定のワード線９０６及び境界ワード線９１２（プログラムされたメモリセルとプログラムされていないメモリセルとの間のワード線）は、図１２Ａにおいて同じワード線であるものとして示されているが、それらは別個のワード線であり得ることを理解されたい。
【０１２２】
したがって、ピーク及び平均電流引き込み（Ｉｃｃ）を低減するのを支援するために、制御回路（例えば、制御回路１１０及びコントローラ１２２）は、装置がサブブロックモードで動作していることに応じて、読み取られている特定のグループが第２のサブブロック９０４内にあるかどうかを判定するように構成される。そのため、装置１００、６００が読み出しコマンドを受信すると、それがサブブロックモード読み出し動作であるか否かを判定する。制御回路はまた、読み取られている特定のグループが第２のサブブロック９０４内にあるかどうかに基づいて、第１のサブブロック９０２及び第２のサブブロック９０４のうちの１つがプログラムされていないかどうかを判定するように構成される。制御回路は、第１のサブブロック９０２及び第２のサブブロック９０４のうちの１つがプログラムされていないかどうかに基づいて、特定のグループ（すなわち、特定のワード線９０６に接続されたメモリセル）を読み取る間に、調整された読み出し電圧（例えば、より小さいＶＲＥＡＤ）を第１のサブブロック９０２及び第２のサブブロック９０４のうちの１つのワード線に印加する。一態様によれば、調整された読み出し電圧は、デフォルト読み出しパス電圧（ＶＲＥＡＤ）未満である。
【０１２３】
より詳細には、制御回路は、読み取られている特定のグループが第２のサブブロック９０４内にあると判定することに応じて、メモリセルの第１のサブブロック９０２がプログラムされていないかどうかを判定するように構成される。制御回路はまた、メモリセルの第１のサブブロック９０２がプログラムされていないと判定することに応じて、調整された読み出し電圧（例えば、より小さいＶＲＥＡＤ）を第１のサブブロック９０２のワード線に印加するように構成される。制御回路は更に、メモリセルの特定のグループを読み取る間に、特定のワード線９０６に読み出し電圧（Ｖｃｇｒｖ）を印加し、第２のサブブロック９０４のワード線にデフォルト読み出しパス電圧（ＶＲＥＡＤ）を印加する。
【０１２４】
しかしながら、空である代わりに、第１のサブブロック９０２がプログラムされている場合、制御回路は、読み出し動作を実行するが、調整された読み出し電圧（例えば、より小さいＶＲＥＡＤ）を第１のサブブロック９０２のワード線に印加することなく実行する。したがって、制御回路は、メモリセルの第１のサブブロック９０２がプログラムされていると判定することに応じて、デフォルト読み出しパス電圧（ＶＲＥＡＤ）を第１のサブブロック９０２のワード線に印加するように更に構成される。制御回路はまた、メモリセルの第１のサブブロック９０２がプログラムされていると判定することに応じて、デフォルト読み出しパス電圧（ＶＲＥＡＤ）を第２のサブブロック９０４のワード線に印加する。加えて、制御回路は、メモリセルの特定のグループを読み取る間に、特定のワード線９０６に読み出し電圧（Ｖｃｇｒｖ）を印加するように構成される。
【０１２５】
制御回路はまた、読み取られている特定のグループが第２のサブブロック９０４内にないと判定することに応じて、メモリセルの第２のサブブロック９０４がプログラムされないかどうかを判定するように構成される。制御回路はまた、メモリセルの第２のサブブロック９０４がプログラムされていないと判定することに応じて、調整された読み出し電圧（例えば、より小さいＶＲＥＡＤ）を第２のサブブロック９０４のワード線に印加するように構成される。加えて、制御回路は、メモリセルの特定のグループを読み取る間に、特定のワード線９０６に読み出し電圧（Ｖｃｇｒｖ）を印加し、第１のサブブロック９０２のワード線にデフォルト読み出しパス電圧（ＶＲＥＡＤ）を印加するように構成される。
【０１２６】
しかしながら、空である代わりに、第２のサブブロック９０４がプログラムされている場合、制御回路は、読み出し動作を実行するが、調整された読み出し電圧（すなわち、より小さいＶＲＥＡＤ）を第２のサブブロック９０４のワード線に印加することなく実行する。したがって、制御回路は、メモリセルの第２のサブブロック９０４がプログラムされていると判定することに応じて、デフォルト読み出しパス電圧（ＶＲＥＡＤ）を第２のサブブロック９０４のワード線に印加するように構成される。制御回路はまた、メモリセルの第２のサブブロック９０４がプログラムされていると判定することに応じて、デフォルト読み出しパス電圧（ＶＲＥＡＤ）を第２のサブブロック９０４のワード線に印加するように構成される。制御回路は更に、メモリセルの特定のグループを読み取る間に、特定のワード線９０６に読み出し電圧（Ｖｃｇｒｖ）を印加する。
【０１２７】
ワード線はまた、スタック内の特定のワード線９０６に隣接する少なくとも１つの第１の隣接ワード線９１８と、スタック内の特定のワード線９０６に隣接する少なくとも１つの第２の隣接ワード線９２０と、を含む。少なくとも１つの第１及び第２の隣接ワード線９１８、９２０の各々のうちの１つのみが図１２Ａに示されているが、少なくとも１つの第１及び第２の隣接ワード線９１８、９２０の他の量が企図される。制御回路はまた、メモリセルの特定のグループを読み取る間に、少なくとも１つの第１及び第２の隣接ワード線９１８、９２０の各々に、デフォルト読み出しパス電圧（ＶＲＥＡＤ）よりも高い隣接ワード線電圧（ＶＲＥＡＤＫ）を印加する。
【０１２８】
上述のように、制御回路は、第１のサブブロック９０２及び／又は第２のサブブロック９０４がプログラムされているか空である（すなわち、プログラムされていない）かどうかを判定するように構成される。そのため、一態様によれば、装置１００、６００は、メモリセル（例えば、メモリ構造１２６）に記憶された論理物理（logical to physical、Ｌ２Ｐ）テーブル９１３ａ（図１）と、ランダムアクセスメモリ（例えば、ＲＡＭ１２２ｂ）に記憶された一時的Ｌ２Ｐテーブル９１３ｂ（図１）と、を含む。Ｌ２Ｐテーブル９１３ａ及び一時的Ｌ２Ｐテーブル９１３ｂの両方は、装置１００、６００のどのブロック９００及び／又はサブブロック９０２、９０４が使用される（すなわち、プログラムされる）か、又は空である（すなわち、プログラムされていない）かに関する情報を記憶するように構成されている。Ｌ２Ｐテーブル９１３ａ内のエントリは、例えば、論理メモリページの物理アドレスを含むことができる。Ｌ２Ｐテーブル９１３ａ内のエントリはまた、装置１００、６００メモリセルのページに関する追加情報を含んでもよい。そのため、装置１００、６００が使用のために新しいブロック９００を開くたびに、制御回路は、新しいブロック９００に記憶されているどのようなデータであっても、後の時点で位置を特定できるように、メモリセル、例えば一時的Ｌ２Ｐテーブル９１３ｂに情報を書き込むように構成されている。制御回路が、装置１００、６００の電力サイクルが計画されたという命令を受信すると、制御回路は、一時的Ｌ２Ｐテーブル９１３ｂからの情報の全てをＲＡＭでメモリセルにダンプして、電力サイクル中にそれを保持する。電力サイクルが突然の電源オフである場合、装置１００、６００のブロック９００及び／又はサブブロック９０２、９０４が使用される情報の一部が失われる場合がある。したがって、制御回路は、（例えば、メモリセルに記憶されたＬ２Ｐテーブル９１３ａを使用して、開放ブロック９００上で検索を実行することによって）そのような情報を復元するように構成される。したがって、制御回路は、Ｌ２Ｐテーブル９１３ａ及び一時的Ｌ２Ｐテーブル９１３ｂのうちの少なくとも１つを使用して、第１のサブブロック９０２がプログラムされていないかどうかを判定するように構成される。制御回路はまた、Ｌ２Ｐテーブル９１３ａ及び一時的Ｌ２Ｐテーブル９１３ｂのうちの少なくとも１つを使用して、第２のサブブロック９０４がプログラムされていないかどうかを判定するように構成される。
【０１２９】
上記の動作は、メモリ装置１００、６００がサブブロックモードで動作している場合に説明されている。しかしながら、制御回路は、代わりに、装置１００、６００がサブブロックモードで動作していないと判定してもよい。サブブロックモード以外のモードでの装置１００、６００の動作は、２０１９年１１月１９日に出願され、参照により本明細書に組み込まれる「Ｐｅａｋ  ａｎｄ  Ａｖｅｒａｇｅ  Ｃｕｒｒｅｎｔ  Ｒｅｄｕｃｔｉｏｎ  ｆｏｒ  Ｏｐｅｎ  Ｂｌｏｃｋ  Ｃｏｎｄｉｔｉｏｎ」と題された米国特許出願第１６／６８８５８７号に記載されているように実行することができる。概して、装置１００、６００がサブブロックモードで動作していないことに応じて、制御回路は、ブロック９００のメモリセルが全てプログラムされているかどうかを判定するように構成される。制御回路はまた、ブロック９００のメモリセルが全てプログラムされていないと判定することに応じて、プログラムされているメモリセルに接続された第１のワード線セット９１４と、プログラムされていないメモリセルに接続された第２のワード線セット９１６とにワード線を分ける境界ワード線９１２を決定するように構成される。制御回路は、メモリセルの特定のグループ（特定のワード線９０６に接続されたもの）を読み取る間に、少なくともワード線のオフセット数だけスタック（例えば、スタック６１０）内の境界ワード線９１２から分離された第２のワード線セット９１６のサブセットに、デフォルトの読み取りパス電圧（ＶＲＥＡＤ）からデルタ（Δ）電圧を差し引いたデルタ調整された読み取り電圧を印加するように更に構成される。第２のワード線セット９１６のサブセットは、第２のワード線セット９１６全体までの任意の数のワード線（例えば、２本のワード線）を含んでもよい。同時に、制御回路は、メモリセルの特定のグループを読み取る間に、スタック内の第１のワード線セット９１４にデフォルト読み出しパス電圧（ＶＲＥＡＤ）又は下部読み出しパス電圧（ＶＲＥＡＤＬ）を印加することができる。ワード線のオフセット数は、２（すなわち、ＷＬｎ＋２、オフセットは２）であってもよい。しかしながら、他のオフセット量が企図されることを理解されたい。更に、デルタ（Δ）電圧はまた、境界ワード線９１２位置の関数であってもよい。
【０１３０】
図１２Ａに加えて、図５に戻って参照すると、ストリングの各々は、スタックを通って垂直に延在し、スタック内で互いに垂直に位置合わせされ、それぞれメモリセルの一部分を含む複数の階層（例えば、下位階層９０８及び上位階層９１０）を有するメモリホール（例えば、メモリホール６１８、６１９）を含む。したがって、ワード線は、複数の階層のうちの１つ（例えば、下位階層９０８）に結合され、スタック内の複数の階層の別の階層（例えば、上位階層９１０）に隣接して配設された階層周辺ワード線９２２を含むことができる。加えて、ワード線は、スタックの上部に配設され、残りのワード線を覆う最後のワード線９２４を含むことができる。態様によれば、下位階層９０８は、メモリセルの第１のサブブロック９０２を含み、上位階層９１０は、メモリセルの第２のサブブロック９０４を含む。しかしながら、サブブロック９０２、９０４は、３つ以上のサブブロック９０２、９０４を含んでもよく、それらは、上位階層及び下位階層９０８、９１０に対応する以外の異なる方法で配置されてもよいことを理解されたい。
【０１３１】
再び図４を参照すると、メモリ装置１００、６００はまた、横方向（すなわち、ｘ方向）から、長手方向軸（すなわち、ｙ方向）に沿って延在する主表面を有する基板６１１を含むことができる。ワード線は、長手方向に基板の主表面に沿って及びその上に延在し、長手方向軸に垂直な垂直軸（すなわち、ｚ方向）に沿ったワード線間の絶縁層と交互になり、スタックを形成する。例えば、ワード線に接続されたメモリセルのいずれかが、垂直軸に沿って基板６１１に最も近い下位階層９０８又は上位階層９１０からプログラムされ（例えば、下層９０８のＷＬＬ０から開始）、垂直軸に沿って基板６１１から最も遠いメモリセルで終了する。加えて、下位階層９０８（例えば、メモリセルの第１のサブブロック９０２）は、例えば、上位階層９１０（例えば、メモリセルの第２のサブブロック９０４）よりも（垂直軸に沿って）基板６１１に近くてもよい。
【０１３２】
図１３を参照すると、ストリング内に配置され、スタック内で互いに重なるワード線に接続されたメモリセルのブロックを含むメモリ装置を動作させる方法も提供される。上述のように、ブロック９００は、サブブロックモードでは全体としてプログラムされるように構成された第１のサブブロック９０２及び第２のサブブロック９０４に分割することができる。メモリセルのブロック９００はまた、特定のワード線９０６に接続された特定のグループを含む。この方法は、装置がサブブロックモードで動作していることに応じて、読み取られている特定のグループが第２のサブブロック９０４内にあるかどうかを判定するステップ１０００と、読み取られている特定のグループが第２のサブブロック９０４内にあるかに基づいて、第１のサブブロック９０２及び第２のサブブロック９０４のうちの１つがプログラムされていないかどうかを判定するステップ１００２とを含む。この方法は、第１のサブブロック９０２及び第２のサブブロック９０４のうちの１つがプログラムされていないかどうかに基づいて、特定のグループを読み取る間に、調整された読み出し電圧を第１のサブブロック９０２及び第２のサブブロック９０４のうちの１つのワード線に印加する１００４に続く。
【０１３３】
より詳細には、図１４に最もよく示されるように、方法は、装置１００、６００がサブブロックモードで動作しているかどうかを判定するステップ１００６を含む。この方法はまた、読み取られている特定のグループが第２のサブブロック９０４内にあるかどうかを判定することに応じて、メモリセルの第１のサブブロック９０２（例えば、下位階層９０８）がプログラムされていないかどうかを判定するステップ１００８を含む（ステップ１０００の後、装置がサブブロックモードで動作することに応答して、読み取られている特定のグループが第２のサブブロック９０４にあるかどうかを判定する）。この方法は、メモリセルの第１のサブブロック９０２がプログラムされていないと判定することに応じて、調整された読み出し電圧を第１のサブブロック９０２のワード線に印加するステップ１０１０に進む。この方法の次のステップ１０１２は、メモリセルの特定のグループを読み取る間に、特定のワード線９０６に読み出し電圧（Ｖｃｇｒｖ）を印加し、第２のサブブロック９０４のワード線にデフォルト読み出しパス電圧（ＶＲＥＡＤ）を印加する。この方法は、メモリセルの第１のサブブロック９０２がプログラムされていると判定することに応じて、デフォルト読み出しパス電圧（ＶＲＥＡＤ）を第１のサブブロック９０２のワード線に印加する１０１４によって進行する。次に、１０１６で、メモリセルの第１のサブブロック９０２がプログラムされていると判定することに応じて、デフォルト読み出しパス電圧（ＶＲＥＡＤ）を第２のサブブロック９０４のワード線に印加する。この方法の次のステップ１０１８は、メモリセルの特定のグループを読み取る間に、特定のワード線９０６に読み出し電圧（Ｖｃｇｒｖ）を印加する。
【０１３４】
この方法はまた、読み取られている特定のグループが第２のサブブロック９０４内にないと判定することに応じて、メモリセルの第２のサブブロック９０４がプログラムされないかどうかを判定するステップ１０２０を含む。この方法は、メモリセルの第２のサブブロック９０４がプログラムされていないと判定することに応じて、調整された読み出し電圧を第２のサブブロック９０４のワード線に印加するステップ１０２２に進む。この方法の次のステップ１０２４は、メモリセルの特定のグループを読み取る間に、特定のワード線９０６に読み出し電圧（Ｖｃｇｒｖ）を印加し、第１のサブブロック９０２のワード線にデフォルト読み出しパス電圧（ＶＲＥＡＤ）を印加する。加えて、この方法は、メモリセルの第２のサブブロック９０４がプログラムされていると判定することに応じて、デフォルト読み出しパス電圧（ＶＲＥＡＤ）を第２のサブブロック９０４のワード線に印加するステップ１０２６に進む。この方法は、メモリセルの第２のサブブロック９０４がプログラムされていると判定することに応じて、デフォルト読み出しパス電圧を第１のサブブロック９０２のワード線に印加する１０２８と、メモリセルの特定のグループを読み取る間に、特定のワード線９０６に読み出し電圧（Ｖｃｇｒｖ）を印加する１０３０を更に含む。
【０１３５】
上述のように、ストリングの各々は、スタックを通って垂直に延在し、かつスタック内で互いに垂直に位置合わせされ、それぞれメモリセルの一部分を含む複数の階層（例えば、下位階層９０８及び上位階層９１０）を有するメモリホール（例えば、図４のメモリホール６１８又は６１９）を含む（例えば、図５及び１２Ａを参照）。ここでも、ワード線は、スタック内の特定のワード線９０６に隣接する少なくとも１つの第１の隣接ワード線９１８と、スタック内の特定のワード線９０６に隣接する少なくとも１つの第２の隣接ワード線９２０と、を含む。したがって、この方法は、メモリセルの特定のグループを読み取る間に、少なくとも１つの第１及び第２の隣接ワード線９１８、９２０の各々に、デフォルト読み出しパス電圧よりも高い隣接ワード線電圧を印加するステップ１０３２を更に含む。加えて、ワード線の所定の第１のグループ（第１のサブブロック９０２のメモリセルのワード線、例えば、下位階層９０８）は、第１のサブブロック９０２に関連付けることができ、ワード線の所定の第２のグループ（第２のサブブロック９０４のメモリセルのワード線、例えば、上位階層９１０）は、第２のサブブロック９０４に関連付けることができる。装置１００、６００は、メモリセル（例えば、メモリ構造１２６）に記憶された論理物理（Ｌ２Ｐ）テーブル９１３ａと、ランダムアクセスメモリ（例えば、ＲＡＭ１２２ｂ）に記憶された一時的Ｌ２Ｐテーブル９１３ｂと、を含み、それぞれは、装置１００、６００のどのブロック９００及び／又はサブブロック９０２、９０４が使用される（すなわち、プログラムされる）か、又は空である（すなわち、プログラムされていない）かに関する情報を記憶するように構成されている。したがって、この方法は、Ｌ２Ｐテーブル９１３ａ及び一時的Ｌ２Ｐテーブル９１３ｂのうちの少なくとも１つを使用して、第１のサブブロック９０２がプログラムされていないかどうかを判定するステップ１０３４を含む。この方法はまた、Ｌ２Ｐテーブル９１３ａ及び一時的Ｌ２Ｐテーブル９１３ｂのうちの少なくとも１つを使用して、第２のサブブロック９０４がプログラムされていないかどうかを判定するステップ１０３６を含む。
【０１３６】
上記の方法ステップは、サブブロックモードで動作しているときに装置１００、６００によって実行されるが、以下のステップは、装置１００、６００がサブブロックモードで動作していないことに応じて実行されてもよい。具体的には、この方法は、ブロックのメモリセルが全てプログラムされているかどうかを判定するステップ１０３８を更に含む。次に、１０４０は、ブロック９００のメモリセルが全てプログラムされていないと判定することに応じて、プログラムされているメモリセルに接続された第１のワード線セット９１４と、プログラムされていないメモリセルに接続された第２のワード線セット９１６とにワード線を分ける境界ワード線９１２を決定する。この方法は、メモリセルの特定のグループを読み取る間に、特定のワード線９０６に読み出し電圧（Ｖｃｇｒｖ）を印加するステップ１０４２を継続する。この方法の次のステップ１０４４は、メモリセルの特定のグループを読み取る間に、プログラムされておらず、少なくともワード線のオフセット数だけスタック内の境界ワード線９１２から分離されたメモリセルに接続されたワード線のサブセットに、デフォルト読み出しパス電圧（ＶＲＥＡＤ）からデルタ電圧を差し引いたデルタ調整された読み出し電圧を印加する。
【０１３７】
図８に戻って参照すると、メモリセルの各々の閾値電圧は、閾値電圧分布に関連付けられた複数のデータ状態を規定する、閾値電圧の共通範囲内にあり得る。オーバードライブ電圧は、特定グループ以外のメモリセルが導電性状態にあるメモリセルの特定グループを読み取る間に、特定グループ以外のメモリセルのワード線に印加される電圧（例えば、特定のグループを読み取るときにそれらを導電性にするために、ストリングの他のメモリセルに印加されるパス電圧）であることが知られている。より詳細には、デフォルト読み出しパス電圧は、非選択メモリセルが導電性又はオン状態にあることを確実にするために、メモリセルの最高閾値電圧より十分に高いレベルで選択される。例えば、状態Ｅ、Ａ、Ｂ、及びＣの閾値電圧は、それぞれ、−２Ｖ、０Ｖ、２Ｖ、及び４Ｖであると想定でき、温度補償なしのデフォルト読み出しパス電圧を６Ｖとすることができる。この場合、状態Ｅの記憶素子は、６−（−２）＝８Ｖによってオーバードライブされ、状態Ａの記憶素子は、６−０＝６Ｖによってオーバードライブされ、状態Ｂの記憶素子は、６−２＝４Ｖによってオーバードライブされ、状態Ｃの記憶素子は、６−４＝２Ｖによってオーバードライブされる。ただし、非選択メモリセルは、それぞれの場合、導電性状態にあるが、その導電率は、それがオーバードライブされる程度に基づいて変化する。よりオーバードライブされる非選択メモリセルは、より低いソース−ドレイン抵抗及びより多くの電流搬送能力を有するため、より導電性である。同様に、オーバードライブされにくい非選択メモリセルは、より高いソース−ドレイン抵抗及びより小さい電流保持能力を有するため、導電性が低い。したがって、選択された又は特定のグループと同じＮＡＮＤストリング内にあるメモリセルは、それらが全て概ね導電性状態にある場合であっても、それらのプログラミング状態に基づいて異なる導電率を有する。
【０１３８】
図１５は、各データ状態の例示的な中央閾値電圧及び対応するオーバードライブ電圧を示す。例示の装置１００、６００の場合、第１のサブブロック９０２がプログラムされ、第２のサブブロック９０４が空である（プログラムされていない）か、又は図１５に示す中央閾値電圧を有するデータ状態（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ）のうちの１つに関連付けられた閾値電圧にプログラムされる第１のケース（ケース１）が図１６Ａに示されている。各データ状態の平均電流引き込みは、空のサブブロック９０４に印加されたＶＲＥＡＤをエミュレートするために、データ状態の各々についてオーバードライブを利用して、図１６Ｂの第１のケースのデータ状態に対してプロットされる。同様に、例示の装置１００、６００の場合、第２のサブブロック９０２がプログラムされ、第１のサブブロック９０２が空である（プログラムされていない）か、又は図１５に示す中央閾値電圧を有するデータ状態（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ）のうちの１つに関連付けられた閾値電圧にプログラムされる第２のケース（ケース２）が図１７Ａに示されている。各データ状態の平均電流引き込みは、空のサブブロック９０２に印加されたＶＲＥＡＤをエミュレートするために、データ状態の各々についてオーバードライブを利用して、図１７Ｂの第１のケースのデータ状態に対してプロットされる。例示的な装置１００、６００では、エミュレーション結果は、調整された読み出し電圧が、（Ｅ及びＦ状態のオーバードライブ電圧間で）約３．６Ｖとして選択され得ることを示す。具体的には、空の階層９０８、９１０（第１及び第２のサブブロック９０２、９０４）について約３．６Ｖの調整された読み出し電圧は、（サブブロック９０２、９０４の両方がプログラムされており、空ではない場合）閉鎖ブロック状態と比較して同様のレベルの平均電流引き込みを達成することができる。したがって、制御回路（例えば、制御回路１１０及びコントローラ１２２）は、複数のデータ状態に従って選択された所定のオーバードライブ電圧に基づいて、調整された読み出し電圧（すなわち、より小さいＶＲＥＡＤ）を選択するように更に構成される。
【０１３９】
図１８Ａは、第１のサブブロック９０２がプログラムされ、第２のサブブロック９０４が（空ではなく）Ｅデータ状態にプログラムされる、第１のケース（ケース１）を示す。図１８Ｂは、第１のケースの第１のサブブロック９０２内の特定のワード線（ＷＬ２４）の読み出しのための経時的な電流引き込みを示す。図１９Ａは、第２のサブブロック９０４がプログラムされ、第１のサブブロック９０２が（空ではなく）Ｅデータ状態にプログラムされる、第２のケース（ケース２）を示す。図１９Ｂは、第２の場合の第２のサブブロック９０４内の特定のワード線（ＷＬ７２）の読み出しのための経時的な電流引き込みを示す。換言すれば、Ｅデータ状態は、プログラムされたサブブロック９０２、９０４のワード線を読み出すときに、空のサブブロック９０２、９０４への調整された読み出し電圧の印加をシミュレートするように空の階層９０８、９１０上にプログラムされる。図示のように、プログラムされたサブブロック９０２、９０４のワード線を読み出すときに、調整された読み出し電圧を空のサブブロック９０２、９０４に印加することにより、メモリホールチャネル上のＶＲＥＡＤオーバードライブが低減され、これにより、ビット線が上昇した後（例えば、Ｒ４クロック後）、平均及びピーク電流引き込みを効果的に低減して、フルブロック状態に匹敵することとなる。
【０１４０】
明らかに、添付の特許請求の範囲に定義される範囲から逸脱することなく、本明細書に記載及び例示されるものに変更を加えることができる。例示の実施形態の前述の説明は、例示目的及び説明目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示を制限することを意図したものではない。特定の実施形態の個々の要素又は特徴は、一般に、その特定の実施形態に限定されるものではないが、適用可能な場合、交換可能であり、選択された実施形態で使用することができる。同様に、多くの方法で変更されてもよい。そのような変形は、本開示から逸脱するものと見なされるべきではなく、そのような全ての修正は、本開示の範囲内に含まれることを意図している。
【０１４１】
本明細書で使用される用語は、特定の例示的実施形態を説明するためのものであり、限定することを意図するものではない。本明細書で使用するとき、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈がそうでないことを明確に示さない限り、複数形も含むことが意図され得る。「含む（comprise）」、「含む（comprising）」、「含む（including）」、及び「有する（having）」という用語は、本明細書で使用されるとき、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を除外しないことが理解されるであろう。本明細書に記載される方法のステップ、プロセス、及び動作は、性能の順序として具体的に特定されない限り、説明又は例示される特定の順序でのそれらの性能を必ずしも必要とするものとして解釈されるべきではない。追加的又は代替的なステップが使用され得ることも理解されたい。
【０１４２】
要素又は層が別の要素若しくは層の「上にある（on）」、「係合している（engaged to）」、「接続している（connected to）又は「結合している（coupled to）」と呼ばれる場合、直接、他の要素若しくは層の上に、係合、接続、若しくは結合されてもよく、又は介在要素若しくは層が存在してもよい。対照的に、要素が別の要素若しくは層の「直接上にある（directly on）」、「直接係合している（directly engaged to）」、「直接接続している（directly connected to）」、又は「直接結合している（directly coupled to）」と呼ばれる場合、介在する要素又は層は存在しなくてもよい。要素間の関係を説明するために使用される他の語は、同様の方法で解釈されるべきである（例えば、「間（between）」と「直接の間（directly between）」、「隣接する（adjacent）」対「直接隣接する（directly adjacent）」等）で解釈されるべきである。本明細書で使用するとき、用語「及び／又は」は、関連する列挙された項目のうちの１つ以上の任意の組み合わせ及び全ての組み合わせを含む。
【０１４３】
本明細書では、第１、第２、第３などの用語を使用して、様々な要素、構成要素、領域、層及び／又はセクションを説明することができるが、これらの要素、構成要素、領域、層及び／又はセクションは、これらの用語に限定されるべきではない。これらの用語は、１つの要素、構成要素、領域、層、又はセクションを別の領域、層、又はセクションから区別するためにのみ使用できる。本明細書で使用するとき、「第１」、「第２」、及び他の数値用語等の用語は、文脈によって明確に示されない限り、シーケンス又は順序を意味しない。したがって、以下で説明される第１の要素、構成要素、領域、層、又はセクションは、実施例の実施形態の教示から逸脱することなく、第２の要素、構成要素、領域、層、又はセクションと呼ぶことができる。
【０１４４】
「内側（inner）」、「外側（outer）」、「下（beneath）」、「下方（below）」、「下部（lower）」、「上方（above）」、「上部（upper）」、「上部（top）」、「底部（bottom）」等の空間的に相対的な用語は、図に示されるような別の要素又は特徴部に対する１つの要素の関係又は特徴の関係を説明するために、本明細書で使用されてもよい。空間的に相対的な用語は、図に示される向きに加えて、使用中又は動作中のデバイスの異なる配向を包含することが意図され得る。例えば、図中のデバイスが裏返される場合、他の要素又は特徴部の「下方（below）」又は「下（beneath）」として記載される要素は、次いで、他の要素又は特徴部の「上方（above）」に配向される。したがって、用語「下方（below）」は、上方及び下方の配向の両方を包含することができる。デバイスは、別の方法で配向されてもよく（９０度又は他の向きで回転される）、本明細書で使用される空間的に相対的な説明が適宜解釈される。
【要約】      （修正有）【課題】サブブロックメモリ動作のためのピーク及び平均電流を低減する不揮発性メモリ装置及び不揮発性メモリ装置の動作方法を提供する。【解決手段】装置は、ストリング内に配置され、スタック内で互いに重なるワード線に接続されたメモリセルのブロックを含む。ブロックは、サブブロックモードでは全体としてプログラムされた第１及び第２のサブブロックに分割され、特定のワード線に接続された特定のグループを含む。制御回路は、読み取られている特定のグループが第２のサブブロック内にあるかどうかに基づいて、第１及び第２のサブブロックのうちの１つがプログラムされていないかどうかを判定する。制御回路は、第１及び第２のサブブロックのうちの１つがプログラムされていないかどうかに基づいて、特定のグループを読み取る間に、調整された読み出し電圧を第１及び第２のサブブロックのうちの１つのワード線に印加する。【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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