(57)【特許請求の範囲】
【請求項１】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるＰ端子、Ｎ端子および２つのＯ端子と、
前記回路パターンに搭載される第１トランジスタチップおよび第２トランジスタチップと、
前記回路パターンに搭載される第１ダイオードチップおよび第２ダイオードチップと、を備え、
前記回路パターンは、
前記Ｐ端子に電気的に接続され、第１の方向に沿って延びる帯状の第１領域と、
前記Ｎ端子に電気的に接続され、前記第１領域の幅方向である第２の方向において前記第１領域と間隔をあけて配置され、前記第１の方向に沿って延びる帯状の第２領域と、
前記Ｏ端子に電気的に接続され、前記第１領域および前記第２領域のそれぞれと間隔をあけて配置される第３領域と、を含み、
前記第３領域は、
前記第１の方向に沿って延びる帯状の第１分岐部と、
前記第２の方向において前記第１分岐部と間隔をあけて配置され、前記第１の方向に沿って延びる帯状の第２分岐部と、
前記第２の方向に沿って延び、前記第１分岐部の一方側の端部と前記第２分岐部の一方側の端部とを接続する接続部と、を含み、
前記第１トランジスタチップは、前記第１領域に搭載されて前記第１領域に電気的に接続され、かつ第１配線により前記第１分岐部に電気的に接続され、
前記第２トランジスタチップは、前記第２分岐部に搭載されて前記第２分岐部に電気的に接続され、かつ第２配線により前記第２領域に電気的に接続され、
前記第１ダイオードチップは、前記第１領域に搭載されて前記第１領域に電気的に接続され、かつワイヤにより前記第１分岐部に電気的に接続され、
前記第２ダイオードチップは、前記第２分岐部に搭載されて前記第２分岐部に電気的に接続され、かつワイヤにより前記第２領域に電気的に接続され、
前記第１トランジスタチップと前記第１ダイオードチップとは、前記第１の方向に沿って並んで配置されており、
前記第２トランジスタチップと前記第２ダイオードチップとは、前記第１の方向に沿って並んで配置されており、
前記Ｐ端子と前記第１領域とは、前記第１の方向に沿って延びるワイヤによって接続されており、
前記Ｎ端子と前記第２領域とは、前記第１の方向に沿って延びるワイヤによって接続されており、
一方の前記Ｏ端子と前記第３領域とは、前記第１の方向に沿って延びるワイヤによって接続されており、
他方の前記Ｏ端子と前記第３領域とは、前記第１の方向に沿って延びるワイヤによって接続されており、
前記第１ダイオードチップの位置と前記第２ダイオードチップの位置とは、前記基板の厚さ方向に見て、前記第１の方向に沿って延び、前記第１トランジスタチップが配置されている領域と前記第２トランジスタチップが配置されている領域との中間に位置し、前記第１トランジスタチップが配置されている領域と前記第２トランジスタチップが配置されている領域とを分割する分割線に対して対称であり、
前記第１配線の位置と前記第２配線の位置とは、前記分割線に対して対称であり、
前記第１ダイオードチップと前記第１分岐部とを接続するワイヤの位置と前記第２ダイオードチップと前記第２領域とを接続するワイヤの位置とは、前記分割線に対して対称であり、
前記Ｐ端子の位置と前記Ｎ端子の位置とは、前記分割線に対して対称であり、
一方の前記Ｏ端子の位置と他方の前記Ｏ端子の位置とは、前記分割線に対して対称であり、
前記第１トランジスタチップがオン状態で前記第２トランジスタチップがオフ状態のときに、前記Ｐ端子から前記Ｐ端子と前記第１領域とを接続するワイヤ、前記第１領域、前記第１トランジスタチップ、前記第１配線、前記第１分岐部および２つの前記Ｏ端子と前記第１分岐部とを接続するワイヤを通って２つの前記前記Ｏ端子に電流が流れ、
前記第１トランジスタチップがオフ状態で前記第２トランジスタチップがオン状態のときに、２つの前記Ｏ端子から２つの前記Ｏ端子と前記第２分岐部とを接続するワイヤ、前記第２分岐部、前記第２トランジスタチップ、前記第２配線、前記第２領域および前記第２領域と前記Ｎ端子とを接続するワイヤを通って前記Ｎ端子に電流が流れる、半導体装置。
【請求項２】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるＰ端子、Ｎ端子および２つのＯ端子と、
前記回路パターンに搭載される複数の第１トランジスタチップおよび複数の第２トランジスタチップと、
前記回路パターンに搭載される複数の第１ダイオードチップおよび複数の第２ダイオードチップと、を備え、
前記回路パターンは、
前記Ｐ端子に電気的に接続され、第１の方向に沿って延びる帯状の第１領域と、
前記Ｎ端子に電気的に接続され、前記第１領域の幅方向である第２の方向において前記第１領域と間隔をあけて配置され、前記第１の方向に沿って延びる帯状の第２領域と、
前記Ｏ端子に電気的に接続され、前記第１領域および前記第２領域のそれぞれと間隔をあけて配置される第３領域と、を含み、
前記第３領域は、
前記第１の方向に沿って延びる帯状の第１分岐部と、
前記第２の方向において前記第１分岐部と間隔をあけて配置され、前記第１の方向に沿って延びる帯状の第２分岐部と、
前記第２の方向に沿って延び、前記第１分岐部の一方側の端部と前記第２分岐部の一方側の端部とを接続する接続部と、を含み、
前記複数の第１トランジスタチップはそれぞれ、前記第１の方向に沿って配置され、前記第１領域に搭載されて前記第１領域に電気的に接続され、かつ第１配線により前記第１分岐部に電気的に接続され、
前記複数の第２トランジスタチップはそれぞれ、前記第１の方向に沿って配置され、前記第２分岐部に搭載されて前記第２分岐部に電気的に接続され、かつ第２配線により前記第２領域に電気的に接続され、
前記複数の第１ダイオードチップはそれぞれ、前記第１の方向に沿って配置され、前記第１領域に搭載されて前記第１領域に電気的に接続され、かつワイヤにより前記第１分岐部に電気的に接続され、
前記複数の第２ダイオードチップはそれぞれ、前記第１の方向に沿って配置され、前記第２分岐部に搭載されて前記第２分岐部に電気的に接続され、かつワイヤにより前記第２領域に電気的に接続され、
前記複数の第１トランジスタチップと前記複数の第１ダイオードチップとは、前記第１の方向に沿って交互に並んで配置されており、
前記複数の第２トランジスタチップと前記複数の第２ダイオードチップとは、前記第１の方向に沿って交互に並んで配置されており、
前記Ｐ端子と前記第１領域とは、前記第１の方向に沿って延びるワイヤによって接続されており、
前記Ｎ端子と前記第２領域とは、前記第１の方向に沿って延びるワイヤによって接続されており、
一方の前記Ｏ端子と前記第３領域とは、前記第１の方向に沿って延びるワイヤによって接続されており、
他方の前記Ｏ端子と前記第３領域とは、前記第１の方向に沿って延びるワイヤによって接続されており、
前記第１ダイオードチップの位置と前記第２ダイオードチップの位置とは、前記基板の厚さ方向に見て、前記第１の方向に沿って延び、前記第１トランジスタチップが配置されている領域と前記第２トランジスタチップが配置されている領域との中間に位置し、前記第１トランジスタチップが配置されている領域と前記第２トランジスタチップが配置されている領域とを分割する分割線に対して対称であり、
前記第１配線の位置と前記第２配線の位置とは、前記分割線に対して対称であり、
前記第１ダイオードチップと前記第１分岐部とを接続するワイヤの位置と、前記第２ダイオードチップと前記第２領域とを接続するワイヤの位置とは、前記分割線に対して対称であり、
前記Ｐ端子の位置と前記Ｎ端子の位置とは、前記分割線に対して対称であり、
一方の前記Ｏ端子の位置と他方の前記Ｏ端子の位置とは、前記分割線に対して対称であり、
前記第１トランジスタチップがオン状態で前記第２トランジスタチップがオフ状態のときに、前記Ｐ端子から前記Ｐ端子と前記第１領域とを接続するワイヤ、前記第１領域、前記第１トランジスタチップ、前記第１配線、前記第１分岐部および２つの前記Ｏ端子と前記第１分岐部とを接続するワイヤを通って２つの前記前記Ｏ端子に電流が流れ、
前記第１トランジスタチップがオフ状態で前記第２トランジスタチップがオン状態のときに、２つの前記Ｏ端子から２つの前記Ｏ端子と前記第２分岐部とを接続するワイヤ、前記第２分岐部、前記第２トランジスタチップ、前記第２配線、前記第２領域および前記第２領域と前記Ｎ端子とを接続するワイヤを通って前記Ｎ端子に電流が流れる、半導体装置。
【請求項３】
前記基板を搭載する厚さ方向の一方の面を有する放熱板と、
前記一方の面から立ち上がり、前記基板の厚さ方向に見て前記基板を取り囲むように配置される枠体と、をさらに備え、
前記基板の外形形状は、前記基板の厚さ方向に見て、長辺が前記第１の方向に延びる長方形であり、
前記枠体は、前記基板の一対の長辺にそれぞれ対応する第１壁部および第２壁部を含み、
前記Ｐ端子および前記Ｎ端子は、前記基板の第１の短辺から見て、第２の短辺とは反対側に配置され、
前記Ｏ端子は、前記第２の短辺から見て前記第１の短辺とは反対側に配置される、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１壁部に取り付けられ、前記第１トランジスタチップのゲートパッドと電気的に接続される第１ゲート端子と、
前記第２壁部に取り付けられ、前記第２トランジスタチップのゲートパッドと電気的に接続される第２ゲート端子と、をさらに備え、
前記第２の方向において、前記第１壁部と前記第１領域との間の距離は、前記第１壁部と前記第２領域との間の距離、前記第１壁部と前記第１分岐部との間の距離および前記第１壁部と前記第２分岐部との間の距離のいずれよりも小さく、
前記第２の方向において、前記第２壁部と前記第２分岐部との間の距離は、前記第２壁部と前記第１領域との間の距離、前記第２壁部と前記第２領域との間の距離および前記第２壁部と前記第１分岐部との間の距離のいずれよりも小さい、請求項３に記載の半導体装置。
【請求項５】
前記第１壁部に取り付けられ、前記第１トランジスタチップのケルビンソースパッドと電気的に接続される第１ケルビンソース端子と、
前記第２壁部に取り付けられ、前記第２トランジスタチップのケルビンソースパッドと電気的に接続される第２ケルビンソース端子と、をさらに備え、
前記第２の方向において、前記第１壁部と前記第１領域との間の距離は、前記第１壁部と前記第２領域との間の距離、前記第１壁部と前記第１分岐部との間の距離および前記第１壁部と前記第２分岐部との間の距離のいずれよりも小さく、
前記第２の方向において、前記第２壁部と前記第２分岐部との間の距離は、前記第２壁部と前記第１領域との間の距離、前記第２壁部と前記第２領域との間の距離および前記第２壁部と前記第１分岐部との間の距離のいずれよりも小さい、請求項３または請求項４に記載の半導体装置。
【請求項６】
前記第１配線は、前記第１トランジスタチップのソースパッドと前記第１分岐部とを電気的に接続する第１ソースワイヤを含み、
前記第２配線は、前記第２トランジスタチップのソースパッドと前記第２領域とを電気的に接続する第２ソースワイヤを含み、
前記第１ソースワイヤの長さと前記第２ソースワイヤの長さは、同じであり、
前記第１ソースワイヤの数と前記第２ソースワイヤの数は、同じである、請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１トランジスタチップおよび前記第２トランジスタチップのうちの少なくともいずれか一方は、ＳｉＣまたはＧａＮからなる半導体層を含む、請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１分岐部は、前記第２の方向において、前記第１領域と前記第２領域との間に配置され、
前記第２領域は、前記第２の方向において、前記第１分岐部と前記第２分岐部との間に配置される、請求項１から請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１領域は分割されて前記第１の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第２領域は分割されて前記第１の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第１分岐部は分割されて前記第１の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第２分岐部は分割されて前記第１の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されている、請求項１から請求項８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関するものである。
【背景技術】
【０００２】
Ｐ端子、Ｎ端子およびＯ端子を有し、回路パターン上に複数の半導体チップが搭載された半導体装置が開示されている（例えば、特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１５４０７９号公報
【特許文献２】特開２０１７−２２０６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１、２に開示の半導体装置をインバータとして動作させる場合、例えば、Ｐ端子とＯ端子との間の電気的な接続をオン状態とし、Ｏ端子とＮ端子との間の電気的な接続をオフ状態とする第１の状態と、Ｐ端子とＯ端子との間の電気的な接続をオフ状態とし、Ｏ端子とＮ端子との間の電気的な接続をオン状態とする第２の状態と、を高速で交互に繰り返す。このようにして、所望の交流の波形に近い出力を得る。所望の交流の波形に近い出力を得るための制御を容易にすることが求められる。
【０００５】
そこで、所望の交流の波形に近い出力を得るための制御を容易にすることができる半導体装置を提供することを目的の１つとする。
【課題を解決するための手段】
【０００６】
本開示に従った半導体装置は、絶縁性の基板と、基板上に配置される回路パターンと、回路パターンと電気的に接続されるＰ端子、Ｎ端子およびＯ端子と、回路パターンに搭載される第１トランジスタチップおよび第２トランジスタチップと、を備える。回路パターンは、Ｐ端子に電気的に接続され、第１の方向に沿って延びる帯状の第１領域と、Ｎ端子に電気的に接続され、第１領域の幅方向である第２の方向において第１領域と間隔をあけて配置され、第１の方向に沿って延びる帯状の第２領域と、Ｏ端子に電気的に接続され、第１領域および第２領域のそれぞれと間隔をあけて配置される第３領域と、を含む。第３領域は、第１の方向に沿って延びる帯状の第１分岐部と、第２の方向において第１分岐部と間隔をあけて配置され、第１の方向に沿って延びる帯状の第２分岐部と、第２の方向に沿って延び、第１分岐部の一方側の端部と第２分岐部の一方側の端部とを接続する接続部と、を含む。第１トランジスタチップは、第１領域に搭載されて第１領域に電気的に接続され、かつ第１配線により第１分岐部に電気的に接続される。第２トランジスタチップは、第２分岐部に搭載されて第２分岐部に電気的に接続され、かつ第２配線により第２領域に電気的に接続される。
【発明の効果】
【０００７】
上記半導体装置によれば、所望の交流の波形に近い出力を得るための制御を容易にすることができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施の形態１における半導体装置を基板の厚さ方向に見た概略平面図である。
【図２】図２は、図１に示す半導体装置に含まれる基板および回路パターンのみを示す概略平面図である。
【図３】図３は、図１に示す半導体装置の一部を示す概略断面図である。
【図４】図４は、図１に示す実施の形態１における半導体装置において、第１の状態において流れる電流の流れを図示した概略平面図である。
【図５】図５は、図１に示す実施の形態１における半導体装置において、第２の状態において流れる電流の流れを図示した概略平面図である。
【図６】図６は、実施の形態２における半導体装置を基板の厚さ方向に見た概略平面図である。
【図７】図７は、実施の形態３における半導体装置を基板の厚さ方向に見た概略平面図である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、絶縁性の基板と、基板上に配置される回路パターンと、回路パターンと電気的に接続されるＰ端子、Ｎ端子およびＯ端子と、回路パターンに搭載される第１トランジスタチップおよび第２トランジスタチップと、を備える。回路パターンは、Ｐ端子に電気的に接続され、第１の方向に沿って延びる帯状の第１領域と、Ｎ端子に電気的に接続され、第１領域の幅方向である第２の方向において第１領域と間隔をあけて配置され、第１の方向に沿って延びる帯状の第２領域と、Ｏ端子に電気的に接続され、第１領域および第２領域のそれぞれと間隔をあけて配置される第３領域と、を含む。第３領域は、第１の方向に沿って延びる帯状の第１分岐部と、第２の方向において第１分岐部と間隔をあけて配置され、第１の方向に沿って延びる帯状の第２分岐部と、第２の方向に沿って延び、第１分岐部の一方側の端部と第２分岐部の一方側の端部とを接続する接続部と、を含む。第１トランジスタチップは、第１領域に搭載されて第１領域に電気的に接続され、かつ第１配線により第１分岐部に電気的に接続される。第２トランジスタチップは、第２分岐部に搭載されて第２分岐部に電気的に接続され、かつ第２配線により第２領域に電気的に接続される。
【００１０】
本発明者らは、所望の交流の波形に近い出力を得るための制御を容易にすることができる半導体装置の構成について検討し、以下の構成に想到した。半導体装置においては、Ｐ端子とＯ端子との間の電気的な接続がオン状態でありＯ端子とＮ端子との間の電気的な接続がオフ状態である第１の状態の時には、Ｐ端子から回路パターン、オン状態のトランジスタチップ、そして再び回路パターンを通ってＯ端子に電流が流れる。また、Ｐ端子とＯ端子との間の電気的な接続がオフ状態でありＯ端子とＮ端子との間の電気的な接続がオン状態である第２の状態の時には、Ｏ端子から回路パターン、オン状態のトランジスタチップ、そして再び回路パターンを通ってＮ端子に電流が流れる。ここで、従来の半導体装置では、回路パターン上の配置によっては、複数のトランジスタチップのうち、オフ状態となっているトランジスタチップについて、トランジスタチップを搭載する領域に電流が流れる。この電流の流れに起因して回路パターンが発熱する。その結果、トランジスタチップからの放熱が阻害される。そうすると、回路パターンのうちの電流が流れる領域に配置されるトランジスタチップと、電流が流れない領域に配置されるトランジスタチップとの間で冷却速度の差が生じる。その結果、複数のトランジスタチップ間における温度差が大きくなり、高速スイッチング動作時において、所望の交流の波形に近い出力を得るための電気的な制御が煩雑となってしまう。そこで、上記第１の状態および上記第２の状態において、それぞれ回路パターンにおける電流の流れる経路を切り分けることを考えた。
【００１１】
本開示の半導体装置によると、上記第１の状態の時には、Ｐ端子から回路パターンの第１領域、オン状態の第１トランジスタチップ、第１配線、回路パターンの第３領域の第１分岐部、そして回路パターンの第３領域の接続部を通ってＯ端子に電流が流れる。この時、オフ状態となっている第２トランジスタチップを搭載する回路パターンの第３領域の第２分岐部には、電流が流れない。そうすると、第１の状態の時に、回路パターンの第３領域の第２分岐部の発熱によって第２トランジスタチップの放熱が阻害されることを抑制することができる。一方、上記第２の状態の時には、Ｏ端子から回路パターンの第３領域の接続部、回路パターンの第３領域の第２分岐部、オン状態の第２トランジスタチップ、第２配線、そして回路パターンの第２領域を通ってＮ端子に電流が流れる。この時、オフ状態となっている第１トランジスタチップを搭載する回路パターンの第１領域には、電流が流れない。そうすると、第２の状態の時に、回路パターンの第１領域の発熱によって第１トランジスタチップの放熱が阻害されることを抑制することができる。このように、第１の状態の時と第２の状態の時とにおいて、回路パターンを流れる電流の経路を切り分ける。そうすると、それぞれオフ状態となっている時の第１トランジスタチップの冷却速度と第２トランジスタチップの冷却速度の差を小さくすることができる。よって、このような半導体装置においては、第１トランジスタチップと第２トランジスタチップとの間の温度差を小さくすることができる。したがって、所望の交流の波形に近い出力を得るための電気的な制御を容易にすることができる。
【００１２】
上記半導体装置において、基板を搭載する厚さ方向の一方の面を有する放熱板と、一方の面から立ち上がり、基板の厚さ方向に見て基板を取り囲むように配置される枠体と、をさらに備えてもよい。基板の外形形状は、基板の厚さ方向に見て、長辺が第１の方向に延びる長方形であってもよい。枠体は、基板の一対の長辺にそれぞれ対応する第１壁部および第２壁部を含んでもよい。Ｐ端子およびＮ端子は、基板の第１の短辺から見て、第２の短辺とは反対側に配置されてもよい。Ｏ端子は、第２の短辺から見て第１の短辺とは反対側に配置されてもよい。このようにすることにより、上記本開示の半導体装置の構造を容易に達成することができる。
【００１３】
上記半導体装置において、第１壁部に取り付けられ、第１トランジスタチップのゲートパッドと電気的に接続される第１ゲート端子と、第２壁部に取り付けられ、第２トランジスタチップのゲートパッドと電気的に接続される第２ゲート端子と、をさらに備えてもよい。第２の方向において、第１壁部と第１領域との間の距離は、第１壁部と第２領域との間の距離、第１壁部と第１分岐部との間の距離および第１壁部と第２分岐部との間の距離のいずれよりも小さくてもよい。第２の方向において、第２壁部と第２分岐部との間の距離は、第２壁部と第１領域との間の距離、第２壁部と第２領域との間の距離および第２壁部と第１分岐部との間の距離のいずれよりも小さくてもよい。このようにすることにより、第１ゲート端子と第１トランジスタチップのゲートパッドとを接続する配線の長さおよび第２ゲート端子と第２トランジスタチップのゲートパッドとを接続する配線の長さをそれぞれ短くすることができる。よってインダクタンスの低減を図ることができる。
【００１４】
上記半導体装置において、第１壁部に取り付けられ、第１トランジスタチップのケルビンソースパッドと電気的に接続される第１ケルビンソース端子と、第２壁部に取り付けられ、第２トランジスタチップのケルビンソースパッドと電気的に接続される第２ケルビンソース端子と、をさらに備えてもよい。第２の方向において、第１壁部と第１領域との間の距離は、第１壁部と第２領域との間の距離、第１壁部と第１分岐部との間の距離および第１壁部と第２分岐部との間の距離のいずれよりも小さくてもよい。第２の方向において、第２壁部と第２分岐部との間の距離は、第２壁部と第１領域との間の距離、第２壁部と第２領域との間の距離および第２壁部と第１分岐部との間の距離のいずれよりも小さくてもよい。このようにすることにより、第１ケルビンソース端子と第１トランジスタチップのケルビンソースパッドとを接続する配線の長さおよび第２ケルビンソース端子と第２トランジスタチップのケルビンソースパッドとを接続する配線の長さをそれぞれ短くすることができる。よってインダクタンスの低減を図ることができる。
【００１５】
上記半導体装置において、第１配線は、第１トランジスタチップのソースパッドと第１分岐部とを電気的に接続する第１ソースワイヤを含んでもよい。第２配線は、第２トランジスタチップのソースパッドと第２領域とを電気的に接続する第２ソースワイヤを含んでもよい。第１ソースワイヤの長さと第２ソースワイヤの長さは、同じであってもよい。第１ソースワイヤの数と第２ソースワイヤの数は、同じであってもよい。このようにすることにより、電気的な各径路におけるインダクタンスの値を揃えやすくすることができる。よって、各径路の電気的な特性が揃えやすくなり、電気的な制御を容易にすることができる。
【００１６】
上記半導体装置において、第１トランジスタチップおよび第２トランジスタチップのうちの少なくともいずれか一方は、ＳｉＣまたはＧａＮからなる半導体層を含んでもよい。このような半導体層を含むトランジスタチップは、高速でスイッチングが可能であるため、電流経路の切り替えを前提とする本開示の半導体装置に好適である。
【００１７】
［本開示の実施形態の詳細］
次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
【００１８】
（実施の形態１）
本開示の実施の形態１における半導体装置の構成について説明する。図１は、実施の形態１における半導体装置を基板の厚さ方向に見た概略平面図である。図２は、図１に示す半導体装置に含まれる基板および回路パターンのみを示す概略平面図である。図１等において、後述する第１分岐部と接続部との境界および第２分岐部と接続部との境界は、破線で示される。図３は、図１に示す半導体装置の一部を示す概略断面図である。図３は、第１トランジスタチップを含み、Ｘ−Ｚ平面に平行な面で切断した場合の断面図である。
【００１９】
図１、図２および図３を参照して、実施の形態１における半導体装置１１ａは、放熱板１２と、枠体１３と、金属板１４ａ（図３参照）と、基板１５ａと、回路パターン１６ａと、はんだ部１７ａ，１８ａ（図３参照）と、Ｐ端子１９ａと、Ｏ端子１９ｂ，１９ｃと、Ｎ端子１９ｄと、第１ダイオードチップ２１ａ，２１ｂ，２１ｃ，２１ｄと、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄと、第２ダイオードチップ２１ｅ，２１ｆ，２１ｇ，２１ｈと、第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈと、を備える。
【００２０】
放熱板１２は、金属製である。放熱板１２は、例えば銅製である。放熱板１２の表面には、ニッケルめっき処理が施されてもよい。放熱板１２の外形形状は、厚さ方向に見て、Ｘ方向に延びる辺を長辺とし、Ｙ方向に延びる辺を短辺とした長方形であって、角が曲面となっている。放熱板１２の厚さ方向の一方の面１２ａ上に、はんだ部１７ａが配置される。はんだ部１７ａの材質としては、例えばＳｎ−Ａｇ−Ｃｕ系はんだやＳｎ−Ｓｂ系はんだが用いられる。
【００２１】
金属板１４ａは、はんだ部１７ａ上に配置される。はんだ部１７ａにより放熱板１２と金属板１４ａとが接合される。金属板１４ａは、例えば銅製である。
【００２２】
基板１５ａは、金属板１４ａ上に配置される。基板１５ａは、放熱板１２の一方の面１２ａ上に搭載される。基板１５ａは、絶縁性である。絶縁性を有する基板１５ａの材質としては、例えばＡｌ２Ｏ３、ＡｌＮ、Ｓｉ３Ｎ４が挙げられる。放熱板１２の厚さ方向および基板１５ａの厚さ方向は、共にＺ方向である。基板１５ａの外形形状は、基板１５ａの厚さ方向に見て、後述する第１の方向であるＸ方向に長辺が延びる長方形である。具体的には、特に図２を参照して、基板１５ａの外形形状は、基板１５ａの厚さ方向に見て、一対の長辺３３ａ，３３ｂと一対の短辺３４ａ，３４ｂから構成されている。
【００２３】
回路パターン１６ａは、基板１５ａ上に配置される。回路パターン１６ａは、例えば銅製である。回路パターン１６ａの具体的な構成については、後に詳述する。
【００２４】
枠体１３は、放熱板１２の一方の面１２ａから立ち上がり、基板１５ａの厚さ方向に見て、基板１５ａを取り囲むように配置される。枠体１３は、第１壁部１３ａと、第２壁部１３ｂと、第３壁部１３ｃと、第４壁部１３ｄと、を含む。第１壁部１３ａと第２壁部１３ｂとは、Ｙ方向において対向して配置される。第３壁部１３ｃと第４壁部１３ｄとは、Ｘ方向において対向して配置される。枠体１３は、例えば絶縁性を有する樹脂製である。枠体１３は、例えば接着剤により放熱板１２に固定される。放熱板１２および枠体１３によって、半導体装置１１ａに含まれるケース２０が構成される。ケース２０の内部の空間３０には、図示しない樹脂製の充填剤が充填される。
【００２５】
Ｐ端子１９ａ、Ｏ端子１９ｂ，１９ｃおよびＮ端子１９ｄはそれぞれ、板状であって、金属製である。Ｐ端子１９ａ、Ｏ端子１９ｂ，１９ｃおよびＮ端子１９ｄは、それぞれ屈曲した帯状の形状を有する。本実施形態において、Ｐ端子１９ａ、Ｏ端子１９ｂ，１９ｃおよびＮ端子１９ｄは、それぞれ例えば、帯状の銅板を折り曲げて形成される。基板１５ａの厚さ方向に見て、Ｐ端子１９ａおよびＮ端子１９ｄは、基板１５ａを挟んで第３壁部１３ｃが位置する一方側に配置され、Ｏ端子１９ｂ，１９ｃは、基板１５ａを挟んで第４壁部１３ｄが位置する他方側に配置される。Ｐ端子１９ａおよびＮ端子１９ｄは、基板１５ａの第１の短辺３４ａから見て、第２の短辺３４ｂとは反対側に配置される。Ｏ端子１９ｂ，１９ｃは、第２の短辺３４ｂから見て第１の短辺３４ａとは反対側に配置される。
Ｏ端子１９ｂ，１９ｃは、第４壁部１３ｄに取り付けられている。Ｐ端子１９ａおよびＮ端子１９ｄは、第３壁部１３ｃに取り付けられている。半導体装置１１ａは、Ｐ端子１９ａ、Ｏ端子１９ｂ，１９ｃおよびＮ端子１９ｄによって外部との電気的な接続を確保する。Ｐ端子１９ａおよびＮ端子１９ｄが配置される一方側からＯ端子１９ｂ，１９ｃへ向かう向きは、図１中の矢印Ｘで示す向きで示される。本実施形態においては、第１の方向は、矢印Ｘで示す向きまたはその逆の向きで示されるＸ方向である。なお、Ｐ端子１９ａ、Ｏ端子１９ｂ，１９ｃ、Ｎ端子１９ｄはそれぞれ、枠体１３の内壁面２７からケース２０の内部の空間３０側に露出する部分を有する。この部分を利用して、各ワイヤが電気的に接続される。
【００２６】
第１ダイオードチップ２１ａ，２１ｂ，２１ｃ，２１ｄ、第２ダイオードチップ２１ｅ，２１ｆ，２１ｇ，２１ｈ、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄおよび第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈは、ＳｉＣまたはＧａＮからなる半導体層を含む。第１ダイオードチップ２１ａ，２１ｂ，２１ｃ，２１ｄおよび第２ダイオードチップ２１ｅ，２１ｆ，２１ｇ，２１ｈは、例えばショットキーバリアダイオード（ＳＢＤ）である。第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄおよび第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈは、例えば金属−酸化物−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。
【００２７】
第１トランジスタチップ２２ａは、回路パターン１６ａに搭載される。第１トランジスタチップ２２ａは、はんだ部１８ａにより回路パターン１６ａに電気的に接合される。第１トランジスタチップ２２ａは、基板１５ａの厚さ方向の一方側の端部に位置するドレイン電極と、基板１５ａの厚さ方向の他方側の端部に位置するソースパッド、ゲートパッドおよびケルビンソースパッドと、を含む。第１トランジスタチップ２２ａは、はんだ部１８ａによりドレイン電極が回路パターン１６ａと接触するように回路パターン１６ａに接合される。第１トランジスタチップ２２ａは、基板１５ａの厚さ方向に電流が流れる。第１トランジスタチップ２２ａは、縦型のトランジスタチップである。他の第１トランジスタチップ２２ｂ〜２２ｄおよび第２トランジスタチップ２２ｅ〜２２ｈの構成についても同様である。
【００２８】
第１ダイオードチップ２１ａは、回路パターン１６ａに搭載される。第１ダイオードチップ２１ａは、第１トランジスタチップ２２ａと同様に、はんだ部により回路パターン１６ａに電気的に接合される。第１ダイオードチップ２１ａは、基板１５ａの厚さ方向の一方側の端部に位置するカソードパッドと、基板１５ａの厚さ方向の他方側の端部に位置するアノードパッドと、を含む。第１ダイオードチップ２１ａは、はんだ部によりカソードパッドが回路パターン１６ａと接触するように回路パターン１６ａに接合される。第１ダイオードチップ２１ａは、基板１５ａの厚さ方向に電流が流れる。他の第１ダイオードチップ２１ｂ〜２１ｄおよび第２ダイオードチップ２１ｅ〜２１ｈの構成についても同様である。
【００２９】
半導体装置１１ａは、第１ゲート端子４１ａと、第２ゲート端子４１ｂと、第１ケルビンソース端子４２ａと、第２ケルビンソース端子４２ｂと、Ｄ端子４３と、サーミスタ端子４４ａ，４４ｂと、を含む。第１ゲート端子４１ａ、第１ケルビンソース端子４２ａ、Ｄ端子４３およびサーミスタ端子４４ａ，４４ｂはそれぞれ、Ｘ方向に間隔をあけて第１壁部１３ａに取り付けられている。具体的には、第４壁部１３ｄに近い側から、Ｄ端子４３、第１ケルビンソース端子４２ａ、第１ゲート端子４１ａ、サーミスタ端子４４ａ，４４ｂの順である。第２ゲート端子４１ｂおよび第２ケルビンソース端子４２ｂはそれぞれ、第２壁部１３ｂに取り付けられている。第１ゲート端子４１ａ、第２ゲート端子４１ｂ、第１ケルビンソース端子４２ａ、第２ケルビンソース端子４２ｂ、Ｄ端子４３およびサーミスタ端子４４ａ，４４ｂはそれぞれ、内部の空間３０にその一部が露出するよう取り付けられている。また、第１ゲート端子４１ａ、第２ゲート端子４１ｂ、第１ケルビンソース端子４２ａ、第２ケルビンソース端子４２ｂ、Ｄ端子４３およびサーミスタ端子４４ａ，４４ｂはそれぞれ、外部との電気的な接続を確保するために、枠体１３の上面から突出する部分を有する。
【００３０】
次に、回路パターン１６ａの具体的な構成について説明する。回路パターン１６ａは、第１領域５１ａと、第２領域５２ａと、第３領域５３ａと、第４領域５４ａと、第５領域５５ａと、第６領域５６ａと、第７領域５７ａと、第８領域５８ａと、第９領域５９ａと、を含む。第１領域５１ａ、第２領域５２ａ、第４領域５４ａ、第５領域５５ａ、第６領域５６ａ、第７領域５７ａはそれぞれ、帯状であって、第１の方向に延びている。第３領域５３ａは、第１分岐部６１ａと、第２分岐部６２ａと、接続部６３ａと、を含む。第１分岐部６１ａおよび第２分岐部６２ａはそれぞれ、帯状であって、第１の方向に延びている。接続部６３ａも、帯状である。接続部６３ａは、第１領域５１ａの幅方向である第２の方向に延びている。本実施形態においては、第２の方向は、矢印Ｙで示す向きまたはその逆の向きで示されるＹ方向である。接続部６３ａは、第１分岐部６１ａの一方側の端部、この場合は第４壁部１３ｄに近い側の端部と、第２分岐部６２ａの一方側の端部、この場合は第４壁部１３ｄに近い側の端部と、を接続する。なお、第８領域５８ａおよび第９領域５９ａはそれぞれ、基板１５ａの厚さ方向に見て長方形の形状を有する。第８領域５８ａと第９領域５９ａとは、基板１５ａの厚さ方向に見て、Ｘ方向に間隔をあけて並べて配置される。半導体装置１１ａに含まれるサーミスタ２８は、基板１５ａの厚さ方向に見て、第８領域５８ａと第９領域５９ａとに跨って配置されている。サーミスタ２８は、第８領域５８ａおよび第９領域５９ａと電気的に接続されている。
【００３１】
第１領域５１ａ、第２領域５２ａ、第４領域５４ａ、第５領域５５ａ、第６領域５６ａ、第７領域５７ａ、第１分岐部６１ａおよび第２分岐部６２ａはそれぞれ、第２の方向において間隔をあけて配置される。本実施形態においては、第２の方向において、第１領域５１ａと第２領域５２ａとの間に、第１分岐部６１ａが配置される。第２の方向において、第１分岐部６１ａと第２分岐部６２ａとの間に、第２領域５２ａが配置される。具体的には、基板１５ａの厚さ方向に見て、Ｙ方向において第１壁部１３ａが配置される側から第４領域５４ａ、第５領域５５ａ、第１領域５１ａ、第１分岐部６１ａ、第２領域５２ａ、第２分岐部６２ａ、第６領域５６ａ、第７領域５７ａの順に配置される。第４領域５４ａ、第５領域５５ａ、第６領域５６ａおよび第７領域５７ａのそれぞれの幅は、第１領域５１ａおよび第２領域５２ａの幅よりも小さい。
【００３２】
第２の方向において、第１壁部１３ａと第１領域５１ａとの間の距離は、第１壁部１３ａと第２領域５２ａとの間の距離、第１壁部１３ａと第１分岐部６１ａとの間の距離および第１壁部１３ａと第２分岐部６２ａとの間の距離のいずれよりも小さい。また、第２の方向において、第２壁部１３ｂと第２分岐部６２ａとの間の距離は、第２壁部１３ｂと第１領域５１ａとの間の距離、第２壁部１３ｂと第２領域５２ａとの間の距離および第２壁部１３ｂと第１分岐部６１ａとの間の距離のいずれよりも小さい。
【００３３】
第１ダイオードチップ２１ａ，２１ｂ，２１ｃ，２１ｄは、第１領域５１ａ上に配置される。第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄは、第１領域５１ａ上に配置される。第１ダイオードチップ２１ａ〜２１ｄおよび第１トランジスタチップ２２ａ〜２２ｄはそれぞれ、Ｘ方向に間隔をあけて配置される。第１ダイオードチップ２１ａと第１ダイオードチップ２１ｂとの間に、第１トランジスタチップ２２ａが配置される。第１ダイオードチップ２１ｂと第１ダイオードチップ２１ｃとの間に、第１トランジスタチップ２２ｂが配置される。第１ダイオードチップ２１ｃと第１ダイオードチップ２１ｄとの間に、第１トランジスタチップ２２ｃが配置される。第１トランジスタチップ２２ｄは、Ｘ方向において、第１ダイオードチップ２１ｄに対して、第１トランジスタチップ２２ｃが配置されている位置と反対側の位置に配置される。第１トランジスタチップ２２ｂと第１ダイオードチップ２１ｃとのＸ方向の間隔は、第１トランジスタチップ２２ｂと第１ダイオードチップ２１ｂとのＸ方向の間隔よりも大きい。
【００３４】
第２ダイオードチップ２１ｅ，２１ｆ，２１ｇ，２１ｈは、第２分岐部６２ａ上に配置される。第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈは、第２分岐部６２ａ上に配置される。第２ダイオードチップ２１ｅ〜２１ｈおよび第２トランジスタチップ２２ｅ〜２２ｈはそれぞれ、Ｘ方向に間隔をあけて配置される。第２ダイオードチップ２１ｅと第２ダイオードチップ２１ｆとの間に、第２トランジスタチップ２２ｅが配置される。第２ダイオードチップ２１ｆと第２ダイオードチップ２１ｇとの間に、第２トランジスタチップ２２ｆが配置される。第２ダイオードチップ２１ｇと第２ダイオードチップ２１ｈとの間に、第２トランジスタチップ２２ｇが配置される。第２トランジスタチップ２２ｈは、Ｘ方向において、第２ダイオードチップ２１ｈに対して、第２トランジスタチップ２２ｇが配置されている位置と反対側の位置に配置される。第２トランジスタチップ２２ｆと第２ダイオードチップ２１ｇとのＸ方向の間隔は、第２トランジスタチップ２２ｆと第２ダイオードチップ２１ｆとのＸ方向の間隔よりも大きい。
【００３５】
半導体装置１１ａは、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄと回路パターン１６ａとを電気的に接続する第１配線を含む。第１配線は、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄと第１分岐部６１ａとを電気的に接続する第１ソースワイヤとしてのワイヤ２５ａ，２５ｂ，２５ｃ，２５ｄを含む。半導体装置１１ａは、第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈと回路パターン１６ａとを電気的に接続する第２配線を含む。第２配線は、第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈと第２領域５２ａとを電気的に接続する第２ソースワイヤとしてのワイヤ２５ｅ，２５ｆ，２５ｇ，２５ｈを含む。また、半導体装置１１ａは、ワイヤ２３ａ，２３ｂ，２３ｃ，２３ｄ，２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈ，２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ，２９ｇ，２９ｈ，３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，３１ｇ，３１ｈ，３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆ，３２ｇ，３２ｈを含む。
【００３６】
Ｐ端子１９ａと第１領域５１ａとは、ワイヤ２３ａにより電気的に接続されている。Ｏ端子１９ｂと接続部６３ａとは、ワイヤ２３ｂにより電気的に接続されている。Ｏ端子１９ｃと接続部６３ａとは、ワイヤ２３ｃにより電気的に接続されている。接続部６３ａを含む第３領域５３ａは、Ｏ端子１９ｂ，１９ｃと同電位になっている。Ｎ端子１９ｄと第２領域５２ｂとは、ワイヤ２３ｄにより電気的に接続されている。
【００３７】
第１ダイオードチップ２１ａ，２１ｂ，２１ｃ，２１ｄのそれぞれのアノードパッドと第１分岐部６１ａとは、ワイヤ２４ａ，２４ｂ，２４ｃ，２４ｄによりそれぞれ電気的に接続されている。第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれのソースパッドと第１分岐部６１ａとは、ワイヤ２５ａ，２５ｂ，２５ｃ，２５ｄによりそれぞれ電気的に接続されている。第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれのゲートパッドと第５領域５５ａとは、ワイヤ３１ａ，３１ｃ，３１ｅ，３１ｇによりそれぞれ電気的に接続されている。第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄのそれぞれのケルビンソースパッドと第４領域５４ａとは、ワイヤ３１ｂ，３１ｄ，３１ｆ，３１ｈによりそれぞれ電気的に接続されている。第５領域５５ａと第１ゲート端子４１ａとは、ワイヤ２６ｃにより電気的に接続されている。第４領域５４ａと第１ケルビンソース端子４２ａとは、ワイヤ２６ｂにより電気的に接続されている。第１領域５１ａとＤ端子４３とは、ワイヤ２６ａにより電気的に接続されている。第８領域５８ａとサーミスタ端子４４ａとは、ワイヤ２６ｄにより電気的に接続されている。第９領域５９ａとサーミスタ端子４４ｂとは、ワイヤ２６ｅにより電気的に接続されている。
【００３８】
第２ダイオードチップ２１ｅ，２１ｆ，２１ｇ，２１ｈのそれぞれのアノードパッドと第２領域５２ａとは、ワイヤ２４ｅ，２４ｆ，２４ｇ，２４ｈによりそれぞれ電気的に接続されている。第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈのそれぞれのソースパッドと第２領域５２ａとは、ワイヤ２５ｅ，２５ｆ，２５ｇ，２５ｈによりそれぞれ電気的に接続されている。第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈのそれぞれのゲートパッドと第６領域５６ａとは、ワイヤ３２ａ，３２ｃ，３２ｅ，３２ｇによりそれぞれ電気的に接続されている。第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈのそれぞれのケルビンソースパッドと第７領域５７ａとは、ワイヤ３２ｂ，３２ｄ，３２ｆ，３２ｈによりそれぞれ電気的に接続されている。第６領域５６ａと第２ゲート端子４１ｂとは、ワイヤ２６ｆにより電気的に接続されている。第７領域５７ａと第２ケルビンソース端子４２ｂとは、ワイヤ２６ｇにより電気的に接続されている。第１領域５１ａとＤ端子４３とは、ワイヤ２６ａにより電気的に接続されている。
【００３９】
次に、上記第１の状態の時の電流の流れについて説明する。図４は、図１に示す実施の形態１における半導体装置１１ａにおいて、第１の状態において流れる電流の流れを図示した概略平面図である。図４において、Ｐ端子１９ａからＯ端子１９ｂに至る電流の流れを矢印Ｄ１で示す。図５は、図１に示す実施の形態１における半導体装置１１ａにおいて、第２の状態において流れる電流の流れを図示した概略平面図である。図５において、Ｏ端子１９ｃからＮ端子１９ｄに至る電流の流れを矢印Ｄ２で示す。
【００４０】
まず図４を参照して、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄがオン状態となって、Ｐ端子１９ａとＯ端子１９ｂとの間の電気的な接続がオン状態でありＯ端子１９ｃとＮ端子１９ｄとの間の電気的な接続がオフ状態である第１の状態の時には、Ｐ端子１９ａからワイヤ２３ａ、回路パターン１６ａの第１領域５１ａ、オン状態の第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄ、第１配線であるワイヤ２５ａ，２５ｂ，２５ｃ，２５ｄ、回路パターン１６ａの第３領域５３ａの第１分岐部６１ａ、そして回路パターン１６ａの第３領域５３ａの接続部６３ａ、そしてワイヤ２３ｂを通ってＯ端子１９ｂに電流が流れる。この時、オフ状態となっている第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈを搭載する回路パターン１６ａの第３領域５３ａの第２分岐部６２ａには、電流が流れない。そうすると、第１の状態の時に、回路パターン１６ａの第３領域５３ａの第２分岐部６２ａの発熱によって第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈの放熱が阻害されることを抑制することができる。
【００４１】
一方、次に図５を参照して、上記第２の状態の時には、Ｏ端子１９ｃからワイヤ２３ｃ、回路パターン１６ａの第３領域５３ａの接続部６３ａ、回路パターン１６ａの第３領域５３ａの第２分岐部６２ａ、オン状態の第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈ、第２配線としてのワイヤ２５ｅ，２５ｆ，２５ｇ，２５ｈ、そして回路パターン１６ａの第２領域５２ａ、そしてワイヤ２３ｄを通ってＮ端子１９ｄに電流が流れる。この時、オフ状態となっている第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄを搭載する回路パターン１６ａの第１領域５１ａには、電流が流れない。そうすると、第２の状態の時に、回路パターン１６ａの第１領域５１ａの発熱によって第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄの放熱が阻害されることを抑制することができる。
【００４２】
このように、第１の状態の時と第２の状態の時とにおいて、回路パターン１６ａを流れる電流の経路を切り分ける。そうすると、それぞれオフ状態となっている時の第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄの冷却速度と第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈの冷却速度の差を小さくすることができる。よって、このような半導体装置１１ａは、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄと第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈとの間の温度差を小さくすることができる。したがって、所望の交流の波形に近い出力を得るための電気的な制御を容易にすることができる。
【００４３】
なお、本実施形態においては、Ｐ端子１９ａとＯ端子１９ｂとの間の電流の経路となる配線と、Ｏ端子１９ｃとＮ端子１９ｄとの間の電流の経路となる配線とを対称化しやすい。すなわち、図１中の一点鎖線で分割された一方の領域の配線構造と他方の領域の配線構造とを対称化させやすくすることができる。
【００４４】
本実施形態において、上記半導体装置１１ａは、基板１５ａを搭載する厚さ方向の一方の面１２ａを有する放熱板１２と、一方の面１２ａから立ち上がり、基板１５ａの厚さ方向に見て基板１５ａを取り囲むように配置される枠体１３と、を含む。基板１５ａの外形形状は、基板１５ａの厚さ方向に見て、長辺が第１の方向に延びる長方形である。枠体１３は、基板１５ａの一対の長辺にそれぞれ対応する第１壁部１３ａおよび第２壁部１３ｂを含む。Ｐ端子１９ａおよびＮ端子１９ｄは、基板１５ａの第１の短辺から見て、第２の短辺とは反対側に配置されている。Ｏ端子１９ｂ，１９ｃは、第２の短辺から見て第１の短辺とは反対側に配置されている。よって、上記半導体装置１１ａの構造を容易に達成することができる半導体装置となっている。
【００４５】
本実施形態において、上記半導体装置１１ａは、第１壁部１３ａに取り付けられ、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄのゲートパッドと電気的に接続される第１ゲート端子４１ａと、第２壁部１３ｂに取り付けられ、第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈのゲートパッドと電気的に接続される第２ゲート端子４１ｂと、を含む。また、第２の方向において、第１壁部１３ａと第１領域５１ａとの間の距離は、第１壁部１３ａと第２領域５２ａとの間の距離、第１壁部１３ａと第１分岐部６１ａとの間の距離および第１壁部１３ａと第２分岐部６２ａとの間の距離のいずれよりも小さい。第２の方向において、第２壁部１３ｂと第２分岐部６２ａとの間の距離は、第２壁部１３ｂと第１領域５１ａとの間の距離、第２壁部１３ｂと第２領域５２ａとの間の距離および第２壁部１３ｂと第１分岐部６１ａとの間の距離のいずれよりも小さい。よって、このような半導体装置１１ａは、第１ゲート端子４１ａと第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄのゲートパッドとを接続する配線であるワイヤ３１ａ，３１ｃ，３１ｅ，３１ｇの長さおよび第２ゲート端子４１ｂと第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈのゲートパッドとを接続する配線であるワイヤ３２ａ，３２ｃ，３２ｅ，３２ｇの長さをそれぞれ短くすることができる。よって、インダクタンスの低減を図ることができる。
【００４６】
上記半導体装置１１ａは、第１壁部１３ａに取り付けられ、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄのケルビンソースパッドと電気的に接続される第１ケルビンソース端子４２ａと、第２壁部１３ｂに取り付けられ、第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈのケルビンソースパッドと電気的に接続される第２ケルビンソース端子４２ｂと、を含む。また、第２の方向において、第１壁部１３ａと第１領域５１ａとの間の距離は、第１壁部１３ａと第２領域５２ａとの間の距離、第１壁部１３ａと第１分岐部６１ａとの間の距離および第１壁部１３ａと第２分岐部６２ａとの間の距離のいずれよりも小さい。第２の方向において、第２壁部１３ｂと第２分岐部６２ａとの間の距離は、第２壁部１３ｂと第１領域５１ａとの間の距離、第２壁部１３ｂと第２領域５２ａとの間の距離および第２壁部１３ｂと第１分岐部６１ａとの間の距離のいずれよりも小さい。よって、このような半導体装置１１ａは、第１ケルビンソース端子４２ａと第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄのケルビンソースパッドとを接続する配線であるワイヤ３１ｂ，３１ｄ，３１ｆ，３１ｈの長さおよび第２ケルビンソース端子４２ｂと第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈのケルビンソースパッドとを接続する配線であるワイヤ３２ｂ，３２ｄ，３２ｆ，３２ｈの長さをそれぞれ短くすることができる。よってインダクタンスの低減を図ることができる。
【００４７】
本実施形態において、上記半導体装置１１ａは、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄのソースパッドと第１分岐部６１ａとを電気的に接続する第１ソースワイヤであるワイヤ２５ａ，２５ｂ，２５ｃ，２５ｄと、第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈのソースパッドと第２領域５２ａとを電気的に接続する第２ソースワイヤであるワイヤ２５ｅ，２５ｆ，２５ｇ，２５ｈと、を含む。ワイヤ２５ａ，２５ｂ，２５ｃ，２５ｄの長さとワイヤ２５ｅ，２５ｆ，２５ｇ，２５ｈの長さは、同じである。ワイヤ２５ａ，２５ｂ，２５ｃ，２５ｄの数とワイヤ２５ｅ，２５ｆ，２５ｇ，２５ｈの数は、同じである。よって、このような半導体装置１１ａは、電気的な各径路におけるインダクタンスの値を揃えやすくすることができる。よって、各径路の電気的な特性が揃えやすくなり、電気的な制御を容易にすることができる。
【００４８】
本実施形態において、第１トランジスタチップ２２ａ，２２ｂ，２２ｃ，２２ｄおよび第２トランジスタチップ２２ｅ，２２ｆ，２２ｇ，２２ｈのうちの少なくともいずれか一方は、ＳｉＣまたはＧａＮからなる半導体層を含む。このような半導体層を含むトランジスタチップは、高速でスイッチングが可能であるため、電流経路の切り替えを前提とする本開示の半導体装置に好適である。
【００４９】
（実施の形態２）
次に、他の実施の形態である実施の形態２について説明する。図６は、実施の形態２における半導体装置を基板の厚さ方向に見た概略平面図である。実施の形態２の半導体装置は、基板および回路パターンが分割されている点において実施の形態１の場合とは異なっている。
【００５０】
図６を参照して、実施の形態２における半導体装置１１ｂに含まれる基板１５ｂは、第１の基板８０ａと、第２の基板８０ｂとに分割されている。第１の基板８０ａの外形形状および第２の基板８０ｂの外形形状はそれぞれ、基板１５ｂの厚さ方向に見て長方形である。第１の基板８０ａおよび第２の基板８０ｂは、Ｘ方向に間隔をあけて並べて配置されている。
【００５１】
実施の形態２においては、基板１５ｂ上に配置される回路パターン１６ｂの一部についても分割されている。具体的には、回路パターン１６ｂは、第１領域５１ｂ，７１ｂと、第２領域５２ｂ，７２ｂと、第３領域５３ｂと、第４領域５４ｂ，７４ｂと、第５領域５５ｂ，７５ｂと、第６領域５６ｂ，７６ｂと、第７領域５７ｂ，７７ｂと、第８領域５８ｂと、第９領域５９ｂと、を含む。第３領域５３ｂは、第１分岐部６１ｂ，８１ｂと、第２分岐部６２ｂ，８２ｂと、接続部６３ｂと、を含む。第１の基板８０ａ上には、第１領域５１ｂ、第２領域５２ｂ、第４領域５４ｂ、第５領域５５ｂ、第６領域５６ｂ、第７領域５７ｂ、第１分岐部６１ｂ、第２分岐部６２ｂおよび接続部６３ｂが配置される。第２の基板８０ｂ上には、第１領域７１ｂ、第２領域７２ｂ、第４領域７４ｂ、第５領域７５ｂ、第６領域７６ｂ、第７領域７７ｂ、第８領域５８ｂおよび第９領域５９ｂが配置される。分割された部分は、ワイヤによって電気的に接続される。具体的には、第１の基板８０ａ上の第１領域５１ｂと第２の基板８０ｂ上の第１領域７１ｂとは、ワイヤ２９ａにより電気的に接続されている。第１の基板８０ａ上の第２領域５２ｂと第２の基板８０ｂ上の第２領域７２ｂとは、ワイヤ２９ｂにより電気的に接続されている。第１の基板８０ａ上の第４領域５４ｂと第２の基板８０ｂ上の第４領域７４ｂとは、ワイヤ２９ｃにより電気的に接続されている。第１の基板８０ａ上の第５領域５５ｂと第２の基板８０ｂ上の第５領域７５ｂとは、ワイヤ２９ｄにより電気的に接続されている。第１の基板８０ａ上の第６領域５６ｂと第２の基板８０ｂ上の第６領域７６ｂとは、ワイヤ２９ｅにより電気的に接続されている。第１の基板８０ａ上の第７領域５７ｂと第２の基板８０ｂ上の第７領域７７ｂとは、ワイヤ２９ｆにより電気的に接続されている。第１の基板８０ａ上の第１分岐部６１ｂと第２の基板８０ｂ上の第１分岐部８１ｂとは、ワイヤ２９ｇにより電気的に接続されている。第１の基板８０ａ上の第２分岐部６２ｂと第２の基板８０ｂ上の第２分岐部８２ｂとは、ワイヤ２９ｈにより電気的に接続されている。
【００５２】
このように、基板１５ｂおよび基板１５ｂ上の回路パターン１６ｂを分割した場合でも、それぞれのパーツが電気的に接続されていればよい。このような構成によっても、所望の交流の波形に近い出力を得るための電気的な制御を容易にすることができる。本実施形態によれば、部材ごとの熱膨張係数の差に基づいて生ずる応力を緩和することができる。
【００５３】
（実施の形態３）
次に、さらに他の実施の形態である実施の形態３について説明する。図７は、実施の形態３における半導体装置を基板の厚さ方向に見た概略平面図である。実施の形態３の半導体装置は、基板上に配置される回路パターンの配置が実施の形態１の場合と異なっている。
【００５４】
図７を参照して、実施の形態３における半導体装置１１ｃは、基板１５ｃと、基板１５ｃ上に配置される回路パターン１６ｃと、を含む。基板１５ｃ上に配置される回路パターン１６ｃは、第１領域５１ｃと、第２領域５２ｃと、第３領域５３ｃと、第４領域５４ｃと、第５領域５５ｃと、第６領域５６ｃと、第７領域５７ｃと、第８領域５８ｃと、第９領域５９ｃと、を含む。第３領域５３ｃは、第１分岐部６１ｃと、第２分岐部６２ｃと、接続部６３ｃと、を含む。
【００５５】
本実施形態においては、第２の方向において、第１領域５１ｃと第２領域５２ｃとの間に、第２分岐部６２ｃが配置される。第２の方向において、第１分岐部６１ｃと第２分岐部６２ｃとの間に、第１領域５１ｃが配置される。具体的には、基板１５ａの厚さ方向に見て、Ｙ方向において第１壁部１３ａが配置される側から第４領域５４ｃ、第５領域５５ｃ、第１分岐部６１ｃ、第１領域５１ｃ、第２分岐部６２ｃ、第２領域５２ｃ、第６領域５６ｃ、第７領域５７ｃの順に配置される。
【００５６】
このような構成によっても、所望の交流の波形に近い出力を得るための電気的な制御を容易にすることができる。本実施形態によれば、基板１５ａの厚さ方向に見て、放熱板１２の中心に近い領域に第１トランジスタチップ２２ａ〜２２ｄおよび第２トランジスタチップ２２ｅ〜２２ｈを配置させることができるため、放熱性を向上させることができる。
【００５７】
（他の実施の形態）
なお、上記の実施の形態においては、第２の方向において、第１分岐部と第２分岐部との間に、第１領域または第２領域のいずれかが配置される構成としたが、これに限らず、例えば、第２の方向において、第１分岐部と第２分岐部との間に、第１領域と第２領域の双方が配置される構成としてもよい。また、第２の方向において、第１領域と第２領域との間に、第１分岐部と第２分岐部とが配置される構成としてもよい。
【００５８】
また、上記の実施の形態においては、基板の厚さ方向に見て、基板の外形形状は長方形であったが、これに限らず、他の形状、例えば台形形状や円形状、楕円形状であってもよい。
【００５９】
なお、上記の実施の形態においては、各部材を電気的に接続するワイヤを用いることとしたが、これに限らず、例えば、各部材を電気的に接続するリボンワイヤやバスバーを用いることにしてもよい。
【００６０】
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６１】
本開示の半導体装置は、所望の交流の波形に近い出力を得るための制御を容易にすることが求められる場合に特に有利に適用され得る。
【符号の説明】
【００６２】
１１ａ，１１ｂ，１１ｃ  半導体装置
１２  放熱板
１２ａ  面
１３  枠体
１３ａ  第１壁部
１３ｂ  第２壁部
１３ｃ  第３壁部
１３ｄ  第４壁部
１４ａ  金属板
１５ａ，１５ｂ，１５ｃ，８０ａ，８０ｂ  基板
１６ａ，１６ｂ，１６ｃ  回路パターン
１７ａ，１８ａ  はんだ部
１９ａ  Ｐ端子
１９ｂ，１９ｃ  Ｏ端子
１９ｄ  Ｎ端子
２０  ケース
２１ａ，２１ｂ，２１ｃ，２１ｄ  第１ダイオードチップ
２１ｅ，２１ｆ，２１ｇ，２１ｈ  第２ダイオードチップ
２２ａ，２２ｂ，２２ｃ，２２ｄ  第１トランジスタチップ
２２ｅ，２２ｆ，２２ｇ，２２ｈ  第２トランジスタチップ
２３ａ，２３ｂ，２３ｃ，２３ｄ，２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈ，２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇ，２５ｈ，２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ，２９ｇ，２９ｈ，３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，３１ｇ，３１ｈ，３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆ，３２ｇ，３２ｈ  ワイヤ
２７  内壁面
２８  サーミスタ
３０  空間
３３ａ，３３ｂ  長辺
３４ａ，３４ｂ  短辺
４１ａ  第１ゲート端子
４１ｂ  第２ゲート端子
４２ａ  第１ケルビンソース端子
４２ｂ  第２ケルビンソース端子
４４ａ，４４ｂ  サーミスタ端子
５１ａ，５１ｂ，５１ｃ，７１ｂ  第１領域
５２ａ，５２ｂ，５２ｃ，７２ｂ  第２領域
５３ａ，５３ｂ，５３ｃ  第３領域
５４ａ，５４ｂ，５４ｃ，７４ｂ  第４領域
５５ａ，５５ｂ，５５ｃ，７５ｂ  第５領域
５６ａ，５６ｂ，５６ｃ，７６ｂ  第６領域
５７ａ，５７ｂ，５７ｃ，７７ｂ  第７領域
５８ａ，５８ｂ，５８ｃ  第８領域
５９ａ，５９ｂ，５９ｃ  第９領域
６１ａ，６１ｂ，６１ｃ，８１ｂ  第１分岐部
６２ａ，６２ｂ，６２ｃ，８２ｂ  第２分岐部
６３ａ，６３ｂ，６３ｃ  接続部
Ｄ１，Ｄ２  矢印
【要約】
【課題】所望の交流の波形に近い出力を得るための制御を容易にすることができる半導体装置を提供する。
【解決手段】半導体装置１１ａは、回路パターン１６ａと、Ｐ端子１９ａ、Ｎ端子１９ｄおよびＯ端子１９ｂ，１９ｃと、第１トランジスタチップ２２ａ〜２２ｄおよび第２トランジスタチップ２２ｅ〜２２ｈと、を備える。回路パターン１６ａは、Ｐ端子１９ａに電気的に接続される帯状の第１領域５１ａと、Ｎ端子１９ｄに電気的に接続される帯状の第２領域５２ａと、Ｏ端子１９ｂ，１９ｃに電気的に接続される第３領域５３ａと、を含む。第３領域５３ａは、帯状の第１分岐部６１ａと、帯状の第２分岐部６２ａと、接続部６３ａと、を含む。第１トランジスタチップ２２ａ〜２２ｄは、第１領域５１ａに電気的に接続され、第１分岐部６１ａに電気的に接続される。第２トランジスタチップ２２ｅ〜２２ｈは、第２分岐部６２ａに電気的に接続され、第２領域５２ａに電気的に接続される。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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