(57)【特許請求の範囲】
【請求項１】
ゲート素子（１２）およびチャンネル領域（１０）を有するＭＯＳ素子（２）であって、前記ゲート素子（１２）と前記チャンネル領域（１０）との間に、少なくとも３つの個別層（１４，１６，１８）からなる電気絶縁層が配置されており、前記ゲート素子（１２）に隣接する第１の個別層（１４）が電気絶縁材料からなっており、前記ゲート素子（１２）にも前記チャンネル領域（１０）にも隣接していない第２の個別層（１６）が電荷を持続的に蓄積するために適した蓄積層であり、前記チャンネル領域（１０）に隣接する第３の個別層（１８）が電気絶縁材料からなっているＭＯＳ素子（２）において、
前記チャンネル領域（１０）と第２の個別層（１６）との間に配置された個別層の全体が、第２の個別層（１６）とゲート領域（１２）との間に配置された個別層の酸化膜換算膜厚全体よりも大きい酸化膜換算膜厚を有しており、
前記ゲート素子（１２）と前記チャンネル領域（１０）との間に配置された全ての前記個別層（１４，１６，１８）の酸化膜換算膜厚全体が１５ｎｍ〜２５ｎｍの間である、ＭＯＳ素子（２）。
【請求項２】
ゲート素子（１２）およびチャンネル領域（１０）を有するＭＯＳ素子（２）であって、前記ゲート素子（１２）と前記チャンネル領域（１０）との間に、少なくとも３つの個別層（１４，１６，１８）からなる電気絶縁層が配置されており、前記ゲート素子（１２）に隣接する第１の個別層（１４）が電気絶縁材料からなっており、前記ゲート素子（１２）にも前記チャンネル領域（１０）にも隣接していない第２の個別層（１６）が電荷を持続的に蓄積するために適した蓄積層であり、前記チャンネル領域（１０）に隣接する第３の個別層（１８）が電気絶縁材料からなっているＭＯＳ素子（２）において、
前記チャンネル領域（１０）と第２の個別層（１６）との間に配置された個別層の全体が、第２の個別層（１６）とゲート領域（１２）との間に配置された個別層の酸化膜換算膜厚全体よりも大きい酸化膜換算膜厚を有しており、
前記ゲート素子（１２）と前記チャンネル領域（１０）との間に配置された全ての前記個別層（１４，１６，１８）の酸化膜換算膜厚全体が１８ｎｍ〜２２ｎｍの間である、ＭＯＳ素子（２）。
【請求項３】
ゲート素子（１２）およびチャンネル領域（１０）を有するＭＯＳ素子（２）であって、前記ゲート素子（１２）と前記チャンネル領域（１０）との間に、少なくとも３つの個別層（１４，１６，１８）からなる電気絶縁層が配置されており、前記ゲート素子（１２）に隣接する第１の個別層（１４）が電気絶縁材料からなっており、前記ゲート素子（１２）にも前記チャンネル領域（１０）にも隣接していない第２の個別層（１６）が電荷を持続的に蓄積するために適した蓄積層であり、前記チャンネル領域（１０）に隣接する第３の個別層（１８）が電気絶縁材料からなっているＭＯＳ素子（２）において、
前記チャンネル領域（１０）と第２の個別層（１６）との間に配置された個別層の全体が、第２の個別層（１６）とゲート領域（１２）との間に配置された個別層の酸化膜換算膜厚全体よりも大きい酸化膜換算膜厚を有しており、
前記ゲート素子（１２）と前記チャンネル領域（１０）との間に配置された全ての前記個別層（１４，１６，１８）の酸化膜換算膜厚全体が１９ｎｍ〜２１ｎｍの間である、ＭＯＳ素子（２）。
【請求項４】
ゲート素子（１２）およびチャンネル領域（１０）を有するＭＯＳ素子（２）であって、前記ゲート素子（１２）と前記チャンネル領域（１０）との間に、少なくとも３つの個別層（１４，１６，１８）からなる電気絶縁層が配置されており、前記ゲート素子（１２）に隣接する第１の個別層（１４）が電気絶縁材料からなっており、前記ゲート素子（１２）にも前記チャンネル領域（１０）にも隣接していない第２の個別層（１６）が電荷を持続的に蓄積するために適した蓄積層であり、前記チャンネル領域（１０）に隣接する第３の個別層（１８）が電気絶縁材料からなっているＭＯＳ素子（２）において、
前記チャンネル領域（１０）と第２の個別層（１６）との間に配置された個別層の全体が、第２の個別層（１６）とゲート領域（１２）との間に配置された個別層の酸化膜換算膜厚全体よりも大きい酸化膜換算膜厚を有しており、
前記第２の個別層（１６）が、８ｎｍ〜１２ｎｍの間の厚さを有する、ＭＯＳ素子（２）。
【請求項５】
ゲート素子（１２）およびチャンネル領域（１０）を有するＭＯＳ素子（２）であって、前記ゲート素子（１２）と前記チャンネル領域（１０）との間に、少なくとも３つの個別層（１４，１６，１８）からなる電気絶縁層が配置されており、前記ゲート素子（１２）に隣接する第１の個別層（１４）が電気絶縁材料からなっており、前記ゲート素子（１２）にも前記チャンネル領域（１０）にも隣接していない第２の個別層（１６）が電荷を持続的に蓄積するために適した蓄積層であり、前記チャンネル領域（１０）に隣接する第３の個別層（１８）が電気絶縁材料からなっているＭＯＳ素子（２）において、
前記チャンネル領域（１０）と第２の個別層（１６）との間に配置された個別層の全体が、第２の個別層（１６）とゲート領域（１２）との間に配置された個別層の酸化膜換算膜厚全体よりも大きい酸化膜換算膜厚を有しており、
前記第２の個別層（１６）が、９ｎｍ〜１１ｎｍの間の厚さを有する、ＭＯＳ素子（２）。
【請求項６】
ゲート素子（１２）およびチャンネル領域（１０）を有するＭＯＳ素子（２）であって、前記ゲート素子（１２）と前記チャンネル領域（１０）との間に、少なくとも３つの個別層（１４，１６，１８）からなる電気絶縁層が配置されており、前記ゲート素子（１２）に隣接する第１の個別層（１４）が電気絶縁材料からなっており、前記ゲート素子（１２）にも前記チャンネル領域（１０）にも隣接していない第２の個別層（１６）が電荷を持続的に蓄積するために適した蓄積層であり、前記チャンネル領域（１０）に隣接する第３の個別層（１８）が電気絶縁材料からなっているＭＯＳ素子（２）において、
前記チャンネル領域（１０）と第２の個別層（１６）との間に配置された個別層の全体が、第２の個別層（１６）とゲート領域（１２）との間に配置された個別層の酸化膜換算膜厚全体よりも大きい酸化膜換算膜厚を有しており、
前記第２の個別層（１６）が、９．５ｎｍ〜１０．５ｎｍの間の厚さを有する、ＭＯＳ素子（２）。
【請求項７】
ゲート素子（１２）およびチャンネル領域（１０）を有するＭＯＳ素子（２）であって、前記ゲート素子（１２）と前記チャンネル領域（１０）との間に、少なくとも３つの個別層（１４，１６，１８）からなる電気絶縁層が配置されており、前記ゲート素子（１２）に隣接する第１の個別層（１４）が電気絶縁材料からなっており、前記ゲート素子（１２）にも前記チャンネル領域（１０）にも隣接していない第２の個別層（１６）が電荷を持続的に蓄積するために適した蓄積層であり、前記チャンネル領域（１０）に隣接する第３の個別層（１８）が電気絶縁材料からなっているＭＯＳ素子（２）において、
前記チャンネル領域（１０）と第２の個別層（１６）との間に配置された個別層の全体が、第２の個別層（１６）とゲート領域（１２）との間に配置された個別層の酸化膜換算膜厚全体よりも大きい酸化膜換算膜厚を有しており、
１００μｓ〜１ｍｓの間の長さを有する電圧パルス（３４）の形式のプログラミング電圧が、前記ＭＯＳ素子（２）が遮断状態から伝導状態へ、またはその逆に持続的に移行するようにトンネル電流によって前記第２の個別層（１６）の電荷を変更するために十分である、ＭＯＳ素子（２）。
【請求項８】
ゲート素子（１２）およびチャンネル領域（１０）を有するＭＯＳ素子（２）であって、前記ゲート素子（１２）と前記チャンネル領域（１０）との間に、少なくとも３つの個別層（１４，１６，１８）からなる電気絶縁層が配置されており、前記ゲート素子（１２）に隣接する第１の個別層（１４）が電気絶縁材料からなっており、前記ゲート素子（１２）にも前記チャンネル領域（１０）にも隣接していない第２の個別層（１６）が電荷を持続的に蓄積するために適した蓄積層であり、前記チャンネル領域（１０）に隣接する第３の個別層（１８）が電気絶縁材料からなっているＭＯＳ素子（２）において、
前記チャンネル領域（１０）と第２の個別層（１６）との間に配置された個別層の全体が、第２の個別層（１６）とゲート領域（１２）との間に配置された個別層の酸化膜換算膜厚全体よりも大きい酸化膜換算膜厚を有しており、
前記第２の個別層（１６）が、前記ＭＯＳ素子（２）の出荷状態であらかじめ充電されているＭＯＳ素子（２）。
【請求項９】
ゲート素子（１２）およびチャンネル領域（１０）を有するＭＯＳ素子（２）であって、前記ゲート素子（１２）と前記チャンネル領域（１０）との間に、少なくとも３つの個別層（１４，１６，１８）からなる電気絶縁層が配置されており、前記ゲート素子（１２）に隣接する第１の個別層（１４）が電気絶縁材料からなっており、前記ゲート素子（１２）にも前記チャンネル領域（１０）にも隣接していない第２の個別層（１６）が電荷を持続的に蓄積するために適した蓄積層であり、前記チャンネル領域（１０）に隣接する第３の個別層（１８）が電気絶縁材料からなっているＭＯＳ素子（２）において、
前記チャンネル領域（１０）と第２の個別層（１６）との間に配置された個別層の全体が、第２の個別層（１６）とゲート領域（１２）との間に配置された個別層の酸化膜換算膜厚全体よりも大きい酸化膜換算膜厚を有しており、
前記ＭＯＳ素子（２）がアンチヒューズとして使用可能である、ＭＯＳ素子（２）。
【請求項１０】
請求項１〜９のいずれか一項に記載のＭＯＳ素子（２）において、
第２の個別層がフローティングゲート（２０）として構成されているＭＯＳ素子（２）。
【請求項１１】
請求項１〜１０のいずれか一項に記載のＭＯＳ素子（２）において、
１５〜２５Ｖの値によりプログラミング電圧がゲート素子（１２）に印加された場合に電荷がゲート素子（１２）から第２の個別層（１６）へ、または第２の個別層（１６）からゲート素子（１２）へ通り抜け、同時に電荷が第２の個別層（１６）からチャンネル領域（１０）へ、またはチャンネル領域（１０）から第２の個別層（１６）へは通り抜けないＭＯＳ素子（２）。
【請求項１２】
ＡＳＩＣ（３０）および請求項１〜１１のいずれか一項に記載のＭＯＳ素子（２）を有する電気回路（４４）。
【請求項１３】
請求項１〜１１のいずれか一項に記載のＭＯＳ素子（２）または請求項１２に記載の電気回路（４４）を有する自動車のための電池ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ素子、電気回路、このようなＭＯＳ素子を有する自動車のための電池ユニットに関する。
【背景技術】
【０００２】
将来の電気による移動の概念にとって、安全で高負荷可能な蓄電池技術が使用可能であることは極めて重要である。電動機および他の車両技術の開発は既に大きく進歩しており、要求を満たすレベルで提供されているが、蓄電池技術は、電気による移動の概念の鍵となる要素の１つであることが明らかである。この場合、主に車両の移動範囲に直接に影響する蓄積器密度およびエネルギー蓄積器の取扱いが重要である。代表的な総重量の場合、電気的に駆動される車両は蓄電池の容量の制限に基づいて、内燃機関を有する車両よりも著しく小さい移動範囲にしか到達しない。さらに電気的に駆動される自動車のための生産コストは内燃機関を有する自動車の場合よりも現在ではまだ著しく高い。
【０００３】
蓄積器密度を高め、同時にコストを低減することと並んで、電池の機能的安全性が自動車における包括的な使用のためには極めて重要である。機械的損傷によるものであれ、樹枝状結晶成長によるものであれ、電池の内部短絡が生じた場合には、無制御なエネルギー放出によって爆発、煙、または火炎が発生することがないように電池の放電を制御することが望ましい。
【０００４】
したがって、エラー発生時には該当する蓄電池セルの放電の制御を行う可能性を提供することが望ましい。これまでには、このために、例えば火工技術または溶融によって長時間安定した短絡が行われる熱／機械的なアンチヒューズ対策が使用可能であった。これに対して、必要な不揮発性を有する電子的な対策はこれまでには提供されていない。
【発明の概要】
【０００５】
本発明によれば、ゲート素子およびチャンネル領域を有するＭＯＳ素子が提供され、ゲート素子とチャンネル領域との間には、少なくとも３つの個別層からなる電気絶縁層が配置されており、ゲート素子に隣接する第１の個別層は電気絶縁材料からなっており、ゲート素子にもチャンネル領域にも隣接していない第２の個別層は電荷を持続的に蓄積するための蓄積層であり、チャンネル領域に隣接する第３の個別層は電気絶縁材料からなっている。ＭＯＳ素子は、チャンネル領域と第２の個別層との間に配置された個別層の全体が第２の個別層とゲート領域との間に配置された個別層の全体よりも大きい有効酸化膜膜厚を有していることにより優れている。
【０００６】
この場合、ＭＯＳ素子は金属酸化膜半導体素子（英語では“Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ”）、例えばＭＯＳＦＥＴ、すなわち金属酸化膜半導体電界効果トランジスタ、またはＭＯＳダイオードと理解される。開示された機能を有する少なくとも１つの本発明による部分を備える他の多機能素子も可能である。
【０００７】
ゲート素子は、特に、ゲート素子に電圧を印加した場合、またはゲート素子に印加された電圧が変化した場合に、ＭＯＳ素子のソースからドレインへの導電率の変化をもたらす素子、または構成要素もしくは素子の一部と理解される。
【０００８】
チャンネル領域は、特に、ゲート素子に電圧を印加することにより導電率を変化させることができるドープされた半導体材料と理解される。この場合、著しい反転により空間電荷領域が形成され、これによりｎ型導電領域がｐ型導電領域となり、反対にｐ型導電領域がｎ型導電領域となる。
【０００９】
酸化膜換算膜厚ＥＯＴは、酸化ケイ素の層厚さの単位毎の誘電体の絶縁作用を表す大きさと理解される。この場合、具体的には、該当する材料の電気定数εｒ，ｍａｔと酸化ケイ素の電界定数εｒ，ＳｉＯ２との比率を係数として実際の層厚さｄｍａｔが変更される。
【数１】
0006917452.tif 000002
【００１０】
本発明によるＭＯＳ素子、例えばＭＯＳＦＥＴもしくはパワーＭＯＳＦＥＴは、低いチャンネル抵抗を有し、保護しようとする電池セルに適合された、場合によっては低い遮断電圧を有し、電池セルのための保護素子もしくは短絡素子として使用することができる。素子は、電荷をトラップする、すなわち捕獲し、蓄積する電荷蓄積層を備え、したがってトランジスタのカットオフ電圧、すなわちＭＯＳＦＥＴを切り換える電圧を変更することができる電荷蓄積層を備える。
【００１１】
蓄積層へ電荷を持ち込む、または排出することにより、ＭＯＳＦＥＴのカットオフ電圧が変更される。持ち込まれた電荷が十分に大きい場合には、ゲートに電圧が印加されていない状態でカットオフ電圧の符号、ひいては素子の特性を変更することができる。次の式
【数２】
0006917452.tif 000003
が成り立ち、ΔＶｔｈ，Ｎｎｉｔは、蓄積層、すなわち通常は窒化物層に持ち込まれた電荷Ｎｎｉｔに依存したカットオフ電圧とニュートラルな状態のカットオフ電圧との差であり、ｄｔｏｐｏｘは、上部酸化膜、すなわち第３の個別層の厚さであり、ｄｎｉｔは窒化物層もしくは蓄積層、すなわち第２の個別層の厚さであり、ε０，εｒ，ＳｉＯ２およびεｒ，ｎｉｔは、真空、酸化ケイ素、窒化ケイ素のための既知の電気定数である。蓄積層が窒化ケイ素からなっていない場合には、当然のことながら対応する材料の材料定数を計算のために使用する必要がある。
【００１２】
発明の利点
本発明によるＭＯＳ素子は、「アンチヒューズ」と呼ぶこともできる長期に安定した短絡スイッチを初めて使用できるという利点を有する。本発明によるＭＯＳ素子は、例えば電池保護装置として使用することができる。蓄積層の操作によって、ＭＯＳ素子、特にＭＯＳＦＥＴを、素子がいわゆる「エンハンスメントモード」になっている「ノーマリーオフ」の状態、すなわち自動遮断状態から、素子がいわゆる「ディプリションモード」になっている「ノーマリーオン」の状態、すなわち自動伝導状態へ移行することができ、またその逆に移行することもできる。両方の状態は長年にわたって長期的に安定しており、持続的な電流供給に依存していない。したがって、通常の状態で遮断する素子は、持続的に伝導する素子、例えばいわば「自律的な」ＭＯＳＦＥＴとなり得る。
【００１３】
電池セルで誤作動が確認された場合には、ゲート素子に印加される、例えばプログラミングパルスの形式のプラグラミング電圧によって、電荷を持ち込むか、または排出することによって蓄積層が操作され、ＭＯＳ素子は遮断状態から伝導状態に切り換えられ、これにより電池セルの放電制御が可能になる。蓄積層の電荷が変更された場合にはシステムはもはや外部の電圧源に依存しなくなる。エラー源は対応する外部の電圧源にも影響を及ぼす場合があるので、このことは欠陥のある電池セルのための安全システムの場合には不可欠である。
【００１４】
本発明による短絡‐ＭＯＳＦＥＴは上記電池用途では、外部の電源が使用できない場合にも耐用期間にわたって確実に低抵抗である必要がある。なぜならば、出力源としての電池は破壊されているかもしれないし、または外部のＭＯＳＦＥＴの短絡に基づいて著しく低い電圧降下を示しているかもしれず、もはや電荷ポンプによって切換信号を生成することはできないからである。電池が完全に放電された場合にも、エラー発生後しばらくは本発明による自律的なＭＯＳＦＥＴはスイッチオンされた状態に保持され、例えば個々の電池セルの直列回路でセルの安全な調整を保障することができる。
【００１５】
本発明の可能な使用分野は、例えば電気自動車またはハイブリッド車のためのリチウムイオン電池であるが、工具、消費者家電製品、鉛蓄電池、リチウム‐ポリマー蓄電池、リチウム‐鉄‐リン酸蓄電池、またはリチウム‐チタン蓄電池、さらに一般に特に電気による移動の分野のエネルギー蓄積器およびパワーエレクトロニクスのためのリチウムイオン電池でもある。したがって、上記使用分野における電池技術の機能的安全性を高めることができる。
【００１６】
好ましい一実施形態では、ゲート素子とチャンネル領域との間に配置されたの全ての個別層の酸化膜換算膜厚全体は１５ｎｍ〜２５ｎｍの間、好ましくは１８ｎｍ〜２２ｎｍの間、特に好ましくは１９ｎｍ〜２１ｎｍの間である。このような実施形態は、構成要素の効率のために有利である。この場合、絶縁層全体の酸化膜換算膜厚は、必要とされるゲート電圧ならびに構成要素全体の耐電圧に直接に関係している。
【００１７】
第１の個別層および第３の個別層はそれぞれ酸化ケイ素（ＳｉＯ２）からなっており、第２の個別層は窒化ケイ素（Ｓｉ３Ｎ４）からなっている。両方の物質は従来技術により十分に知られており、これらについてはここでは詳細に説明しない。絶縁性の個別層のための他の材料、例えば酸化アルミニウム（Ａｌ２Ｏ３）または高いｋ値を有する他の酸化物などを蓄積層のための代替的な材料と同様に用いることももちろん可能である。
【００１８】
代替的には、第２の個別層がフローティングゲートとして構成されていることも可能である。この場合、第２の個別層はポリシリコンからなっていてもよい。第２の個別層、すなわち蓄積層がポリシリコン、または上述のように窒化シリコンからなるフローティングゲートとして実施されていることが好ましいかどうかは、具体的な用途に依存している。両方の実施形態ではそれぞれ必要とされる異なる層厚さおよびドーピングが生じ、これにより異なるチャンネル抵抗をもたらすことができる。この場合、通常は低いチャンネル抵抗が好ましい。
【００１９】
好ましくは、第２の個別層は８ｎｍ〜１２ｎｍの間、好ましくは９ｎｍ〜１１ｎｍの間、特に好ましくは９．５ｎｍ〜１０．５ｎｍの間の厚さを有する。このような構成により、多方面にわたって使用可能な構成要素が得られる。しかしながら特殊な使用目的のためには他の層厚さが好ましい場合もある。
【００２０】
自動車のためのエネルギー供給に使用する場合には、１５〜２５Ｖ、好ましくは１８〜２２Ｖ、特に好ましくは１９〜２１Ｖの値によりプログラミング電圧がゲート素子に印加され、電荷がゲート素子から第２の個別層へ、または第２の個別層からゲート素子へ通り抜け、同時に電荷が第２の個別層からチャンネル領域へ、またはチャンネル領域から第２の個別層へは通り抜けない場合には有利である。上記範囲の電圧は容易に供給可能であり、しかも１つの状態から別の状態へ構成要素が誤って切り換えられることを確実に回避するためには十分に高い。
【００２１】
トンネルプロセスは、好ましくはファウラー‐ノルドハイム‐トンネリングであってもよい。この場合、電荷、すなわち電子または正孔がそれぞれの絶縁層の完全なエネルギーバリアを通り抜けることは不可欠ではなく、むしろゲートに電圧を印加することによって帯域線図が既に幾分歪められており、したがって、電荷に対して有効なバリアは低減される。ファウラー‐ノルドハイム‐トンネリングは一般に約１０ＭＶ／ｃｍの電圧から始まる。
【００２２】
本発明の好ましい実施形態では、プログラミング電圧は電圧パルスの形式で構成されている。このためには持続的な電圧源は不可欠ではなく、むしろ電圧パルスは、例えば充電されたコンデンサの形式で保持することができる。電圧パルスは、例えば１００μｓ〜１ｍｓの長さを有し、５Ｖ〜２０Ｖの間の値の電圧を有していてもよい。１００μｓ〜１ｍｓの間の長さを有する電圧パルスの形式のプログラミング電圧は、ＭＯＳ素子が遮断状態から伝導状態へ、またはその逆に持続的に移行するようにトンネル電流によって第２の個別層の電荷を変更するためには十分であり得る。したがって、本発明にとって重要な切換プロセスを簡単にトリガすることができる。
【００２３】
電池セルの放電制御を可能にするためには、ＭＯＳ素子がトンネリングによって「ノーマリーオフの状態」から「ノーマリーオンの状態」へ移行することは利点である。素子は、例えば欠陥のある電池セルの短絡制御をもたらすことができ、このような短絡は電池セルの緩やかな放電をもたらす。
【００２４】
代替的な構成では、好ましくは第２の個別層はＭＯＳ素子の出荷状態であらかじめ充電されている。この場合、好ましくはゲート素子に電圧を印加することによって第２の個別層に蓄積された電荷を放電することができる。このプロセスは「デトラッピング（Ｄｅｔｒａｐｐｉｎｇ）」と呼ばれる。この場合に蓄積層は素子を切り換えるか、もしくは再プログラムするために充電されずに放電される。このことは、特に電子または正孔が通り抜け、異なる有効質量に基づいて、必要とされるプログラミング電圧ならびにその他のパラメータに著しい変化が生じ得ることが望ましい場合には有利である。
【００２５】
最終計測時、すなわち生産時の試験段階においてゲートの負電圧によってフローティングゲートに電子をあらかじめ充電することができる。これにより、０Ｖ未満の元のしきい電圧が注入によって、例えば３〜５Ｖに引き上げられる。素子が作動している場合もしくはスイッチオンされている場合には、ゲートのわずかに正の予備電圧により電子が通り抜けてゲートに戻され、素子は再び０Ｖ未満の低いカットオフ電圧となるように再プログラミングされ、後にはゲート電圧がなくても開放状態に保持される。
【００２６】
本発明の実施形態では、第１の中間層は少なくとも１つの領域で肉薄になっており、肉薄の領域を通って電荷を第２の個別層に注入することができる。このようにして、トンネルバリアの異方性を達成することができる。この場合、電荷にとって蓄積層から外側へ通り抜けるよりも蓄積層内へ通り抜けるほうが容易である。このようにして、「自律的」状態、すなわち伝導状態の時間的な安定性が高められる。
【００２７】
さらに本発明によればＡＳＩＣ、すなわち英語では“ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ”または“ｃｕｓｔｏｍ  ｃｈｉｐ”とも呼ばれる特定用途向け集積回路および本発明によるＭＯＳ素子を備える電気回路が提案される。ＡＳＩＣは、保護されるべき電池セルの状態を監視するために使用することができる。ＡＳＩＣがエラー状態を検出した場合には、アンチヒューズのトリガを促し、これにより電池セルが放電制御される。特にＡＳＩＣはＭＯＳ素子を再プログラミングし、これにより望ましい短絡を形成するために、プログラミングパルスとして用いられる電圧パルスを誘起するか、または供給することができる。
【００２８】
好ましい実施形態では、ＡＳＩＣはこのために電荷蓄積器を備える。電荷蓄積器には、ＭＯＳ素子の蓄積層に十分な電荷量を投入し、伝導状態へのＭＯＳ素子の切換を達成するために足りる大きさの十分な電荷量が蓄積されていてもよい。電荷蓄積器は、例えばコンデンサまたは小さい電池であってもよい。
【００２９】
本発明の好ましい実施形態ではＭＯＳ素子はパワーＭＯＳＦＥＴである。このようなパワーＭＯＳＦＥＴは小さいチャンネル抵抗により優れており、特に自動車産業で実際に使用することができる。
【００３０】
ＭＯＳ素子がアンチヒューズとして使用可能である場合には特に好ましい。このような素子は、電子的な構成要素によって故障時に導電接続を形成する可能性をもたらすという目的を果たす。
【００３１】
本発明の好ましい実施形態を従属請求項に記載し、以下に説明する。
【００３２】
本発明の実施例を図面および以下の説明に基づいて詳述する。
【図面の簡単な説明】
【００３３】
【図１】本発明によるＭＯＳ素子の第１実施例を示す概略的な横断面図である。
【図２】本発明によるＭＯＳ素子の第２実施例を示す概略的な横断面図である。
【図３】本発明によるＭＯＳ素子の第３実施例を示す概略的な横断面図である。
【図４】本発明によるＭＯＳ素子の第４実施例を示す概略的な横断面図である。
【図５】蓄積層があらかじめ充電される場合の本発明によるＭＯＳ素子を示す図である。
【図６】蓄積層が放電される場合の本発明によるＭＯＳ素子を示す図である。
【図７】蓄積層が充電されていない状態のＳＯＮＯＳ構造の一実施例を示す概略的な帯域線図である。
【図８】蓄積層が充電されている状態のＳＯＮＯＳ構造の一実施例を示す概略的な帯域線図である。
【図９】蓄積層が充電されていない状態のＴＡＮＯＳ構造の一実施例を示す概略的な帯域線図である。
【図１０】蓄積層が充電されている状態のＴＡＮＯＳ構造の一実施例を示す概略的な帯域線図である。
【図１１】トレンチＭＯＳＦＥＴの形式の本発明によるＭＯＳ素子の第５実施例を示す概略的な横断面図である。
【図１２】通常の状態の本発明によるＭＯＳ素子およびＡＳＩＣを備える回路図である。
【図１３】本発明によるＭＯＳ素子およびＭＯＳ素子を切り換える場合のＡＳＩＣを備える回路図である。
【図１４】本発明によるＭＯＳ素子およびＭＯＳ素子を切り換えた後のＡＳＩＣを備える回路図である。
【発明を実施するための形態】
【００３４】
図１は、ＭＯＳＦＥＴの形式の本発明によるＭＯＳ素子２を示す。この場合、例えばＤＭＯＳ（「二重拡散金属酸化物半導体電界効果トランジスタ：英語では、“ｄｏｕｂｌｅ‐ｄｉｆｆｕｓｅｄ  ｍｅｔａｌ‐ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ”」）、ＵＭＯＳ（Ｖ字溝ＭＯＳ電界効果半導体：英語では“ｖ‐ｇｒｏｖｅｄ  ＭＯＳ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ”）またはフィールドプレートに基づいたＭＯＳＦＥＴであってもよい。図の下部には、ｎｐｎ型ＭＯＳＦＥＴの古典的な構成が示されている。強度にｎ型にドープされたソース領域４、同様に強度にｎ型にドープされたドレイン領域６、ｐ型にドープされ、ソース領域４に低抵抗に接続されたボディ領域８、ゲート電極の形式のゲート素子１２に電圧が印加された場合に伝導性のチャンネルが形成される、ｎ型にドープされたチャンネル領域１０が示されている。ｎｐｎ型ＭＯＳＦＥＴの代わりに、本発明によるｐｎｐ型ＭＯＳＦＥＴを構成することももちろん可能である。全てのドーピングおよび電圧の符号は反転され、多数電荷キャリアの種類は対応して変更される。
【００３５】
本発明では、ソース領域４およびドレイン領域６、ボディ領域８、およびドリフトゾーン１０からなるアクティブな半導体領域とゲート素子１２との間のスタック状の層構造が重要である。この領域は、本発明による極めて簡単に示した場合では、３つの個別層、すなわち、「底部酸化膜」と呼ぶことができる第１の個別層１４、「蓄積層」と呼ぶことができる第２の個別層１６、および「上部酸化膜」と呼ぶことができる第３の個別層１８からなる。底部酸化膜１４は上部酸化膜１８よりも厚く構成されていることがわかる。これは、その他の点では類似している不揮発性のメモリチップの公知のＭＯＳＦＥＴの構成との重要な相違である。これは、本発明によるＭＯＳ素子では蓄積層１６がゲート素子１２から充放電され、これに対して公知の不揮発性のメモリチップでは蓄積層へのアクセスはチャンネル領域から行われるという事実による。これに対して第１の個別層１４、すなわち底部酸化膜は、チャンネル領域１０からの電子注入を効果的に抑制することが望ましい。
【００３６】
図２は、図１に示したＭＯＳ素子２に類似した実施例を示し、３つの個別層１４，１６および１８の厚さの具体的な構成が示されている。第１の個別層１４、すなわち底部酸化膜は比較的厚い１０ｎｍの厚さを有し、酸化ケイ素からなる。第２の個別層１６、すなわち蓄積層は窒化ケイ素からなり、同様に１０ｎｍの厚さを有する。第３の個別層１８、すなわち、上部酸化膜は再び酸化ケイ素からなり、比較的薄い５ｎｍの厚さを有し、電荷キャリアが第３の個別層を通り抜けることを可能にする。
【００３７】
電荷キャリア、すなわち電子または正孔は、ゲート素子１２に比較的小さい電圧が印加された場合に既にゲート素子１２から蓄積層１６へ、または蓄積層１６からゲート素子１２へ通り抜ける。同時に底部酸化膜１８の厚さは、底部酸化膜を通り抜けてアクティブな半導体領域の内外へのトンネリングが生じることを防止するために十分に大きい。全体として約２０ｎｍの酸化膜換算膜厚（ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓ，ＥＯＴ）が生じる。
【００３８】
ＭＯＳＦＥＴ２はＳＯＮＯＳ技術で作成されており、したがって「シリコン‐酸化膜‐窒化膜‐酸化膜‐シリコン」スタックを備える。この場合、最初の「シリコン」は、一般にポリシリコン、すなわち、高濃度にドープされたポリ結晶シリコンにより作製されているゲート電極に関係している。代替案として新しいＴＡＮＯＳ技術も可能であり、この場合には、「窒化タンタル‐酸化アルミニウム‐（シリコン‐）窒化膜‐酸化膜‐シリコン」スタックが使用される。ゲート材料は窒化タンタルであり、上部酸化膜は酸化アルミニウムからなる。この代替案は、例えば、ゲート材料の放出作業量が大きく、Ａｌ２Ｏ３の価電子帯へのバリアが低いことによってゲートからの正孔注入が促進され、これにより、低いトリガ電圧および短いトリガパルスが可能となるので、技術的利点を有する。例えばＡＳＩＣに組み込まれている場合もある、プログラミングパルスもしくはトリガパルスを供給するために必要なエネルギー蓄積器を小型にすることができる。しかしながら、Ａｌ２Ｏ３および窒化タンタルなどの材料が使用されることにより、現在ではまだ従来のＳＯＮＯＳ方法の場合よりも製造に手間がかかる。
【００３９】
図３は、蓄積層が窒化シリコン層としてではなく、いわゆる「フローティングゲート」２０として構成されている実施形態を示す。フローティングゲート２０は、ポリシリコンからなり、ソース領域４、ドレイン領域６またはゲート素子１２などの他のアクティブの素子から完全に電気絶縁されている。図示の場合には、底部酸化膜１４および上部酸化膜１８の厚さは、図２に示した実施例に対応しているが、しかしながら、図２で説明した値とは異なっていてもよい。
【００４０】
図４は、図３に示した実施例において上部酸化膜１８が領域２２で肉薄になっている実施形態を示す。肉薄の領域２２は、一般に金属またはポリシリコンからなっているゲート素子１２の注入先端２４によって充填されている。この構造により、ゲート素子１２から蓄積層への電荷キャリアの通り抜けが容易になり、これに対して蓄積層１６からゲート素子１２への反対方向のトンネルプロセスの確率はわずかにしか変更されない。その結果、フローティングゲート２０の形式の蓄積層は容易に充電することができるが、持ち込まれた電荷はフローティングゲート２０内に長期に蓄積することができる。したがって、フローティングゲート２０を充電するためには、放電の場合よりも不可欠となる電圧の値は小さい。
【００４１】
図５は、図３の実施例であらかじめ充電を行う場合を示す。この場合、図示の実施例では−２０Ｖの比較的大きい値の充電電圧がゲート素子１２に印加されることによって、電子２２が通り抜ける確率が高められ、ゲート素子１２から上部酸化膜１８を通って蓄積層へ正味電荷の移動が行われ、蓄積層は、この場合にも「フローティングゲート２０」として構成されている。充電電圧がスイッチオフされた場合には、電子２２はフローティングゲート２０内に留まる。この状態は長時間安定しており、１０年以上にわたって持続する場合もある。フローティングゲート２０を充電することによって、ニュートラルな状態で伝導性のＭＯＳＦＥＴ２、すなわち「ノーマリーオン」のＭＯＳＦＥＴを非伝導状態に移行することができる。
【００４２】
図６は、フローティングゲート２０の放電を示す。この場合、＋５Ｖの比較的小さい放電電圧がゲート素子１２に印加されれば充分である。電子２２は再び上部酸化膜１８を通ってゲート素子１２内へ通り抜ける。したがって、フローティングゲート２０の形式の蓄積層は放電され、電気的に再びニュートラルになる。これによりＭＯＳＦＥＴ２は再び導電状態をとり、したがってフローティングゲート２０が放電された後には短絡保護装置もしくはアンチヒューズとして使用することができる。
【００４３】
図７〜図１０は、第１から第３までのそれぞれの個別層１４，１６，１８の概略的な帯域線図を価電子帯３８の下縁および伝導帯４０の上縁と共に示す。この場合、図７および図８はＳＯＮＯＳ構造のＭＯＳ素子を示し、図９および図１０はＴＡＮＯＳ構造のＭＯＳ素子を示す。図７および図９には、それぞれゲート１２に電圧が印加されていない状態が示されている。図８および図１０には、プログラミングパルスの間に、例えば＋５Ｖのプログラミング電圧がゲート１２に印加されている状態が示されている。帯域３８，４０は、それぞれゆがめられ、正孔４２が蓄積層１６へ通り抜けることが可能となり、正孔は蓄積層に正電荷として集められる。
【００４４】
図１１は、縦型トレンチＭＯＳＦＥＴ２６として構成された実施形態を示す。ドレイン領域６は図面の下部に配置されている。さらにソース領域４、ボディ領域８、ゲート素子１２、およびフィールドプレート２６が示されている。図１〜図６に示した横型ＭＯＳＦＥＴの場合と同様に基本構造は従来技術により十分に知られている。この場合にもゲート素子１２とチャンネル領域１０との間の層構造が本発明にとって重要である。層構造は、この場合にも第１の個別層１４、第２の個別層１６、および第３の個別層１８からなる。３つの個別層１４，１６，１８は一緒に、トレンチ型ＭＯＳＦＥＴ２６のチャンネル領域１０に対する、ひいてはアクティブな半導体領域全体に対して従来では単一の層によってなされていたゲート素子１２の電気絶縁を引き受ける。第２の個別層１６は、窒化ケイ素層として構成されている。しかしながら、フローティングゲートも同様に可能である。
【００４５】
作製のためには既知のプロセスを少しだけ変更する必要がある。この場合、トレンチ型ＭＯＳＦＥＴによって知られているゲート酸化膜が底部酸化膜１４として使用される。続いて窒化物層１６および上部酸化物層１８がそれぞれ析出される。トレンチ幾何学形状は少しだけ変更される。ＥＯＴが大きいことに基づいて変化したカットオフ電圧は、ボディドープによって補正することができる。
【００４６】
図１２は、ＭＯＳＦＥＴ２の形式の本発明によるＭＯＳ素子のための回路図を示す。ＭＯＳＦＥＴ２は、電池もしくは電池セル２８に直列に接続されている。ＡＳＩＣ３０の形式の独立した回路は、電池セル２８の状態を監視するために用いられる。電池セル２８が故障した場合のために、ＡＳＩＣ３０には、例えばコンデンサの形式の固有の小型の電荷蓄積器３２が組み込まれている。図１３に示すように、電荷蓄積器３２は電池セル２８のエラー状態を検出した場合にはＭＯＳＦＥＴ２に切換パルスもしくはトリガパルス３４を発信する。ＭＯＳＦＥＴ２による外部の短絡または電池セル２８自体のエラー状態によってＡＳＩＣ３０および電荷蓄積器３２の電圧は低下し、もはや信号を生成することはできなくなる。このことが図１４に示されいてる。しかしながら、電荷蓄積器３２の蓄積電荷は必要な大きさのトリガパルス３４を引き起こすためには十分である。トリガパルス３４によってＭＯＳＦＥＴ２はスイッチオンされ、上記注入が行われる。このような注入は、既知のチャージトラップ蓄積器の場合と同様に、例えば１００μｓ〜１ｍｓの間の時間内に極めて速く、時々起こる。ＡＳＩＣ電圧供給の停止によりトリガパルス３４がなくなった後には、ＭＯＳＦＥＴ２は蓄積層に注入された正孔によってスイッチオンされた状態に保持され、したがってディプリションモードになっている。
【００４７】
ＯＮＯ構造またはＡＮＯ構造（酸化膜‐窒化膜‐酸化膜もしくは酸化アルミニウム膜‐窒化膜‐酸化膜）は、電荷が持続的に電荷蓄積器３２に留まり、したがって耐用期間にわたってスイッチオンされた状態に保持されることを確保する。したがって、エラー発生時の電池セル２８の持続的な短絡が保証されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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