(57)【特許請求の範囲】
【請求項１】
画素構造であって、
隣接する第１の画素と第２の画素とを含み、
前記第１の画素と前記第２の画素はそれぞれ画素駆動回路を含み、前記画素駆動回路は駆動トランジスタ及びスイッチングトランジスタを含み、前記スイッチングトランジスタはデュアルゲート電界効果トランジスタであり、前記デュアルゲート電界効果トランジスタは第１のゲートと第２のゲートとを含み、前記第１のゲートと前記第２のゲートは同一の走査線に接続され、
前記第１の画素のスイッチングトランジスタの入力端と前記第２の画素のスイッチングトランジスタの入力端とは、同一のデータ線に接続され、
前記第１の画素のスイッチングトランジスタと前記第２の画素のスイッチングトランジスタとが隣接し、前記第１の画素のスイッチングトランジスタと前記第２の画素のスイッチングトランジスタとの間にはストライプパターンが設けられており、
前記ストライプパターンは、前記第１の画素のスイッチングトランジスタの第１のゲートと第２のゲートとの間の活性領域を構成するとともに、前記第２の画素のスイッチングトランジスタの第１のゲートと第２のゲートとの間の活性領域を構成し、
前記ストライプパターンの長手方向における両端が短手方向に沿って一方側へ延びて前記第１の画素のスイッチングトランジスタのパターンを形成し、前記ストライプパターンの長手方向における両端が短手方向に沿って他方側へ延びて前記第２の画素のスイッチングトランジスタのパターンを形成する
ことを特徴とする画素構造。
【請求項２】
前記スイッチングトランジスタは、入力端がソースであり、出力端がドレインであり、
前記第１のゲートおよび前記第２のゲートはトップゲート型もしくはボトムゲート型であり、または前記第１のゲートはトップゲート型で前記第２のゲートはボトムゲート型であり、または前記第１のゲートはボトムゲート型で前記第２のゲートはトップゲート型である、
ことを特徴とする請求項１に記載の画素構造。
【請求項３】
前記第１の画素と前記第２の画素との前記画素駆動回路は、水平方向において対向する
ことを特徴とする請求項１又は２に記載の画素構造。
【請求項４】
前記第１の画素と前記第２の画素は別々の行に配列され、対応する前記第１の画素と前記第２の画素は列に配列され、同一列における前記第１の画素と前記第２の画素の前記スイッチングトランジスタの入力端は、同一データ線に接続され、同一行における前記第１の画素または前記第２の画素の前記スイッチングトランジスタの前記第１のゲートと前記第２のゲートは同一走査線に接続されている、
ことを特徴とする請求項３に記載の画素構造。
【請求項５】
前記画素駆動回路は、保持コンデンサをさらに含み、前記スイッチングトランジスタのドレインは駆動トランジスタのゲートに接続され、前記スイッチングトランジスタのソースはデータ線に接続され、前記駆動トランジスタは電界効果トランジスタを採用し、駆動トランジスタのソースは作動電圧に接続され、駆動トランジスタのドレインは発光ダイオードと直列に接続されてグラウンドに接続される、
ことを特徴とする請求項１ないし４のいずれか一項に記載の画素構造。
【請求項６】
活性層を形成することを含む画素構造の製造方法であって、
前記活性層を形成することは、
前記活性層においてストライプパターンを形成し、前記ストライプパターンは、第１の画素のスイッチングトランジスタの第１のゲートと第２のゲートとの間の活性領域を構成するとともに、第２の画素のスイッチングトランジスタの第１のゲートと第２のゲートとの間の活性領域を構成し、前記第１の画素と前記第２の画素は隣接し、前記第１の画素と前記第２の画素はそれぞれ画素駆動回路を備え、前記画素駆動回路は駆動トランジスタ及び前記スイッチングトランジスタを備え、前記スイッチングトランジスタはデュアルゲート電界効果トランジスタであり、前記デュアルゲート電界効果トランジスタは第１のゲートと第２のゲートとを含み、前記第１のゲートと前記第２のゲートは同一の走査線に接続され、前記第１の画素のスイッチングトランジスタの入力端と前記第２の画素のスイッチングトランジスタの入力端とは同一のデータ線に接続されることと、
前記第１の画素のスイッチングトランジスタとして、前記ストライプパターンの両端から短手方向に沿って前記ストライプパターンの一方側へ延びた一方のデュアルゲート電界効果トランジスタのパターンを形成し、前記第２の画素のスイッチングトランジスタとして、前記ストライプパターンの両端から短手方向に沿って前記ストライプパターンの他方側へ延びた他方のデュアルゲート電界効果トランジスタのパターンを形成することと、を含む、
ことを特徴とする画素構造の製造方法。
【請求項７】
前記ストライプパターンの長手方向を基準として、前記ストライプパターンの両側に、前記第１の画素における画素駆動回路の駆動トランジスタのパターンと、前記第２の画素における画素駆動回路の駆動トランジスタのパターンとを対称に形成することをさらに含む、
ことを特徴とする請求項６に記載の画素構造の製造方法。
【請求項８】
前記活性層上に第１の絶縁層および第１の金属層を形成し、前記第１の金属層に走査線のパターンを形成することをさらに含み、
前記デュアルゲート電界効果トランジスタの第１のゲートと第２のゲートは前記走査線に接続される、
ことを特徴とする請求項６に記載の画素構造の製造方法。
【発明の詳細な説明】
【関連する出願の参照】
【０００１】
本発明は、出願人が２０１７年８月２９日に出願した、出願番号がＣＮ２０１７１０７６０４７２０であり、名称が「高画素密度に適用する画素駆動回路、画素構造および製造方法」である出願の優先権を主張する。上記出願の全ての内容は、援用により本明細書に組み込まれる。
【技術分野】
【０００２】
本発明は、ディスプレイ表示技術分野に関し、特に、高画素密度に適用する画素構造および製造方法に関する。
【背景技術】
【０００３】
ＶＲ（Ｖｉｒｔｕａｌ  Ｒｅａｌｉｔｙ）技術の発展に伴い、表示パネルの画素のＰＰＩ（すなわち、１インチ当たりの画素密度）への要求も増加している。画素（またはサブ画素）は、通常、トランジスタ駆動回路と発光材料とで構成されており、ＰＰＩを増加するためには、トランジスタ駆動回路のサイズをさらに小さくする必要がある。
【発明の概要】
【０００４】
これに鑑みて、本発明の実施例は、既存のパネルの画素が画素駆動回路による影響を受けて画素密度が低すぎるという技術的問題を解決するために、高画素密度に適用する画素駆動回路、画素構造及び画素製造方法を提供する。
【０００５】
本発明の高画素密度に適用する画素構造は、隣接する第１の画素と第２の画素とを含み、前記第１の画素と前記第２の画素はそれぞれ画素駆動回路を含み、前記画素駆動回路は駆動トランジスタ及びスイッチングトランジスタを含み、前記スイッチングトランジスタはデュアルゲート電界効果トランジスタであり、前記デュアルゲート電界効果トランジスタは第１のゲートと第２のゲートとを含み、前記第１のゲートと前記第２のゲートは同一の走査線に接続され、前記第１の画素のスイッチングトランジスタの入力端と前記第２の画素のスイッチングトランジスタの入力端とは、同一のデータ線に接続され、前記第１の画素のスイッチングトランジスタと前記第２の画素のスイッチングトランジスタとが隣接し、前記第１の画素のスイッチングトランジスタと前記第２の画素のスイッチングトランジスタとの間にはストライプパターンが設けられており、前記ストライプパターンは、前記第１の画素のスイッチングトランジスタの第１のゲートと第２のゲートとの間の活性領域を構成するとともに、前記第２の画素のスイッチングトランジスタの第１のゲートと第２のゲートとの間の活性領域を構成し、前記ストライプパターンの長手方向における両端が短手方向に沿って一方側へ延びて前記第１の画素のスイッチングトランジスタのパターンを形成し、前記ストライプパターンの長手方向における両端が短手方向に沿って他方側へ延びて前記第２の画素のスイッチングトランジスタのパターンを形成する。
【０００６】
本発明の一実施例では、前記スイッチングトランジスタは、入力端がソースであり、出力端がドレインであり、前記第１のゲートおよび前記第２のゲートはトップゲート型もしくはボトムゲート型であり、または前記第１のゲートはトップゲート型で前記第２のゲートはボトムゲート型であり、または前記第１のゲートはボトムゲート型で前記第２のゲートはトップゲート型である。
【０００７】
本発明の一実施例では、前記第１の画素と前記第２の画素との前記画素駆動回路は、水平方向において対向しており、前記画素駆動回路の前記スイッチングトランジスタは隣接している。
【０００８】
本発明の一実施例では、前記第１の画素と前記第２の画素は別々の行に配列され、対応する前記第１の画素と前記第２の画素は列に配列され、同一列における前記第１の画素と前記第２の画素の前記スイッチングトランジスタの入力端は、同一データ線に接続され、同一行における前記第１の画素または前記第２の画素の前記スイッチングトランジスタの前記第１のゲートと前記第２のゲートは同一走査線に接続されている。
【０００９】
前記画素駆動回路は、保持コンデンサをさらに含み、前記スイッチングトランジスタのドレインは駆動トランジスタのゲートに接続され、前記スイッチングトランジスタのソースはデータ線に接続され、前記駆動トランジスタは電界効果トランジスタを採用し、駆動トランジスタのソースは作動電圧に接続され、駆動トランジスタのドレインは発光ダイオードと直列に接続されてグラウンドに接続される。
【００１０】
本発明の高画素密度に適用する画素の製造方法は、活性層を形成することを含み、前記活性層を形成することは、前記活性層においてストライプパターンを形成し、前記ストライプパターンは、第１の画素のスイッチングトランジスタの第１のゲートと第２のゲートとの間の活性領域を構成するとともに、第２の画素のスイッチングトランジスタの第１のゲートと第２のゲートとの間の活性領域を構成し、前記第１の画素と前記第２の画素は隣接し、前記第１の画素と前記第２の画素はそれぞれ画素駆動回路を備え、前記画素駆動回路は駆動トランジスタ及び前記スイッチングトランジスタを備え、前記スイッチングトランジスタはデュアルゲート電界効果トランジスタであり、前記デュアルゲート電界効果トランジスタは第１のゲートと第２のゲートとを含み、前記第１のゲートと前記第２のゲートは同一の走査線に接続され、前記第１の画素のスイッチングトランジスタの入力端と前記第２の画素のスイッチングトランジスタの入力端とは同一のデータ線に接続されることと、前記第１の画素のスイッチングトランジスタとして、前記ストライプパターンの両端から短手方向に沿って前記ストライプパターンの一方側へ延びた一方のデュアルゲート電界効果トランジスタのパターンを形成し、前記第２の画素のスイッチングトランジスタとして、前記ストライプパターンの両端から短手方向に沿って前記ストライプパターンの他方側へ延びた他方のデュアルゲート電界効果トランジスタのパターンを形成することと、を含む。
【００１１】
前記方法は、前記ストライプパターンの長手方向を基準として、前記ストライプパターンの両側に、前記第１の画素における画素駆動回路の駆動トランジスタのパターンと、前記第２の画素における画素駆動回路の駆動トランジスタのパターンとを対称に形成することをさらに含む。
【００１２】
前記方法は、前記活性層上に第１の絶縁層および第１の金属層を形成し、前記第１の金属層に走査線のパターンを形成することをさらに含み、前記デュアルゲート電界効果トランジスタの第１のゲートと第２のゲートは前記走査線に接続される。
【００１４】
本発明の実施例では、高画素密度に適用する画素駆動回路は、まずデュアルゲート電界効果トランジスタをスイッチングトランジスタとすることで、干渉要素を解消するために補償回路を追加して画素が複雑になってしまうことに起因する画素ＰＰＩの向上への影響を回避している。高画素密度に適用する画素構造は、同一列内の２つの隣接画素のスイッチングトランジスタによってゲート並列接続が行われ、活性領域の半導体結晶の一部を共有し、隣接するスイッチングトランジスタの構造を単純化して隣接するスイッチングトランジスタの間隔を小さくし、それによって同列内の隣接画素間のピッチが小さくなり、画素密度の向上を図る。
【図面の簡単な説明】
【００１５】
本発明の実施例または従来技術の技術的手段をより明確に説明するために、実施例または従来技術の説明で使用される図面を以下で簡単に説明する。以下で説明される図面は、本発明のいくつかの実施例であり、当業者にとって、創造的な工夫を経ることなくこれらの図面に基づいて他の図面が得られるということは明らかである。
【００１６】
【図１】図１は、本発明の一実施例による高画素密度に適用する画素駆動回路の等価回路を示す模式図である。
【図２】図２は、本発明の一実施例による高画素密度に適用する画素構造の回路レイアウトの構造模式図である。
【図３】図３は、本発明の一実施例による高画素密度に適用する画素構造の回路レイアウトの構造模式図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例における目的、技術的手段および利点をより明確にするために、本発明の実施例における技術的手段を、本発明の実施例における図面と共に明確かつ完全に説明する。当然、説明される実施例は、本発明の実施例の全てではなく一部だけである。本発明の実施例に基づいて、当業者によって創造的な工夫を経ることなく得られる他のすべての実施例は本発明に係る範囲に含まれる。
【００１８】
図１は、本発明の一実施例による高画素密度に適用する画素駆動回路の等価回路を示す模式図である。図１に示すように、本発明の一実施例で、画素（または単一のサブ画素）は行、列に配列され、各行の画素は同一走査線に接続され、各列の画素は同一データ線に接続されている。図１に示すように、左上、右上、左下、右下の４つの画素が含まれ、左上および右上の画素が第１の画素として走査線ｓｃａｎ１に接続され、左下および右下の画素が第２の画素として走査線ｓｃａｎ２に接続され、左上および左下の画素が隣接する第１および第２の画素としてデータ線ｄａｔａ１に接続され、右上および右下の画素が他の隣接する第１および第２の画素としてデータ線ｄａｔａ２に接続されている。
【００１９】
図１に示すように、本発明の一実施例における画素構造は、画素駆動回路と発光ダイオード（例えば、酸化インジウムスズからなる有機発光ダイオード）とを含み、画素駆動回路は、２Ｔ１Ｃ画素駆動回路を採用し、スイッチングトランジスタ（例えば電界効果トランジスタを採用）、駆動トランジスタ（例えば電界効果トランジスタを採用）、及び保持コンデンサを含む。
【００２０】
スイッチングトランジスタは、ゲートに接続される走査線信号によって入力端（例えば、ソース）のデータ入力（例えば、データ線によって伝送されるデジタル信号）を制御する。
駆動トランジスタは、ゲートでスイッチングトランジスタの出力端（例えば、ドレイン）の信号出力（例えば、電圧信号）を受信し、（作動電源とグラウンドとを連結して）発光ダイオードを駆動する作動電流を形成する。
【００２１】
保持コンデンサは、駆動トランジスタのゲート電圧を保持し、安定した駆動トランジスタ作動電流を形成する。
【００２２】
スイッチングトランジスタは、ドレインが駆動トランジスタのゲートに接続され、ゲートが走査線に接続され、ソースがデータ線に接続されている。発光ダイオードは駆動トランジスタのソースまたはドレインと直列に接続されている。保持コンデンサは発光ダイオードの直列に接続される位置に応じて、駆動トランジスタのゲートとソースとの間、またはゲートとドレインとの間に接続されている。駆動トランジスタは、ソースが作動電圧に接続され、ドレインがグラウンドに接続される。左上画素を例にとると、スイッチングトランジスタＴ２ａは、ゲートが走査線ｓｃａｎ１に接続され、ソースがデータ線ｄａｔａ１に接続され、ドレインが駆動トランジスタＴ１ａのゲートに接続される。駆動トランジスタＴ１ａは、ソースが作動電圧Ｖｄｄに接続され、ドレインが発光ダイオードと直列に接続されて、グラウンドＶｓｓに接続される。
【００２３】
図１に示すように、本発明の一実施例による画素駆動回路のスイッチングトランジスタ（例えば、スイッチングトランジスタＴ２ａ、Ｔ２ｂ、Ｔ４ａ、Ｔ４ｂ）は、デュアルゲート電界効果トランジスタを採用し、デュアルゲート電界効果トランジスタの第１のゲート及び第２のゲートは同一走査線に接続されている。左上画素を例にとると、スイッチングトランジスタＴ２ａに含まれる第１のゲートｇ１および第２のゲートｇ２は、走査線ｓｃａｎ１に接続されている。同一行のスイッチングトランジスタＴ２ａおよびＴ２ｂのゲートは、同一走査線ｓｃａｎ１に接続されている。
【００２４】
本発明の一実施例におけるデュアルゲート電界効果トランジスタの第１のゲートｇ１および第２のゲートｇ２はトップゲート型である。同一列の画素における画素駆動回路のスイッチングトランジスタに用いられるデュアルゲート電界効果トランジスタは、ゲートが同一タイプである。
【００２５】
本発明の一実施例におけるデュアルゲート電界効果トランジスタの第１のゲートｇ１および第２のゲートｇ２はボトムゲート型である。同一列の画素における画素駆動回路のスイッチングトランジスタに用いられるデュアルゲート電界効果トランジスタは、ゲートが同一タイプである。
【００２６】
本発明の一実施例におけるデュアルゲート電界効果トランジスタの第１のゲートｇ１（または第２のゲートｇ２）はトップゲート型であり、第２のゲートｇ２（または第１のゲートｇ１）はボトムゲート型である。同一列の画素における画素駆動回路のスイッチングトランジスタに用いられるデュアルゲート電界効果トランジスタは、ゲートが同一タイプである。
【００２７】
図１に示すように、本発明の一実施例では、２行の画素を一つのグループとして、１行目の画素（すなわち第１の画素）と２行目の画素（すなわち第２の画素）における同一列の画素の画素駆動回路が水平方向において対向し、第１の画素スイッチングトランジスタの第１のゲートおよび第２のゲートと、第２の画素スイッチングトランジスタの第１のゲートおよび第２のゲートとの間は、共通部分を形成する。水平方向において対向することとは、同一列における第１の画素と第２の画素の画素駆動回路において、スイッチングトランジスタおよび駆動トランジスタが同一レベルの高さにあり、スイッチングトランジスタおよび駆動トランジスタが対称に配置されるとともに、スイッチングトランジスタが隣接していることを意味する。左上画素（すなわち第１の画素）と左下画素（すなわち第２の画素）を例にとると、左上画素の画素駆動回路のスイッチングトランジスタＴ２ａと左下画素の画素駆動回路のスイッチングトランジスタＴ４ａはデュアルゲート電界効果トランジスタを採用している。スイッチングトランジスタＴ２ａの第１のゲートｇ１と第２のゲートｇ２との間の活性領域（活性層の半導体）と、スイッチングトランジスタＴ４ａの第１のゲートｇ１と第２のゲートｇ２との間の活性領域（活性層の半導体）は、共通部分（図１の楕円形領域）を形成する。
【００２８】
図３は、本発明の一実施例による高画素密度に適用する画素構造の回路レイアウトの構造模式図である。図３に示すように、左上画素（すなわち第１の画素）と左下画素（すなわち第２の画素）を例にとると、スイッチングトランジスタＴ２ａとスイッチングトランジスタＴ４ａのゲートの半導体パターンの一部が重なり合って共用され、重なり合っている位置でストライプパターンＴ２４が形成される。
【００２９】
ＶＲ用途では、近距離表示ユニットとしてのＯＬＥＤパネルは、画素の開口率を高めるために、できるだけ画素配列を緻密にして、かつ画素駆動回路のサイズをできるだけ小さくする必要があるが、画素密度を増加すると、各画素の発光素子（の面積）が小さくなる。したがって、発光素子の駆動電流が小さくなってしまうとともに、画素駆動回路の駆動トランジスタは作動電圧、グラウンド、および発光素子と連結する必要があり、プロセスレベルによる制限で駆動トランジスタのチャネル長さが逆に長くなるため、駆動トランジスタのゲートへの制御電圧がより精確になる必要がある。しかしながら、画素駆動回路のスイッチングトランジスタが電子チャネルのフィードバック容量や寄生容量などの干渉要因の影響を受けると、駆動トランジスタのゲートを安定して制御することができない。干渉要素を解消するために補償回路を追加すると、画素密度に影響を与えて画素の信頼性を低下させてしまう。本発明の実施例による高画素密度の画素構造は、まずデュアルゲート電界効果トランジスタをスイッチングトランジスタとすることで、リーク電流（すなわちゲートリーク電流）が過剰になることが回避され、フィードバック容量などの寄生容量が効果的に解消され、駆動トランジスタのゲート制御電流の安定が確保される。
【００３０】
図２は、本発明の一実施例による高画素密度に適用する画素構造の回路レイアウトの構造模式図である。図２に示すように、同一列における隣接する左上画素（すなわち第１の画素）と左下画素（すなわち第２の画素）の画素駆動回路を例とすると、左上画素のスイッチングトランジスタＴ２ａと左下画素のスイッチングトランジスタＴ４ａはデュアルゲート電界効果トランジスタを採用し、スイッチングトランジスタＴ２ａの第１のゲートｇ１と第２のゲートｇ２は同一走査線ｓｃａｎ１に接続され、スイッチングトランジスタＴ４ａの第１のゲートｇ１と第２のゲートｇ２は同一走査線ｓｃａｎ２に接続され、スイッチングトランジスタＴ２ａとＴ４ａのソースｓは同一データ線ｄａｔａ１に接続されている。図２に示すように、左上画素の駆動トランジスタＴ１ａと左下画素のスイッチングトランジスタＴ４ａとは隣接しており、左上画素と左下画素の画素ピッチ（ｐｉｘｅｌ  ｐｉｔｃｈ）を形成している。しかし、駆動トランジスタのチャネル長さが１６μｍより大きくなると、スイッチングトランジスタがデュアルゲート構造を使用し、画素ピッチが最小で３５．３５μｍの場合、画素のＰＰＩは最大でも７１９になり、一部のＶＲプロジェクトのデマンドを満たすことはできない。
【００３１】
図３に示すように、同一列における隣接する左上画素（すなわち第１の画素）と左下画素（すなわち第２の画素）の画素駆動回路を例とすると、左上画素のスイッチングトランジスタＴ２ａと左下画素のスイッチングトランジスタＴ４ａはデュアルゲート電界効果トランジスタを採用し、スイッチングトランジスタＴ２ａの第１のゲートｇ１と第２のゲートｇ２は同一走査線ｓｃａｎ１に接続され、スイッチングトランジスタＴ４ａの第１のゲートｇ１と第２のゲートｇ２は同一走査線ｓｃａｎ２に接続され、スイッチングトランジスタＴ２ａとＴ４ａのソースｓは同一データ線ｄａｔａ１に接続されている。図３に示すように、同一列における隣接する左上画素と左下画素の画素駆動回路は水平方向において対向しており、左上画素のスイッチングトランジスタＴ２ａと左下画素のスイッチングトランジスタＴ４ａは隣接しているとともに、スイッチングトランジスタＴ２ａとスイッチングトランジスタＴ４ａは活性層におけるソースパターン及びドレインパターンが一部重なり合って、スイッチングトランジスタＴ２ａとＴ４ａのソースが並列に接続されてかつドレインが並列に接続されることになる。走査線によってスイッチングトランジスタが選択され、並列に接続されるソースおよびドレインを用いて信号が入出力される。本発明の実施例による高画素密度の画素構造は、同一列の隣接する２つの画素のスイッチングトランジスタ部分の半導体の重なり合いによって各行の入力端の並列接続と出力端の並列接続を形成して、隣接するスイッチングトランジスタの構造を単純化することで、隣接するスイッチングトランジスタの距離を小さくし、さらに同一列内の隣接画素間の間隔を小さくして、画素密度の向上を図る。本発明の実施例による高画素密度の画素構造を採用することで、駆動トランジスタのチャネル長さが１６μｍより大きい場合にスイッチングトランジスタがデュアルゲート構造を使用しても、画素間隔を３５．３５μｍより小さくすることができ、画素のＰＰＩは最大８１０になり、ＶＲプロジェクトのデマンドを満たすことができる。
【００３２】
図３に示す画素駆動回路を参照すると、本発明の実施例における高画素密度の画素構造の製造方法と通常の画素製造方法との主な相違点は、同一列の２つの隣接画素の画素駆動回路における隣接するスイッチングトランジスタの製造方法にある。
【００３３】
本発明の一実施例による高画素密度の画素構造の製造方法は、以下を含む。
活性層（半導体層）上に、同一列の隣接する２つの画素（すなわち第１の画素と第２の画素）の画素駆動回路におけるスイッチングトランジスタのデュアルゲートの共通部パターンとして、ストライプパターンＴ２４を形成する。活性層パターンは、通常、蒸着等の一般的な方法により形成される。
【００３４】
活性層のストライプパターンＴ２４の両端から短手方向に沿ってストライプパターンＴ２４の一方側へ延びた一方のスイッチングトランジスタのパターンを形成する。スイッチングトランジスタのパターンはデュアルゲート電界効果トランジスタのパターンである。
【００３５】
活性層のストライプパターンＴ２４の両端から短手方向に沿ってストライプパターンＴ２４の他方側へ延びた他方のスイッチングトランジスタのパターンを形成する。スイッチングトランジスタのパターンはデュアルゲート電界効果トランジスタのパターンである。
【００３６】
ストライプパターンＴ２４の長手方向を基準として、活性層のストライプパターンＴ２４の両側に、同一列の隣接する２つの画素の画素駆動回路における駆動トランジスタのパターンを対称に形成する。活性層パターンは、通常、エッチング等の一般的な方法により形成される。
【００３７】
上記のパターンにより、２つのスイッチングトランジスタは共通の半導体領域（すなわちストライプパターンＴ２４）を有している。異なる画素のスイッチングトランジスタは異なる走査線によって選択される。ストライプパターンＴ２４は対応するスイッチングトランジスタに適用されることができる。このようなスイッチングトランジスタのパターンは、同一列内の隣接画素内のスイッチングトランジスタの配置構造を単純化し、パターンサイズを縮小し、さらに画素ピッチを小さくする。
【００３８】
本発明の一実施例による高画素密度の画素構造の製造方法は、以下をさらに含む。
【００３９】
活性層上に第１の絶縁層及び第１の金属層を形成し、第１の金属層にスイッチングトランジスタ及び駆動トランジスタに対応するゲート、ソース及びドレインのパターンを形成する。
【００４０】
第１の金属層上に走査線（ｓｃａｎ１、ｓｃａｎ２）のパターンを形成する。金属層は蒸着などの一般的な方法で形成され、金属層パターンはウェットエッチングなどの一般的な方法で形成される。
【００４１】
第１の金属層上に第２の絶縁層と第２の金属層を形成する。第２の絶縁層にコンタクトホールを形成し、第２の金属層にデータ線（ｄａｔａ１、ｄａｔａ２）および電源線（Ｖｄｄ）を形成した後、通常の製造プロセスで保持コンデンサ、電源および透明陽極（発光ダイオード）の接続を完成させる。
【００４２】
本発明の実施例による高画素密度の画素構造の製造方法を採用することで、隣接する２つの画素の画素駆動回路内の（デュアルゲート）スイッチングトランジスタの製造を単純化し、画素ピッチを低下させ、ＰＰＩを効果的に向上させることができる。
【００４３】
以上、本発明の好適な実施例について説明したが、本発明はこれら実施例に限定されるものではなく、本発明の精神及び趣旨から逸脱することなく行われるあらゆる修正、同等置換などは本発明の保護範囲に含まれる。
【産業上の利用可能性】
【００４４】
本発明の実施例による画素駆動回路、画素構造および製造方法は、干渉要素を解消するために補償回路を追加して画素が複雑になってしまうことを回避し、画素構造を単純化し、画素密度の向上を図る。工業生産で広く使用されることができる。
【図１】
0006903140.tif 000002
【図２】
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【図３】
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