(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上の反射層と、
前記反射層上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層と、
前記第１導電型クラッド層上の、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層と、
前記活性層上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第２導電型クラッド層と、を備え、
前記第２導電型クラッド層を光取出し側とする半導体発光素子であって、
前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値であることを特徴とする半導体発光素子。
【請求項２】
支持基板と、
前記支持基板上の金属接合層と、
前記金属接合層上の反射層と、
前記反射層上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層と、
前記第１導電型クラッド層上の、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層と、
前記活性層上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第２導電型クラッド層と、を備え、
前記第２導電型クラッド層を光取出し側とする半導体発光素子であって、
前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値であることを特徴とする半導体発光素子。
【請求項３】
前記光取出し面から得られる発光スペクトルが単一ピークである、請求項１又は２に記載の半導体発光素子。
【請求項４】
前記光取出し面の表面の算術平均粗さＲａが０．１μｍ以上０．４μｍ以下、かつ、スキューネスＲｓｋが０．１以上０．７以下である、請求項１〜３のいずれか１項に記載の半導体発光素子。
【請求項５】
前記光取出し面上に、保護膜を備える、請求項１〜４のいずれか１項に記載の半導体発光素子。
【請求項６】
基板上に、反射層、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層、並びにＩｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第２導電型クラッド層を順次形成する第１工程と、
前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値となるよう粗面化する第２工程と、
を含むことを特徴とする半導体発光素子の製造方法。
【請求項７】
前記第２工程において、前記光取出し面の表面の算術平均粗さＲａが０．１μｍ以上０．４μｍ以下、かつ、スキューネスＲｓｋが０．１以上０．７以下となるよう粗面化する、請求項６に記載の半導体発光素子の製造方法。
【請求項８】
成長用基板上に、Ｇａ及びＳｂを少なくとも含むＧａＡｓＳｂ系ＩＩＩ−Ｖ族化合物半導体からなるエッチングストップ層、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第２導電型クラッド層、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層、並びに、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層を順次形成する半導体層形成工程と、
前記第１導電型クラッド層上に、前記半導体活性層から放射される光を反射する反射層を形成する反射層形成工程と、
前記反射層を、少なくとも金属接合層を介して支持基板と接合する接合工程と、
前記成長用基板を除去する基板除去工程と、
前記基板除去工程の後、前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値となるよう粗面化する粗面化処理工程と、
を含むことを特徴とする半導体発光素子の製造方法。
【請求項９】
前記粗面化処理工程において、前記光取出し面の表面の算術平均粗さＲａが０．１μｍ以上０．４μｍ以下、かつ、スキューネスＲｓｋが０．１以上０．７以下となるよう粗面化する、請求項８に記載の半導体発光素子の製造方法。
【請求項１０】
前記光取り出し面を除く第２導電型クラッド層の上面電極形成領域において、前記第２導電型クラッド層上に前記ＩＩＩ−Ｖ族化合物半導体エッチングストップ層を介して第２導電型の電極を形成する上面電極形成工程をさらに含む、請求項８又は９に記載の半導体発光素子の製造方法。
【請求項１１】
基板上に、反射層、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層、並びにＩｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第２導電型クラッド層を順次形成する第１工程と、
前記第２導電型クラッド層の光取出し面に対して硝酸を用いて前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値となるよう粗面化する第２工程と、
を含むことを特徴とする半導体発光素子の製造方法。
【請求項１２】
前記硝酸は、１１Ｍ〜２０Ｍ（ｍｏｌ／Ｌ）の濃度の硝酸を用いることを特徴とする請求項１１に記載の半導体発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体発光素子及びその製造方法に関し、特に赤外発光の半導体発光素子に関する。
【背景技術】
【０００２】
従来、波長３４００ｎｍ以上の赤外領域を発光波長とする中赤外発光の半導体発光素子が知られている。例えば、中赤外発光の半導体発光素子は、センサー、ガス分析、などの用途で、幅広く用いられている。
【０００３】
このような半導体発光素子の発光波長を３４００ｎｍ〜４５００ｎｍの中赤外領域とする場合、発光層にＩｎ、Ａｓ及びＳｂを含むＩｎＡｓＳｂ系ＩＩＩ−Ｖ族半導体を用いることが一般的である。従来、ＩｎＡｓＳｂ層などのＩｎＡｓＳｂ系ＩＩＩ−Ｖ族半導体層をエピタキシャル成長させる場合、成長用基板と、Ｉｎ及びＡｓを含むＩｎＡｓＳｂ系ＩＩＩ−Ｖ族半導体層とを格子整合させるため、ＩｎＡｓ基板が成長用基板として用いられてきた。
【０００４】
例えば、特許文献１には、例えばＩｎＡｓ基板上にＩｎＳｂＰ層を形成した後、ＩｎＡｓＳｂＰ活性層を形成している。特許文献１では、２．６〜４．７μｍの波長に対して導電性のＩｎＡｓ基板をそのまま発光素子に使用している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１５−５３４２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、発光素子の効率及び受光素子の感度などの半導体光デバイスの特性のさらなる向上が求められている。発明者ら先に、ＩｎＡｓ成長用基板上に成長させたＧａ及びＳｂを少なくとも含むＧａＡｓＳｂ系ＩＩＩ−Ｖ族化合物半導体からなるエッチングストップ層を介してＩｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体を成長させ、金属接合層を介して支持基板を接合し、成長用基板を除去する接合型の半導体光デバイスの開発を試みた。これにより従来の非接合型に比べて光出力を増大させることに成功した。しかしながら、この接合型の半導体発光素子では、横軸を波長とし縦軸を発光強度とする発光スペクトルにおいて発光強度の最大値を有する発光中心波長の発光ピーク以外にも、発光ピークが多数存在する（以下、本明細書において「マルチピーク」と言う）ことが、本発明者らにより新たに確認された。ここで、発光ピーク（以下、単に「ピーク」と記載する場合がある。）とは、横軸の波長間隔が１５ｎｍ以下となるように測定した発光スペクトルにおいて横軸（波長）の変化に対する縦軸（発光強度）の変化の傾きを取った時に、傾きが０となり極大値を取る点をいうものとする。また、上記ピークは、発光中心波長における発光ピークの発光強度に対する相対強度が０．１未満のものは除外する。
【０００７】
なお、従来技術による非接合型の半導体発光素子の場合、発光スペクトル中には発光中心波長の発光ピーク以外にはピークが存在しない（発光中心波長の発光ピークのみであり、以下、本明細書において「単一ピーク」と言う）ことが一般的であるが、反射層を有する場合には同様にマルチピークの発生が危惧される。上述したマルチピークの放射光を発光する半導体発光素子では、発光中心波長の発光ピークの発光強度に対する相対強度が０．１以上の発光強度を持つ波長の異なる発光ピークがあるため、このような半導体発光素子をセンサー用途等に用いる場合に、不具合が生ずる危惧がある。
【０００８】
そこで本発明は、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなるクラッド層を含む半導体発光素子において、発光スペクトル中のマルチピークを緩和して単一ピークにすることのできる半導体発光素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者らは、上記課題を解決する方途について鋭意検討した。発光層から放射された波長３４００〜４５００ｎｍの赤外光が光取り出し側のクラッド層に入射するとき、クラッド層がＩｎＡｓである場合、ＩｎＡｓの屈折率は赤外光において約３．５であるため、クラッド層から直接大気（屈折率１）に向けて光が取り出される場合には、界面に斜め入射した光のほとんどは、反射により半導体層の内側に戻ると考えられる。一方、発光層と基板との間に反射層を有する半導体発光素子では、発光層から基板方向に放射された赤外光は反射層により反射され、当該反射による反射光が発光層を経由して上記光取り出し側のクラッド層に入射することとなる。ここで、半導体発光素子における半導体層の総厚みは数μｍ〜１５μｍ程度であり、赤外光のコヒーレント長の範囲内となり、干渉しやすい。なお、中心発光波長４１５０ｎｍ、半値幅１１００ｎｍの光のコヒーレント長さは１５．７μｍであり、中心発光波長４５００ｎｍ、半値幅１１００ｎｍの光のコヒーレント長さは１８．４μｍである。こうした理由により、上述した光取り出し側でのクラッド層の界面での反射光と、反射層による反射光とが干渉するために、発光スペクトルにおいてマルチピークが観察されるのではないかと本発明者らは考えた。また、この現象は、クラッド層からＩｎＡｓよりも屈折率の小さい誘電体からなる保護層を介して大気に向けて光が取り出される場合でも起こる。そこで、クラッド層の光取出し面の表面を粗面化することを本発明者らは着想し、当該粗面化によりマルチピークを無くすことができることを知見し、本発明を完成するに至った。
【００１０】
すなわち、本発明の要旨構成は以下の通りである。
【００１１】
（１）基板と、
前記基板上の反射層と、
前記反射層上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層と、
前記第１導電型クラッド層上の、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層と、
前記活性層上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第２導電型クラッド層と、を備え、
前記第２導電型クラッド層を光取出し側とする半導体発光素子であって、
前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値であることを特徴とする半導体発光素子。
【００１２】
（２）支持基板と、
前記支持基板上の金属接合層と、
前記金属接合層上の反射層と、
前記反射層上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層と、
前記第１導電型クラッド層上の、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層と、
前記活性層上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第２導電型クラッド層と、を備え、
前記第２導電型クラッド層を光取出し側とする半導体発光素子であって、
前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値であることを特徴とする半導体発光素子。
【００１３】
（３）前記光取出し面から得られる発光スペクトルが単一ピークである、前記（１）又は（２）に記載の半導体発光素子。
【００１４】
（４）前記光取出し面の表面の算術平均粗さＲａが０．１μｍ以上０．４μｍ以下、かつ、スキューネスＲｓｋが０．１以上０．７以下である、前記（１）〜（３）のいずれかに記載の半導体発光素子。
【００１５】
（５）前記光取出し面上に、保護膜を備える、前記（１）〜（４）のいずれかに記載の半導体発光素子。
【００１６】
（６）基板上に、反射層、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層、並びにＩｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第２導電型クラッド層を順次形成する第１工程と、
前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値となるよう粗面化する第２工程と、
を含むことを特徴とする半導体発光素子の製造方法。
【００１７】
（７）前記第２工程において、前記光取出し面の表面の算術平均粗さＲａが０．１μｍ以上０．４μｍ以下、かつ、スキューネスＲｓｋが０．１以上０．７以下となるよう粗面化する、前記（６）に記載の半導体発光素子の製造方法。
【００１８】
（８）成長用基板上に、Ｇａ及びＳｂを少なくとも含むＧａＡｓＳｂ系ＩＩＩ−Ｖ族化合物半導体からなるエッチングストップ層、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第２導電型クラッド層、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層、並びに、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層を順次形成する半導体層形成工程と、
前記第１導電型クラッド層上に、前記半導体活性層から放射される光を反射する反射層を形成する反射層形成工程と、
前記反射層を、少なくとも金属接合層を介して支持基板と接合する接合工程と、
前記成長用基板を除去する基板除去工程と、
前記基板除去工程の後、前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値となるよう粗面化する粗面化処理工程と、
を含むことを特徴とする半導体発光素子の製造方法。
【００１９】
（９）前記粗面化処理工程において、前記光取出し面の表面の算術平均粗さＲａが０．１μｍ以上０．４μｍ以下、かつ、スキューネスＲｓｋが０．１以上０．７以下となるよう粗面化する、前記（８）に記載の半導体発光素子の製造方法。
【００２０】
（１０）前記光取り出し面を除く第２導電型クラッド層の上面電極形成領域において、前記第２導電型クラッド層上に前記ＩＩＩ−Ｖ族化合物半導体エッチングストップ層を介して第２導電型の電極を形成する上面電極形成工程をさらに含む、前記（８）又は（９）に記載の半導体発光素子の製造方法。
【００２１】
（１１）基板上に、反射層、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなる第１導電型クラッド層、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層、並びにＩｎ及びＡｓを少なくとも含むＩｎＡｓｘＳｂｙＰｚ系ＩＩＩ―Ｖ族化合物半導体（ただし、０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｚ＝１−ｘ−ｙ）からなるからなる第２導電型クラッド層を順次形成する第１工程と、
前記第２導電型クラッド層の光取出し面に対して硝酸を用いて前記第２導電型クラッド層の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値となるよう粗面化する第２工程と、を含むことを特徴とする半導体発光素子の製造方法。
【００２２】
（１２）前記硝酸は、１１Ｍ〜２０Ｍ（ｍｏｌ／Ｌ）の濃度の硝酸を用いることを特徴とする前記（１１）に記載の半導体発光素子の製造方法。
【発明の効果】
【００２３】
本発明によれば、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなるクラッド層を含む半導体発光素子において、発光スペクトル中のマルチピークを緩和して単一ピークにすることのできる半導体発光素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体発光素子の一例を示す模式断面図である。
【図２】本発明の半導体発光素子の一例の製造工程を説明するための模式断面図である。
【図３】図２に引き続く、本発明の半導体発光素子の一例の製造工程を説明するための模式断面図である。
【図４】図３に引き続く、本発明の半導体発光素子の一例の製造工程を説明するための模式断面図である。
【図５】図４に引き続く、本発明の半導体発光素子の一例の製造工程を説明するための模式断面図である。
【図６】図５に引き続く、本発明の半導体発光素子の一例の製造工程を説明するための模式断面図である。
【図７】図６に引き続く、本発明の半導体発光素子の一例の製造工程を説明するための模式断面図である。
【図８】（Ａ）〜（Ｃ）は、実施例１、実施例２及び比較例２において段差計を用いて取得した粗面形状を示すグラフである。
【図９】（Ａ）〜（Ｃ）は、実施例１、比較例１及び比較例２において取得した発光スペクトルである。
【図１０】（Ａ）〜（Ｃ）は、実施例１、実施例２及び比較例２において形状解析レーザ顕微鏡を用いて取得した３次元粗面形状を示す顕微鏡写真である。
【図１１】（Ａ）〜（Ｃ）は、実施例１、比較例１及び比較例２において作製した半導体発光素子の表面写真である。
【発明を実施するための形態】
【００２５】
本発明に従う実施形態の説明に先立ち、以下の点について予め説明する。
【００２６】
＜組成＞
まず、本明細書において、ＩＩＩ−Ｖ族化合物の組成比を明示せずに単に「ＡｌＩｎＧａＡｓＳｂＰ」と表記する場合は、ＩＩＩ族元素（Ａｌ，Ｉｎ，Ｇａの合計）と、Ｖ族元素（Ａｓ，Ｓｂ，Ｐ）との化学組成比が１：１であり、かつ、ＩＩＩ族元素であるＡｌ、Ｉｎ及びＧａの比率と、Ｖ族元素であるＡｓ、Ｓｂ及びＰの比率とがそれぞれ不定の、任意の化合物を意味するものとする。この場合、ＩＩＩ族元素にＡｌ、Ｉｎ及びＧａのいずれか１つ又は２つの元素が含まれない場合を含み、また、Ｖ族元素にＡｓ、Ｓｂ及びＰのいずれか１つまたは２つが含まれない場合を含むものとする。ただし、具体的なＩＩＩ族元素及びＶ族元素のいずれか一方又は両方を「少なくとも含む」と明示的に記載する場合、記載対象のＩＩＩ族元素及びＶ族元素がそれぞれ０％超１００％以下で含まれる。例えば、「Ｉｎ及びＳｂを少なくとも含む」ＡｌＩｎＧａＡｓＳｂＰには、Ｉｎ及びＳｂがそれぞれ０％超１００％以下で含まれる。この場合、Ｉｎ及びＳｂ以外のＡｌ及びＧａ並びにＡｓ及びＰのそれぞれは含まれてもよいし、含まれなくてもよい。また、ＡｌＩｎＧａＡｓＳｂＰ「系」ＩＩＩ−Ｖ族化合物半導体には、任意のドーパントが含まれてもよい。なお、ＡｌＩｎＧａＡｓＳｂＰの各ＩＩＩ−Ｖ族元素の成分組成比は、フォトルミネッセンス測定及びＸ線回折測定などによって測定することができる。
【００２７】
一方、「ＡｌＩｎＧａＡｓＳｂＰ」の表記から具体的なＩＩＩ族元素又はＶ族元素を除いて記載する場合には、対象のＩＩＩ族元素又はＶ族元素は組成に含まれないものとする。例えば、「ＩｎＡｓＳｂＰ」と表記する場合、その組成は一般式：ＩｎＡｓxＳｂyＰz）により表され、Ａｌ及びＧａは含まれない。なおこの場合、各元素の組成比については以下の関係が成立し、Ｖ族元素の組成比の合計が１となる。また、ＩＩＩ族元素の組成比の合計も１である。
ｚ＝１−ｘ−ｙ，０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１
【００２８】
＜ｐ型、ｎ型及びドーパント濃度＞
本明細書において、電気的にｐ型として機能する層をｐ型半導体層（「ｐ型層」と略称する場合がある。）と称し、電気的にｎ型として機能する層をｎ型半導体層（「ｎ型層」と略称する場合がある。）と称する。一方、Ｓｉ、Ｚｎ、Ｓ、Ｓｎ、Ｍｇ、Ｔｅ等の特定の不純物を意図的には添加していない場合は「アンドープ」と言う。アンドープのＩＩＩ−Ｖ族化合物半導体層には、製造過程における不可避的な不純物の混入はあってよい。具体的には、ドーパント濃度が低い（例えば５×１０16ａｔｏｍｓ／ｃｍ3未満）場合、「アンドープ」であるとして、本明細書では取り扱うものとする。そして、ＩＩＩ−Ｖ族化合物半導体層には意図的には不純物を添加していないが、原料ガスの分解などに伴う製造過程における不可避的な不純物（Ｏ、Ｃ、Ｈ等）が５×１０16ａｔｏｍｓ／ｃｍ3以上含まれていたとしてもアンドープであるとする。なお、ＩｎＡｓについてはアンドープでも電気的にｎ型として機能するため、アンドープまたはｎ型のＩｎＡｓ層は、共にｎ型として機能するＩｎＡｓ層である。また、Ｓｉ、Ｚｎ、Ｓ、Ｓｎ、Ｍｇ、Ｔｅ等の不純物濃度の値は、ＳＩＭＳ分析によるものとする。なお、各半導体層の境界付近においてドーパント濃度の値は大きく変移するため、各層の膜厚方向の中央におけるドーパント濃度の値をドーパント濃度の値とする。
【００２９】
＜各層の膜厚及び組成＞
また、形成される各層の厚み全体は、走査型電子顕微鏡または透過型電子顕微鏡による断面観察により算出できる。さらに、各層の厚みのそれぞれは、透過型電子顕微鏡による成長層の断面観察から算出できる。また、超格子構造のように各層の厚みが小さい場合にはＴＥＭ−ＥＤＳを用いて厚みを測定することができる。なお、断面図において、所定の層が傾斜面を有する場合、その層の厚みは、当該層の直下層の平坦面からの最大高さを用いるものとする。
【００３０】
＜表面粗さＲａ及びスキューネスＲｓｋ＞
本明細書において用いる表面粗さＲａとは、測定距離における算術平均粗さ（μｍ）を表す。また、スキューネスＲｓｋとは、平均線を中心としたときの山部と谷部の対称性を示す値である。Ｒｓｋがゼロでは平均線に対して上下対称（正規分布）であり、正であれば平均線に対して下側（谷側）に偏っていることを示し、負であれば平均線に対して上側（山側）に偏っていることを示す。表面粗さＲａ及びスキューネスＲｓｋの定義は、ＩＳＯ  ４２８７−１９９７に従う。さらに、本明細書において用いる表面粗さＳａとは、上記表面粗さＲａと同様に算術平均粗さ（μｍ）を示す値であり、ＩＳＯ  ２５１７８に従う。またさらに、スキューネスＳｓｋとは、上記スキューネスＲｓｋと同様に平均線を中心としたときの山部と谷部との対称性を示す値であり、ＩＳＯ  ２５１７８に従う。表面粗さＲａ及びスキューネスＲｓｋは、ＩＳＯ  ４２８７−１９９７に従う二次元輪郭曲線方式による測定値であるのに対して、表面粗さＳａ及びスキューネスＳｓｋは、ＩＳＯ  ２５１７８に従う三次元表面性状による測定値である。表面粗さＲａ及びスキューネスＲｓｋの測定方法は、触針式の段差計（例えば、Ｔｅｎｃｏｒ社製の接触式段差計「Ｐ−６」）を用いて測定することができる。用いる針の形状は触針先端半径２μｍとし、触針圧２ｍｇでスキャン速度２μｍ／ｓｅｃとし、サンプリング周波数は５０Ｈｚとすれば良い。測定距離（基準長さ）は、２００μｍとする。また、表面粗さＳａ及びスキューネスＳｓｋの測定方法は、非触針式の形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製  ＶＫ−Ｘ１０００／１１００）を用いて測定することができる。本明細書の実施例（実験例２）における測定条件については、レンズ倍率を１５０倍とし、画素数を２０４８×１５３６とした。
【００３１】
＜ランダムな粗面＞
また、本明細書において「ランダムな粗面」とは、凹凸に周期性がないものをいい、例えば光取出し側の表面について、上記の接触式段差計による測定結果において、周期的に溝が形成された形状が観察され、溝が形成されていない部分の表面粗さＲａが０．０１０μｍ以下である場合を除くものである。光取出し側が「ランダムな粗面」であると、本発明の効果である単一ピークが面内方向のどの部分においてもより確実に得られ、また、ランダムな粗面の方が周期性のある粗面の形成に比べて粗面形成方法が簡易なため、ランダムな粗面であることがより好ましい。
【００３２】
（半導体発光素子１００）
図１を参照して、本発明の半導体発光素子の実施形態の一例を説明する。半導体発光素子１００は、基板１５と、基板１５上の反射層７５と、反射層７５上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなる第１導電型クラッド層４７と、第１導電型クラッド層４７上の、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層４５と、活性層４５上の、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなる第２導電型クラッド層４１と、を備え、第２導電型クラッド層４１を光取出し側とする。そして、第２導電型クラッド層４１の光取出し面の表面は粗面であって、その算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値である。
【００３３】
各構成の詳細については、図２〜図７を参照して説明する半導体発光素子２００の製造方法を通じて数字二桁の同一の構成を参照しつつ、詳細を後述する。なお基板１５は、半導体発光素子２００の製造方法で後述する接合型の技術を用いる場合、支持基板８０を適用することができるし、接合法を用いない場合は各半導体層をエピタキシャル成長させるために成長用基板１０を適用することができる。反射層７５は、上記接合型の技術を用いる場合は金属反射層などの反射層７１を用いることができるし、接合法を用いない場合はＤＢＲ（ｄｉｓｔｒｉｂｕｔｅｄ  Ｂｒａｇｇ  ｒｅｆｌｅｃｔｏｒ）型の半導体反射層を用いてもよい。なお、半導体発光素子１００は第２導電型クラッド層４１上に、パッド部及び配線部を含む上面電極９１（半導体発光素子２００におけるｎ型電極９１に相当）を形成してもよく、さらに支持基板の裏面に裏面電極を形成してもよい（裏面電極は図示せず）。また、第２導電型クラッド層４１は、上面電極側にコンタクト層と呼ばれる低抵抗化するための層をさらに含んでいてもよく、本発明においてはクラッド層とコンタクト層とは区別せずに、クラッド層と記すものとする。反射層７５が金属反射層の場合は第１導電型クラッド層４７においても反射層７５側にコンタクト層を含んでいても良い。
【００３４】
さて、図１に示すとおり、半導体発光素子１００において、活性層４５から放射される光は、第２導電型クラッド層４１に向かう光Ｌ1と、第１導電型クラッド層４７に向かう光Ｌ2とに大別される。図１では、Ｌ1とＬ2が反射層７５により反射された後の光とが外部（主に大気）に放出される第２導電型クラッド層４１の表面における上面電極９１を除く領域を「光取り出し面」と呼ぶ。すなわち、「光取り出し面」は、図１に図示されるように、上面電極が形成される面と同じ面（上面）において、光が外部に放出される面をいう。なお、半導体発光素子１００の側面からも光は取り出される。しかし、側面からの光取り出しは、マルチピークの発生に対する影響が小さいため、側面は粗面化が行われていても行われていなくてもよい。ただし、発光出力向上の観点では、側面も粗面化が行われていることが好ましい。
【００３５】
この半導体発光素子１００は、第２導電型クラッド層４１の「光取り出し面」が粗面である。そして、光取り出し面の表面の算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値であり、より好ましくは算術平均粗さＲａが０．１μｍ以上０．４μｍ以下、かつ、スキューネスＲｓｋが０．１以上０．７以下である。また、図１に示すとおり、第２導電型クラッド層４１の表面の平坦部分の上に上面電極９１が設けられる。
【００３６】
本発明者らの実験によれば、スキューネスＲｓｋが正であっても、凹凸の深さが浅く表面粗さＲａが０．０７μｍより小さければ、単一ピークにすることができないことが確認された。そのため、表面粗さＲａを０．０７μｍ以上とし、好ましくは０．１μｍ以上とすることで、単一ピークの光を得ることができる。表面粗さの上限としては０．７μｍ以下が好ましく、０．４μｍ以下であることがより好ましい。表面粗さが大きすぎると電流の横方向の広がりに悪影響を及ぼす恐れがあるためである。また、表面粗さＲａが０．０７μｍ以上であっても、スキューネスＲｓｋが負であり、光取り出し側の頂部に平坦面または平坦に近い部分が多く形成されると、発光スペクトル中のマルチピークを減らし、単一ピークにすることができないことが判明した。そのため、スキューネスＲｓｋは正（すなわちＲｓｋ＞０）であり、０．１≦Ｒｓｋ≦０．７であることがより好ましい。発光出力を増加させるには表面粗さＲａが０．２５μｍ以上であることがさらに好ましい。
【００３７】
なお、表面粗さＲａの上限は、少なくとも粗面化を行う第２導電型クラッド層の厚さ未満であり、例えば２μｍである。発光効率を上げながらマルチピークを減らすのに適したスキューネスＲｓｋの上限としては、例えば０．７である。また、上記と同様の理由により、光取出し面の表面の表面粗さＳａは、０．０５μｍ以上であることが好ましく、０．１μｍ以上であることがより好ましい。上限としては０．７μｍ以下であることが好ましい。さらには、光取出し面の表面のスキューネスＳｓｋは、−０．５以上が好ましく、０．７以下であることが好ましい。発光出力を増加させるには表面粗さＳａが０．２５μｍ以上であることがさらに好ましい。
【００３８】
なお、第１導電型クラッド層４７の導電型をｎ型とする場合、第２導電型クラッド層４１はｐ型とする。逆に、第１導電型クラッド層４７の導電型をｐ型とする場合、第２導電型クラッド層４１はｎ型とする。
【００３９】
続いて、各構成の詳細を含めて、本発明に従う半導体発光素子の製造方法の一例を説明する。本発明による半導体発光素子の製造方法は、後記の半導体層形成工程と、反射層形成工程と、接合工程と、基板除去工程と、粗面化処理工程と、を少なくとも有する。
【００４０】
図２のＳ１０〜Ｓ３０を参照すると、上記半導体層形成工程において、成長用基板１０上に、Ｇａ及びＳｂを少なくとも含むＧａＡｓＳｂ系ＩＩＩ−Ｖ族化合物半導体からなるエッチングストップ層３０と、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなる第２導電型クラッド層４１と、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層４５並びに、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなる第１導電型クラッド層４７を順次形成する。図４のＳ７０を参照すると、上記反射層形成工程において、第１導電型クラッド層４７上に、活性層４５から放射される光を反射する反射層７１を形成する。図５のＳ８０を参照すると、上記接合工程において、反射層７１を、少なくとも金属接合層７９を介して支持基板８０と接合する。図５のＳ９０を参照すると、上記基板除去工程において、前記成長用基板を除去する。そして、図７のＳ１２０を参照すると、上記粗面化処理工程において、基板除去工程の後、第２導電型クラッド層４１の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値なるよう粗面化する。
【００４１】
本製造方法の実施形態の例では、さらに初期バッファ層２０を形成してもよく（図２のＳ２０を参照）、配電部６０を形成してもよく（図３のＳ４０、Ｓ５０及び図４のＳ６０を参照）、初期バッファ層２０を除去してもよく（図６のＳ１００参照）、エッチングストップ層３０を除去してもよく（同図のＳ１００を参照）、電極９５を形成してもよい（図６のＳ１１０参照）。これらは任意工程である。以下、上記任意工程を含めて、各工程及び各構成を順次説明する。
【００４２】
＜半導体層形成工程＞
図２のＳ１０〜Ｓ３０を参照する。半導体層形成工程では、任意に初期バッファ層２０を成長用基板１０上に形成してもよく、さらに、成長用基板１０上に、必要に応じて初期バッファ層２０を介してエッチングストップ層３０を形成する（Ｓ１０、Ｓ２０）。そして、エッチングストップ層３０上に、ｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなる第２導電型クラッド層４１、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層４５、並びに、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなる第１導電型クラッド層４７を順次形成する。以下では、第２導電型クラッド層４１、活性層４５及び第１導電型クラッド層４７を含む半導体積層体を「半導体積層体４０」と総称し、説明の便宜状、さらに第２導電型クラッド層４１を「ｎ型クラッド層４１」、第１導電型クラッド層４７を「ｐ型クラッド層４７」と略記することがある。
【００４３】
＜＜成長用基板＞＞
図２のＳ１０を参照する。成長用基板１０はエッチングストップ層３０の半導体組成と格子整合するように適宜得選択すればよい。例えば、一般的に入手可能なｎ型ＩｎＡｓ基板、アンドープのＩｎＡｓ基板、ｐ型ＩｎＡｓ基板のいずれかを成長用基板１０に用いることもできる。
【００４４】
＜＜エッチングストップ層＞＞
図２のＳ２０〜Ｓ３０を参照する。成長用基板１０上に、Ｇａ及びＳｂを少なくとも含むＧａＡｓＳｂ系ＩＩＩ−Ｖ族化合物半導体からなるエッチングストップ層３０を形成する。なお、先に述べたとおり、エッチングストップ層３０の形成に先立ち、成長用基板１０の表面に初期バッファ層２０を形成してもよい（図２のＳ２０）。この場合、エッチングストップ層３０を初期バッファ層２０上に形成する。
【００４５】
−エッチングストップ層の組成範囲−
エッチングストップ層３０のＧａＡｓＳｂ系ＩＩＩ−Ｖ族化合物半導体の組成範囲は、Ａｓ組成比をｘEとすると、ＧａＡｓxEＳｂ1-xEと表される。そして、Ａｓ組成ｘEは、０≦ｘE≦０．４であることが好ましい。Ａｓ組成ｘEが０．４を超えると後述のエッチング液でもエッチングされる恐れがあり、Ａｓ組成比ｘEがこの範囲であれば、エッチングストップ層３０は後述するエッチング液への不溶性を具えつつ、成長用基板１０上にエピタキシャル成長可能である。また、ＧａＡｓＳｂ系ＩＩＩ−Ｖ族化合物半導体がＧａ並びにＡｓ及びＳｂを少なくとも含むことも好ましい。すなわち、Ａｓ組成比ｘEが０＜ｘEであることもより好ましく、さらに好ましくは０．０２≦ｘE≦０．１３である。Ａｓ組成比ｘEがこの範囲であると、成長用基板との格子定数差を低減できる。
【００４６】
−エッチングストップ層の層構造−
なお、エッチングストップ層３０は単層構造を備えてもよいし、複数層構造を備えてもよい。さらに、エッチングストップ層３０が超格子積層体を備え、この超格子積層体はＧａ並びにＡｓ及びＳｂを含む層を備えることも好ましい。図２において、エッチングストップ層３０は、第１の層３０ａ及び第２の層３０ｂを順次繰り返し積層してなる超格子積層体を備える。例えば単層で成長用基板と格子整合の組成を成長することが困難な場合でも、臨界膜厚以下の厚みで成長用基板に対して格子定数の大きな組成と格子定数の小さな組成の超格子構造とすることで歪みを補償することができる。超格子構造のエッチングストップ層３０全体の平均組成の格子定数を成長用基板の格子定数に近づけることで、結晶性が良好で十分な膜厚のエッチングストップ層を得ることができる。また、第１の層３０ａの成分組成をＧａＡｓxE1Ｓｂ1-xE1と表す場合、０．０８≦ｘE1≦０．８０とすることができ、０．１０≦ｘE1≦０．４０とすることが好ましい。また、第２の層３０ｂの成分組成をＧａＡｓxE2Ｓｂ1-xE2と表す場合、０≦ｘE2≦０．０８とすることができ、０≦ｘE2≦０．０５とすることが好ましい。このとき、第１の層３０ａの膜厚をｔ1、第２の層３０ｂの膜厚をｔ2とあらわす場合、その平均組成ｘE3は（ｘE1×ｔ1＋ｘE2×ｔ2）／（ｔ1＋ｔ2）とあらわすことができる。この平均組成ｘE3は０≦ｘE3≦０．４とすることができ、より好ましくは０．０２≦ｘE3≦０．１３である。
【００４７】
−エッチングストップ層の膜厚−
エッチングストップ層３０の全体の膜厚は制限されないが、例えば１０ｎｍ〜２００ｎｍとすることができる。エッチングストップ層３０が超格子積層体を備える場合、各層の膜厚を０．０５ｎｍ〜１０．０ｎｍとすることができ、両者の組数を１０〜２００組とすることができる。
【００４８】
−初期バッファ層−
前述のとおり、成長用基板１０の表面に初期バッファ層２０を形成してもよい。成長用基板１０上に直接エッチングストップ層３０を形成する場合、成長用基板１０の基板表面の酸化膜及び汚染などの影響を防止することができるためである。例えば、ＩｎＡｓ基板からなる成長用基板１０上にＩｎＡｓからなる初期バッファ層２０を成長することで、エッチングストップ層３０と初期バッファ層２０との界面の清浄化が期待できる。これにより、エピタキシャル成長させる半導体層の結晶性の向上や成長用基板を除去した後の表面が安定する効果も期待できる。
【００４９】
−成長法−
各半導体層は、エピタキシャル成長により形成することができ、例えば、有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、スパッタ法などの公知の薄膜成長方法により形成することができる。例えば、Ｉｎ源としてトリメチルインジウム（ＴＭＩｎ）、Ｇａ源としてトリメチルガリウム（ＴＭＧａ）やトリエチルガリウム（ＴＥＧａ）、Ａｓ源としてアルシン（ＡｓＨ3）やターシャルブチルアルシン（ＴＢＡｓ）、Ｓｂ源としてトリメチルアンチモン（ＴＭＳｂ）、トリエチルアンチモン（ＴＥＳｂ）、トリスジメチルアミノアンチモン（ＴＤＭＡＳｂ）、Ｐ源としてホスフィン（ＰＨ3）やターシャルブチルホスフィン（ＴＢＰ）を所定の混合比で用い、これらの原料ガスを、キャリアガスを用いつつ気相成長させることにより、成長時間に応じてＩｎＧａＡｓＳｂＰ層を所望の厚みで形成することができる。なお、エピタキシャル成長させる他の半導体層についても、同様の方法により形成することができる。各層をｐ型又はｎ型にドーパントする場合は、所望に応じたドーパント源のガスをさらに用いればよい。なお、ＩｎＡｓはアンドープでも原料由来のＴｅが１×１０16ａｔｏｍｓ／ｃｍ3程度混入することがあるためにｎ型半導体となる場合があり、この場合はｎ型ドーパントを意図的にドーピングせず、アンドープでもｎ型ＩｎＡｓ層を形成することが可能である。以下の各半導体層を形成する工程においても同様である。
【００５０】
−半導体積層体の形成−
図２のＳ３０を参照する。先に述べたｎ型クラッド層４１、活性層４５及びｐ型クラッド層４７を含む半導体積層体４０を形成する。
【００５１】
＜＜半導体積層体＞＞
半導体積層体４０は、活性層４５を、ｎ型クラッド層４１及びｐ型クラッド層４７で挟持したダブルヘテロ（ＤＨ）構造とすることができる。この場合、活性層４５を構成するＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体がＩｎ並びにＡｓ及びＳｂを含むことが好ましい。また、活性層４５は、結晶欠陥抑制による光出力向上のため、多重量子井戸（ＭＱＷ）構造を具えることも好ましい。この多重量子井戸構造を具える活性層４５は、井戸層４５ｗ及び障壁層４５ｂを交互に繰り返した構造により形成することができる。そして、井戸層４５ｗをＩｎ並びにＡｓ及びＳｂを少なくとも含むＩｎＡｓＳｂとすることができる。また、障壁層４５ｂを、井戸層４５ｗよりもバンドギャップの大きなＩｎＡｓＳｂＰとすることができる。活性層４５の発光中心波長を３４００ｎｍ以上４５００ｎｍ以下とし、これは活性層４５の組成変更により調整することができる。
【００５２】
−活性層の組成−
例えば、井戸層４５ｗの成分組成をＩｎＡｓxwＳｂ1-xwと表す場合、０．７≦ｘｗ≦１．０とすることができ、０．８≦ｘｗ≦１．０とすることが好ましい。また、障壁層４５ｂの成分組成をＩｎＡｓxbＰ1-xbと表す場合、０．５≦ｘｂ≦１とすることができ、０．８≦ｘｂ≦１とすることが好ましい。なお、量子井戸構造の場合であればＩｎＡｓＰ系ＩＩＩ−Ｖ族化合物の組成変更に加えて井戸層４５ｗと障壁層４５ｂの組成差を調整して、井戸層にひずみを加えることも好ましい。
【００５３】
−クラッド層の組成−
ｎ型クラッド層４１及びｐ型クラッド層４７は、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなる層であって、ＩｎＡｓＰ系ＩＩＩ−Ｖ族化合物半導体であることが好ましい。ｎ型クラッド層４１及びｐ型クラッド層４７にＧａを含めないことにより、エッチングストップ層３０を除去する場合に各クラッド層のエッチングを確実に阻止することができる。また、ｎ型クラッド層４１としてはｎ型のＩｎＡｓを用いることが特に好ましく、ｐ型クラッド層４７としてはｐ型のＩｎＡｓを用いることが特に好ましい。
【００５４】
−半導体積層体の膜厚−
半導体積層体４０の全体の膜厚は制限されないが、例えば２μｍ〜１０μｍとすることができる。また、ｎ型クラッド層４１の膜厚も制限されないが、例えば０．５μｍ〜５μｍとすることができる。さらに、活性層４５の膜厚も制限されないが、例えば３ｎｍ〜２０００ｎｍとすることができる。また、ｐ型クラッド層４７の膜厚も制限されないが、例えば０．１μｍ〜５μｍとすることができる。活性層４５が量子井戸構造を具える場合、井戸層４５ｗの膜厚を３ｎｍ〜２０ｎｍとすることができ、障壁層４５ｂの厚みを５〜５０ｎｍとすることができ、両者の組数を１〜５０．５組とすることができる。なお、まず障壁層４５ｂを形成し、次いで、井戸層４５ｗ及び障壁層４５ｂ（膜厚：８ｎｍ）を交互にＮ組（Ｎは整数）積層し、合計４０．５組形成することも好ましい。この場合、量子井戸構造の両端が障壁層４５ｂとなる。
【００５５】
−半導体積層体における他の半導体層−
また、図示しないものの、半導体積層体４０はｎ型クラッド層４１及びｐ型クラッド層４７の、活性層４５と反対側（すなわち後述する電極を形成する側）に、各クラッド層よりもドーパント濃度が高いコンタクト層をさらに備えることも好ましい。また、半導体積層体４０は、ｎ型クラッド層４１及び活性層４５の間と、活性層４５及びｐ型クラッド層４７の間とに、それぞれｉ型のスペーサ層を備えてもよい。また、活性層４５とｐクラッド層４７の間に、ｐ型の電子ブロック層を備えても良い。
【００５６】
＜配電部形成工程＞
上述の半導体層形成工程の後であって、詳細を後述する反射層形成工程に先立ち、ｐ型クラッド層４７上（コンタクト層をさらに設ける場合はコンタクト層上）に、貫通孔６１Ａを具える透明絶縁層６１及び貫通孔６１Ａに設けられたオーミック電極部６５を備える配電部６０を形成する配電部形成工程を任意に行ってもよい。配電部６０を形成する具体的手法は特に制限されず、工程の順番も種々に選択できる。図３のＳ４０〜Ｓ５０及び図４のＳ６０を参照して、配電部６０を形成するための具体的な態様を説明する。
【００５７】
まず、透明絶縁層６１を半導体積層体４０上に成膜すればよい（図３のＳ４０）。成膜法としては、プラズマＣＶＤ法及びスパッタ法などの、公知の手法が適用可能である。その後、透明絶縁層６１上にフォトマスクを用いてレジストパターンを形成する。次いで、レジストパターンを利用してエッチングにより透明絶縁層６１の一部を除去し、貫通孔６１Ａを形成する（図３のＳ５０）。貫通孔６１Ａが設けられることにより、半導体積層体４０の最表面の一部領域は露出する。その後、オーミック電極部６５を成膜し、次いでレジストパターンを利用してリフトオフすれば、配電部６０を形成することができる（図４のＳ６０）。配電部６０には、透明絶縁層６１及びオーミック電極部６５が並列して配設されることになる。なお、ここで透明絶縁層６１をエッチングする際のレジストパターンと、オーミック電極部６５をリフトオフする際のレジストパターンは同一のものを用いてもよいし、改めてパターニングしなおしてもよい。なお、図面では簡略化のためオーミック電極部は貫通孔６１Ａを充填するよう図示しているものの、これに限定されない。図示しないが、レジストパターンの組合せやレジストパターンを利用して、エッチングする際のレジストパターン被覆部へのエッチングが広がることにより、透明絶縁層６１とオーミック電極部との間に間隙が生じてもよい。
【００５８】
オーミック電極部６５は、所定のパターンで島状に分散させて形成することができる。符号について後述の図6のＳ１１０を参照すると、オーミック電極部６５の直上方向にｎ型電極９１が配置されないよう位置合わせしてオーミック電極部６５を配置することも好ましい。オーミック電極部６５として、例えばＡｕ、ＡｕＺｎ、ＡｕＢｅ、ＡｕＴｉなどを用いることができ、これらの積層構造を用いることも好ましい。例えば、Ｔｉ／Ａｕをオーミック電極部６５とすることができる。オーミック電極部６５の膜厚（又は合計膜厚）は制限されないが、例えば３００〜１３００ｎｍ、より好ましくは３５０ｎｍ〜８００ｎｍとすることができる。
【００５９】
なお、図示しないが、透明絶縁層６１の膜厚Ｈ1と、オーミック電極部の６５膜厚Ｈ2の関係をＨ1≧Ｈ2とすることができ、Ｈ1＞Ｈ2としてもよい。この条件の下、透明絶縁層６１の膜厚を、例えば３６０ｎｍ〜１６００ｎｍ、より好ましくは４１０ｎｍ〜１１００ｎｍとすることができる。また、透明絶縁層６１の膜厚Ｈ1と、オーミック電極部６５の膜厚Ｈ2との差Ｈ1−Ｈ2を１０ｎｍ以上１００ｎｍ以下とすることも好ましい。また、上記のようにコンタクト層をさらに設ける場合には、コンタクト層が貫通孔６１Ａにのみ残存するように形成してもよく、その場合にはコンタクト層とオーミック電極部の合計厚さを膜厚Ｈ2としてもよい。
【００６０】
さらに、透明絶縁層６１としては、ＳｉＯ2、ＳｉＮ、ＩＴＯ、Ａｌ2Ｏ3及びＡｌＮなどを用いることができ、特に、透明絶縁層６１がＳｉＯ2からなることが好ましい。ＳｉＯ2は、ＢＨＦ等によるエッチング加工が容易だからである。
【００６１】
＜反射層形成工程＞
Ｓ７０に示すように、ｐ型クラッド層４７上（配電部６０を設ける場合は配電部６０上）に反射層７１を形成する。反射層７１はＤＢＲ構造を用いてもよく、反射性の金属から構成してもよい。反射層７１が金属材料からなる場合、その組成においてＡｕを５０質量％以上有することが好ましい。より好ましくはＡｕが８０質量％以上である。反射層７１は、複数層の金属層を含むことができるが、反射層７１を構成する金属には、Ａｕの他、Ａｌ、Ｐｔ、Ｔｉ、Ａｇなどを用いることができる。例えば、反射層７１はＡｕのみからなる単一層であってもよいし、反射層７１にＡｕ金属層が２層以上含まれていてもよい。後続の接合工程における接合を確実に行うため、反射層７１の最表層（半導体積層体４０と反対側の面）を、Ａｕ金属層とすることが好ましい。
【００６２】
図４のＳ７０を参照すると、例えば、配電部６０（上記間隙が設けられている場合は間隙を含む）上に、Ａｌ、Ａｕ、Ｐｔ、Ａｕの順に各金属層を成膜することで、反射層７１を形成することができる。反射層７１におけるＡｕ金属層の１層の厚みを、例えば４００ｎｍ〜２０００ｎｍとすることができ、Ａｕ以外の金属からなる金属層の厚みを、例えば５ｎｍ〜２００ｎｍとすることができる。蒸着法などの一般的な手法を用いることにより、反射層７１を成膜して形成することができる。
【００６３】
＜接合工程＞
図５のＳ８０を参照する。接合工程において、先に形成した反射層７１を、少なくとも金属接合層７９を介して支持基板８０と接合する。この接合工程に先立ち、支持基板８０の表面には、予め金属接合層７９を、スパッタ法や蒸着法などにより形成しておけばよい。例えば、この金属接合層７９と、反射層７１とを対向配置して貼り合せ、２５０℃〜５００℃程度の温度で加熱圧縮接合を行うことで、両者の接合を行うことができる。
【００６４】
＜＜金属接合層＞＞
Ｔｉ、Ｐｔ、Ａｕなどの金属や、金と共晶合金を形成する金属（Ｓｎなど）を用いて金属接合層７９を形成することができ、これらを積層して金属接合層７９を形成することが好ましい。例えば、支持基板８０の表面から順に、厚み４００ｎｍ〜８００ｎｍのＴｉ、厚み５ｎｍ〜２０ｎｍのＰｔ、厚み７００〜１２００ｎｍのＡｕを積層して金属接合層７９を形成することができる。なお、反射層７１と金属接合層７９とで接合する場合、確実な接合を行うため、金属接合層７９の最表層をＡｕ金属層とし、反射層７１の最表層もＡｕとして、Ａｕ−Ａｕ拡散によるＡｕ同士での接合を行うことが好ましい。
【００６５】
＜＜支持基板＞＞
支持基板８０は、成長用基板１０とは異種の基板であればよく、ＳｉやＧｅなどの半導体基板やＭｏやＣｕ−Ｗなど金属基板のほか、ＡｌＮなどのセラミックス基板がベースとなったサブマウント基板を用いることもできる。上述した接合法を用いるため、支持基板８０は、形成する各半導体層と格子不整合してもよい。また、支持基板８０は、用途によっては絶縁性でもよいものの、導電性基板であることが好ましい。加工性や価格の面からＳｉ基板を支持基板８０に用いることが好ましい。Ｓｉ基板を用いることで、支持基板８０の厚みを、従来よりも大幅に小さくすることもでき、種々の半導体デバイスとの組み合わせた実装にも適している。また、Ｓｉ基板はＩｎＡｓ基板に比べて放熱性の点でも有利である。
【００６６】
＜基板除去工程＞
図５のＳ９０を参照する。基板除去工程において、成長用基板１０を除去する。なお、ここで言う「除去」とは、成長用基板１０の「完全除去」に限られない。本工程の「除去」後にエッチングストップ層３０が露出し、エッチングストップ層３０とともに成長用基板１０を容易に除去できる程度であれば、成長用基板１０の一部残存は許容される。成長用基板１０としてＩｎＡｓ基板を用いる場合、エッチングストップ層３０を利用して成長用基板１０を除去するためには、成長用基板１０を濃塩酸のみでエッチングしてもよいし、エッチングストップ層３０が露出する前の段階では、濃塩酸以外のエッチング液を使用することもできる。例えば硫酸−過酸化水素混合液及び塩酸−過酸化水素混合液などを用いても、ＩｎＡｓをエッチングすることは可能である。しかしながら、これらの混合液からなるエッチング液はエッチングストップ層３０までもエッチングする。そのため、上記混合液のみではエッチングを所定の位置で止めることが困難である。したがって、成長用基板１０を除去する工程において、エッチングストップ層３０を露出させる最終段階では濃塩酸のみでエッチングすることが好ましい。また、同様にウェットエッチング以外の方法、例えばドライエッチングや研削などの機械加工でＩｎＡｓの一部を除去してもよい。ＩｎＡｓ基板は、８Ｍ以上の濃塩酸（例えば１２Ｍの濃塩酸）を用いてウェットエッチングにより最終的に除去することができ、少なくともエッチングストップ層３０によってエッチングを終了させることができる。なお、エッチングストップ層３０はＧａＡｓＳｂ系ＩＩＩ−Ｖ族化合物半導体であるため、濃塩酸では除去されない。例えばアンモニア−過酸化水素混合液を用いてウェットエッチングによりエッチングストップ層３０を除去することができる。
【００６７】
−エッチング条件−
上記のとおり、成長用基板１０がＩｎＡｓ基板である場合、８Ｍ以上の濃塩酸（例えば１２Ｍの濃塩酸）を用いてこれをウェットエッチングできる。しかし、そのエッチング速度は遅く、生産性を考慮すると、以下のエッチング条件を採用することが好ましい。例えば、１２Ｍの濃塩酸からなるエッチング液の液温を３５℃以上に保持することでエッチングレートを上げ、短時間でＩｎＡｓ基板を除去することは、生産性の点から好ましい。また、エッチングレートが速く、かつ異方性が無く平坦にエッチングできるエッチング液（例えば硫酸−過酸化水素混合液）を使用してＩｎＡｓ基板を途中まで除去した後、エッチングストップ層３０を露出させる最終段階でエッチング選択性のある濃塩酸によってＩｎＡｓ基板を完全に除去することも好ましい。
【００６８】
−初期バッファ層除去工程及びエッチングストップ層除去工程−
なお、図６のＳ１００を参照すると、初期バッファ層２０を設ける場合は、その半導体組成に応じたエッチング条件を用いて初期バッファ層２０を除去することができる。初期バッファ層２０がＩｎＡｓの場合は、成長用基板１０とともに除去される。次いで、エッチングストップ層３０を除去してもよい。
【００６９】
＜粗面化処理工程＞
粗面化処理工程では、ｎ型クラッド層４１の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値となるように粗面化する。なお、当該光取出し面の表面の凹凸パターンがランダムな粗面となるよう粗面化してもよい。図６のＳ１１０及び図７のＳ１２０を参照しつつ、粗面化処理工程を説明する。
【００７０】
まず、ｎ型クラッド層４１上にフォトレジストなどを形成しつつ、スパッタ法、電子ビーム蒸着法、抵抗加熱法などによりｎ型電極９１を形成すると、このｎ型電極９１をｎ型クラッド層４１の粗面化を行うためのマスクとして利用することができる。ｎ型クラッド層４１の表面のうち、ｎ型電極９１を形成した部分以外がｎ型クラッド層４１の光取出し面となるため、当該光取出し面をエッチングするなどして粗面化する。使用するエッチング液には硝酸を使用することが好ましい。粗面化処理に使用する硝酸としては、１１Ｍ〜２０Ｍ（ｍｏｌ／Ｌ）の濃度の硝酸を使用することが好ましく、１２Ｍ〜１６Ｍ（ｍｏｌ／Ｌ）の濃度の硝酸を使用することがより好ましい。１１Ｍ未満の濃度の硝酸では、エッチング速度が速くエッチング面が平坦に近くなる恐れがあり、２１Ｍ以上の濃度の濃硝酸では、エッチング速度が遅くなりすぎて粗面化に時間がかかる恐れがあるためである。また、硝酸の液温は５℃〜３０℃の範囲内の温度とすることが好ましい。エッチング時間は、濃度や液温によって適切なエッチング時間を選択すればよく、例えばウエハ全体を５秒〜６０秒間浸漬することで、ｎ型クラッド層４１の粗面化を行うことができる。粗面化の程度は、エッチング液の保持温度及び濃度を調整して、上記条件を満足するよう調整すればよい。なお、図７のＳ１２０ではｎ型クラッド層４１の上面のみに粗面化した模式図を図示しているが、半導体積層体の一部（例えばダイシング予定位置）をエッチング除去または切削する工程を粗面化処理の前に追加することにより、ｎ型クラッド層４１の側面も粗面化することが好ましい。こうして、半導体発光素子２００を製造することができる。なお、粗面化処理を行うにあたり、エッチング液に浸ける前に、一時的にｎ型電極９１を被覆する保護膜を形成しても良い。ｎ型電極９１を被覆する保護膜としては、一時的な形成と除去が容易なレジストなどを使用することができ、ｎ型電極９１の上面と側面とを被覆する最小限の面積で形成することが好ましい。粗面化処理においてｎ型クラッド層４１とｎ型電極９１と間の接合部分に対するエッチング量が大きいと、ｎ型電極９１が剥離する恐れがあるため、一時的に保護膜を形成することは、Ｒａが大きい場合のｎ型電極９１の剥離予防に効果がある。
【００７１】
こうして製造された半導体発光素子２００は、支持基板８０と、支持基板８０上の金属接合層７９と、金属接合層７９上の反射層７１と、反射層７１上のｐ型クラッド層４７と、ｐ型クラッド層４７上の活性層４５と、活性層４５上のｎ型クラッド層４１と、を備えｎ型クラッド層４１を光取出し側とする。そして、ｎ型クラッド層４１の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値である。
【００７２】
なお、この粗面化処理工程において、本発明効果を確実に得るために、光取出し面の表面の算術平均粗さＲａが０．１μｍ以上０．４μｍ以下、かつ、スキューネスＲｓｋが０．１以上０．７以下となるよう粗面化することも好ましい。
【００７３】
また、図７のＳ１２０に図示したとおり、支持基板８０の裏面にｐ型電極９５を設けてもよい。ｐ型電極９５の形成は粗面化処理の前後いずれでもよい。
【００７４】
＜＜保護膜形成工程＞＞
また、図示しないが、粗面化処理工程の後、ｎ型クラッド層４１の光取出し面上に、保護膜を設けて、半導体発光素子を得てもよい。保護膜は、プラズマＣＶＤ法及びスパッタ法などの、公知の手法を適用することが可能である。保護膜はＳｉＯ2、ＳｉＮ、ＩＴＯ及びＡｌＮなどを用いることができる。保護膜は、ｎ型クラッド層４１と、空気間の屈折率差を抑制して、光取出しを高める効果を有するためである。なお、半導体積層体４０の側面を保護する保護膜をさらに設けてもよい。
【００７５】
また、図示しないが、エッチングストップ層３０をコンタクト層として利用し、ｎ型クラッド層４１と、ｎ型電極９１との間にエッチングストップ層３０を残すことも好ましい形態である。
【００７６】
なお、上述の半導体発光素子２００の製造方法の例では、説明の便宜のため、第２導電型クラッド層４１を「ｎ型クラッド層４１」、第１導電型クラッド層４７を「ｐ型クラッド層４７」と記載したが、成長用基板１０上に形成される各半導体層の導電型をｎ型／ｐ型で逆転可能であることは、当然に理解される。
【００７７】
また、上述の製造方法の例では、接合型の半導体発光素子２００の製造方法を説明してきたが、本発明による粗面化条件による効果は、非接合型の半導体発光素子にも適用可能である。非接合型について、先に説明した図１の符号を参照すると、本発明の他の例に従う半導体発光素子の製造方法は、基板１５上に、ＤＢＲ構造をもつ反射層７５、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなる第１導電型クラッド層４７、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層４０、並びにＩｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなるからなる第２導電型クラッド層４１を順次形成する第１工程と、前記第２導電型クラッド層４１の光取出し面の表面における算術平均粗さＲａが０．０７μｍ以上０．７μｍ以下、かつ、スキューネスＲｓｋが正の値となるよう粗面化する第２工程と、を含む。また、前記表面の凹凸パターンがランダムな粗面となるよう粗面化することも好ましい。本発明効果を確実に得るため、この第２工程において、前記光取出し面の表面の算術平均粗さＲａが０．１μｍ以上０．４μｍ以下、かつ、スキューネスＲｓｋが０．１以上０．７以下となるよう粗面化することが好ましい。なお、接合型と非接合型とを比較すると、接合型の方が発光効率を大きくすることができる。
【００７８】
さらにまた、非接合型について、上述の説明と同様に図１の符号を参照すると、本発明の他の例に従う半導体発光素子の製造方法は、基板１５上に、ＤＢＲ構造をもつ反射層７５、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなる第１導電型クラッド層４７、発光中心波長が３４００ｎｍ以上４５００ｎｍ以下の活性層４０、並びにＩｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなるからなる第２導電型クラッド層４１を順次形成する第１工程と、前記第２導電型クラッド層４１の光取出し面に対して硝酸を用いて粗面化する第２工程と、を含む。さらに、本発明効果を確実に得るため、この第２工程において、１１Ｍ〜２０Ｍ（ｍｏｌ／Ｌ）の濃度の硝酸を用いて粗面化することが好ましい。第１工程及び第２工程の詳細については先に説明した各工程を適宜適用することができるため、重複する説明を省略する。
【００７９】
ＩｎＡｓよりも短波長な発光素子に用いられるＧａＡｓ及びＡｌＧａＡｓに対して硝酸を使用して粗面化した場合、スキューネスＲｓｋが負の値の粗面となる。Ａｌ及びＧａを含まないＩｎＡｓＳｂＰ及びＩｎＡｓに対して粗面化処理を行う場合に、どのようなエッチング液をどのような濃度で使用すればよいかは公知でなかった。本発明者らは上述した第２導電型クラッド層の粗面条件（表面粗さＲａ及びスキューネスＲｓｋ）を鋭意検討するなかで、上述した濃度の硝酸を用いることにより、発光スペクトル中のマルチピークを緩和して単一ピークとできることを知見した。
【実施例】
【００８０】
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
【００８１】
（実施例１）
以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。図２〜図７に示した接合型の半導体発光素子の製造方法のフローチャートに従って、実施例１に係る半導体発光素子を作製した。具体的には以下のとおりである。
【００８２】
まず、アンドープのＩｎＡｓ基板（基板厚：４７５μｍ）の（１００）面上に、アンドープのＩｎＡｓ層（初期バッファ層）を１００ｎｍ形成した。次に、アンドープのＧａＳｂ層（膜厚０．９ｎｍ）とＧａＡｓ0.34Ｓｂ0.66層（膜厚０．１ｎｍ）を１００ペア積層した超格子積層体（エッチングストップ層）を形成した。次いで、超格子積層体上に、アンドープのｎ型ＩｎＡｓクラッド層（膜厚３μｍ）、主発光波長４１００ｎｍの量子井戸構造の活性層（合計膜厚１．６μｍ）、Ｚｎドープのｐ型ＡｌＩｎＡｓ電子ブロック層（膜厚：１５ｎｍ）、Ｚｎドープのｐ型ＩｎＡｓ層クラッド層（膜厚：１μｍ）をＭＯＣＶＤ法により順次形成した。なお、量子井戸構造の活性層の形成にあたり、ＩｎＡｓ0.99Ｐ0.01障壁層（膜厚：３０ｎｍ）形成後に、ＩｎＡｓ0.85Ｓｂ0.15井戸層（膜厚：１０ｎｍ）及びＩｎＡｓ0.15Ｐ0.85障壁層（膜厚：３０ｎｍ）の順に４０層ずつ交互に積層し、最初の障壁層を含めて４０．５ペアとした。なお、実施例１においてアンドープで成長させたＩｎＡｓクラッド層はＴｅを１×１０16ａｔｏｍｓ／ｃｍ3含んでおり、ｎ型であったので上記のとおり「ｎ型ＩｎＡｓクラッド層」と記載し、ｎ型クラッド層とも記載する。
【００８３】
次に、プラズマＣＶＤ法によりｐ型ＩｎＡｓクラッド層上の全面にＳｉＯ2からなる透明絶縁層（膜厚：５５０ｎｍ）を形成した。その上に平面視してｎ型電極の電極パターン（図１１（Ａ）参照）と互い違いになるようパターンをレジストにより形成し、ＢＨＦによるウェットエッチングでＳｉＯ2を一部除去して貫通孔を形成し、ｐ型ＩｎＡｓクラッド層を露出させた。次いで、この貫通孔内にｐ型オーミック電極部（Ｔｉ／Ａｕ、合計厚み：５４０ｎｍ）を蒸着し、レジストパターンをリフトオフすることで透明絶縁層とｐ型オーミック電極部を並列に形成して、配電部（電流拡散層として機能する）を形成した。
【００８４】
次に、配電部上の全面に、金属反射層（Ａｌ／Ａｕ／Ｐｔ／Ａｕ）を蒸着法により形成した。金属反射層の各金属層の厚みは、順に１０ｎｍ、６５０ｎｍ、１００ｎｍ、９００ｎｍである。
【００８５】
一方、支持基板となる導電性Ｓｉ基板（基板厚：２００μｍ）上に、金属接合層（Ｔｉ／Ｐｔ／Ａｕ）を形成した。金属接合層の各金属層の厚みは、順に６５０ｎｍ、２０ｎｍ、９００ｎｍである。
【００８６】
これら金属反射層及び金属接合層を対向配置して、３００℃で加熱圧縮接合を行った。そして、ビーカーに入れた濃度１２Ｍの濃塩酸（関東化学株式会社製）の中にウエハ全体を沈め、少なくともＩｎＡｓ基板、初期バッファ層及びエッチングストップ層の部分が濃塩酸に浸かるようにして６時間浸漬することにより、ＩｎＡｓ基板及び初期バッファ層を除去してＧａＳｂ層とＧａＡｓ0.34Ｓｂ0.66層からなる超格子積層体（エッチングストップ層）を露出させた。次いで、純水により洗浄し乾燥させた後、この超格子積層体（エッチングストップ層）をアンモニア−過酸化水素混合液を用いてウェットエッチングして除去し、ｎ型ＩｎＡｓクラッド層を露出させた。
【００８７】
次に、ｎ型ＩｎＡｓクラッド層上に、ｎ型電極（Ｔｉ（膜厚：１５０ｎｍ）／Ａｕ（膜厚：１２５０ｎｍ））を、レジストパターン形成、ｎ型電極の蒸着、レジストパターンのリフトオフによりパターンで形成した。図１１（Ａ）に、後記粗面化処理後のｎ型電極の写真を示す。
【００８８】
そして、Ｓｉ基板の裏面側に裏面電極（Ｔｉ（厚み：１０ｎｍ）／Ｐｔ（厚み：５０ｎｍ）／Ａｕ（厚み：２００ｎｍ））を形成し、３００℃で１分間熱処理することで合金化を行った。その後、８℃に保った１３Ｍ硝酸（関東化学株式会社製）溶液中にウエハ全体を５秒間浸漬し、最表面のｎ型ＩｎＡｓクラッド層の粗面化を行った。その後、アンモニア水中に１分間浸漬した後に、純水によって２分以上洗浄を行った。
【００８９】
最後に、ダイシングによるチップ個片化を行って、実施例１に係る半導体発光素子を作製した。なお、チップサイズは５００μｍ×５００μｍである。図１１（Ａ）に、ｎ型電極及び粗面化後のｎ型ＩｎＡｓクラッド層表面を撮影した写真を示す。
【００９０】
（実施例２）
合金化後の粗面化処理において硝酸温度を７℃としたこと以外は実施例１と同様に実施し、実施例２に係る半導体発光素子を作製した。
【００９１】
（実施例３）
合金化後の粗面化処理において硝酸温度を１０℃に変更した。さらに、粗面化処理前に、ｎ型電極を覆うようにレジストパターンを形成して電極を保護し、粗面化処理での洗浄後に電極を保護していたレジストを除去する工程を追加した。これら以外は実施例１と同様に実施し、実施例３に係る半導体発光素子を作製した。
【００９２】
（実施例４）
合金化後の粗面化処理において硝酸温度を３０℃に変更した。さらに、粗面化処理前に、ｎ型電極を覆うようにレジストパターンを形成して電極を保護し、粗面化処理での洗浄後に電極を保護していたレジストを除去する工程を追加した。これら以外は実施例１と同様に実施し、実施例４に係る半導体発光素子を作製した。
【００９３】
（比較例１）
ｎ型ＩｎＡｓクラッド層表面に粗面化処理を行わなかった以外は、実施例１と同様にして比較例１に係る半導体発光素子を作製した。図１１（Ｂ）に、ｎ型電極及びｎ型ＩｎＡｓクラッド層表面を撮影した写真を示す。
【００９４】
（比較例２）
以下に説明する粗面化処理を行った以外は、実施例１と同様にして比較例２に係る半導体発光素子を作製した。比較例２は、特開２０１８−１０１６７５号公報を参照し、ｎ型ＩｎＡｓクラッド層の表面に凹凸パターンを作成したものである。
【００９５】
比較例２では合金化処理後に、ｎ型ＩｎＡｓクラッド層表面にポジ型のフォトレジストによる規則的なパターン形成を行った。続いて、リン酸と過酸化水素水の混合液系のエッチング液（リン酸：過酸化水素酸＝１：１）を用いて１分間揺動し、ｎ型ＩｎＡｓクラッド層の一部をエッチングした。この結果、凹凸パターンが形成された。図１１（Ｃ）に、ｎ型電極及び粗面化後のｎ型ＩｎＡｓクラッド層表面を撮影した写真を示す。
【００９６】
＜粗面の粗さ測定＞
実施例１〜４及び比較例１、２における粗面化処理後（ただし、比較例１においては粗面化処理なし）のチップ（ダイシング後のウェハ）について、Ｔｅｎｃｏｒ社製の接触式段差計「Ｐ−６」を用いて、ｎ型クラッド層表面の粗面形状の測定を行った。用いる針の形状は触針先端半径２μｍとし、触針圧２ｍｇでスキャン速度２μｍ／ｓｅｃとし、サンプリング周波数は５０Ｈｚとした。測定距離（基準長さ）は、２００μｍとした。表面粗さＲａの値とスキューネスＲｓｋの値は、当該段差計により自動的に算出される。
【００９７】
代表例として、実施例１、２及び比較例２における段差計のデータを図８（Ａ）〜（Ｃ）にそれぞれ示す。
【００９８】
実施例１〜２では、いずれもランダムな形状の凹凸が形成され、山も谷も尖っているのに対し、比較例２ではパターン形成を行っているために、凹凸のピッチが揃っており、凹部の谷も深い。なお、比較例１では粗面化処理していないので平坦である。段差計のデータ測定時において、ＩＳＯ  ４２８７−１９９７に基づくＡｍｐｌｉｔｕｄｅ  ｐａｒａｍｅｔｅｒｓ（Ｒｐ、Ｒｖ、Ｒｚ、Ｒｃ、Ｒｔ、Ｒａ、Ｒｑ、Ｒｓｋ、Ｒｋｕ）が自動的に算出された。その中のＲａとＲｓｋについて、下記表１に示す。また、図８（Ａ）及び図８（Ｂ）より、実施例１〜２は光取り出し側の表面において比較例２のようなピッチが規則的な溝が形成されていない部分が観察されないため、「ランダムな粗面」であると評価した。
【００９９】
【表１】
0006903210.tif 000002
【０１００】
＜出力とＶｆの評価＞
実施例１〜４及び比較例１、２のそれぞれの半導体発光素子を、トランジスタアウトラインヘッダー（ＴＯ−１８）上に銀ペーストを用いてマウントし、金ワイヤを用いて上面電極をボンディングした。そして、実施例及び比較例の発光出力（Ｐｏ）及び順方向電圧（Ｖｆ）を、それぞれ電流３００ｍＡを流すことで測定した。なお、発光出力（Ｐｏ）の測定には積分球を用いた。また、順方向電圧（Ｖｆ）は、３００ｍＡを流すときの定電流電圧装置（エーディーシー社製：型番６２４３）の電圧値とした。３個を測定したときの平均値を、表１に併せて示す。
【０１０１】
＜発光スペクトルの評価＞
電流３００ｍＡを流し、ＡＲＣｏｐｔｉｘ製のＦＴ−ＩＲ干渉計（型番：ＦＴＩＲ−ＯＥＭ０００−ＺＮＳＥ−ＵＳＢ、検出器：ＦＴＩＲ−ＯＥＭ０００−０６０−２ＴＥ）を用いて、実施例１〜４及び比較例１、２の半導体発光素子の波長２０００〜６０００ｎｍの範囲の発光スペクトルをそれぞれ測定した。なお、２０００〜６０００ｎｍでの発光スペクトル測定における波長間隔は１．６ｎｍ〜１４．６ｎｍの範囲内である。
【０１０２】
測定された発光スペクトルを、以下の基準で評価した。発光スペクトルの縦軸（発光強度）を、最大強度を１とした相対強度で線形軸表示とした場合の、相対強度が０．１以上の発光強度をもつ波長域において、発光スペクトルの中で発光強度が最大となる中心波長の発光ピーク以外にも発光ピーク（傾きが０となる極大値）が見られる場合をマルチピークありとした。中心波長の発光ピーク以外に発光ピークが見られず単一ピークである場合をマルチピークなしとした。
【０１０３】
代表例として実施例１、比較例１及び比較例２の発光スペクトルを図９（Ａ）〜（Ｃ）にそれぞれ示す。また、実施例１における発光ピーク波長（λｐ）は４１５０ｎｍであった。実施例２の発光スペクトルは実施例１とほぼ同じである。
【０１０４】
表１及び図９の結果から、実施例１〜４のように、半導体発光素子の光取り出し面の表面の凹凸形状及び表面パラメータが本発明条件を満足すれば、マルチピークなしとなり、発光スペクトルは単一ピークになることが分かった。
また、実施例１と実施例３を比較すると、表面粗さＲａが大きい方の発光出力が大きくなる傾向がみられる一方、表面粗さＲａが０．４を超える実施例４では、電流の横方向の広がりに影響が出てＶｆの値が増加してしまう傾向がみられている。
【０１０５】
上記実施例１〜４及び比較例１、２について、粗面の粗さの３次元情報を以下のとおりにして取得した。
【０１０６】
＜３次元での粗面の粗さ測定＞
形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製  ＶＫ−Ｘ１０００／１１００）を用いて、粗面化処理後（ただし、比較例１においては粗面化処理なし）のチップ（ダイシング後）におけるｎ型クラッド層表面の粗面形状の測定を行った。レンズ倍率は１５０倍とし、画素数は２０４８×１５３６とした。
【０１０７】
データ測定時において、ＩＳＯ  ２５１７８に基づく面粗さのパラメータ（Ｓａ、Ｓｚ、Ｓｔｒ、Ｓｐｃ、Ｓｄｒ、Ｓｓｋなど）が自動的に算出される。それらの値を下記表２に示す。また、代表例として、実施例１、２及び比較例２における粗面化処理後のｎ型クラッド層表面の顕微鏡写真を図１０（Ａ）〜（Ｃ）にそれぞれ示す。図１０（Ａ）、図１０（Ｂ）に示すように、実施例１のｎ型クラッド層の表面には、ランダムな粗面が形成されていることが観察された。一方、図１０（Ｃ）に示すように、比較例２のｎ型クラッド層の表面においては、平坦パターン部分（Ｒａが０．０１０μｍ以下）と溝部とが特定のパターンで配列していることが観察され、ランダムな粗面ではないことが確認された。
【０１０８】
【表２】
0006903210.tif 000003
【産業上の利用可能性】
【０１０９】
本発明によれば、Ｉｎ及びＡｓを少なくとも含むＩｎＡｓＳｂＰ系ＩＩＩ−Ｖ族化合物半導体からなるクラッド層を含む半導体発光素子において、発光スペクトル中のマルチピークを緩和して単一ピークにすることのできる半導体発光素子及びその製造方法を提供することができる。
【符号の説明】
【０１１０】
１０            成長用基板
１５            基板
２０            初期バッファ
３０            エッチングストップ層
４１            第２導電型（ｎ型）クラッド層
４５            活性層
４５ｗ          井戸層
４５ｂ          障壁層
４７            第１導電型（ｐ型）クラッド層
６０            配電部
６１            透明絶縁層
６１Ａ          貫通孔
６５            オーミック金属部
７１            反射層
７５            反射層
７９            金属接合層
８０            支持基板
９１            上面（ｎ型）電極
９５            裏面（ｐ型）電極
９９            保護膜
１００            半導体発光素子
２００            半導体発光素子
【図１】
0006903210.tif 000004
【図２】
0006903210.tif 000005
【図３】
0006903210.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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