(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
第２導電型のボディ領域と、
第１導電型のソース領域と、
前記ボディ領域を前記ドリフト層の厚さ方向に貫通するゲートトレンチ内に設けられたゲート絶縁膜と、
前記ゲートトレンチ内に設けられ、前記ソース領域に対して、前記ゲート絶縁膜を介して対向するように設けられたゲート電極と、
前記ゲート絶縁膜の下方に設けられた第２導電型の第１底部保護領域と、
前記ゲートトレンチの延伸方向において第１の間隔で複数設けられ、前記第１底部保護領域と前記ボディ領域とを電気的に接続する第２導電型の第１接続領域と、
前記ボディ領域を前記ドリフト層の厚さ方向に貫通するショットキートレンチ内に設けられ、前記ショットキートレンチの側面にショットキー界面が形成されたショットキー電極と、
前記ショットキー電極の下方に設けられた第２導電型の第２底部保護領域と、
前記ショットキートレンチの延伸方向において前記第１の間隔よりも小さい第２の間隔で複数設けられ、前記第２底部保護領域と前記ボディ領域とを電気的に接続する第２導電型の第２接続領域と、
を備えた半導体装置。
【請求項２】
前記第１接続領域は、前記ゲートトレンチの両側面に設けられる、
請求項１に記載の半導体装置。
【請求項３】
前記第２接続領域は、前記ショットキートレンチの両側面に設けられる、
請求項１または２に記載の半導体装置。
【請求項４】
前記ショットキートレンチの延伸方向における前記第２接続領域のそれぞれの長さは、前記ゲートトレンチの延伸方向における前記第１接続領域のそれぞれの長さよりも長い、
請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２接続領域は、第２導電型の不純物濃度が前記第１接続領域よりも高い、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１接続領域の下方に設けられ、前記第１接続領域よりも第２導電型の不純物濃度が低い、第２導電型の第１電界緩和領域をさらに備える、
請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１電界緩和領域は、前記第１底部保護領域の下方に設けられる、
請求項６に記載の半導体装置。
【請求項８】
前記第２接続領域の下方に設けられ、前記第２接続領域よりも第２導電型の不純物濃度が低い、第２導電型の第２電界緩和領域をさらに備える、
請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２電界緩和領域は、前記第２底部保護領域の下方に設けられる、
請求項８に記載の半導体装置。
【請求項１０】
前記ゲートトレンチの延伸方向において前記第１接続領域の間に設けられ、第１導電型の不純物濃度が前記ドリフト層よりも高い第１低抵抗領域をさらに備える、
請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記ショットキートレンチの延伸方向において前記第２接続領域の間に設けられ、第１導電型の不純物濃度が前記ドリフト層よりも高い第２低抵抗領域をさらに備える、
請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ゲートトレンチの延伸方向において前記第１接続領域の間に設けられ、第１導電型の不純物濃度が前記ドリフト層よりも高い第１低抵抗領域をさらに備え、
前記第２低抵抗領域は、第１導電型の不純物濃度が前記第１低抵抗領域よりも高い、
請求項１１に記載の半導体装置。
【請求項１３】
前記ドリフト層は、半導体材料としてワイドバンドギャップ半導体が用いられる、
請求項１から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記ドリフト層は、＜１１−２０＞方向に０°より大きいオフ角が設けられた主面を有し、半導体材料として炭化珪素が用いられ、
前記ゲートトレンチおよび前記ショットキートレンチは、＜１１−２０＞方向に平行に設けられる、
請求項１から１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記ゲートトレンチおよび前記ショットキートレンチは、前記ドリフト層の厚み方向における深さが同じである、
請求項１から１４のいずれか１項に記載の半導体装置。
【請求項１６】
請求項１から１５のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【請求項１７】
第１導電型のドリフト層の上層部に第２導電型のボディ領域を形成する工程と、
前記ボディ領域の上層部に選択的に第１導電型のソース領域を形成する工程と、
前記ソース領域および前記ボディ領域を貫通して前記ドリフト層へと達するゲートトレンチを形成する工程と、
前記ボディ領域を貫通して前記ドリフト層へと達するショットキートレンチを形成する工程と、
前記ゲートトレンチの下方に第２導電型の第１底部保護領域を形成する工程と、
前記ショットキートレンチの下方に第２導電型の第２底部保護領域を形成する工程と、
前記ゲートトレンチの延伸方向において第１の間隔をあけて周期的に開口されたマスクを用いて、前記ゲートトレンチの側面に対して斜め方向にイオン注入を行い、前記ボディ領域と前記第１底部保護領域とを接続するように第２導電型の第１接続領域を複数形成する工程と、
前記ショットキートレンチの延伸方向において前記第１の間隔よりも小さい第２の間隔をあけて周期的に開口されたマスクを用いて、前記ショットキートレンチの側面に対して斜め方向にイオン注入を行い、前記ボディ領域と前記第２底部保護領域とを接続するように第２導電型の第２接続領域を複数形成する工程と、
前記ゲートトレンチの底部および側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ゲートトレンチを埋め込むようにゲート電極を形成する工程と、
前記ショットキートレンチ内にショットキー電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項１８】
第１導電型の第１ドリフト層の上層部に、第２導電型の第１底部保護領域および第２導電型の第２底部保護領域をイオン注入により選択的に形成する工程と、
前記第１ドリフト層、前記第１底部保護領域、および前記第２底部保護領域の上に、第１導電型の第２ドリフト層をエピタキシャル成長により形成する工程と、
前記第２ドリフト層の上層部に第２導電型のボディ領域を形成する工程と、
前記ボディ領域の上層部に選択的に第１導電型のソース領域を形成する工程と、
前記ソース領域および前記ボディ領域を貫通して前記第１底部保護領域へと達するゲートトレンチを形成する工程と、
前記ボディ領域を貫通して前記第２底部保護領域へと達するショットキートレンチを形成する工程と、
前記ゲートトレンチの延伸方向において第１の間隔をあけて周期的に開口されたマスクを用いて、前記ゲートトレンチの側面に対して斜め方向にイオン注入を行い、前記ボディ領域と前記第１底部保護領域とを接続するように第２導電型の第１接続領域を複数形成する工程と、
前記ショットキートレンチの延伸方向において前記第１の間隔よりも小さい第２の間隔をあけて周期的に開口されたマスクを用いて、前記ショットキートレンチの側面に対して斜め方向にイオン注入を行い、前記ボディ領域と前記第２底部保護領域とを接続するように第２導電型の第２接続領域を複数形成する工程と、
前記ゲートトレンチの底部および側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ゲートトレンチを埋め込むようにゲート電極を形成する工程と、
前記ショットキートレンチ内にショットキー電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項１９】
前記第１底部保護領域および前記第２底部保護領域を形成する工程よりも前に、前記第１ドリフト層の上層部に第２導電型の第１電界緩和領域および第２電界緩和領域をイオン注入により選択的に形成する工程をさらに備え、
前記第１底部保護領域は、第１電界緩和領域に接するように形成され、前記第２底部保護領域は、前記第２電界緩和領域に接するように形成される、
請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置、電力変換装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、半導体基体（半導体チップ）のおもて面側に、ゲートトレンチと、コンタクトトレンチと、を備えたトレンチ型ＳｉＣ−ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）がある。ゲートトレンチとは、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチである。コンタクトトレンチとは、ショットキー電極によるショットキー接合を有するＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）を埋め込んだトレンチである。【０００３】
この従来の半導体装置において、ゲートトレンチ、コンタクトトレンチは、ｐ型ベース層のｎ＋型炭化珪素基板側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層を貫通してｎ型高濃度領域に達する。ゲートトレンチは、奥行き方向（Ｘ−Ｘ’方向）に延びる平行したストライプ状の平面レイアウトに配置されている。また、コンタクトトレンチは、隣り合うゲートトレンチ間に、ゲートトレンチに平行に、かつゲートトレンチと離して、Ｘ−Ｘ’方向に延びるストライプ状の平面レイアウトに配置されている。【０００４】
上記のようなトレンチ構造を有する縦型ＭＯＳＦＥＴは、チャネルが基板表面に対して垂直に形成されるため、チャネルが基板表面に対して平行に形成されるプレーナ構造よりも単位面積当たりのセル密度を増やすことができ、単位面積当たりの電流密度を増やせるので、コスト面から有利である。また、同じオン抵抗（Ｒｏｎ）の素子同士で比べた場合、トレンチゲート構造は、炭化珪素基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造よりも素子面積（チップ面積）を小さくすることができる。【０００５】
一方、上記のようなＳＢＤを内蔵する構造では、内蔵ＳＢＤとＭＯＳＦＥＴとでドリフト領域を共用できるため外付けＳＢＤとＭＯＳＦＥＴとを合わせたチップ面積より小さくできる。また、ＳＢＤを内蔵する構造では、ＭＯＳＦＥＴのドレインの電圧がｐ型ベース層とｎ−型ドリフト層とで形成されるボディダイオードのビルトイン電圧以上になっても、ボディダイオードを構成するｐｎ接合付近の電位差は、ドリフト領域で電圧を保持するため低くなっており、ボディダイオードに電流が流れ難い。このため、外付けＳＢＤの場合と異なり、大電流までボディダイオードに電流が流れず、ボディダイオードのバイポーラ動作により経時的に特性が変化（経年劣化）して信頼性が低減してしまうことを抑制できる。【０００６】
上記の従来の半導体装置においては、さらに、ｎ−型ドリフト層のｎ＋型炭化珪素基板側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、ｐ＋型ベース領域が選択的に設けられている。ｐ＋型ベース領域は、ゲートトレンチ、コンタクトトレンチの下に形成されており、ｐ＋型ベース領域の幅はゲートトレンチ、コンタクトトレンチの幅よりも広い。また、ｐ＋型ベース領域は、ｐ型ベース層と離れて設けられる。ｐ＋型ベース領域は、ゲートトレンチ、コンタクトトレンチの底部においてゲート絶縁膜にかかる電界を緩和するために設けられている。【０００７】
なお、ｎ型高濃度領域は、ｎ＋型炭化珪素基板よりも低くｎ−型ドリフト層よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ型ドリフト層である。ｎ型高濃度領域は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１９―２１６２２４号公報（段落０００２−００１０、００２７−００３４、図１および図３）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳＢＤを内蔵するトレンチ型の半導体装置では、ｎ型半導体領域に露出しているトレンチ側面が高電界となりやすく、逆方向バイアス印加時には、当該部分に形成されるショットキー界面からのリーク電流が増大して素子の耐圧が悪化してしまう可能性がある。この問題に対し、ＳＢＤが形成される領域周辺のｎ型半導体領域を低濃度化することで、逆方向バイアス印加時におけるＳＢＤのリーク電流の増大を抑制できる。しかし、特許文献１に記載の半導体装置は、ゲートトレンチが形成される領域とコンタクトトレンチが形成される領域とで周囲の不純物層が同様に構成されているため、ｎ型高濃度領域を低濃度化して上記のリーク電流の増大を抑制しようとすると、ＭＯＳＦＥＴのオン抵抗が増大してしまう。すなわち、ＭＯＳＦＥＴとＳＢＤの特性のトレードオフを改善することが困難である。【００１０】
本開示は、上記のような課題を解決するためになされたもので、ＳＢＤを内蔵するトレンチ型の半導体装置において、素子のオン抵抗を低減しつつ、ＳＢＤのリーク電流増大を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本開示に係る半導体装置は、第１導電型のドリフト層と、第２導電型のボディ領域と、第１導電型のソース領域と、ボディ領域をドリフト層の厚さ方向に貫通するゲートトレンチ内に設けられたゲート絶縁膜と、ゲートトレンチ内に設けられ、ソース領域に対して、ゲート絶縁膜を介して対向するように設けられたゲート電極と、ゲート絶縁膜の下方に設けられた第２導電型の第１底部保護領域と、ゲートトレンチの延伸方向において第１の間隔で複数設けられ、第１底部保護領域とボディ領域とを電気的に接続する第２導電型の第１接続領域と、ボディ領域をドリフト層の厚さ方向に貫通するショットキートレンチ内に設けられ、ショットキートレンチの側面にショットキー界面が形成されたショットキー電極と、ショットキー電極の下方に設けられた第２導電型の第２底部保護領域と、ショットキートレンチの延伸方向において第１の間隔よりも小さい第２の間隔で複数設けられ、第２底部保護領域とボディ領域とを電気的に接続する第２導電型の第２接続領域と、を備える。【００１２】
本開示に係る半導体装置の製造方法は、第１導電型のドリフト層の上層部に第２導電型のボディ領域を形成する工程と、ボディ領域の上層部に選択的に第１導電型のソース領域を形成する工程と、ソース領域およびボディ領域を貫通してドリフト層へと達するゲートトレンチを形成する工程と、ボディ領域を貫通してドリフト層へと達するショットキートレンチを形成する工程と、ゲートトレンチの下方に第２導電型の第１底部保護領域を形成する工程と、ショットキートレンチの下方に第２導電型の第２底部保護領域を形成する工程と、ゲートトレンチの延伸方向において第１の間隔をあけて周期的に開口されたマスクを用いて、ゲートトレンチの側面に対して斜め方向にイオン注入を行い、ボディ領域と第１底部保護領域とを接続するように第２導電型の第１接続領域を複数形成する工程と、ショットキートレンチの延伸方向において第１の間隔よりも小さい第２の間隔をあけて周期的に開口されたマスクを用いて、ショットキートレンチの側面に対して斜め方向にイオン注入を行い、ボディ領域と第２底部保護領域とを接続するように第２導電型の第２接続領域を複数形成する工程と、ゲートトレンチの底部および側面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介してゲートトレンチを埋め込むようにゲート電極を形成する工程と、ショットキートレンチ内にショットキー電極を形成する工程と、を備える。【００１３】
また、本開示に係る半導体装置の製造方法は、第１導電型の第１ドリフト層の上層部に、第２導電型の第１底部保護領域および第２導電型の第２底部保護領域をイオン注入により選択的に形成する工程と、第１ドリフト層、第１底部保護領域、および第２底部保護領域の上に、第１導電型の第２ドリフト層をエピタキシャル成長により形成する工程と、第２ドリフト層の上層部に第２導電型のボディ領域を形成する工程と、ボディ領域の上層部に選択的に第１導電型のソース領域を形成する工程と、ソース領域およびボディ領域を貫通して第１底部保護領域へと達するゲートトレンチを形成する工程と、ボディ領域を貫通して第２底部保護領域へと達するショットキートレンチを形成する工程と、ゲートトレンチの延伸方向において第１の間隔をあけて周期的に開口されたマスクを用いて、ゲートトレンチの側面に対して斜め方向にイオン注入を行い、ボディ領域と第１底部保護領域とを接続するように第２導電型の第１接続領域を複数形成する工程と、ショットキートレンチの延伸方向において第１の間隔よりも小さい第２の間隔をあけて周期的に開口されたマスクを用いて、ショットキートレンチの側面に対して斜め方向にイオン注入を行い、ボディ領域と第２底部保護領域とを接続するように第２導電型の第２接続領域を複数形成する工程と、ゲートトレンチの底部および側面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介してゲートトレンチを埋め込むようにゲート電極を形成する工程と、ショットキートレンチ内にショットキー電極を形成する工程と、を備える。
【発明の効果】
【００１４】
本開示に係る半導体装置は、ゲートトレンチの延伸方向において第１の間隔で複数設けられ、第１底部保護領域とボディ領域とを電気的に接続する第２導電型の第１接続領域と、ショットキートレンチの延伸方向において第１の間隔よりも小さい第２の間隔で複数設けられ、第２底部保護領域とボディ領域とを電気的に接続する第２導電型の第２接続領域と、を備えるため、素子のオン抵抗を低減しつつ、ＳＢＤのリーク電流増大を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１の半導体装置におけるセル領域の断面模式図である。
【図２】実施の形態１の半導体装置におけるレイアウトを示す平面模式図である。
【図３】実施の形態１における半導体装置の製造工程を示す図である。
【図４】実施の形態１における半導体装置の製造工程を示す図である。
【図５】実施の形態１における半導体装置の製造工程を示す図である。
【図６】実施の形態１における半導体装置の製造工程を示す図である。
【図７】実施の形態１における半導体装置の製造工程を示す図である。
【図８】実施の形態１における半導体装置の製造工程を示す図である。
【図９】実施の形態１における半導体装置の製造工程を示す図である。
【図１０】実施の形態１の変形例１の半導体装置におけるレイアウトを示す平面模式図である。
【図１１】実施の形態１の変形例２の半導体装置におけるセル領域の断面模式図である。
【図１２】実施の形態２の半導体装置におけるセル領域の断面模式図である。
【図１３】実施の形態２における半導体装置の製造工程を示す図である。
【図１４】実施の形態２の変形例１の半導体装置におけるセル領域の断面模式図である。
【図１５】実施の形態２の変形例１における半導体装置の製造工程を示す図である。
【図１６】実施の形態２の変形例１における半導体装置の製造工程を示す図である。
【図１７】実施の形態２の変形例１における半導体装置の製造工程を示す図である。
【図１８】実施の形態２の変形例２の半導体装置におけるセル領域の断面模式図である。
【図１９】実施の形態２の変形例２における半導体装置の製造工程を示す図である。
【図２０】実施の形態２の変形例２における半導体装置の製造工程を示す図である。
【図２１】実施の形態３の半導体装置におけるセル領域の断面模式図である。
【図２２】実施の形態３の半導体装置におけるレイアウトを示す平面模式図である。
【図２３】実施の形態３における半導体装置の製造工程を示す図である。
【図２４】実施の形態３における半導体装置の製造工程を示す図である。
【図２５】実施の形態３の変形例１における半導体装置の製造工程を示す図である。
【図２６】実施の形態３の変形例１における半導体装置の製造工程を示す図である。
【図２７】実施の形態３の変形例２の半導体装置におけるセル領域の断面模式図である。
【図２８】実施の形態４の電力変換装置を適用した電力変換システムを示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本開示の実施の形態について、添付の図面を参照しながら説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同一または同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００１７】
また、各図面においては、特定の領域や各領域間の境界を示すために破線を図示している場合があるが、これらは説明の便宜上、または図面の理解を容易にするために記載しているものであって、各実施の形態の内容を何ら限定するものではない。
【００１８】
また、以下の説明では、「上」、「下」、「側」、「底」、「表」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
【００１９】
本開示において、構成要素の相互関係を「〜上」や「〜下」などの用語を用いて表現する場合、構成要素間に介在物が存在することを妨げるものではない。例えば、「Ａ上に設けられたＢ」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも、設けられていないものも含む。また、本開示において、「〜上」や「〜下」などの用語を用いて表現する場合、積層構造を念頭に置いた上下の概念も含む。例えば、「溝を覆うＡ上に設けられたＢ」と記載している場合、ＢはＡから見た溝面と逆方向に存在することの意味を含み、その意味の範囲内で横方向や斜め方向も含む。
【００２０】
以下の記載では、不純物の導電型に関して、第１導電型をｎ型、第２導電型をｐ型とした場合について説明するが、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「不純物濃度」とは各領域における不純物の最高値を示すものとする。
【００２１】
以下の記載において、ＭＯＳＦＥＴのドレインからソースに向けて流れる電流を順方向電流、その方向を順方向、またソースからドレインに向けて流れる電流を還流電流、その方向を逆方向などと呼ぶことにする。なお、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称する）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００２２】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、この材料は必ずしも酸化物には限定されない。
【００２３】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００２４】
実施の形態１．
＜構成＞
図１は、本開示の実施の形態１に係る半導体装置１０１におけるセル領域の一部の断面を示す断面模式図である。なお、半導体装置１０１は、図１に示すようなセル構造が、セル領域において繰り返し周期的に複数設けられている。
【００２５】
図１に示すように、半導体装置１０１は、基板１、ドリフト層２、ボディ領域３、ソース領域４、ボディコンタクト領域５、ゲートトレンチ６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９、ショットキートレンチ１０、ショットキー電極１２、ソース電極１３、ドレイン電極１４、第１底部保護領域１５、第２底部保護領域１６、第１接続領域１７、および第２接続領域１８を備えている。
【００２６】
ＭＯＳ領域１９は、ゲートトレンチ６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９を有する。ＳＢＤ領域２０は、ショットキートレンチ１０、ショットキー電極１２を有する。また、半導体層２１は、ドリフト層２とその上部または内部に形成された不純物領域である、ボディ領域３、ソース領域４、ボディコンタクト領域５、第１底部保護領域１５、第２底部保護領域１６、第１接続領域１７、および第２接続領域１８を含む。
【００２７】
基板１は、ｎ型のＳｉＣ（炭化珪素）半導体基板であり、例えば４Ｈのポリタイプを有する。基板１は、＜１１−２０＞軸方向に傾斜するオフ角θを有する（０００１）面としてもよい。この場合オフ角θとしては、例えば、１０°以下であれば良い。
【００２８】
基板１上には、ｎ型の不純物濃度が基板１よりも低い、ｎ型のドリフト層２が設けられている。ドリフト層２は、半導体材料としてＳｉＣ（炭化珪素）が用いられる。ドリフト層２は、半導体層２１の大部分を占めており、半導体層２１の主要部を構成する。基板１の主面が＜１１−２０＞軸方向に傾斜するオフ角θを有する（０００１）面である場合、ドリフト層２の主面も同様のオフ角θを有する（０００１）面となる。すなわち、ドリフト層２は、＜１１−２０＞軸方向に０°より大きいオフ角が設けられた主面を有することになる。
【００２９】
ドリフト層２の上層部には、ｐ型のボディ領域３が設けられている。ドリフト層２（ボディ領域３）の上層部には、ｎ型のソース領域４が選択的に設けられている。ソース領域４は、ｎ型の不純物濃度がドリフト層２よりも高い半導体領域である。また、ドリフト層２（ボディ領域３）の上層部には、ソース領域４に隣接して、ｐ型のボディコンタクト領域５が選択的に設けられている。ボディコンタクト領域５は、ｐ型の不純物濃度がボディ領域３よりも高い半導体領域である。
【００３０】
ＭＯＳ領域１９には、ボディ領域３をドリフト層２の厚さ方向に貫通するゲートトレンチ６が設けられている。ゲートトレンチ６は、半導体層２１の表面からソース領域４、ボディ領域３を貫通してドリフト層２に達するように形成されている。ゲートトレンチ６の底部は、典型的には面をなしているが、先端が細く尖った先細り形状であってもよい。また、ゲートトレンチ６の側面は、典型的には実質的に平行であるが、互いに傾斜しているテーパ形状であってもよい。
【００３１】
ゲートトレンチ６の底部および側面には、ゲート絶縁膜７が設けられている。また、ゲートトレンチ６内には、ゲート絶縁膜７を介してゲートトレンチ６内を充填するようにゲート電極８が設けられている。ゲート電極８は、ドリフト層２、ボディ領域３、およびソース領域４に対して、ゲート絶縁膜７を介して対向するように設けられる。ゲートトレンチ６上には、ゲート電極８を覆うように層間絶縁膜９が設けられている。
【００３２】
ＳＢＤ領域２０には、ボディ領域３をドリフト層２の厚さ方向に貫通するショットキートレンチ１０が設けられている。ショットキートレンチ１０は、半導体層２１の表面からソース領域４、ボディ領域３を貫通してドリフト層２に達するように形成されている。ショットキートレンチ１０は、ドリフト層２の厚み方向における深さがゲートトレンチ６と同じ深さになるように形成されている。ショットキートレンチ１０は、ドリフト層２の厚み方向に直交する方向におけるトレンチ幅が、ゲートトレンチ６と同じ幅になるように形成されている。ショットキートレンチ１０の底部は、典型的には面をなしているが、先端が細く尖った先細り形状であってもよい。また、ショットキートレンチ１０の側面は、典型的には実質的に平行であるが、互いに傾斜しているテーパ形状であってもよい。
【００３３】
なお、ショットキートレンチ１０は、ドリフト層２の厚み方向における深さがゲートトレンチ６と同じ深さになるように形成されるものに限られない。また、ショットキートレンチ１０は、ドリフト層２の厚み方向に直交する方向におけるトレンチ幅が、ゲートトレンチ６と同じ幅になるように形成されるものに限られない。ゲートトレンチ６とショットキートレンチ１０とは、ドリフト層２の厚み方向における深さが異なっていてもよいし、ドリフト層２の厚み方向に直交する方向におけるトレンチ幅が異なっていてもよい。これらのトレンチは、どちらのトレンチ幅が太くても細くてもよいし、どちらの深さが深くても浅くてもよく、各半導体装置の仕様によりそれぞれ異なる。
【００３４】
ショットキートレンチ１０内には、ショットキー電極１２が設けられている。ショットキー電極１２は、Ｔｉ（チタン）やＭｏ（モリブデン）等の金属から形成される。ショットキー電極１２は、ショットキートレンチ１０の底部または側面において、ドリフト層２、ボディ領域３、およびソース領域４に接しており、これらに電気的に接続されている。
【００３５】
ショットキー電極１２は、ショットキートレンチ１０の側面において、ドリフト層２とのショットキー接合を形成する。すなわち、ショットキー電極１２は、ショットキートレンチ１０の側面にドリフト層２とのショットキー界面２２を形成する。これにより、ショットキートレンチ１０の側面には、ショットキー電極１２とドリフト層２との寄生ショットキーバリアダイオード（以下、単にＳＢＤと称する）が形成される。
【００３６】
ＭＯＳ領域１９において、ソース領域４およびボディコンタクト領域５の上には、図示しないオーミック電極が形成されている。オーミック電極は、Ｎｉ（ニッケル）やＴｉ（チタン）等の金属と半導体層２１とのシリサイドであり、ソース領域４およびボディコンタクト領域５と接して、これらとオーミックコンタクトを形成する。
【００３７】
層間絶縁膜９、オーミック電極、およびショットキー電極１２の上には、これらを覆うようにソース電極１３が設けられている。ソース電極１３は、主成分がＡｌ（アルミニウム）である金属からなる電極である。ＭＯＳ領域１９において、ソース電極１３は、オーミック電極とともにおもて面側の主電極として機能する。ソース電極１３は、オーミック電極を介してソース領域４およびボディコンタクト領域５に電気的に接続されている。また、ＳＢＤ領域２０において、ソース電極１３は、ショットキー電極１２に接続されており、ショットキー電極１２とともにＳＢＤのアノード電極を構成する。
【００３８】
基板１において、ソース電極１３が設けられた面とは反対側の面には、Ｎｉ（ニッケル）金属からなるドレイン電極１４が設けられている。ソース電極１３は、基板１（半導体層２１）のおもて面（第１主面）側に設けられており、ドレイン電極１４は、基板１（半導体層２１）のおもて面に対向する裏面（第２主面）側に設けられる。
【００３９】
ゲートトレンチ６（ゲート絶縁膜７）の下方には、ゲートトレンチ６の延伸方向に沿ってｐ型の第１底部保護領域１５が設けられている。第１底部保護領域１５は、ゲートトレンチ６の底部に接しており、ゲートトレンチ６の底部全体を覆うように設けられている。また、ショットキートレンチ１０（ショットキー電極１２）の下方には、ショットキートレンチ１０の延伸方向に沿ってｐ型の第２底部保護領域１６が設けられている。第２底部保護領域１６は、ショットキートレンチ１０の底部に接しており、ショットキートレンチ１０の底部全体を覆うように設けられている。
【００４０】
ゲートトレンチ６の側方には、ｐ型の第１接続領域１７が設けられている。第１接続領域１７は、ゲートトレンチ６の一の側面と接しており、かつボディ領域３と第１底部保護領域１５とに接して設けられる。第１接続領域１７は、後述するように、ゲートトレンチ６の延伸方向において第１の間隔で複数設けられ、第１底部保護領域１５とボディ領域３とを電気的に接続する。第１接続領域１７は、ドリフト層２の最表層からの深さが、第１底部保護領域１５の底面と同じ深さまで設けられる。
【００４１】
ショットキートレンチ１０の側方には、ｐ型の第２接続領域１８が設けられている。第２接続領域１８は、ショットキートレンチ１０の一の側面と接しており、かつボディ領域３と第２底部保護領域１６とに接して設けられる。第２接続領域１８は、後述するように、ショットキートレンチ１０の延伸方向において第１の間隔よりも小さい第２の間隔で複数設けられ、第２底部保護領域１６とボディ領域３とを電気的に接続する。第２接続領域１８は、ドリフト層２の最表層からの深さが、第２底部保護領域１６の底面と同じ深さまで設けられる。
【００４２】
なお、第１底部保護領域１５は、ゲートトレンチ６の底部に接して設けられるものに限られず、ドリフト層２内においてゲートトレンチ６の底部よりも下方に離れて設けられていてもよい。同様に、第２底部保護領域１６も、ショットキートレンチ１０の底部に接して設けられるものに限られず、ドリフト層２内においてショットキートレンチ１０の底部よりも下方に離れて設けられていてもよい。
【００４３】
第１底部保護領域１５は、ゲートトレンチ６の底部全体を覆うものに限られず、ゲートトレンチ６の底部の少なくとも一部を覆うように設けられていればよい。例えば、第１底部保護領域１５は、ゲートトレンチ６の延伸方向（ストライプ形状のときは平面視における長手方向、格子形状のときはゲートトレンチ６ごとに方向が定義される）に沿って間隔をあけて周期的に配置されていてもよいし、延伸方向と直交する断面においてゲートトレンチ６の底部の半分程度を覆うように設けられていてもよい。または、第１底部保護領域１５は、ゲートトレンチ６の幅方向にはみ出すように底部全体を覆うことによって、第１底部保護領域１５の幅がゲートトレンチ６の幅よりも大きくなるように構成されていてもよい。
【００４４】
同様に、第２底部保護領域１６も、ショットキートレンチ１０の底部全体を覆うものに限られず、ショットキートレンチ１０の底部の少なくとも一部を覆うように設けられていればよい。例えば、第２底部保護領域１６は、ショットキートレンチ１０の延伸方向（ストライプ形状のときは平面視における長手方向、格子形状のときはショットキートレンチ１０ごとに方向が定義される）に沿って間隔をあけて周期的に配置されていてもよいし、延伸方向と直交する断面においてショットキートレンチ１０の底部の半分程度を覆うように設けられていてもよい。または、第２底部保護領域１６は、ショットキートレンチ１０の幅方向にはみ出すように底部全体を覆うことによって、第２底部保護領域１６の幅がショットキートレンチ１０の幅よりも大きくなるように構成されていてもよい。
【００４５】
第１底部保護領域１５は、ゲートトレンチ６の延伸方向に沿って設けられるものに限られず、ゲートトレンチ６の延伸方向と直交する方向に延伸して複数設けられることによって、延伸方向においてゲートトレンチ６の底部を部分的に周期的に覆っていてもよい。同様に、第２底部保護領域１６も、ショットキートレンチ１０の延伸方向に沿って設けられるものに限られず、ショットキートレンチ１０の延伸方向と直交する方向に延伸して複数設けられることによって、延伸方向においてショットキートレンチ１０の底部を部分的に周期的に覆っていてもよい。
【００４６】
また、第１接続領域１７は、ゲートトレンチ６の一の側面に接して設けられるものに限られず、ドリフト層２内においてゲートトレンチ６の側面から離れた位置に設けられてもよい。同様に、第２接続領域１８も、ショットキートレンチ１０の一の側面に接して設けられるものに限られず、ドリフト層２内においてショットキートレンチ１０の側面から離れた位置に設けられてもよい。
【００４７】
第１接続領域１７は、ドリフト層２の最表層からの深さが、第１底部保護領域１５の底面と同じ深さであるものに限られず、ボディ領域３と第１底部保護領域１５とに接触してこれらを電気的に接続するように設けられていればよい。例えば、第１接続領域１７は、ドリフト層２の最表層からの深さが、ゲートトレンチ６の底部よりも深く、かつ第１底部保護領域１５の底面よりも浅くなるように設けられていてもよいし、第１底部保護領域１５の上面付近まで設けられていてもよい。
【００４８】
同様に、第２接続領域１８も、ドリフト層２の最表層からの深さが、第２底部保護領域１６の底面と同じ深さであるものに限られず、ボディ領域３と第２底部保護領域１６とに接触してこれらを電気的に接続するように設けられていればよい。例えば、第２接続領域１８は、ドリフト層２の最表層からの深さが、ショットキートレンチ１０の底部よりも深く、かつ第２底部保護領域１６の底面よりも浅くなるように設けられていてもよいし、第２底部保護領域１６の上面付近まで設けられていてもよい。
【００４９】
次に、実施の形態１の半導体装置１０１における各半導体領域の不純物濃度について説明する。ドリフト層２のｎ型の不純物濃度は１．０×１０１４〜１．０×１０１７ｃｍ−３であり、半導体装置の耐圧等に基づいて設定する。ボディ領域３のｐ型の不純物濃度は、１．０×１０１４〜１．０×１０１８ｃｍ−３とする。ソース領域４のｎ型の不純物濃度は１．０×１０１８〜１．０×１０２１ｃｍ−３とする。ボディコンタクト領域５のｐ型の不純物濃度は、１．０×１０１８〜１．０×１０２１ｃｍ−３とし、ソース電極１３とのコンタクト抵抗を低減するため、ボディ領域３よりもｐ型の不純物濃度が高濃度となるように設定する。第１底部保護領域１５、第２底部保護領域１６、第１接続領域１７、および第２接続領域１８のｐ型の不純物濃度は、１．０×１０１４以上、１．０×１０２０ｃｍ−３以下とすることが好ましく、濃度プロファイルは均一でなくてもよい。
【００５０】
図２は、半導体装置１０１における各半導体領域のレイアウトを模式的に示す平面模式図である。なお、図２のＡ−Ａ’断面が図１に相当する。また、図２は、図１に示したボディ領域３と第１底部保護領域１５との間におけるある深さでの横方向の断面を上から見た図に相当する。図２に示すとおり、ゲートトレンチ６およびショットキートレンチ１０は、平面視においてストライプ状に形成されている。また、平面視において、ゲートトレンチ６の延伸方向とショットキートレンチ１０の延伸方向とは、同一の方向となるように形成されている。
【００５１】
ゲートトレンチ６およびショットキートレンチ１０は、その延伸方向が＜１１−２０＞軸方向と平行となるように形成されることが望ましい。これは、ゲートトレンチ６およびショットキートレンチ１０の側面が電流経路となるため、半導体層２１が＜１１−２０＞軸方向に傾斜するオフ角θを有する場合において、各トレンチの向かい合う両側面がオフ角の影響により異なる結晶面となってしまい、両側面において特性に差が出ることを回避するためである。
【００５２】
図２においては、２つのＭＯＳ領域１９が１つのＳＢＤ領域２０を挟んだ構造を示しているが、各領域の配置はこれに限られない。例えば、２つのＭＯＳ領域１９が２つまたは３つ以上のＳＢＤ領域２０を挟む構造でもよいし、ＭＯＳ領域１９のゲートトレンチ６が２本、ＳＢＤ領域２０のショットキートレンチ１０が３本、ＭＯＳ領域１９のゲートトレンチ６が２本、ＳＢＤ領域２０のショットキートレンチ１０が３本、のような配置が繰り返される構造であってもよく、またこれらの例示に何ら限定されるものではない。
【００５３】
図２に示すように、ＭＯＳ領域１９では、第１接続領域１７が、ゲートトレンチ６の延伸方向において、第１の間隔ｄｐ１をあけて複数個が周期的に形成されている。実施の形態１において、第１接続領域１７は、ゲートトレンチ６の両側面に設けられている。
【００５４】
ＳＢＤ領域２０では、第２接続領域１８が、ショットキートレンチ１０の延伸方向において、第１の間隔ｄｐ１よりも小さい第２の間隔ｄｐ２をあけて複数個が周期的に形成されている。実施の形態１において、第２接続領域１８は、ショットキートレンチ１０の両側面に設けられている。ＳＢＤ領域２０では、第２接続領域１８同士の間であってドリフト層２に露出するショットキートレンチ１０の側面に、上述したショットキー界面２２が形成されている。
【００５５】
なお、第１接続領域１７は、ゲートトレンチ６の向かい合う両側面において、互いに異なる間隔で設けられていてもよい。また、第１接続領域１７は、ゲートトレンチ６の延伸方向において一定の間隔で設けられなくてもよい。このように、ゲートトレンチ６の両側面またはゲートトレンチ６の延伸方向において配置間隔が異なる場合には、一番小さい間隔を第１の間隔ｄｐ１とする。
【００５６】
また、第１接続領域１７は、ゲートトレンチ６の向かい合う両側面のうち、いずれか一方の側面のみに形成されていてもよい。さらに、ゲートトレンチ６は、向かい合う両側面のうち、一方の側面が第１接続領域１７と同様のｐ型の半導体領域により全体的に覆われており、他方の側面において、第１接続領域１７が第１の間隔ｄｐ１をあけて周期的に形成されていてもよい。
【００５７】
第２接続領域１８も、ショットキートレンチ１０の向かい合う両側面において、互いに異なる間隔で設けられていてもよい。また、第２接続領域１８は、ショットキートレンチ１０の延伸方向において一定の間隔で設けられなくてもよい。このように、ショットキートレンチ１０の両側面またはショットキートレンチ１０の延伸方向において配置間隔が異なる場合には、一番小さい間隔を第２の間隔ｄｐ２とする。
【００５８】
また、第２接続領域１８は、ショットキートレンチ１０の向かい合う両側面のうち、いずれか一方の側面のみに形成されていてもよい。さらに、ショットキートレンチ１０は、向かい合う両側面のうち、一方の側面が第２接続領域１８と同様のｐ型の半導体領域により全体的に覆われており、他方の側面において、第２接続領域１８が第２の間隔ｄｐ２をあけて周期的に形成されていてもよい。
【００５９】
なお、第１接続領域１７や第２接続領域１８がトレンチの一方の側面にのみ設けられているような場合などでも、後述するのと同様の効果を得ることができる。
【００６０】
＜動作＞
次に、実施の形態１に係る半導体装置１０１の動作について簡単に説明する。ＭＯＳ領域１９では、ゲート電極８に閾値電圧以上の電圧が印加されている場合、ボディ領域３において導電型が反転し、すなわち、ｎ型のチャネルがゲートトレンチ６の側面に沿って形成される。そうすると、ソース電極１３からドレイン電極１４までの間に同一導電型（実施の形態１においてはｎ型）の電流経路が形成されるため、電流が流れることとなる。このようにゲート電極８に閾値電圧以上の電圧が印加された状態が、半導体装置１０１のオン状態となる。
【００６１】
一方、ゲート電極８に閾値電圧以下の電圧が印加されている場合、ボディ領域３にはチャネルが形成されないため、オン状態の場合のような電流経路が形成されない。そのため、ドレイン電極１４とソース電極１３との間に電圧を印加したとしても、ドレイン電極１４からソース電極１３へと電流がほとんど流れない。このようにゲート電極８の電圧が閾値電圧以下の状態が、半導体装置１０１のオフ状態となる。
【００６２】
そして、半導体装置１０１は、ゲート電極８に印加する電圧を制御することで、オン状態とオフ状態とが切り換わり動作する。このように、半導体装置１０１は、ＭＯＳ領域１９において、ゲート電極８、ゲート絶縁膜７、ドリフト層２、ボディ領域３、ソース領域４、ソース電極１３およびドレイン電極１４などから構成されるＭＯＳＦＥＴ構造を有する。
【００６３】
一方、半導体装置１０１のオフ状態において、ＳＢＤ領域２０におけるＳＢＤに順方向電圧が印加された場合、ショットキー電極１２とドレイン電極１４間にユニポーラ電流が流れる。さらにバイアスをかけるとボディ領域３や第１底部保護領域１５等に形成された寄生ｐｎダイオードにバイポーラ電流が流れ始める。この寄生ｐｎダイオードがバイポーラ動作を始めるまでに得られる電流値が素子の最大ユニポーラ電流となる。
【００６４】
＜製造方法＞
次に、実施の形態１に係る半導体装置１０１の製造方法について説明する。図３から図９は、実施の形態１における半導体装置１０１の製造方法の各工程を示す図である。図３において、まず、炭化珪素からなるｎ型の半導体層２１が形成された基板１を用意する。より具体的には、ｎ型の炭化珪素基板である基板１上にｎ型の半導体層２１をエピタキシャル成長法によって形成すればよい。また、半導体層２１のｎ型不純物濃度は、上述したドリフト層２のｎ型不純物濃度に対応するよう形成する。
【００６５】
そして、半導体層２１（ドリフト層２）内の上層部に、ボディ領域３をイオン注入により形成し、ボディ領域３（半導体層２１またはドリフト層２）の上層部に、ソース領域４とボディコンタクト領域５とをイオン注入により選択的に形成する。イオン注入は、ｎ型領域を形成する場合にはドナーとして例えばＮ（窒素）やＰ（リン）等のイオンを注入し、ｐ型領域を形成する場合にはアクセプタとして例えばＡｌ（アルミニウム）やＢ（ボロン）等のイオンを注入する。各領域における不純物濃度は、上述した値となるように形成する。また、ボディ領域３、ソース領域４、およびボディコンタクト領域５を形成する順序は前後してもよく、全てまたは一部の領域についてイオン注入に代えてエピタキシャル成長によって形成することとしてもよい。
【００６６】
次に、図４において、第１のマスク５１を用いて、反応性イオンエッチング（ＲＩＥ）によって半導体層２１の表面からソース領域４およびボディ領域３を貫通してドリフト層２へと達するゲートトレンチ６およびショットキートレンチ１０を形成する。このとき、ゲートトレンチ６の幅とショットキートレンチ１０の幅はそれぞれ異なっていてもよい。また、複数のマスクを利用して、ＭＯＳ領域１９におけるゲートトレンチ６とＳＢＤ領域２０におけるショットキートレンチ１０とを個別のエッチング工程を用いて形成してもよい。この場合、ゲートトレンチ６の深さとショットキートレンチ１０の深さはそれぞれ異なっていてもよい。そして、第１のマスク５１等を用いて、半導体層２１の表面に対して垂直方向にイオン注入を行う。ゲートトレンチ６の底部にｐ型のイオン注入を行うことで第１底部保護領域１５を形成し、ショットキートレンチ１０の底部にｐ型のイオン注入を行うことで第２底部保護領域１６を形成する。
【００６７】
あるいは、図５に示すように、第１底部保護領域１５および第２底部保護領域１６は、基板１上にｎ型の第１ドリフト層２５をエピタキシャル成長により形成した後、あらかじめ第１ドリフト層２５の上層部にイオン注入により選択的に形成、またはエピタキシャル成長によって埋め込み形成することとしてもよい。この場合、第１底部保護領域１５および第２底部保護領域１６の形成後、第１ドリフト層２５、第１底部保護領域１５、および第２底部保護領域１６の上に、ｎ型の第２ドリフト層２６をエピタキシャル成長により形成した後に、各半導体領域やトレンチを形成することとなる。例えば、ボディ領域３は、第２ドリフト層２６の上層部に形成される。なお、第１ドリフト層２５と第２ドリフト層２６とを合わせたものが上記のドリフト層２に相当する。
【００６８】
第１底部保護領域１５および第２底部保護領域１６は、ゲートトレンチ６およびショットキートレンチ１０の側面よりもドリフト層２側（ドリフト層２の厚み方向に直交する方向）に張り出していてもよい。また、第１底部保護領域１５および第２底部保護領域１６は、これらを形成するための厚み分だけゲートトレンチ６およびショットキートレンチ１０を余分に深く形成した後、トレンチ内にエピタキシャル成長によりそれぞれ形成してもよい。
【００６９】
続いて、図６において、第２のマスク５２を用いた選択的なイオン注入を、ある一定の傾斜角を持たせながら行うことで、第１接続領域１７および第２接続領域１８を形成する。すなわち、第２のマスク５２を用いて、ゲートトレンチ６の側面に対して斜め方向にイオン注入を行い、ボディ領域３と第１底部保護領域１５とを接続するように第２導電型の第１接続領域１７を複数形成する。また、第２のマスク５２を用いて、ショットキートレンチ１０の側面に対して斜め方向にイオン注入を行い、ボディ領域３と第２底部保護領域１６とを接続するように第２導電型の第２接続領域１８を複数形成する。
【００７０】
第２のマスク５２は、ＭＯＳ領域１９において、ゲートトレンチ６の延伸方向において第１の間隔ｄｐ１をあけて周期的に開口されており、ＳＢＤ領域２０において、ショットキートレンチ１０の延伸方向において第１の間隔ｄｐ１よりも小さい第２の間隔ｄｐ２をあけて周期的に開口されている。このようなレイアウトを有する第２のマスク５２を用いることで、第１接続領域１７および第２接続領域１８を同時に形成できる。なお、第１接続領域１７の形成時と第２接続領域１８の形成時とで、異なるマスクを使用することとしてもよい。
【００７１】
その後、第２のマスク５２を除去し、半導体層２１上に全面的にゲート絶縁膜７を形成することで、ゲートトレンチ６内の底部および側面にゲート絶縁膜７を形成する。
【００７２】
次に、図７に示すように、第３のマスク５３を形成する。第３のマスク５３は、ＳＢＤ領域２０上を覆うとともに、ＭＯＳ領域１９において少なくともゲートトレンチ６の上方に開口を有する。当該第３のマスク５３を用いて、ゲート絶縁膜７を介してゲートトレンチ６を埋め込むように、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）を充填して、ゲート電極８を形成する。また、ゲート電極８を覆うように、層間絶縁膜９を形成する。
【００７３】
そして、レジストマスク等を用いた選択的なエッチング等により第３のマスク５３を除去した後、ゲートトレンチ６を覆う層間絶縁膜９上に第４のマスク５４を形成する。当該第４のマスク５４を用いて、層間絶縁膜９とともにゲート絶縁膜７もパターニングして、図８に示すように、半導体層２１の表面を露出させる。また、ソース領域４およびボディコンタクト領域５の表面には、Ｎｉ（ニッケル）等の金属からなる図示しないオーミック電極を形成する。
【００７４】
その後、半導体層２１上にＴｉ（チタン）やＭｏ（モリブデン）等の金属を堆積することで、ＳＢＤ領域２０において、ショットキートレンチ１０内にショットキー電極１２を形成する。ＳＢＤ領域２０およびＭＯＳ領域１９において、ショットキー電極１２、オーミック電極、および層間絶縁膜９の上に、これらを覆うようにＡｌ（アルミニウム）等の金属を堆積することで、ソース電極１３を形成する。そして、基板１の裏面を覆うようにドレイン電極１４を形成する。以上の工程により、図１に示す半導体装置１０１を作製できる。
【００７５】
なお、ゲート絶縁膜７と層間絶縁膜９とは、典型的にはともに酸化膜として形成される。そのため、図８、図９や他の図において、ゲート絶縁膜７のうちゲートトレンチ６の外へ張り出している（半導体層２１の表面に乗り出している）部分については、層間絶縁膜９と同一層のようにして記載している。
【００７６】
＜特徴＞
次に、実施の形態１に係る半導体装置１０１の特徴等を説明する。実施の形態１に係る半導体装置１０１は、ユニポーラ型の半導体装置であるＭＯＳＦＥＴに、ユニポーラ型の還流ダイオードとしてＳＢＤを逆並列に内蔵させた電力用のスイッチング素子である。そのため、個別のダイオードを外付けして使用する場合に比べてコストを低減できる。
【００７７】
また、半導体装置１０１は、炭化珪素（ＳｉＣ）を基板１や半導体層２１の母材として用いたＭＯＳＦＥＴであるため、ＳＢＤを内蔵することにより、寄生ｐｎダイオードによるバイポーラ動作を抑制できる。これは、炭化珪素を用いた半導体装置においては、寄生ｐｎダイオード動作によるキャリアの再結合エネルギーに起因する結晶欠陥の拡張により、素子の信頼性が損なわれることがあるからである。
【００７８】
また、半導体装置１０１は、素子に形成されたゲートトレンチ６内にゲート電極８を有する、いわゆるトレンチゲート型のＭＯＳＦＥＴである。そのため、素子表面にゲート電極８を有するプレーナ型ＭＯＳＦＥＴに比べ、ゲートトレンチ６の側壁部分にチャネルを形成できる分、チャネル幅密度を向上でき、オン抵抗を低減できる。
【００７９】
さらに、半導体装置１０１は、トレンチゲート型のＭＯＳＦＥＴであり、かつ、ＳＢＤ領域２０におけるショットキートレンチ１０内にショットキー電極１２を埋め込み、ショットキートレンチ１０の側面にショットキー界面２２を形成した構造である。そのため、ゲート電極８とショットキー電極１２の両者がそれぞれゲートトレンチ６とショットキートレンチ１０の内部に形成されるので、トレンチ間距離、すなわち各セルのセルピッチを小さく保ち、高い電流密度を得ることができる。
【００８０】
一方、トレンチ型のデバイス構造では、半導体装置のオフ状態において高い電圧が印加された際に、トレンチ底部において電界集中が発生することが問題となる。特に、トレンチ型の炭化珪素半導体装置では、ＳｉＣが高い絶縁破壊強度を有するため、ＭＯＳ領域については、ドリフト層内でのアバランシェ破壊よりも先に、トレンチ底部の電界集中に起因するゲート絶縁膜破壊が生じやすい問題があり、ＳＢＤ領域についてはトレンチ側面のショットキー界面が高電界となることによる逆方向リーク電流が増大しやすい問題がある。
【００８１】
これに対し、実施の形態１に係る半導体装置１０１は、ＭＯＳ領域１９において、ゲートトレンチ６の側方に第１接続領域１７を形成している。第１接続領域１７の周辺には、空乏層が形成されるため、当該部分の電界強度が低下する。そのため、ＭＯＳ領域１９において、ゲートトレンチ６底部の電界集中に起因するゲート絶縁膜７の絶縁破壊の発生を抑制できる。
【００８２】
また、ＭＯＳ領域１９において、第１接続領域１７は、第１底部保護領域１５とソース電極１３とを電気的に接続するため、第１底部保護領域１５から広がる空乏層内のキャリアが流れやすくし、スイッチング特性を改善する効果を有する。
【００８３】
一方で、第１接続領域１７は、ゲートトレンチ６の側方に形成されるため、第１接続領域１７が形成された部分にはチャネルが形成されない。また、第１接続領域１７の周辺には空乏層の形成と同時にＪＦＥＴ抵抗が発生するため、第１接続領域１７の第１の間隔ｄｐ１を小さくすると、第１接続領域１７間の領域のＪＦＥＴ抵抗が増大する。これによるオン抵抗の増大を防ぐため、第１接続領域１７を形成する総面積は、第１底部保護領域１５とソース電極１３との電気的な接続を保てる最小限とするのが望ましい。また、第１接続領域１７の第１の間隔ｄｐ１は、上記のスイッチング特性を改善する効果が得られる最大の値とすることが望ましい。なお、第１接続領域１７を流れる電流値は第１接続領域１７の面積に比例するので、その他のパラメータ等も踏まえて電気的な接続を保てるような第１接続領域１７の面積を計算する。
【００８４】
ＳＢＤ領域２０においては、ショットキートレンチ１０の側方に第２接続領域１８を形成することで、第２接続領域１８の周辺に広がる空乏層によりショットキー界面２２の電界を低減し、リーク電流の増大を抑制できる。また、第２接続領域１８の第２の間隔ｄｐ２を小さくするほど、電界緩和の効果は高くなる。
【００８５】
一方で、第２接続領域１８は、ショットキートレンチ１０の側方に形成されるため、第２接続領域１８が形成された部分にはショットキー界面２２が形成されない。そのため、第２接続領域１８間の領域は、必要なユニポーラ電流値を得られる面積である必要があるが、これはリーク電流とのトレードオフとなる。よって、第２接続領域１８の間隔ｄｐ２は、十分なユニポーラ電流を得られる最小の値とすることが望ましい。なお、半導体装置ごとにＳＢＤに流したい電流値が異なるので、必要なユニポーラ電流値はその装置の仕様により定まる。
【００８６】
以上より、ＭＯＳ領域１９におけるゲートトレンチ６の側方の第１接続領域１７間の第１の間隔ｄｐ１を広くすることで、第１接続領域１７間のＪＦＥＴ抵抗を低減でき、オン抵抗を低減できるとともに、ＳＢＤ領域２０におけるショットキートレンチ１０の側方の第２接続領域１８間の第２の間隔ｄｐ２を狭くすることで、第２接続領域１８間のショットキー界面２２の電界強度を低減できる。すなわち、第２接続領域１８間の第２の間隔ｄｐ２を第１接続領域１７間の第１の間隔ｄｐ１よりも小さくすることで、デバイスオン時のオン抵抗を低減しつつ、デバイスオフ時におけるショットキー界面２２を介したリーク電流増大を抑制することができる。このように、ＭＯＳ領域１９とＳＢＤ領域２０とで、第１接続領域１７と第２接続領域１８のレイアウトを変えることで、ＭＯＳＦＥＴのオン抵抗とＳＢＤのリーク電流とのトレードオフを改善することができる。
【００８７】
実施の形態１の半導体装置１０１は、ドリフト層２が、＜１１−２０＞軸方向に０°より大きいオフ角が設けられた主面を有し、ゲートトレンチ６およびショットキートレンチ１０が、＜１１−２０＞軸方向に平行に設けられているため、トレンチ側面による特性のばらつきを低減し、半導体装置１０１の動作を安定させることができる。
【００８８】
＜変形例＞
次に、実施の形態１に係る半導体装置１０１の変形例を説明する。図１０は、変形例１の半導体装置１０２における各半導体領域のレイアウトを模式的に示す平面模式図である。なお、図１０は、図１に示したボディ領域３と第１底部保護領域１５との間におけるある深さでの横方向の断面を上から見た図に相当する。
【００８９】
変形例１に係る半導体装置１０２は、図１０に示すように、ＭＯＳ領域１９において第１接続領域１７が形成され、ＳＢＤ領域２０において第２接続領域１８ａが形成されている。第２接続領域１８ａは、その幅ｗｐ２が第１接続領域１７の幅ｗｐ１よりも大きくなるように形成されている。すなわち、ショットキートレンチ１０の延伸方向における第２接続領域１８ａのそれぞれの長さは、ゲートトレンチ６の延伸方向における第１接続領域１７のそれぞれの長さよりも長い。これにより、第１接続領域１７の形成周期と第２接続領域１８ａの形成周期が同一のレイアウトにおいて、第２接続領域１８ａの第２の間隔ｄｐ２を第１接続領域１７の第１の間隔ｄｐ１よりも小さくすることができる。その他の構成等は、図１等に示した半導体装置１０１と同様である。
【００９０】
変形例１に係る半導体装置１０２においても、実施の形態１において説明したのと同様の効果を得ることができる。また、変形例１の半導体装置１０２によれば、第１接続領域１７と第２接続領域１８ａの形成周期が同一の場合でも、第２接続領域１８ａの幅ｗｐ２が第１接続領域１７の幅ｗｐ１よりも大きくなるように形成することで、第１接続領域１７の第１の間隔ｄｐ１を第２接続領域１８ａの第２の間隔ｄｐ２よりも小さくでき、ＭＯＳＦＥＴのオン抵抗とＳＢＤのリーク電流とのトレードオフを改善できる。
【００９１】
図１１は、変形例２の半導体装置１０３におけるセル領域の一部の断面を示す断面模式図である。変形例２に係る半導体装置１０３は、図１１に示すように、ＭＯＳ領域１９において第１接続領域１７が形成され、ＳＢＤ領域２０において第２接続領域１８ｂが形成されている。第２接続領域１８ｂは、ｐ型の不純物濃度が第１接続領域１７よりも高くなるように形成されている。その他の構成等は、図１等に示した半導体装置１０１と同様である。
【００９２】
変形例２に係る半導体装置１０３においても、実施の形態１において説明したのと同様の効果を得ることができる。
【００９３】
なお、実施の形態１の半導体装置１０１において、ＳＢＤ領域２０におけるショットキートレンチ１０の幅がＭＯＳ領域１９におけるゲートトレンチ６の幅と等しいあるいはそれ以上である場合には、第２底部保護領域１６の底部付近の等電位線が第１底部保護領域１５の底部付近の等電位線と等しいあるいはより緩やかになるため、第２底部保護領域１６にかかる電界強度は第１底部保護領域１５にかかる電界強度と同等あるいはそれ以下となる。また、ＳＢＤ領域２０におけるショットキートレンチ１０の深さがＭＯＳ領域１９におけるゲートトレンチ６の深さと等しいあるいはそれよりも浅い場合にも、第２底部保護領域１６より下方にあるドリフト層２の長さが第１底部保護領域１５より下方にあるドリフト層２の長さ以上となるため、第２底部保護領域１６にかかる電界強度は第１底部保護領域１５にかかる電界強度と同等あるいはそれ以下となる。
【００９４】
さらに、上記の通り、半導体装置１０１は、第２接続領域１８間の第２の間隔ｄｐ２が第１接続領域１７間の第１の間隔ｄｐ１よりも小さいため、ショットキー界面２２の電界強度が低減されると同時に、第２接続領域１８端部のｐｎ接合にかかる電界も緩和される。これにより、第２接続領域１８端部の最大電界強度は、第１接続領域１７端部の最大電界強度よりも低くなる。そこで、第２接続領域１８端部の最大電界強度が低い分、第２接続領域１８の不純物濃度を高くすることが可能となる。
【００９５】
変形例２に係る半導体装置１０３は、第２接続領域１８ｂの端部にかかる電界強度の増大による素子の耐圧悪化を回避しつつ、第２接続領域１８ｂの不純物濃度を高くすることで第２接続領域１８ｂの周辺の電界緩和効果を高め、リーク電流を低減できる。
【００９６】
なお、上記の実施の形態１や変形例１、変形例２において、ゲートトレンチ６およびショットキートレンチ１０は、平面視においてストライプ状に形成されるものとしたが、これに限られるものではない。例えば、ゲートトレンチ６やショットキートレンチ１０の配置が格子形状であってもよい。この場合、トレンチが有する４つの側面のうち特定の側面について、その側面を大きな面積にするとともに第１接続領域１７または第２接続領域１８（第２接続領域１８ａ、第２接続領域１８ｂ）を第１の間隔ｄｐ１または第２の間隔ｄｐ２をあけて複数形成することで、上述した種々の効果を得ることができる。
【００９７】
実施の形態２．
図１２は、実施の形態２の半導体装置２０１におけるセル領域の一部の断面を示す断面模式図である。実施の形態２の半導体装置２０１は、実施の形態１の半導体装置１０１と異なり、ＭＯＳ領域１９とＳＢＤ領域２０において第１電界緩和領域３１および第２電界緩和領域３２がそれぞれ形成されている。なお、実施の形態２の半導体装置２０１は、実施の形態１の半導体装置１０１と共通している部分がほとんどであるため、以下においては、半導体装置１０１との相違点を中心に説明することとし、半導体装置１０１と共通する構成等については適宜説明を省略する。
【００９８】
第１電界緩和領域３１は、第１接続領域１７の下方に設けられ、第１接続領域１７よりもｐ型の不純物濃度が低い、ｐ型の半導体領域である。第１電界緩和領域３１は、図１２に示すように、第１接続領域１７の下方および側方に設けられている。より詳しくは、第１電界緩和領域３１は、第１接続領域１７の下部および側面に接して設けられ、第１接続領域１７の下部および側面を覆うように形成されている。また、第１電界緩和領域３１は、第１接続領域１７と第１底部保護領域１５とに接するように形成されている。
【００９９】
第２電界緩和領域３２は、第２接続領域１８の下方に設けられ、第２接続領域１８よりもｐ型の不純物濃度が低い、ｐ型の半導体領域である。第２電界緩和領域３２は、図１２に示すように、第２接続領域１８の下方および側方に設けられている。より詳しくは、第２電界緩和領域３２は、第２接続領域１８の下部および側面に接して設けられ、第２接続領域１８の下部および側面を覆うように形成されている。また、第２電界緩和領域３２は、第２接続領域１８と第２底部保護領域１６とに接するように形成されている。その他の構成は、実施の形態１の半導体装置１０１と同様である。
【０１００】
なお、図１２においては、ＭＯＳ領域１９内の第１電界緩和領域３１とＳＢＤ領域２０内の第２電界緩和領域３２とが互いに離れている場合を図示しているが、これらは互いに接していてもよい。
【０１０１】
また、第１電界緩和領域３１は、第１接続領域１７と第１底部保護領域１５とに接して、第１接続領域１７の下部および側面を覆うように形成されるものに限られず、ドリフト層２内において第１接続領域１７の下部よりも下方に離れて設けられていてもよく、ドリフト層２内において第１接続領域１７や第１底部保護領域１５の側面から離れた位置に設けられていてもよい。
【０１０２】
同様に、第２電界緩和領域３２も、第２接続領域１８と第２底部保護領域１６とに接して、第２接続領域１８の下部および側面を覆うように形成されるものに限られず、ドリフト層２内において第２接続領域１８の下部よりも下方に離れて設けられていてもよく、ドリフト層２内において第２接続領域１８や第２底部保護領域１６の側面から離れた位置に設けられていてもよい。
【０１０３】
次に、半導体装置２０１の製造方法について説明する。図１３は、実施の形態２における半導体装置２０１の製造方法の一部の工程を示す図である。まず、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、図４に示すようにゲートトレンチ６、ショットキートレンチ１０、第１底部保護領域１５、および第２底部保護領域１６を形成した後、図１３に示すように、ゲートトレンチ６およびショットキートレンチ１０の内壁からＡｌ（アルミニウム）やＢ（ボロン）等の傾斜イオン注入により第１電界緩和領域３１および第２電界緩和領域３２を形成する。
【０１０４】
その後、同じくゲートトレンチ６およびショットキートレンチ１０の内壁から、第１電界緩和領域３１および第２電界緩和領域３２の形成時よりも低い注入エネルギーによる傾斜イオン注入を行い、第１接続領域１７および第２接続領域１８を形成する。これにより、第１接続領域１７とドリフト層２の間と、第２接続領域１８とドリフト層２の間に第１電界緩和領域３１および第２電界緩和領域３２をそれぞれ形成することができる。その他の部分については、実施の形態１の半導体装置１０１と同様にして製造することができる。
【０１０５】
実施の形態２の半導体装置２０１においても、実施の形態１において説明したのと同様の効果を得ることができる。
【０１０６】
なお、半導体装置１０１においては、ゲートトレンチ６およびショットキートレンチ１０の側方に形成された第１接続領域１７および第２接続領域１８の端部に電界が集中しやすい。特に、ゲートトレンチ６およびショットキートレンチ１０の延伸方向と垂直な方向において対面する第１接続領域１７と第２接続領域１８との距離や、ゲートトレンチ６の延伸方向における第１接続領域１７間の第１の間隔ｄｐ１、およびショットキートレンチ１０の延伸方向における第２接続領域１８間の第２の間隔ｄｐ２が大きくなるほど、第１接続領域１７の端部や第２接続領域１８の端部がより高電界となり、素子の耐圧が悪化する可能性がある。
【０１０７】
そこで、実施の形態２の半導体装置２０１は、第１接続領域１７とドリフト層２との間に、第１接続領域１７よりもｐ型の不純物濃度が低い第１電界緩和領域３１を形成している。また、第２接続領域１８とドリフト層２との間に、第２接続領域１８よりもｐ型の不純物濃度が低い第２電界緩和領域３２を形成している。これにより、第１接続領域１７の端部や第２接続領域１８の端部における電界強度が低減され、素子の耐圧を向上できる。特に、第１接続領域１７の下方に第１電界緩和領域３１を形成し、第２接続領域１８の下方に第２電界緩和領域３２を形成しているため、第１接続領域１７の下部や第２接続領域１８の下部における電界強度をより低減できる。
【０１０８】
次に、実施の形態２に係る半導体装置２０１の変形例を説明する。図１４は、変形例１の半導体装置２０２におけるセル領域の一部の断面を示す断面模式図である。変形例１に係る半導体装置２０２は、図１４に示すように、第１電界緩和領域３１ａが、第１接続領域１７の側方に設けられておらず、第１接続領域１７の下方に設けられている。また、図１４に示すように、第２電界緩和領域３２ａが、第２接続領域１８の側方に設けられておらず、第２接続領域１８の下方に設けられている。より詳しくは、第１電界緩和領域３１ａは、第１接続領域１７の下部と第１底部保護領域１５の側面とに接して設けられ、第１接続領域１７の下部を覆うように形成されている。また、第２電界緩和領域３２ａは、第２接続領域１８の下部と第２底部保護領域１６の側面とに接して設けられ、第２接続領域１８の下部を覆うように形成されている。その他の構成は、図１２等に示した半導体装置２０１と同様である。
【０１０９】
なお、第１電界緩和領域３１ａは、第１接続領域１７と第１底部保護領域１５とに接して、第１接続領域１７の下部を覆うように形成されるものに限られず、ドリフト層２内において第１接続領域１７の下部よりも下方に離れて設けられていてもよく、ドリフト層２内において第１底部保護領域１５の側面から離れた位置に設けられていてもよい。
【０１１０】
同様に、第２電界緩和領域３２ａも、第２接続領域１８と第２底部保護領域１６とに接して、第２接続領域１８の下部を覆うように形成されるものに限られず、ドリフト層２内において第２接続領域１８の下部よりも下方に離れて設けられていてもよく、ドリフト層２内において第２底部保護領域１６の側面から離れた位置に設けられていてもよい。
【０１１１】
次に、変形例１に係る半導体装置２０２の製造方法について説明する。図１５から図１７は、変形例１に係る半導体装置２０２の製造方法の一部の工程を示す図である。まず、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、図３に示すようにボディ領域３、ソース領域４、およびボディコンタクト領域５を形成した後、図１５に示すように、後工程で形成されるゲートトレンチ６やショットキートレンチ１０よりも広い開口を持つ第５のマスク５５を半導体層２１上に形成する。そして、半導体層２１の表面に対して垂直方向にイオン注入を行い、第１電界緩和領域３１ａおよび第２電界緩和領域３２ａを形成する。
【０１１２】
続いて、図１６に示すように、半導体層２１の表面に対して垂直方向に、第１電界緩和領域３１ａおよび第２電界緩和領域３２ａの形成時よりも低い注入エネルギーによるイオン注入を行い、第１電界緩和領域３１ａの上部に第１接続領域１７を形成し、第２電界緩和領域３２ａの上部に第２接続領域１８を形成する。
【０１１３】
第５のマスク５５の除去後、図１７に示すように、第５のマスク５５（第１接続領域１７および第２接続領域１８）よりも狭い開口を持つ第１のマスク５１を半導体層２１上に形成する。第１のマスク５１の開口は、第１接続領域１７および第２接続領域１８上に位置するように形成する。そして、第１のマスク５１を用いて、反応性イオンエッチング（ＲＩＥ）によって半導体層２１の表面からソース領域４およびボディ領域３を貫通してドリフト層２へと達するゲートトレンチ６およびショットキートレンチ１０を形成する。このとき、ゲートトレンチ６およびショットキートレンチ１０は、図１７に示すように、トレンチ底部が第１接続領域１７および第２接続領域１８の下部よりも浅くなるように形成する。さらに、第１のマスク５１を用いて、半導体層２１の表面に対して垂直方向にイオン注入を行い、ゲートトレンチ６の底部に第１底部保護領域１５を形成し、ショットキートレンチ１０の底部に第２底部保護領域１６を形成する。
【０１１４】
このようにすることで、第１接続領域１７の下部に第１電界緩和領域３１ａを、第２接続領域１８の下部に第２電界緩和領域３２ａを、それぞれ形成することができる。その他の部分については、実施の形態１の半導体装置１０１と同様にして製造することができる。
【０１１５】
変形例１に係る半導体装置２０２においても、実施の形態１や実施の形態２において説明したのと同様の効果を得ることができる。
【０１１６】
図１８は、変形例２の半導体装置２０３におけるセル領域の一部の断面を示す断面模式図である。変形例２に係る半導体装置２０３は、図１８に示すように、第１電界緩和領域３１ｂが、第１底部保護領域１５の下方にも設けられている。また、図１８に示すように、第２電界緩和領域３２ｂが、第２底部保護領域１６の下方にも設けられている。より詳しくは、第１電界緩和領域３１ｂは、ゲートトレンチ６の下方において、ゲートトレンチ６の向かい合う両側面の一方の側面から他方の側面に亘って設けられ、第１接続領域１７の下部と第１底部保護領域１５の下部とに接して、第１接続領域１７の下部と第１底部保護領域１５の下部とを覆うように形成されている。また、第２電界緩和領域３２ｂは、ショットキートレンチ１０の下方において、ショットキートレンチ１０の向かい合う両側面の一方の側面から他方の側面に亘って設けられ、第２接続領域１８の下部と第２底部保護領域１６の下部とに接して、第２接続領域１８の下部と第２底部保護領域１６の下部とを覆うように形成されている。その他の構成は、図１２等に示した半導体装置２０１と同様である。
【０１１７】
なお、第１電界緩和領域３１ｂは、第１接続領域１７と第１底部保護領域１５とに接して、第１接続領域１７の下部と第１底部保護領域１５の下部とを覆うように形成されるものに限られず、ドリフト層２内において第１接続領域１７の下部や第１底部保護領域１５の下部よりも下方に離れて設けられていてもよい。
【０１１８】
同様に、第２電界緩和領域３２ｂも、第２接続領域１８と第２底部保護領域１６とに接して、第２接続領域１８の下部と第２底部保護領域１６の下部とを覆うように形成されるものに限られず、ドリフト層２内において第２接続領域１８の下部や第２底部保護領域１６の下部よりも下方に離れて設けられていてもよい。
【０１１９】
次に、変形例２に係る半導体装置２０３の製造方法について説明する。図１９および図２０は、変形例２に係る半導体装置２０３の製造方法の一部の工程を示す図である。半導体装置２０３において、第１電界緩和領域３１ｂおよび第２電界緩和領域３２ｂは、第１底部保護領域１５および第２底部保護領域１６を形成する工程よりも前に、実施の形態１の図５に示した製造方法と同様にして形成することができる。すなわち、第１電界緩和領域３１ｂおよび第２電界緩和領域３２ｂは、図１９に示すように、基板１上にｎ型の第１ドリフト層２５をエピタキシャル成長により形成した後、あらかじめ第１ドリフト層２５の上層部にイオン注入により選択的に形成、またはエピタキシャル成長によって埋め込み形成することができる。
【０１２０】
続いて、第１ドリフト層２５、第１電界緩和領域３１ｂおよび第２電界緩和領域３２ｂの上に、ｎ型の第２ドリフト層２６をエピタキシャル成長により形成した後に、実施の形態１の図３に示した製造方法と同様にして、ボディ領域３、ソース領域４、およびボディコンタクト領域５を形成する。
【０１２１】
次に、図２０に示すように、第１電界緩和領域３１ｂおよび第２電界緩和領域３２ｂよりも狭い開口を持つ第１のマスク５１を半導体層２１上に形成する。第１のマスク５１の開口は、第１電界緩和領域３１ｂおよび第２電界緩和領域３２ｂ上に位置するように形成する。そして、第１のマスク５１を用いて、反応性イオンエッチング（ＲＩＥ）によって半導体層２１の表面からソース領域４およびボディ領域３を貫通してドリフト層２へと達するゲートトレンチ６およびショットキートレンチ１０を形成する。このとき、ゲートトレンチ６およびショットキートレンチ１０は、図２０に示すように、トレンチ底部が第１電界緩和領域３１ｂおよび第２電界緩和領域３２ｂの上部よりも浅くなるように形成する。さらに、第１のマスク５１を用いて、半導体層２１の表面に対して垂直方向にイオン注入を行い、ゲートトレンチ６の底部に第１底部保護領域１５を形成し、ショットキートレンチ１０の底部に第２底部保護領域１６を形成する。
【０１２２】
このようにすることで、第１接続領域１７および第１底部保護領域１５の下部を覆うように第１電界緩和領域３１ｂを、第２接続領域１８および第２底部保護領域１６の下部を覆うように第２電界緩和領域３２ｂを、それぞれ形成することができる。その他の部分については、実施の形態１の半導体装置１０１と同様にして製造することができる。
【０１２３】
なお、第１底部保護領域１５および第２底部保護領域１６についても、あらかじめ第１ドリフト層２５の上層部に形成することとしてもよい。この場合、図１９において、第１電界緩和領域３１ｂおよび第２電界緩和領域３２ｂをイオン注入により選択的に形成、またはエピタキシャル成長によって埋め込み形成した後、図５において説明した製造方法と同様にして第１底部保護領域１５および第２底部保護領域１６を形成する。このとき、第１底部保護領域１５は第１電界緩和領域３１ｂの上層部に、第２底部保護領域１６は第２電界緩和領域３２ｂの上層部に、それぞれ位置するように形成する。続いて、第１ドリフト層２５、第１底部保護領域１５、第２底部保護領域１６、第１電界緩和領域３１ｂ、および第２電界緩和領域３２ｂの上に、ｎ型の第２ドリフト層２６をエピタキシャル成長により形成し、その後は上記で説明したのと同様の製造方法により、各半導体領域やトレンチを形成することができる。
【０１２４】
変形例２に係る半導体装置２０３においても、実施の形態１や実施の形態２において説明したのと同様の効果を得ることができる。さらに、半導体装置２０３は、第１接続領域１７の下方や第２接続領域１８の下方だけでなく、第１底部保護領域１５の下方や第２底部保護領域１６の下方にも第１電界緩和領域３１ｂおよび第２電界緩和領域３２ｂを形成しているため、第１底部保護領域１５の下部や第２底部保護領域１６の下部における電界強度をより低減できる。
【０１２５】
実施の形態３．
図２１は、実施の形態３の半導体装置３０１におけるセル領域の一部の断面を示す断面模式図である。実施の形態３の半導体装置３０１は、実施の形態１の半導体装置１０１や実施の形態２の半導体装置２０１と異なり、ＭＯＳ領域１９とＳＢＤ領域２０において第１低抵抗領域３３および第２低抵抗領域３４がそれぞれ形成されている。なお、実施の形態３の半導体装置３０１は、実施の形態１の半導体装置１０１と共通している部分がほとんどであるため、以下においては、半導体装置１０１との相違点を中心に説明することとし、半導体装置１０１と共通する構成等については適宜説明を省略する。
【０１２６】
第１低抵抗領域３３は、後述するように、ゲートトレンチ６の延伸方向において第１接続領域１７の間に設けられ、ｎ型の不純物濃度がドリフト層２よりも高い、ｎ型の半導体領域である。第１低抵抗領域３３は、図２１に示すように、ゲートトレンチ６の側方に設けられている。より詳しくは、第１低抵抗領域３３は、ゲートトレンチ６の側面に接するように形成されている。また、第１低抵抗領域３３は、ボディ領域３および第１底部保護領域１５に接するように形成されている。
【０１２７】
第２低抵抗領域３４は、後述するように、ショットキートレンチ１０の延伸方向において第２接続領域１８の間に設けられ、ｎ型の不純物濃度がドリフト層２よりも高い、ｎ型の半導体領域である。第２低抵抗領域３４は、図２１に示すように、ショットキートレンチ１０の側方に設けられている。より詳しくは、第２低抵抗領域３４は、ショットキートレンチ１０の側面に接するように形成されている。また、第２低抵抗領域３４は、ボディ領域３および第２底部保護領域１６に接するように形成されている。
【０１２８】
図２２は、実施の形態３の半導体装置３０１における各半導体領域のレイアウトを模式的に示す平面模式図である。なお、図２２は、図２１に示したボディ領域３と第１底部保護領域１５との間におけるある深さでの横方向の断面を上から見た図に相当する。
【０１２９】
第１低抵抗領域３３は、図２２に示すように、ゲートトレンチ６の延伸方向において、第１接続領域１７の間に設けられている。第１低抵抗領域３３は、ゲートトレンチ６の延伸方向において、隣り合う第１接続領域１７の間の領域を全て満たすように形成される。また、第１低抵抗領域３３は、複数設けられた第１接続領域１７のそれぞれに接するように形成されている。
【０１３０】
第２低抵抗領域３４は、図２２に示すように、ショットキートレンチ１０の延伸方向において、第２接続領域１８の間に設けられている。第２低抵抗領域３４は、ショットキートレンチ１０の延伸方向において、隣り合う第２接続領域１８の間の領域を全て満たすように形成される。また、第２低抵抗領域３４は、複数設けられた第２接続領域１８のそれぞれに接するように形成されている。その他の構成は、実施の形態１の半導体装置１０１と同様である。
【０１３１】
なお、図２１および図２２においては、ＭＯＳ領域１９内の第１低抵抗領域３３とＳＢＤ領域２０内の第２低抵抗領域３４とが互いに離れている場合を図示しているが、これらは互いに接していてもよい。
【０１３２】
また、第１低抵抗領域３３は、ゲートトレンチ６の向かい合う両側面にそれぞれ設けられるものに限られず、いずれか一方の側面のみに形成されていてもよい。また、第１低抵抗領域３３は、ゲートトレンチ６の延伸方向において隣り合う第１接続領域１７間における全ての領域に形成されなくてもよく、一部の領域のみなど部分的に形成されていてもよい。
【０１３３】
同様に、第２低抵抗領域３４も、ショットキートレンチ１０の向かい合う両側面にそれぞれ設けられるものに限られず、いずれか一方の側面のみに形成されていてもよい。また、第２低抵抗領域３４は、ショットキートレンチ１０の延伸方向において隣り合う第２接続領域１８間における全ての領域に形成されなくてもよく、一部の領域のみなど部分的に形成されていてもよい。
【０１３４】
第１低抵抗領域３３は、ゲートトレンチ６の側面に接して設けられるものに限られず、ドリフト層２内においてゲートトレンチ６の側面から離れた位置に設けられていてもよい。同様に、第２低抵抗領域３４も、ショットキートレンチ１０の側面に接して設けられるものに限られず、ドリフト層２内においてショットキートレンチ１０の側面から離れた位置に設けられていてもよい。
【０１３５】
第１低抵抗領域３３は、ボディ領域３、第１接続領域１７、および第１底部保護領域１５に接して設けられるものに限られず、ドリフト層２内においてこれらの領域から離れた位置に設けられていてもよい。同様に、第２低抵抗領域３４も、ボディ領域３、第２接続領域１８、および第２底部保護領域１６に接して設けられるものに限られず、ドリフト層２内においてこれらの領域から離れた位置に設けられていてもよい。
【０１３６】
次に、半導体装置３０１の製造方法について説明する。まず、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、図４に示すようにゲートトレンチ６、ショットキートレンチ１０、第１底部保護領域１５、および第２底部保護領域１６を形成した後、第１のマスク５１を形成したまま、もしくは第１のマスク５１を除去してから、ゲートトレンチ６およびショットキートレンチ１０の内壁からＮ（窒素）やＰ（リン）等の傾斜イオン注入により第１低抵抗領域３３および第２低抵抗領域３４を形成する。ここで、第１低抵抗領域３３および第２低抵抗領域３４は、これらの領域におけるｎ型の不純物濃度がボディ領域３のｐ型の不純物濃度よりも低くなるように形成する。このようにすることで、ボディ領域３の導電型がｎ型に反転されないようにすることができる。
【０１３７】
その後、図６に示した製造方法と同様にして、第１接続領域１７および第２接続領域１８を形成する。第１接続領域１７および第２接続領域１８は、これらの領域におけるｐ型の不純物濃度が第１低抵抗領域３３および第２低抵抗領域３４のｎ型の不純物濃度よりも高くなるように形成する。このようにすることで、元々第１低抵抗領域３３や第２低抵抗領域３４であった領域の導電型をｐ型に反転させて、第１接続領域１７および第２接続領域１８を形成することができる。なお、第１接続領域１７および第２接続領域１８は、通常ボディ領域３よりもｐ型の不純物濃度が高くなるように設定されるため、元々ボディ領域３であった領域において第１接続領域１７および第２接続領域１８が形成されることになる。
【０１３８】
このようにすることで、第１接続領域１７の間においてゲートトレンチ６の側面を覆うように第１低抵抗領域３３を、第２接続領域１８の間においてショットキートレンチ１０の側面を覆うように第２低抵抗領域３４を、それぞれ形成することができる。その他の部分については、実施の形態１の半導体装置１０１と同様にして製造することができる。
【０１３９】
なお、第１低抵抗領域３３および第２低抵抗領域３４は、図１５および図１６に示した製造方法と同様にして形成してもよい。図２３および図２４は、実施の形態３における半導体装置３０１の製造方法の一部の工程を示す図である。まず、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、図３に示すようにボディ領域３、ソース領域４、およびボディコンタクト領域５を形成した後、図２３に示すように、後工程で形成されるゲートトレンチ６やショットキートレンチ１０よりも広い開口を持つ第５のマスク５５を半導体層２１上に形成する。そして、半導体層２１の表面に対して垂直方向にイオン注入を行い、第１低抵抗領域３３および第２低抵抗領域３４を形成する。
【０１４０】
第５のマスク５５の除去後、図２４に示すように、第５のマスク５５（第１低抵抗領域３３および第２低抵抗領域３４）よりも狭い開口を持つ第１のマスク５１を半導体層２１上に形成する。第１のマスク５１の開口は、第１低抵抗領域３３および第２低抵抗領域３４上に位置するように形成する。そして、第１のマスク５１を用いて、反応性イオンエッチング（ＲＩＥ）によって半導体層２１の表面からソース領域４およびボディ領域３を貫通してドリフト層２へと達するゲートトレンチ６およびショットキートレンチ１０を形成する。このとき、ゲートトレンチ６およびショットキートレンチ１０は、図２４に示すように、トレンチ底部が第１低抵抗領域３３および第２低抵抗領域３４の下部よりも浅くなるように形成する。さらに、第１のマスク５１を用いて、半導体層２１の表面に対して垂直方向にイオン注入を行い、ゲートトレンチ６の底部に第１底部保護領域１５を形成し、ショットキートレンチ１０の底部に第２底部保護領域１６を形成する。
【０１４１】
その後、図６に示した製造方法と同様にして、第１接続領域１７および第２接続領域１８を形成する。その他の部分については、実施の形態１の半導体装置１０１と同様にして製造することができる。
【０１４２】
実施の形態３の半導体装置３０１においても、実施の形態１において説明したのと同様の効果を得ることができる。
【０１４３】
また、実施の形態３の半導体装置３０１は、第１接続領域１７に隣接して、ドリフト層２よりもｎ型の不純物濃度が高い第１低抵抗領域３３が形成されているため、第１接続領域１７周辺の抵抗が低減され、ＭＯＳＦＥＴのオン抵抗を低減できる。第２接続領域１８に隣接して、ドリフト層２よりもｎ型の不純物濃度が高い第２低抵抗領域３４が形成されているため、ＳＢＤの動作時に第２接続領域１８周辺の抵抗が低減され、高いショットキー電流を得ることができる。
【０１４４】
さらに、第１底部保護領域１５および第２底部保護領域１６の周辺にも第１低抵抗領域３３および第２低抵抗領域３４が形成されていることにより、第１底部保護領域１５および第２底部保護領域１６の周辺のｎ型の不純物濃度が高くなっている。すなわち、第１底部保護領域１５と第１低抵抗領域３３とから構成されるｐｎ接合部、および第２底部保護領域１６と第２低抵抗領域３４とから構成されるｐｎ接合部は、ドリフト層２とから構成される場合よりもｐｎ接合部のｎ型領域のポテンシャルが増大する。ｐｎ接合部のｎ型領域のポテンシャルが増大することにより、当該ｐｎ接合部からなるボディダイオードのビルトイン電圧も増加するため、ボディダイオードに電流が流れにくくなる。
【０１４５】
ここで、ｐｎ接合からなるボディダイオードがＳｉＣ（炭化珪素）から構成されている場合、ボディダイオードには、炭化珪素のバンドギャップから通常３．５Ｖ程度で電流が流れる。しかし、ｐｎ接合部のｎ型領域のポテンシャルが高い場合には、その分高いバイアスを印加しなければ、ボディダイオードがオンしない。そのため、ボディダイオードに順方向バイアスが印加された際、第１低抵抗領域３３および第２低抵抗領域３４に隣接する第１底部保護領域１５および第２底部保護領域１６のｐｎ接合においては、より高い電圧までバイポーラ動作が抑制されることとなる。
【０１４６】
一方、ＳＢＤは、ショットキー障壁によるバイアスを印加することでオンでき、通常１〜２Ｖ程度など、ｐｎ接合からなるボディダイオードよりも低い電圧でオンする。そのため、順方向バイアス印加時には、まずＳＢＤによるユニポーラ電流であるショットキー電流が流れ始め、より高いバイアスになるとボディダイオードによるバイポーラ電流が流れ始めることとなる。
【０１４７】
したがって、第１底部保護領域１５および第２底部保護領域１６の周辺に、ドリフト層２よりもｎ型の不純物濃度が高い第１低抵抗領域３３および第２低抵抗領域３４を形成することで、ｐｎ接合部のｎ型領域のポテンシャルを増大でき、ｐｎ接合からなるボディダイオードの動作電圧を増大させることができるので、ＳＢＤにおいてより高い最大ユニポーラ電流を得ることができる。
【０１４８】
次に、実施の形態３に係る半導体装置３０１の変形例を説明する。変形例１に係る半導体装置３０２は、ドリフト層２のうち、第１底部保護領域１５および第２底部保護領域１６の下部よりも上方に位置する部分を低抵抗領域３５として形成している。低抵抗領域３５は、第１ドリフト層２５上に形成され、第１ドリフト層２５よりもｎ型の不純物濃度が高いｎ型の半導体領域である。
【０１４９】
なお、低抵抗領域３５のうち、ＭＯＳ領域１９において形成された部分（ゲートトレンチ６の延伸方向において隣り合う第１接続領域１７間の領域）が第１低抵抗領域３３に相当し、ＳＢＤ領域２０において形成された部分（ショットキートレンチ１０の延伸方向において隣り合う第２接続領域１８間の領域）が第２低抵抗領域３４に相当する。その他の構成は、図２１等に示した半導体装置３０１と同様である。
【０１５０】
次に、変形例１に係る半導体装置３０２の製造方法について説明する。図２５および図２６は、変形例１に係る半導体装置３０２の製造方法の一部の工程を示す図である。半導体装置３０２において、低抵抗領域３５は、実施の形態１の図５に示した製造方法と同様にして形成することができる。すなわち、図２５に示すように、基板１上にｎ型の第１ドリフト層２５をエピタキシャル成長により形成した後、第１ドリフト層２５上に、ｎ型の低抵抗領域３５をエピタキシャル成長により形成する。なお、第１ドリフト層２５と低抵抗領域３５とを合わせたものが上述のドリフト層２に相当する。
【０１５１】
続いて、実施の形態１の図３に示した製造方法と同様にして、ボディ領域３、ソース領域４、およびボディコンタクト領域５を形成する。
【０１５２】
そして、図２６において、第１のマスク５１を用いて、反応性イオンエッチング（ＲＩＥ）によって半導体層２１の表面からソース領域４およびボディ領域３を貫通して低抵抗領域３５へと達するゲートトレンチ６およびショットキートレンチ１０を形成する。このとき、ゲートトレンチ６およびショットキートレンチ１０は、図２６に示すように、トレンチ底部が第１低抵抗領域３３および第２低抵抗領域３４の下部よりも浅くなるように形成する。さらに、第１のマスク５１を用いて、半導体層２１の表面に対して垂直方向にイオン注入を行い、ゲートトレンチ６の底部に第１底部保護領域１５を形成し、ショットキートレンチ１０の底部に第２底部保護領域１６を形成する。このとき、第１底部保護領域１５および第２底部保護領域１６は、これらの下部が低抵抗領域３５の下部と同じ深さ、もしくはより深い位置となるように形成する。その後、図６に示した製造方法と同様にして、第１接続領域１７および第２接続領域１８を形成する。
【０１５３】
このようにすることで、ドリフト層２のうち、第１底部保護領域１５および第２底部保護領域１６の下部よりも上方に位置する部分に低抵抗領域３５を形成することができる。その他の部分については、実施の形態１の半導体装置１０１と同様にして製造することができる。
【０１５４】
変形例１に係る半導体装置３０２においても、実施の形態１や実施の形態３において説明したのと同様の効果を得ることができる。
【０１５５】
図２７は、変形例２の半導体装置３０３におけるセル領域の一部の断面を示す断面模式図である。変形例２に係る半導体装置３０３は、図２７に示すように、ＭＯＳ領域１９において第１低抵抗領域３３が形成され、ＳＢＤ領域２０において第２低抵抗領域３４ａが形成されている。第２低抵抗領域３４ａは、ｎ型の不純物濃度が第１低抵抗領域３３よりも高くなるように形成されている。その他の構成は、図２１等に示した半導体装置３０１と同様である。
【０１５６】
次に、半導体装置３０３の製造方法について説明する。まず、実施の形態１で説明した半導体装置１０１の製造方法と同様にして、図４に示すようにゲートトレンチ６、ショットキートレンチ１０、第１底部保護領域１５、および第２底部保護領域１６を形成する。続いて、ＭＯＳ領域１９にのみ開口を有するマスクを半導体層２１上に形成した後、ゲートトレンチ６の内壁から傾斜イオン注入を行い、第１低抵抗領域３３を形成する。当該マスクを除去後、ＳＢＤ領域２０にのみ開口を有するマスクを半導体層２１上に形成して、ショットキートレンチ１０の内壁から傾斜イオン注入を行い、第２低抵抗領域３４ａを形成する。その後、図６に示した製造方法と同様にして、第１接続領域１７および第２接続領域１８を形成する。
【０１５７】
なお、第１低抵抗領域３３と第２低抵抗領域３４ａを形成する順序は前後してもよく、また図２３に示した製造方法と同様にして形成してもよい。
【０１５８】
変形例２に係る半導体装置３０３においても、実施の形態１や実施の形態３において説明したのと同様の効果を得ることができる。
【０１５９】
また、上記において説明したように、ショットキートレンチ１０の幅がゲートトレンチ６の幅以上となる場合や、ショットキートレンチ１０の深さがゲートトレンチ６の深さ以下となる場合には、第２底部保護領域１６や第２接続領域１８にかかる電界は同等、あるいはより低減される。この場合に、第２接続領域１８間の第２の間隔ｄｐ２を第１接続領域１７間の第１の間隔ｄｐ１よりも小さくすることで、ショットキー界面２２の電界強度を低減できると同時に、第２接続領域１８端部のｐｎ接合にかかる電界を第１接続領域１７端部のｐｎ接合にかかる電界よりも緩和できる。そこで、第２接続領域１８端部の最大電界強度が低い分、ＳＢＤ領域２０における第２低抵抗領域３４の不純物濃度を高くすることが可能となる。
【０１６０】
変形例２に係る半導体装置３０３は、第２接続領域１８の端部にかかる電界強度の増大による素子の耐圧悪化やリーク電流の増大を回避しつつ、第２低抵抗領域３４ａの不純物濃度を高くすることでＳＢＤ領域２０の抵抗を低減でき、より高いショットキー電流を得ることができる。
【０１６１】
実施の形態４．
本実施の形態は、上述した実施の形態１から３のいずれかにかかる半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本開示を適用した場合について説明する。
【０１６２】
図２８は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【０１６３】
図２８に示す電力変換システムは、電源５００、電力変換装置６００、負荷７００から構成される。電源５００は、直流電源であり、電力変換装置６００に直流電力を供給する。電源５００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源５００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【０１６４】
電力変換装置６００は、電源５００と負荷７００の間に接続された三相のインバータであり、電源５００から供給された直流電力を交流電力に変換し、負荷７００に交流電力を供給する。電力変換装置６００は、図２８に示すように、入力される直流電力を交流電力に変換して出力する主変換回路６０１と、主変換回路６０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路６０２と、駆動回路６０２を制御する制御信号を駆動回路６０２に出力する制御回路６０３とを備えている。
【０１６５】
負荷７００は、電力変換装置６００から供給された交流電力によって駆動される三相の電動機である。なお、負荷７００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【０１６６】
以下、電力変換装置６００の詳細を説明する。主変換回路６０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源５００から供給される直流電力を交流電力に変換し、負荷７００に供給する。主変換回路６０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路６０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続された６つの還流ダイオードから構成することができる。主変換回路６０１の各スイッチング素子と各還流ダイオードの少なくともいずれかに、上述した実施の形態１から３のいずれかにかかる半導体装置を適用する。このうち、ＭＯＳ領域１９に配置されたＭＯＳＦＥＴ構造をスイッチング素子として、ＳＢＤ領域２０に配置されたＳＢＤを還流ダイオードとして、それぞれ使用できる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路６０１の３つの出力端子は、負荷７００に接続される。
【０１６７】
なお、実施の形態１から３にかかる半導体装置は、スイッチング素子と還流ダイオードが１つのチップ内に内蔵された一体構造となっている。そのため、主変換回路６０１のスイッチング素子としてＭＯＳ領域１９に配置されたＭＯＳＦＥＴ構造を用い、還流ダイオードとしてＳＢＤ領域２０に配置されたＳＢＤを用いることで、スイッチング素子と還流ダイオードが別個に形成された異なる２つ以上のチップを用いるときと比較して、実装面積を縮小できる。
【０１６８】
駆動回路６０２は、主変換回路６０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路６０１のスイッチング素子のゲート電極に供給する。具体的には、後述する制御回路６０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子のゲート電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【０１６９】
制御回路６０３は、負荷７００に所望の電力が供給されるよう主変換回路６０１のスイッチング素子を制御する。具体的には、負荷７００に供給すべき電力に基づいて主変換回路６０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路６０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路６０２に制御指令（制御信号）を出力する。駆動回路６０２は、この制御信号に従い、各スイッチング素子のゲート電極にオン信号又はオフ信号を駆動信号として出力する。
【０１７０】
本実施の形態に係る電力変換装置では、主変換回路６０１のスイッチング素子として実施の形態１から３のいずれかにかかる半導体装置を適用するため、静電容量の低下やバイポーラ劣化が抑制された信頼性の高い半導体装置の使用により、電力変換装置の信頼性向上を実現することができる。
【０１７１】
本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。
【０１７２】
また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【０１７３】
＜最後に＞
以上説明した本開示に係る実施の形態１〜３においては、半導体材料が炭化珪素である場合について説明したが、その他の半導体材料を用いてもよい。すなわち、基板１、およびドリフト層２、ボディ領域３、ソース領域４、ボディコンタクト領域５などを含む半導体層２１は、その他の半導体材料から構成することができる。その他の半導体材料としては、例えば、シリコンと比べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体が挙げられる。炭化珪素以外のワイドバンドギャップ半導体としては、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、酸化ガリウム、ダイヤモンドなどが挙げられる。これらのワイドバンドギャップ半導体を用いた場合であっても同様の効果を得ることができる。
【０１７４】
なお、本明細書で説明した上記の各実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件等について記載している場合があるが、これらは全ての局面において例示であって、各実施の形態が記載されたものに限られることはない。よって、例示されていない無数の変形例が、各実施の形態の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
【０１７５】
また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていても良い。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物で構成される場合、および１つの構成要素がある構造物の一部に対応する場合を含む。
【０１７６】
また、本明細書における説明は、何れも、従来技術であると認めるものではない。
【０１７７】
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１７８】
１  基板、２  ドリフト層、３  ボディ領域、４  ソース領域、５  ボディコンタクト領域、６  ゲートトレンチ、７  ゲート絶縁膜、８  ゲート電極、９  層間絶縁膜、１０  ショットキートレンチ、１１  コンタクト領域、１２  ショットキー電極、１３  ソース電極、１４  ドレイン電極、１５  第１底部保護領域、１６  第２底部保護領域、１７  第１接続領域、１８、１８ａ、１８ｂ  第２接続領域、１９  ＭＯＳ領域、２０  ＳＢＤ領域、２１  半導体層、２２  ショットキー界面、２５  第１ドリフト層、２６  第２ドリフト層、３１、３１ａ、３１ｂ  第１電界緩和領域、３２、３２ａ、３２ｂ  第２電界緩和領域、３３  第１低抵抗領域、３４、３４ａ  第２低抵抗領域、３５  低抵抗領域、５１  第１のマスク、５２  第２のマスク、５３  第３のマスク、５４  第４のマスク、５５  第５のマスク、１０１、１０２、１０３、２０１、２０２、２０３、３０１、３０２、３０３  半導体装置、５００  電源、６００  電力変換装置、６０１  主変換回路、６０２  駆動回路、６０３  制御回路、７００  負荷
【要約】
本開示に係る半導体装置は、ゲートトレンチ（６）内に設けられ、ソース領域（４）に対して、ゲート絶縁膜（７）を介して対向するように設けられたゲート電極（８）と、ゲート絶縁膜（７）の下方に設けられた第２導電型の第１底部保護領域（１５）と、ゲートトレンチ（６）の延伸方向において第１の間隔（ｄｐ１）で複数設けられ、第１底部保護領域（１５）とボディ領域（３）とを電気的に接続する第２導電型の第１接続領域（１７）と、ショットキートレンチ（１０）内に設けられたショットキー電極（１２）と、ショットキー電極（１２）の下方に設けられた第２導電型の第２底部保護領域（１６）と、ショットキートレンチ（１０）の延伸方向において第１の間隔（ｄｐ１）よりも小さい第２の間隔（ｄｐ２）で複数設けられ、第２底部保護領域（１６）とボディ領域（３）とを電気的に接続する第２導電型の第２接続領域（１８、１８ａ、１８ｂ）と、を備える。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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