(57)【特許請求の範囲】
【請求項１】
入力クロックを受信し、複数ビットの遅延コードに反応して前記入力クロックに遅延を行うことで遅延クロックを提供するように構成された遅延線と、
前記遅延線に結合され、コピー遅延時間長を有し、前記遅延クロックを受信し、前記遅延クロックに基づいてフィードバッククロックを生成するように構成されたコピー回路と、
前記コピー回路に結合され、前記入力クロックと前記フィードバッククロックを受信し、前記入力クロックと前記フィードバッククロックを比較して遅延制御信号を生成するように構成された位相検出器と、
前記位相検出器及び前記遅延線に結合され、制御クロックに基づいて前記遅延制御信号に従って第１時間点で前記遅延コードを生成し、且つ前記コピー遅延時間長により前記第１時間点を第２時間点に遅延させ、前記第２時間点で前記遅延線に前記遅延コードを提供し、前記遅延線に前記第２時間点で前記入力クロックのタイミングを調整する遅延制御器と、
を含み、
前記制御クロックの周期は、前記コピー遅延時間長よりも大きく、前記コピー遅延時間長に少なくとも１つの前記入力クロックの周期を加えた時間長よりも小さい、遅延ロックループデバイス。
【請求項２】
前記遅延制御器は、前記第２時間点の後の第３時間点で別の遅延コードを提供し、前記第３時間点と前記第１時間点の間の時間の長さは、前記制御クロックの周期に略等しい請求項１に記載の遅延ロックループデバイス。
【請求項３】
前記コピー遅延時間長は、前記遅延ロックループデバイスのプロセスによって生成されるトランジスタスキューに従って調整され、前記トランジスタスキューは、トランジスタの閾値電圧によって決定される請求項１又は２に記載の遅延ロックループデバイス。
【請求項４】
前記コピー遅延時間長は、前記トランジスタスキューのスロースキューに従って増加され、前記コピー遅延時間長は、前記トランジスタスキューのファーストスキューに従って低減される請求項３に記載の遅延ロックループデバイス。
【請求項５】
前記遅延制御器に結合され、前記制御クロックを提供するように構成された発振器を更に含む請求項１〜４の何れか一項に記載の遅延ロックループデバイス。
【請求項６】
前記発振器は、イネーブル信号に従って有効にされて前記制御クロックを提供する請求項５に記載の遅延ロックループデバイス。
【請求項７】
前記発振器に結合され、前記イネーブル信号を提供するように構成されたイネーブル信号生成器を更に含む請求項６に記載の遅延ロックループデバイス。
【請求項８】
前記イネーブル信号生成器は、更に、前記遅延線、前記コピー回路、前記位相検出器及び前記遅延制御器に結合され、前記イネーブル信号によって前記遅延線、前記コピー回路、前記位相検出器及び前記遅延制御器を有効にする請求項７に記載の遅延ロックループデバイス。
【請求項９】
入力クロックを受信し、複数ビットの遅延コードに反応して前記入力クロックを遅延させることで遅延クロックを提供するステップと、
前記遅延クロックに基づいてフィードバッククロックを生成するステップと、
前記入力クロックと前記フィードバッククロックを比較して遅延制御信号を生成するステップと、
制御クロックに基づいて前記遅延制御信号に従って第１時間点で前記遅延コードを生成し、且つコピー遅延時間長により前記第１時間点を第２時間点に遅延させ、前記第２時間点で遅延コードを提供し、前記第２時間点で前記入力クロックのタイミングを調整するステップと、
を含み、
前記制御クロックの周期は、前記コピー遅延時間長よりも大きく、前記コピー遅延時間長に少なくとも１つの前記入力クロックの周期を加えた時間長よりも小さい、遅延ロックループデバイスの動作方法。
【請求項１０】
前記第２時間点の後の第３時間点は、別の遅延コードを提供することを更に含み、
前記第３時間点と前記第１時間点との間の時間長は、前記制御クロックの周期に略等しい請求項９に記載の動作方法。
【請求項１１】
前記遅延ロックループデバイスのプロセスによって生成されるトランジスタスキューに従って前記コピー遅延時間長を調整し、前記トランジスタスキューは、トランジスタの閾値電圧によって決定される請求項９又は請求項１０に記載の動作方法。
【請求項１２】
前記コピー遅延時間長は、前記トランジスタスキューのスロースキューに従って増加され、前記コピー遅延時間長は、前記トランジスタスキューのファーストスキューに従って低減される請求項１１に記載の動作方法。
【請求項１３】
イネーブル信号に従って前記制御クロックを提供するステップを更に含む請求項９に記載の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延ロックループデバイス及び遅延ロックループデバイスの動作方法に関し、特に、任意の入力クロックの周期に適用可能な遅延ロックループデバイス及び遅延ロックループデバイスの動作方法に関する。
【背景技術】
【０００２】
一般的に、遅延ロックループ（ｄｅｌａｙ−ｌｏｃｋｅｄ  ｌｏｏｐ，ＤＬＬ）は、受信した入力クロックをプリセット周期内に所望の遅延クロックに調整するように設定される。但し、入力クロックが比較的小さな周期を有する場合、ＤＬＬは、オーバーシフト（ｏｖｅｒ  ｓｈｉｆｔ）を頻繁に発生し、更に遅延クロックに遅延が不十分又は過剰な状況を発生させる。入力クロックが比較的大きな周期を有する場合、ＤＬＬは、オーバーシフトを改善することができるが、ＤＬＬが受信した入力クロックをプリセット周期内で所望の遅延クロックに調整することができなくなる。
【０００３】
従って、任意の入力クロックの周期に適用可能な遅延ロックループデバイスを設計することは、当業者が研究に努める課題の１つである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、任意の入力クロックの周期に適用可能な遅延ロックループデバイス及び遅延ロックループデバイスの動作方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の遅延ロックループデバイスは、遅延線、コピー回路、位相検出器及び遅延制御器を含む。遅延線は、入力クロックを受信し、複数ビットの遅延コードに反応して入力クロックを遅延させることで遅延クロックを提供するように構成される。コピー回路は、遅延線に結合される。コピー回路は、遅延クロックを受信し、遅延クロックに基づいてフィードバッククロックを生成するように構成される。位相検出器は、コピー回路に結合される。位相検出器は、入力クロックとフィードバッククロックを受信し、入力クロックとフィードバッククロックを比較して遅延制御信号を生成するように構成される。遅延制御器は、位相検出器及び遅延線に結合される。遅延制御器は、制御クロックに基づいて遅延制御信号に従って第１時間点で遅延コードを生成し、コピー遅延時間長を遅延させ、第２時間点で遅延コードを遅延線に提供し、遅延線に第２時間点で入力クロックのタイミングを調整させるように構成される。制御クロックの周期は、コピー遅延時間長よりも大きくなるように調整される。
【０００６】
本発明の動作方法は、遅延ロックループデバイスに適用される。動作方法は、入力クロックを受信し、複数ビットの遅延コードに反応して入力クロックを遅延させることで遅延クロックを提供するステップと、遅延クロックに基づいてフィードバッククロックを生成するステップと、入力クロックとフィードバッククロックを比較して遅延制御信号を生成するステップと、制御クロックに基づいて遅延制御信号に従って第１時間点で遅延コードを生成し、コピー遅延時間長を遅延させ、第２時間点で遅延コードを提供し、第２時間点で入力クロックのタイミングを調整するステップとを含み、制御クロックの周期は、コピー遅延時間長よりも大きくなるように調整される。
【発明の効果】
【０００７】
上記に基づき、制御クロックの周期は、コピー遅延時間長よりも大きく調整され、遅延ロックループデバイス及び動作方法は、制御クロックに基づいて遅延コードを提供し、遅延コードにコピー遅延時間長の後に入力クロックの位相を調整させる。このように、本発明の遅延ロックループデバイス及び動作方法は、任意の入力クロックの周期に適用することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態による遅延ロックループデバイスの説明図である。
【図２Ａ】本発明の実施形態による最小周期を有する入力クロックに応用される信号タイミング図である。
【図２Ｂ】本発明の実施形態による最大周期を有する入力クロックに応用される信号タイミング図である。
【図３Ａ】本発明の実施形態によるスロースキューに応用される信号タイミング図である。
【図３Ｂ】本発明の実施形態によるファーストスキューに応用される信号タイミング図である。
【図４】本発明の第２実施形態による遅延ロックループデバイスデバイスの説明図である。
【図５】本発明の第３実施形態による遅延ロックループデバイスデバイスの説明図である。
【図６】本発明の実施形態による動作方法のフロー図である。
【発明を実施するための形態】
【０００９】
本発明の上記特徴及び利点を分かり易くするために、実施形態を挙げ、図面を合わせて以下のとおり詳細を説明する。
【００１０】
本発明の一部の実施例について、図面に合わせて詳細に説明するが、以下の説明で引用する部材符号は、異なる図面に同じ部材符号が出現する場合、同一又は類似する部材とみなす。これら実施例は、本発明の一部分に過ぎず、本発明の全ての可能な実施形態を開示しているのではない。より正確には、これら実施例は、本発明の特許請求の範囲における装置の範例に過ぎない。
【００１１】
図１を参照し、図１は、本発明の第１実施形態による遅延ロックループデバイス装置の説明図である。遅延ロックループデバイス１００は、遅延線１１０、レプリカ（ｒｅｐｌｉｃａ）回路１２０、位相検出器１３０及び遅延制御器１４０を含む。遅延線１１０は、入力クロックＩ_ＣＬＫを受信し、複数ビットの遅延コードＤＣＤに反応して入力クロックＩ_ＣＬＫを遅延させることで遅延クロックＤ_ＣＬＫを提供する。コピー回路１２０は、遅延線１１０に結合される。コピー回路１２０は、遅延線１１０からの遅延クロックＤ_ＣＬＫを受信し、遅延クロックＤ_ＣＬＫに基づいてフィードバッククロックＦＢ_ＣＬＫを生成する。位相検出器１３０は、コピー回路１２０に結合される。位相検出器１３０は、入力クロックＩ_ＣＬＫとフィードバッククロックＦＢ_ＣＬＫを受信し、入力クロックＩ_ＣＬＫとフィードバッククロックＦＢ_ＣＬＫを比較して遅延制御信号ＤＣＳを生成する。
【００１２】
遅延制御器１４０は、位相検出器１３０と遅延線１１０に結合される。遅延制御器１４０は、制御クロックＣＴＲＬ_ＣＬＫに基づき、遅延制御信号ＤＣＳに従って第１時間点で遅延コードＤＣＤを生成する。本実施形態では、遅延制御信号ＤＣＳは、遅延コマンドＵＰ、ＤＮを含む。遅延制御器１４０は、遅延コマンドＵＰに従って遅延コードＤＣＤの数値を高める。遅延線１１０は、数値が高められた遅延コードＤＣＤに基づいて入力クロックＩ_ＣＬＫの遅延を増加させる。一方で、遅延制御器１４０は、遅延コマンドＤＮに従って遅延コードＤＣＤを低減させる。遅延線１１０は、数値が低減された遅延コードＤＣＤに基づいて入力クロックＩ_ＣＬＫの遅延を減少させる。遅延制御器１４０が第１時間点で遅延コードＤＣＤを生成する時、コピー遅延時間長ＲＤＴを遅延させ、第２時間点で遅延コードＤＣＤを遅延線１１０に提供する。従って、遅延線１１０は、第２時間点で入力クロックＩ_ＣＬＫのタイミングを調整する。本実施形態では、制御クロックＣＴＲＬ＿ＣＬＫの周期は、コピー遅延時間長ＲＤＴよりも大きく、コピー遅延時間長ＲＤＴに入力クロックＩ_ＣＬＫの周期を加えた時間長よりも小さくなるように調整される。次に、第２時間点の後、遅延制御器１４０は、制御クロックＣＴＲＬ_ＣＬＫに基づいて別の遅延コードＤＣＤを提供する。
【００１３】
述べておくべきこととして、制御クロックＣＴＲＬ_ＣＬＫの周期は、コピー遅延時間長ＲＤＴよりも大きくなるように調整される。即ち、遅延ロックループデバイス１００は、コピー遅延時間長ＲＤＴの後に制御クロックＣＴＲＬ_ＣＬＫの周期を調整し、制御クロックＣＴＲＬ_ＣＬＫの周期は、コピー遅延時間長ＲＤＴよりもやや大きくなる。遅延制御器１４０は、フィードバッククロックＦＢ_ＣＬＫが提供された後に（即ち、少なくとも一つの入力クロックＩ_ＣＬＫ周期の時間間隔内に）別の遅延コードＤＣＤを生成することができる。例えば、制御クロックＣＴＲＬ_ＣＬＫの周期は、コピー遅延時間長ＲＤＴよりも大きく、コピー遅延時間長ＲＤＴに単一の入力クロックＩ_ＣＬＫの周期を加えた時間長よりも小さくなるように調整される。また、別の例として、制御クロックＣＴＲＬ_ＣＬＫの周期は、コピー遅延時間長ＲＤＴよりも大きく、コピー遅延時間長ＲＤＴに二つの入力クロックＩ_ＣＬＫの周期を加えた時間長よりも小さくなるように調整される。したがって、遅延制御器１４０は、フィードバッククロックＦＢ_ＣＬＫが提供された後に（即ち、一つ或いは二つの入力クロックＩ_ＣＬＫ周期の時間間隔内に）別の遅延コードＤＣＤを生成することができる。従って、入力クロックＩ_ＣＬＫが比較的小さい周期を有する場合、遅延ロックループデバイス１００は、オーバーシフト（ｏｖｅｒ  ｓｈｉｆｔ）の状況がない。また、入力クロックＩ_ＣＬＫが比較的大きな周期を有する場合、遅延ロックループデバイス１００は、コピー遅延時間長ＲＤＴに合わせて調整された制御クロックＣＴＲＬ_ＣＬＫの周期である。従って、遅延ロックループデバイス１００の入力クロックＩ_ＣＬＫが所望の遅延クロックＤ_ＣＬＫに調整されるまでの時間長は、延長されない。このように、遅延ロックループデバイス１００は、任意の入力クロックＩ_ＣＬＫの周期に適用することができ、且つ規定されたプリセット周期内に受信した入力クロックＩ_ＣＬＫを所望の遅延クロックＤ_ＣＬＫに調整することができる。
【００１４】
例えば、図１と図２Ａを同時に参照し、図２Ａは、本発明の実施形態による最小周期を有する入力クロックに応用された信号タイミング図である。本実施形態の信号タイミング図は、遅延ロックループデバイス１００に適用される。遅延制御器１４０は、遅延コマンドＵＰに従って遅延コードＤＣＤの値を高め、入力クロックＩ_ＣＬＫの遅延を増加させる。一方、遅延制御器１４０は、遅延コマンドＤＮに従って遅延コードＤＣＤの数値を低減し、入力クロックＩ_ＣＬＫの遅延を減少させる。本実施形態では、遅延制御器１４０は、制御クロックＣＴＲＬ_ＣＬＫに基づいて遅延制御信号ＤＣＳに従って第１時間点ｔ１で遅延コードＤＣＤを生成する。本実施形態では、遅延制御器１４０は、制御クロックＣＴＲＬ_ＣＬＫの立ち上がりエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）に基づいて遅延制御信号ＤＣＳに関連する遅延コードＤＣＤを生成する。幾つかの実施形態では、遅延制御器１４０は、制御クロックＣＴＲＬ_ＣＬＫの立ち下がりエッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）に基づいて遅延制御信号ＤＣＳに関連する遅延コードＤＣＤを生成する。遅延線１１０は、第２時間点ｔ２で入力クロックＩ_ＣＬＫのタイミングを調整する。第２時間点ｔ２は、第１時間点ｔ１に対してコピー遅延時間長ＲＤＴの遅延を有する。本実施形態では、制御クロックＣＴＲＬ_ＣＬＫの周期は、コピー遅延時間長ＲＤＴよりも大きくなるように調整される。従って、遅延制御器１４０は、制御クロックＣＴＲＬ_ＣＬＫ基づいて第２時間点ｔ２以降の第３時間点ｔ３で別の遅延コードＤＣＤを生成する。第３時間点ｔ３と第１時間点ｔ１との間の時間長は、実質上、制御クロックＣＴＲＬ_ＣＬＫの周期に等しい。
【００１５】
本実施形態では、制御クロックＣＴＲＬ_ＣＬＫの周期は、コピー遅延時間長ＲＤＴによって決定される。従って、遅延制御器１４０は、フィードバッククロックＦＢ_ＣＬＫが提供された後、単一の入力クロックＩ_ＣＬＫの周期又は単一のフィードバッククロックＦＢ_ＣＬＫの周期（入力クロックＩ_ＣＬＫの周期は、実質上、フィードバッククロックＦＢ_ＣＬＫの周期に等しい）の時間区間内に別の遅延コードＤＣＤを生成することができる。従って、入力クロックＩ_ＣＬＫが最小の周期を有する場合、遅延ロックループデバイス１００は、オーバーシフトの状況を有さない。
【００１６】
例として、図１、図２Ａ、及び図２Ｂを同時に参照し、図２Ｂは、本発明の実施形態による最大周期を有する入力クロックに応用された信号タイミング図である。図２Ｂの信号タイミング図は、遅延ロックループデバイス１００にも適用される。本実施形態では、図２Ａのコピー遅延時間長ＲＤＴは、図２Ｂのコピー遅延時間長ＲＤＴと同じである。従って、本実施形態では、図２Ｂに示される制御クロックＣＴＲＬ＿ＣＬＫの周期は、図２Ａに示す制御クロックＣＴＲＬ＿ＣＬＫの周期に等しくてもよい。即ち、入力クロックＩ_ＣＬＫが最大周期を有する場合、遅延ロックループデバイス１００は、コピー遅延時間長ＲＤＴに従って制御クロックＣＴＲＬ_ＣＬＫの周期を調整する。従って、遅延ロックループデバイス１００の入力クロックＩ_ＣＬＫが所望の遅延クロックＤ_ＣＬＫに調整されるまでの時間長は、延長されない。
【００１７】
図１、図３Ａ及び図３Ｂを同時に参照し、図３Ａは、本発明の実施形態によるスロースキューに応用される信号タイミング図である。図３Ｂは、本発明の実施形態によるファーストスキューに応用される信号タイミング図である。図３Ａの信号タイミング図及び図３Ｂの信号タイミング図は、遅延ロックループデバイス１００にも適用される。本実施形態では、コピー遅延時間長ＲＤＴは、遅延ロックループデバイス１００プロセスによって生成されたトランジスタスキュー（ｓｋｅｗ）に従って調整される。トランジスタスキューは、トランジスタの閾値電圧によって決定される。例えば、遅延ロックループデバイス１００のプロセスに基づき、遅延ロックループデバイス１００のトランジスタが比較的大きな閾値電圧を有する時、それは、遅延ロックループデバイス１００のスロースキュー（ｓｌｏｗ  ｓｋｅｗ）を有する状況を意味し、遅延ロックループデバイス１００が比較的大きな遅延を有することになる。図３Ａに示すように、コピー遅延時間長ＲＤＴは、スロースキューで増加される。コピー遅延時間長ＲＤＴがスロースキューで増加されることによって、制御クロックＣＴＲＬ_ＣＬＫの周期も増加される。
【００１８】
別の例では、遅延ロックループデバイス１００のトランジスタが比較的小さい閾値電圧を有する時、これは、遅延ロックループデバイス１００がファーストスキュー（ｆａｓｔ  ｓｋｅｗ）の状況を有することを意味し、遅延ロックループデバイス１００が比較的小さい遅延を有することになる。図３Ｂに示すように、コピー遅延時間長ＲＤＴは、ファーストスキューで低減される。コピー遅延時間長ＲＤＴがファーストスキューで低減されることによって、制御クロックＣＴＲＬ_ＣＬＫの周期も低減される。
【００１９】
図４を参照し、図４は、本発明の第２実施形態による遅延ロックループデバイスデバイスの説明図である。第１実施形態と異なるのは、遅延ロックループデバイス２００が発振器１５０を更に含むことである。本実施形態では、発振器１５０は、遅延制御器１４０に結合される。発振器１５０は、制御クロックＣＴＲＬ_ＣＬＫを提供する。本実施形態では、発振器１５０は、イネーブル信号ＥＳを受信する。発振器１５０は、イネーブル信号ＥＳに従って有効にされ、制御クロックＣＴＲＬ_ＣＬＫを提供する。
【００２０】
図５を参照し、図５は、本発明第３実施形態による遅延ロックループデバイスデバイスの説明図である。第２実施形態と異なるのは、遅延ロックループデバイス３００がイネーブル信号生成器１６０を更に含むことである。本実施形態では、イネーブル信号生成器１６０は、発振器１５０に結合される。イネーブル信号生成器１６０は、イネーブル信号ＥＳを提供する。本実施形態では、イネーブル信号生成器１６０は、更に、遅延線１１０、コピー回路１２０、位相検出器１３０及び遅延制御器１４０に結合される。イネーブル信号生成器１６０は、イネーブル信号ＥＳにより遅延線１１０、コピー回路１２０、位相検出器１３０及び遅延制御器１４０も有効にする。
【００２１】
図１と図６を同時に参照すると、図６は、本発明の実施形態による動作方法のフロー図である。ステップＳ１１０では、遅延線１１０は、入力クロックＩ_ＣＬＫを受信し、複数ビットの遅延コードＤＣＤに反応して入力クロックＩ_ＣＬＫを遅延させることで遅延クロックＤ_ＣＬＫを提供する。ステップＳ１２０では、コピー回路１２０は、遅延クロックＤ_ＣＬＫに基づいてフィードバッククロックＦＢ_ＣＬＫを生成する。ステップＳ１３０では、位相検出器１３０は、入力クロックＩ_ＣＬＫとフィードバッククロックＦＢ_ＣＬＫを比較して遅延制御信号ＤＣＳを生成する。ステップＳ１４０では、制御クロックに基づき、遅延制御器１４０は、遅延制御信号ＤＣＳに従って第１時間点で遅延コードＤＣＤを生成し、コピー遅延時間長を遅延して第２時間点で遅延コードＤＣＤを提供する。且つ遅延線１１０は、第２時間点で入力クロックＩ_ＣＬＫのタイミングを調整する。本実施形態のステップＳ１１０〜Ｓ１４０の実施の詳細は、少なくとも図１〜図３Ｂの複数の実施形態で十分な教示を得ることができるため、ここでは繰り返し記載しない。
【００２２】
要約すると、本発明の制御クロックの周期は、コピー遅延時間長よりも大きく、遅延ロックループデバイス及び動作方法は、制御クロックに基づいて遅延コードを提供し、遅延コードにコピー遅延時間長の後に入力クロックの位相を調整させることができる。このように、本発明の遅延ロックループデバイス及び動作方法は、任意の入力クロックの周期に適用することができ、且つ規定されるプリセット期間内に受信した入力クロックを所望の遅延クロックに調整することができる。
【００２３】
本発明は、実施例を上記のように開示したが、本発明を限定するためのものではなく、当業者は、本発明の精神を逸脱しない範囲において、いくらかの変更と修飾を行うことができ、故に本発明の保護範囲は、後述の特許請求の範囲を基準とするものである。
【産業上の利用可能性】
【００２４】
本発明は、遅延ロックループデバイス及びその動作方法に関する。遅延ロックループデバイス及び動作方法は、任意の入力クロックのサイクルに適用することができる。
【符号の説明】
【００２５】
１００、２００、３００  遅延ロックループデバイス
１１０  遅延線
１２０  コピー回路
１３０  位相検出器
１４０  遅延制御器
１５０  発振器
１６０  イネーブル信号生成器
Ｄ_ＣＬＫ  遅延クロック
ＤＣＤ  遅延コード
ＤＣＳ  遅延制御信号
ＤＮ、ＵＰ  遅延コマンド
ＥＳ  イネーブル信号
ＦＢ_ＣＬＫ  フィードバッククロック
Ｉ_ＣＬＫ  入力クロック
ＲＤＴ  コピー遅延時間長
Ｓ１１０〜Ｓ１４０  ステップ
ｔ１  第１時間点
ｔ２  第２時間点
ｔ３  第３時間点
【要約】
【課題】本発明は、遅延ロックループデバイスとその動作方法を提供する。
【解決手段】遅延ロックループデバイスは、遅延線、コピー回路、位相検出器及び遅延制御器を含む。遅延線は、遅延コードに応じて入力クロックに遅延を行い、遅延クロックを提供する。コピー回路は、遅延クロックに基づいてフィードバッククロックを生成する。位相検出器は、入力クロック及びフィードバッククロックを比較して遅延制御信号を生成する。遅延制御器は、制御クロックに基づき、遅延制御信号に従って第１時間点で遅延コードを生成し、コピー遅延時間長を遅延させ、第２時間点で遅延コードを遅延線に提供する。遅延線は、第２時間点で入力クロックを調整する。制御クロックの周期は、コピー遅延時間長よりも大きくなるように調整される。
【選択図】図１【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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