(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤ型フラッシュメモリの連続読出し方法であって、
メモリセルアレイの同一ページから第１のページデータと第２のページデータとをそれぞれ読み出すための読出しを２度行うことを含み、
メモリセルアレイの第１のページの第１のページデータを読み出すとき、各選択ビット線が複数の非選択ビット線によってシールドされ、
メモリセルアレイの第１のページの第２のページデータを読み出すとき、各選択ビット線が複数の非選択ビット線によってシールドされ、
複数の選択ページで読み出されたそれぞれの第１のページデータと第２のページデータと連続的に出力することを可能にする、方法。
【請求項２】
各選択ビット線は、３本の非選択ビット線によってシールドされる、請求項１に記載の方法。
【請求項３】
第１のページデータの読出しは、偶数ページの読出しと奇数ページの読出しとを含み、第２のページデータの読出しは、偶数ページの読出しと奇数ページの読出しとを含み、
偶数ページを読み出すための選択ビット線が複数の非選択ビット線によってシールドされ、奇数ページを読み出すための選択ビット線が複数の非選択ビット線によってシールドされる、請求項１または２に記載の方法。
【請求項４】
メモリセルアレイから読み出された第１のページデータおよび第２のページデータは、ページバッファ／センス回路のデータ保持部の第１の保持領域と第２の保持領域とにそれぞれ保持される、請求項１ないし３いずれか１つに記載の方法。
【請求項５】
前記第１の保持領域に保持された第１のページの第１のページデータの出力後、前記第２の保持領域に保持された第１のページの第２のページデータの出力中に、メモリセルアレイから第１のページの次の第２のページの第１のページデータを読出し、読み出した第１のページデータを第１の保持領域に保持し、
前記第２の保持領域に保持された第１のページの第２のページデータの出力後、前記第１の保持領域に保持された第２のページの第１のページデータの出力中に、メモリセルアレイから第２のページの第２のページデータを読出し、読み出した第２のページデータを第２の保持領域に保持する、請求項４に記載の方法。
【請求項６】
第１および第２のページデータはそれぞれ、メモリセルアレイの選択ページの列アドレス方向に連続する１／２ページのデータである、請求項１ないし５いずれか１つに記載の方法。
【請求項７】
第１のページデータは、データの記憶に利用されるメイン領域のデータを含み、第２のページデータは、メイン領域のデータとスペア領域のデータとを含む、請求項１ないし６いずれか１つに記載の方法。
【請求項８】
第１および第２の保持領域に保持された第１および第２のページデータは、クロック信号に同期して外部に連続的に出力される、請求項４ないし７いずれか１つに記載の方法。
【請求項９】
ＮＡＮＤ型のメモリセルアレイと、
前記メモリセルアレイの各ビット線に接続されたページバッファ／センス回路と、
前記メモリセルアレイの選択ページの読出しを行う読出し手段と、
前記読出し手段によって読み出されたデータを出力する出力手段とを含み、
前記読出し手段は、複数ページの連続読出しを行うとき、メモリセルアレイの同一ページから第１のページデータと第２のページデータとをそれぞれ読み出すための読出しを２度行うことを含み、前記読出し手段は、メモリセルアレイの選択ページの第１のページデータを読み出すための各選択ビット線が複数の非選択ビット線によってシールドされ、かつ、前記選択ページの第２のページデータを読み出すための各選択ビット線が複数の非選択ビット線によってシールドされるように読出しを制御する、半導体装置。
【請求項１０】
前記ページバッファ／センス回路は、行方向に２列×ｍ段のレイアウトを複数含み、第１のページデータの読出しが行われるとき、第１列目のページバッファ／センス回路が動作のために選択され、第２のページデータの読出しが行われるとき、第２列目のページバッファ／センス回路が動作のために選択される、請求項９に記載の半導体装置。
【請求項１１】
１つのページバッファ／センス回路は、ビット線選択回路を介して１つの偶数ビット線と１つの奇数ビット線に接続され、偶数ページを読み出すための選択ビット線が複数の非選択ビット線によってシールドされ、奇数ページを読み出すための選択ビット線が複数の非選択ビット線によってシールドされる、請求項９または１０に記載の半導体装置。
【請求項１２】
ページバッファ／センス回路は、メモリセルアレイから読み出された第１のページデータを保持するための第１の保持領域と第２のページデータを保持するための第２の保持領域とを含むデータ保持部を備える、請求項９ないし１１いずれか１つに記載の半導体装置。
【請求項１３】
前記読出し手段は、前記第１の保持領域に保持された第１のページデータが前記出力手段により出力された後、メモリセルアレイから次のページの第１のページデータを読出し、読み出した第１のページデータを第１の保持領域に保持し、前記第２の保持領域に保持された第２のページデータが前記出力手段により出力された後、メモリセルアレイから前記次のページの第２のページデータを読出し、読み出した第２のページデータを第２の保持領域に保持する、請求項１２に記載の半導体装置。
【請求項１４】
第１および第２のページデータはそれぞれ、メモリセルアレイの選択ページの列アドレス方向に連続する１／２ページのデータである、請求項９に記載の半導体装置。
【請求項１５】
第１のページデータは、データの記憶に利用されるメイン領域のデータを含み、第２のページデータは、メイン領域のデータとスペア領域のデータとを含む、請求項１４に記載の半導体装置。
【請求項１６】
前記出力手段は、第１および第２の保持領域に保持された第１および第２のページデータを、クロック信号に同期して連続的に外部に出力する、請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＮＡＮＤ型フラッシュメモリ等の連続読出しに関する。
【背景技術】
【０００２】
ＮＡＮＤ型のフラッシュメモリには、外部からのコマンドに応答して複数のページを連続で読み出す連続読出し機能（バースト読出し機能）が搭載されている。ページバッファ／センス回路は、例えば２つのラッチを含み、連続読出し動作が行われるとき、一方のラッチにアレイから読み出されたデータを保持する間に、他方のラッチに保持されたデータの出力を可能にしている（例えば、特許文献１、２、３等）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許５３２３１７０号公報
【特許文献２】特許５６６７１４３号公報
【特許文献３】米国特許出願ＵＳ２０１４／０１０４９４７Ａ１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１に、オンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの概略構成を示す。フラッシュメモリは、ＮＡＮＤストリングを含むメモリセルアレイ１０と、ページバッファ／センス回路２０と、データ転送回路３０、３２と、誤り検出訂正回路（以下、ＥＣＣ回路）４０と、入出力回路５０とを含む。ページバッファ／センス回路２０は、読出しデータやプログラムすべき入力データを保持する２つのラッチＬ１、Ｌ２（１つのラッチは、例えば４ＫＢ）を含み、ラッチＬ１、Ｌ２は、それぞれキャッシュＣ０とキャッシュＣ１（１つのキャッシュは、例えば２ＫＢ）とを含む。キャッシュＣ０、Ｃ１は、それぞれ独立した動作が可能である。また、ＥＣＣ回路４０は、ユーザーオプションによりイネーブルまたはディスエーブルさせることが可能である。
【０００５】
図２に、従来の連続読出しを行うときのタイミングチャートを示す。連続読出しは、複数ページからデータを連続的に読み出すものであり、この動作は、コマンドにより実行することが可能である。初めに、ページＰ０のアレイ読出しが行われる。このときの読出し時間ｔＲＤ１は、約２４μｓである。読み出されたページＰ０のデータがラッチＬ１のキャッシュＣ０、Ｃ１に保持され（Ｐ０Ｃ０、Ｐ０Ｃ１）、次いでラッチＬ１のキャッシュＣ０、Ｃ１のデータがラッチＬ２のキャッシュＣ０、Ｃ１に転送される。キャッシュＣ０、Ｃ１の一方がデータ出力されている間に他方がＥＣＣ処理され、他方がデータ出力されている間に一方がＥＣＣ処理される。また、ラッチＬ１からラッチＬ２へのデータ転送後に、次のページＰ１のアレイ読出しが行われ、これがラッチＬ１に保持される。
【０００６】
連続読出しでは、行アドレスが自動的にインクリメントされ、ページＰ１から複数ページの連続読出しが開始される。連続読出し中のアレイ読出し時間ｔＲは、約１８μＳである。アレイ読出しは、内部クロック信号に同期して行われ、入出力回路５０によるデータ出力は、内部クロック信号とは非同期の外部クロック信号ＥｘＣＬＫに同期して行われる。１ページのデータを出力する時間ｔＤＯＵＴは、外部クロック信号ＥｘＣＬＫの周波数に依存し、例えば、外部クロック信号ＥｘＣＬＫが１０４ＭＨｚであるとき、ｔＤＯＵＴは約３９．４μｓである。連続読出しでは、アレイ読出し時間ｔＲは、１ページのデータ出力時間ｔＤＯＵＴよりも小さくなければならない。
【０００７】
メモリセルアレイ１０は、データを記憶するメイン領域と、ＥＣＣ処理による誤り検出符号やユーザー情報などを記憶するスペア領域とを含んでいる。図１（Ｂ）に、メモリセルアレイ１０のメイン領域とスペア領域の構成を示す。メイン領域は、キャッシュＣ０に対応するメイン部分Ｃ０＿ＭとキャッシュＣ１に対応するメイン部分Ｃ１＿Ｍとを含み、メイン部分Ｃ０＿Ｍの列アドレスは、０００ｈ〜３ＦＦｈであり、メイン部分Ｃ１＿Ｍの列アドレスは、４００ｈ〜７ＦＦｈである。スペア領域は、キャッシュＣ０に対応するスペア部分Ｃ０＿ＳとキャッシュＣ１に対応するスペア部分Ｃ１＿Ｓとを含み、スペア部分Ｃ０＿Ｓの列アドレスは、８００ｈ〜８３Ｆｈであり、スペア部分Ｃ１＿Ｓの列アドレスは、８４０ｈ〜８７Ｆｈである。
【０００８】
ユーザーが使用するキャッシュＣ０、Ｃ１は、Ｃ０＝メイン部分Ｃ０＿Ｍ＋スペア部分Ｃ０＿Ｓ、Ｃ１＝メイン部分Ｃ１＿Ｍ＋スペア部分Ｃ１＿Ｓで定義される。このユーザー定義は、フラッシュメモリが内部で動作するときの定義と同じである。なお、メモリセルアレイの列アドレスとページバッファ２０のラッチＬ１、Ｌ２の列アドレスは一対一に対応しており、同じである。そして、連続読出し動作では、列アドレス０００ｈから８７Ｆｈの順序でシーケンシャルにデータが出力される。
【０００９】
高集積化により１ページのサイズが大きくなると、それに比例してページバッファ／センス回路の専有面積が大きくなる。もし、ラッチＬ２を取り除くことができれば、ページバッファ／センス回路の占有面積を大幅に削減することが可能である。図３は、単一のラッチＬ１（ラッチＬ２無し）で連続読出しを行うことを想定したタイミングチャートである。この場合、ラッチＬ１のデータを退避させる場所が無くなるため、ラッチＬ１のデータが空にならないと、アレイ読出しをすることができない。つまり、事実上、シームレスな読出しを行うことは不可能である。
【００１０】
そこで、１ページのデータをキャッシュＣ０とキャッシュＣ１の１／２ページに分けて読み出すことが検討される。この場合、同一ページを２度読出すことになるため、読出し動作によるディスターブの懸念がある。すなわち、読出し動作では、全ビット線へのプリチャージ／ディチャージが行われるため、ビット線間の容量カップリングによる不所望な電圧がビット線やメモリセルに影響を及ぼすおそれがある。
【００１１】
図４は、連続読出し動作においてキャッシュＣ０、Ｃ１の１／２ページの読出し（２度のアレイ読出し）を行うときのタイミングチャートである。メモリセルアレイの選択ページのキャッシュＣ０を読み出すとき、図１（Ｂ）に示すように、メイン部分Ｃ０＿Ｍとスペア部分Ｃ０＿Ｓが読み出され、これらのデータがラッチＬ１に転送され、キャッシュＣ１を読み出すとき、メイン部分Ｃ１＿Ｍとスペア部分Ｃ１＿Ｓが読み出され、これらのデータがラッチＬ１に転送される。
【００１２】
このため、次のページＰ１のキャッシュＣ０のデータ転送は、ラッチＬ１のページＰ０のキャッシュＣ０が出力された後でなければならない。それより前にページＰ１のキャッシュＣ０のデータ転送が行われると、ページＰ０のキャッシュＣ０が上書きされてしまう。キャッシュＣ０のデータ出力が完了するのは、キャッシュＣ０のスペア部分Ｃ０＿Ｓが出力された時点であり、言い換えれば、キャッシュＣ１のスペア部分Ｃ１＿Ｓのデータ出力中に、ページＰ１のキャッシュＣ０のデータ転送が行われなければ、ページＰ１のデータをシームレスに出力することができない。しかしながら、キャッシュＣ１のスペア部分Ｃ１＿Ｓのデータ出力時間ｔＤＯＵＴ＿Ｃ１Ｓｐは約１．２μｓであり、この短い期間中に、次のページのキャッシュＣ０のデータ転送を行うには、シビアなタイミング調整が必要であり、これを実現することは非常に難しい。
【００１３】
本発明は、このような従来の課題を解決するために成されたものであり、ページバッファ／センス回路の規模を削減しつつ、信頼性の高い連続読出しを行うことができる半導体装置および連続読出し方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係るＮＡＮＤ型フラッシュメモリの連続読出し方法は、メモリセルアレイの第１のページの第１のページデータを読み出すとき、選択ビット線を複数の非選択ビット線によってシールドし、メモリセルアレイの第１のページの第２のページデータを読み出すとき、選択ビット線を複数の非選択ビット線によってシールドし、複数の選択ページで読み出されたそれぞれの第１のページデータと第２のページデータと連続的に出力することを可能にする。
【００１５】
ある実施態様では、選択ビット線は、３本の非選択ビット線によってシールドされる。ある実施態様では、第１のページデータの読出しは、偶数ページの読出しと奇数ページの読出しとを含み、第２のページデータの読出しは、偶数ページの読出しと奇数ページの読出しとを含み、偶数ページを読み出すための選択ビット線が複数の非選択ビット線によってシールドされ、奇数ページを読み出すための選択ビット線が複数の非選択ビット線によってシールドされる。ある実施態様では、メモリセルアレイから読み出された第１のページデータおよび第２のページデータは、ページバッファ／センス回路のデータ保持部の第１の保持領域と第２の保持領域とにそれぞれ保持される。ある実施態様では、前記第１の保持領域に保持された第１のページデータの出力後に、メモリセルアレイから次のページの第１のページデータを読出し、読み出した第１のページデータを第１の保持領域に保持し、前記第２の保持領域に保持された第２のページデータの出力後に、メモリセルアレイから前記次のページの第２のページデータを読出し、読み出した第２のページデータを第２の保持領域に保持する。ある実施態様では、第１および第２のページデータはそれぞれ、メモリセルアレイの選択ページの列アドレス方向に連続する１／２ページのデータである。ある実施態様では、第１のページデータは、データの記憶に利用されるメイン領域のデータを含み、第２のページデータは、メイン領域のデータとスペア領域のデータとを含む。ある実施態様では、第１および第２の保持領域に保持された第１および第２のページデータは、クロック信号に同期して外部に連続的に出力される。
【００１６】
本発明に係る半導体装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの各ビット線に接続されたページバッファ／センス回路と、前記メモリセルアレイの選択ページの読出しを行う読出し手段と、前記読出し手段によって読み出されたデータを出力する出力手段とを含み、前記読出し手段は、複数ページの連続読出しを行うとき、メモリセルアレイの選択ページの第１のページデータを読み出すための選択ビット線を複数の非選択ビット線によってシールドし、かつ、前記選択ページの第２のページデータを読み出すための選択ビット線を複数の非選択ビット線によってシールドする。
【００１７】
ある実施態様では、前記ページバッファ／センス回路は、行方向に２列×ｍ段のレイアウトを複数含み、第１のページデータの読出しが行われるとき、第１列目のページバッファ／センス回路が動作のために選択され、第２のページデータの読出しが行われるとき、第２列目のページバッファ／センス回路が動作のために選択される。ある実施態様では、１つのページバッファ／センス回路は、ビット線選択回路を介して１つの偶数ビット線と１つの奇数ビット線に接続され、偶数ページを読み出すための選択ビット線が複数の非選択ビット線によってシールドされ、奇数ページを読み出すための選択ビット線が複数の非選択ビット線によってシールドされる。ある実施態様では、ページバッファ／センス回路は、メモリセルアレイから読み出された第１のページデータを保持するための第１の保持領域と第２のページデータを保持するための第２の保持領域とを含むデータ保持部を備える。ある実施態様では、前記読出し手段は、前記第１の保持領域に保持された第１のページデータが前記出力手段により出力された後、メモリセルアレイから次のページの第１のページデータを読出し、読み出した第１のページデータを第１の保持領域に保持し、前記第２の保持領域に保持された第２のページデータが前記出力手段により出力された後、メモリセルアレイから前記次のページの第２のページデータを読出し、読み出した第２のページデータを第２の保持領域に保持する。ある実施態様では、第１および第２のページデータはそれぞれ、メモリセルアレイの選択ページの列アドレス方向に連続する１／２ページのデータである。ある実施態様では、第１のページデータは、データの記憶に利用されるメイン領域のデータを含み、第２のページデータは、メイン領域のデータとスペア領域のデータとを含む。ある実施態様では、前記出力手段は、第１および第２の保持領域に保持された第１および第２のページデータを、クロック信号に同期して連続的に外部に出力する。
【発明の効果】
【００１８】
本発明によれば、メモリセルアレイの第１のページの第１のページデータを読み出すとき、選択ビット線を複数の非選択ビット線によってシールドし、メモリセルアレイの第１のページの第２のページデータを読み出すとき、選択ビット線を複数の非選択ビット線によってシールドするようにしたので、連続読出し動作時に同一ページを複数回読出す場合の読出しディスターブを抑制することで信頼性の高い読出しを行うことができ、かつページバッファ／センス回路の回路規模を削減することが可能になる。
【図面の簡単な説明】
【００１９】
【図１】従来のＮＡＮＤ型フラッシュメモリの概略構成を示す図である。
【図２】ラッチＬ１、Ｌ２を用いた従来の連続読出し時のタイミングチャートである。
【図３】ラッチＬ１を用いた従来の連続読出し時のタイミングチャートである。
【図４】ラッチＬ１を用いた従来の他の連続読出し時のタイミングチャートである。
【図５】本発明の実施例に係るフラッシュメモリの構成を示す図である。
【図６】本発明の実施例に係るキャッシュＣ０、Ｃ１の定義を説明する図である。
【図７】本発明の実施例に係る連続読出し動作時のタイミングチャートである。
【図８】本発明の実施例に係るページバッファ／センス回路のレイアウトを示す図である。
【図９】本実施例のキャッシュＣ０、Ｃ１の読出し時のページバッファ／センス回路の行方向の選択を説明する図である。
【図１０】本実施例のキャッシュＣ０、Ｃ１の読出し時のページバッファ／センス回路の列方向の選択を説明する図である。
【図１１】本実施例のキャッシュＣ０、Ｃ１の読出し時に選択されるページバッファ／センス回路を示すテーブルである。
【図１２】本実施例のフラッシュメモリのページバッファ／センス回路の一例を示す図である。
【図１３】本実施例のページバッファ／センス回路とトランジスタＢＬＣＤ＿Ｕ／ＢＬＣＤ＿Ｌを駆動する配線との接続関係を示す図である。
【図１４】本実施例のページバッファ／センス回路とビット線との電気的な接続関係を示す図である。
【図１５】図１５（Ａ）は、図１４に示すサブビット線ＳＢＬとビット線との接続関係を示し、図１５（Ｂ）は、キャッシュＣ０、Ｃ１の読出し時に選択されるビット線を示す図である。
【図１６】本実施例のサブビット線とビット線選択回路の各スイッチ（選択トランジスタ）との接続関係を示す図である。
【図１７】比較例におけるページバッファ／センス回路とトランジスタＢＬＣＤ＿Ｕ／ＢＬＣＤ＿Ｌを駆動する配線との接続関係を示す図である。
【図１８】比較例におけるページバッファ／センス回路とビット線との電気的な接続関係を示す図である。
【図１９】比較例におけるサブビット線ＳＢＬとビット線との接続関係と、キャッシュＣ０、Ｃ１の読出し時に選択されるビット線を示す図である。
【図２０】比較例におけるサブビット線とビット線選択回路の各スイッチ（選択トランジスタ）との接続関係を示す図である。
【図２１】比較例におけるのキャッシュＣ０、Ｃ１の読出し時のページバッファ／センス回路の行方向の選択を説明する図である。
【図２２】比較例におけるキャッシュＣ０、Ｃ１の読出し時のページバッファ／センス回路の列方向の選択を説明する図である。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリあるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。
【実施例】
【００２１】
図５は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部クロック信号ＥｘＣＬＫに応答してデータを外部に出力したり、外部から入力されるデータを取り込むことが可能な入出力回路１２０と、データの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドや外部端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出したデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。
【００２２】
メモリアレイ１１０は、例えば、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。１つのＮＡＮＤストリングは、複数のメモリセル(例えば、６４個)と、ビット線側選択トランジスタ（選択ゲート線SGD）と、ソース線側選択トランジスタ（選択ゲート線SGS）とを直列に接続して構成される。ビット線側選択トランジスタのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。
【００２３】
フラッシュメモリ１００の読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ＮＡＮＤストリングのビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
【００２４】
ページバッファ／センス回路１７０は、図１に示すような２つのラッチＬ１、Ｌ２を備えるのではなく、単一のラッチＬ１を含んで構成される。また、フラッシュメモリ１００の内部的な動作では、キャッシュＣ０、Ｃ１は、列アドレスが連続する１／２ページで定義されることに留意すべきである。図６（Ａ）は、メモリセルアレイ上のメイン領域とスペア領域との構成を示し、図６（Ｂ）は、内部的なキャッシュＣ０、Ｃ１の定義を示す。
【００２５】
メイン領域は、キャッシュＣ０に対応するメイン部分Ｃ０＿ＭとキャッシュＣ１に対応するメイン部分Ｃ１＿Ｍとを含み、メイン部分Ｃ０＿Ｍの列アドレスは、０００ｈ〜３ＦＦｈであり、メイン部分Ｃ１＿Ｍの列アドレスは、４００ｈ〜７ＦＦｈである。スペア領域は、キャッシュＣ０に対応するスペア部分Ｃ＿ＳとキャッシュＣ１に対応するスペア部分Ｃ１＿Ｓとを含み、スペア部分Ｃ０＿Ｓの列アドレスは、８００ｈ〜８３Ｆｈであり、スペア部分Ｃ１＿Ｓの列アドレスは、８４０ｈ〜８７Ｆｈである。
【００２６】
フラッシュメモリ１００の内部的な動作では、キャッシュＣ０は、列アドレス０００ｈ〜４３Ｆｈと定義され、キャッシュＣ１は、列アドレス４４０ｈ〜８７Ｆｈと定義される。従って、キャッシュＣ０は、メイン部分Ｃ０＿Ｍと一部のメイン部分Ｃ１＿Ｍとを含み、キャッシュＣ１は、一部のメイン部分Ｃ１＿Ｍとスペア部分Ｃ０＿Ｓ、Ｃ１＿Ｓとを含む。一方、ユーザーから見た定義では、キャッシュＣ０は、メイン部分Ｃ０＿Ｍとスペア部分Ｃ０＿Ｓを含み、キャッシュＣ１は、メイン部分Ｃ０＿Ｍとスペア部分Ｃ０＿Ｓを含む。
【００２７】
メモリセルアレイの選択ページから読み出されたデータは、ページバッファ／センス回路１７０のセンスノードで感知され、感知されたデータがラッチＬ１に転送され、そこで保持される。連続読出し動作では、同一ページの読出しが２度行われ、最初にキャッシュＣ０のデータが読み出され、これがラッチＬ１の列アドレス０００ｈ〜４３Ｆｈに転送され、次にキャッシュＣ１のデータが読み出され、これがラッチＬ１の列アドレス４４０ｈ〜８７Ｆｈに転送される。ラッチＬ１のキャッシュＣ０、Ｃ１は、それぞれ独立した動作が可能である。つまり、連続読出し動作では、アレイからの読み出しやデータの出力は、１／２ページ単位で独立に行われる。アレイ読出しは、内部クロック信号に基づき行われ、ラッチＬ１と入出力回路１２０との間のデータ転送や入出力回路１２０からのデータ出力は、外部クロック信号ＥｘＣＬＫに基づき行われる。
【００２８】
列選択回路１８０は、入力された列アドレスＡｙに従いページ内のデータの読出し開始位置を選択したり、あるいは列アドレスを用いることなくページの先頭位置からデータを自動的に読み出す。さらに列選択回路１８０は、クロック信号に応答して列アドレスをインクリメントする列アドレスカウンタを含むようにしてもよい。
【００２９】
次に、本実施例のフラッシュメモリ１００の連続読出し動作について説明する。連続読出し動作は、例えば、ＳＰＩ（Serial peripheral Interface）機能を搭載したフラッシュメモリにおいて実施される。図７は、本実施例の連続読出し動作時のタイミングチャートである。同図に示すように、ページＰ０のキャッシュＣ０のデータが出力された後、ページＰ０のキャッシュＣ１のデータ出力中に、次のページＰ１のキャッシュＣ０のアレイ読出しが行われ、読み出されたキャッシュＣ０のデータがラッチＬ１に転送される。コントローラ１５０は、ラッチＬ１に保持されたデータの出力が列アドレス４３Ｆに到達したとき、キャッシュＣ０のアレイ読出しを開始させる。
【００３０】
次に、ページＰ０のキャッシュＣ１のデータが出力された後、ページＰ１のキャッシュＣ０のデータ出力中に、ページＰ１が再度選択され、ページＰ１のキャッシュＣ１のデータがラッチＬ１に転送される。コントローラ１５０は、ラッチＬ１に保持されたデータの出力が列アドレス８７Ｆに到達したとき、キャッシュＣ１のアレイ読出しを開始させる。
【００３１】
このように本実施例では、ラッチＬ１のキャッシュＣ１が出力中に次のページのキャッシュＣ０のデータをラッチＬ１に読出し、キャッシュＣ０が出力中に次のページのキャッシュＣ１のデータをラッチＬ１に読み出すようにしたので、高速周波数の外部クロック信号ＥｘＣＬＫを用いても、１／２ページのキャッシュのデータ出力時間ｔＤＯＵＴ＞１／２ページのアレイ読出し時間ｔＲを容易に満足させ、複数ページのシームレスなデータ出力を行うことができる。
【００３２】
次に、本実施例のページバッファ／センス回路１７０の模式的なレイアウトを図８（Ａ）に示す。図８（Ｂ）は、ページバッファ／センス回路＜０＞〜＜７＞、サブビット線ＳＢＬ＜０＞〜＜７＞、グローバルビット線＜０＞〜＜１５＞の接続関係を示すテーブルである。ページバッファセンス回路１７０は、同図に示すように、行方向の１ピッチ内に２列×４段となるように配置される。１つのページバッファ／センス回路は、１つのセンス回路と１つのラッチ回路を含んで構成される。１つのページバッファ／センス回路のセンスノードに接続された１本のサブビット線ＳＢＬは、ビット線選択回路１７２を介して偶数グローバルビット線ＧＢＬ＿ｅと奇数グローバルビット線ＧＢＬ＿ｏに接続される。偶数グローバルビット線ＧＢＬ＿ｅおよび奇数グローバルビット線ＧＢＬ＿ｏは、メモリセルアレイ１１０の複数のブロック上を列方向に延在する。従って、１ピッチ内には、１６本の偶数グローバルビット線ＧＢＬ＿ｅおよび奇数グローバルビット線ＧＢＬ＿ｏにビット線選択回路１７２を介して接続された８本のサブビット線がレイアウトされ、かつ８本のサブビット線に接続された８個のページバッファ／センス回路１７０が配置される。ページバッファ／センス回路を、２列×４段にレイアウトすることで、ページバッファ／センス回路１７０の列方向の段数を減らし、面積効率が改善される。さらに本実施例では、ページバッファ／センス回路１７０が複数のラッチＬ１、Ｌ２を含まないため、高さ方向のサイズを小さくすることができる。なお、連続読出し動作では、キャッシュＣ０を読み出すときは、ページバッファ／センス回路＜０＞〜＜３＞に接続されるサブビット線ＳＢＬ＜０、２、４、６＞に対応した偶数グローバルビット線ＧＢＬ＿ｅもしくは奇数グローバルビット線ＧＢＬ＿ｏのいずれかを読出し、キャッシュＣ１を読み出すときは、ページバッファ／センス回路＜４＞〜＜７＞に接続されるサブビット線ＳＢＬ＜１、３、５、７＞に対応した偶数グローバルビット線ＧＢＬ＿ｅもしくは奇数グローバルビット線ＧＢＬ＿ｏのいずれかを読出し、その際、非選択の偶数グローバルビット線または奇数グローバルビット線はＧＮＤに電気的に接続され、シールド読出しが行われる。
【００３３】
図９、図１０、図１１は、キャッシュＣ０、Ｃ１と図８に示すページバッファ／センス回路（グローバルビット線）との接続関係を示している。これらの図において、Ｙ１＿ＰＢ＿ＳＡ×８＜０＞、Ｙ１＿ＰＢ＿ＳＡ×８＜１＞は、８つのページバッファ／センス回路のレイアウトを表す。ＹＡＥｂ＜＊＞信号、ＹＡＯｂ＜＊＞信号、ＹＢＣ＜＊＞信号は、列選択回路１８０によって列アドレスをデコードしたことにより生成される選択信号であり、図１０（Ａ）に、列アドレスＣＡのデコード表を示す。
【００３４】
キャッシュＣ０、Ｃ１の読出しが行われるとき、対応するセンスアンプ／センス回路１７０は、ＹＢＣ＜＊＞によって選択される。図１０（Ｂ）において、ＹＢＣ＜０＞〜＜６７＞は、キャッシュＣ０の読出しのときにページバッファ／センス回路＜０＞〜（３＞を選択し、ＹＢＣ＜６８＞〜＜１３５＞は、キャッシュＣ１の読出しのときにページバッファ／センス回路＜４＞〜＜７＞を選択する。ＹＢＣ［０、６８］、ＹＢＣ［１、６９］、…ＹＢＣ［６７、１３５］は、Ｙ１＿ＰＢ＿ＳＡ×８のページバッファ／センス回路におけるキャッシュＣ０、Ｃ１のペアである。このように、キャッシュＣ０、Ｃ１の読出しにおいて、列方向の活性化されるページバッファ／センス回路と列方向の非活性化されるページバッファ／センス回路とを交互に配置させることで、図６（Ｂ）に示すような物理的に分離されたキャッシュＣ０、Ｃ１への接続を行い、さらに活性化されるページバッファ／センス回路が物理的に離間されるため（間に非活性化されるページバッファ／センス回路が介在されるため）、キャッシュＣ０またはＣ１で同時に選択されるビット線を離間させることが可能になり、同一ページの読出しを繰り返したときのページバッファ／センス回路間やビット線間の容量カップリングの影響を抑制している。
【００３５】
次に、本実施例の連続読出し動作における読出しディスターブの具体的な方法について説明する。図１２は、本実施例のページバッファ／センス回路１７０の構成を示す図である。同図に示す、１つのページバッファ／センス回路１７０は、ビット線選択回路を介して偶数ビット線および奇数ビット線に接続され、つまり、１つのページバッファ／センス回路１７０は、偶数ビット線と奇数ビット線の２つのビット線によって共有される。
【００３６】
ページバッファ／センス回路１７０は、上記したように、キャッシュＣ０またはＣ１の読出し動作において選択的に駆動される。このため、ページバッファ／センス回路１７０は、キャッシュＣ０のときにイネーブルされるものと、キャッシュＣ１のときにイネーブルされるものの２種類を有する。以後の説明において、参照符号の末尾に付加される“＿Ｕ”は、キャッシュＣ０に属することを表し、“＿Ｌ”は、キャッシュＣ１に属することを表す。
【００３７】
ページバッファ／センス回路１７０は、選択メモリセルから読み出されたデータを保持したり、あるいは選択メモリセルにプログラムするデータを保持するラッチ回路１７４を含む。全てのページバッファ／センス回路１７０のラッチ回路１７４は、１ページ分のラッチＬ１を構成する。ラッチ回路１７４は、電荷転送用のトランジスタＢＬＣＤ＿Ｕ／ＢＬＣＤ＿Ｌを介してセンスノードＳＮに接続される。センスノードＳＮには、ビット線をプリチャージするためのトランジスタＢＬＰＲＥが接続される。さらにセンスノードＳＮは、サブビット線ＳＢＬと接続するためのトランジスタＢＬＣＮ、ビット線の電位をクランプするためのトランジスタＢＬＣＰを含む。
【００３８】
図１３は、本実施例のページバッファ／センス回路１７０とトランジスタＢＬＣＤ＿Ｕ／ＢＬＣＤ＿Ｌを駆動する配線との接続関係を示している。ページバッファ／センス回路１７０は、１ピッチに２列×４段でレイアウトされ、この８つのページバッファ／センス回路１７０が行方向に繰り返し配置される。ＢＬＣＤ＿Ｕは、キャッシュＣ０の読出し時に選択されるページバッファ／センス回路＜０＞、＜１＞、＜２＞、＜３＞に接続され、ＢＬＣＤ＿Ｌは、キャッシュＣ１の読出し時に選択されるページバッファ／センス回路＜４＞、＜５＞、＜６＞、＜７＞に接続される。
【００３９】
図１４は、本実施例のページバッファ／センス回路とビット線との電気的な接続関係を示す図である。図１５（Ａ）は、図１４に示すサブビット線ＳＢＬとビット線との接続関係を示し、図１５（Ｂ）は、キャッシュＣ０、Ｃ１の読出し時に選択されるビット線を示している。なお、ビット線ＢＬ０〜１５は、図８（Ａ）、（Ｂ）に示すグローバルビット線ＧＢＬ＿ｅ／ＧＢＬ＿ｏに対応する。また、図１４に示すＣ０＜０＞、Ｃ０＜１＞、Ｃ０＜２＞、Ｃ０＜３＞は、キャッシュＣ０の読出し時に選択されるページバッファ／センス回路を示しており、Ｃ１＜４＞、Ｃ１＜５＞、Ｃ１＜６＞、Ｃ１＜７＞は、キャッシュＣ１の読出し時に選択されるページバッファ／センス回路を示している。
【００４０】
図１４に示すように、ページバッファ／センス回路＜０＞は、トランジスタＢＬＣＤ＿Ｕ、ＢＬＣＰ、ＢＬＣＮを介してサブビット線ＳＢＬ０に接続される。サブビット線ＳＢＬ０は、ビット線選択回路１７２（図８を参照）を介して偶数ビット線ＢＬ０、奇数ビット線ＢＬ３に接続される。ページバッファ／センス回路＜０＞に物理的なレイアウト上で隣接するページバッファ／センス回路＜４＞は、トランジスタＢＬＣＤ＿Ｌ、ＢＬＣＰ、ＢＬＣＮを介してサブビット線ＳＢＬ１に接続される。サブビット線ＳＢＬ１は、ビット線選択回路１７２を介して偶数ビット線ＢＬ２、奇数ビット線ＢＬ１に接続される。これらの関係は、ページバッファ／センス回路＜１＞と＜５＞、ページバッファ／センス回路＜２＞と＜６＞、ページバッファ／センス回路＜３＞と＜７＞においても同様である。
【００４１】
図１６は、サブビット線とビット線選択回路１７２の各スイッチ（選択トランジスタ）との接続関係を示す図である。ページバッファ／センス回路＜０＞は、サブビット線ＳＢＬ０を介してスイッチＳＷ＜０＞に接続される。スイッチＳＷ＜０＞は、図１４に示すビット線ＢＬ０、ＢＬ３に接続されるトランジスタＢＬＳＥＥ、ＢＬＳＯＯである。ページバッファ／センス回路＜４＞は、サブビット線ＳＢＬ１を介してスイッチＳＷ＜４＞に接続される。スイッチＳＷ＜４＞は、図１４に示すビット線ＢＬ１、ＢＬ２に接続されるトランジスタＢＬＳＥＯ、ＢＬＳＯＥである。他のページバッファ／センス回路＜１＞、＜５＞、＜２＞、＜６＞、＜３＞、＜７＞も同様に、ビット線選択回路１７２のスイッチＳＷ＜１＞、＜５＞、＜２＞、＜６＞、＜３＞、＜７＞にそれぞれ接続される。
【００４２】
ビット線選択回路１７２は、キャッシュＣ０の偶数ページを読み出すとき、トランジスタＢＬＳＥＥを選択的にオンし、キャッシュＣ０の奇数ページを読み出すとき、トランジスタＢＬＳＯＯを選択的にオンし、キャッシュＣ１の偶数ページを読み出すとき、トランジスタＢＬＳＯＥを選択的にオンし、キャッシュＣ１の奇数ページを読み出すとき、トランジスタＢＬＳＥＯを選択的にオンする。
【００４３】
これにより、図１５（Ｂ）に示すように、キャッシュＣ０の偶数ページが読み出されるとき、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２が選択され、奇数ページが読み出されるとき、ビット線ＢＬ３、ＢＬ７、ＢＬ１１、ＢＬ１５が選択され、キャッシュＣ１の偶数ページが読み出されるとき、ビット線ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４が選択され、奇数ページが読み出されるとき、ビット線ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３が選択される。非選択ビット線は、ビット線選択回路１７２の仮想電源によりＧＮＤレベルに電気的に接続される。
【００４４】
このように本実施例によれば、キャッシュＣ０、Ｃ１の読出しが行われるとき、３つおきのビット線が選択され、言い換えれば、選択ビット線の間には３本のＧＮＤレベルに接続された非選択ビット線が介在するため、ビット線間のＦＧカップリングを効果的に抑制することができる。それ故、連続読出し動作において、同一のページの読出しを２度行っても、読出しディスターブによる影響を極力減らし、信頼性の高い読出しを行うことができる。
【００４５】
次に、本実施例の比較例を図１７ないし図２２に示す。図１７ないし図２０は、図１３ないし図１６にそれぞれ対応し、図２１、図２２は、図９、図１０にそれぞれ対応している。図１７において、比較例では、１ピッチに２列×４段のレイアウトでページバッファ／センス回路が配置されたとき、キャッシュＣ０の読出しが行われるときに選択されるページバッファ／センス回路は、行方向の＜０＞、＜４＞、＜２＞、＜６＞であり、キャッシュＣ１の読出しが行われるときに選択されるページバッファ／センス回路は、行方向の＜１＞、＜５＞、＜３＞、＜７＞である。但し、比較例では、“＿Ｕ”、“＿Ｌ”は、キャッシュＣ０、キャッシュＣ１に属することを定義するものではない。図１７において、＿Ｕ＜０，１＞、＿Ｌ＜１，０＞がキャッシュＣ０に属し、＿Ｕ＜２、３＞、Ｌ＜３，２＞がキャッシュＣ１に属する。
【００４６】
比較例では、図２１に示すように、列アドレスから生成されたＹＡＥｂ信号＜０＞〜＜７＞およびＹＡＯｂ信号＜０＞〜＜７＞が１６個のページバッファ／センス回路のいずれかに接続され、また、図２２に示すように、列アドレスから生成されたＹＢＣ＜＊＞信号が、８つのページバッファ／センス回路＜０＞〜＜７＞に共通に接続される。このように、比較例では、ＹＡＥｂ信号、ＹＡＯｂ信号を用いて行方向のページバッファ／センス回路が選択され、ＹＢＣ信号を用いて列方向の８つのページバッファ／センス回路が選択される。比較例では、本実施例のように読出しディスターブを考慮するものではないため、キャッシュＣ０またはキャッシュＣ１の読出しにおいて、隣接するページバッファ／センス回路が同時に選択される。例えば、キャッシュＣ０の読出しでは、後述するように、ページバッファ／センス回路＜０＞、＜２＞、＜４＞、＜６＞が選択され、選択されたページバッファ／センス回路が行方向において隣接する。
【００４７】
一方、本実施例では、図９および図１０に示したように、ＹＡＥｂ信号＜０＞〜＜７＞またはＹＡＯｂ信号＜０＞〜＜７＞は、それぞれ交互に１６個のページバッファ／センス回路に接続され、１つのＹＡＥｂ信号またはＹＡＯｂ信号は、行方向に隣接する２つのページバッファ／センス回路に共通に接続される。例えば、ＹＡＥｂ信号＜０＞は、ページバッファ／センス回路＜０＞と＜４＞に接続され、ＹＡＯｂ信号＜０＞は、隣の１６個のページバッファ／センス回路の＜０＞、＜４＞に接続される。そして、１つのＹＡＥｂ信号またはＹＡＯｂ信号によって選択された隣接する一対のページバッファ／センス回路は、キャッシュＣ０またはＣ１を識別するためのＹＢＣ信号によってそのいずれかが選択される。こうして、本実施例では、ＹＡＥｂ／ＹＡＯｂ信号とＹＢＣ信号を用いて選択されるページバッファ／センス回路のリマッピングを行っている。その結果、キャッシュＣ０、Ｃ１の読出し時に、行方向に隣接するキャッシュＣ０とキャッシュＣ１のペアとなる１対のページバッファ／センス回路のいずれかが選択されるようにし、同一ページを複数回読み出すことによる読出しディスターブの影響を抑制している。
【００４８】
図１８、図１９に示すように、キャッシュＣ０にはサブビット線ＳＢＬ０、ＳＢＬ１、ＳＢＬ２、ＳＢＬ３が属し、キャッシュＣ１にはサブビット線ＳＢＬ４、ＳＢＬ５、ＳＢＬ６、ＳＢＬ７が属する。ビット線選択回路とページバッファ／センス回路との接続関係は図２０に示される。ビット線選択回路は、先の実施例と同様に、キャッシュＣ０の偶数ページを読み出すとき、トランジスタＢＬＳＥＥを選択的にオンし、キャッシュＣ０の奇数ページを読み出すとき、トランジスタＢＬＳＯＯを選択的にオンし、キャッシュＣ１の偶数ページを読み出すとき、トランジスタＢＬＳＯＥを選択的にオンし、キャッシュＣ１の奇数ページを読み出すとき、トランジスタＢＬＳＥＯを選択的にオンする。
【００４９】
これにより、図１９（Ｂ）に示すように、キャッシュＣ０の偶数ページが読み出されるとき、ビット線ＢＬ０、ＢＬ２、ＢＬ４、ＢＬ６が選択され、奇数ページが読み出されるとき、ビット線ＢＬ１、ＢＬ３、ＢＬ５、ＢＬ７が選択され、キャッシュＣ１の偶数ページが読み出されるとき、ビット線ＢＬ８、ＢＬ１０、ＢＬ１２、ＢＬ１６が選択され、奇数ページが読み出されるとき、ビット線ＢＬ９、ＢＬ１１、ＢＬ１３、ＢＬ１５が選択される。非選択ビット線は、ビット線選択回路１７２の仮想電源によりＧＮＤレベルに電気的に接続される。また、図２０に示す比較例では、サブビット線ＳＢＬ＜７：０＞は、ページバッファ／センス回路へのアサインが異なるため、図１６に示すサブビット線をスクランブルしている。
【００５０】
このように比較例では、キャッシュＣ０、Ｃ１の読出しが行われるとき、文字通り偶数ビット線または奇数ビット線が同時に選択され、言い換えれば、選択ビット線の間には１本のＧＮＤレベルに接続された非選択ビット線が介在し、ビット線間のＦＧカップリングを抑制する。ビット線間のピッチが狭くなると、カップリングレシオを高くなるため、同一のページを連続して２度読出したとき、１本の非選択ビット線ではＦＧカップリングを十分に抑制できず、読出しディスターブが生じるおそれがある。
【００５１】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５２】
１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力回路
１３０：ＥＣＣ回路
１４０：アドレスレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１７２：ビット線選択回路
１７４：ラッチ回路
１８０：列選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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