(57)【特許請求の範囲】
【請求項１】
目的回路の設計データに対する論理合成によって得られた合成結果データに基づいて、前記目的回路においてグリッチが発生することが推測される推測箇所を検出する検出部と、
前記合成結果データと前記設計データとの少なくともいずれかに変更を加えることによって、前記推測箇所の出力側にグリッチ除去回路を挿入する挿入部と、
を備え、
規定数が２以上の数であり、
前記検出部は、組合せ回路よりも前段に配置された１つ以上のフリップフロップから組合せ回路までの１つ以上のパスのうち他のフリップフロップを経由しない該当パスの数を組合せ回路の入力信号数として数え、入力信号数が前記規定数以上である組合せ回路を前記推測箇所として検出する
回路設計支援システム。
【請求項２】
前記検出部は、組合せ回路よりも前段で他の推測箇所が検出された場合、前記他の推測箇所を通る１つ以上の該当パスの数を１つと数える
請求項１に記載の回路設計支援システム。
【請求項３】
目的回路の設計データに対する論理合成によって得られた合成結果データに基づいて、前記目的回路においてグリッチが発生することが推測される推測箇所を検出する検出部と、
前記合成結果データと前記設計データとの少なくともいずれかに変更を加えることによって、前記推測箇所の出力側にグリッチ除去回路を挿入する挿入部と、
変更後の設計データに基づいて、グリッチ除去回路が挿入された挿入箇所を通るパスについてタイミング確認を行う確認部と、
前記タイミング確認によってタイミング違反が起こると判定された場合に、前記目的回路の制約データに変更を加えることによって、タイミング改善用の変更を前記挿入箇所よりも後段に加える改善部と、
を備える回路設計支援システム。
【請求項４】
前記改善部は、前記挿入箇所よりも前段に対する変更を禁止する制約を前記制約データに記述する
請求項３に記載の回路設計支援システム。
【請求項５】
目的回路の設計データに対する論理合成によって得られた合成結果データに基づいて、前記目的回路においてグリッチが発生することが推測される推測箇所を検出する検出部と、
前記合成結果データと前記設計データとの少なくともいずれかに変更を加えることによって、前記推測箇所の出力側にグリッチ除去回路を挿入する挿入部と、
動作率が低い部分を指定する除外情報を受け付ける除外情報受付部と、を備え、
前記挿入部は、前記除外情報によって指定された部分に前記推測箇所が含まれる場合、前記推測箇所の出力側にグリッチ除去回路を挿入しない
回路設計支援システム。
【請求項６】
目的回路の設計データに対する論理合成によって得られた合成結果データに基づいて、前記目的回路においてグリッチが発生することが推測される推測箇所を検出する検出処理と、
前記合成結果データと前記設計データとの少なくともいずれかに変更を加えることによって、前記推測箇所の出力側にグリッチ除去回路を挿入する挿入処理と、
をコンピュータに実行させるための回路設計支援プログラムであって、
規定数が２以上の数であり、
前記検出処理は、組合せ回路よりも前段に配置された１つ以上のフリップフロップから組合せ回路までの１つ以上のパスのうち他のフリップフロップを経由しない該当パスの数を組合せ回路の入力信号数として数え、入力信号数が前記規定数以上である組合せ回路を前記推測箇所として検出する
回路設計支援プログラム。
【請求項７】
目的回路の設計データに対する論理合成によって得られた合成結果データに基づいて、前記目的回路においてグリッチが発生することが推測される推測箇所を検出する検出処理と、
前記合成結果データと前記設計データとの少なくともいずれかに変更を加えることによって、前記推測箇所の出力側にグリッチ除去回路を挿入する挿入処理と、
変更後の設計データに基づいて、グリッチ除去回路が挿入された挿入箇所を通るパスについてタイミング確認を行う確認処理と、
前記タイミング確認によってタイミング違反が起こると判定された場合に、前記目的回路の制約データに変更を加えることによって、タイミング改善用の変更を前記挿入箇所よりも後段に加える改善処理と、
をコンピュータに実行させるための回路設計支援プログラム。
【請求項８】
目的回路の設計データに対する論理合成によって得られた合成結果データに基づいて、前記目的回路においてグリッチが発生することが推測される推測箇所を検出する検出処理と、
前記合成結果データと前記設計データとの少なくともいずれかに変更を加えることによって、前記推測箇所の出力側にグリッチ除去回路を挿入する挿入処理と、
動作率が低い部分を指定する除外情報を受け付ける除外情報受付処理と、
をコンピュータに実行させるための回路設計支援プログラムであって、
前記挿入処理は、前記除外情報によって指定された部分に前記推測箇所が含まれる場合、前記推測箇所の出力側にグリッチ除去回路を挿入しない
回路設計支援プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路設計においてグリッチを除去するための技術に関するものである。
【背景技術】
【０００２】
近年のＬＳＩ設計において、微細化プロセスの高速化に伴ってフリップフロップ間で組合せ回路の段数が増えており、グリッチの発生に伴う電力消費が無視できなくなってきている。
ＬＳＩは、Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎの略称である。【０００３】
特許文献１には、レイアウト設計済みのＬＳＩでのスパイクパルスの発生を低減させるための方法が開示されている。
この方法では、ネットリストとテストパターンとを用いてゲートレベル・シミュレーションが実行され、シミュレーションにおいてグリッチが発生した箇所が検出される。そして、入力遅延が異なる多数のライブラリが予め用意され、検出された箇所に入力される複数の信号の遅延（タイミング）が揃うようなライブラリが利用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１５７２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の方法では、ゲートレベル・シミュレーションが実行される。
ゲートレベル・シミュレーションはグリッチの発生を正確に再現することができる。しかし、ＰＶＴが一定であることが条件となる。つまり、プロセス（Ｐ）の出来と電源電圧（Ｖ）と周囲温度（Ｔ）とのそれぞれが一定であることが、ゲートレベル・シミュレーションの条件となる。そのため、どれか一つでも条件が変わる場合には、ゲートレベル・シミュレーションをやり直す必要がある。
但し、ゲートレベル・シミュレーションは、ＲＴＬシミュレーションに比べて、格段に時間がかかる。
ＲＴＬは、Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌの略称である。【０００６】
特許文献１の方法では、レイアウト完了後のネットリストが使用される。
したがって、各パスの配線および各パスの遅延が変わることは許容されない。そのため、同面積を有し、且つ、同遅延を有する多数のライブラリを準備する必要がある。そして、使用されるデバイスまたは使用されるライブラリが変更される度に、ゲートレベル・シミュレーションを行う必要がある。【０００７】
本発明は、ゲートレベル・シミュレーションを実行しなくても、グリッチが除去される回路を設計できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の回路設計支援システムは、
目的回路の設計データに対する論理合成によって得られた合成結果データに基づいて、前記目的回路においてグリッチが発生することが推測される推測箇所を検出する検出部と、
前記合成結果データと前記設計データとの少なくともいずれかに変更を加えることによって、前記推測箇所の出力側にグリッチ除去回路を挿入する挿入部と、を備える。
【発明の効果】
【０００９】
本発明によれば、ゲートレベル・シミュレーションを実行しなくても、グリッチが除去される回路を設計することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１における回路設計支援システム１００の構成図。
【図２】実施の形態１における回路設計支援装置２００の機能構成図。
【図３】実施の形態１における記憶部２９０の構成図。
【図４】実施の形態１における回路設計支援方法のフローチャート。
【図５】実施の形態１における推測箇所の具体例を示す図。
【図６】実施の形態１におけるグリッチ除去回路の挿入の具体例を示す図。
【図７】実施の形態１における調整処理（Ｓ１５０）のフローチャート。
【図８】実施の形態１におけるグリッチ除去回路の挿入の具体例を示す図。
【図９】実施の形態２における入力信号数の説明図。
【図１０】実施の形態３における入力信号数の説明図。
【図１１】実施の形態４における回路設計支援装置２００の機能構成図。
【図１２】実施の形態４における回路設計支援方法のフローチャート。
【図１３】実施の形態５における回路設計支援装置２００の機能構成図。
【図１４】実施の形態５における回路設計支援方法のフローチャート。
【図１５】実施の形態６における回路設計支援装置２００の機能構成図。
【図１６】実施の形態６における調整処理（Ｓ１５０）のフローチャート。
【図１７】実施の形態６におけるｄｏｎｔ＿ｔｏｕｃｈ制約の説明図。
【図１８】実施の形態７における回路設計支援装置２００の機能構成図。
【図１９】実施の形態７における回路設計支援方法のフローチャート。
【図２０】実施の形態における回路設計支援装置２００のハードウェア構成図。
【発明を実施するための形態】
【００１１】
実施の形態および図面において、同じ要素または対応する要素には同じ符号を付している。説明した要素と同じ符号が付された要素の説明は適宜に省略または簡略化する。図中の矢印はデータの流れ又は処理の流れを主に示している。
【００１２】
実施の形態１．
回路設計支援システム１００について、図１から図８に基づいて説明する。
【００１３】
＊＊＊構成の説明＊＊＊
図１に基づいて、回路設計支援システム１００と回路設計支援装置２００とのそれぞれの構成を説明する。
回路設計支援システム１００は、回路設計支援装置２００を備える。
回路設計支援装置２００は、２台以上の装置によって実現されてもよい。
【００１４】
回路設計支援装置２００は、プロセッサ２０１とメモリ２０２と補助記憶装置２０３と入出力インタフェース２０４といったハードウェアを備えるコンピュータである。これらのハードウェアは、信号線を介して互いに接続されている。
【００１５】
プロセッサ２０１は、演算処理を行うＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であり、他のハードウェアを制御する。例えば、プロセッサ２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、またはＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）である。
メモリ２０２は揮発性の記憶装置である。メモリ２０２は、主記憶装置またはメインメモリとも呼ばれる。例えば、メモリ２０２はＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。メモリ２０２に記憶されたデータは必要に応じて補助記憶装置２０３に保存される。
補助記憶装置２０３は不揮発性の記憶装置である。例えば、補助記憶装置２０３は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）、またはフラッシュメモリである。補助記憶装置２０３に記憶されたデータは必要に応じてメモリ２０２にロードされる。
入出力インタフェース２０４は入力装置および出力装置が接続されるポートである。例えば、入出力インタフェース２０４はＵＳＢ端子であり、入力装置はキーボードおよびマウスであり、出力装置はディスプレイである。ＵＳＢはＵｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓの略称である。
【００１６】
回路設計支援装置２００は、受付部２１０と論理合成部２２０とグリッチ除去部２３０と調整部２４０と出力部２５０といった要素を備える。これらの要素はソフトウェアで実現される。
【００１７】
補助記憶装置２０３には、受付部２１０と論理合成部２２０とグリッチ除去部２３０と調整部２４０と出力部２５０としてコンピュータを機能させるための回路設計支援プログラムが記憶されている。回路設計支援プログラムは、メモリ２０２にロードされて、プロセッサ２０１によって実行される。
さらに、補助記憶装置２０３にはＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）が記憶されている。ＯＳの少なくとも一部は、メモリ２０２にロードされて、プロセッサ２０１によって実行される。
つまり、プロセッサ２０１は、ＯＳを実行しながら、回路設計支援プログラムを実行する。
【００１８】
回路設計支援プログラムの入出力データは記憶部２９０に記憶される。
メモリ２０２は記憶部２９０として機能する。但し、補助記憶装置２０３、プロセッサ２０１内のレジスタおよびプロセッサ２０１内のキャッシュメモリなどの記憶装置が、メモリ２０２の代わりに、又は、メモリ２０２と共に、記憶部２９０として機能してもよい。
【００１９】
回路設計支援装置２００に対する入出力は、入出力インタフェース２０４を介して行われる。
【００２０】
回路設計支援装置２００は、プロセッサ２０１を代替する複数のプロセッサを備えてもよい。複数のプロセッサは、プロセッサ２０１の役割を分担する。
【００２１】
回路設計支援プログラムは、光ディスクまたはフラッシュメモリ等の不揮発性の記録媒体にコンピュータ読み取り可能に記録（格納）することができる。
【００２２】
図２に基づいて、回路設計支援装置２００の機能構成を説明する。プロセッサ２０１以外のハードウェアについては図示を省略する。
回路設計支援装置２００は、受付部２１０と論理合成部２２０とグリッチ除去部２３０と調整部２４０と出力部２５０といった要素を備える。
受付部２１０は、データ受付部２１１を有する。
グリッチ除去部２３０は、検出部２３１を有する。
調整部２４０は、確認部２４１と取消部２４２とを有する。
各要素の機能については後述する。
【００２３】
図３に基づいて、記憶部２９０の構成を説明する。
記憶部２９０には、設計データ２９１、制約データ２９２および合成結果データ２９３などが記憶される。各データについては後述する。
【００２４】
＊＊＊動作の説明＊＊＊
回路設計支援システム１００の動作は回路設計支援方法に相当する。また、回路設計支援方法の手順は回路設計支援プログラムの手順に相当する。
【００２５】
図４に基づいて、回路設計支援方法を説明する。
ステップＳ１１０において、利用者は、設計データ２９１と制約データ２９２とを回路設計支援装置２００に入力する。
そして、データ受付部２１１は、入力された設計データ２９１と入力された制約データ２９２とを受け付ける。
【００２６】
設計データ２９１は目的回路用の設計データであり、制約データ２９２は目的回路用の制約データである。
目的回路は、設計の対象となる半導体集積回路である。
設計データ２９１は、論理合成の入力となるデータである。具体的には、設計データ２９１はＲＴＬソースファイルである。ＲＴＬはＲｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌの略称である。但し、設計データ２９１は、ＲＴＬソースファイル以外のデータであってもよい。例えば、設計データ２９１はネットリストであってもよい。
制約データ２９２は、各種の制約が記述されたデータである。制約データ２９２には、例えば、目的回路内の各パスについてタイミング制約が記述されている。制約データ２９２は、例えば、ＳＤＣ（Ｓｙｎｏｐｓｙｓ  Ｄｅｓｉｇｎ  Ｃｏｎｓｔｒａｉｎｔｓ）で記述される。
【００２７】
ステップＳ１２０において、論理合成部２２０は、設計データ２９１と制約データ２９２とを用いて、論理合成を行う。
論理合成は、ＲＴＬソースファイルのような設計データから、ネットリストのような合成結果データを得るための従来技術である。
【００２８】
具体的には、論理合成部２２０は、設計データ２９１と制約データ２９２とを入力として、論理合成ツールを実行する。
【００２９】
ステップＳ１２０により、合成結果データ２９３が得られる。
具体的には、合成結果データ２９３はネットリストである。
【００３０】
ステップＳ１３０において、検出部２３１は、合成結果データ２９３に基づいて、目的回路における１つ以上の推測箇所を検出する。
推測箇所は、グリッチが発生することが推測される箇所である。
【００３１】
検出部２３１は、推測箇所を次のように検出する。
目的回路は、１つ以上の組合せ回路を有する。それぞれの組合せ回路には、複数の入力信号が入力される。組合せ回路は、セル、モジュールおよびインスタンスのいずれの単位で扱っても構わない。
検出部２３１は、合成結果データ２９３から、それぞれの組合せ回路の入力信号数を取得する。入力信号数は、入力される信号の数である。言い換えると、入力信号数は、入力信号が流れる信号線の数である。
そして、検出部２３１は、入力信号数が規定数以上である組合せ回路を推測箇所として検出する。
規定数は、あらかじめ決められた２以上の数である。
【００３２】
具体的には、組合せ回路の入力信号数は、組合せ回路に直接に入力される信号の数である。言い換えると、組合せ回路の入力信号数は、組合せ回路の入力側に接続される信号線の数である。
【００３３】
図５に基づいて、推測箇所の具体例を説明する。
設計データ２９１と合成結果データ２９３とのそれぞれには、目的回路１１０の構成が記述されている。
目的回路１１０は、フリップフロップ（ＩＮ）とフリップフロップ（Ａ）と組合せ回路（Ｂ）と組合せ回路（Ｃ）と組合せ回路（Ｄ）と組合せ回路（Ｆ）とフリップフロップ（ＯＵＴ）とを、構成要素として備える。
「ｃｌｋ」は、クロック信号を意味する。
「Ａ」は、フリップフロップ（Ａ）から出力される信号を意味する。
「Ｂ」は、組合せ回路（Ｂ）から出力される信号を意味する。
「Ｄ」は、組合せ回路（Ｄ）から出力されて組合せ回路（Ｆ）に入力される信号を意味する。
「Ｅ」は、目的回路１１０の外部から入力される信号を意味する。
「Ｆ」は、組合せ回路（Ｆ）から出力される信号を意味する。
【００３４】
入力信号数が多い組合せ回路は、グリッチを発生させる。
目的回路１１０では、組合せ回路（Ｄ）から出力する信号Ｄにグリッチが生じる（破線部分を参照）。
組合せ回路（Ｄ）の後段には組合せ回路（Ｆ）が配置されており、信号Ｄは組合せ回路（Ｆ）に入力される。
そして、信号Ｄにグリッチが生じたタイミングで、組合せ回路（Ｆ）が動作してしまう。つまり、組合せ回路（Ｆ）が余計なタイミングで動作してしまう。
【００３５】
規定数が「３」であると仮定する。
組合せ回路（Ｄ）には、３つの信号（Ａ，Ｂ，Ｃ）が入力される。つまり、組合せ回路（Ｄ）の入力信号数は「３」である。したがって、組合せ回路（Ｄ）の入力信号数は規定数以上である。
この場合、検出部２３１は、合成結果データ２９３を参照し、推測箇所として組合せ回路（Ｄ）を検出する。
【００３６】
図４に戻り、ステップＳ１４０から説明を続ける。
ステップＳ１４０において、挿入部２３２は、推測箇所の出力側にグリッチ除去回路を挿入する。
グリッチ除去回路は、グリッチを除去するための回路である。例えば、グリッチ除去回路は、低速バッファまたはノイズ除去回路などである。
【００３７】
具体的には、挿入部２３２は、設計データ２９１に変更を加えることによって、推測箇所の出力側にグリッチ除去回路を挿入する。但し、挿入部２３２は、設計データ２９１の代わりに、合成結果データ２９３に変更を加えてもよい。また、挿入部２３２は、設計データ２９１と合成結果データ２９３との両方に変更を加えてもよい。
【００３８】
図６に基づいて、グリッチ除去回路の挿入の具体例を説明する。
グリッチが発生することが推測される箇所は、組合せ回路（Ｄ）である。
挿入部２３２は、組合せ回路（Ｄ）の出力側、つまり、組合せ回路（Ｄ）と組合せ回路（Ｆ）との間、に低速バッファが挿入されるように、設計データ２９１または合成結果データ２９３に変更を加える。
低速バッファはグリッチ除去回路の一例である。挿入部２３２は、低速バッファとは別の種別のグリッチ除去回路を挿入してもよい。例えば、挿入部２３２は、ノイズ除去回路を挿入してもよい。
【００３９】
「Ｄｉ」は、組合せ回路（Ｄ）から出力されて低速バッファに入力される信号を意味する。
「Ｄｏ」は、低速バッファから出力されて組合せ回路（Ｆ）に入力される信号を意味する。
グリッジが生じた信号Ｄｉが低速バッファによって除去され、グリッジが除去された信号Ｄｏが低速バッファから出力される（破線部分を参照）。
信号Ｄｏが組合せ回路（Ｆ）に入力されるため、組合せ回路（Ｆ）は、グリッチの発生に伴う余計なタイミングで動作することがない。
【００４０】
図４に戻り、ステップＳ１５０から説明を続ける。
ステップＳ１５０において、調整部２４０は、目的回路の各グリッチ除去パスがタイミング制約を満たすように回路構成を調整する。
グリッチ除去パスは、グリッチ除去回路が挿入された箇所を通るパスである。
【００４１】
図７に基づいて、調整処理（Ｓ１５０）の手順を説明する。
ステップＳ１５１において、確認部２４１は、各グリッチ除去パスについてタイミング確認を行う。タイミング確認は従来技術である。
タイミング確認は、各パスがタイミング制約を満たすか確認するための処理である。タイミング確認では、タイミング制約に基づいて、各パスでタイミング違反が起こるか否かが判定される。タイミング制約は、制約データ２９２に設定されている。
【００４２】
具体的には、確認部２４１は、論理合成ツールまたはＳＴＡツールなどを利用することによってタイミング確認を行う。ＳＴＡはＳｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｓｉｓの略称である。
【００４３】
図６において、目的回路１１０には、低速バッファがグリッチ除去回路として挿入されている。
目的回路１１０において、フリップフロップ［ＩＮ］からフリップフロップ［ＯＵＴ］までのパスがグリッチ除去パスに該当する。
制約データ２９２には、フリップフロップ［ＩＮ］からフリップフロップ［ＯＵＴ］までのパスの周期範囲が設定されている。
確認部２４１は、フリップフロップ［ＩＮ］に信号が入力されてから、フリップフロップ［ＯＵＴ］から信号が出力されるまでの周期が、制約データ２９２に設定されている周期範囲に収まるか確認する。
【００４４】
図７に戻り、ステップＳ１５２から説明を続ける。
ステップＳ１５２において、取消部２４２は、タイミング違反パスが有るか判定する。
タイミング違反パスは、タイミング違反が起こるパス、つまり、タイミング制約を満たさないパスである。
タイミング違反パスが有る場合、処理はステップＳ１５３に進む。
タイミング違反パスが無い場合、調整処理（Ｓ１５０）は終了する。
【００４５】
ステップＳ１５３において、取消部２４２は、タイミング違反パスにおけるグリッチ除去回路の挿入を取り消す。
タイミング違反パスにおいて複数のグリッチ除去回路が挿入された場合、取消部２４２は、少なくとも１つのグリッチ除去回路の挿入を取り消す。
具体的には、取消部２４２は、ステップＳ１４０で設計データ２９１または合成結果データ２９３に加えられた変更を元に戻す。または、取消部２４２は、ステップＳ１４０で設計データ２９１と合成結果データ２９３とのそれぞれに加えられた変更を元に戻す。
【００４６】
グリッチ除去回路の挿入の取り消しについて説明する。
グリッチ除去回路が挿入されると、グリッチ除去回路によってある程度の遅延が発生する。その場合、タイミング改善のため、目的回路の一部をドライブ能力アップ品または高速セル（ＬｏｗＶｔｈセル）などのタイミング改善セルに置き換えることが考えられる。しかし、タイミング改善セルの消費電力は大きい。そのため、グリッチ除去回路が挿入されることによって、かえって消費電力が増えてしまう可能性がある。このような場合、タイミングがクリティカルなパスにはグリッチ除去回路を挿入しない方がよい。
高速で動作する回路では、フリップフロップ間に多くの組合せ回路を挿入できない。低速で動作する回路に比べて、グリッチの発生も少ないことが多い。そのため、グリッチ除去回路を挿入しない、という手段が選ばれる。
【００４７】
ステップＳ１５３の後、処理はステップＳ１５１に進む。
【００４８】
図４に戻り、ステップＳ１６０を説明する。
ステップＳ１６０において、出力部２５０は、設計データ２９１、制約データ２９２および合成結果データ２９３を出力する。
【００４９】
＊＊＊実施の形態１の効果＊＊＊
実施の形態１により、複数の信号が入力される組合せ回路の出力で発生するグリッチ成分を抑制することができる。その結果、組合せ回路の後段での信号遷移回数が減るため、ＬＳＩの消費電力が低減する。ＬＳＩはＬａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎの略称である。
信号遷移回数は動作率に相当する。動作率は、信号がクロックサイクル毎に変化する場合（１００パーセント）に対して何パーセントで動いているかを示す数値である。グリッチはクロックサイクルに依存しないため、グリッチが多いと動作率が１００パーセントを超えることもある。
【００５０】
実施の形態１により、グリッチ除去回路を挿入すべき箇所を回路構造に基づいて効果的に検出し、検出した箇所にグリッチ除去回路を挿入することができる。
具体的には、複数の信号が入力される組合せ回路を検出し、検出した組合せ回路の出力側にグリッチ除去回路を挿入することができる。
【００５１】
回路構造に基づいてグリッチ発生箇所が検出されるため、開発初期の設計段階（ＲＴＬ段階）でグリッチ除去回路を容易に短時間で挿入することができる。
実施の形態１では、ゲートレベル・シミュレーションが不要であるためテストパターンも不要であり、下流設計で得られるレイアウトおよび使用されるライブラリに影響されない。
【００５２】
＊＊＊他の構成＊＊＊
図６では、低速バッファまたはノイズ除去回路がグリッチ除去回路として挿入される。
しかし、低速バッファとノイズ除去回路とのいずれとも異なる種別のグリッチ除去回路が挿入されても構わない。
図８では、ＡＮＤセルがノイズ除去回路として挿入されている。ＡＮＤセルの代わりにラッチセルが挿入されてもよい。ＡＮＤセルまたはラッチセルを使用することにより、データ取込期間以外の信号Ｄｉをマスクすることが可能である。つまり、グリッチを除去することが可能となる。データ取込期間は、クロック信号がＬｏｗからＨｉｇｈに変わるタイミングを含み所定時間を有する期間である。但し、セットアップ違反またはホールド違反を理由に、一部の時間帯がデータ取込期間から除かれる。
【００５３】
実施の形態２．
グリッチ発生箇所を検出する精度を高める形態について、主に実施の形態１と異なる点を図９に基づいて説明する。
【００５４】
＊＊＊構成の説明＊＊＊
回路設計支援システム１００の構成は、実施の形態１における構成と同じである（図１から図３を参照）。
【００５５】
＊＊＊動作の説明＊＊＊
回路設計支援方法の全体の流れは、実施の形態１における流れと同じである（図４参照）。
但し、検出処理（Ｓ１３０）が実施の形態１における処理と異なる。
【００５６】
ステップＳ１３０において、検出部２３１は、合成結果データ２９３に基づいて、目的回路における１つ以上の推測箇所を検出する。
推測箇所は、グリッチが発生することが推測される箇所である。
【００５７】
具体的には、検出部２３１は、組合せ回路に対する該当パスの数を組合せ回路の入力信号数として数える。
該当パスは、組合せ回路よりも前段に配置された１つ以上のフリップフロップから組合せ回路までの１つ以上のパスのうち他のフリップフロップを経由しないパスである。
【００５８】
例えば、検出部２３１は、組合せ回路から、組合せ回路に直接に入力される各入力信号の接続元のフリップフロップまで遡り、その入力信号の数（フリップフロップの数）を数える。
【００５９】
例えば、検出部２３１は、合成結果データ２９３を入力として論理合成ツールのファンイン接続解析機能を実行することにより、組合せ回路の入力信号数を数える。
【００６０】
図９に基づいて、組合せ回路の入力信号数の具体例を説明する。なお、「Ａ」はフリップフロップ（１）から出力される信号を意味する。
組合せ回路（Ｄ）に直接に入力される信号は、信号Ａと信号Ｂと信号Ｃとの３つである。そのため、実施の形態１では、組合せ回路（Ｄ）の入力信号数は「３」である。
組合せ回路（Ｄ）よりも前段には５つのフリップフロップ（１）〜（５）は配置されている。フリップフロップ（１）〜（５）から組合せ回路（Ｄ）までの５つのパスのうち他のフリップフロップを経由するパスはない。言い換えると、組合せ回路（Ｄ）から３つの信号（Ａ）〜（Ｃ）を接続元へ遡ると５つのフリップ（１）〜（５）に到達する。そのため、本実施の形態では、組合せ回路（Ｄ）の入力信号数は「５」である。
【００６１】
各組合せ回路の入力信号数と比較される規定数が「５」であると仮定する。この場合、実施の形態１では、組合せ回路（Ｄ）の入力信号数「３」が規定数「５」未満であるため、組合せ回路（Ｄ）が推測箇所として検出されない。
一方、本実施の形態では、組合せ回路（Ｄ）の入力信号数「５」が規定数「５」以上であるため、組合せ回路（Ｄ）が推測箇所として検出される。そして、組合せ回路（Ｄ）の出力側に、グリッチ除去回路（例えば、低速バッファ）が挿入される。
【００６２】
＊＊＊実施の形態２の効果＊＊＊
実施の形態２では、組合せ回路の各入力信号の接続元をフリップフロップまで遡り、入力信号数（フリップフロップ数）がカウントされる。
そのため、各組合せ回路に直接に入力される信号の数に基づいてグリッチ発生箇所を検出する場合に比べて、グリッチ発生箇所の検出精度を高めることができる。
【００６３】
実施の形態３．
グリッチ除去回路が挿入される箇所の最適化を図る形態について、主に実施の形態１および実施の形態２と異なる点を図１０に基づいて説明する。
【００６４】
＊＊＊構成の説明＊＊＊
回路設計支援システム１００の構成は、実施の形態１における構成と同じである（図１から図３を参照）。
【００６５】
＊＊＊動作の説明＊＊＊
回路設計支援方法の全体の流れは、実施の形態１における流れと同じである（図４参照）。
但し、検出処理（Ｓ１３０）が実施の形態１における処理と異なる。
【００６６】
ステップＳ１３０において、検出部２３１は、合成結果データ２９３に基づいて、目的回路における１つ以上の推測箇所を検出する。
推測箇所は、グリッチが発生することが推測される箇所である。
【００６７】
具体的には、検出部２３１は、実施の形態２で説明したように、組合せ回路に対する該当パスを組合せ回路の入力信号数として数える。
但し、組合せ回路よりも前段で他の推測箇所が検出された場合、検出部２３１は、他の推測箇所を通る１つ以上の該当パスの数を１つと数える。
【００６８】
図１０に基づいて、組合せ回路の入力信号数の具体例を説明する。
各組合せ回路の入力信号数と比較される規定数が「５」であると仮定する。
組合せ回路（Ｄ）よりも前段には５つのフリップフロップ（１）〜（５）が配置されている。組合せ回路（Ｄ）に対する該当パスの数は「５」である。したがって、組合せ回路（Ｄ）の入力信号数は「５」である。
組合せ回路（Ｄ）の入力信号数「５」は規定数「５」以上であるため、組合せ回路（Ｄ）が推測箇所として検出される。そのため、組合せ回路（Ｄ）の出力側にグリッチ除去回路（例えば、低速バッファ）が挿入される。
【００６９】
組合せ回路（Ｇ）よりも前段には７つのフリップフロップ（１）〜（５）が配置されている。組合せ回路（Ｇ）に対する該当パスの数は「７」である。そのため、実施の形態２では、組合せ回路（Ｇ）の入力信号数は「７」である。
しかし、組合せ回路（Ｄ）が推測箇所として検出され、組合せ回路（Ｄ）の出力側にグリッチ除去回路が挿入される。そして、本実施の形態では、組合せ回路（Ｄ）に対する５つの該当パスの数を１つと数える。そのため、本実施の形態では、組合せ回路（Ｇ）の入力信号数は「３」である。
【００７０】
実施の形態２では、組合せ回路（Ｇ）の入力信号数「８」が規定数「５」以上であるため、組合せ回路（Ｇ）が推測箇所として検出される。その結果、組合せ回路（Ｄ）と組合せ回路（Ｇ）とのそれぞれの出力側にグリッチ除去回路が挿入される。
一方、本実施の形態では、組合せ回路（Ｇ）の入力信号数「３」が規定数「５」未満であるため、組合せ回路（Ｇ）が推測箇所として検出されない。その結果、組合せ回路（Ｄ）の出力側にはグリッチ除去回路が挿入されるが、組合せ回路（Ｇ）の出力側にはグリッチ除去回路が挿入されない。
【００７１】
＊＊＊実施の形態３の効果＊＊＊
複数の信号が入力される組合せ回路が一つのパスに複数存在する場合、そのパス上の全ての組合せ回路の出力側にグリッチ除去回路を挿入するのは非効率である。
実施の形態３により、グリッチ除去回路が挿入される箇所、および、挿入されるグリッチ除去回路の数を最適化することが可能となる。
【００７２】
実施の形態４．
各組合せ回路の入力信号数と比較される規定数を適宜に変更することが可能な形態について、主に実施の形態１から実施の形態３と異なる点を図１１および図１２に基づいて説明する。
【００７３】
＊＊＊構成の説明＊＊＊
回路設計支援システム１００の全体構成は、実施の形態１における構成と同じである（図１参照）。
但し、受付部２１０の構成が実施の形態１における構成と異なる。
【００７４】
図１１に基づいて、受付部２１０の構成を説明する。
受付部２１０は、さらに、指定数受付部２１２を備える。
指定数受付部２１２の機能については後述する。
【００７５】
＊＊＊動作の説明＊＊＊
図１２に基づいて、回路設計支援方法を説明する。
ステップＳ１０１において、利用者は、指定数を回路設計支援装置２００に入力する。指定数は２以上の数である。
そして、指定数受付部２１２は、入力された指定数を受け付ける。
【００７６】
ステップＳ１１０からステップＳ１６０までの処理は、実施の形態１から実施の形態３で説明した通りである。
但し、ステップＳ１３０において、検出部２３１は、受け付けられた指定数を規定数として用いる。
例えば、指定数受付部２１２が、検出部２３１に設定されている規定数を受け付けられた指定数で更新する。
【００７７】
＊＊＊実施の形態４の効果＊＊＊
実施の形態４により、各組合せ回路の入力信号数と比較される規定数を適宜に変更することが可能になる。
【００７８】
実施の形態５．
適切な種別のグリッチ除去回路を挿入することが可能な形態について、主に実施の形態１から実施の形態４と異なる点を図１３および図１４に基づいて説明する。
【００７９】
＊＊＊構成の説明＊＊＊
回路設計支援システム１００の全体構成は、実施の形態１における構成と同じである（図１参照）。
但し、受付部２１０の構成が実施の形態１における構成と異なる。
【００８０】
図１３に基づいて、受付部２１０の構成を説明する。
受付部２１０は、さらに、種別情報受付部２１３を備える。
種別情報受付部２１３の機能については後述する。
【００８１】
＊＊＊動作の説明＊＊＊
図１４に基づいて、回路設計支援方法を説明する。
ステップＳ１０１において、指定数受付部２１２は、指定数を受け付ける。
ステップＳ１０１は、実施の形態４で説明した通りである（図１２参照）。
【００８２】
ステップＳ１０２において、種別情報受付部２１３は、種別情報を受け付ける。
種別情報は、グリッチ除去回路の種別を特定するための情報である。
【００８３】
ステップＳ１１０からステップＳ１６０までの処理は、実施の形態１から実施の形態４で説明した通りである。
但し、ステップＳ１４０において、挿入部２３２は、受け付けられた種別情報によって特定される種別のグリッチ除去回路を挿入する。
【００８４】
例えば、種別情報は、グリッチ除去回路の種別を識別する種別識別子である。この場合、挿入部２３２は、種別識別子で識別される種別のグリッチ除去回路を挿入する。
【００８５】
例えば、種別情報は、設計時の条件または設計時の状態などの設計状況を示す。この場合、設計状況と種別識別子とが互いに対応付けられた種別テーブルが記憶部２９０にあらかじめ記憶される。そして、挿入部２３２は、種別情報が示す設計状況に対応する種別識別子を種別テーブルから取得し、取得した種別識別子で識別される種別のグリッチ除去回路を挿入する。
【００８６】
グリッチ除去回路の種別について説明する。
グリッチ除去回路の種別には、バッファセル、ノイズ除去回路、ＡＮＤセルおよびラッチセルなどがある。
バッファセルは、グリッチのような高周波パルス信号を通さないが、動作速度が遅い。バッファセルの具体例は、ＨｉｇｈＶｔｈセルである。
ＡＮＤセルは、信号をマスク（ゲート）する。
【００８７】
バッファセルには、以下のような特徴がある。
＜メリット＞
・改訂およびレイアウト設計が容易である。
・面積および電力が小さくなる。
＜デメリット＞
・グリッチが除去しきれない。
・パス遅延が大きくなる。
例えば、レイアウト設計を容易にしたい場合、または、面積および電力を小さくしたい場合には、バッファセルが適している。
【００８８】
ノイズ除去回路には、以下のような特徴がある。
＜メリット＞
・グリッチを取りやすい。遅延素子で調整が可能である。
・構成がシンプルなため設計が容易である。
＜デメリット＞
・パス遅延が大きくなる。
例えば、様々な幅のグリッチをできるだけ除去した場合には、ノイズ除去回路が適している。
【００８９】
ＡＮＤセルには、以下のような特徴がある。
＜メリット＞
・グリッチを除去しやすい。幅の広いグリッチも除去しやすい。
・パス遅延に影響しにくい。
＜デメリット＞
・回路が複雑になり、レイアウト設計の難易度が上がる。
例えば、パスのタイミング（高速化）に懸念がある場合には、ＡＮＤセルが適している。
【００９０】
ラッチセルには、以下のような特徴がある。
＜メリット＞
・グリッチを除去しやすい。幅の広いグリッチも除去しやすい。
・マスク箇所のタイミング制御が比較的容易である。
＜デメリット＞
・回路がかなり複雑になり、レイアウト設計の難易度が上がる。
・面積（回路規模）が増える。
例えば、グリッチを極力抑え込みたい場合には、ラッチセルが適している。
【００９１】
＊＊＊実施の形態５の効果＊＊＊
実施の形態５により、適切な種別のグリッチ除去回路を挿入することが可能になる。
【００９２】
＊＊＊他の構成＊＊＊
受付部２１０は、指定数受付部２１２を備えなくてもよい。受付部２１０が指定数受付部２１２を備えない場合、ステップＳ１０１は不要である。
【００９３】
実施の形態６．
タイミング違反が起こるパスにおけるグリッチ除去回路の挿入を取り消さずにタイミング改善を図る形態について、主に実施の形態１から実施の形態５と異なる点を図１５から図１７に基づいて説明する。
【００９４】
＊＊＊構成の説明＊＊＊
回路設計支援システム１００の全体構成は、実施の形態１における構成と同じである（図１参照）。
但し、調整部２４０の構成が実施の形態１における構成と異なる。
【００９５】
図１５に基づいて、調整部２４０の構成を説明する。
調整部２４０は、取消部２４２（例えば、図１３参照）の代わりに、改善部２４３を備える。
改善部２４３の機能については後述する。
【００９６】
＊＊＊動作の説明＊＊＊
回路設計支援方法の全体の流れは、実施の形態５における流れと同じである（図１４参照）。
但し、調整処理（Ｓ１５０）が実施の形態１から実施の形態５における処理と異なる。
【００９７】
図１６に基づいて、調整処理（Ｓ１５０）の手順を説明する。
ステップＳ１５１およびステップＳ１５２は、実施の形態１で説明した通りである（図７参照）。
【００９８】
ステップＳ１５１において、確認部２４１は、各グリッチ除去パスについてタイミング確認を行う。
グリッチ除去パスは、グリッチ除去回路が挿入された箇所を通るパスである。
【００９９】
ステップＳ１５２において、取消部２４２は、タイミング違反パスが有るか判定する。
タイミング違反パスは、タイミング違反が起こるパス、つまり、タイミング制約を満たさないパスである。
タイミング違反パスが有る場合、処理はステップＳ１５３Ａに進む。
タイミング違反パスが無い場合、調整処理（Ｓ１５０）は終了する。
【０１００】
ステップＳ１５３Ａにおいて、改善部２４３は、制約データ２９２に変更を加えることによって、タイミング違反パスにタイミング改善用の変更を加える。
【０１０１】
タイミング違反パスにおいてグリッチ除去回路が挿入された箇所を「挿入箇所」と称する。
改善部２４３は、タイミング改善用の変更を挿入箇所よりも後段に加える。
具体的には、改善部２４３は、挿入箇所よりも前段に対する変更を禁止する制約を制約データ２９２に記述する。
例えば、改善部２４３は、挿入箇所よりも前段に対するｄｏｎｔ＿ｔｏｕｃｈ制約を制約データ２９２に記述する。
【０１０２】
図１７に基づいて、ｄｏｎｔ＿ｔｏｕｃｈ制約の具体例を説明する。
目的回路１１０において、組合せ回路（Ｄ）が推測箇所として検出され、組合せ回路（Ｄ）の出力側にグリッチ除去回路（例えば、低速バッファ）が挿入される。
グリッチ除去回路よりも前段に対するｄｏｎｔ＿ｔｏｕｃｈ制約により、グリッチ除去回路よりも前段が修正されないようになる。その結果、グリッチ除去回路よりも後段においてタイミング改善が行われる。
なお、前段側を早くしても、他の遅いパスがネックになってタイミング改善ができないこともある。また、グリッチの出方が変わってしまい、結果的にグリッチが増える可能性もある。
【０１０３】
＊＊＊実施の形態６の効果＊＊＊
タイミング改善を行う場合、使用セルのドライブ能力を上げる、または、高速バッファを挿入する。しかし、これらの対策は、動作が早くなる反面、消費電力が高くなる傾向にある。
実施の形態６は、対策箇所の動作率が大きくならないよう、グリッチ除去回路よりも後段が変更されるようにする。これにより、タイミング改善対策へのグリッチの影響を抑え、消費電力増加を抑えることができる。
【０１０４】
＊＊＊他の構成＊＊＊
受付部２１０は、指定数受付部２１２と種別情報受付部２１３とを備えなくてもよい。受付部２１０が指定数受付部２１２を備えない場合、ステップＳ１０１は不要である。受付部２１０が種別情報受付部２１３を備えない場合、ステップＳ１０２は不要である。
【０１０５】
実施の形態７．
動作率が低い箇所へのグリッチ除去回路の挿入を抑止する形態について、主に実施の形態１から実施の形態６と異なる点を図１８および図１９に基づいて説明する。
【０１０６】
＊＊＊構成の説明＊＊＊
回路設計支援システム１００の全体構成は、実施の形態１における構成と同じである（図１参照）。
但し、受付部２１０の構成が実施の形態１における構成と異なる。
【０１０７】
図１８に基づいて、受付部２１０の構成を説明する。
受付部２１０は、さらに、除外情報受付部２１４を備える。
除外情報受付部２１４の機能については後述する。
【０１０８】
＊＊＊動作の説明＊＊＊
図１９に基づいて、回路設計支援方法を説明する。
ステップＳ１０１において、指定数受付部２１２は、指定数を受け付ける。
ステップＳ１０１は、実施の形態４で説明した通りである（図１２参照）。
【０１０９】
ステップＳ１０２において、種別情報受付部２１３は、種別情報を受け付ける。
ステップＳ１０２は、実施の形態５で説明した通りである（図１４参照）。
【０１１０】
ステップＳ１０３について説明する。
任意の回路また任意の入力信号によっては通常動作しない回路（入力信号）、または、動作率が元々低い回路（入力信号）がある。
設計者が動作率が低い部分（回路またはパスなど）を認識している場合、設計者は、動作率が低い部分を指定するための除外情報を回路設計支援装置２００に入力する。
【０１１１】
ステップＳ１０３において、除外情報受付部２１４は、除外情報を受け付ける。
除外情報は、動作率が低い部分を指定するための情報である。
【０１１２】
ステップＳ１１０からステップＳ１６０までの処理は、実施の形態１から実施の形態６で説明した通りである。
但し、ステップＳ１４０において、挿入部２３２は、受け付けられた除外情報によって指定される部分に推測箇所が含まれるか判定する。受け付けられた除外情報によって指定される部分に推測箇所が含まれる場合、挿入部２３２は、その推測箇所の出力側にグリッチ除去回路を挿入しない。
【０１１３】
＊＊＊実施の形態７の効果＊＊＊
実施の形態７により、動作率が低い箇所へのグリッチ除去回路の挿入を抑止することができる。
【０１１４】
＊＊＊他の構成＊＊＊
受付部２１０は、指定数受付部２１２と種別情報受付部２１３とを備えなくてもよい。受付部２１０が指定数受付部２１２を備えない場合、ステップＳ１０１は不要である。受付部２１０が種別情報受付部２１３を備えない場合、ステップＳ１０２は不要である。
回路設計支援装置２００
調整部２４０は、取消部２４２の代わりに、改善部２４３を備えてもよい。
【０１１５】
＊＊＊実施の形態のまとめ＊＊＊
従来は、グリッチ発生に伴う消費電力を抑制することが困難であり、膨大な作業負荷および膨大な時間がかかっていた。
各実施の形態により、グリッチ発生に伴う消費電力を容易に抑制することが可能となる。
【０１１６】
各実施の形態では、ゲートレベル・シミュレーションが不要であるため、テストパターンが不要である。そして、開発初期段階において、グリッチを短時間で容易に抑制することができる。
また、特許文献１の方法はデバイスおよびライブラリ等に依存するが、各実施の形態はデバイスおよびライブラリ等に依存しない。
【０１１７】
今後、微細化プロセスが進むと、グリッチの発生に伴う消費電力が更に増大することとなる。そのため、各実施の形態が今後益々有効な手段となる。
【０１１８】
＊＊＊実施の形態の補足＊＊＊
図２０に基づいて、回路設計支援装置２００のハードウェア構成を説明する。
回路設計支援装置２００は処理回路２０９を備える。
処理回路２０９は、受付部２１０と論理合成部２２０とグリッチ除去部２３０と調整部２４０と出力部２５０とを実現するハードウェアである。
処理回路２０９は、専用のハードウェアであってもよいし、メモリ２０２に格納されるプログラムを実行するプロセッサ２０１であってもよい。
【０１１９】
処理回路２０９が専用のハードウェアである場合、処理回路２０９は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡまたはこれらの組み合わせである。
ＡＳＩＣはＡｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔの略称であり、ＦＰＧＡはＦｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙの略称である。
回路設計支援装置２００は、処理回路２０９を代替する複数の処理回路を備えてもよい。複数の処理回路は、処理回路２０９の役割を分担する。
【０１２０】
回路設計支援装置２００において、一部の機能が専用のハードウェアで実現されて、残りの機能がソフトウェアまたはファームウェアで実現されてもよい。
【０１２１】
このように、処理回路２０９はハードウェア、ソフトウェア、ファームウェアまたはこれらの組み合わせで実現することができる。
【０１２２】
実施の形態は、好ましい形態の例示であり、本発明の技術的範囲を制限することを意図するものではない。実施の形態は、部分的に実施してもよいし、他の形態と組み合わせて実施してもよい。フローチャート等を用いて説明した手順は、適宜に変更してもよい。
【０１２３】
回路設計支援装置２００は、複数の装置で実現されてもよい。つまり、回路設計支援装置２００は、システムとして実現されてもよい。
回路設計支援装置２００の「部」は、「処理」または「工程」と読み替えてもよい。
実施の形態における「論理合成」は、従来の論理合成だけでなく、物理合成などの類似ツールも含む。物理合成は論理合成の進化版である。
【符号の説明】
【０１２４】
１００  回路設計支援システム、１１０  目的回路、２００  回路設計支援装置、２０１  プロセッサ、２０２  メモリ、２０３  補助記憶装置、２０４  入出力インタフェース、２０９  処理回路、２１０  受付部、２１１  データ受付部、２１２  指定数受付部、２１３  種別情報受付部、２１４  除外情報受付部、２２０  論理合成部、２３０  グリッチ除去部、２３１  検出部、２３２  挿入部、２４０  調整部、２４１  確認部、２４２  取消部、２４３  改善部、２５０  出力部、２９０  記憶部、２９１  設計データ、２９２  制約データ、２９３  合成結果データ。
【図１】
0006833140.tif 000002
【図２】
0006833140.tif 000003
【図３】
0006833140.tif 000004
【図４】
0006833140.tif 000005
【図５】
0006833140.tif 000006
【図６】
0006833140.tif 000007
【図７】
0006833140.tif 000008
【図８】
0006833140.tif 000009
【図９】
0006833140.tif 000010
【図１０】
0006833140.tif 000011
【図１１】
0006833140.tif 000012
【図１２】
0006833140.tif 000013
【図１３】
0006833140.tif 000014
【図１４】
0006833140.tif 000015
【図１５】
0006833140.tif 000016
【図１６】
0006833140.tif 000017
【図１７】
0006833140.tif 000018
【図１８】
0006833140.tif 000019
【図１９】
0006833140.tif 000020
【図２０】
0006833140.tif 000021