(57)【特許請求の範囲】
【請求項１】
入力映像信号を当該入力映像信号より水平同期周波数が高い出力映像信号に変換する映像信号変換装置であって、
前記入力映像信号の水平同期信号及び垂直同期信号から推定されるフォーマットにおけるピクセルクロックの周波数のＮ倍（Ｎは２以上の整数）よりも高い周波数を有する入力用クロックと、前記出力映像信号のピクセルクロックとなる出力用クロックとを発生するクロック発生回路と、
前記入力用クロックをカウントするカウンタ回路と、
デュアルポートメモリと、
前記入力用クロックに同期して、前記カウンタ回路によりカウントされるＮクロックの動作間隔で、前記デュアルポートメモリに前記入力映像信号の画素データ信号を書き込む入力回路と、
前記出力用クロックに同期して、１クロック毎に、前記デュアルポートメモリから前記画素データ信号を読み出し、前記出力映像信号を生成する出力回路と
を備え、
前記入力回路は、動作タイミングのクロックにおいて前記入力映像信号の画素データ信号の信号レベルに変化が生じている場合、前記画素データ信号の書き込みを１クロック遅延させる映像信号変換装置。
【請求項２】
前記入力用クロックの周波数をｆｉｎとし、前記推定されるフォーマットにおけるピクセルクロックの周波数をｆｐｘとしたとき、以下の式（１）：
Ｎ  ＜  ｆｉｎ／ｆｐｘ  ・・・  （１）
を充たす請求項１に記載の映像信号変換装置。
【請求項３】
前記入力用クロックに同期して、現在の前記入力映像信号の画素データ信号と１クロック前の前記入力映像信号の画素データ信号とを比較し、比較した値が相違するときに変化点情報を生成する変化点抽出回路をさらに備え、
前記入力回路は、前記変化点情報が生成されるクロックにおいて、前記画素データ信号の書き込みを、遅延させる請求項１又は２に記載の映像信号変換装置。
【請求項４】
前記カウンタ回路は、
前記入力回路による書き込みが実行されたときにカウントアップし、前記入力映像信号の水平同期信号の変化に応じてリセットする入力ピクセルカウンタと、
前記入力映像信号の水平同期信号の変化をカウントし、前記入力映像信号の垂直同期信号の変化に応じてリセットする入力水平同期信号カウンタとを有し、
前記入力回路は、前記入力ピクセルカウンタのカウント値及び入力水平同期信号カウンタのカウント値に対応する前記デュアルポートメモリのアドレスに、前記画素データ信号を書き込む請求項１〜３の何れか一項に記載の映像信号変換装置。
【請求項５】
ＦＰＧＡにより実装され、前記デュアルポートメモリが前記ＦＰＧＡのブロックＲＡＭにより構成される請求項１〜４の何れか一項に記載の映像信号変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力映像信号を当該入力映像信号より水平同期周波数が高い出力映像信号に変換する映像信号変換装置に関する。
【背景技術】
【０００２】
映像信号のフォーマットには、ＣＧＡ、ＶＧＡ、ＳＶＧＡ、ＸＧＡ、ＨＧ等の策定時期の異なる様々なものがあり、これらは策定時期に応じて高解像度化が進んでいる。そのため、映像信号を出力するソース機器と、映像を表示するＬＣＤ等のシンク機器との製造時期が異なると、夫々の機器が対応する映像信号のフォーマットが相違し、ソース機器が出力した映像信号をシンク機器において正常に表示できない場合がある。
【０００３】
例えば、ＶＧＡの映像信号とＸＧＡの映像信号とでは、垂直同期信号の周波数（垂直同期周波数）に違いはないが、水平同期信号の周波数（水平同期周波数）及びピクセルクロックの周波数が異なることから、１フレーム中のライン数、及び１ライン中の画素数が異なることになる。そこで、ソース機器とシンク機器とで対応する映像信号のフォーマットが異なる場合、低解像度の映像信号を高解像度の映像信号に変換する映像信号変換装置が用いられる（例えば、特許文献１を参照）。特許文献１の映像信号変換装置では、入力映像信号における５画素分の画素データ信号を、出力映像信号における８画素分の画素データ信号に変換することで、ＶＧＡの映像信号をＸＧＡの映像信号に変換することができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−９８７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
古い工作機械には、組み込みモニタに低解像度のＣＲＴが用いられ、このＣＲＴにＣＧＡ相当の解像度を有する映像信号が出力されているものがある。一般的なＬＣＤは、ＶＧＡ以降のフォーマットの映像信号に対応しており、ＣＧＡの映像信号には対応していない。そのため、古い工作機械の修理において、組み込みモニタをＣＲＴからＬＣＤ等に置換する際には映像信号の変換が必要となる。
【０００６】
しかしながら、工作機械において使用される映像信号は、ＣＧＡ相当の解像度を有するものであっても、製造メーカ毎に独自のフォーマットであることが多く、ピクセルクロックの周波数がＣＧＡの映像信号のものと近い値であるが完全には一致せず、正確な周波数が不明である場合がある。この場合、工作機械の組み込みモニタをＣＲＴからＬＣＤに置換する修理において、特許文献１の映像信号変換装置を用いると、入力映像信号のピクセルクロックに対して出力映像信号の画素データ信号の生成タイミングが徐々にずれ、出力映像信号の一部の画素データ信号は、入力映像信号における画素データ信号が立ち上がる途中や減衰中で十分に信号レベルが安定しておらず変化している区間（以下、「変化区間」と称する。）に基づいて生成されることになる。その結果、入力映像信号において輝点であった画素が出力映像信号において欠落することになる。
【０００７】
画素レベルの欠落は、高解像度の映像であれば影響は小さいが、工作機械の組み込みモニタに表示されるような動作の設定や状況等の数値を示す静止画像では数字を構成する縦線部分や斜め線部分の画素が欠落したときに、表示の乱れがユーザに強く認識されることになり、大きな問題となる。
【０００８】
このように従来の映像信号変換装置は、正確なピクセルクロックの周波数を決定することができない映像信号の変換に十分に対応できておらず、新たな手法の開発が求められている。
【０００９】
本発明は、上記問題点に鑑みてなされたものであり、正確なピクセルクロックの周波数を決定することができないテキストを主体とする静止画像の映像信号から、画像に含まれる文字の縦線部分や斜め線部分を欠落させることなく、入力映像信号を当該入力映像信号より水平同期周波数が高い映像信号に変換することができる映像信号変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明に係る映像信号変換装置の特徴構成は、
入力映像信号を当該入力映像信号より水平同期周波数が高い出力映像信号に変換する映像信号変換装置であって、
前記入力映像信号の水平同期信号及び垂直同期信号から推定されるフォーマットにおけるピクセルクロックの周波数のＮ倍（Ｎは２以上の整数）よりも高い周波数を有する入力用クロックと、前記出力映像信号のピクセルクロックとなる出力用クロックとを発生するクロック発生回路と、
前記入力用クロックをカウントするカウンタ回路と、
デュアルポートメモリと、
前記入力用クロックに同期して、前記カウンタ回路によりカウントされるＮクロックの動作間隔で、前記デュアルポートメモリに前記入力映像信号の画素データ信号を書き込む入力回路と、
前記出力用クロックに同期して、１クロック毎に、前記デュアルポートメモリから前記画素データ信号を読み出し、前記出力映像信号を生成する出力回路と
を備え、
前記入力回路は、動作タイミングのクロックにおいて前記入力映像信号の画素データ信号の信号レベルに変化が生じている場合、前記画素データ信号の書き込みを１クロック遅延させることにある。
【００１１】
本構成の映像信号変換装置によれば、入力映像信号の水平同期信号及び垂直同期信号から推定されるフォーマットにおけるピクセルクロックの周波数のＮ倍（Ｎは２以上の整数）よりも高い周波数を有する入力用クロックと出力映像信号のピクセルクロックとなる出力用クロックとを発生するクロック発生回路と、入力用クロックをカウントするカウンタ回路と、デュアルポートメモリと、入力用クロックに同期して、カウンタ回路によりカウントされるＮクロックの動作間隔で、デュアルポートメモリに入力映像信号の画素データ信号を書き込む入力回路と、出力用クロックに同期して、１クロック毎に、デュアルポートメモリから画素データ信号を読み出し、出力映像信号を生成する出力回路とを備えるため、デュアルポートメモリの書込側と読出側とで夫々異なるクロックで動作し、入力映像信号を水平同期周波数の異なる出力映像信号に変換することができる。
【００１２】
ここで、入力回路による書き込みの動作タイミングがＮクロックの動作間隔であることによって、入力映像信号のピクセルクロックに対する書き込みの動作タイミングは、徐々にずれが生じ、動作タイミングが画素データ信号の変化区間となることがある。しかし、本構成の映像信号変換装置では、入力回路は、動作タイミングのクロックにおいて入力映像信号の画素データ信号の信号レベルに変化が生じている場合、画素データ信号の書き込みを１クロック遅延させるため、変化区間の画素データ信号がデュアルポートメモリに書き込まれることがない。そのため、出力映像信号の画素データ信号は、入力映像信号における画素データ信号の変化区間に基づいて生成されることなく、入力映像信号における画素データ信号がハイレベル又はローレベルで安定している区間にのみ基づいて生成され、入力映像信号において輝点であった画素が出力映像信号において暗点となることがない。その結果、入力映像信号が正確なピクセルクロックの周波数を決定することができないテキストを主体とする静止画像のものであっても、変換後の出力映像信号に基づいて、画像に含まれる文字の縦線部分や斜め線部分が欠落せず、乱れのない表示が可能となる。
【００１３】
本発明に係る映像信号変換装置において、
前記入力用クロックの周波数をｆｉｎとし、前記推定されるフォーマットにおけるピクセルクロックの周波数をｆｐｘとしたとき、以下の式（１）：
Ｎ  ＜  ｆｉｎ／ｆｐｘ  ・・・  （１）
を充たすことが好ましい。
【００１４】
本構成の映像信号変換装置によれば、上記の式（１）を充たすことにより、書込みの動作間隔が入力映像信号から推定されるフォーマットの１ピクセルクロック幅より短くなり、１ピクセルクロック中に必ず書込動作が発生するため、入力映像信号における画素データ信号を欠落させることなくデュアルポートメモリに書き込むことができる。
【００１５】
本発明に係る映像信号変換装置において、
前記入力用クロックに同期して、現在の前記入力映像信号の画素データ信号と１クロック前の前記入力映像信号の画素データ信号とを比較し、比較した値が相違するときに変化点情報を生成する変化点抽出回路をさらに備え、
前記入力回路は、前記変化点情報が生成されるクロックにおいて、前記画素データ信号の書き込みを、遅延させることが好ましい。
【００１６】
本構成の映像信号変換装置によれば、入力用クロックに同期して、現在の入力映像信号の画素データ信号と１クロック前の入力映像信号の画素データ信号とを比較し、比較した値が相違するときに変化点情報を生成する変化点抽出回路をさらに備え、入力回路は、変化点情報が生成されるクロックにおいて、画素データ信号の書き込みを、遅延させるため、変化区間の画素データ信号がデュアルポートメモリに書き込まれることを確実に防ぐことができる。
【００１７】
本発明に係る映像信号変換装置において、
前記カウンタ回路は、
前記入力回路による書き込みが実行されたときにカウントアップし、前記入力映像信号の水平同期信号の変化に応じてリセットする入力ピクセルカウンタと、
前記入力映像信号の水平同期信号の変化をカウントし、前記入力映像信号の垂直同期信号の変化に応じてリセットする入力水平同期信号カウンタとを有し、
前記入力回路は、前記入力ピクセルカウンタのカウント値及び入力水平同期信号カウンタのカウント値に対応する前記デュアルポートメモリのアドレスに、前記画素データ信号を書き込むことが好ましい。
【００１８】
本構成の映像信号変換装置によれば、入力回路による書き込みが実行されたときにカウントアップし、入力映像信号の水平同期信号の変化に応じてリセットする入力ピクセルカウンタと、入力映像信号の水平同期信号の変化をカウントし、入力映像信号の垂直同期信号の変化に応じてリセットする入力水平同期信号カウンタとをさらに備え、入力回路は、入力ピクセルカウンタのカウント値及び入力水平同期信号カウンタのカウント値に対応するデュアルポートメモリのアドレスに、画素データ信号を書き込むため、書き込まれている画素データ信号が表示される画素の位置を、デュアルポートメモリのアドレスから容易に特定し、出力映像信号に基づいて表示される画素の位置へ変換することが可能となる。
【００１９】
本発明に係る映像信号変換装置において、
ＦＰＧＡにより実装され、前記デュアルポートメモリが前記ＦＰＧＡのブロックＲＡＭにより構成されることが好ましい。
【００２０】
本構成の映像信号変換装置によれば、ＦＰＧＡにより実装され、デュアルポートメモリがＦＰＧＡのブロックＲＡＭにより構成されるため、映像信号を高速処理可能でありながら、低コストでの装置実装が可能となる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の映像信号変換装置の概略構成図である。
【図２】図２は、本発明の映像信号変換装置における信号処理を説明する図である。
【図３】図３は、画素データ信号を所定周期でサンプリングしてデュアルポートメモリに書き込んだ場合に、テキストを主体とする静止画像の入力映像信号から変換された出力映像信号の表示例である。
【図４】図４は、画素データ信号が立ち上がる変化期間において画素データ信号の書込動作を遅延させる処理を説明する図である。
【図５】図５は、画素データ信号が減衰する変化期間において画素データ信号の書込動作を遅延させる処理を説明する図である。
【図６】図６は、本発明の映像信号変換装置において、テキストを主体とする静止画像の入力映像信号から変換された出力映像信号の表示例である。
【発明を実施するための形態】
【００２２】
以下、本発明の映像信号変換装置に関する実施形態について、図面を参照しながら詳細に説明する。ただし、本発明は、以下に説明する構成に限定されることを意図しない。
【００２３】
［映像信号変換装置］
図１は、本発明の映像信号変換装置１の概略構成図である。映像信号変換装置１は、水平同期周波数が低い映像信号が入力され、この入力映像信号から水平同期周波数が高い映像信号を生成して出力するものである。本実施形態では、解像度及び同期周波数がＣＧＡ（解像度６４０×２００、水平同期周波数１５．７５ｋＨｚ、垂直同期周波数６０Ｈｚ）相当であるがピクセルクロックの周波数がＣＧＡのものと正確には一致しない入力映像信号を、ＶＧＡ（解像度６４０×４８０、水平同期周波数３１．４６９ｋＨｚ、垂直同期周波数６０Ｈｚ）の出力映像信号に変換する例を説明するが、入力映像信号及び出力映像信号のフォーマットは、任意のフォーマットのものとすることも可能である。
【００２４】
映像信号変換装置１における変換の対象となる映像信号は、複数の信号から構成された信号である。映像信号を構成する信号には、画素データ信号と同期信号とが含まれる。画素データ信号は、輝度信号とＲＧＢ色信号との組み合わせ、又は輝度信号と色差信号との組み合わせ等により、画素毎の色を示す信号である。本実施形態では、説明の簡略化のために、画素データ信号が、信号レベルがハイレベルであるときに輝点、ローレベルであるときに暗点となることを示す輝度信号であるものとする。同期信号には、水平同期信号、及び垂直同期信号がある。本実施形態では、映像信号変換装置１に入力される入力映像信号が、画素データ信号Ｉ＿ＰＩＸ、水平同期信号Ｉ＿ＨＳＹＮＣ、及び垂直同期信号Ｉ＿ＶＳＹＮＣで構成され、映像信号変換装置１から出力される出力映像信号が、画素データ信号Ｏ＿ＰＩＸ、水平同期信号Ｏ＿ＨＳＹＮＣ、及び垂直同期信号Ｏ＿ＶＳＹＮＣで構成される。
【００２５】
映像信号変換装置１は、例えば、ＦＰＧＡ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）等の集積回路により実装することができる。映像信号変換装置１は、クロック発生回路１０と、カウンタ回路２０と、デュアルポートメモリ３０と、入力回路５０と、出力回路６０とを備え、任意の構成として、変化点抽出回路４０と、変化点情報記録用デュアルポートメモリ４１とを備える。
【００２６】
クロック発生回路１０は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いた分周回路等によって構成され、水晶発振器（図示せず）において発振するクロック信号を分周することにより入力用クロック信号Ｉ＿ＣＬＫ、及び出力用クロック信号Ｏ＿ＣＬＫを生成して出力する。
【００２７】
入力用クロック信号Ｉ＿ＣＬＫは、デュアルポートメモリ３０への書込側での動作クロックとなるクロック信号である。入力用クロック信号Ｉ＿ＣＬＫの周波数は、入力映像信号の水平同期信号Ｉ＿ＨＳＹＮＣ及び垂直同期信号Ｉ＿ＶＳＹＮＣから推定されるフォーマットにおけるピクセルクロック（以下、「推定ピクセルクロック」と称する。）の周波数のＮ倍（Ｎは２以上の整数）よりも高い周波数に設定される。水平同期信号Ｉ＿ＨＳＹＮＣ及び垂直同期信号Ｉ＿ＶＳＹＮＣから推定されるフォーマットとは、水平同期信号及び垂直同期信号の周波数が、水平同期信号Ｉ＿ＨＳＹＮＣ及び垂直同期信号Ｉ＿ＶＳＹＮＣの周波数と一致、又は類似するＣＧＡ、ＶＧＡ、ＳＶＧＡ、ＸＧＡ、ＨＧ等の既知のフォーマットを意味する。また、「周波数が類似する」とは、水平同期信号Ｉ＿ＨＳＹＮＣ及び垂直同期信号Ｉ＿ＶＳＹＮＣの周波数が、既知のフォーマットの水平同期信号及び垂直同期信号の周波数の０．９５〜１．０５倍の範囲にあることを意味する。例えば、水平同期信号Ｉ＿ＨＳＹＮＣの周波数が１５．７５ｋＨｚであり、垂直同期信号Ｉ＿ＶＳＹＮＣの周波数が６０Ｈｚである場合、推定されるフォーマットはＣＧＡであり、推定ピクセルクロックの周波数は、ＣＧＡのピクセルクロックの周波数である１２ＭＨｚとなる。
【００２８】
出力用クロック信号Ｏ＿ＣＬＫは、デュアルポートメモリ３０からの読出側での動作クロックとなるクロック信号であり、出力映像信号のフォーマットに応じたピクセルクロックの周波数に設定される。例えば、出力映像信号がＶＧＡである場合、クロック発生回路１０は、周波数が２５．１７５ＭＨｚの出力用クロック信号Ｏ＿ＣＬＫを生成する。
【００２９】
カウンタ回路２０は、入力用クロックカウンタ２１、入力水平同期信号カウンタ２２、入力ピクセルカウンタ２３、出力水平同期信号カウンタ２４、及び出力ピクセルカウンタ２５を有する。
【００３０】
入力用クロックカウンタ２１には、入力用クロック信号Ｉ＿ＣＬＫ、及び水平同期信号Ｉ＿ＨＳＹＮＣが入力される。入力用クロックカウンタ２１は、入力用クロック信号Ｉ＿ＣＬＫがハイレベルに変化したタイミングでカウントアップするカウンタであり、カウント値ＩＣＣＮＴを出力する。入力用クロックカウンタ２１は、水平同期信号Ｉ＿ＨＳＹＮＣが同期中、即ちローレベルである期間にカウント値ＩＣＣＮＴをリセットする。
【００３１】
入力水平同期信号カウンタ２２には、水平同期信号Ｉ＿ＨＳＹＮＣ、及び垂直同期信号Ｉ＿ＶＳＹＮＣが入力される。入力水平同期信号カウンタ２２は、水平同期信号Ｉ＿ＨＳＹＮＣがハイレベルに変化したタイミングでカウントアップするカウンタであり、入力水平同期信号カウンタ２２のカウント値ＩＨＣＮＴは、画素データ信号Ｉ＿ＰＩＸにより示される画素の垂直方向の表示位置を示す。入力水平同期信号カウンタ２２は、垂直同期信号Ｉ＿ＶＳＹＮＣ同期中、即ちローレベルである期間にカウント値ＩＨＣＮＴをリセットする。
【００３２】
入力ピクセルカウンタ２３には、入力用クロック信号Ｉ＿ＣＬＫ、及び水平同期信号Ｉ＿ＨＳＹＮＣが入力される。入力ピクセルカウンタ２３は、入力用クロック信号Ｉ＿ＣＬＫに同期して、後述する入力回路５０によるデュアルポートメモリ３０への画素データ信号Ｉ＿ＰＩＸの書き込みが実行されたときにカウントアップするカウンタであり、入力ピクセルカウンタ２３のカウント値ＩＰＣＮＴは、画素データ信号Ｉ＿ＰＩＸにより示される画素の水平方向の表示位置を示す。入力ピクセルカウンタ２３は、水平同期信号Ｉ＿ＨＳＹＮＣが同期中、即ちローレベルである期間にカウント値ＩＰＣＮＴをリセットする。
【００３３】
出力水平同期信号カウンタ２４には、後述する同期信号生成回路６３において生成される水平同期信号Ｏ＿ＨＳＹＮＣ、及び垂直同期信号Ｏ＿ＶＳＹＮＣが入力される。出力水平同期信号カウンタ２４は、水平同期信号Ｏ＿ＨＳＹＮＣがハイレベルに変化したタイミングでカウントアップするカウンタであり、出力水平同期信号カウンタ２４のカウント値ＯＨＣＮＴは、画素データ信号Ｏ＿ＰＩＸにより示される画素の垂直方向の表示位置を示す。出力水平同期信号カウンタ２４は、垂直同期信号Ｏ＿ＶＳＹＮＣがハイレベルに変化してからバックポーチ（例えば、出力映像信号がＶＧＡである場合、１．０４８ミリ秒）が経過したタイミング、即ち垂直ブランク期間の終了タイミングでカウント値ＯＨＣＮＴをリセットする。
【００３４】
出力ピクセルカウンタ２５には、出力用クロック信号Ｏ＿ＣＬＫ、及び後述する同期信号生成回路６３において生成される水平同期信号Ｏ＿ＨＳＹＮＣが入力される。出力ピクセルカウンタ２５は、出力用クロック信号Ｏ＿ＣＬＫがハイレベルに変化したタイミングでカウントアップするカウンタであり、出力ピクセルカウンタ２５のカウント値ＯＰＣＮＴは、画素データ信号Ｏ＿ＰＩＸにより示される画素の水平方向の表示位置を示す。出力ピクセルカウンタ２５は、水平同期信号Ｏ＿ＨＳＹＮＣがハイレベルに変化してからバックポーチ（例えば、出力映像信号がＸＧＡである場合、１．９０７マイクロ秒）が経過したタイミング、即ち水平ブランク期間の終了タイミングでカウント値ＯＰＣＮＴをリセットする。
【００３５】
デュアルポートメモリ３０は、書込ポートが入力用クロック信号Ｉ＿ＣＬＫに同期し、読出ポートが出力用クロック信号Ｏ＿ＣＬＫに同期して動作するデュアルポートメモリである。映像信号変換装置１をＦＰＧＡにより実装する場合、デュアルポートメモリ３０は、ＦＰＧＡのブロックＲＡＭを用いて構成することができる。デュアルポートメモリ３０は、上位１０ビットが垂直方向の画素位置、下位１０ビットが水平方向の画素位置となる２０ビットのアドレスによって特定されるアドレス空間を有し、このアドレス空間に解像度が６４０×４８０画素である１フレームの画像を記録することができる。
【００３６】
変化点抽出回路４０は、入力用クロック信号Ｉ＿ＣＬＫに同期して動作する回路であり、画素データ信号Ｉ＿ＰＩＸが立ち上がる途中や減衰中で十分に信号レベルが安定していない変化区間を抽出する。変化区間の抽出は、例えば、画素データ信号Ｉ＿ＰＩＸを保持するための作業メモリを設け、変化点抽出回路４０に入力された画素データ信号Ｉ＿ＰＩＸと、入力用クロック信号Ｉ＿ＣＬＫの１クロック前に作業メモリに記録された画素データ信号Ｉ＿ＰＩＸとを比較することや、画素データ信号Ｉ＿ＰＩＸを入力用クロック信号Ｉ＿ＣＬＫの１クロック分遅延させて遅延信号を生成する遅延回路を設け、変化点抽出回路４０に入力された画素データ信号Ｉ＿ＰＩＸと遅延信号とを比較することによって実現することができる。
【００３７】
図２は、映像信号変換装置１における信号処理を説明する図である。図２に示す例では、入力用クロック信号Ｉ＿ＣＬＫの符号Ａで示すクロックと符号Ｂで示すクロックとにおいて、画素データ信号Ｉ＿ＰＩＸが変化区間となっており、変化点抽出回路４０は、このクロックにおいて変化区間であることを示す変化点情報ＣＨＡＮＧを生成する。変化点情報ＣＨＡＮＧは、例えば、１ビットのフラグであり、変化点抽出回路４０は、変化点情報ＣＨＡＮＧを生成した場合、変化点情報記録用デュアルポートメモリ４１において、入力用クロックカウンタ２１のカウント値ＩＣＣＮＴにより示されるアドレスに「１」を書き込む。また、変化点抽出回路４０は、入力映像信号のフォーマットが変化したとき、例えば、水平同期信号Ｉ＿ＨＳＹＮＣ及び垂直同期信号Ｉ＿ＶＳＹＮＣに基づいて決定される１画面中のライン数が変化したときに、変化点情報記録用デュアルポートメモリ４１の全アドレス空間を「０」で初期化する。
【００３８】
変化点情報記録用デュアルポートメモリ４１は、１０ビットのアドレスによって特定されるアドレス空間を有し、このアドレス空間に、入力映像信号の水平表示期間にカウントされる入力用クロック信号Ｉ＿ＣＬＫに対応した変化点情報ＣＨＡＮＧを記録することができる。
【００３９】
入力回路５０は、入力用クロック信号Ｉ＿ＣＬＫに同期して動作する回路であり、書込アドレス生成回路５１、及び画素データ書込回路５２を有する。
【００４０】
書込アドレス生成回路５１は、入力用クロック信号Ｉ＿ＣＬＫのパルスが立ち上がるタイミングで、上位１０ビットが入力水平同期信号カウンタ２２のカウント値ＩＨＣＮＴ、下位１０ビットが入力ピクセルカウンタ２３のカウント値ＩＰＣＮＴである２０ビットの書込アドレスＷａｄｒを生成する。
【００４１】
画素データ書込回路５２は、デュアルポートメモリ３０の書込アドレスＷａｄｒで指定されるアドレス空間に、画素データ信号Ｉ＿ＰＩＸを書き込む回路である。ここで、変化区間の画素データ信号Ｉ＿ＰＩＸがデュアルポートメモリ３０に書き込まれると、後述する出力回路６０によりデュアルポートメモリ３０から画素データ信号が読み出されて生成される出力映像信号は、入力映像信号において輝点であった画素が欠落したり、入力映像信号において暗点であった画素が輝点になったりすることになる。例えば、図３は、画素データ信号Ｉ＿ＰＩＸを所定周期でサンプリングしてデュアルポートメモリ３０に書き込んだ場合に、テキストを主体とする静止画像の入力映像信号から変換された出力映像信号の表示例である。図３の表示例では、一部の文字の縦線部分や斜め線部分が欠落している。これは、入力映像信号において画素データ信号Ｉ＿ＰＩＸが立ち上がりの途中であり、信号レベルが十分に高くなっていないタイミングでサンプリングされた画素が、出力映像信号において暗点となったためである。また、図３の表示例では、一部の文字の縦線部分の幅が太くなったり、縦線部分の表示位置が右方向にずれたりしている。これは、入力映像信号において輝点であった直前の画素から画素データ信号Ｉ＿ＰＩＸが減衰する途中であり、信号レベルが十分に低くなっていないタイミングでサンプリングされた画素が、出力映像信号において輝点となったためである。このような画素の乱れを防ぐために、本発明の映像信号変換装置１では、映像信号変換装置１は、画素データ信号Ｉ＿ＰＩＸの変化区間において、デュアルポートメモリ３０への画素データ信号Ｉ＿ＰＩＸの書き込みを抑制するように、書込動作を制御する。
【００４２】
具体的には、画素データ書込回路５２は、水平同期信号Ｉ＿ＨＳＹＮＣがハイレベルに変化した後、水平表示期間における最初のピクセルクロックにおいて、水平同期信号Ｉ＿ＨＳＹＮＣがハイレベルに変化したタイミングから所定期間後に書込動作を開始する。例えば、図２に示す例では、画素データ書込回路５２は、水平同期信号Ｉ＿ＨＳＹＮＣがハイレベルに変化した後の最初の書込動作ＷＥを、水平同期信号Ｉ＿ＨＳＹＮＣがハイレベルに変化したタイミングから入力用クロック信号Ｉ＿ＣＬＫの４クロック後に実行している。水平表示期間の最初の画素が輝点である場合、水平同期信号Ｉ＿ＨＳＹＮＣが変化した後に画素データ信号Ｉ＿ＰＩＸの変化区間となるが、画素データ書込回路５２が水平同期信号Ｉ＿ＨＳＹＮＣがハイレベルに変化したタイミングから所定期間後に書込動作を開始することによって、水平表示期間の最初の画素が輝点であるか暗点であるかに関わらず、画素データ信号Ｉ＿ＰＩＸの信号レベルが安定した区間（以下、「安定区間」と称する。）でデュアルポートメモリ３０に正しく書き込むことができる。水平表示期間の最初の書込動作を実行するタイミングは、最初に画素データ信号Ｉ＿ＰＩＸがハイレベルになるタイミングから数クロック前のタイミングであることが好ましい。
【００４３】
画素データ書込回路５２は、水平表示期間の最初の書込動作の後、二番目以降の書き込みの動作タイミングは、入力用クロックカウンタ２１によりカウントされる入力用クロック信号Ｉ＿ＣＬＫの所定クロック数をデフォルトの動作間隔として設定する。ここで、クロック発生回路１０において入力用クロック信号Ｉ＿ＣＬＫの周波数を推定ピクセルクロックの周波数の「Ｎ倍」より高い周波数に設定している場合に、デフォルトの動作間隔である所定クロック数は、「Ｎクロック」に設定する。デフォルトの動作間隔で設定される動作タイミングのクロックにおいて、画素データ書込回路５２は、変化点情報記録用デュアルポートメモリ４１から、入力ピクセルカウンタ２３のカウント値ＩＰＣＮＴにより示されるアドレスを読み出し、読み出された値が「０」、即ちこのクロックが画素データ信号Ｉ＿ＰＩＸの安定区間であり、変化点抽出回路４０により変化点情報ＣＨＡＮＧが生成されていない場合は、デュアルポートメモリ３０への画素データ信号Ｉ＿ＰＩＸの書込動作を実行する。例えば、図２に示す例では、入力用クロック信号Ｉ＿ＣＬＫの周波数が推定ピクセルクロックの周波数の８．２５倍であり、画素データ書込回路５２は、初回以降のデフォルトの動作間隔を入力用クロック信号Ｉ＿ＣＬＫの８クロックとし、これにより設定される動作タイミングのクロックでは変化点情報ＣＨＡＮＧが生成されていないため、書込動作を実行している。
【００４４】
デフォルトの動作間隔で設定される動作タイミングのクロックにおいて、変化点情報記録用デュアルポートメモリ４１から読み出された値が「１」、即ちこのクロックが画素データ信号Ｉ＿ＰＩＸの変化区間であり変化点情報ＣＨＡＮＧが生成されている場合、画素データ書込回路５２は、デュアルポートメモリ３０への画素データ信号Ｉ＿ＰＩＸの書込動作を１クロック遅延させる。
【００４５】
図４は、画素データ信号Ｉ＿ＰＩＸが立ち上がる変化期間において画素データ信号Ｉ＿ＰＩＸの書込動作ＷＥを遅延させる処理を説明する図である。図４に示す例では、初回の書込動作ＷＥからデフォルトの動作間隔（入力用クロック信号Ｉ＿ＣＬＫの８クロック）で設定される動作タイミングのクロックは、画素データ信号Ｉ＿ＰＩＸが立ち上がる変化期間となっており、変化点情報ＣＨＡＮＧが生成されている。そのため、画素データ書込回路５２は、書込動作ＷＥを１クロック遅延させ、画素データ信号Ｉ＿ＰＩＸの信号レベルがハイレベルに達した安定区間で書込動作ＷＥを実行している。
【００４６】
図５は、画素データ信号Ｉ＿ＰＩＸが減衰する変化期間において画素データ信号Ｉ＿ＰＩＸの書込動作ＷＥを遅延させる処理を説明する図である。図５に示す例では、初回の書込動作ＷＥからデフォルトの動作間隔（入力用クロック信号Ｉ＿ＣＬＫの８クロック）で設定される動作タイミングのクロックは、直前のピクセルクロックにおいてハイレベルであった画素データ信号Ｉ＿ＰＩＸが減衰する変化期間となっており、変化点情報ＣＨＡＮＧが生成されている。そのため、画素データ書込回路５２は、書込動作ＷＥを１クロック遅延させ、画素データ信号Ｉ＿ＰＩＸの信号レベルがローレベルに達した安定区間で書込動作ＷＥを実行している。このように、デフォルトの動作間隔で設定された動作タイミングのクロックが、画素データ信号Ｉ＿ＰＩＸの信号レベルに変化が生じている変化区間である場合に、書込動作を１クロック遅延させることによって、変化区間に画素データ信号Ｉ＿ＰＩＸがデュアルポートメモリ３０に書き込まれることを防ぐことができる。そのため、後述する出力回路６０によりデュアルポートメモリ３０から画素データ信号が読み出されて生成される出力映像信号は、画素データ信号Ｉ＿ＰＩＸの変化区間に基づいて生成されることなく、画素データ信号Ｉ＿ＰＩＸがハイレベル又はローレベルで安定している安定区間にのみ基づいて生成される。この結果、入力映像信号において輝点であった画素が出力映像信号において暗点となったり、入力映像信号において暗点であった画素が出力映像信号において輝点になったりすることがなく、入力映像信号がテキストを主体とする静止画像のものであっても、変換後の出力映像信号に基づいて、画像に含まれる文字の縦線部分や斜め線部分が欠落せず、乱れのない表示が可能となる。
【００４７】
図６は、本発明の映像信号変換装置１において、テキストを主体とする静止画像の入力映像信号から変換された出力映像信号の表示例である。図６の表示例では、文字の縦線部分や斜め線部分の欠落が発生していない。
【００４８】
書込動作のデフォルトの動作間隔となる入力用クロック信号Ｉ＿ＣＬＫのクロック数をＮとし、入力用クロック信号Ｉ＿ＣＬＫの周波数をｆｉｎとし、推定ピクセルクロックの周波数をｆｐｘとしたとき、以下の式（１）：
Ｎ  ＜  ｆｉｎ／ｆｐｘ  ・・・  （１）
を充たすことが好ましい。上記の式（１）を充たすことにより、書込みの動作間隔が入力映像信号の１ピクセルクロック幅より短くなり、１ピクセルクロック中に必ず書き込みの動作タイミングが発生するため、画素データ書込回路５２により画素データ信号Ｉ＿ＰＩＸを欠落させることなくデュアルポートメモリ３０へ書き込むことができる。
【００４９】
また、以下の式（２）：
Ｎ  ＜  ｆｉｎ／ｆｐｘ  ＜  Ｎ＋１  ・・・  （２）
を充たすことがより好ましい。上記の式（２）を充たすことにより、１ピクセルクロック中に二回以上の書き込みの動作タイミングが発生することがないため、デュアルポートメモリ３０への画素データ信号Ｉ＿ＰＩＸの上書きが生じることがなく、画素データ書込回路５２による書込効率を向上させることができる。
【００５０】
出力回路６０は、出力用クロック信号Ｏ＿ＣＬＫに同期して動作する回路であり、読出アドレス生成回路６１、画素データ読出回路６２、及び同期信号生成回路６３を有する。
【００５１】
読出アドレス生成回路６１は、出力水平同期信号カウンタ２４のカウント値ＯＨＣＮＴを出力映像信号における画素の垂直方向の表示位置としたときに、カウント値ＯＨＣＮＴに対応する入力映像信号における画素の垂直方向の表示位置を上位１０ビットとし、出力ピクセルカウンタ２５のカウント値ＯＰＣＮＴを出力映像信号における画素の水平方向の表示位置としたときに、カウント値ＯＰＣＮＴに対応する入力映像信号における画素の水平方向の表示位置を下位１０ビットとした２０ビットの読出アドレスＲａｄｒを、出力用クロック信号Ｏ＿ＣＬＫのパルスが立ち上がるタイミングで生成する。例えば、入力映像信号がＣＧＡ、出力映像信号がＶＧＡである場合、読出アドレスＲａｄｒの上位１０ビットは、カウント値ＯＨＣＮＴ／２．４の整数部分であり、下位１０ビットは、カウント値ＯＰＣＮＴと同じ値である。
【００５２】
画素データ読出回路６２は、出力用クロック信号Ｏ＿ＣＬＫのパルスが立ち上がるタイミングで、デュアルポートメモリ３０の読出アドレスＲａｄｒを読み出し、読み出した画素データ信号を出力映像信号の画素データ信号Ｏ＿ＰＩＸとして出力する。
【００５３】
同期信号生成回路６３は、出力映像信号のフォーマットに従って、出力用クロック信号Ｏ＿ＣＬＫをピクセルクロックとする水平同期信号Ｏ＿ＨＳＹＮＣ、及び垂直同期信号Ｏ＿ＶＳＹＮＣを生成する。
【００５４】
以上のように、本発明の映像信号変換装置１によれば、クロック発生回路１０が、推定ピクセルクロックの周波数のＮ倍（Ｎは２以上の整数）よりも高い周波数を有する入力用クロック信号Ｉ＿ＣＬＫと、出力映像信号のピクセルクロックとなる出力用クロック信号Ｏ＿ＣＬＫとを発生し、入力回路５０が、入力用クロック信号Ｉ＿ＣＬＫに同期して、Ｎクロックの動作間隔で、デュアルポートメモリ３０に入力映像信号の画素データ信号Ｉ＿ＰＩＸを書き込み、出力回路６０が、出力用クロック信号Ｏ＿ＣＬＫに同期して、１クロック毎に、デュアルポートメモリ３０から画素データ信号を読み出して出力映像信号の画素データ信号Ｏ＿ＰＩＸを生成し、出力用クロック信号Ｏ＿ＣＬＫをピクセルクロックとして、出力映像信号の水平同期信号Ｏ＿ＨＳＹＮＣ及び垂直同期信号Ｏ＿ＶＳＹＮＣを生成するため、デュアルポートメモリ３０の書込側と読出側とで夫々異なるクロックで動作し、入力映像信号を水平解像度の異なる出力映像信号に変換することができる。
【００５５】
また、本発明の映像信号変換装置１では、入力回路５０は、動作タイミングのクロックにおいて画素データ信号Ｉ＿ＰＩＸの信号レベルに変化が生じている場合、デュアルポートメモリ３０への画素データ信号Ｉ＿ＰＩＸの書き込みを１クロック遅延させるため、画素データ信号Ｉ＿ＰＩＸが変化区間でデュアルポートメモリ３０に書き込まれることがない。そのため、出力映像信号の画素データ信号Ｏ＿ＰＩＸは、入力映像信号における画素データ信号Ｉ＿ＰＩＸの変化区間に基づいて生成されることなく、入力映像信号における画素データ信号Ｉ＿ＰＩＸがハイレベル又はローレベルで安定している安定区間にのみ基づいて生成される。この結果、入力映像信号において輝点であった画素が出力映像信号において暗点となることがなく、入力映像信号が正確なピクセルクロックの周波数を決定することができないテキストを主体とする静止画像のものであっても、変換後の出力映像信号に基づいて、画像に含まれる文字の縦線部分や斜め線部分が欠落せず、乱れのない表示が可能となる。
【産業上の利用可能性】
【００５６】
本発明の映像信号変換装置は、表示装置がサポートしていないフォーマットの映像信号を表示可能なものに変換するために利用することができるものであり、特に、テキストを主体とする静止画像の映像信号の変換に好適に利用可能である。
【符号の説明】
【００５７】
１            映像信号変換装置
１０          クロック発生回路
２０          カウンタ回路
２２          入力水平同期信号カウンタ
２３          入力ピクセルカウンタ
３０          デュアルポートメモリ
４０          変化点抽出回路
５０          入力回路
６０          出力回路
Ｉ＿ＣＬＫ    入力用クロック信号（入力用クロック）
Ｏ＿ＣＬＫ    出力用クロック信号（出力用クロック）
【要約】
【課題】正確なピクセルクロックの周波数を決定することができない入力映像信号を当該入力映像信号より水平同期周波数が高い出力映像信号に変換することができる映像信号変換装置を提供する。
【解決手段】入力映像信号の水平同期信号及び垂直同期信号から推定されるフォーマットにおけるピクセルクロックの周波数のＮ倍（Ｎは２以上の整数）よりも高い周波数を有する入力用クロックと、出力映像信号のピクセルクロックとなる出力用クロックとを発生するクロック発生回路１０と、入力用クロックをカウントするカウンタ回路２０と、デュアルポートメモリ３０と、入力用クロックに同期して、カウンタ回路２０によりカウントされるＮクロックの動作間隔で、デュアルポートメモリ３０に入力映像信号の画素データ信号を書き込む入力回路５０と、出力用クロックに同期して、１クロック毎に、デュアルポートメモリ３０から画素データ信号を読み出し、出力映像信号を生成する出力回路６０とを備える映像信号変換装置１。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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