(57)【特許請求の範囲】
【請求項１】
複数のＮＡＮＤ型フラッシュメモリのチップを含む半導体記憶装置であって、
各チップは、
他のチップとアドレス空間を異にするメモリセルアレイと、
ページの連続読出しを行う読出し手段と、
前記読出し手段で読み出されたデータをクロック信号に同期して出力バスに出力する出力手段と、
前記読出し手段による読出しページが当該チップの最終ページであることを検出する検出手段とを有し、
前記読出し手段によりチップ間を跨ぐ最終ページと先頭ページのアドレスを異にする連続読出しが行われる場合に、前記出力手段は、前記検出手段の検出結果に応答して、最終ページのデータを第１の出力インピーダンスで出力した後に、当該最終ページのデータを第１の出力インピーダンスよりも高い第２の出力インピーダンスで出力または保持させる、半導体記憶装置。
【請求項２】
前記出力手段は、前記第１の出力インピーダンスをもつ第１の出力バッファと、前記第２の出力インピーダンスをもつ第２の出力バッファとを含み、
前記出力手段は、前記検出手段からの検出信号に基づき第１の出力バッファまたは第２の出力バッファを選択的に動作させる、請求項１に記載の半導体記憶装置。
【請求項３】
前記出力手段は、最終ページが検出されたことに応答して第１の期間で前記第１の出力バッファを動作させ、第１の期間の経過後の第２の期間で前記第２の出力バッファを動作させる、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の期間は、前記第２の期間よりも大きい、請求項３に記載の半導体記憶装置。
【請求項５】
第１のチップの最終ページのデータを出力する期間と、第２のチップの先頭ページのデータを出力する期間とが部分的に重複するとき、最終ページのデータが第２の出力インピーダンスで出力バス上に出力され、先頭ページのデータが第１の出力インピーダンスで出力バス上に出力される、請求項１に記載の半導体記憶装置。
【請求項６】
前記検出手段は、行アドレスカウンタのカウンタ情報とチップのアドレス空間とを比較することにより最終ページを検出する、請求項１に記載の半導体記憶装置。
【請求項７】
複数のチップは、同一の構成を有し、複数のチップは、共通の外部端子にそれぞれ接続される、請求項１ないし６いずれか１つに記載の半導体記憶装置。
【請求項８】
複数のＮＡＮＤ型フラッシュメモリのチップを含む半導体記憶装置の読出し方法であって、
クロック信号に同期してチップ間を跨ぐ最終ページと先頭ページのアドレスを異にする連続読出しが行われるとき、読み出されているチップの最終ページを検出する第１のステップと、
最終ページの検出に応答して、最終ページのデータを第１の出力インピーダンスで出力バスに出力した後に、当該最終ページのデータを第１の出力インピーダンスよりも高い第２の出力インピーダンスで出力バスに出力または保持させる第２のステップと、
を有する読出し方法。
【請求項９】
前記第２のステップは、第１の期間で第１の出力バッファにより最終ページのデータを出力させ、第１の期間の経過後の第２の期間で第２の出力バッファにより最終ページのデータを出力または保持させる、請求項８に記載の読出し方法。
【請求項１０】
前記第１の期間は、前記第２の期間よりも大きい、請求項９に記載の読出し方法。
【請求項１１】
第１のチップの最終ページのデータを出力する期間と、第２のチップの先頭ページのデータを出力する期間とが部分的に重複するとき、最終ページのデータが第２の出力インピーダンスで出力バス上に出力され、先頭ページのデータが第１の出力インピーダンスで出力バス上に出力される、請求項８に記載の読出し方法。
【請求項１２】
前記検出するステップは、行アドレスカウンタのカウンタ情報とチップのアドレス空間とを比較することにより最終ページを検出する、請求項８に記載の読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型のフラッシュメモリ等に関し、特に、複数のチップを含むフラッシュメモリの読出し方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリには、ＮＯＲ型フラッシュメモリとの互換性を図るため、外部からのコマンドに応答して複数のページを連続で読み出す機能を搭載するものがある。例えば、特許文献１のＮＡＮＤ型フラッシュメモリは、外部制御信号ＣＬＥに応答して読出しモードのコマンドを入力し、次に外部制御信号ＡＬＥに応答してアドレスを入力し、次に外部制御信号ＣＬＥに応答してページ読出しのためのコマンドを入力し、メモリセルアレイからのページの連続読出しを可能にしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−０７８３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリと比較して読出し速度が遅いため、大きなサイズのデータを連続的に読み出すことでデータの転送レートの低下を防いでいる。また、ＮＡＮＤ型フラッシュメモリには、メモリ容量の増大を図るため１つのパッケージ内に複数のチップ（ダイ）をスタックさせたマルチチップ製品（ＭＣＰ）がある。
【０００５】
こうしたＭＣＰ製品において、チップ間を跨いでより大きなサイズのデータの連続読出しをすることが求められている。しかしながら、従来のＭＣＰ製品では、物理的に離間されたチップ間の情報を共有しておらず、他のチップが読み出しているアドレスを認識していないため、チップ全体の連続読出しを行うことができない。つまり、チップ間を跨ぐ連続読出しを行う場合には、現在のチップの連続読出しのためにコマンドを入力し、現在のチップの読出し終了後に、次のチップの連続読出しのためにコマンドを入力しなければならない。
【０００６】
図１は、２つのチップをスタックしたフラッシュメモリのアドレス空間を示す図である。チップ＃０は、＄０００００〜＄０ＦＦＦＦのアドレス空間を有し、チップ＃１は、＄１００００〜＄１ＦＦＦＦのアドレス空間を有する。このようなフラッシュメモリで連続読出しを行う場合、連続読出しのコマンドおよびアドレス（行アドレスおよび列アドレス）が入力されると、各チップは、入力されたアドレスに基づき自身が選択されたか否かを判定する。例えば、チップ＃０は、入力されたアドレスが＄０００００〜＄０ＦＦＦＦのアドレス空間に該当すれば、自身が選択されたと判定し、チップ＃１は、入力されたアドレスが＄１００００〜＄１ＦＦＦＦのアドレス空間に該当すれば、自身が選択されたと判定する。
【０００７】
選択されたチップは、入力されたアドレスで指定される行アドレスを先頭ページとして読出しを開始し、その後、行アドレスを自動的にインクリメントし、行アドレスが最終ページに到達すると連続読出しを終了する。最終ページは、例えば、選択されたチップのアドレス空間の最終アドレス、またはユーザーにより指定されたアドレスにより決定される。仮に、チップ＃０とチップ＃１とを跨ぐ連続読出しを行う場合、ユーザーは、チップ＃０の連続読出しのためのコマンドおよびアドレスを入力し、次にチップ＃１の連続読出しのためのコマンドおよびアドレスを入力しなければならない。
【０００８】
このように従来の複数のチップを含むフラッシュメモリでは、チップ間を跨ぐような連続読出しに対応しておらず、全体のチップの連続読出しをシームレスに行うことができないという課題がある。
【０００９】
本発明は、このような従来の課題を解決するのであり、複数のチップ間を跨ぐ連続読出しを高速で行うことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体記憶装置は、複数のＮＡＮＤ型フラッシュメモリのチップを含むものであって、各チップは、ページの連続読出しを行う読出し手段と、前記読出し手段で読み出されたデータをクロック信号に同期して出力バスに出力する出力手段と、前記読出し手段による読出しページが当該チップの最終ページであることを検出する検出手段とを有し、前記読出し手段によりチップ間を跨ぐ連続読出しが行われる場合に、前記出力手段は、前記検出手段の検出結果に応答して、最終ページのデータを第１の出力インピーダンスで出力した後に、当該最終ページのデータを第１の出力インピーダンスよりも高い第２の出力インピーダンスで出力または保持させる。
【００１１】
ある実施態様では、前記出力手段は、前記第１の出力インピーダンスをもつ第１の出力バッファと、前記第２の出力インピーダンスをもつ第２の出力バッファとを含み、前記出力手段は、前記検出手段からの検出信号に基づき第１の出力バッファまたは第２の出力バッファを選択的に動作させる。ある実施態様では、前記出力手段は、最終ページが検出されたことに応答して第１の期間で前記第１の出力バッファを動作させ、第１の期間の経過後の第２の期間で前記第２の出力バッファを動作させる。
【００１２】
ある実施態様では、前記第１の期間は、前記第２の期間よりも大きい。ある実施態様では、第１のチップの最終ページのデータを出力する期間と、第２のチップの先頭ページのデータを出力する期間とが部分的に重複するとき、最終ページのデータが第２の出力インピーダンスで出力バス上に出力され、先頭ページのデータが第１の出力インピーダンスで出力バス上に出力される。ある実施態様では、前記検出手段は、行アドレスカウンタのカウンタ情報とチップのアドレス空間とを比較することにより最終ページを検出する。ある実施態様では、複数のチップは、同一の構成を有し、複数のチップは、共通の外部端子にそれぞれ接続される。
【００１３】
本発明に係る半導体記憶装置の読出し方法は、複数のＮＡＮＤ型フラッシュメモリのチップを含むものであって、クロック信号に同期してチップ間を跨ぐ連続読出しが行われるとき、読み出されているチップの最終ページを検出する第１のステップと、最終ページの検出に応答して、最終ページのデータを第１の出力インピーダンスで出力バスに出力した後に、当該最終ページのデータを第１の出力インピーダンスよりも高い第２の出力インピーダンスで出力バスに出力または保持させる第２のステップとを有する。
【００１４】
ある実施態様では、前記第２のステップは、第１の期間で第１の出力バッファにより最終ページのデータを出力させ、第１の期間の経過後の第２の期間で第２の出力バッファにより最終ページのデータを出力または保持させる。ある実施態様では、前記第１の期間は、前記第２の期間よりも大きい。ある実施態様では、第１のチップの最終ページのデータを出力する期間と、第２のチップの先頭ページのデータを出力する期間とが部分的に重複するとき、最終ページのデータが第２の出力インピーダンスで出力バス上に出力され、先頭ページのデータが第１の出力インピーダンスで出力バス上に出力される。ある実施態様では、前記検出するステップは、行アドレスカウンタのカウンタ情報とチップのアドレス空間とを比較することにより最終ページを検出する。
【発明の効果】
【００１５】
本発明によれば、チップ間を跨ぐ連続読出しが行われる場合に、最終ページのデータを第１の出力インピーダンスで出力した後に、当該最終ページのデータを第１の出力インピーダンスよりも高い第２の出力インピーダンスで出力または保持させるようにしたので、チップ間の連続読出しをシームレスに高速で行うことができる。
【図面の簡単な説明】
【００１６】
【図１】従来の複数のチップを搭載するフラッシュメモリのアドレス空間を示す図である。
【図２】本発明の実施例に係るＮＡＮＤ型フラッシュメモリのパッケージ内にスタックされたチップの内部パッドと外部端子との接続関係を示す図である。
【図３】本発明の実施例に係るＮＡＮＤ型フラッシュメモリに搭載されるチップ間の接続関係を示す図である。
【図４】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの１つのチップの内部構成を示す図である。
【図５】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの入出力回路の構成を示す図である。
【図６】本発明の実施例に係る出力バッファ部の内部構成を示す図である。
【図７】本発明の実施例に係るＮＡＮＤ型フラッシュメモリにおいて連続読出しがチップの境界に差し掛かったときの動作を説明する図である。
【発明を実施するための形態】
【００１７】
本発明に係る半導体記憶装置は、複数のチップを搭載するＮＡＮＤ型フラッシュメモリ、あるいは、このようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどであることができる。
【実施例】
【００１８】
次に、本発明の実施例について図面を参照して詳細に説明する。図２は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリのパッケージ内にスタックされたチップの内部パッドと外部端子との接続関係を示す図である。本実施例のフラッシュメモリ１００は、１つのパッケージ内にスタックされた複数のメモリチップを含む。例えば、複数のメモリチップは、ＢＧＡまたはＣＳＰなどのパッケージ内に実装される。図２は、２つのメモリチップ１００Ａ、１００Ｂをスタックする例を示している。２つのメモリチップ１００Ａ、１００Ｂは、同一構成のチップであることができ、チップ１００Ａは、例えば、図１に示すようなアドレス空間（＄０００００〜＄０ＦＦＦＦ）を有するチップ＃０に対応し、チップ１００Ｂは、アドレス空間（＄１００００〜＄１ＦＦＦＦ）を有するチップ＃１に対応する。
【００１９】
フラッシュメモリ１００は、外部との入出力インターフェースとして機能する複数の外部端子１１０を含む。外部端子１１０は、ＣＳＰやＢＧＡ等のパッケージに形成される。外部端子１１０は、図示しないホストコンピュータからコマンド（読出し、プログラム、消去等）、アドレス、データ等を入力したり、あるいは読み出したデータ等を出力する。フラッシュメモリ１００がＳＰＩ（Serial Peripheral Interface）機能を搭載する場合には、外部端子１１０は、クロック信号を入力するためのクロック端子を含む。外部端子１１０はさらに、アドレスラッチイネーブルやコマンドラッチイネーブル等の制御信号を入力するための制御端子を含むことができる。
【００２０】
外部端子１１０は、内部配線１１２を介してチップ１００Ａの対応する内部パッド１２０Ａにそれぞれ電気的に接続され、かつチップ１００Ｂの対応する内部パッド１２０Ｂにそれぞれ電気的に接続される。こうして、外部端子１１０は、チップ１００Ａおよび１００Ｂの内部パッド１２０Ａおよび１２０Ｂに共通に電気的に接続される。
【００２１】
図３は、本実施例のフラッシュメモリ１００の各チップの内部構成を示すブロック図である。チップ１００Ａは、複数のＮＡＮＤストリングが形成されたメモリセルアレイ２１０Ａ、行選択回路やページバッファ／センス回路等が形成された周辺回路２２０Ａ、チップ１００Ａの動作を制御するコントローラ２３０Ａ、内部パッド１２０Ａに接続された入出力回路２４０Ａを含む。もう１つのチップ１００Ｂは、チップ１００Ａと同一の構成を有する。
【００２２】
チップ１００Ａおよびチップ１００Ｂは、外部端子１１０を介してホストコンピュータ５０に接続される。ホストコンピュータ５０から出力されるコマンド（読出し、プログラム、消去等）、アドレス等は、外部端子１１０を介してチップ１００Ａおよびチップ１００Ｂに共通に入力される。ユーザーは、チップ１００Ａ、１００Ｂを認識することなく、あたかも１つのフラッシュメモリとして取り扱うことができる。
【００２３】
１つの実施態様では、コントローラ２３０Ａ／２３０Ｂは、ホストコンピュータ５０から入出力回路２４０Ａ／２４０Ｂを介して入力されるアドレスを監視し、そのアドレスに基づき自身が選択されたか否かを判定する。例えば、コントローラ２３０Ａは、入力されたアドレスが自身のメモリセルアレイ２１０Ａのアドレス空間に一致すれば、自身が選択されたと判定し、コントローラ２３０Ｂは、入力されたアドレスがメモリセルアレイ２１０Ｂのアドレス空間に一致すれば、自身が選択されたと判定する。チップ１００Ａおよび１００Ｂは、自身が選択されたチップであるとき、入力したコマンドを実行する。
【００２４】
図４は、チップ１００Ａの内部構成を示す図である。チップ１００Ａは、複数のメモリセルが行列状に配列されたメモリアレイ２１０Ａと、外部端子１１０を介してデータの入出力を行う入出力回路２４０Ａと、入出力回路２４０Ａを介してアドレスを受け取るアドレスレジスタ２５０Ａと、入出力回路２４０Ａを介して受け取ったコマンド等に基づき各部を制御するコントローラ２３０Ａと、アドレスレジスタ２４０Ａから受け取った行アドレス情報Ａｘに基づきブロックの選択やワード線の選択等を行うワード線選択回路２６０Ａと、ワード線選択回路２６０Ａによって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路２７０Ａと、アドレスレジスタ２４０から受け取った列アドレス情報Ａｙに基づきページバッファ／センス回路２７０Ａの列を選択する列選択回路２８０Ａとを含んで構成される。チップ１００Ｂは、チップ１００Ａと同様に構成されるので、その説明を省略する。
【００２５】
メモリアレイ１１０は、列方向に配置されたｍ個のブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を含み、１つのブロックには、複数のＮＡＮＤストリングが形成される。１つのＮＡＮＤストリングは、直列に接続された複数のメモリセル、ビット線側選択トランジスタおよびソース線側選択トランジスタを含む。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するタイプでもよいし、多ビットを記憶するタイプであってもよい。
【００２６】
読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタおよびソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧（例えば１５〜２０Ｖ）を印加し、非選択ワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加する。
【００２７】
ページバッファ／センス回路２７０Ａは、それぞれが１ページのデータを保持可能な２つのラッチＬ１、Ｌ２を含み、ラッチＬ１、Ｌ２間で双方向のデータ転送が可能である。１つのラッチは、それぞれが独立して動作可能な第１のキャッシュＣ１と第２のキャッシュＣ２とを含み、１つのキャッシュは１／２ページのデータを保持可能であり、つまり、ラッチＬ１、Ｌ２間で１／２ページ単位でデータの転送が可能である。
【００２８】
コントローラ２３０Ａは、入出力回路２４０Ａを介して連続読出しのコマンドを受け取ったとき、先頭ページから終了ページまでの連続読出し動作を制御する。連続読出しが行われるとき、ラッチＬ２に保持されたページデータが外部クロック信号ＣＬＫに同期して出力されている間に、次のページがメモリセルアレイ２１０Ａから読み出され、このページデータがラッチＬ１に保持される。ラッチＬ１、Ｌ２のパイプライン処理によりページの連続読出しが行われる。本実施例では、クロック信号ＣＬＫの周波数を低下させることなく、かつ連続読出しがチップ間を跨ぐときにコマンドの入力を必要とすることなく、シームレスな連続読出しを可能にする。
【００２９】
次に、本実施例の入出力回路２４０Ａの出力部について図５を参照して説明する。ページバッファ／センス回路２７０Ａに保持されたデータを出力するとき、ページバッファ／センス回路２７０ＡのラッチＬ２に保持されたページデータの中からｎビットのデータが列選択回路２８０Ａの列選択信号ＹＳにより選択される。列選択信号ＹＳは、列アドレスＡｙをデコードした列デコーダ２８２Ａにより生成される。選択されたｎビットのデータは、差動データとしてｎ個の差動センスアンプ２８４Ａのビット線対ＢＴ／ＢＢに入力される。差動センスアンプ２８４Ａは、センスしたｎビットのデータをｎビット幅のデータバス２８６Ａを介してパラレル／シリアル変換回路２４２Ａに出力される。
【００３０】
パラレル／シリアル変換回路２４２Ａは、直列に接続した複数のフリップフロップを含み、フリップフロップは、外部から供給されたクロック信号ＣＬＫまたはこれを分周したクロック信号に同期して、並列に入力されたデータを直列に変換し、変換した直列データを出力バッファ部２４４Ａに出力する。出力バッファ部２４４Ａは、入力されたデータを入出力バス２４６Ａに出力する。入出力バス２４６Ａは、内部パッド１２０Ａを介して外部端子１１０に接続される。外部端子１１０がｍビット（例えば、×２、×４、×８など）のデータを出力する場合、出力バッファ部２４４Ａおよび入出力バス２４６Ａはｍ個である。
【００３１】
チップ１００Ｂの入出力回路２４０Ｂも同様に構成され、出力バッファ部２４４Ｂは、入力されたデータを入出力バス２４６Ｂ上に出力する。入出力バス２４６Ｂは、内部パッド１２０Ｂを介して外部端子１１０に接続される。１つの外部端子１１０は、上記したようにチップ１００Ａ、１００Ｂの入出力バス２４６Ａおよび入出力バス２４６Ｂに共通である。
【００３２】
図６は、メモリチップ１００Ａと１００Ｂのそれぞれの出力バッファ部２４４Ａ、２４４Ｂの内部構成を示す図である。メモリチップ１００Ａの出力バッファ部２４４Ａは、連続読出し動作時にメモリセルアレイ２１０Ａの最終ページを検出する最終ページ検出部３００Ａと、パラレル／シリアル変換回路２４２Ａからデータを受け取り、受け取ったデータを入出力バス２４６Ａに出力する駆動能力の大きい第１の出力バッファ３１０Ａと、パラレル／シリアル変換回路２４２Ａからデータを受け取り、受け取ったデータを入出力バス２４６Ａに出力する駆動能力の小さい第２の出力バッファ３２０Ａとを有する。最終ページ検出部３００Ａは、最終ページを検出したときＨレベル、最終ページを検出しないときＬレベルの検出信号ＤＴ＿Ａを第１および第２の出力バッファ３１０Ａ、３２０Ｂに出力し、第１および第２の出力バッファ３１０Ａ、３２０Ａの動作を切替える。メモリチップ１００Ｂの出力バッファ部２４４Ｂも同様に構成される。
【００３３】
最終ページ検出部３００Ａは、行アドレスカウンタ２５２Ａのカウント情報に基づき最終ページを検出する。行アドレスカウンタ２５２Ａは、連続読出しが行われるときのページを指定する。連続読出しが行われるとき、行アドレスカウンタ２５２Ａには、先頭ページのアドレスがセットされ、ページの読出しが終了されるたびに行アドレスカウンタ２５２Ａがインクリメントされ、次のページが指定される。最終ページ検出部３００Ａは、メモリセルアレイ２１０Ａのアドレス空間の最終アドレスを保持するレジスタと、当該最終アドレスと行アドレスカウンタ２５２Ａのカウント値とを比較する比較器とを含み、カウント値と最終アドレスとが一致したとき、最終ページを検出する。
【００３４】
最終ページ検出部３００Ａはさらに、最終ページを検出したとき、Ｈレベルの検出信号ＤＴ＿Ａを出力するタイミングを調整する遅延回路含む。具体的には、遅延回路は、第１の出力バッファ３１０Ａにより出力されたデータがホストコンピュータ５０により確実に受信できたであろう時間を経過したタイミングで検出信号ＤＴ＿ＡをＬレベルからＨレベルに遷移させる。
【００３５】
検出信号ＤＴ＿ＡがＬレベルのとき、第１の出力バッファ３１０Ａがイネーブル、第２の出力バッファ３２０Ａがディスエーブルされ、パラレル／シリアル変換回路２４２Ａから出力されたデータは、駆動能力の大きい第１の出力バッファ３１０Ａにより入出力バス２４６Ａに出力される。検出信号ＤＴ＿ＡがＨレベルのとき、第１の出力バッファ３１０Ａがディスエーブル、第２の出力バッファ３２０Ａがイネーブルされ、パラレル／シリアル変換回路２４２Ａから出力されたデータは、駆動能力の小さい第２の出力バッファ３２０Ａにより保持される。つまり、出力バッファ３２０Ａは、入出力バス２４６Ａを駆動するには十分な駆動能力ではなく、事実上データを保持する程度である。例えば、第１の出力バッファ３１０Ａは、入出力バス２４６Ａに接続される出力ラインのインピーダンスを２５オームに設定し、第２の出力バッファ３２０Ａは、入出力バス２４６Ａに接続される出力ラインのインピーダンスを２５０オームに設定する。このような出力インピーダンスの比は一例であり、これよりも大きな比または小さな比であってもよい。
【００３６】
ここで留意すべきは、チップ１００Ａの出力バッファ部２４４Ａが接続される入出力バス２４６Ａとチップ１００Ｂの出力バッファ部２４４Ｂが接続される入出力バス２４６Ｂとが電気的に短絡されていることである。チップ間を跨ぐ連続読出しを行う場合、理想的には、チップ１００Ａの最終ページの読出しデータとチップ１００Ｂの先頭ページの読出しデータとが入出力バス２４６Ａ、２４６Ｂ上で衝突しないことである。しかしながら、実際には、物理的に異なる２つのチップ１００Ａ、１００Ｂを入出力バス２４６Ａ、２４６Ｂに接続するための配線抵抗のバラツキや、チップ間の製造バラツキ等によりチップ１００Ａの最終ページの読出しデータとチップ１００Ｂの先頭ページの読出しデータとが衝突する可能性がある。論理レベルの異なるデータが衝突すれば、出力バッファ２４４Ａと出力バッファ２４４Ｂとの間に大きな貫通電流が流れ、回路が破損したり、読出しデータに誤りを生じさせるおそれがある。本実施例では、このような事態を防止するため、最終ページのデータを出力するとき、第１の出力バッファ３１０Ａから第２の出力バッファ３２０Ａに動作を切替える。仮にデータが衝突しても、第２の出力バッファ３２０Ａのインピーダンスが高いため、出力バッファ部２４４Ａと出力バッファ部２４４Ｂとの間の貫通電流は抑制される。
【００３７】
次に、本実施例によるチップ間を跨ぐ連続読出し動作について説明する。連続読出しのためのコマンドは、チップ１００Ａおよびチップ１００Ｂに共通に入力され、チップ１００Ａ、１００Ｂのコントローラ２３０Ａ、２３０Ｂは、連続読出しのコマンドを解読し、連続読出しの動作を開始する。コントローラ２３０Ａ、２３０Ｂは、自身のアドレス空間をそれぞれ認識することでチップの境界を自動的に判定する。例えば、チップ１００Ａ、１００Ｂのメモリセルアレイ２１０Ａ、２１０Ｂのメモリサイズはそれぞれ１Ｇビット、チップ１００Ａ、１００Ｂの行アドレスカウンタ２５２Ａ、２５２Ｂは、２Ｇビットのアドレス空間をカウントする。チップ１００Ａの特定アドレスから連続読出しが開始された場合、チップ１００Ａは、読出し動作を伴って行アドレスカウンタ２５２Ａをインクリメントし、チップ１００Ｂは、読出し動作を行わずに行アドレスカウンタ２５２Ｂをインクリメントし、チップ１００Ａ、１００Ｂの境界を監視する。チップ１００Ａは、読出しが境界に差し掛かると読出しを停止し、チップ１００Ａは読出しを開始する。
【００３８】
図７（Ａ）は、連続読出しがチップの境界に差し掛かったときの出力バッファ部２４４Ａ、２４４Ｂの第１および第２の出力バッファ３１０Ａ、３２０Ａ（３１０Ｂ、３２０Ｂ）の切替え示し、図７（Ｂ）は、入出力バス２４６Ａ、２４６Ｂに出力されるデータのタイミングを示し図である。ここでは、上記したようにチップ１００Ａの特定のアドレスから連続読出しが開始され、チップ１００Ｂの特定のアドレスで連続読出しが終了するものとする。連続読出しの終了は、例えば、ホストコンピュータ５０からのコマンドまたは最終アドレスの指定により実施される。
【００３９】
ページの連続読出しが開始されると、出力バッファ部２４４Ａは、クロック信号ＣＬＫに同期して読み出されたページのデータを入出力バス２４６Ａに出力する。この間、最終ページ検出部３００Ａの検出信号ＤＴ＿ＡはＬレベルであり、駆動能力の大きい第１の出力バッファ３１０Ａを用いてデータが出力される。図７（Ａ）に示すように最終ページのアドレス「＄０ＦＦＦＦ」に到達する前まで、出力インピーダンスは２５オームである。チップ１００Ａの最終ページが検出されると、ホストコンピュータ５０によってデータの受信が確実に行われたであろう時間が経過したタイミングで、検出信号ＤＴ＿ＡがＬレベルからＨレベルに遷移される。従って、最終ページの読出しデータは、駆動能力の大きい第１の出力バッファ３１０Ａにより出力された後に、駆動能力の小さい第２の出力バッファ３２０Ａにより保持される。
【００４０】
図７（Ｂ）において、「ｔＣｘＱＶ」は、クロック信号ＣＬＫの立ち上がりエッジまたは立下りエッジから入出力バス２４６Ａにデータが出力されるまでの最大許容時間であり、「ｔＣｘＱＶ’」は、クロック信号ＣＬＫの立ち上がりエッジまたは立下りエッジから入出力バス２４６Ｂにデータが出力されるまでの最大許容時間である。
【００４１】
時刻ｔ０に応答して、最終ページの１つ前のページ（＄０ＦＦＦＥ）のデータが入出力バス２４６Ａに出力され、時刻ｔ１に応答して最終ページ（＄０ＦＦＦＦ）のデータが入出力バス２４６Ａに出力される。最終ページのデータは、上記したように、Ｔｐの期間で駆動能力の大きい第１のバッファ３１０Ａで出力され、Ｔｑの期間（Ｔｐ＞Ｔｑ）で駆動能力の小さい第２のバッファ３２０Ａでデータが保持される。時刻ｔ２に応答してチップ１００Ｂの先頭ページ（＄１００００）のデータが入出力バス２４６Ｂに出力され、時刻ｔ３に応答して次のページ（＄１０００１）のデータが入出力バス２４６Ｂに出力される。
【００４２】
ここで、チップ１００Ａが最終ページのデータを出力する期間と、チップ１００Ｂが先頭ページのデータを出力する期間とが一部オーバーラップするおそれがある。しかし、チップ１００Ａは、期間Ｔｑで出力バッファ部２４４Ａを高インピーダンス状態にされるため、チップ１００Ｂの先頭ページのデータが損失したり、あるいはチップ１００Ｂの出力バッファ部２４４Ｂと出力バッファ部２４４Ａとの間で入出力バス２４６Ａ、２４６Ｂを介して貫通電流が生じるのを抑制することができる。これにより、チップ間を跨ぐ連続読出し動作において、クロック信号ＣＬＫの周波数を低下させることなくシームレスな高速アクセスが可能になる。
【００４３】
上記実施例では、２つのチップをスタックする例を示したが、スタックされるチップの数は３つ以上であってもよい。
【００４４】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４５】
１００：フラッシュメモリ
１００Ａ、１００Ｂ：チップ
１１０：外部端子
１１２：内部配線
１２０Ａ、１２０Ｂ：内部パッド
２１０Ａ、２１０Ｂ：メモリセルアレイ
２２０Ａ、２２０Ｂ：周辺回路
２３０Ａ、２３０Ｂ：コントローラ
２４０Ａ、２４０Ｂ：入出力回路
２４２Ａ、２４２Ｂ：パラレル／シリアル変換回路
２４４Ａ、２４４Ｂ：出力バッファ部
２５０Ａ、２５０Ｂ：アドレスレジスタ
２５２Ａ、２５２Ｂ：行アドレスカウンタ
２６０Ａ、２６０Ｂ：ワード線選択回路
２７０Ａ、２７０Ｂ：ページバッファ／センス回路
２８０Ａ、２８０Ｂ：列選択回路
３００Ａ、３００Ｂ：最終ページ検出部
３１０Ａ、３１０Ｂ：第１の出力バッファ
３２０Ａ、３２０Ｂ：第２の出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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