(57)【特許請求の範囲】
【請求項１】
ＧＯＡ回路構造であって、
ステージが連結した複数の双生ＧＯＡユニットを含み、
Ｎを整数に設定し、
第ＮステージＧＯＡユニットが表示領域の第Ｎ水平走査線の充電を制御し、
それぞれの前記双生ＧＯＡユニットは、
第２Ｎ−１ステージＧＯＡユニットと第２ＮステージＧＯＡユニットからなり、
前記第２Ｎ−１ステージＧＯＡユニットは、
第１プルダウンホールディング回路と第２プルダウンホールディング回路とを有し、前記第１プルダウンホールディング回路および前記第２プルダウンホールディング回路はそれぞれ第２Ｎ−１ステージゲート信号点と第２Ｎ−１ステージ水平走査線とに接続しており、
前記第２ＮステージＧＯＡユニットは、
第３プルダウンホールディング回路と第４プルダウンホールディング回路とを有し、前記第３プルダウンホールディング回路および前記第４プルダウンホールディング回路はそれぞれ第２Ｎステージゲート信号点と第２Ｎステージ水平走査線とに接続しており、
前記第２Ｎ−１ステージゲート信号点は、さらに、前記第３プルダウンホールディング回路および第４プルダウンホールディング回路に接続しているとともに、前記第２Ｎステージゲート信号点は、さらに、前記第１プルダウンホールディング回路および第２プルダウンホールディング回路に接続しており、
前記第１プルダウンホールディング回路は、
第１薄膜トランジスタを含み、前記第１薄膜トランジスタのゲートに第２クローク信号が入力し、ドレインに第１クローク信号が入力し、ソースが第１回路ポイントに接続し、
前記第１プルダウンホールディング回路が作動するか否かを前記第１回路ポインの電位の高低によって決定し、
前記第２プルダウンホールディング回路は、
第２薄膜トランジスタを含み、前記第２薄膜トランジスタのゲートに第４クローク信号が入力し、ドレインに第３クローク信号が入力し、ソースが第２回路ポイントに接続し、
前記第２プルダウンホールディング回路が作動するか否かを前記第２回路ポインの電位の高低によって決定し、
前記第３プルダウンホールディング回路は、
第３薄膜トランジスタを含み、前記第３薄膜トランジスタのゲートに第３クローク信号が入力し、ドレインに第２クローク信号が入力するとともに、ソースが第３回路ポイントに接続し、
前記第３プルダウンホールディング回路が作動するか否かを前記第３回路ポインの電位の高低によって決定し、
前記第４プルダウンホールディング回路は、
第４薄膜トランジスタを含み、前記第４薄膜トランジスタのゲートに第１クローク信号が入力し、ドレインに第４クローク信号が入し、ソースが第４回路ポイントに接続し、
前記第４プルダウンホールディング回路が作動するか否かを前記第４回路ポインの電位の高低によって決定し、
前記第１クローク信号と、前記第２クローク信号と、前記第３クローク信号と、前記第４クローク信号と、は、前記第１プルダウンホールディング回路、前記第２プルダウンホールディング回路、前記第３プルダウンホールディング回路、および、前記４プルダウンホールディング回路を交互に作動させるように供給され、
さらに、
前記第１プルダウンホールディング回路は、第５薄膜トランジスタと、第６薄膜トランジスタと、第７薄膜トランジスタと、第８薄膜トランジスタと、を含み、
前記第５薄膜トランジスタは、ゲートが前記第２Ｎ−１ゲート信号点に接続し、ドレインが前記第１回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第６薄膜トランジスタは、ゲートが前記第１回路ポイントに接続し、ドレインが前記第２Ｎ−１ステージゲート信号点に接続し、ソースに直流低電圧を入力し、
前記第７薄膜トランジスタは、ゲートが前記第１回路ポイントに接続し、ドレインが前記第２Ｎ−１ステージ水平走査線に接続し、ソースに直流低電圧を入力し、
前記第８薄膜トランジスタは、ゲートが前記第２Ｎステージゲート信号点に接続し、ドレインが前記第１回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第２プルダウンホールディング回路は、第９薄膜トランジスタと、第１０薄膜トランジスタと、第１１薄膜トランジスタと、第１２薄膜トランジスタと、を含み、
前記第９薄膜トランジスタは、ゲートが前記第２Ｎ−１ゲート信号点に接続し、ドレインが前記第２回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第１０薄膜トランジスタは、ゲートが前記第２回路ポイントに接続し、ドレインが前記第２Ｎ−１ステージゲート信号点に接続し、ソースに直流低電圧を入力し、
前記第１１薄膜トランジスタは、ゲートが前記第２回路ポイントに接続し、ドレインが前記第２Ｎ−１ステージ水平走査線に接続し、ソースに直流低電圧を入力し、
前記第１２薄膜トランジスタは、ゲートが前記第２Ｎステージゲート信号点に接続し、ドレインが前記第２回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第３プルダウンホールディング回路は、第１３薄膜トランジスタと、第１４薄膜トランジスタと、第１５薄膜トランジスタと、第１６薄膜トランジスタと、を含み、
前記第１３薄膜トランジスタは、ゲートが前記第２Ｎ−１ゲート信号点に接続し、ドレインが前記第３回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第１４薄膜トランジスタは、ゲートが前記第３回路ポイントに接続し、ドレインが前記第２Ｎステージゲート信号点に接続し、ソースに直流低電圧を入力し、
前記第１５薄膜トランジスタは、ゲートが前記第３回路ポイントに接続し、ドレインが前記第２Ｎステージ水平走査線に接続し、ソースに直流低電圧を入力し、
前記第１６薄膜トランジスタは、ゲートが前記第２Ｎステージゲート信号点に接続し、ドレインが前記第３回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第４プルダウンホールディング回路は、第１７薄膜トランジスタと、第１８薄膜トランジスタと、第１９薄膜トランジスタと、第２０薄膜トランジスタと、を含み、
前記第１７薄膜トランジスタは、ゲートが前記第２Ｎ−１ゲート信号点に接続し、ドレインが前記第４回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第１８薄膜トランジスタは、ゲートが前記第４回路ポイントに接続し、ドレインが前記第２Ｎステージゲート信号点に接続し、ソースに直流低電圧を入力し、
前記第１９薄膜トランジスタは、ゲートが前記第４回路ポイントに接続し、ドレインが前記第２Ｎステージ水平走査線に接続し、ソースに直流低電圧を入力し、
前記第２０薄膜トランジスタは、ゲートが前記第２Ｎステージゲート信号点に接続し、ドレインが前記第４回路ポイントに接続し、ソースに直流低電圧を入力、
さらに、
前記第２Ｎ−１ステージＧＯＡユニットと前記第２ＮステージＧＯＡユニットとからなる前記双生ＧＯＡユニットは、少なくとも１つのプルアップ制御回路と、少なくとも１つのトランスファー回路と、を有するとともに、前記第２Ｎ−１ステージＧＯＡユニットと前記第２ＮステージＧＯＡユニットとはそれぞれプルアップ回路とプルダウン回路とを有し、
前記第２Ｎ−１ステージＧＯＡユニットと前記第２ＮステージＧＯＡユニットとからなる前記双生ＧＯＡユニットの前記プルアップ制御回路には、少なくとも一つ前の段の前記双生ＧＯＡユニットの前記トランスファー回路からゲート信号が入力され、かつ、
前記第２Ｎ−１ステージＧＯＡユニットの前記プルダウン回路と前記第２ＮステージＧＯＡユニットの前記プルダウン回路には、少なくとも一つ後の段の前記双生ＧＯＡユニットからゲート信号が入力される
ことを特徴とするＧＯＡ回路の構造。
【請求項２】
請求項１に記載のＧＯＡ回路の構造において、
第１プルアップクローク信号と、第２プルアップクローク信号と、第３プルアップクローク信号と、第４プルアップクローク信号と、をそれぞれ第２Ｎ−１ステージＧＯＡユニットのプルアップ回路と、第２ＮステージＧＯＡユニットのプルアップ回路と、第２Ｎ＋１ステージＧＯＡユニットのプルアップ回路と、第２Ｎ＋２ステージＧＯＡユニットのプルアップ回路と、に入力して、表示領域の対応する水平走査線をそれぞれ充電し、
前記第１クローク信号と、前記第２クローク信号と、前記第３クローク信号と、前記第４クローク信号とが、それぞれ前記第１プルアップクローク信号と、前記第２プルアップクローク信号と、前記第３プルアップクローク信号と、前記第４プルアップクローク信号と、に対応する
ことを特徴とするＧＯＡ回路の構造。
【請求項３】
請求項１に記載のＧＯＡ回路の構造において、
前記第１クローク信号と、前記第２クローク信号と、前記第３クローク信号と、前記第４クローク信号とが、４つの低周波信号である
ことを特徴とするＧＯＡ回路の構造。
【請求項４】
請求項１に記載のＧＯＡ回路の構造において、
前記第２Ｎ−１ステージＧＯＡユニットが、プルアップ制御回路と、プルアップ回路と、トランスファー回路と、プルダウン回路と、ブートストラップコンデンサと、を含んでなり、
前記プルアップ回路と、前記プルダウン回路と、前記ブートストラップコンデンサとが、それぞれ前記第２Ｎ−１ステージゲート信号点と前記第２Ｎ−１ステージ水平走査線とに接続し、前記プルアップ制御回路と前記トランスファー回路とが、それぞれ前記第２Ｎ−１ステージゲート信号点に接続し、
前記第２ＮステージＧＯＡユニットが、プルアップ制御回路と、プルアップ回路と、トランスファー回路と、プルダウン回路と、ブートストラップコンデンサとを含んでなり、
前記プルアップ回路と、前記プルダウン回路と、前記ブートストラップコンデンサとが、それぞれ前記第２Ｎステージゲート信号点と前記第２Ｎステージ水平走査線とに接続し、前記プルアップ制御回路と前記トランスファー回路とが、それぞれ前記第２Ｎステージゲート信号点に接続する
ことを特徴とするＧＯＡ回路の構造。
【請求項５】
請求項１に記載のＧＯＡ回路の構造において、
前記第２Ｎ−１ステージＧＯＡユニットのゲート信号点と第２ＮステージＧＯＡユニットのゲート信号点とが接続する
ことを特徴とするＧＯＡ回路の構造。
【請求項６】
請求項５に記載のＧＯＡ回路の構造において、
前記第２Ｎ−１ステージＧＯＡユニットが、プルアップ回路と、プルダウン回路と、ブートストラップコンデンサとを含んでなり、
前記プルアップ回路と、前記プルダウン回路と、前記ブートストラップコンデンサとが、それぞれ前記第２Ｎ−１ステージゲート信号点と前記２Ｎ−１ステージ水平走査線とに接続し、
前記２ＮステージＧＯＡユニットが、共有プルアップ制御回路と、プルアップ回路と、共有トランスファー回路と、プルダウン回路と、ブートストラップコンデンサとを含んでなり、
前記プルアップ回路と、前記プルダウン回路と、前記ブートストラップコンデンサとが、それぞれ前記第２Ｎステージゲート信号点と前記２Ｎステージ水平走査線とに接続し、
前記共有プルアップ制御回路と前記共有トランスファー回路とが、それぞれ前記第２Ｎステージゲート信号点に接続する
ことを特徴とするＧＯＡ回路の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示技術に関し、特に一種のＧＯＡ回路の構造に関する。
【背景技術】
【０００２】
液晶表示装置は、装置自体がスリムで、節電、電磁波の輻射がないなどといった長所を具え、広く応用されている。目下市場に出回っている液晶表示装置のほとんどがバックライト型の液晶ディスプレーであって、液晶パネルと、バックライトモジュール（ｂａｃｋｌｉｇｈｔ  ｍｏｄｕｌｅ）とを含んでなる。液晶パネルの作動の原理は、平行して設けた２枚のガラス基板の間に液晶分子を設置し、かつ２枚の該ガラス基板に駆動電圧を印加して該液晶分子の配向を制御して、該バックライトモジュールからの光線を屈折させて画面を発生させるものである。
【０００３】
アクティブ・マトリクス駆動方式の液晶ディスプレーは、それぞれの画素が薄膜トランジスタ（ＴＦＴ）を具え、そのゲート（Ｇａｔｅ）には水平走査線が接続し、ドレイン（Ｄｒａｉｎ）は垂直方向のデータ線に接続し、ソース（Ｓｏｕｒｃｅ）は画素電極に接続する。
【０００４】
該水平走査線には十分な電圧を印加することで、印加した該水平走査線上の全ての薄膜トランジスタをオンにする。この場合、該水平走査線上の画素電極は垂直方向の該データ線に接続し、このため該データ線上の表示信号電圧が画素に書き込まれ、異なる液晶の透明度を制御して色彩を制御する効果が得られる。
【０００５】
目下のアクティブ・マトリクス駆動方式の液晶ディスプレーは、水平走査線は、液晶パネルの外部接続によるＩＣによって駆動させている。外部接続のＩＣは、各レベルの水平走査線のレベル順の充電と放電とを制御することができる。
【０００６】
ゲートドライバオンアレイ（Ｇａｔｅ  Ｄｒｉｖｅｒ  Ｏｎ  Ａｒｒａｙ）は、ＧＯＡと略称し、既存の薄膜トランジスタ液晶ディスプレーのアレイ（Ａｒｒａｙ）の製造工程において、ゲート行の走査駆動回路をアレイ基板上に作成し、ゲートに対するプログレッシブスキャンを実現する駆動方式である。よって、液晶表示パネルの既存の製造工程において、水平走査線の駆動回路を表示領域の周辺の基板上に作成し外部接続のＩＣに取って代わり、水平走査線の駆動を実現する。ＧＯＡ技術は外部接続ＩＣのボンディング（ｂｏｎｄｉｎｇ）工程を減らすことができ、生産性を高め、製造コストを低減させることができる。しかも短辺フレーム、もしくはフレームレスの液晶パネルの製造に適合している。
【０００７】
目下のＧＯＡ回路は、縦続接続した複数のＧＯＡユニットを含み、それぞれのＧＯＡユニットは対応する水平走査線を駆動する。ＧＯＡユニットの主な構造は、プルアップ回路（Ｐｕｌｌ−ｕｐ  ｐａｒｔ）と、プルアップ制御回路（Ｐｕｌｌ−ｕｐ  ｃｏｎｔｒｏｌ  ｐａｒｔ）と、トランスファー回路（Ｔｒａｎｓｆｅｒ  ｐａｒｔ）と、キープルダウン回路（Ｋｅｙ  Ｐｕｌｌ−ｄｏｗｎ  ｐａｒｔ）と、プルダウンホールディング回路（Ｐｕｌｌ−ｄｏｗｎ  Ｈｏｌｄｉｎｇ  ｐａｒｔ）と、ブートストラップコンデンサとを含んでなる。
【０００８】
プルアップ回路はクローク（Ｃｌｏｏｋ）信号を出力してゲート（Ｇａｔｅ）信号にし、プルアップ制御回路はプルアップ回路がオンになっている時間を制御し、一般には、前段ステージから転送されるトランスファー信号に接続されて、これがゲート信号になる。プルダウン回路は第１タイムにおいてゲートをプルダウンして低電位にする。即ち、ゲート信号をオフにする。プルダウンホールディング回路は、プルアップ回路のゲート信号（通常はＱポイントと称する）をオフの状態（即ちマイナス電位）に維持（Ｈｏｌｄｉｎｇ）する。通常は２つのプルダウンホールディングモジュールが交互に作用する。ブートストラップコンデンサ（Ｃ  ｂｏａｓｔ）は、Ｑポイントの二次的なプルアップを行い、このためプルアップ回路へのＧ（Ｎ）の出力に有利になる。
【０００９】
図１は、従来の常用されるＧＯＡ回路の構造を示した説明図である。従来の技術におけるＧＯＡ回路構造の基本は、上述する幾つかの部分を同一ステージのＧＯＡユニットの回路に設置する。特に、アモルファスＧＯＡ回路における比較的重要な２つのプルダウンホールディング回路は、図１に開示するように、同一ステージのＧＯＡ回路に対して交互に作用する。
【００１０】
直流低電圧ＶＳＳ及び４つの高周波クロック信号ＣＫ１〜ＣＫ４を転送する金属線は、それぞれのステージのＧＯＡ回路の周辺領域に設置する。各ステージのＧＯＡユニットは、それぞれ第１プルダウンホールディング回路と第２プルダウンホールディング回路とを具える。第１プルダウンホールディング回路と第２プルダウンホールディング回路はそれぞれＱ（Ｎ）とＧ（Ｎ）との間に接続し、Ｑ（Ｎ）とＧ（Ｎ）とに交互に作用してオフの状態を維持する。第ＮステージＧＯＡユニット回路は、それぞれＶＳＳと、ＣＫ１〜ＣＫ４の内の一つのＣＫ信号を受信してＧ（Ｎ）信号を生成する。ＳＴＶ信号はＧＯＡ回路の起動信号であって、このためＳＴＶ信号は第１ステージＧＯＡユニット回路と第２ステージＧＯＡユニット回路とを起動する。後方の第ＮステージＧＯＡ回路の起動信号は、前方のＮ−２ステージ回路のトランスファー回路部分のＳＴ（Ｎ−２）ステージ回路の信号によって生成される。このようにステージ順にＧＯＡ駆動回路をオンにしてラインスキャンを実現する。
【００１１】
図１に開示する各ステージのＧＯＡユニット回路間の接続方法は、ＧＯＡ信号のステージ順の転送を保証し、それぞれのステージの水平走査線はステージ順の充電と放電とを行う。然しながら、係る構造は、なおも足りない部分が存在する。即ち、
１、第１プルダウンホールディング回路と第２プルダウンホールディング回路とは交互に作用する。即ち、作動時間とレストタイムとがそれぞれ半分ずつ占める。但し、ＴＦＴにとっては応力（Ｓｔｒｅｓｓ）の痕の回復時間がやはり短めである。このためプルダウンホールディング回路が効力を失う事態の発生は、その他回路の部分より深刻である。
２、隣り合う両ステージのＧＯＡユニットのプルダウンホールディング回路とＱポイントとは互いに作用しない。このため回路の実際の作用の効率が低い。ゲート信号は一瞬にすぎず、他の長い時間はオフの状態となる。隣り合う両ステージのＧＯＡユニットのプルダウンホールディング回路が作用する時間とＱポイントの波形は近似する。
３、プルダウンホールディング回路の部分は一般に高周波制御信号を採用する。このため回路のパワー消耗が増大する。また２組の低周波制御を採用する場合もあるが、この場合は同時にＴＦＴの応力（Ｓｔｒｅｓｓ）の作用を劇化させる。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
この発明は、ＧＯＡ回路の構造において、交互に作用するＧＯＡプルダウン回路のそれぞれの作動時間を現象させて、応力の回復のための時間をさらに多くさせることのできるＧＯＡ回路の構造を提供することを課題とする。
【課題を解決するための手段】
【００１３】
そこで、本発明者は従来ＧＯＡ回路の構造に見られる欠点に鑑み鋭意研究を重ねた結果、プルダウンホールディング回路を共有し、それぞれの部分の作動時間を１／４にし、かつレストタイムを３／４にすることで、プルダウンホールディング回路の部分のキーポイントのＴＦＴの応力（Ｓｔｒｅｓｓ）の作用を軽減させる構造のＧＯＡ回路の構造によって課題を解決できる点に着眼し、係る知見に基づいて本発明を完成させた。
【００１４】
以下この発明について説明する。
本発明のＧＯＡ回路の構造は、
ＧＯＡ回路構造であって、
ステージが連結した複数の双生ＧＯＡユニットを含み、
Ｎを整数に設定し、
第ＮステージＧＯＡユニットが表示領域の第Ｎ水平走査線の充電を制御し、
それぞれの前記双生ＧＯＡユニットは、
第２Ｎ−１ステージＧＯＡユニットと第２ＮステージＧＯＡユニットからなり、
前記第２Ｎ−１ステージＧＯＡユニットは、
第１プルダウンホールディング回路と第２プルダウンホールディング回路とを有し、前記第１プルダウンホールディング回路および前記第２プルダウンホールディング回路はそれぞれ第２Ｎ−１ステージゲート信号点と第２Ｎ−１ステージ水平走査線とに接続しており、
前記第２ＮステージＧＯＡユニットは、
第３プルダウンホールディング回路と第４プルダウンホールディング回路とを有し、前記第３プルダウンホールディング回路および前記第４プルダウンホールディング回路はそれぞれ第２Ｎステージゲート信号点と第２Ｎステージ水平走査線とに接続しており、
前記第２Ｎ−１ステージゲート信号点は、さらに、前記第３プルダウンホールディング回路および第４プルダウンホールディング回路に接続しているとともに、前記第２Ｎステージゲート信号点は、さらに、前記第１プルダウンホールディング回路および第２プルダウンホールディング回路に接続しており、
前記第１プルダウンホールディング回路は、
第１薄膜トランジスタを含み、前記第１薄膜トランジスタのゲートに第２クローク信号が入力し、ドレインに第１クローク信号が入力し、ソースが第１回路ポイントに接続し、
前記第１プルダウンホールディング回路が作動するか否かを前記第１回路ポインの電位の高低によって決定し、
前記第２プルダウンホールディング回路は、
第２薄膜トランジスタを含み、前記第２薄膜トランジスタのゲートに第４クローク信号が入力し、ドレインに第３クローク信号が入力し、ソースが第２回路ポイントに接続し、
前記第２プルダウンホールディング回路が作動するか否かを前記第２回路ポインの電位の高低によって決定し、
前記第３プルダウンホールディング回路は、
第３薄膜トランジスタを含み、前記第３薄膜トランジスタのゲートに第３クローク信号が入力し、ドレインに第２クローク信号が入力するとともに、ソースが第３回路ポイントに接続し、
前記第３プルダウンホールディング回路が作動するか否かを前記第３回路ポインの電位の高低によって決定し、
前記第４プルダウンホールディング回路は、
第４薄膜トランジスタを含み、前記第４薄膜トランジスタのゲートに第１クローク信号が入力し、ドレインに第４クローク信号が入し、ソースが第４回路ポイントに接続し、
前記第４プルダウンホールディング回路が作動するか否かを前記第４回路ポインの電位の高低によって決定し、
前記第１クローク信号と、前記第２クローク信号と、前記第３クローク信号と、前記第４クローク信号と、は、前記第１プルダウンホールディング回路、前記第２プルダウンホールディング回路、前記第３プルダウンホールディング回路、および、前記４プルダウンホールディング回路を交互に作動させるように供給され、
さらに、
前記第１プルダウンホールディング回路は、第５薄膜トランジスタと、第６薄膜トランジスタと、第７薄膜トランジスタと、第８薄膜トランジスタと、を含み、
前記第５薄膜トランジスタは、ゲートが前記第２Ｎ−１ゲート信号点に接続し、ドレインが前記第１回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第６薄膜トランジスタは、ゲートが前記第１回路ポイントに接続し、ドレインが前記第２Ｎ−１ステージゲート信号点に接続し、ソースに直流低電圧を入力し、
前記第７薄膜トランジスタは、ゲートが前記第１回路ポイントに接続し、ドレインが前記第２Ｎ−１ステージ水平走査線に接続し、ソースに直流低電圧を入力し、
前記第８薄膜トランジスタは、ゲートが前記第２Ｎステージゲート信号点に接続し、ドレインが前記第１回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第２プルダウンホールディング回路は、第９薄膜トランジスタと、第１０薄膜トランジスタと、第１１薄膜トランジスタと、第１２薄膜トランジスタと、を含み、
前記第９薄膜トランジスタは、ゲートが前記第２Ｎ−１ゲート信号点に接続し、ドレインが前記第２回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第１０薄膜トランジスタは、ゲートが前記第２回路ポイントに接続し、ドレインが前記第２Ｎ−１ステージゲート信号点に接続し、ソースに直流低電圧を入力し、
前記第１１薄膜トランジスタは、ゲートが前記第２回路ポイントに接続し、ドレインが前記第２Ｎ−１ステージ水平走査線に接続し、ソースに直流低電圧を入力し、
前記第１２薄膜トランジスタは、ゲートが前記第２Ｎステージゲート信号点に接続し、ドレインが前記第２回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第３プルダウンホールディング回路は、第１３薄膜トランジスタと、第１４薄膜トランジスタと、第１５薄膜トランジスタと、第１６薄膜トランジスタと、を含み、
前記第１３薄膜トランジスタは、ゲートが前記第２Ｎ−１ゲート信号点に接続し、ドレインが前記第３回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第１４薄膜トランジスタは、ゲートが前記第３回路ポイントに接続し、ドレインが前記第２Ｎステージゲート信号点に接続し、ソースに直流低電圧を入力し、
前記第１５薄膜トランジスタは、ゲートが前記第３回路ポイントに接続し、ドレインが前記第２Ｎステージ水平走査線に接続し、ソースに直流低電圧を入力し、
前記第１６薄膜トランジスタは、ゲートが前記第２Ｎステージゲート信号点に接続し、ドレインが前記第３回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第４プルダウンホールディング回路は、第１７薄膜トランジスタと、第１８薄膜トランジスタと、第１９薄膜トランジスタと、第２０薄膜トランジスタと、を含み、
前記第１７薄膜トランジスタは、ゲートが前記第２Ｎ−１ゲート信号点に接続し、ドレインが前記第４回路ポイントに接続し、ソースに直流低電圧を入力し、
前記第１８薄膜トランジスタは、ゲートが前記第４回路ポイントに接続し、ドレインが前記第２Ｎステージゲート信号点に接続し、ソースに直流低電圧を入力し、
前記第１９薄膜トランジスタは、ゲートが前記第４回路ポイントに接続し、ドレインが前記第２Ｎステージ水平走査線に接続し、ソースに直流低電圧を入力し、
前記第２０薄膜トランジスタは、ゲートが前記第２Ｎステージゲート信号点に接続し、ドレインが前記第４回路ポイントに接続し、ソースに直流低電圧を入力、
さらに、
前記第２Ｎ−１ステージＧＯＡユニットと前記第２ＮステージＧＯＡユニットとからなる前記双生ＧＯＡユニットは、少なくとも１つのプルアップ制御回路と、少なくとも１つのトランスファー回路と、を有するとともに、前記第２Ｎ−１ステージＧＯＡユニットと前記第２ＮステージＧＯＡユニットとはそれぞれプルアップ回路とプルダウン回路とを有し、
前記第２Ｎ−１ステージＧＯＡユニットと前記第２ＮステージＧＯＡユニットとからなる前記双生ＧＯＡユニットの前記プルアップ制御回路には、少なくとも一つ前の段の前記双生ＧＯＡユニットの前記トランスファー回路からゲート信号が入力され、かつ、
前記第２Ｎ−１ステージＧＯＡユニットの前記プルダウン回路と前記第２ＮステージＧＯＡユニットの前記プルダウン回路には、少なくとも一つ後の段の前記双生ＧＯＡユニットからゲート信号が入力される
ことを特徴とするＧＯＡ回路の構造。
【００１５】
本発明では、
第１プルアップクローク信号と、第２プルアップクローク信号と、第３プルアップクローク信号と、第４プルアップクローク信号と、をそれぞれ第２Ｎ−１ステージＧＯＡユニットのプルアップ回路と、第２ＮステージＧＯＡユニットのプルアップ回路と、第２Ｎ＋１ステージＧＯＡユニットのプルアップ回路と、第２Ｎ＋２ステージＧＯＡユニットのプルアップ回路と、に入力して、表示領域の対応する水平走査線をそれぞれ充電し、
前記第１クローク信号と、前記第２クローク信号と、前記第３クローク信号と、前記第４クローク信号とが、それぞれ前記第１プルアップクローク信号と、前記第２プルアップクローク信号と、前記第３プルアップクローク信号と、前記第４プルアップクローク信号と、に対応する
ことが好ましい。
【００１６】
本発明では、
前記第１クローク信号と、前記第２クローク信号と、前記第３クローク信号と、前記第４クローク信号とが、４つの低周波信号である
ことが好ましい。
【００１７】
本発明では、
前記第２Ｎ−１ステージＧＯＡユニットが、プルアップ制御回路と、プルアップ回路と、トランスファー回路と、プルダウン回路と、ブートストラップコンデンサと、を含んでなり、
前記プルアップ回路と、前記プルダウン回路と、前記ブートストラップコンデンサとが、それぞれ前記第２Ｎ−１ステージゲート信号点と前記第２Ｎ−１ステージ水平走査線とに接続し、前記プルアップ制御回路と前記トランスファー回路とが、それぞれ前記第２Ｎ−１ステージゲート信号点に接続し、
前記第２ＮステージＧＯＡユニットが、プルアップ制御回路と、プルアップ回路と、トランスファー回路と、プルダウン回路と、ブートストラップコンデンサとを含んでなり、
前記プルアップ回路と、前記プルダウン回路と、前記ブートストラップコンデンサとが、それぞれ前記第２Ｎステージゲート信号点と前記第２Ｎ−１ステージ水平走査線とに接続し、前記プルアップ制御回路と前記トランスファー回路とが、それぞれ前記第２Ｎステージゲート信号点に接続する
ことが好ましい。
【００１８】
本発明では、
前記第２Ｎ−１ステージＧＯＡユニットのゲート信号点と第２ＮステージＧＯＡユニットのゲート信号点とが接続する
ことが好ましい。
【００１９】
本発明では、
前記第２Ｎ−１ステージＧＯＡユニットが、プルアップ回路と、プルダウン回路と、ブートストラップコンデンサとを含んでなり、
前記プルアップ回路と、前記プルダウン回路と、前記ブートストラップコンデンサとが、それぞれ前記第２Ｎ−１ステージゲート信号点と前記２Ｎ−１ステージ水平走査線とに接続し、
前記２ＮステージＧＯＡユニットが、共有プルアップ制御回路と、プルアップ回路と、共有トランスファー回路と、プルダウン回路と、ブートストラップコンデンサとを含んでなり、
前記プルアップ回路と、前記プルダウン回路と、前記ブートストラップコンデンサとが、それぞれ前記第２Ｎステージゲート信号点と前記２Ｎステージ水平走査線とに接続し、
前記共有プルアップ制御回路と前記共有トランスファー回路とが、それぞれ前記第２Ｎステージゲート信号点に接続する
ことが好ましい。
【発明の効果】
【００２０】
この発明によるＧＯＡ回路の構造は、プルダウンホールディング回路を共有し、それぞれの部分の作動時間を１／４にし、かつレストタイムを３／４にすることで、プルダウンホールディング回路の部分のキーポイントのＴＦＴの応力（Ｓｔｒｅｓｓ）の作用を軽減させることができ、またＱポイントを共有することでＧＯＡ回路の部分の機能が近似したモジュールを減少させることができ、２つのステージの回路には１つのプルアップ制御回路のみを必要とし、Ｑポイントの電位の第２次ブーストを実現する。よって、ゲート信号の入力に有利となり、４セットの低周波信号を導入してプルダウンホールディング回路を制御して回路のパワーを低減させ、マイナスのＬＣＬにとってマイナスの応力（Ｓｔｒｅｓｓ）回復作用の実現に有利となるという効果が得られる。
【図面の簡単な説明】
【００２１】
【図１】従来のＧＯＡ回路の構造を示した説明図である。
【図２】この発明によるＧＯＡ回路の構造を示した説明図である。
【図３】この発明のＧＯＡ回路の構造の第１の実施の形態による回路の構造を示した説明図である。
【図４】図３に開示する回路構造の入力信号とそれぞれのキーポイントノードの波形を示した説明図である。
【図５】この発明のＧＯＡ回路の構造の第２の実施の形態による回路の構造を示した説明図である。
【図６】図５に開示する回路構造の入力信号とそれぞれのノード信号を示した説明図である。
【図７】図５に開示する回路構造の他の信号受信方法を示した説明図である。
【図８】図７における４セットのプルダウンホールディング回路のＬＣ信号のタイムシーケンス及び信号の受信方法を示した説明図である。
【発明を実施するための形態】
【００２２】
この発明は、ＧＯＡ回路の構造において、交互に作用するＧＯＡプルダウン回路のそれぞれの作動時間を減少させて、応力の回復のための時間をさらに多くさせることのできるＧＯＡ回路の構造を提供するものであって、プルダウンホールディング回路を共有し、それぞれの部分の作動時間を１／４にし、かつレストタイムを３／４にすることで、プルダウンホールディング回路の部分のキーポイントのＴＦＴの応力（Ｓｔｒｅｓｓ）の作用を軽減させる構造を有する。係るＧＯＡ回路の構造の特徴を説明するために、具体的な実施例を挙げ、図面を参照にして以下に詳述する。
【実施例】
【００２３】
図２は、この発明によるＧＯＡ回路構造のマルチステージ構造の説明図である。
この発明の提供する新規なＧＯＡ回路構造において、２ステージ毎のＧＯＡ回路は、プルダウンホールディング回路のＱポイントおよびプルアップ制御回路のＱポイントを共有する。２ステージ毎のＧＯＡ回路が２ステージ分のゲート（Ｇａｔｅ）波形を出力し、ここでは双生ＧＯＡユニット（Ｔｗｉｎｅｄ−ＧＯＡ）と称す（図２におけるＴ１００の部分）。
【００２４】
それぞれのＴｗｉｎｅｄ−ＧＯＡは、ＣＫ１／ＣＫ２／ＣＫ３／ＣＫ４／ＶＳＳ／ＳＴＶ信号を受信して回路の駆動を実行し、主に２組のゲート波形を出力する。Ｔｗｉｎｅｄ−ＧＯＡにおける４セットのプルダウンホールディング回路は交互に作用する。このため、個々において作動時間は１／４タイムだけである。その他３／４タイムを利用してストレスを回復する。係る方式によって応力（Ｓｔｒｅｓｓ）の作用を大幅に低減させて、ＧＯＡ回路の寿命を延長させることができる。
【００２５】
図３は、この発明によるＧＯＡ回路の構造の第１の実施の形態を示した説明図である。双生ＧＯＡユニットは、主に次の幾つかの部分を含む。
即ち、プルアップ制御回路１００と１００'、プルアップ回路２００、２００'と、トランスファー回路３００、３００'と、プルダウン回路４００、４００'と、第１プルダウンホールディング回路５００、第２プルダウンホールディング回路６００、第３プルダウンホールディング回路５００'、第４プルダウンホールディング回路６００'、ブートストラップコンデンサ７００と７００'（Ｃ  ｂｏａｓｔ）と、を有する。
第１プルダウンホールディング回路５００と、第２プルダウンホールディング回路６００と、第３プルダウンホールディング回路５００'と、第４プルダウンホールディング回路６００'と、によって４セットのプルダウンホールディング回路を構成して交互に作動させる。このためストレスの回復を進行させるためのさらに多くの時間を有することができる。
【００２６】
第１プルダウンホールディング回路５００におけるＴ５１ゲート端はＣＫ２に接続する。ドレイン端はＣＫ１に接続する。ソース端はＰ（２Ｎ−１）に接続する。第２プルダウンホールディング回路６００におけるＴ６１ゲート端はＣＫ４に接続する。ドレイン端はＣＫ３に接続する。ソース端はＫ（２Ｎ−１）に接続する。
【００２７】
第３プルダウンホールディング回路５００'におけるＴ５１'ゲート端はＣＫ３に接続する。ドレイン端はＣＫ２に接続する。ソース端はＰ（２Ｎ）に接続する。第４プルダウンホールディング回路６００におけるＴ６１'ゲート端はＣＫ１に接続する。ドレイン端はＣＫ４に接続する。ソース端はＫ（２Ｎ）に接続する。このように、ＣＫ信号の間のタイムシーケンスにおいて重畳する部分は、プルダウンホールディング回路５００、５００'、６００、６００'の４つの独立した制御信号Ｐ（２Ｎ−１）、Ｋ（２Ｎ−１）、Ｐ（２Ｎ）、Ｋ（２Ｎ）を生成する。
【００２８】
また、Ｔ５２、Ｔ５２'、Ｔ６２、Ｔ６２'のゲート端はＱ（２Ｎ−１）に接続し、Ｔ５４、Ｔ５４'、Ｔ６４、Ｔ６４'のゲート端はＱ（２Ｎ）に接続する。これは主に、ゲート信号を出力する場合に双生ＧＯＡユニット（Ｔｗｉｎｅｄ−ＧＯＡ）のプルダウンホールディング回路をオフにするためである。
【００２９】
図４は、図３に開示する回路構造の入力信号とキーポイントノードの波形を示した説明図である。図面に開示するように、Ｔｗｉｎｅｄ−ＧＯＡ回路のＰ（２Ｎ−１）、Ｋ（（２Ｎ−１）、Ｐ（２Ｎ）、Ｋ（２Ｎ）の作動時間は１／４である。応力の回復時間は３／４である。しかも、図３に開示するＴｗｉｎｅｄ−ＧＯＡ回路のＱ（２Ｎ−１）とＱ（２Ｎ）、Ｇ（２Ｎ−１）とＧ（２Ｎ）は独立している。よって、実際にはＰ（２Ｎ−１）とＫ（２Ｎ−１）のみがＱ（２Ｎ−１）とＧ（２Ｎ−１）とを維持（Ｈｏｌｄｉｎｇ）し、Ｐ（２Ｎ）とＫ（２Ｎ）のみがＱ（２Ｎ）とＧ（２Ｎ）とを維持する。即ち、それぞれのステージのＴｗｉｎｅｄ−ＧＯＡ回路のそれぞれのサブ回路は半分の時間のみ維持する。このためＱポイントにとってはリスクが高くなる。よってある程度の変更を必要とする。
【００３０】
図５は、この発明によるＧＯＡ回路構造の第２の実施の形態を示した説明図である。図３と合わせ参照にすると明らかなように、図５に開示する構造は図３に開示する構造のＱ（２Ｎ−１）とＱ（２Ｎ）に対して変更を加えた。即ち、両ステージのＱポイントの共有である（Ｑ  Ｓｈａｒｉｎｇ、ＱＳポイントと略称する）。よって、４セットのプルダウンホールディング回路のＱポイントに対する継続した作用を実現する。したがって、プルダウンホールディング回路の応力の作用を低減させるとともに、図３に開示する回路構造のＱポイントのリスクの問題を解決することができる。
【００３１】
基本的な構造は、共有する一つのプルアップ制御回路１００'と、共有する一つのトランスファー回路３００'と、２つのプルアップ回路２００及び２００'と、２つのプルダウン回路４００及び４００'と、二つのブートストラップコンデンサ（Ｃ  ｂｏａｓｔ）と、４つの共有するプルダウンホールディング回路と、を含み、係る構造は簡易で実用的であり、応力の作用が弱く、Ｑポイントのリスクが低い。
【００３２】
Ｔ５２、Ｔ６２、Ｔ５２'、Ｔ６２'のゲート端はＱＳポイントに接続し、ドレイン端は、それぞれＰ（２Ｎ−１）、Ｋ（２Ｎ−１）、Ｐ（２Ｎ）、Ｋ（２Ｎ）に接続する。ソース端は、いずれも直流定電圧ＶＳＳに接続し、主にＱＳが高電位時にプルダウンホールディング回路をオフにする。Ｔ４１'は、主にＱＳポイントの電荷を放出する。Ｔ３１はＧ（２Ｎ−１）をプルダウンする。ＱＳがオンの場合Ｔ２１はＧ（２Ｎ−１）の放出をサポートする。このためＴ３１のサイズは小さ目になる。Ｔ３１'はＧ（２Ｎ）をプルダウンし、Ｔ２２'は双生ＧＯＡユニット回路のトランスファー信号とする。
【００３３】
図６は図５に開示する回路構造の制御信号と各ノード信号の説明図である。図面に開示するように、ＱＳ（Ｎ）ポイントの変化は比較的複雑であって、複数回のブーストを実現することができる。ＳＴＶ信号は回路の起動信号であって、走査を開始する場合にのみオンとなる。後方の直線状の箇所は低電位である。ＣＫ信号のデューティー比（Ｄｕｔｙ  Ｒａｔｉｏ）は５０％である。
クローク信号の重畳する部分を利用して、プルダウンホールディング回路の４つの独立した制御信号Ｐ（２Ｎ―１）、Ｋ（２Ｎ―１）、Ｐ（２Ｎ）、Ｋ（２Ｎ）を生成する。
後方のステージの双生ＧＯＡユニットのトランスファー信号は偶数ステージのＧＯＡサブ回路のみに接続する。よってタイムシーケンス上ＣＫ２とＣＫ４とがちょうど同様になる。係る方式は主にＱポイントを共有する場合に発生する充電ミスを避けることができる。
【００３４】
ＱＳ（Ｎ）ポイントには、３回ブーストする機会が発生する。第１回目は転送信号がプルアップ制御回路に入力するＴ１１'であって、２回目はＣＫ１、又はＣＫ３の信号がＧ２（２Ｎ−１）に入力することによって、３回目はＣＫ２、又はＣＫ４の信号がＧ（２Ｎ）に入力することによって発生する。係る機会は図面に開示するＱＳ（Ｎ）ポイントの電位の変化を発生させる。
【００３５】
図７は、図５に開示する回路構造の他の信号受信方法を示した説明図である。４セットのプルダウンホールディング回路は、それぞれ４セットの低周波数、又は超低周波数信号（ＬＣ）が入力して、図面に開示するＰ（２Ｎ―１）、Ｋ（２Ｎ―１）、Ｐ（２Ｎ）、Ｋ（２Ｎ）信号を生成する。しかもＬＣＬ（低周波数信号低電位）には直流定電圧ＶＳＳよりも低く設定することができる。このため、３／４のレストタイムで一つの負圧回復作用を進行させることができる。係る方式は応力の作用の軽減に有利であり、パワー消費を低減させることができる。但し、レイアウトの配線上の難度を高める可能性がある。
【００３６】
この発明はクローク信号の転移と、ＧＯＡプルダウン回路の共有と、Ｑポイントの共有によって、それぞれのプルダウンホールディング回路の作動時間の半減を実現し、さらに多くの時間で応力回復を進行させ、主要なプルダウンＴＦＴの応力作用を低減させる。４セットの低周波数信号を採用することでパワーを低減させ、しかも低周波数信号のマイナス電位を制御することによってプルダウンホールディング回路の主要なプルダウンＴＦＴの応力の作用を、さらに好ましく回復することができる。
【００３７】
図８は、図７に開示する４セットのプルダウンホールディング回路のＬＣ信号のタイムシーケンス及び信号受信方法を示した説明図である。Ｔ５１ゲートはＬＣ２に接続し、ドレイン端はＬＣ１に接続し、ソース端はＰ（２Ｎ−１）に接続する。Ｔ６ゲートはＬＣ４に接続し、ドレイン端はＬＣ３に接続し、ソース端はＫ（２Ｎ−１）に接続する。Ｔ５１'ゲート端はＬＣ３に接続し、ドレイン端はＬＣ２に接続し、ソース端はＰ（２Ｎ）に接続する。Ｔ６１'ゲート端はＬＣ１に接続し、ソース端はＫ（２Ｎ）に接続する。係る方式によりＬＣ信号のタイムシーケンスの重畳する部分を利用して４つの独立したプルダウンホールディング信号Ｐ（２Ｎ−１）、Ｋ（２Ｎ−１）、Ｐ（２Ｎ）、Ｋ（２Ｎ）を生成する。
【００３８】
この発明で採用する高周波信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４は同一の波形を選択して、順に四分の一周期の差のクローク信号としてもよい。低周波信号も同様の選択をすることができる。
【００３９】
以上をまとめると、この発明によるＧＯＡ回路の構造は次に掲げる長所を具える。即ち、２つのステージのＧＯＡ回路のプルダウンホールディング回路を共有することで４セットのプルダウンホールディング回路の作用を発生させて次のステージのＧＯＡ回路に該作用を与えることができる。このため、それぞれの回路は１／４の時間のみを必要とし、他の３／４の時間によって応力回復を進行させる。よって、応力の作用を軽減させることになり、プルダウンホールディング回路の使用寿命を延長することができる。
【００４０】
また、隣り合うステージのＱポイントを共有してＴｗｉｎｅｄ−ＧＯＡの構造を構成することで、回路の簡易化とＱポイントの複数回のブーストを実現することができる。
【００４１】
また、２つのステージのＧＯＡ回路のプルダウンホールディング回路を共有してから入力する制御信号は本来の高周波クローク信号を採用することができ、２つずつ１セットの形式でＴＦＴのゲート端とドレイン端とを接続する。また別途４セットの低周波、もしくは超低周波信号を加えて回路のパワーを低減させるようにしてもよく、低周波信号の低電位によっても、さらにこの末子応力回復の作用が得られる。
【００４２】
以上述べた内容に基づき、またこの発明の提供する技術とその思想に基づき、当業者は相応の変化、変更を行うことができるが、これら変化、変更は、いずれもこの発明の特許請求の範囲に含まれるものとする。
【符号の説明】
【００４３】
１００    プルアップ制御回路
１００'  プルアップ制御回路
２００    プルアップ制御回路
２００'  プルアップ制御回路
３００    トランスファー回路
３００'  トランスファー回路
４００    プルダウン回路
４００'  プルダウン回路
５００    第１プルダウンホールディング回路
５００'  第３プルダウンホールディング回路
６００    第２プルダウンホールディング回路
６００'  第４プルダウンホールディング回路
７００    ブートストラップコンデンサ
７００'  ブートストラップコンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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