(57)【要約】  本発明の実施態様は、第１の表面と、第１の表面の反対にある第２の表面とを有する、モールド層と、１つ又はそれよりも多くの第１の電気部品と、１つ又はそれよりも多くの第２の電気部品とを含み、第１の電気部品の各々は、モールド層の第１の表面に面するように向けられるはんだ付け可能な端子を有し、第２の電気部品の各々は、モールド層の第２の表面に面するように向けられる第２の種類の端子を有する、マルチダイパッケージを含む。
2016533651.tif 000002
【特許請求の範囲】
【請求項１】
モールド層と、
１つ又はそれよりも多くの第１の電気部品と、
１つ又はそれよりも多くの第２の電気部品とを含み、
前記モールド層は、第１の表面と、該第１の表面の反対にある第２の表面とを有し、
前記第１の電気部品の各々は、前記モールド層の前記第１の表面に面するように向けられるはんだ付け可能な端子を有し、
前記第２の電気部品の各々は、前記モールド層の前記第２の表面に面するように向けられる第２の種類の端子を有する、
マルチダイパッケージ。
【請求項２】
前記はんだ付け可能な端子は、スズを基礎とするはんだであり、前記第２の種類の端子は、銅、金、又はアルミニウムである、請求項１に記載のマルチダイパッケージ。
【請求項３】
前記第２の種類の端子の１つ又はそれよりも多くに電気的に連結させられる前記モールド層の前記第２の表面の上に形成される再配線層を更に含む、請求項１に記載のマルチダイパッケージ。
【請求項４】
前記再配線層と前記モールド層の前記第２の表面との間に形成される誘電体層を更に含む、請求項３に記載のマルチダイパッケージ。
【請求項５】
前記再配線層の一部の上に形成されるソルダレジスト層を更に含む、請求項３に記載のマルチダイパッケージ。
【請求項６】
前記モールド層の前記第１の表面と前記モールド層の前記第２の表面との間に形成される１つ又はそれよりも多くの伝導性貫通ビアを更に含む、請求項１に記載のマルチダイパッケージ。
【請求項７】
前記１つ又はそれよりも多くの伝導性貫通ビアは、ビアバーであり、該ビアバーは、
前記モールド層の第１の表面と実質的に同一平面上にある表面を有する第１のランドパッドと、
前記モールド層の第２の表面と実質的に同一平面上にある表面を有する第２のランドパッドと、
前記第１のランドパッドと前記第２のランドパッドとの間に配置されるコア層と、
前記第１及び第２のランドパッドを電気的に連結する前記コア層を通じて形成される１つ又はそれよりも多くのビアとを含む、
請求項６に記載のマルチダイパッケージ。
【請求項８】
はんだボールによって前記伝導性ビアのうちの１つ又はそれよりも多く及び前記第１の電気部品のうちの１つ又はそれよりも多くに電気的及び機械的に連結される第２のパッケージを更に含む、請求項６に記載のマルチダイパッケージ。
【請求項９】
前記パッケージは、１つ又はそれよりも多くのはんだボールによって基板に電気的及び機械的に連結させられ、前記第１の電気部品は、前記第２のパッケージ及び前記伝導性貫通ビアのうちの１つ又はそれよりも多くによって前記基板に電気的に連結させられる、請求項８に記載のマルチダイパッケージ。
【請求項１０】
１つ又はそれよりも多くのはんだ付け可能な端子を１つ又はそれよりも多くの伝導性貫通ビアに電気的に連結する前記モールド層の前記第１の表面の上に形成される第２の再配線層を更に含む、請求項６に記載のマルチダイパッケージ。
【請求項１１】
前記第１の電気部品は、事前実装コンポーネントである、請求項１に記載のマルチダイパッケージ。
【請求項１２】
前記第１の電気部品のうちの１つ又はそれよりも多くは、ウエハレベルチップスケールパッケージである、請求項１１に記載のマルチダイパッケージ。
【請求項１３】
前記１つ又はそれよりも多くの第１の電気部品は、実質的に同じ厚さである、請求項１に記載のマルチダイパッケージ。
【請求項１４】
前記１つ又はそれよりも多くの第１の電気部品のうちの少なくとも１つは、他の第１の電子部品よりも薄い、請求項１に記載のマルチダイパッケージ。
【請求項１５】
開口が前記モールド層の前記第１の表面から形成されて、前記より薄い第１の電気部品の前記はんだ付け可能な端子を露出させる、請求項１４に記載のマルチダイパッケージ。
【請求項１６】
マルチダイパッケージを形成する方法であって、
１つ又はそれよりも多くの第１の電気部品をモールドキャリアの上に取り付けることを含み、前記第１の電気部品は、前記モールドキャリアから離れる方向に面するはんだ付け可能な端子を有し、
１つ又はそれよりも多くの第２の電気部品を前記モールドキャリアの上に取り付けることを含み、前記第２の電気部品は、前記モールドキャリアに面する第２の種類の端子を有し、
１つ又はそれよりも多くのビアバーを前記モールドキャリアの上に取り付けることを含み、
モールド層を前記モールドキャリアの上に形成することを含み、前記モールド層は、前記第１の電気部品の前記はんだ付け可能な端子の上に並びに前記ビアバーの上に形成される第１の表面と、前記モールドキャリアの上に形成される第２の表面とを有し、
前記モールド層から前記モールドキャリアを取り除くことを含み、
前記モールド層の前記第２の表面の上に再配線層を形成することを含み、該再配線層は、前記ビアバーの第１のランドパッド及び前記第２の種類の端子のうちの１つ又はそれよりも多くと接触し、
前記モールド層の前記第１の表面を凹ませて前記ビアバーの第２のランドパッド及び前記はんだ付け可能な端子のうちの１つ又はそれよりも多くを露出させることを含む、
方法。
【請求項１７】
前記モールド層の前記第２の表面の上に誘電体層を形成すること、並びに
前記再配線層を形成するに先立ち、前記誘電体層をパターン化して前記第２の種類の端子及び前記ビアバーの１つ又はそれよりも多くのランドパッドを露出させることを更に含む、
請求項１６に記載の方法。
【請求項１８】
前記再配線層の上に並びに前記ビアバーの１つ又はそれよりも多くのランドパッドの上にはんだボールを形成すること、並びに
該はんだボールをリフローさせることによって基板に前記モールド層を取り付けることを更に含む、
請求項１６に記載の方法。
【請求項１９】
１つ又はそれよりも多くのはんだボールを用いて、前記はんだ付け可能な端子及び前記ビアバーのうちの１つ又はそれよりも多くに第２のパッケージを電気的及び機械的に連結させることを更に含む、請求項１８に記載の方法。
【請求項２０】
前記第２のパッケージを前記はんだ付け可能な端子に電気的及び機械的に連結させる前記はんだボールはリフローさせられて、前記はんだ付け可能な端子と融合する、請求項１９に記載の方法。
【請求項２１】
前記第２のパッケージを通じて並びに前記ビアバーのうちの１つ又はそれよりも多くを通じて、前記第１の電気部品から前記基板への電気経路が形成される、請求項２０に記載の方法。
【請求項２２】
前記第２のパッケージの表面に形成される伝導性トレースを通じて並びに前記ビアバーの１つ又はそれよりも多くを通じて、前記第１の電気部品から前記基板への電気経路が形成される、請求項２０に記載の方法。
【請求項２３】
第１の表面と、該第１の表面と反対の第２の表面とを有する、モールド層と、
１つ又はそれよりも多くの第１の電気部品と、
１つ又はそれよりも多くの第２の電気部品と、
前記モールド層の前記第１の表面と前記モールド層の前記第２の表面との間に形成される１つ又はそれよりも多くの伝導性貫通ビアとを含み、
前記第１の電気部品の各々は、前記モールド層の前記第１の表面に面するように向けられるはんだ付け可能な端子を有し、該はんだ付け可能な端子は、スズを基礎とするはんだであり、
前記第２の電気部品の各々は、前記モールド層の前記第２の表面に面するように向けられる第２の種類の端子を有し、該第２の種類の端子は、銅、金、又はアルミニウムを含む、
マルチダイパッケージ。
【請求項２４】
前記１つ又はそれよりも多くの伝導性貫通ビアは、ビアバーであり、該ビアバーは、
前記モールド層の第１の表面と実質的に同一平面上にある表面を有する第１のランドパッドと、
前記モールド層の第２の表面と実質的に同一平面上にある表面を有する第２のランドパッドと、
前記第１のランドパッドと前記第２のランドパッドとの間に配置されるコア層と、
前記第１及び第２のランドパッドを電気的に連結させる前記コア層を通じて形成される１つ又はそれよりも多くのビアとを含む、
請求項２３に記載のマルチダイパッケージ。
【請求項２５】
はんだボールによって、前記第１の電気部品のうちの１つ又はそれよりも多く及び前記伝導性ビアのうちの１つ又はそれよりも多くに電気的及び機械的に連結させられる第２のパッケージを更に含み、該パッケージは、１つ又はそれよりも多くのはんだボールによって基板に電気的及び機械的に連結させられ、前記第１の電気部品は、前記第２のパッケージ及び前記伝導性貫通ビアのうちの１つ又はそれよりも多くによって前記基板に電気的に連結させられる、請求項２４に記載のマルチダイパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施態様は、一般的には、半導体デバイスに関する。より具体的には、実施態様は、半導体デバイスを実装する方法及び装置に関する。
【背景技術】
【０００２】
モバイル通信デバイス及びウェアラブルデバイスのような携帯製品において用いられる電子部品（電子コンポーネント）のために要求される空間を最小限化するために、マルチダイ・システム・イン・パッケージ（ＳｉＰ）を用い得る。ＳｉＰパッケージでは、異なる機能性を備える多数の能動的な電子部品を単一のパッケージ内に含め得る。例えば、能動的な電子部品は、トランジスタ、ダイオード、又は類似物のような、集積回路を備える１つ又はそれよりも多くの半導体ダイを含み得る。ＳｉＰは、抵抗器、コンデンサ、集積受動デバイス（ＩＰＤ）、又は類似物のような、１つ又はそれよりも多くの受動電子部品も含み得る。ＳｉＰを組み立てる実体(entity)は、ＳｉＰに集積される電気部品（電気コンポーネント）の各々を製造しないことが多い。外部ソースから得られる電子部品は、事前実装されて受け取られるのが典型的である。特定の実装プロセスが用いられるとき、これらの事前実装された部品（コンポーネント）は、ＳｉＰへの集積には適さないかもしれない。
【０００３】
例えば、埋込みウエハレベル・ボール・グリッド・アレイ（ｅ−ＷＬＢ）プロセス又は埋込みパネルレベル・ボール・グリッド・アレイ（ｅ−ＰＬＢ）プロセスを用いてＳｉｐを形成し得る。そのようなパッケージでは、モールド層が複数の能動的な及び受動的な電気部品の周りに形成されて再構築ウエハ又は再構築パネルを形成する。次に、モールド層の上に再配線層を形成して、端子へのインターコネクトが電気部品の縁を越えて広がるのを可能にし得る。ｅ−ＷＬＢ及びｅ−ＰＬＢパッケージにおいて、電子部品は、金、アルミニウム、又は銅端子を利用するのが典型的である。
【０００４】
しかしながら、電気部品が外部ソースから事前実装された状態で受け取られるときには、銅、アルミニウム、又は金端子を備える所望の電気部品を得ることは常に可能でない。むしろ、事前実装される電子部品は、はんだボールのような、はんだ付け可能な端子を含み得る。スズを基礎とする（スズベースの）はんだのような、はんだ付け可能な材料の使用は、ＳｉＰの信頼性を減少させ得る。デバイスの信頼性の減少は、はんだ付け可能な端子での金属間化合物（ＩＭＣ）の形成に起因し得る。例えば、銅再配線層のような再配線層がはんだ付け可能な端子と接触する高温作業中、銅がはんだ内に拡散してＩＭＣを生成する。ＩＭＣの量は、はんだの容量よりも少なく、端子内に空隙を生成し得るし或いは端子を亀裂させ得る。加えて、はんだ材料の容量は元々の容量の低い一桁の百分比の値だけリフロー作業中に増大する。はんだ材料とモールド層との間に優れた接着がない限り、はんだ端子がモールド層内に埋め込まれるとき、この容量の増大はパッケージを亀裂させる。
【図面の簡単な説明】
【０００５】
【図１Ａ】本発明の実施態様に従った、実質的に同じ厚さである事前実装コンポーネントを含むデバイスパッケージを示す断面図である。
【図１Ｂ】本発明の実施態様に従った、同じ厚さでない事前実装コンポーネントを含むデバイスパッケージを示す断面図である。
【図２Ａ】本発明の実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図２Ｂ】本発明の実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図２Ｃ】本発明の実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図２Ｄ】本発明の実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図２Ｅ】本発明の実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図２Ｆ】本発明の実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図２Ｇ】本発明の実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図２Ｈ】本発明の実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図３】本発明の実施態様に従った、ウエハレベルでモールド層内に形成される複数のデバイスパッケージを示す平面図である。
【図４Ａ】本発明の追加的な実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図４Ｂ】本発明の追加的な実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図４Ｃ】本発明の追加的な実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図４Ｄ】本発明の追加的な実施態様に従った、パッケージを形成するために用い得る様々な処理作業を示す断面図である。
【図５】本発明の実施態様に従った、半導体パッケージを利用するコンピュータシステムを概略的に示すブロック図である。
【発明を実施するための形態】
【０００６】
本発明の実施態様は、デバイスパッケージ及びそのようなデバイスパッケージを形成する方法を含む。以下の記載では、本発明の実施態様の周到な理解をもたらすために、特定の材料及び処理手順のような、数多くの特定の詳細を示す。これらの特定の詳細がなくても本発明の実施態様を実施し得ることは当業者に明かであろう。他の場合には、本発明の実施態様を不必要に曖昧にしないよう、半導体ダイの集積回路のような周知の機能を詳細に記載しない。更に、図中に示す様々な実施態様は例示的な提示であり、必ずしも原寸通りに描写されていないことが理解されるべきである。
【０００７】
本発明の実施態様は、ｅ−ＷＬＢ又はｅ−ＰＬＢプロセスを用いて形成されるＳｉＰのような、事前実装される電気部品（電気コンポーネント）の集積を可能にする。上述のはんだ付け可能な端子内のＩＭＣの形成に起因する信頼性の問題は、様々な処理作業中にはんだ付け可能な端子が隔離され且つ保護されるように事前実装コンポーネントを向けることによって克服される。実施態様において、はんだ付け可能な端子はモールド層内に埋め込まれ、モールド層の第１の表面に面するように向けられるのに対し、ＩＭＣ形成の影響を受け易くない端子を備える電気部品は、それらの端子がモールド層の第２の表面に沿って露出させられるように向けられる。第２の表面が再配線層を形成するように処理された後、モールド層の第１の表面を凹ませて、はんだ付け可能な端子を露出させ得る。
【０００８】
図１Ａを参照すると、本発明の実施態様に従ったデバイスパッケージ１００が例示されている。実施態様によれば、デバイスパッケージ１００は、モールド層１４０内に埋め込まれるはんだ付け可能な端子１２２を備える１つ又はそれよりも多くの事前実装コンポーネント１２０を含む、マルチダイパッケージである。事前実装コンポーネント１２０は、端子１２２がモールド層１４０の第１の表面１４１に面するように向けられる。図１Ａに例示する実施態様に示すように、デバイスパッケージ１００は、２つの事前実装コンポーネント１２０を有するが、実施態様はそのような構造に限定されない。例えば、デバイスパッケージ１００は、１つ又はそれよりも多くの事前実装コンポーネント１２０を含み得る。実施態様によれば、事前実装コンポーネント１２０は、能動及び／又は受動電子部品（電子コンポーネント）であり得る。例えば、能動電子部品は、トランジスタ、ダイオード、又は類似物を含む集積回路を備える、半導体ダイであり得る。実施態様において、能動電子部品は、マイクロプロセッサ、チップセットコンポーネント、グラフィックプロセッサ、アナログデバイス、高周波集積回路（ＲＦＩＣ）、又は類似物であり得る。受動電子部品は、抵抗器、コンデンサ、類似物、又はＩＰＤを含み得る。２つ又はそれよりも多くの事前実装コンポーネント１２０を備える実施態様において、各事前実装コンポーネントは、異なる機能を有し得る。例えば、第１の事前実装コンポーネント１２０Ａは、ＲＦＩＣを含み得るし、第２の事前実装コンポーネント１２０Ｂは、アナログデバイスであり得る。追加的な実施態様では、第１の事前実装コンポーネント１２０Ａは、マイクロプロセッサであり得るし、第２の事前実装コンポーネント１２０Ｂは、グラフィックプロセッサであり得る。追加的な実施態様によれば、２つ又はそれよりも多くの事前実装コンポーネント１２０は、実質的に同じ機能を果たし得る。
【０００９】
本発明の実施態様は、金属間化合物の形成の影響を受け易い材料で形成されるはんだ付け可能な端子１２２を有する事前実装コンポーネント１２０を含む。例えば、はんだ付け可能な端子１２２は、スズを基礎とする（スズベースの）はんだ端子であり得る。実施態様によれば、事前実装コンポーネント１２０は、はんだ付け可能な端子を利用する如何なるパッケージの種類であってもよい。一例として、事前実装コンポーネント１２０は、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）であり得る。図１Ａに例示するはんだ付け可能な端子１２２は、はんだボールであるが、他のはんだ付け可能な端子の種類も用い得る。例えば、はんだ付け可能な端子は、Ｃ４(controlled  collapse  chip  connection)バンプ、ランド・グリッド・アレイ（ＬＧＡ）、又は類似物であり得る。
【００１０】
デバイスパッケージ１００は、モールド層１４０内に配置される１つ又はそれよりも多くの電気部品１３０も含み得る。電気部品１３０は、端子１３２が第１の表面１４１と反対側のモールド層１４０の第２の表面１４２に面するように向けられる。よって、はんだ付け可能な端子１２２及び第２の種類の端子１３２は、モールド層１４０の異なる表面に沿って露出させられる。本発明の実施態様は、能動電気部品及び／又は受動電気部品であるコンポーネント１３０を含み得る。図１Ａに例示するように、３つの電気部品１３０があるが、実施態様はそのような構造に限定されない。
【００１１】
実施態様によれば、電気部品１３０は、ＩＭＣ形成の影響を受け易くない第２の種類の端子１３２を有する。例えば、第２の種類の端子１３２は、リフロー温度で溶解しない高融点伝導性材料であり得る。実施態様において、第２の種類の端子１３２は、伝導性材料の１つ又はそれよりも多くの層を含み得る。一例として、第２の種類の端子は、銅、アルミニウム、アルミニウム銅合金、金、銅又は金の合金、又はＩＭＣ形成の影響を受け易くない他の金属及び合金であり得る。本発明の実施態様において、コンポーネント１３０は、実装コンポーネントでない。しかしながら、実装が第２の種類の端子１３２の使用を含むとき、実施態様は、ＱＦＮ(quad-flat  no-leads)パッケージのような、事前実装コンポーネントを含み得る。
【００１２】
実施態様によれば、パッケージ１００は、モールド層１４０を通じて形成される１つ又はそれよりも多くの伝導性ビアを更に含み得る。実施態様において、１つ又はそれよりも多くの伝導性ビアは、銅のような伝導性材料で充填されるレーザ穿孔貫通ビア、ＴＭＶ(through  mold  via)、ビアバー(via  bar)、又はそれらの任意の組み合わせであり得る。ビアバー１１５の使用を含む実施態様が図１Ａに例示されている。１つ又はそれよりも多くのビアバー１１５は、モールド層１４０の第１の表面１４１と第２の表面１４２との間の伝導性経路をもたらす。よって、第１の表面１４１に向かって向けられるはんだ付け可能な端子１２２をモールド層１４０の第２の表面１４２に電気的に連結させ得る。従って、第１の表面１４１に面するはんだ付け可能な端子１２２から並びにモールド層１４０の第２の表面１４２に面する第２の種類の端子１３２から、プリント回路基板（ＰＣＢ）のような基板１４５への電気接続を行い得る。
【００１３】
ビアバー１１５は、コア層１１６を通じて形成される１つ又はそれよりも多くの伝導性ビア１１８を含む事前製造ビアであり得る。コア層１１６は、積層誘電体、エポキシベースの又はエポキシ混成ベースの、シリコン又はセラミック材料であり得る。実施態様では、例えば、シリコン又はガラス充填剤粒子のような、充填剤粒子でコアを充填し得る。追加的な実施態様は、充填剤粒子を含まないコアを含み得る。ビアバー１１５内のビア１１８の各々は、ビアバー１１５の両側に形成されるランドパッド１１７を接続し得る。一例として、ランドパッド１１７は、銅又は任意の他の適切な伝導性材料であり得る。
【００１４】
図１Ａに例示する実施態様によれば、はんだ付け可能なインターコネクト１２２の頂面及び上方ランドパッド１１７の頂面は、モールド層１４０の第１の表面１４１と実質的に同一平面上にある。事前実装コンポーネント１２０及びビアバー１１５が実質的に同じ厚さであるときに、そのような実施態様が可能である。しかしながら、追加的な実施態様はそのような構造に限定されない。
【００１５】
例えば、図１Ｂには、図１Ａに例示するマルチダイパッケージ１００に実質的に類似するマルチダイパッケージ１０１が示されている。第１の事前実装ダイ１２０Ａは第２の事前実装ダイ１２０Ｂの厚さと等しくない厚さを有するので、パッケージ１０１はパッケージ１００と異なる。例えば、図１Ｂにおいて、事前実装ダイ１２０Ａは事前実装ダイ１２０Ｂよりも厚い。よって、本発明の実施態様は、モールド層１４０内に形成される１つ又はそれよりも多くの開口１２４を含み、より薄い事前実装ダイ１２０Ｂのはんだ付け可能なインターコネクト１２２の一部を露出させ得る。マルチダイパッケージを全体的に組み立てることによって事前実装コンポーネント１２０を製造し得ないので、各事前実装コンポーネント１２０の厚さを制御することは可能でないかもしれない。従って、事前実装コンポーネント１２０の選択は、パッケージ厚さの懸念によって制限されないので、開口１２４を含む実施態様は、マルチダイパッケージの設計における柔軟性の増大を可能にする。
【００１６】
戻って図１Ａを参照すると、モールド層１４０の第２の表面１４２の上に再配線層１５１を形成し得る。再配線層１５１は、各端子１３２をインターコネクト１５３に連結させる１つ又はそれよりも多くの伝導性トレースを含み得る。伝導性トレースは、インターコネクト１５３が、インターコネクト１５３を電気的に連結させる電気部品１３０の周を越えて広がるのを可能にする。一例として、再配線層１５１は、銅層のような伝導性層である。ここにおいて用いるとき、再配線層は、単一の金属層、異なる金属層の積重ね、又は合金を含み得る。例えば、再配線層１５１は、障壁層(barrier  layers)、シード層(seed  layers)、異なる金属の積重ね、又は合金等を含み得る。一例として、インターコネクト１５３は、はんだボールであり得る。
【００１７】
例示の実施態様に示されるように、モールド層１４０の第２の表面１４２と再配線層１５１との間に誘電体層１５２を形成し得る。一例として、誘電体層１５２は、例えば、ポリイミド、エポキシ、又はＡＢＦ(Ajinomoto  build-up  film)のような、ポリマ材料であり得る。誘電体層をパターン化して、端子１３２に並びにビアバー１１５の下方ランドパッド１１７に開口をもたらし得る。
【００１８】
追加的な実施態様によれば、モールド層１４０の第２の表面１４２と直接的に接触して再配線層１５１を形成し得るし、誘電体層１５２を省略し得る。実施態様は、再配線層１５１の一部の上に形成されるソルダレジスト層１５４も含み得る。単一の再配線層１５１及び単一の誘電体層１５２が図１Ａに描写される実施態様に例示されているが、実施態様はそのような構造に限定されない。例えば、パッケージ１００は、追加的な実施態様に従って、２つ又はそれよりも多くの再配線層１５１を含み、且つ／或いはゼロ、１つ、又は２以上の誘電体層１５２を含み得る。
【００１９】
図１Ａを再び参照すると、実施態様では、第２のパッケージ１０２をパッケージ１００に連結し得る。実施態様において、第２のパッケージ１０２はパッケージ１００の上に位置付けられる。例示を不必要に曖昧にしないように、第２のパッケージ１０２は図式的にブロックとして例示されている。しかしながら、本発明の実施態様は、例えば、ＷＬＣＳＰ、ｅ−ＷＬＢパッケージ、フリップチップパッケージ、ワイヤボンドパッケージ(wire-bonded  package)、ｅ−ＰＬＢパッケージ、又はパッケージ１００と実質的に類似するＳｉＰパッケージのような、如何なる種類のデバイスパッケージであってもよい、第２のパッケージ１０２を含む。第２のパッケージ１０２は、１つ又はそれよりも多くの能動又は受動コンポーネント（図示せず）を含み得る。実施態様によれば、第２のパッケージ１０２は、プリント回路基板（ＰＣＢ）のような、複数の伝導性トレース１５６を含む基板でもあってもよい。例示のように、１つ又はそれよりも多くのビアバー１１５によって、第２のパッケージ１０２を基板１４５に電気的に連結し得る。一例として、インターコネクト１５５は、はんだボールであり得る。インターコネクト１５５によってパッケージ１０２を事前実装コンポーネント１２０に電気的に連結してもよい。図１Ａは、はんだ付け可能な端子１２２及びインターコネクト１５５を別個のコンポーネントとして例示しているが、リフロー作業中、インターコネクト１５５及びはんだ付け可能な端子１２２は溶解して融合し得ることが理解されるべきである。
【００２０】
実施態様によれば、第２のパッケージ１０２は、事前実装コンポーネント１２０を基板１４５にも電気的に連結し得る。図１Ａに描写される実施態様に例示するように、基板１４５から、ビアバー１１５を通じて、ビアバー１１５を第２のパッケージ１０２に接続するはんだバンプ１５５に、並びに第２のパッケージ１０２から、事前実装コンポーネント１２０のはんだ付け可能な端子１２２に接続されるはんだバンプ１５５を通じて、電気経路１７１を形成し得る。実施態様では、基板１４５から、ビアバー１１５を通じて、はんだバンプ１５５を通じて、第２のパッケージ１０２の表面に形成される伝導性トレース１５６に、並びに第２のはんだバンプ１５５を通じて、事前実装コンポーネント１２０のはんだ付け可能な端子１２２に、電気経路１７２を作製し得る。電気経路１７１及び／又は１７２が第２のパッケージ１０２を通じて（或いはその表面上で）経路制御されるように電気経路１７１及び／又は１７２を構成することは、モールド層１４０の第１の表面１４１の上の再配線層の形成を必要とせずに、はんだ付け可能な端子１２２が基板１４５及びパッケージ１００の他のコンポーネント１３０に電気的に連結されるのを可能にする。従って、はんだ付け可能な端子１２２は、はんだ付け可能な端子１２２内に拡散してＩＭＣを形成し得る銅のような追加的な材料に晒されない。
【００２１】
本発明の追加的な実施態様は、パッケージ１００と基板１４５との間に形成される１つ又はそれよりも多くのダイ１６２も含み得る。一例として、１つ又はそれよりも多くのはんだバンプ１５３によってダイをコンポーネント１３０に電気的に連結させ得る。ダイは、例えば、メモリチップ、マイクロプロセッサ、又は類似物のような、如何なる半導体ダイであってもよいが、ＩＰＤのような受動デバイスであってもよい。追加的な実施態様は、モールド層１４０の第２の表面１４２と基板１４５との間に形成される追加的なダイ１６２を含まないパッケージ１００を含む。例示のように、実施態様は、はんだバンプ１５７によって第２のパッケージ１０２の底面に電気的に連結される追加的なダイ１６１も含み得る。追加的な実施態様は、第２のパッケージ１０２とモールド層１４０の第１の表面１４１との間に形成されるダイ１６１を含まないパッケージ１００を含む。
【００２２】
図２Ａ−２Ｈを今や参照すると、マルチダイパッケージを形成する方法を例示している。図２Ａでは、複数の電気部品がモールドキャリア２１０に取り付けられている。実施態様では、ピックアンドプレース工具(pick  and  place  tool)又はチップシュータ(chip  shooter)を用いてコンポーネント２２０をモールドキャリア２１０に取り付け得る。一例として、モールドキャリア２１０は、コンポーネントをモールドキャリア２１０に安全に配置する（固定する）接着層（図示せず）を含み得る。
【００２３】
実施態様において、電気部品の１つ又はそれよりも多くは、はんだ付け可能な端子２２２を有する事前実装コンポーネント２２０である。例えば、図２Ａでは、２つの別個の事前実装コンポーネントがモールドキャリア２１０に取り付けられている。例示のように、事前実装コンポーネント２２０は、事前実装コンポーネント２２０の背面がモールドキャリア２１０によって支持され且つはんだ付け可能な端子２２２がモールドキャリア２１０から離れる方向に面するように、モールドキャリア２１０に取り付けられる。事前実装コンポーネント２２０及びはんだ付け可能な端子は図１Ａに関して上述したものと実質的に類似し、よって、これらのコンポーネントの詳細な記載をここでは反復しないことが理解されるべきである。
【００２４】
モールドキャリア２１０に取り付けられる電気部品の１つ又はそれよりも多くも、図１Ａに関して記載したコンポーネント１３０と実質的に類似するコンポーネント２３０であり得る。例示のように、コンポーネント２３０は、第２の種類の端子２３２がモールドキャリア２１０によって支持され且つコンポーネント２３０の背面がモールドキャリア２１０から離れる方向に面するように、モールドキャリア２１０に取り付けられる。従って、事前実装コンポーネント２２０のはんだ付け可能な端子２２２は、それらが第２の種類の端子２３２が面するように向けられる方向とは反対の方向に面するように向けられる。
【００２５】
追加的な実施態様は、１つ又はそれよりも多くのビアバー２１５をモールドキャリア２１０に取り付けることも含み得る。一例として、ビアバー２１５は、ビア２１８の両側にランドパッド２１７を含む事前製造ビアであり得る。ビアバー２１５は、ランドパッド２１７の間でＺ方向に延びる複数のビア２１８を含み得る。一例として、ビアバー２１５は、セラミック、ポリマ、シリコン、又は積層コア２１６を含み得る。
【００２６】
実施態様によれば、各々の事前実装コンポーネント２２０の厚さは実質的に均一である。よって、はんだ付け可能なインターコネクト２２２は、それぞれ、Ｚ方向において実質的に同じレベルに位置付けられる。更に、頂部ランドパッド２１７がはんだ付け可能なインターコネクト２２２とほぼ同じ高さに配置されるようにビアバー２１５の厚さを選択し得る。はんだ付け可能なインターコネクト２２２及びランドパッド２１７の各々をＺ方向において実質的に同じ平面に沿って形成させることは、モールド層２４０の第１の側面２４１が以下に記載する後続の処理において凹まされるときに、インターコネクト２２２及びランドパッド２１７の各々が露出させられることを可能にする。
【００２７】
事前実装コンポーネント２２０を外部供給業者から受け取り得るので、各々が同じ厚さを有する実装コンポーネント２２０を入手するのは可能でないかもしれない。そのような状況において、本発明の実施態様は、ダイがモールドキャリア２１０に取り付けられるに先立ち事前実装コンポーネント２２０の厚さを標準化する任意的な背面研磨プロセスを含み得る。しかしながら、本発明の実施態様は非均一な厚さを有する事前実装コンポーネント２２０も用い得ることが理解されるべきである。
【００２８】
図２Ｂを今や参照すると、モールド層２４０がモールドキャリア２１０及びコンポーネントの上に形成される。一例として、モールド層２４０は、重合材料又はエポキシであり得る。実施態様では、モールド層２４０を、例えば、シリコン、ガラス、又は類似物で作製される、充填剤粒子で充填し得る。実施態様において、モールド層２４０は、圧縮成形プロセスによって形成される。モールド層２４０は、モールド層２４０の第１の表面２４１がはんだ付け可能な端子２２２及びビアバー２１５の上方ランドパッド２１７の上に形成されることを保証する厚さを有する。はんだ付け可能な端子２２２をモールド層２４０内に埋め込むことは、後続の処理作業中に、はんだ付け可能な端子２２２が隔離され且つ保護されることを可能にする。よって、はんだ付け可能な端子２２２は、後続の処理作業中にＩＭＣ形成の影響を受け易くない。実施態様において、第２の種類のインターコネクト２３２の表面は、モールド層２４０の第２の表面２４２と実質的に同一平面上にある。例示の実施態様において、モールド層２４０の第２の表面２４２は、モールドキャリア２１０と接触する。しかしながら、接着層がモールドキャリア２１０の上に形成されるとき、インターコネクト２３２は、接着層の表面と実質的に同一平面上にあり且つ接触する。
【００２９】
実施態様によれば、パッケージは、図２Ｃに示すように、逆さまに反転させられる。例示のように、第１の表面２４１は今や下向きに面し、第２の表面２４２は上向きに面し得る。加えて、モールドキャリア２１０を取り除き得る。接着層を含む実施態様では、接着層も取り除き得る。実施態様において、モールドキャリア２１０が取り除かれた後、第２の種類のインターコネクト２３２の表面２３３は露出させられる。
【００３０】
図２Ｃにおけるモールド層２４０の断面は、モールド層２４０の一部の眺めをもたらす。しかしながら、単一のモールド層から１つ又はそれよりも多くのマルチダイパッケージを形成し得ることが理解されるべきである。例えば、図３は、ウエハレベルで形成されるモールド層３４０の概略的な平面図である。モールド層３４０内に複数のマルチダイパッケージ３００を形成し得る。実施態様では、各々の破線ボックスによって取り囲まれたモールド層３４０の領域内にマルチダイパッケージ３００を埋め込み得る。図３はウエハレベルで形成される複数のパッケージの形成を描写しているが、様々な実施態様に従って、パネルサイズのモールド層又は任意の所望の大きさのモールド層上で実質的に類似の処理作業を実施し得ることが理解されるべきである。ウエハ（又はパネル）レベルでのマルチダイパッケージの形成に続き、各々の個々のマルチダイパッケージをウエハ（又はパネル）から単体化（ダイシング）し得る。例えば、鋸又はレーザで単体化を行い得る。
【００３１】
図２Ｄにおける処理フローに戻ると、モールド層２４０の第２の表面２４２の上に誘電体層２５２を形成し得る。一例として、誘電体層２５２は、例えば、ポリイミド、ポリベンゾキサゾール（ＰＢＯ）、ＡＢＦ、又はエポキシを基礎とする（エポキシベースの）材料のような、窒化物ポリマ材料であり得る。実施態様では、例えば、スピンコーティング又はラミネーション（積層）のような、堆積プロセスで誘電体層２５２を堆積させ得る。誘電体層２５２をパターン化してビアバー２１５のランドパッド２１７への並びに端子２３２への開口をもたらし得る。実施態様では、フォトリソグラフィ（例えば、マスクアライナ(mask  aligner)若しくはステッパ(stepper)）又はレーザ（例えば、レーザダイレクトイメージング（ＬＤＩ）若しくはレーザ除去）を介してパターニングを行い得る。
【００３２】
実施態様によれば、誘電体層２５２の上に再配線層２５１を形成して、誘電体層２５２を第２の種類の端子２３２のうちの１つ又はそれよりも多くに電気的に連結させ得る。実施態様において、再配線層１５１は如何なる伝導性層であってもよい。再配線層２５１は、単一の金属層、異なる金属層の積重ね、又は合金を含み得る。例えば、再配線層１５１は、シード層、障壁層、異なる金属の積重ね、又は合金等を含み得る。実施態様では、電気めっき、無電解めっき、スパッタリング、印刷、ジェッティング、又はそれらの任意の組み合わせのような、当該技術分野において既知のプロセスを用いて、再配線層２５１を形成し得る。
【００３３】
実施態様によれば、再配線層２５１及び誘電体層２５２の一部の上にソルダレジスト層２５４を形成し得る。ソルダレジスト層２５４をポリマ層で構成し得る。単一の再配線層２５１及び単一の誘電体層２５２が図２Ｄにおいて例示されているが、本発明の実施態様はそのような構造に限定されない。例えば、追加的な実施態様に従って、２つ又はそれよりも多くの再配線層２５１及び／又は２つ又はそれよりも多くの誘電体層２５２を形成し得る。更に他の実施態様では、再配線層２５１をモールド層２４０の第２の表面２４２の上直接的に形成し、誘電体層２５２を省略し得る。
【００３４】
再配線層２５１の形成中、はんだ付け可能なインターコネクト２２２は、モールド層２４０内で隔離される。従って、はんだ付け可能なインターコネクト２２２は、再配線層２５１と接触しない。これは、再配線層２５１の形成中に又は再配線層２５１の形成に続く処理作業中に、はんだ付け可能なインターコネクト２２２が再配線層と接触するならば起こり得る、はんだ付け可能なインターコネクト２２２中のＩＭＣの形成を防止する。
【００３５】
図２Ｅを今や参照すると、実施態様では、モールド層２４０の第１の表面２４１が上向きに面し且つモールド層２４０の第２の表面２４２が下向きに面するように、モールド層２４０を再び反転させ得る。その場合には、モールド層２４０の第１の表面２４１は凹まされて、事前実装ダイ２２０のはんだ付け可能なインターコネクト２２２を露出させ、ビアバー２１５のランドパッド２１７の表面を露出させ得る。一例として、研磨又はフライカットプロセスを用いて第１の表面を凹ませ得る。実施態様では、モールド層２４０の第１の表面２４１が凹まされるとき、はんだ付け可能なインターコネクト２２２及び／又はランドパッド２１７の一部を取り除き得る。
【００３６】
追加的な実施態様によれば、リセッシング(凹み形成)(recessing)及びレーザアブレーションプロセスの組み合わせを用いて、はんだ付け可能なインターコネクト２２２を露出させ得る。事前実装コンポーネント２２０が同じ厚さを有さないとき、そのような実施態様は有益であり得る。例えば、戻って図１Ｂを参照すると、第１の事前実装コンポーネント１２０Ａは、第２の事前実装コンポーネント１２０Ｂの厚さよりも大きい厚さを有し得る。よって、第１の事前実装コンポーネント１２０Ａの上のはんだ付け可能なインターコネクトの一部を露出させるために、モールド層１４０の第１の表面１４１を凹ませ得る。然る後、第２の事前実装ダイ１２０Ｂのはんだ付け可能なインターコネクト２２２の一部を露出させる開口１２４を形成するために、レーザアブレーションプロセスを利用し得る。開口１２４をもたらすレーザアブレーションプロセスに続き、異なる厚さを備える事前実装コンポーネントを備えるパッケージを形成するために用いられる処理は、図２Ｆ−２Ｈにおいて例示する処理作業と実質的に類似し得る。従って、ここではそれを反復しない。
【００３７】
図２Ｆを参照すると、実施態様では、誘電体層２５２を、モールド層２４０の第１の表面２４１の上に並びにビアバー２１５のランドパッド２１７及び露出させられたはんだ付け可能なインターコネクト２２２の上に形成し得る。第１の表面２４１の上に形成される誘電体層２５２は、第２の表面２４２の上に形成される誘電体層２５２と実質的に類似し得る。例えば、誘電体層２５２は、ポリマ材料であり得る。実施態様は、例えば、スピンコーティング又はラミネーション（積層）のような堆積プロセスを用いて、誘電体層２５２を形成することを含む。実施態様によれば、次に、誘電体層２５２をパターン化させて、はんだ付け可能なインターコネクト２２２及びランドパッド２１７を露出させ得る。実施態様によれば、第１の表面２４１の上に形成される誘電体層２５２を任意的に省略し得る。代替的な実施態様は、第１の表面２４１の上に形成される誘電体層２５２の上に再配線層を形成することも含む。そのような再配線層を備える実施態様を図４Ａ−４Ｄに関して以下により詳細に記載する。再配線層が第１の表面２４１の上に形成されるときには、誘電体層２５２及び再配線層の一部の上にソルダレジスト層を任意的に形成し得る。
【００３８】
然る後、図２Ｇに例示するように、モールド層２４０の第２の表面２４２の上の再配線層２５１の露出させられた部分の上にはんだボール２５３を形成し得る。実施態様によれば、はんだボール２５３は全て同じ大きさでなくてもよい。より小さなはんだボール２５３の存在は、追加的なダイ２６２がモールド層２４０の下でパッケージに連結させられるのを可能にする。実施態様によれば、追加的なダイ２６２は、例えば、マイクロプロセッサ、メモリデバイス、チップセット、アナログデバイス、ＲＦＩＣ、若しくは類似物、又はそれらの任意の組み合わせのような、追加的な能動コンポーネントであり得る。図２Ｆに例示するパッケージは追加的なダイ２６２を含むが、実施態様は追加的なダイ２６２を備えないパッケージも含み得る。
【００３９】
実施態様によれば、図２Ｈに例示するように、第２のパッケージ２０２をモールド層２４０の第１の側面２４１に取り付け得るし、ＰＣＢのような基板２４５をはんだバンプ２５３に取り付け得る。例示を不必要に曖昧にしないように、第２のパッケージ２０２を図式的にブロックとして例示している。しかしながら、本発明の実施態様は、例えば、ＷＬＣＳＰ、ｅ−ＷＬＢパッケージ、ｅ−ＰＬＢパッケージ、又はＳｉＰパッケージのような、如何なる種類のデバイスパッケージであってもよい第２のパッケージ２０２０を含む。第２のパッケージ２０２は、１つ又はそれよりも多くの能動又は受動コンポーネント（図示せず）を含み得る。実施態様によれば、第２のパッケージ２０２は、プリント回路基板（ＰＣＢ）のような、複数の伝導性トレース２５６を含む基板であってもよい。実施態様では、はんだインターコネクト２５７によって半導体ダイ２６１を第２のパッケージに連結させ得る。
【００４０】
実施態様によれば、第２のパッケージ２０２は、１つ又はそれよりも多くのはんだバンプ２５５によって、マルチダイパッケージに機械的及び電気的に連結させられる。第２のパッケージ２０２は、その底面に形成されるはんだボールを有し得る。一例として、はんだボール２５５は、ボールドロッププロセス(ball  drop  process)を用いて取り付けられる事前製造はんだボールであり得る。第２のパッケージ２０２が整列させられ且つパッケージと接触して配置された後、はんだボール２５５をリフローさせ得る。実施態様において、リフローさせられるはんだボール２５５は、事前実装ダイ２２０のはんだ付け可能なインターコネクト２２２と融合する。
【００４１】
はんだボール２５５は、第２のパッケージ２０２をビアバー２１５のランドパッド２１７にも連結させ得る。実施態様において、１つ又はそれよりも多くの伝導性トレース２５６は、ランドパッド２１７の上に形成されるリフローさせられたはんだボール２５５を、事前実装ダイ２２０のはんだ付け可能なインターコネクト２２２の上に形成されるリフローさせられたはんだボール２５５に電気的に連結させる。従って、基板２４５から、ビアバー２１５を通じて、ビアバー２１５を第２のパッケージ２０２に接続するはんだバンプ２５５までの、並びに第２のパッケージ２０２から事前実装コンポーネント２２０のはんだ付け可能なインターコネクト２２２に接続されるはんだバンプ２５５を通じる、電気経路を作製し得る。加えて、基板２４５から、ビアバー２１５を通じて、はんだバンプ２５５を通じて、第２のパッケージ２０２の表面に形成される伝導性トレース２５６までの、並びに第２のはだバンプ２５５を通じて事前実装コンポーネント２２０のはんだ付け可能なインターコネクト２２２までの、電気経路を作製し得る。
【００４２】
図４Ａに例示する追加的な実施態様によれば、モールド層２４０の第２の表面４４２から事前実装コンポーネント４２０までの追加的な電気経路をもたらすために、パッケージの第１の表面２４１の上に再配線層４８１を形成し得る。そのような実施態様において、再配線層４８１は、第２のパッケージ４０２がモールド層４４０の第１の表面４４１の上に取り付けられないときでさえも、事前実装コンポーネント４２０への電気経路が作製されることを可能にする。そのような実施態様を形成するプロセスは、図２Ａ−２Ｅに関して上述した処理作業と実質的に同じ処理作業に従う。従って、ここでは反復しない。図４Ａは、図２Ａ−２Ｅのために示した処理に続く次の処理作業である。
【００４３】
図４Ａを再び参照すると、再配線層４８１がモールド層４４０の第１の表面４４１の上に形成されている。実施態様において、再配線層４８１は伝導性材料である。一例として、再配線層４８１は単一層又は金属層の積重ねであり得る。１つの実施態様では、銅インターコネクト層を堆積させる前に、ニッケル金属又はニッケル−タングステン−ニッケル層の積重ねのような厚い障壁層をはんだ付け可能な端子４２２の上に形成し得る。従って、障壁層ははんだ付け可能な端子内への銅の拡散を制限し或いは防止するので、はんだ付け可能な端子４２２におけるＩＭＣ形成の問題が回避される。一例として、再配線層４８１は、有機表面防止剤（ＯＳＰ）又は貴金属仕上げを含み得る。本発明の実施態様は、化学蒸着法（ＣＶＤ）、物理蒸着法（ＰＶＤ）、電気めっき、無電解めっき、又は類似方法のような、薄膜堆積プロセスを用いて、再配線層４８１を形成することを含む。追加的な実施態様では、再配線層４８１を形成するに先立ち、誘電体層（図示せず）をモールド層４４０の第１の表面４４１の上に任意的に形成し得る。実施態様は、再配線層４８１及び誘電体層の一部の上にソルダレジスト層（図示せず）を形成することも含み得る。再配線層４８１を含めることは、モールド層４４０の第２の表面４４２からビアバー４１５を通じる、並びにビアバー４１５から再配線層４８１を経由して直接的にはんだ付け可能なインターコネクト４２２までの、電気接続を行うことを可能にする。よって、モールド層４４０の第１の表面４４１の上に形成される第２のパッケージ４０２を必要とせずに、事前実装コンポーネント４２０への接続を行い得る。
【００４４】
実施態様では、図４Ｂに示すように、はんだボール４５３をモールド層４４０の第２の表面４４２の上の再配線層４５１の露出させられた部分の上に形成し得る。実施態様によれば、はんだボール４５３は全て同じ大きさでなくてもよい。より小さなはんだボール４５３の存在は、追加的なダイ４６２がモールド層４４０の下でパッケージに機械的及び電気的に連結させられるのを可能にする。実施態様によれば、追加的なダイ４６２は、例えば、マイクロプロセッサ、メモリデバイス、チップセット、若しくは類似物、又はそれらの組み合わせのような、追加的な能動コンポーネントであり得る。図４Ｂに例示するパッケージは追加的なダイ４６２を含むが、実施態様は追加的なダイ４６２を備えないパッケージも含み得る。
【００４５】
然る後、図４Ｃにおいて、第２のパッケージ４０２は、モールド層４４０の第１の表面４４１の上に取り付けられ、ＰＣＢのような基板４４５は、はんだボール４５５に取り付けられ得る。例示のように、第２のパッケージ４０２は、複数のはんだボール４５５を含み得る。はんだボール４５５をリフローさせて、第２のパッケージ４０２を再配線層４８１に電気的及び機械的に連結させ得る。実施態様では、はんだボール４５５によって半導体ダイ４６１を第２のパッケージに連結させ得る。実施態様によれば、第２のパッケージ４０２及び半導体ダイ４６１は、図２Ｈに関して上述した第２のパッケージ２０２及び半導体ダイ２６１と実質的に類似し得る。従って、ここでは詳細な記載を反復しない。
【００４６】
図４Ｄに例示する追加的な実施態様によれば、第２のパッケージ４０２は、はんだボール４５５の代わりにランド・グリッド・アレイ４５６（ＬＧＡ）を含み得る。そのような実施態様では、熱圧縮ボンディングプロセスを用いて、第２のパッケージ４０２を再配線層４８１に結合させ得る。実施態様では、第２のパッケージ４０２をウエハレベルで（即ち、各パッケージ４００が単体化される前に）或いはユニットレベルで（即ち、各パッケージ４００が単体化された後で）結合させ得る。
【００４７】
図５は、実施態様に従ったコンピューティングデバイス５００を例示している。コンピューティングデバイス５００は、マザーボード５０２を収容する。ボード５０２は、プロセッサ５０４及び少なくとも１つの通信チップ５０６を含む、多数のコンポーネントを含み得るが、それらに限定されない。プロセッサ５０４はボード５０２に物理的及び電気的に連結される。一部の実施態様では、少なくとも１つの通信チップ５０６もボード５０２に物理的及び電気的に連結される。更なる実施態様において、通信チップ５０６はプロセッサ５０４の一部である。
【００４８】
その用途に依存して、コンピューティングデバイス５００は、ボード５０２に物理的及び電気的に連結されてもよいし連結されなくてもよい他のコンポーネントを含み得る。これらの他のコンポーネントは、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号ディスプレイ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、電池、オーディオコーデック、ビデオコーデック、電力増幅器、衛星航法システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、微小電気機械システム（ＭＥＭＳ）、スピーカ、カメラ、（ハードディスクドライブ、コンパクトディスク（ＣＤ）、及びデジタル多用途ディスク（ＤＶＤ）等のような）大容量ストレージデバイスを含むが、それらに限定されない。
【００４９】
通信チップ５０６は、コンピューティングデバイス５００へのデータの出し入れのための無線通信を可能にする。「無線」という用語及びその活用形を用いて、非固体媒体を通じた変調電磁放射の使用を通じてデータを通信し得る回路、デバイス、システム、方法、技法、通信チャンネル等を記述し得る。その用語は、関連デバイスが如何なる線（ワイヤ）をも含まないことを暗示しないが、一部の実施態様では関連デバイスは如何なる線（ワイヤ）をも含まないかもしれない。通信チップ５０６は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＰＤＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの変形、並びに３Ｇ、４Ｇ、５Ｇ、及びそれを超えるものとして指定される任意の他の無線プロトコルを含む、数多くの無線規格又はプロトコルのいずれかを実施し得るが、それらに限定されない。コンピューティングデバイス５００は、複数の通信チップ５０６を含み得る。例えば、第１の通信チップ５０６を、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈのような、より短距離の無線通信に充て、第２の通信チップ５０６を、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ、及びその他のような、より長距離の無線通信に充て得る。
【００５０】
コンピューティングデバイス５００のプロセッサ５０４は、プロセッサ５０４内に実装される集積回路ダイを含む。一部の実施態様において、プロセッサの集積回路ダイは、はんだ付け可能な端子を備える１つ又はそれよりも多くの事前実装コンポーネントと、第２の種類の端子を有する１つ又はそれよりも多くの電気部品とを含む、マルチダイパッケージ内に実装され、はんだ付け可能な端子は、それらがモールド層の第１の表面に面するように向けられ、第２の種類の端子は、実施態様に従って、それらが第１の表面の反対にあるモールド層の第２の表面に面するように向けられる。「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理してその電子データをレジスタ及び／又はメモリ内に格納し得る他の電子データに変換させる、如何なるデバイス又はデバイスの部分をも指し得る。
【００５１】
通信チップ５０６は、通信チップ５０６内に実装される集積回路ダイも含む。他の実施態様によれば、通信チップ５０６の集積回路ダイは、はんだ付け可能な端子を備える１つ又はそれよりも多くの事前実装コンポーネントと、第２の種類の端子を有する１つ又はそれよりも多くの電気部品とを含む、マルチダイパッケージ内に実装され、はんだ付け可能な端子は、それらがモールド層の第１の表面に面するように向けられ、第２の種類の端子は、実施態様に従って、それらが第１の表面の反対にあるモールド層の第２の方面に面するように向けられる。
【００５２】
更なる実施において、コンピューティングデバイス５００内に収容される他のコンポーネントは、マルチダイパッケージ内に実装されるデバイスのような、１つ又はそれよりも多くのデバイスを含む、集積回路ダイを含んでもよく、マルチダイパッケージは、はんだ付け可能な端子を備える１つ又はそれよりも多くの事前実装コンポーネントと、第２の種類の端子を有する１つ又はそれよりも多くの電気部品とを含み、はんだ付け可能な端子は、それらがモールド層の第１の表面に面するように向けられ、第２の種類の端子は、実施態様に従って、それらが第１の表面の反対にあるモールド層の第２の表面に面するように向けられる。
【００５３】
様々な実施において、コンピューティングデバイス５００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートホン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽装置制御ユニット、デジタルカメラ、携帯音楽プレーヤ、又はデジタルビデオレコーダであり得る。更なる実施において、コンピューティングデバイス５００は、データを処理する如何なる電子デバイスであってもよい。
【００５４】
本発明の実施態様は、第１の表面と、第１の表面の反対にある第２の表面とを有する、モールド層と、１つ又はそれよりも多くの第１の電気部品と、１つ又はそれよりも多くの第２の電気部品とを含み、第１の電気部品の各々は、モールド層の第１の表面に面するように向けられるはんだ付け可能な端子を有し、第２の電気部品の各々は、モールド層の第２の表面に面するように向けられる第２の種類の端子を有する、マルチダイパッケージを含む。追加的な実施態様は、マルチダイパッケージを含み、はんだ付け可能な端子は、スズを基礎とするはんだであり、第２の種類の端子は、銅、金、又はアルミニウムである。追加的な実施態様は、第２の種類の端子の１つ又はそれよりも多くに電気的に連結させられるモールド層の第２の表面の上に形成される再配線層を更に含む、マルチダイパッケージを含む。追加的な実施態様は、再配線層とモールド層の第２の表面との間に形成される誘電体層を更に含む、マルチダイパッケージを含む。追加的な実施態様は、再配線層の一部の上に形成されるソルダレジスト層を更に含む、マルチダイパッケージを含む。追加的な実施態様は、モールド層の第１の表面とモールド層の第２の表面との間に形成される１つ又はそれよりも多くの伝導性貫通ビアを更に含む、マルチダイパッケージを含む。追加的な実施態様は、マルチダイパッケージを含み、１つ又はそれよりも多くの伝導性貫通ビアは、ビアバーであり、ビアバーは、モールド層の第１の表面と実質的に同一平面上にある表面を有する第１のランドパッドと、モールド層の第２の表面と実質的に同一平面上にある表面を有する第２のランドパッドと、第１のランドパッドと第２のランドパッドとの間に配置されるコア層と、第１及び第２のランドパッドを電気的に連結するコア層を通じて形成される１つ又はそれよりも多くのビアとを含む。追加的な実施態様は、はんだボールによって伝導性ビアのうちの１つ又はそれよりも多く及び第１の電気部品のうちの１つ又はそれよりも多くに電気的及び機械的に連結される第２のパッケージを更に含む、マルチダイパッケージを含む。追加的な実施態様は、マルチダイパッケージを含み、パッケージは、１つ又はそれよりも多くのはんだボールによって基板に電気的及び機械的に連結させられ、第１の電気部品は、第２のパッケージ及び伝導性貫通ビアのうちの１つ又はそれよりも多くによって基板に電気的に連結させられる。追加的な実施態様は、１つ又はそれよりも多くのはんだ付け可能な端子を１つ又はそれよりも多くの伝導性貫通ビアに電気的に連結するモールド層の第１の表面の上に形成される第２の再配線層を更に含む、マルチダイパッケージを含む。追加的な実施態様は、マルチダイパッケージを含み、第１の電気部品は、事前実装コンポーネントである。追加的な実施態様は、マルチダイパッケージを含み、第１の電気部品のうちの１つ又はそれよりも多くは、ウエハレベルチップスケールパッケージである。追加的な実施態様は、マルチダイパッケージを含み、１つ又はそれよりも多くの第１の電気部品は、実質的に同じ厚さである。追加的な実施態様は、マルチダイパッケージを含み、１つ又はそれよりも多くの第１の電気部品のうちの少なくとも１つは、他の第１の電子部品よりも薄い。追加的な実施態様は、開口がモールド層の第１の表面から形成されて、より薄い第１の電気部品のはんだ付け可能な端子を露出させる、マルチダイパッケージを含む。
【００５５】
本発明の追加的な実施態様は、マルチダイパッケージを形成する方法であって、１つ又はそれよりも多くの第１の電気部品をモールドキャリアの上に取り付けることを含み、第１の電気部品は、モールドキャリアから離れる方向に面するはんだ付け可能な端子を有し、当該方法は、１つ又はそれよりも多くの第２の電気部品をモールドキャリアの上に取り付けることを含み、第２の電気部品は、前記モールドキャリアに面する第２の種類の端子を有し、当該方法は、１つ又はそれよりも多くのビアバーをモールドキャリアの上に取り付けることを含み、当該方法は、モールドキャリアの上にモールド層を形成することを含み、モールド層は、第１の電気部品のはんだ付け可能な端子の上に並びにビアバーの上に形成される第１の表面と、モールドキャリアの上に形成される第２の表面とを有し、当該方法は、モールド層から前記モールドキャリアを取り除くことを含み、当該方法は、モールド層の第２の表面の上に再配線層を形成することを含み、再配線層は、ビアバーの第１のランドパッド及び第２の種類の端子のうちの１つ又はそれよりも多くと接触し、当該方法は、モールド層の第１の表面を凹ませてビアバーの第２のランドパッド及びはんだ付け可能な端子のうちの１つ又はそれよりも多くを露出させることを含む、方法を含む。追加的な実施態様は、モールド層の第２の表面の上に誘電体層を形成すること、並びに、再配線層を形成するに先立ち、誘電体層をパターン化して第２の種類の端子及びビアバーの１つ又はそれよりも多くのランドパッドを露出させることを更に含む、方法を含む。追加的な実施態様は、再配線層の上に並びにビアバーの１つ又はそれよりも多くのランドパッドの上にはんだボールを形成すること、並びに、はんだボールをリフローすることによって基板にモールド層を取り付けることを更に含む、方法を含む。追加的な実施態様は、１つ又はそれよりも多くのはんだボールを用いて、はんだ付け可能な端子及びビアバーのうちの１つ又はそれよりも多くに第２のパッケージを電気的及び機械的に連結させることを更に含む、方法を含む。追加的な実施態様は、方法を含み、第２のパッケージをはんだ付け可能な端子に電気的及び機械的に連結させるはんだボールはリフローさせられて、はんだ付け可能な端子と融合する。追加的な実施態様は、方法を含み、第２のパッケージを通じて並びにビアバーのうちの１つ又はそれよりも多くを通じて、第１の電気部品から基板への電気経路が形成される。追加的な実施態様は、方法を含み、第２のパッケージの表面に形成される伝導性トレースを通じて並びにビアバーの１つ又はそれよりも多くを通じて、第１の電気部品から基板への電気経路が形成される。
【００５６】
追加的な実施態様は、第１の表面と、第１の表面と反対の第２の表面とを有する、モールド層と、１つ又はそれよりも多くの第１の電気部品と、１つ又はそれよりも多くの第２の電気部品と、モールド層の第１の表面とモールド層の第２の表面との間に形成される１つ又はそれよりも多くの伝導性貫通ビアとを含み、第１の電気部品の各々は、モールド層の第１の表面に面するように向けられるはんだ付け可能な端子を有し、はんだ付け可能な端子は、スズを基礎とするはんだであり、第２の電気部品の各々は、モールド層の第２の表面に面するように向けられる第２の種類の端子を有し、第２の種類の端子は、銅、金、又はアルミニウムを含む、マルチダイパッケージを含む。追加的な実施態様は、マルチダイパッケージを含み、１つ又はそれよりも多くの伝導性貫通ビアは、ビアバーであり、ビアバーは、モールド層の第１の表面と実質的に同一平面上にある表面を有する第１のランドパッドと、モールド層の第２の表面と実質的に同一平面上にある表面を有する第２のランドパッドと、第１のランドパッドと第２のランドパッドとの間に配置されるコア層と、第１及び第２のランドパッドを電気的に連結させるコア層を通じて形成される１つ又はそれよりも多くのビアとを含む。追加的な実施態様は、マルチダイパッケージを含み、はんだボールによって、第１の電気部品のうちの１つ又はそれよりも多く及び伝導性ビアのうちの１つ又はそれよりも多くに電気的及び機械的に連結させられる第２のパッケージを更に含み、パッケージは、１つ又はそれよりも多くのはんだボールによって基板に電気的及び機械的に連結させられ、第１の電気部品は、第２のパッケージ及び伝導性貫通ビアのうちの１つ又はそれよりも多くによって基板に電気的に連結させられる。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【国際調査報告】
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