(57)【要約】  基板上に形成されたメモリセルの行及び列を有するメモリデバイスを読み出す方法であって、各メモリセルが、その間にチャネル領域（１８）を持つ離間した第１（１６）及び第２（１４）の領域、チャネル領域の第１の部分上に配設された浮遊ゲート（２２）、チャネル領域の第２の部分上に配設された選択ゲート（２０）、浮遊ゲート上に配設された制御ゲート（２６）、並びに第１の領域上に配設された消去ゲート（２４）を含む、方法。本方法は、読み込み動作中に、小さい正電圧を非選択ソース線（１６）上にかけて、及び／又は小さい負電圧を非選択ワード線（２０）上にかけて、閾値下の漏出を抑制することにより、読み出し性能を向上させることを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体材料の基板上に形成されたメモリセルの行及び列を有するメモリデバイスを読み出す方法であって、
前記メモリセルの各々が、
前記基板中に形成され、前記第１の導電型とは異なる第２の導電型を有する、離間した第１及び第２の領域であって、前記基板のチャネル領域が前記第１及び第２の領域の間に配設される、第１及び第２の領域と、
前記チャネル領域の第１の部分上に配設され、それから絶縁される、浮遊ゲートと、
前記チャネル領域の第２の部分上に配設され、それから絶縁される、選択ゲートと、
前記浮遊ゲート上に配設され、それから絶縁される、制御ゲートと、
前記第１の領域上に配設され、それから絶縁される、消去ゲートと、を備え、
前記メモリデバイスが、
各々前記選択ゲートの行を共に電気的に接続する、複数のワード線と、
各々前記第２の領域の列を共に電気的に接続する、複数のビット線と、
各々前記第１の領域の行を共に電気的に接続する、複数のソース線と、
各々前記制御ゲートの行を共に電気的に接続する、複数の制御ゲート線と、
各々前記消去ゲートの行を共に電気的に接続する、複数の消去ゲート線と、を更に備え、
前記メモリデバイスを読み出す前記方法が、
正電圧を、標的メモリセルと関連付けられる前記ワード線のうちの１つに印加し、ゼロ電圧を、他の全てのワード線に印加することと、
正電圧を、前記標的メモリセルと関連付けられる前記ビット線のうちの１つに印加し、ゼロ電圧を、他の全てのビット線に印加することと、
ゼロ電圧を、前記標的メモリセルと関連付けられる前記ソース線のうちの１つに印加し、正電圧を、他の全てのソース線に印加することと、を含む、方法。
【請求項２】
ゼロ又は正電圧を、前記標的メモリセルと関連付けられる前記制御ゲート線のうちの１つに印加し、ゼロ又は正電圧を、他の全ての制御ゲート線に印加することと、
ゼロ又は正電圧を、前記標的メモリセルと関連付けられる前記消去ゲート線のうちの１つに印加し、ゼロ電圧を、他の全ての制御ゲート線に印加することと、を含む、請求項１に記載の方法。
【請求項３】
前記標的メモリセルと関連付けられる前記ワード線に印加される前記正電圧が、１．２〜３．７ボルトであり、
前記標的メモリセルと関連付けられる前記ビット線に印加される前記正電圧が、０．５〜１．５ボルトであり、
前記他の全てのソース線に印加される前記正電圧が、０．１〜０．５ボルトである、請求項１に記載の方法。
【請求項４】
前記標的メモリセルと関連付けられる前記ワード線に印加される前記正電圧が、実質的に１．２ボルトであり、
前記標的メモリセルと関連付けられる前記ビット線に印加される前記正電圧が、０．６ボルトであり、
前記他の全てのソース線に印加される前記正電圧が、実質的に０．２ボルトである、請求項３に記載の方法。
【請求項５】
実質的な２．５ボルトを、前記制御ゲート線に印加することを更に含む、請求項４に記載の方法。
【請求項６】
ゼロ電圧を、前記消去ゲート線に印加することを更に含む、請求項５に記載の方法。
【請求項７】
第１の導電型を有する半導体材料の基板上に形成されたメモリセルの行及び列を有するメモリデバイスを読み出す方法であって、
前記メモリセルの各々が、
前記基板中に形成され、前記第１の導電型とは異なる第２の導電型を有する、離間した第１及び第２の領域であって、前記基板のチャネル領域が前記第１及び第２の領域の間に配設される、第１及び第２の領域と、
前記チャネル領域の第１の部分上に配設され、それから絶縁される、浮遊ゲートと、
前記チャネル領域の第２の部分上に配設され、それから絶縁される、選択ゲートと、
前記浮遊ゲート上に配設され、それから絶縁される、制御ゲートと、
前記第１の領域上に配設され、それから絶縁される、消去ゲートと、を備え、
前記メモリデバイスが、
各々前記選択ゲートの行を共に電気的に接続する、複数のワード線と、
各々前記第２の領域の列を共に電気的に接続する、複数のビット線と、
各々前記第１の領域の行を共に電気的に接続する、複数のソース線と、
各々前記制御ゲートの行を共に電気的に接続する、複数の制御ゲート線と、
各々前記消去ゲートの行を共に電気的に接続する、複数の消去ゲート線と、を更に備え、
前記メモリデバイスを読み出す前記方法が、
正電圧を、標的メモリセルと関連付けられる前記ワード線のうちの１つに印加し、負電圧を、他の全てのワード線に印加することと、
正電圧を、前記標的メモリセルと関連付けられる前記ビット線のうちの１つに印加し、ゼロ電圧を、他の全てのビット線に印加することと、
ゼロ電圧を、前記ソース線に印加することと、を含む、方法。
【請求項８】
ゼロ又は正電圧を、前記標的メモリセルと関連付けられる前記制御ゲート線のうちの１つに印加し、ゼロ又は正電圧を、他の全ての制御ゲート線に印加することと、
ゼロ又は正電圧を、前記標的メモリセルと関連付けられる前記消去ゲート線のうちの１つに印加し、ゼロ電圧を、他の全ての制御ゲート線に印加することと、を更に含む、請求項７に記載の方法。
【請求項９】
前記標的メモリセルと関連付けられる前記ワード線に印加される前記正電圧が、１．２〜３．７ボルトであり、
前記標的メモリセルと関連付けられる前記ビット線に印加される前記正電圧が、０．５〜１．５ボルトであり、
前記他の全てのワード線に印加される前記負電圧が、−０．１〜−０．５ボルトである、請求項７に記載の方法。
【請求項１０】
前記標的メモリセルと関連付けられる前記ワード線に印加される前記正電圧が、実質的に１．２ボルトであり、
前記標的メモリセルと関連付けられる前記ビット線に印加される前記正電圧が、実質的に０．６ボルトであり、
前記他の全てのワード線に印加される前記負電圧が、実質的に−０．２ボルトである、請求項９に記載の方法。
【請求項１１】
実質的な２．５ボルトを、前記制御ゲート線に印加することを更に含む、請求項１０に記載の方法。
【請求項１２】
ゼロ電圧を、前記消去ゲート線に印加することを更に含む、請求項１１に記載の方法。
【請求項１３】
第１の導電型を有する半導体材料の基板上に形成されたメモリセルの行及び列を有するメモリデバイスを読み出す方法であって、
前記メモリセルの各々が、
前記基板中に形成され、前記第１の導電型とは異なる第２の導電型を有する、離間した第１及び第２の領域であって、前記基板のチャネル領域が前記第１及び第２の領域の間に配設される、第１及び第２の領域と、
前記チャネル領域の第１の部分上に配設され、それから絶縁される、浮遊ゲートと、
前記チャネル領域の第２の部分上に配設され、それから絶縁される、選択ゲートと、
前記浮遊ゲート上に配設され、それから絶縁される、制御ゲートと、
前記第１の領域上に配設され、それから絶縁される、消去ゲートと、を備え、
前記メモリデバイスが、
各々前記選択ゲートの行を共に電気的に接続する、複数のワード線と、
各々前記第２の領域の列を共に電気的に接続する、複数のビット線と、
各々前記第１の領域の行を共に電気的に接続する、複数のソース線と、
各々前記制御ゲートの行を共に電気的に接続する、複数の制御ゲート線と、
各々前記消去ゲートの行を共に電気的に接続する、複数の消去ゲート線と、を更に備え、
前記メモリデバイスを読み出す前記方法が、
正電圧を、標的メモリセルと関連付けられる前記ワード線のうちの１つに印加し、負電圧を、他の全てのワード線に印加することと、
正電圧を、前記標的メモリセルと関連付けられる前記ビット線のうちの１つに印加し、ゼロ電圧を、他の全てのビット線に印加することと、
ゼロ電圧を、前記標的メモリセルと関連付けられる前記ソース線のうちの１つに印加し、正電圧を、他の全てのソース線に印加することと、を含む、方法。
【請求項１４】
ゼロ又は正電圧を、前記標的メモリセルと関連付けられる前記制御ゲート線のうちの１つに印加し、ゼロ又は正電圧を、他の全ての制御ゲート線に印加することと、
ゼロ又は正電圧を、前記標的メモリセルと関連付けられる前記消去ゲート線のうちの１つに印加し、ゼロ電圧を、他の全ての制御ゲート線に印加することと、を更に含む、請求項１３に記載の方法。
【請求項１５】
前記標的メモリセルと関連付けられる前記ワード線に印加される前記正電圧が、１．２〜３．７ボルトであり、
前記標的メモリセルと関連付けられる前記ビット線に印加される前記正電圧が、０．５〜１．５ボルトであり、
前記他の全てのワード線に印加される前記負電圧が、−０．１〜−０．５ボルトであり、
前記他の全てのソース線に印加される前記正電圧が、０．１〜０．５ボルトである、請求項１３に記載の方法。
【請求項１６】
前記標的メモリセルと関連付けられる前記ワード線に印加される前記正電圧が、実質的に１．２ボルトであり、
前記標的メモリセルと関連付けられる前記ビット線に印加される前記正電圧が、実質的に０．６ボルトであり、
前記他の全てのワード線に印加される前記負電圧が、実質的に−０．２ボルトであり、
前記他の全てのソース線に印加される前記正電圧が、実質的に０．２ボルトである、請求項１５に記載の方法。
【請求項１７】
実質的な２．５ボルトを、前記制御ゲート線に印加することを更に含む、請求項１６に記載の方法。
【請求項１８】
ゼロ電圧を、前記消去ゲート線に印加することを更に含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分割ゲート不揮発性メモリセルの動作に関連する。
【０００２】
（関連出願の相互参照）
本出願は、２０１３年３月１４日出願の米国仮出願第６１／７８４，９１２号の利益を主張し、該仮出願は、参照により本明細書に組み込まれる。
【背景技術】
【０００３】
分割ゲート不揮発性メモリセルデバイスの構造、形成、及び動作は既知である。例えば、米国特許第７，９２７，９９４号は、分割ゲート不揮発性メモリセルデバイス及びその動作を開示し、あらゆる目的のために参照により本明細書に組み込まれる。この分割ゲートメモリセルデバイスは、行及び列に配列されたメモリセルのアレイを含む。図１は、半導体基板１２上に形成されたそのようなメモリセルの対を図示する。ソース及びドレイン拡散領域１６／１４は、基材１２中に形成され、それらの間にチャネル領域１８を画定する。メモリセルの各々は、４つの導電ゲート、すなわち、チャネル領域１８の第１の部分上に配設され、それから絶縁された選択ゲート２０、チャネル領域１８の第２の部分上に配設され、それから絶縁された浮遊ゲート２２、及びソース領域１６の一部分、ソース領域１６上に配設され、それから絶縁された消去ゲート２４、並びに浮遊ゲート２２上に配設され、それから絶縁された制御ゲート２６を有する。消去ゲート２４は、浮遊ゲート２２上に垂直に配設される上部（例えば、垂直オーバーハング）を有し得ることが好ましい。
【０００４】
メモリセルは、インターレース様式で分離領域の列によって分けられたそのようなメモリセルの列をもって、アレイに配列される。メモリセルの各列は、端から端に配列される、図１のメモリセルの対を含み、それにより、メモリセルの各対は、同一のソース領域１６を共有し、隣接する対は、同一のドレイン領域１４を共有する。メモリセルの全行のための選択ゲート２０は、各ワード線が、メモリセルの各列においてメモリセルのうちの１つのための選択ゲート２０を形成する（即ち、各ワード線が選択ゲート２０の行を共に電気的に接続する）ように、単一導電線（ワード線ＷＬと一般に称される）として形成される。制御ゲート２６は、メモリセルの行に沿って延在する連続制御ゲート線として同様に形成され（即ち、制御ゲート２６の行を共に電気的に接続する）、消去ゲート２４も、メモリセルの行に沿って延在する連続消去ゲートとして同様に形成される（即ち、消去ゲート２４の行を共に電気的に接続する）。ソース領域１６も、行方向に延在するソース線ＳＬとして連続的に形成され、ソース領域１６でメモリセル対の全行のために働く（即ち、ソース領域１６の行を共に電気的に接続する）。導電ビット線コンタクト７２は、ドレイン１４をビット線７０に電気的に接続し、それによりドレイン領域１４の各列は、ビット線７０によって共に電気的に接続される。図２は、メモリアレイの一部分の模式図を図示する。
【０００５】
個々の標的メモリセルは、標的メモリセルのために選択された線（即ち、標的メモリセルと関連付けられた、ワード線２０、ビット線７０、ソース線１６、制御ゲート線２６、及び消去ゲート線２４）に種々の電圧を印加することによって、消去、プログラム、及び読み出しされ得る。
【０００６】
例えば、消去動作のためには、以下の電圧を、選択（Ｓｅｌ．）線及び非選択（Ｕｎｓｅｌ．）線に印加してもよい。
【０００７】
【表１】
2016507168.tif 000003
【０００８】
消去中、９〜１１ボルトの電圧を消去ゲート２４に印加して、電子に浮遊ゲート２２から消去ゲート２４までトンネリングさせる。約−６〜−９ボルトの負電圧を選択制御ゲート２６に印加してもよい。その場合、選択消去ゲート２４に印加する電圧は、およそ７〜９ボルトに下げてもよい。１１．５ボルトの電圧を選択消去ゲート線２４に、ゼロ電圧を他の全ての線に使用することも既知である。
【０００９】
プログラミングのためには、以下の電圧を、選択（Ｓｅｌ．）線及び非選択（Ｕｎｓｅｌ．）線に印加してもよい。
【００１０】
【表２】
2016507168.tif 000004
【００１１】
プログラミング中、標的メモリセルは、浮遊ゲート下にあるチャネルの部分が反転した、効率的な高温電子注入を通してプログラミングされる。３〜６ボルトの中電圧を選択ソース線ＳＬに印加して、高温電子を生成する。高連結比を利用し、浮遊ゲート２２に連結する電圧を最大化するために、選択制御ゲート２６及び消去ゲート２４を高電圧（６〜９ボルト）にバイアスをかける。浮遊ゲートに連結する高電圧は、ＦＧチャネル反転を含み、水平電界を分割区域に集中させて、浮遊ゲート２２上に注入される高温電子をより効率的に生成する。加えて、電圧は、高垂直電界を提供して、高温電子を浮遊ゲート中に引き付け、注入エネルギー障壁を減少させる。
【００１２】
以下のプログラミング電圧の組み合わせを使用することも既知である。
【００１３】
【表３】
2016507168.tif 000005
【００１４】
読み出しのためには、以下の電圧を、選択（Ｓｅｌ．）線及び非選択（Ｕｎｓｅｌ．）線に印加してもよい。
【００１５】
【表４】
2016507168.tif 000006
【発明の概要】
【発明が解決しようとする課題】
【００１６】
読み出し動作中、プログラム動作と読み出し動作との間の均衡に応じて、選択制御ゲート２６及び選択消去ゲート２４上の電圧は、各々が浮遊ゲートに連結されるため、均衡が取られ得る。故に、選択制御ゲート２６及び選択消去ゲート２４の各々に印加される電圧は、最適なウインドウを得るために、０〜３．７ボルトの範囲の電圧の組み合わせであることができる。加えて、ＲＣ連結が原因で選択制御ゲート２６上の電圧が不適であるため、選択消去ゲート２４上の電圧は、より早い読み出し動作をもたらし得る。選択ワード線上に１．２ボルトの電圧を、及び非選択制御ゲート２６上に２．５ボルトの電圧を印加することも、読み出し動作において既知である。読み出し動作中、選択ゲート上の電圧は、選択ゲート２０下のチャネル領域の部分を作動させる（導電性にする）。浮遊ゲートを電子によってプログラムする場合、浮遊ゲート下のチャネル領域の部分は、導電しないか、又は僅かな導電しか提供しないであろう。浮遊ゲートを電子によってプログラムしない場合、浮遊ゲート下のチャネル領域は、導電性となるであろう。チャネル領域の導電性は、浮遊ゲートが電子によってプラグラムされているか否かを判定するために感知される。
【００１７】
メモリセルのサイズが縮小するに従ってセル電流が減少することにより、読み出し誤差が起こり得る。セル電流を増大させる１つの選択肢は、メモリセル閾値電圧ＷＬＶＴを減少させることである。しかしながら、ＷＬＶＴを低下させることにより、プログラミング誤差を引き起こし得る列漏出電流が増大する可能性がある。したがって、メモリセル閾値電圧ＷＬＶＴを変更する必要なく、読み出し性能及び信頼性を向上させる必要がある。
【課題を解決するための手段】
【００１８】
第１の導電型を有する半導体材料の基板上に形成されたメモリセルの行及び列を有するメモリデバイスを読み出す向上した方法であって、
メモリセルの各々が、
基板中に形成され、第１の導電型とは異なる第２の導電型を有する、離間した第１及び第２の領域であって、基板のチャネル領域が第１及び第２の領域の間に配設される、第１及び第２の領域と、
チャネル領域の第１の部分上に配設され、それから絶縁される、浮遊ゲートと、
チャネル領域の第２の部分上に配設され、それから絶縁される、選択ゲートと、
浮遊ゲート上に配設され、それから絶縁される、制御ゲートと、
第１の領域上に配設され、それから絶縁される、消去ゲートと、を備え、
メモリデバイスが、
各々選択ゲートの行を共に電気的に接続する、複数のワード線と、
各々第２の領域の列を共に電気的に接続する、複数のビット線と、
各々第１の領域の行を共に電気的に接続する、複数のソース線と、
各々制御ゲートの行を共に電気的に接続する、複数の制御ゲート線と、
各々消去ゲートの行を共に電気的に接続する、複数の消去ゲート線と、を更に備え、
メモリデバイスを読み出す方法が、
正電圧を、標的メモリセルと関連付けられるワード線のうちの１つに印加し、ゼロ電圧を、他の全てのワード線に印加することと、
正電圧を、標的メモリセルと関連付けられるビット線のうちの１つに印加し、ゼロ電圧を、他の全てのビット線に印加することと、
ゼロ電圧を、標的メモリセルと関連付けられるソース線のうちの１つに印加し、正電圧を、他の全てのソース線に印加することと、を含む、方法。
【００１９】
本発明の別の態様における、第１の導電型を有する半導体材料の基板上に形成されたメモリセルの行及び列を有するメモリデバイスを読み出す方法であって、
メモリセルの各々が、
基板中に形成され、第１の導電型とは異なる第２の導電型を有する、離間した第１及び第２の領域であって、基板のチャネル領域が第１及び第２の領域の間に配設される、第１及び第２の領域と、
チャネル領域の第１の部分上に配設され、それから絶縁される、浮遊ゲートと、
チャネル領域の第２の部分上に配設され、それから絶縁される、選択ゲートと、
浮遊ゲート上に配設され、それから絶縁される、制御ゲートと、
第１の領域上に配設され、それから絶縁される、消去ゲートと、を備え、
メモリデバイスが、
各々選択ゲートの行を共に電気的に接続する、複数のワード線と、
各々第２の領域の列を共に電気的に接続する、複数のビット線と、
各々第１の領域の行を共に電気的に接続する、複数のソース線と、
各々制御ゲートの行を共に電気的に接続する、複数の制御ゲート線と、
各々消去ゲートの行を共に電気的に接続する、複数の消去ゲート線と、を更に備え、
メモリデバイスを読み出す方法が、
正電圧を、標的メモリセルと関連付けられる前記ワード線のうちの１つに印加し、負電圧を、他の全てのワード線に印加することと、
正電圧を、標的メモリセルと関連付けられるビット線のうちの１つに印加し、ゼロ電圧を、他の全てのビット線に印加することと、
ゼロ電圧を、ソース線に印加することと、を含む、方法。
【００２０】
本発明のまた別の態様における、第１の導電型を有する半導体材料の基板上に形成されたメモリセルの行及び列を有するメモリデバイスを読み出す方法であって、
メモリセルの各々が、
基板中に形成され、第１の導電型とは異なる第２の導電型を有する、離間した第１及び第２の領域であって、基板のチャネル領域が第１及び第２の領域の間に配設される、第１及び第２の領域と、
チャネル領域の第１の部分上に配設され、それから絶縁される、浮遊ゲートと、
チャネル領域の第２の部分上に配設され、それから絶縁される、選択ゲートと、
浮遊ゲート上に配設され、それから絶縁される、制御ゲートと、
第１の領域上に配設され、それから絶縁される、消去ゲートと、を備え、
メモリデバイスが、
各々選択ゲートの行を共に電気的に接続する、複数のワード線と、
各々第２の領域の列を共に電気的に接続する、複数のビット線と、
各々第１の領域の行を共に電気的に接続する、複数のソース線と、
各々制御ゲートの行を共に電気的に接続する、複数の制御ゲート線と、
各々消去ゲートの行を共に電気的に接続する、複数の消去ゲート線と、を更に備え、
メモリデバイスを読み出す方法が、
正電圧を、標的メモリセルと関連付けられるワード線のうちの１つに印加し、負電圧を、他の全てのワード線に印加することと、
正電圧を、標的メモリセルと関連付けられるビット線のうちの１つに印加し、ゼロ電圧を、他の全てのビット線に印加することと、
ゼロ電圧を、標的メモリセルと関連付けられるソース線のうちの１つに印加し、正電圧を、他の全てのソース線に印加することと、を含む、方法。
【００２１】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付の図面の概観により明らかとなるであろう。
【図面の簡単な説明】
【００２２】
【図１】本発明に適用可能な従来型メモリセルの垂直断面図である。
【図２】メモリアレイの一部分の回路図である。
【発明を実施するための形態】
【００２３】
本発明は、図１及び２に図示される型の不揮発性メモリセルのアレイを読み出す、向上した技法である。読み込み動作中に、小さい正電圧を非選択ソース線ＳＬ上にかけること、及び／又は小さい負電圧を非選択ワード線ＷＬ上にかけることが、閾値下の漏出を抑制し、それにより読み出し性能を向上させることが発見された。
【００２４】
第１の実施形態では、以下で図示されるように、読み出し動作に関して上で考察した他の電圧に加えて、読み出し動作中に小さい正電圧（例えば、０．２Ｖなど、約０．１Ｖ〜０．５Ｖ）を非選択ソース線２０にかける。
【００２５】
【表５】
2016507168.tif 000007
【００２６】
非選択ソース線上の小さい正電圧は、これらのソース線に沿ったメモリセルのために、閾値下の漏出を抑制する。選択ソース線に沿ったメモリセルの閾値下の漏出のみが、読み出し動作中の列漏出を支配する。メモリセルの大部分が小さいソースバイアスでバイアスをかけられる場合には、これが、列漏出を全面的に著しく減少させるであろう。そのような列漏出の減少は、読み出し動作中のプログラミング誤差を減少させるか、又は除去するであろう。
【００２７】
この第１の実施形態のための例示的であって限定的ではない好ましい電圧は、以下の通りであり得る。
【００２８】
【表６】
2016507168.tif 000008
【００２９】
第２の実施形態では、以下で図示されるように、読み出し動作に関して上で考察した他の電圧に加えて、読み出し動作中に小さい負電圧（例えば、−０．２Ｖなど、約−０．１Ｖ〜−０．５Ｖ）を非選択ワード線にかける。
【００３０】
【表７】
2016507168.tif 000009
【００３１】
非選択ワード線上の小さい負電圧は、これらのソース線に沿ったメモリセルのために、閾値下の漏出を抑制する。選択行におけるメモリセルの閾値下の漏出のみが、読み出し動作中の列漏出を支配する。全ての非選択メモリセルが小さい負ワード線バイアスでバイアスをかけられる場合には、これが、列漏出を全面的に著しく減少させるであろう。そのような列漏出の減少は、読み出し動作中のプログラミング誤差を減少させるか、又は除去するであろう。
【００３２】
この第２の実施形態のための例示的であって限定的ではない好ましい電圧は、以下の通りであり得る。
【００３３】
【表８】
2016507168.tif 000010
【００３４】
第３の実施形態では、以下に図示されるように、第１の実施形態の非選択ソース線に対する低正電圧、及び第２の実施形態の非選択ワード線に対する低負電圧は、両方とも読み出し動作中に印加される。
【００３５】
【表９】
2016507168.tif 000011
【００３６】
最適な結果を得るために必要とされる、この第３の実施形態におけるこれら２つの電圧の規模（非選択ソース線及び非選択ワード線上）は、第１又は第２の実施形態におけるように３つの電圧のうちの１つのみが印加される場合よりも低くてもよい。
【００３７】
この第３の実施形態のための例示的であって限定的ではない好ましい電圧は、以下の通りであり得る。
【００３８】
【表１０】
2016507168.tif 000012
【００３９】
本発明は、上述され、本明細書で例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる変形を包含することを理解されたい。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述される材料、プロセス、及び数値例は単に例示であり、特許請求の範囲を限定すると見なされるべきではない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００４０】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接（directly on）」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に（indirectly on）」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意されたい。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配置される）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
2016507168.tif 000013
【図２】
2016507168.tif 000014
【国際調査報告】
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2016507168.tif 000016
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