(57)【要約】  シングルエンド通信リンクを使用するデータ通信を容易にするシステム、方法、および装置について説明する。データ通信のための方法は、シングルエンド入力信号の交流成分から直流成分を分離するステップと、再整合された信号を取得するために所定のバイアス電圧によって交流成分にバイアスをかけるステップと、再整合された信号を所定のバイアス電圧と比較することによって入力信号を表すデジタル出力を生成するステップとを含む。再整合された信号は、論理回路に適合する論理状態間で切り替わる出力信号を生成するためにヒステリシス比較を使用して、所定のバイアス電圧と比較することが可能である。
2016541154.tif 000002
【特許請求の範囲】
【請求項１】
データ通信のための方法であって、
シングルエンドデータリンクから受信された入力信号の直流(DC)成分を前記入力信号の交流(AC)成分から分離するステップと、
再整合された信号を取得するために所定のバイアス電圧によって前記AC成分にバイアスをかけるステップと、
前記再整合された信号を前記所定のバイアス電圧と比較することによって前記入力信号を表すデジタル出力を生成するステップとを含む方法。
【請求項２】
前記デジタル出力は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態間で切り替わる、請求項1に記載の方法。
【請求項３】
前記再整合された信号は、前記デジタル出力を受信する論理回路に適合する論理状態間で前記デジタル出力を切り替えるヒステリシス比較を使用して前記所定のバイアス電圧と比較される、請求項1に記載の方法。
【請求項４】
前記論理状態は、CMOS論理レベルに適合する、請求項3に記載の方法。
【請求項５】
前記DC成分は、キャパシタを使用して前記AC成分から分離される、請求項1に記載の方法。
【請求項６】
前記AC成分にバイアスをかけるステップは、前記キャパシタの出力を前記所定のバイアス電圧に抵抗的に結合するステップを含む、請求項5に記載の方法。
【請求項７】
前記キャパシタは、前記再整合された信号を各遷移間に所望の電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有する、請求項6に記載の方法。
【請求項８】
前記キャパシタの前記出力は、前記再整合された信号を各遷移間に所望の電圧レベルに戻すための値として選択された値を有する抵抗器を使用して前記所定のバイアス電圧に抵抗的に結合される、請求項6に記載の方法。
【請求項９】
前記入力信号における遷移は、AC成分において強調される、請求項5に記載の方法。
【請求項１０】
前記AC成分にバイアスをかけるステップは、前記AC成分を前記所定のバイアス電圧を中心として調整するステップを含む、請求項9に記載の方法。
【請求項１１】
前記シングルエンドデータリンクは伝送線を備える、請求項1に記載の方法。
【請求項１２】
前記伝送線は、プリント回路板上のトレース、パッケージ基板、インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を備える、請求項11に記載の方法。
【請求項１３】
シングルエンドデータリンクから受信された入力信号の直流(DC)成分を前記入力信号の交流(AC)成分から分離するための手段と、
再整合された信号を取得するために所定のバイアス電圧によって前記AC成分にバイアスをかけるための手段と、
前記入力信号を表すデジタル出力を生成するための手段であって、前記再整合された信号を前記所定のバイアス電圧と比較することによって前記デジタル出力を生成するように構成される手段とを備える装置。
【請求項１４】
前記デジタル出力は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態間で切り替わる、請求項13に記載の装置。
【請求項１５】
デジタル出力を生成するための前記手段は、前記デジタル出力を受信する論理回路に適合する論理状態間で前記デジタル出力を切り替えるヒステリシス比較によって前記デジタル出力を生成するように構成される、請求項13に記載の装置。
【請求項１６】
前記論理状態は、CMOS論理レベルに適合する、請求項15に記載の装置。
【請求項１７】
前記DC成分は、キャパシタを使用して前記AC成分から分離される、請求項13に記載の装置。
【請求項１８】
前記AC成分にバイアスをかけるための前記手段は、前記キャパシタの出力を前記所定のバイアス電圧に抵抗的に結合するように構成される、請求項17に記載の装置。
【請求項１９】
前記キャパシタは、前記再整合された信号を各遷移間に所望の電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有する、請求項18に記載の装置。
【請求項２０】
前記キャパシタの前記出力は、前記再整合された信号を各遷移間に所望の電圧レベルに戻すための値として選択された値を有する抵抗器を使用して前記所定のバイアス電圧に抵抗的に結合される、請求項18に記載の装置。
【請求項２１】
前記入力信号における遷移は、前記AC成分において強調される、請求項17に記載の装置。
【請求項２２】
前記AC成分にバイアスをかけるための前記手段は、前記AC成分を前記所定のバイアス電圧を中心として調整するように構成される、請求項21に記載の装置。
【請求項２３】
前記シングルエンドデータリンクは伝送線を備える、請求項13に記載の装置。
【請求項２４】
前記伝送線は、プリント回路板上のトレース、パッケージ基板、インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を備える、請求項23に記載の装置。
【請求項２５】
シングルエンド伝送線に結合された受信回路と、
前記伝送線から受信された入力信号における交流(AC)成分から直流(DC)成分を分離するように構成される分離回路と、
再整合された信号を取得するために所定のバイアス電圧によって前記AC成分にバイアスをかけるように適合されたバイアス回路と、
前記再整合された信号を前記所定のバイアス電圧と比較することによって前記入力信号を表すデジタル出力を生成するように構成される比較論理とを備えるデジタルデバイス。
【請求項２６】
前記比較論理は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態において動作する、請求項25に記載のデジタルデバイス。
【請求項２７】
前記比較論理は、非ゼロ復帰(NRZ)デジタル出力を生成するヒステリシス比較論理を含む、請求項25に記載のデジタルデバイス。
【請求項２８】
前記NRZデジタル出力の論理状態は、CMOS論理レベルに適合する、請求項27に記載のデジタルデバイス。
【請求項２９】
前記DC成分は、キャパシタを使用して前記AC成分から分離される、請求項25に記載のデジタルデバイス。
【請求項３０】
前記バイアス回路は、前記キャパシタの出力を前記所定のバイアス電圧に結合する、請求項29に記載のデジタルデバイス。
【請求項３１】
前記キャパシタは、前記再整合された信号を各遷移間に所望の電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有する、請求項30に記載のデジタルデバイス。
【請求項３２】
前記キャパシタの前記出力は、前記再整合された信号を各遷移間に所望の電圧レベルに戻すための値として選択された値を有する抵抗器を使用して前記所定のバイアス電圧に抵抗的に結合される、請求項30に記載のデジタルデバイス。
【請求項３３】
前記入力信号における遷移は、前記AC成分において強調される、請求項30に記載のデジタルデバイス。
【請求項３４】
前記バイアス回路は、前記AC成分を前記所定のバイアス電圧を中心として調整する、請求項33に記載のデジタルデバイス。
【請求項３５】
前記伝送線は、プリント回路板上のトレース、パッケージ基板、インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を備える、請求項25に記載のデジタルデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、内容の全体が参照によって本明細書に組み込まれる、2013年11月5日に米国特許商標庁に出願された、米国非仮特許出願第14/072,431号の優先権および利益を主張する。
【０００２】
本開示は、一般に高速データ通信インターフェースに関し、より詳細には、シングルエンド高速データ通信リンクに関する。
【背景技術】
【０００３】
セルラーフォンなどのモバイルデバイスの製造業者は、1つまたは複数の集積回路(IC)デバイス内および/または1つもしくは複数の回路板上に様々な電子構成要素を搭載する場合がある。電子構成要素は、処理デバイス、記憶デバイス、通信トランシーバ、ディスプレイドライバなどを含んでもよい。一例では、処理デバイスは、プリント回路板(PCB)上に設けられてもよく、同じPCBおよび/または異なるPCB上の1つまたは複数のメモリデバイスと通信してもよい。プロセッサは、データおよび制御信号用の単方向チャネルおよび双方向チャネルをサポートする高速通信リンクを使用してメモリデバイスと通信してもよい。
【０００４】
マルチワイヤインターフェースでは、通信リンクの最大速度およびデータをキャプチャするレシーバの能力は、通信リンク上で送信される信号の遷移に関する最大時間変動によって制限される場合がある。マルチワイヤインターフェースでは、様々なワイヤ上の遷移によって、信号遷移時間におけるそれぞれに異なる変動が生じる場合があり、このことが、受信デバイスにおけるレシーバの出力が、データまたはシンボル境界に関してそれぞれに異なる時間に変化する原因となることがある。マルチワイヤ信号における遷移時間の差が大きいと、送信クロックの周期が著しく制限されることによって、通信リンク上のスループットが制限される場合がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
本明細書で開示する実施形態は、シングルエンド通信リンク上で改善された性能を実現することのできるシステム、方法、および装置を提供する。本明細書で開示する1つまたは複数の態様によれば、通信リンク上で送信される信号の遷移に関係する時間変動が低減される場合がある。
【０００６】
本開示の一態様では、データ通信の方法は、シングルエンドデータリンクから受信された入力信号の直流(DC)成分を入力信号の交流(AC)成分から分離するステップと、再整合された信号を取得するために所定のバイアス電圧によってAC成分にバイアスをかけるステップと、再整合された信号をバイアス電圧と比較することによって入力信号を表すデジタル出力を生成するステップとを含む。したがって、トランスミッタからレシーバにおいて受信された入力信号におけるAC成分からDC成分を分離するステップは、入力信号を構成する、トランスミッタによって使用される基準電圧から、レシーバを分離するステップを含むかまたはそのような分離を実行させてもよい。
【０００７】
本開示の一態様では、デジタル出力を受信する論理回路に適合する論理状態間でデジタル出力を切り替えるヒステリシス比較を使用して、再整合された信号がバイアス電圧と比較される。一例では、デジタル出力は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態間で切り替わってもよい。
【０００８】
本開示の一態様では、キャパシタを使用してDC成分がAC成分から分離される。AC成分にバイアスをかけるステップは、キャパシタの出力をバイアス電圧に抵抗的に結合するステップを含んでもよい。キャパシタは、再整合された信号を各遷移間にバイアス電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有してもよい。一例では、バイアス電圧はシステムグランドであってもよい。別の例では、バイアス電圧は、2つの電源レール間の中央電圧であってもよい。キャパシタの出力は、再整合された信号を各遷移間にバイアス電圧に戻すための値として選択された値を有する抵抗器を使用してバイアス電圧に抵抗的に結合されてもよい。AC成分は、入力信号の遷移を強調してもよい。AC成分にバイアスをかけることは、受信回路の最適入力共通モードレベルに一致する電圧レベルを中心としてAC成分を調整するステップを含んでもよい。
【０００９】
本開示の一態様では、入力信号は伝送線から受信される。伝送線は、プリント回路板上のトレース、パッケージ基板、シリコン(または代替材料の)インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を含んでもよい。
【００１０】
本開示の一態様では、データ通信のための装置は、シングルエンドデータリンクから受信された入力信号のDC成分を入力信号のAC成分から分離するための手段と、再整合された信号を取得するために所定のバイアス電圧によってAC成分にバイアスをかけるための手段と、入力信号を表すデジタル出力を生成するための手段とを含む。デジタル出力を生成するための手段は、再整合された信号をバイアス電圧と比較することによってデジタル出力を生成するように構成されてもよい。
【００１１】
本開示の一態様では、データ通信のためのデジタルデバイスは、シングルエンド伝送線に結合された受信回路と、伝送線を介して受信された入力信号のDC成分を入力信号のAC成分から分離するように構成される分離回路と、再整合された信号を取得するために、バイアス電圧によってAC成分にバイアスをかけるように適合されたバイアス回路と、再整合された信号をバイアス電圧と比較することによって入力信号を表すデジタル出力を生成するように構成される比較論理とを含んでもよい。
【図面の簡単な説明】
【００１２】
【図１】回路間に高速データリンクを使用する装置を示す図である。
【図２】一対のICデバイスがシングルエンド通信リンクを使用して通信する装置を示す図である。
【図３】シングルエンド通信リンクから信号を受信するように適合されたデバイスのいくつかの態様を示す図である。
【図４】シングルエンドレシーバにおける信号立上り時間の簡略化された例を示す図である。
【図５】シングルエンドレシーバにおけるタイミングに作用する変数の複合効果を示す図である。
【図６】アイ領域およびデータマスクを示すアイパターンを示す図である。
【図７】本明細書で開示するいくつかの態様によるシングルエンドレシーバ回路の図および対応するタイミングチャートである。
【図８】無基準電圧擬似差動入力回路を使用してシングルエンド信号を受信するための方法のフローチャートである。
【図９】本明細書で開示される1つまたは複数の態様による無基準電圧擬似差動入力回路を使用するレシーバを有する装置のためのハードウェア実装形態の一例を示す図である。
【発明を実施するための形態】
【００１３】
次に、様々な態様について図面を参照して説明する。以下の説明では、説明の目的で、1つまたは複数の態様を完全に理解できるように多数の具体的な詳細を記載する。しかし、そのような態様がこれらの具体的な詳細なしに実行されてもよいことは、明らかであろう。
【００１４】
「構成要素」、「モジュール」、「システム」などの用語は、本出願で使用されるときには、限定はしないが、ハードウェア、ファームウェア、ハードウェアおよびソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアのような、コンピュータ関連のエンティティを含むことを意図している。たとえば、構成要素は、これらに限定はしないが、プロセッサ上で実行されているプロセス、プロセッサ、オブジェクト、実行可能ファイル、実行のスレッド、プログラム、および/またはコンピュータであってもよい。例示として、コンピューティングデバイス上で動作するアプリケーションとコンピューティングデバイスの両方が構成要素であってもよい。1つまたは複数の構成要素は、プロセスおよび/または実行スレッド内に存在してもよく、構成要素は、1つのコンピュータに局在化され、かつ/または2つ以上のコンピュータ間で分散されてもよい。加えて、これらの構成要素は、様々なデータ構造を記憶している様々なコンピュータ可読媒体から実行してもよい。構成要素は、たとえば、局所的システム内、分散システム内、および/または、インターネットなどのネットワークを越えた所の別の構成要素と相互に作用する1つの構成要素からのデータなどの、1つまたは複数のデータパケットを有する信号によるなど、局所的および/または遠隔の処理を介して、信号によって他のシステムと通信してもよい。
【００１５】
さらに、「または」という用語は、排他的な「または」ではなく、むしろ包括的な「または」を意味することを意図している。すなわち、別段の規定がない限り、または文脈から明白でない限り、「XはAまたはBを使用する」という語句は、自然な包括的並べ替えのいずれかを意味することを意図している。すなわち、「XはAまたはBを使用する」という語句は、以下のいずれの場合にも成立する。すなわち、XはAを使用する。XはBを使用する。またはXはAとBの両方を使用する。さらに、本出願および添付の特許請求の範囲で使用する冠詞“a”および“an”は、別段の規定がない限り、または単数形を示すことが文脈から明白でない限り、概して「1つもしくは複数」を意味するものと解釈すべきである。
【００１６】
本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、電気製品、自動車用電子機器、アビオニクスシステムなど、装置のサブ構成要素を含むことができる電子デバイス間に配置される通信リンクに対して適用可能であってもよい。図1は、ICデバイス間で通信リンクを使用してもよい装置100を示す。一例では、装置100は、RFトランシーバを通じて、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネット、および/または別のネットワークと通信するワイヤレス通信デバイスを含む場合がある。装置100は、処理回路102に動作可能に結合された通信トランシーバ106を含んでもよい。処理回路102は、特定用途向けIC(ASIC)108などの1つまたは複数のICデバイスを含む場合がある。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含む場合がある。処理回路102は、処理回路102によって実行される場合がある命令およびデータを維持することがあるメモリ112などのプロセッサ可読ストレージを含み、ならびに/あるいはそれに結合されてもよい。処理回路102は、オペレーティングシステム、および、ワイヤレスデバイスのメモリデバイス112などの記憶媒体内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤのうちの1つまたは複数によって制御されてもよい。メモリデバイス112は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含む場合がある。処理回路102は、装置100を構成および操作するために使用される操作パラメータおよび他の情報を維持し得るローカルデータベース114を含んでもよく、またはそれにアクセスしてもよい。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つもしくは複数を使用して実装されてもよい。処理回路はまた、構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128およびキーパッド126などのオペレータ制御に動作可能に結合される場合がある。
【００１７】
図2は、一対のデバイス202、204がシングルエンド通信リンク206を使用して通信する装置200を示す図である。デバイスまたは回路202、204の対は、たとえば、図1に示す装置100の構成要素であってもよい。通信リンク206は、ワイヤ、回路板またはチップキャリア上の導電トレース、パッケージ基板、シリコン(または代替材料の)インターポーザ、ICのメタライゼーション層における導電トレース、および/または他の電気コネクタおよびデバイスから構成されるn個のコネクタ206a〜206nを含んでもよい。通信リンク206は、単方向コネクタおよび/または双方向コネクタ206a〜206nを含んでもよい。通信リンク206はシングルエンドであってもよく、それによって、各信号は1本の信号線206a〜206n上で送信される。たとえば、処理回路202は、ワイヤ206a上でデータ信号を送信してもよく、データ信号は、処理回路202において定義されたグランド電圧またはその他の共通基準電圧208を参照する。この例では、データ信号はメモリ回路204によって受信され、メモリ回路204は、データ信号をメモリデバイス204において定義されたグランド電圧または共通基準電圧210と比較することによってデータ信号中のデータをキャプチャし復号する。処理回路202およびメモリ回路204によって使用される共通基準208および210は名目上同じ電圧レベルであるが、共通基準入力208および210間の相互配線内の電流の流れならびにデバイス202および204に偏った影響を与える分離ノイズまたはオフセットによる変動によって生じるオフセットに起因して差が生じる場合がある。
【００１８】
図3は、回路204'のいくつかの態様を示す図300であり、回路204'は、図2のメモリ回路204の一部またはすべてを構成する1つまたは複数のICデバイスを含んでもよい。一例では、回路204'は1つまたは複数のデバイス310を含んでもよい。回路204'は、通信リンク302から複数の信号302a〜302nを受信するように適合されてもよい。この例では、信号302a〜302nは、通信リンク302のワイヤまたはコネクタを介してシングルエンド信号として送信されてもよい。図300は、レシーバ回路の構成を示す。ただし、通信リンク302は、双方向であってもよく、1つまたは複数のラインドライバ回路(図示せず)を使用して回路204'によって駆動されてもよい。ラインドライバ回路は、通信リンク302から回路204'によってデータが受信されているときに高インピーダンス状態になる場合がある。
【００１９】
レシーバ306a〜306nの各々は、通信リンク302のワイヤから信号302a〜302nを受信するように構成されてもよい。レシーバ306a〜306nの各々は、入力信号302a〜302nと受信デバイスまたは回路204'において定義された基準電圧304との間の差として受信された入力信号302a〜302nの論理状態を判定してもよい。一例では、各入力信号302a〜302nは、受信回路によって使用される2つの電圧レベルの名目上中間である電圧レベルを有する基準電圧304と比較されてもよい。
【００２０】
入力信号302a〜302nにおいて搬送または符号化されるデータは、通信リンク302の信号線上の遷移間で抽出されならびに/あるいはサンプリングされてもよい。一例では、入力信号302a〜302nが安定することが予期されるトリガ点を示すトリガ信号が通信リンク302から抽出されてもよい。トリガ信号は、サンプルクロック、サンプリングエッジ、データストローブ、または別の制御信号を含んでもよい。一例では、レシーバ306a〜306nは、メモリデバイス310などの1つまたは複数のデバイスに供給することのできる出力信号308を生成してもよい。別の例では、出力信号308は、処理回路102(図1参照)、トランシーバ106、および/またはその他のデバイスもしくは回路のうちの1つまたは複数に供給されてもよい。図示の例では、出力信号308は、メモリデバイス308のいくつかの入力を駆動し、レシーバ306a〜306nは、メモリデバイス310によって使用される論理レベル間で切り替わる出力308を生成するように構成されてもよい。いくつかの例では、出力信号308は、レシーバ306a〜306nとターゲットデバイス308との間でさらに調整されてもよい。
【００２１】
受信デバイス204'におけるデータキャプチャは、信号線302a〜302n上でのデータ信号の長い立上り時間および立下り時間によって低下するとともに、基準電圧304と信号線302a〜302nのうちの1つまたは複数上で観測される電圧レベルとの間の電圧分離が不十分であることによって生じる不十分な入力感度によって低下する場合がある。受信デバイス204'におけるデータキャプチャは、レシーバにおける基準電圧304とトランスミッタによって使用される基準電圧との間のオフセットによって低下する場合もある。レシーバ基準信号304と入力データ信号302a〜302nとの間に無相関ノイズが存在する場合も、データキャプチャが影響を受けることがある。データ信号302a〜302nの切替えレベルと基準電圧304との間の分離が不十分であると、レシーバ306a〜306nが別個の信号レベルを解決することができなくなる場合がある。
【００２２】
基準電圧間のオフセットは、電源に対する接続されたデバイスの構成、回路設計、およびデバイスを製造するのに使用されるプロセス技術の違いによって生じる。一例では、トランスミッタ回路およびレシーバ回路は、電力レールに対してそれぞれの基準電圧を定める場合があり、これらの基準電圧は、それぞれに異なるレベルであることがあり、あるいは装置またはデバイス100、200内の電力配分における抵抗結合に起因してオフセットする場合がある。別の例では、回路構成の違いによってそれぞれに異なる基準電圧が生じる場合があり、それによって、N型金属酸化物半導体(NMOS)トランジスタから構成されるトランスミッタ回路が、P型金属酸化物半導体(PMOS)トランジスタから構成されるレシーバ回路に信号を送信し、P型金属酸化物半導体(NMOS)トランジスタから構成されるトランスミッタ回路が、N型金属酸化物半導体(PMOS)トランジスタから構成されるレシーバ回路に信号を送信する。後者の例では、トランスミッタおよびレシーバの基準は、様々なレベルのノイズおよびその他のゆらぎによって生じるそれぞれに異なるレール電圧から導かれる場合がある。いくつかの例では、送信回路および受信回路は、それぞれに異なるIC技術(すなわち、別々のシリコンドーパントを使用することや、一方の端部をシリコンオンインシュレータ(SOI)またはシリコンゲルマニウムから構成することなど)を使用して形成される場合がある。いくつかの例では、送信回路および受信回路は、それぞれに異なる物理的形状制限および対応する印加電圧の制約を有する別々の集積回路技術ノードから基板上に形成される場合がある。これらの制約では、受信回路との適合性を維持するために送信される信号をレベルシフトすることが必要になる場合がある。
【００２３】
図4は、信号線302a〜302nから受信された入力信号を復号するのに利用できるサンプルウィンドウ416の変動性を示す図400である。サンプルウィンドウ416は、1つまたは複数の信号線302a〜302nからデータを確実にキャプチャすることができる時間間隔を表す。サンプルウィンドウ416は、1つまたは複数の信号線302a〜302nの入力信号が名目基準電圧406に対応するしきい値電圧レベルをいつ横切るかを示す場合がある。
【００２４】
名目基準電圧406に対するプロセス、電圧、および温度(PVT)の作用に起因してサンプルウィンドウ416内に変動性が観測される場合がある。したがって、基準電圧406は、最高しきい値電圧408(Vref+)と最低しきい値電圧410(Vref-)との間で変動する場合がある。別の例では、サンプルウィンドウ416内の変動性が、信号線302a〜302n上で受信される入力信号および/またはレシーバ306a〜306nのうちの1つもしくは複数の出力308における遷移412および414の立上り時間と立下り時間との差によって生じる場合がある。信号立上り時間および検出回路における変動性は、電圧源および電流源ならびに動作温度の製造プロセス許容差、ばらつき、および安定性に少なくとも部分的に起因する場合がある。場合によっては、入力信号302a〜302nのうちの1つに関するサンプルウィンドウ416における変動性が、他の入力信号302a〜302nのタイミングの影響を受ける場合がある。一般に、サンプルウィンドウ416に複数のパラメータが影響を及ぼし、有効サンプルウィンドウ416を狭くする可変時間許容差418および420が生じることがある。
【００２５】
サンプルウィンドウ416は、信号が安定しており、かつデータを確実にサンプリングできる期間として見なされてもよい。サンプルウィンドウ416は、信号立上り時間および信号立下り時間から生じる不確実性、しきい値電圧レベルにおける変動(すなわち、Vref+とVref-との間の変動)、およびトランスミッタ動作電圧および条件とレシーバ動作電圧および条件との間の差を示している。場合によっては、複数の信号302a〜302nに共通するサンプリングウィンドウ416内でサンプリングが実行される。たとえば、メモリシステムでは、一般にアドレス信号および/またはデータ信号の各ラインが共通のサンプリングウィンドウ416内でサンプリングされる。
【００２６】
トランスミッタ基準電圧レベルとレシーバ基準電圧レベルとの間の無相関差を含む電圧基準406上のノイズおよびオフセットによって、サンプルウィンドウ416の狭小化を低減させ、かつ切替え速度を最大にするために基準電圧406、その許容差408、410、および/またはレシーバ306a〜306nの動作を調整することが必要になる場合がある。サンプルウィンドウ416のサイズの変動性およびジッタは部分的に、入力信号302a〜302nを搬送するワイヤの電気的特性によって生じる場合がある。
【００２７】
図5は、1つまたは複数のレシーバ306a〜306nに対する回路変数および動作許容差の複合効果を示すタイミング図500である。ボックス516は、不確実性を切り替える領域を規定するのに使用されてもよい。ボックス516は上縁部においては、レシーバ306a〜306nによって第1の状態502を確実に検出するのに必要な信号の最低電圧を表すしきい値電圧(Vsens+)512によって境界付けされる。Vsens+しきい値電圧512は、最高基準電圧508(すなわち、名目基準電圧506よりも高い変動性)とレシーバ306a〜306nによって確実な検出を行うのに必要な電圧とを含む。ボックス516は下縁部においては、1つまたは複数のレシーバ306a〜306nに第2の状態504を確実に検出させる信号の最低電圧を表すしきい値電圧(Vsens-)514によって境界付けされる。Vsens-しきい値電圧514は、最低基準電圧510(すなわち、名目基準電圧506よりも低い変動性)とレシーバ306a〜306nによって確実な検出を行うのに必要な電圧とを含む。
【００２８】
ボックス516の縦縁部522、524は、信号に関する最小遷移時間および最大遷移時間を示す。例示的なタイミング図500では、立下りエッジおよび立上りエッジは同じ変動性に従い、最も速い遷移518aおよび520aは(それぞれ)、ボックス516の最左縦縁部522に相当する時間にそれぞれの遷移のワーストケース検知電圧514および512に達し、最も遅いエッジ518bおよび520bは、ボックス516の最右縦縁部524に相当する時間にそれぞれのエッジのワーストケース検知電圧514および512に達する。場合によっては、立上りエッジおよび立下りエッジがそれぞれに異なる速度で遷移することを予期することができる。
【００２９】
データキャプチャ機能は、入力感度が不十分であることによって低下する場合があり、不十分な入力感度は、レシーバが別個の信号レベルを解決するために各基準電圧と各データレベルとの間の電圧の分離を比較的大きくする必要があるときに生じることがある。データキャプチャは、基準電圧におけるオフセットおよびノイズによって低下することもあり、このノイズまたはオフセットは、1つまたは複数の基準電圧とデータ信号とを無相関にする場合がある。
【００３０】
図6は、対応する可変立上り時間および立下り時間を有する遷移信号波形の複数のサイクルの重ね合わせとして生成される場合があるアイパターン600である。シグナリング状態情報は、シンボルが安定しており、かつシンボルを確実に受信し復号することができる期間を表す「アイ開口」内で有効データマスク602または604によって規定される領域において確実に決定される場合がある。1つの有効データマスク602は、しきい値と状態電圧との間の必要な電圧分離が最小限に抑えられるときの実行可能性の領域を表し、別の有効データマスク604は、しきい値と状態電圧との間の分離をより大きくする必要がある例に関する実行可能性の領域を表す。有効データマスク602または604は、ゼロ交差が生じない領域をマスクし、サンプリングストローブ信号の境界を識別するのにこのアイマスクを使用することができる。この例では、基準電圧が名目値よりも高い(または低い)ことが予期されるときおよび/またはレシーバが不十分な入力感度の影響を受けるときに、より高さの大きい有効データマスク604を適用することができる。より高さの大きい有効データマスク604のより狭い幅は、より短い有効データマスク602に対する損失タイミングマージンを示す。
【００３１】
図7は、本明細書で開示するいくつかの態様によるシングルエンド通信リンク上のレシーバにおけるタイミングマージンを向上させるのにレシーバ回路706を使用することができる例を示す図700を含む。レシーバ回路706のレシーバ感度を向上させることができ、トランスミッタ702によって使用される基準電圧712に関連するオフセットおよび特定の無相関ノイズを抑制することによって、通信リンク上でより高い伝送レートが有効になる場合がある。レシーバ回路706は、レシーバ回路706によって使用される基準電圧724に対してレシーバ回路706に送信される信号710の電圧レベルを最適化するように構成または適合されてもよい。レシーバ回路706を使用して、レシーバ基準電圧724をトレーニングすることなしにより高いデータレートが取得される場合があり、このようなトレーニングは、場合によっては、レシーバ基準電圧724とトランスミッタ702によって使用される基準電圧712との間のオフセットに対処するのに必要になることがある。
【００３２】
トランスミッタ702によって伝送線またはチャネル704を通じて送信される信号(Tx信号)710は入力716において受信されてもよい。伝送線704は、プリント回路板上のトレース、パッケージ基板、シリコン(または代替材料の)インターポーザ、集積回路上のメタライゼーション、ワイヤ、ケーブル、または他の通信リンクのうちの1つまたは複数を含んでもよい。いくつかのチャネルトポロジーでは、伝送線704は、インピーダンス708を終端とする場合があり、インピーダンス708は一般に、含まれる際は本質的に抵抗性を有する。いくつかのチャネルトポロジーでは、終端インピーダンス708は必要とされずならびに/あるいは望ましくない。
【００３３】
伝送線704は、レシーバ回路706の入力716に容量結合されてもよい。一例では、キャパシタ706が入力716において受信された信号のDC成分をブロックし、入力信号の共通モードレベルを不定のままにする。バイアス(たとえば、プルアップまたはプルダウン)抵抗器728は、入力716において受信された残りのAC成分を、DCレシーバ基準電圧724であってもよいバイアス電圧に整合させてもよい。得られる基準整合されたAC成分は、レシーバ基準電圧724を中心として変動する場合があり、レシーバ回路706は、入力716においてレシーバ基準電圧724に対する正および負の電圧偏差を検出するように構成することが可能である。したがって、レシーバ基準電圧724と入力信号702のDC成分との間の差が、レシーバ回路706の動作と無関係になり得るように、このような差の寄与がなくなるかまたは実質的に低減される。
【００３４】
レシーバ回路706は、任意の所望の半導体技術を使用して構成されてもよい。レシーバトランジスタ720および722は、NMOSトランジスタ、PMOSトランジスタ、および/またはCMOSトランジスタとして実装されてもよい。レシーバ回路706の出力714は、ホスト半導体デバイスにおいて使用される論理レベル間で切り替わるように構成されてもよい。出力信号714の非ゼロ復帰(NRZ)バージョンを生成するように単純な論理回路が構成されてもよい。
【００３５】
図7は、回路700のいくつかの動作態様を示すグラフ730、740、および750も含む。第1のグラフ720は、トランスミッタ702によって送信され、レシーバ回路706によって使用される名目基準電圧724'とは異なるDCレベル712'を中心として変化するTx信号710のプロットを示す。第2のグラフ740は、Tx信号710のDC成分が除去されレシーバ基準電圧724によって置き換えられた後のレシーバ回路706の入力716における信号を示す。グラフ740に示すように、レシーバ回路706の入力716における信号は、基準電圧レベル724'を中心として変動し、各信号におけるエッジを強調している。抵抗728およびキャパシタンス708の値によって部分的に決定されるいくつかの周波数において(すなわち、RC時定数)、信号はエッジ間でゼロに復帰する。
【００３６】
第3のグラフ750は、第2のグラフ730において示されるエッジ強調信号からNRZ信号を生成するのに使用される場合があるヒステリシスしきい値電圧レベル752および754の使用方法を示す。本明細書で開示するいくつかの態様によれば、レシーバ回路706の出力714は、当技術分野でよく知られているヒステリシス比較技法を使用してNRZ信号形式に復元されてもよい。ヒステリシス比較は、レシーバ回路706のホストとなるデバイスの電圧レベルで動作する論理によって実行されてもよい。たとえば、NRZ信号は、CMOSデバイスに適合する論理レベル間で切り替わる論理回路を使用して生成されてもよい。一例では、ヒステリシスは、正および負の遷移にそれぞれに異なるしきい値電圧752および754を使用するデバイスにおいて出力信号714をラッチすることによって導入されてもよい。一例では、調整論理726は、入力716における信号の正および負のエッジがそれぞれに異なるしきい値電圧752および754を横切ったことに応答して切り替わってもよい出力ラッチ(図示せず)を含んでもよい。したがって、第1の出力状態は、信号が第1のしきい値電圧レベル752よりも高いレベルに遷移したときにのみセットされ、第2の状態は、信号が第2のしきい値電圧レベル754よりも低いレベルに遷移したときにのみセットされ、名目基準電圧724'を通過する遷移は出力に影響を与えない。
【００３７】
本明細書で開示するいくつかの態様によれば、レシーバ回路706は、基準電圧トレーニングを不要にすることができる。ただし、レシーバ回路706の性能を向上させるために入力オフセット較正が実行されてもよい。トレーニング回路がなくなると、ダイ回路面積の縮小ならびにリンク較正時間および/または再トレーニング時間の短縮が可能になる。無相関基準電圧ノイズが排除される場合があり、その結果リンク性能が最適化されることがある。さらに、レシーバ回路610性能を最適化するために入力レベルが所望の基準電圧レベルを中心として最適化されてもよい。
【００３８】
図8は、本発明のいくつかの態様によるデータ通信方法を示すフローチャート800である。この方法は、シングルエンド信号のレシーバ706(図7参照)によって実行されてもよい。レシーバ706は、第1のICデバイス内に位置してもよい。ステップ802において、ICデバイスは、シングルエンドデータリンクから受信された入力信号におけるAC成分からDC成分を分離してもよい。入力信号は、トランスミッタ702によってワイヤ、コネクタ、またはその他の相互配線を介して送信される信号を表す場合がある。トランスミッタは、第2のICデバイス内に位置してもよい。DC成分は、キャパシタ718を使用してAC成分から分離されてもよい。
【００３９】
ステップ804において、ICデバイスは、再整合された信号を取得するためにバイアス電圧によってAC成分にバイアスをかけてもよい。一例では、バイアス電圧は、レシーバ回路706によって使用される基準電圧724であってもよい(図7参照)。AC成分は、キャパシタ718の出力を基準電圧724に抵抗的に結合することによってバイアスをかけられてもよい。キャパシタ718は、再整合された信号を各遷移間に所定の電圧に戻すためのキャパシタンスとして選択されたキャパシタンス値を有してもよい。キャパシタ718の出力は、抵抗器722を使用して基準電圧724に抵抗的に結合されてもよい。抵抗器722は、再整合された信号を各遷移間に所定の電圧に戻すための抵抗として選択された抵抗値を有してもよい。AC成分は、入力信号の遷移を強調してもよい。AC成分は、受信回路706の最適入力共通モードレベルに一致する電圧を中心として調整されることによってバイアスをかけられてもよい。
【００４０】
ステップ806において、ICデバイスは、再整合された信号をバイアス電圧と比較することによって入力信号を表すデジタル出力を生成してもよい。バイアス電圧は、レシーバ706によって生成される基準電圧724であってもよい。デジタル出力は、所望の論理状態または指定された論理状態間で切り替わってもよい。再整合された信号は、デジタル出力を受信しならびに/あるいはデジタル出力に応答する論理回路に適合する論理状態間でデジタル出力を切り替えるヒステリシス比較を使用してバイアス電圧と比較される。論理状態は、CMOS技術、NMOS技術、PMOS技術、および/またはその他のデジタル技術に関連する論理レベルに適合してもよい。
【００４１】
本開示の一態様では、シングルエンドデータリンクは伝送線704を含む。伝送線704は、プリント回路板上のトレース、パッケージ基板、シリコン(または代替材料の)インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を含んでもよい。
【００４２】
図9は、本明細書で開示する通信方法のいくつかの態様を使用するデバイス902のためのハードウェア実装の簡略化された例を示す図900である。デバイス902は、ICデバイスであってよく、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサ、およびステートマシンのうちの1つまたは複数を含む場合がある処理回路916を含んでもよい。処理回路916は、バス920によって概略的に表されるバスアーキテクチャを用いて実装されてもよい。バス920は、処理回路902の具体的な用途および全体的な設計制約に応じて、任意の数の相互接続するバスおよびブリッジを含み得る。バス920は、処理回路916によって代表される1つまたは複数のプロセッサおよび/もしくはハードウェアモジュール、モジュールまたは回路904、906、908、910、および912を含む様々な回路をリンクし、かつバスは、モジュールまたは回路904、906、908、910、および912のうちの1つまたは複数の構成および/または再構成を可能にしてもよい。バス920はまた、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることができ、これらの回路は当技術分野でよく知られており、したがってこれらに回路についてはこれ以上説明しない。デバイス902は、コネクタまたはワイヤ914を介して通信してもよい。
【００４３】
プロセッサ916は、コンピュータ可読記憶媒体918上に記憶されたソフトウェアの実行を含む全般的な処理を受け持つ。ソフトウェアは、プロセッサ916によって実行されるときに、処理回路916に、任意の特定の装置に関して上記で説明した種々の機能を実行または構成させる。コンピュータ可読記憶媒体918は、ソフトウェアを実行するときに、コネクタ914を介して送信される信号から復号されたデータを含めて、処理回路916によって処理されるデータを記憶するために使用されてもよい。デバイス902は、モジュール904、906、908、910、および912のうちの少なくとも1つをさらに含む。モジュール904、906、および908は、処理回路916において動作するソフトウェアモジュールとハードウェア回路またはモジュールとの何らかの組合せを含んでもよい。
【００４４】
一構成では、デバイス902は、ワイヤ914を含むシングルエンド伝送線を介した通信ができるように構成されてもよい。デバイスは、シングルエンド伝送線914から入力信号を受信するように構成されるモジュールおよび/または回路904と、入力信号のDC成分を入力信号のAC成分から分離するためのモジュールおよび/または回路906と、再整合された信号を取得するために所定のバイアス電圧によってAC成分にバイアスをかけるためのモジュールおよび/または回路908と、入力信号を表すデジタル出力を生成するためのモジュールおよび/または回路910とを含んでもよい。モジュールおよび/または回路910は、入力信号における情報に応答する論理回路に適合するデジタル出力を生成するように調整回路または調整論理912(図7のコンディショナ726も参照されたい)を含むかまたは調整回路または調整論理912と協働してもよい。調整回路また調整論理912は、比較論理、(たとえば、ヒステリシス比較を使用する)二乗(squaring)論理、レベル切替えならびにその他の調整論理および回路を含んでもよい。
【００４５】
前述の手段は、たとえば、受信回路706に組み込まれてもよいレシーバ回路706および結合キャパシタ718の要素の何らかの組合せを使用して実装されてもよい。
【００４６】
開示されたプロセスにおけるステップの特定の順序または階層は、例示的な手法の説明であることを理解されたい。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層が並べ替えられてもよいことを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されることを意味するものではない。
【００４７】
前述の説明は、いかなる当業者も本明細書で説明する様々な態様を実施することが可能になるように記載されている。これらの態様の様々な修正形態は、当業者に容易に明らかになり、本明細書で定義する一般原理は、他の態様に適用されてもよい。したがって、特許請求の範囲は本明細書に示された態様に限定されるものではなく、文言通りの特許請求の範囲に整合するすべての範囲を与えられるべきであり、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「1つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつかの」という用語は1つまたは複数を指す。当業者により知られているか、または後に当業者に知られることになる、本開示全体を通じて説明された種々の態様の要素に対するすべての構造的および機能的均等物は、参照により明確に本明細書に組み込まれ、特許請求の範囲によって包含されることを意図している。さらに、本明細書に開示されたものは、そのような開示が特許請求の範囲において明示的に列挙されているか否かにかかわらず、公共用に提供されることは意図していない。いかなるクレーム要素も、要素が「ための手段」という語句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
【符号の説明】
【００４８】
100  デバイス
102  処理回路
106  通信トランシーバ
108  ASIC
112  メモリデバイス
114  ローカルデータベース
122  アンテナ
126  キーパッド
128  ボタン
200  装置
202  処理回路
204  メモリデバイス
206  通信リンク
206a  ワイヤ
208  共通基準
210  共通基準電圧
300  図
302  通信リンク
304  基準電圧
308  出力信号
310  メモリデバイス
400  図
406  基準電圧
408  最高しきい値電圧
410  最低しきい値電圧
416  サンプルウィンドウ
500  タイミング図
502  第1の状態
504  第2の状態
508  最高基準電圧
510  最低基準電圧
512  しきい値電圧
514  しきい値電圧
516  ボックス
518a  遷移
518b  エッジ
520b  エッジ
522  縦縁部
524  縦縁部
600  アイパターン
602  有効データマスク
604  有効データマスク
610  レシーバ回路
700  回路
702  トランスミッタ
704  伝送線
706  レシーバ回路
708  インピーダンス
712  基準電圧
714  出力信号
716  入力
718  キャパシタ
720  第1のグラフ
722  抵抗器
724  基準電圧
728  抵抗
730  第2のグラフ
740  第2のグラフ
750  第3のグラフ
752  しきい値電圧
754  しきい値電圧
800  フローチャート
900  図
902  処理回路
904  モジュールおよび/または回路
906  モジュールおよび/または回路
908  モジュールおよび/または回路
910  モジュールおよび/または回路
912  調整論理
914  ワイヤ
916  プロセッサ
918  コンピュータ可読記憶媒体
920  バス
【図１】
2016541154.tif 000003
【図２】
2016541154.tif 000004
【図３】
2016541154.tif 000005
【図４】
2016541154.tif 000006
【図６】
2016541154.tif 000007
【図７】
2016541154.tif 000008
【図８】
2016541154.tif 000009
【図９】
2016541154.tif 000010
【図５】
2016541154.tif 000011
【手続補正書】
【提出日】平成28年5月9日(2016.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シングルエンドデータリンクによって接続された2つの集積回路デバイス間でデータを通信するための方法であって、
受信デバイスにおいて前記シングルエンドデータリンクを通じて送信デバイスから入力信号を受信するステップと、
前記入力信号の直流(DC)成分を前記入力信号の交流(AC)成分から分離するステップと、
バイアス信号を取得するために所定のバイアス電圧によって前記AC成分にバイアスをかけるステップと、
前記バイアス信号を前記所定のバイアス電圧と比較することによって前記入力信号における遷移を表すデジタル出力を生成するステップとを含む方法。
【請求項２】
前記デジタル出力は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態間で切り替わる、請求項1に記載の方法。
【請求項３】
前記バイアス信号は、前記デジタル出力を受信する論理回路に適合する論理状態間で前記デジタル出力を切り替えるヒステリシス比較を使用して前記所定のバイアス電圧と比較される、請求項1に記載の方法。
【請求項４】
前記論理状態は、CMOS論理レベルに適合する、請求項3に記載の方法。
【請求項５】
前記DC成分は、キャパシタを使用して前記AC成分から分離される、請求項1に記載の方法。
【請求項６】
前記AC成分にバイアスをかけるステップは、前記キャパシタの出力を前記所定のバイアス電圧に抵抗的に結合するステップを含む、請求項5に記載の方法。
【請求項７】
前記キャパシタは、前記バイアス信号を各遷移間に前記所定のバイアス電圧に対応する電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有する、請求項6に記載の方法。
【請求項８】
前記キャパシタの前記出力は、前記バイアス信号を各遷移間に前記所定のバイアス電圧に対応する電圧レベルに戻すための値として選択された値を有する抵抗器を使用して前記所定のバイアス電圧に抵抗的に結合される、請求項6に記載の方法。
【請求項９】
前記入力信号における遷移は、AC成分において強調される、請求項5に記載の方法。
【請求項１０】
前記AC成分にバイアスをかけるステップは、前記AC成分を前記所定のバイアス電圧を中心として調整するステップを含む、請求項9に記載の方法。
【請求項１１】
前記DC成分が分離され、前記AC成分が前記所定のバイアス電圧によってバイアスをかけられると、前記シングルエンドデータリンクを介したより高い伝送レートが可能になる、請求項1に記載の方法。
【請求項１２】
前記入力信号は、前記シングルエンドデータリンクの伝送線から受信され、前記伝送線は、プリント回路板上のトレース、パッケージ基板、インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を備える、請求項1に記載の方法。
【請求項１３】
2つの集積デバイスを接続するシングルエンドデータリンクと、
受信デバイスにおいて前記シングルエンドデータリンクを通じて送信デバイスから入力信号を受信するための手段と、
前記入力信号の直流(DC)成分を前記入力信号の交流(AC)成分から分離するための手段と、
バイアス信号を取得するために所定のバイアス電圧によって前記AC成分にバイアスをかけるための手段と、
前記入力信号における遷移を表すデジタル出力を生成するための手段であって、前記バイアス信号を前記所定のバイアス電圧と比較することによって前記デジタル出力を生成するように構成される手段とを備える装置。
【請求項１４】
前記デジタル出力は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態間で切り替わる、請求項13に記載の装置。
【請求項１５】
デジタル出力を生成するための前記手段は、前記デジタル出力を受信する論理回路に適合する論理状態間で前記デジタル出力を切り替えるヒステリシス比較によって前記デジタル出力を生成するように構成される、請求項13に記載の装置。
【請求項１６】
前記論理状態は、CMOS論理レベルに適合する、請求項15に記載の装置。
【請求項１７】
前記DC成分は、キャパシタを使用して前記AC成分から分離される、請求項13に記載の装置。
【請求項１８】
前記AC成分にバイアスをかけるための前記手段は、前記キャパシタの出力を前記所定のバイアス電圧に抵抗的に結合するように構成される、請求項17に記載の装置。
【請求項１９】
前記キャパシタは、前記バイアス信号を各遷移間に前記所定のバイアス電圧に対応する電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有する、請求項18に記載の装置。
【請求項２０】
前記キャパシタの前記出力は、前記バイアス信号を各遷移間に前記所定のバイアス電圧に対応する電圧レベルに戻すための値として選択された値を有する抵抗器を使用して前記所定のバイアス電圧に抵抗的に結合される、請求項18に記載の装置。
【請求項２１】
前記入力信号における遷移は、前記AC成分において強調される、請求項17に記載の装置。
【請求項２２】
前記AC成分にバイアスをかけるための前記手段は、前記AC成分を前記所定のバイアス電圧を中心として調整するように構成される、請求項21に記載の装置。
【請求項２３】
前記DC成分が分離され、前記AC成分が前記所定のバイアス電圧によってバイアスをかけられると、前記シングルエンドデータリンクを介したより高い伝送レートが可能になる、請求項13に記載の装置。
【請求項２４】
前記入力信号は、前記シングルエンドデータリンクの伝送線から受信され、前記伝送線は、プリント回路板上のトレース、パッケージ基板、インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を備える、請求項13に記載の装置。
【請求項２５】
シングルエンド伝送線に結合され、前記シングルエンド伝送線を通じて送信デバイスから入力信号を受信するように構成される受信回路と、
前記入力信号における交流(AC)成分から直流(DC)成分を分離するように構成される分離回路と、
バイアス信号を取得するために所定のバイアス電圧によって前記AC成分にバイアスをかけるように適合されたバイアス回路と、
前記バイアス信号を前記所定のバイアス電圧と比較することによって前記入力信号における遷移を表すデジタル出力を生成するように構成される比較論理とを備えるデジタルデバイス。
【請求項２６】
前記比較論理は、相補型金属酸化物半導体(CMOS)論理レベルに適合する論理状態において動作する、請求項25に記載のデジタルデバイス。
【請求項２７】
前記比較論理は、非ゼロ復帰(NRZ)デジタル出力を生成するヒステリシス比較論理を含む、請求項25に記載のデジタルデバイス。
【請求項２８】
前記NRZデジタル出力の論理状態は、CMOS論理レベルに適合する、請求項27に記載のデジタルデバイス。
【請求項２９】
前記DC成分は、キャパシタを使用して前記AC成分から分離される、請求項25に記載のデジタルデバイス。
【請求項３０】
前記バイアス回路は、前記キャパシタの出力を前記所定のバイアス電圧に結合する、請求項29に記載のデジタルデバイス。
【請求項３１】
前記キャパシタは、前記バイアス信号を各遷移間に前記所定のバイアス電圧に対応する電圧レベルに戻すためのキャパシタンスとして選択されたキャパシタンスを有する、請求項30に記載のデジタルデバイス。
【請求項３２】
前記キャパシタの前記出力は、前記バイアス信号を各遷移間に前記所定のバイアス電圧に対応する電圧レベルに戻すための値として選択された値を有する抵抗器を使用して前記所定のバイアス電圧に抵抗的に結合される、請求項30に記載のデジタルデバイス。
【請求項３３】
前記入力信号における遷移は、前記AC成分において強調される、請求項30に記載のデジタルデバイス。
【請求項３４】
前記バイアス回路は、前記AC成分を前記所定のバイアス電圧を中心として調整する、請求項33に記載のデジタルデバイス。
【請求項３５】
前記伝送線は、プリント回路板上のトレース、パッケージ基板、インターポーザ、集積回路上のメタライゼーション、およびワイヤのうちの1つまたは複数を備える、請求項25に記載のデジタルデバイス。
【国際調査報告】
2016541154.tif 000012
2016541154.tif 000013
2016541154.tif 000014