(57)【要約】  装置は、シリアライザ−デシリアライザに関する。そのような装置においては、第１のシリアライザ−デシリアライザ（２１０）は、第１のデータパス（２５１）、データアイパス（２５２）を有する。第１のデータパスは、第１のシリアライザ−デシリアライザの第１のデータ出力インターフェース（２４１）に結合される。第２のシリアライザ−デシリアライザ（２１１）は、第２のデータパス（２６１）を有する。第２のデータパスは、第２のシリアライザ−デシリアライザの第２のデータ出力インターフェース（２４２）に結合される。第１のシリアライザ−デシリアライザのデータアイパスは、第２のシリアライザ−デシリアライザの第２のデータパスに結合される（２２０、２３０）。関連する方法も記載される。
2016541079.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
第１のシリアライザ−デシリアライザを備え、
前記第１のシリアライザ−デシリアライザは、第１のデータパスおよびデータアイパスを有し、
前記第１のデータパスは、前記第１のシリアライザ−デシリアライザの第１のデータ出力インターフェースに結合され、前記装置はさらに、
第２のシリアライザ−デシリアライザを備え、
前記第２のシリアライザ−デシリアライザは、第２のデータパスを有し、
前記第２のデータパスは、前記第２のシリアライザ−デシリアライザの第２のデータ出力インターフェースに結合され、
前記第１のシリアライザ−デシリアライザの前記データアイパスは、前記第２のシリアライザ−デシリアライザの前記第２のデータパスに結合される、装置。
【請求項２】
前記データアイパスは、第１のデータアイパスであり、
前記第２のシリアライザ−デシリアライザは第２のデータアイパスを有する、請求項１に記載の装置。
【請求項３】
前記第１のデータ出力インターフェースに結合される第１の遅延と、
前記第２のデータ出力インターフェースに結合される第２の遅延とをさらに備え、
前記第１の遅延および前記第２の遅延の少なくとも１つは、前記第１のデータ出力インターフェース上の第１の情報と前記第２のデータ出力インターフェース上の第２の情報との間のスキュー調整のために互いに相対的に調整可能である、請求項１または請求項２に記載の装置。
【請求項４】
インターリーブされた情報を提供するために、前記第１の情報および前記第２の情報をインターリーブするために前記第１の遅延および前記第２の遅延に結合されるインターリーバと、
前記インターリーブされた情報を受信するために、前記インターリーバに結合されるアライナとをさらに備える、請求項３に記載の装置。
【請求項５】
前記アライナは、前記第１のデータ出力インターフェース上の前記第１の情報と前記第２のデータ出力インターフェース上の前記第２の情報との間の前記スキュー調整のために調整増分をそこに提供するために前記第１の遅延および前記第２の遅延の少なくとも１つに結合される、請求項４に記載の装置。
【請求項６】
前記第１の遅延は、固定された遅延であり、
前記第２の遅延は、前記第１のデータ出力インターフェース上の前記第１の情報と前記第２のデータ出力インターフェース上の前記第２の情報との間の前記スキュー調整のために調整可能である、請求項３から請求項５のいずれか１項に記載の装置。
【請求項７】
前記第１の遅延および前記第２の遅延は両方、前記第１のデータ出力インターフェース上の前記第１の情報と前記第２のデータ出力インターフェース上の前記第２の情報との間の前記スキュー調整のために一方向のみで調整可能である、請求項３から請求項５のいずれか１項に記載の装置。
【請求項８】
前記データアイパスは、前記データパスに対して非破壊的パスである、請求項１から請求項７のいずれか１項に記載の装置。
【請求項９】
前記データアイパスは、前記第１のデータ出力インターフェースに結合されない、請求項１から請求項８のいずれか１項に記載の装置。
【請求項１０】
前記第１のシリアライザ−デシリアライザの前記データアイパスは、前記第２のシリアライザ−デシリアライザの前記第２のデータパスに前記第２のシリアライザ−デシリアライザのマルチプレクサを通して結合される、請求項１から請求項９のいずれか１項に記載の装置。
【請求項１１】
前記マルチプレクサは、前記第２のシリアライザ−デシリアライザのハード物理コーディングサブレイヤ（「ＰＣＳ」）論理ブロックにある、請求項１０に記載の装置。
【請求項１２】
方法であって、
第１のシリアル情報を第１のシリアライザ−デシリアライザにラインレートで受信することと、
前記第１のシリアル情報を第１のデータパスおよび前記第１のシリアライザ−デシリアライザのデータアイパスの各々上でそれぞれ第１のパラレル情報および第２のパラレル情報を提供するためにオーバーサンプリングすることを備え、
前記第１のデータパスは、前記第１のシリアライザ−デシリアライザの第１のデータ出力インターフェースに結合され、前記方法はさらに、
前記第１のパラレル情報を前記第１のデータ出力インターフェースを介して出力することと、
前記第２のパラレル情報を前記第１のシリアライザ−デシリアライザの前記データアイパスから第２のシリアライザ−デシリアライザの第２のデータパスに提供することとを備え、
前記第２のデータパスは、前記第２のシリアライザ−デシリアライザの第２のデータ出力インターフェースに結合され、前記方法はさらに、
前記第２のパラレル情報を前記第２のデータ出力インターフェースを介して出力することを備える、方法。
【請求項１３】
前記第１のパラレル情報および前記第２のパラレル情報の各々は、実効オーバーサンプリングレートの半分でオーバーサンプリングされる、請求項１２に記載の方法。
【請求項１４】
インターリーブされた情報を提供するために、前記第１のパラレル情報を前記第２のパラレル情報とともにインターリーブすることをさらに備える、請求項１２または請求項１３に記載の方法。
【請求項１５】
前記インターリーブされた情報内の前記第１のパラレル情報と前記第２のパラレル情報との間のスキューための調整量を決定することと、
前記第１のパラレル情報および前記第２のパラレル情報の少なくとも１つの遅延を前記調整量によって前記スキューを低減するために調整することとをさらに備える、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
以下の説明は、集積回路デバイス（「ＩＣ」）に関する。より具体的には、以下の説明は、ＩＣのシリアライザ−デシリアライザ（「ＳＥＲＤＥＳ」）オーバーサンプリングレートに関する。
【背景技術】
【０００２】
背景
受信機シリアライザ−デシリアライザは、オーバーサンプリングデータを処理するために、参照モードにロックされる用途がある。しかし、より高いラインおよびオーバーサンプリングレートの需要が増加するにつれて、そのようなより高いレートでのオーバーサンプリングデータのコストと複雑さも同様に増加している。これは、オーバーサンプリングラインレートを増加させるための回路資源および／または複雑さの点で大幅なコストを追加することを意味している。したがって、追加のリソースを著しく追加することなく、および／または複雑な回路なしに、オーバーサンプリングラインレートを増加させることが望ましく、有用である。
【発明の概要】
【課題を解決するための手段】
【０００３】
概要
この装置は、シリアライザ、デシリアライザに関する。このような装置においては、第１のシリアライザ−デシリアライザは、第１のデータパスおよびデータアイパスを有する。第１のデータパスは、第１のシリアライザ−デシリアライザの第１のデータ出力インターフェースに結合される。第２のシリアライザ−デシリアライザは、第２のデータパスを有する。第２のデータパスは、第２のシリアライザ−デシリアライザの第２のデータ出力インターフェースに結合される。第１のシリアライザ−デシリアライザのデータアイパスは第２のシリアライザ−デシリアライザの第２のデータパスに結合される。
【０００４】
この方法は、シリアライザ−デシリアライザに関する。第１のシリアル情報は、ラインレートで第１のシリアライザ−デシリアライザによって受信される。第１のシリアル情報は、第１のデータパスおよび第１シリアライザ−デシリアライザのデータアイパスの各々上で、第１のパラレル情報および第２のパラレル情報のそれぞれを提供するために、オーバーサンプリングされる。第１のデータパスは、第１のシリアライザ−デシリアライザの第１のデータ出力インターフェースに結合される。第１のパラレル情報は、第１のデータ出力インターフェースを介して出力される。第２のパラレルの情報は、第１のシリアライザ−デシリアライザのデータアイパスから第２シリアライザ−デシリアライザの第２のデータパスに供給される。第２のデータパスは、第２のシリアライザ−デシリアライザの第２のデータ出力インターフェースに結合される。第２のパラレル情報は、第２のデータ出力インターフェースを介して出力される。
【０００５】
図面の簡単な説明
添付の図面は、例示的な装置（複数可）および／または方法（複数可）を示す。しかし、添付の図面は、特許請求の範囲を限定するものではなく、説明と理解のためのみのものである。
【図面の簡単な説明】
【０００６】
【図１】例示的なコラムナフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャを示す簡略ブロック図である。
【図２】例示的なシリアライザ−デシリアライザ（「ＳＥＲＤＥＳ」）システムを示すブロック図である。
【図３】例示的なデスキューワを示すブロック図である。
【図４】例示的な信号を表す信号図である。
【図５】例示的なオーバーサンプリング処理を示すフロー図である。
【発明を実施するための形態】
【０００７】
詳細な説明
以下の説明において、本明細書に記載の特定の実施例のより完全な説明を提供するために、多数の特定の詳細が記載される。これらの実施例の１つまたは複数の他の実施例および／または変形は、以下にすべての具体的な詳細を示すことなしに実施されてもよいことは、当業者には明らかである。他の例において、本明細書の実施例の説明を不明瞭にしないように、周知の特徴は詳細には説明していない。説明を容易にするために、異なる図で同じ番号のラベルが同一の項目を参照するために使用されるが、代替例では、項目は異なっていてもよい。
【０００８】
例示的に、いくつかの図に示される例を説明する前に、さらなる理解のために一般的な紹介が提供される。
【０００９】
シリアライザデシリアライザ（「ＳＥＲＤＥＳ」）は、高速シリアルリンクといった通信に使用される。ＳＥＲＤＥＳを提供するために使用されるトランシーバは、データアイパスを有していてもよい。このようなデータアイパスの説明は、カリフォルニア州サンノゼのザイリンクス社（「ザイリンクス」）によって発行された２０１２年１１月３０日付のホワイトペーパー（ＷＰ４２８バージョン１．０）の、Ｈａｒｒｙ  ＦｕとＲｏｍｉ  Ｍａｙｄｅｒによる「"Ｓｅｒｉａｌ  Ｌｉｎｋ  Ｓｉｇｎａｌ  Ｉｎｔｅｇｒｉｔｙ  Ａｎａｌｙｓｉｓ  ｗｉｔｈ  ＩＢＩＳ−ＡＭＩ  Ｓｉｍｕｌａｔｉｏｎ  ａｎｄ  Ｏｎ−Ｃｈｉｐ  Ｅｙｅ  Ｓｃａｎ  ｆｏｒ  Ｌｏｗ−Ｃｏｓｔ，  Ｈｉｇｈ−Ｖｏｌｕｍｅ  ＦＰＧＡ  Ｔｒａｎｓｃｅｉｖｅｒｓ"（低コスト、高ボリュームＦＰＧＡトランシーバのためのＩＢＩＳ−ＡＭＩシミュレーションおよびオンチップアイスキャンを有するシリアルリンク信号インテグリティ解析」で詳細に見ることができる。また、ザイリンクスによって２０１２年１０月１８日付で発行されたザイリンクスアプリケーションノート（ＸＡＰＰ７４３バージョン１．０）のＭｉｋｅ  ＪｅｎｋｉｎｓとＤａｖｉｄ  Ｈａｈａｓｈｉｎによる「"Ｅｙｅ  Ｓｃａｎ  ｗｉｔｈ  Ｍｉｃｒｏ  Ｂｌａｚｅ  Ｐｒｏｃｅｓｓｏｒ  ＭＣＳ"（Ｍｉｃｒｏ  ＢｌａｚｅプロセッサＭＣＳを有するアイスキャン）」などに記載されるような、ＦＰＧＡのプログラム可能な資源から形成されたマイクロプロセッサを使用するアイスキャンが使用されてもよい。そのようなトランシーバで形成されたＳＥＲＤＥＳのこのようなデータアイまたはアイスキャンパスは、ＦＰＧＡのプログラマブルファブリックには適用されなかったものであり、時にＦＰＧＡプログラマブルリソースまたはＦＰＧＡロジックとも呼ばれる。
【００１０】
しかし、さらに詳細に以下に説明するように、１つのトランシーバの、またはより特定的にはその受信部のデータアイパスを、別のトランシーバの別の受信部の出力パスに結合することにより、１つのＳＥＲＤＥＳのデータアイパスは別のＳＥＲＤＥＳのインターフェースを介してこのようなＦＰＧＡファブリックに効果的に結合するために使用されてもよい。これは、実効オーバーサンプリングレートの分数であるオーバーサンプリングを実行するために使用される実際のクロック周波数で、実効オーバーサンプリングレートを増大させるために使用されることができる。
【００１１】
上記の一般的な理解に留意し、様々なＳＥＲＤＥＳシステムのための構成は、一般に以下に記載される。
【００１２】
上記例の１つ以上がＩＣの特定の種類を使用して本明細書に記載されるので、そのようなＩＣの詳細な説明は以下に提供される。しかし、本明細書に記載された技術の１つ以上から、他の種類のＩＣは、利益を得てもよいことが理解されるべきである。
【００１３】
プログラマブルロジックデバイス（「ＰＬＤ製品」）は、指定の論理機能を実行するようにプログラムすることができる集積回路の周知の種類である。ＰＬＤの一種、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、例示的にはプログラム可能なタイルのアレイを含む。これらのプログラム可能なタイルは、たとえば、入力／出力ブロック（「ＩＯＢ」）、構成可能論理ブロック（「ＣＬＢ」）、専用ランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）、などを含んでもよい。本明細書で使用される場合、「含む」、「含まれる」という用語は、非限定的に含むことを意味する。
【００１４】
各プログラマブルタイルは、例示的には、プログラマブル相互接続およびプログラマブルロジックの両方を含む。プログラマブル相互接続は、例示的にはプログラム可能な相互接続ポイント（「ＰＩＰ」）によって相互接続された様々な長さの配線を多数含む。プログラマブルロジックは、たとえば、関数発生器、レジスタ、算術論理演算、などを含むことができるプログラマブル要素を使用してユーザ設計のロジックを実現する。
【００１５】
プログラマブル相互接続およびプログラマブルロジックは、例示的にはプログラム可能な要素が構成される方法を規定する内部構成メモリセルにコンフィギュレーションデータのストリームをロードすることによってプログラムされる。コンフィギュレーションデータは、メモリから（たとえば、外部ＰＲＯＭから）読み出され、または外部装置によってＦＰＧＡに書き込むことができる。個々のメモリセルの集合的な状態は、その後、ＦＰＧＡの機能を決定する。
【００１６】
ＰＬＤの他の種類は、コンプレックスプログラマブルロジックデバイス、またはＣＰＬＤである。ＣＰＬＤは、ともに接続され、相互接続スイッチマトリクスの入力／出力（「Ｉ／Ｏ」）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）、およびプログラマブルアレイロジック（「ＰＡＬ」）デバイスで使用されるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、コンフィギュレーションデータは、例示的には、不揮発性メモリにオンチップで記憶される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは、不揮発性メモリにオンチップで記憶され、初期構成（プログラム）シーケンスの一部として不揮発性メモリにダウンロードされる。
【００１７】
これらのプログラマブルロジックデバイス（「ＰＬＤ製品」）のすべてのために、装置の機能は、その目的のために装置に提供されるデータのビットによって制御される。データビットは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤのようなスタティックメモリセル）、不揮発性メモリ（たとえば、いくつかのＣＰＬＤのようなフラッシュメモリ）、または他の種類のメモリセルに記憶されることができる。
【００１８】
他のＰＬＤは、装置上で様々な要素をプログラム可能に相互接続する金属層といった処理層を適用することによってプログラムされる。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤはまた、たとえば、ヒューズまたはアンチヒューズ技術を使用して、他の方法で実現することができる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語は、これらの例示的なデバイスを含むが、これらに限定されるものではなく、同様に部分的にのみプログラム可能なデバイスを包含する。たとえば、ＰＬＤの一つの種類は、ハードコードされたトランジスタロジックとハードコードされたトランジスタロジックをプログラム可能に相互接続するプログラマブルスイッチファブリックの組み合わせを含む。
【００１９】
上述したように、高度なＦＰＧＡは、アレイ内のプログラマブル論理ブロックのいくつかの異なる種類を含んでもよい。たとえば、図１は、マルチギガビットトランシーバ（「ＭＧＴ」）１０１、構成可能な論理ブロック（「ＣＬＢ」）１０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）１０３、入力／出力ブロック（「ＩＯＢ」）１０４、構成およびクロッキングロジック（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）１０５、デジタル信号処理ブロック（「ＤＳＰ」）１０６、特殊な入力／出力ブロック（「Ｉ／Ｏ」）１０７（たとえば、コンフィギュレーションポートおよびクロックポート）、およびデジタルクロックマネージャとアナログデジタル変換器とシステム監視ロジックなどの他のプログラマブルロジック１０８とを含む、大規模な数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を示す。いくつかのＦＰＧＡはまた、専用のプロセッサブロック（「ＰＲＯＣ」）１１０も含む。
【００２０】
いくつかのＦＰＧＡでは、各プログラマブルタイルは、隣接する各タイル内の対応する相互接続要素へとおよびそれからの接続を標準化したプログラマブル相互接続要素（「ＩＮＴ」）１１１を含む。したがって、プログラマブル相互接続要素は、図示されたＦＰＧＡのプログラム可能な相互接続構造をともに実現する。図１の上部に含まれる例によって示されるように、プログラマブル相互接続要素１１１はまた、同じタイル内のプログラマブル論理要素へとそれからの接続を含む。
【００２１】
たとえば、ＣＬＢ１０２は、ユーザロジックに加えて、単一のプログラマブル相互接続要素（「ＩＮＴ」）１１１を実現するようにプログラムすることができる構成可能な論理要素（「ＣＬＥ」）１１２を含むことができる。ＢＲＡＭ１０３は、１つまたは複数のプログラム可能な相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）１１３を含むことができる。一般的に、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。描かれた例では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）が使用されることもできる。ＤＳＰタイル１０６は、適した数のプログラマブル相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）１１４を含んでもよい。ＩＯＢ１０４は、プログラマブル相互接続要素１１１のインスタンスに加えて、たとえば、入力／出力論理要素（「ＩＯＬ」）１１５の２つのインスタンスを含んでもよい。当業者には明らかなように、たとえばＩ／Ｏ論理要素１１５に接続される、実際のＩ／Ｏパッドは、例示的に、入力／出力論理要素１１５の領域に限定されない。
【００２２】
描かれた例では、ダイの中央付近の水平方向の面積（図１に示される）は、構成、クロックおよび他の制御論理のために使用される。この水平面積または列から延びる縦の列１０９は、ＦＰＧＡの幅を横切るクロックおよびコンフィギュレーション信号を分配するために使用される。
【００２３】
図１に示したアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な柱状構造を崩壊させる、追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭの複数の列にまたがる。
【００２４】
図１は、単に例示的なＦＰＧＡアーキテクチャを図示することを意図していることに留意されたい。たとえば、行の論理ブロックの数、列の相対的な幅、列の数および順序、列に含まれる論理ブロックの種類、論理ブロックの相対的な大きさの数、および図１の上部に含まれている相互接続／ロジックの実装は、単に例示的なものである。たとえば、ユーザロジックの効率的な実装を促進するために、実際のＦＰＧＡではＣＬＢの複数の隣接する行は、ＣＬＢが現れるところどこにでも通常含まれているが、隣接するＣＬＢの行数は、ＦＰＧＡの全体の大きさに応じて変化する。
【００２５】
図２は、例示的なシリアライザ−デシリアライザ（「ＳＥＲＤＥＳ」）システム２００のブロック図である。ＳＥＲＤＥＳシステム２００は、そのトランシーバを使用する、図１のＦＰＧＡ１００に実装されてもよい。しかし、ＳＥＲＤＥＳシステム２００は、より一般的にＳＥＲＤＥＳ２１０およびＳＥＲＤＥＳ２１１のように、２つ以上のＳＥＲＤＥＳを有する任意のＩＣに実装されてもよい。この例では、ＳＥＲＤＥＳ２１０およびＳＥＲＤＥＳ２１１は、受信機ＳＥＲＤＥＳである。
【００２６】
各ＳＥＲＤＥＳ２１０および２１１は、それぞれ、入力データ信号２０１および２０２を受信するデータ入力パスを有している。各ＳＥＲＤＥＳ２１０および２１１は、クロックデータリカバリ（「ＣＤＲ」）論理ブロック２１２と、一般的にフリップフロップ、ＦＦ２１３またはＦＦ２１４として示されるようなレジスタの対と、一般的にＳＩＰＯ２１５およびＳＩＰＯ２１６として示されるようなシリアル入力−パラレル出力変換器（「ＳＩＰＯＳ」）の対と、アイスキャン制御論理ブロック２１７と、先入れ先出しバッファ（「ＦＩＦＯ」）２１８とを含む。この例では、アイスキャン制御ロジック２１７は、例示的にＸＯＲゲート２２１およびカウンタ２２２を含むものとして描かれているが、このまたは他の回路はさらに、アイスキャン制御ロジック２１７を提供するために使用されてもよい。追加的に、ＳＥＲＤＥＳ２１０はＦＰＧＡファブリック２４０へのデータ出力インターフェース２４１を有しており、ＳＥＲＤＥＳ２１１はＦＰＧＡファブリック２４０へのデータ出力インターフェース２４２を有している。ＦＰＧＡファブリック２４０は、例示的に２つの別々のブロックとして示され、いくつかの実装では解析（パース）されるものの、一般にＦＰＧＡファブリック２４０は、データ出力インターフェース２４１および２４２を介してアクセス可能なプログラム可能なリソースの複数のアレイを含むアレイと考えられてもよい。
【００２７】
過去のＳＥＲＤＥＳとは対照的に、ＳＥＲＤＥＳ２１０および２１１は、ＳＥＲＤＥＳ対ＳＥＲＤＥＳパス２２０と、マルチプレクサ２３０の追加を介して互いに結合される。この例では、専用のマルチプレクサ２３０は、ＳＥＲＤＥＳ２１１のデータ出力パスに追加されるが、別の構成では、マルチプレクサ２３０は、２つのＳＥＲＤＥＳの間のグルーロジックとして提供されてもよい。また、ＳＥＲＤＥＳ２１０は、必要に応じて、別のＳＥＲＤＥＳ（図示せず）に結合するため、または各同一のＳＥＲＤＥＳを形成するために、別のマルチプレクサ２３０で構成されてもよい。
【００２８】
ＳＥＲＤＥＳ２１０および２１１は、それぞれ、制御信号２０３−０および２０３−１を参照するためのユーザーロックを受信してもよく、ならびにユーザ探索相（「ＥＰ」）制御信号２０４および２０５それぞれをそれらのそれぞれのＣＤＲの論理ブロック２１２へ受信してもよい。このような制御信号に応答して、各ＣＤＲ論理ブロック２１２は、たとえば、ＳＰ信号２０６といったサンプリング位相（「ＳＰ」）信号と、たとえば、ＥＰ信号２０７といった、探索相（「ＥＰ」）信号とを提供してもよい。
【００２９】
ＳＥＲＤＥＳ２１０を参照すると、ＳＰ信号２０６は、オーバーサンプリング周波数でサンプリングするためにＦＦ２１３に入力されたデータ信号２０１からのデータをクロックするために使用されてもよい。入力データ信号２０１からの入力データは、ＦＦ２１３へのデータ入力として提供されてもよい。さらに、ＳＰ信号２０６は、ＦＦ２１３のクロック入力として提供されてもよい。このように、入力データ信号２０１からのデータは、オーバーサンプリングのためのＳＰ信号２０６によって、ＦＦ２１３からクロック入力または出力されてもよい。換言すれば、入力データ信号２０１からのデータは、ＳＰ信号２０６のＳＰセットでオーバーサンプリングされてもよい。ＦＦ２１３からのシリアルデータ２０８は、ＳＩＰＯ２１５への入力として提供され、ＳＩＰＯ２１５からのデシリアル化される情報（「パラレルデータ」）２０９は、ＦＩＦＯ２１８およびアイスキャン論理ブロック２１７へのデータ入力として提供される。シリアル入力データクロックおよびより低速のパラレルデータ出力クロック（どちらも例示的に明確にするために示されていない）は、シリアルデータ２０８のクロック入力とパラレルデータ２０９へのクロック出力のためにそれぞれ使用されてもよい。ＦＩＦＯ２１８は、インターフェース２４１を介してＦＰＧＡファブリック２４０へそのようなデータを提供するために、パラレルデータ２０９からのデータを入力および出力するためにクロックされてもよい（明確にするために図示せず）。
【００３０】
ＳＥＲＤＥＳ２１０の参照を続けて、ＥＰ信号２０７は、オーバーサンプリング周波数で、すなわちＦＦ２１３を用いてオーバーサンプリングするために使用されるものと同じ周波数で、サンプリングするために入力されたデータ信号２０１からＦＦ２１４にデータをクロックするために使用されることができる。この周波数は、本明細書に記載したような理由のために実効オーバーサンプリング周波数の分数であってもよい。入力データ信号２０１からの入力データは、ＦＦ２１４へのデータ入力として提供することができる。さらに、ＥＰ信号２０７は、ＦＦ２１４にクロック入力として提供されてもよい。したがって、入力データ信号２０１からのデータは、オーバーサンプリングのためにＥＰ信号２０７によってＦＦ２１４へクロック入力またはクロック出力されることができる。換言すれば、入力データ信号２０１からのデータは、ＥＰ信号２０７のＥＰのセットでオーバーサンプリングされてもよい。ＦＦ２１４からのシリアルデータ２２８は、ＳｌＰＯ２１６への入力として提供され、ＳｌＰＯ２１６からのデシリアライズ情報（「パラレルデータ」）２２９は、ＳＥＲＤＥＳ２１１のマルチプレクサ２３０およびＳＥＲＤＥＳ２１０のアイスキャン論理ブロック２１７へのデータ入力として提供される。シリアル入力データクロックおよびより低速のパラレルデータ出力クロック（どちらも明確にするために示されていない）は、前述のように、シリアルデータ２２８およびクロック出力パラレルデータ２２９それぞれをクロックするために使用されてもよく、このようなクロックは、ＳｌＰＯ２１５のクロック入力側と出力側に対して使用されるものと同じであってもよい。
【００３１】
上述したように、ＳＥＲＤＥＳ２１０は、一般に、データパス２５１とデータアイパス２５２とを有している。データアイパス２５２が、ＦＰＧＡファブリック２４０にデータを提供することを防ぐことなく、パラレルデータ２２９からそのようなデータを受信するように有効に結合されるので、データアイパス２５２は、無中断または非破壊のアイスキャンパスである。また、しかしＳＥＲＤＥＳ対ＳＥＲＤＥＳパス２２０の追加のために、データアイパス２５２は、ＦＰＧＡファブリック２４０に結合されていない。特に、データアイパス２５２は、ＳＥＲＤＥＳ２１０のデータ出力インターフェース２４１に結合されておらず、データアイパス２５２はＳＥＲＤＥＳ２１０の一部である。
【００３２】
ＳＥＲＤＥＳ２１１は、ＳＥＲＤＥＳ２１０と同様であるので、同一の説明はその明瞭性および限定しない目的のために繰り返されない。ＳＥＲＤＥＳ２１１は、ＳＥＲＤＥＳ２１０のＳｌＰＯ２１６からパラレルデータ２２９の出力を受け取るようにマルチプレクサ２３０と結合され、そのようなパラレルデータ２２９は、ＳＥＲＤＥＳ対ＳＥＲＤＥＳパス２２０を介してマルチプレクサ２３０へのデータ入力として提供される。マルチプレクサへの別の入力２３０は、ＳｌＰＯ２１５からＳＥＲＤＥＳ２１１のパラレルデータ出力であるが、明瞭性および限定しない目的のために、この入力は、この実装中で使用されていない。制御選択信号２３１は、それへの入力間で選択するためにマルチプレクサ２３０を設けられる。この実装では、制御選択信号２３１は、マルチプレクサ２３０からの出力のためのＳＥＲＤＥＳ対ＳＥＲＤＥＳパス２２０上でパラレルデータ２２９を選択するために設定される。マルチプレクサ２３０からのパラレルデータ２２９の出力は、ＳＥＲＤＥＳ２１１のＦＩＦＯ２１８に入力される。ＳＥＲＤＥＳ２１１のＦＩＦＯ２１８からのパラレルデータ２２９の出力は、データ出力インターフェース２４２を介してＦＰＧＡファブリック２４０に提供されてもよい。したがって、ＳＥＲＤＥＳ２１１のデータパス２６１は、ＦＰＧＡファブリック２４０へのデータアイパス２５２の一部に有効に結合するために、部分的に使用されてもよい。任意にＳＥＲＤＥＳ２１１は、ＳＥＲＤＥＳ２１１と同一または同様の、別のＳＥＲＤＥＳに結合するＳＥＲＤＥＳ対ＳＥＲＤＥＳパス２５３を有していてもよく、このため、データアイパス２６２は任意に、ＦＰＧＡファブリック２４０に対して別のインターフェースに結合するためのそのような他のＳＥＲＤＥＳのデータパスに結合されてもよい。
【００３３】
一部の用途は、少なくともいくつかの入来データのオーバーサンプリングを伴うが、オーバーサンプリングレートまたは乗算器は、用途ごとに異なる場合がある。オーバーサンプリングの使用例は、ギガビット対応の受動光ネットワーク（「ＧＰＯＮ」）用途用のバーストＣＤＲであるが、しかし、オーバーサンプリングデータのための多くの用途がある。限定ではなく例として明瞭にするために、５倍（「５×」）のオーバーサンプリングレートが使用されることを仮定するものとする。従来、アナログデータは、たとえば、１ビットのアナログ−デジタル変換器などのアナログ−デジタル変換器（「ＡＤＣ」）にデジタルデータを提供するために入力される。受信データレートまたはラインレートが毎秒１０ギガビット（「Ｇｂ／ｓ」）である場合、そのようなＡＤＣは従来、５０Ｇｂ／秒のオーバーサンプリングデータレートを提供するのに十分な周波数でクロックされなければならないだろう。同じデータが複数のストリームに設けられている場合には、そのようなオーバーサンプリングレートは、ストリームの数分の一に低減されてもよい。これはオーバーサンプリングクロック周波数を減少させるために使用されてもよく、このことはかなり複雑さを低減する、あるいはさらにＦＰＧＡで以前に実現可能ではないいくつかのオーバーサンプリング用途を実行可能にする。上記の例では、２５Ｇｂ／ｓのオーバーサンプリングデータレートは、１つの相であってもよく、２５Ｇｂ／ｓの別のオーバーサンプリングデータレートは１８０度離れた別の相であってもよく、そのようなオーバーサンプリングデータストリームは、５０Ｇｂ／ｓの等価なオーバーサンプリングデータレートを有する単一のオーバーサンプリングデータストリームを提供するために組み合わされることができる。
【００３４】
マルチプレクサとＳＥＲＤＥＳとＳＥＲＤＥＳ対ＳＥＲＤＥＳパスの追加は、追加回路の著しい量を伴わず、ＩＣ上のＦＰＧＡインターフェースへの出力ＳＥＲＤＥＳＦＩＦＯの１対１の比率を維持する。また、このような変化は、特にＳＥＲＤＥＳ２１１のハードマクロまたはハードウェアのような、専用論理回路として、物理コーディングサブレイヤ（「ＰＣＳ」）レベル内に完全に実装されてもよい。ＳＥＲＤＥＳの物理媒体アタッチメント（「ＰＭＡ」）部分への変更は行われる必要はない。ＦＰＧＡファブリックインタフェースに追加的なＳＥＲＤＥＳは、追加されないので、その１対１の比率が維持される。したがって、マルチプレクサ２３０とＳＥＲＤＥＳとＳＥＲＤＥＳ対ＳＥＲＤＥＳパス２２０を追加するための費用の額は、オーバーサンプリングクロック周波数を有効に半分に減少させるというさらなる利点と比較して、重要ではないかもしれない。また、以下にさらに詳細に記載されるように、インターフェース２４１および２４２上のデータは、位相がずれているが、同じデータである。
【００３５】
上記に沿って、データアイパス２５２は、たとえば、入力データ信号２０１のデータをサンプリングするための最適なサンプリング位相を決定するために使用されることができる。そのような最適なサンプリング位相のセットを用いて、ＣＤＲロジック２１２は、最適なサンプリング位相セットから１８０°位相がずれたＥＰを設定するために使用されてもよい。換言すると、ＥＰは、このような最適なＳＰが設定されるいずれの場所でも、最適なＳＰから離れて単位インターバル（「ＵＩ」）の１／２に設定されるように調節可能である。より一般的には、ＥＰは調整可能であり、正確にＵＩ／２、またはデータアイの非対称性に起因してＳＰに関して位相ずれしてわずかに異なってもよいため、その近辺に設定してもよい。したがって、ＳＰでのデシリアライズデータは、インターフェース２４１を介して、ＦＰＧＡファブリック２４０に出力され、ＥＰを通るそのような同じデシリアライズデータは、ＦＰＧＡファブリック２４０に出力することができ、そのようなＥＰは、そのようなＳＰと比較してＵＩの５０％離れて設定されてもよい。これは、同等のオーバーサンプリングデータスループットが、単一ＳＥＲＤＥＳのインターフェース、またはより具体的には、受信機（「ＲＸ」）ＳＥＲＤＥＳを倍増することなく、単一ＳＥＲＤＥＳの２倍にされることを可能とする。明瞭性および限定しない目的のために、パラレルデータ２０９およびパラレルデータ２２９は、以下ではＳＰパラレルデータ２０９およびＥＰパラレルデータ２２９と呼ばれる。
【００３６】
ＳＰパラレルデータ２０９およびＥＰパラレルデータ２２９は、それぞれＦＰＧＡファブリック２４０にインターフェース２４１および２４２を結合するために、異なるＦＩＦＯ２１８を通り、そのようなデータは、もはやＦＰＧＡファブリックレベルで整列されていない。換言すれば、ＳＥＲＤＥＳ２１０または２１１のクロックドメインのＦＩＦＯ２１８の入力クロック側のパラレルデータクロックドメインから、そのようなＦＰＧＡファブリック２４０のクロックドメインのＦＩＦＯ２１８の出力クロック側のパラレルデータクロックドメインに進むとき、インターフェース２４１と２４２との間などのデータのずれがあってもよい。ＦＩＦＯ２１８からデータをクロック出力するために、ＦＰＧＡファブリック２４０からのクロック信号が、この例では使用される。このようなクロック信号は、ＦＰＧＡファブリック２４０のクロックツリーに沿って伝播してもよく、同じ周波数でもわずかなクロック信号伝搬遅延によるインターフェース２４１および２４２上のデータ間の位相のずれがあってもよい。これらに沿って、ＳＥＲＤＥＳ２１０および２１１は、互いに独立して動作するように構成されてもよく、したがって、インターフェース２４１および２４２は、位相整列操作のために結合されなくてもよい。高周波用途のために、わずかなずれは、重要であり得る。この位置ずれは、さらにマルチプレクサ２３０によって引き起こされるタイミング差、ＳＥＲＤＥＳ対ＳＥＲＤＥＳパス２２０、および／またはＳＥＲＤＥＳ２１０と２１１との差によるものであり得る。しかしながら、たとえ２つのＳＥＲＤＥＳが互いに異なってよくても、マルチプレクサ２３０、ＳＥＲＤＥＳ対ＳＥＲＤＥＳパス２２０、およびＳＥＲＤＥＳ２１１のＦＩＦＯ２１８のみがＳＥＲＤＥＳ２１０から離れて設定され、このためずれが重要となり得る高周波用途では、このようなずれの可能性は、実質的ＳＥＲＤＥＳ２１０の唯一のＣＤＲ論理ブロック２１２と、唯一の入力データストリームの入力がそのようなＳＥＲＤＥＳ２１０に使用されるために削減されるということを理解されるべきである。
【００３７】
図３は、例示的なデスキューワ３４０を示すブロック図である。デスキューワ３４０は、ＳＥＲＤＥＳ対ＦＰＧＡファブリック境界３１０のＦＰＧＡファブリック側のＦＰＧＡファブリック２４０のプログラム可能な資源でインスタンス化することができる。これらに沿って、デスキューワ３４０は、ＦＰＧＡファブリック２４０において全体的にまたは部分的にインスタンス化されるユーザアプリケーション３１４と、ＳＥＲＤＥＳ２１０、２１１それぞれのインターフェース２４１および２４２との間に結合されてもよい。デスキューワ３４０は、遅延３１１、遅延３１２、インターリーバ３１５、およびアライナ３１３を含み、遅延３１１、遅延３１２、インターリーバ３１５、およびアライナ３１３のそれぞれのいくつかまたはすべては、ＦＰＧＡファブリック２４０のプログラム可能な資源でインスタンス化されてもよい。
【００３８】
ＳＰパラレルデータ２０９は、データ出力インターフェース２４１を介してそれに結合されたアライナ２４０の固定されたデジタル遅延３１１に提供され、ＥＰパラレルデータ２２９は、データ出力インターフェース２４２を介してそれに結合されたアライナ２４０のプログラム可能なデジタル遅延３１２へ提供される。ＳＥＲＤＥＳ２１０および２１１のそれぞれのＦＩＦＯ２１８は、ＳＥＲＤＥＳ対ＦＰＧＡファブリック境界３１０のＦＰＧＡファブリック２４０側からそのＳＥＲＤＥＳ側のそのようなＦＩＦＯに提供されるクロック信号３３３に応答して、その出力側でクロックすることができる。より一般的には、遅延３１１および３１２の少なくとも一方は、データ出力インターフェース２４１からの第１の情報とデータ出力インターフェース２４２からの第２の情報の間のスキュー調整のために、互いに対して調整可能である。したがって、たとえば、両方の遅延がプログラム可能であってもよく、一方は基準を提供するために固定値に設定される。したがって、明瞭さおよび限定しない目的のために、データ出力インターフェース２４１を介してＳＥＲＤＥＳ２１０に結合された固定遅延３１１を参照として使用されるものとする。
【００３９】
固定されたデジタル遅延３１１はＳＰデータ３０１を出力し、プログラム可能なデジタル遅延３１２はＥＰデータ３０２を出力する。ＳＰデータ３０１およびＥＰデータ３０２は両方、パラレルデータ２０９および２２９のそれぞれに並列に設けられたビットシリアルデータであり、このため、前述のように、両方のストリームは互いに対して１８０度または０．５ＵＩ位相ずれする。しかし、データ出力インターフェース２４１および２４２それぞれに結合されたＦＩＦＯ２１８は、互いに対してＵＩの分数のスキューを有していてもよく、ＵＩの分数は、値「Ｘ」である。
【００４０】
遅延３１１および３１２からそれぞれＳＰデータ３０１およびＥＰデータ３０２がデスキューワ３４０のインターリーバ３１５への入力として提供され、インターリーバ３１５は、インターリーブされたデータ３０３といったインターリーブ情報を提供するために、たとえばＳＰデータ３０１およびＥＰデータ３０２などの情報をインターリーブするように構成される。たとえば、Ｎビット幅であるＳＰデータ３０１およびＥＰデータ３０２のそれぞれについて、インターリーバ３１５からの出力として提供されるビットインターリーブされたデータ３０３は、２Ｎビット幅であってもよい。このようなインターリーブされたデータ３０３は、インターリーバ３１５に結合されたユーザアプリケーション３１４に提供することができ、そのようなインターリーブされたデータ３０３は、インターリーバ３１５に結合されたデスキューワ３４０のアライナ３１３に入力として提供される。
【００４１】
アライナ３１３は、任意の調整信号３０５を介して調整を提供するために、プログラム可能なデジタル遅延３１１に任意に接続されてもよく、ＳＰとＥＰデータの両方は、遅延調整される。再び、しかし、明瞭さおよび限定しない目的のために、遅延３１１が固定デジタル遅延であると仮定するものとする。アライナ３１３は、調整信号３０４を介してプログラム可能または調整可能なデジタル遅延３１２に調整増分Ｘを提供するように構成される。調整増分Ｘは、データ出力インターフェース２４１上の情報とデータ出力インターフェース２４２上の情報、特にそれぞれパラレルデータ２０９とパラレルデータ２２９との間のスキュー調整である。遅延３１１および３１２の両方が、インターフェース２４１および２４２内のデータのスキュー調整のために、それぞれ調整信号３０５および３０４に応答して調節可能である場合、そのようなスキュー調整は、データ出力インターフェース２４１上の情報とデータ出力インターフェース２４２上の情報との間の一方向のみにされてもよい。
【００４２】
ＦＰＧＡファブリックレベルでは、互いに１８０度位相ずれした２つのオーバーサンプリングデータストリームのスキューはＸ．５ＵＩであってもよく、Ｘは、ＵＩの分数を表す目盛りの未知の整数であってもよい。再び、このような関係の０．５ＵＩの部分は前述のように、ＥＰデータ２２９をＳＰデータ２０９に対して設定することによって保証することができる。したがって、Ｘは、−Ａから＋Ａの、限られた範囲内で検索されてもよく、遅延Ａは、ＦＩＦＯ２１８の構造によって規定されるような、有効に可能な最大スキューである。これに沿って、遅延３１１の固定された遅延は、ＵＩのＡ／２、またはＡ／２×ＵＩであってもよい。起動時に、データの存在下で、Ｘのすべての可能な値は、インターリーブデータ３０３を使用してアライナ３１３によってスキャンされることができる。そのようなデータのいずれの間違った設定も、インターリーブされたオーバーサンプリングデータ内の少なくとも１つの「１０１」または「０１０」の存在下に現わされてもよい。したがって、アライナ３１３は、インターリーブされたオーバーサンプリングデータが誤ったパターンを示さないように、Ｘの値を選択することができる。一旦アライナ３１３が問題のパターンを示さないように遅延３１２の遅延を調整すると、この時点で、ロック信号３０６は、必要に応じてアライナ３１３によってアサートされユーザアプリケーション３１４に提供されてもよく、このようなロック信号３０６は、ユーザアプリケーション３１４に提供されたオーバーサンプリングされたインターリーブデータ３０３が有効であることを示すために使用されてもよい。
【００４３】
実行時に、無効なパターン「１０１」と「０１０」の存在は、アライナ３１３によってインターリーブされたオーバーサンプリングデータ３０３内で継続的に検索されてもよい。整列が失われてしまうまで、このようなパターンのいずれもが表わされないために、正しい整列は、各起動時に提供され得、そのような正確な整列が動作中の時間にわたって維持されるようにチェックされてもよい。
【００４４】
限定ではなく例として明確にする目的のために、図４は、例示的な信号４００を描いた信号図である。信号４００は、さらに、図２〜図４を同時に参照して説明される。
【００４５】
入力データ信号２０１の受信データは、たとえば、一般的にＦＦ２１３またはＦＦ２１４として示される、それぞれ１ビットＡＤＣのような、第１および第２のオーバーサンプラによってサンプリングされる。そのようなオーバーサンプラからの出力は、それぞれシリアルデータ２０８およびシリアルデータ２２８と考えることができる。この例では、入力データ信号２０１は、時刻４２０までローレベル４０１にあり、時刻４２０とその後の時刻４３０の間、入力データ信号２０１は論理ハイレベル４０２にある。最後にこの例では、入力データは、時刻４３０の後ローレベル４０１にある。時刻４２０の前に、そのようなＦＦ２１３とＦＦ２１４によって取得された各論理ローレベル４０１のサンプルに対して、論理０ビット４１０がサンプリングされ、時刻４２０の後、時刻４２０の前に、そのようなＦＦ２１３とＦＦ２１４によって取得された各論理ローレベル４０２のサンプルについて、論理１ビット４１０がサンプリングされる。最後に、時刻４３０の後、このようなＦＦ２１３とＦＦ２１４で取得された各論理ローレベル４０１のサンプルについて、論理０ビット４１０がサンプリングされる。
【００４６】
思い出すべきは、そのようなデータはオーバーサンプリングされ、このため、複数のサンプリングされたビットは、単一のデータビットを表すことである。パラレルデータ２０９および２２９のｎ番目のビットの２つはいずれも、互いに、すなわちＳＰパラレルデータ２０９−ｎおよびＥＰパラレルデータ２２９−ｎと比較されてもよい。このようなＳＰパラレルデータのｎ番目のビット位置２０９−ｎおよびＥＰパラレルデータ２２９−ｎが互いに対して、スキューされていない、または少なくとも有意にスキューされていない場合は、たとえば「１０１」または「０１０」のビットパターンなどを有さない上の例のようなオーバーサンプリングされたインターリーブデータ３０３−ｎのように、ｎ番目のビットといった位置にあるインターリーブされたデータ３０３は「１０１」または「０１０」のビットパターンを有さない。しかし、ＦＩＦＯに起因してオーバーサンプリングデータに対してｎ番目のようなビット位置間にデジタル遅延が挿入される場合、そのようなオーバーサンプリングされたインターリーブデータ３０３−Ｎは、少なくとも「１０１」または「０１０」のビットパターンを有する。オーバーサンプリングされたインターリーブデータ３０３−ｎでは、そのようなオーバーサンプリングインターリーブされたデータ３０３−ｎは、「０１０」のビットパターン４０４の下部の例では、たとえば、ＳＥＲＤＥＳ２１０のＦＩＦＯ２１８の出力に対して遅延されていること、またはそのようなｎ番目のビット位置においてＳＥＲＤＥＳ２１１のＦＩＦＯ２１８の出力がより一般的にスキューされていることを示す。もちろん、遷移時刻４２０または４３０のいずれかまたは両方で起こり得るスキューを示すそのような誤ったパターンの他の例が可能である。限定ではなく例として明瞭にするために、最大スキューＡは、プログラマブル遅延の６目盛りまたは増分で表すことができるＵＩの最大１０分の１値であり、そして、アライナ３１３は、「１０１」パターンと「０１０」パターンがオーバーサンプリングされた各インターリーブデータ３０３の任意のｎビット目のレーンに表わされないように選択するために、そのような６の増分それぞれについて正遅延方向に、およびそのような６の増分それぞれについて負の遅延方向に、調整信号３０４を介して遅延を調整するように構成することができる。
【００４７】
スキャンアイについて１つだけのＥＰが記載されたものの、他の構成ではスキャンアイのために複数のサンプリング位相が利用可能であってもよい。そのような構成では、そのような複数のスキャンアイのサンプリング位相はそれぞれ、データがオーバーサンプリングされるレートをさらに低減するためにそのデータインタフェースを使用するための他のＳＥＲＤＥＳに提供することができ、そのようなオーバーサンプリングデータパスは、実際のサンプリングレートよりも高い倍数の実効サンプリングレートでオーバーサンプリングされたデータを提供するために組み合わされることができる。従来、ＳＥＲＤＥＳの受信機に対して、最大オーバーサンプリングデータレートは最大データレートと等しい。しかし本明細書に記載したように、ＳＥＲＤＥＳ受信機の最大オーバーサンプリングデータレートは、ＳＥＲＤＥＳ受信機の最大データレートのスキャンアイのサンプリング位相の倍数である。
【００４８】
図５は、例示的なオーバーサンプリングプロセス５００を示すフロー図である。オーバーサンプリングプロセス５００は、さらに図２、図３、および図５を同時に参照して説明される。
【００４９】
５０１では、たとえば、ＳＥＲＤＥＳ２１０によって受信された入力データ信号２０１といった、第１のシリアル情報は、ラインレートで第１のシリアライザ−デシリアライザによって受信されてもよい。５０２では、そのような第１のシリアル情報は、第１のデータパスおよびそのような第１のシリアライザ−デシリアライザのデータアイパスの各々の上で、第１のパラレル情報および第２のパラレルの情報をそれぞれ提供するために、オーバーサンプリングされてもよい。このオーバーサンプリングは、ＳＰパラレルデータ２０９およびＥＰパラレルデータ２２９を提供するために、パス２５１および２５２上でそれぞれＳＩＰＯＳ２１５および２１６によるデシリアライズ化を用いてＦＦ２１３および２１４によって実行されてもよい。第１のパラレル情報およびそのような第２のパラレル情報の各々は、実効オーバーサンプリングレートの半分でオーバーサンプリングされてもよい。再び、そのようなデータパス２５１は、ＳＥＲＤＥＳ２１０のデータ出力インターフェース２４１に結合される。
【００５０】
５０３では、５０２で提供されるそのような第１のパラレル情報は、たとえば、インターフェース２４１などの第１のデータ出力インターフェースなどを介して出力されてもよい。５０４では、５０２で提供されるそのような第２のパラレル情報は、ＳＥＲＤＥＳ２１０のデータアイパス２５２からＳＥＲＤＥＳ２１１のデータパス２６１のように、第１のシリアライザ−デシリアライザのようなデータアイパスから、別のシリアライザ−デシリアライザの第２のデータパスに出力されてもよい。再び、そのようなデータパス２６１は、ＳＥＲＤＥＳ２４２のデータ出力インターフェース２４２に結合される。
【００５１】
５０５では、５０４で提供されるそのような第２のパラレル情報は、たとえば、データ出力インターフェース２４２のような、第２のデータ出力インターフェースを介して出力されてもよい。５０６では、そのような第１のパラレル情報は、インターリーブ情報を有効なオーバーサンプリングレートで提供するために、そのような第２のパラレル情報を用いてインターリーブされてもよい。５０７において、調整量は、５０６で提供されたそのようなインターリーブされた情報において、５０２で提供されたそのような第１のパラレルの情報と５０３で提供されたそのような第２のパラレルの情報との間のスキューに対して調整するために、決定されてもよい。５０８では、少なくとも１つのそのような第１のパラレル情報およびそのような第２のパラレル情報の遅延は、スキューを低減するために５０７で決定されたような調整量によって調整されてもよい。
【００５２】
追加リソースおよび／または複雑な回路を著しく追加することなく、オーバーサンプリングラインレートを増加させるための装置が記載された。そのような装置においては、第１のシリアライザ−デシリアライザは、第１のデータパスおよびデータアイパスを有する。第１のデータパスは、第１のシリアライザ−デシリアライザの第１のデータ出力インターフェースに結合される。第２のシリアライザデシリアライザは、第２のデータパスを有している。第２のデータパスは、第２のシリアライザ−デシリアライザの第２のデータ出力インターフェースに結合される。第１のシリアライザ−デシリアライザのデータアイパスは第２のシリアライザ−デシリアライザの第２のデータパスに結合される。
【００５３】
そのような装置では、以下の１つ以上がまた適用されてもよい。データアイパスは、第１のデータアイパスであることができ、第２のシリアライザ−デシリアライザは、第２のデータアイパスを有することができる。装置はさらに、第１のデータ出力インターフェースに結合された第１の遅延と第２のデータ出力インターフェースに結合された第２の遅延を含むことができ、第１の遅延および第２の遅延の少なくとも１つは、第１のデータ出力インターフェース上の第１の情報と第２のデータ出力インターフェース上の第２の情報との間のスキュー調整ために互いに相対的に調整可能である。装置はさらに、インターリーブされた情報を提供するために、第１の情報および第２の情報をインターリーブするために第１の遅延および第２の遅延に結合されるインターリーバと、インターリーブされた情報を受信するために、インターリーバに結合されるアライナとを備えることができる。アライナは、第１のデータ出力インターフェース上の第１の情報と第２のデータ出力インターフェース上の第２の情報との間のスキュー調整ために調整増分をそこに提供するために第１の遅延および第２の遅延の少なくとも１つに結合されることができる。第１の遅延は、固定された遅延であることができ、第２の遅延は、第１のデータ出力インターフェース上の第１の情報と第２のデータ出力インターフェース上の第２の情報との間のスキュー調整のために調整可能であることができる。第１の遅延および第２の遅延は両方、第１のデータ出力インターフェース上の第１の情報と第２のデータ出力インターフェース上の第２の情報との間のスキュー調整のために一方向のみで調整可能であることができる。第１の遅延、第２の遅延、インターリーバ、およびアライナそれぞれのすべてまたは一部は、プログラマブルな資源でインスタンス化されることができる。プログラム可能なリソースは、フィールドプログラマブルゲートアレイ装置とされることができる。第１のデータ出力インターフェースと第２のデータ出力インターフェースは、プログラマブルリソースの配列に結合するためとすることができる。プログラム可能なリソースの配列は、フィールドプログラマブルゲートアレイ装置とされることができる。データアイパスはデータパスに対して非破壊的パスとされることができる。データアイパスは第１のデータインタフェースに結合されないことができる。第１のシリアライザ−デシリアライザのデータアイパスは、第２のシリアライザ−デシリアライザの第２のデータパスに第２のシリアライザ−デシリアライザのマルチプレクサを通して結合されることができる。マルチプレクサは、第２のシリアライザ−デシリアライザのハード物理コーディングサブレイヤ（「ＰＣＳ」）論理ブロックにあることができる。
【００５４】
関連する方法もまた記載された。第１のシリアル情報は、第１のシリアライザ−デシリアライザによってラインレートで受信される。第１のシリアル情報は、第１のデータパスおよび第１のシリアライザ−デシリアライザのデータアイパスの各々上でそれぞれ第１のパラレル情報および第２のパラレル情報を提供するためにオーバーサンプリングされる。第１のデータパスは、第１のシリアライザ−デシリアライザの第１のデータ出力インターフェースに結合される。第１のパラレル情報は、第１のデータ出力インターフェースを介して出力される。第２のパラレル情報は、第１のシリアライザ−デシリアライザのデータアイパスから第２のシリアライザ−デシリアライザの第２のデータパスに提供される。第２のパラレル情報は、第２のシリアライザ−デシリアライザの第２のデータ出力インターフェースに結合される。第２のパラレル情報は、第２のデータ出力インターフェースを介して出力される。
【００５５】
そのような方法では、以下の１つ以上が適用されてもよい。第１のパラレル情報および第２のパラレル情報の各々は、実効オーバーサンプリングレートの半分でオーバーサンプリングされることができる。方法は、インターリーブされた情報を提供するために、第１のパラレル情報を第２のパラレル情報とともにインターリーブすることをさらに備えることができる。方法は、インターリーブ情報における第１のパラレル情報および第２のパラレルの情報との間のスキューの調整量を決定することと、スキューを低減する調整量によって第１のパラレル情報および第２のパラレル情報の少なくとも１つの遅延を調整することとをさらに含んでもよい。第１のデータ出力インターフェースおよび第２のデータ出力インターフェースは、プログラマブルリソースのアレイに結合するためであることができる。
【００５６】
例示的な装置（複数可）および／または方法（複数可）を説明したが、本明細書に記載の１つ以上の態様にしたがった他のさらなる例は、以下の特許請求の範囲とその均等物によって決定される本書の範囲から逸脱することなく、考案されてもよい。ステップを羅列する請求項は、ステップのいずれの順序を示すものではない。商標はそれぞれの所有者の財産である。
【図１】
2016541079.tif 000003
【図２】
2016541079.tif 000004
【図３】
2016541079.tif 000005
【図４】
2016541079.tif 000006
【図５】
2016541079.tif 000007
【手続補正書】
【提出日】平成27年2月12日(2015.2.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
第１のシリアライザ−デシリアライザを備え、
前記第１のシリアライザ−デシリアライザは、第１のデータパスおよびデータアイパスを有し、
前記第１のデータパスおよび前記データアイパスは、入力データ信号を実効オーバーサンプリングレートの分数でサンプルするように構成され、
前記第１のデータパスは、前記第１のシリアライザ−デシリアライザの第１のデータ出力インターフェースに結合され、前記装置はさらに、
第２のシリアライザ−デシリアライザを備え、
前記第２のシリアライザ−デシリアライザは、第２のデータパスを有し、
前記第２のデータパスは、前記第２のシリアライザ−デシリアライザの第２のデータ出力インターフェースに結合され、
前記第１のシリアライザ−デシリアライザの前記データアイパスは、前記第２のシリアライザ−デシリアライザの前記第２のデータパスに結合され、前記第２のデータ出力インターフェースでのデータと組み合わされる前記第１のデータ出力インターフェースでのデータは、前記実効サンプリングレートでオーバーサンプルされたデータを提供する、装置。
【請求項２】
前記データアイパスは、第１のデータアイパスであり、
前記第２のシリアライザ−デシリアライザは第２のデータアイパスを有する、請求項１に記載の装置。
【請求項３】
前記第１のデータ出力インターフェースに結合される第１の遅延と、
前記第２のデータ出力インターフェースに結合される第２の遅延とをさらに備え、
前記第１の遅延および前記第２の遅延の少なくとも１つは、前記第１のデータ出力インターフェース上の第１の情報と前記第２のデータ出力インターフェース上の第２の情報との間のスキュー調整のために互いに相対的に調整可能である、請求項１または請求項２に記載の装置。
【請求項４】
インターリーブされた情報を提供するために、前記第１の情報および前記第２の情報をインターリーブするために前記第１の遅延および前記第２の遅延に結合されるインターリーバと、
前記インターリーブされた情報を受信するために、前記インターリーバに結合されるアライナとをさらに備える、請求項３に記載の装置。
【請求項５】
前記アライナは、前記第１のデータ出力インターフェース上の前記第１の情報と前記第２のデータ出力インターフェース上の前記第２の情報との間の前記スキュー調整のために調整増分をそこに提供するために前記第１の遅延および前記第２の遅延の少なくとも１つに結合される、請求項４に記載の装置。
【請求項６】
前記第１の遅延は、固定された遅延であり、
前記第２の遅延は、前記第１のデータ出力インターフェース上の前記第１の情報と前記第２のデータ出力インターフェース上の前記第２の情報との間の前記スキュー調整のために調整可能である、請求項３から請求項５のいずれか１項に記載の装置。
【請求項７】
前記第１の遅延および前記第２の遅延は両方、前記第１のデータ出力インターフェース上の前記第１の情報と前記第２のデータ出力インターフェース上の前記第２の情報との間の前記スキュー調整のために一方向のみで調整可能である、請求項３から請求項５のいずれか１項に記載の装置。
【請求項８】
前記データアイパスは、前記データパスに対して非破壊的パスである、請求項１から請求項７のいずれか１項に記載の装置。
【請求項９】
前記データアイパスは、前記第１のデータ出力インターフェースに結合されない、請求項１から請求項８のいずれか１項に記載の装置。
【請求項１０】
前記第１のシリアライザ−デシリアライザの前記データアイパスは、前記第２のシリアライザ−デシリアライザの前記第２のデータパスに前記第２のシリアライザ−デシリアライザのマルチプレクサを通して結合される、請求項１から請求項９のいずれか１項に記載の装置。
【請求項１１】
前記マルチプレクサは、前記第２のシリアライザ−デシリアライザのハード物理コーディングサブレイヤ（「ＰＣＳ」）論理ブロックにある、請求項１０に記載の装置。
【請求項１２】
方法であって、
第１のシリアル情報を第１のシリアライザ−デシリアライザにラインレートで受信することと、
前記第１のシリアル情報を第１のデータパスおよび前記第１のシリアライザ−デシリアライザのデータアイパスの各々上でそれぞれ第１のパラレル情報および第２のパラレル情報を提供するために実効オーバーサンプリングレートの分数でオーバーサンプリングすることを備え、
前記第１のデータパスは、前記第１のシリアライザ−デシリアライザの第１のデータ出力インターフェースに結合され、前記方法はさらに、
前記第１のパラレル情報を前記第１のデータ出力インターフェースを介して出力することと、
前記第２のパラレル情報を前記第１のシリアライザ−デシリアライザの前記データアイパスから第２のシリアライザ−デシリアライザの第２のデータパスに提供することとを備え、
前記第２のデータパスは、前記第２のシリアライザ−デシリアライザの第２のデータ出力インターフェースに結合され、前記方法はさらに、
前記第２のパラレル情報を前記第２のデータ出力インターフェースを介して出力することを備え、
前記第１のパラレル情報と前記第２のパラレル情報とを前記実効オーバーサンプリングレートでオーバーサンプルされたデータを提供するために提供する、方法。
【請求項１３】
前記第１のパラレル情報および前記第２のパラレル情報の各々は、前記実効オーバーサンプリングレートの半分でオーバーサンプリングされる、請求項１２に記載の方法。
【請求項１４】
インターリーブされた情報を提供するために、前記第１のパラレル情報を前記第２のパラレル情報とともにインターリーブすることをさらに備える、請求項１２または請求項１３に記載の方法。
【請求項１５】
前記インターリーブされた情報内の前記第１のパラレル情報と前記第２のパラレル情報との間のスキューための調整量を決定することと、
前記第１のパラレル情報および前記第２のパラレル情報の少なくとも１つの遅延を前記調整量によって前記スキューを低減するために調整することとをさらに備える、請求項１４に記載の方法。
【国際調査報告】
2016541079.tif 000008
2016541079.tif 000009
2016541079.tif 000010