(57)【要約】  半導体デバイスは、第１導電型を有する半導体基板を含む。第１層は、第１導電型を有する基板上に形成され、基板よりも低濃度でドープされる。少なくとも１つのトレンチが第１層内に形成される。絶縁層は、トレンチの底面及び側壁を被覆する。導電材料がトレンチを充填する。低濃度でドープした領域が、第２導電型を有する第１層内に形成される。低濃度でドープした領域は、トレンチの底面の下に配置される。金属層が、第１層及び導電性材料の上に配置される。第１電極が金属層の上に形成され、第２電極が、基板の裏側に形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体デバイスであって：
第１導電型を有する半導体基板と；
前記第１導電型を有する前記基板上に形成され、前記基板よりも低濃度でドープされた第１層と；
前記第１層内に形成された、少なくとも１つのトレンチと；
前記少なくとも１つのトレンチの底面及び側壁を被覆する誘電層と；
前記少なくとも１つのトレンチを充填する導電性材料と；
第２導電型を有する、前記第１層内に形成された低濃度でドープした領域であって、前記低濃度でドープした領域は、前記トレンチの前記底面の下に配置される、低濃度でドープした領域と；
前記第１層及び前記導電性材料の上に配置された金属層と；
前記金属層上に形成された第１電極、及び前記基板の裏側に形成された第２電極とを含む、半導体デバイス。
【請求項２】
前記低濃度でドープした領域は、前記トレンチの前記底部から延びる、請求項１に記載の半導体デバイス。
【請求項３】
前記低濃度でドープした領域が、前記トレンチの前記底部を包囲し、前記トレンチの前記底部と隣接する前記側壁の一部と接触する、請求項２に記載の半導体デバイス。
【請求項４】
前記第１層及び前記金属層が、その間にショットキー接触を形成する、請求項１に記載の半導体デバイス。
【請求項５】
前記基板上に形成され、第２導電型を有する第２層を更に含み、前記第２層は前記トレンチの少なくとも一方の側に隣接するように位置し、前記金属層と前記第２層との間にショットキー接触が形成されるように、低濃度でドープされている、請求項１に記載の半導体デバイス。
【請求項６】
前記第２層が、前記第１層内に形成されている、請求項５に記載の半導体デバイス。
【請求項７】
前記第２層が、前記トレンチの両側に隣接している、請求項６に記載の半導体デバイス。
【請求項８】
前記第２層が、前記金属層と前記第２層との間にオーミック接触を形成するために必要とされるよりも低いドープ濃度を有する、請求項５に記載の半導体デバイス。
【請求項９】
半導体デバイスを製造する方法であって：
第１導電型を有する半導体基板をもたらす工程と；
前記基板上に第１層を形成する工程であって、前記第１層は前記第１導電型を有し、前記基板より低濃度でドープされている、工程と；
前記第１層中に少なくとも１つのトレンチを形成する工程と；
前記少なくとも１つのトレンチの底面及び側壁を、誘電層で被覆する工程と；
前記トレンチの前記底面の前記誘電層をエッチバックする工程と；
第２導電型のドーパントを、前記トレンチの前記底面を通じて、前記第１層に注入する工程と；
前記少なくとも１つのトレンチを、導電性材料で充填する工程と；
前記第１層、及び前記導電性材料の上に金属層を形成する工程と；
前記金属層上に第１電極を、前記基板の裏側に第２電極を形成する工程とを含む、方法。
【請求項１０】
少なくとも前記誘電層をマスクとして使用して、前記第２導電型の前記ドーパントを前記第１層内に注入する工程を更に含む、請求項９に記載の方法。
【請求項１１】
前記第１層及び前記金属層が、その間にショットキー接触を形成する、請求項９に記載の方法。
【請求項１２】
前記基板上に、第２導電型を有する第２層を形成する工程を更に含み、前記第２層は前記トレンチの少なくとも一方の側に隣接するように位置し、前記金属層と前記第２層との間にショットキー接触が形成されるように、低濃度でドープされている、請求項９に記載の方法。
【請求項１３】
半導体デバイスであって：
第１導電型を有する半導体基板と；
前記第１導電型を有する前記基板上に形成され、前記基板よりも低濃度でドープされた第１層と；
前記第１層内に形成された、少なくとも１つのトレンチと；
前記少なくとも１つのトレンチの底面及び側壁を被覆する誘電層と；
前記少なくとも１つのトレンチを充填する導電性材料と；
第２導電型を有する、前記第１層内に形成された低濃度でドープした領域であって、前記低濃度でドープした領域は、前記トレンチの前記底面の下に配置される、低濃度でドープした領域と；
接合層であって、前記第１層、及び前記導電性材料の上に配置され、前記接合層と前記第１層との間に接合が画定される、接合層とを含む、半導体デバイス。
【請求項１４】
前記接合は、ショットキー接合である、請求項１３に記載の半導体デバイス。
【請求項１５】
前記低濃度でドープした領域は、前記トレンチの前記底部から延びる、請求項１３に記載の半導体デバイス。
【請求項１６】
前記低濃度でドープした領域が、前記トレンチの前記底部を包囲し、前記トレンチの前記底部と隣接する前記側壁の一部と接触する、請求項１４に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に、トレンチベースの半導体デバイス、及びより具体的には、トレンチ付近で高電界により生じるストレスが低減されたトレンチベースの半導体デバイスに関する。
【背景技術】
【０００２】
従来的に、ショットキーダイオードは、典型的には単結晶シリコンにより作製される、高濃度でドープした半導体基板を含む。第２層は、基板を被覆する。ドリフト領域と称される、第２層は基板と同じ導電型のキャリアを有する不純物でより低濃度にドープされている。金属層、又は金属シリサイド層は、低濃度でドープしたドリフト領域とショットキー接触を形成し、ダイオードアノードを形成する。
【０００３】
ショットキーダイオードなどの、単極構成要素を形成する際に、２つの相対する制約が生じる。特に、構成要素は、高い絶縁破壊電圧を有する間に、可能な最低オン状態抵抗（Ｒｏｎ）を呈するべきである。オン状態抵抗の最小化は、より低密度でドープした層の厚さの最小化、及びこの層のドーピングの最大化を生じる。逆に、高い逆破壊電圧を得るため、等電位表面が大きく曲がる領域の生成が回避される一方で、より低濃度でドープした層のドーピングは最小化されるべきであり、その厚さは最大化されるべきである。
【０００４】
これらの相対する制約を調整するために様々な解決法がもたらされ、トレンチＭＯＳ容量ショットキーダイオード構造（ＭＯＳバリアショットキー（ＴＭＢＳ）ダイオードと称される）が開発されることになった。このようなデバイスの例として、下部の基板と同じ導電型の不純物でより低濃度でドープした、厚いドリフト層の上方部分に形成される。トレンチ領域はＭＯＳ構造により占められている。アノード金属層は蒸発して、全表面を被覆し、下部のドリフト領域とショットキー接触を形成する。
【０００５】
逆バイアスがかかると、絶縁した導電性領域により、ドリフト領域へと電荷の横方向の空乏化が生じ、これによりこの層の等電位表面の分布が変化する。これは、ドリフト領域のドーピングの増加を可能にし、これにより逆破壊電圧に対する悪影響をもたらすことなく、オン状態抵抗を低減させる。しかしながら、これらのデバイスにおいて、ドリフト領域の電界分布は依然として理想から程遠い。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の一態様により、半導体デバイスは、第１導電型を有する半導体基板を含む。第１層は、第１導電型を有する基板上に形成され、基板よりも低濃度でドープされる。少なくとも１つのトレンチが第１層内に形成される。絶縁層は、トレンチの底面及び側壁を被覆する。導電材料がトレンチを充填する。低濃度でドープした領域が、第２導電型を有する第１層内に形成される。低濃度でドープした領域は、トレンチの底面の下に配置される。金属層が、第１層及び導電性材料の上に配置される。第１電極が金属層の上に形成され、第２電極が、基板の裏側に形成される。
【０００７】
本発明の別の態様により、半導体デバイスを製造するための方法が提示される。この方法は、第１導電型を有する半導体基板をもたらす工程を含む。基板上に形成された第１層は、第１導電型を有し、基板よりも低濃度でドープされる。少なくとも１つのトレンチが第１層内に形成される。トレンチの底面及び側壁は、誘電層で被覆される。誘電層は、トレンチの底面からエッチバックされる。第２導電型のドーパントは、トレンチの底面を通じて第１層に注入される。トレンチは導電性材料で充填される。金属層が、第１層及び導電性材料の上に形成される。第１電極が金属層の上に形成され、第２電極が、基板の裏側に形成される。
【図面の簡単な説明】
【０００８】
【図１】トレンチＭＯＳバリアショットキー（ＴＭＢＳ）ダイオードの一実施例を示す。
【図２】図１に示されるＴＭＢＳダイオードの１つの代替的実施形態を示す。
【図３】図１のＴＭＢＳショットキーダイオードを形成するために利用され得る、プロセス工程の順序の一例である。
【図４】図１のＴＭＢＳショットキーダイオードを形成するために利用され得る、プロセス工程の順序の一例である。
【図５】図１のＴＭＢＳショットキーダイオードを形成するために利用され得る、プロセス工程の順序の一例である。
【図６】図１のＴＭＢＳショットキーダイオードを形成するために利用され得る、プロセス工程の順序の一例である。
【図７】図１のＴＭＢＳショットキーダイオードを形成するために利用され得る、プロセス工程の順序の一例である。
【図８】図１のＴＭＢＳショットキーダイオードを形成するために利用され得る、プロセス工程の順序の一例である。
【発明を実施するための形態】
【０００９】
トレンチＭＯＳデバイス（例えば、トレンチＭＯＳバリアショットキー整流器、Ｔａｎｄｏｍ  ＰｉＮショットキー整流器）などのトレンチベースの半導体デバイスは、トレンチ底部付近に大きな電界を生じ得る。以下に記載されるように、ドリフト領域の極性と反対の極性を有するドーパントで低濃度にドーピングされた領域を、トレンチの下に組み込むことにより、これらの電界は低減し得る。すなわち、ｎドリフト領域が利用される場合、トレンチの下の低濃度でドープされた領域は、ｐ型ドーパントでドープされる。この方法で電界を低減させることによって、デバイスの破壊電圧が増加し得る。更に、酸化物劣化などの問題を生じ得る、大きな電界から生じ得るストレスを緩和することにより、デバイスの堅牢性、及びしたがって、その長期的信頼性も向上させることができる。
【００１０】
単に例示目的のためであって、本明細書に開示される主題を制限するものではないが、トレンチ底部付近で電界が低減される方法が、ＴＭＢＳダイオードに関連して提示される。より一般的に、上記のように、これらの技術は、広範な異なるトレンチベースの半導体デバイスにおいて、電界を低減するために使用することができる。
【００１１】
図１は、トレンチＭＯＳバリアショットキー（ＴＭＢＳ）整流器、又はダイオード１００の一例を示す。示されるように、ダイオード１００は、第１導電型（例えば、ｎ＋型）のドーパントにより高濃度でドープした、高濃度でドープした基板１０１を含む。エピタキシャルドリフト層１０２は、基板１０１上に形成され、第１導電型（例えば、ｎ−型）のドーパントでより低濃度でドープされている。エピタキシャル層１０２に１つ以上の開口部が形成され、これらは例えば、トレンチ型であり得る。単純化のために、図１では単一の開口部のみが示されている。第２導電型（例えば、ｐ−型）のドーパントでドープした電界低減領域１２０が、開口部の底部を包囲する。特に、電界低減領域１２０は、開口部の底部から延びてその底部の角部を包囲し、開口部の底部と隣接する側壁の一部と接している。
【００１２】
例えば、金属又はドープしたポリシリコンで作製された、導電性領域１０３が開口部内に形成される。絶縁層１０４は、各導電性領域１０３と、対応する開口部（例えば、トレンチ）の壁部との間に挿置される。絶縁層１０４は、例えば、熱酸化によって形成されてもよく、開口部は、コンフォーマルな堆積、それに続く平坦化工程によってポリシリコンを充填することができる。開口部を充填した後、例えば、エピタキシャル層１０２の上、及び開口部内のポリシリコン充填領域の上に、シリサイド層１１５を形成することができるニッケルなどの金属が堆積される。一度シリサイドが形成されると、半導体材料と反応していない金属が選択的エッチングにより除去される。この後、アノード金属１０７が、シリサイド層１１５の上の上面側に形成され、カソード金属１０８は、基板１０１の下面側に形成される。
【００１３】
トレンチコーナーを含む、トレンチ底部を囲む電界低減領域１２０を設けることにより、トレンチ底部付近、及び特に、トレンチ角部付近で電界が低減する。この低減は、電界低減領域１２０が、本来この領域に生じ得る過剰な電界を低減するために、達成される。
【００１４】
図２は、図１に示される実施形態と同様のＴＭＢＳダイオード２００の１つの代替的実施形態を示すが、ただし第２導電型（例えば、ｐ型）のドーパントでドープされたいわゆる透明層１１２は、開口部と隣接するドリフト領域１０２に形成される。図１及び図２において、同様の要素は同様の参照番号を付される。透明層１１２は、シリサイド層１１５の下にこれと接するように位置する。透明層１１２は、その表面の金属化によりショットキー接触を形成し、ドリフト領域１０２との境界面で低注入効率接合を形成する。図１に示されるデバイスとは異なり、このデバイスはそれぞれ、ｐ−透明層／ｎドリフト層注入、及びショットキーバリアにより制御された、単極及び双極伝導の組み合わせを有する。
【００１５】
図２に示されるＴＭＢＳダイオード２００は、ショットキー整流器のものと近い、比較的早いスイッチング速度を有利にもたらす一方で、ショットキー整流器よりも、高い電流耐量、及び遥かに低いオン状態損失を保持する。これらの利益は、ドリフト領域において透明層１１２が少数キャリア（正孔）を注入し、プラズマの形成を可能にする（ドーピング濃度を超える濃度における、準中性平衡における、過剰な電子及び正孔）ために生じる。しかしながら、プラズマの注入は、ショットキー接触により制限され、透明層１１２の「透明性」により更に制御される。透明層１１２をより低濃度でドープすることにより（その上の金属層とのオーミック接触を形成するために必要なドーパント濃度よりも低い）、透明性が増加して、より高い割合の電流がこれを通過してアノード接触部に到達することを可能にする。これは結果として、オン状態でより少ないプラズマを形成し、結果としてより早い逆回復反応を生じる。透明層におけるドーピングを増加させる一方で、ショットキー接触を依然として維持することにより（換言すると、オーミック接触に特有の顕著なトンネル効果を抑制する）、オン状態の性能の更なる増加によりプラズマレベルが更に増加し得るが、スイッチング損失を犠牲とする。上記の透明層の使用に関する更なる詳細は、米国特許出願番号第（代理人整理番号第ＧＳ２４２）に見出すことができる。
【００１６】
図１のＴＭＢＳダイオードを形成するために使用され得る方法の一例が、図３〜８を参照に記載される。
【００１７】
図３は、第１導電型（例えば、ｎ＋型）のドーパントでより高濃度にドーピングされたベース基板２０１上に形成された、第１導電型（例えば、ｎ＋型）のドーパントを有する第１エピタキシャル層２０２を含む、半導体構造の断面図である。酸化物層２０５は、例えば、化学蒸着（ＣＶＤ）によって、第１基板１００Ａ上に、約２０００〜１００００オングストロームまで形成されている。次に、複数のトレンチ２１０を画定するために、フォトレジスト（図示されない）が酸化物層２０５にコーティングされる。トレンチ２１０は、メサ２１５によって互いに離間している。一実施例において、トレンチ２１０はそれぞれ、約０．２〜２．０マイクロメートルの幅である。トレンチ底部が、例えば、ｖ型、丸いｕ型、及び正方向の構成を含む、様々な構成を有し得ることは、留意すべきである。更に、トレンチ側壁は、実質的に垂直又はテーパ状であり得る。
【００１８】
図４を参照し、ゲート酸化物層２２５を形成するために、高温酸化プロセスが行われる。いくつかの実施例におけるゲート酸化物層２２５は、約１５０オングストローム〜３０００オングストロームの厚さを有する。酸化プロセスの代わりに、高温堆積によりＨＴＯ（高温酸化物堆積）層を形成して、ゲート酸化物層２２５が形成されてもよい。
【００１９】
図５に記載されるように、ゲート酸化物層２２５は、例えば、ドライエッチング技術などを使用して、トレンチ２１０の底部、及び酸化物層２０５上を被覆するゲート酸化物２２５の一部を除去することにより、エッチバックされる。その後、ゲート酸化物２２５をマスクとして使用し、トレンチ２１０の底部を通じたイオン注入により、電界低減領域２３０が形成され得る。トレンチの側壁に沿ってゲート酸化物２２５の厚さを調節することにより、トレンチ２１０の底部に隣接する側壁の一部を通じて一定のイオンがまた注入され得る。電界低減領域２３０を拡大するために、続いて拡散工程が行われる。このように、形成される電界低減領域２３０は、トレンチ２１０の底部を包囲する。
【００２０】
次に、図６を参照し、層２２５及び層２０５が除去され、第２高温酸化プロセスが行われて、トレンチ２１０の底部上にゲート酸化物層２３５が形成される。その後ＣＶＤによりゲート酸化物２３５上に第１導電性層２４０が形成されて、トレンチ２１０を充填する。第１導電性層２４０は、メサ２１５の上に延びるような厚さを有する。金属、ドープしたポリシリコン、又はドープしたアモルファスシリコンなどの任意の好適な金属であり得る、第１導電性層２４０が、約０．５〜３．０マイクロメートルの厚さを有し得る。トレンチ２１０の内部に空隙が生じるのを防ぐために、第１導電層２４０は、良好な段差被覆を有するＬＰＣＶＤ（低圧ＣＶＤ）プロセスによって形成されたポリシリコンであり得る。しかしながら、いくつかの場合において、アモルファスシリコンが、ポリシリコンよりも良好に空隙を排除できることがある。アモルファスシリコンを導電性にするために、再結晶プロセスが使用されてもよい。
【００２１】
ここで図７を参照し、過剰な第１導電性層２４０、及び第１層２０２の表面上に位置するゲート酸化物層２３５の一部を除去するため、異方性エッチングが行われる。次に、図８において、メサ２１５の上にショットキー接合領域を形成するために、構造全体にわたり、第２導電性層２６５を堆積するために、スパッタリング又は他の好適なプロセスが行われる。導電性層２６５は、下部の第１層２０２とショットキーダイオードを形成することができる、任意の材料により形成され得る。例えば、導電性層２６５は、金属シリサイド層であってもよい。最後にカソード電極２７０が、基板１００Ｂの裏側に堆積される。
【００２２】
図２に示されるデバイス２００が形成される場合、製造プロセスは、上記のように進められる。しかしながら、トレンチ２１０が導電性層２４０により充填され、上記のようにエッチバックされた後、透明領域１１２（この実施例ではｐ型）が、例えば、注入又は拡散技術によって形成され得る。例えば、一実現例において、透明領域は、注入、その後の急速な焼きなまし、及び場合により、透明領域の量及び接合深さを制御するための光駆動により、形成される。上記のように、透明領域のドープ濃度（又は電荷注入量）は、オン状態電圧とスイッチング損失との間の適切なトレードオフを決定するために好適に調節され得る。
【００２３】
言うまでもなく、上記のように、ショットキー整流器以外のトレンチベース半導体デバイスが提供されてもよく、ショットキー接合が他の種類の接合と置換され、その性質は形成される特定のデバイスに依存する。当業者であれば認識するように、図７に示されるデバイス内に、第２導電性層１６５ではなく１つ以上の好適な接合層をもたらすことによって達成され得る。
【実施例１】
【００２４】
図２の実施形態に示される電界低減領域１２０は、トレンチの下面の下に配置されて、トレンチ底部に隣接する側壁の一部と接触する。透明層は、好適なｐ型ドーパントを使用した、イオン注入及び／又は拡散技術によって形成され得る。注入により生じる結晶の損傷を最小化するため、注入エネルギーは低く維持される（例えば、２５ＫｅＶ）。注入工程の後、焼きなまし工程が行われてもよい（例えば、９５０℃で６０分間）。選択される設計及び定格（阻止電圧性能、漏洩電流、及びターンオフ速度）により、構造内の主要な層の代表的な幾何学的寸法及び導電性が以下に提示される：
（１）ｐ−濃度：１×１０１３ｃｍ−３〜５×１０１８ｃｍ−３
（２）ｐ−深さ：０．０５μｍ〜１０μｍ
（３）トレンチ深さ：０．５μｍ〜１０．０μｍ
（４）トレンチ幅：０．５μｍ〜５．０μｍ
（５）メサ幅（すなわち、隣接するトレンチの間の間隔）：０．３μｍ〜３０．０μｍ
（６）Ｎ−ドリフト領域長さ：５μｍ〜２００μｍ
（７）Ｎ−ドリフト領域濃度：５×１０１２ｃｍ−３〜５×１０１７ｃｍ−３
【００２５】
上記の実施例及び開示は、例示的であることを意図され、網羅的ではない。これらの実施例、及び記載は当業者に多くのバリエーション及び選択肢を提示する。これらの選択肢及びバリエーションは、添付の請求項の範囲内に含まれることを意図される。当業者は、本明細書に記載される特定の実施形態の、他の等価物を認識でき、これらの等価物はまた、添付の請求項に包含されることを意図される。
【図１】
2016502270.tif 000003
【図２】
2016502270.tif 000004
【図３】
2016502270.tif 000005
【図４】
2016502270.tif 000006
【図５】
2016502270.tif 000007
【図６】
2016502270.tif 000008
【図７】
2016502270.tif 000009
【図８】
2016502270.tif 000010
【国際調査報告】
2016502270.tif 000011
2016502270.tif 000012