(57)【要約】  本発明の一実施形態によると，サイクリック薄膜蒸着方法は，対象物がローディングされたチャンバの内部にシリコン前駆体を注入して，前記対象物上にシリコンを蒸着する蒸着段階，前記チャンバの内部で未反応シリコン前駆体及び反応副産物を除去する第１パージ段階，前記チャンバの内部に酸素を含む第１反応ソースを供給して蒸着された前記シリコンをシリコンが含まれる酸化膜で形成する反応段階，及び前記チャンバの内部で未反応の第１反応ソースと反応副産物を除去する第２パージ段階を繰り返し行う酸化膜蒸着段階と，前記チャンバの内部に窒素を含む第２反応ソースから生成されたプラズマを提供して，前記シリコンが含まれる酸化膜を処理するプラズマ処理段階とを含む。
2016535932.tif 000002
【特許請求の範囲】
【請求項１】
対象物がローディングされたチャンバの内部にシリコン前駆体を注入して，前記対象物上にシリコンを蒸着する蒸着段階，前記チャンバの内部で未反応シリコン前駆体及び反応副産物を除去する第１パージ段階，前記チャンバの内部に酸素を含む第１反応ソースを供給して蒸着された前記シリコンをシリコンが含まれる酸化膜で形成する反応段階，及び前記チャンバの内部で未反応の第１反応ソースと反応副産物を除去する第２パージ段階を繰り返し行う酸化膜蒸着段階と，
前記チャンバの内部に窒素を含む第２反応ソースから生成されたプラズマを提供して，前記シリコンが含まれる酸化膜を処理するプラズマ処理段階とを含むことを特徴とするサイクリック薄膜蒸着方法。
【請求項２】
前記第１反応ソースは，Ｏ２，Ｏ３，Ｎ２Ｏを含む群から選択された一つ以上のガスであることを特徴とする請求項１記載のサイクリック薄膜蒸着方法。
【請求項３】
前記プラズマ処理段階は，
Ａｒ，Ｈｅ，Ｋｒ及びＸｅを含む群から選択された一つ以上の点火ガス（ignition gas）を注入して，前記第２反応ソースから前記プラズマを生成することを特徴とする請求項２記載のサイクリック薄膜蒸着方法。
【請求項４】
前記反応段階は，
Ｏ２雰囲気でプラズマを利用して形成されたＯ２-（酸素負イオン）またはＯ＊（酸素ラジカル）を第１反応ソースとして使用することを特徴とする請求項１記載のサイクリック薄膜蒸着方法。
【請求項５】
前記第２反応ソースは，Ｎ２及びＮＨ３を含む群から選択された一つ以上のガスであることを特徴とする請求項３記載のサイクリック薄膜蒸着方法。
【請求項６】
前記酸化膜蒸着段階は，
前記チャンバの内部圧力が０．０１乃至１０Ｔｏｒｒであることを特徴とする請求項１記載のサイクリック薄膜蒸着方法。
【請求項７】
前記プラズマ処理段階は，
前記チャンバの内部圧力が０．０１乃至１０Ｔｏｒｒであることを特徴とする請求項１記載のサイクリック薄膜蒸着方法。
【請求項８】
前記プラズマ処理段階前に，
前記蒸着段階，前記第１パージ段階，前記反応段階及び前記第２パージ段階を３回乃至５０回繰り返すことを特徴とする請求項１記載のサイクリック薄膜蒸着方法。
【請求項９】
前記酸化膜蒸着段階及び前記プラズマ処理段階を繰り返すことを特徴とする請求項１記載のサイクリック薄膜蒸着方法。
【請求項１０】
サイクリック薄膜蒸着方法によりトンネル酸化膜（tunnel oxide）を蒸着することを特徴とする請求項１乃至９のうちの何れか１項記載の半導体製造方法。
【請求項１１】
前記トンネル酸化膜の厚さは，２０乃至１００Åであることを特徴とする請求項１０記載の半導体製造方法。
【請求項１２】
前記トンネル酸化膜内の窒素濃度は，０．５乃至２０ａｔｏｍｉｃ％であることを特徴とする請求項１１記載の半導体製造方法。
【請求項１３】
前記トンネル酸化膜上に捕獲層及び電荷遮断層，及びゲート層を順に形成することを特徴とする請求項１０記載の半導体製造方法。
【請求項１４】
トンネル酸化膜及び捕獲層，電荷遮断層，及びゲート層が順に積層された不揮発性メモリセルにおいて，
前記トンネル酸化膜内の窒素濃度は，０．５乃至２０ａｔｏｍｉｃ％であることを特徴とする不揮発性メモリセル。
【請求項１５】
前記トンネル酸化膜の厚さは，２０乃至１００Åであることを特徴とする請求項１４記載の不揮発性メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，サイクリック薄膜蒸着方法及び半導体製造方法，及び半導体素子に関するものであり，より詳しくは，窒素を含むプラズマを介して酸化膜を処理するサイクリック薄膜蒸着方法及び半導体製造方法，そして半導体素子に関するものである。
【背景技術】
【０００２】
最近，半導体産業の発展と需要者の要求によって，電子機器は，さらに高集積化及び高性能化されており，これにより電子機器の核心部品である半導体素子もまた高集積化及び高性能化が要求されている。しかしながら，半導体素子の高集積化のために，微細構造を実現するには困難を伴う。
【０００３】
例えば，微細構造を実現するためには，より薄い絶縁膜が要求されるが，絶縁膜の厚さを薄く形成すると，絶縁特性など膜質が低下するという問題が発生する。また薄膜の厚さを薄く形成しながら，優れたステップカバレッジを得るのが難しくなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は，優れた膜質とステップカバレッジを有する酸化膜を蒸着できるサイクリック薄膜蒸着方法及び半導体製造方法及び半導体素子を提供することにある。
【０００５】
本発明の他の目的は，半導体素子の消去速度が改善されたサイクリック薄膜蒸着方法及び半導体製造方法，そして半導体素子を提供することにある。
【０００６】
本発明のさらに別の目的は，次の詳細な説明と添付した図面からより明確になるはずである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によると，サイクリック薄膜蒸着方法は，対象物がローディングされたチャンバの内部にシリコン前駆体を注入して，前記対象物上にシリコンを蒸着する蒸着段階，前記チャンバの内部で未反応シリコン前駆体及び反応副産物を除去する第１パージ段階，前記チャンバの内部に酸素を含む第１反応ソースを供給して蒸着された前記シリコンをシリコンが含まれる酸化膜から形成する反応段階，及び前記チャンバの内部で未反応の第１反応ソースと反応副産物を除去する第２パージ段階を繰り返し行う酸化膜蒸着段階と，前記チャンバの内部に窒素を含む第２反応ソースから生成されたプラズマを提供して，前記シリコンが含まれる酸化膜を処理するプラズマ処理段階とを含む。
【０００８】
前記第１反応ソースは，Ｏ２，Ｏ３，Ｎ２Ｏを含む群から選択された一つ以上のガスであってもよい。
【０００９】
前記プラズマ処理段階は，Ａｒ，Ｈｅ，Ｋｒ及びＸｅを含む群から選択された一つ以上の点火ガス（ignition gas）を注入して，前記第２反応ソースから前記プラズマを生成することができる。
【００１０】
前記反応段階は，Ｏ２雰囲気でプラズマを利用して形成されたＯ２-（酸素負イオン）またはＯ＊（酸素ラジカル）を第１反応ソースとして使用することができる。
【００１１】
前記第２反応ソースは，Ｎ２及びＮＨ３を含む群から選択された一つ以上のガスであってもよい。
【００１２】
前記酸化膜蒸着段階は，前記チャンバの内部圧力が０．０１乃至１０Ｔｏｒｒであってもよい。
【００１３】
前記プラズマ処理段階は，前記チャンバの内部圧力が０．０１乃至１０Ｔｏｒｒであってもよい。
【００１４】
前記プラズマ処理段階前に，前記蒸着段階，前記第１パージ段階，前記反応段階及び前記第２パージ段階を３回乃至５０回繰り返すことができる。
【００１５】
また，前記酸化膜蒸着段階及び前記プラズマ処理段階を繰り返すことができる。
【００１６】
本発明の一実施形態によると，前述のサイクリック薄膜蒸着方法のうちの何れか一つによりトンネル酸化膜(tunnel oxide)を蒸着することができる。
【００１７】
前記トンネル酸化膜の厚さは，２０乃至１００Åであってもよい。
【００１８】
また，前記トンネル酸化膜内の窒素濃度は，０．５乃至２０ａｔｏｍｉｃ％であってもよい。
【００１９】
また，前記トンネル酸化膜上に捕獲層及び電荷遮断層，及びゲート層を順に形成することができる。
【００２０】
本発明の一実施形態によると，トンネル酸化膜及び捕獲層，電荷遮断層，及びゲート層が順に積層された不揮発性メモリセルは，前記トンネル酸化膜内の窒素濃度が０．５乃至２０ａｔｏｍｉｃ％であってもよい。
【発明の効果】
【００２１】
本発明の一実施形態によると，薄い厚さを有しながらも優れた膜質とステップカバレッジを有する酸化膜を形成することができる。従って，高集積化された半導体素子を実現するために，薄い厚さを有する酸化膜を形成でき，ステップカバレッジも優秀であるために，微細構造を実現することができる。また，優れた膜質を有しているから，高集積化された半導体素子において要求される性能を満たすことができる。特に，半導体素子の消去速度を大きく改善することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態によるサイクリック薄膜蒸着方法を示すフローチャートである。
【図２】本発明の一実施形態によるサイクリック薄膜蒸着方法を行う半導体製造装置を概略的に示す断面図である。
【図３】本発明の一実施形態によるサイクリック薄膜蒸着方法の進行過程を示すダイヤグラムである。
【図４Ａ】本発明の一実施形態によるシリコンを蒸着する段階を示す断面図である。
【図４Ｂ】本発明の一実施形態によるシリコンを蒸着する段階を示す断面図である。
【図４Ｃ】本発明の一実施形態によるシリコンを蒸着する段階を示す断面図である。
【図５Ａ】本発明の一実施形態によるシリコンが含まれる酸化膜を形成する段階を示す断面図である。
【図５Ｂ】本発明の一実施形態によるシリコンが含まれる酸化膜を形成する段階を示す断面図である。
【図５Ｃ】本発明の一実施形態によるシリコンが含まれる酸化膜を形成する段階を示す断面図である。
【図６】本発明の一実施形態による複数のシリコンが含まれる酸化膜を形成した様子を示す断面図である。
【図７Ａ】本発明の一実施形態による酸化膜をプラズマ処理する段階を示す断面図である。
【図７Ｂ】本発明の一実施形態による酸化膜をプラズマ処理する段階を示す断面図である。
【図８】本発明の他の実施形態によるシリコンが含まれた酸化膜を形成した様子を示す断面図である。
【図９】図８に示す酸化膜の組成比を示すグラフである。
【図１０】電荷トラップ型半導体素子を示す断面図である。
【図１１】半導体素子に対するエネルギーバンドを示す図である。
【図１２】半導体素子の消去特性を示すグラフである。
【発明を実施するための形態】
【００２３】
以下，本発明の好ましい実施形態を添付した図１乃至図１２を参照して，より詳細に説明する。本発明の実施形態は，様々な形態に変形されてもよく，本発明の範囲が後述する実施形態に限定されると解釈してはならない。本実施形態は，当該発明の属する技術分野における通常の知識を有する者に本発明を，より詳細に説明するために提供されるものである。よって，図面に示す各要素の形状はより明確な発明を強調するために誇張されている可能性がある。
【００２４】
図１は，本発明の一実施形態によるサイクリック薄膜蒸着方法を示すフローチャートである。図１に示すように，半導体製造装置のチャンバの内部に基板をローディングする（Ｓ１００）。チャンバの内部にローディングされた基板に酸化膜が蒸着され（Ｓ２００），酸化膜を蒸着するためにシリコンを蒸着する段階（Ｓ２１０），第１パージ段階（Ｓ２２０），反応段階（Ｓ２３０）及び第２パージ段階（Ｓ２４０）が共に行われる。
【００２５】
シリコンを蒸着するために，チャンバの内部にシリコン前駆体を注入して，基板上にシリコンが蒸着されるようにすることができる（Ｓ２１０）。基板上にシリコンを蒸着した後，未反応シリコン前駆体及び反応副産物を除去する第１パージ段階を行う（Ｓ２２０）。
【００２６】
以後，基板上に形成されたシリコンを反応ソースと反応させて，シリコンが含まれる酸化膜に形成する反応段階を行う（Ｓ２３０）。シリコンをシリコンが含まれる酸化膜に形成するために，チャンバの内部に第１反応ソースを注入することができる。第１反応ソースは，例えば，Ｏ２，Ｏ３，Ｎ２Ｏを含む群から選択された一つ以上のガスであってもよい。また，第１反応ソースは，Ｏ２またはＯ３のような酸素原子を含むガス，またはＯ２雰囲気でプラズマを利用して形成されたＯ２-（酸素負イオン）またはＯ＊（酸素ラジカル）であってもよい。以後，チャンバの内部で反応副産物と反応ソースまたは点火ガスを除去する第２パージ段階を行うことができる（Ｓ２４０）。
【００２７】
シリコンを蒸着する段階（Ｓ２１０），第１パージ段階（Ｓ２２０），反応段階（Ｓ２３０）及び第２パージ段階（Ｓ２４０）は，繰り返し行われることができる（Ｓ２５０）。シリコンを蒸着する段階（Ｓ２１０），第１パージ段階（Ｓ２２０），反応段階（Ｓ２３０）及び第２パージ段階（Ｓ２４０）は，例えば，３乃至５０回繰り返し行われることができる。
【００２８】
シリコンを蒸着する段階（Ｓ２１０），第１パージ段階（Ｓ２２０），反応段階（Ｓ２３０）及び第２パージ段階（Ｓ２４０）を含む酸化膜蒸着段階（Ｓ２００）の間に基板の温度及びチャンバの内部の圧力を一定に維持することができる。各シリコンを蒸着する段階（Ｓ２１０）では，少なくとも１個のシリコン原子層が基板上に形成されることができる。例えば，シリコンが含まれる酸化膜は，２０乃至１００Åの厚さを有するように形成されることができる。シリコンが含まれる酸化膜が形成された後，プラズマ処理段階を行う（Ｓ３００）。
【００２９】
シリコンが含まれる酸化膜をプラズマ処理するために，チャンバの内部にプラズマ雰囲気を形成することができる。また，プラズマ雰囲気と共に第２反応ソースをさらに注入することができる。第２反応ソースは，例えば，Ｎ２及びＮＨ３を含む群から選択された一つ以上のガスであってもよい。所望の厚さのシリコンが含まれる酸化膜を得るために，必要によって酸化膜蒸着段階（Ｓ２００）及びプラズマ処理段階（Ｓ３００）は，繰り返し行われることができる（Ｓ４００）。所望の厚さのシリコンが含まれる酸化膜が形成された場合，基板は，チャンバからアンローディングされることができる（Ｓ９００）。
【００３０】
図２は，本発明の一実施形態によるサイクリック薄膜蒸着方法を行う半導体製造装置を概略的に示す断面図である。図２に示すように，半導体製造装置１０のチャンバ１１内に反応ソースが導入されるための導入部１２が形成される。導入部１２によって導入された反応ソースは，シャワーヘッド１３を介してチャンバ１１の内部に噴射されることができる。蒸着の対象になる基板１００がチャック１４上に置かれるようになるが，このようなチャック１４は，チャック支持台１６により支持される。チャック１４は，必要な場合，基板１００に熱を加えて，基板１００が所定の温度を有するようにすることができる。このような装置によって蒸着が行われた後に排出部１７によりチャンバ１１の内部は排気される。また，半導体製造装置１０は，プラズマ雰囲気を形成するために，プラズマ発生部１８を含むことができる。
【００３１】
図３は，本発明の一実施形態によるサイクリック薄膜蒸着方法の進行過程を示すダイヤグラムである。図３に示すように，シリコン（Ｓｉ）前駆体の注入及びパージ（purge）と第１反応ソースの注入及びパージが繰り返し行われる。シリコン（Ｓｉ）前駆体の注入後にパージ（purge）と第１反応ソースの注入後パージが繰り返し行われた後，プラズマ雰囲気が形成される。プラズマ雰囲気が形成された状態では，必要によって第２反応ソースが注入されることができる。
【００３２】
このように，シリコン前駆体の注入及びパージと第１反応ソースの注入及びパージが繰り返し行われた後，プラズマ雰囲気が形成される段階までが１サイクルとして動作する。すなわち，シリコン前駆体の注入及びパージと反応ソースの注入及びパージが繰り返し行われて，シリコンが含まれる酸化膜を形成した後，プラズマ雰囲気を形成してシリコンが含まれる酸化膜をプラズマ処理する。また，前述の過程をすべて繰り返して，所望の厚さのシリコンが含まれる酸化膜を得ることができる。したがって，サイクリック薄膜蒸着方法は，シリコン前駆体の注入及びパージと第１反応ソースの注入及びパージが繰り返し行われうることはもちろん，シリコンが含まれる酸化膜の形成とプラズマ処理もまた繰り返し行われることができる。
【００３３】
図４Ａ乃至図９は，前述の内容に基づき，本発明の実施形態によるサイクリック薄膜蒸着方法を段階別に詳細に説明する。図４Ａ乃至図９に対する説明において，必要な場合，図１乃至図３に対する参照符号が共に使用されることができる。
【００３４】
図４Ａ乃至図４Ｃは，本発明の一実施形態によるシリコンを蒸着する段階を示す断面図である。図４Ａは，本発明の一実施形態によるシリコン前駆体を注入する段階を示す断面図である。
【００３５】
図４Ａを参照すると，基板１００がローディングされたチャンバ１１内にシリコン前駆体５０が注入される。基板１００は，例えば，シリコンまたは化合物半導体ウエハのような半導体基板を含むことができる。または，基板１００は，ガラス，金属，セラミック，石英のような半導体と他の基板物質などが含まれてもよい。シリコン前駆体５０は，例えば，ＢＥＭＡＳ(bisethylmethylaminosilane)，ＢＤＭＡＳ(bisdimethylaminosilane)，ＢＥＤＡＳ，ＴＥＭＡＳ(tetrakisethylmethylaminosilane)，ＴＤＭＡＳ(tetrakisidimethylaminosilane)，ＴＥＤＡＳのようなアミノ系シラン，またはＨＣＤ(hexachlorinedisilan)のような塩化系シランであってもよい。基板１００がシリコン前駆体５０と反応できるように，基板１００は，５０乃至６００℃の温度を維持することができる。また，基板１００がローディングされたチャンバ１１内部の圧力は，０．０１乃至１０Ｔｏｒｒを維持することができる。
【００３６】
図４Ｂは，本発明の一実施形態による基板上にシリコンを蒸着した様子を示す断面図である。図４Ｂを参照すると，シリコン前駆体５０のうち，基板１００と反応したもの等によって，基板１００上には，シリコン原子が蒸着されてシリコン層１１２が形成されることができる。シリコン層１１２は，少なくとも１個のシリコン原子層から成ることができる。シリコン前駆体５０は，基板１００と反応した後，反応副産物５２を形成することができる。また，シリコン前駆体５０のうち，一部は，基板１００と反応せず，未反応状態で残ってもよい。
【００３７】
図４Ｃは，本発明の一実施形態による第１パージ段階を行った様子を示す断面図である。図４Ｃを参照すると，基板１００上にシリコン層１１２を形成した後，残留した未反応状態のシリコン前駆体５０及び反応副産物５２をチャンバ１１内部で除去するパージ(purge)を行うことができる。未反応シリコン前駆体５０及び反応副産物５２をチャンバ１１の内部で除去するパージ(purge)段階を第１パージ段階と称する。第１パージ段階の間に，基板１００は，５０乃至６００℃の温度を維持することができる。また，基板１００がローディングされたチャンバ１１内部の圧力は，０．０１乃至１０Ｔｏｒｒを維持することができる。すなわち，シリコン層１１２を蒸着する段階と前記第１パージ段階との間に基板１００の温度及びチャンバ１１内部の圧力を一定に維持することができる。
【００３８】
図５Ａ乃至図５Ｃは，本発明の一実施形態によるシリコンが含まれる酸化膜を形成する段階を示す断面図である。図５Ａは，本発明の一実施形態による反応ソースを注入する段階を示す断面図である。図５Ａを参照すると，基板１００がローディングされたチャンバ１１内に第１反応ソース６０が注入される。第１反応ソース６０は，例えば，Ｏ２，Ｏ３，Ｎ２Ｏを含む群から選択された一つ以上のガスであってもよい。または，第１反応ソース６０は，例えば，Ｏ２雰囲気でプラズマを利用して形成されたＯ２-（酸素負イオン）またはＯ＊（酸素ラジカル）であってもよい。基板１００が第１反応ソース６０と反応できるように，基板１００は，５０乃至６００℃の温度を維持することができる。また，基板１００がローディングされたチャンバ１１内部の圧力は，０．０１乃至１０Ｔｏｒｒを維持することができる。
【００３９】
図５Ｂは，本発明の一実施形態による基板上にシリコンが含まれる酸化膜を蒸着した様子を示す断面図である。図５Ｂを参照すると，第１反応ソース６０のうち，シリコン層１１２と反応したもの等によって，基板１００上には，シリコンが含まれる酸化膜１２２ａが形成されることができる。第１反応ソース６０は，シリコン層１１２と反応した後，反応副産物６２を形成することができる。また，第１反応ソース６０のうち，一部は，シリコン層１１２と反応せず，未反応状態で残ってもよい。
【００４０】
第１反応ソース６０として，例えば，Ｏ２，Ｏ３のような酸素原子を含むガスまたはＯ２雰囲気でプラズマを利用して形成されたＯ２-（酸素負イオン）またはＯ＊（酸素ラジカル）を使用する場合，シリコン層１１２は，第１反応ソース６０に含まれた酸素原子と反応してシリコン酸化膜に形成されるこができる。
【００４１】
図５Ｃは，本発明の一実施形態による第２パージ段階を行った様子を示す断面図である。図５Ｃを参照すると，基板１００上にシリコンが含まれる酸化膜１２２ａを形成した後，残留した未反応状態の第１反応ソース６０及び反応副産物６２をチャンバ１１の内部で除去するパージ（purge）を行うことができる。未反応状態の第１反応ソース６０及び反応副産物６２をチャンバ１１内部で除去するパージ（purge）段階を第２パージ段階と称する。前記第２パージ段階の間に，基板１００は，５０乃至６００℃の温度を維持することができる。また，基板１００がローディングされたチャンバ１１内部の圧力は，０．０１乃至１０Ｔｏｒｒを維持することができる。
【００４２】
図６は，本発明の一実施形態による複数のシリコンが含まれる酸化膜を形成した様子を示す断面図である。図６を参照すると，図４Ａ乃至図５Ｃにおいて示す段階を繰り返し，複数のシリコンが含まれる酸化膜１２２ａ，１２２ｂ，１２２ｃが成す酸化膜層１２２を形成する。酸化膜層１２２は，２０乃至１００Åの厚さを有することができる。酸化膜層１２２は，３乃至１０個のシリコンが含まれる酸化膜１２２ａ，１２２ｂ，１２２ｃを含むように，各シリコンが含まれる酸化膜１２２ａ，１２２ｂまたは１２２ｃを蒸着する過程は，３乃至５０回繰り返し行われることができる。このように，酸化膜層１２２を複数のシリコンが含まれる酸化膜１２２ａ，１２２ｂ，１２２ｃから形成すると，酸化膜層１２２は，優れた膜質とステップカバレッジ(step coverage)を有することができる。
【００４３】
図７Ａ及び図７Ｂは，本発明の一実施形態による酸化膜をプラズマ処理する段階を示す断面図である。図７Ａは，本発明の実施形態による酸化膜層にプラズマ雰囲気を供給する様子を示す断面図である。図７Ａを参照すると，酸化膜層１２２が形成された基板１００上にプラズマを加える。すなわち，基板１００がローディングされたチャンバ１１の内部をプラズマ雰囲気に形成する。プラズマ雰囲気を形成するために，ＩＣＰ(Inductively Coupled Plasma)，ＣＣＰ(Capacitively Coupled Plasma)または，ＭＷ(Microwave)Ｐｌａｓｍａ方式が使用されることができる。このとき，プラズマ雰囲気を形成するために，１００Ｗ乃至３ｋＷの電力が印加されることができる。
【００４４】
プラズマ雰囲気を形成するために，例えば，Ａｒ，Ｈｅ，Ｋｒ及びＸｅを含む群から選択された一つ以上の点火ガス(ignition gas)が注入されることができる。このとき，点火ガスは，１００乃至３０００ｓｃｃｍの流量で注入される。プラズマ雰囲気で第２反応ソース６４がさらに注入されることができる。第２反応ソース６４は，例えば，Ｎ２及びＮＨ３を含む群から選択された一つ以上のガスであってもよい。
【００４５】
図７Ｂは，本発明の一実施形態による酸化膜層１２２Ｄを形成した様子を示す断面図である。図７Ａ及び図７Ｂを共に参照すると，プラズマ雰囲気で酸化膜層１２２は，プラズマ処理(plasma treatment)され，窒素原子が酸化膜層１２２の上部に配置されて酸化膜層１２２の上部１２２Ｄ１は，シリコンオキシナイトライド膜（ＳｉＯＮ）の形態を有することに対し，酸化膜層１２２の下部１２２Ｄ２は，シリコンオキサイド（ＳｉＯ２）の形態を有する。図６に示すように，，酸化膜１２２ａ，１２２ｂ，１２２ｃの間に境界が存在するので，プラズマ処理時に酸化膜１２２ａ，１２２ｂ，１２２ｃの境界がプラズマ処理の境界として作用して，酸化膜層１２２の上部１２２Ｄ１及び下部１２２Ｄ２の境界が酸化膜１２２ａ，１２２ｂ，１２２ｃの境界のうちの何れか一つと一致することができ，該当境界によって酸化膜層１２２の上部１２２Ｄ１及び下部１２２Ｄ２を区分することができる。
【００４６】
また，酸化膜層１２２は，緻密化(densification)が成されることができ，プラズマ処理する間に基板１００がローディングされたチャンバ１１の圧力を０．０５乃至１０Ｔｏｒｒに維持することができる。また，酸化膜層１２２をプラズマ雰囲気で処理して得られた緻密化した酸化膜層１２２は，絶縁特性などが膜質が優秀であってもよい。特に，緻密化した酸化膜層１１２Ｄが薄い厚さを有するように形成しても，優れた膜質を有することができる。
【００４７】
図８は，本発明の他の実施形態によるシリコンが含まれた酸化膜を形成した様子を示す断面図である。図８を参照すれば，図４Ａ乃至図７Ｂにおいて説明した段階を繰り返し，複数の緻密化した酸化膜層１２２，１２４が含まれる酸化膜１２０を形成することができ，前述のように，酸化膜層１２４の上部１２４Ｄ１は，概してシリコンオキシナイトライド膜（ＳｉＯＮ）の形態を有することに対し，酸化膜層１２４の下部１２４Ｄ２は，概してシリコンオキサイド（ＳｉＯ２）の形態を有する。図７Ａにおいて示す酸化膜層１２２が相対的に厚い場合，酸化膜層１２２の下部には，プラズマまたは第２反応ソース６４による影響は相対的に少ない。したがって，酸化膜１２０の膜質をさらに向上させるために，相対的に薄い複数の緻密化した酸化膜層１２２，１２４が含まれる酸化膜１２０を形成することができる。
【００４８】
また，酸化膜１２０は，２個の緻密化した酸化膜層１２２，１２４が含まれると示されたが，３個以上の緻密化した酸化膜層を含むことも可能である。すなわち，酸化膜１２０が含む緻密化した酸化膜層の数は，酸化膜１２０の所望の厚さを考慮して決定することができる。すなわち，酸化膜１２０の所望の厚さを考慮して，図４Ａ乃至図７Ｂにおいて説明した段階を繰り返す回数を決定することができる。
【００４９】
図９は，図８に示す酸化膜の組成比を示すグラフであり，横軸は，酸化膜の表面からの深さを示し，縦軸は，ａｔｏｍｉｃ％を示す。図９に示すように，シリコンと酸素は，酸化膜１２０内に一定に分布し，窒素は，横値が０である表面から階段形態で示される。すなわち，前述のように，酸化膜層１２２，１２４の上部１２２Ｄ１，１２４Ｄ１は，概してシリコンオキシナイトライド膜（ＳｉＯＮ）の形態を有することに対し，酸化膜層１２２，１２４の下部１２２Ｄ２，１２４Ｄ２は，概してシリコンオキサイド（ＳｉＯ２）の形態を有するので，酸化膜層１２２，１２４の上部１２２Ｄ１，１２４Ｄ１では，窒素の組成が高く示すことに対し，酸化膜層１２２，１２４の下部１２２Ｄ２，１２４Ｄ２では，窒素の組成が低く示される。窒素の組成が酸化膜１２０の深さによって減少する傾向を示すことは，酸化膜層１２２，１２４の上部１２２Ｄ１，１２４Ｄ１に存在する窒素が上下に広がって酸化膜１２０の表面に窒素が累積するので，酸化膜１２０の表面で組成が最大値を有すると判断される。
【００５０】
一方，データを貯蔵する半導体メモリ素子は，一般に，揮発性(volatile)または不揮発性(non-volatile)メモリ素子に区別されることができる。揮発性メモリ素子は，電源供給が遮断されることによって貯蔵されたデータを消失するが，不揮発性メモリ素子は，電源供給が遮断されても貯蔵されたデータを維持する。
【００５１】
不揮発性メモリ素子は，トランジスタのしきい値電圧(threshold voltage transition)を利用することと電荷移動(charge displacement)を利用すること，抵抗変化を利用すること等がある。しきい電圧遷移を利用するメモリ素子は，電荷貯蔵のためのストレッジノードを具備しているという点から電荷貯蔵型メモリ素子と呼ばれる。例えば，フローティングゲート(floating gate)をストレッジノードとして利用するフローティングゲート型メモリ素子と，電荷トラップ層(charge trap layer)をストレッジノードとして利用するソノス（ＳＯＮＯＳ）型メモリ素子が電荷トラップ型メモリ素子に属する。
【００５２】
図１０は，電荷トラップ型半導体素子を示す断面図である。図１０に示すように，，メモリ素子２００は，電荷捕獲（またはトラップ）のための窒化膜１３０をストレッジノードとして利用する。本実施形態とは異なり，窒化膜（Ｓｉ３Ｎ４）１３０は，シリコン酸化膜（ＳｉＯ２），シリコンオキシナイトライド膜（ＳｉＯＮ），ＳＲＮ（Ｓｉ rich nitride），アルミニウム酸化膜（Ａｌ２Ｏ３），アルミニウム窒化膜（ＡｌＮ），ハフニウム酸化膜（ＨｆＯ２），ハフニウムシリコン酸化膜（ＨｆＳｉＯ），ハフニウムシリコン（ＨｆＳｉＯＮ），ハフニウムオキシナイトライド膜（ＨｆＯＮ），ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ），ジルコニウム酸化膜（ＺｒＯ２），タンタル酸化膜（Ｔａ２Ｏ３），ハフニウムタンタル酸化膜（ＨｆＴａｘＯｙ），ランタン酸化膜（ＬａＯ），ランタンアルミニウム酸化膜（ＬａＡｌＯ），ランタンハフニウム酸化膜（ＬａＨｆＯ）及びハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）から成る群から選択される一つまたはそれ以上の物質を含む単一または複合層で代替することができる。ストレッジノードである窒化膜１３０と半導体基板１００との間には，電荷のトンネリングまたはホットキャリア注入のためのトンネル絶縁膜，一例として酸化膜１２０が形成される。
【００５３】
また，窒化膜１３０と制御ゲート電極１５０との間には，電荷遮断層，一例としてシリコン酸化膜１４０が形成される。本実施形態とは異なり，酸化膜（ＳｉＯ２）１４０は，シリコンオキシナイトライド膜（ＳｉＯＮ），シリコン窒化膜（Ｓｉ３Ｎ４），ＳＲＮ（Ｓｉ rich nitride），アルミニウム酸化膜（Ａｌ２Ｏ３），アルミニウム窒化膜（ＡｌＮ），ハフニウム酸化膜（ＨｆＯ２），ハフニウムシリコン酸化膜（ＨｆＳｉＯ），ハフニウムシリコンオキシナイトライド膜（ＨｆＳｉＯＮ），ハフニウムオキシナイトライド膜（ＨｆＯＮ），ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ），ジルコニウム酸化膜（ＺｒＯ２），タンタル酸化膜（Ｔａ２Ｏ３），ハフニウムタンタル酸化膜（ＨｆＴａｘＯｙ），ランタン酸化膜（ＬａＯ），ランタンアルミニウム酸化膜（ＬａＡｌＯ），ランタンハフニウム酸化膜（ＬａＨｆＯ）及びハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）から成る群から選択される一つまたはこれらの組み合わせで代替することができる。また，酸化膜１２０は，前記群から選択された二つまたはそれ以上の物質が混合された単一層であるか，または前記群から選択された何れか一つまたはそれ以上の物質から各々成された複数の層が積層された複合層で代替することができる。
【００５４】
半導体基板１００は，例えば，シリコン基板が使用されてもよく，制御ゲート電極１５０は，例えばポリシリコンから形成されてもよい。本実施形態とは異なり，制御ゲート電極１５０は，アルミニウム（Ａｌ），ルテニウム（Ｒｕ），タンタル窒化物（ＴａＮ），チタニウム窒化物（ＴｉＮ），タングステン（Ｗ），タングステン窒化物（ＷＮ），ハフニウム窒化物（ＨｆＮ）及びタングステンシリサイド（ＷＳｉ）から成る群から選択される何れか一つまたはそれらの組み合わせを含むことができる。
【００５５】
結論的に，メモリ素子２００は，シリコン基板１００とポリシリコン１５０との間に酸化膜１２０／窒化膜１３０／酸化膜１４０が介在されたＳＯＮＯＳ構造を成す。メモリ素子２００の記録動作は，制御ゲート電極１５０に正の書き込み電圧を印加する方法から成る。これにより，ソース／ドレーン部１１０で加速された電子がエネルギーを得て窒化膜１３０に注入されることができる。または，半導体基板１００の電子がトンネリング（tunneling）により窒化膜１３０に注入されることもできる。消去動作は，制御ゲート電極１５０に負の電圧を印加したり，または半導体基板１００に正の電圧を印加したりすることによって行うことができる。これにより，窒化膜１３０に貯蔵された電子がトンネリングにより半導体基板１００に消去される。
【００５６】
前述の酸化膜１２０は，電荷トラップ型半導体素子のトンネル絶縁膜として使用されることができ，酸化膜１２０は，複数の酸化膜層を含むので，各々の酸化膜層は，概してシリコンオキシナイトライド膜（ＳｉＯＮ）の形態を有する上部と概してシリコンオキサイド（ＳｉＯ２）の形態を有する下部が交互に積層された構造を有する。このような構造は，メモリ素子２００内でプログラム／消去時に電荷移動を容易にする。
【００５７】
図１１は，半導体素子に対するエネルギーバンドを示す図である。図１１に示すように，酸化膜１２０のエネルギーバンドギャップは，窒化膜１３０のエネルギーバンドギャップに比べて大きく，上部Ｄ１は，窒素原子を含有することによって伝導帯と価電子帯間の間隔が減ったエネルギーバンドを有する。また，上部Ｄ１内に窒素原子の含有量が増加するほど，伝導帯と価電子帯間の差は減少する。制御ゲート電極１５０に消去電圧が印加されると，窒化膜１３０に貯蔵された電子は，酸化膜１２０を経て半導体基板１００へ移動し，低くなった伝導帯のエネルギー準位によって電子の移動が容易になる効果が現れる。
【００５８】
言い換えれば，一般的なソノス型メモリ素子は，消去動作が電子とホールのトンネリング電流によって動作特性が変わる。一般に，トンネリング絶縁層の厚さを薄く形成すると，素子の動作特性が改善されるが，漏れ電流が増加してデータリテンション（retention）が減少する問題がある。反面，厚いトンネリング絶縁層は，素子のプログラム／消去動作速度が低下するという問題がある。また，素子の消去動作速度を改善するためには，高い消去電圧が要求される。しかしながら，本実施形態の場合，酸化膜１２０の厚さを薄く形成しなくても素子の動作特性を改善して，素子の消去動作速度を増加させることができ，酸化膜１２０の厚さは，２０乃至１００Åであってもよい。
【００５９】
具体的に，メモリ素子は，各製品別に特性によって酸化膜１２０の厚さが決まっており，純粋な酸化膜（ＳｉＯ２）の厚さを基準としてＥＯＴ（Equivalent Oxide Thickness)という。例えば，特定の製品において要求するＥＯＴが５０Åである場合，本実施形態のような方法で酸化膜１２０を５０Å厚さに形成すると，ＥＯＴは，４５Åに過ぎないので，５５〜６０Å厚さに形成する。しかしながら，後述するように，酸化膜１２０の厚さが増加することによる消去速度の低下問題は発生しないことに対し，酸化膜１２０の十分な厚さによりデータリテンションを維持することができるという長所がある。
【００６０】
このとき，酸化膜１２０内の窒素濃度は，０．５乃至２０ａｔｍｉｃ％であることが好ましい。酸化膜１２０内の窒素濃度が０．５ａｔｏｍｉｃ％未満である場合，プラズマ処理効果がほぼないから，後述する消去速度の改善効果が微々たるものであり，反対に，酸化膜１２０内の窒素濃度が２０ａｔｏｍｉｃ％を超える場合，漏れ電流が増加してデータリテンション(retention)が減少するという問題がある。
【００６１】
図１２は，半導体素子の消去特性を示すグラフである。ＰＧＭは，最初状態で電圧印加時にプログラム（窒化膜１３０に電荷が貯蔵）が成される状態を意味する。図１２に示すように，同じ電圧が印加された状態（例えば，-１Ｖ）において本発明の実施形態による酸化膜１２０を有するメモリ素子２００の場合，最も速い消去速度を示すのを確認することができる。消去速度によって分類すると，低圧化学気相蒸着（ＬＰＣＶＤ）を介して蒸着された酸化膜を有するメモリ素子（青色線），原子層蒸着（ＡＬＤ）を介して蒸着された酸化膜の上部に窒素プラズマ処理したメモリ素子（黒色線），原子層蒸着（ＡＬＤ）を介して蒸着された酸化膜を有するメモリ素子（赤色線）の順である。すなわち，本発明の実施形態と同様に，サイクリック薄膜蒸着を介して窒素プラズマ処理した酸化膜を有するメモリ素子が最も速い消去速度を示し，原子層蒸着（ＡＬＤ）を介して蒸着された酸化膜の上部に窒素プラズマ処理したメモリ素子は，消去速度が低いという点が分かる。
【００６２】
好ましい実施形態を介して本発明を詳細に説明したが，それとは異なる実施形態ないし実施例も可能である。よって，後述する特許請求の範囲の技術的思想と範囲は好ましい実施形態に限定されない。
【産業上の利用可能性】
【００６３】
本発明は多様な形態の薄膜蒸着方法及び半導体製造方法，そして不揮発性メモリセルに応用される。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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