(57)【要約】【課題】局所化されたシリコン・オン・インシュレータ（ＳＯＩ）フィンＦＥＴ１０４を形成するための方法および構造を開示する。【解決手段】フィンは、バルク基板１０２上に形成される。窒化物スペーサ２０８は、フィン側壁を保護する。シャロー・トレンチ分離領域４１２をフィン上に堆積させる。酸化プロセスによって酸素がシャロー・トレンチ分離領域４１２を通って、下にあるシリコン内へ拡散する。酸素は、シリコンと反応して、フィンに電気的絶縁を提供する酸化物を形成する。シャロー・トレンチ分離領域は、フィンまたはフィン上に配置された窒化物スペーサあるいはその両方と直接物理的に接触している。【選択図】図１６
2016502756.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造１００であって、
半導体基板１０２と、
前記半導体基板上に配置された第１のフィン１０４と、
前記第１のフィンの基部に形成された酸化物領域５１４と、
前記基部において前記第１のフィンに隣接して、物理的に接触して形成されたシャロー・トレンチ分離領域４１２であって、前記第１のフィン１０４の頂部のレベルよりも下にある、前記シャロー・トレンチ分離領域と、
を備える半導体構造１００。
【請求項２】
前記第１のフィン１０４上に配置されたゲート誘電体層をさらに備える、請求項１に記載の構造。
【請求項３】
前記ゲート誘電体層上に配置されたゲート領域をさらに備える、請求項２に記載の構造。
【請求項４】
前記ゲート誘電体層がハフニウム酸化物で構成される、請求項３に記載の構造。
【請求項５】
前記ゲート領域がポリシリコンで構成される、請求項３に記載の構造。
【請求項６】
前記ゲート領域が金属で構成される、請求項３に記載の構造。
【請求項７】
前記シャロー・トレンチ分離領域４１２が酸化シリコン５１４で構成される、請求項１に記載の構造。
【請求項８】
前記シャロー・トレンチ分離領域が前記第１のフィンの高さの約０．２倍〜前記第１のフィンの高さの約２倍の範囲にある高さを有する、請求項１に記載の構造。
【請求項９】
第２のフィンをさらに備え、前記第２のフィンが前記第１のフィンの物理的な高さと同一の物理的な高さを有し、前記第２のフィンが前記第１のフィンの電気的な高さよりも低い電気的な高さを有する、請求項１に記載の構造。
【請求項１０】
前記第１のフィンおよび第２のフィンが各フィンの頂部において同一平面上にある、請求項９に記載の構造。
【請求項１１】
前記第１のフィンが前記第１のフィンの前記基部において酸化物領域を備え、前記酸化物領域がＶ字形のプロファイルを有する、請求項２に記載の構造。
【請求項１２】
前記ゲート誘電体層が約５オングストローム〜約２０オングストロームの範囲の厚さを有する、請求項２に記載の構造。
【請求項１３】
前記第１のフィンが約７０ナノメートル〜約１５０ナノメートルの範囲の電気的なフィン高さを有し、前記第２のフィンが約４０ナノメートル〜約１２０ナノメートルの範囲の電気的なフィン高さを有する、請求項９に記載の構造。
【請求項１４】
半導体構造１００であって、
シリコン基板１０２と、
頂部および基部を有する、前記シリコン基板上に配置された第１のフィン１０４と、
頂部および基部を有する、前記シリコン基板上に配置された第２のフィンと、
を備え、
前記第１のフィン１０４の前記頂部および前記第２のフィンの前記頂部が水平の同一平面上にあり、
前記シリコン基板１０２の一部が酸化物領域を備え、前記酸化物領域５１４が各フィンの前記基部内へ延在し、
前記酸化物領域と前記第１のフィンの前記頂部との間の距離が前記酸化物領域５１４と前記第２のフィンの前記頂部との間の距離よりも小さい、
半導体構造１００。
【請求項１５】
前記第１のフィン上に配置されたゲート誘電体層をさらに備える、請求項１４に記載の構造。
【請求項１６】
前記ゲート誘電体層上に配置されたゲート領域をさらに備える、請求項１５に記載の構造。
【請求項１７】
前記ゲート誘電体層がハフニウム酸化物で構成される、請求項１６に記載の構造。
【請求項１８】
前記ゲート領域がポリシリコンで構成される、請求項１６に記載の構造。
【請求項１９】
前記ゲート領域が金属で構成される、請求項１６に記載の構造。
【請求項２０】
各フィンの前記基部内へ延在する前記酸化物領域が、Ｖ字形のプロファイルを有する、請求項１４に記載の構造。
【請求項２１】
半導体構造を形成する方法であって、
バルク半導体基板１０２上にフィン１０４を形成するステップと、
前記フィン上にフィン側壁スペーサ２０８を堆積させるステップと、
前記フィン側壁スペーサ２０８および前記バルク半導体基板１０２と直接物理的に接触するシャロー・トレンチ分離領域４１２を堆積させるステップと、
酸化プロセスを行って前記フィンの基部および前記バルク半導体基板の一部を酸化させるステップと、
シャロー・トレンチ分離領域４１２の凹部形成を行うステップと、
を含む、方法。
【請求項２２】
フィン側壁スペーサ領域を除去するステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記フィン側壁スペーサ領域を堆積させた後、前記シャロー・トレンチ分離領域を堆積させる前に基板凹部形成を行うステップをさらに含む、請求項２１に記載の方法。
【請求項２４】
シャロー・トレンチ分離領域の凹部形成を行うステップが、前記シャロー・トレンチ分離領域の完全な除去を含む、請求項２１に記載の方法。
【請求項２５】
酸化プロセスを行うステップが、摂氏約９００度〜摂氏約１３００度の温度で熱酸化を行うステップを含む、請求項２１に記載の方法。
【請求項２６】
半導体構造を形成する方法であって、
バルク半導体基板１０２上に第１のフィン１０４および第２のフィンを形成するステップと、
前記第２のフィン上にマスク領域を堆積させるステップと、
前記第１のフィンに隣接する第１の基板凹部形成を行うステップと、
前記マスク領域を除去するステップと、
前記第１のフィンおよび前記第２のフィン上に側壁スペーサ２０８を堆積させるステップと、
前記バルク半導体基板上にシャロー・トレンチ分離領域を堆積させるステップであって、前記シャロー・トレンチ分離領域が前記側壁スペーサと直接物理的に接触する、前記堆積させるステップと、
酸化プロセスを行って前記第１のフィンの基部、前記第２のフィンの基部、および前記バルク半導体基板の一部を酸化させるステップと、
シャロー・トレンチ分離領域４１２の凹部形成を行うステップと、
を含む、方法。
【請求項２７】
側壁スペーサを堆積させた後、前記シャロー・トレンチ分離領域を堆積させる前に第２の基板凹部形成を行うステップをさらに含む、請求項２６に記載の方法。
【請求項２８】
シャロー・トレンチ分離領域の凹部形成を行うステップが、前記シャロー・トレンチ分離領域の完全な除去を含む、請求項２６に記載の方法。
【請求項２９】
酸化プロセスを行うステップが、摂氏約９００度〜摂氏約１３００度の温度で熱酸化を行うステップを含む、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１２年１１月７日に出願された米国特許出願第１３／６７０，７６８号の内容に関連する。
【０００２】
本発明は、一般に半導体の作製、より詳細にはフィン電界効果トランジスタ（フィンＦＥＴ）を形成するための構造および方法に関する。
【背景技術】
【０００３】
集積回路（ＩＣ）が小型化に向かう傾向が続くとともに、ますます小さな寸法でより高い駆動電流を有するトランジスタが必要とされている。フィンＦＥＴ技術は、デバイス・サイズが縮小し続けるにつれ、より一般的になりつつある。シリコン・オン・インシュレータ（ＳＯＩ）フィンＦＥＴデバイスは、優れた電気的性能を有する。しかし、ＳＯＩフィンＦＥＴを製造するコストは、高くなる可能性がある。フィンと基板間に絶縁体膜がないバルク・フィンＦＥＴは、ＳＯＩフィンＦＥＴと比較して、製造コストが低い。しかし、バルク・フィンＦＥＴは、電気的性能を劣化させる可能性がある電流リークを起こしやすい。したがって、フィンＦＥＴデバイスを実施するための改良された方法および構造を有することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）を形成するための構造および方法を提供する。
【課題を解決するための手段】
【０００５】
一実施形態において、半導体構造が提供される。本構造は、半導体基板と、半導体基板上に配置された第１のフィンと、第１のフィンの基部に形成された酸化物領域と、基部において第１のフィンに隣接して、物理的に接触して形成されたシャロー・トレンチ分離領域と、を備え、シャロー・トレンチ分離領域が第１のフィンの頂部のレベルよりも下にある。
【０００６】
別の実施形態において、半導体構造が提供される。本構造は、シリコン基板と、頂部および基部を有する、シリコン基板上に配置された第１のフィンと、頂部および基部を有する、シリコン基板上に配置された第２のフィンと、を備え、第１のフィンの頂部および第２のフィンの頂部が水平の同一平面上にあり、シリコン基板の一部が酸化物領域を備え、酸化物領域が各フィンの基部内へ延在し、酸化物領域と第１のフィンの頂部との間の距離が、酸化物領域と第２のフィンの頂部との間の距離よりも小さい。
【０００７】
別の実施形態において、半導体構造を形成する方法が提供される。本方法は、バルク半導体基板上にフィンを形成するステップと、フィン上にフィン側壁スペーサを堆積させるステップと、フィン側壁スペーサおよびバルク半導体基板と直接物理的に接触するシャロー・トレンチ分離領域を堆積させるステップと、酸化プロセスを行ってフィンの基部およびバルク半導体基板の一部を酸化させるステップと、シャロー・トレンチ分離領域の凹部形成（recess）を行うステップと、を含む。
【０００８】
別の実施形態において、半導体構造を形成する方法が提供される。本方法は、バルク半導体基板上に第１のフィンおよび第２のフィンを形成するステップと、第２のフィン上にマスク領域を堆積させるステップと、第１のフィンに隣接する第１の基板凹部形成を行うステップと、マスク領域を除去するステップと、第１のフィンおよび第２のフィン上に側壁スペーサを堆積させるステップと、シャロー・トレンチ分離領域が側壁スペーサと直接物理的に接触するように、シャロー・トレンチ分離領域をバルク半導体基板上に堆積させるステップと、酸化プロセスを行って第１のフィンの基部、第２のフィンの基部およびバルク半導体基板の一部を酸化させるステップと、シャロー・トレンチ分離領域の凹部形成を行うステップと、を含む。
【０００９】
本発明の構造、動作および利点は、添付図面（各図）と併せて考慮される以下の説明を考察するとさらに明白になるであろう。図は、限定ではなく、例示であることが意図されている。
【００１０】
各図の一部におけるある要素は、説明を明瞭にするため、省略され、または縮尺通りに示されていないことがある。断面図は、「スライス」の形態、または「近視眼的」な断面図であってもよく、説明を明瞭にするため、「真の」断面図では普通ならば見ることができるいくつかの背景線が省略されることがある。
【００１１】
しばしば、図面の様々な図（各図）において、同様の要素は、同様の数字によって参照されることがあり、その場合、典型的には、最後の２つの有効数字が同じであり、最上位の数字が図面（図）の数字である場合がある。さらに、明瞭にするため、一部の参照数字は、ある図面では省略されることがある。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態の出発点における半導体構造を示す図である。
【図２】側壁スペーサを堆積させる次の処理ステップ後の半導体構造を示す図である。
【図３】基板凹部形成を行う任意選択の次の処理ステップ後の半導体構造を示す図である。
【図４】シャロー・トレンチ分離領域を堆積させる次の処理ステップ後の半導体構造を示す図である。
【図５】酸化を行う次の処理ステップ後の半導体構造を示す図である。
【図６】スペーサおよびパッド窒化物層を除去する次の処理ステップ後の半導体構造を示す図である。
【図７】ゲート誘電体およびゲートの堆積後の本発明の実施形態による半導体構造を示す図である。
【図８】本発明のさらなる実施形態の出発点における半導体構造を示す図である。
【図９】マスク層を施す次の処理ステップ後の図８の実施形態の半導体構造を示す図である。
【図１０】基板凹部形成を行う次の処理ステップ後の図８の実施形態の半導体構造を示す図である。
【図１１】フィン側壁スペーサを堆積させる次の処理ステップ後の図８の実施形態の半導体構造を示す図である。
【図１２】追加の基板凹部形成を行う次の任意選択の処理ステップ後の図８の実施形態の半導体構造を示す図である。
【図１３】シャロー・トレンチ分離領域を堆積させる次の処理ステップ後の図８の実施形態の半導体構造を示す図である。
【図１４】酸化を行う次の処理ステップ後の図８の実施形態の半導体構造を示す図である。
【図１５】スペーサおよびパッド窒化物層を除去する次の処理ステップ後の図８の実施形態の半導体構造を示す図である。
【図１６】ゲート誘電体およびゲートの堆積後の本発明の実施形態による半導体構造を示す図である。
【図１７】本発明の実施形態のプロセス・ステップを示す流れ図である。
【図１８】本発明のさらなる実施形態のプロセス・ステップを示す流れ図である。
【発明を実施するための形態】
【００１３】
図１は、本発明の実施形態の出発点における半導体構造１００を示す。バルク半導体基板１０２は、半導体構造１００の基部を形成する。バルク基板１０２は、いくつかの既知の半導体材料、例えばシリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン炭素合金、シリコン−ゲルマニウム−炭素合金、ガリウム砒素、インジウム砒素、インジウム・リン、ＩＩＩ−Ｖ化合物半導体材料、ＩＩ−ＶＩ化合物半導体材料、有機半導体材料、および他の化合物半導体材料などのいずれからも作ることができる。業界標準の堆積およびパターニング技法を使用して、フィン１０４がバルク基板１０２に形成される。パッド窒化物層１０６は、フィン１０４の頂部に配置される。説明を簡単にするため、１つのフィン１０４のみが示されていることに留意されたい。しかし、実際には、複数のフィンが基板１０２上に形成されてもよい。
【００１４】
図２は、フィン側壁スペーサ２０８を堆積させる次の処理ステップ後の半導体構造２００を示す。前述したように、図面の様々な図（各図）において、同様の要素は、同様の数字によって参照されてもよく、その場合、典型的には、最後の２つの有効数字が同じである場合がある。例えば、図２のバルク基板２０２は、図１のバルク基板１０２と類似する。フィン側壁スペーサ２０８は、窒化物で構成されてもよい。
【００１５】
図３は、基板凹部形成を行う任意選択の次の処理ステップ後の半導体構造３００を示す。基板凹部形成は、任意の適切な技法、例えば、反応性イオン・エッチ、化学的ダウンストリーム・エッチ、ウェット・エッチ、または任意の他の適切なエッチ技法によって行われてもよい。基板エッチの結果、基板３０２の上面は、図２の構造２００の上面よりも低くなり、スペーサ３０８によってカバーされないフィン３１０の下方部分が露出する。
【００１６】
図４は、シャロー・トレンチ分離領域４１２を堆積させる次の処理ステップ後の半導体構造４００を示す。シャロー・トレンチ分離（ＳＴＩ）領域４１２は、酸化シリコンで構成されてもよい。任意選択で、シャロー・トレンチ分離領域４１２は、パッド窒化物４０６のレベルまで平坦化されてもよい。平坦化は、化学的機械的研磨プロセスを介して行われてもよい。
【００１７】
図５は、酸化を行う次の処理ステップ後の半導体構造５００を示す。酸化プロセスは、熱酸化プロセスであってもよい。一部の実施形態において、酸化は、摂氏９００度〜摂氏１３００度の範囲の温度に設定された炉で行われる。炉の中の酸素は、シャロー・トレンチ分離領域を通って拡散して基板５０２のシリコンと反応し、フィン５０４の基部に形成される酸化物領域５１６を含む酸化物領域５１４を形成し、フィンの酸化されていない部分５１８を残す。酸化物領域５１６は、「Ｖ字形の」または「テールの」プロファイルを有し、酸化物領域は、フィンの外部に近いところでより高く、フィンの内部に近いところでより低い。酸化プロセス中に、シリコンと比較して酸化物の体積膨張により機械的ストレスがフィン５０４に付与されることがある。通常は、これによって、フィンが水平に対して、機械的に移動し、または傾き、その結果フィンが基板５０２に対してもはや垂直でなくなる。しかし、本発明の実施形態により、シャロー・トレンチ分離領域５１２がフィン５０４およびフィン側壁スペーサ５０８と直接物理的に接触しているため、フィン５０４は、酸化物領域５１４および５１６の形成中にシャロー・トレンチ分離領域５１２によってしっかりと適所に保持され、したがって、望ましくない機械的な移動が防止される。
【００１８】
図６は、スペーサおよびパッド窒化物層を除去する次の処理ステップ後の半導体構造６００を示す（図５の５０６および５０８と比較されたい）。次いで、シャロー・トレンチ分離領域が凹部形成される。シャロー・トレンチ分離領域６１２の一部は、凹部形成の後に残ってもよい。フィン６０４は、フィン高さＣを有する。一部の実施形態において、フィン高さＣは、約２０ナノメートルから約１５０ナノメートルの範囲にある。一部の実施形態において、シャロー・トレンチ分離領域６１２は、フィンの高さの約０．２倍〜フィンの高さの約２倍の範囲の高さを有する。任意選択で、シャロー・トレンチ分離全体が除去されてもよい。
【００１９】
図７は、ゲート誘電体７２０およびゲート領域７２２の堆積後の本発明の実施形態による半導体構造７００を示す。半導体構造７００は、半導体基板７０２を備える。フィン７０４は、半導体基板７０２上に配置される。酸化物領域７１６がフィン７０４の基部に形成され、酸化されていないフィン部分７１８が酸化物領域７１６上方にある。酸化物領域７１６および７１４は、フィン７０４に対する誘電体分離として働く。ゲート誘電体７２０は、フィン７０４上に配置される。一部の実施形態において、ゲート誘電体層７２０は、限定されないが、ハフニウム・ケイ酸塩（ＨｆＳｉＯ）、ハフニウム酸化物（ＨｆＯ２）、ケイ酸ジルコニウム（ＺｒＳｉＯｘ）、酸化ジルコニウム（ＺｒＯ２）、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、または任意の他の高誘電率材料（ｋ＞４．０）、あるいはこれらの材料の任意の組み合わせを含んでもよい。一部の実施形態において、ゲート誘電体７２０の厚さは、約５オングストローム〜約３０オングストロームの範囲にある。
【００２０】
ゲート領域７２２は、ゲート誘電体層７２０上に配置される。一部の実施形態において、ゲート領域７２２は、ポリシリコンで構成される。他の実施形態では、ゲート領域７２２は、置換金属ゲート（ＲＭＧ：replacement metal gate）であり、金属、例えば、ｐＦＥＴに対してはアルミニウム、窒化チタン（ＴｉＮ）もしくはルテニウム（Ｒｕ）、またはｎＦＥＴに対してはチタン・アルミニウム（ＴｉＡｌ）、窒化アルミニウム（ＡｌＮ）もしくは炭化タンタル（ＴａＣ）で構成されてもよい。したがって、半導体構造７００は、ブランケット酸化物の堆積によって作製されるシリコン・オン・インシュレータ（ＳＯＩ）フィンＦＥＴに関連付けられたコストなしに、シリコン・オン・インシュレータ（ＳＯＩ）フィンＦＥＴの性能を有するフィンＦＥＴを実装することができる。
【００２１】
図８は、本発明のさらなる実施形態の出発点における半導体構造８００である。バルク半導体基板８０２は、半導体構造８００の基部を形成する。バルク基板８０２は、いくつかの既知の半導体材料、例えばシリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン炭素合金、シリコン−ゲルマニウム−炭素合金、ガリウム砒素、インジウム砒素、インジウム・リン、ＩＩＩ−Ｖ化合物半導体材料、ＩＩ−ＶＩ化合物半導体材料、有機半導体材料、および他の化合物半導体材料などのいずれからも作ることができる。業界標準の堆積およびパターニング技法を使用して、フィン８０４およびもう１つのフィン８０５がバルク基板８０２に形成される。パッド窒化物層８０６は、フィン８０４およびフィン８０５の頂部に配置される。説明を簡単にするため、２つのフィン８０４および８０５のみが示されていることに留意されたい。しかし、実際には、複数のフィンが基板８０２上に形成されてもよい。以下の説明において、作製プロセスのある段階で、２つのフィンに対して異なる処理がある。当業者は、実際には、複数のフィンがあってもよく、各フィンが作製プロセスのある段階で異なる処理を受けることができる異なるグループに分割されることを認識されるであろう。
【００２２】
図９は、マスク層９１０を施す次の処理ステップ後の図８の実施形態の半導体構造９００である。マスク層は、業界標準の堆積およびパターニング技法を使用して施されてもよい。マスク層９１０は、フィン９０４上に施されるが、フィン９０５は、露出し、マスク層９１０によってカバーされない。
【００２３】
図１０は、Ｄ１の深さまで基板凹部形成を行い、次に、マスクを除去する次の処理ステップ後の図８の実施形態の半導体構造１０００である（図９の９１０と比較されたい）。基板凹部形成の結果、基板１００２の上面は、マスク層（図９の９１０）によってカバーされなかった、フィン１００５に隣接する領域でより低い。一部の実施形態において、深さＤ１は、約５ナノメートル〜約４０ナノメートルの範囲にあってもよい。したがって、基板エッチの結果、フィン１００４は、もとのフィン長さであるＦのフィン長さを有し、フィン１００５は、Ｆ＋Ｄ１のフィン長さを有する。
【００２４】
図１１は、フィン側壁スペーサを堆積させる次の処理ステップ後の図８の実施形態の半導体構造１１００である。フィン１１０４は、フィン・スペーサ１１１２を有し、フィン１１０５は、フィン・スペーサ１１１４を有する。フィン・スペーサ１１１４は、フィン１１０５近くの領域の基板１１０２凹部形成により、フィン・スペーサ１１１２よりも長い。
【００２５】
図１２は、深さＤ２まで追加の基板凹部形成を行う次の任意選択の処理ステップ後の図８の実施形態の半導体構造１２００である。この凹部形成は、構造１２００全体に適用され、したがってフィン１２０４およびフィン１２０５の両方がこの凹部形成を受ける。一部の実施形態において、深さＤ２は、約５ナノメートル〜約１００ナノメートルの範囲にあってもよい。この基板凹部形成の結果、フィン１２０４の露出されていない基部部分１２１６がスペーサ１２１２の下に形成される。同様に、フィン１２０５の露出されていない基部部分１２１８がスペーサ１２１４の下に形成される。
【００２６】
図１３は、シャロー・トレンチ分離領域１３２０を堆積させる次の処理ステップ後の図８の実施形態の半導体構造１３００である。シャロー・トレンチ分離領域１３２０は、酸化シリコンで構成されてもよい。任意選択で、シャロー・トレンチ分離領域１３２０は、パッド窒化物１３０６のレベルまで平坦化されてもよい。平坦化は、化学的機械的研磨プロセスを介して行われてもよい。
【００２７】
図１４は、酸化を行う次の処理ステップ後の図８の実施形態の半導体構造である。酸化プロセスは、熱酸化プロセスであってもよい。一部の実施形態において、酸化は、摂氏９００度〜摂氏１３００度の範囲の温度に設定された炉で行われる。炉の中の酸素は、シャロー・トレンチ分離領域を通って拡散して基板１４０２のシリコンと反応し、フィン１４０４およびフィン１４０５に電気的絶縁を提供する酸化物領域１４２２を形成する。フィン１４０４およびフィン１４０５の両方は、フィン頂部で水平に同一平面上にあり、レベルＨで終了する同じ物理的な高さを有する。水平の共平面性は、平坦化プロセスなどの下流の処理ステップを簡略化する。しかし、フィン１４０４およびフィン１４０５は、異なる電気的な高さを有し、これによって設計の柔軟性の改善が行われた。電気的な高さは、フィンの酸化されていない部分の長さである。したがって、フィン１４０４は、Ｅ１の電気的なフィン高さを有し、一方フィン１４０５は、Ｅ２の電気的なフィン高さを有し、ここでＥ１＜Ｅ２であり、両方のフィンの物理的な高さは、レベルＨにある。両方のフィンを同一の物理的な高さに維持することによって、平坦性の問題を改善し、下流の処理ステップを簡略化し、一方で各フィンの異なる電気的な高さによって、同じ半導体構造上に異なる電気的特性を有するフィンＦＥＴを設計するための柔軟性が回路設計者に与えられる。
【００２８】
図１５は、スペーサおよびパッド窒化物層を除去する次の処理ステップ後の図８の実施形態の半導体構造１５００である（図１１の１１０６、１１１２、および１１１４と比較されたい）。それぞれのフィンの基部に位置する酸化物領域１５１６および酸化物領域１５１７は、「Ｖ字形の」または「テールの」プロファイルを有し、酸化物領域は、フィンの外部に近いところでより高く、フィンの内部に近いところでより低い。
【００２９】
図１６は、ゲート誘電体１６２０およびゲート領域１６２４の堆積後の本発明の実施形態による半導体構造１６００である。半導体構造１６００は、フィン１６０４およびフィン１６０５を備える。フィン１６０４およびフィン１６０５は、フィン頂部で同一平面上にある。酸化物領域１６２２は、フィン１６０４およびフィン１６０５に誘電体分離を提供する。フィン１６０４は、電気的な高さＥ１を有し、フィン１６０５は、電気的な高さＥ２を有する。電気的な高さは、各フィンの酸化されていない部分の長さである。したがって、フィン１６０４は、フィン１６０５の電気的なフィン高さＥ２よりも短い電気的な高さＥ１を有する。実施形態では、フィン１６０４は、約７０ナノメートル〜１５０ナノメートルの範囲の電気的なフィン高さＥ１を有し、フィン１６０５は、約４０ナノメートル〜約１２０ナノメートルの範囲の電気的なフィン高さＥ２を有する。
【００３０】
図１７は、本発明の実施形態のプロセス・ステップを示す流れ図１７００である。プロセス・ステップ１７５０で、フィンがバルク基板上に形成される（図１の１０４を参照）。プロセス・ステップ１７５２で、フィン・スペーサをフィン側壁上に堆積させる（図２の２０８を参照）。プロセス・ステップ１７５４で、シャロー・トレンチ分離（ＳＴＩ）材料を構造上に堆積させる（図４の４１２を参照）。プロセス・ステップ１７５６で、酸化プロセスが行われ、結果として酸化領域が得られる（図５の５１４を参照）。プロセス・ステップ１７５８で、シャロー・トレンチ分離材料が凹部形成される（図６の６１２を参照）。
【００３１】
図１８は、本発明のさらなる実施形態のプロセス・ステップを示す流れ図１８００である。プロセス・ステップ１８５０で、第１のフィンおよび第２のフィンがバルク基板上に形成される（図８の８０４および８０５を参照）。プロセス・ステップ１８５２で、マスクを１つのフィン上に堆積させる（図９の９１０を参照）。実際の実施形態では、マスクを一群のフィンを備える複数のフィン上に堆積させることに留意されたい。プロセス・ステップ１８５４で、第１の基板凹部形成が行われる（図１０のＤ１を参照）。プロセス・ステップ１８５６で、フィン側壁スペーサを堆積させる（図１１の１１１２および１１１４を参照）。プロセス・ステップ１８５７で、任意選択で、第２の基板凹部形成が行われる（図１２のＤ２を参照）。第２の凹部形成は、基部においてフィンの一部を露出させる役目を果たし、それによってフィンの一部が来るべきプロセス・ステップで酸化されうる。プロセス・ステップ１８５８で、シャロー・トレンチ分離材料を堆積させる（図１３の１３２０を参照）。プロセス・ステップ１８６０で、酸化プロセスが行われ、結果として酸化領域が得られる（図１４の１４２２を参照）。プロセス・ステップ１８６２で、シャロー・トレンチ分離材料が凹部形成される（図１５の１５００を参照）。
【００３２】
本発明の実施形態は、局所化されたシリコン・オン・インシュレータ（ＳＯＩ）フィンＦＥＴを形成するための方法および構造を提供する。フィンは、バルク基板上に形成される。窒化物スペーサは、フィン側壁を保護する。シャロー・トレンチ分離領域をフィン上に堆積させる。酸化プロセスによって、酸素がシャロー・トレンチ分離領域を通って、下にあるシリコン内に拡散する。酸素は、シリコンと反応して、酸化物を形成し、この酸化物がフィンに電気的絶縁を提供する。シャロー・トレンチ分離領域は、フィン、またはフィン上に配置された窒化物スペーサ、あるいはその両方と直接物理的に接触する。これによってフィンを安定させ、酸化プロセスの結果として生じる酸化誘起応力（oxidation-induced stress）によるフィンの傾きを防ぐ。
【００３３】
本発明は、ある好ましい実施形態（１つまたは複数）に関して示され、記載されたが、本明細書および添付図面を読み、理解することによって、当業者にある等価な代替形態および変更形態が思い浮かぶであろう。特に、上記の構成要素（組立体、デバイス、回路など）によって行われる様々な機能に関し、そうした構成要素を記載するために使用された用語（「手段」への言及を含む）は、別段の記載がなければ、記載された構成要素の特定の機能を行うあらゆる構成要素に、たとえ本明細書に示された本発明の例示的な実施形態において機能を行う開示された構造と構造上等価でないとしても、対応する（すなわち、機能的に等価である）ことが意図されている。加えて、本発明の特定の特徴がいくつかの実施形態のうちのほんの１つに関して開示されることがあったが、そうした特徴は、所望に応じて、および任意の所与のまたは特定の用途に対して有利となりうるように、他の実施形態の１つまたは複数の特徴と組み合わされてもよい。
【産業上の利用可能性】
【００３４】
本発明は、種々様々の電子および電気装置に応用される高性能チップの設計および作製に産業上の利用可能性がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成27年6月16日(2015.6.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構造であって、
半導体基板と、
前記半導体基板上に配置された第１のフィンと、
前記第１のフィンの基部に形成された酸化物領域と、
前記基部において前記第１のフィンに隣接して、物理的に接触して形成されたシャロー・トレンチ分離領域であって、前記第１のフィンの頂部のレベルよりも下にある、前記シャロー・トレンチ分離領域と、
を備える半導体構造。
【請求項２】
前記第１のフィン上に配置されたゲート誘電体層をさらに備える、請求項１に記載の構造。
【請求項３】
前記ゲート誘電体層上に配置されたゲート領域をさらに備える、請求項２に記載の構造。
【請求項４】
前記ゲート誘電体層がハフニウム酸化物で構成される、請求項３に記載の構造。
【請求項５】
前記ゲート領域がポリシリコンで構成される、請求項３に記載の構造。
【請求項６】
前記ゲート領域が金属で構成される、請求項３に記載の構造。
【請求項７】
前記シャロー・トレンチ分離領域が酸化シリコンで構成される、請求項１に記載の構造。
【請求項８】
前記シャロー・トレンチ分離領域が前記第１のフィンの高さの０．２倍〜前記第１のフィンの高さの２倍の範囲にある高さを有する、請求項１に記載の構造。
【請求項９】
第２のフィンをさらに備え、前記第２のフィンが前記第１のフィンの物理的な高さと同一の物理的な高さを有し、前記第２のフィンが前記第１のフィンの電気的な高さよりも低い電気的な高さを有する、請求項１に記載の構造。
【請求項１０】
前記第１のフィンおよび第２のフィンが各フィンの頂部において同一平面上にある、請求項９に記載の構造。
【請求項１１】
前記第１のフィンが前記第１のフィンの前記基部において酸化物領域を備え、前記酸化物領域がＶ字形のプロファイルを有する、請求項２に記載の構造。
【請求項１２】
前記ゲート誘電体層が５オングストローム〜２０オングストロームの範囲の厚さを有する、請求項２に記載の構造。
【請求項１３】
前記第１のフィンが７０ナノメートル〜１５０ナノメートルの範囲の電気的なフィン高さを有し、前記第２のフィンが４０ナノメートル〜１２０ナノメートルの範囲の電気的なフィン高さを有する、請求項９に記載の構造。
【請求項１４】
半導体構造であって、
シリコン基板と、
頂部および基部を有する、前記シリコン基板上に配置された第１のフィンと、
頂部および基部を有する、前記シリコン基板上に配置された第２のフィンと、
を備え、
前記第１のフィンの前記頂部および前記第２のフィンの前記頂部が水平の同一平面上にあり、
前記シリコン基板の一部が酸化物領域を備え、前記酸化物領域が各フィンの前記基部内へ延在し、
前記酸化物領域と前記第１のフィンの前記頂部との間の距離が前記酸化物領域と前記第２のフィンの前記頂部との間の距離よりも小さい、
半導体構造。
【請求項１５】
各フィンの前記基部内へ延在する前記酸化物領域が、Ｖ字形のプロファイルを有する、請求項１４に記載の構造。
【請求項１６】
半導体構造を形成する方法であって、
バルク半導体基板上にフィンを形成するステップと、
前記フィン上にフィン側壁スペーサを堆積させるステップと、
前記フィン側壁スペーサおよび前記バルク半導体基板と直接物理的に接触するシャロー・トレンチ分離領域を堆積させるステップと、
酸化プロセスを行って前記フィンの基部および前記バルク半導体基板の一部を酸化させるステップと、
シャロー・トレンチ分離領域の凹部形成を行うステップと、
を含む、方法。
【請求項１７】
フィン側壁スペーサ領域を除去するステップをさらに含む、請求項１６に記載の方法。
【請求項１８】
前記フィン側壁スペーサ領域を堆積させた後、前記シャロー・トレンチ分離領域を堆積させる前に基板凹部形成を行うステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
シャロー・トレンチ分離領域の凹部形成を行うステップが、前記シャロー・トレンチ分離領域の完全な除去を含む、請求項１６に記載の方法。
【請求項２０】
酸化プロセスを行うステップが、摂氏９００度〜１３００度の温度で熱酸化を行うステップを含む、請求項１６に記載の方法。
【請求項２１】
半導体構造を形成する方法であって、
バルク半導体基板上に第１のフィンおよび第２のフィンを形成するステップと、
前記第２のフィン上にマスク領域を堆積させるステップと、
前記第１のフィンに隣接する第１の基板凹部形成を行うステップと、
前記マスク領域を除去するステップと、
前記第１のフィンおよび前記第２のフィン上に側壁スペーサを堆積させるステップと、
前記バルク半導体基板上にシャロー・トレンチ分離領域を堆積させるステップであって、前記シャロー・トレンチ分離領域が前記側壁スペーサと直接物理的に接触する、前記堆積させるステップと、
酸化プロセスを行って前記第１のフィンの基部、前記第２のフィンの基部、および前記バルク半導体基板の一部を酸化させるステップと、
シャロー・トレンチ分離領域の凹部形成を行うステップと、
を含む、方法。
【国際調査報告】
2016502756.tif 000021
2016502756.tif 000022