(57)【要約】本開示は、データ・シフティングに関わる装置及び方法を含む。実施例の装置は、アレイの第一センス・ラインに結合された第一メモリ・セル、第一メモリ・セルとそれに対応する第一感知回路との間に位置する第一単離デバイス、及び、第一メモリ・セルと、第二センス・ラインに対応する第二感知回路との間に位置する第二単離デバイスからなる。第一及び第二単離デバイスは、アレイの入出力ラインを介してデータを移送することなく、アレイ内でデータをシフトするよう作動される。【選択図】図４
2016536733.tif 000002
【特許請求の範囲】
【請求項１】
アレイの第一センス・ラインに結合された第一メモリ・セル、
前記第一メモリ・セルとそれに対応する第一感知回路との間に位置する第一単離デバイス、及び
前記第一メモリ・セルと、第二センス・ラインに対応する第二感知回路との間に位置する第二単離デバイスからなり、
前記アレイの入出力ラインを介してデータを移送することなく、前記アレイ内でデータをシフトするよう前記第一及び第二単離デバイスが作動される、データ・シフティング装置。
【請求項２】
さらに、前記第二感知回路と、前記第二センス・ラインに結合された第二メモリ・セルとの間に位置する第三単離デバイスからなる、請求項１に記載の装置。
【請求項３】
さらに、前記第一感知回路と、前記アレイの第三センス・ラインに結合された第三メモリ・セルとの間に位置する第四単離デバイスからなる、請求項２に記載の装置。
【請求項４】
さらに、前記第三メモリ・セルとそれに対応する第三感知回路との間に位置する第五単離デバイスからなる、請求項３に記載の装置。
【請求項５】
前記第一単離デバイスの第一ターミナルと前記第二単離デバイスの第一ターミナルとが相互へ、及び前記第一センス・ラインへ結合され、
前記第一単離デバイスの第二ターミナルと前記第四単離デバイスの第一ターミナルとが相互へ、及び前記第一感知回路のセンス増幅器へ結合され、及び
前記第二単離デバイスの第二ターミナルと前記第三単離デバイスの第一ターミナルとが相互へ、及び前記第二感知回路のセンス増幅器へ結合されている、請求項４に記載の装置。
【請求項６】
さらに、前記第一単離デバイスのゲートへ及び前記第三単離デバイスのゲートへ第一制御信号を提供する、及び
前記第二単離デバイスのゲートへ及び前記第四単離デバイスのゲートへ第二制御信号を提供するように構成されたコントローラからなる、請求項５の装置。
【請求項７】
さらに、前記第一メモリ・セルと前記第三感知回路との間に位置する第六単離デバイスであって、前記第六単離デバイスの第一ターミナルが前記第一単離デバイスの前記第一ターミナルに結合され、また、前記第六単離デバイスの第二ターミナルと前記第五単離デバイスの第二ターミナルとが相互へ、及び前記第三感知回路に結合される、前記第六単離デバイス、及び
前記第三メモリ・セルと前記第一感知回路との間に位置する第七単離デバイスであって、前記第七単離デバイスの第一ターミナルが前記第一単離デバイスの前記第二ターミナルへ及び前記第一感知回路へ結合され、また、前記第七単離デバイスの第二ターミナルが前記第三単離デバイスの第二ターミナルへ結合される、前記第七単離デバイスからなる、請求項６に記載の装置。
【請求項８】
前記コントローラが、前記アレイ内でデータをシフトさせることに関連して、前記第六単離デバイスのゲートへ及び前記第七単離デバイスのゲートへ第三制御信号を提供するように構成される、請求項７に記載の装置。
【請求項９】
前記第一感知回路の前記センス増幅器が第一アキュムレータへ結合され、前記第二感知回路の前記センス増幅器が第二センス増幅器へ結合されている、請求項５に記載の装置。
【請求項１０】
前記第一アキュムレータ及び第二アキュムレータの少なくとも一つが、前記アレイ内でデータをシフトするための一時的記憶を提供する、請求項９に記載の装置。
【請求項１１】
さらに、第一相補型センス・ラインに結合された第三メモリ・セル、
前記第三メモリ・セルと前記第一感知回路との間に位置する第三単離デバイス、及び
前記第三メモリ・セルと前記第二感知回路との間に位置する第四単離デバイスからなる、請求項１〜１０のいずれか一つに記載の装置。
【請求項１２】
前記第一センス・ラインが前記第二センス・ラインと隣り合う、請求項１〜１０のいずれか一つに記載の装置。
【請求項１３】
前記アレイの入出力ラインを介してデータを転送することなく、選択アクセス・ラインに沿って前記アレイ内でデータをシフトするよう前記第一及び第二単離デバイスが作動される、請求項１〜１０のいずれか一つに記載の装置。
【請求項１４】
第一センス・ラインへ及び特定のアクセス・ラインへ結合されたメモリ・セル内に記憶されたデータ値を感知すること、及び
感知データ値を第二センス・ラインに結合されたメモリ・セルへ、
前記第一センス・ラインへ及び前記第二センス・ラインへ結合された単離デバイスを有効化すること、及び
前記単離デバイスが有効な状態で、選択アクセス・ラインを活性化することよって、シフトすることからなる、データ・シフティング方法。
【請求項１５】
前記第二センス・ラインに結合された前記メモリ・セルへの前記感知データ値のシフティングが、前記第二センス・ラインに結合された感知回路へ前記感知データ値を転送することなく、前記第一センス・ラインに結合された感知回路から前記第二センス・ラインに結合された前記メモリ・セルへ前記感知データ値を転送することからなる、請求項１４に記載の方法。
【請求項１６】
前記第一センス・ラインに結合された前記感知回路が、第一センス増幅器及び第一アキュムレータからなり、及び、前記第二センス・ラインに結合された前記感知回路が、第二センス増幅器及び第二アキュムレータからなり、前記方法が、前記単離デバイスが有効な状態で前記選択アクセス・ラインを活性化することによって、前記第一アキュムレータから、前記第二センス・ラインに結合された前記メモリ・セルへ前記感知データ値を転送することを含む、請求項１５に記載の方法。
【請求項１７】
前記単離デバイスが、前記第一センス・ラインに結合された第一ターミナル及び前記第二センス・ラインに結合された第二ターミナルを有するトランジスタであり、有効化が、前記トランジスタのゲートへ信号を提供することを含む、請求項１４〜１６のいずれか一つに記載の方法。
【請求項１８】
前記第一センス・ラインが、一対の相補型センス・ラインの一つであり、また、前記第二センス・ラインが、一対の相補型センス・ラインの一つであり、前記トランジスタの前記ゲートへ前記信号を提供することが、前記第一センス・ラインの相補型センス・ラインへ及び前記第二センス・ラインの相補型センス・ラインへ結合されたもう一つのトランジスタのゲートへ前記信号を提供することからなる、請求項１７に記載の方法。
【請求項１９】
前記選択アクセス・ラインが、前記特定のアクセス・ラインである、請求項１７に記載の方法。
【請求項２０】
メモリ・セル内に記憶されたデータ値の隣接メモリ・セルへのシフティング方法であって、
前記隣接メモリ・セルが第一方向に隣接することに応答して、
前記メモリ・セルと、前記メモリ・セルが結合するセンス・ラインに対応する感知回路との間に位置する第一単離デバイスを有効化することによって、前記メモリ・セル内に記憶された前記データ値を感知すること、及び
前記データ値を前記隣接メモリ・セルへ書き込むために、前記メモリ・セルが結合する前記センス・ラインに対応する前記感知回路と前記隣接メモリ・セルとの間に位置する第二単離デバイスを有効化すること、及び
前記隣接メモリ・セルが第二方向に隣接することに応答して、
前記メモリ・セルと、前記隣接メモリ・セルが結合する隣り合うセンス・ラインに対応する感知回路との間に位置する第三単離デバイスを有効化することによって、前記メモリ・セル内に記憶された前記データ値を感知すること、及び
前記隣り合うセンス・ラインに対応する前記感知回路から前記隣接メモリ・セルへ前記データ値を書き込むために、前記隣接メモリ・セルと、前記隣り合うセンス・ラインに対応する前記感知回路との間に位置する第四単離デバイスを有効化することからなる、前記方法。
【請求項２１】
複数のメモリ・セルからなるアレイ、
前記アレイの複数のセンス・ラインに結合された感知回路、
特定のセンス・ラインに対応する前記感知回路と、前記特定のセンス・ラインに結合されたメモリ・セルとの間に位置する第一単離デバイス、
前記特定のセンス・ラインに結合された前記メモリ・セルと、隣り合うセンス・ラインに対応する前記感知回路との間に位置する第二単離デバイス、
前記特定のセンス・ラインに対応する前記感知回路と、反対側で隣り合うセンス・ラインに結合されたメモリ・セルとの間に位置する第三単離デバイス、及び
前記アレイに結合されたコントローラであって、前記アレイの選択アクセス・ラインに沿ったデータ・シフティングを促進するために、制御信号を介して、前記第一単離デバイス、前記第二単離デバイス及び前記第三単離デバイスを選択的に有効化するように構成された前記コントローラからなるデータ・シフティング装置。
【請求項２２】
前記コントローラが、
前記特定のセンス・ラインに対応する前記感知回路を介して、前記特定のセンス・ラインに結合されたメモリ・セル内に記憶されたデータ値を感知することに関連して、前記第一単離デバイスを有効化すること、及び
その後、前記特定のセンス・ラインに対応する前記感知回路から前記反対側で隣り合うセンス・ラインに結合された前記メモリ・セルへ前記データ値を転送するために、前記第三単離デバイスを有効化することによって、
前記特定のセンス・ラインに結合された前記メモリ・セルから前記反対側で隣り合うセンス・ラインに結合された前記メモリ・セルへ、前記選択アクセス・ラインに沿ったデータ・シフティングを促進するように構成される、請求項２１に記載の装置。
【請求項２３】
前記コントローラが、
前記隣り合うセンス・ラインに対応する前記感知回路を介して、前記特定のセンス・ラインに結合された前記メモリ・セル内に記憶されたデータ値を感知することに関連して、前記第二単離デバイスを有効化すること、
その後、前記第二センス・ラインに対応する前記感知回路から前記隣り合うセンス・ラインに結合されたメモリ・セルへデータ値を転送するために、前記隣り合うセンス・ラインに対応する前記感知回路と、前記隣り合うセンス・ラインに結合されたメモリ・セルとの間に位置する単離デバイスを有効化することによって、
前記特定のセンス・ラインに結合された前記メモリ・セルから前記隣り合うセンス・ラインに結合された前記メモリ・セルへ、前記選択アクセス・ラインに沿ったデータ・シフティングを促進するように構成される、請求項２１に記載の装置。
【請求項２４】
前記第一単離デバイスが、前記特定のセンス・ラインに対応する前記感知回路のセンス増幅器と、前記特定のセンス・ラインに結合されたメモリ・セルとの間に位置し、
前記第二単離デバイスが、前記特定のセンス・ラインに結合された前記メモリ・セルと、前記隣り合うセンス・ラインに対応する前記感知回路のセンス増幅器との間に位置し、
前記第三単離デバイスが、前記特定のセンス・ラインに対応する前記感知回路の前記センス増幅器と、前記反対側で隣り合うセンス・ラインに結合されたメモリ・セルとの間に位置する、請求項２１に記載の装置。
【請求項２５】
さらに、前記特定のセンス・ラインに対応する前記感知回路と、前記隣り合うセンス・ラインに結合されたメモリ・セルとの間に位置する第四単離デバイス、及び
前記特定のセンス・ラインに結合された前記メモリ・セルと、前記反対側で隣り合うセンス・ラインに対応する感知回路との間に位置する第五単離デバイスからなり、
前記コントローラが、前記選択アクセス・ラインに沿ったデータ・シフティングを促進するよう制御信号を介して前記第四単離デバイス及び前記第五単離デバイスを選択的に有効化するように構成される、請求項２１〜２４のいずれか一つに記載の装置。
【請求項２６】
前記第一単離デバイスの第一ターミナルが、前記第二単離デバイスの第一ターミナルへ及び前記第五単離デバイスの第一ターミナルへ結合され、
前記第一単離デバイスの第二ターミナルが、前記第三単離デバイスの第一ターミナルへ及び前記第四単離デバイスの第一ターミナルへ結合される、請求項２５に記載の装置。
【請求項２７】
前記コントローラが、
前記特定のセンス・ラインに対応する前記感知回路を介して、前記特定センス・ラインに結合された前記メモリ・セル内に記憶されたデータ値を感知することに関連して、前記第一単離デバイスを有効化すること、及び
その後、前記特定のセンス・ラインに対応する前記感知回路から前記反対側で隣り合うセンス・ラインに結合された前記メモリ・セルへ前記データ値を転送するために、前記第三単離デバイスを有効にすることによって、
前記特定のセンス・ラインに結合された前記メモリ・セルから前記反対側で隣り合うセンス・ラインに結合された前記メモリ・セルへ、前記選択アクセス・ラインに沿ったデータ・シフティングを促進する、及び、
前記特定のセンス・ラインに対応する前記感知回路を介して、前記特定のセンス・ラインに結合された前記メモリ・セル内に記憶された前記データ値を感知することに関連して、前記第一単離デバイスを有効化すること、及び
その後、前記特定のセンス・ラインに対応する前記感知回路から前記隣り合うセンス・ラインに結合された前記メモリ・セルへ前記データ値を転送するために、前記第四単離デバイスを有効にすることによって、
前記特定のセンス・ラインに結合された前記メモリ・セルから前記反対側で隣り合うセンス・ラインに結合された前記メモリ・セルへ、前記選択アクセス・ラインに沿ったデータ・シフティングを促進するように構成される、請求項２５に記載の装置。
【請求項２８】
前記コントローラが、
前記隣り合うセンス・ラインに対応する前記感知回路から前記特定のセンス・ラインに結合された前記メモリ・セルへデータ値を転送するために、前記第二単離デバイスを有効化することによって、前記隣り合うセンス・ラインに結合された前記メモリ・セルから前記特定のセンス・ラインに結合された前記メモリ・セルへ、前記選択アクセス・ラインに沿ったデータ・シフティングを促進する、及び
前記反対側で隣り合うセンス・ラインに対応する前記感知回路から前記特定のセンス・ラインに結合された前記メモリ・セルへデータ値を転送するために、前記第五単離デバイスを有効化することによって、前記反対側で隣り合うセンス・ラインに結合された前記メモリ・セルから前記特定のセンス・ラインに結合された前記メモリ・セルへ、前記選択アクセス・ラインに沿ったデータ・シフティングを促進するように構成される、請求項２７に記載の装置。
【請求項２９】
前記コントローラが、第一方向に前記選択アクセス・ラインに沿ってデータをシフトさせることに関連して、前記第二単離デバイスへ及び前記第三単離デバイスへ第一制御信号を同時に提供するように構成される、請求項２８に記載の装置。
【請求項３０】
前記コントローラが、第二方向に前記選択アクセス・ラインに沿ってデータをシフトさせることに関連して、前記第四単離デバイスへ及び前記第五単離デバイスへ第二制御信号を同時に提供するように構成される、請求項２９に記載の装置。
【請求項３１】
前記装置が、前記アレイの入出力ラインを介してデータを移送することなく、また、センスライン・アドレス・アクセスを実行することなく、前記アレイの前記選択アクセス・ラインに沿ってデータをシフトさせるように構成される、請求項２１〜２４のいずれか一つに記載の装置。
【請求項３２】
複数のセンス・ライン各々に結合され、前記センス・ラインの複数のメモリ・セルと、それらに対応する複数の感知回路各々との間に位置する複数の第一単離デバイス、
前記複数の感知回路各々と、複数の隣り合うセンス・ライン各々のメモリ・セルとの間に位置する複数の第二単離デバイス、及び
コントローラからなるデータ・シフティング装置であって、
前記コントローラが、
前記複数の隣り合うセンス・ラインの各々に対応する感知回路を使用してデータ値を感知することなく、前記複数のセンス・ラインに対応する前記複数の感知回路から、前記複数の隣り合うセンス・ラインの各々のメモリ・セルへデータ値を転送するために、前記複数の第二単離デバイスを有効化すること、及び
前記複数の第一単離デバイスが無効な状態で、前記複数の隣り合うセンス・ラインの各々のメモリ・セルから前記複数のセンス・ラインに対応する前記複数の感知回路へデータ値を転送するために、前記複数の第二単離デバイスを有効にすることの少なくとも一つを実行するように構成される、前記装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体メモリ及び方法に関し、特に、データ・シフティングの実行に関わる装置及び方法に関する。
【背景技術】
【０００２】
メモリ・デバイスは、典型的に、コンピュータまたは他の電子装置内に内臓半導体集積回路として提供される。揮発性及び不揮発性メモリを含む多くの異なるタイプのメモリがある。揮発性メモリは、（例えば、ホスト・データ、エラー・データなどの）データを維持するのに電力が必要であり、とりわけ、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）及びサイリスタ・ランダム・アクセス・メモリ（ＴＲＡＭ）を含む。不揮発性メモリは、電力供給を受けていない場合に記憶データを保持することによって永続データを提供でき、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、及び、相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）等の抵抗変化型メモリ、抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）、及び、スピン・トルク・トランスファ・ランダム・アクセス・メモリ（ＳＴＴ‐ＲＡＭ）等の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）を含むことができる。
【０００３】
電子装置は、通常、複数の処理資源（例えば、一つ以上のプロセッサ）を含む。それらは、命令を読み出し実行して、命令の実行結果を適切なロケーションに保存する。プロセッサは、演算論理ユニット（ＡＬＵ）回路、数値演算ユニット（ＦＰＵ）回路、及び／または組み合わせ論理ブロック等の複数の機能ユニットから構成できる。これらは、例えば、データ（例えば、一つ以上のオペランド）に対するＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ論理演算などの論理操作を遂行することにより命令の実行に使用可能である。例えば、機能ユニット回路は、オペランドへの加算、減算、乗算及び／または除算などの算術演算を実行するために用いられてもよい。
【０００４】
電子装置内の複数のコンポーネントが、実行すべき命令を機能ユニット回路へ提供することに関与してもよい。命令は、例えば、コントローラ及び／またはホストプロセッサ等の処理資源によって生成されてもよい。データ（例えば、命令の実行対象となるオペランド）は、機能ユニット回路がアクセス可能なメモリ・アレイ内に保存されてもよい。機能ユニット回路によるデータに対する命令実行の開始前に、命令及び／またはデータは、メモリ・アレイから読み出され、配列及び／またはバッファされてもよい。さらに、機能ユニット回路を介して単一または複数クロック・サイクルで、異なるタイプのオペレーションが実行される場合に、命令及び／またはデータの中間結果が、配列及び／またはバッファされてもよい。
【０００５】
多くの例における処理資源（例えば、プロセッサ及び／または関連機能ユニット回路）は、メモリ・アレイに対して外部に存在してもよく、データは、一組の命令を実行するために、処理資源とメモリ・アレイとの間のバスを介してアクセスされる。典型的に、メモリ・アレイ自体は、性能及び機能に限度がある。例えば、ほとんどのメモリ・アレイは、実行すべき命令及び／または処理すべきデータを記憶する。そのようなメモリ・アレイは、メモリ・セルを感知するために使用される回路、及び／またはメモリ・セル内に記憶されたデータをリフレッシュするために使用される回路を含むことができる。
【図面の簡単な説明】
【０００６】
【図１】本開示の複数の実施形態によるメモリ・デバイスを含むコンピューティング・システムの形態にある装置を表すブロック図である。
【図２】本開示の複数の実施形態によるデータ・シフティングを実行するように構成されたメモリ・アレイの一部分を表す概略図である。
【図３】本開示の複数の実施形態によるデータ・シフティングを実行するように構成されたメモリ・アレイの一部分を表す概略図である。
【図４】本開示の複数の実施形態によるデータ・シフティングを実行するように構成されたメモリ・アレイの一部分を表す概略図である。
【図５】本開示の複数の実施形態による感知回路の一部分を表す概略図である。
【発明を実施するための形態】
【０００７】
本開示は、データ・シフティングに関わる装置及び方法を含む。実施例の装置は、アレイの第一センス・ラインに結合された第一メモリ・セル、第一メモリ・セルとそれに対応する第一感知回路との間に位置する第一単離デバイス、及び、第一メモリ・セルと、第二センス・ラインに対応する第二感知回路との間に位置する第二単離デバイスからなる。第一及び第二単離デバイスは、アレイの入出力ラインを介してデータを移送することなく、アレイ内でデータをシフトするよう作動される。
【０００８】
本開示の複数の実施形態は、アレイの入出力ライン（例えば、ローカル及び／またはグローバル入出力ライン）を介して（例えば、外部処理資源へ）データを移送することなく、アレイ内で（例えば、一つのメモリ・セルからもう一つのメモリ・セルへ）データをシフトさせる機能を備えることによって、メモリ・アレイ関連の改善された機能性を提供することができる。一実施例として、本開示の実施形態は、特定のメモリ・セル内に記憶されているデータが、選択アクセス・ラインに結合された隣接メモリ・セルへ（例えば、右または左へ）転送可能であって、その特定のメモリ・セル内に記憶されているデータ値が、異なるメモリ・セルからシフトされたデータ値によって置換可能なよう、（例えば、選択アクセス・ラインに沿った）アレイ内でのデータ・シフティングを提供できる。本文で説明する実施形態によるアレイ内でのデータ・シフティングは、種々の処理タスクに対して有効であり、例えば、データがアレイから転送され、シフトされてからアレイ内へ戻される従来のデータ・シフティング・アプローチに比較して、有意な時間短縮を提供できる。
【０００９】
従来のアプローチにおけるデータ・シフティングの実行は、アレイ及び感知回路からデータを（例えば、入出力（Ｉ／Ｏ）ラインからなるバスを介して）プロセッサ、マイクロプロセッサ及び／または計算エンジン等の処理資源へ転送することを含んでいる。その処理資源は、（例えば、種々の論理演算に関連する）適切なシフティングを実行するように構成されたＡＬＵ回路及び／または他の機能ユニット回路から構成されてもよい。しかし、メモリ・アレイ及び感知回路から、そのような処理資源へのデータ転送は、有意な電力消費を伴う。たとえ処理資源がメモリ・アレイと同じチップ内にあるとしても、アレイから処理資源へのデータの移動は、センス・ラインからＩ／Ｏライン（例えば、ローカルＩ／Ｏライン）へのデータ送信のための、センスライン・アドレス・アクセスの実行（例えば、列デコード信号の発信）、アレイ周辺部へのデータ移動、及び、処理資源へのデータ提供を伴うため、有意な電力消費が発生する。
【００１０】
さらに、処理資源の回路（例えば、計算エンジン）は、メモリ・アレイに関するピッチ規則に従わない場合もある。例えば、メモリ・アレイのセルは、４Ｆ２または６Ｆ２セル・サイズを有してもよい。この場合の「Ｆ」は、セルに関わる特徴的サイズである。このため、従来のシステムのＡＬＵ回路に関わるデバイス（例えば、論理ゲート）は、例えば、チップ・サイズ及び／または記憶密度に影響を及ぼしかねないため、メモリ・セルとピッチを合わせて形成することが不可能な場合もある。本開示の複数の実施形態は、アレイのメモリ・セルにピッチを合わせて形成され、本文で以下に更に説明するデータ・シフティングを実行するように作動可能な単離デバイス及び関連感知回路を含む。本文で用いる単離デバイスは、少なくとも一対のノード（例えば、ターミナル）間に電気的分離を選択的に提供可能な、トランジスタ及び／またはダイオード等のデバイスに言及する。
【００１１】
本開示の以下の詳細説明においては、説明の一部をなす添付図面を参照する。それら図面は、例証として、本開示の一つ以上の実施形態が、いかに実践されるのかを表している。これら実施形態は、本技術における通常の知識を有する者が、本開示の実施形態を実践できるよう十分に詳述されるが、他の実施形態も利用可能であり、本開示の範囲から逸脱せずに、処理的な、電気的な及び／または構造的な変更が可能であることは理解すべきである。本文で用いる指示子「Ｎ」、特に図面内の参照番号に関しては、そう指示された特定の機能が複数含まれてもよいことを示す。本文で用いる「複数の」個体は、一つ以上のそのようなものに言及できる（例えば、複数のメモリ・アレイは、一つ以上のメモリ・アレイに言及できる）。
【００１２】
本文の図面は、番号の表記規則に従い、最初の数字または複数の数字が、図面番号と一致し、残りの数字が、図面中のエレメントまたはコンポーネントを識別している。異なる図面間で同様なエレメントまたはコンポーネントは、同様な数字を用いて識別されている。例えば、２０４は、図２中のエレメント「０４」を参照し、同様なエレメントが、図３では３０４として参照されている。明らかではあるが、本文における種々の実施形態に示すエレメントは、本開示の複数の追加実施形態を提供するために、追加、交換及び／または排除可能である。加えて、これも明らかではあるが、図面中に提供されたエレメントの比率及び相対尺度は、本発明の特定実施形態の図解を意図したものであり、制限的な意味で解釈されるべきではない。
【００１３】
図１は、本開示の複数の実施形態によるメモリ・デバイス１２０を含むコンピューティング・システム１００の形態にある装置を表すブロック図である。この装置に使用されるメモリ・デバイス１２０、メモリ・アレイ１３０及び／または感知回路１５０は、別個に「装置」と見なすことも可能である。
【００１４】
システム１００は、メモリ・アレイ１３０を含むメモリ・デバイス１２０に結合されたホスト１１０を含む。ホスト１１０は、パーソナル・ラップトップ・コンピュータ、デスクトップ・コンピュータ、デジタルカメラ、スマートフォンまたはメモリ・カード・リーダ等のホスト・システムでよいが、種々の他のタイプのホストも可能である。ホスト１１０は、システム・マザーボード及び／またはバックプレーンを含んでもよく、また、複数の処理資源（例えば、一つ以上のプロセッサ、マイクロプロセッサまたは他のタイプの制御回路）を含むことができる。システム１００は、別個の集積回路を含んでもよい、あるいは、ホスト１１０及びメモリ・デバイス１２０の両方が、同じ集積回路上に存在してもよい。システム１００は、例えば、サーバ・システム、及び／または高性能コンピュータ（ＨＰＣ）システム、及び／またはそれの一部であってもよい。図１に示す実施例は、フォン・ノイマン・アーキテクチャを有するシステムを表しているが、本開示の実施形態は、非フォン・ノイマン・アーキテクチャ（例えば、チューリング・マシン）で具現することもできる。その場合は、フォン・ノイマン・アーキテクチャにしばしば関連付けられる一つ以上のコンポーネント（例えば、ＣＰＵ、ＡＬＵ等）を含まなくてもよい。
【００１５】
明瞭にすべく、システム１００は、本開示に特定の関連がある特徴に焦点を当てるよう単純化されている。メモリ・アレイ１３０は、例えば、ＤＲＡＭアレイ、ＳＲＡＭアレイ、ＳＴＴ ＲＡＭアレイ、ＰＣＲＡＭアレイ、ＴＲＡＭアレイ、ＲＲＡＭアレイ、ＮＡＮＤフラッシュ・アレイ及び／またはＮＯＲフラッシュ・アレイであってもよい。アレイ１３０は、複数のメモリ・セルを、アクセス・ライン（本文においてワード・ラインまたは選択ラインと称する場合もある）によって結合させた行と、センス・ライン（本文においてディジット・ラインまたはデータ・ラインと称する場合もある）によって結合させた列に配置させて構成できる。図１に単一アレイ１３０を示すが、実施形態は、そのように制限されることはない。例えば、メモリ・デバイス１２０は、複数のアレイ１３０（例えば、ＤＲＡＭセルからなる複数のバンク及び／またはサブアレイ）を含んでもよい。実施例ＤＲＡＭアレイを、図２、３及び４に関連させて説明する。
【００１６】
メモリ・デバイス１２０は、Ｉ／Ｏ回路１６４を介してＩ／Ｏバス１５６（例えば、データ・バス）上に提供されるアドレス信号をラッチするためのアドレス回路１６２を含む。メモリ・アレイ１３０にアクセスするために、アドレス信号が、行デコーダ１４６及び列デコーダ１６６によって受信されて復号化される。データは、感知回路１５０を用いてセンス・ライン上の電圧及び／または電流変化を感知することによって、メモリ・アレイ１３０から読み取ることができる。感知回路１５０は、メモリ・アレイ１３０から、データのページ（例えば、行）を読み取ってラッチすることができる。Ｉ／Ｏ回路１６４は、Ｉ／Ｏバス１５６を介したホスト１１０との双方向データ通信に用いることができる。書き込み回路１４８は、メモリ・アレイ１３０へデータを書き込むために用いられる。
【００１７】
コントローラ１４０は、ホスト１１０からコントロール・バス１５４を介して提供される信号を復号化する。これら信号は、データ読み出し動作、データ書き込み動作及びデータ消去動作を含むメモリ・アレイ１３０に対して実行される動作を制御するために使用されるチップ有効化信号、ライト有効化信号及びアドレスラッチ信号を含んでもよい。種々の実施形態におけるコントローラ１４０は、ホスト１１０からの命令を実行する責任を負う。コントローラ１４０は、ステートマシン、シーケンサ、あるいはハードウェア、ソフトウェア及び／またはファームウェアからなる他のタイプのコントローラであってもよい。
【００１８】
コントローラ１４０は、本文で更に説明されるデータ・シフティングの実行に関連して、例えば、単離デバイスへ提供される信号を制御可能なシフト・コントローラ１７０を含む。例えば、シフト・コントローラ１７０は、（例えば、アレイの選択アクセス・ラインに沿って）アレイ内のデータの（例えば、右または左への）シフティングを制御できる。
【００１９】
感知回路１５０の一実施例を、図２、３、４及び５に関連させて、以下にさらに説明する。例えば、複数の実施形態における感知回路１５０は、複数のセンス増幅器（例えば、図２に示すセンス増幅器２０６、図３に示すセンス増幅器３０６、図４に示すセンス増幅器４０６または図５に示すセンス増幅器５０６）及びアキュムレータ回路（例えば、図２に示すアキュムレータ回路２３１、図３に示す３３１及び図４に示す４３１）から構成できる。アキュムレータ回路は、アキュムレータからなり、本文で更に説明されるデータ・シフティングに関連してデータ値の一時記憶を提供するのに利用可能である。
【００２０】
図２は、本開示の複数の実施形態によるデータ・シフティングを実行するように構成されたメモリ・アレイ２３０の一部分を表す概略図である。アレイ２３０は、複数のアクセス・ライン２０４−０（ＷＬ０）、２０４−１（ＷＬ１）、２０４−２（ＷＬ２）及び２０４−３（ＷＬ３）、及び、複数のセンス・ライン２０５−０（Ｄ０）、２０５−１（Ｄ１）及び２０５−２（Ｄ２）からなる第一の部分（例えば、サブアレイ）を含む。アレイ２３０は、また、複数のアクセス・ライン２４４−０（ＷＬ０）、２４４−１（ＷＬ１）、２４４−２（ＷＬ２）及び２４４−３（ＷＬ３）、及び、センス・ライン２０５−０、２０５−１及び２０５−２への相補型センス・ラインとして各々が機能する複数のセンス・ライン２６５−０（Ｄ０_）、２６５−１（Ｄ１_）及び２６５−２（Ｄ２_）からなる第二の部分を含む。このため、アレイ２３０の複数のセル２０１は、アクセス・ライン（例えば、ワード・ライン）によって結合されて行、及び、センス・ライン（例えば、ディジット・ライン）によって結合されて列に配置され、各列のセル２０１が、一対の相補型センス・ラインに関連付けられている。実施形態は、図２に示す列数に限定されない。
【００２１】
アレイ２３０は、例えば、各々がアクセス・デバイス２０２及び記憶エレメント（例えば、図４に示すようなトランジスタ４０２及びコンデンサ４０３）からなる１Ｔ１Ｃ（一つのトランジスタ、一つのコンデンサ）メモリ・セルのＤＲＡＭアレイであってもよい。複数の実施形態におけるメモリ・セル２０１は、（例えば、セル内に元々記憶されていたデータが読み取りの後にリフレッシュされるよう、セル内に記憶されたデータを読み取りによって破壊する）破壊読み出しメモリ・セルである。
【００２２】
アレイ２３０は、本開示の複数の実施形態による感知回路に結合される。この実施例においては、相補型センス・ラインの各対は、（概して２０６として参照される）センス増幅器及び（概して２３１として参照される）アキュムレータからなる感知回路に結合される。例えば、センス・ライン２０５−０／２６５−０は、センス増幅器２０６−０（ＳＡ０）及び対応アキュムレータ２３１−０（ＡＣＣＵＭ０）へ結合され、センス・ライン２０５−１／２６５−１は、センス増幅器２０６−１（ＳＡ１）及び対応アキュムレータ２３１−１（ＡＣＣＵＭ１）へ結合され、センス・ライン２０５−２／２６５−２は、センス増幅器２０６−２（ＳＡ２）及び対応アキュムレータ２３１−２（ＡＣＣＵＭ２）へ結合される。実施例センス増幅器は、図５に関連させて説明し、実施例アキュムレータは、図４に関連させて説明する。開ディジット・ライン・アーキテクチャを図２に示すが、実施形態は、それに制限されない。例えば、アレイ２３０は、特に図４に示すような折り返しディジット・ライン・アーキテクチャを有しても、また、他のディジット・ライン・アーキテクチャを有してもよい。
【００２３】
センス増幅器２０６は、感知（例えば、読み取り）動作を介して、選択セル内に記憶されたデータ（例えば、論理データ値）を判定するよう作動可能である。アキュムレータ２３１は、本文で説明する実施形態によるデータ・シフティングに関連して、メモリ・セルから読み出したデータを（例えば、一時的に）記憶するよう作動可能である。以下に更に説明するように、特定のディジット・ラインに結合された感知回路は、その特定ディジット・ラインに結合されたメモリ・セルから、あるいは異なるディジット・ライン（例えば、隣り合うディジット・ライン）に結合されたメモリ・セルから、データ値を感知及び／または記憶するよう作動可能である。実施形態は、図２に示す実施例感知回路に限定されない。例えば、本文で説明する複数の実施形態による感知回路は、電流モード・センス増幅器及び／またはシングル・エンド型センス増幅器（例えば、一つのセンス・ラインに結合された複数のセンス増幅器）を含むことができる。
【００２４】
本開示の複数の実施形態は、（例えば、アレイ２３０等のアレイの選択アクセス・ラインに沿った）アレイ内でのデータ・シフティングに関連して作動可能な複数の単離デバイスを含む。単離デバイスは、特定ディジット・ラインに対応する感知回路と、それらディジット・ラインに結合されたメモリ・セルとの間に位置してもよい。例えば、図２に示す実施例においては、ディジット・ライン２０５−０、２０５−１及び２０５−２の各々は、それらの各々の感知回路とメモリ・セル２０１との間に位置する三つの単離デバイス２５１−１、２５２−１及び２５３−１を含む。同様に、相補型ディジット・ライン２６５−０、２６５−１及び２６５−２の各々は、それらの各々の感知回路とメモリ・セル２０１との間に位置する三つの単離デバイス２５１−２、２５２−２及び２５３−２を含む。
【００２５】
例えば、ディジット・ライン２０５−１を参照すると、単離デバイス２５１−１は、センス増幅器２０６−１と、ディジット・ライン２０５−１に結合されたメモリ・セルとの間に位置し、単離デバイス２５２−１は、センス増幅器２０６−１と、隣り合うディジット・ライン２０５−０に結合されたメモリ・セルとの間に位置し、単離デバイス２５３−１は、センス増幅器２０６−１と、隣り合うディジット・ライン２０５−２に結合されたメモリ・セルとの間に位置する。同様に、相補型ディジット・ライン２６５−１を参照すると、単離デバイス２５１−２は、センス増幅器２０６−１と、ディジット・ライン２６５−１に結合されたメモリ・セルとの間に位置し、単離デバイス２５２−２は、センス増幅器２０６−１と、隣り合うディジット・ライン２６５−０に結合されたメモリ・セルとの間に位置し、単離デバイス２５３−２は、センス増幅器２０６−１と、隣り合うディジット・ライン２６５−２に結合されたメモリ・セルとの間に位置する。
【００２６】
図２に示す実施例における単離デバイス２５１−１、２５２−１、２５３−１、２５１−２、２５２−２及び２５３−２は、ｎチャネル（Ｎｃｈ）トランジスタ（例えば、電界効果トランジスタ）であるが、実施形態は、特定のタイプのトランジスタまたは他の単離デバイスに限定されることはない。図２に示す実施例において、再びディジット・ライン２０５−１を参照すると、ディジット・ライン２０５−１に対応する単離デバイス２５１−１の第一ターミナル（例えば、ソースまたはドレイン）、ディジット・ライン２０５−２に対応する単離デバイス２５２−１の第一ターミナル、及び、ディジット・ライン２０５−０に対応する単離デバイス２５３−１の第一ターミナルは、相互へ、及びディジット・ライン２０５−１へ結合されている。ディジット・ライン２０５−２に対応する単離デバイス２５２−１の第二ターミナルは、センス増幅器２０６−２に結合され、ディジット・ライン２０５−０に対応する単離デバイス２５３−１の第二ターミナルは、センス増幅器２０６−０に結合されている。また、ディジット・ライン２０５−１に対応する単離デバイス２５１−１の第二ターミナル、ディジット・ライン２０５−１に対応する単離デバイス２５２−１の第一ターミナル、及び、ディジット・ライン２０５−１に対応する単離デバイス２５３−１の第一ターミナルは、相互へ、及びセンス増幅器２０６−１へ結合されている。
【００２７】
複数の実施形態における単離デバイス２５１−１、２５２−１、２５３−１、２５１−２、２５２−２及び２５３−２は、特定の特徴的サイズ（例えば、４Ｆ２、６Ｆ２等）に従うメモリ・セル２０１及び／またはアレイ２３０の感知回路（例えば、センス増幅器２０６及び／またはアキュムレータ２３１）にピッチを合わせて形成できる。単離デバイス２５１−１、２５２−１、２５３−１、２５１−２、２５２−２及び２５３−２は、センス増幅器２０６間のギャップ内に形成できる。これにより、従来のアプローチに比べ、そのようなデバイスに必要なスペースの量を低減できる、及び／または他の回路のために利用可能なスペースを増加できる。このため、本文で説明する実施形態によるデータ・シフティングのための装置及び方法には、従来のアプローチに優る利点がある。
【００２８】
作動中、（例えば、アレイ２３０の選択アクセス・ラインに沿って）アレイ内のデータをシフトさせるために、信号を、単離デバイス２５１−１、２５２−１、２５３−１、２５１−２、２５２−２及び２５３−２のゲートへ（例えば、図１に示すシフト・コントローラ１７０を介して）選択的に提供できる。図２に示す実施例における単離デバイス２５１−１及び２５１−２は、信号２４１（ＮＯＲＭ）を介して有効または無効にされ、単離デバイス２５２−１及び２５２−１は、信号２４２（ＳｈｆｔＬ）を介して有効または無効にされ、単離デバイス２５３−１及び２５３−２は、信号２４３（ＳｈｆｔＲ）を介して有効または無効にされる。
【００２９】
データは、複数の実施形態によれば、（例えば、選択アクセス・ラインに沿って）右へ、あるいは左へシフトできる。例えば、メモリ・セル２０１−１内に記憶されたデータ値を選択アクセス・ライン２０４−１に沿って右へ（例えば、メモリ・セル２０１−２へ）シフトさせる動作は、単離デバイス２５２−１及び２５３−１を（「ＳｈｆｔＲ」及び「ＳｈｆｔＬ」制御信号を介して）無効化させて、ディジット・ライン２０５−１に対応する単離デバイス２５１−１を有効化する（例えば、「ＮＯＲＭ」制御信号２４１を介して起動させる）ことを含んでもよい。単離デバイス２５１−１が有効な状態で、メモリ・セル２０１−１内に記憶されたデータ値を判定するための感知（例えば、読み取り）動作が（例えば、選択アクセス・ライン２０４−１及びセンス増幅器２０６−１を起動させることによって）実行できる。感知データ値は、アキュムレータ２３１−１内に記憶できる。感知データ値は、それから、ディジット・ライン２０５−１に対応する単離デバイス２５３−１を（例えば、「ＳｈｆｔＲ」制御信号２４３を介して）有効化すること、及び、選択アクセス・ライン２０４−１を起動させることによって、セル２０１−２へシフトできる。このため、単離デバイス２５３−１が有効な状態でアクセス・ライン２０４−１を起動させることは、アキュムレータ２３１−１内に記憶されたデータ値をメモリ・セル２０１−２へ書き込むことになる。したがって、セル２０１−１内に記憶されたデータ値は、Ｉ／Ｏラインを介して及び／またはセンスライン・アドレス・アクセスを介してアレイから外部へデータを転送することなく（例えば、アレイ及び感知回路からローカルＩ／Ｏラインを介して外部回路へデータが転送されるよう列デコード信号を発することなく）、セル２０１−２へシフトされる。また、ディジット・ライン２０５−１に対応する感知回路によって感知されるセル２０１−１からのデータ値が、ディジット・ライン２０５−２に対応する感知回路へ転送される及び／またはその感知回路によって感知されることなく、セル２０１−２へ転送されることにも留意すべきである。そのため、データ値は、単一の（例えば、唯一の）感知動作の実行を介してシフトできる。
【００３０】
同様に、メモリ・セル２０１−１内に記憶されたデータ値を選択アクセス・ライン２０４−１に沿って左へ（例えば、メモリ・セル２０１−０へ）シフトさせる動作は、単離デバイス２５２−１及び２５３−１を（「ＳｈｆｔＲ」及び「ＳｈｆｔＬ」制御信号を介して）無効化させて、ディジット・ライン２０５−１に対応する単離デバイス２５１−１を有効化する（例えば、「ＮＯＲＭ」制御信号２４１を介して起動させる）ことを含んでもよい。単離デバイス２５１−１が有効な状態で、メモリ・セル２０１−１内に記憶されたデータ値を判定するための感知（例えば、読み取り）動作が（例えば、選択アクセス・ライン２０４−１及びセンス増幅器２０６−１を起動させることによって）実行できる。感知データ値は、（例えば、「ＳｈｆｔＬ」制御信号２４２を介して）ディジット・ライン２０５−１に対応する単離デバイス２５２−１を有効化する（例えば、起動させる）こと、及び、選択アクセス・ライン２０４−１を起動させることによって、セル２０１−０へシフトできる。このため、単離デバイス２５２−１が有効な状態でアクセス・ライン２０４−１を起動させることは、アキュムレータ２３１−１内に記憶されたデータ値をメモリ・セル２０１−０へ書き込むことになる。
【００３１】
上記実施例は、単一メモリ・セル（例えば、２０１−１）からデータをシフトさせることに焦点を当てたが、単離デバイス２５１−１、２５２−１及び２５３−１、及び２５１−２、２５２−２及び２５３−２は、複数のセルからも同時にデータをシフトさせるよう作動させることができる。例えば、一つの選択アクセス・ラインに結合されたすべてのセルからのデータ（例えば、一ページのデータ）を、（例えば、単離デバイス２５３−１または２５３−２の有効化を介して）右へ、あるいは（例えば、単離デバイス２５２−１または２５２−２の有効化を介して）左へシフトさせることもできる。また、ディジット・ライン２６５−０、２６５−１及び２６５−２に結合されたセル内に記憶されたデータも、上記説明のように同様な方式で、アクセス・ライン２４４−０−２４４−３に沿ってシフトさせることができる。図２に示さないが、複数の実施形態においては、データが非隣接メモリ・セルへシフト可能なように、隣り合わないディジット・ライン間で単離デバイスが結合されてもよい。例えば、メモリ・セル２０１−０内に記憶されたデータ値が、メモリ・セル２０１−２へ直接転送されてもよい。さらに、複数の実施形態においては、特定のメモリ・セル（例えば、２０１−０）からのデータが、複数のメモリ・セルへ転送されてもよい。
【００３２】
図３は、本開示の複数の実施形態によるデータ・シフティングを実行するように構成されたメモリ・アレイ３３０の一部分を表す概略図である。アレイ３３０は、複数のアクセス・ライン３０４−０（ＷＬ０）、３０４−１（ＷＬ１）、３０４−２（ＷＬ２）及び３０４−３（ＷＬ３）、及び、複数のセンス・ライン３０５−０（Ｄ０）、３０５−１（Ｄ１）及び３０５−２（Ｄ２）からなる第一の部分（例えば、サブアレイ）を含む。アレイ３３０は、また、複数のアクセス・ライン３４４−０（ＷＬ０）、３４４−１（ＷＬ１）、３４４−２（ＷＬ２）及び３４４−３（ＷＬ３）、及び、センス・ライン３０５−０、３０５−１及び３０５−２への相補型センス・ラインとして各々が機能する複数のセンス・ライン３６５−０（Ｄ０_）、３６５−１（Ｄ１_）及び３６５−２（Ｄ２_）からなる第二の部分を含む。このため、アレイ３３０の複数のセル３０１は、アクセス・ライン（例えば、ワード・ライン）によって結合されて行、及び、センス・ライン（例えば、ディジット・ライン）によって結合されて列に配置され、各列のセル３０１が、一対の相補型センス・ラインに関連付けられている。実施形態は、図３に示す列数に限定されない。
【００３３】
アレイ３３０は、例えば、各々がアクセス・デバイス及び記憶エレメント（例えば、図４に示すようなトランジスタ４０２及びコンデンサ４０３）からなる１Ｔ１Ｃ（一つのトランジスタ、一つのコンデンサ）メモリ・セルのＤＲＡＭアレイであってもよい。複数の実施形態におけるメモリ・セル３０１は、（例えば、セル内に元々記憶されていたデータが読み取りの後にリフレッシュされるよう、セル内に記憶されたデータを読み取りによって破壊する）破壊読み出しメモリ・セルである。
【００３４】
アレイ３３０は、本開示の複数の実施形態による感知回路に結合されている。この実施例においては、相補型センス・ラインの各対は、（概して３０６として参照される）センス増幅器及び（概して３３１として参照される）アキュムレータからなる感知回路に結合される。例えば、センス・ライン３０５−０／３６５−０は、センス増幅器３０６−０（ＳＡ０）及び対応アキュムレータ３３１−０（ＡＣＣＵＭ０）へ結合され、センス・ライン３０５−１／３６５−１は、センス増幅器３０６−１（ＳＡ１）及び対応アキュムレータ３３１−１（ＡＣＣＵＭ１）へ結合され、センス・ライン３０５−３／３６５−２は、センス増幅器３０６−２（ＳＡ２）及び対応アキュムレータ３３１−２（ＡＣＣＵＭ２）へ結合される。実施例センス増幅器は、図５に関連させて説明し、実施例アキュムレータは、図４に関連させて説明する。
【００３５】
センス増幅器３０６は、感知（例えば、読み取り）動作を介して、選択セル内に記憶されたデータ（例えば、論理データ値）を判定するよう作動可能である。アキュムレータ３３１は、本文で説明する実施形態によるデータ・シフティングに関連して、メモリ・セルから読み出したデータを（例えば、一時的に）記憶するよう作動可能である。以下に更に説明するように、特定のディジット・ラインに結合された感知回路は、その特定のディジット・ラインに結合されたメモリ・セルから、あるいは異なるディジット・ライン（例えば、隣り合うディジット・ライン）に結合されたメモリ・セルから、データ値を感知及び／または記憶するよう作動可能である。実施形態は、図３に示す実施例感知回路に限定されない。
【００３６】
アレイ３３０は、特定のディジット・ラインに対応する感知回路と、それらディジット・ラインに結合されたメモリ・セルとの間に位置する単離デバイスを含む。例えば、図３に示す実施例においては、ディジット・ライン３０５−０、３０５−１及び３０５−２の各々は、それらの各々の感知回路と対応メモリ・セル３０１との間に位置する第一単離デバイス３５１−１、及び、それらの各々のメモリ・セル３０１と、隣り合うディジット・ラインに対応する感知回路との間に位置する第二単離デバイス３５５−１を含む。例えば、ディジット・ライン３０５−０に対応する単離デバイス３５５−１は、ディジット・ライン３０５−０のメモリ・セルと、ディジット・ライン３０５−１に対応する感知回路との間に位置し、ディジット・ライン３０５−１に対応する単離デバイス３５５−１は、ディジット・ライン３０５−１のメモリ・セルと、ディジット・ライン３０５−２に対応する感知回路との間に位置し、図３に示さないが、ディジット・ライン３０５−２に対応する単離デバイス３５５−１は、ディジット・ライン３０５−２のメモリ・セルと、次の隣り合うディジット・ラインに対応する感知回路との間に位置する。同様に、相補型ディジット・ライン３６５−０、３６５−１及び３６５−２の各々は、それらの各々の感知回路と対応メモリ・セル３０１との間に位置する第一単離デバイス３５１−１、及び、それらの各々のメモリ・セル３０１と、隣り合うディジット・ラインに対応する感知回路との間に位置する第二単離デバイス３５５−１を含む。
【００３７】
一実施例として、ディジット・ライン３０５−１を参照すると、単離デバイス３５１−１は、センス増幅器３０６−１と、ディジット・ライン３０５−１に結合されたメモリ・セルとの間に位置し、単離デバイス３５５−１は、センス増幅器３０６−１と、隣り合うディジット・ライン３０５−０に結合されたメモリ・セルとの間に位置する。同様に、相補型ディジット・ライン３６５−１を参照すると、単離デバイス３５１−２は、センス増幅器３０６−１と、ディジット・ライン３６５−１に結合されたメモリ・セルとの間に位置し、単離デバイス３５５−２は、センス増幅器３０６−１と、隣り合うディジット・ライン３６５−０に結合されたメモリ・セルとの間に位置する。
【００３８】
図３に示す実施例における単離デバイス３５１−１、３５５−１、３５１−２及び３５５−２は、ｎチャネル（Ｎｃｈ）トランジスタ（例えば、電界効果トランジスタ）であるが、実施形態が、特定のタイプのトランジスタまたは他の単離デバイスに限定されることはない。図３に示す実施例において、再びディジット・ライン３０５−１を参照すると、ディジット・ライン３０５−１に対応する単離デバイス３５１−１の第一ターミナル（例えば、ソースまたはドレイン）、及びディジット・ライン３０５−１に対応する単離デバイス３５５−１の第一ターミナルは、相互へ、及びセンス増幅器３０６−１へ結合されている。ディジット・ライン３０５−１に対応する単離デバイス３５５−１の第二ターミナル、及びディジット・ライン３０５−０に対応する単離デバイス３５１−１の第一ターミナルは、相互へ、及びディジット・ライン３０５−０へ結合され、ディジット・ライン３０５−０に対応する単離デバイス３５１−１の第二ターミナルが、センス増幅器３０６−０へ結合されている。ディジット・ライン３０５−１に対応する単離デバイス３５１−１の第二ターミナル、及びディジット・ライン３０５−２に対応する単離デバイス３５５−１の第一ターミナルは、相互へ、及びディジット・ライン３０５−１へ結合されている。また、ディジット・ライン３０５−２に対応する単離デバイス３５５−１の第二ターミナル、及びディジット・ライン３０５−２に対応する単離デバイス３５１−１の第一ターミナルは、相互へ、及びセンス増幅器３０６−２へ結合され、ディジット・ライン３０５−２に対応する単離デバイス３５１−１の第二ターミナルが、（図示しない）次の隣り合うディジット・ラインに対応する単離デバイス３５５−１へ、及びディジット・ライン３０５−２へ結合されている。
【００３９】
複数の実施形態における単離デバイス３５１−１、３５５−１、３５１−２及び３５５−２は、特定の特徴的サイズ（例えば、４Ｆ２、６Ｆ２等）に従うアレイ３３０のメモリ・セル３０１及び／または感知回路（例えば、センス増幅器３０６及び／またはアキュムレータ３３１）にピッチを合わせて形成可能である。
【００４０】
作動中、（例えば、アレイ３３０の選択アクセス・ラインに沿って）アレイ内のデータをシフトさせるために、信号を、単離デバイス３５１−１、３５５−１、３５１−２及び３５５−２のゲートへ（例えば、図１に示すシフト・コントローラ１７０を介して）選択的に提供できる。図３に示す実施例における単離デバイス３５１−１及び３５１−２は、信号３４１（ＮＯＲＭ）を介して有効または無効化され、単離デバイス３５５−１及び３５５−１は、信号３４５（Ｓｈｆｔ）を介して有効または無効化される。
【００４１】
データは、複数の実施形態によれば、（例えば、選択アクセス・ラインに沿って）右へ、あるいは左へシフトできる。例えば、メモリ・セル３０１−１内に記憶されたデータ値を選択アクセス・ライン３０４−１に沿って左へ（例えば、メモリ・セル３０１−０へ）シフトさせる動作は、単離デバイス３５５−１を（「Ｓｈｆｔ」制御信号を介して）無効化させて、ディジット・ライン３０５−１に対応する絶縁装置３５１−１を（例えば、「ＮＯＲＭ」制御信号３４１を介して）有効化することを含んでもよい。単離デバイス３５１−１が有効な状態で、メモリ・セル３０１−１内に記憶されたデータ値を判定するための感知（例えば、読み取り）動作が（例えば、選択アクセス・ライン３０４−１及びセンス増幅器３０６−１を起動させることによって）実行できる。感知データ値は、アキュムレータ３３１−１内に記憶できる。感知データ値は、それから、ディジット・ライン３０５−１に対応する単離デバイス３５５−１を（例えば、「Ｓｈｆｔ」制御信号３４５を介して）有効化すること、及び選択アクセス・ライン３０４−１を起動させることによって、セル３０１−０へシフトできる。このため、単離デバイス３５５−１が有効な状態でアクセス・ライン３０４−１を起動させることは、アキュムレータ３３１−１内に記憶されたデータ値をメモリ・セル３０１−０へ書き込むことになる。したがって、セル３０１−１内に記憶されたデータ値は、Ｉ／Ｏラインを介して及び／またはセンスライン・アドレス・アクセスを介してアレイから外部へデータを転送することなく（例えば、アレイ及び感知回路からローカルＩ／Ｏラインを介して外部回路へデータが転送されるよう列デコード信号を発することなく）、セル３０１−０へシフトされる。また、ディジット・ライン３０５−１に対応する感知回路によって感知されるセル３０１−１からのデータ値が、ディジット・ライン３０５−０に対応する感知回路へ転送される及び／またはその感知回路によって感知されることなく、セル３０１−０へ転送されることにも注目すべきである。このため、データ値は、単一の（例えば、唯一の）感知動作の実行を介して（例えば、左へ）シフトできる。
【００４２】
メモリ・セル３０１−１内に記憶されたデータ値を選択アクセス・ライン３０４−１に沿って右へ（例えば、メモリ・セル３０１−２へ）シフトさせる動作は、ディジット・ライン３０５−２に対応する単離デバイス３５５−１を（例えば、「Ｓｈｆｔ」制御信号３４５を介して）有効化すること、ディジット・ライン３０５−１に対応する単離デバイス３５１−１を（「ＮＯＲＭ」制御信号３４１を介して）無効化すること、及び、（例えば、選択アクセス・ライン３０４−１及びセンス増幅器３０６−２を起動させることによって）メモリ・セル３０１−１内に記憶されたデータ値を感知する（例えば、読み取る）ことを含んでもよい。センス増幅器３０６−２によって感知したデータ値は、アキュムレータ３３１−２内に記憶できる。このため、セル３０１−１内に記憶されたデータ値は、ディジット・ライン３０５−２に対応する感知回路（例えば、アキュムレータ３３１−２）へシフトされる。感知データ値は、それから、ディジット・ライン３０５−２に対応する単離デバイス３５１−１を（例えば、「ＮＯＲＭ」制御信号３４１を介して）有効化すること、及び選択アクセス・ライン３０４−１を起動させることによって、アキュムレータ３３１−２からメモリ・セル３０１−２へ書き込むことができる。つまり、ディジット・ライン３０５−２に対応する単離デバイス３５１−１が有効な状態でアクセス・ライン３０４−１を起動させることは、アキュムレータ３３１−２内に記憶されたデータ値をメモリ・セル３０１−２へ書き込むことになる。
【００４３】
上記実施例は、単一メモリ・セル（例えば、３０１−１）からデータをシフトさせることに焦点を当てたが、複数の単離デバイス３５１−１、３５５−１、３５１−２及び３５５−２が、複数のセルから同時にデータをシフトさせるように作動されてもよい。例えば、以下のように、一つの選択アクセス・ラインに結合されたすべてのセルからデータ（例えば、一ページのデータ）を左へシフトできる。単離デバイス３５１−１を有効化させ、特定のディジット・ラインの複数のメモリ・セル内に記憶された複数のデータ値を、それらに対応する各々の感知回路内へ読み込み、それから、単離デバイス３５５−１を有効にし、単離デバイス３５５−１が有効な状態で、選択アクセス・ラインを起動させることによって、各々の感知回路から隣接メモリ・セルへデータ値を書き込む。一ページのデータは、右へもシフトできる。例えば、単離デバイス３５５−１を有効化させ、特定のディジット・ラインの複数のメモリ・セル内に記憶された複数のデータ値を、それら特定ディジット・ラインに隣り合うディジット・ラインに対応する感知回路内へ読み取る。それから、単離デバイス３５１−１を有効化させて、感知回路からそれに対応するメモリ・セルへデータ値を書き込む。ディジット・ライン３６５−０、３６５−１及び３６５−２に結合されたセル内に記憶されたデータは、上記説明のように同様な方式で、アクセス・ライン３４４−０−３４４−３に沿ってシフトできる。
【００４４】
図４は、本開示の複数の実施形態によるデータ・シフティングを実行するように構成されたメモリ・アレイ４３０の一部分を表す概略図である。この実施例におけるメモリ・アレイ４３０は、各々がアクセス・デバイス４０２（例えば、トランジスタ）及び記憶エレメント４０３（例えば、コンデンサ）からなる１Ｔ１Ｃ（一つのトランジスタ、一つのコンデンサ）メモリ・セルのＤＲＡＭアレイである。アレイ４３０のセルは、ワード・ライン４０４−０（ＷＬ０）、４０４−１（ＷＬ１）、４０４−２、（ＷＬ２）４０４−３（ＷＬ３）−４０４Ｎ（ＷＬＮ）によって結合された行、及び、センス・ライン（例えば、ディジット・ライン）４０５−１（Ｄ）及び４０５−２（Ｄ_）によって結合された列に配置されている。この実施例においては、各列のセルは、一対の相補型センス・ライン４０５−１（Ｄ）及び４０５−２（Ｄ_）に関連付けられている。メモリ・セルの一列のみを図４に示すが、実施形態は、そのように限定されない。例えば、特定のアレイは、複数列のメモリ・セル及び／またはセンス・ライン（例えば、４，０９６、８，１９２、１６，３８４等）を有してもよい。特定のメモリ・セル・トランジスタ４０２のゲートが、その対応ワード・ライン４０４−０、４０４−１、４０４−２、４０４−３−４０４Ｎに結合され、第一ソースまたはドレイン領域が、その対応センス・ライン４０５−１に結合され、特定のメモリ・セル・トランジスタの第二ソースまたはドレイン領域が、その対応コンデンサ４０３に結合されている。図４に示さないが、センス・ライン４０５−２は、また、複数のメモリ・セルに結合されてもよい。
【００４５】
アレイ４３０は、本開示の複数の実施形態による感知回路に結合されている。この実施例における感知回路は、センス増幅器４０６及びアキュムレータ４３１からなる。感知回路は、図１に示す感知回路１５０であってもよい。センス増幅器４０６は、特定の列のメモリ・セルに対応する相補型センス・ラインＤ／Ｄ_に結合されている。センス増幅器４０６は、図５に関連させて下記に説明するセンス増幅器５０６等のセンス増幅器であってもよい。このため、センス増幅器４０６は、選択セル内に記憶されたデータ値を判定するよう作動可能である。実施形態は、実施例センス増幅器４０６に限定されない。
【００４６】
図４に示す実施例は、センス増幅器４０６とディジット・ライン４０５−１に結合されたメモリ・セルとの間に位置する単離回路４７１−１、及び、センス増幅器４０６と相補型センス・ライン４０５−２に結合されたメモリ・セル（図示せず）との間に位置する単離回路４７１−２を含む。単離回路４７１−１及び／または４７１−２は、図２及び３に関連させて説明したような複数のトランジスタ等の、複数の単離デバイスから構成できる。
【００４７】
図４に示す実施例におけるアキュムレータ４３１は、特定の特徴的サイズ（例えば、４Ｆ２、６Ｆ２等）に従うアレイ４３０のセンス増幅器４０６のトランジスタ及び／またはメモリ・セルにピッチを合わせて形成された複数のトランジスタからなる。回路４７１−１及び４７１−２からなる単離デバイスも、アレイ４３０のメモリ・セルにピッチを合わせて形成されてもよい。アキュムレータ４３１は、センス増幅器４０６及び単離回路４７１−１／４７１−２と共に、本文で説明する実施形態によるデータ・シフティングを実行するよう作動可能である。
【００４８】
図４に示す実施例においては、アキュムレータ４３１に対応する回路は、センス・ラインＤ及びＤ_の各々に結合された五つのトランジスタからなるが、実施形態は、この実施例に限定されない。トランジスタ４０７−１及び４０７−２は、各々、センス・ラインＤ及びＤ_に結合された第一ソースまたはドレイン領域、及び、交差結合型ラッチに結合された（例えば、交差結合ＮＭＯＳトランジスタ４０８−１及び４０８−２及び交差結合ＰＭＯＳトランジスタ４０９−１及び４０９−２等の、一対の交差結合トランジスタのゲートに結合された）第二ソースまたはドレイン領域を有する。トランジスタ４０８−１、４０８−２、４０９−１及び４０９−２からなる交差結合型ラッチは、本文で説明するデータ・シフティングに関連して、データ値を一時的に記憶するために使用可能である。
【００４９】
トランジスタ４０７−１及び４０７−２は、パス・トランジスタとも称され、各々、信号４１１−１（Ｐａｓｓｄ）及び４１１−２（Ｐａｓｓｄｂ）を介して有効化され、各センス・ラインＤ及びＤ_上の電圧または電流を、トランジスタ４０８−１、４０８−２、４０９−１及び４０９−２からなる交差結合型ラッチの入力へ通過させることが可能である。この実施例におけるトランジスタ４０７−１の第二ソースまたはドレイン領域は、トランジスタ４０８−１及び４０９−１の第一ソースまたはドレイン領域へ、及びトランジスタ４０８−２及び４０９−２のゲートへ結合されている。同様に、トランジスタ４０７−２の第二ソースまたはドレイン領域は、トランジスタ４０８−２及び４０９−２の第一ソースまたはドレイン領域へ、及びトランジスタ４０８−１及び４０９−１のゲートへ結合されている。
【００５０】
トランジスタ４０８−１及び４０８−２の第二ソースまたはドレイン領域は、共通に負制御信号４１２−１（Ａｃｃｕｍｂ）に結合されている。トランジスタ４０９−１及び４０９−２の第二ソースまたはドレイン領域は、共通に正制御信号４１２−２（Ａｃｃｕｍ）に結合されている。Ａｃｃｕｍ信号４１２−２が供給電圧（例えば、ＶＤＤ）で、Ａｃｃｕｍｂ信号が基準電圧（例えば、接地）であってもよい。トランジスタ４０８−１、４０８−２、４０９−１及び４０９−２からなる交差結合型ラッチは、有効化信号４１２−１及び４１２−２によって起動される。活性センス増幅器対は、共通ノード４１７−１と共通ノード４１７−２との間の差動電圧を増幅するように作動し、ノード４１７−１が、Ａｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の一方へ（例えば、ＶＤＤ及び接地の一つへ）誘導され、ノード４１７−２が、Ａｃｃｕｍ信号電圧及びＡｃｃｕｍｂ信号電圧の他方へ誘導される。
【００５１】
この実施例におけるアキュムレータ４３１は、また、各々のディジット・ラインＤ及びＤ_に結合された第一ソースまたはドレイン領域を有する反転トランジスタ４１４−１及び４１４−２をも含む。トランジスタ４１４−１及び４１４−２の第二ソースまたはドレイン領域は、各々、トランジスタ４１６−１及び４１６−２の第一ソースまたはドレイン領域に結合されている。トランジスタ４１４−１及び４１４−２のゲートは、信号４１３（ＩｎｖＤ）に結合されている。トランジスタ４１６−１のゲートは、共通ノード４１７−１に結合されている。それには、トランジスタ４０８−２のゲート、トランジスタ４０９−２のゲート及びトランジスタ４０８−１の第一ソースまたはドレイン領域も結合されている。相補的な様式で、トランジスタ４１６−２のゲートは、トランジスタ４０８−１のゲート、トランジスタ４０９−１のゲート及びトランジスタ４０８−２の第一ソースまたはドレイン領域も結合された共通ノード４１７−２に結合されている。このため、有効化信号ＩｎｖＤは、第二のラッチ内に記憶されたデータ値を反転させるよう機能し、その反転値をセンス・ライン４０５−１及び４０５−２上へ出力する。
【００５２】
図４に示すアキュムレータ４３１は、例えば、図２及び３に関連させて先に説明したように、データ・シフティングに関連して、データを記憶するよう（例えば、Ｐａｓｓｄ、Ｐａｓｓｄｂ、Ａｃｃｕｍｂ、Ａｃｃｕｍ及びＩｎｖＤ信号を介して）作動可能である。例えば、作動中、メモリ・セル内に記憶されたデータ値は、そのセルが結合されたアクセス・ラインを起動させることによって感知できる。選択アクセス・ラインの活性化は、選択セルに対応するアクセス・トランジスタ（例えば、４０２）が、選択メモリ・セルへの（例えば、セルが１Ｔ１Ｃ・ＤＲＡＭセルである場合はコンデンサ４０３への）センス・ラインＤの結合をもたらすことを可能にし、これにより、センス・ラインＤ及びＤ_間に差動電圧信号が生成される。センス増幅器４０６が、（例えば、図５に説明するＰＳＡ及びＲＮＬ_信号などの制御信号の印加を介して）起動し、Ｄ及びＤ_間の差動信号を増幅するので、論理１に対応する電圧（例えば、ＶＤＤ）または論理０に対応する電圧（例えば、接地）がセンス・ラインＤ上に（他方の電圧が相補型センス・ラインＤ_上に）生じるため、感知データ値がセンス増幅器４０６の第一次ラッチ内に記憶される。
【００５３】
センス増幅器４０６内に記憶されたデータ値は、（例えば、制御ライン４１１−１及び４１１−２への、各々、Ｐａｓｓｄ及びＰａｓｓｄｂ制御信号の適用を介して）パス・トランジスタ４０７−１及び４０７−２を有効化することによって、アキュムレータ内に記憶できる。制御信号４１１−１及び４１１−２は、集合的に制御信号４１１と称する。本文で用いるＰａｓｓｄ及びＰａｓｓｄｂ等の種々の制御信号は、その信号が適用される制御ラインを示すことによって参照できる。例えば、Ｐａｓｓｄ信号は、制御信号４１１−１と言及される。パス・トランジスタ４０７−１及び４０７−２が有効な状態で、制御信号Ａｃｃｕｍｂ及びＡｃｃｕｍが、各々、制御ライン４１２−１及び４１２−２を介して活性化されることで、アキュムレータ４３１のラッチが起動する。このため、センス増幅器４０６内に記憶された感知データ値は、（例えば、コピーされて）アキュムレータ・ラッチへ転送される。
【００５４】
図２及び３に関連させて上記に説明したように、感知動作中にセンス増幅器が結合される特定のメモリ・セルは、単離回路４７１−１／４７１−２のどの単離デバイスが有効化されるかに依存し得る。例えば、特定のディジット・ラインに対応するセンス増幅器は、図３に示す単離デバイス３５５−１等の単離デバイスまたは図２に示す単離デバイス２５２−１及び２５３−１等の単離デバイスの有効化を介して、隣り合うディジット・ラインのメモリ・セルに結合されてもよい。
【００５５】
図５は、本開示の複数の実施形態による感知回路の一部分を表す概略図である。この実施例における感知回路の一部分は、センス増幅器５０６からなる。複数の実施形態においては、アレイ（例えば、アレイ１３０、２３０、３３０、４３０）内における各列のメモリ・セルに対して、一つのセンス増幅器５０６が設けられる。センス増幅器５０６は、例えば、ＤＲＡＭアレイのセンス増幅器であってもよい。センス増幅器５０６は、図２、３及び４に関連させて上記に説明した各々、センス増幅器２０６、３０６及び４０６等のセンス増幅器であってもよい。
【００５６】
この実施例においては、センス増幅器５０６は、一対の相補型センス・ライン５０５−１（「Ｄ」）及び５０５−２（「Ｄ_」）に結合されている。このため、センス増幅器５０６は、センス・ラインＤ及びＤ_を介する各列のすべてのメモリ・セルに結合されている。
【００５７】
センス増幅器５０６は、一対の交差結合ｎチャネル・トランジスタ（例えば、ＮＭＯＳトランジスタ）５２７−１及び５２７−２を含み、それらトランジスタの各ソースは、負制御信号５２８（ＲＮＬ_）に結合され、ドレインは、各々、センス・ラインＤ及びＤ_に結合されている。センス増幅器５０６は、また、一対の交差結合ｐチャネル・トランジスタ（例えば、ＰＭＯＳトランジスタ）５２９−１及び５２９−２を含み、それらトランジスタの各ソースは、正制御信号５３１（ＰＳＡ）に結合され、ドレインは、各々、センス・ラインＤ及びＤ_に結合されている。
【００５８】
センス増幅器５０６は、各々、センス・ラインＤ及びＤ_に結合された一対の単離トランジスタ５２１−１及び５２１−２を含む。単離トランジスタ５２１−１及び５２１−２は、制御信号５２２（ＩＳＯ）に結合されており、この信号が活性になることで、トランジスタ５２１−１及び５２１−２が、センス増幅器５０６を一列のメモリ・セルに接続可能となる（すなわち、起動する）。図２及び３に図示するように、センス増幅器５０６は、第一及び第二メモリ・アレイ（例えば、サブアレイ）に結合されてもよく、また、相補型制御信号（例えば、ＩＳＯ_）に結合されたもう一つの対の単離トランジスタを含んでもよい。これは、センス増幅器５０６が第二サブアレイに結合されるとセンス増幅器５０６が第一サブアレイから分離されるよう、逆の場合も同様に、ＩＳＯが不活性化されるときに不活性化される。また、図２、３及び４に関連させて先に述べたように、センス増幅器５０６は、センス増幅器５０６と対応センス・ラインＤ及びＤ_との間に位置する複数の他の単離デバイス、及び、センス増幅器５０６と、異なる（例えば、隣り合う）センス増幅器に対応するメモリ・セルとの間に位置する複数の単離デバイスに結合させてもよい。
【００５９】
センス増幅器５０６は、また、センス・ラインＤ及びＤ_を平衡させるように構成された回路を含む。この実施例における平衡回路は、ＶＤＤ／２に等しくともよい平衡電圧５２５（ｄｖｃ２）に結合された第一ソースまたはドレイン領域を有するトランジスタ５２４からなる。この場合のＶＤＤは、アレイに関わる供給電圧である。トランジスタ５２４の第二ソースまたはドレイン領域は、一対のトランジスタ５２３−１及び５２３−２の共通第一ソースまたはドレイン領域に結合されている。トランジスタ５２３−１及び５２３−２の第二ソース・ドレイン領域は、各々、センス・ラインＤ及びＤ_に結合されている。トランジスタ５２４、５２３−１及び５２３−２のゲートは、制御信号５２６（ＥＱ）に結合されている。このため、ＥＱの活性化は、トランジスタ５２４、５２３−１及び５２３−２を有効化し、これにより、センス・ラインＤがセンス・ラインＤ_へ効果的に短絡され、センス・ラインＤ及びＤ_が平衡電圧ｄｖｃ２へ平衡化される。
【００６０】
センス増幅器５０６は、また、信号５３３（ＣＯＬＤＥＣ）にゲートが結合されたトランジスタ５３２−１及び５３２−２を含む。信号５３３は、列デコード信号または列選択信号とも称する。センス・ラインＤ及びＤ_は、（例えば、読み取り動作に関連して、センス・ライン・アクセス等の動作を実行するために）各々、有効化信号５３３に応答するローカルＩ／Ｏライン５３４−１（ＩＯ）及び５３４−２（ＩＯ_）へ結合されている。このため、信号５３３は、Ｉ／Ｏライン５３４−１及び５３４−２上でアレイからアクセスされるメモリ・セルのデータ値（例えば、論理０または論理１等の論理データ値）に対応する信号を転送するために活性化できる。
【００６１】
作動中、メモリ・セルが感知されている（例えば、読み取られている）とき、センス・ラインＤ、Ｄ_の一方の電圧は、センス・ラインＤ、Ｄ_の他方の電圧よりも僅かに高くなる。そのとき、ＰＳＡ信号を高へ、ＲＮＬ_信号を低にすることによって、センス増幅器５０６を起動する。低電圧を有するセンス・ラインＤ、Ｄ_は、ＰＭＯＳトランジスタ５２９−１、５２９−２の一方を、ＰＭＯＳトランジスタ５２９−１、５２９−２の他方よりも高度に活性化させるため、高電圧を有するセンス・ラインＤ、Ｄ_は、他のセンス・ラインＤ、Ｄ_が高にされる以上に高へ誘導される。同様に、高電圧を有するセンス・ラインＤ、Ｄ_は、ＮＭＯＳトランジスタ５２７−１、５２７−２の一方を、ＮＭＯＳトランジスタ５２７−１、５２７−２の他方よりも高度に活性化させるため、低電圧を有するセンス・ラインＤ、Ｄ_は、他のセンス・ラインＤ、Ｄ_が低にされる以上に低へ誘導される。その結果、短い遅延の後、僅かに高い電圧を有するセンス・ラインＤ、Ｄ_は、（供給電圧ＶＤＤであってもよい）ＰＳＡ信号の電圧へ誘導され、他のセンス・ラインＤ、Ｄ_は、（接地電位などの基準電位であってもよい）ＲＮＬ_信号の電圧へ誘導される。したがって、交差結合ＮＭＯＳトランジスタ５２７−１、５２７−２及びＰＭＯＳトランジスタ５２９−１、５２９−２は、センス増幅器対として機能し、センス・ラインＤ、Ｄ_上の差動電圧を増幅し、選択メモリ・セルから感知したデータ値をラッチするよう機能する。
【００６２】
本開示は、データ・シフティングに関わる装置及び方法を含む。実施例の装置は、アレイの第一センス・ラインに結合された第一メモリ・セル、第一メモリ・セルとそれに対応する第一感知回路との間に位置する第一単離デバイス、及び、第一メモリ・セルと、第二センス・ラインに対応する第二感知回路との間に位置する第二単離デバイスからなる。第一及び第二単離デバイスは、アレイの入出力ラインを介してデータを移送することなく、アレイ内でデータをシフトするよう作動される。
【００６３】
本文に特定の実施形態を図解して説明したが、本技術における通常の知識を有する者には、図示の特定の実施形態が、同じ結果を達成することを意図した他の構成によって置換可能であることは明らかである。この開示は、本開示の一つ以上の実施形態の種々の適応または変更を含むことを意図している。上記説明が例証的なものであり、制限的なものではないことは理解すべきである。上記説明を精査すれば、上記実施形態の組み合わせ、及び本文に特に説明されていない他の実施形態も、本技術における熟練者には明白である。本開示の一つ以上の実施形態の範囲は、上記構造及び方法が利用される他の応用をも含む。したがって、本開示の一つ以上の実施形態の範囲は、添付の請求項を参照して、そのような請求項が該当する全範囲の等価物と一緒に判定すべきである。
【００６４】
前述の「発明を実施するための形態」においては、開示を合理化する目的で、いくつかの特徴が一つの実施形態にまとめられている。この開示方法は、本開示の開示実施形態が、各請求項に明示するものよりも、より多くの機能を利用しなければならない、との意図を表すと解釈されてはならない。むしろ、以下の請求項が表すように、発明内容は、単一の開示実施形態のすべての機能よりも少なく存在する。したがって、以下の請求項は、「発明を実施するための形態」に取り入れられており、各請求項が単独で別個の実施形態として成立するものである。
【図２】
2016536733.tif 000003
【図３】
2016536733.tif 000004
【図５】
2016536733.tif 000005
【図１】
2016536733.tif 000006
【図４】
2016536733.tif 000007
【手続補正書】
【提出日】平成28年4月14日(2016.4.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アレイの第一センス・ラインに結合された第一メモリ・セル、
前記第一メモリ・セルとそれに対応する第一感知回路との間に位置する第一単離デバイス、及び
前記第一メモリ・セルと、第二センス・ラインに対応する第二感知回路との間に位置する第二単離デバイスからなり、
前記第一及び第二単離デバイスが、前記アレイの入出力ラインを介してデータを移送することなく、前記アレイ内でデータをシフトするよう作動される、データ・シフティング装置。
【請求項２】
さらに、前記第二感知回路と、前記第二センス・ラインに結合された第二メモリ・セルとの間に位置する第三単離デバイスからなる、請求項１に記載の装置。
【請求項３】
さらに、前記第一感知回路と、前記アレイの第三センス・ラインに結合された第三メモリ・セルとの間に位置する第四単離デバイスからなる、請求項２に記載の装置。
【請求項４】
さらに、前記第三メモリ・セルと、それに対応する第三感知回路との間に位置する第五単離デバイスからなる、請求項３に記載の装置。
【請求項５】
前記第一単離デバイスの第一ノード及び前記第二単離デバイスの第一ノードが、相互へ、及び前記第一センス・ラインへ結合され、
前記第一単離デバイスの第二ノード及び前記第四単離デバイスの第一ノードが、相互へ、及び前記第一感知回路のセンス増幅器へ結合され、
前記第二単離デバイスの第二ノード及び前記第三単離デバイスの第一ノードが、相互へ、及び前記第二感知回路のセンス増幅器へ結合されている、請求項４に記載の装置。
【請求項６】
さらに、
前記第一単離デバイスのゲートへ及び前記第三単離デバイスのゲートへ第一制御信号を提供する、及び
前記第二単離デバイスのゲートへ及び前記第四単離デバイスのゲートへ第二制御信号を提供するように構成されたコントローラからなる、請求項５に記載の装置。
【請求項７】
前記第一及び第二単離デバイスが、前記アレイの入出力ラインを介してデータを転送することなく、選択アクセス・ラインに沿って前記アレイ内でデータをシフトするよう作動される、請求項１に記載の装置。
【請求項８】
第一センス・ラインへ及び特定アクセス・ラインへ結合されたメモリ・セル内に記憶されたデータ値を感知すること、及び、
感知データ値を第二センス・ラインに結合されたメモリ・セルへ、
前記第一センス・ラインへ及び前記第二センス・ラインへ結合された単離デバイスを有効化すること、及び
選択アクセス・ラインを活性化することによって、シフトすることからなるデータ・シフティング方法であって、
前記感知データ値の前記第二センス・ラインに結合された前記メモリ・セルへのシフティングが、前記第二センス・ラインに結合された感知回路へ前記感知データ値を転送することなく、前記第一センス・ラインに結合された感知回路から前記第二センス・ラインに結合された前記メモリ・セルへ前記感知データ値を転送することからなり、
前記第一センス・ラインに結合された前記感知回路が、第一センス増幅器及び第一アキュムレータからなり、前記第二センス・ラインに結合された前記感知回路が、第二センス増幅器及び第二アキュムレータからなり、また、前記方法が、前記単離デバイスが有効な状態で前記選択アクセス・ラインの活性化と同時に、前記感知データ値を前記第一アキュムレータから前記第二センス・ラインに結合された前記メモリ・セルへ転送することを含む、前記方法。
【請求項９】
前記単離デバイスが、前記第一センス・ラインに結合された第一ノードと、前記第二センス・ラインに結合された第二ノードとを有するトランジスタであり、また、有効化が、前記トランジスタのゲートへ信号を提供することを含む、請求項８に記載の方法。
【請求項１０】
前記第一センス・ラインが、一対の相補型センス・ラインの一つであり、第二センス・ラインが、一対の相補型センス・ラインの一つであり、また、前記トランジスタのゲートへ前記信号を提供することが、前記第一センス・ラインの相補型センス・ラインへ及び前記第二センス・ラインの相補型センス・ラインへ結合されたもう一つのトランジスタのゲートへ前記信号を提供することからなる、請求項９に記載の方法。
【請求項１１】
メモリ・セル内に記憶されたデータ値の隣接メモリ・セルへのシフティング方法であって、
前記データ値を第一方向にシフトさせるために、
前記メモリ・セルと、前記メモリ・セルが結合するセンス・ラインに対応する感知回路との間に位置する第一単離デバイスを有効化することによって、前記メモリ・セル内に記憶された前記データ値を感知すること、及び
前記第一方向の隣接メモリ・セルへ前記データ値を書き込むために、前記メモリ・セルが結合する前記センス・ラインに対応する前記感知回路と前記第一方向の前記隣接メモリ・セルとの間に位置する第二単離デバイスを有効化すること、及び
前記データ値を第二方向にシフトさせるために、
前記メモリ・セルと、前記第二方向の隣接メモリ・セルが結合する隣り合うセンス・ラインに対応する感知回路との間に位置する第三単離デバイスを有効化することによって、前記メモリ・セル内に記憶された前記データ値を感知すること、及び
前記隣り合うセンス・ラインに対応する前記感知回路から前記第二方向の前記隣接メモリ・セルへ前記データ値を書き込むために、前記第二方向の前記隣接メモリ・セルと、前記隣り合うセンス・ラインに対応する前記感知回路との間に位置する第四単離デバイスを有効化することからなる、前記方法。
【請求項１２】
複数のメモリ・セルからなるアレイ、
前記アレイの複数のセンス・ラインに結合された感知回路、
特定センス・ラインに対応する前記感知回路と前記特定センス・ラインに結合されたメモリ・セルとの間に位置する第一単離デバイス、
前記特定センス・ラインに結合された前記メモリ・セルと、隣り合うセンス・ラインに対応する前記感知回路との間に位置する第二単離デバイス、
前記特定センス・ラインに対応する前記感知回路と、反対側で隣り合うセンス・ラインに結合されたメモリ・セルとの間に位置する第三単離デバイス、及び
前記アレイの選択アクセス・ラインに沿ったデータ・シフティングを促進するために、前記アレイに結合され、制御信号を介して、第一単離デバイス、第二単離デバイス及び第三単離デバイスを選択的に有効化するように構成されたコントローラからなる、データ・シフティング装置。
【請求項１３】
前記コントローラが、
前記特定センス・ラインに対応する前記感知回路を介して、前記特定センス・ラインに結合されたメモリ・セル内に記憶されたデータ値を感知することに関連して、前記第一単離デバイスを有効化すること、及び
その後、前記特定センス・ラインに対応する前記感知回路から前記反対側で隣り合うセンス・ラインに結合されたメモリ・セルへ前記データ値を転送するために、第三単離デバイスを有効化することによって、
前記特定センス・ラインに結合された前記メモリ・セルから前記反対側で隣り合うセンス・ラインに結合された前記メモリ・セルへ、前記選択アクセス・ラインに沿ったデータ・シフティングを促進するように構成される、請求項１２に記載の装置。
【請求項１４】
前記コントローラが、
前記隣り合うセンス・ラインに対応する前記感知回路を介して、前記特定センス・ラインに結合されたメモリ・セル内に記憶されたデータ値を感知することに関連して、前記第二単離デバイスを有効化すること、
その後、前記第二センス・ラインに対応する前記感知回路から前記隣り合うセンス・ラインに結合されたメモリ・セルへ前記データ値を転送するために、前記隣り合うセンス・ラインに対応する前記感知回路と、前記隣り合うセンス・ラインに結合された前記メモリ・セルとの間に位置する単離デバイスを有効化することによって、
前記特定センス・ラインに結合された前記メモリ・セルから前記隣り合うセンス・ラインに結合された前記メモリ・セルへ、前記選択アクセス・ラインに沿ったデータ・シフティングを促進するように構成される、請求項１２に記載の装置。
【請求項１５】
前記第一単離デバイスが、前記特定センス・ラインに対応する前記感知回路のセンス増幅器と、前記特定センス・ラインに結合されたメモリ・セルとの間に位置し、
前記第二単離デバイスが、前記特定センス・ラインに結合された前記メモリ・セルと、前記隣り合うセンス・ラインに対応する前記感知回路のセンス増幅器との間に位置し、
第三単離デバイスが、前記特定センス・ラインに対応する前記感知回路の前記センス増幅器と、前記反対側で隣り合うセンス・ラインに結合されたメモリ・セルとの間に位置する、請求項１２に記載の装置。
【請求項１６】
複数のセンス・ライン各々に結合され、前記センス・ラインの複数のメモリ・セルと、それらに対応する複数の感知回路各々との間に位置する複数の第一単離デバイス、
前記複数の感知回路各々と複数の隣り合うセンス・ライン各々のメモリ・セルとの間に位置する複数の第二単離デバイス、及び
コントローラからなるデータ・シフティング装置であって、
前記コントローラが、
前記複数の隣り合うセンス・ラインの各々に対応する感知回路を用いてデータ値を感知することなく、前記複数のセンス・ラインに対応する前記複数の感知回路から前記複数の隣り合うセンス・ラインの各々のメモリ・セルへ前記データ値を転送するために、前記複数の第二単離デバイスを有効化すること、及び
前記複数の第一単離デバイスが無効な状態で、前記複数の隣り合うセンス・ラインの各々のメモリ・セルから前記複数のセンス・ラインに対応する前記複数の感知回路へデータ値を転送するために、前記複数の第二単離デバイスを有効化することの少なくとも一つを実行するように構成される、前記装置。
【請求項１７】
第一センス・ラインへ及び特定アクセス・ラインへ結合されたメモリ・セル内に記憶されたデータ値を感知すること、及び
感知データ値を第二センス・ラインへ結合されたメモリ・セルへ、
前記第一センス・ラインへ及び前記第二センス・ラインへ結合された単離デバイスを有効化すること、及び
選択アクセス・ラインを活性化することによって、
シフトさせることからなるデータ・シフティング方法であって、
前記単離デバイスが、前記第一センス・ラインに結合された第一ノード及び前記第二センス・ラインに結合された第二ノードを有するトランジスタであり、有効化が、前記トランジスタのゲートへ信号を提供することを含み、
前記第一センス・ラインが、一対の相補型センス・ラインの一つであり、前記第二センス・ラインが、一対の相補型センス・ラインの一つであり、前記トランジスタの前記ゲートへ前記信号を提供することが、前記第一センス・ラインの相補型センス・ラインへ及び前記第二センス・ラインの相補型センス・ラインへ結合されたもう一つのトランジスタのゲートへ前記信号を提供することからなる、前記方法。
【国際調査報告】
2016536733.tif 000008
2016536733.tif 000009