(57)【要約】メモリセルストリングを形成する方法、メモリセルストリングを有する装置、及びシステムが開示される。メモリセルストリングを形成する方法は、基板の上に金属シリサイドソース材を形成することを含む。金属シリサイドソース材はドープされる。金属シリサイドソース材の上に、垂直型メモリセルストリングが形成される。半導体材は、垂直型メモリセルストリングに垂直に隣接して形成され、金属シリサイドソース材に連結される。【選択図】図１０
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【特許請求の範囲】
【請求項１】
金属を含むソース材を形成することと、
前記ソース材の上に、前記ソース材と接触するチャネル材を含むメモリセルストリングを形成することと
を含む方法。
【請求項２】
前記ソース材の上にキャッピング材を形成することと、
前記ソース材をドープすることと、
前記キャッピング材の上に、選択ゲート材を形成することと
をさらに含む請求項１に記載の方法。
【請求項３】
前記メモリセルストリングを形成することは、
前記選択ゲート材の上に制御ゲート材と絶縁材を交互に形成することと、
前記交互する制御ゲート材及び絶縁材と、前記選択ゲート材と、前記キャッピング材とを貫通してトレンチを形成することであって、前記トレンチは前記制御ゲート材内の前記トレンチの側壁上に凹所を備える、前記トレンチを形成することと、
前記凹所と、前記交互する制御ゲート材及び絶縁材の前記トレンチの前記側壁との上に、誘電材を形成することと、
前記凹所内にフローティングゲート材を形成することと、
前記フローティングゲート材と、前記選択ゲート材の前記トレンチの前記側壁との上に、トンネル誘電材を形成することと、
前記チャネル材が前記ソース材と接触するように前記トレンチ内に前記チャネル材を形成することと
を含む、請求項２に記載の方法。
【請求項４】
前記ソース材を形成することは、基板の上に前記ソース材を形成することを含む、請求項１に記載の方法。
【請求項５】
前記基板と前記ソース材との間に酸化物を形成することをさらに含む請求項４に記載の方法。
【請求項６】
前記基板と前記ソース材との間にポリシリコン材を形成することをさらに含む請求項４に記載の方法。
【請求項７】
前記ソース材は金属シリサイドである、請求項１に記載の方法。
【請求項８】
前記金属シリサイドは、タングステンシリサイド（ＷＳｉＸ）、タンタルシリサイド（ＴａＳｉＸ）、またはモリブデンシリサイド（ＭｏＳｉＸ）のうちの１つである、請求項７に記載の方法。
【請求項９】
前記交互する制御ゲート材及び絶縁材の上に窒化ハードマスクを形成することをさらに含む請求項１に記載の方法。
【請求項１０】
前記誘電材は酸化膜窒化酸化物（ＯＮＯ）材を含む、請求項１に記載の方法。
【請求項１１】
前記トンネル誘電材及び前記絶縁材は酸化物材を含む、請求項１に記載の方法。
【請求項１２】
前記キャッピング材は酸化物材またはポリシリコン材のうちの１つを含む、請求項１に記載の方法。
【請求項１３】
前記選択ゲート材と、前記制御ゲート材と、前記フローティングゲート材と、前記チャネル材は、ポリシリコンを含む、請求項１に記載の方法。
【請求項１４】
前記選択ゲート材と、前記交互する制御ゲート材及び絶縁材との間に、エッチング停止材を形成することをさらに含む請求項１に記載の方法。
【請求項１５】
基板の上に金属シリサイドソース材を形成することと、
前記金属シリサイドソース材の上にキャッピング材を形成することと、
前記金属シリサイドソース材をドープすることと、
前記キャッピング材の上にポリシリコン選択ゲート材を形成することと、
前記ポリシリコン選択ゲート材の上にメモリセルストリングを形成することであって、前記メモリセルストリングは、前記ポリシリコン選択ゲート材と前記キャッピング材を貫通して延びて前記ソース材に接触するチャネル材を含む、前記メモリセルストリングを形成することと
を含む方法。
【請求項１６】
前記金属シリサイドソース材をドープすることは、ヒ素、ホウ素、リン、またはガリウムのうちの１つで前記金属シリサイドソース材をドープすることを含む、請求項１５に記載の方法。
【請求項１７】
前記金属シリサイドソース材をドープすることは、ｎ型導電材を作るためにヒ素またはホウ素で前記金属シリサイドソース材をドープすること、またはｐ型導電材を作るためにホウ素またはガリウムで前記金属シリサイドソース材をドープすることのうちの１つを含む、請求項１５に記載の方法。
【請求項１８】
前記トレンチは第２トレンチであり、前記エッチング停止材と、前記選択ゲート材と、前記キャッピング材とを貫通して前記第２トレンチを形成する前に、
前記交互する制御ゲート材及び前記酸化物材と、前記エッチング停止材とを貫通して、第１トレンチを形成することと、
前記凹所内の前記ＯＮＯ材の上と、前記第１トレンチの前記側壁に沿って、ポリシリコンを形成することと、
前記第１トレンチの前記側壁に沿った前記ポリシリコンを取り除くことと
をさらに含む請求項１５に記載の方法。
【請求項１９】
前記第１トレンチの前記側壁に沿った前記ポリシリコンを取り除くことは、前記第２トレンチを形成する間に行われる、請求項１８に記載の方法。
【請求項２０】
制御ゲート材及び絶縁材が交互する複数の層を含む垂直型メモリセルストリングと、
前記制御ゲート材及び絶縁材が交互する複数の層を貫通して延びる半導体材と、
前記半導体材に連結されたドープされた金属シリサイドと
を含む装置。
【請求項２１】
前記垂直型メモリセルストリングのメモリセルは、
前記制御ゲート材内の凹所と、
前記凹所と、前記制御ゲート材及び絶縁材が交互する層とを覆う誘電材と、
前記凹所内のフローティングゲート材と、
前記フローティングゲート材に隣接するトンネル誘電材と
を備える、請求項２０に記載の装置。
【請求項２２】
前記誘電材は酸化膜窒化酸化物を含む、請求項２１に記載の装置。
【請求項２３】
前記ドープされた金属シリサイドソースは、Ｎ＋ドープされた金属シリサイドを含む、請求項２０に記載の装置。
【請求項２４】
一番下の層の制御ゲート材と前記ドープされた金属シリサイドソースとの間に、前記半導体材に隣接する選択ゲート材及び絶縁材をさらに備える請求項２０に記載の装置。
【請求項２５】
金属ソース材を形成することと、
前記金属ソース材の上にキャッピング材を形成することと、
前記金属ソース材をドープすることと、
前記キャッピング材の上に選択ゲート材を形成することと、
前記選択ゲート材の上で、制御ゲート材及び絶縁材が交互する複数の層の中に、垂直型メモリセルストリングを形成することと、
前記金属ソース材に連結され、前記垂直型メモリセルストリング及び前記選択ゲート材に隣接する垂直型半導体材を形成することであって、前記垂直型メモリセルストリング及び前記選択ゲート材はトンネル誘導材により前記垂直型半導体材から絶縁される、前記垂直型半導体材を形成することと
を備える方法。
【請求項２６】
前記垂直型メモリセルストリングを形成することは、
各制御ゲート材内に凹所を形成することと、
前記凹所を誘導材で覆うことと、
前記覆われた凹所を、フローティングゲート材で充填することと
を含む、請求項２５に記載の方法。
【請求項２７】
前記誘導材は、前記垂直型メモリセルストリングのそれぞれの前記メモリセルを連結する、請求項２６に記載の方法。
【請求項２８】
前記絶縁材及び前記トンネル誘電材は酸化物材を含む、請求項２５に記載の方法。
【請求項２９】
前記金属ソース材に連結された前記垂直型半導体材を形成することは、前記垂直型半導体材と前記金属ソース材との間にオーミック接触を形成することを含む、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、２０１３年１１月１日に出願された米国特許出願第１４／０６９，５５３号に対する優先権の利益を主張し、その全体が参照により本明細書に組み込まれる。
【０００２】
本実施形態は、一般にメモリと、メモリ内の金属源に関する。
【背景技術】
【０００３】
メモリデバイスは通常、コンピュータまたは他の電子デバイスにおける内部半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、読出専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及び不揮発性メモリ（例えばフラッシュメモリ）を含む、数多くの異なる種類のメモリが存在する。
【０００４】
フラッシュメモリデバイスは通常、高メモリ密度、高信頼性、及び低消費電力を可能にし得る１トランジスタメモリセルを使用する。フローティングゲート、捕捉層等の電荷蓄積構造のプログラミング、または他の物理的現象を通したメモリセルの閾値電圧の変化が、各セルのデータ状態を決定し得る。
【０００５】
メモリセルは、各ストリングがソースに連結され得るメモリセルストリング内に配置され得る。メモリセルストリング群（例えばメモリブロック）は全て共通ソースに連結され得る。
【０００６】
メモリ製造業者がメモリデバイスのメモリ密度を高めたいと所望する場合、メモリセルストリングの追加群がメモリデバイスに追加され、共通ソースに連結され得る。従って、共通ソースはさらに長くなり、よってその抵抗が増大する。
【０００７】
当技術分野において既知であるように、抵抗が大きいほど、回路の特定箇所から共通ソースへの電圧降下が大きくなり得るため、ソースの抵抗はできるだけ低く保つことが望ましくあり得る。より大きな電圧降下は、非常に小さな電圧差に依存するメモリ動作において問題を起こし得る。
【図面の簡単な説明】
【０００８】
【図１】メモリセルストリングの実施形態の概略図を例示する。
【図２】垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。
【図３】垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。
【図４】垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。
【図５】垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。
【図６】垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。
【図７】垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。
【図８】垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。
【図９】垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。
【図１０】垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。
【図１１】システムの実施形態のブロック図を例示する。
【発明を実施するための形態】
【０００９】
以下の詳細説明において、本明細書の一部を形成し、例示のために特定の実施形態が示される添付図面を参照する。図面において同じ番号は、いくつかの図を通して実質的に同様の構成要素を説明する。他の実施形態も使用可能であり、そして本開示の範囲から逸脱することなく構造的、論理的、及び電気的な変更を行うことが可能である。従って、以下の詳細説明は、限定的な意味で解釈されるべきではない。
【００１０】
図１は、メモリセルストリング１００の概略図を例示する。例示のためにのみ、ストリング１００は１６個のメモリセル１１２を有しているように示される。代替的実施形態は、メモリセル１１２を１７個以上または１５個以下備えることが可能である。ストリング１００は、ストリング１００の一端のメモリセル１１２のうちの１つと共通ソース１２６との間に連結されたｎチャネルトランジスタを含み得るソース選択ゲートトランジスタ１２０を備え得る。共通ソース１２６は、例えば一般的にドープされた半導体材及び／または導電材のスロットを備え得る。ストリング１００の他端において、ドレイン選択ゲートトランジスタ１３０は、メモリセル１１２のうちの１つとデータライン（例えばビット線）１３４との間に連結されたｎチャネルトランジスタを含み得る。
【００１１】
それぞれのメモリセル１１２は、例えばフローティングゲートトランジスタ、あるいは電荷捕捉トランジスタを備え、単一層電荷蓄積デバイス、または多層電荷蓄積デバイスを含み得る。メモリセル１１２、ソース選択ゲートトランジスタ１２０、及びドレイン選択ゲートトランジスタ１３０は、各自の制御ゲート上の信号により制御される。当該信号は、アクセス線（例えばワード線）ＷＬ０−ＷＬ１５上に提供される。一実施形態において、メモリセルの行におけるメモリセルの制御ゲートは、アクセス線の一部を形成し得る。
【００１２】
ソース選択ゲートトランジスタ１２０は、ソース選択ゲートトランジスタ１２０を制御して、実質的にはストリング１００と共通ソース１２６との間の伝導を制御する制御信号を受信する。ドレイン選択ゲートトランジスタ１３０は、ドレイン選択ゲートトランジスタ１３０を使用してストリング１００を選択または選択解除し得るように、ドレイン選択ゲートトランジスタ１３０を制御する制御信号を受信する。
【００１３】
ストリング１００は、ＮＡＮＤ構成フラッシュメモリデバイス等のメモリデバイス内のメモリセルブロックにおけるメモリセル１１２の複数のストリングのうちの１つであり得る。メモリセル１１２の各ストリング１００は、基板に沿った平面状にではなく、基板から外向きに延長するように垂直に形成され得る。
【００１４】
図２は、垂直型メモリセルストリングを形成する製作ステップの実施形態を例示する。ソース材２００（例えば金属シリサイド）が、金属ソース材として機能するように、基板２０９（例えばシリコン）の上に形成され得る。基板２０９とソース材２００との間に、酸化物材またはポリシリコン材２１０が形成され得る。
【００１５】
ソース材２００は、タングステンシリサイド（ＷＳｉＸ）またはある他の種類の金属シリサイドを含み得る。例えば、金属シリサイドは、タングステンシリサイド（ＷＳｉＸ）、タンタルシリサイド（ＴａＳｉＸ）、またはモリブデンシリサイド（ＭｏＳｉＸ）のうちの１つを含み得る。金属シリサイドは純金属材よりも良好にドーピング処理され得るため、金属シリサイドはドープされたソース金属としてより良く作動し得る。
【００１６】
キャッピング材２０２が、ソース材２００の上に形成され得る。キャッピング材２０２は、ソース材２００における封孔材として、酸化物材（例えばシリコン酸化物）、ポリシリコン材、またはある他のキャッピング材を含み得る。キャッピング材２０２が酸化物（例えばシリコン酸化物）である場合、酸化物は、図１に例示されるソース選択ゲートトランジスタ１２０等のソース選択ゲートトランジスタ用のソース選択ゲート酸化物として使用され得る。
【００１７】
図２のソース材２００は、所望に応じてその電気的性質を変えるために、ドーピング処理２０４（例えば注入処理）においてドープされ得る。例えば、金属材をドープしてｎ型導電材を作るために、ヒ素またはリンがドーピング処理２０４において使用され得る。ソース材２００をドープしてｐ型導電材を作るために、ホウ素またはガリウムがドーピング処理２０４において使用され得る。
【００１８】
図３は、垂直型メモリセルストリングを形成する別の製作ステップの実施形態を例示する。ポリシリコン材３００が、キャッピング材２０２の上に形成され得る。実施形態において、ポリシリコン材３００は、図１に例示されるソース選択ゲートトランジスタ１２０等のソース選択ゲートトランジスタのゲートとして使用され得る。
【００１９】
図４は、垂直型メモリセルストリングを形成する一連の製作ステップの実施形態を例示する。エッチング停止材４００がポリシリコン材３００の上に形成され得る。実施形態において、エッチング停止材４００は、酸化アルミニウム（Ａｌ２Ｏ３）等の金属酸化物を含み得る。
【００２０】
制御ゲート材４０１、４０３が、絶縁材４０２、４０４を交互に伴って、エッチング停止材４００の上に形成され得る。例えば、制御ゲート材４０１、４０３はポリシリコン材を含み、そして交互する絶縁材４０２、４０４は酸化物材を含み得る。制御ゲート材４０１、４０３は、垂直に形成されたメモリセルの制御ゲートとして使用され得る。絶縁材４０２、４０４は、隣接したメモリセルを互いから隔離するために、メモリセル間で使用され得る。
【００２１】
エッチングマスク４０５が垂直スタック４２０の上部に形成され得る。実施形態において、エッチングマスク４０５は、窒化物ハードマスクを含み得る。
【００２２】
図５は、垂直型メモリセルストリングを形成する一連の追加製作ステップの実施形態を例示する。エッチングステップは、垂直スタック４２０内において、エッチング停止材４００の中までトレンチ５００を形成するのに使用され得る。方向性エッチング処理は、トレンチ壁の両側にある制御ゲート材４０１、４０３の中に凹所５０１〜５０４を形成するのに使用され得る。
【００２３】
図６は、垂直型メモリセルストリングを形成する一連の追加製作ステップの実施形態を例示する。誘電材（例えば酸化膜窒化酸化物（ＯＮＯ））６００が、トレンチ５００の内部壁に沿って形成され得る。ＯＮＯ材６００はまた、凹所５０１〜５０４の壁も覆い得る。実施形態において、ＯＮＯ材６００は、メモリセルストリングの誘電材として使用され得る。
【００２４】
ポリシリコン材６０１が、トレンチ５００の側壁に沿ってＯＮＯ材６００の上に形成（例えば堆積）され得る。ポリシリコン材６０１はまた、凹所５０１〜５０４も充填し得る。実施形態において、ポリシリコン材６０１は、メモリセルストリング内の各メモリセルに対するフローティングゲートとして使用され得る。
【００２５】
図７に示されるように、ポリシリコンエッチング後処理が、側壁に沿ってポリシリコン６０１の一部を取り除き、以前の形成材２０２、３００、４００を貫通してトレンチ７００を形成するのに使用され得る。トレンチ７００は、ソース材２００まで形成され得る。トレンチ７００の側壁を覆うポリシリコン材６０１の一部が取り除かれた後、凹所５０１〜５０４を充填するポリシリコン材６０１の残りの部分は、メモリセルのフローティングゲートとして機能し得る。多くの形成材２０２、３００、４００を貫通するエッチングは、強力なエッチング処理を使用し得るので、金属材２００は、ポリシリコン材よりも優れたエッチング停止材として機能し得る。
【００２６】
図８は、垂直型メモリセルストリングを形成するための一連の追加製作ステップの実施形態を例示する。酸化物８００〜８０４が、トレンチ７００の面に沿って形成（例えば成長）され得る。例えば、酸化物８００〜８０３は、各凹所５０１〜５０４内の各ポリシリコン材の上に形成され得る。実施形態において、この酸化物８００〜８０３は、フローティングゲートと、後に形成される（例えば酸化物８００〜８０４が形成された後に形成される）チャネル材との間のトンネル誘電体として機能し得る。
【００２７】
酸化物８０４が、トレンチ７００の側壁及び底部の底８２０に沿って形成（例えば成長）され得る。実施形態において、この酸化物８０４は、ソース選択ゲートのポリシリコン材３００の誘電体として機能し得る。
【００２８】
ポリシリコンライナ８１０が、トレンチ７００の側壁及び底８２０に沿って形成され得る。ポリシリコンライナ８１０は、前に形成された酸化物８００〜８０４の上に形成され得る（例えば酸化物８００〜８０４が形成された後に形成され得る）。
【００２９】
図９は、垂直型メモリセルストリングを形成する別の製作ステップの実施形態を例示する。方向性エッチング処理が、トレンチ７００の底８２０に形成されたポリシリコンライナ８１０の一部と酸化物８０４の一部とを取り除くのに使用され得る。このステップにより、後に形成されるチャネル材が、ソース材２００とオーミック接触し得る。
【００３０】
図１０は、垂直型メモリセルストリングを形成する別の製作ステップの実施形態を例示する。半導体材（例えばポリシリコン）１０００が、トレンチを充填するのに使用され得る。実施形態において、半導体材１０００は、トレンチ内に形成された垂直型メモリセルストリング１０１０の作動時に、チャネルとして使用され得る。実施形態において、ソース材２００に対する半導体材１０００のオーミック接触により、作動時にソース材２００からチャネル（例えば半導体材１０００）へ拡散（例えばＮ＋拡散）が起こり得る。
【００３１】
図１１は、図１〜１０の垂直に形成されたメモリセルストリングを使用し得るシステムの実施形態を例示する。コントローラ１１００が、システムの動作を制御するのに使用され得る。コントローラ１１００に接続されたメモリ１１０１は、垂直に形成されたメモリセルストリングを含み得る。実施形態において、コントローラ１１００は、制御バス、データバス、アドレスバスを介してメモリ１１０１に接続され得る。別の実施形態において、アドレスバスとデータバスは、共通Ｉ／Ｏバスを共有し得る。
【００３２】
装置は回路、集積回路ダイ、デバイス、またはシステムとして定義され得る。
【００３３】
結論
１つまたは複数の実施形態が、ドープされた金属シリサイドソースを提供し得る。ドープされた金属シリサイドソースは、ポリシリコンソースよりもシート抵抗が低く、また適度なゲート誘起ドレイン漏洩性能を提供し得る。垂直型メモリセルストリングが、ドープされた金属シリサイドソースの上に形成され、半導体材が、垂直型メモリセルストリングに垂直に隣接して形成され得る。メモリセルストリングのチャネルとして機能する、半導体材に対しソースから拡散が起こり得るように、半導体材はドープされた金属シリサイドソースと接触した状態にあり得る。
【００３４】
本明細書において特定の実施形態が例示され説明されているが、同じ目的を達成するように意図された任意の構成が、示された特定の実施形態と置換えられ得ることを、当業者は理解するであろう。数多くの改変形態が、当業者には明らかであろう。従って、本出願は、任意の改変形態または変形を包含することを意図する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2016535444.tif 000011
【図１０】
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【図１１】
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【国際調査報告】
2016535444.tif 000014
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