(57)【要約】  典型的な実施形態は、クロック・ダブラに関する。デバイスは、入力クロック信号を受け取り、補正されたクロック信号を伝達する、ように構成されたデューティ・サイクル補正回路を含み得る。デューティ・サイクル補正回路は、入力クロック信号の第１のサイクルの間、出力電圧を伝達し、入力クロック信号の第２のサイクルの間、第１の回路の電流ミスマッチを補正する、ための第１の回路を含み得る。デューティ・サイクル補正回路はまた、第２のサイクルの間、出力電圧を伝達し、第１のサイクルの間、第２の回路の電流ミスマッチを補正する、ための第２の回路を含み得る。さらに、デバイスは、補正されたクロック信号を受け取り、出力クロックを生成する、ためのクロック生成器を含み得る。
2016533083.tif 000002
【特許請求の範囲】
【請求項１】
デバイスであって、前記デバイスは下記を備える、
入力クロック信号を受け取り、補正されたクロック信号を伝達するように構成されたデューティ・サイクル補正回路であって、
前記入力クロック信号の第１のサイクルの間、出力電圧を伝達し、前記入力クロック信号の第２のサイクルの間、第１の回路の電流ミスマッチを補正する、第１の回路と、
前記第２のサイクルの間、前記出力電圧を伝達し、前記第１のサイクルの間、第２の回路の電流ミスマッチを補正する、第２の回路と、
を含むデューティ・サイクル補正回路と、
前記補正されたクロック信号を受け取り、出力クロックを生成するためのクロック生成器。
【請求項２】
前記第１のサイクルおよび前記第２のサイクルの各々の間、前記出力電圧を受け取るように構成された出力コンデンサをさらに備える、請求項１に記載のデバイス。
【請求項３】
前記出力クロックは、実質的に５０％であるデューティ・サイクルと、前記補正されたクロック信号の周波数に対して増加された周波数とを有する、請求項１に記載のデバイス。
【請求項４】
前記第１の回路は、前記第２のサイクルの間、第１および第２の電流を受け取るように構成されたコンデンサの両端の電圧と、基準電圧とを比較するためのトランジスタの差動ペアを含む、請求項１に記載のデバイス。
【請求項５】
前記コンデンサの両端の前記電圧が前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、請求項４に記載のデバイス。
【請求項６】
前記第２の回路は、前記第１のサイクルの間、第１および第２の電流を受け取るように構成されたコンデンサの両端の電圧と、基準電圧とを比較するためのトランジスタの差動ペアを含む、請求項１に記載のデバイス。
【請求項７】
前記コンデンサの両端の前記電圧が、前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、請求項６に記載のデバイス。
【請求項８】
デバイスであって、前記デバイスは下記を備える、
入力クロック信号のフェーズの間、出力電圧を生成するように構成された第１のチャージ・ポンプと、
前記入力クロック信号のもう１つの、異なるフェーズの間、前記出力電圧を生成するための第２のチャージ・ポンプ、ここで、前記第１および前記第２のチャージ・ポンプの各々は、前記入力クロック信号に基づいて、補正されたクロック信号を生成するように構成される、と、
前記第１および前記第２のチャージ・ポンプの各々に接続され、前記補正されたクロック信号を受け取り、前記補正されたクロック信号の周波数に対して２倍された周波数を有する出力クロック信号を生成するように構成されたクロック生成器。
【請求項９】
前記第１のチャージ・ポンプはさらに、前記入力クロック信号のもう１つの、異なるフェーズの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを検出し補正するように構成された、請求項８に記載のデバイス。
【請求項１０】
前記第２のチャージ・ポンプはさらに、前記入力クロック信号のフェーズの間、前記第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを検出し補正するように構成された、請求項８に記載のデバイス。
【請求項１１】
前記出力クロック信号は、実質的に５０％であるデューティ・サイクルを有する、請求項８に記載のデバイス。
【請求項１２】
前記第１のチャージ・ポンプはさらに、前記入力クロック信号のもう１つの、異なるフェーズの間、前記第１のチャージ・ポンプのアップ電流およびダウン電流を受け取るように構成されたコンデンサを備える、請求項８に記載のデバイス。
【請求項１３】
前記第１のチャージ・ポンプはさらに、前記コンデンサの両端の電圧と基準電圧との差分を測定するように構成されたトランジスタの差動ペアを備える、請求項１２に記載のデバイス。
【請求項１４】
前記コンデンサの両端の前記電圧が、前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、請求項１３に記載のデバイス。
【請求項１５】
前記第２のチャージ・ポンプはさらに、前記入力クロック信号のフェーズの間、前記第２のチャージ・ポンプのアップ電流およびダウン電流を受け取るように構成されたコンデンサを備える、請求項８に記載のデバイス。
【請求項１６】
前記第２のチャージ・ポンプはさらに、前記コンデンサの両端の電圧と基準電圧との差分を測定するように構成されたトランジスタの差動ペアを備える、請求項１５に記載のデバイス。
【請求項１７】
前記コンデンサの両端の前記電圧が、前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、請求項１６に記載のデバイス。
【請求項１８】
方法であって、前記方法は下記を備える、
複数のチャージ・ポンプを用いて、補正されたクロック信号を生成すること、ここで、前記複数のチャージ・ポンプの各々は、入力クロック信号のサイクルの一部の間に、電流ミスマッチを補正するように構成される、と、
前記補正されたクロック信号の周波数よりも大きな周波数を有する出力クロックを生成すること。
【請求項１９】
補正されたクロック信号を生成することは、
前記入力クロック信号の第１のサイクルの間、前記複数のチャージ・ポンプのうちの第１のチャージ・ポンプを用いて出力電圧を生成することと、
前記入力クロック信号の第２のサイクルの間、前記複数のチャージ・ポンプのうちの第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
前記第２のサイクルの間、前記第２のチャージ・ポンプを用いて、前記出力電圧を生成することと、
前記第１のサイクルの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
を備える、請求項１８に記載の方法。
【請求項２０】
前記第１のチャージ・ポンプの第１の前記電流と前記第２の電流との間の前記ミスマッチを検出することと、
前記第２のチャージ・ポンプの前記第１の電流と前記第２の電流との間の前記ミスマッチを検出することと、
をさらに備える、請求項１９に記載の方法。
【請求項２１】
前記第１のチャージ・ポンプおよび前記第２のチャージ・ポンプの何れかにおける前記ミスマッチを検出することは、基準電圧を、コンデンサの両端に蓄積された電圧と比較することを備える、請求項２０に記載の方法。
【請求項２２】
方法であって、前記方法は下記を備える、
入力クロック信号を受け取り、補正されたクロック信号を生成することと、
前記入力クロック信号の第１のサイクルの間、第１のチャージ・ポンプを用いて出力電圧を生成することと、
前記入力クロック信号の第２のサイクルの間、第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
前記第２のサイクルの間、前記第２のチャージ・ポンプを用いて、前記出力電圧を生成することと、前記第１のサイクルの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
前記補正されたクロック信号に基づいて、２倍されたクロック信号を生成すること。
【請求項２３】
２倍されたクロック信号を生成することは、実質的に５０％であるデューティ・サイクルと、前記２倍されたクロック信号の周波数よりも小さい周波数とを有する前記補正されたクロック信号に基づいて、実質的に５０％であるデューティ・サイクルを有する前記２倍されたクロック信号を生成することを備える、請求項２２に記載の方法。
【請求項２４】
デバイスであって、前記デバイスは下記を備える、
補正されたクロック信号を生成するための手段、ここで、前記生成するための手段は、入力クロック信号のサイクルの一部の間に、電流ミスマッチを補正するように構成される、と、
前記補正されたクロック信号の周波数よりも大きな周波数を有する出力クロック信号を生成するための手段。
【請求項２５】
デバイスであって、前記デバイスは下記を備える、
入力クロック信号を受け取り、補正されたクロック信号を生成するための手段と、
前記入力クロック信号の各サイクルの間に、出力電圧を生成するための手段と、
前記入力クロック信号の各サイクルの間に、電流ミスマッチを補正するための手段と、
前記補正されたクロック信号に基づいて、出力クロック信号を生成するための手段。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願に対する相互参照
[0001]本願は、その全体が本明細書において参照によって明確に組み込まれている「CLOCK DOUBLER INCLUDING DUTY CYCLE CORRECTION」と題された２０１３年７月３０日出願の米国出願番号第１３／９５４，６９１号の優先権を主張する。
【０００２】
[0002]本発明は、一般に、デューティ・サイクル補正を含むクロック・ダブラ（clock doubler）に関する。さらに詳しくは、本発明は、補正されたデューティ・サイクルに基づいてクロック信号を生成するための実施形態に関する。
【背景技術】
【０００３】
[0003]クロック信号は、さまざまなタイプの発振器および支援回路を用いて生成され得、一般に、多くの電子回路において、さまざまな目的のために使用される。例えば、クロック信号は、プロセッサ、メモリ・デバイス等のようなデジタル回路における同期回路（例えば、フリップ・フロップ）をトリガするために使用され得る。
【０００４】
[0004]クロック信号は、論理Ｈｉｇｈ（logic high）における持続時間、および論理Ｌｏｗ（logic low）における持続時間によって決定されるデューティ・サイクルを有し、論理Ｈｉｇｈと論理Ｌｏｗとの間を反復して遷移する。可能な限り５０％に近いデューティ・サイクルを有するクロック信号を生成し、これによって、論理高の持続時間が、論理低の持続時間に近くなることが所望され得る。デジタル回路は、より高速な動作速度を達成するように同期回路をトリガするために、クロック信号の立ち上がりエッジと立ち下がりエッジとの両方を使用し得る。クロック信号のための５０％デューティ・サイクルは、同期回路に最大のタイミング・マージンを提供し得る。
【０００５】
[0005]クロック信号のデューティ・サイクルは、クロック信号を生成するために使用されるトランジスタ・デバイスにおけるミスマッチのようなさまざまな現象によって歪められ得る。デバイス・ミスマッチを最小化するために、クロック生成および配信回路を設計する際にはしばしば、多大な注意が払われる。高度なＩＣプロセスで製造されたデジタル回路は、一般に、例えば１ギガ・ヘルツ（ＧＨｚ）またはそれ以上のような高速で動作する。この高速は、例えば１ＧＨｚに対して１ナノ秒（ｎｓｅｃ）のようなより小さなクロック周期に相当する。小さな回路ミスマッチは、その後、より小さなクロック周期のデューティ・サイクルにおける比較的大きな誤差へと変わり得る。
【発明の概要】
【０００６】
[0006]クロック・デューティ・サイクル問題は、良好なデューティ・サイクルを有するクロック信号を生成するために、しばしば、所望の周波数の２倍で発振器を動作させ、発振器出力信号を２で除することによって対処される。しかしながら、このアプローチは、いくつかの理由により、望ましくないか、または不適切であり得る。第１に、発振器および２分周回路（divide-by-2 circuit）を、所望の周波数の２倍で動作させるために、より多くの電力が消費される。第２に、２分割回路におけるランダムなデバイス・ミスマッチによって、クロック信号内に、著しいデューティ・サイクル歪みがなお存在し得る。
【０００７】
[0007]クロック・ダブラに対するニーズがある。さらに詳しくは、補正されたデューティ・サイクルに基づいてクロック信号を生成するための、クロック・ダブラに関連する実施形態に対するニーズがある。
【図面の簡単な説明】
【０００８】
【図１】[0008]図１は、デューティ・サイクル補正器を例示する。
【図２Ａ】[0009]図２Ａは、本発明の典型的な実施形態に従うデューティ・サイクル補正器を図示する。
【図２Ｂ】[0010]図２Ｂは、図２Ａのデューティ・サイクル補正器に関連付けられたタイミング図である。
【図３Ａ】[0011]図３Ａは、本発明の典型的な実施形態に従うクロック生成器を例示する。
【図３Ｂ】[0012]図３Ｂは、図３Ａのクロック生成器に関連付けられたタイミング図である。
【図４】[0013]図４は、本発明の典型的な実施形態に従う、デューティ・サイクル補正器およびクロック生成器を含むクロック・ダブラのブロック図である。
【図５】[0014]図５は、本発明の典型的な実施形態に従う方法を図示するフローチャートである。
【図６】[0015]図６は、本発明の典型的な実施形態に従う別の方法を図示するフローチャートである。
【図７】[0016]図７は、本発明の典型的な実施形態に従う、デューティ・サイクル補正器およびクロック生成器を含むデバイスを例示する。
【発明を実施するための形態】
【０００９】
[0017]添付図面に関連して以下に記載される詳細な説明は、本発明の典型的な実施形態の説明として意図されており、本発明が実現される唯一の実施形態を表すとは意図されていない。この説明を通じて使用されている「典型的」という用語は、「例、事例、または例示として役立つ」ことを意味しており、他の典型的な実施形態よりも好適であるとか有利であるとか必ずしも解釈されるべきではない。この詳細な説明は、本発明の典型的な実施形態の完全な理解を提供するための具体的な詳細を含んでいる。本発明の典型的な実施形態は、これら具体的な詳細無しで実現され得ることが当業者に明らかになるだろう。いくつかの事例では、本明細書に表された典型的な実施形態の新規性を不明確にすることを避けるために、周知の構成およびデバイスが、ブロック図形式で図示される。
【００１０】
[0018]当業者によってしばしば認識されるであろうが、１つの水晶発振器基準クロック（例えば、１９．２ＭＨｚ）だけが、フェーズ・ロック・ループ（ＰＬＬ）ベースの周波数シンセサイザに利用可能である。リング発振器電圧制御発振器（ＶＣＯ）を用いたＰＬＬの場合、ＰＬＬの帯域幅を増加させることによって、出力フェーズ・ノイズが、大幅に改善され得る。所与の基準周波数のための最大安定帯域幅のためにＰＬＬが既に設計されている場合、この帯域幅はさらに、基準周波数を増加することのみによって増加され得る。
【００１１】
[0019]図１は、デューティ・サイクル補正器１００を図示する。デューティ・サイクル補正器１００は、チャージ・ポンプ１０２、フリップ・フロップ１０４、論理回路１０６、１０８、１１０および１１２を含む。例示されるように、論理デバイス１０６、１０８、１１０および１１２の各々は、インバータを備え得る。フリップ・フロップ１０４は、５０％ではないデューティ・サイクルを有する入力クロック信号ｃｋｉｎを受け取るように構成される。さらに、フリップ・フロップ１０４は、ポートＤを介して電源電圧ＶＤＤを受け取り、リセット・ポートｒｓｔを介してフィードバック信号を受け取るように構成される。フリップ・フロップ１０４はさらに、ポートＱを介してクロック出力ｃｋｄｃｃを出力し、ポート
【数１】
2016533083.tif 000003
を介してクロック出力
【数２】
2016533083.tif 000004
を出力するように構成される。
【００１２】
[0020]チャージ・ポンプ１０２は、電流源ＩＳＯＵＲＣＥ、トランジスタＭ１〜Ｍ６、コンデンサｋＣＩＮＴおよびＣＩＮＴ、およびスイッチＳ１〜Ｓ４を含む。電流源ＩＳＯＵＲＣＥは、電源電圧ＶＤＤとトランジスタＭｌのドレンとの間に接続され、それはさらに、トランジスタＭ１のゲート、トランジスタＭ２のゲート、およびトランジスタＭ５のゲートに接続されている。トランジスタＭ１のソースは、ノードＡに接続され、それはさらに、ノードＢと、トランジスタＭ２のソースとに接続されている。トランジスタＭ２のドレンは、トランジスタＭ３のドレンに接続され、それはさらに、トランジスタＭ３のゲート、およびトランジスタＭ４のゲートに接続されている。トランジスタＭ３のソースは、電源電圧ＶＤＤに接続され、トランジスタＭ４のソースは、スイッチＳ１を介して電源電圧ＶＤＤに切り替え可能に（例えば、選択的に）接続されている。トランジスタＭ４のドレンは、トランジスタＭ５のドレンに接続され、トランジスタＭ５のソースは、スイッチＳ２介してノードＢに切り替え可能に接続されている。
【００１３】
[0021]コンデンサｋＣＩＮＴは、電源電圧ＶＤＤとノードＥとの間に接続され、それは、トランジスタＭ５のドレンと、トランジスタＭ６のゲートとに接続されている。コンデンサＣＩＮＴは、ノードＣと、ノードＤを介したトランジスタＭ６のドレンとの間に接続されている。トランジスタＭ６は、スイッチＳ３を介して電源電圧ＶＤＤに切り替え可能に接続され、ノードＣとノードＤとが、スイッチＳ４を介して共に接続され得る。ノードＤは、論理デバイス１１２の入力に接続され得る。さらに、スイッチＳ１およびスイッチＳ２は、フリップ・フロップ１０４のポートＱから伝達された信号を受け取るように構成され、スイッチＳ３およびスイッチＳ４は、フリップ・フロップ１０４のポート
【数３】
2016533083.tif 000005
から伝達された信号を受け取るように構成される。
【００１４】
[0022]公称上等しいアップ電流およびダウン電流のチャージ・ポンプと、積分コンデンサとが、入力クロックの高時間と低時間との間のあらゆるミスマッチを検出するために使用される。コンデンサｋＣＩＮＴにおける電圧（すなわち、電圧ＶＣＰ）は、トランジスタＭ６を介してコンデンサＣＩＮＴへ伝達される電流を制御する。コンデンサＣＩＮＴにおける電圧がインバータしきい値に達するのに要する時間の長さは、補正されたクロックのＨｉｇｈ時間を設定するために使用される。理想的には、電圧ＶＣＰが定常状態に達した場合、補正されたクロック・デューティ・サイクルは５０％でなければならない。このアプローチの１つの欠点は、チャージ・ポンプのアップ電流およびダウン電流の正確な一致に依存することである。
【００１５】
[0023]典型的な実施形態は、本明細書に記載されているように、デューティ・サイクル・ミスマッチ除去を含むクロック・ダブラに関する。１つの典型的な実施形態によれば、デバイスは、入力クロック信号を受け取り、補正された出力クロック信号を伝達するように構成されたデューティ・サイクル補正回路を含み得る。デューティ・サイクル補正回路は、入力クロック信号の第１のサイクルの間、出力電圧を伝達し、入力クロック信号の第２のサイクルの間、第１の回路の電流ミスマッチを補正する、ための第１の回路を含み得る。デューティ・サイクル補正回路はまた、第２のサイクルの間、出力電圧を伝達し、第１のサイクルの間、第２の回路の電流ミスマッチを補正する、ための第２の回路を含み得る。さらに、デバイスは、補正されたクロック信号を受け取り、出力クロック信号を生成する、ためのクロック生成器を含み得る。
【００１６】
[0024]別の典型的な実施形態によれば、本発明は、クロック信号を生成するための方法を含み得る。そのような方法のさまざまな実施形態は、複数のチャージ・ポンプを用いて、補正されたクロック信号を生成することを含み得る。ここで、複数のチャージ・ポンプの各々は、入力クロック信号のサイクルの一部の間に、電流ミスマッチを補正するように構成される。この方法はまた、補正されたクロック信号の周波数よりも大きな周波数を有する出力クロックを生成することをも含み得る。
【００１７】
[0025]本発明の他の態様は、さまざまな態様の特徴および利点と同様に、後述する詳細な説明、添付図面、および添付された特許請求の範囲を考慮することによって、当業者に明らかになるであろう。
【００１８】
[0026]図２Ａは、本発明の典型的な実施形態に従うデバイス２００を図示する。デバイス２００は、デューティ・サイクル補正器を備え得、デュアル・チャージ・ポンプを含んでいる。より具体的には、デバイス２００は、チャージ・ポンプ２０２およびチャージ・ポンプ２０４を含んでいる。デバイス２００はさらに、フリップ・フロップ２０６、フリップ・フロップ２０８、ＡＮＤゲート２１０および２１２、ＮＡＮＤゲート２１４および２１６、およびインバータ２１８、２２０、２２２、および２２４を含んでいる。さらに、デバイス２００のためのバイアス電流を提供するための電流源Ｉが構成されている。
【００１９】
[0027]チャージ・ポンプ２０２は、トランジスタＭ７〜Ｍ１６、スイッチＳ５〜Ｓ１２、およびコンデンサＣＵＤ１を含んでいる。電流源Ｉは、電源電圧ＶＤＤと、トランジスタＭ１１のドレンとの間に接続され、それはさらに、トランジスタＭ１１のゲート、トランジスタＭ１２のゲート、トランジスタＭ１３のゲート、およびトランジスタＭ１６のゲートに接続されている。トランジスタＭ１１のソースは、ノードＦに接続され、それはさらに、トランジスタＭ１２のソースと、トランジスタＭ１３のソースに接続されている。トランジスタＭ１２のドレンは、トランジスタＭ９のソースおよびトランジスタＭ１０のソースに接続されている。トランジスタＭ９のゲートは、基準電圧ＶＲＥＦを受け取るように構成され、トランジスタＭ９のドレンは、ノードＧに接続され、それはさらに、トランジスタＭ７のドレンに接続されている。トランジスタＭ７のソースは、トランジスタＭ８のソースに接続され、トランジスタＭ７のゲートは、トランジスタＭ８のゲートに接続されている。トランジスタＭ８のゲートは、トランジスタＭ８のドレンに接続され、それはさらに、トランジスタＭ１０のドレンに接続されている。
【００２０】
[0028]トランジスタＭ１３のドレンは、ノードＨを介してトランジスタＭ１４のドレンに接続されている。例示されているように、ノードＨはノードＧに接続されている。トランジスタＭ１４のドレンはさらに、トランジスタＭ１４のゲートに接続され、それは、トランジスタＭ１５のゲートにも接続されている。トランジスタＭ１４のソースは、ノードＪに接続されている。トランジスタＭ１５のソースは、スイッチＳ５、スイッチＳ６、またはこれら両方を介して、電源電圧ノードＪに、切り替え可能に（例えば、選択的に）接続されている。トランジスタＭｌ５のドレンは、ノードＫに接続され、それは、スイッチＳ７を介してノードＬに切り替え可能に接続されている。ノードＫはまた、スイッチＳ８を介してデバイス２００のノードＭにも接続されている。ノードＬは、スイッチＳ１０を介してノードＮに接続され、ノードＭは、スイッチＳ９を介してノードＮに接続され得る。ノードＮはさらに、トランジスタＭ１６のドレンに接続され、トランジスタＭ１６のソースは、ノードＰに接続され、それは、スイッチＳ１１、スイッチＳ１２、またはこれら両方を介してノードＦに選択的に接続されている。さらに、コンデンサＣＵＤ１は、ノードＪと、トランジスタＭ１０のゲートとの間に接続され、それは、ノードＬにも接続されている。
【００２１】
[0029]チャージ・ポンプ２０４は、トランジスタＭ１７〜Ｍ２６、スイッチＳ１３〜Ｓ２２、およびコンデンサＣＵＤ２およびＣＩＮＴを含んでいる。トランジスタＭ１７のソースは、スイッチＳ１３を介してノードＡＡに切り替え可能に（例えば、選択的に）接続されており、トランジスタＭ１７のゲートは、デバイス２００のノードＭに接続されており、トランジスタＭ１７のドレンは、ノードＢＢに接続されている。
【００２２】
[0030]トランジスタＭ２０は、ノードＥＥに接続されたソースと、トランジスタＭ２４のゲートに接続されたゲートとを有し、それはさらに、トランジスタＭ２５、Ｍ１１、Ｍ１２、Ｍ１３、およびＭ１６のゲートに接続されている。トランジスタＭ２０のドレンは、ノードＦＦに接続されている。ノードＦＦはまた、トランジスタＭ２１のソースと、トランジスタＭ１９のソースとにも接続されている。トランジスタＭｌ９のゲートは、基準電圧ＶＲＥＦを受け取るように構成され、トランジスタＭ１９のドレンは、トランジスタＭ１８のドレンおよびノードＣＣに接続され、それはさらに、トランジスタＭ２３のドレンに接続されている。トランジスタＭ２１のゲートは、ノードＤＤに接続され、トランジスタＭ２１のドレンは、トランジスタＭ２２のドレンに接続され、それはさらに、トランジスタＭ２２のゲートと、トランジスタＭ１８のゲートとに接続されている。トランジスタＭ２２のソースおよびトランジスタＭｌ８のソースは各々、ノードＡＡに接続されている。
【００２３】
[0031]さらに、トランジスタＭ２４のソースは、ノードＥＥに接続され、トランジスタＭ２５のソースは、スイッチＳ２２、スイッチＳ２１、またはこれら両方を介してノードＥＥに接続され得る。トランジスタＭ２４のドレンは、トランジスタＭ２３のドレンに接続され、それはさらに、トランジスタＭ２３のゲートおよびノードＧＧに接続されている。トランジスタＭ２３のゲートはまた、トランジスタＭ２６のゲートにも接続されており、トランジスタＭ２３のソースは、ノードＡＡに接続されている。さらに、トランジスタＭ２５のドレンは、ノードＨＨに接続され、それは、スイッチＳ２０を介してノードＤＤへ、および、スイッチＳ１９を介してノードＭへ接続され得る。さらに、トランジスタＭ２６のドレンはノードＫＫに接続され、それは、スイッチＳ１７を介してノードＤＤへ、スイッチＳ１８を介してノードＭへ接続され得る。さらに、トランジスタＭ２６のソースは、スイッチＳ１５、スイッチＳ１６、またはこれら両方を介してノードＡＡに接続され得る。
【００２４】
[0032]ノードＪおよびノードＡＡが共に接続され、デバイス２００のコンデンサｋＣＩＮＴは、ノードＭＭとノードＭとの間に接続されることが注目される。チャージ・ポンプ電圧ＶＣＰは、ノードＭを介して伝達され得ることがさらに注目される。
【００２５】
[0033]さらに、フリップ・フロップ２０６は、電源電圧ＶＤＤに接続された入力ポートＤと、論理デバイス２２４の出力に接続され、リセット電圧ＶＲＳＴを受け取るように構成されたリセット・ポートｒｓｔと、入力クロックｃｋｉｎを受け取るように構成された別のポートＣ１と、を含んでいる。フリップ・フロップ２０６はさらに、信号ｃｋｄｃｃを伝達するように構成された出力ポートＱを含み、それは、スイッチＳ１３の動作を制御するために使用され得る。以下により完全に記載されるように、信号ｃｋｄｃｃはまた、ＡＮＤデバイス２１０および２１２へ伝達され得る。フリップ・フロップ２０６はまた、スイッチＳ１４の動作を制御するために使用され得る信号
【数４】
2016533083.tif 000006
を伝達するように構成された別の出力ポート
【数５】
2016533083.tif 000007
を含んでいる。信号
【数６】
2016533083.tif 000008
はまた、以下により完全に記載されるように、ＮＡＮＤデバイス２１４および２１６へ伝達され得る。
【００２６】
[0034]フリップ・フロップ２０８は、入力クロックｃｋｉｎを受け取るように構成されたポートＣ２を含んでいる。フリップ・フロップ２０６はさらに、信号ＤＩＶ２を伝達するように構成された出力ポートＱを含み、信号ＤＩＶ２は、スイッチＳ５、Ｓ７、Ｓ２０、およびＳ２１の動作を制御するために使用され得る。信号ＤＩＶ２は、以下により完全に記載されるように、ＡＮＤデバイス２１０およびＮＡＮＤデバイス２１４にも伝達され得る。フリップ・フロップ２０６はまた、信号
【数７】
2016533083.tif 000009
を伝達するように構成された別の出力ポート
【数８】
2016533083.tif 000010
をも含み、それはスイッチＳ１０、Ｓ１１、Ｓ１５、およびＳ１７の動作を制御するために使用され得る。信号
【数９】
2016533083.tif 000011
は、以下により完全に記載されるように、ＡＮＤデバイス２１２およびＮＡＮＤデバイス２１６へ伝達され得る。さらに、図２Ａに例示されるように、出力ポート
【数１０】
2016533083.tif 000012
が、フリップ・フロップ２０８の入力ポートＤに接続されている。
【００２７】
[0035]ＡＮＤゲート２１０は、信号ＤＩＶ２および信号ｃｋｄｃｃを受け取り、信号ＤＮ１を出力するように構成され、それは、スイッチＳ９を制御するために使用され得る。ＡＮＤゲート２１２は、信号
【数１１】
2016533083.tif 000013
および信号ｃｋｄｃｃを受け取り、信号ＤＮ２を出力するように構成され、それは、スイッチＳ１９およびＳ２２を制御するために使用され得る。さらに、ＮＡＮＤゲート２１４は、信号ＤＩＶ２および信号
【数１２】
2016533083.tif 000014
を受け取り、それは、スイッチＳ６およびＳ８を制御するために使用され得る信号
【数１３】
2016533083.tif 000015
を出力するように構成される。さらに、ＮＡＮＤゲート２１６は、信号
【数１４】
2016533083.tif 000016
および信号
【数１５】
2016533083.tif 000017
を受け取り、それは、スイッチＳ１６およびＳ１８を制御するために使用され得る信号
【数１６】
2016533083.tif 000018
を出力するように構成される。
【００２８】
[0036]したがって、デバイス２００は、それぞれが、自身のアップ／ダウン・ミスマッチ補正回路を備えた２つのチャージ・ポンプ（すなわち、チャージ・ポンプ２０２および２０４）を含んでいる。チャージ・ポンプ２０２および２０４は、入力クロックの交互のサイクルで動作するように構成されている。さらに詳しくは、第１のサイクル（すなわち、フェーズ）中、チャージ・ポンプ２０２は、電圧ＶＣＰを駆動し、チャージ・ポンプ２０４は、これのミスマッチを検出し、補正し得る。さらに、別のフェーズ（つまり、サイクル）中、チャージ・ポンプ２０４は、電圧ＶＣＰを駆動し、チャージ・ポンプ２０２は、これのミスマッチを検出し、補正し得る。
【００２９】
[0037]より具体的な例として、１サイクル（例えば、偶数サイクル）中、入力クロックは、コンデンサｋＣＩＮＴに積分されるチャージ・ポンプ２０２のアップ電流およびダウン電流の持続時間を制御する。同時に、チャージ・ポンプ２０４のアップ／ダウン電流ミスマッチが、コンデンサＣＵＤ２に積分される。チャージ・ポンプ２０４のアップ電流およびダウン電流が等しくないのであれば、ＧＭステージ（すなわち、トランジスタＭ２１およびＭ１９を含む差動ペア）が、コンデンサＣＵＤ２の電圧と、基準電圧ＶＲＥＦ（例えば、公称上、固定値である電圧ＶＣＰに等しい）との差分を測定し、チャージ・ポンプ２０４のアップ電流を、チャージ・ポンプ２０４のダウン電流に等しくなるまで調節する。さらに具体的には、チャージ・ポンプ２０４のアップ電流と、チャージ・ポンプ２０４のダウン電流とを実質的に等しくさせるために、補正電流（すなわち、トランジスタＭ２３のドレンと、トランジスタＭ１８のドレンとの間を流れる電流）が使用され得る。
【００３０】
[0038]同様に、別の異なるサイクル（例えば、奇数サイクル）中、入力クロックは、コンデンサｋＣＩＮＴへ積分されるチャージ・ポンプ２０４のアップ電流およびダウン電流の持続時間を制御する。同時に、チャージ・ポンプ２０２のアップ／ダウン電流ミスマッチが、コンデンサＣＵＤ１へ積分される。チャージ・ポンプ２０２のアップ電流およびダウン電流が等しくないのであれば、ＧＭステージ（すなわち、トランジスタＭ９およびＭ１０を含む差動ペアを含む）が、コンデンサＣＵＤ１の電圧と、基準電圧ＶＲＥＦ（例えば、公称上、固定値である電圧ＶＣＰに等しい）との差分を測定し、 チャージ・ポンプ２０２のアップ電流を、チャージ・ポンプ２０２のダウン電流に等しくなるまで調節する。さらに具体的には、チャージ・ポンプ２０２のアップ電流と、チャージ・ポンプ２０２のダウン電流とを実質的に等しくさせるために、補正電流（すなわち、トランジスタＭ７のドレンと、トランジスタＭ１４のドレンとの間を流れる電流）が使用され得る。
【００３１】
[0039]図２Ｂは、図２Ａの動作デバイス２００に関する例示的なタイミング図２５０である。タイミング図２５０は、クロック入力信号ｃｋｉｎ、クロック信号ｃｋｄｃｃ、信号ＤＩＶ２、信号ＤＮ１およびＤＮ２、信号
【数１７】
2016533083.tif 000019
および
【数１８】
2016533083.tif 000020
チャージ・ポンプ電圧ＶＣＰ、およびリセット電圧ＶＲＳＴのためのタイミング信号を含む。タイミング図２５０に示されるように、デバイス２００は、デューティ・サイクル補正によって、それぞれ実質的に０°および１８０°フェーズでクロック信号ｃｄｋｃｃの立ち上がりエッジおよび立ち下りエッジを位置決めするように構成される。
【００３２】
[0040]さらに、典型的な実施形態によれば、デューティ・サイクル補正されたクロック（例えば、クロック信号ｃｋｄｃｃ）の立ち上がりエッジおよび立ち下がりエッジにおける１／４周期パルスが、クロック生成器によって生成され得る。図３Ａは、典型的な実施形態に従うクロック生成器３００を例示する。クロック生成器３００は、トランジスタＭ２７およびＭ２８、コンデンサＣ１、Ｃ２およびＣ３、抵抗Ｒ、スイッチＳ２３〜Ｓ２６、フリップ・フロップ３０２および３０４、ＮＡＮＤゲート３０６、およびインバータ３０８、３１０、３１２、３１４および３１６を含んでいる。
【００３３】
[0041]トランジスタＭ２７のゲートは、トランジスタＭ２８のゲートおよびノードＮＮに接続され、それはさらに、抵抗Ｒを介して入力に接続されている。コンデンサＣ１は、ノードＮＮとノードＰＰの間に接続されている。ノードＰＰは電源電圧ＶＤＤに接続されており、スイッチＳ２３を介してトランジスタＭ２７のソースに接続され得る。トランジスタＭ２７のドレンは、コンデンサＣ２の一方に接続されているノードＱＱに接続されている。コンデンサＣ２の他方は、アース電圧ＧＲＮＤに接続されている。ノードＱＱは、スイッチＳ２５を介してアース電圧ＧＲＮＤに接続され得、また、インバータ３１２の入力にも接続されている。インバータ３１２の出力は、インバータ３１０の入力に接続され、それは、フリップ・フロップ３０２のリセット・ポートｒｓｔに接続された出力を有する。
【００３４】
[0042]トランジスタＭ２８のソースは、スイッチＳ２４を介して電源電圧ＶＤＤに接続され得る。さらに、トランジスタＭ２８のドレンは、コンデンサＣ３の片側に接続されたノードＲＲに接続されている。コンデンサＣ３の他の側は、アース電圧ＧＲＮＤに接続される。さらに、ノードＲＲは、スイッチＳ２６を介してアース電圧ＧＲＮＤに接続され得、また、インバータ３１６の入力にも接続されている。インバータ３１６の出力は、インバータ３１４の入力に接続され、それは、フリップ・フロップ３０４のリセット・ポートｒｓｔに接続された出力を有する。一例によれば、コンデンサＣ２およびＣ３は各々、コンデンサＣＩＮＴ（図２参照）の静電容量値の１／２である（すなわち、例えば、Ｃ２＝Ｃ３＝１／２ＣＩＮＴ）である静電容量値を備え得る。
【００３５】
[0043]フリップ・フロップ３０２および３０４の各々は、電源電圧ＶＤＤおよびクロック信号ｃｋｄｃｃを受け取るように構成される。さらに、フリップ・フロップ３０２はＮＡＮＤゲート３０６のポートへ信号ｃｋ＿ｃｓ１を伝達するように構成される。信号ｃｋ＿ｃｓ１はまた、スイッチＳ２３およびＳ２５の動作を制御するために、スイッチＳ２３およびＳ２５によって受け取られ得る。フリップ・フロップ３０４は、ＮＡＮＤゲート３０６の別のポートへ信号ｃｋ＿ｃｓ２を伝達するように構成される。信号ｃｋ＿ｃｓ２はまた、スイッチＳ２４およびＳ２６の動作を制御するために、スイッチＳ２４およびＳ２６によって受け取られ得る。ＮＡＮＤゲート３０６は、実質的に５０％のデューティ・サイクルと、クロック信号ｃｋｄｃｃの周波数に対して２倍である周波数と、を有するクロック信号ｃｋ２ｘを出力するように構成される。
【００３６】
[0044]したがって、クロック生成器３００は、デバイス２００の最終ステージ（すなわち、トランジスタＭ１７およびコンデンサＣＩＮＴを含むステージ）に類似した電流源およびコンデンサからなる２つのステージ（すなわち、トランジスタＭ２７およびコンデンサＣ２を含むステージと、トランジスタＭ２８およびコンデンサＣ３を含むステージ）を含んでいる。しかしながら、前述されるように、コンデンサＣ２およびＣ３は、コンデンサＣＩＮＴの静電容量の１／２である静電容量を備え得る。したがって、コンデンサＣ２およびＣ３は、入力クロック・サイクルの１／４で、インバータしきい値に積分されるであろう。クロック生成器３００の１つのステージは、補正されたクロックの偶数フェーズで動作し、１つのステージは、補正されたクロックの逆フェーズで動作する。フリップ・フロップ３０２および３０４の各々の出力は、クロック信号ｃｋｄｃｃと同じ周波数のクロックであるが、２５％のデューティ・サイクルである。クロック信号ｃｋ＿ｃｓ１の反転と、クロック信号ｃｋ＿ｃｓ２の反転とが、ＮＡＮＤゲート３０６を介して結合され、クロック信号ｃｋ２ｘが生成され得る。ＲＣフィルタ（すなわち、抵抗ＲおよびコンデンサＣＩ）は、電圧ＶＣＰにおけるリップルが、２倍されたクロックのデューティ・サイクルに過渡な影響を与えることを防ぐために、電圧ＶＣＰの三角波を除去し得ることが注目される。
【００３７】
[0045]図３Ｂは、図３Ａの動作デバイス３００のための例示的なタイミング図３５０である。タイミング図３５０は、クロック信号ｃｋｄｃｃ、信号ｃｋ＿ｃｓ１、信号ｃｋ＿ｃｓ２、リセット電圧ＶＲＳＴ１、リセット電圧ＶＲＳＴ２、およびクロック信号ｃｋ２ｘのためのタイミング信号を含む。
【００３８】
[0046]図４は、本発明の典型的な実施形態に従うデバイス４００を図示する。デバイス４００は、ミスマッチが除去されたクロック・ダブラを備え得、クロック生成器４０４に接続されたデューティ・サイクル補正器４０２を含む。例示のみによって、デューティ・サイクル補正器４０２は、図２に例示されるようなデバイス２００（例えば、デューティ・サイクル補正器）を備え、クロック生成器４０４は、図３に例示されるようなクロック生成器３００を備え得る。デバイス４０２は、クロック信号を受け取り、補正されたクロック信号を出力するように構成され得る。さらに、クロック生成器４０４は、補正されたクロック信号を受け取り、補正されたクロック信号の周波数に対して２倍された周波数を有するクロック信号を出力するように構成され得る。
【００３９】
[0047]図５は、１つまたは複数の典型的な実施形態に従う方法５００を例示するフローチャートである。方法５００は、複数のチャージ・ポンプを用いて、補正されたクロック信号を生成することを含み得る。複数のチャージ・ポンプの各々は、（数字５０２によって示されるように）入力クロック信号のサイクルの一部の間に、電流ミスマッチを補正するように構成されている。さらに、方法５００はまた、（数字５０４によって示されるように）補正されたクロック信号の周波数よりも大きな周波数を有する出力クロックを生成することを含み得る。
【００４０】
[0048]図６は、１つまたは複数の典型的な実施形態に従う別の方法６００を例示するフローチャートである。方法６００は、（数字６０２によって示されるように）入力クロック信号を受け取ることと、補正されたクロック信号を生成することとを含み得る。さらに、方法６００はまた、（数字６０４によって示されるように）入力クロック信号の第１のサイクルの間、第１のチャージ・ポンプを用いて出力電圧を生成することを含み得る。方法６００はさらに、（数字６０６によって示されるように）入力クロック信号の第２のサイクルの間、第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することをも含み得る。方法６００はさらに、（数字６０８によって示されるように）第２のサイクルの間、第２のチャージ・ポンプを用いて出力電圧を生成することを含み得る。それに加えて、方法６００は、（数字６１０によって示されるように）第１のサイクルの間、第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することを含み得る。さらに、方法６００は、（数字６１２によって示されるように）補正されたクロック信号に基づいて、２倍されたクロック信号を生成することを含み得る。
【００４１】
[0049]図７は、ワイヤレス・デバイス７００、それはセルラ電話、端末、情報携帯端末（ＰＤＡ）、ハンドセット、またはその他のあるデバイスであり得る、のブロック図を図示する。ワイヤレス・デバイス７００は、ＣＤＭＡ、ＴＤＭＡ、ＦＤＭＡ、ＧＳＭ（登録商標）、ＯＦＤＭＡ、ＧＰＳ、および／または、当該技術分野で周知のその他のシステムのようなさまざまなワイヤレス通信システムと通信することができ得る。
【００４２】
[0050]受信経路では、アンテナ７１２が、基地局および／または衛星によって送信された信号を受信し、受信した信号を、受信機（ＲＣＶＲ）７１４に提供する。受信機７１４は、受信した信号を処理（例えば、フィルタ、増幅、周波数ダウンコンバート、およびデジタル化）し、更なる処理のために、デジタル・モジュール７２０へサンプルを提供する。送信経路では、デジタル・モジュール７２０が、送信されるべきデータを処理し、送信機（ＴＭＴＲ）７１６へデータ・チップを提供する。送信機７１６は、データ・チップを処理（例えば、アナログ変換、フィルタ、増幅、周波数アップコンバート）し、変調された信号を生成する。これは、アンテナ７１２を介して送信される。
【００４３】
[0051]デジタル・モジュール７２０は、通信および／またはその他の機能をサポートするさまざまな処理ユニットを含んでいる。デジタル・モジュール７２０内では、デジタル信号プロセッサ（ＤＳＰ）コア７３４が、送信経路のための処理（例えば、符号化および変調）、受信経路のための処理（例えば、復調および復号）、および／または、その他のアプリケーションおよび機能のための処理、を実行する。プロセッサ・コア７３６は、ビデオ、オーディオ、グラフィックス、ゲーム等のようなさまざまな機能をサポートする。コントローラ／プロセッサ７３０は、デジタル・モジュール７２０内の処理ユニットの動作を指図する。メモリ７３２は、処理ユニットのためのデータおよびプログラム・コードを格納する。外部インタフェース・ユニット７３８は、デジタル・モジュール７２０に対する外部のその他のユニットとインタフェースする。
【００４４】
[0052]デバイス４００（図４参照）を備え得るクロック生成器７４０は、デジタル・モジュール７２０内の処理ユニットによって使用されるクロック信号を生成する。クロック・ダブラを備え得るクロック生成器７４０は、クロック信号を生成するために、１つまたは複数のＶＣＯおよび／またはＰＬＬを含み得る。クロック生成器７４０は、デジタル・モジュール７２０内の他の処理ユニットにクロック信号を配信する。クロック配信ネットワークは、クロック生成器７４０からその他の処理ユニットへ進むラインによって表される。クロック生成器７４０は、コントローラ／プロセッサ７３０、メモリ７３２、ＤＳＰコア７３４、プロセッサ・コア７３６、インタフェース・ユニット７３８、および／またはその他のユニットにおいて実現され得る。
【００４５】
[0053]本明細書において記載されたクロック生成器は、発振器、ＰＬＬ、クロック配信ネットワーク、またはその他のあるクロック・ソースからのクロック信号のデューティ・サイクルを改善するために使用され得る。クロック生成器は、例えば５０％に近い、良好なデューティ・サイクルを有する出力クロック信号を生成し得る。デューティ・サイクルは、クロック信号の重要な仕様であり、多くの現代の電子デバイスにおいて使用されている、より高いクロック・レートのためにより重要であり得る。クロック生成器は、集積回路の任意の部分において便利に実現され、必要な場合にはどこでもクロック・デューティ・サイクルを補正するために使用され得る。任意の数のクロック生成回路が、所与の集積回路において実現され得る。
【００４６】
[0054]本明細書に記載されたクロック生成器は、集積回路（ＩＣ）、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールド・プログラマブルム・ゲート・アレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロ・コントローラ、マイクロ・プロセッサ、およびその他の電子ユニットにおいて実現され得る。クロック生成器はまた、ＣＭＯＳ、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、ＢＪＴ、ＧａＡｓ等のようなさまざまなＩＣ処理技術を用いて製造され得る。クロック生成器はまた、ディスクリートな構成要素を用いて実現され得る。
【００４７】
[0055]当業者であれば、情報および信号は、さまざまな異なる技術および技法のうちの何れかを用いて表され得ることを理解するであろう。例えば、上記説明を通じて参照され得るデータ、命令群、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光学場または光学粒子、あるいはこれらの任意の組み合わせによって表現され得る。
【００４８】
[0056]当業者であれば、さらに、本明細書で開示された典型的な実施形態に関連して記載されたさまざまな例示的な論理ブロック、モジュール、回路、およびアルゴリズム・ステップが、電子ハードウェア、コンピュータ・ソフトウェア、あるいはこれらの組み合わせとして実現されることを理解するであろう。ハードウェアとソフトウェアとの相互置換性を明確に説明するために、さまざまな例示的な構成要素、ブロック、モジュール、回路、およびステップが、それらの機能の観点から一般的に記載された。これら機能がハードウェアとしてまたはソフトウェアとして実現されるかは、特定の用途およびシステム全体に課せられている設計制約に依存する。当業者であれば、記載された機能を、特定の各用途のために変化する方式で実現し得るが、このような実現は、本発明の典型的な実施形態の範囲からの逸脱をもたらすものとして解釈されるべきではない。
【００４９】
[0057]本明細書において開示された典型的な実施形態に関連して記載された例示的なさまざまな論理ブロック、モジュール、および回路が実現され得るか、または、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）またはその他のプログラマブル論理デバイス、ディスクリート・ゲートまたはトランジスタ・ロジック、ディスクリート・ハードウェア構成要素、または、本明細書に記載された機能を実行するように設計されたこれら任意の組み合わせ、と共に実行され得る。汎用プロセッサは、マイクロ・プロセッサであり得るが、代わりに、従来技術によるプロセッサ、コントローラ、マイクロ・コントローラ、あるいは順序回路であり得る。プロセッサは、例えばＤＳＰとマイクロ・プロセッサとの組み合わせ、複数のマイクロ・プロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロ・プロセッサ、またはその他任意のこのような構成であるコンピューティング・デバイスの組み合わせとして実現され得る。
【００５０】
[0058]１または複数の典型的な実施形態では、記載された機能は、ハードウェア、ソフトウェア、ファームウェア、あるいはそれらの任意の組み合わせによって実現され得る。ソフトウェアで実現される場合、これら機能は、コンピュータ読取可能な媒体上に格納されるか、あるいは、コンピュータ読取可能な媒体上の１つまたは複数の命令群またはコードとして送信され得る。コンピュータ読取可能な媒体は、コンピュータ記憶媒体と通信媒体との両方を含む。これらは、コンピュータ・プログラムのある場所から別の場所への転送を容易にする任意の媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る利用可能な任意の媒体である。例として、限定することなく、このようなコンピュータ読取可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたはその他の光ディスク記憶装置、磁気ディスク記憶装置またはその他の磁気記憶デバイス、あるいは、所望のプログラム・コード手段を命令群またはデータ構造の形式で搬送または格納するために使用され、しかも、コンピュータによってアクセスされ得るその他任意の媒体を備え得る。さらに、いかなる接続も、コンピュータ読取可能な媒体として適切に称される。同軸ケーブル、光ファイバ・ケーブル、対より線、デジタル加入者線（ＤＳＬ）、あるいは、例えば赤外線、無線およびマイクロ波のような無線技術を使用して、ウェブサイト、サーバ、あるいはその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバ・ケーブル、対より線、ＤＳＬ、あるいは、例えば赤外線、無線およびマイクロ波のような無線技術が、媒体の定義に含まれる。本明細書で使用されるｄｉｓｋおよびｄｉｓｃは、コンパクト・ディスク（ｄｉｓｃ）（ＣＤ）、レーザ・ディスク（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピー（登録商標）ディスク（ｄｉｓｋ）、およびＢｌｕ−ｒａｙ（登録商標）ディスク（ｄｉｓｃ）を含む。ここでｄｉｓｋは、通常、データを磁気的に再生する一方、ｄｉｓｃは、レーザを用いてデータを光学的に再生する。上記の組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。
【００５１】
[0059]開示された典型的な実施形態の前述した記載は、当業者が、本発明を製造または使用することを可能にするように提供されている。これら典型的な実施形態に対するさまざまな修正が、当業者に容易に明らかになるであろう。そして、本明細書に記載された一般的な原理は、本発明の精神または範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本発明は、本明細書で示された典型的な実施形態に限定されるものではなく、本明細書で開示された原理および新規な特徴に一致した最も広い範囲に相当することが意図されている。
【図１】
2016533083.tif 000021
【図２Ａ】
2016533083.tif 000022
【図２Ｂ】
2016533083.tif 000023
【図３Ａ】
2016533083.tif 000024
【図３Ｂ】
2016533083.tif 000025
【図４】
2016533083.tif 000026
【図５】
2016533083.tif 000027
【図６】
2016533083.tif 000028
【図７】
2016533083.tif 000029
【手続補正書】
【提出日】平成28年3月29日(2016.3.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デバイスであって、前記デバイスは下記を備える、
入力クロック信号を受け取り、補正されたクロック信号を伝達するように構成されたデューティ・サイクル補正回路であって、
前記入力クロック信号の第１のサイクルの間、出力電圧を伝達し、前記入力クロック信号の第２のサイクルの間、第１の回路の電流ミスマッチを補正する、第１の回路と、
前記第２のサイクルの間、前記出力電圧を伝達し、前記第１のサイクルの間、第２の回路の電流ミスマッチを補正する、第２の回路と、
を含むデューティ・サイクル補正回路と、
前記補正されたクロック信号を受け取り、出力クロックを生成するためのクロック生成器。
【請求項２】
前記第１のサイクルおよび前記第２のサイクルの各々の間、前記出力電圧を受け取るように構成された出力コンデンサをさらに備える、請求項１に記載のデバイス。
【請求項３】
前記出力クロックは、実質的に５０％であるデューティ・サイクルと、前記補正されたクロック信号の周波数に対して増加された周波数とを有する、請求項１に記載のデバイス。
【請求項４】
前記第１の回路は、前記第２のサイクルの間、第１および第２の電流を受け取るように構成されたコンデンサの両端の電圧と、基準電圧とを比較するためのトランジスタの差動ペアを含む、請求項１に記載のデバイス。
【請求項５】
前記コンデンサの両端の前記電圧が前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、請求項４に記載のデバイス。
【請求項６】
前記第２の回路は、前記第１のサイクルの間、第１および第２の電流を受け取るように構成されたコンデンサの両端の電圧と、基準電圧とを比較するためのトランジスタの差動ペアを含む、請求項１に記載のデバイス。
【請求項７】
前記コンデンサの両端の前記電圧が、前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、請求項６に記載のデバイス。
【請求項８】
デバイスであって、前記デバイスは下記を備える、
入力クロック信号のフェーズの間、出力電圧を生成するように構成された第１のチャージ・ポンプと、
前記入力クロック信号のもう１つの、異なるフェーズの間、前記出力電圧を生成するための第２のチャージ・ポンプ、ここで、前記第１および前記第２のチャージ・ポンプの各々は、前記入力クロック信号に基づいて、補正されたクロック信号を生成するように構成される、と、
前記第１および前記第２のチャージ・ポンプの各々に接続され、前記補正されたクロック信号を受け取り、前記補正されたクロック信号の周波数に対して２倍された周波数を有する出力クロック信号を生成するように構成されたクロック生成器。
【請求項９】
前記第１のチャージ・ポンプはさらに、前記入力クロック信号のもう１つの、異なるフェーズの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを検出し補正するように構成された、請求項８に記載のデバイス。
【請求項１０】
前記第２のチャージ・ポンプはさらに、前記入力クロック信号のフェーズの間、前記第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを検出し補正するように構成された、請求項８に記載のデバイス。
【請求項１１】
前記出力クロック信号は、実質的に５０％であるデューティ・サイクルを有する、請求項８に記載のデバイス。
【請求項１２】
前記第１のチャージ・ポンプはさらに、前記入力クロック信号のもう１つの、異なるフェーズの間、前記第１のチャージ・ポンプのアップ電流およびダウン電流を受け取るように構成されたコンデンサを備える、請求項８に記載のデバイス。
【請求項１３】
前記第１のチャージ・ポンプはさらに、前記コンデンサの両端の電圧と基準電圧との差分を測定するように構成されたトランジスタの差動ペアを備える、請求項１２に記載のデバイス。
【請求項１４】
前記コンデンサの両端の前記電圧が、前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、請求項１３に記載のデバイス。
【請求項１５】
前記第２のチャージ・ポンプはさらに、前記入力クロック信号のフェーズの間、前記第２のチャージ・ポンプのアップ電流およびダウン電流を受け取るように構成されたコンデンサを備える、請求項８に記載のデバイス。
【請求項１６】
前記第２のチャージ・ポンプはさらに、前記コンデンサの両端の電圧と基準電圧との差分を測定するように構成されたトランジスタの差動ペアを備える、請求項１５に記載のデバイス。
【請求項１７】
前記コンデンサの両端の前記電圧が、前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、請求項１６に記載のデバイス。
【請求項１８】
方法であって、前記方法は下記を備える、
複数のチャージ・ポンプを用いて、補正されたクロック信号を生成すること、ここで、前記複数のチャージ・ポンプの各々は、入力クロック信号のサイクルの一部の間に、電流ミスマッチを補正するように構成される、と、
前記補正されたクロック信号の周波数よりも大きな周波数を有する出力クロックを生成すること。
【請求項１９】
補正されたクロック信号を生成することは、
前記入力クロック信号の第１のサイクルの間、前記複数のチャージ・ポンプのうちの第１のチャージ・ポンプを用いて出力電圧を生成することと、
前記入力クロック信号の第２のサイクルの間、前記複数のチャージ・ポンプのうちの第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
前記第２のサイクルの間、前記第２のチャージ・ポンプを用いて、前記出力電圧を生成することと、
前記第１のサイクルの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
を備える、請求項１８に記載の方法。
【請求項２０】
前記第１のチャージ・ポンプの前記第１の電流と前記第２の電流との間の前記ミスマッチを検出することと、
前記第２のチャージ・ポンプの前記第１の電流と前記第２の電流との間の前記ミスマッチを検出することと、
をさらに備える、請求項１９に記載の方法。
【請求項２１】
前記第１のチャージ・ポンプおよび前記第２のチャージ・ポンプの何れかにおけるミスマッチを検出することは、基準電圧を、コンデンサの両端に蓄積された電圧と比較することを備える、請求項２０に記載の方法。
【請求項２２】
方法であって、前記方法は下記を備える、
入力クロック信号を受け取り、補正されたクロック信号を生成することと、
前記入力クロック信号の第１のサイクルの間、第１のチャージ・ポンプを用いて出力電圧を生成することと、
前記入力クロック信号の第２のサイクルの間、第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
前記第２のサイクルの間、前記第２のチャージ・ポンプを用いて、前記出力電圧を生成することと、
前記第１のサイクルの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
前記補正されたクロック信号に基づいて、２倍されたクロック信号を生成すること。
【請求項２３】
２倍されたクロック信号を生成することは、実質的に５０％であるデューティ・サイクルと、前記２倍されたクロック信号の周波数よりも小さい周波数とを有する前記補正されたクロック信号に基づいて、実質的に５０％であるデューティ・サイクルを有する前記２倍されたクロック信号を生成することを備える、請求項２２に記載の方法。
【請求項２４】
デバイスであって、前記デバイスは下記を備える、
補正されたクロック信号を生成するための手段、ここで、前記生成するための手段は、入力クロック信号のサイクルの一部の間に、電流ミスマッチを補正するように構成される、と、
前記補正されたクロック信号の周波数よりも大きな周波数を有する出力クロック信号を生成するための手段。
【請求項２５】
デバイスであって、前記デバイスは下記を備える、
入力クロック信号を受け取り、補正されたクロック信号を生成するための手段と、
前記入力クロック信号の第１のサイクルの間、第１のチャージ・ポンプを用いて出力電圧を生成するための手段と、
前記入力クロック信号の第２のサイクルの間、第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正するための手段と、
前記第２のサイクルの間、前記第２のチャージ・ポンプを用いて、前記出力電圧を生成するための手段と、
前記第１のサイクルの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正するための手段と、
前記補正されたクロック信号に基づいて、出力クロック信号を生成するための手段。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
[0059]開示された典型的な実施形態の前述した記載は、当業者が、本発明を製造または使用することを可能にするように提供されている。これら典型的な実施形態に対するさまざまな修正が、当業者に容易に明らかになるであろう。そして、本明細書に記載された一般的な原理は、本発明の精神または範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本発明は、本明細書で示された典型的な実施形態に限定されるものではなく、本明細書で開示された原理および新規な特徴に一致した最も広い範囲に相当することが意図されている。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
デバイスであって、前記デバイスは下記を備える、
入力クロック信号を受け取り、補正されたクロック信号を伝達するように構成されたデューティ・サイクル補正回路であって、
前記入力クロック信号の第１のサイクルの間、出力電圧を伝達し、前記入力クロック信号の第２のサイクルの間、第１の回路の電流ミスマッチを補正する、第１の回路と、
前記第２のサイクルの間、前記出力電圧を伝達し、前記第１のサイクルの間、第２の回路の電流ミスマッチを補正する、第２の回路と、
を含むデューティ・サイクル補正回路と、
前記補正されたクロック信号を受け取り、出力クロックを生成するためのクロック生成器。
［Ｃ２］
前記第１のサイクルおよび前記第２のサイクルの各々の間、前記出力電圧を受け取るように構成された出力コンデンサをさらに備える、Ｃ１に記載のデバイス。
［Ｃ３］
前記出力クロックは、実質的に５０％であるデューティ・サイクルと、前記補正されたクロック信号の周波数に対して増加された周波数とを有する、Ｃ１に記載のデバイス。
［Ｃ４］
前記第１の回路は、前記第２のサイクルの間、第１および第２の電流を受け取るように構成されたコンデンサの両端の電圧と、基準電圧とを比較するためのトランジスタの差動ペアを含む、Ｃ１に記載のデバイス。
［Ｃ５］
前記コンデンサの両端の電圧が前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、Ｃ４に記載のデバイス。
［Ｃ６］
前記第２の回路は、前記第１のサイクルの間、第１および第２の電流を受け取るように構成されたコンデンサの両端の電圧と、基準電圧とを比較するためのトランジスタの差動ペアを含む、Ｃ１に記載のデバイス。
［Ｃ７］
前記コンデンサの両端の電圧が、前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、Ｃ６に記載のデバイス。
［Ｃ８］
デバイスであって、前記デバイスは下記を備える、
入力クロック信号のフェーズの間、出力電圧を生成するように構成された第１のチャージ・ポンプと、
前記入力クロック信号のもう１つの、異なるフェーズの間、前記出力電圧を生成するための第２のチャージ・ポンプ、ここで、前記第１および前記第２のチャージ・ポンプの各々は、前記入力クロック信号に基づいて、補正されたクロック信号を生成するように構成される、と、
前記第１および前記第２のチャージ・ポンプの各々に接続され、前記補正されたクロック信号を受け取り、前記補正されたクロック信号の周波数に対して２倍された周波数を有する出力クロック信号を生成するように構成されたクロック生成器。
［Ｃ９］
前記第１のチャージ・ポンプはさらに、前記入力クロック信号のもう１つの、異なるフェーズの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを検出し補正するように構成された、Ｃ８に記載のデバイス。
［Ｃ１０］
前記第２のチャージ・ポンプはさらに、前記入力クロック信号のフェーズの間、前記第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを検出し補正するように構成された、Ｃ８に記載のデバイス。
［Ｃ１１］
前記出力クロック信号は、実質的に５０％であるデューティ・サイクルを有する、Ｃ８に記載のデバイス。
［Ｃ１２］
前記第１のチャージ・ポンプはさらに、前記入力クロック信号のもう１つの、異なるフェーズの間、前記第１のチャージ・ポンプのアップ電流およびダウン電流を受け取るように構成されたコンデンサを備える、Ｃ８に記載のデバイス。
［Ｃ１３］
前記第１のチャージ・ポンプはさらに、前記コンデンサの両端の電圧と基準電圧との差分を測定するように構成されたトランジスタの差動ペアを備える、Ｃ１２に記載のデバイス。
［Ｃ１４］
前記コンデンサの両端の電圧が、前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、Ｃ１３に記載のデバイス。
［Ｃ１５］
前記第２のチャージ・ポンプはさらに、前記入力クロック信号のフェーズの間、前記第２のチャージ・ポンプのアップ電流およびダウン電流を受け取るように構成されたコンデンサを備える、Ｃ８に記載のデバイス。
［Ｃ１６］
前記第２のチャージ・ポンプはさらに、前記コンデンサの両端の電圧と基準電圧との差分を測定するように構成されたトランジスタの差動ペアを備える、Ｃ１５に記載のデバイス。
［Ｃ１７］
前記コンデンサの両端の電圧が、前記基準電圧と異なる場合に、電流ミスマッチを補正するためのフィードバック・ループをさらに備える、Ｃ１６に記載のデバイス。
［Ｃ１８］
方法であって、前記方法は下記を備える、
複数のチャージ・ポンプを用いて、補正されたクロック信号を生成すること、ここで、前記複数のチャージ・ポンプの各々は、入力クロック信号のサイクルの一部の間に、電流ミスマッチを補正するように構成される、と、
前記補正されたクロック信号の周波数よりも大きな周波数を有する出力クロックを生成すること。
［Ｃ１９］
補正されたクロック信号を生成することは、
前記入力クロック信号の第１のサイクルの間、前記複数のチャージ・ポンプのうちの第１のチャージ・ポンプを用いて出力電圧を生成することと、
前記入力クロック信号の第２のサイクルの間、前記複数のチャージ・ポンプのうちの第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
前記第２のサイクルの間、前記第２のチャージ・ポンプを用いて、前記出力電圧を生成することと、
前記第１のサイクルの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
を備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを検出することと、
前記第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを検出することと、
をさらに備える、Ｃ１９に記載の方法。
［Ｃ２１］
前記第１のチャージ・ポンプおよび前記第２のチャージ・ポンプの何れかにおけるミスマッチを検出することは、基準電圧を、コンデンサの両端に蓄積された電圧と比較することを備える、Ｃ２０に記載の方法。
［Ｃ２２］
方法であって、前記方法は下記を備える、
入力クロック信号を受け取り、補正されたクロック信号を生成することと、
前記入力クロック信号の第１のサイクルの間、第１のチャージ・ポンプを用いて出力電圧を生成することと、
前記入力クロック信号の第２のサイクルの間、第２のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
前記第２のサイクルの間、前記第２のチャージ・ポンプを用いて、前記出力電圧を生成することと、
前記第１のサイクルの間、前記第１のチャージ・ポンプの第１の電流と第２の電流との間のミスマッチを補正することと、
前記補正されたクロック信号に基づいて、２倍されたクロック信号を生成すること。
［Ｃ２３］
２倍されたクロック信号を生成することは、実質的に５０％であるデューティ・サイクルと、前記２倍されたクロック信号の周波数よりも小さい周波数とを有する前記補正されたクロック信号に基づいて、実質的に５０％であるデューティ・サイクルを有する前記２倍されたクロック信号を生成することを備える、Ｃ２２に記載の方法。
［Ｃ２４］
デバイスであって、前記デバイスは下記を備える、
補正されたクロック信号を生成するための手段、ここで、前記生成するための手段は、入力クロック信号のサイクルの一部の間に、電流ミスマッチを補正するように構成される、と、
前記補正されたクロック信号の周波数よりも大きな周波数を有する出力クロック信号を生成するための手段。
［Ｃ２５］
デバイスであって、前記デバイスは下記を備える、
入力クロック信号を受け取り、補正されたクロック信号を生成するための手段と、
前記入力クロック信号の各サイクルの間に、出力電圧を生成するための手段と、
前記入力クロック信号の各サイクルの間に、電流ミスマッチを補正するための手段と、
前記補正されたクロック信号に基づいて、出力クロック信号を生成するための手段。
【国際調査報告】
2016533083.tif 000030
2016533083.tif 000031
2016533083.tif 000032