(57)【要約】  集積回路において利得段を実施する回路が記載される。回路は、第１の複数の金属層（４０２〜４０８）において形成された第１のインダクタ（２０６）と、第２の複数の金属層（４１０〜４１６）において形成された第２のインダクタ（２１２）とを含み、第２のインダクタは第１のインダクタのセンタータップ（２４４）に結合され、第２のインダクタは、第１のインダクタの直径よりも小さい直径を有する。集積回路において利得段を実施する方法も記載される。
2016517628.tif 000002
【特許請求の範囲】
【請求項１】
集積回路において利得段を実施する回路であって、回路は、
第１の複数の金属層における第１のインダクタと、
第２の複数の金属層における第２のインダクタとを備え、前記第２のインダクタは前記第１のインダクタのセンタータップに結合され、
前記第２のインダクタは、前記第１のインダクタの直径よりも小さい直径を有する、回路。
【請求項２】
前記集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み、
前記第１のインダクタは前記下部金属層の上方に位置する、請求項１に記載の回路。
【請求項３】
前記第１のインダクタは、第１のコイルを前記第１のインダクタの底層上に含み、第２のコイル、第３のコイル、および第４のコイルを前記第１のインダクタの最上層上に含み、
前記第３および第４のコイルは、前記第１および第２のコイルのトレースよりも小さい幅のトレースを有する、請求項１または２に記載の回路。
【請求項４】
前記第２のコイルは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する複数のループを有する、請求項３に記載の回路。
【請求項５】
前記第１のコイルは複数の金属層を含む、請求項３に記載の回路。
【請求項６】
前記利得段は、電流モード論理利得段を含み、
前記第１のインダクタおよび前記第２のインダクタは、データの相補対のうちの第１のデータを送信するように結合される、請求項１から５のいずれか１項に記載の回路。 
【請求項７】
前記第１の複数の金属層を含む第３のインダクタと、前記第２の複数の金属層を含み、前記第３のインダクタのセンタータップに結合される第４のインダクタとをさらに備え、
前記第４のインダクタは、前記第３のインダクタの直径よりも小さい直径を有し、 
前記第３のインダクタおよび前記第４のインダクタは、前記データの相補対のうちの第２のデータを送信するように結合される、請求項６に記載の回路。 
【請求項８】
請求項１から７のいずれか１項に記載の回路を備える集積回路。
【請求項９】
請求項８に記載の集積回路を備えるシステム。
【請求項１０】
集積回路において利得段を実施する方法であって、方法は、
第１の複数の金属層において第１のインダクタを実施することと、 
第２の複数の金属層において第２のインダクタを実施することと、
前記第２のインダクタを前記第１のインダクタのセンタータップに結合することとを備え、
前記第２のインダクタは、前記第１のインダクタの直径よりも小さい直径を有する、方法。
【請求項１１】
前記集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み、
第１のインダクタを実施することは、前記下部金属層の上方に前記第１のインダクタを形成することを含む、請求項１０に記載の方法。
【請求項１２】
第１のインダクタを実施することは、第１のコイルを前記第１のインダクタの底層上に形成し、第２のコイル、第３のコイル、および第４のコイルを前記第１のインダクタの最上層上に形成することを含み、
前記第３および第４のコイルは、前記第１および第２のコイルのトレースよりも小さい幅のトレースを有して形成される、請求項１０に記載の方法。 
【請求項１３】
第１のインダクタを実施することは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する複数のループを含む第２のコイルを形成することを含む、請求項１２に記載の方法。
【請求項１４】
第１のインダクタを実施することは、複数の金属層において前記第１のインダクタの前記第１のコイルを形成することを含む、請求項１２に記載の方法。
【請求項１５】
第２の複数の金属層において第２のインダクタを実施することは、前記第１のインダクタの外側で前記第２のインダクタを実施することを含む、請求項１０から１４のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して集積回路に関し、特に集積回路において利得段を実施する回路および方法に関する。
【背景技術】
【０００２】
背景
データの転送は、どの集積回路装置においても重要な局面である。不可逆的なチャネルを通って集積回路装置間でデータが転送され得る一方、集積回路装置の１つの重要な局面は、受け取ったデータを集積回路内で効率的に処理することである。より高い性能要件が集積回路には求められ続けていることから、データを転送する回路および方法を向上させて提供することが重要となる。より特定的には、集積回路のサイズおよび集積回路によって消費される電力の両方を減少させながら集積回路の速度を高めるという圧力が常にある。集積回路間のデータリンクにも同じ圧力が適用される。集積回路における論理素子およびメモリセルの数が増加するにつれ、データリンクの密度およびそれらの電力もまた増加する。
【０００３】
受け取られた直列データストリームは、デジタルドメインに変換されて非直列化される前に、アナログドメインにおける後処理を受ける。この後処理は、不可逆的なチャネルにおいて歪曲および減衰された信号を増幅および均一化する複数のカスケード高速アナログ回路上で、デジタルドメインへのエラーのないサンプリングに必要なレベルとなるように実施される。高速アナログ回路の他の使用法は、受け取られたデータストリームを正確にサンプリングするために必要な正確なクロッキングである。すべての高速アナログ回路には、受動インダクタに基づいたピーキング回路網の使用を非常に好ましいものにする、高帯域幅および低い電力消費が必要となる。しかしながら、高速アナログ回路の帯域幅を高めて電力消費を減少させるための受動インダクタの幅広い使用は、集積回路の「領域財産（real estate）」を消費するだけでなく電力および信号の分配を遮断する大きなインダクタフットプリントによって妨げられる。インダクタの特定的な実施は、たとえば、インダクタの抵抗およびインダクタの磁気結合にも影響を与え得る。このため、回路の多くの目的を達する高速アナログ回路のインダクタを実施することは難しい。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
集積回路において利得段を実施する回路が記載される。回路は、第１の複数の金属層に形成された第１のインダクタと、第２の複数の金属層に形成された第２のインダクタとを備え、第２のインダクタは第１のインダクタのセンタータップに結合され、第２のインダクタは第１のインダクタの直径よりも小さい直径を有する。
【０００５】
このような回路においては、以下のうちの１つ以上が当てはまり得る。集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み得て、第１のインダクタは下部金属層の上方に位置し得る。第１のインダクタは、第１のコイルを第１のインダクタの底層上に含み得て、第２のコイル、第３のコイル、および第４のコイルを第１のインダクタの最上層上に含み得て、第３および第４のコイルは、第１および第２のコイルのトレースよりも小さい幅のトレースを有し得る。第２のコイルは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する複数のループを有し得る。第１のコイルは複数の金属層を含み得る。利得段は、電流モード論理利得段を含み得て、第１のインダクタおよび第２のインダクタは、データの相補対のうちの第１のデータを送信するように結合され得る。回路は、第１の複数の金属層を含む第３のインダクタと、第２の複数の金属層を含み、第３のインダクタのセンタータップに結合される第４のインダクタとをさらに含み得て、第４のインダクタは、第３のインダクタの直径よりも小さい直径を有し、第３のインダクタおよび第４のインダクタは、データの相補対のうちの第２のデータを送信するように結合される。１つ以上のこのような回路を含む集積回路およびシステムも記載される。
【０００６】
代替的な配置によれば、集積回路において利得段を実施する回路は、制御端末において入力信号を受け取るように結合される第１のトランジスタと、第１のトランジスタに結合されるＴコイルインダクタとを備え、Ｔコイルインダクタは、第１のインダクタと、第１のインダクタのセンタータップに結合される第２のインダクタとを含み、第２のインダクタは、第１のインダクタの直径よりも小さい直径を有する。
【０００７】
集積回路において利得段を実施する方法も記載される。方法は、第１の複数の金属層において第１のインダクタを実施することと、第２の複数の金属層において第２のインダクタを実施することと、第２のインダクタを第１のインダクタのセンタータップに結合することとを含み、第２のインダクタは、第１のインダクタの直径よりも小さい直径を有する。
【０００８】
任意で、以下のうちの１つ以上が、記載された方法に適用され得る。集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み得て、第１のインダクタを実施することは、下部金属層の上方に第１のインダクタを形成することを含み得る。第１のインダクタを実施することは、第１のコイルを第１のインダクタの底層上に形成することと、第２のコイル、第３のコイル、および第４のコイルを第１のインダクタの最上層上に形成することとを含み、第３および第４のコイルは、第１および第２のコイルのトレースよりも小さい幅のトレースを有して形成され得る。第１のインダクタを実施することは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する複数のループを含む第２のコイルを形成することを含み得る。第１のインダクタを実施することは、複数の金属層において第１のインダクタの第１のコイルを形成することを含み得る。第２の複数の金属層において第２のインダクタを実施することは、第１のインダクタの外側に第２のインダクタを実施することを含み得る。
【図面の簡単な説明】
【０００９】
【図１】データを送信するシステムを示すブロック図である。
【図２】図１のシステムにおいて実施され得る利得段回路を示すブロック図である。
【図３】複数の金属層を有する集積回路を示す断面図である。
【図４】図２の利得段回路のインダクタを示す拡大図である。
【図５】集積回路において実施される図４のインダクタの第１の金属層を示す平面図である。
【図６】集積回路において実施される図４のインダクタの第２の金属層を示す平面図である。
【図７】集積回路において実施される図４のインダクタの第３の金属層を示す平面図である。
【図８】集積回路において実施される図４のインダクタの第４の金属層を示す平面図である。
【図９】集積回路において実施される図４のインダクタの第５の金属層を示す平面図である。
【図１０】集積回路において実施される図４のインダクタの第６の金属層を示す平面図である。
【図１１】集積回路を製造するためのシステムを示す図である。
【図１２】集積回路においてインダクタを実施する方法を示すフロー図である。
【発明を実施するための形態】
【００１０】
詳細な説明
まず図１を見ると、第１の送受信器と第２の送受信器とを含む、データを送信するシステム１００のブロック図が示される。第１の送受信器１０２は、一対の伝送線１１０および１１２によって受信器回路１０８に結合された送信器回路１０６を含む。送信器１０６の出力は、プルアップ抵抗１１４および１１６によってＶＣＣなどの第１の基準電圧に結合される差動出力を含む。差動出力は、たとえば、一対の相補的なデータであり得る。受信器回路１０８は、プルダウン抵抗１１８および１２０によってアースなどの第２の基準電圧に結合される２つの入力において差動信号を受け取るように結合される。図１の送信器回路および受信器回路の出力がそれぞれプルアップ抵抗およびプルダウン抵抗に結合される一方、送信器回路の出力が代わりにプルダウン抵抗に結合され得ること、および受信器回路の入力が代わりにプルアップ抵抗に結合され得ることを理解すべきである。
【００１１】
データの双方向の転送を提供するために、送信器回路１２２は、一対の伝送線１２６および１２８によって受信器回路１２４に結合される。また、送信器１２２の出力は、プルアップ抵抗１３０および１３２によって基準電圧ＶＣＣに結合される差動出力を含む。受信器回路１２４は、プルダウン抵抗１３４および１３６によってアースに結合される２つの入力において差動信号を受け取るように結合される。図１のシステム１００は、送受信器を有するシステムの一部の例である一方、以下により詳細に記載される受信器回路は、データを送信および受信する送受信器を有する任意のタイプのシステムにおいて実施され得ることを理解すべきである。
【００１２】
ここで図２を見ると、たとえば図１の利得段１０８または１２４として実施され得る利得段回路２００のブロック図が示される。特に、利得段回路２００は、第１の出力（ＯＵＴｐ）を生成する直列に結合された複数の要素を含む。直列に結合された要素は、示されるように、第１の抵抗器２０２と、第２の抵抗器２０４と、インダクタ２０６と、抵抗器２０８と、トランジスタ２１０とを含む。トランジスタ２１０は、そのゲートにおいてデータの相補対の第１の入力データ信号（ＩＮｐ）を受け取るように結合され、そのドレインにおいて第１の出力データ信号ＯＵＴｐを生成する。
【００１３】
第２の直列の要素は、データ信号の相補対の第２の差動入力データ信号を受け取り、第２の差動出力データ信号を生成するように結合される。特に、直列に結合された要素の第２のグループの要素は、第１の抵抗器２１６と、第２の抵抗器２１８と、インダクタ２２０と、抵抗器２２２と、トランジスタ２２４とを含む。トランジスタ２２４は、そのゲートにおいてデータ信号の相補対の第２の入力データ信号（ＩＮｎ）を受け取り、そのドレインにおいて第２の出力データ信号ＯＵＴｎを生成するように結合される。制御トランジスタ２３０は、そのゲートにおいてイネーブル信号を受け取って利得段を有効にするように結合され得る。
【００１４】
図２の拡大図に示されるように、インダクタ２０６はＴコイルを含み、第１のインダクタ２３２および第２のインダクタ２３４はセンタータップ２４４において直列に結合され、第３のインダクタ２３６はセンタータップ２４４に結合される。第２のコイル２１２は、第１の端子２４６と第２の端子２４８との間に延在し、第１の端子２４６はセンタータップ２３８に結合される。なお、インダクタ２３６は、回路内における物理要素ではないが、回路内の負のインダクタンスを模し、インダクタ２１２を介して正のインダクタンスを提供することによって負のインダクタンスを補償する（第１のインダクタ２３２と第２のインダクタ２３４との相互結合の結果として）ために含まれる。また、利得段回路２００において実施される要素である抵抗器２０２とは異なり、抵抗器２０４および２０８は、インダクタの寄生性インピーダンスを表わす。インダクタ２１２は、インダクタ２０６のインダクタンスよりも小さいインダクタンスを有し得る。図４から図１０により詳細に記載されるように、インダクタ２１２の小さいインダクタンスは、インダクタ２０６のコイルと比してインダクタ２１２のコイルの直径を小さくすることによって実現され得る。インダクタ２０６および２１２の実施は、図４から図１０を参照してより詳細に記載される。さらに、インダクタ２２０は、上記のようにインダクタ２０６と同じ方法で実施される。
【００１５】
ここで図３を見ると、断面図は、複数の金属層を有する集積回路を示す。図３に示されるように、異なる信号タイプのための導電性トレースを有する金属層が設けられる。例として、接地トレースは黒無地で示され、信号トレースはクロスハッチング線によって示され、電力電圧トレースは垂直線によって示される。集積回路は回路素子３０４を有する基板３０２を含み、回路素子３０４は、基板３０２上の第１の金属層Ｍ１に形成された様々な相互接続要素に結合される。たとえば３０６によって示されるビアは、様々なトレースを他の層のトレースに接続することを可能にする。金属層は誘電体層によって分離され、ここでは誘電体層の誘電材料に形成された金属トレースもしくはビアによって占められていない白色の材料として示される。外部接触部３０８は、示されるように集積回路の上部表面３１０上の入出力（Ｉ／Ｏ）接触部として実施され得て、回路素子３０４に関連付けられたデータの入出力を可能とし、回路素子に対して電力および接地などの基準電力を提供する。
【００１６】
示される図３の集積回路は、１２個の金属層Ｍ１〜Ｍ１２と、１２個の対応するビア層Ｖ１〜Ｖ１２とを含む。以下により詳細に記載されるように、金属層は、異なる厚さを有し、異なるタイプの信号、もしくは図４から図１０を参照して以下により詳細に示されて記載される図２のインダクタを含む回路素子のために使用され得る。１２個の金属層および対応するビア層が示される一方、より多数もしくは少数の層が実施され得ることを理解すべきである。
【００１７】
ここで図４を見ると、拡大図は、図２の利得段回路のインダクタを示す。図４に示されるように、インダクタ２０６は、少なくとも４つの金属層において実施される４つのコイル４０２〜４０８を有し、ここで各コイルは複数のループを有する。同様に、インダクタ２１２は４つのコイル４１０〜４１６を含み、ここでコイルの各々は複数のループを有する。コイル４０２は、示されるように、第１の端子２４０から第２の端子４２０へ延在し、４つのループを有する。コイル４０４は、第１の端子４２２から第２の端子４２４へ延在し、４つのループを有する。コイル４０６は、第１の端子４２６から第２の端子４２８へ延在し、３つのループを有する。最後に、コイル４０８は、第１の端子４３０から第２の端子２４２へ延在し、４つのループを有する。
【００１８】
４つのコイルのループは、異なる金属層において形成され、コイルは金属層間のビアによって結合される。より特定的には、コイル４０２の第２の端子４２０は、ビア４３４によってコイル４０４の第１の端子４２２に結合される。コイル４０４の第２の端子４２４は、ビア４３６によってコイル４０６の第１の端子４２６に結合され、コイル４０６の第２の端子４２８は、ビア４３８によってコイル４０８の第１の端子４３０に結合される。
【００１９】
インダクタ２１２は、端子２４６においてビア４４２によってインダクタ２０６のセンタータップ２４４に結合される。コイル４０２の第２の端子４４６は、ビア４６０によってコイル４１２の第１の端子４４８に結合される。コイル４１２の第２の端子４５０は、ビア４６２によってコイル４１４の第１の端子４５２に結合され、コイル４１４の第２の端子４５４は、ビア４６４によってコイル４１６の第１の端子４５６に結合される。
【００２０】
インダクタ２０６および２１２の各々を形成するために使用される金属層は、連続した金属層であり得るとともに、単一の層を介してビアによって結合された端子であり得る。以下により詳細に記載されるように、複数の金属層を使用して所与のコイルが形成され得る。インダクタ２１２を形成するために使用される複数の金属層は、インダクタ２０６を形成するために使用される複数の金属層と同じであり得る、またはそのサブセットであり得る。
【００２１】
様々な金属層の平面図が図５から図１０に示される。金属層の１つの配置によれば、底部コイル４０８は、金属層間のビアによって接続される異なる層における一連のコイルから形成され得る。図５に示されるように、コイル５０２は、端子５０４から端子５０６へ延在する４つのループを含む。各ループの各側部に示される、複数のビア５１０を含む導電性素子５０８により、コイル５０２をコイル６０２に接続することが可能となる。ビア５１２はビア４３８に対応し、コイル４０８の端子４３０をコイル４０６の端子４２８に結合する。示されるコイル４０８は、直径ｄ１を有する正方形構造を有する。しかしながら、矩形もしくは円形ループなどの他の形状が実施され得ることを理解すべきである。
【００２２】
第１の端子６０４から第２の端子６０６へ延在するコイル６０２は、コイル５０２と実質的に同じサイズおよび形状を有する。同様に、各ループの各側部に示される、複数のビア６１０を含む導電性素子６０８により、コイル６０２をコイル７０２に接続することが可能となる。第１の端子７０４から第２の端子７０６へ延在するコイル７０２は、コイル５０２および６０２と実質的に同じサイズおよび形状を有する。コイル５０２、６０２、および７０７は、合わせて底部コイル４０８を形成し、ここで端子５０４、６０４、および７０４は、端子４０３の一部であり、端子５０６、６０６、および７０６は、端子２４２の一部である。すなわち、図５、図６、および図７の金属層における各ループのループの各側部上の複数のビア５０８、６０８、および７０８の各々は、金属層間の３つの金属ループおよびビアの厚さを有する４つのループを伴う単一のコイルを形成する。また、図７にはコイル４１６が示され、これは単一の金属層のみからなる。すなわち、ビアによって合わせて結合される３つの金属層におけるトレースからなるコイル４０８とは異なり、コイル４１６は、コイル７０２を有する金属層のみに金属トレースを含む。コイル４１６は、直径ｄ１よりも小さい直径ｄ２を有する正方形コイルであり、ここでｄ１は約１３マイクロメートルであり得て、ｄ２は約５マイクロメートルであり得る。
【００２３】
インダクタ２０６の残りのコイル４０６、４０４、および４０２は、インダクタ２１２の対応するコイル４１４、４１２、および４１０とともに単一の金属層において形成される。より特定的には、コイル４０６は３つのループを含み、ここでトレースの幅は概して外側ループから内側ループへと減少する。すなわち、ｗ３はｗ４よりも概して広く、ｗ５よりも概して広い。ループの抵抗は、縁部から中心へ徐々に減少する幅広いルーティングを有することによって最小化される。図９に示されるように、コイル４０４のループ（４つのループを有する）の側部の各々は、ほぼ同じ幅を有し、これは概してコイル４０６の様々なトレースの幅よりも小さい。最後に、コイル４０２のループ（５つのループを有する）の側部の各々は、ほぼ同じ幅ｗ１を有し、これは概してコイル４０４の様々なトレースの幅よりも小さい。ループを４つのみを有するコイル４０４の幅ｗ２は、５つのループを有するコイル４０２のｗ１よりも概して大きい。金属層の厚さは変化し得て、Ｍ１から始まる下部金属層の厚さは、上部金属層Ｍ１２の厚さよりも小さい。図４のインダクタのコイルが任意の金属層において実施され得る一方、インダクタは上部金属層において実施されるのが好ましい。
【００２４】
インダクタ４０２および４１０は、金属層Ｍ１２において形成され、圧さｔ１を有し得て、インダクタ４０４および４１２は、金属層Ｍ１１において形成され、圧さｔ２を有し得て、インダクタ４０６および４１４は、金属層Ｍ１０において形成され、圧さｔ３を有し得て、インダクタ４０８および４１６は、金属層Ｍ９において形成され得る。上述のように、インダクタ４０８は、複数の金属層において形成され得て、金属層Ｍ９単独の厚さと比較して増大した厚さＵをもたらす。しかしながら、インダクタ２１２の下部コイル４１６は、単独の金属層Ｍ９において形成され得て、厚さｔ５を有する。コイル４１０〜４１６のトレースの幅は、ほぼ等しい値ｗ７を有する。
【００２５】
小さいコイル２１２を用いてＴコイルを実施することにより、１５マイクロメートルを下回る直径を有する多層インダクタ２０６および５マイクロメートルの直径を有する多層インダクタ２１２に基づき、内部回路の帯域幅（ＢＷ）が（従来のＴコイルと比較して）３．５倍にまで拡張される。小さいＴコイル２０６は、高い自己共振周波数を有し得るが、単独で実施された場合にコイル間の高い磁気結合による影響を受ける。これらの欠点を克服するために、インダクタ２０６のセンタータップに結合された追加の直列インダクタ２１２が過剰な磁気結合を補償する。追加のインダクタ２１２は、動作点におけるＴコイル抵抗およびステージのＤＣゲインの影響を減少させるよう補助する。加えて、上記の配置により、異なる負荷を同じ付勢方法で加えることによって、複数の直列ステージのバイアス回路の設計が単純化され得る。すなわち、コイル２１２の寸法を変えるだけで利得段の微調整を行なうことができ、すべてのＣＭＬステージにおいて直流バイアスを同じに維持することができる。
【００２６】
上記の回路は、たとえば、電流モード論理（ＣＭＬ）ステージにおいて実施され得る。内部ＣＭＬステージは、従来の受信器の入力と比較して小さい電力消費を有する。ドライバにおける電流は、従来の受信器の１０ｍＡと比較して２〜５ｍＡの範囲内にある。これにより、同じ多層構造で入力Ｔコイルよりもフットプリントを２倍から３倍小さくすることができ、より小さな規制容量またはより大きな自己共振周波数を有することができる。しかしながら、この性能向上のためのコストは、細い金属線からの付加的な直列抵抗、およびＰＶＴにわたって約１００％に達し得るＫあたりの約０．３％から０．４％の温度の変化である。
【００２７】
ｔコイル２０６の小さなフットプリントに関連する他の問題は、小さいサイズに関連するＴコイル分岐間の磁気結合の増加である。構成により、約０．６から０．８の磁気結合ｋとなり、他方で必要な磁気結合は、約０．２から０．６の磁気結合を有する大きなフットプリントを用いて容易に実現可能である。相互インダクタンスが大きい場合、センタータップにインダクタンスを加えることにより、コイル間の効果的な結合を制御することができる。このため、コイル間の大きな相互結合は、分岐のインダクタンスを大きくすることによって有益となるが、小さな相互巻線によって寄生抵抗および面積が小さくなる。
【００２８】
ここで図１１を見ると、集積回路を製造するシステムが示される。システム１１００は、計算機援用設計（ＣＡＤ）機器１１０２を含み、これはＣＡＤソフトウェアを実行するように適合された任意のコンピュータであり得る。ＣＡＤ機器１１０２は、マスタピンリスト１１０４などのデータを受信し、通信リンク１１０６によって半導体製造機器１１１０に結合される。半導体製造機器１１１０は、従来技術から知られるように、複数のダイを有するウエハ１１１２を作る。
【００２９】
マスタピンリスト１１０４を受けるように結合されるＣＡＤ機器１１２０は、接着ダイヤグラム１１２２および基板アートワーク１１２４を受け取る。ＣＡＤ機器１１２０は、通信リンク１１２６によって接着機器１１３０に結合される。通信リンク１１０６および１１２６は、任意の有線もしくは無線通信リンクであり得る。他の図面を参照してより詳細に記載されるように、接着機器は、ダイからのワイヤボンドをウエハ１１１２からダイを受け取る基板へ概して提供する。ダイ／基板１１３２は、集積回路パッケージなどの仕上られた構成部品１１３６を作るパッケージング機器１１３４に結合される。図１１のシステムは、集積回路パッケージを製造するために必要な様々な要素を提供するが、図１１に示される要素は組み合わされ得ること、または追加の要素が提供され得ることを理解すべきである。任意の構成において、図１１のシステムにより、図１の回路を実施するための金属層内の必要なトレース、特に図４から図１０に示されるインダクタのループを作ることが可能となる。
【００３０】
ここで図１２を見ると、フロー図は、集積回路においてインダクタを実施する方法が示される。ステップ１２０２において、第１の複数の金属層において第１のインダクタが実施される。ステップ１２０４において、第２の複数の金属層において第２のインダクタが実施される。ステップ１２０６において、第２のインダクタは、第１のインダクタのセンタータップに結合され、ここで第２のインダクタは、第１のインダクタよりも小さい直径を有する。図１２の方法は、上記のような図１から図１０の回路、または他の好適な回路を使用して実施され得る。特定の要素が図１２に示されるが、図１２の要素または付加的な要素に関連する追加の詳細は、図１から図１０の記載に見出すことができることを理解すべきである。
【００３１】
このため、新しく新規の利得段回路およびデータを転送する方法が記載されたことが分かる。開示された発明を組み込んだ多くの代替物および均等物の存在をがみられることを当業者は理解するであろう。結果として、本発明は、上述の例示的な実施形態によって限定されるものではなく、以下の請求項のみによって限定される。
【図１】
2016517628.tif 000003
【図２】
2016517628.tif 000004
【図３】
2016517628.tif 000005
【図４】
2016517628.tif 000006
【図５】
2016517628.tif 000007
【図６】
2016517628.tif 000008
【図７】
2016517628.tif 000009
【図８】
2016517628.tif 000010
【図９】
2016517628.tif 000011
【図１０】
2016517628.tif 000012
【図１１】
2016517628.tif 000013
【図１２】
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【手続補正書】
【提出日】平成26年7月3日(2014.7.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
詳細な説明
まず図１を見ると、第１の送受信器１０２と第２の送受信器１０４とを含む、データを送信するシステム１００のブロック図が示される。第１の送受信器１０２は、一対の伝送線１１０および１１２によって第２の送受信器において受信器回路１０８に結合された送信器回路１０６を含む。送信器１０６の出力は、プルアップ抵抗１１４および１１６によってＶＣＣなどの第１の基準電圧に結合される差動出力を含む。差動出力は、たとえば、一対の相補的なデータであり得る。受信器回路１０８は、プルダウン抵抗１１８および１２０によってアースなどの第２の基準電圧に結合される２つの入力において差動信号を受け取るように結合される。図１の送信器回路および受信器回路の出力がそれぞれプルアップ抵抗およびプルダウン抵抗に結合される一方、送信器回路の出力が代わりにプルダウン抵抗に結合され得ること、および受信器回路の入力が代わりにプルアップ抵抗に結合され得ることを理解すべきである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
データの双方向の転送を提供するために、第２の送受信器における送信器回路１２２は、一対の伝送線１２６および１２８によって第１の送受信器における受信器回路１２４に結合される。また、送信器１２２の出力は、プルアップ抵抗１３０および１３２によって基準電圧ＶＣＣに結合される差動出力を含む。受信器回路１２４は、プルダウン抵抗１３４および１３６によってアースに結合される２つの入力において差動信号を受け取るように結合される。図１のシステム１００は、送受信器を有するシステムの一部の例である一方、以下により詳細に記載される受信器回路は、データを送信および受信する送受信器を有する任意のタイプのシステムにおいて実施され得ることを理解すべきである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
図２の拡大図に示されるように、インダクタ２０６はＴコイルを含み、第１のインダクタ２３２および第２のインダクタ２３４はセンタータップ２４４において直列に結合され、第３のインダクタ２３６はセンタータップ２４４に結合される。第２のコイル２１２は、第１の端子２４６と第２の端子２４８との間に延在し、第１の端子２４６はセンタータップ２３８に結合される。キャパシタ２１４は、第２の端子２４８とアース（ＧＮＤ）との間に結合される。なお、インダクタ２３６は、回路内における物理要素ではないが、回路内の負のインダクタンスを模し、インダクタ２１２を介して正のインダクタンスを提供することによって負のインダクタンスを補償する（第１のインダクタ２３２と第２のインダクタ２３４との相互結合の結果として）ために含まれる。また、利得段回路２００において実施される要素である抵抗器２０２とは異なり、抵抗器２０４および２０８は、インダクタの寄生性インピーダンスを表わす。インダクタ２１２は、インダクタ２０６のインダクタンスよりも小さいインダクタンスを有し得る。図４から図１０により詳細に記載されるように、インダクタ２１２の小さいインダクタンスは、インダクタ２０６のコイルと比してインダクタ２１２のコイルの直径を小さくすることによって実現され得る。インダクタ２０６および２１２の実施は、図４から図１０を参照してより詳細に記載される。さらに、インダクタ２２０は、上記のようにインダクタ２０６と同じ方法で実施される。インダクタ２２６はセンタータップ２２０に結合され、キャパシタ２２８はインダクタ２２６とアース（ＧＮＤ）との間に結合される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
マスタピンリスト１１０４を受けるように結合されるＣＡＤ機器１１２０は、接着ダイヤグラム１１２２および基板アートワーク１１２４を受け取る。ＣＡＤ機器１１２０は、通信リンク１１２６によって接着機器１１３０に結合される。通信リンク１１０６および１１２６は、任意の有線もしくは無線通信リンクであり得る。他の図面を参照してより詳細に記載されるように、接着機器は、ダイからのワイヤボンドをウエハ１１１２からダイを受け取る基板１１３１へ概して提供する。ダイ／基板１１３２は、集積回路パッケージなどの仕上られた構成部品１１３６を作るパッケージング機器１１３４に結合される。図１１のシステムは、集積回路パッケージを製造するために必要な様々な要素を提供するが、図１１に示される要素は組み合わされ得ること、または追加の要素が提供され得ることを理解すべきである。任意の構成において、図１１のシステムにより、図１の回路を実施するための金属層内の必要なトレース、特に図４から図１０に示されるインダクタのループを作ることが可能となる。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2016517628.tif 000015
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2016517628.tif 000016
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2016517628.tif 000017
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2016517628.tif 000018
【手続補正書】
【提出日】平成27年4月22日(2015.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路において利得段を実施する回路であって、回路は、
第１の複数の金属層における第１のインダクタを備え、前記第１のインダクタは、第１の金属層における第１の複数のループを有する第１のコイルを含む複数のコイルと、センタータップとを有し、前記第１のコイルは、前記第１の金属層の上方の第２の金属層における第２の複数のループを有する第２のコイルに第１のビアによって結合され、前記第１の金属層の下方の第３の金属層における第３の複数のループを有する第３のコイルに第２のビアによって結合され、回路はさらに、
第２の複数の金属層における第２のインダクタを備え、前記第２のインダクタは前記第１のインダクタの前記センタータップに結合され、
前記第２のインダクタは、前記第１のインダクタの直径よりも小さい直径を有する、回路。 
【請求項２】
前記集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み、
前記第１のインダクタは前記下部金属層の上方に位置する、請求項１に記載の回路。
【請求項３】
前記第１のインダクタは、第４のコイルを前記第１のインダクタの底層上にさらに含み、
前記第１および第２のコイルは、前記第３および第４のコイルのトレースよりも小さい幅のトレースを有する、請求項１または２に記載の回路。
【請求項４】
前記第３の複数のループは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する、請求項３に記載の回路。
【請求項５】
前記第４のコイルは複数の金属層を含む、請求項３に記載の回路。
【請求項６】
前記利得段は、電流モード論理利得段を含み、
前記第１のインダクタおよび前記第２のインダクタは、データの相補対のうちの第１のデータを送信するように結合される、請求項１から５のいずれか１項に記載の回路。 
【請求項７】
前記第１の複数の金属層を含む第３のインダクタと、前記第２の複数の金属層を含み、前記第３のインダクタのセンタータップに結合される第４のインダクタとをさらに備え、
前記第４のインダクタは、前記第３のインダクタの直径よりも小さい直径を有し、 
前記第３のインダクタおよび前記第４のインダクタは、前記データの相補対のうちの第２のデータを送信するように結合される、請求項６に記載の回路。 
【請求項８】
請求項１から７のいずれか１項に記載の回路を備える集積回路。
【請求項９】
請求項８に記載の集積回路を備えるシステム。
【請求項１０】
集積回路において利得段を実施する方法であって、方法は、
第１の複数の金属層において第１のインダクタを実施することを備え、前記第１のインダクタは、第１の金属層における第１の複数のループを有する第１のコイルを含む複数のコイルと、センタータップとを有し、前記第１のコイルは、前記第１の金属層の上方の第２の金属層における第２の複数のループを有する第２のコイルに第１のビアによって結合され、前記第１の金属層の下方の第３の金属層における第３の複数のループを有する第３のコイルに第２のビアによって結合され、方法はさらに、
第２の複数の金属層において第２のインダクタを実施することと、
前記第２のインダクタを前記第１のインダクタの前記センタータップに結合することとを備え、
前記第２のインダクタは、前記第１のインダクタの直径よりも小さい直径を有する、方法。
【請求項１１】
前記集積回路は、下部金属層から上部金属層へ延在する複数の金属層を含み、
第１のインダクタを実施することは、前記下部金属層の上方に前記第１のインダクタを形成することを含む、請求項１０に記載の方法。
【請求項１２】
第１のインダクタを実施することは、第４のコイルを前記第１のインダクタの底層上に形成し、前記第２のコイルを前記第１のインダクタの最上層上に形成することを含み、
前記第１および第２のコイルは、前記第３および第４のコイルのトレースよりも小さい幅のトレースを有して形成される、請求項１０に記載の方法。 
【請求項１３】
第１のインダクタを実施することは、内側ループのトレースの幅よりも大きい幅を有する外側ループのトレースを有する前記第３の複数のループを形成することを含む、請求項１２に記載の方法。
【請求項１４】
第１のインダクタを実施することは、複数の金属層において前記第１のインダクタの前記第４のコイルを形成することを含む、請求項１２に記載の方法。
【請求項１５】
第２の複数の金属層において第２のインダクタを実施することは、前記第１のインダクタの外側で前記第２のインダクタを実施することを含む、請求項１０から１４のいずれか１項に記載の方法。
【国際調査報告】
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