(57)【要約】  本開示の複数の実施形態は、複数のデュアル表面処理のパッケージ基板アセンブリのための技術および構成を対象とする。一実施形態において、方法は、パッケージ基板の第１の表面上に第１のラミネーション層を、パッケージ基板の第２の表面上に配置された１または複数の電気的接点上に第１の表面処理部を堆積させる段階と、第１のラミネーション層をパッケージ基板の第１の表面から除去する段階と、パッケージ基板の第２の表面上に第２のラミネーション層を、パッケージ基板の第１の表面上に配置された１または複数の電気的接点上に第２の表面処理部を堆積させる段階と、第２のラミネーション層をパッケージ基板の第２の表面から除去する段階とを備える。他の複数の実施形態が説明され、および／または特許請求され得る。
2016533646.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）パッケージ基板を形成する方法であって、
前記パッケージ基板の第１の表面上に第１のラミネーション層を、前記パッケージ基板の第２の表面上に配置された１または複数の電気的接点上に第１の表面処理部を堆積させる段階と、
前記第１のラミネーション層を前記パッケージ基板の前記第１の表面から除去して、前記第１の表面上に配置された前記１または複数の電気的接点を露出させる段階と、
前記パッケージ基板の前記第２の表面上に第２のラミネーション層を、前記パッケージ基板の前記第１の表面上に配置された前記１または複数の電気的接点上に第２の表面処理部を堆積させる段階と、
前記第２のラミネーション層を前記パッケージ基板の前記第２の表面から除去する段階とを備え、
前記第１の表面は、前記第２の表面の反対側に配置され、前記第１のラミネーション層は、前記第１の表面上に配置された前記１または複数の電気的接点上に前記第１の表面処理部が堆積するのを防止し、
前記第２のラミネーション層は、前記第２の表面上に配置された前記１または複数の電気的接点上に前記第２の表面処理部が堆積するのを防止する、方法。
【請求項２】
前記第１の表面処理部の前記堆積は、直接置換金（ＤＩＧ）処理により達成され、
前記第２の表面上に配置された前記１または複数の電気的接点は、複数のダイボンドパッドを含む、請求項１に記載の方法。
【請求項３】
前記第１の表面処理部の前記堆積は、無電解パラジウム置換金（ＥＰＩＧ）処理により達成され、
前記第２の表面上に配置された前記１または複数の電気的接点は、複数のダイボンドパッドを含む、請求項１に記載の方法。
【請求項４】
前記第１の表面処理部の前記堆積は、有機系はんだ付け保護（ＯＳＰ）処理により達成され、
前記第２の表面上に配置された前記１または複数の電気的接点は、複数のダイボンドパッドを含む、請求項１に記載の方法。
【請求項５】
前記第２の表面処理部を堆積させる段階は、無電解めっき処理を用いて達成され、
前記第２の表面上に配置された前記１または複数の電気的接点は、１または複数のランドを含む、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記第２の表面処理部を堆積させる段階は、ニッケル（Ｎｉ）を堆積させる段階を有し、
前記第２の表面上に配置された前記１または複数の電気的接点は、１または複数のランドを含む、請求項１〜４のいずれか１項に記載の方法。
【請求項７】
前記第２の表面処理部を堆積させる段階は、パラジウムおよび金のうち１つまたは双方を堆積させる段階を更に有する、請求項６に記載の方法。
【請求項８】
前記第２の表面処理部を堆積させる段階は、無電解ニッケル置換金（ＥＮＩＧ＋ＥＧ）処理を用いて金を堆積させる段階を有する、請求項７に記載の方法。
【請求項９】
１または複数のランドを有する第１の表面と、
前記第１の表面の反対側に配置された第２の表面とを備え、
前記１または複数のランドは、前記１または複数のランド上に配置された第１の表面処理部を含み、
前記第２の表面は、ダイ相互接続領域を有し、
前記ダイ相互接続領域は、内部に埋め込まれた１または複数の電気ルーティング機能部を有し、
前記１または複数の電気ルーティング機能部は、前記１または複数の電気ルーティング機能部上に配置され、前記１または複数の電気ルーティング機能部に直接接触する第２の表面処理部を有し、
前記１または複数の電気ルーティング機能部は、１または複数のダイの複数のダイ相互接続構造体とボンディングし、
前記第２の表面処理部は、前記第１の表面処理部とは異なる化学組成を有する、パッケージ基板。
【請求項１０】
前記第１の表面処理部は、前記１または複数のランド上の最も外側の表面処理部であり、
前記第２の表面処理部は、前記１または複数の電気ルーティング機能部上の最も外側の表面処理部である、請求項９に記載のパッケージ基板。
【請求項１１】
前記第２の表面処理部は、イミダゾールまたはイミダゾール誘導体である、請求項９に記載のパッケージ基板。
【請求項１２】
前記第２の表面処理部は、金である、請求項９に記載のパッケージ基板。
【請求項１３】
前記第２の表面処理部は、パラジウムおよび金の組み合わせである、請求項９に記載のパッケージ基板。
【請求項１４】
前記第２の表面処理部は、５００ナノメートルよりも小さいか、またはこれに等しい厚さを有する、請求項９に記載のパッケージ基板。
【請求項１５】
前記第１の表面処理部は、ニッケル（Ｎｉ）を含む、請求項９に記載のパッケージ基板。
【請求項１６】
前記第１の表面処理部は、パラジウム（Ｐｄ）および金（Ａｕ）のうち１つまたは双方を更に含む、請求項１５に記載のパッケージ基板。
【請求項１７】
前記ダイ相互接続領域は、誘電体層内に配置される、請求項９に記載のパッケージ基板。
【請求項１８】
前記ダイ相互接続領域は、シリコンブリッジを含む、請求項９に記載のパッケージ基板。
【請求項１９】
前記ダイ相互接続領域の前記１または複数の電気ルーティング機能部は、前記パッケージ基板に接続された第１のダイと前記パッケージ基板に接続された第２のダイとの間で複数の電気信号をルーティングする、請求項９に記載のパッケージ基板。
【請求項２０】
１または複数の入力／出力（Ｉ／Ｏ）接続点および１または複数の電力接続点を有する集積回路（ＩＣ）チップと、
パッケージ基板とを備え、
前記パッケージ基板は、
１または複数のランドを含む第１の表面と、
前記第１の表面の反対側に配置された第２の表面とを有し、
前記１または複数のランドは、前記１または複数のランド上に配置された第１の表面処理部を含み、
前記第２の表面は、中に埋め込まれたシリコン接続領域を含み、
前記シリコン接続領域は、内部に埋め込まれた１または複数の電気ルーティング機能部を有し、
前記１または複数の電気ルーティング機能部は、前記１または複数の電気ルーティング機能部上に配置され、前記１または複数の電気ルーティング機能部と直接接触する第２の表面処理部を有し、
前記第２の表面処理部は、前記第１の表面処理部とは異なる化学組成を有し、
前記第２の表面処理部は、前記１または複数のＩ／Ｏ接続点、あるいは前記１または複数の電力接続点に電気的に接続される、パッケージアセンブリ。
【請求項２１】
前記ＩＣチップは、プロセッサである、請求項２０に記載のパッケージアセンブリ。
【請求項２２】
アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、もしくは回路基板に結合されたカメラのうち１または複数を更に備え、
前記パッケージアセンブリは、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤーまたはデジタルビデオレコーダの一部である、請求項２０に記載のパッケージアセンブリ。
【請求項２３】
集積回路（ＩＣ）パッケージ基板を形成するための装置であって、
前記パッケージ基板の第１の表面上に第１のラミネーション層を、前記パッケージ基板の第２の表面上に配置された１または複数の電気的接点上に第１の表面処理部を堆積させる手段と、
前記第１のラミネーション層を前記パッケージ基板の前記第１の表面から除去して、前記第１の表面上に配置された前記１または複数の電気的接点を露出させる手段と、
前記パッケージ基板の前記第２の表面上に第２のラミネーション層を、前記パッケージ基板の前記第１の表面上に配置された前記１または複数の電気的接点上に第２の表面処理部を堆積させる手段と、
前記第２のラミネーション層を前記パッケージ基板の前記第２の表面から除去する手段とを備え、
前記第１の表面は、前記第２の表面の反対側に配置され、前記第１のラミネーション層は、前記第１の表面上に配置された前記１または複数の電気的接点上に前記第１の表面処理部が堆積するのを防止し、
前記第２のラミネーション層は、前記第２の表面上に配置された前記１または複数の電気的接点上に前記第２の表面処理部が堆積するのを防止する、装置。
【請求項２４】
前記第２の表面上に配置された前記１または複数の電気的接点は、複数のダイボンドパッドを含み、
前記第１の表面処理部を堆積させるための前記手段は、
直接置換金（ＤＩＧ）処理を実行するための手段と、
無電解パラジウム置換金（ＥＰＩＧ）処理を実行するための手段と、または
有機系はんだ付け保護（ＯＳＰ）処理を実行するための手段とのうちの１つを更に有する、請求項２３に記載の装置。
【請求項２５】
前記第２の表面処理部を堆積させるための前記手段は、無電解めっき処理を実行するための手段を更に有し、
前記第２の表面上に配置された前記１または複数の電気的接点は、１または複数のランドを含む、請求項２３または２４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の複数の実施形態は、概ね集積回路の分野に関し、より具体的には集積回路パッケージ基板の表面処理のための技術および構成に関する。
【０００２】
プロセッサ等のダイの入力／出力部の密度は、継続的に増大している。増大する入力／出力部の密度に歩調を合わせるべく、ダイが取り付けられるパッケージ基板も、これに応じて大きさを変えなければならない。現在の最新技術において、単一の表面処理部がパッケージ基板のダイおよびランド面の双方に適用される。パッケージ基板のダイ面は、ダイが取り付けられる側であるが、パッケージ基板のランド面は、回路基板に取り付けられる。単一の表面処理部は、パッドが互いにあまり近く配置される場合に基板のダイ面にパッドとパッドのブリッジを生じさせ得る処理の後、横方向に成長または膨張し得る。結果として、ダイ面に対する表面処理部が膨張すると、パッケージ基板のスケーラビリティが限定される。しかし、ランド面の表面処理部の組成は、回路基板の複数の接続要件に関する考慮に基づいて規定され得る。これらの考慮は、ダイ面の複数の接続要件を必ずしも拡大させるものではない。しかし、現在の最新技術においては、同一の表面処理部は、パッケージ基板のダイ面およびランド面の双方に適用されている。
【図面の簡単な説明】
【０００３】
実施形態は、以下の詳細な説明を添付の図面と併せて参照することによって、容易に理解されるであろう。この説明を容易にするにすべく、同一の参照番号は同一の構造的要素を示す。複数の実施形態は、添付の図面の複数の図面において例示として図示され、限定として示されるものではない。
【図１】いくつかの実施形態による例示的な集積回路（ＩＣ）アセンブリの断面側面図を概略的に図示する。
【図２】本開示の一実施形態による、デュアル表面処理を利用したパッケージ基板製造処理の例示的なフロー図である。
【図３】本開示の一実施形態による、図２に説明されたパッケージ基板製造処理の複数の段階を図示する選択した作業の例示的断面図である。
【図４】本開示の一実施形態による、デュアル表面処理を用いたパッケージ基板を利用するアセンブリ処理の例示的なフロー図である。
【図５】いくつかの実施形態による、デュアル表面処理部を有するパッケージ基板を含むコンピューティングデバイスを概略的に図示する。
【発明を実施するための形態】
【０００４】
本開示の複数の実施形態は、複数のデュアル表面処理のパッケージ基板アセンブリのための技術および構成を説明する。以下の説明において、複数の例示的な実装の様々な態様は、当業者により他の当業者に作業の本質を伝達すべく、一般に使用される用語を用いて説明される。しかし、本開示の複数の実施形態は、説明する複数の態様のうちのいくつかのみを用いて実施され得ることが、当業者には明らかであろう。説明の目的のために、複数の例示的な実装の完全な理解を提供するべく、複数の特定の番号、材料、および構成が記載される。しかし、本開示の複数の実施形態は、複数の具体的な詳細がなくても実施され得ることが、当業者には明らかであろう。他の複数の例において、複数の例示的な実装を不明瞭にしないようにするべく、周知の特徴は省略または簡略化されている。
【０００５】
以下の詳細な説明において、本明細書の一部を形成する添付の図面が参照され、同一の参照番号は、全体を通して同一の部分を示し、本開示の主題が実施され得る複数の実施形態は、例示として示されている。他の複数の実施形態が使用されてもよく、構造的または論理的な複数の変更が、本開示の範囲を逸脱することなく行われ得ることを理解されたい。従って、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、複数の実施形態の範囲は、添付の特許請求の範囲およびそれらの均等物によって規定される。
【０００６】
本開示において、「Ａおよび／またはＢ」の文言は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示において、「Ａ、Ｂ、および／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、ＢおよびＣ）を意味する。
【０００７】
説明は、上／下、内／外、上方／下方等の視点に基づく説明を用いる場合がある。そのような説明は、ただ議論を容易にするべく用いられるに過ぎず、本明細書に説明される複数の実施形態の用途を、任意の特定の方向に限定することは意図されていない。
【０００８】
説明は、「一実施形態において」または「複数の実施形態において」という文言を用い得、それらは各々、同一または異なる実施形態のうち１または複数を指し得る。更に、本開示の複数の実施形態に関して用いられる「備える」、「含む」、「有する」等の用語は、同義語である。
【０００９】
「と結合された」という用語は、その派生語と共に本明細書において用いられ得る。「結合された」は、以下のうち１または複数を意味し得る。「結合された」は、２またはそれより多くの要素が、直接物理的または電気的に接触していることを意味し得る。しかし、「結合された」は、２またはそれより多くの要素が、互いに間接的に接触するが、なおモ互いに協働または相互作用することを意味し得、１または複数の他の要素が、互いに結合されているとされた複数の要素の間で結合し、または接続されることを意味し得る。「直接結合された」という用語は、２またはそれより多くの要素が直接接触していることを意味し得る。
【００１０】
様々な実施形態において、「第２の機能部上に、形成され、堆積され、または配置された第１の機能部」という文言は、第１の機能部が第２の機能部全体に形成され、堆積され、または配置され、第１の機能部の少なくとも一部は、第２の機能部の少なくとも一部と、直接接触（例えば、直接物理的および／または電気的に接触）、または間接的に接触（例えば、第１の機能部および第２の機能部の間の１または複数の他の機能部を有する）することを意味し得る。
【００１１】
本明細書において用いられるように、「モジュール」という用語は、１もしくは複数のソフトウェアもしくはファームウェアプログラム、組み合わせ論理回路および／または説明される機能を提供する他の好適な複数のコンポーネントを実行する、特定用途向け集積回路（ＡＳＩＣ）、電子回路、システムオンチップ（ＳｏＣ）、プロセッサ（共有、専用またはグループ）および／またはメモリ（共有、専用またはグループ）を指し、これらの一部であり、またはこれらを含み得る。
【００１２】
図１は、パッケージ基板１０４に埋め込まれた電気ルーティング機能部にデュアル表面処理を用いるように構成された例示的な集積回路（ＩＣ）アセンブリ１００の断面側面図を概略的に図示する。図に示されるように、いくつかの実施形態において、ＩＣアセンブリ１００は、パッケージ基板１０４に電気的および／または物理的に結合された１または複数のダイ（例えば、ダイ１０２ａもしくは１０２ｂ）を含み得る。図に示されるように、パッケージ基板１０４は更に、回路基板１２２に電気的に結合され得る。本明細書において用いられるように、パッケージ基板のダイ面は、ダイが取り付ける側（例えば、Ｓ１の側）であるが、パッケージ基板のランド面は、回路基板（例えば、Ｓ２の側）に取り付けられる側である。いくつかの実施形態において、ＩＣアセンブリ１００は、パッケージ基板１０４のみを指す場合がある。
【００１３】
様々な実施形態によれば、第１の表面処理部は、パッケージ基板１０４のＳ２側の１または複数のランド等、複数の電気ルーティング機能部に配置され得る。第２の表面処理部は、本明細書において説明されるＳ１側の複数の電気ルーティング機能部上に配置され得る（例えば、図３の表面処理部３２２）。第２の表面処理部は、ＩＣアセンブリ１００において、ＩＣアセンブリ１００の様々なコンポーネントを介してダイ１０２ａおよび／または１０２ｂの複数の電気信号をルーティングするように構成され得る。複数の電気信号としては、例えば、ダイ１０２ａおよび／または１０２ｂの動作に関連する入力／出力（Ｉ／Ｏ）信号、無線周波数（ＲＦ）信号または電力／グランドが挙げられ得る。この第２の表面処理部は、第１の表面処理部とは異なる化学組成を有し得る。例えば、第１の表面処理部は、ニッケルベースであり、第２の表面処理部は、いくつかの実施形態において、直接置換金（ＤＩＧ）処理を用いて適用されるもの等、金ベースであってもよい。
【００１４】
ダイ１０２ａおよび１０２ｂは、図示されるフリップチップ構成、または例えば、パッケージ基板１０４に埋め込まれたもの、もしくはワイヤボンディング配列で構成されたもの等の他の構成を含む、好適な様々な構成により、パッケージ基板１０４に取り付けられ得る。フリップチップ構成において、ダイ１０２ａもしくは１０２ｂのうち１つもしくは双方は、ダイ１０２ａおよび１０２ｂをパッケージ基板１０４とも電気的に結合し得るバンプ、ピラ、または他の好適な構造等の複数のダイ相互接続構造体１０６を用いて、第２の表面処理部を有するパッケージ基板１０４の表面に取り付けられ得る。以下に更に説明されるように、この第２の表面処理部は、複数のダイ相互接続構造体１０６がパッケージ基板１０４のＳ１側およびＳ２側の双方において単一の表面処理部を用いて可能となる場合よりも密に配置されることを可能にし、それにより入力／出力部の密度を増大させることを可能にし得る。
【００１５】
ダイ１０２ａまたは１０２ｂは、半導体材料からなるディスクリートチップを表し得、いくつかの実施形態において、プロセッサ、メモリ、またはＡＳＩＣであり、これらを含み、またはそれらの一部であり得る。いくつかの実施形態において、例えば、成型化合物またはアンダーフィル材料（図示せず）等の電気絶縁性材料は、ダイ１０２ａもしくは１０２ｂ、および／または複数のダイ相互接続構造体１０６の一部を部分的もしくは完全にカプセル化し得る。複数のダイ相互接続構造体１０６は、ダイ１０２ａ、ダイ１０２ｂと、および／またはパッケージ基板１０４との間で電気信号をルーティングするように構成され得る。
【００１６】
パッケージ基板１０４は、ダイ１０２ａおよび／または１０２ｂに、またはこれから複数の電気信号をルーティングするように構成された複数の電気ルーティング機能部を含み得る。複数の電気ルーティング機能部は、例えばパッケージ基板１０４の１もしくは複数の表面上に配置された配線、および／または例えば、パッケージ基板１０４を通って複数の電気信号をルーティングする、トレンチ、ビアもしくは他の相互接続構造体等、複数の内部ルーティング機能部を含み得る。複数の実施形態において、複数の電気ルーティング機能部は、１または複数のダイ相互接続領域１１６に埋め込まれ得る。複数の実施形態において、ダイ相互接続領域１１６は、シリコンパッチであってもよい。例えば、いくつかの実施形態において、パッケージ基板１０４は、第２の表面処理部が処理され、ダイ相互接続構造体１０６を受け、ダイ１０２ａ、ダイ１０２ｂおよび／またはパッケージ基板１０４との間で、ダイ相互接続領域１１６に埋め込まれた１または複数の電気的導電性の配線を介して複数の電気信号をルーティングするように構成された複数の電気ルーティング機能部（ダイボンドパッド１０８等）を含み得る。
【００１７】
いくつかの実施形態において、パッケージ基板１０４は、コア（例えば、図３の中央コア３０４）および／または例えば、味の素ビルドアップフィルム（ＡＢＦ）基板等のビルドアップ層を有する、エポキシベースのラミネート基板である。パッケージ基板１０４は、他の複数の実施形態において、例えば、ガラス、セラミックまたは半導体材料から形成された基板を含む、他の好適な複数のタイプの基板を含み得る。
【００１８】
回路基板１２２は、エポキシラミネート等の電気的絶縁材料から構成されたプリント回路基板（ＰＣＢ）であってもよい。例えば、回路基板１２２は、例えば、難燃剤４（ＦＲ−４）、ＦＲ−１等のポリテトラフルオロエチレン、フェノールコットンペーパー材料、ＣＥＭ−１もしくはＣＥＭ−３等のコットンペーパーおよびエポキシ材料、またはエポキシ樹脂プリプレグ材料を用いて互いに積層されたガラス繊維織物材料等の複数の材料から構成された電気的絶縁層を含み得る。複数の構造体（図示せず）、例えばビアは、複数の電気的絶縁層を通して形成され、回路基板１２２を通ってダイ１０２ａもしくは１０２ｂのいずれかの複数の電気信号をルーティングし得る。他の複数の実施形態において、回路基板１２２は、他の好適な材料で構成され得る。いくつかの実施形態において、回路基板１２２は、マザーボード（例えば、図５のマザーボード５０２）である。
【００１９】
例えば、はんだボール１１２等の複数のパッケージレベル相互接続体は、パッケージ基板１０４上の１もしくは複数のランド（本明細書において以後は「複数のランド１１０」）、および回路基板１２２上の１もしくは複数のパッド１１４に結合され、パッケージ基板１０４と回路基板１２２との間で複数の電気信号を更にルーティングするように構成された、対応する複数のはんだ接合部を形成し得る。複数のはんだボール１１２は、例えば、ボールグリッドアレイ（ＢＧＡ）配列で構成され得る。いくつかの実施形態において、ランド１１０は、上に配置された第１の表面処理部を有し得る。第１の表面処理部は、例えばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）またはこれらの組み合わせを含む金属等、任意の好適な導電性材料から構成され得る。パッケージ基板１０４を回路基板１２２と物理的および／または電気的に結合する他の好適技術は、例えば、ランドグリッドアレイ（ＬＧＡ）構造体等を含み、他の複数の実施形態において用いられ得る。
【００２０】
図２は、本開示の一実施形態による、デュアル表面処理を適用するパッケージ基板製造処理２００の一部の例示的なフロー図である。図３は、例示的な実施形態による、パッケージ基板製造処理２００の複数の段階を図示する選択した作業の断面図を提供する。結果として、図２および図３は、互いに関連して説明されている。この説明に役立つように、図２で実行される作業は、図３において作業から作業へと移動する矢印で参照されている。更に、図３における各作業において、全ての参照番号が図示されているわけではない。
【００２１】
パッケージ基板製造処理２００は、作業２０１で開始し、パッケージ基板は、デュアル表面処理を適用するべく提供され得る。提供される基板は、上に複数の誘電体層（例えば、図３の誘電体層３０２および３０６）を配置されたコア（例えば、図３の中央コア３０４）を含み得る。複数の誘電体層は、中に埋め込まれたパターン化金属層（例えば、図３のパターン化金属層３０８）を有し得る。一般に、パターン化金属層およびパターン化金属層の下の任意の数の層は、当技術分野で既知の任意の態様で形成され得る。例えば、パターン化金属層は、セミアディティブ処理（ＳＡＰ）により形成された上部ビルドアップ層であってもよい。誘電体層は、当技術分野において既知の任意の組成であってもよく、従来の任意の態様でパターン化された表面下レベルの複数の金属層に適用されてもよい。例えば、いくつかの実施形態において、誘電体層は、パッケージの信頼性要件を満たす好適な複数の機械的特性を提供するべく、シリカ充填剤を有し得る、ポリマー（エポキシベースの樹脂）を含み得る。
【００２２】
基板は、上に配置された１または複数のダイ（例えば、図１の１０２ａおよび１０２ｂ）を有するように構成されたダイ面（例えば、図３のダイ面Ｓ１）を有する。複数の実施形態において、基板は、ダイが取り付けられ得る１または複数のパッドを有し得る（例えば、図３の３１２ａ〜ｂおよび３１４ａ〜ｂ）。複数の実施形態において、複数のパッドは、銅または他の好適な導電性材料を含み得る。基板は、内部に埋め込まれた１または複数のダイ相互接続領域（例えば、図３のダイ相互接続領域３１０）を有し得る。ダイ相互接続領域は、上に配置された１または複数の導電性パッド（例えば、図３の銅パッド３１１）を有し得る。ダイ相互接続領域の複数のパッドは、表面レベルの金属（例えば、図３のパッド３１２ａ〜ｂ）に電気的に接続され得る。ダイ相互接続領域は、内部に埋め込まれた複数の導電性の配線（図示せず）を有し得る。複数の導電性の配線は、ダイ相互接続領域上に配置された複数の導電性パッドの間に電気的接続を確立し得る。いくつかの実施形態において、ダイ相互接続領域は、シリコンパッチまたはシリコンブリッジ等のシリコンを含み得る。
【００２３】
基板は、上に１または複数のランド（例えば、図３のランド３１６ａ〜ｄ）が配置されたランド面（例えば、図３のランド面Ｓ２）を有し得る。ランド面は、１もしくは複数のランドを介して１もしくは複数の回路基板に取り付けられるように構成され得る。上記のもの等の基板は、当技術分野において既知の任意の態様で形成され得る。例えば、セミアディティブ処理（ＳＡＰ）等のビルドアップ処理である。
【００２４】
作業２０３において、はんだレジストが、パッケージ基板のダイ面および／またはランド面（例えば、図３のダイ面はんだレジスト３１８ａおよびランド面はんだレジスト３１８ｂ）に積層され得る。はんだレジストは、酸化から保護し、パッドとパッドとのブリッジを防止するべく適用され得る。はんだレジストは、シルクスクリーニング、吹付けまたは真空積層処理により適用され得る。はんだレジストは、液状フォトイメージャブルはんだマスク（ＬＰＳＭ）および／またはドライフィルムフォトイメージャブルはんだマスク（ＤＦＳＭ）を含むがこれらに限定されない、任意の好適な材料であってもよい。
【００２５】
はんだレジストが適用された後、作業２０５において、はんだレジストの複数の開口が形成され得る。はんだレジストの複数の開口は、フォトリソグラフィまたは任意の他の好適な処理により形成され得る。はんだレジストの開口は、表面処理部が表面レベルの金属接点に適用されることを可能にするべく、表面レベルの金属接点上に形成されてもよい。また、複数の開口は、ダイ側表面レベルの複数の金属接点を介してダイをパッケージ基板（例えば、図１のダイ１０２ａ〜ｂ）に取り付け、またはランド側表面レベルの複数の金属接点を介してパッケージ基板が回路基板（例えば、図１の回路基板１２２）に取り付けられることを可能にするように形成され得る。
【００２６】
作業２０７において、保護ラミネート（例えば、図３の保護ラミネート３２０）が、ランド面に適用され得る。保護ラミネートは、テレフタル酸ポリエチレン（ＰＥＴ）等、任意の好適な材料であってもよいが、これに限定されない。保護ラミネートは、ダイ側表面レベルの金属接点上に表面処理部が堆積するのを防止し得る。
【００２７】
作業２０９において、第１の表面処理部の金属（例えば、図３の表面処理部３２２）は、複数のはんだレジスト開口を形成することにより露出される、複数の表面レベルの金属接点（例えば、図３のランド３１６ａ〜ｄ）の露出面上に形成される。様々な実施形態によれば、第１の表面処理部の金属は、ランドとは異なる材料組成である。様々な表面処理部の金属組成またはめっきスタックが、使用され得る。図３に図示された例示的な実施形態において、無電解めっき処理は、例えばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）およびこれらの組み合わせを含む金属等、任意の好適な導電性材料を含む表面処理部３２２を形成するべく用いられる。例示的な実施形態において、表面処理部３２２は、６〜８ミクロン（μｍ）の厚さのニッケル層を含む。
【００２８】
作業２１１において、ダイ面の保護ラミネート（例えば、図３の保護ラミネート３２０）は除去されてもよく、作業２１３において、保護ラミネート（例えば、図３の保護ラミネート３２４）は、ランド面に適用され得る。ランド面の保護ラミネートは、ランド側表面処理部（例えば、図３の表面処理部３２２）上に表面処理部が堆積するのを防止し得る。
【００２９】
作業２１５において、第２の表面処理部（例えば、図３の表面処理部３２６）は、ダイ側表面レベルの金属接点（例えば、図３のパッド３１２ａ〜ｂおよび３１４ａ〜ｂ）の露出面上に形成され得る。この第２の表面処理部は、直接置換金（ＤＩＧ）処理、有機系はんだ付け保護（ＯＳＰ）処理、および／または無電解パラジウム置換金（ＥＰＩＧ）処理等の処理により堆積され得る。複数の実施形態において、この第２の表面処理部は、第１の表面処理部とは異なる化学組成を有し得る。いくつかの実施形態において、この第２の表面処理部は、金、パラジウム、および／または、限定するものではないが、ベンズイミダゾールもしくはフェニルイミダゾール等のイミダゾールもしくはイミダゾール誘導体から構成され得る。例示的な実施形態において、第２の表面処理部は、０．５μｍ、５００ナノメートル（ｎｍ）よりも小さい厚さになり得る。ＯＳＰ、ＤＩＧまたはＥＰＩＧ処理において、第２の表面処理部（例えば、表面処理部３２６）は、６０ｎｍ〜３００ｎｍの厚さの範囲になり得る。作業２１７において、ランド面の保護ラミネート（例えば、図３の保護ラミネート３２４）が除去され得る。
【００３０】
いくつかの実施形態において、接続点における表面処理部の臨界寸法（ＣＤ）または横方向の最低限の幅は、少なくとも、パッド（例えば、図３のパッド３１２ａ〜ｂおよび３１４ａ〜ｂ）の最大半径の大きさになり得る。しかし、第２の表面処理部は、５００ｎｍ未満の厚さになり得るので、ダイ面パッドにおける表面処理部の金属の横方向の膨張は低減され、複数の隣接するパッド間の空間を小さくすることを可能にする。例えば、複数の接続点がピッチ（例えば、バンプピッチ）を有する場合、表面処理部の横方向の膨張をこのように最小化することで、５５μｍまたはこれより小さいバンプピッチを可能にし、パッド寸法が、現在の最新技術で可能なものよりも高いＩ／Ｏルーティング密度を提供する４３μｍである場合には、より小さいバンプピッチとなり得る。
【００３１】
上記の処理は、第１の表面処理部をランド面に適用し、その後に第２の表面処理部をダイ面に適用することを説明するが、この処理は、反対の順序でも実行され得る。例えば、第２の表面処理部は、パッケージ基板のダイ面に適用され、その後にパッケージ基板のランド面に第１の表面処理部が適用される。
【００３２】
図４は、本開示の一実施形態による、デュアル表面処理を用いたパッケージ基板を利用するアセンブリ処理４００の例示的なフロー図である。そのようなパッケージ基板は、上記の図２を参照して説明された例示的な方法により製造され得、図３に図示され得る。
【００３３】
アセンブリ処理４００は、作業４０１において、予め定められた複数の基板接続点に露出面処理部を有するパッケージ基板を受け取ることから開始する。従って、例示的な複数の実施形態において、はんだレジストは、パッケージ基板の表面上に存在せず、はんだは、チップをパッケージ基板に結合する前に表面処理部上に付けられない。例示的なパッケージ基板は、図３に図示されている。
【００３４】
作業４０２において、ＩＣチップは、複数のはんだバンプがチップ接続点上に配置された状態で受け取られ得る。一般にＩＣチップは、任意の従来タイプのものであってもよいが、具体的な実施形態において、ＩＣチップは、大きなＩ／Ｏカウントを有するマイクロプロセッサ等のプロセッサであってもよい。一実施形態において、チップＩ／Ｏおよび複数の電力はんだバンプは、上記のように５５μｍのピッチを有し得る。作業４１０において、ＩＣチップは、表面処理基板と位置合わせして、はんだ付けした複数のＩＣチップ接続点を複数の表面処理基板の接続点と位置合わせさせ得る。次に、チップ側のはんだは、作業４２０において合金化されてチップを複数の基板接続点に取り付け、これによりパッケージ化４３０を完了する。
【００３５】
本開示の複数の実施形態は、所望のように構成するべく、任意の好適なハードウェアおよび／またはソフトウェアを用いて、システムに実装され得る。図５は、いくつかの実施形態による、図３により図示されるもの等、本明細書に説明されるパッケージ基板を含むコンピューティングデバイスを概略的に図示する。コンピューティングデバイス５００は、マザーボード５０２等の基板を収容し得る。マザーボード５０２は、プロセッサ５０４および少なくとも１つの通信チップ５０６を含む、複数のコンポーネントを含み得るが、これらに限定されない。プロセッサ５０４は、物理的および電気的にマザーボード５０２に結合され得る。いくつかの実装において、少なくとも１つの通信チップ５０６も、物理的および電気的にマザーボード５０２に結合され得る。複数の更なる実装において、通信チップ５０６は、プロセッサ５０４の一部であってよい。
【００３６】
複数の用途に応じて、コンピューティングデバイス５００は、物理的および電気的にマザーボード５０２に結合され得るか、または結合され得ない複数の他のコンポーネントを含んでもよい。これらの他のコンポーネントとしては、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィクスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量ストレージデバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多目的ディスク（ＤＶＤ）等）が挙げられ得るが、これらに限定されない。
【００３７】
通信チップ５０６は、コンピューティングデバイス５００に、およびこれからデータを転送する複数の無線通信を可能にし得る。「無線」という用語およびその複数の派生語は、非固体の媒体を介する変調された電磁放射の使用によりデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられ得る。用語は、関連するデバイスが有線を含まないことを意味するものではないが、いくつかの実施形態において、そうではないことがある。通信チップ５０６は、Ｗｉ―Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリー）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５修正）、任意の修正、更新、および／または改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称される）、など）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子技術者協会（ＩＥＥＥ）規格を含むが、これらに限定されない複数の無線規格またはプロトコルのうちのいずれかを実装し得る。一般に、ＩＥＥＥ８０２．１６と互換性があるＢＷＡネットワークは、Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓを表す頭字語を取って、ＷｉＭＡＸネットワークと称され、これは、ＩＥＥＥ８０２．１６規格の適合性および相互運用性試験に合格した製品の認証マークである。通信チップ５０６は、移動通信用のグローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ−ＨＳＰＡ）、またはＬＴＥネットワークに従って動作し得る。通信チップ５０６は、ＧＳＭ（登録商標）エボリューション用エンハンストデータ（ＥＤＧＥ）、ＧＳＭ（登録商標）ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサルテレストリアル無線アクセスネットワーク（ＵＴＲＡＮ）、または進化型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作し得る。通信チップ５０６は、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、デジタルエンハンストコードレス遠距離通信（ＤＥＣＴ）、エボリューション−データ最適化（ＥＶ−ＤＯ）、それらの派生物、また３Ｇ、４Ｇ、５Ｇおよびこれらを超えたものとして指定されたその他の無線プロトコルに従って動作し得る。他の複数の実施形態において、通信チップ５０６は、複数の他の無線プロトコルに従って動作し得る。
【００３８】
コンピューティングデバイス５００は、複数の通信チップ５０６を含み得る。例えば、第１の通信チップ５０６は、Ｗｉ―Ｆｉ（登録商標）及びＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離の無線通信専用であってもよく、第２の通信チップ５０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯおよびその他のような長距離の無線通信専用であってもよい。
【００３９】
コンピューティングデバイス５００のプロセッサ５０４は、本明細書において説明されるパッケージ基板を含むＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）にパッケージ化され得る。例えば、図１の回路基板１２２は、マザーボード５０２であってもよく、プロセッサ５０４は、本明細書において説明されるパッケージ基板１０４に取り付けられたダイ１０２であってもよい。パッケージ基板１０４およびマザーボード５０２は、本明細書において説明される複数のパッケージレベルの相互接続を用いて、互いに結合され得る。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理してその電子データを複数のレジスタおよび／またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの一部を指し得る。
【００４０】
通信チップ５０６は、本明細書において説明されるパッケージ基板１０４を含む、ＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）にパッケージ化され得るダイ（例えば、図１のダイ１０２）も含み得る。更なる複数の実装において、コンピューティングデバイス５００内に収容された別のコンポーネント（例えば、メモリデバイスまたは他の集積回路デバイス）は、本明細書において説明されるパッケージ基板１０４を含むＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００）にパッケージ化され得る、ダイ（例えば、図１のダイ１０２）を含み得る。
【００４１】
様々な実装において、コンピューティングデバイス５００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤーまたはデジタルビデオレコーダであってもよい。更なる複数の実装において、コンピューティングデバイス５００は、データを処理するその他の電子デバイスであってもよい。
【００４２】
［例］
様々な実施形態により、本開示は、いくつかの例を説明する。例１は、集積回路（ＩＣ）パッケージ基板を形成する方法であって、パッケージ基板の第１の表面上に第１のラミネーション層を、パッケージ基板の第２の表面上に配置された１または複数の電気的接点上に第１の表面処理部を堆積させる段階と、第１のラミネーション層をパッケージ基板の第１の表面から除去して、第１の表面上に配置された１または複数の電気的接点を露出させる段階と、パッケージ基板の第２の表面上に第２のラミネーション層を、パッケージ基板の第１の表面上に配置された１または複数の電気的接点上に第２の表面処理部を堆積させる段階と、第２のラミネーション層をパッケージ基板の第２の表面から除去する段階とを備え、第１の表面は、第２の表面の反対側に配置され、第１のラミネーション層は、第１の表面上に配置された１または複数の電気的接点上に第１の表面処理部が堆積するのを防止し、第２のラミネーション層は、第２の表面上に配置された１または複数の電気的接点上に第２の表面処理部が堆積するのを防止する、方法である。
【００４３】
例２は、例１の主題を含み得、第１の表面処理部の堆積は、直接置換金（ＤＩＧ）処理により達成され、第２の表面上に配置された１または複数の電気的接点は、複数のダイボンドパッドを含む。
【００４４】
例３は、例１の主題を含み得、第１の表面処理部の堆積は、無電解パラジウム置換金（ＥＰＩＧ）処理により達成され、第２の表面上に配置された１または複数の電気的接点は、複数のダイボンドパッドを含む。
【００４５】
例４は、例１の主題を含み得、第１の表面処理部の堆積は、有機系はんだ付け保護（ＯＳＰ）処理により達成され、第２の表面上に配置された１または複数の電気的接点は、複数のダイボンドパッドを含む。
【００４６】
例５は、例１〜４のいずれか１つの主題を含み得、第２の表面処理部を堆積させる段階は、無電解めっき処理を用いて達成され、第２の表面上に配置された１または複数の電気的接点は、１または複数のランドを含む。
【００４７】
例６は、例１〜４のいずれか１つの主題を含み得、第２の表面処理部を堆積させる段階は、ニッケル（Ｎｉ）を堆積させる段階を有し、第２の表面上に配置された１または複数の電気的接点は、１または複数のランドを含む。
【００４８】
例７は、例６の主題を含み得、第２の表面処理部を堆積させる段階は、パラジウムまたは金のうち１つまたは双方を堆積させる段階を更に有する。
【００４９】
例８は、例７の主題を含み得、第２の表面処理部を堆積させる段階は、無電解ニッケル置換金（ＥＮＩＧ＋ＥＧ）処理を用いて金を堆積させる段階を有する。
【００５０】
例９は、１または複数のランドを有する第１の表面と、第１の表面の反対側に配置された第２の表面とを備え、１または複数のランドは、１または複数のランド上に配置された第１の表面処理部を含み、第２の表面は、ダイ相互接続領域を有し、ダイ相互接続領域は、内部に埋め込まれた１または複数の電気ルーティング機能部を有し、１または複数の電気ルーティング機能部は、１または複数の電気ルーティング機能部上に配置され、１または複数の電気ルーティング機能部に直接接触する第２の表面処理部を有し、１または複数の電気ルーティング機能部は、１または複数のダイの複数のダイ相互接続構造体とボンディングするように構成され、第２の表面処理部は、第１の表面処理部とは異なる化学組成を有する、パッケージ基板である。
【００５１】
例１０は、例９の主題を含み得、第１の表面処理部は、１または複数のランド上の最も外側の表面処理部であり、第２の表面処理部は、１または複数の電気ルーティング機能部上の最も外側の表面処理部である。
【００５２】
例１１は、例９の主題を含み得、第２の表面処理部は、イミダゾールまたはイミダゾール誘導体である。例１２は、例９の主題を含み得、第２の表面処理部は、金である。
【００５３】
例１３は、例９の主題を含み得、第２の表面処理部は、パラジウムおよび金の組み合わせである。
【００５４】
例１４は、例９の主題を含み得、第２の表面処理部は、５００ナノメートルよりも小さいか、またはこれに等しい厚さを有する。
【００５５】
例１５は、例９の主題を含み得、第１の表面処理部は、ニッケル（Ｎｉ）を含む。
【００５６】
例１６は、例１５の主題を含み得、第１の表面処理部は、パラジウム（Ｐｄ）または金（Ａｕ）のうち１つまたは双方を更に含む。
【００５７】
例１７は、例９の主題を含み得、ダイ相互接続領域は、誘電体層内に配置される。
【００５８】
例１８は、例９の主題を含み得、ダイ相互接続領域は、シリコンブリッジを含む。
【００５９】
例１９は、例９の主題を含み得、ダイ相互接続領域の１または複数の電気ルーティング機能部は、パッケージ基板に接続された第１のダイとパッケージ基板に接続された第２のダイとの間で複数の電気信号をルーティングする。
【００６０】
例２０は、１または複数の入力／出力（Ｉ／Ｏ）接続点および１または複数の電力接続点を有する集積回路（ＩＣ）チップと、パッケージ基板とを備え、パッケージ基板は、１または複数のランドを含む第１の表面と、第１の表面の反対側に配置された第２の表面とを有し、１または複数のランドは、１または複数のランド上に配置された第１の表面処理部を含み、第２の表面は、中に埋め込まれたシリコン接続領域を含み、シリコン接続領域は、内部に埋め込まれた１または複数の電気ルーティング機能部を有し、１または複数の電気ルーティング機能部は、１または複数の電気ルーティング機能部上に配置され、１または複数の電気ルーティング機能部と直接接触する第２の表面処理部を有し、第２の表面処理部は、第１の表面処理部とは異なる化学組成を有し、第２の表面処理部は、１または複数のＩ／Ｏ接続点、あるいは１または複数の電力接続点に電気的に接続される、パッケージアセンブリである。例２１は、例２０の主題を含み、ＩＣチップは、プロセッサである。
【００６１】
例２２は、例２０の主題を含み得、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、回路基板に結合されたカメラのうち１または複数を更に備え、パッケージアセンブリは、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤーまたはデジタルビデオレコーダの一部である。
【００６２】
例２３は、集積回路（ＩＣ）パッケージ基板を形成するための装置であって、パッケージ基板の第１の表面上に第１のラミネーション層を、パッケージ基板の第２の表面上に配置された１または複数の電気的接点上に第１の表面処理部を堆積させる手段と、第１のラミネーション層をパッケージ基板の第１の表面から除去して、第１の表面上に配置された１または複数の電気的接点を露出させる手段と、パッケージ基板の第２の表面上に第２のラミネーション層を、パッケージ基板の第１の表面上に配置された１または複数の電気的接点上に第２の表面処理部を堆積させる手段と、第２のラミネーション層をパッケージ基板の第２の表面から除去する手段とを備え、第１の表面は、第２の表面の反対側に配置され、第１のラミネーション層は、第１の表面上に配置された１または複数の電気的接点上に第１の表面処理部が堆積するのを防止し、第２のラミネーション層は、第２の表面上に配置された１または複数の電気的接点上に第２の表面処理部が堆積するのを防止する、装置である。
【００６３】
例２４は、例２３の主題を含み得、第１の表面処理部を堆積させるための手段は、直接置換金（ＤＩＧ）処理を実行するための手段を更に有し、第２の表面上に配置された１または複数の電気的接点は、複数のダイボンドパッドを含む。
【００６４】
例２５は、例２３の主題を含み得、第１の表面処理部を堆積させるための手段は、無電解パラジウム置換金（ＥＰＩＧ）処理を実行するための手段を更に有し、第２の表面上に配置された１または複数の電気的接点は、複数のダイボンドパッドを含む。
【００６５】
例２６は、例２３の主題を含み得、第１の表面処理部を堆積させるための手段は、有機系はんだ付け保護（ＯＳＰ）処理を実行するための手段を更に有し、第２の表面上に配置された１または複数の電気的接点は、複数のダイボンドパッドを含む。
【００６６】
例２７は、例２３〜２６のいずれか１つの主題を含み得、第２の表面処理部を堆積させるための手段は、無電解めっき処理を実行するための手段を更に有し、第２の表面上に配置された１または複数の電気的接点は、１または複数のランドを含む。
【００６７】
例２８は、例２３〜２６のいずれか１つの主題を含み得、第２の表面処理部を堆積させるための手段は、ニッケル（Ｎｉ）を堆積させるための手段を更に有し、第２の表面上に配置された１または複数の電気的接点は、１または複数のランドを含む。
【００６８】
例２９は、例２８の主題を含み得、第２の表面処理部を堆積させる手段は、パラジウムまたは金のうち１つまたは双方を堆積させる手段を更に有する。
【００６９】
例３０は、例２９の主題を含み得、第２の表面処理部を堆積させる手段は、無電解ニッケル置換金（ＥＮＩＧ＋ＥＧ）処理を用いて金を堆積させる手段を有する。
【００７０】
例３１は、例２３の装置を含み得、第２の表面上に配置された１または複数の電気的接点は、複数のダイボンドパッドを含み、第１の表面処理部を堆積させるための手段は、直接置換金（ＤＩＧ）処理を実行するための手段と、無電解パラジウム置換金（ＥＰＩＧ）処理を実行するための手段と、または有機系はんだ付け保護（ＯＳＰ）処理を実行するための手段とのうちの１つを更に有する。
【００７１】
要約書に説明されたものを含めて、図示された複数の実装の上記説明は、網羅的であることを意図せず、本開示の複数の実施形態を開示された厳密な形態に限定することを意図するものでもない。複数の特定の実装および例が、例示的な目的で本明細書に説明されるが、当業者が理解するように、本開示の範囲内で、様々な均等な修正が可能である。
【００７２】
これらの修正は、上記の詳細な説明を考慮して、本開示の複数の実施形態に対して行うことができる。以下の特許請求の範囲において用いられる複数の用語は、本開示の様々な実施形態を、明細書および特許請求の範囲に開示される特定の実装に限定するものと解釈されるべきでない。むしろ、範囲は、以下の特許請求の範囲により完全に決定され、特許請求の範囲の解釈において確立された原則に従って解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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