(57)【要約】  実施形態によれば、半導体記憶装置は、複数のメモリセルを備えるメモリセルアレイと、前記メモリセルアレイの不良セルと置き換えられる複数のリダンダンシーセルを備えるリダンダンシー領域と、前記メモリセルアレイに接続された複数の第１ワード線と、前記リダンダンシー領域に接続された複数の第２ワード線と、ロウアドレスに基づいて、前記複数の第１ワード線の選択動作を行う第１ロウデコーダと、前記ロウアドレスに含まれるリダンダンシーアドレスに基づいて、前記リダンダンシー領域への置き換え動作が必要であるか否かを判定する判定回路と、前記判定回路の判定結果に基づいて、前記複数の第２ワード線の選択動作を行う第２ロウデコーダとを含む。前記ロウアドレスは、時分割で順に入力される第１及び第２ロウアドレスを含み、前記第１ロウアドレスは、前記リダンダンシーアドレスの全てを含む。
2016517126.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイの不良セルと置き換えられる複数のリダンダンシーセルを備えるリダンダンシー領域と、
前記メモリセルアレイに接続された複数の第１ワード線と、
前記リダンダンシー領域に接続された複数の第２ワード線と、
ロウアドレスに基づいて、前記複数の第１ワード線の選択動作を行う第１ロウデコーダと、
前記ロウアドレスに含まれるリダンダンシーアドレスに基づいて、前記リダンダンシー領域への置き換え動作が必要であるか否かを判定する判定回路と、
前記判定回路の判定結果に基づいて、前記複数の第２ワード線の選択動作を行う第２ロウデコーダと、
を具備し、
前記ロウアドレスは、時分割で順に入力される第１及び第２ロウアドレスを含み、
前記第１ロウアドレスは、前記リダンダンシーアドレスの全てを含む、半導体記憶装置。
【請求項２】
前記判定回路は、前記第１ロウアドレスが入力された直後に、判定動作を開始する、請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイ内の不良セルに接続されたワード線を特定する不良アドレスを記憶する複数のヒューズセットをさらに具備し、
前記判定回路は、前記複数のヒューズセットに記憶された不良アドレスと、前記リダンダンシーアドレスとが一致するか否かを判定する、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１ロウアドレスは、第１コマンドと共に入力され、
前記第２ロウアドレスは、第２コマンドと共に入力される、請求項１に記載の半導体記憶装置。
【請求項５】
前記第２コマンドは、前記ロウアドレスに対応するワード線に接続されたメモリセル群のデータを読み出すためのアクティブコマンドである、請求項４に記載の半導体記憶装置。
【請求項６】
前記複数のメモリセルの各々は、磁気抵抗効果素子を含む、請求項１に記載の半導体記憶装置。
【請求項７】
複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイの不良セルと置き換えられる複数のリダンダンシーセルを備えるリダンダンシー領域と、
前記メモリセルアレイに接続された複数の第１ワード線と、
前記リダンダンシー領域に接続された複数の第２ワード線と、
ロウアドレスに基づいて、前記複数の第１ワード線の選択動作を行う第１ロウデコーダと、
前記ロウアドレスに含まれるリダンダンシーアドレスに基づいて、前記リダンダンシー領域への置き換え動作が必要であるか否かを判定する判定回路と、
前記判定回路の判定結果に基づいて、前記複数の第２ワード線の選択動作を行う第２ロウデコーダと、
を具備し、
前記ロウアドレスは、時分割で順に入力される第１及び第２ロウアドレスを含み、
前記第１ロウアドレスは、前記リダンダンシーアドレスの一部を含む、半導体記憶装置。
【請求項８】
前記判定回路は、前記第１ロウアドレスが入力された直後に、判定動作を開始する、請求項７に記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイ内の不良セルに接続されたワード線を特定する不良アドレスを記憶する複数のヒューズセットをさらに具備し、
前記判定回路は、前記複数のヒューズセットに記憶された不良アドレスと、前記リダンダンシーアドレスとが一致するか否かを判定する、請求項７に記載の半導体記憶装置。
【請求項１０】
前記複数のヒューズセットの各々は、複数のヒューズ素子を備え、
前記複数のヒューズセットのうち前記第１ロウアドレスに関する第１ヒューズ素子群は、アドレスの一致を判定する演算回路から離れて配置され、
前記複数のヒューズセットのうち前記第２ロウアドレスに関する第２ヒューズ素子群は、前記第１ヒューズ素子群よりも前記演算回路の近くに配置される、請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１ロウアドレスは、第１コマンドと共に入力され、
前記第２ロウアドレスは、第２コマンドと共に入力される、請求項７に記載の半導体記憶装置。
【請求項１２】
前記第２コマンドは、前記ロウアドレスに対応するワード線に接続されたメモリセル群のデータを読み出すためのアクティブコマンドである、請求項１１に記載の半導体記憶装置。
【請求項１３】
前記複数のメモリセルの各々は、磁気抵抗効果素子を含む、請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本国際出願は、その全体が参照により本明細書に組み込まれる、２０１３年３月２２日に出願された米国仮出願第６１／８０４，５４８号、及び２０１３年８月２９日に出願された米国特許出願第１４／０１４，１８３号の優先権の利益を主張する。
【技術分野】
【０００２】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００３】
ＳＤＲＡＭ等の半導体記憶装置においては、例えば、アクティブコマンドと一緒にロウアドレスを入力し、リードコマンド／ライトコマンドと一緒にカラムアドレスを入力してアクセスが行われる。しかしながら昨今は、半導体記憶装置の記憶容量の増大にともないアドレスのサイズ（ビット数）が大きくなっている。
【図面の簡単な説明】
【０００４】
【図１】第１の実施形態に係るＭＲＡＭのブロック図。
【図２】メモリセルアレイ及びリダンダンシー領域の回路図。
【図３】ヒューズボックス及びリダンダンシー判定回路の回路図。
【図４】ＭＴＪ素子の断面図。
【図５】ＭＲＡＭの動作を示すタイミングチャート。
【図６】第２の実施形態に係るＭＲＡＭの動作を示すタイミングチャート。
【図７】ヒューズボックス及びリダンダンシー判定回路の回路図。
【発明を実施するための形態】
【０００５】
実施形態によれば、半導体記憶装置は、
複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイの不良セルと置き換えられる複数のリダンダンシーセルを備えるリダンダンシー領域と、
前記メモリセルアレイに接続された複数の第１ワード線と、
前記リダンダンシー領域に接続された複数の第２ワード線と、
ロウアドレスに基づいて、前記複数の第１ワード線の選択動作を行う第１ロウデコーダと、
前記ロウアドレスに含まれるリダンダンシーアドレスに基づいて、前記リダンダンシー領域への置き換え動作が必要であるか否かを判定する判定回路と、
前記判定回路の判定結果に基づいて、前記複数の第２ワード線の選択動作を行う第２ロウデコーダと、
を具備し、
前記ロウアドレスは、時分割で順に入力される第１及び第２ロウアドレスを含み、
前記第１ロウアドレスは、前記リダンダンシーアドレスの全てを含む。
【０００６】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００７】
以下の実施形態では、半導体記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）を例に挙げて説明する。
【０００８】
［第１の実施形態］
［１．ＭＲＡＭの構成］
［１−１．ＭＲＡＭの全体構成］
図１は、第１の実施形態に係るＭＲＡＭ１０のブロック図である。ＭＲＡＭ１０は、メモリセルアレイ１１、リダンダンシー領域１２、読み出し回路としてのセンスアンプ（Ｓ／Ａ）１３、書き込み回路としてのライトドライバ（Ｗ／Ｄ）１４、ＥＣＣ（Error Checking and Correcting）回路１５、ページバッファ（Ｐ／Ｂ）１６、入出力回路１７、ノーマルロウデコーダ１８、リダンダンシーロウデコーダ１９、不良アドレス記憶部としてのヒューズボックス２０、リダンダンシー判定回路２１、コントローラ２２、ロウアドレスバッファ２３、カラムアドレスバッファ２４、及びアドレスレシーバ２５を備える。
【０００９】
メモリセルアレイ１１は、複数のメモリセルがマトリクス状に配列されて構成される。メモリセルアレイ１１には、複数のワード線（ノーマルワード線）ＮＷＬ＜０：ｍ＞、複数のビット線、及び複数のソース線が配設される。１本のワード線ＮＷＬと１対のビット線及びソース線とが１個のメモリセルに接続される。
【００１０】
リダンダンシー領域１２は、メモリセルアレイ１１で発生した不良メモリセルを救済するために設けられ、メモリセルアレイ１１に比べて記憶容量は少ないがメモリセルアレイ１１と同じ構成を有する。すなわち、リダンダンシー領域１２は、複数のリダンダンシーセルがマトリクス状に配列されて構成され、リダンダンシーセルは、メモリセルと同じ構成を有する。リダンダンシー領域１２には、複数のワード線（リダンダンシーワード線）ＲＷＬ＜０：ｎ＞が配設されるとともに、メモリセルアレイ１１と共通の複数のビット線、及び複数のソース線が配設される。１本のワード線ＲＷＬと１対のビット線及びソース線とが１個のリダンダンシーセルに接続される。リダンダンシー領域１２は、１つの行（１本のワード線ＲＷＬに接続されたメモリセル群）、又は複数の行を単位として、メモリセルアレイ１１と置換される。
【００１１】
アドレスレシーバ２５は、外部回路からアドレスＡＤＤ、クロックＣＬＫ、及びチップセレクト信号ＣＳを受ける。アドレスＡＤＤは、ロウアドレスＲＡ、及びカラムアドレスＣＡを含む。アドレスＡＤＤ及びチップセレクト信号ＣＳはコントローラ２２に送られ、ロウアドレスＲＡはロウアドレスバッファ２３に送られ、カラムアドレスＣＡはカラムアドレスバッファ２４に送られる。
【００１２】
カラムアドレスバッファ２４は、アドレスレシーバ２５からカラムアドレスＣＡを受ける。カラムアドレスバッファ２４は、カラムアドレスＣＡをセンスアンプ１３、ライトドライバ１４、ページバッファ１６、及び入出力回路１７に送る。
【００１３】
ロウアドレスバッファ２３は、アドレスレシーバ２５からロウアドレスＲＡを受ける。ロウアドレスバッファ２３は、ロウアドレスＲＡ＜０：ａ＞をノーマルロウデコーダ１８に送り、リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞をリダンダンシー判定回路２１に送る。リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞は、ロウアドレスＲＡ＜０：ａ＞の一部から構成される。
【００１４】
ノーマルロウデコーダ１８は、メモリセルアレイ１１に配設された複数のワード線ＮＷＬ＜０：ｍ＞に接続される。ノーマルロウデコーダ１８は、ロウアドレスＲＡ＜０：ａ＞に基づいて、複数のワード線ＮＷＬ＜０：ｍ＞のいずれか１本を選択する。
【００１５】
リダンダンシーロウデコーダ１９は、リダンダンシー領域１２に配設された複数のワード線ＲＷＬ＜０：ｎ＞に接続される。リダンダンシーロウデコーダ１９は、リダンダンシー判定回路２１から送られる信号ＨＩＴ＜０：ｎ＞に基づいて、複数のワード線ＲＷＬ＜０：ｎ＞のいずれか１本を選択する。
【００１６】
ヒューズボックス２０は、メモリセルアレイ１１で発生した不良メモリセルに接続されたワード線を特定するためのアドレス（不良アドレス）を記憶する。ヒューズボックス２０は、不良アドレスを記憶するための複数のヒューズ素子を備える。ヒューズボックス２０の具体的な構成については後述する。
【００１７】
リダンダンシー判定回路２１は、リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞と、ヒューズボックス２０に記憶された不良アドレスとを比較し、この比較結果として信号ＨＩＴ＜０：ｎ＞、及び信号ＨＩＴＳＵＭＢを生成する。信号ＨＩＴ＜０：ｎ＞は、リダンダンシー判定回路２１に送られ、信号ＨＩＴＳＵＭＢは、ノーマルロウデコーダ１８に送られる。リダンダンシー判定回路２１の具体的な構成については後述する。
【００１８】
センスアンプ１３は、複数のビット線に接続される。センスアンプ１３は、例えば電圧検知方式の場合、ビット線ＢＬを介して選択メモリセルに印加されるセル電圧と参照電圧とを比較することで、選択メモリセルのデータを検知及び増幅する。ライトドライバ１４は、複数のビット線、及び複数のソース線に接続される。ライトドライバ１４は、ビット線及びソース線を介して選択メモリセルにデータを書き込む。
【００１９】
ページバッファ１６は、入出力回路１７から送られる書き込みデータを保持し、また、センスアンプ１３から送られる読み出しデータを保持する。
【００２０】
入出力回路１７は、外部回路に接続され、外部回路との間でデータの入出力処理を行う。入出力回路１７は、外部回路から入力された入力データを書き込みデータとしてページバッファ１６に送り、また、ページバッファ１６から入力された読み出しデータを出力データとして外部回路に出力する。
【００２１】
コントローラ２２は、ＭＲＡＭ１０の動作を統括的に制御する。コントローラ２２は、外部回路からクロックＣＬＫを受ける。コントローラ２２は、センスアンプ１３、ライトドライバ１４、ページバッファ１６、及び入出力回路１７に各種制御信号を供給することで、これらの回路の動作を制御する。
【００２２】
［１−２．メモリセルアレイ及びリダンダンシー領域の構成］
次に、メモリセルアレイ１１及びリダンダンシー領域１２の構成について説明する。図２は、メモリセルアレイ１１及びリダンダンシー領域１２の回路図である。メモリセルアレイ１１は、複数のメモリセルＭＣがマトリクス状に配列されて構成される。メモリセルアレイ１１には、複数のワード線ＮＷＬ＜０：ｍ＞、複数のビット線ＢＬ＜０：ｉ＞、及び複数のソース線ＳＬ＜０：ｉ＞が配設される。１本のワード線ＮＷＬと、１対のビット線ＢＬ及びソース線ＳＬには、メモリセルＭＣが接続される。
【００２３】
メモリセルＭＣは、磁気抵抗効果素子（ＭＴＪ（Magnetic Tunnel Junction）素子）３０、及び選択トランジスタ３１から構成される。選択トランジスタ３１は、例えばＮチャネルＭＯＳＦＥＴから構成される。ＭＴＪ素子３０の一端は、ビット線ＢＬに接続され、他端は選択トランジスタ３１のドレインに接続される。選択トランジスタ３１のゲートは、ワード線ＮＷＬに接続され、ソースはソース線ＳＬに接続される。
【００２４】
リダンダンシー領域１２は、複数のリダンダンシーセルＲＣがマトリクス状に配列されて構成される。リダンダンシー領域１２には、複数のワード線ＲＷＬ＜０：ｎ＞、複数のビット線ＢＬ＜０：ｉ＞、及び複数のソース線ＳＬ＜０：ｉ＞が配設される。１本のワード線ＲＷＬと、１対のビット線ＢＬ及びソース線ＳＬには、リダンダンシーセルＲＣが接続される。リダンダンシーセルＲＣは、メモリセルＭＣと同じ構成を有する。
【００２５】
［１−３．ヒューズボックス及びリダンダンシー判定回路の構成］
次に、ヒューズボックス２０及びリダンダンシー判定回路２１の構成の一例について説明する。図３は、ヒューズボックス２０及びリダンダンシー判定回路２１の回路図である。
【００２６】
ヒューズボックス２０は、複数のワード線ＲＷＬ＜０：ｎ＞に対応した複数のヒューズセットＦＳ＜０：ｎ＞を備える。各ヒューズセットＦＳは、リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞のビット数に対応した複数のヒューズユニット５０と、１個のイネーブルヒューズユニット５１とを備える。各ヒューズユニット５０は、ヒューズ素子５０Ａ、及び比較器５０Ｂから構成される。ヒューズ素子５０Ａは、例えばレーザーヒューズ（電気ヒューズ）が用いられる。イネーブルヒューズユニット５１もヒューズユニット５０と同じ構成である。
【００２７】
イネーブルヒューズユニット５１は、これを含むヒューズセットＦＳを使用するか否かを判定するために使用され、イネーブルヒューズユニット５１のヒューズ素子には、該ヒューズセットＦＳが使用されるか否かを示す情報がプログラムされる。イネーブルヒューズユニット５１は、該ヒューズセットＦＳが使用される場合に“Ｈ”を出力するように構成される。
【００２８】
各ヒューズセットＦＳの複数のヒューズユニット５０に含まれる複数のヒューズ素子５０Ａには、メモリセルアレイ１１に含まれる不良メモリセルに接続されたワード線（すなわち、メモリセルアレイ１１のワード線のうちリダンダンシー領域１２によって置き換えられるワード線）を特定するためのアドレス（不良アドレス）がプログラムされる。ヒューズユニット５０（具体的には比較器５０Ｂ）は、自身に入力されるアドレスビットと、ヒューズ素子５０Ａに記憶されたビットとを比較し、両者が一致した場合に“Ｈ”を出力する。
【００２９】
リダンダンシー判定回路２１は、各ヒューズセットＦＳに接続された複数（例えば２個）のＮＡＮＤゲート５２Ａ、５２Ｂと、該ＮＡＮＤゲート５２Ａ、５２Ｂの出力に接続されたＮＯＲゲート５３とを備える。さらに、リダンダンシー判定回路２１は、複数のワード線ＲＷＬ＜０：ｎ＞に対応した複数のＮＯＲゲート５３＜０：ｎ＞の出力に接続されたＮＯＲゲート５４を備える。
【００３０】
リダンダンシー判定回路２１は、ヒューズセットＦＳ＜０＞に記憶された不良アドレスがリダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞と一致した場合に、信号ＨＩＴ＜０＞をアサート（“Ｈ”を出力）する。信号ＨＩＴ＜１：ｎ＞についても、信号ＨＩＴ＜０＞と同様に動作する。信号ＨＩＴ＜０：ｎ＞は、リダンダンシーロウデコーダ１９に送られる。最終的に、アサートされた信号ＨＩＴ＜α＞に対応するリダンダンシーワード線ＲＷＬ＜α＞が活性化される。
【００３１】
また、リダンダンシー判定回路２１は、信号ＨＩＴ＜０：ｎ＞のいずれかがアサートされた場合に、信号ＨＩＴＳＵＭＢをアサート（“Ｌ”を出力）する。信号ＨＩＴＳＵＭＢは、ノーマルロウデコーダ１８に送られる。信号ＨＩＴＳＵＭＢが“Ｌ”の場合、リダンダンシー領域１２による置換動作が行われることを意味する。よって、ノーマルロウデコーダ１８は、信号ＨＩＴＳＵＭＢが“Ｌ”の場合に、ワード線ＮＷＬ＜０：ｍ＞を活性化しないように動作する。
【００３２】
［１−４．ＭＴＪ素子の構造］
次に、ＭＴＪ素子３０の構造の一例について説明する。図４は、ＭＴＪ素子３０の断面図である。ＭＴＪ素子３０は、下部電極４０、記憶層（自由層ともいう）４１、非磁性層（トンネルバリア層）４２、参照層（固定層ともいう）４３、及び上部電極４４が順に積層されて構成される。記憶層４１と参照層４３との積層順序は逆転していても構わない。
【００３３】
記憶層４１及び参照層４３はそれぞれ、強磁性材料からなる。トンネルバリア層４２としては、例えばＭｇＯなどの絶縁材料が用いられる。
【００３４】
記憶層４１及び参照層４３はそれぞれ、垂直方向の磁気異方性を有し、それらの容易磁化方向は垂直方向である。なお、記憶層４１及び参照層４３の磁化方向は、面内方向であってもよい。
【００３５】
記憶層４１は、磁化方向が可変である（反転する）。参照層４３は、磁化方向が不変である（固定されている）。参照層４３は、記憶層４１よりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層４１の磁化反転電流を小さくし、参照層４３の磁化反転電流を記憶層４１のそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層４１と磁化方向が不変の参照層４３とを備えたＭＴＪ素子３０を実現できる。
【００３６】
本実施形態では、ＭＴＪ素子３０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子３０の磁化状態を制御するスピン注入書き込み方式が用いられる。ＭＴＪ素子３０は、記憶層４１と参照層４３との磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００３７】
ＭＴＪ素子３０に対して、記憶層４１から参照層４３へ向かう書き込み電流を流すと、記憶層４１と参照層４３との磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子３０の抵抗値は最も低くなり、ＭＴＪ素子３０は低抵抗状態に設定される。ＭＴＪ素子３０の低抵抗状態を、例えばデータ“０”と規定する。
【００３８】
一方、ＭＴＪ素子３０に対して、参照層４３から記憶層４１へ向かう書き込み電流を流すと、記憶層４１と参照層４３との磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子３０の抵抗値は最も高くなり、ＭＴＪ素子３０は高抵抗状態に設定される。ＭＴＪ素子３０の高抵抗状態を、例えばデータ“１”と規定する。
【００３９】
これにより、ＭＴＪ素子３０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子３０の抵抗状態とデータとの割り当ては任意に設定可能である。
【００４０】
ＭＴＪ素子３０からデータを読み出す場合は、ＭＴＪ素子３０に読み出し電圧を印加し、この時にＭＴＪ素子３０に流れる読み出し電流に基づいてＭＴＪ素子３０の抵抗値を検知する。この読み出し電圧は、スピン注入によって磁化反転する閾値よりも十分小さい値に設定される。
【００４１】
［２．動作］
次に、上記のように構成されたＭＲＡＭ１０の動作について説明する。図５は、ＭＲＡＭ１０の動作を示すタイミングチャートである。ＭＲＡＭ１０は、外部回路から送られるクロックＣＬＫに同期して動作する。
【００４２】
メモリセルアレイ１１の記憶容量が大きくなり、データの読み出し動作及び書き込み動作において、ロウアドレスＲＡで指定できる行数が大きくなると、これに伴いロウアドレスＲＡのビット数も大きくなる。このため、本実施形態では、メモリセルアレイ１１の行（ワード線）を選択するためのロウアドレスＲＡは、第１ロウアドレスＲＡ１と第２ロウアドレスＲＡ２とに分けて外部回路からＭＲＡＭ１０に入力される。すなわち、第１ロウアドレスＲＡ１と第２ロウアドレスＲＡ２とがこの順に時分割で外部回路からＭＲＡＭ１０に入力される。
【００４３】
また、本実施形態では、第１ロウアドレスＲＡ１を受けた場合に、リダンダンシー判定動作を先行して行い、続いて、第２ロウアドレスＲＡ２を受けて全ロウアドレスＲＡ＜０：ａ＞が揃った時点で、リダンダンシー判定動作以外のロウアドレスＲＡを用いた動作を行う。このため、第１ロウアドレスＲＡ１は、リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞を含むように構成され、第２ロウアドレスＲＡ２は、全ロウアドレスＲＡ＜０：ａ＞のうち第１ロウアドレスＲＡ１を除く部分から構成される。
【００４４】
まず、コントローラ２２は、外部回路からプリアクティブコマンドＰ−Ａｃｔを受け、ロウアドレスバッファ２３は、外部回路から第１ロウアドレスＲＡ１を受ける。プリアクティブコマンドＰ−Ａｃｔは、後述するアクティブコマンドＡｃｔの前に入力されるコマンドであり、またＭＲＡＭ１０に第１ロウアドレスＲＡ１を入力するために使用される。続いて、ロウアドレスバッファ２３は、第１ロウアドレスＲＡ１をヒューズボックス２０及びリダンダンシー判定回路２１に送る。
【００４５】
続いて、ヒューズボックス２０及びリダンダンシー判定回路２１は、ヒューズセットＦＳに記憶された不良アドレスと、第１ロウアドレスＲＡ１に含まれるリダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞とが一致するか否かを判定するリダンダンシー判定動作を行う。具体的には、各ヒューズセットＦＳは、ヒューズ素子に記憶された不良アドレスと、自身に入力されたリダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞とを比較し、両者が一致した場合に“Ｈ”の信号ＨＩＴを、不一致の場合に“Ｌ”の信号ＨＩＴを出力する。信号ＨＩＴは、リダンダンシーロウデコーダ１９に送られる。
【００４６】
さらに、リダンダンシー判定回路２１は、信号ＨＩＴ＜０：ｎ＞のいずれかが“Ｈ”である場合には“Ｌ”の信号ＨＩＴＳＵＭＢを出力し、信号ＨＩＴ＜０：ｎ＞の全てが“Ｌ”、すなわちリダンダンシー領域１２への置き換えが行われない場合には“Ｈ”の信号ＨＩＴＳＵＭＢを出力する。信号ＨＩＴＳＵＭＢは、ノーマルロウデコーダ１８に送られる。
【００４７】
続いて、コントローラ２２は、外部回路からアクティブコマンドＡｃｔを受け、ロウアドレスバッファ２３は、外部回路から第２ロウアドレスＲＡ２を受ける。アクティブコマンドＡｃｔは、選択されたバンク内の複数のワード線のうちの１本（選択ワード線）を活性化させてメモリセルアレイ１１からデータをページバッファ１６に読み出す処理を行うためのコマンドである。実際には、図１に示す１個のＭＲＡＭ１０が１個のバンクに対応し、複数のバンクが基板上に実装されて不揮発性メモリが構成される。この時点で、第１ロウアドレスＲＡ１及び第２ロウアドレスＲＡ２からなる全ロウアドレスＲＡ＜０：ａ＞が揃い、このロウアドレスＲＡ＜０：ａ＞がロウアドレスバッファ２３からノーマルロウデコーダ１８に送られる。
【００４８】
続いて、ノーマルロウデコーダ１８は、信号ＨＩＴＳＵＭＢが“Ｈ”である限りにおいて、ロウアドレスＲＡ＜０：ａ＞を用いて、ワード線ＮＷＬ＜０：ｍ＞のいずれかを活性化する。或いは、選択ワード線が不良である場合（信号ＨＩＴＳＵＭＢが“Ｌ”）は、リダンダンシー領域１２のワード線への置き換えが行われる。具体的には、リダンダンシーロウデコーダ１９は、信号ＨＩＴ＜０：ｎ＞に基づいて、ワード線ＲＷＬ＜０：ｎ＞のいずれかを活性化する。その後、センスアンプ１３によってメモリセルアレイ１１からデータが読み出され、この読み出しデータがＥＣＣ回路１５を介してページバッファ１６に書き込まれる。
【００４９】
続いて、コントローラ２２は、外部回路から読み出しコマンド或いは書き込みコマンド（Ｒ／Ｗ）を受け、カラムアドレスバッファ２４は、外部回路からカラムアドレスＣＡを受ける。その後、コントローラ２２は、カラムアドレスＣＡによって指定されたカラムに対して読み出し動作或いは書き込み動作を実行する。
【００５０】
［効果］
以上詳述したように第１の実施形態では、ロウアドレスＲＡが第１ロウアドレスＲＡ１及び第２ロウアドレスＲＡ２の順に時分割でＭＲＡＭ１０に入力され、前半に入力される第１ロウアドレスＲＡ１は、リダンダンシー置換動作に関わるリダンダンシー用アドレスを全て含むように構成される。そして、第１ロウアドレスＲＡ１を受けた直後に、リダンダンシー判定動作を開始するようにしている。
【００５１】
従って第１の実施形態によれば、アクティブコマンドＡｃｔを受ける前にリダンダンシー判定動作を行うことができ、見かけ上、リダンダンシー判定時間の短縮を図ることができる。結果として、アクティブコマンドＡｃｔを受け付けてからリードコマンド或いはライトコマンドを受け付けるまでの遅延時間ｔＲＣＤ（RAS to CAS delay）を短縮することができ、ひいてはＭＲＡＭ１０の動作速度を向上させることができる。
【００５２】
［第２の実施形態］
第２の実施形態では、メモリセルアレイ１１の行（ワード線）を選択するためのロウアドレスＲＡは、第１ロウアドレスＲＡ１と第２ロウアドレスＲＡ２とに分けて外部回路からＭＲＡＭ１０に入力される。すなわち、第１ロウアドレスＲＡ１と第２ロウアドレスＲＡ２とがこの順に時分割で外部回路からＭＲＡＭ１０に入力される。
【００５３】
また、本実施形態では、第１ロウアドレスＲＡ１は、リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞の一部を含むように構成され、第２ロウアドレスＲＡ２は、全ロウアドレスＲＡ＜０：ａ＞のうち第１ロウアドレスＲＡ１を除く部分から構成される。すなわち、第２ロウアドレスＲＡ２にも、リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞の一部が含まれる。そして、第１ロウアドレスＲＡ１を受けた場合に、リダンダンシー判定動作の一部を先行して行い、続いて、第２ロウアドレスＲＡ２を受けて全ロウアドレスＲＡ＜０：ａ＞が揃った時点で、リダンダンシー判定動作の残り全部と、リダンダンシー判定動作以外のロウアドレスＲＡを用いた動作を行う。
【００５４】
図６は、第２の実施形態に係るＭＲＡＭ１０の動作を示すタイミングチャートである。まず、コントローラ２２は、外部回路からプリアクティブコマンドＰ−Ａｃｔを受け、ロウアドレスバッファ２３は、外部回路から第１ロウアドレスＲＡ１を受ける。続いて、ロウアドレスバッファ２３は、第１ロウアドレスＲＡ１をヒューズボックス２０及びリダンダンシー判定回路２１に送る。
【００５５】
続いて、ヒューズボックス２０及びリダンダンシー判定回路２１は、ヒューズセットＦＳに記憶された不良アドレスと、第１ロウアドレスＲＡ１に含まれるリダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞の一部とが一致するか否かを判定するリダンダンシー判定動作、すなわちリダンダンシー判定動作の一部を行う（図６の“ＲＤ  ｏｐ１”）。
【００５６】
続いて、コントローラ２２は、外部回路からアクティブコマンドＡｃｔを受け、ロウアドレスバッファ２３は、外部回路から第２ロウアドレスＲＡ２を受ける。この時点で、第１ロウアドレスＲＡ１及び第２ロウアドレスＲＡ２からなる全ロウアドレスＲＡ＜０：ａ＞が揃い、このロウアドレスＲＡ＜０：ａ＞がロウアドレスバッファ２３からノーマルロウデコーダ１８に送られ、また、リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞の残り全部がロウアドレスバッファ２３からヒューズボックス２０及びリダンダンシー判定回路２１に送られる。
【００５７】
続いて、ヒューズボックス２０及びリダンダンシー判定回路２１は、リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞を用いて、リダンダンシー判定動作の残り全部を行う（図６の“ＲＤ  ｏｐ２”）。
【００５８】
続いて、ノーマルロウデコーダ１８は、ロウアドレスＲＡ＜０：ａ＞を用いて、選択ワード線を活性化する。或いは、選択ワード線が不良である場合は、リダンダンシー領域１２のワード線への置き換えが行われる。その後、センスアンプ１３によってメモリセルアレイ１１からデータが読み出され、この読み出しデータがＥＣＣ回路１５を介してページバッファ１６に書き込まれる。その後の動作は、第１の実施形態と同じである。
【００５９】
（ヒューズボックス２０及びリダンダンシー判定回路２１の構成例）
次に、ヒューズボックス２０及びリダンダンシー判定回路２１の構成例について説明する。図７は、ヒューズボックス２０及びリダンダンシー判定回路２１の回路図である。図７の回路部分は、リダンダンシー判定動作におけるクリティカルパスとなり、この回路部分の処理時間を短縮するのは重要である。
【００６０】
本実施形態では、ヒューズセットＦＳ＜０：ｎ＞のうち第１ロウアドレスＲＡ１に含まれるリダンダンシー用ロウアドレス（リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞の一部）に対応する第１ヒューズセットＦＳ１＜０：ｎ＞はそれ同士で集めて近距離に配置する。また、ヒューズセットＦＳ＜０：ｎ＞のうち第２ロウアドレスＲＡ２に含まれるリダンダンシー用ロウアドレス（リダンダンシー用ロウアドレスＲＡ＜ｘ：ｙ＞の残り全部）に対応する第２ヒューズセットＦＳ２＜０：ｎ＞はそれ同士で集めて近距離に配置する。さらに、先に入力され、かつ比較的演算時間に余裕のある第１ロウアドレスＲＡ１に対応する第１ヒューズセットＦＳ１＜０：ｎ＞は、信号ＨＩＴ＜０：ｎ＞を演算する回路（ＮＯＲゲート５３＜０：ｎ＞）、及び信号ＨＩＴＳＵＭＢを演算する回路（ＮＯＲゲート５４）から離れて配置し、後から入力される第２ロウアドレスＲＡ１に対応する第２ヒューズセットＦＳ２＜０：ｎ＞は、第１ヒューズセットＦＳ１＜０：ｎ＞に比べて、ＮＯＲゲート５３＜０：ｎ＞、及びＮＯＲゲート５４の近くに配置する。
【００６１】
これにより、第２ロウアドレスＲＡ２が入力された時点で、第１ロウアドレスＲＡ１に関するリダンダンシー判定動作（図７の“ＲＤ  ｏｐ１”）が完了しているので、アクティブコマンドＡｃｔが入力された後のリダンダンシー判定動作（図６の“ＲＤ  ｏｐ２”）は、ＮＯＲゲート５３＜０：ｎ＞、及びＮＯＲゲート５４の近くに配置された第２ヒューズセットＦＳ２＜０：ｎ＞に関する演算処理のみである。これにより、アクティブコマンドＡｃｔが入力された後のリダンダンシー判定動作を短縮することが可能となる。
【００６２】
（効果）
以上詳述しように第２の実施形態によれば、ロウアドレスＲＡが第１ロウアドレスＲＡ１及び第２ロウアドレスＲＡ２の順に時分割でＭＲＡＭ１０に入力され、前半に入力される第１ロウアドレスＲＡ１は、リダンダンシー置換動作に関わるリダンダンシー用アドレスの一部を含むように構成される。そして、第１ロウアドレスＲＡ１を受けた直後に、リダンダンシー判定動作を開始するようにしている。
【００６３】
従って第２の実施形態によれば、アクティブコマンドＡｃｔを受ける前にリダンダンシー判定動作の一部を行うことができ、見かけ上、リダンダンシー判定時間の短縮を図ることができる。結果として、遅延時間ｔＲＣＤを短縮することができ、ひいてはＭＲＡＭ１０の動作速度を向上させることができる。
【００６４】
また、第１ロウアドレスＲＡ１に対応する第１ヒューズセットＦＳ１＜０：ｎ＞を、信号ＨＩＴ＜０：ｎ＞を演算する回路、及び信号ＨＩＴＳＵＭＢを演算する回路から離れて配置し、第１ヒューズセットＦＳ１＜０：ｎ＞に関する演算処理を先に行うようにしている。これにより、後から入力される第２ロウアドレスＲＡ２に関するリダンダンシー判定動作をより短縮できる。
【００６５】
なお、上記各実施形態では、全ロウアドレスＲＡを２つに時分割して入力するよう構成しているが、これに限定されず、全ロウアドレスＲＡを３つ以上に時分割して入力するようにしてもよい。これに合わせて、リダンダンシー用ロウアドレスを２つ以上に分けて入力してもよい。
【００６６】
また、上記各実施形態では、半導体記憶装置としてＭＲＡＭを例に挙げて説明したが、ＭＲＡＭに限定されず、ＳＤＲＡＭ（Synchronous ＤＲＡＭ）など他のメモリにも適用可能である。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【図１】
2016517126.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成27年11月5日(2015.11.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイの不良セルと置き換えられる複数のリダンダンシーセルを備えるリダンダンシー領域と、
前記メモリセルアレイに接続された複数の第１ワード線と、
前記リダンダンシー領域に接続された複数の第２ワード線と、
ロウアドレスに基づいて、前記複数の第１ワード線の選択動作を行う第１ロウデコーダと、
前記ロウアドレスに含まれるリダンダンシーアドレスに基づいて、前記リダンダンシー領域への置き換え動作が必要であるか否かを判定する判定回路と、
前記判定回路の判定結果に基づいて、前記複数の第２ワード線の選択動作を行う第２ロウデコーダと、
を具備し、
前記ロウアドレスは、時分割で順に入力される第１及び第２ロウアドレスを含み、
前記第１ロウアドレスは、前記リダンダンシーアドレスの全てを含む、半導体記憶装置。
【請求項２】
複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイの不良セルと置き換えられる複数のリダンダンシーセルを備えるリダンダンシー領域と、
前記メモリセルアレイに接続された複数の第１ワード線と、
前記リダンダンシー領域に接続された複数の第２ワード線と、
ロウアドレスに基づいて、前記複数の第１ワード線の選択動作を行う第１ロウデコーダと、
前記ロウアドレスに含まれるリダンダンシーアドレスに基づいて、前記リダンダンシー領域への置き換え動作が必要であるか否かを判定する判定回路と、
前記判定回路の判定結果に基づいて、前記複数の第２ワード線の選択動作を行う第２ロウデコーダと、
を具備し、
前記ロウアドレスは、時分割で順に入力される第１及び第２ロウアドレスを含み、
前記第１ロウアドレスは、前記リダンダンシーアドレスの一部を含む、半導体記憶装置。
【請求項３】
前記判定回路は、前記第１ロウアドレスが入力された直後に、判定動作を開始する、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイ内の不良セルに接続されたワード線を特定する不良アドレスを記憶する複数のヒューズセットをさらに具備し、
前記判定回路は、前記複数のヒューズセットに記憶された不良アドレスと、前記リダンダンシーアドレスとが一致するか否かを判定する、請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイ内の不良セルに接続されたワード線を特定する不良アドレスを記憶する複数のヒューズセットをさらに具備し、
前記判定回路は、前記複数のヒューズセットに記憶された不良アドレスと、前記リダンダンシーアドレスとが一致するか否かを判定し、
前記複数のヒューズセットの各々は、複数のヒューズ素子を備え、
前記複数のヒューズセットのうち前記第１ロウアドレスに関する第１ヒューズ素子群は、アドレスの一致を判定する演算回路から離れて配置され、
前記複数のヒューズセットのうち前記第２ロウアドレスに関する第２ヒューズ素子群は、前記第１ヒューズ素子群よりも前記演算回路の近くに配置される、請求項２に記載の半導体記憶装置。
【請求項６】
前記第１ロウアドレスは、第１コマンドと共に入力され、
前記第２ロウアドレスは、第２コマンドと共に入力される、請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記第２コマンドは、前記ロウアドレスに対応するワード線に接続されたメモリセル群のデータを読み出すためのアクティブコマンドである、請求項６に記載の半導体記憶装置。
【請求項８】
前記複数のメモリセルの各々は、磁気抵抗効果素子を含む、請求項１乃至７のいずれかに記載の半導体記憶装置。
【国際調査報告】
2016517126.tif 000010
2016517126.tif 000011