(57)【要約】  一実施形態は、ＣＭＯＳでない複数のデバイスとして同一のチップ上に集積された、分散されたコンデンサを用いた超低電圧の非ＣＭＯＳベースの複数のデバイスに、（低電圧、高電流、および高電流密度を有する）パワーを提供する。例えば、一実施形態は、誘電体材料に隣接するスピンロジックゲート、ならびにコンデンサの第１のプレートおよび第２のプレートを提供する。コンデンサは、（第１の向きに構成されたスイッチング素子を用いる）１クロックサイクル中に多数のコンデンサを充電するステップダウンスイッチングモードの電源を用いて、スピンロジックゲートに低い電圧／高い電流を放電し、（第２の向きに構成されたスイッチング素子を用いる）逆のクロックサイクル中に複数のコンデンサからの電力を放電する。複数のコンデンサは、複数の長いパワー放射相互接続経路を通過することなく、電流を平面から複数のスピンロジックデバイスへと放電する。本明細書において、他の複数の実施形態が説明される。
2016517166.tif 000002
【特許請求の範囲】
【請求項１】
複数の供給電圧ラインのアレイを有する供給電圧平面と、
複数のグランドラインのアレイを有するグランド平面と、
複数の供給電圧ラインの前記アレイおよび複数のグランドラインの前記アレイから形成される複数のコンデンサのアレイと、
複数の供給電圧ラインの前記アレイに含まれた第１の供給電圧ラインと複数のグランドラインの前記アレイに含まれた第１のグランドラインとの間の第１の交点で形成される第１のコンデンサと、
前記第１のコンデンサに電気的に結合され、トンネル電界効果トランジスタ、スピントランスファトルク（ＳＴＴ）メモリ、およびスピンロジックデバイスのうち少なくとも１つを含むデバイスと、
前記第１のコンデンサに結合され、スイッチングモードの電源に含まれたスイッチング素子とを備え、
前記第１のコンデンサは、前記第１の供給電圧ラインの一部を含む第１のプレートと、前記第１のグランドラインの一部を含む第２のプレートと、前記第１のプレートと前記第２のプレートとの間に形成された第１の誘電体とを有し、
（ａ）前記第１のコンデンサを含む複数のコンデンサの前記アレイ、前記デバイス、および前記スイッチング素子は、全て、単一のモノリシック基板上に形成され、（ｂ）前記スイッチング素子は、前記第１のコンデンサを放電し、前記第１のプレートと前記第２のプレートとの間の電流を前記デバイスへと流す、装置。
【請求項２】
複数の供給電圧ラインの前記アレイに含まれた第２の供給電圧ラインと複数のグランドラインの前記アレイに含まれた第２のグランドラインとの間の第２の交点に形成された第２のコンデンサを備え、
前記第２のコンデンサは、前記第２の供給電圧ラインの一部を含む追加の第１のプレート、前記第２のグランドラインの一部を含む追加の第２のプレート、および前記追加の第１のプレートと前記追加の第２のプレートとの間に形成された第２の誘電体を有し、
前記電源は、充電モード中に互いに直列の前記第１のコンデンサおよび前記第２のコンデンサを充電し、放電モード中に互いに並列の前記第１のコンデンサおよび前記第２のコンデンサを放電する、請求項１に記載の装置。
【請求項３】
複数のコンデンサの前記アレイは、複数の金属・絶縁体・金属（ＭｉＭ）コンデンサである、請求項１または２に記載の装置。
【請求項４】
前記スイッチング素子は、第１のスイッチングデバイス、第２のスイッチングデバイス、および第３のスイッチングデバイスを含み、
前記電源は、第１のクロック位相中に前記第１のコンデンサを充電し、前記第１のクロック位相とは逆の第２のクロック位相中に前記第１のコンデンサを放電し、
前記第１のスイッチングデバイスは、前記第１のクロック位相中にアクティブであり、前記第２のスイッチングデバイスおよび前記第３のスイッチングデバイスは、前記第２のクロック位相中にアクティブである、請求項１〜３のいずれか１項に記載の装置。
【請求項５】
前記電源は、前記供給電圧平面に直交する前記第１のコンデンサを放電し、前記第１のプレートと前記第２のプレートとの間の電流を前記デバイスへと流す、請求項１〜４のいずれか１項に記載の装置。
【請求項６】
前記電源は、供給電圧を１Ｖ超から１５ｍＶ未満に下げ、３８０Ａ／ｃｍ２よりも大きい電流密度で９０Ａよりも大きい電流を供給するステップダウンコンバータである、請求項５に記載の装置。
【請求項７】
前記デバイスを前記第１のプレートおよび前記第２のプレートのうち１つに結合する相互接続を備え、
前記第２のプレートに直交する軸は、前記第１のプレートおよび前記第２のプレート、ならびに前記デバイスと交差する、請求項１〜６のいずれか１項に記載の装置。
【請求項８】
前記第１の誘電体は、酸化ハフニウム、酸化ルテニウム、酸化モリブデン、およびＬｉＭｎ２Ｏ４活性炭のうち少なくとも１つを含む、請求項１〜７のいずれか１項に記載の装置。
【請求項９】
前記電源の全体は、前記基板に含まれ、前記基板から離れて位置するバッテリに結合される、請求項１〜８のいずれか１項に記載の装置。
【請求項１０】
複数の供給電圧ラインを含む供給電圧平面と、
複数のグランドラインを含むグランド平面と、
複数のコンデンサであって、前記複数の供給電圧ラインのうち１つから形成された第１の端子、前記複数のグランドラインのうち１つから形成された第２の端子、および該複数のコンデンサに含まれたコンデンサに電気的に結合された非ＣＭＯＳベースのデバイスを各々が有する複数のコンデンサとを備え、
前記複数のコンデンサおよび前記デバイスは、双方とも単一のモノリシック基板上に形成される、装置。
【請求項１１】
前記コンデンサに結合されたスイッチング素子を備える、請求項１０に記載の装置。
【請求項１２】
前記スイッチング素子は、前記コンデンサを放電し、前記第１の端子と前記第２の端子との間の電流を前記デバイスを通して流す、請求項１１に記載の装置。
【請求項１３】
前記スイッチング素子は、前記コンデンサを放電し、電源から前記コンデンサへと、かつ前記第１の端子と前記第２の端子との間に電流を流す、請求項１１または１２に記載の装置。
【請求項１４】
前記デバイスは、トンネル電界効果トランジスタ、スピントランスファトルク（ＳＴＴ）メモリ、およびスピンロジックデバイスのうち少なくとも１つである、請求項１１〜１３のいずれか１項に記載の装置。
【請求項１５】
電圧ラインの一部を含む第１のプレート、グランドラインの一部を含む第２のプレート、および前記第１のプレートと前記第２のプレートとの間に形成された誘電体を有するコンデンサと、
前記コンデンサに結合されたスピントロンクスデバイスと、
前記コンデンサに結合され、スイッチングモードの電源に含まれたスイッチ素子とを備え、
（ａ）前記コンデンサ、前記デバイス、および前記スイッチ素子は、全て、単一のモノリシック基板上に形成され、（ｂ）前記スイッチ素子は、前記コンデンサを放電し、前記第１のプレートと前記第２のプレートとの間の電流を前記デバイスへと流す、装置。
【請求項１６】
追加の電圧ラインの一部を含む追加の第１のプレート、追加のグランドラインの一部を含む追加の第２のプレート、および前記第１のプレートと前記第２のプレートとの間に形成された追加の誘電体を有する追加のコンデンサを備え、
前記電源は、互いに直列の第１のコンデンサおよび第２のコンデンサを充電し、互いに並列の前記第１のコンデンサおよび前記第２のコンデンサを放電する、請求項１５に記載の装置。
【請求項１７】
前記スイッチ素子は、第１のトランジスタおよび第２のトランジスタを有し、
前記電源は、第１のクロック位相中に前記コンデンサを充電し、第２のクロック位相中に前記コンデンサを放電し、
スイッチデバイスは、前記第１のクロック位相中にアクティブであり、第２のスイッチデバイスは、第２のクロック位相中にアクティブである、請求項１５また１６に記載の装置。
【請求項１８】
前記電源は、前記電圧ラインを含み、供給電圧平面に直交する前記コンデンサを放電する、請求項１５〜１７のいずれか１項に記載の装置。
【請求項１９】
前記電源は、供給電圧を１Ｖ超から１５ｍＶ未満に下げ、３８０Ａ／ｃｍ２よりも大きい電流密度で９０Ａよりも大きい電流を供給するステップダウンコンバータである、請求項１５〜１８のいずれか１項に記載の装置。
【請求項２０】
前記第２のプレートに直交する軸は、前記第１のプレートおよび前記第２のプレート、ならびに前記デバイスと交差する、請求項１５〜１９のいずれか１項に記載の装置。
【請求項２１】
前記誘電体は、酸化ハフニウム、酸化ルテニウム、酸化モリブデン、およびＬｉＭｎ２Ｏ４活性炭のうち少なくとも１つを含む、請求項１５〜２０のいずれか１項に記載の装置。
【請求項２２】
前記電源の全体は、基板に含まれ、前記基板から離れて位置するバッテリに結合される、請求項１５〜２１のいずれか１項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は、半導体デバイスの分野のものであり、具体的には集積コンデンサベースの電力分散システムの分野のものである。
【０００２】
スピントランスファトルクランダムアクセスメモリ（ＳＴＴＲＡＭ）等のいくつかの磁気メモリは、メモリの磁気状態をスイッチングおよび検出するための磁気トンネル接合（ＭＴＪ）を用いる。図１に示されるように、ＭＴＪは、強磁性（ＦＭ）層１２５、１２７、およびトンネルバリア１２６（例えばＭｇＯ）からなる。ＭＴＪは、ビットライン（ＢＬ）１０５を、選択スイッチ１２０（例えば、トランジスタ）、ワードライン（ＷＬ）１１０、および感知ライン（ＳＬ）１１５に結合する。メモリ１００は、ＦＭ層１２５、１２７の異なる相対的磁化に対する抵抗（例えば、トンネル磁気抵抗（ＴＭＲ）の変化を評価することにより、「読み取られる」。
【０００３】
ＳＴＴＲＡＭは、「ビヨンドＣＭＯＳ」の技術（または非ＣＭＯＳベースの技術）の一例に過ぎず、これは、複数の相補型金属酸化膜半導体（ＣＭＯＳ）技術を完全には実装されない複数のデバイスおよびプロセスに関する。ビヨンドＣＭＯＳの技術は、スピン分極（複数の素粒子のスピンまたは固有の角運動量が所与の方向と位置合わせされる程度に関係する）、より一般的には、スピントロンクス（電子、その関連する磁気モーメント、および電子の基礎的電荷の固有の回転に関する電子分岐）に依存し得る。スピントロンクスデバイスは、複数の強磁性層を分離するべく、薄い絶縁体を介した複数の電子の量子機械的トンネルを用いるＴＭＲと、複数の強磁性電極の磁化方向を制御するべく、複数のスピン分極電子の電流が用いられ得るＳＴＴとに関係し得る。
【０００４】
ビヨンドＣＭＯＳのデバイスとしては、例えば、メモリに実装されたスピントロンクスデバイス（例えば、３つの端子のＳＴＴＲＡＭ）、スピンロジックデバイス（例えば、ロジックゲート）、トンネル電界効果トランジスタ（ＴＦＥＴ）、衝突電離ＭＯＳ（ＩＭＯＳ）デバイス、ナノ電子機械的スイッチ（ＮＥＭＳ）、ｎ型共通ゲートＦＥＴ、共振トンネルダイオード（ＲＴＤ）、単一電子トランジスタ（ＳＥＴ）、スピンＦＥＴ、ナノマグネットロジック（ＮＭＬ）、ドメインウォールロジック、ドメインウォールメモリ等が、挙げられる。
【図面の簡単な説明】
【０００５】
本発明の複数の実施形態の複数の特徴および利点が、添付の特許請求の範囲、１または複数の例示的な実施形態の以下の詳細な説明、および対応する複数の図から明らかになるであろう。
【０００６】
【図１】従来の磁気メモリセルを図示する。
【０００７】
【図２】本発明の実施形態におけるパワー平面を図示する。
【０００８】
【図３】本発明の実施形態における複数のグランドラインおよび電源ラインのアレイを図示する。
【０００９】
【図４】本発明の実施形態における、コンデンサベースのパワー分散システムにより集積されたスピンロジックデバイスを図示する。
【００１０】
【図５Ａ】本発明の実施形態における、スイッチングモードの電源の充電モード構成を図示する。
【図５Ｂ】本発明の実施形態における、スイッチングモードの電源の放電モード構成を図示する。
【００１１】
【図６】本発明の実施形態における、スイッチングモードの電源のスイッチング素子を含む。
【００１２】
【図７】非ＣＭＯＳベースの複数の技術に対する電源動作特性に関する表を含む。
【００１３】
【図８】本発明の複数の実施形態と共に用いるためのシステムを図示する。
【発明を実施するための形態】
【００１４】
ここで複数の図面を参照する。図中、同一の構造には、同一の参照符号が付され得る。様々な実施形態の構造をより明確に示すべく、本明細書に含まれる複数の図面は、複数の集積回路構造の図的表現となっている。従って、複数の例示された実施形態の特許請求される複数の構造を変わらず組み込んでいるが、製造された複数の集積回路構造の実際の外観は、例えば顕微鏡写真においては異なるように見える場合がある。更に、複数の図面は、例示された実施形態を理解するのに有用な複数の構造のみを示し得る。複数の図面の明確性を保持すべく、当技術分野において既知の、複数の追加的な構造は含まれ得ない。「一実施形態」、「様々な実施形態」等は、そのように説明される実施形態が複数の特定の特徴、構造、または特性を含み得るが、全ての実施形態が複数の特定の特徴、構造、および特性を必ずしも含まないことを示す。いくつかの実施形態は他の複数の実施形態について説明される複数の特徴のいくつか、または全てを有し得るか、またはそれらのうちのいずれも有し得ない。「第１の」、「第２の」、「第３の」および同様のものは共通の対象を説明し、同様の複数の対象の異なる例が参照されていることを示す。そのような複数の形容詞は、そのように説明される複数の対象物が、時間的、空間的、序列、またはその他の態様のいずれかで、所与の順番でなければならないことを暗示するものではない。「接続される（ｃｏｎｎｅｃｔｅｄ）」は、複数の要素が互いに直接物理的にまたは電気的に接触していることを示し得て、「結合される（ｃｏｕｐｌｅｄ）」は、複数の要素が互いに協働または相互作用するが、それらは直接物理的にまたは電気的に接触しても、またはしなくてもよいことを示し得る。また、異なる複数の図において同一、または類似の複数の部分を指定すべく、複数の類似のまたは同一の番号が用いられるが、そうすることにより、複数の類似のまたは同一の番号を含む全ての図が、単一または同一の実施形態を構成することを意味するわけではない。「上側」および「下側」、「上方」および「下方」などの用語は、図示されるＸ−Ｚ座標を参照することによって理解され得て、「隣接」などの用語はＸ−Ｚ座標またはＺ座標以外の複数の座標を参照することによって理解され得る。
【００１５】
多くのビヨンドＣＭＯＳのデバイスは、複数の超低電圧（例えば、ＴＦＥＴについては０．１Ｖ、ドメインウォールメモリについては１０ｍＶ〜１００ｍＶ、およびスピンロジックデバイスについては１ｍＶ〜１０ｍＶ）で動作する。複数の中程度のパワー要求（例えば、１Ｗ／チップ）については、複数の超低電圧に対応する高電流要求（例えば、１０Ａ〜１００Ａ）が、パワー分散上の問題を引き起こし、複数のビヨンドＣＭＯＳのデバイスにより得られる複数の利点を弱めてしまう。例えば、直接に１０ｍＶを生成する複数の電子機械的セルは、１００Ａの電流を供給する能力を有せず、電子密度が限定されているので（すなわち、必要とされる電荷は、合理的な大きさのバッテリにおける自由電子の数を超える）、動作の所望の時間（例えば、２〜４時間）を超えて十分な電荷を供給しない（図７の第２行を参照されたい）。別の例としては、１Ｖ〜１０ｍＶを変換する複数のステップダウンコンバータが存在するが、ビヨンドＣＭＯＳのデバイスとして同一のチップ／基板上に集積されておらず（図７の第１行を参照されたい）、また、上述の同一の理由から十分な電荷を供給することができない。更に、オフチップコンバータは、コンバータから複数の目標デバイスへとパワーを提供する分散ネットワークにおけるパワー損失を被る（すなわち、パワーは、抵抗性の相互接続を通過しなければならず、結果としてパワー損失を被る）。図７は、例えば、１Ｗの熱設計点（ＴＤＰ）、４時間のバッテリ寿命において１０ｍＶの電源要求の概要を提供する。より具体的には、１Ｖ、１Ａの供給を１０ｍＶ（すなわち、超低パワー）、１００Ａの供給（すなわち、図７の第１行から図７の第２行に移動する）に変換する電源が、対応するキャパシタンス（１．４ｘ１０４Ｃ）および密度（１００ｇで４０Ａ時間／ｋｇ）の要求を満たさなければならない。これを、ビヨンドＣＭＯＳのロジックゲートとして、電源を同一のチップ上に集積するシステム（すなわち、モノリシック基板）を用いて達成するのは困難であり得る。
【００１６】
しかし、一実施形態は、複数のＣＭＯＳでないデバイスとして同一のチップ上に集積された、分散されたコンデンサを用いた超低電圧の非ＣＭＯＳベースの複数のデバイスに、（低電圧、高電流、および高電流密度を有する）パワーを提供する。例えば、一実施形態は、誘電体材料に隣接するスピンロジックゲート、ならびにコンデンサの第１のプレートおよび第２のプレートを提供する。コンデンサは、（第１の向きに構成されたスイッチング素子を用いる）１クロックサイクル中に多数のコンデンサを充電するステップダウンスイッチングモードの電源を用いて、スピンロジックゲートに低い電圧／高い電流を放電し、（第２の向きに構成されたスイッチング素子を用いる）逆のクロックサイクル中に複数のコンデンサからの電力を放電する。複数のコンデンサは、複数の長いパワー放射相互接続経路を通過することなく、電流を平面から複数のスピンロジックデバイスへと放電する。本明細書において、他の複数の実施形態が説明される。
【００１７】
例えば、一実施形態は、高電流提供による非常に低い供給電圧を得るべくスイッチングモードの電源（ＳＭＰＳ）を用いる。実施形態は、入手可能な複数の材料およびデバイスの電流密度、抵抗率、およびキャパシタンス要求を満たす（例えば、図７の第３行を参照されたい）。例えば、一実施形態は、広い電流密度（例えば、１００Ａ／ｃｍ２）を提供するが、集積された高キャパシタンス層をＣＭＯＳ積層に実装することにより、低電圧供給（例えば、１２５ｍＶよりも小さい）をなおも提供する。
【００１８】
図２は、本発明の実施形態における高キャパシタンス層（すなわち、パワー平面）を図示する。デバイス部分２００は、パワー平面２０６を含む。パワー平面２０６は、キャパシタンスを提供し、それにより電流は、「平面から」（平面２０６等、水平に配置された平面に対して鉛直に）提供され、例えば、オン・オフチップ電源からチップ上に位置するデバイス（例えば、通常、スピンロジックゲート）へとパワーをルーティングするべく必要とされるパターン化された配線における高い抵抗（例えば、直列抵抗）を回避する。パワー平面２０６は、例えば、層２０６に形成された複数のコンデンサのプレート間に配置された酸化ハフニウム（ＨｆＯ２）、酸化ルテニウム（ＲｕＯ）、酸化モリブデン（ＭｏＯ３）、ＬｉＭｎ２Ｏ４活性炭、複合酸化金属等、１または複数の高Ｋ材料を含む超コンデンサ材料を含み得る（これについては、図３および４に関連して以下に更に論じられる）。
【００１９】
パワー平面２０６は、誘電体層２０５（例えば、酸化物）、ビヨンドＣＭＯＳのデバイス層２０４（例えば、複数のスピンロジックデバイスを含む層、ＳＴＴＲＡＭ等の磁気メモリ等）、誘電体層２０３、グランドまたはシンク平面２０２、および複数のＣＭＯＳ層２０１（例えば、複数のＣＭＯＳトランジスタを生成するべく用いられる）の「上（ｏｎ）」または「上方（ｏｖｅｒ）」に配置される。一実施形態において、平面２０６は、１００のコンデンサ部分を有する１００ｍｍ２の平面をもたらす、１ｃｍの長さ２０７および１ｃｍの幅２０８を含み、これについては、以下に更に説明される。
【００２０】
特に、図２は、層２０４の上の層２０６を示すが、例えば、層２０４は、層２０６の上方または層２０６の横である等、他の複数の向きが可能である（すなわち、システム２００を１８０°または９０°それぞれ回転させる）。
【００２１】
図３は、本発明の実施形態における複数のグランドライン（３０２）および電源ライン（３０３）のアレイを図示する。より具体的には、図面は、区域３１０におけるボックスを示す。これは、１００のコンデンサのうちの１つが存在する場所である（すなわち、図２に示されるように、平面２０６は、本発明の一実施形態において１００のコンデンサを含み得る）。接合部／コンデンサ３１０におけるグランドラインは、図４の層４２０に対応し、接合部／コンデンサ３１０における電源ラインは、図４の層４０３に対応する。絶縁層（図４の層４２１）は、グランドと複数の電源ラインとの間に位置する（図３においては見えない）。一実施形態において、形成されるコンデンサは、供給平面とグランド平面との間の高いｋ材料（図示せず）を有する金属・絶縁体・金属（ＭｉＭ）の超コンデンサである。供給平面ラインおよびグランド平面ラインは、交差し（しかし、互いに直接には接触しない）、ビア形成（例えば、「ドロッピング」）およびより大きな金属層のフィルファクタ（充填率、ｆｉｌｌ  ｆａｃｔｏｒ）を可能にする。従って、ＭｉＭコンデンサは、交点３１０、３１１、３１２、３１３、３１４（および簡潔かつ明確にする目的でラベリングされない多くの他の交点）において形成される。
【００２２】
図４は、本発明の実施形態における、コンデンサベースのパワー分散システムにより集積されたスピンロジックデバイス（例えば、スピンロジックゲートベースのインバータ）を図示する。より具体的には、システム４００は、交点３１０、３１１、３１２、３１３、３１４のいずれかに含まれ得る。換言すれば、図２は、チップの１ｃｍ×１ｃｍ部分を提供する。当該部分は、１００の個別のコンデンサを提供する。各コンデンサは、２つのプレート（絶縁層により底部プレートから分離された上部プレート）を有し、これらは、他の９９のコンデンサのプレートから隔離されている。本明細書において用いられるように、「プレート」は、必ずしも金属プレートではなく、コンデンサの端子またはノードを構成するフィルムもしくは層、またはそれらの一部であってもよい。各コンデンサは、数千のビヨンドＣＭＯＳのロジックデバイスおよび／またはメモリデバイスにパワーを順次に供給し得る。図４は、１００のコンデンサのうち１つのある小さい部分を示す。この小さい部分は、この例において、場合によってはスピンロジックインバータである１つのデバイスにパワーを供給する。勿論、他の複数の実施形態は、１００のコンデンサ／チップまたはチップのセクションに限定されず、当該量より多く、またはより少ない量を含み得る。
【００２３】
より具体的には、システム４００は、コンデンサ用の上部プレート／層４２０、コンデンサ用の絶縁層４２１、およびコンデンサ用の底部プレート／層４０３を含む。これにより、層４２０、４２１、４０３は、コンデンサを生成する。コンデンサは、層４２２に位置する複数のビアにより、電流を磁石４２４、４２５へと放電する。これを行うことにより、層４２３の銅部分４２６、４２７、４２８にスピン分極電流を生成する（これらは、他の複数の実施形態において銅に限定されない）。磁石４２４からの不均衡な量のスピン分極電流（磁石４２５からのスピン分極電流と反対）は、磁石４２５および銅部分４２７、４２８全体で信号の反転を生じさせる（それによりインバータの役割を果たす）。電流は、銅部分４２７からグランド平面４０４と進み得る。グランド平面４０４は、層４３３等と表された金属層に結合される、層４０４（および４３２）により表された複数の一般的なビルドアップ層上に形成され得る。酸化物４３１は、層４２２、４３０、４３４等の複数の層、および銅セクション４２６、４２７、４２８の間に概ね位置する。層４０４は、（基板中のＣＭＯＳベースの複数のトランジスタから形成された）スイッチング素子４３６を含む、ＣＭＯＳ層４３５／基板に結合し得る。図６に関連して以下に更に論じられるスイッチング素子４３６は、（層４２０、４２１、４０３により形成された）ＭｉＭコンデンサを充電および放電する。層４３５は、基板を含み、あるいは基板上に形成され得る。
【００２４】
一実施形態において、基板は、ウェーハの一部としてのバルク半導体材料である。一実施形態において、半導体基板は、ウェーハから個片化されたチップの一部としてのバルク半導体材料である。一実施形態において、半導体基板は、半導体オン・インシュレータ（ＳＯＩ）基板等の絶縁体上に形成された半導体材料である。一実施形態において、半導体基板は、バルク半導体材料上に延在するフィン等、よく知られた構造である。
【００２５】
実施形態４００は、スピンロジックインバータを含むが、他の複数の実施形態は、インバータ、スピンロジックゲート／回路、または更にスピントロンクスメモリに限定されない。しかし、インバータは、例示的な複数の目的で用いられる。
【００２６】
実施形態４００は、１ｍＶ、１０ｍＶ、１００ｍＶ、またはそれ以上で動作し、上述のスピンロジックデバイス（おそらくＳＴＴＲＡＭまたはその他のビヨンドＣＭＯＳのデバイスであり得る）を用いて単一のチップ（例えば、モノリシック基板）上に電源を効果的に集積し得る。集積された電源は、第１のプレート（平面４２０）、誘電体（誘電体４２１）、および第２のプレート（平面４０３）を有するコンデンサを備える。層４０３を層４３３に結合するもの等、複数のビアは、例示的な目的のためのものであり、複数の層がどのように相互接続するかを示す。そのような複数のビアは、本発明の様々な実施形態において除外され得る。更に、例示的な「破線」は、図４の様々な部分において、この図が、専ら単一のデバイス（インバータ）の全体像から取られたシステムの一部であり、平面４０３等の複数の平面は、図４が表示されるページの範囲を越えて続くことがあるというコンセプトをより良く例示するべく示される。
【００２７】
一実施形態において、複数の磁石４２４、４２５は、長さ（Ｌｍ＝５０ｎｍ）、幅（２０ｎｍ）、および高さ／厚さ（Ｔｍ＝３ｎｍ）を有する強磁性体であり得る。銅の長さ４２７は、長さ（Ｌｃ＝１００〜３００ｎｍ）、幅（２０ｎｍ）、および高さ／厚さ（Ｔｍ＝３〜１０ｎｍ）を有し得る。他の複数の実施形態は、そのようには限定されない。
【００２８】
図２に関連して上記したように、一実施形態において、平面２０６は、１００の１ｍｍ×１ｍｍのコンデンサ部分を有する１００ｍｍ２の平面をもたらす１ｃｍの長さ２０７および１ｃｍの幅２０８を含む。複数のコンデンサのこのアレイは、ＭｉＭコンデンサであってもよく、１つの時間間隔（例えば、クロックサイクル）で充電され得る。例えば、複数のコンデンサのいくつかまたは全ては、互いに直列または互いに並列に充電され得る。
【００２９】
パワー分散のための１００の部分に細分化された１Ｗのチップを有する一実施形態は、図７に見られる低電圧、直列抵抗、抵抗率、キャパシタンス、および電流密度の特性を有し得る（電流密度の複数の限度は、例えば、ビア４２９および／または他の複数のビアにより課される）。より具体的には、図７は、第１行において、１Ｖ電圧供給を用いることを例示し、これは、オフチップステップダウンコンバータに結合し、ビヨンドＣＭＯＳのデバイスに対する適切な複数の低電圧要求を生成することを必要とするであろう。第２行は、バッテリ等、１０ｍＶの供給を論じる。しかし、そのようなバッテリは、動作の持続時間（１００ｇで４，０００Ａ時間／ｋｇ）に対してそのような高電流密度および全体的電荷を生成することができない可能性が高いであろう。第３行は、１ボルトの供給が分散されたコンデンサにより１０ｍＶの供給にダウンコンバートされた実施形態（例えば、図４）に対応する。これを行うことにより、１００Ａ／ｃｍ２という受け入れ可能な電流密度を提供し、１００ｇで４，０００Ａ時間／ｋｇまたは１．４ｘ１０６Ｃという過剰電荷等、そのような高密度に対する必要性を除去する。
【００３０】
図５Ａは、本発明の実施形態における、ＳＭＰＳの充電モード構成を図示し、図５Ｂは、電源の放電モード構成を図示する。要素５４０、５４１、５４２は、チップ内の複数の層の間のキャパシタンス（例えば、寄生キャパシタンス）を表す。しかし、コンデンサ５１０、５１１、５１２は、図３のコンデンサ３１０、３１１、３１２に対応する。更に、コンデンサ５１０、５１１、５１２のいずれかは、層４２０、４２１、４０３から構成された図４のコンデンサに対応し得る。図５Ａの構成５００に示されるように、ＳＭＰＳ充電モード中に、コンデンサ５１０、５１１、５１２は、直列で充電される。図５Ｂの構成５００に示されるように、スイッチングメカニズム（回路）は、充電モードから放電モードへとスイッチングする場合に、ＳＭＰＳを直列から並列の接続に変換するように構成され得、これによりコンデンサ５１０、５１１、５１２は、並列で放電される。直列に構成された充電モードは、大きな分圧および倍電流を提供する。例えば、充電構成５００に印加される１Ｖの電源は、１００を超えるコンデンサに分割され、１０ｍＶ／コンデンサを提供し得る。例えば、１Ａの電流の充電に代えて、複数のコンデンサの各々は、１Ａの放電電流を供給し、チップに対して１００Ａの総電流を生成する。更に、パワーが拡張された複数の経路を通過する必要がなく、これに代えて、図４のスピンロジックゲート等、デバイスに対して平面から直接展開されるので、並列に構成された放電モードは、超低直列抵抗を可能にする。
【００３１】
一実施形態において、ＳＭＰＳは、例えば１ＫＨｚ〜１０ＭＨｚの充電サイクルを含み、複数のコンデンサのバンク（例えば、図２の１００のコンデンサ）は、１Ｖまで充電するべく直列に接続される（図５Ａ）。一実施形態において、ＳＭＰＳは、１ＫＨｚ〜１０ＭＨｚの放電サイクルを含み、複数のコンデンサ（各々は１０ｍＶ）は、デバイス層（例えば、図４の層４２３）へと並列に放電される（図５Ｂ）。一実施形態において、無停電電源を保証するべく、複数のオンチップコンデンサの一部（例えば３１０）は、充電モードであり得るが、コンデンサの一部（例えば３１４）は、放電モードであり得る。その後、ＳＭＰＳは、スイッチングされ、電荷および放電モードは、逆にされる。
【００３２】
このように、図５Ａおよび５Ｂは、ＳＭＰＳ全体がスピンロジックデバイス、スピントロンクスメモリ等と共に、どのようにチップ上に位置するかを例示する。ＳＭＰＳは、チップから離れて位置するバッテリと協働し得るが、ＳＭＰＳ自体は、チップ上に位置する。
【００３３】
図６は、本発明の実施形態における、スイッチングモードの電源のスイッチング素子を含む。構成６００は、（図３のコンデンサ３１０、３１１に対応する）コンデンサ６１０、６１１、および複数のスイッチングデバイス（例えばトランジスタ）６５０、６５１、６５２を備える（図４の要素４３６に対応する）スイッチング素子を含む。スイッチング素子は、１Ｖ、１Ａの供給を１０ｍＶ、１００Ａの供給に変換する（すなわち、図７の第１行から図７の第３行に移動する）ＳＭＰＳの実施形態の一部であり、これは、図７の抵抗率およびキャパシタンスの複数の要求（すなわち、第３行に列挙されたもの）を満たす。トランジスタ６５０は、クロック位相中に動作可能であり、トランジスタ６５１、６５２は、逆のＳＭＰＳクロック位相中に動作可能である（例えば、トランジスタ６５０は、ｐＦＥＴであり、トランジスタ６５１、６５２は、ｎＦＥＴであり得る）。
【００３４】
一実施形態は、以下のキャパシタンス／単位面積特性を有し、複数のＣＭＯＳ後のデバイス（例えば、スピンロジックデバイス）と共に動作可能な低い抵抗、低い電源供給を可能にする。
【００３５】
一実施形態において、スピンロジック電圧ＶＳＬ＝０．０１ＶにおいてＰｄ＝１Ｗ／ｃｍ２のパワー要求であり、ＳＭＰＳスイッチング周波数が１０ＭＨｚの場合に面積Ａ＝１ｍｍ２を有するチップに必要とされる総電荷（Ｑ）は、
【数１】
2016517166.tif 000003
であり、式中、
【数２】
2016517166.tif 000004
は、ＳＭＰＳスイッチングの期間（逆周波数）である。
【００３６】
電圧０．０１Ｖにおける有効キャパシタンス／単位面積は、従って、
【数３】
2016517166.tif 000005
である。
【００３７】
必要とされる有効キャパシタンス値は、１０ｎｍの誘電体の厚さ（すなわち、通常の誘電体材料であって、ＨｆＯ２、ＲｕＯ、Ｍ０Ｏ３およびＬｉＭｎ２Ｏ４活性炭等の超キャパシタンスの高いｋ材料ではない）を有する通常のキャパシタンスに対応する。一実施形態は、誘電体の厚さｄ＝１０ｎｍで次式の比誘電率に対する制約を有する。
【数４】
2016517166.tif 000006
これは、比誘電率に対する１つの選択肢である。より高い比誘電率は、複数の層の厚さに対する要求、複数のコンデンサにより占められる面積についての要求を緩和し、またはパワー平面の性能を増大させるのに役立つ。
【００３８】
一実施形態は、所与の比誘電率におけるパワー平面のフィルファクタを含み（例えば、シリカは３．９、ＨｆＯ２は２５）、パワー平面のフィルファクタは、複数のＭｉＭコンデンサに用いられるパワー平面の総面積をチップ面積で割った値である。パワー平面に対するフィルファクタは、次式により与えられる。
【数５】
2016517166.tif 000007
【００３９】
Ｓｉ０２については、値は、ＦＳｉ０２＝２８．９７％であり、ＨｆＯ２については、値は、ＦＨｆｏ２＝４．５２％である。従って、供給平面の複数のフィルファクタは、通常のルーティングまたはビアドロッピングのための金属層の再利用に十分な空間を確保する。
【００４０】
一実施形態は、直列抵抗を含み、それにより、ロジックデバイス層により見られた直列抵抗は、出力におけるＳＭＰＳのソース抵抗である。１０％のフィルファクタにおいて、ビア層／単位チップ面積の直列抵抗は、次式の通りである（ビア抵抗率は、銅の抵抗率の１０倍と仮定される）。
【数６】
2016517166.tif 000008
式中、Ｌはビアの長さである。
【００４１】
複数のビアに対する有効な直列抵抗電圧降下は、０．１６ｎＶである（これは、１０ｍＶ供給と比較して小さい）。Ｖｄｒｏｐ＝１ｍＶの電圧降下において、スイッチ／単位チップ面積の必要とされる総コンダクタンスは、
【数７】
2016517166.tif 000009
である。
【００４２】
複数のパワースイッチングトランジスタ（例えば、トランジスタ６５０、６５１、６５２）は、供給電圧Ｖｄｄ未満の低い抵抗範囲で操作され、複数のトランジスタの抵抗／単位の長さは、次式よりも小さい。
【数８】
2016517166.tif 000010
式中、Ｉｄｓａｔは、ｗｗｗ＊ｉｔｒｓ．ｎｅｔ／Ｌｉｎｋｓ／２０１１ＩＴＲＳ／Ｈｏｍｅ２０１１＊ｈｔｍで入手可能なＩｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓの２０１１年版より採用された。
【００４３】
一実施形態において、Ｇｔｏｔａｌの総コンダクタンスは、チップのゲート長／単位面積が次式のようになることを要求する。
【数９】
2016517166.tif 000011
【００４４】
一実施形態は、１Ｗ／ｃｍ２のパワーバジェットにおける１００ｍｍ２チップにパワーを供給するべく、２１メートルの総パワートランジスタゲート長を用い得る。
【００４５】
一実施形態において、複数のパワートランジスタ（例えば、トランジスタ６５０、６５１、６５２）の面積の端数は、次式の通りである。
【数１０】
2016517166.tif 000012
従って、パワーゲーティングおよび変換の面積オーバーヘッドは、３％よりも小さい。
【００４６】
一実施形態において、ＳＭＰＳにおけるパワー変換損失（入力されたパワーの端数としてのＳＭＰＳの提供出力パワー）は、次式の通りである。
【数１１】
2016517166.tif 000013
換言すれば、
【数１２】
2016517166.tif 000014
であり、ＳＭＰＳのパワー効率性は、次式により与えられる。
【数１３】
2016517166.tif 000015
従って、一実施形態は、２．５％の空中オーバーヘッド（高いｋの誘電体に対する）、１ｍＶの状態降下で２５％のパワー平面の面積フィルファクタ、および４００Ａ／ｃｍ２の電流密度の状態で８５．８８％のパワー変換効率性を有する。直列抵抗降下は、１ｎＶより小さく、それにより、従来の電圧ネットワークにおいて概観された相互接続損失を回避する。
【００４７】
複数の実施形態が多数の異なるタイプのシステムにおいて用いられ得る。例えば、一実施形態において、通信デバイス（例えば、携帯電話、スマートフォン、ネットブック、ノートブック、パーソナルコンピュータ、腕時計、カメラ、およびウルトラブック（登録商標））は、本明細書に説明される様々な実施形態を含むべく、構成され得る。ここで図８を参照すると、本発明の一実施形態によるシステムのブロック図が示される。マルチプロセッサシステム７００はポイントツーポイント相互接続システムであり、ポイントツーポイント相互接続７５０を介して結合される第１のプロセッサ７７０および第２のプロセッサ７８０を含む。プロセッサ７７０および７８０の各々はマルチコアプロセッサであり得る。第１のプロセッサ７７０はメモリコントローラハブ（ＭＣＨ）および複数のポイントツーポイント（Ｐ‐Ｐ）インターフェースを含み得る。第１のプロセッサ７７０は、分散されたコンデンサによるスピンロジックゲートパワーを含み得る。同様に、第２のプロセッサ７８０はＭＣＨおよび複数のＰ−Ｐインターフェースを含み得る。それらのＭＣＨは、それらのプロセッサを、各プロセッサにローカルに取り付けられるメインメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））の複数の部分であり得る各メモリ、すなわちメモリ７３２およびメモリ７３４に結合し得る。第１のプロセッサ７７０および第２のプロセッサ７８０はそれぞれ、Ｐ‐Ｐ相互接続を介してチップセット７９０に結合され得る。チップセット７９０は複数のＰ−Ｐインターフェースを含み得る。更に、チップセット７９０はインターフェースを介して第１のバス７１６に結合され得る。様々な入力／出力（Ｉ／Ｏ）デバイス７１４は、第１のバス７１６を第２のバス７２０に結合するバスブリッジ７１８と共に、第１のバス７１６に結合され得る。一実施形態において、様々なデバイスが第２のバス７２０に結合され得る。それらは例えば、キーボード／マウス７２２、通信デバイス７２６、および、コード７３０を含み得る、ディスクドライブまたは他の大容量ストレージデバイスなどのデータストレージユニット７２８を含む。コードは、メモリ７２８、７３２、７３４、ネットワークを介してシステム７００に結合されるメモリ等を含む１または複数のメモリに含まれ得る。更に、オーディオＩ／Ｏ７２４は第２のバス７２０に結合され得る。
【００４８】
更なる例として、少なくとも１つの機械可読媒体は、コンピューティングデバイス上で実行されることに応答して、コンピューティングデバイスに本明細書において説明される複数の方法のいずれかを実行させる複数の命令を備える。複数の命令を処理するための装置は、本明細書において説明される複数の方法のいずれかの方法を実行するべく構成され得る。そして、装置は本明細書において説明される複数の方法のいずれかを実行するための手段を更に含み得る。
【００４９】
複数の実施形態がコードで実装され得て、複数の命令を実行すべくシステムをプログラムするために用いられ得る複数の命令を格納する機械可読ストレージ媒体上に格納され得る。ストレージ媒体としては、フロッピ（登録商標）ディスク、光ディスク、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、コンパクトディスクリライタブル（ＣＤ−ＲＷ）、および磁気光ディスクを含む任意のタイプのディスク、リードオンリメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）などの半導体デバイス、磁気または光カード、または複数の電子命令を格納するのに適切なその他のタイプの媒体が挙げられ得るが、それらに限定されない。
【００５０】
以下の複数の例は、更なる実施形態に関する。
【００５１】
例１は、複数の供給電圧ラインのアレイを有する供給電圧平面と、複数のグランドラインのアレイを有するグランド平面と、複数の供給電圧ラインおよび複数のグランドラインのアレイから形成される複数のコンデンサのアレイと、複数の供給電圧ラインのアレイに含まれた第１の供給電圧ラインと複数のグランドラインのアレイに含まれた第１のグランドラインとの間の第１の交点で形成される第１のコンデンサと、第１のコンデンサに電気的に結合され、トンネル電界効果トランジスタ、スピントランスファトルク（ＳＴＴ）メモリ、およびスピンロジックデバイスのうち少なくとも１つを含むデバイスと、第１のコンデンサに結合され、スイッチングモードの電源に含まれたスイッチング素子とを備え、第１のコンデンサは、第１の供給電圧ラインの一部を含む第１のプレートと、第１のグランドラインの一部を含む第２のプレートと、第１のプレートと第２のプレートとの間に形成された第１の誘電体とを有し、（ａ）第１のコンデンサを含む複数のコンデンサのアレイ、デバイス、およびスイッチング素子は、全て、単一のモノリシック基板上に形成され、（ｂ）スイッチング素子は、第１のコンデンサを放電し、第１のプレートと第２のプレートとの間の電流をデバイスへと駆動する、装置を含む。
【００５２】
例２において、例１の主題は、任意選択で、複数の供給電圧ラインのアレイに含まれた第２の供給電圧ラインと複数のグランドラインのアレイに含まれた第２のグランドラインとの間の第２の交点に形成された第２のコンデンサを含み得、第２のコンデンサは、第２の供給電圧ラインの一部を含む追加の第１のプレート、第２のグランドラインの一部を含む追加の第２のプレート、および追加の第１のプレートと追加の第２のプレートとの間に形成された第２の誘電体を有し、電源は、充電モード中に互いに直列の第１ノコンデンサおよび第２のコンデンサを充電し、放電モード中に互いに並列の第１のコンデンサおよび第２のコンデンサを放電する。
【００５３】
例３において、例１〜２の主題は、任意選択で、複数のコンデンサのアレイが、複数の金属・絶縁体・金属（ＭｉＭ）コンデンサであることを含み得る。
【００５４】
例４において、例１〜３の主題は、任意選択で、スイッチング素子が、第１のスイッチングデバイス、第２のスイッチングデバイス、および第３のスイッチングデバイスを含み、電源が、第１のクロック位相中に第１のコンデンサを充電し、第１のクロック位相とは逆の第２のクロック位相中に第１のコンデンサを放電し、第１のスイッチングデバイスが、第１のクロック位相中にアクティブであり、第２のスイッチングデバイスおよび第３のスイッチングデバイスが、第２のクロック位相中にアクティブであることを含み得る。
【００５５】
例５において、例１〜４の主題は、任意選択で、電源が、記供給電圧平面に直交する第１のコンデンサを放電し、第１のプレートと第２のプレートとの間の電流をデバイスへと駆動することを含み得る。
【００５６】
例６において、例１〜５の主題は、任意選択で、電源が、供給電圧を１Ｖ超から１５ｍＶ未満に下げ、３８０Ａ／ｃｍ２よりも大きい電流密度に９０Ａよりも大きい電流を供給するステップダウンコンバータであることを含み得る。
【００５７】
例７において、例１〜６の主題は、任意選択で、デバイスを第１のプレートおよび第２のプレートのうち１つに結合する相互接続を含み得、第２のプレートに直交する軸は、第１のプレートおよび第２のプレート、ならびにデバイスと交差する。
【００５８】
例８において、例１〜７の主題は、任意選択で、第１の誘電体が、酸化ハフニウム、酸化ルテニウム、酸化モリブデン、およびＬｉＭｎ２Ｏ４活性炭のうち少なくとも１つを含むことを含み得る。
【００５９】
例９において、例１〜８の主題は、任意選択で、電源の全体が、基板に含まれ、基板から離れて位置するバッテリに結合されることを含み得る。
【００６０】
例１０は、複数の供給電圧ラインを含む供給電圧平面と、複数のグランドラインを含むグランド平面と、複数のコンデンサであって、複数の供給電圧ラインのうち１つから形成された第１の端子、当該複数のグランドラインのうち１つから形成された第２の端子、および複数のコンデンサに含まれたコンデンサに電気的に結合された非ＣＭＯＳベースのデバイスを各々が有する複数のコンデンサとを備え、複数のコンデンサおよびデバイスは、双方とも単一のモノリシック基板上に形成される、装置を含む。
【００６１】
例１１において、例１０の主題は、任意選択で、コンデンサに結合されたスイッチング素子を含み得る。
【００６２】
例１２において、例１０〜１１の主題は、任意選択で、スイッチング素子が、コンデンサを放電し、デバイスを介して第１の端子と第２の端子との間の電流を駆動することを含み得る。
【００６３】
例１３において、例１０〜１２の主題は、任意選択で、スイッチング素子が、コンデンサを放電し、電源からコンデンサへと、かつ第１の端子と第２の端子との間に電流を流す（ｄｒｉｖｅ）ことを含み得る。
【００６４】
例１４において、例１０〜１３の主題は、任意選択で、デバイスが、トンネル電界効果トランジスタ、スピントランスファトルク（ＳＴＴ）メモリ、およびスピンロジックデバイスのうち少なくとも１つであることを含み得る。
【００６５】
例１５は、電圧ラインの一部を含む第１のプレート、グランドラインの一部を含む第２のプレート、および第１のプレートと第２のプレートとの間に形成された誘電体を有するコンデンサと、コンデンサに結合されたスピントロンクスデバイスと、コンデンサに結合され、スイッチングモードの電源に含まれたスイッチ素子とを備え、（ａ）コンデンサ、デバイス、およびスイッチ素子は、全て、単一のモノリシック基板上に形成され、（ｂ）スイッチ素子は、コンデンサを放電し、第１のプレートと第２のプレートとの間の電流をデバイスへと流す、装置を含む。
【００６６】
例１６において、例１５の主題は、任意選択で、追加の電圧ラインの一部を含む追加の第１のプレート、追加のグランドラインの一部を含む追加の第２のプレート、および第１のプレートと第２のプレートとの間に形成された追加の誘電体を有する追加のコンデンサを含み得、電源は、互いに直列の第１のコンデンサおよび第２のコンデンサを充電し、互いに並列の第１のコンデンサおよび第２のコンデンサを放電する。
【００６７】
例１７において、例１５〜１６の主題は、任意選択で、スイッチ素子が、第１のトランジスタおよび第２のトランジスタを有し、電源が、第１のクロック位相中にコンデンサを充電し、第２のクロック位相中にコンデンサを放電し、スイッチデバイスが、第１のクロック位相中にアクティブであり、第２のスイッチデバイスが、第２のクロック位相中にアクティブであることを含み得る。
【００６８】
例１８において、例１５〜１７の主題は、任意選択で、電源が、電圧ラインを含み、供給電圧平面に直交するコンデンサを放電することを含み得る。
【００６９】
例１９において、例１５〜１８の主題は、任意選択で、電源が、供給電圧を１Ｖ超から１５ｍＶ未満に下げ、３８０Ａ／ｃｍ２よりも大きい電流密度に９０Ａよりも大きい電流を供給するステップダウンコンバータであることを含み得る。
【００７０】
例２０において、例１５〜１９の主題は、任意選択で、第２のプレートに直交する軸が第１のプレートおよび第２のプレート、ならびにデバイスを交差することを含み得る。
【００７１】
例２１において、例１５〜２０の主題は、任意選択で、誘電体が、酸化ハフニウム、酸化ルテニウム、酸化モリブデン、およびＬｉＭｎ２Ｏ４活性炭のうち少なくとも１つを含むことを含み得る。
【００７２】
例２２において、例１５〜２１の主題は、任意選択で、電源の全体が、基板に含まれ、基板から離れて位置するバッテリに結合されることを含み得る。
【００７３】
本発明は限定された数の実施形態に関連して説明されたが、当業者であればそれから多数の変形形態および変更形態を理解するであろう。添付の特許請求の範囲が、本発明の真の趣旨および範囲に含まれるそのような全ての変更形態および改変形態を包含することが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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