(57)【要約】【課題】光検出器およびＣＭＯＳデバイスを有する集積光半導体構造物を形成する方法を提供する。【解決手段】光検出器およびＣＭＯＳデバイスを有する集積光半導体構造物を形成する方法は、第１のシリコン・オン・インシュレータ領域上にＣＭＯＳデバイスを形成するステップと、第２のシリコン・オン・インシュレータ領域上にシリコン光導波路を形成するステップと、シリコン光導波路を囲むシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成するステップとを含むことができ、これにより、シャロー・トレンチ・アイソレーションが、第１および第２のシリコン・オン・インシュレータ領域を電気的に隔離する。ＳＴＩ領域の第１の領域内に、第１のゲルマニウム材料が、半導体光導波路の第１の側壁に隣接して堆積される。ＳＴＩ領域の第２の領域内に、第２のゲルマニウム材料を、半導体光導波路の第２の側壁に隣接して堆積することにより、第２の側壁を第１の側壁と対向させる。第１および第２のゲルマニウム材料は、半導体光導波路の第１および第２の側壁からの伝播する光信号をエバネッセントに受け取る活性領域を形成する。【選択図】図２９
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【特許請求の範囲】
【請求項１】
光検出器デバイスおよびＣＭＯＳデバイスを有する集積光半導体構造物を形成する方法であって、
前記ＣＭＯＳデバイスのためのウェル領域を形成するステップと、
前記ウェル領域から前記光検出器デバイスを電気的に隔離するためのアイソレーション領域を形成するステップと、
光信号を伝播させるための半導体光導波路を形成するステップと、
前記アイソレーション領域内で、ゲルマニウム材料を、前記半導体光導波路の対向する側壁の第１の部分に隣接して堆積するステップであって、前記対向する側壁の前記第１の部分が、前記光導波路内の前記伝播する光信号の進行方向と実質的に平行である、前記堆積するステップと
を含み、
前記堆積されるゲルマニウム材料が、前記半導体光導波路構造物の前記対向する側壁の前記第１の部分からの前記伝播する光信号をエバネッセントに受け取るための前記光検出器デバイスの活性領域を形成する、方法。
【請求項２】
前記ウェル領域内のウェル・ドーパントの活性化および前記活性領域を形成する前記堆積されるゲルマニウム材料の結晶化を同時に始めるための、熱アニール・プロセスを実施するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記熱アニール・プロセスが、前記集積光半導体構造物を、約５秒の期間、約１０３０℃の温度に加熱するステップを含む、請求項２に記載の方法。
【請求項４】
前記半導体光導波路の前記対向する側壁の第２の部分の上に、絶縁酸化物充填材料を堆積するステップをさらに含み、前記半導体光導波路がコア領域を構成し、対向する側壁の前記第２の部分の上に堆積される前記絶縁酸化物充填材料がクラッディングを構成する、請求項１に記載の方法。
【請求項５】
前記絶縁酸化物充填材料が二酸化シリコン（ＳｉＯ２）材料から成る、請求項４に記載の方法。
【請求項６】
前記堆積されるゲルマニウム材料が約５０〜２００ｎｍの厚さを備える、請求項１に記載の方法。
【請求項７】
前記対向する側壁の前記第１の部分の上に前記ゲルマニウム材料を堆積する前記ステップが、物理蒸気堆積（ＰＶＤ）プロセス、プラズマ促進化学蒸気堆積（ＰＥＣＶＤ）プロセス、急速熱化学蒸気堆積（ＲＴＣＶＤ）プロセス、および減圧化学蒸気堆積（ＲＰＣＶＤ）プロセスのうちの１つを利用するステップを含む、請求項１に記載の方法。
【請求項８】
前記ゲルマニウム材料を堆積する前記ステップの前に、前記アイソレーション領域内に酸化物ライナを堆積するステップをさらに含み、前記酸化物ライナが前記半導体光導波路の前記対向する側壁の前記第１の部分を、前記隣接する堆積されるゲルマニウム材料から分離する、請求項１に記載の方法。
【請求項９】
前記酸化物ライナが、約２０〜４０ｎｍの厚さを備える、請求項８に記載の方法。
【請求項１０】
前記アイソレーション領域がシャロー・トレンチ・アイソレーション（ＳＴＩ）領域から成る、請求項１に記載の方法。
【請求項１１】
前記半導体光導波路が、埋込酸化物（ＢＯＸ）層の上に配置されるシリコン・オン・インシュレータ（ＳＯＩ）層から形成される、請求項１に記載の方法。
【請求項１２】
前記ＣＭＯＳデバイスがＦＥＴを含む、請求項１に記載の方法。
【請求項１３】
光検出器デバイスおよびＣＭＯＳデバイスを有する集積光半導体構造物を形成する方法であって、
第１のシリコン・オン・インシュレータ領域上に前記ＣＭＯＳデバイスを形成するステップと、
第２のシリコン・オン・インシュレータ領域上にシリコン光導波路を形成するステップと、
前記シリコン光導波路を囲むシャロー・トレンチ・アイソレーション領域を形成するステップであって、前記シャロー・トレンチ・アイソレーションが、前記第１および前記第２のシリコン・オン・インシュレータ領域を電気的に隔離する、前記形成するステップと、
前記シャロー・トレンチ・アイソレーション領域の第１の領域内に、第１のゲルマニウム材料を前記半導体光導波路の第１の側壁に隣接して堆積するステップと、
前記シャロー・トレンチ・アイソレーション領域の第２の領域内に、第２のゲルマニウム材料を前記半導体光導波路の第２の側壁に隣接して堆積するステップであって、前記第２の側壁が前記第１の側壁と対向する、前記堆積するステップと
を含み、
前記堆積される第１および前記堆積される第２のゲルマニウム材料が、前記半導体光導波路の前記第１および前記第２の側壁からの伝播する光信号をエバネッセントに受け取るための前記光検出器デバイスの活性領域を形成する、方法。
【請求項１４】
前記堆積される第１および前記堆積される第２のゲルマニウム材料が、酸化物ライナによって、前記半導体光導波路の前記第１および前記第２の側壁からそれぞれ分離される、請求項１３に記載の方法。
【請求項１５】
前記酸化物ライナが、約２０〜４０ｎｍの厚さを有する酸化物層から成る、請求項１４に記載の方法。
【請求項１６】
前記シャロー・トレンチ・アイソレーション領域が二酸化シリコン（ＳｉＯ２）充填材料から成る、請求項１３に記載の方法。
【請求項１７】
前記堆積される第１および前記堆積される第２のゲルマニウム材料がそれぞれ約５０〜２００ｎｍの厚さを備える、請求項１３に記載の方法。
【請求項１８】
集積光半導体構造物であって、
基板と、
アイソレーション領域と、
前記基板上に配置されるＣＭＯＳデバイスと、
前記基板上に配置され、前記アイソレーション領域により前記ＣＭＯＳデバイスから電気的に隔離される半導体光導波路構造物であって、第１の側壁および前記第１の側壁と対向する第２の側壁を有する、前記半導体光導波路構造物と、
前記アイソレーション領域内に配置される光検出器であって、前記光検出器が第１および第２のゲルマニウム活性領域を有し、前記第１のゲルマニウム活性領域が、前記導波路構造物の前記第１の側壁に隣接して配置され、前記第２のゲルマニウム活性領域が、前記導波路構造物の前記第２の側壁に隣接して配置される、前記光検出器と
を備え、
前記第１および前記第２のゲルマニウム活性領域が、前記半導体光導波路の前記第１および前記第２の側壁からの伝播する光信号をエバネッセントに受け取る、集積光半導体構造物。
【請求項１９】
前記第１のゲルマニウム活性領域が第１の酸化物ライナによって前記半導体光導波路の前記第１の側壁から分離され、前記第２のゲルマニウム活性領域が第２の酸化物ライナによって前記半導体光導波路の前記第２の側壁から分離される、請求項１８に記載の構造物。
【請求項２０】
前記第１および前記第２の酸化物ライナが、それぞれ約２０〜４０ｎｍの厚さを有する酸化物層から成る、請求項１９に記載の構造物。
【請求項２１】
前記シャロー・トレンチ・アイソレーション領域が二酸化シリコン（ＳｉＯ２）充填材料から成る、請求項１８に記載の構造物。
【請求項２２】
前記第１および前記第２のゲルマニウム活性領域が、約５０〜２００ｎｍの厚さを備える、請求項１８に記載の構造物。
【請求項２３】
前記半導体光導波路が、約１５５０ｎｍの波長を有する光信号を伝播させる、請求項１８に記載の構造物。
【請求項２４】
前記半導体光導波路が、約１３１０ｎｍの波長を有する光信号を伝播させる、請求項１８に記載の構造物。
【請求項２５】
集積回路を設計、製作、または試験するため、機械可読媒体中に有形に具現化される設計構造物であって、
基板と、
アイソレーション領域と、
前記基板上に配置されるＣＭＯＳデバイスと、
前記基板上に配置され、前記アイソレーション領域により前記ＣＭＯＳデバイスから電気的に隔離される半導体光導波路構造物であって、第１の側壁および前記第１の側壁と対向する第２の側壁を有する、前記半導体光導波路構造物と、
前記アイソレーション領域内に配置される光検出器であって、前記光検出器が第１および第２のゲルマニウム活性領域を有し、前記第１のゲルマニウム活性領域が、前記導波路構造物の前記第１の側壁に隣接して配置され、前記第２のゲルマニウム活性領域が、前記導波路構造物の前記第２の側壁に隣接して配置される、前記光検出器と
を備え、
前記第１および前記第２のゲルマニウム活性領域が、前記半導体光導波路の前記第１および前記第２の側壁からの伝播する光信号をエバネッセントに受け取る、設計構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、詳細には、集積光半導体デバイスに関する。
【背景技術】
【０００２】
高速スイッチングにおける光デバイスおよびデータ通信における送受信デバイスを両方使用することは、単一の集積デバイス内で光および電気信号を両方とも処理する利点を強調する少しの例にすぎない。例えば、集積光デバイスは、単一の基板上に製造することができる、光検出器およびＣＭＯＳタイプのデバイスを両方含む場合がある。そのため、１つのタイプのデバイス（すなわち、光デバイス）の製造を行うとき、他のデバイス・タイプ（すなわち、ＣＭＯＳデバイス）は、影響を被る可能性がある。各タイプのデバイス（すなわち、光／ＣＭＯＳデバイス）に対応する異なる製造プロセスに付随する悪影響を低減することに加えて、集積光半導体デバイス構造物内で、デバイス性能を高めることを容易にすることが望ましい場合がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
したがって、とりわけ、集積光デバイス内で、向上した性能特性を有する光検出器デバイス構造物を製造することが有利となる場合がある。
【課題を解決するための手段】
【０００４】
少なくとも１つの例示の実施形態によれば、光検出器デバイスおよびＣＭＯＳデバイスを有する集積光半導体構造物を形成する方法は、ＣＭＯＳデバイスのためのウェル領域を形成するステップと、ウェル領域から光検出器デバイスを電気的に隔離するためのアイソレーション領域を形成するステップと、光信号を伝播させるための半導体光導波路を形成するステップとを含むことができる。アイソレーション領域内で、ゲルマニウム材料を、半導体光導波路の対向する側壁の第１の部分に隣接して堆積することにより、対向する側壁の第１の部分を光導波路内の伝播する光信号の進行方向と平行にする。堆積されたゲルマニウム材料は、半導体光導波路構造物の対向する側壁の第１の部分からの伝播する光信号をエバネッセントに（evanescently）受け取るための光検出器デバイスの活性領域を形成することができる。
【０００５】
少なくとも１つの他の例示の実施形態によれば、光検出器デバイスおよびＣＭＯＳデバイスを有する集積光半導体構造物を形成する方法は、第１のシリコン・オン・インシュレータ領域上にＣＭＯＳデバイスを形成するステップと、第２のシリコン・オン・インシュレータ領域上にシリコン光導波路を形成するステップと、シリコン光導波路を囲むシャロー・トレンチ・アイソレーション領域を形成するステップとを含むことができ、これにより、シャロー・トレンチ・アイソレーションが、第１および第２のシリコン・オン・インシュレータ領域を電気的に隔離する。シャロー・トレンチ・アイソレーション領域の第１の領域内に、第１のゲルマニウム材料を、半導体光導波路の第１の側壁に隣接して堆積することができる。また、シャロー・トレンチ・アイソレーション領域の第２の領域内に、第２のゲルマニウム材料を、半導体光導波路の第２の側壁に隣接して堆積することにより、第２の側壁を第１の側壁と対向させる。堆積された第１および堆積された第２のゲルマニウム材料は、半導体光導波路の第１および第２の側壁からの伝播する光信号をエバネッセントに受け取るための光検出器デバイスの活性領域を形成する。
【０００６】
少なくとも１つの他の例示の実施形態によれば、集積光半導体構造物は、基板と、アイソレーション領域と、基板上に配置されるＣＭＯＳデバイスと、基板上に配置され、アイソレーション領域によりＣＭＯＳデバイスから電気的に隔離される半導体光導波路構造物とを含むことができる。半導体光導波路構造物は、第１の側壁、および第１の側壁に対向する第２の側壁を含む。光検出器は、アイソレーション領域内に配置され、第１および第２のゲルマニウム活性領域を含む。第１のゲルマニウム活性領域は、導波路構造物の第１の側壁に隣接して配置され、第２のゲルマニウム活性領域は、導波路構造物の第２の側壁に隣接して配置される。第１および第２のゲルマニウム活性領域は、半導体光導波路の第１および第２の側壁からの伝播する光信号をエバネッセントに受け取る。
【０００７】
少なくとも１つの他の例示の実施形態によれば、集積回路を設計、製作、または試験するため、機械可読媒体中に有形に具現化される設計構造物が提供される。設計構造物は、基板と、アイソレーション領域と、基板上に配置されるＣＭＯＳデバイスと、基板上に配置され、アイソレーション領域によりＣＭＯＳデバイスから電気的に隔離される半導体光導波路構造物とを含むことができる。半導体光導波路構造物は、第１の側壁、および第１の側壁に対向する第２の側壁を含む。光検出器は、アイソレーション領域内に配置され、第１および第２のゲルマニウム活性領域を含む。第１のゲルマニウム活性領域は、導波路構造物の第１の側壁に隣接して配置され、第２のゲルマニウム活性領域は、導波路構造物の第２の側壁に隣接して配置される。第１および第２のゲルマニウム活性領域は、半導体光導波路の第１および第２の側壁からの伝播する光信号をエバネッセントに受け取る。
【図面の簡単な説明】
【０００８】
【図１】例示の実施形態による、シード・ウィンドウを含む、集積光半導体デバイス構造物の平面図である。
【図２】例示の実施形態による、図１の集積光半導体デバイス構造物の、シード・ウィンドウが除去された平面図である。
【図３】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図４】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図５】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図６】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図７】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図８】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図９】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１０】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１１】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１２】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１３】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１４】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１５】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１６】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１７】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１８】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図１９】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２０】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２１】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２２】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２３】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２４】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２５】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２６】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２７】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２８】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図２９】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図３０】例示の実施形態による、図１および図２の集積光半導体デバイス構造物の製造に対応する断面図である。
【図３１】例示の実施形態による、半導体設計、製作、または試験あるいはその組合せで使用される設計プロセスの流れ図である。
【発明を実施するための形態】
【０００９】
図は、必ずしも原寸に比例しない。図は、単に概略図であって、本発明の特定のパラメータを表現する意図はない。図は、本発明の単に典型的な実施形態を描くことを意図している。図中では、同様の番号は、同様の要素を表す。
【００１０】
以下は、集積光半導体デバイス構造物および対応する製造プロセスの例示の実施形態を記載しており、当該集積光半導体デバイス構造物は、光検出器デバイスを１つまたは複数の隣接するＣＭＯＳデバイスから電気的に隔離する、シャロー・トレンチ・アイソレーション（ＳＴＩ）領域内に作られた、埋込導波路光検出器デバイスを含む。
【００１１】
特に、以下の構造物およびプロセスは、例えば、ゲルマニウム（Ｇｅ）光検出器などの光デバイスおよびＦＥＴなどのＣＭＯＳデバイスの両方を含む、ＣＭＯＳ集積ナノフォトニクス・デバイスの例示の実施形態を提供することができる。ＣＭＯＳ集積ナノフォトニック回路内で、ゲルマニウムまたはＩＩＩ−Ｖ族化合物などの結晶性材料を、それらの高い量子効率に基づいて、光検出器構成要素の活性要素として利用することができる。急速溶融成長技法を使用して、膜（例えば、ゲルマニウム）は、物理蒸気堆積（ＰＶＤ）、減圧化学蒸気堆積（ＲＰＣＶＤ）、プラズマ促進化学蒸気堆積（ＰＥＣＶＤ）、および急速熱化学蒸気堆積（ＲＴＣＶＤ）などの技法を使用して、アモルファス状態で低温で堆積し、後で熱的に結晶化することができる。単結晶ゲルマニウム（Ｇｅ）活性領域を作り出すために、例えば、堆積されたアモルファス状態ゲルマニウム膜は、ゲルマニウム膜が堆積される半導体ウェハを、摂氏約１１００度（℃）に加熱することにより結晶化することができる。およそ９４０℃で、ゲルマニウム膜は、固体状態から液体状態に転換する。後の冷却ステージ期間に、液体ゲルマニウムは、例えば、光検出器活性領域を形成するため、単結晶ゲルマニウム材料として固体に再転換する。
【００１２】
図１は、１つの例示の実施形態による、シード・ウィンドウ１０２を含む、集積光半導体デバイス構造物１００Ａの平面図である。描かれるように、光検出器構造物１０４は、対向する側壁１１０ａおよび１１０ｂを有する半導体導波路構造物または導波路構造物１０８に隣接して形成される、対向する側部１０６ａ、１０６ｂを含むことができる。したがって、光検出器構造物１０４の側部１０６ａは、導波路構造物１０８の側壁１１０ａに隣接する。また、光検出器構造物１０４の側部１０６ｂは、導波路構造物１０８の側壁１１０ｂに隣接する。光信号（例えば、波長１３１０ｎｍまたは１５５０ｎｍ）が矢印Ｘの向きに沿って導波路構造物１０８内を伝播するとき、光信号は、導波路構造物１０８に対応する対向する側壁１１０ａおよび１１０ｂの第１の部分Ｐ１を介して、光検出器構造物１０４の対向する側部１０６ａおよび１０６ｂにそれぞれエバネッセントに結合される。光検出器構造物１０４の端部１０６ｃは、導波路構造物１０８の端壁１１０ｃに当接し、光検出器構造物１０４の対向する側部１０６ａ、１０６ｂを結合することができる。側部１０６ａ、１０６ｂおよび端部１０６ｃは、光検出器構造物１０４のゲルマニウム活性領域を形成することができる。光検出器構造物１０４の側部１０６ａ、１０６ｂおよび端部１０６ｃは、集積光半導体デバイス構造物１００ＡのＳＴＩ領域１１４内に形成される。図示されるように、活性領域１１６ａおよび１１６ｂを利用して、１つまたは複数のＦＥＴトランジスタ・デバイス（図示せず）などのＣＭＯＳデバイスを製造することができ、ここで、活性領域１１６ａ、１１６ｂは、ＳＴＩ領域１１４を介して、光検出器構造物１０４および導波路構造物１０８から電気的に隔離される。
【００１３】
光検出器構造物１０４のゲルマニウム活性領域を形成する期間に、シード・ウィンドウ１０２は、堆積されるゲルマニウム膜材料と導波路構造物１０８のシリコン材料との間の接触を確立することを容易にする。この接触は、上記の結晶化プロセス期間に、ゲルマニウム膜が導波路構造物１０８のシリコン材料をシード層として利用することを可能にする。その結果、結晶化されると、側部１０６ａ、１０６ｂおよび端部１０６ｃを含むゲルマニウム活性領域が形成される。
【００１４】
光導波は、第１の屈折率を有するコアとして働く導波路構造物１０８、および第２の屈折率を有するクラッディングとして機能し、Ｃｃｌにより規定される、取り囲むＳＴＩ材料に基づいて提供することができる。第１の屈折率と第２の屈折率の間の関係は、導波路構造物１０８の対向する側壁１１０ａ、１１０ｂの第２の部分Ｐ２において、光信号がコア内で内部的に導かれ、クラッディング（すなわち、Ｃｃｌ）内に光がほとんどまたは全くリークしないようなものであってよい。しかし、光検出器構造物１０４の側部１０６ａ、１０６ｂは、クラッディングとして働くＳＴＩ材料のライナ１１５を介して導波路構造物１０８の側壁１１０ａ、１１０ｂに隣接し、そのため、光は、導波路構造物１０８のコアとして働く部分Ｐ１から側部１０６ａ、１０６ｂの中にエバネッセントに結合される。
【００１５】
図２の集積光半導体デバイス構造物１００Ｂを参照すると、とりわけ、シード・ウィンドウ１０２（図１）を実現するために使用される光検出器構造物１０４の端部１０６ｃ（図１）を除去することができる。
【００１６】
図３〜図３０は、例示の実施形態による、図１の集積光半導体デバイス構造物１００Ａの製造に対応する断面図である。特に、図３〜図３０は、ＦＥＴトランジスタなどのＣＭＯＳデバイスから光検出器を電気的に隔離するために利用されるＳＴＩ領域内に光検出器などの光デバイスを形成するための、集積光半導体デバイス・プロセスを図示する。図（すなわち、図３〜図３０）は、図１の軸Ａ−Ａ’および軸Ｂ−Ｂ’に沿った、２つの断面図を含む。例えば、図３は、図１の軸Ａ−Ａ’にわたる半導体構造物の断面図であり、一方図４は、図１の軸Ｂ−Ｂ’にわたる同じ半導体構造物の断面図である。
【００１７】
図３は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２００の断面図を指す。描かれるように、集積光半導体構造物２００は、シリコン基板またはＳｉ基板２０２、Ｓｉ基板２０２上に形成される埋込酸化物層またはＢＯＸ層２０４、およびＢＯＸ層２０４上に形成される導波路構造物１０８に対応するシリコン・オン・インシュレータ領域またはＳＯＩ領域２０６を含む。ＳＯＩ領域２０６は、光タイプ・デバイス構造物（例えば、シリコン光導波路）およびＣＭＯＳタイプ・デバイス構造物（例えば、ＦＥＴトランジスタ・デバイス）の両方を作るための、活性（Ｒｘ）領域として利用することができる。ＳＯＩ領域２０６は、例えば、光の波長１５５０ｎｍについては２２０ｎｍ、光の波長１３１０ｎｍについては１７０ｎｍの、Ｔｔｈにより規定される厚さを有することができる。シリコン窒化物層またはＳｉ３Ｎ４層２０８は、例えば、後のプロセス・ステップ期間の、ポリッシュ・ストップとして働くために、ＳＯＩ領域２０６上に堆積することができる。約２０〜４０ｎｍの厚さを有する酸化物層２１０は、ＢＯＸ層２０４上の部分２１２、ＳＯＩ領域の部分２１４、およびシリコン窒化物層２０８上に堆積される。部分２１２は、ＢＯＸ層２０４上に配置されるＳＯＩ層（図示せず）の、フォト・リソグラフィのパターン形成およびドライ・エッチング（例えば、ＲＩＥエッチング）により形成することができる。後のフォト・リソグラフィのパターン形成および部分的なドライ・エッチング（例えば、ＲＩＥエッチング）プロセスは、ＳＯＩ領域２０６の部分２１４を次いで形成するために実行することができる。ＳＯＩ層の部分的なエッチングに基づいて、部分２１４は、約５０ｎｍの厚さを有するステップ形状に作られる。後のプロセス・ステップで、部分２１４を利用して、光検出器構造物１０４の活性領域を形成するために使用される、堆積されるゲルマニウム材料の結晶化のためのシード・ウィンドウを形成することができる（図１）。
【００１８】
図４は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２００の断面図を指す。描かれるように、Ｂ−Ｂ’に沿っても、集積光半導体構造物２００は、Ｓｉ基板２０２、Ｓｉ基板２０２上に形成されるＢＯＸ層２０４、およびＢＯＸ層２０４上に形成されるＳＯＩ領域２０６を含む。Ｂ−Ｂ’に沿った、図示されるＳＯＩ領域２０６は、導波路構造物１０８ならびに活性領域１１６ａおよび１１６ｂの両方を含む。シリコン窒化物層またはＳｉ３Ｎ４層２０８は、ＳＯＩ領域２０６の、導波路構造物１０８および活性領域１１６ａ、１１６ｂの上に堆積される。示されるように、酸化物層２１０は、シリコン窒化物層またはＳｉ３Ｎ４層２０８およびＳＯＩ領域２０６の表面Ｓの上に堆積される。あるいは、光導波路に接する、後に光検出器領域になる領域について、ＢＯＸ層２０４の上面Ｓｂｏｘ上でエッチングを停止させるべく、ＳＴＩ領域２０１を形成するように、ＳＯＩ領域２０６をエッチングすることができる。
【００１９】
図５は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２１５の断面図を指す。集積光半導体構造物２１５は、集積光半導体構造物２００の上に、反射防止コーティング２１８およびパターン形成されたフォトレジスト層２２０を堆積することにより形成することができる。反射防止コーティング２１８を、集積光半導体構造物２００（図３）の上に堆積して、フォトレジスト層を受けるための平坦な面を作ることができ、次いでフォトレジスト層をパターニングすることによって、パターン形成されたフォトレジスト層２２０を作る。パターン形成されたフォトレジスト層２２０中の開口２２２は、上記のシード・ウィンドウ１０２（図１）を形成するために利用される。
【００２０】
図６は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２１５の断面図を指す。描かれるように、堆積された反射防止コーティング２１８は、導波路構造物１０８ならびに活性領域１１６ａおよび１１６ｂの両方を共形的にカバーする。
【００２１】
図７は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２２５の断面図を指す。集積光半導体構造物２２５は、パターン形成されたフォトレジスト層２２０を介して、集積光半導体構造物２１５（図５）の酸化物層２１０（図５）をエッチングすることにより形成することができる。描かれるように、開口２２２内で、酸化物層２１０（図５）は、シリコン窒化物層２０８およびシリコン領域２２８に対して選択的にエッチング（例えば、ＲＩＥエッチング）することができる。したがって、酸化物層２１０（図５）の点線の領域２３０、２３２のみがエッチング除去されて、パターン形成されたフォトレジスト層２２０により保護される酸化物領域２３４および２３６を残す。点線の領域２３２から酸化物を除去することにより、後のゲルマニウム堆積プロセス期間に、堆積されるアモルファス・ゲルマニウム材料がシリコン領域２２８と接触し、Ｇｅシード層を作り出す。
【００２２】
図８は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２２５の断面図を指す。描かれるように、堆積された反射防止コーティング２１８は、導波路構造物１０８ならびに活性領域１１６ａおよび１１６ｂの両方を共形的にカバーする。
【００２３】
図９は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２３５の断面図を指す。集積光半導体構造物２３５は、反射防止コーティング２１８（図７）およびパターン形成されたフォトレジスト層２２０（図７）が取り除かれた後、集積光半導体構造物２２５（図７）の上にゲルマニウム材料層２３６を堆積することにより形成することができる。ゲルマニウム材料層２３６は、ＰＶＤ、ＰＥＣＶＤ、ＲＴＣＶＤ、またはＲＰＣＶＤ堆積法を使用して堆積することができる。ゲルマニウム材料の堆積された層の厚さは、約５０〜２００ｎｍであってよい。光検出器活性領域を形成するため、ゲルマニウムの代わりに、ＩＩＩ−Ｖ族材料などの他の材料を使用できることが理解できよう。
【００２４】
図１０は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２３５の断面図を指す。描かれるように、堆積されたゲルマニウム材料層２３６は、導波路構造物１０８ならびに活性領域１１６ａおよび１１６ｂの両方を共形的にカバーする。
【００２５】
図１１は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２４０の断面図を指す。集積光半導体構造物２４０は、集積光半導体構造物２３５（図９）の堆積されたゲルマニウム材料層２３６の上に、別の反射防止コーティング２４２を堆積することにより形成することができる。次いで、フォトレジスト２４４のパターン形成された層が、堆積された反射防止コーティング２４２の上に形成される。描かれるように、フォトレジスト２４４は、開口２４６を含むことができる。
【００２６】
図１２は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２４０の断面図を指す。描かれるように、堆積された反射防止コーティング２４２およびフォトレジスト２４４のパターン形成された層は、導波路構造物１０８ならびに活性領域１１６ａおよび１１６ｂの両方の上に配置される堆積されたゲルマニウム材料層２３６を共形的にカバーする。
【００２７】
図１３は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２４５の断面図を指す。集積光半導体構造物２４５は、フォトレジスト２４４の開口２４６を介して、集積光半導体構造物２４０をエッチングすることにより形成することができる。描かれるように、２４８で示されるような反射防止コーティング２４２、および２５０で示されるようなゲルマニウム材料層２３６の領域がエッチング除去される。かくして、例えば、ＦＥＴ、他のＣＭＯＳデバイス、光変調器、または他の光タイプのデバイスを後で製造するために、集積光半導体構造物２４５の場所を保つため、Ｇｅ材料は、集積光半導体構造物２４５の光検出器でない区域から除去される。
【００２８】
図１４は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２４５の断面図を指す。描かれるように、堆積された反射防止コーティング２４２およびフォトレジスト２４４のパターン形成された層は、導波路構造物１０８ならびに活性領域１１６ａおよび１１６ｂの両方の上に配置される堆積されたゲルマニウム材料層２３６を共形的にカバーしたままである。
【００２９】
図１５は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２５５の断面図を指す。集積光半導体構造物２５５は、集積光半導体構造物２４５（図１３）から、反射防止コーティング２４２（図１３）およびフォトレジスト２４４（図１３）のパターン形成された層を取り除くことにより形成することができる。図１６にも描かれるように、反射防止コーティング２４２（図１３）およびフォトレジスト２４４（図１３）のパターン形成された層は、ゲルマニウム材料層２３６の上から除去される。フォトレジスト２４４（図１３）および反射防止コーティング２４２（図１３）は、下にあるＧｅ層を取り除くことを避けるため、例えば、酸素（Ｏ２）プラズマ・ストリップと、その後に続くＤＨＦ（希釈ＨＦ酸）プロセスを使用して除去することができる。
【００３０】
図１７は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２６０の断面図を指す。集積光半導体構造物２６０は、集積光半導体構造物２５５（図１５）の上に、二酸化シリコン（ＳｉＯ２）材料などの厚い酸化物充填物２６２を堆積することにより形成することができる。堆積される酸化物充填物２６２は、約３０００〜６０００オングストローム（Å）の範囲の厚さを有してよい。例えば、厚い酸化物充填物２６２は、高密度プラズマ（ＨＤＰ）堆積プロセスを使用して堆積することができる。
【００３１】
図１８は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２６０の断面図を指す。描かれるように、厚い酸化物充填物２６２は、シャロー・トレンチ・アイソレーション領域１１４（図１も参照）内で利用される電気的な絶縁材料として働くことができ、これは、活性領域１１６ａ、１１６ｂと導波路構造物１０８を電気的に隔離する。以下の段落で記載される、後の処理ステップでは、光検出器を、導波路構造物１０８の対向する側壁に隣接して形成することができる。したがって、厚い酸化物充填物２６２（例えば、ＳｉＯ２）は、形成される光検出器を、活性領域１１６ａ、１１６ｂを使用して作られる任意の他のデバイス（例えば、ＣＭＯＳ  ＦＥＴ）からも隔離する。
【００３２】
図１９は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２６５の断面図を指す。集積光半導体構造物２６５は、化学的機械的研磨（ＣＭＰ）を使用して集積光半導体構造物２６０を平坦化することにより形成することができる。描かれるように、シリコン窒化物層２０８の上に配置された、酸化物充填物２６２（図１７）全体、ゲルマニウム材料層２３６（図１７）、および酸化物層２１０（図１７）は除去される。ＣＭＰプロセス期間に、シリコン窒化物層２０８の表面上に残余材料が残らないことを確実にするため、シリコン窒化物層２０８のおよそ１０〜２０％も除去する場合がある。また、酸化物充填物２６２（図１７）の一部およびゲルマニウム材料層２３６（図１７）の一部を含む領域２６１（図１７）は、ＣＭＰプロセス期間に除去される。かくして、ＣＭＰプロセス後に、Ｇｅ領域２６８ａ〜２６８ｃおよび酸化物充填物２６６が残る。
【００３３】
図２０は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２６５の断面図を指す。描かれるように、ＣＭＰプロセス後に、酸化物充填物２６２は、シリコン窒化物層２０８上に残らない。また、残っているＧｅ領域２６８ａ〜２６８ｂは、それぞれ、ＳＴＩ領域１１４の残っている酸化物充填物２６６により囲まれる。Ｇｅ領域２６８ａと導波路構造物１０８の側壁１１０ａの間に配置される、残っている酸化物充填物２６６の一部２６９ａは、酸化物ライナ２７１ａを含む。同様に、Ｇｅ領域２６８ｂと導波路構造物１０８の側壁１１０ｂの間に配置される、残っている酸化物充填物２６６の一部２６９ｂは、酸化物ライナ２７１ｂを含む。かくして、動作時に、光信号は、導波路構造物１０８から、酸化物ライナ２７１ａおよび２７１ｂを介して、隣接するＧｅ領域２６８ａおよび２６８ｂにそれぞれ結合される。Ｇｅ領域２６８ａ〜２６８ｂとシリコンの導波路構造物１０８の間に配置されて存在する酸化物ライナ２７１ａおよび２７１ｂは、Ｇｅ領域２６８ａ〜２６８ｂからのゲルマニウムが導波路構造物１０８のシリコンと混合することを回避することを容易にすることができる。例えば、そのような混合の１つの影響は、光検出器構造物１０４（図１参照）の活性領域を形成する、Ｇｅ領域２６８ａ〜２６８ｂの応答性を減少させることである。かくして、酸化物ライナ２７１ａ、２７１ｂは、混合を低減する一方、導波路構造物からＧｅ領域２６８ａ〜２６８ｂへの光信号のエバネッセント結合を可能にする。
【００３４】
図２１は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２７０の断面図を指す。集積光半導体構造物２７０は、凹領域２７２を作ることにより形成することができる。凹領域２７２は、集積光半導体構造物２６５（図１９）に対応する、Ｇｅ領域２６８ｃ（図１９）の部分２７３（図１９）をエッチング（例えば、ＲＩＥエッチング）することにより形成することができる。凹領域２７２の凹部深さは、Ｇｅ領域２６８ｃ（図１９）の厚さＴｔｈ（図１９）の約２０〜３０％であってよい。
【００３５】
図２２は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２７０の断面図を指す。描かれるように、凹領域２７４ａおよび２７４ｂは、集積光半導体構造物２６５（図２０）に対応する、Ｇｅ領域２６８ａおよび２６８ｂ（図２０）のそれぞれの部分２７６ａおよび２７６ｂ（図２０）をエッチング（例えば、ＲＩＥエッチング）することにより形成することができる。図２１および図２２に描かれるように、凹所を形成した後に、Ｇｅ領域２７８ａ〜２７８ｃが形成される。
【００３６】
図２３は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２７５の断面図を指す。図２４は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２７５の断面図を指す。図２３および図２４に描かれるように、集積光半導体構造物２７５は、凹領域２７２、２７４ａ、および２７４ｂを、シリコン窒化物充填材料２７９、２８１ａ、および２８１ｂでそれぞれ充填することにより、形成することができる。
【００３７】
図２５は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２８０の断面図を指す。集積光半導体構造物２８０は、リン酸（Ｈ３ＰＯ４）を使用して、集積光半導体構造物２７５（図２３）のシリコン窒化物層２０８、シリコン窒化物充填材料２７９（図２３）を取り除くことにより形成することができる。図２５に描かれるように、シリコン窒化物充填材料２７９（図２３）が酸化物充填物２６６の上から除去されている範囲まで、窒化物ストリッピング・プロセスが実施される。しかしながら、洗浄などの後の製造プロセスからゲルマニウム材料を保護するべく、シリコン窒化物プラグ２８２ｃがその上に残り、Ｇｅ領域２７８ｃの封止を容易にする。
【００３８】
図２６は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２８０の断面図を指す。描かれるように、シリコン窒化物充填材料２７４ａおよび２７４ｂ（図２４）の上層が、酸化物充填物２６６の部分Ｐの上面から除去される範囲まで、窒化物ストリッピング・プロセスが実施される。パッド酸化物層２０９は、シリコン窒化物と比較して、リン酸中でエッチング速度を非常に遅くすることができ、したがって、パッド酸化物層２０９は、上記の、リン酸中の窒化物ストリッピング・プロセス期間の、エッチング・ストップをもたらす。図示されないが、全ての図で、パッド酸化物層２０９は、パッド窒化物層２０８とＳＯＩ領域２０６の間に挟まれてよい。パッド酸化物層２０９は、約３０〜２００Åの間の厚さを有してよい。図示されるように、洗浄などの後の製造プロセスからゲルマニウム材料を保護するべく、シリコン窒化物プラグ２８２ａおよび２８２ｂが上に残り、Ｇｅ領域２７８ａおよび２７８ｂの封止をそれぞれ容易にする。
【００３９】
現在のプロセス・ステージで、ＦＥＴトランジスタ２９１（図２９）などのＣＭＯＳデバイスのウェル領域２９２（図２９）内に、ドーパント注入（例えば、Ｎウェル領域にリン、またＰウェル領域にボロン）を導入することができる。ウェル領域２９２（図２９）内のウェル・ドーパントの活性化および光検出器活性領域を形成することができるＧｅ領域２７８ａ〜２７８ｃの結晶化の両方を同時に始めるために、熱アニール・プロセスを実行することができる。例えば、熱アニール・プロセスは、集積光半導体構造物２８０を、およそ５秒の期間、約１０３０℃の温度に加熱することを含むものであってよい。
【００４０】
図２７は、図１の軸Ａ−Ａ’に沿った集積光半導体構造物２８５の断面図を指す。集積光半導体構造物２８５は、例えば、ウェットまたはドライ・エッチング・プロセスを使用して、集積光半導体構造物２８０（図２５）から、シリコン窒化物プラグ２８２ｃ（図２５）およびシリコン窒化物プラグ２８２ｃ（図２５）の下にあるＧｅ領域２８３（図２５）を除去することにより形成することができる。シリコン窒化物プラグ２８２ｃ（図２５）およびＧｅ領域２８３（図２５）が除去されると、ポリシリコン、スペーサ酸化物、またはスペーサ窒化物などの充填材料２９４を、導波路構造物１０８とＧｅ領域２８６の間に位置する開口（図示せず）内に堆積することができる。かくして、ゲルマニウムが導波路構造物１０８のシリコン材料と接触するシード・ウィンドウは、ここで除去され、その跡が充填される（図２も参照）。
【００４１】
図２８は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２８５の断面図を指す。描かれるように、Ｇｅ領域２７８ａは、導波路構造物１０８に隣接し、シリコン窒化物プラグ２８２ａおよびＳＴＩ領域１１４に対応する酸化物充填物２６６により封止される。同様に、Ｇｅ領域２７８ｂも導波路構造物１０８に隣接し、シリコン窒化物プラグ２８２ｂおよびＳＴＩ領域１１４に対応する酸化物充填物２６６により封止される。
【００４２】
図２９は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２９０の断面図を指す。ＣＭＯＳ  ＦＥＴトランジスタ２９１は、光検出器デバイスに隣接して形成され、光検出器デバイスはＧｅ領域２７８ａおよび２７８ｂを含み、ここで、Ｇｅ領域２７８ａ、２７８ｂは導波路構造物１０８によって横方向にずらされる。描かれる例示の実施形態では、形成されるＣＭＯＳ  ＦＥＴトランジスタ２９１は、ゲート誘電体２１３、ポリシリコン・ゲート電極２１７、スペーサ酸化物領域２１９、スペーサ窒化物領域２２１、ソース／ドレイン領域またはＳ／Ｄ領域２９４ａ、２９４ｂ、ならびにハローおよびエクステンション・インプラント（図示せず）を含むことができる。ＦＥＴトランジスタ２９１のウェル領域２９２およびＳ／Ｄ領域２９４ａ、２９４ｂは、シリコン・オン・インシュレータ領域またはＳＯＩ領域２０６上の活性領域１１６ｂ内に形成することができる。シリコン窒化物２９６のリソグラフィ的にパターン形成されエッチングされた層は、Ｇｅ領域２７８ａおよび２７８ｂをそれぞれ有する光検出器領域２９７ａおよび２９７ｂの上に形成することができる。シリコン窒化物２９６のパターン形成された層は、Ｓ／Ｄ領域２９４ａ、２９４ｂおよびゲート電極２１７上の、シリサイド領域２９８ａ、２９８ｂおよび２９８ｃそれぞれの形成から、光検出器領域２９７ａ、２９７ｂを保護することができる。
【００４３】
図３０は、図１の軸Ｂ−Ｂ’に沿った集積光半導体構造物２９５の断面図を指す。集積光半導体構造物２９５は、集積光半導体構造物２９０（図２９）の光検出器領域２９７ａ、２９７ｂ、およびＣＭＯＳ  ＦＥＴトランジスタ２９１の電気的接点を作ることにより形成することができる。描かれるように、集積光半導体構造物２９５は、集積光半導体構造物２９０（図２９）の上に層間誘電体材料２２３を堆積することにより形成することができる。層間誘電体材料２２３は、例えば、５０００〜１０，０００ÅのＢＰＳＧ材料を含むことができる。接点２９９ａ〜２９９ｅは、層間誘電体材料２２３の中にエッチングすることにより形成することができる。例えば、接点２９９ａは光検出器領域２９７ａのＧｅ領域２７８ａと電気的な導電接続を確立し、接点２９９ｂは光検出器領域２９７ｂのＧｅ領域２７８ｂと電気的な導電接続を確立し、接点２９９ｃはＳ／Ｄ領域２９４ａのシリサイド領域２９８ａと電気的な導電接続を確立し、接点２９９ｄは、ゲート・シリサイド領域２９８ｃと電気的な導電接続を確立し、接点２９９ｅはＳ／Ｄ領域２９４ｂのシリサイド領域２９８ｂと電気的な導電接続を確立する。
【００４４】
かくして、集積光半導体構造物２９５の実施形態は、光検出器領域２９７ａのＧｅ領域２７８ａおよび光検出器領域２９７ｂのＧｅ領域２７８ｂから形成される光検出器を含む。Ｇｅ領域２７８ａおよび２７８ｂの両方は、光から電気への信号変換を容易にするための、光検出器の活性領域を形成する。Ｇｅ領域２７８ａおよび２７８ｂは、導波路構造物１０８の両側から光信号または光を集めるので、所与の応答性について、光検出器活性領域のサイズをおよそ１／２（×２）だけ減少することができる。光検出器活性領域の寸法を×２だけ減少させることによって、光検出器の応答は、それに応じて×２だけ増加する。あるいは、光が導波路構造物１０８の単に片側から集められる場合、同じ応答性のためには、Ｇｅ領域の長さが２倍にされる必要があり、このことによって、今度は、光検出器の速度を約半分に減少させる。さらに、例示の集積光半導体構造物２９５における光信号の側壁結合は、頂部結合される光検出器でのような、断熱テーパ（adiabatic taper）の使用をなくすことができる。かくして、光検出器の速度は、そのような断熱テーパの使用により制限されないようにすることができる。また、ＳＴＩ領域の酸化物充填材料による、５つの側面の、Ｇｅ領域２７８ａ、２７８ｂの封止は、堅牢な光検出器構造物を実現する。
【００４５】
図３１は、例えば、半導体ＩＣ論理設計、シミュレーション、試験、レイアウト、および製作で使用される、例示の設計フロー９００のブロック図を示す。設計フロー９００は、上述の図３０に示された設計構造物またはデバイスあるいはその両方の、論理的さもなければ機能的に等価な表現を生成するため、設計構造物またはデバイスを処理するためのプロセスおよびメカニズムを含む。設計フロー９００によって処理または生成あるいはその両方を行われる設計構造物は、機械可読伝送または記憶媒体上に符号化することによって、データ処理システム上で実行その他の態様で処理されると、ハードウェア構成要素、回路、デバイス、またはシステムの論理的、構造的、機械的、さもなければ機能的に等価な表現を生成する、データまたは命令あるいはその両方を含むことができる。
【００４６】
設計フロー９００は、設計される表現のタイプに応じて変わり得る。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準構成要素を設計するための設計フロー９００、または、例えば、Ａｌｔｅｒａ（Ｒ）Ｉｎｃ．またはＸｉｌｉｎｘ（Ｒ）Ｉｎｃ．により提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）といったプログラマブル・アレイへの設計をインスタンス化するための設計フロー９００と異なってよい。
【００４７】
図３１は、かかる設計構造物を複数図示しており、その中には設計プロセス９１０により処理されることが好ましい入力設計構造物９２０が含まれる。一実施形態では、設計構造物９２０は、設計プロセスで使用される設計データを含むものであり、図３０に示されるような構造物に関して本発明の実施形態を記載する情報を含む。結線図またはＨＤＬ、すなわちハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃなど）の形の設計データは、１つまたは複数の機械可読媒体上で具現化することができる。例えば、設計構造物９２０は、図３０に示される本発明の実施形態の、テキスト・ファイル、数値データ、または図式表現であってよい。設計構造物９２０は、ハードウェア・デバイスの論理的に等価な機能表現を作り出すため、設計プロセス９１０により生成および処理される、論理シミュレーション設計構造物であってよい。設計構造物９２０もまた、或いは代替的に、設計プロセス９１０により処理されるとき、ハードウェア・デバイスの物理構造の機能的な表現を生成するデータまたはプログラム命令あるいはその両方を含む。機能的または構造的あるいはその両方の設計の特徴を表現するかどうかにかかわらず、設計構造物９２０は、コア・デベロッパ／設計者により実装されるような、電子コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送、ゲート・アレイ、または記憶媒体上に符号化されると、設計構造物９２０は、設計プロセス９１０内の１つまたは複数のハードウェアまたはソフトウェアあるいはその両方のモジュールによりアクセスおよび処理され、図３０に示されるもののような、電子構成要素、回路、電子もしくは論理モジュール、装置、デバイス、またはシステムをシミュレーションするか、さもなければ機能的に表現することができる。したがって、設計構造物９２０は、設計またはシミュレーション・データ処理システムにより処理されると、回路またはハードウェア論理設計の他のレベルを機能的にシミュレーションする等の態様で表現する、人間または機械あるいはその両方が可読であるソース・コード、コンパイルされた構造物、およびコンピュータ実行可能コード構造物を含む、ファイルまたは他のデータ構造物から成るものとすることができる。そのようなデータ構造物としては、ＶｅｒｉｌｏｇおよびＶＨＤＬなどの低レベルＨＤＬ設計言語、またはＣもしくはＣ＋＋などのより高レベルな設計言語あるいはその両方に適合するまたは互換性があるあるいはその両方の、ハードウェア記述言語（ＨＤＬ）設計エンティティまたは他のデータ構造物が挙げられる。
【００４８】
設計プロセス９１０は、好ましくは、図３０に示される構成要素、回路、デバイス、または論理構造物の設計／シミュレーションの機能的等価物を合成、変換、またはその他の態様で処理するためのハードウェアまたはソフトウェアあるいはその両方のモジュールを採用しかつ組み込んでおり、設計構造物９２０などの設計構造物を含み得るネットリスト９８０を生成する。ネットリスト９８０は、例えば、集積回路設計中で他の要素および回路への接続を記述する、ワイヤ、個別構成要素、論理ゲート、制御回路、Ｉ／Ｏデバイス、モジュールなどのリストを表す、コンパイルされたまたはそれ以外の方法で処理されたデータ構造物を含むことができる。ネットリスト９８０は、デバイスについての設計仕様およびパラメータに応じて、ネットリスト９８０が１回または複数回再合成される、反復プロセスを使用して合成することができる。本明細書に記載される他の設計構造タイプでのように、ネットリスト９８０は、機械可読データ記憶媒体上に記録するか、またはプログラマブル・ゲート・アレイにプログラムすることができる。媒体は、磁気もしくは光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、または他のフラッシュ・メモリなどの不揮発性記憶媒体であってよい。追加または代替として、媒体は、インターネットまたは他のネットワークに好適な手段を介してデータ・パケットが伝送され、中間で記憶され得る、システムもしくはキャッシュ・メモリ、バッファ空間、または電気的もしくは光学的な導電性デバイスおよび材料であってよい。
【００４９】
設計プロセス９１０は、ネットリスト９８０を含む、さまざまな入力データ構造タイプを処理するための、ハードウェアおよびソフトウェア・モジュールを含むことができる。そのようなデータ構造タイプは、例えば、ライブラリ要素９３０内に常駐して、所与の製作技術（例えば、２０、３２ｎｍ、４５ｎｍ、９０ｎｍなどの異なる技術ノード）についての、モデル、レイアウト、および記号表現等の、一般的に使用される要素、回路、およびデバイスの組を含むことができる。データ構造タイプは、設計仕様９４０、特性データ９５０、検証データ９６０、設計ルール９７０、ならびに入力試験パターン、出力試験結果および他の試験情報を含み得る試験データ・ファイル９８５をさらに含むことができる。設計プロセス９１０は、例えば、鋳造、成形、およびダイ圧力形成などの操作のための、応力分析、熱分析、機械的イベント・シミュレーション、プロセス・シミュレーションなどの標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者は、本発明の範囲および思想から逸脱することなく、設計プロセス９１０で使用される可能な機械設計ツールおよびアプリケーションの範囲を了解できよう。設計プロセス９１０は、タイミング分析、検証、設計ルール・チェック、配置配線操作などの、標準的な回路設計プロセスを実施するためのモジュールも含むことができる。
【００５０】
設計プロセス９１０は、ＨＤＬコンパイラおよびシミュレーション・モデル・ビルド・ツールなどの論理および物理設計ツールを採用しかつ組み込んでおり、設計構造物９２０とともに上述のサポートするデータ構造物の一部または全部、ならびに（適用可能な場合は）任意の追加の機械設計またはデータを処理することにより、集積回路のレイアウト・データの交換用に使用されるデータ・フォーマットまたはシンボリック・データ・フォーマットあるいはその両方（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはそのような設計構造物を記憶するための任意の他の好適なフォーマットで記憶される情報）で記憶媒体上に具現化される第２の設計データを含む第２の設計構造物９９０を生成する。一実施形態では、第２の設計データは、機械的なデバイスおよび構造物のデータの交換用に使用されるデータ・フォーマット（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ、またはそのような機械的設計構造物を記憶またはレンダリングするための任意の他の好適なフォーマットで記憶される情報）で、記憶媒体またはプログラマブル・ゲート・アレイ上に在る。設計構造物９２０と同様に、設計構造物９９０は、好ましくは、伝送またはデータ記憶媒体上に在って、ＥＣＡＤシステムにより処理されると、図３０に示される本発明の実施形態の論理的さもなければ機能的に等価な形を生成する、１つまたは複数のファイル、データ構造物、または他のコンピュータ符号化データもしくは命令を含む。一実施形態では、設計構造物９９０は、図３０に示されるデバイスを機能的にシミュレーションする、コンパイルされ、且つ実行可能なＨＤＬシミュレーション・モデルを含むことができる。
【００５１】
設計構造物９９０もまた、集積回路のレイアウト・データの交換用に使用されるデータ・フォーマットまたはシンボリック・データ・フォーマットあるいはその両方（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはそのような設計データ構造物を記憶するための任意の他の好適なフォーマットで記憶される情報）を採用することができる。
【００５２】
設計構造物９９０は、上述の図３０に示されるようなデバイスまたは構造物を作り出すため、例えば、シンボリック・データ、マップ・ファイル、試験データ・ファイル、設計内容ファイル、製作データ、レイアウト・パラメータ、ワイヤ、金属のレベル、バイア、形状、製作ラインを通して経路指定するためのデータ、および製作者または他の設計者／デベロッパにより要求される任意の他のデータなどの情報を含むことができる。設計構造物９９０は、次いで、ステージ９９５に進むことができるが、それは例えば、設計構造物９９０がテープアウトに進む、製作へとリリースされる、マスク・ハウスにリリースされる、他のデザイン・ハウスに送付される、顧客に返信される、といったことである。
【００５３】
本発明のさまざまな実施形態の記載は、説明のために提示されてきたが、網羅的であること、または、開示された実施形態に限定することを意図していない。記載された実施形態の範囲および思想から逸脱することなく、多くの変更形態および変形形態が、当業者には明らかであろう。本明細書に使用される用語は、１つまたは複数の実施形態の原理、市場で見いだされる技術への実践的な適用または技術的な改良を最良に説明するため、または当業者が本明細書に開示される実施形態を理解することを可能にするために選択された。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【国際調査報告】
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