(57)【要約】  スピンホール磁性トンネル接合（ＭＴＪ）ベースの複数のデバイスを実装するクロスポイントアレイの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、およびそのような複数のアレイの動作の方法が、説明される。例えば、不揮発性メモリのためのビットセルは、基板上に配置され、固定磁性層の上に配置された誘電体層の上に配置された自由磁性層を有する、磁性トンネル接合（ＭＴＪ）積層を含む。また、ビットセルは、ＭＴＪ積層の自由磁性層の上に配置されたスピンホール金属電極を含む。
2016517165.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリのためのビットセルであって、
基板上に配置され、固定磁性層の上に配置された誘電体層の上に配置された自由磁性層を有する磁性トンネル接合（ＭＴＪ）積層と、
前記ＭＴＪ積層の前記自由磁性層の上に配置されるスピンホール金属電極とを備える、ビットセル。
【請求項２】
前記スピンホール金属電極は、β―タンタル（β―Ｔａ）、β―タングステン（β―Ｗ）、およびプラチナ（Ｐｔ）からなる群から選択される金属を含み、
前記金属は、前記自由磁性層の上に配置される、請求項１に記載のビットセル。
【請求項３】
前記スピンホール金属電極は、前記自由磁性層の両側に第２の異なる金属を含む、請求項２に記載のビットセル。
【請求項４】
前記スピンホール金属電極は、前記自由磁性層の上に配置され、
前記自由磁性層は、前記誘電体層の上に配置され、
前記誘電体層は、前記固定磁性層の上に配置され、
前記ビットセルは、
底部電極と、
前記底部電極上に配置された反強磁性（ＡＦＭ）層と、
前記ＡＦＭ層の上に配置された合成反強磁性体（ＳＡＦ）積層とを更に備え、
前記ＭＴＪ積層は、前記ＳＡＦ積層の上に配置される、請求項１に記載のビットセル。
【請求項５】
前記自由磁性層は、ＣｏＦｅＢを含み、
前記誘電体層は、酸化マグネシウム（ＭｇＯ）を含み、
前記固定磁性層は、ＣｏＦｅＢを含み、
前記ＳＡＦ積層は、ＣｏＦｅの層の上に配置されたルテニウム（Ｒｕ）の層を備え、
前記ＡＦＭ層は、ＩｒＭｎを含み、
前記底部電極は、Ｒｕ／Ｔａ／Ｒｕ積層を備える、請求項４に記載のビットセル。
【請求項６】
前記スピンホール金属電極は、第１の端部および第２の端部を有し、
前記ＭＴＪ積層は、前記第１の端部と前記第２の端部との間に配置され、
前記ビットセルは、
底部電極と、
前記底部電極に結合されたワードラインと、
前記スピンホール金属電極の前記第１の端部に結合された選択ラインと、
前記スピンホール金属電極の前記第２の端部に結合されたビットラインとを更に備え、
前記ＭＴＪ積層は、前記底部電極上に配置され、前記底部電極に結合されている、請求項１に記載のビットセル。
【請求項７】
複数のビットセルと、
複数の選択ラインと、
複数のビットラインと、
複数のワードラインとを備え、
各ビットセルは、磁性トンネル接合（ＭＴＪ）積層に結合されたスピンホール金属電極と、前記ＭＴＪ積層に結合された第２の電極とを有し、
各選択ラインは、前記複数のビットセルのうち１または複数の各スピンホール金属電極の第１の端部において前記複数のビットセルのうち前記１または複数に結合され、
各ビットラインは、前記複数のビットセルのうち１または複数の各スピンホール金属電極の第２の異なる端部において前記複数のビットセルのうち前記１または複数に結合され、
各ワードラインは、前記複数のビットセルのうち１または複数の各々の前記第２の電極において前記複数のビットセルのうち前記１または複数に結合される、クロスポイントアレイの巨大スピンホール効果磁気抵抗ランダムアクセスメモリ（ＧＳＨＥ―ＭＲＡＭ）。
【請求項８】
各ビットセルの前記スピンホール金属電極は、β―タンタル（β―Ｔａ）、β―タングステン（β―Ｗ）、およびプラチナ（Ｐｔ）からなる群から選択される金属を含み、
前記金属は、前記ビットセルの前記ＭＴＪ積層の自由磁性層の上に配置される、請求項７に記載のクロスポイントアレイのＧＳＨＥ―ＭＲＡＭ。
【請求項９】
前記スピンホール金属電極は、前記自由磁性層の両側に第２の異なる金属を含む、請求項８に記載のクロスポイントアレイのＧＳＨＥ―ＭＲＡＭ。
【請求項１０】
各ビットセルの前記スピンホール金属電極は、前記ビットセルの前記ＭＴＪ積層の自由磁性層の上に配置され、
前記自由磁性層は、前記ビットセルの前記ＭＴＪ積層の誘電体層の上に配置され、
前記誘電体層は、前記ビットセルの前記ＭＴＪ積層の固定磁性層の上に配置され、
各ビットセルは、
底部電極と、
前記底部電極上に配置された反強磁性（ＡＦＭ）層と、
前記ＡＦＭ層の上に配置された合成反強磁性体（ＳＡＦ）積層を更に有し、
前記ＭＴＪ積層は、前記ＳＡＦ積層の上に配置される、請求項７に記載のクロスポイントアレイのＧＳＨＥ―ＭＲＡＭ。
【請求項１１】
前記自由磁性層は、ＣｏＦｅＢを含み、
前記誘電体層は、酸化マグネシウム（ＭｇＯ）を含み、
前記固定磁性層は、ＣｏＦｅＢを含み、
前記ＳＡＦ積層は、ＣｏＦｅの層の上に配置されたルテニウム（Ｒｕ）の層を含み、
前記ＡＦＭ層は、ＩｒＭｎを含み、
前記底部電極は、Ｒｕ／Ｔａ／Ｒｕ積層を含む、請求項１０に記載のクロスポイントアレイのＧＳＨＥ―ＭＲＡＭ。
【請求項１２】
各ビットセルの前記スピンホール金属電極は、前記ビットセルの前記ＭＴＪ積層の自由磁性層の下に配置され、
前記自由磁性層は、前記ビットセルの前記ＭＴＪ積層の誘電体層の下に配置され、
前記誘電体層は、前記ビットセルの前記ＭＴＪ積層の固定磁性層の下に配置され、
各ビットセルは、
上部電極と、
底部電極の下に配置された反強磁性（ＡＦＭ）層と、
前記ＡＦＭ層の下に配置された合成反強磁性体（ＳＡＦ）積層とを更に有し、
前記ＭＴＪ積層は、前記ＳＡＦ積層の下に配置される、請求項７に記載のクロスポイントアレイのＧＳＨＥ―ＭＲＡＭ。
【請求項１３】
前記自由磁性層は、ＣｏＦｅＢを含み、
前記誘電体層は、酸化マグネシウム（ＭｇＯ）を含み、
前記固定磁性層は、ＣｏＦｅＢを含み、
前記ＳＡＦ積層は、ＣｏＦｅの層の上に配置されたルテニウム（Ｒｕ）の層を含み、
前記ＡＦＭ層は、ＩｒＭｎを含み、
前記上部電極は、Ｒｕ／Ｔａ／Ｒｕ積層を含む、請求項１２に記載のクロスポイントアレイのＧＳＨＥ―ＭＲＡＭ。
【請求項１４】
クロスポイントアレイの巨大スピンホール効果磁気抵抗ランダムアクセスメモリ（ＧＳＨＥ―ＭＲＡＭ）内のビットセルにロジック１を書き込む方法であって、
複数のビットセルにおける目標のビットセルを識別する段階と、
前記目標のビットセルに結合されたビットラインのビットライン電圧を書き込み電圧にまで増大させる段階と、
前記ビットセルに結合された選択ラインの選択ライン電圧をグランドにまで低減する段階とを備え、
各ビットセルは、磁性トンネル接合（ＭＴＪ）積層に結合されたスピンホール金属電極と、前記ＭＴＪ積層に結合された第２の電極とを含み、
前記ビットラインは、複数のビットラインから選択され、
各ビットラインは、前記複数のビットセルのうち１または複数の各スピンホール金属電極の第１の端部において前記複数のビットセルのうち前記１または複数と結合され、
複数の選択ラインのうち前記選択ラインは、高いインピーダンス状態を有し、
各選択ラインは、前記複数のビットセルのうち１または複数の各スピンホール金属電極の第２の異なる端部において前記複数のビットセルのうち前記１または複数と結合される、方法。
【請求項１５】
複数のワードラインを高いインピーダンスに維持する段階を更に備え、
各ワードラインは、前記複数のビットセルのうち１または複数の各々の前記第２の電極において前記複数のビットセルのうち前記１または複数に結合される、請求項１４に記載の方法。
【請求項１６】
各ビットセルの前記スピンホール金属電極は、前記ＭＴＪ積層上において、下の基板に対して配置される、請求項１４または１５に記載の方法。
【請求項１７】
各ビットセルの前記スピンホール金属電極は、前記ＭＴＪ積層上において、下の基板に対して配置される、請求項１４〜１６のいずれか１項に記載の方法。
【請求項１８】
クロスポイントアレイの巨大スピンホール効果磁気抵抗ランダムアクセスメモリ（ＧＳＨＥ―ＭＲＡＭ）内のビットセルにロジック０を書き込む方法であって、
複数のビットセルにおける目標のビットセルを識別する段階と、
前記目標のビットセルに結合されたビットラインのビットライン電圧を負の書き込み電圧にまで減少させる段階と、
前記ビットセルに結合された選択ラインの選択ライン電圧をグランドにまで低減する段階とを備え、
各ビットセルは、磁性トンネル接合（ＭＴＪ）積層に結合されたスピンホール金属電極と、前記ＭＴＪ積層に結合された第２の電極とを含み、
前記ビットラインは、複数のビットラインから選択され、
各ビットラインは、前記複数のビットセルのうち１または複数の各スピンホール金属電極の第１の端部において前記複数のビットセルのうち前記１または複数と結合され、
複数の選択ラインのうち前記選択ラインは、高いインピーダンス状態を有し、
各選択ラインは、前記複数のビットセルのうち１または複数の各スピンホール金属電極の第２の異なる端部において前記複数のビットセルのうち前記１または複数と結合される、方法。
【請求項１９】
複数のワードラインを高いインピーダンスに維持する段階を更に備え、
各ワードラインは、前記複数のビットセルのうち１または複数の各々の前記第２の電極において前記複数のビットセルのうち前記１または複数に結合される、請求項１８に記載の方法。
【請求項２０】
各ビットセルの前記スピンホール金属電極は、前記ＭＴＪ積層上において、下の基板に対して配置される、請求項１８または１９に記載の方法。
【請求項２１】
各ビットセルの前記スピンホール金属電極は、前記ＭＴＪ積層上において、下の基板に対して配置される、請求項１８または１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は、メモリデバイスの分野のものであり、具体的には、スピンホール磁性トンネル接合（ＭＴＪ）ベースの複数のデバイスを実装するクロスポイントアレイの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、およびそのような複数のアレイの動作の方法の分野のものである。
【背景技術】
【０００２】
過去数十年間で、集積回路における構成の小型化は、半導体産業の拡大を背景とする推進力であった。構成の小型化により、半導体チップの限られた面積内に高密度の機能ユニットを可能としている。例えば、トランジスタのサイズを縮小することにより、増大した数のメモリデバイスをチップ上で組み込むことを可能にし、増大した容量を有する複数の製造の製品に役立つ。しかし、更なる容量のドライブは、問題なしとしない。各デバイスの性能を最適化する必要性は、ますます重要となる。
【０００３】
不揮発性エンベデッドメモリ、例えば、不揮発性を有するオンチップエンベデッドメモリは、エネルギーおよび計算上の効率性を可能とし得る。しかし、スピントルク伝達磁気抵抗ランダムアクセスメモリ（ＳＴＴ―ＭＲＡＭ）等の主要なエンベデッドメモリオプションは、プログラミング（セルの書き込み）中に複数の高電圧および高電流密度の問題を被る可能性がある。更に、これは、高い書き込みスイッチング電流および選択トランジスタの要求による、ＳＴＴ―ＭＲＡＭの密度の限界になり得る。具体的には、従来のＳＴＴ―ＭＲＡＭは、十分なスピン電流を提供する駆動トランジスタ要求によるセルサイズの制限を有する。更に、そのようなメモリは、従来の複数の磁性トンネル接合（ＭＴＪ）ベースのデバイスの高い書き込み電流（＞１００μΑ）および電圧（＞０．７Ｖ）要求に関連する。
【０００４】
従って、重要な複数の改善は、ＭＴＪに基づく複数の不揮発性メモリアレイの領域においてなおも必要とされる。
【図面の簡単な説明】
【０００５】
【図１】従来技術による、（ａ）ＧＳＨＥ―ＭＴＪのための例示される典型的材料積層、（ｂ）（ａ）のデバイスの例示される上面図、および（ｃ）複数の金属におけるスピンホール効果により判断される複数のスピン電流および電荷電流の方向を図示する例示を用いて、巨大スピンホール効果磁性トンネル接合（ＧＳＨＥ―ＭＴＪ）デバイスの作用メカニズムを例示する。
【図２Ａ】本発明の一実施形態による、デバイスの対応する上面概略図を伴う、選択ライン（ＳＬ）、ビットライン（ＢＬ）、およびワードライン（ＷＬ）に対する接続性を有する、ビットセルの断面図を例示する。
【図２Ｂ】本発明の一実施形態による、（ａ）軸ａ―ａ'および（ｂ）軸ｂ―ｂ'による図２Ａのデバイスの断面図を例示する。
【図３】本発明の一実施形態による、（ａ）ビットセルの斜視図、および（ｂ）複数の最下部ＡＦＭ層と共にビットセルを有するクロスポイントアレイの平面図を例示する。
【図４】本発明の一実施形態による、クロスポイントＧＳＨＥ―ＭＲＡＭにロジック１を書き込むための方法を例示する。
【図５】本発明の一実施形態による、クロスポイントＧＳＨＥ―ＭＲＡＭにロジック０を書き込むための方法を例示する。
【図６】本発明の一実施形態による、クロスポイントＧＳＨＥ―ＭＲＡＭにおけるビットセルを読み取る方法を例示する。
【図７】本発明の一実施形態による、デバイスの対応する上面概略図を伴う、選択ライン（ＳＬ）、ビットライン（ＢＬ）、およびワードライン（ＷＬ）に対する接続性を有する、別のビットセルの断面図を例示する。
【図８】本発明の一実施形態による、（ａ）軸ａ―ａ'および（ｂ）軸ｂ―ｂ'による、図７のデバイスの断面図を例示する。
【図９】本発明の一実施形態による、複数の最上部にＡＦＭ層を伴う複数のビットセルを有するクロスポイントアレイのビットセルの斜視図を例示する。
【図１０】本発明の一実施形態による、図９のクロスポイントアレイの平面図である。
【図１１】本発明の一実施形態による、フリーク電流を回避するべく、クロスポイントＧＳＨＥ―ＭＲＡＭにロジック１を書き込む方法を例示する。
【図１２】本発明の一実施形態による、フリーク電流を回避するべく、クロスポイントＧＳＨＥ―ＭＲＡＭにロジック０を書き込む方法を例示する。
【図１３】本発明の一実施形態による、フリーク電流を回避するべく、クロスポイントＧＳＨＥ―ＭＲＡＭを読み取る方法を例示する。
【図１４】は、本発明の一実施形態による、ＧＳＨＥまたはＭＴＪベースの書き込み機構を用いる、ＳＴＴスイッチングデバイスに対する印加された電圧（Ｖ）の関数としてのスイッチング時間（ｎｓ）のプロットである。
【図１５】本発明の一実施形態による、厚さ４ｎｍを有するＧＳＨＥ金属の変動するナノ磁性体幅についてのＧＳＨＥおよびＭＴＪベースの磁気メモリ書き込みに対する相対的スイッチングエネルギーを示すプロットである。
【図１６】本発明の一実施形態による、材料および複数の搬送パラメータの表である。
【図１７】本発明の一実施形態による、電子システムのブロック図を例示する。
【図１８】本発明の一実施形態による、コンピューティングデバイスを例示する。
【発明を実施するための形態】
【０００６】
スピンホール磁性トンネル接合（ＭＴＪ）ベースの複数のデバイスを実装するクロスポイントアレイの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、およびそのような複数のアレイの動作の方法が、説明される。以下の説明において、特定の磁性トンネル接合（ＭＴＪ）層レジーム等、様々な具体的な詳細が、本発明の複数の実施形態の完全な理解を提供するべく記載される。本発明の複数の実施形態がこれらの具体的な詳細を用いることなく実施され得ることは、当業者には明らかであろう。他の複数の例において、集積化プロセスの複数の製造フロー等、周知の複数の特徴は、本発明の複数の実施形態を不必要に曖昧にしないようにするべく、詳細に説明されない。更に、複数の図面に示される様々な実施形態が例示的な表現であり、必ずしも縮尺通りに描かれないことがあることを理解されたい。
【０００７】
本発明の１または複数の実施形態は、複数のスピンホールＭＴＪデバイスを用いたクロスポイントアレイのＭＲＡＭを対象とする。そのようなアレイの一般的な複数のアプリケーションとしては、エンベデッドメモリ、磁性トンネル接合アーキテクチャ、ＭＲＡＭ、不揮発性メモリ、スピンホール効果、スピントルクメモリ、および複数の磁気メモリデバイスを用いたエンベデッドメモリが挙げられるが、これらに限定されない。一実施形態において、ＭＴＪベースのスピントルクＭＲＡＭは、本明細書において説明される複数のスピンホールデバイスを用いて密度およびエネルギー／ビットにおいて改善されている。
【０００８】
より具体的には、１つまたは複数の実施形態は、クロスコネクトアーキテクチャを用いる高集積の巨大スピンホール効果ＭＲＡＭ（ＧＳＨＥ―ＭＲＡＭ）の使用または用途を目的とする。第１の態様において、複数の低いプログラミング（書き込み）電流および電圧は、巨大スピンホール効果（ＧＳＨＥ）によりイネーブルされる。第２態様において、各ビットセル内に選択トランジスタを有しない高密度のクロスコネクトアーキテクチャが、実現される。複数の実施形態は、クロスポイントアーキテクチャにおいて形成された複数のＧＳＨＥ―ＭＴＪセルのアレイの製造および／または実装を含み、クロスコネクトスピンホールＭＲＡＭ、３つの金属層を用いるビットセルレイアウト、および／またはＧＳＨＥ―ＭＴＪ  ＭＲＡＭを用いるクロスコネクトビットセルのうち１つまたは複数を伴い得る。
【０００９】
一態様において、スピンホール効果ベースの磁気要素のプログラミング（書き込み）およびＭＴＪベースの読み取りに基づいた巨大スピンホール効果（ＧＳＨＥ）ＭＲＡＭクロスコネクトアレイが、説明される。文脈を提供するべく、図１は、巨大スピンホールＭＲＡＭの動作原理の例示に役立つように提供される。具体的には、図１は、従来技術による、（ａ）ＧＳＨＥ―ＭＴＪのための例示される典型的材料積層１００Ａ、（ｂ）（ａ）のデバイスの例示される上面図１００Ｂ、および（ｃ）複数の金属におけるスピンホール効果により判断される複数のスピン電流および電荷電流の方向を図示する例示を用いて、ＧＳＨＥ―ＭＴＪの作用メカニズムを例示する。
【００１０】
再び図１を参照すると、スピンホール効果誘起書き込み機構およびＭＴＪベースの読み取りを用いる３端子のメモリセルの名目的幾何学形状が、示される。名目的材料積層１００Ａは、ＧＳＨＥ金属１０４と直接接触する自由層ナノ磁性体１０２を含む。名目的ＭＴＪ積層は、自由層１０２（ＦＭＩ）、酸化マグネシウム（ＭｇＯ）トンネリング酸化物１０６、ＣｏＦｅ／Ｒｕベースである合成反強磁性体（ＳＡＦ）１１０を有する固定磁性体１０８（ＦＭ２）および反強磁性体（ＡＦＭ）１１２から構成される。複数のＳＡＦ層１１０は、自由層１０２の周囲の双極場を打ち消すことを可能にする。複数の材料の広範な組み合わせは、この材料積層の目的で研究された。例えば、書き込み電極１１４は、β―タンタル（β―Ｔａ）、β―タングステン（β―Ｗ）、またはプラチナ（Ｐｔ）から構成されたＧＳＨＥ金属を含む。書き込み電極１１４は、通常の高い導電性金属（例えば、銅（Ｃｕ））へと遷移し、書き込み電極抵抗を最小化する。デバイスの上面図１００Ｂは、磁性体が適切なスピン注入のためのＧＳＨＥ電極の幅に沿って方向付けられることを示す。
【００１１】
再び図１を参照すると、磁気セルは、ＧＳＨＥ電極を介して電荷電流を印加することにより書き込まれる。磁気書き込みの方向は、印加される電荷電流の方向により判断される。複数の正の電流（＋ｙに沿った）は、搬送方向（＋ｚに沿った）および（＋ｘ）方向を指し示す複数のスピンを有するスピン注入電流を生成する。同様に、注入されたスピン電流は、＋Ｘまたは−ｘ方向に磁性体を整列させるスピントルクを生成する。書き込み電極における電荷電流に対する横方向のスピン電流は、方程式（１）において提供される。
【数１】
2016517165.tif 000003
（１）式中、ＰＳＨＥは、横方向の電荷電流に対する横方向のスピン電流の大きさの比率である、スピンホール注入の効率性であり、ｗは、磁性体の幅であり、ｔは、ＧＳＨＥ金属電極の厚さであり、λｓｆは、θＧＳＨＥ金属におけるスピンフリップの長さであり、ＢＧＳＨＥは、ＦＭＩ界面に対するＧＳＨＥ金属のスピンホール角度である。スピントルクを原因とする注入されたスピンの角運動量は、まず方程式１を解くことにより判断され得る。
【００１２】
本発明の様々な実施形態によれば、ＧＳＨＥ―ＭＲＡＭクロスコネクトメモリに対する複数のビットセルおよびアレイは、以下に説明される。第１の実施形態において、反強磁性体（ＡＦＭ）が積層の最下部層であるＧＳＨＥ―ＭＴＪ積層が、提供される。すなわち、一実施形態において、ＧＳＨＥ―ＭＴＪのビットセルは、最下部層内にＡＦＭ層を有する材料積層に基づく。例示的な一実施形態において、ＧＳＨＥ―ＭＲＡＭビットセルは、ＭＴＪ集積化のための従来の集積化プロセスフローにより製造される。ビットセルは、選択ライン（ＳＬ）、ワードライン（ＷＬ）、およびビットライン（ＢＬ）にそれぞれ接続された３つの端子を有する。そのような構成に対する書き込み処理は、ＢＬとＳＬとの間の電流をイネーブルにし、デバイスにスピン電流を注入する。読み取り処理は、ＳＬとＷＬとの間のトンネリング磁気抵抗（ＴＭＲ）を読み取ることを伴う。
【００１３】
例によれば、図２Ａは、本発明の一実施形態によるデバイス２００の対応する上面概略図と共に、選択ライン（ＳＬ）、ビットライン（ＢＬ）、およびワードライン（ＷＬ）への接続性を有するビットセル２００の断面図を例示する。図２Ａを参照すると、示されるビットセル２００は、例えば、金属層Ｍ２、Ｍ３、Ｍ４、およびＭ５を用いるクロスポイントＧＳＨＥ―ＭＲＡＭに用いられ得る。特定の実施形態において、ビットセル２００の材料積層は、下の基板（図示せず）の向きに対して、底部電極２０２（例えば、Ｒｕ／Ｔａ／Ｒｕ）、ＡＦＭ層２０４（例えば、ＩｒＭｎ）、ＳＡＦ積層２０６（例えば、ＣｏＦｅ／Ｒｕ）、ＭＴＪ積層２０８（例えば、ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ）、およびスピンホール金属電極２１０を含む。示される複数の特定材料は、専ら例示的な目的のためであることを理解されたい。上記で列挙された複数の層のための他の可能な材料は、より詳細に以下に説明される。更に明確にするべく、図２Ｂは、本発明の一実施形態による、（ａ）軸ａ―ａ'および（ｂ）軸ｂ―ｂ'による、図２Ａのデバイスの断面図を例示する。
【００１４】
図２Ａおよび２Ｂに関連して説明されるデバイスの重要な態様は、一実施形態において、ＧＳＨＥクロスポイントＭＲＡＭビットセルが選択トランジスタの使用を必要としないことである。選択トランジスタの排除は、デバイスが４つの一方向の金属層を使用するので実現され得る。そのような一実施形態において、１ビットセル毎のデバイスにおけるバックエンド面積は、単層ＭＲＡＭのバックエンドＭＲＡＭ密度に関し、方程式（２）において提供される。
【数２】
2016517165.tif 000004
【００１５】
図２Ａおよび２Ｂに関連して説明されるデバイスについては、スピンホール金属層（例えば、電極２１０における）は、金属に、または自由層に直接隣接する層（Ｖ３）（例えば、ＭＴＪ積層２０８の上部ＣｏＦｅＢ層）を介して形成される。ＭＴＪは、Ｖ２およびＭ３層に組み込まれる。Ｍ２は、ＳＬとＷＬとの間のＭＴＪトンネリング磁気抵抗を読み取るワードラインとして機能する。
【００１６】
別の態様において、図２Ａおよび２Ｂのデバイスは、クロスポイントアレイ内に含まれ、各ビットセルが最下部層にＡＦＭ層を有する、ＧＳＨＥ―ＭＲＡＭを提供し得る。具体的には、一実施形態において、デバイス２００の構成を有するビットセルは、クロスポイントアレイのＧＳＨＥ―ＭＲＡＭにおいて実装される。例えば、図３は、本発明の一実施形態による、（ａ）ビットセルの斜視図３００Ａ、および（ｂ）複数の最下部ＡＦＭ層と共にビットセル３０４を有するクロスポイントアレイ３０２の平面図３００Ｂを例示する。一実施形態において、ＭＲＡＭアレイ３０２は、クロスポイントＧＳＨＥ―ＭＲＡＭのためのものであり、図３に図示される一方向の金属層Ｍ２、Ｍ３、Ｍ４、Ｍ５を使用する。磁性体に直接接触する金属層の方向は、適切なスピン電流が複数の磁性体に注入されるように選択される。複数のビットラインは、複数の列に沿って共通であり、ＷＬおよびＳＬは、複数の行に沿って共通である。書き込みおよび読み取りの経路およびディスターブが、以下に説明される。ボックスセクション３５０は、単位ビットセルを示す。
【００１７】
図３のアレイ３０２におけるビットセルにロジック１を書き込むことに関して、図４は、本発明の一実施形態により、クロスポイントＧＳＨＥ―ＭＲＡＭ４００にロジック１を書き込むための方法を例示する。図４を参照すると、ロジック１は、ＢＬ電圧４０４を書き込み電圧（Ｖｗ）にまで増大させ、ＳＬ電圧４０６をグランド（Ｇｎｄ）にまで低減することにより、ハイライトされたセル４０２にプログラミングされる。複数の残存するラインは、複数の書き込みディスターブを回避するべく、高いインピーダンス状態（Ｈｉｇｈ  Ｚ）にある。
【００１８】
図３のアレイ３０２におけるビットセルにロジック０を書き込むことに関して、図５は、本発明の一実施形態により、クロスポイントＧＳＨＥ―ＭＲＡＭ５００にロジック０を書き込むための方法を例示する。図５を参照すると、ロジック０は、ＢＬ電圧５０４を負の書き込み電圧（−Ｖｗ）にまで減少させ、ＳＬ電圧５０６をグランド（Ｇｎｄ）にまで低減することにより、ハイライトされたセル５０２にプログラミングされる。複数の残存するラインは、複数の書き込みディスターブを回避するべく、高いインピーダンス状態（Ｈｉｇｈ  Ｚ）にある。
【００１９】
図３のアレイ３０２におけるビットセルを読み取ることに関して、図６は、本発明の一実施形態により、クロスポイントＧＳＨＥ―ＭＲＡＭ６００におけるビットセルを読み取る方法を例示する。図６を参照すると、ＳＬとＷＬとの間の抵抗（ＭＲ）が測定される。すなわち、ハイライトされたビットセル６０２は、ＢＬとＷＬとの間に低い読み取り電圧を印加することにより読み取られる。複数の残存するラインは、Ｈｉｇｈ  Ｚ状態にある。そのような読み取りに関連するフリーク電流を克服する方法は、より詳細に以下に説明される。
【００２０】
別の態様において、クロスコネクトＧＳＨＥ―ＭＲＡＭにおける１ビットセル毎のフロントエンドの有効な面積の推定（読み取りおよび書き込み回路を含む）が、判断され得る。一実施形態において、１ビットセル毎のフロントエンド面積は、方程式（３）において提供されるアレイに対する平均である。
【数３】
2016517165.tif 000005
式中、Ｎは１ワード毎のビットであり、Ｍは１アレイ毎のワードの数であり、ＡＳＡはセンス増幅器の面積であり、Ａｓｅは１ワード毎のセレクタの面積であり、ＡＷｒｉｔｅは書き込み回路である。典型的センス増幅器については、書き込みおよびセレクタ大きさ（例えば、ＡＳＡは、およそ４０Ｆ、Ａｗｒｉｔｅは、およそ３７Ｆ２、Ａｓｅは、１１２Ｆ２に等しい）。特定の実施形態において、１０２４Ｘ１０２４のアレイについては、１セル毎の選択回路、センス回路、および書き込み回路に対するフロントエンド要求は、方程式（４）において提供される。
【数４】
2016517165.tif 000006
【００２１】
別の態様において、反強磁性体（ＡＦＭ）層がビットセルにおいて最上層である、ＧＳＨＥ―ＭＴＪ積層が、提供され得る。一実施形態において、ＧＳＨＥ―ＭＴＪ積層は、ＧＳＨＥクロスポイントアレイのバックエンドフットプリントを低減し、従って、より高い複数の密度を提供するべく、最上層としてＡＦＭ層を含む。一例において、図７は、本発明の一実施形態によるデバイス７００の対応する上面概略図と共に、選択ライン（ＳＬ）、ビットライン（ＢＬ）、およびワードライン（ＷＬ）への接続性を有する別のビットセル７００の断面図を例示する。図７を参照すると、示されるビットセル７００は、例えば、金属層Ｍ２、Ｍ３、Ｍ４、およびＭ５を用いるクロスポイントＧＳＨＥ―ＭＲＡＭに用いられ得る。特定の実施形態において、ビットセル７００の材料積層は、下の基板（図示せず）の向きに対して、上部電極７０２（例えば、Ｒｕ／Ｔａ／Ｒｕ）、ＡＦＭ層７０４（例えば、ＩｒＭｎ）、ＳＡＦ積層７０６（例えば、ＣｏＦｅ／Ｒｕ）、ＭＴＪ積層７０８（例えば、ＣｏＦｅＢ／ＭｇＯ／ＣｏＦｅＢ）、および底部スピンホール金属電極７１０を含む。示される複数の特定材料は、専ら例示的な目的のためであることを理解されたい。上記で列挙された複数の層のための他の可能な材料は、より詳細に以下に説明される。更に明確にするべく、図８は、本発明の一実施形態による、（ａ）軸ａ―ａ'および（ｂ）軸ｂ―ｂ'による、図７のデバイスの断面図を例示する。一実施形態において、図７のデバイスは、反転ＭＴＪ積層を有する小型クロスポイントＧＳＨＥ―ＭＲＡＭにおいて用いられ得る。ビットセルは、ＢＬとＷＬとの間に印加される弱い読み取り電圧により読み取られる。複数の残存するラインは、Ｈｉｇｈ  Ｚ状態にある。一実施形態において、デバイスは、図８において図示されるように、複数の金属層Ｍ１〜Ｍ３の間で形成され得る。
【００２２】
従って、別の態様において、図７および８のデバイスは、クロスポイントアレイ内に含まれ、各ビットセルが最上層にＡＦＭ層を有するＧＳＨＥ―ＭＲＡＭを提供し得る。具体的には、一実施形態において、デバイス７００の構成を有するビットセルは、クロスポイントアレイのＧＳＨＥ―ＭＲＡＭにおいて実装される。例えば、図９は、本発明の一実施形態による、複数の最上部にＡＦＭ層を伴う複数のビットセル９０４を有するクロスポイントアレイ９０２のビットセルの斜視図を例示する。図１０は、図９のクロスポイントアレイ９０２の平面図である。従って、図９および１０を参照すると、ＧＳＨＥ―ＭＲＡＭの小型クロスポイントアレイは、ビットセルの最上層にＡＦＭ層を有する。ＭＲＡＭの１つの関連する層に対するバックエンドＭＲＡＭ密度は、方程式（５）において提供される。
【数５】
2016517165.tif 000007
【００２３】
別の態様において、従来、複数のクロスポイントアレイメモリは、アレイの実現可能な最大サイズを制限し得るフリーク電流を被る。そのような問題に対処するべく、本発明の一実施形態によれば、予め充電する、Ｈｉｇｈ  Ｚの行プログラム技術が用いられ、複数のフリーク電流の影響を低減する。例えば、そのような一実施形態において、ＧＳＨＥ―ＭＲＡＭクロスポイントアレイにおいて複数のフリーク電流を回避する方法は、ＳＬおよびＷＬを適切な複数の電圧にまで予め充電し、ＳＬおよびＢＬを複数の高いインピーダンス状態に置く（例えば、充電後）ことを伴う。別のそのような実施形態において、方法は、各書き込みオペレーションのための完全な行（例えば、ワード）をプログラミングする段階を含む。双方のアプローチは、より詳細に以下で説明される。
【００２４】
第１の実施形態において、書き込みおよび読み取りディスターブを回避するアプローチは、複数のラインを予め充電することで、複数のフリーク電流を回避し、複数のラインを複数の高いインピーダンス状態に置くことを伴う。例として、図１１は、本発明の一実施形態による、フリーク電流を回避するべく、クロスポイントＧＳＨＥ―ＭＲＡＭ１１００にロジック１を書き込む方法を例示する。図１１を参照すると、選択されない行１１０２、１１０４、１１０６、および１１０８のＳＬおよびＷＬは、ＶｗｒｉｔｅまたはＶｗｒｉｔｅ／２にまで充電され、高いインピーダンス状態（Ｈｉｇｈ  Ｚ）に置かれる。別の例として、図１２は、本発明の一実施形態によりフリーク電流を回避するべく、クロスポイントＧＳＨＥ―ＭＲＡＭ１２００にロジック０を書き込む方法を例示する。図１２を参照すると、選択されない行１２０２、１２０４、１２０６、１２０８、および１２１０のＳＬおよびＷＬは、−Ｖｗｒｉｔｅまたは−Ｖｗｒｉｔｅ／２にまで充電され、高いインピーダンス状態（Ｈｉｇｈ  Ｚ）に置かれる。
【００２５】
第２の実施形態において、書き込みおよび読み取りディスターブを回避するアプローチは、特定の読み取りアプローチを伴う。例えば、図１３は、本発明の一実施形態によりフリーク電流を回避するべく、クロスポイントＧＳＨＥ―ＭＲＡＭ１３００を読み取る方法を例示する。図１３を参照すると、選択されない行１３０２、１３０４、１３０６、および１３０８のＳＬおよびＷＬは、Ｖｒｅａｄにまで充電され、高いインピーダンス状態（Ｈｉｇｈ  Ｚ）に置かれる。
【００２６】
全体として、従来のＭＴＪベースのＭＲＡＭと比較して、スピンホール効果メモリのエネルギー、遅延、および電圧の複数の利点が、実現され得る。スピンホール効果メモリのそのようなエネルギーおよび電圧の利点は、解析およびナノ磁気シミュレーションを用いて検証された。スピントルクメモリの書き込み電圧へのスイッチング時間を臨界電圧ｖｃに関連させる解析関係は、方程式（６）および（７）で提供される。
【数６】
2016517165.tif 000008
【数７】
2016517165.tif 000009
式中θ０は、熱ノイズによる確率的変動の効果であり、磁性体の体積の熱バリア、飽和磁化、および異方性に基づき、τ０は、特性時間である。Ｉｃは、スピントルクにより誘起された磁気スイッチングに対する臨界電流である。方程式６の有効性は、ナノ磁性体の複数の確率的スピントルクシミュレーションにより検証された。
【００２７】
スピンホール効果スイッチングの電圧Ｖｓスイッチング時間は、図１４においてプロットされる。具体的には、図１４は、本発明の一実施形態による、ＧＳＨＥまたはＭＴＪベースの書き込み機構を用いる、ＳＴＴスイッチングデバイスに対する印加された電圧（Ｖ）の関数としてのスイッチング時間（ｎｓ）のプロット１４００である。同一のスイッチング力学（例えば、同一の遅延および臨界電流）については、ＭＴＪ―ＳＴＴデバイスへのＧＳＨＥ書き込みの相対的スイッチングエネルギーが、方程式（８）において提供される。
【数８】
2016517165.tif 000010
【００２８】
寸法スケーリングの効果を理解するべく、同一の複数のナノ磁性体（例えば、同一のバリア、減衰、および臨界電流を有する）を用いてスイッチングするのに必要とされるエネルギーの比率は、図１５にプロットされる。具体的には、図１５は、本発明の一実施形態による、厚さ４ｎｍを有するＧＳＨＥ金属のナノ磁性体幅を変動させるときのＧＳＨＥおよびＭＴＪベースの磁気メモリ書き込みに対する相対的スイッチングエネルギーを示すプロット１５００である。
【００２９】
プロット１５００を参照すると、書き込み電極の抵抗を有する複数の相対的エネルギースケールは、スピン注入効率性の２乗に反比例する。複数のＭＴＪデバイスについては、方程式（８）の第１の積は、原理的に制限される。トンネリング抵抗を低減することは、スピン分極を低減することと対をなすからである。複数の材料パラメータの例として、図１６は、本発明の一実施形態による、材料および複数の搬送パラメータの表１６００である。
【００３０】
再び図２Ａおよび７を参照すると、一実施形態において、スピンホール金属電極２１０または７１０はそれぞれ、電極が対応するＭＴＪ２０８または７０８と接触する、β―タンタル（β―Ｔａ）、β―タングステン（β―Ｗ）、またはプラチナ（Ｐｔ）等の金属から構成されるが、これらに限定されない。一実施形態において、スピンホール金属電極２１０または７１０は、電極の両端で、通常の高い導電性金属（例えば、銅（Ｃｕ））に遷移する。
【００３１】
再び図２Ａおよび７を参照すると、一実施形態において、電極２１０または７１０にそれぞれ最も近い、対応するＭＴＪ積層２０８および７０８の磁性層は、自由磁性層である。自由磁性層は、用途に応じて、多数スピンと小数スピンとの間で遷移するための好適な材料から構成される。従って、自由磁性層（またはメモリ層）は、強磁性メモリ層と呼ばれ得る。
【００３２】
一実施形態において、自由磁性層は、コバルト鉄（ＣｏＦｅ）またはコバルト鉄ボロン（ＣｏＦｅＢ）の層から構成される。
【００３３】
再び図２Ａおよび７を参照すると、一実施形態において、電極２１０または７１０にそれぞれ最も遠い、対応するＭＴＪ積層２０８および７０８の磁性層は、固定磁性層である。固定磁性層は、固定された多数スピンを維持するのに好適な複数の材料または材料の積層から構成される。従って、固定磁性層（または基準層）は、強磁性層と呼ばれ得る。一実施形態において、固定磁性層は、コバルト鉄（ＣｏＦｅ）またはコバルト鉄ボロン（ＣｏＦｅＢ）の単層から構成される。しかし、別の実施形態において、固定磁性層は、コバルト鉄ボロン（ＣｏＦｅＢ）層、ルテニウム（Ｒｕ）層、コバルト鉄ボロン（ＣｏＦｅＢ）層積層から構成される。
【００３４】
再び図２Ａおよび７を参照すると、一実施形態において、固定相と自由磁性層との間にある対応するＭＴＪ積層２０８および７０８の層は、誘電体層である。誘電体層は、多数スピンの電流が層を流れることを可能にしつつ、少なくともある程度、小数スピンの電流が層を流れることを阻害するのに好適な材料から構成される。従って、誘電体層（またはスピンフィルタ層）は、トンネリング層と呼ばれ得る。一実施形態において、誘電体層は、酸化マグネシウム（ＭｇＯ）または酸化アルミニウム（Ａｌ２Ｏ３）等の材料から構成されるが、これらに限定されない。一実施形態において、誘電体層は、およそ１ナノメートルの厚さを有する。
【００３５】
一実施形態において、合成反強磁性体（ＳＡＦ）は、固定磁性層に隣接して配置される。例えば、ビットセル２００および７００の部分２０６および７０６はそれぞれ、Ｒｕ／ＣｏＦｅ積層を含む。一実施形態において、ＣｏＦｅＢ（固定層）とＣｏＦｅとの間の結合が反強磁性、すなわち、双方が反対方向を向くように、Ｒｕの厚さは、非常に具体的には、例えば８〜９オングストロームになることを理解されたい。一実施形態において、反強磁性層（例えば、ＩｒＭｎ）２０４または７０４はそれぞれ、ＳＡＦ積層２０６および７０６に隣接してそれぞれ含まれる。
【００３６】
再び図２Ａおよび７を参照すると、一実施形態において、スピンホール電極２１０または７１０と反対の電極２０２または７０２はそれぞれ、ビットセル２００または７００の固定磁性層側を電気的に接触させるのに好適な材料、または複数の材料の積層から構成される。一実施形態において、電極２０２または７０２は、滑らかなトポグラフィの電極である。そのような一実施形態において、電極２０２または７０２は、良好な導電性に好適な厚さを有するが、通常であれば粗い上部面をもたらす円柱状構造形成をほとんど、または全く有しない。そのような滑らかなトポグラフィの電極は、非結晶な構造と呼ばれ得る。特定の実施形態、電極２０２または７０２は、複数のＴａ層と交互配置された複数のＲｕ層から構成される。本発明の一実施形態によれば、実質的に、電極２０２または７０２は、Ｒｕ電極等の従来の厚い単一金属電極ではなく、これに代えてＲｕ／Ｔａにより交互配置された複数の材料積層であってもよい。しかし、複数の代替的実施形態において、電極２０２または７０２は、Ｒｕ電極等、従来の厚い単一金属電極である。
【００３７】
本発明の一定の複数の態様および少なくともいくつかの実施形態において、一定の複数の用語は、一定の定義可能な複数の意味を包含する。例えば、「自由」磁性層は、計算上の変数を格納する磁性層である。「固定」磁性層は、固定磁化を有する磁性層である（自由磁性層よりも磁気的に硬い）。トンネリング誘電体またはトンネリング酸化物等のトンネリングバリアは、自由磁性層と固定磁性層との間に位置するものである。固定磁性層は、関連する回路への複数の入力部および出力部を生成するべくパターン形成され得る。磁化は、電圧を印加する間にトンネリング磁気抵抗効果により読み取られ得る。一実施形態において、誘電体層の役割は、大きな磁気抵抗比率を生じさせる。磁気抵抗は、２つの強磁性層が、反平行の磁化および平行な複数の磁化の状態の抵抗を有する場合の複数の抵抗間の差分の比率である。
【００３８】
一実施形態において、ＭＴＪ（例えば、ＭＴＪ２０８または７０８）は、本質的に抵抗器として機能し、ＭＴＪを通る電気経路の抵抗は、自由磁性層および固定磁性層における磁化の方向または向きに応じて、「高い」または「低い」２つの抵抗状態に存在し得る。スピン方向が自由磁性層において小数である場合、自由磁性層および固定磁性層における磁化の方向が実質的に反対であるか、または互いに反平行な、高い抵抗状態が存在する。スピン方向が自由磁性層において多数である場合、自由磁性層および固定磁性層における磁化の方向が実質的に整合されるか、または互いに平行な、低い抵抗状態が存在する。ＭＴＪの抵抗状態に関する「低い」および「高い」という用語は、互いに相対的であることを理解されたい。換言すれば、高い抵抗状態は、専ら低い抵抗状態よりは、検出可能に高い抵抗ということであり、その逆も当てはまる。従って、抵抗における検出可能な差分により、低い抵抗状態および高い抵抗状態は、異なるビットの情報（すなわち、「０」または「１」）を表し得る。
【００３９】
従って、ＭＴＪは、磁化の状態により、１ビットの情報（「０」または「１」）を格納し得る。ＭＴＪに格納された情報は、ＭＴＪを流れる電流を駆動することにより感知される。自由磁性層は、複数の磁気的向きを維持するのに電力を必要としない。従って、ＭＴＪの状態は、デバイスへの電力が除去されると、保存される。従って、一実施形態において、図２Ａまたは７の積層２０８または７０８で構成されるメモリビットセルはそれぞれ、不揮発性である。
【００４０】
例えば、メモリビットセルのためのビットセル２００または７００の層の積層を製造する方法の完全な詳細は、本明細書において説明されないが、製造のための複数の段階は、リソグラフィ、エッチング、薄膜堆積、平坦化（化学的機械研磨（ＣＭＰ）等）、拡散、計測、犠牲層の使用、エッチング停止層の使用、平坦化停止層の使用、および／またはマイクロエレクトロニクスコンポーネント製造に関連するその他の処置等の複数の標準的マイクロエレクトロニクス製造処理を含み得ることを理解されたい。
【００４１】
図１７は、本発明の一実施形態による、電子システム１７００のブロック図を例示する。電子システム１７００は、例えば、携帯式システム、コンピュータシステム、処理制御システム、またはプロセッサおよび関連するメモリを使用するその他のシステムに対応し得る。電子システム１７００は、マイクロプロセッサ１７０２（プロセッサ１７０４および制御ユニット１７０６を有する）、メモリデバイス１７０８、および入力／出力デバイス１７１０を含み得る（様々な実施形態において、電子システム１７００は、複数のプロセッサ、制御ユニット、メモリデバイスユニット、および／または入力／出力デバイスを有し得ることを理解されたい）。一実施形態において、電子システム１７００は、プロセッサ１７０４によりデータに実行される複数のオペレーション、ならびにプロセッサ１７０４と、メモリデバイス１７０８と入力／出力デバイス１７１０との間の他の複数のトランズアクションを規定する複数の命令のセットを有する。制御ユニット１７０６は、複数の命令をメモリデバイス１７０８から取得および実行させる複数のオペレーションのセットを周期させることにより、プロセッサ１７０４、メモリデバイス１７０８、および入力／出力デバイス１７１０の動作を調整する。メモリデバイス１７０８は、本明細書において説明される複数のスピンホール磁性トンネル接合（ＭＴＪ）ベースのデバイスを実装する、クロスポイントアレイの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を含み得る。一実施形態において、メモリデバイス１７０８は、図１７に図示されるように、マイクロプロセッサ１７０２に埋め込まれる。
【００４２】
図１８は、本発明の一実施形態による、コンピューティングデバイス１８００を例示する。コンピューティングデバイス１８００は基板１８０２を収容する。基板１８０２は、プロセッサ１８０４および少なくとも１つの通信チップ１８０６を含むが、これらに限定されないいくつかのコンポーネントを含み得る。プロセッサ１８０４は、基板１８０２に物理的および電気的に結合される。また、いくつかの実装において、少なくとも１つの通信チップ１８０６は、基板１８０２に物理的および電気的に結合される。更なる複数の実装において、通信チップ１８０６は、プロセッサ１８０４の一部である。
【００４３】
複数の用途に応じて、コンピューティングデバイス１８００は、基板１８０２に物理的および電気的に結合され得、または結合されない他の複数のコンポーネントを含み得る。これらの他のコンポーネントとしては、揮発性メモリ、（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チュップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球的測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量ストレージデバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）等）が挙げられるが、これらに限定されない。
【００４４】
通信チップ１８０６は、コンピュータデバイス１８００へのまたはコンピューティングデバイス１８００からのデータを転送するための複数の無線通信を可能にする。「無線」という用語およびその派生語は、変調された電磁放射を用いて、非固体の媒体を介してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を記載するために用いられ得る。用語は、関連するデバイスがワイヤを全く含まないことを暗示するものではないが、いくつかの実施形態においてはそうでないことがある。通信チップ１８０６は、Ｗｉ―Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ―ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以上として指定されるその他の無線プロトコルを含むが、これらに限定されない、いくつかの無線規格またはプロトコルのうちいずれかを実装し得る。コンピューティングデバイス１８００は、複数の通信チップ１８０６を含み得る。例えば、第１の通信チップ１８０６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等のより短い距離の無線通信に専用であってもよく、第２の通信チップ１８０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ―ＤＯ等のより長い距離の無線通信に専用であってもよい。
【００４５】
コンピューティングデバイス１８００のプロセッサ１８０４は、プロセッサ１８０４内にパッケージされた集積回路ダイを含む。本発明のいくつかの実装において、プロセッサの集積回路ダイは、本発明の複数の実施形態により構築された複数のスピンホール磁性トンネル接合（ＭＴＪ）ベースのデバイスを実装するクロスポイントアレイの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）等、１つまたは複数のアレイを含む。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理し、当該電子データを、複数のレジスタおよび／またはメモリに格納され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部を指し得る。
【００４６】
また、通信チップ１８０６は、通信チップ１８０６内にパッケージされた集積回路ダイを含む。本発明の別の実装によれば、通信チップの集積回路ダイは、本発明の複数の実施形態により構築された複数のスピンホール磁性トンネル接合（ＭＴＪ）ベースのデバイスを実装するクロスポイントアレイの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）等、１つまたは複数のアレイを含む。
【００４７】
更なる複数の実装において、コンピューティングデバイス１８００内に収納される別のコンポーネントは、本発明の複数の実施形態により構築された複数のスピンホール磁性トンネル接合（ＭＴＪ）ベースのデバイスを実装するクロスポイントアレイの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）等、１つまたは複数のアレイを含むスタンドアロン集積回路メモリダイを含み得る。
【００４８】
様々な実装において、コンピューティングデバイス１８００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテーメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤ、またはデジタルビデオレコーダであってもよい。更なる複数の実装において、コンピューティングデバイス１８００は、データを処理するその他の電子デバイスであってもよい。
【００４９】
従って、本発明の１または複数の実施形態は、概ねマイクロエレクトロニクスメモリの製造に関する。マイクロエレクトロニクスメモリは、不揮発性であり、メモリがたとえ電力供給されなくても、格納された情報を維持し得る。本発明の１または複数の実施形態は、複数の不揮発性マイクロエレクトロニクスメモリデバイスのためのスピンホール磁性トンネル接合（ＭＴＪ）ベースのデバイスを実装する、クロスポイントアレイの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の製造に関する。そのようなアレイは、不揮発性のために、またはエンベデッドダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）の代替としてエンベデッド不揮発性メモリにおいて用いられ得る。例えば、そのようなアレイは、所与の技術ノード内において、競合し得るセルサイズでＩＴ−ＩＸメモリ（Ｘ＝コンデンサまたは抵抗器）に用いられ得る。
【００５０】
従って、本発明の複数の実施形態は、スピンホール磁性トンネル接合（ＭＴＪ）ベースの複数のデバイスを実装するクロスポイントアレイの磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、およびそのような複数のアレイの動作の方法を含む。
【００５１】
一実施形態において、不揮発性メモリのためのビットセルは、基板上に配置され、固定磁性層の上に配置された誘電体層の上に配置された自由磁性層を有する磁性トンネル接合（ＭＴＪ）積層を含む。また、ビットセルは、ＭＴＪ積層の自由磁性層の上に配置されたスピンホール金属電極を含む。
【００５２】
一実施形態において、スピンホール金属電極は、β―タンタル（β―Ｔａ）、β―タングステン（β―Ｗ）、またはプラチナ（Ｐｔ）等であるが、これらに限定されない金属を含み、金属は、自由磁性層の上に配置される。
【００５３】
一実施形態において、スピンホール電極は、自由磁性層の両側に第２の異なる金属を更に含む。
【００５４】
一実施形態において、スピンホール金属電極は、自由磁性層の上に配置され、自由磁性層は、誘電体層の上に配置され、誘電体層は、固定磁性層の上に配置され、ビットセルは、底部電極と、底部電極上に配置された反強磁性（ＡＦＭ）層と、ＡＦＭ層の上に配置された合成反強磁性体（ＳＡＦ）積層とを更に含む。ＭＴＪ積層は、ＳＡＦ積層の上に配置される。
【００５５】
一実施形態において、自由磁性層は、ＣｏＦｅＢから構成され、誘電体層は、酸化マグネシウム（ＭｇＯ）から構成され、固定磁性層は、ＣｏＦｅＢから構成され、ＳＡＦ積層は、ＣｏＦｅの層の上に配置されたルテニウム（Ｒｕ）の層から構成され、ＡＦＭ層は、ＩｒＭｎから構成され、底部電極は、Ｒｕ／Ｔａ／Ｒｕ積層から構成される。
【００５６】
一実施形態において、スピンホール金属電極は、第１の端部および第２の端部を有し、ＭＴＪ積層は、第１の端部と第２の端部との間に配置される。ビットセルは、底部電極と、底部電極に結合されたワードラインと、スピンホール金属電極の第１の端部に結合された選択ラインと、スピンホール金属電極の第２の端部に結合されたビットラインとを更に含む。ＭＴＪ積層は、底部電極上に配置され、底部電極に結合される。
【００５７】
一実施形態において、クロスポイントアレイの巨大スピンホール効果磁気抵抗ランダムアクセスメモリ（ＧＳＨＥ―ＭＲＡＭ）は、複数のビットセルを含み、各ビットセルは、磁性トンネル接合（ＭＴＪ）積層に結合されたスピンホール金属電極を有し、ＭＴＪ積層に結合された第２の電極と有する。また、複数の選択ラインは、複数のビットセルのうち１または複数の各スピンホール金属電極の第１の端部において複数のビットセルのうち１または複数に結合された各選択ラインを含む。また、複数のビットラインは、複数のビットセルのうち１または複数の各スピンホール金属電極の第２の異なる端部において複数のビットセルのうち１または複数に結合された各ビットラインを含む。また、複数のワードラインは、複数のビットセルのうち１または複数の各々の第２の電極において複数のビットセルのうち１または複数に結合された各ワードラインを含む。
【００５８】
一実施形態において、各ビットセルのスピンホール金属電極は、β―タンタル（β―Ｔａ）、β―タングステン（β―Ｗ）、またはプラチナ（Ｐｔ）等であるが、これらに限定されない金属を含み、金属は、ビットセルのＭＴＪ積層の自由磁性層の上に配置される。
【００５９】
一実施形態において、スピンホール電極は、自由磁性層の両側に第２の異なる金属を更に含む。
【００６０】
一実施形態において、各ビットセルのスピンホール金属電極は、ビットセルのＭＴＪ積層の自由磁性層の上に配置され、自由磁性層は、ビットセルのＭＴＪ積層の誘電体層の上に配置され、誘電体層は、ビットセルのＭＴＪ積層の固定磁性層の上に配置され、各ビットセルは、底部電極と、底部電極上に配置された反強磁性（ＡＦＭ）層と、ＡＦＭ層の上に配置された合成反強磁性体（ＳＡＦ）積層を更に含む。ＭＴＪ積層は、ＳＡＦ積層の上に配置される。
【００６１】
一実施形態において、自由磁性層は、ＣｏＦｅＢから構成され、誘電体層は、酸化マグネシウム（ＭｇＯ）から構成され、固定磁性層は、ＣｏＦｅＢから構成され、ＳＡＦ積層は、ＣｏＦｅの層の上に配置されたルテニウム（Ｒｕ）の層から構成され、ＡＦＭ層は、ＩｒＭｎから構成され、底部電極は、Ｒｕ／Ｔａ／Ｒｕ積層から構成される。
【００６２】
一実施形態において、各ビットセルのスピンホール金属電極は、ビットセルのＭＴＪ積層の自由磁性層の下に配置され、自由磁性層は、ビットセルのＭＴＪ積層の誘電体層の下に配置され、誘電体層は、ビットセルのＭＴＪ積層の固定磁性層の下に配置され、各ビットセルは、上部電極と、底部電極の下に配置された反強磁性（ＡＦＭ）層と、ＡＦＭ層の下に配置された合成反強磁性体（ＳＡＦ）積層とを更に含む。ＭＴＪ積層は、ＳＡＦ積層の下に配置される。
【００６３】
一実施形態において、自由磁性層は、ＣｏＦｅＢから構成され、誘電体層は、酸化マグネシウム（ＭｇＯ）から構成され、固定磁性層は、ＣｏＦｅＢから構成され、ＳＡＦ積層は、ＣｏＦｅの層の上に配置されたルテニウム（Ｒｕ）の層から構成され、ＡＦＭ層は、ＩｒＭｎから構成され、上部電極は、Ｒｕ／Ｔａ／Ｒｕ積層から構成される。
【００６４】
一実施形態において、クロスポイントアレイの巨大スピンホール効果磁気抵抗ランダムアクセスメモリ（ＧＳＨＥ―ＭＲＡＭ）内のビットセルにロジック１を書き込む方法であって、複数のビットセルにおける目標のビットセルを識別する段階と、目標のビットセルに結合されたビットラインのビットライン電圧を書き込み電圧にまで増大させる段階と、ビットセルに結合された選択ラインの選択ライン電圧をグランドにまで低減する段階とを伴い、各ビットセルは、磁性トンネル接合（ＭＴＪ）積層と結合されたスピンホール金属電極と、ＭＴＪ積層に結合された第２の電極とを有し、ビットラインは、複数のビットラインから選択され、各ビットラインは、複数のビットセルのうち１または複数の各スピンホール金属電極の第１の端部において複数のビットセルのうち１または複数と結合され、複数の選択ラインのうち選択ラインは、高いインピーダンス状態を有し、各選択ラインは、複数のビットセルのうち１または複数の各スピンホール金属電極の第２の異なる端部において複数のビットセルのうち１または複数と結合される。
【００６５】
一実施形態において、方法は、複数のワードラインを高いインピーダンスに維持する段階を更に伴い、各ワードラインは、複数のビットセルのうち１または複数の各々の第２の電極において複数のビットセルのうち１または複数に結合される。
【００６６】
一実施形態において、各ビットセルのスピンホール金属電極は、下の基板に対してＭＴＪ積層上に配置される。
【００６７】
一実施形態において、各ビットセルのスピンホール金属電極は、ＭＴＪ積層上において、下の基板に対して配置される。
【００６８】
一実施形態において、クロスポイントアレイの巨大スピンホール効果磁気抵抗ランダムアクセスメモリ（ＧＳＨＥ―ＭＲＡＭ）内のビットセルにロジック０を書き込む方法は、複数のビットセルにおける目標のビットセルを識別する段階を伴い、各ビットセルは、磁性トンネル接合（ＭＴＪ）積層に結合されたスピンホール金属電極を含み、第２の電極は、ＭＴＪ積層に結合される。また、方法は、目標のビットセルに結合されたビットラインにビットライン電圧を負の書き込み電圧にまで減少させる段階を伴い、ビットラインは、複数のビットラインから選択され、各ビットラインは、複数のビットセルのうち１または複数の各スピンホール金属電極の第１の端部において複数のビットセルのうち１または複数と結合される。また、方法は、ビットセルに結合された選択ラインの選択ライン電圧をグランドにまで低減する段階を伴い、複数の選択ラインのうち選択ラインは、高いインピーダンス状態を有し、各選択ラインは、複数のビットセルのうち１または複数の各スピンホール金属電極の第２の異なる端部において複数のビットセルのうち１または複数と結合される。
【００６９】
一実施形態において、方法は、複数のワードラインを高いインピーダンスに維持する段階を更に伴い、各ワードラインは、複数のビットセルのうち１または複数の各々の第２の電極において複数のビットセルのうち１または複数に結合される。
【００７０】
一実施形態において、各ビットセルのスピンホール金属電極は、下の基板に対してＭＴＪ積層上に配置される。
【００７１】
一実施形態において、各ビットセルのスピンホール金属電極は、ＭＴＪ積層上において、下の基板に対して配置される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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