(57)【要約】  垂直メモリ構成要素（６４）を有するモノリシック三次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）が開示される。ブロック間配線のための狭間隔の垂直モノリシック階層間ビア（ＭＩＶ）（６８）を有する３Ｄメモリクロスバー（６６）アーキテクチャ、およびブロックアクセスのための各階層（６２）におけるマルチプレクサ（７０）が、全コンダクタ長を短くし、抵抗−容量性（ＲＣ）遅延を低減するために使用される。そのような長いクロスバーの除外はクロスバーのＲＣ遅延を低減し、概して性能および速度を向上させる。さらに、長い水平クロスバーの除外は、コンダクタ配線をより容易にする。ＭＩＶは、それらの短いラン長により、（長クロスバーとは異なって）リピータに依存する必要性なしで動作することができ、制御論理回路は、使用に基づいて、メモリバンクを構成するように使用されうる。
2016541083.tif 000002
【特許請求の範囲】
【請求項１】
３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）であって、前記３ＤＩＣは下記を備える、
メモリ構造であって、
複数の階層、各階層はメモリセルを有する、と、
前記複数の階層に及ぶ複数のモノリシック階層間ビア（ＭＩＶ）と、
前記複数の階層のうちの第１の階層に配置され、前記複数の階層の前記第１の階層内の少なくともそれぞれのメモリセルに結合された第１のマルチプレクサと、
前記複数の階層のうちの第２の階層に配置され、前記複数の階層の前記第２の階層内の少なくとも第２のそれぞれのメモリセルに結合された第２のマルチプレクサと、
もしあれば、どのメモリセルがアクティブであるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成された制御論理回路と、
を備えるメモリ構造。
【請求項２】
メモリセルの使用を再構成するように構成された前記制御論理回路は、電力を節約するように、使用されないメモリセルを不活性化する、請求項１に記載の３ＤＩＣ。
【請求項３】
前記複数のＭＩＶは、前記メモリ構造のためのクロスバーとしての役割をするように構成される、請求項１に記載の３ＤＩＣ。
【請求項４】
前記メモリセルは、ランダムアクセスメモリ（ＲＡＭ）を備える、請求項１に記載の３ＤＩＣ。
【請求項５】
前記ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）を備える、請求項４に記載の３ＤＩＣ。
【請求項６】
前記複数の階層は、２ｎ個のメモリバンクを備え、前記複数の階層は、ｎ層の階層を備える、請求項１に記載の３ＤＩＣ。
【請求項７】
前記複数のＭＩＶは、ミクロン長オーダーの垂直の長さを備える、請求項１に記載の３ＤＩＣ。
【請求項８】
前記第１の階層内のメモリセルのための少なくとも１個の水平クロスバーをさらに備える、請求項１に記載の３ＤＩＣ。
【請求項９】
３次元（３Ｄ）集積回路（ＩＣ）３ＤＩＣであって、前記３ＤＩＣは下記を備える、
複数の階層、各階層は１つまたは複数のクライアントメモリユニットを備える、と、
前記クライアントメモリユニットを結合し、その間での通信を許容する垂直クロスバーであって、前記垂直クロスバーは、
前記複数の階層に及ぶ複数のモノリシック階層間ビア（ＭＩＶ）と、
前記複数の階層の各々に関連付けられた少なくとも１個のマルチプレクサと、
を備える垂直クロスバー、と、
もしあれば、どのクライアントメモリユニットがアクティブであるかを決定し、そのような決定に基づいてクライアントメモリユニットの使用を再構成するように構成された制御論理回路。
【請求項１０】
どのクライアントメモリユニットがアクティブであるかを決定するように構成された前記制御論理回路は、アクティブでないクライアントメモリユニットを不活性化することによって、クライアントメモリユニットの使用を再構成する、請求項９に記載の３ＤＩＣ。
【請求項１１】
前記複数の階層の第１の階層に関連付けられた水平クロスバーをさらに備え、前記水平クロスバーは、前記垂直クロスバーに単一の階層内の複数のクライアントメモリユニットを結合する、請求項９に記載の３ＤＩＣ。
【請求項１２】
各クライアントメモリユニットは、ランダムアクセスメモリ（ＲＡＭ）を備える、請求項９に記載の３ＤＩＣ。
【請求項１３】
前記ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）を備える、請求項１２に記載の３ＤＩＣ。
【請求項１４】
少なくとも１つの階層は、８個のクライアントメモリユニットを備える、請求項９に記載の３ＤＩＣ。
【請求項１５】
前記垂直クロスバーは、前記８個のクライアントメモリユニットの間で中央に配置される、請求項１４に記載の３ＤＩＣ。
【請求項１６】
前記垂直クロスバーは、シャッフルアーキテクチャをサポートする、請求項９に記載の３ＤＩＣ。
【請求項１７】
前記垂直クロスバーは、イン／アウトアーキテクチャをサポートする、請求項９に記載の３ＤＩＣ。
【請求項１８】
３次元（３Ｄ）３ＤＩＣにおいて３Ｄメモリ構造を形成する方法であって、前記方法は下記を備える、
３次元（３Ｄ）集積回路（３ＤＩＣ）の第１の階層上に第１のクライアントメモリユニットを位置付けることと、
前記３ＤＩＣの第２の階層上に第２のクライアントメモリユニットを位置付けることと、
垂直クロスバーを用いて、前記第１のクライアントメモリユニットを前記第２のクライアントメモリユニットに結合することと、
もしあれば、前記第１および第２のクライアントメモリユニット内のどのメモリセルがアクティブであるかを決定し、そのような決定に基づいて前記クライアントメモリユニットの使用を再構成するように構成された制御論理回路を提供すること。
【請求項１９】
前記制御論理回路によって決定されるように、アクティブでない前記クライアントメモリユニットを不活性化することをさらに備える、請求項１８に記載の方法。
【請求項２０】
前記クライアントメモリユニットのうちの１つ内に少なくとも１個の水平クロスバーを提供することをさらに備える、請求項１８に記載の方法。
【請求項２１】
３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）であって、前記３ＤＩＣは下記を備える、
複数の階層、各階層はメモリセルを有する、と、
前記複数の階層に及ぶ複数のモノリシック階層間ビア（ＭＩＶ）と、
前記複数の階層のうちの第１の階層に配置され、前記複数の階層の前記第１の階層内の少なくともそれぞれのメモリセルに結合された第１のマルチプレクサと、
前記複数の階層のうちの第２の階層に配置され、前記複数の階層の前記第２の階層内の少なくとも第２のそれぞれのメモリセルに結合された第２のマルチプレクサと、
前記複数のＭＩＶのうちの少なくとも１つに結合された制御論理回路、ここで、前記制御論理回路は、もしあれば、どのメモリセルがアクティブであるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成される。
【発明の詳細な説明】
【優先権の主張】
【０００１】
[0001]本願は、２０１３年１０月２３日付で出願され、かつ「MONOLITHIC THREE DIMENSIONAL (3D) INTEGRATED CIRCUITS (ICs) (3DICs) WITH VERTICAL MEMORY COMPONENTS, RELATED SYSTEMS AND METHODS」という題名の、米国特許仮出願第６１／８９４，５４１号に基づく優先権を主張し、これは全体として参照により本明細書に組み込まれている。
【０００２】
[0002]本願はまた、２０１４年１月１０日付で出願され、かつ「MONOLITHIC THREE DIMENSIONAL (3D) INTEGRATED CIRCUITS (ICs) (3DICs) WITH VERTICAL MEMORY COMPONENTS, RELATED SYSTEMS AND METHODS」という題名の、米国特許出願第１４／１５２，２４８号に基づく優先権を主張し、これは全体として参照により本明細書に組み込まれている。
［背景技術］
【技術分野】
【０００３】
[0003]本開示の技術は概して、集積回路におけるメモリシステムに関する。
【背景技術】
【０００４】
[0004]モバイル通信デバイスは、現在の社会において一般的になってきた。これらのモバイルデバイスの普及は、部分的に、そのようなデバイス上で今や使用可能である多くの機能によって促進される。そのような機能の需要は、処理能力要件を増加させ、より強力なバッテリの必要性を生む。モバイル通信デバイスのハウジングの限定された空間内で、バッテリは処理回路と競う。限定された空間は、回路内の電力消費の制御および部品の継続的な（continued）小型化に圧力を与える。モバイル通信デバイスの集積回路（ＩＣ）において、小型化が特定の関心事項となってきた一方で、他のデバイスにおけるＩＣの小型化を狙った試みもまた生じる。
【０００５】
[0005]小型化の試みは、ムーアの法則に概してしたがって進んできたけれども、能動構成要素を縮小することによって達成される空間節約は、増加した機能を提供するためにさらなる能動素子を追加するＩＣデザインによってほぼすぐに埋められてしまう。従来の二次元（２Ｄ）設計では、ＩＣ内の能動素子はすべて、これもまたＩＣ内にある１つまたは複数のメタルレイヤを通じて素子が接続される単一の能動層に配置されてきた。ＩＣ内の能動素子の数が増加すると、素子間の所望の接続を実現するための配線要求は、次第に複雑になる。
【０００６】
[0006]配線接続の困難さは、メモリ素子内で特に深刻である。すなわち、より小型のビットセルが構成要素の小型化を許容するのに対して、増加した機能がより多くの利用可能なメモリを要求し、それにより、デバイス毎にますます多くのメモリビットセルがメモリバンクに集積される。メモリバンク内のメモリビットセルの数が増加すると、そのようなビットセルのためのアクセス回線（ビット線（ＢＬ）またはワード線（ＷＬ））が次第に長くなる。アクセス回線の長さがより長くなると、回線を配線する困難さが増す。通常、メモリバンクは、クライアント対クライアントの相互動作のためにブロック間配線、マルチプレクサ、およびリピータ上に存在する完全にスタティックな相補型金属酸化膜半導体（ＣＭＯＳ）ファブリックスイッチを利用することができる。そのようなファブリックスイッチの使用は、メモリプールが金属配線の混雑を抑えることを可能にする。そのようなファブリックスイッチを用いても、メモリプールは、２Ｄ設計において、ブロック間通信チャネルとしてクロスバー（時折、「ｘＢａｒ」と称される）を要求する。トップレベルの配線と競合するこれらのクロスバーは、多大な配線リソースを消費する。加えて、これらのクロスバーは、通常、長さがミリメータ（１ミリメータ以上も含む）である。そのような長さは、リピータの使用を必要とし、それらに関連した多大な抵抗−容量（ＲＣ）遅延を有して、メモリアクセス（またはブロック間通信）時間を制限する。
【発明の概要】
【０００７】
[0007]詳細な説明において開示される実施形態は、垂直メモリ構成要素を有するモノリシック三次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）を含む。関連するシステムおよび方法もまた開示される。本明細書で使用される場合、垂直メモリ構成要素は、ＩＣ内の垂直に積み重ねられた階層に配列された複数のメモリセルである。３ＤＩＣは、垂直クロスバーの使用を通じて、メモリブロックを配列し、ブロック間ワイヤ長を縮めることの点で多大な利点を提供することができる。ブロック間ワイヤ長の縮小は、抵抗−容量性（ＲＣ）遅延を低減することができる。
【０００８】
[0008]この点で、１つの実例的な実施形態において３ＤＩＣが開示される。３ＤＩＣはメモリ構造を備える。メモリ構造は、複数の階層を備え、各階層はメモリセルを有する。メモリ構造はまた、複数の階層に及ぶ複数のＭＩＶを備える。メモリ構造はまた、複数の階層のうちの第１の階層に配置され、複数の階層の第１の階層内の少なくともそれぞれのメモリセルに結合された第１のマルチプレクサを備える。メモリ構造はまた、複数の階層のうちの第２の階層に配置され、複数の階層の第２の階層内の少なくとも第２のそれぞれのメモリセルに結合された第２のマルチプレクサを備える。メモリ構造はまた、もしあれば、どのメモリセルがアクティブ（active）であるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成された制御論理回路を備える。
【０００９】
[0009]別の実例的な実施形態では、３ＤＩＣが開示される。３ＤＩＣは複数の階層を備え、各階層は１つまたは複数のクライアントメモリユニットを備える。３ＤＩＣはまた、クライアントメモリユニットを結合し、その間での通信を可能とする垂直クロスバーを備える。垂直クロスバーは、複数の階層に及ぶ複数のＭＩＶを備える。垂直クロスバーはまた、複数の階層の各々に関連付けられた少なくとも１個のマルチプレクサを備える。垂直クロスバーはまた、もしあれば、どのクライアントメモリユニットがアクティブであるかを決定し、そのような決定に基づいてクライアントメモリユニットの使用を再構成するように構成された制御論理回路を備える。
【００１０】
[0010]別の実例的な実施形態では、３ＤＩＣにおいてメモリ構造を形成する方法が開示される。その方法は、３ＤＩＣの第１の階層上に第１のクライアントメモリユニットを位置付けることを備える。その方法はまた、３ＤＩＣの第２の階層上に第２のクライアントメモリユニットを位置付けることを備える。その方法はまた、垂直クロスバーを用いて、第１のクライアントメモリユニットを第２のクライアントメモリユニットに結合することを備える。その方法はまた、もしあれば、クライアントメモリユニット内のどのメモリセルがアクティブであるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成された制御論理回路を提供することを備える。
【００１１】
[0011]別の実例的な実施形態では、３ＤＩＣが開示される。３ＤＩＣはメモリ構造を備える。メモリ構造は、複数の階層を備え、各階層はメモリセルを有する。メモリ構造はまた、複数の階層に及ぶ複数のＭＩＶを備える。メモリ構造はまた、複数の階層のうちの第１の階層に配置され、複数の階層の第１の階層内の少なくともそれぞれのメモリセルに結合された、多重化するための第１の手段を備える。メモリ構造はまた、複数の階層のうちの第２の階層に配置され、複数の階層の第２の階層内の少なくとも第２のそれぞれのメモリセルに結合された、多重化するための第２の手段を備える。メモリ構造はまた、もしあれば、どのメモリセルがアクティブであるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成された、制御するための手段を備える。
【００１２】
[0012]別の実例的な実施形態では、３ＤＩＣが開示される。３ＤＩＣは、複数の階層を備え、各階層はメモリセルを有する。３ＤＩＣはまた、複数の階層に及ぶ複数のＭＩＶを備える。３ＤＩＣはまた、複数の階層のうちの第１の階層に配置され、複数の階層の第１の階層内の少なくともそれぞれのメモリセルに結合された第１のマルチプレクサを備える。３ＤＩＣはまた、複数の階層のうちの第２の階層に配置され、複数の階層の第２の階層内の少なくとも第２のそれぞれのメモリセルに結合された第２のマルチプレクサを備える。３ＤＩＣはまた、複数のＭＩＶのうちの少なくとも１つに結合された制御論理回路を備え、その制御論理回路は、もしあれば、どのメモリセルがアクティブであるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成される。
【図面の簡単な説明】
【００１３】
【図１】水平メモリ構造のためのシャッフルクロスバーアーキテクチャを有する実例的な従来のメモリブロックのブロック図である。
【図２】水平メモリ構造のためのインアウトクロスバーアーキテクチャを有する実例的な従来のメモリブロックのブロック図である。
【図３】本開示の実例的な実施形態にしたがって３Ｄメモリバンクで配列された垂直メモリ構成要素を含むことができる三次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）の簡略化された例示である。
【図４】図３における３ＤＩＣ中の３Ｄメモリバンクとして用いられうる３Ｄ垂直メモリ構造の実例的な実施形態の簡略化された例示である。
【図５】階層毎に２個のメモリバンクを有する図４の３Ｄ垂直メモリ構造の簡略化された上方視点の図である。
【図６】階層毎に４個のメモリバンクを有する３Ｄ垂直メモリ構造の実例的な実施形態の簡略化された上方視点の図である。
【図７】階層毎に８個のメモリバンクを有する３Ｄ垂直メモリ構造の別の実例的な実施形態の簡略化された上方視点の図である。
【図８】垂直クロスバーと水平クロスバーの両方を有する３ＤＩＣにおいて使用される３Ｄ垂直メモリ構造の代わりの実例的な実施形態の簡略化された図である。
【図９】図４−図８の垂直メモリセル構造を含むことができる実例的なプロセッサベースシステムのブロック図である。
【詳細な説明】
【００１４】
[0022]次に図面を参照すると、本開示のいくつかの実例的な実施形態が説明される。「実例的」という言葉は、「例、事例、または例示としての役目をする」を意味するように本明細書では使用される。「実例的」として本明細書で説明されているいずれの実施形態も、他の実施形態と比較して、必ずしも、好ましいまたは有利であると解釈されるものではない。
【００１５】
[0023]詳細な説明において開示されている実施形態は、垂直メモリ構成要素を有するモノリシック三次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）を含む。関連するシステムおよび方法もまた開示される。本明細書で使用される場合、垂直メモリ構成要素は、ＩＣ内の垂直に積み重ねられた階層に配列された複数のメモリセルである。３ＤＩＣは、垂直クロスバーの使用を通じてメモリブロックを配列し、ブロック間ワイヤ長を縮めることの点で多大な利点を提供することができる。ブロック間ワイヤ長の縮小は、抵抗−容量性（ＲＣ）遅延を低減することができる。
【００１６】
[0024]この点で、本明細書で開示されている実施形態は、ブロック間配線のための狭間隔の（tight pitched）垂直モノリシック階層間ビア（ＭＩＶ）およびブロックアクセスのための３ＤＩＣの各階層におけるマルチプレクサを有する３Ｄメモリクロスバーアーキテクチャを含む。３ＤＩＣの階層間の垂直距離は比較的短いので、より長い水平クロスバーが縮小または除外されうる。そのようなより長いクロスバーの除外はクロスバーのＲＣ遅延を低減し、概して性能および速度を向上させる。さらに、より長い水平クロスバーの除外は、コンダクタ配線をより容易にする。ＭＩＶは、それらのより短いラン長により、（長クロスバーとは異なって）リピータに依存する必要性を低減し、制御論理回路は、使用に基づいてメモリバンクを構成するように使用されうる。
【００１７】
[0025]ＩＣ内のエリアを浪費せず、ＲＣ遅延を低減するような方法で３ＤＩＣで用いられうる３Ｄ垂直メモリバンクの実施形態を扱う前に、従来の二次元（２Ｄ）メモリバンクの概要が、まず図１および図２を参照して以下で提供される。本開示の実例的な実施形態にしたがった３Ｄ垂直メモリバンクの議論は、図３を参照した以下で始まる。
【００１８】
[0026]この点で、図１は、メモリ構造１０のためのシャッフルスタイルクロスバー（shuffle style crossbar）アーキテクチャである。メモリ構造１０は、水平クロスバー１２およびクライアントメモリユニット１４を含む。例示されているように、８個のクライアントメモリユニット１４（０）−１４（７）が存在するが、これはＮ個のクライアントメモリユニット１４に要約されうる。各クライアントメモリユニット１４は、Ｋビットを有する（明示的に例示されていない）。シャッフルスタイルクロスバーでは、各クライアントメモリユニット１４は、すべての他のクライアントメモリユニット１４に送信する、およびすべての他のクライアントメモリユニット１４から受信することができる。この通信を実現するために、水平クロスバー１２はＮ×Ｋ個のトラックを含み、各クライアントメモリユニット１４は、それぞれのマルチプレクサ（ＭＵＸ）１６（多重化するための手段とも本明細書では称される）に関連付けられる。クライアントメモリユニット１４の数（すなわち、Ｎ）が増大するか、または各クライアントメモリユニット１４内のビットの数（すなわち、Ｋ）が増大すると、トラックの数は増大する。トラックの数が増大すると、トラックを配置および配線するのに十分なエリアをＩＣ内に見つけることがより難しくなる。結果として、水平クロスバー１２の長さが伸びる。水平クロスバーの長さが伸びると、水平クロスバーに関連付けられたＲＣ遅延は増大し、リピータ（図示せず）は、信号が適切な宛先に到達することを確実にするために要求されうる。さらに、長い水平クロスバー１２は、性能に悪影響を及ぼす電磁干渉（ＥＭＩ）の問題を有しうる。その水平クロスバー１２を有するメモリ構造１０は、比較的小さな数のクライアントメモリユニット１４には十分であるけれども、より大きなメモリ構造ではすぐに実用的でなくなる。
【００１９】
[0027]図１と同様に、図２は、メモリ構造２０のためのインアウトスタイルクロスバー（in-out style crossbar）アーキテクチャを例示している。メモリ構造２０は、水平クロスバー２２およびクライアントメモリユニット２４を含む。実例的な実施形態では、クライアント毎にＫビットが利用可能であるＭ個のクライアントメモリユニット２４（１）−２４（Ｍ）が存在する。ＭＵＸ２６（すなわち、ＭＵＸ２６（０）−２６（Ｍ−１））は、各クライアントメモリユニット２４に関連付けられる。同様に、Ｎ個の読み出しクライアント２８（すなわち、クライアント２８（１）−２８（Ｎ））が存在する。したがって、水平クロスバー２２は、Ｎ×Ｋ個のトラックを有するＮ×Ｍである。そのような配列は、リスニング専用のクライアントメモリユニット２４、およびトーキング専用の読み出しクライアント２８を有する。図１のメモリ構造１０のように、この配列は、配線混雑およびＲＣ遅延の増加の観点から実用上の制限に繋がるだろう。
【００２０】
[0028]上で着目されたように、多数なトラックを有する２Ｄの水平クロスバー１２、２２は、すべてのトラックのために過度の配線の複雑性を作り出す。加えて、トラックがより長くなると、より多くのＲＣ遅延がメモリの動作に導入される。そのような遅延は概して望ましくない。
【００２１】
[0029]水平クロスバー１２、２２を有する２Ｄメモリ構造１０、２０とは反対に、本明細書で開示されている実施形態は、以下でより詳細に論じられているような３Ｄ垂直メモリバンクを含む。実例的な実施形態では、３Ｄメモリバンクは、３ＤＩＣ内にＭＩＶ接続階層を有するモノリシック３ＤＩＣ内で提供される。３ＤＩＣの使用は、長いブロック間ルートの除外を可能とする意味で、クライアントメモリユニットの配置を可能とする。ＭＩＶは、そのような長いブロック間ルートにとって代わる。ＭＩＶはより短いので、より少ないＲＣ遅延が存在する。例えば、ブロック間ルートは、ミリメートル単位の長さでありうる。反対に、ＭＩＶは、ミクロンの長さでありうる。これらのより短いパスは、金属配線混雑に加え、ＲＣ遅延を多大に低減する。加えて、より短いＭＩＶは、リピータの必要性なく動作することができる。リピータの除外は、ＩＣ中の空間および費用を節約する。加えて、リピータの除外はまた、改善されたメモリアクセス時間にも繋がる。したがって、リピータの除外は、回路設計における肯定的な変化である。
【００２２】
[0030]３ＤＩＣにおける垂直メモリ構造の実例的な実施形態を説明する前に、３ＤＩＣ  ３０の概要が図３を参照して提供される。この点で、図３は、３ＤＩＣ３０の簡略化された横断面を例示している。３ＤＩＣ３０は、複数の階層３２を有する。階層３２は、水素切断または他のモノリシック階層形成方法によって形成されうる。実例的な水素切断プロセスに関するより多くの情報については、興味を持った読み手は、２０１３年２月１２日付で提出された、米国特許出願番号第１３／７６５０８０号へ照会され、それは、本明細書にその全体として参照によって組み込まれる。
【００２３】
[0031]上で着目されたように、３ＤＩＣ技術の使用により、３ＤＩＣ３０内の階層３２の異なる階層は、異なる機能を実行し、単一の３ＤＩＣ３０において特定のデバイスのすべての機能を提供することができるようになる。例えば、３ＤＩＣ３０は、モバイル端末のためのＲＦトランシーバおよびコントローラでありうる。したがって、第１の階層３４は、センサおよび他の大規模な機能サイズの素子を含む。
【００２４】
[0032]図３を続けて参照すると、第２の階層３６は、無線周波数、アナログおよび／または電力管理集積回路（ＰＭＩＣ）構成要素を含むことができる。第２の階層３６は、入ってくるＲＦアナログ信号が歪められないよう比較的低いノイズであるように設計されうる。電磁（ＥＭ）シールド３８は、第２の階層３６と第３の階層４０の間に位置付けられうる。ＥＭシールド３８は、グラフェン層のような導電性材料から形成されうる。３ＤＩＣにおけるグラフェンシールドに関するより多くの情報については、興味を持った読み手は、２０１３年２月１２日付で提出された、米国特許出願番号第１３／７６５，０６１号へ照会され、その開示は、本明細書にその全体として参照によって組み込まれる。
【００２５】
[0033]ＥＭシールド３８の存在は、第１および第２の階層３４、３６からのノイズが第３の階層４０の低ノイズ特性に影響を与えるのを防ぐことを助ける。第３の階層４０は、モデムまたは他のコントローラを有することができる。第３の階層４０上の機能を適合させるために、第３の階層４０の材料および設計が、モデム速度アーキテクチャを増進するように選択されうる。
【００２６】
[0034]図３を続けて参照すると、第４〜第７の階層４２、４４、４６、および４８は、以下で図４〜８を参照してさらに説明されるような本開示の実例的な実施形態にしたがった、メモリ構造を含むメモリ階層でありうる。
【００２７】
[0035]実例的な実施形態では、３ＤＩＣ３０の階層は、ＭＩＶ５０によって電気的に相互結合される。ＭＩＶに関するより多くの情報については、興味を持った読み手は、２０１３年のIEEE/ACM Asia South Pacific Design Automation Conferenceの議事録における、Shreedpad Panth他による「High-Density Integration of Functional Modules Using Monolithic 3D-IC Technology」の６８１〜６８６頁へ参照され、それは、本明細書にその全体として参照によって組み込まれる。ＴＳＶとは反対に、ＭＩＶは、直径約サブ１００ｍｎ（すなわち、ＴＳＶのミクロン寸法よりずっと小さい）および２００ｎｍ以下の深さでありうる。さらに、実例的な実施形態では、複数の階層３２の各々は、おおよそ４００ｎｍ以上の薄さでありうる。これらの寸法は、図３の差し込み図で例示されている。
【００２８】
[0036]この点で、図４〜８は、３ＤＩＣ１０のような３ＤＩＣで使用されうる３Ｄメモリ構造の実例的な実施形態を供給している。３Ｄメモリ構造は、２Ｄで実装されるメモリの相当する量と比べて相対的に小さなエリアを３ＤＩＣ内で消費する。加えて、２Ｄ構造の長い水平クロスバーは除外され、これは、ＲＣ遅延を低減する。この点で、図４を参照すると、３Ｄメモリ構造６０の第１の実例的な実施形態が提供される。メモリ構造６０は、垂直クロスバー６６のどちら側にも位置付けられたクライアントメモリユニット６４（本明細書ではメモリセルとも称される）を有する「Ｎ」階層６２を有する。したがって、２Ｎ個クライアントメモリユニット６４（１）−６４（２ｎ）が存在する。クライアントメモリユニット６４は、「バタフライ」配列で配列される（すなわち、垂直クロスバー６６は胸部であり、クライアントメモリユニット６４は羽を形成する）。垂直クロスバー６６の両サイドにクライアントメモリユニット６４を配置することによって、３Ｄメモリ構造６０の全占有域（footprint）は、長いｘ寸法と、比較的短いｙ寸法の概して矩形の形を有する。この矩形の占有域は、比較的短い垂直クロスバー構造を保ちながら、ある特定の回路レイアウトに適切であることができ、これは、ＲＣ遅延を低減する。
【００２９】
[0037]図５は、メモリ構造６０の上方視点を提供する。図４を参照すると、垂直クロスバー６６は、複数のＭＩＶ６８およびマルチプレクサ７０から形成されうる。実例的な実施形態では、各クライアントメモリユニット６４（１）−６４（２ｎ）は、それぞれのＭＵＸ７０（１）−７０（２ｎ）を有する。各ＭＵＸ７０はＮ×１  ＭＵＸでありうる。制御論理回路７２（制御するための手段としても称される）は、階層６２とは異なる階層（例えば、最下階層６２より下位、または最高階層６２より上位）に位置付けられうるか、階層６２のうちの１つに組み込まれうる。別の実例的な実施形態では、制御論理回路７２は分散され、各ＭＵＸ７０に組み込まれうるか、各ＭＵＸ７０と同じ位置にありうる。制御論理回路７２は、どのクライアントメモリユニット６４がアクティブであるかを決定し、それにしたがって、メモリ構造６０の使用を再構成するように動作する。特に、特定のクライアントメモリユニット６４がアクティブでない場合、制御論理回路７２は、そのような使用されないクライアントメモリユニット６４を不活性化することができる。そのような使用されないクライアントメモリユニット６４の不活性化は、電力を節約し、これは、電力用のバッテリに依存するモバイルデバイスにおいて特に有利である。
【００３０】
[0038]図６および７は、消費されるエリア対提供される総メモリの点で異なる設計オプションを提供しながら垂直クロスバーをそれぞれ維持する３Ｄメモリ構造７４および７６の他の実例的な実施形態を例示している。図４および５の３Ｄメモリ構造６０とは反対に、図６のメモリ構造７４は、垂直クロスバー６６の各サイドにクライアントメモリユニット６４（各階層において計４個のクライアントメモリユニット６４）を有する。垂直クロスバー６６は短いままであるが、図４および５の３Ｄメモリ構造６０と比較されると、より多くの総メモリが提供される。加えて、十字形または＋の形の外見が、いくつかの設計のレイアウトにはより良好に適しうる。同様に、図７のメモリ構造７６は、各階層上に八（８）個のクライアントメモリを有する。８個のクライアントメモリユニット６４を使用することは、より多くの総メモリを提供することができるが、わずかに大きな総占有域の消費でそれを提供しうる。しかしながらメモリ構造７６の正方形の占有域は、いくつかの設計のレイアウトにはより良好に適しうる。しかしながら、各階層上の８個のクライアントメモリユニット６４があってももってさえ、垂直クロスバー６６は、対応するＲＣ遅延の低減を伴い相対的に短いままである。また別の実施形態（例示されていない）では、いくつかの階層は、他の階層とは異なっている数のクライアントメモリユニット６４を有することができる（例えば、第１および第２の階層は、２個のクライアントメモリユニット６４を有し、第３および第５の階層は、８個のクライアントメモリユニット６４を有し、第４の階層は、４個のクライアントメモリユニット６４を有する）。そのような配列は、必要とされるか所望される場合、特定の設計制約（例えば、空間、タイミング、および／または配線制約）を楽にし（facilitate）うる。
【００３１】
[0039]図４−７の実施形態が各々、異なる設計基準に対して有用性を有する一方、、依然として他の設計基準がそのような構造によって満たされないことがある。したがって、垂直メモリ構造を例示しているメモリ構造８０のさらなる実例的な実施形態が、図８で提供されている。メモリ構造８０は、上で説明されているような複数のＭＩＶから形成され、メモリ構造８０内の複数の階層８３に及びうる垂直クロスバー８２を含むことができる。さらに、メモリ構造８０は、クライアントメモリユニット８６に垂直クロスバー８２を結合する水平クロスバー８４を有することができる。実例的な実施形態では、２ｍ個のクライアントメモリユニット８６（例えば、８６（１）−８６（２ｍ））が存在する。各クライアントメモリユニット８６（１）−８６（２ｍ）は、それぞれのＭＵＸ８８（例えば、ＭＵＸ８８（１）−８８（２ｍ））を有することができる。加えて、各階層８３は、それぞれの水平クロスバー８４に垂直クロスバー８２を結合するＭＵＸ９０を有することができる。実例的な実施形態では、各クライアントメモリユニット８６がｋビットを有する状態で、階層毎に２ｍ個のクライアントメモリユニット８６が存在する。したがって、水平クロスバー８４は、２ｍ＊ｋ個の導電線を有することができる。ＭＵＸ８８は２ｍ×１個のＭＵＸでありうる。垂直クロスバー８２は、そこにｋ個のＭＩＶを有することができる。ＭＵＸ９０は２ｍ×１個のＭＵＸでありうる。重ねて、他のメモリ構造のうちの１つもまさったメモリ構造８０の選択は、空間または配線制約のような設計基準に応じうる。重ねて、制御論理回路は、どのクライアントメモリユニット８６がアクティブであるかを決定し、能動的でないクライアントメモリユニット８６を選択的に不活性化するために使用されうる。
【００３２】
[0040]上の議論は、クロスバーがメモリユニットをどのように接続するかに焦点を当ててきたけれども、クロスバーが制御論理回路（例えば、制御論理回路７２）にも結合し、その制御論理回路は、メモリユニットとは異なる階層上にありうるか、１つまたは複数のメモリユニットを有する階層に位置しうることは認識されるべきである。
【００３３】
[0041]本明細書で開示されている実施形態にしたがった垂直クロスバーを有するメモリ構造は、あらゆるプロセッサベースデバイスに提供されうるか、またはあらゆるプロセッサベースデバイスに統合されうる。例は、限定なく、セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイル電話、セルラ電話、コンピュータ、携帯用コンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレイヤ、デジタル音楽プレイヤ、携帯用音楽プレイヤ、デジタルビデオプレイヤ、ビデオプレイヤ、デジタルビデオディスク（ＤＶＤ）プレイヤ、および携帯用デジタルビデオプレイヤを含む。
【００３４】
[0042]この点で、図９は、図４〜８で例示されている垂直メモリ構成要素を有するモノリシック３ＤＩＣを用いることができるプロセッサベースシステム１００の例を例示している。この例では、プロセッサベースシステム１００は、各々が１つまたは複数のプロセッサ１０４を含む１つまたは複数の中央処理ユニット（ＣＰＵ）１０２を含む。ＣＰＵ（複数を含む）１０２は、一時的に記憶されたデータへの迅速なアクセスのためにプロセッサ（複数を含む）１０４に結合されたキャッシュメモリ１０６を有することができる。キャッシュメモリ１０６は、上で説明された垂直クロスバーを含む３ＤＩＣの１つまたは複数を含むことができる。ＣＰＵ（複数を含む）１０２は、システムバス１０８に結合され、プロセッサベースシステム１００に含まれるデバイスを相互結合することができる。周知であるように、ＣＰＵ（複数を含む）１０２は、システムバス１０８をわたってアドレス、制御、およびデータ情報を交換することによってこれらの他のデバイスと通信する。
【００３５】
[0043]他のデバイスが、システムバス１０８に接続されうる。図９で例示されているように、これらのデバイスは、例として、本開示のメモリ構造を含むだろうメモリシステム１１０、１つまたは複数の入力デバイス１１２、１つまたは複数の出力デバイス１１４、１つまたは複数のネットワークインタフェースデバイス１１６、および１つまたは複数のディスプレイコントローラ１１８を含むことができる。入力デバイス（複数を含む）１１２は、入力キー、スイッチ、ボイスプロセッサ等に限定はされないけれどもそれらを含む、あらゆるタイプの入力デバイスを含むことができる。出力デバイス（複数を含む）１１４は、オーディオ、ビデオ、他の視覚インジケータ等に限定はされないけれどもそれらを含む、あらゆるタイプの出力デバイスを含むことができる。ネットワークインタフェースデバイス（複数を含む）１１６は、ネットワーク１２０への、およびネットワーク１２０からのデータの交換を許容にするように構成されたあらゆるデバイスであることができる。ネットワーク１２０は、有線またはワイヤレスネットワーク、私的または公的ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、およびインターネットに限定はされないけれども含む、あらゆるタイプのネットワークでありうる。ネットワークインタフェースデバイス（複数を含む）１１６は、あらゆるタイプの望まれる通信プロトコルをサポートするように構成されうる。
【００３６】
[0044]ＣＰＵ（複数を含む）１０２はまた、１つまたは複数のディスプレイ１２２に送られる情報を制御するために、システムバス１０８をわたってディスプレイコントローラ（複数を含む）１１８にアクセスするように構成されうる。ディスプレイコントローラ（複数を含む）１１８は、１つまたは複数のビデオプロセッサ１２４を介して表示されるようにディスプレイ（複数を含む）１２２に情報を送り、その１つまたは複数のビデオプロセッサ１２４は、ディスプレイ（複数を含む）１２２に適したフォーマットに表示されるようにその情報を処理する。ディスプレイ（複数を含む）１２２は、ブラウン管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ等に限定されないけれども含む、あらゆるタイプのディスプレイを含むことができる。
【００３７】
[0045]当業者は、本明細書で開示されている実施形態と関連して説明されている様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリまたは別のコンピュータ可読媒体に記憶され、かつプロセッサまたは他の処理デバイスによって実行される命令、あるいはその両方の組み合わせとして実装されうることをさらに認識するだろう。本明細書で説明されているアービター（arbiter）、マスタデバイス、および追従デバイスは、例として、あらゆる回路、ハードウェア構成要素、ＩＣ、またはＩＣチップで用いられうる。本明細書で開示されているメモリは、あらゆるタイプおよびサイズのメモリであることができ、あらゆるタイプの望まれる情報を記憶するように構成されうる。この互換性を明確に例示するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、一般にそれらの機能の観点から上で説明されてきた。そのような機能がどのように実行されるかは、特定のアプリケーション、設計選択、および／またシステム全体に課された設計制限に依存する。当業者は、各特定のアプリケーションに対して多様な方法で説明されている機能を実行することができるが、このような実行の決定は、本開示の範囲からの逸脱を引き起こしていると解釈されるべきでない。
【００３８】
[0046]本明細書で開示されている実施形態に関連して説明されている様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタ論理回路、ディスクリートハードウェア構成要素、あるいは本明細書で説明されている機能を実行するように設計されるそれらのあらゆる組み合わせで、実装または実行されうる。プロセッサはマイクロプロセッサでありうるけれども、代わりとして、プロセッサはいずれの従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンでもありうる。プロセッサは、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連結した１つまたは複数のマイクロプロセッサ、またはあらゆる他のそのような構成、としても実装されうる。
【００３９】
[0047]本明細書で開示されている実施形態は、ハードウェアおよびハードウェアに記憶される命令において具現化され、例えば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、あるいは当該技術分野において知られているコンピュータ可読媒体のあらゆる他の形態、に存在しうる。プロセッサが記憶媒体から情報を読み出すこと、および記憶媒体に情報を書き込むことができるように、実例的な記憶媒体がプロセッサに結合される。代わりとして記憶媒体はプロセッサと一体でありうる。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在することができる。ＡＳＩＣは、遠隔局に存在することができる。代わりとして、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバにディスクリート構成要素として存在しうる。
【００４０】
[0048]本明細書における実例的な実施形態のいずれかで説明されている動作ステップは、例および議論を提供するために説明されていることにも留意されたい。説明されている動作は、例示されているシーケンス以外の多数の異なるシーケンスで実行されうる。さらに、単一の動作ステップで説明されている動作は実際、多くの異なるステップで実行されることができる。加えて、実例的な実施形態で論じられている１つまたは複数の動作ステップが組み合されうる。フローチャート図で例示されている動作ステップは、当業者に容易に明らかになるように、多数の異なる変更に影響を受けうることは理解されるべきである。当業者はまた、情報および信号が、様々な異なる技術および技法のいずれかを使用して表されうることを理解するだろう。例えば、上記の説明全体を通して参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、電磁場もしくは磁性粒子、光学場もしくは光学粒子、あるいはあらゆるそれらの組み合わせによって表されうる。
【００４１】
[0049]本開示の先の説明は、いずれの当業者も本開示を製造または使用できるようにするために提供されている。本開示に対する様々な変更は、当業者に容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神または範囲から逸脱せずに、他のバリエーションに適用されうる。したがって、本開示は、本明細書で説明されている例および設計に限定されるようには意図されておらず、本明細書で開示されている原理および新規の特徴と一貫する最大範囲であるが与えられるものとする。
【図１】
2016541083.tif 000003
【図２】
2016541083.tif 000004
【図３】
2016541083.tif 000005
【図４】
2016541083.tif 000006
【図５】
2016541083.tif 000007
【図６】
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【図７】
2016541083.tif 000009
【図８】
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【図９】
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【手続補正書】
【提出日】平成28年6月13日(2016.6.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）であって、前記３ＤＩＣは下記を備える、
メモリ構造であって、
複数の階層、各階層はメモリセルを有する、と、
前記複数の階層に及ぶ複数のモノリシック階層間ビア（ＭＩＶ）と、
前記複数の階層のうちの第１の階層に配置され、前記複数の階層の前記第１の階層内の少なくともそれぞれのメモリセルに結合された第１のマルチプレクサと、
前記複数の階層のうちの第２の階層に配置され、前記複数の階層の前記第２の階層内の少なくとも第２のそれぞれのメモリセルに結合された第２のマルチプレクサと、
もしあれば、どのメモリセルがアクティブであるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成された制御論理回路と、
を備えるメモリ構造。
【請求項２】
メモリセルの使用を再構成するように構成された前記制御論理回路は、電力を節約するように、使用されないメモリセルを不活性化する、請求項１に記載の３ＤＩＣ。
【請求項３】
前記複数のＭＩＶは、前記メモリ構造のためのクロスバーとしての役割をするように構成される、請求項１に記載の３ＤＩＣ。
【請求項４】
前記メモリセルは、ランダムアクセスメモリ（ＲＡＭ）を備える、請求項１に記載の３ＤＩＣ。
【請求項５】
前記ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）を備える、請求項４に記載の３ＤＩＣ。
【請求項６】
前記複数の階層は、２ｎ個のメモリバンクを備え、前記複数の階層は、ｎ層の階層を備える、請求項１に記載の３ＤＩＣ。
【請求項７】
前記複数のＭＩＶは、ミクロン長オーダーの垂直の長さを備える、請求項１に記載の３ＤＩＣ。
【請求項８】
前記第１の階層内のメモリセルのための少なくとも１個の水平クロスバーをさらに備える、請求項１に記載の３ＤＩＣ。
【請求項９】
３次元（３Ｄ）集積回路（ＩＣ）３ＤＩＣであって、前記３ＤＩＣは下記を備える、
複数の階層、各階層は１つまたは複数のクライアントメモリユニットを備える、と、
前記クライアントメモリユニットを結合し、その間での通信を許容する垂直クロスバーであって、前記垂直クロスバーは、
前記複数の階層に及ぶ複数のモノリシック階層間ビア（ＭＩＶ）と、
前記複数の階層の各々に関連付けられた少なくとも１個のマルチプレクサと、
を備える垂直クロスバー、と、
もしあれば、どのクライアントメモリユニットがアクティブであるかを決定し、そのような決定に基づいてクライアントメモリユニットの使用を再構成するように構成された制御論理回路。
【請求項１０】
どのクライアントメモリユニットがアクティブであるかを決定するように構成された前記制御論理回路は、アクティブでないクライアントメモリユニットを不活性化することによって、クライアントメモリユニットの使用を再構成する、請求項９に記載の３ＤＩＣ。
【請求項１１】
前記複数の階層の第１の階層に関連付けられた水平クロスバーをさらに備え、前記水平クロスバーは、前記垂直クロスバーに単一の階層内の複数のクライアントメモリユニットを結合する、請求項９に記載の３ＤＩＣ。
【請求項１２】
各クライアントメモリユニットは、ランダムアクセスメモリ（ＲＡＭ）を備える、請求項９に記載の３ＤＩＣ。
【請求項１３】
前記ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）を備える、請求項１２に記載の３ＤＩＣ。
【請求項１４】
少なくとも１つの階層は、８個のクライアントメモリユニットを備える、請求項９に記載の３ＤＩＣ。
【請求項１５】
前記垂直クロスバーは、前記８個のクライアントメモリユニットの間で中央に配置される、請求項１４に記載の３ＤＩＣ。
【請求項１６】
前記垂直クロスバーは、シャッフルアーキテクチャをサポートする、請求項９に記載の３ＤＩＣ。
【請求項１７】
前記垂直クロスバーは、イン／アウトアーキテクチャをサポートする、請求項９に記載の３ＤＩＣ。
【請求項１８】
３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）において３Ｄメモリ構造を形成する方法であって、前記方法は下記を備える、
３ＤＩＣの第１の階層上に第１のクライアントメモリユニットを位置付けることと、
前記３ＤＩＣの第２の階層上に第２のクライアントメモリユニットを位置付けることと、
垂直クロスバーを用いて、前記第１のクライアントメモリユニットを前記第２のクライアントメモリユニットに結合することと、
もしあれば、前記第１および第２のクライアントメモリユニット内のどのメモリセルがアクティブであるかを決定し、そのような決定に基づいて、アクティブでないクライアントメモリユニットを不活性化することによって、前記クライアントメモリユニットの使用を再構成するように構成された制御論理回路を提供すること。
【請求項１９】
前記制御論理回路によって決定されるように、アクティブでない前記クライアントメモリユニットを不活性化することをさらに備える、請求項１８に記載の方法。
【請求項２０】
前記クライアントメモリユニットのうちの１つ内に少なくとも１個の水平クロスバーを提供することをさらに備える、請求項１８に記載の方法。
【請求項２１】
３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）であって、前記３ＤＩＣは下記を備える、
複数の階層、各階層はメモリセルを有する、と、
前記複数の階層に及ぶ複数のモノリシック階層間ビア（ＭＩＶ）と、
前記複数の階層のうちの第１の階層に配置され、前記複数の階層の前記第１の階層内の少なくともそれぞれのメモリセルに結合された第１のマルチプレクサと、
前記複数の階層のうちの第２の階層に配置され、前記複数の階層の前記第２の階層内の少なくとも第２のそれぞれのメモリセルに結合された第２のマルチプレクサと、
前記複数のＭＩＶのうちの少なくとも１つに結合された制御論理回路、ここで、前記制御論理回路は、もしあれば、どのメモリセルがアクティブであるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
[0049]本開示の先の説明は、いずれの当業者も本開示を製造または使用できるようにするために提供されている。本開示に対する様々な変更は、当業者に容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神または範囲から逸脱せずに、他のバリエーションに適用されうる。したがって、本開示は、本明細書で説明されている例および設計に限定されるようには意図されておらず、本明細書で開示されている原理および新規の特徴と一貫する最大範囲であるが与えられるものとする。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）であって、前記３ＤＩＣは下記を備える、
メモリ構造であって、
複数の階層、各階層はメモリセルを有する、と、
前記複数の階層に及ぶ複数のモノリシック階層間ビア（ＭＩＶ）と、
前記複数の階層のうちの第１の階層に配置され、前記複数の階層の前記第１の階層内の少なくともそれぞれのメモリセルに結合された第１のマルチプレクサと、
前記複数の階層のうちの第２の階層に配置され、前記複数の階層の前記第２の階層内の少なくとも第２のそれぞれのメモリセルに結合された第２のマルチプレクサと、
もしあれば、どのメモリセルがアクティブであるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成された制御論理回路と、
を備えるメモリ構造。
［Ｃ２］
メモリセルの使用を再構成するように構成された前記制御論理回路は、電力を節約するように、使用されないメモリセルを不活性化する、Ｃ１に記載の３ＤＩＣ。
［Ｃ３］
前記複数のＭＩＶは、前記メモリ構造のためのクロスバーとしての役割をするように構成される、Ｃ１に記載の３ＤＩＣ。
［Ｃ４］
前記メモリセルは、ランダムアクセスメモリ（ＲＡＭ）を備える、Ｃ１に記載の３ＤＩＣ。
［Ｃ５］
前記ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）を備える、Ｃ４に記載の３ＤＩＣ。
［Ｃ６］
前記複数の階層は、２ｎ個のメモリバンクを備え、前記複数の階層は、ｎ層の階層を備える、Ｃ１に記載の３ＤＩＣ。
［Ｃ７］
前記複数のＭＩＶは、ミクロン長オーダーの垂直の長さを備える、Ｃ１に記載の３ＤＩＣ。
［Ｃ８］
前記第１の階層内のメモリセルのための少なくとも１個の水平クロスバーをさらに備える、Ｃ１に記載の３ＤＩＣ。
［Ｃ９］
３次元（３Ｄ）集積回路（ＩＣ）３ＤＩＣであって、前記３ＤＩＣは下記を備える、
複数の階層、各階層は１つまたは複数のクライアントメモリユニットを備える、と、
前記クライアントメモリユニットを結合し、その間での通信を許容する垂直クロスバーであって、前記垂直クロスバーは、
前記複数の階層に及ぶ複数のモノリシック階層間ビア（ＭＩＶ）と、
前記複数の階層の各々に関連付けられた少なくとも１個のマルチプレクサと、
を備える垂直クロスバー、と、
もしあれば、どのクライアントメモリユニットがアクティブであるかを決定し、そのような決定に基づいてクライアントメモリユニットの使用を再構成するように構成された制御論理回路。
［Ｃ１０］
どのクライアントメモリユニットがアクティブであるかを決定するように構成された前記制御論理回路は、アクティブでないクライアントメモリユニットを不活性化することによって、クライアントメモリユニットの使用を再構成する、Ｃ９に記載の３ＤＩＣ。
［Ｃ１１］
前記複数の階層の第１の階層に関連付けられた水平クロスバーをさらに備え、前記水平クロスバーは、前記垂直クロスバーに単一の階層内の複数のクライアントメモリユニットを結合する、Ｃ９に記載の３ＤＩＣ。
［Ｃ１２］
各クライアントメモリユニットは、ランダムアクセスメモリ（ＲＡＭ）を備える、Ｃ９に記載の３ＤＩＣ。
［Ｃ１３］
前記ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）を備える、Ｃ１２に記載の３ＤＩＣ。
［Ｃ１４］
少なくとも１つの階層は、８個のクライアントメモリユニットを備える、Ｃ９に記載の３ＤＩＣ。
［Ｃ１５］
前記垂直クロスバーは、前記８個のクライアントメモリユニットの間で中央に配置される、Ｃ１４に記載の３ＤＩＣ。
［Ｃ１６］
前記垂直クロスバーは、シャッフルアーキテクチャをサポートする、Ｃ９に記載の３ＤＩＣ。
［Ｃ１７］
前記垂直クロスバーは、イン／アウトアーキテクチャをサポートする、Ｃ９に記載の３ＤＩＣ。
［Ｃ１８］
３次元（３Ｄ）３ＤＩＣにおいて３Ｄメモリ構造を形成する方法であって、前記方法は下記を備える、
３次元（３Ｄ）集積回路（３ＤＩＣ）の第１の階層上に第１のクライアントメモリユニットを位置付けることと、
前記３ＤＩＣの第２の階層上に第２のクライアントメモリユニットを位置付けることと、
垂直クロスバーを用いて、前記第１のクライアントメモリユニットを前記第２のクライアントメモリユニットに結合することと、
もしあれば、前記第１および第２のクライアントメモリユニット内のどのメモリセルがアクティブであるかを決定し、そのような決定に基づいて前記クライアントメモリユニットの使用を再構成するように構成された制御論理回路を提供すること。
［Ｃ１９］
前記制御論理回路によって決定されるように、アクティブでない前記クライアントメモリユニットを不活性化することをさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記クライアントメモリユニットのうちの１つ内に少なくとも１個の水平クロスバーを提供することをさらに備える、Ｃ１８に記載の方法。
［Ｃ２１］
３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）であって、前記３ＤＩＣは下記を備える、
複数の階層、各階層はメモリセルを有する、と、
前記複数の階層に及ぶ複数のモノリシック階層間ビア（ＭＩＶ）と、
前記複数の階層のうちの第１の階層に配置され、前記複数の階層の前記第１の階層内の少なくともそれぞれのメモリセルに結合された第１のマルチプレクサと、
前記複数の階層のうちの第２の階層に配置され、前記複数の階層の前記第２の階層内の少なくとも第２のそれぞれのメモリセルに結合された第２のマルチプレクサと、
前記複数のＭＩＶのうちの少なくとも１つに結合された制御論理回路、ここで、前記制御論理回路は、もしあれば、どのメモリセルがアクティブであるかを決定し、そのような決定に基づいてメモリセルの使用を再構成するように構成される。
【国際調査報告】
2016541083.tif 000012
2016541083.tif 000013
2016541083.tif 000014