(57)【要約】プレーナー構造体内に構築された短波長赤外線（ＳＷＩＲ）及び可視光線を撮像するフォトダイオードピクセル構造体を１次元及び２次元フォトダイオードアレイに用いることができる。フォトダイオードアレイは読出し集積回路（ＲＯＩＣ）、例えば、シリコン相補型金属−酸化物−半導体（ＣＭＯＳ）回路へ混成化することができる。各ピクセル内のフォトダイオードが表面の下に埋め込まれ、ＲＯＩＣ増幅回路に直接接触しない。各ピクセル内の接合型電界効果トランジスタ（ＪＦＥＴ）を用いて、検出器から電荷が転送される。ＲＯＩＣ増幅回路からフォトダイオードを切り離すことによって、ピクセル内の低暗電流及び相関二重サンプリングを可能にする。
2016535428.tif 000002
【特許請求の範囲】
【請求項１】
インジウム及び少なくとも１つのＩｎxＧａ1-xＡｓ半導体層（２、５５）で少なくとも部分的に構成される少なくとも１つのキャップ層を備える多層半導体検出器アレイ構造体の領域（６）をｐ型ドーパントを用いてドープすること、及び
前記多層半導体検出器アレイ構造体の前記領域（６）をドープした後、ｎ型領域（７）を用いて前記ｐ型領域を埋め込むこと、
によって埋込み型フォトダイオード（６）を形成することと、
前記多層半導体検出器アレイ構造体を、前記埋込み型フォトダイオード（７）からの電荷の流れも制御する増幅及び蓄積回路（５０）を備える読出し集積回路（ＲＯＩＣ）（１８）へ混成化することと、
を含み、前記埋込み型フォトダイオード（７）は前記増幅及び蓄積回路（５０）に直接接続されない、可視光線及び短波長赤外線を検出する焦点面アレイ検出器構造体を形成する方法。
【請求項２】
前記基板上に形成される、少なくとも部分的にインジウムから構成される第１のｎ型にドープされた半導体材料から構成される第１の層（１）と、
前記第１の層上に形成される、少なくとも部分的にＩｎxＧａ1-xＡｓから構成される真性の又は非ドープの半導体材料から構成される第２の層（２）と、
前記第２の層上に形成される、少なくとも部分的にインジウムから構成される第２のｎ型にドープされた半導体材料から構成される第３の層（３）と、
前記第３の層上に形成される、少なくとも部分的にインジウムから構成されるｐ型にドープされた半導体材料から構成される第４の層（４）と、
前記第４の層上に形成される、少なくとも部分的にインジウムから構成されるｎ型にドープされた半導体材料から構成される第５の層（５）と、
を有する前記多層半導体検出器アレイ構造体を基板（１３）上に形成すること、
を更に含む、請求項１に記載の方法。
【請求項３】
前記ｐ型領域（６）は前記第４の層及び前記第５の層が形成された後に形成され、前記方法は、
ｎ型領域（７）を前記多層半導体検出器アレイ構造体の最上層の上にドープして、前記ｐ型領域（６）を埋め込むこと、
を更に含む、請求項２に記載の方法。
【請求項４】
前記ｐ型ドーパントは、前記第４の層及び前記第５の層が形成される前に拡散又はイオン注入され、前記方法は、
前記ｐ型領域が形成された後に前記第４の層及び前記第５の層を形成して、前記ｐ型領域（６）を埋め込むこと、
を更に含む、請求項２に記載の方法。
【請求項５】
前記埋込み型フォトダイオードに近い、前記多層半導体検出器アレイ構造体の少なくとも１つの層の領域（１０）をｐ型ドーパントを用いてドープすることによってドレイン（１０）を形成すること、及び、
前記多層半導体検出器アレイ構造体の前記表面へのｎ−金属コンタクトを配置することによって前記ＪＦＥＴのゲート（８）を形成して、電荷が埋込み型フォトダイオード（６）から第１の接合型電界効果トランジスタ（ＪＦＥＴ）のドレイン（１０）へ、ＲＯＩＣ（１８）へと移動することを可能にすること、
によって第１のＪＦＥＴを前記ピクセル内に形成することと、
前記第１のＪＦＥＴのドレイン（１０）に近い、前記多層半導体検出器アレイ構造体の少なくとも１つの層の領域（９）をｐ型ドーパントを用いてドープすること、及び、
前記多層半導体検出器アレイ構造体の前記表面へのｎ−金属コンタクトを配置することによって前記第２のＪＦＥＴのゲート（１１）を形成して、電荷が第１のＪＦＥＴのドレイン（１０）から第２のＪＦＥＴのドレイン（９）へ、ＲＯＩＣ（１８）へと移動することを可能にすること、
によって、第２のＪＦＥＴ（９）を前記ピクセル内に形成することと、
を更に含む、請求項２に記載の方法。
【請求項６】
前記第１のＪＦＥＴのドレイン（１０）は前記埋込み型フォトダイオード（６）から電荷を取り除くように動作し、前記第２のＪＦＥＴのドレイン（９）は前記第１のＪＦＥＴ（１０）から電荷を一掃するように動作する、請求項５に記載の方法。
【請求項７】
前記第２のＪＦＥＴ（９）は前記複数のピクセルの各ピクセルに備えられる、請求項６に記載の方法。
【請求項８】
前記第２のＪＦＥＴ（９）はピクセルの行又は列を横切って直線的に分布し、前記行若しくは前記列、又は、複数の前記行若しくは前記列内の各ピクセルで共有される、請求項６に記載の方法。
【請求項９】
前記ＲＯＩＣ（１８）を用いてＪＦＥＴのゲート（８、１１）の電圧を変動させることによって前記埋込み型フォトダイオード（６）からの前記電荷の流れを制御すること、
を更に含む、請求項５に記載の方法。
【請求項１０】
複数のピクセルであって、該複数のピクセルのそれぞれが、
ＩｎxＧａ1-xＡｓ層（２、５５）及び少なくとも１つのキャップ層（３）のドープされた領域を備える埋込み型フォトダイオード（６）であって、前記ドープされた領域は前記少なくとも１つのキャップ層を通してｐ型ドーパントを拡散又はイオン注入することによってドープされ、前記ドープされた領域はｎ型にドープされる１つ又は複数の追加のキャップ層の下部に埋め込まれる、埋込み型フォトダイオードと、
前記埋込み型フォトダイオード（６）の近くであり、前記埋込み型フォトダイオード（６）から電荷を取り除くように動作する第１の接合型電界効果トランジスタ（ＪＦＥＴ）（１０）と、
前記第１のＪＦＥＴ（１０）の近くであり、前記第１のＪＦＥＴ（１０）から電荷を取り除くように動作する第２のＪＦＥＴ（９）と、
を備える、複数のピクセルを備えるフォトダイオードアレイと、
増幅及び蓄積回路（５０）を備える読出し集積回路（ＲＯＩＣ）（１８）であって、ＲＯＩＣ（１８）は前記フォトダイオードアレイへ混成化されるとともに、該ＲＯＩＣ（１８）は前記第１のＪＦＥＴ（９）及び前記第２のＪＦＥＴ（１０）のゲート（８、１１）の前記ゲート電圧を制御することが可能な回路を有して、埋込み型フォトダイオード（６）と前記増幅及び蓄積回路（５０）との間の直接接続なしで前記第１のＪＦＥＴ（９）及び前記第２のＪＦＥＴ（１０）のうちの少なくとも１つを通じて前記埋込み型フォトダイオード（６）から電荷を流れさせる、読出し集積回路と、
を備える、焦点面アレイ。
【請求項１１】
基板（１３）と、
前記基板（１３）上に形成される、少なくとも部分的にインジウムから構成されるｎ型の材料の少なくとも１つのバッファー層（１、５２、５３、５４）と、
前記少なくとも１つのバッファー層（１、５２、５３、５４）の最上部に形成される、真性の又は非ドープの材料のＩｎxＧａ1-xＡｓ層（２、５５）と、
前記ＩｎxＧａ1-xＡｓ層（２、５５）上に形成される、少なくとも部分的にインジウムからなるｎ型材料の第１のキャップ層（３、５６）と、
前記第１のキャップ層（３、５６）上に形成する、少なくとも部分的にインジウムからなるｐ型材料の第２のキャップ層（４、５７）と、
前記第２のキャップ層（４、５７）上に形成する、少なくとも部分的にインジウムからなるｎ型材料の第３のキャップ層（５、５８）と、
を更に備える、請求項１０に記載の焦点面アレイ。
【請求項１２】
前記第１のＪＦＥＴ及び第２のＪＦＥＴのドレイン（９、１０、２３、３０）は、前記第２のキャップ層（４）に達するのに十分深いが前記第１のキャップ層（３）に入るほど深くないｐ型領域によって形成される、請求項１１に記載の焦点面アレイ。
【請求項１３】
前記第２のＪＦＥＴは前記フォトダイオードアレイの行又は列を横切って直線的に分布する、請求項１０に記載の焦点面アレイ。
【請求項１４】
前記複数のピクセルの各ピクセルは個別の第２のＪＦＥＴを備える、請求項１０に記載の焦点面アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連特許の相互参照］
本出願は、２０１３年９月２５日に出願された仮特許出願第６１／８８２３８５号の利益を主張し、その仮出願の内容は、引用することによりその全体が本明細書の一部をなす。
【０００２】
本発明は、ＩｎxＧａ1-xＡｓ検出器アレイを用いて可視光線及び短波長赤外線の検出を可能にするデバイスに関する。
【背景技術】
【０００３】
２５年以上にわたって、砒化インジウムガリウム（ＩｎＧａＡｓ）合金から作られた光検出器アレイが多くの用途、すなわち、いくつか例として挙げれば、電気通信、分光法又は撮像において用いられてきた。ＩｎxＧａ1-xＡｓ合金の組成に応じて、検出器は５００ｎｍから２７００ｎｍまでの光を検出することが可能である。最も一般的な組成はＩｎ0.53Ｇａ0.47Ａｓであり、これがＩｎＰと格子整合して０．５μｍから１．７μｍを検出することを可能にする。これらは検出器アレイ（１次元（１−Ｄ）又は２次元（２−Ｄ）のいずれか）として製造することができ、次に、読出し集積回路（ＲＯＩＣ）に取り付けられて焦点面アレイを形成する。ＲＯＩＣは経時的に収集した電荷を、増幅を通じて電圧に変換する。それにより、所与の経過時間内に検出器内の各ピクセルに達する（strikes）光の量を測定することが可能になる。
【０００４】
通常、ＩｎＧａＡｓアレイは事実上モノリシックであるｐ−ｉ−ｎ（ｐ型−真性−ｎ型）光検出器アレイ又はｐ−ｎ（ｐ型−ｎ型）光検出器アレイを有するプレーナー構造体である。検出器アレイはＩｎxＧａ1-xＡｓより高いバンドギャップの半導体（例えば、ＩｎＰ、ＩｎＡｓyＰ1-y、ＩｎxＡｌ1-xＡｓyＰ1-y等）を有して、検出器材料内に生じる電子正孔対からの暗電流及び表面再結合を最小化する。ピクセルは、層全体にドープし材料をエッチング除去してメサ型の構造体を形成するのではなく、構造体内の幾つかの特定の地点においてＩｎxＧａ1-xＡｓ層までＺｎ、Ｃ又はＢｅ等のｐ型ドーパントを拡散又はインプラントして、ｐ−ｉ−ｎ検出器又はｐ−ｎ検出器であるピクセルを作ることによって形成される。オーム接触のコンタクト又は略オーム接触のコンタクトが拡散領域上に作られ、それにより、ピクセルにバイアスが印加され、収集された電荷（電子正孔対に変換される暗電荷とフォトンからの電荷との双方）を取り除くために回路に接続されることが可能になる。第２のコンタクト（カソードコンタクト）がｎ−側の材料又は通常ＩｎＰ又はＩｎＡｓyＰ1-yである基板の他の場所に作られ、それにより、回路を完結させることが可能になる。
【０００５】
これらのプレーナー型デバイスの暗電流又は速度を改良するために、多くの従来技法が開発されてきた。例えば、特許文献１はｐ−ｉ−ｎフォトダイオードの真性の領域に意図的にドープしてプレーナー型構造体内の暗電流を低減することを記載している。特許文献２は高速で低暗電流のデバイスを作るための構造体を記載している。既知の従来技法はすべて、フォトダイオードが増幅回路に直接接続されることを必要とする。特許文献３及び／又は特許文献４はメサ型検出器デバイスの暗電流を低減することを記載している。しかしながら、メサ型デバイスは互いに物理的に分離されている。メサ型デバイスにおいて、物理的に分離されていることによってピクセル間のクロストークが防げられ、或る信号において損失が生じて、これにより、全体的に暗電流が高くなる。なぜならば、表面が不活性化されていないからである。
【０００６】
特許文献５又は特許文献６は、埋め込まれた検出器層を有する、アバランシェフォトダイオードを記載している。アバランシェフォトダイオードは、検出器材料に利得を託す（place）ことによって信号の増幅を可能にしようと試みている。例えば、アバランシェ型のフォトダイオードは埋め込まれ、それにより、電荷の多重化を生じさせること、又はガードリングが生成されることが可能になる。ガードリングは利得がアバランシェフォトダイオードを超えて大きくなること（spreading：広がること）を防止する。
【０００７】
電界効果トランジスタ（ＦＥＴ）を有するフォトダイオードも当該技術分野において知られている。例えば、特許文献７において、１つの成長内に作り上げられ、トレンチ及び材料の非導電性層によって物理的に分離された２つの別個のデバイスが記載されている。ＦＥＴは金属を通じてフォトダイオードに電気的に接続され、増幅器として働く。ｐ−領域が埋め込まれて、ＦＥＴを更に分離し、最適化する。特許文献８はＦＥＴ及び導波管を有するフォトダイオードを記載しており、ＦＥＴは導波管を制御し、これは低ノイズの撮像の用途とは異なる用途である。特許文献９はＪＦＥＴと統合されたＩｎＧａＡｓフォトダイオードを有するが、これらのＪＦＥＴは、検出器をオン又はオフにして検出器が光を検出しているか否かを判定することを可能にするためのものである。これはモノリシックな統合された検出器及びマルチプレクサーを生成するためのものである。これは検出器の暗電流を低下させず、ＲＯＩＣ又はシリコンマルチプレクサーの必要性を回避している。さらに、特許文献１０は単一の撮像デバイスに統合されたＣＣＤ及びＩｎＧａＡｓフォトダイオードを記載している。記載されているデバイスは、フォトダイオードから、統合されている増幅回路へ電荷を移動させる。特に、このデバイスはフォトダイオードが増幅回路へ直接接続されていることを必要とし、暗電流を低減するために埋込み型フォトダイオードを用いない。
【０００８】
特許文献１１において、ヘテロ接合バイポーラートランジスタ（ＨＢＴ）が同じ基板上で光検出器と結合されて、統合を容易にすることが可能になっている。一方、ＨＢＴはトレンチによってフォトダイオードから分離され、それらは金属線又は金属ワイヤーによって接続されている。これは統合モノリシックデバイスではない。従来から、埋込みフォトダイオード（pinned photodiodes）が最も現代的なシリコン相補型金属−酸化物−半導体（ＣＭＯＳ）撮像素子において用いられている。例えば、特許文献１２はＣＭＯＳデバイスにおいてＣＣＤと同様に電荷が転送されることも可能にする低ノイズシリコンフォトダイオードを開示しており、これによってピクセル内の相関二重サンプリングを可能にしてノイズを低下させている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６，５７３，５８１号
【特許文献２】米国特許第４，６８２，１９６号
【特許文献３】米国特許第４，９０４，６０８号
【特許文献４】米国特許第５，２４２，８３９号
【特許文献５】米国特許第４，６５６，４９４号
【特許文献６】米国特許第８，０３９，８８２号
【特許文献７】米国特許第５，０２３，６８６号
【特許文献８】米国特許第４，９９０，９９０号
【特許文献９】米国特許第６，００５，２６６号
【特許文献１０】米国特許第５，３８６，１２８号
【特許文献１１】米国特許第５，６８９，１２２号
【特許文献１２】米国特許第６，２９７，０７０号
【発明の概要】
【００１０】
可視光線及び短波長赤外線（例えば、波長範囲０．５μｍ〜２．７μｍ）を検出するＩｎＧａＡｓ検出器を用い、埋込み型ｐ−ｎ接合フォトダイオード又はｐ−ｉ−ｎ接合フォトダイオードを有して暗電流を低減するフォトダイオードのアレイが開示される。これらの検出器アレイは、増幅回路と検出器アレイ内の各検出器からの電荷を蓄積する能力とを有する読み出し回路のアレイである読出し集積回路（ＲＯＩＣ）又はマルチプレクサーへ混成化される。検出器、増幅及び電荷蓄積の組合せによってピクセルが形成され、ＲＯＩＣ及び検出器アレイの組み合わされたユニットが焦点面アレイと呼ばれる。この設計において、フォトダイオードは、通常、相補型金属−酸化物−半導体（ＣＭＯＳ）プロセスで製造されるＲＯＩＣ増幅回路に直接接続されない。フォトダイオードからＲＯＩＣへ電荷を取り除くことを可能にするために、接合型電界効果トランジスタ（ＪＦＥＴ）も各検出器ピクセル内に集積される。ＪＦＥＴのドレインがＲＯＩＣに接続される一方、ソースは埋込み型フォトダイオードである。フォトダイオードを増幅回路から分離することによって、ＲＯＩＣからの読出しノイズ及びフォトダイオード上の暗電流を最小化する。実際、フォトダイオードはゼロバイアスであり、これにより、暗電流を最小化している。加えて、フォトダイオードを埋め込むことによって、表面欠陥とダイオードへのコンタクトを形成することによって生じる欠陥とが最小化される。
【００１１】
上記構造体から構成されるフォトダイオードアレイは単一のエピタキシャル成長工程（growth run）において又は再成長プロセスを通じて製造することが可能である。構造体を１つのステップ内で成長させる場合、層及び拡散される領域又はイオン注入される領域が順に作られる。再成長プロセスが利用される場合、いくつかの層は最初に成長させることが可能であり、それらの層が格子整合である場合、追加のバッファー層を用いることができ、非格子整合である場合、ＩｎＧａＡｓが用いられる。次に、ｐ−ドーパントを拡散又はイオン注入して埋込み型フォトダイオードを形成し、続いてキャップ層の再成長が行われる。
【００１２】
以下の図面を参照して実施形態を説明する。これらの図面においては、図面全体を通して類似の参照符号は類似の品目を表す。
【図面の簡単な説明】
【００１３】
【図１Ａ】可視光線及びＳＷＩＲ光の検出のためのＩｎＰと格子整合するＩｎxＧａ1-xＡｓ材料に適した、例示の埋込み型フォトダイオード構造体の断面図である。
【図１Ｂ】ＩｎＰと非格子整合の、可視光線及び拡張ＳＷＩＲ波長のためのＩｎxＧａ1-xＡｓフォトダイオード構造体の例示の構造体の断面図である。
【図２】例示の２次元フォトダイオードアレイの上面図である。
【図３Ａ】埋込み型フォトダイオードの製造方法を示すフローチャートである。
【図３Ｂ】埋込み型フォトダイオードの製造方法を示すフローチャートである。
【図４Ａ】拡張波長フォトダイオードの半導体層の堆積を示す図である。
【図４Ｂ】格子整合フォトダイオードの半導体層の堆積を示す図である。
【図５】格子整合のフォトダイオード内にｐ型ドーパントを加えるためのホール（７５）を有する、この事例ではＳｉＮxであるが他のものも用いることが可能なパッシベーション層の堆積を示す図である。
【図６】格子整合フォトダイオードにおいて、光検出器を形成するためのｐ型ドーパントの拡散領域又はイオン注入領域を示す図である。
【図７】拡散又はイオン注入して光検出器を格子整合のフォトダイオード内に埋め込むことによってｎ型半導体領域の堆積を可能にする、パッシベーション層内の（６）の上部の、（７５）より広い面積の開口部（７６）を示す図である。
【図８】格子整合フォトダイオードにおいて埋込み型光検出器（６、７）を覆ってホールを充填するための別のパッシベーション層（７７）の堆積を示す図である。
【図９】ｐ型ドーパントを拡散又はイオン注入して格子整合のフォトダイオード内に接合型電界効果トランジスタ（ＪＦＥＴ）のドレインを形成することを可能にする、パッシベーション層（７７）内の新たな開口部を示す図である。
【図１０】格子整合フォトダイオードにおいて、ドレイン（９、１０）へのｐ−コンタクト（１４、１５）の堆積を示す図である。
【図１１】格子整合フォトダイオードにおいて、カソードコンタクト又は第１のエピタキシャル層（１）へのチャネルエッチングを示す図である。
【図１２】ＪＦＥＴのゲートのｎ−コンタクト（８、１１）及び格子整合フォトダイオード内のフォトダイオードのカソードコンタクト（６０）を示す図である。
【発明を実施するための形態】
【００１４】
本開示は、ピクセル間において材料を損失することなく、したがって、信号の損失なく完全に相互接続されたピクセルのアレイを可能にするプレーナー型デバイスを説明する。様々な実施態様において、ＩｎＧａＡｓ検出器アレイは埋込み型フォトダイオード（ｐ−ｎ又はｐ−ｉ−ｎのいずれか）と１つ又は複数の接合型電界効果トランジスタ（ＪＦＥＴ）とを各ピクセル内に有し、これにより、読出し集積回路（ＲＯＩＣ）をフォトダイオードに直接接続することなく、埋込み型フォトダイオードからＲＯＩＣへの電荷の移動を可能にする。いくつかの方式（scenario）において、ＪＦＥＴは各ピクセルにおいて光検出器に統合し、これにより、ＲＯＩＣへの電荷の移動を可能にすることができる。第２のＪＦＥＴを用いて第１のＪＦＥＴから電荷を取り除くことができる。この第２のＪＦＥＴは個々のピクセルそれぞれの中に存在することができるか、又は同時に列全体若しくは行全体に、若しくは、同時に２列若しくは２行に対して働くより大きなデバイスとすることができる。埋込み型フォトダイオードと結合された複数のＪＦＥＴはピクセル内の相関二重サンプリング及びＲＯＩＣへの接続におけるより低いキャパシタンスを可能にし、これにより、低い読み出しノイズの読み出しを可能にする。この図式は電荷結合デバイス（ＣＣＤ）と同様にフォトダイオードからＲＯＩＣへノイズなしで電荷を移動させることを可能にする。加えて、この図式はフォトダイオードの暗電流を低下させる。なぜならば、ＲＯＩＣからフォトダイオードにバイアスが印加されておらず、フォトダイオードは表面に接触しないので欠陥の数が制限されるからである。いくつかの実施形態は完全にモノリシックとすることができ、例えば、Ｉｎ0.50Ｇａ0.50ＡｓからＩｎ0.95Ｇａ0.05ＡｓまでのＩｎxＧａ1-xＡｓの複数の合金（例えば、ＩｎＧａＡｓとしても知られているＩｎ0.53Ｇａ0.47Ａｓ）検出器アレイに用いることができる。ＪＦＥＴはＩｎＡｓyＰ1-yキャップ層内に形成することができ、これにより埋込み型フォトダイオードから電荷が移動することを可能にする。
【００１５】
Ｓｉ  ＣＭＯＳ撮像素子において、例えば、埋込み型フォトダイオードはトランスファーゲートを用いて構築されて、埋込み型フォトダイオードから電荷を移動させることができる。埋込み型フォトダイオードは、赤外線撮像素子においては開発されてこなかった。なぜならば、通常これらの素子は混成デバイスであるからである。混成デバイス又は焦点面アレイは赤外線撮像素子が検出器部材（複数の場合もある）（ＩｎＧａＡｓ、ＩｎＳｂ、ＨｇＣｄＴｅ、Ｇｅ等）である場合のデバイスであり、そのデバイスは第２の部材である電子回路類、通常はＳｉ  ＣＭＯＳを用いて読出し集積回路（ＲＯＩＣ）へ取り付けられる。検出器とＲＯＩＣとの間の取り付けにはインジウムバンプ又は別の混成化技法が用いられ、例えば、各ピクセルすなわち画素は検出器からＲＯＩＣへの接続である。ＩｎＧａＡｓ及びＳｉ  ＣＭＯＳ  ＲＯＩＣ等の２つの部材を、特に、ピクセル間の狭いピッチ及び間隔でデバイス上に混成化することは困難である。各ピクセルはＲＯＩＣへの分離したコンタクトを必要とする場合がある。埋込み型フォトダイオード技術は埋込み型フォトダイオードから電荷を移動させるためのスイッチング回路を統合するために単一のピクセルに対して複数のコンタクトを必要とし、これにより混成化に更なる複雑性が加わる。この混成化の問題に加えて、各ピクセルにおいてフォトダイオードを越えて回路を構築することが必要であり、このことがそのプロセスの困難性、複雑性及びコストを著しく増加させる。本明細書において説明される本発明のフォトダイオードアレイは赤外線フォトダイオードアレイの分野におけるこれらの欠点及び他の欠点を克服する。
【００１６】
ここで図１Ａを参照すると、フォトダイオードの第１の実施形態が示されている。第１の実施形態において、検出器構造体をＩｎＰ基板１３、又はｎ型若しくは半絶縁性とすることができるＩｎＡｓ若しくはＧａＡｓ等の他の基板上にエピタキシャル成長させることができる。この検出器構造体はＩｎＰのｎ型層１を配置し、それに続いて、検出器層２として用いられるＩｎxＧａ1-xＡｓ層、例えば、Ｉｎ0.53Ｇａ0.47Ａｓ合金（ＩｎＰ基板に格子整合する、図面においてＩｎＧａＡｓと略語で表記されている）を配置することすることによって作りあげる。ＩｎxＧａ1-xＡｓ層は非ドープ又は真性とすることができる。ＩｎxＧａ1-xＡｓ層はｎ型にドープすることができるが、必ずしもそうである必要はない。ＩｎxＧａ1-xＡｓの厚さは０．５μｍ〜６μｍ厚とすることができる。Ｉｎ0.53Ｇａ0.47Ａｓ  ２の上部において、ＩｎＰキャップ（３、４、５）の層を成長させることができる。キャップはそれぞれが異なってドープされている３つのＩｎＰ層から構成される。層３は単位ｃｍ3あたり約１×１０15〜３×１０19の範囲内のキャリア濃度、約０．０５μｍ〜２μｍの範囲内の厚さを有するｎ型半導体である。層４は単位ｃｍ3あたり１×１０15〜３×１０19にドープされ、厚さが約０．０５μｍ〜２μｍのｐ型材料とすることができる。層４、５は層１及び／又は２、３と同じ成長工程において成長させることができるか、又は埋込み型フォトダイオード６を形成するためのドーパントの拡散に続く再成長において後に成長させることができる。第５の層５は０．１μｍ〜２μｍ厚とすることができ、単位ｃｍ3あたり１×１０15〜３×１０19のｎ型ドープされたｎ型ＩｎＰから構成することができる。成長が完了した後に窒化シリコンＳｉＮx又は他のパッシベーション層（１７）を施して表面を不活性化することができる。パッシベーション内にホールがあけられて、これにより、様々なドーパント組成物（６、７、９、１０）、並びに、ＪＦＥＴのゲート及びドレインへ接続するためのＪＦＥＴのゲート用のｎ−コンタクト（８、１１、２６、３２）と、カソードコンタクト（６０）と、ドレイン用のｐ−コンタクト（１４、１５、２７、３４）とを拡散又はイオン注入する。アレイの辺縁部近くの構造体を保護するための側壁パッシベーション（６３）と、混成化（２１）のためにカソードコンタクト（６０）をアレイ表面にもってくるための金属経路（６２）とが必要である場合がある。
【００１７】
埋込み型フォトダイオード６を形成するために、ｐ型ドーパント、例えば、ＺｎがＩｎＰキャップ層３、４、５を通してＩｎＧａＡｓ層２へ拡散又はイオン注入される。このことは、層１７内にホールをあけてｐ型ドーパントが拡散又はイオン注入されることによってなされる。ドーパントは層３、４及び５を通してＩｎＧａＡｓ層２内の０．０１μｍ〜４μｍの深さに堆積させることができる。代替的には、ｐ型ドーパントは層４及び／又は５を成長させる前に拡散又はイオン注入することができる。ドーパントの深さは同じくＩｎＧａＡｓ層内の０．０１μｍ〜４μｍであるべきであり、したがって、ＩｎＰの層４及び５は上記で説明した再成長プロセスにおいて成長させることができる。代替的に、ＩｎＰ層５が最初の成長から既に存在している場合、ｐ型ドーパントが付加されて６が形成され、次に、ｎ型ドーパント７を埋込み型フォトダイオード６の上部の層５内に配置することができる。ｎ型ドーパント７はフォトダイオードの上方の表面へイオン注入又は拡散されて、キャップ層５の残りの部分へのｎ型ドーププロファイルと同様か又はそれより大きなｎ型ドーププロファイルを達成するべきである。領域７の面積は、ｐ型の体積６が完全に覆われるように、領域６より広い必要があり、ｐ型材料が表面と接触しないようにすることができる。より広いカバレッジ領域を生成するために、より広いホールが層１７内にあけられて、これにより、ｎ型ドーパントのイオン注入又は拡散を可能にする。イオン注入の深さはＩｎＰ層５の層の厚さに依拠して表面から０．０５μｍ〜１μｍの深さとすることができる。７を覆うように新たなパッシベーション層が施される。ホールがパッシベーション層１７にあけられて、ｎ型層５を通してＩｎＰのｐ型の第２の層４へ、ｐ型ドーパントが材料内へ拡散又はイオン注入されてＪＦＥＴのドレイン９、１０を形成することが可能になる。ｐ型ドーパントはｐ型層４に入らなければならないが、ｐ型層を越えてその下のｎ型層３へは拡散しないものとすることができる。ｐ型ドーパント６及びｎ型ドーパント７を付加し、その後、ｐ型の拡散又はイオン注入のための、及びｎ型の拡散又はイオン注入のためのパッシベーション１７内のホールは閉じられる。
【００１８】
埋込み型フォトダイオードの製造に続いてＪＦＥＴのドレイン９、１０が形成される。転送ＪＦＥＴドレイン（ＪＦＥＴ−Ｔ）１０は電荷がフォトダイオードから取り除かれることを可能にすることができる一方、リフレッシュＪＦＥＴドレイン（ＪＦＥＴ−Ｄ）９は電荷がＪＦＥＴ−Ｔ  １０から一掃されることを可能にする。拡散が完了すると、オーム接触のコンタクト１４、１５をＪＦＥＴの双方のドレインに作ることができる。ｐ−コンタクトが形成された後、ＪＦＥＴのゲートのｎ−コンタクト８及び１１とカソードコンタクト６０とを確立することができる。ｎ−コンタクトはＲＯＩＣ回路５０と埋込み型フォトダイオード６との間の電荷の流れを制御するゲート８を確立する。ｎ−コンタクト１１は１０と９との間の電荷の流れを制御するゲートを確立する。これらのゲート８及び１１に対して電圧を印加するか又は印加された電圧を除去することによって、ＲＯＩＣがフォトダイオードと様々なＪＦＥＴドレインとの間の電荷の流れを制御することを可能にする。ｎ−コンタクトがパッシベーション層１７にホールを作製することによって形成される前に、アレイの辺縁部においてパッシベーション層にホールが形成され、材料が表面層５から基板１３まで、又は第１のＩｎＰエピタキシャル層１まで除去される。側壁６３を覆うようにパッシベーションが施される。次に、ｎ−コンタクトが６０、８及び１１に同時に形成される。最初のＩｎＰ  ｎ型層１上又は基板１３上のｎ−コンタクト６０はカソード接続であり、ＲＯＩＣへのアタッチメント３５（図２に示す）のための回路が完結することを可能にする。一般に、金属６２が施されてカソード６０と光検出器アレイの上部表面との間の接続が可能になり、それにより、接続点（２１）のすべてを単一のプレーナー表面に配置することによってＲＯＩＣ１８の光検出器アレイへの混成化を簡潔にする。
【００１９】
フォトダイオードアレイは混成化に対して利用可能な様々な技法、すなわち、インジウムバンプ２１を通じてＲＯＩＣ１８に取り付けることができる。ＲＯＩＣ１８は８及び１１へのゲート電圧を制御し、それにより、電荷がフォトダイオードから１０へ、次に５０又は９へ、したがって５１へ移動することを可能にする。次に、ＲＯＩＣ１８は、その動作に応じて、増幅及び蓄積回路５０内の１２において取り除かれた電荷から収集された電荷を蓄積するか、又は電荷を１０から９へ移動させ、その電荷をグラウンド５１に廃棄する。この構成はフォトダイオード上をゼロバイアスにすることを可能にし、フォトダイオード内の表面欠陥からの暗電流を最小化する。電荷はＣＣＤと同様にフォトダイオード６から移動させることができ、したがって、ピクセルにおける相関二重サンプリング、及び回路５０においてＲＯＩＣ１８内のノイズ、すなわち、ｋＴＣノイズを低減する他の技法を可能にし、同時に、光検出器６からの暗電荷を最小化する。
【００２０】
ここで図１Ｂを参照すると、非格子整合のＩｎxＧａ1-xＡｓを用いたフォトダイオードの第２の実施形態が示されている。第２の実施形態において、検出器構造体もＩｎＰ基板１３上、又はｎ型又は半絶縁体とすることができるＩｎＡｓ若しくはＧａＡｓのような他の基板上にエピタキシャル成長される。検出器構造体は、ＩｎＰ  ｎ型層１と、それに続く任意の／複数のＩｎＡｓyＰ1-y（例えば、５２、５３、５４）とを配置することによって作りあげられ、その任意の／複数のＩｎＡｓyＰ1-y（例えば、５２、５３、５４）は、材料を次第に変化させてその格子定数を変化させて、それにより、検出器層５５として用いられるＩｎxＧａ1-xＡｓ合金に格子整合させることを可能にするのに必要である。ＩｎxＧａ1-xＡｓ層５５は非ドープ又は真性とすることができる。ＩｎxＧａ1-xＡｓ層はｎ型にドープすることが可能であるが、必ずしもそうである必要はない。ＩｎxＧａ1-xＡｓの厚さは０．５μｍ〜６μｍ厚とすることができる。ＩｎxＧａ1-xＡｓ５５の上にＩｎxＧａ1-xＡｓ５５と同じ格子定数を有するＩｎＡｓyＰ1-yキャップ５６、５７、５８の層を成長させることができる。キャップは、それぞれが異なってドープされた、異なる厚さの３つのＩｎＡｓyＰ1-y層から構成される。層５６は単位ｃｍ3あたり１×１０15〜３×１０19の間のキャリア濃度を有するｎ型半導体であり、０．０５μｍ〜２μｍの範囲の厚さとすることができる。層５７は０．０５μｍ〜２μｍ厚の単位ｃｍ3あたり１×１０15〜３×１０19にドープされたｐ型材料とすることができる。層５７及び層５８は、層１及び／又は５２及び５６と同じ成長工程において成長させることができるか、又は後のドーパントの拡散に続く再成長において成長させて、埋込み型フォトダイオード６を形成することができる。上部キャップ層５８は０．１μｍ〜２μｍ厚とすることができ、単位ｃｍ3あたり１×１０15〜３×１０19のｎ型にドープされたｎ型ＩｎＡｓyＰ1-yから構成することができる。また、成長が完了した後にＳｉＮx又は他のパッシベーション層（１７）を施して表面を不活性化することもできる。様々なドーパント組成物（６、７、９、１０）並びに、ゲート用のｎ−コンタクト（８、１１、２６、３２）及びＪＦＥＴのドレイン用のｐ−コンタクト（１４、１５、２７、３４）を拡散又はイオン注入するためにパッシベーション内にホールがあけられる。図１Ａと同様に、側壁のパッシベーションを行い（６３）、金属を施し（６２）、混成化のために基板コンタクト６０を表面にもたらす（２１）。
【００２１】
上記で説明したこの検出器構造体はＲＯＩＣに取り付けられる。埋込み型フォトダイオードは標準的なＩｎＧａＡｓ焦点面アレイとは異なる動作をするためにこのデバイスを必要とする。通常、フォトダイオードはＲＯＩＣに直接取り付けられる。また、通常、フォトダイオードは逆バイアス又は略逆バイアスにされる。光が検出器アレイ上に照らされ、フォトンのエネルギーが十分に高い場合、電子−正孔対が生成されることを可能にする。この電子−正孔対は、暗電流、すなわち温度が絶対零度を超えている限りピクセル内に自然に形成される電子−正孔対へ追加される。次に、フォトン又は暗電流によって生成された電荷はｐ−ｉ−ｎ接合又はｐ−ｎ接合において逆バイアスによって生成された電界に捕捉され、次に、電荷はＲＯＩＣに移動される。ＲＯＩＣは増幅回路を有し、次に、この増幅回路は電荷を電圧に変換し、所与の経過時間内にフォトン及び暗電流によって生成された電荷の量を測定することを可能にする。フォトダイオードはＲＯＩＣ回路に接続されており、任意のメカニズムによって生成された電荷がＲＯＩＣ回路に直接移動される。この新規の検出器構造体を用いることにより、検出器はＲＯＩＣ増幅回路に直接接続されない。各ピクセル又はピクセルの各組において検出器材料内に「スイッチ」が設置されてフォトダイオードから増幅／蓄積回路５０を有するＲＯＩＣ１８への電荷の流れを制御する。ここで、電荷の移動はＪＦＥＴを通じてＲＯＩＣ１８によって制御される。この事例において、スイッチはＪＦＥＴ（８、１０、１４）である。６、２及び１におけるｐ−ｉ−ｎ接合によって形成されたフォトダイオードは、暗電荷と、フォトダイオードアレイ内に到達するフォトンから生成される電荷とを依然として収集する。電荷はｐ−ｉ−ｎ接合又はｐ−ｎ接合内に蓄積される。より大きなダイナミックレンジを達成しようとする場合、特定の経過時間後、すなわち積算時間後又は積算時間の一部の経過後、電荷は埋込み型フォトダイオードからＪＦＥＴ−Ｔのドレイン（１０）へ移動させることが必要になる。電荷を移動させるために、ＪＦＥＴ−Ｔのゲート８は開放（ＪＦＥＴ−Ｔのゲート（８）へ電圧が印加されない）されていなければならない。フォトダイオードからＪＦＥＴ−Ｔドレイン（１０、１２）への電荷の流れを妨げるために、ゲート（８）に電圧が印加され、これによりスイッチを閉じる。積算時間の間、８に電圧が印加されてフォトダイオード（６）上に電荷が組み込まれる。スイッチ８が閉じられているとき、１０におけるＪＦＥＴ−Ｔのドレイン上の電荷を測定することが可能である。このことにより相関二重サンプリングが可能になり、フォトダイオードからの電荷が移動される前及び後にｋＴＣノイズを測定することによって回路における読出しノイズの低減を可能にする。電荷のすべてがＪＦＥＴ−Ｔのドレイン１０から取り除かれるのを確実にするために、第２のＪＦＥＴ、ＪＦＥＴ−Ｄ（９、１１、５）が用いられる。ＪＦＥＴ−Ｔがフォトダイオード６とＪＦＥＴ−Ｔのドレイン（１０）との間のゲート８を閉じているとき、ＪＦＥＴ−ＤはＪＦＥＴ−Ｄのゲート１１を開放することができる。これにより、電荷がＪＦＥＴ−ＴからＪＦＥＴ−Ｄへ移動することを可能にする。ＪＦＥＴ−Ｔが開放されており、フォトダイオードからの電荷を受け入れているとき、又は捕捉された電荷の量を測定するためにＪＦＥＴ−Ｔのドレイン１０が回路５０によってサンプリングされているとき、ＪＦＥＴ−Ｄのゲート（１１）は電圧を印加されてそのスイッチを閉じ、それにより、電荷がＪＦＥＴ−Ｄのドレイン９へ移動しないようにしている。電荷がフォトダイオードからＪＦＥＴ−Ｔのドレイン（１０）へ移動しているとき、電荷がＪＦＥＴ−Ｄのドレイン（９）又はグラウンド５１へ消失されないことが望ましい。電荷がＪＦＥＴ−Ｔのドレイン（１０）から取り除かれようとしているとき、ＪＦＥＴ−Ｄのゲート（１１）のみが電圧をオフにされる。
【００２２】
図２を参照すると、図２は、ＩｎＧａＡｓ検出器アレイにおける各ピクセル内に埋込み型フォトダイオード（３３）及び接合型電界効果トランジスタ（複数の場合もある）を有して電荷の読出し集積回路への移動を可能にするフォトダイオードアレイ（１次元又は２次元、図２では２次元が示されている）の上面図である。これは上記で図１に関連して説明したような複数のフォトダイオードから構成されている。以下の層を備えている。すなわち、ｎ型か又は半絶縁体のいずれかであるＩｎＰの基板（図１の層１３）と、ｎ型材料のＩｎＰバッファー層の第１の層（層１）と、１μｍ〜６μｍ厚であり真性の又は非ドープの材料のＩｎ0.53Ｇａ0.47Ａｓ層の第２の層（図１の層２）と、０．５μｍ〜２μｍ厚でありｎ型材料（単位ｃｍ3あたり１×１０14〜５×１０19）のＩｎＰ層の第３の層（図１の層３）と、０．０５μｍ〜１μｍ厚でありｐ型材料（単位ｃｍ3あたり１×１０14〜５×１０19）のＩｎＰ層の第４の層（図１の層４）と、０．１μｍ〜２μｍ厚でありｎ型材料（単位ｃｍ3あたり１×１０14〜５×１０19）のＩｎＰ層の第５の層（図１の層５）とである。
【００２３】
上記の構造体から構成されるフォトダイオードアレイは単一のエピタキシャル成長工程において又は再成長プロセスを通じて製造することが可能である。第４の層の堆積後、又は第５の層の堆積後のいずれかに、パッシベーション層１７内、第３の層、第４の層及び第５の層を通して第２の層（図１の層２）までの拡散又はイオン注入されたｐ−接合（図１の埋込み型フォトダイオード６）内にホールがあけられ、ｐ−ｉ−ｎ又はｐ−ｎ光検出器が形成される。ｐ型ドーパント（図１の埋込み型フォトダイオード６）は第２の層の０．１μｍ〜５．５μｍの深さに拡散させることができる。埋込み型フォトダイオードの位置３３が示されているが、直接視認できるわけではない。なぜならば、埋込み型フォトダイオードの位置３３は、面積がより広く、表面に接しているｎ型領域３６の下に埋め込まれているからである。第５の層が堆積された後にｐ型領域がイオン注入又は拡散される場合、拡散又はイオン注入されたｎ型領域（図１の領域７）は拡散されたｐ型領域の上部に堆積され、このｎ型領域は第５の層の表面の下部に接合を埋め込む。ｎ型注入の深さは第５の層内の０．１μｍ〜２μｍである。その深さはＩｎＰのｐ型層（図１の層４）には入るべきではない。ｐ型領域が第４の層の後に注入される場合、上記のｎ型注入は必要ない。なぜならば、第５の層の再成長が同様の構造体を実現するからである。ｐ型を拡散又はイオン注入するための、及びｎ型を拡散又はイオン注入するためのパッシベーション層１７内のホールが閉じられる。
【００２４】
第５の層（又はｎ型注入）の堆積後、パッシベーション層１７に新たなホールの組があけられて、ＪＦＥＴのドレイン２３及び３０（図１のｐ型注入１０及び図１のｐ型注入９）のためにｐ型領域を拡散又はイオン注入することによってＪＦＥＴが形成される。拡散されたｐ型領域は十分に深いので第４の層（図１の層４）のＩｎＰ  ｐ型領域に到達するが、第３の層（図１の層３）のｎ型ＩｎＰのゾーンに入るほど深くはない。
【００２５】
ここでもまた図２を参照すると、２Ｄフォトダイオードアレイが示されている。上記で説明したようなフォトダイオードアレイは全てのピクセル内に２つのＪＦＥＴを有する必要はない。単一のＪＦＥＴのドレイン２３及びゲート２４は各埋込み型フォトダイオード（ＪＦＥＴ−Ｔ）とともに備えることができ、第１のＪＦＥＴから電荷を取り除くための第２のＪＥＦＴ（ＪＦＥＴ−Ｄ）は行又は列の長さに沿って走るゲート制御３１と、行又は列の長さに沿って走るＪＦＥＴ−Ｄドレイン３０とを有する行ベース又は列ベースのＪＦＥＴとすることが可能である。行又は列のＪＦＥＴのゲート２６及びドレイン２７への接続はアレイの基板接続３５（図１の６０）によってアレイの辺縁部上に作ることが可能であり、それにより、ＲＯＩＣ１８に取り付けることによって回路が完結することを可能にしている。このことは、各ピクセルに対して、４つではなく、２つのみの接続を有することによってフォトダイオードアレイのＲＯＩＣへの混成化を簡潔にしている。個別のピクセルのそれぞれにおいて必要とされるものが少なくなるので、これにより、個別のピクセルのそれぞれにおいて接続がより少ないことに起因してより小さなピッチのデバイスが可能になる。
【００２６】
図３を参照すると、可視光線及び短波長赤外線を検出するためのＩｎＧａＡｓ検出器において、埋込み型フォトダイオードを有して暗電流を低減し、ＲＯＩＣに直接接続されていないフォトダイオードのアレイを形成する方法３００が説明されている。ＪＦＥＴをピクセルごとに統合して、電荷がフォトダイオードからＲＯＩＣへ取り除かれることも可能にすることができる。ＪＦＥＴはＲＯＩＣに接続することができる。
【００２７】
本方法は、基板上に第１のｎ型にドープされた半導体層を堆積させること（３０２）を含む。第１のｎ型にドープされた半導体層は、例えば、ＩｎＰとすることができる。任意選択で、１つ又は複数の追加の層を半導体層の上に堆積させることができる（３０４）。図４Ａに示されているように、追加の層はＩｎＡｓyＰ1-yから構成され、第１のｎ型にドープされた半導体層の格子定数から高位の層として堆積されたＩｎxＧａ1-xＡｓ合金の格子定数へと遷移するように堆積させることができる。非ドープの又は真性の半導体層が第１のｎ型にドープされた半導体層（又は上部追加層）の上に堆積される（３０６）。非ドープの又は真性の半導体層は、例えば、ＩｎxＧａ1-xＡｓ合金とすることができる。上記で説明したように、１つ又は複数の追加の層は第１のｎ型にドープされた半導体層からＩｎxＧａ1-xＡｓへと遷移させるように堆積させることが可能である。図４Ｂに示すように、Ｉｎ0.53Ｇａ0.47Ａｓが用いられるとき、格子整合を提供する追加の層は必要とされない。ｐ型のドーパントは、例えば、Ｚｎ、Ｂｅ、及び／又はＣを含むことができる。ｎ型のドーパントは、例えば、Ｓ、Ｓｉ、Ｇｅ、Ｓｅ、及び／又はＳｎを含むことができる。
【００２８】
図４Ａ（格子定数に整合させるために追加の層が必要となる拡張波長の事例）及び図４Ｂ（Ｉｎ0.53Ｇａ0.47Ａｓが用いられている事例）の双方に示しているように、ｎ型及びｐ型にドープされた交互の半導体層からなるキャップが非ドープの又は真性の半導体層の上に堆積される。第２のｎ型にドープされた半導体層を含む第１のキャップ層は、ドープされていない半導体層、すなわち、真性半導体層上に堆積される（３０８）。第１のキャップ層は、例えば、キャリア濃度が単位ｃｍ3あたり約１×１０15〜３×１０19のｎ型にドープされたＩｎＡｓyＰ1-yから構成されることができ、０．２５μｍ〜２μｍの厚さを有することができる。Ｉｎ0.53Ｇａ0.47Ａｓが用いられる事例において、キャップ層はＩｎＰ、すなわち、ｙ＝０の場合のＩｎＡｓyＰ1-yから構成される。第２のキャップ層は第１のキャップ層の上方に堆積され、ｐ型にドープされた半導体層を含む（３１０）。第２のキャップ層は、例えば、キャリア濃度が単位ｃｍ3あたり約１×１０15〜３×１０19にドープされたＩｎＰから構成されることができ、０．０５μｍ〜２μｍの厚さを有することができる。第３のキャップ層は第２のキャップ層の上方に堆積され、第３のｎ型にドープされた半導体層を含む（３１２）。第３のキャップ層は、例えば、キャリア濃度が単位ｃｍ3あたり約１×１０15〜３×１０19のｎ型にドープされたＩｎＰからなることができ、０．１μｍ〜２μｍの厚さを有することができる。Ｉｎ0.53Ｇａ0.47Ａｓが用いられる事例において、キャップ層はＩｎＰ、すなわち、ｙ＝０の場合のＩｎＡｓyＰ1-yから構成される。
【００２９】
図４Ａ、図４Ｂ及び図５に示す実施形態において、方法３００は第３の層、第４の層及び第５の層の堆積後、ステップ３１４へ進む。一方、第３の層、第４の層又は第５の層のうちの任意の層の堆積後（すなわち、ステップ３０８又は３１０のうちの任意のステップの後）、パッシベーション層を堆積することができ、及び／又は、フォトリソグラフィーを用いて、イオン注入又は拡散がどこで行われるかを指定することが可能である。このことは図５においてパッシベーション層１７及び１つ又は複数のホール７５として示されている。代替的に、第３の層が堆積される（図４Ａ及び図４Ｂの層３）と、パッシベーション層（例えば、ＳｉＮxから構成される層）が堆積され（３１４）、及び／又は、基本的なフォトリソグラフィー技法を用いて、６のｐ型領域を指定することができる。代替的に、パッシベーション層は、第４の層が堆積された後に堆積され、及び／又はフォトリソグラフィー技法を用いて６のｐ型領域を指定することができる。本実施形態はこの点に関して制限されない。パッシベーション層が堆積される場合、フォトリソグラフィーの技法を用いてパッシベーション層内に１つ又は複数のホールがあけられる（３１６）。光検出器のｐ−ｎ又はｐ−ｉ−ｎを非ドープの又は真性の層内に形成することは、上述の技法のうちの任意のものを用いて実行することができる（３１８）。以下で説明するように、１つ又は複数のホール（すなわち、ホール７５）を有するパッシベーション層又はフォトリソグラフィー材料は下側の層において光検出器を正確に配置するためのマスクを提供する。
【００３０】
ここで、図６を参照すると、第５の層（５）、第４の層（４）、及び／又は第３の層（３）を通して、ドープされていない、すなわち、真性半導体層へｐ型ドーパントを拡散又はイオン注入することによって、埋込み型フォトダイオード６が形成される。フォトダイオードはｐ−ｉ−ｎ又はｐ−ｎの光検出器を通って、その光検出器を形成する、拡散又はイオン注入されたｐ型領域とすることができる。ｐ型ドーパントは、ドープされていない半導体層、すなわち、真性半導体層２の深さ約０．１μｍ〜５．５μｍへ拡散させることができる。第４の層又は第５の層のいずれかがまだ堆積されていない場合、３１４において堆積されたパッシベーション層は除去され、第４の層及び／又は第５の層が堆積される（３２０）。次に、プロセス３００は図３Ｂの点Ａに続く。代替的に、第４の層及び第５の層が以前に堆積されていた場合、プロセスは図３Ｂの点Ｂに続き、ここでｎ型領域がｐ型ドーパント拡散の上方に拡散又はイオン注入されて、ｎ型にドープされた表面を提供する（３２２）。このことは、図７においてｎ型領域７として示されている。
【００３１】
図３Ａのステップ３２０又は図３Ｂのステップ３２２の後、光検出器が上記プロセスにおいていつ形成されたかに依拠して、パッシベーション層が少なくとも光検出器の上方に堆積されたｎ型層の上方又は表面全体のいずれかに再び施される（３２４）。このことは、図８においてｎ型層７の上部に広がっているパッシベーション層７７として示されている。図９を参照すると、パッシベーション層７７内にホール７８、７９があけられ（ステップ３２６）、その開口領域内にｐ型ドーパントが拡散されてＪＦＥＴドレイン９、１０が形成される（ステップ３２８）。図１０に示されているように、標準的なフォトリソグラフィー技法を用いてパッシベーション層７７内に開口部を作り、コンタクト１４及び１５を堆積して、ＪＦＥＴドレイン用のｐ−コンタクトを形成する（ステップ３３０）。
【００３２】
ステップ３３０の後、フォトリソグラフィーのステップ（又は他の半導体プロセス技法）を用いて、パッシベーション７７内のアレイ辺縁部上に新たなホールを作る。次に、図１１に示されているように、パッシベーション内にホールを作った後、材料が層５、層４、層３及び層２から除去されて第１のＩｎＰ層１又は基板１３への接続を可能にする（ステップ３３２）。このホールはカソード接続用のｎ−コンタクト６０を可能にする。
【００３３】
次に、フォトリソグラフィー（又は他の技法）を用いて、ＪＦＥＴゲート用のｎ−コンタクト（８及び１１）を形成するためのホールが７７にあけられる。次に、ｎ−コンタクトが施されて、ＪＦＥＴゲート用のｎ−コンタクト（８及び１１）及び基板１３上のカソードコンタクト６０用のｎ−コンタクトが形成される（３３４）。
【図１Ａ】
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【図１Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図２】
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【国際調査報告】
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