(57)【要約】  実施形態によれば、抵抗変化メモリは、メモリセル、センスアンプ、及びグローバルビット線を備える。メモリセルは、ローカルビット線とワード線とが互いに交差する位置に配置されている。メモリセルは、ローカルビット線とワード線とに接続されている。センスアンプは、読み出し電流をメモリセルに供給することにより、メモリセルに記憶されたデータを読み出す。グローバルビット線は、ローカルビット線とセンスアンプとの間に接続されている。グローバルビット線は、センスアンプによって供給された読み出し電流をローカルビット線に供給する。センスアンプは、ローカルビット線とグローバルビット線とが互いに接続される前に、グローバルビット線を充電する。【選択図】図２
2016517127.tif 000002
【特許請求の範囲】
【請求項１】
抵抗変化素子を有する第１メモリセルと、
前記第１メモリセルに接続され、アドレス信号に基づいて駆動されるワード線と、
前記第１メモリセルに接続され、前記ワード線と交差し、前記アドレス信号に基づいて選択される第１ビット線と、
第１入力端、第１出力端、第１，第２電圧端を有する第１インバータと、
第２入力端、第２出力端、第３，第４電圧端を有し、前記第２入力端が前記第１出力端に接続され、前記第２出力端が前記第１入力端に接続された第２インバータと、
前記第１出力端に接続された第１ＭＯＳトランジスタと、
前記第２出力端に接続された第２ＭＯＳトランジスタと、
前記第１電圧端に接続された第３ＭＯＳトランジスタと、
前記第３電圧端に接続された第４ＭＯＳトランジスタと、
前記第１電圧端に、電流通路の一端が接続され、ゲートには第１信号が供給される第５ＭＯＳトランジスタと、
前記電流通路の他端に接続された第２ビット線と、
前記第２ビット線と前記第１ビット線との間に接続され、ゲートには第２信号が供給される第６ＭＯＳトランジスタと、
を具備し、
前記第２信号により前記第６ＭＯＳトランジスタがターンオンされる前に、前記第１信号により前記第５ＭＯＳトランジスタがターンオンされる抵抗変化メモリ。
【請求項２】
前記第２ビット線に前記第１電圧端から電流が供給され、前記第２ビット線が充電される請求項１に記載の抵抗変化メモリ。
【請求項３】
前記第１信号はリードを許可するリードイネーブル信号を含み、前記第２信号は前記第１ビット線を選択するカラム選択信号を含む請求項１に記載の抵抗変化メモリ。
【請求項４】
前記第５ＭＯＳトランジスタは、前記第１メモリセルに流れるリード電流を制限するトランジスタを含み、前記第６ＭＯＳトランジスタは、前記第１ビット線を選択するカラム選択トランジスタを含む請求項１に記載の抵抗変化メモリ。
【請求項５】
前記アドレス信号あるいは前記アドレス信号から生成された信号のいずれかを用いて前記第１信号を発生して、前記第５ＭＯＳトランジスタをターンオンする請求項１に記載の抵抗変化メモリ。
【請求項６】
前記第５ＭＯＳトランジスタの前記電流通路の他端と前記第２ビット線との間に接続された第７ＭＯＳトランジスタをさらに備え、前記第７ＭＯＳトランジスタのゲートには定電圧が供給されている請求項１に記載の抵抗変化メモリ。
【請求項７】
前記第２出力端に参照電流を流す回路をさらに備え、リード時に前記第１出力端を流れるリード電流と、前記参照電流との電流差により、前記第１メモリセルに記憶されたデータが前記第１，第２インバータに保持される請求項１に記載の抵抗変化メモリ。
【請求項８】
抵抗変化素子を有するメモリセルが行列状に複数配列されたメモリセルアレイをさらに備え、前記メモリセルの各々は抵抗変化素子を含み、前記メモリセルアレイ内の前記メモリセルは前記第１メモリセルを含む請求項１に記載の抵抗変化メモリ。
【請求項９】
前記抵抗変化素子は、電流及び電圧の少なくとも一方を加えることにより、抵抗値が変化するＭＴＪ(Magnetic Tunnel Junction)素子を含む請求項１に記載の抵抗変化メモリ。
【請求項１０】
抵抗変化素子を有する第１メモリセルと、
前記第１メモリセルに接続され、アドレス信号に基づいて駆動されるワード線と、
前記第１メモリセルに接続され、前記ワード線と交差し、前記アドレス信号に基づいて選択される第１ビット線と、
第１入力端、第１出力端、第１，第２電圧端を有する第１インバータと、
第２入力端、第２出力端、第３，第４電圧端を有し、前記第２入力端が前記第１出力端に接続され、前記第２出力端が前記第１入力端に接続された第２インバータと、
前記第１出力端に接続された第１ＭＯＳトランジスタと、
前記第２出力端に接続された第２ＭＯＳトランジスタと、
前記第１電圧端に接続された第３ＭＯＳトランジスタと、
前記第３電圧端に接続された第４ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタのゲートに電流通路の一端が接続され、ゲートには第１信号が供給される第５ＭＯＳトランジスタと、
前記第５ＭＯＳトランジスタの前記電流通路の他端に接続された第２ビット線と、
前記第２ビット線と前記第１ビット線との間に接続され、ゲートには第２信号が供給される第６ＭＯＳトランジスタと、
を具備し、
前記第２信号により前記第６ＭＯＳトランジスタがターンオンされる前に、前記第１信号により前記第５ＭＯＳトランジスタがターンオンされる抵抗変化メモリ。
【請求項１１】
前記第２ビット線に前記第５ＭＯＳトランジスタの前記電流通路の一端から電流が供給され、前記第２ビット線が充電される請求項１０に記載の抵抗変化メモリ。
【請求項１２】
前記第１信号はリードを許可するリードイネーブル信号を含み、前記第２信号は前記第１ビット線を選択するカラム選択信号を含む請求項１０に記載の抵抗変化メモリ。
【請求項１３】
前記第５ＭＯＳトランジスタは、前記第１メモリセルに流れるリード電流を制限するトランジスタを含み、前記第６ＭＯＳトランジスタは、前記第１ビット線を選択するカラム選択トランジスタを含む請求項１０に記載の抵抗変化メモリ。
【請求項１４】
前記アドレス信号あるいは前記アドレス信号から生成された信号のいずれかを用いて前記第１信号を発生して、前記第５ＭＯＳトランジスタをターンオンする請求項１０に記載の抵抗変化メモリ。
【請求項１５】
前記第５ＭＯＳトランジスタの前記電流通路の一端に接続された第７ＭＯＳトランジスタをさらに備え、前記第６ＭＯＳトランジスタがターンオンされる前に、前記第７ＭＯＳトランジスタがターンオンされる請求項１０に記載の抵抗変化メモリ。
【請求項１６】
前記第５ＭＯＳトランジスタの前記電流通路の他端と前記第２ビット線との間に接続された第７ＭＯＳトランジスタをさらに備え、前記第７ＭＯＳトランジスタのゲートには定電圧が供給されている請求項１０に記載の抵抗変化メモリ。
【請求項１７】
前記第４ＭＯＳトランジスタのゲートに参照電圧を供給する回路をさらに備え、リード時に前記第１出力端と前記第２出力端とをそれぞれ流れる電流の電流差により、前記第１メモリセルに記憶されたデータが前記第１，第２インバータに保持される請求項１０に記載の抵抗変化メモリ。
【請求項１８】
抵抗変化素子を有するメモリセルが行列状に複数配列されたメモリセルアレイをさらに備え、前記メモリセルの各々は抵抗変化素子を含み、前記メモリセルアレイ内の前記メモリセルは前記第１メモリセルを含む請求項１０に記載の抵抗変化メモリ。
【請求項１９】
ローカルビット線とワード線とが交差する位置に配置され、抵抗変化素子を有し、前記ローカルビット線と前記ワード線とに接続されたメモリセルと、
前記メモリセルにリード電流を供給し、前記メモリセルに記憶されたデータを読み出すセンスアンプと、
前記ローカルビット線と前記センスアンプとの間に接続され、前記センスアンプから供給される前記リード電流を前記ローカルビット線に流すグローバルビット線と、
を具備し、
前記ローカルビット線と前記グローバルビット線とを接続する前に、前記センスアンプはグローバルビット線を充電する抵抗変化メモリ。
【請求項２０】
アクティブコマンドもしくは、前記ローカルビット線及び前記ワード線を指定する、もしくは、前記ローカルビット線及び前記ワード線が含まれる領域を指定するアドレス信号、あるいは前記アドレス信号から生成された信号のいずれかに応じて、前記センスアンプは前記グローバルビット線の充電を開始する請求項１９に記載の抵抗変化メモリ。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本国際出願は、その全体が参照により本明細書に組み込まれる、２０１３年３月２２日に出願された米国仮出願第６１／８０４，５５７号、及び２０１３年９月４日に出願された米国特許出願第１４／０１８，２４２号の優先権の利益を主張する。
【技術分野】
【０００２】
本発明の実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００３】
近年、メモリデバイスに不揮発性メモリ、例えば抵抗変化メモリ（Magnetoresistive Random Access Memory：ＭＲＡＭ、Phase Change Random Access Memory：ＰＲＡＭ、Resistive Random Access Memory:ＲｅＲＡＭなど）を用いた半導体メモリが注目されている。
【０００４】
典型的な抵抗変化メモリでは、電流（あるいは電圧）を加えることにより抵抗値が変化することを利用して“１”または“０”データの判別がなされる。加えて、抵抗変化メモリは、メモリセルからのリード電流の微小な電流差をセンスするセンスアンプを備えている。
【図面の簡単な説明】
【０００５】
【図１】図１は、第１実施形態の抵抗変化メモリの構成を示す図である。
【図２】図２は、前記抵抗変化メモリの主要部の構成を示す回路図である。
【図３】図３は、抵抗変化メモリにおけるリード時のタイミングチャートである。
【図４】図４は、比較例としての抵抗変化メモリにおけるリード時のタイミングチャートの一例である。
【図５】図５は、第２実施形態の抵抗変化メモリの主要部の構成を示す回路図である。
【図６】図６は、前記抵抗変化メモリにおけるリード時のタイミングチャートである。
【図７】図７は、第３実施形態の抵抗変化メモリの主要部の構成を示す回路図である。
【図８】図８は、第４実施形態の抵抗変化メモリの主要部の構成を示す回路図である。
【図９】図９は、第５実施形態の抵抗変化メモリにおけるリード時のタイミングチャートである。
【発明を実施するための形態】
【０００６】
以下、図面を参照して実施形態の抵抗変化メモリについて説明する。以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００７】
実施形態によれば、抵抗変化メモリは、第１メモリセル、ワード線、第１ビット線、第１，第２インバータ、第１，第２，第３，第４，第５，第６ＭＯＳトランジスタを備える。前記第１メモリセルは抵抗変化素子を有する。前記ワード線は、前記第１メモリセルに接続され、アドレス信号に基づいて駆動される。前記第１ビット線は、前記第１メモリセルに接続され、前記ワード線と交差し、前記アドレス信号に基づいて選択される。前記第１インバータは、第１入力端、第１出力端、第１，第２電圧端を有する。前記第２インバータは、第２入力端、第２出力端、第３，第４電圧端を有する。前記第２入力端は前記第１出力端に接続され、前記第２出力端は前記第１入力端に接続される。前記第１ＭＯＳトランジスタは、前記第１出力端に接続される。前記第２ＭＯＳトランジスタは、前記第２出力端に接続される。前記第３ＭＯＳトランジスタは、前記第１電圧端に接続される。前記第４ＭＯＳトランジスタは、前記第３電圧端に接続される。前記第５ＭＯＳトランジスタは、電流通路の一端が前記第１電圧端に接続される。前記第５ＭＯＳトランジスタのゲートには第１信号が供給される。前記第２ビット線は、前記第５ＭＯＳトランジスタの前記電流通路の他端に接続される。前記第６ＭＯＳトランジスタは、前記第２ビット線と前記第１ビット線との間に接続される。前記第６ＭＯＳトランジスタのゲートには第２信号が供給される。前記第２信号により前記第６ＭＯＳトランジスタがターンオンされる前に、前記第１信号により前記第５ＭＯＳトランジスタがターンオンされる。
【０００８】
［第１実施形態］  
図１は、第１実施形態の抵抗変化メモリの構成を示す図である。
【０００９】
前記抵抗変化メモリは、メモリセルアレイ１１、センスアンプ１２、ドライバ／シンカー１３，１４、ドライバ１５、定電流生成回路１６、参照電流生成回路１７、及びコントローラ１８を備える。
【００１０】
メモリセルアレイ１１は、行列状に配列された複数のメモリセルＭＣを有する。メモリセルＭＣは、ローカルビット線ＬＢＬ＜０＞とローカルソース線ＬＳＬ＜０＞間、ＬＢＬ＜１＞とＬＳＬ１＜１＞間、…、ＬＢＬ＜ｎ＞とＬＳＬ＜ｎ＞間にそれぞれ接続されている。さらに、メモリセルは、ワード線ＷＬ＜０＞−ＷＬ＜ｎ＞にそれぞれ接続されている。すなわち、メモリセルＭＣは、ワード線ＷＬ＜０＞−ＷＬ＜ｎ＞がローカルビット線ＬＢＬ＜０＞−ＬＢＬ＜ｎ＞及びローカルソース線ＬＳＬ＜０＞−ＬＳＬ＜ｎ＞と交差する位置にそれぞれ配置されている。なお、ｎは０，１，２，…，ｎを表す。
【００１１】
ローカルビット線ＬＢＬ＜０＞−ＬＢＬ＜ｎ＞の一端は、それぞれｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）Ｍ１＜０＞−Ｍ１＜ｎ＞を介してグローバルビット線ＧＢＬに接続されている。ｎＭＯＳトランジスタＭ１＜０＞−Ｍ１＜ｎ＞のゲートには、カラム選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞がそれぞれ供給される。ローカルビット線ＬＢＬ＜０＞−ＬＢＬ＜ｎ＞の他端は、複数のメモリセルＭＣに接続されている。
【００１２】
グローバルビット線ＧＢＬは、ドライバ／シンカー１４に接続されている。グローバルビット線ＧＢＬは、またｎＭＯＳトランジスタＭ４を介してセンスアンプ１２に接続されている。ｎＭＯＳトランジスタＭ４のゲートには、定電流を生成するための定電流生成回路１６が接続されている。グローバルビット線ＧＢＬは、またｎＭＯＳトランジスタＭ６を介して基準電圧端、例えば接地電位端Ｖssに接続されている。ｎＭＯＳトランジスタＭ６のゲートには、ディスチャージ信号ＤＩＳが供給される。
【００１３】
また、ローカルソース線ＬＳＬ＜０＞−ＬＳＬ＜ｎ＞の一端は、それぞれｎＭＯＳトランジスタＭ２＜０＞−Ｍ２＜ｎ＞を介してグローバルソース線ＧＳＬに接続されている。ｎＭＯＳトランジスタＭ２＜０＞−Ｍ２＜ｎ＞のゲートには、カラム選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞がそれぞれ供給される。ローカルソース線ＬＳＬ＜０＞−ＬＳＬ＜ｎ＞の他端は、複数のメモリセルＭＣに接続されている。
【００１４】
グローバルソース線ＧＳＬは、ドライバ／シンカー１３に接続されている。さらに、グローバルソース線ＧＳＬは、ｎＭＯＳトランジスタＭ３を介して基準電圧端、例えば接地電位端Ｖssに接続されている。ｎＭＯＳトランジスタＭ３のゲートには、信号ＳＩＮＫが供給される。さらに、グローバルソース線ＧＳＬは、ｎＭＯＳトランジスタＭ８を介して基準電圧端、例えば接地電位端Ｖssに接続されている。ｎＭＯＳトランジスタＭ８のゲートには、ディスチャージ信号ＤＩＳが供給される。
【００１５】
ドライバ／シンカー１３，１４は、ライト時に、ライトデータに応じた向きのライト電流をメモリセルＭＣに流す。これにより、ドライバ／シンカー１３，１４は、メモリセルＭＣに書き込みを行う。
【００１６】
また、ワード線ＷＬ＜０＞−ＷＬ＜ｎ＞は、ワード線を駆動するドライバ１５に接続されている。
【００１７】
ｎＭＯＳトランジスタＭ４のゲートには、定電流を生成するための定電流生成回路１６が接続されている。センスアンプ１２には、センスアンプ１２に参照電流を供給する参照電流生成回路１７が接続されている。さらに、コントローラ１８は、ドライバ１５、センスアンプ１２に接続されている。コントローラ１８は、前記抵抗変化メモリ内の各部の動作を制御する。例えば、コントローラ１８は、センスアンプ１２に供給する制御信号を生成し、センスアンプ１２によるリード動作を制御する。
【００１８】
図２は、図１中のメモリセルアレイ１１、センスアンプ１２、及び定電流生成回路１６の構成を示す回路図である。
【００１９】
以下に、メモリセルアレイ１１の構成を述べる。
【００２０】
メモリセルアレイ１１は、前述したように、ローカルビット線ＬＢＬ＜０＞−ＬＢＬ＜ｎ＞及びローカルソース線ＬＳＬ＜０＞−ＬＳＬ＜ｎ＞と、ワード線ＷＬ＜０＞−ＷＬ＜ｎ＞とが交差する位置に行列状に配列された複数のメモリセルＭＣを有する。なお、ｎは０，１，２，…，ｎを表す。
【００２１】
メモリセルＭＣの各々は、例えば、抵抗変化素子ＲＥ及び選択トランジスタＳＴを含む。抵抗変化素子ＲＥは、電流（あるいは電圧）の少なくとも一方を加えることにより、抵抗値が変化する素子である。抵抗変化素子ＲＥは、例えば、ＭＴＪ(Magnetic Tunnel Junction)素子、可変抵抗素子、相変化素子、強誘電体素子などを含むが、これらに限られない。選択トランジスタＳＴのゲートは、ワード線ＷＬに接続されている。選択トランジスタＳＴがワード線ＷＬによってターンオンされて、メモリセルＭＣが選択される。
【００２２】
ローカルビット線ＬＢＬ＜０＞−ＬＢＬ＜ｎ＞の一端は、それぞれカラム選択トランジスタＭ１＜０＞−Ｍ１＜ｎ＞を介してグローバルビット線ＧＢＬに接続されている。カラム選択トランジスタＭ１＜０＞−Ｍ１＜ｎ＞のゲートには、カラム選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞がそれぞれ供給される。
【００２３】
グローバルビット線ＧＢＬは、電流通路が直列接続されたクランプトランジスタＭ４と転送トランジスタＭ５を介して、センスアンプ１２内のｎＭＯＳトランジスタＭ１２，Ｍ１５間の接続ノードに接続されている。さらに、グローバルビット線ＧＢＬは、また、ディスチャージトランジスタＭ６を介して基準電圧端、例えば接地電位端Ｖssに接続されている。ディスチャージトランジスタＭ６のゲートには、ディスチャージ信号ＤＩＳが供給される。
【００２４】
ローカルソース線ＬＳＬ＜０＞−ＬＳＬ＜ｎ＞の一端は、それぞれカラム選択トランジスタＭ２＜０＞−Ｍ２＜ｎ＞を介してグローバルソース線ＧＳＬに接続されている。カラム選択トランジスタＭ２＜０＞−Ｍ２＜ｎ＞のゲートには、カラム選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞がそれぞれ供給される。
【００２５】
グローバルソース線ＧＳＬは、転送トランジスタＭ３を介して基準電圧端、例えば接地電位端Ｖssに接続されている。転送トランジスタＭ３のゲートには、信号ＳＩＮＫが供給される。さらに、グローバルソース線ＧＳＬは、ディスチャージトランジスタＭ８を介して基準電圧、例えば接地電位端Ｖssに接続されている。ディスチャージトランジスタＭ８のゲートには、ディスチャージ信号ＤＩＳが供給される。
【００２６】
以下に、センスアンプ１２の構成を述べる。
【００２７】
センスアンプ１２は、電流検知型センスアンプである。このセンスアンプ１２は、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）Ｍ１１とｎＭＯＳトランジスタＭ１２を含む第１インバータと、ｐＭＯＳトランジスタＭ１３とｎＭＯＳトランジスタＭ１４を含む第２インバータ、ｎＭＯＳトランジスタＭ１５，Ｍ１６、ｐＭＯＳトランジスタＭ１７，Ｍ１８を備える。
【００２８】
第１インバータ（トランジスタＭ１１，Ｍ１２）は、第１入力端、第１出力端、及び第１，第２電圧端を有する。第２インバータ（トランジスタＭ１３，Ｍ１４）は、第２入力端、第２出力端、及び第３，第４電圧端を有する。第２入力端は第１出力端に接続され、第２出力端は第１入力端に接続されている。
【００２９】
第１インバータの第１出力端にはｐＭＯＳトランジスタＭ１７のドレインが接続され、ｐＭＯＳトランジスタＭ１７のソースは電源電圧端ＶDDに接続されている。第２インバータの第２出力端にはｐＭＯＳトランジスタＭ１８のドレインが接続され、ｐＭＯＳトランジスタＭ１８のソースは電源電圧端ＶDDに接続されている。ｎＭＯＳトランジスタＭ１７，Ｍ１８のゲートには、コントローラ１８から第１センスイネーブル信号ＳＥＮ１が供給される。
【００３０】
第１インバータの第１電圧端（トランジスタＭ１２のソース）にはｎＭＯＳトランジスタＭ１５のドレインが接続され、ｎＭＯＳトランジスタＭ１５のソースは接地電位端Ｖssに接続されている。第２インバータの第３電圧端（トランジスタＭ１４のソース）にはｎＭＯＳトランジスタＭ１６のドレインが接続され、ｎＭＯＳトランジスタＭ１６のソースは接地電位端Ｖssに接続されている。ｎＭＯＳトランジスタＭ１５，Ｍ１６のゲートには、コントローラ１８から第２センスイネーブル信号ＳＥＮ２が供給される。
【００３１】
第１インバータの第１電圧端（トランジスタＭ１２のソース）は、ｎＭＯＳトランジスタＭ５のドレインに接続されている。ｎＭＯＳトランジスタＭ５のゲートには、コントローラ１８からリードイネーブル信号ＲＥＮが供給される。ｎＭＯＳトランジスタＭ５のソースは、ｎＭＯＳトランジスタＭ４を介してグローバルビット線ＧＢＬに接続されている。ｎＭＯＳトランジスタＭ４のゲートには、定電流生成回路１６が接続されている。
【００３２】
第２インバータの第３電圧端（トランジスタＭ１４のソース）は、参照電流生成回路１７に接続されている。参照電流生成回路１７は、センスアンプ１２に参照電流ＩREFを供給する。なお、参照電流ＩREFは、“０”を記憶するメモリセルのセル電流と、“１”を記憶するメモリセルのセル電流との中間値に設定される。この参照電流ＩREFは、例えばリファレンスセルにより生成される。
【００３３】
以下に、定電流生成回路１６の構成を述べる。
【００３４】
ｎＭＯＳトランジスタＭ４のゲートには、定電流生成回路１６が接続されている。定電流生成回路１６は、リード時にｎＭＯＳトランジスタＭ４のゲートに所定のアナログ電圧であるクランプ電圧Ｖclamp（例えば、０．１〜０．６Ｖ）を供給する。これにより、ｎＭＯＳトランジスタＭ４のドレインは、一定電圧にクランプされている。これによって、選択メモリセルＭＣに流れる電流が上限を超えないように制限して、選択メモリセルに記憶されたデータの破壊を防止する。
【００３５】
定電流生成回路１６は、定電流源Ｉ１、ｎＭＯＳトランジスタＭ７、及び抵抗Ｒ１を有する。ｎＭＯＳトランジスタＭ７のドレインは、定電流源Ｉ１を介して電源電圧端ＶDDに接続されると共に、自身のゲートに接続されている。ｎＭＯＳトランジスタＭ７のソースは、抵抗Ｒ１を介して接地電位端Ｖssに接続されている。
【００３６】
次に、図３を参照して、第１実施形態の抵抗変化メモリにおけるリードについて説明する。
【００３７】
図３は、抵抗変化メモリにおけるリード時のタイミングチャートである。
【００３８】
リードが開始される前のスタンバイ状態は、以下のようになっている。  
センスアンプ１２では、第１センスイネーブル信号ＳＥＮ１が“Low”でｐＭＯＳトランジスタＭ１７，Ｍ１８がオン状態となり、第２センスイネーブル信号ＳＥＮ２が“Low”でｐＭＯＳトランジスタＭ１５，Ｍ１６がオフ状態となっている。さらに、リードイネーブル信号ＲＥＮが“Low”でｎＭＯＳトランジスタＭ５がオフ状態となっている。これにより、ノードＳＯとノードＳＯｂの電位が電源電圧ＶDDにプリチャージされ、センスアンプ１２がスタンバイ状態になっている。
【００３９】
また、ｎＭＯＳトランジスタＭ４には一定のアナログ電圧であるクランプ電圧Ｖclampが供給され、スタンバイ状態ではｎＭＯＳトランジスタＭ４はオン状態になっている。
【００４０】
また、メモリセルアレイ１１では、ワード線ＷＬ＜ｎ＞が非活性状態（“Low”）にあり、カラム選択信号ＣＳＬ＜ｎ＞が“Low”でｎＭＯＳトランジスタＭ１＜ｎ＞がオフ状態となっている。
【００４１】
また、ディスチャージトランジスタＭ６，Ｍ８がオン状態で、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬが接地電位Ｖssにディスチャージされた後、ディスチャージ信号ＤＩＳによりディスチャージトランジスタＭ６，Ｍ８がターンオフされる。ディスチャージトランジスタＭ６，Ｍ８を備えるか否かは任意である。シンクトランジスタＭ３がオフ状態からターンオンされる。シンクトランジスタＭ３をターンオンするタイミングは、メモリセルＭＣにリード電流を流す以前に行えばよい。
【００４２】
このような状態において、抵抗変化メモリのコントローラ１８に外部からアクティブコマンドと共にアドレス信号が入力される。すると、コントローラ１８は、アドレス信号に基づいて、バンクを活性化するバンクアクティブ信号を生成し、バンクアクティブ信号によって、使用するバンクを活性化する。
【００４３】
このとき、コントローラ１８は、前記アドレス信号あるいはバンクアクティブ信号を用いて、リードイネーブル信号ＲＥＮを“High”レベルにして、ｎＭＯＳトランジスタＭ５をターンオンする。これにより、センスアンプ１２からｎＭＯＳトランジスタＭ４，Ｍ５を介してグローバルビット線ＧＢＬに電流が流れ、グローバルビット線ＧＢＬを含む読み出し経路が充電される。なお、ここでは、バンクアクティブ信号を用いたが、バンクアクティブ信号に換えてアドレス信号から生成されたその他の内部信号を用いてもよい。
【００４４】
その後、メモリセルアレイ１１において、カラム選択信号ＣＳＬ＜ｎ＞によりローカルビット線ＬＢＬ＜ｎ＞及びローカルソース線ＬＳＬ＜ｎ＞が選択される。さらに、ワード線ＷＬ＜ｎ＞が駆動されて、読み出し対象のメモリセルＭＣが選択される。すなわち、カラム選択信号ＣＳＬ＜ｎ＞を“High”レベルにして、ｎＭＯＳトランジスタＭ１，Ｍ２＜ｎ＞をターンオンする。これにより、ローカルビット線ＬＢＬ＜ｎ＞をグローバルビット線ＧＢＬに接続し、ローカルソース線ＬＳＬ＜ｎ＞をグローバルソース線ＧＳＬに接続する。
【００４５】
さらに、ワード線ＷＬ＜ｎ＞を“High”レベルにして、選択トランジスタＳＴをターンオンする。これにより、読み出し対象のメモリセルＭＣが選択される。また、リード時には、信号ＳＩＮＫによりｎＭＯＳトランジスタＭ３がオン状態になっている。以上により、センスアンプ１２から選択メモリセルＭＣにリード電流を流す。
【００４６】
次に、第１センスイネーブル信号ＳＥＮ１を“High”にして、ｐＭＯＳトランジスタＭ１７，Ｍ１８をターンオフする。これにより、ノードＳＯとノードＳＯｂのプリチャージを停止する。そして、リード電流は、ｎＭＯＳトランジスタＭ１１，Ｍ１３のドレインに接続された電源電圧端ＶDDのみから供給される電流となる。このとき、選択メモリセルＭＣに記憶されたデータ（“０”または“１”）に応じてリード電流が変化する。すなわち、選択メモリセルが低抵抗状態にあるか、または高抵抗状態にあるかに応じて、リード電流が変化する。このように、選択メモリセルのデータに応じて変化するリード電流をセル電流ＩDATAと記す。
【００４７】
その後、第２センスイネーブル信号ＳＥＮ２を“High”にして、ｎＭＯＳトランジスタＭ１５，Ｍ１６をターンオンする。これにより、参照電流生成回路１７によって流れる参照電流ＩREFとセル電流ＩDATAとが比較され、ｐＭＯＳトランジスタＭ１１，Ｍ１３とｎＭＯＳトランジスタＭ１２，Ｍ１４からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”（データ）がノードＳＯ，ＳＯｂから出力信号ＯＵＴ，ＯＵＴｂとしてそれぞれ出力される。
【００４８】
なお、参照電流ＩREFは、“０”を記憶するメモリセルのセル電流と、“１”を記憶するメモリセルのセル電流との中間値に設定される。この参照電流ＩREFは、例えばリファレンス用のメモリセルにより生成される。
【００４９】
前述したように、リードイネーブル信号ＲＥＮによりｎＭＯＳトランジスタＭ５をターンオンして、グローバルビット線ＧＢＬを予め充電する。その後、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択して、選択メモリセルＭＣにリード電流を流す。すなわち、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択してリード電流を流す前に、グローバルビット線ＧＢＬを予め充電しておく。これにより、グローバルビット線ＧＢＬの充電に必要な時間分、リード時間を短縮することができる。
【００５０】
第１実施形態では、グローバルビット線ＧＢＬを含む読み出し経路が予め充電された後、カラム選択信号ＣＳＬ＜ｎ＞によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。
【００５１】
さらに、アドレス信号あるいはアドレス信号から生成された内部信号を用いて、読み出し経路の充電を開始する信号（リードイネーブル信号ＲＥＮ）を発生する。すなわち、アドレス信号あるいはアドレス信号から生成された内部信号が、読み出し経路の充電のトリガとなる。このため、読み出し経路の充電を開始するタイミングをより効率的に設定することが可能である。
【００５２】
さらに、本実施形態におけるビット線のプリチャージは、センスアンプから供給される電流により行われるため、余分なプリチャージ回路などを増設する必要がなく、面積増大も回避することができる。
【００５３】
図４に比較例として、抵抗変化メモリにおけるリード時のタイミングチャートの一例を示す。
【００５４】
まず、入力されたアドレス情報に従って、図４に示すように、ワード線ＷＬ＜ｎ＞が活性化され、またカラム選択信号ＣＳＬ＜ｎ＞が“High”となり、ｎＭＯＳトランジスタＭ１＜ｎ＞，Ｍ２＜ｎ＞がターンオンする。その後、リードイネーブル信号ＲＥＮが“High”となり、ｎＭＯＳトランジスタＭ５がターンオンする。また、リード時には、信号ＳＩＮＫによりｎＭＯＳトランジスタＭ３がオン状態になっている。
【００５５】
これにより、センスアンプ１２からｎＭＯＳトランジスタＭ４，Ｍ５を介してグローバルビット線ＧＢＬに電流が流れ、グローバルビット線ＧＢＬを含む読み出し経路が充電されると共に、選択メモリセルＭＣにリード電流が流れる。
【００５６】
その後、第１センスイネーブル信号ＳＥＮ１及び第２センスイネーブル信号ＳＥＮ２を“High”にする。これにより、選択メモリセルＭＣに記憶されているデータに応じて、ラッチ回路に“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”（データ）が出力される。
【００５７】
図４に示したリードでは、リードイネーブル信号ＲＥＮが活性化された後に、読み出し経路（主にグローバルビット線ＧＢＬ）のＲＣ時定数に従い、読み出し経路の容量が充電されて信号が現れる。しかし、このような読み出し経路の充電時間は、メモリセルからの読み出し動作とは直接関係のないものであり、この充電時間がある程度長いと、読み出し時間に影響を与えてしまう。つまり、この充電時間は読み出し時間を不必要に長くしてしまう。
【００５８】
そこで、第１実施形態では、アドレス信号もしくはアドレス信号から生成された内部信号を用いてリード開始信号（リードイネーブル信号ＲＥＮ）が予め活性化されて、読み出し経路が充電される。その後、ワード線ＷＬ及びカラム選択信号ＣＳＬが活性化され、センスアンプの初期化信号（第１センスイネーブル信号ＳＥＮ１）が非活性化され、さらにラッチ起動信号（第２センスイネーブル信号ＳＥＮ２）が活性化される。これにより、選択メモリセルＭＣにリード電流が流れ、選択メモリセルＭＣに記憶されたデータの読み出しが行われる。
【００５９】
本実施形態によれば、グローバルビット線を含む読み出し経路を予め充電して置き、その後、選択メモリセルにリード電流を流して読み出しを開始するため、読み出し経路の充電時間を削減でき、読み出し時間を短縮することが可能である。また、本実施形態におけるグローバルビット線を含む読み出し経路のプリチャージは、センスアンプから供給される電流により行われるため、余分なプリチャージ回路などを増設する必要がなく、面積増大も回避することができる。
【００６０】
［第２実施形態］  
第２実施形態では、クランプトランジスタＭ４のスイッチングによりグローバルビット線を予め充電する例を説明する。
【００６１】
図５は、第２実施形態のメモリセルアレイ１１、センスアンプ１２、及び定電流生成回路１６の構成を示す回路図である。
【００６２】
第２実施形態の抵抗変化メモリは、図５に示すように、図２に示した回路においてクランプトランジスタＭ４とセンスアンプ１２との間の転送トランジスタＭ５を備えていない。その他の第２実施形態の抵抗変化メモリの構成、メモリセルアレイ、センスアンプ、及び定電流生成回路の構成は、図１，２に示した第１実施形態と同様であるため、記載を省略する。
【００６３】
まず、図６を参照して、第２実施形態の抵抗変化メモリにおけるリードについて説明する。
【００６４】
図６は、抵抗変化メモリにおけるリード時のタイミングチャートである。
【００６５】
リードが開始される前のスタンバイ状態は、図３に示したスタンバイ状態と同様である。
【００６６】
このような状態において、抵抗変化メモリのコントローラ１８に外部からアクティブコマンドと共にアドレス信号が入力される。すると、コントローラ１８は、アドレス信号に基づいて、バンクを活性化するバンクアクティブ信号を生成し、バンクアクティブ信号によって、使用するバンクを活性化する。
【００６７】
このとき、前記アドレス信号あるいはバンクアクティブ信号が、ｎＭＯＳトランジスタＭ４のゲートにクランプ電圧Ｖclampを供給するトリガとなる。そして、クランプ電圧Ｖclampがある電圧に達すると、ｎＭＯＳトランジスタＭ４がターンオンする。これにより、センスアンプ１２からｎＭＯＳトランジスタＭ４を介してグローバルビット線ＧＢＬに電流が流れ、グローバルビット線ＧＢＬを含む読み出し経路が充電される。なお、ここでは、バンクアクティブ信号を用いたが、バンクアクティブ信号に換えてアドレス信号から生成されたその他の内部信号を用いてもよい。
【００６８】
その後、メモリセルアレイ１１において、カラム選択信号ＣＳＬ＜ｎ＞によりローカルビット線ＬＢＬ＜ｎ＞及びローカルソース線ＬＳＬ＜ｎ＞が選択される。さらに、ワード線ＷＬ＜ｎ＞が駆動されて、読み出し対象のメモリセルＭＣが選択される。すなわち、カラム選択信号ＣＳＬ＜ｎ＞を“High”レベルにして、ｎＭＯＳトランジスタＭ１，Ｍ２＜ｎ＞をターンオンする。これにより、ローカルビット線ＬＢＬ＜ｎ＞をグローバルビット線ＧＢＬに接続し、ローカルソース線ＬＳＬ＜ｎ＞をグローバルソース線ＧＳＬに接続する。さらに、ワード線ＷＬ＜ｎ＞を“High”レベルにして、選択トランジスタＳＴをターンオンする。これにより、読み出し対象のメモリセルＭＣが選択される。このとき、リード時には、信号ＳＩＮＫによりｎＭＯＳトランジスタＭ３がオン状態になっている。以上により、センスアンプ１２から選択メモリセルＭＣにリード電流を流す。
【００６９】
次に、第１センスイネーブル信号ＳＥＮ１を“High”にして、ｐＭＯＳトランジスタＭ１７，Ｍ１８をターンオフする。これにより、ノードＳＯとノードＳＯｂのプリチャージを停止する。そして、リード電流は、ｎＭＯＳトランジスタＭ１１，Ｍ１３のドレインに接続された電源電圧端ＶDDのみから供給される電流となる。このとき、選択メモリセルＭＣに記憶されているデータに応じてリード電流が変化する。
【００７０】
その後、第２センスイネーブル信号ＳＥＮ２を“High”にして、ｎＭＯＳトランジスタＭ１５，Ｍ１６をターンオンする。これにより、参照電流生成回路１７によって流れる参照電流ＩREFとセル電流ＩDATAとが比較され、ｐＭＯＳトランジスタＭ１１，Ｍ１３とｎＭＯＳトランジスタＭ１２，Ｍ１４からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”（データ）がノードＳＯ，ＳＯｂから出力信号ＯＵＴ，ＯＵＴｂとしてそれぞれ出力される。
【００７１】
前述したように、クランプ電圧ＶclampによりｎＭＯＳトランジスタＭ４をターンオンして、グローバルビット線ＧＢＬを予め充電する。その後、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択して、選択メモリセルＭＣにリード電流を流す。すなわち、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択してリード電流を流す前に、グローバルビット線ＧＢＬを予め充電しておく。これにより、グローバルビット線ＧＢＬの充電に必要な時間分、リード時間を短縮することができる。
【００７２】
第２実施形態では、グローバルビット線ＧＢＬを含む読み出し経路が予め充電された後、カラム選択信号ＣＳＬ＜ｎ＞によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。
【００７３】
また、アドレス信号あるいはアドレス信号から生成された内部信号を用いて、選択メモリセルＭＣに流れる電流の上限を制限する信号（クランプ電圧Ｖclamp）の供給を開始する。すなわち、アドレス信号あるいはアドレス信号から生成された内部信号が、読み出し経路の充電を開始するトリガとなる。このため、読み出し経路の充電を開始するタイミングをより効率的に設定することが可能である。
【００７４】
さらに、本実施形態におけるビット線のプリチャージは、センスアンプから供給される電流により行われるため、余分なプリチャージ回路などを増設する必要がなく、面積増大も回避することができる。
【００７５】
［第３実施形態］  
第１，第２実施形態では、電流検知型センスアンプを備えた抵抗変化メモリを示したが、第３実施形態では電圧検知型センスアンプを備える抵抗変化メモリについて説明する。
【００７６】
図７は、第３実施形態のメモリセルアレイ１１、電圧検知型センスアンプ１２Ａ、定電流生成回路１６、及び参照電圧生成回路１７Ａの構成を示す回路図である。
【００７７】
以下に、メモリセルアレイ１１の構成を述べる。
【００７８】
グローバルビット線ＧＢＬは、電流通路が直列接続されたｎＭＯＳトランジスタ（クランプトランジスタ）Ｍ４とｎＭＯＳトランジスタ（転送トランジスタ）Ｍ５を介して、センスアンプ１２Ａ内のｎＭＯＳトランジスタＭ１５のゲートに接続されている。その他の構成は、図２に示したメモリセルアレイと同様である。
【００７９】
以下に、センスアンプ１２Ａの構成を述べる。
【００８０】
センスアンプ１２Ａは、電圧検知型センスアンプである。このセンスアンプ１２Ａは、ｐＭＯＳトランジスタＭ１１とｎＭＯＳトランジスタＭ１２を含む第１インバータ、ｐＭＯＳトランジスタＭ１３とｎＭＯＳトランジスタＭ１４を含む第２インバータ、ｎＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１９、ｐＭＯＳトランジスタＭ１７，Ｍ１８，Ｍ２０を備える。
【００８１】
第１インバータ（トランジスタＭ１１，Ｍ１２）は、第１入力端、第１出力端、及び第１，第２電圧端を有する。第２インバータ（トランジスタＭ１３，Ｍ１４）は、第２入力端、第２出力端、及び第３，第４電圧端を有する。第２入力端は第１出力端に接続され、第２出力端は第１入力端に接続されている。
【００８２】
第１インバータの第１出力端にはｐＭＯＳトランジスタＭ１７のドレインが接続され、ｐＭＯＳトランジスタＭ１７のソースは電源電圧端ＶDDに接続されている。第２インバータの第２出力端にはｐＭＯＳトランジスタＭ１８のドレインが接続され、ｐＭＯＳトランジスタＭ１８のソースは電源電圧端ＶDDに接続されている。ｎＭＯＳトランジスタＭ１７，Ｍ１８のゲートには、コントローラ１８から第１センスイネーブル信号ＳＥＮ１が供給される。
【００８３】
第１インバータの第１電圧端（トランジスタＭ１２のソース）には、ｎＭＯＳトランジスタＭ１５のドレインが接続されている。第２インバータの第３電圧端（トランジスタＭ１４のソース）には、ｎＭＯＳトランジスタＭ１６のドレインが接続されている。ｎＭＯＳトランジスタＭ１５，Ｍ１６のソースは、ｎＭＯＳトランジスタＭ１９を介して接地電位端Ｖssに接続されている。ｎＭＯＳトランジスタＭ１９のゲートには、コントローラ１８から第２センスイネーブル信号ＳＥＮ２が供給される。
【００８４】
ｎＭＯＳトランジスタＭ１５のゲートには、ｎＭＯＳトランジスタＭ５のドレインが接続されている。ｎＭＯＳトランジスタＭ５のゲートには、コントローラ１８からリードイネーブル信号ＲＥＮが供給される。
【００８５】
また、ｎＭＯＳトランジスタＭ１６のゲートには、参照電圧生成回路１７Ａが接続されている。参照電圧生成回路１７Ａは、センスアンプ１２Ａに参照電圧ＶREFを供給する。なお、参照電圧ＶREFは、“０”を記憶するメモリセルのセル電圧と、“１”を記憶するメモリセルのセル電圧との中間値に設定される。この参照電圧ＶREFは、例えばリファレンスセルにより生成される。
【００８６】
さらに、ｎＭＯＳトランジスタＭ５のドレインは、ｐＭＯＳトランジスタ（ロードトランジスタ）Ｍ２０を介して電源電圧端ＶDDに接続されている。ｐＭＯＳトランジスタＭ２０のゲートには、ロード電圧Ｖloadが供給される。
【００８７】
以下に、定電流生成回路１６の構成を述べる。
【００８８】
ｎＭＯＳトランジスタＭ４のゲートには、定電流生成回路１６が接続されている。定電流生成回路１６の構成は、図２に示した定電流生成回路と同様である。
【００８９】
次に、第３実施形態の抵抗変化メモリにおけるリードについて説明する。
【００９０】
第３実施形態の抵抗変化メモリにおけるリード時のタイミングチャートは図３に示したチャートと同様である。
【００９１】
電圧検知型センスアンプ１２Ａでは、選択メモリセルＭＣに記憶されたデータに応じてリード電流が変化して、ｎＭＯＳトランジスタＭ５とｐＭＯＳトランジスタＭ２０間の接続ノードの電圧が変化する。このように、選択メモリセルのデータに応じて変化する接続ノードの電圧をセル電圧ＶDATAと記す。
【００９２】
その後、参照電圧生成回路１７Ａによって供給される参照電圧ＶREFとセル電圧ＶDATAとが比較され、ｐＭＯＳトランジスタＭ１１，Ｍ１３とｎＭＯＳトランジスタＭ１２，Ｍ１４からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”（データ）がノードＳＯ，ＳＯｂから出力信号ＯＵＴ，ＯＵＴｂとしてそれぞれ出力される。
【００９３】
第３実施形態では、第１実施形態と同様に、アドレス信号もしくはアドレス信号から生成された内部信号を用いてリードイネーブル信号ＲＥＮを発生し、このリードイネーブル信号ＲＥＮによりｎＭＯＳトランジスタＭ５をターンオンして、グローバルビット線ＧＢＬを予め充電する。その後、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択して、選択メモリセルＭＣにリード電流を流す。すなわち、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択してリード電流を流す前に、グローバルビット線ＧＢＬを予め充電しておく。これにより、グローバルビット線ＧＢＬの充電に必要な時間分、リード時間を短縮することができる。
【００９４】
すなわち、第３実施形態では、グローバルビット線ＧＢＬを含む読み出し経路が予め充電された後、カラム選択信号ＣＳＬ＜ｎ＞によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。その他の構成及び効果は前述した第１実施形態と同様である。
【００９５】
［第４実施形態］  
第４実施形態は、第３実施形態と同様に、電圧検知型センスアンプを備える。さらに、第４実施形態では、クランプトランジスタＭ４のスイッチングによりグローバルビット線を予め充電する例を説明する。
【００９６】
図８は、第４実施形態のメモリセルアレイ１１、電圧検知型センスアンプ１２Ａ、定電流生成回路１６、及び参照電圧生成回路１７Ａの構成を示す回路図である。
【００９７】
第４実施形態の抵抗変化メモリは、図８に示すように、図７に示した回路においてクランプトランジスタＭ４とロードトランジスタＭ２０との間の転送トランジスタＭ５を備えていない。その他の第４実施形態の抵抗変化メモリの構成、メモリセルアレイ、センスアンプ、及び定電流生成回路の構成は、図１，７に示した第３実施形態と同様であるため、記載を省略する。
【００９８】
次に、第４実施形態の抵抗変化メモリにおけるリードについて説明する。
【００９９】
第４実施形態の抵抗変化メモリにおけるリード時のタイミングチャートは図６に示したチャートと同様である。
【０１００】
電圧検知型センスアンプ１２Ａでは、選択メモリセルＭＣに記憶されたデータに応じてリード電流が変化して、ｎＭＯＳトランジスタＭ４とｐＭＯＳトランジスタＭ２０間の接続ノードの電圧が変化する。
【０１０１】
その後、参照電圧生成回路１７Ａによって供給される参照電圧ＶREFとセル電圧ＶDATAとが比較され、ｐＭＯＳトランジスタＭ１１，Ｍ１３とｎＭＯＳトランジスタＭ１２，Ｍ１４からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”（データ）がノードＳＯ，ＳＯｂから出力信号ＯＵＴ，ＯＵＴｂとしてそれぞれ出力される。
【０１０２】
第４実施形態では、第２実施形態と同様に、アドレス信号もしくはアドレス信号から生成された内部信号を用いてクランプ電圧Ｖclampの供給を開始し、このクランプ電圧ＶclampによりｎＭＯＳトランジスタＭ４をターンオンして、グローバルビット線ＧＢＬを予め充電する。その後、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択して、選択メモリセルＭＣにリード電流を流す。すなわち、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択してリード電流を流す前に、グローバルビット線ＧＢＬを予め充電しておく。これにより、グローバルビット線ＧＢＬの充電に必要な時間分、リード時間を短縮することができる。
【０１０３】
第４実施形態では、前述したように、グローバルビット線ＧＢＬを含む読み出し経路が予め充電された後、カラム選択信号ＣＳＬ＜ｎ＞によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。その他の構成及び効果は前述した第１実施形態と同様である。
【０１０４】
［第５実施形態］  
第５実施形態は、第４実施形態に示した図８と同様の回路構成を備え、ロードトランジスタＭ２０のスイッチングによりグローバルビット線を予め充電する例を説明する。
【０１０５】
第５実施形態の抵抗変化メモリの構成、メモリセルアレイ、センスアンプ、及び定電流生成回路の構成は、図１，８に示した第４実施形態と同様であるため、記載を省略する。
【０１０６】
次に、図９を参照して、第５実施形態の抵抗変化メモリにおけるリードについて説明する。
【０１０７】
図９は、抵抗変化メモリにおけるリード時のタイミングチャートである。
【０１０８】
リードが開始される前のスタンバイ状態は、図３に示したスタンバイ状態と同様である。
【０１０９】
このような状態において、抵抗変化メモリのコントローラ１８に外部からアクティブコマンドと共にアドレス信号が入力される。すると、コントローラ１８は、アドレス信号に基づいて、バンクを活性化するバンクアクティブ信号を生成し、バンクアクティブ信号によって使用するバンクを活性化する。
【０１１０】
このとき、前記アドレス信号あるいはバンクアクティブ信号が、ロード電圧Ｖloadを“Low”レベルにするトリガとなり、ｐＭＯＳトランジスタＭ２０をターンオンする。これにより、電源電圧端ＶDDからｐＭＯＳトランジスタＭ２０及びｎＭＯＳトランジスタＭ４を介してグローバルビット線ＧＢＬに電流が流れ、グローバルビット線ＧＢＬを含む読み出し経路が充電される。なお、ここでは、バンクアクティブ信号を用いたが、バンクアクティブ信号に換えてアドレス信号から生成されたその他の内部信号を用いてもよい。
【０１１１】
その後、メモリセルアレイ１１において、カラム選択信号ＣＳＬ＜ｎ＞によりローカルビット線ＬＢＬ＜ｎ＞及びローカルソース線ＬＳＬ＜ｎ＞が選択される。さらに、ワード線ＷＬ＜ｎ＞が駆動されて、読み出し対象のメモリセルＭＣが選択される。すなわち、カラム選択信号ＣＳＬ＜ｎ＞を“High”レベルにして、ｎＭＯＳトランジスタＭ１，Ｍ２＜ｎ＞をターンオンする。これにより、ローカルビット線ＬＢＬ＜ｎ＞をグローバルビット線ＧＢＬに接続し、ローカルソース線ＬＳＬ＜ｎ＞をグローバルソース線ＧＳＬに接続する。さらに、ワード線ＷＬ＜ｎ＞を“High”レベルにして、選択トランジスタＳＴをターンオンする。これにより、読み出し対象のメモリセルＭＣが選択される。また、リード時には、信号ＳＩＮＫによりｎＭＯＳトランジスタＭ３がオン状態になっている。以上により、センスアンプ１２Ａから選択メモリセルＭＣにリード電流を流す。
【０１１２】
電圧検知型センスアンプ１２Ａでは、選択メモリセルＭＣに記憶されたデータに応じてリード電流が変化して、ｎＭＯＳトランジスタＭ４とｐＭＯＳトランジスタＭ２０間の接続ノードの電圧が変化する。
【０１１３】
その後、参照電圧生成回路１７Ａによって供給される参照電圧ＶREFとセル電圧ＶDATAとが比較され、ｐＭＯＳトランジスタＭ１１，Ｍ１３とｎＭＯＳトランジスタＭ１２，Ｍ１４からなるラッチ回路に、比較結果に応じて“High”あるいは“Low”レベルが保持される。そして、前記ラッチ回路に保持された“High”あるいは“Low”（データ）がノードＳＯ，ＳＯｂから出力信号ＯＵＴ，ＯＵＴｂとしてそれぞれ出力される。
【０１１４】
第５実施形態では、アドレス信号もしくはアドレス信号から生成された内部信号を用いてロード電圧Ｖloadを発生し、このロード電圧ＶloadによりｐＭＯＳトランジスタＭ２０をターンオンして、グローバルビット線ＧＢＬを予め充電する。その後、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択して、選択メモリセルＭＣにリード電流を流す。すなわち、カラム選択信号ＣＳＬ＜ｎ＞及びワード線ＷＬ＜ｎ＞によりメモリセルＭＣを選択してリード電流を流す前に、グローバルビット線ＧＢＬを予め充電しておく。これにより、グローバルビット線ＧＢＬの充電に必要な時間分、リード時間を短縮することができる。
【０１１５】
第５実施形態では、前述したように、グローバルビット線ＧＢＬを含む読み出し経路が予め充電された後、カラム選択信号ＣＳＬ＜ｎ＞によりメモリセルを選択し、リード電流を流して読み出しを開始するため、本来不必要な時間として読み出し時間に影響を与えていたビット線の充電時間を、実際の読み出し時間から削減することができる。これにより、読み出し時間を短縮することが可能である。その他の構成及び効果は前述した第１実施形態と同様である。
【０１１６】
［効果］  
本実施形態は、磁気抵抗効果素子を用いたＭＲＡＭ、可変抵抗素子を用いたＲｅＲＡＭ、相変化素子を用いたＰＲＡＭなどの、電流で書き込みを行う半導体メモリに適用することができる。
【０１１７】
例えば、ＭＲＡＭでは、記憶素子にＭＴＪ(Magnetic Tunnel Junction)素子と呼ばれる磁気抵抗素子を用いている。ＭＴＪ素子は、反強磁性層により磁化方向が固定された固定層（または参照層）と磁化方向を自由に反転できる記録層（またはフリー層）及び、固定層と記録層に挟まれた絶縁膜を有している。ＭＴＪ素子は磁気抵抗効果と呼ばれる、固定層に対する記録層の相対的な磁化方向による抵抗変化を利用している。つまり、相対的な磁化方向による抵抗の違いを利用して“１”又は“０”データの判別がなされている。
【０１１８】
ＭＲＡＭにおけるデータ書き込み機構としては、例えばスピン注入型ＭＲＡＭでは以下のように行われる。“１”データを書き込む場合には、ＭＴＪ素子の固定層から記録層の方向へ電流を流すことで書き込みが行われる。一方、“０”データを書き込む場合には、ＭＴＪ素子の記録層から固定層の方向へ電流を流すことで書き込みが行われる。
【０１１９】
以上説明したように実施形態によれば、カラム選択信号あるいはワード線が活性化されるよりも前に、アドレス信号あるいはアドレス信号から生成された内部信号を用いて、読み出し経路（主にグローバルビット線）が予め充電され、その後、読み出しを開始する。このため、本来不必要な時間として読み出し時間に影響を与えていた読み出し経路の充電時間を、実際の読み出し時間から削減することができる。これにより、メモリセルアレイが活性化されてからデータを読み出すまでの読み出し時間を短縮することが可能である。
【０１２０】
また、アドレス信号あるいはアドレス信号から生成された内部信号に応じて、読み出し経路の充電を開始する信号を発生する。すなわち、アドレス信号あるいはアドレス信号から生成された内部信号をトリガとして、読み出し経路の充電を開始する。このため、読み出し経路の充電を開始するタイミングをより効率的に設定することが可能である。
【０１２１】
さらに、本実施形態におけるビット線のプリチャージは、センスアンプから供給される電流により行われるため、余分なプリチャージ回路などを増設する必要がなく、面積増大も回避することができる。
【０１２２】
本実施形態の抵抗変化メモリの全体、メモリセルアレイ、メモリセル、センスアンプ、ドライバ／シンカー、ドライバ、定電流生成回路、参照電流生成回路等の構成は、上記の例に限られない。例えば、米国特許第７６４９７９２号明細書、米国特許出願公開第２０１２／０２８６３３９号明細書に開示のものが使用されることが可能である。これらの明細書の中身の全体は、参照することによって、本明細書に組み込まれる。
【０１２３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【図１】
2016517127.tif 000003
【図２】
2016517127.tif 000004
【図３】
2016517127.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2016517127.tif 000009
【図８】
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【図９】
2016517127.tif 000011
【手続補正書】
【提出日】平成27年11月6日(2015.11.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
抵抗変化素子を有する第１メモリセルと、
前記第１メモリセルに接続され、アドレス信号に基づいて駆動されるワード線と、
前記第１メモリセルに接続され、前記ワード線と交差し、前記アドレス信号に基づいて選択される第１ビット線と、
第１入力端、第１出力端、第１，第２電圧端を有する第１インバータと、
第２入力端、第２出力端、第３，第４電圧端を有し、前記第２入力端が前記第１出力端に接続され、前記第２出力端が前記第１入力端に接続された第２インバータと、
前記第１出力端に接続された第１ＭＯＳトランジスタと、
前記第２出力端に接続された第２ＭＯＳトランジスタと、
前記第１電圧端に接続された第３ＭＯＳトランジスタと、
前記第３電圧端に接続された第４ＭＯＳトランジスタと、
前記第１電圧端に、電流通路の一端が接続され、ゲートには第１信号が供給される第５ＭＯＳトランジスタと、
前記電流通路の他端に接続された第２ビット線と、
前記第２ビット線と前記第１ビット線との間に接続され、ゲートには第２信号が供給される第６ＭＯＳトランジスタと、
を具備し、
前記第２信号により前記第６ＭＯＳトランジスタがターンオンされる前に、前記第１信号により前記第５ＭＯＳトランジスタがターンオンされる抵抗変化メモリ。
【請求項２】
前記第２ビット線に前記第１電圧端から電流が供給され、前記第２ビット線が充電される請求項１に記載の抵抗変化メモリ。
【請求項３】
抵抗変化素子を有する第１メモリセルと、
前記第１メモリセルに接続され、アドレス信号に基づいて駆動されるワード線と、
前記第１メモリセルに接続され、前記ワード線と交差し、前記アドレス信号に基づいて選択される第１ビット線と、
第１入力端、第１出力端、第１，第２電圧端を有する第１インバータと、
第２入力端、第２出力端、第３，第４電圧端を有し、前記第２入力端が前記第１出力端に接続され、前記第２出力端が前記第１入力端に接続された第２インバータと、
前記第１出力端に接続された第１ＭＯＳトランジスタと、
前記第２出力端に接続された第２ＭＯＳトランジスタと、
前記第１電圧端に接続された第３ＭＯＳトランジスタと、
前記第３電圧端に接続された第４ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタのゲートに電流通路の一端が接続され、ゲートには第１信号が供給される第５ＭＯＳトランジスタと、
前記第５ＭＯＳトランジスタの前記電流通路の他端に接続された第２ビット線と、
前記第２ビット線と前記第１ビット線との間に接続され、ゲートには第２信号が供給される第６ＭＯＳトランジスタと、
を具備し、
前記第２信号により前記第６ＭＯＳトランジスタがターンオンされる前に、前記第１信号により前記第５ＭＯＳトランジスタがターンオンされる抵抗変化メモリ。
【請求項４】
前記第２ビット線に前記第５ＭＯＳトランジスタの前記電流通路の一端から電流が供給され、前記第２ビット線が充電される請求項３に記載の抵抗変化メモリ。
【請求項５】
前記第１信号はリードを許可するリードイネーブル信号を含み、前記第２信号は前記第１ビット線を選択するカラム選択信号を含む請求項１乃至４のいずれか１つに記載の抵抗変化メモリ。
【請求項６】
前記第５ＭＯＳトランジスタは、前記第１メモリセルに流れるリード電流を制限するトランジスタを含み、前記第６ＭＯＳトランジスタは、前記第１ビット線を選択するカラム選択トランジスタを含む請求項１乃至４のいずれか１つに記載の抵抗変化メモリ。
【請求項７】
前記アドレス信号あるいは前記アドレス信号から生成された信号のいずれかを用いて前記第１信号を発生して、前記第５ＭＯＳトランジスタをターンオンする請求項１乃至５のいずれか１つに記載の抵抗変化メモリ。
【請求項８】
前記第５ＭＯＳトランジスタの前記電流通路の他端と前記第２ビット線との間に接続された第７ＭＯＳトランジスタをさらに備え、前記第７ＭＯＳトランジスタのゲートには定電圧が供給されている請求項１，２，３，４，５，７のいずれか１つに記載の抵抗変化メモリ。
【請求項９】
前記第５ＭＯＳトランジスタの前記電流通路の一端に接続された第７ＭＯＳトランジスタをさらに備え、前記第６ＭＯＳトランジスタがターンオンされる前に、前記第７ＭＯＳトランジスタがターンオンされる請求項３または４に記載の抵抗変化メモリ。
【請求項１０】
前記第２出力端に参照電流を流す回路をさらに備え、リード時に前記第１出力端を流れるリード電流と、前記参照電流との電流差により、前記第１メモリセルに記憶されたデータが前記第１，第２インバータに保持される請求項１または２に記載の抵抗変化メモリ。
【請求項１１】
前記第４ＭＯＳトランジスタのゲートに参照電圧を供給する回路をさらに備え、リード時に前記第１出力端と前記第２出力端とをそれぞれ流れる電流の電流差により、前記第１メモリセルに記憶されたデータが前記第１，第２インバータに保持される請求項３または４に記載の抵抗変化メモリ。
【請求項１２】
抵抗変化素子を有するメモリセルが行列状に複数配列されたメモリセルアレイをさらに備え、前記メモリセルの各々は抵抗変化素子を含み、前記メモリセルアレイ内の前記メモリセルは前記第１メモリセルを含む請求項１乃至１１のいずれか１つに記載の抵抗変化メモリ。
【請求項１３】
前記抵抗変化素子は、電流及び電圧の少なくとも一方を加えることにより、抵抗値が変化するＭＴＪ(Magnetic Tunnel Junction)素子を含む請求項１乃至１２のいずれか１つに記載の抵抗変化メモリ。
【請求項１４】
ローカルビット線とワード線とが交差する位置に配置され、抵抗変化素子を有し、前記ローカルビット線と前記ワード線とに接続されたメモリセルと、
前記メモリセルにリード電流を供給し、前記メモリセルに記憶されたデータを読み出すセンスアンプと、
前記ローカルビット線と前記センスアンプとの間に接続され、前記センスアンプから供給される前記リード電流を前記ローカルビット線に流すグローバルビット線と、
を具備し、
前記ローカルビット線と前記グローバルビット線とを接続する前に、前記センスアンプはグローバルビット線を充電する抵抗変化メモリ。
【請求項１５】
アクティブコマンドもしくは、前記ローカルビット線及び前記ワード線を指定する、もしくは、前記ローカルビット線及び前記ワード線が含まれる領域を指定するアドレス信号、あるいは前記アドレス信号から生成された信号のいずれかに応じて、前記センスアンプは前記グローバルビット線の充電を開始する請求項１４に記載の抵抗変化メモリ。
【国際調査報告】
2016517127.tif 000012
2016517127.tif 000013