(57)【要約】  様々な例示的実施形態は、パルス幅変調（ＰＷＭ）コントローラによって実行される方法に関する。本方法は、ＰＷＭパラメータを含む制御入力を受け取るステップと、デジタルシリアライザへの入力を生成するステップであって、その入力が、ＰＷＭパラメータに応じてパルス幅変調されたデジタルシリアライザ出力をもたらす、生成するステップと、フィードバック制御入力を受け取るステップと、フィードバック制御入力に基づき、デジタルシリアライザへの入力を修正するステップとを含む。
2016523505.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅変調（ＰＷＭ）コントローラによって実行される方法であって、
ＰＷＭパラメータを含む制御入力を受け取るステップと、
デジタルシリアライザへの入力を生成するステップであって、入力が、ＰＷＭパラメータに応じてパルス幅変調されたデジタルシリアライザ出力をもたらす、生成するステップと、
フィードバック制御入力を受け取るステップと、
フィードバック制御入力に基づき、デジタルシリアライザへの入力を修正するステップと
を含む、方法。
【請求項２】
デジタルシリアライザへの入力を生成するステップが、パルス幅変調された出力を生成するための複数のデジタルワードを生成するステップを含む、請求項１に記載の方法。
【請求項３】
フィードバック制御入力が、パルス幅変調された出力をデジタル的にフィルタリングするステップを含む、請求項１または２に記載の方法。
【請求項４】
パルス幅変調された出力をデジタル的にフィルタリングするためのデジタルフィルタパラメータを受け取るステップを更に含む、請求項３に記載の方法。
【請求項５】
デジタルシリアライザへの入力を修正するステップが、ＰＷＭ変調の修正されたデューティサイクルを決定するステップと、修正されたデューティサイクルに最も近いデューティサイクルをもたらすＰＷＭ変調のＯＮ時間およびＯＦＦ時間を選択するステップとを含む、請求項１から４のいずれか一項に記載の方法。
【請求項６】
パルス幅変調（ＰＷＭ）コントローラであって、
パラレル入力データストリームを受け取り、入力パラレルデータストリームに基づき出力シリアルデータストリームを生成するように構成された、デジタルシリアライザと、
デジタルシリアライザに接続された出力とフィードバック制御入力を受け取るように構成された入力とを含む、ループコントローラとを備え、
ループコントローラが、フィードバック制御入力に基づきパラレル入力データストリームをデジタルシリアライザに出力するように構成され、デジタルシリアライザからの出力シリアルデータストリームが所望のＰＷＭパラメータを有する、ＰＷＭコントローラ。
【請求項７】
パラレル入力データストリームが、パルス幅変調された出力を生成するための複数のデジタルワードを含む、請求項６に記載のＰＷＭコントローラ。
【請求項８】
パルス幅変調された出力をフィルタリングするように構成されたデジタルフィルタを更に備える、請求項６または７に記載のＰＷＭコントローラ。
【請求項９】
デジタルフィルタが、パルス幅変調された出力をデジタル的にフィルタリングするためのデジタルフィルタパラメータを受け取り、フィードバック信号をループコントローラに提供するように構成された、請求項８に記載のＰＷＭコントローラ。
【請求項１０】
ループコントローラが、ＰＷＭ変調の修正されたデューティサイクルを決定し、修正されたデューティサイクルに最も近いデューティサイクルをもたらすＰＷＭ変調のＯＮ時間およびＯＦＦ時間を選択するように構成された、請求項６から９のいずれか一項に記載のＰＷＭコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示される様々な例示的実施形態は、一般に、パルス幅変調（ＰＷＭ）ＤＣ−ＤＣ電源コントローラに関する。
【背景技術】
【０００２】
パルス幅変調（ＰＷＭ）を使用して、様々な電気的回路およびシステムを制御することができる。例えば、ＰＷＭを使用して、ＤＣ−ＤＣコンバータ、電気モータ、照明システム、オーディオアンプなどを制御することができる。ＰＷＭコントローラの実施形態がＤＣ−ＤＣ電源の文脈において以下に説明されるが、そのＰＷＭコントローラの実施形態を使用して、他の様々なシステムを制御することも可能である。
【０００３】
ＤＣ−ＤＣ電源のＰＷＭ制御には、要求されたリップルを出力ＤＣレール上で達成するために、ＰＷＭ  ＯＮ／ＯＦＦ期間の極めて精密な調節が必要となる。これまでの解決策では、このレベルの精度はアナログ領域においてしか達成することができない。
【０００４】
図１は、従来技術による単純なＤＣ−ＤＣ電源を示す図である。ＤＣ−ＤＣ電源１００は、オペアンプ１１０、コンパレータ１２０、ランプジェネレータ１３０、およびブーストコンバータ１４０を含む。ブーストコンバータは、インダクタ１４２、スイッチングトランジスタ１４４、ダイオード１４６、およびコンデンサ１４８を含む。入力電圧Ｖｉｎが、インダクタ１４２に印加される。インダクタ１４２は、所定のデューティサイクルで開閉するトランジスタスイッチ１４４に接続されている。その結果、得られる出力電圧Ｖｏｕｔは、デューティサイクルに応じてＶｉｎに比例したものとなる。したがって、スイッチ１４０のデューティサイクルが変動すると、Ｖｏｕｔについて異なる値が得られ得る。ブーストコンバータは、ＰＷＭ入力信号がそのデューティサイクルに依存した出力電圧を駆動する様々なスイッチ設計の内の１つにすぎない。オペアンプ１１０、コンパレータ１２０、およびランプジェネレータ１３０は、パルス幅変調器の役割を果たす。
【０００５】
ＤＣ−ＤＣ電源は、オペアンプ１１０を使用して、出力電圧のサンプルをフィードバックするとともに、この電圧を基準電圧から減算して、小さなエラー信号（ＶＥＲＲＯＲ）を確立することによって作動する。このエラー信号は、コンパレータ１２０を使用してオシレータランプ信号と比較される。次に、コンパレータ１２０は、パワースイッチを作動させるデジタル出力（ＰＷＭ）を出力する。回路出力電圧が変化するとき、ＶＥＲＲＯＲもまた変化し、それによりコンパレータ閾値の変化が引き起こされる。結果的に、出力パルス幅も変化する。次いで、このデューティサイクルの変化が出力電圧を動かして、エラー信号をゼロにまで低減させる。こうして制御ループが完成する。
【０００６】
この方法により、ＰＷＭ信号に対する極微細な粒度調節を達成するアナログ制御が可能になる。他の従来技術のシステムでは、遅延線を使用して要求されたＰＷＭ粒度を達成する。
【０００７】
これらの、およびその他の従来の解決策では、膨大な数のＰＷＭコントローラに対するスケーリングをサポートすることができない。更に、従来技術では、ＰＷＭを制御するための専用回路が必要となる。このことが、所与の設計内で実現可能な実例件数を制限している。
【発明の概要】
【課題を解決するための手段】
【０００８】
様々な例示的実施形態の簡略な概要を以下に提示する。いくつかの単純化および省略が、以下の概要においてなされる場合がある。この概要は、様々な例示的実施形態の態様の一部を強調および紹介することを意図するものであり、本発明の範囲を制限することは意図していない。当業者が本発明概念を作製し、使用することを可能とするに足る、好ましい例示的実施形態の詳細な説明は、後節に続けるものとする。
【０００９】
様々な例示的実施形態は、パルス幅変調（ＰＷＭ）コントローラによって実行される方法に関し、この方法は、ＰＷＭパラメータを含む制御入力を受け取るステップと、デジタルシリアライザへの入力を生成するステップであって、その入力が、ＰＷＭパラメータに応じてパルス幅変調されたデジタルシリアライザ出力をもたらす、生成するステップと、フィードバック制御入力を受け取るステップと、フィードバック制御入力に基づき、デジタルシリアライザへの入力を修正するステップとを含む。
【００１０】
様々な例示的実施形態は、デジタルシリアライザを含むパルス幅変調（ＰＷＭ）コントローラによって実行される方法に関し、この方法は、ＰＷＭパラメータを含む制御入力を受け取るステップと、ＰＷＭパラメータに基づきＮおよびＭを決定するステップであって、ＮはＯＮ離散時間期間の数、ＭはＯＦＦ離散時間期間の数である、決定するステップと、Ｎ個のＯＮ離散時間期間およびＭ個のＯＦＦ離散時間期間に対応する複数のデジタルシリアライザ入力データワードを生成するステップと、ＰＷＭ信号を生成するために複数のデジタルシリアライザ入力データワードをデジタルシリアライザに適用するステップとを含む。
【００１１】
様々な例示的実施形態は、以下を含むパルス幅変調（ＰＷＭ）コントローラに関し、このパルス幅変調（ＰＷＭ）コントローラは、パラレル入力データストリームを受け取り、その入力パラレルデータストリームに基づき出力シリアルデータストリームを生成するように構成された、デジタルシリアライザと、デジタルシリアライザに接続された出力とフィードバック制御入力を受け取るように構成された入力とを含むループコントローラであって、フィードバック制御入力に基づきパラレル入力データストリームをデジタルシリアライザに出力するように構成され、デジタルシリアライザからの出力シリアルデータストリームが所望のＰＷＭパラメータを有する、ループコントローラとを含む。
【００１２】
様々な例示的実施形態をより良く理解するために、添付の図面が参照される。
【図面の簡単な説明】
【００１３】
【図１】従来技術による単純なＤＣ−ＤＣ電源を示す図である。
【図２】複数のＤＣ−ＤＣコンバータを駆動するマルチチャネルＰＷＭコントローラを示す図である。
【図３】チャネルブロックの実施形態のブロック図である。
【図４】ＤＣ−ＤＣコンバータ回路およびフィードバックアナログ−デジタルコンバータの別の実施形態を示す図である。
【図５】デジタルシリアライザからの出力の例を示す図である。
【図６】ＰＷＭ  ＯＦＦ期間が調節されたときの、デジタルシリアライザからの出力の例を示す図である。
【図７】所望のデューティサイクルを達成するために、ＰＷＭ  ＯＮおよびＰＷＭ  ＯＦＦ時間をどのように変動させるかを示すテーブルである。
【発明を実施するための形態】
【００１４】
理解を容易にするため、実質的に同じか類似の構造、および／または実質的に同じか類似の機能をもつ要素は、同一の参照符号を使用して指示されている。
【００１５】
以下は、デジタルＤＣ−ＤＣ電源コントローラの実施形態の説明である。本実施形態は、パルス幅変調（ＰＷＭ）信号を制御するための独自の方法を提示する。ＰＷＭ信号は、ＤＣ−ＤＣパワー段ＦＥＴを駆動する。以下に説明されるＰＷＭコントローラは、ＰＷＭコントローラを使用する他のシステム（例えば、モータ制御、照明制御、オーディオアンプなど）においても使用され得る。
【００１６】
以下に説明されるＰＷＭコントローラの実施形態は、デジタル形態で実施され得、それにより設計を柔軟に発展させたり、パラメータを使用して様々な設計や性能特性を達成したりすることを可能にする。アナログディスクリートを用いた解決策において、このような設計変更には通常、成分値の変更やハードウェアの修正が必要となる。アナログＰＷＭコントローラの制限は、今後、以下に説明するＰＷＭコントローラによって克服される。
【００１７】
最新の浮動小数点ゲートアレイ（ＦＰＧＡ）テクノロジにより、今や、１Ｇｂ／秒を上回るＩ／Ｏの動作、および２５０Ｍｈｚを超えるクロックレートが利用可能である。こうしたＦＰＧＡにおけるデジタルシリアライザの使用により、ＰＷＭ信号内の粒度は、デジタル設計手法を使用して、純粋なアナログ設計において以前に達成されたものよりも良好か少なくとも等価な周波数応答およびＤＣ−ＤＣコンバータパワーレール上の低リップルを達成することが可能になる。
【００１８】
図２は、複数のＤＣ−ＤＣコンバータを駆動するマルチチャネルＰＷＭコントローラを示す図である。ＰＷＭコントローラ２００には、クロック生成ブロック２１０、構成パラメータメモリ２２０、Ｎ個のチャネルブロック２３０ｎ、およびトラブルブロック２４０を含むことができる。Ｎ個のチャネルブロック２３０はそれぞれ、対応するＤＣ−ＤＣコンバータ回路２５０ｎおよびフィードバックＡ／Ｄコンバータ２６０ｎを有する。
【００１９】
ＰＷＭコントローラ２００は、上記のようなＦＰＧＡであって良い。このようなＦＰＧＡには、パラレル入力データストリームを取得し、シリアルデータストリームを出力するデジタルシリアライザハードウェアが含まれ得る。ＳＥＲＤＥＳは、デジタルチップ上によく見られる、こうしたデジタルシリアライザテクノロジの一例である。
【００２０】
クロック生成ブロック２１０は、クロック信号ＣＬＫ  ＩＮを受け取り、ＰＷＭコントローラ２００内で使用するためのクロック信号を生成および分配する。クロック信号ＣＬＫ  ＩＮをクロック生成ブロック２１０によってスケールアップまたはスケールダウンして、ＰＷＭコントローラ２００内で使用するためのクロック信号を生成することができる。
【００２１】
構成パラメータメモリ２２０は、チャネルブロックを構成するために使用される構成データを記憶することができる。このような構成データには、各チャネルについてのデューティサイクル、パルス繰返し周波数、および／またはパルス幅情報を含むことができる。更に、パラメータには、デジタルフィードバックフィルタを実装するためのデジタルフィルタウエイトを含むことができる。デジタルフィードバックフィルタは、ＤＣ−ＤＣコンバータにフィードバックループを提供する。ＤＣ−ＤＣパワーコンバータのユーザまたは設計者は、様々なパラメータを入力することで、ＤＣ−ＤＣパワーコンバータのみならずＰＷＭコントローラ２００にも特定の所望特性を実装することができる。これは、パラメータの入力およびシステム性能のモデリングを可能にするソフトウェアツールを用いて実現可能である。そのようなツールには、スプレッドシートまたは他のアプリケーションを含むことができ、それらが構成パラメータメモリ２２０にロードされるパラメータデータを生成する。構成パラメータメモリ２２０は、どのようなタイプの揮発性または不揮発性メモリを用いても実装され得る。
【００２２】
種々のチャネルブロック２３０に伴う問題を検出し、その問題に関連するデータを記録するトラブルブロック２４０が含まれてもよい。そのような問題には、瞬断、故障、過電圧または電圧不足状態などが含まれ得る。こうした情報は、ＤＣ−ＤＣコンバータを動力とするシステムのユーザ、または何らかの他のシステムマネージャによって読み取られてよい。トラブル情報は、ユーザまたはシステムマネージャが何らかの必要な補正動作を行うことを可能にする。
【００２３】
チャネルブロック２３０は、クロック生成ブロック２１０からクロック信号を、構成パラメータメモリ２２０からパラメータデータを受け取り、パルス幅変調信号を生成する。チャネルブロック２３０は、ＰＷＭパワーコントローラ２００上に見られるデジタルシリアライザを使用して実装され得る。以下、チャネルブロック２３０がより詳細に説明される。
【００２４】
ＤＣ−ＤＣコンバータ回路２５０は、ＰＷＭ制御信号をチャネルブロック２３０から受け取る。上記のように、ＤＣ−ＤＣコンバータは、入力ＤＣ電圧に伴う第１の電圧レベルを、出力ＤＣ電圧の第２の電圧レベルに変換する。第２の電圧レベルは、ＰＷＭ制御信号のデューティサイクルに応じて変動する。
【００２５】
アナログ−デジタルコンバータ２６０は、出力電圧をサンプリングして、電圧レベルをデジタル値に変換することができる。このデジタル値は、次いでチャネルブロック２３０にフィードバックされ得る。デジタル値を使用して、制御フィードバックループを閉じることができる。制御フィードバックループは、ＰＷＭ制御信号のデューティサイクルに基づき、出力電圧値を所望の値にロックする。
【００２６】
図３は、チャネルブロックの実施形態のブロック図である。チャネルブロック３００には、ＰＷＭジェネレータ３１０、デジタルシリアライザ３２０、アナログ−デジタルインターフェース３３０、デジタルループコンペンセータ３４０、電流保護ブロック３５０、およびループコントローラ３６０を含むことができる。
【００２７】
デジタルシリアライザ３２０は、データワードをパラレルで取得し、シリアルデータストリームを出力する。そのため、例えばデジタルシリアライザへの入力が４ビットワード、２００Ｍｚレートであれば、出力は８００Ｍｚのシリアルデータレートとなる。この結果、パルス幅は１．２５ｎｓとなる。このパルス幅が、ＰＷＭにおいて使用可能な時間分解能を指定する。図５は、デジタルシリアライザ３００からの出力の例を示す図である。ＰＷＭは、ＯＮ期間であるＰＷＭ  ＯＮと、ＯＦＦ期間であるＰＷＭ  ＯＦＦとをもつ。例えば、ＰＷＭ  ＯＮが１２８パルス長であり、ＰＷＭ  ＯＦＦが１９２０パルス長である場合、パルス繰返し間隔は２０４８パルス長であり、デューティサイクルは１２８／２０４８、即ち０．０６２５である。このような状況では、ＰＷＭジェネレータは３２の連続する４ビットワード「１１１１」を送出してＰＷＭ信号のＰＷＭ  ＯＮ部分を生成し、続いて４８０の連続する４ビットワード「００００」でＰＷＭ信号のＰＷＭ  ＯＦＦ部分を生成することになる。別の例では、ＰＷＭ  ＯＮが１３０パルス長の場合、ＰＷＭジェネレータは、３２の連続する４ビットワード「１１１１」および「１１００」の１ワード、それに続き４７９の連続する４ビットワード「００００」を送出して、ＰＷＭ信号のＰＷＭ  ＯＮおよびＰＷＭ  ＯＦＦ部分を生成することになる。当業者には明白であるように、チャネルブロック３００によって出力されるＰＷＭ制御信号に所望のデューティサイクルおよびパルス繰返し率を実装するために、様々な数のＯＮおよびＯＦＦ出力パルスが選択され得る。更に、上記の例では４ビットワードを受け取るデジタルシリアライザ３２０を示したが、入力ワードは、デジタルシリアライザ３２０の特定のハードウェア実装に適した任意のビット数とすることができる。例えば、８、１２、２４、３２、４８、または６４ビットの入力ワードが、デジタルシリアライザ３２０への入力として使用され得る。
【００２８】
ループコントローラ３６０は、制御情報をＰＷＭジェネレータ３１０に提供することができる。ループコントローラは、構成パラメータを構成パラメータメモリ２２０から受け取ることができる（図２参照）。これらは、ＰＷＭ制御信号についての所望のデューティサイクルおよびパルス繰返し周波数に関する情報を提供する。次いで、ループコントローラ３６０は、ＰＷＭジェネレータが所望のデューティサイクルおよびパルス繰返し周波数を実装できるように、制御情報をＰＷＭジェネレータ３１０に送出する。ループコントローラは、デジタルループコンペンセータ３４０および電流保護ブロック３５０から入力を受け取ることもできる。デジタルループコンペンセータは、ＤＣ−ＤＣコンバータの出力が所望の値となるように、フィードバックを提供する。デジタルループコンペンセータについては、以下で更に説明する。電流保護ブロック３５０は、電流情報を受け取り、過電流状況が存在するかを決定し、その情報をループコントローラ３６０に提供する。次いで、ループコントローラ３６０は、過電流信号ＯＶ−ｃｕｒｒｅｎｔをＰＷＭジェネレータ３１０に送出する。こうした信号によりＰＷＭジェネレータをシャットダウンさせて、ＤＣ−ＤＣコンバータ、またはＤＣ−ＤＣコンバータがパワー供給している任意の回路に対するダメージを防ぐことができる。
【００２９】
アナログ−デジタルインターフェース３３０は、電流検知アナログ−デジタルコンバータからのデータ、および電圧検知アナログ−デジタルコンバータからのデータを受け取ることができる。次いで、アナログ−デジタルインターフェース３３０は、デジタルループコンペンセータ３４０に電圧情報を、電流保護ブロック３５０に電流情報を提供する。
【００３０】
デジタルループコンペンセータは、デジタルフィードバックループフィルタを実装することができる。デジタルフィードバックループフィルタは、所望のシステム性能を得るために必要な任意のオーダーであってよい。デジタルフィードバックループフィルタ用のパラメータは、ＤＣ−ＤＣパワーコンバータの設計者により決定され得、これらのパラメータは、構成パラメータメモリ２２０に記憶され得る。デジタルフィードバックループの利点の１つは、複素数および／または虚数の極を用いて実装され得ることである。こうしたフィードバックフィルタは、ディスクリートなアナログ部品を使用したのでは実装することはできない。したがって、設計者は、優れた融通性をもってフィードバックループを設計することができる。
【００３１】
図４は、ＤＣ−ＤＣコンバータ回路およびフィードバックアナログ−デジタルコンバータの別の実施形態を示す図である。ＤＣ−ＤＣコンバータ回路４００は、スイッチ４０５および他の様々なディスクリートな回路要素を含む。上記のように、ＤＣ−ＤＣコンバータ回路４００を実装するための様々な回路が使用されてよく、それらの回路は当業者によく知られているものである。ＤＣ−ＤＣコンバータ回路４００の電圧出力をアナログ−デジタルコンバータ４１０に接続して、ＤＣ−ＤＣコンバータ回路４００からの電圧出力を示すデジタル信号ＶＯＬＴＡＧＥ＿ＶＡＬＵＥを生成することができる。別のアナログ−デジタルコンバータ４２０がアナログ電流信号をＤＣ−ＤＣコンバータ回路４００から受け取って、ＤＣ−ＤＣコンバータ回路４００からの電流出力を示すデジタル信号ＣＵＲＲＥＮＴ−ＶＡＬＵＥを生成することができる。アナログ−デジタルコンバータ４１０、４２０からの出力をチャネルブロック３００にフィードして、フィードバック制御を提供することができる。ＤＣ−ＤＣコンバータ回路４００は、ＰＷＭ信号ＰＭＷ−ＯＵＴをチャネルブロック３００から受け取ることができる。ＰＷＭ信号ＰＭＷ−ＯＵＴは、ＤＣ−ＤＣコンバータ回路４００の出力電圧レベルを制御する。
【００３２】
上述のように、デジタルシリアライザ３２０の出力クロックレートは、ＤＣ−ＤＣコンバータを制御するのに利用可能な分解能を制御することができる。このクロックレートが、デジタルシリアライザ３２０によって出力可能な最小サイズパルス、即ち、デジタルシリアライザ３２０からの出力パルス全体の幅に対する分解能を指定する。デジタルループコントローラ３２０がデューティサイクルを調節すると、パルス繰返し周波数が固定されている場合、ＯＮパルス幅は、デジタルシリアライザ３２０によって生成される最小パルスサイズの分解能をもつ。デューティサイクルのより大幅な制御は、ＰＷＭ  ＯＮ期間ならびにＰＷＭ  ＯＦＦ期間の両方の長さを変動させることによって達成され得る（ＰＷＭ  ＯＮ＋ＰＷＭ  ＯＦＦに相当するパルス繰返し間隔もそれに応じて変動する）。図６は、ＰＷＭ  ＯＦＦ期間が調節されたときの、デジタルシリアライザからの出力の例を示す図である。
【００３３】
図７は、所望のデューティサイクルを達成するために、ＰＷＭ  ＯＮおよびＰＷＭ  ＯＦＦ時間をどのように変動させるかを示すテーブルである。図７は、パルス繰返し間隔（第１行）に対するＰＷＭ  ＯＮ時間（第１列）別のデューティサイクルのテーブルである。例えば、最初の所望デューティサイクルは０．０６２５であるとする。これは、１２８ビットのＰＷＭ  ＯＮ時間と２０４８ビットのパルス繰返し間隔とを使用することによって実装することができる。ＤＣ−ＤＣコンバータが作動すると、デジタルループコンペンセータは、ＰＷＭ  ＯＮ時間が１２７．６ビットであると決定する（デューティサイクルは１２７．６／２０４８＝０．０６２３０５となる）。ＰＷＭ  ＯＮ時間のみが変動するのであれば、ＰＷＭ  ＯＮに対する最良の選択は１２８のままとすることである。１２７（０．０６２０１２）や１２９（０．０６３９８８）は、０．０６２３０５からより遠いからである。しかし、テーブルに示すように、パルス繰返し間隔を変動させることができるのであれば、１２８というＰＷＭ時間に２０４９というパルス繰返し間隔を使用することで、０．０６２４６９というデューティサイクルを得ることができる。これは０．０６２５よりも近い。更に、ＰＷＭ  ＯＮ時間とパルス繰返し間隔とのバリエーションが考慮され得る。例えば、１２７というＰＷＭ時間に２０３８というパルス繰返し間隔を用いて、０．０６２３１５というデューティサイクルを得ることができる。この結果、所望のデューティサイクルとほぼ同一のデューティサイクルとなる。よって、所望の出力電圧を得るためにデジタルループコンペンセータがデューティサイクルを変動させるので、ＰＷＭ  ＯＮおよびＰＷＭ  ＯＦＦ時間の両方が変動して、最良のＰＷＭ設定を決定することができる。この決定はテーブルサーチによって行うことができ、その場合、所望の動作点周囲の潜在的ＰＷＭ  ＯＮおよびパルス繰返し間隔のテーブルは、予め計算された上で構成パラメータメモリ２２０に記憶されてもよい。テーブルのサイズは、予期されるＰＷＭデューティサイクルの変動によって動かされてもよい。代わりに、様々な代替を動作中に計算して、所望のデューティサイクルを達成するために使用するパラメータの最良のセットを決定することもできる。
【００３４】
上記のデジタルＰＷＭコントローラの実施形態は、以下の様々な利点を有する。フィードバックループ補償のための主要部設計は、Ｚ領域における離散時間分析を使用して行われ得、また、最適なフィードバックループ応答のための２次、または３次、または４次（または更に高次の）補償フィードバックループが使用され得る。
【００３５】
集中化されたＦＰＧＡの使用により、４０を超えるＰＷＭチャネルを提供して、ＤＣ−ＤＣコンバータ内のＭＯＳＦＥＴスイッチを制御することができる。チャネル数の唯一の制限は、ＦＰＧＡにおいて使用するために利用可能なピンの数である。
【００３６】
更に、ＰＷＭビット分解能から発生する固有のデジタルノイズは低減され得る。上に設けた例において、デジタルシリアライザは８００Ｍｈｚで動作することができ、したがって１．２５ｎｓ分解能が達成され得る。より高速にすることも可能である。
【００３７】
デジタル補償ループは離散領域においてＺ変換を使用して実装されるので、ＦＰＧＡ内のＤＳＰブロックが容易に活用され得る。また、フィードフォワードは補償ループの一部であり、Ｖｏｕｔレールに反射されないあらゆるレールの変化／リップルに対する応答を改善することになる。
【００３８】
同一チャネルのグループにより柔軟に多相化することや、電流分担を保証するために電流フィードバックループを存在させることができ、また、リップル電流を減少させるためにＰＷＭは位相スタガリングされ得る。
【００３９】
これらのＤＣ−ＤＣコントローラに対する印加では、重負荷なレールが意図されている場合があり、軽負荷での効率は配慮されていない可能性がある。上記の実施形態は、軽い負荷の存在を検出し、不連続モードへと切り替えることができる。こうした動作のためのパラメータも、予め決定した上で、構成パラメータメモリ２２０に記憶することができる。デジタルループコンペンセータ２４０またはループコントローラ３６０のどちらかが、軽い負荷が存在すると決定して、制御を不連続モードに切り替えることができる。
【００４０】
加えて、トラッキング、パワーアップスルーレート、電圧不足／過電圧、電圧アウトトリミング、許容最大電流、電流保護ヒックアップ対ラッチのようなすべてのパラメータは構成パラメータメモリ２２０に記憶され得、チャネル毎にプログラムされ得る。また、利得および位相余裕を調節するためのデジタル補償パラメータも、予め計算された上で構成パラメータメモリに記憶され得る。
【００４１】
上記の実施形態において説明されたデジタルシリアライザの使用により、標準的なデジタルシリアライザベースのビルディングブロックを使用してＰＷＭを生成するための、スケーラブルな機構が提供される。デジタルシリアライザの最小ビット時間によって定義される分解能を備えた任意のパルスパターンが、この機構を使用することによって生成され得る。
【００４２】
更に、過去のアナログ解決策はすべて専用のアナログ回路を必要とするため、制御可能なＤＣ−ＤＣパワーブロック／（ＰＷＭ）の数に制限される可能性がある。上記の実施形態は、標準的なデジタルシリアライザセルを使用してＰＷＭ信号を生成するので、スケーリングがより簡単である。
【００４３】
本発明の様々な例示的実施形態が、ハードウェア、および／またはハードウェア上で動作しているソフトウェアにおいて実施され得ることは、以上の説明から明白であろう。更に、様々な例示的実施形態は、機械可読記憶媒体に記憶された命令として実施されてもよい。その命令は、少なくとも１つのプロセッサによって読み出されるとともに実行されて、本明細書に詳述した動作を行うことができる。機械可読記憶媒体には、パーソナルもしくはラップトップコンピュータ、サーバ、またはその他のコンピューティングデバイスなどの機械によって読み取り可能な形態の情報を記憶するための、あらゆる機構を含むことができる。したがって、有形の一時的でない機械可読記憶媒体には、リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス、および類似の記憶媒体を含むことができる。
【００４４】
本明細書のブロック図はいずれも、本発明の原理を体現している例証的回路の概念図を表しているということは、当業者によって認められよう。同様に、フローチャート、フロー図、状態遷移図、擬似コードなどはいずれも、機械可読媒体において実質的に再現され、その明示の有無を問わないコンピュータまたはプロセッサによってそのように実行され得る様々なプロセスを表していることが認められよう。
【００４５】
様々な例示的実施形態が、そのいくつかの例示的態様を個別に参照しながら詳述されてきたが、本発明は他の実施形態も可能であり、その詳細は、自明の様々な観点において修正可能であることを理解されたい。当業者には一目瞭然である通り、変形や修正は、本発明の趣旨および範囲に留まる限り成立する。したがって、以上の開示、記述、および図面は例証のみを目的としたものであり、本発明を何ら制限しない。本発明は、特許請求の範囲によってのみ定義される。
【図１】
2016523505.tif 000003
【図２】
2016523505.tif 000004
【図３】
2016523505.tif 000005
【図４】
2016523505.tif 000006
【図５】
2016523505.tif 000007
【図６】
2016523505.tif 000008
【図７】
2016523505.tif 000009
【国際調査報告】
2016523505.tif 000010
2016523505.tif 000011