(57)【要約】  【解決手段】  八角形または反転八角形のゲートトレンチと組み合わせて八角形または反転八角形のディープトレンチ超接合部を利用する半導体電界効果素子を開示する。前記電界効果素子は、改善された実装密度、改善された電流密度、および改善されたオン抵抗を達成すると同時に、本来のフォトマスク処理の４５°の倍数の角度との適合性を維持し、選択的なエピタキシャル再充填およびゲート酸化の特徴がはっきりとした（０１０）、（１００）、および（１１０）（ならびにこれらと等価な）シリコン側壁面を有し、改善されたスケーラビリティをもたらす。各側壁面の相対的な長さを変えることにより、追加の処理工程を必要とせずに異なる閾値電圧を有する素子を達成することができる。また、側壁の長さの異なるトレンチ混ぜることによっても、選択的なエピタキシャル再充填時の応力均衡が可能となる。  【選択図】      図１
2016502762.tif 000002
【特許請求の範囲】
【請求項１】
縦型電界効果素子であって、
ドレイン電極を有する半導体基板と、
前記半導体基板に隣接し、第１のセットの頂点を有する第１の八角形の幾何学的形状に結合された第１のセットの側壁面を有する電荷補償ゾーンと、
前記第１の八角形の幾何学的形状と、
ゲート電極およびソース電極によって金属被覆された第１の面と、
前記ソース電極および前記第１の面に接するソース領域と、
前記ソース領域および前記電荷補償ゾーンに隣接し、ｐ＋ボディー接触領域に接するボディー領域と、
前記電荷補償ゾーンに隣接し、前記ゲート電極に接するゲートゾーンと、
を有し、
前記ソース領域、前記ボディー領域、および前記第１の面は第２の八角形の幾何学的形状に結合された第２のセットの側壁面を有し、
前記第２の八角形の幾何学的形状は第２のセットの頂点を有し、
前記第１のセットの頂点は４５度の第１の倍数を有し、
前記第２のセットの頂点は４５度の第２の倍数を有するものである
縦型電界効果素子。
【請求項２】
請求項１に記載の縦型電界効果素子において、前記ソース領域および前記ｐ＋ボディー接触領域は、さらに、
第３の八角形の幾何学的形状に結合された第３のセットの側壁面を有し、
前記第３のセットの側壁面は第３のセットの頂点を有し、
前記第３のセットの頂点は４５度の第３の倍数を有するものである
縦型電界効果素子。
【請求項３】
請求項１に記載の縦型電界効果素子において、前記ゲートゾーンは、さらに、
前記電荷補償ゾーンに隣接するゲート酸化物層と、
前記ゲート酸化物層および前記第１の面に隣接するゲート電極材料と
を有するものである縦型電界効果素子。
【請求項４】
請求項３に記載の縦型電界効果素子において、
前記電荷補償ゾーンは、さらに、ｎコラム領域とｐコラム領域とを有し、
前記ソース領域は、さらに、ｐ型ボディーと、前記ｐ型ボディーに隣接するｎ＋ソース領域とを有し、
前記半導体基板は、さらに、前記第２の面に隣接するｎ＋ドレイン領域を有し、
前記ゲート酸化物層は、前記ｎコラム領域、前記ｐ型ボディー材料、および前記ｎ＋ソース領域に隣接するものである縦型電界効果素子。
【請求項５】
請求項１に記載の縦型電界効果素子において、前記電荷補償ゾーンは、さらに、
ｎ型エピタキシャル領域と、
前記ｎ型エピタキシャル領域内のトレンチと、
前記トレンチ内のｐコラム領域と
を有するものである縦型電界効果素子。
【請求項６】
請求項１に記載の縦型電界効果素子において、前記電荷補償ゾーンは、さらに
エピタキシャル領域と、
トレンチ側壁面を有する、前記エピタキシャル領域内のトレンチと、
前記トレンチ側壁面に隣接するｎコラム領域と、
前記トレンチ内で前記ｎコラム領域に隣接するｐコラム領域と
を有するものである縦型電界効果素子。
【請求項７】
請求項１に記載の縦型電界効果素子において、前記電荷補償ゾーンは、さらに、
エピタキシャル領域と、
トレンチ側壁面を有する、前記エピタキシャル領域内のトレンチと、
前記トレンチ側壁面に隣接するｐコラム領域と
を有するものである縦型電界効果素子。
【請求項８】
請求項７に記載の縦型電界効果素子において、さらに、
前記トレンチ内で前記ｐコラム領域および前記ソース領域に隣接する絶縁体コラムを有するものである縦型電界効果素子。
【請求項９】
請求項１に記載の縦型電界効果素子において、さらに、
六方対称性を呈する素子配置を有するものである縦型電界効果素子。
【請求項１０】
請求項１に記載の縦型電界効果素子において、前記第１のセットの側壁面および前記第２のセットの側壁面の群のうちの選択された側壁面は、前記半導体基板の｛１１０｝格子面と共平面である縦型電界効果素子。
【請求項１１】
請求項１に記載の縦型電界効果素子において、前記第１のセットの側壁面および前記第２のセットの側壁面のうちの少なくとも１つの側壁面は、前記半導体基板の｛０１０｝格子面と共平面である縦型電界効果素子。
【請求項１２】
請求項１に記載の縦型電界効果素子において、前記第１のセットの側壁面および前記第２のセットの側壁面のうちの少なくとも１つの側壁面は、前記半導体基板の｛００１｝格子面と等価な格子面と共平面である縦型電界効果素子。
【請求項１３】
請求項１に記載の縦型電界効果素子において、さらに、
所定の複合閾値電圧に関連する長さを有する、前記第１のセットの側壁面および前記第２のセットの側壁面の群のうちのから選択された側壁面を有するものである縦型電界効果素子。
【請求項１４】
請求項１に記載の縦型電界効果素子において、さらに、
前記電荷補償ゾーン内の所定の複合レベルの材料応力に関連する長さを有する、前記第１のセットの側壁面および前記第２のセットの側壁面の群のうちから選択された側壁面を有するものである縦型電界効果素子。
【請求項１５】
電界効果素子を製造する方法であって、
第１の｛１００｝格子面上の第１の面と、第２の｛１００｝格子面上の第２の面とを有する半導体基板を提供する工程と、
｛００１｝格子面のセットと同一平面上にある第１のセットの側壁と、｛０１０｝格子面のセットと同一平面上にある第２のセットの側壁と、｛１１０｝格子面のセットと同一平面上にある第３のセットの側壁とを有する八角形の幾何学的形状を利用した素子配置を提供する工程と、
前記素子配置を有する超接合電界効果素子を構築する工程と
を有する方法。
【請求項１６】
請求項１５に記載の方法において、さらに、
前記第１の面上に前記八角形の幾何学的形状を有する電荷補償ゾーンを構築する工程と、
前記電荷補償ゾーンに隣接してボディー領域を構築する工程と、
前記電荷補償ゾーン内に前記八角形の幾何学的形状を有するゲートトレンチをエッチングする工程と、
前記ゲートトレンチ内にゲート酸化層を形成する工程と、
前記ゲートトレンチをゲート電極材料で充填する工程と、
前記ボディー領域内にソース接合領域を構築する工程と、
前記ゲート電極材料にゲート金属被覆層を施す工程と、
前記ソース接合領域にソース金属被覆層を施す工程と、
前記第２の面にドレイン金属被覆層を施す工程と
を有するものである方法。
【請求項１７】
請求項１５に記載の方法において、さらに、
所定の複合閾値電圧を規定する工程と、
前記第１のセットの側壁、前記第２のセットの側壁、および前記第３のセットの側壁の群のうちの選択された側壁の長さを調整して前記所定の複合閾値電圧を有する前記超接合電界効果素子を達成する工程と
を有するものである方法。
【請求項１８】
請求項１５に記載の方法において、さらに、
前記電荷補償ゾーン内の所定の材料応力を規定する工程と、
前記第１のセットの側壁、前記第２のセットの側壁、および前記第３のセットの側壁の群のうちの選択された側壁の長さを調整して前記所定の材料応力を有する前記超接合電界効果素子を達成する工程と
を有するものである方法。
【請求項１９】
請求項１５に記載の方法において、さらに、
前記半導体基板のためのｎ＋基板を選択する工程と、
前記ｎ＋基板上に第１のドーピングレベルのｎ型エピタキシャル層を成長させる工程と、
前記八角形の幾何学的形状のフォトマスクを用いて前記ｎ型エピタキシャル層をマスキングする工程と、
前記ｎ型エピタキシャル層内に前記八角形の幾何学的形状を有するトレンチをエッチングする工程と、
前記トレンチ内に第２のドーピングレベルのｐ型層を堆積させる工程と、
前記ｎ型エピタキシャル層および前記ｐコラム層上にｐ型ボディー層を形成する工程と
を有するものである方法。
【請求項２０】
請求項１５に記載の方法において、さらに、
前記半導体基板のためのｎ＋基板を選択する工程と、
前記ｎ＋基板上にｎ型エピタキシャル層を成長させる工程と、
前記八角形の幾何学的形状のフォトマスクを用いて前記ｎ型エピタキシャル層をマスキングする工程と、
前記ｎ型エピタキシャル層内に前記八角形の幾何学的形状を有する１セットのトレンチ側壁を有するトレンチをエッチングする工程と、
前記１セットのトレンチ側壁を第１のドーピングレベルのｎコラム層で埋没させる工程と、
前記トレンチを第２のドーピングレベルのｐコラム層で再充填する工程と、
前記ｎコラム層および前記ｐコラム層上にｐ型ボディー層を形成する工程と
を有するものである方法。
【請求項２１】
請求項１５に記載の方法において、さらに、
前記半導体基板のためのｎ＋基板を選択する工程と、
前記ｎ＋基板上に第１のドーピングレベルのｎ型エピタキシャル層を成長させる工程と、
前記八角形の幾何学的形状のフォトマスクを用いて前記ｎ型エピタキシャル層をマスキングする工程と、
前記ｎ型エピタキシャル層内に前記八角形の幾何学的形状を有する１セットのトレンチ側壁を有するトレンチをエッチングする工程と、
前記１セットのトレンチ側壁を第２のドーピングレベルのｐコラム層で埋没させる工程と、
前記トレンチを絶縁材料で再充填する工程と、
前記ｎ型エピタキシャル層および前記ｐコラム層上にｐ型ボディー層を形成する工程と
を有するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、八角形および反転八角形の三次元構造体を利用して縦型半導体素子の実装密度を改善する方法および技術手法に関する。
【背景技術】
【０００２】
高性能のパワーエレクトロニクスの製造者および開発者は、長年に亘って、個別電子部品の電力処理密度を改善する方法を模索し続けてきた。
【０００３】
しかしながら、パワーエレクトロニクスの分野においては、素子の寸法を縮小する以外の技術手法によって電力密度の改善を達成する必要がある。より大きな単位面積当たり電流、より高い電圧、より低いオン抵抗、およびより短いスイッチング時間を可能とする革新的な素子アーキテクチャの要求が存在する。このような素子アーキテクチャはより大きな電力密度を提供してパワー電子スイッチングシステムをより小型にするであろうし、また、より高速かつより効率的なスイッチングを提供してエネルギー消費および発熱を低減させるであろう。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明は、縦型ＭＯＳＦＥＴ素子によって達成可能な電力密度を改善し、電力密度をさらに調整する方法を提供する半導体素子アーキテクチャである。
【０００５】
好適な一実施形態によれば、ＭＯＳＦＥＴまたはＩＧＢＴなどの縦型電界効果パワーデバイスは、八角形または反転八角形のゲートトレンチと組み合わせて八角形または反転八角形のディープトレンチ超接合部を利用する。前記八角形および／または反転八角形の幾何学的形状は、電荷補償ゾーンおよびゲートゾーンを生成するパターンを形成する。前記八角形または反転八角形の幾何学的形状は、４５度の倍数（４５°、９０°、１３５°、１８０°、２２５°、および２７０°）の頂点ならびに１３５°の内角で描かれるので、これらの幾何学的形状は、マスクの生成時に誤差を生じさせずに長方形および台形に分割することができ、これら幾何学的形状は、｛０１０｝、｛００１｝、および｛１１０｝格子面ならびにこれらと等価な既知の酸化およびエピタキシャル堆積の特徴を有するシリコン側壁面を露出させる。素子の処理加工時の選択的なエピタキシャル再充填およびゲート酸化によってスケーラビリティが改善される。前記素子はまた、改善された実装密度、改善された電流密度、および改善されたオン抵抗を有する電界効果素子を達成すると同時に、本来のフォトマスク処理の４５°の倍数の角度との適合性を維持する。さらに、各側壁面の長さを変えることにより、追加の処理工程を必要とせずに異なる閾値電圧を有する素子を達成することができる。さらに加えて、側壁の長さの異なるトレンチを組み合わせることにより、選択的なエピタキシャル再充填時の応力均衡が可能となる。
【０００６】
第１の実施形態において、前記電荷補償ゾーン（相互に電荷補償し合うｎコラムおよびｐコラム）は、前記八角形または反転八角形の面のパターンを使用してディープトレンチを第１のドーピングタイプを有する半導体材料（これはＭＯＳＦＥＴおよびいくつかの種類のＩＧＢＴ用のエピタキシャル半導体材料ならびにその他の種類のＩＧＢＴ用の非エピタキシャル半導体材料であってもよい）内にエッチングし、次に、第２のドーピングタイプのドープされた選択エピタキシャル材料で前記トレンチを再充填（ＳＥＧ、即ち、選択エピタキシャル成長）して前記電荷補償領域を形成することによって形成される。
【０００７】
あるいは、別の実施形態において、前記トレンチの側壁を埋没させてこれらを第１のドーピングタイプでドープし、次に、前記第２のドーピングタイプでドープされた選択エピタキシャル材料で再充填して前記電荷補償領域を形成することもできる。
【０００８】
あるいは、別の実施形態において、前記トレンチの側壁を埋没させてこれらを第２のドーピングタイプでドープして前記電荷補償領域を形成することができ、その後、前記トレンチを絶縁材料で再充填することができる。
【０００９】
前記八角形または反転八角形の電荷補償領域の形成後、前記シリコン内に八角形または反転八角形のパターンのゲートトレンチがエッチングされる。前記ゲートトレンチ内に絶縁層が成長しまたは堆積し、その後、前記ゲートトレンチ内に多結晶シリコンなどのゲート電極材料が堆積されてこれらの形成が完了する。
【図面の簡単な説明】
【００１０】
【図１】図１は、八角形の電荷補償トレンチゾーンと反転八角形のゲートトレンチゾーンとを包含する電界効果素子の配置図である。図１はまた、トレンチ側壁に関係するシリコン側壁面のいくつかを同定している。
【図２Ａ】図２Ａは、電荷補償領域がｎ型エピタキシャルコラムとｐ型トレンチコラムとを含む場合の、八角形の電荷補償領域と反転八角形のゲートトレンチとを有する電界効果素子の好適な一実施形態の図である。
【図２Ｂ】図２Ｂは、電荷補償領域がｎ型エピタキシャル材料と、イオン注入されたｎコラムと、ｐ型トレンチコラムとを含む場合の、八角形の電荷補償領域と反転八角形のゲートトレンチとを有する電界効果素子の好適な一実施形態の図である。
【図２Ｃ】図２Ｃは、電荷補償領域がｎ型エピタキシャルコラムと、イオン注入されたｐ型コラムと、絶縁トレンチ再充填物とを含む場合の、八角形の電荷補償領域と反転八角形のゲートトレンチとを有する電界効果素子の好適な一実施形態の図である。
【図３Ａ】図３Ａは、八角形の幾何学的形状を有する縦型超接合電界効果素子を構築する方法の好適な一実施形態のフロー図である。
【図３Ｂ】図３Ｂは、八角形の幾何学的形状を有する縦型超接合電界効果素子を構築する方法の別の実施形態のフロー図である。
【図３Ｃ】図３Ｃは、八角形の幾何学的形状を有する縦型超接合電界効果素子を構築する方法の別の実施形態のフロー図である。
【発明を実施するための形態】
【００１１】
本開示の様々な実施形態の製造および使用について下記に詳細に説明するが、本開示は、多種多様な特定の文脈において実施することのできる多くの実用的な発明概念を提供することを理解すべきである。本明細書内で説明する特定の実施形態は、ただ単に本発明を製造し使用する特定の方法の実例に過ぎず、本発明の範囲を限定するものではない。
【００１２】
結晶格子面を説明するに際して、ミラー指数ｈ、ｋ、およびｌによって特定される（ｈｋｌ）格子面と等価な格子面の一群を表す表記｛ｈｋｌ｝を使用する。
【００１３】
図１を参照すると、超接合電界効果素子のセットの素子配置図を示す。図１は、前記超接合電界効果素子のセットの幾何学的配列を示すシリコンウェハの配置の一部分の上面図である。各電界効果素子は、電荷補償ゾーン上に重なるゲートゾーン１５０を含んでいる。ゲートトレンチの側壁１０５およびゲートトレンチの側壁１０６によってゲートゾーン１５０の境界が形成される。ゲートゾーン１５０は、電荷補償ゾーンを囲みかつその上方にある、反転八角形構造体である。
【００１４】
その下層のＳｉウェハゾーン１１２および１００は、ディープトレンチゾーン１６０ではない全領域を占有している。使用時には、通常、縦型電界効果素子の群が金属被覆されて単一の素子として並列動作する。
【００１５】
前記ＭＯＳＦＥＴ電界効果素子は、ｎ＋ドープされたベース基板を有するエピタキシャルＳｉウェハまたはｎ−ドープ基板を有する非エピタキシャルＳｉウェハの上に構築される。ＩＧＢＴ電界効果素子は、ｎ−ドープ基板を有する非エピタキシャルＳｉウェハの上に構築される。両素子の基板は、前記Ｓｉウェハの上面および底面が等価な｛１００｝格子面と共平面となるように切断される。好適な一実施形態において、ゲートゾーン１５０を画定する八角形の形状をした領域のトレンチ外側壁は、Ｓｉ結晶面である｛００１｝格子面１４０、｛０１０｝格子面１２０、および｛１１０｝格子面１３０と一致する。
【００１６】
図１に示す幾何学的配列は、六角形配置１７０によって示された六方対称性を呈する。別の実施形態において、素子の配置は六方対称性以外の対称性または六方対称性に加えて他の対称性を呈することができる。
【００１７】
八角形の幾何学的形状は、４５度の倍数（４５°、９０°、１３５°、１８０°、２２５°、および２７０°）の角度の頂点ならびに１３５°の内角を有し、本来のフォトマスク処理との適合性を維持するように描かれている。マスクを生成するときには、八角形の幾何学的形状を長方形と台形とに分割してフォトマスクの格子誤差を生じさせずに縦型電界効果素子を画定することができる。前記八角形の幾何学的形状は、前記｛０１０｝、｛００１｝、および｛１１０｝格子面ならびこれらと等価な既知の酸化およびエピタキシャル堆積の特徴を有するシリコン側壁面を露出させる。さらに、前記八角形の側壁面の長さを相互に対して変えることにより、追加の処理工程を必要とせずに異なる閾値電圧を有する素子を達成することができる。またさらに、側壁の長さの異なるトレンチを形成しそれらを混合することにより、選択的なエピタキシャル再充填時の応力均衡が可能となる。前記素子は、改善された実装密度、改善された電流密度、および改善されたオン抵抗を有する電界効果を達成する。
【００１８】
オン抵抗は、半導体素子の端子に一定の電圧および／または電流を印加することによって前記半導体素子が「オン状態」にバイアスされるときの前記半導体素子の抵抗である（「オン状態」とは、前記素子の入力端子から出力端子まで流れる電流が作動状態にあることを意味する）。例えば、ＭＯＳＦＥＴに関して、オン抵抗は、しばしば、ドレイン電圧（Ｖｄ）が０．１Ｖに設定されそのゲート電圧（Ｖｇ）が１０Ｖに設定されているときのドレイン電流（Ｉｄ）をＶｄで除した値として定義される。
【００１９】
図２Ａは、図１の断面「ＡＡ」の好適な一実施形態を示している。縦型ＭＯＳＦＥＴ電界効果素子２００は、底面上に金属被覆がなされてドレイン電極２１８を形成するｎ＋基板２０２を有する。ｎ＋基板２０２はｎコラム２０４およびｐコラム２０６に接しており、これらのコラムは相互に隣接してともに電荷補償ゾーン２０５を形成する。ｎコラム２０４およびｐコラム２０６は、さらに、ｐ型ボディー領域２０８と接している。
【００２０】
ｎ＋ソース電極２１４は、ｐ型ボディー領域２０８に隣接している。ｐ型ボディー領域２０８は、ｎ＋ソース電極２１４に電気的に短絡して、前記ｎ＋ソース電極と、ｐ型ボディー領域と、前記ドレイン電極との間に形成された寄生バイポーラ接合トランジスタの偶発的な励起を回避するｐ＋ボディー接触電極２０９を含んでいる。
【００２１】
ゲートゾーン２１０はｎコラム２０４の上方の反転八角形トレンチから形成されており、絶縁酸化物層２１２の薄い壁部によってｎコラム２０４、ｐコラム２０６、およびｐ型ボディー領域２０８から分離されている。ゲートゾーン２１０は、酸化物層２１２に隣接したゲート電極材料で充填されており、前記ゲート電極材料に接する金属被覆層２１１を有する。金属被覆層２１１は、ゲート電極２１６と電気的に接触している。
【００２２】
好適な一実施形態において、酸化物層２１２は二酸化ケイ素の層であり、ゲート電極材料は多結晶シリコン（多結晶Ｓｉ）材料である。
【００２３】
図２Ｂを参照して、縦型電界効果素子の第２の実施形態を開示する。縦型ＭＯＳＦＥＴ電界効果素子２２０は、底面上に金属被覆がなされてドレイン電極２３８を形成するｎ＋基板２２２を有する。ｎ＋基板２２２は、ｎ型エピタキシャル層２２３、ｎコラム層２２４、およびｐコラム層２２６に接している。ｎ型エピタキシャル層２２３は（実質的に真性でありドーピングレベルが５×１０１３未満である）第１のドーピングを有し、ｎコラム層２２４は実質的に真性のエピタキシャル層２２３に隣接し、前記第１のドーピングとは異なる（ドーピングレベルが１×１０１４〜１×１０１７である）第２のドーピングを有する。    ｐコラム層２２６はｎコラム層２２４に隣接しており、（ｐ型であり、ドーピングレベルが１×１０１４〜１×１０１７である）第３のドーピングを有する。ｎ型エピタキシャル層２２３、ｎコラム層２２４、およびｐコラム層２２６は、一緒に電荷補償ゾーン２２５を形成している。ｎコラム層２２４およびｐコラム２２６は、さらに、ｐ型ボディー領域２２８と接している。
【００２４】
ｎ＋ソース電極２３４は、ｐ型ボディー領域２２８に隣接している。ｐ型ボディー領域２２８は、ｎ＋ソース電極２３４に電気的に短絡して、前記ｎ＋ソース電極と、ｐ型ボディー領域と、前記ドレイン電極との間に形成された寄生バイポーラ接合トランジスタの偶発的な励起を回避するｐ＋ボディー接触電極２２９を含んでいる。
【００２５】
ゲートゾーン２３０は、第１のｎコラムエピタキシャル層２２３および第２のｎコラム層２２４の上方に反転八角形トレンチとして形成されており、絶縁酸化物層２３２の薄い壁部が前記ゲート電極材料をｎ型エピタキシャル層および前記ｎコラムから分離している。ゲートゾーン２３０は、酸化物層２３２に隣接したゲート電極材料で充填されており、前記ゲート電極材料に接する金属被覆層２３１を有する。金属被覆層２３１は、ゲート電極２３６と電気的に接触している。
【００２６】
好適な一実施形態において、酸化物層２３２は二酸化ケイ素の層であり、ゲート電極材料は多結晶シリコン（多結晶Ｓｉ）材料である。
【００２７】
図２Ｃを参照して、縦型電界効果素子の第３の実施形態を開示する。縦型ＭＯＳＦＥＴ電界効果素子２５０は、底面上に金属被覆がなされてドレイン電極２６８を形成し、前記｛１００｝格子面と同一平面上にあるｎ＋基板２５２を有する。ｎ＋基板２５２は、相互に隣接して一緒に電荷補償ゾーン２５５を形成するｎコラム２５４およびｐコラム２５６に接している。ｎコラム２５４およびｐコラム２５６は、さらに、絶縁トレンチ層２５３およびｐ型ボディー領域２５８と接している。ｎ＋ソース電極２６４は、ｐ型ボディー領域２５８に隣接している。ｐ型ボディー領域２５８は、ｎ＋ソース電極２６４に電気的に短絡して、前記ｎ＋ソース電極と、ｐ型ボディー領域と、前記ドレイン電極との間に形成された寄生バイポーラ接合トランジスタの偶発的な励起を回避するｐ＋ボディー接触電極２５９を含んでいる。
【００２８】
ゲートゾーン２６０はｎコラム２５４の上方の反転八角形トレンチとして形成されており、絶縁酸化物層２６２の薄い壁部によってｎコラム２５４およびｐ型ボディー領域２５８から分離されている。ゲートゾーン２６０は、酸化物層２６２に隣接したゲート電極材料で充填されており、前記ゲート電極材料に接する金属被覆層２６１を有する。金属被覆層２６１は、ゲート電極２６６と電気的に接触している。
【００２９】
好適な一実施形態において、酸化物層２６２は二酸化ケイ素の層であり、ゲート電極材料は多結晶シリコン（多結晶Ｓｉ）材料である。
【００３０】
図３Ａを参照して、図２Ａにあるような超接合ＭＯＳＦＥＴ電界効果素子のセットを構築する方法３００について説明する。工程３０２において、前記方法は、前記｛１００｝格子面と同一平面上にあるように位置合わせされたｎ＋ドープ基板を成長させることによって開始される。工程３０４において、第１のドーピングレベルのｎ−材料のｎ型エピタキシャル層が前記ｎ＋ドープ基板の上方にエピタキシャル成長する。工程３０６において、好適なマスクが適用され、前記ｎ型エピタキシャル層内に八角形のディープトレンチがエッチングされ、前記八角形トレンチの縁部が前記ｎ＋ドープ基板の｛０１０｝、｛１１０｝、および｛００１｝面と整列する。
【００３１】
好適な一実施形態において、前記トレンチの底部において前記ｎ＋基板が露出する。別の実施形態において、前記トレンチの底部は前記ｎ＋基板を露出させる手前で留まる。
【００３２】
工程３０８において、前記トレンチ内に第２のドーピングレベルのｐ型エピタキシャル層が堆積される。工程３１０において、前記ｎ型およびｐ型エピタキシャル層の中ならびにこれらの上方に第３のドーピングレベルのｐ型ボディー層が埋め込まれる。工程３１６において、好適なマスクが適用され、前記ｐ型ボディー層を貫通して前記ｎ型エピタキシャル層内に反転八角形ゲートトレンチがエッチングされる。工程３１８において、前記ｎ型エピタキシャル層、ｐ型ボディー層、およびｎ＋ソース領域に接する前記ゲートトレンチ内に薄いゲート酸化物層が成長し、または堆積される。工程３２０において、前記薄いゲート酸化物層と接する前記ゲートトレンチ内に多結晶シリコンなどのゲート材料が堆積され、前記上面と実質的に共平面となるようにエッチバックされる。工程３２１において、マスクが適用され、ｎ＋ソース接合部が埋め込まれ、次に別のマスクが適用され、ｐ＋ボディー接触接合部が埋め込まれる。工程３２２において、好適なマスクが適用され、前記ゲート材料および前記ｎ＋ソース接合部を覆う金属被覆が堆積されて前記ゲート電極およびソース電極をそれぞれ形成する。工程３２４において、前記ｎ＋基板の底部側が金属被覆されて前記ドレイン電極を形成する。
【００３３】
図３Ｂを参照して、図２Ｂにあるような超接合ＭＯＳＦＥＴ電界効果素子のセットを構築する方法３３０について説明する。工程３３２において、前記方法は、前記｛１００｝格子面と同一平面上にあるように位置合わせされたｎ＋ドープ基板を成長させることによって開始される。工程３３４において、前記ｎ＋基板上に実質的に真性のｎ型エピタキシャル層がエピタキシャル成長する。工程３３６において、好適なマスクが適用され、前記ｎ型エピタキシャル層から八角形トレンチがエッチングされ、前記八角形トレンチの側壁が前記ｎ＋基板の｛００１｝、｛０１０｝、および｛１１０｝格子面と整列する。
【００３４】
好適な一実施形態において、前記トレンチの底部において前記ｎ＋基板が露出する。別の実施形態において、前記トレンチの底部は前記ｎ＋基板を露出させる手前で留まる。
【００３５】
工程３３８において、イオン注入法の使用により前記八角形トレンチの側壁が埋没して第１のドーピングレベルのｎコラム層を形成する。工程３４０において、前記八角形のトレンチ内に第２のドーピングレベルのｐコラム層が堆積されて前記ｎコラム層と接触し、前記トレンチを再充填する。好適な一実施形態において、前記ｐコラム層はｐ型エピタキシャル材料である。工程３４２において、実質的に真性の前記ｎ型エピタキシャル層、ｎコラム層、およびｐ型コラム層の中ならびにこれらの上方に第３のドーピングレベルのｐ型ボディー層が埋め込まれる。工程３４８において、別のマスクが適用され、前記ｐ型ボディー層を貫通して前記ｎコラム層およびｐコラム層内にゲートトレンチがエッチングされる。工程３５０において、前記ｎコラム層、ｐ型ボディー層、およびｎ＋ソース領域に接する前記ゲートトレンチ内に薄いゲート酸化物層が成長し、または堆積される。工程３５２において、前記薄いゲート酸化物層と接する前記ゲートトレンチ内に多結晶シリコンなどのゲート材料が堆積され、前記上面と実質的に共平面となるようにエッチバックされる。工程３５３において、マスクが適用され、ｎ＋ソース接合部が埋め込まれ、次に別のマスクが適用され、ｐ＋ボディー接触接合部が埋め込まれる。工程３５４において、好適なマスクが適用され、前記ゲート材料および前記ｎ＋ソース接合部を覆う金属被覆が堆積されて前記ゲート電極およびソース電極をそれぞれ形成する。工程３５６において、前記ｎ＋基板の底部側が金属被覆されて前記ドレイン電極を形成する。
【００３６】
図３Ｃを参照して、図２Ｃにあるような超接合ＭＯＳＦＥＴ電界効果素子のセットを構築する方法３６０について説明する。工程３６２において、前記方法は、｛１００｝格子面と同一平面上にあるように位置合わせされたｎ＋ドープ基板を成長させることによって開始される。工程３６４において、第１のドーピングレベルのｎ−材料のｎ型エピタキシャル層が前記ｎ＋ドープ基板の上方にエピタキシャル成長する。工程３６６において、好適なマスクが適用され、前記ｎ型エピタキシャル層内に八角形のディープトレンチがエッチングされ、前記八角形のトレンチの縁部が前記ｎ＋基板の｛０１０｝、｛１１０｝、および｛００１｝格子面と整列する。
【００３７】
好適な一実施形態において、前記トレンチの底部が前記ｎ＋基板を露出させる。別の実施形態において、前記トレンチの底部は前記ｎ＋基板を露出させる手前で留まる。
【００３８】
工程３６８において、前記八角形トレンチのｎ型エピタキシャル層に隣接する側壁内に第２のドーピングレベルのｐコラム層が埋め込まれる。工程３７０において、前記八角形トレンチがＳｉＯ２などの絶縁材料で再充填されて前記ｐコラム層と接する絶縁体層を形成する。工程３７２において、前記ｎ型エピタキシャル層およびｐコラム層の中ならびにこれらの上方に第３のドーピングレベルのｐ型ボディー層が前記絶縁体層に隣接して埋め込まれる。工程３７８において、マスクが適用され、前記ｐ型ボディー層を貫通して前記ｎ型エピタキシャル層内にゲートトレンチがエッチングされる。工程３８０において、前記ｎ型エピタキシャル層およびｐ型ボディー層に接する前記ゲートトレンチ内に薄いゲート酸化物層が成長し、または堆積される。工程３８２において、前記薄いゲート酸化物層と接する前記ゲートトレンチ内に多結晶シリコンなどのゲート材料が堆積され、前記上面との実質的な共平面までエッチバックされる。工程３８３において、マスクが適用され、ｎ＋ソース接合部が埋め込まれ、次に別のマスクが適用され、ｐ＋ボディー接触接合部が埋め込まれる。工程３８４において、好適なマスクが適用され、前記ゲート材料および前記ｎ＋ソース接合部を覆う金属被覆が堆積されて前記ゲート電極およびソース電極をそれぞれ形成する。工程３８６において、前記ｎ＋基板の底部側が金属被覆されて前記ドレイン電極を形成する。
【００３９】
本開示に提示された実施形態は、本発明の実施可能な例を提供することを意図するものではあっても、本発明を限定することを意図するものではない。例えば、Ｓｉに加えてその他の材料を半導体基材として使用することができる。必要に応じて、前記ｎ＋領域、ｎコラム、ｐコラム、およびｐ型ボディーに様々な範囲のドーピングレベルを用いることができる。
【図１】
2016502762.tif 000003
【図２Ａ】
2016502762.tif 000004
【図２Ｂ】
2016502762.tif 000005
【図２Ｃ】
2016502762.tif 000006
【図３Ａ】
2016502762.tif 000007
【図３Ｂ】
2016502762.tif 000008
【図３Ｃ】
2016502762.tif 000009
【国際調査報告】
2016502762.tif 000010