(57)【要約】  高速過渡スイッチング電圧レギュレータが、スイッチングを制御するための帰還経路内に基準を提供するための基準信号発生器を含む。基準信号発生器は、スイッチングを制御するために使用される制御パルスとタイミングがとれた基準信号に電圧オフセットを組み込むように動作する。この電圧オフセットは、基準信号を、スイッチング電圧レギュレータの出力キャパシタ内のキャパシタンスＥＳＬによって帰還経路に導入されるパルスからよける。
2016533146.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
電源に接続するための第１の入力端子と、
基準電位に接続するための第２の入力端子と、
負荷に接続するための出力端子と、
前記出力端子に接続された誘導性素子と、
前記出力端子と前記第２の入力端子との間に接続された容量性素子と、
前記第１の入力端子と前記誘導性素子との間に接続された第１のスイッチと、
前記誘導性素子と前記第２の入力端子との間に接続された第２のスイッチと、
基準信号を生成するように動作可能な基準発生器と、
前記出力端子に接続された入力と、前記基準発生器に接続された入力とを有する、パルス幅変調器（ＰＷＭ）モジュールと、前記ＰＷＭモジュールが、前記第１のスイッチと前記第２のスイッチとを駆動するためのパルス波形を生成するように動作可能である、
を備え、
前記基準発生器が、電圧オフセットを前記基準信号内に含めるようにさらに動作可能であり、前記電圧オフセットは前記ＰＷＭモジュールからの前記パルス波形と同期して変化する、
回路。
【請求項２】
前記電圧オフセットが、ステップ関数に従って変化する、請求項１に記載の回路。
【請求項３】
前記ステップ関数が、前記基準信号を発生させるために使用されるクロック信号である、請求項２に記載の回路。
【請求項４】
前記電圧オフセットが、ディケイ特性を有するステップ関数に従って変化する、請求項１に記載の回路。
【請求項５】
前記電圧オフセットが、前記パルス波形の立上りエッジおよび立下りエッジに従って変化する、請求項１に記載の回路。
【請求項６】
前記電圧オフセットが、前記パルス波形の前記立上りエッジに対しては第１の極性をもち、前記電圧オフセットが、前記パルス波形の前記立下りエッジに対しては第２の極性をもつ、請求項５に記載の回路。
【請求項７】
前記基準発生器が、変調信号を生成するように動作可能な変調器回路と、前記ＰＷＭモジュールから前記パルス波形を受け取るように接続されたレベルシフタとを備え、前記レベルシフタが前記変調器回路とともに、前記基準信号を生成するために、前記変調信号内の前記電圧オフセットを前記パルス波形と同期して変化させるように動作する、請求項１に記載の回路。
【請求項８】
前記レベルシフタが、前記ＰＷＭモジュールに接続されたデジタルバッファと、前記デジタルバッファの出力に接続されたキャパシタディバイダネットワークとを備える、請求項７に記載の回路。
【請求項９】
前記レベルシフタが、前記変調器回路の出力にＡＣ結合される、請求項７に記載の回路。
【請求項１０】
前記第１のスイッチおよび前記第２のスイッチに接続されたドライバ回路をさらに備え、前記ドライバ回路が、前記ＰＷＭモジュールから前記パルス波形を受け取るように結合され、前記パルス波形に従って前記第１のスイッチと前記第２のスイッチとを駆動するための駆動信号を生成するように動作可能である、請求項１に記載の回路。
【請求項１１】
前記基準信号が、三角ランプまたはのこぎり歯ランプである、請求項１に記載の回路。
【請求項１２】
回路であって、
電源に接続するための第１の入力端子と、
基準電位に接続するための第２の入力端子と、
負荷に接続するための出力端子と、
前記出力端子にインダクタを介して接続するためのノードを有する、スイッチング回路と、
基準信号を生成するように動作可能な基準発生器と、
前記出力端子から信号を受け取るための第１の入力と、前記基準発生器から前記基準信号を受け取るための第２の入力と、前記スイッチング回路と電気的に連通する出力とを有する、パルス幅変調器（ＰＷＭ）モジュールと、前記ＰＷＭモジュールが、前記ＰＷＭモジュールの前記出力においてパルス波形を出力するように動作可能である、
を備え、
前記基準発生器が、前記基準信号のレベルを、前記ＰＷＭモジュールからの前記パルス波形に基づいてシフトさせるようにさらに動作可能である、
回路。
【請求項１３】
前記基準信号の前記レベルが、前記パルス波形の立上りエッジおよび立下りエッジに従ってシフトされる、請求項１２に記載の回路。
【請求項１４】
前記基準発生器が、前記基準信号を生成するように動作可能な変調器回路と、前記パルス波形を受け取るように接続され、前記パルス波形に従って前記基準信号の前記レベルをシフトさせるための電圧オフセットを生成するように動作する、レベルシフタと、を備える、請求項１２に記載の回路。
【請求項１５】
前記レベルシフタが、前記ＰＷＭモジュールに接続されたデジタルバッファと、デジタルバターの出力に接続されたキャパシタディバイダネットワークと、前記変調器回路の出力に接続された出力キャパシタとを備える、請求項１４に記載の回路。
【請求項１６】
前記電圧オフセットが、前記パルス波形の立上りエッジに対しては第１の極性をもち、前記電圧オフセットが、前記パルス波形の立下りエッジに対しては第２の極性をもつ、請求項１４に記載の回路。
【請求項１７】
前記ＰＷＭモジュールから前記パルス波形を受け取るための入力を有し、前記パルス波形に従ってスイッチングモジュールを駆動するための駆動信号を生成するように動作可能な、ドライバ回路をさらに備える、請求項１２に記載の回路。
【請求項１８】
前記スイッチング回路が、第１のトランジスタと第２のトランジスタとを備える、請求項１２に記載の回路。
【請求項１９】
回路であって、
基準電圧を受け取るための回路入力と、
出力電圧を提供するための回路出力と、前記回路出力が、負荷に接続可能である、
前記回路入力で受け取られた前記基準電圧を用いて変調信号を提供するための出力を有する、変調器回路と、
前記回路出力から信号を受け取るための入力と、前記変調器回路によって生成された前記変調信号を受け取るための入力と、パルス波形を提供するための出力とを有する、パルス幅変調器（ＰＷＭ）モジュールと、
前記ＰＷＭモジュールからの前記パルス波形に応答して動作可能な第１のスイッチングトランジスタと第２のスイッチングトランジスタとを備える、スイッチング回路と、
前記変調器回路の前記出力に接続されたレベルシフタ回路と、前記レベルシフタ回路が、前記変調信号内のレベルを、前記ＰＷＭモジュールからの前記パルス波形の立上りエッジおよび立下りエッジと同期してシフトさせるように動作可能である、
を備え、
基準発生器が、前記ＰＷＭモジュールからの前記パルス波形に基づいて基準信号のレベルをシフトさせるようにさらに動作可能である、
回路。
【請求項２０】
前記レベルシフタが、前記ＰＷＭモジュールに接続されたデジタルバッファと、デジタルバターの出力に接続されたキャパシタディバイダネットワークと、前記変調器回路の出力に接続された出力キャパシタとを備える、請求項１９に記載の回路。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本願は、２０１４年１０月２日に出願された米国特許出願第１４／５０４，９１２号の優先権を主張し、同特許出願は、また２０１３年１０月８日に出願された米国仮特許出願第６１／８８８，３３８号の優先権を主張する。その両方の内容は、あらゆる目的のためにその全体が参照により本明細書に組み込まれる。
【背景技術】
【０００２】
[0002]別段指示されない限り、上述の内容は、本明細書に添付の特許請求の範囲に対する従来技術であるとは認められず、そのようなものと解釈されるべきではない。
【０００３】
[0003]今日のマイクロプロセッサおよび関連するデジタルエレクトロニクスは、高速過渡負荷（fast transient loading）サポートすることの可能な電源を引き続き必要としている。パルス幅変調（ＰＷＭ：pulse width modulation）モードで動作するコンバータに基づく電源が、一般的な設計上の選択である。
【０００４】
[0004]たとえば、高速過渡バックレギュレータ（Fast transient buck regulators）は、数ミリボルトの変化に数ナノ秒以内で応答するように設計され得る。バックレギュレータ内の変調器構成要素が、迅速に応答するように設計されている場合、アクティブな変調ブロック（たとえば、比較器、非常に高速な誤差増幅器など）が、時に等価直列インダクタンス（ＥＳＬ：equivalent series inductance）と呼ばれる、出力キャパシタ（output capacitor）の寄生直列インダクタンス（parasitic series inductance）によって生じる外乱（disturbances）に応答する可能性がある。キャパシタＥＳＬ（a capacitor ESL）は、どんなバックレギュレータ設計の出力キャパシタ内にも存在するが、低周波数の設計は一般に、キャパシタＥＳＬのこのアーチファクトの影響を受けやすくない。その影響は、高速動作向けに設計されたバックレギュレータにおいて顕著になる。
【０００５】
[0005]キャパシタＥＳＬから生じる外乱は、バックレギュレータの電力トランジスタのスイッチングを駆動する正常な変調スイッチング波形の上に重畳した（superimposed）、複数のパルスとなって現れる。結果として生じるシステムレベルの劣化には、スイッチング損失の増大による乏しい電力効率と、乏しい雑音性能とが含まれる。
【０００６】
[0006]図６を参照すると、バックコンバータの出力部が、キャパシタＥＳＬを示して図示されている。キャパシタは通常、等価直列抵抗（ＥＳＲ：an equivalent series resistance）も同様に用いてモデリングされる。本議論のために、技術的正確さを犠牲にすることなく、議論を簡単にするために、ＥＳＲが省略され得る。プライマリバックインダクタＬ（primary buck inductor L）とキャパシタＥＳＬとの間に、インダクタディバイダ（an inductor divider）が形成される。電力トランジスタを接続するスイッチングノードが、最少電圧と最大電圧（たとえばグランド電位とＶDD）との間で遷移するたびに、スイッチングノードで見られる電圧スイング（voltage swing）ＶSW（通常は数ボルト）が、プライマリインダクタＬのインダクタンスとキャパシタＥＳＬのインダクタンスとの比によって分割される。スイッチングノードでの各遷移（ステップ）が、出力電圧ノードでの、対応する数ミリボルトの大きさの遷移を生み出す。インダクタ電流変化は、
【数１】
2016533146.tif 000003
【０００７】
の法則に基づいて傾斜している。キャパシタＥＳＬは、プライマリインダクタＬと同じＡＣ電流を伝導するので、キャパシタＥＳＬの
【数２】
2016533146.tif 000004
【０００８】
は、プライマリインダクタと同じである。したがって、出力ノードでの、ＥＳＬによって発生する遷移の大きさは、
【数３】
2016533146.tif 000005
【０００９】
によって表され得、上式で、ＥＳＬおよびＬは、キャパシタＥＳＬおよびプライマリインダクタのそれぞれのインダクタンス値である。
【００１０】
[0007]負帰還（negative feedback）としてスイッチングコントローラにフィードバックする、出力ノードでのＥＳＬ遷移は、スイッチング電圧を発生させるために使用される基準信号をクロスオーバする（cross over）可能性がある。図６の波形１および２は、低速応答レギュレータの波形を表し、この場合、応答時間はＥＳＬ遷移よりも長い。
【００１１】
[0008]これと比較して、ＶESLに応答するのに十分なほど高速である高速応答レギュレータでは、回路がその遷移を補償しようとするので、ＥＳＬによって発生する負帰還が、スイッチング電圧内に発振を生じさせるおそれがある。この発振は、基準信号レベルが、出力ノードにおける、ＥＳＬによって発生するアーチファクトのレベルより上に上昇するまで続く。この影響は、図６に波形３および４によって表され得る。
【図面の簡単な説明】
【００１２】
[0009]次に続く議論と、特に図面とに関して、示される詳細事項は、例示的な議論のための例を表しており、本開示の原理および概念的態様の説明を行うために提示されている、ということが強調される。この点に関して、本開示の基本的な理解に必要とされるものを除き、実装の詳細を示すための試みは行われない。次に続く議論と図面はともに、本開示による実施形態がどのように実施され得るかについて、当業者に明らかにするものである。
【図１】[0010]本開示による回路のブロックレベル図。
【図２】[0011]本開示による例示的な回路実施形態を示す図。
【図２Ａ】本開示による例示的な回路実施形態を示す図。
【図３】[0012]本開示によるレベルシフタの例示的な実施形態を示す図。
【図３Ａ】本開示によるレベルシフタの例示的な実施形態を示す図。
【図３Ｂ】[0013]単一のシフト回路を有するレベルシフタの例を示す図。
【図４Ａ】[0014]スイッチング電圧レギュレータ（a switching voltage regulator）の出力キャパシタ内のキャパシタンスＥＳＬの影響を示す図。
【図４Ｂ】スイッチング電圧レギュレータの出力キャパシタ内のキャパシタンスＥＳＬの影響を示す図。
【図５】[0015]図２および図２Ａに示す回路実施形態の動作を示す図。
【図６】[0016]スイッチング電圧レギュレータの出力キャパシタ内のキャパシタンスＥＳＬの影響を示す図。
【詳細な説明】
【００１３】
[0017]次の記載では、説明を目的として、多数の例および具体的な詳細が、本開示の完全な理解を可能にするために記述されている。しかしながら、特許請求の範囲に示される本開示は、これらの例における特徴の一部または全部を単独で、または以下に記載される他の特徴と組み合わせて含むことがあり、本明細書に記載される特徴および概念の修正形態と等価物とをさらに含むことがあることが、当業者には明白であろう。
【００１４】
[0018]図１は、本開示による電圧レギュレータ回路（a voltage regulator circuit）１００のブロック図を示す。回路１００は、入力電圧（たとえばＶDD）を調整して、出力端子１１４において出力電圧Ｖoutをもたらすことができる。いくつかの実施形態では、回路１００は、基準信号を発生させるように動作可能な基準発生器１０２を含むことができる。基準発生器１０２は、基準電圧Ｖrefとクロック信号１１２を受け取るための入力を含むことができる。回路１００はさらに、スイッチングモジュール１０６を駆動するための駆動信号としての働きをすることのできるパルス波形を発生させるように動作可能な、パルス幅変調器（ＰＷＭ：a pulse width modulator）モジュール１０４を含むことができる。いくつかの実施形態では、回路１００はさらに、プライマリインダクタＬと、出力キャパシタＣとを含むことができる。
【００１５】
[0019]回路１００は、出力端子において電圧を調整するためのループを閉じるために、回路１００の出力端子１１４からＰＷＭモジュール１０４への負帰還経路（a negative feedback path）を含むことができる。本開示によれば、プライマリインダクタＬと相互作用する出力キャパシタＣ内のキャパシタＥＳＬの影響に対して、出力電圧Ｖoutを安定化させるために、ＰＷＭモジュール１０４の出力が正帰還（positive feedback）として基準発生器１０２に供給され得る。本開示のこの態様については以下に、より詳細に論じられる。
【００１６】
[0020]図２は、本開示のいくつかの実施形態による回路１００の詳細を示す。基準発生器１０２が、クロック信号１１２と、基準電圧Ｖrefとを受け取るための入力を有する、変調器回路２０２を備えることができる。一実施形態では、変調器回路２０２は、クロック信号１１２と基準電圧Ｖrefとを用いて、変調信号２１２を発生させることができる。たとえば、変調器回路２０２は、クロック信号１１２によって駆動されて三角波を生成する、三角波発生器（図示されていない）を含むことができる。変調信号２１２を生成するために、この三角波によって基準電圧Ｖrefが変調され得る。いくつかの実施形態では、変調器回路２０２は、三角波発生器（a triangle wave generator）ではなく、のこぎり波発生器（a sawtooth wave generator）を使用することができる。より一般には、変調器回路２０２は、三角波発生器の代わりに、どんな適切なランプ波発生器（ramp-wave generator）も使用することができる。
【００１７】
[0021]回路１００は、比較器２０６の出力２１６に接続された入力を有するレベルシフタ２０４を含むことができる。レベルシフタ２０４の出力２０４ａが、ノード２１４において、変調器回路２０２の出力に結合され得、または他の方法でその出力と組み合わされ得る。本開示によれば、レベルシフタ２０４は、変調信号２１２内に電圧オフセットを含め、または他の方法で重畳させ、それにより、レベルシフトされた変調信号（基準信号）２１２ａを発生させるように動作可能であってよい。次いで、基準信号２１２ａは、比較器２０６に結合され得る。
【００１８】
[0022]いくつかの実施形態では、図１のＰＷＭモジュール１０４が、図２に示されている比較器２０６を備えることができる。比較器２０６は、非反転入力（a non-inverting input）と、反転入力とを備えることができる。基準信号２１２ａが、比較器２０６の非反転入力に結合され得る。出力端子が、比較器２０６の反転入力に接続され、したがって、出力端子１１４から直接、負帰還を提供し得る。比較器２０６の出力２１６が、スイッチングトランジスタＴ１とＴ２とを駆動するための駆動信号としての働きをすることのできるパルス波形（ＰＷＭ信号）を出力することができる。いくつかの実施形態では、Ｔ１スイッチングトランジスタをＰＭＯＳ  ＦＥＴデバイスとすることができ、Ｔ２スイッチングトランジスタをＮＭＯＳ  ＦＥＴデバイスとすることができる。
【００１９】
[0023]いくつかの実施形態では、図１のスイッチングモジュール１０６が、図２に示されているように、制限コントローラ（limit controller）２０８と、ゲートドライバモジュール２１０とを備えることができる。比較器出力２１６が、制限コントローラ２０８に接続することができる。制限コントローラ２０８は、電流制限事象（current limit events）またはゼロ交差事象（zero-crossing events）を検出する状態機械として動作することができる。制限コントローラ２０８は、電流制限事象またはゼロ交差事象が検出されない場合、比較器２０６によって発生した駆動信号を、ゲートドライバ２１０に渡すことができる。制限コントローラ２０８は、電流制限事象の場合に、Ｔ１スイッチングトランジスタのゲート駆動を修正するために、駆動信号をクリップすることができる。ゼロ交差事象の場合、制限コントローラ２０８は、Ｔ２スイッチングトランジスタのゲート駆動を同様に修正することができる。
【００２０】
[0024]ゲートドライバモジュール２１０は、Ｔ１スイッチングトランジスタの制御端子（ゲート）を駆動する信号を生成するためのハイサイドドライバ回路（a high side driver circuit）（図示されていない）と、Ｔ２スイッチングトランジスタの制御端子（ゲート）を駆動する信号を生成するためのローサイドドライバ回路（a low side driver circuit）（図示されていない）とを備えることができる。Ｔ１およびＴ２スイッチングトランジスタは、スイッチングノード２１８において接続され得る。スイッチングノード２１８は、プライマリインダクタＬを介して、出力端子１１４に接続され得る。上で説明されたように、出力キャパシタＣがキャパシタンスＥＳＬを含んでいることが理解されよう。
【００２１】
[0025]いくつかの実施形態では、たとえば図２Ａを参照、回路１００から制限コントローラ２０８が省略され得る。そのような実施形態では、スイッチングトランジスタＴ１と、Ｔ２とを駆動するために、比較器２０６によって生成されたパルス波形が、ゲートドライバ２１０に接続することができる。図２に示されている補償ネットワークは、図２Ａでは混乱を避けるために省略されているが、たとえば図２に示されているような負帰還経路内に設けられるものと理解される。
【００２２】
[0026]図３は、本開示によるレベルシフタ２０４を示す。補償ネットワーク（図２に示されている）は、図３では混乱（clutter）を避けるために省略されているが、たとえば図２に示されているような負帰還経路内に設けられるものと理解される。
【００２３】
[0027]いくつかの実施形態では、レベルシフタ２０４は、２つのシフト回路、３０２’と３０２”とを備えることができる。たとえばシフト回路３０２’は、比較器２０６の出力２１６に接続された入力を有するデジタルバッファ３０４を備えることができる。デジタルバッファ３０４の出力が、キャパシタＣ１とＣ２とを備える、キャパシタディバイダネットワーク（a capacitor divider network）に接続され得る。シフト回路３０２’は、シフト回路の出力２０４ａを変調器回路２０２の出力にノード２１４においてＡＣ結合させる（AC-couple）ための、結合キャパシタ（a coupling capacitor）Ｃ３を含むことができる。シフト回路３０２”も同様に構築され得、シフト回路３０２”は、キャパシタＣ１〜Ｃ３について、異なる値を使用することができる。レベルシフタ３０２’、３０２”は、波形内に示されている加法オフセットおよび減法オフセット（additive and subtractive offsets）を可能にする。
【００２４】
[0028]動作の際には、比較器２０６の出力２１６において作り出されたパルス波形の出力パルスが、デジタルバッファ３０４内に結合される。デジタルバッファ３０４は、主として、シフト回路３０２’を比較器２０６から電気的に分離する働きをする。いくつかの実施形態では、デジタルバッファ３０４は、出力パルスの振幅をいくらか減衰させることができる。キャパシタディバイダネットワークＣ１／Ｃ２がさらに、出力パルスの振幅を減衰させる。次いで、減衰されたパルスが、ＡＣ結合キャパシタＣ３を介して、ノード２１４において変調器回路２０２の出力に結合され得る。シフト回路３０２”は、ほとんど同じように動作する。
【００２５】
[0029]シフト回路３０２’、３０２”は、変調信号２１２に正および負の電圧オフセットを導入することができ、したがって、比較器２０６内に結合されるレベルシフトされた基準信号２１２ａを生み出すことができる。いくつかの実施形態では、図３に示されているように、電圧オフセットは、減衰されたパルスの立上りエッジ（rising edges）に対しては加法的であり、減衰されたパルスの立下りエッジ（falling edges）に対しては減法的である。
【００２６】
[0030]減衰されたパルスは、一連のステップ関数と見なされてよい。減衰されたパルスの立上りエッジは、正方向（positive-going）ステップ関数と見なされてよく、それは、正のステップを変調信号２１２に導入して、基準信号２１２ａが生み出すために、変調信号２１２に結合される。同様に、減衰されたパルスの立下りエッジは、負方向（negative-going）ステップ関数と見なされてよく、それは、負のステップを変調信号２１２に導入するために、変調信号２１２に結合される。いくつかの実施形態では、正のステップおよび負のステップが、三角波形を発生させるために使用されるクロック１１２から取得され得る。したがって、加法オフセットおよび減法オフセットは、クロック１１２のエッジにおいて除去され（ゼロにされ）得る。
【００２７】
[0031]本開示によれば、レベルシフトされた信号２１２ａを生成するために変調信号２１２に導入される電圧オフセットは、比較器２０６の出力２１６において、パルス波形の出力パルスの、立上りエッジおよび立下りエッジと同期され得る。いくつかの実施形態、たとえば図３では、比較器２０６の出力２１６を用いるレベルシフタ２０４のおかげで、電圧オフセットが出力パルスに同期され得る。図示されていない他の実施形態では、変調信号２１２に導入される電圧オフセットが、比較器の出力パルス以外のタイミング信号を用いて比較器２０６の出力と間接的に同期され得る。
【００２８】
[0032]図３Ａは、本開示によるレベルシフタ２０４の別の実施形態を示す。図２に示されている補償ネットワークは、図３Ａでは混乱を避けるために省略されているが、たとえば図２に示されているような負帰還経路内に設けられるものと理解される。
【００２９】
[0033]図３Ａに示されている実施形態では、シフト回路３０２’、３０２”の各々がさらに、キャパシタディバイダネットワークＣ１／Ｃ２に接続された抵抗Ｒを含む。抵抗Ｒは、ステップ関数にＲ−Ｃディケイ（an R-C decay）を導入する。Ｒ−Ｃディケイ特性（R-C decay characteristic）が、基準信号２１２ａ’を生成するために、変調信号２１２に組み込まれ（たとえばＡＣ結合され）得る。この実施形態では、Ｒ−Ｃネットワークの作用によってオフセットがディケイする（decay）ので、オフセットを除去するためにクロック１１２のエッジは必要ではない。
【００３０】
[0034]図３および図３Ａに示されている実施形態では、ノード２１４が、レベルシフタによってもたらされた電圧オフセットを変調器回路の出力内にＡＣ結合するために、変調器回路２０２の出力へのレベルシフタ２０４の出力の電気的接続を表す。他の実施形態では、電圧オフセットは、加算回路など（図示されていない）のような適切な回路を用いて変調器回路２０２の出力と組み合わせられ得る。
【００３１】
[0035]図３Ｂは、単一のシフト回路３０２を有するレベルシフタ２０４の例を示す。この実施形態では、オフセットをリセットするためにクロック１１２からのクロックパルスは必要ではなく、というのも、正のオフセットとゼロオフセットの２つの状態しかないためである。これと比較して、図３および図３Ａに示されている実施形態には、正、負、およびゼロの３つのオフセット状態がある。
【００３２】
[0036]図４Ａおよび図４Ｂは、最初に上で図６に関連して論じられた、高速過渡バックコンバータの出力キャパシタ内のキャパシタンスＥＳＬが生み出すおそれのある問題の性質をさらに示す。図４Ａは、ＥＳＬ構成要素を有しない理想的な出力キャパシタについての応答を表す。図４Ａの最下段の波形は、たとえば比較器を用いて出力電圧Ｖoutと比較されている基準信号を表す。いくつかの実装形態では、Ｖoutは、他の場合よりも大きい増幅（amp）を伴って比較が行われ得るように、利得ブロックを経由することができる。利得ブロックは、どんな既知のタイプの増幅器でもよい。たとえば、利得ブロックは、基準を減算することによる誤差増幅器の形をとってよい。
【００３３】
[0037]（たとえば時刻ｔ1において）基準信号のレベルがＶoutのレベルを横切ると、比較器がトリガする。比較器のトリガが、スイッチングノードでのそのレベルを遷移させる（図４Ａの最上段の波形によって表されている）。ＥＳＬのない理想的なキャパシタの場合、スイッチングノードにおいて発振を生み出すであろう出力電圧Ｖout上に重畳されるパルスを生み出すための、プライマリインダクタとの分圧器作用（voltage divider action）は存在しない。
【００３４】
[0038]同様に、時刻ｔ2において、Ｖoutと基準信号が、基準信号の下り傾斜上で交差すると、比較器がトリガし、スイッチングノードを遷移させる。この場合もやはり、ＥＳＬがないので、出力電圧上に重畳されるパルスを生み出すための分圧器作用は存在せず、やはりスイッチングノードにおいて発振は生じない。
【００３５】
[0039]図４Ｂは、ＥＳＬ構成要素を有する出力キャパシタについての応答を表す。図４Ａと同様に、（たとえば時刻ｔ1において）Ｖoutのレベルと基準信号のレベルが交差すると、比較器がトリガし、スイッチングノードが遷移する。この状況下で、プライマリインダクタとキャパシタンスＥＳＬは、分圧器を形成する。分圧器は、比較器に帰還される小さいステップを生み出し、図６に関連して説明されたように、帰還ループがそのステップを補償しようとするので、スイッチングノードにおける発振が生じる。発振は、Ｖoutに現れる。発振は、基準信号が、Ｖoutにおけるパルスのレベルより上に上昇し、したがって発振を終了させるまで続く。出力電圧と基準信号が下り傾斜上で交差して、スイッチングノードが遷移する時刻ｔ2において、発振が再発し、帰還ループが出力電圧を補償しようとするその出力電圧内に小さいステップを生み出す。
【００３６】
[0040]図５は、図３に示されている回路１００の動作を、変調器回路２０２によって発生した変調信号２１２、比較器２０６に供給される基準信号２１２ａ、出力電圧Ｖout、およびスイッチングノード２１８での電圧ＶSWの波形を示して、図示している。時刻ｔ1より前の時間では、比較器に供給される基準信号２１２ａは、レベルシフトされない。しかしながら、基準信号２１２ａが出力電圧を横切る時刻ｔ1において、比較器２０６がトリガし、たとえば、比較器はパルスの正方向（立上り）エッジを出力することができる。それに応答して、スイッチングノード２１８がそれの状態を遷移させ、その遷移が、上で説明されたように、出力２１６における出力パルスによって、キャパシタンスＥＳＬが誘発した、出力電圧Ｖout内のパルスアーチファクトの開始をトリガする。さらに、レベルシフタ２０４が、比較器出力の正方向エッジに応答して、変調信号２１２にＡＣ結合されるレベルシフトを発生させる。このレベルシフト（電圧オフセット）が、レベルシフトされた基準信号２１２ａを生み出し、たとえば、比較器２０６が立上りエッジを出力する場合、レベルシフトは、正方向のレベルシフトとなる。オフセットの量は、レベルシフタ２０４内のキャパシタディバイダネットワーク内にあるキャパシタＣ１およびＣ２について、適切なキャパシタンス値を選択することによって、制御され得る。
【００３７】
[0041]図５の説明を続けると、時刻ｔ1の後で、基準信号２１２ａのレベルが、パルスアーチファクトよりも高くされ得る。したがって、パルスアーチファクトは、基準信号２１２ａのレベルを確かに横切るので、パルスアーチファクトは比較器２０６をトリガしない。したがって、スイッチングノード２１８はそれの状態を、時刻ｔ3において基準信号２１２ａが出力電圧Ｖoutを下り傾斜上で横切るまで維持する。
【００３８】
[0042]時刻ｔ2において、基準信号２１２ａを元の変調信号２１２に戻すために、正のレベルシフト（オフセット）が除去され得る。いくつかの実施形態では、正のオフセットの除去の同期をとるために、クロック１１２のエッジ（たとえば立下りエッジ）が使用され得る。
【００３９】
[0043]時刻ｔ3において、基準信号２１２ａが出力電圧Ｖoutを下り傾斜上で横切ると、比較器２０６がトリガし、スイッチングノード２１８を遷移させる。比較器２０６のトリガはまた、レベルシフタ２０４に、基準信号２１２ａにＡＣ結合される負方向のレベルシフトを発生させる。スイッチングノード２１８での遷移（時刻ｔ3）は、この場合もやはり、出力電圧Ｖout内のパルスアーチファクトの開始をトリガする。しかしながら、基準信号２１２ａがこの時点で、後に続くパルスアーチファクトが基準信号をクロスオーバしないレベルまで下方にレベルシフトされ、比較器２０６は、このパルスアーチファクトによってトリガされない。スイッチングノード２１８は、それの状態を維持する。したがって、変調信号２１２を、比較器２０６のパルス波形の立上りエッジおよび立下りエッジと同期して変調信号２１２を（上方または下方に）レベルシフトさせるように、電圧オフセットを加えることによって、比較器が使用する基準信号２１２ａが、スイッチングノード２１８における遷移によって生み出されるパルスアーチファクトを「よける」（"move" out of the way of）ことができる。
【００４０】
[0044]時刻ｔ4において、基準信号２１２ａを元の変調信号２１２に戻すために、負のレベルシフト（オフセット）が除去され得る。いくつかの実施形態では、負のオフセットの除去の同期をとるために、クロック１１２のエッジ（たとえば立上りエッジ）が使用され得る。
【００４１】
[0045]先の記載は、本開示の様々な実施形態を、特定の実施形態の態様がどのように実装され得るかについて示した例とともに示している。先の例は、それらの実施形態のみであると見なされるべきではなく、以下の特許請求の範囲によって定められる特定の実施形態の柔軟性と利点とを示すために提示されている。先の開示および以下の特許請求の範囲に基づいて、特許請求の範囲によって定められる本開示の範囲から逸脱することなく、他の構成、実施形態、実装形態、および等価物が採用されてよい。
【図１】
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【図２】
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【図２Ａ】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【国際調査報告】
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