(57)【要約】１つの実施形態では、メモリセルについて説明する。メモリセルが、書き込み電流に応答して、二値論理の「１」状態に対応する第１の二値論理状態および二値論理の「０」状態に対応する第２の二値論理状態のうちの１つを記憶するように、かつ、記憶されたデジタル状態に基づいて超伝導相を生成するように、構成されるフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）を含む。メモリセルは、ＰＨＭＪＪの超伝導相に基づく臨界電流を有し、かつ、読み出し電流に応答して記憶されたデジタル状態に対応した出力を供給するように構成された、少なくとも１つのジョセフソン接合も含む。
2016535383.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルであって、
書き込み電流に応答して、二値論理の「１」状態に対応する第１の二値論理状態および二値論理の「０」状態に対応する第２の二値論理状態のうちの１つを記憶するように、かつ、記憶されたデジタル状態に基づいて超伝導相を生成するように、構成されるフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）と、
前記ＰＨＭＪＪの超伝導相に基づく臨界電流を有し、かつ、読み出し電流に応答して記憶されたデジタル状態に対応した出力を供給するように構成された少なくとも１つのジョセフソン接合と、を備えるメモリセル。
【請求項２】
前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの一方を記憶するのに応答して前記超伝導相を生成するように構成され、
前記読み出し電流が、前記ＰＨＭＪＪの超伝導相と結合して前記少なくとも１つのジョセフソン接合をトリガーし、前記メモリセルの出力において第１の大きさを有する電圧を供給し、
前記電圧の第１の大きさが、前記第１および第２の二値論理状態のうちの一方を示す、請求項１に記載のメモリセル。
【請求項３】
前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの他方を記憶するのに応答してゼロ超伝導相を生成するように構成され、
結合された読み出し電流と前記ＰＨＭＪＪの超伝導相が前記少なくとも１つのジョセフソン接合をトリガーせず、その結果、第２の大きさを有する電圧が前記出力において供給され、
前記電圧の第２の大きさが、前記第１および第２の二値論理状態のうちの他方を示す、請求項２に記載のメモリセル。
【請求項４】
前記少なくとも１つのジョセフソン接合がジョセフソン接合の対として配置され、
前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの１つを記憶するのに応答して、前記読み出し電流が振動的な方式でジョセフソン接合の対をトリガーして、前記読み出し電流が供給される間、前記第１の大きさを有する前記電圧を維持する、請求項２に記載のメモリセル。
【請求項５】
少なくとも１つの変圧器を更に備え、
前記少なくとも１つの変圧器は、
少なくとも１つの変圧器の一次巻線から二次巻線へ前記読み出し電流を誘導的に結合し、前記ＰＨＭＪＪおよび前記少なくとも１つのジョセフソン接合へ前記読み出し電流を供給するように構成される、メモリセル。
【請求項６】
前記少なくとも１つのジョセフソン接合が前記少なくとも１つの変圧器の二次巻線と並列に、かつ前記ＰＨＭＪＪと並列にジョセフソン接合の対として配置され、
前記読み出し電流が、第１の読み出し電流であり、
第２の読み出し電流が前記少なくとも１つの変圧器の二次巻線の間で前記メモリセルに供給され、前記第２の読み出し電流が前記少なくとも１つの変圧器を介して誘導された前記第１の読み出し電流および超伝導相と結合して、前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの一方を記憶するのに応答してジョセフソン接合の対をトリガーし、かつ、前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの他方を記憶するのに応答してジョセフソン接合の対をトリガーしない、請求項５に記載のメモリセル。
【請求項７】
請求項１に記載のメモリセルを含むメモリセルのアレイを含むジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムであって、
メモリセルのアレイが行および列に配置され、
前記書き込み電流が、メモリセルのアレイの行に関連したワード書き込み線上に供給されるワード書き込み電流であり、
第２の書き込み電流が、メモリセルのアレイのビット書き込み線上にビット書き込み電流として供給され、
前記読み出し電流が、メモリセルのアレイの行に関連したワード読み出し線上に供給されるワード読み出し電流であり、
第２の読み出し電流が、ビット読み出し線上にビット読み出し電流として供給される、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム。
【請求項８】
前記ワード書き込み線および前記ワード読み出し線が前記アレイの所与の行内の前記メモリセルの各々で共通であり、前記ビット書き込み線および前記ビット読み出し線が前記アレイの所与の列内の前記メモリセルの各々で共通であり、その結果、メモリセルのアレイが、前記アレイの行の各々に関してかつ前記列の各々に関して直列に配置されている、請求項７に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム。
【請求項９】
所与のメモリセルに関連した前記ワード書き込み線および前記ビット書き込み線の各々が前記ＰＨＭＪＪに磁気的に結合されており、
前記ワード書き込み電流が、データ書き込み動作中に行の所与の１つにおける前記メモリセルの各々を通って前記ワード書き込み線上に供給され、
前記ビット書き込み線が、複数のビット書き込み線を含み、
前記複数のビット書き込み線の各々が列のそれぞれ１つに関連しており、それぞれの複数のビット書き込み電流の各々が、行の所与の１つにおける前記メモリセルの各々における二値論理の「１」状態および二値論理の「０」状態のうちの１つの記憶情報に対応する電流方向を有する、請求項７に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム。
【請求項１０】
前記ビット読み出し線が、複数のビット読み出し線を含み、
前記複数のビット読み出し線の各々が、列のそれぞれ１つに関連しており、それぞれの複数のビット読み出し電流の各々が、データの読み出し動作中に供給される前記ワード読み出し電流に応答して選択される行の所与の１つにおけるそれぞれのメモリセルの各々に関連した前記少なくとも１つのジョセフソン接合に供給されて、前記複数のビット読み出し線上の行の所与の１つにおける前記ＰＨＭＪＪの各々の記憶されたデジタル状態の指示を提供する、請求項７に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム。
【請求項１１】
ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム内のメモリセルを読み出すための方法であって、前記方法が、
メモリセルのアレイの複数の行のそれぞれ１つを選択するためにワード読み出し線上にワード読み出し電流を生成するステップであって、前記メモリセルの各々が、二値論理の「１」状態および二値論理の「０」状態のうちの１つに対応するデジタル状態を記憶するように構成されるフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）を含む、前記ワード読み出し電流を生成するステップと、
メモリセルのアレイの複数の列の各々に関連したビット読み出し線上にビット読み出し電流を生成するステップと、
記憶されたデジタル状態に対応する前記ＰＨＭＪＪによって提供される超伝導相に基づいて、メモリセルのアレイの複数の列の各々に関連した前記ビット読み出し電流および前記ワード読み出し電流に応答して、それぞれのメモリセル中の少なくとも１つのジョセフソン接合がトリガーするかどうかに基づいて、複数の行のそれぞれ１つの中の前記メモリセルの各々から前記デジタル状態を読み出すステップと、を備える方法。
【請求項１２】
前記デジタル状態を読み出すステップが、
メモリセルのアレイの複数の列の各々に関連した前記ビット読み出し線の電圧および電流のうちの１つを測定するステップを含み、
複数の行のそれぞれ１つの中の前記メモリセルの少なくとも１つのジョセフソン接合がメモリセルのアレイの複数の列の各々に関連した前記ビット読み出し電流および前記ワード読み出し電流に応答してトリガーしたかどうかを、前記電圧および前記電流のうちの１つの大きさが示している、請求項１１に記載の方法。
【請求項１３】
前記ワード読み出し電流を生成するステップが、
直列の複数の行のそれぞれ１つの中の前記メモリセルの各々における前記ワード読み出し線上に前記ワード読み出し電流を供給するステップを含み、
前記ビット読み出し電流を生成するステップが、
直列の前記複数の列の各々の中の前記メモリセルの各々を通って前記ビット読み出し線上に前記ビット読み出し電流を供給するステップを含む、請求項１１に記載の方法。
【請求項１４】
前記メモリセルの各々から前記状態を読み出すステップが、
前記二値論理の「１」状態および前記二値論理の「０」状態のうちの一方を記憶する前記ＰＨＭＪＪに基づいて、前記ビット読み出し電流および前記ワード読み出し電流に加算される超伝導相を前記ＰＨＭＪＪが提供するのに応答して、前記少なくとも１つのジョセフソン接合をトリガーするステップと、
前記二値論理の「１」状態および前記二値論理の「０」状態のうちの他方を記憶する前記ＰＨＭＪＪに基づいて、前記超伝導相を前記ＰＨＭＪＪが提供しないのに応答して、前記少なくとも１つのジョセフソン接合をトリガーしないステップと、を含む、請求項１１に記載の方法。
【請求項１５】
前記少なくとも１つのジョセフソン接合へ前記ワード読み出し電流を誘導的に供給するように構成される第１の変圧器および第２の変圧器を介して、複数の行のそれぞれ１つの中の前記メモリセルの各々に関連した前記ワード読み出し電流を供給するステップと、
前記ＰＨＭＪＪに記憶されているデジタル状態に基づく前記超伝導相と、前記ワード読み出し電流と、前記ビット読み出し電流との総和であるセンス電流を生成するステップと、
ジョセフソン接合の対に関連した臨界電流をセンス電流が超過する際に振動的な方式でジョセフソン接合の前記対をトリガーするステップと、を更に備える請求項１１に記載の方法。
【請求項１６】
ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイであって、
複数のワード書き込み線であって、前記複数のワード書き込み線の各々がデータの書き込み動作中にメモリセルの所与の行を選択するそれぞれのワード書き込み電流を伝導するように構成され、前記メモリセルの各々がフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）および少なくとも１つのジョセフソン接合を含む、前記複数のワード書き込み線と、
複数のビット書き込み線であって、前記複数のビット書き込み線の各々が、それぞれのビット書き込み電流を伝導して、二値論理の「０」状態および二値論理の「１」状態のうちの１つに対応するデジタル状態を、メモリセルの所与の行の各メモリセルに関連した前記ＰＨＭＪＪへ書き込むように構成され、前記ＰＨＭＪＪが前記複数のワード書き込み線のそれぞれ１つおよび前記複数のビット書き込み線のそれぞれ１つに磁気的に結合されている、前記複数のビット書き込み線と、
複数のワード読み出し線であって、前記複数のワード読み出し線の各々が、データの読み出し動作中にメモリセルの所与の行を選択するそれぞれのワード読み出し電流を伝導するように構成される、前記複数のワード読み出し線と、
複数のビット読み出し線であって、前記複数のビット読み出し線の各々が、所与の列の中の前記メモリセルの各々を通ってそれぞれのビット読み出し電流を伝導するように構成され、前記少なくとも１つのジョセフソン接合が、前記ワード読み出し電流と、前記ビット読み出し電流と、記憶されたデジタル状態に対応する前記ＰＨＭＪＪによって供給される超伝導相とに応答して、前記データの読み出し動作中に記憶されたデジタル状態の指示を提供する、前記複数のビット読み出し線と、を備えるジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
【請求項１７】
前記それぞれのビット読み出し電流および前記それぞれのワード読み出し電流が、前記少なくとも１つのジョセフソン接合をトリガーし、二値論理の「１」状態を記憶する前記ＰＨＭＪＪに基づいて出力電圧を供給するように構成される、請求項１６に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
【請求項１８】
選択されたメモリセル内の前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの一方を記憶するのに応答して前記超伝導相を生成するように構成され、
前記メモリセルの所与の１つの前記ワード読み出し電流と前記ビット読み出し電流が、前記ＰＨＭＪＪの超伝導相と結合して選択されたメモリセルの前記少なくとも１つのジョセフソン接合をトリガーして、前記ビット読み出し電流が供給される関連したビット読み出し線上に第１の大きさを有する電圧を供給し、
前記電圧の第１の大きさが、前記第１および第２の二値論理状態のうちの１つを示す、請求項１６に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
【請求項１９】
選択されたメモリセル内の前記ＰＨＭＪＪが、前記第１および第２の二値論理状態の他方を記憶するのに応答して、前記超伝導相を生成しないように構成され、
前記メモリセルの所与の１つの結合されたワード読み出し電流とビット読み出し電流が選択されたメモリセルの前記少なくとも１つのジョセフソン接合をトリガーせず、その結果、第２の大きさを有する電圧が前記ビット読み出し電流が供給される関連したビット読み出し線上に供給され、前記電圧の第２の大きさが前記第１および第２の二値論理状態のうちの他方を示す、請求項１８に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
【請求項２０】
前記少なくとも１つのジョセフソン接合がジョセフソン接合の対として配置され、前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの１つを記憶するのに応答して、前記ビット読み出し電流および前記ワード読み出し電流が振動的な方式でジョセフソン接合の前記対をトリガーし、前記ワード読み出し電流および前記ビット読み出し電流が供給されている間、前記第１の大きさを有する前記電圧を維持する、請求項１８に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に量子および古典的デジタル超伝導回路に関し、具体的には、フェーズヒステリシス磁気ジョセフソン接合メモリセルに関する。
【背景技術】
【０００２】
超伝導デジタル技術は、前例のない高速、低電力損失、および低動作温度から恩恵を受けるコンピューティングリソースおよび／または通信リソースを提供してきた。数十年の間、超伝導デジタル技術は、論理回路に比べて適切な容量および速度を備えたランダムアクセスメモリ（ＲＡＭ）を欠いてきた。このことは、電気通信および信号インテリジェンスにおける超伝導技術の現在の用途を工業化することに対する主な障害となっており、特にハイエンドな量子コンピューティングへの妨げとなり得る。超伝導メモリに対して現在検討されている概念は全て、超伝導誘導ループにおける磁束量子の量子化に基づいてきた。そのようなメモリは、十分な歩留まりのファウンドリ工程を考慮すれば高速レジスタファイルに容易に適合させることができるが、相補型金属酸化膜半導体（ＣＭＯＳ）の集積密度を決して達成することができない、というのも、それらのメモリは基本的に誘導ループの大きさによって制限されているからである。メモリコアがＣＭＯＳ技術を実装し、ビット線検出をジョセフソン素子を用いて実施するという、１つのハイブリッドメモリ解決策が提案されている。しかしながら、そのような構成は、名目上のみ標準のＣＭＯＳよりもより高い性能が得られ、極低温の環境に対して比較的高い電力損失を欠点として有する。
【発明の概要】
【課題を解決するための手段】
【０００３】
１つの実施形態では、メモリセルについて説明する。メモリセルは、第１の書き込み電流および第２の書き込み電流に応答して、二値論理の「１」状態に対応する第１の二値論理状態および二値論理の「０」状態に対応する第２の二値論理状態のうちの１つを記憶するように、かつ、記憶されたデジタル状態に基づいて超伝導相を生成するように、構成されるフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ：ｐｈａｓｅ  ｈｙｓｔｅｒｅｔｉｃ  ｍａｇｎｅｔｉｃ  Ｊｏｓｅｐｈｓｏｎ  ｊｕｎｃｔｉｏｎ）を含む。メモリセルは、ＰＨＭＪＪの超伝導相に基づく臨界電流を有し、かつ、第１の読み出し電流および第２の読み出し電流に応答して記憶されたデジタル状態に対応した出力を供給するように構成された、少なくとも１つのジョセフソン接合も含む。
【０００４】
本発明の別の態様は、ＪＭＲＡＭを読み取るための方法を含む。この方法は、ワード読み出し線上にワード読み出し電流を生成して、メモリセルアレイの複数の行のそれぞれ１つを選択することを含み、各メモリセルは、二値論理の「１」状態および二値論理の「０」状態のうちの１つに対応するデジタル状態を記憶するように構成されたフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）を含む。この方法は、メモリセルアレイの複数の列の各々に関連したビット読み出し線上にビット読み出し電流を生成することも含む。この方法は、記憶されたデジタル状態に対応するＰＨＭＪＪによって提供される超伝導相に基づいて、メモリセルアレイの複数の列の各々に関連したビット読み出し電流およびワード読み出し電流に応答して、それぞれのメモリセル中の少なくとも１つのジョセフソン接合がトリガーするかどうかに基づいて、複数の行のそれぞれ１つの中の各メモリセルからデジタル状態を読み出すことを、さらに含む。
【０００５】
本発明の別の態様は、メモリアレイを含む。メモリアレイは、複数のワード書き込み線を含み、その各々は、データ書き込み動作中にメモリセルの所与の行を選択するそれぞれのワード書き込み電流を伝導するように構成される。メモリセルの各々が、ＰＨＭＪＪを含む。メモリアレイは、複数のビット書き込み線も含み、その各々は、それぞれのビット書き込み電流を伝導して、二値論理の「０」状態および二値論理の「１」状態のうちの１つに対応しているデジタル状態をメモリセルの所与の行の各メモリセルに関連したＰＨＭＪＪに書き込むように構成される。ＰＨＭＪＪは、複数のワード書き込み線のそれぞれ１つと、複数のビット書き込み線のそれぞれ１つとに磁気的に結合することができる。メモリアレイは、複数のワード読み出し線を含み、その各々は、データ読み出し動作中にメモリセルの所与の行を選択するそれぞれのワード読み出し電流を伝導するように構成される。メモリアレイは、複数のビット読み出し線もさらに含み、その各々は、所与の列の各メモリセルを通して、それぞれのビット読み出し電流を伝導するように構成される。少なくとも１つのジョセフソン接合が、ワード読み出し電流と、ビット読み出し電流と、記憶されたデジタル状態に対応するＰＨＭＪＪによって提供される超伝導相とに応答して、データ読み出し動作中に、記憶されたデジタル状態の指示を提供する。
【図面の簡単な説明】
【０００６】
【図１】メモリセルの例を示した図である。
【図２】メモリセルの読み出し図の例を示した図である。
【図３】メモリセルの読み出し図の別の例を示した図である。
【図４】ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ：Ｊｏｓｅｐｈｓｏｎ  ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）システムの例を示した図である。
【図５】ＪＭＲＡＭシステムの別の例を示した図である。
【図６】ＪＭＲＡＭシステム内のメモリセルを読み出すための方法の例を示した図である。
【発明を実施するための形態】
【０００７】
本発明は、一般的に量子および古典的デジタル超伝導回路に関し、具体的には、フェーズヒステリシス磁気ジョセフソン接合メモリセルに関する。ＪＭＲＡＭシステムは、メモリセルのアレイを実装することができ、その各々が、関連したバリア中の強磁性材料を含むものとして構成することができるフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）を含む。メモリセルの各々は、少なくとも１つのジョセフソン接合（たとえば、ＰＨＭＪＪと並列なジョセフソン接合の対）も含む。ＰＨＭＪＪは、ＰＨＭＪＪに関連したワード書き込み電流およびビット書き込み電流に応答して、二値論理の「１」状態または二値論理の「０」状態のうちの１つに対応するデジタル状態を記憶するように構成することができる。例として、ワード書き込み電流およびビット書き込み電流は各々、専用のワード書き込み線およびビット書き込み線上で提供することができ、互いに対するそれぞれの電流の流れの方向に基づいてＰＨＭＪＪの論理状態を設定することができる。
【０００８】
加えて、アレイの各メモリセルのＰＨＭＪＪは、ワード読み出し電流およびビット読み出し電流に応答して、記憶されたデジタル状態の指示を提供することができる。例として、ＰＨＭＪＪは、切り替え可能なπ接合として構成することができ、このπ接合は、そこに記憶されたデジタル状態に基づいて超伝導相（superconducting phase）を生成するように構成される。したがって、超伝導相は、アレイの行の各メモリセルの少なくとも１つのジョセフソン接合に関連した臨界電流を低下させることができる。したがって、ワード読み出し電流およびビット読み出し電流は、二値論理の「１」状態に対応するデジタル状態を記憶するＰＨＭＪＪに基づいて、ジョセフソン接合をトリガーして関連したビット読み出し線上の電圧を変更するように設けることができ、かつ、二値論理の「０」状態に対応するデジタル状態を記憶するＰＨＭＪＪに基づいて、トリガーしないように設けることができる。したがって、ビット読み出し線は、ＰＨＭＪＪのデジタル状態が二値論理の「１」状態に対応するかまたは二値論理の「０」状態に対応するかに基づいて（たとえば、ゼロと非ゼロ振幅の間で）変動する大きさを有する電圧を有することができる。本明細書に記載するように、ジョセフソン接合に関する「トリガーする（trigger）」という用語は、臨界電流を超えているジョセフソン接合を流れる電流に応答して、ジョセフソン接合が離散的な電圧パルスを生成する現象を述べている。
【０００９】
図１は、本発明の一態様に従うメモリセル１０の例を示している。例として、メモリセル１０は、本明細書でさらに詳細に説明するように、行および列としてアレイ状に配置された複数のメモリセルのうちの１つに対応することができる。
【００１０】
メモリセル１０は、第１の書き込み線ＷＬＷおよび第１の読み出し線ＷＬＲを含み、それらの各々は、メモリセル１０を通過する。第１の書き込み線ＷＬＷは、データの書き込み動作中に第１の書き込み電流ＩＷＷを伝導し、第１の読み出し線ＷＬＲは、データの読み出し動作中に第１の読み出し電流ＩＷＲを伝導する。例として、第１の書き込み電流ＩＷＷはアレイ内のメモリセルの行に関連したワード書き込み電流と対応することができ、第１の読み出し電流ＩＷＲはアレイ内のメモリセルの行に関連したワード読み出し電流と対応することができる。たとえば、第１の書き込み線ＷＬＷおよび第１の読み出し線ＷＬＲは、同様に、メモリセル１０の両側の所与の行内の隣接するメモリセルに結合することができる。したがって、第１の読み出し電流ＩＷＷおよび第１の書き込み電流ＩＷＲは、データ書き込み動作およびデータ読み出し動作のそれぞれの間、メモリセル１０を含む、行内のメモリセルシステムの全てを通って流れる。同様に、メモリセル１０は、第２の書き込み線ＢＬＷおよび第２の読み出し線ＢＬＲを含み、それらの各々は、メモリセル１０を通過する。第２の書き込み線ＢＬＷは、データの書き込み動作中に第２の書き込み電流ＩＢＷを伝導し、第２の読み出し線ＢＬＲは、データの読み出し動作中に第２の読み出し電流ＩＢＲを伝導する。例として、第２の書き込み電流ＩＢＷはアレイ内のメモリセルの列に関連したビット書き込み電流と対応することができ、第１の読み出し電流ＩＢＲはアレイ内のメモリセルの列に関連したビット読み出し電流と対応することができる。同様の方式で、第２の書き込み線ＢＬＷおよび第２の読み出し線ＢＬＲは、同様に、メモリセル１０の上下の所与の列内の隣接するメモリセルと結合することができる。したがって、第２の読み出し電流ＩＢＷおよび第２の書き込み電流ＩＢＲは、データ書き込み動作およびデータ読み出し動作のそれぞれの間、メモリセル１０を含む、列内のメモリセルシステムの全てを通って流れる。
【００１１】
メモリセル１０は、二値論理の「１」状態または二値論理の「０」状態のうちの１つに対応するデジタル状態を記憶するように構成された、フェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）１２も含む。例として、ＰＨＭＪＪ１２は切り替え可能π接合として構成されることになる関連するバリア中の強磁性材料を含むことができる。メモリセル１０は、第１のジョセフソン接合１４および第２のジョセフソン接合１６も含み、これらの接合は、ＰＨＭＪＪ１２と並列に配置される。例として、ジョセフソン接合１４および１６は、超伝導体−強磁性体−超伝導体（ＳＦＳ：ｓｕｐｅｒｃｏｎｄｕｃｔｏｒ−ｆｅｒｒｏｍａｇｎｅｔｉｃ−ｓｕｐｅｒｃｏｎｄｕｃｔｏｒ）ジョセフソン接合として構成することができる。ＰＨＭＪＪ１２は、ニオブ（Ｎｂ）などの超伝導材料の外側層と、強磁性材料の１つまたは複数の内部薄膜層とを含むことができる。例として、強磁性材料の薄膜層は、実質的に固定された磁界を有する１つまたは複数の「硬い」強磁性層と、直交電流によって局所的に生成される磁界の結果として変更することができる１つまたは複数の「軟らかい」強磁性層と、を含むことができる。さらに、ＰＨＭＪＪ１２は、超伝導層および／または強磁性層と交互に配置された、酸化物層などの１つまたは複数の追加の層を含むことができる。
【００１２】
図１の例では、第１の書き込み線ＷＬＷおよび第２の書き込み線ＢＬＷは、１６において示されるように、ＰＨＭＪＪ１２に磁気的に結合されるものとして、示されている。例として、ＰＨＭＪＪ１２は２つ以上の異なる強磁性層を含むことができ、この強磁性層のうちの１つにおける磁界の配向は、実質的に固定されている。他の１つまたは複数の強磁性層の磁界の配向は、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷによって局所的に生成される磁界の結果として、変更することができる。
【００１３】
したがって、ＰＨＭＪＪ１２の構成に基づいて、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷが、データ書き込み動作中のそれぞれの電流の方向に基づいてＰＨＭＪＪ１２の磁気の流れの状態を用いて、磁界を生成してＰＨＭＪＪ１２のデジタル状態を二値論理の「１」状態または二値論理の「０」状態に設定することができる。１つの例として、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷによって生成された結合された磁界が、硬い強磁性層の内部磁界と同じ配向を有する場合、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷの各々の個々の磁界は、正にまたは負に互いに加算して、フェーズヒステリシス磁気ジョセフソン接合のデジタル状態を設定してそれぞれ二値論理の「１」状態または二値論理の「０」状態に対応することができる。しかしながら、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷによって生成された結合された磁界が、硬い強磁性層の内部磁界と反対の配向を有する場合、ＰＨＭＪＪ１２のデジタル状態は変わらない。別の例として、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷは、書き込み電流パルスのシーケンスとして適用することができ、その結果、第１の書き込み電流パルスＩＷＷが第２の書き込み電流パルスＩＢＷと時間的に重なり合う場合、ＰＨＭＪＪ１２のデジタル状態が二値論理の「１」状態または二値論理の「０」状態に対応することができる。しかしながら、所与の時点においてそのようなパルスの１つのみが存在する場合、または、第１の書き込み電流パルスＩＷＷおよび第２の書き込み電流パルスＩＢＷが時間的に十分に重なり合わない場合、ＰＨＭＪＪ１２のデジタル状態は変わらない。
【００１４】
同様に、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷのうちの１つのみの個々の磁界では、ＰＨＭＪＪ１２のデジタル状態を変更するには不十分であることがあり、その結果、アドレス指定されていない行のメモリセルは、第２の書き込み電流ＩＢＷの流れに関わらず、それぞれのデジタル状態を維持する。さらに、第１の書き込み線ＷＬＷおよび第２の書き込み線ＢＬＷの超伝導性と超伝導接地面の存在とに基づいて、第１の書き込み線ＷＬＷと第２の書き込み線ＢＬＷの間のクロスカップリングを、相当に軽減することができる。したがって、所与の行における第１の書き込み電流ＩＷＷの所与の電流の方向に対して、各列におけるそれぞれの第２の書き込み電流ＩＢＷの電流の方向は、第１の書き込み電流ＩＷＷが流れていない他の任意の行における任意のメモリセル内のデジタル状態に影響を与えることなく、データの書き込み動作中に、所与の行におけるＰＨＭＪＪ１２の各々のデジタル状態を設定するように制御することができる。
【００１５】
図１の例において、メモリセル１０は、互いに対して直列に配置された第１の変圧器（transformer）１８および第２の変圧器２０を含む。具体的には、第１の変圧器１８が一次巻線Ｌ１を含み、第２の変圧器２０が一次巻線Ｌ３を含み、これらの巻線は、第１の読み出し電流ＩＷＲが流れる第１の読み出し線ＷＬＲ上に直列に配置されている。第１の変圧器１８は一次巻線Ｌ１に誘導的に結合された二次巻線Ｌ２も含み、第２の変圧器２０は一次巻線Ｌ３に誘導的に結合された二次巻線Ｌ４も含む。二次巻線Ｌ２およびＬ４は、ＰＨＭＪＪ１２と並列に、かつ、ジョセフソン接合１４および１６と並列に、集合的に配置されている。したがって、第１の読み出し電流ＩＷＲは、本明細書で更に詳細に説明するように、ジョセフソン接合１４および１６に誘導的に供給される。本明細書で説明するように、ジョセフソン接合１４および１６に供給される第１の読み出し電流ＩＷＲは、図１の例で説明するように、ジョセフソン接合１４および１６に直接的にまたは誘導的に供給される第１の読み出し電流ＩＷＲを指すことができる。第２の読み出し線ＢＬＲは、第２の読み出し電流ＩＢＲがノード２２においてメモリセル１０に入るように、二次巻線Ｌ２とＬ４の間のノード２２に結合され、第２の読み出し電流ＩＢＲがノード２４からメモリセル１０を出るように、ジョセフソン接合１４と１６の間のメモリセル１０の出力に対応するノード２４に結合される。
【００１６】
ＰＨＭＪＪ１２のデジタル状態は、第１の読み出し電流ＩＷＲおよび第２の読み出し電流ＩＢＲに応答して、メモリセル１０から読み取ることができる。具体的には、第１の読み出し電流ＩＷＲが、第１の読み出し線ＷＬＲ上に供給されて、関連したメモリアレイ内のメモリセルの行を選択することができる。例として、第１の読み出し電流ＩＷＲが、直流電流パルスとして、変圧器１８および２０のそれぞれの一次巻線Ｌ１およびＬ３を通って流れる。第１の読み出し電流ＩＷＲの直流電流パルスは、ＰＨＭＪＪ１２ならびにジョセフソン接合１４および１６に誘導的に供給される。第２の読み出し電流ＩＢＲが、二次巻線Ｌ２とＬ４の間に供給される。したがって、二次巻線Ｌ２およびＬ４を介して第１の読み出し電流ＩＷＲによって誘導される電流が、第１の読み出し電流ＩＷＲの電流の流れの方向に基づいて、第２の読み出し電流ＩＢＲに加算される。ＰＨＭＪＪ１２の記憶された二値デジタル状態は、ＰＨＭＪＪ１２によってもたらすことができる超伝導相に基づいてジョセフソン接合１４および１６をトリガーするのに必要な臨界電流値を決定することができる。
【００１７】
たとえば、ＰＨＭＪＪ１２がゼロ状態にあり、したがって論理「０」の二値状態を記憶する場合、ＰＨＭＪＪ１２は、超伝導相を提供していない実質的に最小のジョセフソンエネルギー基底状態にある。したがって、ジョセフソン接合１４および１６に誘導された、第２の読み出し電流ＩＢＲと第１の読み出し電流ＩＷＲの加算された大きさは、ジョセフソン接合１４および１６をトリガーするのには十分ではない。したがって、第２の読み出し線ＢＬＲの電圧は、実質的に低減された大きさ（たとえば、ゼロボルト）のままとなり、論理「０」状態を示すことができる。しかしながら、別の例として、ＰＨＭＪＪ１２がπ状態にあり、したがって論理「１」の二値状態を記憶する場合、ＰＨＭＪＪ１２は実質的に最大のジョセフソンエネルギーを有し、第２の読み出し電流ＩＢＲおよび第１の読み出し電流ＩＷＲの大きさに加算される超伝導相を提供する。本明細書に記載されるように、「超伝導相」という用語は、π状態にあるＰＨＭＪＪ１２に応答して、ＰＨＭＪＪ１２ならびにジョセフソン接合１４および１６を通ってループ内を循環する自然発生的な超伝導電流に対応し、この超伝導電流は、相互インダクタンス項で割られた内部超伝導磁束量子に基づいた大きさを有する。したがって、ジョセフソン接合１４および１６に誘導された、超伝導相、第２の読み出し電流ＩＢＲ、および第１の読み出し電流ＩＷＲの寄与は、ジョセフソン接合１４および１６をトリガーするのに十分である。したがって、ジョセフソン接合１４および１６は、振動的な方式でトリガーし、第２の読み出し線ＢＬＲ上の電圧を増加させ、論理「１」状態を示すことができる。
【００１８】
図２は、メモリセル１０の読み出しの図５０の例を示す。メモリセル１０が、簡潔さのために、第２の書き込み線ＢＬＷおよび第１の書き込み線ＷＬＷを排除した、図２の例において表示されている。図２の例において、ＰＨＭＪＪ１２はゼロ状態にあり、したがって、論理「０」の二値状態を記憶する。結果として、図２の例において、ＰＨＭＪＪ１２は大きさがゼロの超伝導相（すなわち、超伝導相無し）を提供する。
【００１９】
第１の読み出し電流ＩＷＲが、変圧器１８および２０のそれぞれの一次巻線Ｌ１およびＬ３を通って流れ（たとえば、直流電流パルスとして）、したがって、ＰＨＭＪＪ１２ならびにジョセフソン接合１４および１６に誘導的に供給される。加えて、第２の読み出し電流ＩＢＲが、二次巻線Ｌ２とＬ４の間でメモリセル１０に供給される。したがって、二次巻線Ｌ２およびＬ４を介して第１の読み出し電流ＩＷＲによって誘導される電流が、第１の読み出し電流ＩＷＲの電流の流れの方向に基づいて、第２の読み出し電流ＩＢＲに加算される。図２の例において、誘導された第１の読み出し電流ＩＷＲと第２の読み出し電流ＩＢＲが結合されて、ＰＨＭＪＪ１２ならびに二次巻線Ｌ２およびＬ４を通って流れる第１の電流ループＩ１と、ジョセフソン接合１４および１６ならびに二次巻線Ｌ２およびＬ４を通って流れる第２の電流ループＩ２とを供給する。ＰＨＭＪＪ１２がいかなる超電導相も提供していないので、誘導された第１の読み出し電流ＩＷＲと第２の読み出し電流ＩＢＲの両方のうちの一部が、ＰＨＭＪＪ１２を通って流れる（すなわち、図２の例において電流ループＩ１）。したがって、ＰＨＭＪＪ１２を通って流れる、誘導された第１の読み出し電流ＩＷＲと第２の読み出し電流ＩＢＲの両方のうちのこの一部が、ジョセフソン接合１４および１６を通って流れるセンス電流として電流ループＩ２の一部のみを残して、ジョセフソン接合１４および１６を通る流れから分流される。電流ループＩ２は、したがって、ジョセフソン接合１４および１６の臨界電流よりも小さな大きさを有し、したがって、ジョセフソン接合１４および１６をトリガーするのに不十分である。したがって、第２の読み出し線ＢＬＲ上で測定される電圧は、実質的により小さな大きさ（たとえば、ゼロボルト）を維持し、ＰＨＭＪＪ１２中に記憶されている論理「０」の二値状態を示す。
【００２０】
図３は、メモリセル１０の読み出しの図１００の、別の例を示す。図２の例において先に説明したのと同様に、メモリセル１０が、簡潔さのために、第２の書き込み線ＢＬＷおよび第１の書き込み線ＷＬＷを排除して、図３の例において表示されている。図３の例において、ＰＨＭＪＪ１２はπ状態にあり、したがって論理「１」の二値状態を記憶している。結果として、図３の例において、ＰＨＭＪＪ１２は、電流Ｉπとして図示される超伝導相を供給する。
【００２１】
前述と同様に、誘導された第１の読み出し電流ＩＷＲが、第１の読み出し電流ＩＷＲの電流の方向に基づいて、第２の読み出し電流ＩＢＲに加算される。しかしながら、ＰＨＭＪＪ１２がπ状態にあり、したがって電流Ｉπによって示される超電導相を生成するので、結合される誘導された第１の読み出し電流ＩＷＲおよび第２の読み出し電流ＩＢＲは、二次巻線Ｌ４からＰＨＭＪＪ１２を通って流れることから抑制される。したがって、実質的に全ての結合される誘導された第１の読み出し電流ＩＷＲおよび第２の読み出し電流ＩＢＲが、ジョセフソン接合１４を通って流れる。図３の例において、誘導された第１の読み出し電流ＩＷＲと、第２の読み出し電流ＩＢＲと、超電導相電流Ｉπとが結合されて、ＰＨＭＪＪ１２ならびにジョセフソン接合１４および１６を通って流れる第１の電流ループＩ３と、ジョセフソン接合１４および１６ならびに二次巻線Ｌ２およびＬ４を通って流れる第２の電流ループＩ４と、を供給する。例として、第１の電流ループＩ３は、超伝導電流ループとしてＰＨＭＪＪ１２ならびにジョセフソン接合１４および１６を通って流れる電流Ｉπに対応することができ、第２の電流ループＩ４は、第１の読み出し電流ＩＷＲと第２の読み出し電流ＩＢＲとの和に対応することができる。第１の電流ループＩ３と第２の電流ループＩ４が結合されてジョセフソン接合１４および１６を通って流れるので、結合された第１の電流ループＩ３と第２の電流ループＩ４は、ジョセフソン接合１４の臨界電流よりも大きな大きさを有することができ、したがって、ジョセフソン接合１４をトリガーするのに十分になる。呼応して、第２の読み出し線ＢＬＲ上に電圧パルスを生成するようにジョセフソン接合１４がトリガーすることができる。ジョセフソン接合１４のトリガーが、したがって、ジョセフソン接合１６をトリガーすることにつながり、したがって、このことが、ジョセフソン接合１４と１６の間で振動的な方式（oscillatory manner）で連続したトリガーを提供し続け、第２の読み出し線ＢＬＲ上に電圧パルスを実質的に維持することができる。したがって、第２の読み出し線ＢＬＲ上の電圧パルスによって供給される実質的に増加した電圧は、ＰＨＭＪＪ１２に記憶されている論理「１」の二値状態を示すことができる。
【００２２】
メモリセル１０は、図１から図３の例に限定されるように意図されてはいないことが理解されるべきである。例として、メモリセル１０は、第１の線ＷＬＲおよびＷＬＷならびに第２の線ＢＬＲおよびＢＬＷの互いに対する配置およびＰＨＭＪＪ１２に対する配置が変更できるように、図式的に示されている。たとえば、第１の書き込み線ＷＬＷと第２の書き込み線ＢＬＷの構成は、第１の書き込み電流ＩＷＷと第２の書き込み電流ＩＢＷの電流の方向が、ＰＨＭＪＪ１２にデジタル状態を記憶するように反対向きにすることが可能であるようにできる。加えて、メモリセル１０はＰＨＭＪＪ１２と並列になったジョセフソン接合１４と１６の対の実装に制限されず、その代わり、追加のジョセフソン接合もしくは単一のジョセフソン接合を実装することができ、または、様々な他の機構として構成することができる。したがって、メモリセル１０は様々な方法で構成することができる。
【００２３】
図４は、本発明の一態様に従うジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム１５０の例を示す。ＪＭＲＡＭシステム１５０は、様々なコンピューティング用途におけるメモリ構造として実装することができる。
【００２４】
ＪＭＲＡＭシステム１５０が、メモリセル１５２のアレイとして配置されて、図４の例において示されている。具体的には、メモリセル１５２が行１５４内に配置され、行１５４の各々がデータワードに対応し、ＷＯＲＤ  １からＷＯＲＤ  Ｙとして示され、ここでＹは１より大きな整数である。行１５４の各々が、行１５４に渡りＸ個の列１５６を形成するメモリセル１５２の集合を含み、ＷＯＲＤ  １内のメモリセル１５２が図４の例においてＣ１からＣＸとして示されており、ここで、Ｘは１より大きな整数である。したがって、ＪＭＲＡＭシステム１５０のアレイにおけるメモリセル１５２の各々は、行１５４および列１５６によって個別にアドレス指定することが可能である。
【００２５】
図４の例において、行１５４の各々は、関連するワード書き込み線１５８およびワード読み出し線１６０、それぞれ、ＷＬＷ１およびＷＬＲ１からＷＬＷＹおよびＷＬＲＹとして示されている、を有するものとして示されている。ワード書き込み線１５８およびワード読み出し線１６０は、ＪＭＲＡＭシステム１５０の各行１５４内の各メモリセル１５２に誘導的におよび／または磁気的に結合することができる。加えて、各メモリセル１５２は、関連するビット書き込み線１６２およびビット読み出し線１６４、それぞれ、ＢＬＷ１およびＢＬＲ１からＢＬＷＹおよびＢＬＲＹとして示されている、を有するものとして示されている。ビット書き込み線１６２およびビット読み出し線１６４は、ＪＭＲＡＭシステム１５０の各行１５４内の対応する番号付けされたメモリセル１５２の各々に結合することができ、その結果、各列１５６内のメモリセル１５２がビット書き込み線１６２およびビット読み出し線１６４に対して直列に配置される。図４の例では、ワード書き込み線１５８およびワード読み出し線１６０ならびにビット書き込み線１６２およびビット読み出し線１６４はそれぞれの行および列内の他の隣接するメモリセルと直列に配置されていることを説明しているが、ワード書き込み線１５８およびワード読み出し線１６０ならびにビット書き込み線１６２およびビット読み出し線１６４は、代わりに、各メモリセル１５２に対して専用にすることができる。
【００２６】
各メモリセル１５２は、データの単一ビットを記憶するように構成されている。具体的には、各メモリセル１５２は、二値論理「１」または二値論理「０」に対応するデジタル状態を記憶するように構成することができる、少なくとも１つのフェーズヒステリシス磁気ジョセフソン接合を含むことができる。デジタル状態は、それぞれのワード書き込み線１５８上に供給されたワード書き込み電流と、それぞれのビット書き込み線１６２上に供給されたビット書き込み電流とに応答して設定することができる。同様に、各メモリセル１５２内に記憶されたそれぞれのデジタル状態は、行１５４のうちの所与の１つを選択するためにそれぞれのワード読み出し線１６０上に供給されるワード読み出し電流と、それぞれのビット読み出し線１６４上に供給されるビット読み出し電流とに基づいて、メモリセル１５２から読み出すことができる。具体的には、各列１５６のビット読み出し線１６４はセンスレジスタ１６６に結合され、このセンスレジスタは、それぞれのビット読み出し線１６４を測定して、データの読み出し動作中に、ワード読み出し電流およびビット読み出し電流に応答して、関連する行１５４の各メモリセル１５２のデジタル状態が二値論理の「１」状態に対応するのかまたは二値論理の「０」状態に対応するのかを判定するように構成される。例として、センスレジスタ１６６は、本明細書で更に詳細に説明するように、ビット読み出し線１６４に関連した電圧または電流を測定することができる。
【００２７】
図５は、本発明の一態様に従う、ＪＭＲＡＭシステム２００の別の例を示す。このＪＭＲＡＭシステム２００は、図４の例におけるＪＭＲＡＭシステム２００と同様に構成することができる。したがって、図５の例の以下の説明において、図４の例への参照がなされる。具体的には、図５の例は、データがＪＭＲＡＭシステム２００から読み出されるデータ読み出し動作を示す。
【００２８】
ＪＭＲＡＭシステム２００は、図５の例において、メモリセル２０２のアレイとして配置されるものとして示されている。具体的には、メモリセル２０２が行２０４内に配置されており、各行２０４はデータＷＯＲＤ  １からＹに対応し、ここでＹは１より大きな整数である。各行２０４はメモリセル２０２の集合を含み、メモリセル２０２は行２０４に渡ってＸ個の列２０６を形成し、ここで、Ｘは１より大きな整数である。図５の例において、示されたメモリセル２０２の各々は、Ｃ１＿１からＣＸ＿Ｙまで、列および行によって指定される。
【００２９】
図５の例において、メモリセルＣ１＿１およびＣＸ＿１に対応するメモリセル２０２が、更に詳細に示されている。具体的には、図４の例におけるメモリセル１５２と同様に、メモリセルＣ１＿１およびＣＸ＿１は第１および第２の変圧器を含み、これらの変圧器は、それぞれ一次巻線Ｌ１＿１およびＬ３＿１ならびにＬ１＿ＸおよびＬ３＿Ｘを含み、かつ、それぞれ二次巻線Ｌ２＿１およびＬ４＿１ならびにＬ２＿ＸおよびＬ４＿Ｘを含む。メモリセルＣ１＿１およびＣＸ＿１の各々は、ジョセフソン接合２１０と２１２の対と並列のＰＨＭＪＪ２０８も含む。メモリセルＣ１＿１およびＣＸ＿１は、図４の例において示したのと同様に、ワード書き込み線およびビット書き込み線も含むことができるが、簡潔にするために、図５の例からは省略されていることが理解されるべきである。
【００３０】
ＪＭＲＡＭシステム２００は、ＷＬＲ１として示され、したがって１番目の行２０４に対応するワード読み出し線２１４も含み、このワード読み出し線は、メモリセルＣＸ＿１およびＣ１＿１のそれぞれの一次巻線Ｌ１＿ＸおよびＬ３＿ＸならびにＬ１＿１およびＬ３＿１を通過する。ＪＭＲＡＭシステム２００は、ＢＬＲＸおよびＢＬＲ0として示され、したがってそれぞれＸ番目の列２０６および１番目の列２０６とに対応する、ビット読み出し線２１６も含む。ビット読み出し線２１６は、ＰＨＭＪＪ２０８に結合するものとして示される。図５の例では、ワード読み出し線ＷＬＲ１ならびにビット読み出し線ＢＬＲＸおよびＢＬＲ１のみが示されているが、ＪＭＲＡＭシステム２００は、各行２０４に対する追加のワード読み出し線２１４と、各列２０６に対する追加のビット読み出し線２１６も含むことが、理解されるべきである。
【００３１】
ワード読み出し線ＷＬＲ１が直流ワード読み出し電流パルスＩＷＲを伝導し、このＩＷＲがメモリセルＣＸ＿１およびＣ１＿１を含む１番目の行２０４を通過し、これにより、読み出しのために１番目の行２０４を選択する。結果として、ワード読み出し電流ＩＷＲが、それぞれの一次巻線Ｌ１＿１およびＬ３＿１ならびにＬ１＿ＸおよびＬ３＿Ｘから、それぞれの二次巻線Ｌ２＿１およびＬ４＿１ならびにＬ２＿ＸおよびＬ４＿Ｘへ直流電流パルスを誘導する。加えて、ビット読み出し線ＢＬＲＸおよびＢＬＲ１がそれぞれビット読み出し電流ＩＢＲ＿ＸおよびＩＢＲ＿１を伝導し、これらの電流が、メモリセルＣＸ＿１およびＣ１＿１を含めて、Ｘ番目の列２０６および１番目の列２０６を通過する。ジョセフソン接合２１０および２１２を通るワード読み出し電流ＩＷＲならびにビット読み出し電流ＩＢＲ＿ＸおよびＩＢＲ＿１の集合電流は、メモリセルＣＸ＿１およびＣ１＿１内で、それぞれセンス電流ＩＳ＿ＸおよびＩＳ＿１として集合的に示されている。
【００３２】
図５の例において、メモリセルＣＸ＿１に関連したＰＨＭＪＪ２０８は、二値論理の「１」状態（’１’）を記憶しているものとして示され、メモリセルＣ１＿１に関連したＰＨＭＪＪ２０８は二値論理の「０」状態（’０’）を記憶しているものとして示されている。メモリセルＣＸ＿１およびＣ１＿１のデジタル状態は、１番目の行２０４の残りのメモリセル２０２と同様に、以前に実行されたデータ書き込み動作において設定することができる。図４の例において上述したのと同様に、ＰＨＭＪＪ２０８は超伝導相を供給することができ、この超伝導相は、ＰＨＭＪＪ２０８が二値論理の「１」状態を記憶するのかまたは二値論理の「０」状態を記憶するのかに依存して、ジョセフソン接合２１０および２１２の臨界電流に影響を及ぼす。したがって、二値論理の「１」状態を記憶することにより、メモリセルＣＸ＿１に関連したＰＨＭＪＪ２０８は、図３の例において示したのと同様に、ジョセフソン接合２１０および２１２を通るセンス電流ＩＳ＿Ｘに加算される超伝導相を供給することができる。しかしながら、二値論理の「０」状態を記憶することにより、メモリセルＣ１＿１に関連したＰＨＭＪＪ２０８はゼロの超伝導相を供給することができ、その結果、図２の例において示したのと同様に、ジョセフソン接合２１０および２１２を流れるセンス電流ＩＳ＿１は、ワード読み出し電流ＩＷＲとビット読み出し電流ＩＢＲ＿１の加算された大きさの一部に基づいている。
【００３３】
メモリセルＣＸ＿１およびＣ１＿１のジョセフソン接合２１０および２１２の臨界電流に対する、それぞれのＰＨＭＪＪ２０８の超伝導相に応答した、センス電流ＩＳ＿ＸおよびＩＳ＿１のそれぞれの大きさに基づいて、メモリセルＣＸ＿１のジョセフソン接合２１０および２１２はトリガーし、メモリセルＣ１＿１のジョセフソン接合２１０および２１２はトリガーしない。データ読み出し動作の間、図４の例におけるセンスレジスタ１６６などのセンスレジスタ（図示せず）は、ビット読み出し線ＢＬＲＸに関連した電圧ＶＸと、ビット読み出し線ＢＬＲ１に関連した電圧Ｖ１とを監視することができる。たとえば、センスレジスタは、差分電圧検出を実行するためなど、電圧ＶＸおよびＶ１を閾値と比較することができる。
【００３４】
トリガー時に、ジョセフソン接合２１０および２１２は、電圧ＶＸが電圧Ｖ１よりも大きな大きさを有することができるように、電圧パルスを供給することができる。したがって、図５の例において、閾値の大きさに対して、より大きな大きさの電圧ＶＸおよびより小さな大きさの電圧Ｖ１は、メモリセルＣＸ＿１が二値論理の「１」状態を記憶し、メモリセルＣ１＿１が二値論理の「０」状態を記憶していることを示すことができる。別の例として、ビット読み出し線ＢＬＲの超伝導性に基づいて、関連したセンスレジスタは、ビット読み出し電流ＩＢＲ＿ＸおよびＩＢＲ＿１の大きさを測定し、それぞれのメモリセルＣＸ＿１およびＣ１＿１のデジタル状態を判定するように構成することができる。図５の例はＸ番目の列２０６および１番目の列２０６に焦点を当てているものの、ビット読み出し電流は、それらの間の全ての列２０６に対して供給することができ、その結果、それぞれのビット読み出し線２１６上の関連する電圧を、同様の方法で監視することができることが、理解されるべきである。したがって、１番目の行２０４に関連したデータワード全体を、データの読み出し動作中に、同時に読み出すことができる。このように、図５の例において説明したように、データ読み出し動作中に、任意の行２０４内のメモリセル２０２を読み出すことができる。
【００３５】
上記で説明した前述の構造的および機能的特徴を考慮して、本発明の様々な態様に従う方法が、図６を参照して、より良く理解されるであろう。説明を簡単にするために、図６の方法は順次に実行されるものとして示され説明されるが、本発明は図示された順序によって限定されるのではなく、幾つかの態様は、本発明に従って、異なる順序で、かつ／または、本明細書に示され記載されるのとは別の態様と同時に、発生し得ることが理解されるべきである。更に、図示された特徴の全てが、本発明の一態様に従う方法を実施するために必要とされるのではないことがありえる。
【００３６】
図６は、ＪＭＲＡＭシステム（たとえば、ＪＭＲＡＭシステム１５０）内のメモリセルを読み出すための方法２５０の例を示す。ステップ２５２において、ワード読み出し電流（たとえば、ワード読み出し電流ＩＷＲ）がワード読み出し線（たとえば、ワード読み出し線ＷＬＲ）上に生成されて、メモリセル（たとえば、メモリセル１５２）のアレイの複数の行（たとえば、行１５４）のうちのそれぞれ１つを選択し、メモリセルの各々が、二値論理の「１」状態および二値論理の「０」状態のうちの１つに対応するデジタル状態を記憶するように構成されたＰＨＭＪＪ（たとえば、ＰＨＭＪＪ１２）を含む。ステップ２５４において、ビット読み出し電流（たとえば、ビット読み出し電流ＩＢＲ）が、メモリセルのアレイの複数の列（たとえば、列１５６）の各々に関連したビット読み出し線（たとえば、ビット読み出し線ＢＬＲ）上に生成される。ステップ２５６において、記憶されたデジタル状態に対応するＰＨＭＪＪによって提供される超伝導相（たとえば、電流Ｉπ）に基づいて、メモリセルアレイの複数の列の各々に関連したビット読み出し電流およびワード読み出し電流に応答して、それぞれのメモリセル中の少なくとも１つのジョセフソン接合（たとえば、ジョセフソン接合１４および１６）がトリガーするかどうかに基づいて、複数の行のそれぞれ１つの中の各メモリセルからデジタル状態が読み出される。
【００３７】
上記で説明されたものは、本発明の例である。当然ながら、本発明を説明するために部品または方法の全ての考えられる組み合わせを記載することは不可能であるが、当業者であれば、多くの更なる組み合わせおよび本発明の置換が可能であることを認識するであろう。したがって、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれる全てのそのような変更、修正、および変形を包含するように意図されている。
【図１】
2016535383.tif 000003
【図２】
2016535383.tif 000004
【図３】
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【図５】
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【図４】
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【図６】
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【手続補正書】
【提出日】平成28年4月28日(2016.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルであって、
書き込み電流に応答して、二値論理の「１」状態に対応する第１の二値論理状態および二値論理の「０」状態に対応する第２の二値論理状態のうちの１つを記憶するように、かつ、記憶されたデジタル状態に基づいて超伝導相を生成するように、構成されるフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）と、
前記ＰＨＭＪＪの超伝導相に基づく臨界電流を有し、かつ、読み出し電流に応答して記憶されたデジタル状態に対応した出力を供給するように構成された少なくとも１つのジョセフソン接合と、を備えるメモリセル。
【請求項２】
前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの一方を記憶するのに応答して超伝導相を生成するように構成され、
前記読み出し電流が、前記ＰＨＭＪＪの超伝導相と結合して前記少なくとも１つのジョセフソン接合をトリガーし、前記メモリセルの出力において第１の大きさを有する電圧を供給し、
前記電圧の第１の大きさが、前記第１および第２の二値論理状態のうちの一方を示す、請求項１に記載のメモリセル。
【請求項３】
前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの他方を記憶するのに応答してゼロ超伝導相を生成するように構成され、
結合された読み出し電流と前記ＰＨＭＪＪの超伝導相が前記少なくとも１つのジョセフソン接合をトリガーせず、その結果、第２の大きさを有する電圧が前記出力において供給され、
前記電圧の第２の大きさが、前記第１および第２の二値論理状態のうちの他方を示す、請求項２に記載のメモリセル。
【請求項４】
前記少なくとも１つのジョセフソン接合がジョセフソン接合の対として配置され、
前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの１つを記憶するのに応答して、前記読み出し電流が振動的な方式でジョセフソン接合の対をトリガーして、前記読み出し電流が供給される間、前記第１の大きさを有する前記電圧を維持する、請求項２に記載のメモリセル。
【請求項５】
少なくとも１つの変圧器を更に備え、
前記少なくとも１つの変圧器は、
少なくとも１つの変圧器の一次巻線から二次巻線へ前記読み出し電流を誘導的に結合し、前記ＰＨＭＪＪおよび前記少なくとも１つのジョセフソン接合へ前記読み出し電流を供給するように構成される、メモリセル。
【請求項６】
前記少なくとも１つのジョセフソン接合が前記少なくとも１つの変圧器の二次巻線と並列に、かつ前記ＰＨＭＪＪと並列にジョセフソン接合の対として配置され、
前記読み出し電流が、第１の読み出し電流であり、
第２の読み出し電流が前記少なくとも１つの変圧器の二次巻線の間で前記メモリセルに供給され、前記第２の読み出し電流が前記少なくとも１つの変圧器を介して誘導された前記第１の読み出し電流および超伝導相と結合して、前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの一方を記憶するのに応答してジョセフソン接合の対をトリガーし、かつ、前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの他方を記憶するのに応答してジョセフソン接合の対をトリガーしない、請求項５に記載のメモリセル。
【請求項７】
請求項１に記載のメモリセルを含むメモリセルのアレイを含むジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムであって、
メモリセルのアレイが行および列に配置され、
前記書き込み電流が、メモリセルのアレイの行に関連したワード書き込み線上に供給されるワード書き込み電流であり、
第２の書き込み電流が、メモリセルのアレイのビット書き込み線上にビット書き込み電流として供給され、
前記読み出し電流が、メモリセルのアレイの行に関連したワード読み出し線上に供給されるワード読み出し電流であり、
第２の読み出し電流が、ビット読み出し線上にビット読み出し電流として供給される、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム。
【請求項８】
前記ワード書き込み線および前記ワード読み出し線が前記アレイの所与の行内の前記メモリセルの各々で共通であり、前記ビット書き込み線および前記ビット読み出し線が前記アレイの所与の列内の前記メモリセルの各々で共通であり、その結果、メモリセルのアレイが、前記アレイの行の各々に関してかつ前記列の各々に関して直列に配置されている、請求項７に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム。
【請求項９】
所与のメモリセルに関連した前記ワード書き込み線および前記ビット書き込み線の各々が前記ＰＨＭＪＪに磁気的に結合されており、
前記ワード書き込み電流が、データ書き込み動作中に行の所与の１つにおける前記メモリセルの各々を通って前記ワード書き込み線上に供給され、
前記ビット書き込み線が、複数のビット書き込み線を含み、
前記複数のビット書き込み線の各々が列のそれぞれ１つに関連しており、それぞれの複数のビット書き込み電流の各々が、行の所与の１つにおける前記メモリセルの各々における二値論理の「１」状態および二値論理の「０」状態のうちの１つの記憶情報に対応する電流方向を有する、請求項７に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム。
【請求項１０】
前記ビット読み出し線が、複数のビット読み出し線を含み、
前記複数のビット読み出し線の各々が、列のそれぞれ１つに関連しており、それぞれの複数のビット読み出し電流の各々が、データの読み出し動作中に供給される前記ワード読み出し電流に応答して選択される行の所与の１つにおけるそれぞれのメモリセルの各々に関連した前記少なくとも１つのジョセフソン接合に供給されて、前記複数のビット読み出し線上の行の所与の１つにおける前記ＰＨＭＪＪの各々の記憶されたデジタル状態の指示を提供する、請求項７に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム。
【請求項１１】
ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム内のメモリセルを読み出すための方法であって、前記方法が、
メモリセルのアレイの複数の行のそれぞれ１つを選択するためにワード読み出し線上にワード読み出し電流を生成するステップであって、前記メモリセルの各々が、二値論理の「１」状態および二値論理の「０」状態のうちの１つに対応するデジタル状態を記憶するように構成されるフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）を含む、前記ワード読み出し電流を生成するステップと、
メモリセルのアレイの複数の列の各々に関連したビット読み出し線上にビット読み出し電流を生成するステップと、
記憶されたデジタル状態に対応する前記ＰＨＭＪＪによって提供される超伝導相に基づいて、メモリセルのアレイの複数の列の各々に関連した前記ビット読み出し電流および前記ワード読み出し電流に応答して、それぞれのメモリセル中の少なくとも１つのジョセフソン接合がトリガーするかどうかに基づいて、複数の行のそれぞれ１つの中の前記メモリセルの各々から前記デジタル状態を読み出すステップと、を備える方法。
【請求項１２】
前記デジタル状態を読み出すステップが、
メモリセルのアレイの複数の列の各々に関連した前記ビット読み出し線の電圧および電流のうちの１つを測定するステップを含み、
複数の行のそれぞれ１つの中の前記メモリセルの少なくとも１つのジョセフソン接合がメモリセルのアレイの複数の列の各々に関連した前記ビット読み出し電流および前記ワード読み出し電流に応答してトリガーしたかどうかを、前記電圧および前記電流のうちの１つの大きさが示している、請求項１１に記載の方法。
【請求項１３】
前記ワード読み出し電流を生成するステップが、
直列の複数の行のそれぞれ１つの中の前記メモリセルの各々における前記ワード読み出し線上に前記ワード読み出し電流を供給するステップを含み、
前記ビット読み出し電流を生成するステップが、
直列の前記複数の列の各々の中の前記メモリセルの各々を通って前記ビット読み出し線上に前記ビット読み出し電流を供給するステップを含む、請求項１１に記載の方法。
【請求項１４】
前記メモリセルの各々から前記状態を読み出すステップが、
前記二値論理の「１」状態および前記二値論理の「０」状態のうちの一方を記憶する前記ＰＨＭＪＪに基づいて、前記ビット読み出し電流および前記ワード読み出し電流に加算される超伝導相を前記ＰＨＭＪＪが提供するのに応答して、前記少なくとも１つのジョセフソン接合をトリガーするステップと、
前記二値論理の「１」状態および前記二値論理の「０」状態のうちの他方を記憶する前記ＰＨＭＪＪに基づいて、前記超伝導相を前記ＰＨＭＪＪが提供しないのに応答して、前記少なくとも１つのジョセフソン接合をトリガーしないステップと、を含む、請求項１１に記載の方法。
【請求項１５】
前記少なくとも１つのジョセフソン接合へ前記ワード読み出し電流を誘導的に供給するように構成される第１の変圧器および第２の変圧器を介して、複数の行のそれぞれ１つの中の前記メモリセルの各々に関連した前記ワード読み出し電流を供給するステップと、
前記ＰＨＭＪＪに記憶されているデジタル状態に基づく超伝導相と、前記ワード読み出し電流と、前記ビット読み出し電流との総和であるセンス電流を生成するステップと、
ジョセフソン接合の対に関連した臨界電流をセンス電流が超過する際に振動的な方式でジョセフソン接合の前記対をトリガーするステップと、を更に備える請求項１１に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
上記で説明されたものは、本発明の例である。当然ながら、本発明を説明するために部品または方法の全ての考えられる組み合わせを記載することは不可能であるが、当業者であれば、多くの更なる組み合わせおよび本発明の置換が可能であることを認識するであろう。したがって、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれる全てのそのような変更、修正、および変形を包含するように意図されている。
以下、上記実施形態から把握できる技術思想を記載する。
（付記１）
ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイであって、
複数のワード書き込み線であって、前記複数のワード書き込み線の各々がデータの書き込み動作中にメモリセルの所与の行を選択するそれぞれのワード書き込み電流を伝導するように構成され、前記メモリセルの各々がフェーズヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）および少なくとも１つのジョセフソン接合を含む、前記複数のワード書き込み線と、
複数のビット書き込み線であって、前記複数のビット書き込み線の各々が、それぞれのビット書き込み電流を伝導して、二値論理の「０」状態および二値論理の「１」状態のうちの１つに対応するデジタル状態を、メモリセルの所与の行の各メモリセルに関連した前記ＰＨＭＪＪへ書き込むように構成され、前記ＰＨＭＪＪが前記複数のワード書き込み線のそれぞれ１つおよび前記複数のビット書き込み線のそれぞれ１つに磁気的に結合されている、前記複数のビット書き込み線と、
複数のワード読み出し線であって、前記複数のワード読み出し線の各々が、データの読み出し動作中にメモリセルの所与の行を選択するそれぞれのワード読み出し電流を伝導するように構成される、前記複数のワード読み出し線と、
複数のビット読み出し線であって、前記複数のビット読み出し線の各々が、所与の列の中の前記メモリセルの各々を通ってそれぞれのビット読み出し電流を伝導するように構成され、前記少なくとも１つのジョセフソン接合が、前記ワード読み出し電流と、前記ビット読み出し電流と、記憶されたデジタル状態に対応する前記ＰＨＭＪＪによって供給される超伝導相とに応答して、前記データの読み出し動作中に記憶されたデジタル状態の指示を提供する、前記複数のビット読み出し線と、を備えるジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
（付記２）
前記それぞれのビット読み出し電流および前記それぞれのワード読み出し電流が、前記少なくとも１つのジョセフソン接合をトリガーし、二値論理の「１」状態を記憶する前記ＰＨＭＪＪに基づいて出力電圧を供給するように構成される、付記１に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
（付記３）
選択されたメモリセル内の前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの一方を記憶するのに応答して前記超伝導相を生成するように構成され、
前記メモリセルの所与の１つの前記ワード読み出し電流と前記ビット読み出し電流が、前記ＰＨＭＪＪの超伝導相と結合して選択されたメモリセルの前記少なくとも１つのジョセフソン接合をトリガーして、前記ビット読み出し電流が供給される関連したビット読み出し線上に第１の大きさを有する電圧を供給し、
前記電圧の第１の大きさが、前記第１および第２の二値論理状態のうちの１つを示す、付記１に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
（付記４）
選択されたメモリセル内の前記ＰＨＭＪＪが、前記第１および第２の二値論理状態の他方を記憶するのに応答して、前記超伝導相を生成しないように構成され、
前記メモリセルの所与の１つの結合されたワード読み出し電流とビット読み出し電流が選択されたメモリセルの前記少なくとも１つのジョセフソン接合をトリガーせず、その結果、第２の大きさを有する電圧が前記ビット読み出し電流が供給される関連したビット読み出し線上に供給され、前記電圧の第２の大きさが前記第１および第２の二値論理状態のうちの他方を示す、付記３に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
（付記５）
前記少なくとも１つのジョセフソン接合がジョセフソン接合の対として配置され、前記ＰＨＭＪＪが前記第１および第２の二値論理状態のうちの１つを記憶するのに応答して、前記ビット読み出し電流および前記ワード読み出し電流が振動的な方式でジョセフソン接合の前記対をトリガーし、前記ワード読み出し電流および前記ビット読み出し電流が供給されている間、前記第１の大きさを有する前記電圧を維持する、付記３に記載のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイ。
【国際調査報告】
2016535383.tif 000009
2016535383.tif 000010
2016535383.tif 000011