(57)【要約】  本発明は、各々が光束を受け取り、電気信号をアナログの形で送達するように適合された、K行L列のアレイ(K×L)を形成する複数のフォトサイトと、少なくとも1つのアナログデジタル変換器とを備える画像センサであって、少なくとも、前記フォトサイトが、隣接するn個の列と、隣接するn'個の行とに属する、n×n'のフォトサイトブロックのアナログ重み付けによる第1の調節を有する、第1の組の積分回路と、前記フォトサイトが、隣接するm個の列と、隣接するm'個の行とに属する、m×m'のフォトサイトブロックのアナログ重み付けによる第2の調節を有する、第2の組の積分回路とをさらに備え、アレイの第1の組の列の隣接するn個の列が、第1の組のn×n'個の積分回路に接続され、アレイの第2の組の列の隣接するm個の列が、第2の組のm×m'個の積分回路に接続され、第1の組のn個の列が、第2の組のm個の列と交互に配置されて前記フォトサイトのアレイを形成している、画像センサに関する。
2016523474.tif 000002
【特許請求の範囲】
【請求項１】
各々のフォトサイトが光束を受け取りかつ電気信号をアナログの形で送達するように適合された、K行L列のアレイ(K×L)を形成する複数のフォトサイトと、少なくとも1つのアナログデジタル変換器とを備える画像センサデバイスであって、少なくとも、
-  フォトサイトが、隣接するn個の列と、隣接するn'個の行とに属する、n×n'のフォトサイトブロックのアナログ重み付けによる第1の調節を有する、第1の組の積分回路と、
-  フォトサイトが、隣接するm個の列と、隣接するm'個の行とに属する、m×m'のフォトサイトブロックのアナログ重み付けによる第2の調節を有する、第2の組の積分回路と
をさらに備え、
前記アレイの第1の組の列の隣接するn個の列が、前記第1の組のn×n'個の積分回路に接続され、
前記アレイの第2の組の列の隣接するm個の列が、前記第2の組のm×m'個の積分回路に接続され、
前記第1の組のn個の列が、前記第2の組のm個の列と交互に配置されて前記フォトサイトのアレイを形成している、画像センサデバイス。
【請求項２】
前記第1の組の積分回路が、前記アレイの第1の端縁部に前記列の底部で取り付けられ、前記第2の組の積分回路が、前記アレイの、前記第1の端縁部とは反対側の第2の端縁部に前記列の頂部で取り付けられる、請求項1に記載のデバイス。
【請求項３】
前記第1の組および前記第2の組の各々において、
-  前記n×n'のフォトサイトブロック、および前記m×m'のフォトサイトブロックによってそれぞれ送達されたアナログ信号の平均に対応するアナログ信号を送達するのに適した演算手段と、
-  各フォトサイトからのアナログ信号を、前記フォトサイトが属するブロックの平均信号によって重み付けるための少なくとも1つの調節手段と
を備える、請求項1または2に記載のデバイス。
【請求項４】
同時に読み取られるフォトサイトと少なくとも同数の調節手段と、同時に読み取られるフォトサイトと少なくとも同数の変換器とを備える、請求項3に記載のデバイス。
【請求項５】
同時に読み取られるフォトサイトよりも少数の調節手段と、同時に読み取られるフォトサイトよりも少数の変換器とを備える、請求項3に記載のデバイス。
【請求項６】
フォトサイトアレイ全体について単一の調節手段と、単一の変換器とを備える、請求項5に記載のデバイス。
【請求項７】
前記積分回路の組が、前記アレイの両側で対称にある、請求項1から6のいずれか一項に記載のデバイス。
【請求項８】
前記第1の組の積分回路と、前記第2の組の積分回路とが、同期して動作する、請求項1から7のいずれか一項に記載のデバイス。
【請求項９】
n=m=n'=m'=2である、請求項1から8のいずれか一項に記載のデバイス。
【請求項１０】
前記積分回路の組が、固定パターンノイズを補償するための少なくとも1つの手段をさらに備える、請求項1から9のいずれか一項に記載のデバイス。
【請求項１１】
前記積分回路が、アナログ信号をサンプルホールドするための少なくとも1つの手段を備える、請求項1から10のいずれか一項に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像センサデバイスに関する。
【背景技術】
【０００２】
画像センサデバイスとは、実物体のビューを取得することを可能とするいかなるデバイスも意味することを理解されたい。たとえば、画像センサデバイスは、カメラ、ビデオカメラ、カメラ付き携帯電話器などでよい。
【０００３】
画像を取得するデジタルデバイスでは、露光すると電流(または電圧)を生成するフォトサイト(本明細書では「画素」とも呼ぶ)のアレイが使用され、生成された電流(または電圧)は、次いでアナログデジタル変換器によってデジタル値に変換される。フォトサイトは、たとえば、フォトダイオード、トランジスタ、ダイオード、コンデンサ、抵抗器などを含むことができる。
【０００４】
画像に含まれる情報が進行する経路は、光ビームがデバイスに入射し、そこからアナログまたはデジタル処理部の方へと進み、その後画像のデジタルデータ記憶部に達すると考えられる。したがって、本デバイスでは、光データを受け取り、その後データが電子的に処理される。
【０００５】
取得すべきシーンの光量に合わせてフォトサイトの感度を調整するために、センサ全体にわたって光積分時間を調整する。
【０００６】
しかし、大半のシーンは、明領域と暗領域とを含み、全体のセンサ感度がシーンの平均的明度に基づいて設定される場合、これらの領域は正しく描画されなくなる。画像描画性を改善するために、画像のダイナミックレンジをたとえば8ビットから16ビットまで増大させることによって、画像内でより多数の様々な輝度レベルを符号化することが可能となる。
【０００７】
しかし、この方法では、高精度の変換器と、大型のデジタルフォーマットファイルとが必要となるので、複雑となる。この方法ではまた、かなりの演算資源およびメモリ資源が必要となる。
【０００８】
シーンの画像を可視スペクトルで取得するには、カメラおよびビデオカメラの感度を事前に規定された条件(そのようなデバイスでは「デジタルISO」と呼ばれる)に調整する。しかし、シーンには、明度が非常に異なる領域が含まれることが多い。この場合、選択された設定によっては、明るく照らされた領域は飽和して白く見え、かつ/または薄暗く照らされた領域は黒く見えることがある。
【０００９】
ダイナミックレンジが、ある領域と別の領域とで大きく変動するシーンの描画性を改善するために、通常は、いくつかの画像が、低ダイナミックレンジ(典型的には8〜10ビット)で様々な露光率を用いて取得され、次いでこれらを合成して高ダイナミックレンジ画像(32ビット)を得る。
【００１０】
次いで、この高ダイナミック画像を表示形式(8ビット)に符号化するために、トーンマッピング操作を行うことが好ましい。したがって、この技術には、演算手段だけでなくメモリが必要となり、取得シーン間で動きがある場合には問題が生じる。
【００１１】
高ダイナミックレンジセンサ(最大14ビット)も使用することができるが、このセンサ用のアナログデジタル変換器は高価であり、トーンマッピング処理を必ず行わなければならない。
【００１２】
局所露光条件に従ったオンザフライ(on the fly)でのトーンマッピング処理を可能とする局所適応が提案されてきている。特に、適応的かつ局所的なアナログゲイン制御が提案されてきている。この制御は、たとえばフォトサイトから受信された信号を、局所エリア内のフォトサイトから受信された信号に対応する平均によって重み付けることによって実現される。次いで、局所調節ステップを実行してから、定量化を行う。したがって、この調節は、連続した信号に対して実施され、定量化によるいかなる情報消失も伴わない。そのような解決策を用いると、特に、通常は高度のノイズを有する暗領域の高度な細部でも満足な結果が得られた。
【００１３】
しかし、そのような制御には、調節計算を実施するためのアナログ構成要素を組み込む必要がある。
【００１４】
物理的には、従来から、所与の時点で読み取られるフォトサイト値ごとに、積分回路が設けられている。フォトサイトと同数の積分回路を設ける必要を回避するために、すべての列について、フォトサイト値の行ごとに順次読取りが実施される。したがって、積分回路は、列と同数だけある。たとえば、K行L列のフォトサイトアレイでは、まず第1の行のL個の値を読み取り、次いで第2の行のL個の値を読み取る、といった具合となる。したがって、積分回路の数をL個まで減少させることが可能である。
【００１５】
特に、局所領域に対応する平均値をアナログ計算するには、この局所領域の全フォトサイト値を同時に有することが必要となる。したがって、列数と同数の積分回路を有することは可能でなくなる。たとえば、4個のフォトサイトの正方形について、フォトサイト値を同時に有するには、4個の積分回路、すなわち第1の行に2個、第2の行に2個の積分回路が必要となる。フォトサイトアレイのスケールでは、通常のセンサよりも2倍の積分回路が必要となる。
【００１６】
したがって、設計図(「レイアウト」)にこれらの追加の構成要素のための場所をさらに設ける必要がある。
【００１７】
これらの追加の構成要素のための空間を見つけ出すために、これらの構成要素をフォトサイトアレイ自体の中に含めることが提案されてきている。たとえば、フォトサイトアレイの「ブラインド(blind)」フォトサイトにわたって局所平均を計算することが提案されてきている。調節手段がフォトサイトアレイに直接含まれる他の実装形態も、提案されてきている。
【００１８】
しかし、このフォトサイトアレイの設計は、特に取得画像の解像度に関して極めて特殊であり、最適化されている。したがって、調節すべき各領域について、ブラインドフォトサイトまたは調節手段をセンサ上に直接配置することは、非常に複雑であり、費用がかかる。
【００１９】
さらに、ブラインドフォトサイトまたは調節手段を追加することによって、フォトサイトのフィルファクタ(フォトサイトの感光表面積と、フォトサイトの全表面積との比率)が低減する。この低減によって、フォトサイトの電気光学性能が低下する結果となり、したがってセンサの全体的な性能に影響が及ぼされる。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明は、上記状況を改善するものである。
【課題を解決するための手段】
【００２１】
この目的で、本発明は、局所調節に必要となる追加の構成要素が、フォトサイトアレイの周辺に交互に配置されるセンサアーキテクチャを提案する。
【００２２】
したがって、本発明は、各々が光束を受け取り、電気信号をアナログの形で送達するように適合された、K行L列のアレイ(K×L)を形成する複数のフォトサイトと、少なくとも1つのアナログデジタル変換器とを備える画像センサデバイスであって、少なくとも、
-  フォトサイトが、隣接するn個の列と、隣接するn'個の行とに属する、n×n'のフォトサイトブロックのアナログ重み付けによる第1の調節を有する、第1の組の積分回路と、
-  フォトサイトが、隣接するm個の列と、隣接するm'個の行とに属する、m×m'のフォトサイトブロックのアナログ重み付けによる第2の調節を有する、第2の組の積分回路と
をさらに備え、
アレイの第1の組の列の隣接するn個の列が、第1の組のn×n'個の積分回路に接続され、
アレイの第2の組の列の隣接するm個の列が、第2の組のm×m'個の積分回路に接続され、
第1の組のn個の列が、第2の組のm個の列と交互に配置されてフォトサイトのアレイを形成している、画像センサデバイスに関する。
【００２３】
したがって、調節は、積分回路で実行される。したがって、フォトサイトのアレイのアーキテクチャは変わらない。したがって、大量生産され、標準センサとして従来使用されているフォトサイトアレイを直接使用することが可能である。したがって、設計費用が削減される。局所アナログ調節は、フォトサイトアレイの他の通常の考慮事項(たとえば解像度、フィルファクタなど)と干渉することはない。さらに、従来の積分回路(たとえば従来の幅の積分回路)を使用することが可能である。
【００２４】
本明細書では、追加のアナログ構成要素は、フォトサイトアレイの積分回路に付随させる。したがって、積分回路の数が増加する。これらの積分回路は、アレイの下流、かつデジタルアナログ変換部の上流に配置する。
【００２５】
しかし、2組の積分回路に接続される列の組を交互に配置することによって、積分回路数が増加する影響が抑えられる。
【００２６】
一方で、積分回路の分離によって、デバイスの設計が簡単になる。したがって、これらの積分回路を物理的に分離することが可能である。そのような分離によって、フォトサイトアレイの周辺のアーキテクチャ設計が簡単になる。非限定的な一例では、2組の積分回路を互いに重ねて配置する。別の例では、一方の組をアレイの下に配置し、他方の組をアレイに隣接させる。別の例では、フォトサイトアレイの各側に1つずつ回路を配置する。
【００２７】
他方で、列の組を交互にした配置によって、積分回路の分離がデバイスの動作に与える影響が軽減される。アレイと積分回路との間の距離は、有利には列の組を交互にした配置によって低減する。実際に、この構成では、積分回路を、接続させる列にごく近接して配置しやすくなる。さらに、この配置によって導入される規則性によって、従来の画像センサと同様の時間管理が可能となる。積分回路の各組が各行に接続されているので、順次読取りも可能なままとなる。
【００２８】
一実施形態では、第1の組の積分回路が、アレイの第1の端縁部に列の底部で取り付けられ、第2の組の積分回路が、アレイの、第1の縁部とは反対側の第2の端縁部に列の頂部で取り付けられる。
【００２９】
したがって、積分回路は、有利にはフォトサイトアレイの両側に分散配置される。この分散配置によって、積分回路に2倍広いスペースが使えることになる。したがって、積分回路の各組は、局所アナログ調節なしで、従来のセンサに通常使用される積分回路に部分的に対応することができる。典型的には、これらの積分回路に設けられる列増幅器は、従来使用されているものと同一のものでよい。それらの配置もやはり、従来提案されるものと同様のものでよい。したがって、センサ設計が大幅に簡単になる。典型的には、KとLは、偶数の整数である。
【００３０】
さらに、より小型寸法の構成要素を設ける必要がない。そのような小型寸法の構成要素は、高価であり、歪みを生じるおそれがある。特に、フォトサイトアレイから受信されたデータを処理するために使用される列増幅器は、従来から使用されているものでよい。
【００３１】
「列の底部」とは、フォトサイトアレイを上から見たときの、アレイの下の領域を意味すると理解されたい。この表現は、たとえば図2、図3A、図3B、および図3Cにあてはまる。「列の頂部」という用語は、フォトサイトアレイを上から見たときの、アレイの上の領域を意味すると理解されたい。
【００３２】
一実施形態では、2組の積分回路は、
-  n×n'のフォトサイトブロック、およびm×m'のフォトサイトブロックによってそれぞれ送達されたアナログ信号の平均に対応するアナログ信号を送達するのに適した演算手段と、
-  各フォトサイトからのアナログ信号を、フォトサイトが属するブロックの平均信号によって重み付けるための少なくとも1つの調節手段と
を備える。
【００３３】
したがって、調節は、積分回路で実行される。フォトサイトアレイのアーキテクチャは、変わらない。
【００３４】
一実施形態では、本デバイスは、同時に読み取られるフォトサイトと少なくとも同数の調節手段と、同時に読み取られるフォトサイトと少なくとも同数の変換器とを備える。
【００３５】
局所領域に対応する平均値をアナログ計算するには、この局所領域のすべてのフォトサイト値を同時に有する必要がある。典型的には、これらの局所領域は、フォトサイトのブロックに対応する。したがって「同時に読み取られるフォトサイト」という用語は、(典型的には各クロックパルスで)ともに読み取られるすべてのブロックに備わるすべてのフォトサイトを意味すると理解されたい。たとえば、4個のフォトサイト(n=n'=m=m'=4)の正方形ブロックでは、ブロックの第1の行全体が読み取られる。各ブロックが2行のフォトサイトを備えるので、ブロックのこの第1の行は、アレイのフォトサイトの最初の2つの行に対応する。
【００３６】
フォトサイトアレイは、数百万個の画素を備えることができる。したがって、調節手段、および変換器は、同時に読み取られたすべてのフォトサイトによって読み取られたすべての値を同時に管理しなければならない。同時に読み取られるフォトサイトにつき1個の調節手段と、1個の変換器とが存在することによって、同時に実施すべき動作の数を分割することが可能になる。実質的に、フォトサイトに必要となるすべての動作は、調節手段および変換器によって処理される。したがって、フォトサイトアレイから受信されたデータの処理速度は、有利には加速する。そのような構成は、たとえば、ビデオ記録デバイス、特に高キャプチャレートが求められる記録デバイスに使用されるセンサに適している。
【００３７】
さらに、大量のデータを同時に処理することができる構成要素は、非常に高価である。したがって、非常に高価な構成要素を数個設けるよりも、安価な構成要素を多数個設ける方が、より経済的となり得る。
【００３８】
一変形形態では、本デバイスは、同時に読み取られるフォトサイトよりも少数の調節手段と、同時に読み取られるフォトサイトよりも少数の変換器とを備える。
【００３９】
多数の調節手段と、変換器とによって、処理速度を加速することが可能となる。しかし、これらの構成要素の各々によって、フォトサイトアレイによって受信された信号に歪みが生じる。したがって、これらの構成要素が掛け合わさると、アレイから受信された信号に劣化作用が生じる。したがって、有利には、選択されたデバイス用途に従って、処理速度(より多数の構成要素)と、構成要素価格と、受信信号品質(より少数の構成要素)との間で折合いが付けられる。
【００４０】
一変形形態では、本デバイスは、フォトサイト全体について単一の調節手段と、フォトサイト全体について単一の変換器とを備える。この場合、信号は、ごくわずかな歪みしか受けない。
【００４１】
そのような構成は、たとえば、少数のフォトサイトまたは低速度の読取りが関与し得る航空宇宙分野に適している。したがって、調節手段および変換手段は、高品質の処理を実現しながらも、妥当な速度でデータを処理することが可能である。
【００４２】
一実施形態では、積分回路の組は、アレイの両側で対称にある。したがって、本デバイスの設計は、有利には簡単になる。さらに、本デバイスの生産に伴う費用が削減される。たとえば、アレイ列の底部に位置する部分の設計は、アレイ列の頂部のものを単に再利用することができる。さらに、同じ生産ラインを用いて、列の頂部に位置する部分と、底部に位置する部分とを作製することができる。
【００４３】
一実施形態では、第1の組の積分回路と、第2の組の積分回路とは、同期して動作する。したがって、有利には時間管理が簡単になる。したがって、フォトサイトから受信され、次いで第1の組、および第2の組について処理(調節、変換など)されたデータは、変換器の下流にあるセンサのデジタル手段によって解釈されるように直接まとめて収集される。想定され得る時間差を扱うための構成要素を追加する必要がない。さらに、本デバイスの時間特性は、有利には、局所アナログ調節を有しない従来のセンサの時間特性と同様である。したがって、そのようなデバイスの集積は、製造業者に明白である。
【００４４】
一実施形態では、n=m=n'=m'=2である。したがって、そのような調節を実行するための調節精度と、実施すべきアーキテクチャの複雑さとの間で折合いがうまく付くことになる。
【００４５】
一実施形態では、積分回路の組は、固定パターンノイズ(FPN: fixed pattern noise)を補償するための少なくとも1つの手段をさらに含む。したがって、有利には固定パターンノイズの発生が低減する。
【００４６】
そのような補償手段は、有利には平均計算手段の上流に配置することができる。次いで、この補償は、平均に適用され、より精度の高い調節が可能となる。
【００４７】
一実施形態では、積分回路は、アナログ信号をサンプルホールドするための少なくとも1つの手段を備える。調節手段は、たとえばアナログ除算器を備えることができるので、そのような調節手段に一定のアナログ信号を供給すると有利である。
【００４８】
したがって、本発明の画像センサデバイスは、以下の理由で画像取得装置(たとえばデジタルカメラ、デジタルビデオカメラなど)に容易に組み込むことができる。
-  フォトサイトは、元のフォトサイトと同一のままである。従来のフォトサイトアレイを、本デバイスに直接使用することができる。
-  列増幅器は、従来から使用されているものと同一のままである。
-  実施される処理、および提案されるアーキテクチャは、読取り速度に影響を及ぼさない。1秒当たりのフレーム数(「フレーム率」)は、従来のセンサのもののままである。
-  実施される処理、および提案されるアーキテクチャは、撮像素子(imager)の時間的動作に影響を及ぼさない。撮像素子は、完全に従来のままであり、フォト生成されたデータの読取りは、通常の形で行われる。
-  固定パターンノイズの補償についても同じことが言える。
-  色を再構築するために適用される画像処理に対する影響もなく、標準のセンサの場合と同様のままとなる。しかし、ノイズがより少なく、画像の見た目がすでに良好であるので、最終画像の再構築は簡単になり、したがってその見た目を改善するためのアルゴリズム(ノイズ減少、ガンマ関数など)が簡単になる。
【００４９】
本発明の他の特徴および利点は、例示的な例によって示す以下の説明を読み、添付の図面を検討すれば明白となるであろう。
【図面の簡単な説明】
【００５０】
【図１Ａ】光電流PHCを生成するフォトサイトPXLから、デジタル電圧値VNに至るシーケンスを示す、信号処理の概要図である。
【図１Ｂ】従来の処理を用いた、画素アレイK×Lおよびその周辺部を示す図である。
【図２】本発明による処理を用いた、画素アレイK×Lおよびその周辺部を示す図である。
【図３Ａ】一実施形態における、本発明によるデバイスの詳細を示す図である。
【図３Ｂ】一実施形態における、本発明によるデバイスの詳細を示す図である。
【図３Ｃ】一実施形態における、本発明によるデバイスの詳細を示す図である。
【図４Ａ】一実施形態における、本発明に従って分散配置された画素アレイK×Lを示す図である。
【図４Ｂ】一実施形態における、本発明に従って分散配置された画素アレイK×Lを示す図である。
【図４Ｃ】一実施形態における、本発明に従って分散配置された画素アレイK×Lを示す図である。
【図４Ｄ】一実施形態における、本発明に従って分散配置された画素アレイK×Lを示す図である。
【発明を実施するための形態】
【００５１】
図1Aに示す一実施形態では、従来のセンサは、複数のフォトサイト(k,l)を備え、kは1からKの範囲にわたり、lは1からLの範囲にわたる。典型的にはK=Lであり、KとLは偶数値である。各フォトサイトPXLは、アナログ電圧VAを送達するために、光エネルギーPHを光電流PHCに変換する。列増幅器ACは、様々なフォトサイトからすべてのアナログ電圧を収集するためのサンプルホールド機能を備え、結果として生じる電圧が、マルチプレクサ型機能を介してアナログデジタル変換器ADCに印加され、デジタル電圧VNが供給されることになる。図1Bを参照すると、フォトサイトアレイ(PXL ARRとして示し、以下では「センサ」とも呼ぶ)はしたがって、列復号器DEC1と、行復号器DEC2とに従来通りに接続されている。アレイからの信号は、増幅され(AMP)、デジタル電圧VNに変換される。
【００５２】
次に、図2を参照すると、本発明による方法の適用が示され、センサPXL ARRは、1組の隣接するN個の画素の応答Vを(電圧または電流で)測定するための手段を装備している。この応答を用いて、シーンの局所明度を推定する。特に、フォトサイト、または一群の隣接するN個のフォトサイトのダイナミックレンジに適合させるように、局所輝度に対応するパラメータX0を測定する。この輝度は、フォトサイトまたは「画素」からの信号の平均(たとえば、単純平均、または有利には重み付けられた平均)によって推定することができる。
【００５３】
次いで、適応型非線形関数F(X,X0)を用いてフォトサイトの感度を調節し、その非線形性の形状(その局所「勾配」)は、前記平均パラメータX0に依存し、ここでXはこのフォトサイトからの電圧である。この調節は、たとえばアナログデジタル変換ADCの前にアナログ式に行うことができる。
【００５４】
したがって、一実施形態では、本発明の一実装形態として、(大量生産された)標準のCMOS撮像素子などの従来のセンサを用い、この標準のCMOS撮像素子は、通常は以下の5つの別個の部品、すなわち、
-  各々が1個のフォトダイオードと、3〜5個のMOSトランジスタとを備える画素アレイPIX ARRであり、これらの画素構造体は、フォトダイオードで生成された電流を電圧に変換することができ、最も複雑な構造体では、画素自体の内部で画像をメモリに記憶することが可能となる(「グローバルシャッタ」技術として知られる)、画素アレイPIX ARRと、
-  第1の組の画素列の底部と、第2の組の画素列の頂部とにそれぞれ配置された2行の列増幅器AMPであり、これらの増幅器は、各画素から生成された電圧値を成形し、製造時のばらつきによって生じる電圧変動(固定パターンノイズまたは「FPN」)を排除し、電圧値を転送する役割を担う、2行のAMPと、
-  たとえば関数F(X,X0)を備える、フォトサイト感度調節モジュールと、
-  アナログデジタル変換器ADCと、
-  アレイの全画素の読取りシーケンスを規定する、行DEC1および列DEC2のためのデジタル復号器と
からなる。
【００５５】
以下で示すように、従来センサの一般的な物理的アーキテクチャを保持しながらも、センサへの入力のダイナミックレンジの増大と、平均照明条件に対する適合との両方が有利には改善される。
【００５６】
次に、図3Aを参照しながら、一実施形態について説明する。本実施形態では、n=n'=m=m'=2である。図3Aに示す画像センサデバイスは、
-  各々がインデックスk、lを有し、kは画素行であり、lは画素列である、画素アレイPIX ARRと、
-  アレイの片側に1つずつ配置され、第1の組の画素列、および第2の組の画素列にそれぞれ接続された2行の列増幅器AMPと
を備える。2行のAMPの各々は、画素データXk even,αを受信するL個の列増幅器ACと、画素データXk odd,αを受信するL個の列増幅器ACとを備え、ここで
【００５７】
【数１】
2016523474.tif 000003
【００５８】
として、
【００５９】
【数２】
2016523474.tif 000004
【００６０】
である。
【００６１】
「k偶数」という用語は、[0,K]の範囲内のすべての偶数の整数kを意味し、「k奇数」という用語は、[0,K]の範囲内のすべての奇数の整数kを意味すると理解されたい。図3Aに示す画像センサデバイスは、
-  列増幅器を順次読み取るための2つのモジュールREAD ACと、
-  第1の組の列の2×2のフォトサイトブロックと、第2の組の列の2×2のフォトサイトブロックとによってそれぞれ送達される、アナログ信号の平均X0ブロックに対応するアナログ信号を供給するのに適した演算手段GEN X0と、
-  平均を順次読み取るための2つのモジュールREAD X0と、
-  各フォトサイトからのアナログ信号Xk,lを、前記フォトサイトが属するブロックの平均信号X0blockによって重み付けるための調節手段REGULと、
-  デジタル信号VNを出力として供給するアナログデジタル変換器ADCと
をさらに備える。
【００６２】
機能としては、奇数行と、偶数行とが同時に選択され、それらのデータが、4つのブロックの群として、底部列増幅器と頂部列増幅器とに交互に送信される。このデータ転送は並行して行われるので、列増幅器の読取りブロックを単に正しく順序付けるだけで、アナログデジタル変換器ADCへのデータ転送速度を(従来動作と比較して)維持することができる。
【００６３】
各ブロックの平均X0blockは、データが列増幅器に読み込まれた直後に計算される。これらの平均値は、調節ブロックの計算が正しい時点で実施されるように、アレイのデータと同期させて読み込まれる。
【００６４】
本実施形態では、単一の調節手段によって、フォトサイトからの信号の重み付けを行う。同様に、単一の変換器しか使用されない。そのような構成は、フォトサイトの個数が比較的少数(たとえば640×480フォトサイト)のアレイが特に対象となる。各構成要素(調節器および/または変換器)は、多数のフォトサイトデータを同時に処理しなければならない。処理速度の低下、またはコストの増大を回避するには、それだけに限られるものではないが、比較的少数のフォトサイトを有するセンサを用いたそのような構成を使用すると有利である。
【００６５】
図3Aに示す設計は、高い規則性を示し、このことは、実際のスケールの回路レイアウトでもそうなる。このため、センサの設計時間が最適化される。
【００６６】
次に、図3Bを参照しながら、本実施形態の一変形形態について説明する。本変形形態では、n=n'=m=m'=2である。本変形形態では、フォトサイト信号は連続して処理され、デジタル信号に変換された後、順次読み取られる。
【００６７】
まず、デジタルモジュールDEC2がアクティブにすべき行を順次選択する。たとえば、フォトサイトの2行に対応する複数のスイッチ(ここでは2行の画素の1ブロック列に対応するL×2個のフォトサイトを同時に読み取る)を同一時間tでトリガすることができる。アレイPXL ARRのフォトサイトからの信号Xがまず、1行の列増幅器AMPに備わる列増幅器で処理され、次いで演算手段GEN X0によって、フォトサイトブロック(ここではn=n'=m=m'=2)からの4つの信号から平均値X0が生成される。次に、フォトサイト信号Xと、対応する平均値X0とが、複数の調節手段4×REGULに送信される。その後、信号Xの調節が可変関数F(X,X0)を用いて実施される。例示的な一実施形態では、この関数は、
【００６８】
【数３】
2016523474.tif 000005
【００６９】
である。別の実施形態では、この関数は、適応型非線形関数である。次いで、調節された信号が変換器ADCによってデジタル形式に変換される。最後に、画像全体を再構築するために、これらのデジタル信号が順次読み取られる。
【００７０】
本変形形態では、同時に読み取られるフォトサイトと同数の変換器がある。すべてのフォトサイト用に単一の変換器ADCしかない場合には、許容可能な処理速度を維持することが難しくなる場合がある。実際に、フォトサイトが多数あるセンサでは、変換器ADCは、1秒当たりに所望のフレーム数を収めるために、大量のデータを非常に高速に処理しなければならない。したがって、フォトサイト数が増加しても、処理速度が維持されるように、より多数の変換器ADCを設けると有利となり得る。したがって、そのような構成はまた、多数のフォトサイト(たとえば2,826メガピクセル)を有するアレイでも、変換器はやはりそれらのフォトサイトを同時に管理するだけでよいので、そうしたアレイに適している(しかし、変換器の数は大幅に増加する)。同時に読み取られるフォトサイトにつき1つの変換器ADCを設けることが可能であり、すなわちフォトサイトの2倍の変換器ADCを設けることを意味する。
【００７１】
次に、図3Cを参照しながら、本実施形態の一変形形態について説明する。本変形形態では、n=n'=m=m'=2である。本変形形態では、フォトサイトの寸法が非常に小さく、増幅器AMPが2つ画素の幅全体にまたがって描かれている。この場合、列の底部と、列の頂部とに2行の増幅器AMPを設けなければならない。本変形形態では、アレイで同時に読み取られるフォトサイトと同数の変換器ADCが使用される。
【００７２】
したがって、有利であるがそれだけに限られないが、処理速度(より多数の構成要素)と、構成要素価格と、受信信号品質(より少数の構成要素)との間で折合いが付けられる。
【００７３】
次に、図4Aを参照しながら、一実施形態について説明する。この図は、フォトサイトアレイPXL ARRを示し、フォトサイトブロックの実施可能な一構成を例示している。
【００７４】
本実施形態では、n=n'=m=m'=2である。したがって、各ブロックは、正方形を成す4つの隣接するフォトサイトを備える。データを受信すると、全ブロック行のフォトサイトが同時に読み取られる。ここでは、ブロック行は、K×2個のフォトサイトを含む。フォトサイト信号は、このフォトサイトブロックのフォトサイト信号の平均によって重み付けられる。したがって、一フォトサイトの感度は、その近傍の3個のフォトサイトが受信した信号によって変調される。
【００７５】
そのような構成によって、少なくとも2つの利点が得られる。第1に、同時に読み取られるフォトサイトの数が減少する。平均は、4個のフォトサイトが隣接するブロックから計算されるので、2行のフォトサイト行しか同時に読み取られない。第2に、そのような構成によって、フォトサイトアレイの下流に位置する積分回路に対称性を持たせることが可能となる。第1の組の積分回路が、第1の組の列に接続され、第2の組の積分回路が、第2の組の列に接続されていることを想起されたい。この場合、n=m、かつn'=m'であり、したがって2組の列は同一である。しかし、積分回路は同一の組の列に接続されている。したがって、2組の積分回路間で対称性をもたらすことが可能である。
【００７６】
図4Bを参照した一変形形態では、n=n'=2、m=4、かつm'=2である。したがって、ここでは第1の組の列のブロックと、第2の組の列のブロックとは異なる。しかし、同時に読み取られるフォトサイトの数は、同じままである。このことにより、デバイス設計の時間的側面が管理しやすくなる。第1の組の列のブロックと、第2の組の列のブロックとの差によって、フォトサイトから受信される信号に適用される処理に不規則性が導入される。そのような不規則性により、アーチファクトの出現が制限されるため、処理を改善することができる。センサによっては、その周期性のため、画像のデジタル再構築中にノイズが発生することがある。そのような不規則性の導入によって、再構築画像の品質を向上させることが可能になる。
【００７７】
図4Cを参照した別の実施形態では、n=n'=4、かつm=m'=2である。したがって、ここでは第1の組の列のブロックと、第2の組の列のブロックとは異なる。さらに、そのようなアーキテクチャにおける時間管理には、特殊な設計が必要となる。たとえば、第1の組のブロック(n×n'ブロック)1個について、第2の組の列のブロック(m×m'ブロック)が2個処理されるように配置することができる。そのようなアーキテクチャによって、有意な不規則性が導入され、したがってアーチファクトの出現がさらに制限される。
【００７８】
図4Dを参照した別の実施形態では、n=n'=m=m'=4である。したがって、このブロックは、正方形を成す16個の隣接するフォトサイトを備える。データを受信すると、全ブロック行のフォトサイトが同時に読み取られる。ここでは、ブロック行は、K×4個のフォトサイトを含む。ここでは、2組の積分回路間で対称性をもたらすことが可能である。さらに、平均がより多数のフォトサイトから計算される。したがって、この平均値は、4個のフォトサイトブロックの平均値よりも代表的である。実際に、誤ったフォトサイト値の平滑化は、4個の値の平均よりも16個の値の平均を用いた方がより効果的である。
【００７９】
当然ながら、本発明は上述の実施形態に限られるものではなく、他の変形形態も含まれる。
【００８０】
たとえば、関数Fを計算する際の単純平均について説明してきた。しかし、代替形態では、選択された規則に従って重み付けられた平均を計算してもよい。より一般的には、単純平均よりも複雑な畳込み関数を行ってもよい。
【００８１】
積分回路がフォトサイトアレイの両側に分散配置された一実施形態について上記で説明してきた。当然ながら、積分回路がフォトサイトアレイの周辺に異なる形で分散配置されるアーキテクチャを企図することも可能である。
【００８２】
フォトサイトアレイを順次読み取ることに基づいた一実施形態について上記で説明してきた。当然ながら、アレイのすべてのフォトサイトを同時に読み取ることも検討することが可能である。
【符号の説明】
【００８３】
PXL  フォトサイト
PH  光エネルギー
PHC  光電流
AC  列増幅器
ADC  アナログデジタル変換器
PXL  ARRフォトサイトアレイ
AMP  増幅器
DEC1  列復号器
DEC2  行復号器
VN  デジタル電圧
V  応答
X0  平均パラメータ
X  フォトサイト電圧
READ AC  列増幅器を順次読み取るモジュール
READ X0  平均を順次読み取るモジュール
REGUL  調節手段
GEN X0  演算手段
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【国際調査報告】
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