(57)【要約】  不揮発性メモリ（「ＮＶＭ」）ビットセルは、キャパシタ、非対称にドープされたトランジスタ及びトンネリング装置を有している。キャパシタ、トランジスタ及びトンネリング装置は各々、異なる活性領域及び金属コンタクトに電気的に接続されている。これら３つの装置は、３つの活性領域を横断するフローティングゲートによって接続されている。トンネリング装置は、真性領域に形成されており、トンネリングの誘発に用いられる電圧のダミナミックレンジを広くしている。ＦＮトンネリング装置は、装置の消去に用いられ、より迅速なページ消去を可能にし、引いては機能の速やかな試験及び検証を可能にする。非対称トランジスタは、キャパシタと連携し、フローティングゲートの論理状態のプログラム及び読み出しの双方に用いられる。キャパシタ及びフローティングゲートは、容量的に互いに結合されており、読み出し及び書き込み動作を実施する別の選択装置が必要なくなる。
2016532292.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む不揮発性メモリビットセル：
以下を含むトンネリング装置
基板の第１活性領域上にあってフローティングゲートの第１部分、
前記フローティングゲートの前記第１部分の下にあって前記第１活性領域の一部分、
前記第１活性領域の前記一部分と前記フローティングゲートの前記第１部分の間の第１絶縁層、
前記トンネリング装置は、前記第１活性領域に印加されている電圧に応じて前記第１活性領域と前記フローティングゲートの前記第１部分の間で電荷キャリアを遷移させるように構成されている；
ソースと、ドレインと、前記基板の第２活性領域上にあって前記フローティングゲートの第２部分と、を含み、前記ソース及び前記ドレインは、前記第２活性領域に形成され、前記ソース及び前記ドレインの各々は、互いに異なるドーピングを有しているトランジスタ；
第１プレートと、第２プレートと、前記第１及び第２プレートの間の第２絶縁層を含み、前記第１プレートは、前記基板の第３活性領域上にあって前記フローティングゲートの第３部分を含み、前記第２プレートは、前記フローティングゲートの前記第３部分の下にあって前記第３活性領域の一部分を含んでいるキャパシタ。
【請求項２】
請求項１に記載の不揮発性メモリビットセル、ここで、前記トンネリング装置は、ファウラーノルトハイム（ＦＮ）トンネリング装置である。
【請求項３】
請求項１に記載の不揮発性メモリビットセル、ここで、電子は、前記トランジスタの前記ソース、前記トランジスタの前記ドレイン及び前記第３活性領域への第１セットの電圧の印加に応じて前記ビットセルをプログラムさせるように前記第２活性領域から前記フローティングゲートの前記第２部分に移動する。
【請求項４】
請求項３に記載の不揮発性メモリビットセル、ここで、前記フローティングゲートの電荷量は、前記トランジスタの前記ソース、前記トランジスタの前記ドレイン及び前記第３活性領域への第２セットの電圧の印加に応じて読み出される。
【請求項５】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域、前記第２活性領域及び前記第３活性領域は、互いに電気的に絶縁されている。
【請求項６】
請求項５に記載の不揮発性メモリビットセル、ここで、前記第１活性領域、前記第２活性領域及び前記第３活性領域は、シャロートレンチアイソレーションズを用いて分離されている。
【請求項７】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域は、前記フローティングゲートの堆積前の初期のウェハからドープされていない真性領域である。
【請求項８】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域は、前記フローティングゲートの前記第１部分の下で延びる電荷キャリアインプラントを含んでいる。
【請求項９】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域上にあって前記フローティングゲートの前記第１部分の幅は、０．０４と０．２ミクロンの間にある。
【請求項１０】
請求項１に記載の不揮発性メモリビットセル、ここで、前記トンネリング装置は、前記第１活性領域が１０ボルトに上昇した場合に前記第１活性領域内でダイオードブレークダウン挙動を起こさないように構成されている。
【請求項１１】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第２活性領域は、電荷キャリアのウェルインプラントを含んでいる。
【請求項１２】
請求項１に記載の不揮発名メモリビットセル、ここで、前記トランジスタの前記ソース及び前記ドレインの前記ドーピングは、極性、電荷キャリア濃度及び前記基板内における物理的範囲の少なくとも一つについて異なっている。
【請求項１３】
請求項１に記載の不揮発性メモリビットセル、ここで、前記ソースは、Ｐ型ｈａｌｏインプラントと、Ｎ型ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ（ＬＤＤ）インプラント又はソース−ドレイン（Ｓ／Ｄ）エクステンションインプラントのいずれか一方と、を含んでいる。
【請求項１４】
請求項１３に記載の不揮発性メモリビットセル、ここで、前記ソースは、Ｐ型ＬＤＤインプラントをさらに含んでいる。
【請求項１５】
請求項１に記載の不揮発性メモリビットセル、ここで、前記ドレインは、Ｎ型ＬＤＤインプラントを含んでいる。
【請求項１６】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域は、初期のウェハからドープされていない真性領域である。
【請求項１７】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域上にあって前記フローティングゲートの前記一部分は、矩形である。
【請求項１８】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域は、電荷キャリアのウェルインプラントを含んでいる。
【請求項１９】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域上にあって前記フローティングゲートの前記一部分は、環状である。
【請求項２０】
請求項１に記載の不揮発性メモリビットセル、ここで、インプラント電荷キャリアは、前記フローティングゲートの前記第３部分の全体の下で延びている。
【請求項２１】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域は、５ボルトＮ型ＬＤＤインプラントである。
【請求項２２】
請求項１に記載の不揮発性メモリビットセル、ここで、前記フローティングゲートの前記第１、第２及び第３部分は、互いに電気的に接続している。
【請求項２３】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域は、複数の他のビットセルと共有されている、ここで、前記他のビットセルは、金属コンタクトを共有している。
【請求項２４】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域は、複数の他のビットセルと共有されている、ここで、前記他のビットセルは、金属コンタクトを共有している。
【請求項２５】
請求項１に記載の不揮発性メモリビットセル、ここで、前記ビットセルは、標準の相補型金属酸化膜半導体（ＣＭＯＳ）ロジックプロセスを用いて作製されている。
【請求項２６】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域は、基板のうち１０１６ａｔｏｍｓ／ｃｍ３未満のドーパント濃度を有する領域内に形成されている。
【請求項２７】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域は、基板のうち１０１６ａｔｏｍｓ／ｃｍ３未満のドーパント濃度を有する領域内に形成されている。
【請求項２８】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域は、他のビットセルの他のトンネリング装置と共有されている。
【請求項２９】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域は、他のビットセルの他のキャパシタと共有されている。
【請求項３０】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域は、第１軸に沿って、前記第１軸に直交する第２軸に沿った第２長よりも長い第１長を有するフォトレジストを用いてウェル注入を遮ることにより形成されている。
【請求項３１】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域は、第１軸に沿って、前記第１軸に直交する第２軸に沿った第２長よりも長い第１長を有するフォトレジストを用いてウェル注入を遮ることにより形成されている。
【請求項３２】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域は、前記第３活性領域のものよりも広い非活性真性領域によって囲まれている。
【請求項３３】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域は、基板のうちシャロウウェルインプラントを含む領域に形成されている。
【請求項３４】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域は、基板のうちシャロウウェルインプラントを含む領域に形成されている。
【請求項３５】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第１活性領域は、ＬＤＤインプラント及びＶＴ調整インプラントを含んでいる、両インプラントは、その装置において同一の極性を有している。
【請求項３６】
請求項１に記載の不揮発性メモリビットセル、ここで、前記第３活性領域は、ＬＤＤインプラント及びＶＴ調整インプラントを含んでいる、両インプラントは、同一の極性を有している。
【請求項３７】
以下を含む不揮発性メモリ装置：
基板により形成された複数の不揮発性メモリビットセル、前記ビットセルは複数の行及び列に沿って配置されている、各ビットセルは以下を含んでいる：
基板内に位置しており、前記基板上のフローティングゲートの第１部分を含むトンネリング装置、
前記基板内に位置しており、前記フローティングゲートの第２部分を含むトランジスタ、
前記基板内に位置しており、前記フローティングゲートの第３部分を含むキャパシタ；
前記行の一つに沿った前記ビットセルの前記トンネリング装置を電気的に接続するための第１金属ライン、前記複数の不揮発性メモリビットセルのトンネリング装置は、第１共有金属コンタクトを介して前記第１金属ラインに電気的に接続している；
前記行の一つに沿った前記ビットセルの前記キャパシタを電気的に接続するための第２金属ライン、前記キャパシタは、第２共有金属コンタクトを介して前記第２金属ラインに電気的に接続している。
【請求項３８】
請求項３７に記載の不揮発性メモリビットセル、前記行の一つに沿った前記ビットセルの前記トランジスタの複数のソースを電気的に接続するための第３金属ラインをさらに含んでいる。
【請求項３９】
請求項３７に記載の不揮発性メモリビットセル、前記列の一つに沿った前記ビットセルの前記トランジスタの複数のドレインを電気的に接続するための第４金属ラインをさらに含んでいる。
【請求項４０】
以下を含む不揮発性メモリビットセルを表すデータを記憶する非一時的機械可読媒体：
以下を含むトンネリング装置
基板の第１活性領域上にあってフローティングゲートの第１部分、
前記フローティングゲートの前記第１部分の下にあって前記第１活性領域の一部分、
前記第１活性領域の前記一部分と前記フローティングゲートの前記第１部分の間の第１絶縁層、
前記トンネリング装置は、前記第１活性領域に印加されている電圧に応じて前記第１活性領域と前記フローティングゲートの前記第１部分の間で電荷キャリアを遷移させるように構成されている；
ソースと、ドレインと、前記基板の第２活性領域上にあって前記フローティングゲートの第２部分と、を含み、前記ソース及び前記ドレインは、前記第２活性領域に形成され、前記ソース及び前記ドレインの各々は、互いに異なるドーピングを有しているトランジスタ；
第１プレートと、第２プレートと、前記第１及び第２プレートの間の第２絶縁層を含み、前記第１プレートは、前記基板の第３活性領域上にあって前記フローティングゲートの第３部分を含み、前記第２プレートは、前記フローティングゲートの前記第３部分の下にあって前記第３活性領域の一部分を含んでいるキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性メモリの分野全般に関し、特に不揮発性メモリのビットセルレイアウトに関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）とは、電力供給のなされないときも情報ビットを持続的に記憶するメモリをいう。不揮発性メモリビットセル（ＮＶＭビットセル）は、１ビットのデータを記憶する。一部の種類のＮＶＭビットセルは、フローティングゲートを有するトランジスタを用いて実装される。ビットセルが論理「１」又は論理「０」のいずれを記憶しているかは、フローティングゲート内の電荷量によって決定される。フローティングゲートは、ゲートが酸化物又は誘電体により周囲から電気的に絶縁されているため、「フローティング」と称される。一部のＮＶＭは、１状態よりも多い状態をビットセルに記憶することができる。
【０００３】
メモリ装置の適用を広げ、コストを削減するために、与えられた領域内に多数のビットセルを収容することが望ましい。標準の相補型金属酸化膜半導体製造プロセス（「ＣＭＯＳプロセス」）を用いて、各ビットセルの作製コストを削減することも望ましい。現在利用可能なメモリ装置にはＥＥＰＲＯＭ及びＦＬＡＳＨ（及びｅＦＬＡＳＨ）が含まれ、これらは双方共に不利な点を有する。現在、ＦＬＡＳＨはビットセルが非常に小さいものの、標準のＣＭＯＳプロセスに加えてさらなるステップを必要とするため、ビットセルの作製コストを増加し、作製された装置の性能又は特性を変化させる可能性もある。ＥＥＰＲＯＭは、標準のＣＭＯＳプロセスに対応しているものの、ビットセルのサイズが比較的大きいため、低ビットカウントメモリにしか適しない。
【発明の概要】
【０００４】
不揮発性メモリ（「ＮＶＭ」）ビットセルは、キャパシタ、非対称にドープされたトランジスタ及びトンネリング装置を備え、これらは各々、基板内の電気的に絶縁された活性領域内に位置している。これら３つの装置は、３つの活性領域を横断する単一のフローティングゲートによって電気的に接続されている。トンネリング装置は、真性領域に形成されており、トンネリングの誘発に用いられる電圧のダイナミックレンジを広げる。トンネリング装置は、装置の消去に用いられ、より迅速なページ消去を可能にし、引いては機能の速やかな試験及び検証を可能にする。非対称トランジスタは、キャパシタと連携し、フローティングゲートの論理状態のプログラム及び読み出しの双方に用いられる。キャパシタ及びフローティングゲートは、容量的に互いに結合されており、読み出し及び書き込み動作を実施する別の選択装置が必要なくなる。
【図面の簡単な説明】
【０００５】
【図１Ａ】一実施形態に係るＮＶＭビットセルの上面図である。
【０００６】
【図１Ｂ】一実施形態に係る図１ＡのＸ−Ｙ線に沿ったＮＶＭビットセルの非対称トランジスタの断面図である。
【０００７】
【図１Ｃ】一実施形態に係る図１ＡのＭ−Ｎ線に沿ったＮＶＭビットセルのキャパシタの断面図である。
【０００８】
【図１Ｄ】一実施形態に係る図１ＡのＱ−Ｒ線に沿ったＮＶＭビットセルのＦＮトンネリング装置の断面図である。
【０００９】
【図１Ｅ】一実施形態に係る図１ＡのＪ−Ｋ線に沿ったＮＶＭビットセルの断面図である。
【００１０】
【図２】一実施形態に係るＮＶＭビットセルの非対称トランジスタの他の構造を示す断面図である。
【００１１】
【図３】一実施形態に係るＮＶＭビットセルのＦＮトンネリング装置の他の構造を示す上面図である。
【００１２】
【図４Ａ】一実施形態に係るＮＶＭビットセルのキャパシタの他の構造を示す上面図である。
【００１３】
【図４Ｂ】一実施形態に係る図４ＡのＣ−Ｄ線に沿ったＮＶＭビットセルのキャパシタの他の構造を示す断面図である。
【００１４】
【図５Ａ】基板にＰウェルを形成するための計画上のフォトレジストを示す。
【００１５】
【図５Ｂ】基板にＰウェルを形成するための出来上がったプロセス中のフォトレジストを示す。
【００１６】
【図６Ａ】一実施形態に係る基板にＰウェルを形成するための計画上のフォトレジストを示す。
【００１７】
【図６Ｂ】一実施形態に係る基板にＰウェルを形成するための出来上がったプロセス中のフォトレジストを示す。
【００１８】
【図７Ａ】一実施形態に係る、種々の異なるＰウェルマスクを用いて形成されたＦＮトンネリング装置のダイオードブレークダウン電圧をプロットしたグラフである。
【００１９】
【図７Ｂ】一実施形態に係る、ビットセルキャパシタの種々のチャネル長に対するドレイン電圧の関数としてパンチスルー電圧をプロットしたグラフである。
【００２０】
【図７Ｃ】一実施形態に係る、Ｐウェルドープ基板内のビットセルキャパシタの種々のチャネル長に対するゲート電圧の関数としてシート抵抗をプロットしたグラフである。
【００２１】
【図７Ｄ】一実施形態に係る、真性基板内のビットセルキャパシタの種々のチャネル長に対するゲート電圧の関数として、シート抵抗をプロットしたグラフである。
【００２２】
【図８Ａ】一実施形態に係るＮＶＭビットセルの第１金属ライン及び垂直相互接続の上面図である。
【００２３】
【図８Ｂ】一実施形態に係るＮＶＭビットセルの第２金属ライン及び垂直相互接続の上面図である。
【００２４】
【図９】一実施形態に係る、ＮＶＭビットセルを含む集積回路の設計及び作製における種々の動作を示すフローチャートである。
【発明を実施するための形態】
【００２５】
実施形態は、以下の３つの装置を備えた不揮発性メモリ（「ＮＶＭ」）ビットセル（又はビット、すなわちビットセル）に関する：非対称トランジスタ、キャパシタ及びファウラーノルトハイム（ＦＮ）トンネリング装置。ビットセルにおいて、３つの装置は単一のフローティングゲートで関連付けられている。一実装において、ビットセルは、ＦＮトンネリング装置を用いて消去され、非対称トランジスタを用いて読み出され及びプログラムされる。与えられたいずれのタイミングにおいてどの動作を実施するかは、非対称トランジスタのソース及びドレインの電圧、ＦＮトンネリング装置の活性領域における電圧及びキャパシタの１プレートとして機能する活性領域における電圧に基づいて決定される。
【００２６】
ＮＶＭメモリ装置は、このようなビットセル（又はビット）を多数備えるように製造することができる。一実施形態において、ＮＶＭメモリ装置は、１２ｋ〜５１２ｋビットを有し、ＮＶＭメモリ装置の寿命期間中１〜１０００回の書き込みのうちのいずれかの長さの書き込みサイクル寿命に好適な適用例において確実に用いることができる。
【００２７】
ＮＶＭメモリ装置及び内部のＮＶＭビットセルは、既存のＮＶＭ、ＦＬＡＳＨ及びＥＥＰＲＯＭのソリューションを超える利点を有する。ＮＭＶメモリ装置は、既存のＥＥＰＲＯＭより高いビットセル密度を有する。ＮＶＭメモリ装置は、どのビットを消去し又は読み出すかを選択する別の選択（例えば、論理、トランジスタ）装置を必要とすることなく、既存のＮＶＭに比べてより高い単位面積／単位体積当たりのビットセル密度を達成する。その代り、ＮＶＭメモリ装置は、非対称トランジスタ及びキャパシタに電圧を印加して、ＮＶＭメモリ装置中のどのビットセルを、与えられたいずれのタイミングにおいて読み出し及びプログラムするか、又は読み出すかを選択する。ＮＶＭメモリ装置はまた、各ビットセルのＦＮトンネリング装置が同一行の他のビットセルのＦＮトンネリング装置と電源コンタクトを共有するため、消去動作及び試験を簡易化する。これにより、ビットセルの省スペース化が図られ、さらに、その行のコンタクトを共有するすべてのビットセルの同時消去を可能とすることでＮＶＭメモリ装置の機能に関する試験を著しく早める。個々のビットセットレベルでは、ＮＶＭメモリ装置のビットセルは、個別の平面型ＥＥＰＲＯＭビットより小さく、且つＦＬＡＳＨビットで必要とされるより簡易なプロセスを用いる。ＦＮトンネリングは、その低電力要件により、ＢＴＢＴ、ＣＨＥＩ又はＣＨＩＳＥＬより好ましい。消去時間を短縮するため、ＦＮトンネリングは、多数のビットに対して同時に実施することができる。例えば、ＦＮトンネリングでは、一度の動作で５１２Ｋビットの全アレイを消去することができる。これにより、メモリアレイの高速且つ安価な試験を可能にする。
【００２８】
ＮＶＭメモリ装置はまた、当分野でよく理解されている標準の相補型金属酸化膜半導体ロジックプロセス（「標準ＣＭＯＳロジックプロセス」）を用いて製造することができるため、ＦＬＡＳＨ装置に比べて製造コストが低い。従って、ＮＶＭメモリ装置は、ＦＬＡＳＨ型装置の作製における標準ＣＭＯＳロジックプロセスの他にはプロセスステップを必要としない。それ故、ＮＶＭメモリ装置は、結果として、製造コストの増加をもたらすことはない。
ＮＶＭビットセルの全体構造
【００２９】
図１Ａは、一実施形態に係るＮＶＭビットセル１００の上面図である。例示のため、すべての例はフローティングゲート金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）についてのものであるとする。しかしながら、ビットセル１００は、Ｐ型ＭＯＳＦＥＴとして実装されてもよい。ビットセル１００は、３つの別の装置、すなわちキャパシタ１１０、非対称トランジスタ（ＡＴ）１２０及びファウラーノルトハイム（ＦＮ）トンネリング装置１３０を横断するフローティングゲート１０６を備える。これらの装置は各々、基板の別の活性領域１１４ａ、１１４ｂ又は１１４ｃを備え、特定の装置の活性領域は、ＮＶＭメモリ装置内の他のビットセル（図示せず）の同様の装置と共有されていてもよい。活性領域１１４ａ、１１４ｂ及び１１４ｃは、１つ以上の非導電領域によって互いに絶縁される。非導電領域は、シャロートレンチアイソレーションズ（ＳＴＩ）又はその他同様の機構を用いて構築することができる。
【００３０】
一般に、フローティングゲート１０６は、導電材料層である。フローティングゲート１０６は、基板の上面に形成された平面層とすることができる。或いは、フローティングゲート１０６は、フィン電界効果トランジスタ（すなわちＦｉｎＦＥＴ）（図示せず）等、マルチゲートトランジスタとして実装されてもよい。ＦｉｎＦＥＴは、フローティングゲートがソース及びドレイン間の導電チャネルを包囲することで、「フィン」状の構成を成すという点で普通のＦＥＴとは異なる。同一又は別の実施形態において、活性領域が形成される基板は、約５ｎｍの厚さを有する超薄型シリコンオンインシュレータ（ＵＴＢ−ＳＯＩ）であってもよい。このような設計で、ゲート容量をチャネル全体にさらに接近させることにより、短チャネル効果を低減し、漏れを抑制する。
【００３１】
上方から眺めると、これらの装置は、ＡＴ１２０がキャパシタ１１０とＦＮトンネリング装置１３０の間に配置されるように、フローティングゲートに対して配置されている。ＮＶＭメモリ装置では、これにより、ＦＮ装置１３０の第１活性領域１１４ａを他のビットセルの他のＦＮ装置との間で共有させることができるようになる。同様に、これにより、キャパシタ１１０の第３活性領域１１４ｃを他のビットセルの他のキャパシタとの間で共有させることができるようになる。これにより、ＮＶＭメモリ装置のビットセル密度が増加する。
【００３２】
ＡＴ１２０に関して、第２活性領域１１４ｂは、ＡＴのソース１０２及びドレイン１０４の双方を備える。ソース１０２及びドレイン１０４は、第２活性領域１１４ｂに重なるフローティングゲート１０６の部分の下側のチャネル領域１０８によって分離されている。ソース１０２及びドレイン１０４は、第２活性領域１１４ｂに重なるフローティングゲート１０６の部分の縁部周辺に延びる第２活性領域１１４ｂの部分に形成されている。第２活性領域１１４ｂは、フローティングゲート１０６の下側のＰウェルドーピングを有し、またソース１０２及びドレイン１０４の間で異なる非対称ドーピングも有している。図１Ｂを参照し、ＡＴのドーピング及び断面構造を以下でさらに説明する。
【００３３】
キャパシタ１１０は、２つのプレートによって規定され、第１プレートは第３活性領域１１４ｃであり、第２プレートは第３活性領域１１４ｃの上方で延びるフローティングゲート１０６の部分である。キャパシタ１１０は、実装に応じて、非ドープＰ−ｓｕｂ領域１１６（真性領域とも称する）に形成されてもよく、ドープされたＰウェル領域に形成されてもよく、又はシャローウェルに形成されてもよい。キャパシタ１１０が真性領域に形成されている場合、残余のビットセルにおいて基板をドープするのに用いられるインプラントは、作製プロセス中、第３活性領域１１４ｃを被覆する１つ以上のマスク１１６ｂを用いて遮蔽される。これは、他のドーピング（ＡＴ１２０のＰウェルドーピング等）からの電荷キャリアが第３活性領域１１４ｃに侵入するのを確実に防ぐよう役立つ。図７を参照して、真性領域の生成に用いられるマスク１１６を以下でさらに説明する。図１Ｃを参照して、キャパシタ１１０のドーピング及び断面構造を以下でさらに説明する。
【００３４】
真性領域は、フローティングゲートの堆積に先立って、製造者による注文状態からドープされていない基板又はウェハの部分である。通常、ウェハは、特定の電荷キャリア密度（例えば、１０１５ｃｃ／ｃｍ３）を有するものが購入される。その他すべてのドーピング、例えば、Ｐウェル１１８、Ｎ＋１０２、１０４、１６２、Ｎ−ＬＤＤ１５２、１６０、Ｐ−ｈａｌｏ１５６、Ｐ−ＬＤＤ２６４は、その領域の電荷キャリア密度を真性領域の本来の密度から変更している。プロセスによっては、真性領域を１０１６ｃｃ／ｃｍ３以下の電荷キャリア密度を有する非常に低濃度にドープされた領域と置き換えられる。真性領域の形成にマスク１１６ａ及び１１６ｂが用いられ、実際にはマスク下方の基板のエリアは、以下でさらに説明するとおり、他のビットセルを包囲するように縦方向又は横方向に延びていてもよい。
【００３５】
マスク１１６の範囲により、真性領域のサイズが決定される。マスク１１６が第１活性領域１１４ａ及び第３活性領域１１４ｃの縁部を越えて延びるため、活性領域の一部でない真性領域としての基板の領域が存在する（別途表記せず）。これらの領域は、非活性真性領域又は絶縁領域と称される。第１活性領域１１４ａ及び第３活性領域１１４ｃ等の真性領域である活性領域の縁部と、マスク１１６ａ又は１１６ｂで決定される非活性真性領域の縁部との間の距離は、第１活性領域１１４ａ及び第３活性領域１１４ｃをドープされた第２活性領域１１４ｂから電気的に絶縁するよう機能する。第１活性領域１１４ａ及び第３活性領域１１４ｃについて、図１Ａでは、これらの距離を、それぞれ、距離Ａ及びＢとして示している。これらの非活性真性領域によって得られた電気的絶縁により、この絶縁を与えるための基板スペースを追加で取ってしまう代償として、第１活性領域１１４ａ及び第３活性領域１１４ｃの性能を改善する。例えば、ダイオードブレークダウンを引き起こすことなく、第１活性領域１１４ａ及び第３活性領域１１４に印加され得る電圧に基づき、性能を測定してもよい。例えば、絶縁を増加すること（例えば、非活性領域距離Ａ又はＢを延ばすこと）により、ダイオードブレークダウンを引き起こすことなく、電圧を高くすることができる。製造中、いずれかの非活性真性領域のサイズと装置の所望の性能との間でトレードオフが生じる。一実施形態において、第１活性領域１１４ａは、第３活性領域１１４ｃのものより広い非活性領域で囲まれ、例えば、距離Ａが距離Ｂより長い。
【００３６】
他の実施形態において、ＦＮトンネリング装置１３０及びキャパシタ１１０は、読み出された装置のウェルと反対のドーピング極性のシャローウェルに載置される。シャローウェルは、注入されたウェルの底が絶縁誘電体（通常、シャロートレンチアイソレーション、すなわちＳＴＩ）の底よりも高い位置にあるウェルである。ＳＴＩに注入されるドーパントはいずれも、ＳＴＩに封じ込められ、いずれの装置にも影響を及ぼすことはないため、注入されたシャローウェルの底をＳＴＩの底よりも高い位置に位置させることで、インプラントはＳＴＩに対して効果的に自己整合される。シャローウェルは、他のウェルの上部に対して、シャローウェルのドーパント濃度が当該ウェルに比べて著しく高く、それがカウンタドーピングである限り、注入することができる。
【００３７】
ＦＮトンネリング装置１３０は、第１活性領域１１４ａ及びフローティングゲート１０６で形成されている。ＦＮトンネリング装置１３０は、第１活性領域１１４ａの真性領域に形成されている。キャパシタ１１０と同様に、フローティングゲート１０６は、少なくとも部分的に第１活性領域１１４ａの上方で延びている。しかしながら、一方で、第１活性領域１１４ａの上方のフローティングゲート１０６の部分は、面積について、第３活性領域１１４ｃの上方のフローティングゲートの部分より狭く、且つ小さい。結果として、フローティングゲート１０６のこの部分の下側の第１活性領域１１４ａのドーピングによって、フローティングゲート１０６の両側の第１活性領域１１４ａが電気的に短絡する。この電気的短絡により、ＦＮトンネリングを引き起こすために第１活性領域１１４ａに印加される電圧の範囲を広げることができ、且つ、１つほどの少ない電気コンタクトを用いて他のビットセルのＦＮトンネリング装置との間で第１活性領域１１４ａを共有させることができる。ＦＮトンネリング装置１３０は、ゲート１０６の両側の活性領域間で電気的短絡を生じさせ、かつダイオードブレークダウン挙動を引き起すことなく活性領域１１４ａに印加可能な電圧を挙げるように、マスク１１６ａを用いて真性領域内に形成される。図１Ｄを参照して、ＦＮトンネリング装置１３０の断面構造を以下でさらに説明する。
【００３８】
ビットセル１００は、ビットセル１００に電圧／電流を印加することのできる少なくとも４つの分離した電気コンタクトに関連付けられることにより、フローティングゲート１０６への電圧レベル及び電荷量に影響を及ぼす。ソース１０２は、第１コンタクトと電気的に接続され、ドレイン１０４は、第２コンタクトと電気的に接続され、キャパシタ１１０は、第３コンタクトと電気的に接続され、ＦＮトンネリング装置は、第４コンタクトと電気的に接続されている。第３コンタクトは、複数のビットセルの複数のキャパシタ間で共有することができ、第４コンタクトは、複数のビットセルの複数のＦＮトンネリング装置間で共有することができる。これらのコンタクトは、明確に説明するために別々に表記せず、図９Ａ及び図９Ｂを参照してさらに説明する。
【００３９】
図１Ｅは、一実施形態に係るＮＶＭビットセルの断面図である。図１Ｅは、３つの活性領域１１４ａ〜１１４ｃすべてを横切る図１ＡのＪ−Ｋ線に沿った図である。活性領域１１４は、１つ以上の非導電領域１１２によって分離されている。ビットセル１００において、キャパシタ１１０及びＦＮトンネリング装置１３０はともに真性領域１３２に形成されている。真性領域１３２を用いることにより、異なる装置及びビットセル間の基板を介した電気的接続を低減する。後にインプラントが真性領域１３２に侵入する可能性があるため、ビットセル１００は、第１活性領域１１４ａ及び第３活性領域１１４ｃの範囲を超えて非導電領域１１２内に延びる１つ以上のマスク１１６を用いて形成される。第３活性領域１１４ｃは、以下でさらに説明するとおり、他のビットセル（図示せず）のキャパシタ（図示せず）と共有されてもよいため、第３活性領域１１４ｃの縁部は図示していない。一部の実施形態において、ＦＮトンネリング装置１３０の上方のフローティングゲートの部分は、ＳＴＩ領域１１２の上部まで延びる。
非対称トランジスタの例示的な構造及び動作
【００４０】
非対称トランジスタ１２０は、ソース１０２及びドレイン１０４に異なるドーピングを有することにより、ＡＴ１２０を、キャパシタ１１０との連携で、読み出し装置及びプログラミング装置の双方として用いることができるようにする。図１Ｂは、一実施形態に係る、第２活性領域１１４ｂにおける図１ＡのＸ−Ｙ線に沿ったＮＶＭビットセルの非対称トランジスタの断面図である。フローティングゲート１０６は、ゲート酸化物１５０の上部に据え付けられている。フローティングゲート１０６は、１つ以上のスペーサ１５８に取り囲まれている。スペーサは、酸化物又はその他の非導電性材料によって作製することができる。ゲート酸化物１５０は、第２活性領域１１４ｂの上部に置かれる。活性領域１１４は、シリコン基板又はシリコンオンインシュレータ（ＳＯＩ）型基板にすることができる。
【００４１】
第２活性領域は、フローティングゲート１０６の下方に立方センチメートル（ｃｍ３）当たり約１０１７の電荷キャリア（ｃｃ）を有するＰウェル１１８を作製するようドープされている。ソース１０２及びドレイン１０４は、Ｐウェル１１８を取り囲み、各々別の電気コンタクト（図示せず）に取り付けられている。適切なバイアス電圧がソース１０２及びドレイン１０４に印加されると（例えば、ＡＴ１２０が「オン」されると）、電荷キャリアのチャネル１０８がフローティングゲート１０６の下側のＰウェル１１８の表面付近に形成される。電荷キャリアフローは、例えば、ソース１０２及びドレイン１０４に掛かる電圧、フローティングゲート１０６への電荷キャリア（例えば、電子、正孔）の数、キャパシタ１１０への電圧、ソース１０２及びドレイン１０４のドーピング、Ｐウェル１１８のドーピング、ゲート酸化物１５０の厚さ、並びに使用される種々の成分及び材料の寸法等のビットセル１００の他の特性を含む多数の因子によって決定付けられる。
【００４２】
以上の導入どおり、トランジスタ１２０は、ソース１０２及びドレイン１０４が互いに異なる電荷キャリアのドーピング（又はインプラント）を有し、非対称である。しかしながら、これらドーピング間には共通性がある。ソース１０２及びドレイン１０４はともに、約１０２０ｃｃ／ｃｍ３の類似のＮ＋ドーピングを含み、このＮ＋ドーピングは少なくともスペーサ１５８下の中途まで延びている。ドーピング間の相違に関して、図１Ａ〜図１Ｅに示す実施形態は、ハイブリッド１．８Ｖ／５Ｖビットセルに関するものである。これは、プロセス中の一部の装置が、１．８Ｖ動作を支持すべく、フローティングゲート及び基板の間に適切な厚さのゲート酸化物を有し、一方で他の装置が、５Ｖ動作をサポートすべく、フローティングゲート及び基板の間に適切な厚さのゲート酸化物を有してもよいことを意味する。１．８Ｖ装置及び５Ｖ装置はまた、異なるＬＤＤインプラントも用いる。具体的には、ＡＴ１２０は、フローティングゲートの所望の保持電荷をサポートするのに十分なゲート酸化物の厚さを有するように、５Ｖ実装から得られるゲート酸化物を用いる。通常、１．８Ｖゲート酸化物は、直接トンネリングが発生し得るように薄いため、許容範囲を超えるゲート漏れを生じてしまう。
【００４３】
この非対称実装のため、ソース１０２は、１．８Ｖ  ＮＭＯＳインプラントを含む。１．８Ｖ  ＮＭＯＳインプラントは、通常、２つのインプラント、つまりｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ（ＬＤＤ）又はソース−ドレインエクステンション（Ｓ／Ｄ）インプラントの一方及びｈａｌｏインプラントを含んでいる。ＬＤＤ及びＳ／Ｄエクステンションインプラントは同一のインプラントであり、このインプラントは、電荷キャリア濃度が１０１９ｃｃ／ｃｍ３であった場合、ＬＤＤインプラントと称され、電荷キャリア濃度が１０２０ｃｃ／ｃｍ３であった場合、この電荷キャリア濃度はソース１０２及びドレイン１０４領域と同様であるため、Ｓ／Ｄエクステンションインプラントと称される。ｈａｌｏインプラントは、通常、ＬＤＤ又はＳ／Ｄエクステンションインプラントと反対の極性を有する。ｈａｌｏインプラントは、通常、１０１８ｃｃ／ｃｍ３の電荷キャリア濃度を有し、基板内でソース１０２及びドレイン１０４の領域周辺に「ｈａｌｏ」を形成するように、より高いエネルギーで、且つ僅かな角度に注入される。Ｎ−ＬＤＤ（又はＮ−Ｓ／Ｄエクステンション）及びＰ−ｈａｌｏインプラントの組み合わせにより、高濃度ドープ接合を提供し、ＣＨＥＩ又はＣＨＩＳＥＬ注入（以下で詳述）を向上させる。ドレイン領域１０４は、５Ｖ  Ｎ−ＬＤＤインプラントを含む。５Ｖ  Ｎ−ＬＤＤインプラントは、１．８Ｖ接合より高い電圧に対応するよう設計されている。５Ｖ  Ｎ−ＬＤＤは、１０１９ｃｃ／ｃｍ３の電荷キャリア濃度を有し、より高いエネルギー及び角度を有して注入されるか、或いは接合に傾斜を付与する加熱ステップで拡散することにより、より高い電圧を可能にする。５Ｖ  Ｎ−ＬＤＤインプラントは、１．８Ｖ  ＬＤＤ（又はＳ／Ｄ）インプラントに比して、第２活性領域内のフローティングゲートの下方でさらに延びる。図示の実施形態は１．８Ｖ／５Ｖビットセルに関するものであるが、その他一般的な電圧の組み合わせには、１．８Ｖ／３．３Ｖ、１．２Ｖ／２．５Ｖ、１．２Ｖ／３．３Ｖ、１Ｖ／２．５Ｖ、１Ｖ／３．３Ｖ及びその他多くの組み合わせが含まれる。 ＡＴ１２０をソース１０２及びドレイン１０４にて異なる電圧で動作させるべく、ゲート酸化物の厚さ、インプラント種別及び注入技術を構成し、組み合わせるという以上に述べた概念は、ＡＴ１２０を搭載するその他多くの種別のビットセルにおいて用いることができる。
【００４４】
ソース１０２及びドレイン１０４上の異なるインプラントは、ＡＴ１２０が順方向バイアス条件及び逆方向バイアス条件下で異なる動作挙動を有するように、ＡＴ１２０の閾値電圧ＶＴに影響を及ぼす。これにより、別の選択装置（例えば、他のトランジスタ）を必要とすることなく、ＡＴ１２０を読み出し装置及びプログラム装置の双方として用いることができるようになる。ビットセル１００の残りの部分との連携によるＡＴ１２０の動作については、以下で述べる。
【００４５】
ＡＴ１２０の他の実装は、ソース及びドレインで異なるドーピングを有していてもよい。例えば、図２は、一実施形態に係るＮＶＭビットセル２００のＡＴ２２０の他の構成を示す断面図である。ＡＴ１２０のソース１０２と同様に、ＡＴ２２０のソース２０２は、１．８Ｖ  Ｎ−ＬＤＤ２５２及び１．８Ｖ  Ｐ−ｈａｌｏ２５４を備えている。さらにソース２０２はまた、５Ｖ  Ｐ−ＬＤＤ２６４インプラントを含んでいる。ドレイン２０４は、ドレイン１０４と同様であり、５Ｖ  Ｎ−ＬＤＤ２６０を含んでいる。ＡＴ２２０は、Ｐウェル２１８内に形成され、チャネル領域２０８を有する。さらに他の実装によると、トランジスタのソース及びドレインに対称ドーピングを用いることで、機能的ではあるものの効率の劣るＮＶＭビットセルを構成することができる。ドーピングが対称であるため、このトランジスタは「非対称トランジスタ」と称されるものでないが、本明細書で指摘するのと同一の機能をすべて実施するものである。
【００４６】
ＡＴ１２０の他の実装は、Ｐウェル１１８が異なっている。例えば、ビットセルは、Ｐウェル１１８のドーピング濃度がより高い場合、より効率的に動作してもよい。Ｐウェルドーピング濃度は、５Ｖ  ＮＭＯＳ装置には通常用いられない追加及び／又は異種のＰ型インプラントを添加することによって増加されてもよい。例えば、Ｐウェルは、５Ｖ及び１．８Ｖ  Ｐインプラントの双方を含むようにドープされてもよい。他の例によると、Ｐウェル１１８は、上述のように、５Ｖインプラントでなく１．８Ｖインプラントを用いて形成されていてもよい。他の例によると、Ｐウェル１１８の一部が１．８Ｖインプラントを用いて形成され、Ｐウェル１１８の他の一部が５Ｖインプラントで形成されていてもよい。他の例によると、ＰウェルはＶＴ調整インプラントを含んでいてもよい。
ＦＮトンネリング装置の例示的な構造及び動作
【００４７】
ＦＮトンネリング装置により、ＮＶＭメモリ装置全体を速やかに、且つ低電流消費で消去することができるようになる。図１Ｄは、一実施形態に係る、第１活性領域１１４ａにおける図１ＡのＱ−Ｒ線に沿ったＮＶＭビットセル１００のＦＮトンネリング装置１３０の断面図である。基板上方において、ビットセルは、フローティングゲート１０６の幅を除いてこの断面に沿って図１Ｂと同一である。第１活性領域１１４ａ内において、装置が異なる。第１活性領域１１４ａは、スペーサ１５８の下側の中途まで延びるＮ＋インプラント１６２及びフローティングゲート１０６の下側いっぱいに延びる５Ｖ  Ｎ−ＬＤＤインプラント１６０を含んでおり、インプラント１６０は、フローティングゲート１０６の下側で自身と重なる程度に延びている。他の実施形態において、ＦＮトンネリング装置１３０下方のドープされた領域は、シャローウェルインプラントを用いて形成される。
【００４８】
第１活性領域１１４ａは、真性領域１３２ａ内に形成されている。ＦＮトンネリング装置１３０を真性領域１３２ａ内に形成することにより、フローティングゲート１０６の下側でダイオード状接合が作製され、高電圧に対応することができる。ＦＮトンネリングは、大きな正電圧（例えば、９〜１５Ｖ）を第１活性領域１１４ａに印加することにより、ＦＮトンネリング装置１３０内で起動する。より具体的には、フローティングゲート１０６を消去するために必要な電圧は、ゲート酸化物の厚さ及び所望の消去時間に依存する。約１２５オングストロームの厚さを有する５Ｖゲート酸化物の場合、ＦＮトンネリングは、１３Ｖ〜１７Ｖの範囲内で発生することが予測される。約７５オングストロームの厚さを有する３．３Ｖゲート酸化物の場合、ＦＮトンネリングは、８Ｖ〜１０Ｖの範囲内で発生することが予測される。本実装において、ＦＮトンネリングは、フローティングゲートから第１活性領域１１４ａへの電子のトンネルを誘発し、フローティングゲートへの電圧を増加することにより、フローティングゲートに記憶されたデータを消去する。コンタクトへの電圧量がＦＮトンネリングの発生程度を決定付けるため、コンタクトへの電圧を変化させることにより、ＦＮトンネリングの量及び割合を制御することができる。
【００４９】
一実施形態において、消去動作はバルク動作、つまり１パスで多くのビットに実施される動作として実施される一方で、プログラム（又は書き込み）動作はビット単位で実施される。例えば、消去動作では、ＦＮトンネリング装置１３０等の装置におけるＦＮトンネリングを誘発し、それらすべての装置を「オン」状態（例えば、フローティングゲート電圧が高い）にすることにより、ページ（例えば、１０００ビット）を消去することとなる。そしてプログラム動作では、いずれか単一のフローティングゲートを「オフ」状態（例えば、フローティングゲート電圧が低い）に設定するよう選択的にプログラムすることができる。
【００５０】
いずれかの正電圧が第１活性領域１１４ａに印加されると、電子はドープされた領域１６０から欠乏し、フローティングゲートの下側に空乏領域を生成する。ビットセルの構造に応じて、これらの空乏領域が十分に大きく成長する場合（例えば、十分な正電圧が印加される場合）、空乏領域は真性領域からフローティングゲート１０６の直下のチャネルの高さまで上昇し、最終的にフローティングゲート１０６下方の第１活性領域１１４ａのチャネル全長Ｌに亘って延びることになる。この状況において、フローティングゲート１０６下方の短絡が打ち切られ、ＦＮトンネリングが妨げられる。
【００５１】
フローティングゲート１０６の下側で５Ｖ  Ｎ−ＬＤＤインプラントを重ねた場合、より多くの電荷キャリアを欠乏対象領域に単に存在させることによって、より高電圧の空乏領域が成長することを遅延させ、これによってＦＮトンネリングの実施に用いる電圧範囲をより広くする。真性領域にＦＮトンネリング装置１３０を形成した場合、Ｎ−ＬＤＤインプラント１６０の重複に干渉し、空乏領域の成長を加速し、ＦＮトンネリングを抑制し得るカウンタドープ電荷キャリア（例えば、正孔）を比較的僅かに設けることで、このような効果を向上させる。
【００５２】
高電圧下でのＦＮトンネリングをさらに容易にするために、ＦＮトンネリング装置１３０は、狭いチャネル（長さＬ）を有する第１活性領域１１４ａ上方に設けられた狭いフローティングゲート１０６を有するように構成される。フローティングゲート１０６の幅がより広ければ（例えば、チャネル長Ｌが増加した場合）、ＦＮトンネリングはより低い電圧（例えば、１４Ｖ未満）で中断される。ＦＮトンネリング装置は、キャパシタ１１０より高い電圧下で動作するよう構成されているため、フローティングゲート下方の真性領域１３２ａの部分周辺の真性領域１３２ａは、キャパシタのそれに比べて面積が大きくなるように構成されてもよい。フローティングゲートを（上方から見たとき）包囲する、又は少なくとも部分的に取り囲む真性領域１３２ａが大きいほど、その接合部のダイオードブレークダウンも高くなる。
【００５３】
図３は、ＦＮトンネリング装置３３０の短絡が実現不能なＦＮトンネリング装置３３０の他の構成を示す上面図である。一部の実装では、図１Ｄに示す実装で行ったように、フローティングゲート下方の第１活性領域においてＦＮトンネリング装置の短絡が実現不能である。これは、ビットセルのいずれかの装置における最高電圧インプラントが２．５Ｖである実装で発生する問題である。これは、特定の注入プロセスで発生するケースであり、例えば、２．５Ｖ  Ｎ−ＬＤＤインプラントがフローティングゲート下方でそれ自体に重なり合うように十分到達するよう注入ができないプロセスで発生するケースである。これにも関わらず、機能的ＮＶＭビットセルは、図３を参照して本明細書に説明するとおり構成可能である。
【００５４】
図３に示す実装において、第１活性領域３１４ａ上方のフローティングゲート３０６の部分は、図１Ａに示すＦＮトンネリング装置１３０に対して拡張された外周部を有している。フローティングゲート３０６の外周部は、長さ３０６ｂの２倍＋長さ３０６ａの２倍＋長さ３０６ｃの２倍−長さ３０６ｄである。他のフローティイングゲート形状（図示せず）に基づく他の外周部も採用可能である。ＦＮトンネリング装置３３０のフローティングゲート３０６の外周が拡張されることにより、２．５Ｖ  Ｎ−ＬＤＤインプラント等のインプラントが侵入するフローティングゲート３０６の下側の面積が拡大する。これにより、第１活性領域３１４ａにおけるＬＤＤインプラントとゲートとの重複面積をより大きくすることができるようになる。フローティングゲート３０６は、Ｑ−Ｒ線に直交する方向において、第１活性領域３１４ａの全体を横断しない。これにより、ＬＤＤがゲート下方で短絡しなかったとしても、ＮＶＭメモリ装置の多数のビットセルの多数のＦＮトンネリング装置間で第１活性領域１１４ａを共有できるようになる。
キャパシタの例示的な構造及び動作
【００５５】
図１Ｃは、一実施形態に係るＮＶＭビットセルのキャパシタを示す断面図である。図１Ｃは、第３活性領域１１４ｃにおける図１ＡのＭ／Ｎ軸に沿った図である。第３活性領域１１４ｃの上方のキャパシタ１１０の部分は、フローティングゲート１０６の幅を除いて、この断面に沿った図１Ｂ及び図１Ｄと同一である。第３活性領域１１４ｃ内において、装置はサイズ及びドーピングが異なる。第３活性領域１１４ｃは、すべての側方においてスペーサ１５８の下側の中途まで延びるＮ＋インプラント１６２を含んでいる。第３活性領域１１４ｃはまた、キャパシタを読み出し装置に接続するためにフローティングゲートを用いていることを除いて、すべての側方においてフローティングゲート１０６の下側の中途まで延びる、又はフローティングゲート１０６の下側いっぱいに延びる５Ｖ  Ｎ−ＬＤＤインプラント１６０も含んでいる。
【００５６】
フローティングゲート１０６と第３活性領域１１４ｃとの間にあるキャパシタ１１０のキャパシタ１１０の容量は、フローティングゲート１０６と第３活性領域１１４ｃとの重複程度によって決定される。第３活性領域１１４ｃの上方で延びたフローティングゲート１０６の部分は、第３活性領域１１４ｃ内への電荷キャリアのドーピングがフローティングゲート１０６の当該部分の下側に侵入できるような形状にされる。５Ｖ  ＬＤＤインプラント１６０の範囲を増加させずに第３活性領域１１４ｃ上のフローティングゲートのサイズを増加させても、容量結合が測定可能な程に増加することはない。従って、インプラント１６０及びフローティングゲート１０６は、ビットセルサイズを小さくするため、ＬＤＤインプラント１６０がフローティングゲート１０６全体の下側いっぱいに亘って延びる程度とまではいかなくとも、フローティングゲート１０６の下方で可能な限り延びるように構成される。理想的には、ＬＤＤの縁がゲート下で繋がるようにする。
【００５７】
以上に導入のとおり、第３活性領域１１４ｃは、真性領域１３２ｂ又はＰウェル領域として形成されてもよい。第３活性領域１１４ｃに正電圧が印加されると、空乏領域は、第３活性領域１１４ｃ内に形成され、そのサイズは電圧が上がるに連れて大きくなる。空乏領域が基板表面に達する場合、キャパシタの当該部分はもはや、空乏領域内の電荷チャージの欠如により、フローティングゲート１０６に容量結合されない。従って、空乏によって容量結合が減退するまでにどのくらい高い電圧を第３活性領域１１４ｃに与えることができるかには制限がある。これは、引いては、印加電圧によってフローティングゲート１０６を容量結合することのできる電圧をどのくらい高くすることができるかの制限になる。
【００５８】
真性領域にはカウンタドープ電荷キャリアが欠如しているため、真性領域にキャパシタ１１０を形成することにより、容量面積をより大きくすることができ、有利である。上述のＦＮトンネリング装置１３０と同様に、カウンタドープ電荷キャリアが僅かでもあると、印加電圧下で空乏領域の成長が食い止められる。従って、第３活性領域１１４ｃの上方のフローティングゲートの部分は、高電圧で機能的容量結合を依然として提供しつつ、比較的大きくすることができる。一方、Ｐウェル領域にキャパシタを形成することにより、多数のカウンタドープ電荷キャリアが提供され、印加電圧の存在下において空乏領域の成長を促進する。同等に機能的なキャパシタを形成するため、フローティングゲート１０６の幅は対応真性領域に対して狭められ、狭められたフローティングゲート１０６の下方いっぱいに追加の５Ｖ  Ｎ−ＬＤＤ電荷キャリアを注入し、Ｐウェルカウンタドーパントに対抗作用するようにする。
【００５９】
図４Ａ及び図４Ｂは、真性領域でなく、Ｐウェル領域４１８にキャパシタ４１０が形成されるビットセル４００の実装を示している。図４Ａは、ビットセル４００の上面図である。空乏領域の成長を促進するＰウェル４１８内の追加カウンタドーパント（例えば、正孔）に対抗作用するため、第３活性領域上方のフローティングゲート４０６の部分は、５Ｖ  Ｎ−ＬＤＤインプラントの電子がフローティングゲート４０６の当該部分の下方いっぱいに侵入するようなある幅を下回るように構成される。これは、印加電圧下で追加正孔の存在に対抗作用し、高電圧（例えば、７〜１０Ｖの範囲）が印加されたとしても容量結合を維持する。例えば、フローティングゲート４０６は、外部の幅４０６ａ及び長さ４０６ｂを有し、幅４０６ｃ及び長さ４０６ｄの間隔を有している。キャパシタ４１０がキャパシタ１１０の面積（引いては容量）に合致するように、活性領域４１４ｃは活性領域１１４ｃより大きいことが予期される。図４Ａの実施形態は、図１Ａの実装に対するトレードオフを示している。ここで、キャパシタ４１０は真性領域には形成されず、スペースを占有する非活性真性領域の電気的絶縁がないため、省スペース化を実現する。しかしながら、この省スペース化は、Ｃ／Ｄ軸に沿ったキャパシタ４１０の垂直方向範囲が増すことによって抑制され、図１Ａに示す対応１１０に比して追加スペースを占める。
【００６０】
図４Ｂは、一実施形態に係る、Ｃ線に沿ったビットセル４００の断面図である。ドーパントがＦＮトンネリング装置４３０の真性領域４３２に注入されることを防ぐため、製造プロセス中、マスク４１６が用いられる。本実装においては、キャパシタ４１０が代わりにＰウェル４１８内に形成されるため、マスク４１６内にキャパシタ４１０用の別の閉塞物が無いことに留意されたい。中でも特に、第２活性領域４１４ｂと第３活性領域４１４ｃとの間の距離をビットセル１００の第２活性領域１１４ｂと第３活性領域１１４ａとの間の距離に比して短くすることができるという理由から、Ｐウェル領域内にキャパシタ４１０を形成することには利点があり、ＮＶＭメモリ装置内で著しい省スペース化が実現される。この距離の差は、図１及び図４内には明示的に図示されていない。一方、キャパシタ１１０が真性領域に形成される場合、第２活性領域１１４ｂ及び第３活性領域１１４ｃは、特定の最短距離、離間している（表記せず）。
【００６１】
マスクの不整合やレジスト開口サイズの変化により、製造中、真性領域の載置に変化が生じる。真性領域のキャパシタの最小包囲は、不整合又は開口サイズの変化の最悪のシナリオであっても追加サイズで最小包囲が確保されるため、最小サイズが大きくなる。同様に、Ｐウェルインプラントもまた読み出し装置の活性領域の最小包囲を有し、装置が正確にドープされるようにする。Ｐウェルレジスト壁部が読み出し装置に接近し過ぎた場合、近接効果注入電荷キャリアが存在し得る。
ビットセル間で共有される金属ライン及び金属コンタクト
【００６２】
図８Ａ及び図８Ｂは、ＮＶＭのビットセルの個々の装置（例えば、ＡＴ、キャパシタ、ＦＮトンネリング装置）を電源に電気的に接続するＮＶＭメモリ装置８００の金属ライン及び金属コンタクトを示す。種々の金属ライン及び金属コンタクトがいかに重複するかを理解する際、明らかとなるように、一例としてのビットセルの装置を示す。図８Ａ及び図８Ｂの双方において、２つの完全なビットセルを示す：第１ビットセルは、キャパシタ８１０ａと、ＡＴ８２０ａと、ＦＮ８３０ａとを有し、第２ビットセルは、キャパシタ８１０ｄと、ＡＴ８２０ｄと、ＦＮ８３０ｄとを有する。ＮＶＭメモリ装置における他のビットセルの部分も示すが、これにはＦＮトンネリング装置８３０ｂ及び８３０ｃが含まれ、各々異なるビットセルに関連付けられ、キャパシタ８１０ｅ及び８１０ｆも含まれ、これらも各々異なるビットセルに関連付けられている。図８Ａ及び図８Ｂには、水平金属ライン８８４及び８９０と垂直金属ライン８８６の一部のみを示す。いかに複数のビットセルがＮＶＭメモリ装置内に配置できるかを示す際、明らかとなるように、一部のビットセルと金属ラインを示す。実際には、ＮＶＭメモリ装置には、行及び列毎に多くの完全なビットセルが含まれること、これらのビットセルに重なる金属ラインが、少なくともビットセルの列又は行の端部まで延びることが推定される。
【００６３】
以上に導入のとおり、各ＮＶＭビットセルは、少なくとも４つの電気コンタクトを有している：１つはＡＴのソース用であり、１つはＡＴのドレイン用であり、１つはＦＮトンネリング装置用であり、１つはキャパシタ用である。ＮＶＭメモリ装置において、ビットセルは、行及び列に配置されている。行及び列の配置により、個別のビットセルを読み出し及び書き込みを選択することができるようになる。消去は、行単位で実施される。
【００６４】
単一の行に沿って設けられる複数のビットセルのソースが共通の電源を共有し、各電源が別々の金属コンタクトを介してビットセルに接続されている。図８Ａにおいて、金属ライン８８４は、金属コンタクト８８２を用いてここのソースに電気的に接続されている。例えば単一の行に沿って、金属ライン８８４ａは、ＡＴ８２０ａ及びＡＴ８２０ｄを金属コンタクト８８２ａ及び８８２ｂに接続している。異なる行に沿って、層８８４ｂ及び８８４ｃは、不図示のＡＴを金属コンタクト８８２ｃ等の金属コンタクトに接続している。
【００６５】
単一の列に沿って設けられた複数のビットセルのドレインが共通の電源を共有し、各ドレインが別々の金属コンタクトを介して電源に接続されている。図８Ａにおいて、金属コンタクト８８２ｄ及び８８２ｅは、それぞれ、ＡＴ８２０ａ及びＡＴ８２０ｄを図８Ｂに示す別々の金属ラインに接続している。図８Ｂは、これらの金属ライン８８６を示し、金属ライン８８６ａは金属コンタクト８８２ｄに接続され、金属ライン８８６ｂは金属コンタクト８８２ｅに接続されている。図８Ａ及び図８Ｂの金属ラインは、異なる垂直平面上にある。図８Ａは、金属ライン８８４及びコンタクト８８２を有する比較的低い平面を示し、図８Ｂは、図８Ａの平面の上方にある垂直面を示す。金属コンタクト８８２ｄ及び８８２ｅは、それぞれ、垂直電気接続、垂直相互接続（ＶＩＡ）又はその他同様の電気的接続機構等、シリコン貫通ビアを用いて上方平面の金属ライン８８６ａ及び８８６Ｂに接続されている。
【００６６】
第３金属層８８９は、ビアを介してＡＴ８２０ａ及び８２０ｄのソースを電気的に接続している。この金属層８８９により、金属の幅を広げて、ビットセルが、例えば、多数のビットを同時にプログラムする際に印加され得る非常に高い電流に対応することができるようにする。
【００６７】
単一の行に沿って設けられた複数のビットセルのキャパシタは、共通の電源を共有している。明確にするために述べると、キャパシタ、ＦＮトンネリング装置及びソースの行は互いに異なっており、特定の行は、複数のビットセルに関連付けられるものの、これらのビットセルから単一種別の装置（例えば、キャパシタ、ＦＮトンネリング装置又はＡＴソースのいずれか）にのみ関連付けられるようになっている。しかしながら、ソース及びドレインとは対照的に、一行のキャパシタも金属コンタクトを共有している。従って、その行の各ビットセルの各キャパシタは、その行の他のキャパシタとその金属コンタクトを共有している。より具体的に述べると、その行のビットセルの第３活性領域が金属コンタクトを共有している。これは、第３活性領域自体がその行のビットセル間で共有されるために実現可能である。従って、その行のすべてのビットセルは、キャパシタの１プレートを共有している。キャパシタの他のプレートはフローティングゲートであるため、他のプレートは各ビットセルに特有である。
【００６８】
図８Ａ及び図８Ｂには、一行の第３活性領域のための金属コンタクトは示していない、なぜなら、図８Ａ及び図８Ｂの例示的な実施形態において、これらは、ビットセルの行の一方又は双方の端部に配置されるためである。金属コンタクトが行の両端に配置される場合、金属ライン８８４ｃは、その行のキャパシタの上方で延び、両端で金属コンタクトを電気的に接続する。一行のキャパシタに対して金属コンタクトが１つだけであってもよい。ただし、ＮＶＭメモリ装置のレイアウトに基づき、より多くの金属コンタクトが用いられてもよい。例えば、確実な接続を実現するため、その行のいずれかの端部に２つの金属コンタクトが用いられてもよく、確実な接続をさらに実現するため、整数倍（１より多い）のビットセル間隔で追加金属コンタクトを配置してもよい。
【００６９】
単一の行に沿って設けられる複数のビットセルのＦＮトンネリング装置は共通の電源を共有し、キャパシタと同様に、ＦＮトンネリング装置も金属コンタクトを共有している。従って、一行の各ビットセルの各ＦＮトンネリング装置は、その行の他のＦＮトンネリング装置とその金属コンタクトを共有している。より具体的に述べると、その行のビットセルの第１活性領域は、金属コンタクトを共有している。これは、ビットセル自体の第１活性領域がその行のビットセル間で共有されるため、実現可能である。ＦＮトンネリング装置の金属コンタクトは、図８Ａ及び図８Ｂには示していない、なぜなら、これらの金属コンタクトは、通常、行の一方又は双方の端部に載置されるため図面の範囲外であるためである。金属コンタクトはまた、ビットセルの整数倍の（１より多い）間隔で載置されていてもよく、これにより一行のビットセル間で確実な電気的接続を実現してもよい。金属ライン８９０は、その行の金属コンタクトを接続している。
【００７０】
フローティングゲートが第１活性領域全体を被覆する実装において、第１活性領域のドーピングは、すべての動作電圧に対して（例えば、消去が行われる間及び消去が行われない間）フローティングゲート下方で短絡が生じるように構成される。結果として、第１活性領域の全部（例えば、一行のすべてのビットセルに亘って）が同一電圧となる。フローティングゲートが第１活性領域全体を被覆しない実装においては、行のＦＮトンネリング装置へと流れる電流のための少なくとも何らかの非遮断通路が設けられることになり、確実な電気的接続が実現されるようになる。
ＮＶＭビットセルの動作
【００７１】
ビットセル１００の構造により、いかにビットセル１００が動作するかを厳密に制御することができるようになる。ビットセル１００は、フローティングゲートの消去にＦＮトンネリング装置１３０上のＦＮトンネリングを用い、フローティングゲートのプログラムにＡＴ１２０上のチャネルホット電子注入（ＣＨＥＩ）又はチャネル励起二次電子注入（ＣＨＩＳＥＩ）を用いる。ＰＭＯＳ実装においては、フローティングゲートのプログラムに、衝突電離ホット電子注入（ＩＨＥＩ）が代わりに用いられてもよい。ビットセルは、ＡＴ１２０を起動することによって読み出される。以下の説明は、プログラムのためにＣＨＩＳＥＬを用いるＮ型ビットセル１００の動作について述べるものである。しかしながら、Ｎ型ＣＨＥＩ又はＰ型ビットセルＩＨＥＩ実装にも同一の原理が同様に適用される。
【００７２】
ビットセル１００の多くの利点のうちの１つとして、キャパシタ１１０がソース１０２及びドレイン１０４の双方から分離されているため、ソース１０２又はドレイン１０４の電圧に影響を及ぼすことなく、キャパシタ１１０をフローティングゲート１０６の電圧調整に用いることができるという点が挙げられる。フローティングゲート１０６と第３活性領域１１４ｃとの間の容量により、フローティングゲート１０６の電圧は、第３活性領域１１４ｃに印加されるどのような電圧にも比例することになる。例えば、フローティングゲート１０６と第３活性領域１１４ｃとの間に５０％の容量結合が存在する場合、フローティングゲート１０６の電圧は、第３活性領域１１４ｃ（すなわち、第３活性領域１１４ｃに電気的に接続された金属コンタクトにおいて  に印加される電圧変化の５０％で接続されることになる。ソース１０２の電圧又はドレイン１０４に影響を及ぼすことなく、フローティングゲートに電圧を印加する能力により、読み出し及びＣＨＩＳＥＬ／ＣＨＥＩ／ＩＨＥＩ動作の効率を向上し、ＦＮ動作の制御を向上する。
【００７３】
以下に示す表１は、例示的なＮ型ビットセルの実施形態における読み出し、書き込み及び消去動作を示している。
【表１】
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【００７４】
フローティイングゲート１０６を消去するために、第１活性領域１１４ａは高い正電圧（例えば、１４Ｖ）に設定される。この大きな正電圧は、電子（ｅ−）にフローティングゲートから第１活性領域１１４ａへとトンネル（ＦＮトンネリングを介して）させるのに十分なものである。消去中、他のすべてのコンタクトは０ボルト又はほぼ０ボルトに維持される。ＦＮトンネリングは、数々の理由の中でも、バンド間トンネリング（ＢＴＢＴ）等の他の効果に比べて必要とする電流が著しく低いという理由で有利である。比較として、ＦＮトンネリングでは、通常、１ビットの消去に約１ナノアンペア（ｎＡ）を必要とするが、ＢＴＢＴでは、同一の消去時間で１ビットを消去するのに約１マイクロアンペア（μＡ）を必要とする。それ故、電流の能力が限定的なＢＴＢＴに対して、ＦＮトンネリングでは１０００倍ものビットを消去することができる。結果として、５１２Ｋビット以下の製品において、ＦＮトンネリングでは同時にすべての行の消去が可能である。全装置の単一消去動作は非常に速やかに実施可能であり、ビットセルの消去に要する時間を著しく短縮する。通常、ビットセルを迅速に消去できることは有利である。ＮＶＭメモリ装置の試験中には迅速な消去が重要となる、なぜなら、ＮＶＭ構造のスケールは小さいためにすべてのＮＶＭメモリ装置が正確に動作するわけではないためである。試験中、迅速に消去を行えることにより、試験者はより速やかに特定のＮＶＭメモリ装置が正確に動作するか否かを検証することができるようになる。
【００７５】
ＣＨＩＳＥＬ及びＣＨＥＩは、ＣＨＩＳＥＬでは一次電子の代わりに二次電子を用いることを除き、同様に機能する。ＣＨＩＳＥＬを介してフローティングゲート１０６をプログラムするために、ソース１０２及びドレイン１０４の電圧は、ソース１０２及びドレイン１０４の間の電圧降下を生じるように別々に調整される。ソースは、例えば７Ｖなどの高い電圧に設定され、ドレインは例えば２Ｖなどの低い電圧に設定される。電圧降下により、チャネル領域１０８に亘ってソース１０２とドレイン１０４との間に高強度の電界が生じる。この電界により、電子をソース１０２からドレイン１０４へ向かって加速させる。二次電子の一部は、フローティングゲート１０６に注入されるのに十分なエネルギーを有することになる。プログラムされていない行のビットセルについて、これらのドレインは代わりに、ソースの電圧と同様の電圧（例えば、７Ｖ又はそれにかなり近い電圧）に保持される。プログラム中のビットセルとは対照的に、これらのビットセルのソースとドレイン間には高強度の電界が生成されないため、電子は通常、フローティングゲートへの注入に必要なエネルギーを得ることはない。
【００７６】
プログラム中、フローティングゲートは高電圧に接続される。電圧が高いほど、誘発される垂直電界は強度を増し、結果的に電荷キャリアの注入がより効率的になる。同時に、第１活性領域１１４ａは、例えば５Ｖなどの穏やかな電圧に保持される。第１活性領域１１４ａは、通常、多数の行間で電気的に接続される。行をともにグループ化することにより、単一の動作でより多くのビットを消去することができる。これにより、独立の行又は行のセットをともに接続するのに必要とされるトンネル接合行論理スイッチの数を低減することもできる。これにより、結果として、ビット毎の消去時間と、ビットセルを制御する制御論理装置のサイズとの双方を減らす。行が共有されるため、トンネル接合連結行は、未選択の行でＦＮトンネリングが発生するほど高い電圧まで上昇させることができない。さらに、第３活性領域１１４ｃは、例えば９Ｖなどの高い電圧に保持される。Ｎ＋インプラント１６０とＰ−Ｓｕｂ１３２ａ領域との間のダイオード状接合におけるダイオードブレークダウンの発生により、第３活性領域１１４ｃの電圧が制限される。図４Ａに示すビットセルに対しては９Ｖが通常の電圧であり、ここではＮ＋インプラント１０２とＰウェル１１８領域との間のダイオード状接合におけるダイオードブレークダウンポイントが〜９Ｖである。図１Ａのように第３活性領域１１４ｃが真性領域内にあるビットセルでは、ダイオードブレークダウン挙動を発生させることなく、キャパシタを９Ｖを上回る電圧まで上昇させることができる。
【００７７】
これにより、容量結合を介して、フローティングゲート１０６の電圧を上昇させ、例えば５０％の容量結合が存在する場合、これによってフローティングゲート１０６の電圧を４．５Ｖまで上昇させる。キャパシタとの容量結合を介してフローティングゲートの電圧を独立に上昇させることにより、ＣＨＩＳＥＬ（及びＣＨＥＩ）の効率が向上する。ＣＨＩＳＥＬの効率を高く維持することにより、ＣＨＩＳＥＬを実施することでフローティングゲート１０６のプログラムを実施する際にビットセルが必要とする電流量を減らす。プログラム動作の実施に必要とされる電流量を減らすということは、ＣＨＩＳＥＬにより、ＣＨＩＳＥＬを実施するのに十分高い電流を生成する電荷ポンプのサイズを小さくすることができるという意味である。さらに、一部の実施形態において、（例えば、キャパシタ及びＡＴトランジスタではなく）ビットセルのキャパシタを駆動するためにのみ、電荷ポンプを用いてもよい。これにより、ビットセルをプログラムする際に必要とされる電流量を減らし、比較的（例えば、キャパシタ及びトランジスタの例で必要とされる電荷ポンプのサイズに比べて）小さな電荷ポンプを使用することができるようになる。
【００７８】
キャパシタ１１４ｃは、フローティングゲート１０６の電圧を読み出すため、ＡＴのＶＴ、一実施形態においては３〜５Ｖの範囲を著しく上回り、消去されるビット（例えば、十分に正の電荷を有するビット）のフローティングゲートを接続するのに十分な電圧にされる。選択された行について、ドレインからソースのＶｄｓは、消去されるビットがＡＴ１２０に接続されたセンス増幅器が特定時間内にフローティングゲートの論理状態（又はデータ状態）を読み出すのに十分な電流を生成するように設定される。一実施形態において、ドレイン１０４は、０Ｖ等の低い電圧に設定され、ソースは１．８Ｖ等のより高い電圧に設定される。他の実施形態において、ドレインは１．８Ｖに設定され、ソースは０Ｖに設定される。消去されるビットがプログラムされたゲートに比して十分高い（例えば、より正の）電圧を有するために、周辺回路は、消去されるビットをプログラムされるビットと区別し、正確に０又は１のデータ状態を読み出すことができなければならない。未選択の行について、キャパシタ１１０は接地に保持され、結果としてＡＴ１２０は、消去されるビット及びプログラムされるビットの双方に対してオフされる（すなわち、ＶＴを下回る）。
【００７９】
例えば、ビットセル１００が０．５Ｖの閾値電圧ＶＴを有し、ＡＴ１２０がオンの際に閾値電圧ＶＴがフローティングゲート１０６の電圧であり、チャネル１０８のソース及びドレインの間に電流を流すとする（ソース及びドレインの間には十分な電圧差、例えば、１．８Ｖを超える差があるとする）。０の論理状態は、フローティングゲート１０６の電圧が０Ｖであることによって表されてもよい（ソース１０２、ドレイン１０４及びキャパシタ１１０が０Ｖバイアスに設定されるとする）。一方、１の論理状態は、フローティングゲート１０６の電圧が−１Ｖであることによって表されてもよい。
【００８０】
本例において、読み出し動作が実施される際、ソース１０２及びキャパシタ１１１０は、それぞれ、１．８Ｖ及び３Ｖ等の正電圧に上昇させられる。ビットセル１００が０の論理状態を有する場合、容量結合のために、フローティングゲート１０６の電圧は０Ｃから１Ｖへと上昇することになり、０．５Ｖの閾値電圧ＶＴを上回る。結果として、ＡＴ１２０がオンになり、電流がチャネル１０８を通ってソース１０２からドレイン１０４へと流れる。一方、ビットセルが１の論理状態を有する場合、容量結合に関わらず、フローティングゲート１０６の電圧は−１Ｖから上昇した後も０Ｖに留まるのみとなり、０．５Ｖの閾値電圧ＶＴを上回らない。結果として、ＡＴ１２０はオンされず、電圧はチャネル１０８を介してソース１０２からドレイン１０４へと流れることはない。
【００８１】
ビットセル１００は、プロセス・電圧・温度（ＰＶＴ）のばらつきを補償するために、キャパシタ１１０の電圧を調整する適応読み出し方式も使用する。ＰＶＴのばらつきは、読み出しを行う際に付与する電流量に影響を及ぼし得る。循環（プログラム及び消去）を繰り返すことにより、結果として、チャネル１０８とゲート酸化物１５０との間の界面に電荷トラップを生じ得る。電荷トラップにより、ビットセルの閾値電圧ＶＴに推移を生じ、ビットセルの性能に影響を及ぼし得る。ＰＶＴ又は電荷トラップによるビットセル性能の誤りを補償するために適応読み出し方式を用いてもよい。一実施形態において、適応読み出し方式は、１の論理状態にプログラムされた参照ビットセルを用いて実装し、既知の読み出し電流が付与されるようにバイアス条件を設定するようする。参照ビットセルの読み出し電流は、ビットセルの読み出しに用いられる種々の電圧を調整するために用いられることができる。参照ビットセルは、種々のＰＶＴ条件下においてビットセルと同様に挙動しなければならない。そして適応読み出し方式では、ＰＶＴのばらつきによるビットセルの閾値電圧のあらゆる変化を補償するようにキャパシタ１１０の電圧を調整することができる。一実施形態において、参照ビットセルは、ビットセルアレイの行に対して繰り返されており、電荷トラップ挙動をよりよく模倣するようにし、これにより適応読み出し方式をよりよく制御するようにしている。
ダイオードブレークダウン挙動に対するフォトレジストスケーリングの効果
【００８２】
図１Ａ及び図１Ｄを参照して上述したとおり、一部の実装において、ＦＮトンネリング装置（例えば、ＦＮトンネリング装置１３０）は、当初の製造者からのウェハ（又は基板）の受領後、追加インプラントによってドープされていない真性領域に形成される。ＮＶＭビットセルの製造中、ドーパント注入は、ドーパントが基板への侵入を許容されない位置を規定するマスクを用いて制御される。マスクは、基板の特定領域におけるドーパントの注入を防ぐようにドーパントソースと基板との間に一時的に配置されるフォトレジストブロックを含んでいてもよい。マスクは、ＮＶＭビットセルの一部もを含んでいてもよく、例えば、ビットセル１５０の酸化物１５０及びスペーサ１５８は、フローティングゲートの部分の下方にドーパントが侵入することを防ぐマスクとして振る舞う。
【００８３】
ドーパントを基板に注入する際に用いられる注入方法により、マスクによって遮断されていた基板の領域にドーパントが侵入してしまうことがしばしば起こる。このような挙動は予期され、実際には多くの例で意図され、例えば、インプラント１５２、１５６、１６０及び１６２は、マスクによって規定された基板の領域を超えてドーパントを注入するように設計されている。これらの注入プロセスにより、機能面でビットセルの真性領域が望まれるという問題を発生し得る。
【００８４】
インプラントプロセスが真性ウェルの問題を生じ得る一例を図５Ａ及び図５Ｂに示す。標準ＣＭＯＳロジックプロセスは、拡散又は活性ステップを含んでいる。このステップにより、基板のどの部分がＳＴＩ領域及び活性／拡散領域に形成されるかが決定される。このステップが比較的重要であるため、通常薄型の高品質フォトレジスト５２０ａを「ハードマスク」（通常、窒化物層）とともに用いて、ＳＴＩの形成されない基板の部分を規定するようにする。フォトレジスタの厚さ、フォトレジストの品質及びプロセスの特性により、マスクされた領域の「丸まり」は最小限となる。丸まりとは、マスク上に規定された領域と、ウェハ上のフォトレジストの形状においてそれが最終的にどのようになるかとの差である。露光中、光がフォトレジストと相互作用するため、マスクによって規定されたとおりに精密に製造されず、規定された領域の非線形境界で丸まりが生じる。「丸まり」という用語は、フォトレジストにおいて方向が急激に変化している部分が実際には丸くなる傾向をいう。
【００８５】
標準ＣＭＯＳロジックプロセスは、Ｐウェル１１８等のＰウェルを形成するためのＰウェルフォトレジストステップも含んでいる。Ｐウェルフォトレジストステップでは、非常に厚いフォトレジスト５１０ａを用いる。厚いフォトレジストは、深いウェルインプラントを遮断するために必要となる。厚いフォトレジストにより、フォトプロセスでフォトレジストの厚さ全体を露光するのに多くの光及び露光量を用いなければならなくなる。露光量が増えるに連れて、角部の丸まりも増加する。図５Ａ及び図５Ｂは、２種のフォトレジスト５１０ａ及び５２０ａの間における丸まりの差を示しており、図５Ａは、計画上のフォトレジストを示し、図５Ｂは、出来上がった実際上のプロセス中のフォトレジスト５１０ｂ及び５２０ｂを示す。図５Ｂでは、領域Ｂ−Ｃにおいて、領域Ａに比して少ないＰウェルフォトレジスト５１０ｂで拡散５２０ｂが包囲されている。
【００８６】
ドーパント注入中の丸まりにより、追加ドーパントを有することが意図されていない領域（真性領域等）に不要なドーパントが注入されてしまう。図６Ａ及び図６Ｂは、一実施形態に係るビットセル１００の生成に用いるための、例示的な計画上のフォトレジスト６１０ａ及び６２０ａ及び実際のフォトレジスト６１０ｂ及び６２０ｂを示している。フォトレジスト６１０ａのサイズは、一の軸に沿ったフォトレジストのサイズを他の軸に対して大きくすることにより発生することが予期される丸まりを形成するように構成されている。図６Ａにおいて、Ｐウェル６１０ａ及び拡散６２０ａフォトレジストは、例示のみを目的として、矩形状を有するものとして示されている。実際には他の形状を用いてもよく、図示の例は、２つの座標軸のうちの１つに沿う長さの差を強調することが意図されている。
【００８７】
図６Ａにおいて、フォトレジスト６１０ａは、垂直軸に沿って、拡散６２０ａより距離Ａだけ長く、この距離は図５ａの長さの差Ａと同一である。しかしながら、水平軸に沿うフォトレジスト６１０ａの幅は、フォトレジスト５１０ａと同一の幅Ａではなく、この幅より数倍大きいスカラー（例えば、ＡのＤ倍のスカラー）である。より一般的には、フォトレジスト６１０ａは、拡散６２０ａから一の軸に沿って他の軸に比してさらに延びている。図６Ｂは、丸まり及びドーパントの注入に対してフォトレジスト６１０ｂが実際にいかに振る舞うかを示している。フォトレジスト５１０ｂの結果としての丸まりＢ−Ｃとは対照的に、フォトレジスト６１０ｂは代わりに、丸まりＥ−Ｆの結果となる。距離Ｅ−Ｆは、距離Ｂ−Ｃより大きい。
【００８８】
図６Ａ及び図６Ｂに示すフォトレジストを用いて真性領域への注入を防ぐことで、ダイオードブレークダウン挙動をより高い電圧に遅延させることにより、出来上がった装置におけるダイオードブレークダウン挙動を改善する。これにより、上述のとおり、ＦＮトンネリング等の効果を導入するための高電圧印加のダイナミックレンジが広がる。ＮＶＭビットセル（例えば、ＮＶＭビットセル１００）において、ドープ領域と真性領域との間の最短距離に沿って、まず（例えば、印加電圧が最低となるとき）ダイオードブレークダウン挙動が発生する。図５Ｂの例において、この最短距離は距離Ｂ−Ｃである。しかしながら、マスク６１０ａ及び６１０ｂを用いてビットセル１００を構築する場合、ＡのＤ倍の拡張及び距離Ｅ−Ｆが距離Ａより大きいため、距離Ａを介してダイオードブレークダウン挙動が代わりに発生する。このように、因子ＤだけＰウェルフォトレジスト６１０ｂを拡張することでダイオードブレークダウン挙動をより高い電圧まで遅延させる、なぜなら、ダイオードブレークダウン挙動の発生する最短距離は距離Ａとなり、より短い距離Ｂ−Ｃでないためである。
【００８９】
図７Ａは、一実施形態に係る、種々の異なるＰウェルレイアウトオプションを用いて形成されたＦＮトンネリング装置のダイオードブレークダウン電圧をプロットしたグラフである。マスク＝０は、真性が存在しないことを示す。２つの数を添えた線については、第１の数が垂直方向の拡張を示し、第２の数が水平方向の拡張を示す。例えば、マスク＝０．３／０．３は、両方向に同一量拡張した例示的なケースであり、マスク＝０．４５／０．７５は、水平方向の拡張である０．７５に対して、垂直方向には０．４５の倍数のみ拡張した例示的なケースである。
【００９０】
通常、これらのプロットは、両方向におけるＰウェルマスクの拡張により、ダイオードブレークダウン挙動をより高い電圧まで通常向上（例えば、遅延）させることを示す。さらにこれらのプロットは、他の軸でなく１つの軸に沿ったＰウェルマスクの拡張により、ダイオードブレークダウン挙動も向上させる。もしビットセルのスペースが拘束されており、可能なすべての箇所でビットセル１００によって占有されるスペースを低減することが望ましいとすると、Ｐウェルマスクが他の軸でなく１つの軸に沿って拡張する実施形態により、ビットセルの面積増加に合わせて線形に拡大するダイオードブレークダウン挙動の改善という魅力的なトレードオフを提供する。これは、両方の軸に沿って同時に拡張するよりは増しであり、ビットセルの面積のＮ２の拡大を代償にダイオードブレークダウン挙動を改善する。いずれにしても、双方のオプションは、ダイオードブレークダウン挙動を改善する実行可能な機構を提供し、機能的なＮＶＭビットセルが製造されるようになる。
ビットセル挙動に対するキャパシタの長さＣの効果
【００９１】
実装間で変化してもよいＮＶＭビットセルの他の特性には、キャパシタ１１０のチャネル長Ｃがある。図７Ｂ及び図７Ｃのグラフは、この特徴の変化がビットセルの性能にいかに影響を及ぼすかを示している。
【００９２】
図７Ｂは、一実施形態に係る、ビットセルキャパシタの種々のチャネル長に対するドレイン電圧の関数としてパンチスルー電圧をプロットしたグラフである。この試験の目的で、キャパシタ１１０の２か所を別のソース及びドレインの電気コンタクトに取り付けるように構成する。ドレイン電圧が変化すると、フローティングゲート、ソース及び真性領域は０Ｖに保持される。動作温度は、摂氏約２５度（°Ｃ）に維持した。（例えば、フローティングゲート１０６の下方のチャネルＣ内に）形成された「トランジスタ」がそのオフ状態にバイアスされていても、キャパシタが著しいドレイン−ソース電流を誘発するドレイン電圧を有する場合、パンチスルーが生じる。より短い長さＣは、フローティングゲートの下側に侵入している５Ｖドーピングによって発生する短絡により、非常に低いドレイン電圧であっても、パンチスルーを有する。このパンチスルー挙動は望ましい、なぜなら、それは、第３活性領域１１４ｃとフローティングゲート１０６との間の容量結合が印加電圧の高い状態であっても維持されることを示すためである。長さＣが長くなるに連れて、パンチスルーの誘発はより困難になる。これは、より高い印加電圧下において第３活性領域１１４ｃから空乏領域が出現することによって容量結合を維持する条件が悪化することと相関している。
【００９３】
パンチスルー挙動はまた、ＦＮトンネリング装置１３０とも関連している。普通、０．１８μｍのＣＭＯＳロジックプロセスを用いて製造する際、５Ｖドーピングのために構成可能な最短のチャネル長Ｌ又はＣは、ドーピングの重複が予期されるため、０．６μｍである。しかしながら、ＦＮトンネリング装置１３０は、この０．６μｍの最短距離を下回って０．１８μｍ（適当なウェル及びＬＤＤインプラントを備えた１．８Ｖ装置の最短長さＬ）に製造することができる。具体的には、いかなる様態のビットセル１００であっても、０．１８μｍのチャネル長（例えば、Ｌ又はＣ）まで落として製造することができる。キャパシタ１１０にはこのように狭いゲートは不要であるが、このように短いチャネル長Ｌを備えたＦＮトンネリング装置１３０を作製すると、結果として、５Ｖドーピングがフローティングゲート１０６の下側に侵入し、それ自体と重複することにより、第１活性領域が短絡することになる。この重複が大きくなるほど、ドーピングによって発生する短絡を喪失することなく、第１活性領域１１４ａの電圧をより高くすることができる（すなわち、短絡を喪失することなく、印加可能な電圧の「ダイナミックレンジ」がより広くなる）。ダイナミックレンジが広くなることにより、ＦＮトンネルングの発生又は容量結合に用いられる、例えば、それぞれ、ＦＮトンネリング装置１３０及びキャパシタ１１０で用いられる電圧範囲が広くなる。
【００９４】
しかしながら、０．４μｍより長い長さＬ及びＣを備えたビットセル１００であっても機能的である。通常、チャネルが短いほど、ドーピングの交差／重複がより好適となり、より低い電圧でＦＮトンネルング及び容量結合がより容易に実施される装置を結果として得られるため、チャネルは短いほど好適である。チャネル長が長くなるほど、ドーピングの交差／重複が減り、ドーピングで誘発する短絡がロバストでなくなり、結果としてこれらの効果の実施がより困難になる。
【００９５】
図７Ｃは、一実施形態に係る、Ｐウェルドープ基板内のビットセルキャパシタの種々のチャネル長Ｃに対するゲート電圧の関数としてシート抵抗Ｒｓｈをプロットしたグラフである。図７Ｃは、Ｐウェルにおける５Ｖ  ＮＭＯＳ装置を示すものである。図７Ｃは、０．２１μｍのチャネル長Ｃが望ましいことを示している。図４Ｃに示すビットセルにおいては、Ｃ＝０．２１が使用されるであろう。すべてのプロットについて、フローティングゲートの電圧が変化すると、ソース電圧は７Ｖに保持され、ドレイン電圧は７．１Ｖに保持され、Ｐウェルは０Ｖに保持される（バルクに対するＶｂ参照のこと。このバルクはＰウェルである。すべてのチャネル長Ｃについて、ゲート電圧が低下すると、テストトランジスタの基板におけるシート抵抗Ｒｓｈが上昇する。Ｐウェル内に構築されたテストトランジスタにより、特定の電圧において、シート抵抗Ｒｓｈは長さＣに応じて著しく上昇する。シート抵抗の著しい上昇は、Ｐウェル内の空乏領域が基板の表面まで上昇し、テストトランジスタ内のソース及びドレイン間の基板表面上のチャネルに干渉するために生じる。通常、長さＣが短いほど、より低いゲート電圧でシート抵抗が迅速になる。これは、より短い長さＣのチャネルに亘ってドーピングがより良好に重複した結果である。
【００９６】
図７Ｄは、ゲート電圧の関数として、シート抵抗をプロットしたグラフであるが、図７ＣのＰウェルキャパシタとは対照的に、図７Ｄのキャパシタは代わりに真性領域内に形成されている。図７Ｃと同様に、ゲート電圧が小さいほど、結果としてシート抵抗Ｒｓｈが高くなる。しかしながら、真性領域に形成されたキャパシタでは、シート抵抗がＰウェルキャパシタにおいて上昇するように劇的には上昇しない。これは、真性領域内のカウンタドープ電荷キャリア（例えば、正孔）が欠如しているため、空乏領域が基板表面に上昇してキャパシタのソース及びドレイン間のチャネルに干渉するのがより困難になるからである。図７Ｃ及び図７Ｄは、図７Ｂと同様の点を示しており、通常、シート抵抗Ｒｓ及びパンチスルーの双方について、チャネルＣが短いほどより好適な容量結合を与えることを示している。
【００９７】
図７Ｃ及び図７Ｄはまた、キャパシタ１１０のＰウェルにおける形成と真性領域における形成との間のトレードオフも示している。Ｐウェルの実装において、同様の容量結合を維持しつつ、Ｐウェルキャパシタのシート抵抗を弱めるために、キャパシタは、フローティングゲート１０６の下側に比較的より多くのドーパントが確実に存在するように構成される。これは、通常、周辺距離がより長く、より狭いフローティングゲート１０６（例えば、チャネル長Ｃが狭い）を構築することと、下方に供給されるドーパントにより多くの縁部を付与することとに関与する。これらの追加ドーパントにより、Ｐウェルのカウンタドーパントを弱め、シート抵抗の上昇を未然に防ぎ、より低い印加電圧でより好適な容量結合を提供する。この実装の例は、図４Ａ及び図４Ｂに示されている。
【００９８】
しかしながら、キャパシタ周辺部が大きくなると、通常、基板の面積が増え、ビットセル密度が低下する。一方、ビットセルを真性領域に形成すると、キャパシタの形成に必要なスペースを削減する。しかしながら、この削減によって利得が得られるにも関わらず、真性領域にキャパシタを形成すると、第２活性領域１１４ｂのＰウェルドーパントが第３活性領域１１４ｃに注入されないように用いられる第２活性領域１１４ｂ及び第３活性領域１１４ｃ間の分離の点で、スペースを消費してしまう。マスク１１６ｂはこれらのドーパントの大部分を遮断するものの、ウェル近接効果により一部のドーパントがマスク１１６ｂに関係なく注入され得る。第２活性領域１１４ｂ及び第３活性領域１１４ｃ間に追加スペースを設けることにより、２つの領域間の距離の増加と、引いてはビットセルサイズの増加を代償に、この形態の第３活性領域１１４ｃへの注入を防ぐことができる。それ故、一の実装を用いた一の領域の省スペース化は、他の実装においては、結果として、スペースの消費をもたらす。双方のアプローチが実行可能であり、これらは単に異なる要件間のトレードオフである。第３のアプローチとして、追加のプロセスステップを加えることが挙げられる。例えば、シャローＮウェルをプロセスに加えることができる。プロセスによっては、シャローＮウェルは、高密度ＳＲＡＭセルを作製するために用いられてもよい。シャローＮウェルがプロセスの一部である場合、それは、ビットセルの装置の所望の挙動を補強するようにＮＶＭビットセル内で用いることができる。プロセスによっては、ＶＴ調整フォト／インプラントステップが含まれる。適切な極性のＶＴ調整インプラントは、ＦＮトンネリング装置又はキャパシタの下方の短絡を補強するために用いられることができる。
その他の実施形態
【００９９】
ＮＶＭビットセル１００の種々の実施形態について５Ｖ  ＣＭＯＳロジックプロセスを参照して述べたが、他の実施形態において、ＮＶＭビットセル１００は、３．３Ｖ、２．５Ｖ又は１．８ＶのＣＭＯＳロジックプロセスに応じて構築されてもよい。ＦＮトンネリング装置における短絡のチャネル長Ｌ、ドーパント及びＮＶＭビットセルのその他の仕様は、これら他のＣＭＯＳロジックプロセスでは変化することが予期されるが、ビットセルの機能及び特徴は実装が変わっても同じである。
【０１００】
ＮＶＭビットセルは、異なるＣＭＯＳロジックプロセスを用いて構築されるのに加え、ＡＴに異なるインプラントを用いて構築されてもよい。表２は、種々の実施形態に係るＮＶＭビットセルの機能的ＡＴを作製するために用いることのできるインプラントの組み合わせの例をいくつか示している。
【表２】
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電子設計自動設計フローの概略
【０１０１】
図９は、一実施形態に係る、ＮＶＭビットセルを含む集積回路等の設計及び作製における種々の動作を示すフローチャートである。このプロセスは、製品アイデア９１０から開始するが、これは、ｅｌｅｃｔｒｏｎｉｃ  ｄｅｓｉｇｎ  ａｕｔｏｍａｔｉｏｎ（ＥＤＡ）ソフトウェア９１２を用いた設計プロセスにおいて実現される。設計が終わると、テープアウト９３４される。テープアウト後、半導体ダイを作成９３６し、集積回路設計に種々の対象物（例えば、ゲート、金属ライン、ビアを含むビットセル）を形成する。パッケージ及び組み立てプロセス９３８を実施し、結果として完成チップが得られる９４０。
【０１０２】
ＥＤＡソフトウェア９１２は、メモリを備えた１つ以上の演算装置に実装させることができる。メモリの一例は、非一時的コンピュータ可読記憶媒体である。例えば、ＥＤＡソフトウェア９１２は、以下に示す設計フローの動作９１４〜９３２を実施するようプロセッサによって実行される指示としてコンピュータ可読記憶媒体に記憶されている。この設計フローは、例示を目的として説明する。特に、この説明は本開示を限定することを意味するものでない。例えば、実際の集積回路設計には、設計者が本明細書に記載のシーケンスとは異なるシーケンスで設計動作を実施する必要があってもよい。
【０１０３】
上述の１つ以上のＮＶＭビットセル又は回路を収めたセルライブラリがメモリに記憶されてもよい。セルライブラリは、ＮＶＭビットセル又は回路を収めた回路又は電子機器を作製するにあたってＥＤＡソフトウェア９１２に参照されてもよい。
【０１０４】
システム設計９１４を行う際、設計者は、実装される機能を記述する。また設計者は、機能を改良し、コストをチェックするために仮計画を実施することもできる。ハードウェア−ソフトウェアのアーキテクチャ分離はこの段階で発生し得ることに留意されたい。論理設計及び機能検証９１６を行う際、回路のモジュールのＶＨＤＬ又はＶｅｒｉｌｏｇコードが書き込まれ、機能の精密度について設計がチェックされる。より具体的には、正しいアウトプットを生成することができるかどうかについて、設計をチェックする。試験用の合成及び設計９１８を行う際、ＶＨＤＬ／Ｖｅｒｉｌｏｇはネットリストに翻訳される。このネットリストは、対象とする技術に合わせて最適化することができる。さらに、完成したチップをチェックするため、試験を設計及び実施することができる。ネットリスト検証９２０を行う際、ネットリストは、タイミング制限の順守とＶＨＤＬ／Ｖｅｒｉｌｏｇソースコードへの対応についてチェックされる。
【０１０５】
設計計画９２２を行う際、チップの全体フロアプランを構築し、タイミング及びトップレベルルーティングについて分析される。一例として、この段階で用いることのできる、カリフォルニア州マウンテンビューのＳｙｎｏｐｓｙｓ社のＥＤＡソフトウェア製品には、Ａｓｔｒｏ（登録商標）及びＩＣ  Ｃｏｍｐｉｌｅｒ（登録商標）といった製品が含まれる。フィジカルインプリメンテーション９２４を行う際、載置（回路要素の配置）及びルーティング（回路要素の接続）が発生する。分析及び抽出９２６を行う際、トランジスタレベルで回路機能を検証することにより、改良を可能にする。フィジカル検証９２８を行う際、設計をチェックして、以下の正確さを確かなものにする：製造、電気的側面、リソグラフの側面及び回路。解像度向上９３０を行う際、レイアウトの幾何学的操作を実施し、設計の製造性を向上させる。マスクデータ準備９３２を行う際、完成品としてのチップを作成するためのマスク作製用「テープアウト」データを提供する。
【０１０６】
本開示の実施形態は、以上に述べた段階のうちの１つ以上を行う際に用いることができる。具体的には、一部の実施形態では、設計計画９２２とフィジカルインプリメンテーション２２４との間の動作を含むＥＤＡソフトウェア９１２において本開示を用いることができる。
追加考察
【０１０７】
本開示を読解するにあたり、読者は本開示の原則を通じてさらに他の構造的設計及び機能的設計に思い至るであろう。従って、特定の実施形態及び適用例を図示及び説明したが、本開示の実施形態は本明細書に開示の精密な構成及び要素に限定されるものでないことを理解されなければならない。添付の請求項に規定の精神及び範囲から逸脱することなく、本開示の方法及び装置の配置、動作及び詳細には、当業者にとって明らかな種々の修正、変更及び変形が加えられてもよい。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【国際調査報告】
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