(57)【要約】  半導体デバイスは、複数のメモリセルと、複数のｐ−ｎ接合と、第１の金属層の金属トレースと、を含む。複数のメモリセルの各々は、第１の誘電体の上に配置された第１のゲートと、第２の誘電体の上に、第１のゲートの側壁に隣接して配置された第２のゲートと、第１のゲートに隣接した基板内の第１のドープ領域と、第２のゲートに隣接した基板内の第２のドープ領域と、を含む。複数のｐ−ｎ接合は、各メモリセルのドープ領域から電気的に分離されている。金属トレースは、複数のメモリセルのうち少なくとも１つのメモリセルの第２のゲートへのバイアと、複数のｐ−ｎ接合のうちの１つのｐ−ｎ接合へのバイアとの間で、単一の面に沿って延出する。
2016500481.tif 000002
【特許請求の範囲】
【請求項１】
基板における複数のメモリセルであって、各々が、
第１の誘電体の上に配置された第１のゲートと、
第２の誘電体の上に、前記第１のゲートの側壁に隣接して配置された第２のゲートと、
前記第１のゲートに隣接した前記基板内の第１のドープ領域及び前記第２のゲートに隣接した前記基板内の第２のドープ領域と、
を備える複数のメモリセルと、
前記基板内に形成され、前記複数のメモリセルの各メモリセルの前記第１及び第２のドープ領域から電気的に分離された複数のｐ−ｎ接合と、
前記複数のメモリセルのうち少なくとも１つのメモリセルの前記第２のゲートへのバイアと、前記複数のｐ−ｎ接合のうちの１つのｐ−ｎ接合へのバイアとの間で、単一の面に沿って延出する第１の金属層の金属トレースと、
を備える、半導体デバイス。
【請求項２】
前記第２の誘電体が１つ以上の誘電層を含む、請求項１に記載の半導体デバイス。
【請求項３】
前記１つ以上の誘電層が、酸化物、窒化物、及び酸化物（ＯＮＯ）の層のスタックを含む、請求項２に記載の半導体デバイス。
【請求項４】
前記第１のゲート及び前記第２のゲートの前記少なくとも一方がポリシリコンである、請求項１に記載の半導体デバイス。
【請求項５】
前記ｐ−ｎ接合の閾値電位が約１０ボルトから２５ボルトの間である、請求項１に記載の半導体デバイス。
【請求項６】
少なくとも１つのメモリセルの前記第２のゲートの上方の前記第１の金属層へのバイアと、前記ｐ−ｎ接合の上方の前記第１の金属層へのバイアとの間で、単一の面に沿って延出する第２の金属層の金属トレースを更に備える、請求項１に記載の半導体デバイス。
【請求項７】
前記ｐ−ｎ接合が、シリコントレンチアイソレーション（ＳＴＩ）を用いて前記第１及び第２のドープ領域から電気的に分離されている、請求項１に記載の半導体デバイス。
【請求項８】
基板における複数のメモリセルであって、各々が、
第１の誘電体の上に配置された第１のゲートと、
第２の誘電体の上に、前記第１のゲートの側壁に隣接して配置された第２のゲートと、
前記第１のゲートの一方側に隣接した前記基板内の第１のドープ領域及び前記第２のゲートの対向側に隣接した前記基板内の第２のドープ領域と、
を備える複数のメモリセルを形成することと、
前記基板内に複数のｐ−ｎ接合を形成することであって、前記ｐ−ｎ接合が各々、前記複数のメモリセルの各メモリセルの前記第１及び第２のドープ領域から電気的に分離されている、ことと、
前記基板及び前記複数のメモリセルの上に第３の誘電体を配置することと、
前記第３の誘電体を平坦化することと、
前記複数のメモリセルのうちの１つのメモリセルの前記第２のゲートの実質的に上方に位置決めされた前記第３の誘電体を貫通する第１のバイアをエッチングすることと、
前記複数のｐ−ｎ接合のうちの１つのｐ−ｎ接合の実質的に上方に位置決めされた前記第３の誘電体を貫通する第２のバイアをエッチングすることと、
前記第１及び第２のバイアを実質的に充填するように第１の導電性材料を配置することと、
前記第１及び第２のバイアを接続する第１の金属トレースを形成することと、
を備える、半導体デバイスを製造する方法。
【請求項９】
前記複数のメモリセルを形成することが、
前記第１の誘電体の上に第１のゲート層を配置することと、
前記第１のゲート層をエッチングして、前記第１の誘電体の上に前記第１のゲートを画定することと、
前記第１のゲート及び前記基板の上に前記第２の誘電体を配置することと、
前記第２の誘電体の上に第２のゲート層を配置することと、
前記第２のゲート層をエッチングして、前記第２の誘電体の上に前記第１のゲートの前記側壁に隣接して配置された前記第２のゲートを画定することと、
前記基板に前記第１及び第２のドープ領域を形成することと、
を含む、請求項８に記載の方法。
【請求項１０】
前記第１及び第２の誘電体の少なくとも一方を配置することが１つ以上の誘電層を配置することを含む、請求項９に記載の方法。
【請求項１１】
１つ以上の誘電層を配置することが、酸化物、窒化物、及び酸化物（ＯＮＯ）の層を連続して配置することを含む、請求項１０に記載の方法。
【請求項１２】
前記第２のゲート層を配置することがポリシリコン層を配置することを含む、請求項１１に記載の方法。
【請求項１３】
前記第２のゲート層をエッチングすることが、エッチバックプロセスを行って、前記第１のゲートの前記側壁に隣接して自己整合された前記第２のゲートを画定することを含む、請求項１２に記載の方法。
【請求項１４】
前記複数のメモリセルを形成することが、前記第１のゲート及び前記第２のゲートの少なくとも上面の上にシリサイド層を形成することを更に含む、請求項９に記載の方法。
【請求項１５】
第３の誘電体を配置することが、前記第１のゲートの厚さよりも大きく前記第２のゲートの厚さよりも大きい厚さを有する酸化物層を配置することを含む、請求項８に記載の方法。
【請求項１６】
前記第１の金属トレースを形成することが、
前記第３の誘電体の上に第４の誘電体を配置することと、
前記第４の誘電体をエッチングすることと、
前記第１及び第２のバイアに電気的に接続されるように第２の導電性材料を配置することと、
を含むダマシンプロセスを用いて実行される、請求項８に記載の方法。
【請求項１７】
前記第２の導電性材料を研磨することを更に備える、請求項１６に記載の方法。
【請求項１８】
前記第１の金属トレースを形成することが、
前記第３の誘電体の上に第２の導電性材料を配置することと、
前記第２の導電性材料をエッチングすることと、
を含む、請求項８に記載の方法。
【請求項１９】
前記第３の誘電体の上に第４の誘電体を配置することと、
前記第４の誘電体を平坦化することと、
前記第１のバイアの実質的に上方に位置決めされた前記第４の誘電体を貫通する第３のバイアをエッチングすることと、
前記第２のバイアの実質的に上方に位置決めされた前記第４の誘電体を貫通する第４のバイアをエッチングすることと、
前記第３及び第４のバイアを実質的に充填すると共に前記第１の導電性材料との電気的接続を生成するように第２の導電性材料を配置することと、
前記第３及び第４のバイアを接続する第２の金属トレースを形成することと、
を更に備える、請求項８に記載の方法。
【請求項２０】
第４の誘電体を配置することが、前記第１の導電層の厚さよりも大きい厚さを有する酸化物層を配置することを含む、請求項１９に記載の方法。
【請求項２１】
第２の導電性材料を配置することが銅を配置することを含む、請求項１９に記載の方法。
【請求項２２】
基板における複数のメモリセルであって、各々が、
第１の誘電体の上に配置された第１のゲートと、
第２の誘電体の上に、前記第１のゲートの側壁に隣接して配置された第２のゲートと、
前記第１のゲートに隣接した前記基板内の第１のドープ領域及び前記第２のゲートに隣接した前記基板内の第２のドープ領域と、
を備える複数のメモリセルと、
前記基板内に形成され、前記複数のメモリセルの各メモリセルの前記第１及び第２のドープ領域から電気的に分離された複数のｐ−ｎ接合と、
前記複数のメモリセルのうち少なくとも１つのメモリセルの前記第２のゲートと、前記複数のｐ−ｎ接合のうちの１つのｐ−ｎ接合と、を接続する金属と、
を備える、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本出願は、同一の基板に形成されるスプリットゲート電荷トラップメモリセル及びその他の電界効果トランジスタの製造に関する。
【背景技術】
【０００２】
[0002]  フラッシュメモリ等の不揮発性メモリは、このメモリに供給される電力が取り除かれても、記憶されたデータを保持する。不揮発性メモリセルは、例えば、電界効果トランジスタ（ＦＥＴ）の電気的に分離されたフローティングゲート又は制御ゲートの下にある電荷トラップ層に電荷を記憶することによって、データを記憶する。記憶された電荷はＦＥＴの閾値を制御し、これによってセルのメモリ状態が制御される。
【０００３】
[0003]  不揮発性メモリは、例えば記憶層内に電荷を入れるホットキャリア注入を用いてプログラムされる。このプログラムプロセスを容易にするために高いドレイン電圧及びゲート電圧が用いられ、プログラムの間にメモリセルには比較的大きい電流が流れるが、これは低電圧又は低電力の用途には望ましくないことがある。
【０００４】
[0004]  スプリットゲートメモリセルは、不揮発性メモリセルの一種であり、メモリゲートに隣接して選択ゲートが配置されたものである。スプリットゲートメモリセルのプログラムの間、選択ゲートを比較的低い電圧にバイアスし、メモリゲートのみを高い電圧にバイアスして、ホットキャリア注入のために必要な垂直電界を得る。キャリアの加速は、大部分が選択ゲートの下にあるチャネル領域で行われるので、選択ゲートの電圧が比較的低いことにより、従来のフラッシュメモリセルに比べて水平方向のキャリア加速が高効率となる。このため、ホットキャリア注入は、プログラム動作中の電流及び電力消費が低減されて高効率化する。スプリットゲートメモリセルは、ホットキャリア注入以外の技法を用いてプログラムすることも可能であり、その技法に応じて、プログラム動作中に得られる従来のフラッシュメモリセルに対する利点は様々に異なる可能性がある。
【０００５】
[0005]  スプリットゲートメモリセルのもう１つの利点は、高速の読み取り時間である。選択ゲートはメモリゲートと直列であるので、メモリゲートの消去された状態は、空乏モード（すなわち閾値電圧Ｖｔがゼロボルト未満である）に近いか又は空乏モードであり得る。消去されたメモリゲートがそのような空乏モードにある場合でも、オフ状態の選択ゲートが、チャネルに大きな電流が流れることを防ぐ。消去された状態の閾値電圧がゼロに近いか又はゼロ未満であるので、プログラムされた状態の閾値電圧が著しく高い必要はなく、それでも、消去された状態とプログラムされた状態との間に妥当な読み取りマージンが与えられる。これにより、読み取り動作において選択ゲート及びメモリゲートの双方に印加される電圧を供給電圧以下とすることができる。従って、供給電圧をもっと高いレベルまで上げる必要がないので、読み取り動作が高速となる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
[0006]  例えばプラズマドライエッチ、イオン注入、又はプラズマエンハンスＣＶＤプロセスステップ等の半導体製造プロセスステップの間、メモリゲートと基板との間に大きな電位差が存在することがある。この電位差はメモリデバイスに応力をかけ、デバイスの性能、耐久性、又は信頼性を低下させる恐れがある。
【０００７】
[0007]  本明細書において認識されたものであれ他で認識されたものであれ、前述の問題の少なくとも１つを防止もしくは軽減すること、又は既存の装置もしくは方法に対する代替案を提供することが望ましい。
【課題を解決するための手段】
【０００８】
[0008]  一実施形態によれば、複数のメモリセルと、複数のｐ−ｎ接合と、第１の金属層の金属トレースと、を含む半導体デバイスが提供される。複数のメモリセルの各々は、第１の誘電体の上に配置された第１のゲートと、第２の誘電体の上に、第１のゲートの側壁に隣接して配置された第２のゲートと、第１のゲートに隣接した基板内の第１のドープ領域と、第２のゲートに隣接した基板内の第２のドープ領域と、を含む。複数のｐ−ｎ接合は、メモリセルの各々の第１及び第２のドープ領域から電気的に分離されている。金属トレースは、複数のメモリセルのうち少なくとも１つのメモリセルの第２のゲートへのバイアと、複数のｐ−ｎ接合のうちの１つのｐ−ｎ接合へのバイアとの間で、単一の面に沿って延出する。
【０００９】
[0009]  別の実施形態によれば、半導体デバイスを製造するための例示的な方法が提供される。この方法は、基板に複数のメモリセルを形成することを含む。メモリセルの各々は、第１の誘電体の上に配置された第１のゲートと、第２の誘電体の上に、第１のゲートの側壁に隣接して配置された第２のゲートと、第１のゲートの一方側に隣接した基板内の第１のドープ領域と、第２のゲートの対向側に隣接した基板内の第２のドープ領域と、を含む。この方法は、基板に複数のｐ−ｎ接合を形成することを更に含む。ｐ−ｎ接合は各々、各メモリセルの第１及び第２のドープ領域から電気的に分離されている。方法は次いで、基板及び複数のメモリセルの上に第３の誘電体を配置することと、第３の誘電体を平坦化することと、を含む。複数のメモリセルのうちの１つのメモリセルの第２のゲートの実質的に上方に位置決めされた第３の誘電体を貫通する第１のバイアをエッチングする。複数のｐ−ｎ接合のうちの１つのｐ−ｎ接合の実質的に上方に位置決めされた第３の誘電体を貫通する第２のバイアをエッチングする。方法は次いで、第１及び第２のバイアを実質的に充填するように第１の導電性材料を配置することを含む。方法は次いで、第１及び第２のバイアを接続する第１の金属トレースを形成することを含む。
【００１０】
[0010]  別の実施形態によれば、複数のメモリセルと、複数のｐ−ｎ接合と、金属と、を含む半導体デバイスが提供される。複数のメモリセルの各々は、第１の誘電体の上に配置された第１のゲートと、第２の誘電体の上に、第１のゲートの側壁に隣接して配置された第２のゲートと、第１のゲートに隣接した基板内の第１のドープ領域と、第２のゲートに隣接した基板内の第２のドープ領域と、を含む。複数のｐ−ｎ接合は、メモリセルの各々の第１及び第２のドープ領域から電気的に分離されている。金属は、複数のメモリセルのうち少なくとも１つのメモリセルの第２のゲートと、複数のｐ−ｎ接合のうちの１つのｐ−ｎ接合と、を接続する。
【００１１】
[0011]  本発明の更に別の特徴及び利点、並びに本発明の様々な実施形態の構造及び動作について、添付図面を参照して以下で詳述する。本発明は、本明細書に記載する特定の実施形態に限定されないことに留意すべきである。そのような実施形態は、例示の目的のために本明細書に提示したに過ぎない。本明細書に包含される教示に基づいて、当業者には追加の実施形態が明らかであろう。
【図面の簡単な説明】
【００１２】
[0012]  本明細書に組み込まれてその一部を形成する添付図面は本発明を例示し、記載と共に、本発明の原理を説明して、当業者に本発明の作成及び使用を可能とするように機能する。
【００１３】
【図１】[0013]  様々な実施形態によるスプリットゲートメモリセルの断面を示す。
【図２】[0014]  様々な実施形態による、スプリットゲートメモリセルに対して行われる接続を示す。
【図３】[0015]  様々な実施形態による、基板の様々な領域に形成された電界効果デバイスを示す。
【図４】[0016]  一実施形態による半導体デバイスの断面図を示す。
【図５Ａ】[0017]  実施形態による半導体デバイスの製造プロセスの断面図を示す。
【図５Ｂ】[0017]  実施形態による半導体デバイスの製造プロセスの断面図を示す。
【図５Ｃ】[0017]  実施形態による半導体デバイスの製造プロセスの断面図を示す。
【図５Ｄ】[0017]  実施形態による半導体デバイスの製造プロセスの断面図を示す。
【図５Ｅ】[0017]  実施形態による半導体デバイスの製造プロセスの断面図を示す。
【図６Ａ】[0018]  実施形態による別の半導体デバイスの製造プロセスの断面図を示す。
【図６Ｂ】[0018]  実施形態による別の半導体デバイスの製造プロセスの断面図を示す。
【図６Ｃ】[0018]  実施形態による別の半導体デバイスの製造プロセスの断面図を示す。
【図６Ｄ】[0018]  実施形態による別の半導体デバイスの製造プロセスの断面図を示す。
【図７】[0019]  一実施形態による別の半導体デバイスの断面図を示す。
【図８】[0020]  一実施形態による別の半導体デバイスの断面図を示す。
【００１４】
[0021]  本発明の特徴及び利点は、以下に示す詳細な説明を図面と関連付けて参照する場合にいっそう明らかとなろう。図面全体を通して、同様の記号は対応する要素を識別する。図面において、同様の参照番号は概ね、同一の要素、機能的に同様の要素、及び／又は構造的に同様の要素を示す。ある要素が最初に図示される図面は、対応する参照番号の最も左の数字（複数の数字）によって示される。
【発明を実施するための形態】
【００１５】
[0022]  本明細書は、本発明の特徴を組み込んだ１つ以上の実施形態を開示する。開示する実施形態（複数の実施形態）は、単に本発明を例示するに過ぎない。本発明の範囲は、開示した実施形態（複数の実施形態）に限定されない。本発明は、添付の特許請求の範囲によって規定される。
【００１６】
[0023]  記載される実施形態（複数の実施形態）、及び本明細書における「一実施形態」、「ある実施形態」、「例示的な実施形態」等に対する言及は、記載される実施形態（複数の実施形態）が特定の特徴、構造、又は特性を含むことができるが、全ての実施形態が必ずしもその特定の特徴、構造、又は特性を含むわけではないことを示す。また、そのようなフレーズは必ずしも同一の実施形態を指し示すものではない。更に、ある実施形態に関連付けて特定の特徴、構造、又は特性について記載する場合、明示的に記載されているか記載されていないかにかかわらず、そのような特徴、構造、又は特性を他の実施形態と関連付けて実行することは当業者の知識の範囲内であることは理解されよう。
【００１７】
[0024]  様々な実施形態についていっそう詳細に記載する前に、この記載全体を通して用いることができるいくつかの言葉について更に説明を行うものとする。
【００１８】
[0025]  「エッチ」又は「エッチング」という言葉は、本明細書において一般に、材料をパターニングする製造プロセスであって、エッチの完了後に材料の少なくとも一部が残っているようなものを記載するために用いられる。例えば、シリコンをエッチングするプロセスは、シリコンの上のマスキング層（例えばフォトレジスト又はハードマスク）をパターニングし、次いでマスキング層によって保護されなくなったシリコンのエリアを除去することを含むことは理解されよう。このため、マスクによって保護されたシリコンのエリアは、エッチプロセスが完了した後も残っている。しかしながら別の例では、エッチングは、マスクを用いないがエッチプロセスの完了後に材料の少なくとも一部が残っているプロセスのことも指す場合がある。
【００１９】
[0026]  上述の記載は、「除去する」から「エッチングする」という言葉を区別するのに役立つ。材料をエッチングする場合、プロセスの完了後に材料の少なくとも一部は残っている。これに対して、材料を除去する場合は、プロセスにおいて実質的に全ての材料が除去される。しかしながらいくつかの実施形態においては、「除去する」は、エッチングを含み得る広義の言葉であると見なされる。
【００２０】
[0027]  本明細書における説明中、電界効果デバイスが製造される基板の様々な領域について言及する。これらの領域は基板上のどこにでも存在することができ、更に、これらの領域は相互に排他的でない場合があることは理解されよう。すなわち、いくつかの実施形態において、１つ以上の領域の部分どうしが重複することがある。本明細書では３つまでの異なる領域について記載するが、いかなる数の領域も基板上に存在することができ、特定のタイプのデバイス又は材料を有するエリアを指定することができることは理解されよう。一般に、これらの領域は、同様のデバイスを含む基板のエリアを便利に記載するために用いられるが、記載する実施形態の範囲又は精神を限定するものではない。
【００２１】
[0028]  「堆積する」又は「配置する」という言葉は、本明細書において、基板に材料の層を適用する動作を記載するために用いられる。そのような言葉は、限定ではないが熱成長、スパッタリング、蒸着、化学気相堆積、エピタキシャル成長、電気めっき等を含むいずれかの実行可能な層形成技法を記載するように意図されている。
【００２２】
[0029]  この記載全体を通して、「基板」が用いられる場合、最も一般的にはシリコンであると考えられる。しかしながら基板は、ゲルマニウム、ガリウムヒ素、リン化インジウム等の幅広い半導体材料のいずれかであり得る。他の実施形態では、基板は、ガラス又はサファイアウェーハのように非導電性である場合がある。
【００２３】
[0030]  そのような実施形態について更に詳しく記載する前に、本実施形態を実施することができる例示的なメモリセル及び環境を提示することが有益である。
【００２４】
[0031]  図１は、スプリットゲート不揮発性メモリセル１００の一例を示す。メモリセル１００は、シリコン等の基板１０２の上に形成されている。基板１０２は一般にｐ型又はｐ型ウェルであり、第１のドープソース／ドレイン領域１０４及び第２のドープソース／ドレイン領域１０６はｎ型である。しかしながら、基板１０２がｎ型であり、領域１０４及び１０６がｐ型であることも可能である。
【００２５】
[0032]  メモリセル１００は、２つのゲート、すなわち選択ゲート１０８及びメモリゲート１１０を含む。各ゲートは、例えばゲート構造を画定するための周知の堆積及びエッチ技法によって形成されたドープポリシリコン層とすることができる。選択ゲート１０８は、誘電層１１２の上に配置されている。メモリゲート１１０は、１つ以上の誘電層を有する電荷トラップ誘電体１１４の上に配置されている。一例において、電荷トラップ誘電体１１４は、２つの二酸化シリコン層の間に挟まれた電荷トラップ窒化シリコン層を含み、まとめて一般的に「ＯＮＯ」と称される３層のスタックを生成する。他の電荷トラップ誘電体には、シリコンリッチ窒化物膜や、限定ではないがシリコン、酸素、及び窒素を様々な化学量論比で含むいずれかの膜が含まれ得る。また、選択ゲート１０８とメモリゲート１１０との間に、これら２つのゲート間を電気的に分離するために垂直誘電体１１６が配置されている。いくつかの例では、垂直誘電体１１６及び電荷トラップ誘電体１１４は同一の誘電体であるが、他の例では、一方の誘電体を形成した後に他方を形成する（例えばそれらは異なる誘電特性を有し得る）。このため、垂直誘電体１１６は必ずしも電荷トラップ誘電体１１４と同一の膜構造を含むわけではない。領域１０４及び１０６は、例えばイオン注入技法を用いてドーパントを注入することによって生成される。領域１０４及び１０６は、各々にどのような電位が印加されるかに応じて、スプリットゲートトランジスタのソース又はドレインを形成する。スプリットゲートトランジスタにおいては、相対的なバイアスとは無関係に、便宜上、領域１０４（選択ゲート１０８に隣接した領域）を一般にドレインと称し、領域１０６（メモリゲート１１０に隣接した領域）を一般にソースと称する。この記載は一般的なスプリットゲートアーキテクチャの概要を示すことを意図しており、実施の際には多くのもっと詳細なステップ及び層を設けて最終的なメモリセル１００を形成することは理解されよう。
【００２６】
[0033]  ここで、メモリセル１００に関連する例示的な書き込み、読み取り、及び消去の動作について説明する。メモリセル１００に１ビットを書き込むには、例えば５ボルトのオーダーの正電圧を領域１０６に印加すると共に、領域１０４及び基板１０２を接地する。例えば１．５ボルトのオーダーの低い正電圧を選択ゲート１０８に印加すると共に、例えば８ボルトのオーダーの高い正電圧をメモリゲート１１０に印加する。ソースとドレインとの間のチャネル領域内で電子が加速されると、それらの一部は充分なエネルギを得て上方に注入され、電荷トラップ誘電体１１４の内部にトラップされる。これはホットエレクトロン注入として知られている。電荷トラップ誘電体１１４の一例において、電子は電荷トラップ誘電体１１４の窒化物層内にトラップされる。この窒化物層は一般に電荷トラップ層とも呼ばれる。電荷トラップ誘電体１１４内にトラップされた電荷は、様々な供給電圧が取り除かれた後も、メモリセル１００内に「高」ビットを記憶する。
【００２７】
[0034]  メモリセル１００内に記憶された電荷を「消去」し、メモリセル１００の状態を「低」ビットに戻すには、例えば５ボルトのオーダーの正電圧を領域１０６に印加すると共に、領域１０４はフローティング状態にするか又は一定のバイアスをかけ、選択ゲート１０８及び基板１０２は通常、接地する。例えば−８ボルトのオーダーの大きい負電圧をメモリゲート１１０に印加する。メモリゲート１１０と領域１０６との間のバイアス状態が、バンド間トンネルによってホールを発生させる。発生したホールは、メモリゲート１１０の下の強い電界によって充分に励起され、上方の電荷トラップ誘電体１１４内へと注入される。注入されたホールは、メモリセル１００を「低」ビット状態に効果的に消去させる。
【００２８】
[0035]  メモリセル１００の記憶されたビットを「読み取る」には、選択ゲート、メモリゲート、及び領域１０４の各々に、例えばゼロから３ボルトの範囲内の低い電圧を印加すると共に、領域１０６及び基板１０２は通常、接地する。メモリゲートに印加される低い電圧は、「高」ビットを記憶している場合にトランジスタをオンするために必要な閾値電圧と、「低」ビットを記憶している場合にトランジスタをオンするために必要な閾値電圧との間で、実質的に等距離にあるように選択して、これら２つの状態間を明確に区別する。例えば、「読み取り」動作中に低い電圧を印加すると大きな電流が領域１０４及び１０６間に流れた場合、メモリセルは「低」ビットを保持しており、「読み取り」動作中に低い電圧を印加すると大きな電流が領域１０４及び１０６間に流れない場合、メモリセルは「高」ビットを保持している。
【００２９】
[0036]  メモリセル１００の製造プロセスについては他で記載されており、例えば同時係属中の代理人整理番号第３１８６．０７３００００号に記載されている。これは引用により全体が本願にも含まれるものとする。メモリセル１００の製造は、選択ゲート１０８を最初に形成するか、又はメモリゲート１１０を最初に形成するかのいずれかにより実行可能である。
【００３０】
[0037]  簡潔に述べると、選択ゲート１０８を最初に形成する場合は、まず基板１０２上に誘電層１１２を配置し、続いてゲート層を配置する。一例において、ゲート層はポリシリコン層である。ゲート層をエッチングして、誘電層１１２の上に選択ゲート１０８を画定する（誘電層１１２もエッチングして選択ゲート１０８の下にだけ残すことができる）。次に、基板１０２上に電荷トラップ誘電体１１４を配置する。いくつかの例では、垂直誘電層１１６は、堆積した電荷トラップ誘電体１１４と同一である。次に、別のゲート層を堆積し、エッチバックプロセスを実行して、電荷トラップ誘電体１１４の上に、選択ゲート１０８の側壁に隣接して位置合わせされたメモリゲート１１０を画定する。いったんこれらのゲートが画定されたら、例えばイオン注入によって基板１０２内に領域１０４及び１０６を形成する。任意選択である最終ステップは、導電性を向上させると共にＲＣ遅延を低減するために、選択ゲート１０８及びメモリゲート１１０の少なくとも上面の上にシリサイド層を配置することを含み得る。
【００３１】
[0038]  メモリゲート１１０を最初に形成する場合の製造ステップは、選択ゲート１０８を最初に形成する場合の上述したものと同様である。このプロセスでは、まず基板１０２上に電荷トラップ誘電体１１４を配置し、続いてゲート層を配置する。ゲート層をエッチングして、電荷トラップ誘電体１１４の上にメモリゲート１１０を画定する（電荷トラップ誘電体１１４もエッチングしてメモリゲート１１４の下にだけ残すことができる）。次に、基板１０２の上に誘電層１１２を配置する。いくつかの例では、垂直誘電層１１６は、堆積した誘電層１１２と同一である。次に、別のゲート層を堆積し、エッチバックプロセスを実行して、誘電層１１２の上に、メモリゲート１０８の側壁に隣接して位置合わせされた選択ゲート１０８を画定する。いったんこれらのゲートが画定されたら、例えばイオン注入によって基板１０２内に領域１０４及び１０６を形成する。任意選択である最終ステップは、導電性を向上させると共にＲＣ遅延を低減するために、選択ゲート１０８及びメモリゲート１１０の少なくとも上面の上にシリサイド層を配置することを含み得る。
【００３２】
[0039]  図２は、半導体デバイスにおける様々な金属層に対する接続を含むメモリセル１００の例示的な回路図を示す。メモリセル１００は１つだけ図示するが、Ｘ方向及びＹ方向の双方に示す円により明らかであるように、Ｘ方向及びＹ方向の双方に延びる様々なラインによってメモリセルのアレイを接続することができる。このように、用いるビットライン（ＢＬ）及びソースライン（ＳＬ）に基づいて、ビットの読み取り、書き込み、及び消去のために１つ以上のメモリセル１００を選択することができる。
【００３３】
[0040]  例示的なソースライン（ＳＬ）は、Ｘ方向に沿って延び、第１の金属層（Ｍ１）に形成されている。ソースライン（ＳＬ）を用いて、Ｘ方向に延出する行に沿った各メモリセル１００のドープ領域１０６との電気的接続を行うことができる。
【００３４】
[0041]  例示的なビットライン（ＢＬ）は、Ｙ方向に沿って延び、第２の金属層（Ｍ２）に形成されている。ビットライン（ＢＬ）を用いて、Ｙ方向に延出する列に沿った各メモリセル１００のドープ領域１０４との電気的接続を行うことができる。
【００３５】
[0042]  図２に示す回路接続は単なる例示であり、図示するものとは異なる金属層において様々な接続を行い得ることは理解されよう。更に、図示しないが、メモリセル１００は、多数の積層した層内に形成されるようにＺ方向に配列することも可能である。
【００３６】
[0043]  図３は、同一の基板にメモリ及び周辺回路の双方を含む例示的な半導体デバイスを示す。この例では、基板１０２はコア領域３０２及び周辺領域３０４を含む。コア領域３０２は、前述のものと同様に動作することができる複数のメモリセル１００を含む。図３の断面図は単なる例示であり、コア領域３０２及び周辺領域３０４は基板１０２のいずれのエリアにも位置付けることができると共に、様々な異なる領域から構成され得ることは理解されよう。更に、コア領域３０２及び周辺領域３０４は、基板１０２の概ね同一の領域に存在することができる。
【００３７】
[0044]  周辺領域３０４は、トランジスタだけでなく、抵抗器、コンデンサ、インダクタ等の集積回路コンポーネントを含むことができる。図示する実施形態において、周辺領域３０４は、複数の高電圧トランジスタ３０６及び低電圧トランジスタ３０８を含む。一例において、高電圧トランジスタ３０６は、低電圧トランジスタ３０８とは別個の基板１０２の領域内に存在する。高電圧トランジスタ３０６は、例えば２０ボルトまでの大きさの電圧に対応することができる。一方、低電圧トランジスタ３０８は、高電圧トランジスタ３０６に比べて高速で動作するが、同程度の高電圧で動作することはできない。一実施形態において、低電圧トランジスタ３０８は、高電圧トランジスタ３０６よりも短いゲート長を有するように設計されている。高電圧トランジスタ３０６は一般に、低電圧トランジスタ３０８のゲート誘電体よりも厚いゲート誘電体３１０を有するものとして特徴付けられる。
【００３８】
[0045]  図４は、一実施形態による半導体デバイス４００の断面図を示す。半導体デバイス４００は、基板４０２上に製造されたメモリセルを含み、これは選択ゲート４０８、メモリゲート４１０、並びにドープ領域４０４及び４０６を有する。明確さのため、メモリセルの様々な誘電体は図示しないが、図１から図３を参照して上述している。
【００３９】
[0046]  また、基板４０２は、一実施形態による分離領域４１２を含む。分離領域４１２は、例えばシリコントレンチアイソレーション（ＳＴＩ）とすることができる。この領域は、一実施形態に従って、基板４０２に形成されたメモリセルの様々なドープ領域４０４及び４０６とｐ−ｎ接合４１４との間の電気的な分離を与える。このため、分離領域４１２は、ｐ−ｎ接合４１４とドープ領域４０４及び４０６との間のどこでも延在することができる。一例では、分離領域４１２は、ｐ−ｎ接合４１４とメモリゲート４１０との間に延在する。
【００４０】
[0047]  一実施形態によれば、ｐ−ｎ接合４１４は、メモリゲート４１０における電位を放電するための高電圧ダイオードのように機能することができる。そのため、金属トレース４２２がメモリゲート４１０をｐ−ｎ接合４１４に接続する。金属トレースは、概ね金属ラインと見なすこともできる。一例において、ｐ−ｎ接合４１４の閾値電圧は１０ボルトから２５ボルトの間である。ｐ−ｎ接合４１４は、トリプルウェルダイオードとすることができ、高濃度にドープされたｎ＋領域又はｐ＋領域を含み得る。更に、ｐ−ｎ接合４１４は、２つ以上のダイオード領域を表すか、又は複数のメモリゲートの少なくとも１つに接続された複数のダイオードの一部である場合がある。
【００４１】
[0048]  一実施形態に従って、メモリゲート４１０をｐ−ｎ接合４１４に接続するには、まず基板４０２の上に厚い誘電層４１６を配置する。厚い誘電層４１６の厚さは、堆積された後にメモリゲート４１０及び選択ゲート４０８より厚い。任意選択の平坦化ステップを行って、厚い誘電層４１６の平坦な上面を形成してもよい。平坦化は一例では化学機械研磨（ＣＭＰ）手順を含み得るが、本明細書の記載が与えられれば、当業者には他の技法も明らかとなろう。厚い誘電層４１６は、例えば二酸化シリコン、窒化シリコン、又は低ｋ誘電膜等、多種多様な絶縁材料のいずれかとすればよい。
【００４２】
[0049]  いったん厚い誘電層４１６を堆積し、任意選択の平坦化を行ったら、メモリゲート４１０の実質的に上方に位置決めされたバイア（a via）４２０と、ｐ−ｎ接合４１４の実質的に上方に位置決めされたバイア４１８とを、厚い誘電層４１６にエッチングする。エッチングは、例えばいずれかの異方性エッチング技法を用いて実行すればよい。バイア４１８及び４２０を形成した後、それらに導電性材料を充填して、メモリゲート４１０及びｐ−ｎ接合４１４の双方に対する電気的接触を生成する。一例においては、バイア４１８及び４２０の充填に用いたものと同じ導電性材料により、厚い誘電層４１６の上面上に金属トレース４２２を形成する。金属トレース４２２は、バイア４１８とバイア４２０との間で厚い誘電層４１６の上面上の単一の面に沿って延出する。一例において、バイア４１８及び４２０を実質的に充填すると共に金属トレース４２２を形成する導電性材料は銅である。別の例では、ドープ多結晶シリコン又はタングステンを用いてバイア４１８及び４２０を実質的に充填する。別の実施形態においては、バイア４１８及び４２０の充填に用いたものとは異なる導電性材料を用いて金属トレース４２２を形成することができる。金属トレース４２２は、厚い誘電層４１６の上面全体を覆うブランケット金属層をエッチングすることによってパターニングすればよいことは理解されよう。
【００４３】
[0050]  図４は単一のメモリゲート４１０をｐ−ｎ接合４１４に接続することを示すが、これは単なる例示であり、２つ以上のメモリセルの２つ以上のメモリゲート４１０が、同一のｐ−ｎ接合４１４に、又はいずれかの数の配列されたｐ−ｎ接合に接続し得ることは理解されよう。更に、メモリゲートの各々が、同一レベルの金属トレースを用いて複数のｐ−ｎ接合に接続することができ、あるいは別の例においては、各メモリゲートが異なるレベルの金属トレースを用いることも可能である。
【００４４】
[0051]  図５Ａから図５Ｅは、一実施形態に従った、半導体デバイス５００を形成するための例示的な製造プロセスを示す。この例では、ダマシンプロセスを用いて相互接続を生成すると共に様々な層を平坦化することができる。このプロセスはメモリセルの製造後に開始することができる。
【００４５】
[0052]  図５Ａは、基板４０２の上に第１の厚い誘電層４１６を堆積することを示す。一実施形態においては、第１の厚い誘電層４１６の厚さは、メモリゲート４１０又は選択ゲート４０８のいずれかよりも厚い。
【００４６】
[0053]  図５Ｂは、一実施形態に従った、ｐ−ｎ接合４１６及びメモリゲート４１０の実質的に上方に位置付けられた開口部を生成するために実行される第１のバイアエッチ５０２を示す。ｐ−ｎ接合４１６及びメモリゲート４１０の一方又は双方の上に２つ以上のバイアをエッチングし得ることは理解されよう。更に、図示するバイアエッチ５０２の円錐形は限定を意図するわけではなく、いくつかの実施形態では、バイアエッチ５０２は実質的に垂直の側壁を生成するように実行される。
【００４７】
[0054]  図５Ｃは、一実施形態に従った、第１の導電性材料によるバイア５０４及び５０６の充填を示す。一例においては、バイア５０４及び５０６内の第１の導電性材料は銅である。別の例では、ドープ多結晶シリコン又はタングステンを用いてバイア５０４及び５０６を実質的に充填する。第１の導電性材料を堆積すると、材料の一部が厚い誘電層４１６の上面上にも堆積され得る。ダマシンプロセスと適合する一実施形態においては、厚い誘電層４１６の上面を、実質的に円滑な表面が形成されるように研磨する。この研磨によって、バイア５０４及び５０６の上面を厚い誘電層４１６の上面と同一平面とすることができる。
【００４８】
[0055]  図５Ｄは、一実施形態に従った、第２の誘電層５０８の堆積及びエッチングを示す。エッチングされた領域５１０がバイア５０４及び５０６の上面間でつながっている限り、第２の誘電層５０８のエッチングにはどんなパターンも用いることができる。第２の誘電層５０２は、例えば二酸化シリコン、窒化シリコン、又は低ｋ誘電膜等、多種多様な誘電材料のいずれかとすればよい。
【００４９】
[0056]  図５Ｅは、一実施形態に従った第２の導電性材料５１２の堆積を示す。第２の導電性材料５１２は、バイア５０４及びバイア５０６を電気的に接続する導電性トレースを形成する。第２の導電性材料５１２は、例えば銅、タングステン、又は多結晶シリコンとすればよい。第２の導電性材料５１２並びにバイア５０４及び５０６の双方のために、同じ導電性材料を用いることが有益であり得る。第２の導電性材料５１２を堆積すると、材料の一部が第２の誘電層５０８の上面上にも堆積され得る。ダマシンプロセスと適合する一実施形態においては、第２の誘電層５０８の上面を、実質的に円滑な表面が形成されるように研磨する。この研磨によって、第２の導電性材料５１２の上面を第２の誘電層５０８の上面と同一平面とすることができる。
【００５０】
[0057]  別の実施形態においては、デュアルダマシンプロセスを実行して半導体デバイス６００を形成することができる。図６Ａから図６Ｄは、半導体デバイス６００を形成するための例示的な製造プロセスを示す。一実施形態に従って、このプロセスは、メモリセルの製造後に開始する。
【００５１】
[0058]  図６Ａは、基板４０２の上に第１の厚い誘電層４１６が配置され、その上に第２の誘電層６０２が配置されていることを示す。一実施形態に従って、第２の誘電層６０２は、バイアを画定するためのエッチングを行う前に配置される。第２の誘電層６０２は、図５Ｄに示した前述の第２の誘電層５０８と実質的に同様のものとすればよい。
【００５２】
[0059]  図６Ｂは、第２の誘電層６０２及び第１の厚い誘電層４１６の双方を貫通するバイアを画定するためのバイアエッチ６０４を示す。これらのバイアは、メモリゲート４１０及びｐ−ｎ接合４１４の実質的に上方に位置付けられている。
【００５３】
[0060]  バイアエッチ６０４を実行した後、図６Ｃに示すように、第２の誘電層６０２の少なくとも一部に層エッチ６０６を実行する。層エッチ６０６の深さは、第２の誘電層６０２の厚さと実質的に同一とすればよい。一実施形態においては、層エッチ６０６の深さは、最終的に２つのエッチしたバイアを接続する金属トレースの厚さを画定する。
【００５４】
[0061]  図６Ｄは、バイア及び第２の誘電層６０２のエッチした部分の双方に導電性材料６０８を充填することを示す。導電性材料６０８は、メモリゲート４１０とｐ−ｎ接合４１４との間の電気的接続を与える。導電性材料６０８は、例えば銅、タングステン、又は多結晶シリコンとすればよい。導電性材料６０８の上面は、第２の誘電層６０２の上面と同一平面でない場合がある。一例においては、研磨ステップを実行して、導電性材料６０８の上面を第２の誘電層６０２の上面と実質的に同一平面とする。デュアルダマシンプロセスでは、バイアの充填及びそれらを接続する金属トレースの形成の双方を行うために、金属配置ステップを１つだけ用いればよい。本明細書の記載が与えられれば当業者には明らかとなろうが、図６Ａから図６Ｄを参照して記載したプロセスは、単一の厚い誘電層においても同様のステップを用いて実行可能であることは理解されよう。
【００５５】
[0062]  図７は半導体デバイス７００の別の実施形態を示す。この断面図において、分離領域７０２は、実質的にｐ−ｎ接合４１４からメモリゲート４１０までの距離に延在している。一例においては、この長い分離領域７０２を用いることで、バイアを必要とせずにメモリゲート４１０とｐ−ｎ接合４１４との間の電気的接続を生成することができる。
【００５６】
[0063]  一実施形態に従って、厚い誘電層４１６を前述のように配置し、次いでエッチングして、ｐ−ｎ接合４１４の上面及びメモリゲート４１０の少なくとも一部を露出させる。その後、一実施形態に従って、厚い誘電層４１６の少なくともエッチングした部分に導電性材料７０４を充填する。導電性材料７０４は、実質的に厚い誘電層４１６と同一の層内で、メモリゲート４１０とｐ−ｎ接合４１４との間の電気的接続を与える。導電性材料７０４は、例えば銅、タングステン、又は多結晶シリコンとすればよい。導電性材料７０４の上面は、厚い誘電層４１６の上面と同一平面でないことがある。一例では、研磨ステップを実行して、導電性材料７０４の上面を厚い誘電層４１６の上面と実質的に同一平面とする。
【００５７】
[0064]  図８は半導体デバイス８００の別の実施形態を示し、これは、厚い誘電層４１６の上に配置された第２の厚い誘電層８０２を含む。一例においては、第２の厚い誘電層８０２は、厚い誘電層４１６と同じ材料であり、少なくとも金属トレース４２２を超える充分な厚さを有する。また、第２の厚い誘電層８０２は、更に別の接続を生成する前に平坦化してもよい。
【００５８】
[0065]  一実施形態においては、バイア４１８の上部と実質的に位置合わせして第２の厚い誘電層８０２にバイア８０６をエッチングし、バイア４２０の上部と実質的に位置合わせして第２の厚い誘電層にバイア８０４をエッチングする。バイア８０４及び８０６を形成した後、それらに導電性材料を実質的に充填して、金属トレース４２２との電気的接触を生成する。一例においては、バイア８０４及び８０６の充填に用いたものと同じ導電性材料により、第２の厚い誘電層５０２の上面上に第２の金属トレース８０８を形成する。導電性材料は、例えば銅又はドープ多結晶シリコンとすればよい。第２の金属トレース８０８は、バイア８０４とバイア８０６との間で第２の厚い誘電層８０２の上面上の単一の面に沿って延出する。一例において、バイア８０４及び８０６を実質的に充填すると共に第２の金属トレース８０８を形成する導電性材料は銅である。別の実施形態では、バイア８０４及び８０６の充填に用いたものとは異なる導電性材料を用いて第２の金属トレース８０８を形成することができる。第２の金属トレース８０８は、第２の厚い誘電層８０２の上面全体を覆うブランケット金属層からパターニングすればよいことは理解されよう。様々な実施形態に従って、第２の金属トレース８０８、及びバイア８０４、８０６は、図５から図７において前述したプロセスのいずれかを用いて形成することができる。更に、金属トレース４２２及びバイア４１８、４２０を含む下部の金属層も、図５から図７において前述したプロセスのいずれかを用いて形成することができる。
【００５９】
[0066]  例えば金属トレース４２２及び第２の金属トレース５０８を用いて多数の金属層を使用することは、導電性を向上させると共に、例えばｐ−ｎ接合４１４へと伝わる信号のＲＣ遅延等の寄生効果を低減するのに役立てることができる。これは、その特定の金属層の設計ルールに基づいて金属トレース４２２の幅を制限することができるので、特に有用であり得る。このため、第２の金属トレース５０８は、金属トレース４２２に比べて幅が広く、従って抵抗が低くなるようにパターニングすることができる。
【００６０】
[0067]  特許請求の範囲を解釈するために、「発明の概要」のセクション及び要約書でなく「発明を実施するための形態」のセクションの使用が意図されることは認められよう。「発明の概要」のセクション及び要約書では、本発明者らによって想定されるような本発明の例示的な実施形態の全てではないが１つ以上を記載することができ、従って、本発明及び添付の特許請求の範囲をいかなる点でも限定することは意図されない。
【００６１】
[0068]  本発明について、指定された機能及びそれらの関係の実施を示す機能的構成要素を利用して上述した。これらの機能的構成要素の境界は、説明の都合上、本明細書において任意に規定している。指定された機能及びそれらの関係が適切に実行される限り、代替的な境界を規定することも可能である。
【００６２】
[0069]  本発明の範囲は、上述の例示的な実施形態のいずれによっても限定されず、以下の特許請求の範囲及びそれらの均等物によってのみ規定されるものとする。
【図１】
2016500481.tif 000003
【図２】
2016500481.tif 000004
【図３】
2016500481.tif 000005
【図４】
2016500481.tif 000006
【図５Ａ】
2016500481.tif 000007
【図５Ｂ】
2016500481.tif 000008
【図５Ｃ】
2016500481.tif 000009
【図５Ｄ】
2016500481.tif 000010
【図５Ｅ】
2016500481.tif 000011
【図６Ａ】
2016500481.tif 000012
【図６Ｂ】
2016500481.tif 000013
【図６Ｃ】
2016500481.tif 000014
【図６Ｄ】
2016500481.tif 000015
【図７】
2016500481.tif 000016
【図８】
2016500481.tif 000017
【国際調査報告】
2016500481.tif 000018
2016500481.tif 000019