(57)【要約】  ビルドアップ層を有する装置が記載される。ビルドアップ層は、ビルドアップ層の下側に圧入された複数のダイのパッドサイドを有する。複数のダイは、複数のダイのウエハ試験を容易にする複数のワイドパッドを有する。複数のワイドパッドは、それぞれのダイを製造するために使用される製造プロセスにより許される最小距離離間される。複数のワイドパッドの上のビルドアップ層は、除去される。装置は、複数のワイドパッドの上の複数の領域を実質的に埋める、ビルドアップ層の上面上のメタライゼーション層も含む。メタライゼーション層は、複数のワイドパッドの上の複数のランドおよび複数のワイドパッドの間の複数のワイヤを含む。
2016532302.tif 000002
【特許請求の範囲】
【請求項１】
キャリアの接着層上にビルドアップ層を形成する段階と、
１より多い半導体ダイを前記ビルドアップ層に圧入する段階であり、前記半導体ダイのそれぞれは前もって機能試験されており、前記試験を容易にする複数のワイドパッドを有し、同一のダイ上の前記複数のワイドパッドのうちの少なくとも幾つかは、前記ダイの製造プロセスにより許容される最小距離離間される、段階と、
前記半導体ダイの上にモールドを形成する段階と、
前記キャリアから前記ビルドアップ層を取り外す段階と、
前記複数のワイドパッドの前記少なくとも幾つかの上に複数のビア開口を形成するために、前記複数のワイドパッドのうちの前記少なくとも幾つかの上の前記ビルドアップ層を除去する段階と、
前記ビルドアップ層上にメタライゼーション層を形成する段階であり、前記メタライゼーション層は実質的に前記複数のビア開口を埋める、段階と、
埋められた前記複数のビア開口の上に複数のランドおよび前記複数のワイドパッドのうちの前記少なくとも幾つかのそれぞれのランドの間に１より多いワイヤを形成するために前記メタライゼーション層をパターニングする段階と、
を備える方法。
【請求項２】
前記圧入する段階の後、ダイの複数のパッドが位置する前記ダイの表面上の複数の凹部領域内の複数のボイドをより適切に埋めるために、前記半導体ダイおよびビルドアップ層の周りの大気圧を上げる段階をさらに備える、請求項１に記載の方法。
【請求項３】
前記モールドを形成する段階の後、前記ビルドアップ層を硬化する段階をさらに備える、請求項１または２に記載の方法。
【請求項４】
前記複数のワイドパッドは、それぞれ約４０μｍ幅である、請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記複数のランド上に複数のはんだボールまたは複数のＣ４ボールを形成する段階をさらに備える、請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記ビルドアップ層を除去する段階は、レーザの使用を含む、請求項１から５のいずれか一項に記載の方法。
【請求項７】
ビルドアップ層の下側に圧入された複数のダイのパッドサイドを有する前記ビルドアップ層であり、前記複数のダイは、前記複数のダイのウエハ試験を容易にする複数のワイドパッドを有し、前記複数のワイドパッドは、それぞれのダイを製造するために使用される製造プロセスにより許容される最小距離離間され、前記ビルドアップ層は、前記複数のワイドパッドの上から除去される、ビルドアップ層と、
前記複数のワイドパッドの上の複数の領域を実質的に埋める、前記ビルドアップ層の上面上のメタライゼーション層であり、前記メタライゼーション層は、前記複数のワイドパッドの上の複数のランドおよび前記複数のワイドパッドの間の複数のワイヤを含む、メタライゼーション層と、
を備える装置。
【請求項８】
前記複数のワイドパッドは、それらが前記ビルドアップ層およびメタライゼーション層を用いてパッケージングされる前に、前記ダイの試験による跡をさらす、請求項７に記載の装置。
【請求項９】
前記複数のワイドパッドに接触する前記メタライゼーション層の底領域は、前記複数のワイドパッドを通る最大定格の電流に耐えるのに十分な幅を有する、請求項７または８に記載の装置。
【請求項１０】
前記ビルドアップ層の厚みは、前記複数の領域の周りの前記ビルドアップ層の複数の側壁に沿うテーパリングの観点から、前記幅を規定する、請求項９に記載の装置。
【請求項１１】
前記ビルドアップ層は、ポリイミド、エポキシ、アクリル、低ｋ材料、シリコーン、およびＰＢＯからなる群から選択される、請求項７から１０のいずれか一項に記載の装置。
【請求項１２】
前記ビルドアップ層および前記メタライゼーション層の上に形成される誘電体をさらに備える、請求項７から１１のいずれか一項に記載の装置。
【請求項１３】
前記複数のランドの上の前記誘電体内に形成される複数の開口と、前記複数のランド上に形成される複数のはんだボールまたは複数のＣ４ボールと、をさらに備える、請求項１２に記載の装置。
【請求項１４】
プレーナボードと、
前記プレーナボードに付けされたマルチチップモジュールと、を備え、
前記マルチチップモジュールは、
ビルドアップ層の下側に圧入された複数のダイのパッドサイドを有する前記ビルドアップ層であり、前記複数のダイは、前記複数のダイのウエハ試験を容易にする複数のワイドパッドを有し、前記複数のワイドパッドは、それぞれのダイを製造するために使用される製造プロセスにより許容される最小距離離間され、前記ビルドアップ層は、前記複数のワイドパッドの上から除去される、ビルドアップ層と、
前記複数のワイドパッドの上の複数の領域を実質的に埋める、前記ビルドアップ層の上面上のメタライゼーション層であり、前記メタライゼーション層は、前記複数のワイドパッドの上の複数のランドおよび前記複数のワイドパッドの間の複数のワイヤを含む、メタライゼーション層と、を含む、
システム。
【請求項１５】
前記複数のワイドパッドは、それらが前記ビルドアップ層およびメタライゼーション層を用いてパッケージングされる前に、前記ダイの試験による跡をさらす、請求項１４に記載のシステム。
【請求項１６】
前記複数のワイドパッドに接触する前記メタライゼーション層の底領域は、前記複数のワイドパッドを通る最大定格の電流に耐えるのに十分な幅を有する、請求項１４または１５に記載のシステム。
【請求項１７】
前記システムは、コンピューティングシステムである、請求項１４から１６のいずれか一項に記載のシステム。
【請求項１８】
前記コンピューティングシステムは、インテリジェントデバイス、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、およびサーバコンピュータのうちの何れかである、請求項１７に記載のシステム。
【請求項１９】
前記システムは、ネットワーキングシステムである、請求項１４から１８のいずれか一項に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野は、概して、半導体チップパッケージングに関し、より重要なことには、密なパッケージ配線を有するマルチチップモジュールの半導体チップパッケージに関する。
【背景技術】
【０００２】
マルチチップモジュール（ＭＣＭ）は、１より多い半導体チップを含む特異なチップパッケージである。複数の半導体チップを単一パッケージに首尾よく統合することは、技術的課題であり、コストの問題でもある。これらの幾つかは、図１Ａに示される従来技術のＭＣＭに観測される。
【０００３】
図１Ａは、一対の半導体ダイ１０１_１および１０１_２を有する従来技術のＭＣＭ１００を示す。各ダイの上面は、露出された複数のパッド１０２およびパッシベーション層１０３を含む。図１Ａより分かるように、メタライゼーション層１０４が、各ダイ１０１_１、１０１_２の上にパターン形成される。メタライゼーション層１０４は、ダイ１０１_１、１０１_２の間に形成されて、それらを電気的に連結する、および／またはダイとはんだボール１０６との間に形成されて、パッケージのＩ／Ｏを形成することができる複数の配線トレース１０５を提供する。図１Ｂは、複数の配線トレースの複数のパッド１０２への相互接続を示すために、図１Ａの描写と垂直の方向における断面を示す。そのような相互接続を通じて、同一のダイの複数のパッドまたは異なるダイの複数のパッドは、複数の配線トレース１０５を通じて接続されてよい。
【０００４】
特に、ダイは、複数のワイドパッド１０２（例えば、少なくとも４０μｍ幅）を有し、それにより、ダイシングの前のウエハ状態においてダイの機能試験を促進する。それらがパッケージに統合される前にダイを試験することにより、「不良」ダイをパッケージングするコストが大幅に低減される。しかし、大きなパッドサイズは、ダイの間のパッケージ内の減じられた配線密度に対応する。
【０００５】
具体的には、複数のワイドパッド１０２は、複数のワイドビア１０７および、同様に、複数の配線トレース１０５の複数のランド１１３の間の利用可能なスペースを限定する対応する複数のランド１１３の生成をもたらす。図１Ａより分かるように、複数のランド１１３の間に唯一の配線トレースの部屋がある。複数のランド１１３の間の制限された配線スペースは、結局、パッケージのチップツーチップワイヤの数および／またはＩ／Ｏ密度を制限する。いずれかは、（例えば、複数のチップの間の密な配線が必要とされ、および／または密なパッケージＩ／Ｏが必要とされ、またはより大きなサイズの半導体ダイが必要とされる）非実用的な解に対応してよい。
【０００６】
複数のより小さいビアの形成および複数のランド１１３の間の増大された配線密度を可能とするダイのパッドサイズを低減することは、実際には、不良ダイを完全にパッケージングするリスクの増大をもたらすウエハ試験を妨げ得るようなオプションではない。
【図面の簡単な説明】
【０００７】
以下の詳細な説明と共に以下の図面を参照することで本発明をより理解できるであろう。図面は以下の通りである。
【０００８】
【図１Ａ】従来技術のマルチチップパッケージを示す。
【図１Ｂ】従来技術のマルチチップパッケージを示す。
【０００９】
【図２Ａ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｂ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｃ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｄ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｅ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｆ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｇ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｈ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｉ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｊ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【図２Ｋ】改善されたマルチチップパッケージを製造するためのプロセスを示す。
【００１０】
【図３】改善されたマルチチップパッケージを有するシステムを示す。
【発明を実施するための形態】
【００１１】
図２Ａから図２Ｋは、複数のワイドダイパッドに接触する複数のビアの上の複数のランドの間の増大された配線密度を提供する改善されたＭＣＭを形成するプロセスを説明する。プロセスは、例えばウエハレベルプロセスまたはパネルレベルプロセスのように、実行されることができる。ダイは、複数のワイドパッドを有するので、ダイは、パッケージングに先立ってウエハ上で機能試験されることができ、それにより、不良ダイを完全にパッケージングするリスクを低減する。さらに、複数のランドの間の増大された配線密度は、ダイの間の増大された配線および／または増大されたパッケージＩ／Ｏ密度を可能とする。
【００１２】
図２Ａより分かるように、接着層２０２がキャリア２０１に設けられる。キャリア２０１は、接着層２０２を設けるための平面を有する任意の堅固な構造であることができる。以下でより詳細に記載されるように、接着層２０２の特性は、キャリア２０１の面から層間剥離する、そうでなければ除去されるのが非常に容易であることである。様々な実施形態では、接着層２０２は、ポリマまたはポリマ状物質である。
【００１３】
図２Ｂより分かるように、ビルドアップ層２０３は、接着層２０２の表面に設けられる。以下でより詳細に記載されるように、ビルドアップ層の厚みは、本説明が実現に貢献しようとする複数の改良のうちの少なくとも幾つかを実現することにおいて重要である。ビルドアップ層２０３は、適当な厚みに、接着層／キャリア構造上に液相で設けられ、スピンされ、または、乾燥薄膜のようなより固い相で設けられてよい（乾燥薄膜の厚みの制御は従来技術において良く理解されている）。
【００１４】
ビルドアップ層２０３の材料の幾つかの例は、ポリイミド、エポキシ、アクリル樹脂、低ｋ材料（例えば、Ｂステージビスベンゾシクロブテン（ＢＣＢ）、シリコーン、およびポリベンゾオキサゾール（ＰＢＯ））である。以下でより詳細に記載されるように、ビルドアップ層２０３は、幾つかの柔らかさを有し、そうでなければ接着層２０２上に形成された後に圧縮可能であるべきである。
【００１５】
ビルドアップ層２０３は、誘電体であり、軟化状態で接着層２０２上に最初に形成された後に「硬化」可能であるべきである。ここで、再びさらに以下でより詳細に議論されるように、硬化されたビルドアップ層２０３は、製造が完了した後、パッケージ内に残留するであろう。故に、完成したパッケージ内で電気絶縁体として作用することができるとともに耐久性を示さなければならない。ビルドアップ層２０３を液相で設ける場合、少なくとも、ビルドアップ層２０３は、（例えば、光刺激により）硬化され、接着層２０２の表面上でそれに設けた後に硬化してよい。
【００１６】
図２Ｃより分かるように、ウエハでの前の機能試験を容易にする複数のワイドパッド２０５（例えば、４０μｍ幅超）を有する２またはそれより多い機能試験された半導体ダイ２０４は、ダイ２０４をビルドアップ層／接着層／キャリア構造に取り付ける方法として、（例えば、ピックアンドプレス工程により）ビルドアップ層２０３に（表を下にして）圧入される。ここで、ビルドアップ層２０３の前述の柔軟性は、ダイをビルドアップ層２０３に圧入して、それらをビルドアップ層２０３に接着するのを容易にする。ビルドアップ層２０３は、ダイをビルドアップ層２０３に圧入する間、液相であってもよい。
【００１７】
関心事は、ビルドアップ層２０３が、（複数のパッドがそのように凹んでいる場合）ダイ２０４のパッシベーション層２０７に凹むパッド２０５に関連付けられるキャビティ２０６を埋めることができる程度である。ここで、オートクレーブ工程が、ダイ２０４がビルドアップ層２０３に圧入された後、キャビティ２０６内に残留する任意のボイドを埋めるのを容易にするために使用されてよい。オートクレーブ工程は、ダイ２０４が最初にビルドアップ層２０３に圧入された後、構造を囲む周囲の大気圧を増大し、それにより、軟らかい／液状のビルドアップ層２０３が自然にキャビティ２０６により深く圧入する。実施形態において、ダイ２０４は、最初に、真空大気圧またはそのあたりでビルドアップ層２０３に圧入され、それにより、オートクレーブ工程の増大された圧力が標準気圧になってよい。
【００１８】
再び、ビルドアップ層２０３の厚みは、前述の配線密度の改良を実現することにおいてある程度重要であり得る。ビルドアップ層２０３の厚みは、さらに以下でより詳細に記載される。
【００１９】
図２Ｄより分かるように、ビルドアップ層２０３は、硬化されて、ダイ２０４の圧着を可能にする軟化状態から完成したパッケージ構造に対して適当な耐久性のある硬化状態に遷移する。硬化は、光照明によりおよび／またはビルドアップ層２０３に使用される材料に応じてより高い温度を加えることで実行されてよい。
【００２０】
図２Ｅより分かるように、ビルドアップ層２０３が硬化された後、モールド混合物またはより一般に「モールド」２０８が、ダイ２０４の上に設けられ、硬化されたビルドアップ層２０３の複数の領域を露出する。モールド工程の一部は、実質的に平らなモールド面を形成することを含む。モールド２０８は、圧縮成形、トランスファー成形、および射出成形のうちのいずれかにより設けられてよい。モールド２０８の物質は、高充填された熱硬化性エポキシであってよい。実施形態において、モールドは、より高い温度で、実質的に液相において設けられる。硬化されたビルドアップ層２０３は、それが硬化されたビルドアップ層２０３の上に形成される場合、モールド２０８の温度より高い融点またはガラス遷移温度を有さなくてはならない。
【００２１】
モールド２０８の厚みは、ダイ２０４の最厚部をカバーするのに十分でなければならない。ここで、複数の図は、等しい厚みの複数のダイ２０４を示すが、様々なダイ２０４は、実質的に等しくない厚みを有するであろうことが考えられる（例えば、２またはそれより多いダイが異なる製造プロセスから製造される）。モールドは、その形状を、異なるダイの厚みに容易に適合して、実質的に平らな表面２０９を生成するように形成されることができる。
【００２２】
図２Ｆより分かるように、接着層２０２が除去され、それにより、キャリア２０１を取り外し、一方の外側の平面であるビルドアップ層２０３および他方の外側の平面２０９であるモールド２０８を有する全体構造を残す。全体構造は反転され、ビルドアップ層２０３の表面は上方を向き、次のメタライゼーションおよび配線工程をサポートする。
【００２３】
全体構造がキャリア２０１から解放されることができるように接着層２０２を破壊するのに使用される工程は、熱的に誘導されることができる（例えば、接着層２０２は構造的に破壊するまたは昇温に応じて液相に変化するであろう）、化学的に誘導されることができる（例えば、接着層２０２はキャリアとの化学結合を有し、化学結合が放たれる化学プロセスを誘導することにより層間剥離が起こるようにすることができる）、機械的に誘導されることができる（例えば、接着層２０２は、脆く、例えばキャリアの表面に反りを誘導することにより、キャリアから砕かれることができる）、および／または光学的に誘導されることができる（例えば、接着層２０２の構造上の特性は、例えば透明キャリアを通じて光を用いて照明されることに応じて、例えば固相から液相に転移することにより、変化させることができる）。実施形態において、接着層２０２の残物は、メタライゼーション工程が始まる前に、（例えば、もともとキャリアに接触していたビルドアップ層の表面に圧縮空気を当てることにより）ビルドアップ層２０３の表面から除去される。
【００２４】
従って、図２Ｆのように、ビルドアップ層２０３の実質的に平らな表面を上方に向けて、メタライゼーション工程の準備をする。
【００２５】
図２Ｇより分かるように、複数のビア開口２１０は、（例えば、マスクを用いたレーザアブレーション、フォトレジストの塗布／パターニング／エッチング、またはレーザビームドリル加工を経て）ダイ２０４の複数のパッド２０５の上のビルドアップ層２０３内に形成される。以下でより詳細に議論されるように、複数のビア開口２１０は、より高い密度の配線を可能とする程度に小さい。
【００２６】
図２Ｈより分かるように、メタライゼーション層２１１は、ビルドアップ層２０３の表面に設けられる。メタライゼーション層２１１は、スパッタリング、メッキ、および印刷のような堆積工程により設けられる。メタライゼーション層２１１を形成するために使用されてよい他の種の工程は、ペースト印刷、焼結、およびインクジェット印刷を含む。メタライゼーション層は、典型的には、アルミニウム、ニッケル、銀、金、および銅のうちの少なくとも１つを含む。
【００２７】
図２Ｉより分かるように、メタライゼーション層２１１は、（例えば、フォトレジストの塗布／パターニング／エッチングを経て）パターン形成され、複数の配線２１２および複数のランド２１３を形成する。特に、複数のワイヤ２１２は、複数のランド２１３の間に形成されることができる。ここで、実施形態において、最小のダイパッドの間隔２１７は１５μｍである。３３μｍの線幅を有する最大７のワイヤが、５５μｍのピッチを有するはんだボール２１６／複数のランド２１３の間に配置されることができる。下の表は、追加の複数の例および図１Ａおよび図１Ｂの従来技術のアプローチに対する比較を示す。
【表１】
2016532302.tif 000003
重要なことには、同一のダイ上の複数のワイドパッド２０５は、ダイの製造プロセスにより許される最小距離２１７離間されてよい。これは、それらの間に同様に最小距離で離間される、同一のダイの上に形成される複数のランド２１３の形成をもたらす。
【００２８】
図２Ｊより分かるように、配線層がパターン形成された後、誘電体層２１５がメタライゼーション層２１１の上に形成される。誘電体層２１５は、複数のランド２１３の上にパターン形成され、複数のランド２１３を露出する誘電体層２１５内の複数の開口を形成する。そして、複数のはんだボールまたは複数のＣ４ボール２１６は、露出された複数のランド２１３上に形成される。任意の工程として、その後、パッケージが、（例えば、パッケージの内部を気密に封止する蓋を用いて）シールされる。
【００２９】
なお、図２Ｇから図２Ｊを参照すると、ビルドアップ層２０３は、ダイ２０４上の複数のワイドパッド２０５の上に複数の小さいビア開口２１０の形成を可能にする。複数の小さいビア開口２１０は、同様に、図１Ａおよび図１Ｂの従来技術のアプローチにおいて観測される複数のランド１１３と比較して、極小さい複数のランド２１３の形成をもたらす。上述のとおり、同一のダイ上の複数のワイドパッドがダイの製造プロセスにより許される最小距離２１７離間され、それに対応して複数のランド２１３が同様に最小距離離間して配置されるが、より小さい複数のランド２１３は、複数のワイヤ２１２が包まれることができる追加の平面空間を残す。
【００３０】
ビルドアップ層２０３の厚みに関して、低い端部上で、ビルドアップ層２０３は、ダイ２０４の表面の最大の反り耐性より大きくなければならず、それにより、ビルドアップ層２０３は、それらがビルドアップ層２０３に圧入されると、ダイ２０４の表面をカバーすることを保証する。例えば、ダイ２０４が、１−２μｍ程度の縦の反りをさらすことができると（すなわち、ダイの表面上の２点が、１−２μｍ程度、それらの間の垂直方向に変位すると）、ビルドアップ層の厚みは１−２μｍより大きくなければならない。
【００３１】
高い端部上で、複数のビア開口２１０の形成のダイナミクスは、いずれのビアを通じて電流が抜ける最悪の場合に加えて、考慮されなければならない。一般に、複数のビア開口２１０の形状は、円錐形またはテーパ状である（すなわち、ビア開口の直径は、ビア開口内により深く入るにつれて連続的に収縮する）。故に、一般に、ビアの幅は、複数のパッド２０５との接点で最小になる。幅が、パッドおよびビアを通じて抜かれている電流の量に対して小さすぎると、電気的故障が発生し得る。故に、ビルドアップ層の厚みは、複数のビアの底がそれらを通じて抜かれる電流の量に対して狭すぎるところの厚みを超えてはならない。
【００３２】
なお、試験が、それらがパッケージされる前にダイ上で実行されていた場合、複数のパッド２０５は、前に複数のパッドに触れた複数のプローブによる幾つかの跡をさらしてよい。
【００３３】
図２Ｋは、複数の配線トレース２１２の複数のパッド２０５への相互接続を示す、図２Ｊの描写と垂直の方向における断面を示す。そのような相互接続を通じて、同一のダイの複数のパッドまたは異なるダイの複数のパッドは、複数の配線トレース２１２を通じて接続されてよい。
【００３４】
図３は、プレーナボード３２０に取り付けられた完全なパッケージ３１０を示す。前の複数の図は、描かれた断面内に２つのダイのみを描いたが、１より多いダイがパッケージ３１０内に封入されてよいことを理解すべきである。特に、異なるダイは、同一のダイの異なる例（例えば、２つの同一に設計されたメモリチップ）および／または異なるダイの異なる例（例えば、システムオンチップダイおよびダイナミックランダムアクセスメモリダイ）を含んでよい。異なるダイの異なる例の場合、異なるダイは、異なる製造プロセスの技術（例えば、高密度ロジック、フラッシュ、ダイナミックランダムアクセスメモリ、相変化メモリ、およびスイッチ）に従って製造されてよい。
【００３５】
プレーナボード３２０および取り付けられたパッケージ３１０は、携帯端末（例えば、スマートフォン）、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、またはサーバコンピュータのような、いずれの巨大コンピューティングシステム３３０に統合されてよい。同様に、プレーナボード３２０および取り付けられたパッケージ３１０は、ネットワークルータ、ネットワークスイッチ、スマートデバイス（例えば、スマートウォッチ、スマートグラス等）のような他の種の電子機器に統合されてよい。
【００３６】
上述の明細事項において、本発明は、その特定の例示的な実施形態に関連して説明された。  しかしながら、添付の請求項で説明される本発明の広い精神および範囲から逸脱することなく、様々な変更及び変化がなされてよいことは明らかである。  従って、明細書及び図面は、限定的な意図ではなく例示であるとみなされるべきである。
【図１Ａ】
2016532302.tif 000004
【図１Ｂ】
2016532302.tif 000005
【図２Ａ】
2016532302.tif 000006
【図２Ｂ】
2016532302.tif 000007
【図２Ｃ】
2016532302.tif 000008
【図２Ｄ】
2016532302.tif 000009
【図２Ｅ】
2016532302.tif 000010
【図２Ｆ】
2016532302.tif 000011
【図２Ｇ】
2016532302.tif 000012
【図２Ｈ】
2016532302.tif 000013
【図２Ｉ】
2016532302.tif 000014
【図２Ｊ】
2016532302.tif 000015
【図２Ｋ】
2016532302.tif 000016
【図３】
2016532302.tif 000017
【国際調査報告】
2016532302.tif 000018
2016532302.tif 000019