(57)【要約】  信号変換器の較正のための装置が開示される。この装置は、第１のデジタル−アナログ変換器（「ＤＡＣ」）（５１０）と、第１のＤＡＣ（５１０）の出力ポートに結合される較正システム（５２０）とを含む。較正システムは第２のＤＡＣ（６０２，６１２）を含む。較正システム（５２０）は、第１のＤＡＣ（５１０）の出力におけるスプリアススペクトル性能パラメータに応答して、調節信号を提供するように構成される。スプリアススペクトル性能パラメータは、第１のＤＡＣ（５１０）に関連付けられるタイミングエラーに影響を受けやすい。較正システム（５１０）は、第１のＤＡＣ（５１０）のタイミングエラーを修正するために、第１のＤＡＣ（５１０）に調節信号を提供するよう結合される。
2016516360.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
第１のデジタル−アナログ変換器（「ＤＡＣ」）と、
前記第１のＤＡＣの出力ポートに結合される較正システムとを含み、
前記較正システムは第２のＤＡＣを含み、
前記較正システムは、前記第１のＤＡＣの出力におけるスプリアススペクトル性能パラメータに応答して調節信号を提供するように構成され、
前記スプリアススペクトル性能パラメータは前記第１のＤＡＣに関連付けられるタイミングエラーに影響を受けやすく、
前記較正システムは、前記第１のＤＡＣに前記調節信号を提供して前記第１のＤＡＣの前記タイミングエラーを修正するよう結合される、装置。
【請求項２】
前記第１のＤＡＣは、電流ステアリングＤＡＣである、請求項１に記載の装置。
【請求項３】
前記較正システムは、前記スプリアススペクトル性能パラメータの振幅に応答して前記調節信号を提供するために検出信号を提供するよう、ヘテロダイニングのために構成される、請求項１または請求項２に記載の装置。
【請求項４】
前記較正システムは、前記スプリアススペクトル性能パラメータの振幅に応答して前記調節信号を提供するために、前記第１のＤＡＣの前記出力を変換し、スペクトラムアナライザーに入力を提供して検出信号を提供するように構成される、請求項１〜３のいずれか１項に記載の装置。
【請求項５】
前記第１のＤＡＣの前記出力は、差動または単端である、請求項１〜４のいずれか１項に記載の装置。
【請求項６】
前記較正システムは、前記スプリアススペクトル性能パラメータの振幅および位相に応答して前記調節信号を提供するよう第１の検出器出力および第２の検出器出力を生成するように構成される、請求項１〜５のいずれか１項に記載の装置。
【請求項７】
前記較正システムは、前記スプリアススペクトル性能パラメータの振幅に応答して前記調節信号を提供するよう、第１の検出器出力および第２の検出器出力を生成するように構成される、請求項１〜６のいずれか１項に記載の装置。
【請求項８】
前記較正システムは、前記スプリアススペクトル性能パラメータの振幅に応答して前記調節信号を提供するために、デジタル信号を生成するよう、前記第１のＤＡＣの前記出力のフィルタリングおよび増幅されたバージョンを受け取るように結合されるアナログ−デジタル変換器（「ＡＤＣ」）を含む、請求項１〜７のいずれか１項に記載の装置。
【請求項９】
前記ＡＤＣは第１のダイ上にあり、
前記第１のＤＡＣは、同じパッケージにおいて前記第１のダイに結合される第２のダイ上にある、請求項９に記載の装置。
【請求項１０】
前記較正システムはローカル発振器を含む、請求項１〜９のいずれか１項に記載の装置。
【請求項１１】
前記ローカル発振器は第３のＤＡＣを含む、請求項１０に記載の装置。
【請求項１２】
前記第１のＤＡＣはＤＡＣのアレイのＤＡＣである、請求項１〜１１のいずれか１項に記載の装置。
【請求項１３】
方法であって、
第１のデジタル−アナログ変換器（「ＤＡＣ」）から出力信号を提供することと、
前記第１のＤＡＣの前記出力信号におけるスプリアススペクトル性能パラメータに応答して調節信号を提供することとを含み、
前記スプリアススペクトル性能パラメータは、前記第１のＤＡＣに関連付けられるタイミングエラーに影響を受けやすく、
前記調節信号は、前記第１のＤＡＣの前記タイミングエラーを修正するために前記第１のＤＡＣに提供され、前記方法は、
前記調節信号を使用して前記第１のＤＡＣを較正することを含む、方法。
【請求項１４】
前記スプリアススペクトル性能パラメータの検出は、ヘテロダイニングを含む、請求項１６に記載の方法。
【請求項１５】
前記スプリアススペクトル性能パラメータの検出は、アナログ−デジタル変換を含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
実施形態は集積回路デバイス（「ＩＣ」）に関する。より特定的には、実施形態は、ＩＣの信号変換器のためのスイッチのスイッチングの瞬間の較正に関する。
【背景技術】
【０００２】
背景
従来のデジタル―アナログ変換器（「ＤＡＣ」）において、このようなＤＡＣは、単項であるか、２進であるか、またはセグメント化され得る。従来のセグメント化ＤＡＣは、１つのＤＡＣにおける２つのＤＡＣとして考えられ得、当該セグメント化ＤＡＣでは、たとえば最上位ビット（「ＭＳＢ」）がサーモメータ加重またはコード化ビット（thermometer weighted or coded bit）であり、最下位ビット（「ＬＳＢ」）が２進加重（binary weighted）される。これらのタイプのＤＡＣのいずれかの出力は、たとえばこのようなＤＡＣのトランジスタのようなスイッチの間のタイミングの違いにより、何らかのエラーを有し得る。
【０００３】
したがって、ＤＡＣのタイミングエラーを解決または低減して性能を向上するために補償を提供することが有用であろう。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
装置は概して、信号変換器の較正に関する。このような装置は、第１のデジタル−アナログ変換器（「ＤＡＣ」）と、第１のＤＡＣの出力ポートへ結合される較正システムとを含む。較正システムは第２のＤＡＣを含む。較正システムは、第１のＤＡＣの出力におけるスプリアススペクトル性能パラメータに応答して調節信号を提供するように構成される。スプリアススペクトル性能パラメータは、第１のＤＡＣに関連付けられるタイミングエラーに影響を受けやすい。較正システムは、第１のＤＡＣのタイミングエラーを修正するために第１のＤＡＣに調節信号を提供するよう結合される。
【０００５】
方法は一般に、信号変換器の較正に関する。このような方法は、第１のデジタル−アナログ変換器（「ＤＡＣ」）からの出力信号を提供することを含む。第１のＤＡＣの出力信号におけるスプリアススペクトル性能パラメータに応答する調節信号が提供される。スプリアススペクトル性能パラメータは、第１のＤＡＣに関連付けられるタイミングエラーに影響を受けやすい。第１のＤＡＣのタイミングエラーを修正するよう、調節信号は第１のＤＡＣに提供される。第１のＤＡＣは調節信号を使用して較正される。
【０００６】
添付の図面は例示的な実施形態を示す。しかしながら、添付の図面は、示される実施形態を限定するように解釈されるべきでなく、説明および理解のためのみのものである。
【図面の簡単な説明】
【０００７】
【図１】カラム型フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャの例示的な実施形態を示す簡略ブロック図である。
【図２】電流ステアリングデジタル―アナログ変換器（「ＣＳ−ＤＡＣ」）の例示的な従来のドライバ電流ステアリングスイッチ回路を示すブロック／回路図である。
【図３】図２のドライバ電流ステアリングスイッチ回路の例示的なドライバスイッチモデルを示すブロック／回路図である。
【図４】例示的な従来のＣＳ−ＤＡＣを示すブロック／回路図である。
【図５】例示的な修正システムを示すブロック図である。
【図６】図５のＣＳ−ＤＡＣの例示的なドライバ電流ステアリングスイッチ回路を示すブロック／回路図である。
【図７】図５のＣＳ−ＤＡＣの別の例示的なドライバ電流ステアリングスイッチ回路を示すブロック／回路図である。
【図８】例示的な差動電流ステアリングセルを示す回路図である。
【図９】例示的なテストベンチを示す回路／ブロック図である。
【図１０】例示的な理想的な変換器スペクトル出力を示す信号図である。
【図１１】例示的な非理想的な変換器スペクトル出力を示す信号図である。
【図１２】別の例示的な修正システムを示すブロック図である。
【図１３】さらに別の例示的な修正システムを示すブロック図である。
【図１４−１】例示的な信号またはトーンを示す信号図である。
【図１４−２】例示的な信号またはトーンを示す信号図である。
【図１４−３】例示的な信号またはトーンを示す信号図である。
【図１４−４】例示的な信号またはトーンを示す信号図である。
【図１５】さらに別の例示的な修正システムを示すブロック図である。
【図１６】較正を示すフロー図である。
【図１７−１】図５の修正システムについて例示的な差動アナログ出力を示す信号図である。
【図１７−２】図５の修正システムについて例示的な差動アンプ出力を示す信号図である。
【図１７−３】図５の修正システムについて例示的なミキサー出力を示す信号図である。
【図１７−４】図５の修正システムについて例示的なローパスフィルタ出力を示す信号図である。
【発明を実施するための形態】
【０００８】
詳細な説明
以下の記載では、特定の実施形態のより完全な説明を提供するために、多くの特定の詳細が述べられる。しかしながら、１つ以上の実施形態が以下に与えられるすべての特定の詳細なしで実施され得るということは当業者には明らかであるはずである。他の場合において、１つ以上の実施形態を不明瞭にしないように、周知の特徴は詳細に記載されない。例示の容易さのために、同じ項目を指すために同じ数字ラベルが異なる図において使用されるが、代替的な実施形態においては当該項目が異なり得る。
【０００９】
いくつかの図において説明的に示された例示的な実施形態を記載する前に、さらなる理解のために一般的なイントロダクションが提供される。電流ステアリングデジタル―アナログ変換器（「ＤＡＣ」）は、セグメント化されたアーキテクチャ（すなわち１つのＤＡＣにおける２つのＤＡＣ、つまり、サーモメータコード化ＤＡＣおよび２進加重ＤＡＣ）、２進加重アーキテクチャ、または、単項アーキテクチャ（すなわちサーモメータコード化のみ）を有し得る。以下の記載は一般に２進系列のトランジスタを含むＤＡＣについてであるが、セグメント化または単項アーキテクチャを使用するＤＡＣも同様に、本願明細書において記載される技術を使用してよりよい性能から利益を得ることが可能である。２進系列のトランジスタの線に沿って、このような２進系列において、このようなトランジスタは従来１つのトランジスタから次のトランジスタへとサイズが２倍になる。しかしながら、このようなトランジスタの１つ以上のスイッチングの瞬間において変動が存在し得る。これらの変動は、このようなＤＡＣのリニアリティを劣化させ得る。また、以下の記載は一般に２進系列すなわち２進コード化ＤＡＣについてであるが、本願明細書において記載された技術が、サーモメータコード化ＤＡＣおよび／またはセグメント化ＤＡＣについて使用されてもよいということは、以下の記載から明らかであるはずである。
【００１０】
以下においてさらに詳細に記載されるように、電流ステアリングＤＡＣにおけるタイミングエラーの測定および修正はそのようなＤＡＣの較正に使用され得る。それらに従うと、較正対象のＤＡＣの出力ポートは、較正システムに結合され得る。このような較正システムは、対応する調節信号を較正対象のＤＡＣに提供するよう、１つ以上の他のＤＡＣを含み得る。このような較正システムは、較正対象のそのようなＤＡＣの出力においてスプリアススペクトル性能パラメータを検出するように構成され得る。そのようなスプリアススペクトル性能パラメータは、較正対象のそのようなＤＡＣの出力に関連付けられるタイミングエラーの影響を受けやすくあり得る。このような検出されたスプリアススペクトル性能パラメータに応答して、そのような較正システムは、較正対象のＤＡＣの出力におけるタイミングエラーを調節または修正するよう調節信号を生成し得る。言いかえれば、時間ドメインにおけるタイミングエラーに関連付けられる周波数ドメインにおけるスペクトル成分の検出を使用して、このようなタイミングエラーの修正のための調節信号が生成され得る。上記の一般的な理解を念頭において、ＤＡＣ較正についてのさまざまな実施形態が以下に概略的に記載される。
【００１１】
特定タイプのＩＣを使用して上記実施形態の１つ以上が例示されるので、このようなＩＣの詳細な説明が以下に提供される。しかしながら、ＤＡＣを有する如何なるＩＣも本願明細書に記載される実施形態の１つ以上から利益を得ることが可能であることが理解されるべきである。
【００１２】
プログラマブルロジックデバイス（「ＰＬＤ」）は、特定されたロジック機能を実行するようにプログラムされ得る周知のタイプの集積回路である。１つのタイプのＰＬＤであるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、典型的にプログラマブルタイルのアレイを含む。これらのプログラマブルタイルはたとえば、入力／出力ブロック（「ＩＯＢ」）、コンフィギュラブルロジックブロック（「ＣＬＢ」）、専用のランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、および遅延ロックループ（「ＤＬＬ」）などを含み得る。本願明細書において使用されるように、「含む」および「含んでいる」とは、限定なく含むことを意味する。
【００１３】
各プログラマブルタイルは典型的に、プログラマブルインターコネクトおよびプログラマブルロジックの両方を含む。プログラマブルインターコネクトは典型的に、プログラマブルインターコネクトポイント（「ＰＩＰ」）によって相互接続される、異なる長さの多くのインターコネクトラインを含む。プログラマブルロジックは、たとえば、関数発生器、レジスタおよび演算ロジックなどを含み得るプログラマブル要素を使用して、ユーザ設計のロジックを実現する。
【００１４】
プログラマブルインターコネクトおよびプログラマブルロジックは、プログラマブル要素がどのように構成されるかを定義する構成データのストリームを内部構成メモリセルにロードすることによって、典型的にプログラムされる。構成データは、メモリ（たとえば外部ＰＲＯＭ）から読み出され得るか、または、外部デバイスによってＦＰＧＡに書き込まれ得る。個々のメモリセルの集合状態がＦＰＧＡの機能を決定する。
【００１５】
別のタイプのＰＬＤは、複合プログラマブルロジックデバイス（Complex Programmable Logic Device）またはＣＰＬＤである。ＣＰＬＤは、インターコネクトスイッチマトリクスによって入力／出力（「Ｉ／Ｏ」）リソースに接続され、かつ、ともに接続される２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）およびプログラマブルアレイロジック（「ＰＡＬ」）デバイスにおいて用いられるものと同様の２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、構成データは典型的に不揮発性メモリにオンチップで格納される。いくつかのＣＰＬＤにおいて、構成データは不揮発性メモリにオンチップで格納され、次いで、初期構成（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【００１６】
これらのプログラマブルロジックデバイス（「ＰＬＤ」）のすべてについて、デバイスの機能は、その目的のためにデバイスに提供されるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤにおいてのようなスタティックメモリセル）か、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるようなＦＬＡＳＨメモリ）か、または、任意の他のタイプのメモリセルに格納され得る。
【００１７】
他のＰＬＤは、金属層のような、プログラマブルにデバイス上のさまざまな要素を相互接続する処理層を適用することによりプログラムされる。これらのＰＬＤは、マスクプログラマブルデバイスとして公知である。ＰＬＤはさらに、他の態様で、たとえばヒューズまたはアンチヒューズ技術を使用して実現され得る。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語は、これらの例示的なデバイスを含むがこれらに限定されず、単に部分的にプログラマブルなデバイスを含む。たとえば、１つのタイプのＰＬＤは、ハードコードされたトランジスタロジックと、ハードコードされたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックとの組み合わせを含む。
【００１８】
上に示されるように、アドバンスドＦＰＧＡは、アレイにおいていくつかの異なるタイプのプログラマブルロジックブロックを含み得る。たとえば、図１は、マルチギガビットトランシーバ（「ＭＧＴ」）１０１と、コンフィギュラブルロジックブロック（「ＣＬＢ」）１０２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）１０３と、入力／出力ブロック（「ＩＯＢ」）１０４と、構成およびクロッキングロジック（「ＣＰＮＦＩＧ／ＣＬＯＣＫＳ」）１０５と、デジタル信号処理ブロック（「ＤＳＰ」）１０６と、特殊化入力／出力ブロック（「Ｉ／Ｏ」）１０７（たとえば構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログ−デジタル変換器、およびシステム監視ロジックなどといった他のプログラマブルロジック１０８とを含む多くの異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を示す。いくつかのＦＰＧＡはさらに、専用のプロセッサブロック（「ＰＲＯＣ」）１１０を含む。
【００１９】
いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、各隣接したタイルにおける対応するインターコネクト要素へのおよび当該インターコネクト要素からの標準化された接続を有するプログラマブルインターコネクト要素（「ＩＮＴ」）１１１を含む。したがって、一緒に利用されるプログラマブルインターコネクト要素は、示されるＦＰＧＡのためのプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクト要素１１１はさらに、図１の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への接続および当該プログラマブルロジック要素からの接続を含む。
【００２０】
たとえば、ＣＬＢ１０２は、ユーザロジックと単一のプログラマブルインターコネクト要素（「ＩＮＴ」）１１１とを実現するようにプログラムされ得るコンフィギュラブルロジック要素（「ＣＬＥ」）１１２を含み得る。ＢＲＡＭ１０３は、１つ以上のプログラマブルインターコネクト要素に加えて、ＢＲＡＭロジック要素（「ＢＲＬ」）１１３を含み得る。典型的に、タイルに含まれるインターコネクト要素の数は、タイルの高さに依存する。示される実施形態では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）も使用され得る。ＤＳＰタイル１０６は、適切な数のプログラマブルインターコネクト要素に加えて、ＤＳＰロジック要素（「ＤＳＰＬ」）１１４を含み得る。たとえば、ＩＯＢ１０４は、プログラマブルインターコネクト要素１１１の１つのインスタンスに加えて、入力／出力ロジック要素（「ＩＯＬ」）１１５の２つのインスタンスを含み得る。当業者に明らかであろうように、たとえばＩ／Ｏロジック要素１１５に接続された実際のＩ／Ｏパッドは典型的に、入力／出力ロジック要素１１５のエリアに制限されない。
【００２１】
示される実施形態において、ダイ（図１に示される）の中心の近くの水平エリアは、構成、クロックおよび他の制御ロジックに使用される。この水平エリアまたはカラムから延在する垂直カラム１０９は、ＦＰＧＡの幅にわたってクロックおよび構成信号を分散させるように用いられる。
【００２２】
図１に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的なカラム状構造を途絶させる付加的なロジックブロックを含む。付加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭのいくつかのカラムに及ぶ。
【００２３】
なお、図１は、例示的なＦＰＧＡアーキテクチャを示すことのみを意図する。たとえば、ロウにおけるロジックブロックの数、ロウの相対的な幅、ロウの数および順番、ロウに含まれるロジックブロックのタイプ、ロジックブロックの相対的なサイズ、および図１の上部に含まれるインターコネクト／ロジック実現例は、純粋に例示である。たとえば、実際のＦＰＧＡにおいて、ＣＬＢの１つより多い隣接したロウは典型的に、ユーザロジックの効率的な実現を促進するよう、ＣＬＢが現われるところにはどこにでも含まれるが、隣接したＣＬＢのロウの数はＦＰＧＡの全体サイズとともに変動する。ＦＰＧＡ１００は、専用のハードウェアに設けられるか、プログラマブルリソースにおいてインスタンス化されるか、または、その組合せのいずれかである電流ステアリングＤＡＣを有し得る。さらに、本願明細書に記載されるようなパッケージチップは、たとえばモノリシックＦＰＧＡのようなモノリシックデバイスに限定されず、互いに積み重ねられるか、インタポーザの上に積み重ねられるか、またはその組合せであり、かつ、たとえばスタックドシリコンインターコネクト技術（Stacked Silicon Interconnect Technology（「ＳＳＩＴ」））のようなチップとしてパッケージ化される複数のダイを含み得る。したがって、たとえば、１つ以上のＤＡＣがこのようなパッケージ化されたチップにおいて１つのダイ上に存在し得、ＦＰＧＡリコンフィギュアラブルリソースの１つ以上の部分がこのようなパッケージ化されたチップにおいて別のダイ上に存在し得、このようなダイはインタポーザを使用して互いに結合され得る。
【００２４】
図２は、電流ステアリングＤＡＣの例示的な従来のドライバ電流ステアリングスイッチ回路２００を示すブロック／回路図である。図３は、図２のドライバ電流ステアリングスイッチ回路２００の例示的なドライバスイッチモデル３００を示すブロック／回路図である。図２および図３を同時に参照して、ドライバ電流ステアリングスイッチ回路２００がさらに記載される。
【００２５】
たとえばＶＤＤのような供給電圧２０４は、ドライバ抵抗型負荷２１４であるＲｄｒｖに結合される。抵抗型負荷２１４はドライバノード２０３にさらに結合される。この例において、トランジスタ２１１〜２１３はＮＭＯＳトランジスタであるが、ＮＭＯＳおよび／もしくはＰＭＯＳトランジスタまたは他のタイプのトランジスタが他の実施形態において使用され得る。トランジスタ２１１のドレインノードはドライバノード２０３に結合され、また、トランジスタ２１１のソースノードは共通ノード２２２に結合される。トランジスタ２１１はドライバトランジスタである。トランジスタ２１２のドレインノードは共通ノード２２２に結合され、トランジスタ２１１および２１２の間にドレイン−ソース結合を提供する。トランジスタ２１２のソースノードは接地２０５に結合される。トランジスタ２１２はドライバトランジスタ２１１のための電流源である。
【００２６】
トランジスタ２１１が実際上ドライバスイッチである際に、トランジスタ２１１のゲートはドライブ信号２０１を受け取るよう結合され、トランジスタ２１２が効果的にテイル電流源を提供するべきである際に、トランジスタ２１２のゲートは、テイル信号または他のバイアス電圧信号２０２を受け取るよう結合される。トランジスタ２１３のゲートはドライバノード２０３に結合される。トランジスタ２１３のソースノードは、抵抗型負荷２４５を通じて終端電圧２４４によって電流が供給された状態でたとえばトランジスタ２４７によって提供される電流シンクに結合され得、トランジスタ２１３のドレインノードはＤＡＣの出力ノード２４６に結合され得る。寄生容量２４７は、出力ノード２４６と接地２０５との間に結合されるように説明的に示される。トランジスタ２１３のソースノードは共通ノード２４９に結合され得る。効果的に、トランジスタ２１３は電流ステアリング（「ＣＳ」）スイッチを提供し得る。トランジスタ２４７のドレインノードは、トランジスタ２１３へのトランジスタ２４７のドレイン−ソース結合のために、共通ノード２４９に結合され得る。トランジスタ２４７のソースノードは接地２０５に結合され得る。トランジスタ２４７のゲートはバイアス電圧２４８を受け取るよう結合され得る。それらに従うと、トランジスタ２４７は電流ステアリング電流シンクを提供し得る。
【００２７】
スイッチダイナミクスをモデル化するために、キャパシタ３０３によってモデル化されるキャパシタンスが、トランジスタ２１３に関連付けられ、定数値としてモデル化され得る、電流ステアリングスイッチのゲートキャパシタンス値Ｃｇを近似するよう使用され得る。トランジスタ２１１および２１２は、ドライバスイッチ３０１およびドライバ電流源３０２とそれぞれ置換され得る。同様に、トランジスタ２１３および２４７は、電流ステアリングスイッチ３４７および電流ステアリング電流源３４８とそれぞれ置換され得る。
【００２８】
トランジスタ２１１が実質的に非導通チャネル状態（「オフ」）である場合、対応するドライバスイッチ３０１は開き、ノード２０３上のドライバ信号３５０に応答してＣＳスイッチ３４７は閉じる。電流ステアリングスイッチ３４７が閉じている場合、トランジスタ２１３は実質的に導通チャネル状態（「オン」）である。
【００２９】
ドライバスイッチ３０１が閉じる前に、電流ステアリングスイッチ３４７上のゲート電圧レベルは、抵抗型負荷２１４を通過するＶｄｄ２０４の供給電流、すなわちドライバ信号３５０、によって概して決定され、ゲートキャパシタンス３０３を充電する。さらに、ドライバスイッチ３０１が閉まると、すなわち、ドライバ電流源３０２を通じて電流を引き抜くと、ＣＳスイッチ３４７はしたがって、ノード２０３でのドライバ信号３５０に応答して開く。
【００３０】
図４は、例示的な従来のＣＳ−ＤＡＣ４００を示すブロック／回路図である。ＣＳ−ＤＡＣ４００は、ドライバスイッチモデルまたは電流ステアリングセル３００−１〜３００−Ｎとしてモデル化され得る複数のドライバ電流ステアリングスイッチ回路２００を有し得、Ｎについては１より大きい正の整数である。電流ステアリングセルは単に、スイッチング要素と直列の電流源であり得る。たとえば、ＣＳ−ＤＡＣ４００は、漸進的により大きなサイズのトランジスタおよび電流源が使用される２進加重ＤＡＣであり得るか、または、ＣＳ−ＤＡＣ４００は、電流ステアリングセルの単項加重ＤＡＣであり得るか、または、ＣＳ−ＤＡＣ４００は、サーモメータコード化および２進コード化電流ステアリングセルの組合せを有するセグメント化ＤＡＣであり得るか、または、ＣＳ−ＤＡＣ４００は、ＭＳＢについて粗い粒度の第１のサーモメータコード化電流ステアリングセルと、ＬＳＢについて微細な粒度の第２のサーモメータコード化電流ステアリングセルとの組み合わせを有するセグメント化ＤＡＣであり得る。したがって、ＣＳ−ＤＡＣ４００は、さまざまなタイプの電流ステアリングセルまたは電流ステアリングセルのタイプのさまざまな組合せのいずれかを有し得るので、概して２進の電流ステアリングセルが明瞭さの目的のために記載されても、任意のタイプの電流ステアリングセル、したがって、任意のタイプのＣＳ−ＤＡＣが使用され得るということが理解されるべきである。
【００３１】
ＣＳ−ＤＡＣ４００への適用されたデジタル符号入力に依存して、これらの電流ステアリングセル３００−１〜３００−Ｎのうちのいくつかまたはすべてが変換処理に参加し得る。系統的な電圧ロス（たとえばレイアウトにおけるＩＲドロップ）および／またはランダムエラー（たとえばプロセススプレッド）により、変換に参加する電流ステアリングセル３００−１〜３００−Ｎは、同じ瞬間ですべてスイッチングし得ない。これは、理想的ではないコード遷移につながり得、出力スペクトルにおけるスパー（spur）につながる。さらに、ＣＳ−ＤＡＣ４００の空間的に別個の部分における２つのセルは同じ瞬間にスイッチングし得るが、ＣＳ−ＤＡＣ４００の出力ネットワークにおける遅延により、それらの寄与は同じ瞬間で合計され得ない。そのため、より一般的に、タイミングエラーについて論じる場合の以下の記載は同様に、そのような出力依存の遅延エラーを包含する。
【００３２】
電流ステアリングセルまたは「フィンガー」３００−１〜３００−Ｎは、共通の抵抗型負荷２１４を共有し得る。たとえば、スイッチ３０１−１を通る電流がＩ０である場合、スイッチ３０１−２を通る電流は、スイッチ３０１−１を通る電流の２倍、すなわち２Ｉ０であり得る。スイッチ３０１−２のすぐ後の次のスイッチは、当該スイッチを通る４Ｉ０の電流を有し得る。したがって、スイッチ３０１−２に関連付けられる１つ以上のトランジスタは概して、スイッチ３０１−１に関連付けられる１つ以上のトランジスタの２倍である。さらに、スイッチ３０１−２のすぐ後のスイッチに関連付けられる１つ以上のトランジスタは概して、スイッチ３０１−１に関連付けられる１つ以上のトランジスタの４倍であり得る。これに対応して、そのようなスイッチを提供するために使用されるそのようなトランジスタに関連付けられるキャパシタンスは、漸進的により大きくあり得る。たとえば、キャパシタ３０３−２のキャパシタンスは、キャパシタ３０３−１のキャパシタンスより著しく大きい。同様に、ドライバスイッチモデル３００−２の後の次のフィンガーのキャパシタのキャパシタンスは、キャパシタ３０３−２のキャパシタンスより著しく大きい。
【００３３】
Ｎが３に等しいとすると、コード１１０については、フィンガー３００−１および３００−２はオンにスイッチングされ、フィンガー３００−３はオフにスイッチングされ得る。次のコードが００１である場合、フィンガー３００−１および３００−２はオフにスイッチングされ、フィンガー３００−３はオンにスイッチングされ得るので、フィンガー３００−１および３００−２に関連付けられるより小さなトランジスタよりもたとえばフィンガー３００−３に関連付けられる大きなトランジスタをオンにスイッチングするのにより多くの時間がかかることによって、タイミンググリッチが存在し得る。
【００３４】
また、２進コード化もしくはサーモメータコード化またはその組合せにかかわらず、より大きい電流ステアリングセルをより小さな電流ステアリングセルへ分割することが示唆された。したがって、たとえば、１つの電流ステアリングセルにおけるトランジスタは、複数の電流ステアリングセルにそれぞれ関連付けられる複数のより小さなトランジスタとして表わされ得る。サーモメータコード化および／または２進コード化電流ステアリングセルが使用されるかどうかにかかわらず、正確さまたは精度を向上させるためのこの電流ステアリングセルの分割は、同様にサイズを増加させる。２進コード化電流ステアリングセルに関して、特に、スイッチング遷移時間を等しくするよう１つ以上の２進−サーモメータデコーダが使用され得、これにより、タイミンググリッチを回避する、すなわち、より均一にタイミングダイナミクスを分散する。しかしながら、ＤＡＣに１つ以上の２進−サーモメータデコーダを有することは、そのようなＤＡＣがかなり大きくあり得ることを意味する。
【００３５】
したがって、電流ステアリングセルまたはフィンガー３００−１〜３００−Ｎのいずれかまたはすべてのタイミングを調節することができることによって、２進コードおよび／またはサーモメータコード化変換セルの場合にかかわらず、ＣＳ−ＤＡＣの電流ステアリングセル同士の間のタイミングの調節に対して性能が向上され得る。さらに、２進コード化電流ステアリングセルを有するＣＳ−ＤＡＣに関して、フィンガー３００−１〜３００Ｎのいずれかまたはすべてのタイミングを調節することができることによって、このような面積効率のよいＤＡＣに如何なる２進−サーモメータデコーダも有する必要なく、より面積効率の大きいＤＡＣが提供され得る。
【００３６】
図２〜図４を同時に参照して、ＣＳスイッチが閉じる場合、トランジスタ２１３のゲート電圧は概してそのソース電圧をしきい値電圧値だけ超える。限定ではなく例示による明瞭さの目的のために、この条件は概して、ドライバＣＳスイッチ回路２００の「スイッチングの瞬間」として考えられ得る。ドライバスイッチが時間ｔで閉じると、トランジスタ２１３上のゲート電圧ＶＧは以下のように充電し得る。
【００３７】
【数１】
2016516360.tif 000003
【００３８】
式中、τ＝ＲｄｒｖＣｇである。ゲート電圧がＶＧからＶＧ＋Ｖｔｈまで遷移するのにかかる時間Δｔｏｎが、ＶＧがＶＧ＋Ｖｔｈに置換されるとともにｔがΔｔｏｎに置換された式（１）の再構成によって与えられる。
【００３９】
【数２】
2016516360.tif 000004
【００４０】
式（２）を使用して、低性能または低分解能のＤＡＣが高性能または高分解能のＤＡＣを較正するよう用いられ得るということが理解され得る。ドライバ電流ステアリングスイッチ回路においてテイル電流を介して制御され得るゲート電圧ＶＧ０の初期値に対するタイミング感度は、式（２）によって包含され得る。同様に、スイッチしきい値電圧および関連付けられるバックゲート電圧に対するタイミング感度も式（２）によって包含される。
【００４１】
以下に記載されるように、低性能ＤＡＣは本願明細書において、較正対象のＤＡＣと区別するために、タイミング較正ＤＡＣ（「ＴＣＡＬＤＡＣ」）と称される。このようなＴＣＡＬＤＡＣの出力は、スイッチングトランジスタのバルク電位に対して基準とされ得る。限定ではなく例示による明瞭さの目的のために、較正対象のＤＡＣは、以下ＣＳ−ＤＡＣと称される。ＴＣＡＬＤＡＣの分解能は、用途ごとに変動し得る使用されるタイミング分解能に依存し得る。
【００４２】
図５は、例示的な修正システム５００を示すブロック図である。修正システム５００は、較正システム５２０と、たとえばＣＳ−ＤＡＣのような、較正システム５２０に結合される較正されるべきＤＡＣ５１０とを含む。使用され得る他のタイプのＤＡＣは、さらに詳細に以下に記載されるように、抵抗ラダーおよびスイッチドキャパシタＤＡＣを含むがこれに限定されず、ＣＳ−ＤＡＣ５１０のアナログ出力５０３における１つ以上のタイミングエラーは、アナログ出力５０３の周波数ドメインにおけるスプリアス成分を測定することによって、特徴付けられ得る。これらのエラーは、ＣＳ−ＤＡＣ５１０内部のスイッチングイベントのタイミングを調節することにより修正され得る。
【００４３】
より具体的には、ＣＳ−ＤＡＣ５１０は、関連付けられる周波数Ｆｏｕｔを有する正弦波励起に対応するデジタルコードの連なりによって誘導され得る。限定ではなく明瞭さの目的のために、デジタル入力５０１〜ＣＳ−ＤＡＣ５１０は基本周波数Ｆｏｕｔを有する正弦波デジタルトーンであるとする。デジタル入力５０１はＮビット幅であり得、Ｎについては高分解能ＤＡＣに関連付けられる。クロック信号５０２はＣＳ−ＤＡＣ５１０に提供され得、このようなクロック信号は周波数Ｆｓであり得る。
【００４４】
ＣＳ−ＤＡＣ５１０について、アナログ出力５０３の出力スペクトルのフーリエ変換は周波数Ｆｏｕｔでのスペクトル成分を示し得、このような基本周波数Ｆｏｕｔの高調波または非高調波での１つ以上のスプリアス成分（「スパー（spur）」）をさらに示し得る。これらのスパーの正確な位置はアーキテクチャに依存し得る。たとえば、単端のＣＳ−ＤＡＣ５１０において、支配的なスパーが２＊Ｆｏｕｔにて存在し得、差動ＣＳ−ＤＡＣ５１０については、２次非線形性が概して２＊Ｆｏｕｔでの支配的なスパーを相殺し得、第３高調波３＊Ｆｏｕｔにてスパーを産出する。したがって、一般に、アナログ出力５０３は基本周波数Ｆｏｕｔと、スプリアス成分ｎ＊Ｆｏｕｔとを有し得、ｎは第ｎ高調波を表わす。従来、高調波スパーが支配的であっても、いくつかのＤＡＣは、非高調波成分によってさらに限定される性能を有し得る。それに従うと、以下の記載は、スパーの起源がＣＳ−ＤＡＣのスイッチングダイナミクスに関係が付けられるならば、高調波または非高調波にかかわらず、如何なる支配的なスパーも適用可能である。さらに、非支配的なスパーは、対象のスパーであり得る。
【００４５】
スパーは、ＤＡＣにおける３つのエラーメカニズムの１つ以上に由来し得る。１つのエラーメカニズムは、振幅エラーまたはＤＡＣにおける電流源同士間におけるミスマッチにより得る。これらの振幅エラーは、たとえば米国特許番号第７，４６６，２５２Ｂ１号に記載されるように、大きく較正され得る。別のエラーメカニズムは、上に記載されるように、変換もしくはスイッチングの瞬間および／または出力遅延に関係するタイミングエラーにより得る。電流ステアリングセル同士間でのスイッチングの瞬間における差は、現在の高性能信号変換器の場合、ピコ秒の時間的尺度のオーダである傾向がある。
【００４６】
完全性のために、さらに別のエラーメカニズムは、ＤＡＣの出力インピーダンスにおける変動により得る。非理想的な電流源は、インピーダンスと並列である理想的な電流源としてモデル化され得る。非理想的な電流源の両端の電圧における如何なる変動よっても、このような並列インピーダンスが電圧依存の電流をシャントすることが引き起こされ、これによりこのような変換処理の正確さが低下する。十分に高い出力周波数について、ＤＡＣ構造に関連付けられる寄生容量は、この非理想的なインピーダンスとして作用し得、ＤＡＣがすべてのコードにわたって遷移するので、シャントされた電流の量は変動し得る。コード依存のエラーは、非線形であり得るので、スパーが出力スペクトルにおいて発生し得る。
【００４７】
図５を継続して、ＣＳ−ＤＡＣ５１０のアナログ出力５０３のスペクトルは、第１のフィルタ５１１への入力として提供され得る。フィルタ５１１は、概して対象のスプリアス成分のみがフィルタ出力５０４の一部として提供されるようにアナログ出力５０３のスペクトルをフィルタリングし得る。フィルタ５１１は、対象のスパーに関して概して集中するバンドパスフィルタであり得る。随意に、フィルタ５１１は、基本周波数Ｆｏｕｔに対して概して集中するノッチフィルタであり得る。フィルタ出力５０４は、たとえば増幅器５１２のように、ゲインステージへの入力として提供され得る。それらに従って、フィルタ出力５０４は概して単に、このようなゲインステージに入るための対象のスプリアス成分を効果的に提供し得る。
【００４８】
スパー振幅は実質的に抑制され得るが、増幅器５１２は随意であり得る。たとえば、スパー振幅は、基本周波数Ｆｏｕｔに対して５０デシベル以上だけ低く抑制され得る。したがって、増幅なしで、ローカル発振器５１４のリークおよび／またはセルフミキシングがミキサー５１３のミキサー出力５０８の出力スペクトルを占め得る。したがって、限定ではなく例示による明瞭さの目的のために、増幅器５１２が使用されることとする。
【００４９】
増幅器５１２からの増幅出力５０５はミキサー５１３への入力として提供される。したがって、増幅出力はミキサー５１３に結合されるローカル発振器５１４とミックスされ得、ローカル発振器５１４の周波数が対象のスプリアス成分の周波数に対応するようセットされ得る。ミキサー５１３のミキサー出力５０８における周波数成分は、増幅出力５０５のスパー周波数とミキサー５１３に入力として提供されるローカル発振器５１４の発振器出力５０６の発振器周波数との和（「和周波数」）であるか、または、それらの間の差（「差周波数」）であり得る。ローカル発振器およびスパー周波数は名目上同じであり得るので、これは、スプリアス周波数の２倍の和のトーンと、０ヘルツ（またはＤＣ）に近い差周波数とを産出し得る。
【００５０】
第２のフィルタ５１５は、ミキサー出力５０８を受け取るよう随意に結合され得る。フィルタ５１５は、検出器５１６にフィルタ出力５０９を提供するよう、関連付けられるゲインステージ５０７を有し得る。それらに従うと、フィルタ５１５は、１つの場合において和周波数を取り除くために使用され得、別の場合において適用可能なように差周波数を検出器５０９に通すために使用され得る。たとえば、フィルタ５１５は、ローパスフィルタまたは能動積分器として実現され得る。検出器５１６は、それへと通過した各差周波数の振幅を検出または測定するように構成され得る。たとえば、検出器５１６は、アナログ―デジタル変換器（「ＡＤＣ」）として実現され得る。
【００５１】
検出器５１６からの検出器出力５２１は、制御ブロック（「コントローラ」）５１７の入力ポート５１８へ提供され得る。コントローラ５１７は、そこに入力された検出器出力５２１の各状態を記録するように、ハードウェアおよび／またはソフトウェアで構成され得る。検出器出力５２１のそのような状態に応答して、コントローラ５１７は、コントローラ５１７の出力ポート５１９から出力されるＭ個の制御信号５２２のセットを生成するように構成され得、Ｍは０より大きい正の整数である。一般に、以前に記載されたような電流ステアリングセルのスイッチのような電流ステアリングに含まれるＣＳ−ＤＡＣ５１０の各スイッチについて、１つの制御信号５２２が存在し得る。性質がアナログであり得る制御信号５２２は、以下にさらに詳細に記載されるように、１つ以上のタイミングエラーを修正するために、ＣＳ−ＤＡＣ５１０に提供され得る。それらに従って、制御信号５２２への各生じた変更は、ＣＳ−ＤＡＣ５１０の性能を向上させるために使用され得、最適または最適に近い結果が発見されるまで制御信号５２２を調節するようコントローラ５１７が効果的に性能のこのような変化を観察する。ある実施形態において、コントローラ５１７は、このような反復的な調節のための状態マシン５２３を含み得る。しかしながら、別の実施形態において、そのような反復的な調節を実行するために、アルゴリズムがソフトウェアにおいて実現され得る。これらは単に、制御されたフィードバックを使用して最適または最適に近い結果を得る多くの態様の２つの例である。
【００５２】
制御信号５２２は、以下にさらに詳細に記載されるように、スイッチトランジスタゲートノードに適用されるドライバ信号の制御を通じておよび／または良好に関連付けられる別のスイッチトランジスタのバルク電位の制御を通じて、スイッチングダイナミクスを調節するために使用され得る。
【００５３】
図６は、図５のＣＳ−ＤＡＣ５１０の例示的なドライバ電流ステアリングスイッチ回路６００を示すブロック／回路図である。ドライバ電流ステアリングスイッチ回路６００は、図２のドライバ電流ストリングスイッチ回路２００といくつかの共通コンポーネントを有しており、したがって、明瞭さの目的のために概して差のみが以下に記載される。ドライバ電流ステアリングスイッチ回路６００は、図５および図６を同時に参照してさらに記載される。
【００５４】
制御信号６２２は、コントローラ５１７の出力ポート５１９の一部であり得るＴＣＡＬＤＡＣ６０２への入力として、コードｃ１を提供するために使用され得る。この例では、ＴＣＡＬＤＡＣ６０２につきＭ個の制御ビットが存在し、ＣＳ−ＤＡＣ５１０へのＮ個の入力ビットについてＮ個のＴＣＡＬＤＡＣ６０２が存在するので、２進システムの場合には合計Ｎ＊Ｍ個のビットが存在し得、または、セグメント化されたシステムの場合にはＮ＊Ｍ個より多い制御ビットが存在し得る。ＴＣＡＬＤＡＣ６０２のアナログ出力６０３は、ドライバ電流ステアリングスイッチ回路６００のＮＭＯＳトランジスタ６１２のゲートノードに提供され得る。ＮＭＯＳトランジスタ６１２が説明的に示されているが、ＰＭＯＳおよび／もしくはＮＭＯＳトランジスタまたは他のタイプのトランジスタが使用されてもよい。トランジスタ６１２のソースノードは接地２０５に結合され、トランジスタ６１２のドレインノードは共通ノード２２２に結合される。随意に、トランジスタ２１２はトランジスタ６１２がこの動作の全体を行うことを可能にするために取り除かれ得る。
【００５５】
ＣＳ−ＤＡＣ５１０の関連付けられる複数のドライバ電流ステアリングスイッチ回路６００の複数のＮＭＯＳトランジスタ６１２にバイアスをかけるために、アナログ出力６０３を含み得る制御信号６２２が使用され得、そのようなアナログ出力６０３の各々はそのテイル電流を介してドライバ電流ステアリングスイッチ回路６００のスイングを調節するために使用され得る。それらに従って、ドライバ電流ステアリングスイッチ回路６００におけるＮＭＯＳトランジスタ６１２は、テイル電流調節構成と称され得る。
【００５６】
ＴＣＡＬＤＡＣ６０２に適用されたそのようなコードｃ１に応答して、付加的な量のテイル電流が主なテイル電流トランジスタ２１２と平行に減少され得る。これは、トランジスタ２１１のようなドライバスイッチが閉まっているまたはオンの場合、抵抗型負荷２１４を通って流れる電流を調節するために使用され得る。この状態で、抵抗型負荷２１４の両端の電流抵抗（「ＩＲ」）の低下は、トランジスタ２１３のような電流ステアリングスイッチへのオフ電圧を提供するよう使用され得る。トランジスタ２１１のようなこのようなドライバスイッチが開くまたはオフに切り替わる場合、トランジスタ２１３上のゲート電圧は、アナログ供給電圧ＶＤＤＡ６０４に向かって遷移し始め得る。デジタルロジック供給電圧ＶＤＤ２０４を置換するこのような供給電圧ＶＤＤＡ６０４は、ＶＤＤ２０４上でのデジタルノイズの結合を回避するようよりクリーンな供給電圧であり得る。一般に、トランジスタ２１３のゲート電圧がそのソース電圧を上回るしきい値電圧であることに応答して、トランジスタまたはスイッチ２１３は、オンである、すなわち、実質的に導電状態であると考えられ得る。したがって、制御コードｃ１は、実質的に非導電状態またはオフ状態からオン状態へのトランジスタ２１３の遷移のために、効果的に開始電圧をセットするよう使用され得、これにより、このようなデバイスのスイッチングの瞬間の時間をもたらす。一般に、トランジスタ２１２を通る名目上の電流は、ＴＣＡＬＤＡＣ６０２がその中間コードまたは概してその辺りで動作する状態で、ドライバ電流ステアリングスイッチ回路６００のスイングが概してそれについての公称値であり得るように、特定され得る。これらに従って、正または負の相対的なタイミング調節が、このようなコードｃ１に応答して適用され得る。したがって、電流ステアリングセルまたはフィンガーは、出力タイミングへの調節を実行するよう、そのタイミングが調節され得るか、またはより特定的には、そのスイッチングの瞬間が調節され得る。上記の制御フィードバック経路がＣＳ−ＤＡＣ５１０の出力を使用するので、このようなＣＳ−ＤＡＣ５１０の出力ネットワークに関連付けられる遅延がそのような調節において考慮される。
【００５７】
上記のテイル電流調節構成は、以下にさらに詳細に記載されるように、バルク電圧調節構成とともに使用され得る。さらに、調節可能な抵抗ブロックおよび／または調節可能なキャパシタンスブロックは、以下にさらに詳細に記載されるように、テイル電流調節構成またはバルク電圧調節構成において、制御信号５２２の状態を格納するための揮発性または不揮発性のプログラマブル要素を有し得る。さらに、このようなテイル電流調節構成とは別個または独立して、このようなバルク電圧調節構成が使用され得る。
【００５８】
バルク電圧調節構成について、制御信号６２３は、コントローラ５１７の出力ポート５１９のＴＣＡＬＤＡＣ６１２にコードｃ２を提供するよう使用され得る。ＴＣＡＬＤＡＣ６１２からの、図５のタイミング調節制御信号５２２の一部であり得るアナログ出力６１４は、トランジスタ２１３のボディバイアスノード６１３に結合され得る。これは、Ｎ個のビット分解能の２進加重ＤＡＣについて電流ステアリングセル６００の選択またはアドレス指定された電流ステアリングセルへの連続的な適用のために一度にＭ個のビットをローカルに登録することを想定する。随意に、Ｎ個のビットのそのような２進加重ＤＡＣのＮ個の電流ステアリングセルセル６００の各々を一度に個々にアドレス指定する（すなわち登録なく直接アドレス指定する）ようＮ＊Ｍビットが使用され得る。しかしながら、セグメント化されたＣＳ−ＤＡＣまたは単項ＣＳ−ＤＡＣが使用される場合、制御ビットの数は、同じ分解能Ｎについてはるかに大きくなる。たとえば、Ｎビットの単項ＣＳ−ＤＡＣは、電流ステアリングセルについて２＾（Ｎ−１）ビットを有し得るので、バス幅を低減するよう連続的な形態で提供され得るΜ＊２＾（Ｎ−１）制御ビットが存在し得る。したがって、Ｎビットの分解能ＤＡＣは、そのようなＤＡＣの構成に依存して、異なるインプリケーション（implication）を有する。
【００５９】
ボディバイアスノード６１３は、トランジスタ２１３のウェル６１５にバルク電位を提供するために結合され得る。言いかえれば、トランジスタ２１３のバルク−ソース間の電位差を調節するよう、トランジスタ２１３のバルク電圧またはボディバイアスが調節され得る。この調節は、動作の間に、動的にバルク電位を調節する必要があることとは対照的に、一度の調節であり得る。また、ＣＳ−ＤＡＣ５１０において複数のドライバ電流ステアリングスイッチ回路６００が存在し得るので、複数のトランジスタ２１３および関連付けられる複数のボディバイアスノード６１３が存在し得る。随意に、ＣＳ−ＤＡＣ５１０において複数のトランジスタ２１３によって共有される１つの共通のＰウェル６１５が存在し得、したがって、このような共通のＰウェル６１５は、そのような関連付けられる複数のトランジスタ２１３をサポートするための単一のボディバイアスノード６１３を有し得る。限定ではなく例示による明瞭さの目的のために、各ＮＭＯＳトランジスタ２１３は、関連付けられるアナログ出力６１４に応答するその個別の制御のための別個のＰウェル６１５を有するとされるであろう。
【００６０】
このようなバルク−ソース間の電位差の調節は、トランジスタ２１３の動作しきい値電圧を変更するように使用され得る。それらに従って、バルク電位を増加させることによりソース−バルク間の電位差を低下させることによって、トランジスタ２１３のしきい値電圧が低減され得る。トランジスタ２１３について低下したしきい値電圧により、ドライバトランジスタ２１１がＶＤＤＡに向かって遷移すると、電流ステアリングセルのスイッチングの瞬間が発生する場合に効果的にスピードアップするよう、このようなバルク電位調節がない場合よりも早くトランジスタ２１３はオンにスイッチングまたは切り替わり得る。反対に、スイッチングの瞬間は、トランジスタ２１３のソース電圧に対してトランジスタ２１３のバルク電位を減少させてトランジスタ２１３の動作しきい値電圧を増加させることによってスローダウンされ得、トランジスタ２１３は、そのようなバルク電位調節がない場合よりも遅くオンにスイッチングまたは切り替わり、これにより、電流ステアリングセルのスイッチングの瞬間が発生する場合に効果的にスローダウンする。したがって、ＴＣＡＬＤＡＣ６１２に適用されるコードｃ２は、電流ステアリングセルのスイッチングの瞬間に調節を行なわせるよう使用され得る。
【００６１】
一般に、タイミング調節制御信号５２２は、同じＩＣの各ＣＳ−ＤＡＣ５１０においてローカルに登録され得る。さらに、マルチプレクサ（明瞭さの目的のために図示せず）がＣＳ−ＤＡＣ５１０の出力とフィルタ５１１との間に結合され得るので、較正を使用するそのようなＣＳ−ＤＡＣ５１０は較正に専用である必要はない。さらに、バルク電圧調節構成およびテイル電流調節構成について、タイミング調節制御信号５２２はアナログ信号であり得る。
【００６２】
繰り返すと、タイミングエラーは、ＤＡＣの１つ以上のスイッチングの瞬間における変動を引き起こし得、これによりＤＡＣリニアリティが低下され得る。上述したように、ヘテロダイン検波が、タイミングエラーに影響を受けやすいそのようなＤＡＣの出力パラメータ、すなわち、スプリアススペクトル性能を検出または測定するよう使用される。このようなエラーは、参加する電流ステアリングスイッチのバルクソース電位を調節することを介してスイッチングの瞬間を調節することによって、および／または、それぞれそのようなスイッチの上流のドライバのスイングを調節することによって較正され得る。反復的な調節によって、ＤＡＣ性能における結果生じる各変化が検出され得、それについての最適は、制御されたフィードバックシステムの一部として発見され得る。
【００６３】
図７は、図５のＣＳ−ＤＡＣ５１０の例示的なドライバ電流ステアリングスイッチ回路７００を示すブロック／回路図である。ドライバ電流ステアリングスイッチ回路７００は、図２のドライバ電流ステアリングスイッチ回路２００とのいくつかの共通コンポーネントを有しており、したがって、明瞭さの目的のために一般に違いのみが以下に記載される。図５および図７を同時に参照して、ドライバ電流ステアリングスイッチ回路７００がさらに記載される。
【００６４】
制御信号５２２のすべてもしくは一部は、プログラマブルに調節可能な抵抗もしくはロードブロック７０１への入力としてコードｃ３を提供するよう使用され得、および／または、制御信号５２２のすべてもしくは別の部分は、プログラマブルに調節可能なキャパシタンスブロック７０２への入力としてコードｃ４を提供するよう使用され得る。この構成において、制御信号５２２は、調節可能な抵抗ブロック７０１および／または調節可能なキャパシタンスブロック７０２のフィンガーをスイッチオンまたはオフするためのデジタル信号であり得る。随意に、線形または抵抗性領域において動作するように構成されるＰＭＯＳトランジスタへのバイアス電圧信号を駆動するためにＤＡＣは使用され得る。さらに、調節可能な抵抗ブロック７０１および／または調節可能なキャパシタンスブロック７０２は、制御信号５２２の状態を格納するための揮発性または不揮発性のプログラマブル要素を有し得る。それらに従って、ＣＳ−ＤＡＣ５１０のドライバ電流ステアリングスイッチ回路７００をプログラムした後、較正システム５２０はＣＳＤＡＣ５１０から切り離され得る。それらに従って、ＩＣは、複数のＣＳ−ＤＡＣ５１０を含み得る。これらのＣＳ−ＤＡＣ５１０の各々は一般に、ＣＳ−ＤＡＣ５１０の少なくとも１つの較正に関連付けられる任意のタイミング調節を組み込むためにプログラムされ得る。
【００６５】
調節可能な抵抗ブロック７０１は、ＶＤＤＡ６０４とドライバノード２０３との間に結合され得る。調節可能なキャパシタンスブロック７０２は、スイッチゲート上にて付加的なキャパシタンスにおいてスイッチングするようドライバノード２０３と接地２０５との間に結合され得る。調節可能な抵抗ブロック７０１の抵抗が、このような調節可能な抵抗ブロックに制御信号５２２を介して提供されるコードｃ３に応答して調節され得、および／または、調節可能なキャパシタンスブロック７０２のキャパシタンスが、そのような調節可能なキャパシタンスブロックに制御信号５２２を介して提供されるコードｃ４に応答して調節され得る。ドライバ抵抗および／または出力キャパシタンスは、ドライバ電流ステアリングスイッチ回路７００のスイッチングの瞬間を調節するよう使用され得る。
【００６６】
図６および図７を参照して、ドライバ電流ステアリングスイッチ回路のスイッチングの瞬間を調節するために記載される４つのメカニズムの１つ以上は、単独にまたは任意の組合せで使用され得る。しかしながら、限定ではなく例示による明瞭さの目的のために、以下の記載はドライバ電流ステアリングスイッチ回路６００の使用を前提としている。
【００６７】
図５に戻って、コントローラ５１７は、ハードウェアおよび／またはソフトウェアで実施されるかにかかわらず、たとえばＭ個のタイミング調節制御信号５２２の使用を通じてそのスイッチのスイッチングの瞬間を変更させることによってＣＳ−ＤＡＣ５１０のスペクトル性能の最適化するよう、アルゴリズムを実行するように構成され得る。このようなＭ個のタイミング調節制御信号５２２は、１つ以上のＴＣＡＬＤＡＣ６０２および／または１つ以上のＴＣＡＬＤＡＣ６１２のような、出力ポート５１９の１つ以上のＴＣＡＬＤＡＣの出力を介して提供され得る。
【００６８】
コントローラ５１７は、検出器出力５２１を監視する間に制御信号５２２を変動し得る。検出器出力５２１の状態は、たとえばＢＲＡＭのようなコントローラ５１７のストレージまたはコントローラ５１７にアクセス可能なストレージにおいて制御信号５２２を適用するよう、相関して格納され得る。
【００６９】
検出器出力５２１の記録された振幅の増加は性能の低下を暗示し得、より低い振幅は性能の向上に対応し得る。性能を向上または最適化するようコントローラ５１７によって使用され得る多くのアルゴリズムが存在する。このようなアルゴリズムは、すべての可能なコードのブラインドサーチ、最急降下（steepest descent）または遺伝的アルゴリズムを含むがこれらに限定されない。一般に、この場合には検出器出力振幅の最小化であり得る値の最小化に向けられた任意のアルゴリズムが使用され得る。すべてのコードのブラインドサーチは、あるＤＡＣアーキテクチャについて実現可能であり得、較正スペースについてグローバル最小点を産出し得る。しかしながら、すべてのコードの「ブラインド」サーチが実行されない場合にグローバル最小点であるとの極小の混同の回避するよう、より洗練されたアルゴリズムが、注意して使用され得る。
【００７０】
さらに、ＣＳ−ＤＡＣ５１０は、単一の出力を有するものとして説明的に示されており、したがって、明瞭さのため、単端の実施形態が説明的に示される。しかしながら、ＣＳ−ＤＡＣ５１０は、２つの出力、すなわち差動出力、を有し得る。したがって、本願明細書における記載は同様に、差動の実施形態に該当する。
【００７１】
本願明細書において詳述されるコンセプトは、このようなシステムの離散的実現例、ＳｏＣ実現例、またはハイブリッド実現例に適用され得る。しかしながら、コントローラ５１７は本来、修正システム５００によって提供される自由によってさまざまなアルゴリズム実現例の効率の直接的な評価が可能になる、たとえばＦＰＧＡまたはマイクロプロセッサのようなリコンフィギュラブルな環境における実現例に役立つ。
【００７２】
全体としてＤＡＣへのデジタル正弦波入力のような正弦波励起によって励起される変換器のスプリアス性能に対する影響による電流ステアリングセルにおけるエラーを決定するヘテロダイニングが記載されるが、本願明細書において記載される線に沿って、変換器におけるいずれかまたはすべてのスイッチの時間的なダイナミクスを調節して、それに関連付けられるタイミングエラーを最小限または低減するようヘテロダイニング以外の実施形態が使用され得る。しかしながら、単一のヘテロダインステージがそのようなタイミングエラーを決定するよう使用され得るということが認識されるべきである。さらに、タイミングエラーは、たとえば入力デジタルコードにスイッチングシーケンスをマッピングすることによってエラーを最小限にすることを試みることとは対照的に、実際にエラーを修正するよう、たとえば各電流ステアリングセルについてセルのレベルにて修正または最小限にされ得る。それらに従って、関係するスイッチングエラーを相殺するマッピングが存在しない１つ以上の入力コードが存在し得るということが可能であり、したがって、上記のタイミングエラー調節が実際にエラーを修正するよう使用され得る際に、入力デジタルコードにスイッチングシーケンスをマッピングする使用に関連付けられる制限が回避され得る。一般に、それらに従って、上記タイミングエラー調節は、マッピングと比較すると、入力コードに寛容であり得る。
【００７３】
上記の記載を念頭において、さまざまな他の実施形態がさらに記載される。それらに従って、ＮＭＯＳトランジスタが以下の記載において使用されるが、ＰＭＯＳまたはＮＭＯＳおよびＰＭＯＳトランジスタの組合せが他の実施形態において使用されてもよいということが理解されるべきである。
【００７４】
図８は、例示的な差動ステアリングセル８００を示す回路図である。差動電流ステアリングセル８００は、図５のＣＳ−ＤＡＣ５１０における複数の電流ステアリングセル８００の１つであり得る。ＮＭＯＳトランジスタ８０１およびＮＭＯＳトランジスタ８０２は、共通ノード８０４にて共通して結合されるソースノードを有する。共通ノード８０４と接地２０５との間に結合される電流源８０５は、テイル電流を表し得る。電流源８０５は、１つのトランジスタであり得るが、電流源８０５はカスコードトランジスタとして実現される可能性が高い。出力カスコードトランジスタ（図示せず）は、既知のように、スイッチまたはトランジスタ８０１および８０２の上に位置し得る。差動電流ステアリングセルは、高性能変換器において共通であるが、本願明細書における記載は、差動および単端の電流ステアリングセルに適用可能である。
【００７５】
ＣＳ−ＤＡＣ５１０は、自身に対するデジタルコード入力を有し得、このようなデジタルコードの値に応答して、制御信号は、そのようなＣＳ−ＤＡＣ５１０の電流ステアリングセル８００においてスイッチ８０１および８０２のゲートに適用され得る。電流ステアリングセル８００について、スイッチ８０１および８０２のうちの１つは、そのブランチを通るよう電流をルーティングする間に、オンまたは閉じられ得、スイッチ８０１および８０２の別の一つまたは相補的な１つは、オフまたは開き得る。また、ＣＳ−ＤＡＣ５１０は、そのアーキテクチャに依存して、電流ステアリングセル８００のうちのいくつかから構成され得、このような電流ステアリングセル８００は２進加重であり得るか、サーモメータコード化され得るか、セグメントコード化され得る。差動アーキテクチャについては、出力は単端または差動の態様で取られ得る。以下の記載はスイッチのダイナミクスに対応するので、そのような記載はこれらのアーキテクチャのすべてに適用可能である。
【００７６】
ＮＭＯＳトランジスタ８０１および８０２のｐ型ボディ、バルクまたはウェル接続は、共通ノード８０３を通じて接地２０５に結合され得る。それらに従って、そのようなボディ領域は、トリプルウェル構造のＰ−ウェルを含むがこれに限定されないＰ−基板またはＰ−ウェルによって提供され得る。ＮＭＯＳデバイスの場合、ＮＭＯＳトランジスタ８０１および８０２の上の「バックゲート」または「バックボディ効果」は、トリプルウェル構造におけるそのＰ−ウェルをそのようなトランジスタのソースノードに結合することによって低減または最小限にされ得る。ＰＭＯＳ構成の場合、Ｎ−ウェルは同様に、ＰＭＯＳトランジスタのソースノードに結合されるか、または、関連付けられる電圧ドメインについてのロジックハイもしくはもっとも高い電位に結合され得る。それらに従って、ソースバルク電位Ｖ＿ＳＢは、ドレインソース電流およびトランジスタのスイッチングダイナミクスを制御するよう使用され得る。
【００７７】
一般に、「バックゲート」効果は、厄介なものと考えられる。たとえば、ＮＭＯＳトランジスタが積み重ねられる場合に、それらのソース電位は、それらのバルク領域に対して上昇される。このようなバルク領域は、上に詳述されるような接地電位にあり得る。ＮＭＯＳトランジスタについてのソースバルク電位の増加は、そのようなトランジスタにおけるチャンネルを反転させることをより困難にするとともに、そのようなスイッチをオンすることをより困難にする。これらのダイナミクスは、周知のシックマンホッジスの方程式（Shichmann Hodges equation）およびＶ＿ＳＢしきい値電圧依存方程式によって記載され、それぞれトランジスタ電流方程式（１）としきい値電圧方程式（２）である。
【００７８】
【数３】
2016516360.tif 000005
【００７９】
一般に、これらの方程式は、長いチャンネルプロセスにのみ有効であるが、上記の現象は、すべてのプロセスノードにて一般に観察可能である。上記の記載はＮＭＯＳデバイスについてであったが、同様の分析はＰＭＯＳデバイスに適用される。
【００８０】
バルクノードが基板から分離される場合、トリプルウェルにおけるＮＭＯＳデバイスの場合またはＰＭＯＳデバイスのためにｎ−ウェルを使用する場合にあろうように、バックゲートバイアスは独立して制御され得る。したがって、スイッチゲートでの固定されたドライバ構成について、スイッチングダイナミクスは、図５および図６を参照して以前に記載されるように、バックゲートを使用して独立して制御され得る。それらに従って、スイッチングダイナミクスは、そのスイングを変更することによりドライバを通じて制御され得る。
【００８１】
電流ステアリングセル同士間でのスイッチング遷移ダイナミクスの差は、時間において同じ瞬間にすべての関連付けられるスイッチを閉じるのとは対照的に、出力におけるグリッチおよび他の非均一性につながり得る。たとえば、スイッチＳ１は、まず最初および何らかのその後の持続時間にて閉じ得、関連付けられるスイッチＳ２が閉じ得る。当該持続時間の間に、出力における非理想性またはグリッチが存在し得る。スイッチングダイナミクスにおける変動および関連付けられるスイッチングの瞬間は、ランダム半導体プロセス変動および／またはスイッチングアレイの両端のＩ−Ｒ勾配のような恐らくシステム的誤差に起因し得る。以下に付加的に詳細に記載されるように、スイッチングダイナミクスは、スイッチングイベントにおける変動が低減または最小限にされ得るように変更され得る。
【００８２】
上述したように、２つ以上の電流ステアリングセル同士間のダイナミクスはこのようなセル間で同一の振幅を有することとする。したがって、前述の議論において、たとえば電流源同士の間のミスマッチによるデータ変換器出力への振幅エラーの寄与は存在しなかったことが暗に仮定された。この仮定は、たとえば米国特許番号第７，４６６，２５２Ｂ１号に記載されるようにそのような振幅エラーを較正する能力を考慮してなされた。
【００８３】
データ変換器は、高速高性能デバイスについて部分的にスペクトル試験を使用して特徴付けられ得る。上記の記載は概して、単端出力を有するＤＡＣに関したが、ＤＡＣは差動出力を有し得る。図９は、例示的なテストベンチ９００を示す回路／ブロック図である。ＣＳ−ＤＡＣ５１０の場合、デジタル正弦波誘導入力信号５０１およびクロック信号５０２が前述のように適用され得、生じる差動出力が、スペクトラムアナライザー９０２を使用して分析され得る。この例において、ＣＳ−ＤＡＣ５１０は、差動出力、すなわち出力信号９１１および９１２を提供するように構成される。出力信号９１１および９１２にそれぞれ関連付けられる出力線は、終端ネットワーク９０３に結合され得る。終端ネットワーク９０３は、電流を電圧に変換するとともに変圧器９０１にインピーダンス整合を提供しており、出力信号９１１および９１２に関連付けられるそれぞれの出力線に結合された終端抵抗型負荷９１３および９１４を含み得る。もちろん、別の構成において、２つより少ないまたは多い抵抗器が使用され得る。変圧器９０１は、出力信号９１１および９１２を受け取ってこのような差動アナログ信号を単端出力９１５に変換するよう結合され得、変圧器９０１の出力９１５は、スペクトラムアナライザー出力９１６を提供するよう、スペクトラムアナライザー９０２に入力として提供され得る。さらに、ボックス９１９を用いて一般に示されるように、終端ネットワーク９０３は、終端供給または接地のいずれかに結合され得る。
【００８４】
図１０は例示的な理想的な変換器スペクトル出力１０００を示す信号図であり、図１１は例示的な非理想の変換器スペクトル出力１１００を示す信号図である。図１０および図１１を同時に参照して、テストベンチ９００がさらに記載される。図１０および図１１の各々において、Ｘ軸は単位をヘルツとする周波数軸１００２であり、Ｙ軸は単位をデシベルとする振幅軸１００１である。
【００８５】
理想的な正弦波入力５０１によって励起される理想的なＤＡＣ５１０の場合、従来信号トーン１００５がスペクトラムアナライザー９０２の出力９１６において観察可能である。そのような信号トーン１００５は、周波数Ｆｏｕｔ１０１０にて第１のナイキストゾーン１００３に存在し得る。ＤＡＣ５１０における非理想性は、説明的に図１１に示されるように、出力スペクトルにおけるスパーにつながり得る。最も大きいスパー振幅に対する信号振幅の比は、スプリアスフリーダイナミックレンジ（spurious free dynamic range；「ＳＦＤＲ」）１１０１として規定され得、すなわち、周波数３Ｆｏｕｔ１０３０でのスパー１１０２の振幅に対する周波数Ｆｏｕｔ１０１０での信号トーン１００５の振幅の比として規定され得る。
【００８６】
単端の態様で動作する電流ステアリングセルの場合、支配的なスパーは、ＨＤ２と称される出力トーンの第２高調波にあり得る。差動出力電流ステアリングセルの場合、２次非線形性は相殺する傾向があり、支配的なスパーは、ＨＤ３と称される基本周波数の３倍にあり得る。信号変換器のサンプルレートに対する出力基本トーンの比に依存して、第２のナイキストゾーン１００４に存在するこれらのスパーの画像は帯域において折り重ね得る。それらに従って、好適に良好に設計されたＤＡＣの場合、変換器の性能に特有である、出力スペクトルにおけるフィンガープリント周波数が存在し得る。これらのフィンガープリント周波数は、変換器アーキテクチャ、クロックサンプルレートおよび出力トーンの周波数の知見により、演繹的に決定され得る。それらに従って、対象となり得る他の周波数は、２Ｆｏｕｔ１０２０、ＦＳ／２  １０４０およびＦＳ１０５０であり、クロックトーン１００６は周波数ＦＳ１０５０に存在する。
【００８７】
本願明細書において記載される分類のタイミングエラーは、出力頻度Ｆｏｕｔが増加されると、たとえばＳＦＤＲ１１０１のようなスペクトルのメトリックが、２０ｄＢ／デケード（decade）にてロールオフする指示周波数応答を有し得る。そのようなタイミングエラーは、数十から数百ＭＨｚの関連付けられる周波数を有する出力トーンについて顕在化し得る。この範囲の下では、振幅エラーが支配的であり得、この範囲の上では、出力インピーダンスが性能を限定し始め得る。また、変換器出力における振幅エラーは、米国特許第７，４６６，２５２Ｂ１号に記載されるように修正され得る。
【００８８】
図１２は、別の例示的な修正システム５００を示すブロック図である。修正システム５００は、以前に記載されるように、較正システム５２０と、たとえばＣＳ−ＤＡＣ５１０のような、較正システム５２０に結合される較正されるべきＤＡＣ５１０とを含むが、以下の違いが存在する。また、以前に記載されるようにかつ以下に付加的に詳細に記載されるように、ＣＳ−ＤＡＣ５１０のアナログ出力５０３における１つ以上のタイミングエラーは、アナログ出力５０３の周波数ドメインにおけるスプリアス成分を測定することによって特徴付けられ得る。その後、これらのエラーは、ＣＳ−ＤＡＣ５１０の内部のスイッチングイベントのタイミングを調節することにより修正され得る。
【００８９】
ＣＳ−ＤＡＣ５１０は、差動アナログ出力５０３をバンドパスフィルタ５１１に提供する。ＣＳ−ＤＡＣ５１０の上部出力ネット（upper output net）は終端抵抗型負荷９１３に結合され得、ＣＳ−ＤＡＣ５１０の下部出力ネット（lower output net）は終端抵抗型負荷９１４に結合され得る。フィルタ出力５０４は、増幅器５１２に提供される差動出力であり得る。増幅器５１２は、差動アンプ出力５０５をミキサー５１３に提供し得る。随意に、バンドパスフィルタ５１１および増幅器５１２は、単一の回路１２１０へ組み合わせられ得る。ミキサー出力５０８は、ローパスフィルタ５１５への入力として提供され得、ローパスフィルタ５１５のフィルタ出力５０９は、検出器５１６への入力として提供され得る。コントローラ５１７の出力ポート５１９のＴＣＡＬＤＡＣ６０２および／または６１２は、Ｍ個の較正またはタイミング調節信号５２２をＣＳ−ＤＡＣ５１０に提供するよう使用され得る。
【００９０】
各々がＭ個の制御信号５２２を提供し得る、コントローラ５１７における複数のＴＣＡＬＤＡＣ６０２および／または６１２の場合、ＸＣＳ−ＤＡＣ５１０のアレイについて各々、たとえばＸ＊Ｍの出力、すなわち、Ｍ個の制御信号５２２のＸ個のセットが存在し得る。前述のように、修正システム５００に関する他の詳細は、明瞭さの目的のために繰り返されない。
【００９１】
ＣＳ−ＤＡＣ５１０のスプリアス性能の特徴付けをより完全に理解するよう、図１７−１〜図１７−４の例示的な信号タイミング図が提供される。図１０〜図１２を同時に参照して、図１７−１〜図１７−４はさらに記載される。図１７−１〜図１７−４は、差動アナログ出力５０３、差動アンプ出力５０５、ミキサー出力５０８、およびローパスフィルタ出力５０９にそれぞれ対応する。
【００９２】
修正システム５００は、測定のために、対象のスプリアストーンをＤＣにダウンコンバートするようヘテロダインプロセスを使用する。この実施形態において、フィンガープリントスパー１１０２が基本周波数の第３高調波、すなわち３＊Ｆｏｕｔ１０３０、に関連付けられる差動ＣＳ−ＤＡＣ５１０である。単端のＣＳ−ＤＡＣ５１０の場合、このようなフィンガープリントスパー１１０２は、２＊Ｆｏｕｔ１０２０である基本周波数の第２高調波にあるが、差動出力の点において、以下の記載は同様に単端出力に該当する。他のスプリアストーンは、信号変換器の出力スペクトルに存在し得るが、上に詳述されたものは、最も大きいエネルギーを有する傾向があり、したがって以下にさらに詳細に記載されるように、測定においてより大きなダイナミックレンジを提供し得る。
【００９３】
ＣＳ−ＤＡＣ５１０は、そのような周波数にて主なまたは信号トーン１００５を有するよう、対象の周波数で、すなわち基本周波数Ｆｏｕｔ１０１０で動作され得る。それらに従って、いくつかはノイズフロア１６０１を上回りその他はノイズフロア１６０１を下回るタイミングエラーが明白であり得るスペクトル領域が存在しており、したがって、信号トーン１００５はそのような基本周波数Ｆｏｕｔ１０１０について合成され得る。
【００９４】
ＣＳ−ＤＡＣ５１０における非理想性により、３＊Ｆｏｕｔ１０３０でのスパーは、信号トーン１００５と共に作り出され得る。対象のトーン、すなわち概して３＊Ｆｏｕｔ１０３０でのスパー１１０２以外のこのような基本およびスプリアストーンを抑制するよう、差動アナログ出力５０３を受け取るよう結合されるバンドパスフィルタ（「ＢＰＦ」）５１１が使用され得る。ＢＰＦ５１１のＢＰＦエンベロープ１６０２を提供する通過帯域パラメータは、ミキサーローパスフィルタ（「ＬＰＦ」）の組合せの周波数選択性により相対的に緩和され得る。ＢＰＦ５１１の減衰パラメータは、ノイズフロア１６０１の限界よりも、基本および修正システム５００のスパーのより良好な抑制を提供し得る。随意に、修正システム５００の基本周波数に集中したノッチフィルタは、ＢＰＦ５１１と同じ効果を提供するために使用され得る。
【００９５】
ゲインステージ、すなわち増幅器５１２は、スパー１１０２の振幅が主なトーン１００５の振幅に対して減衰され得るので、ＢＰＦ５１１の後に使用され得る。常に、増幅器５１２は、図１７−２に一般に示されるように、ＢＰＦ５１１の通過帯域内において、ノイズ発生のうちのいくつかを増幅し得る。随意に、別の実施形態において、アクティブフィルタ１２１０が増幅器５１２およびＢＰＦ５１１の両方を包含するよう使用され得る。
【００９６】
次いで、そのような増幅されたスパー１１０２は、ミキサー５１３に適用され得る。ローカル発振器５１４の周波数は、スパー周波数すなわちこの例における３＊Ｆｏｕｔ１０３０が演繹的に既知であり得るので、この周波数に具体的にセットされ得る。ミキサー５１３は、ヘテロダインのためにスパー１１０２およびローカル発振器５１４の和周波数および／または差周波数のトーンを作り出し得る。
【００９７】
したがって、ミキサー出力５０８の周波数は、０Ｈｚ近くであり得、すなわちＤＣ１６００および６＊Ｆｏｕｔ１６６０であり得る。言いかえれば、差によって、スパー１１０２がＤＣ１６００にダウンコンバートされ得、和によって、スパー１１０２が６＊Ｆｏｕｔ１６６０にアップコンバートされ得る。随意に、上位ＬＰＦ５１５は各和成分を取り除くために使用され得る。上位ＬＰＦ５１５は、そのようなフィルタリング動作の低いカットオフ周波数を生成するよう使用され得る。そのような低いカットオフ周波数は、ＢＰＦ５１１の通過帯域内で増幅されてその後にダウンコンバートされたノイズ成分を減衰するよう機能する。それらに従って、同等の通過帯域を有する高ＱのＢＰＦ５１１よりも、ハイポールＬＰＦ５１５を作製するほうが容易であり得るが、いずれの実施形態も使用され得る。
【００９８】
ＬＰＦ５１５のフィルタ出力５０９での生じる信号対雑音比は、小さなフィルタリングされないノイズ帯域幅に対する強いスパー振幅の比により、かなり高くなり得る。それらに従って、安定させるべきＬＰＦ５１５の出力の場合、少なくとも６つのＬＰＦフィルタ時定数とほぼ同等である待機持続時間が使用され得る。この持続時間は、較正手順が更新され得るレートを効果的に設定するために使用され得る。
【００９９】
ＬＰＦ５１５のフィルタ出力５０９またはＬＰＦ５１５の代わりに使用される以下に付加的に詳細に記載されるような能動積分器は本質的に、システムゲインを考慮に入れた状態で、オリジナルのスパー１１０２の振幅に関係付けられるＢＰＦエンベロープ１６０２の正の周波数部分１６０４であり得る。それらに従って、ＬＰＦ５１５のフィルタ出力５０９より良好な信号対雑音性能を有する低速アナログ−デジタル変換器（「ＡＤＣ」）は、コントローラ５１７に提供されるサンプリングされた振幅のデジタル表現を供給するよう使用され得る。言いかえれば、修正システム５００およびフィルタ出力５０９は、検出器出力５２１を提供するよう検出器５１６に提供され、検出器出力５２１は、幅Ｄのデジタル信号であり得る。随意に、コントローラ５１７のアルゴリズム状態マシン５２３は、効果的にアナログ制御ループを提供し得る。実施形態において、システムレベル最適化が、ＬＰＦ５１５における積分時間についてのＢＰＦ５１１の通過帯域パラメータをターゲットとされた信号対雑音比にトレードすることにより、実行され得る。
【０１００】
ＢＰＦ５１１は、基本周波数１０１０が高調波的にスパー１１０２のような対象のスパーに関係付けられ得るので、基本周波数１０１０での主なトーン１００５を取り除くようにミキサー５１３の上流に存在し得る。随意に、非高調波的に関係付けられる対象のスパーは、基本周波数を拒絶するＢＰＦで認められ得る。そのような基本周波数が取り除かれなかった場合、たとえばスパー１１０２のようなスパーに対する主なトーン１００５の振幅は、増幅器５１２を飽和させ得る。増幅器５１２が、そのような比によって飽和させられない場合、たとえばこのようなスパー１１０２は主なトーン１００５に匹敵するレベルに増幅され得、したがって、ミキサー出力５０８は、そのようなスパーに関係付けられる所望の成分に加えて、そのような基本周波数からのＤＣ寄与を含み得る。
【０１０１】
検出器出力５２１は、スパー１１０２の振幅に相関し得る。スパー１１０２の振幅によって特徴付けられるタイミングエラーは、以前に記載されるように、バックゲートバイアスおよび／またはドライバスイングの調節によって向上され得る。それらに従って、ＴＣＡＬＤＡＣ６１２および／または６０２は、コントローラ５１７の一部として提供され得る。このようなＴＣＡＬＤＡＣは、以前に記載されるように、タイミングの瞬間の所望の変化を作用するために、分解能パラメータと期待される動作範囲とを有し得る。
【０１０２】
繰り返すと、電流ステアリングセル同士の間のタイミングの不一致は、ピコ秒のオーダであり得る。バックゲートバイアシングは、実施形態に依存して変動し得るタイミング感度を有し得るが、それは、明瞭さの目的のために、約２５ｐｓ／Ｖであると仮定され得る。それらに従って、５ビット以上を有するとともに約０．５Ｖのフルスケールの出力電圧を有する簡素な分解能ＤＡＣは、ＴＣＡＬＤＡＣ６１２に適用されると、コードインクリメント当たり約０．５ｐｓより良好なタイミング変更に影響することが可能であり得る。修正精度は、より高い解像度変換器および／またはより制限されたフルスケールの範囲について増加され得る。ＴＣＡＬＤＡＣ６０２を介するスイング調節は、約５０ｐｓ／Ｖの感度を達成し得る。簡素な分解能変換器の場合、バックゲートバイアシングへの同等のタイミング変更が得られ得る。主なテイル電流デバイスと平行に電流シンクをドライブする電圧出力を有するＴＣＡＬＤＡＣ６０２が使用され得る。随意に、電流シンク構成におけるＴＣＡＬＤＡＣ６０２が使用され得る。上記の値は単に例示的であり、これらおよび／または他の値が、用途ごとに変動し得るように使用され得る。
【０１０３】
前述のように、コントローラ５１７においてインスタンス化され得るアルゴリズムが使用され得、このようなアルゴリズムは、より容易にＦＰＧＡにおける実現例に役立ち得る。以下に付加的に詳細に記載されるように、アルゴリズム実現可能性が実行時間の点から記載される。
【０１０４】
力ずくのアプローチ（brute force approach）は、推定目的のための最も悲観的または最も保守的なアプローチであり得、したがって、テスト時間は、あまり保守的でないアプローチの場合に短くされ得るということが認識されるべきである。さらに、ＴビットＴＣＡＬＤＡＣについて、２＾Ｔの可能なコードによる力ずくの反復は、このようなコードの小さなセットのみが重要であり得るので、非常に非最適であり得る。したがって、別のサーチアプローチは、二分探索またはバイナリーサーチであろう。さらに、力ずくのテストアプローチは、タイミング較正から著しく利益を取得し得る、電流ステアリングセルの量を減らすアーキテクチャ上の考慮を利用しないということが認識されるべきである。たとえば、１２ｂの２進加重アーキテクチャにおいて、６つの最上位ビットのみがスペクトルの性能を支配し得、したがって、タイミング較正から著しく利益を取得し得る。これらのビットのみについてタイミングを修正することは劇的なパフォーマンス向上を有し得、約３つ以上の桁だけ何百ミリセカンドまでテスト時間を低減し得る。最急降下または遺伝的アルゴリズムのようなよりインテリジェントなアルゴリズムの使用により、テスト時間がさらに低減され得る。非常に多くのスイッチを有するセグメント化されたＣＳ−ＤＡＣまたは単項ＤＡＣのような他のアーキテクチャの場合、そのようなスイッチは、互いに近接近した単項セルとしてグループで較正され得る一方、小さなランダムなタイミング差異を被るのみである。空間的に遠く離れたスイッチは、システム的な影響を被り得るので、空間的に隣接したスイッチ同士をグループ化することで、較正効率を産出し得る。実現例に依存して、同等のＦｏｕｔトーンは異なる切替シーケンスのために生成され得る。同じＦｏｕｔだが異なるスイッチングシーケンスについての結果の差動解析は、どのスイッチが修正システム５００のエラー処理において支配的であるか識別することを助け得る。それらに従って、ＣＳ−ＤＡＣ５１０は、エラー条件を支配する１つ以上のスイッチをカットアウトすることが可能になるように、冗長なスイッチを有するように構成され得る。全体的に、一般に、アーキテクチャの知見および実現されたアーキテクチャが、全体の性能に対してあまり影響なく劇的にテスト時間を低減するために使用され得る。計算されたテスト時間は、性能パッケージテストまたはknown-good die（「ＫＧＤ」）アプローチについて妥当であり得る。
【０１０５】
繰り返すと、ＤＡＣの性能は、１つ以上のスイッチングイベントに関連付けられるタイミングエラーを較正することにより向上される。上記の記載は、ＦＰＧＡ、ＡＳＩＣ、または、プリント回路板（「ＰＣＢ」）上の離散的な部分として実現される他のコンポーネントを有する離散ＤＡＣについてあったが、デジタル信号プロセッサ、ＦＰＧＡもしくはマイクロコントローラ、または、フィルタ５１５までおよびフィルタ５１５を含むデータ変換器および信号処理の回路網によって提供されるコントローラ５１７は、インタポーザダイ構成を有するまたは有さない積み重ねられたダイの一部としての別個のダイとしてアナログファブリック上で実現され得る。検出器は、制御アルゴリズムが動作するＦＰＧＡデジタルファブリック上で実現されるＸＡＤＣであり得る。アナログファブリック上で、ＴＣＡＬＤＡＣが実現され得る。本願明細書に記載されるようなアナログ処理ブロックは回路環境に依存し得る。たとえば、ミキサーは、ＩＣアナログファブリックダイ実現例のためのギルバートセルミキサーとして実現され得るか、または、ＰＣＢの上の受動ダイオードリングミキサーとして実現され得る。
【０１０６】
さらに、修正システム５００は、オンチップビルトインセルフテスト（「ＢＩＳＴ」）回路として実現され得、そのようなリソースは、専用であるかまたは較正の後、利用可能なリソースのプールに戻され得る。それらに従って、１つ以上のＤＡＣ５１０のスイッチングの瞬間を制御するための較正の結果を格納するよう、１つ以上のＤＡＣ５１０に結合されるレジスタまたは他のストレージデバイスが使用され得る。それらに従って、ＦＰＧＡ１００のプログラマブルリソースまたは他のプログラマブルリソースは、ＤＡＣ５１０を制御するためのＴＣＡＬＤＡＣを制御するよう使用され得る。
【０１０７】
ローカル発振器５１４は、たとえば以下に記載されるように、ＤＡＣとして実現され得る。限定ではなく例示による明瞭さの目的のために、ＣＳ−ＤＡＣ５１０の２つのアレイがＤＡＣダイ上に設けられるとする。さらに、限定ではなく例示による明瞭さの目的のために、各アレイ内に、すべてが同じサンプルグローバルサンプリングクロックを共有する複数のＩ−ＱＤＡＣ対が存在するとする。Ｉ−Ｑ対における１つのＤＡＣ５１０は、３＊Ｆｏｕｔローカル発振器信号を合成するよう使用され得る一方、このような対における他のＤＡＣ５１０がタイミング修正を経る。ローカル発振器５１４に使用されるＤＡＣ５１０の高調波はしたがって、タイミング較正を経るＤＡＣの９＊Ｆｏｕｔにて効果的にあり得、ミキサー５１３の帯域幅内に存在する可能性が低い。このアプローチの利点は、そのようなアレイ内の対のＩ−ＱＤＡＣ５１０は、同じサンプリングクロックを使用するので、本質的に互いに位相ロックされ得ることである。
【０１０８】
ローカル発振器５１４としてＤＡＣ５１０を使用することはシリコン面積を節約し得、複数のＤＡＣ５１０を並列に較正することを促進し得る。ローカル発振器５１４としてＤＡＣ５１０を使用することは、生成されるべき任意のトーン周波数を用いて、変換器の動作範囲内での任意の所望の周波数でのテストを可能にすることを促進し得る。たとえば、テスト中のＤＡＣ５１０は、最も大きいスプリアストーンについてスキャンされるその出力スペクトルを有し得るとともに、このトーンがフィンガープリント位置にて発見されなければ、たとえば規格遵守不良に関する推論が引き出され得る。随意に、本願明細書において記載される技術は、最も大きいスパーに適用されてその振幅を最小限にし得る。任意の構成について、ＤＡＣ発振器５１４の周波数選択性は、テスト下においてＤＡＣ５１０の出力スペクトルを掃引してこのような較正前および較正後出力を特徴付けるよう、検出スキームと組み合わせられ得る。これは、スプリアストーンに関連付けられる周波数にて単に修正するのではなく、ＤＡＣ５１０出力スペクトルの全体にわたって較正によってエラー修正されたことを保証するために使用され得る。掃引された出力スペクトルを有する実施形態について、ＢＰＦ５１１は、調節可能であるか、または随意に、たとえばそれぞれのミキサー５１３を含むカスケード接続された２つ以上のミキサーステージを使用するスーパーヘテロダインであり得、中帯域周波数成分およびベースバンドのダウンコンバートされた周波数成分を作り出すためのスーパーヘテロダインモードを提供するよう使用され得る。そのような掃引された出力スペクトル実施形態は、標準通信理論および本願明細書における先行する記載から直接的に従っているので、明瞭さの目的のために、任意のより多くの詳細において記載されない。
【０１０９】
図１３は、さらに別の例示的な修正システム５００を示すブロック図である。修正システム５００は、以前に記載されるように、較正システム５２０と、たとえば、較正されるべき較正システム５２０に結合されるＣＳ−ＤＡＣ５１０のようなＤＡＣ５１０とを含むが、以下の違いが存在する。また、以前に記載されるとともに以下に付加的に詳細に記載されるように、ＣＳ−ＤＡＣ５１０のアナログ出力５０３における１つ以上のタイミングエラーは、アナログ出力５０３の周波数ドメインにおいてスプリアス成分を測定することにより特徴付けられ得る。次いで、これらのエラーは、ＣＳ−ＤＡＣ５１０内部のスイッチングイベントのタイミングを調節することにより修正され得る。
【０１１０】
図１３の修正システム５００において、増幅器出力５０５は、上部ミキサー５１３−１および下部ミキサー５１３−２に提供される。ローカル発振器５１４の発振器出力５０６−１はミキサー５１３−１に提供され、ローカル発振器５１４の発振器出力５０６−２はミキサー５１３−２への入力として提供される。発振器出力５０６は、互いに対して９０度位相シフトされ得る。限定ではなく例示による明瞭さの目的のために、発振器出力５０６−１は、９０度位相シフトされ、発振器出力５０６−２は位相シフトされていない、すなわち、それぞれ９０度および０度の信号であるとする。それらに従って、ローカル発振器５１４は、２つのローカル発振器であり得る。たとえば、１つの発振器ＤＡＣ５１４への入力は、所望の位相シフトに対応する多くのクロックまたは発振器サイクルによって、他の発振器ＤＡＣ５１４に対して遅延され得る。
【０１１１】
本願明細書において前述のように効果的にヘテロダインすることは、図１３の修正システム５００のロックイン構成を作り出すことまで延在され得る。２つの発振器５１４を使用することによってまたは互いに対して９０度位相シフトされる２つの出力を有する単一の発振器５１４を使用することによって、スパーの振幅および位相は、関連付けられるローカル発振器５１４出力に関して測定または検出され得る。
【０１１２】
したがって、ミキサー５１３−１のミキサー出力５０８−１は、Ｑ検出器５１６−１への入力についてフィルタ出力５０９−１を得るよう、フィルタ５１５−１への入力として提供される。ミキサー５１３−２のミキサー出力５０８−２は、Ｉ検出器５１６−２への入力についてフィルタ出力５０９−２を得るよう、フィルタ５１５−２への入力として提供される。
【０１１３】
図１３の修正システム５００によって産出された振幅情報は、図５の修正システム５００に同等であり得る。しかしながら、図１３の修正システム５００によって産出された位相情報は、付加的な洞察を提供し得る。それらに従って、Ｑ検出器５１６−１のＱ検出器出力５２１−１およびＩ−検出器５１６−２のＩ−検出器出力５２１−２は、それぞれＱ検出器入力およびＩ検出器入力として、それぞれの入力ポート５１８−１および５１８−２へ提供され得る。限定ではなく明瞭さの目的のために、このような入力の各々の幅はＤビットであり、Ｄは正の整数であるとする。コントローラ５１７は、前述と同じ振幅情報であるが異なる位相情報を提供するためのＩおよびＱ入力に応答して、２つのＴＣＡＬＤＡＣトリムコードを処理するように構成され得る。ＴＣＡＬＤＡＣトリムコードの関数としての位相の変化は、ＴＣＡＬＤＡＣトリムコードのうちサーチの方向を示すために利用され得る。
【０１１４】
図１４−１〜図１４−４は、さまざまな例示的な信号またはトーンを示すそれぞれの信号図である。図１４−１は、理想的な正弦波トーン１４０１と、振幅エラーを有する正弦波トーン１４０２とを含んでおり、正弦波トーン１４０１および１４０２は互いに同相である。図１４−１についてのエラー信号１４０５が、図１４−３に示される。したがって、振幅エラーは、理想的な正弦波トーン１４０１と同相であるエラー信号１４０５を生成し得る。図１４−２は、理想的な正弦波トーン１４０１と、タイミングエラーを有する正弦波トーン１４０３とを含んでおり、正弦波トーン１４０３は、サイクルにわたってさまざまなポイントにて理想的な正弦波トーン１４０１に対してわずかに違相しているに過ぎず、とりわけゼロ交差である。図１４−２についてのエラー信号１４０６が図１４−４に示される。したがって、タイミングエラーは、理想的な正弦波トーン１４０１に対して９０度位相がシフトされるエラー信号１４０６を生成し得る。図１４−１および図１４−４から、原則において、ロックイン実施形態によって提供される付加的な位相情報を使用してタイミングおよび振幅エラーが切り離され得るということが理解されるべきである。識別された振幅エラーについて、コントローラ５１７のような制御ブロックおよび較正システム５２０のような制御システムは、米国特許第７，４６６，２５２Ｂ１号でのようにスケーリングされた電流修正を包含するよう構成され得る。
【０１１５】
上述したように、コードのサイクルにわたって作り出されるスパーの位相の関係が決定され得る。実施形態におけるこの決定は、変調されているＤＡＣの分離されたスイッチの結果ではない。それらに従って、情報は、電流ステアリングセルレベルでエラーを修正するあまりターゲットとされなかった測定システムとは対照的に、システムレベル（ＤＡＣレベル）にてエラーを積極的に修正するよう使用され得る。
【０１１６】
図１５は、さらに別の例示的な修正システム５００を示すブロック図である。修正システム５００は、サブサンプリングループバックの実施形態である。ループバックは完全に、たとえば同じダイ内または同じマルチダイパッケージ内といった、内部ループバックであり得る。たとえば、ループバックは、同じＳＳＩＴパッケージにおいて、１つのダイ上のＤＡＣおよび別のダイ上のアナログ−デジタル変換器（「ＡＤＣ」）のためのものであり得る。修正システム５００は、前述のように、較正システム５２０と、たとえばＣＳ−ＤＡＣ５１０のような、較正システム５２０に結合される較正されるべきＤＡＣ５１０とを含むが、以下の違いが存在する。また、以前に記載されるとともに以下に付加的に詳細に記載されるように、ＣＳ−ＤＡＣ５１０のアナログ出力５０３における１つ以上のタイミングエラーは、アナログ出力５０３の周波数ドメインにおいてスプリアス成分を測定することにより特徴付けられ得る。次いで、これらのエラーは、ＣＳ−ＤＡＣ５１０内部のスイッチングイベントのタイミングを調節することにより修正され得る。
【０１１７】
図１５の修正システム５００において、ミキサー５１３、ローカル発振器５１４、フィルタ５１５および検出器５１６はすべて、周波数Ｆａｄｃにてクロック信号１５０２を受け取るよう結合されるアナログ−デジタル変換器（「ＡＤＣ」）１５０１と置換される。ＡＤＣ１５０１は、ＤＡＣ５１０とは別個のダイ上に存在し得る。増幅器５１２の差動出力５０５は、ＡＤＣ１５０１への入力として提供される。ＡＤＣ１５０１は、コントローラ５１７のＡＤＣ入力ポート５１８へＡＤＣデジタル出力５２１を提供する。
【０１１８】
ＡＤＣ１５０１は、クロック信号１５０２に応答して、サブサンプリングのために動作され得る。直接的に増幅器出力５０５をサンプリングする高速ＡＤＣ１５０１は、別の実施形態において使用され得るが、このようなシステムは、サブサンプリングの実施形態と同じ分解能を達成しない場合がある。サブサンプリングモードで動作するＡＤＣ１５０１は、ＡＤＣ１５０１のサンプルレートＦａｄｃで入力信号を効果的にビート（beat）する。このようなビーティングは、スプリアストーンの帯域幅がＡＤＣ１５０１の帯域幅より小さい場合に、ＡＤＣ１５０１の変換帯域幅以内に効果的に存在する生じる信号を生成し得る。ＡＤＣサンプルレートは、コヒーレントサンプリング基準に従って、スプリアス信号に対して選択され得る。
【０１１９】
ＤＡＣ５１０のアレイに戻って、ＡＤＣ１５０１のアレイはそのようなダイ上に存在し得る。それらに従って、単一のＤＡＣ５１０およびＡＤＣ１５０１の組合せのループバック構成を使用して、他のすべてのＤＡＣ５１０が測定され、かつ、残りの対応するＡＤＣ１５０１を使用して同時に較正される。
【０１２０】
上記の記載を念頭において、高性能ＤＡＣが、時間インターリーブされたＤＡＣ５１０のアレイから構築され得る。上記の記載を使用して、このような高性能ＤＡＣ内のＤＡＣ５１０は、全体としてこのようなアレイにおいて残存するＤＡＣ５１０を修正するよう進行する前に、そのタイミングエラーのいずれかを修正し得る。個々のＤＡＣ５１０が、孤立して正弦波トーンを合成し、それについて修正されるよう使用され得る場合、時間インターリーブされたＤＡＣ５１０のアレイが一斉に動作し得、ＤＡＣ５１０同士の間のタイミングエラーが低減または最適化され得るトーンが作り出される。言いかえれば、そのようなアレイにおけるＤＡＣ５１０同士の間のタイミングエラーの測定および修正が、時間インターリーブベースで進み得る。
【０１２１】
図１６は、上記の記載に従った較正フロー１６００を示すフロー図である。図５〜図１６を同時に参照して、較正フロー１６００がさらに記載される。
【０１２２】
較正フロー１６００は、信号変換器の較正に一般に関する。１６０１では、アナログ出力信号５０３がＤＡＣ５１０から提供される。前述のように、たとえばスパーといったスプリアススペクトル性能パラメータが、ＤＡＣ５１０のそのようなアナログ出力信号５０３において１６０２にて検出される。そのような検出は、以前に記載されるように、アナログ出力信号５０３を処理した後であり得る。また、このようなスプリアススペクトル性能パラメータは、ＤＡＣ５１０に関連付けられるタイミングエラーに影響を受けやすい。１６０３では、検出されたこのようなスプリアススペクトル性能パラメータに応答して、調節信号５２２が提供される。調節信号５２２は、ＤＡＣ６０２および／または６１２のような少なくとも１つの他のＤＡＣからＤＡＣ５１０に提供されて、ＤＡＣ５１０を較正するようＤＡＣ５１０のタイミングエラーを修正する。１６０４では、ＤＡＣ５１０は調節信号５２２を使用して較正される。
【０１２３】
上記は例示的な実施形態を記載しているが、１つ以上の局面に従う他の実施形態およびさらなる実施形態が、その範囲から逸脱することがなければ考案され得、当該範囲は添付の請求の範囲およびその等価物によって決定される。ステップをリストする請求項は、ステップの如何なる順序も暗示しない。商標はそれぞれの所有者の所有物である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４−１】
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【図１４−２】
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【図１４−３】
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【図１４−４】
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【図１５】
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【図１６】
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【図１７−１】
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【図１７−２】
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【図１７−３】
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【図１７−４】
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【手続補正書】
【提出日】平成27年1月8日(2015.1.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
第１のデジタル−アナログ変換器（以下、デジタル−アナログ変換器をＤＡＣと称する）と、
前記第１のＤＡＣの出力を処理するよう前記第１のＤＡＣの出力ポートに結合される較正システムとを含み、
前記較正システムは前記第１のＤＡＣにおけるスイッチに結合される第２のＤＡＣを含み、
前記較正システムは、スプリアススペクトル成分を示すスプリアススペクトル性能パラメータを決定するために前記第１のＤＡＣの前記出力の出力スペクトルを測定するとともに、前記スプリアススペクトル性能パラメータに応答して調節信号を提供するように構成され、
前記スプリアススペクトル性能パラメータは前記第１のＤＡＣに関連付けられるタイミングエラーに影響を受けやすく、
前記較正システムの前記第２のＤＡＣは、前記第１のＤＡＣにおける前記スイッチに前記調節信号を提供して前記第１のＤＡＣの前記タイミングエラーを修正するよう結合される、装置。
【請求項２】
前記第１のＤＡＣは、電流ステアリングＤＡＣである、請求項１に記載の装置。
【請求項３】
前記較正システムは、前記第１のＤＡＣの前記出力とローカル発振器の発振器出力とをヘテロダイニングすることにより検出信号を生成するように構成されるミキサーを含み、前記較正システムは、前記検出信号に応答して前記調節信号を生成するように構成される、請求項１または請求項２に記載の装置。
【請求項４】
前記第１のＤＡＣの前記出力は、差動または単端である、請求項１〜３のいずれか１項に記載の装置。
【請求項５】
前記較正システムは、前記スプリアススペクトル性能パラメータの振幅および位相に応答して前記調節信号を提供するよう第１の検出器出力および第２の検出器出力を生成するように構成される、請求項１〜４のいずれか１項に記載の装置。
【請求項６】
前記較正システムは、前記スプリアススペクトル性能パラメータの振幅に応答して前記調節信号を提供するよう、第１の検出器出力および第２の検出器出力を生成するように構成される、請求項１〜５のいずれか１項に記載の装置。
【請求項７】
前記較正システムは、前記スプリアススペクトル性能パラメータの振幅に応答して前記調節信号を提供するために、デジタル信号を生成するよう、前記第１のＤＡＣの前記出力のフィルタリングおよび増幅されたバージョンを受け取るように結合されるアナログ−デジタル変換器（以下、アナログ−デジタル変換器をＡＤＣと称する）を含む、請求項１〜６のいずれか１項に記載の装置。
【請求項８】
前記ＡＤＣは第１のダイ上にあり、
前記第１のＤＡＣは、同じパッケージにおいて前記第１のダイに結合される第２のダイ上にある、請求項７に記載の装置。
【請求項９】
前記較正システムはローカル発振器を含む、請求項１〜８のいずれか１項に記載の装置。
【請求項１０】
前記ローカル発振器は第３のＤＡＣを含む、請求項９に記載の装置。
【請求項１１】
前記第１のＤＡＣはＤＡＣのアレイのＤＡＣである、請求項１〜１０のいずれか１項に記載の装置。
【請求項１２】
方法であって、
第１のデジタル−アナログ変換器（以下、デジタル−アナログ変換器をＤＡＣと称する）から出力信号を提供することと、
前記第１のＤＡＣの前記出力信号の出力スペクトルにおけるスプリアススペクトル成分を示すスプリアススペクトル性能パラメータに応答して調節信号を提供することとを含み、
前記スプリアススペクトル性能パラメータは、前記第１のＤＡＣに関連付けられるタイミングエラーに影響を受けやすく、
前記調節信号は、前記第１のＤＡＣの前記タイミングエラーを修正するために前記第１のＤＡＣにおけるスイッチに提供され、前記方法は、
前記調節信号を使用して前記第１のＤＡＣを較正することを含む、方法。
【請求項１３】
前記スプリアススペクトル性能パラメータの検出は、ヘテロダイニングを含む、請求項１２に記載の方法。
【請求項１４】
前記スプリアススペクトル性能パラメータの検出は、アナログ−デジタル変換を含む、請求項１２に記載の方法。
【国際調査報告】
2016516360.tif 000029
2016516360.tif 000030