(57)【要約】  装置の実施形態が開示される。装置のこの実施形態の場合、インターポーザ（２０３）は第１のビア（２１１）を有する。第１のインターコネクト（２０５）および第２のインターコネクト（２０６）は、インターポーザ（２０３）の対向する表面にそれぞれ結合される。第１のインターコネクト（２０５）の第１の部分および第１のインターコネクト（２０５）の第２の部分は互いに間隔を置いて配置され、それらの間に分離領域（２２０）を規定する。基板（２０４）は第２のビア（２１２）を有する。第３のインターコネクト（２０７）および第２のインターコネクト（２０６）は、パッケージ基板（２０４）の対向する表面上にそれぞれ結合される。第１のビア（２１１）の第１の部分および第２のビア（２１２）の第１の部分は両方とも分離領域（２２０）に存在し、第２のインターコネクト（２０６）の第１の部分により互いに結合される。
2016500198.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
複数の第１のビアを有するインターポーザと、
前記インターポーザの対向する表面上にそれぞれ結合される複数の第１のインターコネクトおよび複数の第２のインターコネクトとを含み、
前記複数の第１のインターコネクトの第１の部分および前記複数の第１のインターコネクトの第２の部分は互いに間隔を置いて配置され、それらの間に分離領域を規定しており、前記装置はさらに、
複数の第２のビアを有する基板と、
前記基板の対向する表面上にそれぞれ結合される複数の第３のインターコネクトおよび前記複数の第２のインターコネクトとを含み、
前記複数の第１のビアの第１の部分および前記複数の第２のビアの第１の部分は両方とも前記分離領域に存在し、前記複数の第２のインターコネクトの第１の部分により互いに結合される、装置。
【請求項２】
前記複数の第１のインターコネクトの前記第１の部分により前記インターポーザに結合される第１の集積回路ダイと、
前記複数の第１のインターコネクトの前記第２の部分により前記インターポーザに結合される第２の集積回路ダイとをさらに含む、請求項１に記載の装置。
【請求項３】
前記第１の集積回路ダイは、前記複数の第１のインターコネクトの前記第１の部分により前記インターポーザに結合されるアナログ回路を含み、
前記第２の集積回路ダイは、前記複数の第１のインターコネクトの前記第２の部分により前記インターポーザに結合されるデジタル回路を含む、請求項２に記載の装置。
【請求項４】
前記複数の第１のビアの前記第１の部分が、前記複数の第２のインターコネクトの前記第１の部分と、前記複数の第２のビアの前記第１の部分と、前記複数の第３のインターコネクトの第１の部分とを通じて接地に結合される、請求項１〜３のいずれか１項に記載の装置。
【請求項５】
前記複数の第１のビアの各々の第２の部分と、前記複数の第２のインターコネクトと、前記複数の第２のビアと、前記複数の第３のインターコネクトとは、前記分離領域の外側に位置する、請求項１〜４のいずれか１項に記載の装置。
【請求項６】
前記第１の部分の前記複数の第１のビアの各々は、前記インターポーザの前記対向する表面の各々に延在する、請求項１〜５のいずれか１項に記載の装置。
【請求項７】
前記第１の部分の前記複数の第２のビアの各々は、前記基板の前記対向する表面の各々に延在する、請求項１〜６のいずれか１項に記載の装置。
【請求項８】
装置であって、
回路プラットホームを含み、前記回路プラットホームは、
複数のビアと、
前記複数のビアに接続されない少なくとも１つの第１の導体と、
前記ビアに接続されない少なくとも１つの第２の導体とを含み、
前記複数のビアは、ノイズ減衰壁を提供するために互いに間隔を置いて配置されており、
前記複数のビアは、前記少なくとも１つの第２の導体と前記少なくとも１つの第１の導体との間にノイズバリアを提供するよう前記少なくとも１つの第２の導体を囲み、
前記少なくとも１つの第１の導体は前記ノイズ減衰壁の外側に位置する、装置。
【請求項９】
前記少なくとも１つの第１の導体は少なくとも１つの第１の信号を導くためのものであり、
前記少なくとも１つの第２の導体は少なくとも１つの第２の信号を導くためのものであり、
前記少なくとも１つの第１の信号は、前記少なくとも１つの第２の信号に対する加害信号である、請求項８に記載の装置。
【請求項１０】
前記回路プラットホームはインターポーザまたはパッケージ基板である、請求項８または９に記載の装置。
【請求項１１】
前記ノイズ減衰壁は、少なくとも１つの二重壁を含み、
前記少なくとも１つの二重壁の少なくとも１つの外壁を提供するよう前記複数のビアの第１の部分が使用され、
リング状の内壁を提供するよう前記複数のビアの第２の部分が使用され、
前記複数のビアの前記第１の部分は、前記ノイズ減衰壁の、前記少なくとも１つの外壁と同じ側に配置される前記複数のビアの前記第２の部分のサブセットに対して介在される、請求項８〜１０のいずれか１項に記載の装置。
【請求項１２】
前記複数のビアの第１の部分は、１つ以上の接地に結合するためのものであり、
前記複数のビアの第２の部分は、１つ以上の電源電圧に結合するためのものである、請求項８〜１１のいずれか１項に記載の装置。
【請求項１３】
前記ノイズ減衰壁は、同じパッケージ内においてダイ間通信のために路を提供するよう前記ノイズバリアを提供する、請求項８〜１２のいずれか１項に記載の装置。
【請求項１４】
装置であって、
複数の基板貫通ビア、複数のトランジスタおよび少なくとも１つの導電層を有するダイを含み、
前記少なくとも１つの導電層は、前記複数の基板貫通ビアを互いに相互接続し、
前記複数の基板貫通ビアは、ノイズ減衰壁を提供するために互いに間隔を置いて配置されており、前記装置はさらに、
前記ノイズ減衰壁の第１の側に位置し、前記ノイズ減衰壁には相互接続されない第１の導体と、
前記ノイズ減衰壁の第２の側に位置し、前記ノイズ減衰壁には相互接続されない第２の導体とを含み、
前記第１の導体は第１の信号を導くためのものであり、
前記第２の導体は第２の信号を導くためのものであり、
前記第１の信号は、前記第２の信号壁に対するノイズ加害者であり、
前記ノイズ減衰壁は、前記第１の導体と前記第２の導体との間に位置し、前記第１の信号によって引き起こされるノイズが前記第２の信号に対して引き起こされるのを低減する、装置。
【請求項１５】
前記複数の基板貫通ビアは、前記第２の導体と前記第１の導体との間にノイズバリアを提供するよう前記第２の導体を囲む、請求項１４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
実施形態は集積回路デバイス（「ＩＣ」）に関する。より特定的には、実施形態はノイズ減衰壁を有するＩＣパッケージに関する。
【背景技術】
【０００２】
背景
集積回路は、時とともに「密度が高く」なった、すなわち、所与のサイズのＩＣにおいて実現されるロジック機構がより多くなった。さらに、複数の集積回路ダイが同じＩＣパッケージにおいて実現され得る。単一のＩＣからまたは複数ダイのＩＣパッケージからに関わらず、１つの信号が別の信号に対して干渉またはノイズを引き起こす可能性、すなわち、クロストークを引き起こす可能性がさらに高くなる。従って、クロストークが低減したＩＣパッケージを提供することが望ましい。
【発明の概要】
【課題を解決するための手段】
【０００３】
概要
１つ以上の実施形態は一般に、ノイズ減衰壁を有するＩＣパッケージに関する。
【０００４】
実施形態は一般に装置に関する。このような実施形態において、インターポーザは第１のビアを有する。第１のインターコネクトおよび第２のインターコネクトは、インターポーザの対向する表面にそれぞれ結合される。第１のインターコネクトの第１の部分および第１のインターコネクトの第２の部分は、互いから離れるように間隔を置いて配置され、それらの間に分離領域を規定する。パッケージ基板は第２のビアを有する。第３のインターコネクトおよび第２のインターコネクトは、パッケージ基板の対向する表面にそれぞれ結合される。第１のビアの第１の部分および第２のビアの第１の部分の両方は、分離領域に存在し、第２のインターコネクトの第１の部分により互いに結合される。
【０００５】
別の実施形態は一般に、別の装置に関する。このような実施形態では、回路プラットホームはビアを有する。回路プラットホームは、ビアに接続されない少なくとも１つの第１の導体を含む。回路プラットホームは、ビアに接続されない少なくとも１つの第２の導体をさらに含む。当該ビアは、ノイズ減衰壁を提供するために互いに離れるように間隔を置いて配置される。当該ビアは、少なくとも１つの第２の導体と少なくとも１つの第１の導体との間にノイズバリアを提供するために、少なくとも１つの第２の導体を囲む。少なくとも１つの第１の導体はノイズ減衰壁の外部に位置する。
【０００６】
さらに別の実施形態は一般に、さらに別の装置に関する。このような実施形態では、ダイは、基板貫通ビア、トランジスタおよび少なくとも１つの導電層を有する。少なくとも１つの導電層は、基板貫通ビアを互いに相互接続する。基板貫通ビアは、ノイズ減衰壁を提供するために、互いに間隔を置いて配置される。第１の導体は、ノイズ減衰壁の第１の側に位置するが、ノイズ減衰壁には相互接続されない。第２の導体は、ノイズ減衰壁の第２の側に位置するが、ノイズ減衰壁には相互接続されない。第１の導体は、第１の信号を導くためのものである。第２の導体は、第２の信号を導くためのものである。第１の信号は、第２の信号壁に対するノイズ加害者（noise aggressor）である。ノイズ減衰壁は、第１の導体と第２の導体との間に位置し、第１の信号によって引き起こされるノイズが第２の信号に対して引き起こされるのを低減する。
【０００７】
添付の図面は例示的な実施形態を示す。しかしながら、添付の図面は、示された実施形態を限定するように解釈されるべきではなく、説明および理解のみのためのものである。
【図面の簡単な説明】
【０００８】
【図１】カラム状のフィールドプログラマブルゲートアレイ（Field Programmable Gate Array（ＦＰＧＡ））アーキテクチャの例示的な実施形態を示す簡略ブロック図である。
【図２−１】デバイスパッケージのそれぞれの例示的な実施形態を示す断面図のブロック図である。
【図２−２】デバイスパッケージのそれぞれの例示的な実施形態を示す断面図のブロック図である。
【図２−３】デバイスパッケージのそれぞれの例示的な実施形態を示す断面図のブロック図である。
【図２−４】デバイスパッケージのそれぞれの例示的な実施形態を示す断面図のブロック図である。
【図３】回路プラットホームの例示的な実施形態を示す上面立面図のブロック図である。
【図４】回路プラットホームの別の例示的な実施形態を示す上面立面図のブロック図である。
【図５】回路プラットホームのさらに別の例示的な実施形態を示す上面立面図のブロック図である。
【図６】回路プラットホームのさらに別の例示的な実施形態を示す上面立面図のブロック図である。
【発明を実施するための形態】
【０００９】
詳細な説明
以下の記載において、特有の実施形態のより完全な説明を提供するために、多くの特定の詳細が記載される。しかしながら、当業者には、１つ以上の実施形態は以下に記載されるすべての特定の詳細がなくても実施され得るということは明らかであるはずである。他の場合において、１つ以上の実施形態を不明瞭にしないように、周知の機構は詳細に記載されていない。例示の容易さのために、異なる図において同じ項目を参照するよう同じ参照符号が使用されるが、代替的な実施形態においては当該項目が異なってもよい。
【００１０】
いくつかの図において例示的に示される例示的な実施形態を記載する前に、さらなる理解への一般的なイントロダクションが提供される。１つの回路からの信号は、別の回路からの信号においてノイズを引き起こす。これらの干渉する信号は、同じ集積回路パッケージの内に存在し得、このようなＩＣパッケージは２つ以上の集積回路ダイを含み得る。２つ以上のこのような集積回路ダイは同じインターポーザまたはキャリアダイ（「インターポーザ」）に結合され得、このようなインターポーザはパッケージプラットホーム部材（「パッケージ基板」）に結合され得る。このようなインターポーザは一般に、受動インターポーザ、すなわち、トランジスタを有さないダイであると考えられる。しかしながら、別の実施形態では、能動インターポーザ、すなわち、１つ以上のトランジスタを有するダイが用いられ得る。さらに、インターポーザに結合される複数のダイが以下に記載されているが、本願明細書に記載されるようなノイズシールディングは単一のダイのために使用されてもよいということが理解されるべきである。
【００１１】
集積回路パッケージ内での加害信号送信（aggressor signaling）のノイズを減衰するために、以下に付加的に詳細に記載されるようなノイズ減衰壁が使用され得る。
【００１２】
上記の一般的な理解を念頭に置いて、ノイズ減衰壁のためのさまざまな実施形態が以下に概略的に記載される。
【００１３】
特定タイプのＩＣを使用して上記実施形態の１つ以上が例示される際に、このようなＩＣの詳細な説明が以下に提供される。しかしながら、本願明細書に記載される実施形態の１つ以上から他のタイプのＩＣが利益を得てもよいということが理解されるべきである。
【００１４】
プログラマブルロジックデバイス（「ＰＬＤ」）は、特定された論理機能を実行するようにプログラムされ得る周知のタイプの集積回路である。１つのタイプのＰＬＤであるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、典型的にプログラマブルタイルのアレイを含んでいる。たとえば、これらのプログラマブルタイルは、入力／出力ブロック（input/output block（「ＩＯＢ」））と、コンフィギュラブルロジックブロック（configurable logic block（「ＣＬＢ」））と、専用のランダムアクセスメモリブロック（random access memory block（「ＢＲＡＭ」））と、乗算器と、デジタル信号処理ブロック（digital signal processing block（「ＤＳＰ」））と、プロセッサと、クロックマネージャと、遅延ロックループ（delay lock loop（「ＤＬＬ」））などとを含み得る。本願明細書において使用されるように、「含む」は、限定なく含むことを意味する。
【００１５】
各プログラマブルタイルは典型的に、プログラマブルインターコネクトおよびプログラマブルロジックの両方を含む。プログラマブルインターコネクトは典型的に、プログラマブルインターコネクトポイント（programmable interconnect point（「ＰＩＰ」））によって相互に接続される異なる長さの多くのインターコネクトラインを含む。プログラマブルロジックは、たとえば関数発生器、レジスタ、および演算ロジックなどを含み得るプログラマブル要素を使用してユーザデザインのロジックを実現する。
【００１６】
プログラマブルインターコネクトおよびプログラマブルロジックは典型的に、どのようにプログラマブル要素が構成されるかを定義するコンフィギュレーションデータのストリームを内部構成メモリセルにロードすることによってプログラムされる。コンフィギュレーションデータはメモリ（たとえば外部ＰＲＯＭ）から読み出され得るか、または、外部デバイスによってＦＰＧＡに書き込まれ得る。次いで、個々のメモリセルの集合的な状態がＦＰＧＡの機能を決定する。
【００１７】
別のタイプのＰＬＤは、コンプレックスプログラマブルロジックデバイスすなわちＣＰＬＤである。ＣＰＬＤは、ともに接続されるとともにインターコネクトスイッチマトリクスによって入力／出力（「Ｉ／Ｏ」）リソースに接続される２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（Programmable Logic Array（「ＰＬＡ」）およびプログラマブルアレイロジック（Programmable Array Logic（「ＰＡＬ」））デバイスにおいて使用されるＡＮＤ／ＯＲ構造に類似する２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、コンフィギュレーションデータは典型的に不揮発性メモリにオンチップで格納される。いくつかのＣＰＬＤにおいて、コンフィギュレーションデータは不揮発性メモリにおいてオンチップで格納され、次いで、初期構成（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【００１８】
これらのプログラマブルロジックデバイス（programmable logic device（「ＰＬＤ」））のすべてについて、デバイスの機能は、その目的のためにデバイスに提供されるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤにおけるようなスタティックメモリセル）に格納され得、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるようなＦＬＡＳＨメモリ）に格納され得、または、任意の他のタイプのメモリセルに格納され得る。
【００１９】
他のＰＬＤは、プログラム可能にデバイス上のさまざまな要素を相互に接続する金属層のような処理層を適用することによってプログラムされる。これらのＰＬＤはマスクプログラマブルデバイスとして公知である。ＰＬＤはさらに、他の態様で、たとえばヒューズまたはアンチヒューズ技術を使用して実現され得る。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語は、これらの例示的なデバイスを含むがこれらに限定されず、単に部分的にプログラム可能なデバイスも含む。たとえば、１つのタイプのＰＬＤは、ハードコードされたトランジスタロジックと、当該ハードコードされたトランジスタロジックをプログラム可能に相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【００２０】
上に示されるように、高度なＦＰＧＡは、アレイにおいていくつかの異なるタイプのプログラマブルロジックブロックを含み得る。たとえば、図１は、マルチギガビットトランシーバ（「ＭＧＴ」）１０１と、コンフィギュラブルロジックブロック（「ＣＬＢ」）１０２と、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３と、入力／出力ブロック（「ＩＯＢ」）１０４と、コンフィギュレーションおよびクロッキングロジック（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）１０５と、デジタル信号処理ブロック（「ＤＳＰ」）１０６と、特殊入力／出力ブロック（「Ｉ／Ｏ」）１０７（たとえばコンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャのような他のプログラマブルロジック１０８と、アナログデジタルコンバータと、システムモニタリングロジックなどとを含む多くの異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を示す。いくつかのＦＰＧＡはさらに、専用のプロセッサブロック（processor block（「ＰＲＯＣ」））１１０を含む。
【００２１】
いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、各隣接したタイルにおける対応するインターコネクト要素への標準化された接続部および当該インターコネクト要素からの標準化された接続部を有するプログラマブルインターコネクト要素（「ＩＮＴ」）１１１を含む。したがって、一緒に得られたプログラマブルインターコネクト要素は、示されたＦＰＧＡのためのプログラマブルインターコネクト構造を実現する。さらに、プログラマブルインターコネクト要素１１１は、図１の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への接続および当該プログラマブルロジック要素からの接続をさらに含む。
【００２２】
たとえば、ＣＬＢ１０２は、ユーザロジックと単一のプログラマブルインターコネクト要素（interconnect element（「ＩＮＴ」）１１１）とを実現するようにプログラムされ得るコンフィギュラブルロジック要素（configurable logic element（「ＣＬＥ」））１１２を含み得る。ＢＲＡＭ１０３は、１つ以上のプログラマブルインターコネクト要素に加えて、ＢＲＡＭロジック要素（BRAM logic element（「ＢＲＬ」））１１３を含み得る。典型的に、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。示される実施形態において、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）も使用され得る。ＤＳＰタイル１０６は、適切な数のプログラマブルインターコネクト要素に加えて、ＤＳＰロジック要素（DSP logic element（「ＤＳＰＬ」））１１４を含み得る。ＩＯＢ１０４はたとえば、プログラマブルインターコネクト要素１１１の１つのインスタンスに加えて、入力／出力ロジック要素（input/output logic element（「ＩＯＬ」））１１５の２つのインスタンスを含み得る。当業者に明らかであろうように、たとえばＩ／Ｏロジック要素１１５に接続される実際のＩ／Ｏパッドは典型的に、入力／出力ロジック要素１１５のエリアに限定されない。
【００２３】
示される実施形態では、（図１に示される）ダイの中心の近くの水平エリアは、コンフィギュレーションロジック、クロックロジックおよび他の制御ロジックのために使用される。この水平エリアまたはカラムから延在する縦のカラム１０９は、ＦＰＧＡの幅に亘ってクロックおよびコンフィギュレーション信号を供給するように使用される。
【００２４】
図１に示されるアーキテクチャを用いるいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的なカラム構造を断絶させる付加的なロジックブロックを含む。付加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭのいくつかのカラムに及ぶ。
【００２５】
なお、図１は、例示的なＦＰＧＡアーキテクチャのみを示すように意図される。たとえば、ロウ（row）におけるロジックブロックの数、ロウの相対的な幅、ロウの数および順番、ロウに含まれるロジックブロックのタイプ、ロジックブロックの相対的なサイズ、ならびに、図１の上部に含まれるインターコネクト／ロジック実現例は、純粋に例示的である。たとえば、実際のＦＰＧＡにおいて、ユーザロジックの効率的な実現を促進するために、ＣＬＢが存在するところにはどこでも、ＣＬＢの１つより多い隣接したロウが典型的に含まれるが、隣接したＣＬＢのロウの数は、ＦＰＧＡの全体のサイズとともに変化する。
【００２６】
図２−１〜図２−４は、デバイスパッケージ２００のそれぞれの例示的な実施形態を示す断面図のブロック図である。図２−１を参照して、デバイスパッケージ２００は、集積回路ダイ２０１、集積回路ダイ２０２、インターコネクト２０５、回路プラットホーム２０３、インターコネクト２０６、回路プラットホーム２０４、およびインターコネクト２０７を含む。随意に、デバイスパッケージ２００は、集積回路ダイ２０２の上に、随意の集積回路ダイ２５６によって一般に示されるように、１つ以上のダイスタックを含み得る。それらの線に沿って、以下の記載はちょうど２より多くのレベルのダイを有することに適用可能であるということが理解されるべきである。しかしながら、他の実施形態においてより多くのレベルのダイが使用されてもよいが、限定ではなく明瞭さのために２レベルのダイスタックが以下に記載される。より特定的には、実施形態において、インターコネクト２０５はマイクロバンプであり得、回路プラットホーム２０３はインターポーザまたはキャリアであり得、インターコネクト２０６はＣ４バンプであり得、回路プラットホーム２０４はパッケージ基板であり得、インターコネクト２０７はパッケージボールであり得る。限定ではなく例示目的で、明瞭さのために、デバイスパッケージ２００は上記の用語を参照してさらに説明される。さらに、集積回路ダイ２０１および２０２はともに、たとえば、ＦＰＧＡダイのような同じタイプのＩＣもしくは他の何らかのタイプのＩＣダイであり得るか、または、集積回路ダイ２０１および２０２は、たとえばＦＰＧＡダイ、メモリダイ、ラジオダイ、電源ダイもしくはなんらかの他のタイプのＩＣダイの何らかの組合せのような異なるタイプのＩＣダイであり得る。一般に、たとえば、１つ以上のＦＰＧＡダイと、１つ以上のアナログデジタルコンバータ（「ＤＡＣ」）、デジタルアナログコンバータ、および／または他のデータ変換ダイといった１つ以上のデータコンバータダイとの混合が用いられ得る。
【００２７】
集積回路ダイ２０１は回路２３２を含み得、集積回路ダイ２０２は回路２３１を含み得る。回路２３２はアナログまたはデジタル回路であり得、回路２３１はアナログまたはデジタル回路であり得、回路２３１および２３２のいずれかは他方に干渉する。限定ではなく例示目的で、明瞭さのために、回路２３１はデジタル回路であり、回路２３２はアナログ回路であるとする。さらに、限定ではなく例示目的で、明瞭さのために、回路２３１の動作に関連付けられる集積回路ダイ２０２へと通過または集積回路ダイ２０２から通過したデジタル信号を含むがこれに限定されない、回路２３１の動作によって引き起こされたノイズによって、回路２３２の動作に関連付けられる集積回路ダイ２０１へと通過または集積回路ダイ２０１から通過したアナログ信号に関して「クロストーク」を引き起こし得るノイズが生成されるとする。この例では、回路２３１の動作に関連付けられるデジタル信号が加害信号（aggressor signal）であり、回路２３２の動作に関連付けられるアナログ信号が被害信号（victim signal）であるが、別の実施形態では、回路２３２の動作に関連付けられるアナログ信号が加害信号であり得、回路２３１の動作に関連付けられるデジタル信号が被害信号であり得る。
【００２８】
マイクロバンプ２０５は、インターポーザ２０３に集積回路ダイ２０１および２０２を結合するために使用される。より特定的には、マイクロバンプ２０５の第１の部分、すなわち、マイクロバンプ２０５−１はインターポーザ２０３に集積回路ダイ２０１を結合するために使用され、マイクロバンプ２０５の第２の部分、すなわち、マイクロバンプ２０５−２はインターポーザ２０３に集積回路ダイ２０２を結合するために使用される。この例では、集積ダイ２０１および２０２は、それぞれマイクロバンプ２０５−１および２０５−２と共に、互いに離れるように間隔を置いて配置され、このような集積回路ダイ同士またはマイクロバンプのセット同士の間に分離領域２２０を規定する。
【００２９】
これまで、分離領域２２０は、以下に本願明細書において記載されるように、被害信号に対する加害信号からのノイズを減衰するための回路を含み得ず、これは、以下にさらに詳細に記載されるように、ノイズ減衰回路を使用する場合には分離領域２２０は、そのような領域よりも広くなければならないだろうことを意味する。したがって、以下に本願明細書において記載されるようにノイズ減衰回路を使用することがなければ、より多くの回路プラットホームの領域がノイズ分離を提供するために消費されることになる。
【００３０】
インターポーザ２０３の上面２４１はマイクロバンプ２０５に接触し得、インターポーザ２０３の底面２４２はＣ４バンプ２０６に接触し得る。言いかえれば、マイクロバンプ２０５およびＣ４バンプ２０６は、インターポーザ２０３の対向する表面上にそれぞれ結合され得る。
【００３１】
マイクロバンプ２０５の１つ以上は、インターポーザ２０３のビア２１１の１つ以上に結合され得る。Ｃ４バンプ２０６の１つ以上は、インターポーザ２０３のビア２１１の１つ以上に結合され得る。ビア２１１は上面２４１および底面２４２まで延在し得る。言いかえれば、ビア２１１は「回路プラットホーム貫通ビア」または「貫通ビア」であり得る。ビア２１１のうちのいくつかは、インターポーザ２０３の上面２４１から底面２４２にまで延在しなくてもよい。シリコン基板を使用して形成されたインターポーザ２０３の場合、ビア２１１はシリコン貫通ビア（Through Silicon Via（ＴＳＶ））として形成され得る。しかしながら、本願明細書に記載されるように、ビア２１１は、半導体または誘電体基板のような基板を単に穿孔するだけでなく、そのような基板に形成される他のすべての層を貫通するよう延在してもよい。
【００３２】
Ｃ４バンプ２０６は、インターポーザ２０３をパッケージ基板２０４に結合するために使用され得る。パッケージ基板２０４はビア２１２を含み得る。インターポーザ２０３のビア２１１のように、ビア２１２のうちのいくつかは「貫通ビア」であり得る。これらの線に沿って、ビア２１２のうちのいくつかは、パッケージ基板２０４の上面２５１からパッケージ基板２０４の底面２５２まで延在し得る。ビア２１２は、１つ以上の複数の導電層から形成され得る。たとえば、ビア２１２は、単一の充填ビア層２１４から形成され得るか、または、略垂直ビア層２１４および略水平トレース層２１３の組合せから形成され得る。２つ以上のビア２１２が１つ以上のトレース層２１３によって互いに結合され得る。
【００３３】
したがって、Ｃ４バンプ２０６はパッケージ基板２０４の上面２５１に接触し得、パッケージボール２０７はパッケージ基板２０４の底面２５２に接触し得る。言いかえれば、Ｃ４バンプ２０６およびパッケージボール２０７は、パッケージ基板２０４の対向する表面上に存在し得る。
【００３４】
ビア２１１の部分、Ｃ４バンプ２０６、ビア２１２およびパッケージボール２０７は、少なくとも主要部において、分離領域２２０に位置する。ビア２１１の他の部分、Ｃ４バンプ２０６、ビア２１２およびパッケージボール２０７は、少なくとも主要部において、分離領域２２０の外側に位置する、すなわち、少なくとも大部分については領域２２１および２２２に位置する。これらの２つの条件を定めるために、少なくとも主要部において分離領域２２０に位置するビア２１１、Ｃ４バンプ２０６、ビア２１２およびパッケージボール２０７がａ−１を有し、少なくとも主要部において領域２２１および２２２に位置するビア２１１、Ｃ４バンプ２０６、ビア２１２およびパッケージボール２０７がａ−２を有する。したがって、ビア２１１−１、Ｃ４バンプ２０６−１、ビア２１２−１、およびパッケージボール２０７−１は、少なくとも主要部において分離領域２２０に位置する。同様に、ビア２１１−２、Ｃ４バンプ２０６−２、ビア２１２−２およびパッケージボール２０７−２は、少なくとも主要部において、領域２２１または２２２のいずれかに位置する。上記の例を継続して、領域２２１はデジタル回路２３１に対応するデジタル領域であり、領域２２２はアナログ回路２３２に対応するアナログ領域であるとする。
【００３５】
この例示的な実施形態において、３つのビア２１１−１の各々は、３つのＣ４バンプ２０６−１を使用してそれぞれ３つの対応するビア２１２−１に結合される。ビア２１２−１はトレース２１３により互いに結合される。パッケージボール２０７−１はビア２１１−１のビアに結合され、このようなパッケージボール２０７は接地２６０に結合される。この実施形態におけるビア２１１−１のすべてが接地２６０に効果的に結合されているが、何らかのノイズシールドを提供するためにこのようなビア２１１−１のすべてが接地に結合される必要があるわけではない。さらに、この実施形態における接地２６０は独立した接地であるが、すなわち、アナログ回路２３２またはデジタル回路２３１に結合されていないが、他の実施形態において、独立した接地が使用される必要はない。さらに、固定電位のために、必ずしも接地が使用される必要はない。他の実施形態において、たとえばノイズが十分に低い低周波数デジタル制御信号のために、用途に依存する接地の代わりに、犠牲電源ネットワーク（sacrificial power supply network）が使用されてもよい。
【００３６】
ビア２１１−１、Ｃ４バンプ２０６−１、ビア２１２−１および１つ以上のパッケージボール２０７−１の組合せ（外部パッケージボール２０７−１が接地に結合される）が、アナログ領域２２２とデジタル領域２２１との間にノイズ減衰壁２９０を提供するために使用され得る。ノイズ減衰壁２９０は、アナログ回路２３２の動作に対する影響に対して、デジタル回路２３１によって生成されたノイズを減衰するためのものである。アナログ回路２３２が加害者である別の実施形態では、ノイズ減衰壁２９０は、デジタル回路２３１の動作に対する影響に対して、アナログ回路２３２によって生成されるノイズを減衰するために使用され得る。ノイズ減衰壁２９０は効果的に、回路によって生成されるノイズを「吸収」し、そのような吸収されたノイズを接地へ分流するために使用され得る。ノイズ減衰壁２９０は、以下にさらに詳細に記載されるように、さまざまな構成のうちのいずれかを作り出すよう使用され得る。
【００３７】
ノイズ減衰壁２９０の要素間の間隔は、このような壁の電気バリア孔隙率を調節するよう、ピッチ限界に従って変化し得る。孔隙率を低減してノイズ減衰の有効性を増加させるために、ノイズ減衰壁２９０の要素のピッチは減少され得る、すなわち、ノイズ減衰壁２９０の要素がより緊密な間隔で配置され得る。さらに、孔隙率を増加させてノイズ減衰の有効性を低減するために、ノイズ減衰壁２９０の要素のピッチは増加され得る、すなわち、ノイズ減衰壁２９０の要素がより広い間隔で配置され得る。さらに、ノイズ減衰壁２９０の要素のロウまたは層の数は、それぞれノイズ減衰の有効性を増加または減少するよう、増加または減少され得る。
【００３８】
概説すると、異なる機能同士の間の分離を伴う任意の適用例は、本願明細書に記載されるようにノイズ減衰壁２９０を組み込んでもよい。ノイズの吸収のために、固定電位がそのようなノイズ減衰壁２９０に結合され得る。ノイズ減衰壁２９０の要素間の間隔は、有効性を調整するために、用途によって変動し得、また、ノイズ減衰壁２９０の構成は、有効性を調整するために用途によって変動し得る。
【００３９】
デジタル領域２２１において、マイクロバンプ２０５−２の部分はビア２１１−２によりＣ４バンプ２０６−２の部分に結合される。さらに、デジタル領域２２１において、ビア２１２−２の部分は、そのようなＣ４バンプ２０６−２の部分をパッケージボール２０７−２の部分に結合する。ビア２１２−２のそのような部分は、１つ以上のトレース２１３を通じて互いに結合され得る。
【００４０】
アナログ領域２２２において、マイクロバンプ２０５−１の部分は、ビア２１１−２によりＣ４バンプ２０６−２の部分に結合される。さらに、アナログ領域２２２において、ビア２１２−２の部分は、Ｃ４バンプ２０６−２のこのような部分をパッケージボール２０７−２の部分に結合する。ビア２１２−２のそのような部分は、１つ以上のトレース２１３を通じて互いに結合され得る。
【００４１】
図２−２を参照して、デバイスパッケージ２００の別の実施形態が例示的に示される。この実施形態は、２つのパッケージボール２０７−１が接地２６０にそれぞれのビア２１２−１を結合するために使用されるという点を除いて、図２−１の実施形態と同じである。パッケージボール２０７−１は主に分離領域２２０に存在するが、そのようなパッケージボール２０７−１の部分は領域２２１および／または２２２の１つ以上の中に延在し得る。
【００４２】
図２−３を参照して、デバイスパッケージ２００のさらに別の実施形態が例示的に示される。この実施形態は、デジタル回路２３１およびアナログ回路２３２の両方を有する単一の集積回路ダイ２０１が例示的に示されるという点を除いて、図２−１の実施形態と同じである。したがって、分離壁２９０は、インターポーザ２０３およびパッケージ基板２０４を通る信号に関して、同じ集積回路の別個の回路部分を分離するために使用され得る。
【００４３】
図２−４を参照して、デバイスパッケージ２００のさらに別の実施形態が例示的に示される。この実施形態は、２つのパッケージボール２０７−１が接地２６０にそれぞれのビア２１２−１を結合するために使用されるという点を除いて、図２−３の実施形態と同じである。パッケージボール２０７−１は主として分離領域２２０に存在するが、そのようなパッケージボール２０７−１の部分は領域２２１および／または２２２の１つ以上の中に延在し得る。
【００４４】
図３は、回路プラットホーム３００の例示的な実施形態を示す上面立面図のブロック図である。回路プラットホーム３００は、たとえば金属層のような１つ以上の導電層と、一般に図５のボックス５１０によって示されるような１つ以上のトランジスタ、すなわち、たとえばトランジスタ５１０とを有する基板であり得る。言いかえれば、回路プラットホーム３００は、能動インターポーザ、ＦＰＧＡ、ＰＬＤ、データコンバータまたは他のタイプの集積回路ダイのような能動ダイであり得る。しかしながら、限定ではなく明瞭さのために、回路プラットホーム３００は、本願明細書において前述のように、インターポーザ２０３またはパッケージ基板２０４であるとする。回路プラットホーム３００はビア３１１および導体３１２〜３１５を含む。
【００４５】
ビア３１１は、ノイズ減衰壁３９０を提供するよう結合するためのものであり得る。ノイズ減衰壁３９０は、リング状壁構造またはフレームワークであり得る。リング状の壁フレームワークが例示的に示されているが、他の実施形態では、ノイズ減衰壁は１つ以上の信号導体を囲まなくてもよい。このような他の実施形態において、ノイズ減衰壁は、１つ以上の加害信号導体と１つ以上の被害信号導体との間に位置決めされ得る。しかしながら、限定ではなく明瞭さのために、ノイズ減衰壁のためのリング状の構造がさらに記載される。ノイズ減衰壁３９０は、本願明細書において前述のように、ノイズ減衰壁２９０を含み得る。それらの線に沿って、導体３１３および３１４のまわりにノイズ減衰壁を提供するよう、ビア３１１はビア２１１−１または２１２−１のように結合され得る。導体３１３および３１４を囲むために、ノイズ減衰壁３９０が１０個のビア３１１を有するよう形成されているのが説明的に示されているが、他の実施形態では、１０個より少ないまたは１０個より多いビア３１１を有するノイズ減衰壁３９０が形成され得る。導体３１２および３１５のような１つ以上の導体は、ノイズ減衰壁３９０の外部に位置し得る。
【００４６】
この例では、導体３１２および３１５は、導体３１３および３１４によって導かれる差分信号に対する加害（「Ａ」）信号を導くために使用される。この例において、導体３１３は差分信号の正の側（「Ｐ」）を導き、導体３１４は差分信号の負の側（「Ｎ」）を導く。２つの導体がノイズ減衰壁３９０に囲まれるように例示的に示されているが、本願明細書に記載されるように、２つより少ないまたは２つより多い導体がノイズ減衰壁に囲まれなくてもよい。さらに、差分信号の例が使用されているが、ノイズに影響され得る他のタイプの信号が、ノイズ減衰壁３９０の内部に配置される１つ以上の導体によって導かれ得る。
【００４７】
導体３１３および３１４と導体３１２および３１５とはビア３１１に結合されない。しかしながら、ノイズ分離（「Ｉ」）のためのビア３１１は、ノイズ減衰壁３９０を提供するために接地２６０に結合するために互いに結合され得る。ビア３１１は、１つ以上の導電線３１９を提供するために使用される１つ以上の導電層によって互いに結合され得る。導電線３１９、またはより一般には、導電層は、ビア３１１に対して、より一般的には、ビア３１１を提供するよう用いられる導電充填層に対して、少なくともほぼ直交し得る。
【００４８】
ノイズ減衰壁３９０にフレームワークを提供するために、ビア３１１は互いから離れるように間隔を置いて配置され得る。しかしながら、導体３１３および３１４を囲むビア３１１は、電気的に多孔であるが（electrically porous）、このような導体３１３および３１４と導体３１２および３１５との間にノイズバリアを提供する。
【００４９】
ビア３１１は、回路プラットホーム３００の対向する表面まで延在し得る。例示的に示されるように、ビア３１１は、回路プラットホーム３００の上面３２０まで延在する。しかしながら、ビア２１１または２１２のように、ビア３１１は同様に、回路プラットホーム３００底面（図示せず）まで延在し得る。
【００５０】
たとえば、導体３１２および３１５の位置３２２および３２５はそれぞれ、ビア３１１のうちの少なくとも２つの位置に、すなわち、それぞれビア３１１Ａおよび３１１Ｂに対応し得る。加害信号を導く導体に対して分離ビア３１１を整列することによってノイズの減衰が促進され得る。
【００５１】
図４は、回路プラットホーム３００の別の例示的な実施形態を示す上面立面図のブロック図である。図４の回路プラットホーム３００の実施形態の多くの要素が図３の実施形態と同じであるので、一般に明瞭さのために相違点のみが以下に記載される。
【００５２】
図４を参照して、回路プラットホーム３００はさらに、付加的なビア３１１を使用して形成される外部のノイズ分離壁４９０Ａおよび４９０Ｂを含む。この実施形態では、ビア３１１は互いに結合されるように例示的に示されていないが、別の実施形態では、本願明細書において前述のように、１つ以上のノイズ分離壁４９０Ａおよび４９０Ｂを形成するよう用いられるビア３１１はトレースを使用して互いに結合され得る。ノイズ分離壁４９０Ａおよび４９０Ｂの各々について５つのビア３１１が例示的に示されているが、そのようなノイズ分離壁４９０Ａおよび４９０Ｂのための構造のためにフレームワークを提供するよう、５つより少ないまたは５つより多いビアが使用され得る。
【００５３】
ノイズ分離壁４９０Ａおよび４９０Ｂのビア３１１は、ノイズ減衰壁３９０のビア３１１の外側および反対側に位置する。したがって、ノイズ分離壁４９０Ａおよび４９０Ｂは外壁またはバリアを提供し、ノイズ減衰壁３９０は内壁またはバリアを提供する。ノイズ分離壁４９０Ａおよび４９０Ｂのビア３１１は、前述のように、回路プラットホーム３００の対向する表面まで延在し得る。
【００５４】
ノイズ分離壁４９０Ａは、ノイズ減衰壁３９０の最外周と、１つ以上の加害信号を導くように使用される導体３１２および３１５のような１つ以上の導体との間に配置される。同様に、ノイズ分離壁４９０Ｂは、ノイズ減衰壁３９０の最外周と１つ以上の他の加害信号を導くよう用いられる１つ以上の他の導体との間に配置され得る。ノイズ分離壁４９０Ａおよび４９０Ｂの追加によって、ノイズ減衰のためのノイズ分離のための二重壁のフレームワークが提供される。
【００５５】
導体３１２および３１５の位置３２２および３２５はそれぞれ、ノイズ分離壁４９０Ａのビア３１１のうちの少なくとも２つの位置、すなわち、たとえばビア３１１Ｃおよび３１１Ｄにそれぞれ対応し得る。また、加害信号を導く導体に対して最も近い分離ビア３１１を整列することによってノイズの減衰が促進され得る。
【００５６】
さらに、ノイズの減衰を増加するよう電気密度を向上させるために、各ノイズ分離壁４９０Ａおよび４９０Ｂのビア３１１が、ノイズ減衰壁３９０の対応するビア３１１から間隔を置いて介在され得る。たとえば、分離壁４９０Ａのビア３１１の部分、すなわちビア３１１Ｃ〜３１１Ｅは、ノイズ減衰壁３９０のビア３１１の対応する部分、すなわちビア３１１ａ〜３１１ｄに対して介在する。言いかえれば、外部ノイズ分離壁のビアは、リング状のノイズ減衰壁の同じ側上に配置される対応するビアに対して介在され得る。
【００５７】
図５は、回路プラットホーム３００のさらに別の例示的な実施形態を示す上面立面図のブロック図である。図５の回路プラットホーム３００の実施形態の多くの要素は図３の実施形態と同じであるので、明瞭さのために、一般に相違点のみが以下に記載される。また、図３の回路プラットホーム３００のように、図５の回路プラットホーム３００は１つ以上のトランジスタ５１０を含み得る。図５のノイズ減衰壁３９０は８つのビア３１１を使用して形成される。しかしながら、ノイズ減衰壁３９０のビア３１１の部分は１つ以上の接地（「Ｇ」）に結合され、ノイズ減衰壁３９０のビア３１１の残りの部分は１つ以上のＤＣ電源電圧（「Ｖ」）に結合される。
【００５８】
図６は、回路プラットホーム３００のさらに別の例示的な実施形態を示す上面立面図のブロック図である。図５の回路プラットホーム３００の実施形態の多くの要素は図３と同じであるので、一般に、明瞭さのために相違点のみが以下に記載される。
【００５９】
ノイズ減衰壁３９０は、集積回路ダイ２０１および２０２による、かつ集積回路ダイ２０１および２０２の間のダイ間の通信のためにそれぞれの路またはチャネル６０１および６０２にノイズバリアを提供する。集積回路ダイ２０１および２０２は、同じ集積回路パッケージにパッケージングされ得る。
【産業上の利用可能性】
【００６０】
また、上記の記載は一般に、マルチダイパッケージの受動インターポーザについて考案されているが、互いに相互接続される基板貫通ビアを使用して形成されるノイズ減衰壁が、能動インターポーザ、および／または、ＦＰＧＡ、データコンバータもしくは他の能動ダイを含むがこれらに限定されない能動集積回路ダイに形成され得る。
【００６１】
上記は、例示的な実施形態について説明しているが、添付の請求の範囲およびその同等物によって決定されるその範囲から逸脱することがなければ、１つ以上の局面に従う他の実施形態およびさらに別の実施形態が考案されてもよい。ステップを記載する請求項は、ステップの如何なる順序も示さない。商標はそれらのそれぞれの所有者の所有物である。
【図１】
2016500198.tif 000003
【図２−１】
2016500198.tif 000004
【図２−２】
2016500198.tif 000005
【図２−３】
2016500198.tif 000006
【図２−４】
2016500198.tif 000007
【図３】
2016500198.tif 000008
【図４】
2016500198.tif 000009
【図５】
2016500198.tif 000010
【図６】
2016500198.tif 000011
【手続補正書】
【提出日】平成26年7月24日(2014.7.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
複数の第１のビアを有するインターポーザと、
前記インターポーザの対向する表面上にそれぞれ結合される複数の第１のインターコネクトおよび複数の第２のインターコネクトとを含み、
前記複数の第１のインターコネクトの第１の部分および前記複数の第１のインターコネクトの第２の部分は互いに間隔を置いて配置され、それらの間に分離領域を規定しており、前記装置はさらに、
複数の第２のビアを有する基板と、
前記基板の対向する表面上にそれぞれ結合される複数の第３のインターコネクトおよび前記複数の第２のインターコネクトとを含み、
前記複数の第１のビアの第１の部分および前記複数の第２のビアの第１の部分は両方とも前記分離領域に存在し、前記複数の第２のインターコネクトの第１の部分により互いに結合され、
前記複数の第１のビアの付加的なビアが、前記複数の第１のビアの前記第１の部分が内側ノイズ減衰壁を規定し、前記付加的なビアが外側ノイズ分離壁を規定するように前記複数の第１のビアの前記第１の部分の外側かつ前記分離領域内に位置する、装置。
【請求項２】
前記複数の第１のインターコネクトの前記第１の部分により前記インターポーザに結合される第１の集積回路ダイと、
前記複数の第１のインターコネクトの前記第２の部分により前記インターポーザに結合される第２の集積回路ダイとをさらに含む、請求項１に記載の装置。
【請求項３】
前記第１の集積回路ダイは、前記複数の第１のインターコネクトの前記第１の部分により前記インターポーザに結合されるアナログ回路を含み、
前記第２の集積回路ダイは、前記複数の第１のインターコネクトの前記第２の部分により前記インターポーザに結合されるデジタル回路を含む、請求項２に記載の装置。
【請求項４】
前記複数の第１のビアの前記第１の部分が、前記複数の第２のインターコネクトの前記第１の部分と、前記複数の第２のビアの前記第１の部分と、前記複数の第３のインターコネクトの第１の部分とを通じて接地に結合される、請求項１〜３のいずれか１項に記載の装置。
【請求項５】
前記複数の第１のビアの各々の第２の部分と、前記複数の第２のインターコネクトと、前記複数の第２のビアと、前記複数の第３のインターコネクトとは、前記分離領域の外側に位置する、請求項１〜４のいずれか１項に記載の装置。
【請求項６】
前記第１の部分の前記複数の第１のビアの各々は、前記インターポーザの前記対向する表面の各々に延在する、請求項１〜５のいずれか１項に記載の装置。
【請求項７】
前記第１の部分の前記複数の第２のビアの各々は、前記基板の前記対向する表面の各々に延在する、請求項１〜６のいずれか１項に記載の装置。
【請求項８】
前記付加的なビアは互いに結合されない、請求項１〜７のいずれか１項に記載の装置。
【請求項９】
前記付加的なビアは、前記複数の第１のビアの前記第１の部分のサブセットに対して介在される、請求項１〜８のいずれか１項に記載の装置。
【国際調査報告】
2016500198.tif 000012
2016500198.tif 000013
2016500198.tif 000014
2016500198.tif 000015
2016500198.tif 000016