(57)【要約】  本発明の実施例はアレイ基板、液晶ディスプレイパネル及び駆動方法について開示し、画素エリアの開口率を高め、隣接するブラックマトリックスの形状の違いによる、横縞を表示することを回避し、表示品質を向上させる。アレイ基板は、交差するように設置されている複数のデータライン及び複数のゲートライン並びに複数のデータラインと複数のゲートラインとが囲むことで形成される複数のアレイ状に配列している画素ユニットを含み、画素ユニットはそれぞれ、薄膜トランジスタ及び画素電極を含み、薄膜トランジスタは、ゲート電極、ソース電極及びドレイン電極を含み、ソース電極は、対応するデータラインと接続し、ドレイン電極は画素電極と接続し、隣接する二行のゲートラインは、対応の駆動される隣接する二行の画素ユニットの間に位置し、隣接する二行の画素ユニット中のそれぞれの薄膜トランジスタのドレイン電極と画素電極の接続位置は、二行のゲートラインの間または対応のゲートライン上にある。
2016501389.tif 000002
【特許請求の範囲】
【請求項１】
交差するように設置されている複数のデータライン及び複数のゲートライン、並びに前記複数のデータラインと前記複数のゲートラインとが囲むことで形成される複数のアレイ状に配列している画素ユニットを含み、
前記画素ユニットがそれぞれ、薄膜トランジスタ及び画素電極を含み、
前記薄膜トランジスタが、ゲート電極、ソース電極及びドレイン電極を含み、
前記ソース電極が、対応するデータラインと接続し、
前記ドレイン電極が、前記画素電極と接続するアレイ基板において、
隣接する二行のゲートラインが、対応の駆動される隣接する二行の画素ユニットの間に位置し、前記隣接する二行の画素ユニット中のそれぞれの薄膜トランジスタのドレイン電極と画素電極との接続位置が、二行のゲートラインの間または対応のゲートライン上にあることを特徴とする、アレイ基板。
【請求項２】
前記隣接する二行のゲートライン中の上の行のゲートラインが、前記隣接する二行の画素ユニット中の、下の行に位置する画素ユニットを駆動し、前記隣接する二行のゲートライン中の下の行のゲートラインが、前記隣接する二行の画素ユニット中の、上の行の画素ユニットを駆動することを特徴とする、請求項１に記載のアレイ基板。
【請求項３】
前記ゲートラインが突起を含み、前記隣接する二行の画素ユニットの前記隣接する二行のゲートラインの突起が、列方向において交互に向かい合うことを特徴とする、請求項１または２に記載のアレイ基板。
【請求項４】
前記隣接する二行の画素ユニット中のそれぞれの薄膜トランジスタのドレイン電極と前記画素電極とが、第一ビアホールを介して接続されていることを特徴とする、請求項１から３のいずれかに記載のアレイ基板。
【請求項５】
隣接する二行の共通電極ラインの間が、前記隣接する二行の画素ユニットを隔て、前記共通電極ラインが第二ビアホールを介して、画素ユニットの共通電極と接続することを特徴とする、請求項１から４のいずれかに記載のアレイ基板。
【請求項６】
前記共通電極ラインと画素ユニットの共通電極とが接続する前記第二ビアホールの数が、少なくとも二であることを特徴とする、請求項５に記載のアレイ基板。
【請求項７】
向かい合うように設置されている対向基板とアレイ基板とを含み、ここにおいて、前記アレイ基板が、請求項１から６のいずれかに記載のアレイ基板であることを特徴とする、液晶ディスプレイパネル。
【請求項８】
前記液晶ディスプレイパネルの光透過方向において、前記ゲートラインの投影が、前記対向基板のブラックマトリックスの投影内にあることを特徴とする、請求項７に記載の液晶ディスプレイパネル。
【請求項９】
前記対向基板上において、前記ゲートラインの位置と対応するブラックマトリックスの外形状と、前記共通電極ラインの位置が対応するブラックマトリックスの外形状とは同じであることを特徴とする、請求項７または８に記載の液晶ディスプレイパネル。
【請求項１０】
前記隣接する二行の画素ユニットの間の隣接する二行のゲートラインが、先に隣接する二行のゲートライン中の、下の行のゲートラインをスキャンし、次いで隣接する二行のゲートライン中の、上の行のゲートラインをスキャンし、または、
向かい合う隣接する二行の画素ユニットの間の隣接する二行のゲートラインが、先に隣接する二行のゲートライン中の上の行のゲートラインをスキャンし、次いで隣接する二行のゲートライン中の下の行のゲートラインをスキャンすることを特徴とする、請求項１から６のいずれかに記載のアレイ基板を駆動する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例はアレイ基板、液晶ディスプレイパネル及び駆動方法に係る。
【背景技術】
【０００２】
人々のアドバンスドスーパーディメンジョンスイッチ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｄｉｍｅｎｓｉｏｎ  Ｓｗｉｔｃｈ，ＡＤＳ）液晶ディスプレイ製品に対する需要はますます多くなり、同時に製品の消費電力を抑えることに対する要求もますます高まっている。これは、画素ユニットの開口率をさらに高い水準に達成することで、消費電力を低下させることを求めている。工程上の制御以外にも、デザインの改善は開口率を増大させる上での重要なアプローチとなっている。
【０００３】
従来の共通電極を追加するＡＤＳ液晶ディスプレイ製品において、共通電極はビアホールにより、周期的に共通電極ライン（例えばＩＴＯ層）と接続し、共通電極を並列接続させることで、電気抵抗を減少させる役割を果たす。図１を参照すれば、示されたアレイ基板において、画素ユニットＡはゲートライン１０１、２本の縦方向データライン１０２及び共通電極ライン１０３によって囲まれ、ゲートライン１０１上の、ゲート電極としての突起部分はそれぞれが駆動する画素ユニットに向けて延伸し、これによりアレイ基板上の空間を有効的に利用できないという問題を招く。同時に、それぞれの画素ユニットの薄膜トランジスタのゲート電極が画素電極と接続するためのビアホールＢは、画素ユニットの表示エリア内にある。光の漏れを防ぐために、通常、アレイ基板と組み合わせて使用するカラーフィルター基板上に、ブラックマトリックス（ＢＭ）（図に示していない）を形成して遮断し、これは大きく画素ユニットの開口率を低下させてしまう。さらに、アレイ基板とカラーフィルター基板とを向かい合わせる際の精度問題のため、ビアホールの箇所の光の漏れを招く可能性がある。
【０００４】
また、従来の共通電極を追加するＡＤＳ製品において、アレイ基板のゲートライン位置の上方において、カラーフィルター基板上の行のブラックマトリックスは、薄膜トランジスタとゲートラインとを遮断するため、その形状は不規則である場合、アレイ基板の共通電極ラインの上方のカラーフィルター基板上の形状が規則的なブラックマトリックスと不一致である。このように最終製品においては横縞を形成し、これにより隣接の行の輝度差により、スクリーン全体に表示異常が起こる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施例はアレイ基板、液晶ディスプレイ基板及び駆動方法を提供し、画素ユニットの開口率を増大させ、これにより隣接するブラックマトリックスの形状が違うことによる、表示に横縞が出ることを回避し、表示品質を向上させる。
【課題を解決するための手段】
【０００６】
本発明の実施例はアレイ基板を提供する。交差するように設置されている複数のデータライン及び複数のゲートライン、並びに前記複数のデータラインと前記複数のゲートラインとが囲むことで形成される複数のアレイ状に配列している画素ユニットを含み、前記画素ユニットはそれぞれ、薄膜トランジスタ及び画素電極を含み、前記薄膜トランジスタは、ゲート電極、ソース電極及びドレイン電極を含み、前記ソース電極は、対応するデータラインと接続し、前記ドレイン電極は、前記画素電極と接続するアレイ基板において、隣接する二行のゲートラインは、対応の駆動される隣接する二行の画素ユニットの間に位置し、前記隣接する二行の画素ユニット中のそれぞれの薄膜トランジスタのドレイン電極と画素電極との接続位置は、二行のゲートラインの間または対応のゲートライン上にある。
【０００７】
本発明の実施例は液晶ディスプレイパネルを提供し、向かい合うように設置しているカラーフィルター基板及びアレイ基板を含み、アレイ基板は前記のアレイ基板である。
【０００８】
本発明の実施例は、アレイ基板を駆動する方法を提供し、該方法は、前記隣接する二行の画素ユニットの間の隣接する二行のゲートラインは、先に隣接する二行のゲートライン中の、下の行のゲートラインをスキャンし、次いで隣接する二行のゲートライン中の、上の行のゲートラインをスキャンし、または、向かい合う隣接する二行の画素ユニットの間の隣接する二行のゲートラインは、先に隣接する二行のゲートライン中の上の行のゲートラインをスキャンし、次いで隣接する二行のゲートライン中の下の行のゲートラインをスキャンする。
【０００９】
本実施例の技術構成をさらに明確に説明するため、以下に実施例の図面について簡単に紹介する。明らかなように、以下に記載の図面は本発明の一部の実施例に過ぎず、本発明を制限するものではない。
【図面の簡単な説明】
【００１０】
【図１】図１は、従来技術における、ＴＦＴアレイ基板構造の上面模式図である。
【図２】図２（ａ）は、本発明実施例が提供する一種のＴＦＴアレイ基板構造の上面模式図であり、図２（ｂ）は、本発明実施例が提供するもう一種のＴＦＴアレイ基板構造の上面模式図である。
【図３】図３は、本発明実施例が提供する、Ｌ型ＴＦＴを用いるアレイ基板構造の上面模式図である。
【図４】図４は、本発明実施例が提供する、Ｕ型ＴＦＴを用いるアレイ基板構造の上面模式図である。
【図５】図５は、本発明実施例が提供する、ＴＦＴアレイ基板のそれぞれのステップが完了する際の、アレイ基板の構造断面図であり、該断面は図３中のａ−ａ’方向に対応している。
【図６】図６は、本発明実施例が提供するＴＦＴアレイ基板のそれぞれのステップが完了する際のアレイ基板の構造断面図であり、右側の破線枠内の部分は、図３におけるＣを中心とする断面に対応する。
【図７】図７は、本発明実施例が提供するもう一種のＴＦＴアレイ基板の断面模式図である。
【図８】図８は、本発明実施例が提供する一種の液晶ディスプレイパネルの局部上面模式図である。
【図９】図９は、本発明実施例が提供する液晶ディスプレイパネルの断面模式図である。
【発明を実施するための形態】
【００１１】
本発明の実施例の目的、技術構成及びメリットをさらに明確にするため、以下に本発明の実施例の図面を参照して、本発明の実施例の技術構成についてさらに明確に、完全に記載する。明らかなように、記載される実施例は本発明の一部の実施例であり、全部の実施例ではない。記載の本発明の実施例に基づいて、当業者が進歩性を有する労働を必要としない前提において得られるその他の実施例も、本発明が保護を求める範囲に属するものである。
【００１２】
別途定義する場合を除き、ここで使用する技術用語または科学技術用語は、本発明が属する分野における一般的な技能を有する者が理解する通常の意味である。本発明の特許出願明細書及び請求の範囲において使用される「第一」、「第二」及び類似の用語は、如何なる順序、数量または重要性をも示すものでもなく、異なる構成部分を区別させるためのものに過ぎない。同様に、「一つ」または「一」などの類似用語は数量の制限を示していなく、少なくとも一つ存在するという意味である。「Ａは、Ｂを含む」または「Ａは、Ｂを備える」などの類似の表現は、Ａという素子または部材が、Ｂとして列挙された素子または部材、及びその均等物を含むことを意味し、その他の素子または部材を排除するわけではない。「接続」または「連結」などの類似の用語は、物理的または機械的な接続に限られず、電気的な接続を含み、直接でも間接でも構わない。「上」、「下」、「左」、「右」などは相対的な位置関係の表示のみに用いるものであり、記載される対象の絶対的位置が変わった場合、その相対的な位置関係も相応に変化する可能性がある。
【００１３】
本発明の実施例はアレイ基板、液晶ディスプレイ基板及び駆動方法を提供し、画素ユニットの開口率を増大させ、これにより隣接するブラックマトリックスの形状が違うことによる、表示に横縞が出ることを回避し、表示品質を向上させる。
【００１４】
本発明の実施例はアレイ基板を提供する。交差するように設置されている複数のデータライン及び複数のゲートライン、並びに複数のデータラインと複数のゲートラインとが囲むことで形成される複数のアレイ状に配列している画素ユニットを含み、画素ユニットはそれぞれ、薄膜トランジスタ及び画素電極を含み、薄膜トランジスタは、ゲート電極、ソース電極及びドレイン電極を含み、ソース電極は、対応するデータラインと接続し、ドレイン電極は、画素電極と接続するアレイ基板において、隣接する二行のゲートラインは、対応の駆動される隣接する二行の画素ユニットの間に位置し、隣接する二行の画素ユニット中のそれぞれの薄膜トランジスタのドレイン電極と画素電極との接続位置は、二行のゲートラインの間または対応のゲートライン上にある。
【００１５】
さらに、例えば、隣接する二行の画素ユニット中のそれぞれの薄膜トランジスタのドレイン電極と画素電極は、第一ビアホールを介して接続されている。
【００１６】
さらに、例えば、ゲートラインは突起を含み、隣接する二行の画素ユニットの隣接する二行のゲートラインの突起は、列方向上において交互に向かい合っている。
【００１７】
さらに、例えば、隣接する二行のゲートライン中の上の行のゲートラインは、隣接する二行の画素ユニット中の下の行の画素ユニットを駆動し、隣接する二行のゲートライン中の下の行のゲートラインは、隣接する二行の画素ユニット中の上の行の画素ユニットに対応し、または上の行のゲートラインは上の行の画素ユニットを駆動し、下の行のゲートラインは下の行の画素ユニットを駆動する。
【００１８】
さらに、例えば、上記基板はさらに複数の共通電極ラインを含み、隣接する二行の共通電極ラインの間は、隣接する二行の画素ユニットを隔て、共通電極ラインは第二ビアホールを介して、画素ユニットの共通電極と接続する。
【００１９】
さらに、例えば、共通電極ラインと共通電極とが接続する、第二ビアホールの数は少なくとも二つである。
【００２０】
例えば、共通電極は透明電極材料、例えば、酸化インジウムースズ（ＩＴＯ）によって形成することができ、ＩＴＯの電気抵抗は比較的大きく、共通電極ラインは一般的に、ゲートライン金属層（ＧＡＴＥ層）と同じ層で製作され、電気抵抗は比較的小さい。よって共通電極ラインと共通電極とを接続することで、共通電極の電気抵抗を低減させることができ、これにより信号の応答速度を向上させる。さらに、共通電極ラインの数が多ければ多いほど良く、画素ユニットの列数と同じであることが最も好ましく、共通電極線は金属によって製作され、共通電極層の材料の電気抵抗は比較的小さく、よって共通電極ラインの数が多ければ多いほど、電気抵抗はより小さくなる。具体的な実施過程において、共通電極ラインの数と画素ユニットの列数とが同じであることが好ましく、もう一つの面において、数が画素ユニットの列数より多い場合、工程上は余分のブラックマトリックスでカバーすることが必要であり、逆にコストが上がることになる。
【００２１】
図２（ａ）は本発明の一つの実施例が提供する薄膜トランジスタ（ＴＦＴ）アレイ基板１００を示している。このアレイ基板１００は、ベース基板（図示していない）上に交差して設置される複数のゲートライン１０１、複数のデータライン１０２及び複数の共通電極ライン１０３を含む。図に示すように、ゲートライン１０１と共通電極ライン１０３とは横方向に延伸し、データ線１０２は縦方向に延伸する。データライン１０２とゲートライン１０１とは交差して複数のアレイ状に配列している画素ユニットを形成し、図において、隣接する二列の画素ユニット中の上下二つの画素ユニットＡ１、Ａ２を例とする。それぞれの画素ユニットの上下方向の両側はそれぞれゲートライン及び共通電極ラインであり、左右両側はデータラインである。それぞれの画素ユニットＡ１、Ａ２はＴＦＴ（スイッチ素子として）及び画素電極１０４（１０４１、１０４２）を含む。それぞれのデータライン１０２は、隣接する二列の画素ユニットの間に位置し、図に示すように、データライン１０２は交互に隣接する二列の画素ユニットの左の列のＡ２及び右の列Ａ１を駆動し、隣接する二行のゲートライン１０１（１０１１、１０１２）は駆動される、隣接する二行の画素ユニットの間に位置する。この隣接する二行の画素ユニット中には、同じ列に位置する二つの画素ユニット（即ちＡ１、Ａ２）のＴＦＴのゲート電極が交差して向かい合い、隣接する二行の共通電極ライン１０３の間は二行の画素ユニットを隔てている。図２（ａ）は上方に位置する共通電極ライン１０３を省略した。図２（ａ）は四つの隣接する画素ユニットのみを示し、説明しやすいように例示している。
【００２２】
同じ列の隣接する二つの画素ユニットＡ１，Ａ２のゲートライン１０１について、図中の上の行のゲートライン１０１１の突起Ｇ１、下の行のゲートライン１０１２の突起Ｇ２の位置は交差して向かい合うように配列し、即ち突起Ｇ１は、図中の垂直方向において、下に向けて延伸し、突起Ｇ２は図中の垂直方向において、上に向けて延伸し、突起Ｇ１及び突起Ｇ２は互いに位置をずらして配置し、対面するように配置するわけではない。ゲートライン１０１１は画素ユニットＡ２を駆動し、ゲートライン１０１２は画素ユニットＡ１を駆動する。説明すべきは、本実施例中に記載のゲートライン１０１１、１０１２は突起Ｇ１、Ｇ２を有するものであり、これは突起を有するゲートラインを例に説明するものであり、本発明を制限するものではない。例えば、ライン型（「一」の字型）ゲートラインを用いることもでき、本発明の主旨を逸脱しなければ良い。突起Ｇ１、Ｇ２はＴＦＴのゲート電極としての役割を果たす。
【００２３】
同時に、図２（ａ）が示すように、同じ列の上の行の画素ユニットＡ１のＴＦＴドレイン電極Ｄ１と、対応する画素電極１０４１の第一ビアホールＢ１との接続位置は、画素ユニットＡ２のＴＦＴのゲートライン１０１１のエリア内に位置し、光透過方向（図中の紙面に垂直な方向）にある。このビアホール位置Ｂ１の投影は、完全に下の行の画素ユニットＡ２のゲートライン１０１１の投影内にあり、即ちビアホールＢ１は完全にゲートライン１０１１が対応するブラックマトリックスのカバー下にあり、よって開口率に影響しない。同じように、画素ユニットＡ２、ＴＦＴのドレイン電極Ｄ２及び対応する画素電極１０４２の第一ビアホールＢ２の接続位置は、画素ユニットＡ１のＴＦＴのゲートライン１０１２のエリア内に位置する。光透過方向において、このビアホール位置Ｂ２の投影は完全に上の行の画素ユニットＡ１のゲートライン１０１２のエリア内にあり、または、ドレイン電極Ｄ１、Ｄ２と対応する画素電極１０４１、１０４２と接続するビアホールＢ１、Ｂ２は隣接するゲートライン１０１１、１０１２の間に位置する。ビアホールＢ１、Ｂ２がゲートライン１０１１、１０１２に対応するブラックマトリックスの投影内に入ることを保証できれば、ビアホールの位置が画素ユニットの開口率に影響を与えないことを保証できる。具体的に実施する際、余分にビアホール位置に対するカバーを増設する必要はない。ここにおいて、ゲートライン１０１１、１０１２と対応するブラックマトリックスは、本実施例のアレイ基板と向かいあって、液晶セルを形成する向かい合う基板上（例えばカラーフィルター基板上）のブラックマトリックスであり、図２（ａ）中には示されていない。
【００２４】
ドレイン電極Ｄ１は延伸し、これによりゲートライン１０１２の突起Ｇ２と重なる。これにより対応するデータライン１０２と、突起Ｇ２が重なる部分（ゲート電極として）とは画素ユニットＡ１の薄膜トランジスタを構成する。ドレイン電極Ｄ２は延伸して、ゲートライン１０１１の突起Ｇ１と重なる。これにより対応するデータライン１０２と突起Ｇ２とが重なる部分（ゲート電極として）は、画素ユニットＡ２のもう一つの薄膜トランジスタを構成する。説明しやすいように、トランジスタの半導体層は図示していない。
【００２５】
図２（ａ）からわかるように、共通電極ライン１０３上には、第２ビアホール位置Ｃがあり、この第２ビアホール位置Ｃの箇所においては、画素ユニット中の共通電極（図示していない）と共通電極ラインとの接続する位置である。画素ユニット中の共通電極と画素電極との組み合わせにより、液晶駆動電界を形成する。共通電極ライン１０３は、上下二方向の二つの画素ユニットの使用に供することができる。
【００２６】
アレイ基板の設計は、対向基板上のブラックマトリックスの形状が一致することを保証し、即ち隣接する二行のゲートラインと共通電極ラインとは間隔をおいて配列し、共通電極ラインと隣接する二行のゲートラインとがアレイ基板の同じエリアを占める場合、対応するブラックマトリックスは、対応するように同じ形状に設計することができ、これにより隣接するブラックマトリックスの形状が同じであることを保証し、表示の際には、隣接する行のブラックマトリックスの形状が異なることによる横縞を示すことがない。同時に、画素電極とドレイン電極とはビアホールによって接続され、設計ではブラックマトリックスをカバーのために余分に増やすことはなく、画素ユニットの開口率を増大させた。
【００２７】
図２（ａ）が示すＴＦＴアレイ基板に基づいて、もう一つの実施例は、図２（ｂ）に示す変形を用いる。図２（ｂ）の実施例と図２（ａ）の実施例との区別は、ゲートライン１０１１、１０１２上に、ゲート電極として使用する突起Ｇ１、Ｇ２の図中の左右方向の位置の違いによるものである。この他に、図２（ａ）及び図２（ｂ）が示すＴＦＴが採用するのはライン型ＦＴＦであるが、本発明はこの構造のＴＦＴに限られない。例えば、Ｌ型及びＵ型のＴＦＴを採用することができ、それぞれ図３及び図４に示すとおりである。データライン１０２と突起Ｇ１、Ｇ２が重なり、薄膜トランジスタのゲート電極の部分の形状はＬ型及びＵ型である。
【００２８】
説明すべきは、本発明実施例が提供するアレイ基板中のデータライン１０２の接続は、実施例が示した接続方式に限られず、その他のデータライン接続形状を用いることもできることである。ドレイン電極Ｄ１、Ｄ２及び画素電極１０４１、１０４２は、ビアホールＢ１、Ｂ２を介して接続しないこともでき、他の方式を用いることもできる。直接接続する方法で接続しても、接続を実現できれば良い。
【００２９】
以下にアレイ基板の断面図を参照して、本発明実施例が提供する技術構成について詳細に記載する。
【００３０】
図５が示すのは、Ｌ型ＴＦＴ画素構造のＴＦＴアレイ基板の断面図であり、図３に示すＬ型ＴＦＴ画素構造を用いたａ−ａ’方向における断面図に対応する。図５においては、図３のアレイ基板の製造ステップＳ１からステップＳ８中のそれぞれのステップが完了した場合に対応する断面図である。説明すべきは、この製造方法は、画素電極とドレイン電極とのビアホール接続により、例として説明したものであるが、本発明はこれに限られない。図５に示すように、このアレイ基板の製造方法のステップＳ１〜Ｓ８は簡単に説明すれば以下のとおりである。
【００３１】
＜ステップＳ１＞一次パターン化工程によりゲートラインを形成する。例えば、スパッタ露光エッチング法により、ガラス基板（またはプラスチック基板上）にゲート電極層を形成し、ゲートライン１０１を含み、図５のＳ１が示すとおりとなる。
【００３２】
本発明の実施例中で言うパターン化工程は、フォトレジストの塗布、マスク、露光、エッチング、フォトレジスト剤剥離などの工程を含み、フォトレジスト剤はポジティブレジストを例としているが、これは本発明を制限するものではない。
【００３３】
＜ステップＳ２＞ゲート絶縁層（ＧＩ層）を形成する。例えば、気相成膜法によりゲート絶縁層を製造し、ガラス基板とゲート電極層とを覆い、図５のＳ２が示すとおりとなる。この絶縁層は例えば、有機層または無機層とすることができる。
【００３４】
＜ステップＳ３＞ゲート絶縁層ＧＩ上にはアクティブ層（ＡＣＴ層）があり、図５中のＳ３左側が示すとおりとなる。このアクティブ層はシリコン半導体層とすることができ（非晶質シリコンまたはポリシリコン）または酸化物半導体層（例えばＩＧＺＯ）とすることができる。
【００３５】
＜ステップＳ４＞ゲート電極、ドレイン電極及びデータラインを含むドレイン層（ＳＤ層）を形成し、図５中のＳ４左側に示すとおりとなる。例えば、アクティブ電極（Ｓ）はデータラインと接続し、ドレイン電極（Ｄ）の一端は右側ゲートラインの上表面の上方に接続し、図５中のＳ４の右側が示すとおりとなる。
【００３６】
＜ステップＳ５＞ＳＤ層上に第二絶縁層１を形成し、ソース、ドレイン電極及びゲート絶縁層を形成し、さらにドレイン電極末端にビアホールＢを形成し、図５のＳ５右側が示すとおりとなる。この第二絶縁層Ｉは樹脂層とすることができる。
【００３７】
＜ステップＳ６＞第一透明電極を製造し、第一透明電極は画素電極Ｐである。この画素電極Ｐは第二絶縁層Ｉ中のビアホールＢによりドレイン電極Ｄに接続し、図５中のＳ６右側が示すとおりとなる。この画素電極Ｐは、透明導電層（例えばＩＴＯ層）を光エッチングすることにより得られたものである。
【００３８】
＜ステップＳ７＞画素電極Ｐ上に絶縁層を形成して不活性化ＰＶＸ層とし、このＰＶＸ層は第二絶縁層Ｉ及び画素電極Ｐを覆い、図５のＳ７が示すとおりとなる。
【００３９】
＜ステップＳ８＞ＰＶＸ層上表面に第二透明電極を形成し、共通電極Ｖｃｏｍとし、図５のＳ８の右側が示すとおりとなり、この共通電極Ｖｃｏｍと画素電極Ｐが形成する蓄積コンデンサー及び電界は、液晶の回転を駆動する。この共通電極Ｖｃｏｍは、透明導電層（例えばＩＴＯ層）に対し光エッチングを行うことにより得られる。
【００４０】
画素電極Ｐと共通電極Ｖｃｏｍとは、スリットを形成することができる。
【００４１】
図５全体において、Ｓ８は、図３が示すＬ型ＴＦＴの画素構造を用いたａ−ａ’方向のＴＦＴアレイ基板の断面図であり、ビアホール位置Ｂは図３中のビアホール位置Ｂに対応する。
【００４２】
説明すべきは、図５に示す方法において、ＳＤ層及びＡＣＴ層はそれぞれ形成されたものであり、両者はともに一つのマスク板を使用することができ（例えばグレー色調またはハーフトーンマスク板）、一回のフォトエッチング工程において形成されることである。実施のプロセスにおいて、具体的な工程順序及びプロセスは変化するものであり、本発明が提供するＴＦＴアレイ基板の構造を最終的に実現出来ればよい。
【００４３】
比較的好ましくは、図３において、共通電極ラインのエリア内にビアホールＣを形成し、このビアホールＣは共通電極及び共通電極ラインを接続するものである。
【００４４】
例えば、図６の右側破線枠内は各ステップが完成した際の断面図であり、ゲートラインの位置が対応する構造の製造ステップ、共通電極ラインエリア内のビアホールの製造過程は以下のとおりである。
【００４５】
ステップＳ１において、ゲート電極層中はさらに共通電極ライン１０３を含み、図６中のＳ１の右側が示すとおりとなる。
【００４６】
共通電極の上方において、ステップＳ２、Ｓ５、Ｓ７以後に、この共通電極の上表面を下から上に順に積層して、ゲート絶縁層（ＧＩ）、第二絶縁層Ｉ、不活性化層（ＰＶＸ）の三層の絶縁層をそれぞれ成膜させる。ステップＳ７において、三層の層をエッチングしてビアホールＣを得て、図６中のＳ７の右側が示すとおりとなる。説明すべきは、ビアホールＣを得る工程プロセスにおいて、一回のエッチングにより得ることができ、または三層をそれぞれエッチングすることで得られることであり、本発明の実施例は限定しない。
【００４７】
＜ステップＳ８＞共通電極Ｖｃｏｍを形成し、この共通電極Ｖｃｏｍを、ゲート電極層の層に位置する共通電極ラインと接続し、図６のＳ８の右側のＣが示すとおりとなる。
【００４８】
比較的好ましくは、それぞれの共通電極ラインエリアにおいて、ビアホールＣの数は少なくとも二つであり、好ましくは、ビアホールＣの数はアレイ基板中の画素ユニットの列数であり、さらにこのビアホールＣは共通電極に沿って周期的に配列している。
【００４９】
図６に示すＳＳが示す構造を用いて、本実施例は画素エリアに横方向のゲート電極層中の共通電極ラインを増加させ、それは周期的に共通電極Ｖｃｏｍと導通して、非常に大きく共通電極Ｖｃｏｍの電気抵抗を下げ、相互干渉（ｃｒｏｓｓ  ｔａｌｋ）等の、共通電極Ｖｃｏｍの電気抵抗が大きくなることによる不良現象の発生を防止できる。
【００５０】
説明すべきは、アレイ基板の構造において、第二透明導電層を共通電極Ｖｃｏｍとし、しかし本発明の実施例はさらに第一透明導電層を共通電極Ｖｃｏｍとし、第二透明導電層は画素電極Ｐとすることである。第一透明導電層を用いた導電層を共通電極Ｖｃｏｍとする、ＴＦＴアレイ基板の断面図は図７に示すとおりである。
【００５１】
また、工程中の第二絶縁層Ｉ、不活性化層（ＰＶＸ）などの絶縁層はその他の材料を用いることができ、絶縁の効果を果せばよい。
【００５２】
本発明の実施例が提供する液晶ディスプレイパネルは、前述の画素構造を有するＴＦＴアレイ基板を含む。
【００５３】
図９に示すように、このディスプレイパネル１０は、向かい合うように設置している対向基板３００と、前述のいずれかの実施例のアレイ基板２００とを含む。対向基板３００は、アレイ基板２００の画素ユニットが対応するブラックマトリックスを含む。アレイ基板２００と対向基板３００とは互いに向かい合うように設置して液晶セルを形成し、液晶セルはシール剤３５０によって密封され、液晶セル中には液晶材料４００が充填されている。この向かい合う基板３００は例えばカラーフィルター基板であり、その上のブラックマトリックスはアレイ基板２００上の画素ユニットの画素ユニットに対応し、カラーフィルター基板のそれぞれの画素ユニット中にはカラーフィルターが形成され、例えばＲＧＢフィルターである。これらの例示において、この液晶ディスプレイ装置１０はさらに、それに表示用バックライトを提供するためのバックライト５００を備え、それは例えばアレイ基板３００の下方に位置する。
【００５４】
比較的好ましくは、この液晶ディスプレイパネル１０は、光透過方向（図９の垂直方向）において、アレイ基板上のゲートライン、共通電極ラインの投影はカラーフィルター基板上のブラックマトリックスの投影内に入る。
【００５５】
比較的好ましくは、液晶ディスプレイパネル１０は、対向基板において、ゲートライン位置が対応するブラックマトリックスは共通電極ラインが対応するブラックマトリックスと形状が同じである。図８を参照すれば、液晶ディスプレイパネル１０には、同じ列の上下に、四つの画素ユニットの上面図があり、その破線枠が対応する基板の一方のブラックマトリックス（ＢＭ）であり、ゲートライン位置と対応するブラックマトリックスとゲートラインの外縁とは一致し、全体の形態は滑らかであり、共通電極のラインの位置が対応するブラックマトリックスは一致し、これによりこのディスプレイパネル１０中の隣接するディスプレイ画素ユニットの大きさは同じであり、横縞が現れることはない。
【００５６】
本発明のもう一つの実施例は、さらにアレイ基板のゲートライン駆動方法を提供する。このアレイ基板は例えば、前述のいずれかの実施例中のアレイ基板であり、この方法は以下のステップを含む。
【００５７】
隣接する二行の画素ユニットの間の隣接する二行のゲートラインは、先に隣接する二行のゲートライン中の、下の行のゲートラインをスキャンし、次いで隣接する二行のゲートライン中の、上の行のゲートラインをスキャンし、または、向かい合う隣接する二行の画素ユニットの間の隣接する二行のゲートラインは、先に隣接する二行のゲートライン中の上の行のゲートラインをスキャンし、次いで隣接する二行のゲートライン中の下の行のゲートラインをスキャンする。
【００５８】
例えば、図８を参照し、示されたのは上下の隣接する四つの画素ユニットであり、ゲートライン１０１１、１０１２、１０１３、１０１４．．．．．．はアレイ基板上の上から下に順次配置したゲートラインであり、これらのゲートラインは２本一組で、隣接する二行の画素ユニットの間に位置する。これらのゲートラインの駆動の順序は、例えば、プラス方向でスキャンする場合は１０１２−１０１１−１０１４−１０１３である。このように、画素ユニットのオンの順序は上から下であり、マイナス方向にスキャンする場合は１０１３−１０１４−１０１１−１０１２であり、このように類推することができる。
【００５９】
前述のように、本発明の実施例はアレイ基板、液晶ディスプレイパネル及び駆動方法を提供する。画素電極と薄膜トランジスタのドレイン電極との接続位置を、隣接する画素ユニットのゲートラインの間またはゲートライン上に設置し、さらには、画素ユニットの上下に隣接する二つの画素ユニットのゲート電極が交互にずれるように向かい合い、さらに上下の隣接する二つの画素ユニットのＴＦＴは向かい合っている。よって、ゲートラインと対応するブラックマトリックスの外縁と、ゲート電極の外縁とは平行であり、且つ共通電極ラインと対応する外形状のなめらかなブラックマトリックスは一致しており、このように画素ユニットの開口の大きさは同じであり、外観は一致し、これにより隣接するブラックマトリックスに差異が生じ、横縞が生じることを回避できる。また、画素電極とドレイン電極とがビアホールによって接続される場合、ビアホールの光漏れを回避するために、ブラックマトリックスの面積を増加させることができ、これにより開口率を増大させることができる。
【００６０】
以上に記載されたのは本発明の例示的な実施形態に過ぎず、本発明の保護範囲を制限するものではなく、本発明の保護範囲は請求の範囲によって決められる。
【符号の説明】
【００６１】
１０  ディスプレイパネル
１００  アレイ基板
１０１、１０１１、１０１２  ゲートライン
１０２  データライン
１０３  共通電極ライン
１０４、１０４１、１０４２  画素電極
２００  アレイ基板
３００  対向基板
４００  液晶材料
５００  バックライト
Ａ１、Ａ２  画素ユニット
Ｇ１、Ｇ２  突起
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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