(57)【要約】  マスクプログラムド読取り専用メモリ（ＭＲＯＭ）は、各々がビット線と相補ビット線とを有する、複数のカラム線ペアを有する。ＭＲＯＭは、カラム線ペアと複数のワード線との間の複数の交差部に対応する複数のメモリセルを含む。各メモリセルは高Ｖｔトランジスタと低Ｖｔトランジスタとを含む。
2016528660.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と相補ビット線とを含むカラム線ペアと、
複数のメモリセルと、ここにおいて、各メモリセルが、前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第２のトランジスタとを備えるトランジスタのペアを含み、ここにおいて、トランジスタの各ペアについて、前記第１および第２のトランジスタのうちの１つが低しきい値電圧（低Ｖｔ）トランジスタであり、前記第１および第２のトランジスタのうちの残りの１つが高しきい値電圧（高Ｖｔ）トランジスタである、
を備えるマスクプログラムドＲＯＭ（ＭＲＯＭ）。
【請求項２】
前記第１のトランジスタおよび前記第２のトランジスタがＮＭＯＳトランジスタである、請求項１に記載のＭＲＯＭ。
【請求項３】
各第１のトランジスタおよび各第２のトランジスタが、接地されたソースを含み、ここにおいて、各第１のトランジスタのためのドレインが前記ビット線に結合し、各第２のトランジスタのためのドレインが前記相補ビット線に結合する、請求項２に記載のＭＲＯＭ。
【請求項４】
前記第１および第２のトランジスタの各々のソースに結合されたチョークデバイスをさらに備え、ここにおいて、前記チョークデバイスが、前記第１および第２のトランジスタの前記各々のためのゲートソース間電圧を低減するように構成された、請求項１に記載のＭＲＯＭ。
【請求項５】
前記チョークデバイスが、電源に結合されたゲートと、接地に結合されたソースと、前記第１および第２のトランジスタの前記ソースに結合されたドレインとを有するＮＭＯＳトランジスタを備える、請求項４に記載のＭＲＯＭ。
【請求項６】
前記相補ビット線に結合されたそれのゲートと、前記ビット線に結合されたドレインとを有する第１のＰＭＯＳトランジスタと、
前記ビット線に結合されたそれのゲートと、前記相補ビット線に結合されたドレインとを有する第２のＰＭＯＳトランジスタと
をさらに備える、請求項１に記載のＭＲＯＭ。
【請求項７】
前記第１のＰＭＯＳトランジスタのためのソースと前記第２のＰＭＯＳトランジスタのためのソースとが両方とも電源に結合された、請求項６に記載のＭＲＯＭ。
【請求項８】
前記カラム線ペアの両端間のコモンモード電圧降下を減少させるように構成されたキーパーデバイスのペアをさらに備える、請求項１に記載のＭＲＯＭ。
【請求項９】
前記カラム線ペアをプリチャージするように構成されたプリチャージトランジスタのペアをさらに備える、請求項１に記載のＭＲＯＭ。
【請求項１０】
ビット線と相補ビット線とを含むカラム線のペアをプリチャージすることと、
前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第２のトランジスタとを含むメモリセルにアクセスするためにワード線をアサートすることと、ここにおいて、前記第１および第２のトランジスタのうちの１つが低Ｖｔトランジスタであり、ここにおいて、前記第１および第２のトランジスタのうちの残りの１つが高Ｖｔトランジスタである、
前記ワード線のアサーションに応答して、前記アクセスされたメモリセルに記憶された２進値を検知するために、前記第１および第２のトランジスタのうちのどの１つが前記低Ｖｔトランジスタであるか、および、前記第１および第２のトランジスタのうちのどの１つが前記高Ｖｔトランジスタであるかを決定するために、カラム線の前記プリチャージされたペアの両端間の電圧差を検知することと
を備える、方法。
【請求項１１】
前記低Ｖｔトランジスタが、前記プリチャージされたカラム線のうちの１つを、前記プリチャージされたカラム線のうちの残りの１つよりも低い電圧までディスチャージしたことに応答して、前記プリチャージされたカラム線の前記残りの１つを電源電圧までチャージするためにトランジスタをオンにすること
をさらに備える、請求項１０に記載の方法。
【請求項１２】
キーパーデバイスを通して前記ビット線と前記相補ビット線とを弱くチャージすることによって、前記カラム線のペアについてのコモンモード電圧降下を減少させることをさらに備える、請求項１０に記載の方法。
【請求項１３】
漏れ電流を抑制するために前記第１および第２のトランジスタの各々のためのソース電圧を上げることをさらに備える、請求項１０に記載の方法。
【請求項１４】
前記第１および第２のトランジスタの各々のための前記ソース電圧を上げることが、前記第１および第２のトランジスタからの漏れ電流をＮＭＯＳトランジスタを通して接地に導通することを備える、請求項１３に記載の方法。
【請求項１５】
センス増幅器において前記電圧差を検知することをトリガするために、前記電圧差の発生の後にセンスイネーブル信号をアサートすることをさらに備える、請求項１０に記載の方法。
【請求項１６】
ビット線と相補ビット線とを含むカラム線ペアと、
複数のメモリセルと、ここにおいて、各メモリセルが、前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第２のトランジスタとを備えるトランジスタのペアを含み、ここにおいて、トランジスタの各ペアについて、前記第１および第２のトランジスタのうちの１つが低しきい値電圧（低Ｖｔ）トランジスタであり、前記第１および第２のトランジスタのうちの残りの１つが高しきい値電圧（高Ｖｔ）トランジスタである、
前記メモリセルのうちのアクセスされた１つのメモリセルにおいて前記第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかを決定するための手段と
を備えるマスクプログラムドＲＯＭ（ＭＲＯＭ）。
【請求項１７】
前記手段は、前記メモリセルのうちの前記アクセスされた１つのメモリセルにおいて前記第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかを決定するために、前記カラム線ペアの両端間の電圧差を検出するように構成された、請求項１６に記載のＭＲＯＭ。
【請求項１８】
前記手段は、前記メモリセルのうちの前記アクセスされた１つのメモリセルにおいて前記第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかの前記決定に応答してビット判定を行うようにさらに構成された、請求項１７に記載のＭＲＯＭ。
【請求項１９】
前記第１のトランジスタおよび前記第２のトランジスタがＮＭＯＳトランジスタである、請求項１６に記載のＭＲＯＭ。
【請求項２０】
前記第１および第２のトランジスタの各々のソースに結合されたチョークデバイスをさらに備え、ここにおいて、前記チョークデバイスが、前記第１および第２のトランジスタの各々のためのゲートソース間電圧を低減するように構成された、請求項１６に記載のＭＲＯＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、その全体が参照により本明細書に組み込まれる、２０１３年７月２９日に出願された米国非仮出願第１３／９５３，５１１号の優先権を主張する。
【０００２】
[0002]本出願は、マスクプログラムド（mask-programmed）読取り専用メモリ（ＲＯＭ）に関し、より詳細には、それの記憶されたデータへの無許可のアクセス（unauthorized access）に対するセキュリティが強化されたマスクプログラムドＲＯＭに関する。
【背景技術】
【０００３】
[0003]マスクプログラムドＲＯＭ（ＭＲＯＭ：a mask-programmed ROM）中の記憶されたデータは、暗号化コードまたは動作パラメータに関係する高度に機密のデータであり得る。たとえば、ＭＲＯＭは、重要なプログラムコード、メインプロセッサのための基本ブートストラップファームウェア、またはグラフィックカード、ハードディスク、ＤＶＤドライブ、およびＴＦＴスクリーンなどの内蔵型のデバイス（self-contained devices）を内部で制御するために必要とされるファームウェアを記憶し得る。したがって、ＭＲＯＭが、それの記憶されたデータへの無許可のアクセスに対して比較的セキュアであることが望ましい。
【０００４】
[0004]ＭＲＯＭにおけるマスクプログラミングステップ（mask programming step）のタイプはそれのデータセキュリティに影響を及ぼす。たとえば、ＭＲＯＭの１つのタイプは金属層プログラミングステップ（a metal layer programming step）の使用を伴う。金属層プログラミングは極めて普及しているが、高度なユーザは、記憶されたデータを回復する（recover）ために金属層プログラミングを容易にリバースエンジニアリングし得る。たとえば、埋込みＭＲＯＭを含むシステムオンチップ（ＳＯＣ：a system on a chip）ダイは、一般に、パッケージ基板上に取り付けられたフリップチップである。したがって、それの隣接する金属層をもつダイのためのアクティブ表面はパッケージ基板に面するが、ダイの裏面はモールド化合物（a mold compound）を用いてカプセル化される。その場合、リバースエンジニアは、ダイの裏面を露出させるためにモールド化合物を容易に除去し、金属層プログラミングを読み取り、記憶されたデータを決定するために、電子顕微鏡を使用して、露出したダイを通して撮像し得る。ヒューズベースＲＯＭ中の金属層ヒューズの状態も、この走査電子顕微鏡技法を使用して回復され得る。
【０００５】
[0005]別のタイプのＭＲＯＭは、対応するメモリセルトランジスタにチャネルインプラント（channel implant）を選択的に与えるためにチャネルプログラミングステップ（a channel programming step）を使用する。チャネルインプラントの存在に応じて、メモリセルトランジスタは高しきい値電圧トランジスタ（a high threshold voltage transistor）または低しきい値電圧トランジスタ（a low threshold voltage transistor）のいずれかを備える。理想的には、低しきい値電圧トランジスタメモリセルは、それの対応するワード線（word line）のアサーションに応答して導通するが、高しきい値電圧トランジスタは導通しない。チャネルインプラントは、金属層プログラミングを検査するために使用されるリバースエンジニアリングのタイプに対してロバストであるが、トランジスタディメンジョンがディープサブミクロンレジーム（deep sub-micron regime）に押し進む（push into）ので、高しきい値電圧と低しきい値電圧との間の差はわずか１００ミリボルトまで低減する。それにより、低しきい値電圧トランジスタと高しきい値電圧トランジスタの両方が高度プロセスノードにおいてワード線のアサーションに応答し、したがって、高しきい値電圧メモリセルを低しきい値メモリセルと区別するために別個の基準回路が必要とされ、これは、密度を低減し、システム複雑さを増加させる。さらに、チャネルインプラントプログラムドＭＲＯＭ（channel-implant-programmed MROMs）中の低しきい値電圧メモリセルトランジスタは過大な漏れ電流（leakage current）に悩まされる。
【０００６】
[0006]したがって、当技術分野において、無許可のアクセスに対してロバストであり、しかも密度の増加と電力消費の低減とを達成するマスクプログラマブルＲＯＭが必要である。
【発明の概要】
【０００７】
[0007]当技術分野において、密度の増加と電力消費の低減とを達成しながらセキュリティが強化されたマスクプログラムドＲＯＭの必要性を満たすために、カラム線（column lines）またはビット線（bit lines）のペアを含むマスクプログラムドＲＯＭ（ＭＲＯＭ）が開示される。各カラム線ペアはビット線と相補ビット線（a complement bit line）とを含む。ＭＲＯＭは、各カラム線ペアについて複数のメモリセルを含む。各メモリセルはトランジスタのペアを備える。各トランジスタペア中の第１のトランジスタはビット線に結合するが、残りの第２のトランジスタは相補ビット線に結合する。各メモリセルのためのマスクプログラミングステップにおける選択的チャネルインプラントがそれの２進値（論理１または論理０）を決定する。各トランジスタペア中の第１または第２のトランジスタのいずれかはチャネルインプラントを受け取るが、そのペア中のトランジスタのうちの残りの１つはチャネルインプラントを受け取らない。チャネルインプラントの存在（またはそれの欠如）がメモリセルの第１および第２のトランジスタのためのしきい値電圧を決定する。マスクプログラミングは、各トランジスタペア中のトランジスタのうちの１つが高しきい値電圧（a high threshold voltage）（高Ｖｔ（high Vt））トランジスタであり、各ペア中のトランジスタのうちの残りの１つが低しきい値電圧（a low threshold voltage）（低Ｖｔ（low Vt））トランジスタであるように、各メモリセルに関して相補的である。
【０００８】
[0008]チャネルインプラントのタイプは、メモリセルトランジスタが低Ｖｔトランジスタであるのか高Ｖｔトランジスタであるのかを決定する。たとえば、アクセプタドーパント（acceptor dopants）がＮＭＯＳトランジスタのチャネルに注入された（implanted）場合、しきい値電圧は増加される。逆に、ドナードーパント（donor dopants）がＮＭＯＳトランジスタのチャネルに注入された場合、しきい値電圧は低減される。したがって、一実施形態では、メモリセルは、高Ｖｔトランジスタ（a high Vt transistor）になるように第１のトランジスタのしきい値電圧を上げるために第１のトランジスタをチャネル注入すること（channel implanting）によって、第１の２進値（論理高（logic high）または論理低のいずれか）を記憶するようにマスクプログラムされ（mask programmed）得る。残りの第２のトランジスタは、チャネルインプラントを受け取らないようにマスキングされ、したがって低Ｖｔトランジスタ（a low Vt transistor）を備えるであろう。そのような実施形態では、メモリセルは、第２のトランジスタが高Ｖｔトランジスタを備えるように第２のトランジスタをチャネル注入することによって、第１の２進値のコンプリメント（complement）である第２の２進値を記憶するようにマスクプログラムされ得る。残りの第１のトランジスタは、それが低Ｖｔトランジスタを備えるように、チャネルインプラントからマスキングされるであろう。しかし、上記で説明したように、チャネルインプラントの存在はしきい値電圧を代わりに下げ得ることを諒解されよう。チャネルインプラントがしきい値電圧を上げるのか下げるのかにかかわらず、各メモリセル中の第１および第２のトランジスタのうちの１つは高Ｖｔトランジスタであるが、残りのトランジスタは低Ｖｔトランジスタであるように、マスキングステップは相補的である。したがって、メモリセルの２進値は、第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかに依存する。
【０００９】
[0009]複数のワード線がカラム線ペアとの交差部（intersections）を形成するように配置される。各カラム線ペアのためのメモリセルは、各メモリセルが、対応するワード線と対応するカラム線ペアとの交差点（a cross point）または交差部に位置するように、ワード線ごとに配置される。メモリセルのワード線はトランジスタペアのゲートに結合する。したがって、対応するワード線が、それの電圧を上げることによってアサートされた（asserted）場合、ペア中の両方のトランジスタがオンになる。しかし、低Ｖｔトランジスタは高Ｖｔトランジスタよりも大きい程度までオンになる。
【００１０】
[0010]高Ｖｔトランジスタによって通される電流の量と、低Ｖｔトランジスタによって通される電流の量との間のこの差が以下のように読取り動作中に使用される。特定のメモリセルに記憶されたビット値を読み取るために、最初に、対応するカラム線ペアがプリチャージ電圧（a precharge voltage）までプリチャージされる。次に、対応するワード線を、たとえば電源電圧ＶＤＤまでチャージすることによって、対応するワード線が高にアサートされる。次いで、トランジスタペア中の両方のトランジスタが導通する。しかし、低Ｖｔトランジスタに結合されたカラム線の電圧は、しきい値電圧の差のために、高Ｖｔトランジスタに結合された残りの線よりも多くディスチャージされる。したがって、センス増幅器を使用してカラム線ペアの両端間の電圧降下差（the voltage drop difference across the column line pair）を検査することによって、第１のトランジスタが高Ｖｔトランジスタであるのか低Ｖｔトランジスタであるのか、または同等に、第２のトランジスタが低Ｖｔトランジスタであるのか高Ｖｔトランジスタであるのかが決定され得る。センス増幅器がそのような決定を行うと、センス増幅器は、対応する出力ビットを生成する。たとえば、センス増幅器が、第１のトランジスタは高Ｖｔトランジスタである（または同等に、第２のトランジスタは低Ｖｔトランジスタである）と決定した場合、センス増幅器は、第１の２進値に等しい出力ビットを生成し得る。第１の２進値が２進１値であるのか２進０値であるのかは設計選択である。逆に、センス増幅器が、第１のトランジスタは低Ｖｔトランジスタである（または同等に、第２のトランジスタは高Ｖｔトランジスタである）と決定した場合、センス増幅器は、第１の２進値のコンプリメントである第２の２進値に等しい出力ビットを生成し得る。
【図面の簡単な説明】
【００１１】
【図１】[0011]本開示の一実施形態による、マスクプログラムドＲＯＭ（ＭＲＯＭ）中のカラムの概略図。
【図２】[0012]図２のＭＲＯＭにおける様々な信号のための波形を示す図。
【図３】[0013]本開示の一実施形態による、チョークデバイス（choke devices）を含むＭＲＯＭ中のカラムの概略図。
【図４】[0014]図３のＭＲＯＭにおける様々な信号のための波形を示す図。
【図５】[0015]本開示の一実施形態による、ＭＲＯＭのための例示的な動作方法のためのフローチャート。
【詳細な説明】
【００１２】
[0016]各メモリセルがトランジスタのペアを含む、マスクプログラムドＲＯＭ（ＭＲＯＭ）が開示される。各ペア中の第１のトランジスタはビット線に結合する。したがって、第１のトランジスタはビット線トランジスタとして示されることもある。各ペア中の残りの第２のトランジスタは相補ビット線に結合し、したがって、第２のトランジスタは相補ビット線トランジスタとして示されることもある。各ペア中のトランジスタのためのしきい値電圧は、複数のトランジスタのうちの１つ（ビット線トランジスタまたは相補ビット線トランジスタのいずれか）が低Ｖｔトランジスタであり、残りのトランジスタが高Ｖｔトランジスタであるように、相補的である。メモリセルトランジスタのしきい値電圧は、製造プロセス中に、対応する（１つまたは複数の）マスクステップを通して、メモリセルトランジスタがマスキングされたか否かに応じてチャネルインプラントを受け取るように構成される。各トランジスタペアについて、複数のトランジスタのうちの１つは、残りのトランジスタがチャネルインプラントを受け取る間、マスキングされる。以下の説明では、チャネルインプラントがしきい値電圧を増加させることを仮定するが、チャネルインプラントは、しきい値電圧を低減するようにも構成され得ることが、諒解されよう。メモリセルは、各メモリセルがワード線とカラム線ペアとの交差点または交差部に位置するように、ワード線ごとに配置される。各カラム線ペアはビット線と相補ビット線とを含む。
【００１３】
[0017]第１の２進値を記憶するようにメモリセルをマスクプログラムするために、メモリセルのビット線トランジスタは、それが、チャネルインプラントから遮蔽され、低Ｖｔトランジスタとして構成されるように、マスキングされる。逆に、マスキングされていない相補ビット線トランジスタは、それが高Ｖｔトランジスタとして構成されるように、チャネルインプラントを受け取る。同様に、第１の２進値のコンプリメントである第２の２進値を記憶するようにメモリセルをマスクプログラムするために、ビット線トランジスタは高Ｖｔトランジスタとして構成されるが、相補ビット線トランジスタは低Ｖｔトランジスタとして構成されるように、チャネルインプラントおよびマスキングが実行される。したがって、各マスクプログラムドメモリセルの２進状態は、有利なことにどの金属層構成にも依存しない。言い換えれば、本明細書で開示するＭＲＯＭのための金属層のどんな目視検査（visual examination）も、ＭＲＯＭ内の記憶されたデータに関する情報を与えない。このようにして、従来技術の金属層プログラムドＲＯＭと比較してセキュリティが大幅に強化される。その上、各メモリセル中の高Ｖｔトランジスタと低Ｖｔトランジスタとの相補的使用は、従来のチャネルインプラントプログラムドＲＯＭ（channel-implant-programmed ROMS）の設計を複雑にする別個の基準回路の必要性をなくす。さらに、従来のチャネルインプラントプログラムドＲＯＭを悩ました漏れ電流が、本明細書でさらに説明するように急激に低減される。次に、いくつかの例示的な実施形態について説明する。
【００１４】
例示的な実施形態
[0018]次に図面を参照すると、図１は、メモリセル１０１および１０２などの複数のメモリセルを含むＭＲＯＭ１００を示している。各メモリセルは、ビット線（ＢＬ）に結合された第１のＮＭＯＳトランジスタと、相補ビット線（ＢＬＢ：a complement bit line）に結合された第２のＮＭＯＳトランジスタとを含む。ビット線ＢＬおよびＢＬＢはカラム線ペアを形成する。したがって、カラム線ペアに結合されたメモリセルはＭＲＯＭ１００においてメモリセルのカラムを形成する。各第１のトランジスタおよび各第２のトランジスタのためのしきい値電圧が各メモリセルの２進状態を決定する。メモリセル１０１では、第１のトランジスタは、ビット線ＢＬに結合されたドレイン１１７を有する低Ｖｔトランジスタ１１２である。逆に、第２のトランジスタは、相補ビット線ＢＬＢに結合されたドレイン１１８を有する高Ｖｔトランジスタ１１４である。
【００１５】
[0019]ＭＲＯＭ１００は、ワード線１１０、１２０、および１３０などの複数のロウワード線（row word lines）を含む。ワード線１１０はＭＲＯＭのためのｎ番目のワード線であり、ただし、ｎは任意の正の整数である。同様に、ワード線１２０は（ｎ＋１）番目のワード線であり、ワード線１３０は（ｎ＋２）番目のワード線である。説明の明快のために、ＭＲＯＭ１００中の残りのワード線は図示されていない。トランジスタ１１２および１１４のためのゲート１１５はワード線１１０に電気的に接続されるが、トランジスタ１１２および１１４のためのソースは接地１１６に結合する。しかしながら、以下でさらに説明するように、トランジスタ１１２および１１４のためのソースは、漏れ電流を制限するために代替実施形態ではチョークデバイスに結合し得る。センス増幅器１４０は、カラム線ペアの両端間の電圧差を検知することによってビット判定を行う（make a bit decision）ように構成される。低Ｖｔトランジスタ１１２は、電源電圧ＶＤＤへのワード線１１０の上昇に応答してより十分にオンになる傾向があるが、高Ｖｔトランジスタ１１４はそれほどロバストにオンにならない。したがって、ビット線ＢＬは、ワード線１１０がアサートされたとき（ワード線１１０上の電圧が電源電圧ＶＤＤまで上げられたとき）、相補ビット線ＢＬＢよりも速く接地へディスチャージすることになる。一実施形態では、センス増幅器１４０は、メモリセルのうちのアクセスされた１つのメモリセルにおいて第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかを決定するための手段を備える。
【００１６】
[0020]ＭＲＯＭ１００中のメモリセルのプログラミングは、各メモリセルトランジスタペア中の第１および第２のトランジスタのためのしきい値電圧に依存する。それらのしきい値電圧は、トランジスタペア中の複数のトランジスタのうちの１つが低Ｖｔトランジスタであり、複数のトランジスタのうちの残りの１つが高Ｖｔトランジスタであるという点で相補的である。たとえば、メモリセル１０２では、第１のトランジスタは高Ｖｔトランジスタ１２２であるが、第２のトランジスタは低Ｖｔトランジスタ１２４である。したがって、メモリセル１０２のマスクプログラミングはメモリセル１０１のためのマスクプログラミングと相補関係にある。たとえば、第１のトランジスタが低Ｖｔトランジスタである場合、および第２のトランジスタが高Ｖｔトランジスタである場合、論理０値がメモリセルに記憶されると見なされ得る。逆に、第１のトランジスタが高Ｖｔトランジスタである場合、および第２のトランジスタが低Ｖｔトランジスタである場合、論理１値がメモリセルに記憶されると見なされ得る。第１のトランジスタが高Ｖｔトランジスタである場合、および第２のトランジスタが低Ｖｔトランジスタである場合、代わりに論理１値がメモリセルに記憶されると見なされ得るように、２進値の割当ては任意であることを諒解することができよう。（ｎ＋１）番目のワード線１２０はメモリセル１０２中のトランジスタ１２２および１２４のゲートに結合する。ワード線１２０がアサートされたとき、相補ビット線ＢＬＢは、したがって、ビット線ＢＬと比較してより速く接地へディスチャージされることになる。
【００１７】
[0021]概して、ＭＲＯＭ１００中の特定のメモリセルのための読取り動作は以下の通りである。アクセスされたメモリセルに記憶されたビット値を読み取る第１のステップは、プリチャージＰＭＯＳトランジスタ１５０のゲートを駆動するプリチャージ信号のアサーション（アクティブ低）に応答してプリチャージＰＭＯＳトランジスタ１５０のペアをオンにすることによってなど、ビット線ＢＬと相補ビット線ＢＬＢとをプリチャージすることを備える。各プリチャージトランジスタ１５０は、電源ＶＤＤに結合されたそれのソースを有する。１つのプリチャージトランジスタ１５０は、ビット線ＢＬに連結された（tied）それのドレインを有するが、残りのプリチャージトランジスタ１５０は、相補ビット線ＢＬＢに連結されたそれのドレインを有する。ＭＲＯＭ１００はワード線ごとに連続的に読み取られるので、同じワード線によってアクセスされるすべてのメモリセルがワード線のアサーション時に読み取られ得る。プリチャージ電圧は、一実施形態では０．８ボルト（Ｖ）から１．２Ｖにわたり得る電源電圧ＶＤＤに依存する。プリチャージステージ中に、ワード線はアサートされない。同様に、センス増幅器１４０も、この時点でオフにされるかまたはカラム線ペアから切り離される。カラム線ペアがプリチャージされると、ビット線ＢＬおよび相補ビット線ＢＬＢが浮動するように、プリチャージトランジスタ１５０はオフにされる。
【００１８】
[0022]ワード線は複数のカラム線ペアにわたって延びる。説明の明快のために、図１には単一のカラム線ペアのみが示されている。ターゲットにされるワード線は、ＶＤＤまで上げられることによってアサートされ、したがって、アサートされたワード線によって横断される様々なカラム線ペアにおいてメモリセル中の第１および第２のトランジスタをオンにし得る。アクセスされたメモリセルに結合されたビット線ＢＬおよび相補ビット線ＢＬＢのための電圧は、次いで、どのカラム線が低Ｖｔトランジスタに結合するか、およびどのカラム線が高Ｖｔトランジスタに結合するかに応じて応答する。この電圧差の発生の後に、センス増幅器１４０は、ビット判定を行うことを可能にされる。一実施形態では、電源電圧ＶＤＤは１Ｖであるが、高電圧しきい値は摂氏２５度において約４００ｍＶであり、低電圧しきい値は摂氏２５度において約３００ｍＶである。したがって、高Ｖｔトランジスタと低Ｖｔトランジスタの両方が、対応するワード線のアサーションに応答してオンになるが、低Ｖｔトランジスタはより速くオンになり始める。オンになると、両方のトランジスタは、それらのそれぞれのチャネル中で電流を導通するように働き、これは、高Ｖｔトランジスタの応答パターンと低Ｖｔトランジスタの応答パターンとが異なるので、異なる量だけカラム線をディスチャージする。ＮＭＯＳトランジスタのチャネル中で生成される電流の大きさは、ゲートソース間電圧（gate-to-source voltage）としきい値電圧との間の差に依存するので、高Ｖｔトランジスタ中で生成される電流と比較して、より大きい電流が低Ｖｔトランジスタのチャネル中で生成される。したがって、低Ｖｔトランジスタに結合されたカラム線（ビット線ＢＬまたは相補ビット線ＢＬＢのいずれか）のための電圧は、高Ｖｔトランジスタに結合されたカラム線の電圧よりも速く降下することになる。
【００１９】
[0023]図２に、ワード線１１０上にアサートされた電圧２１０に応答したカラム線ペア上の時間的な電圧変化を示す。メモリセル１０１中の低Ｖｔトランジスタ１１２がオンになるにつれて、プリチャージされたビット線ＢＬ上の電圧２２０が最初に降下し始め、少し後に、高Ｖｔトランジスタ１１４がオンになり始めるにつれて、相補ビット線ＢＬＢ上の電圧２３０が降下することがわかり得る。しかし、ビット線ＢＬ電圧２２０は相補ビット線ＢＬＢ電圧２３０よりも速く降下する。ビット線ＢＬと相補ビット線ＢＬＢとの間にこの電圧差が発生するのに十分な量の時間の後、センス増幅器イネーブル（ＳＡＥ：sense amplifier enable）信号２４０がアサートされ、したがって、センス増幅器１４０は、ビット線ＢＬ電圧２２０が相補ビット線ＢＬＢ電圧２３０よりも高いのか低いのかを決定することによって、メモリセル１０１に記憶された２進値を検知し得る。たとえば、メモリセル１０２が読取り動作においてアクセスされた場合、メモリセル１０２では高Ｖｔトランジスタ１２２がビット線ＢＬに結合するので、センス増幅器１４０は、ビット線ＢＬ電圧２２０が相補ビット線ＢＬＢ電圧２３０よりも高いままであると決定するであろう。カラム線ペアについての電圧差に基づいて、センス増幅器１４０は、アクセスされたメモリセルに記憶された論理値を決定し、データバスまたは出力に送出されるべき対応するデータビット２５０を生成することができる。センス増幅器１４０による、カラム線ペアの両端間の電圧差の検知と、そこからのデータビットの生成とは、メモリ技術において知られているセンス増幅器１４０における従来のラッチングプロセス（latching process）によって達成され得る。
【００２０】
[0024]電圧差を強調する（accentuate）ために、カラム線ペアはクロスカップリングされ（cross-coupled）得る。たとえば、ＰＭＯＳトランジスタ１６０および１７０のペアが、図１に示されているようにこのクロスカップリング（cross-coupling）を実装するために使用され得る。ＰＭＯＳトランジスタ１６０のゲートはビット線ＢＬ上の電圧によって駆動されるが、ＰＭＯＳトランジスタ１７０のゲートは相補ビット線ＢＬＢ上の電圧によって駆動される。ＰＭＯＳトランジスタ１６０のドレインは相補ビット線ＢＬＢに結合するが、ＰＭＯＳトランジスタ１７０のドレインはビット線ＢＬに結合する。トランジスタ１６０および１７０のためのソースは、電源電圧ＶＤＤを与える電源に結合する。このクロスカップリングが与えられれば、カラム線ペアの両端間の電圧差は強調される。たとえば、万一ビット線ＢＬ上の電圧が最初に降下した場合、トランジスタ１６０は、相補ビット線ＢＬＢのための電圧をＶＤＤまでプルするためにオンになる傾向がある。逆に、万一相補ビット線ＢＬＢ上の電圧が最初に降下した場合、トランジスタ１７０は、ビット線ＢＬ上の電圧をＶＤＤまでプルするためにオンになる傾向がある。図２は、ビット線電圧２２０がワード線アサーションに応答して最初に降下する、メモリセル１０１などのメモリセルについての電圧発生を示しているので、相補ビット線電圧２３０は、ビット線電圧２２０が減少するにつれて跳ね上がることが示されている。このようにして、ＰＭＯＳトランジスタ１６０および１７０からのクロスカップリングは、センス増幅器１４０がビット判定を行うのを支援する。
【００２１】
[0025]また、弱いキーパーＰＭＯＳトランジスタ（a weak keeper PMOS transistor）１８０が、コモンモード電圧降下（a common mode voltage drop）を減速するために各カラム線に結合され得る。そのようなデバイスがなければ、各カラム線上のコモンモード降下が、高Ｖｔおよび低Ｖｔトランジスタが導通し始めたことに応答してあまりにも速く生じることがある。その場合、センス増幅器１４０は、そのような速いディスチャージにより、どのカラム線電圧が最も多くディスチャージしたかを見分けることができないことがある。各キーパーＰＭＯＳトランジスタ１８０は、常時オンであるが、弱いように構成される。各カラム線のための電圧を弱くプルアップすることによって、キーパートランジスタ（keeper transistors）１８０は、カラム線ディスチャージを減速するように働く。キーパートランジスタ１８０の効果は、電圧２２０および２３０が比較的徐々に下降するという点で図２に示されている。
【００２２】
[0026]ＭＲＯＭ１００に関する１つの問題は漏れ電流の量である。特に、低Ｖｔトランジスタからの漏れ電流は、高Ｖｔトランジスタからのそれと比較して比較的高い。これらのトランジスタを通した接地への生じたディスチャージは、バッテリー電源式デバイスについてより速いバッテリー消耗を生じる。その上、ワード線の数が増加するにつれて、各カラム線に結合された低Ｖｔトランジスタの数は増加する傾向がある。各カラム線に結合された、この増加した数の低Ｖｔトランジスタは、アクセスされたメモリセルにおいてオンにされている低Ｖｔトランジスタからのディスチャージに等しいまたはそれよりもさらに大きい量だけ各カラム線をディスチャージし得る。したがって、カラム線ペア中のどのカラム線がより低い電圧を有するかは、アクセスされたメモリセル中の第１のトランジスタおよび第２のトランジスタのためのしきい値電圧にもはや依存しないので、センス増幅器１４０は、カラム線ペア中のどのカラム線がより低い電圧を有するかを正しく決定することができないであろう。代わりに、カラム線のディスチャージは、アクセスされないメモリセルにおける漏れ電流によって生成されたそれによって支配され得る。
【００２３】
[0027]この漏れ電流を抑制するために、メモリセルトランジスタドレインは、図３のＭＲＯＭ３００について示されているように、対応するチョークトランジスタ３１０を通して接地に結合し得る。チョークトランジスタ３１０はメモリセルトランジスタと比較して比較的弱い。ＭＲＯＭ３００では、チョークトランジスタ３１０は、永続的にオンになるように、ＶＤＤに連結されたそれのゲートを有するＮＭＯＳトランジスタである。チョークトランジスタ３１０のためのソースは接地に結合するが、それのドレインは、対応するカラム線ペアに結合された、すべての低Ｖｔトランジスタのためのソースと、すべての高Ｖｔトランジスタのためのソースとに（または少なくとも低Ｖｔおよび高Ｖｔトランジスタのサブセットに）結合する。チョークトランジスタ３１０は比較的弱いので、それは、漏洩低Ｖｔトランジスタ（leaking low Vt transistors）からのすべての漏れ電流を導通することはできず、したがって、それのドレインの電圧がＶＤＤへ上がり始める。チョークトランジスタ３１０上のドレイン電圧のこの上昇は、アサート解除された（de-asserted）ワード線を有するオフにされた低Ｖｔトランジスタについてゲートソース間電圧が減少し、したがって、これらの低Ｖｔトランジスタについて負になることを意味する。漏れ電流はゲートソース間電圧の指数関数であるので、チョークトランジスタ３１０は、アクセスされない低Ｖｔトランジスタにおける漏れ電流を急激に低減する。チョークトランジスタ３１０は、このようにして漏れ電流を低減するだけでなく、それはまた、高Ｖｔトランジスタのゲートソース間電圧が、オンになるために高しきい値電圧を超えなければならないので、アクセスされたメモリセルにおいて高Ｖｔトランジスタをオフに保つのを助ける。しかし、ソース電圧はチョークトランジスタ３１０の効果により上昇するので、高Ｖｔトランジスタは、対応するワード線のアサーションに応答してオンになるのを抑制されることになる。その結果、高Ｖｔトランジスタに結合されたカラム線上の電圧は、対応するワード線のアサーションに応答して降下しない（または、ごくわずかしか降下しない）。
【００２４】
[0028]図４に、図３のメモリセル３０１のための読取り動作に関するチョークトランジスタ３１０の効果を示す。メモリセル３０１では、低Ｖｔトランジスタ３１６は、ビット線ＢＬに結合する第１のトランジスタであるが、高Ｖｔトランジスタ３１７は、相補ビット線ＢＬＢに結合する第２のトランジスタである。したがって、チョークトランジスタ３１０はトランジスタ３１６および３１７のためのソースに結合する。高Ｖｔトランジスタ３１７上のソース電圧の増加により、相補ビット線電圧４３０は、ワード線１１０のためのワード線電圧２１０のアサーションに応答してごくわずかしか降下しない。したがって、チョークトランジスタ３１０は、アクセスされないメモリセル中の低Ｖｔトランジスタからの漏れを低減することによってだけでなく、カラム線ペアの両端間の電圧差をさらに発生させるために、アクセスされたメモリセル中の高Ｖｔトランジスタがオンになるのを抑制することによっても、センス増幅器１４０による信号読取りおよび区別を向上させる。次に、例示的な動作方法について説明する。
【００２５】
例示的な動作方法
[0029]例示的な読取り動作のためのフローチャートを図５に示す。読取り動作は、ビット線と相補ビット線（a complementary bit line）とを含むカラム線のペアをプリチャージする行為５００から始まる。読取り動作は、ビット線に結合された第１のトランジスタと、相補ビット線に結合された第２のトランジスタとを備えるトランジスタペアを含むメモリセルにアクセスするためにワード線をアサートする行為５０５を続け、ここにおいて、トランジスタペア中の複数のトランジスタのうちの１つは低Ｖｔトランジスタであり、ここにおいて、トランジスタペア中の複数のトランジスタのうちの残りの１つは高Ｖｔトランジスタである。読取り動作は、ワード線アサーションに応答して、アクセスされたメモリセルに記憶された２進値を検知するために、トランジスタペア中の複数のトランジスタのうちのどの１つが低Ｖｔトランジスタであるか、およびトランジスタペア中の複数のトランジスタのうちのどの１つが高Ｖｔトランジスタであるかを決定するための、カラム線ペアの両端間の電圧差を検知する行為５１０で終わる。
【００２６】
[0030]当業者が今や諒解するように、および目下の特定の適用例に応じて、本開示の趣旨および範囲から逸脱することなく、本開示のデバイスの材料、装置、構成および使用方法においておよびそれへの多くの変更、置換および変形が行われ得る。これに照らして、本明細書で例示し、説明した特定の実施形態は本開示のいくつかの例にすぎないので、本開示の範囲は、それらの実施形態の範囲に限定されるべきでなく、むしろ、以下に添付された特許請求の範囲およびそれらの機能的等価物の範囲に十分に相応すべきである。
【図１】
2016528660.tif 000003
【図２】
2016528660.tif 000004
【図３】
2016528660.tif 000005
【図４】
2016528660.tif 000006
【図５】
2016528660.tif 000007
【手続補正書】
【提出日】平成28年3月29日(2016.3.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビット線と相補ビット線とを含むカラム線ペアと、
複数のメモリセルと、ここにおいて、各メモリセルが、前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第１の端子を有する第２のトランジスタとを備えるトランジスタのペアを含み、ここにおいて、トランジスタの各ペアについて、前記第１および第２のトランジスタのうちの１つが接地に結合されたソースを有する低しきい値電圧（低Ｖｔ）トランジスタであり、前記第１および第２のトランジスタのうちの残りの１つが接地に結合されたソースを有する高しきい値電圧（高Ｖｔ）トランジスタである、
を備えるマスクプログラムドＲＯＭ（ＭＲＯＭ）。
【請求項２】
前記第１のトランジスタおよび前記第２のトランジスタがＮＭＯＳトランジスタである、請求項１に記載のＭＲＯＭ。
【請求項３】
各第１のトランジスタのためのドレインが前記ビット線に結合し、各第２のトランジスタのためのドレインが前記相補ビット線に結合する、請求項２に記載のＭＲＯＭ。
【請求項４】
チョークデバイスをさらに備え、ここにおいて、前記第１および第２のトランジスタの各々の前記ソースが、前記チョークデバイスを通して接地に結合し、前記チョークデバイスが、前記第１および第２のトランジスタの前記各々のためのゲートソース間電圧を低減するように構成された、請求項１に記載のＭＲＯＭ。
【請求項５】
前記チョークデバイスが、電源に結合されたゲートと、接地に結合されたソースと、前記第１および第２のトランジスタの前記ソースに結合されたドレインとを有するＮＭＯＳトランジスタを備える、請求項４に記載のＭＲＯＭ。
【請求項６】
前記相補ビット線に結合されたそれのゲートと、前記ビット線に結合されたドレインとを有する第１のＰＭＯＳトランジスタと、
前記ビット線に結合されたそれのゲートと、前記相補ビット線に結合されたドレインとを有する第２のＰＭＯＳトランジスタと
をさらに備える、請求項１に記載のＭＲＯＭ。
【請求項７】
前記第１のＰＭＯＳトランジスタのためのソースと前記第２のＰＭＯＳトランジスタのためのソースとが両方とも電源に結合された、請求項６に記載のＭＲＯＭ。
【請求項８】
前記カラム線ペアの両端間のコモンモード電圧降下を減少させるように構成されたキーパーデバイスのペアをさらに備える、請求項１に記載のＭＲＯＭ。
【請求項９】
前記カラム線ペアをプリチャージするように構成されたプリチャージトランジスタのペアをさらに備える、請求項１に記載のＭＲＯＭ。
【請求項１０】
ビット線と相補ビット線とを含むカラム線のペアをプリチャージすることと、
前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第２のトランジスタとを含むメモリセルにアクセスするためにワード線をアサートすることと、ここにおいて、前記第１および第２のトランジスタのうちの１つが低Ｖｔトランジスタであり、ここにおいて、前記第１および第２のトランジスタのうちの残りの１つが高Ｖｔトランジスタであり、前記第１のトランジスタおよび前記第２のトランジスタが、それぞれ、接地に結合されたソースを有する、
前記ワード線のアサーションに応答して、前記アクセスされたメモリセルに記憶された２進値を検知するために、前記第１および第２のトランジスタのうちのどの１つが前記低Ｖｔトランジスタであるか、および、前記第１および第２のトランジスタのうちのどの１つが前記高Ｖｔトランジスタであるかを決定するために、カラム線の前記プリチャージされたペアの両端間の電圧差を検知することと
を備える、方法。
【請求項１１】
前記低Ｖｔトランジスタが、前記プリチャージされたカラム線のうちの１つを、前記プリチャージされたカラム線のうちの残りの１つよりも低い電圧までディスチャージしたことに応答して、前記プリチャージされたカラム線の前記残りの１つを電源電圧までチャージするためにトランジスタをオンにすること
をさらに備える、請求項１０に記載の方法。
【請求項１２】
キーパーデバイスを通して前記ビット線と前記相補ビット線とを弱くチャージすることによって、前記カラム線のペアについてのコモンモード電圧降下を減少させることをさらに備える、請求項１０に記載の方法。
【請求項１３】
漏れ電流を抑制するために前記第１および第２のトランジスタの各々のためのソース電圧を上げることをさらに備える、請求項１０に記載の方法。
【請求項１４】
前記第１および第２のトランジスタの各々のための前記ソース電圧を上げることが、前記第１および第２のトランジスタからの漏れ電流をＮＭＯＳトランジスタを通して接地に導通することを備える、請求項１３に記載の方法。
【請求項１５】
センス増幅器において前記電圧差を検知することをトリガするために、前記電圧差の発生の後にセンスイネーブル信号をアサートすることをさらに備える、請求項１０に記載の方法。
【請求項１６】
ビット線と相補ビット線とを含むカラム線ペアと、
複数のメモリセルと、ここにおいて、各メモリセルが、前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第２のトランジスタとを備えるトランジスタのペアを含み、ここにおいて、トランジスタの各ペアについて、前記第１および第２のトランジスタのうちの１つが接地に結合されたソースを有する低しきい値電圧（低Ｖｔ）トランジスタであり、前記第１および第２のトランジスタのうちの残りの１つが接地に結合されたソースを有する高しきい値電圧（高Ｖｔ）トランジスタである、
前記メモリセルのうちのアクセスされた１つのメモリセルにおいて前記第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかを決定するための手段と
を備えるマスクプログラムドＲＯＭ（ＭＲＯＭ）。
【請求項１７】
前記手段は、前記メモリセルのうちの前記アクセスされた１つのメモリセルにおいて前記第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかを決定するために、前記カラム線ペアの両端間の電圧差を検出するように構成された、請求項１６に記載のＭＲＯＭ。
【請求項１８】
前記手段は、前記メモリセルのうちの前記アクセスされた１つのメモリセルにおいて前記第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかの前記決定に応答してビット判定を行うようにさらに構成された、請求項１７に記載のＭＲＯＭ。
【請求項１９】
前記第１のトランジスタおよび前記第２のトランジスタがＮＭＯＳトランジスタである、請求項１６に記載のＭＲＯＭ。
【請求項２０】
前記第１および第２のトランジスタの各々の前記ソースに結合されたチョークデバイスをさらに備え、ここにおいて、前記チョークデバイスが、前記第１および第２のトランジスタの各々のためのゲートソース間電圧を低減するように構成された、請求項１６に記載のＭＲＯＭ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
[0030]当業者が今や諒解するように、および目下の特定の適用例に応じて、本開示の趣旨および範囲から逸脱することなく、本開示のデバイスの材料、装置、構成および使用方法においておよびそれへの多くの変更、置換および変形が行われ得る。これに照らして、本明細書で例示し、説明した特定の実施形態は本開示のいくつかの例にすぎないので、本開示の範囲は、それらの実施形態の範囲に限定されるべきでなく、むしろ、以下に添付された特許請求の範囲およびそれらの機能的等価物の範囲に十分に相応すべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  ビット線と相補ビット線とを含むカラム線ペアと、
複数のメモリセルと、ここにおいて、各メモリセルが、前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第２のトランジスタとを備えるトランジスタのペアを含み、ここにおいて、トランジスタの各ペアについて、前記第１および第２のトランジスタのうちの１つが低しきい値電圧（低Ｖｔ）トランジスタであり、前記第１および第２のトランジスタのうちの残りの１つが高しきい値電圧（高Ｖｔ）トランジスタである、
を備えるマスクプログラムドＲＯＭ（ＭＲＯＭ）。
［Ｃ２］  前記第１のトランジスタおよび前記第２のトランジスタがＮＭＯＳトランジスタである、Ｃ１に記載のＭＲＯＭ。
［Ｃ３］  各第１のトランジスタおよび各第２のトランジスタが、接地されたソースを含み、ここにおいて、各第１のトランジスタのためのドレインが前記ビット線に結合し、各第２のトランジスタのためのドレインが前記相補ビット線に結合する、Ｃ２に記載のＭＲＯＭ。
［Ｃ４］  前記第１および第２のトランジスタの各々のソースに結合されたチョークデバイスをさらに備え、ここにおいて、前記チョークデバイスが、前記第１および第２のトランジスタの前記各々のためのゲートソース間電圧を低減するように構成された、Ｃ１に記載のＭＲＯＭ。
［Ｃ５］  前記チョークデバイスが、電源に結合されたゲートと、接地に結合されたソースと、前記第１および第２のトランジスタの前記ソースに結合されたドレインとを有するＮＭＯＳトランジスタを備える、Ｃ４に記載のＭＲＯＭ。
［Ｃ６］  前記相補ビット線に結合されたそれのゲートと、前記ビット線に結合されたドレインとを有する第１のＰＭＯＳトランジスタと、
前記ビット線に結合されたそれのゲートと、前記相補ビット線に結合されたドレインとを有する第２のＰＭＯＳトランジスタと
をさらに備える、Ｃ１に記載のＭＲＯＭ。
［Ｃ７］  前記第１のＰＭＯＳトランジスタのためのソースと前記第２のＰＭＯＳトランジスタのためのソースとが両方とも電源に結合された、Ｃ６に記載のＭＲＯＭ。
［Ｃ８］  前記カラム線ペアの両端間のコモンモード電圧降下を減少させるように構成されたキーパーデバイスのペアをさらに備える、Ｃ１に記載のＭＲＯＭ。
［Ｃ９］  前記カラム線ペアをプリチャージするように構成されたプリチャージトランジスタのペアをさらに備える、Ｃ１に記載のＭＲＯＭ。
［Ｃ１０］  ビット線と相補ビット線とを含むカラム線のペアをプリチャージすることと、
前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第２のトランジスタとを含むメモリセルにアクセスするためにワード線をアサートすることと、ここにおいて、前記第１および第２のトランジスタのうちの１つが低Ｖｔトランジスタであり、ここにおいて、前記第１および第２のトランジスタのうちの残りの１つが高Ｖｔトランジスタである、
前記ワード線のアサーションに応答して、前記アクセスされたメモリセルに記憶された２進値を検知するために、前記第１および第２のトランジスタのうちのどの１つが前記低Ｖｔトランジスタであるか、および、前記第１および第２のトランジスタのうちのどの１つが前記高Ｖｔトランジスタであるかを決定するために、カラム線の前記プリチャージされたペアの両端間の電圧差を検知することと
を備える、方法。
［Ｃ１１］  前記低Ｖｔトランジスタが、前記プリチャージされたカラム線のうちの１つを、前記プリチャージされたカラム線のうちの残りの１つよりも低い電圧までディスチャージしたことに応答して、前記プリチャージされたカラム線の前記残りの１つを電源電圧までチャージするためにトランジスタをオンにすること
をさらに備える、Ｃ１０に記載の方法。
［Ｃ１２］  キーパーデバイスを通して前記ビット線と前記相補ビット線とを弱くチャージすることによって、前記カラム線のペアについてのコモンモード電圧降下を減少させることをさらに備える、Ｃ１０に記載の方法。
［Ｃ１３］  漏れ電流を抑制するために前記第１および第２のトランジスタの各々のためのソース電圧を上げることをさらに備える、Ｃ１０に記載の方法。
［Ｃ１４］  前記第１および第２のトランジスタの各々のための前記ソース電圧を上げることが、前記第１および第２のトランジスタからの漏れ電流をＮＭＯＳトランジスタを通して接地に導通することを備える、Ｃ１３に記載の方法。
［Ｃ１５］  センス増幅器において前記電圧差を検知することをトリガするために、前記電圧差の発生の後にセンスイネーブル信号をアサートすることをさらに備える、Ｃ１０に記載の方法。
［Ｃ１６］  ビット線と相補ビット線とを含むカラム線ペアと、
複数のメモリセルと、ここにおいて、各メモリセルが、前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第２のトランジスタとを備えるトランジスタのペアを含み、ここにおいて、トランジスタの各ペアについて、前記第１および第２のトランジスタのうちの１つが低しきい値電圧（低Ｖｔ）トランジスタであり、前記第１および第２のトランジスタのうちの残りの１つが高しきい値電圧（高Ｖｔ）トランジスタである、
前記メモリセルのうちのアクセスされた１つのメモリセルにおいて前記第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかを決定するための手段と
を備えるマスクプログラムドＲＯＭ（ＭＲＯＭ）。
［Ｃ１７］  前記手段は、前記メモリセルのうちの前記アクセスされた１つのメモリセルにおいて前記第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかを決定するために、前記カラム線ペアの両端間の電圧差を検出するように構成された、Ｃ１６に記載のＭＲＯＭ。
［Ｃ１８］  前記手段は、前記メモリセルのうちの前記アクセスされた１つのメモリセルにおいて前記第１および第２のトランジスタのうちのいずれが高Ｖｔトランジスタまたは低Ｖｔトランジスタであるかの前記決定に応答してビット判定を行うようにさらに構成された、Ｃ１７に記載のＭＲＯＭ。
［Ｃ１９］  前記第１のトランジスタおよび前記第２のトランジスタがＮＭＯＳトランジスタである、Ｃ１６に記載のＭＲＯＭ。
［Ｃ２０］  前記第１および第２のトランジスタの各々のソースに結合されたチョークデバイスをさらに備え、ここにおいて、前記チョークデバイスが、前記第１および第２のトランジスタの各々のためのゲートソース間電圧を低減するように構成された、Ｃ１６に記載のＭＲＯＭ。
【手続補正書】
【提出日】平成28年3月30日(2016.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ビット線と相補ビット線とを含むカラム線ペアと、
複数のメモリセルと、ここにおいて、各メモリセルが、前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第１の端子を有する第２のトランジスタとを備えるトランジスタのペアを含み、ここにおいて、トランジスタの各ペアについて、前記第１および第２のトランジスタのうちの１つが接地に結合されたソースを有する低しきい値電圧（低Ｖｔ）トランジスタであり、前記第１および第２のトランジスタのうちの残りの１つが接地に結合されたソースを有する高しきい値電圧（高Ｖｔ）トランジスタである、
を備えるマスクプログラムドＲＯＭ（ＭＲＯＭ）。
【請求項２】
前記第１のトランジスタおよび前記第２のトランジスタがＮＭＯＳトランジスタである、請求項１に記載のＭＲＯＭ。
【請求項３】
各第１のトランジスタのためのドレインが前記ビット線に結合し、各第２のトランジスタのためのドレインが前記相補ビット線に結合する、請求項２に記載のＭＲＯＭ。
【請求項４】
チョークデバイスをさらに備え、ここにおいて、前記第１および第２のトランジスタの各々の前記ソースが、前記チョークデバイスを通して接地に結合し、前記チョークデバイスが、前記第１および第２のトランジスタの前記各々のためのゲートソース間電圧を低減するように構成された、請求項１に記載のＭＲＯＭ。
【請求項５】
前記チョークデバイスが、電源に結合されたゲートと、接地に結合されたソースと、前記第１および第２のトランジスタの前記ソースに結合されたドレインとを有するＮＭＯＳトランジスタを備える、請求項４に記載のＭＲＯＭ。
【請求項６】
前記相補ビット線に結合されたそれのゲートと、前記ビット線に結合されたドレインとを有する第１のＰＭＯＳトランジスタと、
前記ビット線に結合されたそれのゲートと、前記相補ビット線に結合されたドレインとを有する第２のＰＭＯＳトランジスタと
をさらに備える、請求項１に記載のＭＲＯＭ。
【請求項７】
前記第１のＰＭＯＳトランジスタのためのソースと前記第２のＰＭＯＳトランジスタのためのソースとが両方とも電源に結合された、請求項６に記載のＭＲＯＭ。
【請求項８】
前記カラム線ペアの両端間のコモンモード電圧降下を減少させるように構成されたキーパーデバイスのペアをさらに備える、請求項１に記載のＭＲＯＭ。
【請求項９】
前記カラム線ペアをプリチャージするように構成されたプリチャージトランジスタのペアをさらに備える、請求項１に記載のＭＲＯＭ。
【請求項１０】
ビット線と相補ビット線とを含むカラム線のペアをプリチャージすることと、
前記ビット線に結合された第１のトランジスタと、前記相補ビット線に結合された第２のトランジスタとを含むメモリセルにアクセスするためにワード線をアサートすることと、ここにおいて、前記第１および第２のトランジスタのうちの１つが低Ｖｔトランジスタであり、ここにおいて、前記第１および第２のトランジスタのうちの残りの１つが高Ｖｔトランジスタであり、前記第１のトランジスタおよび前記第２のトランジスタが、それぞれ、接地に結合されたソースを有する、
前記ワード線のアサーションに応答して、前記アクセスされたメモリセルに記憶された２進値を検知するために、前記第１および第２のトランジスタのうちのどの１つが前記低Ｖｔトランジスタであるか、および、前記第１および第２のトランジスタのうちのどの１つが前記高Ｖｔトランジスタであるかを決定するために、カラム線の前記プリチャージされたペアの両端間の電圧差を検知することと
を備える、方法。
【請求項１１】
前記低Ｖｔトランジスタが、前記プリチャージされたカラム線のうちの１つを、前記プリチャージされたカラム線のうちの残りの１つよりも低い電圧までディスチャージしたことに応答して、前記プリチャージされたカラム線の前記残りの１つを電源電圧までチャージするためにトランジスタをオンにすること
をさらに備える、請求項１０に記載の方法。
【請求項１２】
キーパーデバイスを通して前記ビット線と前記相補ビット線とを弱くチャージすることによって、前記カラム線のペアについてのコモンモード電圧降下を減少させることをさらに備える、請求項１０に記載の方法。
【請求項１３】
漏れ電流を抑制するために前記第１および第２のトランジスタの各々のためのソース電圧を上げることをさらに備える、請求項１０に記載の方法。
【請求項１４】
前記第１および第２のトランジスタの各々のための前記ソース電圧を上げることが、前記第１および第２のトランジスタからの漏れ電流をＮＭＯＳトランジスタを通して接地に導通することを備える、請求項１３に記載の方法。
【請求項１５】
センス増幅器において前記電圧差を検知することをトリガするために、前記電圧差の発生の後にセンスイネーブル信号をアサートすることをさらに備える、請求項１０に記載の方法。
【国際調査報告】
2016528660.tif 000008
2016528660.tif 000009
2016528660.tif 000010
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