(57)【要約】  本発明は、各々がノードを有する画素のグループにおける画素飽和を回避する方法に関連する。基準電圧が予め定められ、予め定められた基準電圧と比較される画素の１つだけのノードで電圧が変動すると、グループの画素の全ての同期リセットが行われる。
2016527787.tif 000002
【特許請求の範囲】
【請求項１】
積算時間ＴＩＮＴの間、画素のグループの画素飽和を回避する方法であって、
前記画素の各々は、デテクタ（３）及びデテクタノード（２０）を有し、
前記画素の飽和に到達しない基準電圧を予め決定し、
前記積算時間の間、画素の各々の前記デテクタノードの電圧と、予め定めた前記基準電圧と、を比較し、
前記画素の１つだけの前記デテクタノード（２０）の電圧が予め定めた前記基準電圧に到達した場合、前記グループの全ての画素の前記デテクタを同期リセットする、
方法。
【請求項２】
前記積算時間ＴＩＮＴの間、全ての画素の前記デテクタのリセットは、少なくとも１つの承認信号によって承認される、請求項１に記載の方法。
【請求項３】
前記承認信号は、全ての画素の前記デテクタのリセットを一度だけ承認するイネーブル信号（ＥＮＣＯＭＰ）である、請求項２に記載の方法。
【請求項４】
前記承認信号は、全ての画素の前記デテクタのリセットを承認する画素クロック信号である、請求項２に記載の方法。
【請求項５】
前記画素クロック信号は、前記積算時間ＴＩＮＴの間、変動する周期を有する、請求項４に記載の方法。
【請求項６】
前記画素クロック信号の可変周期は、デテクタノードの電圧が予め定められた前記基準電圧に到達したとき、画素の全ての前記デテクタのリセットをイネーブルにする連続的な発生を形成するために所定のファクタαによって連続的に減少する、
請求項５に記載の方法。
【請求項７】
前記所定のファクタαが２であり、
画素クロック信号の前記可変周期が、所定の離散有限数になるまで、順次、ＴＩＮＴ／２、ＴＩＮＴ／４、ＴＩＮＴ／８、ＴＩＮＴ／１６、ＴＩＮＴ／３２となる、
請求項６に記載の方法。
【請求項８】
閾電圧値は可変電圧である、請求項１〜請求項７の何れか１項に記載の方法。
【請求項９】
前記閾電圧値のレベルは所定のファクタβによって連続的に減少する、請求項８に記載の方法。
【請求項１０】
所定のファクタβは２であり、可変の前記閾電圧値のレベルが、所定の離散有限数になるまで、順次、ＶＲＥＳＥＴ、ＶＲＥＳＥＴ／２、ＶＲＥＳＥＴ／４、ＶＲＥＳＥＴ／８、ＶＲＥＳＥＴ／１６、ＶＲＥＳＥＴ／３２となる、
請求項８に記載の方法。
【請求項１１】
前記同期リセットは、飽和に到達しない場合、前記積算時間の最後まで、ＳＴＯＰリセット信号（ＳＴＯＰ＿ＳＲＳＴ）によって禁じられる、請求項１〜請求項７の何れか１項に記載の方法。
【請求項１２】
イネーブル信号（ＥＮＣＯＭＰ）は、イネーブルリセット（ＥＮＳＲＳＴ）パルスが受信されるまで、画素の前記デテクタのリセットを維持する、請求項３〜請求項１１の何れか１項に記載の方法。
【請求項１３】
信号リセットカウンタ（ＳＲＳＴ＿ＣＮＴ）は、少なくとも１つの飽和が発生した場合、ハイに設定される、請求項１〜請求項１１の何れか１項に記載の方法。
【請求項１４】
信号リセットカウンタ（ＳＲＳＴ＿ＣＮＴ）は、飽和の発生回数をカウントするｎビットカウンタである、請求項１２に記載の方法。
【請求項１５】
画素の前記グループは少なくとも２つの画素を含む、請求項１〜請求項１３の何れか１項に記載の方法。
【請求項１６】
１）前記積算時間の最後の前記画素のデテクタノードの電圧、及び、２）飽和の発生回数、に基づいて、高ダイナミックレンジ測定値の絶対値を推定する、請求項１３または請求項１４に記載の方法。
【請求項１７】
１）前記積算時間の最後の前記画素のデテクタノードの電圧、及び、２）前記積算時間の間、最後のリセットが発生した発生時間、に基づいて、高ダイナミックレンジ測定値の絶対値を推定する、請求項１〜請求項１６の何れか１項に記載の方法。
【請求項１８】
画素の各々が、デテクタノード（２０）、リセットトランジスタ（４）、ソースフォロワリードアウトトランジスタ（５）及び選択トランジスタ（６）に接続された、光を感知するデテクタ（３）を含む、画素のグループと、
画素のデテクタノード（２０）の各々で電圧の変化を感知し、飽和画素を出力する、少なくとも１つの電圧デテクタ（１１）と、
画素の飽和が到達しない所定の閾電圧値を有し、所定の閾電圧値と、画素のデテクタノード（２０）の電圧と、を比較する、比較手段と、
所与の積算時間ＴＩＮＴの間、画素の前記デテクタのリセットを承認する手段と、
前記積算時間ＴＩＮＴの間、飽和の発生回数をカウントする手段と、
を含む、
請求項１〜請求項１７の何れか１項の方法を実装する同期リセット画素装置。
【請求項１９】
請求項１８に記載の同期リセット画素装置と、
前記同期リセット画素装置に接続された画素のマトリックスと、
を含む、撮像装置。
【請求項２０】
飛行時間測定値のための手段、をさらに含む、請求項１９に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高ダイナミックレンジＣＭＯＳ画素及び関連するセンサの分野に関連する。詳細には、本発明は、画素の飽和を検出し、回避することで、入射光に対する画素のロバストさを向上させることに関連する。ロバストさによって、光量の機能を達成する画素の性能が示される。
【背景技術】
【０００２】
イメージセンサは、光束などの衝突する電磁放射を取得し、電子信号に変換するデバイスである。デジタルイメージングにおいて、ＡＰＳ（Active-Pixel Sensor）が最もよく使用されている。ＡＰＳは、画素センサのアレイを含むＩＣ（Integrated Circuit）を含み、画素の各々はフォトダイオード及びアクティブアンプを含む。ＡＰＳには多くのタイプがあり、その中の１つが、例えば、携帯電話のカメラもしくはウェブカメラに最もよく使用されているＣＭＯＳ（Complementary Metal Oxide Semiconductor）ＡＰＳである。イメージセンサはＣＣＤ（Charge-Coupled Device）イメージセンサの代替として進出してきた。
【０００３】
ＡＰＳにおいて、フォトダイオードは入射光に敏感である。より詳細には、フォトダイオードは入射光を電荷に変換し、電荷は所与の露光時間の間積算され、画素内で増幅電圧に変換される。この電圧は連続アナログ物理量であり、アナログデジタル変換手段により電圧振幅を表すデジタル値に変換され得る。フォトダイオードのカソードの端子は、カソードに付着されているノードであり、デテクタ（detector）ノードともいう。ＡＰＳ画素を例示する図１にデテクタノード（２０）を示す。このノードの電圧は増幅手段として使用されるトランジスタを経由して画素出力に向けて変換される。画素を特徴付ける効果を有する重要な数字はフィルファクタともいう。画素領域全体において、光に敏感な領域部分の割合を示す。図２は、一般的な画素領域を示し、画素領域は感光性領域１及び回路領域２に分割される。
【０００４】
標準的な画素の主な欠点の１つは入射光が非常に強く、及び／もしくは露光時間が非常に長い場合、潜在的な飽和が生じることである。飛行時間（ＴｏＦ：Time of Flight）技術を用いた距離撮像システムにおいて、例えば、飛行時間カメラシステムは飛行時間及び制御された光源によって射出され、シーンからオブジェクトによって反射される光パルス信号の位相を分析することで距離情報を提供し、標準的な反射特性を有するオブジェクトが撮像システムが較正される距離レンジに近い場合、飽和が生じ得る。この場合、オブジェクトは射出光を非常に多く反射し、これにより、センサの画素の少なくともいくつかは最大値で応答することになる。画素が敏感となるように設計された波長領域でオブジェクトが鏡面反射特性を示す場合、例えば、シーンにおいて鏡が全入射光を反射する場合にシーンを撮像するセンサで画素が受け取る場合、オブジェクトが入射光を反射しセンサの部分に収束させる場合、もしくは、外部光源が同一の波長領域で強い照明を射出する場合に強い照明のために設計されたＴｏＦカメラがセンサを照明している場合などに、飽和は生じ得る。画素が飽和すると、提供され得る最大電圧値で提供される応答がフラットになるため、シーンに関する意味のある情報が失われ、これにより、画像の焼損領域、ブルーミングエフェクトなどの画像のアーチファクトもしくは欠陥が生じる。さらに、所定の応用、例えば、ＴｏＦ技術における深度情報の計算は、距離計測値を導出するために、複数の取得値から位相シフトベース計算を行う。画素飽和が積算時間の間に生じる場合、デテクタノードの電圧は対応する取得値が損なわれる飽和レベルに到達する。これにより、より詳細には、異なる不可位相の中間の相対的な電圧増幅判定が行われ、結果として、深度計測値及び対応する深度マップはこれ以上判定されない。深度マップは、通常、これらの位相差計算処理から直接導出されるためである。
【０００５】
飽和の問題を解消するために、いくつかの電子回路、例えば、ラッチ及び／もしくはメモリポイントを含む（後述する）シュミットトリガを用いたＨＤＲ（High Dynamic Range：高ダイナミックレンジ）もしくはＷＤＲ（Wide Dynamic Range：ワイドダイナミックレンジ）が標準的な画像センサにおいて提案されている。センサは、よく調整された複数の取得値もしくは空間的に変動する露光などの技術によって設計されている。また、ＣＭＯＳ  ＡＰＳ毎に論理回路が追加され、これにより、センサの効率的な感度領域が狭くなり、したがって、フィルファクタが非常に低くなり、効率的なＴｏＦ撮像要件を満たさない。他の解決策は、対数画素を有する回路を用いることである。このような画素回路は画素に衝突する光量の対数関数である電圧レベルを生成する。これは、線形タイプの画素を使用する多くのＣＭＯＳもしくはＣＣＤタイプ画像センサとは異なる。しかしながら、対数画素はよく知られた圧縮問題を引き起こし、追加的な計算処理を要求するので、対数画素の使用は必要なデータを計算する後処理を非常に複雑化する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、飽和を回避することによって、入射光に対する画素のロバストさを向上させることである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、まず、請求項１に記載の方法に関連する。
【０００８】
本発明は、詳細には、アクティブな赤外線変調光照射が高周波数で駆動され、測定される照射信号がシーンに共存する周囲の光に、もしくは、シーンのオブジェクトの反射率及び距離の変動に、影響される飛行時間撮像のコンテキストに応用される。
【０００９】
同期リセット画素を利用することで、画素グループの飽和を回避し、したがって、画像アーチファクトを回避することができる、という効果を有する。
【００１０】
本発明では、積算時間の間、画素の飽和を回避することにより、電荷が移動すること、及び、関連するブルーミングエフェクトアーチファクトで、リセットなしで飽和を示す画素の近隣画素が損なわれることを回避することができる、という効果を有する。
【００１１】
さらに、画素の飽和を回避することで、本発明は、ブルーミングエフェクト及び関連する画像アーチファクトにセンサが影響されることを回避することができる。
【００１２】
本発明では、複数の画素で飽和回路を共有することで、フィルファクタが高く維持され、回路の追加は限定される、という、効果を有する。
【００１３】
同期リセット画素を利用することで、画素デテクタノードの電圧振幅によって搬送される情報は、飽和によって損なわれず、ノード間で、相対的な振幅及び／もしくは位相差を計算することを可能にする。ＴｏＦ撮像コンテキストの結果として、データ測定値は維持され、距離情報の判定を可能とする。
【００１４】
本発明では、画素の全てのリセットは、調整可能な周期及び／もしくはデューティ比を有するパルス、クロックもしくはパルス波であってよいイネーブル信号によって、所与の積算時間ＴＩＮＴ内で少なくとも一度許可される、という効果を有する。
【００１５】
好ましくは、高ダイナミックレンジ測定の絶対値が推定されてもよい。積算時間の各々の間、トリガされ得る同期リセットの回数から、もしくは、最後の同期リセットがトリガされ、個々の画素ノードからの非飽和デテクタノード電圧と組み合わされた時間から、積算時間全体の間、受信した入射光に対応する電圧の絶対値の合計を推定してもよい。
【００１６】
本発明は、また、請求項１８の同期リセット画素装置及び請求項１９の撮像装置にも関する。
【発明の効果】
【００１７】
本発明によれば、飽和を回避することによって、入射光に対する画素のロバストさを向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】フォトダイオード３、リセットトランジスタ４、増幅手段として使用されるトランジスタ５、及び画素選択トランジスタ６を含む標準的な３トランジスタＡＰＳ（Active Pixel Sensor）を例示する。
【図２】感光領域１及び回路領域２に分割された一般的な画素領域を例示する。
【図３】入射光なしで、４画素のグループのノードでの一般的な電圧降下を例示する。
【図４】強い入射光ありで、図３と同一の画素のグループのノードでの電圧降下を例示する。
【図５】標準的なコンパレータの効果（Ａ）、シュミットトリガの効果（Ｂ）及び入力信号（Ｕ）を例示する。
【図６】４個の３トランジスタＡＰＳ７、８、９、１０、最低電圧デテクタ（Lowest Voltage Detector）ブロック１１、コンパレータ（comparator）１２及び３トランジスタＡＰＳの各々に付加された追加トランジスタ１３を含む同期リセット画素を例示するブロック図である。
【図７】図６で露光された、コンパレータを含む同期リセット画素のタイミングチャートを例示する。
【図８】図６と同一であるが、コンパレータに接続されたＥＮＣＯＭＰピン１４が追加されている、同期リセット画素のブロック図を例示する。
【図９】ＴＩＮＴ−ＴＥＮの有効積算時間による、図８で提示した同期リセット画素を参照するタイミングチャートを例示する。
【図１０】ＴＩＮＴの積算時間による、図８に提示された同期リセット画素を参照するタイミングチャートである。
【図１１】図６と同一であるが、コンパレータ及び最低電圧デテクタの双方に接続されたＥＮＣＯＭＰピン１４が追加されている同期リセット画素のブロック図を例示する。
【図１２】ＴＩＮＴ−ＴＥＮの有効積算時間による、図１１に提示された同期リセット画素を参照するタイミングチャートを例示する。
【図１３】図１１と同一であるが、ＥＮＣＯＭＰピン１４のパルスがクロックに置き換えられ２回の飽和が発生する同期リセット画素のタイミングチャートを例示する。
【図１４】図１１と同一であるが、ＥＮＣＯＭＰピン１４のパルスが調整可能な基準電圧及び調整可能なクロック周期を有するクロックに置き換えられた同期リセット画素のタイミングチャートを例示する。
【図１５】ＳＲＳＴを禁止するためにＳＴＯＰ＿ＳＲＳＴ信号が使用される同期リセット画素のタイミングチャートを例示する。
【図１６】図１１と同一であるが、ＥＮＣＯＭＰピン１４のパルスが一定周期のクロックと置き換えられ、ＥＮＳＲＳＴ信号が調整可能なクロック周期を有する、同期リセット画素を例示する。
【図１７】２つの緑画素、１つの青画素、１つの赤画素を有する標準的なＢａｙｅｒマトリックスを例示する。
【図１８】図１７と同一であるが、緑画素の１つが飽和デテクタ（Saturation Detector）として動作する同期リセット画素によって置き換えられたマトリックスを例示する。
【図１９】９画素のグループ毎に１つの同期リセット画素を有する深度感知画素マトリックスを例示する。
【図２０】５画素のグループ毎に１つの同期リセット画素を有する深度感知画素マトリックスを例示する。
【図２１】４画素のグループにわたって共有される１つの同期リセット論理を有する深度感知画素マトリックスを例示する。領域は感光領域１５、関連する画素回路領域１６及び共有同期リセット論理領域１７に分割される。
【発明を実施するための形態】
【００１９】
本発明の上記以外の効果及び新規性のある特徴は、添付の図面を参照する以下の詳細な説明からより明確となる。
【００２０】
本発明は、以下の記載及び添付の図面からより適切に理解される。
【００２１】
本発明は、ＨＤＲ（High Dynamic Range）画素システムとして分類され得る同期リセット画素及び同期リセット画素に関連する方法に関する。画素は少なくとも１つのフォトダイオードを含んでいてもよく、フォトダイオードの各々はデテクタノードを有する。本発明によれば、ローカル画素グループをリセットすることができ、リセットにより露光の間に積算された電荷を画素のデテクタノードから放出することができる。リセットのトリガは、電荷に対応する電圧の１つが所定の閾電圧値に到達することである。これにより、積算時間の前、もしくは、積算時間の最後にデテクタノードが飽和レベルに到達することを回避する。原理は、所与の積算時間の間に、少なくとも一度所定の閾電圧値への到達を検出するコンパレータベース論理回路に依存する。論理は、比較タスクに関わるシリコン領域を最小とし、感知タスクを効率的に保護するようにフィルファクタを高い値に維持するために画素グループによって共有される。比較タスクは詳細に予め定められた発生のシリーズに関して何回か（例えば、Ｔｉｎｔ／２、３Ｔｉｎｔ／４、７Ｔｉｎｔ／８）実行され得るので、論理によれば、所与の積算時間の間に複数回のリセットが可能である。画素の少なくとも１つが、上記所定の閾電圧値によって与えられる「飽和を示す電圧」に到達すると、論理は、画素グループを同時にリセットするか否か判定する。信頼可能な位相差及び深度推定値を計算するために、複数の非飽和振幅計測値を収集すべきＴｏＦ撮像環境において、本発明のシステム及び方法は、衝突信号位相及び衝突信号相対値などの信頼可能な情報を提供することができるので、特によく適している。本発明は追加的な「リセットカウント回路」及びリセットカウンタを用いて積算時間の間に収集された信号の振幅の合計を判定する方法を含み得るので、最近の衝突信号絶対値が推定され得る。
【００２２】
記載を簡潔にするために、本開示はＴｏＦ測定値における３Ｄ画像センサでの深度を計算することに関して記載するが、後述するように、本発明は深度の計算に限定されるものではない。本発明は、画素の飽和が回避されるべき任意のタイプのセンサに有用である。以下の実施例では、コンパレータ（比較手段）１２として、シュミットトリガを使用する例について説明するが、本発明はシュミットトリガの使用に限定されない。コンパレータ１２は、例えば、連続時間コンパレータもしくはクロックコンパレータ、ＣＭＯＳインバータもしくは単安定などの、最低電圧検出ブロック１１の出力からパルス信号を生成することができる任意の種類の回路であってよい。
【００２３】
さらに、同期リセット比較機能に対処するために、最低電圧検出ブロックは、図１に例示する３つのトランジスタ（３Ｔ）のＡＰＳの最低電圧をサーチするために使用されてもよい。この場合、図３及び図４に例示するように、デテクタの電圧は、ＶＲＥＳＥＴから接地電圧に向けて降下する。明らかに、デテクタの電圧が、供給するために、ＶＲＥＳＥＴから上昇する場合、最高電圧デテクタブロックを参照することができる。
【００２４】
ＴｏＦカメラシステムは、光源からオブジェクトへの飛行時間もしくはオブジェクトから戻る飛行時間を分析することによって、オブジェクトまでの距離に関する情報を提供することが知られている。これらのシステムにおいて、シーンは変調された光、通常は、パルスによって照射される。この信号は、次に、オブジェクトで反射して戻り、画像を形成するレンズによって収集される。カメラからオブジェクトまでの距離に応じて、変調光が射出されてからカメラが反射を受け取るまでの間に遅延が生じる。この遅延、もしくは位相は、時間及び連続的なパルスに伴って導出すことができ、この遅延は、シーンにおけるオブジェクトの距離の直接的測定値を決定するために使用される。したがって、センサから取得される信頼できる非飽和信号測定データをもつことは必須である。
【００２５】
図３は、入射光なしで、ＴｏＦ撮像装置におけるデテクタノード（フォトダイオードのカソード）の波形対時間を例示する。積算もしくは露光時間ＴＩＮＴが開始する前に、初期電圧状態かつ適切電圧状態に全てのデテクタノードをリセットするために、ＲＥＳＥＴ信号が高い状態に維持される。ＲＥＳＥＴ信号が解除され、積算時間が開始する。積算もしくは露光時間ＴＩＮＴの最後に、デテクタの何れも飽和しておらず、また、深度情報が計算可能である。
【００２６】
一方、図４は図３と同様のセットアップであるが、強い入射光がある場合について例示している。デテクタノードＤＥＴ２、ＤＥＴ１及びＤＥＴで、積算時間ＴＩＮＴが終了する前に電圧は急速に降下する。これらの３つのデテクタノードは飽和し、対応する画素の積算時間の最後に収集される絶対値は損なわれ、意味を有さない。損なわれることにより、入力光信号を表す現実の絶対測定値を表さないので、判定された電圧値は信頼できない。結果として、画素の相対的な振幅、関連する位相情報も損なわれ、深度情報を計算することはできない。
【００２７】
図１は、フォトダイオード３、リセットトランジスタ４、ソースフォロワリードアウトトランジスタ５及び選択トランジスタ６を含む、標準的なＣＭＯＳ  ３−Ｔ  ＡＰＳ（CMOS 3-Ttansistors Active Pixel Sensor）を例示する。リセットトランジスタ４がオンされると、フォトダイオード３が電源ＶＤＤに直接接続され、集積された電荷が放出される。ソースフォロワリードアウトトランジスタ５は、積算された電荷を除去することなく、画素電圧を観測することができる増幅手段として動作する。選択トランジスタ６は読み出し回路による単一列の画素アレイの読出しを可能とする。高いフィルファクタを達成するために、フォトダイオード３の領域感光度は高くしなければならないが、トランジスタ４、５及び６を含む回路面積はできるだけ低減しなければならない。
【００２８】
理解を容易にするために、本発明の実施例で使用される特定の電子回路はシュミットトリガを導入すべきである。非反転構成において、シュミットトリガは正のフィードバックを有し、１を超えるループゲインを有する回路である。シュミットトリガはヒステリシスを有する比較回路と同等であり得る。
【００２９】
図５は、所与の入力信号Ｕでの標準的なコンパレータＡ及びシュミットトリガＢの効果を比較する。非反転シュミットトリガを用いると、入力が所定の選択された閾値より高い場合、出力は高くなる。入力が異なる（低い）選択された閾値より低い場合、出力は低く、入力が２つのレベルの間である場合、出力は値を維持する。この二重の閾値動作は、ヒステリシスといわれ、シュミットトリガがメモリを処理し、双安定回路として動作し得るように実装する。比較すると、標準的なコンパレータは単一の閾値しか有さず、その出力は図５のＡで示されるように、閾値との比較によって切り替えられる。
【００３０】
図６は、各々が少なくとも１つのデテクタノードを有する４画素を扱う同期リセット画素を有する本発明の第１実施例を示す。４個のＣＭＯＳ  ３−Ｔ  ＡＰＳ７、８、９、１０が存在し、最低電圧検出ブロック１１は４個の入力を有し、コンパレータ１２及び１個のトランジスタ１３が３−Ｔ  ＡＰＳの各々に付加されている（したがって、合計４個のトランジスタが付加されている。）。３−Ｔ  ＡＰＳのフォトダイオードは同一である必要はない。最低電圧デテクタ１１は４個のＡＰＳのデテクタノードの検出値ＤＥＴ０、ＤＥＴ１、ＤＥＴ２及びＤＥＴ３を入力する。ここで、コンパレータ１２はＤＥＴｘと基準電圧ＶＲＥＦを比較するコンパレータか、もしくは、ＶＲＥＦと等しい低検出閾値を有するシュミットトリガか、もしくは、単安定などの最低電圧検出ブロックの出力からパルス信号を生成することができる任意の種類の回路であってよい。トランジスタ１３のリセット機能は、専用論理回路もしくは３−Ｔ  ＡＰＳのリセットトランジスタの再利用によって達成され得る。
【００３１】
図７は、図６に示される同期リセット画素のタイミングチャートを例示する。最低電圧デテクタ１１及びコンパレータ１２を追加したことで、積算時間ＴＩＮＴの後も画素は飽和しない。実際、画素電圧の１つがＶＲＥＦ電圧に到達するとすぐに、ＳＲＳＴ信号が高くなり、全ての画素をリセットする。したがって、画素の飽和は回避される。
【００３２】
図８は、本発明の第２の実施例である、コンパレータ１２に接続されたＥＮＣＯＭＰピン１４が追加された同期リセット画素のブロック図を例示する。ＥＮＣＯＭＰピン１３は短い積算時間（ＴＩＮＴ−ＴＥＮ）を定義するために追加された。実際、ＥＮＣＯＭＰパルスの前に基準信号と出会ったデテクタは、積算周期をより短い時間で再開し、露光時間ＴＩＮＴの最後までこれらの画素は飽和しない。ＴＥＮはプログラマブルであり、画素飽和を回避するように設定されるべきである。ＥＮＣＯＭＰ信号のハイレベルはかなり短くてよいが、画素を完全にリセットする程度に長いべきである。
【００３３】
図９は、図８に示される、最低電圧デテクタ１１及びコンパレータ１２、並びにＥＮＣＯＭＰピン１４を含む、同期リセット画素のタイミングチャートを例示する。コンパレータ１２は、ＥＮＣＯＭＰ信号がハイに設定された場合、出力を切り替えることができるだけである。ＥＮＣＯＭＰ信号がローである場合、画素は追加の回路が存在しないかのように飽和することができる。
【００３４】
ＳＲＳＴ＿ＣＮＴ信号が追加され、ＳＲＳＴ信号にパルスが出現するとすぐに、ハイに設定される。ＥＮＣＯＭＰ信号及びＳＲＳＴ＿ＣＮＴ信号により、積算時間を容易に計算することができる。露光の最後に、ＦＬＡＧ信号がハイであれば積算時間は（ＴＩＮＴ−ＴＥＮ）であり、ＦＬＡＧ信号がローであれば積算時間はＴＩＮＴである。図９及び図１０は、双方の場合を例示する。
【００３５】
ＳＲＳＴ＿ＣＮＴ信号は１ビットカウンタと看做されてもよい。
【００３６】
基本的な１ビットカウンタの代わりに、飽和検出回路をｎビットカウンタに埋め込むことが可能であり、出力として情報を搬送することが可能である。このようなカウンタを使用すると、各々の相対値に加えて、デテクタ（画素）毎の絶対値が既知となる。
【００３７】
この実施例において、シュミットトリガの代わりにコンパレータもしくはインバータを使用することによって、リセットレベルが初期のリセットレベルと同一であり得るように、ＥＮＣＯＭＰピンのハイレベル期間が選択されてもよい。同期リセットの間ＶＲＥＳＥＴに到達しないようなシュミットトリガ閾値の制限が解消される。
【００３８】
第３の実施例を図１１に示す。図１１は、最低電圧デテクタ１１及びコンパレータ１２の双方に接続されたＥＮＣＯＭＰピン１４を追加した同期リセット画素のブロック図を例示する。
【００３９】
図１２は図９と同じ入力状態を示す。最低電圧デテクタ１１及びコンパレータ１２に接続されたＥＮＣＯＭＰピン１４に電荷だけが存在する。ＥＮＣＯＭＰ信号がハイである場合だけ、ＤＥＴｘはＤＥＴ０、ＤＥＴ１、ＤＥＴ２、ＤＥＴ３の中の最低電圧をコピーする。ＳＲＳＴ及びＳＲＳＴ＿ＣＮＴ信号の出力は双方の構成で同一である。
【００４０】
第２及び第３の実施例によれば、ＥＮＣＯＭＰ信号がハイに設定されている場合、最低電圧検出及び比較が行われるだけなので電流を節約することが可能となる。実際、コンパレータ１２はアナログ「電圧コンパレータ」として動作し、消費電流は入力電圧とリンクされる。ＥＮＣＯＭＰピン１４に加えた場合、コンパレータ１２、及び場合によっては最低電圧デテクタ、はＥＮＣＯＭＰピン１４がない場合と比較してわずかな時間電流を消費するだけである。ＥＮＣＯＭＰピンはほとんどの時間使用されていないためである。
【００４１】
第４の実施例を図１３に示す。図１３において、ＥＮＣＯＭＰ信号は単一のパルスの代わりにクロック信号に置き換えられている。クロックはパルストレインと看做されてもよく、これにより、比較処理の頻度が高くなる。この実施例は、画素デテクタノードの間の相対的な電圧差だけを必要とし、電圧振幅値を必要としない応用に適していている。このような応用は、例えば、上記された深度計算であってよい。
【００４２】
図１３において、２つの飽和が生じ、第１のＳＲＳＴパルスが出現するとすぐにＳＲＳＴ＿ＣＮＴ信号が１になる。この例において、ＳＲＳＴパルスが２つ存在するため１ビットカウンタでは不十分である。しかしながら、２ビットカウンタの統合は、適切な数のＳＲＳＴイベントを検出するために十分である。ＤＥＴノードの間の相対的な電圧は適切であるが、振幅の絶対値は２ビットカウンタの支援なしでは適切ではない。ＴｏＦにおいて、所与の相対的な測定値が画素毎の深度値を推定するために十分適している。
【００４３】
図１３で提案した同期リセット画素で取得される、第５実施例の最適化タイミングチャートを図１４に例示する。積算時間の間、２つのパラメータ（ＥＮＣＯＭＰ信号周期及びＶＲＥＦ電圧）が変更されている。ＥＮＣＯＭＰ周期は、ＴからＴ／１６まで変動する。基準周期ＴはＴＩＮＴの半分であってよく、基準電圧ＶＲＥＦはＶＲＥＳＥＴ／２からＶＲＥＳＥＴ／３２まで１／２の倍率で変動する。この変動は積算時間の最後に信号振幅を最適化することを目的とする。この変動は最適化され、画素のノードで電圧が線形に降下することに基づいている。生成されたＥＮＣＯＭＰ周期の最小はＴ／１６より低く、基準電圧は理想的には０に近い。この記述は、基準電圧ＶＲＥＦについても有効である。ＥＮＣＯＭＰ周期及び基準電圧値はシンプルになるように選択され、明瞭さのために提示されたが、他のいくつかの構成（値の各々に定数オフセットを加える、ゲインを加える、など）を同様の機能に導くために採用してもよいことは明らかである。
【００４４】
第６実施例を図１５に例示する。この実施例において、基準電圧は変動せず、ＶＲＥＳＥＴ／２に維持される。ＥＮＣＯＭＰ信号周期は変動する。ＳＲＳＴ信号はハイである場合に、全てのデテクタノードをリセットする。しかしながら、信号ＳＴＯＰ＿ＳＲＳＴ信号が追加され、ＳＴＯＰ＿ＳＲＳＴ信号がハイである場合、ＳＲＳＴ信号は禁じられる。ＥＮＣＯＭＰ信号がハイである場合、ノードＤＥＴｘが基準電圧ＶＲＥＦよりも低い場合、ＳＴＯＰ＿ＳＲＳＴ信号はローに設定され、ノードＤＥＴｘが基準電圧ＶＲＥＦより高い場合、ハイに設定される。例えば、図１５において、当初、ＳＴＯＰ＿ＳＲＳＴはＲＥＳＥＴ信号のためにローに設定されている。次に、時間Ｔ１で、ＥＮＣＯＭＰ信号の最初のパルスが発生され、ＤＥＴｘはＶＲＥＦより低いので、ＳＴＯＰ＿ＳＲＳＴはローに維持され、ＳＲＳＴはリセットのトリガとなる。時間Ｔ２においては、時間Ｔ１の条件と同様であり、ＳＲＳＴ信号はパルスを発生する。しかしながら、時間Ｔ３において、ＤＥＴｘはＶＲＥＦよりも高いため、ＳＴＯＰ＿ＳＲＳＴ信号はＳＲＳＴパルスを禁じるハイに設定される。ＳＴＯＰ＿ＳＲＳＴ信号がハイに転じると、積算時間ＴＩＮＴが終了するまで、ハイのままである。積算時間ＴＩＮＴの間ずっと入射光が一定であると仮定すればデテクタは飽和しない。
【００４５】
クロック周期及び電圧基準の他の構成によっても、上記と同様の結果を得ることができる。実用的には、基準電圧を判定するために余裕が付加される。例えば、当初のＶＲＥＦはＶＲＥＳＴ／２±ＶＯＦＦＳＥＴであってよい。図１６に第７実施例を示す。図１５の実施例と比較して、何れのノードも飽和しないという利点を有する。したがって、どのようなブルーミングエフェクトも回避することができる。ブルーミングエフェクトは、デテクタノードの少なくとも１つが飽和した場合、即ち、関連する画素のウェル容量がいっぱいになり、余剰のフォトンが近傍の画素のウェルに電荷を移動させた場合に、誘発され得る。この実施例において、変動しない基準電圧が使用され、基準電圧はＶＲＥＳＥＴ／２に維持される。ＥＮＣＯＭＰ信号は一定周期のクロックとして使用される。周期がＴからＴ／１６まで１／２ずつ変動する信号であるＥＮＳＲＳＴといわれる他の信号が存在し、基準周期ＴはＴＩＮＴの半分であってよい。
【００４６】
ＥＮＣＯＭＰ信号がハイであり、ＳＴＯＰ＿ＳＲＳＴ信号がローである場合、最低電圧デテクタはイネーブルであり、ＤＥＴｘはデテクタノードの中の最低電圧を再びコピーする。ＥＮＣＯＭＰ信号がハイであり、ＳＴＯＰ＿ＳＲＳＴ信号がローである場合、ＤＥＴｘ信号が基準電圧ＶＲＥＦより低ければ、ＳＲＳＴ信号はハイに設定され、全てのデテクタノードはリセットされる。一方、ＥＮＣＯＭＰ信号がハイであり、ＳＴＯＰ＿ＳＲＳＴ信号がローである場合、ＤＥＴｘ信号が基準電圧ＶＲＥＦよりも高ければ、ＳＲＳＴ信号はローに設定される。ＳＲＳＴ信号がハイに設定されると、ＥＮＳＲＳＴ信号にパルスが受信されるまで、ハイのままである。ＳＴＯＰ＿ＳＲＳＴがハイであれば、最低電圧デテクタはイネーブルではなく、ＤＥＴｘはデテクタノードの中の最低電圧をコピーしない。ＳＴＯＰ＿ＳＲＳＴは積算時間の初めにローに設定される。ＳＲＳＴがローである場合に、ＥＮＳＲＳＴにパルスが発生すると、ハイに設定される。ハイに設定されると、積算時間の最後までハイのままである。したがって、積算時間が終了するまで、デテクタノードは飽和しない。
【００４７】
例えば、図１６において、Ｔ１では、ＤＥＴｘが基準信号ＶＲＥＦよりも低いので、ＳＲＳＴはハイに設定される。したがって、ＤＥＴノードはリセットされ、デテクタノードの何れかが飽和し、画素のウェルが満たされる可能性が回避され、ブルーミングエフェクトを回避することができる。ＳＲＳＴは、時間Ｔ２で生じるＥＮＳＲＳＴパルスを受信するまでハイのままである。時間Ｔ２で、他の積算フェーズが発生し、ＳＲＳＴがハイであるため、ＳＴＯＰ＿ＳＲＳＴはローのままである。次に、時間Ｔ３で、他の飽和が検出され、ＳＲＳＴは再度ハイに設定される。ＳＲＳＴは、時間Ｔ４で、ＥＮＳＲＳＴパルスによって解除され、積算フェーズが再度開始され、ＳＴＯＰ＿ＳＲＳＴはローのままである。時間Ｔ４及びＴ５の間で飽和が検出されなかったので、時間Ｔ５において、ＥＮＳＲＳＴはＳＲＳＴを解除しなくてもよい。ＳＲＳＴがローであるため、ＳＴＯＰ＿ＳＲＳＴはハイに設定される。したがって、積算は、積算時間ＴＩＮＴの最後まで継続される。
【００４８】
クロック周期及び電圧基準の他の構成も上記と同様の結果を導くことができる。実用的には、基準電圧に余裕が付加されてもよい。例えば、初期ＶＲＥＦはＶＲＥＳＥＴ／２＋ＶＯＦＦＳＥＴであってよい。
【００４９】
さらに好ましい実施例では、本システム及び方法はＨＤＲの環境で実装されてもよい。ＨＤＲでは、ノードレベルで入射光の実際の絶対値を計測または推定することが必要とされる。本方法及び装置によれば、有効で、意味を有し、信頼できる、積算時間の最後に測定された光に対応する電圧振幅を取得することができる。積算時間の間に行われたリセットの回数を追跡するために論理にカウンタを関連付けることによって、ＨＤＲ実装に適した電圧振幅の絶対値を計測または取得することが可能となる。
【００５０】
ノードにおいて電圧降下が線形であり、入射光パワーが時間に対して一定であることを考慮すると、高ダイナミックレンジ測定の絶対値は以下に対応する。
●ノードでの最終電圧振幅測定値の合計に基準電圧と同期リセット電圧との差に同期リセット回数を乗算した値に対応する電圧振幅値を加えた値。もしくは、
●カウントされた同期リセットの回数が既知である場合、最終積算時間（積算時間のよく知られたわずかな時間）に取得された最後の電圧振幅測定値の補外値
明瞭にするため、本開示は、ＴｏＦ測定における３Ｄ画像センサの深度を計算する例について説明したが、これに限定されるものではない。
【００５１】
上記した同期リセット画素は、ＴｏＦ撮像装置以外の従来の撮像装置にも適用可能である。例えば、図１７及び図１８は、提案した発明が、標準的なＢａｙｅｒマトリックス（図１７）もしくはＦｏｖｅｏｎベース色感知アーキテクチャもしくは他の光取得感知システムなどの色画素マトリックスに適用可能であることを示す。例えば、標準的なＢａｙｅｒマトリックスベース色センサにおいて、図１８に例示するように、通常の第２の緑画素は、他の色画素、青、緑及び赤の飽和を検出するために同期リセット画素と置き換えられてもよい。緑画素の強さを増大するために及び第２の緑画素の損失を補填するために、撮像処理技術のいくつかは、例えば、ライトパイプ、量子ドットフィルムもしくはマイクロレンズなどを適用されてもよい。
【００５２】
「深度」撮像装置において、提案した同期リセット画素システム及び方法は、２つのあり得る画素構成を描写する図１９及び図２０に例示するように使用されてもよい。画素の各々が、複数のデテクタノードと、デテクタノードで飽和が検出された場合、少なくとも個々の画素のノードでリセットするためにノードの電圧を比較する同期リセット回路と、を有するインピクセルアーキテクチャの実施例に拡張することができる。例えば、上記実施例の近傍の画素は、ブルーミングエフェクトからシステムを保護するためにリセットされてもよい。提案した同期リセット画素は、隣接する入射光を監視し、もしくはグループ全体の自身の入射を監視する。前者の場合、隣接する画素の１つが飽和すると、グループ全体が同時にリセットされる。後者の場合、中央の画素が飽和すると、グループ全体が同時にリセットされる。図１９において、同期リセット画素（ＳＡＴ  ＤＥＴ）が９画素のグループに１つ配置され、図２０において、同期リセット画素（ＳＡＴ  ＤＥＴ）が５画素のグループに１つ配置されている。
【００５３】
また、同期リセット論理は、ダミー画素に埋め込まれる必要はない。図２の回路領域２の部分であってもよい。同期リセット論理は、また、図２１に例示されるように、回路領域内に統合されてもよい。図２１は特定の構成を示すが、他の構成も可能であることは明らかである。
【図１】
2016527787.tif 000003
【図２】
2016527787.tif 000004
【図３】
2016527787.tif 000005
【図４】
2016527787.tif 000006
【図５】
2016527787.tif 000007
【図６】
2016527787.tif 000008
【図７】
2016527787.tif 000009
【図８】
2016527787.tif 000010
【図９】
2016527787.tif 000011
【図１０】
2016527787.tif 000012
【図１１】
2016527787.tif 000013
【図１２】
2016527787.tif 000014
【図１３】
2016527787.tif 000015
【図１４】
2016527787.tif 000016
【図１５】
2016527787.tif 000017
【図１６】
2016527787.tif 000018
【図１７】
2016527787.tif 000019
【図１８】
2016527787.tif 000020
【図１９】
2016527787.tif 000021
【図２０】
2016527787.tif 000022
【図２１】
2016527787.tif 000023
【国際調査報告】
2016527787.tif 000024
2016527787.tif 000025
2016527787.tif 000026