(57)【要約】  特定の実施形態では、半導体デバイスは、ソース領域とドレイン領域との間に高移動度チャネルを備える。高移動度チャネルは、実質的にゲートの長さだけ延在する。半導体デバイスは、ソース領域またはドレイン領域から高移動度チャネルの方へ延在するドープ領域も備える。基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。
2016532284.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域との間の高移動度チャネルであって、実質的にゲートの長さだけ延在する、高移動度チャネルと、
前記ソース領域または前記ドレイン領域から前記高移動度チャネルの方へ延在するドープ領域とを備え、基板の一部は、前記ドープ領域と前記高移動度チャネルとの間に位置決めされる、半導体デバイス。
【請求項２】
前記ドープ領域は、前記ソース領域から前記高移動度チャネルの方へ延在する請求項１に記載の半導体デバイス。
【請求項３】
前記ドープ領域は、前記ドレイン領域から前記高移動度チャネルの方へ延在する請求項１に記載の半導体デバイス。
【請求項４】
ゲートをさらに備え、前記高移動度チャネルは、前記ゲートに結合される請求項１に記載の半導体デバイス。
【請求項５】
前記ゲートに結合されたスペーサをさらに備え、前記ドープ領域は、前記スペーサと接触する請求項４に記載の半導体デバイス。
【請求項６】
前記ドープ領域は、前記ソース領域または前記ドレイン領域と接触し、前記ドープ領域は、前記基板およびスペーサと接触する請求項１に記載の半導体デバイス。
【請求項７】
前記ドープ領域と前記ソース領域または前記ドレイン領域との間の接合部は、前記半導体デバイスがオン状態にあるときに前記ソース領域から前記ドレイン領域への高移動度キャリア経路を可能にする請求項１に記載の半導体デバイス。
【請求項８】
前記ドープ領域と前記高移動度チャネルとの間の接合部は、前記半導体デバイスがオフ状態にあるときに漏れ電流を阻止するためのバリアをもたらす請求項１に記載の半導体デバイス。
【請求項９】
前記基板の前記一部は、スペースと接触し、前記基板は、シリコンを含む請求項１に記載の半導体デバイス。
【請求項１０】
前記ドープ領域は、前記ゲートの下に延在しない請求項１に記載の半導体デバイス。
【請求項１１】
前記高移動度チャネルは、スペーサの下に延在しない請求項１に記載の半導体デバイス。
【請求項１２】
前記基板の前記一部と前記ドープ領域との間の接合部は、スペーサの下に位置決めされる請求項１に記載の半導体デバイス。
【請求項１３】
前記高移動度チャネルおよび前記ドープ領域は、少なくとも１つの半導体ダイ内に集積化される請求項１に記載のデバイス。
【請求項１４】
前記高移動度チャネルおよび前記ドープ領域は、携帯電話、セルラーフォン、携帯コンピュータ、ラジオ、衛星ラジオ、通信デバイス、携帯音楽プレーヤー、携帯デジタルビデオプレーヤー、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、移動式ロケーションデータユニット、またはこれらの組合せ内に集積化される請求項１に記載のデバイス。
【請求項１５】
前記高移動度チャネルおよび前記ドープ領域は、セットトップボックス、娯楽用ユニット、固定式ロケーションデータユニット、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビ、チューナー、音楽プレーヤー、デジタル音楽プレーヤー、ビデオプレーヤー、デジタルビデオプレーヤー、デジタルビデオディスク（ＤＶＤ）プレーヤー、またはこれらの組合せ内に集積化される請求項１に記載のデバイス。
【請求項１６】
半導体デバイスのソース領域またはドレイン領域に関連付けられたドープ領域を形成するステップと、
前記半導体デバイス内に高移動度チャネルを形成するステップであって、前記ドープ領域は、前記高移動度チャネルを形成する前にアニーリングされ、前記ドープ領域は、前記ソース領域または前記ドレイン領域から前記高移動度チャネルの方へ延在し、前記半導体デバイスの基板の一部は、前記ドープ領域と前記高移動度チャネルとの間に位置決めされる、ステップとを含む、方法。
【請求項１７】
前記ソース領域に関連付けられているソース注入部を堆積するステップと、前記ドレイン領域に関連付けられているドレイン注入部を堆積するステップとをさらに含む請求項１６に記載の方法。
【請求項１８】
前記ドープ領域が形成された後に前記半導体デバイスをアニーリングするステップをさらに含み、アニーリングする前記ステップは、高速熱アニーリング、レーザーアニーリング、またはこれらの組合せを含む請求項１６に記載の方法。
【請求項１９】
前記高移動度チャネルは、ゲルマニウム（Ｇｅ）、ＩＩＩ−Ｖ材料、ＩＩ−Ｖ材料、グラフェン、別の高移動度材料、またはこれらの組合せを含む請求項１６に記載の方法。
【請求項２０】
ゲートを形成するステップをさらに含み、前記ゲートは、前記高移動度チャネルに結合される請求項１６に記載の方法。
【請求項２１】
前記ゲートは、高Ｋ材料および金属を含む請求項２０に記載の方法。
【請求項２２】
前記ドープ領域を形成するステップおよび前記高移動度チャネルを形成するステップは、電子デバイス内に集積化されたプロセッサによって開始される請求項１６に記載の方法。
【請求項２３】
前記半導体デバイスの前記基板上にダミーゲートを形成するステップと、
前記ダミーゲート上にスペーサを形成するステップと、
前記ダミーゲートを取り除いてキャビティを作製するステップとをさらに含む請求項１６に記載の方法。
【請求項２４】
前記基板の一部の中に前記キャビティを貫入させるステップであって、前記基板の前記一部は、前記半導体デバイスのチャネル領域に関連付けられ、前記キャビティは、第１の値を有する特定の深さだけ延在させられる、ステップと、
前記基板の前記一部に高移動度材料を充填して前記高移動度チャネルを形成するステップであって、前記高移動度チャネルは、第２の値を有する特定な厚さを有する、ステップとをさらに含む請求項２３に記載の方法。
【請求項２５】
前記第１の値および前記第２の値は、同じ値である請求項２４に記載の方法。
【請求項２６】
前記第１の値および前記第２の値は、異なる値である請求項２４に記載の方法。
【請求項２７】
プロセッサ実行可能命令を備える非一時的コンピュータ可読媒体であって、前記命令はプロセッサによって実行されたときに、前記プロセッサが
半導体デバイスの形成を開始することを引き起こし、前記半導体デバイスは
半導体デバイスのソース領域またはドレイン領域に関連付けられたドープ領域を形成するステップと、
前記半導体デバイス内に高移動度チャネルを形成するステップであって、前記ドープ領域は、前記高移動度チャネルを形成する前にアニーリングされ、前記ドープ領域は、前記ソース領域または前記ドレイン領域から前記高移動度チャネルの方へ延在し、前記半導体デバイスの基板の一部は、前記ドープ領域と前記高移動度チャネルとの間に位置決めされる、ステップとによって形成される、非一時的コンピュータ可読媒体。
【請求項２８】
前記ソース領域および前記ドレイン領域は、シリコンゲルマニウム（ＳｉＧｅ）、埋め込みシリコン（ｅ−Ｓｉ）、または埋め込みシリコン炭素（ｅ−Ｓｉ：Ｃ）を含む請求項２７に記載の非一時的コンピュータ可読媒体。
【請求項２９】
前記ドープ領域は、ｎ型ドーパントまたはｐ型ドーパントを含む請求項２７に記載の非一時的コンピュータ可読媒体。
【請求項３０】
前記高移動度チャネルは、エピタキシャル成長を使用して形成される請求項２７に記載の非一時的コンピュータ可読媒体。
【請求項３１】
半導体デバイスがオン状態にあるときにソース領域とドレイン領域との間の高移動度キャリア経路を可能にするためのチャネル手段であって、実質的に半導体デバイスのゲートの長さだけ延在するチャネル手段と、
前記高移動度キャリア経路を可能にするための前記チャネル手段と、前記ソース領域または前記ドレイン領域のうちの一方に関連付けられているドープ領域との間の電流を可能にするための手段であって、前記ドープ領域と前記高移動度キャリア経路を可能にするための前記チャネル手段との間に位置決めされる手段とを備える、装置。
【請求項３２】
前記チャネル手段は、高移動度チャネルを含む請求項３１に記載の装置。
【請求項３３】
前記高移動度チャネルは、ゲルマニウム（Ｇｅ）、ＩＩＩ−Ｖ材料、ＩＩ−Ｖ材料、グラフェン、別の高移動度材料、またはこれらの組合せを含む請求項３２に記載の装置。
【請求項３４】
電流を可能にするための前記手段は、基板材料を含む請求項３１に記載の装置。
【請求項３５】
電流を可能にするための前記手段は、前記半導体デバイスがオフ状態にあるときに漏れ電流を阻止するためのバリアをもたらすように構成される請求項３１に記載の装置。
【請求項３６】
前記高移動度キャリア経路を可能にするための前記チャネル手段および電流を可能にするための前記手段は、携帯電話、セルラーフォン、携帯コンピュータ、ラジオ、衛星ラジオ、通信デバイス、携帯音楽プレーヤー、携帯デジタルビデオプレーヤー、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、移動式ロケーションデータユニット、またはこれらの組合せ内に集積化される請求項３１に記載の装置。
【請求項３７】
前記高移動度キャリア経路を可能にするための前記チャネル手段および電流を可能にするための前記手段は、セットトップボックス、娯楽用ユニット、固定式ロケーションデータユニット、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビ、チューナー、音楽プレーヤー、デジタル音楽プレーヤー、ビデオプレーヤー、デジタルビデオプレーヤー、デジタルビデオディスク（ＤＶＤ）プレーヤー、またはこれらの組合せ内に集積化される請求項３１に記載の装置。
【請求項３８】
半導体デバイスのソース領域またはドレイン領域に関連付けられたドープ領域を形成するための第１のステップと、
前記半導体デバイス内に高移動度チャネルを形成するための第２のステップであって、前記ドープ領域は、前記高移動度チャネルを形成する前にアニーリングされ、前記ドープ領域は、前記ソース領域または前記ドレイン領域から前記高移動度チャネルの方へ延在し、前記半導体デバイスの基板の一部は、前記ドープ領域と前記高移動度チャネルとの間に位置決めされる、第２のステップとを含む方法。
【請求項３９】
前記第１のステップおよび前記第２のステップは、電子デバイス内に集積化されたプロセッサによって制御される請求項３８に記載の方法。
【請求項４０】
半導体デバイスの少なくとも１つの物理的特性を表す設計情報を受信するステップであって、前記半導体デバイスは
ソース領域とドレイン領域との間の高移動度チャネルであって、実質的にゲートの長さだけ延在する、高移動度チャネルと、
前記ソース領域または前記ドレイン領域から前記高移動度チャネルの方へ延在するドープ領域であって、基板の一部は、前記ドープ領域と前記高移動度チャネルとの間に位置決めされる、ドープ領域とを備える、ステップと、
前記設計情報を、ファイルフォーマットに適合するように変換するステップと、
前記変換された設計情報を含むデータファイルを生成するステップとを含む方法。
【請求項４１】
前記データファイルは、ＧＤＳＩＩフォーマットを含む請求項４０に記載の方法。
【請求項４２】
前記データファイルは、ＧＥＲＢＥＲフォーマットを含む請求項４０に記載の方法。
【請求項４３】
半導体デバイスに対応する設計情報を収容しているデータファイルを受信するステップと、
前記設計情報に従って前記半導体デバイスを加工するステップであって、前記半導体デバイスは、
ソース領域とドレイン領域との間の高移動度チャネルであって、実質的にゲートの長さだけ延在する、高移動度チャネルと、
前記ソース領域または前記ドレイン領域から前記高移動度チャネルの方へ延在するドープ領域であって、基板の一部は、前記ドープ領域と前記高移動度チャネルとの間に位置決めされる、ドープ領域とを備える、ステップとを含む方法。
【請求項４４】
前記データファイルは、ＧＤＳＩＩフォーマットを含む請求項４３に記載の方法。
【請求項４５】
コンピュータにおいて、回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含む設計情報を受信するステップであって、前記パッケージングされた半導体デバイスは
ソース領域とドレイン領域との間の高移動度チャネルであって、実質的にゲートの長さだけ延在する、高移動度チャネルと、
前記ソース領域または前記ドレイン領域から前記高移動度チャネルの方へ延在するドープ領域であって、基板の一部は、前記ドープ領域と前記高移動度チャネルとの間に位置決めされる、ドープ領域と
を備える半導体構造を含む、ステップと、
前記設計情報を、データファイルを生成するように変換するステップとを含む、方法。
【請求項４６】
前記データファイルは、ＧＥＲＢＥＲフォーマットを含む請求項４５に記載の方法。
【請求項４７】
回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含む設計情報を含むデータファイルを受信するステップと、
前記回路基板を製造するステップであって、前記回路基板は前記設計情報に従って前記パッケージングされた半導体デバイスを受け入れるように構成され、前記パッケージングされた半導体デバイスは、
ソース領域とドレイン領域との間の高移動度チャネルであって、実質的にゲートの長さだけ延在する、高移動度チャネルと、
前記ソース領域または前記ドレイン領域から前記高移動度チャネルの方へ延在するドープ領域であって、基板の一部は、前記ドープ領域と前記高移動度チャネルとの間に位置決めされる、ドープ領域とを備える、ステップとを含む方法。
【請求項４８】
前記データファイルは、ＧＥＲＢＥＲフォーマットを含む請求項４７に記載の方法。
【請求項４９】
前記回路基板を、携帯電話、セルラーフォン、携帯コンピュータ、ラジオ、衛星ラジオ、通信デバイス、携帯音楽プレーヤー、携帯デジタルビデオプレーヤー、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、移動式ロケーションデータユニット、またはこれらの組合せを含むデバイス内に集積化するステップをさらに含む請求項４７に記載の方法。
【請求項５０】
前記回路基板を、セットトップボックス、娯楽用ユニット、固定式ロケーションデータユニット、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビ、チューナー、音楽プレーヤー、デジタル音楽プレーヤー、ビデオプレーヤー、デジタルビデオプレーヤー、デジタルビデオディスク（ＤＶＤ）プレーヤー、またはこれらの組合せを含むデバイス内に集積化するステップをさらに含む請求項４７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、参照によりその内容全体が本明細書に明示的に組み込まれている、２０１３年９月２７日に出願した、同一出願人所有の米国非仮特許出願第１４／０４０，３６６号の優先権を主張するものである。
【０００２】
本開示は、一般的に、高移動度チャネルを有する半導体デバイスおよびその形成に関係する。
【背景技術】
【０００３】
技術の進歩の結果、装置の小型化とコンピューティングデバイスの高性能化が進んだ。たとえば、現在、小型で、軽量で、ユーザが簡単に持ち運べる、携帯式のワイヤレス電話、携帯情報端末（ＰＤＡ）、およびページングデバイスのような、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、セルラー電話およびインターネットプロトコル（ＩＰ）電話のような、携帯式のワイヤレス電話は、ワイヤレスネットワークを通じて、音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話には、他の種類のデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤーも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理することができる。そのようなものとして、これらのワイヤレス電話は、著しく高いコンピューティング能力を備え得る。
【０００４】
半導体デバイスのチャネル領域内の移動度を高めるために、チャネル領域に高移動度材料が加えられた。高移動度チャネルを有するチャネル領域は、半導体デバイスがオン状態にあるときに有利に電気伝導（たとえば、大電流）を可能にし得る。しかしながら、高移動度材料を半導体デバイスのチャネル領域内で使用すると、半導体デバイスがオフ状態にあるときに基板漏れ（たとえば、漏れ電流）の増大などの、特定の問題が生じ得る。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示は、高移動度チャネルを有する半導体デバイスを実現する。半導体デバイスは、ゲート、ソース領域、およびドレイン領域を含む。ゲートは、高移動度チャネル領域と接触しており、高移動度チャネル領域は、実質的にゲートの長さだけ延在し得る。高移動度チャネルは、半導体デバイスがオン状態にあるときに電気伝導（たとえば、大電流）を可能にするように構成され得る。高移動度チャネルは、半導体デバイスのソース領域またはドレイン領域に関連付けられている、軽ドープ注入部などの、ドープ領域と接触しない。材料は、高移動度チャネルとソース領域との間に位置決めされるか、または高移動度チャネルとドレイン領域との間に位置決めされ得る。たとえば、半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされ得る。したがって、高移動度チャネルおよびドープ領域は、半導体デバイスがオフ状態にあるときに高移動度チャネルを介して漏れ電流を低減（または制限）するように分離される。たとえば、ドープ領域と高移動度チャネルとの間の接合部は、オフ状態での漏れ電流を低減または阻止するためのバリアをもたらし得る。
【０００６】
特定の実施形態では、半導体デバイスは、ソース領域とドレイン領域との間に高移動度チャネルを備える。高移動度チャネルは、実質的にゲートの長さだけ延在する。半導体デバイスは、ソース領域またはドレイン領域から高移動度チャネルの方へ延在するドープ領域も備える。基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。
【０００７】
別の特定の実施形態では、方法は、半導体デバイスのソース領域またはドレイン領域に関連付けられたドープ領域を形成するステップを含む。この方法は、半導体デバイス内に高移動度チャネルを形成するステップをさらに含む。ドープ領域は、高移動度チャネルを形成する前にアニーリングされる。ドープ領域は、ソース領域またはドレイン領域から高移動度チャネルの方へ延在する。半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。
【０００８】
別の特定の実施形態では、装置は、半導体デバイスがオン状態にあるときにソース領域とドレイン領域との間の高移動度キャリア経路を可能にするためのチャネル手段を備える。高移動度キャリア経路を可能にするためのチャネル手段は、実質的に半導体デバイスのゲートの長さだけ延在する。装置は、高移動度キャリア経路を可能にするためのチャネル手段と、ソース領域またはドレイン領域のうちの一方に関連付けられているドープ領域との間の電流を可能にするための手段をさらに備える。電流を可能にするための手段は、ドープ領域と高移動度キャリア経路を可能にするためのチャネル手段との間に位置決めされる。
【０００９】
別の特定の実施形態では、方法は、半導体デバイスのソース領域またはドレイン領域に関連付けられたドープ領域を形成するための第１のステップを含む。この方法は、半導体デバイス内に高移動度チャネルを形成するための第２のステップをさらに含む。ドープ領域は、ソース領域またはドレイン領域から高移動度チャネルの方へ延在し、ドープ領域は、高移動度チャネルを形成する前にアニーリングされる。半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。
【００１０】
別の特定の実施形態では、非一時的コンピュータ可読媒体は、プロセッサによって実行されたときに、プロセッサが半導体デバイスの形成を開始することを引き起こす命令を備える。半導体デバイスは、半導体デバイスのソース領域またはドレイン領域に関連付けられたドープ領域を形成することによって形成される。半導体デバイスは、半導体デバイス内に高移動度チャネルを形成することによってさらに形成される。ドープ領域は、ソース領域またはドレイン領域から高移動度チャネルの方へ延在し、ドープ領域は、高移動度チャネルを形成する前にアニーリングされる。半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。
【００１１】
別の特定の実施形態では、方法は、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を受信するステップを含む。半導体デバイスは、ソース領域とドレイン領域との間に高移動度チャネルを備え得る。高移動度チャネルは、実質的にゲートの長さだけ延在する。半導体デバイスは、ソース領域またはドレイン領域から高移動度チャネルの方へ延在するドープ領域も備える。基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。この方法は、設計情報をファイルフォーマットに適合するように変換するステップをさらに含む。この方法は、変換された設計情報を含むデータファイルを生成するステップも含む。
【００１２】
別の特定の実施形態では、方法は、コンピュータにおいて、回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含む設計情報を受信するステップを含む。パッケージングされた半導体デバイスは、ソース領域とドレイン領域との間に高移動度チャネルを備える半導体構造を備える。高移動度チャネルは、実質的にゲートの長さだけ延在する。半導体構造は、ソース領域またはドレイン領域から高移動度チャネルの方へ延在するドープ領域も備える。基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。この方法は、データファイルを生成するように設計情報を変換するステップをさらに含む。
【００１３】
別の特定の実施形態では、方法は、回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含む設計情報を含むデータファイルを受信するステップを含む。この方法は、回路基板を製造するステップも含む。回路基板は、設計情報に従ってパッケージングされた半導体デバイスを受け入れるように構成される。パッケージングされた半導体デバイスは、ソース領域とドレイン領域との間に高移動度チャネルを備える。高移動度チャネルは、実質的にゲートの長さだけ延在する。パッケージングされた半導体デバイスは、ソース領域またはドレイン領域から高移動度チャネルの方へ延在するドープ領域をさらに備える。基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。
【００１４】
開示されている実施形態のうちの少なくとも１つによってもたらされる１つの特定の利点は、高移動度チャネルを有する半導体デバイスが形成されるという点である。半導体デバイスは、有利には、半導体デバイスがオン状態にあるときに電気伝導（たとえば、大電流）を可能にする高移動度チャネルを備え得る。たとえば、ドープ領域とソース／ドレイン領域との間の接合部は、オン状態におけるソース／ドレイン領域の間の高移動度キャリア経路を可能にし得る。それに加えて、ドープ領域からの高移動度チャネルの分離は、有利には、半導体デバイスがオフ状態にあるときに高移動度チャネルからの漏れ電流を低減（または制限）し得る。たとえば、ドープ領域と高移動度チャネルとの間の接合部は、オフ状態での漏れ電流を低減または阻止するためのバリアをもたらし得る。
【００１５】
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
【図面の簡単な説明】
【００１６】
【図１】高移動度チャネルを備える半導体デバイスの一部を示す線図である。
【図２】高移動度チャネルを備える半導体デバイスを加工するプロセスの少なくとも１つの段階の第１の例示的な線図である。
【図３】半導体デバイスの１つまたは複数のゲートスタックを形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第２の例示的な線図である。
【図４】１つまたは複数のゲートスタック上にスペーサを形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第３の例示的な線図である。
【図５】基板の第１の部分よりも上にハードマスクを形成した後、および基板の第２の部分から基板の一部を取り除いた後に、半導体デバイスを加工するプロセスの少なくとも１つの段階の第４の例示的な線図である。
【図６】基板の第２の部分上にソース／ドレイン領域を形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第５の例示的な線図である。
【図７】基板の第２の部分の上にハードマスクを形成し、基板の第１の部分上にソース／ドレイン領域を形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第６の例示的な線図である。
【図８】基板の第１の部分の上でハードマスクを取り除いた後、半導体デバイスのソース／ドレイン領域にドーピング注入部を施すときに、半導体デバイスを加工するプロセスの少なくとも１つの段階の第７の例示的な線図である。
【図９】誘電体材料がウェハの上に堆積された後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第８の例示的な線図である。
【図１０】平坦化が実行された後、および各ゲートスタックの一部が取り除かれた後に、半導体デバイスを加工するプロセスの少なくとも１つの段階の第９の例示的な線図である。
【図１１】基板の一部がキャビティを延在させるために選択的に取り除かれた後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第１０の例示的な線図である。
【図１２】高移動度チャネルを作製するようにキャビティの一部を充填した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第１１の例示的な線図である。
【図１３】高移動度チャネルの上にゲートを形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第１２の例示的な線図である。
【図１４Ａ】シリサイドを形成し、金属を各シリサイドに接続した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第１３の例示的な線図である。
【図１４Ｂ】高移動度チャネルを備える半導体デバイスの一部を示す線図である。
【図１５】高移動度チャネルを備える半導体デバイスを形成する方法の第１の例示的な実施形態の流れ図である。
【図１６】高移動度チャネルを備える半導体デバイスを形成する方法の第２の例示的な実施形態の第１の部分の流れ図である。
【図１７】図１６の方法の第２の部分の流れ図である。
【図１８】図１の半導体デバイスを含むデバイスのブロック図である。
【図１９】図１の半導体デバイスを含むデバイスを加工するための製造プロセスの例示的な一実施形態のデータ流れ図である。
【発明を実施するための形態】
【００１７】
本発明の特定の実施形態は、図面を参照しつつ以下で説明される。説明では、共通の特徴は、図面全体を通して共通の参照番号によって指定される。
【００１８】
図１を参照すると、高移動度チャネルを備える半導体デバイス１００の図が示されている。半導体デバイス１００は、ｐ型金属酸化膜半導体（ｐＭＯＳ）デバイスまたはｎ型金属酸化膜半導体（ｎＭＯＳ）デバイスなどの、相補型金属酸膜半導体（ＣＭＯＳ）デバイスを含み得る。
【００１９】
半導体デバイス１００は、シリコン（Ｓｉ）基板などの、基板１０６を備える。基板１０６は、ソース／ドレイン（Ｓ／Ｄ）領域１４０および高移動度チャネル（ＨＭＣ）１８８を備え得る。ソース／ドレイン領域１４０（たとえば、ソース／ドレイン注入部）は、シリコンゲルマニウム（ＳｉＧｅ）、埋め込みシリコン（ｅ−Ｓｉ）、埋め込みシリコンカーボン（ｅ−Ｓｉ：Ｃ）、またはリンがドープされたシリコン（Ｓｉ：Ｐ）を含み得る。ソース／ドレイン領域１４０の各々は、本明細書でさらに説明されているように、対応するドープ領域１９２に関連付けられ得る。ドープ領域１９２は、ｎ型またはｐ型ドーパントを含み得る。
【００２０】
高移動度チャネル１８８は、ゲルマニウム（Ｇｅ）、ＳｉＧｅ、ＩＩＩ−Ｖ族材料（たとえば、ガリウムヒ素（ＧａＡｓ）、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）、ヒ化アルミニウム（ＡｌＡｓ）、ヒ化アルミニウムインジウム（ＩｎＡｌＡｓ）、ヒ化インジウム（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）、ガリウムリン（ＧａＰ）、リン化ガリウムインジウム（ＩｎＧａＰ）、アンチモン化インジウム（ＩｎＳｂ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化ガリウムインジウム（ＩｎＧａＳｂ）、窒化ガリウム（ＧａＮ）、窒化ガリウムインジウム（ＩｎＧａＮ）、窒化アルミニウム（ＡｌＮ）、など）、ＩＩ−Ｖ族材料（たとえば、テルル化カドミウム（ＣｄＴｅ）、テルル化亜鉛（ＺｎＴｅ）、セレン化亜鉛（ＺｎＳｅ）、など）、グラフェン、別の高移動度材料、またはこれらの組合せを含み得る。高移動度チャネル１８８は、第１のソース／ドレイン領域１４０（たとえば、ソース領域）と第２のソース／ドレイン領域１４０（たとえば、ドレイン領域）との間に位置決めされ得る。図１に示されているように、半導体デバイス１００は、２つのソース／ドレイン領域１４０を備え、そのいずれかがソース領域であってよく、他方はドレイン領域である。
【００２１】
ゲート１５０は、高移動度チャネル１８８に結合され（たとえば、接触し）得る。ゲート１５０は、コンフォーマルな酸化膜層１５２（たとえば、高Ｋ（ＨｉＫ）材料）およびゲート材料１５４（たとえば、金属）を含み得る。スペーサ１３８（たとえば、窒化ケイ素（ＳｉＮ））は、ゲート１５０に結合され得る。高移動度チャネル１８８は、ゲート１５０の長さ未満、ゲート１５０の長さ超、または実質的にゲート１５０の長さだけ延在し得る。第１の図示されている例として、高移動度チャネル１８８は、実質的にゲート１５０の長さだけ延在し、ゲート１５０の長さに等しい長さを有し、これは製造プロセスによって引き起こされる変動の影響を受けやすい。第２の図示されている例において、高移動度チャネル１８８は、スペーサ１３８の下に延在する。第３の図示されている例において、高移動度チャネルは、スペーサ１３８の下に延在しない。スペーサ１３８の第１の部分は、ドープ領域１９２と接触してよく、スペーサ１３８の第２の部分は、基板１０６と接触してよい。ドープ領域１９２は、特定のソースドレイン領域１４０（たとえば、ソース領域またはドレイン領域）、基板２０６、および特定のスペーサ１３８と接触していてよい。ドープ領域１９２は、高移動度チャネル１８８と接触し得ない。
【００２２】
接合部１４２の一部は、スペーサ１３８の下に位置決めされ得る。接合部１４２は、基板１０６の一部とドープ領域１９２との間の転移部に関連付けられ得る。ドープ領域１９２の接合部１４２は、高移動度チャネル１８８と接触し得ない。たとえば、基板１０６の一部（たとえば、基板材料）は、特定のドープ領域１９２と高移動度チャネル１８８との間に位置決めされるものとしてよく、これにより、ドープ領域１９２は、高移動度チャネル１８８と接触しない。接合部１４２と高移動度チャネル１８８との間の材料は、基板材料として示されているけれども、材料は、半導体デバイス１００がオフ状態にあるときに漏れ電流を阻止するバリアをもたらす任意の材料であってよい。
【００２３】
ドープ領域１９２は、ソース／ドレイン領域１４０から接合部１４２に延在し、これにより、接合部１４２はスペーサ１３８の下に延在するが、ゲート１５０の下には延在しない。たとえば、第１のドープ領域１９２は、第１のソース／ドレイン領域１４０（たとえば、ソース領域）から高移動度チャネル１８８の方へ延在し得、第２のドープ領域１９２は、第２のソース／ドレイン領域１４０（たとえば、ドレイン領域）から高移動度チャネル１８８の方へ延在し得る。
【００２４】
半導体デバイスは、シリサイド１８２および金属１８４を含み得る。シリサイド１８２は、ケイ化ニッケル（ＮｉＳｉ）、ケイ化白金（ＰｔＳｉ）、ケイ化チタン（ＴｉＳｉ）、またはこれらの組合せを含み得る。シリサイド１８２は、ソース／ドレイン領域１４０と接触し得る。タングステン（Ｗ）などの、金属１８４は、対応するシリサイド１８２に接続され得る。金属１８４は、対応するソース／ドレイン領域１４０に対する電極として、または電極の一部として機能し得る。
【００２５】
動作時に、半導体デバイス１００のゲート１５０および金属１８４（たとえば、ソース／ドレイン電極）は、半導体デバイス１００の動作に従ってバイアスされ得る。たとえば、半導体デバイス１００は、第１の型（たとえば、ｐ型金属酸化膜半導体（ｐＭＯＳ）デバイス）または第２の型（ｎ型金属酸化膜半導体（ｎＭＯＳ）デバイス）のトランジスタを含み得る。半導体デバイス１００が、オン状態のときに、高移動度チャネル１８８、ドープ領域１９２、接合部１４２、またはこれらの組合せは、第１のソース／ドレイン領域（たとえば、ソース領域）から第２のソース／ドレイン領域（たとえば、ドレイン領域）への高移動度キャリア経路を可能にし得る。半導体デバイス１００が、オン状態のときに、ドープ領域と高移動度チャネルとの間の接合部１４２、高移動度チャネル１８８とドープ領域１９２との間の材料、またはこれらの組合せは、漏れ電流を阻止するバリアをもたらし得る。
【００２６】
半導体デバイス１００は、有利には、半導体デバイス１００がオン状態にあるときに電気伝導（たとえば、大電流）を可能にする高移動度チャネル１８８を備え得る。たとえば、高移動度チャネル１８８、ドープ領域１９２、およびソース／ドレイン領域１４０、またはこれらの組合せは、オン状態におけるソース／ドレイン領域の間の高移動度キャリア経路を可能にし得る。それに加えて、ドープ領域１９２からの高移動度チャネル１８８の分離は、有利には、半導体デバイス１００がオフ状態にあるときに高移動度チャネル１８８を介した漏れ電流を低減（または制限）し得る。たとえば、ドープ領域１９２と高移動度チャネル１８８との間の接合部１４２（ドープ領域１９２と高移動度チャネル１８８との間の基板２０６を含む）は、オフ状態での漏れ電流を低減または阻止するためのバリアをもたらし得る。
【００２７】
図２を参照すると、高移動度チャネルを備える半導体デバイスを加工するプロセスの少なくとも１つの段階の第１の例示的な線図が示されており、全体的に２００として指定されている。相補型金属酸膜半導体（ＣＭＯＳ）などの、半導体デバイスは、図１の半導体デバイス１００に対応し得る。たとえば、半導体デバイス１００は、ｐＭＯＳデバイス（たとえば、ｐ型金属酸化膜半導体電界効果トランジスタ（ｐＭＯＳＦＥＴ）デバイス）におけるｐ型金属酸化膜半導体（ｐＭＯＳ）チャネル移動度またはｎＭＯＳデバイス（たとえば、ｎ型金属酸化膜半導体電界効果トランジスタ（ｎＭＯＳＦＥＴ）デバイス）におけるｎ型金属酸化膜半導体（ｐＭＯＳ）チャネル移動度を含み得る。半導体デバイスを形成するために、ＣＭＯＳ処理などの処理が、基板２０６（たとえば、シリコン（Ｓｉ）基板）を含むウェハ２０２上で実行され得る。ウェハ２０２は、シリコンオンインシュレータ（ＳＯＩ）構造、シリコンオンシリコン（ＳＯＳ）構造、またはバルクシリコン構造を含み得る。
【００２８】
図３を参照すると、半導体デバイスの１つまたは複数のゲートスタックを形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第２の例示的な線図が示され、全体的に３００として指定されている。シャロートレンチアイソレーション（ＳＴＩ）領域３２２、ウェル注入部３１０、およびゲートスタック３３０が形成され得る。バックゲート注入、結晶化アニーリング、エッチング、パターニング、および／またはウェル注入は、ＳＴＩ領域３２２、ウェル注入部３１０、およびゲートスタック３３０のうちの１つまたは複数の形成の一部として、またはそれに加えて実行され得る。ウェル注入部３１０（たとえば、ドープ領域）は、ｎ型ドーパントまたはｐ型ドーパントを使用してウェハ２０２上に形成され得る。
【００２９】
ＳＴＩ領域３２２は、基板２０６の少なくとも一部を通して形成され得る。ＳＴＩ領域３２２は、破線３２４によって示されているように基板２０６を第１の部分３４１と第２の部分３６１とに分割し得る。第１の部分３４１は、第１の半導体デバイスに関連付けられている第１の領域３４０に対応するものとしてよく、第２の部分３６１は、第２の半導体デバイスに関連付けられている第２の領域３６０に対応するものとしてよい。第１の領域３４０は、第１のトランジスタなどの、第１の半導体デバイスに対して指定されるものとしてよく、第２の領域３６０は、第２のトランジスタなどの、第２の半導体デバイスに対して指定されるものとしてよい。特定の一実施形態では、第１の型の第１の半導体デバイスは、図１の半導体デバイス１００などの、ｐ型金属酸化膜半導体（ｐＭＯＳ）デバイス（たとえば、ｐ型金属酸化膜半導体電界効果トランジスタ（ｐＭＯＳＦＥＴ）デバイス）である。別の実施形態では、第２の型の第２の半導体デバイスは、図１の半導体デバイス１００などの、ｎ型金属酸化膜半導体（ｎＭＯＳ）デバイス（たとえば、ｎ型金属酸化膜半導体電界効果トランジスタ（ｎＭＯＳＦＥＴ）デバイス）である。
【００３０】
ダミーゲートスタックなどの、ゲートスタック３３０は、基板２０６の上に形成され得る。ゲートスタック３３０の各々は、キャッピング層３３４およびゲート電極層３３２を備え得る。キャッピング層３３４は、窒化ケイ素（ＳｉＮ）を含み得る。ゲート電極層３３２は、アモルファスシリコン（ａ−Ｓｉ）またはポリシリコンを含み得る。第１の領域３４０の第１のゲートスタック３３０は、基板２０６の第１の部分３４１の上に形成され、第２の領域３６０の第２のゲートスタック３３０は、基板２０６の第２の部分３６１の上に形成される。
【００３１】
図４を参照すると、１つまたは複数のゲートスタック上にスペーサを形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第３の例示的な線図が示され、全体的に４００として指定されている。スペーサ４３８は、ゲートスタック３３０上に形成され得る。たとえば、スペーサ４３８は、ゲート電極層３３２およびキャッピング層３３４上に形成され得る。スペーサ４３８は、基板２０６の上に形成され得る。スペーサ４３８は、窒化ケイ素（ＳｉＮ）を含み得る。バックゲート注入、結晶化アニーリング、エッチング、パターニング、および／またはエクステンション注入は、スペーサ４３８の形成の一部として、またはそれに加えて実行され得る。
【００３２】
図５を参照すると、基板の第２の部分よりも上にハードマスクを形成した後、および基板の第１の部分から基板の一部を取り除いた後に、半導体デバイスを加工するプロセスの少なくとも１つの段階の第３の例示的な線図が示されており、全体的に５００として指定されている。ハードマスク５６２は、基板２０６の第２の部分３６１の上に堆積され得る。たとえば、ハードマスク５６２は、ゲートスタック３３０、スペーサ４３８、および第２の領域３６０のウェル注入部３１０上に堆積され得る。
【００３３】
第１の部分３４１に関連付けられている基板２０６の一部は、選択的に取り除かれ得る。基板のその一部分を取り除くことで、ソース／ドレイン堆積（たとえば、シリコンゲルマニウムＳｉＧｅ堆積）のためウェハ２０２の第１の部分３４１（たとえば、ｐＭＯＳ部分）内にリセスされている、トレンチなどの、ソース／ドレインキャビティ５５４を作製することができる。ソース／ドレインキャビティ５５４は、エッチプロセスを使用して形成され得る。
【００３４】
図６を参照すると、基板の第１の部分上にソース／ドレイン領域を形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第５の例示的な線図が示され、全体的に６００として指定されている。第１の部分３４１に関連付けられているソース／ドレイン領域６４２が形成され得る（たとえば、第１の領域３４０上の基板２０６の上に盛り上げられ得る）。ソース／ドレイン領域６４２は、基板２０６の露出部分にエピタキシャル堆積（たとえば、エピタキシャル成長）させられ得る。たとえば、ソース／ドレイン領域６４２は、インサイチュドーピングを使用してエピタキシャル堆積され得る。ソース／ドレイン領域６４２の各々は、基板２０６の対応するソース／ドレインキャビティ５５４（たとえば、対応するトレンチ）内に少なくとも部分的に形成され得る。ソース／ドレイン領域６４２は、埋め込みシリコンゲルマニウム（ｅ−ＳｉＧｅ）を含み得る。たとえば、ＳｉＧｅ領域などの、ソース／ドレイン（Ｓ／Ｄ）領域６４２は、ウェハ２０２の、第１の部分３４１などの、ｐＭＯＳ部分上に盛り上げられ得る。
【００３５】
図７を参照すると、基板の第１の部分の上にハードマスクを形成し、基板の第２の部分上にソース／ドレイン領域を形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第６の例示的な線図が示され、全体的に７００として指定されている。
【００３６】
ハードマスク５６２は、基板２０６の第２の部分３６１から取り除かれ得る。ハードマスク７４４は、基板２０６の第１の部分３４１の上に堆積され得る。たとえば、ハードマスク７４４は、ゲートスタック３３０、スペーサ４３８、および第１の領域３４０のソース／ドレイン領域６４２上に堆積され得る。
【００３７】
第２の部分３６１に関連付けられているソース／ドレイン領域７６４が形成され得る（たとえば、第２の領域３６０上の基板２０６の上に盛り上げられ得る）。ソース／ドレイン領域７６４の各々は、基板２０６のトレンチ内に少なくとも部分的に形成され得る。基板２０６の一部は、第２の部分３６１の上で選択的に取り除かれ得る。基板２０６の一部分を取り除くことで、ソース／ドレイン堆積（たとえば、埋め込みシリコン（ｅ−Ｓｉ）堆積または埋め込み炭化ケイ素（ｅＳｉ：Ｃ）堆積）のためウェハ２０２の第２の部分３６１（たとえば、ｎＭＯＳ部分）内にリセスされている、トレンチなどの、ソース／ドレインキャビティを作製することができる。ソース／ドレインキャビティは、エッチプロセスを使用して形成され得る。
【００３８】
ソース／ドレイン領域７６４は、第２の領域３６０上の基板２０６の上に盛り上げられ得る。たとえば、ソース／ドレイン領域７６４は、インサイチュドーピングを使用してエピタキシャル堆積され得る。ソース／ドレイン領域７６４の各々は、基板２０６のトレンチ内に少なくとも部分的に形成され得る。たとえば、ソース／ドレイン（Ｓ／Ｄ）領域７６４は、ウェハ２０２の、第２の部分３６１などの、ｎＭＯＳ部分上に盛り上げられ得る。
【００３９】
ソース／ドレイン領域７６４は、シリコン（Ｓｉ）、シリコン炭素（Ｓｉ：Ｃ）、またはｎ型金属酸化膜半導体（ｎＭＯＳ）デバイス（たとえば、ｎ型金属酸化膜半導体電界効果トランジスタ（ｎＭＯＳＦＥＴ））中のチャネル移動度を高める別の材料を含み得る。たとえば、ソース／ドレイン領域７６４は、埋め込みシリコン（ｅ−Ｓｉ）または埋め込みシリコン炭素（ｅ−Ｓｉ：Ｃ）を含む。たとえば、ソース／ドレイン（Ｓ／Ｄ）領域７６４は、ウェハ２０２の、第２の部分３６１などの、ｎＭＯＳ部分上に盛り上げられ得る。
【００４０】
図８を参照すると、基板の第１の部分の上でハードマスクを取り除いた後、半導体デバイスのソース／ドレイン領域にドーピング注入部を施すときに、半導体デバイスを加工するプロセスの少なくとも１つの段階の第７の例示的な線図が示され、全体的に８００として指定される。図７のハードマスク７４４は、第１の領域３４０から取り除かれ得る。ソース／ドレイン領域６４２が、インサイチュドーピングで堆積されなかった場合、ドーピング注入部８９０が、ソース／ドレイン領域６４２に施され得る。同様に、ソース／ドレイン領域７６４が、インサイチュドーピングで堆積されなかった場合、ドーピング注入部８９０が、ソース／ドレイン領域７６４に施され得る。第１の領域３４０のドーピング注入部８９０は、第２の領域３６０のドーピング注入８９０と異なるドーピング注入部であってよい。ドーピング注入部８９０の結果として、ソース／ドレイン領域６４２、７６４の下（および／または隣り）にドープ領域８９２が形成され得る（たとえば、第１の領域３４０のｐＭＯＳ側のＳｉＧｅ注入部および第２の領域３６０のｎＭＯＳ側のｅ−Ｓｉまたはｅ−Ｓｉ：Ｃ）。たとえば、第１の部分３４１のドープ領域８９２は、ソース／ドレイン領域６４２の隣りにあり、ソース／ドレイン領域６４２の下のドープ領域８９２を含む、図３〜図７のウェル注入部３１０を含み得る。別の例として、第２の部分３６１のドープ領域８９２は、ソース／ドレイン領域７６４の隣りにあり、ソース／ドレイン領域７６４の下のドープ領域８９２を含む、図３〜図７のウェル注入部３１０を含み得る。したがって、第１の領域３４０および第２の領域３６０のソース／ドレイン領域６４２、７６４は、ソース／ドレイン領域６４２、７６４の下に延在し、ソース／ドレイン領域６４２、７６４から部分的にスペーサ４３８の下に延在するドープ領域８９２を有し得る。ソース／ドレイン領域６４２、７６２がインサイチュドープされた場合、インサイチュドーピングプロセスの結果としてドープ領域８９２がすでに存在していることになるのでドーピング注入部８９０は施され得ない。
【００４１】
高速熱アニーリング（ＲＴＡ）、レーザーアニーリング（ＬＳＡ）、またはこれらの組合せは、第１の領域３４０および第２の領域３６０上で実行され、ドープ領域８９２を拡散する（たとえば、ドープ領域８９２はソース／ドレイン領域６４２、７６４の隣りにウェル注入部３１０を含み、ソース／ドレイン領域６４２、７６４の下のドープ領域８９２を含む）。アニーリングは、ソース／ドレイン領域６４２、７６４を注入することによって引き起こされた基板２０６の損傷を修復し得、ドープ領域８９２の輪郭に沿って接合部８４２を形成（または画成）し得る。接合部８４２は、基板２０６の材料（または、ドープ領域８９２と第１の部分３４１もしくは第２の部分３６１のチャネル領域との間に位置決めされた別の材料）へのドープ領域８９２に対する転移を表すものとしてよい。アニーリングの結果、接合部８４２は、それぞれのスペーサ４３８の下に留まり得る（そして、対応するゲートスタック３３０の下のチャネル領域内には貫入し得ない）。特定の一実施形態では、アニーリング時にドープ領域８９２の拡散を制御するためにレーザーアニーリングが使用される。それに加えて、または代替として、高速熱アニーリング（ＲＴＡ）、レーザースクライブアニーリング（ＬＳＡ）、またはこれらの組合せも、スペーサ４３８を高密度化するため実行され得る。
【００４２】
図９を参照すると、誘電体材料がウェハの上に堆積された後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第８の例示的な線図が示されており、全体的に９００として指定されている。誘電体層９８０は、ウェハ２０２の上に堆積され得る。たとえば、誘電体層９８０は、図１の誘電体１８０であってよい。誘電体層９８０は、シリコン含有材料を含み得る。
【００４３】
図１０を参照すると、平坦化が実行された後、および各ゲートスタックの一部が取り除かれた後に、半導体デバイスを加工するプロセスの少なくとも１つの段階の第９の例示的な線図が示されており、全体的に１０００として指定されている。化学機械平坦化（ＣＭＰ）（たとえば、化学的機械的研磨）は、図９の誘電体層９８０の一部、図３〜図９のゲートスタック３３０の一部、および図４〜図９のスペーサ４３８の一部を取り除くために実行され得る。特定の一実施形態では、ＣＭＰ研磨は、図３〜図８のキャッピング層３３４、および図３〜図８のゲート電極層３３２の一部を取り除く。ゲート電極層３３２は、ゲートスタック３３０の各々から取り除かれ、第１の領域３４０および第２の領域３６０に関連付けられているキャビティ１０７２を画成し得る。たとえば、ゲート電極層３３２は、ゲートスタック３３０の各々からエッチングされ得る。特定の一実施形態では、ゲート電極層３３２は、各ゲートスタック３３０から取り除かれたアモルファスシリコン（ａ−Ｓｉ）を含む。ゲート電極層３３２は、ドライエッチ、ウェットエッチ、またはこれらの組合せを使用して取り除かれ得る。キャビティ１０７２は、第１の部分３４１および第２の部分３６１の各々のチャネル領域に関連付けられている基板２０６の一部を露出させることができる。
【００４４】
図１１を参照すると、基板の一部がキャビティを延在させるために選択的に取り除かれた後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第１０の例示的な線図が示されており、全体的に１１００として指定されている。基板２０６の一部は、第１の部分３４１および第２の部分３６１から選択的に取り除かれ得る。たとえば、図１０の第１の部分３４１のキャビティ１０７２は、第１の部分３４１のパネル領域内に貫入され得、図１０の第２の部分３６１のキャビティ１０７２は、第２の部分３６１のチャネル領域内に貫入され得る。基板２０６の一部分を取り除くためにエッチプロセスが使用され得る。基板２０６の一部分を取り除いても、接合部１４２がスペーサ４３８を超えて延在しないので、接合部１４２に影響を及ぼし得ない。したがって、基板２０６の材料（たとえば、シリコン）は、延在させられたキャビティ１０７２と接合部１４２（たとえば、アニーリングによって以前に形成された接合部）との間に位置決めされる。
【００４５】
図１０の第１の部分３４１のキャビティ１０７２は、第１の深さｄ１まで第１の部分３４１内に貫入され得、図１０の第２の部分３６１のキャビティ１０７２は、第２の深さｄ２まで第２の部分３６１内に貫入され得る。第１の深さｄ１および第２の深さｄ２は、同じ深さであってもよいし、異なる深さであってもよい。たとえば、第１の深さｄ１は、第２の深さｄ２より大きくてもよい。別の例として、第１の深さｄ１は、第２の深さｄ２より小さくてもよい。別の例として、第１の深さｄ１は、第２の深さｄ２と同じ深さであってもよい。
【００４６】
図１０の第１の部分３４１のキャビティ１０７２を図１０の第２の部分３６１のキャビティ１０７２と異なる深さまで延在させるために、１つまたは複数のハードマスクと組み合わせてエッチングが複数回実行され得る。
【００４７】
第１の例示的な、非制限的な例として、第１のハードマスクが、基板２０６の第２の部分３６１の上に堆積され得る。第１のエッチプロセスは、第１のハードマスクが堆積された後に図１０の第１の部分３４１のキャビティ１０７２を第１の深さｄ１まで延在させるために第１の部分３４１上で実行され得る。第１の部分３４１のキャビティ１０７２が、第１の深さｄ１まで延在させた後、第１のハードマスクは、第２の部分３６１から取り除かれ得、第２のハードマスクは、第１の部分３４１の上に堆積され得る。第２のエッチプロセスは、第２のハードマスクが堆積された後に図１０の第２の部分３６１のキャビティ１０７２を第２の深さｄ２まで延在させるために第２の部分３６１上で実行され得る。第２の部分３６１のキャビティ１０７２が、第２の深さｄ３まで延在させられた後、第２のハードマスクが、第１の部分３４１から取り除かれ得る。
【００４８】
第２の例示的な、非制限的な例として、第１のエッチプロセスが第１の部分３４１および第２の部分３６１上で実行され、これにより、図１０の第１の部分３４１および第２の部分３６１のキャビティ１０７２を特定の深さまで延在させ得る。特定の深さは、第１の深さｄ１または第２の深さｄ２であってよい。第１のエッチが施された後、ハードマスクが、第１の部分３４１または第２の部分３６１の上に堆積され得る。ハードマスクが、第１の部分３４１の上に堆積される場合、第２のエッチプロセスが第２の部分３６１上で実行され、それにより、第２の部分３６１のキャビティ１０７２を第２の深さｄ２までさらに延在させるものとしてよく、第２の深さｄ２は、第１の部分３４１のキャビティ１０７２の特定の深さ（たとえば、第１の深さｄ１）よりも大きい。ハードマスクが、第２の部分３４１の上に堆積される場合、第２のエッチプロセスが第１の部分３６１上で実行され、それにより、第１の部分３４１のキャビティ１０７２を第１の深さｄ１までさらに延在させるものとしてよく、第１の深さｄ１は、第２の部分３６１のキャビティ１０７２の特定の深さ（たとえば、第２の深さｄ２）よりも大きい。第２のエッチが実行された後に、ハードマスクが取り除かれ得る。
【００４９】
図１２を参照すると、高移動度チャネルを作製するようにキャビティの一部を充填した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第１１の例示的な線図が示されており、全体的に１２００として指定されている。高移動度材料が、図１１の延在させられたキャビティ１０７２内に（たとえば、チャネル領域内に）エピタキシャル成長（たとえば、堆積）させられ、第１の部分３４１および第２の部分３６１にそれぞれ関連付けられている高移動度チャネル１２８８ａ、１２８８ｂを形成する。高移動度チャネル材料は、図１１の延在させられたキャビティ１０７２の少なくとも一部を充填し得る。高移動度材料は、ゲルマニウム（Ｇｅ）、ＩＩＩ−Ｖ材料、ＩＩ−Ｖ材料、グラフェン、別の高移動度材料、またはこれらの組合せを含み得る。
【００５０】
第１の部分３４１の高移動度チャネル１２８８ａは、第１の厚さｔ１であってよく、第２の部分３６１の高移動度チャネル１２８８ｂは、第２の厚さｔ２であってよい。第１の厚さｔ１および第２の厚さｔ２は、同じ厚さであってもよいし、異なる厚さであってもよい。たとえば、第１の厚さｔ１は、第２の厚さｔ２より大きくてもよい。別の例として、第１の厚さｔ１は、第２の厚さｔ２より小さくてもよい。別の例として、第１の厚さｔ１は、第２の厚さｔ２と同じ厚さであってもよい。第１の部分の高移動度チャネル１２８８ａの第１の材料は、図１４Ｂを参照しつつ説明されているように、第２の部分３６１の高移動度チャネル１２８８ｂの第２の材料と同じ材料であるか、または異なる材料であってよい。
【００５１】
第１の部分３４１の高移動度チャネル１２８８ａを第２の部分３６１の高移動度チャネル１２８８ｂと異なる厚さに形成するために、１つまたは複数のハードマスクと組み合わせてエピタキシャル成長が複数回実行され得る。
【００５２】
第１の例示的な、非制限的な例として、第１のハードマスクが、基板２０６の第２の部分３６１の上に堆積され得る。第１の部分３４１の高移動度チャネル１２８８ａは、第１のハードマスクが第２の部分３６１の上に位置決めされるときに第１の部分３４１の延在させられたキャビティ１０７２内にエピタキシャル成長させられ得る。第１の部分３４１の高移動度チャネル１２８８ａが形成された後、第１のハードマスクは、第２の部分３６１から取り除かれ得、第２のハードマスクは、第１の部分３４１の上に堆積され得る。第２の部分３６１の高移動度チャネル１２８８ｂは、第２のハードマスクが第１の部分３４１の上に位置決めされるときに第２の部分３６１の延在させられたキャビティ１０７２内にエピタキシャル成長させられ得る。第２の部分３６１の高移動度チャネル１２８８ｂが形成された後、第２のハードマスクが、第１の部分３４１から取り除かれ得る。
【００５３】
第２の例示的な、非制限的な例として、第１のエピタキシャル成長が第１の部分３４１および第２の部分３６１の延在させられたキャビティ１０７２上で実行され、これにより、高移動度チャネル１２８８ａ、１２８８ｂの少なくとも一部を特定の厚さに形成し得る。特定の厚さは、第１の厚さｔ１または第２の厚さｔ２であってよい。第１のエピタキシャル成長が実行された後、ハードマスクが、第１の部分３４１または第２の部分３６１の上に堆積され得る。ハードマスクが、第１の部分３４１の上に堆積される場合、第２のエピタキシャル成長が第２の部分３６１上で実行され、それにより、第２の部分３６１の高移動度チャネル１２８８ｂを第２の厚さｔ２にさらに形成するものとしてよく、第２の厚さｔ２は、第１の部分３４１の高移動度チャネル１２８８ａの特定の厚さ（たとえば、第１の厚さｔ１）よりも大きい。ハードマスクが、第２の部分３４１の上に堆積される場合、第２のエピタキシャル成長が第１の部分３６１上で実行され、それにより、第１の部分３４１の高移動度チャネル１２８８ａを第１の厚さｔ１にさらに形成するものとしてよく、第１の厚さｔ１は、第２の部分３６１の高移動度チャネル１２８８ｂの特定の厚さ（たとえば、第２の厚さｔ２）よりも大きい。第２のエピタキシャル成長が実行された後に、ハードマスクが取り除かれ得る。
【００５４】
第１の部分３４１の高移動度チャネル１２８８ａの第１の厚さｔ１は、図１１において第１の部分３４１のキャビティ１０７２が延在させられている第１の深さｄ１と同じであるか、または異なっていてもよい。たとえば、図１２の第１の部分３４１の高移動度チャネル１２８８ａの第１の厚さｔ１は、図１１において第１の部分３４１のキャビティ１０７２が延在させられている第１の深さｄ１より大きくもよい。別の例として、図１２の第１の部分３４１の高移動度チャネル１２８８ａの第１の厚さｔ１は、図１１において第１の部分３４１のキャビティ１０７２が延在させられている第１の深さｄ１より小さくもよい。別の例として、図１２の第１の部分３４１の高移動度チャネル１２８８ａの第１の厚さｔ１は、図１１において第１の部分３４１のキャビティ１０７２が延在させられている第１の深さｄ１と同じであってよい。それに加えて、または代替として、第２の部分３６１の高移動度チャネル１２８８ｂの第２の厚さｔ２は、図１１において第２の部分３６１のキャビティ１０７２が延在させられている第２の深さｄ２と同じであるか、または異なるものとしてよい。たとえば、図１２の第２の部分３６１の高移動度チャネル１２８８ｂの第２の厚さｔ２は、図１１において第２の部分３６１のキャビティ１０７２が延在させられている第２の深さｄ２より大きくてもよい。別の例として、図１２の第２の部分３６１の高移動度チャネル１２８８ｂの第２の厚さｔ２は、図１１において第２の部分３６１のキャビティ１０７２が延在させられている第２の深さｄ２より小さくてもよい。別の例として、図１２の第２の部分３６１の高移動度チャネル１２８８ｂの第２の厚さｔ２は、図１１において第２の部分３６１のキャビティ１０７２が延在させられている第２の深さｄ２と同じであってよい。
【００５５】
図１３を参照すると、各高移動度チャネルの上にゲートを形成した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第１２の例示的な線図が示され、全体的に１３００として指定されている。ゲート１３５０ａ、１３５０ｂ（たとえば、ゲートスタック）が、図１０〜図１２の各キャビティ１０７２内に形成され得る。各ゲート１３５０ａ、１３５０ｂは、それぞれ、ゲート酸化物層１３５２ａ、１３５２ｂおよび金属ゲート層１３５４ａ、１３５４ｂを含み得る。ゲート酸化物層１３５２ａ、１３５２ｂは、原子層堆積（ＡＬＤ）を使用して形成され得る。たとえば、ゲート酸化物層１３５２ａ、１３５２ｂは、実質的に均一な厚さを有するコンフォーマルなゲート酸化物層を含み得る。ゲート酸化物層１３５２ａ、１３５２ｂは、高ｋゲート誘電体を含み得る。ゲート酸化物層１３５２ａ、１３５２ｂの各々は、同じ厚さまたは異なる厚さを有し得る。金属ゲート層１３５４ａ、１３５４ｂは、金属材料を含み得る。たとえば、金属ゲート層１３５４ａ、１３５４ｂは、例示的な例として、窒化チタン、窒化タンタル、または窒化アルミニウムを含み得る。金属ゲート層１３５４ａ、１３５４ｂの各々が、同じ材料を含み得るか、または異なるゲート層が、異なる材料を含み得る。ゲート３１５０ａ、３１５０ｂは、それぞれ、チャネル領域の高移動度チャネル１２８８ａ、１２８８ｂと接触し得る。
【００５６】
例示的な、非制限的な例として、第１の部分３４１のゲート１３５０ａは、第２の部分３６１のゲートスタック１３５０ｂと異なるゲートであり得る（たとえば、１つまたは複数の異なる特性を有し得る）。たとえば、第１の部分３４１（たとえば、ｎＭＯＳ部分）のゲート酸化物層１３５２ａの厚さは、第２の部分３６１（たとえば、ｐＭＯＳ部分）のゲート酸化物層１３５２ｂの厚さと異なる厚さであってよい。別の例として、第１の部分３４１の金属ゲート層１３５４ａの材料は、第２の部分３６１の金属ゲート層１３５４ｂの材料と異なる材料であってよい。さらなる例として、第１の部分３４１のゲート１３５０ａの幅は、第２の部分３６１のゲート１３５０ｂの幅と異なる幅であってよい。さらなる例として、第１の部分３４１のゲート１３５０ａの高さは、第２の部分３６１のゲート１３５０ｂの高さと異なる高さであってよい。ゲート１３５０ａおよびゲート１３５０ｂが異なるゲートである場合、１つまたは複数のハードマスクが第１の部分３４１および／または第２の部分３６１に施され、これにより、ゲート１３５０ａおよびゲート１３５０ｂを形成し得る。
【００５７】
図１４Ａを参照すると、シリサイドを形成し、金属を各シリサイドに接続した後に半導体デバイスを加工するプロセスの少なくとも１つの段階の第１３の例示的な線図が示されており、全体的に１４００として指定されている。ソース／ドレイン領域６４２および７６４の各々にトレンチが形成され得る。たとえば、トレンチは、シリサイド１４８２ａ、１４８２ｂが形成されるシリサイドトレンチであってよい。シリサイド１４８２ａ、１４８２ｂは、ケイ化ニッケル（ＮｉＳｉ）および／またはケイ化白金（ＰｔＳｉ）のうちの１つを含み得る。別の例として、シリサイド１４８２ａ、１４８２ｂは、トレンチ内に部分的に形成され得る。特定の一実施形態では、シリサイド１４８２ａ、１４８２ｂは、トレンチ内には形成されず、その代わりに、ソース／ドレイン領域６４２および７４４の各々の上面の上に形成される。金属１４８４は、シリサイド１４８２ａ、１４８２ｂの各堆積物に接続され得る。金属１４８４は、ソース電極またはドレイン電極の一部として働くか、または一部となるように作用し得る。特定の一実施形態では、金属１４８４は、タングステン（Ｗ）を含み得る。例示的な、非制限的な例として、第１の部分３４１（たとえば、ｎＭＯＳ部分）のシリサイド１４８２ａは、第２の部分３６１（たとえば、ｐＭＯＳ部分）のシリサイド１４８２ｂと異なる材料であってよい。異なる材料を使用してシリサイド１４８２ａおよびシリサイド１４８２ｂを形成するためには、１つまたは複数のハードマスクが第１の部分３４１および／または第２の部分３６１に施され、これにより、シリサイド１４８２ａおよびシリサイド１４８２ｂを形成し得る。
【００５８】
半導体デバイスは、有利には、半導体デバイスがオン状態のときに電気伝導（たとえば、大電流）を可能にする高移動度チャネル１２８８ａ、１２８８ｂを備えるものとしてよく、また有利には、半導体デバイスがオフ状態のときに高移動度チャネル１２８８ａ、１２８８ｂを介して漏れ電流を低減（たとえば、制限）するものとしてよい。たとえば、ドープ領域８９２と基板２０６との間の接合部１１４２は、半導体デバイスがオフ状態のときに漏れ電流を阻止し得る。
【００５９】
図１４Ｂを参照すると、高移動度チャネルを備える半導体デバイスの線図が示されており、全体的に１４９０として指定されている。半導体デバイス１４９０は、ｐ型金属酸化膜半導体（ｐＭＯＳ）デバイスまたはｎ型金属酸化膜半導体（ｎＭＯＳ）デバイスなどの、相補型金属酸膜半導体（ＣＭＯＳ）デバイスを含み得る。
【００６０】
半導体デバイス１４９０は、第１の領域３４０および第２の領域３６０を備え得る。基板２０６の第１の部分３４１に関連付けられている、第１の領域３４０は、第１のトランジスタなどの、第１の半導体デバイスに対して指定されるものとしてよく、基板２０６の第２の部分３６１に関連付けられている、第２の領域３６０は、第２のトランジスタなどの、第２の半導体デバイスに対して指定されるものとしてよい。例示的な、非制限的な例として、第１の半導体デバイスは、図１の半導体デバイス１００などの、ｐ型金属酸化膜半導体（ｐＭＯＳ）デバイス（たとえば、ｐ型金属酸化膜半導体電界効果トランジスタ（ｐＭＯＳＦＥＴ）デバイス）である。別の例示的な、非制限的な例として、第２の半導体デバイスは、図１の半導体デバイス１００などの、ｎ型金属酸化膜半導体（ｎＭＯＳ）デバイス（たとえば、ｎ型金属酸化膜半導体電界効果トランジスタ（ｎＭＯＳＦＥＴ）デバイス）である。
【００６１】
第１の部分３４１は、第１の高移動度チャネル１４９６を含むものとしてよく、第２の部分３６１は、第２の高移動度チャネル１４９８を含むものとしてよい。第１の高移動度チャネル１４９６は、図１の高移動度チャネル１８８または図１２〜図１４Ａの第１の部分３４１の高移動度チャネル１２８８ａに対応し得る。第２の高移動度チャネル１４９８は、図１の高移動度チャネル１８８または図１２〜図１４Ａの第２の部分３６１の高移動度チャネル１２８８ｂに対応し得る。第１の高移動度チャネル１４９６および第２の高移動度チャネル１４９８は、同じ材料であり得るか、または異なる材料であり得る。たとえば、第１の高移動度チャネル１４９６および第２の高移動度チャネル１４９８は、図１１および図１２を参照しつつ上で説明されているように形成される。したがって、第１の高移動度チャネル１４９６の第１の厚さおよび第２の高移動度チャネル１４９８の第２の厚さは、同じ厚さまたは異なる厚さであってもよい。
【００６２】
図１５を参照すると、高移動度チャネルを備える半導体デバイスを形成する方法１５００の第１の例示的な実施形態の流れ図が示されている。たとえば、半導体デバイスは、図１の半導体デバイス１００、図１４Ａに示されているような、高移動度チャネル１２８８ａ、１２８８ｂを含む半導体デバイスなどの、図２〜図１４Ａによって例示されているプロセスに従って形成された半導体デバイス、または図１４Ｂに示されているような、第１の高移動度チャネル１４９６または第２の高移動度チャネル１４９８を含む半導体デバイスを含み得る。方法１５００は、ｐ型金属酸化膜半導体（ｐＭＯＳ）デバイスである第１の半導体デバイスを形成し、ｎ型金属酸化膜半導体（ｎＭＯＳ）デバイスである第２の半導体デバイスを形成するためにＣＭＯＳプロセスの一部として使用され得る。
【００６３】
１５０２で、半導体デバイスのソース領域またはドレイン領域に関連付けられたドープ領域が形成される。たとえば、ドープ領域は、図１のドープ領域１９２、図８のドープ領域８９２、またはこれらの組合せを含み得る。ソース領域またはドレイン領域は、図１のソース／ドレイン領域１４０、図６のソース／ドレイン領域６４２、図７のソースドレイン領域７６４、またはこれらの組合せを含み得る。ドープ領域は、図１の接合部１４２または図８の接合部８４２などの、接合部を形成するようにアニーリングされ得る。
【００６４】
方法１５００は、半導体デバイス内に高移動度チャネルを形成するステップをさらに含み、ドープ領域は、高移動度チャネルを形成する前にアニーリングされ、ドープ領域は、ソース領域またはドレイン領域から高移動度チャネルの方へ延在し、１５０４で、半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。高移動度チャネルは、図１の高移動度チャネル１８８または図１２の高移動度チャネル１２８８ａ、１２８８ｂを含み得る。基板は、図１の基板１０６または図２の基板２０６を含み得る。基板は、シリコンオンインシュレータ（ＳＯＩ）構造、シリコンオンシリコン（ＳＯＳ）構造、またはバルクシリコン構造を含む、図２のウェハ２０２などの、ウェハの一部であってよい。
【００６５】
特定の一実施形態では、相補型金属酸膜半導体（ＣＭＯＳ）プロセスがウェハ上で実行され、半導体デバイスを形成し得る。ＣＭＯＳプロセスは、１５０２で、ドープ領域を形成するステップと、１５０４で、高移動度チャネルを形成するステップとを含み得る。
【００６６】
図１５の方法は、半導体デバイスがオフ状態のときに高移動度チャネルを介して漏れ電流を低減することができる半導体デバイスの形成を可能にし得る。
【００６７】
図１６は、高移動度チャネルを備える半導体デバイスを形成する方法の第２の例示的な実施形態の第１の部分１６００の流れ図である。たとえば、半導体デバイスは、図１の半導体デバイス１００、図１４Ａに示されているような、高移動度チャネル１２８８ａ、１２８８ｂを含む半導体デバイスなどの、図２〜図１４Ａによって例示されているプロセスに従って形成された半導体デバイス、図１４Ｂに示されているような、高移動度チャネル１４９６または高移動度チャネル１４９８を含む半導体デバイス、または図１５の方法を使用して図２〜図１４Ａによって示されているプロセスに従って形成される半導体デバイス、またはこれらの組合せを含み得る。方法１６００は、ｐ型金属酸化膜半導体（ｐＭＯＳ）デバイスである第１の半導体デバイスを形成し、ｎ型金属酸化膜半導体（ｎＭＯＳ）デバイスである第２の型の第２の半導体デバイスを形成するためにＣＭＯＳプロセスの一部として使用され得る。
【００６８】
１６０２で、ダミーゲートが基板上に形成され得る。基板は、半導体デバイス内に含まれ得る。たとえば、ダミーゲート（たとえば、ダミーゲートスタック）は、図３のゲートスタック３３０を含み得る。
【００６９】
１６０４で、ウェル領域が注入されるものとしてよく、１６０６で、スペーサがダミーゲート上に形成され得る。ウェル領域は、図３の注入部３１０を含み得る。スペーサは、図１のスペーサ１３８、図４のスペーサ４３８、またはこれらの組合せを含み得る。
【００７０】
１６０８で、ソース／ドレイン注入部が注入され得る。たとえば、ソース領域に関連付けられているソース注入部が堆積され得、またドレイン領域に関連付けられているドレイン注入部が堆積され得る。ソースドレイン注入部は、図１のソース／ドレイン領域１４０、図６のソース／ドレイン領域６４２、図７のソースドレイン領域７６４、またはこれらの組合せを含み得る。たとえば、ソース／ドレイン注入部は、シリコン（Ｓｉ）、シリコン炭素（Ｓｉ：Ｃ）、またはｎ型金属酸化膜半導体（ｎＭＯＳ）のチャネル移動度を高める別の材料を含み得る。別の例として、ソース／ドレイン注入部は、シリコンゲルマニウム（ＳｉＧｅ）またはｐ型金属酸化膜半導体（ｐＭＯＳ）のチャネル移動度を高める別の材料を含み得る。ソース／ドレイン注入部は、インサイチュドーピングを使用してソース／ドレイン注入部をエピタキシャル堆積するステップなどで、堆積時にドーピングされ得るか、またはソース／ドレイン注入部の形成後に、図８のドーピング注入部８９０などの、ドーピング注入部を使用してドーピングされ得る。
【００７１】
１６１０で、高速熱アニーリング（ＲＴＡ）、レーザースクライブアニーリング（ＬＳＡ）、またはこれらの組合せが実行され得る。ＲＴＡ、ＬＳＡ、またはこれらの組合せは、図１のドープ領域１９２または図８のドープ領域８９２などの、ドープ領域が形成された後に実行され得る。たとえば、ＲＴＡ、ＬＳＡ、またはこれらの組合せは、図１の接合部１４２または図８の接合部８４２などの、接合部を形成し、ソース／ドレイン注入部のソース／ドレインドーパントを拡散させ、および／またはスペーサを高密度化させるためにも実行され得る。
【００７２】
１６１２で、誘電体が基板およびダミーゲートの上に堆積され得、１６１４で、誘電体およびダミーゲートの一部が平坦化され得る。たとえば、誘電体は、図１の誘電体材料１８０または図９の誘電体材料９８０を含み得る。
【００７３】
図１７は、図１６の方法の第２の例示的な実施形態の第２の部分１７００の流れ図である。方法１７００は、ｐ型金属酸化膜半導体（ｐＭＯＳ）デバイスである第１の半導体デバイスを形成し、ｎ型金属酸化膜半導体（ｎＭＯＳ）デバイスである第２の半導体デバイスを形成するためにＣＭＯＳプロセスの一部として使用され得る。
【００７４】
第３の例示的な実施形態の第２の部分１６００において、１７０２で、ダミーゲートの一部が取り除かれ、キャビティを画成し得る。キャビティを画成するために、ダミーゲートのゲート電極は、取り除かれるアモルファスシリコン（ａ：Ｓｉ）を含む。たとえば、ゲート電極層３３２は、図１０のキャビティ１０７２を作製するためにゲートスタック３３０から取り除かれ得る。それに加えて、または代替として、ゲートスタックのキャッピング層が、ゲート電極層を取り除く前に、または取り除くのと併せて取り除かれ得る。たとえば、図３のゲートスタック３３０のキャッピング層３３４は、ゲートスタック３３０からゲート電極層３３２を取り除きキャビティ１０７２を画成するステップの前にまたはそのステップと併せて取り除かれ得る。たとえば、１６１４で、キャッピング層３３４が、ダミーゲートの平坦化の一部として取り除かれ得る。
【００７５】
１７０４で、キャビティが延在させられ得る。たとえば、キャビティは、半導体デバイスのチャネル領域内に貫入して延在させられ得る。たとえば、図１０のキャビティ１０７２は、各々、図１１に示されているように延在させられ得る。特定の一実施形態では、図１の基板１０６または図２の基板２０６などの、基板の一部は、キャビティを延在させるように取り除かれる。
【００７６】
高移動度チャネルが、キャビティの一部の中に形成されるものとしてよく、そこで、ソース／ドレイン注入部に関連付けられているドープ領域は、高移動度チャネルを形成する前にアニーリングされ、１７０６で、半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。たとえば、図１の基板１０６または図２の基板２０６などの、基板の一部は、高移動度チャネルを形成するために高移動度材料を充填され得る。高移動度チャネルは、図１の高移動度チャネル１８８、図１２の高移動度チャネル１２８８ａ、１２８８ｂ、高移動度チャネル１４９６、図１４Ｂの高移動度チャネル１４９８を含み得る。１６１０で、図１のドープ領域１９２または図８のドープ領域８９２などの、ドープ領域が、１７０６で、高移動度チャネルが形成される前に、アニーリングされ得る。
【００７７】
１７０８で、ゲートがキャビティ上に形成され得る。ゲートは、高移動度チャネルに結合され得る。図１のゲート１５０または図１３のゲート１３５０ａ、１３５０ｂなどの、ゲートは、図１０〜図１２のキャビティ１０７２内に形成され得る。ゲートは、高Ｋ材料および金属を含むものとしてよい。高移動度チャネルは、エピタキシャル成長を使用して形成される。
【００７８】
１７１０で、シリサイドが、シリサイドトレンチ内に形成され、金属に接続され得る。たとえば、トレンチは、図１のソース／ドレイン領域１４０、図６のソース／ドレイン領域６４２、図７のソースドレイン領域７６４、またはこれらの組合せの各々に形成され得る。シリサイドおよび金属は、図１のシリサイド１８２および金属１８４または図１４Ａ〜図１４Ｂのシリサイド１４８２ａ、１４８２ｂおよび金属１４８４に含まれ得る。
【００７９】
図１６および図１７に示されている方法は、半導体デバイスがオン状態のときに電気伝導（たとえば、大電流）を可能にし、半導体デバイスがオフ状態のときに高移動度チャネルを介して漏れ電流を低減する半導体デバイスの形成を可能にし得る。
【００８０】
図１５〜図１７の方法は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、中央演算処理装置（ＣＰＵ）などの処理ユニット、デジタルシグナルプロセッサ（ＤＳＰ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはこれらの組合せによって実装され得る。一例として、図１５〜図１７の方法は、命令を実行する１つまたは複数のプロセッサによって実行され得る。
【００８１】
図１８を参照すると、ワイヤレス通信デバイス１８００の特定の例示的な実施形態のブロック図が示されている。デバイス１８００は、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを含み得る。
【００８２】
デバイス１８００は、メモリ１８３２に結合されたデジタルシグナルプロセッサ（ＤＳＰ）などのプロセッサ１８１０を備える。プロセッサ１８１０は、半導体デバイス１８６４を含み得る。たとえば、半導体デバイス１８６４は、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せであってよい。
【００８３】
メモリ１８３２は、コンピュータ可読命令またはプロセッサ可読命令などの命令１８６８（たとえば、実行可能命令）を含む。命令１８６８は、プロセッサ１８１０などの、コンピュータによって実行可能である１つまたは複数の命令を含み得る。
【００８４】
図１８は、プロセッサ１８１０とディスプレイ１８２８とに結合されているディスプレイコントローラ１８２６も示している。コーダ／デコーダ（ＣＯＤＥＣ）１８３４も、プロセッサ１８１０に結合され得る。スピーカー１８３６およびマイクロフォン１８３８は、ＣＯＤＥＣ１８３４に結合され得る。
【００８５】
図１８は、ワイヤレスコントローラなどの、ワイヤレスインターフェース１８４０が、プロセッサ１８１０およびアンテナ１８４２に結合され得ることも示している。特定の一実施形態では、プロセッサ１８１０、ディスプレイコントローラ１８２６、メモリ１８３２、ＣＯＤＥＣ１８３４、およびワイヤレスインターフェース１８４０は、システムインパッケージまたはシステムオンチップデバイス１８２２に含まれる。特定の一実施形態では、入力デバイス１８３０および電源１８４４は、システムオンチップデバイス１８２２に結合される。さらに、特定の一実施形態では、図１８に例示されているように、ディスプレイ１８２８、入力デバイス１８３０、スピーカー１８３６、マイクロフォン１８３８、アンテナ１８４２、および電源１８４４は、システムオンチップデバイス１８２２に外付けされる。しかしながら、ディスプレイ１８２８、入力デバイス１８３０、スピーカー１８３６、マイクロフォン１８３８、アンテナ１８４２、および電源１８４４の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス１８２２のコンポーネントに結合され得る。半導体デバイス１８６４は、プロセッサ１８１０に含まれるものとして図示されているけれども、半導体デバイスは、デバイス１８００の別のコンポーネントまたはデバイス１８００に結合されているコンポーネントに含まれ得る。たとえば、半導体デバイス１８６４は、メモリ１８３２、ワイヤレスインターフェース１８４０、電源１８４４、入力デバイス１８３０、ディスプレイ１８２８、ディスプレイコントローラ１８２６、ＣＯＤＥＣ１８３４、スピーカー１８３６、またはマイクロフォン１８３８に含まれ得る。
【００８６】
図１〜図１８の説明されている実施形態のうちの１つまたは複数と併せて、半導体デバイスがオン状態にあるときにソース領域とドレイン領域との間の高移動度キャリア経路を可能にするためのチャネル手段を備え得る装置が開示されている。高移動度キャリア経路を可能にするためのチャネル手段は、実質的に半導体デバイスのゲートの長さだけ延在する。高移動度キャリア経路を可能にするためのチャネル手段は、図１の高移動度チャネル１８８、図１２の高移動度チャネル１２８８ａ、１２８８ｂ、図１４Ｂの高移動度チャネル１４９６もしくは高移動度チャネル１４９８、高移動度キャリア経路を可能にするように構成された１つまたは複数の他のデバイスもしくは回路、またはこれらの組合せに対応し得る。
【００８７】
装置は、高移動度キャリア経路を可能にするためのチャネル手段と、ソース領域またはドレイン領域のうちの一方に関連付けられているドープ領域との間の電流を可能にするための手段も備え得る。電流を可能にするための手段は、ドープ領域と高移動度キャリア経路を可能にするためのチャネル手段との間に位置決めされる。電流を可能にするための手段は図１の基板１０６、図２の基板２０６、高移動度キャリア経路を可能にするためのチャネル手段とドープ領域との間で電流を可能にするように構成された１つまたは複数の他のデバイスもしくは回路、またはこれらの組合せに対応し得る。
【００８８】
図１〜図１８の説明されている実施形態と併せて、５０２における、図１５の方法１５００で説明されているような半導体デバイスのソース領域またはドレイン領域に関連付けられているドープ領域を形成するための第１のステップと、ソース／ドレイン注入部の形成の後にドーピング注入部を使用してインサイチュドーピングを使用したソース／ドレイン注入部のエピタキシャル堆積のときの、１６０８における、図１６の方法の第１の部分１６００と、半導体デバイスのソース領域またはドレイン領域に関連付けられているドープ領域を形成するように構成された１つまたは複数の他のプロセス、またはこれらの組合せを含み得る方法が開示されている。
【００８９】
この方法は、半導体デバイス内に高移動度チャネルを形成するための第２のステップも含み得る。ドープ領域は、高移動度チャネルを形成する前にアニーリングされ、ソース領域またはドレイン領域から高移動度チャネルの方へ延在する。半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。半導体デバイス内に高移動度チャネルを形成するための第２のステップは、１５０４における図１５の方法１５００、１７０６における図１７の方法の第２の部分１７００において説明されているように、高移動度チャネル材料を少なくともキャビティ内に堆積させることによって、高移動度材料をキャビティ内でエピタキシャル成長させることによって、半導体デバイス内に高移動度チャネルを形成するように構成された１つまたは複数の他のプロセスによって、またはこれらの組合せによって実行され得る。
【００９０】
開示されている実施形態のうちの１つまたは複数は、通信デバイス、固定式ロケーションデータユニット、移動式ロケーションデータユニット、携帯電話、セルラーフォン、衛星電話、コンピュータ、タブレット、携帯コンピュータ、またはデスクトップコンピュータを含み得る、デバイス１８００などの、システムまたは装置で実装され得る。それに加えて、デバイス１８００は、セットトップボックス、娯楽用ユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤー、デジタル音楽プレーヤー、携帯音楽プレーヤー、ビデオプレーヤー、デジタルビデオプレーヤー、デジタルビデオディスク（ＤＶＤ）プレーヤー、携帯デジタルビデオプレーヤー、データもしくはコンピュータ命令を記憶するか、もしくは取り出す他のデバイス、またはこれらの組合せを含み得る。別の例示的な、非制限的な例として、システムまたは装置は、携帯電話、ハンドヘルド型パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、携帯情報端末などの携帯型データユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メーター読み取り機器などの固定式ロケーションデータユニット、またはデータもしくはコンピュータ命令を記憶するか、もしくは取り出す他のデバイス、またはこれらの組合せなどの、リモートユニットを含み得る。
【００９１】
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）になるように、設計され、構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は半導体ウェハを含み、このようなウェハは次いで、半導体ダイに切り分けられ、半導体チップにパッケージングされる。次いで、チップは、上で説明されているデバイス内で使用される。図１９は、電子デバイス製造プロセス１９００の特定の例示的な一実施形態を示している。
【００９２】
物理的デバイス情報１９０２は、研究用コンピュータ１９０６などの、製造プロセス１９００において受信される。物理的デバイス情報１９０２は、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せなどの、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。たとえば、物理的デバイス情報１９０２は、物理的パラメータ、材料特性、および研究用コンピュータ１９０６に結合されているユーザインターフェース１９０４を介して入力される構造情報を含むものとしてよい。研究用コンピュータ１９０６は、メモリ１９１０などの、コンピュータ可読媒体（たとえば、非一時的コンピュータ可読媒体）に結合された、１つまたは複数の処理コアなどの、プロセッサ１９０８を備える。メモリ１９１０は、プロセッサ１９０８がファイルフォーマットに合うように物理的デバイス情報１９０２を変換して、ライブラリファイル１９１２を生成することを引き起こすように実行可能であるコンピュータ可読命令を記憶することができる。
【００９３】
特定の一実施形態では、ライブラリファイル１９１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル１９１２は、電子設計自動化（ＥＤＡ）ツール１９２０と併用されるように用意された、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを含むデバイスを含む半導体デバイスのライブラリを含み得る。
【００９４】
ライブラリファイル１９１２は、メモリ１９１８に結合されている、１つまたは複数の処理コアなどの、プロセッサ１９１６を備える設計用コンピュータ１９１４においてＥＤＡツール１９２０と併用されるものとしてよい。ＥＤＡツール１９２０は、設計用コンピュータ１９１４のユーザがライブラリファイル１９１２の、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを含む、回路を設計することを可能にするためのプロセッサ実行可能命令としてメモリ１９１８に記憶され得る。たとえば、設計用コンピュータ１９１４のユーザは、設計用コンピュータ１９１４に結合されているユーザインターフェース１９２４を介して回路設計情報１９２２を入力し得る。回路設計情報１９２２は、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せなどの、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または半導体デバイスの物理的な特性を表す他の情報を含んでもよい。
【００９５】
設計用コンピュータ１９１４は、回路設計情報１９２２を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、およびＧｒａｐｈｉｃ  Ｄａｔａ  Ｓｙｓｔｅｍ  （ＧＤＳＩＩ）ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ１９１４は、他の回路または情報に加えて、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを記述する情報を含む、ＧＦＳＩＩファイル１９２６などの、変換された設計情報を含むデータファイルを生成するように構成され得る。例示すると、データファイルは、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを含み、ＳＯＣ内に追加の電子回路およびコンポーネントも含むシステムオンチップ（ＳＯＣ）に対応する情報を含み得る。
【００９６】
ＧＤＳＩＩファイル１９２６は、ＧＤＳＩＩファイル１９２６内の変換された情報に従って、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを製造するために加工プロセス１９２８において受信され得る。たとえば、デバイス製造プロセスは、代表的なマスク１９３２として示されている、フォトリソグラフィ処理とともに使用されるマスクなどの、１つまたは複数のマスクを作成するためにマスクメーカー１９３０にＧＤＳＩＩファイル１９２６を提供するステップを含み得る。マスク１９３２は、代表的なダイ１９３６など、テストされ、いくつかのダイに分けられ得る、１つまたは複数のウェハ１９３３を生成するために加工プロセスにおいて使用され得る。ダイ１９３６は、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを含むデバイスを含む回路を含む。
【００９７】
たとえば、加工プロセス１９２８は、加工プロセス１９２８を開始し、および／または制御するためにプロセッサ１９３４およびメモリ１９３５を備え得る。メモリ１９３５は、コンピュータ可読命令またはプロセッサ可読命令などの実行可能命令を記憶し得る。実行可能命令は、プロセッサ１９３４などのコンピュータによって実行可能である１つまたは複数の命令を含み得る。
【００９８】
加工プロセス１９２８は、完全に自動化されているか、または部分的に自動化されている加工システムによって実装され得る。たとえば、加工プロセス１９２８は、スケジュールに従って自動化され得る。加工システムは、半導体デバイスを形成するための１つまたは複数の作業を実行する加工機器（たとえば、処理ツール）を備え得る。たとえば、加工機器は、１つまたは複数の材料を堆積する、ドーピング注入部を施す、エッチングマスクを施す、エッチングを実行する、アニーリングを実行する、平坦化を実行する、ゲートスタックを形成するなどの作業を行うように構成され得る。
【００９９】
加工システム（たとえば、加工プロセス１９２８を実行する自動化システム）は、分散型アーキテクチャ（たとえば、階層）を有するものとしてよい。たとえば、加工システムは、プロセッサ１９３４などの１つまたは複数のプロセッサ、メモリ１９３５などの１つまたは複数のメモリ、および／または分散型アーキテクチャに従って分散されているコントローラを備え得る。分散型アーキテクチャは、１つまたは複数の低水準システムの動作を制御または開始する高水準プロセッサを含み得る。たとえば、加工プロセス１９２８の高水準部分は、プロセッサ１９３４などの１つまたは複数のプロセッサを含むものとしてよく、低水準システムは、各々、１つまたは複数の対応するコントローラを備え得るか、またはそれらによって制御され得る。特定の低水準システムの特定のコントローラが、特定の高水準システムから１つまたは複数の命令（たとえば、コマンド）を受信し、従属モジュールまたはプロセスツールにサブコマンドを発行し、通信によりステータスデータを特定の高水準部に返し得る。１つまたは複数の低水準システムの各々は、１つまたは複数の対応する加工機器（たとえば、処理ツール）に関連付けられ得る。特定の一実施形態では、加工システムは、加工システム内に分散された複数のプロセッサを備え得る。たとえば、低水準システムコンポーネントのコントローラは、プロセッサ１９３４などの、プロセッサを備え得る。
【０１００】
代替として、プロセッサ１９３４は、高水準システム、サブシステム、加工システムのコンポーネントの一部であってよい。別の実施形態では、プロセッサ１９３４は、様々な水準における分散処理、および加工システムのコンポーネントを含む。
【０１０１】
したがって、プロセッサ１９３４は、プロセッサ１９３４によって実行されたときに、プロセッサ１９３４が半導体デバイスの形成を開始または制御することを引き起こすプロセッサ実行可能命令を備えるものとしてよく、半導体デバイスは半導体デバイスのソース領域またはドレイン領域に関連付けられているドープ領域を形成するステップと、半導体デバイス内に高移動度チャネルを形成するステップとによって形成される。たとえば、ドープ領域は、イオン注入ツールまたはスピンオン堆積ツールなどの、１つまたは複数のドーピングツールによって形成され得る。別の例として、高移動度チャネルは、分子ビームエピタキシャル成長ツール、流動性化学気相堆積（ＦＣＶＤ）ツール、またはスピンオン堆積ツールなどの、１つまたは複数の堆積ツールによって形成され得る。ドープ領域は、高移動度チャネルを形成する前にアニーリングされ、ドープ領域は、ソース領域またはドレイン領域から高移動度チャネルの方へ延在し、半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。
【０１０２】
メモリ１９３５に収められている実行可能命令は、プロセッサ１９３４が図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せなどの、半導体デバイスの形成を開始することを可能にし得る。特定の一実施形態では、メモリ１９３５は、プロセッサ１９３４が図１５の方法１５００、図１６の方法１６００、図１７の方法１７００、またはこれらの組合せのうちのどれかの少なくとも一部に従って相補型金属酸膜半導体（ＣＭＯＳ）デバイスなどの半導体デバイスの形成を開始することを引き起こすためにプロセッサ１９３４によって実行可能であるコンピュータ実行可能命令を記憶する非一時的コンピュータ可読媒体である。たとえば、コンピュータ実行可能命令は、プロセッサ１９３４が半導体デバイスの形成を開始することを引き起こすように実行可能であるものとしてよい。半導体デバイスは、半導体デバイスのソース領域またはドレイン領域に関連付けられたドープ領域を形成することによって、また半導体デバイス内に高移動度チャネルを形成することによって形成され得る。ドープ領域は、高移動度チャネルを形成する前にアニーリングされ、ドープ領域は、ソース領域またはドレイン領域から高移動度チャネルの方へ延在する。半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。
【０１０３】
例示的な一例として、プロセッサ１９３４は、半導体デバイスのソース領域またはドレイン領域に関連付けられたドープ領域を形成するための第１のステップを開始または制御し得る。たとえば、プロセッサ１９３４は、半導体デバイスのソース領域またはドレイン領域に関連付けられているドープ領域を形成するための第１のステップを実行するように１つまたは複数の加工機器を制御する１つまたは複数のコントローラに埋め込まれるか、または結合され得る。プロセッサ１９３４は、５０２において図１５の方法１５００で説明されているようにもしくは１６０８において図１６の方法の第１の部分１６００で説明されているように１つまたは複数のプロセスを制御することによって、インサイチュドーピングを使用してソース／ドレイン注入部のエピタキシャル堆積を制御することによって、ソース／ドレイン注入部の形成後にドーピング注入部の使用を制御することによって、半導体デバイスのソース領域またはドレイン領域に関連付けられているドープ領域を形成するように構成された１つまたは複数の他のプロセスを制御することによって、またはこれらの組合せによって、半導体デバイスのソース領域またはドレイン領域に関連付けられているドープ領域を形成するための第１のステップを制御し得る。
【０１０４】
プロセッサ１９３４は、半導体デバイス内に高移動度チャネルを形成するための第２のステップも制御し得る。たとえば、プロセッサ１９３４は、半導体デバイス内に高移動度チャネルを形成するための第２のステップを実行するように１つまたは複数の加工機器を制御する１つまたは複数のコントローラに埋め込まれるか、または結合され得る。ドープ領域は、高移動度チャネルを形成する前にアニーリングされ、ソース領域またはドレイン領域から高移動度チャネルの方へ延在する。半導体デバイスの基板の一部は、ドープ領域と高移動度チャネルとの間に位置決めされる。プロセッサ１９３４は、１５０４における図１５の方法１５００で説明されているように、または１７０６における図１７の方法の第２の部分１７００において説明されているように、少なくともキャビティ内への高移動度チャネル材料の堆積を制御することによって、キャビティ内での高移動度材料のエピタキシャル成長を制御することによって、半導体デバイス内に高移動度チャネルを形成するように構成された１つまたは複数の他のプロセスによって、またはこれらの組合せによって半導体デバイス内に高移動度チャネルを形成するための第２のステップを制御し得る。
【０１０５】
ダイ１９３６は、パッケージングプロセス１９３８に供給されるものとしてよく、ダイ１９３６は、代表的なパッケージ１９４０内に組み込まれる。たとえば、パッケージ１９４０は、システムインパッケージ（ＳｉＰ）配置構成などの、単一のダイ１９３６または複数のダイを含むものとしてよい。パッケージ１９４０は、電子機器技術評議会（ＪＥＤＥＣ）規格のような、１つまたは複数の規格または仕様に準拠するように構成され得る。
【０１０６】
コンピュータ１９４６に記憶されているコンポーネントライブラリなどを介して、パッケージ１９４０に関する情報が様々な製品設計者に配布され得る。コンピュータ１９４６は、メモリ１９５０に結合された、１つまたは複数の処理コアなどの、プロセッサ１９４８を備え得る。プリント基板（ＰＣＢ）ツールは、ユーザインターフェース１９４４を介してコンピュータ１９４６のユーザから受信されたＰＣＢ設計情報１９４２を処理するためのプロセッサ実行可能命令としてメモリ１９５０に記憶され得る。ＰＣＢ設計情報１９４２は回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含むものとしてよく、パッケージングされた半導体デバイスは図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを含むパッケージ１９４０に対応する。
【０１０７】
コンピュータ１９４６は、回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含むデータを収めたＧＥＲＢＥＲファイルなどのデータファイル、さらにはトレースおよびビアなどの電気的接続部のレイアウトを生成するようにＰＣＢ設計情報１９４２を変換するように構成されるものとしてよく、パッケージングされた半導体デバイスは図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを含むパッケージ１９４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有してもよい。
【０１０８】
ＧＥＲＢＥＲファイル１９５２は、基板組み立てプロセス１９５４において受信され、ＧＥＲＢＥＲファイル１９５２内に記憶されている設計情報に従って製造される、代表的なＰＣＢ１９５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル１９５２は、ＰＣＢ生産プロセスの様々なステップを実行するために１つまたは複数の機械にアップロードされ得る。ＰＣＢ１９５６は、パッケージ１９４０を含む電子コンポーネントを配置され、代表的なプリント回路組立品（ＰＣＡ）１９５８を形成し得る。
【０１０９】
ＰＣＡ１９５８は、製品製造プロセス１９６０において受信され、第１の代表的な電子デバイス１９６２および第２の代表的な電子デバイス１９６４などの、１つまたは複数の電子デバイスに集積化され得る。例示的な、非制限的な例として、第１の代表的な電子デバイス１９６２、第２の代表的な電子デバイス１９６４、またはその両方は、通信デバイス、固定式ロケーションデータユニット、移動式ロケーションデータユニット、携帯電話、セルラーフォン、衛星電話、コンピュータ、タブレット、携帯コンピュータ、またはデスクトップコンピュータを含み得る。それに加えて、デバイス１８００は、セットトップボックス、娯楽用ユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤー、デジタル音楽プレーヤー、携帯音楽プレーヤー、ビデオプレーヤー、デジタルビデオプレーヤー、デジタルビデオディスク（ＤＶＤ）プレーヤー、携帯デジタルビデオプレーヤー、データもしくはコンピュータ命令を記憶するか、もしくは取り出す他のデバイス、またはこれらの組合せを含むものとしてよく、これに、図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せが集積化される。別の例示的な、非制限的な例として、電子デバイス１９６２および１９６４のうちの１つまたは複数は、携帯電話、ハンドヘルド型パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、携帯情報端末などの携帯型データユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メーター読み取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令を記憶するか、もしくは取り出す他のデバイス、またはこれらの組合せなどのリモートユニットを含み得る。図１９は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。
【０１１０】
図１の半導体デバイス１００、図１５〜図１７の方法のうちの少なくとも１つを使用して図２〜図１４によって示されているプロセスに従って形成された半導体デバイス、またはこれらの組合せを含むデバイスは、例示的なプロセス１９００において説明されているように、加工され、処理され、電子デバイス内に組み込まれ得る。図１〜図１８に関して開示されている実施形態の１つまたは複数の態様は、様々な処理段階において、ライブラリファイル１９１２、ＧＤＳＩＩファイル１９２６、およびＧＥＲＢＥＲファイル１９５２などの中に収められ、さらには、研究用コンピュータ１９０６のメモリ１９１０、設計用コンピュータ１９１４のメモリ１９１８、コンピュータ１９４６のメモリ１９５０、基板組み立てプロセス１９５４などの、様々な段階で使用される１つまたは複数の他のコンピュータもしくはプロセッサ（図示せず）のメモリに記憶され、またマスク１９３２、ダイ１９３６、パッケージ１９４０、ＰＣＡ１９５８、プロトタイプ回路もしくはデバイス（図示せず）などの他の製品、またはこれらの組合せなどの１つまたは複数の他の物理的実施形態内にも組み込まれ得る。物理的なデバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、使用される段階がこれより少なくてもよく、または追加の段階が含まれてもよい。同様に、プロセス１９００は、プロセス１９００の様々な段階を実行する、単一のエンティティまたは１つもしくは複数のエンティティによって実行され得る。
【０１１１】
図１〜図１９のうちの１つまたは複数は、本開示の教示に従うシステム、装置、および／または方法を例示し得るけれども、本開示は、これらの図示されているシステム、装置、および／または方法に限定されない。本開示の実施形態は、メモリと、プロセッサと、オンチップ回路とを含む集積回路を備える任意のデバイスにおいて適宜使用され得る。
【０１１２】
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、概してそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、具体的な用途およびシステム全体に課された設計制約により決まる。当業者は、説明した機能を具体的な用途ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
【０１１３】
本明細書で開示される実施形態に関して説明される方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、アクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、プログラム可能リードオンリーメモリ（ＰＲＯＭ）、消去可能プログラム可能リードオンリーメモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている他の形態の非一時的記憶媒体に収められ得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み込み、記憶媒体に情報を書き込めるようにプロセッサに結合されている。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別のコンポーネントとして存在し得る。
【０１１４】
開示された実施形態の上記の説明は、当業者が、開示された実施形態を作製または利用するのを可能にするようになされている。これらの実施形態への様々な修正が、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
【符号の説明】
【０１１５】
１００  半導体デバイス
１０６  基板
１３８  スペーサ
１４０  ソース／ドレイン（Ｓ／Ｄ）領域
１４２  接合部
１５０  ゲート
１５２  コンフォーマルな酸化膜層
１５４  ゲート材料
１８０  誘電体
１８２  シリサイド
１８４  金属
１８８  高移動度チャネル（ＨＭＣ）
１９２  ドープ領域
２０２  ウェハ
２０６  基板
３１０  ウェル注入部
３２２  シャロートレンチアイソレーション（ＳＴＩ）領域
３３０  ゲートスタック
３３２  ゲート電極層
３３４  キャッピング層
３４０  第１の領域
３４１  第１の部分
３６０  第２の領域
３６１  第２の部分
４３８  スペーサ
５５４  ソース／ドレインキャビティ
５６２  ハードマスク
６４２  ソース／ドレイン領域
７４４  ハードマスク
７６４  ソース／ドレイン領域
８４２  接合部
８９０  ドーピング注入部
８９２  ドープ領域
９８０  誘電体層
１０７２  キャビティ
１１４２  接合部
１２８８ａ、１２８８ｂ  高移動度チャネル
１３５０ａ、１３５０ｂ  ゲート
１３５２ａ、１３５２ｂ  ゲート酸化物層
１３５４ａ、１３５４ｂ  金属ゲート層
１４８２ａ、１４８２ｂ  シリサイド
１４８４  金属
１４９０  半導体デバイス
１４９６  第１の高移動度チャネル
１４９８  第２の高移動度チャネル
１５００  方法
１６００  第１の部分
１６００  方法
１７００  第２の部分
１８００  ワイヤレス通信デバイス
１８１０  プロセッサ
１８２２  システムインパッケージまたはシステムオンチップデバイス
１８２６  ディスプレイコントローラ
１８２８  ディスプレイ
１８３０  入力デバイス
１８３２  メモリ
１８３４  コーダ／デコーダ（ＣＯＤＥＣ）
１８３６  スピーカー
１８３８  マイクロフォン
１８４０  ワイヤレスインターフェース
１８４２  アンテナ
１８４４  電源
１８６４  半導体デバイス
１８６８  命令
１９００  電子デバイス製造プロセス
１９０２  物理的デバイス情報
１９０６  研究用コンピュータ
１９０８  プロセッサ
１９１０  メモリ
１９１２  ライブラリファイル
１９１４  設計用コンピュータ
１９１６  プロセッサ
１９１８  メモリ
１９２０  電子設計自動化（ＥＤＡ）ツール
１９２２  回路設計情報
１９２４  ユーザインターフェース
１９２６  ＧＦＳＩＩファイル
１９２８  加工プロセス
１９３０  マスクメーカー
１９３２  マスク
１９３３  ウェハ
１９３４  プロセッサ
１９３５  メモリ
１９３６  ダイ
１９３８  パッケージングプロセス
１９４０  パッケージ
１９４２  ＰＣＢ設計情報
１９４４  ユーザインターフェース
１９４６  コンピュータ
１９４８  プロセッサ
１９５０  メモリ
１９５２  ＧＥＲＢＥＲファイル
１９５４  基板組み立てプロセス
１９５６  ＰＣＢ
１９５８  プリント回路組立品（ＰＣＡ）
１９６０  製品製造プロセス
１９６２  第１の代表的な電子デバイス
１９６４  第２の代表的な電子デバイス
【図１】
2016532284.tif 000003
【図２】
2016532284.tif 000004
【図３】
2016532284.tif 000005
【図４】
2016532284.tif 000006
【図５】
2016532284.tif 000007
【図６】
2016532284.tif 000008
【図７】
2016532284.tif 000009
【図８】
2016532284.tif 000010
【図９】
2016532284.tif 000011
【図１０】
2016532284.tif 000012
【図１１】
2016532284.tif 000013
【図１２】
2016532284.tif 000014
【図１３】
2016532284.tif 000015
【図１４Ａ】
2016532284.tif 000016
【図１４Ｂ】
2016532284.tif 000017
【図１５】
2016532284.tif 000018
【図１６】
2016532284.tif 000019
【図１７】
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【図１８】
2016532284.tif 000021
【図１９】
2016532284.tif 000022
【国際調査報告】
2016532284.tif 000023
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