(57)【要約】  デルタシグマ変調信号の二乗平均平方根を決定する方法および装置が記載されている。この方法は、複数ビット・フィルタリング信号を生成するように、デルタシグマ変調信号をフィルタリングする段階と、フィルタリングされた入力と整合するように、一定数のサンプルだけデルタシグマ変調信号のコピーを遅延させる段階と、ハイブリッド信号を生成するように、デルタシグマ変調信号の遅延されたコピーの対応するサンプル値に基づいて、マルチビット・フィルタリング信号の各マルチビット値の符号を設定する段階と、加算信号を生成するように、ハイブリッド信号を加算する段階と、二乗平均平方根値を生成するように、加算信号の平均およびこの平均の平方根を決定する段階を含む。
2016521477.tif 000002
【特許請求の範囲】
【請求項１】
デルタシグマ変調信号の二乗平均平方根を決定する方法であって、
複数ビット・フィルタリング信号を生成するために前記デルタシグマ変調信号をフィルタリングする段階、
フィルタリング入力と整合するように、一定数のサンプルだけ前記デルタシグマ変調信号のコピーを遅延させる段階、
ハイブリッド信号を生成するように、前記デルタシグマ変調信号の前記遅延されたコピーの対応するサンプル値に基づいて、前記複数ビット・フィルタリング信号の各複数ビット値の符号を設定する段階、
加算信号を生成するように、前記ハイブリッド信号を加算する段階、および
二乗平均平方根値を生成するように、前記加算信号の平均および前記平均の平方根を決定する段階
を備える方法。
【請求項２】
フィルタリングする段階は、前記複数ビット・フィルタリング信号を生成するように、離散時間有限インパルス応答フィルタを適用する段階を含む、請求項１に記載の方法。
【請求項３】
前記離散時間有限インパルス応答フィルタは、タップ長さＬの矩形ウィンドウを有する移動平均フィルタを含む、請求項２に記載の方法。
【請求項４】
遅延させる段階は、Ｌ／２サンプルだけ前記デルタシグマ変調信号の前記コピーを遅延させる段階を含む、請求項３に記載の方法。
【請求項５】
前記離散時間有限インパルス応答フィルタは、前記マルチパス移動平均フィルタ内のカスケード移動平均フィルタ毎に矩形ウィンドウを有するマルチパス移動平均フィルタを含む、請求項２に記載の方法。
【請求項６】
前記カスケード移動平均フィルタは、タップ長さＬ＝２ｎの移動平均フィルタを含む、請求項５に記載の方法。
【請求項７】
前記複数ビット・フィルタリング信号は次式で表される請求項１に記載の方法。
【数１】
2016521477.tif 000011
ここで、Ｋは任意の利得値を含み、Ｌはフィルタリングするために用いられるフィルタのタップ長さを含み、ｘはデルタシグマ変調信号を含み、ｉは総和指数である。
【請求項８】
前記ハイブリッド信号ｚ［ｎ］は、次式で表される請求項７に記載の方法。
【数２】
2016521477.tif 000012
ここで、項ｘ（ｎ−Ｌ／２）は前記デルタシグマ変調信号の前記遅延されたコピーを含み、各サンプルで＋１または−１の値を有する。
【請求項９】
前記フィルタリングする段階、前記遅延させる段階、前記設定する段階または前記加算する段階の実行において乗算を用いない請求項１に記載の方法。
【請求項１０】
デルタシグマ変調信号の二乗平均平方根を決定する測定装置であって、
前記デルタシグマ変調信号をフィルタリングし、複数ビット・フィルタリング信号を出力するローパス・フィルタと、
前記複数ビット・フィルタリング信号と整合するように、一定数のサンプルだけ前記デルタシグマ変調信号のコピーを遅延させる遅延経路と、
ハイブリッド信号を生成するように、前記デルタシグマ信号の前記遅延されたコピーに基づいて前記複数ビット・フィルタリング信号の符号を設定する論理演算器と、
加算信号を生成するように、前記ハイブリッド信号を加算するアキュムレータと、
前記加算信号を平均化し、前記平均化された加算信号の平方根として二乗平均平方根を出力する平方根演算器と
を含む測定装置。
【請求項１１】
前記ローパス・フィルタは離散時間有限インパルス応答フィルタを含む、請求項１０に記載の装置。
【請求項１２】
前記離散時間有限インパルス応答フィルタは、タップ長さＬの矩形ウィンドウを有する移動平均フィルタを含む、請求項１１に記載の装置。
【請求項１３】
前記遅延経路は、Ｌ／２サンプルだけ前記デルタシグマ変調信号の前記コピーを遅延させるようにする、請求項１２に記載の装置。
【請求項１４】
前記離散時間有限インパルス応答フィルタは、前記マルチパス移動平均フィルタ内のカスケード移動平均フィルタ毎に矩形ウィンドウを有するマルチパス移動平均フィルタを含む、請求項１１に記載の装置。
【請求項１５】
前記カスケード移動平均フィルタは、タップ長さＬ＝２ｎの移動平均フィルタを含む、請求項１４に記載の装置。
【請求項１６】
前記複数ビット・フィルタリング信号は次式で表される請求項１０に記載の装置。
【数３】
2016521477.tif 000013
ここで、Ｋは任意の利得値を含み、Ｌは前記ローパス・フィルタのタップ長さを含み、ｘはデルタシグマ変調信号を含み、ｉは総和指数である。
【請求項１７】
前記ハイブリッド信号ｚ［ｎ］は、次式で表される請求項１６に記載の装置。
【数４】
2016521477.tif 000014
ここで、項ｘ（ｎ−Ｌ／２）は前記デルタシグマ変調信号の前記遅延されたコピーを含み、各サンプルで＋１または−１の値を有する。
【請求項１８】
前記フィルタリングする段階、前記遅延させる段階、前記設定する段階、または前記加算する段階を実行する際に乗算を用いない請求項１０に記載の装置。
【請求項１９】
実行時に、１つまたは複数の処理要素に請求項１から９のいずれか一項に記載の方法を実行させるプログラム命令を記憶する非一時的プロセッサ可読媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電力測定ならびに二乗平均平方根（ＲＭＳ）を決定する方法および装置に関し、特に、デルタシグマ変調信号に関するＲＭＳの決定に関する。
【背景技術】
【０００２】
ＲＭＳ測定は、信号を評価するときにしばしば用いられる。典型的なＲＭＳ算出器は二乗演算、加算および除算、ならびに平方根演算を必要とする。信号の高速サンプリングを処理するとき、高ダイナミック・レンジで迅速に演算し、不必要な複雑性を回避する回路を実現することは重要である。
【０００３】
デルタシグマ変調信号などのビットストリームはＲＭＳ算出に困難性を与える。ビットストリームの直接乗算は、信号から複数ビット・ドメインに変換すること、または大きなノイズを付加する単一ビット技術を用いることなしには、可能ではない。したがって、デルタシグマ変調信号のためのＲＭＳ算出器の実施はしばしば、ハードウェア資源に関してコスト・パフォーマンスの低い高速複数ビット乗算器の使用を必要とする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１２／０２００２８４号明細書
【特許文献２】ＰＣＴ特許出願第ＰＣＴ／ＣＡ２０１３／０５０９１２号明細書
【非特許文献】
【０００５】
【非特許文献１】ＩＥＥＥ  Ｐｒｏｃｅｅｄｉｎｇｓ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｄｅｖｉｃｅｓ  Ｓｙｓｔｅｍｓ，ｖｏｌ．１４９，Ｎｏ．３，Ｊｕｎｅ  ２００２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ビットストリーム信号のＲＭＳ値を決定する代替の方法および装置を備えることは有利である。
【０００７】
ここで、例としての添付図を参照するに、本出願の例示としての実施形態を示している。
【図面の簡単な説明】
【０００８】
【図１】ＲＭＳ算出器を含む電力測定装置の一例のブロック図である。
【図２】従来のＲＭＳ算出器の一例を示す図である。
【図３】１ビットＲＭＳ算出器の一例のブロック図である。
【図４】ＤＳＭビットストリームのＲＭＳを決定する例示としての方法をフローチャートの形式で示す図である。
【図５（ａ）】マルチパス移動平均フィルタに関する例示としての周波数応答を示す図である。
【図５（ｂ）】マルチパス移動平均フィルタに関する例示としての周波数応答を示す図である。
【図６】ＤＳＭビットストリームを用いる電力算出器のための例示としてのブロック図である。
【発明を実施するための形態】
【０００９】
本出願は、一態様では、デルタシグマ変調信号の二乗平均平方根を決定する方法を開示する。この方法は、複数ビット・フィルタリング信号を生成するように、デルタシグマ変調信号をフィルタリングする段階と、フィルタリングされた入力と整合するよう一定数のサンプルだけデルタシグマ変調信号のコピーを遅延させる段階と、ハイブリッド信号を生成するように、デルタシグマ変調信号の遅延されたコピーの対応するサンプル値に基づいて複数ビット・フィルタリング信号の各複数ビット値の符号を設定する段階と、加算信号を生成するように、ハイブリッド信号を加算する段階と、二乗平均平方根値を生成するように、加算信号の平均およびこの平均の平方根を決定する段階を含む。
【００１０】
本出願は、他の態様では、デルタシグマ変調信号の二乗平均平方根を決定する測定装置を開示する。この装置は、デルタシグマ変調信号をフィルタリングし、複数ビット・フィルタリング信号を出力するローパス・フィルタと、複数ビット・フィルタリング信号と整合するよう一定数のサンプルだけデルタシグマ変調信号のコピーを遅延させる遅延経路と、ハイブリッド信号を生成するように、デルタシグマ信号の遅延されたコピーに基づいて複数ビット・フィルタリング信号の符号を設定するロジック演算器と、加算信号を生成するように、ハイブリッド信号を加算するアキュムレータと、加算信号を平均化し、平均化された加算信号の平方根としてのＲＭＳ値を出力する平方根演算器を含む。
【００１１】
本出願は、他の態様では、本明細書で説明される方法のうち１つまたは複数を実行するプロセッサ実行可能命令を含む非一時的コンピュータ可読媒体を含む。
【００１２】
本出願の他の態様および特徴について、添付図に関連して、以下の実施例の説明をレビューすることで当業者は理解するであろう。
【００１３】
まず、図１を参照するに、電力測定装置１０の簡略化されたブロック図を示す。装置１０は、電力量（複数の位相のうちの一における電圧および／または電流）を測定し、１ビット信号またはビットストリーム１４を生成する１ビットデルタシグマ変調器（ＤＳＭ）１２を含む。従来のデルタシグマ変換器は、ビットストリームを複数ビット・データに変換するときに、デルタシグマ変調の高周波整形量子化ノイズ成分を除去するように、出力でローパス・フィルタを用いることが理解される。いくつかの実施形態では、装置１０は、そのようなローパス・フィルタを用いず、それに代えて、高周波成分を保持する。上述のように、簡単のために、単一ＤＳＭ１２が図１に示されている。いくつかの実施形態は、１つまたは複数の位相において電流信号および電圧信号を測定する２つ以上のデルタシグマ変調器を有してもよい。三相３線方式の場合には、６つのＤＳＭが、三相すべてで電流および電圧を測定するように用いられてもよい。同様に、三相４線方式の場合には、８つのデルタシグマ変調器が、三相および中性すべてにおいて電流および電圧を測定するように用いられてもよい。
【００１４】
装置１０は信号プロセッサ２０を含む。より詳細に以下で説明するように、信号プロセッサ２０は、ビットストリーム１４を受信し、信号分析および測定を実行する。特に、信号プロセッサ２０は、１ビットＤＳＭ出力ビットストリーム１４を直接演算するよう実施される。
【００１５】
信号プロセッサ２０は、基本的な電力システムの高精度な同期位相測定結果を生成する。この信号プロセッサはまた、存在するサブグループの高調波（電力成分により選択される）を選択的に検出および測定して、一時的検出を実行し、単一ビットおよび複数ビット波形捕捉の両方を実行してもよい。
【００１６】
信号プロセッサ２０は、１ビット二周波ロックループ（ＦＬＬ）および位相ロックループ（ＰＬＬ）３２アーキテクチャを含む。１ビットＦＬＬ／ＰＬＬ３２は、周波数信号および位相信号などの位相ベクトル・データを出力する。多位相システムの場合、多位相信号が存在してもよいことも理解される。いくつかの実施形態では、電圧変換信号から測定された１つの信号および電流変換信号からの他の信号などの２つ以上の周波数信号が出力されてもよい。いくつかの実施形態では、２つ以上のＦＬＬを有することは有利であってもよいことも注目されてもよい。たとえば、測定装置１０が、このシステムへの接続の前に新しい発電源が正しい位相にあることを確認するように、同期チェック装置として使用するよう構成される場合である。１ビットＦＬＬ／ＰＬＬの例については、「Ｐｏｗｅｒ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｄｅｖｉｃｅ」という名称のＤｉｏｎｎｅによる特許文献１に記載されていて、その開示内容は参照より本明細書に含まれる。
【００１７】
信号プロセッサ２０は、一時的捕捉および位相跳躍検出コンポーネント３６も含む。一時的捕捉および位相跳躍検出コンポーネント３６は、ビットストリーム１４における有効な過渡電流を検出するように構成される。
【００１８】
信号プロセッサ２０は、さらに、１ビットＲＭＳ算出器３４を含む。ＲＭＳ算出器３４は、入力ＤＳＭビットストリームの二乗平均平方根値を算出し、それにより、ＲＭＳ信号４２を生成する。
【００１９】
信号プロセッサ２０は、ローカル発信器（図示せず）を正確に補正するクロック補正信号を受信してもよい。信号プロセッサ２０は、ビットストリーム１４の信号の周波数および位相を測定し、それにより、正確に同期された位相ベクトル（同期位相ベクトル）測定結果を生成するよう用いられる周波数／位相同期回路に、クロック補正信号からの補正係数を組み込んでもよい。他の実施形態では、ローカル発信器はより直接的に用いられてもよい。クロック信号を補正する例示としての方法および装置について、Ｄｉｏｎｎｅ等が２０１３年１１月２８日付けで出願した特許文献２に記載されていて、その記載内容は参照より本明細書に含まれる。
【００２０】
装置１０はまた、測定データを記憶するメモリまたはバッファ（図示せず）を含んでもよい。この装置はまた、遠隔地と通信する通信サブシステム（図示せず）を含む。通信サブシステムは、任意の様々な通信プロトコルおよび物理的層接続を実施してもよい。例示としての一実施形態では、通信サブシステムは、イーサネット（たとえば、１０／１００またはギガビット）、ＧＳＭ、８０２．１１ＷｉＦｉ、ＵＳＢなどを実施してもよい。いくつかの実施形態では、通信サブシステムは、２つ以上の通信プロトコルにしたがって動作してもよい。
【００２１】
信号プロセッサ２０は、複数の方法で実施されてもよい。いくつかの実施形態では、信号プロセッサ２０は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を用いて実施されてもよい。いくつかの実施形態では、信号プロセッサは、適切にプログラムされた汎用のマイクロコントローラまたはマイクロプロセッサを用いて実施されてもよい。さらに他の実施形態では、信号プロセッサは、デジタル信号プロセッサを用いて実施されてもよい。さらに他の実施形態では、信号プロセッサは、特定用途向け集積回路（ＡＳＩＣ）を用いて実施されてもよい。いくつかの実施形態では、上記信号プロセッサは、信号プロセッサ２０の特定の動作または特徴を実施する離散アナログおよび／またはデジタル・コンポーネントにより補填されてもよい。幅広い可能性について、以下の説明に照らして、当業者は理解することができるであろう。
【００２２】
図１に示す簡略化した図は、内部クロックのデバッグ回路、ローカル発信器および／または補正回路、分離ハードウェア、電源回路などの、装置１０に含まれてもよい複数のコンポーネントまたは要素を省略していることが認識されるであろう。
【００２３】
ここで、図２を参照するに、従来のＲＭＳ算出器１００の簡略化されたブロック図を示す。一般に、ＲＭＳ算出器１００は、二乗演算器１０２、平均演算器１０４および平方根演算器１０６を含む。時間間隔Ｔ１≦ｔ≦Ｔ２に対する連続関数ｆ（ｔ）について、ＲＭＳ算出器１００は、
【００２４】
【数１】
2016521477.tif 000003
により与えられるＲＭＳ出力信号を与える。
【００２５】
離散信号ｘｎについて、Ｎ個のサンプル／値の期間において、ＲＭＳ算出器１００は、
【００２６】
【数２】
2016521477.tif 000004
により与えられるＲＭＳ出力信号を与える。
【００２７】
図２に示す二乗演算器１０２は、信号をそれ自身と乗算する。離散信号の場合には、二乗演算器１０２は、各サンプルのそのサンプル自身との複数ビット乗算を実行するように構成されてもよい。
【００２８】
平均演算器１０４は、二乗値を蓄積して、Ｎで除算されるとき、平均二乗値を決定する。このことは、いくつかの実施形態では、加算および除算演算を含んでもよい。
【００２９】
平方根演算器１０６は、平均演算器１０４により出力される平均値の平方根を算出する。
【００３０】
離散アナログまたはデジタル論理コンポーネントおよび／またはソフトウェアを用いてＲＭＳ演算器１０を実施する複数の方法が存在する。一例では、二乗演算器１０２は、二乗化入力信号を生成する複数ビット乗算器である。いくつかの場合では、二乗化入力信号を平均化する平均演算器１０４は、入力でＲＣ平均化フィルタにより構成されるオペアンプを用いて実施される。他の回路が他の実施形態で用いられてもよい。
【００３１】
平方根演算器１０６は、いくつかの場合では、ソフトウェアで実施されてもよい。一代替の場合では、平方根演算器１０６は、次式
【００３２】
【数３】
2016521477.tif 000005
の代数的変換を利用することにより実施される。
【００３３】
平均演算器１０４の出力からのフィードバック・ループを用いて、二乗演算器１０２は除算演算を含むように変更される。
【００３４】
上述のＲＭＳ算出器の何れかにおいては、複雑性は、二乗演算器１０２における乗算器についての必要条件により支配される。
【００３５】
二乗演算における乗算器の使用は、デルタシグマ変調（ＤＳＭ）信号についての問題も引き起こす。たとえば、ＤＳＭ信号が、＋１または−１を符号付けされた信号である場合、ＤＳＭ信号のビット・レートで実施される二乗化演算は（−１）２＝１および（＋１）２＝１を生成し、その結果として、この信号におけるすべての符号化されたデータの損失を有する一定のＤＣ出力がもたらされる。他方、ＤＳＭ信号が０または１の符号付けされない２値化信号である場合、この信号の二乗化は０２＝０および１２＝１を生成し、このことはビットストリームへの影響を有しない。
【００３６】
したがって、いくつかの場合では、ＤＳＭ信号は、ビットストリーム信号をフィルタリングし、フィルタリングされた信号に関して複数ビット乗算を実行することにより、二乗化されてもよい。単一ビット加算器、遅延器および単一ビット乗算器のネットワークを用いて単一ビット領域内のビットストリームの乗算を実施するいくつかの試みが存在している。少なくとも１つのそのような例について、「Ｂｉｔ−ｓｔｒｅａｍ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ  ａｎｄ  ｉｔｓ  ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍｓ」と題されたＨ．Ｆｕｊｉｓａｋａ等による非特許文献１に記載されている。Ｆｕｊｉｓａｋａ等により説明された方法に伴う問題は、ＤＳＭノイズは、出力に対する副生成物の追加および伝播の各々において、効果的に除去されずに、蓄積することである。したがって、単一ビット乗算に対するこの種のネットワーク・アプローチは重大な信号対雑音比の制約を有する。その結果、この解決方法は、高精度のＲＭＳ測定装置に組み込むことでは不適当である。
【００３７】
２つのビットストリームの算術積は次式
【００３８】
【数４】
2016521477.tif 000006
のように表されてもよい。
【００３９】
上記式では、ｘ（ｉ）およびｙ（ｊ）は２つのビットストリームであり、Ｌは、積が得られる時間間隔またはウィンドウである。この乗算に先立ち、ビットストリームの各々は、複数ビット精度で符号化信号を回復させるように平均化される。しかしながら、この式は複数ビット乗算器を必要とする。
【００４０】
上記式の数学的構造は、長さＬの矩形インパルス応答ウィンドウにより与えられる係数ｂｉを有する有限インパルス応答（ＦＩＲ）フィルタの数学的構造と類似している。係数ｂｉが１／Ｌに設定される場合、ＦＩＲフィルタの信号ｘ［ｎ］への適用は、次式
【００４１】
【数５】
2016521477.tif 000007
のように表されてもよい。
【００４２】
特に、長さＬおよび高さ１／Ｌの矩形インパルス応答を有するＦＩＲフィルタは、ビットストリームを乗算するための算術積の式で用いられる信号と同じ信号をもたらす。この利得パラメータ１／Ｌは、伝達関数における単位利得を与え、総合利得Ｋを可能にすることにより取り除かれることが可能であり、ここで、Ｋ＝Ｌであり、小数固定点ではなく整数量子化を伴う。任意の利得パラメータＫが、いくつかの実施形態において１に設定されてもよい。
【００４３】
本出願の一態様により、複数ビット精度フィルタリング信号を生成するように入力信号に関してフィルタリング演算を用いて二乗演算が実施される、ＤＳＭ信号についてのＲＭＳ算出器が提供される。入力信号はまた、一定数のサンプルにより遅延され、遅延された入力信号は、続いて、フィルタリングからもたらされた複数ビット精度フィルタリング信号と乗算される。フィルタリング演算はＤＳＭノイズをフィルタリングにより除去する。得られた信号は、複数ビット精度信号、および高周波で整形されたノイズを有するデルタシグマ変調信号の特徴を有するハイブリッド信号である。ＤＳＭノイズは、二乗信号の一からフィルタリングされているため、この乗算は、出力信号のスペクトルの全体を通してＤＳＭ整形ノイズのクロス・コンボリューションをもたらさない。さらに、複数ビット精度フィルタリング信号と遅延ＤＳＭ信号との間の乗算演算は符号演算を意味する。すなわち、この乗算演算は、高価な乗算器を用いずに実施されてもよいが、それに代えて、複数ビット精度フィルタリング信号の符号ビットを適用または設定することにより実施されてもよい。
【００４４】
一実施形態では、この演算により得られたハイブリッド信号ｚ［ｎ］は次式
【００４５】
【数６】
2016521477.tif 000008
のように表されてもよい。
【００４６】
上記式においては、第１項は、入力ＤＳＭ信号ｘ［ｎ］のフィルタリング・バージョンである。第２項は、ＤＳＭ信号の遅延コピーである。Ｌは、サンプリング・ウィンドウまたは時間遅延である。ＤＳＭ信号の遅延コピーは、Ｌ／２の固定遅延だけ遅延される。第２項は、第１項で表されるフィルタリングされた複数ビット信号の符号を変える＋１または−１である。上記式におけるフィルタ構造は、入力信号ｘ［ｎ］によりコンボリューションされた、長さＬのおよび高さ１／Ｌの単純矩形インパルス応答である。このフィルタは、移動平均フィルタまたはボックスカー・フィルタと一般に称せられている。そのフィルタは、急峻な段差の応答を維持し、ホワイト（ランダム）ノイズを除去する傾向にある。得られるハイブリッド信号ｚ［ｎ］は、複数ビット精度およびデルタシグマ変調整形高周波ノイズの両方を含み、利得Ｋとの乗算の複数ビット精度結果を生成するようにさらにフィルタリングされ得る。
【００４７】
時間遅延Ｄは、フィルタを介しての伝播遅延に基づいて、遅延信号をフィルタリングされた信号で再整合するようにする。有限インパルス応答フィルタは、上記の例で、Ｄ＝Ｌ／２（また、ｚ−Ｄとして表されてもよい）をもたらす半分の数のタップの遅延を特徴付ける。Ｄは整数である必要があるため、Ｌは偶数である必要がある。以下でさらに説明するように、そのことはまた、いくつかの実施形態では、利得Ｋがビット・シフト演算を用いて正規化されてもよいように、Ｌが２の累乗の整数である場合に、有利であってもよい。
【００４８】
移動平均フィルタは、ＤＳＭ信号からフィルタリングされた複数ビット信号を生成するように用いられてもよい一例のフィルタであるが、単なるそのようなフィルタではない。いくつかの実施形態で用いられてもよい他のフィルタは、ガウス・フィルタおよびブラックマン（Ｂｌａｃｋｍａｎ）ウィンドウ・フィルタの特徴を有するマルチパス移動平均フィルタである。一般に、ＤＳＭ信号に適切なフィルタは、通過帯域がリップルを有さず、直線位相であり、および乗算器の使用なしに実施してもよいフィルタである。
【００４９】
ここで、図３を参照するに、ＤＳＭ信号のためのＲＭＳ算出器２００の例示としての実施形態をブロック図形式で示す。ＤＳＭ信号ｘ［ｎ］は、フィルタ２０２および遅延演算器２０４に入力される。フィルタ２０２は複数ビット信号２０６を出力する。この例では、フィルタ２０２は、利得係数Ｋ（たとえば、整数の実現）およびフィルタ変換Ｆ（ｚ）が適用され、この例では、上述のボックスカー・フィルタであってもよい。遅延２０４は遅延信号２０８をもたらす。遅延演算器２０４により適用される遅延は、遅延信号２０８を複数ビット信号２０６と再整合することに基づき、したがって、フィルタ２０２内の遅延に基づく。一実施形態では、複数ビット信号２０６は、２４ビット相当の精度を有してもよい。
【００５０】
ＤＳＭ信号ｘ［ｎ］が電力システムの電圧または電流信号のデルタシグマ変調サンプリングである一例では、複数ビット信号２０６は正弦波、または高調波を有する正弦波を表す。
【００５１】
遅延信号２０８は、続いて、ｚ［ｎ］と表されるハイブリッド信号２１２を生成するように、複数ビット信号２０６の符号を設定または調整するよう用いられる。原理的には、複数ビット信号２０６は遅延信号２０８と乗算されるが、遅延信号２０８は−１または＋１を表すＤＭＳ信号であるため、この乗算は、実質的には、符号変更／設定演算であり、複数ビット乗算成分を必要とせずに実施され得る。合成演算器２１０はレベル付けされる。上述のように、合成演算器２１０は、実質的には、１ビット遅延信号２０８に基づく複数ビット信号２０６のための符号設定演算器である。
【００５２】
ＲＭＳ算出器２００は、ハイブリッド信号２１２を受信し、平均信号２１６を出力する平均演算器２１４をさらに含む。平均演算器２１４は、ＲＭＳ算出の二乗和部分を実行する。平均演算器２１４は、いくつかの例では、積分器として実施されてもよい。平均演算器２１４は、いくつかの実施形態では、信号のＤＳＭノイズ部分を除去するように、積分器の前にローパス・フィルタを含んでもよいが、いくつかの他の実施形態では、積分器自体は、オーバー・サンプリング処理において比較的高い周波数に対して整形および推進されるために、高周波ＤＳＭノイズをフィルタリングしてもよい。一次単極積分器は、いくつかの実施形態では、二乗和演算を実行し、ＤＳＭノイズをフィルタリングする平均演算器２１４として十分である。平均演算器２１４は、ハイブリッド信号２１２から二乗和データを蓄積するアキュムレータ・レジスタと、サンプル・カウントを継続するカウンタとを含んでもよい。
【００５３】
ＲＭＳ算出器２００は、平均信号２１６を受信し、平方根値２２０を出力する平方根演算器２１８をさらに含む。平方根演算器２１８は、適切にプログラムされたプロセッサ、ＡＳＩＣ、デジタル信号処理チップ、または複数ビット値の平方根を決定するために適切な他の算出要素により実施されてもよい。平方根演算器２１８は、ＲＭＳ算出器２００の残りの部分と同じ速度で演算する必要がないことに注目されるであろう。いくつかの実施形態では、平方根演算器２１８は、所定数のサンプル毎に平方根値２２０を算出するように構成されてもよい。一例では、この算出は、百万個の入力サンプルｘ［ｎ］毎に一回行われてもよい。
【００５４】
例示としての一実施形態では、平均演算器２１４は、二乗和演算を実行するアキュムレータとして実施される。二乗和をサンプル数で除算することによるこの二乗和の平均化は、いくつかの実施形態では、アキュムレータからの出力信号が複数ビット変調鋸刃波形であるように、平方根演算器内で実施されてもよい。アキュムレータにおけるこの和は、最終的にはオーバーフローするが、ゆえに、オーバーフローする前に、サンプル・カウントＮで除算して、平方根を求めることにより、捕捉／記憶されかつ処理される。記憶された値は、同様にまたは代替として、長期間の平均化演算において使用されてもよい。平方根演算器２１８は、アキュムレータの最後のリセット／バンプ以来、アキュムレータ値をサンプル数のカウントＮで除算することにより平均演算を実行してもよい。平均演算を実行する平方根演算器２１８のタイミングは、いくつかの場合には、除算が、２進シフト演算により行われてもよいことを確保するように構成されてもよい。
【００５５】
ここで、図４を参照するに、入力信号のためのＲＭＳ信号を決定する例示としての一方法３００がフロー図の形式で示されている。方法３００は、まず、演算３０２により示されているように、ＤＳＭビットストリームを生成するようソース信号のＤＳＭサンプリングにより入力信号を生成する段階を含む。ＤＳＭビットストリームは、複数ビット・フィルタリング信号を生成するよう演算３０４でフィルタリングされる。このフィルタリングは、ＤＳＭノイズを除去するローパス・フィルタリングであってもよい。出力される複数ビットフィルタリング信号は、入力信号におけるＤＳＭ信号毎に複数ビットサンプルを特徴付ける。上記のように、いくつかの実施形態では、このフィルタリングは、ＦＩＲフィルタを用いて実施される。一実施形態では、ＦＩＲフィルタは移動平均フィルタ（すなわち、ボックスカー・フィルタ）である。いくつかの実施形態では、このフィルタはマルチパス移動平均フィルタである。さらに他の実施形態では、このフィルタはカスケード・インテグレータ・コム（ＣＩＣ）フィルタであってもよい。どのような構成でも、このフィルタは乗算を必要としないフィルタである。
【００５６】
演算３０４と並行して、ＤＳＭビットストリームのコピーは、演算３０６により示されるような遅延ＤＳＭビットストリームを生成する遅延要素により遅延される。それらの演算はフロー図には順次的であるように示されているが、演算３０４および３０６は同時に行われることが理解される。ＤＳＭビットストリームに与えられる遅延は、このビットストリームを複数ビット・フィルタリング信号により再整合するのに十分である。換言すれば、与えられた遅延は、フィルタを通してＤＳＭビットストリームの伝播からもたらされる遅延と同じである。
【００５７】
演算３０８では、複数ビット・フィルタリング信号、およびＤＳＭビットストリームの遅延コピーは、符号付けされたハイブリッド信号を生成するよう乗算される。演算３０８における乗算は、複数ビット・フィルタリング信号をＤＳＭビットストリームと乗算する効果が、簡単には、複数ビットサンプルの＋１または−１、すなわち符号値との乗算であるために、複数の実施形態では、実際の離散的乗算器を伴わずに実施されてもよい。いくつかの実施形態では、この乗算は、遅延ＤＳＭビットストリームの値に基づいて符号ビットまたは値を設定することにより実施されてもよい。
【００５８】
演算３０８からもたらされる符号付けハイブリッド信号は、続いて、二乗和／平均演算を実行するよう演算３１０で平均化される。いくつかの実施形態では、積分器が、平均演算３０８を実行するよう用いられてもよい。平均演算３１０は、ハイブリッド信号の何れの高周波成分も除去し、平均二乗和信号をもたらす。演算３１２では、平方根値を生成するよう平均二乗和信号に対して、平方根が決定される。
【００５９】
いくつかの実施形態では、たとえば、アキュムレータを用いて、二乗和が演算３１０で決定され、および、平方根値を算出するときに、演算３１０中にアキュムレータに蓄積されたサンプルのカウントで総計が除算されるように、平均化のための除算演算は、二乗和演算にではなく、平方根演算に組み込まれてもよい。
【００６０】
二乗和およびサンプル・カウントは、第１の時間Ｔ１で、ＲＭＳを決定するように記憶されてもよく、積分器およびサンプル・カウントはクリアされてもよいことが理解される。他の二乗和およびサンプル・カウントが、続いて、第２の時間Ｔ２で決定されて、記憶されてもよい。それらの記憶された和およびサンプル・カウントの集合は、時間Ｔ１、Ｔ２およびＴ１＋Ｔ２でＲＭＳを提供する。このことは、１つのみの積分器およびサンプル・カウンタを用いて、短期間平均および長期間平均の両方を決定するのに有利であってもよい。
【００６１】
上記の実施形態は、移動平均フィルタのこの例を用いる。上述のように、マルチパス移動平均フィルタを含む他のフィルタがまた、用いられてもよい。マルチパス移動平均フィルタは、回路の複雑性を増加させるが、改善した阻止帯域の減衰をもたらしてもよい。遅延Ｄに対する対応する調整は、遅延信号と整合されたフィルタリング信号を維持するために必要とされてもよい。
【００６２】
ここで、図５（ａ）および５（ｂ）を参照するに、周波数応答チャートが示されている。図５（ａ）は、矩形ウィンドウにおいて異なるタップ長（長さＬ＝８、１６、３２、６４および１２８）を有する複数の移動平均フィルタの周波数応答を示す周波数応答チャートである。個別に、各フィルタは、広い周波数通過帯域、ならびに阻止帯域における周期的なノッチおよびリターン・ローブを有する。最長のタップ長（Ｌ＝１２８）を有する移動平均フィルタは、最狭の通過帯域および阻止帯域に対する比較的フラットな周波数応答を有する。特に、長さ２Ｎ／２を有するフィルタのリターン・ローブは、長さ２Ｎのフィルタのノッチと完全に整合し、長さ２Ｎ／２を有するフィルタの通過帯域は、長さ２Ｎのフィルタを超えてもフラットなままである。その結果、マルチパスにおける長さ２ｎのカスケード・フィルタは阻止帯域を急激に減衰させて、通過帯域においてはかなりフラットな周波数応答を尚も維持する。
【００６３】
図５（ｂ）は、図５（ａ）の５つの例示としてのフィルタにより形成された複合フィルタの周波数応答を示す。この複合フィルタは、長さ１２８のコンポーネント・フィルタの通過帯域特性と、長さ６４、３２、１６および８のコンポーネント・フィルタによる阻止帯域における急峻な減衰とを有する。
【００６４】
したがって、いくつかの実施形態では、ＲＭＳ算出器のフィルタは、各移動平均フィルタが２ｎのタップ長を有する、複数の移動平均フィルタを用いて構成されるマルチパス移動平均フィルタを用いて実施されてもよい。指数ｎは、長さ２Ｎを有するフィルタの少なくとも一と長さ２Ｎ／２を有するフィルタの少なくとも一による整数のセットであってもよい。
【００６５】
数学的には、マルチパス移動平均フィルタは、マルチパス移動平均フィルタからもたらされるハイブリッド信号が次式
【００６６】
【数７】
2016521477.tif 000009
のように表されてもよいことを意味する、移動平均フィルタの式のカスケードである。
【００６７】
上記式において、いくつかの実施形態では、Ｋｊ＝Ｌｊであり、ゆえに、第１項におけるＫおよびＬはキャンセルされるが、フィルタの総合利得はＫ’＝Ｋ１２８Ｋ６４Ｋ３２Ｋ１６Ｋ８である。また、ＬＮ／２＝ＬＮ／２であるために、第２項の遅延線はｙ（ｎ−Ｌ１２８／２−Ｌ１２８／４−Ｌ１２８／８−Ｌ１２８／１６−Ｌ１２８／３２）である。
【００６８】
分数および集合項を展開して、簡略化した式が、次式
【００６９】
【数８】
2016521477.tif 000010
により得られる。
【００７０】
上記式は、長さ８、１６、３２、６４および１２８の移動平均フィルタからなるマルチパス移動平均フィルタを有するＲＭＳ算出器におけるＤＭＳ信号二乗演算を表す。上記式における利得ＫまたはＫ’は、処理装置における整数算出の利便性のためのものである。利得は、平均化の前に、またはＮによる除算演算において、取り除かれてもよい。ＤＳＰ、ＦＰＧＡまたはＡＳＩＣにおけるように、固定小数点算出が用いられる場合、利得は必要とされなくてもよく、端数ビットに分解されてもよい。上記式の第２項がＤＳＭ信号の遅延コピーであることを考慮して、この乗算演算によって、簡単な符号設定／変更演算が決定されることに留意されたい。部分和および差のみが、すべての係数が等しい矩形ウィンドウのために、実施されるように、第１項における総和の各々が最適化されてもよい。この簡略化については、以下でさらに説明する。
【００７１】
矩形ウィンドウを用いる、移動平均フィルタまたはマルチパス移動平均フィルタは、ハードウェアおよび／またはソフトウェア実施の観点から、いくつかの最適化を可能にする。たとえば、複数のＦＩＲフィルタの場合には、フィルタ応答における対称性は、折り畳まれたＦＩＲ構造が用いられることを可能にしてもよく、対称的に位置付けられた入力サンプルを合計する２つの加算を用いる乗算では、半数の係数のみが必要である。すべての係数が等しいとき、追加の簡略化が用いられてもよい。特に、単純な矩形ウィンドウにおけるように、すべての係数がｂｉ＝１であるとき、乗算は必要なく、ウィンドウ化された入力サンプルの総和は、フィルタ出力を生成するのに必要とされるすべてである。
【００７２】
さらに、それらの係数が等しいとき、さらなる最適化が有利である。ウィンドウ化されたサンプルを各反復で合計するのではなく、新たに捕捉されたサンプルが以前の総和に加算され、ウィンドウから新たに除去されたサンプルは、その総和から減算される。それらウィンドウの端部間の「中央」の値すべては同様に保たれ、総和で再使用される。
【００７３】
したがって、いくつかの実施形態では、保持バッファを用い、新しいｘ［ｎ］サンプルを加算し、古いｘ［ｎ−Ｎ＋１］サンプルを減算して、総和が実行される。遅延線は、ｘ［ｎ−Ｎ＋１］を位置付けて、減算するように用いられてもよい。この簡略化は、移動平均フィルタまたはマルチパス移動平均フィルタの使用を動機付けてもよい、ハードウェアのかなりの減少をもたらしてもよい。
【００７４】
ここで、図６を参照するに、１ビットＤＳＭ信号のための電力算出器３００の実施形態の例示としてのブロック図を示す。ＤＳＭビットストリームは、ＲＭＳ算出を目的として、既にフィルタリングおよび遅延されているために、電力算出器も実装するために追加のハードウェアは殆ど必要ない。この例では、測定装置は、電力システムの位相に関して電圧および電流を表すビットストリームを生成するようデルタシグマ変調を用いる。電圧ビットストリームはｘｖ［ｎ］とラベル付けされ、電流ビットストリームはｘｉ［ｎ］とラベル付けされる。実電力は電圧と電流の積から算出され得る。ＤＳＭサンプリング電圧および電流の場合にその算出を実行し、不必要な乗算を回避するように、ＲＭＳ算出器アーキテクチャの一部が利用されてもよい。
【００７５】
ＲＭＳ算出器において、ＤＳＭ信号は、複数ビット・フィルタリング信号を生成するようフィルタリングされる。それらの信号はまた、遅延信号を生成するように遅延される。したがって、電流信号と電圧信号とを「乗算する」ように、電流または電圧サンプリングを表すフィルタリングされた複数ビット信号は、他の電流または電圧の遅延ＤＳＭビットストリームと結合されて、符号付けされた複数ビット乗算値を生成する。したがって、電力算出器３００は、複数ビットフィルタリング信号３０６を生成するフィルタ３０２と、遅延ＤＳＭビットストリーム信号３０８を生成する他のチャネルにおける遅延器３０４とを含む。遅延ＤＳＭビットストリーム信号３０８は、続いて、符号付けされた複数ビット積値を生成するように、複数ビット・フィルタリング信号３０６と結合される。上述のように、概念的には乗算器である結合演算器３１０は、実際には、実施するための乗算ハードウェアを必要としない符号設定演算である。平均演算器３１４は、その場合、符号付けされた複数ビット乗算値を蓄積して、実電力測定信号３１６を生成するように、蓄積された和をサンプル・カウントで除算してもよい。特に、フィルタ３０２コンポーネントおよび遅延器３０４コンポーネント、ならびに得られる複数ビットフィルタリング信号３０６および遅延ＤＳＭビットストリーム信号３０８は既に、ＲＭＳ算出器において利用可能である。したがって、電力算出器３００は、いくつかの実施形態では、まさに結合演算器３１０および平均演算器３１４を追加して、実施されてもよい。
【００７６】
上記のＲＭＳ算出器は、部分的にハードウェアおよび部分的にソフトウェアで実施されてもよい。いくつかの実施形態では、この実施は、１つまたは複数のフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含んでもよい。いくつかの実施形態では、この実施は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）を含んでもよい。特定のハードウェア・コンポーネントの選択は、コスト、速度、演算、環境などに基づいてもよい。そのようなコンポーネントの選択およびプログラミングは、本明細書で提供される詳細説明に関連して、当業者が有する理解の範囲内にあるであろう。
【００７７】
さらなる態様で、本出願は、プロセッサにより実行されるときに、上述のプロセッサのうちの任意の１つまたは複数を実行するように、プロセッサを構成するコンピュータ実行可能命令を記憶した非一時的コンピュータ可読媒体について開示している。
【００７８】
上述の実施形態の特定の適用および変形が実施され得る。したがって、上述の実施形態は例示であり、限定的でないとみなされる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図６】
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【国際調査報告】
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