(57)【要約】  可変の、たとえば、調整可能な3端子静電容量デバイスを実施するための方法および装置について記載する。様々な実施形態において、互いに間隔を置いて配置された垂直制御ピラーは、制御ピラーの極性と反対極性を有するウェル内に延在する。制御ピラーは、深いトレンチゲートおよびウェルピックアップと平行に、しかし深いトレンチゲートとウェルピックアップとの間に延在する列内に配置される。制御ピラーに印加される電圧を変えることによって、ピラーのまわりの空乏ゾーンのサイズを変えることができ、結果としてトレンチゲートとウェルピックアップに接続されたピックアップ端子との間の静電容量の変化が生じる。制御ピラーの略垂直の性質によって、広範囲の電圧にわたって制御を容易に行うことができ、一方でデバイスを他の半導体デバイスとともにチップ上に実装容易にする普通の半導体製造ステップを使用する製造が可能となる。
2016510516.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持されたトレンチゲートであって、第1の深さを有し、第1の方向に延在するトレンチゲートと、
第1の極性の第1のウェルであって、前記トレンチゲートと平行な前記第1の方向に延在する第1のウェルと、
前記第1のウェルに隣接し、前記第1の方向に延在する前記第1の極性の第1のウェルピックアップと、
前記トレンチゲートと前記第1のウェルピックアップとの間の第1の極性の前記第1のウェル内に位置する前記第1の極性とは異なる第2の極性の第1の複数の空乏制御ピラーと、
を備える調整可能キャパシタ。
【請求項２】
前記第1の極性が負極性(N)であり、前記第2の極性が正極性(P)である、請求項1に記載の調整可能キャパシタ。
【請求項３】
前記第1のウェルが負極性のウェル(Nウェル)であり、
前記第1のウェルピックアップが負極性のウェル(Nウェル)ピックアップである、
請求項1に記載の調整可能キャパシタ。
【請求項４】
前記トレンチゲートがN+領域であり、
前記空乏制御ピラーがP+ピラーであり、
前記第1のウェルピックアップがN+領域である、
請求項3に記載の調整可能キャパシタ。
【請求項５】
前記空乏制御ピラーが前記トレンチゲートの深さよりも浅い深さまで延在する、請求項1に記載の調整可能キャパシタ。
【請求項６】
前記第1の複数の空乏制御ピラーの個々の空乏制御ピラーが前記第1の方向の前記個々の空乏制御ピラーの幅よりも大きい深さを有する、請求項1に記載の調整可能キャパシタ。
【請求項７】
前記空乏制御ピラーが電気的に接続され、一方前記第1の方向の前記空乏制御ピラーの前記幅と少なくとも同じ幅の距離だけ前記第1の方向に互いに間隔を置いて配置されている、請求項6に記載の調整可能キャパシタ。
【請求項８】
前記空乏制御ピラーが前記トレンチゲートと前記第1のウェルピックアップとの中間、またはほぼ中間で前記第1のウェル内に位置する、請求項1に記載の調整可能キャパシタ。
【請求項９】
前記トレンチゲートに結合されたキャパシタゲート端子と、
前記第1の複数の空乏制御ピラーの少なくとも1つの空乏制御ピラーに結合された空乏制御端子と、
第1の極性の前記第1のウェルピックアップに結合されたウェルピックアップ端子と、
をさらに備える、請求項1に記載の調整可能キャパシタ。
【請求項１０】
前記第1の複数の空乏制御ピラーが、互いに間隔を置いて配置され、前記第1の方向に延在する空乏制御ピラーの列を形成する空乏制御ピラーを含む、請求項9に記載の調整可能キャパシタ。
【請求項１１】
前記第1の方向に延在し、前記第1のウェル領域を前記トレンチゲートから分離する第1のライナー酸化物層、をさらに備える、請求項10に記載の調整可能キャパシタ。
【請求項１２】
前記トレンチゲートと平行な前記第1の方向に延在する前記第1の極性の第2のウェルと、
前記第2のウェルに隣接し、前記第1の方向に延在する第2のウェルピックアップと、
前記トレンチゲートと前記第2のウェルピックアップとの間の前記第2のウェル領域内に位置する前記第2の極性の第2の複数の空乏制御ピラーと、
をさらに備える、請求項10に記載の調整可能キャパシタ。
【請求項１３】
前記第1の方向に延在する前記トレンチゲートの両側が、前記トレンチゲートを前記第1のウェルおよび前記第2のウェルから分離するライナー酸化物によって裏打ちされている、請求項12に記載の調整可能キャパシタ。
【請求項１４】
前記基板がSOI基板であり、
前記トレンチゲートがPOCL3ドープされたN+領域であり、
前記空乏制御ピラーがP+ドープされた領域であり、
前記第1のウェルピックアップがN+ドープされた領域である、
請求項9に記載の調整可能キャパシタ。
【請求項１５】
前記第1のウェルピックアップが第2の深さを有し、前記第1の深さが前記第2の深さよりも大きく、前記トレンチゲートが前記基板の酸化物層内へと延在する、請求項14に記載の調整可能キャパシタ。
【請求項１６】
前記基板が厚いSOI基板であり、
前記トレンチゲートがPOCL3ドープされたN+領域であり、
前記空乏制御ピラーがP領域であり、
前記第1のウェルピックアップがNシンク領域である、
請求項9に記載の調整可能キャパシタ。
【請求項１７】
前記基板がSi基板であり、
前記トレンチゲートがPOCL3ドープされたN+領域であり、
前記空乏制御ピラーがP領域であり、
前記第1のウェルピックアップがNシンク領域である、
請求項9に記載の調整可能キャパシタ。
【請求項１８】
デバイスの動作モードを決定するステップと、
前記決定された動作モードに対応する制御電圧を調整可能キャパシタの複数の空乏制御ピラーに印加して、前記調整可能キャパシタのトレンチゲート端子と前記調整可能キャパシタのウェルピックアップ端子との間の静電容量を制御するステップであって、前記調整可能キャパシタが、
基板と、
前記基板によって支持されたトレンチゲートであり、第1の深さを有し、第1の方向に延在するトレンチゲートと、
第1の極性のウェルであり、前記トレンチゲートと平行な前記第1の方向に延在するウェルと、
ウェルピックアップであり、前記第1の極性の、前記ウェルに隣接し、前記第1の方向に延在するウェルピックアップと、
前記複数の空乏制御ピラーであり、前記第1の極性とは異なる第2の極性の、前記トレンチゲートと前記ウェルピックアップとの間の前記ウェル内に位置する前記複数の空乏制御ピラーと、
前記トレンチゲート端子であり、前記トレンチゲートと接触している前記トレンチゲート端子と、
を含む、ステップと、
を含む、デバイスを制御する方法。
【請求項１９】
前記デバイスの動作モードを第1の動作モードから第2の動作モードに変更するステップであって、前記調整可能キャパシタの前記複数の空乏制御ピラーに印加される前記制御電圧を前記第1の動作モードに対応する第1の電圧から前記第2の動作モードに対応する第2の電圧に変更するステップを含み、前記第1の電圧と前記第2の電圧とが異なる、ステップ、
をさらに含む、請求項18に記載の方法。
【請求項２０】
前記デバイスが通信デバイスであり、
前記第1の動作モードが、通信が第1の周波数帯で実施される第1の通信動作モードであり、
前記第2の動作モードが、通信が第2の周波数帯で実施される第2の通信動作モードであり、前記第1の周波数帯と前記第2の周波数帯とが異なる、
請求項19に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、「THREE TERMINAL SEMICONDUCTOR DEVICE WITH VARIABLE CAPACITANCE」という題名の2013年2月19日に出願された米国特許出願第13/770,005号に対する優先権を主張し、その全体が参照により本明細書に組み込まれる。
【０００２】
電子半導体デバイス、より詳細には、2つの端子間の静電容量を第3の端子への制御電圧の印加によって変えることができるデバイスに関する方法および装置について記載する。
【背景技術】
【０００３】
調整可能アンテナシステムなどの様々な電子通信システムは、可変の、たとえば、調整可能なキャパシタから著しく恩恵を受ける。調整可能キャパシタの静電容量は、変えることができるので、調整可能キャパシタの静電容量を変化させることによって、そうしたキャパシタを使用するアンテナシステムを異なる周波数範囲に対して使用することができ、および/または異なる特性を示すように制御することができる。このように、調整可能キャパシタを使用することで、調整を行うことが可能となり、それによって単一のアンテナシステムを様々な異なる周波数帯で動作させることが可能となることによって、ならびに/または固定の(調整不可能な)キャパシタを使用したアンテナシステムと比べて、アンテナシステムのサイズ、コスト、および/もしくは複雑さを低減させることによって、複数のアンテナシステムの必要性を低減させる、またはなくすことができる。
【０００４】
多くの用途において、調整可能キャパシタは、アンテナシステムに存在することがある大きな電圧振幅(たとえば+/-35V)に耐え得る必要がある。そうした大きな電圧振幅は、キャパシタが半導体デバイスとして実施される場合、一般に(約1000〜2000Aのオーダの)厚い酸化物を使用する必要がある。残念ながら、そうした厚い酸化物を使用することによって、標準CMOS(相補型金属酸化膜半導体)に基づいた蓄積バラクタの調整可能性が失われ、または実質的に低減し、ここで調整可能性は、デバイスの最大静電容量(Cmax)をその最小静電容量(Cmin)で割った比率として表わすことができる。すなわち、厚い酸化物デバイスに対しては、調整比は、1に近づき(Cmax/Cmin≒1)、多くの用途にとって厚い酸化物のCMOSバラクタの使用が可変キャパシタとして望ましくない、または使用不可能なものにさえなる。
【０００５】
静電容量とMOS(金属酸化膜半導体)キャパシタの電圧との関係は、以下の式、
【０００６】
【数１】
2016510516.tif 000003
【０００７】
によって評価することができ、ここでC(V)は電圧の関数としての静電容量であり、Toxは酸化物厚さであり、εoxは酸化物の誘電率であり、εsiはシリコン(Si)誘電率であり、W(V)は電圧の関数としての空乏層幅である。
【０００８】
したがって、(Cmax/Cminとして表わされる)調整比は、Toxが増加するとともに1に近づき、そのため高い調整比が望まれる用途にとっては厚い酸化物を使用することは望ましくない。
【０００９】
過去数年間、上で論じた問題点の一部に対処し、多少改善された調整可能性を有するキャパシタデバイス、たとえば、図1に示す改善された調整範囲を有する3端子ゲートバラクタなどを製造するために、いくつかの試みがなされてきた。図1に示す3端子ゲートバラクタ100は、ドレイン端子の半導体材料がPMOSで通常使用されるP型半導体材料の代わりにN+と置き換えられていることを除いて、標準PMOSトランジスタと同様の構造を有する。3端子ゲートバラクタ100は、3端子、すなわちソース端子104、ゲート端子106、ドレイン端子108を含む。正のドレイン電位を印加することによって、ゲート端子の下の空乏層が広がり、静電容量がさらに減少する。このように、公知のバラクタ100は、静電容量の範囲が比較的制限されているという欠点があり、このバラクタ100が多くの用途にとってあまり理想的でないものになっている。
【００１０】
上記の議論に照らして、高い調整可能性を有し、大きな電圧振幅に耐えることができる可変の、たとえば、調整可能なキャパシタが必要であることを理解されたい。不可欠でないはないが、あまり複雑さを加えずに、ならびに/または新しい調整可能なキャパシタを組み込む半導体デバイスおよび/もしくはシステムのコストを著しく増加させずに、新しい調整可能なキャパシタを標準半導体製造処理フローと一体化させることができるのが望ましい。
【発明の概要】
【課題を解決するための手段】
【００１１】
半導体材料上で実施することができる可変3端子静電容量デバイス、たとえば、調整可能キャパシタに関する方法および装置について記載する。
【００１２】
様々な実施形態において、互いに間隔を置いて配置された垂直の制御ピラーは、制御ピラーの極性と反対極性を有するウェル内に延在する。制御ピラーは、深いトレンチゲートおよびウェルピックアップと平行であるが、深いトレンチゲートとウェルピックアップとの間に延在する列内に配置される。制御ピラーに印加される電圧を変えることによって、ピラーのまわりの空乏ゾーンのサイズを変えることができ、結果としてトレンチゲートとウェルピックアップに接続されたピックアップ端子との間の静電容量の変化が生じる。制御ピラーの略垂直の性質によって、広範囲の電圧にわたって制御を容易に行うことができ、一方でデバイスを他の半導体デバイスとともにチップ上に実装容易にする普通の半導体製造ステップを使用する製造が可能となる。
【００１３】
様々な実施態様において、デバイスの2つの端子間の静電容量を、デバイスの第3の端子、たとえば、制御ピラー端子への制御電圧の印加によって変えることができる。
【００１４】
デバイスについての記載に加えて、本出願は、そうした可変静電容量半導体デバイスを、たとえば、電子回路の一部として作製する、およびそうしたデバイスを使用する方法についても記載する。可変静電容量デバイスは、比較的ありふれた半導体生産技法および/またはステップを使用して実施することができ、そのためこのデバイスを使用し、数多くのデバイス、たとえば、広範囲の動作をサポートすることが意図されたチップ内に集積化することができる。
【００１５】
少なくとも一部の実施形態において、可変静電容量デバイスは、一部の公知の半導体に基づいた可変静電容量デバイスに比べてより広い調整範囲の、および/またはより高い電圧をサポートする。
【００１６】
様々な実施形態において、調整可能キャパシタは、基板と、前記基板によって支持されたトレンチゲートとを含み、トレンチゲートが第1の、たとえば、深い深さを有し、第1の方向に延在する。また、調整可能キャパシタは、トレンチゲートと平行な第1の方向に延在する第1の極性の第1のウェル、および前記第1のウェルに隣接し第1の方向に延在する前記第1の極性の第1のウェルピックアップを含む。トレンチゲートは、基板をカバーする埋込み酸化物層まで延在する、または実際に基板をカバーする埋込み酸化物層内へと延在する深いウェルを充填することによって実施されてもよく、一部の実施形態では、実施される。調整可能キャパシタは、トレンチゲートと第1のウェルピックアップとの間の前記第1のウェル内に位置する少なくとも第1の複数の第2の極性の空乏制御ピラーを含む。このように、ピラーは、ウェルピックアップの側壁とトレンチゲートの側壁との間に延在する列内に互いに間隔を置いて配置され、垂直に立っていてもよい。様々な実施形態において、第2の極性は、第1の極性とは異なり、たとえば、制御ピラーの極性は、トレンチゲートおよびウェルピックアップの極性とは異なる。たとえば、一部の実施形態では、トレンチゲートは、負極性を有し、N+ドープされたポリ材料から形成され、一方そうした例示的な実施形態の制御ピラーは、P+ドープされた材料から形成される。
【００１７】
例示的な制御可能な静電容量デバイスの端子は、第1の、たとえば、ウェルピックアップと電気的に接触するウェルピックアップ端子、第2の、たとえば、制御ピラーと接触する制御端子、および第3の端子、たとえば、トレンチゲートを形成するゲート材料と接触するゲート端子を含む。制御ピラーは、第1の方向、たとえば、トレンチゲートの側壁と平行に、およびウェルピックアップの側壁と平行に延在する方向に延在する列内に互いに間隔を置いて配置されてもよく、一部の実施形態では配置される。
【００１８】
様々な実施形態において、空乏制御ピラーは、幅よりも高さが高く、トレンチゲートの側壁とウェルピックアップの側壁との中間に、またはほぼ中間に配置される。このように、様々な実施形態における空乏制御ピラーの高さは、その幅よりも大きい。
【００１９】
本明細書に記載される新規の手法を使用して作製された調整可能な3端子キャパシタは、本出願の背景技術の段落に記載したタイプの従来のCMOSバラクタによって実現可能な調整比よりも高い調整比を提供することができる。様々な実施形態は、SOIまたはバルク基板上のCMOS、BiCMOS、BCDプロセスフローと両立可能である。加えて、少なくとも一部の実施形態によって、厚い酸化物を実施しても調整可能性の高い調整可能キャパシタが可能となる。
【００２０】
様々な実施形態について上記の概要で論じたが、必ずしも、すべての実施形態が同じ特徴を含むとは限らず、上記の特徴の一部は、一部の実施形態では必要ではないが、望ましい場合があることを理解されたい。多くのさらなる特徴、実施形態、および様々な実施形態の利点について、次の詳細な説明で論じる。
【図面の簡単な説明】
【００２１】
【図１】公知の3端子可変キャパシタである。
【図２】一部の実施形態による、可変キャパシタとして使用することができ、例示的な方法を使用して作製することができる例示的な電子半導体デバイスの左から右にかけての断面図である。
【図３】水平面に沿ってスライスし、次いで上から見た場合の、図2の例示的な電子半導体デバイスの上面図である。
【図４】図2に示すデバイスと同様の構造を有するが、正極性(P)基板ではなくN(負極性)基板を有する、図2の例に対する代替の実施形態である。
【図５】厚いSOI基体を使用して実施された可変キャパシタとして使用することができる代替の3端子半導体デバイスである。
【図６】厚いSOIの代わりにバルクSIを使用する別の例示的な実施形態である。
【図７】NMOS-Nウェルバラクタに対する静電容量対電圧(VSB)のプロットを示す図である。
【図８】例示的な実施形態による、例示的な半導体デバイス、たとえば、調整可能な空乏制御キャパシタに対する静電容量対電圧(空乏制御電圧)のプロットを示す図である。
【図９】例示的な一実施形態による、デバイスを制御する例示的な方法を示す流れ図である。
【図１０】一部の実施形態により実施された例示的な調整可能キャパシタを使用する例示的な通信デバイスである。
【発明を実施するための形態】
【００２２】
図2は、例示的な一実施形態により実施された、例示的な電子半導体デバイス200、たとえば、調整可能な3端子空乏制御キャパシタの構造を示す。デバイスの3つの端子は、Nウェル(NW)ピックアップ端子216、空乏制御端子218、およびキャパシタゲート端子220を含む。NWピックアップ端子216を基準として測定することができる、空乏制御端子に印加される電圧は、キャパシタゲート端子220とNWピックアップとの間の静電容量を制御する。したがって、空乏制御端子218に印加される電圧を変えることによって、静電容量を変えることができる。比較的広範囲の電圧を空乏制御端子218に印加することができ、印加電圧は、一部の実施形態では、70ボルト以上の全電圧範囲に対して少なくとも+/-35ボルトの範囲にある。一部の実施形態では+/-35ボルトの範囲がサポートされているが、他の実施形態では、より小さいおよび/またはより大きい電圧範囲がサポートされ、使用される。
【００２３】
図示するように、例示的な3端子空乏制御キャパシタデバイス200は、本実施形態ではP型シリコン(Si)基板である基板202を備えるが、他の実施態様では、異なる極性を有する他の型の基板、たとえば、N型Siなどが使用されてもよいことを理解されたい。
【００２４】
デバイス200は、基板202によって支持される、および第1の深さを有し第1の方向に延在する深いトレンチゲート208をさらに含む。キャパシタゲート端子220は、深いトレンチゲートの内容物と電気的に接触している。図2の例では、第1の方向は、デバイス200の正面からデバイス200の背面に向かって延在し、トレンチゲートの深さが前記第1の方向に垂直な垂直方向に対応する。デバイス200は、トレンチゲート208と平行な第1の方向に延在する第1のN(負極性)ウェル206、第1のNウェル206に隣接し、第1の方向に延在する第1のNウェルピックアップ204、および深いトレンチゲート208と第1のNウェルピックアップ204との間の第1のNウェル領域206内に位置する第1の複数の空乏制御ピラー210をさらに含む。Nウェルピックアップ端子216は、Nウェル204のN+ドープされた内容物と電気的に接触しているが、空乏制御端子218は、空乏制御ピラー210を形成する材料と電気的に接触している。一部の実施形態では、ピラーは、大きく正極性にドープされた(P+)ピラーである。
【００２５】
ライナー酸化物214は、トレンチゲート208の側面に位置し、深いトレンチ208のN+(高度に負極性にドープされた)内容物をNウェル206のNドープされた材料から分離するトレンチゲート側壁を形成する。ライナー酸化物を使用して、トレンチ壁217、217'を垂直の層の形態で形成し、この垂直の層がトレンチゲート208の側壁を裏打ちし、したがってトレンチゲート208の材料を第1のNウェル206および第2のNウェル206'の内容物から分離する。また、酸化物材料214を使用して、P基板202上の層を形成する、およびシリコントレンチ分離壁215、215'を形成する。トレンチ壁217、217'に使用されるライナー材料は、基板202を裏打ちするのに使用される同じ酸化物材料であってもよく、または異なる材料であってもよい。深いトレンチ208を充填し、ゲート電極を形成するゲート材料は、一部の実施形態では、PoCl3ドープされたポリシリコンである。
【００２６】
図2の例では、デバイスの全体的な静電容量をさらに増加させるために、図の左側に示す構造を右側に複写することができ、複写していることがわかる。しかし、深いトレンチゲート208の右側に特定の要素を複製および/または拡張することなく、可変キャパシタ200を実施し、使用することができることを理解されたい。
【００２７】
デバイス200は、左側の構成要素に加えて、深いトレンチゲート208の右側に、深いトレンチゲート208と平行な第1の方向に延在する第2のNウェル領域206'、第2のNウェル領域206'に隣接し、第1の方向に延在する第2のNウェルピックアップ204'、およびトレンチゲート208と第2のNウェルピックアップ204'との間の第2のNウェル領域206'内に位置する第2の複数の空乏制御ピラー210'を含む。一部の実施形態では、第1の複数の空乏制御ピラー210は、第2の複数の空乏制御ピラー210'と数が等しく、すべての空乏制御ピラーが相互に接続されている。同様に、そうした一実施形態におけるNウェルピックアップ204は、深いトレンチ208の右側のNウェルピックアップ204'と相互に接続されている。
【００２８】
深いトレンチゲート208の左側に示す構造を右側に鏡映させることによって、そうした複製なしに実現される静電容量よりも大きな静電容量が実現される。トレンチゲートの右側の要素の複写に対する代替として、またはそれに加えて、デバイスの静電容量を増加させるために、たとえば、Nウェルピックアップ、空乏制御ピラー210の列、Nウェル206、および裏打ちされたトレンチゲート208の第1の方向の長さを長くすることによって、トレンチゲート構造を第1の方向に延在させることができることを理解されたい。
【００２９】
図2の実施形態では、空乏制御ピラー210、210'は、Nウェル206、206'の底部まで延在しているが、深いトレンチゲートは、P基板202を基板202によって支持された要素から分離するライナー酸化物214内へと延在する、より大きな深さを有することを図2から理解されたい。図2の実施形態の空乏制御ピラーは、第1の方向に一列に配置されている個々の空乏制御ピラー210、210'の幅よりも大きな高さを有していることも理解されたい。空乏制御ピラー210、210'は、第1の方向に延在する列内に配置されたピラー210および第1の方向に延在する第2の列内に配置されたピラー210'の組内の個々のピラーに関して幾何学模様に配置され、組210、210'内の各ピラーは、お互いから、および深いトレンチゲート208の最も近い側壁217または217'から同じもしくは同様の間隔を有する。図2の例では、空乏制御ピラーは、第1の方向または第1の方向に垂直な第2の方向(図2の左から右の方向)のいずれかの、空乏制御ピラーの幅よりも大きい高さを有する。図2に示す実施態様は、結果として、静電容量制御要素(たとえば、空乏制御ピラー210、210')およびゲートの縦型実施態様が使用された実施形態となる。そうした実施態様は、ゲートが図1に示すデバイスのNウェルの上に大部分が位置する層状構造である、図1に示す標準のバラクタの構造とは対照的である。
【００３０】
図2に示す実施形態を含む一部の実施形態では、空乏制御ピラー210、210'は、トレンチゲートの最も近い側壁217もしくは217'とNウェル206もしくは206'の側部に沿って壁を形成する最も近いN+ウェルピックアップ(204、204')との中間に、またはほぼ中間に位置する。
【００３１】
図3は、図2に示すデバイスの上面図300を示す。図3の説明図において、AとA'との間に延在する破線305は、図2の断面が対応する位置を示す。すなわち、図2は、図3に示す線305に沿ってとられたデバイス200の断面の斜視図を示す。以前に図2に関して論じた要素に対応する図3に示す参考番号は、図2で使用したものと同じ参考番号を使用して識別され、再び詳細には論じられない。
【００３２】
例示的な空乏制御キャパシタデバイス200、およびキャパシタ200を作る例示的な方法は、これまでに知られている可変静電容量デバイスと比較して、改善された特性を提供することができる、および一部の実施形態では、実際に提供する様々な独特の特徴を含む。
【００３３】
一部の実施形態において、深いトレンチ208は、SOI(シリコンオンインシュレータ)基板、CMOS、もしくはBiCMOS(バイポーラCMOS)の埋込み酸化物内へと、またはバルクBCD(バイポーラ/CMOS/DMOS)もしくはBiCMOSプロセスの既存のN埋込み層内へとエッチングされる。様々な実施形態において、たとえば、参考番号217、217'を使用して示すような、深いトレンチ側壁上のライナー酸化物層は、調整可能キャパシタ200の酸化物を形成する。様々な実施形態において、ライナー酸化物層214は、深いトレンチが延在する方向に、たとえば、第1の方向にならびに垂直に延在し、第1のNウェル206および第2のNウェル206'を深いトレンチゲート208の内容物から分離する。一部の実施態様では、PoCl3ドープされたポリシリコンを使用して基板内へとエッチングされた深いトレンチ208を充填し、CMP(化学機械研磨/平坦化)を使用して表面を平坦化し、ゲート電極208を形成する。このように、一部の実施形態では、PoCl3ドープされたポリシリコンは、深いトレンチ208を充填するための材料として使用され、ゲート端子を形成する。
【００３４】
Pドープされたピラー210は、N領域の海に、たとえば、図2の実施形態のNウェル206などに点在する。
【００３５】
様々な実施形態において、N領域に対するP領域、すなわち、空乏制御ピン210、210'への負バイアスは、ゲートに隣接するN領域、すなわちNウェル領域206、206'を空乏化し、それによってゲート208とNウェル領域との間の静電容量を低下させる。
【００３６】
図1に示す標準CMOSバラクタと比較して、図2に示す例示的な3端子空乏制御キャパシタは、少なくとも一部の実施形態では、所与のQファクターに対して、著しく優れた調整比=Cmax/Cminを有する。
【００３７】
特定の実施態様に対して実現される調整比対Qファクターの個別仕様の目標設定は、レイアウト、たとえば、深いトレンチ側壁217に対するNウェルピックアップ204の位置、および/またはPピラー間の間隔、たとえば深いトレンチ208と深いトレンチゲート208の側壁217との間の距離によって実現されてもよい。たとえば、Nウェルピックアップと深いトレンチの側壁217との間の間隔が増大するとともに、デバイスのQファクターは損なわれる。
【００３８】
図2および図3の実施形態は、NウェルおよびN基板をPピラーと組み合わせて使用する例を示すが、同じ設計を反対極性の要素を使用して実施することができることを理解されたい。
【００３９】
たとえば、図4は、3端子デバイス400が図2に示す構成と同じまたは同様であるが、構成要素の極性が逆になった構成を使用する実施形態を示す。たとえば、図4では、反対極性を有する図2の同様の要素の代わりに、デバイス400は、Pウェル406、406'、P+充填された深いトレンチ408、P+ウェルピックアップ404、404'、およびN基板402を含む。言及した要素に加え、図4の実施形態は、Pウェルピックアップ(404、404')と電気的接続を有するPウェルピックアップ端子416、P+充填された深いトレンチ408の内容物と電気的接続を有する静電容量ゲート端子420、および互いに相互接続されたN+空乏制御ピラー410、410'と電気的接続を有する空乏制御端子418を含む。
【００４０】
図4の実施形態の基板、ならびにライナー壁415、415'およびゲート壁417、417'は、図2の実施形態の場合と同様に酸化物から作られている。トレンチ壁417、417'に使用される材料は、基板402を裏打ちするために使用される同じ酸化物材料であっても、または異なる材料であってもよい。
【００４１】
図2および図4の実施態様に関して記載された3端子制御可能デバイスの全体的な構成は、他の実施態様、たとえば、図5および図6にそれぞれ示す厚いSOIの実施態様およびバルクSI上の実施態様に適用されてもよい。
【００４２】
図5は、図2に示す半導体デバイスの代替の実施形態である例示的な半導体デバイス500を示す。半導体デバイス500は、厚いシリコンオンインシュレータ(SOI)基板上で、たとえばHV(高電圧)BiCMOSプロセスを使用して実施される。
【００４３】
厚いSOI HV BiCMOS(シリコンオンインシュレータ高電圧バイポーラCMOS)プロセスフローの一部として容易に生成されるN埋込み、Nシンク、Pシンクおよび深いトレンチなどの様々な構造は、調整可能キャパシタを実施するために図5の実施形態において利用される。本実施形態では、深いトレンチ508は、BiCMOS製造プロセスの一部として生成されるN+埋込み層504内へとエッチングされる。深いトレンチ508側壁上のライナー酸化物515は、調整可能キャパシタの酸化物を形成する。PoCl3ドープされたポリSiは、深いトレンチ508を充填し、次いで一部の実施形態では、研磨が行われる。このように、PoCl3ドープされたポリSiの充填および研磨によって、ゲート端子520と電気的に接触するトレンチゲート508が形成される。Pシンク510および510'は、図5の実施形態において、空乏制御ピラーとして働くPドープされたピラーとして使用される。ピラー510は、空乏制御端子518と電気的に接触している。Nシンク504、504'は、埋込み酸化物基板上に位置する、および酸化物側壁511、511'まで延在もするN+埋込み材料につながり、ウェルピックアップ端子516に接続されているウェルピックアップ504、504'を形成する。P基板502をNドープされたウェル506、506'から分離する埋込み酸化物層514を形成する酸化物材料は、トレンチゲート508の側壁を制御ピラー510、510'が置かれているNドープ領域から分離する酸化物層515、515'としても使用されていることに留意されたい。
【００４４】
他の実施形態と同様に、ピラー510、510'は、互いに分離され、トレンチゲートとウェルピックアップ504、504'の側壁との中間、またはほぼ中間でトレンチゲート508と同じ方向に延在する列内に配置されている。
【００４５】
図6は、図2および図5に示す半導体デバイスに対する代替の実施形態である別の例示的な半導体デバイス600を示す。半導体デバイス600は、バルクシリコン基板602上で、たとえば、BCD(バイポーラCMOS DMOS)またはBiCMOS(シリコンオンインシュレータ高電圧バイポーラCMOS)プロセスを使用して実施される。
【００４６】
N+埋込み領域、Nシンク、およびPシンクなどの様々な構造は、通常のバルクBCDまたはBiCMOSプロセスフローの一部として容易に生成され、これらの要素が、調整可能キャパシタを実施するために図6の実施形態において位置付けられ、利用される。
【００４７】
図示する例示的な実施態様において、深いトレンチ608は、N+埋込み層604内へとエッチングされている。ライナー酸化物壁615、615'および深いトレンチ608の酸化物底部は、トレンチゲートのN+ドープされたポリを、Nウェルを形成するNドープされた領域606、606'から分離する。トレンチゲート608の底部の酸化物層は、トレンチゲートをSi P基板602上に位置するN+埋込み材料から分離する。製造中に、PoCl3ドープされたポリSiは、深いトレンチ608を充填し、次いで一部の実施形態では、研磨が行われる。キャパシタゲート620は、ゲートトレンチ608を形成するN+材料と電気的に接触している。このように、PoCl3ドープされたポリSiの充填および研磨によって、ゲート電極620が形成される。Pシンク610、610'は、空乏制御端子618に接続されたPドープされた制御ピラーとして使用される。トレンチゲートと平行な第1の方向に延在するNシンク604、604'は、N+埋込み材料につながり、ウェルピックアップ端子616に接続されたNウェルピックアップ604、604'を形成する。Nシンク604、604'の外側表面は、トレンチゲート608の側壁を裏打ちするためにも使用される酸化物材料によって裏打ちされ、図6に示す構造を形成する。
【００４８】
図2の実施形態と同様に、図5および図6の実施形態の要素の極性を逆にすることができ、たとえば、P要素がN要素と置き換えられる。また、例示的な3端子可変キャパシタデバイスに対する数多くのさらなる実施形態および変形形態が可能である。
【００４９】
図7は、標準NMOS-Nウェルバラクタに対する静電容量対電圧(ソース-バルク電圧VSB)のプロットを示す図700である。静電容量は、Y軸702に示され、フェムトファラッド/マイクロメートル2(fF/μm2)を単位として表わされ、電圧は、X軸704に示され、ボルトを単位として表わされている。
【００５０】
図示するプロットでは、電圧による静電容量の変化が2つの異なる酸化物厚さ(TOX)に対して示され、ドーピング濃度NはN=1e17/ccであると仮定されている。プロット700で示すように、酸化物厚さTOX=1000Aに対する電圧による静電容量の変化は、参照符号706によって示され、酸化物厚さTOX=2000Aに対する電圧による静電容量の変化は、参照符号708によって示されている。プロットが示されている標準バラクタに対する調整比は、ほぼ1に等しい。
【００５１】
図8は、例示的な半導体デバイス、たとえば、例示的な実施形態による、図2の例で示すような調整可能な空乏制御キャパシタに対する静電容量対電圧(空乏制御電圧)のプロットを示す図800である。全静電容量は、Y軸802に示され、ピコファラッド(pF)を単位として表わされ、電圧は、X軸804に示され、ボルトを単位として表わされている。
【００５２】
図示するプロットでは、電圧による静電容量の変化が所与の酸化物厚さ(TOX)に対して示され、ドーピング濃度NがN=1e17/ccであると仮定され、横方向の空乏幅=1μm(1ミクロン)である。プロット800では、酸化物厚さTOX=1000Aに対する電圧による静電容量の変化が参照符号806によって示されるように描かれている。理解されるはずであるが、例示的な調整可能な空乏制御キャパシタに対して、解析計算は、調整比が標準NMOSバラクタよりも実質的に大きいことを示す。たとえば、プロット800が示されている例示的な調整可能空乏制御キャパシタに対して行われた計算では、調整比は、ほぼ7.6であり、2GHzでQファクター(Q)=148である。
【００５３】
図9は、例示的な一実施形態による、デバイスを制御する例示的な方法のステップを示す流れ図900である。一部の実施形態において、図9に示す方法によって制御されるデバイスは、図10に示すデバイス1000である。一部の実施形態において、デバイスは、たとえば、ワイヤレス端末などのワイヤレスモバイル通信デバイスである。デバイスは、可変静電容量を有する例示的な調整可能キャパシタデバイス、たとえば、図2、図4、図5、および図6で論じた調整可能キャパシタデバイス200、400、500、および600などを含む。
【００５４】
動作は、ステップ902から開始する。ステップ902で、デバイスの電源が入れられ、デバイスが初期化される。動作は、開始ステップ902からステップ904に進む。ステップ904で、デバイスの動作モードに関する決定がなされる。たとえば、デバイスは、デバイスが位置する領域で利用可能な通信周波数および/またはサポートされている通信プロトコルに基づいて、使用する特定の動作モードを選択することができる。一態様によると、デバイスは、複数のモードで動作することができるマルチモードデバイスであり、各モードが異なる周波数帯および/または異なる通信技術の使用に対応する。議論を進めるため、ステップ904で、デバイスが第1のモード、たとえば、第1の周波数帯が通信に使用されるモードで動作すべきであることが決定されると考える。そのような場合、デバイスのアンテナおよび/または関連回路を第1の動作モードに対して使用される周波数帯に調整することが重要である。
【００５５】
動作は、ステップ904からステップ906に進む。ステップ906では、決定されたデバイス動作モード、たとえば、第1のモードに対応する制御電圧、たとえば第1の電圧が、調整可能キャパシタの複数の空乏制御ピラーに印加される。この電圧は、異なる動作モードに対して使用される制御電圧、たとえば第1の動作モードに対する第1の制御電圧および第2の動作モードに対する第2の異なる制御電圧を示す、メモリに保存された情報によって指定される使用される電圧によってあらかじめ決定されてもよい。一部の実施形態において、調整可能キャパシタは、基板と、前記基板によって支持されたトレンチゲートであって、第1の深さを有し、第1の方向に延在する前記トレンチゲートと、第1の極性のウェルであって、前記トレンチゲートと平行な前記第1の方向に延在する前記ウェルと、ウェルピックアップであって、前記第1の極性の、前記ウェルに隣接し、前記第1の方向に延在する前記ウェルピックアップと、複数の空乏制御ピラーであって、前記第1の極性とは異なる第2の極性の、前記トレンチゲートと前記ウェルピックアップとの間の前記ウェル内に位置する前記複数の空乏制御ピラーと、キャパシタのトレンチゲートと接触しているトレンチゲート端子と、を含む。
【００５６】
たとえば、第1のモードに対して使用される制御電圧は、たとえば、調整可能キャパシタ200のピラー210に印加され、調整可能キャパシタのトレンチゲート端子(たとえば、トレンチゲート208)と調整可能キャパシタ200のウェルピックアップ端子(たとえば、216)との間の静電容量を制御することができる。前に論じたように、空乏制御端子への電圧の印加によって、調整可能キャパシタの静電容量が制御され、したがって、調整可能キャパシタを用いるデバイスは、可変キャパシタの空乏制御端子に印加される電圧によって制御されるような所望の静電容量に応じて様々なモードで動作することができる。
【００５７】
動作は、ステップ906からステップ908に進む。ステップ908で、受信入力に基づいて、デバイスの動作モードを第1のモードから第2のモードに、たとえば、第2の周波数帯が通信に使用される通信モードに切り替えることが決定され、第1のモードと第2のモードとが異なる。入力は、干渉信号、第1の周波数帯を使用する第1の基地局からの受信信号よりも強い第2の周波数帯を使用する第2の基地局からの受信信号、基地局からの制御信号、または第2の通信動作モードを第1のモードの代わりに使用すべきであると指定するユーザ入力であってもよい。第1のモードおよび第2のモードは、同じ通信技術、たとえば、CDMA、または異なる通信技術、たとえば、CDMAおよびOFDMにそれぞれ対応してもよい。
【００５８】
動作は、ステップ908からステップ910に進む。ステップ908でのデバイスの動作モードを変更すべきであるとの決定の後に、動作は、デバイスの動作モードを第1の動作モードから第2の動作モードに変更するステップ910に進む。この変更は、調整可能キャパシタの複数の空乏制御ピラーに印加される制御電圧を、第1の動作モードに対応する第1の電圧から第2の動作モードに対応する第2の電圧に変更することを含む。第1の電圧と第2の電圧とが異なり、結果として制御可能なキャパシタの静電容量の変化が生じ、キャパシタを第2の動作モード中の使用に適するようにする。
【００５９】
複数の空乏制御ピラーへの第2の電圧の印加の後に、デバイスは、第2の動作モードで動作し、たとえば、第2の周波数帯で他のデバイスと通信する。動作は、一部の実施形態では、ステップ910からステップ904に戻る。理解されるはずであるが、キャパシタが特定の動作モードに対して適切な静電容量を提供するように変化する可変キャパシタに印加される制御電圧によって、デバイスは、その位置および/またはチャネル状態が変化するとともに、動作モード間を切り替わることができる。
【００６０】
図10は、例示的な通信デバイス1000、たとえば、一部の実施形態により実施される例示的な調整可能キャパシタを使用するユーザ機器(UE:user equipment)デバイスなどのワイヤレスモバイル端末を示す。様々な実施形態において、通信デバイス1000を流れ図900の方法を実施するために使用することができ、使用することがある。
【００６１】
デバイス1000は、回路1002、たとえば、様々な要素がデータおよび情報を交換することができるバス1026を介してともに結合されたRLC回路、ユーザ入力デバイス1010、出力デバイス1012、プロセッサ1014、空乏制御回路1016、およびメモリ1018を含む。ユーザ入力デバイス1010は、たとえば、デバイス1000のユーザからの入力、たとえば、動作モードを選択する入力、または別のデバイスに伝達されるデータを提供する入力を受け取るために使用することができるキーパッドまたは別のデバイスであってもよい。一部の実施形態では、出力デバイス1012は、ディスプレイデバイスおよび/またはスピーカである。
【００６２】
回路1002は、個々のR(抵抗器)要素1004、L(インダクター)要素1006、および、たとえば、デバイス200、400、500、および/または600などの調整可能な静電容量デバイスであるC(キャパシタ)要素1008を含む。デバイス1000は、ワイヤレス信号を受信および/または送信することができる回路1002に結合されたワイヤレス通信アンテナ1030をさらに含む。一部の実施形態では、同じアンテナが、入力と出力の両方のワイヤレス通信信号伝達に、および複数の、たとえば、異なる周波数帯での通信に使用される。メモリ1018は、ルーチン、ならびにモード制御モジュール1020、モード決定モジュール1022、および電圧決定モジュール1024を含む複数のモジュールを含む。モジュールは、プロセッサ1014内のハードウェアにおいて、たとえば、個別の回路として完全に実施されてもよく、一部の実施形態では実施される。他の実施形態では、モジュールには、プロセッサ1014内の回路として実施されるものもあれば、たとえば、プロセッサの外部の、プロセッサに結合された回路として実施されるものもある。ソフトウェアとハードウェアの組合せもモジュールを実施するために可能である。
【００６３】
プロセッサ1014は、一部の実施形態では、モード決定モジュール1022の制御の下に動作し、たとえば、受信信号および/またはユーザ入力に基づいて、特定の時点で使用される通信の動作モードを決定する。実行されると、モード制御モジュール1020によって、プロセッサ1014は、デバイス1000が動作モード、たとえば、モード決定モジュール1022によって決定された第1または第2の動作モードに従って動作するように構成する。モード制御モジュール1020は、デバイス1000が動作すべき動作モードに対する空乏制御回路1016に供給される制御電圧を決定する電圧決定モジュール1024と相互に作用する。動作モードに対する初期の電圧設定は、特定の動作モードに対してメモリに保存された所定値から決定されてもよく、一部の実施形態では、この電圧は、特定の動作モードに対してRLC回路1002を微調節および/または調整するフィードバックあるいは他の情報に基づいて調節される。プロセッサ1014は、空乏制御回路1016への制御信号CTRLを介して、調整可能キャパシタ1008の空乏制御端子に印加される電圧を信号で伝える。制御信号に応答して、空乏制御回路1016は、その電圧出力を、決定された動作モードに対して使用される制御電圧が調整可能キャパシタ1008の空乏制御端子に供給されるように、適正レベルに調節する。動作モードが変更されると、プロセッサ1014は、空乏制御回路1016に信号を送り、調整可能キャパシタ1008の空乏制御端子に印加される制御電圧を変更する。
【００６４】
RLC回路1002は、直列RLC回路として示されているが、一部の実施形態では、抵抗器1004、インダクター1006および調整可能キャパシタ1008が直列ではなく並列に配置された並列RLC回路が使用される。そうした実施形態では、調整可能キャパシタ1008は、キャパシタの空乏制御端子への制御電圧の印加によってやはり制御されるが、調整可能キャパシタの他の2つの端子、すなわち、ゲートおよびウェルピックアップは、これらの端子間で静電容量が使用され制御される端子である。
【００６５】
様々な実施形態により実施される新規の調整可能3端子キャパシタデバイスの特徴および利点の一部には、以下の1つまたは複数が含まれる。
i)調整比が非常に貧弱な(1に近い)厚い酸化物を有する従来のNW上のNMOSもしくはPW上のPMOSバラクタと異なり、所与のQファクターで実質的により高い調整比に、または所与の調整比で実質的により高いQファクターになる。
ii)デバイスが、多くの調整可能なアンテナ設計で必要とされるような大きな(約+/-35Vの)電圧振幅に耐えることができるようにする厚い酸化物との両立性がある。
iii)バルクまたはSOIプロセスフロー上のCMOS、BiCMOSもしくはBCDプロセスへの可変キャパシタの一体化が容易なことによって、可変キャパシタを多くの半導体デバイスおよび/またはプロセッサに容易に一体化することができる。
【００６６】
例示的な半導体デバイス、たとえば、図2のデバイスの作製で使用される例示的なプロセスフローは、以下の動作シーケンスを含む。
パターン依存酸化(Padox:Pattern dependent oxidation)
ポリマー支援窒化物堆積(Pad nitride:Polymer assisted deposition of nitride)
反射防止被膜(ARC:Anti reflection coating)
深いトレンチマスク
窒化物エッチ
灰化/清浄
Siトレンチエッチ(BOXで停止、たとえば、エッチングを行い、埋込み酸化物で停止)
異方性酸化物エッチ(BOX)(計時エッチ)
犠牲酸化エッチ(Sac ox, etch:Sacrificial oxidation etching)
ライナー酸化
インシトゥーでのドープされたポリ堆積(より大きなキャパシタ密度のための半球粒状化(HSG:Hemispherical grained)ポリ堆積条件)
ポリエッチバック
窒化物エッチ、清浄
プロセスフローは、標準CMOSプロセスフローステップを使用するこの点から先に進んで、最終半導体デバイス、たとえば、図2のいずれかに示す半導体デバイスなどの調整可能なおよび/または可変の静電容量デバイスを含むチップまたは他のデバイスを生成することができる。
【００６７】
本出願は、半導体分野でよく知られているいくつかの用語および略語を使用しているが、下記に、本出願で使用する用語の少なくとも一部の対応する意味とともに列記する。
ポリ:ポリシリコンまたは単にポリとも呼ばれる多結晶シリコン
SOI:シリコンオンインシュレータ
CMOS:相補型金属酸化膜半導体
MOSFET:金属酸化膜半導体電界効果トランジスタ
NMOS:nチャネルMOSFET
PMOS:pチャネルMOSFET
BiCMOS:単にBiCMOSとも呼ばれる、バイポーラおよびCMOS技術の組合せ
HV BiCMOS:高電圧BiCMOSプロセス
BCD:バイポーラCMOS DMOS
BOX:埋込み酸化物
【００６８】
様々な実施形態の技法は、ソフトウェア、ハードウェア、および/またはソフトウェアとハードウェアの組合せを使用して実施されてもよい。たとえば、ソフトウェアをハードウェアと組み合わせて使用し、デバイスの静電容量が所望の動作モード、たとえば、特定の周波数帯での送信または受信に対応するように、本明細書に記載されるキャパシタデバイスの端子に印加される電圧を制御することができる。
【００６９】
様々な実施形態は、電子半導体デバイス、たとえば調整可能キャパシタを対象とする。また、様々な実施形態は、方法、たとえば、電子半導体デバイス、たとえば、調整可能キャパシタおよび/または他の電子半導体デバイスを作製および/または製造する方法を対象とする。
【００７０】
開示されたプロセスにおけるステップの特定の順番または階層は、例示的な手法の例であることを理解されたい。設計の優先度に基づいて、プロセスにおけるステップの特定の順番または階層は、再構成されてもよいが、本開示の範囲内にとどまる。添付の方法クレームは、様々なステップを見本的な順番で提示し、特定の順番または階層に限定されることは意図されていない。
【００７１】
一部の実施形態において、本明細書に記載された可変静電容量デバイスの1つまたは複数は、1つまたは複数のデバイス、たとえば、ワイヤレス端末(UE)などの通信デバイス、および/またはアクセスノード、たとえば、基地局、もしくはワイヤレス端末、たとえば、ユーザ機器デバイスのプロセッサ(1つまたは複数)、たとえば、CPUに含まれる。
【００７２】
上記の実施形態に対する様々な変形形態は、上記の説明を考慮すると当業者には明らかであろう。そうした変形形態は、範囲内にあると考えられるべきである。本方法および装置は、デバイス間のワイヤレス通信リンクを提供するために使用することができるCDMA、直交周波数分割多重(OFDM)、および/または様々な他のタイプの通信技法とともに使用されてもよく、様々な実施形態で使用される。
【符号の説明】
【００７３】
100  3端子ゲート制御バラクタ
104  ソース端子
106  ゲート端子
108  ドレイン端子
200  電子半導体デバイス
202  基板
204  Nウェルピックアップ
204'  Nウェルピックアップ
206  Nウェル
206'  Nウェル
208  トレンチゲート
210  空乏制御ピラー
210'  空乏制御ピラー
214  ライナー酸化物
215  シリコントレンチ分離壁
215'  シリコントレンチ分離壁
216  NWピックアップ端子
217  トレンチ壁
217'  トレンチ壁
218  空乏制御端子
220  キャパシタゲート端子
300  上面図
400  3端子デバイス
402  N基板
404  P+ウェルピックアップ
404'  P+ウェルピックアップ
406  Pウェル
406'  Pウェル
408  深いトレンチ
410  N+空乏制御ピラー
410'  N+空乏制御ピラー
415  ライナー壁
415'  ライナー壁
417  ゲート壁
417'  ゲート壁
416  Pウェルピックアップ端子
418  空乏制御端子
420  静電容量ゲート端子
500  半導体デバイス
502  P基板
504  ウェルピックアップ
504'  ウェルピックアップ
506  Nドープされたウェル
506'  Nドープされたウェル
508  深いトレンチ
510  ピラー
510'  ピラー
511  酸化物側壁
511'  酸化物側壁
514  埋込み酸化物層
515  酸化物層
515'  酸化物層
516  ウェルピックアップ端子
518  空乏制御端子
520  ゲート端子
600  半導体デバイス
602  バルクシリコン基板
604  Nシンク
604'  Nシンク
606  Nドープされた領域
606'  Nドープされた領域
608  深いトレンチ
610  Pシンク
610'  Pシンク
615  ライナー酸化物壁
615'  ライナー酸化物壁
616  ウェルピックアップ端子
618  空乏制御端子
620  キャパシタゲート
700  図
702  Y軸
704  X軸
800  図
802  Y軸
804  X軸
900  流れ図
1000  デバイス
1002  回路
1004  R(抵抗器)要素
1006  L(インダクター)要素
1008  C(キャパシタ)要素
1010  ユーザ入力デバイス
1012  出力デバイス
1014  プロセッサ
1016  空乏制御回路
1018  メモリ
1020  モード制御モジュール
1022  モード決定モジュール
1024  電圧決定モジュール
1026  バス
1030  ワイヤレス通信アンテナ
【図１】
2016510516.tif 000004
【図２】
2016510516.tif 000005
【図３】
2016510516.tif 000006
【図４】
2016510516.tif 000007
【図５】
2016510516.tif 000008
【図６】
2016510516.tif 000009
【図７】
2016510516.tif 000010
【図８】
2016510516.tif 000011
【図９】
2016510516.tif 000012
【図１０】
2016510516.tif 000013
【手続補正書】
【提出日】平成27年3月17日(2015.3.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板に支持されたトレンチゲートであって、第１の深さを有し、第１の方向に延在するトレンチゲートと、
第１の極性の第１のウェルであって、前記トレンチゲートと平行な前記第１の方向に延在する第１のウェルと、
前記第１のウェルに隣接し、前記第１の方向に延在する前記第１の極性の第１のウェルピックアップと、
前記トレンチゲートと前記第１のウェルピックアップとの間の前記第１の極性の前記第１のウェル内に位置する前記第１の極性とは異なる第２の極性の第１の複数の空乏制御ピラーと、
を備える調整可能キャパシタ。
【請求項２】
前記第１の極性が負極性（Ｎ）であり、前記第２の極性が正極性（Ｐ）である、請求項１に記載の調整可能キャパシタ。
【請求項３】
前記第１のウェルが負極性のウェル（Ｎウェル）であり、
前記第１のウェルピックアップが負極性のウェル（Ｎウェル）ピックアップである、
請求項１に記載の調整可能キャパシタ。
【請求項４】
前記トレンチゲートがＮ＋領域であり、
前記第１の複数の空乏制御ピラーがＰ＋ピラーであり、
前記第１のウェルピックアップがＮ＋領域である、
請求項３に記載の調整可能キャパシタ。
【請求項５】
前記第１の複数の空乏制御ピラーが前記トレンチゲートの前記第１の深さよりも浅い深さまで延在する、請求項１に記載の調整可能キャパシタ。
【請求項６】
前記第１の複数の空乏制御ピラーの個々の空乏制御ピラーが前記第１の方向の前記個々の空乏制御ピラーの幅よりも大きい深さを有する、請求項１に記載の調整可能キャパシタ。
【請求項７】
前記第１の複数の空乏制御ピラーが電気的に接続され、一方前記第１の方向の前記空乏制御ピラーの前記幅と少なくとも同じ幅の距離だけ前記第１の方向に互いに間隔を置いて配置されている、請求項６に記載の調整可能キャパシタ。
【請求項８】
前記第１の複数の空乏制御ピラーが前記トレンチゲートと前記第１のウェルピックアップとの中間、またはほぼ中間で前記第１のウェル内に位置する、請求項１に記載の調整可能キャパシタ。
【請求項９】
前記トレンチゲートに結合されたキャパシタゲート端子と、
前記第１の複数の空乏制御ピラーの少なくとも１つの空乏制御ピラーに結合された空乏制御端子と、
前記第１の極性の前記第１のウェルピックアップに結合されたウェルピックアップ端子と、
をさらに備える、請求項１に記載の調整可能キャパシタ。
【請求項１０】
前記第１の複数の空乏制御ピラーが、互いに間隔を置いて配置され、前記第１の方向に延在する空乏制御ピラーの列を形成する空乏制御ピラーを含む、請求項９に記載の調整可能キャパシタ。
【請求項１１】
前記第１の方向に延在し、第１のウェル領域を前記トレンチゲートから分離する第１のライナー酸化物層、をさらに備える、請求項１０に記載の調整可能キャパシタ。
【請求項１２】
前記トレンチゲートと平行な前記第１の方向に延在する前記第１の極性の第２のウェルと、
前記第２のウェルに隣接し、前記第１の方向に延在する第２のウェルピックアップと、
前記トレンチゲートと前記第２のウェルピックアップとの間の第２のウェル領域内に位置する前記第２の極性の第２の複数の空乏制御ピラーと、
をさらに備える、請求項１０に記載の調整可能キャパシタ。
【請求項１３】
前記第１の方向に延在する前記トレンチゲートの両側が、前記トレンチゲートを前記第１のウェルおよび前記第２のウェルから分離するライナー酸化物によって裏打ちされている、請求項１２に記載の調整可能キャパシタ。
【請求項１４】
前記基板がＳＯＩ基板であり、
前記トレンチゲートがＰｏＣＬ３ドープされたＮ＋領域であり、
前記第１の複数の空乏制御ピラーがＰ＋ドープされた領域であり、
前記第１のウェルピックアップがＮ＋ドープされた領域である、
請求項９に記載の調整可能キャパシタ。
【請求項１５】
前記第１のウェルピックアップが第２の深さを有し、前記第１の深さが前記第２の深さよりも大きく、前記トレンチゲートが前記基板の酸化物層内へと延在する、請求項１４に記載の調整可能キャパシタ。
【請求項１６】
前記基板が厚いＳＯＩ基板であり、
前記トレンチゲートがＰｏＣＬ３ドープされたＮ＋領域であり、
前記第１の複数の空乏制御ピラーがＰ領域であり、
前記第１のウェルピックアップがＮシンク領域である、
請求項９に記載の調整可能キャパシタ。
【請求項１７】
前記基板がＳｉ基板であり、
前記トレンチゲートがＰｏＣＬ３ドープされたＮ＋領域であり、
前記第１の複数の空乏制御ピラーがＰ領域であり、
前記第１のウェルピックアップがＮシンク領域である、
請求項９に記載の調整可能キャパシタ。
【請求項１８】
デバイスの動作モードを決定するステップと、
前記決定されたデバイスの動作モードに対応する制御電圧を調整可能キャパシタの複数の空乏制御ピラーに印加して、前記調整可能キャパシタのトレンチゲート端子と前記調整可能キャパシタのウェルピックアップ端子との間の静電容量を制御するステップであって、前記調整可能キャパシタが、
基板と、
前記基板によって支持されたトレンチゲートであり、第１の深さを有し、第１の方向に延在するトレンチゲートと、
第１の極性のウェルであり、前記トレンチゲートと平行な前記第１の方向に延在するウェルと、
ウェルピックアップであり、前記第１の極性の、前記ウェルに隣接し、前記第１の方向に延在するウェルピックアップと、
前記複数の空乏制御ピラーであり、前記第１の極性とは異なる第２の極性の、前記トレンチゲートと前記ウェルピックアップとの間の前記ウェル内に位置する前記複数の空乏制御ピラーと、
前記トレンチゲート端子であり、前記トレンチゲートと接触している前記トレンチゲート端子と、
を含む、ステップと、
を含む、デバイスを制御する方法。
【請求項１９】
前記デバイスの動作モードを第１の動作モードから第２の動作モードに変更するステップであって、前記調整可能キャパシタの前記複数の空乏制御ピラーに印加される前記制御電圧を前記第１の動作モードに対応する第１の電圧から前記第２の動作モードに対応する第２の電圧に変更するステップを含み、前記第１の電圧と前記第２の電圧とが異なる、ステップ、
をさらに含む、請求項１８に記載の方法。
【請求項２０】
前記デバイスが通信デバイスであり、
前記第１の動作モードが、通信が第１の周波数帯で実施される第１の通信動作モードであり、
前記第２の動作モードが、通信が第２の周波数帯で実施される第２の通信動作モードであり、前記第１の周波数帯と前記第２の周波数帯とが異なる、
請求項１９に記載の方法。
【国際調査報告】
2016510516.tif 000014
2016510516.tif 000015