(57)【要約】動的ランダムアクセスメモリ（ＤＲＡＭ）は、夫々のＤＲＡＭセルが保持キャパシタ及びアクセストランジスタを備える複数のＤＲＡＭセルを有する少なくとも１つのＤＲＡＭセルアレイと、ＤＲＡＭの電源電圧とは異なるボディバイアス電圧をバイアス供給電圧から生成するよう構成されるボディバイアス制御回路と、少なくとも１つのＤＲＡＭセルアレイと同じ基板に形成されるペリフェラル回路とを有し、ペリフェラル回路は、ボディバイアス電圧を受けるよう結合されたボディを有するディープリー・ディプリーティッド・チャネル（ＤＤＣ）トランジスタを備え、夫々のＤＤＣトランジスタは、実質的に非ドープのチャネル領域の下に形成された第１導電型のスクリーニング領域を備える。
2016500927.tif 000002
【特許請求の範囲】
【請求項１】
動的ランダムアクセスメモリ（ＤＲＡＭ）であって、
夫々のＤＲＡＭセルが保持キャパシタ及びアクセストランジスタを備える複数のＤＲＡＭセルを有する少なくとも１つのＤＲＡＭセルアレイと、
当該ＤＲＡＭの電源電圧とは異なるボディバイアス電圧をバイアス供給電圧から生成するよう構成されるボディバイアス制御回路と、
前記少なくとも１つのＤＲＡＭセルアレイと同じ基板に形成されるペリフェラル回路と
を有し、
前記ペリフェラル回路は、前記ボディバイアス電圧を受けるよう結合されたボディを有する少なくとも１つのディープリー・ディプリーティッド・チャネル（ＤＤＣ）トランジスタを備え、該ＤＤＣトランジスタは、実質的に非ドープのチャネル領域の下に形成された第１導電型のスクリーニング領域を備え、該スクリーニング領域は、１×１０１８ドーパントａｔｏｍｓ／ｃｍ３以上であって、前記ＤＤＣトランジスタを含む基板部分又はウェルのドーパント濃度とは異なるドーパント濃度を有する、
ＤＲＡＭ。
【請求項２】
前記ペリフェラル回路は、同じ導電型の第１ＤＤＣトランジスタ及び第２ＤＤＣトランジスタを有し、
前記第１ＤＤＣトランジスタは、前記第２ＤＤＣトランジスタとは異なる閾電圧を有する、
請求項１に記載のＤＲＡＭ。
【請求項３】
前記ペリフェラル回路は、前記ＤＲＡＭセルアレイへ結合され、前記ＤＲＡＭセルによって保持されているデータを検知するよう構成されるセンスアンプ回路を有し、該センスアンプ回路は、少なくとも第１の整合対のＤＤＣトランジスタを備え、
前記整合対のＤＤＣトランジスタは、同じサイズ及び導電型を有する、
請求項１に記載のＤＲＡＭ。
【請求項４】
前記センスアンプ回路へ結合されるラッチ回路
を更に有する請求項３に記載のＤＲＡＭ。
【請求項５】
前記センスアンプ回路は、第２導電型の第２の整合対のＤＤＣトランジスタを備え、
前記第１の整合対のＤＤＣトランジスタのドレインは、前記第２の整合対のＤＤＣトランジスタのドレインとコモンセンスノードを共有する、
請求項３に記載のＤＲＡＭ。
【請求項６】
前記ボディバイアス電圧は、前記センスアンプ回路を検出モード及びデータ保持モードの夫々に置くのに十分なデバイスの変化を与えるよう前記ＤＤＣトランジスタの少なくとも一部にボディバイアスを適用するために使用される、
請求項４に記載のＤＲＡＭ。
【請求項７】
前記ボディバイアスは、前記センスアンプ回路において微調遅延を粗遅延へ調整するために使用される、
請求項６に記載のＤＲＡＭ。
【請求項８】
前記ＤＲＡＭセルアレイにおいてワードラインを駆動するよう構成されるワードラインドライバと、
前記バイアス供給電圧からワードライン駆動電圧を生成するよう構成されるワードライン電圧レギュレータ回路と、
予め選択された動作状態で少なくとも１つのバイアス電圧をクランプする電圧クランプと
を更に有する請求項１に記載のＤＲＡＭ。
【請求項９】
前記ペリフェラル回路は、夫々の遅延段がＤＤＣトランジスタを含む、直列に配置された複数の遅延段を備える少なくとも１つの微調遅延回路を含むデジタル遅延ライン回路を有し、
前記ボディバイアス制御回路は、遅延設定値に応答して前記遅延段のＤＤＣトランジスタに異なるボディバイアスを適用するよう構成される遅延制御回路である、
請求項１に記載のＤＲＡＭ。
【請求項１０】
前記ボディバイアス制御回路は、デジタル−アナログコンバータ（ＤＡＣ）を有し、前記遅延設定値は、前記ＤＡＣへ入力されるデジタル値を有する、
請求項９に記載のＤＲＡＭ。
【請求項１１】
前記デジタル遅延ライン回路は、複数の粗遅延のうちのいずれかを入力信号に導入するよう構成される粗遅延回路を更に有し、
前記微調遅延回路は、複数の微調遅延のうちのいずれかを前記入力信号に導入し、
前記複数の粗遅延は同じ存続期間を有し、前記複数の微調遅延は同じ存続期間を有し、前記粗遅延は、Ｎが１よりも大きい整数であるとして、Ｎ個の微調遅延から成る、
請求項９に記載のＤＲＡＭ。
【請求項１２】
動的ランダムアクセスメモリ（ＤＲＡＭ）であって、
アクセストランジスタ及び保持キャパシタを有し、基板において形成されるＤＲＡＭコア領域と、
絶縁構造体によって分離された領域において複数のディープリー・ディプリーティッド・チャネル（ＤＤＣ）トランジスタを有し、前記基板において形成されるＤＤＣトランジスタ領域と
を有し、
夫々のＤＤＣトランジスタは、実質的に非ドープのチャネル領域の下に形成された第１導電型のスクリーニング領域を備え、該スクリーニング領域は、１×１０１８ドーパントａｔｏｍｓ／ｃｍ３以上であって、前記ＤＤＣトランジスタを含む基板又はウェルのドーパント濃度とは異なるドーパント濃度を有する、
ＤＲＡＭ。
【請求項１３】
前記アクセストランジスタは、埋込チャネルアクセストランジスタを有する、
請求項１２に記載のＤＲＡＭ。
【請求項１４】
前記ＤＤＣトランジスタは、同じ導電型の第１ＤＤＣトランジスタ及び第２ＤＤＣトランジスタを有し、
前記第１ＤＤＣトランジスタは、前記第２ＤＤＣトランジスタとは異なる閾電圧を有する、
請求項１２に記載のＤＲＡＭ。
【請求項１５】
前記第１ＤＤＣトランジスタと前記第２ＤＤＣトランジスタとの間の閾電圧差は、前記第２ＤＤＣトランジスタと比較される、前記第１ＤＤＣトランジスタへ印加されるボディバイアス電圧の差、及び前記第２ＤＤＣトランジスタと比較される、前記第１ＤＤＣトランジスタのスクリーニング領域のドーパント濃度の差のグループから選択されるいずれかから起こる、
請求項１４に記載のＤＲＡＭ。
【請求項１６】
夫々のＤＤＣトランジスタは、前記スクリーニング領域の上且つ前記実質的に非ドープのチャネル領域の下に形成された前記第１導電型の閾電圧（Ｖｔ）設定領域を含み、該Ｖｔ設定領域は、前記スクリーニング領域のドーパント濃度よりも小さいドーパント濃度を有し、
前記第１ＤＤＣトランジスタと前記第２ＤＤＣトランジスタとの間の閾電圧差は、前記第２ＤＤＣトランジスタのＶｔ設定領域のドーパント領域と比較されると前記第１ＤＤＣトランジスタのＶｔ設定領域のドーパント領域の差から起こる、
請求項１４に記載のＤＲＡＭ。
【請求項１７】
前記ＤＤＣトランジスタは、第１ＤＤＣトランジスタ及び第２ＤＤＣトランジスタを有し、
前記第１ＤＤＣトランジスタは、順方向ボディバイアスを受けるよう結合されたボディを有し、
前記第２ＤＤＣトランジスタは、逆方向ボディバイアスを受けるよう結合されたボディを有する、
請求項１２に記載のＤＲＡＭ。
【請求項１８】
動的ランダムアクセスメモリ（ＤＲＡＭ）の製造方法であって、
１×１０１８ドーパントａｔｏｍｓ／ｃｍ３以上のドーパント濃度を有するスクリーニング領域を基板において形成し、
前記基板においてエピタキシャル層を形成し、
ＤＲＡＭアレイ領域においてアクセストランジスタを形成し、
前記ＤＲＡＭアレイ領域とは異なるペリフェラル領域においてＤＤＣトランジスタを形成し、夫々のＤＤＣトランジスタが、少なくとも前記エピタキシャル層において形成されるゲート、ソース及びドレイン領域に対応するゲート、ソース及びドレイン領域を含み、それらの間に実質的に非ドープのチャネルを有し、該実質的に非ドープのチャネルが前記スクリーニング領域の上に形成され、
前記アクセストランジスタへ結合される保持キャパシタを形成する
ＤＲＡＭの製造方法。
【請求項１９】
前記スクリーニング領域を形成することは、該スクリーニング領域を前記ＤＲＡＭアレイ領域において形成しないことを含み、
前記アクセストランジスタを形成することは、
前記エピタキシャル層を通って前記基板内に延在する前記ＤＲＡＭアレイ領域におけるチャネルを形成することと、
前記チャネルの両側でアクセスゲート絶縁体を形成することと、
前記チャネル内でアクセス制御ゲートを形成することと
を含む、
請求項１８に記載のＤＲＡＭの製造方法。
【請求項２０】
前記ＤＤＣトランジスタのボディへの導電経路を形成し、
前記導電経路を介する前記ＤＤＣトランジスタのボディへの適用のためのボディバイアス電圧を生成するよう構成される前記ペリフェラル領域における電圧レギュレータ回路を形成する
請求項１８に記載のＤＲＡＭの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、メモリ回路及び方法に関し、特に、動的ランダムアクセスメモリ（ＤＲＡＭ；dynamic  random  access  memory）型のセルを備えるメモリ回路、及びそのようなメモリ回路を動作させる方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ；integrated  circuit）プロセステクノロジがスケーリングされるにつれて、トランジスタパラメータのばらつきを制御することはますます困難になりつつある。そのようなランダムなばらつきのために、閾電圧変動は、プロセステクノロジが縮小されるにつれて、電圧が同じようにスケーリングされ得ないので、トランジスタ設計における制限因子になっている。特に、隣接する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の間の閾電圧変動は、動的ランダムアクセスメモリ（ＤＲＡＭ）デバイスの面積及び性能特性に対して有意な影響を有することがある。例えば、典型的なＤＲＡＭセンスアンプにおける交差結合されたｐチャネルＭＯＳ（ＰＭＯＳ）及び／又はｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタの間の閾電圧変動は、それらの変動を補償するよう、ビットラインにおけるデータ信号電圧の増大をもたらし得る。他のＤＲＡＭペリフェラル回路も、閾電圧変動によって影響を及ぼされ得る。
【０００３】
変動を小さくし、性能を改善し、且つ全体的な所要電力を低減する１つの方法は、トランジスタの選択的なボディバイアス制御に依存する。しかしながら、ＤＲＡＭデバイスにおける最良のボディバイアス動作のために考慮すべき多数の懸案事項が存在する。いずれかの特定のボディバイアスの適用は、動作モードに伴って変化し得るように異なる回路が異なるバイアスから恩恵を受けるので、通常は不適切である。例えば、いくつかの回路は、より高い性能から恩恵を受け、漏れの重要性が比較的低く（例えば、センスアンプ）、一方、他においては、漏れは重要である（例えば、データバッファ）。加えて、いくつかの回路は、逆方向ボディバイアスドトランジスタにおいて生成されるノイズに対して過度に敏感であり得る。例えば、電荷ポンプにより生成されるバイアスは、相当なジッタを導入するノイズにより遅延ライン性能に悪影響を及ぼすことが知られている。これは、必要とされる逆方向ボディバイアス（ＲＢＢ；reverse  body  bias）電圧が通常はデバイスの電源レベル（すなわち、レール）を超えることに部分的に起因する。この制限に対処することは、他の電源を付加することが関連の業界標準によって禁止され得、どんな場合でも、余分のピン及び電源により必要とされる回路レイアウト面積及び材料費を実質的に増大させるので、困難である。加えて、電荷ポンプは、ＩＣ起動時に即座にＲＢＢ電圧を供給することができないので（定義によれば、それらは、最初に、十分な電荷を必要とされる電力レールに投入しなければならない。）、ＲＢＢを使用するデバイスは、起動及び電導投入時リセットの間に過度のトランジスタ漏れを有し得る。
【図面の簡単な説明】
【０００４】
【図１Ａ】実施形態に含まれ得るディープリー・ディプリーティッド・チャネル（ＤＤＣ；deeply  depleted  channel）トランジスタを示す垂直断面図である。
【図１Ｂ】実施形態に含まれ得るＤＤＣトランジスタの製造方法を示すフロー図である。
【図２Ａ】実施形態に従う動的ランダムアクセスメモリ（ＤＲＡＭ）のブロック図である。
【図２Ｂ】実施形態に従うＤＲＡＭのレイアウトである。
【図３Ａ】実施形態に従うＤＲＡＭの製造方法のフロー図である。
【図３Ｂ】実施形態に従うＤＲＡＭの垂直断面図である。
【図４】実施形態に従うＤＲＡＭ集積回路のブロック略図である。
【図５】実施形態に従うセンスアンプの概略図である。
【図６Ａ】例えばＤＤＣトランジスタなどの、低い閾電圧（Ｖｔ）変動トランジスタを備えるセンスアンプと、例えば従来のＭＯＳＦＥＴなどの、より高いＶｔ変動トランジスタを備えるセンスアンプとによる応答を示すタイミング図である。
【図６Ｂ】例えばＤＤＣトランジスタなどの、低い閾電圧（Ｖｔ）変動トランジスタを備えるセンスアンプと、例えば従来のＭＯＳＦＥＴなどの、より高いＶｔ変動トランジスタを備えるセンスアンプとによる応答を示すタイミング図である。
【図６Ｃ】如何にしてセンスアンプが、その電源が低下するにつれて機能しなくなるのかを示すタイミング図である。
【図７】例えばＤＤＣトランジスタなどの、低い閾電圧（Ｖｔ）変動トランジスタを備えるセンスアンプのための最低センスアンプ供給電圧を、例えば従来のＭＯＳＦＥＴなどの、より高いＶｔ変動トランジスタを備えるセンスアンプと比較して示すグラフである。
【図８】如何にして、例えばＤＤＣトランジスタなどの、低い閾電圧（Ｖｔ）変動トランジスタを備えるセンスアンプが、例えば従来のＭＯＳＦＥＴなどの、より高いＶｔ変動トランジスタを備えるセンスアンプよりも大きいビットラインに適応することができるのかを示すグラフである。
【図９】更なる実施形態に従うＤＲＡＭのブロック図である。
【図１０】実施形態に含まれ得るボディバイアス制御回路のブロック図である。
【図１１】実施形態に含まれ得る他のボディバイアス制御回路のブロック図である。
【図１２Ａ】更なる実施形態に従うＤＲＡＭのブロック図である。
【図１２Ｂ】実施形態に従うＤＤＣトランジスタのための動的なボディバイアシング動作を示すタイミング図である。
【図１３】他の実施形態に従うＤＲＡＭのブロック図である。
【図１４】実施形態に従うデジタル遅延ライン回路のブロック図である。
【図１５】実施形態に従うデジタル遅延ラインのための粗及び微調ボディバイアス調整範囲を示すグラフである。
【図１６】他の実施形態に従うデジタル遅延ラインのための粗及び微調ボディバイアス調整範囲を示すグラフである。
【図１７】実施形態に従う粗遅延回路のための可変遅延段の概略図である。
【図１８】実施形態に含まれ得るボディバイアス駆動回路のブロック略図である。
【図１９】ダブルデータレート（ＤＤＲ；double  data  rate）ＤＲＡＭのためのサンプルクロックを示すタイミング図である。
【図２０】実施形態に従うＤＤＲサンプルクロック発生器回路のブロック略図である。
【図２１】実施形態に従う微調遅延ライン回路のブロック略図である。
【図２２Ａ】図２１に示された回路と同じ回路についてプログラマブル遅延応答を示す図である。
【図２２Ｂ】図２１に示された回路と同じ回路についてプログラマブル遅延応答を示す図である。
【図２３】ＤＲＡＭ集積回路の部分の代替の実施形態の概略図である。
【図２４】複数の閾電圧デバイスとの関係においてボディバイアスを使用する方法の実施形態の波形図である。
【図２５】複数の閾電圧デバイスとの関係においてボディバイアスを使用する方法の実施形態の波形図である。
【発明を実施するための形態】
【０００５】
様々な実施形態が、これより、多数の図面を参照して以下で記載される。それらの図面は、説明のためにのみ様々な実施形態を表し、限定であるよう意図されない。当業者ならば以下の説明から容易に認識するであろうように、ここで説明される構造及び方法の様々な実施形態は、ここで記載される実施形態の原理から逸脱することなしに用いられてよい。
【０００６】
いくつかの実施形態において、チャネルの下に形成される高ドープのスクリーニング領域を有するトランジスタが用いられてよく、スクリーニング領域にはバイアス電圧が印加され得る。実施形態はまた、改善された動的ランダムアクセスメモリ（ＤＲＡＭ）に関連した回路及び方法を含むことができ、ＤＲＡＭペリフェラル回路の１以上は、増大されたボディ係数を有するトランジスタを使用する。実施形態はまた、閾電圧のばらつきが低減されたトランジスタの使用と、ＤＲＡＭペリフェラル回路において使用される整合されたトランジスタ対のために高められた整合を得るよう所望の閾電圧を目標とする能力とから得られる改善されたＤＲＡＭに関連した回路及び方法を含むことができる。実施形態は更に、増大されたボディ係数のトランジスタへのバイアスに従ってタイミングを制御するＤＲＡＭタイミング回路（例えば、遅延ライン、遅延ロックループ（ＤＬＬ；delay  lock  loop）、位相ロックループ（ＰＬＬ；phase  lock  loop））を含むことができる。実施形態はまた、低漏出の起動及びリセット動作のためのＤＲＡＭウェルバイアシング回路を含むことができる。
【０００７】
図１Ａは、実施形態に含まれ得る、高められた精度により閾電圧（Ｖｔ）を設定する能力とともに、増大されたボディ係数を有するディープリー・ディプリーティッド・チャネル（ＤＤＣ）トランジスタ１００の実施形態を示す。ＤＤＣトランジスタ１００は、ゲート電極１０２と、ソース１０４と、ドレイン１０６と、実質的に非ドープのチャネル１１０の上に位置付けられたゲート誘電体１２８とを有することができる。ソース１０４及びドレイン１０６に夫々隣接して位置付けられている低ドープのソース及びドレイン拡張（ＳＤＥ；source  and  drain  extension）１３２は、互いに向かって延在して、トランジスタチャネル長を設定する。
【０００８】
図１Ａにおいて、ＤＤＣトランジスタ１００は、例えば、基板１１６の上に形成されるＰウェル１１４を提供するＰ型ドープシリコン基板などの基板に形成されるＮ型ドーパント材料から作られたソース１０４及びドレイン１０６を有するＮチャネルトランジスタとして示されている。加えて、図１ＡにおけるＮチャネルＤＤＣトランジスタは、Ｐ型ドーパント材料から作られた高ドープのスクリーニング領域１１２と、ｐ型ドーパント材料から作られた閾電圧設定領域１１１とを有する。しかしながら、ドーパント材料に対する適切な変更によれば、ＰチャネルＤＤＣトランジスタが形成され得ることが理解されるであろう。
【０００９】
更に図１Ａを参照すると、ＤＤＣトランジスタ１００は、絶縁体（ゲート誘電体とも呼ばれる。）１２８及びゲート電極１０２を有することができるゲートスタック１０８を有することができ、ゲート電極は１つの層または複数の層から形成され得る。側壁１３０は、ゲートスタック１０８の側面において形成され得る。特定の実施形態では、そのような側壁は、ソース及びドレイン（１０４／１０６）の形成においてマスクの役割を果たすことができる。
【００１０】
いくつかの実施形態に従って、ＤＤＣトランジスタ１００は、ソース１０４に適用されるボディバイアスとは異なることができるボディバイアスを適用され得る。ボディバイアスは逆方向ボディバイアス（ＲＢＢ；reverse  body  bias）又は順方向ボディバイアス（ＦＢＢ；forward  body  bias）であることができる。ＮチャネルＤＤＣトランジスタの場合において、ＲＢＢは、ソース電圧よりも負であることができ、一方、ＦＢＢは、ソース電圧よりも正であることができる。Ｐチャネルトランジスタの場合において、ＲＢＢはソース電圧よりも大きくてよく、一方、ＦＢＢはソース電圧よりも小さくてよい。図示されている特定の実施形態では、ボディタップ１２６が含まれてよく、ボディバイアスの適用を可能にするようウェルと同じ導電型（図示されている例ではＰ型）から形成される。図１Ａに示されている極めて特定の配置において、ボディバイアスソース１２２（ＶＢＳ）は、ＦＢＢ１２４をボディタップ１２６を介して適用させる電圧を印加する。スクリーニング領域１１２の動作によって、そのようなボディバイアスの効果は、従来のトランジスタに対して高められ得る。
【００１１】
図１Ｂは、ここで記載される様々な実施形態に従って、増大されたボディ係数及び低減されたσＶｔ（閾変動）を有するＤＤＣトランジスタを形成する一般的な方法を説明するフロー図１５０である。図１Ｂに表されているプロセスは、その記載が概要であり且つ広範であるよう意図され、より詳細な実施形態及び例は以下で説明される。フロー図における夫々のブロックは、図１Ｂに表されている夫々のブロックに関連した様々な代替案に関連して、以下で更に詳細に図解及び記載される。
【００１２】
ステップ１５２はウェル形成を示し、異なる実施形態に従って１以上の異なるプロセスを含むことができる。ウェル形成ステップ１５２は、スクリーニング領域１１２、閾電圧設定領域１１１（もしあれば）、及び実質的に非ドープのチャネル１１０を形成するステップを含むことができる。１５３に表されているように、ウェル形成１５２は、ＳＴＩ（シャロートレンチアイソレーション（shallow  trench  isolation））形成１５４の前又は後であることができる。ウェル形成１５２は、ドーパントをＰウェル１１４に注入することによってスクリーニング領域１１２を形成することを含み、後にエピタキシャル層（ＥＰＩ；epitaxial  layer）の事前洗浄プロセスが続き、更に後に全面的な又は選択的なＥＰＩ堆積が続くことができる。それらのステップを実行する様々な代替案は図１Ｂに表されている。一実施形態に従って、ウェル形成１５２は、１５２Ａで示されるように、Ｇｅ／Ｂ（Ｎ）、Ａｓ（Ｐ）のビームライン注入、続いてＥＰＩ事前洗浄プロセス、そして続いて非選択的な全面的ＥＰＩ堆積を含むことができる。
【００１３】
代替的に、ウェル形成１５２は、１５２Ｂで示されるように、Ｂ（Ｎ）、Ａｓ（Ｐ）のプラズマ注入、続いてＥＰＩ事前洗浄、そして続いて非選択的な（全面的）ＥＰＩ堆積を含むことができる。ウェル形成１５２は、代替的に、１５２Ｃで示されるように、Ｂ（Ｎ）、Ａｓの固体ソース拡散、続いてＥＰＩ事前洗浄、そして続いて非選択的な（全面的）ＥＰＩ堆積を含むことができる。更なる他の代替案として、ウェル形成１５２はまた、１５２Ｄで示されるように、ウェル注入、続いてＢ（Ｎ）、Ａｓ（Ｐ）のインサイチュドープされた選択ＥＰＩを含むことができる。以下で更に記載されるように、ウェル形成は、ＤＤＣトランジスタ、レガシートランジスタ、高Ｖｔトランジスタ、低Ｖｔトランジスタ、σＶｔを改善されたトランジスタ、及び標準又はレガシーσＶｔトランジスタを含む、考慮される様々なタイプのデバイスにより構成され得る。ここで記載される実施形態は、異なるウェル構造を有し且つ異なるパラメータに従って共通の基板上に構成された多数のデバイスのうちのいずれか１つを可能にする。
【００１４】
ステップ１５２で、ホウ素（Ｂ）、インジウム（Ｉ）又は他のＰ型材料は、Ｐ型埋め込みのために使用されよく、ヒ素（Ａｓ）、アンチモン（Ｓｂ）又はリン（Ｐ）及び他のＮ型材料は、Ｎ型埋め込みのために使用されてよい。ある実施形態では、スクリーニング領域１１２は、約５×１０１８から１×１０２０ドーパントａｔｏｍｓ／ｃｍ３の間のドーパント濃度を有することができ、選択されるドーパント濃度は、所望の閾電圧及び他の所望のトランジスタ特性に依存する。ゲルマニウム（Ｇｅ）、カーボン（Ｃ）、又は他のドーパント移動抵抗層は、ドーパントの上方向の移動を減らすようスクリーニング領域の上に組み込まれ得る。ドーパント移動抵抗層は、イオン注入、インサイチュドープされたエピタキシャル成長又は他のプロセスを用いて形成され得る。ある実施形態では、ドーパント移動抵抗層はまた、ドーパントの下方向の移動を減らすよう組み込まれ得る。
【００１５】
ＤＤＣトランジスタのある実施形態では、閾電圧設定領域１１１はスクリーニング領域１１２の上に位置する。閾電圧設定領域１１１は、スクリーニング領域に隣接するか、その中に組み込まれるか、あるいは、それから垂直方向にオフセットされ得る。ある実施形態では、閾電圧設定領域１１１は、デルタドーピング、制御されたインサイチュ堆積、又は原子層堆積によって形成される。代替の実施形態では、閾電圧設定領域１１１は、スクリーニング領域１１２から非ドープのエピタキシャル層へのドーパント材料の制御された外方拡散によって、又は非ドープのエピタキシャル層が形成される前の、スクリーニング領域１１２の形成後の基板への別個の埋め込みによって、形成され得る。トランジスタの閾電圧の設定は、閾電圧設定領域１１１のドーパント濃度及び厚さを適切に選択するとともに、ゲート誘電体１２８からの閾電圧設定領域１１１の分離を保ち、ゲート誘電体１２８に直接隣接する実質的に非ドープのチャネル層を残すことによって、実施される。ある実施形態において、閾電圧設定領域１１１は、約１×１０１８ドーパントａｔｏｍｓ／ｃｍ３から約１×１０１９ドーパントａｔｏｍｓ／ｃｍ３の間のドーパント濃度を有することができる。代替の実施形態では、閾電圧設定領域１１１は、スクリーニング領域１１２のドーパントの濃度のおおよそ半分に満たないドーパント濃度を有することができる。
【００１６】
ある実施形態において、チャネルの最終層は、ブランケット又は選択ＥＰＩ堆積（１５２Ａ〜Ｄで示される代替案において示される。）によってスクリーニング領域１１２及び閾電圧設定領域１１１の上に形成されて、デバイスの技術仕様に合わせられた厚さの実質的に非ドープのチャネル領域１１０をもたらす。一般的な事項として、実質的に非ドープのチャネル領域１１０の厚さは、約５〜２５ｎｍの範囲に及び、選択される厚さは、トランジスタの所望の閾電圧に基づく。好適には、ブランケットＥＰＩ堆積ステップは、スクリーニング領域１１２を形成した後に行われ、閾電圧設定領域１１１は、後述されるように、スクリーニング領域１１２からブランケットＥＰＩ層の部分へのドーパントの制御された外方拡散によって形成される。Ｃ、Ｇｅ、又は同様のもののドーパント移動抵抗層は、閾電圧設定領域１１１から実質的に非ドープのチャネル領域１１０への、又は代替的に、スクリーニング領域１１２から閾電圧設定領域１１１へのドーパント移動を妨げるために必要に応じて利用され得る。
【００１７】
ドーパント移動抵抗層を使用することに加えて、他の技術は、スクリーニング領域１１２及び閾電圧設定領域１１１からのドーパントの上方向の移動を減らすために使用され得、低温加工、例えばアンチモン若しくはインジウムなどの低移動ドーパントの選択若しくは代用、格子間のドーパント移動を減らすための低温若しくはフラッシュアニーリング、又はドーパント原子の移動を減らすためのあらゆる他の技術が使用され得るが、それらに限られない。
【００１８】
上述されたように、実質的に非ドープのチャネル領域１１０は、閾電圧設定領域１１１の上に位置する。好適に、実質的に非ドープのチャネル領域１１０は、ゲート誘電体１２８に隣接して又はその近くで５×１０１７ドーパントａｔｏｍｓ／ｃｍ３に満たないドーパント濃度を有する。いくつかの実施形態において、実質的に非ドープのチャネル領域１１０は、スクリーニング領域１１２におけるドーパント濃度の１０分の１よりおおよそ小さいよう指定されるドーパント濃度を有することができる。更なる他の実施形態では、所望のトランジスタ特性に依存して、実質的に非ドープのチャネル領域１１０は、ドーパントがゲート誘電体１２８に隣接して又はその近くで５×１０１７ドーパントａｔｏｍｓ／ｃｍ３超まで高められるように、あるいは、極低線量のハロインプラント（halo  implant）を用いることによって、ドーパントを含んでよい。好適に、実質的に非ドープのチャネル領域１１０は、強いハロインプラント又は他のチャネルインプラントの使用を回避することによって、実質的に非ドープのままである。
【００１９】
図１Ｂに戻ると、ＳＴＩ形成１５４は、ウェル形成１５２の前又は後に起こることができ、１５４Ａによって示されるように９００℃よりも低い温度で形成される低温トレンチ犠牲酸化（ＴＳＯＸ；trench  sacrificial  oxide）リニアを含むことができる。ブランケットＥＰＩ堆積の後にＳＴＩ構造を形成する実施形態は、低温熱内にとどまるプロセスを用いて、予め形成されているスクリーニング領域１１２及び閾電圧設定領域１１１からのドーパント移動を減らすことができる。
【００２０】
ステップ１５６（図１Ｂ）で示されるように、ゲートスタック１０８は、多種多様な方法において、異なる材料から、異なる仕事関数で、実質的に非ドープのチャネル領域１１０の上に形成され、又は別なふうに構成され得る。他のオプションは、高誘電率（Ｈｉｇｈ−Ｋ）／メタルゲートが後に続くＳｉＯＮ／メタル／Ｐｏｌｙ及び／又はＳｉＯＮ／Ｐｏｌｙを含むゲートファーストプロセス１５６Ｂである。他のオプションであるゲートラストプロセス１５６Ｃは、Ｈｉｇｈ−Ｋ／メタルゲートを含み、ゲートスタックは、“Ｈｉ−Ｋファーストメタルゲートラスト”フロー又は“Ｈｉ−Ｋラストメタルゲートラスト”フローのいずれかにより形成され得る。更なる他のオプションである１５６Ｄは、デバイス構造に依存した調整可能な範囲の仕事関数を含むメタルゲートである。好適に、ＮＭＯＳ及び／又はＰＭＯＳのためのメタルゲート材料は、ミッドギャップの近くで、ＤＤＣトランジスタを十分に活用するよう選択される。しかしながら、従来のメタルゲートの仕事関数のバンドギャップ設定も使用されてよい。１つのスキームにおいて、メタルゲート材料は、所与のデバイスのための所望の仕事関数を実現する方法として、ＮＭＯＳ及びＰＭＯＳ対の間で切り替えられ得る。
【００２１】
ゲートスタックは、多種多様な方法において、“Ｈｉｇｈ−Ｋメタルゲート”として知られているものを形成するようポリシリコン及びメタルを含む異なる材料から、実質的に非ドープのチャネル領域１１０の上に形成され、又は別なふうに構成されてよい。メタルゲートプロセスフローは、“ゲートファースト”又は“ゲートラスト”であってよい。ゲートスタックの形成に続いて、ソース／ドレイン部分が形成されてよい。通常、拡張部分が埋め込まれ、更なるスペーサ形成及び次いでインプラントが後に続き、あるいは、代替的に、深ソース／ドレイン領域の選択エピタキシャル堆積が後に続く。
【００２２】
ステップ１５８で、ソース／ドレインチップが埋め込まれ得る。チップの大きさは、必要に応じて変更可能であり、ゲートスペーサ（ＳＰＣＲ）が使用されるかどうかに部分に依存する。一実施形態では、ソース／ドレインチップは形成されず、チップ埋め込みは存在しなくてよい（１５８Ａに図示。）。
【００２３】
ステップ１６０で、ソース１０４及びドレイン１０６は、好適には、例えばイオン注入（１６０Ａ）及びインサイチュドープされるエピタキシャル堆積（１６０Ｂ）などの従来のプロセス及び材料を用いて、形成され得る。任意に、ステップ１６０Ｃで示されるように、ＰＭＯＳ又はＮＭＯＳ選択ＥＰＩ層は、歪チャネルのための性能向上因子としてソース及びドレイン領域において形成され得る。スクリーニング領域１１２及び閾電圧設定領域１１１を保つのに必要とされるものの境界内にあるあらゆるアニールステップのための熱量が実質的に損なわれないという条件で、ソース１０４及びドレイン１０６は、隆起した及び／又は埋め込まれたソース／ドレイン、非対称にドープされた、カウンタドープされた、若しくは結晶構造を変更されたソース／ドレイン、又はＬＤＤ（Lightly  Doped  Drain）技術に従うソース／ドレイン拡張領域の注入ドーピングを更に含むことができる。
【００２４】
ステップ１６２で、メタルゲートは、ゲートラストプロセスに従って形成される（１６２Ａ）。代替的に、ゲートファーストプロセスが、メタルゲートを形成するために使用され得る。
【００２５】
もう一度図１Ａに戻ると、チャネル１１０は、ソース１０４とドレイン１０６との間を接触させて延長し、ソースとドレインとの間の移動性電荷担体の移動を支援する。動作において、ゲート電極電圧（ＶＧ１）１１８が所定レベルでＤＤＣトランジスタ１００に印加される場合に、実質的に非ドープのチャネル領域１１０において形成されている空乏領域は、チャネル空乏深さが、ドープされたチャネル格子におけるドーパントからの積分された電荷の関数であり、且つ、実質的に非ドープのチャネル領域１１０が、ほとんどドーパントを有さないことから、スクリーニング領域１１２へ延在することができる。スクリーニング領域１１２は、仕様に従って製造される場合に、空乏領域幅を定義するよう空乏領域を効果的に固定する。
【００２６】
また明らかなように、スクリーニング領域１１２の位置、濃度、及び厚さは、ＤＤＣトランジスタの設計において重要な因子である。ある実施形態において、スクリーニング領域は、ソース及びドレインの接合の下端より上に位置する。スクリーニング領域にドープして、そのピークドーパント濃度に、トランジスタがオンされる場合に空乏幅の端を定義させるよう、例えばデルタドーピング、広範なドーパント注入、又はインサイチュドーピングなどの方法が好ましい。これは、スクリーニング領域１１２が、それが、過度の接合漏れの経路を生じることを回避しながら、その下にウェルを適切にスクリーニングすることができるよう、有限な厚さを有するべきであるためである。トランジスタがそのようなスクリーニング領域を有するよう構成される場合に、トランジスタは、良好な閾電圧整合、高い出力抵抗、低い接合漏れ、良好なショートチャネル効果を同時に有するとともに、更には、強いボディ効果により、独立して制御可能なボディを有することができる。加えて、異なる閾電圧を有する複数のＤＤＣトランジスタは、同時に閾電圧変動の低減を達成しながら、閾電圧設定領域１１１及び／又はスクリーニング領域１１２の位置、厚さ、及びドーパント濃度をカスタマイズすることで容易に実装され得る。一実施形態において、スクリーニング領域は、スクリーニング領域の上面がゲートの下におおよそＬｇ／１．５からＬｇ／５（なお、Ｌｇはゲート長である。）の距離で設置されるように、位置付けられる。一実施形態において、閾電圧設定領域は、スクリーニング領域のドーパント濃度の約１／１０のドーパント濃度を有する。ある実施形態において、閾電圧設定領域は、閾電圧設定領域及びスクリーニング領域の組み合わせがゲートの下におおよそＬｇ／１．５からＬｇ／５の距離で設置されるように薄い。
【００２７】
スクリーニング領域１１２の上に且つ実質的に非ドープのチャネル領域１１０の下に位置する閾電圧設定領域１１１の使用により閾電圧を変更することは、閾電圧を調整するための従来の閾電圧インプラントに代わる技術である。実質的に非ドープのチャネル領域１１０へのドーパント移動を防ぐよう注意が払われるべきであり、例えばカーボン又はゲルマニウムなどの抗移動材料及び低温アニールの使用は、多くの用途のために推奨される。閾電圧設定領域１１１及びＤＤＣトランジスタの形成に関する更なる情報は、２０１０年９月３０日付けで出願された米国特許出願第１２／８９５７８５号に対応する、２０１１年４月７日付けで公開された米国特許出願公開第２０１１／００７９８６１（Ａ１）号明細書において見つけられ、この開示の全文は、参照により本願に援用される。
【００２８】
閾電圧を変更する更なる他の技術は、適切な仕事関数を有するゲート材料の選択に依存する。ゲート電極１０２は、好適にはメタル、合金、金属窒化物及び金属シリサイドを含むがそれらに限られない従来の金属、並びにそのラミネート及びその混合物から形成され得る。ある実施形態において、ゲート電極１０２はまた、例えば、高ドープのポリシリコン及びポリシリコン−ゲルマニウム合金を含むポリシリコンから形成されてよい。メタル又は合金は、アルミニウム、チタニウム、タンタル、又は例えば窒化チタンなどの混合物を含有するチタニウムを含むそれらの窒化物を含有するものを含んでよい。ゲート電極１０２の形成は、例えば蒸発法及びスパッタリング法などがあるがそれに限られない、シリサイド法、化学気相堆積法及び物理的気相成長法を含むことができる。通常、ゲート電極１０２は、約１から約５００ナノメートルの全体的な厚さを有する。ある実施形態において、バンドエッジとミッドギャップとの間の中間にある仕事関数を有するメタルが選択され得る。２０１０年１２月３日付けで出願された米国特許出願第１２／９６０２６６号に対応する、２０１３年１０月２９日付けで発行された米国特許公報第８５６９１２８号で論じられているように、そのようなメタルゲートは、多数のトランジスタタイプをサポートするチップ又は他のダイにおけるシステムのための異なった必要とされるメタルタイプ、及びマスクステップの低減を可能にするよう、ＰＭＯＳ及びＮＭＯＳの交換を簡単にする。なお、この特許文献の開示の全文は、参照により本願に援用される。
【００２９】
スクリーニング領域１１２へのバイアス印加は、ＤＤＣトランジスタ１００の閾電圧を変更するための更なる他の技術である。スクリーニング領域１１２は、トランジスタのボディ効果を設定し、従来のＦＦＴトランジスタで見られるよりも高いボディ効果を可能にする。例えば、ＤＤＣトランジスタのスクリーニング領域１１２へのボディタップ１２６は、閾電圧の更なる制御を提供するために形成され得る。印加されるバイアスは逆方向バイアス又は順方向バイアスのいずれかであることができ、閾電圧に有意な変化をもたらすことができる。バイアスは静的又は動的であることができ、絶縁されたトランジスタに、又は共通のウェルを共有するトランジスタのグループに適用され得る。バイアシングは、閾電圧を固定された設定点に設定するよう静的であることができ、あるいは、トランジスタの動作条件又は必要条件の変化に適応するよう動的であることができる、様々な適切なバイアシング技術は、２０１２年９月２５日付けで発行された米国特許公報第８２７３６１７号において開示されており、その開示の全文は、参照により本願に援用される。
【００３０】
有利に、前述の実施形態、構造、及びプロセスに従って作られるＤＤＣトランジスタは、従来のＭＯＳトランジスタと比較して、散在した又はランダムなドーパント変動から生じる低減された不整合を有することができる。ある実施形態において、低減された変動は、例えばスクリーニング領域、任意の閾電圧設定領域、及びエピタキシャル成長されたチャネル領域などの構造の採用に起因する。ある代替の実施形態では、ＤＤＣトランジスタ間の不整合は、トランジスタ絶縁構造の生成の前に複数のＤＤＣトランジスタにわたってスクリーニング層を埋め込み、トランジスタエピタキシャル構造の生成の前に成長されたブランケットエピタキシャル層としてのチャネル層を形成することによって、低減され得る。ある実施形態において、スクリーニング領域は、外側矢状面において実質的に一様なドーパント濃度を有する。ＤＤＣトランジスタは、チャネルにおけるドーパントの拡散率を管理しながら妥当なスループットを可能にする熱量を有する半導体プロセスを用いて、形成され得る。ＤＤＣトランジスタにおける使用に適したトランジスタ構造及び製造の更なる例は、Scott  E.  Thompson等によるElectronic  Devices  and  Systems,  and  Methods  for  Making  and  Using  the  Sameと題された、２０１２年９月２５日付けで発行された米国特許公報第８２７３６１７号と、Low  Power  Semiconductor  Transistor  Structure  and  Method  of  Fabrication  Thereofと題された、２０１０年１２月１７日付けで出願された米国特許出願第１２／９７１８８４号に対応する、２０１３年９月１０日付けで発行された米国特許公報第８５３０２８６号と、Transistor  with  Threshold  Voltage  Set  Notch  and  Method  of  Fabrication  Thereofと題された、２０１０年１２月１７日付けで出願された米国特許出願第１２／９７１９５５号に対応する、２０１１年１２月２２日付けで公開された米国特許出願公開第２０１１／０３０９４４７（Ａ１）号明細書とにおいて開示されており、それらの夫々の内容は、参照により本願に援用される。
【００３１】
ＤＲＡＭペリフェラル回路の１以上を実装するためにＤＤＣトランジスタを用いるＤＲＡＭの実施形態は、それらのペリフェラル回路を実装するために従来のＭＯＳＦＥＴを用いるＤＲＡＭと比較して、高められた性能特性を有することができる。高められた性能特性の理由のいくつかは、（１）ＤＤＣトランジスタがより低い閾電圧変動、すなわち、より低いσＶｔを有することができること、及び／又は（２）ＤＤＣトランジスタがより高いＩｅｆｆ及びより高いボディ係数を有することである。結果として、ＤＤＣトランジスタを用いるＤＲＡＭセンスアンプは、（１）ＤＤＣトランジスタのより低いσＶｔによる設計マージングの縮小に由来するＤＲＡＭセンスアンプの低減された電源電圧ＶＩＮＴ、及び／又は（２）低減された電源電圧に由来するＤＲＡＭセンスアンプ及び他のペリフェラル回路の低減された電力消費量を提供することができる。
【００３２】
図２Ａは、実施形態に従うＤＲＡＭ２００のブロック図であり、ＤＲＡＭは、ＤＤＣトランジスタを用いて実装された１以上のペリフェラル回路を含む。ＤＲＡＭ２００は、データを記憶するＤＲＡＭセルを備えるＤＲＡＭアレイ２０５を有する。ＤＲＡＭ２００は、ＤＲＡＭアレイ２０５に記憶されているデータにアクセスするために使用されるＤＲＡＭペリフェラル回路を更に有する。図示されている特定の実施形態では、そのようなＤＲＡＭペリフェラル回路は、アドレス入力バッファ２０７、行及び列アドレスラッチ（２１０／２０９）、行及び列マルチプレクサ／デコーダ（２１５／２１１）、センスアンプ２１１、及びデータ入出力バッファ２１３を含むことができる。
【００３３】
通常、ＤＲＡＭは、行及び列アドレス成分が異なる時点で同じアドレスピンＡ［０］．．Ａ［ｉ］において受け取られる多重アドレッシングを使用することができる。特定の実施形態では、行アドレスストロープ（ＲＡＳ＊）の立ち下がりエッジに応答して、ＤＲＡＭアドレスピンＡ［０］乃至Ａ［ｉ］に存在するアドレス値は、行アドレスラッチに供給され得る。列アドレスストロープ（ＣＡＳ＊）の立ち下がりエッジに応答して、ＤＲＡＭアドレスピンＡ［０］乃至Ａ［ｉ］に存在するアドレス値は、列アドレスラッチに供給され得る。通常、ＲＡＳ＊信号は、行アドレスラッチ２１０において行アドレス成分をラッチするよう、最初にアサートされる。行アドレス成分がラッチされた後、ＣＡＳ＊信号は、列アドレスラッチ２０９において列アドレス成分をラッチするようアサートされる。
【００３４】
図２Ａに戻ると、行アドレス成分の適用は、ＤＲＡＭアレイ２０５からの全行の読み出しを引き起こすことができる。通常、行アドレスによってアクセスされる行に記憶されているデータ値がビットラインを下ってセンスアンプ２１２へ伝播し、そして、センスアンプ２１２の出力が安定するには、所定存続期間の時間がかかる。列アドレス成分は、センスアンプによって検出された行データ値の中からＤＲＡＭアドレスに対応するデータを選択するよう、列デコーダ／マルチプレクサ２１０を構成することができ（すなわち、行及び列アドレス成分の結合）、選択されたデータは、ＤＲＡＭ入出力バッファ２１３を通じて出力ピンにおいて駆動され得る。通常、列アドレスマルチプレクサは、センスアンプの出力が安定した後に、出力ピンにおいて駆動されるべきデータを選択する。
【００３５】
ペリフェラル回路のいずれか（すなわち、ＤＲＡＭアレイ２０５の外にあるもの）がＤＤＣトランジスタを含むことができることが理解される。
【００３６】
図２Ａは、多重アドレス構造によるＤＲＡＭを示すが、代替の実施形態は、多重化されていないアドレス入力を有する“擬似ＳＲＡＭ”インタフェースを含む他のインタフェースを含むことができる。更に、実施形態に従うＤＲＡＭは、バックグラウンドのリフレッシュ動作と、入力信号によって開始されるリフレッシュ動作とを含むことができる。
【００３７】
図２Ｂは、一実施形態に従うＤＲＡＭ２００′のレイアウトである。ＤＲＡＭは、水平及び垂直の両方向において延在するＤＲＡＭセル（１つが２０５′として示されている。）の複数のアレイを有することができる。通常、ＤＲＡＭアレイ２０５′は、第１の方向においてセンスアンプ及び列マルチプレクサ（２１２′及び２１１′）のストリップによって分離され得る（例えば、センスアンプ及び列マルチプレクサは、図２Ｂに示される垂直ストリップ沿いにある。）。ＤＲＡＭアレイ２０５′は、第２の方向において、行デコーダ（２１５′）を含むことができるストリップによって分離され得る（例えば、行デコーダは、図２Ｂに示される水平ストリップに沿って形成される。）。
【００３８】
図３Ａは、実施形態に従う、ＤＲＡＭを製造する一般的な方法を表すフロー図３００である。フロー図３００は、ＤＲＡＭのペリフェラル回路が、ここで記載される様々な実施形態に従って、高められたボディ係数及び低減されたσＶｔを有するＤＤＣトランジスタを使用することができる配置を示す。フロー図３００は、ＤＤＣトランジスタと、ＤＲＡＭセルアクセストランジスタとして使用される埋込チャネルアレイトランジスタ（ＲＣＡＴ；recessed  channel  array  transistor）と、ＤＲＡＭキャパシタとを同じシリコン基板上に形成する方法を提供する。
【００３９】
ステップ３０５で、ウェルはインプラントにより形成され得る。ステップ３０５は、異なる実施形態に従って１以上の異なるプロセスステップを含むことができる。ウェル形成ステップは、スクリーニング領域１１２及び任意の閾電圧設定領域１１１を形成するステップを含むことができる。ステップ３１０で、ブランケット又は選択エピタキシャル堆積は、実質的に非ドープのチャネル領域１１０を生じさせるよう行われる。スクリーニング領域１１２、閾電圧設定領域１１１、及び非ドープのチャネル領域１１０を形成するステップは、図１Ａ及び１Ｂを参照して与えられている対応するステップの記載に従って行われ得る。
【００４０】
ステップ３１５で、シャロートレンチアイソレーション（ＳＴＩ）領域は、低温ＳＴＩプロセスを用いて形成される。この低温ＳＴＩプロセスは、ＳＴＩ形成ステップ１５４（図１Ｂ）と同様であることができる。ＳＴＩ領域は、部分的に形成されているＤＤＣトランジスタのアクティブ領域と、未だ形成されていないＲＣＡＴデバイスとを電気的に絶縁する。ステップ３２０で、埋込チャネルエッチは、ＲＣＡＴデバイスが形成されるべき基板の範囲において埋込チャネルを選択的に形成するために行われる。
【００４１】
ステップ３２５で、ポリシリコン層は、ＤＤＣトランジスタ及びＲＡＴデバイスの両方のためのゲートスタックを形成する部分として基板の選択的な範囲の上に形成される。ＤＤＣトランジスタのゲートスタックは、ステップ１５６（図１Ｂ）を参照して論じられたように、多種多様な方法において、異なる材料から、異なる仕事関数で形成され得る。そのような代替案は、Ｐｏｌｙ／ＳｉＯＮゲートスタック（図１Ｂのステップ１５６Ａにおいて図示。）、Ｈｉｇｈ−Ｋ／メタルゲートが後に続くＳｉＯＮ／メタル／Ｐｏｌｙ及び／又はＳｉｏｎ／Ｐｏｌｙを含むゲートファーストプロセス（図１Ｂのステップ１５６Ｂにおいて図示。）、ゲートスタックが“Ｈｉ−Ｋファーストメタルゲートラスト”フロー又は“Ｈｉ−Ｋラストメタルゲートラスト”フローのいずれかにより形成され得るＨｉｇｈ−Ｋ／メタルゲートスタックを含むゲートラストプロセス（図１Ｂのステップ１５６Ｃにおいて図示。）、あるいは、デバイス構造に依存して調整可能な範囲の仕事関数を有するメタルゲート（図１Ｂのステップ１５６Ｄにおいて図示。）を含むことができる。
【００４２】
ステップ３３０で、ＤＤＣトランジスタ及びＲＣＡＴデバイスのソース及びドレイン領域が形成される。ＤＤＣトランジスタのソース−ドレイン形成は、ステップ１６０（図１Ｂ）についての記載に従って行われ得る。任意に、ソース／ドレインチップ埋め込みは、ステップ３２６で示されるように、ソース及びドレイン領域を形成するより前に行われ得る。
【００４３】
ステップ３３５で、シリサイド領域は、ステップ３２５で形成されたポリシリコンゲートの上に形成され得る。ステップ３４０で、メタルゲートは、ゲートラストプロセスに従って形成され得る。ステップ３３５及び３４０は任意であり、いずれか１つ又は両方は、シリサイド又はゲートラストプロセスのために夫々実行されてよい。
【００４４】
ステップ３４５で、メタル０層が形成される。ステップ３５０で、キャパシタ接点は、形成されるべき金属−絶縁体−金属（ＭｉＭ）キャパシタのプレートの１つに接するよう形成される。ステップ３５５で、ＭｉＭキャパシタが形成される。これは、ステップ３６でメタル０／メタル１接点を形成すること、及びステップ３６５でメタル１層を形成することが後に続く。任意に、更なるメタル層がメタル１層の上に形成されるべき場合は、更なる接点及びメタル層が更に形成され得る。
【００４５】
図３Ｂは、一実施形態に従う、共通の半導体基板上でＤＤＣトランジスタ３７２及びＤＲＡＭコア領域３７４を有する集積回路３７０の断面図である。たとえ集積回路３７０がＲＣＡＴデバイスを有するＤＲＡＭコアを示すとしても、他のデバイスタイプがＤＲＡＭコアの代替の実施形態において使用され得る。集積回路３７０は、図３Ａを参照して上述されたプロセスを用いて製造され得る。ＤＲＡＭコア領域３７４及びＤＤＣトランジスタ領域３７２は、同じ半導体基板３７６に形成され、ＳＴＩ領域３８０によって互いから電気的に分離されている。実質的に非ドープのエピタキシャル層３８２は、ＲＣＡＴデバイス領域３７４及びＤＤＣトランジスタ領域３７２の両方にわたって延在する。通常、上述されたように、エピタキシャル層３８２は、スクリーニング領域３８４がＤＤＣトランジスタ３０１のために形成された後に、ブランケットエピタキシャル層として形成される。加えて、上述されたように、任意の閾電圧設定領域（図示せず。）もスクリーニング領域３８４の上に形成され得る。ＲＣＡＴデバイスは、埋込チャネルにおいて堆積される誘電体層３８６と、ゲート充電材料３８８とを含む。ゲート充電材料は、メタル又はポリシリコンを含むあらゆる適切な材料であることができる。一実施形態では、ＲＣＡＴデバイスは、埋込チャネルの側壁においてコンフォーマルなＨｉｇｈ−Ｋ誘電体層を堆積し、その後に、所定の仕事関数を有するゲートにより埋込チャネルを満たすことによって、形成される。ＤＤＣトランジスタのゲートスタック３９０は、ポリシリコン又はメタルを含むあらゆる適切な材料であることができる。図示される２つのＲＣＡＴデバイスは、接点３９２を形成することによって夫々のＤＲＡＭセルのＤＲＡＭキャパシタ３９４に接続される。２つのＲＣＡＴデバイスはまた、接点３９６を形成することによって接点／ビットラインに接続される。ＤＲＡＭコアデバイスゲートはまた、カップリングキャパシタを制限するよう、一般的であるように、埋め込まれてよい。
【００４６】
いくつかの実施形態において、同じボディバイアスは、保持時間仕様を満足するよう、更には、ＤＤＣデバイスの閾電圧を基本値から上昇させるよう、ＤＲＡＭデバイスによって必要とされるように、共通ＮＭＯＳバルク領域３７６に適用され得る。加えて、又は代替的に、そのようなボディバイアス電圧は、異なる目標Ｖｉで動作するようＤＤＣトランジスタを調節することができる。ＤＤＣデバイスの閾電圧は、スクリーニング領域及び／又は閾電圧設定領域の位置及びドーピング濃度、並びに実質的に非ドープのチャネル領域の厚さのいずれかを含む上記の技術を用いて、デバイスの仕事関数を対象とし且つバックボディバイアスをトランジスタに適用して、目標Ｖｔへと調整され得る。
【００４７】
このように、ＤＲＡＭ集積回路の１以上のペリフェラル回路は、ＤＤＣトランジスタを含むことができる。
【００４８】
ＤＤＣトランジスタを有するペリフェラル回路を持ったＤＲＡＭ集積回路について記載してきたが、特定のペリフェラル回路構造がこれより記載される。
【００４９】
最初に図４を参照すると、実施形態に従う集積回路がブロック図において示されており、全体参照符号４００によって示されている。集積回路４００は、複数の行及び列において配置されたＤＲＡＭセルを含む、ＤＲＡＭセルの多数のアレイを含むことができるＤＲＡＭである。議論の簡単のために、しかしながら、ただ２つのＤＲＡＭアレイ４０５及び４１０が表されており、リード及びライト動作を行うために使用される関連ペリフェラル回路とともに論じられる。ライト動作は、選択されたＤＲＡＭセルにデータを記憶し、リード動作は、選択されたＤＲＡＭセルに記憶されているデータにアクセスする。
【００５０】
夫々のＤＲＡＭアレイ（例えば、４０５及び４１０）は、行及び列に配置された多数のＤＲＡＭセルを含む。通常、夫々のメモリセルは、１つのアクセストランジスタと、１つのキャパシタとを含むことができる。アクセストランジスタの１つの端子は、ＤＲＡＭアレイのビットラインに接続されており、アクセストランジスタの他の端子は、そのキャパシタの端子に接続される。アクセストランジスタのゲート端子は、ＤＲＡＭアレイのワードラインに接続される。よって、アクセストランジスタは、そのセルのキャパシタをＤＲＡＭアレイのビットラインに接続することができるスイッチとして動作し、該スイッチは、セルのワードラインがアクティブにされる場合にオンされ、セルのワードラインが非アクティブにされる場合にオフされる。
【００５１】
キャパシタの第２の端子は、通常は大きさＶｄｄ／２の電圧を供給する電圧源に接続され得る。キャパシタに蓄えられる電荷は、ＤＲＡＭセルに記憶されるデータ、すなわち、論理ハイ又は論理ローのいずれか一方、に相当する。論理“１”を記憶することは、キャパシタ両端の（約）Ｖｄｄ／２の電圧に対応することができ、論理“０”は、キャパシタ両端の（約）−Ｖｄｄ／２の電圧に対応することができる。代替の実施形態では、キャパシタは、大きさＶｓｓの電圧源又は接地に接続され得、論理“１”又は“０”を記憶することは、夫々、キャパシタ両端の（約）Ｖｄｄの又は（約）Ｖｓｓの電圧を記憶することに対応することができる。
【００５２】
ＤＲＡＭアレイの特定のＤＲＡＭセルに接続されているワードラインが、そのＤＲＡＭセルを選択するようアクティブにされる場合に、選択されたＤＲＡＭセルにおけるアクセストランジスタは、そのセル内のキャパシタをビットラインに接続する。選択されたＤＲＡＭセルは、セルに記憶されているデータを読み出すよう、又はセルにデータを書き込むよう、アクセスされ得る。選択されたＤＲＡＭセルからデータを読み出すことは、選択されたＤＲＡＭセルに保持されている電圧レベル（すなわち、ＤＲＡＭセルのキャパシタに蓄えられている電荷）が論理“１”又は論理“０”に対応するかどうかを検出するようセンスアンプの使用を伴う。
【００５３】
ＤＲＡＭは、夫々のＤＲＡＭセルに対応する相補的なビットラインの対を有するよう設計され得る。図４を参照すると、センスアンプ４２０は、相補的なビットライン４２９（Ｄ０）及び４３０（Ｄ０＊）の対の間に接続され得る。相補的なビットライン４２９及び４３０は、ＤＲＡＭセル４０５−０（アレイ４０５に含まれる。）及びＤＲＡＭセル４０５−１（アレイ４０５に含まれる。）に夫々対応する真及び相補ビットラインである。２つのＤＲＡＭアレイ４０５、４１０のうちの１つは、トランジスタ５２５−０／１及び４２５−２／３に夫々接続されるＳＥＬａ及びＳＥＬｂへの信号によって、センスアンプ４２０に選択的に接続される。例えば、ＳＥＬａがハイに駆動され、ＳＥＬｂがローである場合に、トランジスタ４２５−０／１は、アレイ４０５内のＤＲＡＭセルをセンスアンプ４２０に接続するよう導通状態で動作し、トランジスタ４２５−２／３は、アレイ４１０内のＤＲＡＭセルをセンスアンプ４２０から絶縁するよう非導通状態で動作する。反対に、ＳＥＬｂがハイレベルに駆動され、ＳＥＬａがローレベルに駆動される場合に、トランジスタ４２５−２／３は、アレイ４１０内のＤＲＡＭセルをセンスアンプ４２０に接続するよう導通状態で動作し、トランジスタ４２５−０／１は、アレイ４０５内のＤＲＡＭセルをセンスアンプ４２０から絶縁するよう非導通状態で動作する。
【００５４】
ＤＲＡＭセル４０５−０がリード動作のために選択される場合に、センスアンプ４２０は、ワードラインが選択されるときにビットラインのキャパシタンスとそのセルの保持キャパシタとの間で電荷共有し、次いで相補的なビットライン４３９（Ｄ０）及び４３０（Ｄ０＊）の間の差動電圧を検知することによって、そのセルに記憶されているデータ値を決定する。通常、例えば４３５−０／１などの平衡回路は、電荷共有動作の前に、通常はＶｄｄ／２に又はその近くにある電圧（この場合に、Ｖｅｑとして設計される。）で相補的なビットラインにある電荷を釣り合わせるよう、相補的なビットラインの間に接続される。平衡回路４３５−０は、第１及び第２のトランジスタ４４０−ａ及び４４０−ｂを有する。制御信号ＥＱａに応答して、トランジスタ４４０−ａ／ｂは、平衡電圧ＶｅｑをビットラインＤ０／Ｄ０＊に印加するよう導通状態に置かれ得る。図示されている実施形態では、平衡回路４３５−０は、平衡制御信号ＥＱａの制御下で２つの相補的なビットラインを短絡させるよう構成される第３のトランジスタ４４０−ｃを更に有することができる。従って、制御信号ＥＱａがハイに駆動される場合に、平衡回路４３５−０はビットライン４２９（Ｄ０）をビットライン４３０（Ｄ０＊）に接続して、２つの相補的なビットラインを有効に短絡させ、そして、それらの相補的なビットラインを平衡電圧Ｖｅｑに接続する。平衡回路４３５−１は、平衡制御信号ＥＱｂに接続される対応する４４５−ａ、４４５−ｂ、及び４４５−ｃを有する。制御信号ＥＱｂが論理ハイ電圧レベルに駆動される場合に、平衡回路４３５−１はビットラインＤ１をビットラインＤ１＊に接続し、２つの相補的なビットラインを有効に短絡させ、更には、それらの相補的なビットラインを平衡電圧Ｖｅｑに接続する。通常、平衡電圧Ｖｅｑは、Ｖｄｄ／２に又はその近くに設定される。平衡回路４３５−０及び４３５−１は夫々、ＤＲＡＭアレイ４０５及び４１０がアクセスされる場合に相補的なビットラインを釣り合わせるために使用される。
【００５５】
ＤＲＡＭの平衡信号（例えば、ＥＱａ、ＥＱｂ）は、通常は、ビットラインがアクセスされていない場合に“オン”状態に保たれ、次いで、そのビットラインへのアクセス動作の開始時にロー電圧レベルに駆動される。この平衡動作の後、アクセスされるべき選択されたＤＲＡＭセルに対応するワードラインはアクティブにされる。十分な時間が、ビットセル保持キャパシタとビットラインとの間の十分に電荷共有するよう許容されると、センスアンプは、電荷共有によって引き起こされた小さな差動状態から同じ方向においてフルレール（Ｖｄｄ及びＶｓｓ）へとビットラインを駆動するよう有効にされる。例えば、図４を参照すると、ワードラインＷ０の作動の後、センスアンプ４２０が相補的なビットライン４２９（Ｄ０）及び４３０（Ｄ０＊）の間の差動電圧を検出した場合に、選択されたＤＲＡＭセルのキャパシタに蓄えられている電荷に相当する信号は、相補的な入出力ラインＩ／Ｏ及びＩ／Ｏ＊の対において出力される。特に、列選択信号ＣＳＥＬは、センスアンプが差動電圧を検出するのを完了した後、相補的なビットライン４２９（Ｄ０）及び４３０（Ｄ０＊）を夫々の相補的な入出力ラインへ（列選択トランジスタ４２５−０／１を介して）接続するようトランジスタ４２６−０及び４２６−１に印加される。
【００５６】
図５は、図４において４２０として示されているのと同じセンスアンプ５００の実施形態を表す。センスアンプ５００は、Ｐ型セクション５０５及びＮ型セクション５１０を含み、それらのセクションは、相補的なノードＳＡＩＮＴ及びＳＡＩＮＴ＊（相補的なビットラインに接続され得る。）の間の差動電圧を検出し、ビットラインの１つに接続されている選択されたＤＲＡＭセルのキャパシタに蓄えられている電荷に従ってノードをＶｄｄ及びＶｓｓに（又はその方へ）駆動するよう協働する。Ｎ型セクション５１０は、（２つの相補的なビットラインＤ０及びＤ０＊のうちの）低い方の電圧を有するノード（ＳＡＩＮＴ又はＳＡＩＮＴ＊）をＶｓｓに（又はその方へ）駆動する交差結合されたＮＭＯＳトランジスタ５２５及び５３０を有することができる。Ｐ型セクション５０５は、高い方の電圧を有するビットラインをＶｄｄに（又なその方へ）駆動する交差結合されたＰＭＯＳトランジスタ５１５及び５２０を有することができる。Ｎ型セクションのコモンノードＮＬＡＴ＊は、２つの交差結合されたＮＭＯＳトランジスタ５２５、５３０のソースへ接続されている。Ｐ型セクションのコモンノードＡＣＴは、２つの交差結合されたＰＭＯＳトランジスタ５１５、５２０へ接続されている。
【００５７】
動作において、最初に、平衡信号がデアサートされた後且つワードラインがアクティブにされる前に、センスアンプの内部ノードＳＡＩＮＴ及びＳＡＩＮＴ＊は（平衡の結果として）最初に（約）Ｖｄｄ／２にあることができ、ＮＬＡＴ＊及びＡＣＴもＶｄｄ／２に保たれる。従って、Ｎ型セクション５１０内のｎチャネルトランジスタは、それらのゲート−ソース間電位（Ｖｇｓ）がゼロであるために、非導通状態にあることができ、Ｐ型セクション５０５内のｐチャネルトランジスタは、それらのＶｇｓもゼロであるために、非導通状態にあることができる。ワードラインがアクティブにされた後、信号電圧がＳＡＩＮとＳＡＩＮＴ＊との間に現れ、それらのノードの１つでの電圧は、アクセスされるＤＲＡＭセルに蓄えられている電荷に従って、Ｖｄｄ／２よりも高いか又はそれよりも低いレベルに駆動される。例えば、論理“１”が選択されたＤＲＡＭセルに記憶されている場合に、ＳＡＩＮＴはＶｄｄ／２よりも高い電圧に上がることができ、論理“０”が選択されたＤＲＡＭセルに記憶されている場合に、ＳＡＩＮＴはＶｄｄ／２よりも低い電圧に下がることができる。
【００５８】
Ｎ型セクション５１０及びＰ型セクション５０５は、アクティブに（始動）され得、検出動作は、ＮＬＡＴ＊にある電圧をＶｓｓへと、及びＡＣＴにある電圧をＶｄｄへと駆動することによって、開始され得る。ＮＬＡＴ＊と相補的なノードＳＡＩＮＴ、ＳＡＩＮＴ＊との間の電圧がＮＭＯＳトランジスタ５２５、５３０の閾電圧に近づくにつれて、高い方の電圧を有するビットラインに接続されているゲートを有するＮＭＯＳトランジスタは、導通し始めることができ、従って、その対応するノード（ＳＡＩＮＴ又はＳＡＩＮＴ＊）及びビットラインをＮＬＡＴ＊にある電圧へと放電し始める。ＮＬＡＴ＊ノード電圧がＶｓｓに達すると、低い方の電圧を有するビットラインもＶｓｓに放電される。他のＮＭＯＳトランジスタは、そのゲート端子が、Ｖｓｓへと放電している低い方の電圧を持ったノード（ＳＡＩＮＴ＊又はＳＡＩＮＴ）に接続されているので、この時間インターバルの間に導通しない。
【００５９】
Ｐ型セクション５０５は、ノードＡＣＴにある電圧をＶｄｄへと駆動することによって始動され得る。いくつかの実施形態において、この時点で、１つのノード（ＳＡＩＮＴ又はＳＡＩＮＴ＊）は、Ｎ型セクション５１０によってＶｓｓへと駆動されている。そのゲートが低い方の電圧を有するノードに接続されているＰＭＯＳトランジスタ（５１５又は５２０）は、導通状態へと駆動される。結果として、高い方の電圧を有するビットラインは、ノードＡＣＴにある電圧へと充電することができ、最終的に、ＡＣＴノードでの電圧がＶｄｄに達すると、Ｖｄｄに達することができる。
【００６０】
検出動作の間、ノードＳＡＩＮＴ及びＳＡＩＮＴ＊は、それらの夫々のビットラインに接続されたままであることができる。更に、選択されたＤＲＡＭセルのアクセストランジスタは、導通状態のままであることができる。よって、ＤＲＡＭセルのキャパシタは、その以前に記憶されたデータに従って、Ｖｄｄへと充電されるか、又はＶｓｓへと放電され得る。すなわち、ＤＲＡＭセルのデータ値はリフレッシュされる。
【００６１】
いくつかの実施形態において、Ｎ型セクション５１０及びＰ型セクション５０５は同時に始動され得る。しかしながら、代替の実施形態では、Ｎ型セクション及びＰ型セクションは順次に始動され得、このとき、Ｎ型セクション５１０は、ＮＬＡＴ＊ノードをＶｓｓへと駆動することによって最初に始動される。次いで、Ｐ型セクション５０５は、ＡＣＴノードをＶｄｄへと駆動することによって、直ぐ後に始動され得る。
【００６２】
実施形態に従って、図４又は５に示されたもののいずれかを含むＤＲＡＭセンスアンプは、従来のＭＯＳＦＥＴを使用したものと比べて、高められた性能特性を持ったＤＤＣトランジスタを使用することができる。通常、１つのＤＲＡＭセンスアンプは、複数のＤＲＡＭセルに接続され得る。これは、選択されたＤＲＡＭセルがビットラインに接続される場合に、ビットラインの有意な容量性負荷がそのビットラインでの電圧レベルスイングの大きさを低減するので、検出動作の間、ビットラインで低電圧レベルスイングを生じさせ得る。従って、ＤＲＡＭセンスアンプは、その接続されているビットラインにかかるこのような低減された電圧差動を正確に検出するよう設計される。
【００６３】
従来、センスアンプ内のトランジスタの閾電圧変動の存在に起因して、ハイ論理値が検出されるレベルである、ビットラインのハイ電圧レベル（ＶＢＬＨ）は、通常、閾不整合によって導入される起こり得るエラーを考慮するよう何らかのマージンを持って設定される。不整合は、ＳＡＩＮＴとＳＡＩＮＴ＊との間に加えられたエラー電圧としてモデル化され得る。
【００６４】
他方で、実施形態に従って、ＤＲＡＭセンスアンプは、選択されたＤＲＡＭセルを検出するために、同等な大きさのＤＤＣトランジスタを使用することができる。そのような実施形態では、より低い閾電圧変動に起因して、ビットライン上のエラー電圧は低減され得る。結果として、実施形態に従うセンスアンプは、従来のセンスアンプよりも低いＶＢＬＨレベルで動作することができる。より低いＶＢＬＨレベルは、より少ない検出時間と、よって、電力消費量の低減及び／又はより高速なアクセススピードとをもたらすことができる。
【００６５】
上述されたように、ＤＲＡＭセルのリード動作は、セルに存在するデータをリフレッシュすることができる。ＤＲＡＭセルのキャパシタからの電荷漏れに起因して、ＤＲＡＭセルに記憶されているデータは、ＤＲＡＭセルの保持レベルを回復させるよう定期的にリフレッシュされなければならない。データがＤＲＡＭセルに記憶される時点から、データが電荷漏れに起因して破損される閾値となる時点までに経過する時間は、ＤＲＡＭのデータ保持時間と呼ばれる。データ保持時間が長ければ長いほど、ＤＲＡＭセルがリフレッシュされなければならない頻度はますます少なくなる。ＤＲＡＭの各リフレッシュ動作は電力を消費する。従って、データ保持時間が長ければ長いほど、ＤＲＡＭのリフレッシュ電力消費量はますます少ない。リフレッシュ電力の低減は、リフレッシュ電力消費量がスタンバイモードでのＤＲＡＭ電力消費量のかなりの部分であるために、ＤＲＡＭに記憶されているデータがアクセスされていないＤＲＡＭのスタンバイモードの間、特に有利である。よって、リフレッシュ電力消費量の削減は、ＤＲＡＭ電力消費量のかなりの部分がリフレッシュ電力消費量である、例えば携帯電話機又はモバイル製品などの低電力用途において有利に使用され得る。
【００６６】
実施形態に従って、ＤＤＣトランジスタを実装するＤＲＡＭセンスアンプは、ＤＤＣトランジスタの閾電圧変動の低減が、高められた感度を備えたセンスアンプ、すなわち、従来のセンスアンプよりも低いＶＢＬＨでビットライン電圧を正確に検出することができるセンスアンプを提供することができるので、ＤＲＡＭリフレッシュのインターバルを延ばすことができる。センスアンプにおいて使用されるＤＤＣトランジスタの閾変動の低減は、リフレッシュ動作がＤＲＡＭにおける有意な電力要因であり且つ性能を高め、リフレッシュの代わりにリード／ライト動作ための時間がより多いために、集積回路の電力要件を下げ、あるいは、所与の電力について性能を高める。ＶＢＬＨが低減されたセンスアンプは、実施形態に従って、従来のＤＲＡＭアーキテクチャに対して、ＤＲＡＭ内の面積を削減するために有利に使用され得る。実施形態に従って、ＤＤＣトランジスタを使用するＤＲＡＭセンスアンプは、そのようなセンスアンプがより低いＶＢＬＨにより動作することができるので、書き込み（すなわち、ビットライン）によって（従来のトランジスタを備えたセンスアンプと比較して）より多くのＤＲＡＭセルに接続され得る。従って、ＤＲＡＭは、面積の削減をもたらすよう、より少ない個数のセンスアンプを用いて実装され得る。加えて、又は代替的に、センスアンプにおける整合トランジスタのサイズも、ＤＤＣトランジスタの閾電圧変動の低減の結果として、低減され得る。これは、同じプロセスノードのための同程度のサイズの従来のトランジスタにより製造されるＤＲＡＭと比較して、ＤＤＣトランジスタを用いて実装されるセンスアンプを使用するＤＲＡＭのために更なる面積削減を提供することができる。
【００６７】
図６Ａは、閾電圧変動（σＶＴ又はトランジスタ整合係数ＡＶＴによって測定される。）が、センスアンプのリード動作が失敗しないような所定範囲にある場合に、閾電圧変動の存在下でのセンスアンプの内部ノードにおける電圧波形を示す。電圧波形は、ＤＤＣ  ＮＭＯＳ及びＤＤＣ  ＰＭＯＳトランジスタを用いるセンスアンプについて行われるモンテカルロシミュレーションから得られる。センスアンプのリード動作は、センスアンプが、センスアンプに接続されているＤＲＡＭセルに記憶されているデータの値と反対の値を読み出すか、あるいは、センスアンプが、所定の目標時間インターバル内で、ビットラインをフル電圧値に増幅することができない場合に、失敗したと判断される。
【００６８】
図６Ａにおける電圧波形は、４０９６モンテカルロシミュレーションから得られた結果を示し、時点ｔ１で、ライト動作は、センスアンプの内部ノードＳＡＩＮＴがハイ電圧レベル（“１”の論理値に対応）に駆動され且つセンスアンプの反対の（すなわち、相補的な）内部ノードＳＡＩＮＴ＊がロー電圧レベルへ駆動されることにより、開始される。ライト動作の間、ワードラインはアクティブにされ、従って、ＳＡＩＮＴノードに接続されるＤＲＡＭセルのキャパシタはハイ電圧レベルに充電される。すなわち、“１”の論理値が、アクティブにされているワードラインに対応するＤＲＡＭセルに書き込まれる。
【００６９】
時点Ｔ２で、リード動作が、最初に平衡動作を行うことによって、開始される。平衡動作の間、ほんの一例として図５を用いて、センスアンプの内部ノードＳＡＩＮＴ及びＳＡＩＮＴ＊は両方とも中間レベル、すなわち、Ｖｄｄ／２に駆動され、検出動作は、ノードＡＣＴ及びＮＬＡＴ＊をその中間レベルへと駆動することによって、無効にされ得る。センスアンプを対応するＤＲＡＭセルに結合するワードラインは、この時間の間にアサートされず、故に、センスアンプは、ビットライン及びＤＲＡＭセルから分離される。
【００７０】
時点ｔ３で、検出動作は、ワードラインをアクティブにすることによって、開始される。ワードラインをアクティブにすることは、ＤＲＡＭセルをビットラインに接続し、ＤＲＡＭセルのキャパシタとビットラインとの間の電荷共有を生じ、記憶されているデータ値に基づきビットライン対の間で電圧差を生じさせる（すなわち、ビットラインは“分割”し始める。）。この電圧は、センスアンプのノードＳＡＩＮＴ及びＳＡＩＮＴ＊で反映される。
【００７１】
時点ｔ４で、センスアンプは始動することができ、分割の方向においてビットラインを隔てる。よって、ビットライン対は、センスアンプの正反対の駆動制限（すなわち、Ｖｄｄ及びＶｓｓ）に（又はそれらの方へ）駆動され得る。
【００７２】
図６Ｂは、例えば、従来のトランジスタの仕様により起こり得るような閾電圧変動の存在下でのセンスアンプの内部ノードにおける電圧波形を示す。そのような閾変動に起因して、センスアンプのリード動作は失敗し始めることがある。電圧波形は、σＶＴ（及びＡＶＴ）がより高い点を除いて、図６Ａにおいて見られるのと同じセンスアンプについて実行されるモンテカルロシミュレーションから得られる。図６Ｂにおける電圧波形は、４０９６モンテカルロシミュレーションから得られた結果を示し、時点ｔ１、ｔ２、ｔ３、及びｔ４で行われる動作は、図６Ａにおける対応する時点で行われる動作と同じである。図６Ｂにおいて“不適切な方向”と付記された応答によって指摘されているように、センスアンプのリード動作は、センスアンプの内部ノードＳＡＩＮＴ及びＳＡＩＮＴ＊がその不適切な方向において駆動されるにつれて、高い閾電圧変動の存在で失敗し始め、センスアンプは、ＤＲＡＭセルに記憶されているデータの値と反対の値を読み出す。
【００７３】
図６Ｃは、電源電圧Ｖｄｄが低下する場合の閾電圧変動の存在下でのセンスアンプの内部ノードにおける電圧波形を示す。電圧波形は、図６Ａにおいて見られるのと同じセンスアンプについて実行されるモンテカルロシミュレーションから得られる。ライト及びリード動作（図６において記載される動作と同様）のシーケンスが実行され、論理“１”レベルをＤＲＡＭセルに書き込むライト動作、及びＤＲＡＭセルに記憶されているデータを検出するその後のリード動作と、それらに続く、論理“０”レベルをＤＲＡＭセルに書き込むライト動作、及びＤＲＡＭセルに記憶されるデータを検出するその後のリード動作とから成る。そのような交互のライト及びリード動作は、Ｖｄｄの値が低下するにつれて続く。上の波形は、１つのセンスアンプノード（例えば、ＳＡＩＮＴ）を示し、他の波形は、反対のセンスアンプノード（例えば、ＳＡＩＮＴ＊）を示す。上の波形は、範囲“合格”６３３及び“失敗”６６５を示す。範囲“合格”６３３は、記憶されているデータ値を正確に検出するセンスアンプの動作を表す。範囲“失敗”６６５は、センスアンプの動作が失敗し、ノード（ＳＡＩＮＴ及びＳＡＩＮＴ＊）がＤＲＡＭセルに記憶されているのとは反対の値に切り替えられる場合を示す。下の波形は、如何にしてＶｄｄが低下するのか６６９を示す。
【００７４】
図６Ｃから、閾電圧の変動が増大するにつれて、“失敗”範囲６６５はより高いＶｄｄで始まることが理解され得る。結果として、低閾電圧変動のＤＤＣトランジスタの包含は、センスアンプが、従来のトランジスタを含むセンスアンプによりも低い電源電圧で動作することを可能にしてよい。
【００７５】
図７は、センスアンプ回路のトランジスタサイズ（デバイス幅）に対するセンスアンプ回路の最低電源電圧（ＶＤＤｍｉｎ）について、図６に示されている関係を反映するセンスアンプのシミュレーション結果を示す。図７は、３組の結果、すなわち、従来のＡＶＴを持ったトランジスタを備えるセンスアンプに対応する“ベースラインＡＶＴ”（７７１）と、ベースラインＡＶＴのＡＶＴに対して６７％のＡＶＴを持ったトランジスタを備えるセンスアンプに対応する“ＤＤＣ（６７％）”（７７３）と、ベースラインＡＶＴのＡＶＴに対して５０％のＡＶＴを持ったトランジスタを備えるセンスアンプに対応する“ＤＤＣ（５０％）”（７７５）とを含む。図７に示されるＶＤＤｍｉｎの値は、図６Ｃを参照して記載されたのと同様のモンテカルロシミュレーションから得られる。より低いＡＶＴは、ベースラインと比較して少なくとも２５％以上のＶＤＤｍｉｎの低減をもたらすことができることが図から分かる。更に、図７は、如何にしてＤＤＣに基づくセンスアンプが、例えば、ＤＤＲ４  ＳＤＲＡＭ標準のための１．０５Ｖといった、ＤＲＡＭ集積回路の期待される標準内に十分にあるＶＤＤｍｉｎ値内で動作することができるのかを示す。
【００７６】
上述されたように、センスアンプ内のＤＤＣトランジスタの包含は、同じセンスアンプが、従来のＤＲＡＭよりも大きい負荷キャパシタンス（すなわち、より長いビットライン）を使用可能にすることを可能にすることができる。そのような能力は、図８によって表される。
【００７７】
図８は、“ベースラインＡＶＴ”（８７１）及び“ＤＤＣ（５０％  ＡＶＴ）”（８７５）波形を含む、トランジスタサイズに対するＶＤＤｍｉｎ値をプロットする図７の結果と同じシミュレーション結果を示す。しかしながら、図８は、“ＤＤＣ（５０％  ＡＶＴ）”８７５の結果のビットラインキャパシタンスの２倍のビットラインキャパシタンスで駆動するセンスアンプに対応する波形“ＤＤＣ（５０％  ＡＶＴ）２×ＢＬ”８７７を更に含む。図示されているＶＤＤｍｉｎの値は、図６Ｃ及び７を参照して記載されたのと同様のモンテカルロシミュレーションから得られる。５０％低いＡＶＴのトランジスタを用いるセンスアンプは、２倍のキャパシタンスを有するビットラインについてのＶＤＤｍｉｎ曲線によって表されているように、より多数のＤＲＡＭセルに接続されているビットライン上での電圧レベルを正確に検出することができることが、それらの曲線から観測され得る。通常、ＡＶＴの１０％の低下ごとに、センスアンプは、５〜２０％多いＤＲＡＭセル（すなわち、ビットライン長の５〜２０％の増大）に接続されているビットライン上での電圧レベルを正確に検出することができる。
【００７８】
更なる他の実施形態では、図９に関してみられるように、実施形態に従うＤＲＡＭ回路は、ペリフェラル回路内のＤＤＣトランジスタのボディバイアシングを含むことができる。
【００７９】
図９は、ＤＲＡＭアレイ９０５及びペリフェラル回路９１５にボディバイアス電圧を印加することができる大域的正電荷ポンプ９６１及び大域的負電荷ポンプ９７５を備えるＤＲＡＭ９００を示す。ＤＲＡＭアレイ９０５は、ワードライン（１つがＷＬとして示されている。）に接続されている多数のＤＲＡＭメモリセル（１つが９０５−０として示されている。）と、ワードライン低電圧レギュレータ９６７とを有することができる。ワードライン低電圧レギュレータ９６７は、大域的負電荷ポンプ９７５から低電荷ポンプ電圧ＶＰｍｐＬＯを受け取り、それをレギュレートして、レギュレートされた低電圧をワードラインドライバ９６５に供給することができる。
【００８０】
ペリフェラル回路９１５は、ワードラインドライバ（１つが９６５として示されている。）と、レベルシフタ（１つが９６３として示されている。）と、デコーダ９６８と、ペリフェラル高電圧レギュレータ９７１と、ペリフェラル低電圧レギュレータ９７３と、ペリフェラル回路９７７とを有することができる。ワードラインドライバ９６５は、ワードライン（ＷＬ）を駆動して、メモリセル９０５−０にアクセスすることができる。レベルシフタ９６３は、デコーダ９６８からの選択信号をシフトして、駆動信号をワードラインドライバ９６５に供給することができる。デコーダ９６８は、アドレス情報に基づき駆動されるべきワードラインを選択するワードラインデコーダであることができる（すなわち、アクセス又はリフレッシュ動作）。ペリフェラル高電圧レギュレータ９７１は、大域的正電荷ポンプ９６１から電圧ＶＰｍｐＨＩを受け取り、その電圧をレギュレートして、ボディバイアス電圧をペリフェラル回路９１５内のｐチャネルデバイスに供給することができる。かかるｐチャネルデバイスはＤＤＣトランジスタであることができる。同様に、ペリフェラル低電圧レギュレータ９７３は、大域的負電荷ポンプ９７５から電圧ＶＰｍｐＬＯを受け取り、その電圧をレギュレートして、ボディバイアス電圧をペリフェラル回路９１５内のｎチャネルデバイスに供給することができる。かかるｎチャネルデバイスはＤＤＣトランジスタであることができる。そのような電圧レギュレーションは、ボディバイアスレベルの静的及び／又は動的な制御を含むことができることが理解される。ペリフェラル回路９７７は、ＤＲＡＭ集積回路の如何なるペリフェラル回路であることもできる。
【００８１】
任意に、ＤＲＡＭ９００は、ワードライン高電圧レギュレータ９７９及び／又はアクセストランジスタボディバイアスレギュレータ９８１を含むことができる。ワードライン高電圧レギュレータ９７９は、大域的正電荷ポンプ９６１から高電荷ポンプ電圧ＶＰｍｐＨＩを受け取り、それをレギュレートして、レギュレートされた高電圧をワードラインドライバ９６５に供給することができる。アクセストランジスタボディバイアスレギュレータ９８１は、大域的負電荷ポンプ９７５から低電荷ポンプ電圧ＶＰｍｐＬＯを受け取り、それをレギュレートして、ボディバイアス電圧をＤＲＡＭアレイ９０５のメモリセル９０５−０内のアクセストランジスタに供給することができる。
【００８２】
図９の実施形態において、ＤＲＡＭ９００は、アレイボディバイアス電圧及びワードライン（ＷＬ）電圧を含むことができ、それらの電圧はいずれも同じ電荷ポンプ電圧から得られる。特に、大域的正電荷ポンプ９６１は、高ワードライン電圧を生成するためにワードライン高電圧レギュレータ９７９によって、更に、ペリフェラル回路９７７内のＤＤＣｐチャネルデバイスのためのｐチャネルボディバイアス電圧を生成するためにペリフェラル高電圧レギュレータ９７１によって使用され得るバイアス供給電圧ＶＰｍｐＨＩを生成することができる。他の実施形態では、電荷ポンプ電圧（例えば、ＶＰｍｐＨＩ、ＶＰｍｐＬＯ）は、ＤＲＡＭアレイ９０５及び周辺（周辺及び部分的にアレイの両方に存在するデコーダを含む。）における様々な他の回路のためのボディバイアス電圧を生成するために使用され得る。ＶＰｍｐＨＩは、外部から供給されてよく、ブロックの外部であっても又は集積回路ダイの外部であってもよい。
【００８３】
図９の実施形態において、ＤＲＡＭ回路は、低漏出のために逆方向ボディバイアスをサポートすることができ、これは、多くの製品において電力要件を満たすために重要であり得る。しかしながら、ＤＲＡＭは高ＷＬ電圧（通常は単一の電力レーンを超え、例えば、ＤＤＲ３又は同様の標準に従って動作するＤＲＡＭについて、２Ｖ対ＶＤＤ＝１．２Ｖである。）のために正電荷ポンプを既に使用しているので、更なる電荷ポンプを加えないことが望ましい。ＤＤＣトランジスタの性能を変更するのに必要とされるボディバイアスは、多くの従来のトランジスタのボディバイアスよりも小幅（例えば、約０から０．６Ｖだけレールを越える程度）であるから、高ＷＬ電圧を生成するのに使用される同じ電荷ポンプが、妥当な効率を有してＰＭＯＳ逆方向ボディバイアスを生成するためにも使用され得る。
【００８４】
然るに、図９に示されるように、大域的正電荷ポンプ９６１は、ワードラインドライバ９６５の高駆動電圧のためのソースとして働き、同時に、ｐチャネルボディバイアス電圧（ＶＢＢＰ）を得るようソース電圧をペリフェラル高電圧レギュレータ９７１に供給することができる。
【００８５】
ＤＤＣトランジスタボディバイアス回路を含む実施形態は、例えばテストにおいて、別個の印加ボディバイアスを提供することができ、一方で、あるいは、動作のモードに基づきＤＲＡＭボディバイアス電圧の動的制御を含んでよい。例えば、ＤＲＡＭ集積回路の起動の間に、電荷ポンプは最初に十分に機能しないことがあり、あるいは、十分な電荷ポンプ電圧を生成しないことがある。実施形態に従って、標準の動作の間に電荷ポンプ電圧から得られるボディバイアス電圧は、最初の起動期間の間に電源レベル（すなわち、レール）へクランプされ得る。電荷ポンプの動作が安定すると、かかるボディバイアス電圧は、電荷ポンプの出力部に接続され得る。特定の実施形態において、そのような動作は、ウェルが起動時に順方向バイアスをかけられないことを確かにすることができる。
【００８６】
図１０は、実施形態に従う、ｐチャネルトランジスタのためのボディバイアス制御回路１０７１のブロック略図である。かかる回路は、例えば図９において９７１として示されたようなペリフェラル高電圧レギュレータ回路として働くか、あるいは、その回路に含まれ得る。ボディバイアス制御回路１０７１は、局所ボディバイアス回路１０８１及びコラップス回路１０８９を含むことができる。局所ボディバイアス回路１０８１は、基準ライン１０８３上の基準電圧（Ｖｒｅｆ）と、全体供給ライン１０８５上の大域的電荷ポンプ電圧（Ｖｇｌｏｂａｌ）（いくつかの実施形態において、ＶＰｍｐＨＩに対応することができる。）と、ボディバイアスライン１０８７上のｐチャネルボディバイアス電圧（ＶＢＢＰ）とに接続されるレギュレータ回路であることができる。動作において、局所ボディバイアス回路１０８１は、電圧源としてＶｇｌｏｂａｌを用いて、Ｖｒｅｆに基づきＶＢＢＰの値を定めることができる。
【００８７】
基準ライン１０８３において運ばれる基準電圧（Ｖｒｅｆ）は、ＤＲＡＭペリフェラル回路の１つのセクション又は複数のセクションのトランジスタに用いられ得る。上述されたように、基準電圧（Ｖｒｅｆ）は、ｐチャネルデバイスのためのボディバイアス電圧ＶＢＢＰを定めることができる。示されている極めて特定の実施形態において、基準電圧Ｖｒｅｆは、大域的ボディバイアス電圧Ｖｇｌｏａｂｌよりも小さくてよい。
【００８８】
コラップス回路１０８９は、ｐチャネルデバイスのボディバイアスが起動時に（電源ライン１０９３上の）電源レベルＶＤＤに接続されることを確かにすることができる。信号Ｃｏｌｌ＿ＥＮは、コラップス回路１０８９を有効にすることができる。然るに、起動の最初の部分の間、Ｃｏｌｌ＿ＥＮはアクティブであることができ、ＶＢＢＰ（１０８７）をＶＤＤ（１０９３）に接続する。電荷ポンプ回路が安定した電圧を供給することができると、Ｃｏｌｌ＿ＥＮは非アクティブにされ、ボディバイアス電圧ＶＢＢＰが局所ボディバイアス回路１０８１により定め等れることを可能にすることができる。
【００８９】
図１１は、他の実施形態に従う、ｐチャネルトランジスタのためのボディバイアス制御回路１１７１を示す。図１１の回路は、図１０に示された回路の、１つの極めて特定の実施であることができる。同じセクションは、先頭の数字が“１０”ではなく“１１”である点を除き、同じ参照符号により参照される。
【００９０】
図１１において、局所ボディバイアス回路１１８１は、低ドロップアウトレギュレータ（ＬＤＯ）型の回路であることができ、増幅器１１３８及びバイアスデバイス１１３６を有することができる。増幅器１１３８は、基準電圧（Ｖｒｅｆ）を受けるよう接続されている（−）入力部と、生成されたボディバイアス電圧ＶＢＢＰ（すなわち、フィードバック値）を受けるよう接続されている（＋）入力部と、バイアスデバイス１１３６を駆動する出力部とを備えることができる。バイアスデバイス１１３６は、大域的ボディバイアス電圧（Ｖｇｌｏｂａｌ）を受けるよう接続されているソース及びボディと、増幅器１１３８の出力部へ接続されているゲートと、ボディバイアスライン１１８７上のボディバイアス電圧（ＶＢＢＰ）を供給するよう接続されているドレインとを備えるｐチャネルトランジスタであることができる（すなわち、ドレインは、ｐチャネルトランジスタを含む１以上のウェル又は他のアクティブ領域に接続される。）。大域的ボディバイアス電圧（Ｖｇｌｏｂａｌ）は、大域的ボディバイアスネットワーク１１８３において供給され得る。ネットワーク１１８３は、そのような値を複数の異なるブロックに供給することができる。特定の実施形態において、バイアスデバイス１１３６は高電圧トランジスタ（すなわち、例えば、より厚いゲート絶縁体などの、ＩＣデバイスの他のトランジスタよりも高い電圧レベルに耐えるよう設計されたトランジスタ）であることができる。
【００９１】
ＶｒｅｆとＶＢＢＰとの間の差に従って、増幅器１１３８は、Ｖｇｌｏｂａｌに対してＶＢＢＰを上げるか又は下げるようバイアスデバイス１１３６を駆動することができる。特に、ＶＢＢＰがＶｒｅｆを下回る場合に、増幅器１１３８は、ＶＢＢＰが所望のレベルに達するまで、バイアスデバイス１１３６の導電性を高める。
【００９２】
コラップス回路１１８９は、コラップスデバイス１１４０を有することができる。コラップスデバイス１１４０は、信号Ｃｏｌｌ＿ＥＮに応答してＶＢＢＰを電源レベルＶＤＤへと駆動することができる。電源レベル（ＶＤＤ）は、通常動作の間、ＶＢＢＰよりも低くてよい。
【００９３】
デバイス１１３６を通じて引き込まれる大電流（コンテンション状態）を回避するよう、ボディバイアス制御回路は、Ｃｏｌｌ＿ＥＮがアサートされる場合にアサーションを無効にされてよい。
【００９４】
上記の実施形態はｐチャネルバイアシング回路を示すが、代替の実施形態はｎチャネルバイアシング回路有することができることが理解される。
【００９５】
このように、ＤＲＡＭのペリフェラル回路は、例えば、最初の起動期間の間に電源レベルにクランプされ得るボディバイアス電圧を持ったＤＤＣトランジスタのような、トランジスタを有することができる。
【００９６】
上述されたように、実施形態は、動的ボディバイアシングを有することができるＤＤＣトランジスタを備えるＤＲＡＭペリフェラル回路を含む。図１２Ａ及び１２Ｂは、極めて特定の実施形態に従って、そのような動的ボディバイアシングを示す。
【００９７】
図１２Ａは、実施形態に従うＤＲＡＭ集積回路１２００のブロック図である。ＤＲＡＭ集積回路１２００は、１以上のＤＲＡＭアレイ１２０５と、１以上のペリフェラル回路１２１５−０〜１２１５−３と、動的バイアス制御回路１２９１とを有することができる。示されている特定の実施形態において、ペリフェラル回路は、センスアンプ回路１２１５−０と、ライトドライバ回路１２１５−２と、信号伝播経路１２１５−３と、任意に、二次センスアンプ回路１２１５−１とを含むことができる。夫々のペリフェラル回路（１２１５−０〜１２１５−３）は、１以上のボディバイアス電圧（ＶＢＢ１〜ＶＢＢ４）を受けることができる。そのようなボディバイアス電圧は、同じか又は異なるレベルを有することができ、ｎチャネルトランジスタボディ及び／又はｐチャネルトランジスタボディ用であることができる。夫々のペリフェラル回路（１２１５−０〜１２１５−３）内で、受け取られたボディバイアス電圧（ＶＢＢ１〜ＶＢＢ４）は、ＤＤＣトランジスタのボディに印加され得る。
【００９８】
センスアンプ回路１２１５−０は、ここで示されたもの及び同等のものを含む、ＤＲＡＭセルデータ値を検出する如何なる適切なセンス回路も含むことができる。ライトドライバ回路１２１５−２は、受け取った読み出しデータに応答してデータ値を駆動することができる。ライトドライバ回路１２１５−２は、如何なる適切なライトドライバ回路も含むことができる。ライトドライバ回路１２１５−２は、列デコーダ／マルチプレクサ回路（図示せず。）を通じてデータを駆動することができる。二次センスアンプ回路１２１５−１は、センスアンプ回路１２１５−０によって検出されたデータ値に従って入出力ラインを駆動することができる。信号伝播経路１２１５−３は、ＤＲＡＭ集積回路１２００の１つの領域から他の領域へ、入力部からＤＲＡＭ集積回路１２００の領域へ、又はＤＲＡＭ集積回路１２００の領域から出力部へ信号を伝えることができる。
【００９９】
バイアス制御回路１２９１は、インジケーション（ＩＮＤ）に応答していずれか又は全てのボディバイアス電圧（ＶＢＢ１〜ＶＢＢ４）を動的に変化させることができる。インジケーション（ＩＮＤ）は、動作のモード、設定値、動作条件（例えば、電源電圧、温度）、又はプロセス変動を含むことができるが、これらに限られない。ボディバイアス電圧は、速度を上げる（例えば、閾電圧を下げる）か、又は漏れを低減する（例えば、閾電圧を増大させる）よう変更され得る。
【０１００】
図１２Ｂは、１つの極めて特定の実施形態に従う動的ボディバイアス制御動作を示す。図１２Ｂは、インジケーション（ＩＮＤ）、ｎチャネルボディバイアスＶＢＢＮ、及びｐチャネルボディバイアスＶＢＢＰを示すタイミング図である。図１２Ｂは、例えば、トランジスタ速度を高めるよう、順方向ボディバイアスが与えられる動作を示す。
【０１０１】
時点ｔ０で、インジケーションに応答して、ボディバイアス制御回路は、ボディバイアス値（ＶＢＢＮ及びＶＢＢＰ）を変化させ始めることができる。示されている実施形態では、ｎチャネルボディバイアス電圧（ＶＢＢＮ）は、低電源レベル（ＶＳＳ）より上に駆動され得、一方、ｐチャネルボディバイアス電圧（ＶＢＢＰ）は、高電源電圧（ＣＤＤ）より下に駆動され得る。１つの極めて特定の実施形態において、ボディバイアス電圧（ＶＢＢＮ、ＶＢＢＰ）は、期待されるアクセス動作（すなわち、ブランク選択信号、又はリフレッシュ指示）に応答してセンスアンプに順方向ボディバイアス電圧を供給することができる。
【０１０２】
時点ｔ１で、インジケーションに応答して、ボディバイアス電圧は、以前のレベルに戻ることができる。
【０１０３】
代替の実施形態では、インジケーションに応答して、ボディバイアス電圧は、逆方向ボディバイアスに駆動され、及び／又はインジケーションに応答して電源レベルにクランプされ得る。
【０１０４】
ＤＤＣトランジスタのボディバイアシングは、ペリフェラルＤＲＡＭ回路を含む様々な回路に適用され得る。いくつかの実施形態に従って、そのようなペリフェラル回路は、例えば遅延ロックループ、デジタル遅延ライン、及び位相ロックループなどのタイミング回路を含むことができる。ＤＤＣトランジスタの強いボディ係数は、ＤＲＡＭクロック／データ回復回路において使用され得る極めて高い分解能及び簡単なデジタル遅延ラインを可能にすることができる。
【０１０５】
図１３は、実施形態に従うＤＲＡＭ１３００のブロック図である。ＤＲＡＭ１３００は、図２Ａの同じセクションを含むことができ、そのような同じセクションは、先頭の数字が“２”ではなく“１３”である点を除き、同じ参照符号により参照される。
【０１０６】
図１３は、ＤＲＡＭ１３００のための様々なタイミング信号を生成するようクロック制御値ＣＬＫ＿ＣＴＲＬに従ってクロック信号（ＣＬＫ）を遅延させることができるデジタル遅延ライン回路１３３１を有する点で、図２Ａと相違する。示されている実施形態では、タイミング信号は、データストローブ信号（Ｄａｔａ  Ｓｔｒｏｂｅ）及び１以上の他のクロック信号（ＣＬＫ＿Ｏｔｈｅｒ）を含む。デジタル遅延ライン回路１３３１はＤＤＣトランジスタを有することができる。いくつかの実施形態において、そのようなトランジスタは、低い閾変動に起因して、正確な遅延段を提供することができる。加えて、又は代替的に、ボディ係数の増大に起因して、ＤＤＣトランジスタは、ボディバイアス電圧を変化させることによって、調整の幅がより広い遅延を可能にすることができる。
【０１０７】
図１４は、一実施形態に従うデジタル遅延ライン回路１４００を示す。デジタル遅延ライン回路１４００は、信号ＣＬＯＫＯＵＴを生成するために信号ＣＬＫの遅延を設定するよう、微調遅延設定と組み合わせて粗遅延設定を提供することができる。デジタル遅延ライン回路１４００は、粗セクション１４４３及び微調セクション１４４５を含むことができる。粗セクション１４４３は、粗遅延を定めるよう別々に有効にされる多数の段を有することができる。示されている特定の実施形態において、粗セクション１４４３は、一連の非反転マルチプレクサ（１つが１４４７として示されている。）を有することができる。いくつかの実施形態において、粗セクション１４４３のトランジスタは、如何なるボディバイアスも含まなくてよい。他の実施について、特に、トリプルウェルを欠き、ボディバイアスが使用される実施形態について、ｐチャネルボディバイアスは省略され、あるいは、ｐチャネル順方向ボディバイアスは、速度性能を改善するために適用され得る。クロック入力点は、ラインの開始（従って、その長さ及び遅延）を選択する。クロック入力点は、粗遅延制御回路１４４９によって決定され得る。
【０１０８】
微調セクション１４４５は、粗セクション１４４３により達成可能な遅延調整よりも細かい遅延調整を可能にするよう、例えばＤＤＣトランジスタなどのトランジスタのボディバイアシングに依存することができる。示されている特定の実施形態において、微調セクション１４４５は、タップインバータ（１つが１４５３として示されている。）を介して周期的にタップされている、直列に配置された遅延インバータ（１つの１４５１として示されている）の組を有することができる。タップインバータ１４５３のいずれかは、微調遅延（ＣＬＫＯＵＴ）に到達するよう、遅延選択マルチプレクサ１４４５により選択され得る。遅延インバータ１４５１のボディバイアスは、所望の微調遅延インクリメントに到達するよう、微調遅延制御１４５９の動作により変更され得る。
【０１０９】
実施形態に従って、微調遅延チェーン１４５７の長さは、微調遅延を中心に置くよう選択され得、それにより、ミッドレンジのｐチャネルボディバイアス電圧（微調遅延制御１４５９の出力によって設定される。）によれば、遅延は粗遅延ステップの真ん中にあることができる。いくつかの実施形態において、微調遅延制御１４５９は、微調遅延チェーン１４５７内のデバイスのｐチャネルボディバイアスを駆動するデジタル−アナログコンバータ（ＤＡＣ）を有することができる。１つの特定のチューニング設定は図１５において示される。
【０１１０】
図１５は、粗遅延設定（下の横軸）を参照して微調遅延設定（縦軸）を示すグラフである。微調遅延は、ピコ秒において、上の横軸によって示されている。インバータチェーン１４５７内のデバイスのボディバイアス（例えば、ｐチャネルボディバイアス電圧）を調整することによって、微調遅延は上下に調整され可能であり、それにより、次の粗遅延へのステップは、出力クロックに導入される最低限のジッタにより引き起こされ得る。
【０１１１】
図１４に戻ると、粗遅延のステップの大きさは、粗セクション１４４３におけるクロック入力の位置によって設定され得、一方、微調遅延のステップの大きさは、マルチプレクサ１４４５を介して微調遅延インバータチェーンの長さを変えることによって調整され得る。理想的に、微調整幅は、全ての温度にわたるランダムな変動及びプロセスコーナに起因した変動を含む少なくとも１つの粗調整遅延幅にわたることができる。広い微調整遅延幅は、プロセスコーナ変動を最小限とするデバイスにより特に使用される。プロセスコーナ変動を最小限とすることは、通常はデバイスを長くすることによって達成され得る。しかしながら、トランジスタ長を長くすることは、遅延を増大させ得る。より広い微調整遅延幅は、代わりにＤＤＣトランジスタを用いて達成され、さもなければより長いトランジスタによる遅延増大を回避することができる。特にコーナ引き込みのためのボディバイアシングを伴うＤＤＣトランジスタは、所望の遅延範囲内にある微調遅延インクリメントを提供することができる。
【０１１２】
極めて特定の実施形態において、実施形態に従うデジタル遅延ライン回路は、ダブルデータレート（ＤＤＲ）（又はワイドＩＯ）チャネルにおけるデータの回復及び伝送のために使用され得る。ここで記載される粗及び微調遅延アプローチは、例えば位相ロックループで使用されるリング発振器などの段を含む他のタイミング回路において使用され得ることが理解される。
【０１１３】
図１６は、他の実施形態に従う遅延調整を示す。粗遅延はＹ軸上に示されており（１つの粗遅延段によって提供される粗遅延）、対して、微調遅延はＸ軸上に示されている。いくつかの実施形態に従って、粗遅延は、微調遅延の一様なインクリメントであることができる。示されている特定の実施形態において、−１０微調遅延において、微調整は０に戻ることができ、一方、粗遅延の数はインクリメントされ得る。ＤＤＣトランジスタの使用は、デバイスのランダムな変動の低減に起因して、そのような細かさを微調遅延において可能にすることができる。
【０１１４】
しかしながら、プロセスの変動に起因して、粗及び微調遅延は変化し得る（すなわち、段は、遅いプロセス“コーナ”では、より長い遅延を有し、速いプロセスコーナでは、より短い遅延を有してよい。）。実施形態に従って、調整は、粗遅延が所定数の微調遅延に対応することを確かにするよう行われてよい。
【０１１５】
図１７は、１つの特定の実施形態に従う、遅延調整を有する粗遅延段１７００を示す。粗遅延段１７００は、マルチプレクサセクション１７２１及びドライバセクション１７２３を有することができる。ｐチャネルボディバイアス（特定の実施形態において、順方向ボディバイアス）の量は、粗遅延の遅延を、それが段ごとの目標遅延（すなわち、設定された数の微調遅延）になるまで変更するよう調整され得る。図示されるように、ＰＭＯＳ速度は、所望の目標遅延を与えるために、ＮＭＯＳ及びＰＭＯＳの製造時のプロセスコーナを補償するよう調整され得る（ここでは、ＮＭＯＳは基板にあり、トリプルウェルを有さないとする。）。いくつかの実施形態において、ｐチャネルボディバイアスは、ＶＤＤ（順方向ボディバイアスなし）から、ＶＤＤより最大約０．５Ｖ下（完全な順方向ボディバイアス）までの範囲に及ぶ順方向ボディバイアスであることができる。ボディバイアスのそのような範囲は、段１７００の全体的な遅延が、目標とする段ごとの遅延に達することを可能にすることができる。
【０１１６】
加えて、又は代替的に、微調遅延の範囲／長さは、製造時に、粗遅延と整合するよう調整され得る。これは、ＤＡＣカウントの数を正又は負に変更すること、又は微調遅延ＤＡＣが粗遅延と整合するのを終える較正点を変更することを含むことができる。粗遅延が較正されようとなかろうと、微調遅延範囲を段ごとに粗遅延に整合させることは望ましいことが知られる。これは、（粗遅延が最初に較正されようとなかろうと）粗単一段遅延と整合するよう、微調遅延ゼロのボディバイアスの場合と微調遅延最大の順方向ボディバイアスの場合との間のデルタ遅延（すなわち、微調遅延ラインの全範囲）を設定することによって、達成され得る。
【０１１７】
いくつかの実施形態において、ボディバイアスノードにおいて比較的高速な応答速度を有することが有用であり得る。然るに、いくつかの実施形態は、図１８に示されているようなボディバイアスノードドライバ回路１８００を含むことができる。そのような配置において、ＤＡＣ回路１８２５は、ボディバイアスノード（ＶＢＢＰ）に直接接続されている出力部を有さなくてよく、アナログバッファ１８２７を有することができる。いくつかの実施形態において、既存の回路設計ＩＰは、ＤＡＣ及びアナログバッファを実装するようＤＲＡＭ集積回路に組み込まれ得る。
【０１１８】
実施形態は、ＤＲＡＭ集積回路内に様々な信号を実装するデジタル遅延ラインを含むことができ、一方、特定の実施形態において、ここで記載されるデジタル遅延ラインは、ダブルデータレート（ＤＤＲ）ＤＲＡＭのためのサンプルクロックを生成するために使用され得る。ＤＤＲタイミング及びサンプルクロック回路は図１９及び２０で示される。
【０１１９】
図１９は、入力クロック（ＣＬＫＩＮ）と、結果として得られるサンプルクロック（Ｓａｍｐｌｅ＿Ｃｌｏｃｋ）と、サンプリングされるべきデータのタイミングを示す“アイ”パターン（ＤＡＴＡ）とを示す。ＤＤＲデータは、クロックレートの２倍、すなわち、クロックＣＬＫＩＮの立ち上がり及び立ち下がりの両方と同期した遷移で、動く。図示されるように、Ｓａｍｐｌｅ＿Ｃｌｏｃｋは、入来するクロックから直交位相クロックを供給することができ、それにより、データは、信号が最大であるＤＡＴＡ“アイ”の中央でサンプリングされてよい。
【０１２０】
図２０は、実施形態に従うデジタル遅延回路２０００のブロック図である。デジタル遅延回路２０００は、制御回路２０２９と、マルチプレクサ２０３１と、ドライバ２０３３と、粗遅延セクション２０３５と、微調遅延セクション２０３７と、出力ドライバ２０３９と、時間−デジタルコンバータ（ＴＤＣ）２０４１とを有することができる。粗及び／又は微調遅延セクション（２０３５，２０３７）は、ここで記載されるもののいずれか又は同等なものの形をとることができる。
【０１２１】
制御回路２０２９の動作によって、ＣＬＫＩＮ信号の立ち上がりはマルチプレクサ２０３１を通じて可能にされ、粗遅延セクション（２０３５）及び次いで微調遅延セクション（２０３７）は直交位相クロックを生成する。この特定の設計において、デジタル遅延回路出力（すなわち、微調遅延セクション２０３７の出力）は、クロック（ＣＬＫＩＮ）の入来エッジから９０及び２７０度位相がずれている２つのサンプルエッジを生成するよう、制御回路２０２９の制御下で、三度フィードバックされ得る。夫々の入来クロックエッジで、ＴＤＣ２０４１は、次の入来クロックに対する４番目のクロックエッジの位相差を測定することができる。次いで、制御回路２０２９は、入来クロックの周波数／位相をより近く近似するよう微調遅延（又は、微調遅延が次の粗インクリメントに近づいている場合は、粗遅延）を増すか又は減じ、所望の位置（例えば、９０及び２７０度）でサンプルクロック遷移をより良く中央に置くことができる。
【０１２２】
図２１は、極めて特定の実施形態に従う微調遅延ライン回路２１００を示す。微調遅延ライン回路２１００は、微調遅延チェーン２１４７及び微調遅延制御２１５７を有することができる。微調遅延制御２１５７は、ｐチャネルボディバイアスを遅延チェーン２１４７内のｐチャネルデバイスに供給するＤＡＣ回路であることができる。特定の実施形態において、ボディバイアスは順方向ボディバイアス（ＦＢＢ）であることができる。
【０１２３】
図２１は、ｐチャネルトランジスタ及びｎチャネルトランジスタ（２１０１／２１０３）を夫々含むがサイズが異なる様々な段で実装されるＤＡＣを有する微調遅延制御２１５７を示す。良く理解されるように、そのような異なったサイズはバイナリビットに対応することができ、最大のデバイスは最上位ビットに対応する。キャパシタ２１２５は、ボディバイアス電圧ＶＢＢＰを生成するよう充電され得る。ｐチャネルデバイス２１０１をオンすることは、ボディバイアスを増大させ得、一方、ｎチャネルデバイス２１０３をオンすることは、ボディバイアスを低減させ得る。
【０１２４】
特定の実施形態において、ＤＡＣは、ＰＭＯＳ（２１０１）セクションを変更することによって、製造プロセスコーナ及び／又は温度について中心を置かれ得る。ＮＭＯＳセクション（２１０３）は、ボディバイアス及び結果として起こる微調遅延を決定する。範囲を初期化するよう、全てのＮＭＯＳデバイス（２１０３）はオンされ得、ＰＭＯＳデバイス（２１０１）は、全ＦＢＢ範囲（例えば、ＶＤＤ−０．５Ｖ）を与えるよう選択的にオンされ得る。次いで、ＮＭＯＳデバイス（２１０３）は、２分の１だけオンされ得（例えば、３１のうちのバイナリ１５）、余分のインバータ（図示せず。）は、粗遅延においてタイミングを中心に置くよう設定され得る。微調整は、オンされるＮＭＯＳデバイス（２１０３）の数を増減することによって提供され得る。
【０１２５】
図２１は、微調遅延制御内のＤＡＣ回路の単なる一実施を示し、代替の実施形態は、図１８に示されたようなボディバイアスノードドライバ、又は同等なものに加えて、如何なる適切なＤＡＣ回路も含むことができる。
【０１２６】
図２２Ａは、図２１の回路と同じ微調遅延ライン回路について、ＤＡＣ設定（入力値）に対応するＰＭＯＳ順方向ボディバイアス電圧（ＶＢＢＰ）の微調整範囲を示すグラフである。図２２Ａにおいて、ＶＤＤは１．２Ｖであることができ、よって、様々なバイアスは順方向ボディバイアスを示す。
【０１２７】
図２２Ｂは、ボディバイアス電圧に対応する遅延応答を示す。特に、図２２Ｂは、ＤＤＣトランジスタのためのＰチャネルボディバイアスに対する様々なインバータ段についての遅延を示すグラフである。図２２Ｂは、１０の段（１０の反転）のための一組の応答と、５つの段（５つの反転の）のための一組の応答とを含む。
【０１２８】
図２２Ａ及び２２Ｂによって示されるように、応答は、遅延の正確な設定を可能にするよう高度の線形性を与えることができる。
【０１２９】
図２３は、図４のセンスアンプ４２０及び４２１に使用され得る更なる設計アプローチの実施形態である。センスアンプブロック４２０はアレイ０  ８０５に接続され得、センスアンプブロック４２１はアレイ１  ８１０に接続され得る。アレイ０及び１はＤＲＡＭアレイであることができる。夫々のＤＲＡＭアレイ８０５及び８１０は、アレイ０（８０５）におけるビットセル８０５−０及び８０５−１によって例示されるように、夫々のビットラインで複数のビットセルを含む。この例では、セル８０５−０がアクセスされている場合に、Ｗ０は有効にされ、Ｗ０＊はオフ状態に保たれる。結果として、８０５−０におけるデータは、ＢＩＴ０ａ上に読み出され、一方、ＢＩＴ０ａ＊は、如何なる選択されたビットセルによっても駆動されておらず、よって、トランジスタ８４０（ａ、ｂ及びｃ）のプレチャージ動作によって提供されたＶｅｑレベルのままである。センスアンプ４２０は、トランジスタ８１５、８２０、８２５及び８３０に代表される一対の交差結合された検出部分として設計されてよく、一方、センスアンプ４２１は、トランジスタ８１６、８２１、８２６及び８３１から構成される。トランジスタ８２０及び８３０は、ビットラインＢＩＴ０ａ＊（８０１）へ結合され、トランジスタ８１５及び８２５は、ビットラインＢＩＴ０ａ（８０２）へ結合される。トランジスタ８２１及び８３１は、ビットラインＢＩＴ０ｂ＊（８０３）へ結合され、トランジスタ８１６及び８２６は、ビットラインＢＩＴ０ｂ（８０４）へ結合される。ビットラインＢＩＴ０ａ＊（８０１）及びＢＩＴ０ｂ＊（８０３）の夫々は、それらの各自のセンスアンプノードの間を通り、それらを全体のＩ／Ｏラインへのパスゲートトランジスタ、及び最終的にＤＲＡＭアレイに接続すべき平衡回路領域へ連結する。より具体的に、ビットラインＢＩＴ０ａ＊（８０１）は、パスゲートデバイス１  ８２６−１及び平衡回路８３５−０へ接続し、そして、ＤＲＡＭアクセストランジスタ８０５−１へ接続する。ビットラインＢＩＴ０ａ（８０２）は、パスゲートデバイス２  ８２６−２及び平衡回路８３５−０へ接続し、そして、ＤＲＡＭアクセストランジスタ８０５−０へ接続する。ビットラインＢＩＴ０ｂ＊（８０３）は、パスゲートデバイス１  ８２７−１及び平衡回路８３６−０へ接続し、そして更に、ＤＲＡＭアレイ  Ａｒｒａｙ＿１（８１０）へ接続する。ビットラインＢＩＴ０ｂ（８０４）は、パスゲートデバイス２  ８２７−０及び平衡回路８３６−０へ接続し、そして更に、ＤＲＡＭアレイＡｒｒａｙ＿１（８１０）へ接続する。平衡回路８３５−０は、平衡トランジスタ８４０−ａ、８４０−ｂ、及び８４０−ｃを含む。これらのトランジスタは、ビットラインＢＩＴ０ａ及びＢＩＴ０ａ＊を互いへ及び平衡電圧Ｖｅｑへ短絡させるよう平衡イネーブル信号ＥＱａによって駆動される。平衡回路８３６−０は、平衡トランジスタ８４１−ａ、８４１−ｂ、及び８４１−ｃを含む。これらのトランジスタは、ビットラインＢＩＴ０ｂ及びＢＩＴ０ｂ＊を互いへ及び平衡電圧Ｖｅｑへ短絡させるよう平衡イネーブル信号ＥＱｂによって駆動される。好適に、そのようなデュアルセンスアンプ設計は、センスアンプ４２０及び４���１の夫々のｐチャネルを支持する単一のＮウェルにおいて形成される。２つのセンスアンプのためのｐウェルは、互いから分離されるとともに、ビットセルアレイのｐウェルからも分離される。これは、ビットセルアレイのｐウェルが、ビットセル設計によって決定されるように、それらの最適な電圧で固定されたままであることを可能にするとともに、センスアンプ４２０のためのｐウェル又はセンスアンプ４２１のためのｐウェルのいずれか一方が、ｐウェルが２つの異なる電圧で動作する実施形態において、検出及び低漏出データ保持のために別々にＶｔを調整することを可能にする。他の実施形態では、ｎチャネルソース電圧ＮＬＡＴａ又はＮＬＡＴｂは、実質的に同じ効果を生み出すよう個別的に変更され得る。そのような実施形態では、ｐウェル電圧は、好適には、ビットセルアレイのｐウェル電圧とは異なるバイアス点で、固定されたままである。
【０１３０】
図２３の実施形態は、センスアンプが検出及びデータ保持の２つの目的のために使用され得る設計の単なる一例である。検出後、センスアンプは、高バンド幅Ｉ／Ｏへのデータの即時アクセスのためにストレージとして使用されてよい。検出モードにおいて、低又はゼロボディバイアスは、高速な検出及び最小限の不整合を促すために使用され得る。記憶モードにおいて、より長い（ＮＭＯＳについては、より負の、及び／又はＰＭＯＳについては、より正の）ボディバイアスは、センスアンプがそのようなバッファ容量において記憶ラッチとして動作している場合に、それらのセンスアンプにおいて漏れを減らすことができる。
【０１３１】
多重ウェルバイアスは、デュアル検出アーキテクチャが存在しない他の状況においても有利であり得る。例えば、多重ウェルバイアスは、センスアンプが異なるメモリバンクにある場合に使用され得る。実施形態において、検出／記憶トランジスタ（例えば、図２３に示されるトランジスタ８１５、８２０、８２５、８３０）は、例えば、スタンバイのために、１ウェルバイアスにあってよく、一方、他のデバイス、例えば、読出トランジスタ（例えば、図２３に示されるトランジスタ８２６−０、８２６−１）は、他のウェルバイアスにあってよい。これは、図２３において見られるように、１つのセンスアンプに含まれるデバイスを異なるＰウェルに単純に割り当てることによって、達成され得る（すなわち、Ｖｂｂ  ａにおいて検出／記憶、Ｖｂｂ  ｂにおいて読出）。
【０１３２】
２つの目的のセンスアンプの有効な動作は、ソース制御を適用すること又はウェル制御を適用することのいずれかによって、達成され得る。何れの場合にも、ＤＤＣトランジスタが、センスアンプのためのトランジスタの少なくとも一部に使用される場合に、ＤＤＣトランジスタは、１つの閾電圧により動作することを目標とされ得、適用されるボディバイアスは、ＤＤＣトランジスタが、検出のための低電圧、高感度デバイスから、ラッチ回路としてデータ記憶により適した低漏出（より高い閾電圧）デバイスへ変わることを可能にするよう、閾電圧を調整するために使用され得る。ＤＤＣデバイスを使用することによって与えられる柔軟性は、適用されるボディバイアスが、センスアンプブロックに使用されるトランジスタの数の削減を可能にするよう、２つの目的のスキームをセットアップすることを可能にする。加えて、ソース又はウェルのいずれか一方を制御することによってボディバイアス制御を達成するスキームによれば、設計オプションの増大が、レイアウトスキームの柔軟性の増大に起因して可能にされる。
【０１３３】
図２４を参照すると、波形図が示されており、複数の目的のために複数の閾電圧デバイスを可能にするためのＮＭＯＳにおけるソースベースのバイアス制御を説明する。クロックＣｌｋはプレチャージ、ＲＡＳ（行アクセス）、ラッチ保持、及びＣＡＳ（センスアンプラッチからＩ／Ｏラインへの列アクセス）の各状態を表す。電源電圧Ｖｄｄ及び接地Ｇｎｄ（Ｖｓｓとも呼ばれる。）は、クロックの２つの電圧状態である。ＮＭＯＳラッチＮＬＡＴａ（図２３参照）は、ビットラインのプレチャージ動作の間、平衡電圧量Ｖｅｑに引き上げられる。ＲＡＳ動作の間、ＮＬＡＴａは平衡電圧量Ｖｅｑから開始し、電荷がビットセルからビットラインへ十分に移動されたと決定される場合にＶｓｓへ切り替えられる。ラッチ保持動作の間、ＮＬＡＴａは、ラッチが漏れを最小限としながらデータを保持することを可能にする予め選択された電圧量である保持電圧Ｖｒｅｔに引き上げられる。ＣＡＳ（列アクセス）動作の間、ＮＬＡＴａは、接地Ｖｓｓへ引き下げられる。Ｐチャネル列ノードＡＣＴａは、ビットラインのプレチャージ動作の間、平衡電圧Ｖｅｑに保持されるが、それ以外に、ＲＡＳ、ＣＡＳ及びラッチ保持動作については、電源電圧Ｖｄｄに保持される。ビットラインＢＩＴ０ａ及びＢＩＴ０ａ＊は、Ｖｅｑから開始し、ＲＡＳ動作の間の検出時に、夫々、Ｖｄｄへ引き上げられ、Ｖｓｓへ引き下げられる。この実施形態ではゼロ値を保持するＢＩＴ０ａ＊は、ラッチ保持相の間おおよそＶｒｅｔへ引き上げられるが、ＲＡＳ検出の後及びＣＡＳアクセスの間Ｖｓｓに保持される。プレチャージにおいて、２つのビットラインは平衡電圧Ｖｅｑへと駆動される。ボディバイアス印加電圧Ｖｂｂａは、本例では、接地に保持されているように示されている。最終結果は、低い不整合及び高い駆動が必要とされるＲＡＳ及びＣＡＳアクセスの間にセンスアンプ内の交差結合されたｎチャネルにおいてゼロボディバイアスが存在するが、Ｖｒｅｔの正レベルに起因して保持の間は正味負のバックバイアスが存在することである。チップ上の全てのセンスアンプラッチ内で確かにデータ保持しながらこの電圧がより高く駆動され得るほど、漏れ電力はますます低い。
【０１３４】
図２５を参照すると、波形図が示されており、複数の目的のために複数の閾電圧デバイスを可能にするためのウェルベースのバイアス制御を説明する。クロックＣｌｋはプレチャージ、ＲＡＳ（行アクセス）、ラッチ保持、及びＣＡＳ（センスアンプラッチからＩ／Ｏラインへの列アクセス）の各状態を表す。電源電圧Ｖｄｄ及び接地Ｇｎｄ（Ｖｓｓとも呼ばれる。）は、クロックの２つの電圧状態である。ビットラインのプレチャージ動作の間、Ｖｂｂａは接地に保持され、プレチャージデバイス８４０（ａ、ｂ及びｃ）の駆動を最大限とする。ＲＡＳ動作の間、それはまたＶｓｓにあり、駆動を最大限にし且つ交差結合されたＮＭＯＳデバイスの不整合を最小限にする。ラッチ保持モードの間、Ｖｂｂａは、ラッチが漏れを最小限としながらデータを保持することを可能にする予め選択された負電圧量であるＶｒｅｖｅｒｓｅへ引き下げられる。ＣＡＳ（列アクセス）動作の間、Ｖｂｂａはまた接地Ｖｓｓにあり、駆動を最大限にし且つ交差結合されたＮＭＯＳデバイスの不整合を最小限にする。ＰチャネルコモンノードＡＣＴａは、ビットラインのプレチャージ動作の間、平衡電圧量Ｖｅｑに保たれるが、それ以外に、ＲＡＳ、ＣＡＳ及びラッチ保持動作については、電源電圧Ｖｄｄに保持される。ビットラインＢＩＴ０ａ及びＢＩＴ０ａ＊は、Ｖｅｑから開始し、ＲＡＳ動作の間の検出時に、夫々、Ｖｄｄへ引き上げられ、Ｖｓｓへ引き下げられる。ＢＩＴ０ａ＊は、ＲＡＳ検出の後及びＣＡＳアクセスの間Ｖｓｓに保持される。プレチャージにおいて、２つのビットラインは平衡電圧Ｖｅｑへと駆動される。ボディバイアス電圧Ｖｂｂａは、本例では、ＲＡＳ、ＣＡＳ及びプレチャージの各動作の間Ｖｓｓで動作するよう示されており（交差結合されたＮＭＯＳデバイス及びプレチャージデバイス８４０（ａ、ｂ及びｃ）の駆動を最大限にする。）、ラッチ保持モードの間負電圧Ｖｒｅｖｅｒｓｅへと駆動される。最終結果は、低い不整合及び高い駆動が必要とされるＲＡＳ及びＣＡＳアクセスの間にセンスアンプ内の交差結合されたｎチャネルにおいてゼロボディバイアスが存在するが、Ｖｒｅｔの負レベルに起因して保持の間は正味負のバックバイアスが存在することである。チップ上の全てのセンスアンプラッチ内で確かにデータ保持しながらこの電圧がより低く駆動され得るほど、漏れ電力はますます低い。追加の可能なステップが行われてよく、交差結合されたｐチャネルのｎウェル電圧がまた、漏れ電力のｐチャネル部分を最小限とするよう、トリプルウェルプロセスにより（又は単一若しくは他のウェルスキームを用いて）、保持モードの間に高められ得る点に留意されたい。
【０１３５】
実施形態は、全体としてＤＤＣトランジスタから成るＤＲＡＭアレイ及びペリフェラル回路を備えたＤＲＡＭ集積回路を含むことができ、一方、代替の実施形態は、ＤＤＣトランジスタ及びレガシートランジスタの両方を使用する“ハイブリッド”回路実装を含むことができる。例えば、“ハイブリッド”実施形態において、ＤＲＡＭペリフェラル回路は、従来のＰＭＯＳ交差結合トランジスタ及びＤＤＣ  ＮＭＯＳ交差結合トランジスタを使用するセンスアンプを含むことができる。代替の実施形態は、１以上のペリフェラル回路を実装するためにＤＤＣトランジスタを使用し、他のペリフェラル回路を実装するために従来のＭＯＳＦＥＴを使用することができる。また、上記の全ての実施形態及び方法は、オープンビットラインアレイアーキテクチャ又は折りたたみ式ビットラインアレイアーキテクチャのいずれか一方を使用したＤＲＡＭアレイに有利に使用され得ることが知られる。
【０１３６】
このように、実施形態は、従来のナノスケールデバイスと比較してボディ係数が高められたＤＤＣトランジスタによるＤＲＡＭ集積回路及び方法を含むことができる。よって、ＤＤＣトランジスタの応答は、従来のＭＯＳＦＥＴトランジスタと比較して、ボディバイアス電圧の変化に応答して、より広い範囲にわたって変化することができる。より具体的には、ボディバイアスを持ったＤＤＣトランジスタの高められたボディ係数は、ボディバイアス電圧が従来のデバイスに印加される場合と比べて、より広い、ＯＮ電流からＯＦＦ電流の範囲を可能にすることができる。
【０１３７】
加えて、ＤＤＣトランジスタは、従来のトランジスタに比べて、より良い閾電圧均一性ＡＶＴ、すなわち、より低いσＶＴを有することができる。より低いσＶＴは、より低い最低動作電圧（ＶＤＤ）と、より幅広い範囲のＶＴの利用可能な公称値とを可能にすることができる。
【０１３８】
ＤＤＣトランジスタのスクリーニング領域は、印加されるボディバイアス電圧を制御することによって設定されるべきデバイス（例えば、トランジスタ）又はデバイスのグループの動作条件の改善された制御のための有効なボディバイアシングを可能にすることができる。加えて、異なる動作条件は、異なるボディバイアス電圧を印加する結果として、デバイス又はデバイスのグループのために設定され得る。
【０１３９】
一実施形態において、ＤＲＡＭのボディバイアス電圧は、同じバイアス電圧がペリフェラル回路に印加される状態で、ＤＲＡＭアレイの目標性能を提供するよう設定され得る。そのような実施形態では、スクリーニング領域のドーピング濃度は、ボディバイアス電圧がＤＤＣトランジスタに印加される場合にＤＲＡＭセンスアンプの目標性能を提供するよう調整される（すなわち、スクリーニング領域のドーピング濃度は、アレイのボディバイアスに基づきＤＲＡＭセンスアンプ内のＤＤＣトランジスタのために目標閾電圧を提供するよう設定される。）。他のＤＲＡＭペリフェラル回路のためのＤＤＣトランジスタのスクリーニング領域のドーピング濃度はまた、ボディバイアス電圧がそれらの回路に印加される場合に目標性能を提供するよう同様に調整され得る。
【０１４０】
記載されるドーパント層及び構造を有するかどうかによらず、複数のトランジスタ型をサポートするＤＲＡＭウェハ及びダイが考えられている。開示されているＤＲＡＭ回路を含むか、あるいは、開示されているプロセス又は他のプロセスに従って製造される集積回路は、例えば“システム・オン・チップ”（ＳｏＣ）、アドバンスト・マイクロプロセッサ、無線周波数、他のタイプのメモリ、並びに１以上のデジタル及びアナログトランジスタ構成を備えた他のダイなどのチップ製品に組み込まれ（例えば、埋め込まれ）得、無線電話機、通信製品、“スマートフォン”、埋込型コンピュータ、ポータブルコンピュータ、パーソナルコンピュータ、サーバ、及び他の電子製品を含む幅広い用途をサポートすることが可能である。ボディバイアシングは、ＤＲＡＭ集積回路を含む様々な集積回路の電力削減及びより高性能の動作を可能にするために使用され得る。例えば、順方向ボディバイアス（ＦＢＢ）は、デバイスが低電力状態にある場合にＦＢＢを取り除くとの選択肢を伴って、特定のデバイスにとって有用であることができる。
【０１４１】
当然ながら、発明の例となる実施形態の上記の説明において、発明の様々な特徴は、様々な発明態様の１以上の理解を助けるよう開示を簡素化する目的で、その単一の実施形態、図、又は説明に時々まとめられる。しかしながら、このような開示方法は、請求される発明が、各請求項で明示的に挙げられているよりも多い特徴を必要とするとの意図を反映するものとして解釈されるべきでない。むしろ、添付の特許請求の範囲が反映するように、発明態様は、単一の、先の開示された実施形態の全てに満たない特徴にある。よって、発明の詳細な説明に続く特許請求の範囲は、これによって、この詳細な説明に明示的に組み込まれ、各請求項は、本発明の別個の実施形態として自立する。
【０１４２】
また、発明の実施形態は、具体的に開示されていない要素及び／又はステップがない場合に実施されてよいことが理解される。すなわち、発明の発明的特徴は、要素の除外であってよい。
【０１４３】
然るに、ここで挙げられている特定の実施形態の様々な態様が詳細に記載されてきたが、本発明は、発明の主旨及び適用範囲から逸脱することなしに、様々な変更、置換、及び代替に従ってよい。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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