(57)【要約】  【解決手段】  接合部温度の関数としてのオン抵抗の変動の低減を提供する電界効果素子を開示する。ソース接合部と、ゲート接合部と、ドレイン接合部とを有する前記電界効果素子は、前記ドレイン接合部に隣接する抵抗薄膜を含み、この抵抗薄膜は、抵抗の負温度係数を有する材料を有する。前記材料はドーピングされたポリシリコン、アモルファスシリコン、シリコンクロム、およびニッケルシリコンから成る群からの１つより以上の材料から選択され、厚さおよびドーピングレベルなどの前記材料特性は前記電界効果素子の所望の抵抗および温度プロファイルを生じさせるように選択される。開示の電界効果素子のオン抵抗の温度変動は、前記抵抗薄膜を有しない同様の電界効果素子の温度変動から低減する。  【選択図】      図２Ａ
2016516303.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子であって、
基板と、
前記基板上に構築されたドレイン領域を有する縦型電界効果素子と、
前記ドレイン領域に隣接する負温度係数抵抗器と、
を有する半導体素子。
【請求項２】
請求項１記載の半導体素子において、前記負温度係数抵抗器はポリシリコンである半導体素子。
【請求項３】
請求項２記載の半導体素子において、ポリシリコンは、１立方センチメートル当たり約１ｘ１０１７〜１ｘ１０２１原子でドーピングされるものである半導体素子。
【請求項４】
請求項２記載の半導体素子において、前記ポリシリコンは、ヒ素、リン、およびホウ素の群のうちの１つでドーピングされるものである半導体素子。
【請求項５】
請求項１記載の半導体素子において、前記負温度係数抵抗器はアモルファスシリコンである半導体素子。
【請求項６】
請求項５記載の半導体素子において、アモルファスシリコンは、１立方センチメートル当たり約１ｘ１０１７〜１ｘ１０２１原子でドーピングされるものである半導体素子。
【請求項７】
請求項５記載の半導体素子において、前記アモルファスシリコンは、ヒ素、リン、およびホウ素の群のうちの１つでドーピングされるものである半導体素子。
【請求項８】
請求項１記載の半導体素子において、前記負温度係数抵抗器はシリコンクロム（ｓｉｌｉｃｏｎ−ｃｈｒｏｍｉｕｍ）である半導体素子。
【請求項９】
請求項８記載の半導体素子において、前記シリコンクロムは、約４０％〜約８０％シリコンである半導体素子。
【請求項１０】
請求項１記載の半導体素子において、前記負温度係数抵抗器はニッケルシリコン（ｓｉｌｉｃｏｎ−ｎｉｃｋｅｌ）である半導体素子。
【請求項１１】
請求項１０記載の半導体素子において、前記ニッケルシリコンは、約４０％〜約８０％シリコンである半導体素子。
【請求項１２】
請求項１記載の半導体素子において、前記負温度係数抵抗器は、約２５〜約２０００オングストロームの厚さを有するものである半導体素子。
【請求項１３】
請求項１記載の半導体素子において、前記縦型電界効果素子はＭＯＳＦＥＴである半導体素子。
【請求項１４】
請求項１記載の半導体素子において、前記縦型電界効果素子は電荷補償型ＭＯＳＦＥＴである半導体素子。
【請求項１５】
ｎ＋ソース領域と、ｐ−チャネルと、ＪＦＥＴ領域と、ｎ−ドリフト領域と、負温度係数抵抗層とを有するＭＯＳＦＥＴであって、
式ＲｄｓＯｎ＝Ｒｎ＋ＲＣＨ＋Ｒａ＋Ｒｊ＋ＲＤ＋ＲＳ＋ＲＮＴＣによって定義されるオン抵抗を有し、ここで
ＲｄｓＯｎ＝オン抵抗、
Ｒｎ＝前記ｎ＋ソース領域の抵抗、
Ｒｃｈ＝前記ｐ−チャネルの抵抗、
Ｒａ＝前記ｎ−ドリフト領域の表面抵抗、
Ｒｊ＝前記ＪＦＥＴ領域の抵抗、
Ｒｄ＝前記ｎ−ドリフト領域の抵抗、
ＲＳ＝前記ｎ＋ドレイン領域の抵抗、および
ＲＮＴＣ＝前記負温度係数抵抗層の抵抗である、
ＭＯＳＦＥＴ。
【請求項１６】
請求項１５記載のＭＯＳＦＥＴにおいて、前記ＲＮＴＣは、約−２５℃〜約１２５℃において約１．６オーム〜約１．０オームの範囲に亘るものであるＭＯＳＦＥＴ。
【請求項１７】
請求項１５記載のＭＯＳＦＥＴにおいて、前記ＲｄｓＯｎは、約−２５℃〜約１２５℃において約２．４オーム〜約３．２オームの範囲に亘るものであるＭＯＳＦＥＴ。
【請求項１８】
請求項１５記載のＭＯＳＦＥＴにおいて、前記ｋＲｄｓＯｎは、約１２５℃の温度変動の全域に亘って約０．８オームの全変動を呈するものであるＭＯＳＦＥＴ。
【請求項１９】
縦型電界効果素子であって、
正温度係数素子と、
前記正温度係数素子に直列に接続し、かつ当該正温度係数素子と物理的に接する負温度係数抵抗器と、
を有する縦型電界効果素子。
【請求項２０】
請求項１９記載の縦型電界効果素子において、前記正温度係数素子はＭＯＳＦＥＴである縦型電界効果素子。
【請求項２１】
請求項１９記載の縦型電界効果素子において、前記負温度係数抵抗器はポリシリコンである縦型電界効果素子。
【請求項２２】
請求項１９記載の縦型電界効果素子において、前記負温度係数抵抗器はアモルファスシリコンである縦型電界効果素子。
【請求項２３】
請求項１９記載の縦型電界効果素子において、前記負温度係数抵抗器はシリコンクロムである縦型電界効果素子。
【請求項２４】
請求項１９記載の縦型電界効果素子において、前記負温度係数抵抗器はニッケルシリコンである縦型電界効果素子。
【請求項２５】
ｎ＋基板上にｎ−エピタキシャル層を有するウェーハ上に半導体素子を製造する方法であって、
前記ｎ−エピタキシャル層上に縦型電界効果素子を構築する工程と、
前記ｎ＋基板上に負温度係数抵抗層を塗布する工程と、
前記負温度係数抵抗層をドーピングする工程と、
前記負温度係数抵抗層に金属層を塗布する工程と、
を有する方法。
【請求項２６】
請求項２５記載の方法において、前記構築する工程は、さらに、ＭＯＳＦＥＴを構築する工程を有するものである方法。
【請求項２７】
ｎ＋基板上にｎ−エピタキシャル層を有するウェーハ上に半導体素子を製造する方法であって、
前記ｎ−エピタキシャル層上に縦型電界効果素子を構築する工程と、
前記ｎ＋基板上に負温度係数抵抗層を塗布する工程と、
前記負温度係数抵抗層をアニール処理する工程と、
前記負温度係数抵抗層に金属層を塗布する工程と、
を有する方法。
【請求項２８】
請求項２７記載の方法において、前記構築する工程は、さらに、ＭＯＳＦＥＴを構築する工程を有するものである方法。
【請求項２９】
ｎ−非エピタキシャルウェーハ上に半導体素子を製造する方法であって、
前記ウェーハの第１の面上に縦型電界効果素子を構築する工程と、
前記ウェーハの第２の面内にｎ＋領域を注入する工程と、
前記ｎ＋領域をアニール処理する工程と、
前記ｎ＋領域上に負温度係数抵抗薄膜を塗布する工程と、
前記負温度係数抵抗薄膜を注入によりドーピングする工程と、
前記負温度係数抵抗薄膜をアニール処理する工程と、
前記第２の面を金属化する工程と、
を有する方法。
【請求項３０】
請求項２９記載の方法において、前記アニール処理する工程は、さらに、レーザーアニール処理する工程を有するものである方法。
【請求項３１】
ｎ−非エピタキシャルウェーハ上に半導体素子を製造する方法であって、
前記ウェーハの第１の面上に縦型電界効果素子を構築する工程と、
前記ウェーハの第２の面上にｎ＋領域を注入する工程と、
前記ｎ＋領域をアニール処理する工程と、
前記ｎ＋領域上に負温度係数抵抗薄膜を塗布する工程と、
前記負温度係数抵抗薄膜を注入によりドーピングする工程と、
前記負温度係数抵抗薄膜をアニール処理する工程と、
前記第２の面を金属化する工程と、
を有する方法。
【請求項３２】
ｎ−非エピタキシャルウェーハ上に半導体素子を製造する方法であって、
前記ウェーハの第１の面上に縦型電界効果素子を構築する工程と、
前記ウェーハの第２の面上にｎ＋ドレイン領域を注入する工程と、
前記第２の面上に負温度係数抵抗薄膜を塗布する工程と、
前記ｎ＋ドレイン領域および前記負温度係数抵抗薄膜をアニール処理する工程と、
前記第２の面を金属化する工程と、
を有する方法。
【請求項３３】
請求項３２記載の方法において、前記負温度係数抵抗薄膜を塗布する工程に続いて前記負温度係数抵抗薄膜を注入によりドーピングする工程を有するものである方法。
【請求項３４】
ｎ−非エピタキシャルウェーハ上に半導体素子を製造する方法であって、
前記ウェーハの第１の面上に縦型電界効果素子を構築する工程と、
前記ウェーハの第２の面上にポリシリコン負温度係数抵抗薄膜を塗布する工程と、
前記負温度係数抵抗薄膜を通してｎ＋領域を注入する工程と、
前記ｎ＋領域および前記負温度係数抵抗薄膜を同時にアニール処理する工程と、
前記負温度係数抵抗薄膜を金属化する工程と、
を有する方法。
【請求項３５】
請求項３４記載の方法において、さらに、
前記ｎ＋領域を注入する工程に続いて前記負温度係数抵抗薄膜を注入によりドーピングする工程を有するものである方法。
【請求項３６】
半導体素子を製造する方法であって、
前記半導体素子の複合オン抵抗を特定する工程と、
前記半導体素子に必要とされるオン抵抗変動を特定する工程と、
１組の非複合半導体素子の平均素子オン抵抗を決定する工程と、
抵抗薄膜の温度依存性曲線を決定する工程と、
前記温度依存性曲線に基づいて材料を選択する工程と、
前記材料のシート抵抗を決定する工程と、
前記抵抗薄膜の望ましい特性セットを決定する工程と、
ウェーハの第１の面上に縦型電界効果素子を構築する工程と、
前記ウェーハの第２の面に前記抵抗薄膜を塗布する工程と、
前記抵抗薄膜をドーピングする工程と、
を有する方法。
【請求項３７】
請求項３６記載の半導体素子を製造する方法において、さらに、
前記抵抗薄膜をアニール処理する工程を有するものである方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳＦＥＴ素子の抵抗の温度変動を低減する方法および技法に関する。
【背景技術】
【０００２】
高性能パワーエレクトロニクス機器の製造者および開発者は、長年に亘ってディスクリート電子部品の電力処理密度を改善し、素子の放熱を管理する方法を模索してきた。
【０００３】
縦型ＭＯＳＦＥＴは温度と共に単調かつ超線形的に増加するオン抵抗（「ＲｄｓＯｎ」）を有する。前記オン抵抗が増加するにつれて、電力方程式、電力＝Ｉｄ２ｘＲｄｓＯｎに従って、所与のドレイン電流（Ｉｄ）に関して消費される電力も増加する。 その結果、電力消費が前記ＭＯＳＦＥＴの接合部温度の上昇を招き、前記オン抵抗がさらに増加する。放熱が十分であれば、前記ＭＯＳＦＥＴ内で熱平衡に達するまで前記ＲｄｓＯｎが増加する。放熱系が不十分であれば、前記ＭＯＳＦＥＴは熱暴走を起こすこととなる。
【０００４】
近年の縦型ＭＯＳＦＥＴ素子内のＲｄｓＯｎの低減が、電源効率に著しい改善をもたらした。しかし、前記ＲｄｓＯｎは、依然として温度と共に増加する。これらの素子を組み込んでいるシステム、特に様々な動作周期および／または様々な周囲温度で動作するシステムは、温度に伴う変動の低減を示すＲｄｓＯｎによって大いに利益を得るであろうと考えられる。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示は、抵抗の温度変動を低減する電界効果素子の構造である。具体的には、本開示は、温度上昇に起因するＲｄｓＯｎの変動を低減する方法および装置を提供する。
【０００６】
好適な一実施形態によれば、温度に対してより安定した抵抗変動を得るために、負温度係数（ｎｅｇａｉｖｅ  ｔｅｍｐｅｒａｔｕｒｅ  ｃｏｅｆｆｉｃｉｅｎｔ：ＮＴＣ）を有する抵抗器が縦型ＭＯＳＦＥＴに直列に接続される。また、温度に対する前記素子の抵抗の変動が著しく低減する。
【０００７】
好適な一実施形態において、ＭＯＳＦＥＴ縦型電界効果素子は、ｎ＋ドーピングされたベース基板を有するエピタキシャルＳｉウエーハ上に構築される。
【０００８】
別の実施形態において、ＭＯＳＦＥＴ縦型電界効果素子は、ｎ−ドーピングされた基板を有する非エピタキシャルＳｉウエーハ上に構築される。
【０００９】
前記装置は、ディプリーションモードまたはエンハンスメントモードのいずれかで動作するｎチャネルおよびｐチャネル素子の双方に適用できる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａは、従来技術の電界効果素子の図である。
【図１Ｂ】図１Ｂは、従来技術の電界効果素子のオン抵抗の抵抗経路の図である。
【図２Ａ】図２Ａは、内蔵負温度係数抵抗器を有する電界効果素子の好適な一実施形態の図である。
【図２Ｂ】図２Ｂは、内蔵負温度係数抵抗器を有する電界効果素子の好適な一実施形態のオン抵抗の抵抗経路の図である。
【図３】図３は、従来技術の縦型電界効果素子の接合部温度の関数としての正規化されたオン抵抗、ＮＴＣ抵抗器を組み込んだ縦型電界効果素子の好適な一実施形態の接合部温度の関数としての正規化されたオン抵抗、および単体の負温度係数抵抗器の温度依存性曲線の例示的なグラフである。
【図４Ａ】図４Ａは、温度に対するオン抵抗の変動を低減させた縦型電界効果素子を構築する方法の好適な一実施形態のフロー図である。
【図４Ｂ】図４Ｂは、温度に対するオン抵抗の変動を低減させた縦型電界効果素子を構築する方法の代替的な実施形態のフロー図である。
【図４Ｃ】図４Ｃは、温度に対するオン抵抗の変動を低減させた縦型電界効果素子を構築する方法の代替的な実施形態のフロー図である。
【図４Ｄ】図４Ｄは、温度に対するオン抵抗の変動を低減させた縦型電界効果素子を構築する方法の代替的な実施形態のフロー図である。
【図４Ｅ】図４Ｅは、温度に対するオン抵抗の変動を低減させた縦型電界効果素子を構築する方法の代替的な実施形態のフロー図である。
【図４Ｆ】図４Ｆは、温度に対するオン抵抗の変動を低減させた縦型電界効果素子を構築する方法の代替的な実施形態のフロー図である。
【図５】図５は、負温度係数抵抗器を構築する方法の好適な一実施形態のフロー図である。
【発明を実施するための形態】
【００１１】
縦型半導体素子とは、電流の流れる方向が主に垂直である、即ち、電流が上部から下部へもしくは下部から上部の方向またはその両方向に流れる半導体構造体（例えば、ＭＯＳＦＥＴ、ＩＧＢＴおよびダイオード）である。パワーディスクリート半導体素子は、このような縦型構造で構築されていることが多い。
【００１２】
「オン抵抗」（ＲｄｓＯｎ）は、半導体素子の電極に電圧および／または電流を印加することにより同素子が「オン状態」にバイアスされているときの同素子の抵抗である。例えば、ＭＯＳＦＥＴはゲート電極と、ソース電極と、ドレイン電極とを有し、前記ドレイン電極とソース電極との間にドレイン−ソース間電圧（Ｖｄｓ）が印加され、前記ゲート電極とソース電極との間にゲート−ソース間電圧（Ｖｇｓ）が印加される。「オン状態」とは、前記ゲート−ソース間電圧により前記ソース電極から前記ドレイン電極に電流（Ｉｄ）が流れることが可能となっていることを意味する。例えば、パワーＭＯＳＦＥＴに関して、前記ドレイン−ソース間電圧（Ｖｄｓ）が通常０．１Ｖ〜５Ｖの値に設定され、前記ゲート−ソース間電圧（Ｖｇｓ）が通常１０Ｖに設定されているとき、ＲｄｓＯｎは下記式のとおりに定義される。  
ＲｄｓＯｎ＝Ｉｄ／Ｖｄｓ          式１
非電荷補償型縦型電界効果素子および電荷補償型縦型電界効果素子（例えば、超接合ＭＯＳＦＥＴ）などのパワーＭＯＳＦＥＴは、その他いくつかの縦型半導体素子と同様に、正温度係数素子である。一般的に、正温度係数素子は、温度上昇に伴って増加する素子抵抗を有する。
【００１３】
反対に、ＮＴＣ素子は温度上昇に伴って減少する抵抗を有する。ＮＴＣ素子の一例として、ＮＴＣ抵抗器がある。
【００１４】
図１Ａは、従来技術において既知の縦型ＭＯＳＦＥＴ素子１００の断面図を示している。上面１２１と底面１２２とを有する縦型電界効果素子１００は、ソース電極１０２と、ドレイン電極１０３と、ゲート電極１０１とを含んでいる。前記ゲート電極は、ソース電極１０２とドレイン電極１０３との間の電流の流れを制御する。縦型電界効果素子１００は、前記底面に隣接する金属層１０７を有する「ｎ＋」ドレイン領域１０６をさらに含み、ドレイン電極１０３を形成している。ｎ＋ドレイン領域１０６は、「ｎ−」ドリフト領域１０５に接している。ｎ−ドリフト領域１０５は、さらに、「ｐ−」型ボディ領域１４０に接している。
【００１５】
ｎ＋ソース領域１０９は、前記「ｐ」型ボディ領域に隣接している。前記ｐ型ボディ領域は、ｐ−ボディ１４０と、「ｐ＋」ボディ１４１と、ｐ＋ボディ接触領域１４２とを含んでいる。ｐ＋ボディ接触領域１４２はソース金属層１０８と接しており、このソース金属層１０８がｎ＋ソース領域１０９をｐ＋ボディ接触領域１４２に電気的に短絡させて、前記ｎ＋ソース領域と、前記ｐ型ボディ領域と、前記ドレイン電極１０３との間に形成される寄生バイポーラ接合トランジスタの偶発的励起を回避している。ソース金属層１０８は、さらに、ソース電極１０２にも接している。前記ｎ−ドリフト領域１０５は、ｐ型ボディ領域１４０、１４１、１４２の下方でｎ＋ドレイン領域１０６に隣接している。
【００１６】
ゲート領域１１３は、ｎ−ドリフト領域１０５、ｐ−ボディ領域１４０、ｎ＋ソース領域１０９、および絶縁層１１１に隣接する絶縁酸化物層１１２に接している。ゲート領域１１３は、ゲート酸化物層１１２に隣接するゲート材料で充填されている。ゲート領域１１３は、ゲート電極１０１と電気的に接している。ゲート酸化物層１１２はまた、ｎ−ドリフト領域１０５とも隣接している。ＭＯＳＦＥＴ素子に一般的に使用されるゲート材料は、多結晶シリコン（ポリシリコン）である。
【００１７】
図１Ｂは、従来技術のオン抵抗の経路を示している。オン抵抗は、式１で示したように、前記素子の前記オン状態にあるときの前記ソースと前記ドレインとの間の全抵抗である。オン抵抗の経路を、経路１５０に示す。前記縦型電界効果素子１００に関して、前記オン抵抗は、直列抵抗の組み合わせによって与えられる。  
ＲｄｓＯｎ＝Ｒｎ＋ＲＣＨ＋Ｒａ＋Ｒｊ＋ＲＤ＋ＲＳ          式２
但し、ＲｄｓＯｎは前記オン抵抗、Ｒｎ１５１はｎ＋ソース領域１０９の抵抗、およびＲｃｈ１５２は前記ｐ型ボディ領域１４０のｐ−部分内に形成されたチャネルの抵抗である。Ｒａ１５３は、前記ゲート−ソース間電圧の印加によって調整されるｎ−ドリフト領域の表面抵抗である。ＪＦＥＴ領域１３０は、ｎ−ドリフト領域１０５のｐ型ボディ（ｐ−ボディ）領域１４０の表面１３２間の部分である。ドレイン電圧が供給されると、前記ディプリーション領域が表面１３２での接合部から外向きに膨張することにより、表面１３２間のｎ−ドリフト領域の狭窄に起因する抵抗１５４（Ｒｊ）が生じ、増加する。Ｒｊ１５４は、前記ＪＦＥＴ領域の抵抗である。ＲＤ１５５が前記ＪＦＥＴ領域１３０からｎ＋ドレイン領域１０６の上面までの抵抗である。ＲＤは前記ｎ−ドリフト領域の抵抗であり、高電圧ＭＯＳＦＥＴのＲｄｓＯｎの最も支配的な要因である。ＲＳ１５６は、前記ｎ＋ドレイン領域の抵抗である。絶縁破壊電圧が約５０Ｖ未満である低電圧ＭＯＳＦＥＴでは、ＲＳもまた前記オン抵抗に対して大きな影響を有する。様々な領域間の理想的ではない接触ならびに前記素子を前記パッケージに接続するために使用される前記電極リード線に起因して追加的なオン抵抗が生じる可能性がある。
【００１８】
温度が上昇するに従って正孔および電子の移動性が低下するので、ＲｄｓＯｎは前記温度の上昇と共に増加する。ｎ−チャネルパワーＭＯＳＦＥＴ素子のＲｄｓＯｎは、下記式を用いて推定することができる。
【００１９】
【数１】
2016516303.tif 000003
【００２０】
但し、Ｔは素子のケルビン温度、βは温度係数、およびＲｄｓＯｎ（Ｔ）は前記素子の温度Ｔにおけるオン抵抗である。前記温度係数は正であり、ＭＯＳＦＥＴ素子については一般的に２．０〜２．５の範囲である。
【００２１】
図２Ａは、ＲｄｓＯｎ温度補償を有する縦型電界効果素子２００の好適な一実施形態の断面図を示している。上面２２１および底面２２２が、ソース電極２０２、ドレイン電極２０３、およびゲート電極２０１を含んで提供されている。前記ゲート電極２０１は、ソース電極２０２とドレイン電極２０３との間の電流の流れを制御する。素子２００はまた、ｎ＋ドレイン領域２０６も含んでいる。前記ｎ＋ドレイン領域２０６には、抵抗層２２０が隣接している。抵抗層２２０は、負温度係数を呈する。抵抗層２２０には、金属層２０７が隣接している。金属層２０７には、ドレイン電極２０３が取り付けられている。ｎ＋ドレイン領域２０６は、ｎ−ドリフト領域２０５に接している。ｎ−ドリフト領域２０５は、ｐ型ボディ領域２４０、２４１、２４２に接している。
【００２２】
ｎ＋ソース領域２０９は、ｐ型ボディ領域に隣接している。前記ｐ型ボディ領域は、ｐ−ボディ２４０と、ｐ＋ボディ２４１と、ｐ＋ボディ接触領域２４２とを含んでいる。ｐ＋ボディ接触領域２４２はソース金属層２０８に接し、このソース金属層２０８がｎ＋ソース領域２０９をｐ型ボディ領域２４０、２４１、２４２に電気的に短絡させている。ソース電極２０２は、ソース金属層２０８に取り付けられている。
【００２３】
ゲート領域２１３は、ｎ−ドリフト領域２０５、ｐ−ボディ領域２４０、ｎ＋ソース領域２０９、および絶縁層２１１に隣接するゲート酸化物層２１２に接している。ゲート領域２１３は、ゲート電極２０１と電気的に接している。ゲート酸化物層２１２はまた、ｎ−ドリフト領域２０５とも隣接している。
【００２４】
図２Ｂは、好適な一実施形態の素子のオン抵抗の経路２５０を示している。素子２００に関して、前記オン抵抗は下記式によって与えられる。  
ＲｄｓＯｎ＝Ｒｎ＋ＲＣＨ＋Ｒａ＋Ｒｊ＋ＲＤ＋ＲＳ＋ＲＮＴＣ          式４
但し、ＲｄｓＯｎは前記オン抵抗、Ｒｎ２５１はｎ＋ソース領域２０９の抵抗、Ｒｃｈ２５２は前記ｐ−ボディ領域２４０内に形成されたチャネルの抵抗である。ＪＦＥＴ領域２３０は、ｎ−ドリフト領域２０５のｐ型ボディ（ｐ−ボディ）領域２４０の表面２３２間の部分である。ドレイン電圧が供給されると、ディプリーション領域が表面２３２の接合部から外向きに膨張することにより、表面２３２の間のｎ−ドリフト領域の狭窄され抵抗（Ｒｊ）が生じ、増加する。Ｒｊ２５４は、前記ＪＦＥＴ領域の抵抗である。ＲＤ２５５は前記ＪＦＥＴ領域２３０からｎ＋ドレイン領域２０６の上面までのｎ−ドリフト領域抵抗である。Ｒａ２５３は、前記ゲート−ソース間電圧の印加によって調整されるｎ−ドリフト領域の表面抵抗である。ＲＳ２５６は、前記ｎ＋ドレイン領域の抵抗である。ＲＮＴＣ２５７は負温度係数を有する抵抗層２２０の抵抗であり、抵抗層２２０は温度上昇に伴うＲＮＴＣ２５７の抵抗の減少を特徴付ける。
【００２５】
縦型ＭＯＳＦＥＴ素子の好適な一実施形態において、温度に対するＲｄｓＯｎ抵抗の変動の低減は、前記ＭＯＳＦＥＴと直列にＮＴＣ抵抗器を追加することによって達成される。
【００２６】
好適な一実施形態において、前記ＮＴＣ抵抗器は抵抗層２２０によって提供され、インサイチュ（ｉｎ−ｓｉｔｕ）ドーピングされたポリシリコン（または、例えばスパッタリングによって堆積された、アモルファスシリコン）から成る薄膜で構成されている。別の実施形態において、抵抗層２２０は、注入法によってドーピングした後にアニール処理したポリシリコン層（またはアモルファスシリコン）で構成された薄膜であり、前記ポリシリコンまたはアモルファスシリコン層の厚さは約１００〜約４０００オングストロームの範囲である。
【００２７】
前記ポリシリコン薄膜またはアモルファスシリコン薄膜のドーピングレベルは、約１ｘ１０１７〜約１ｘ１０２１原子／ｃｍ３の範囲内であることが好ましい。これらの値は、±５％程度変動する場合がある。前記ポリシリコン薄膜またはアモルファスシリコン薄膜中のドーパントは、ヒ素、リン、およびホウ素から成る元素の群、または基準温度（２５℃など）での前記抵抗層の所望の抵抗値および抵抗値の所望の負温度係数を達成するために必要なこれら元素の任意の組み合わせから選択される。
【００２８】
別の実施形態において、抵抗層２２０は、シリコンクロム（ｓｉｌｉｃｏｎ−ｃｈｒｏｍｉｕｍ）から成る金属化抵抗薄膜である。前記シリコンクロム薄膜のシリコンの割合は、約４０％〜約８０％の範囲にあることが好ましい。これらの値は、±５％程度変動する場合がある。前記シリコンクロム薄膜の厚さは、基準温度（２５℃など）での前記抵抗層の所望のシート抵抗値および抵抗値の所望の負温度係数を達成するために必要な約２５〜約２０００オングストロームの範囲内である。これらの値は、±１０％程度変動する場合がある。
【００２９】
別の実施形態において、抵抗層２２０はニッケルシリコン（ｓｉｌｉｃｏｎ−ｎｉｃｋｅｌ）から成る金属化抵抗薄膜である。前記ニッケルシリコン薄膜のシリコンの割合は、約４０％〜約８０％の範囲にあることが好ましい。前記ニッケルシリコン薄膜の厚さは、基準温度（２５℃など）での前記抵抗層の所望のシート抵抗値および抵抗値の所望の負温度係数を達成するために必要な約２５〜約２０００オングストロームの範囲内である。これらの値は、±１０％程度変動する場合がある。
【００３０】
図３は、縦型電界効果素子内に抵抗層２２０を含めることの効果の例示的な例を示すグラフである。グラフ３００は、前記素子の接合部温度の関数としての抵抗のオーム値をプロットしたものである。グラフ３００は、３本の曲線を含んでいる。前記曲線は、約-２５℃〜約１５０℃の範囲の接合部温度についてプロットされている。曲線３１０は、-２５℃における約０．８オームから１５０℃における約２．２５オームまでの範囲に亘るβ＝２．０について式３の温度依存性を呈するＭＯＳＦＥＴ素子のオン抵抗をプロットしたものである。抵抗値は、±５％程度変動する場合がある。曲線３２０は、負温度係数を有する抵抗層の抵抗をプロットしたものである。前記抵抗層は、−２５℃における約１．６オームから１２５℃以上の温度における約１．０オームの近似値の範囲に亘る温度依存性を呈している。曲線３３０は、前記ＭＯＳＦＥＴ素子と直列に接触している前記抵抗層を有する複合素子の複合オン抵抗をプロットしたものである。前記複合オン抵抗は、−２５℃〜１５０℃の温度範囲に亘って０．８オームの全変動で、−２５℃における約２．４オームから１５０℃における約３．２オームまでの範囲に亘る温度依存性を呈している。この例では、ＮＴＣ抵抗器２２０を有する前記ＭＯＳＦＥＴの複合抵抗ＲｄｓＯｎは、ＮＴＣ抵抗器を有しないＭＯＳＦＥＴと比較してより平坦かつ安定した抵抗プロファイルを示す。前記非複合ＭＯＳＦＥＴのＲｄｓＯｎが９５％近く変動するのに対して、この例における複合抵抗は２５℃〜１５０℃間で約３２％変動する。したがって、前記複合素子の温度変動に伴うオン抵抗ＲｄｓＯｎの変動は、前記抵抗層を有しないＭＯＳＦＥＴ素子のオン抵抗の温度変動と比較して約５０％低減する。
【００３１】
図４Ａを参照すると、電界効果素子および基板の好適な一実施形態を構築する好適な方法４００が説明されている。工程４０２において、ｎ＋基板上にｎ−エピタキシャル層を有するウェーハが前記半導体基板として選択される。エピタキシャル層の成長中に、当該ウェーハ内に正確なｎ−レベルでｎ−エピタキシャル層がドーピングされる。工程４０４において、前記ｎ−エピタキシャル層上に縦型電界効果素子が構築される。前記好適な実施形態において、前記縦型電界効果素子はＭＯＳＦＥＴである。
【００３２】
工程４０６において、ウェーハの厚さを縮減するために、前記第２の面にバックグラインド処理が行われる。
【００３３】
工程４０７において、前記ｎ＋基板上にＮＴＣ抵抗薄膜が成長または堆積する。例えば、前記ＮＴＣ抵抗薄膜は、前記第２の面上に堆積もしくは成長したポリシリコン、またはスパッタリング若しくはその他の方法によって堆積したアモルファスシリコンから成ることができる。前記ＮＴＣ抵抗薄膜は、インサイチュドーピングすることができる。
【００３４】
工程４０８において、前記ＮＴＣ抵抗薄膜がインサイチュドーピングされたか否か、および当該ドーピングが前記所望の負温度係数特性を達成するうえで十分であるか否かに基づいて、所望の抵抗負温度係数を与えるために前記ＮＴＣ抵抗薄膜を注入法によりさらにドーピングしてもよい。工程４０９において、前記ＮＴＣ抵抗薄膜が（例えば、レーザーアニール処理または高周波アニール処理によって）アニール処理される。
【００３５】
工程４１０において、前記ＮＴＣ抵抗薄膜に金属層が塗布されて前記ドレイン接続部が生成される。
【００３６】
図４Ｂを参照すると、電界効果素子および前記基板の好適な一実施形態を構築する代替的な方法４１１が説明されている。工程４１２において、ｎ＋基板上にｎ−エピタキシャル層を有するウェーハが半導体基板として選択される。工程４１３において、前記ｎ−エピタキシャル層上に縦型電界効果素子が構築される。前記好適な実施形態において、ＭＯＳＦＥＴは縦型電界効果素子である。工程４１４において、前記第２の面にバックグラインド処理が行われる。工程４１５において、前記ｎ＋基板上にＮＴＣ抵抗薄膜が成長または堆積する。前記ＮＴＣ抵抗薄膜はニッケルシリコンまたはシリコンクロムから成る金属化抵抗薄膜であり、前記所望の負温度係数を達成するためにインサイチュドーピングされている。工程４１６において、前記金属化ＮＴＣ抵抗薄膜に低温焼結を施して前記金属化薄膜をアニール処理することができる。工程４１８において、前記ＮＴＣ抵抗薄膜に金属層が塗布されて前記ドレイン接続部が生成される。
【００３７】
図４Ｃを参照して、縦型電界効果素子を構築する別の方法４２５を説明する。工程４２７において、前記基板としてｎ−非エピタキシャルウェーハが選択される。
【００３８】
工程４２９において、前記第１の面上に縦型電界効果素子が構築される。工程４３１において、前記第２の面にバックグラインド処理が行われる。工程４３２において、前記第２の面にｎ＋ドレイン領域が注入される。工程４３３において、前記ｎ＋ドレイン領域がアニール処理される。工程４３５において、前記第２の面上に、インサイチュドーピングすることのできるＮＴＣ抵抗薄膜が成長または堆積する。工程４３６において、前記ＮＴＣ抵抗薄膜がインサイチュドーピングされたか否か、および当該ドーピングが前記所望の負温度係数特性を達成するうえで十分であるか否かに基づいて、注入法によって前記ＮＴＣ抵抗薄膜をさらにドーピングしてもよい。工程４３８において、前記ＮＴＣ抵抗薄膜がアニール処理される。工程４３９において、前記第２の面が金属化されて前記ドレイン接続部が生成される。
【００３９】
図４Ｄを参照すると、縦型電界効果素子を構築する別の方法４４０が説明されている。工程４４１において、基板としてｎ−非エピタキシャルウェーハが選択される。
【００４０】
工程４４３において、前記第１の面上に縦型電界効果素子が構築される。工程４４４において、前記第２の面にバックグラインド処理が行われる。
【００４１】
工程４４５において、前記第２の面にｎ＋ドレイン領域が注入される。工程４４６において、前記ｎ＋ドレイン領域がアニール処理される。工程４４７において、前記第２の面上にＮＴＣ抵抗薄膜が成長または堆積する。工程４４８において、前記所望の負温度係数特性を達成するために、前記ＮＴＣ抵抗薄膜が注入法によってドーピングされる。工程４４９において、前記ＮＴＣ抵抗薄膜がアニール処理される。工程４５０において、前記第２の面が金属化されて前記ドレイン接続部が生成される。
【００４２】
図４Ｅを参照して、縦型電界効果素子を構築する別の方法４５１を説明する。工程４５２において、前記基板としてｎ−非エピタキシャルウェーハが選択される。
【００４３】
工程４５６において、前記第１の面上に縦型電界効果素子が構築される。工程４５７において、前記第２の面にバックグラインド処理が行われる。工程４５８において、前記第２の面にｎ＋ドレイン領域が注入される。工程４６０において、前記第２の面上に、インサイチュドーピングすることのできるＮＴＣ抵抗薄膜が成長または堆積する。工程４６１において、前記抵抗薄膜がインサイチュドーピングされたか否か、および当該ドーピングが前記所望の負温度係数特性を達成するうえで十分であるか否か次第では、注入法により前記ＮＴＣ抵抗薄膜をさらにドーピングしてもよい。工程４６２において、前記ｎ＋ドレイン領域および前記ＮＴＣ抵抗薄膜が一緒にアニール処理される。工程４６４において、前記第２の面が金属化されて前記ドレイン接続部が生成される。
【００４４】
図４Ｆを参照して、縦型電界効果素子を構築する別の方法４７５を説明する。工程４７７において、前記基板としてｎ−非エピタキシャルウェーハが選択される。工程４８１において、前記第１の面上に縦型電界効果素子が構築される。工程４８２において、バックグラインドが実施される。
【００４５】
工程４８３において、前記ｎ−基板上にポリシリコンまたはアモルファスシリコンのＮＴＣ抵抗薄膜が成長または堆積する。工程４８５において、前記ＮＴＣ薄膜を通してｎ＋ドレイン領域が注入される。前記ＮＴＣ薄膜を通して前記ｎ＋ドレイン領域を注入する１つの利点は、ＮＴＣ薄膜の事実上の厚さが前記ｎ＋ドレイン注入の深さによって設定されることである。この結果、前記ｎ＋イオン注入の精密な深さ制御の故に、前記ウェーハの全域に亘って事実上のＮＴＣ薄膜厚さが非常に均一となる。工程４８６において、前記ＮＴＣ薄膜がインサイチュドーピングされたか否か、および当該ドーピングが前記所望の負温度係数特性を達成するうえで十分であるか否か次第では、注入法により前記ＮＴＣ抵抗薄膜をさらにドーピングしてもよい。工程４８７において、前記ＮＴＣドレイン領域および前記ＮＴＣ薄膜が一緒にアニール処理される。工程４８９において、前記第２の面が金属化されて前記ドレイン接続部が生成される。
【００４６】
図５を参照すると、抵抗薄膜を選択し形成する方法５２０が説明されている。工程５２２において、温度に対するオン抵抗の所望の変動を有する前記複合素子の複合オン抵抗が特定される。工程５２４において、１組の素子の接合部温度の範囲に亘って１組のオン抵抗値が測定され、平均化されて素子オン抵抗が決定される。工程５２６において、前記特定された複合オン抵抗から前記素子オン抵抗を減ずることにより前記抵抗薄膜の温度依存性曲線が決定される。
【００４７】
工程５２８において、前記温度依存性曲線に基づき、かつ温度膨張係数を含む前記半導体基板との物理的適合性に基づいて、前記抵抗薄膜のための材料が選定され、さらに特定される。前記材料は、特定されたドーピングレベルのドーパントを含んでいてもよい。工程５３０において、前記材料に関して、前記抵抗薄膜のシート抵抗が決定される。
【００４８】
工程５３２において、前記抵抗薄膜を生成するために、１組の所望の処理特性が決定される。前記１組の所望の処理特性には、前記所望の組成、ドーピングの種類およびレベル、並びに２５℃での前記特定された抵抗を前記シート抵抗で除することにより決定される前記抵抗薄膜の厚さが含まれる。工程５３３において、ウェーハの第１の面上に縦型電界素子が構築される。
【００４９】
工程５３４において、前記抵抗薄膜が成長または堆積し、前記材料特性、前記処理特性および前記所望の組成、ドーピングの種類およびレベル、ならびに前記ウェーハの面の厚さに従って処理される。
【００５０】
工程５３６において、前記薄膜が注入法によりドーピングされ、またはインサイチュドーピングされる。工程５３８において、必要な場合、前記薄膜がアニール処理される。
【００５１】
前記方法の好適な一実施形態において、前記抵抗薄膜の材料は、ポリシリコン、アモルファスシリコン、シリコンクロム、およびニッケルシリコンを含む材料の群から、またはこれらの材料の組み合わせから選択される。別の実施形態において、抵抗の負温度係数を達成するための前記材料特性および処理特性を得ることができるという前提で、異なる材料を選択することができる。
【００５２】
第１の実施形態において、前記抵抗薄膜の材料としてポリシリコンまたはアモルファスシリコンが選択され、前記ポリシリコンはインサイチュドーピングされる。第２の好適な実施形態において、前記抵抗薄膜の材料としてポリシリコンまたはアモルファスシリコンが選択され、前記ポリシリコンまたはアモルファスシリコンは注入法によりドーピングされた後にアニール処理される。前記第１の実施形態および前記第２の実施形態において、前記ポリシリコン薄膜またはアモルファスシリコン薄膜のドーピングレベルは１ｘ１０１７原子／ｃｍ３〜１ｘ１０２１原子／ｃｍ３の範囲内となるように選択され、前記ポリシリコン薄膜またはアモルファスシリコン薄膜中のドーパントは、ヒ素、リン、およびホウ素から成る元素の群から、または前記基準温度（２５℃）における前記抵抗層の所望の抵抗値および前記所望の温度依存性曲線を達成するために必要なこれらの元素の任意の組み合わせから選択される。
【００５３】
第３の実施形態において、前記抵抗薄膜の材料としてシリコンクロムが選択される。前記シリコンクロム薄膜のシリコンの割合は４０〜８０％の範囲内で選択され、前記薄膜は、前記基準温度（２５℃など）における前記抵抗層の所望のシート抵抗値および前記所望の温度依存性曲線を達成するために必要な約２５Ａ〜約２０００Ａの範囲内の厚さで成長する。
【００５４】
第４の実施形態において、前記抵抗薄膜の材料としてニッケルシリコンが選択される。前記ニッケルシリコン薄膜のシリコンの割合は４０〜８０％の範囲内で選択され、前記薄膜は、前記基準温度（２５℃など）における前記抵抗層の特定された抵抗値および前記所望の温度依存性曲線を達成するために必要な約２５Ａ〜約２０００Ａの範囲内の厚さで成長する。
【００５５】
本開示内で提示する実施形態は本発明の実施可能な例を提供することが意図されているが、本発明を限定することは意図されていない。例えば、半導体基材としてＳｉ以外の材料を使用することができる。必要に応じて、前記ｎ＋領域、ｎコラム、ｐコラム、およびｐ型ボディに、様々な範囲のドーピングレベルを採用することができる。
【図１Ａ】
2016516303.tif 000004
【図１Ｂ】
2016516303.tif 000005
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
2016516303.tif 000009
【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【国際調査報告】
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