(57)【要約】  集積回路は、１つまたは複数のビット・セルと、１つまたは複数のビット・セルに結合されたワード線と、ワード線との間に静電容量を有するように、ワード線と共に配置されたダミー・ワード線と、を含んでいる。静電容量は、読出し動作および書込み動作を支援するために、ワード線の電圧ブーストまたは電圧低下を提供する。
2016538677.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
１つまたは複数のビット・セルと、
前記１または複数のビット・セルに結合されたワード線と、
前記ワード線との間に静電容量を有するように、前記ワード線とともに配置されたダミー・ワード線と、
を備える集積回路。
【請求項２】
前記１つまたは複数のビット・セルに結合された第２のワード線をさらに備え、前記第２のワード線は、前記ワード線とは別個のものである、請求項１に記載の集積回路。
【請求項３】
前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、請求項２に記載の集積回路。
【請求項４】
前記ワード線は読出しワード線を備え、前記第２のワード線は書込みワード線を備える、請求項２に記載の集積回路。
【請求項５】
複数のトランジスタを有する基板層と、
前記１つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第１のメタル層と、前記ワード線を備える第２のメタル層と、
前記ダミー・ワード線を備える第３のメタル層と、
をさらに備える請求項１に記載の集積回路。
【請求項６】
前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と第３のメタル層との間にある、請求項５に記載の集積回路。
【請求項７】
前記ワード線およびダミー・ワード線は、実質的に互いに平行である、請求項１に記載の集積回路。
【請求項８】
前記ワード線および前記ダミー・ワード線を制御するように構成された支援回路をさらに備える請求項１に記載の集積回路。
【請求項９】
前記支援回路はさらに、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線を遷移させるように構成された、請求項８に記載の集積回路。
【請求項１０】
前記支援回路はさらに、前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、請求項９に記載の集積回路。
【請求項１１】
前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ書込み支援を提供するように構成された、請求項９に記載の集積回路。
【請求項１２】
前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項９に記載の集積回路。
【請求項１３】
前記支援回路はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項９に記載の集積回路。
【請求項１４】
前記支援回路はさらに、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成された、請求項８に記載の集積回路。
【請求項１５】
集積回路であって、
１つまたは複数のビット・セルと、
前記１または複数のビット・セルに結合されたワード線と、
前記ワード線との間の容量結合を介して前記ワード線に印加される電圧に作用するためのダミー・ワード線手段と、
を備える集積回路。
【請求項１６】
前記１つまたは複数のビット・セルに結合された第２のワード線をさらに備え、前記第２のワード線は、前記ワード線とは別個のものである、請求項１５に記載の集積回路。
【請求項１７】
前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、請求項１６に記載の集積回路。
【請求項１８】
前記ワード線は読出しワード線を備え、前記第２のワード線は書込みワード線を備える、請求項１６に記載の集積回路。
【請求項１９】
複数のトランジスタを有する基板層と、
前記１つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第１のメタル層と、
前記ワード線を備える第２のメタル層と、
前記ダミー・ワード線を備える第３のメタル層と、
をさらに備える請求項１５に記載の集積回路。
【請求項２０】
前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と前記第３のメタル層との間にある、請求項１９に記載の集積回路。
【請求項２１】
前記ワード線およびダミー・ワード線は、実質的に互いに平行である、請求項１５に記載の集積回路。
【請求項２２】
前記ワード線と前記ダミー・ワード線とを制御するための支援手段をさらに備える請求項１５に記載の集積回路。
【請求項２３】
前記支援手段は、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線を遷移させるように構成された、請求項２２に記載の集積回路。
【請求項２４】
前記支援手段はさらに、前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、請求項２３に記載の集積回路。
【請求項２５】
前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ書込み支援を提供するように構成された、請求項２３に記載の集積回路。
【請求項２６】
前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項２３に記載の集積回路。
【請求項２７】
前記支援手段はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項２３に記載の集積回路。
【請求項２８】
前記支援手段はさらに、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成された、請求項２２に記載の集積回路。
【請求項２９】
集積回路を製造する方法であって、
１つまたは複数のビット・セルを形成するために、複数のトランジスタを形成し、前記トランジスタを相互接続することと、
ワード線を形成し、前記ワード線を、前記１つまたは複数のビット・セルへ相互接続することと、
前記ワード線との間に静電容量を形成するようにダミー・ワード線を形成し、前記ダミー・ワード線を、前記ワード線と共に配置することと、
を備える方法。
【請求項３０】
前記１つまたは複数のビット・セルに結合された第２のワード線を形成することをさらに備え、前記第２のワード線は、前記ワード線とは別個のものである、請求項２９に記載の方法。
【請求項３１】
前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、請求項３０に記載の方法。
【請求項３２】
前記ワード線は読出しワード線を備え、前記第２のワード線は書込みワード線を備える、請求項３０に記載の方法。
【請求項３３】
前記トランジスタは、基板層内に形成され、第１のメタル層によって相互接続され、前記ワード線は、第２のメタル層内に形成され、前記ダミー・ワード線は、第３のメタル層内に形成された、請求項３０に記載の方法。
【請求項３４】
前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と前記第３のメタル層との間にある、請求項２９に記載の方法。
【請求項３５】
支援回路を形成するために、前記基板層内に、第２の複数のトランジスタを形成することと、前記支援回路が、前記ワード線および前記ダミー・ワード線を制御することを可能にするために、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線を相互接続することと、をさらに備える請求項２９に記載の方法。
【請求項３６】
前記支援回路が、前記ワード線をアサートし、前記ワード線がアサートされた後に前記ダミー・ワード線を遷移させるように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項３５に記載の方法。
【請求項３７】
前記ダミー・ワード線を遷移させる前に、前記支援回路が、前記アサートされたワード線を浮かせるように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項３６に記載の方法。
【請求項３８】
前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ書込み支援を提供するように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項３６に記載の方法。
【請求項３９】
前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項３６に記載の方法。
【請求項４０】
前記支援回路が、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項３６に記載の方法。
【請求項４１】
前記支援回路が、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項３５に記載の方法。
【請求項４２】
集積回路内に形成された１つまたは複数のビット・セルに結合されたワード線を制御する方法であって、
前記１つまたは複数のビット・セルへアクセスするために、前記ワード線をアサートすることと、
前記ワード線へ印加される電圧に作用するようにダミー・ワード線を制御することと
を備え、前記電圧は、前記ワード線と前記ダミー・ワード線との間の容量結合によって作用される、方法。
【請求項４３】
前記集積回路はさらに、前記１つまたは複数のビット・セルに結合された第２のワード線を備え、前記第２のワード線は、前記ワード線とは別個のものである、請求項４２に記載の方法。
【請求項４４】
前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、請求項４３に記載の方法。
【請求項４５】
前記ワード線は読出しワード線を備え、前記第２のワード線は書込みワード線を備える、請求項４３に記載の方法。
【請求項４６】
前記集積回路はさらに、複数のトランジスタを有する基板層と、
前記１つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第１のメタル層と、
前記ワード線を備える第２のメタル層と、
前記ダミー・ワード線を備える第３のメタル層と、
を備える、請求項４２に記載の方法。
【請求項４７】
前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と前記第３のメタル層との間にある、請求項４６に記載の方法。
【請求項４８】
前記ダミー・ワード線を制御することは、前記ワード線がアサートされた後に、前記ダミー・ワード線を遷移させることを備える、請求項４２に記載の方法。
【請求項４９】
前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせることをさらに備える、請求項４８に記載の方法。
【請求項５０】
前記ダミー・ワード線を遷移させることは、前記１つまたは複数のビット・セルへ書込み支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、請求項４８に記載の方法。
【請求項５１】
前記ダミー・ワード線を遷移させることは、前記１つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、請求項４８に記載の方法。
【請求項５２】
前記ダミー・ワード線を遷移させることは、前記１つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧を低下させることを備える、請求項４８に記載の方法。
【請求項５３】
前記ダミー・ワード線を制御することは、前記ダミー・ワード線を、前記ワード線と同時にアサートすることを備える、請求項４２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願に対する相互参照
[0001]本出願は、その全体において本明細書において参照において明確に組み込まれている「メモリのための読出し／書込み支援」(READ/WRITE ASSIST FOR MEMORIES)と題され２０１３年９月２６日に出願された米国特許出願第１４／０３８、４３４号の優先権を主張する。
【０００２】
[0002]本開示は、一般に、集積回路に関し、さらに詳しくは、メモリのための読出し／書込み支援に関する。
【背景技術】
【０００３】
[0003]集積回路（または「チップ」）は、何百万ものトランジスタ、ダイオード、レジスタ、およびコンデンサからなる複雑な回路が、半導体材料からなるチップへ集積されることを可能にすることにより、エレクトロニクス産業を革新した。集積化はさらに、バッチ製造のような他の利点をも提供する。何百あるいは何千もの集積回路の単一の半導体ウェハ上への同時製造は、コストを低減し、最終製品の信頼性を増加させる。
【０００４】
[0004]集積回路の製造上の利点にも関わらず、製造プロセスの間のプロセス変動は、チップの電気的パラメータに対する影響を有し得、これによって、パフォーマンスの変動をもたらす。統計的に、半導体ウェハ上に製造されたチップのほとんどは、ノミナル仕様を満足する電気的パラメータを有するであろう。しかしながら、いくつかのチップは、ノミナル・ケースから、プロセス・コーナへと離れて行くであろう。例によれば、ウェハから製造された多くのＣＭＯＳチップは、スロー・コーナ（ＳＳ）またはファスト・コーナ（ＦＦ）の何れかにおいて動作しているＰＭＯＳトランジスタとＮＭＯＳトランジスタとの両方を有し得る。同じウェハから製造された他のＣＭＯＳチップは、１つのタイプのトランジスタが高速であり、他のタイプのトランジスタが低速であるクロス・コーナにおいて動作するトランジスタを有し得る。例によれば、いくつかのＣＭＯＳチップは、スローＮＭＯＳトランジスタとファストＰＭＯＳトランジスタとを備えたスロー・ファスト（ＳＦ）コーナを有し得る。他のＣＭＯＳチップは、ファストＮＭＯＳトランジスタとスローＰＭＯＳトランジスタとを備えたファスト・スロー（ＦＳ）コーナを有し得る。
【０００５】
[0005]メモリは、集積回路内に実装されたありふれた回路である。スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、単なる一例である。ＳＲＡＭは、データを保持するための電力を必要とするメモリである。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とは異なり、ＳＲＡＭは、定期的にリフレッシュされる必要はない。ＳＲＡＭはまた、ＤＲＡＭよりも、データに対するより高速なアクセスを提供し、これが、ＳＲＡＭを、多くの集積回路用途のための魅力的な選択としている。残念ながら、ＳＦコーナにおいて動作するチップは、ＳＲＡＭへの書込みに困難性を有する傾向にあり、ＦＳコーナにおいて動作するチップは、ＳＲＡＭからの読出しに困難性を有する傾向にある。
【０００６】
[0006]別の読出しおよび書込み支援技術が、過去に使用されている。しかしながら、これらの技術は、しばしば、チップ面積および電力消費の観点から高価である。したがって、当該技術分野では、少ないチップ面積しか占有せず、少ない電力しか消費せずに、メモリおよび他の回路へ読出し支援および書込み支援を提供する新たな技術および方法に対するニーズがある。
【発明の概要】
【０００７】
[0007]集積回路の１つの態様は、１つまたは複数のビット・セルと、１つまたは複数のビット・セルに結合されたワード線と、ワード線との間に静電容量を有するように、ワード線と共に配置されたダミー・ワード線と、を含んでいる。
【０００８】
[0008]集積回路の別の態様は、１つまたは複数のビット・セルと、１つまたは複数のビット・セルに結合されたワード線と、ワード線との間の容量結合を介してワード線に印加される電圧に作用するためのダミー・ワード線手段と、を含んでいる。
【０００９】
[0009]集積回路を製造する方法の１つの態様は、１つまたは複数のビット・セルを形成するために、複数のトランジスタを形成し、これらトランジスタを相互接続することと、第１の電導層にワード線を形成し、このワード線を、１つまたは複数のビット・セルへ相互接続することと、ワード線との間に静電容量を形成するように、第２の電導層にダミー・ワード線を形成し、ダミー・ワード線を、ワード線とともに配置することと、を含んでいる。
【００１０】
[0010]集積回路において形成された１つまたは複数のビット・セルに結合されたワード線を制御する方法の１つの態様は、１つまたは複数のビット・セルにアクセスするために、ワード線をアサートすることと、ワード線に印加される電圧に作用するために、ダミー・ワード線を制御することとを含み、電圧は、ワード線と、ダミー・ワード線との間の容量結合によって作用を受ける。
【００１１】
[0011]本明細書に記載された装置および方法の他の態様は、装置および方法の様々な態様が、例示によって図示および説明されている以下の詳細説明に基づいて、当業者に容易に明らかになるであろう。これらの態様は、多くの異なる形式で実現され、その詳細は、本発明の範囲から逸脱することなく、様々な方式で修正され得る。したがって、本明細書で提供される図面および詳細説明は、本質的に例示的であると見なされ、請求項の範囲を限定するものと見なされない。
【００１２】
[0012]装置および方法の様々な態様が、以下の添付図面を参照して、例として、限定ではなく、詳細説明において示されるであろう。
【図面の簡単な説明】
【００１３】
【図１】[0013]図１は、集積回路の例を例示する機能ブロック図である。
【図２】[0014]図２は、ＳＲＡＭのための６Ｔビット・セルの例を例示する概要図である。
【図３】[0015]図３は、ＳＲＡＭにおける６Ｔビット・セルの行の例を例示する概要図である。
【図４】[0016]図４は、書込み動作中、６Ｔビット・セルＳＲＡＭを支援するためのワード線とダミー・ワード線との間のタイミングの例を例示するタイミング図である。
【図５】[0017]図５は、書込み支援のために、６Ｔビット・セルＳＲＡＭと連携して動作する支援回路の例を例示する概要図である。
【図６】[0018]図６は、読出し動作中、６Ｔビット・セルＳＲＡＭを支援するためのワード線とダミー・ワード線との間のタイミングの例を例示するタイミング図である。
【図７】[0019]図７は、読出し支援のために、６Ｔビット・セルＳＲＡＭと連携して動作する支援回路の例を例示する概要図である。
【図８】[0020]図８は、書込み動作および読出し動作を高速化するために６Ｔビット・セルＳＲＡＭを支援するためのワード線とダミー・ワード線との間のタイミングの例を例示するタイミング図である。
【図９】[0021]図９は、書込み動作および読出し動作を高速化するために６Ｔビット・セルＳＲＡＭと連携して動作する支援回路の例を例示する概要図である。
【図１０】[0022]図１０は、ＳＲＡＭのための８Ｔビット・セルの例を例示する概要図である。
【図１１】[0023]図１１は、ＳＲＡＭにおける８Ｔビット−セルの行の例を例示する概要図である。
【図１２】[0024]図１２は、読出し動作中、８Ｔビット・セルＳＲＡＭを支援するためのワード線とダミー・ワード線との間のタイミングの例を例示するタイミング図である。
【図１３】[0025]図１３は、読出し支援のために、８Ｔビット・セルＳＲＡＭと連携して動作する支援回路の例を例示する概要図である。
【図１４】[0026]図１４は、書込み動作および読出し動作を高速化するために８Ｔビット・セルＳＲＡＭを支援するためのワード線とダミー・ワード線との間のタイミングの例を例示するタイミング図である。
【図１５】[0027]図１５は、読出し動作を高速化するために８Ｔビット・セルＳＲＡＭと連携して動作する支援回路の例を例示する概要図である。
【図１６】[0028]図１６は、ワード線に接続されたアクセス・トランジスタの例を例示する集積回路の側断面図である。
【図１７】[0029]図１７は、集積回路を製造する例示的な方法を例示するフローチャートである。
【図１８】[0030]図１８は、集積回路内に形成された１つまたは複数のビット・セルに結合されたワード線を制御する例示的な方法を例示するフローチャートである。
【発明を実施するための形態】
【００１４】
[0031]本開示の様々な態様は、添付図面を参照して以下により完全に記載されるであろう。しかしながら、この開示は、当業者によって多くの異なる形式で具体化され、本明細書に表された何れの特定の構成または機能にも限定されるものとして解釈されるべきではない。むしろ、これらの態様は、本開示が十分で完全であり、本開示の範囲を当業者に十分に伝達できるように提供される。本明細書における教示に基づいて、当業者は、本開示の範囲は、本開示の他の任意の態様と独立して実施されようと、組み合わされて実施されようと、この開示のどの態様も含むことが意図されていることを認識するべきである。たとえば、本明細書に記載された任意の数の態様を用いて装置が実施され、方法が実現され得る。さらに、本開示の範囲は、他の構成、機能、または、この開示の様々な態様が加えられた、または、この開示の様々な態様以外の構成および機能、を用いて実現される、そのような装置または方法をカバーすることが意図されている。本明細書で示された開示のあらゆる態様は、請求項の１つまたは複数の要素によって具体化され得る。
【００１５】
[0032]本明細書において特定の態様が記載されるであろうが、これら態様の多くの変形または置換は、本開示の範囲内にある。好適な態様のいくつかの利点および長所が述べられているが、本開示の範囲は、特定の利点、使用、および目的に限定されることは意図されていない。むしろ、本開示の態様は、異なる回路、技術、システム、ネットワーク、および方法に広く適用可能であることが意図されており、それらのいくつかは、図面および以下の詳細説明において、例として例示されている。詳細な記載および図面は、限定ではない開示の単なる例示であり、本開示の範囲は、請求項およびその均等物によって定義される。
【００１６】
[0033]この開示を通じて説明される様々な回路は、様々な形式のハードウェアで実装され得る。例として、これらの回路の何れかは、単独であれ組合せであれ、集積回路として、または、集積回路の設計の一部として実装され得る。集積回路は、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル・ロジック、メモリ、またはその他任意の適切な集積回路のような最終製品であり得る。あるいは、集積回路は、マザーボードのような中間製品、または最終製品の一部として、他のチップ、ディスクリート回路素子、および／または、他の構成要素と共に統合され得る。最終製品は、例として、セルラ電話、携帯情報端末（ＰＤＡ）、ラップトップ・コンピュータ、デスクトップ・コンピュータ（ＰＣ）、コンピュータ周辺デバイス、マルチメディア・デバイス、ビデオ・デバイス、オーディオ・デバイス、全地球測位システム（ＧＰＳ）、ワイヤレス・センサ、またはその他任意の適切なデバイスを含む集積回路を含む任意の適切な製品であり得る。
【００１７】
[0034]図１は、集積回路の一例を例示する機能ブロック図である。集積回路１００は、支援回路１０２およびＳＲＡＭ  １０４と図示される。支援回路１０２は、読出し動作および書込み動作の間、ＳＲＡＭへ支援を提供し得る。いくつかの実施形態では、支援回路１０２は、ＳＲＡＭ  １０４へ、読出し支援または書込み支援の何れかを提供するように構成され得る。他の実施形態では、支援回路１０２は、ＳＲＡＭ  １０４への読出し支援および書込み支援の両方を提供するように構成され得る。ＳＲＡＭ  １０４は、内部回路への修正無しで、これら実施形態の何れかと動作するように構成され得る。言い換えれば、ＳＲＡＭ  １０４は、支援回路１０２から、読出し支援、書込み支援、または、読出し支援と書込み支援との両方を受け取り得る。読出し動作および書込み動作を高速化するさらなる実施形態も示されるであろう。
【００１８】
[0035]後により詳細に説明されるように、ＳＲＡＭは、ビット・セルのアレイを含んでいる。このアレイは、ビット・セルの行および列で構成される。ビット・セルの各行は、ワード線（ＷＬ）およびダミー・ワード線（ＤＷＬ）を有する。ＤＷＬは、ワード線との間の容量結合を介してワード線に印加される電圧に作用するための手段を提供する。支援回路１０２は、読出しワード線およびダミー・ワード線を制御するための手段を提供する。
【００１９】
[0036]以下の詳細説明では、集積回路の様々な態様が、ＳＲＡＭのようなメモリと組み合わされた読出しおよび／または書込み支援回路で表されるであろう。これらの態様は、このアプリケーションのために良好に適合され得るが、当業者は、これら態様は、他の型式のハードウェアへ拡張可能であり得ることを認識するであろう。例として、この開示を通じて表される様々な態様は、ランダム・アクセス・メモリ（ＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダブル・データ・レートＲＡＭ（ＤＤＲＡＭ）、キャッシュ、シフト・レジスタ、レジスタ・ファイル、バッファ、および他の適切なメモリのための読出し支援および／または書込み支援へ適用され得る。したがって、本開示におけるＳＲＡＭへの何れの参照も、それら概念が広い範囲のアプリケーションを有し得るとの理解の下、様々な概念を例示することしか意図されていない。
【００２０】
[0037]ＳＲＡＭは、アドレスをデコードし、読出し動作および書込み動作を実行するために、支援回路を備えたビット・セルのアレイを含んでいる。読出し動作および書込み動作は一般に、プロセッサによって、または、メモリへのアクセスを必要とするその他いくつかの回路によって提供される３つの信号によって制御される。これら信号は、メモリのサイズを増加させるために複数のＳＲＡＭチップがともに接続されることを可能にするチップ・イネーブル（ＣＥ）と、データがＳＲＡＭへ書込まれることを可能にする書込みイネーブル（ＷＥ）と、データがＳＲＡＭから読出されることを可能にする出力イネーブル（ＯＥ）とを含む。ビット・セルのアレイは、行および列で構成される。ワード線は、ビット・セルの各行に接続され、２つの相補的なビット線が、ビット・セルの各列に結合されている。各ビット・セルは、行と列の交差によって定義される一意の位置またアドレスを有する。ビット・セルの数は、メモリのサイズ、メモリの速度要件、レイアウト、および試験要件等を含む様々な要因によって決定され得る。典型的には、アレイは、何千ものビット・セルを含み得る。
【００２１】
[0038]図２は、ＳＲＡＭのためのビット・セル２００の一例を例示する概要図である。ビット・セル２００は、６つのトランジスタ（６Ｔ）構成で実装される。しかしながら、当業者が容易に理解するように、ビット・セル２００は、他のトランジスタ構成で実装され得る。ＳＲＡＭの動作は、支援回路と同様に、２つの電位帯域によって表される２つの論理状態の関係として記述されるであろう、その１つは供給電圧ＶＤＤ付近であり、１つは供給電圧の帰還付近、典型的には接地、ＶＳＳである。「高」、「論理レベル１」、および「プルアップ」という用語は、供給電圧ＶＤＤ付近の帯域を称するために使用され得る。「低」、「論理レベル０」、および「プルダウン」という用語は、供給電圧の帰還付近の帯域を称するために使用され得る。
【００２２】
[0039]ビット・セル２００は、２つのインバータ２２２、２２４とともに図示される。第１のインバータ２２２は、ｐチャンネル・プルアップ・トランジスタ２１２およびｎチャンネル・プルダウン・トランジスタ２１４を備える。第２のインバータ２２４は、ｐチャンネル・プルアップ・トランジスタ２１６およびｎチャンネル・プルダウン・トランジスタ２１８を備える。第１および第２のインバータ２２２、２２４は、交差結合ラッチを形成するように相互接続される。第１のｎチャンネル・アクセス・トランジスタ２１０は、ラッチを、第１のビット線ＢＬ−１Ａに結合し、第２のｎチャンネル・アクセス・トランジスタ２２０は、ラッチを、第２のビット線ＢＬ−１Ｂに結合する。ｎチャンネル・アクセス・トランジスタ２１０、２２０のゲートは、ワード線ＷＬに結合される。本明細書に記載された実施形態では、ＳＲＡＭを制御し得る、図１に関して上述されたような読出し／書込み支援信号が、ワード線ＷＬであり得る。
【００２３】
[0040]ビット線ＢＬ−１Ａ、ＢＬ−１Ｂの両方を論理レベル１へプレチャージし、その後、ワード線ＷＬをアサートすることによって、読出し動作が開始される。ワード線ＷＬは、ワード線ＷＬを高に設定することによってアサートされ、これによって、アクセス・トランジスタ２１０、２２０の両方をイネーブルする。アクセス・トランジスタ２１０、２２０の両方がイネーブルされると、第１のインバータ２２２の出力Ｑ＊において保持された値が、第１のビット線ＢＬ−１Ａへ転送され、第２のインバータ２２４の出力Ｑにおいて保持された値が、第２のビット線ＢＬ−１Ｂへ転送される。例として、出力Ｑにおいて保持された値が、論理レベル０であり、出力Ｑ＊において保持された値が、論理レベル１であれば、第１のビット線ＢＬ−１Ａが、プレチャージ（pre-charged）状態にとどまる一方、第２のビット線ＢＬ−１Ｂが、トランジスタ２１８、２２０を介してプルダウンされる。出力Ｑにおいて保持された値が、論理レベル１であり、出力Ｑ＊において保持された値が、論理レベル０であれば、第１のビット線ＢＬ−１Ａが、トランジスタ２１４、２１０を介してプルダウンされ、第２のビット線ＢＬ−１Ｂは、プレチャージ状態のままであろう。何れにせよ、ビット線ＢＬ−１Ｂ、ＢＬ−１Ａは、ビット・セル２００の状態を決定するために、どのラインが、より高い電圧を有しているのかを感知するセンス・アンプ（図示せず）へ提供される。
【００２４】
[0041]ビット線ＢＬ−１Ｂ、ＢＬ−１Ａを、ビット・セル２００へ書込まれるべき値へ設定し、その後、ワード線ＷＬをアサートすることによって、書込み動作が開始される。例として、論理レベル１は、第１のビット線ＢＬ−１Ａを論理レベル０へ、第２のビット線ＢＬ−１Ｂを論理レベル１へ設定することによって、ビット・セル２００へ書込まれ得る。第１のビット線ＢＬ−１Ａにおける論理レベル０は、アクセス・トランジスタ２１０を介して、第１のインバータ２２２の出力Ｑ＊を論理レベル０にする。第２のビット線ＢＬ−２Ｂにおける論理レベル１は、アクセス・トランジスタ２２０を介して、第２のインバータ２２４の出力Ｑを論理レベル１にする。ビット線・ドライバ（図示せず）は、交差結合したインバータ２２２、２２４の前の状態を覆せるように、ビット・セル２００内のトランジスタよりも強くなるように設計される。第１のインバータ２２２の出力Ｑ＊は、第２のインバータ２２４の入力に適用され、これは、論理レベル１における第２のインバータ２２４の出力Ｑを補強する。第２のインバータ２２４の出力Ｑは、第１のインバータ２２２の入力に適用され、これは、論理レベル０における第１のインバータ２２２の出力Ｑ＊を補強する。論理レベル０は、ビット線ＢＬ−１Ｂ、ＢＬ−１Ａの値を反転することによって、ビット・セル２００へ書込まれ得る。
【００２５】
[0042]ワード線ＷＬがアサートされていない場合（すなわち、論理レベル０）、アクセス・トランジスタ２１０、２２０は、２つのインバータ２２２、２２４から、ビット線ＢＬ−１Ｂ、ＢＬ−１Ａを遮断する。ビット・セル２００の出力状態は、２つのインバータ２２２、２２４の間の交差結合によって維持される。
【００２６】
[0043]先に説明されたように、ＳＲＡＭは、支援回路を備えたビット・セルのアレイを含んでいる。このアレイは、ビット・セルの行および列で構成される。図３は、ＳＲＡＭアレイにおけるビット・セルの行の１つの例を例示する概要図３００である。ビット・セル３０１−１は、６つのＭＯＳＦＥＴ  ３１０−１、３１２−１、３１４−１、３１６−１、３１８−１、および３２０−１、ならびにビット線ＢＬ−１Ａ、ＢＬ−１Ｂを含んでいる。ビット・セル３０１−ｎは、６つのＭＯＳＦＥＴ  ３１０−ｎ、３１２−ｎ、３１４−ｎ、３１６−ｎ、３１８−ｎ、および３２０−ｎ、ならびにビット線ＢＬ−ｎＡ、ＢＬ−ｎＢを含んでいる。ワード線ＷＬは、ＳＲＡＭへのアクセスを提供するために、ビット・セル３０１−１・・・３０１−ｎの各々に結合される。この例において、ダミー・ワード線ＤＷＬは、書込み動作中にＷＬ電圧をブーストし、読出し動作中にＷＬ電圧を低下させるために使用され得る。これは、Ｃｃｏｕ−ｌ・・・Ｃｃｏｕ−ｎによって図３に表されるＷＬとＤＷＬとの間の容量結合によって達成され得る。支援回路３５０は、ＷＬとＤＷＬとを制御するために使用され得る。
【００２７】
[0044]図４は、書込み動作中に、ＳＲＡＭを支援するためのＷＬとＤＷＬとの間のタイミングの例を例示するタイミング図である。図５は、６Ｔ構成を有するビット・セルの行に書込み支援を提供するように構成された支援回路５００の例を例示する概要図である。同じ支援回路５００が、８Ｔビット・セルＳＲＡＭを有するビット・セルの行に書込み支援を提供するために使用され得る。この例は、図１１に関連して以下に記載されている。支援回路５００は、ＤＷＬを出力する第１のＣＭＯＳドライバ５１８を制御するＤＷＬ論理回路５０２と、第２のＣＭＯＳドライバ５１６を制御するＷＬ論理回路５２０とともに図示されている。第１のＣＭＯＳドライバ５１８は、ＰＭＯＳトランジスタ５０８およびＮＭＯＳトランジスタ５１０を含んでいる。第２のＣＭＯＳドライバ５１６は、ＰＭＯＳトランジスタ５１２およびＮＭＯＳトランジスタ５１４を含んでいる。ＤＷＬ論理回路５０２およびＷＬ論理回路５２０は、図４に図示される出力信号４０８、４１０および４１２となる任意の論理の組合せによって実装され得る。当業者であれば、システムに課せられる全体的な設計制約、および特定のアプリケーションのために最も良く適した論理回路を容易に設計することが可能となるであろう。
【００２８】
[0045]図４および図５を参照して示すように、書込み動作は、プロセッサによって、または、メモリへのアクセスを必要とする他の回路によって制御される。さらに具体的には、プロセッサ（または他の回路）は、メモリに書込まれるデータ、データが書込まれるべきアドレス、および、書込み動作をイネーブルするためのＷＥ信号４０２を、バスを介してＳＲＡＭへ送信する。ＳＲＡＭがスタンバイ・モードにある場合、ＷＥ信号４０２は低である。低であるＷＥ信号４０２に応じて、ＤＷＬ論理回路５０２からの出力４０８は高であり、これは、ＰＭＯＳトランジスタ５０８をオフにし、ＮＭＯＳトランジスタ５１０をオンにし、これによって、ＤＷＬ  ４０６をＶＳＳへプルダウンする。低であるＷＥ信号４０２に応じて、ＷＬ論理回路５２０からの出力４１０は高であり、これは、ＰＭＯＳトランジスタ５１２をオフにする。低であるＷＥ信号４０２に応じて、ＷＬ論理回路５２０からの出力４１２も高であり、これは、ＮＭＯＳトランジスタ５１４をオンし、これによって、ＷＬ  ４０４をＶＳＳへプルダウンする。
【００２９】
[0046]書込み動作は、ｔ１においてプロセッサまたは他のデバイスにおいてＷＥ信号４０２をアサートすることによって開始される。ＷＥ  ４０２信号がアサートされた（すなわち、高である）場合、ＤＷＬ論理回路５０２からの出力４０８が高を維持し、したがって、ＤＷＬ  ４０６は、ＶＳＳへプルダウンされたままである。ＷＬ論理回路５２０からの出力４１０、４１２の両方が低になり、これは、ＰＭＯＳトランジスタ５１２をオンに、ＮＭＯＳトランジスタ５１４をオフにそれぞれする。ＰＭＯＳトランジスタ５１２は、ＷＬ  ４０４をＶＤＤへプルアップする。
【００３０】
[0047]ｔ２において、ＤＷＬ論理回路５０２からの出力４０８が低になり、これはＰＭＯＳトランジスタ５０８をオンにし、ＮＭＯＳトランジスタ５１０をオフにし、ＤＷＬ  ４０６をＶＤＤへプルアップする。実質的に同時に、ＷＬ論理回路５２０からの出力４１０が高になり、これは、ＰＭＯＳトランジスタ５１２をオフにする。ＷＬ論理回路５２０からの出力４１２は低を維持し、したがって、ＮＭＯＳトランジスタ５１４はオフを維持する。その結果、ＷＬ  ４０４は浮いており、これは、ＷＬ  ４０４とＤＷＬ  ４０６との間のキャパシタンスの両端の電圧における任意の瞬間的な変化に抵抗するように、遷移するＤＷＬ  ４０６が、ＷＬ  ４０４の電圧をブーストすることを可能にする。このブーストは、ビット・セル２００におけるアクセス・トランジスタ２１０、２２０のＶＧＳを増加させ、これによって、この駆動強度を増加させる（図２参照）。アクセス・トランジスタの増加された駆動強度は、ビット・セル２００の状態をフリップ（flipping）する際の支援となる。
【００３１】
[0048]書込み動作がｔ３において完了すると、ＷＥ  ４０２がプロセッサ（または、他の回路）によって低に駆動され、これによって、ＷＬ  ４０４とＤＷＬ  ４０６との両方を低にする。
【００３２】
[0049]図６は、読出し動作中に、ＳＲＡＭを支援するためのＷＬとＤＷＬとの間のタイミングの例を例示するタイミング図である。図７は、６Ｔ構成を有するビット・セルの行へ読出し支援を提供するように構成された支援回路７００の例を例示する概要図である。支援回路７００は、ＤＷＬを出力する第１のＣＭＯＳドライバ７１８を制御するＤＷＬ論理回路７０２と、ＷＬを出力する第２のＣＭＯＳドライバ７１６を制御するＷＬ論理回路７２０と、ともに図示されている。第１のＣＭＯＳドライバ７１８は、ＰＭＯＳトランジスタ７０８およびＮＭＯＳトランジスタ７１０を含んでいる。第２のＣＭＯＳドライバ７１６は、ＰＭＯＳトランジスタ７１２およびＮＭＯＳトランジスタ７１４を含んでいる。ＤＷＬ論理回路７０２およびＷＬ論理回路７２０は、図６に図示されるような出力信号６０８、６１０、６１２となる任意の論理の組合せによって実装され得る。当業者であれば、システムに課せられる全体的な設計制約、および特定のアプリケーションのために最も良く適した論理回路を容易に設計することが可能となるであろう。
【００３３】
[0050]図６および図７を参照して示すように、読出し動作は、プロセッサによって、または、メモリへのアクセスを必要とする他の回路によって制御される。さらに具体的には、プロセッサ（または、他の回路）は、バスを介して、ＳＲＡＭへ、読出されるべきアドレスと、読出し動作をイネーブルするためのＯＥ信号６０２とを送信する。ＳＲＡＭがスタンバイ・モードにある場合、ＯＥ  ６０２信号は低である。低であるＯＥ信号６０２に応じて、ＤＷＬ論理回路７０２からの出力６０８が低であり、これは、ＰＭＯＳトランジスタ７０８をオンにし、ＮＭＯＳトランジスタ７１０をオフにし、これによって、ＤＷＬ  ６０６をＶＤＤへプルアップする。低であるＯＥ信号６０２に応じて、ＷＬ論理回路７２０からの出力６１０は高であり、これは、ＰＭＯＳトランジスタ７１２をオフにする。低であるＯＥ信号に応じて、ＷＬ論理回路７２０からの出力６１２もまた高であり、これは、ＮＭＯＳトランジスタ７１４をオンにし、これによって、ＷＬ  ６０４をＶＳＳにプルダウンする。
【００３４】
[0051]ｔ１においてプロセッサまたは他のデバイスにおいてＯＥ信号６０２をアサートすることによって読出し動作が開始される。ＯＥ  ６０２信号がアサートされた（すなわち、高である）場合、ＤＷＬ論理回路７０２からの出力６０８は低を維持し、したがって、ＤＷＬ  ６０６は、ＶＤＤへプルアップされ続ける。ＷＬ論理回路７２０からの出力６１０、６１２の両方が低になる。これはそれぞれ、ＰＭＯＳトランジスタ７１２をオンに、ＮＭＯＳトランジスタ７１４をオフにする。ＰＭＯＳトランジスタ７１２は、ＷＬ  ６０４をＶＤＤへプルアップする。
【００３５】
[0052]ｔ２において、ＤＷＬ論理回路７０２からの出力６０８は高になり、これは、ＰＭＯＳトランジスタ７０８をオフにし、ＮＭＯＳトランジスタ７１０をオンにし、ＤＷＬ  ６０６をＶＳＳへプルダウンする。実質的に同時に、ＷＬ論理回路７２０からの出力６１０が高になり、これは、ＰＭＯＳトランジスタ７１２をオフにする。ＷＬ論理回路７２０からの出力６１２は低を維持し、したがって、ＮＭＯＳトランジスタ７１４はオフを維持する。その結果、ＷＬ  ６０４は浮いており、これは、ＷＬ  ６０４とＤＷＬ  ６０６との間のキャパシタンスの両端の電圧における任意の瞬間的な変化に抵抗するように、遷移するＤＷＬ  ６０６が、ＷＬ  ６０４の電圧を低下させることを可能にする。この方法は、ビット・セル２００におけるアクセス・トランジスタ２１０、２２０のＶＧＳを減少させ、これによって、読出し動作中のノイズ・マージンを増加させる（図２参照）。
【００３６】
[0053]ｔ３において読出し動作が完了すると、ＯＥ  ６０２がプロセッサ（または他の回路）によって低に駆動され、これによって、ＷＬ  ６０４を低にするとともにＤＷＬ  ６０６を高にする。
【００３７】
[0054]ここまで記載された実施形態では、書込み動作のための支援回路５００が、ＳＲＡＭによって利用され得る。あるいは、または、それに加えて、読出し動作のための支援回路７００が、ＳＲＡＭにおいて利用され得る。読出し支援および書込み支援の両方を提供するＳＲＡＭのこれら実施形態では、別個の書込み支援回路５００および別個の読出し支援回路７００が使用され得る。書込み支援回路５００は、書込み動作中に、ＷＬおよびＤＷＬを制御するために使用され、読出し支援回路７００は、読出し動作中に、ＷＬおよびＤＷＬを制御するために使用され得る。あるいは、書込み支援回路５００および読出し支援回路７００が、単一の回路に結合され得る。当業者であれば、書込み支援回路５００と読出し支援回路７００との両方を、本明細書に記載されたように機能する単一の回路へ実装するための適切なロジックを容易に設計することが可能になるであろう。
【００３８】
[0055]代替実施形態では、ＤＷＬは、読出し動作および／または書込み動作を高速化するために使用され得る。図８は、読出し動作および書込み動作の両方を高速化するためにＷＬとＤＷＬとの間のタイミングの例を例示するタイミング図である。図９は、６Ｔ構成を有するビット・セルの行のための読出し動作と書込み動作との両方を高速化するように構成された支援回路９００の例を例示する概要図である。支援回路９００は、ＤＷＬを出力する第１のＣＭＯＳドライバ９１８を制御するＤＷＬ論理回路９０２と、第２のＣＭＯＳドライバ９１６を制御するＷＬ論理回路９２０とともに図示されている。第１のＣＭＯＳドライバ９１８は、ＰＭＯＳトランジスタ９０８およびＮＭＯＳトランジスタ９１０を含んでいる。第２のＣＭＯＳドライバ９１６は、ＰＭＯＳトランジスタ９１２およびＮＭＯＳトランジスタ９１４を含んでいる。ＤＷＬ論理回路９０２およびＷＬ論理回路９２０は、図８に図示されるような出力信号８０８、８１０になる任意の論理の組合せによって実装され得る。当業者であれば、システムに課せられる全体的な設計制約、および特定のアプリケーションのために最も良く適した論理回路を容易に設計することが可能となるであろう。
【００３９】
[0056]図示される構成では、ＯＲゲート９０１は、読出し動作と書込み動作との両方の間、アクセス回路を活性化するために、ＷＥおよびＯＥをゲートするために使用され得る。
【００４０】
[0057]スタンバイ・モードでは、ＯＲゲート９０１信号から出力されたイネーブル８０２が低である。ＤＷＬ論理回路９０２からの出力８０８は、低であるイネーブル８０２に応じて高であり、これは、ＰＭＯＳトランジスタ９０８をオフにし、ＮＭＯＳトランジスタ９１０をオンにし、これによって、ＤＷＬ  ８０６をＶＳＳへプルダウンする。ＷＬ論理回路９２０からの出力８１０もまた、低であるイネーブル８０２に応じて、高であり、これは、ＰＭＯＳトランジスタ９１２をオフし、ＮＭＯＳトランジスタ９１４をオンにし、これによって、ＷＬ  ８０４をＶＳＳへプルダウンする。
【００４１】
[0058]イネーブル８０２は、読出し動作または書込み動作の何れかの開始時において高に駆動される。イネーブル８０２が高になった後、ＤＷＬ論理回路９０２からの出力８０８が低になり、これによって、ＰＭＯＳトランジスタ９０８を介してＤＷＬ  ８０６をＶＤＤへプルアップする。ＷＬ論理回路９２０からの出力８１０もまた低になり、これは、ＰＭＯＳトランジスタ９１２をオンにし、ＮＭＯＳトランジスタ９１４をオフにし、これによって、ＷＬ  ８０４を、ＰＭＯＳトランジスタ９１２を介してＶＤＤへプルアップする。遷移するＤＷＬ  ８０６は、ＤＷＬ  ８０６とＷＬ  ８０４との間の静電容量によって、ＷＬ  ８０４をプルアップすることを支援し、これによって、図８の拡大図に図示されるように、ＷＬ  ８０４の立ち上がり時間を減少させる。容量結合の結果として、ＷＬ  ８０４の先行エッジの立ち上がり時間は、ｔｒ１からｔｒ２へ減少される。
【００４２】
[0059]読出し動作または書込み動作が完了した場合、イネーブル９０２は、低状態に戻り、これによって、ＷＬ  ８０４とＤＷＬ  ８０６との両方を、この初期低状態にする。
【００４３】
[0060]高速回路は特に、多くの列を有するＳＲＡＭのために役立つ。列の数が大きくなると、ＷＬの長さが増加し、これは、静電容量を増加させる。そして、高い金属の抵抗および静電容量によって、ＷＬを最後の列に到達させるのに顕著な遅延（ＲＣ遅延）が生じ、これは、ＳＲＡＭのアクセス時間を増加させる。ＷＬのＲＣ遅延は、平行に走る配線と、および、図８および図９に関連して前述した方式で増加する数の列にわたり固定された容量結合とを与えるＤＷＬを用いることによって減少され得る。それは、列にわたるＳＲＡＭパフォーマンスの低下を収束させる。立ち上がり時間における減少は、ＤＷＬのないＷＬ立ち上がり時間ｔｒ１を、ＤＷＬのあるＷＬ立ち上がり時間ｔｒ２と対比する図８におけるＷＬタイミング図の破線部分に例示されている。図示されるように、アクセス時間はｔだけ増加され得る。
【００４４】
[0061]図８および図９を参照して示すように、支援回路は、読出し動作と書込み動作との両方を高速化するように構成される。代替実施形態では、支援回路は、読出し動作または書込み動作の何れかのために高速化を提供するように構成され得る。例として、支援回路９００は、ＯＲゲート９０２を取り除いて、書込みイネーブルＷＥ信号をＤＷＬ論理回路９０２およびＷＬ論理回路９２０に関する入力へ直接送り込むことによって、書込み動作のみを高速化するために使用され得る。同様に、支援回路９００は、ＯＲゲート９０２を取り除いて、出力イネーブルＯＥ信号をＤＷＬ論理回路９０２およびＷＬ論理回路９２０に関する入力へ直接送り込むことによって、読出しのみを高速化するために使用され得る。
【００４５】
[0062]上述された様々な態様は、他のトランジスタ構成を持つＳＲＡＭへ拡張され得る。例によれば、ＳＲＡＭのための読出しおよび書込み支援を実行するための様々な技術が、８トランジスタ（８Ｔ）構成を有するビット・セルに関連して表されるであろう。図１０は、８Ｔ構成を有するＳＲＡＭのためのビット・セル１０００の１つの例を例示する概要図である。ビット・セル１０００は、２つのインバータ１０２２、１０２４とともに図示される。第１のインバータ１０２２は、ｐチャンネル・プルアップ・トランジスタ１０１２およびｎチャンネル・プルダウン・トランジスタ１０１４を備える。第２のインバータ１０２４は、ｐチャンネル・プルアップ・トランジスタ１０１６およびｎチャンネル・プルダウン・トランジスタ１０１８を備える。第１および第２のインバータ１０２２、１０２４は、交差結合ラッチを形成するように相互接続される。第１のｎチャンネル・アクセス・トランジスタ１０１０および第２のｎチャンネル・アクセス・トランジスタ１０２０は、書込み動作中に、ラッチへアクセスを提供するために使用され得る。第１のｎチャンネル・アクセス・トランジスタ１０１０は、ラッチ出力Ｑを第１の書込みビット線ＢＬ−１Ａへ結合し、第２のｎチャンネル・アクセス・トランジスタ１０２０は、ラッチ出力Ｑ＊を第２の書込みビット線ＢＬ−１Ｂへ結合する。ｎチャンネル・アクセス・トランジスタ１０１０、１０２０のゲートは、書込みワード線（「書込みＷＬ」）に結合される。第３のｎチャンネル・アクセス・トランジスタ１０２８は、読出し動作中に、ラッチへアクセスを提供するために使用され得る。第３のｎチャンネル・トランジスタ１０２８は、読出しビット線ＢＬ−１Ｂを、ラッチ出力Ｑ＊によって制御されるｎチャンネル・プルダウン・トランジスタ１０２６へ結合する。ｎチャンネル・アクセス・トランジスタ１０２８のゲートは、読出しワード線（「読出しＷＬ」）に結合される。
【００４６】
[0063]読出し動作は、読出しビット線ＢＬ−１Ｂをプレチャージすることによって開始される。読出しビット線ＢＬ−１Ｂが十分にチャージされると、読出しＷＬは、それを高に設定することによってアサートされ、これによって、アクセス・トランジスタ１０２８をイネーブルする。アクセス・トランジスタ１０２８がイネーブルされると、第２のインバータの出力Ｑ＊において保持された反転された値が、読出しビット線ＢＬ−１Ｂにおいて提供される。例によれば、第２のインバータ１０２４からの出力Ｑ＊が、論理レベル０であれば、ｎチャンネル・トランジスタ１０２６がオフされ、読出しビット線ＢＬ−１Ｂは、その電荷（すなわち、論理レベル１）を維持する。第２のインバータ１０２４からの出力Ｑ＊が論理レベル１であれば、ｎチャンネル・トランジスタ１０２６がオンされ、これによって、アクセス・トランジスタ１０２８およびプルダウン・トランジスタ１０２６を介して読出しビット線ＢＬ−１ＢをＶＳＳ（すなわち、論理レベル０）へプルダウンする。
【００４７】
[0064]読出しＷＬがアサートされていない場合（つまり、論理レベル０）、アクセス・トランジスタ１０２８は、読出しビット線ＢＬ−１Ｂを、２つのインバータ１０２２、１０２４から遮断する。書込み動作は、ビット線である書込みＢＬ−１Ｂおよび書込みＢＬ−１Ａを、ビット・セル１０００へ書込まれるべき値へ設定し、その後、書込みＷＬをアサートすることによって開始される。例によれば、論理レベル１は、第１のビット線である書込みＢＬ−１Ａを論理レベル１へ設定し、第２のビット線である書込みＢＬ−１Ｂを論理レベル０へ設定することによって、ビット・セル１０００へ書込まれ得る。第１のビット線である書込みＢＬ−１Ａにおける論理レベル１は、第１のインバータ１０２２の出力Ｑを、アクセス・トランジスタ１０１０を介して論理レベル１にする。第２のビット線である書込みＢＬ−１Ｂにおける論理レベル０は、第２のインバータ１０２４の出力Ｑ＊を、アクセス・トランジスタ１０２０を介して論理レベル０にする。ビット線ドライバ（図示せず）は、交差結合したインバータ１０２２、１０２４の前の状態を覆せるように、ビット・セル１０００内のトランジスタよりも強くなるように設計される。第１のインバータ１０２２の出力Ｑは、第２のインバータ１０２４の入力に適用され、これは、論理レベル０における第２のインバータ１０２４の出力Ｑ＊を補強する。第２のインバータ１０２４の出力Ｑ＊は、第１のインバータ１０２２の入力に適用され、これは、論理レベル１における第１のインバータ１０２２の出力Ｑを補強する。論理レベル０は、ビット線である書込みＢＬ−１Ｂおよび書込みＢＬ−１Ａの値を反転することによってビット・セル１０００へ書込まれ得る。
【００４８】
[0065]書込みＷＬがアサートされていない場合（すなわち、論理レベル０）、アクセス・トランジスタ１０１０、１０２０は、２つのインバータ１０２２、１０２４から、ビット線である書込みＢＬ−１Ｂ、書込みＢＬ−１Ａを遮断する。ビット・セル１０００の出力状態は、２つのインバータ１０２２、１０２４の間の交差結合によって維持される。
【００４９】
[0066]以前に説明されたように、ＳＲＡＭは、支援回路を備えたビット・セルのアレイを含んでいる。このアレイは、ビット・セルの行および列で構成される。図１１は、ＳＲＡＭアレイにおけるビット・セルの行の１つの例を例示する概要図１１００である。ビット・セル１１０１−１は、８つのＭＯＳＦＥＴ  １１１０−１、１１１２−１、１１１４−１、１１１６−１、１１１８−１、１１２０−１、１１２２−１、および１１２４−１と、書込みビット線である書込みＢＬ−１Ａ、ＢＬ−１Ｂと、読出しビット線ＢＬ−１Ａとを含んでいる。ビット・セル１１０１−ｎは、８つのＭＯＳＦＥＴ  １１１０−ｎ、１１１２−ｎ、１１１４−ｎ、１１１６−ｎ、１１１８−ｎ、１１２０−ｎ、１１２２−ｎ、および１１２４−ｎと、書込みビット線ＢＬ−ｎＡ、ＢＬ−ｎＢと、読出しビット線ＢＬ−ｎＡとを含んでいる。書込みＷＬおよび読出しＷＬは、ＳＲＡＭへのアクセスを提供するために、ビット・セル１１００−１・・・１１００−ｎの各々へ結合される。この例において、ＤＷＬは、読出し動作中に、読出しＷＬをブーストするために使用され得る。読出し動作中のブースト電圧は、Ｃｃｏｕ−ｌ・・・Ｃｃｏｕ−ｎによって図１１に表されている読出しＷＬとＤＷＬとの間の容量結合を介して達成され得る。支援回路１１５０は、読出しＷＬおよびＤＷＬを制御するために使用され得る。
【００５０】
[0067]図１２は、読出し動作中に、ＳＲＡＭを支援するための読出しＷＬとＤＷＬとの間のタイミングの例を例示するタイミング図である。図１３は、８Ｔビット・セル構成において読出し支援を提供するように構成された支援回路１３００の例を例示する概要図である。支援回路１３００は、ＤＷＬを出力する第１のＣＭＯＳドライバ１３１８を制御するＤＷＬ論理回路１３０２と、第２のＣＭＯＳドライバ１３１６を制御する読出しＷＬ論理回路１３２０と、ともに図示されている。第１のＣＭＯＳドライバ１３１８は、ＰＭＯＳトランジスタ１３０８およびＮＭＯＳトランジスタ１３１０を含んでいる。第２のＣＭＯＳドライバ１３１６は、ＰＭＯＳトランジスタ１３１２およびＮＭＯＳトランジスタ１３１４を含んでいる。ＤＷＬ論理回路１３０２および読出しＷＬ論理回路１３２０は、図１２に図示されるような出力信号１２０８、１２１０、１２１２をもたらす任意の論理の組合せによって実装され得る。当業者であれば、システムに課せられる全体的な設計制約、および特定のアプリケーションのために最も良く適した論理回路を容易に設計することが可能となるであろう。
【００５１】
[0068]図１２および図１３を参照して示すように、読出し動作は、プロセッサによって、または、メモリへのアクセスを必要とする他の回路によって制御される。さらに具体的には、プロセッサ（または、他の回路）は、バスを介して、ＳＲＡＭへ、データが読出されるべきメモリ内のアドレスと、読出し動作をイネーブルするためのＯＥ信号１２０２とを送信する。ＳＲＡＭがスタンバイ・モードにある場合、ＯＥ  １２０２信号は低である。ＤＷＬ論理回路１３０２からの出力１２０８は、低であるＯＥ信号１２０２に応じて高であり、これは、ＰＭＯＳトランジスタ１３０８をオフにし、ＮＭＯＳトランジスタ１３１０をオンにし、これによって、ＤＷＬ  １２０６をＶＳＳへプルダウンする。低であるＯＥ信号１２０２に応じて、読出しＷＬ論理回路１３２０からの出力１２１０は高であり、これは、ＰＭＯＳトランジスタ１３１２をオフにする。低であるＯＥ信号に応じて、読出しＷＬ論理回路１３２０からの出力１２１２もまた高であり、これはＮＭＯＳトランジスタ１３１４をオンにし、これによって、読出しＷＬ１２０４をＶＳＳへプルダウンする。
【００５２】
[0069]ｔ１においてプロセッサまたは他のデバイスにおいてＯＥ信号１２０２をアサートすることによって読出し動作が開始される。ＯＥ  １２０２信号がアサートされた（すなわち、高である）場合、ＤＷＬ論理回路１３０２からの出力１２０８が高を維持し、したがって、ＤＷＬ  １２０６はＶＳＳへプルダウンされたままである。読出しＷＬ論理回路１３２０からの出力１２１０、１２１２の両方が低になり、それぞれが、ＰＭＯＳトランジスタ１３１２をオンに、ＮＭＯＳトランジスタ１３１４をオフにする。ＰＭＯＳトランジスタ１３１２は、読出しＷＬ  １２０４を、ＶＤＤへプルアップする。
【００５３】
[0070]ｔ２において、ＤＷＬ論理回路１３０２からの出力１２０８が低になり、これはＰＭＯＳトランジスタ１３０８をオンにし、ＮＭＯＳトランジスタ１３１０をオフにし、ＤＷＬ  １２０６をＶＤＤへプルアップする。実質的に同時に、読出しＷＬ論理回路１３２０からの出力１２１０が高になり、これは、ＰＭＯＳトランジスタ１３１２をオフにする。読出しＷＬ回路１３２０からの出力１２１２が低を維持し、したがって、ＮＭＯＳトランジスタ１３１４はオフを維持する。その結果、読出しＷＬ  １２０４は浮いており、これは、遷移するＤＷＬ  １２０６が、ＤＷＬ  １２０６と読出しＷＬ  １２０４との間の容量結合を介して、読出しＷＬ  １２０４の電圧をブーストすることを可能にする。ブーストは、ビット・セルにおけるアクセス・トランジスタ１０２８のＶＧＳを増加させ、これによって、この駆動強度を増加させる（図１０参照）。アクセス・トランジスタの、増加された駆動強度は、読出しＢＬ−１Ａの放電時間を増加させ、これによって、読出しアクセス時間を低減させる。
【００５４】
[0071]ｔ３において読出し動作が完了した場合、ＯＥ信号１２０２がプロセッサ（または、他の回路）によって低にされ、これによって、読出しＷＬ  １２０４とＤＷＬ  １２０６との両方を低にする。
【００５５】
[0072]代替実施形態では、ＤＷＬは、８Ｔビット・セル構成における読出し動作を高速化するために使用され得る。図１４は、読出し動作を高速化するために読出しＷＬとＤＷＬとの間のタイミングの例を例示するタイミング図である。図１５は、８Ｔ構成を有するビット・セルの行のための読出し動作を高速化するように構成された支援回路１５００の例を例示する概要図である。支援回路１５００は、ＤＷＬを出力する第１のＣＭＯＳドライバ１５１８を制御するＤＷＬ論理回路１５０２と、第２のＣＭＯＳドライバ１５１６を制御する読出しＷＬ論理回路１５２０と、ともに図示されている。第１のＣＭＯＳドライバ１５１８は、ＰＭＯＳトランジスタ１５０８およびＮＭＯＳトランジスタ１５１０を含んでいる。第２のＣＭＯＳドライバ１５１６は、ＰＭＯＳトランジスタ１５１２およびＮＭＯＳトランジスタ１５１４を含んでいる。ＤＷＬ論理回路１５０２および読出しＷＬ論理回路１５２０は、図１４に図示されるような出力信号１４０８、１４１０になる任意の論理の組合せによって実装され得る。当業者であれば、システムに課せられる全体的な設計制約、および特定のアプリケーションのために最も良く適した論理回路を容易に設計することが可能となるであろう。
【００５６】
[0073]スタンバイ・モードにおいて、ＯＥ信号１４０２は低である。低であるＯＥ  １４０２に応じて、ＤＷＬ論理回路１５０２からの出力１４０８は高であり、これは、ＰＭＯＳトランジスタ１５０８をオフにし、ＮＭＯＳトランジスタ１５１０をオンにし、これによって、ＤＷＬ  １４０６をＶＳＳへプルダウンする。低であるＯＥ  １４０２に応じて、読出しＷＬ論理回路１５２０からの出力１４１０も高であり、これは、ＰＭＯＳトランジスタ１５１２をオフにし、ＮＭＯＳトランジスタ１５１４をオンにし、これによって、読出しＷＬ  １４０４をＶＳＳへプルダウンする。
【００５７】
[0074]ＯＥ  １４０２は、読出し動作の開始時に高に駆動される。ＯＥ  １４０２が高になった後、ＤＷＬ論理回路１５０２からの出力１４０８は、低になり、これによって、ＤＷＬ  １４０６を、ＰＭＯＳトランジスタ１５０８を介してＶＤＤへプルアップする。読出しＷＬ論理回路１５２０からの出力１４１０もまた低になる。これは、ＰＭＯＳトランジスタ１５１２をオンにし、ＮＭＯＳトランジスタ１５１４をオフにし、これによって、読出しＷＬ  １４０４をＰＭＯＳトランジスタ１５１２を介してＶＤＤへプルアップする。遷移するＤＷＬ  １４０６は、ＤＷＬ  １４０６とＷＬ  １４０４との間の静電容量によって、読出しＷＬ  １４０４をプルアップすることを支援し、これによって、図１４の拡大部分に図示されるように、読出しＷＬ  １４０４の立ち上がり時間を減少させる。容量結合の結果として、読出しＷＬ  １４０４の先行エッジの立ち上がり時間は、ｔｒ１からｔｒ２へ減少される。
【００５８】
[0075]読出し動作または書込み動作が完了した場合、ＯＥ  １４０２は、低状態に戻り、これによって、読出しＷＬ  １４０４とＤＷＬ  １４０６との両方を、それらの初期の低状態にする。
【００５９】
[0076]あるいは、または、それに加えて、ＤＷＬは、書込みＷＬとＤＷＬとの間の容量結合を介して、書込み動作中、８Ｔビット・セルの行のための書込みＷＬをブーストまたは高速化するために使用され得る。
【００６０】
[0077]図４および図５に関して以前に記載された支援回路５００は、書込み支援を提供するために書込みＷＬをブーストするために使用され得る。唯一の相違は、支援回路５００は、６Ｔ構成において、読出し動作と書込み動作との両方のために共通のＷＬを駆動する一方、支援回路５００は、８Ｔ構成において、読出しＷＬとは別個の書込みＷＬを駆動することである。簡潔のために、支援回路５００の説明は、ここでは繰り返されない。
【００６１】
[0078]図１３および図１４に関連してちょうど記載された支援回路１３００は、書込み動作中、書込みＷＬを高速化するために使用され得る。唯一の相違は、支援回路１３００は、ＯＥではなくＷＥによってトリガされ、第２のＣＭＯＳドライバ１５１６は、読出しＷＬの代わりに書込みＷＬを駆動し、ＤＷＬは、書込みＷＬとの間に静電容量を形成するために、書込みＷＬとともに配置されることである。
【００６２】
[0079]読出しおよび書込みの両方の支援を提供するか、または、読出しＷＬおよび書込みＷＬの両方のための高速化を提供する様々な実施形態では、８Ｔビット・セル構成では、２つのＤＷＬが適用され得る。第１のＤＷＬ、すなわち書込みＤＷＬは、書込みＷＬに容量結合され得る。第２のＤＷＬ、すなわち読出しＤＷＬは、読出しＷＬに容量結合され得る。
【００６３】
[0080]図１６は、ＳＲＡＭ内のビット・セルの行に関するアクセス・トランジスタの例を例示する側断面図である。集積回路１６００は、基板層１６０２の中に形成された２つのアクセス・トランジスタ１６０１−１および１６０１−ｎとともに図示される。アクセス・トランジスタ１６０１−１は、当該技術分野における周知の手段によって、ｐドープ半導体材料における２つのｎドープ領域１６０６−１から形成される。また、ゲート１６０８−１は、同様に当該技術分野における周知の手段によって２つのｎドープ領域１６０６−１間に広がるｐドープ半導体材料を覆っているゲート酸化層（図示せず）上に形成される。同様に、アクセス・トランジスタ１６０１−ｎは、当該技術分野における周知の手段によってｐドープ半導体材料における２つのｎドープ領域１６０６−ｎから形成される。また、ゲート１６０８−ｎは、同様に当該技術分野における周知の手段によって２つのｎドープ領域１６０６−ｎ間に広がるｐドープ半導体材料をオーバレイしているゲート酸化層（図示せず）上に形成される。
【００６４】
[0081]この例において、３つのメタル層が図示されるが、任意の数のメタル層が使用され得る。図１６を参照して示すように、しばしばＭ１（メタル−１）層と称される第１の層は、コンタクト１６１４によってｎドープ領域１６０６に接続される。Ｍ１層は、ｎドープ領域１６０６（すなわち、ソースおよびドレン）を、他の構成要素へ相互接続するために使用される。ＷＬは、しばしばＭ２（メタル−２）層と称される第２のメタル層内に形成される。ＷＬは、Ｍ１層とＭ２層との間に伸びるビア１６１６と、ゲートとＭ１層との間に伸びるコンタクト１６１４とによって、アクセス・トランジスタ１６０１−１および１６０１−ｎのゲートへ接続される。ＷＬは、６Ｔビット・セル構成における読出し動作と書込み動作との両方に共通のワード線であり得る。あるいは、ＷＬは、８Ｔビット・セル構成における読出しワード線または書込みワード線の何れかであり得る。最後に、ＤＷＬが、しばしばＭ３（メタル−３）層と称される第３のメタル層内に形成される。ＤＷＬは、６Ｔビット・セル構成における共通ＷＬの上部に配置されたダミー・ワード線、または、代わりに、８Ｔビット・セル構成における書込みＷＬまたは読出しＷＬの何れかの上部に配置されたダミー・ワード線、であり得る。この配置は特に、２０ｎｍテクノロジのようなより小さなプロセス形状にとって魅力的である。なぜなら、標準的なファウンダリルールの下においてＤＷＬを形成するために、Ｍ３層内に適切な空間があるからである。したがって、読出しおよび書込み支援は、有効なチップ面積を損なうことなく提供され得る。
【００６５】
[0082]ＤＷＬは、ＷＬの上部に図示されている。しかしながら、ＤＷＬは、ＷＬの下、または、ＷＬとの適切な容量結合を提供する集積回路内のその他任意の場所にあり得る。好適には、ＤＷＬは、ＷＬに実質的に平行であり、同じ長さを有する。すなわち、ＷＬとＤＷＬの両方は、平行配置で、ビット・セルの行全体にわたって延びる。この配置は、異なるメモリ構成に関する列の変化の数について容量のトラッキング（tracking）を提供する。その結果、一定の電圧ブーストまたは低下が、列全体にわたって得られ得る。一般的な等式は、以下の式によって表され得る。
【００６６】
Ｖｃｏｕ＝（Ｃｃｏｕ／ＣＴｏｔａｌ）ＶＤｅｌｔａ
[0083]ここで、Ｖｃｏｕは、ＷＬに沿った任意の点における電圧ブーストまたは低下であり、Ｃｃｏｕは、ＷＬに沿った任意の点におけるＷＬとＤＷＬとの間の静電容量であり、ＣＴｏｔａｌは、ＷＬに沿った任意の点における合計静電容量であり、ＶＤｅｌｔａは、フル電圧スイング（すなわち、レールからレールの電圧）である。ＤＷＬの長さとＷＬの長さとを同じにし、実質的に平行にすることによって、ＷＬの長さに沿った可変静電容量Ｃｃｏｕは、ＣＴｏｔａｌにおける変化をトラッキングするであろう。これによって、一定のＶｃｏｕとなる。０．８ＶにおけるＶＤｅｌｔａを用いて、４０〜７０ｍＶのブーストまたは低下が達成され得る。
【００６７】
[0084]図１７は、集積回路を製造する例示的な方法を例示するフローチャートである。ブロック１７０２において、複数のトランジスタが形成され、相互接続されることによって、１つまたは複数のビット・セルが形成される。ブロック１７０４において、ＷＬが形成され、１つまたは複数のビット・セルへ相互接続される。ブロック１７０６において、ワード線との間に静電容量を形成するために、ＤＷＬが形成され、ワード線とともに配置される。
【００６８】
[0085]図１８は、集積回路内に形成された１つまたは複数のビット・セルに結合されたワード線を制御する例示的な方法を例示するフローチャートである。ブロック１８０２において、ＷＬは、１つまたは複数のビット・セルにアクセスするためにアサートされる。ブロック１８０４において、ＤＷＬは、ＷＬに印加される電圧に作用するように制御される。電圧は、ＷＬとＤＷＬとの間の容量結合によって作用される。
【００６９】
[0086]この開示の様々な態様は、当業者が、本発明を実現できるように提供されている。この開示の全体にわたって示された典型的な実施形態への様々な修正は、当業者に容易に明らかになるであろう。そして、本明細書に開示された概念は、他の磁気記憶デバイスへ拡張され得る。したがって、請求項は、この開示の様々な態様に限定されるようには意図されておらず、請求項の文言と一致する全範囲を与えられるべきである。周知であるか、または、当業者に後に知られるようになるであろうこの開示を通じて記載された典型的な実施形態の様々な構成要素に対するすべての構造的または機能的な均等物は、参照によって本明細書において明確に組み込まれ、請求項によって包含されるべきであることが意図されている。さらに、請求項における「第１」、「第２」、および「第３」の層という用語の使用は、この順序が明示的に述べられていないのであれば、これら層を、請求項におけるいかなる特定の順序に限定することも意図されていない。例によれば、「第３の層」は、「第２の層」に対して直接的に、または、「第２の層」との間に１つまたは複数の他の層を伴って、「第２の層」の上部または下部にあり得る。本明細書において開示された何れも、そのような開示が請求項において明確に記載されているか否かに関わらず、大衆に放棄されることは意図されていない。請求項要素が、「〜するための手段」という用語を用いて明確に記載されていないのであれば、または、方法請求項の場合、「〜するためのステップ」という用語を用いて記載されていないのであれば、何れの請求項要素も、３５  Ｕ．Ｓ．Ｃ．§１１２（ｆ）の規定の下で解釈されるべきではない。
【図１】
2016538677.tif 000003
【図２】
2016538677.tif 000004
【図３】
2016538677.tif 000005
【図４】
2016538677.tif 000006
【図５】
2016538677.tif 000007
【図６】
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【図７】
2016538677.tif 000009
【図８】
2016538677.tif 000010
【図９】
2016538677.tif 000011
【図１０】
2016538677.tif 000012
【図１１】
2016538677.tif 000013
【図１２】
2016538677.tif 000014
【図１３】
2016538677.tif 000015
【図１４】
2016538677.tif 000016
【図１５】
2016538677.tif 000017
【図１７】
2016538677.tif 000018
【図１８】
2016538677.tif 000019
【図１６】
2016538677.tif 000020
【手続補正書】
【提出日】平成28年5月19日(2016.5.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
１つまたは複数のビット・セルと、
前記１または複数のビット・セルに結合されたワード線と、
前記ワード線との間に静電容量を有するように、前記ワード線とともに配置されたダミー・ワード線と、
複数のトランジスタを有する基板層と、
前記１つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第１のメタル層と、
前記ワード線を備える第２のメタル層と、
前記ダミー・ワード線を備える第３のメタル層と、
前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と第３のメタル層との間にある、
を備える集積回路。
【請求項２】
前記１つまたは複数のビット・セルに結合された第２のワード線をさらに備え、前記第２のワード線は、前記ワード線とは別個のものである、請求項１に記載の集積回路。
【請求項３】
前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、または、前記ワード線は前記読出しワード線を備え、前記第２のワード線は前記書込みワード線を備える、請求項２に記載の集積回路。
【請求項４】
前記ワード線および前記ダミー・ワード線は、実質的に互いに平行である、請求項１に記載の集積回路。
【請求項５】
前記ワード線および前記ダミー・ワード線を制御するように構成された支援回路をさらに備える請求項１に記載の集積回路。
【請求項６】
前記支援回路はさらに、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線を遷移させるように構成された、請求項５に記載の集積回路。
【請求項７】
前記支援回路はさらに、前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、請求項６に記載の集積回路。
【請求項８】
前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ書込み支援を提供するように構成された、請求項６に記載の集積回路。
【請求項９】
前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項６に記載の集積回路。
【請求項１０】
前記支援回路はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項６に記載の集積回路。
【請求項１１】
前記支援回路はさらに、前記ワード線と前記ダミー・ワード線との両方を同時にアサートするように構成された、請求項５に記載の集積回路。
【請求項１２】
集積回路であって、
１つまたは複数のビット・セルと、
前記１または複数のビット・セルに結合されたワード線と、
前記ワード線との間の容量結合を介して前記ワード線に印加される電圧に作用するためのダミー・ワード線手段と、
複数のトランジスタを有する基板層と、
前記１つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第１のメタル層と、
前記ワード線を備える第２のメタル層と、
前記ダミー・ワード線手段を備える第３のメタル層と、
前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と第３のメタル層との間にある、
を備える集積回路。
【請求項１３】
前記１つまたは複数のビット・セルに結合された第２のワード線をさらに備え、前記第２のワード線は、前記ワード線とは別個のものである、請求項１２に記載の集積回路。
【請求項１４】
前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、または、前記ワード線は前記読出しワード線を備え、前記第２のワード線は前記書込みワード線を備える、請求項１３に記載の集積回路。
【請求項１５】
前記ワード線およびダミー・ワード線は、実質的に互いに平行である、請求項１２に記載の集積回路。
【請求項１６】
前記ワード線と前記ダミー・ワード線手段とを制御するための支援手段をさらに備える請求項１２に記載の集積回路。
【請求項１７】
前記支援手段は、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線手段を遷移させるように構成された、請求項１６に記載の集積回路。
【請求項１８】
前記支援手段はさらに、前記ダミー・ワード線手段を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、請求項１７に記載の集積回路。
【請求項１９】
前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線手段を遷移させ、これによって、前記１つまたは複数のビット・セルへ書込み支援を提供するように構成された、請求項１７に記載の集積回路。
【請求項２０】
前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線手段を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項１７に記載の集積回路。
【請求項２１】
前記支援手段はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線手段を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、請求項１７に記載の集積回路。
【請求項２２】
前記支援手段はさらに、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成された、請求項１６に記載の集積回路。
【請求項２３】
集積回路を製造する方法であって、
１つまたは複数のビット・セルを形成するために、複数のトランジスタを形成し、前記トランジスタを相互接続することと、
ワード線を形成し、前記ワード線を、前記１つまたは複数のビット・セルへ相互接続することと、
前記ワード線との間に静電容量を形成するようにダミー・ワード線を形成し、前記ダミー・ワード線を、前記ワード線と共に配置することと、
前記トランジスタは、基板層内に形成され、第１のメタル層によって相互接続され、前記ワード線は、第２のメタル層内に形成され、前記ダミー・ワード線は、第３のメタル層内に形成され、前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と前記第３のメタル層との間にある、
を備える方法。
【請求項２４】
前記１つまたは複数のビット・セルに結合された第２のワード線を形成することをさらに備え、前記第２のワード線は、前記ワード線とは別個のものである、請求項２３に記載の方法。
【請求項２５】
前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、または、前記ワード線は前記読出しワード線を備え、前記第２のワード線は前記書込みワード線を備える、請求項２４に記載の方法。
【請求項２６】
支援回路を形成するために、前記基板層内に、第２の複数のトランジスタを形成することと、前記支援回路が、前記ワード線および前記ダミー・ワード線を制御することを可能にするために、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線を相互接続することと、をさらに備える請求項２３に記載の方法。
【請求項２７】
前記支援回路が、前記ワード線をアサートし、前記ワード線がアサートされた後に前記ダミー・ワード線を遷移させるように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項２６に記載の方法。
【請求項２８】
前記ダミー・ワード線を遷移させる前に、前記支援回路が、前記アサートされたワード線を浮かせるように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項２７に記載の方法。
【請求項２９】
前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ書込み支援を提供するように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項２７に記載の方法。
【請求項３０】
前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項２７に記載の方法。
【請求項３１】
前記支援回路が、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項２７に記載の方法。
【請求項３２】
前記支援回路が、前記ワード線と前記ダミー・ワード線との両方を同時にアサートするように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、請求項２６に記載の方法。
【請求項３３】
集積回路内に形成された１つまたは複数のビット・セルに結合されたワード線を制御する方法であって、
前記１つまたは複数のビット・セルへアクセスするために、前記ワード線をアサートすることと、
前記ワード線へ印加される電圧に作用するようにダミー・ワード線を制御することと
を備え、前記電圧は、前記ワード線と前記ダミー・ワード線との間の容量結合によって作用され、
前記集積回路はさらに、
複数のトランジスタを有する基板層と、
前記１つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第１のメタル層と、
前記ワード線を備える第２のメタル層と、
前記ダミー・ワード線を備える第３のメタル層と、
を備え、前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と前記第３のメタル層との間にある、方法。
【請求項３４】
前記集積回路はさらに、前記１つまたは複数のビット・セルに結合された第２のワード線を備え、前記第２のワード線は、前記ワード線とは別個のものである、請求項３３に記載の方法。
【請求項３５】
前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、または、前記ワード線は前記読出しワード線を備え、前記第２のワード線は前記書込みワード線を備える、請求項３４に記載の方法。
【請求項３６】
前記ダミー・ワード線を制御することは、前記ワード線がアサートされた後に、前記ダミー・ワード線を遷移させることを備える、請求項３３に記載の方法。
【請求項３７】
前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせることをさらに備える、請求項３６に記載の方法。
【請求項３８】
前記ダミー・ワード線を遷移させることは、前記１つまたは複数のビット・セルへ書込み支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、請求項３６に記載の方法。
【請求項３９】
前記ダミー・ワード線を遷移させることは、前記１つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、請求項３６に記載の方法。
【請求項４０】
前記ダミー・ワード線を遷移させることは、前記１つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧を低下させることを備える、請求項３６に記載の方法。
【請求項４１】
前記ダミー・ワード線を制御することは、前記ダミー・ワード線を、前記ワード線と同時にアサートすることを備える、請求項３３に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
[0086]この開示の様々な態様は、当業者が、本発明を実現できるように提供されている。この開示の全体にわたって示された典型的な実施形態への様々な修正は、当業者に容易に明らかになるであろう。そして、本明細書に開示された概念は、他の磁気記憶デバイスへ拡張され得る。したがって、請求項は、この開示の様々な態様に限定されるようには意図されておらず、請求項の文言と一致する全範囲を与えられるべきである。周知であるか、または、当業者に後に知られるようになるであろうこの開示を通じて記載された典型的な実施形態の様々な構成要素に対するすべての構造的または機能的な均等物は、参照によって本明細書において明確に組み込まれ、請求項によって包含されるべきであることが意図されている。さらに、請求項における「第１」、「第２」、および「第３」の層という用語の使用は、この順序が明示的に述べられていないのであれば、これら層を、請求項におけるいかなる特定の順序に限定することも意図されていない。例によれば、「第３の層」は、「第２の層」に対して直接的に、または、「第２の層」との間に１つまたは複数の他の層を伴って、「第２の層」の上部または下部にあり得る。本明細書において開示された何れも、そのような開示が請求項において明確に記載されているか否かに関わらず、大衆に放棄されることは意図されていない。請求項要素が、「〜するための手段」という用語を用いて明確に記載されていないのであれば、または、方法請求項の場合、「〜するためのステップ」という用語を用いて記載されていないのであれば、何れの請求項要素も、３５  Ｕ．Ｓ．Ｃ．§１１２（ｆ）の規定の下で解釈されるべきではない。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  集積回路であって、
１つまたは複数のビット・セルと、
前記１または複数のビット・セルに結合されたワード線と、
前記ワード線との間に静電容量を有するように、前記ワード線とともに配置されたダミー・ワード線と、
を備える集積回路。
［Ｃ２］  前記１つまたは複数のビット・セルに結合された第２のワード線をさらに備え、前記第２のワード線は、前記ワード線とは別個のものである、Ｃ１に記載の集積回路。
［Ｃ３］  前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、Ｃ２に記載の集積回路。
［Ｃ４］  前記ワード線は読出しワード線を備え、前記第２のワード線は書込みワード線を備える、Ｃ２に記載の集積回路。
［Ｃ５］  複数のトランジスタを有する基板層と、
前記１つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第１のメタル層と、前記ワード線を備える第２のメタル層と、
前記ダミー・ワード線を備える第３のメタル層と、
をさらに備えるＣ１に記載の集積回路。
［Ｃ６］  前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と第３のメタル層との間にある、Ｃ５に記載の集積回路。
［Ｃ７］  前記ワード線およびダミー・ワード線は、実質的に互いに平行である、Ｃ１に記載の集積回路。
［Ｃ８］  前記ワード線および前記ダミー・ワード線を制御するように構成された支援回路をさらに備えるＣ１に記載の集積回路。
［Ｃ９］  前記支援回路はさらに、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線を遷移させるように構成された、Ｃ８に記載の集積回路。
［Ｃ１０］  前記支援回路はさらに、前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、Ｃ９に記載の集積回路。
［Ｃ１１］  前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ書込み支援を提供するように構成された、Ｃ９に記載の集積回路。
［Ｃ１２］  前記支援回路はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、Ｃ９に記載の集積回路。
［Ｃ１３］  前記支援回路はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、Ｃ９に記載の集積回路。
［Ｃ１４］  前記支援回路はさらに、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成された、Ｃ８に記載の集積回路。
［Ｃ１５］  集積回路であって、
１つまたは複数のビット・セルと、
前記１または複数のビット・セルに結合されたワード線と、
前記ワード線との間の容量結合を介して前記ワード線に印加される電圧に作用するためのダミー・ワード線手段と、
を備える集積回路。
［Ｃ１６］  前記１つまたは複数のビット・セルに結合された第２のワード線をさらに備え、前記第２のワード線は、前記ワード線とは別個のものである、Ｃ１５に記載の集積回路。
［Ｃ１７］  前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、Ｃ１６に記載の集積回路。
［Ｃ１８］  前記ワード線は読出しワード線を備え、前記第２のワード線は書込みワード線を備える、Ｃ１６に記載の集積回路。
［Ｃ１９］  複数のトランジスタを有する基板層と、
前記１つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第１のメタル層と、
前記ワード線を備える第２のメタル層と、
前記ダミー・ワード線を備える第３のメタル層と、
をさらに備えるＣ１５に記載の集積回路。
［Ｃ２０］  前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と前記第３のメタル層との間にある、Ｃ１９に記載の集積回路。
［Ｃ２１］  前記ワード線およびダミー・ワード線は、実質的に互いに平行である、Ｃ１５に記載の集積回路。
［Ｃ２２］  前記ワード線と前記ダミー・ワード線とを制御するための支援手段をさらに備えるＣ１５に記載の集積回路。
［Ｃ２３］  前記支援手段は、前記ワード線をアサートし、前記ワード線がアサートされた後、前記ダミー・ワード線を遷移させるように構成された、Ｃ２２に記載の集積回路。
［Ｃ２４］  前記支援手段はさらに、前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせるように構成された、Ｃ２３に記載の集積回路。
［Ｃ２５］  前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ書込み支援を提供するように構成された、Ｃ２３に記載の集積回路。
［Ｃ２６］  前記支援手段はさらに、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、Ｃ２３に記載の集積回路。
［Ｃ２７］  前記支援手段はさらに、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成された、Ｃ２３に記載の集積回路。
［Ｃ２８］  前記支援手段はさらに、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成された、Ｃ２２に記載の集積回路。
［Ｃ２９］  集積回路を製造する方法であって、
１つまたは複数のビット・セルを形成するために、複数のトランジスタを形成し、前記トランジスタを相互接続することと、
ワード線を形成し、前記ワード線を、前記１つまたは複数のビット・セルへ相互接続することと、
前記ワード線との間に静電容量を形成するようにダミー・ワード線を形成し、前記ダミー・ワード線を、前記ワード線と共に配置することと、
を備える方法。
［Ｃ３０］  前記１つまたは複数のビット・セルに結合された第２のワード線を形成することをさらに備え、前記第２のワード線は、前記ワード線とは別個のものである、Ｃ２９に記載の方法。
［Ｃ３１］  前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、Ｃ３０に記載の方法。
［Ｃ３２］  前記ワード線は読出しワード線を備え、前記第２のワード線は書込みワード線を備える、Ｃ３０に記載の方法。
［Ｃ３３］  前記トランジスタは、基板層内に形成され、第１のメタル層によって相互接続され、前記ワード線は、第２のメタル層内に形成され、前記ダミー・ワード線は、第３のメタル層内に形成された、Ｃ３０に記載の方法。
［Ｃ３４］  前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と前記第３のメタル層との間にある、Ｃ２９に記載の方法。
［Ｃ３５］  支援回路を形成するために、前記基板層内に、第２の複数のトランジスタを形成することと、前記支援回路が、前記ワード線および前記ダミー・ワード線を制御することを可能にするために、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線を相互接続することと、をさらに備えるＣ２９に記載の方法。
［Ｃ３６］  前記支援回路が、前記ワード線をアサートし、前記ワード線がアサートされた後に前記ダミー・ワード線を遷移させるように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、Ｃ３５に記載の方法。
［Ｃ３７］  前記ダミー・ワード線を遷移させる前に、前記支援回路が、前記アサートされたワード線を浮かせるように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、Ｃ３６に記載の方法。
［Ｃ３８］  前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ書込み支援を提供するように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、Ｃ３６に記載の方法。
［Ｃ３９］  前記支援回路が、前記アサートされたワード線の電圧をブーストするために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、Ｃ３６に記載の方法。
［Ｃ４０］  前記支援回路が、前記アサートされたワード線の電圧を低下させるために、前記ダミー・ワード線を遷移させ、これによって、前記１つまたは複数のビット・セルへ読出し支援を提供するように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、Ｃ３６に記載の方法。
［Ｃ４１］  前記支援回路が、前記ワード線とダミー・ワード線との両方を同時にアサートするように構成されるように、前記第２の複数のトランジスタ、前記ワード線、および前記ダミー・ワード線が相互接続される、Ｃ３５に記載の方法。
［Ｃ４２］  集積回路内に形成された１つまたは複数のビット・セルに結合されたワード線を制御する方法であって、
前記１つまたは複数のビット・セルへアクセスするために、前記ワード線をアサートすることと、
前記ワード線へ印加される電圧に作用するようにダミー・ワード線を制御することと
を備え、前記電圧は、前記ワード線と前記ダミー・ワード線との間の容量結合によって作用される、方法。
［Ｃ４３］  前記集積回路はさらに、前記１つまたは複数のビット・セルに結合された第２のワード線を備え、前記第２のワード線は、前記ワード線とは別個のものである、Ｃ４２に記載の方法。
［Ｃ４４］  前記ワード線は書込みワード線を備え、前記第２のワード線は読出しワード線を備える、Ｃ４３に記載の方法。
［Ｃ４５］  前記ワード線は読出しワード線を備え、前記第２のワード線は書込みワード線を備える、Ｃ４３に記載の方法。
［Ｃ４６］  前記集積回路はさらに、複数のトランジスタを有する基板層と、
前記１つまたは複数のビット・セルを形成するために、前記トランジスタと相互接続している第１のメタル層と、
前記ワード線を備える第２のメタル層と、
前記ダミー・ワード線を備える第３のメタル層と、
を備える、Ｃ４２に記載の方法。
［Ｃ４７］  前記第１のメタル層は、前記基板層と前記第２のメタル層との間にあり、前記第２のメタル層は、前記第１のメタル層と前記第３のメタル層との間にある、Ｃ４６に記載の方法。
［Ｃ４８］  前記ダミー・ワード線を制御することは、前記ワード線がアサートされた後に、前記ダミー・ワード線を遷移させることを備える、Ｃ４２に記載の方法。
［Ｃ４９］  前記ダミー・ワード線を遷移させる前に、前記アサートされたワード線を浮かせることをさらに備える、Ｃ４８に記載の方法。
［Ｃ５０］  前記ダミー・ワード線を遷移させることは、前記１つまたは複数のビット・セルへ書込み支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、Ｃ４８に記載の方法。
［Ｃ５１］  前記ダミー・ワード線を遷移させることは、前記１つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧をブーストすることを備える、Ｃ４８に記載の方法。
［Ｃ５２］  前記ダミー・ワード線を遷移させることは、前記１つまたは複数のビット・セルへ読出し支援を提供するために、前記アサートされたワード線の電圧を低下させることを備える、Ｃ４８に記載の方法。
［Ｃ５３］  前記ダミー・ワード線を制御することは、前記ダミー・ワード線を、前記ワード線と同時にアサートすることを備える、Ｃ４２に記載の方法。
【国際調査報告】
2016538677.tif 000021
2016538677.tif 000022
2016538677.tif 000023