(57)【要約】  本発明によれば、フィールドプレート・トレンチ・ＦＥＴ（５０）であって、基板（４０）と、少なくとも部分的に前記基板（４０）内部に埋め込まれたゲート（３０）と、前記ゲート（３０）の下に配置されたフィールドプレート（２０）とを含み、前記ゲート（３０）及び前記フィールドプレート（２０）は、前記基板（４０）内のトレンチ（１０）内部に配置されており、かつ絶縁体（５）によって包囲されている、フィールドプレート・トレンチ・ＦＥＴ（５０）が提供される。本発明によれば、前記基板（４０）内部にて前記トレンチ（１０）の下に、ｐ型ドープ領域（２）が配置されている。さらには、半導体構成素子（１００）であって、基板（４０）と、前記基板内部に配置された複数の本発明によるフィールドプレート・トレンチ・ＦＥＴ（５０）とを含む、半導体構成素子が提供される。
2016523454.tif 000002
【特許請求の範囲】
【請求項１】
フィールドプレート・トレンチ・ＦＥＴ（５０）であって、
・基板（４０）と、
・少なくとも部分的に前記基板（４０）内部に埋め込まれたゲート（３０）と、
・前記ゲート（３０）の下に配置されたフィールドプレート（２０）と
を含み、
前記ゲート（３０）及び前記フィールドプレート（２０）は、前記基板（４０）内のトレンチ（１０）内部に配置されており、かつ絶縁体（５）によって包囲されている
フィールドプレート・トレンチ・ＦＥＴ（５０）において、
前記基板（４０）内部にて前記トレンチ（１０）の下に、ｐ型ドープ領域（２）が配置されている
ことを特徴とする、フィールドプレート・トレンチ・ＦＥＴ（５０）。
【請求項２】
前記ｐ型ドープ領域（２）は、前記基板（４０）内部のフローティング領域である
請求項１記載のフィールドプレート・トレンチ・ＦＥＴ（５０）。
【請求項３】
前記ｐ型ドープ領域（２）は、前記フィールドプレート（２０）に導電的に接続されている
請求項１又は２記載のフィールドプレート・トレンチ・ＦＥＴ（５０）。
【請求項４】
前記ｐ型ドープ領域（２）は、前記トレンチ（１０）内部に存在する前記絶縁体（５）を貫通する導電路（１５）を介して、前記フィールドプレート（２０）に導電的に接続されている
請求項３記載のフィールドプレート・トレンチ・ＦＥＴ（５０）。
【請求項５】
前記フィールドプレート・トレンチ・ＦＥＴ（５０）は、フィールドプレート・トレンチ・ＭＯＳＦＥＴとして構成されている
請求項１から４のいずれか一項記載のフィールドプレート・トレンチ・ＦＥＴ（５０）。
【請求項６】
半導体構成素子（１００）であって、
・基板（４０）と、
・前記基板（４０）内部に配置された、請求項１から５のいずれか一項記載の複数のフィールドプレート・トレンチ・ＦＥＴ（５０）と
を含む、半導体構成素子（１００）。
【請求項７】
前記半導体構成素子（１００）はさらに、少なくとも１つのトレンチ・ＦＥＴ（４９）を含み、
前記トレンチ・ＦＥＴ（４９）は、基板（４０）と、部分的に前記基板（４０）内部に埋め込まれた少なくとも１つのゲート（３０）とを含み、
前記ゲート（３０）は、トレンチ（１０）内部に配置されており、かつ絶縁体（５）によって包囲されている
請求項６記載の半導体構成素子（１００）。
【請求項８】
前記半導体構成素子（１００）は、複数のトレンチ・ＦＥＴ（４９）を有し、
各１つのトレンチ・ＦＥＴ（４９）は、請求項１から５のいずれか一項記載の１つのフィールドプレート・トレンチ・ＦＥＴ（５０）に直接隣接して配置されている
請求項７記載の半導体構成素子（１００）。
【請求項９】
前記半導体構成素子（１００）は、少なくとも１つの列（９９）に沿って配置された複数のトレンチ・ＦＥＴ（４９）と、請求項１から５のいずれか一項記載の複数のフィールドプレート・トレンチ・ＦＥＴ（５０）とを有し、
前記少なくとも１つの列（９９）内では、各２つの前記トレンチ・ＦＥＴ（４９）の次に、請求項１から５のいずれか一項記載の１つのフィールドプレート・トレンチ・ＦＥＴ（５０）が後続する
請求項７記載の半導体構成素子（１００）。
【請求項１０】
互いに隣接して配置された複数のトレンチ・ＦＥＴ（４９）からなる１つの列（９９）と、互いに隣接して配置された請求項１から５のいずれか一項記載の複数のフィールドプレート・トレンチ・ＦＥＴ（５０）からなる１つの列（９９）とがそれぞれ交互に配置されており、
それぞれ１つの列内に配置された前記請求項１から５のいずれか一項記載の複数のフィールドプレート・トレンチ・ＦＥＴ（５０）の前記ｐ型ドープ領域（２）の少なくとも幾つかは、前記半導体構成素子（１００）の前記基板（４０）内部に延在する１つのストリップ（９１）に相互に接続されている
請求項７記載の半導体構成素子（１００）。
【請求項１１】
前記トレンチ・ＦＥＴ（４９）の少なくとも１つは、該トレンチ・ＦＥＴ（４９）のそれぞれのトレンチ（１０）内部に配置されたフィールドプレート（２０）を有し、フィールドプレート・トレンチ・ＦＥＴ（４９）として構成されている
請求項６から１０のいずれか一項記載の半導体構成素子（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドプレート・トレンチ・ＦＥＴであって、基板と、少なくとも部分的に前記基板内部に埋め込まれたゲートと、前記ゲートの下に配置されたフィールドプレートとを含み、前記ゲート及び前記フィールドプレートは、前記基板内のトレンチ内部に配置されており、かつ絶縁体によって包囲されている、フィールドプレート・トレンチ・ＦＥＴに関し、さらには、複数のフィールドプレート・トレンチ・ＦＥＴを備える半導体構成素子に関する。
【背景技術】
【０００２】
パワートランジスタは、今日、様々な用途に使用されている。特に、実質的にトレンチ内部に実現された構造部又はいわゆるトレンチゲートと、このトレンチゲートに沿って垂直方向に延在するチャネルとを有する、いわゆるトレンチ・ＦＥＴ、すなわち電解効果トランジスタは、ますます人気を博している。最近では、トレンチ内部とゲート下とにおいて垂直方向に、つまりトレンチ底部に対して平行方向に配置されたフィールドプレートを有する、いわゆるフィールドプレート・トレンチ・ＦＥＴが使用されることが増えている。
【０００３】
このようなフィールドプレート・トレンチ・ＦＥＴは、所定の条件が存在する場合には、スイッチオフされると雪崩降伏の状態に陥る。すなわち換言すると、トランジスタにおいて、いわゆるアバランシェ降伏が生じる現象が起こる。このことは基本的に、それぞれのフィールドプレート・トレンチ・ＦＥＴのいわゆる整流回路における高いインダクタンスによって引き起こされる。このような雪崩降伏が発生した場合には、半導体内に存在する電界の最大値、及び、１つ又は複数の降伏位置は、フィールドプレート・トレンチ・ＦＥＴのトレンチの下側端部において、フィールドプレート・トレンチ・ＦＥＴのトレンチの側方に位置する領域にそれぞれ存在する。
【０００４】
このようなトランジスタ内部で雪崩降伏が発生した場合には、ゲート又はフィールド酸化物と、衝突電離の最大値との空間的近接、又は、この衝突電離で発生した正孔との空間的近接により、上述の電荷担体が酸化物に蓄積されるか、又は、フィールドで加速された電荷担体によって酸化物又は酸化物表面が損傷してしまう可能性がある。このような酸化物への電荷担体の蓄積は、“チャージトラップ”とも呼ばれる。降伏現象が頻繁に繰り返される場合には、この蓄積によってトランジスタの逆電圧の劣化が引き起こされ、最終的には構成素子の故障が引き起こされる可能性がある。従って、降伏現象が繰り返し発生する用途に対しては、対応する電荷担体が酸化物の直ぐ近傍では発生しない構成素子が有利である。
【０００５】
従来技術では、シリコンのＰＮ接合部において、すなわち、いわゆるトランジスタ本体又はトランジスタバルクから低ドープされたドリフト領域への移行部において降伏が生じる、プレーナ型の構成素子を使用することにより、このような“チャージトラップ”が回避され、これによって該当の電荷担体は、表面上の酸化物に到達しなくなる。しかしながら、トレンチ・ＦＥＴに比べてこのプレーナ型の構成素子は、チップの活性面積Ａが同じである場合、Ｒｏｎ（オン抵抗）とも呼ばれるドレイン−ソース経路の抵抗がより大きい。すなわち、このようなプレーナ型のトランジスタのＲｏｎとＡとの積は、トレンチ・ＦＥＴの場合よりも大きい。
【０００６】
上述したＭＯＳＦＥＴに補償電極を設けることによって、ＲｏｎとＡとの積を特に小さくすることができる。
【０００７】
本発明の開示
本発明によれば、フィールドプレート・トレンチ・ＦＥＴであって、基板と、少なくとも部分的に前記基板内部に埋め込まれたゲートと、前記ゲートの下に配置されたフィールドプレートとを含み、前記ゲート及び前記フィールドプレートは、前記基板内のトレンチ内部に配置されており、かつ絶縁体によって包囲されている、フィールドプレート・トレンチ・ＦＥＴが提供される。
【０００８】
本発明によれば、前記基板内部にて前記トレンチの下に、ｐ型ドープ領域が配置されている。
【０００９】
このようなフィールドプレート・トレンチ・ＦＥＴの利点は、このフィールドプレート・トレンチ・ＦＥＴの降伏の発生時に、衝突電離の最大値が、溝部の底部から、すなわちトレンチ底部から阻隔されることにある。衝突電離の最大値又は降伏位置は、トレンチ底部ではなく、ｐ型ドープ領域のｐｎ接合部の下側領域に位置する。これによって電荷担体の蓄積と、構成素子のドリフトとが、すなわち構成素子の降伏電圧及び逆電圧のような重要なパラメータの各々の定格値に関連した継続的な変動とが、阻止又は低減される。
【００１０】
好ましい１つの実施形態では、前記ｐ型ドープ領域は、前記基板内部のフローティング領域である。換言すると、前記ｐ型ドープ領域は、好ましくは一定又は固定の電位に接続されていない。このような実施形態では、前記ｐ型ドープ領域は、フィールドプレート・トレンチ・ＦＥＴの外部電極から分離され、従って、この外部電極に印加される電位から独立する。
【００１１】
前記ｐ型ドープ領域は、好ましくは前記フィールドプレートに導電的に接続されている。換言すると、前記ｐ型ドープ領域は、好ましくはフィールドプレート・トレンチ・ＦＥＴのフィールドプレートの電位にある。このような実施形態では、アバランシェ降伏の領域が、トレンチ底部から離れる方向に、基板とｐ型ドープ領域との間のｐｎ接合部へと確実にシフトされている。
【００１２】
前記ｐ型ドープ領域は、さらに好ましくは、前記トレンチ内部に存在する前記絶縁体を貫通する導電路を介して、前記フィールドプレートに導電的に接続されている。ｐ型ドープ領域とフィールドプレートとの間のこのような導電的な接続は、種々のエッチング方法によって特に簡単に実現することができる。
【００１３】
好ましい１つの実施形態では、前記フィールドプレート・トレンチ・ＦＥＴは、フィールドプレート・トレンチ・ＭＯＳＦＥＴとして構成されている。フィールドプレート・トレンチ・ＭＯＳＦＥＴは、低コストに、かつ非常にコンパクトに、すなわち高い集積密度で実現することができる。フィールドプレート・トレンチ・ＭＯＳＦＥＴはさらに、高速なスイッチング時間と、安定した増幅時間及び応答時間とを有する。
【００１４】
さらには、半導体構成素子であって、基板と、前記基板内部に配置された複数の本発明によるフィールドプレート・トレンチ・ＦＥＴとを含む、半導体構成素子が提供される。このような半導体構成素子によって、本発明によるフィールドプレート・トレンチ・ＦＥＴの使用に伴う利点を、半導体構成素子全体に、又は、チップ全体にさえも拡張することが可能となる。
【００１５】
半導体構成素子の好ましい１つの発展形態では、前記半導体構成素子はさらに、少なくとも１つのトレンチ・ＦＥＴを含み、前記トレンチ・ＦＥＴは、基板と、部分的に前記基板内部に埋め込まれた少なくとも１つのゲートとを含み、前記ゲートは、トレンチ内部に配置されており、かつ絶縁体によって包囲されている。換言すると、前記半導体構成素子は、さらに好ましくは、ｐ型ドープ領域を有さない少なくとも１つの従来技術によるトレンチ・ＦＥＴを有する。
【００１６】
前記半導体構成素子は、好ましくは複数のトレンチ・ＦＥＴを有し、各１つのトレンチ・ＦＥＴは、１つの本発明によるフィールドプレート・トレンチ・ＦＥＴに直接隣接して配置されている。このように構成された半導体構成素子では、大部分のフィールドプレート・トレンチ・ＦＥＴにおける降伏位置が、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴのｐ型ドープ領域に接続される。どのフィールドプレート・トレンチ・ＦＥＴの下にもそれぞれ１つのｐ型ドープ領域が設けられる実施形態に比べてさらに、ＲｏｎとＡとの積、すなわちフィールドプレート・トレンチ・ＦＥＴのドレイン−ソース経路の抵抗と半導体構成素子の活性面積Ａとの積が、半導体構成素子全体を鑑みて低減されている。
【００１７】
前記半導体構成素子は、好ましくは、少なくとも１つの列に沿って配置された複数のトレンチ・ＦＥＴと、複数の本発明によるフィールドプレート・トレンチ・ＦＥＴとを有し、前記少なくとも１つの列内では、各２つの前記トレンチ・ＦＥＴの次に、１つの本発明によるフィールドプレート・トレンチ・ＦＥＴが後続する。
【００１８】
換言すると、前記半導体構成素子は、好ましくは、複数の従来技術によるトレンチ・ＦＥＴと、複数の本発明によるフィールドプレート・トレンチ・ＦＥＴとを有し、これらは、半導体構成素子の深さ方向に延在する、従来技術によるトレンチ・ＦＥＴのトレンチと、本発明によるフィールドプレート・トレンチ・ＦＥＴのトレンチとの伸張方向とに対して垂直方向に互いに隣接して配置されている。
【００１９】
すなわち好ましくは、従来技術によるトレンチ・ＦＥＴと、本発明によるフィールドプレート・トレンチ・ＦＥＴとが、半導体構成素子の基板内部にて、該半導体構成素子の表面に対して平行な面に一列に隣接して配置されている。すなわち好ましくは、一列に互いに隣接して配置された本発明によるフィールドプレート・トレンチ・ＦＥＴのトレンチと、従来技術によるトレンチ・ＦＥＴのトレンチとが、これらのトレンチからなるそれぞれ１つのつながったトレンチ領域を形成する。このトレンチ領域は、半導体構成素子の深さ方向に延在する、フィールドプレート・トレンチ・ＦＥＴのトレンチの伸張方向に対して垂直に延在する。すなわち換言すると、このトレンチ領域は、半導体構成素子の表面に対して平行に延在する。このような実施形態では、トランジスタの個数は同じであるがより多くのｐ型ドープ領域が設けられる本発明の１つの実施形態に比べて、ドレイン−ソース抵抗Ｒｏｎと、半導体構成素子の活性面積Ａとの積がさらに低減されている。それでもなお、アバランシェ降伏の発生時には、３分の１のフィールドプレート・トレンチ・ＦＥＴにおける降伏位置は、それぞれのｐ型ドープ領域へとシフトされている。さらに好ましくは、前記半導体構成素子は、少なくとも１つの列に沿って配置された複数のトレンチ・ＦＥＴと、複数の本発明によるフィールドプレート・トレンチ・ＦＥＴとを有し、前記少なくとも１つの列内では、各ｎ個のトレンチ・ＦＥＴの次に、１つの本発明によるフィールドプレート・トレンチ・ＦＥＴが後続し、但し、ｎ∈Ｎ＋であり、かつｎ＞２である。
【００２０】
好ましくは、互いに隣接して配置された複数のトレンチ・ＦＥＴからなる１つの列と、互いに隣接して配置された複数の本発明によるフィールドプレート・トレンチ・ＦＥＴからなる１つの列とがそれぞれ交互に配置されており、それぞれ１つの列内に配置された前記複数の本発明によるフィールドプレート・トレンチ・ＦＥＴの前記ｐ型ドープ領域の少なくとも幾つかは、前記半導体構成素子の前記基板内部に延在する１つのストリップに相互に接続されている。換言すると、互いに隣接して配置された複数の本発明によるフィールドプレート・トレンチ・ＦＥＴからなる各列内において、当該フィールドプレート・トレンチ・ＦＥＴに所属するｐ型ドープ領域のそれぞれ少なくとも幾つかは、好ましくは１つのつながったｐ型ドープ領域からなる１つのストリップに相互に接続されている。これらのストリップは、それぞれ好ましくは、半導体構成素子の深さ方向に延在する、フィールドプレート・トレンチ・ＦＥＴのトレンチの伸張方向に対して垂直に延在する。すなわち好ましくは、これらのストリップは、半導体構成素子の表面に対して平行に延在する。このような実施形態によって、降伏位置をシフトする手段が設けられるトランジスタの個数、若しくは、降伏位置をシフトする手段が設けられるトランジスタの選定、又は、ドレイン−ソース抵抗Ｒｏｎと半導体構成素子の活性面積Ａとの積を増加させるこのような手段が省略されるトランジスタの個数を、厳密に調整することができる。
【００２１】
上述した実施形態のうちの１つの好ましい発展形態では、前記トレンチ・ＦＥＴの少なくとも１つは、該トレンチ・ＦＥＴのそれぞれ各自のトレンチ内部に配置されたフィールドプレートを有し、フィールドプレート・トレンチ・ＦＥＴとして構成されている。換言すると、従来技術によるトレンチ・ＦＥＴの少なくとも１つは、好ましくは、該トレンチ・ＦＥＴが所属するトレンチの下にｐ型ドープ又はｐ型ドープ領域を有することなく、フィールドプレート・トレンチＦＥＴとして構成されている。複数の従来技術によるトレンチ・ＦＥＴが、従来技術によるフィールドプレート・トレンチ・ＦＥＴとして構成されている場合には、これら従来技術によるフィールドプレート・トレンチ・ＦＥＴの少なくとも幾つかは、好ましくは、本発明による半導体構成素子の本発明によるフィールドプレート・トレンチ・ＦＥＴの、最も長さが短いフィールドプレートよりも長さが短い、それぞれ１つのフィールドプレートを有する。この実施形態の好ましい１つの発展形態では、比較的長さが短いフィールドプレートを有する従来技術によるフィールドプレート・トレンチ・ＦＥＴの少なくとも幾つか、及び／又は、フィールドプレートを有さない従来技術によるトレンチ・ＦＥＴの少なくとも幾つかは、本発明の半導体構成素子の本発明によるフィールドプレート・トレンチ・ＦＥＴの、最も深さが浅いトレンチよりも深さが浅い、それぞれ１つのトレンチを有する。
【００２２】
前記基板は、好ましくは半導体層として構成されている。さらに好ましくは、前記半導体層の下に別の基板が設けられている。さらに好ましくは、前記半導体層の下に設けられた前記別の基板は、高ドープされている。
【００２３】
さらに好ましい１つの実施形態では、従来技術によるトレンチ・ＦＥＴの少なくとも幾つかのトレンチ・ＦＥＴのトレンチは、本発明による半導体構成素子の本発明によるフィールドプレート・トレンチ・ＦＥＴの、最も深さが浅いトレンチの深さよりも、それぞれ深さが浅い。
【００２４】
上述した実施形態のうちの１つの好ましい発展形態では、従来技術によるフィールドプレート・トレンチ・ＦＥＴとして構成されたトレンチ・ＦＥＴの少なくとも幾つかのトレンチ・ＦＥＴのトレンチは、当該従来技術によるフィールドプレート・トレンチ・ＦＥＴに直接隣接する１つ又は全ての、本発明による半導体構成素子の本発明によるフィールドプレート・トレンチ・ＦＥＴのトレンチのそれぞれの深さよりも、それぞれ深さが浅い。
【００２５】
さらに好ましい１つの実施形態では、前記半導体構成素子は、少なくとも２つの従来技術によるトレンチ・ＦＥＴと、少なくとも２つの本発明によるフィールドプレート・トレンチ・ＦＥＴとを有し、前記従来技術によるトレンチ・ＦＥＴと、前記本発明によるフィールドプレート・トレンチ・ＦＥＴとは、前記半導体構成素子内部で互いに任意に配置されている。
【００２６】
本発明の好ましい発展形態は、従属請求項に示されており、かつ明細書に記載されている。
【００２７】
本発明の実施形態を、図面及び以下の記載に基づいてより詳細に説明する。
【図面の簡単な説明】
【００２８】
【図１】従来技術による半導体構成素子と、本発明による半導体構成素子の第１実施例との対比図である。
【図２】本発明による半導体構成素子の第２実施例及び第３実施例を示す図である。
【図３】本発明による半導体構成素子の第４実施例を示す図である。
【図４】本発明に基づいて構成された半導体構成素子内部におけるフィールドプレート・トレンチ・ＦＥＴの配置に関するレイアウトの、概略的に図示された４つの異なる実施例の平面図である。
【図５】本発明に基づいて構成された半導体構成素子内部におけるフィールドプレート・トレンチ・ＦＥＴの配置に関するレイアウトの、概略的に図示された別の２つの実施例の平面図である。
【図６】本発明に基づいて構成された半導体構成素子内部におけるフィールドプレート・トレンチ・ＦＥＴの配置に関するレイアウトの、概略的に図示された別の３つの実施例の平面図である。
【発明を実施するための形態】
【００２９】
図１には、従来技術による半導体構成素子９８と、本発明による半導体構成素子１００の第１実施例との対比図が示されている。従来技術による半導体構成素子９８と、本発明による半導体構成素子１００の第１実施例とは、両方ともそれぞれ断面図で示されている。図１の左側に図示した従来技術による半導体構成素子９８は、２つの従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９を含む。これらのフィールドプレート・トレンチ・ＦＥＴ４９は、それぞれ１つの基板４０と、それぞれ１つのゲート３０と、それぞれ１つのフィールドプレート２０とを有する。ゲート３０は、本実施例では、単なる一例であるが基板４０内部に完全に埋め込まれている。フィールドプレート２０は、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９の各ゲート３０の下に配置されている。ゲート３０もフィールドプレート２０も、それぞれの従来技術フィールドプレート・トレンチ・ＦＥＴ４９の基板４０内のトレンチ１０内部にそれぞれ配置されており、絶縁体５によってそれぞれ包囲されている。絶縁体５は、本実施例では、単なる一例であるが酸化物として構成されている。図１にはさらに、従来技術による半導体構成素子９８の表面９５が図示されている。従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９のトレンチ１０の下には、アバランシェ降伏又は雪崩降伏が発生した場合に、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９のトレンチ１０の下でそれぞれブレークダウンが生じる領域、位置、又は範囲が、図１の左側に矢印によって示されている。換言すると、図１の左側の矢印によって、アバランシェ降伏が発生した場合に電荷担体の衝突電離化の最大値が存在する領域、又は、チャージトラップが発生する領域、すなわち、本実施例では単なる一例であるがフィールド酸化物として構成されている酸化物若しくは絶縁体５内に電荷担体が不所望にも蓄積する領域が示されている。本実施例では、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９のトレンチ１０は、単なる一例であるが、従来技術による半導体構成素子９８の表面９５に対して垂直方向に、該半導体構成素子９８の基板４０内に形成されている、又は、エッチングされている。
【００３０】
図１の右側に図示された本発明による半導体構成素子１００の第１実施例は、複数のフィールプレート・トレンチ・ＦＥＴ５０，４９を有し、図１の右側にはこれらのうちの４つが図示されている。第１実施例では、図示されたこれら４つのフィールドプレート・トレンチ・ＦＥＴ５０，４９のうち、左から見て１つ目と３つ目は、上述のように構成された従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９であり、その一方で、左から見て２つ目と４つ目のフィールドプレート・トレンチ・ＦＥＴ５０は、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の実施例である。
【００３１】
換言すると、図１の右側に図示された本発明による半導体構成素子１００の実施例は、本発明に基づいて構成された複数のフィールドプレート・トレンチ・ＦＥＴ５０と、本発明に基づいて構成されていない複数のフィールドプレート・トレンチ・ＦＥＴ４９とを含み、本発明に基づいて構成されていないそれぞれ１つの従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９は、本発明に基づいて構成された１つのフィールドプレート・トレンチ・ＦＥＴ５０に直接隣接して配置されている。
【００３２】
図１の左側の同一の参照符号が付された構成要素は、図１の右側の第１実施例の同一の参照符号が付された構成要素に相当する。すなわち、上述した説明は、図１の右側に図示された第１実施例にも準用することができる。図１の左側に図示された従来技術による半導体構成素子９８と、図１の右側に図示された第１実施例との本質的な相違は、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０が、基板４０内部のそれぞれ各自のトレンチ１０の下にそれぞれ１つのｐ型ドープ領域２を有することにある。換言すると、本発明に基づいて構成された２つのフィールドプレート・トレンチ・ＦＥＴ５０のトレンチ１０の下に、それぞれ１つのｐ型ドープ領域２が設けられており、これらのｐ型領域２は、第１実施例では、それぞれ所属するフィールドプレート・トレンチ・ＦＥＴ５０のトレンチ１０にそれぞれ隣接している。ｐ型ドープ領域２は、それぞれ所属するフィールドプレート・トレンチ・ＦＥＴ５０のトレンチ１０の下にそれぞれ延在している。本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０に関しても同様に、アバランシェ降伏又は雪崩降伏が発生した場合にそれぞれブレークダウンが生じる領域、位置、又は範囲が矢印によって示されている。本発明によるこれらのフィールドプレート・トレンチ・ＦＥＴ５０の場合には、ブレークダウンが生じる領域は、トレンチ１０の底部から離間又は離隔している。
【００３３】
本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、第１実施例では、単なる一例であるが、基板４０内部のフローティング領域、つまり無電位の領域である。換言すると、この無電位の領域は、一定又は固定の電位に接続されていない領域である。第１実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のゲート３０、フィールドプレート２０、及び基板４０は、単なる一例であるがｎドープされている。しかしながら、本発明に基づいて構成される別の半導体構成素子１００において、上に挙げた各構成要素を別の型にドープすることもできる。第１実施例では、本発明による半導体構成素子１００のフィールドプレート・トレンチ・ＦＥＴ５０，４９はさらに、それぞれ１つのソース領域７７と、本体領域５５とを有し、この本体領域５５は、特にフィールドプレート・トレンチ・ＦＥＴ５０，４９の駆動に使用される。
【００３４】
図２には、本発明による半導体構成素子１００の第２実施例及び第３実施例が図示されている。図２の同一の参照符号が付された構成要素は、図１の第１実施例の同一の参照符号が付された構成要素に相応する。すなわち、これらの構成要素に関する図１の説明は、図２の第２実施例及び第３実施例にも準用することができる。本発明による半導体構成素子１００の第２実施例及び第３実施例は、それぞれ複数のフィールドプレート・トレンチ・ＦＥＴ５０，４９を有しており、１つの実施例に対してそれぞれこれらのうちの４つが図示されている。図２の左側に図示された第２実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９が、１つの列９９内に配置されており、この列９９では、従来技術による各２つのフィールドプレート・トレンチ・ＦＥＴ４９の次に、本発明に基づいて構成された１つのフィールドプレート・トレンチＦＥＴ５０が後続する。図２の左側に図示された第２実施例では、左から見て２つ目と３つ目のトランジスタは、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９であり、その一方で、左から見て１つ目と４つ目のトランジスタは、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０であり、すなわち、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０は、それぞれ各自のトレンチ１０の下にｐ型ドープ領域２を有する。
【００３５】
これとは異なり、本発明による半導体構成素子１００の、図２の右側に図示された第３実施例では、どのトランジスタも、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０として実現されている。換言すると、図２の右側では、どのフィールドプレート・トレンチ・ＦＥＴ５０の下にも、それぞれ１つのｐ型ドープ領域２が設けられている。
【００３６】
図３には、本発明による半導体構成素子１００の第４実施例が図示されており、この半導体構成素子１００は、実質的に、図１の右側に図示された本発明による半導体構成素子１００の第１実施例に相応する。図３の同一の参照符号が付された構成要素は、図１の右側に図示された第１実施例の同一の参照符号が付された構成要素に相応する。すなわち、これらの構成要素に関する図１の説明は、図３の第４実施例にも準用することができる。図３の第４実施例と、図１の右側に図示された第１実施例との実質的な相違は、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２が、それぞれ各自のフィールドプレート・トレンチ・ＦＥＴ５０のフィールドプレート２０にそれぞれ導電的に接続されていることにある。換言すると、本発明による半導体構成素子１００の第４実施例では、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２が、それぞれ各自のフィールドプレート２０の電位にそれぞれ接続されている。第４実施例では、それぞれのフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、単なる一例であるが、それぞれ所属するトレンチ１０内部に存在する絶縁体５を貫通する導電路１５を介して、それぞれのフィールドプレート２０にそれぞれ導電的に接続されている。換言すると、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０の下にあるｐ型ドープ領域２は、幅狭の導電性の接続部を介して、それぞれ各自のフィールドプレート・トレンチ・ＦＥＴ５０のフィールドプレート２０に導電的に接続されている。第４実施例ではさらに、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０が、単なる一例であるが、フィールドプレート・トレンチ・ＭＯＳＦＥＴ５０として構成されている。
【００３７】
本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の下にあるｐ型ドープ領域２は、それぞれ所属する本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のトレンチ１０に完全に沿うように延在する必要はなく、基本的に、トレンチ１０に沿った任意の位置に、任意の長さの中断部を有することが可能である。
【００３８】
図４は、本発明に基づいて構成された半導体構成素子１００内部におけるフィールドプレート・トレンチ・ＦＥＴ５０，４９の配置に関するレイアウトの、概略的に図示された４つの異なる実施例を平面図で示す。見やすくするために図４では、本発明による半導体構成素子１００の一部として、フィールドプレート・トレンチ・ＦＥＴ５０，４９の、基板４０内に形成されたトレンチ１０と、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２のみが、平面図で図示されている。図４では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０は淡く図示されており、その一方で、ｐ型ドープ領域２は濃く図示されている。図４以降の図面では、ｐ型ドープ領域２は、縮尺通りには描かれていない。実際には、本発明による半導体構成素子１００内部のｐ型ドープ領域２の寸法又は面積は、図面とは著しく異なる可能性がある。
【００３９】
図４の左上には、本発明による半導体構成素子１００の第５実施例の一部が図示されている。第５実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９が、互いに並行な複数の列９９で、それぞれ順次連続して配置されている。すなわち、図４の左上に図示された第５実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９が、複数の列９９でそれぞれ隣接して配置されており、図４の左上には、これらの列のうち６列が図示されている。この場合には左から見て１つ目の列が、単なる一例であるが、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０を含む。なお、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のうち、トレンチ１０と、トレンチ１０の下に配置されたｐ型ドープ領域２のみが図示されている。本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の下にあるｐ型ドープ領域２同士は、第５実施例では、単なる一例であるが、半導体構成素子１００の基板４０内部に延在するストリップ９１に相互に接続されている。左から見て２つ目の列９９は、第５実施例では、単なる一例であるが、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９のみを含む。左から見て３つ目の列９９は、左から見て１つ目の列９９と同様に構成されており、その一方で、左から見て４つ目の列９９も、左から見て２つ目の列９９と同様に構成されている。この配置パターンが、本発明による半導体構成素子１００の第５実施例全体に亘って継続される。換言すると、第５実施例では、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０の列９９の次には必ず、それぞれ従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９の列９９が後続するか、又は、その逆となる。
【００４０】
本発明による半導体構成素子１００の、図４の右上に図示された第６実施例は、図４の左上に図示された第５実施例に実質的に相応する。但し、第６実施例では第５実施例とは異なり、それぞれ互いに隣接して配置された複数の従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９からなる、それぞれ２つの互いに隣接して配置された列９９の次には、互いに隣接して配置された複数の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０からなるそれぞれ１つの列９９が後続する。
【００４１】
本発明による半導体構成素子１００の、図４の左下に図示された第７実施例も、図４の左上に図示された第５実施例に実質的に相応する。但し、第７実施例では第５実施例とは異なり、どの列９９にも、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０が設けられており、各列９９内では、単なる一例であるが、相互に接続された複数のｐ型ドープ領域２を備える、それぞれ３つの順次連続する本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０の次には、それぞれ複数の従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９が後続している。換言すると、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０に沿って延在するｐ型ドープ領域２は、中断部を有する。
【００４２】
図４の右下に図示された第８実施例では、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９を含む複数の列９９が、垂直方向に互いに平行に配置されており、各列９９内では、それぞれ同じ高さにて、すなわち複数の列９９を横断しながら水平方向に互いに隣接して、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０が設けられており、本発明によるこれらのフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、それぞれ相互に接続されており、これによって、複数の列９９に直交した水平方向に延在するストリップ９１が形成される。
【００４３】
図５には、本発明に基づいて構成された半導体構成素子１００内部におけるフィールドプレート・トレンチ・ＦＥＴ５０，４９の配置に関するレイアウトの、概略的に図示された別の２つの実施例が平面図で図示されている。
【００４４】
見やすくするために図５でも、本発明による半導体構成素子１００の一部として、フィールドプレート・トレンチ・ＦＥＴ５０，４９の、基板４０内に形成されたトレンチ１０と、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２のみが、平面図で図示されている。図５では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０は淡く図示されており、その一方で、ｐ型ドープ領域２は濃く図示されている。本発明による半導体構成素子１００の、図５の上側に図示された第９実施例においても、本発明による半導体構成素子１００の、図５の下側に図示された第１０実施例においても、隣接して又は上下に配置された複数の従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９からなる複数の列９９が設けられており、これらの列９９は、互いに並行に配置されている。
【００４５】
図５の上側に図示された第９実施例及び下側に図示された第１０実施例では、それぞれ隣接する２つの列９９に沿って、それぞれ予め決定又は規定された一定の垂直方向の相互間隔１７を置いて、当該２つの列９９の隣接する各トランジスタが、それぞれ本発明によるフィールドプレート・トレンチ・ＦＥＴ５０として構成されており、これらのフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、それぞれ相互に接続されている。換言すると、第９実施例及び第１０実施例では、それぞれ互いに直接隣接する２つの列９９において、予め決定された垂直方向の相互間隔１７を置いて、隣接するこれら２つの列９９内にて、当該２つの列９９の隣接する各トランジスタが、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０として構成されており、これらのフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、当該それぞれ互いに直接隣接する２つの列９９の間におけるそれぞれ１つのブリッジ８１を形成している。図５の上側に図示された第９実施例では、一対の列から一対の列へと、ｐ型ドープ領域２、又は、ｐ型ドープ領域２によって形成されるブリッジ８１が、互いに垂直方向にずらされて配置されている。この際、一対の列は、直接隣接する２つの列９９から形成され、或る一対の列と、その隣の隣にある一対の列とがそれぞれ有するｐ型ドープ領域２又はブリッジ８１は、それぞれ同じ高さにあり、すなわち、各列９０に対して直交する一本の仮想の線によってそれぞれ交差される。図５の下側に図示された第１０実施例では、一対の列から一対の列へと、ｐ型ドープ領域２からなるブリッジ８１、ひいては本発明によるフィールドプレート・トレンチ・ＦＥＴ５０が、以下のように配置されている。すなわち、ブリッジ８１、つまりｐ型ドープ領域２が、１つの列９９から１つの列９９へと階段形状を形成するように配置されている。
【００４６】
図６には、本発明に基づいて構成された半導体構成素子１００内部におけるフィールドプレート・トレンチ・ＦＥＴ５０，４９の配置に関するレイアウトの、概略的に図示された別の３つの実施例が平面図で図示されている。見やすくするために図６でも、本発明による半導体構成素子１００の一部として、フィールドプレート・トレンチ・ＦＥＴ５０，４９の、基板４０内に形成されたトレンチ１０と、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２のみが、平面図で図示されている。図６では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０は淡く図示されており、その一方で、ｐ型ドープ領域２は濃く図示されている。図６の上側に図示された第１１実施例では、水平方向と垂直方向とに互いに直交して延在する、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０が、マトリクスパターン、又は、矩形を有する格子網構造を形成している。互いに直交して延在するトレンチ１０の交点にはそれぞれ、本発明による半導体構成素子１００の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の、四角形に構成されたｐ型ドープ領域２が設けられている。図６の中央に図示された第１２実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０は、相互に接続された複数の六角形のハニカムを有するハニカム構造を形成している。１つのハニカムにつきそれぞれ３つの、ハニカムの相互結合点には、本発明による半導体構成素子１００の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の、同様に六角形に構成されたｐ型ドープ領域２がそれぞれ１つ設けられている。図６の下側に図示された第１３実施例では、本発明による半導体構成素子１００のフィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０が、複数の重なっていない四角形の形態で延在しており、これらの四角形の頂点には、本発明による半導体構成素子１００の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の、同様に四角形に構成されたｐ型ドープ領域２が配置されている。
【００４７】
これまでに説明した全ての実施例において、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９の代わりに、単に、従来技術によるトレンチ・ＦＥＴ４９、すなわちフィールドプレート２０を有さない従来技術によるトレンチ・ＦＥＴ４９を設けることもできる。図４〜６に図示した本発明による半導体構成素子１００においては、トレンチ１０の寸法又は面積も、ｐ型ドープ領域２の寸法又は面積も、縮尺通りには描かれていない。従って、本発明による半導体構成素子１００において、本発明による半導体構成素子１００内部の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２を、トレンチ１０よりも幅広となるように構成することもできる。
【００４８】
さらには、本発明による半導体構成素子１００の図示又は説明された全ての実施例において、基板４０を半導体層として構成することもできる。さらには、本発明による半導体構成素子１００において、このような半導体層の下にオプションとして別の基板４０が配置されるように構成することができる。この別の基板４０は、単なる一例であるが、高ドープされた基板とすることができる。すなわち、本発明による半導体構成素子１００を、単なる一例であるが、チップ内に実現されるように構成することも、又は、このようなチップの高ドープされた支持基板内部に実現されるように構成することもできる。しかしながら、本発明による半導体構成素子１００を、単なる一例であるが、薄いウェハ上にて実現されるように、又は、任意の他の支持体上にて実現されるように構成してもよい。このような薄いウェハはさらに、単なる一例であるが、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０が内部に実現された、低ドープされた半導体層のみを含むことができる。さらには、本発明による半導体構成素子１００が、本明細書にて選択された図示及び説明とは異なる断面のｐ型ドープ領域２を有する本発明によるフィールドプレート・トレンチ・ＦＥＴ５０を備えるように構成することもできる。例えば、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２の断面を、丸みを帯びた形又は円形とすることもできる。
【図１】
2016523454.tif 000003
【図２】
2016523454.tif 000004
【図３】
2016523454.tif 000005
【図４】
2016523454.tif 000006
【図５】
2016523454.tif 000007
【図６】
2016523454.tif 000008
【手続補正書】
【提出日】平成27年12月24日(2015.12.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フィールドプレート・トレンチ・ＦＥＴ（５０）であって、
・基板（４０）と、
・少なくとも部分的に前記基板（４０）内部に埋め込まれたゲート（３０）と、
・前記ゲート（３０）の下に配置されたフィールドプレート（２０）と
を含み、
前記ゲート（３０）及び前記フィールドプレート（２０）は、前記基板（４０）内のトレンチ（１０）内部に配置されており、かつ絶縁体（５）によって包囲されており、
前記基板（４０）内部にて前記トレンチ（１０）の下に、ｐ型ドープ領域（２）が配置されている
フィールドプレート・トレンチ・ＦＥＴ（５０）において、
前記ｐ型ドープ領域（２）は、前記フィールドプレート（２０）に導電的に接続されており、
前記ｐ型ドープ領域（２）は、前記トレンチ（１０）内部に存在する前記絶縁体（５）を貫通する導電路（１５）を介して、前記フィールドプレート（２０）に導電的に接続されている
ことを特徴とする、フィールドプレート・トレンチ・ＦＥＴ（５０）。
【請求項２】
前記ｐ型ドープ領域（２）は、前記基板（４０）内部のフローティング領域である
請求項１記載のフィールドプレート・トレンチ・ＦＥＴ（５０）。
【請求項３】
前記フィールドプレート・トレンチ・ＦＥＴ（５０）は、フィールドプレート・トレンチ・ＭＯＳＦＥＴとして構成されている
請求項１又は２記載のフィールドプレート・トレンチ・ＦＥＴ（５０）。
【請求項４】
半導体構成素子（１００）であって、
・基板（４０）と、
・前記基板（４０）内部に配置された、請求項１から３のいずれか一項記載の複数のフィールドプレート・トレンチ・ＦＥＴ（５０）と
を含む、半導体構成素子（１００）。
【請求項５】
前記半導体構成素子（１００）はさらに、少なくとも１つのトレンチ・ＦＥＴ（４９）を含み、
前記トレンチ・ＦＥＴ（４９）は、基板（４０）と、部分的に前記基板（４０）内部に埋め込まれた少なくとも１つのゲート（３０）とを含み、
前記ゲート（３０）は、トレンチ（１０）内部に配置されており、かつ絶縁体（５）によって包囲されている
請求項４記載の半導体構成素子（１００）。
【請求項６】
前記半導体構成素子（１００）は、複数のトレンチ・ＦＥＴ（４９）を有し、
各１つのトレンチ・ＦＥＴ（４９）は、請求項１から３のいずれか一項記載の１つのフィールドプレート・トレンチ・ＦＥＴ（５０）に直接隣接して配置されている
請求項５記載の半導体構成素子（１００）。
【請求項７】
前記半導体構成素子（１００）は、少なくとも１つの列（９９）に沿って配置された複数のトレンチ・ＦＥＴ（４９）と、請求項１から３のいずれか一項記載の複数のフィールドプレート・トレンチ・ＦＥＴ（５０）とを有し、
前記少なくとも１つの列（９９）内では、各２つの前記トレンチ・ＦＥＴ（４９）の次に、請求項１から３のいずれか一項記載の１つのフィールドプレート・トレンチ・ＦＥＴ（５０）が後続する
請求項５記載の半導体構成素子（１００）。
【請求項８】
互いに隣接して配置された複数のトレンチ・ＦＥＴ（４９）からなる１つの列（９９）と、互いに隣接して配置された請求項１から３のいずれか一項記載の複数のフィールドプレート・トレンチ・ＦＥＴ（５０）からなる１つの列（９９）とがそれぞれ交互に配置されており、
それぞれ１つの列内に配置された前記請求項１から３のいずれか一項記載の複数のフィールドプレート・トレンチ・ＦＥＴ（５０）の前記ｐ型ドープ領域（２）の少なくとも２つは、前記半導体構成素子（１００）の前記基板（４０）内部に延在する１つのストリップ（９１）に相互に接続されている
請求項５記載の半導体構成素子（１００）。
【請求項９】
前記トレンチ・ＦＥＴ（４９）の少なくとも１つは、該トレンチ・ＦＥＴ（４９）のそれぞれのトレンチ（１０）内部に配置されたフィールドプレート（２０）を有し、フィールドプレート・トレンチ・ＦＥＴ（４９）として構成されている
請求項４から８のいずれか一項記載の半導体構成素子（１００）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドプレート・トレンチ・ＦＥＴであって、基板と、少なくとも部分的に前記基板内部に埋め込まれたゲートと、前記ゲートの下に配置されたフィールドプレートとを含み、前記ゲート及び前記フィールドプレートは、前記基板内のトレンチ内部に配置されており、かつ絶縁体によって包囲されている、フィールドプレート・トレンチ・ＦＥＴに関し、さらには、複数のフィールドプレート・トレンチ・ＦＥＴを備える半導体構成素子に関する。
【背景技術】
【０００２】
パワートランジスタは、今日、様々な用途に使用されている。特に、実質的にトレンチ内部に実現された構造部又はいわゆるトレンチゲートと、このトレンチゲートに沿って垂直方向に延在するチャネルとを有する、いわゆるトレンチ・ＦＥＴ、すなわち電解効果トランジスタは、ますます人気を博している。最近では、トレンチ内部とゲート下とにおいて垂直方向に、つまりトレンチ底部に対して平行方向に配置されたフィールドプレートを有する、いわゆるフィールドプレート・トレンチ・ＦＥＴが使用されることが増えている。
【０００３】
このようなフィールドプレート・トレンチ・ＦＥＴは、所定の条件が存在する場合には、スイッチオフされると雪崩降伏の状態に陥る。すなわち換言すると、トランジスタにおいて、いわゆるアバランシェ降伏が生じる現象が起こる。このことは基本的に、それぞれのフィールドプレート・トレンチ・ＦＥＴのいわゆる整流回路における高いインダクタンスによって引き起こされる。このような雪崩降伏が発生した場合には、半導体内に存在する電界の最大値、及び、１つ又は複数の降伏位置は、フィールドプレート・トレンチ・ＦＥＴのトレンチの下側端部において、フィールドプレート・トレンチ・ＦＥＴのトレンチの側方に位置する領域にそれぞれ存在する。
【０００４】
このようなトランジスタ内部で雪崩降伏が発生した場合には、ゲート又はフィールド酸化物と、衝突電離の最大値との空間的近接、又は、この衝突電離で発生した正孔との空間的近接により、上述の電荷担体が酸化物に蓄積されるか、又は、フィールドで加速された電荷担体によって酸化物又は酸化物表面が損傷してしまう可能性がある。このような酸化物への電荷担体の蓄積は、“チャージトラップ”とも呼ばれる。降伏現象が頻繁に繰り返される場合には、この蓄積によってトランジスタの逆電圧の劣化が引き起こされ、最終的には構成素子の故障が引き起こされる可能性がある。従って、降伏現象が繰り返し発生する用途に対しては、対応する電荷担体が酸化物の直ぐ近傍では発生しない構成素子が有利である。
【０００５】
従来技術では、シリコンのＰＮ接合部において、すなわち、いわゆるトランジスタ本体又はトランジスタバルクから低ドープされたドリフト領域への移行部において降伏が生じる、プレーナ型の構成素子を使用することにより、このような“チャージトラップ”が回避され、これによって該当の電荷担体は、表面上の酸化物に到達しなくなる。しかしながら、トレンチ・ＦＥＴに比べてこのプレーナ型の構成素子は、チップの活性面積Ａが同じである場合、Ｒｏｎ（オン抵抗）とも呼ばれるドレイン−ソース経路の抵抗がより大きい。すなわち、このようなプレーナ型のトランジスタのＲｏｎとＡとの積は、トレンチ・ＦＥＴの場合よりも大きい。
【０００６】
上述したＭＯＳＦＥＴに補償電極を設けることによって、ＲｏｎとＡとの積を特に小さくすることができる。
【０００７】
本発明の開示
本発明によれば、フィールドプレート・トレンチ・ＦＥＴであって、基板と、少なくとも部分的に前記基板内部に埋め込まれたゲートと、前記ゲートの下に配置されたフィールドプレートとを含み、前記ゲート及び前記フィールドプレートは、前記基板内のトレンチ内部に配置されており、かつ絶縁体によって包囲されている、フィールドプレート・トレンチ・ＦＥＴが提供される。前記基板内部にて前記トレンチの下には、ｐ型ドープ領域が配置されている。本発明によれば、前記ｐ型ドープ領域は、前記フィールドプレートに導電的に接続されており、前記ｐ型ドープ領域は、前記トレンチ内部に存在する前記絶縁体を貫通する導電路を介して、前記フィールドプレートに導電的に接続されている。
【０００８】
このようなフィールドプレート・トレンチ・ＦＥＴの利点は、このフィールドプレート・トレンチ・ＦＥＴの降伏の発生時に、衝突電離の最大値が、溝部の底部から、すなわちトレンチ底部から阻隔されることにある。衝突電離の最大値又は降伏位置は、トレンチ底部ではなく、ｐ型ドープ領域のｐｎ接合部の下側領域に位置する。これによって電荷担体の蓄積と、構成素子のドリフトとが、すなわち構成素子の降伏電圧及び逆電圧のような重要なパラメータの各々の定格値に関連した継続的な変動とが、阻止又は低減される。
【０００９】
好ましい１つの実施形態では、前記ｐ型ドープ領域は、前記基板内部のフローティング領域である。換言すると、前記ｐ型ドープ領域は、好ましくは一定又は固定の電位に接続されていない。このような実施形態では、前記ｐ型ドープ領域は、フィールドプレート・トレンチ・ＦＥＴの外部電極から分離され、従って、この外部電極に印加される電位から独立する。
【００１０】
換言すると、前記ｐ型ドープ領域は、好ましくはフィールドプレート・トレンチ・ＦＥＴのフィールドプレートの電位にある。このような実施形態では、アバランシェ降伏の領域が、トレンチ底部から離れる方向に、基板とｐ型ドープ領域との間のｐｎ接合部へと確実にシフトされている。
【００１１】
ｐ型ドープ領域とフィールドプレートとの間のこのような導電的な接続は、種々のエッチング方法によって特に簡単に実現することができる。
【００１２】
好ましい１つの実施形態では、前記フィールドプレート・トレンチ・ＦＥＴは、フィールドプレート・トレンチ・ＭＯＳＦＥＴとして構成されている。フィールドプレート・トレンチ・ＭＯＳＦＥＴは、低コストに、かつ非常にコンパクトに、すなわち高い集積密度で実現することができる。フィールドプレート・トレンチ・ＭＯＳＦＥＴはさらに、高速なスイッチング時間と、安定した増幅時間及び応答時間とを有する。
【００１３】
さらには、半導体構成素子であって、基板と、前記基板内部に配置された複数の本発明によるフィールドプレート・トレンチ・ＦＥＴとを含む、半導体構成素子が提供される。このような半導体構成素子によって、本発明によるフィールドプレート・トレンチ・ＦＥＴの使用に伴う利点を、半導体構成素子全体に、又は、チップ全体にさえも拡張することが可能となる。
【００１４】
半導体構成素子の好ましい１つの発展形態では、前記半導体構成素子はさらに、少なくとも１つのトレンチ・ＦＥＴを含み、前記トレンチ・ＦＥＴは、基板と、部分的に前記基板内部に埋め込まれた少なくとも１つのゲートとを含み、前記ゲートは、トレンチ内部に配置されており、かつ絶縁体によって包囲されている。換言すると、前記半導体構成素子は、さらに好ましくは、ｐ型ドープ領域を有さない少なくとも１つの従来技術によるトレンチ・ＦＥＴを有する。
【００１５】
前記半導体構成素子は、好ましくは複数のトレンチ・ＦＥＴを有し、各１つのトレンチ・ＦＥＴは、１つの本発明によるフィールドプレート・トレンチ・ＦＥＴに直接隣接して配置されている。このように構成された半導体構成素子では、大部分のフィールドプレート・トレンチ・ＦＥＴにおける降伏位置が、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴのｐ型ドープ領域に接続される。どのフィールドプレート・トレンチ・ＦＥＴの下にもそれぞれ１つのｐ型ドープ領域が設けられる実施形態に比べてさらに、ＲｏｎとＡとの積、すなわちフィールドプレート・トレンチ・ＦＥＴのドレイン−ソース経路の抵抗と半導体構成素子の活性面積Ａとの積が、半導体構成素子全体を鑑みて低減されている。
【００１６】
前記半導体構成素子は、好ましくは、少なくとも１つの列に沿って配置された複数のトレンチ・ＦＥＴと、複数の本発明によるフィールドプレート・トレンチ・ＦＥＴとを有し、前記少なくとも１つの列内では、各２つの前記トレンチ・ＦＥＴの次に、１つの本発明によるフィールドプレート・トレンチ・ＦＥＴが後続する。
【００１７】
換言すると、前記半導体構成素子は、好ましくは、複数の従来技術によるトレンチ・ＦＥＴと、複数の本発明によるフィールドプレート・トレンチ・ＦＥＴとを有し、これらは、半導体構成素子の深さ方向に延在する、従来技術によるトレンチ・ＦＥＴのトレンチと、本発明によるフィールドプレート・トレンチ・ＦＥＴのトレンチとの伸張方向とに対して垂直方向に互いに隣接して配置されている。
【００１８】
すなわち好ましくは、従来技術によるトレンチ・ＦＥＴと、本発明によるフィールドプレート・トレンチ・ＦＥＴとが、半導体構成素子の基板内部にて、該半導体構成素子の表面に対して平行な面に一列に隣接して配置されている。すなわち好ましくは、一列に互いに隣接して配置された本発明によるフィールドプレート・トレンチ・ＦＥＴのトレンチと、従来技術によるトレンチ・ＦＥＴのトレンチとが、これらのトレンチからなるそれぞれ１つのつながったトレンチ領域を形成する。このトレンチ領域は、半導体構成素子の深さ方向に延在する、フィールドプレート・トレンチ・ＦＥＴのトレンチの伸張方向に対して垂直に延在する。すなわち換言すると、このトレンチ領域は、半導体構成素子の表面に対して平行に延在する。このような実施形態では、トランジスタの個数は同じであるがより多くのｐ型ドープ領域が設けられる本発明の１つの実施形態に比べて、ドレイン−ソース抵抗Ｒｏｎと、半導体構成素子の活性面積Ａとの積がさらに低減されている。それでもなお、アバランシェ降伏の発生時には、３分の１のフィールドプレート・トレンチ・ＦＥＴにおける降伏位置は、それぞれのｐ型ドープ領域へとシフトされている。さらに好ましくは、前記半導体構成素子は、少なくとも１つの列に沿って配置された複数のトレンチ・ＦＥＴと、複数の本発明によるフィールドプレート・トレンチ・ＦＥＴとを有し、前記少なくとも１つの列内では、各ｎ個のトレンチ・ＦＥＴの次に、１つの本発明によるフィールドプレート・トレンチ・ＦＥＴが後続し、但し、ｎ∈Ｎ＋であり、かつｎ＞２である。
【００１９】
好ましくは、互いに隣接して配置された複数のトレンチ・ＦＥＴからなる１つの列と、互いに隣接して配置された複数の本発明によるフィールドプレート・トレンチ・ＦＥＴからなる１つの列とがそれぞれ交互に配置されており、それぞれ１つの列内に配置された前記複数の本発明によるフィールドプレート・トレンチ・ＦＥＴの前記ｐ型ドープ領域の少なくとも幾つかは、前記半導体構成素子の前記基板内部に延在する１つのストリップに相互に接続されている。換言すると、互いに隣接して配置された複数の本発明によるフィールドプレート・トレンチ・ＦＥＴからなる各列内において、当該フィールドプレート・トレンチ・ＦＥＴに所属するｐ型ドープ領域のそれぞれ少なくとも幾つかは、好ましくは１つのつながったｐ型ドープ領域からなる１つのストリップに相互に接続されている。これらのストリップは、それぞれ好ましくは、半導体構成素子の深さ方向に延在する、フィールドプレート・トレンチ・ＦＥＴのトレンチの伸張方向に対して垂直に延在する。すなわち好ましくは、これらのストリップは、半導体構成素子の表面に対して平行に延在する。このような実施形態によって、降伏位置をシフトする手段が設けられるトランジスタの個数、若しくは、降伏位置をシフトする手段が設けられるトランジスタの選定、又は、ドレイン−ソース抵抗Ｒｏｎと半導体構成素子の活性面積Ａとの積を増加させるこのような手段が省略されるトランジスタの個数を、厳密に調整することができる。
【００２０】
上述した実施形態のうちの１つの好ましい発展形態では、前記トレンチ・ＦＥＴの少なくとも１つは、該トレンチ・ＦＥＴのそれぞれのトレンチ内部に配置されたフィールドプレートを有し、フィールドプレート・トレンチ・ＦＥＴとして構成されている。換言すると、従来技術によるトレンチ・ＦＥＴの少なくとも１つは、好ましくは、該トレンチ・ＦＥＴが所属するトレンチの下にｐ型ドープ又はｐ型ドープ領域を有することなく、フィールドプレート・トレンチＦＥＴとして構成されている。複数の従来技術によるトレンチ・ＦＥＴが、従来技術によるフィールドプレート・トレンチ・ＦＥＴとして構成されている場合には、これら従来技術によるフィールドプレート・トレンチ・ＦＥＴの少なくとも幾つかは、好ましくは、本発明による半導体構成素子の本発明によるフィールドプレート・トレンチ・ＦＥＴの、最も長さが短いフィールドプレートよりも長さが短い、それぞれ１つのフィールドプレートを有する。この実施形態の好ましい１つの発展形態では、比較的長さが短いフィールドプレートを有する従来技術によるフィールドプレート・トレンチ・ＦＥＴの少なくとも幾つか、及び／又は、フィールドプレートを有さない従来技術によるトレンチ・ＦＥＴの少なくとも幾つかは、本発明の半導体構成素子の本発明によるフィールドプレート・トレンチ・ＦＥＴの、最も深さが浅いトレンチよりも深さが浅い、それぞれ１つのトレンチを有する。
【００２１】
前記基板は、好ましくは半導体層として構成されている。さらに好ましくは、前記半導体層の下に別の基板が設けられている。さらに好ましくは、前記半導体層の下に設けられた前記別の基板は、高ドープされている。
【００２２】
さらに好ましい１つの実施形態では、従来技術によるトレンチ・ＦＥＴの少なくとも幾つかのトレンチ・ＦＥＴのトレンチは、本発明による半導体構成素子の本発明によるフィールドプレート・トレンチ・ＦＥＴの、最も深さが浅いトレンチの深さよりも、それぞれ深さが浅い。
【００２３】
上述した実施形態のうちの１つの好ましい発展形態では、従来技術によるフィールドプレート・トレンチ・ＦＥＴとして構成されたトレンチ・ＦＥＴの少なくとも幾つかのトレンチ・ＦＥＴのトレンチは、当該従来技術によるフィールドプレート・トレンチ・ＦＥＴに直接隣接する１つ又は全ての、本発明による半導体構成素子の本発明によるフィールドプレート・トレンチ・ＦＥＴのトレンチのそれぞれの深さよりも、それぞれ深さが浅い。
【００２４】
さらに好ましい１つの実施形態では、前記半導体構成素子は、少なくとも２つの従来技術によるトレンチ・ＦＥＴと、少なくとも２つの本発明によるフィールドプレート・トレンチ・ＦＥＴとを有し、前記従来技術によるトレンチ・ＦＥＴと、前記本発明によるフィールドプレート・トレンチ・ＦＥＴとは、前記半導体構成素子内部で互いに任意に配置されている。
【００２５】
本発明の好ましい発展形態は、従属請求項に示されており、かつ明細書に記載されている。
【００２６】
本発明の実施形態を、図面及び以下の記載に基づいてより詳細に説明する。
【図面の簡単な説明】
【００２７】
【図１】従来技術による半導体構成素子と、本発明による半導体構成素子の第１実施例との対比図である。
【図２】本発明による半導体構成素子の第２実施例及び第３実施例を示す図である。
【図３】本発明による半導体構成素子の第４実施例を示す図である。
【図４】本発明に基づいて構成された半導体構成素子内部におけるフィールドプレート・トレンチ・ＦＥＴの配置に関するレイアウトの、概略的に図示された４つの異なる実施例の平面図である。
【図５】本発明に基づいて構成された半導体構成素子内部におけるフィールドプレート・トレンチ・ＦＥＴの配置に関するレイアウトの、概略的に図示された別の２つの実施例の平面図である。
【図６】本発明に基づいて構成された半導体構成素子内部におけるフィールドプレート・トレンチ・ＦＥＴの配置に関するレイアウトの、概略的に図示された別の３つの実施例の平面図である。
【発明を実施するための形態】
【００２８】
図１には、従来技術による半導体構成素子９８と、本発明による半導体構成素子１００の第１実施例との対比図が示されている。従来技術による半導体構成素子９８と、本発明による半導体構成素子１００の第１実施例とは、両方ともそれぞれ断面図で示されている。図１の左側に図示した従来技術による半導体構成素子９８は、２つの従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９を含む。これらのフィールドプレート・トレンチ・ＦＥＴ４９は、それぞれ１つの基板４０と、それぞれ１つのゲート３０と、それぞれ１つのフィールドプレート２０とを有する。ゲート３０は、本実施例では、単なる一例であるが基板４０内部に完全に埋め込まれている。フィールドプレート２０は、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９の各ゲート３０の下に配置されている。ゲート３０もフィールドプレート２０も、それぞれの従来技術フィールドプレート・トレンチ・ＦＥＴ４９の基板４０内のトレンチ１０内部にそれぞれ配置されており、絶縁体５によってそれぞれ包囲されている。絶縁体５は、本実施例では、単なる一例であるが酸化物として構成されている。図１にはさらに、従来技術による半導体構成素子９８の表面９５が図示されている。従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９のトレンチ１０の下には、アバランシェ降伏又は雪崩降伏が発生した場合に、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９のトレンチ１０の下でそれぞれブレークダウンが生じる領域、位置、又は範囲が、図１の左側に矢印によって示されている。換言すると、図１の左側の矢印によって、アバランシェ降伏が発生した場合に電荷担体の衝突電離化の最大値が存在する領域、又は、チャージトラップが発生する領域、すなわち、本実施例では単なる一例であるがフィールド酸化物として構成されている酸化物若しくは絶縁体５内に電荷担体が不所望にも蓄積する領域が示されている。本実施例では、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９のトレンチ１０は、単なる一例であるが、従来技術による半導体構成素子９８の表面９５に対して垂直方向に、該半導体構成素子９８の基板４０内に形成されている、又は、エッチングされている。
【００２９】
図１の右側に図示された本発明による半導体構成素子１００の第１実施例は、複数のフィールプレート・トレンチ・ＦＥＴ５０，４９を有し、図１の右側にはこれらのうちの４つが図示されている。第１実施例では、図示されたこれら４つのフィールドプレート・トレンチ・ＦＥＴ５０，４９のうち、左から見て１つ目と３つ目は、上述のように構成された従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９であり、その一方で、左から見て２つ目と４つ目のフィールドプレート・トレンチ・ＦＥＴ５０は、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の実施例である。
【００３０】
換言すると、図１の右側に図示された本発明による半導体構成素子１００の実施例は、本発明に基づいて構成された複数のフィールドプレート・トレンチ・ＦＥＴ５０と、本発明に基づいて構成されていない複数のフィールドプレート・トレンチ・ＦＥＴ４９とを含み、本発明に基づいて構成されていないそれぞれ１つの従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９は、本発明に基づいて構成された１つのフィールドプレート・トレンチ・ＦＥＴ５０に直接隣接して配置されている。
【００３１】
図１の左側の同一の参照符号が付された構成要素は、図１の右側の第１実施例の同一の参照符号が付された構成要素に相当する。すなわち、上述した説明は、図１の右側に図示された第１実施例にも準用することができる。図１の左側に図示された従来技術による半導体構成素子９８と、図１の右側に図示された第１実施例との本質的な相違は、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０が、基板４０内部のそれぞれ各自のトレンチ１０の下にそれぞれ１つのｐ型ドープ領域２を有することにある。換言すると、本発明に基づいて構成された２つのフィールドプレート・トレンチ・ＦＥＴ５０のトレンチ１０の下に、それぞれ１つのｐ型ドープ領域２が設けられており、これらのｐ型領域２は、第１実施例では、それぞれ所属するフィールドプレート・トレンチ・ＦＥＴ５０のトレンチ１０にそれぞれ隣接している。ｐ型ドープ領域２は、それぞれ所属するフィールドプレート・トレンチ・ＦＥＴ５０のトレンチ１０の下にそれぞれ延在している。本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０に関しても同様に、アバランシェ降伏又は雪崩降伏が発生した場合にそれぞれブレークダウンが生じる領域、位置、又は範囲が矢印によって示されている。本発明によるこれらのフィールドプレート・トレンチ・ＦＥＴ５０の場合には、ブレークダウンが生じる領域は、トレンチ１０の底部から離間又は離隔している。
【００３２】
本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、第１実施例では、単なる一例であるが、基板４０内部のフローティング領域、つまり無電位の領域である。換言すると、この無電位の領域は、一定又は固定の電位に接続されていない領域である。第１実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のゲート３０、フィールドプレート２０、及び基板４０は、単なる一例であるがｎドープされている。しかしながら、本発明に基づいて構成される別の半導体構成素子１００において、上に挙げた各構成要素を別の型にドープすることもできる。第１実施例では、本発明による半導体構成素子１００のフィールドプレート・トレンチ・ＦＥＴ５０，４９はさらに、それぞれ１つのソース領域７７と、本体領域５５とを有し、この本体領域５５は、特にフィールドプレート・トレンチ・ＦＥＴ５０，４９の駆動に使用される。
【００３３】
図２には、本発明による半導体構成素子１００の第２実施例及び第３実施例が図示されている。図２の同一の参照符号が付された構成要素は、図１の第１実施例の同一の参照符号が付された構成要素に相応する。すなわち、これらの構成要素に関する図１の説明は、図２の第２実施例及び第３実施例にも準用することができる。本発明による半導体構成素子１００の第２実施例及び第３実施例は、それぞれ複数のフィールドプレート・トレンチ・ＦＥＴ５０，４９を有しており、１つの実施例に対してそれぞれこれらのうちの４つが図示されている。図２の左側に図示された第２実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９が、１つの列９９内に配置されており、この列９９では、従来技術による各２つのフィールドプレート・トレンチ・ＦＥＴ４９の次に、本発明に基づいて構成された１つのフィールドプレート・トレンチＦＥＴ５０が後続する。図２の左側に図示された第２実施例では、左から見て２つ目と３つ目のトランジスタは、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９であり、その一方で、左から見て１つ目と４つ目のトランジスタは、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０であり、すなわち、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０は、それぞれ各自のトレンチ１０の下にｐ型ドープ領域２を有する。
【００３４】
これとは異なり、本発明による半導体構成素子１００の、図２の右側に図示された第３実施例では、どのトランジスタも、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０として実現されている。換言すると、図２の右側では、どのフィールドプレート・トレンチ・ＦＥＴ５０の下にも、それぞれ１つのｐ型ドープ領域２が設けられている。
【００３５】
図３には、本発明による半導体構成素子１００の第４実施例が図示されており、この半導体構成素子１００は、実質的に、図１の右側に図示された本発明による半導体構成素子１００の第１実施例に相応する。図３の同一の参照符号が付された構成要素は、図１の右側に図示された第１実施例の同一の参照符号が付された構成要素に相応する。すなわち、これらの構成要素に関する図１の説明は、図３の第４実施例にも準用することができる。図３の第４実施例と、図１の右側に図示された第１実施例との実質的な相違は、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２が、それぞれ各自のフィールドプレート・トレンチ・ＦＥＴ５０のフィールドプレート２０にそれぞれ導電的に接続されていることにある。換言すると、本発明による半導体構成素子１００の第４実施例では、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２が、それぞれ各自のフィールドプレート２０の電位にそれぞれ接続されている。第４実施例では、それぞれのフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、単なる一例であるが、それぞれ所属するトレンチ１０内部に存在する絶縁体５を貫通する導電路１５を介して、それぞれのフィールドプレート２０にそれぞれ導電的に接続されている。換言すると、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０の下にあるｐ型ドープ領域２は、幅狭の導電性の接続部を介して、それぞれ各自のフィールドプレート・トレンチ・ＦＥＴ５０のフィールドプレート２０に導電的に接続されている。第４実施例ではさらに、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０が、単なる一例であるが、フィールドプレート・トレンチ・ＭＯＳＦＥＴ５０として構成されている。
【００３６】
本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の下にあるｐ型ドープ領域２は、それぞれ所属する本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のトレンチ１０に完全に沿うように延在する必要はなく、基本的に、トレンチ１０に沿った任意の位置に、任意の長さの中断部を有することが可能である。
【００３７】
図４は、本発明に基づいて構成された半導体構成素子１００内部におけるフィールドプレート・トレンチ・ＦＥＴ５０，４９の配置に関するレイアウトの、概略的に図示された４つの異なる実施例を平面図で示す。見やすくするために図４では、本発明による半導体構成素子１００の一部として、フィールドプレート・トレンチ・ＦＥＴ５０，４９の、基板４０内に形成されたトレンチ１０と、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２のみが、平面図で図示されている。図４では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０は淡く図示されており、その一方で、ｐ型ドープ領域２は濃く図示されている。図４以降の図面では、ｐ型ドープ領域２は、縮尺通りには描かれていない。実際には、本発明による半導体構成素子１００内部のｐ型ドープ領域２の寸法又は面積は、図面とは著しく異なる可能性がある。
【００３８】
図４の左上には、本発明による半導体構成素子１００の第５実施例の一部が図示されている。第５実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９が、互いに並行な複数の列９９で、それぞれ順次連続して配置されている。すなわち、図４の左上に図示された第５実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９が、複数の列９９でそれぞれ隣接して配置されており、図４の左上には、これらの列のうち６列が図示されている。この場合には左から見て１つ目の列が、単なる一例であるが、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０を含む。なお、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のうち、トレンチ１０と、トレンチ１０の下に配置されたｐ型ドープ領域２のみが図示されている。本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の下にあるｐ型ドープ領域２同士は、第５実施例では、単なる一例であるが、半導体構成素子１００の基板４０内部に延在するストリップ９１に相互に接続されている。左から見て２つ目の列９９は、第５実施例では、単なる一例であるが、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９のみを含む。左から見て３つ目の列９９は、左から見て１つ目の列９９と同様に構成されており、その一方で、左から見て４つ目の列９９も、左から見て２つ目の列９９と同様に構成されている。この配置パターンが、本発明による半導体構成素子１００の第５実施例全体に亘って継続される。換言すると、第５実施例では、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０の列９９の次には必ず、それぞれ従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９の列９９が後続するか、又は、その逆となる。
【００３９】
本発明による半導体構成素子１００の、図４の右上に図示された第６実施例は、図４の左上に図示された第５実施例に実質的に相応する。但し、第６実施例では第５実施例とは異なり、それぞれ互いに隣接して配置された複数の従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９からなる、それぞれ２つの互いに隣接して配置された列９９の次には、互いに隣接して配置された複数の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０からなるそれぞれ１つの列９９が後続する。
【００４０】
本発明による半導体構成素子１００の、図４の左下に図示された第７実施例も、図４の左上に図示された第５実施例に実質的に相応する。但し、第７実施例では第５実施例とは異なり、どの列９９にも、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０が設けられており、各列９９内では、単なる一例であるが、相互に接続された複数のｐ型ドープ領域２を備える、それぞれ３つの順次連続する本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０の次には、それぞれ複数の従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９が後続している。換言すると、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０に沿って延在するｐ型ドープ領域２は、中断部を有する。
【００４１】
図４の右下に図示された第８実施例では、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９を含む複数の列９９が、垂直方向に互いに平行に配置されており、各列９９内では、それぞれ同じ高さにて、すなわち複数の列９９を横断しながら水平方向に互いに隣接して、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０が設けられており、本発明によるこれらのフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、それぞれ相互に接続されており、これによって、複数の列９９に直交した水平方向に延在するストリップ９１が形成される。
【００４２】
図５には、本発明に基づいて構成された半導体構成素子１００内部におけるフィールドプレート・トレンチ・ＦＥＴ５０，４９の配置に関するレイアウトの、概略的に図示された別の２つの実施例が平面図で図示されている。
【００４３】
見やすくするために図５でも、本発明による半導体構成素子１００の一部として、フィールドプレート・トレンチ・ＦＥＴ５０，４９の、基板４０内に形成されたトレンチ１０と、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２のみが、平面図で図示されている。図５では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０は淡く図示されており、その一方で、ｐ型ドープ領域２は濃く図示されている。本発明による半導体構成素子１００の、図５の上側に図示された第９実施例においても、本発明による半導体構成素子１００の、図５の下側に図示された第１０実施例においても、隣接して又は上下に配置された複数の従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９からなる複数の列９９が設けられており、これらの列９９は、互いに並行に配置されている。
【００４４】
図５の上側に図示された第９実施例及び下側に図示された第１０実施例では、それぞれ隣接する２つの列９９に沿って、それぞれ予め決定又は規定された一定の垂直方向の相互間隔１７を置いて、当該２つの列９９の隣接する各トランジスタが、それぞれ本発明によるフィールドプレート・トレンチ・ＦＥＴ５０として構成されており、これらのフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、それぞれ相互に接続されている。換言すると、第９実施例及び第１０実施例では、それぞれ互いに直接隣接する２つの列９９において、予め決定された垂直方向の相互間隔１７を置いて、隣接するこれら２つの列９９内にて、当該２つの列９９の隣接する各トランジスタが、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０として構成されており、これらのフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２は、当該それぞれ互いに直接隣接する２つの列９９の間におけるそれぞれ１つのブリッジ８１を形成している。図５の上側に図示された第９実施例では、一対の列から一対の列へと、ｐ型ドープ領域２、又は、ｐ型ドープ領域２によって形成されるブリッジ８１が、互いに垂直方向にずらされて配置されている。この際、一対の列は、直接隣接する２つの列９９から形成され、或る一対の列と、その隣の隣にある一対の列とがそれぞれ有するｐ型ドープ領域２又はブリッジ８１は、それぞれ同じ高さにあり、すなわち、各列９０に対して直交する一本の仮想の線によってそれぞれ交差される。図５の下側に図示された第１０実施例では、一対の列から一対の列へと、ｐ型ドープ領域２からなるブリッジ８１、ひいては本発明によるフィールドプレート・トレンチ・ＦＥＴ５０が、以下のように配置されている。すなわち、ブリッジ８１、つまりｐ型ドープ領域２が、１つの列９９から１つの列９９へと階段形状を形成するように配置されている。
【００４５】
図６には、本発明に基づいて構成された半導体構成素子１００内部におけるフィールドプレート・トレンチ・ＦＥＴ５０，４９の配置に関するレイアウトの、概略的に図示された別の３つの実施例が平面図で図示されている。見やすくするために図６でも、本発明による半導体構成素子１００の一部として、フィールドプレート・トレンチ・ＦＥＴ５０，４９の、基板４０内に形成されたトレンチ１０と、本発明に基づいて構成されたフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２のみが、平面図で図示されている。図６では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０は淡く図示されており、その一方で、ｐ型ドープ領域２は濃く図示されている。図６の上側に図示された第１１実施例では、水平方向と垂直方向とに互いに直交して延在する、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０が、マトリクスパターン、又は、矩形を有する格子網構造を形成している。互いに直交して延在するトレンチ１０の交点にはそれぞれ、本発明による半導体構成素子１００の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の、四角形に構成されたｐ型ドープ領域２が設けられている。図６の中央に図示された第１２実施例では、フィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０は、相互に接続された複数の六角形のハニカムを有するハニカム構造を形成している。１つのハニカムにつきそれぞれ３つの、ハニカムの相互結合点には、本発明による半導体構成素子１００の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の、同様に六角形に構成されたｐ型ドープ領域２がそれぞれ１つ設けられている。図６の下側に図示された第１３実施例では、本発明による半導体構成素子１００のフィールドプレート・トレンチ・ＦＥＴ５０，４９のトレンチ１０が、複数の重なっていない四角形の形態で延在しており、これらの四角形の頂点には、本発明による半導体構成素子１００の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０の、同様に四角形に構成されたｐ型ドープ領域２が配置されている。
【００４６】
これまでに説明した全ての実施例において、従来技術によるフィールドプレート・トレンチ・ＦＥＴ４９の代わりに、単に、従来技術によるトレンチ・ＦＥＴ４９、すなわちフィールドプレート２０を有さない従来技術によるトレンチ・ＦＥＴ４９を設けることもできる。図４〜６に図示した本発明による半導体構成素子１００においては、トレンチ１０の寸法又は面積も、ｐ型ドープ領域２の寸法又は面積も、縮尺通りには描かれていない。従って、本発明による半導体構成素子１００において、本発明による半導体構成素子１００内部の本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２を、トレンチ１０よりも幅広となるように構成することもできる。
【００４７】
さらには、本発明による半導体構成素子１００の図示又は説明された全ての実施例において、基板４０を半導体層として構成することもできる。さらには、本発明による半導体構成素子１００において、このような半導体層の下にオプションとして別の基板４０が配置されるように構成することができる。この別の基板４０は、単なる一例であるが、高ドープされた基板とすることができる。すなわち、本発明による半導体構成素子１００を、単なる一例であるが、チップ内に実現されるように構成することも、又は、このようなチップの高ドープされた支持基板内部に実現されるように構成することもできる。しかしながら、本発明による半導体構成素子１００を、単なる一例であるが、薄いウェハ上にて実現されるように、又は、任意の他の支持体上にて実現されるように構成してもよい。このような薄いウェハはさらに、単なる一例であるが、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０が内部に実現された、低ドープされた半導体層のみを含むことができる。さらには、本発明による半導体構成素子１００が、本明細書にて選択された図示及び説明とは異なる断面のｐ型ドープ領域２を有する本発明によるフィールドプレート・トレンチ・ＦＥＴ５０を備えるように構成することもできる。例えば、本発明によるフィールドプレート・トレンチ・ＦＥＴ５０のｐ型ドープ領域２の断面を、丸みを帯びた形又は円形とすることもできる。
【国際調査報告】
2016523454.tif 000009
2016523454.tif 000010
2016523454.tif 000011
2016523454.tif 000012
2016523454.tif 000013
2016523454.tif 000014