(57)【要約】  信号比較電圧範囲を拡大するための回路は、共通モード入力信号（Ｖｉｎ＋、Ｖｉｎ−）に応答する比較器（４０４）とラッチ回路（４０２）とを含む。比較器（４０４）は、ラッチ回路（４０２）および動的ノード（４０８）に結合される。回路はまた、動的ノード（４０８）に結合されたクロックトブースト回路（４０６）を含む。クロックトブースト回路（４０６）は、動的ノードをバイアスすることを介して比較器の供給電圧範囲を拡大するように構成される。信号比較電圧範囲を拡大するための方法は、クロック信号（Ｃｌｋ）に応答して動的回路の供給リファレンスまたは動的回路の接地リファレンスのうちの１つの電圧レベルを選択的にシフトすることを含む。
2016510201.tif 000002
【特許請求の範囲】
【請求項１】
信号比較電圧範囲を拡大するための回路であって、前記回路は、
ラッチ回路と、
共通モード入力信号に応答する比較器と、前記比較器は前記ラッチ回路と動的ノードとに結合される、
前記動的ノードに結合され、前記動的ノードをバイアスすることを介して前記比較器の供給電圧範囲を拡大するように構成されたクロックトブースト回路と、
を備える回路。
【請求項２】
前記動的ノードは、接地よりも低い電圧に、または供給電圧よりも高い電圧にバイアスされる、請求項１に記載の回路。
【請求項３】
前記動的ノードは、前記比較器の接地リファレンスを提供する、請求項１に記載の回路。
【請求項４】
前記比較器は、
前記動的ノードに結合され、第１の入力信号に応答する第１のトランジスタと、
前記動的ノードに結合され、第２の入力信号に応答する第２のトランジスタと、を備え、
ここにおいて、前記比較器の出力は、前記接地リファレンスへの前記第１のトランジスタを通る第１の放電レートが前記接地リファレンスへの前記第２のトランジスタを通る第２の放電レートを越えるかを示す、請求項３に記載の回路。
【請求項５】
前記動的ノードは、前記比較器の供給リファレンスを提供する、請求項１に記載の回路。
【請求項６】
前記比較器は、
前記動的ノードに結合され、第１の入力信号に応答する第１のトランジスタと、
前記動的ノードに結合され、第２の入力信号に応答する第２のトランジスタと、を備え、
ここにおいて、前記比較器の出力は、前記供給リファレンスへの前記第１のトランジスタを通る第１の充電レートが前記供給リファレンスへの前記第２のトランジスタを通る第２の充電レートを越えるかを示す、請求項５に記載の回路。
【請求項７】
前記クロックトブースト回路は、
電圧供給と接地との間で結合されたインバータと、ここにおいて、前記インバータはクロック信号に応答し、前記インバータの出力は、キャパシタの第１の端子に結合される、
反転されたクロック信号に応答し、前記キャパシタの第２の端子を供給電圧に、または接地に、選択的に結合するように構成されたスイッチと、
を含む、請求項１に記載の回路。
【請求項８】
信号比較電圧範囲を拡大するための回路であって、前記回路は、
ラッチ回路と、
共通モード入力信号に応答する比較器と、前記比較器は前記ラッチ回路と動的ノードとに結合される、
前記動的ノードに結合されたキャパシタを含むクロックト回路と、ここにおいて、前記キャパシタは、クロック信号に応答し、選択的に充電され、前記キャパシタは、前記動的ノードを選択的にバイアスする、
を備える回路。
【請求項９】
前記キャパシタの第１の端子は、接地に選択的に結合され、前記キャパシタは、前記比較器の供給範囲を拡大するために、前記動的ノードを接地よりも低い電圧にバイアスする、請求項８に記載の回路。
【請求項１０】
前記クロックト回路は、
電圧供給と接地との間で結合されたインバータと、ここにおいて、前記インバータは前記クロック信号に応答し、前記インバータの出力は、前記キャパシタの前記第１の端子に結合される、
反転されたクロック信号に応答し、前記キャパシタの第２の端子を接地に選択的に結合するように構成されたスイッチと、
を備える、請求項９に記載の回路。
【請求項１１】
前記スイッチは、ｎ型の電界効果トランジスタを備える、請求項１０に記載の回路。
【請求項１２】
信号比較電圧範囲を拡大するための方法であって、前記方法は、
クロック信号に応答して動的回路の供給リファレンス、または、前記動的回路の接地リファレンスのうちの１つの電圧レベルを選択的にシフトすることを備える方法。
【請求項１３】
前記動的回路は、動的にラッチされた比較器を備える、請求項１２に記載の方法。
【請求項１４】
前記動的にラッチされた比較器は、前記比較器の第１のトランジスタを通り前記接地リファレンスへの第１の放電レートと、前記比較器の第２のトランジスタを通り前記接地リファレンスへの第２の放電レートとに基づいてラッチ回路への出力を生成するように構成された比較器を含み、ここにおいて、前記第１のトランジスタは、前記比較器において受信された共通モード入力信号の第１の入力信号に応答し、前記第２のトランジスタは、前記共通モード入力信号の第２の入力信号に応答する、請求項１３に記載の方法。
【請求項１５】
前記動的にラッチされた比較器は、動的ノードを介してクロックト回路に結合され、
クロックト回路のキャパシタの第１の端子を電圧供給に結合することと、前記キャパシタの第２の端子を、前記キャパシタを充電するために、リセット段階の間、接地に結合することと、
比較段階の間、前記キャパシタの前記第１の端子を前記接地に結合することと、
ここにおいて、前記キャパシタの前記第２の端子は、前記動的回路への前記接地リファレンスとして、前記接地よりも低い電圧レベルを供給するために、前記動的ノードに結合される、
をさらに備える、請求項１３に記載の方法。
【請求項１６】
クロックト回路は、クロックトブースト回路である、請求項１２に記載の方法。
【請求項１７】
差動信号ペアの共通モード電圧をブーストするための装置であって、前記装置は、
第１の入力信号を受信するように結合された第１のトランジスタと、ここにおいて、前記第１のトランジスタのソースは、動的ノードに結合される、
第２の入力信号を受信するように結合された第２のトランジスタと、ここにおいて、前記第２のトランジスタのソースは、前記動的ノードに結合される、
前記動的ノードに結合されたキャパシタを含むクロックトブースト回路と、ここにおいて、前記キャパシタは、クロック信号に応答して選択的に充電され、前記キャパシタは、前記共通モード電圧をブーストするために、前記動的ノードを選択的にバイアスする、
を含む動的にラッチされた比較器
を備える装置。
【請求項１８】
前記第１のトランジスタと前記第２のトランジスタは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであり、前記共通モード電圧をブーストすることは、接地よりも低い電圧へ前記動的ノードをバイアスすることを含む、請求項１７に記載の装置。
【請求項１９】
前記クロックトブースト回路は、
電圧供給と接地との間で結合されたインバータと、ここにおいて、前記インバータはクロック信号に応答し、前記インバータの出力は、前記キャパシタの第１の端子に結合される、
反転されたクロック信号に応答し、前記キャパシタの第２の端子を接地に選択的に結合するように構成されたスイッチと、
を含む、請求項１８に記載の回路。
【請求項２０】
前記第１のトランジスタと前記第２のトランジスタは、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであり、前記共通モード電圧をブーストすることは、供給電圧よりも高い電圧へ前記動的ノードをバイアスすることを含む、請求項１７に記載の装置。
【請求項２１】
前記クロックトブースト回路は、
電圧供給と接地との間で結合されたインバータと、ここにおいて、前記インバータはクロック信号に応答し、前記インバータの出力は、前記キャパシタの第１の端子に結合される、
反転されたクロック信号に応答し、前記キャパシタの第２の端子を前記供給電圧に選択的に結合するように構成されたスイッチと、
を含む、請求項２０に記載の回路。
【請求項２２】
共通モード入力信号を比較するための手段と、前記比較するための手段は、動的ノードに結合される、
信号比較電圧範囲を拡大するために前記動的ノードをバイアスするための手段と、を備える装置。
【請求項２３】
前記動的ノードをバイアスすることは、前記比較するための手段の供給範囲を拡大する、請求項２２に記載の装置。
【請求項２４】
前記動的ノードは、前記比較するための手段の供給リファレンスまたは接地リファレンスのうちの１つを提供する、請求項２２に記載の装置。
【請求項２５】
前記比較するための手段は、
前記動的ノードに結合され、第１の入力信号に応答する第１のトランジスタと、
前記動的ノードに結合され、第２の入力信号に応答する第２のトランジスタと、
を含み、
ここにおいて、前記比較するための手段の出力は、前記接地リファレンスへの前記第１のトランジスタを通る第１の放電レートが前記接地リファレンスへの前記第２のトランジスタを通る第２の放電レートを越えるかを示す、請求項２４に記載の装置。
【発明の詳細な説明】
【優先権の主張】
【０００１】
［米国特許法１１９条に基づく優先権の主張］
[0001]  本願は、２０１３年３月１２日に出願された米国出願番号第13/797,645号の利益を主張し、その全体において参照によりここに組み込まれる。
【技術分野】
【０００２】
[0002]  本開示は、一般的には比較回路に関する。
【背景技術】
【０００３】
[0003]  技術の進歩により、より小さく、よりパワフルなコンピューティングデバイスがもたらされた。例えば、現在は、携帯ワイヤレス電話、携帯情報端末（ＰＤＡ）、ページングデバイスといった、ワイヤレスコンピューティングデバイスを含む、多様な携帯パーソナルコンピューティングデバイスがあり、それらは、小型で軽量、そしてユーザによる持ち運びが容易である。より具体的には、セルラ電話およびインターネットプロトコル（ＩＰ）電話のような携帯ワイヤレス電話は、ワイヤレスネットワーク上で音声およびデータパケットを通信することができる。さらに、多くのこのようなワイヤレス電話は、そこに組み込まれる他のタイプのデバイスを含む。例えば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含むことができる。また、このようなワイヤレス電話は、インターネットにアクセスするために使用されることができるウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能な命令を処理することができる。したがって、これらの無線電話は、著しい計算能力を含むことができる。
【０００４】
[0004]  ワイヤレス電話のような電子デバイスにおいて使用される供給電圧（Ｖｄｄ）は、一般に技術が進歩するに従い、減少している。しかしながら、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスにおいて使用される、フィールドエフェクトトランジスタ（ＦＥＴｓ：field effect transistors）のような、トランジスタのしきい値電圧は、供給電圧における減少のように急速には減少してきていない。トランジスタしきい値電圧における比例する減少なしに電圧供給（Ｖｄｄ）が減少している１つの結果は、比較回路（例えば比較器）の減少したパフォーマンスである。例えば、比較器は第１の入力信号を第１のトランジスタのゲートへ供給し、第２の入力信号を第２のトランジスタのゲートへ供給することによる、２つの共通モード入力信号の間の比較の結果を生成し得る。共通モード入力信号の間の電圧の差は、それぞれのトランジスタを通る電流の差をもたらすことがあり得、それはトランジスタに結合されたプリチャージされた（pre-charged）ノードを放電する異なるレートを可能にする。しかしながら、共通モード入力信号（例えば、第１および第２の入力信号）の電圧が比較器の電圧範囲（例えば、Ｖｄｄ−Ｖｓｓ）のおよそ半分である場合、共通モード入力信号の電圧は、比較器のトランジスタのしきい値電圧よりも低くなることがあり得、それは比較動作および拡張された比較時間の間、トランジスタを通して著しく弱められた電流をもたらす。
【発明の概要】
【０００５】
[0005]  比較回路の電圧範囲を拡張するための回路および方法が開示される。比較器は第１の入力信号を第１のトランジスタのゲートへ供給し、第２の入力信号を第２のトランジスタのゲートへ供給することによる、２つの共通モード入力信号の間の比較の結果を生成し得る。比較器の負端子は、動的ノードに結合され得る。リセット段階（phase）の間、クロックト回路（clocked circuit）は動的ノードの電圧を接地（Ｖｓｓ）にシフトし得る。比較段階の間、クロックト回路は、比較器の電圧範囲を拡大するために、動的ノードの電圧を接地（Ｖｓｓ）よりも低い電圧へシフトし得る（すなわち、動的ノードの電圧を負の電圧（negative voltage）へシフトする）。
【０００６】
[0006]  特定の実施形態では、回路は共通モード入力信号に応答する比較器とラッチ回路（latching circuit）とを含む。比較器は、ラッチ回路および動的ノードに結合される。回路はまた、動的ノードに結合されたクロックトブースト回路（clocked boost circuit）を含む。クロックトブースト回路は、動的ノードをバイアスする（biasing）ことを介して比較器の供給電圧範囲を拡大するように構成される。
【０００７】
[0007]  別の特定の実施形態では、回路は共通モード入力信号に応答する比較器とラッチ回路とを含む。比較器は、ラッチ回路および動的ノードに結合される。回路はまた、動的ノードに結合されたキャパシタを含むクロックト回路も含む。キャパシタは、クロック信号に応答して選択的に充電され、キャパシタは選択的に動的ノードをバイアスする。
【０００８】
[0008]  別の特定の実施形態では、信号比較電圧範囲を拡大するための方法は、動的回路の接地リファレンスまたはクロック信号に応答する動的回路の供給リファレンスのうちの１つの電圧レベルを選択的にシフトすることを含む。
【０００９】
[0009]  開示された実施形態のうちの少なくとも１つによって提供される１つの特定の利点は、負の電圧接地リファレンスに結合されない比較器と比較した比較器の拡大された範囲であり、それは、少なくとも部分的に比較器の減少した供給電圧を補償するために、比較器の負端子の電圧を選択的に減少させることによってもたらされる。本開示の他の態様、利点、および特徴が、下記のセクション：図面の簡単な説明、詳細な説明、および特許請求の範囲、を含む本願全体のレビュー後に明らかになるであろう。
【図面の簡単な説明】
【００１０】
【図１】図１は、比較回路の電圧範囲を拡大するように動作可能なシステムの特定の例示的な実施形態のブロック図である。
【図２】図２は、図１のシステムの特定の実施形態のリセット段階を例示する図である。
【図３】図３は、図１のシステムの特定の実施形態の比較段階を例示する図である。
【図４】図４は、比較回路の電圧範囲を拡大するように動作可能である回路の特定の例示的実施形態の図である。
【図５】図５は、比較回路の電圧範囲を拡大する方法の特定の実施形態のフローチャートである。
【図６】図６は、比較回路の電圧範囲を拡大するように動作可能なコンポーネントを含むワイヤレスデバイスのブロック図である。
【詳細な説明】
【００１１】
[0016]  図１を参照して、比較回路の電圧範囲を拡大するように動作可能なシステム１００の特定の例示的な実施形態が示される。システム１００は、ラッチ回路１０２、動的回路１１４、およびクロックト回路１０６を含む。動的回路１１４は、比較器１０４として例示される比較回路を含む。ラッチ回路１０２は、比較器１０４から比較出力信号１１０を受信するように結合される。クロックト回路１０６は、動的ノード１０８を介して比較器１０４に結合される。
【００１２】
[0017]  比較器１０４は、共通モード入力信号１１２のペア（例えば、差動信号ペア）に応答するおよびそれを受信するように構成される。例えば、比較器１０４は、第１の入力において第１の入力信号（Ｖｉｎ＋）を受信し、第２の入力において第２の入力信号（Ｖｉｎ−）を受信するように構成される。特定の実施形態では、図２に関してさらに詳細に説明されるように、第１の入力は比較器１０４の第１のトランジスタのゲートに結合されることがあり得、第２の入力は比較器１０４の第２のトランジスタのゲートに結合されることがあり得る。第１および第２のトランジスタのドレイン端子は、第１の入力信号（Ｖｉｎ＋）および第２の入力信号（Ｖｉｎ−）に基づいて出力信号１１０の比較を生成するように結合され得る。比較器１０４の第１および第２のトランジスタのソース端子は、動的ノード１０８に結合され得る。特定の実施形態では、動的ノード１０８は比較器１０４の接地リファレンスを提供し得る。
【００１３】
[0018]  ラッチ回路１０２は、比較出力信号１１０を受信し、しきい値を下まわって低下する（dropping below）プリチャージされたノードに応答して比較出力信号１１０をラッチするように構成される。例えば、図２−図３の実施形態に関してさらに詳細に説明されるように、比較出力信号１１０は、プリチャージされたノードのペア（すなわち、第１のプリチャージされたノードと第２のプリチャージされたノード）の放電レートに影響を及ぼし得る。第１のプリチャージされたノードは、第１の入力信号（Ｖｉｎ＋）が第２の入力信号（Ｖｉｎ−）よりも高い電圧レベルを有する場合、第２のプリチャージされたノードよりも高いレートで放電し得る。第２のプリチャージされたノードは、第２の入力信号（Ｖｉｎ−）が第１の入力信号（Ｖｉｎ＋）よりも高い電圧レベルを有する場合、第１のプリチャージされたノードよりも高いレートで放電し得る。
【００１４】
[0019]  クロックト回路１０６は、クロック信号（Ｃｌｋ）を受信し、クロック信号（Ｃｌｋ）を受信することに応答して、動的ノード１０８において電圧レベルを選択的に設定するように構成される。例えば、クロックト回路１０６は、動的ノード１０８の電圧レベルを選択的に接地（またはそれより高く）へバイアスし得る。加えて、クロックト回路１０６は、比較器１０４の供給電圧範囲を「ブースト」するために、動的ノード１０８の電圧レベルを接地より低く（すなわち、負の電圧レベルに）選択的にバイアスし得る。動的ノード１０８の電圧レベルを接地より低くバイアスすることは、共通モード入力信号１１２のペア（例えば、差動信号ペア）の共通モード電圧をブーストし得る。
【００１５】
[0020]  動作の間、クロックト回路１０６は、動的ノード１０８の電圧レベルを、論理ロー電圧レベル（logic low voltage level）に遷移しているクロック信号（Ｃｌｋ）に応答して、接地にバイアスする。動的ノード１０８の電圧レベルが接地にバイアスされる場合、比較器１０４の第１および第２のトランジスタのゲートからソースへの（gate-to-source）電圧は、第１および第２のトランジスタに非アクティブ化（deactivate）させ（または、動作の三極管（triode）領域のような、低い伝導状態（conductivity state）において動作させる）、第１および第２のトランジスタのしきい値電圧よりも低くなり得る。クロックト回路１０６は、動的ノード１０８の電圧レベルを、論理ハイ電圧レベル（logic high voltage level）に遷移しているクロック信号（Ｃｌｋ）に応答して、接地よりも低くバイアスする。動的ノード１０８の電圧レベルが接地よりも低い電圧へバイアスされる場合、第１および第２の入力信号（Ｖｉｎ＋、Ｖｉｎ−）をそれぞれ受信する第１および第２のトランジスタのゲートからソースへの電圧は、しきい値電圧よりも高い電圧レベルに増大させられ得る。結果として、第１および第２のトランジスタは、アクティブにされ得る（または、動作の飽和領域のような、高い伝導状態において動作し得る）。第１および第２のトランジスタがアクティブ化（activate）される場合、比較出力信号１１０は、図２−図３に関してさらに詳細に説明されるような、比較器１０４の比較の結果を示し得る。
【００１６】
[0021]  図１のシステム１００は、比較器１０４に供給された電圧供給（Ｖｄｄ）を増大させることなしに、比較器１０４（すなわち、第１および第２のトランジスタ）をアクティブ化するために選択的に動的ノード１０８をバイアスすることによってバッテリ電力を低減させ得ることが理解されるであろう。例えば、動的ノード１０８を負の電圧（すなわち、接地よりも低い電圧）にバイアスすることは、増大された電圧供給（Ｖｄｄ）の追加の電力消費を避け、電圧供給（Ｖｄｄ）を増大させることなしに比較器１０４の電圧範囲を増大させ得る。
【００１７】
[0022]  図２を参照して、比較回路の電圧範囲を拡大するように動作可能な回路２００の特定のリセット段階が示される。回路２００は、図１のラッチ回路１０２、比較器１０４、およびクロックト回路１０６を含む。特定の実施形態では、クロックト回路１０６は、クロックトブースト回路を含みうる。
【００１８】
[0023]  比較器１０４は、第１のｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタのような第１のトランジスタ２０８、および第２のＮＭＯＳトランジスタのような第２のトランジスタ２１０を含む。第１のトランジスタ２０８のソースは、動的ノード１０８に結合され、第１のトランジスタ２０８のドレインは、第１のプリチャージされたノード２１２に結合される。第１のトランジスタ２０８のゲートは、２つの共通モード入力信号１１２の第１の入力信号（Ｖｉｎ＋）を受信するように結合される。第２のトランジスタ２１０のソースは、動的ノード１０８に結合され、第２のトランジスタ２１０のドレインは第２のプリチャージされたノード２１４に結合される。第２のトランジスタ２１０のゲートは、２つの共通モード入力信号１１２の第２の入力信号（Ｖｉｎ−）を受信するように結合される。したがって、第１のトランジスタ２０８は、動的ノード１０８に結合されることがあり得、第１の入力信号（Ｖｉｎ＋）に応答する（responsive to）ことがあり得、第２のトランジスタ２１０は、動的ノード１０８に結合されることがあり得、第２の入力信号（Ｖｉｎ−）に応答することがあり得る。
【００１９】
[0024]  クロックト回路１０６は、第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ２０１および第３のＮＭＯＳトランジスタ２０３を含み得る第１のインバータ２０２を含む。クロックト回路１０６はさらに、スイッチ２０４（例えば、第４のＮＭＯＳトランジスタ）、第２のインバータ２０５、およびキャパシタ２０６を含む。第１のインバータ２０２の入力は、クロック信号（Ｃｌｋ）を受信するように結合され、出力（例えば、第１のＰＭＯＳトランジスタ２０１のドレイン）は、キャパシタ２０６の第１の端子（すなわち、正端子）に結合される。
【００２０】
[0025]  第２のインバータ２０５は、クロック信号（Ｃｌｋ）を受信するように結合される。第２のインバータ２０５は、クロック信号（Ｃｌｋ）を受信することに応答して、反転された（inverted）クロック信号（ＩＣｌｋ）を生成するように構成される。第４のＮＭＯＳトランジスタのゲート（すなわち、スイッチ２０４）は、反転されたクロック信号（ＩＣｌｋ）を受信するように結合される。第４のＮＭＯＳトランジスタのソースは、接地に結合され、第４のＮＭＯＳトランジスタ２０４のドレインは、キャパシタ２０６の第２の端子（すなわち、負端子）に結合される。キャパシタ２０６は、動的ノード１０８に結合される。
【００２１】
[0026]  リセット段階の間、クロックト回路１０６は、動的ノード１０８の電圧レベルを、クロック信号（Ｃｌｋ）に応答して、選択的に接地にシフトする。例えば、リセット段階の間、クロック信号（Ｃｌｋ）は論理ハイ電圧レベルから論理ロー電圧レベルへ遷移する。クロック信号（Ｃｌｋ）は、第１のＰＭＯＳトランジスタ２０１のゲートおよび第３のＮＭＯＳトランジスタ２０３のゲートへ供給される。論理ロー電圧レベルを有するクロック信号（Ｃｌｋ）を受信することに応答して、第１のＰＭＯＳトランジスタ２０１がアクティブ化され、第３のＮＭＯＳトランジスタ２０３が非アクティブ化される。第１のＰＭＯＳトランジスタ２０１は、クロック信号（Ｃｌｋ）の論理ロー電圧レベルに応答してキャパシタ２０６を選択的に充電するように構成される。例えば、第１のＰＭＯＳトランジスタ２０１は、アクティブ化されると、電圧供給（Ｖｄｄ）に基づいてキャパシタ２０６を充電するプルアップ（pull-up）トランジスタとして機能し得る。
【００２２】
[0027]  クロック信号（Ｃｌｋ）はまた、第２のインバータ２０５へ供給され、第２のインバータ２０５は、論理ハイ電圧レベルを有する反転されたクロック信号（ＩＣｌｋ）を生成する。第２のインバータ２０５は、スイッチ２０４のゲートへ反転されたクロック信号（ＩＣｌｋ）を供給する。論理ハイ電圧レベルを有する反転されたクロック信号（ＩＣｌｋ）を受信することに応答して、スイッチ２０４は、動的ノード１０８とキャパシタ２０６の第２の端子を接地に結合するためにアクティブ化される。したがって、リセット段階の間、クロックト回路１０６のキャパシタ２０６の第１の端子は、第１のＰＭＯＳトランジスタ２０１を介して電圧供給（Ｖｄｄ）へ結合され、キャパシタ２０６の第２の端子は、キャパシタ２０６を充電するために接地へ結合される。
【００２３】
[0028]  リセット段階の間の時間の関数としてキャパシタ２０６の第１の端子における電圧は第１のタイミングダイヤグラム２２０において図示される。第１のタイミングダイヤグラム２２０を参照して、キャパシタ２０６の第１の端子における電圧は、時間が増加するに従いリセット段階の間増加する。第１の端子における電圧の増加は、論理ロークロック信号（Ｃｌｋ）に応答して第１のＰＭＯＳトランジスタ２０１がアクティブ化される場合、電圧供給（Ｖｄｄ）に基づいてキャパシタ２０６の充電を第１のＰＭＯＳトランジスタ２０１に可能にさせることに帰することがあり得る。
【００２４】
[0029]  リセット段階の間の時間の関数としてキャパシタ２０６にわたる電圧は第２のタイミングダイヤグラム２２２において図示される。第２のタイミングダイヤグラム２２２を参照して、キャパシタ２０６にわたる電圧は、時間が増加するに従いリセット段階の間増加する。しかしながら、キャパシタ２０６がゼロでない（non-zero）デバイス伝導を有することがあり得るため、キャパシタ２０６にわたる電圧は、キャパシタ２０６の第１の端子における電圧と一致するレベルには増加しない。例えば、時間で平均された充電がゼロでなくなるように、キャパシタ２０６を放電するために明らかな有限期間（distinct finite time）が掛かり、キャパシタ２０６を充電するのに有限期間（finite time）が掛かり得る。結果として、ＰＭＯＳトランジスタ２０１がアクティブ化されている間にキャパシタ２０６が完全に充電されている場合、第１のＰＭＯＳトランジスタ２０１は、キャパシタ２０６を充電するよりむしろ、動的ノード１０８をより高い電圧へプル（pull）し得る。
【００２５】
[0030]  動的ノード１０８における電圧が第３のタイミングダイヤグラム２２４において図示される。クロック信号（Ｃｌｋ）が論理ロー電圧レベルへ遷移する場合、動的ノード１０８における電圧は、ほぼ接地へと降下する（falls）。動的ノード１０８における電圧は、ゼロでないデバイスコンダクタンスによるリセット段階の一部に関して、キャパシタ２０６の第１の端子における電圧をトラックする（すなわち、電圧が接地から上がる（rises））。したがって、リセット段階の間、キャパシタ２０６は、クロック信号（Ｃｌｋ）に応答して選択的に充電される。
【００２６】
[0031]  動的ノード１０８の電圧レベルがほぼ接地にバイアスされている場合、第１および第２のトランジスタ２０８、２１０のゲートからソースへの（gate-to-source）電圧は、第１および第２のトランジスタ２０８、２１０のそれぞれのしきい値電圧よりも低くなり得る。第１および第２のトランジスタ２０８、２１０は、ゲートからソースへの電圧がしきい値の電圧よりも低い場合、非アクティブ化され得る（または動作の三極管領域のような低い伝導レートを用いる動作のモードにおいて動作され得る）。第１および第２のトランジスタ２０８、２１０を非アクティブ化することは、トランジスタ２０８、２１０を通って流れる電流を実質的に放電しないという結果になり得、比較器１０４は「オフ」状態に入り得る。
【００２７】
[0032]  図２の回路２００は、共通モード入力信号１１２の間（すなわち、第１の入力信号（Ｖｉｎ＋）と第２の入力信号（Ｖｉｎ−））の比較が延期される場合、比較器１０４をターンオフすることによって電力消費を低減させ得ることが理解されるであろう。例えば、クロックト回路１０６が比較器１０４をターンオフまたはリセットするために動的ノード１０８を選択的にバイアスし得る。特に、クロックト回路１０６は、動的ノード１０８をほぼ接地にバイアスし得る。結果として、第１および第２のトランジスタ２０８、２１０のゲートからソースへの電圧は、第１および第２のトランジスタ２０８、２１０のそれぞれのしきい値電圧よりも低くなり得る。トランジスタ２０８、２１０のゲートからソースへの電圧がトランジスタ２０８、２１０のしきい値電圧よりも低い場合、トランジスタ２０８、２１０（すなわち、比較器１０４）は非アクティブ化される（または低い伝導状態で動作する）ことがあり得、それは電力消費を低減させ得る。図２の回路２００は、図３に関して説明されるように、比較段階の間動的ノード１０８をバイアスすることにおける使用のためにキャパシタ２０６を充電し得ることも理解されるであろう。
【００２８】
[0033]  図２において図示されたタイミングダイヤグラム２２０−２２４は、例示の目的のためのものであり、説明を明確にするために提供される。タイミングダイヤグラム２２０−２２４における情報は、図２の回路２００の多様なインプリメンテーションに従って変化し得る。例えば、タイミングダイヤグラム２２０−２２４におけるトレース（traces）は、部分的に（piece-wise）直線であるというよりむしろ曲線を描くことがあり得、プロセス、温度、および電圧（ＰＶＴ）の状態に起因する変動（fluctuations）を有し得る。さらに、タイミングダイヤグラム２２０−２２４は、原寸に比例して（to scale）描かれ得る。
【００２９】
[0034]  図３を参照して、比較回路の電圧範囲を拡大するように動作可能な回路２００の比較段階が示される。回路２００は、ラッチ回路１０２、比較器１０４、およびクロックト回路１０６を含む。特定の実施形態では、クロックト回路１０６は、クロックトブースト回路を含み得る。
【００３０】
[0035]  図３は、第１および第２のプリチャージされたノード２１２、２１４に結合されたプリチャージ回路３３０を含むものとして、ラッチ回路１０２の例示的インプリメンテーションを図示する。ラッチ回路１０２はまた、交差結合されたインバータのペアも含む。交差結合されたインバータのペアのうちの第１のインバータは、第２のＰＭＯＳトランジスタ３３２および第５のＮＭＯＳトランジスタ３５２を含む。第２のＰＭＯＳトランジスタ３３２のゲートは、第５のＮＭＯＳトランジスタ３５２のゲートに結合される。第２のＰＭＯＳトランジスタ３３２のソースは、電圧供給（Ｖｄｄ）を受信するように結合され、第２のＰＭＯＳトランジスタ３３２のドレインは、第３のＰＭＯＳトランジスタ３４２のソースに結合される。第５のＮＭＯＳトランジスタ３５２のソースは、接地に結合され、第５のＮＭＯＳトランジスタ３５２のドレインは、第３のＰＭＯＳトランジスタ３４２のドレインに結合される。第３のＰＭＯＳトランジスタ３４２のゲートは、第１のプリチャージされたノード２１２に結合される。交差結合されたインバータのペアのうちの第２のインバータは、第４のＰＭＯＳトランジスタ３３４および第６のＮＭＯＳトランジスタ３５４を含む。第４のＰＭＯＳトランジスタ３３４のゲートは、第６のＮＭＯＳトランジスタ３５４のゲートに結合される。第４のＰＭＯＳトランジスタ３３４のソースは、電圧供給（Ｖｄｄ）を受信するように結合され、第４のＰＭＯＳトランジスタ３３４のドレインは、第５のＰＭＯＳトランジスタ３４４のソースに結合される。第６のＮＭＯＳトランジスタ３５４のソースは、接地に結合され、第６のＮＭＯＳトランジスタ３５４のドレインは、第５のＰＭＯＳトランジスタ３４４のドレインに結合される。第５のＰＭＯＳトランジスタ３４４のゲートは、第２のプリチャージされたノード２１４に結合される。
【００３１】
[0036]  比較段階の間、クロックト回路１０６は、クロック信号（Ｃｌｋ）に応答して、接地より低く動的ノード１０８の電圧レベルを選択的にシフトする（すなわち、動的ノード１０８の電圧レベルを負の電圧レベルにシフトする）ために、充電されたキャパシタ２０６を使用する。例えば、比較段階の間、クロック信号（Ｃｌｋ）は論理ロー電圧レベルから論理ハイ電圧レベルへ遷移する。クロック信号（Ｃｌｋ）は、第１のＰＭＯＳトランジスタ２０１のゲートおよび第３のＮＭＯＳトランジスタ２０３のゲートへ供給される。論理ハイ電圧レベルを有するクロック信号（Ｃｌｋ）を受信することに応答して、第１のＰＭＯＳトランジスタ２０１が非アクティブ化され、第３のＮＭＯＳトランジスタ２０３がアクティブ化される。結果として、第３のＮＭＯＳトランジスタ２０３は、クロック信号（Ｃｌｋ）の論理ハイ電圧レベルに応答してキャパシタ２０６の第１の端子を接地へ選択的に結合する。例えば、比較段階の間の時間の関数としてキャパシタ２０６の第１の端子における電圧は第１のタイミングダイヤグラム３２０において図示される。第１のタイミングダイヤグラム３２０を参照して、キャパシタ２０６の第１の端子における電圧は、クロック信号が論理ロー電圧レベルから論理ハイ電圧レベルに遷移する場合、比較段階の間、ほぼ接地へ低減される。第１の端子における電圧の低下は、第３のＮＭＯＳトランジスタ２０３がキャパシタ２０６の第１の端子を接地へと結合していることに起因し得る。
【００３２】
[0037]  クロック信号（Ｃｌｋ）はまた、第２のインバータ２０５へ供給され、第２のインバータ２０５は、論理ロー電圧レベルを有する反転されたクロック信号（ＩＣｌｋ）を生成する。第２のインバータ２０５は、スイッチ２０４のゲートへ反転されたクロック信号（ＩＣｌｋ）を供給する。論理ロー電圧レベルを有する反転されたクロック信号（ＩＣｌｋ）を受信することに応答して、スイッチ２０４が非アクティブ化される。スイッチ２０４を非アクティブ化することは、キャパシタ２０６の第２の端子を接地から切り離すように機能し得る。したがって、比較段階の間、クロックト回路１０６のキャパシタ２０６の第１の端子は、第３のＮＭＯＳトランジスタ２０３を介して接地へ結合され、キャパシタ２０６の第２の端子は、スイッチ２０４（すなわち、第４のＮＭＯＳトランジスタ）をターンオフすることに応答して、接地から切り離される。キャパシタ２０６の第２の端子は、動的ノード１０８に結合され、第１および第２のトランジスタ２０８、２１０を通る放電電流に応答することがあり得る（すなわち、キャパシタ２０６の第２の端子は負の充電（negative charge）を受信するように結合され得る）。結果として、比較段階の間の時間の関数として、キャパシタ２０６にわたる電圧は、クロック信号（Ｃｌｋ）が論理ロー電圧レベルから論理ハイ電圧レベルへ遷移する場合、低減される。比較段階の間の時間の関数としてキャパシタ２０６にわたる電圧が第２のタイミングダイヤグラム３２２において図示される。
【００３３】
[0038]  動的ノード１０８は、キャパシタ２０６に結合され、動的ノード１０８における電圧はキャパシタ２０６が放電するレートをトラックし得る。例えば、動的ノード１０８における電圧が第３のタイミングダイヤグラム３２４において図示される。クロック信号（Ｃｌｋ）が論理ハイ電圧レベルへ遷移する場合、動的ノード１０８における電圧は、接地よりも低い電圧へと降下する（すなわち、負の電圧（negative voltage）へ降下する）。特に、第３のＮＭＯＳトランジスタ２０３およびスイッチ２０４（すなわち、第４のＮＭＯＳトランジスタ）は、リセット段階の間、キャパシタ２０６にわたって蓄積された（built across）電圧を使用して負の電圧へ動的ノード１０８を駆動する。負の電圧を有する動的ノード１０８に応答して、第１および第２のトランジスタ２０８、２１０がアクティブ化され得る。第１および第２のトランジスタ２０８、２１０を通って流れる電流は、キャパシタ２０６を放電し得る。したがって、比較段階の間、キャパシタ２０６はクロック信号（Ｃｌｋ）に応答して選択的に放電され、動的ノード１０８を選択的にバイアスする（すなわち、動的ノード１０８の電圧を接地よりも低い電圧レベルにバイアスする）。
【００３４】
[0039]  図２に関して説明されるように、比較器１０４の電圧範囲は、動的ノード１０８の電圧レベルが接地よりも低い電圧レベルにバイアスされる（すなわち、負の電圧へバイアスされる）場合、動的ノード１０８の電圧レベルがリセット段階の間ほぼ接地へバイアスされる場合と比べて、拡大される。動的ノード１０８の電圧レベルをバイアスすることによって比較器１０４の電圧範囲を拡大すること（すなわち、第１のトランジスタ２０８のソースの電圧レベルをバイアスすること）および第１の入力信号（Ｖｉｎ＋）の電圧レベルを維持することは、第１のトランジスタ２０８のゲートからソースへの電圧を第１のトランジスタ２０８のしきい値電圧よりも高いレベルへ増加させ得る。同様の方法で、動的ノード１０８の電圧レベルをバイアスすることによって比較器１０４の電圧範囲を拡大すること（すなわち、第２のトランジスタ２１０のソースの電圧レベルをバイアスすること）および第２の入力信号（Ｖｉｎ−）の電圧レベルを維持することは、第２のトランジスタ２１０のゲートからソースへの電圧を第２のトランジスタ２１０のしきい値電圧よりも高いレベルへ増加させ得る。第１および第２のトランジスタ２０８、２１０のゲートからソースへの電圧がそれぞれ第１および第２のトランジスタ２０８、２１０のしきい値電圧よりも高い場合、第１および第２のトランジスタ２０８、２１０は、それぞれ第１および第２のプリチャージされたノード２１２、２１４を放電するためにアクティブ化され得る。以下に説明されるように、第１および第２のトランジスタ２０８、２１０のソースが共通の電圧（すなわち、動的ノード１０８）に結合されるため、第１および第２のトランジスタ２０８、２１０が同様の特徴（すなわち、同様のしきい値電圧）を有する場合、ラッチ回路１０２の第１および第２の出力（Ｏｕｔ，ＯｕｔＢ）は第１と第２の入力信号（Ｖｉｎ＋，Ｖｉｎ）との間の電圧差を決定し得る。
【００３５】
[0040]  プリチャージ回路３３０は、リセット段階の間、第１および第２のプリチャージされたノード２１２、２１４をプリチャージレベル(pre-charge level）まで充電し、プリチャージ回路３３０は比較段階の間非アクティブ化され得る。第１および第２のトランジスタ２０８、２１０がアクティブ化される場合、第１および第２のトランジスタ２０８、２１０はプルダウントランジスタとして機能し、第１および第２のプリチャージされたノード２１２、２１４それぞれを放電することを開始する。第３のＰＭＯＳトランジスタ３４２は、第１のプリチャージされたノード２１２の電圧に応答し、第５のＰＭＯＳトランジスタ３４４は第２のプリチャージされたノード２１４の電圧に応答する。例えば、第１のプリチャージされたノード２１２の電圧が低下するに従い、第３のＰＭＯＳトランジスタ３４２が電流を伝導するレートが増加する。加えて、第２のプリチャージされたノード２１４の電圧が低下するに従い、第５のＰＭＯＳトランジスタ３４４が電流を伝導するレートが増加する。
【００３６】
[0041]  第１のプリチャージされたノード２１２における電圧が、第３のＰＭＯＳトランジスタ３４２をアクティブ化するために十分なレベルまで下がる（drop）（または三極管領域から飽和領域への第３のＰＭＯＳトランジスタ３４２の動作のモードを変更するために十分なレベルまで下がる）場合、交差結合されたインバータのペアの第１のインバータ３３２、３５２はラッチ回路１０２の第１の出力（Ｏｕｔ）における高電圧信号を切り替え、出力する。第１の出力（Ｏｕｔ）における高電圧信号は、ラッチ回路１０２の第２の出力（ＯｕｔＢ）において低電圧信号を維持するために、交差結合されたインバータのペアの第２のインバータ３３４、３５４を駆動する。例えば、第１の出力（Ｏｕｔ）における高電圧信号は、第６のＮＭＯＳトランジスタ３５４のゲートへ、および第４のＰＭＯＳトランジスタ３３４のゲートへ適用されることがあり得る。結果として、第６のＮＭＯＳトランジスタ３５４は、プルダウントランジスタとして機能し、第２の出力（ＯｕｔＢ）を接地へ結合することがあり得、第４のＰＭＯＳトランジスタ３３４が非アクティブ化され（または低い伝導状態で動作し）得る。第２のプリチャージされたノード２１４における電圧が、第５のＰＭＯＳトランジスタ３４４をアクティブ化するために十分なレベルまで下がる（または三極管領域から飽和領域への第５のＰＭＯＳトランジスタ３４４の動作のモードを変更するために十分なレベルまで下がる）場合、交差結合されたインバータのペアの第２のインバータ３３４、３５４は第２の出力（ＯｕｔＢ）における高電圧信号を切り替え、出力する。第２の出力（ＯｕｔＢ）における高電圧信号は、第１の出力（Ｏｕｔ）において低電圧信号を維持するために、交差結合されたインバータのペアの第１のインバータ３３２、３５２を駆動する。例えば、第２の出力（ＯｕｔＢ）における高電圧信号は、第５のＮＭＯＳトランジスタ３５２のゲートへ、および第２のＰＭＯＳトランジスタ３３２のゲートへ適用されることがあり得る。結果として、第５のＮＭＯＳトランジスタ３５２は、プルダウントランジスタとして機能し、第１の出力（Ｏｕｔ）を接地へ結合することがあり得、第２のＰＭＯＳトランジスタ３３２が非アクティブ化され（または低い伝導状態で動作し）得る。
【００３７】
[0042]  ラッチ回路１０２の第１および第２の出力（Ｏｕｔ，ＯｕｔＢ）は、共通モード入力信号１１２の第１の入力信号（Ｖｉｎ＋）と第２の入力信号（Ｖｉｎ−）との間の相対的な電圧差（relative voltage difference）を示す。例えば、第１の入力信号（Ｖｉｎ＋）が第２の入力信号（Ｖｉｎ−）よりも高い電圧レベルを有する場合、第１のトランジスタ２０８は第２のトランジスタ２１０よりも高いレートで伝導することがあり得、第１のプリチャージされたノード２１２が第２のプリチャージされたノード２１４よりも高いレートで放電するという結果になる。第１のプリチャージされたノード２１２が、第２のプリチャージされたノード２１４よりも高いレートで放電する場合、第３のＰＭＯＳトランジスタ３４２のゲートに適用された電圧（すなわち、第１のプリチャージされたノード２１２の電圧）は第３のＰＭＯＳトランジスタ３４２をアクティブ化し、第１のインバータ３３２、３５２は第１の出力（Ｏｕｔ）における高電圧信号を出力する。したがって、第１の入力信号（Ｖｉｎ＋）が第２の入力信号（Ｖｉｎ−）よりも高い電圧を有する場合、ラッチ回路１０２の第１の出力（Ｏｕｔ）は高電圧信号を生成する。
【００３８】
［0043]  代替的に、第２の入力信号（Ｖｉｎ−）が第１の入力信号（Ｖｉｎ＋）よりも高い電圧レベルを有する場合、第２のトランジスタ２１０は第１のトランジスタ２０８よりも高いレートで伝導することがあり得、第２のプリチャージされたノード２１４が第１のプリチャージされたノード２１２よりも高いレートで放電するという結果になる。第２のプリチャージされたノード２１４は、第１のプリチャージされたノード２１２よりも高いレートで放電する場合、第５のＰＭＯＳトランジスタ３４４のゲートに適用された電圧（すなわち、第２のプリチャージされたノード２１４の電圧）は第５のＰＭＯＳトランジスタ３４４をアクティブ化し、第２のインバータ３３４、３５４は第２の出力（ＯｕｔＢ）における高電圧信号を出力する。したがって、第２の入力信号（Ｖｉｎ−）が第１の入力信号（Ｖｉｎ＋）よりも高い電圧を有する場合、ラッチ回路１０２の第２の出力（ＯｕｔＢ）は高電圧信号を生成する。したがって、出力（Ｏｕｔ，ＯｕｔＢ）は、接地リファレンス（すなわち、動的ノード１０８）への第１のトランジスタ２０８を通る第１の放電レートが接地リファレンスへの第２のトランジスタ２１０を通る第２の放電レートを越えるかを示す。
【００３９】
[0044]  特定の実施形態では、比較器１０４は、比較器１０４の第１のトランジスタを通る接地リファレンスへの第１の放電レートおよび比較器の第２のトランジスタを通る接地リファレンスへの第２の放電レートに基づいて、ラッチ回路への出力を生成するように構成された動的にラッチされた比較器（dynamic latched comparator）であり得る。例えば、図３において、比較器１０４は、比較器１０４の第１のトランジスタ２０８を通る第１の放電レート（すなわち、第１のトランジスタ２０８が第１のプリチャージされたノード２１２を放電するレート）に基づいて、ラッチ回路１０２へ第１および第２の出力（Ｏｕｔ，ＯｕｔＢ）を生成し得る。加えて、比較器１０４は、比較器１０４の第２のトランジスタ２１０を通る第２の放電レート（すなわち、第２のトランジスタ２１０が第２のプリチャージされたノード２１４を放電するレート）に基づいて、ラッチ回路１０２へ第１および第２の出力（Ｏｕｔ，ＯｕｔＢ）を生成し得る。
【００４０】
[0045]  図３の回路２００は、第１および第２のトランジスタ２０８、２１０をアクティブ化するための比較器１０４の電圧範囲を拡大し得ることが理解されるであろう。例えば、クロックト回路１０６は、第１および第２のトランジスタ２０８、２１０のゲートからソースへの電圧を第１および第２のトランジスタ２０８、２１０のしきい値電圧よりも高い電圧レベルへ増加させるために、動的ノード１０８を負の電圧（すなわち、接地よりも低い電圧）へ選択的にバイアスし得る。第１および第２のトランジスタ２０８、２１０のゲートからソースへの電圧を増加させることは、トランジスタ２０８、２１０が比較器１０４（すなわち、第１および第２のトランジスタ２０８、２１０）の電圧供給（Ｖｄｄ）を増加させることなしに、アクティブ化する（または動作の飽和領域において動作する）ことを可能にし得る。比較器１０４の電圧供給（Ｖｄｄ）を増加させることなしに比較器１０４の電圧範囲を拡大することは、バッテリ電力消費を低減させ得ることがさらに理解されるであろう。
【００４１】
[0046]  図３において図示されるタイミングダイヤグラム３２０−３２４は、例示の目的に関し、説明を明確にするために提供される。タイミングダイヤグラム３２０−３２４における情報は、図３の回路２００の多様なインプリメンテーションに従って変化し得る。例えば、タイミングダイヤグラム３２０−３２４におけるトレースは、部分的に（piece-wise）直線であるというよりむしろ曲線を描くことがあり得、プロセス、温度、および電圧（ＰＶＴ）の状態に起因する変動を有し得る。さらに、タイミングダイヤグラム３２０−３２４は、原寸に比例して描かれ得る。
【００４２】
[0047]  図４を参照して、比較回路の電圧範囲を拡大するように動作可能な回路４００が示される。回路４００は、ラッチ回路４０２、比較器４０４（すなわち、動的回路または比較回路）、およびクロックト回路４０６を含む。ラッチ回路４０２は、比較器４０４から出力を受信するように結合される。クロックト回路４０６は、動的ノード４０８を介して比較器４０４に結合される。
【００４３】
[0048]  比較器４０４は、第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタのような第１のトランジスタ４０９、および第２のＰＭＯＳトランジスタのような第２のトランジスタ４１０を含む。第１のトランジスタ４０９のソースは、動的ノード４０８に結合され、第１のトランジスタ４０９のドレインは、第１の放電されたノード４１２に結合される。第１のトランジスタ４０９のゲートは、第１の入力信号（Ｖｉｎ＋）を受信するように結合される。第２のトランジスタ４１０のソースは、動的ノード４０８に結合され、第２のトランジスタ４１０のドレインは第２の放電されたノード４１４に結合される。第２のトランジスタ４１０のゲートは、第２の入力信号（Ｖｉｎ−）を受信するように結合される。したがって、第１のトランジスタ４０９は、動的ノード４０８に結合されることがあり得、第１の入力信号（Ｖｉｎ＋）に応答することがあり得、第２のトランジスタ４１０は、動的ノード４０８に結合されることがあり得、第２の入力信号（Ｖｉｎ−）に応答することがあり得る。第１の入力信号（Ｖｉｎ＋）および第２の入力信号（Ｖｉｎ−）は、共通モード入力信号（例えば、差動信号ペア）であり得る。
【００４４】
[0049]  クロックト回路４０６は、第３のＰＭＯＳトランジスタ４０１および第１のＮＭＯＳトランジスタ４０３を含み得る第１のインバータ４６２を含む。クロックト回路４０６はさらに、スイッチ４６４（例えば、第４のＰＭＯＳトランジスタ）、第２のインバータ４０５、およびキャパシタ４０７を含む。第１のインバータ４６２の入力は、クロック信号（Ｃｌｋ）を受信するように結合され、出力（例えば、第３のＰＭＯＳトランジスタ４０１のドレイン）は、キャパシタ４０７の第１の端子（すなわち、負端子）に結合される。第２のインバータ４０５は、クロック信号（Ｃｌｋ）を受信するように結合される。第２のインバータ４０５は、クロック信号（Ｃｌｋ）を受信することに応答して、反転されたクロック信号（ＩＣｌｋ）を生成するように構成される。第４のＰＭＯＳトランジスタのゲート（すなわち、スイッチ４６４）は、反転されたクロック信号（ＩＣｌｋ）を受信するように結合される。第４のＰＭＯＳトランジスタのソースは、供給電圧（Ｖｄｄ）に結合され、第４のＰＭＯＳトランジスタ４６４のドレインは、キャパシタ４０７の第２の端子（すなわち、正端子）に結合される。キャパシタ４０７の正端子は、動的ノード４０８に結合される。
【００４５】
[0050]  ラッチ回路４０２は、第１の放電されたノード４１２に、また、第２の放電されたノード４１４に結合された放電回路４３０を含む。ラッチ回路４０２はまた、交差結合されたインバータのペアも含む。交差結合されたインバータのペアのうちの第１のインバータは、第５のＰＭＯＳトランジスタ４５２および第２のＮＭＯＳトランジスタ４３２を含む。第２のＮＭＯＳトランジスタ４３２のゲートは、第５のＰＭＯＳトランジスタ４５２のゲートに結合される。第５のＰＭＯＳトランジスタ４５２のソースは、供給電圧（Ｖｄｄ）を受信するように結合され、第５のＰＭＯＳトランジスタ４５２のドレインは、第３のＮＭＯＳトランジスタ４４２のドレインに結合される。第２のＮＭＯＳトランジスタ４３２のソースは、接地に結合され、第２のＮＭＯＳトランジスタ４３２のドレインは、第５のＮＭＯＳトランジスタ４４２のソースに結合される。第３のＮＭＯＳトランジスタ４４２のゲートは、第１の放電されたノード４１２に結合される。交差結合されたインバータのペアのうちの第２のインバータは、第６のＰＭＯＳトランジスタ４５４および第４のＮＭＯＳトランジスタ４３４を含む。第６のＰＭＯＳトランジスタ４５４のゲートは、第４のＮＭＯＳトランジスタ４３４のゲートに結合される。第６のＰＭＯＳトランジスタ４５４のソースは、供給電圧（Ｖｄｄ）を受信するように結合され、第６のＰＭＯＳトランジスタ４５４のドレインは、第５のＮＭＯＳトランジスタ４４４のドレインに結合される。第５のＮＭＯＳトランジスタ４３４のソースは、接地に結合され、第４のＮＭＯＳトランジスタ４３４のドレインは、第５のＮＭＯＳトランジスタ４４４のソースに結合される。第５のＮＭＯＳトランジスタ４４４のゲートは、第２の放電されたノード４１４に結合される。
【００４６】
[0051]  リセット段階の間、クロックト回路４０６は、動的ノード４０８の電圧レベルを、クロック信号（Ｃｌｋ）に応答して、供給電圧（Ｖｄｄ）にほぼ等しい電圧に選択的にシフトする。例えば、リセット段階の間、クロック信号（Ｃｌｋ）は論理電圧ローレベルから論理ハイ電圧レベルへ遷移する。クロック信号（Ｃｌｋ）は、第３のＰＭＯＳトランジスタ４０１のゲートおよび第１のＮＭＯＳトランジスタ４０３のゲートへ供給される。論理ハイ電圧レベルを有するクロック信号（Ｃｌｋ）を受信することに応答して、第３のＰＭＯＳトランジスタ４０１が非アクティブ化され、第１のＮＭＯＳトランジスタ４０３がアクティブ化される。アクティブ化すると（Upon activation）、第１のＮＭＯＳトランジスタ４０３がキャパシタ４０７の負端子を接地に選択的にバイアスするように構成される。クロック信号（Ｃｌｋ）はまた、第２のインバータ４０５に供給され、論理ロー電圧レベルを有する反転されたクロック信号（ＩＣｌｋ）はスイッチ４６４のゲートへ供給される。スイッチ４６４は、論理ロー電圧レベルを有する反転されたクロック信号（ＩＣｌｋ）を受信することに応答してアクティブ化し、供給電圧（Ｖｄｄ）をキャパシタ４０７の正端子に結合する。したがって、リセット段階の間、キャパシタ４０７は、供給電圧（Ｖｄｄ）に基づいて充電し、動的ノード４０８の電圧は供給電圧（Ｖｄｄ）にほぼ等しくなる。
【００４７】
[0052]  動的ノード４０８の電圧レベルがほぼ供給電圧（Ｖｄｄ）に等しい場合、第１および第２のトランジスタ４０９、４１０のゲートからソースへの電圧は、第１および第２のトランジスタ４０９、４１０のそれぞれのしきい値電圧よりも低くなり得る。第１および第２のトランジスタ４０９、４１０は、ゲートからソースへの電圧がしきい値の電圧よりも低い場合、非アクティブ化され得る（または動作の三極管領域のような低い伝導レートを用いる動作のモードにおいて動作し得る）。第１および第２のトランジスタ４０９、４１０を非アクティブ化することは、トランジスタ４０９、４１０を通って流れる充電電流が実質的に存在しないという結果になり得、比較器４０４は「オフ」状態に入り得る。
【００４８】
[0053]  比較段階の間、クロックト回路４０６は、クロック信号（Ｃｌｋ）に応答して、動的ノード４０８の電圧レベルを選択的に供給電圧（Ｖｄｄ）よりも高くシフトするために、充電されたキャパシタ４０７を使用する。例えば、比較段階の間、クロック信号（Ｃｌｋ）は論理ハイ電圧レベルから論理ロー電圧レベルへ遷移する。クロック信号（Ｃｌｋ）は、第３のＰＭＯＳトランジスタ４０１のゲートおよび第１のＮＭＯＳトランジスタ４０３のゲートへ供給される。論理ロー電圧レベルを有するクロック信号（Ｃｌｋ）を受信することに応答して、第３のＰＭＯＳトランジスタ４０１がアクティブ化され、第１のＮＭＯＳトランジスタ４０３が非アクティブ化される。アクティブ化すると、第３のＰＭＯＳトランジスタ４０１は、キャパシタ４０７の負端子へ供給電圧（Ｖｄｄ）にほぼ等しい電圧を供給するように構成される。例えば、第３のＰＭＯＳトランジスタ４０１は、第３のＰＭＯＳトランジスタ４０１のソースに結合された供給電圧（Ｖｄｄ）に基づいてプルアップトランジスタとして機能し得る。クロック信号（Ｃｌｋ）は、第２のインバータ４０５に供給され、論理ハイ電圧レベルを有する反転されたクロック信号（ＩＣｌｋ）はスイッチ４６４のゲートへ供給される。論理ハイ電圧レベルを有する反転されたクロック信号（ＩＣｌｋ）を受信することに応答して、スイッチ４６４がオフされ得る。動的ノード４０８は、キャパシタ４０７の正端子に結合される。したがって、動的ノード４０８の電圧は、リセット段階の間に生成された充電されたキャパシタ４０７にわたる電圧プラスキャパシタ４０７の負端子における供給電圧（Ｖｄｄ）に等しくなり得る。
【００４９】
[0054]  動的ノード４０８の電圧レベルを供給電圧（Ｖｄｄ）よりも高い電圧にバイアスすることは、共通モード入力信号（Ｖｉｎ＋、Ｖｉｎ−）（例えば、差動信号ペア）の共通モード電圧をブーストし得る。例えば、動的ノード４０８の電圧レベルが供給電圧（Ｖｄｄ）よりも高くバイアスされる場合、比較器４０４の電圧範囲は、動的ノード４０８の電圧レベルが供給電圧（Ｖｄｄ）にバイアスされる場合と比べて、拡張される。動的ノード４０８の電圧レベルをバイアスすることによって比較器４０４の電圧範囲を拡大すること（すなわち、第１のトランジスタ４０９のソースの電圧レベルをバイアスすること）および第１の入力信号（Ｖｉｎ＋）の電圧レベルを維持することは、第１のトランジスタ４０９のゲートからソースへの電圧を第１のトランジスタ４０９のしきい値電圧よりも高いレベルへ増加させ得る。同様の方法で、動的ノード４０８の電圧レベルをバイアスすることによって比較器４０４の電圧範囲を拡大すること（すなわち、第２のトランジスタ４１０のソースの電圧レベルをバイアスすること）および第２の入力信号（Ｖｉｎ−）の電圧レベルを維持することは、第２のトランジスタ４１０のゲートからソースへの電圧を第２のトランジスタ４１０のしきい値電圧よりも高いレベルへ増加させ得る。第１および第２のトランジスタ４０９、４１０のゲートからソースへの電圧がそれぞれ第１および第２のトランジスタ４０９、４１０のしきい値電圧よりも高い場合、第１および第２のトランジスタは、それぞれ第１および第２の放電されたノード４１２、４１４を充電するためにアクティブ化され得る。以下に説明されるように、第１および第２のトランジスタ４０９、４１０のソースが共通の電圧（すなわち、動的ノード４０８）に結合されるため、第１および第２のトランジスタ４０９、４１０が同様の特徴（すなわち、同様のしきい値電圧）を有する場合、ラッチ回路４０２の第１および第２の出力（Ｏｕｔ，ＯｕｔＢ）は第１と第２の入力信号（Ｖｉｎ＋，Ｖｉｎ）との間の電圧差を決定し得る。
【００５０】
[0055]  放電回路４３０は、リセット段階の間、第１および第２の放電されたノード４１２、４１４を放電し、放電回路４３０は比較段階の間非アクティブ化され得る。第１および第２のトランジスタ４０９、４１０がアクティブ化される場合、第１および第２のトランジスタ４０９、４１０はプルアップトランジスタとして機能し、第１と第２の放電されたノード４１２、４１４それぞれを放電することを開始する。第３のＮＭＯＳトランジスタ４４２は、第１の放電されたノード４１２の電圧に応答し、第５のＮＭＯＳトランジスタ４４４は第２の放電されたノード４１４の電圧に応答する。例えば、第１の放電されたノード４１２の電圧が増加するに従い、第３のＮＭＯＳトランジスタ４４２が電流を伝導するレートが増加する。加えて、第２の放電されたノード４１４の電圧が増加するに従い、第５のＮＭＯＳトランジスタ４４４が電流を伝導するレートが増加する。
【００５１】
[0056]  第１の放電されたノード４１２における電圧が、第３のＮＭＯＳトランジスタ４４２をアクティブ化するために十分なレベルに上がる（rises）場合、交差結合されたインバータのペアの第１のインバータ４３２、４５２はラッチ回路４０２の第１の出力（Ｏｕｔ）における低電圧信号を切り替え、出力する。第１の出力（Ｏｕｔ）における低電圧信号は、ラッチ回路４０２の第２の出力（ＯｕｔＢ）において高電圧信号を維持するために、交差結合されたインバータのペアの第２のインバータ４３４、４５４を駆動する。例えば、第１の出力（Ｏｕｔ）における低電圧信号は、第６のＰＭＯＳトランジスタ４５４のゲートへ、および第４のＮＭＯＳトランジスタ４３４のゲートへ適用されることがあり得る。結果として、第６のＰＭＯＳトランジスタ４５４は、プルアップトランジスタとして機能し、第２の出力（ＯｕｔＢ）を接地へ結合することがあり得、第４のＮＭＯＳトランジスタ４３４が非アクティブ化され得る。第２の放電されたノード４１４における電圧が、第５のＮＭＯＳトランジスタ４４４をアクティブ化するために十分なレベルに上がる場合、交差結合されたインバータのペアの第２のインバータ４３４、４５４は第２の出力（ＯｕｔＢ）における低電圧信号を切り替え、出力する。先に説明されたものと同様の方法で、第２の出力（ＯｕｔＢ）における低電圧信号は、第１の出力（Ｏｕｔ）において高電圧信号を維持するために、交差結合されたインバータのペアの第１のインバータ４３２、４５２を駆動する。
【００５２】
[0057]  ラッチ回路４０２の第１および第２の出力（Ｏｕｔ，ＯｕｔＢ）は、第１の入力信号（Ｖｉｎ＋）と第２の入力信号（Ｖｉｎ−）との間の相対的な電圧差を示す。例えば、第１の入力信号（Ｖｉｎ＋）が第２の入力信号（Ｖｉｎ−）よりも低い電圧レベルを有する場合、第１のトランジスタ４０９は第２のトランジスタ４１０よりも高いレートで伝導することがあり得、第１の放電されたノード４１２が第２の放電されたノード４１４よりも高いレートで充電するという結果になる。第１の放電されたノード４１２が、第２の放電されたノード４１４よりも高いレートで充電する場合、第３のＮＭＯＳトランジスタ４４２のゲートに適用された電圧は第３のＮＭＯＳトランジスタ４４２をアクティブ化し、第１のインバータ４３２、４５２は第１の出力（Ｏｕｔ）における低電圧信号を出力する。したがって、第１の入力信号（Ｖｉｎ＋）は、第２の入力信号（Ｖｉｎ−）よりも低い電圧を有する場合、ラッチ回路４０２の第１の出力（Ｏｕｔ）は低電圧信号を生成する。同様の方法で、第２の入力信号（Ｖｉｎ−）が第１の入力信号（Ｖｉｎ＋）よりも低い電圧を有する場合、ラッチ回路４０２の第２の出力（ＯｕｔＢ）は低電圧信号を生成する。
【００５３】
[0058]  図４の回路４００は、比較モードの間、第１および第２のトランジスタ４０９、４１０をアクティブ化するために、比較器４０４の電圧範囲を拡大し、リセットモードの間に比較器４０４をオフすることがあり得ることが理解されるであろう。比較器４０４をオフすることは、バッテリの電力消費を低減させ得る。
【００５４】
[0059]  図５を参照して、比較回路の電圧範囲を拡大する方法５００の特定の実施形態のフローチャートが示される。例示的な実施形態では、方法５００は、図１のシステム１００、図２−図３の回路２００、図４の回路４００、または任意のそれらの組み合わせを使用して実行され得る。
【００５５】
[0060]  方法５００は、５０２において、クロック信号に応答して動的回路の供給リファレンスの電圧レベル、または、動的回路の接地リファレンスの電圧レベルのうちの１つを選択的にシフトすることを含む。例えば、図１−図３において図示される実施形態を参照して、クロックト回路１０６は動的ノード１０８の電圧レベルを接地へ、およびクロック信号（Ｃｌｋ）に応答して接地よりも低い電圧（すなわち、負の電圧）レベルへ選択的にシフトし得る。動的ノード１０８は、動的回路（すなわち、比較器１０４）の接地リファレンスであり得る。クロック信号（Ｃｌｋ）は、クロックト回路がリセット段階にあるかまたは比較段階にあるかを制御し得る。例えば、図２に関して説明されるように、論理ハイ電圧レベルから論理ロー電圧レベルへ変遷しているクロック信号（Ｃｌｋ）に応答して、クロックト回路１０６は、リセット段階において動作し、動的ノード１０８の電圧を選択的にほぼ接地へバイアスする。加えて、図３に関して説明されるように、論理ロー電圧レベルから論理ハイ電圧レベルへ変遷しているクロック信号（Ｃｌｋ）に応答して、クロックト回路１０６は、比較段階において動作し、比較器の電圧範囲を拡大するために、動的ノードを負の電圧（すなわち、接地よりも低い電圧）へ選択的にバイアスする。別の例として、図４において示される実施形態を参照して、クロックト回路４０６は、動的ノード４０８の電圧レベルを、クロック信号（Ｃｌｋ）に応答して、供給電圧（Ｖｄｄ）よりも高い電圧に、および供給電圧（Ｖｄｄ）に選択的にシフトし得る。動的ノード４０８は、動的回路（すなわち、比較器４０４）の供給リファレンスであり得る。
【００５６】
[0061]  ５０４において、接地リファレンスの電圧レベルを選択的にシフトしているとき、クロックト回路のキャパシタの第１の端子は、電圧供給に結合されることがあり得、キャパシタの第２の端子は、リセット段階の間キャパシタを充電するために、接地に結合され得る。例えば、図２において、クロックト回路１０６のキャパシタ２０６の第１の端子は、リセット段階の間（すなわち、クロック信号（Ｃｌｋ）が論理ロー電圧レベルであるとき）電圧供給（Ｖｄｄ）に結合される。特に、第１のＰＭＯＳトランジスタ２０１は、クロック信号（Ｃｌｋ）が論理ロー電圧レベルへ変遷するとき、プルアップトランジスタとしてアクティブ化および機能する。第１のＰＭＯＳトランジスタ２０１がアクティブ化される場合、キャパシタ２０６の第１の端子は、第１のＰＭＯＳトランジスタ２０１の伝導を通る電圧供給（Ｖｄｄ）に結合される。クロックト回路１０６のキャパシタ２０６の第２の端子（すなわち、負端子）はリセット段階の間、接地へ結合される。特に、スイッチ２０４は、反転されたクロック信号（ＩＣｌｋ）が論理ハイ電圧レベルへ変遷する場合（すなわち、クロック信号（Ｃｌｋ）が論理ロー電圧レベルへ変遷する場合）、アクティブ化し、プルダウントランジスタとして機能する。スイッチ２０４（例えば、第４のＮＭＯＳトランジスタ）がアクティブ化される場合、キャパシタ２０６の第２の端子は、第４のＮＭＯＳトランジスタ２０４の伝導を通る接地に結合される。
【００５７】
[0062]  キャパシタの第１の端子は、５０６において、比較段階の間、接地に結合され得る。例えば、図３において、キャパシタ２０６の第１の端子は、比較段階の間（すなわち、クロック信号（Ｃｌｋ）が論理ハイ電圧レベルへ変遷する場合）接地に結合される。特に、第３のＮＭＯＳトランジスタ２０３は、クロック信号（Ｃｌｋ）が論理ハイ電圧レベルへ変遷する場合、アクティブ化し、プルダウントランジスタとして機能する。第３のＮＭＯＳトランジスタ２０３がアクティブ化される場合、キャパシタ２０６の第１の端子は、第３のＮＭＯＳトランジスタ２０３の伝導を通る接地に結合される。キャパシタ２０６の第２の端子は、動的回路（すなわち、比較器１０４）に対する接地リファレンスと同様に、接地よりも低い電圧レベル（すなわち、負の電圧）を供給するために動的ノード１０８に結合され得る。代替的に、図４において、キャパシタ４０７は、動的回路へ供給リファレンスをシフトするために、電圧供給（Ｖｄｄ）に結合され得る。
【００５８】
[0063]  図５の方法５００は、第１および第２のトランジスタ２０８、２１０をアクティブ化するために、比較器１０４の信号比較電圧範囲を拡大し得ることが理解されるであろう。例えば、クロックト回路１０６は、第１および第２のトランジスタ２０８、２１０のゲートからソースへの電圧を第１および第２のトランジスタ２０８、２１０のしきい値電圧よりも高い電圧レベルへ増加させるために、動的ノード１０８を負の電圧（すなわち、接地よりも低い電圧）へ選択的にバイアスし得る。第１および第２のトランジスタ２０８、２１０のゲートからソースへの電圧を増加させることは、トランジスタ２０８、２１０が比較器１０４の電圧供給（Ｖｄｄ）を増加させることなしに、アクティブ化する（または動作の飽和領域において動作する）ことを可能にし得る。
【００５９】
[0064]  図６を参照して、比較回路の電圧範囲を拡大するように動作可能なコンポーネントを含むワイヤレスデバイス６００のブロック図が示される。デバイス６００は、メモリ６３２に結合された、デジタル信号プロセッサ（ＤＳＰ）のようなプロセッサ６１０を含む。
【００６０】
[0065]  図６はまた、プロセッサ６１０およびディスプレイ６２８に結合されるディスプレイコントローラ６２６を示す。符号器／復号器（ＣＯＤＥＣ）６３４はまた、プロセッサ６１０に結合されることができる。スピーカ６３６およびマイクロフォン６３８が、ＣＯＤＥＣ ６３４に結合されることができる。図６はまた、ワイヤレスコントローラ６４０が、プロセッサ６１０およびワイヤレスアンテナ６４２に結合されることができることを示す。無線周波数（ＲＦ）インタフェース６８０は、ワイヤレスコントローラ６４０とワイヤレスアンテナ６４２との間に配置される。
【００６１】
[0066]  プロセッサ６１０は、ラッチ回路１０２、比較器１０４、およびクロックト回路１０６を含み得る。特定の実施形態では、プロセッサ６１０は、クロック信号に応答して、動的回路の接地リファレンスの電圧レベルを選択的にシフトするように構成され得る。例えば、プロセッサ６１０は、クロック信号（Ｃｌｋ）を論理ロー電圧レベルへ変遷させることがあり得、クロックト回路１０６がリセット段階に入る結果となる、またはクロック信号（Ｃｌｋ）を論理ハイ電圧レベルへ変遷させることがあり得、クロックト回路１０６が比較段階に入る結果となる。
【００６２】
[0067]  メモリ６３２は、実行可能な命令６５６を含む有形の非一時的なプロセッサ可読記憶媒体であり得る。命令６５６は、クロック信号に応答して、動的回路の接地リファレンスまたは動的回路の供給リファレンスのうちの１つの電圧レベルを選択的にシフトさせるために、プロセッサ６１０のようなプロセッサによって実施されることがあり得る。例えば、特定の実施形態では、命令６５６は、クロック信号（Ｃｌｋ）を論理ロー電圧レベルへ変遷させるためにプロセッサ６１０によって実行可能であることがあり得、クロックト回路１０６がリセット段階に入るという結果となり、または、命令６５６は、クロック信号（Ｃｌｋ）を論理ハイ電圧レベルへ変遷させるためにプロセッサ６１０によって実行可能であることがあり得、クロックト回路１０６が比較段階に入るという結果となる。別の実施形態では、命令６５６は、図４のクロック信号（Ｃｌｋ）を論理ロー電圧レベルへ変遷させるためにプロセッサ６１０によって実行可能であることがあり得、クロックト回路４０６が比較段階に入るという結果になり、または、命令６５６は、図４のクロック信号（Ｃｌｋ）を論理ハイ電圧レベルへ変遷させるためにプロセッサ６１０によって実行可能であることがあり得、クロックト回路４０６がリセット段階に入るという結果になる。特定の実施形態では、プロセッサ６１０は、論理ロー電圧レベルから論理ハイ電圧レベルの間でクロック信号（Ｃｌｋ）を変遷させるためにスタティックレート（static rate）を決定し得る。別の特定の実施形態では、プロセッサ６１０はプロセス、電圧、温度（ＰＶＴ）の多様性のような外的要因に基づいてクロック信号（Ｃｌｋ）をランダムに変遷させ得る。
【００６３】
[0068]  特定の実施形態において、プロセッサ６１０、ディスプレイコントローラ６２６、メモリ６３２、ＣＯＤＥＣ ６３４、およびワイヤレスコントローラ６４０は、システムインパッケージの、またはシステムオンチップの、デバイス６２２に含まれる。特定の実施形態では、入力デバイス６３０および電源６４４が、システムオンチップデバイス６２２に結合される。さらに、特定の実施形態では、図６に示されるように、ディスプレイ６２８、入力デバイス６３０、スピーカ６３６、マイクロフォン６３８、ワイヤレスアンテナ６４２、および電源６４４は、システムオンチップデバイス６２２の外部に存在する。しかしながら、ディスプレイ６２８、入力デバイス６３０、スピーカ６３６、マイクロフォン６３８、ワイヤレスアンテナ６４２、および電源６４４の各々は、インタフェースまたはコントローラのような、システムオンチップデバイス６２２のコンポーネントに結合されることができる。
【００６４】
[0069]  説明した実施形態と連結して、装置は、共通モード入力信号を比較するための手段を含み、その比較するための手段は動的ノードに結合される。例えば、共通モード入力信号を比較するための手段は、図１−図３の比較器１０４、図１−図３のラッチ回路１０２、図４の比較器４０４、図４のラッチ回路４０２、図６の命令６５６を実行するようにプログラムされたプロセッサ６１０、共通モード入力信号を比較するための１つまたは複数の命令、モジュール、回路、または他のデバイス、あるいはそれらの任意の組み合わせを含み得る。
【００６５】
[0070]  装置はまた、信号比較電圧範囲を拡大するために動的ノードをバイアスするための手段を含み得る。例えば、動的ノードをバイアスするための手段は、図１−図３のクロックト回路１０６、図４のクロックト回路４０６、図６の命令６５６を実行するようにプログラムされたプロセッサ６１０、共通モード入力信号の接地よりも低い電圧に動的ノードをバイアスするための１つまたは複数の命令、モジュール、回路、または他のデバイス、あるいはそれらの任意の組み合わせを含み得る。
【００６６】
[0071]  当業者であれば、ここに開示された実施形態に関連して説明された多様な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組み合わせとしてインプリメントされ得ることをさらに理解するであろう。多様な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップは、それらの機能性の点で一般的に上述されている。このような機能性が、ハードウェアとしてインプリメントされるか、あるいはプロセッサによって実行可能な命令としてインプリメントされるかは、特定のアプリケーションおよびシステム全体に課せられる設計制約に依存する。当業者は、各特定のアプリケーションのために方式を変化させて、説明された機能性をインプリメントし得るが、このようなインプリメンテーションの決定は本開示の範囲からの逸脱をまねくものと解釈されるべきではない。
【００６７】
[0072]  ここで開示された実施形態に関連して説明されたアルゴリズムまたは方法のステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組み合わせにおいて、具現化（embodied）され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、消去可能読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、あるいは当技術において周知であるその他任意の形状の非一時的な記憶媒体に存在し得る。典型的な記憶媒体は、プロセッサが記憶媒体からの情報を読み取り、記憶媒体に情報を書き込むことができるように、このプロセッサに結合される。代替例においては、記憶媒体はプロセッサに統合され得る。プロセッサと記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）において存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末において存在し得る。代替例においては、プロセッサと記憶媒体は、コンピューティングデバイスまたはユーザ端末においてディスクリートコンポーネントとして存在し得る。
【００６８】
[0073]  開示される実施形態の先の説明は、当業者が開示された実施形態を製造または使用することを可能にするために提供される。これらの実施形態に対する様々な変更は、当業者にとって容易に明らかであろう、また、ここで定義される原理は、本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、ここに提示された実施形態に限定されるようには意図されず、以下の特許請求の範囲によって定義されるような原理および新規な特徴と一致する可能な最も広い範囲を与えられることとなる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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