(57)【要約】  サイズが小さく、広い動作周波数および帯域幅に適用できる一方で好ましい集積回路（ＩＣ）およびプリント回路基板技術にも適合した、高い線形性をもたらす信号処理装置である。ある実現例において、信号ハンドリング装置（１００）は、入力信号を受け、内部装置インピーダンスと整合させるための入力インピーダンス変成器（１０２）と、Ｎ個の分割信号を与えるための分割器（１０４）と、Ｎ個の分割信号を処理するための複数の信号処理回路（１１０；１１２−１、...、１１２−ｍ）と、Ｎ個の分割信号を結合して結合信号にするための結合器（１２０）と、結合信号を受け内部装置インピーダンスを装置の出力インピーダンスと整合させるための出力インピーダンス変成器（１２２）とを備える。この装置は、フィルタ処理、デュプレクス処理、およびその他高周波数信号処理機能を提供し得る。調整可能なデュプレクサを、周波数依存インピーダンス変成器を備えるベクトルインダクタおよび調整可能なキャパシタアレイを用いて実現してもよい。
2016521931.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
入力信号を受け、前記装置の入力インピーダンスを内部装置インピーダンスと整合させるための第１のインピーダンス変成器と、
前記第１のインピーダンス変成器の出力をＮ個の分割信号に分割するための分割器と、
前記Ｎ個の分割信号を処理するための複数の信号処理回路と、
前記Ｎ個の分割信号を結合して結合信号にするための結合器と、
前記結合信号を受け前記内部装置インピーダンスを前記装置の出力インピーダンスと整合させるための第２のインピーダンス変成器とを備える、装置。
【請求項２】
前記分割器、前記信号処理回路、および前記結合器は各々、前記内部装置インピーダンスと同等の入力インピーダンスおよび出力インピーダンスを有する、請求項１に記載の装置。
【請求項３】
前記複数の信号処理回路から選択された１つの信号処理回路が、前記Ｎ個の分割信号のうちの対応する１つの分割信号をフィルタリングするように結合されている、請求項１に記載の装置。
【請求項４】
前記信号処理回路はフィルタ回路である、請求項１に記載の装置。
【請求項５】
前記信号処理回路は、高帯域フィルタ回路および低帯域フィルタ回路をさらに含むデュプレクサを提供する、請求項１に記載の装置。
【請求項６】
前記フィルタはさらに共振器を含む、請求項４に記載の装置。
【請求項７】
前記共振器はさらに少なくとも１つのベクトルインダクタを含む、請求項６に記載の装置。
【請求項８】
前記少なくとも１つのベクトルインダクタは、複数であるＭ個の相互に密に結合された層状の誘導性構造体を含む、請求項７に記載の装置。
【請求項９】
前記共振器のうちの少なくとも１つの共振器はさらにキャパシタのアレイを含む、請求項６に記載の装置。
【請求項１０】
前記入力インピーダンスはＫオームであり、前記内部インピーダンスはＲオームであり、前記第１のインピーダンス変成器はさらに前記入力信号の電圧を
【数１】
2016521931.tif 000009
に低減する、請求項１に記載の装置。
【請求項１１】
前記分割器はさらに電圧レベルを
【数２】
2016521931.tif 000010
に降下させる、請求項１０に記載の装置。
【請求項１２】
入力信号を処理するための方法であって、
入力インピーダンスを内部インピーダンスと整合するように変換する第１のインピーダンス変換ステップと、
前記第１のインピーダンス変換ステップの出力をＮ個の分割信号に分割するステップと、
前記Ｎ個の分割信号を信号処理するステップと、
前記Ｎ個の分割信号を結合信号になるように結合するステップと、
内部インピーダンスを出力インピーダンスと整合させて出力信号を与えるための第２のインピーダンス変換ステップとを含む、方法。
【請求項１３】
前記分割するステップ、前記信号処理するステップ、および前記結合するステップは各々、前記内部インピーダンスと同等の入力インピーダンスおよび出力インピーダンスを与える、請求項１２に記載の方法。
【請求項１４】
複数の前記信号処理するステップから選択された１つの信号処理ステップは、前記Ｎ個の分割信号のうちの対応する１つの分割信号のフィルタリングを実行する、請求項１２に記載の方法。
【請求項１５】
前記信号処理するステップはデュプレクス機能を実行する、請求項１２に記載の方法。
【請求項１６】
フィルタリング機能はさらに共振器を含む、請求項１５に記載の方法。
【請求項１７】
共振器はさらに少なくとも１つのベクトルインダクタを含む、請求項１５に記載の方法。
【請求項１８】
前記少なくとも１つのベクトルインダクタは、複数であるＭ個の相互に密に結合された層状の誘導性構造体を含む、請求項１７に記載の方法。
【請求項１９】
前記共振器のうちの少なくとも１つはさらにキャパシタのアレイを含む、請求項１６に記載の方法。
【請求項２０】
前記入力インピーダンスはＫオームであり、前記内部インピーダンスはＲオームであり、前記第１のインピーダンス変換ステップはさらに前記入力信号の電圧を
【数３】
2016521931.tif 000011
に低減する、請求項１２に記載の方法。
【請求項２１】
前記分割するステップはさらに電圧レベルを
【数４】
2016521931.tif 000012
に降下させる、請求項２０に記載の方法。
【請求項２２】
前記少なくとも１つの共振器は、前記キャパシタのアレイの容量を変更することによって調整可能である、請求項９に記載の装置。
【請求項２３】
前記共振器はさらに周波数スケーリングの下で一定の周波数応答を可能にする周波数依存整合ネットワークを含む、請求項２２に記載の装置。
【請求項２４】
前記周波数依存整合ネットワークは、前記キャパシタのアレイの容量の変更の結果としての前記装置の内部インピーダンスの変化に適応する、請求項２３に記載の装置。
【請求項２５】
前記ベクトルインダクタはさらに、
対応する複数の回路層として配置された複数であるＭ個のインダクタ素子を含み、前記インダクタ素子は各々導電材料のパッチとして形成され、前記回路層は、前記インダクタ素子の導電材料のパッチが縦方向において互いに整列するように、縦方向において互いに関連して配置され、
前記インダクタ素子を保持する回路層の対と対との間に配置された複数の絶縁材料層を含み、
各インダクタ素子は、それぞれのインダクタ素子の上方および／または下方の回路層内に配置された１つ以上の隣接するインダクタ素子に密に結合されている、請求項８に記載の装置。
【請求項２６】
各インダクタ素子は導電材料からなる概ね矩形のパッチとして形成されている、請求項２５に記載の装置。
【請求項２７】
各インダクタの前記回路層および絶縁材料層は、マイクロストリップ回路基板上に形成されている、請求項２５に記載の装置。
【請求項２８】
前記共振器のうちの少なくとも１つの共振器はさらに、
調整可能な容量を提供するアレイキャパシタを含み、前記アレイキャパシタは複数の容量セルから形成され、各容量セルはさらに第１の端子と第２の端子との間に結合され、各単位容量セルは一対の受動２端子キャパシタ要素を含み、各キャパシタ要素はアノード端子とカソード端子とバイアス電圧入力端子とを有し、一対の前記キャパシタは、第１のキャパシタのアノードが第２のキャパシタのカソードに接続され前記第２のキャパシタのアノードが前記第１のキャパシタのカソードに接続されるように逆平行で接続されている、請求項２５に記載の装置。
【請求項２９】
前記アレイキャパシタは半導体チップ基板上に形成されている、請求項２８に記載の装置。
【請求項３０】
前記アレイキャパシタの半導体チップはベクトルインダクタ構造を提供するプリント回路基板に搭載されている、請求項２９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
技術分野
この特許出願は、無線周波数回路に関し、特に、線形性、高いＱ値、およびコンパクトなサイズをもたらす信号ハンドリング装置および方法に関する。
【背景技術】
【０００２】
背景情報
改善された性能と付加特徴を有するより一層小さな電子機器に対する需要は高まり続けている。スマートフォン、タブレット、ラップトップコンピュータ、および同様の計算装置は、今も常に、３Ｇ、４Ｇ、ロングタームエボリューション（Long Term Evolution）（ＬＴＥ）およびその他のセルラー、ワイヤレスフィデリティ（Wireless Fidelity）（Ｗｉ−Ｆｉ）、近距離無線通信（Near Field Communication）（ＮＦＣ）、グローバルポジショニングシステム（Global Positioning System）（ＧＰＳ）、ブルートゥース（登録商標）（Bluetooth（登録商標））およびさらにそれ以外のもの等の、さまざまな種類の無線ネットワークを使用して通信することが期待されている。実際、ＬＴＥネットワークへの完全な接続性を提供しようとするだけでも、４０を超える可能な無線周波数帯に対応しなければならない。それに伴う範囲の動作周波数と広い帯域幅に対応しなければならないので、アナログおよび混合信号設計についての非常に多くの課題がある。
【０００３】
加えて、「薄さの流行（thin is in）」という必要条件があるので、この接続性を提供するのに必要なアンテナおよびその他の無線周波数部品のために利用できるスペースは減少し続けている。
【０００４】
ディープサブミクロン相補型金属酸化物半導体（Deep Sub-Micron Complimentary Metal Oxide Semiconductor）（ＤＳＭ−ＣＭＯＳ）集積回路（ＩＣ）技術は、これらシステムにおいて必要な混合信号フロントエンドを実現するためにますます使用されている。ＤＳＭ−ＣＭＯＳは、要求されている高密度回路集積化を提供するが、特定の回路に利用できる動作電圧は低下する。これは、高周波数動作と回路面積の減少という２つの利点をもたらすが、電圧レベルが低下しているので、より高い電力の必要性に対処する能力は損なわれる。このように、混合信号フロントエンドはまだ、ガリウムヒ素（ＧａＡｓ）等の代替ＩＣ技術が依然として魅力的な選択肢である少なくとも１つの領域に留まっている。
【０００５】
デジタル設計分野という観点から考慮すべきことには、本質的に基板自体の内部にある容量を提供する基板を使用するという、設計の重要な傾向が含まれる。これら製品、たとえばニューヨーク州Hoosick FallsにあるOak Mitsui Technologiesから入手できるFaradFlex（登録商標）は、超薄型の積層低インピーダンス低インダクタンスかつ高容量の基板に基づいている。これら基板のもう１つの重要な利点は、これら基板により、さもなければ物理的な回路基板スペースの二分の一以上を占めるかもしれない離散バイパスキャパシタの必要性が減じられることである。埋込み容量回路基板技術は、高周波回路にとってますます必要な構成要素になりつつある。また、超薄型フォームファクタは、これら基板が一般的に低電圧低電力用途に最も適していると考えられることも意味する。
【０００６】
無線周波数回路においてインピーダンスを変換することも長年知られている。Guenella変成器として知られている回路は、一種の伝送線路変成器である。この変成器の目的は、入力信号を搬送する伝送線路の５０オーム等の特性インピーダンスを、装置内部の回路の異なる入力インピーダンスと整合させることである。インピーダンス整合は、反射を最小に抑えて最大信号電力伝達を提供するのに必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
概要
課題の説明
現在、フィルタおよびデュプレクサ等の無線周波数信号処理回路は、いずれも受信機および干渉送信にとって利益がある、強い送信信号の存在下で弱い受信信号を扱うために、比較的高い３次インターセプトポイント（ＩＰ３）を示す必要がある。
【０００８】
それぞれ必要な帯域幅が異なる多数の異なる周波数帯域で動作する無線周波数回路の必要性が増し続けている。最も一般的な手法は、所望の各動作帯域に対し、フィルタ／デュプレクサ等の独立した信号処理回路を設けることである。次に、個々のフィルタ／デュプレクサ回路を、所望の機能に応じて対応するフィルタ／デュプレクサのうちの１つ以上を使用できるようにする選択ロジックによって制御されるスイッチを用いて相互に接続する。問題なのは、これらフィルタ／デュプレクサネットワークが、非常に大きく、高価で、容易に再構成できないことである。
【課題を解決するための手段】
【０００９】
好ましい解決策の概要
上記およびその他の関連する課題が本発明の動機であり、本発明は、以下の属性、すなわち、そうでなければ表面弾性波（Surface Acoustic Wave）（ＳＡＷ）または薄膜バルク音響バー共振器（Thin Film Bulk Acoustic Bar Resonator）（ＦＢＡＲ）技術を用いることによって利用することができる所望の線形性能を犠牲にしないための高いＩＰ３と、コンパクトなサイズと、プログラミング性とを有する、迅速な信号処理回路（フィルタ／デュプレクサ等）の実現を可能にする信号ハンドリング装置である。
【００１０】
重要な改革は、基礎となる信号処理回路の小さなサイズとプログラミング性を維持しつつ高い線形性を考慮した信号ハンドリングに対する取組みである。本明細書に記載の信号ハンドリングに対する取組みは、広い動作周波数および帯域幅にわたる高電力信号を扱うことが必要な用途において好都合である一方で、現在好ましいＩＣ技術（ＤＳＭ−ＣＭＯＳ等）、現在好ましい埋込み容量、非常に薄い回路基板（FaradFlex等）に理想的に適合している。
【００１１】
ある特定の実現例において、信号ハンドリング装置は、入力信号を受け装置の入力インピーダンスを内部装置インピーダンスと整合させるための入力インピーダンス変成器と、第１のインピーダンス変成器の出力をＮ個の分割信号に分割するための分割器と、Ｎ個の分割信号を処理するための多数の信号処理回路と、Ｎ個の分割信号を結合して１つの結合信号にするための結合器と、結合信号を受け内部装置インピーダンスを装置の出力インピーダンスと整合させるための出力インピーダンス変成器とを含む。
【００１２】
信号処理回路は、フィルタ、デュプレクサ、またはその他の無線周波数回路を含み得る。分割器、信号処理回路、および結合器は一般的に、内部装置インピーダンスと同等の入力インピーダンスおよび出力インピーダンスをそれぞれ有し得る。
【００１３】
ある構成において、信号処理回路は、少なくとも１つのベクトルインダクタを含む共振器である。ベクトルインダクタは、互いに密に結合された層状の複数の誘導性構造体から構成されてもよい。さらに他の構成において、共振器はさらにキャパシタのアレイを含み、キャパシタアレイは調整可能フィルタを提供すべく調整可能であってもよい。
【００１４】
キャパシタアレイが調整可能である実施形態では、入力と出力に、調整可能で周波数に依存するインピーダンス整合ネットワークも設けることが好ましいであろう。
【００１５】
調整可能な共振器および／またはフィルタのもう１つの実現例は、FaradFlex基板等の適切なプリント回路（printed circuit）基板を用いることにより、ベクトルインダクタを実現する。集積回路チップとして実現される１つ以上のキャパシタアレイは、ＰＣ基板上に実装される。ＰＣ基板はまた、インダクタとキャパシタとの間に相互接続を設けることにより、共振器および／またはフィルタを実現する。
【００１６】
以下の詳細な説明は添付の図面を参照する。
【図面の簡単な説明】
【００１７】
【図１】信号ハンドリング装置の概略図である。
【図２Ａ】インダクタ素子の等角図である。
【図２Ｂ】図２Ａのインダクタ素子の断面図である。
【図３】積層インダクタ素子で形成されたベクトルインダクタの断面図である。
【図４Ａ】１ギガヘルツ（ＧＨｚ）における１６層および３２層の積層インダクタのインダクタンスを示す。
【図４Ｂ】１ギガヘルツ（ＧＨｚ）における１６層および３２層の積層インダクタのＱ値を示す。
【図５Ａ】逆平行キャパシタ素子である。
【図５Ｂ】図５Ａのキャパシタ素子の好ましい動作電圧範囲を示す。
【図６】各々がプログラマブルな梯子型として配置されたキャパシタ素子の４つのアレイを示す概略図である。
【図７Ａ】図６のキャパシタアレイのうちの１つの容量である。
【図７Ｂ】図６のキャパシタアレイのうちの１つのＱ値である。
【図８Ａ−Ｄ】調整可能フィルタとともに使用される周波数依存整合ネットワークを示す。
【図９】調整可能デュプレクサのモデル化された周波数応答である。
【図１０】調整可能デュプレクサのモデル化された周波数応答である。
【図１１】調整可能デュプレクサのモデル化された周波数応答である。
【図１２】デュアルバンドデュプレクサの一例のハイレベルブロック図である。
【図１３】デュアルバンドデュプレクサのより詳細な図である。
【図１４】好ましいパッケージング構成を示す。
【図１５】デュプレクサのさまざまなシールド高さにおける低帯域および高帯域挿入損失を示す。
【図１６】デュプレクサのさまざまなシールド高さにおける低帯域および高帯域挿入損失を示す。
【発明を実施するための形態】
【００１８】
例示の実施形態の詳細な説明
図１は、本明細書においてクレームされる発明のある好ましい実施形態に従う信号ハンドリング装置１００のある実施形態の回路図である。信号ハンドリング装置１００は、入力インピーダンス変成器１０２と、分割器変成器１０４と、信号処理回路１１０と、結合器変成器１２０と、出力インピーダンス変成器１２２とを含む。図１の例の回路において、信号処理回路１１０は、一組のＭ個のベクトル共振器１１２−１、...、１１２−Ｍで構成されたフィルタであるが、装置１００では、帯域通過フィルタ、帯域除去フィルタ、デュプレクサ、変調器、アップコンバータ、ダウンコンバータ等のその他の種類の信号処理回路１１０も有利に使用し得ることが理解されるはずである。
【００１９】
入力インピーダンス５０オームを有し得る入力信号Ｐｉｎが、入力インピーダンス変成器１０２の入力端子に先ず与えられる。この入力信号（たとえば無線周波数（ＲＦ）送信または受信信号であってもよい）は、インピーダンス整合変成器１０２によるインピーダンス変換を受け、その結果、インピーダンスは５０オームからＲＬオームに降下し、ＲＬは５０未満である。結果としての電圧降下は次の通りである。
【００２０】
【数１】
2016521931.tif 000003
【００２１】
図１では詳しく示されていないが、好ましい構成において、変成器１０２からの出力信号は差動モード信号であり、この信号はその後装置１００の残りの素子に送られそこで処理される。
【００２２】
インピーダンス変成器１０２から出力された信号は次に、１：Ｎ電力分割器１０４によってＮ個の個々の線路に分割される。これにより、個々の各出力線路の電力レベルは１／Ｎに降下する（各線路は電力Ｐｉｎ／Ｎの信号を搬送する）。また、個々の各出力線路の電圧レベルは
【００２３】
【数２】
2016521931.tif 000004
【００２４】
に降下する。
電力分割器１０４はまたさらに、図１の分割器１０４の出力の表示の通り、インピーダンスＲをＲＬ／Ｎに変換する。
【００２５】
対応する数であるＮ個の信号処理回路１１０はその後、得られたＮ個の信号を処理する。示されている実施形態において、Ｎ個の回路は各々Ｍ個のベクトル共振器からなる一組のベクトル共振器として実現される。一例としての一組のベクトル共振器１１２-１、...、１１２−Ｍは、Ｎの信号線路から選択された１つの線路をフィルタリングする。言い換えると、Ｍ個の一連のベクトル共振器が各信号経路に適用される。
【００２６】
ベクトル共振器１１２（または信号処理回路１１０によって実現される他の処理）の後、得られたＮ個の信号は次に、Ｎ：１電力結合器変成器１２０によって再結合される。結合器変成器１２０はこのとき、Ｎ個の個々の線路（各々、電力がＰｉｎ／Ｎ、入力インピーダンスがＲＬ／Ｎ）を結合してＲＬオームの信号Ｐｉｎに戻す。
【００２７】
最後の出力インピーダンス変成器１２２は、出力信号Ｐｏｕｔを与える端子における回路出力インピーダンスを５０オームに戻す。
【００２８】
効率的なインピーダンス変成ネットワーク１０２、１２２および分割器／結合器１０４、１２０の総合的な効果は、代わりに入力信号Ｐｉｎが信号処理回路１１０に直接与えられる場合と比較して、線形性の改善として
【００２９】
【数３】
2016521931.tif 000005
【００３０】
を提供することであることを、示すことができる。線路の数がＮ＝１６、ＲＬ＝１オームである例の場合、線形性の改善はしたがっておよそ１７ｄＢである。
【００３１】
信号ハンドリング装置１００におけるコンパクトなサイズおよびプログラミング性を維持するためには、フィルタおよび／またはデュプレクサ信号処理機能を提供することになる実施形態の、特定の構成要素設計が好ましい。図１に示されている実施形態では、これらフィルタ／デュプレクサは概ね、インダクタ−キャパシタ（ＬＣ）共振器構造１１２から構成されるものとして示されている。そうすると、各ＬＣ共振器構造１１２は、好ましくは特定種類のベクトルインダクタおよび／またはベクトルキャパシタアレイから構成される。
【００３２】
当業者に理解されているように、フィルタは典型的にはいくつかのインダクタとキャパシタを含み得る。このフィルタ内のインダクタおよびキャパシタの数ならびにこれらの特定の相互接続は、所望のフィルタリングの種類（帯域通過、低域通過等）に依存するとともに、このようなフィルタにとって望ましい極およびゼロの数にも依存する。以下の説明は、このフィルタ設計の側面に関係しているのではなく、個々のインダクタおよびキャパシタ素子各々の構成に関係する。
【００３３】
簡単に説明すると、個々のベクトルインダクタ各々の好ましい設計は、プリント回路基板上に形成された、密に結合された層状のインダクタ対を使用する。密に結合されたインダクタ対は、高い相互インダクタンスを示すはずである。ある実施形態の例において、結合が非常に密である、インダクタンスＬの互いに結合されているＮ個のインダクタは、結合されていない１つの（値Ｎ＊Ｌの）インダクタが占める大きさとの比較で１／Ｎの面積に収まる。その結果、各インダクタのサイズは全体的にＮ２分の１に減少する。したがって、Ｎ＝１６の場合、サイズは、結合されておらず層状でないインダクタの２５６分の１に減少する。
【００３４】
以下でより詳細に説明するように、各ベクトルキャパシタは、好ましくは、各々がサイズＣのＮ個のキャパシタのアレイから、シリコンで構成される。ディープサブミクロンＣＭＯＳで形成されたキャパシタアレイの重要な利点は、サイズが非常に小さいことである。一例として、３：１よりも大きい容量比を得ることができ、プログラミング性は１０ビットのデジタルワードを用いて容量値を選択することによって得られる。
【００３５】
図２Ａおよび図２Ｂは、一対の密に結合されたインダクタ構造体の、ある構成を示す。図２Ａの等角図に示されるように、インダクタ２１２は、FaradFlexまたはマイクロストリップ基板であってもよいプリント回路基板２１０上の（銅等の）導電材料のパッチ２１６から形成される。パッチは、矩形、端部分が先細り形状の細長い矩形、またはそれ以外の形状であってもよい。
【００３６】
図２Ｂの断面の詳細に最もよく示されているように、各インダクタ２１２は実際、絶縁材料の層２２２によって隔てられた、各々がインダクタンスＬの複数の導電パッチ２２０−１、２２０−２から形成されている。この構成を用いると、以下の関係によって、結果として得られる素子挙動をモデル化できることを示すことができる。
【００３７】
【数４】
2016521931.tif 000006
【００３８】
また以下のように結論付けることができる。
【００３９】
【数５】
2016521931.tif 000007
【００４０】
式中、Ｖ１はインダクタ構造体２１２に印加される電圧であり、Ｌは各パッチ２１６のインダクタンスである。Ｍが以下の式によって与えられる相互インダクタンス係数であり、
【００４１】
【数６】
2016521931.tif 000008
【００４２】
Ｍが比較的高い場合、相互インダクタンスＭは０．９５以上に近づく。
図２Ａおよび図２Ｂの密に結合されたインダクタ対アーキテクチャを、単純な１要素からなるインダクタと比較した場合、インダクタンスの実部は半減するが、総インダクタンスは変わらないことに注意する必要がある。その結果、Ｑ値Ｑは２倍になるが、所与の回路面積についての総インダクタンスはおよそＬのままである。図２Ａに示される１つのインダクタ対２１２の場合、約１５０のＱが可能である。
【００４３】
平坦なパッチ２１２を介して伝搬する無線周波数信号の「スキン効果」により、電流は全体的に、銅層の厚さ全体を通して流れるのではなく、パッチ２２０の表面において流れる。銅パッチ２２０の厚さを増すことはスキン効果に影響しないであろう。スキン効果は、一対インダクタ構造体におけるＱおよび総インダクタンスを高める能力を制限する。
【００４４】
しかしながら、図２Ａおよび図２Ｂのインダクタ対構成は、図３に示される多層「ベクトルインダクタ」構成に拡張することができる。ここでは、多数のＰ個の密に結合されたインダクタ対２１２−１、２１２−２、…、２１２−ｇ、…、２１２−Ｐが積重ねられている。図２Ａおよび図２Ｂの実施形態と同様に、各インダクタ素子は、誘電体基板２２２の両側に配置された一対の導電材料パッチ２２０−１、２２０−２として形成される。その結果、２＊Ｐの導電層２２０が、インダクタ素子の導電材料のパッチが縦方向において互いに整列するように、縦方向において互いに関連して配置される。ベクトルインダクタとして複数のインダクタ対２１２をこのように積重ねると、外側の導体層２２８−１、２２８−２のスキン効果に加えて、電流の少なくとも一部がこの構造体の中央部を通して流れる。
【００４５】
インダクタ対２１２のうち隣合うインダクタ対の間に接着層２２３が配置されている。接着層として、比較的薄く比較的低い静的比誘電率（誘電率）εγを有するものを選択することにより、所与のインダクタ対２１２−ｇが、隣接する、その直上のインダクタ対（インダクタ対２１２−ｇ−１）およびその直下のインダクタ対（２１２−ｇ＋１）と、密に結合されるようにする。
【００４６】
ベクトルインダクタ構造体全体の相互結合は、層間距離と、導体間に配置された材料の誘電率によって決まる。内側の導電層２２０の厚さがおよそ０．６６ミル（１６．７４μｍ）で誘電体基板層２２２の厚さがおよそ０．３１５ミル（８μｍ）の場合、誘電体基板のεγが約３．５で接着層２２５のεγが約２．７（接着層の厚さが０．３ミル（７．６２μｍ）の場合）であることが好ましいであろう。外側の導体２２８−１、２２８−２は、内側の導体層２２０よりもある程度厚いことが好ましく、ここでは、外側の導体の厚さは２．７ミル（６７．５４μｍ）であってもよい。
【００４７】
図３に示されていないのは、導電パッチの２つ以上の端部に隣接して配置され回路層と回路層の間に延在する任意の導電側壁である。導電側壁はさらに、相互インダクタンスの促進を支援し得る。複数のベクトルインダクタ２１２がフィルタ等の回路において実現されるある構成において、隣接するベクトルインダクタ２１２間の０．５ｍｍ等の予め定められた間隔を保つことにより、ベクトルインダクタ２１２間の相互結合を回避する。
【００４８】
図３の積層インダクタは、その他の手法に勝る重要な利点をもたらす。通常、値がＬのＰ個の独立したインダクタを含む構造体は、１つのインダクタＬが占める空間のＰ倍の空間を占めることになる。しかしながら、図３の相互結合されたベクトルインダクタの場合、非常に密に結合されたサイズＬのＰ個の相互結合されたインダクタは、結合されていない１つのインダクタ（値Ｐ＊Ｌ）が占めるであろう空間と比較すると、必要な大きさはわずか１／Ｐである。したがって、全体としてのサイズの減少はＰ２であり、Ｎはインダクタ対の数である。よって、Ｐが１６に等しい場合、それに対応するサイズの減少は、１つのインダクタの場合と比較して、２５６分の１である。
【００４９】
ここに示されている、密に結合された層で形成され相互インダクタンスが０．９５以上であるベクトルインダクタ２１２は、２００を上回るＱ値が得られるという、顕著な改善をもたらす傾向がある。
【００５０】
図４Ａおよび図４Ｂは、異なる導電パッチ幅（単位ミル）および異なる２つの数のインダクタ対（Ｐ＝１６およびＰ＝３２）について、動作周波数が１ＧＨｚのときに得られる、モデル化されたインダクタンスおよびＱ値をそれぞれ示す。示されている曲線は、厚さ２５０ミルの気柱が上端および下端の外側導体層２２８−１、２２８−２に隣接して設けられていると推定している。
【００５１】
次に、図１の共振器において使用されるキャパシタ構造の好ましい構成について説明する。先に説明したように、ここでも特定のアレイ技術を利用する。キャパシタをシリコンで構成することが考えられ、ここで好ましいＤＳＭ−ＣＭＯＳ技術の実施形態は、非常に小型のフォームファクタの全く申し分のないプログラマブル容量構造を提供することができる。
【００５２】
ほとんどのＭＯＳキャパシタ設計が示す典型的な問題は、これらが非線形性を引起すことである。無線周波数信号処理を実行するとき、このようなキャパシタは典型的に、与えられた信号とともに大きさが変化する交流（ＡＣ）効果を示す。この効果を最小にするために、ここで好ましいベクトルキャパシタ構造を、各々がサイズＣであるＮ個のキャパシタのアレイから構成する。ＤＳＭ−ＣＭＯＳキャパシタアレイの重要な利点は、非常に小さいサイズをもたらすことである。１０ビットデジタルワードを用いて容量値を選択することによりプログラミング性を得て、３：１を上回る容量比を得ることができる。ＭＯＳ接合を特定の範囲で動作させることにより、非線形性効果を低減することもできる。
【００５３】
図５Ａおよび図５Ｂは、ベクトルキャパシタアレイにおけるＮ個の容量素子５１０各々の好ましい構成を示す。ここでは、一対の容量性ＭＯＳ構造体５１２−１、５１２−２が、各キャパシタの２つの端子各々の極性が他方のキャパシタの逆の極性の端子に接続されるように逆平行構成で接続されている。
【００５４】
非線形性効果を低減するためには、したがって、バイアス電圧も選択的に決定する。図５Ｂは、ＭＯＳキャパシタの容量Ｃ対印加バイアス電圧Ｖの曲線の一例５００を示す。ほとんどの回路は、ほぼ線形で増加する傾斜を示す曲線５０２の領域で傾斜が機能する傾向がある範囲にバイアス電圧Ｖが含まれるように設計される。しかしながら、ここで好ましい構成において、バイアス電圧として、電圧に対する容量の変化が非常に小さいＶ１またはＶ２の範囲に含まれるものが選択される。これは１つのＭＯＳキャパシタ５１２から利用できる容量の範囲を制限するが、変化が小さいのでＲＦ信号の存在下における変化がより小さくなる（Ｖにおける出力正弦曲線５０６をＶ１および／またはＶ２で生じる振幅が小さい正弦曲線５０７、５０８と比較すると明らかである）。
【００５５】
逆平行の対５１２−１、５１２−２の各素子の容量値が同一であれば、この対の総容量は次のように表わすことができる。
【００５６】
Ｖ１での総容量ＣＴ１＝［Ｃ１＋ΔＣ１］＋［Ｃ１−ΔＣ１］＝２Ｃ１
同様に、
Ｖ２での総容量ＣＴ２＝［Ｃ２＋ΔＣ２］＋［Ｃ２−ΔＣ２］＝２Ｃ２
このように、曲線５００の傾斜の結果としての容量の差ΔＣの効果は、逆平行構成５１０の結果、相殺される。
【００５７】
図６は、図５Ａの逆平行キャパシタ素子構造５１０を用いる異なる４つのベクトルキャパシタアレイ６０１、６０２、６０３、６０４を示す。アレイの一例６０４は、梯子状に配置された１０個のこのようなキャパシタ素子５１０−０、…、５１０−８、５１０−９からなる。この梯子の所与のキャパシタ素子５１０は、対応する印加バイアス電圧に応じて選択可能な量の容量を提供する。１０個のデジタル制御入力ビットＶ｛０｝〜Ｖ｛９｝のうちの対応する１つの値に応じて各キャパシタ素子５１０にバイアス電圧Ｖ１またはＶ２が印加される。したがって、素子５１０−９は、入力Ｖ｛９｝の値に応じて選択可能な容量５１２Ｃ１または５１２Ｃ２を提供し、素子５１０−８は入力Ｖ｛８｝の値に応じて容量２５６Ｃ１または２５６Ｃ２を提供し、以降素子５１０−０まで同様であり、素子５１０−０は、入力Ｖ｛０｝の値に応じて出力容量１Ｃ１または１Ｃ２を提供する。
【００５８】
同一のチップ基板上に４つのアレイ６０１、６０２、６０３および６０４が設けられている場合、１つのアレイ６０１のバイアス端子に印加される電圧は、その他のアレイ６０２、６０３、および６０４に印加されるバイアス電圧と異なっていてもよい。スマートフォン等に応用した場合、これにより、異なるアレイを用いて、異なる無線周波数帯に調整した異なるフィルタを実現することができる。
【００５９】
図７Ａおよび図７Ｂは、１０ビットの制御入力（容量コードの範囲０〜１０２３）で、結果としてのステップサイズが６．６ｐＦの場合の、２．９７ｐＦ〜９．６４ｐＦから選択可能な容量を提供するように設計されたベクトルキャパシタアレイから得られる典型的な容量範囲とＱ値を示す。曲線は、入力ＲＦ信号が１ＧＨｚと仮定してモデル化したものである。
【００６０】
先に述べたように、これらインダクタおよびキャパシタ構造を対にしてベクトル共振器を形成することができ、これら共振器をカスケード接続してベクトルフィルタを形成することができる。インピーダンス変換および電力分割／結合という信号処理の革新と組合わせると、線形性が高く、コンパクトで、プログラマブルなベクトルフィルタが得られる。以下でより詳細に説明するように、複数のベクトルフィルタを用いてプログラマブルデュプレクサを構成することもできる。
【００６１】
上記一般的な信号処理概念に拡張するということは、共振器要素を備えた周波数依存インピーダンス整合ネットワークを実現することである。この手法はしたがって図８Ａに示される通りであり、周波数依存整合ネットワーク９０２がフィルタ９１０−Ａの入力側に配置され、対応する周波数依存整合ネットワーク９２２がフィルタ９１０−Ａの出力側に配置されている。図１の回路の場合と同様、入力端子および出力端子は予想インピーダンスＲを有する。しかしながら、周波数依存整合ネットワーク９０２、９１２は、フィルタ９１０−Ａ自体を異なる周波数に調整することができるということに適合している。
【００６２】
次に図８Ｂに注目すると、元のフィルタ９１０−Ｂ（調整可能デュプレクサの送信側または受信側のフィルタであった可能性がある）は、インダクタンスＬＳおよび容量ＣＳを有し中心周波数ｆＣで共振するように設計されていた。異なる周波数に調整すると、フィルタは、インダクタンスＬＳ／αおよび容量ＣＳ／αを用い周波数αｆＣで共振するように設計された図８Ｃの周波数スケーリングされたフィルタ９１０−Ｃと考えることができる。しかしながら、本明細書に記載の信号処理および素子設計技術を利用すると、入力インピーダンスＲはαＲにスケーリングされるはずであり、スケーリングされたフィルタは等価の固定インダクタンスＬＳであるが可変容量ＣＳ／α２で実現されるはずである。
【００６３】
結果として得られるのは図９Ｄのプログラマブルフィルタ９１０−Ｄであり、これは周波数依存入力および出力インピーダンスαＲ、等価の固定インダクタンスＬＳ、および可変容量ＣＳ／α２を有する。
【００６４】
このように、入力周波数依存整合ネットワーク９０２を入力側で用いてフィルタの入力インピーダンスＲをインピーダンスαＲと整合させ、同様に、出力周波数依存整合ネットワーク９２２はインピーダンスαＲを所望のフィルタ出力インピーダンスＲと整合させる。周波数依存整合ネットワーク９０２、９１２は、所望の動作周波数に基づいて共振器の容量ＣＳの値も設定する制御回路（図示せず）によって制御することができる。周波数依存整合ネットワーク９０２、９１２を図１の回路に加えることにより、周波数スケーリングの下でより一貫性があり一定でもある周波数応答が可能になる。
【００６５】
図９、図１０、および図１１のシミュレーション結果の比較は、周波数依存インピーダンス整合ネットワークを有する共振器による改善された一定の周波数応答を示す。結果として得られるのは、フィルタの中心周波数が変化しても特定の形状係数またはパーセント帯域幅を維持するデュプレクサである。
【００６６】
図９は、送信フィルタ１０１０および受信フィルタ１０１２を対応する送信周波数帯域および受信周波数帯域の中心のチャネルに調整した第１の場合である。対応する送信応答１０２０および受信応答１０２２が、干渉信号を十分に抑制していること（すなわち、受信帯域における送信機信号の高調波および送信帯域における受信機の高調波が−５５ｄＢ〜約−７０ｄＢ抑制されている）に注意されたい。
【００６７】
図１０は、送信フィルタ１０１０および受信フィルタ１０１２が対応する動作帯域の中心に正確に調整されておらず幾分下端寄りのときの結果を示し、この構成でも、受信機側における送信信号電力が十分に抑制され送信範囲における受信機帯域が十分に抑制されていることが示されている。応答１０２０、１０２２の形状は、フィルタが対応する帯域の中心にある場合に示されるものと目立って変化していない。
【００６８】
同様のシミュレーションが図１１に示されているが、この場合、フィルタ１０１０、１０１２はそれぞれの送信帯域および受信帯域の中で比較的高い周波数を中心としており、この場合も対応する応答１０２０、１０２２は目立って変化しておらず、この場合も高調波は十分に抑制されていることがわかる。
【００６９】
上記のように、本明細書に記載のフィルタ設計技術は、スマートフォンで使用されているようなフロントエンドデュプレクサには特に有用である。一例として、７００ＭＨｚ〜２．７ＧＨｚのＬＴＥ帯域は低周波および高周波の２つのサブ帯域に分割することができ、ベクトルフィルタを各サブ帯域に合わせて構成することができる。
【００７０】
このようなデュプレクサの構造の一例が図１２に示される。デュプレクサ８００は、電力増幅器８０１、アンテナ８０２、および受信機８０３の間に配置されたアセンブリとして構成される、送信帯域および受信帯域は、高周波数帯域と低周波数帯域が別々に処理されるので、４つのフィルタ（低周波数帯送信フィルタ８２１、高周波数帯送信フィルタ８２２、低周波数帯受信フィルタ８３１、高周波数帯受信フィルタ８３２）が必要である。各々１０ビットである制御ワード８３５−１（送信側用）、８３５−２（受信側用）が、ベクトル共振器構造内のベクトルキャパシタアレイに与えられる。なぜなら、対応するベクトルインダクタはインピーダンスが固定されており制御ビットは各デュプレクサフィルタをそれぞれのＬＴＥ帯域のうちの１つに調整するからである。
【００７１】
デュプレクサが相互変調生成物を抑制することが望ましいことは一般的に知られており、現在の設計要求も、デュプレクサが理想的には広範囲にわたる選択可能な中心周波数および帯域幅において調整可能であることを意味する。また、デュプレクサは比較的高い３次インターセプト（ＩＰ３）を示さねばならない。ほとんどの以前の解決策は、予想される異なる動作無線周波数帯域（３Ｇ、４Ｇ、ＬＴＥ、Ｗｉ−Ｆｉ、Bluetooth等）に対して別々のデュプレクサを実現する。各動作帯域専用の複数のデュプレクサが必要である場合、無線装置全体の大きさが増すだけでなく、挿入損失、非線形性、およびその他の設計の複雑さをもたらす無線周波数スイッチおよびその他の構成要素を使用することが必要である。
【００７２】
上記ベクトルインダクタおよびキャパシタアレイ構造を用いて、所与のフィルタ８２１、８２２、８３１、８３２内の所与の共振器の容量の量をデジタル調整することによって調整可能なデュプレクサ８００を実現することができる。この設計手法により、１つのデュプレクサ８００が幅広い範囲の無線周波数および帯域幅において動作することができる。しかしながら、共振器／フィルタの容量は変化するがインダクタンスを一定に保たねばならない場合、結果として、共振器の全体のインピーダンスが変化する。
【００７３】
図１３は、図１２に示されるデュプレクサ８００の、可能な一実現例のより詳細な回路図である。ＲＦ電源から与えられた入力送信信号ＴＸが平衡不平衡変換器（balun）１３１０に与えられる。平衡不平衡変換器は、異なる一対の出力（ＯＵＴ＋およびＯＵＴ−）を与えて低帯域用送信フィルタ８２１および高帯域用送信フィルタ８２２の対を駆動する。
【００７４】
第２の平衡不平衡変換器１３１２は、送信フィルタ８２１、８２２各々から（接地基準ＶＯＵＴＧＮＤとともに）差分出力（ＶＯＵＴ＿ＰおよびＶＯＵ＿Ｎ）を取り込み、これらをアンテナ端子ＡＮＴに与える。平衡不平衡変換器１３１２はまた、アンテナ端子ＡＮＴからの差分信号（ＡＮＴ＿Ｐ、ＡＮＴ＿Ｎ）を与えて低帯域受信フィルタ８３１および高帯域受信フィルタ８３２を含む受信フィルタを駆動する。これら受信フィルタ８３１、８３２それぞれの出力は、一対の受信平衡不平衡変換器１３２０、１３２１各々における差分入力（ＩＮ＿、ＩＮ−）に与えられ、これら変換器それぞれの出力端子（ＯＵＴ）で、受信帯域各々に関連する受信機に与えられる。
【００７５】
図１３はまた、デュプレクサの各フィルタが本明細書の教示に従う周波数調整が可能なフィルタであることを示している。ある実現例において、フィルタは各々４つの調整可能な共振器を含み、各共振器は、図８Ａの周波数依存入力および出力整合ネットワークを備えたインダクタが固定でキャパシタが調整可能な共振器である。ある実現例において、各フィルタはより高次のチェビシェフ（Chebyshev）フィルタとして設計してもよい。フィルタ毎に、１組の４つの１０ビット制御入力が示されている。したがって、接頭語がＶＣＴＸ＿ＬＢである４つのデジタル信号（各々１０ビット）は低帯域送信側を調整し、接頭語がＶＣＴＸ＿ＨＢである４つのデジタル信号は高帯域送信側を調整し、４つの信号ＶＣＲＸ＿ＬＢは低帯域受信側を調整し、ＶＣＲＸ＿ＨＢは高帯域受信側を調整する。
【００７６】
図１４は、上記ベクトルインダクタおよびアレイキャパシタ技術を利用する信号ハンドリング回路の可能なパッケージング構成を示す。この破断図において、適切なプリント回路基板１４１０は先に述べたFaradFlex基板である。基板１４１０を用いて、ベクトルインダクタの所望の数Ｋ個までのベクトルインダクタ２１２−１、２１２−２、…２１２−Ｋを実現する。１つ以上のアレイキャパシタ６０１−１、６０１−２、…、６０１−Ｄが集積回路チップとして実現されている。
【００７７】
基板１４１０はしたがって、ベクトルインダクタ２１２を実現するとともにアレイキャパシタ６０１の物理的支持体として機能する役割を果たす。図に示されるように、抵抗素子１４２０もプリント回路基板１４１０上または内に設けてもよい。接続ワイヤ１４３０は装置の構成要素を相互接続してもよく、このアセンブリ全体を適切なやり方でシールド１４４０に封じ込めてもよい。
【００７８】
図１５および図１６は、機械的構成のさらに望ましい特徴を示す。先に簡単に述べたように、ベクトルインダクタ２１２の上方および／または下方に気柱を残すことが望ましく、この気柱はこのようなインダクタ２１２各々の上端および／または下端の外側導電層２２８−１、２２８−２に隣接している。図１５の表は、シールド高さを維持する効果、すなわち、さまざまな構成においてシールド１４４０とプリント回路基板１４１０（接地面）との間の離間距離を０．９ｍｍにすることを示す。
【００７９】
この表の１行目は、シールド１４４０にも基板１４１０にも孔が開いていない構成の場合の低帯域および高帯域フィルタのモデル化された挿入損失を示す。この表の２行目の第２の構成の場合、ＲＦシールド１４４０に孔１５１０が開けられているが基板１４１０に孔はない。ＲＦシールド１４４０にもプリント回路基板１４１０にも孔が開けられている第３の実現例は、表の最下行に示されているモデル化された挿入損失を有する。
【００８０】
図１６は、異なるシールド高さ１．２ｍｍの、３種類の孔の構成各々の、高帯域および低帯域フィルタ双方について、同様の、予測される挿入損失特性を示す図および表である。
【００８１】
これまでさまざまな実施形態を図面において具体的に示し上記本文で説明してきたが、本明細書の教示の範囲から逸脱することなく形態および詳細事項にさまざまな変更を加え得ることを当業者は理解するであろう。したがって、本発明は以下の請求項によってのみ制限されることが意図されている。
【図１】
2016521931.tif 000013
【図２Ａ】
2016521931.tif 000014
【図２Ｂ】
2016521931.tif 000015
【図３】
2016521931.tif 000016
【図４Ａ】
2016521931.tif 000017
【図４Ｂ】
2016521931.tif 000018
【図５Ａ】
2016521931.tif 000019
【図５Ｂ】
2016521931.tif 000020
【図６】
2016521931.tif 000021
【図７Ａ】
2016521931.tif 000022
【図７Ｂ】
2016521931.tif 000023
【図８Ａ−Ｄ】
2016521931.tif 000024
【図９】
2016521931.tif 000025
【図１０】
2016521931.tif 000026
【図１１】
2016521931.tif 000027
【図１２】
2016521931.tif 000028
【図１３】
2016521931.tif 000029
【図１４】
2016521931.tif 000030
【図１５】
2016521931.tif 000031
【図１６】
2016521931.tif 000032
【国際調査報告】
2016521931.tif 000033
2016521931.tif 000034
2016521931.tif 000035