(57)【要約】  デバイスは、スタティックランダムアクセスメモリ(SRAM)セルと、SRAMセルの出力部に結合されたリードバッファとを含む。リードバッファは、インバータおよびスイッチを含む。インバータの入力部は、SRAMセルの出力部に応答する。スイッチの制御端子は、インバータの出力部に応答する。
2016527654.tif 000002
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルの出力部に結合されたリードバッファであって、
入力部が前記SRAMセルの前記出力部に応答する、インバータと、
制御端子が前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、デバイス。
【請求項２】
前記スイッチは、前記インバータによって生成された第1の論理値に応答してアクティブ化され、前記スイッチは、前記インバータによって生成された第2の論理値に応答して非アクティブ化される、請求項1に記載のデバイス。
【請求項３】
前記スイッチは、n型金属酸化物半導体電界効果トランジスタ(nMOSFET)を含む、請求項1に記載のデバイス。
【請求項４】
前記制御端子は、前記nMOSFETのゲート端子に相当する、請求項3に記載のデバイス。
【請求項５】
ビット線および電圧端子をさらに含むデバイスであって、前記スイッチは前記ビット線と前記電圧端子との間に結合される、請求項1に記載のデバイス。
【請求項６】
前記スイッチは、前記ビット線と前記電圧端子との間に結合された単一のスイッチであり、前記スイッチは、前記ビット線と前記電圧端子との間に結合された前記リードバッファの唯一の構成要素である、請求項5に記載のデバイス。
【請求項７】
第2のリードバッファに結合された第2のSRAMセルをさらに含むデバイスであって、前記第2のリードバッファは、前記ビット線に結合され、前記電圧端子にさらに結合される、請求項5に記載のデバイス。
【請求項８】
第3のリードバッファに結合された第3のSRAMセルをさらに含むデバイスであって、前記第3のリードバッファは前記ビット線に結合され、前記第3のリードバッファは前記電圧端子には結合されない、請求項7に記載のデバイス。
【請求項９】
前記SRAMセルおよび前記リードバッファが統合された少なくとも1つの半導体ダイをさらに含む、請求項1に記載のデバイス。
【請求項１０】
前記SRAMセルおよび前記リードバッファが統合された、モバイルデバイス、コンピュータ、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、および固定位置データユニットから成る群から選択されたデバイスをさらに含む、請求項1に記載のデバイス。
【請求項１１】
スタティックランダムアクセスメモリ(SRAM)セルを動作させる方法であって、
反転値を生成するために前記SRAMセルに記憶された値を反転させるステップであって、前記値は前記SRAMセルに関連付けられたリードバッファのインバータによって反転される、ステップと、
前記反転値に基づいて前記リードバッファのスイッチの制御端子を制御するステップと
を含む、方法。
【請求項１２】
前記反転値は論理1値を有し、前記スイッチの前記制御端子を制御するステップは、前記スイッチをアクティブ化することによってプリチャージされたビット線を電圧端子に放電するステップを含む、請求項11に記載の方法。
【請求項１３】
前記スイッチをアクティブ化することは、前記プリチャージされたビット線において論理0値を生成する、請求項12に記載の方法。
【請求項１４】
前記反転値は論理0値を有し、前記スイッチの前記制御端子を制御するステップは、前記スイッチを非アクティブ状態に維持するステップを含む、請求項11に記載の方法。
【請求項１５】
前記スイッチの前記制御端子を前記非アクティブ状態に維持するステップは、前記リードバッファに結合されたプリチャージされたビット線に論理1値をもたらす、請求項14に記載の方法。
【請求項１６】
前記SRAMセルに関連付けられた待機動作モードを始動するステップをさらに含む方法であって、前記スイッチの前記制御端子は、前記待機動作モード中、非アクティブ状態に維持される、請求項11に記載の方法。
【請求項１７】
前記スイッチの前記制御端子は、前記待機動作モード中、論理0値にバイアスされる、請求項16に記載の方法。
【請求項１８】
前記スイッチは、ビット線および電圧端子に結合され、前記ビット線および前記電圧端子は、前記待機動作モード中、共通の電圧にバイアスされる、請求項16に記載の方法。
【請求項１９】
前記インバータのp型金属酸化物半導体電界効果トランジスタ(pMOSFET)の第1のソース端子およびn型金属酸化物半導体電界効果トランジスタ(nMOSFET)の第2のソース端子は、前記待機動作モード中、共通の電圧にバイアスされる、請求項16に記載の方法。
【請求項２０】
前記リードバッファを通る漏洩電流は、前記待機動作モード中には読出し動作中と比較して低減される、請求項19に記載の方法。
【請求項２１】
前記SRAMセルは、電子デバイス内に統合されたプロセッサに含まれる、請求項11に記載の方法。
【請求項２２】
スタティックランダムアクセスメモリ(SRAM)セル列を動作させる方法であって、前記方法は、
前記SRAMセル列の第1のSRAMセルに関連付けられた読出し動作を始動するステップ
を含み、
前記読出し動作中、
第1の電流を、ビット線から、前記SRAMセル列の第1の非選択SRAMセルの第1のリードバッファに流し、
第2の電流を、前記SRAMセル列の第2の非選択SRAMセルの第2のリードバッファから、前記ビット線に流す、
方法。
【請求項２３】
前記読出し動作を始動する前に前記ビット線をプリチャージするステップをさらに含む方法であって、前記第1の電流は、前記読出し動作中、前記ビット線の放電を妨害する、請求項22に記載の方法。
【請求項２４】
nは前記SRAMセル列内のセルの数を示し、前記ビット線の前記放電は、(n-2)個の漏洩電流によって妨害される、請求項23に記載の方法。
【請求項２５】
前記第1の電流は、前記読出し動作中、前記第1のリードバッファの第1のスイッチを通って流れる、請求項22に記載の方法。
【請求項２６】
前記読出し動作は、電子デバイスに統合されたプロセッサによって始動される、請求項22に記載の方法。
【請求項２７】
値を記憶するための手段と、
読出し動作中、前記値をバッファリングするための手段であって、
反転値を生成するために前記値を反転させるための手段と、
前記反転値に基づいてビット線を電圧端子に選択的に結合するための手段と
を含む、手段と
を含む、装置。
【請求項２８】
前記値を記憶するための前記手段は、スタティックランダムアクセスメモリ(SRAM)セルを含む、請求項27に記載の装置。
【請求項２９】
前記値をバッファリングするための前記手段は、リードバッファを含む、請求項27に記載の装置。
【請求項３０】
前記リードバッファは、前記値を記憶するための前記手段の出力部に結合される、請求項29に記載の装置。
【請求項３１】
前記値を反転させるための前記手段は、インバータを含む、請求項27に記載の装置。
【請求項３２】
前記ビット線を前記電圧端子に選択的に結合するための前記手段は、前記ビット線と前記電圧端子との間に結合されたスイッチを含む、請求項27に記載の装置。
【請求項３３】
少なくとも1つの半導体ダイに統合された、請求項27に記載の装置。
【請求項３４】
前記値を記憶するための前記手段および前記値をバッファリングするための前記手段が統合された、モバイルデバイス、コンピュータ、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、および固定位置データユニットから成る群から選択されたデバイスをさらに含む、請求項27に記載の装置。
【請求項３５】
スタティックランダムアクセスメモリ(SRAM)セルにアクセスするためにプロセッサによって実行可能な命令を記憶するコンピュータ可読記録媒体であって、前記SRAMセルにアクセスすることは、
反転値を生成するために前記SRAMセルに記憶された値を反転させることであって、前記値は前記SRAMセルに関連付けられたリードバッファのインバータによって反転される、ことと、
前記反転値に基づいて前記リードバッファのスイッチの制御端子を制御することと
を含む、コンピュータ可読記録媒体。
【請求項３６】
前記命令は、前記SRAMセルを待機動作モードに入れるために前記プロセッサによってさらに実行可能であり、前記スイッチの前記制御端子は、前記SRAMセルに記憶された前記値とは無関係に前記待機動作モード中、論理0電圧にバイアスされる、請求項35に記載のコンピュータ可読記録媒体。
【請求項３７】
前記リードバッファは、3トランジスタ(3T)構成を有し、前記SRAMセルおよび前記リードバッファは、9トランジスタ(9T)構成を有する、請求項35に記載のコンピュータ可読記録媒体。
【請求項３８】
前記命令は、モバイルデバイス、コンピュータ、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、および固定位置データユニットから成る群から選択されたデバイスに統合されたプロセッサによって実行可能である、請求項35に記載のコンピュータ可読記録媒体。
【請求項３９】
半導体デバイスの少なくとも1つの物理的特性を表す設計情報を受け取るステップであって、前記半導体デバイスは、
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルの出力部に結合されたリードバッファであって、
入力部が前記SRAMセルの前記出力部に応答する、インバータと、
制御端子が前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、ステップと、
前記設計情報をファイル形式に準拠するように変換するステップと、
前記変換された設計情報を含むデータファイルを生成するステップと
を含む、方法。
【請求項４０】
前記データファイルは、GDSIIフォーマットを含む、請求項39に記載の方法。
【請求項４１】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製造するステップであって、前記半導体デバイスは、
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルの出力部に結合されたリードバッファであって、
入力部が前記SRAMセルの前記出力部に応答する、インバータと、
制御端子が前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、ステップと
を含む、方法。
【請求項４２】
前記データファイルは、GDSIIフォーマットを有する、請求項41に記載の方法。
【請求項４３】
回路基板上のパッケージングされた半導体デバイスの物理的位置情報を含む設計情報を受け取るステップであって、前記パッケージングされた半導体デバイスは、
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルの出力部に結合されたリードバッファであって、
入力部が前記SRAMセルの前記出力部に応答する、インバータと、
制御端子が前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、ステップと、
データファイルを生成するために前記設計情報を変換するステップと
を含む方法。
【請求項４４】
前記データファイルは、GERBERフォーマットを有する、請求項43に記載の方法。
【請求項４５】
回路基板上のパッケージングされた半導体デバイスの物理的位置情報を含む設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記パッケージングされた半導体デバイスを受け取るように構成された前記回路基板を製造するステップであって、前記パッケージングされた半導体デバイスは、
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルの出力部に結合されたリードバッファであって、
入力部が前記SRAMセルの前記出力部に応答する、インバータと、
制御端子が前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、ステップと
を含む、方法。
【請求項４６】
前記データファイルは、GERBERフォーマットを有する、請求項45に記載の方法。
【請求項４７】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータから成る群から選択されたデバイスに前記回路基板を統合するステップをさらに含む、請求項45に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その内容全体が参照により本明細書に明示的に組み込まれている、2013年8月2日に出願された、同一出願人が所有する米国非仮特許出願第13/957,485号の優先権を主張するものである。
【０００２】
本開示は、一般に、メモリデバイスに関し、より詳細には、メモリデバイス用のリードバッファに関する。
【背景技術】
【０００３】
技術の進歩は、より小型でより強力な電子デバイスをもたらしてきた。たとえば、現在、ワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなどの様々なモバイルデバイスが存在する。モバイルデバイスは、小型軽量で、ユーザが持ち運びやすい場合がある。セルラー電話およびインターネットプロトコル(IP)電話などのワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのワイヤレス電話には、その内部に組み込まれた他のタイプのデバイスが含まれる。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。また、ワイヤレス電話は、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む、実行可能な命令を処理することができる。ワイヤレス電話は、通常、データおよび命令を記憶し、それらにアクセスするためのスタティックランダムアクセスメモリ(SRAM)などの揮発性メモリを使用する。ワイヤレス電話および他のモバイルデバイスは、著しい計算能力を含み得る。
【０００４】
ますます、ユーザは、モバイルデバイスに、低い電力を消費しながら(たとえば、長いバッテリ寿命を有しながら)も、高い(たとえば、「高速」)性能を有することを期待する。電子デバイス用の供給電圧は、電力を節約するために(たとえば、モバイルデバイスのバッテリ寿命を延長するために)減少され得る。供給電圧が減少するにつれて、SRAMセルは、性能の低下を示し得る。たとえば、供給電圧の低下は、SRAMセルの読出し安定性の低下に関連付けられる場合がある(たとえば、ここで、SRAMセルが記憶した値は、ノイズによる破損を比較的受けやすい)。さらに説明すれば、低下した供給電圧において動作するSRAMセルの読出しスタティックノイズマージン(RSNM)は、SRAMセルの保持スタティックノイズマージン(HSNM)よりも小さい場合がある。すなわち、SRAMセルに記憶されたデータ値は、非読出し動作状態中にデータ値を保持する間よりも読出し動作中にノイズを受けやすい可能性があり、したがって、SRAMセルを含む電子デバイスの不十分な性能(たとえば、データ損失)をもたらす可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
供給電圧が低下した、いくつかのSRAM構成は、リードバッファを利用する。リードバッファは、SRAMセルとビット線との間に結合され得る。リードバッファは、ビット線と、読み取られるべきデータ値を保持するSRAMセルの記憶ノードとの間の絶縁をもたらすことなどによって、読出し動作中にSRAMセルを「バッファリングする」ことができる。しかしながら、リードバッファは、論理高電圧(たとえば、「1」ビット値)を読み出すことに関連付けられた感知マージンを低下させるか、論理低電圧(たとえば、「0」ビット値)を読み出すことに関連付けられた感知遅延を増加させるか、またはそれらの組合せである場合がある。たとえば、リードバッファは、SRAMセルに関連付けられたオン電流対オフ電流比Ion/Ioffを低減させ(たとえば、Ioffを増加させることによって)、オン状態とオフ状態との間の類似度の増加のために、論理高電圧を感知することに関連付けられた感知マージンを低下させる、大きい漏洩電流に関連付けられる場合がある。いくつかのSRAM構成は、リードバッファに関して特定の構成(たとえば、「バッファフット(buffer foot)」)を使用することによって感知マージンを改善しようと試みる。しかしながら、これらの構成は、SRAMセルとビット線との間のキャパシタンスを増加させることなどによって、論理低電圧を感知することに関連付けられた遅延を増加させる場合がある。
【課題を解決するための手段】
【０００６】
本開示によるスタティックランダムアクセスメモリ(SRAM)セルは、インバータおよびスイッチ(たとえば、トランジスタ)を有するリードバッファを含む。本リードバッファは、SRAMセルに記憶された1ビット値を感知することに関連付けられた高い感知マージンを可能にするように構成され、SRAMセルに記憶された0ビット値を感知することに関連付けられた低い感知遅延を可能にするようにさらに構成される。たとえば、少なくとも1つの実施形態では、SRAMデバイスは、以下でさらに説明するように、0読出し動作中に単一のスイッチを介してビット線を迅速に放電するように構成され、1読出し動作に関連付けられた感知マージンを改善するために特定の方向に電流を導く(たとえば、漏洩させる)ようにさらに構成される。
【０００７】
特定の実施形態では、デバイスは、スタティックランダムアクセスメモリ(SRAM)セルと、SRAMセルの出力部に結合されたリードバッファとを含む。リードバッファは、インバータおよびスイッチを含む。インバータの入力部は、SRAMセルの出力部に応答する。スイッチの制御端子は、インバータの出力部に応答する。
【０００８】
別の特定の実施形態では、スタティックランダムアクセスメモリ(SRAM)セルを動作させる方法が開示される。本方法は、反転値を生成するためにSRAMセルに記憶された値を反転させるステップを含む。この値は、SRAMセルに関連付けられたリードバッファのインバータによって反転される。本方法は、反転値に基づいてリードバッファのスイッチの制御端子を制御するステップをさらに含む。
【０００９】
別の特定の実施形態では、スタティックランダムアクセスメモリ(SRAM)セル列を動作させる方法が開示される。本方法は、SRAMセル列の第1のSRAMセルに関連付けられた読出し動作を始動するステップを含む。読出し動作中、第1の漏洩電流が、ビット線から、SRAMセル列の第1の非選択SRAMセルの第1のリードバッファに流される。読出し動作中、第2の漏洩電流が、SRAMセル列の第2の非選択SRAMセルの第2のリードバッファから、ビット線に流される。
【００１０】
別の特定の実施形態では、装置は、値を記憶するための手段と、読出し動作中に値をバッファリングするための手段とを含む。値をバッファリングするための手段は、反転値を生成するために値を反転させるための手段と、反転値に基づいてビット線を電圧端子に選択的に結合するための手段とを含む。
【００１１】
別の特定の実施形態では、コンピュータ可読媒体は、スタティックランダムアクセスメモリ(SRAM)セルにアクセスするためにプロセッサによって実行可能な命令を記憶する。SRAMセルにアクセスすることは、反転値を生成するためにSRAMセルに記憶された値を反転させることを含む。この値は、SRAMセルに関連付けられたリードバッファのインバータによって反転される。SRAMセルにアクセスすることは、反転値に基づいてリードバッファのスイッチの制御端子を制御することをさらに含む。
【００１２】
開示する実施形態のうちの少なくとも1つによって提供される1つの特定の利点は、SRAMセルに記憶された1ビット値を感知することに関連付けられた高い感知マージンである。たとえば、プリチャージされたビット線の電荷を維持するために非選択のSRAMセルからの漏洩電流を利用することによって、感知マージンが増加され得る。さらに、本明細書で説明する技法は、SRAMセルに記憶された0ビット値を感知することに関連付けられた低い感知遅延を可能にし得る。たとえば、0読出し動作中に単一のスイッチを介してプリチャージされたビット線を迅速に放電することによって、0ビット値を感知することに関連付けられた感知遅延が、従来のSRAMデバイスと比較して減少され得る。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】インバータおよびスイッチを有するリードバッファに結合されたスタティックランダムアクセスメモリ(SRAM)セルを含むデバイスの特定の例示的な実施形態の図である。
【図２】図1のリードバッファを含むSRAMセル列の特定の例示的な実施形態の図である。
【図３】図1および図2のいくつかの態様を示すデバイスのレイアウトの特定の例示的な実施形態の図である。
【図４】図1のSRAMセルを動作させる方法の特定の例示的な実施形態のフローチャートである。
【図５】図2のSRAMセル列を動作させる方法の特定の例示的な実施形態のフローチャートである。
【図６】図1のデバイスを含むモバイルデバイスのブロック図である。
【図７】インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図である。
【発明を実施するための形態】
【００１４】
図1を参照すると、デバイスの特定の例示的な実施形態が示され、全体が100と表される。デバイス100は、スタティックランダムアクセスメモリ(SRAM)セル102を含む。デバイス100は、SRAMセル102に結合されたリードバッファ104をさらに含む。
【００１５】
SRAMセル102は、1対の交差結合インバータを含み得る。たとえば、図1では、SRAMセル102は、n型金属酸化物半導体電界効果トランジスタ(nMOSFET)110に結合されたp型金属酸化物半導体電界効果トランジスタ(pMOSFET)106によって形成された第1のインバータを含む。第1のインバータは、nMOSFET112に結合されたpMOSFET108によって形成された第2のインバータと交差結合する。pMOSFET106は、ノード114を介してnMOSFET110に結合される。pMOSFET108は、ノード116を介してnMOSFET112に結合される。
【００１６】
SRAMセル102は、複数のアクセストランジスタをさらに含み得る。たとえば、SRAMセル102は、アクセストランジスタ118およびアクセストランジスタ120を含む。アクセストランジスタ118は、書込みビット線(WBL)134に結合される。アクセストランジスタ118は、書込みワード線(WWL)132にさらに結合される。アクセストランジスタ120は、書込みワード線132および相補書込みビット線(WBLB)136に結合される。図1の特定の例では、SRAMセル102は、図示するように、6トランジスタ(6T)構成を有する。さらなる実施形態によれば、SRAMセル102は、図1の例とは異なる構成となる場合がある。
【００１７】
リードバッファ104は、SRAMセル102の出力部に結合され得る。たとえば、リードバッファ104は、ノード116に結合され得る。他の構成によれば、リードバッファ104は、ノード114に結合され得る。リードバッファ104は、スイッチおよびインバータを含む。たとえば、リードバッファ104は、nMOSFET124に結合されたpMOSFET122によって形成されたインバータに応答するスイッチ126を含み得る。図1に示すように、スイッチ126は、nMOSFETを含み得る。スイッチが、1つまたは複数の他の構造体を使用して実装され得ることを当業者は認識されよう。図1に示すように、リードバッファ104は、3つのトランジスタを含む、3トランジスタ(3T)構成として実装され得る。したがって、デバイス100は、図1の例に示すように、9トランジスタ(9T)構成として実装され得る。
【００１８】
スイッチ126の制御端子は、リードバッファ104のインバータの出力部に応答し得る。たとえば、スイッチ126の制御端子128(たとえば、ゲート端子)は、pMOSFET122のドレイン端子とnMOSFET124のドレイン端子とに結合され得る。制御端子128は、図1の例に示すように、インバータの出力部に直接結合される(たとえば、接続される)ことによってインバータの出力部に応答し得る。別の例として、制御端子128は、制御端子128とインバータの出力部との間に別のデバイス構成要素が結合される場合など、インバータの出力部に間接的に結合されることによってインバータの出力部に応答し得る。インバータの入力部(たとえば、pMOSFET122のゲート端子とnMOSFET124のゲート端子との間の接続部)は、SRAMセルの出力部(たとえば、ノード116)に応答し得る。pMOSFET122のソース端子は、読出しワード線(RWL)130に結合され得る。nMOSFET124のソース端子は、接地ノード(たとえば、VSS)に結合され得る。
【００１９】
スイッチ126は、読出しビット線(RBL)138などのビット線に結合され得る。スイッチ126は、相補読出しワード線(RWLB)140などの電圧端子にさらに結合され得る。図1に示すように、スイッチ126は、読出しビット線138と相補読出しワード線140との間に結合されたリードバッファ104の唯一の構成要素であり得る。加えて、図1に示した例では、スイッチ126のドレイン端子は読出しビット線138に結合され、スイッチ126のソース端子は相補読出しワード線140に結合される。
【００２０】
動作時に、読出し動作は、SRAMセル102のノード116に記憶された値を判定するためにデバイス100において始動され得る。読出し動作を始動するために、読出しビット線138は、論理高値(たとえば、VDD)にプリチャージされ得る。さらに、読出しワード線130は、論理高電圧に従ってバイアスされ、リードバッファ104のインバータを起動することができる。ノード116に記憶された値が論理低電圧(たとえば、0ビット)に相当する場合、リードバッファ104のインバータは、論理高電圧を生成するために論理低電圧を反転させる。インバータによって生成された論理高電圧は、スイッチ126の制御端子128をアクティブ化し得る。制御端子128が起動すると、スイッチ126は、プリチャージされた読出しビット線138を相補読出しワード線140に結合し、プリチャージされた読出しビット線138を放電し、論理低電圧(たとえば、0ビット)を有する読出しビットをもたらすことができる。したがって、読出し動作は、ノード116が論理低電圧(たとえば、0ビット)を記憶することを示すことができる。
【００２１】
あるいは、ノード116に記憶された値が論理高電圧(たとえば、1ビット)に相当する場合、リードバッファ104のインバータは、論理低電圧を生成するために論理高電圧を反転させる。インバータによって生成された論理低電圧は、スイッチ126の制御端子128をアクティブ化しない。したがって、スイッチ126は、非アクティブ状態に維持される。したがって、プリチャージされた読出しビット線138は、スイッチ126が非アクティブ状態であるとき、相補読出しワード線140に放電されない。プリチャージされた読出しビット線138は、論理高電圧を保持し、論理高電圧(たとえば、1ビット)を有する読出しビットをもたらすことができる。したがって、読出し動作は、ノード116が論理高電圧(たとえば、1ビット)を記憶することを示すことができる。
【００２２】
0ビットを読み出すとき、プリチャージされた読出しビット線138がリードバッファ104の単一の回路要素(すなわち、図1の例におけるスイッチ126)を介して放電されるので、感知遅延は、複数のトランジスタ(たとえば、直列に接続されたトランジスタ)を介して読出しビット線を放電する従来のデバイスと比較して改善される(すなわち、低減される)。たとえば、そのような複数のトランジスタは、キャパシタンスに関連付けられた充電遅延または放電遅延に基づいて0ビットの読出しを遅延させるキャパシタンスに関連付けられる場合がある。そのような遅延は、図1の特定の構成において低減または回避される。さらに、0ビットを読み出すとき、プリチャージされた読出しビット線138が単一の回路要素(すなわち、図1の例におけるスイッチ126)を介して放電されるので、リードバッファ104を通るセル電流(たとえば、Icell)は、複数のトランジスタを介して放電される従来のデバイスのセル電流よりも大きい。したがって、0ビットを読み出すことに関連付けられた感知遅延は、図1のデバイス100に関しては低減され得る。加えて、図1の構成は、図2を参照してさらに説明するように、SRAMセル102に記憶された1ビットを感知するとき、高い感知マージンを可能にし得る。
【００２３】
図2を参照すると、SRAMセル列の特定の例示的な実施形態が示され、全体が200と表される。図2は、図示の便宜上、SRAMセル列200として本明細書で説明するが、SRAMセル列200は、特定の用途に応じて様々な複数のSRAMセル(たとえば、SRAMセル行、またはSRAMセルの別の群)に相当し得ることを諒解されたい。
【００２４】
SRAMセル列200のいくつかの構成要素については、図1を参照して説明され得る。たとえば、SRAMセル列200は、SRAMセル102およびリードバッファ104を含み得る。リードバッファ104は、ノード116を介してSRAMセル102に結合される。リードバッファ104は、スイッチ126と、pMOSFET122およびnMOSFET124によって形成されたインバータとを含む。スイッチ126は、制御端子128を含む。スイッチ126は、読出しビット線138および相補読出しワード線140に結合される。
【００２５】
SRAMセル列200は、1つまたは複数の追加のSRAMセルおよびリードバッファをさらに含み得る。たとえば、図2は、SRAMセル列200がSRAMセル202およびSRAMセル216をさらに含むことを示す。SRAMセル列200が、図2に示す特定の例とは異なる数のSRAMセルを含み得ることを諒解されたい。たとえば、様々な実施形態によれば、SRAMセル列200は、数百または数千のSRAMセルおよびリードバッファを含み得る。
【００２６】
SRAMセル202は、ノード206を介してリードバッファ204に結合される。リードバッファ204は、制御端子214を有するスイッチ212を含む。リードバッファ204は、nMOSFET210に結合されたpMOSFET208によって形成されたインバータをさらに含む。スイッチ212は、読出しビット線138に結合され、相補読出しワード線140にさらに結合される。
【００２７】
SRAMセル216は、ノード220を介してリードバッファ218に結合される。リードバッファ218は、制御端子228を有するスイッチ226を含む。スイッチ226の制御端子228は、nMOSFET224に結合されたpMOSFET222によって形成されたインバータに結合される。スイッチ226は、読出しビット線138に結合される場合があり、相補読出しワード線230にさらに結合される場合がある。
【００２８】
動作時に、読出し動作は、ノード116に記憶された値を判定するためにSRAMセル102において始動され得る。読出し動作を始動することは、読出しビット線138をプリチャージすることと、SRAMセル列200内の他のSRAMセルを選択解除することとを含み得る。たとえば、図2は、SRAMセル202、216がpMOSFET208、222のソース端子を接地することによって(たとえば、pMOSFET208、222に結合されたそれぞれの読出しワード線を接地電位にバイアスすることによって)選択解除されることを示す。他の動作中(たとえば、SRAMセル202、216を選択解除することを含まない他の動作中)、pMOSFET208、222のソース端子は、接地されずに、電源ノードに結合される場合がある。
【００２９】
ノード116に記憶された値が(たとえば、「1読出し」動作中に)論理高電圧に相当する場合、リードバッファ104のインバータは、論理低電圧を生成するために論理高電圧を反転させる。論理低電圧は、制御端子128を非アクティブ化し(制御端子128を非アクティブ状態に維持し)、プリチャージされた読出しビット線138を相補読出しワード線140から分離する。プリチャージされた読出しビット線138が相補読出しワード線140から分離されている間、電流232は、スイッチ126を介して「漏洩する」場合がある。電流232は、スイッチ126を介してプリチャージされた読出しビット線138から相補読出しワード線140に流れる場合がある。制御端子128が非アクティブ化されるとき、電流232は、大きさIleakを有する漏洩電流に相当し得る。制御端子128がアクティブ化されるとき、電流232は、「読出し」電流に相当し得る(たとえば、スイッチ126が「オン」であるとき、電流232は、大きさIleakよりも大きい大きさを有し得る)。
【００３０】
加えて、読出し動作中、電流234(たとえば、漏洩電流)は、スイッチ212を介してプリチャージされた読出しビット線138から相補読出しワード線140に流れる場合がある。たとえば、pMOSFET208のソース端子およびnMOSFET210のソース端子が接地されているので、制御端子214は、ノード206に記憶された値とは無関係に論理低電圧を介して非アクティブ化される。サブスレッショルド漏洩電流などの電流234は、スイッチ212が非アクティブ化されているにもかかわらずスイッチ212を通って流れる場合がある。したがって、リードバッファ104、204が、論理低電圧を有する共通の相補読出しワード線(すなわち、図2の例における相補読出しワード線140)に結合されているので、電流232、234は、共通の方向に(たとえば、図2に示すように、読出しビット線138から相補読出しワード線140の方に)流れる場合がある。
【００３１】
SRAMセル列200の他のリードバッファは、相補読出しワード線140に結合されない場合がある。たとえば、図2は、リードバッファ218が相補読出しワード線140に結合されずに、代わりに相補読出しワード線230に結合されることを示す。読出し動作中、相補読出しワード線230は、論理高電圧(たとえば、VDD)に従って充電され、SRAMセル216が選択されないことを示す場合がある。したがって、リードバッファ218のスイッチ226は、接地されずに、論理高電圧に従って相補読出しワード線230にバイアスされる。したがって、リードバッファ218に関連付けられた電流236は、読出しビット線138の方に流れる場合がある。電流236は、大きさIleakを有し得る。
【００３２】
さらに説明すれば、SRAMセル列200がn個のリードバッファに結合されたn個のセルを含む場合、(n-2)個のセルは、相補読出しワード線140に結合されたリードバッファを有しない。たとえば、リードバッファ218などの、リードバッファ104、204以外の、SRAMセル列200のリードバッファは、相補読出しワード線140に結合されない。したがって、SRAMセル列200の非選択のセルの漏洩電流の総量は、SRAMセル102に関連付けられた1読出し動作中、(n-2)*Ileakに相当し得る。したがって、大きさ(n-2)*Ileakを有する総漏洩電流は、SRAMセル102に関連付けられた1読出し動作中にプリチャージされた読出しビット線138「に」流れることによってプリチャージされた読出しビット線138の放電を妨害し、したがって、読出しビット線RBLのプリチャージを維持し、(たとえば、SRAMセル列200の他の構成要素から引き出される電流によって生じる電圧降下などの、読出しビット線138における電圧降下を防止または低減することによって)リードバッファ104から1ビットを読み出すときの感知マージンを改善する。
【００３３】
加えて、各制御端子214、228は、図2に示すように、SRAMセル102に関連付けられた読出し動作中にノード206、220に記憶された値とは無関係に接地電位に維持される。たとえば、上述のように、pMOSFET208、222のソース端子は、SRAMセル102に関連付けられた読出し動作中に(たとえば、接地ノードに結合されることによって)接地され得る。pMOSFET208、222のソース端子を接地することによって、制御端子214、228は、ノード206、220に記憶された値とは無関係に非アクティブ化される。
【００３４】
ノード116に記憶された値が論理低電圧(たとえば、0ビット)に相当する場合、リードバッファ104のインバータは、論理高電圧を生成するために論理低電圧を反転させる。論理高電圧は、スイッチ126の制御端子128をアクティブ化し、スイッチ126を介してプリチャージされた読出しビット線138を相補読出しワード線140に結合する。プリチャージされた読出しビット線138を相補読出しワード線140に結合することは、電流232を介してプリチャージされた読出しビット線138を放電する。したがって、スイッチ126がアクティブ化されるとき、電流232は、大きさIleakよりも高い「読出し」大きさ(たとえば、Icell)を有し得る。電流232は、スイッチ126を介してプリチャージされた読出しビット線138から相補読出しワード線140に流れ、論理低値(たとえば、0ビット)を有する読出しビットをもたらすことができる。0ビットを読み出す間、SRAMセル列200内の非選択のSRAMセルの動作は、1読出し動作に関して上述したように動作し得る。たとえば、電流234、236(たとえば、大きさIleakを有する漏洩電流)は、それぞれ、リードバッファ204、218において生成され得る。0読出し動作中に、制御端子214、228は、1読出し動作に関して上述したように、ノード206、220に記憶された値とは無関係に非アクティブ状態に維持され得る。
【００３５】
リードバッファ104から1ビットが読み出される間、SRAMセル列200内の1つまたは複数の非選択SRAMセル(たとえば、SRAMセル216)に関連付けられた漏洩電流が読出しビット線138に電流を放電するので、1ビットを読み出すときの感知マージンは(たとえば、読出しビット線138から流れ出る漏洩電流によって生じる読出しビット線138における電圧降下を防止または低減することによって)改善される。たとえば、読出しビット線138は、1読出し動作中にVDDに維持され得る。したがって、1読出し動作に関連付けられた感知マージンは、各非選択SRAMセルがプリチャージされた読出しビット線から電流を漏洩させる従来のデバイスと比較して改善される。図2を参照しながら説明する技法は、1読出し動作中にプリチャージされたビット線から流れ出る漏洩電流のために感知マージンが低下する従来のSRAM構成と比較してSRAMセル102に関連付けられた比較的大きいオン電流対オフ電流比Ion/Ioffを可能にし得る。したがって、SRAMセル列200における性能は、従来のデバイスと比較して増加したオン電流対オフ電流比Ion/Ioffにより改善される。
【００３６】
図3を参照すると、デバイスのレイアウトの特定の例示的な実施形態が示され、全体が300と表される。図3では、デバイス300のトランジスタは、複数の材料(たとえば、集積回路の層)を使用して形成され得る。たとえば、図3は、例示的なドープ領域402(たとえば、半導体基板のドープ領域)を示す。別の例として、図3は、ゲート領域404(たとえば、トランジスタゲート領域のポリシリコン領域および/またはゲート酸化物領域)を示す。図3のデバイス300の1つまたは複数の構造体は、相互接続部406などの相互接続部を介して結合され得る。さらに、デバイス300は、接点408などの、デバイス300の一部分を結合する1つまたは複数の接点を含み得る。
【００３７】
デバイス300は、領域410、412、414、416を含む。特定の実施形態では、領域410、412、414、416の各々は、SRAMセルおよび対応するリードバッファのデバイス(たとえば、トランジスタ)に相当する。説明のために、領域410は、pMOSFET106、108、122、nMOSFET110、112、124、アクセストランジスタ118、120、およびスイッチ126を含み得る。別の例として、領域412は、pMOSFET208、nMOSFET210、およびスイッチ212を含み得る。別の例として、領域414は、pMOSFET222、nMOSFET224、およびスイッチ226を含み得る。
【００３８】
図3の例では、領域410、412は、相補読出しワード線140などの、共通の相補読出しワード線を介して結合された隣接するSRAMセルに相当する。領域414、416は、相補読出しワード線230などの、異なる共通の相補読出しワード線を介して結合されたリードバッファを有する隣接するSRAMセルに相当する。特定の例示的な実施形態では、デバイス300は、SRAMセル列200の一部分のレイアウト図に相当する。
【００３９】
図3は、デバイス300が集積回路の比較的少数の層を使用して効率的に実装され得ることを示す。したがって、デバイスの高さ(たとえば、デバイス300に相当するSRAMデバイスの「セル高さ」)は、比較的多くの集積回路層を使用して形成される従来のSRAMデバイスと比較して低減され得る。セル高さを低減することによって、キャパシタンス(たとえば、ビット線キャパシタンス)は、デバイス300では従来のデバイスと比較して低減され、したがって、(たとえば、従来のSRAMデバイスと比較してビット線を充電する必要時間を少なくすることによって)より速い動作を可能にし得る。さらに、リードバッファの対をそれぞれの相補読出しワード線に結合することによって、回路面積および回路構成要素の数は、各リードバッファが固有の相補読出しワード線に結合されたデバイスと比較して低減され得る。たとえば、リードバッファの対をそれぞれの相補読出しワード線に結合することによって、デバイス300を含む集積回路は、各リードバッファが固有の相補読出しワード線に結合された従来の集積回路よりも少数の金属層を含み得る。
【００４０】
図4を参照すると、SRAMセルを動作させる方法の特定の例示的な実施形態が示され、全体が400と表される。SRAMセルは、SRAMセル102などの、図1〜図3を参照しながら説明するSRAMセルのうちのいずれかに相当し得る。方法400は、410において、SRAMセルにアクセスする前にビット線をプリチャージするステップを含み得る。一例として、ビット線は、読出しビット線138に相当し得る。
【００４１】
方法400は、420において、SRAMセルに関連付けられた読出し動作を始動するステップをさらに含み得る。特定の例として、読出しワード線130は、リードバッファ104のインバータをアクティブ化するために論理高電圧に従って充電され得る。別の例として、pMOSFET208、222のソース端子は、(たとえば、それぞれの読出しワード線を介して)接地され得る。
【００４２】
方法400は、430において、反転値を生成するためにSRAMセルに記憶された値を反転させるステップをさらに含み得る。この値は、SRAMセルに関連付けられたリードバッファのインバータによって反転される。リードバッファは、リードバッファ104に相当し得る。インバータは、pMOSFET122およびnMOSFET124を含み得る。この値は、ノード116に記憶され得る。
【００４３】
方法400は、440において、反転値に基づいてリードバッファのスイッチの制御端子を制御するステップをさらに含み得る。たとえば、スイッチの制御端子は、インバータの出力部に結合されるか、またはさもなければインバータの出力部に応答し得る。一例として、スイッチはスイッチ126に相当する場合があり、制御端子は制御端子128に相当する場合がある。インバータの出力部は、pMOSFET122のドレイン端子と、nMOSFET124のドレイン端子との間の接続部に相当し得る。
【００４４】
方法400は、450において、ビット線の論理値に基づいて読出しビットを判定するステップをさらに含み得る。たとえば、反転値が論理1値に相当する場合、スイッチの制御端子を制御するステップは、スイッチをアクティブ化することによってプリチャージされたビット線を電圧端子に放電するステップを含み得る。電圧端子は、相補読出しワード線140に相当し得る。スイッチをアクティブ化しプリチャージされたビット線を放電するステップは、ビット線において論理0値を生成し得る。したがって、スイッチをアクティブ化することは、0読出しビットをもたらす。
【００４５】
別の例として、反転値が論理0値に相当する場合、スイッチの制御端子を制御するステップは、スイッチを非アクティブ状態に維持するステップを含み得る。スイッチを非アクティブ状態に維持するステップは、ビット線において論理1値をもたらし得る(たとえば、ビット線は、プリチャージを保持し、スイッチを介して電圧端子に放電されない)。スイッチを非アクティブ状態に維持するステップは、1読出しビットをもたらす。
【００４６】
図4の方法400は、SRAMセルに記憶された0ビット値を感知することに関連付けられた低い感知遅延を可能にし得る。たとえば、0読出し動作中に単一のスイッチを介してプリチャージされたビット線を迅速に放電することによって、0ビット値を感知することに関連付けられた感知遅延は、直列に接続されたトランジスタを利用する従来のSRAMデバイスと比較して減少され得る。さらに、本明細書で説明する技法は、図5を参照しながらさらに説明するように、複数のSRAMセル(たとえば、SRAMセル列)の1つまたは複数の漏洩電流を利用することなどによって、1ビット値を感知することに関連付けられた感知マージンを改善し得る。
【００４７】
加えて、SRAMセルに記憶されたビット値を判定した後、1つまたは複数の追加の動作が、SRAMセルを含むメモリデバイス(たとえば、SRAMアレイ)において実行され得る。たとえば、メモリデバイスの1つまたは複数のSRAMセルは、読出し動作、書込み動作、またはそれらの組合せに対して選択され得る。代替的にまたは追加として、メモリデバイスに関連付けられた待機動作モードが始動され得る。制御端子は、待機動作モード中、非アクティブ状態に維持される。たとえば、スイッチの制御端子は、待機動作モード中、論理0値にバイアスされ得る。待機動作モードは、読出し動作を実行した後、およびメモリデバイスにおいて追加の読出し動作も書込み動作も起こるようにはスケジューリングされていないと判定したときなど、メモリデバイスが非アクティブであるとき、始動され得る。待機動作モードは、メモリデバイスの各SRAMセルに対して始動され得る。
【００４８】
特定の実施形態では、リードバッファのトランジスタは、待機動作モード中、トランジスタの各々のドレインソース間電圧(VDS)が0になるようにバイアスされる。たとえば、待機動作モード中、pMOSFET122のソース端子およびnMOSFET124のソース端子は、共通の電圧に(たとえば、接地電圧に)バイアスされ得る。さらに、読出しビット線138および相補読出しワード線140は、待機動作モード中、共通の電圧に(たとえば、VDDに)バイアスされ、したがって、待機動作モード中、スイッチ126の端子(たとえば、ソース端子およびドレイン端子)を共通の電圧に維持することができる。
【００４９】
したがって、リードバッファのトランジスタのドレインソース間電圧は、待機動作モード中、ほぼ0であり、待機動作モード中には読出し動作中と比較してリードバッファを通る漏洩電流を低減することができる。したがって、「サブスレッショルド」漏洩電流または「スタティック」漏洩電流を含む、待機動作中にリードバッファを通る漏洩電流は、低減または除去される。たとえば、リードバッファを通る漏洩電流は、待機動作中に読出しビット線からリードバッファまで漏洩電流が流れる、従来のSRAM構成と比較して低減される。待機動作モードを使用して漏洩電流を低減することは、モバイルデバイスのバッテリ電力などの電力を節約することができる。
【００５０】
図5を参照すると、SRAMセル列を動作させる方法の特定の例示的な実施形態が示され、全体が500と表される。SRAMセル列は、図2のSRAMセル列200に相当し得る。方法500は、510において、SRAMセル列に関連付けられたビット線をプリチャージするステップを含み得る。ビット線は、図1の読出しビット線138に相当し得る。
【００５１】
520において、SRAMセル列の第1のSRAMセルに関連付けられた読出し動作が始動され得る。第1のSRAMセルは、SRAMセル102などの、図1および図2を参照しながら説明するSRAMセルのうちのいずれかに相当し得る。530において、読出し動作中、第1の漏洩電流が、ビット線から、SRAMセル列の第1の非選択SRAMセルの第1のリードバッファに流れる場合がある。たとえば、第1のリードバッファおよび第1の非選択SRAMセルは、それぞれ、リードバッファ204およびSRAMセル202に相当し得る。第1の漏洩電流は、電流234に相当し得る。
【００５２】
540において、読出し動作中、第2の漏洩電流が、SRAMセル列の第2の非選択SRAMセルの第2のリードバッファから、ビット線に流れる場合がある。第2のリードバッファおよび第2のSRAMセルは、リードバッファ218およびSRAMセル216に相当し得る。第2の漏洩電流は、電流236に相当し得る。特定の実施形態では、第1の漏洩電流および第2の漏洩電流は各々、大きさIleakを有する。SRAMセル列がnSRAMセルを含む場合、ビット線に流れる漏洩電流の総量は、図2を参照しながら説明したように、(n-2)*Ileakに相当し得る。
【００５３】
大きさ(n-2)*Ileakを有する総漏洩電流は、第1のSRAMセルに関連付けられた読出し動作中にビット線に流れるので、ビット線のプリチャージは、1読出し動作中、維持され得る。したがって、1読出し動作中の感知マージンは、ビット線においてプリチャージを維持する総漏洩電流により改善され得る。たとえば、感知マージンは、1読出し動作中、漏洩電流がビット線の放電(または、部分的な放電)をもたらす、従来のデバイスと比較して改善され得る。0読出し中の感知遅延も、いくつかの従来のSRAMデバイスと比較して改善される。たとえば、0読出し動作中の感知遅延は、0読出し動作中、非選択のSRAMセルからの漏洩電流がビット線に流れる、従来のSRAM「バッファフット」リードバッファ構成と比較して改善される。1読出し動作中の感知マージンおよび0読出し動作中の感知遅延が各々改善されるので、図5を参照しながら説明する技法は、SRAM性能の改善を可能にし、電子デバイスのより良い性能をもたらすことができる。
【００５４】
図4の方法400および図5の方法500の一方または両方は、SRAMメモリデバイスを含むか、またはそれにアクセスする電子デバイスの回路または構成要素において実行され得る。たとえば、図4の方法400および図5の方法500の一方または両方は、SRAMメモリデバイスを含むか、もしくはそれにアクセスするフィールドプログラマブルゲートアレイ(FPGA)デバイス、SRAMメモリデバイスを含むか、もしくはそれにアクセスする特定用途向け集積回路(ASIC)、SRAMメモリデバイスを含むか、もしくはそれにアクセスする中央処理ユニット(CPU)などの処理ユニット、SRAMメモリデバイスを含むか、もしくはそれにアクセスするデジタル信号プロセッサ(DSP)、SRAMメモリデバイスを含むか、もしくはそれにアクセスするコントローラ、SRAMメモリデバイスを含むか、もしくはそれにアクセスする別のハードウェアデバイス、SRAMメモリデバイスを含むか、もしくはそれにアクセスするファームウェアデバイス、またはそれらの組合せにおいて実行され得る。一例として、図4の方法400および図5の方法500の一方または両方は、図6に関して説明するように、命令を実行するプロセッサにおいて実行され得る。
【００５５】
図6を参照すると、モバイルデバイスの特定の例示的な実施形態のブロック図が示され、全体が600と表される。モバイルデバイス600は、デジタル信号プロセッサ(DSP)などのプロセッサ610を含む。図6の例では、プロセッサ610は、図1のデバイス100を含む。デバイス100は、SRAMアレイ612に含まれ得る。SRAMアレイ612は、プロセッサ610のキャッシュに相当し得る。他の実施形態によれば、デバイス100は、モバイルデバイス600の別の位置に含まれ得る。たとえば、SRAMアレイ612は、プロセッサ610の外部にある場合がある。別の例として、デバイス100は、図6に示す特定の例と比較してモバイルデバイス600の異なる構成要素に含まれ得る。プロセッサ610は、SRAMアレイ612においていくつかの動作を始動することができる。たとえば、プロセッサ610は、SRAMアレイ612のSRAMセルにおいて読出し動作を始動することができる。
【００５６】
プロセッサ610は、メモリ632(たとえば、非一時的コンピュータ可読媒体)に結合され得る。メモリ632は、命令654、データ656、またはそれらの組合せを記憶することができる。命令654は、本明細書で説明する1つまたは複数の動作を実行するために、プロセッサ610によって実行可能とすることができる。たとえば、命令654は、デバイス100のSRAMセル102にアクセスすることを含むメモリ動作を実行するために(たとえば、デバイス100のSRAMセル102において読出し動作を始動するために)プロセッサ610によって実行可能とすることができる。たとえば、命令654は、図4を参照しながら説明した待機動作モードなどの待機動作モードにSRAMアレイ612を入れるためにプロセッサ610によって実行可能とすることができる。特定の実施形態では、SRAMアレイ612は、命令654、データ656、またはそれらの組合せの一部分を記憶するように構成されたキャッシュ(たとえば、命令キャッシュ、データキャッシュ、またはそれらの組合せ)に相当する。
【００５７】
図6は、プロセッサ610およびディスプレイ628に結合されたディスプレイコントローラ626も示す。コーダ/デコーダ(コーデック)634も、プロセッサ610に結合することができる。スピーカ636およびマイクロフォン638は、コーデック634に結合することができる。モバイルデバイス600は、プロセッサ610およびカメラ646に結合されたカメラコントローラ690をさらに含み得る。図6は、ワイヤレスコントローラ640が、プロセッサ610および無線周波数(RF)インターフェース650(たとえば、トランシーバ)に結合され得ることも示す。RFインターフェース650は、アンテナ642に結合され得る。
【００５８】
特定の実施形態では、プロセッサ610、ディスプレイコントローラ626、カメラコントローラ690、メモリ632、コーデック634、およびワイヤレスコントローラ640は、システムインパッケージまたはシステムオンチップデバイス622に含まれる。特定の実施形態では、入力デバイス630および電源644は、システムオンチップデバイス622に結合される。さらに、特定の実施形態では、図6に示すように、ディスプレイ628、入力デバイス630、スピーカ636、マイクロフォン638、アンテナ642、カメラ646、RFインターフェース650、および電源644は、システムオンチップデバイス622の外部にある。しかしながら、ディスプレイ628、入力デバイス630、スピーカ636、マイクロフォン638、アンテナ642、カメラ646、RFインターフェース650、および電源644の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス622の構成要素に結合され得る。
【００５９】
説明した実施形態と併せて、装置は、値を記憶するための手段(たとえば、SRAMセル102、202、216のうちのいずれか、またはSRAMアレイ612内の任意のSRAMセル)と、読出し動作中に値をバッファリングするための手段(たとえば、リードバッファ104、204、218のうちのいずれか)とを含む。値をバッファリングするための手段は、反転値を生成するために値を反転させるための手段(たとえば、リードバッファ104、204、218のインバータのうちのいずれか)を含む。値をバッファリングするための手段は、反転値に基づいてビット線(たとえば、読出しビット線138)を電圧端子(たとえば、相補読出しワード線140、230のうちのいずれか)に選択的に結合するための手段(たとえば、スイッチ126、212、226のうちのいずれか)をさらに含む。
【００６０】
説明した実施形態と併せて、コンピュータ可読媒体(たとえば、メモリ632)は、SRAMセル(たとえば、SRAMセル102、202、216のうちのいずれか、またはSRAMアレイ612内の任意のSRAMセル)にアクセスするためにプロセッサ(たとえば、プロセッサ610)によって実行可能な命令(たとえば、命令654)を記憶する。SRAMセルにアクセスすることは、反転値を生成するためにSRAMセルに記憶された値を反転させることを含む。この値は、SRAMセルに関連付けられたリードバッファ(たとえば、リードバッファ104、204、218のうちのいずれか)のインバータ(たとえば、リードバッファ104、204、218のインバータのうちのいずれか)によって反転される。SRAMセルにアクセスすることは、反転値に基づいてリードバッファのスイッチ(たとえば、スイッチ126、212、226のうちのいずれか)の制御端子(たとえば、制御端子128、214、228のうちのいずれか)を制御することをさらに含む。
【００６１】
上記の開示されたデバイスおよび機能は、設計され、コンピュータ可読媒体上に記憶されたコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)に構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造関係者に提供され得る。得られる製品としては、次いで半導体ダイに切断されて半導体チップへパッケージングされる半導体ウェハが含まれる。次いで、チップは、モバイルデバイス600などの上述したデバイス内に採用される。図7は、電子デバイス製造プロセス700の特定の例示的な実施形態を示す。特定の例として、半導体ダイは、図1のデバイス100を含み得る。
【００６２】
図7を参照すると、物理デバイス情報702が、調査コンピュータ706などの製造プロセス700において受け取られる。物理的デバイス情報702は、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含む半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含み得る。たとえば、物理デバイス情報702は、調査コンピュータ706に結合されたユーザインターフェース704を介して入力される物理パラメータ、材料特性、および構造情報を含み得る。調査コンピュータ706は、メモリ710などのコンピュータ可読媒体に結合された、1つまたは複数の処理コアなどのプロセッサ708を含む。メモリ710は、プロセッサ708に、ファイルフォーマットに従うように物理デバイス情報702を変換させ、ライブラリファイル712を生成させるために実行可能なコンピュータ可読命令を記憶することができる。
【００６３】
特定の実施形態では、ライブラリファイル712は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル712は、電子設計自動化(EDA)ツール720とともに使用するために提供される、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含むデバイスを含む半導体デバイスのライブラリを含み得る。
【００６４】
ライブラリファイル712は、メモリ718に結合された、1つまたは複数の処理コアなどのプロセッサ716を含む設計用コンピュータ714においてEDAツール720とともに使用され得る。EDAツール720は、設計用コンピュータ714のユーザが、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含む回路を設計することを可能にするためにメモリ718においてプロセッサ実行可能命令として記憶され得る。たとえば、設計用コンピュータ714のユーザは、設計用コンピュータ714に結合されたユーザインターフェース724を介して回路設計情報722を入力することができる。回路設計情報722は、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルなどの半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含み得る。説明のために、回路設計特性は、特定の回路の識別と回路設計における他の要素との関係、位置決め情報、特徴サイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。
【００６５】
設計用コンピュータ714は、回路設計情報722を含む設計情報をファイルフォーマットに準拠するように変換するように構成され得る。説明のために、ファイルフォーメーションは、平面幾何形状、テキストラベル、およびグラフィックデータシステム(GDSII)ファイルフォーマットなどの階層フォーマット内の回路レイアウトに関する他の情報を表すデータベースバイナリファイルフォーマットを含み得る。設計用コンピュータ714は、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルについて説明する情報を、他の回路または情報に加えて含む、GDSIIファイル726などの変換された設計情報を含むデータファイルを生成するように構成され得る。説明のために、データファイルは、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含むシステムオンチップ(SoC)に対応する情報を含み得る。データファイルは、SoC内の追加の電子回路および構成要素に関連付けられた情報をさらに含み得る。SoCは、図6のシステムオンチップデバイス622に相当し得る。
【００６６】
GDSIIファイル726は、GDSIIファイル726内の変換情報に従って、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを製造するために製造プロセス728において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク732として示された、フォトリソグラフィプロセスとともに使用されるマスクなどの、1つまたは複数のマスクを作製するために、マスク製造業者730にGDSIIファイル726を供給することを含み得る。マスク732は、試験され、代表的なダイ736などのダイに分離され得る1つまたは複数のウェハ734を生成するために、製造プロセス中に使用され得る。ダイ736は、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含むデバイスを含む。
【００６７】
ダイ736は、パッケージングプロセス738に供給される場合があり、ダイ736は、代表的なパッケージ740に組み込まれる。たとえば、パッケージ740は、単一のダイ736またはシステムインパッケージ(SiP)配置などの複数のダイを含み得る。パッケージ740は、電子デバイス技術合同協議会(JEDEC)規格などの、1つまたは複数の規格または仕様に準拠するように構成され得る。
【００６８】
パッケージ740に関する情報は、コンピュータ746に記憶された構成要素ライブラリなどを介して、様々な製品設計者に配布され得る。コンピュータ746は、メモリ750に結合された、1つまたは複数の処理コアなどのプロセッサ748を含み得る。プリント回路基板(PCB)ツールは、ユーザインターフェース744を介してコンピュータ746のユーザから受け取られたPCB設計情報742を処理するために、メモリ750においてプロセッサ実行可能命令として記憶され得る。PCB設計情報742は、回路基板上のパッケージングされた半導体デバイスの物理的位置情報を含む場合があり、パッケージングされた半導体デバイスは、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含むパッケージ740に相当する。
【００６９】
コンピュータ746は、回路基板上のパッケージングされた半導体デバイスの物理的位置情報とともに、配線およびビアなどの電気接続のレイアウトを含む、GERBERファイル752などのデータファイルを生成するために、PCB設計情報742を変換するように構成される場合があり、パッケージングされた半導体デバイスは、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含むパッケージ740に相当する。他の実施形態では、変換されたPCB設計情報によって生成されるデータファイルは、GERBERフォーマット以外のフォーマットを有し得る。
【００７０】
GERBERファイル752は、基板組立てプロセス754において受け取られ、GERBERファイル752内に記憶された設計情報に従って製造される、代表的なPCB756などのPCBを作製するために使用され得る。たとえば、GERBERファイル752は、PCB製造プロセスの様々なステップを実行するために、1つまたは複数のマシンにアップロードされ得る。PCB756は、代表的なプリント回路アセンブリ(PCA)758を形成するために、パッケージ740を含む電子構成要素を装着され得る。
【００７１】
PCA758は、製品製造プロセス760において受け取られ、第1の代表的な電子デバイス762および第2の代表的な電子デバイス764などの、1つまたは複数の電子デバイスに統合され得る。例示的かつ非限定的な例として、第1の代表的な電子デバイス762、第2の代表的な電子デバイス764、またはこれらの両方は、モバイルデバイス、コンピュータ、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、および固定位置データユニットから成る群から選択される場合があり、これらに、図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルが統合される。別の例示的かつ非限定的な例として、電子デバイス762および764のうちの1つまたは複数は、モバイルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メーター読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せなどのリモートユニットであり得る。図7は、本開示の教示によるリモートユニットを示すが、本開示は、これらの図示のユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイス内で適切に使用され得る。
【００７２】
図1のデバイス100、図2のSRAMセル列200、図3のデバイス300、またはそれらの組合せなどの、インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含むデバイスは、例示的なプロセス700で説明するように、作製され、処理され、電子デバイスに組み込まれ得る。図1〜図7を参照しながら説明する実施形態の1つまたは複数の態様は、ライブラリファイル712、GDSIIファイル726、およびGERBERファイル752内などの、様々な処理ステージにおいて含まれ、ならびに、調査コンピュータ706のメモリ710、設計用コンピュータ714のメモリ718、コンピュータ746のメモリ750、基板アセンブリプロセス754などの様々なステージにおいて使用される1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリにおいて格納され、また、マスク732、ダイ736、パッケージ740、PCA758、プロトタイプ回路もしくはデバイス(図示せず)などの他の製品、またはそれらの任意の組合せなどの1つまたは複数の他の物理実施形態に組み込まれ得る。物理デバイス設計から最終製品までの生産の様々な代表的なステージが、図示されているが、他の実施形態では、より少数のステージが使用され得るか、または追加のステージが含まれ得る。同様に、プロセス700は、単一のエンティティによって、またはプロセス700の様々なステージを実行する1つまたは複数のエンティティによって実行され得る。
【００７３】
当業者は、本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェアとして、プロセッサによって実行されるコンピュータソフトウェアとして、または両方の組合せとして実装され得ることをさらに諒解するであろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、概してそれらの機能の観点から上記で説明されてきた。そのような機能がハードウェアまたはプロセッサ実行可能命令として実装されるかどうかは、特定の適用例および全体的なシステムに課された設計制約に依存する。当業者は、説明した機能を特定の応用例ごとに様々な形で実装することができるが、そのような実装の決定が本開示の範囲からの逸脱を引き起こすものと解釈されてはならない。
【００７４】
本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェア内で、プロセッサによって実行されるソフトウェアモジュール内で、またはこの2つの組合せにおいて具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能プログラム可能読取り専用メモリ(EPROM)、電気的消去可能プログラム可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で既知の任意の他の形の非一時的記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態において、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)内に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末内に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別構成要素として存在し得る。
【００７５】
開示されている実施形態の前述の説明は、当業者が開示されている実施形態を作製または使用することを可能にするために提供されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義されている原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示されている実施形態に限定されることを意図されておらず、以下の特許請求の範囲によって定義される原理および新規な特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００７６】
100  デバイス
102  SRAMセル
104  リードバッファ
106  pMOSFET
108  pMOSFET
110  nMOSFET
112  nMOSFET
114  ノード
116  ノード
118  アクセストランジスタ
120  アクセストランジスタ
122  pMOSFET
124  nMOSFET
126  スイッチ
128  制御端子
130  読出しワード線
132  書込みワード線
134  書込みビット線
136  相補書込みビット線
138  読出しビット線
140  相補読出しワード線
200  SRAMセル列
202  SRAMセル
204  リードバッファ
206  ノード
208  pMOSFET
210  nMOSFET
212  スイッチ
214  制御端子
216  SRAMセル
218  リードバッファ
220  ノード
222  pMOSFET
224  nMOSFET
226  スイッチ
228  制御端子
230  相補読出しワード線
232  電流
234  電流
236  電流
300  デバイスのレイアウト
402  ドープ領域
404  ゲート領域
406  相互接続部
408  接点
410  領域
412  領域
414  領域
416  領域
600  モバイルデバイス
610  プロセッサ
612  SRAMアレイ
622  システムインパッケージ、システムオンチップデバイス
626  ディスプレイコントローラ
628  ディスプレイ
630  入力デバイス
632  メモリ
634  コーデック
636  スピーカ
638  マイクロフォン
640  ワイヤレスコントローラ
642  アンテナ
644  電源
646  カメラ
650  RFインターフェース
654  命令
656  データ
690  カメラコントローラ
700  製造プロセス
702  物理デバイス情報
704  ユーザインターフェース
706  調査コンピュータ
708  プロセッサ
710  メモリ
712  インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含むライブラリファイル
714  設計用コンピュータ
716  プロセッサ
718  メモリ
720  EDAツール
722  回路設計情報
724  ユーザインターフェース
726  インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含むGDSIIファイル
728  製造プロセス
730  マスク製造業者
732  マスク
734  ウェハ
736  ダイ
738  パッケージングプロセス
740  パッケージ
742  PCB設計情報
744  ユーザインターフェース
746  コンピュータ
748  プロセッサ
750  メモリ
752  インバータおよびスイッチを有するリードバッファに結合されたSRAMセルを含むGERBERファイル
754  基板組立て
756  プリント回路基板(PCB)
758  プリント回路アセンブリ(PCA)
760  製品製造者
762  電子デバイス1
764  電子デバイス2
【図１】
2016527654.tif 000003
【図２】
2016527654.tif 000004
【図３】
2016527654.tif 000005
【図４】
2016527654.tif 000006
【図５】
2016527654.tif 000007
【図６】
2016527654.tif 000008
【図７】
2016527654.tif 000009
【手続補正書】
【提出日】平成27年10月30日(2015.10.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルのリードバッファであって、
少なくとも2つのトランジスタを含むインバータであって、前記少なくとも2つのトランジスタのゲートは前記SRAMセルの出力部に応答し、読出しワード線は前記インバータの第1のトランジスタに結合される、インバータと、
ビット線および相補読出しワード線に結合されたスイッチであって、前記スイッチの制御端子は前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、デバイス。
【請求項２】
前記スイッチは、前記インバータによって生成された第1の論理値に応答してアクティブ化され、前記スイッチは、前記インバータによって生成された第2の論理値に応答して非アクティブ化される、請求項1に記載のデバイス。
【請求項３】
前記スイッチは、n型金属酸化物半導体電界効果トランジスタ(nMOSFET)を含む、請求項1に記載のデバイス。
【請求項４】
前記制御端子は、前記nMOSFETのゲート端子に相当する、請求項3に記載のデバイス。
【請求項５】
前記ビット線および電圧端子をさらに含むデバイスであって、前記電圧端子は前記相補読出しワード線に結合される、請求項1に記載のデバイス。
【請求項６】
前記スイッチは、前記ビット線と前記電圧端子との間に結合された単一のスイッチであり、前記スイッチは、前記ビット線と前記電圧端子との間に結合された前記リードバッファの唯一の構成要素である、請求項5に記載のデバイス。
【請求項７】
第2のリードバッファに結合された第2のSRAMセルをさらに含むデバイスであって、前記第2のリードバッファは、前記ビット線に結合され、前記電圧端子にさらに結合される、請求項5に記載のデバイス。
【請求項８】
第3のリードバッファに結合された第3のSRAMセルをさらに含むデバイスであって、前記第3のリードバッファは前記ビット線に結合され、前記第3のリードバッファは前記電圧端子には結合されない、請求項7に記載のデバイス。
【請求項９】
前記SRAMセルおよび前記リードバッファが統合された少なくとも1つの半導体ダイをさらに含む、請求項1に記載のデバイス。
【請求項１０】
前記SRAMセルおよび前記リードバッファが統合された、モバイルデバイス、コンピュータ、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、または固定位置データユニットのうちの少なくとも1つを含むデバイスをさらに含む、請求項1に記載のデバイス。
【請求項１１】
スタティックランダムアクセスメモリ(SRAM)セルを動作させる方法であって、
反転値を生成するために前記SRAMセルに記憶された値を反転させるステップであって、前記値は前記SRAMセルのリードバッファのインバータによって反転され、前記リードバッファの前記インバータは、前記SRAMセルの出力部に応答するゲートを有する少なくとも2つのトランジスタを含み、読出しワード線が前記インバータの第1のトランジスタに結合される、ステップと、
前記反転値に基づいて前記リードバッファのスイッチの制御端子を制御するステップであって、前記スイッチはビット線および相補読出しワード線に結合される、ステップと
を含む、方法。
【請求項１２】
前記反転値が論理1値を有するとき、前記スイッチの前記制御端子を制御するステップは、前記スイッチをアクティブ化することによって前記ビット線を電圧端子に放電するステップを含む、請求項11に記載の方法。
【請求項１３】
前記スイッチをアクティブ化することは、前記ビット線において論理0値を生成する、請求項12に記載の方法。
【請求項１４】
前記反転値が論理0値を有するとき、前記スイッチの前記制御端子を制御するステップは、前記スイッチを非アクティブ状態に維持するステップを含む、請求項11に記載の方法。
【請求項１５】
前記スイッチの前記制御端子を前記非アクティブ状態に維持するステップは、前記リードバッファに結合された前記ビット線に論理1値をもたらす、請求項14に記載の方法。
【請求項１６】
前記SRAMセルに関連付けられた待機動作モードを始動するステップをさらに含む方法であって、前記スイッチの前記制御端子は、前記待機動作モード中、非アクティブ状態に維持される、請求項11に記載の方法。
【請求項１７】
前記スイッチの前記制御端子は、前記待機動作モード中、論理0値にバイアスされる、請求項16に記載の方法。
【請求項１８】
前記相補読出しワード線は電圧端子に関連付けられ、前記ビット線および前記電圧端子は、前記待機動作モード中、共通の電圧にバイアスされる、請求項16に記載の方法。
【請求項１９】
前記インバータのp型金属酸化物半導体電界効果トランジスタ(pMOSFET)の第1のソース端子およびn型金属酸化物半導体電界効果トランジスタ(nMOSFET)の第2のソース端子は、前記待機動作モード中、共通の電圧にバイアスされる、請求項16に記載の方法。
【請求項２０】
前記リードバッファを通る漏洩電流は、前記待機動作モード中には読出し動作中と比較して低減される、請求項19に記載の方法。
【請求項２１】
前記SRAMセルは、電子デバイス内に統合されたプロセッサに含まれる、請求項11に記載の方法。
【請求項２２】
スタティックランダムアクセスメモリ(SRAM)セル列を動作させる方法であって、前記方法は、
前記SRAMセル列の第1のSRAMセルに関連付けられた読出し動作を始動するステップ
を含み、
前記読出し動作中、
第1の電流を、ビット線から、前記SRAMセル列の第1の非選択SRAMセルの第1のリードバッファに流し、前記第1のリードバッファは、前記第1の非選択SRAMセルの出力部に応答するゲートを有する少なくとも2つのトランジスタを有する第1のインバータを含み、前記第1のリードバッファは、前記ビット線および相補読出しワード線に結合された第1のスイッチをさらに含み、前記第1のスイッチは前記第1のインバータの出力部に応答し、読出しワード線は、前記第1のインバータの第1のトランジスタに結合され、
第2の電流を、前記SRAMセル列の第2の非選択SRAMセルの第2のリードバッファから、前記ビット線に流す、
方法。
【請求項２３】
前記読出し動作を始動する前に前記ビット線をプリチャージするステップをさらに含む方法であって、前記第1の電流は、前記読出し動作中、前記ビット線の放電を妨害する、請求項22に記載の方法。
【請求項２４】
nは前記SRAMセル列内のセルの数を示し、前記ビット線の前記放電は、(n-2)個の漏洩電流によって妨害される、請求項23に記載の方法。
【請求項２５】
前記第1の電流は、前記読出し動作中、前記第1のリードバッファの前記第1のスイッチを通って流れる、請求項22に記載の方法。
【請求項２６】
前記読出し動作は、電子デバイスに統合されたプロセッサによって始動される、請求項22に記載の方法。
【請求項２７】
値を記憶するための手段と、
前記値を記憶するための前記手段の読出し動作中、前記値をバッファリングするための手段であって、
反転値を生成するために少なくとも2つのトランジスタを含む、前記値を反転させるための手段であって、前記少なくとも2つのトランジスタのゲートは前記値を記憶するための前記手段の出力部に応答し、読出しワード線は、前記値を反転させるための前記手段の第1のトランジスタに結合される、手段と、
前記反転値に基づいてビット線を電圧端子に選択的に結合するための手段と
を含む、手段と
を含む、装置。
【請求項２８】
前記値を記憶するための前記手段は、スタティックランダムアクセスメモリ(SRAM)セルを含む、請求項27に記載の装置。
【請求項２９】
前記値をバッファリングするための前記手段は、リードバッファを含む、請求項27に記載の装置。
【請求項３０】
前記リードバッファは、前記値を記憶するための前記手段の前記出力部に結合される、請求項29に記載の装置。
【請求項３１】
前記値を反転させるための前記手段は、インバータを含む、請求項27に記載の装置。
【請求項３２】
前記ビット線を前記電圧端子に選択的に結合するための前記手段は、前記ビット線と前記電圧端子との間に結合されたスイッチを含む、請求項27に記載の装置。
【請求項３３】
少なくとも1つの半導体ダイに統合された、請求項27に記載の装置。
【請求項３４】
前記値を記憶するための前記手段および前記値をバッファリングするための前記手段が統合された、モバイルデバイス、コンピュータ、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、または固定位置データユニットのうちの少なくとも1つを含むデバイスをさらに含む、請求項27に記載の装置。
【請求項３５】
スタティックランダムアクセスメモリ(SRAM)セルにアクセスするためにプロセッサによって実行可能な命令を記憶するコンピュータ可読記録媒体であって、前記SRAMセルにアクセスすることは、
反転値を生成するために前記SRAMセルに記憶された値を反転させることであって、前記値は前記SRAMセルのリードバッファのインバータによって反転され、前記リードバッファの前記インバータは、前記SRAMセルの出力部に応答するゲートを有する少なくとも2つのトランジスタを含み、読出しワード線が前記インバータの第1のトランジスタに結合される、ことと、
前記反転値に基づいて前記リードバッファのスイッチの制御端子を制御することであって、前記スイッチは相補読出しワード線およびビット線に結合される、ことと
を含む、コンピュータ可読記録媒体。
【請求項３６】
前記命令は、前記SRAMセルを待機動作モードに入れるために前記プロセッサによってさらに実行可能であり、前記スイッチの前記制御端子は、前記SRAMセルに記憶された前記値とは無関係に前記待機動作モード中、論理0電圧にバイアスされる、請求項35に記載のコンピュータ可読記録媒体。
【請求項３７】
前記リードバッファは、3トランジスタ(3T)構成を有し、前記SRAMセルおよび前記リードバッファは、9トランジスタ(9T)構成を有する、請求項35に記載のコンピュータ可読記録媒体。
【請求項３８】
前記命令は、モバイルデバイス、コンピュータ、タブレット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、または固定位置データユニットのうちの少なくとも1つを含むデバイスに統合されたプロセッサによって実行可能である、請求項35に記載のコンピュータ可読記録媒体。
【請求項３９】
半導体デバイスの少なくとも1つの物理的特性を表す設計情報を受け取るステップであって、前記半導体デバイスは、
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルのリードバッファであって、
少なくとも2つのトランジスタを含むインバータであって、前記少なくとも2つのトランジスタのゲートは前記SRAMセルの出力部に応答し、読出しワード線は前記インバータの第1のトランジスタに結合される、インバータと、
相補読出しワード線およびビット線に結合されたスイッチであって、前記スイッチの制御端子は前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、ステップと、
前記設計情報をファイル形式に準拠するように変換するステップと、
前記変換された設計情報を含むデータファイルを生成するステップと
を含む、方法。
【請求項４０】
前記データファイルは、GDSIIフォーマットを含む、請求項39に記載の方法。
【請求項４１】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製造するステップであって、前記半導体デバイスは、
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルのリードバッファであって、
少なくとも2つのトランジスタを含むインバータであって、前記少なくとも2つのトランジスタのゲートは前記SRAMセルの出力部に応答し、読出しワード線は前記インバータの第1のトランジスタに結合される、インバータと、
相補読出しワード線およびビット線に結合されたスイッチであって、前記スイッチの制御端子は前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、ステップと
を含む、方法。
【請求項４２】
前記データファイルは、GDSIIフォーマットを有する、請求項41に記載の方法。
【請求項４３】
回路基板上のパッケージングされた半導体デバイスの物理的位置情報を含む設計情報を受け取るステップであって、前記パッケージングされた半導体デバイスは、
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルのリードバッファであって、
少なくとも2つのトランジスタを含むインバータであって、前記少なくとも2つのトランジスタのゲートは前記SRAMセルの出力部に応答し、読出しワード線は前記インバータの第1のトランジスタに結合される、インバータと、
相補読出しワード線およびビット線に結合されたスイッチであって、前記スイッチの制御端子は前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、ステップと、
データファイルを生成するために前記設計情報を変換するステップと
を含む方法。
【請求項４４】
前記データファイルは、GERBERフォーマットを有する、請求項43に記載の方法。
【請求項４５】
回路基板上のパッケージングされた半導体デバイスの物理的位置情報を含む設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記パッケージングされた半導体デバイスを受け取るように構成された前記回路基板を製造するステップであって、前記パッケージングされた半導体デバイスは、
スタティックランダムアクセスメモリ(SRAM)セルと、
前記SRAMセルのリードバッファであって、
少なくとも2つのトランジスタを含むインバータであって、前記少なくとも2つのトランジスタのゲートは前記SRAMセルの出力部に応答し、読出しワード線は前記インバータの第1のトランジスタに結合される、インバータと、
相補読出しワード線およびビット線に結合されたスイッチであって、前記スイッチの制御端子は前記インバータの出力部に応答する、スイッチと
を含むリードバッファと
を含む、ステップと
を含む、方法。
【請求項４６】
前記データファイルは、GERBERフォーマットを有する、請求項45に記載の方法。
【請求項４７】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータのうちの少なくとも1つを含むデバイスに前記回路基板を統合するステップをさらに含む、請求項45に記載の方法。
【国際調査報告】
2016527654.tif 000010
2016527654.tif 000011