(57)【要約】  不揮発性メモリデバイス、および不揮発性メモリデバイスを形成するための方法が開示される。当該メモリデバイスは、複数の書き込み動作中に、ストリングピラーの方向に沿った電場勾配が最大またはほぼ最大であるＮＡＮＤストリングの端においてバルクチャネルリークを低減する、ＮＡＮＤストリング内の局所的な埋め込み型チャネル誘電体を用いる。当該メモリデバイスは一端においてビット線に連結され、他端においてソースに連結されるチャネルを備える。ビット線とチャネルとの間で導通を選択的に制御すべく、ビット線に連結されるチャネルの端において、選択ゲートが形成される。少なくとも１つの不揮発性メモリセルが、選択ゲートとチャネルの第２端との間にチャネルの長さに沿って形成される。チャネルの第１端において、チャネル内に局所的な誘電体領域が形成される。
2016510952.tif 000002
【特許請求の範囲】
【請求項１】
第１端、第２端、および長さを備えるチャネルであり、前記チャネルの前記第１端はビット線に連結され、前記チャネルの前記第２端はソースに連結されるチャネルと、
前記ビット線と前記チャネルとの間の導通を選択的に制御すべく前記チャネルの前記第１端において形成される選択ゲートと、
前記選択ゲートと前記チャネルの前記第２端との間に前記チャネルの前記長さに沿って形成される少なくとも１つの不揮発性メモリセルと、
前記チャネルの前記第１端において前記チャネル内に形成される局所的な誘電体領域と、を備える
メモリデバイス。
【請求項２】
前記少なくとも１つの不揮発性メモリセルは、前記チャネルの前記第１端に近接し、かつ前記局所的な誘電体領域に隣接する、前記チャネルの前記長さに沿って形成される少なくとも１つのダミーメモリセルと、前記チャネルの前記第２端に近接する、前記チャネルの前記長さに沿って形成される少なくとも１つの不揮発性データメモリセルと、を備え、
前記局所的な誘電体領域は、前記少なくとも１つのダミーメモリセルが形成される前記チャネルに沿った長さに対応する、前記チャネルの第１の長さにわたる
請求項１に記載のメモリデバイス。
【請求項３】
前記少なくとも１つの不揮発性メモリセルは、前記チャネルの前記第１端に近接し、かつ前記局所的な誘電体領域に隣接する、前記チャネルの前記長さに沿って形成される少なくとも１つのダミーメモリセルと、前記チャネルの前記第２端に近接する、前記チャネルの前記長さに沿って形成される少なくとも１つの不揮発性データメモリセルと、を備え、
前記局所的な誘電体領域は、前記少なくとも１つのダミーメモリセルおよび前記選択ゲートが形成される前記チャネルに沿った長さに対応する、前記チャネルの第１の長さにわたる
請求項１または２に記載のメモリデバイス。
【請求項４】
前記少なくとも１つの不揮発性メモリセルは、浮遊ゲート（ＦＧ）メモリセルまたはチャージトラップフラッシュ（ＣＴＦ）メモリセルを備える
請求項１から３の何れか一項に記載のメモリデバイス。
【請求項５】
前記メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）の一部を構成する
請求項１から４の何れか一項に記載のメモリデバイス。
【請求項６】
前記メモリデバイスは複数のメモリデバイスのアレイの一部を構成する
請求項１から４の何れか一項に記載のメモリデバイス。
【請求項７】
第１端、第２端、および長さを備える第１のチャネルであり、前記第１のチャネルの前記第２端はソースに連結される第１のチャネルと、
前記第１のチャネルの前記長さに沿って形成される少なくとも１つの不揮発性メモリセルと、
前記第１のチャネルの前記第１端において前記第１のチャネル内に形成される第１の局所的誘電体領域と、
第１端、第２端、および長さを備える第２のチャネルであり、前記第２のチャネルの前記第１端はビット線に連結され、前記第２のチャネルの前記第２端は前記第１のチャネルの前記第１端に連結される第２のチャネルと、
前記ビット線と前記第２のチャネルとの間の導通を選択的に制御すべく前記第２のチャネルの前記第１端において形成される選択ゲートと、
前記選択ゲートと前記第２のチャネルの前記第２端との間に前記第２のチャネルの前記長さに沿って形成される少なくとも１つの不揮発性メモリセルと、
前記第２のチャネルの前記第１端において前記第２のチャネル内に形成される第２の局所的誘電体領域と、を備える
メモリデバイス。
【請求項８】
前記第１のチャネルの前記長さに沿って形成される前記少なくとも１つの不揮発性メモリセルは、前記第１のチャネルの前記第１端に近接し、かつ前記第１の局所的誘電体領域に隣接する、前記第１のチャネルの前記長さに沿って形成される少なくとも１つのダミーメモリセルと、前記第１のチャネルの前記第２端に近接する、前記第１のチャネルの前記長さに沿って形成される少なくとも１つの不揮発性データメモリセルと、を備え、
前記第２のチャネルの前記長さに沿って形成される前記少なくとも１つの不揮発性メモリセルは、前記第２のチャネルの前記第１端に近接し、かつ前記第２の局所的誘電体領域に隣接する、前記第２のチャネルの前記長さに沿って形成される少なくとも１つのダミーメモリセルと、前記第２のチャネルの前記第２端に近接する、前記第２のチャネルの前記長さに沿って形成される少なくとも１つの不揮発性データメモリセルと、を備え、
前記第１の局所的誘電体領域は、前記少なくとも１つのダミーメモリセルが形成される前記第１のチャネルに沿った長さに対応する、前記第１のチャネルの第１の長さにわたり、
前記第２の局所的誘電体領域は、前記少なくとも１つのダミーメモリセルが形成される前記第２のチャネルに沿った長さに対応する、前記第２のチャネルの第１の長さにわたる
請求項７に記載のメモリデバイス。
【請求項９】
前記第１のチャネルと前記第２のチャネルとの間の導通を選択的に制御すべく前記第１のチャネルの前記第１端において形成される選択ゲートをさらに備え、
前記第１の局所的誘電体領域はさらに、前記少なくとも１つのダミーメモリセルおよび前記選択ゲートが形成される前記第１のチャネルに沿った長さに対応する、前記第１のチャネルの第３の長さにわたるか、前記第２の局所的誘電体領域はさらに、前記少なくとも１つのダミーメモリセルおよび前記選択ゲートが形成される前記第２のチャネルに沿った長さに対応する、前記第２のチャネルの第４の長さにわたるか、またはそれらの組み合わせである
請求項８に記載のメモリデバイス。
【請求項１０】
前記メモリデバイスはソリッドステートドライブ（ＳＳＤ）の一部を構成する
請求項７から９の何れか一項に記載のメモリデバイス。
【請求項１１】
前記メモリデバイスは、複数のメモリデバイスのアレイの一部を構成する
請求項７から９の何れか一項に記載のメモリデバイス。
【請求項１２】
第１の縦型ＮＡＮＤストリングのチャネルを形成する段階であり、前記チャネルは第１端、第２端、長さ、および幅を備える段階と、
エッチング後に前記チャネルの予め決められた部分が残るように前記長さに沿って前記第１端から前記第２端に向かって前記チャネルの一部分をエッチングする段階と、
前記チャネルの前記エッチングされた部分内に誘電材料を形成する段階であり、前記誘電材料は、エッチング後に残る前記チャネルの前記予め決められた部分とは反対側の表面を有する段階と、
前記誘電材料の前記表面上にチャネルキャップを形成する段階と、を備える
方法。
【請求項１３】
前記チャネルの前記エッチングされた部分に側壁を形成する段階をさらに備え、
前記誘電材料を形成する段階は、前記チャネルの前記エッチングされた部分の前記側壁内に前記誘電材料を形成する
請求項１２に記載の方法。
【請求項１４】
前記チャネルを形成する段階は、前記チャネル内にシームを形成する段階を備え、
前記チャネルの前記一部分をエッチングする段階は、ウェットエッチング技術を用いる段階を備える
請求項１２または１３に記載の方法。
【請求項１５】
前記チャネルの前記一部分をエッチングする段階は、ウェットエッチング技術またはドライエッチング技術を用いる段階を備える
請求項１２または１３に記載の方法。
【請求項１６】
前記第１の縦型ＮＡＮＤストリングは、複数の縦型ＮＡＮＤストリングのアレイの一部を構成する
請求項１２から１５の何れか一項に記載の方法。
【請求項１７】
前記第１の縦型ＮＡＮＤストリングは、ソリッドステートドライブ（ＳＳＤ）の一部を構成する
請求項１３から１６の何れか一項に記載の方法。
【請求項１８】
前記第１の縦型ＮＡＮＤストリングの前記チャネルの上に第２の縦型ＮＡＮＤストリングの第２のチャネルを形成する段階であり、前記第２のチャネルは、第１端、第２端、長さ、および幅を備える段階と、
エッチング後に前記第２のチャネルの予め決められた部分が残るように前記長さに沿って前記第１端から前記第２端に向かって前記第２のチャネルの一部分をエッチングする段階と、
前記第２のチャネルの前記エッチングされた部分内に誘電材料を形成する段階であり、前記誘電材料は、エッチング後に残る前記第２のチャネルの前記予め決められた部分とは反対側の表面を有する段階と、
前記第２のチャネルの前記エッチングされた部分内の前記誘電材料の前記表面上に第２のチャネルキャップを形成する段階と、をさらに備える
請求項１２から１７の何れか一項に記載の方法。
【請求項１９】
前記第１の縦型ＮＡＮＤストリングおよび前記第２の縦型ＮＡＮＤストリングは、ソリッドステートドライブ（ＳＳＤ）の一部を構成する
請求項１８に記載の方法。
【請求項２０】
前記第１の縦型ＮＡＮＤストリングおよび前記第２の縦型ＮＡＮＤストリングは、複数のメモリデバイスのアレイの一部を構成する
請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書において説明される複数の技術の複数の実施形態は、半導体製造に関する。特に、本明細書において開示される主題は、縦型ＮＡＮＤストリングの製造に関する。
【背景技術】
【０００２】
ポリシリコンチャネルを備える縦型ＮＡＮＤストリングは、複数の単結晶シリコンチャネルを有する従来のプレーナ型ＮＡＮＤストリング構造と比較して、いくつかの悪影響を製造／動作上の複数のプロセスに導入する。例えば、縦型ＮＡＮＤストリングの１つの動作上の課題は、複数の書き込み動作中に複数の禁止されたピラーにブーストされたチャネル電圧を維持することに関する。チャネル材料における複数の局所的なギャップステート欠陥は、複数の縦型ＮＡＮＤストリングのアレイの複数の書き込み動作要件の実現に対して重い制限を課す可能性のある、複数の書き込み禁止ストリング上の選択ゲートのドレインに隣接するストリングの端において生じる、律速なチャネルブースト電圧損失メカニズムを導入し得る。標準的なＮＡＮＤの複数の動作条件下で非結晶性のチャネル材料（すなわち、ポリシリコン）を用いる場合、当該電圧損失メカニズムは避けられない。
【図面の簡単な説明】
【０００３】
本明細書において開示される複数の実施形態は、複数の添付の図面の複数の図において例として説明されるのであって、限定する意図はない。図中、同様の参照番号は同様の要素を指す。
【０００４】
【図１Ａ】縦型ＮＡＮＤストリングの従来構成の側断面図を示す。
【図１Ｂ】図１Ａの線Ａ−Ａ´で見たときの個々のＮＡＮＤセルの断面図を示す。
【図１Ｃ】２つの個々のＮＡＮＤセルだけが示される縦型ＮＡＮＤストリングの概略図を示す。
【図２Ａ】本明細書において開示される主題のある実施形態による、縦型ＮＡＮＤストリングの第１の例示的実施形態の側断面図を示す。
【図２Ｂ】本明細書において開示される主題のある実施形態による、縦型ＮＡＮＤストリングの第２の例示的実施形態の側断面図を示す。
【図３】ピラーの方向に沿った電場勾配およびチャネルの大きさの両方が最大またはほぼ最大である領域を示す、図１Ａの縦型ＮＡＮＤストリングの従来の構造を示す。
【図４】本明細書において開示される主題のある実施形態による、局所的なチャネル誘電体によって提供される縦型ＮＡＮＤストリングの許容深度の変動を示す。
【図５】本明細書において開示される主題のある実施形態による、縦型ＮＡＮＤストリングのチャネルに、埋め込み型チャネル誘電体を形成するための技術の例示的な一実施形態のフロー図を示す。
【図６Ａ】複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の一段階を示す。
【図６Ｂ】複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の一段階を示す。
【図６Ｃ】複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の一段階を示す。
【図６Ｄ】複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の一段階を示す。
【図６Ｅ】複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の一段階を示す。
【図６Ｆ】複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の一段階を示す。
【図６Ｇ】複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の一段階を示す。
【図６Ｈ】複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の一段階を示す。
【図６Ｉ】複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の一段階を示す。
【図７】本明細書において開示される主題のある実施形態による、縦型ＮＡＮＤストリングのチャネルに、埋め込み型チャネル誘電体を形成するための技術の別の例示的実施形態のフロー図を示す。
【図８Ａ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図７のフロー図の一段階を示す。
【図８Ｂ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図７のフロー図の一段階を示す。
【図８Ｃ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図７のフロー図の一段階を示す。
【図８Ｄ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図７のフロー図の一段階を示す。
【図８Ｅ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図７のフロー図の一段階を示す。
【図８Ｆ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図７のフロー図の一段階を示す。
【図９】本明細書において開示される主題による、縦型ＮＡＮＤストリングのチャネルに、埋め込み型チャネル誘電体を形成するための技術のさらに別の例示的実施形態のフロー図を示す。
【図１０Ａ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図９のフロー図の一段階を示す。
【図１０Ｂ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図９のフロー図の一段階を示す。
【図１０Ｃ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図９のフロー図の一段階を示す。
【図１０Ｄ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図９のフロー図の一段階を示す。
【図１０Ｅ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図９のフロー図の一段階を示す。
【図１０Ｆ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図９のフロー図の一段階を示す。
【図１１】本明細書において開示される主題による、縦型ＮＡＮＤストリングのチャネルに、埋め込み型チャネル誘電体を形成するための技術のまた別の例示的実施形態のフロー図を示す。
【図１２Ａ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１１のフロー図の一段階を示す。
【図１２Ｂ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１１のフロー図の一段階を示す。
【図１２Ｃ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１１のフロー図の一段階を示す。
【図１２Ｄ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１１のフロー図の一段階を示す。
【図１２Ｅ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１１のフロー図の一段階を示す。
【図１２Ｆ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１１のフロー図の一段階を示す。
【図１３】本明細書において開示される主題による、縦型ＮＡＮＤストリングのチャネルに、埋め込み型チャネル誘電体を形成するための技術の別の例示的実施形態のフロー図を示す。
【図１４Ａ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１３のフロー図の一段階を示す。
【図１４Ｂ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１３のフロー図の一段階を示す。
【図１４Ｃ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１３のフロー図の一段階を示す。
【図１４Ｄ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１３のフロー図の一段階を示す。
【図１４Ｅ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１３のフロー図の一段階を示す。
【図１４Ｆ】本明細書において開示される主題の複数の実施形態による、複数の縦型ＮＡＮＤストリングのアレイの１つの縦型ＮＡＮＤストリングに対する図１３のフロー図の一段階を示す。
【図１５Ａ】本明細書において開示される主題による、局所的なチャネル誘電体を有するチャネルの上へのポリシリコンプラグの製造中における縦型ＮＡＮＤストリングを示す。
【図１５Ｂ】本明細書において開示される主題による、局所的なチャネル誘電体を有するチャネルの上へのポリシリコンプラグの製造中における縦型ＮＡＮＤストリングを示す。
【図１６】本明細書において開示される主題の複数の実施形態による、複数のスタックされた縦型ＮＡＮＤストリングの複数のアレイを形成すべくスタックされ得る複数の縦型ＮＡＮＤストリングの複数の例示的構成を示す。
【０００５】
説明を簡単および／または明確にすべく、複数の図において示される複数の要素は必ずしも縮尺どおりに描かれていないことが理解されるべきである。例えば、複数の要素のうちのいくつかの複数の寸法は、明確にすべく、他の複数の要素に対して誇張され得る。複数の図の拡大縮小は、本明細書において示される様々な要素の正確な複数の寸法および／または複数の寸法比を表わしてはいない。さらに、適切と思われる場合には、対応するおよび／または類似する要素を示すべく、複数の図にわたって複数の参照番号が繰り返されている。
【発明を実施するための形態】
【０００６】
本明細書において説明される複数の技術の複数の実施形態は、半導体製造、特に、縦型ＮＡＮＤストリングの製造に関する。以下の説明において、本明細書において開示される複数の実施形態の完全な理解を提供すべく、多数の具体的な詳細が記載される。しかしながら、当業者であれば、本明細書において開示される複数の実施形態が、これらの具体的な詳細のうちの１または複数を用いずに、または他の複数の方法、複数の構成要素、複数の材料、その他を用いて、実施され得ることを認めるであろう。他の複数の例において、明細書の複数の側面を不明瞭にすることを回避すべく、周知の複数の構造、複数の材料または複数の動作は詳細には図示または説明されない。
【０００７】
「一実施形態」または「ある実施形態」への本明細書を通した参照は、当該実施形態に関連して説明される特定の特徴、構造、または特性が少なくとも一実施形態において含まれることを意味する。従って、本明細書を通した様々な箇所における「一実施形態」または「ある実施形態」という表現の複数の出現は、必ずしも全てが同一の実施形態を指すものではない。その上、特定の複数の特徴、複数の構造、または複数の特性は、１または複数の実施形態において任意の適した手法で組み合わされ得る。さらに、「例示的」という単語は、「例（ｅｘａｍｐｌｅ）、実例（ｉｎｓｔａｎｃｅ）、または例証（ｉｌｌｕｓｔｒａｔｉｏｎ）となる」ことを意味すべく、本明細書において用いられる。「例示的」として本明細書において説明される任意の実施形態は、他の複数の実施形態に対して必ずしも好適であるまたは有利であると解釈されるものではない。
【０００８】
様々な動作が、順番に、特許請求される主題の理解に最も役立つ手法で、複数の別個の動作として説明され得る。しかしながら、その説明の順序が、これらの動作が必ず順序に依存するものと暗示すると解釈されるべきではない。特に、これらの動作は、提示の順序で実行される必要はない。説明される複数の動作は、説明される実施形態とは異なる順序で実行され得る。様々な追加の動作が実行され得る、および／または、説明される複数の動作は追加の複数の実施形態においては省略され得る。
【０００９】
本明細書において開示される主題の複数の実施形態は、デバイスと、律速なリークメカニズムを最小化すべく、局所的な埋め込み型チャネル誘電体がＮＡＮＤストリングに追加されるデバイスを製造するための技術と、に関する。より具体的には、複数の書き込み動作中にストリングピラーの方向に沿った電場勾配が最大またはほぼ最大であるＮＡＮＤストリングの端におけるバルクチャネルリーク（ｌｋｇ）を低減させるべく、ＮＡＮＤストリングの端に、局所的な埋め込み型酸化物を追加する。局所的な埋め込み型酸化物は、律速なリークメカニズムを低減するための他の複数の従来のアプローチと比較して、書き込み能力を高め、プロセス統合を容易にする。さらに、局所的な埋め込み型チャネル誘電体はまた、ＮＡＮＤストリングの上側のワード線と下側のワード線（ＷＬ）との間の固有のオフセットを低減し、プラグの深さおよびプロフィールへの複数のプロセス制御要件にさらなる自由度を提供する。さらに、本明細書において開示される主題は、垂直方向にスタックされる複数の縦型ＮＡＮＤストリングの複数のアレイなどの、書き込み性能を実現すべく低減された熱電子の電界放出が用いられる複数の他のスケーリング用途に適用可能である。さらに、本明細書において開示される主題は、浮遊ゲート（ＦＧ）縦型ＮＡＮＤデバイスに限定されず、チャージトラップフラッシュ（ＣＴＦ）ＮＡＮＤデバイスなどの、他の縦型のトランジスタ構造にもまた適用可能であり、限定はされないが、ソリッドステートメモリまたはソリッドステートドライブ（ＳＳＤ）などのスタックされたピラーの縦型ＮＡＮＤスケーリングアプローチにおいて性能を高め得る。
【００１０】
図１Ａは、縦型ＮＡＮＤストリング１００の従来構成の側断面図を示す。縦型ＮＡＮＤストリング１００は、選択ゲートのドレイン（ＳＧＤ）１０１、選択ゲートのソース（ＳＧＳ）１０２、複数の個々のフラッシュセル１０３（これらのうち、ただ１つのフラッシュセルが図１Ａにおいて示される）、およびチャネル１０４を備える。図１Ｂは、図１Ａの線Ａ−Ａ´で見たときの個々のＮＡＮＤセル１０３の断面図を示す。図１Ｃは、２つの個々のＮＡＮＤセル１０３だけが示される縦型ＮＡＮＤストリング１００の概略図１１０を示す。
【００１１】
複数のＮＡＮＤセル１０３は、チャネル１０４の長さに沿って形成された複数の不揮発性メモリセルである。各個々のＮＡＮＤセル１０３は、制御ゲート１０５と、ブロッキング誘電体１０６（インターポリ誘電体とも呼ばれる）と、（ＣＴＦの場合は窒化シリコンなどの、浮遊ゲート（ＦＧ）または局所的な電荷蓄積層であり得る）電荷蓄積ノード１０７（ストレージノードとも呼ばれる）と、トンネリング誘電体１０８と、チャネル１０４と、を備える。各ＮＡＮＤセル１０３の制御ゲート１０５は対応するワード線（ＷＬ）（図１Ａおよび１Ｂには示されない）に連結される。縦型ＮＡＮＤストリング１００のいくつかの実施形態において、チャネル１０４のＳＧＤ端寄りのＮＡＮＤセル１０３のいくつかは、データを格納しても、またはしなくてもよい「ダミー」ＮＡＮＤセルであり、チャネル１０４のＳＧＳ端寄りのいくつかのＮＡＮＤセル１０３は、データを格納するＮＡＮＤセル（データセル）である。
【００１２】
チャネル１０４は、一端でビット線（ＢＬ）に接続し、他端でソースに接続する。ＳＧＤ１０１に印加されるＳＥＬ１信号は、チャネル１０４のＢＬ端においてチャネル１０４を介して導通を制御し、ＳＧＳ１０２に印加されるＳＥＬ２信号は、チャネル１０４のソース端においてチャネル１０４を介して導通を制御する。図１Ｂは、チャネル１０４が、略円形の断面積を備えるように示しているが、チャネル１０４は略円形の断面積と同様の機能を提供する様々な断面積を有し得ることが理解されるべきである。
【００１３】
縦型ＮＡＮＤストリング１００は、複数のポリシリコンチャネルを同様に備える複数のプレーナ型ＮＡＮＤストリング構造と比較して、いくつかの有害な影響または製造／動作上の複数の課題を引き起こすポリシリコンチャネル１０４を備える。例えば、縦型ＮＡＮＤストリングの１つの重大な動作上の課題は、複数の書き込み動作中に複数の禁止されたピラーにブーストされたチャネル電圧を維持することに関する。ポリシリコンチャネル材料に固有のチャネル１０４のポリシリコンにおける複数の局所的なギャップステート欠陥は、複数の縦型ＮＡＮＤストリングのアレイの複数の書き込み動作要件を実現すべく重い制限を課す、ＳＧＤ１０１に隣接するストリングの端における律速なチャネルブーストリークメカニズム（すなわち、電圧損失の割合）を引き起こす。
【００１４】
従来の縦型ＮＡＮＤストリング１００のチャネルブーストリークメカニズムは、ピラーの方向に沿った電場勾配およびチャネルの大きさの両方（すなわち、チャネルにおける局所的なギャップステート欠陥）が最大またはほぼ最大であるストリングの端において生じる。ピラーの方向に沿った電場勾配およびチャネルの大きさが最大またはほぼ最大であるＮＡＮＤストリング１００の領域は、図３において２本の水平方向の破線３０１と３０２との間に示される。具体的に、チャネル１０４に沿った電圧の勾配およびチャネルの大きさの最大またはほぼ最大のものは、３０３において示される。図３において、電圧Ｖ１≠電圧Ｖ２≠電圧Ｖ３である。
【００１５】
リークメカニズムに対処するための１つの従来のアプローチは、電界およびその結果のリークを低減すべく、ＳＧＤ１０１の近傍のワード線（ＷＬ）の数を増加させるものであった。そのようなアプローチは、高アスペクト比のピラーのエッチングをますます困難にする。さらに、ＷＬの数の増加はまた、ギャップステート欠陥リークが生じる領域全体の大きさを増加させ、結果的に、より多くのＷＬを追加する効果を低減し、ギャップステート欠陥に基づくリークの温度依存性を高める傾向にある。従って、高アスペクト比のピラーのエッチングの難しさの増大、およびリークの温度依存性を不利に高める傾向の両方は、ＷＬの数を増やす従来のアプローチへの回帰を即座に減少させる結果となる。
【００１６】
別の従来のアプローチは、複数のバルクチャネル欠陥に対処すべく、縦型ＮＡＮＤストリングの長さ全体に沿って薄いチャネルが存在する中空のチャネルを用いることであったが、この従来のアプローチは、追加の望ましくないばらつきを導入することなく、高アスペクト比のチャネルのピラーにチャネルの膜をコンフォーマルに堆積するなどの、正味の利益を低減させる重大なプロセス統合の複数の課題を提起する。
【００１７】
図２Ａおよび図２Ｂはそれぞれ、本明細書において開示される主題による、縦型ＮＡＮＤストリング２００の第１の例示的実施形態および縦型ＮＡＮＤストリング２００´の第２の例示的実施形態の側断面図を示す。縦型ＮＡＮＤストリング２００は、縦型ＮＡＮＤストリング２００が、選択ゲートのドレイン（ＳＧＤ）２０１と、選択ゲートのソース（ＳＧＳ）２０２と、複数の個々のフラッシュセル２０３（図２Ａおよび図２Ｂにおいてはそのうちのただ１つが示される）と、チャネル２０４と、を備えるという点で従来の縦型ＮＡＮＤストリング１００と同様である。個々のＮＡＮＤセル２０３の断面図は、従来のＮＡＮＤセル１０３に対する図１Ａに示される断面図と同様である。ＮＡＮＤストリング２００の概略図（図示せず）もまた、図１Ｃに示される縦型ＮＡＮＤストリング１００に対する概略図と同様である。
【００１８】
複数のＮＡＮＤセル２０３は、チャネル２０４の長さに沿って形成された複数の不揮発性メモリセルである。各個々のＮＡＮＤセル２０３は、制御ゲート２０５と、ブロッキング誘電体２０６（インターポリ誘電体とも呼ばれる）と、浮遊ゲート（ＦＧ）２０７（ストレージノードとも呼ばれる）と、トンネリング誘電体２０８と、チャネル２０４と、を備える。各ＮＡＮＤセル２０３の制御ゲート２０５は、対応するワード線（ＷＬ）（図２Ａおよび図２Ｂには示されない）に連結される。縦型ＮＡＮＤストリング２００のいくつかの例示的な実施形態において、チャネル２０４のＳＧＤ端寄りに形成されるＮＡＮＤセル２０３のいくつかはダミーＮＡＮＤセルであり、チャネル２０４のＳＧＳ端寄りに形成されるいくつかのＮＡＮＤセル２０３はデータＮＡＮＤセルである。
【００１９】
チャネル２０４は、一端でビット線（ＢＬ）と接続し、他端でソースと接続する。ＳＧＤ２０１に印加されるＳＥＬ１信号は、チャネル２０４のＢＬ端においてチャネル２０４を介して導通を制御し、ＳＧＳ２０２に印加されるＳＥＬ２信号は、チャネル２０４のソース端においてチャネル２０４を介して導通を制御する。チャネル２０４の例示的な一実施形態は、略円形の断面積を備え得るが、チャネル２０４は略円形の断面積と同様の機能を提供する様々な断面積を有し得ることが理解されるべきである。
【００２０】
縦型ＮＡＮＤストリング２００および２００´（図２Ｂ参照）は、チャネル２０４内に形成され、かつ、電場勾配（ピラーの方向に沿った）およびチャネルの大きさ（チャネルにおける複数の局所的なギャップステート欠陥）の両方が最大またはほぼ最大であるＳＧＤトランジスタ２０１の近接するチャネル２０４の領域に配置される、局所的な埋め込み型チャネル誘電体２１０または２１０´を含むことによって、従来の縦型ＮＡＮＤストリング１００とは異なる。具体的に、図２Ａは、チャネル２０４を通り、ＳＧＤデバイス２０１の中まで通って延在する局所的なチャネル誘電体２１０を備える縦型ＮＡＮＤストリング２００を示す。図２Ｂは、ＳＧＤデバイス２０１の中まで通って延在しない局所的なチャネル２１０´を備える縦型ＮＡＮＤストリング２００´を示す。例示的な一実施形態において、局所的な埋め込み型チャネル誘電体２１０、２１０´は、チャネル２０４の長さが導電性を保つようにチャネル２０４内に形成される。例示的な一実施形態において、局所的な誘電体２１０、２１０´は、チャネル２０４の側壁が、局所的な誘電体２１０、２１０´の外縁と、チャネル２０４の外縁との間で約２０ｎｍの厚さであるように形成される（図１６の幅１６２０を参照）。例示的な一実施形態において、局所的な誘電体２１０、２１０´の断面積は、略円形の断面積を備え得るが、局所的な誘電体２１０、２１０´は、略円形の断面積と同様の機能を提供する様々な断面積を有し得ることが理解されるべきである。
【００２１】
チャネルリークは、電場勾配およびチャネルの大きさが最大である領域において最大またはほぼ最大である。チャネルブーストリークが最大またはほぼ最大である位置に、埋め込み型チャネル誘電体２１０、２１０´を含むことは、主要なリーク成分を著しく低減し、および／または最小にし得る。チャネル誘電体２１０、２１０´の追加は、より多くのＷＬを追加する従来のアプローチに関連付けられる複数の製造上の課題を排除する。すなわち、ストリングの上側部分が複数のダミーセルおよび追加のＷＬのみを含む、チャネルブーストリークメカニズムに対処する従来のアプローチとは対照的に、本明細書において開示される主題の複数の実施形態は、少なくとも１つの問題箇所における、またはその近くにおける、律速なリーク電流を低減し、比較的より低いアスペクト比のＮＡＮＤストリングを提供することによって、集積化およびプロセス制御を容易にする。さらに、本明細書において開示される主題の複数の実施形態のアプローチは、所望のチャネル電流がピラーの外側表面に局在する複数の反転モードデバイスのためのストリング電流を維持する。
【００２２】
図４は、本明細書において開示される主題の複数の実施形態による、局所的なチャネル誘電体によって提供される縦型ＮＡＮＤストリングの許容深度の変動を示す。図４の距離Ｙは、チャネル底部の上方の、局所的なチャネル誘電体４０２の底部の高さを表わす。この距離は、ＮＡＮＤストリングの端において用いられるダミーＷＬの数に依存して変化し得る。つまり、高さＹは、ストリングの端のＷＬバイアススキームを最適化し、かつ望ましくないチャネルブーストリークメカニズムを最小化すべく選択され得る。図４に示されるダミーＷＬの数は、単に例示的なものであって、縦型ＮＡＮＤストリングの複数の設計パラメータに応じて変化することが理解されるべきである。
【００２３】
図５は、本明細書において開示される主題による、縦型ＮＡＮＤストリングのチャネルに、埋め込み型チャネル誘電体を形成するための技術の例示的な一実施形態のフロー図５００を示す。図６Ａ−図６Ｉは、複数の縦型ＮＡＮＤストリングのアレイの２つの縦型ＮＡＮＤストリングに対する図５のフロー図の様々な段階を示す。５０１において、高アスペクト比のチャネル６０２を備える縦型ＮＡＮＤストリング６０１は周知の手法で形成された。図６Ａは、複数の縦型ＮＡＮＤストリングのアレイ（図示せず）のうちの２つの縦型ＮＡＮＤストリング６０１を示す。図６Ａにさらに示されるように、ＮＡＮＤストリング６０１は、複数のフラッシュセル６０３（それらのうちの少数のフラッシュセルだけが示される）および対応するＷＬ６０４（それらのうちの少数のＷＬだけが示される）もまた備える。チャネル６０２は、限定はされないが、ポリシリコンなどの非晶質材料から、周知の手法で形成される。チャネル６０２に適した他の材料は、限定はされないが、ポリシリコン膜と、アモルファスシリコン系膜と、それらの合金の、限定はされないが、ポリシリコンゲルマニウム、炭化ポリシリコン、およびアモルファス炭化シリコンなど、とを含む。
【００２４】
５０２において、チャネル６０２の一部分が、選択される深さにまで、周知の手法でエッチングされる（図６Ｂ）。５０３において、限定はされないが、ポリシリコンなどの非晶質材料の層６０５が、エッチングされたチャネル６０２の一部分の壁上に周知の手法で形成される（図６Ｃ）。５０４において、限定はされないが、二酸化シリコン、空気、不活性ガス、その他などの誘電材料６０６が、チャネル６０２の残りの部分を充填すべく原子層堆積（ＡＬＤ）技術を用いる周知の手法で形成される（図６Ｄ）。５０５において、誘電材料６０６は、エッチング後にチャネル６０２を充填する部分のみが残るように、周知の手法でエッチバックされる（図６Ｅ）。５０６において、ポリシリコンの層６０７が、誘電材料６０６を覆うべく、周知の手法で形成される（図６Ｆ）。５０７において、層６０７は、チャネル６０２が、その上にチャネル６０２の残りが形成されるポリシリコンの表面を有するように、周知の手法でエッチバックされる（図６Ｇ）。エッチバック６０７層は、チャネル６０２に残っている誘電材料６０６上にキャップを形成する。５０８において、ポリシリコン材料の層６０８が周知の手法で形成される（図６Ｈ）。ポリシリコン層６０８は、縦型ＮＡＮＤストリング６０１の選択ゲートのドレイン（ＳＧＤ）を形成すべく用いられる。５０９において、ポリシリコン層６０８は、チャネル６０２の上部を露出させるべく、周知の手法で６０９において選択的に除去される（図６Ｉ）。縦型ＮＡＮＤストリング６０１の残りは、周知の手法で形成され、完成される。
【００２５】
図７は、本明細書において開示される主題による、縦型ＮＡＮＤストリングのチャネルに、埋め込み型チャネル誘電体を形成するための技術の別の例示的実施形態のフロー図７００を示す。図８Ａは、製造中の縦型ＮＡＮＤストリング８０１を示す。具体的に、縦型ＮＡＮＤストリング８０１は、ソース８０２、第１の酸化物層８０３、ＳＧＳ層８０４、第２の酸化物層８０５、第１のＷＬ８０６、第３の酸化物層８０７、第２のＷＬ層８０８、複数のダミーセル（領域８０９の上方）と複数のデータセル（領域８０９の下方）との間の酸化物分離領域８０９、第３のＷＬ層８１０、第４の酸化物層８１１、第４のＷＬ層８１２、第５の酸化物層８１３、第５のＷＬ層８１４、および第６の酸化物層８１５を備えるべく、周知の手法で形成された。さらに、複数のダミーおよびデータフラッシュセル８１６が形成された。それらのうちの少数のものだけが示される。窒化シリコン停止層８１７もまた、約１００Åの厚みを有すべく酸化物層８１５上に周知の手法で形成された。高アスペクト比のチャネルトレンチ８１８が周知の手法で形成された。酸化物層８１９およびポリシリコンライナ８２０が、チャネルトレンチ８１８内に周知の手法で形成された。
【００２６】
７０１において、エッチングプロセスが、チャネルトレンチ８１８の底部８２１から酸化物層８１９およびポリシリコン層８２０を取り除く。図８Ａは、酸化物層８１９およびポリシリコンライナ８２０がチャネルトレンチ８１８の底部８２１から取り除かれた縦型ＮＡＮＤストリング８０１を示す。７０２において、ポリシリコン層８２２が、限定はされないが、減圧化学的気相成長（ＬＰＣＶＤ）などのポリシリコン堆積技術を用いて、窒化シリコン停止層８１７上およびチャネルトレンチ８１８内にチャネル内の特定の高さＹまで形成される。図８Ｂは、縦型ＮＡＮＤストリング８０１の最終構成に基づいて選択される高さＹまでのチャネルトレンチ８１８のポリシリコンの充填を示す。
【００２７】
７０３において、チャネルトレンチ内の酸化物中での複数のシームを防ぐべく、周知の原子層堆積（ＡＬＤ）技術を用いて、ポリシリコン層８２２上および残りのチャネルトレンチ８１８の中に酸化物層８２３が堆積される。さらに、化学機械研磨（ＣＭＰ）の余剰分を見込んで、複数の周知の酸化物充填技術を用いて、酸化物層８２４が酸化物層８２３上に堆積される。図８Ｃは酸化物層８２３および８２４を有する縦型ＮＡＮＤストリング８０１を示す。７０４において、周知の化学機械研磨（ＣＭＰ）技術を用いて、酸化物層８２３および８２４はポリシリコン層８２２まで除去される。図８Ｄは、酸化物層８２３および８２４がポリシリコン層８２２まで除去された縦型ＮＡＮＤストリング８０１を示す。
【００２８】
７０５において、ポリシリコン層８２２を窒化シリコン停止層８１７まで除去すべく、周知の非選択的ＣＭＰ技術が用いられる。さらに、酸化物８２３の一部分が非選択的ＣＭＰ技術中に除去される。図８Ｅは、図７の７０５における非選択的ＣＭＰ技術後の縦型ＮＡＮＤストリング８０１を示す。７０６において、７０５における非選択的ＣＭＰ技術後に残る酸化物８２３の一部分および窒化シリコン停止層８１７を除去すべく、非選択的ＣＭＰ技術が用いられる。図８Ｆは、７０５における非選択的ＣＭＰ技術後に残る酸化物８２３の一部分および窒化シリコン停止層８１７の除去後の縦型ＮＡＮＤストリング８０１を示す。プロセスは続行し、縦型ＮＡＮＤストリング８０１の残りが図５に関連して説明されたものなどの周知の手法で形成される。
【００２９】
図９は、本明細書において開示される主題による、縦型ＮＡＮＤストリングのチャネル内に、埋め込み型チャネル誘電体を形成するための技術のさらに別の例示的実施形態のフロー図９００を示す。図１０Ａは、製造中の縦型ＮＡＮＤストリング１００１を示す。具体的に、縦型ＮＡＮＤストリング１００１は、ソース１００２、第１の酸化物層１００３、ＳＧＳ層１００４、第２の酸化物層１００５、第１のＷＬ１００６、第３の酸化物層１００７、第２のＷＬ層１００８、複数のダミーセル（領域１００９の上方）と複数のデータセル（領域１００９の下方）との間の酸化物分離領域１００９、第３のＷＬ層１０１０、第４の酸化物層１０１１、第４のＷＬ層１０１２、第５の酸化物層１０１３、第５のＷＬ層１０１４、および第６の酸化物層１０１５を備えるべく、周知の手法で形成された。さらに、複数のダミーおよびデータフラッシュセル１０１６が形成された。それらのうちの少数のものだけが示される。窒化シリコン停止層１０１７もまた、約１００Åの厚みを有すべく酸化物層１０１５上に周知の手法で形成された。高アスペクト比のチャネルトレンチ１０１８が周知の手法で形成された。酸化物層１０１９およびポリシリコンライナ１０２０が、チャネルトレンチ１０１８内に周知の手法で形成された。
【００３０】
９０１において、エッチングプロセスが、チャネルトレンチ８１８の底部８２１から酸化物層１０１９およびポリシリコンライナ１０２０を取り除く。図１０Ａは、酸化物層１０１９およびポリシリコンライナ１０２０がチャネルトレンチ１０１８の底部１０２１から取り除かれた縦型ＮＡＮＤストリング１００１を示す。９０２において、ポリシリコンチャネル層１０２２が、窒化シリコン停止層１０１７上およびチャネルトレンチ１０１８内に周知の手法で形成される（図１０Ｂ参照）。層１０２２は、チャネルトレンチを充填する堆積プロセス中にシーム／ボイド１０２３を生じさせるステップカバレッジ特性を有する膜を用いて堆積される。図１０Ｂは、ポリシリコン層１０２２、チャネルトレンチのポリシリコンの充填、およびシーム１０２３を示す。
【００３１】
９０３において、ポリシリコン層１０２２が、周知のＣＭＰ技術を用いて窒化シリコン停止層１０１７まで除去され、そうして、充填されたチャネルトレンチおよびシーム１０２３の上部が露出される。図１０Ｃは、ポリシリコン層１０２２が除去された縦型ＮＡＮＤストリング１００１を示す。９０４において、酸化物に対して選択的なウェットエッチングプロセスが用いられると、１０２４においてチャネルトレンチの上部が開口される。シーム１０２４の形成、チャネル直径限界寸法、およびウェットエッチングプロセスは、限定はされないが、チャネル直径に基づいて、開口の深さ、およびチャネルの高さＹを選択的に設定すべく最適化される。図１０Ｄは、ウェットエッチングされ、１０２４においてチャネルトレンチの上部を開口した後の縦型ＮＡＮＤストリング１００１を示す。
【００３２】
９０５において、チャネルトレンチが酸化物で充填されるように、酸化物層１０２５が窒化シリコン停止層１０１７上に周知の手法で形成される。図１０Ｅは酸化物層１０２５が形成された後の縦型ＮＡＮＤストリング１００１を示す。９０６において、酸化物層１０２５が、周知の酸化物ＣＭＰ技術を用いて除去される。その後、窒化シリコン停止層１０１７が、複数の周知の窒化シリコンエッチング除去技術を用いて除去される。図１０Ｆは、酸化物層１０２５および窒化シリコン停止層１０２７が除去された後の縦型ＮＡＮＤストリング１００１を示す。プロセスは続行し、縦型ＮＡＮＤストリング１００１の残りが図５に関連して説明されたものなどの周知の手法で形成される。
【００３３】
図１１は、本明細書において開示される主題による、縦型ＮＡＮＤストリングのチャネルに、埋め込み型チャネル誘電体を形成するための技術のまた別の例示的実施形態のフロー図１１００を示す。図１２Ａは製造中の縦型ＮＡＮＤストリング１２０１を示す。具体的に、縦型ＮＡＮＤストリング１２０１は、ソース１２０２、第１の酸化物層１２０３、ＳＧＳ層１２０４、第２の酸化物層１２０５、第１のＷＬ１２０６、第３の酸化物層１２０７、第２のＷＬ層１２０８、複数のダミーセル（領域１２０９の上方）と複数のデータセル（領域１２０９の下方）との間の酸化物分離領域１２０９、第３のＷＬ層１２１０、第４の酸化物層１２１１、第４のＷＬ層１２１２、第５の酸化物層１２１３、第５のＷＬ層１２１４、および第６の酸化物層１２１５を備えるべく、周知の手法で形成された。さらに、複数のダミーおよびデータフラッシュセル１２１６が形成された。それらのうちの少数のものだけが示される。窒化シリコン停止層１２１７もまた、約１００Åの厚みを有すべく酸化物層１２１５上に周知の手法で形成された。高アスペクト比のチャネルトレンチ１２１８が周知の手法で形成された。酸化物層１２１９およびポリシリコンライナ１２２０が、チャネルトレンチ１２１８内に周知の手法で形成された。
【００３４】
１１０１において、エッチングプロセスが、チャネルトレンチ１２１８の底部１２２１から酸化物層１２１９およびポリシリコンライナ１２２０を取り除く。図１２Ａは、酸化物層１２１９およびポリシリコンライナ１２２０がチャネルトレンチ１２１８の底部１２２１から取り除かれた縦型ＮＡＮＤストリング１２０１を示す。１１０２において、チャネルトレンチ１２１８は周知の技術を用いてポリシリコン１２２２で充填される。図１２Ｂは、ポリシリコン層１２２２が追加された縦型ＮＡＮＤストリング１２０１を示す。
【００３５】
１１０３において、ポリシリコン層１２２２は、周知のＣＭＰ技術を用いて窒化シリコン停止層１２１７まで除去される。図１２Ｃは、ポリシリコン層１２２２が除去された縦型ＮＡＮＤストリング１２０１を示す。１１０４において、炭素などのハードマスク層１２２３が周知の技術を用いて堆積される。その後、チャネル内のポリシリコンが、限定はされないが、チャネル直径に基づき得る高さＹを有するように、ハードマスク層１２２３を選択的に除去し、かつまたチャネルからポリシリコン１２２２の一部分を選択的に除去すべく、１２２４において周知のフォトリソグラフィックプロセスおよびドライエッチング技術が用いられる。図１２Ｄは、チャネル内の残留するポリシリコンがＹの最小の高さを有するように、ハードマスク層１２２３を、およびチャネルからポリシリコン１２２２の一部分を、選択的に除去すべくドライエッチングされた後の縦型ＮＡＮＤストリング１２０１を示す。
【００３６】
１１０５において、ハードマスク層１２２３は周知の技術を用いて除去され、エッチングされた領域１２２４が充填されるように、周知の技術を用いて酸化物層１２２５が堆積される。図１２Ｅは、酸化物層１２２５が堆積された後の縦型ＮＡＮＤストリング１２０１を示す。１１０６において、酸化物層１２２５は周知のＣＭＰ技術を用いて除去され、窒化シリコン停止層１２１７が周知のウェットエッチングプロセスを用いて除去される。図１２Ｆは、酸化物層１２２５および窒化シリコン停止層１２１７が除去された後の縦型ＮＡＮＤストリング１２０１を示す。プロセスは続行し、縦型ＮＡＮＤストリング１２０１の残りが図５に関連して説明されたものなどの周知の手法で形成される。
【００３７】
図１３は、本明細書において開示される主題による、縦型ＮＡＮＤストリングのチャネルに埋め込み型チャネル誘電体を形成するための技術の別の例示的実施形態のフロー図１３００を示す。図１４Ａは、製造中の縦型ＮＡＮＤストリング１４０１を示す。具体的に、縦型ＮＡＮＤストリング１４０１は、ソース１４０２、第１の酸化物層１４０３、ＳＧＳ層１４０４、第２の酸化物層１４０５、第１のＷＬ１４０６、第３の酸化物層１４０７、第２のＷＬ層１４０８、複数のダミーセル（領域１４０９の上方）と複数のデータセル（領域１４０９の下方）との間の酸化物分離領域１４０９、第３のＷＬ層１４１０、第４の酸化物層１４１１、第４のＷＬ層１４１２、第５の酸化物層１４１３、第５のＷＬ層１４１４、第６の酸化物層１４１５、ＳＧＤ層１４１７、および窒化シリコン停止層１４１８を備えるべく、周知の手法で形成された。さらに、複数のダミーおよびデータフラッシュセル１４１６が形成された。それらのうちの少数のものだけが示される。高アスペクト比のチャネルトレンチ１４１９が周知の手法で形成された。酸化物層１４２０が、周知の手法でチャネルトレンチ１４１９内に形成された。
【００３８】
１３０１において、ポリシリコンがチャネルトレンチ１４１９を充填するように、周知の手法でポリシリコン層１４２１が窒化シリコン停止層１４１８上に形成された。図１４Ａは、ポリシリコンがチャネルトレンチ１４１９を充填するように、窒化シリコン停止層１４１８上にポリシリコン層１４２１が堆積された後の縦型ＮＡＮＤストリング１４０１を示す。１３０２において、ポリシリコン層１４２１は、周知のＣＭＰ技術を用いて窒化シリコン停止層１４１８まで除去された。図１４Ｂは、ポリシリコン層１４２１の一部分が除去された後の縦型ＮＡＮＤストリング１４０１を示す。
【００３９】
１３０３において、ハードマスク層１４２２が窒化シリコン停止層１４１８上に周知の手法で形成される。その後、チャネル内の残留するポリシリコンが、限定はされないが、チャネル直径に基づき得るＹの最小の高さを有するように、ハードマスク層１４２２を、およびチャネルからポリシリコン１４２１の一部分を、選択的に除去すべく、１４２３において周知のフォトリソグラフィックプロセスおよびドライエッチング技術が用いられる。図１４Ｃは、ハードマスク層１４２２を、およびチャネルからポリシリコン１４２１の一部分を、選択的に除去すべくドライエッチングされた後の縦型ＮＡＮＤストリング１４０１を示す。１３０４において、ハードマスク層１４２２の残りが周知の技術を用いて除去され、エッチングされた領域１４２３が充填されるように、周知の技術を用いて酸化物層１４２４が堆積される。後の複数のプロセスに応じて、酸化物層１４２４の堆積はビット線のパターニングの後に続き得る。図１４Ｄは、ハードマスク１４２２の残りが除去され、酸化物層１４２４が堆積された後の縦型ＮＡＮＤストリング１４０１を示す。
【００４０】
１３０５において、酸化物層１４２４は、周知のＣＭＰ技術を用いて窒化シリコン停止層１４１８まで除去される。図１４Ｅは、酸化物層１４２４が窒化シリコン停止層１４１８まで除去された後の縦型ＮＡＮＤストリング１４０１を示す。１３０６において、窒化シリコン停止層１４１８は周知のウェットエッチングプロセスを用いて除去される。図１４Ｆは、窒化シリコン停止層１４１８が除去された後の縦型ＮＡＮＤストリング１４０１を示す。プロセスは続行し、縦型ＮＡＮＤストリング１４０１の残りが図５に関連して説明されたものなどの周知の手法で形成される。
【００４１】
図１５Ａは、製造中の縦型ＮＡＮＤストリング１５０１を示す。具体的に、縦型ＮＡＮＤストリング１５０１は、ソース１５０２、第１の酸化物層１５０３、ＳＧＳ層１５０４、第２の酸化物層１５０５、第１のＷＬ１５０６、第３の酸化物層１５０７、第２のＷＬ層１５０８、複数のダミーセル（領域１５０９の上方）と複数のデータセル（領域１５０９の下方）との間の酸化物分離領域１５０９、第３のＷＬ層１５１０、第４の酸化物層１５１１、第４のＷＬ層１５１２、第５の酸化物層１５１３、第５のＷＬ層１５１４、および第６の酸化物層１５１５を備えるべく、周知の手法で形成された。さらに、複数のダミーおよびデータフラッシュセル１５１６が形成された。それらのうちの少数のものだけが示される。高アスペクト比のチャネルトレンチ１５１９が周知の手法で形成され、本明細書において開示される複数の技術のいずれかを用いて、局所的なチャネル誘電体がチャネルトレンチ１５１９内に形成された。
【００４２】
ＮＡＮＤストリング１５０１の上部端におけるチャネルの幅１５２０が約２０ｎｍより小さい場合、チャネル１５２１の残りがＳＧＤ層１５１７および酸化物層１５１８内に形成されるとき、既に形成されたチャネルおよび局所的なチャネル誘電体との位置合わせにずれが生じるリスクがある。結果的に、このリスクを低減すべく、本明細書において開示される主題の複数の実施形態は、既に形成されたチャネルおよび局所的なチャネル誘電体の上部を覆うポリシリコンプラグ１５２２を形成するための技術を提供し、これにより、ＮＡＮＤチャネルの両端の間により良好なコンタクトを提供する。図１５Ｂは、本明細書において開示される主題の複数の実施形態による、既に形成されたチャネルおよび局所的なチャネル誘電体の上部の上に形成されたポリシリコンプラグ１５２２を示す。
【００４３】
例示的な一実施形態において、ポリシリコンプラグ１５２２は、例えば、周知の手法によるエッチングによって窒化シリコン停止層を除去する前に形成される。ポリシリコンプラグ１５２２はそれから、周知の堆積技術を用いて堆積され、ＳＧＤおよび酸化物層の形成の前に周知の手法で形づくられる。
【００４４】
本明細書において開示される主題は、書き込み性能を実現すべく、低減された熱電子の電界放出が用いられる複数の他のスケーリング用途に拡張され得る。そのようなアプローチが、スタックされるピラーの接合における複数のパスゲートと合わせてストリングのスケーリングに用いられる場合、本明細書において開示される主題に好適な１つのそのような用途は、スタックされるピラーの界面においてのものである。図１６は、本明細書において開示される主題による、局所的なチャネル誘電体を用いる縦型ＮＡＮＤストリング１６０１および１６０２の２つの例示的な構成を示す。構成１６０１はストリングの選択ゲートのドレイン（ＳＧＤ）に隣接するチャネル領域の中へと延在しない局所的なチャネル誘電体（ＬＣＤ）を備え、一方、構成１６０２は、ＳＧＤに隣接するチャネル領域の中へと延在するＬＣＤを備える。当該２つの構成は、例えば、ソリッドステートメモリまたはソリッドステートドライブ（ＳＳＤ）用の複数のＮＡＮＤストリングのアレイを形成すべく用いられ得る。構成１６０３は、それぞれがＮＡＮＤストリング構成１６０１を備える、２つのスタックされた縦型ＮＡＮＤストリングを示す。構成１６０４は、下側のＮＡＮＤストリングが構成１６０１のＮＡＮＤストリングを備え、上側のＮＡＮＤストリングが構成１６０２のＮＡＮＤストリングを備える、２つのスタックされた縦型ＮＡＮＤストリングを示す。構成１６０５は、下側の２つのＮＡＮＤストリングが構成１６０１のＮＡＮＤストリングを備え、上側のＮＡＮＤストリングが構成１６０２のＮＡＮＤストリングを備える、３つのスタックされた縦型ＮＡＮＤストリングを示す。
【００４５】
これらの変形は、上記の詳述な説明を考慮して施され得る。以下の特許請求の範囲において用いられる複数の用語は、範囲を本明細書および特許請求の範囲において開示される特定の複数の実施形態に限定するものと解釈されるべきではない。むしろ、本明細書において開示される複数の実施形態の範囲は、特許請求の範囲の解釈に対する確立された原則に従って解釈されるべき以下の特許請求の範囲によって決定されるものである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【国際調査報告】
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