(57)【要約】  ｆｉｎＦＥＴ製造プロセスフロー時に、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）アーキテクチャ上に、プレーナ様トランジスタデバイスを形成するための複数の技術が開示される。いくつかの実施形態において、プレーナ様トランジスタは、例えば、ｆｉｎＦＥＴアーキテクチャの複数の隣接するフィンを局所的にマージ／ブリッジすべく成長され、プレーナ様トランジスタがその上に形成可能な、高品質な平坦な面を提供すべく、その後平坦化される、半導体層を含み得る。いくつかの例において、半導体マージ層は、例えば、エピタキシャルシリコンを含む、ブリッジされたエピタキシャル成長であり得る。いくつかの実施形態において、そのようなプレーナ様デバイスは、例えば、アナログで、高電圧な、Ｚ幅のトランジスタの製造に役立ち得る。また、ｆｉｎＦＥＴフロー中に、そのようなプレーナ様デバイスを提供することは、例えば、容量を減らし、Ｚ幅を広げ、および／または高電圧信頼性を向上させるために高電界の箇所を減らした、複数のトランジスタデバイスの形成を可能にし得る。これらは、いくつかの例において、そのような複数のデバイスをアナログ設計に好適なものにし得る。
2016514906.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の面から延在する複数のフィンとともにパターニングされた半導体基板と、
前記半導体基板の上方に形成される分離層と、
前記複数のフィンの第１のサブセットの上方に形成され、平坦な面を有する半導体本体と、
前記半導体本体の前記平坦な面の上方に形成される第１のゲート本体と、を備える集積回路であって、
前記分離層は、前記複数のフィンの高さ未満の厚みを有し、
前記半導体本体は、複数のフィンの前記第１のサブセットをマージする、集積回路。
【請求項２】
前記複数のフィンは、前記半導体基板から形成される、請求項１に記載の集積回路。
【請求項３】
前記半導体基板および前記複数のフィンは、複数の異なる層である、請求項１に記載の集積回路。
【請求項４】
前記半導体本体は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、および炭化ケイ素（ＳｉＣ）のうちの少なくとも１つを含む、請求項１に記載の集積回路。
【請求項５】
前記半導体本体は、エピタキシャルシリコン（Ｓｉ）を含む、請求項１に記載の集積回路。
【請求項６】
前記複数のフィンの第２のサブセットの上方に形成される第２のゲート本体をさらに備えており、
複数のフィンの前記第１のサブセットおよび前記第２のサブセットは、互いに隣接しており、
前記第１のゲート本体および前記第２のゲート本体は、互いに電気的に分離されている、請求項１に記載の集積回路。
【請求項７】
当該集積回路は、約１００〜２００ｎｍの範囲内のＺ幅を有する、請求項１に記載の集積回路。
【請求項８】
当該集積回路は、約２００〜３００ｎｍの範囲内のＺ幅を有する、請求項１に記載の集積回路。
【請求項９】
当該集積回路は、プレーナ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える、請求項１から８のいずれか一項に記載の集積回路。
【請求項１０】
集積回路を形成する方法であって、
半導体基板の面から延在する複数のフィンとともにパターニングされた半導体基板の上方に分離層を形成する段階と、
平坦な面を有する半導体層を前記複数のフィンの第１のサブセットの上方に形成する段階と、
前記半導体層の前記平坦な面の上方に第１のゲート本体を形成する段階と、を備え、
前記分離層は、前記複数のフィンの高さ未満の厚みを有し、
前記半導体層は、複数のフィンの前記第１のサブセットをマージする、方法。
【請求項１１】
前記半導体基板の上方に前記分離層を形成する段階は、
前記半導体基板の上方に前記分離層を堆積する段階と、
前記分離層の厚みを前記複数のフィンの高さまで減少すべく、前記分離層を平坦化する段階と、
前記分離層の厚みを前記複数のフィンの高さ未満に減少すべく、前記分離層をエッチングする段階と、を含む、請求項１０に記載の方法。
【請求項１２】
複数のフィンの前記第１のサブセットの上方に前記半導体層を形成する段階は、
化学気相成長（ＣＶＤ）プロセス、有機金属気相成長（ＭＯＶＰＥ）プロセス、分子線エピタキシ（ＭＢＥ）プロセス、原子層堆積（ＡＬＤ）プロセス、およびそれら任意の組み合わせのうちの少なくとも１つを使用する段階を含む、請求項１０に記載の方法。
【請求項１３】
複数のフィンの前記第１のサブセットの上方に前記半導体層を形成する段階は、
複数のフィンの前記第１のサブセットの上方に前記半導体層を堆積する段階と、
前記平坦な面を提供すべく、前記半導体層を平坦化する段階と、を含む、請求項１０に記載の方法。
【請求項１４】
前記半導体層を平坦化する段階は、化学機械的平面化（ＣＭＰ）プロセス、エッチバックプロセス、およびそれら任意の組み合わせのうちの少なくとも１つを使用する段階を含む、請求項１３に記載の方法。
【請求項１５】
複数のフィンの前記第１のサブセットの上方に前記半導体層を堆積する段階の前に、複数のフィンの前記第１のサブセットの上方に前記半導体層を形成する段階はさらに、
複数のフィンの第２のサブセットの上方に遮断層を形成する段階を含み、
前記遮断層は、複数のフィンの前記第１のサブセットの上方に前記半導体層を堆積する段階において、複数のフィンの前記第２のサブセットを保護する、請求項１３に記載の方法。
【請求項１６】
前記遮断層は、二酸化ケイ素（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、およびレジスト材料のうちの少なくとも１つを含む、請求項１５に記載の方法。
【請求項１７】
複数のフィンの前記第２のサブセットの上方に前記遮断層を形成する段階は、
前記分離層および前記複数のフィンによって提供されるトポグラフィの上方に前記遮断層を堆積する段階と、
複数のフィンの前記第１のサブセットを覆うところの前記遮断層を除去する段階と、を含む、請求項１５に記載の方法。
【請求項１８】
前記複数のフィンの第２のサブセットの上方に第２のゲート本体を形成する段階をさらに備え、
複数のフィンの前記第１のサブセットおよび前記第２のサブセットは、互いに隣接しており、
前記第１のゲート本体および前記第２のゲート本体は、互いに電気的に分離されている、請求項１０に記載の方法。
【請求項１９】
前記第１のゲート本体および前記第２のゲート本体は同時に形成される、請求項１８に記載の方法。
【請求項２０】
請求項１０から１９のいずれか一項に記載の方法によって形成される、集積回路。
【請求項２１】
請求項１から９のいずれか一項に記載の集積回路を備える、システムオンチップ（ＳＯＣ）。
【請求項２２】
半導体基板の面から延在する複数のフィンの第１のセットと第２のセットとを有する半導体基板と、
前記半導体基板の上方に形成される分離層と、
複数のフィンの前記第１のセットおよび前記分離層によって提供されるトポグラフィの上方に形成される第１のトランジスタデバイスと、
複数のフィンの前記第２のセットおよび前記分離層によって提供されるトポグラフィの上方に形成される第２のトランジスタデバイスと、を備え、
前記複数のフィンは、前記半導体基板から形成されており、
前記分離層は、前記複数のフィンの高さ未満の厚みを有し、
前記第１のトランジスタデバイスは、
平坦な面を含み、複数のフィンの前記第１のセットの上方に形成される半導体層と、
前記半導体層の前記平坦な面の上方に形成されるゲート本体と、を含み、
前記半導体層は、複数のフィンの前記第１のセットをマージする、トランジスタアーキテクチャ。
【請求項２３】
前記第１のトランジスタデバイスは、約１００〜３００ｎｍの範囲内のＺ幅を有する、請求項２２に記載のトランジスタアーキテクチャ。
【請求項２４】
前記第２のトランジスタデバイスは、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）を含む、請求項２２または２３に記載のトランジスタアーキテクチャ。
【請求項２５】
前記第２のトランジスタデバイスは、トライゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む、請求項２２または２３に記載のトランジスタアーキテクチャ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィンベースのトランジスタアーキテクチャ上のプレーナデバイスに関する。
【背景技術】
【０００２】
複数のディープサブミクロンプロセスノード（例えば、３２ｎｍおよびその先）における集積回路設計は、複数の重要な課題を含み、複数のトランジスタ等のミクロ電子工学のコンポーネントを組み込む複数の回路は、こうしたレベルで複数のアナログ設計のための複数のスケーリングされたデバイス機能の実現に対する複数の複雑な事態のような、複数の特定の複雑な事態に直面している。継続的なプロセススケーリングは、そのような複数の問題を悪化させる傾向にある。
【０００３】
複数の本実施形態に係るこれらおよび他の複数の特徴は、以下の詳細な説明を、本明細書に記載の複数の図面と合わせて読むことによって、より良く理解されるであろう。複数の図面においては、様々な図において示される、同一またはほぼ同一の各コンポーネントは同一の番号で示され得る。明瞭性の目的より、各図面内のすべてのコンポーネントは番号が付けられていない場合がある。さらに、理解される通り、複数の図面は必ずしも正確な縮尺ではなく、記載された複数の実施形態を、示される複数の具体的な構成に限定する意図ではない。例えば、一部の図は概して、直線、直角、および滑面を示す一方、複数の開示された技術に係る実際の実装は、不完全な直線、直角等を有する可能性があり、現実の製造プロセスの限界に鑑み、一部の特徴は、表面トポロジを有する可能性があり、あるいは非平滑である可能性がある。すなわち、複数の図は単に、複数の例示的構造を示すためだけに提供されている。図１Ａ〜図１Ｆは、一実施形態による、集積回路（ＩＣ）製造プロセスフローを示す。図２Ａ〜図２Ｌは、別の実施形態によるＩＣ製造プロセスフローを示す。
【図面の簡単な説明】
【０００４】
【図１Ａ】一実施形態により構成されたＩＣの側断面図である。
【図１Ｂ】一実施形態による、遮断層を形成後の図１ＡのＩＣの側断面図である。
【図１Ｃ】一実施形態による、マージ層を形成時の図１ＢのＩＣの側断面図である。
【図１Ｄ】一実施形態による、さらにマージ層を形成後の図１ＣのＩＣの側断面図である。
【図１Ｅ】一実施形態による、遮断層を除去し、マージ層を平坦化後の図１ＤのＩＣの側断面図である。
【図１Ｆ】一実施形態による、複数のゲートラインを形成後の図１ＥのＩＣの側断面図である。
【図２Ａ】一実施形態により構成されたＩＣの断面斜視図である。
【図２Ｂ】一実施形態による、シャロートレンチアイソレーション（ＳＴＩ）層を形成後の図２ＡのＩＣの断面斜視図である。
【図２Ｃ】一実施形態による、ＩＣを平坦化後の図２ＢのＩＣの断面斜視図である。
【図２Ｄ】一実施形態による、ＳＴＩ層を凹ませた後の図２ＣのＩＣの断面斜視図である。
【図２Ｅ】一実施形態による、遮断層を形成後の図２ＤのＩＣの断面斜視図である。
【図２Ｆ】一実施形態による、遮断層をパターニング後の図２ＥのＩＣの断面斜視図である。
【図２Ｇ】一実施形態による、マージ層を形成後の図２ＦのＩＣの断面斜視図である。
【図２Ｈ】一実施形態による、パターニングされた遮断層を除去後の図２ＧのＩＣの断面斜視図である。
【図２Ｉ】一実施形態による、犠牲層を形成後の図２ＨのＩＣの断面斜視図である。
【図２Ｊ】一実施形態による、ＩＣを平坦化後の図２ＩのＩＣの断面斜視図である。
【図２Ｋ】一実施形態による、平坦化された犠牲層を除去後の図２ＪのＩＣの断面斜視図である。
【図２Ｌ】一実施形態による、複数のゲートを形成後の図２ＫのＩＣの断面斜視図である。
【図３Ａ】一実施形態による、図２ＬのＩＣデバイスの断面斜視図である。
【図３Ｂ】一実施形態による、図２ＬのＩＣデバイスの断面斜視図である。
【図４】一例示的実施形態による、開示された複数の技術を使用して形成された、複数のＩＣ構造またはデバイスとともに実装されたコンピューティングシステムを示す。
【発明を実施するための形態】
【０００５】
ｆｉｎＦＥＴ製造プロセスフロー中に、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）のアーキテクチャ上に、プレーナ様トランジスタデバイスを形成するための複数の技術が開示される。いくつかの実施形態において、プレーナ様トランジスタは、例えば、ｆｉｎＦＥＴアーキテクチャの複数の隣接するフィンを局所的にマージ／ブリッジすべく成長し、プレーナ様トランジスタが形成され得る、高品質な平坦な面を提供すべく、後に平坦化される半導体層を含み得る。いくつかの例において、半導体マージ層は、例えばエピタキシャルシリコンを含む、ブリッジされたエピタキシャル成長であり得る。いくつかの実施形態において、そのようなプレーナ様デバイスは、例えば、アナログの、高電圧な、Ｚ幅が広いトランジスタの製造に役立ち得る。また、ｆｉｎＦＥＴフロー中に、そのようなプレーナ様デバイスを提供することにより、例えば、容量を減らし、Ｚ幅を広げ、および／または高電圧信頼性を向上させるために高電界の箇所を減らした、複数のトランジスタデバイスの形成を可能にし得、それにより、いくつかの例において、そのような複数のデバイスをアナログ設計に対し、好適なものとし得る。多数の構成および変更は、当該開示に照らし明らかであろう。
［概要］
【０００６】
前述の通り、複数のアナログ設計のための複数のスケーリングされたデバイスの特徴を実現する能力を複雑にする、起こり得る複数の重要な課題がある。例えば、１つの重要な課題は、相補型金属酸化物半導体（ＣＭＯＳ）技術が２２ｎｍおよびその先に縮小されるにつれ、複数の従来のプレーナ型トランジスタアーキテクチャは、例えば、ムーアの法則に規定される速度における、スケーリングを継続するために要求される必要な短チャネル制御に対する基本的な限界に到達するという事実に関する。最近では、より良い短チャネル制御をもたらし、より低い電力／さらに高密度の複数のトランジスタを同時にサポートする、複数のプロセス技術を可能にすべく、複数のトライゲート／フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）アーキテクチャが、複数のＣＭＯＳ技術において採用されている。歴史的には、デジタルトランジスタの面積は、寸法縮小の着実な流れを守ってきたのに対し、複数のアナログトランジスタは、トランジスタの複数のアナログ特性の複数の悪化に起因し、同じスケーリング率について行くことができなかった。また、アナログトランジスタに対する複数の性能指数（ＦＯＭ）は、デジタルトランジスタのものとは大きく異なる。例えば、出力抵抗、ノイズ、複数のカットオフ周波数ｆＴ／ｆＭＡＸ、および高電圧耐性は、トランジスタの複数の形状がスケーリングされるにつれて、低下するいくつかのＦＯＭである。これが原因で、非常に長い複数のゲート幅（「Ｚ」）、幅広い複数のゲート長、および厚い酸化膜を備える複数のトランジスタは、技術において、標準的なデジタル機能と連携して、高電圧動作をサポートするのに望ましい可能性がある。しかしながら、複数のｆｉｎＦＥＴアーキテクチャのような複数の高度な技術に係る処理の複雑さに起因し、アナログ設計に対し恩恵を与える、これらのプロセス特徴の多くを取り入れることは非常に難しい。プロセスおよび設計ルールの複数の制約が、複数のアナログに好適なトランジスタアーキテクチャの構築を妨げ、結果的に、そのような複数のアナログデバイスに対する複数のＦＯＭは、複数のプロセス技術の世代が進むと、低下するであろう。
【０００７】
したがって、本開示の一実施形態によると、ｆｉｎＦＥＴ製造プロセスフロー中に、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）アーキテクチャ上にプレーナ様トランジスタデバイスを形成するための複数の技術が開示される。いくつかの実施形態において、開示された当該複数の技術を使用して形成されるプレーナ様トランジスタは、例えば、ｆｉｎＦＥＴアーキテクチャの複数の隣接するフィンを局所的にマージ／ブリッジするよう成長し、プレーナ様トランジスタがその上に形成され得る高品質な平坦な面を提供すべく、後に平坦化される半導体層を含み得る。いくつかの例において、半導体マージ層は、例えばエピタキシャルシリコンを含む、ブリッジされたエピタキシャル成長であり得る。いくつかの実施形態において、本明細書に記載された通り構成されたプレーナ様デバイスは、例えば、アナログの、高電圧なＺ幅が広いトランジスタの製造に役立ち得る。いくつかの実施形態において、プレーナおよびフィンベースの両方のデバイスが特定のＩＣ内に構成され、複数の回路設計者に対し、一層の柔軟性および選択肢を提供する。例えば、設計者は、そのようなＩＣを、回路設計に組み入れ、プレーナ型トランジスタを回路設計の一態様において、フィンベーストランジスタを設計の別の態様において、使用し得る。
【０００８】
概して、本明細書に開示された複数の技術は主に、ｆｉｎＦＥＴ製造フロー中の、例えば、プレーナ型の相補型金属酸化物半導体（ＣＭＯＳ）トランジスタの形成の文脈において説明される。ｆｉｎＦＥＴ製造フローは、例えば、いくつかの実施形態による、トライゲートおよび／または他の３次元／非プレーナ型トランジスタアーキテクチャの生成に使用され得る。しかしながら、開示された複数の技術はそのように限定されず、より一般的な意味において、開示された複数の技術は例えば、任意の標準および／またはカスタムのＭＯＳ／ＣＭＯＳフィンベースプロセスフローとともに複数の他の実施形態において、実装され得ることに留意されたい。
【０００９】
当該開示に照らし理解されるように、いくつかの実施形態によると、ｆｉｎＦＥＴフロー時にそのようなプレーナ様デバイスを提供することにより、例えば、容量を減らし、Ｚ幅を広げ、および／または高電圧信頼性を向上させるためにコーナー（例えば、複数の高電界箇所）を減らした、複数のトランジスタデバイスの形成を可能にし得、それにより、いくつかの例において、そのような複数のデバイスをアナログ設計に対し、好適なものとし得る。いくつかの実施形態において、本明細書に開示された複数の技術を使用して提供される複数のアーキテクチャは、様々なアプリケーションの任意のものの中で用途を見出し得る。そのようなものとして、プレーナ型およびフィンベースの両方のアーキテクチャを有するトランジスタデバイスから恩恵を受け得る、複数のシステムオンチップ（ＳＯＣ）アプリケーションが挙げられる。より一般的な意味において、複数の開示された技術およびアーキテクチャは、Ｚ幅が広い複数のトランジスタ構造の使用から恩恵を受け得る、任意のアプリケーション内で使用され得る。多数の好適な用途およびアプリケーションはが当該開示に照らし、明らかであろう。また、一実施形態によると、複数の開示された技術の用途は、例えば、本明細書に記載された通り構成されたフィンベースの上部に配置される、あるいはフィンベースの上方に形成されるプレーナ型構造を有するトランジスタアーキテクチャを有する、特定のＩＣまたは他のデバイスに係る目視検査または他の検査（例えば、顕微鏡等）により、見出し得る。
［方法論およびアーキテクチャ］
【００１０】
図１Ａから１Ｆは、一実施形態による、集積回路（ＩＣ）の製造プロセスフローを示す。図１Ａ〜１Ｆに示される複数の図の各々は、ゲートにほぼ平行な断面で切り取られている。当該複数の図面を見ると、プロセスフローは、一実施形態により構成されたＩＣ１００の側断面図である、図１Ａのように開始する。見てわかる通り、ＩＣ１００は基板１１０を含む。基板１１０は、例えば、半導体デバイス（トランジスタ等）をその上に構築し得る基礎として機能するのに好適な、任意の構成および厚みを有し得る。そのために、基板１１０は、結晶成長、化学気相成長（ＣＶＤ）、エピタキシ、原子層堆積（ＡＬＤ）および／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成され得る。また、当該開示に照らし明らかなように、いくつかの実施形態において、基板１１０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ‐Ｖ族材料、および／またはＩＣ１００のための所望の半導体チャネルを形成するために好適な任意の他の導電性材料を含む様々な材料のうち任意のものを含み得る。基板１１０を形成および提供するための複数の他の好適な材料、構成、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００１１】
いかなる場合においても、基板１１０は、ＩＣ１００の他の複数の部分／領域の上部に、基板の面から延在あるいは突出し、全体としてフィン様の形状（以下、概してフィン１１２と言う）を取る、１または複数の部分１１２を含み得る。当該開示に照らし明らかなように、複数のフィン１１２の形成／パターニングは、通常の複数のｆｉｎＦＥＴフロー技術を使用してなし得る。見てわかる通り、特定のフィン１１２は、上面１１３および複数の側壁１１４を含み得る。いくつかの例において、特定のフィン１１２は、基板１１０の一体的な部分または領域であってよい。つまり、フィン１１２は、基板１１０から形成されてよい（例えば、基板１１０およびフィン１１２は、連続的な構造／層である）。しかしながら、いくつかの他の例において、特定のフィン１１２は、基板１１０とは異なる層であってよい（例えば、フィン１１２は基板１１０と同一本体から形成されておらず、基板１１０およびフィン１１２は、連続的な構造／層ではない）。いずれかのそのような例において、ＩＣ１００の複数のフィン１１２には、特定の対象アプリケーションまたはエンドユースに所望されるように、任意のスペース／ピッチが提供され得る。しかしながら、例えば図１Ｄに照らし後述するように、複数の近接するフィンをマージ／ブリッジする能力を防ぐあるいは妨害することのないよう、ピッチは過剰でないことを保証することが望ましい可能性がある。当該開示に照らし、多数の構成が明らかであろう。
【００１２】
また、図１Ａからわかる通り、シャロートレンチアイソレーション（ＳＴＩ）層１２０が基板１１０の上方に提供される。一実施形態によると、ＳＴＩ層１２０は基板１１０の上方に、任意の所望される初期厚みで提供され得る。そのために、ＳＴＩ層１２０は、高密プラズマ（ＨＤＰ）、化学気相成長（ＣＶＤ）、回転塗布／スピンオン堆積（ＳＯＤ）、および／またはそれら任意の組み合わせを含む、様々な技術のうち任意のものを使用して形成され得る。当該開示に照らし明らかなように、その後、一実施形態によると、ＳＴＩ層１２０の厚みは、化学機械的平坦化（ＣＭＰ）、エッチングバックプロセス、および／または任意の他の好適なエッチング、研磨、または洗浄プロセスのような任意の好適なプロセスを使用して、例えば、複数のフィン１１２の高さまで（例えば、上面１１３まで）減少され得る。いくつかの例において、ＳＴＩ層１２０の厚みはさらに減少され得、例えば、複数のフィン１１２の高さより下に凹み、それにより、複数のフィン１１２を部分的に露出させる（例えば、その結果、ＳＴＩ層１２０の厚みが上面１１３を覆わず、特定のフィン１１２の複数の側壁１１４を完全に覆わない）。このため、当該開示に照らし明らかなように、一実施形態によると、任意の好適なウェットおよび／またはドライエッチングプロセスを使用し得る。さらに理解されるように、ＳＴＩ層１２０が凹みを形成する度合いは、所望のようにカスタマイズされ得る。また、いくつかの実施形態において、ＳＴＩ層１２０は、例えば、二酸化ケイ素（ＳｉＯ２）のような酸化物を含み得る。しかしながら、当該開示に照らし明らかなように、ＳＴＩ層１２０は、材料組成においてそのように限定されず、より一般的な意味において、ＳＴＩ層１２０は、特定の対象アプリケーションまたはエンドユースのために所望の電気的遮断量を提供する任意の分離体材料であってよい。ＳＴＩ層１２０を提供し、凹みを形成するための複数の他の好適な材料、構成、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００１３】
プロセスフローは図１Ｂのように継続する。図１Ｂは、一実施形態による、遮断層１３０を形成後の図１ＡのＩＣ１００の側断面図である。見てわかる通り、遮断層１３０は、例えば、複数の近接するフィン１１２ｂおよびＳＴＩ層１２０の集まりによって提供されるトポグラフィの上方に形成され得る。いくつかの実施形態において、図１Ｂに示されるように、遮断層１３０は、例えば、約１〜２０ｎｍまたはそれを超える範囲内の厚みを有する、非コンフォーマルな層として提供され得る。いくつかの他の実施形態において、図２Ｅに照らし後述する通り、遮断層１３０は、約１〜１０ｎｍの範囲内（例えば、約５ｎｍ±４０％の範囲内）の厚みを有する、ほぼコンフォーマルな層として提供され得る。より一般的な意味において、遮断層１３０は、特定の対象アプリケーションまたはエンドユースのために所望される任意の構成および厚みを有し得る。当該開示に照らし明らかなように、そのために、遮断層１３０は、例えば、原子層堆積（ＡＬＤ）および／または任意の他の好適な堆積プロセスを使用し、形成され得る。
【００１４】
一実施形態によると、遮断層１３０は、マージ層１４０（後述）の形成時、複数の下部のフィン１１２ｂ（例えば、図１Ｆに照らし後述される、ｆｉｎＦＥＴデバイス１８０ｂの形成時に使用される）を保護すべく機能する。当該開示に照らし明らかなように、そのために、遮断層１３０は、例えば、二酸化ケイ素（ＳｉＯ２）のような酸化物、窒化シリコン（Ｓｉ３Ｎ４）のような窒化物、レジスト材料、および／または複数の下部のフィン１１２ｂを保護するのに十分な順応性を有する任意の他の材料を含むことができる。遮断層１３０を形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００１５】
プロセスフローは、図１Ｃのように継続し、図１Ｃは、一実施形態による、マージ層１４０を形成中の図１ＢのＩＣ１００の側断面図である。見てわかる通り、マージ層１４０は、複数の近接するフィン１１２ａおよびＳＴＩ層１２０の集まりによって提供される、例えば、トポグラフィの上方に、選択的に形成され得る。上述のように、遮断層１３０は、複数のフィン１１２ｂを保護すべく機能し得、よって、一実施形態により、遮断層１３０は、マージ層１４０が、複数のフィン１１２ｂの上方ではなく、所望の複数のフィン１１２ａ（例えば、図１Ｆに照らし後述のように、プレーナデバイス１８０ａを形成する際に使用されることになる）の上方にのみ選択的に形成されることを保証することに役立ってよい。
【００１６】
マージ層１４０は、特定の対象アプリケーションまたはエンドユースに所望されるように、任意の初期構成および複数の寸法を有してよい。しかしながら、図１Ｄに照らし後述する通り、複数の隣接するあるいは近接するフィン１１２ａからの成長が、例えば、マージ／ブリッジの所望の度合いを実現すべく、マージ層１４０の初期構成／複数の寸法が十分であることを保証することが望ましい可能性がある。そのために、マージ層１４０は、化学気相成長（ＣＶＤ）、有機金属気相成長エピタキシ（ＭＯＶＰＥ）または分子線エピタキシ（ＭＢＥ）のようなエピタキシ、原子層堆積（ＡＬＤ）および／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成され得る。また、当該開示に照らし明らかなように、いくつかの実施形態において、マージ層１４０は例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）および／または複数のフィン１１２ａの所望されるマージ／ブリッジを提供する任意の他の半導体材料を含み得る。マージ層１４０を形成するための複数の他の好適な材料、初期構成、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００１７】
プロセスフローは、図１Ｄのように継続し、図１Ｄは、一実施形態による、マージ層１４０のさらなる形成後の図１ＣのＩＣ１００の側断面図である。見てわかる通り、例えば、複数の隣接するあるいは近接するフィン１１２ａからの成長をマージし、それにより、それらのフィン１１２ａをブリッジすべく、マージ層１４０の成長は継続され得る。例えば、マージ層１４０の平坦化の所望される度合いを可能にすべく、隣接するデバイス（例えば、ｆｉｎＦＥＴデバイス１８０ｂ）のショートまたは他の不要な浸食を回避すべく、および／またはマージ層１４０に複数の転移または他の不要な複数のストレス／欠陥を引き起こすことを回避すべく、マージ層１４０の最終構成／複数の寸法（例えば、平坦化されたマージ層１４０'を提供するための平坦化前）が十分であることを保証すべく、マージ層１４０の成長を継続することが望ましい可能性がある。いくつかの実施形態において、マージ層１４０は、約１００〜２００ｎｍの範囲内（例えば、約１００〜１２０ｎｍ、約１２０〜１４０ｎｍ、約１４０〜１６０ｎｍ、約１６０〜１８０ｎｍ、約１８０〜２００ｎｍの範囲内、あるいは約１００〜２００ｎｍの範囲内の任意の他のサブ範囲）のＺ幅を有してよい。いくつかの他の実施形態において、マージ層１４０は、約２００〜３００ｎｍの範囲内（例えば、約２００〜２２０ｎｍ、約２２０〜２４０ｎｍ、約２４０〜２６０ｎｍ、約２６０〜２８０ｎｍ、約２８０〜３００ｎｍの範囲内、あるいは約２００〜３００ｎｍの範囲内の任意の他のサブ範囲）のＺ幅を有してよい。より一般的な意味において、マージ層１４０のＺ幅は、特定の対象アプリケーションまたはエンドユースに所望される通り、カスタマイズされ得る。
【００１８】
プロセスフローは、図１Ｅのように継続し、図１Ｅは、一実施形態による、遮断層１３０を除去し、マージ層１４０を平坦化した後の図１ＤのＩＣ１００の側断面図である。当該開示に照らし理解されるように、マージ層１４０を形成後、遮断層１３０は様々な技術のうち任意のものを使用して、ＩＣ１００から除去し得、選択されるプロセスは、遮断層１３０および／またはＩＣ１００の他の複数の層に係る材料組成に少なくとも部分的に依存してよい。例えば、遮断層１３０が酸化物を含む、いくつかの場合において、フッ化水素酸（ＨＦ）ベースのエッチング薬液を使用するウェットエッチングが使用され得る。遮断層１３０が金属酸化物を含むいくつかの他の場合において、硫酸（Ｈ２ＳＯ４）ベースのエッチング薬液を使用するウェットエッチングが使用され得る。遮断層１３０がレジスト材料を含む、さらにいくつかの他の場合において、酸素（Ｏ２）ベースのドライアッシングおよび洗浄が使用され得る。遮断層１３０を除去するための複数の他の好適な技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００１９】
その後いくつかの実施形態により、ほぼ平らな／平坦な面を有するマージ層１４０'を提供すべく、マージ層１４０は平坦化され得る。当該開示に照らし明らかなように、マージ層１４０の平坦化は、例えば、化学機械的平坦化（ＣＭＰ）プロセス、エッチバックプロセス、それらの任意の組み合わせ、および／または任意の他の好適な平坦化、研磨、またはエッチングプロセスを使用して実行され得る。例えば、近接するフィン１１２ｂの高さに到達するまで、マージ層１４０'を平坦化することが望ましい可能性がある（例えば、うっかり複数のフィン１１２ｂの高さを減少させることを回避すべく）。一実施形態によると、平坦化されたマージ層１４０'は、例えば、プレーナ様デバイス１８０ａ（後述）の形成において利用され得る、平坦なトポグラフィを提供する。したがって、この意味においては、平坦化されたマージ層１４０'によって、マージ／ブリッジされる複数のフィン１１２ａを含む、ＩＣ１００のこの領域は、ＩＣ１００のプレーナ指定領域と言及されてよい。平坦化されたマージ層１４０'を提供するための複数の他の好適な技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００２０】
プロセスフローは、図１Ｆのように継続し、図１Ｆは、一実施形態による、ゲートライン１７０ａおよび１７０ｂを形成後の図１ＥのＩＣ１００の側断面図である。見てわかる通り、ゲートライン１７０ａは、平坦化されたマージ層１４０'の上方にパターニングされ得（例えば、ＩＣ１００のプレーナ指定領域に形成され得る）、それにより、一実施形態による、プレーナ様デバイス１８０ａを提供する。さらに見てわかる通り、ゲートライン１７０ｂは、複数のフィン１１２ｂの上方にパターニングされ得（例えば、ＩＣ１００の標準的なｆｉｎＦＥＴ領域に形成され得る）、それにより、一実施形態による、標準的なｆｉｎＦＥＴデバイス１８０ｂを提供する。当該開示に照らし明らかなように、ゲートライン１７０ａ／１７０ｂのパターニングは、任意の標準的なリソグラフィ技術を使用して提供され得、いくつかの例において、ゲートライン１７０ａおよび１７０ｂは同時にパターニングされ得る。また、当該開示に照らし明らかなように、いくつかの実施形態において、特定のゲートライン１７０ａ／１７０ｂは、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、これら任意のものから成る合金、ポリシリコン（ドープされたまたはドープされていない）、および／または任意の他の好適なゲート電極材料を含む、様々な材料のうち任意のものを含み得る。ゲートライン１７０ａ／１７０ｂを形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００２１】
見てわかる通り、いくつかの実施形態によって、ｆｉｎＦＥＴフロー中に、プレーナ様トランジスタデバイス１８０ａ並びに標準的なｆｉｎＦＥＴデバイス１８０ｂを同時に提供すべく、図１Ａ〜１Ｆのプロセスフローが使用され得る。また、上述のように、一実施形態によると、ゲート幅Ｚは、特定の対象アプリケーションまたはエンドユースに所望されるように、カスタマイズされ得る。しかしながら、本開示は、図１Ｆに示されるデバイス１８０ａおよび１８０ｂの例示的構成に限定されることを意図されないことに留意されたく、多数の他の好適な構成が当該開示に照らし、明らかであろう。
【００２２】
図２Ａ〜２Ｌは、別の実施形態による、集積回路（ＩＣ）の製造プロセスフローを示す。図２Ａ〜２Ｌに示される図の各々は、ゲートにほぼ平行な断面で切り取られている。当該複数の図面を見ると、プロセスフローは、一実施形態により構成されたＩＣ２００の断面斜視図である、図２Ａのように開始する。見てわかる通り、ＩＣ２００は、第１のサブセット２１２ａおよび第２のサブセット２１２ｂを含む、複数のフィン２１２を有する基板２１０を含む。当該開示に照らし理解されるように、基板１１０およびフィンのサブセット１１２ａ／１１２ｂのための好適な複数の構成、材料、および／または形成技術に関する上記記載は、１または複数の実施形態による、基板２１０および複数のフィン２１２ａ／２１２ｂの文脈においても、同様に適用され得る。また、いくつかの例において、酸化物材料のバッファ層２１４および／または窒化物材料のハードマスク層２１６が、例えば、それらのフィン２１２をパターニングするために使用されるパターニングプロセスの結果として、１または複数のフィン２１２の上方に配置されてよい。多数の構成は、当該開示に照らし明らかであろう。
【００２３】
プロセスフローは、図２Ｂのように継続し、図２Ｂは、一実施形態による、シャロートレンチアイソレーション（ＳＴＩ）層２２０を形成後の図２ＡのＩＣ２００の断面斜視図である。当該開示に照らし理解されるように、ＳＴＩ層１２０に対し好適な複数の構成、材料、および／または形成技術に関する上記記載は、１または複数の実施形態による、ＳＴＩ層２２０の文脈においても同様に適用され得る。いくつかの例において、ＳＴＩ層２２０は、例えば、複数のフィン２１２の高さを超えて（例えば、ハードマスク層２１６の高さまで）延在する、初期厚みで堆積されてよい。
【００２４】
次に、プロセスフローは、図２Ｃのように継続し、図２Ｃは、一実施形態による、ＩＣ２００を平坦化後の図２ＢのＩＣ２００の断面斜視図である。見てわかる通り、ＳＴＩ層２２０は例えば、フィン２１２ａ／２１２ｂの高さまで平坦化され得、それにより、ハードマスク層２１６およびバッファ層２１４を除去する。その後、プロセスフローは図２Ｄのように継続し、図２Ｄは、一実施形態による、ＳＴＩ層２２０を凹ませた後の図２ＣのＩＣ２００の断面斜視図である。見てわかる通り、ＳＴＩ層２２０は、複数のフィン２１２ａ／２１２ｂを部分的に露出させるように、凹ませ得る（例えば、ＳＴＩ層２２０の厚みが、特定のフィン２１２の上面を覆わず、特定のフィン２１２の複数の側壁を完全に覆わないように）。当該開示に照らし理解されるように、ＳＴＩ層１２０の厚みを減少させるための好適な複数の技術に関する上記記載（例えば、平坦化、エッチングバック等）は、１または複数の実施形態による、ＳＴＩ層２２０の文脈においても同様に適用され得る。
【００２５】
プロセスフローは、図２Ｅのように継続し、図２Ｅは、一実施形態による、遮断層２３０を形成後の図２ＤのＩＣ２００の断面斜視図である。見てわかる通り、遮断層２３０は、ＳＴＩ層２２０および複数のフィン２１２ａ／２１２ｂによって提供されるトポグラフィの上方に形成され得、いくつかの例において、そのようなトポグラフィに対しほぼコンフォーマルであってよい。当該開示に照らしさらに理解されるように、遮断層１３０に対し好適な複数の構成、材料、および／または形成技術に関する上記記載は、遮断層２３０の文脈においても同様に適用され得る。いくつかの場合において、遮断層２３０の厚みは、遮断層内の複数のホールおよび不要な複数の成長領域を回避すべく、十分厚く、および／または任意の２つの隣接するフィン２１２間の隙間を塞ぐことのないように厚すぎないことを保証することが望ましい可能性がある。その後、プロセスフローは、図２Ｆのように継続し、図２Ｆは、一実施形態による、遮断層２３０をパターニング後の図２ＥのＩＣ２００の断面斜視図である。見てわかる通り、遮断層２３０は、部分的に除去され得、それにより、プレーナ様デバイス２８０ａにおいて利用されることになる（後述）複数の下部のフィン２１２ａを露出させる。残りのパターニングされた遮断層２３０'は、ｆｉｎＦＥＴデバイス２８０ｂにおいて利用されることになる（後述）複数のフィン２１２ｂの上方に配置される。したがって、ある意味において、遮断層２３０／２３０'は、犠牲パターニング層として機能し得る。一実施形態により、パターニングされた遮断層２３０'を提供すべく、遮断層２３０のパターニングは、任意の標準的なリソグラフィおよびエッチングプロセスを使用してなし得る。
【００２６】
プロセスフローは、図２Ｇのように継続し、図２Ｇは、一実施形態による、マージ層２４０を形成後の図２ＦのＩＣ２００の断面斜視図である。見てわかる通り、マージ層２４０は、複数のフィン２１２ａの上方に選択的に形成され得る。これは、例えば、複数のフィン２１２ｂの上方にパターニングされた遮断層２３０'を含むことにより、補助され得る。当該開示に照らし理解されるように、マージ層１４０に対する好適な複数の構成、材料、および／または形成技術に関する上記記載は、１または複数の実施形態による、マージ層２４０の文脈においても同様に適用され得る。その後、プロセスフローは、図２Ｈのように継続し、図２Ｈは、一実施形態による、パターニングされた遮断層２３０'を除去後の図２ＧのＩＣ２００の断面斜視図である。見てわかる通り、パターニングされた遮断層２３０'の除去により、マージ層２４０の成長中にパターニングされた遮断層２３０'が保護する複数の下部のフィン２１２ｂを露出させる。さらに理解されるように、遮断層１３０を除去するために好適な複数の技術に関する上記記載は、１または複数の実施形態による、パターニングされた遮断層２３０'の文脈においても同様に適用され得る。
【００２７】
プロセスフローは、図２Ｉのように継続し、図２Ｉは、一実施形態による、犠牲層２５０を形成後の図２ＨのＩＣ２００の断面斜視図である。見てわかる通り、犠牲層２５０は、例えば、ＳＴＩ層２２０、マージ層２４０、および複数のフィン２１２ｂによって提供されるトポグラフィの上方に形成され得る。犠牲層２５０は、任意の所望される厚みで提供され得る。例えば、犠牲層２５０は、マージ層２４０の高さを超えるのに十分な厚みを有することを保証することが望ましい可能性がある。そのために、犠牲層２５０は、高密プラズマ（ＨＤＰ）化学気相成長（ＣＶＤ）、回転塗布／スピンオン堆積（ＳＯＤ）、および／またはそれら任意の組み合わせを含む、様々な技術のうち任意のものを使用して形成され得る。当該開示に照らし明らかなように、いくつかの実施形態において、犠牲層２５０は、例えば、二酸化ケイ素（ＳｉＯ２）のような酸化物、炭素（Ｃ）ベースレジストのような、アッシング可能なハードマスク材料、それら任意の混合／組み合わせ、および／または好適な犠牲研磨層として機能し得る、任意の他の材料を含み得る。犠牲層２５０を形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションにより異なり、当該開示に照らし明らかであろう。
【００２８】
次に、プロセスフローは、図２Ｊのように継続し、図２Ｊは、一実施形態による、ＩＣ２００を平坦化後の図２ＩのＩＣ２００の断面斜視図である。見てわかる通り、ＩＣ２００の平坦化は、例えば、犠牲層２５０およびマージ層２４０の厚みを減少すべく実行され得、それにより、平坦化された犠牲層２５０'および平坦化されたマージ層２４０'を生成する。平坦化は、例えば、マージ層２４０'および犠牲層２５０'が、フィン２１２ａおよび２１２ｂの高さより上に、特定の対象距離だけそれぞれ延在するまで継続し得、その距離は、特定のアプリケーションまたはエンドユースに所望される通りカスタマイズされ得る。いずれの場合においても、マージ層２４０'および犠牲層２５０'の継続された平坦化は、複数の下部のフィン２１２ａ／２１２ｂの高さをうっかり減少させることのないよう過剰でないことを保証することが望ましい可能性がある。そのために、化学機械的平面化（ＣＭＰ）、例えば、酸化物に対するエッチング選択性を有するエッチングプロセス、フィン２１２ａ／２１２ｂの高さの上部で停止すべくなされる、非選択性のエッチングプロセス、および／またはそれら任意の組み合わせを含む、様々な技術のうち任意のものが使用され得る。マージ層２４０'および犠牲層２５０'を平坦化するための複数の他の好適な構成および技術は、特定のアプリケーションにより異なり、当該開示に照らし明らかであろう。
【００２９】
その後、プロセスフローは、図２Ｋのように継続し、図２Ｋは、一実施形態による、平坦化された犠牲層２５０'を除去後の図２ＪのＩＣ２００の断面斜視図である。当該開示に照らし理解されるように、犠牲層２５０'を除去するために使用されるプロセスは、少なくとも部分的に、犠牲層２５０'および／またはＩＣ１００の他の複数の層の材料組成により異なってよい。当該開示に照らし明らかなように、例えば、犠牲層２５０'が酸化物を含む、いくつかの例において、任意の好適なウェットおよび／またはドライエッチングプロセスが使用され得る。当該開示に照らし明らかなように、犠牲層２５０'が、炭素（Ｃ）ベースのレジスト、または酸化物とＣベース材料との混合物を含む、いくつかの他の場合において、任意の好適なアッシングおよび洗浄プロセスが使用され得る。いずれの場合においても、平坦な犠牲層２５０'を除去することで、複数の下部のフィン２１２ｂを露出させる一方で、平坦なマージ層２４０'は、複数のフィン２１２ａの上方でそのまま残る。上述のように、いくつかの実施形態によると、平坦なマージ層２４０'の複数の寸法は、任意の所望されるゲート幅Ｚを提供すべくカスタマイズされ得る。
【００３０】
プロセスフローは、図２Ｌのように継続し、図２Ｌは、一実施形態による、ゲート２７０ａおよび２７０ｂを形成後の図２ＫのＩＣ２００の断面斜視図である。見てわかる通り、複数のゲート電極２７０ａは、平坦化されたマージ層２４０'の上方でパターニングされ得、それにより、一実施形態による、プレーナ様デバイス２８０ａを提供する。さらに見てわかる通り、複数のゲート電極２７０ｂは、複数のフィン２１２ｂの上方でパターニングされ得、それにより、一実施形態による、標準的なｆｉｎＦＥＴデバイス２８０ｂを提供する。当該開示に照らし明らかなように、ゲート２７０ａ／２７０ｂのパターニングは、任意の標準的なリソグラフィ技術を使用して提供され得、いくつかの例において、ゲート２７０ａおよび２７０ｂは、同時にパターニングされ得る。いくつかの例において、例えば、窒化シリコン（Ｓｉ３Ｎ４）のような窒化物を含むハードマスク層２７５ａ／２７５ｂがゲート２７０ａ／２７０ｂの上方に存在してよい。さらに理解されるように、ゲートライン１７０ａ／１７０ｂのための複数の好適な構成、材料、および／または形成技術に関する上述の記載が、１または複数の実施形態による、ゲート２７０ａ／２７０ｂの文脈において同様に適用され得る。いくつかの他の実施形態による、追加的なおよび／または異なる後工程処理が提供されてよく、デバイス２８０ａおよび／またはデバイス２８０ｂのための多数の好適な構成が当該開示に照らし明らかであろう。
【００３１】
図３Ａおよび３Ｂは、一実施形態による、図２Ｌのそれぞれデバイス２８０ａおよび２８０ｂの断面斜視図である。図３Ａ〜３Ｂに示される図の各々は、ゲートにほぼ直角の断面で切り取られている（例えば、ＯＧＤカット）。見てわかる通り、ｆｉｎＦＥＴフロー中に、標準的なｆｉｎＦＥＴデバイス２８０ｂ並びにプレーナ様トランジスタデバイス２８０ａを同時に提供すべく、いくつかの実施形態により、図２Ａ〜２Ｌのプロセスフローが使用され得る。また、上述のように、一実施形態によると、ゲート幅Ｚが、特定の対象アプリケーションまたはエンドユースのために所望される通りカスタマイズされ得る。しかしながら、本開示は、図３Ａおよび３Ｂに示されるデバイス２８０ａおよび２８０ｂの例示的構成に限定されることを意図されないことに留意されたく、多数の他の好適な構成が当該開示に照らし、明らかであろう。
［例示システム］
【００３２】
図４は、一例示的実施形態による、開示された複数の技術を使用して形成された、複数の集積回路構造またはデバイスとともに実装されたコンピューティングシステム１０００を示す。見てわかる通り、コンピューティングシステム１０００は、マザーボード１００２を収容する。マザーボード１００２は、限定されないが、物理的におよび電気的にマザーボード１００２に連結されるあるいは統合されるプロセッサ１００４および少なくとも１つの通信チップ１００６を含む、複数のコンポーネントを備えてよい。理解される通り、マザーボード１００２は、例えば、メインボード、メインボード上に搭載されたドーターボード、あるいはシステム１０００の唯一のボード等の、任意のプリント回路基板であってよい。その複数のアプリケーションにより、コンピューティングシステム１０００は、マザーボード１００２に物理的におよび電気的に連結してもしなくてもよい、１または複数の他のコンポーネントを含んでよい。これらの他のコンポーネントとしては、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が含まれてよい。コンピューティングシステム１０００内に含まれる複数のコンポーネントのうち任意のものは、一例示的実施形態による、開示された複数の技術を使用して形成された、１または複数の集積回路構造またはデバイスを含んでよい。いくつかの実施形態において、複数の機能が１または複数のチップに統合され得る（例えば、通信チップ１００６は、プロセッサ１００４の一部分であってもよいし、あるいはそこに統合されてもよいことに留意）。
【００３３】
通信チップ１００６は、コンピューティングシステム１０００との間で、データ転送するために、複数の無線通信を可能にする。「無線」という用語およびその複数の派生語は、非固体の媒体を介する変調された電磁放射の使用を介してデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられ得る。この用語は、いくつかの実施形態において、複数の関連デバイスがワイヤを含まない可能性があるが、複数の関連デバイスがワイヤを一切含まないと暗示しているのではない。通信チップ１００６は、複数の無線規格またはプロトコルのうち任意のものを実装してよい。それらは、限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物並びに、３Ｇ、４Ｇ、５Ｇ、およびそれ以上と指定される任意の他の複数の無線プロトコルを含む。コンピューティングシステム１０００は、複数の通信チップ１００６を含んでよい。例えば、第１の通信チップ１００６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等の近距離の無線通信専用であってよく、第２の通信チップ１００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯおよび複数の他のものなどのような長距離の無線通信専用であってよい。
【００３４】
コンピューティングシステム１０００のプロセッサ１００４は、プロセッサ１００４内のパッケージされた集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書に様々に記載されたように、複数の開示技術を使用して形成された１または複数の集積回路構造またはデバイスとともに実装される内蔵回路を含む。「プロセッサ」という用語は、例えば、複数のレジスタおよび／またはメモリからの電子データを処理して、その電子データを、複数のレジスタおよび／またはメモリに格納可能な他の電子データに変換するいずれかのデバイスまたはデバイスの一部を指し得る。
【００３５】
通信チップ１００６は、通信チップ１００６内にパッケージされる集積回路ダイを備えてもよい。いくつかのそのような例示的実施形態により、通信チップの集積回路ダイは、本明細書に記載された開示された複数の技術を使用して形成された１または複数の集積回路構造またはデバイスを含む。当該開示に照らし理解されるように、マルチスタンダードの無線機能が、プロセッサ１００４内に直接的に統合されてよいことに留意されたい（例えば、そこには、別個の複数の通信チップを有するのではなく、いずれかのチップ１００６の機能が、プロセッサ１００４内に統合される）。さらに、プロセッサ１００４は、このような無線機能を有するチップセットであってもよいことに留意されたい。すなわち、任意の数のプロセッサ１００４および／または通信チップ１００６を使用することができる。同様に、任意の１つのチップまたはチップセットは、そこに統合された複数の機能を有してよい。
【００３６】
様々な実装において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、デジタルビデオレコーダ、またはデータを処理する、あるいは本明細書に様々に記載された複数の開示技術を使用して形成された、１または複数の集積回路構造またはデバイスを採用する任意の他の電子デバイスであってよい。
［さらなる複数の例示的実施形態］
【００３７】
以下の複数の例は、さらなる複数の実施形態に関するものであり、そこから多数の変形および構成が明らかになる。
【００３８】
例１は、半導体基板の面から延在する複数のフィンとともにパターニングされた半導体基板と、上記半導体基板の上方に形成される分離層と、上記複数のフィンの第１のサブセットの上方に形成される半導体本体と、上記半導体本体の平坦な面の上方に形成される第１のゲート本体と、を備える集積回路であって、上記分離層は、上記複数のフィンの高さ未満の厚みを有し、上記半導体本体は、上記平坦な面を有し、上記半導体本体は、複数のフィンの上記第１のサブセットをマージする、集積回路である。
【００３９】
例２は、例１および４から１１のいずれかに係る主題を含み、上記複数のフィンは、上記半導体基板から形成される。
【００４０】
例３は、例１および４から１１のいずれかに係る主題を含み、半導体基板および複数のフィンは複数の異なる層である。
【００４１】
例４は、例１から３および６から１１のいずれかに係る主題を含み、半導体本体は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、および／または炭化ケイ素（ＳｉＣ）のうちの少なくとも１つを含む。
【００４２】
例５は、例１から３および６から１１のいずれかに係る主題を含み、半導体本体は、エピタキシャルシリコン（Ｓｉ）を含む。
【００４３】
例６は、例１から５および７から１１のいずれかに係る主題を含み、分離層は二酸化ケイ素（ＳｉＯ２）を含む。
【００４４】
例７は、例１から６および８から１１のいずれかに係る主題を含み、第１のゲート本体は、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、それら任意のものからなる合金、および／またはポリシリコンのうちの少なくとも１つを含む。
【００４５】
例８は、例１から７および９から１１のいずれかに係る主題を含み、上記複数のフィンの第２のサブセットの上方に形成される第２のゲート本体をさらに備えており、複数のフィンの上記第１のサブセットおよび上記第２のサブセットは、互いに隣接しており、上記第１のゲート本体および上記第２のゲート本体は、互いに電気的に分離されている。
【００４６】
例９は、例８の主題を含み、第２のゲート本体は、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、それら任意のものからなる合金、および／またはポリシリコンのうちの少なくとも１つを含む。
【００４７】
例１０は、例１から９のいずれかに係る主題を含み、集積回路は約１００〜２００ｎｍの範囲内のＺ幅を有する。
【００４８】
例１１は、例１から９のいずれかに係る主題を含み、集積回路は、約２００〜３００ｎｍの範囲内のＺ幅を有する。
【００４９】
例１２は、例１から１１のいずれかに係る主題を含み、集積回路は、プレーナ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。
【００５０】
例１３は、例１から１１のいずれかに係る主題を含み、集積回路は、改善された容量および／または改善された高電圧の信頼性のうちの少なくとも１つを示す。
【００５１】
例１４は、例１から１１のいずれかに係る集積回路を含む、システムオンチップ（ＳＯＣ）である。
【００５２】
例１５は、例１から１１のいずれかに係る集積回路を含む、アナログ回路である。
【００５３】
例１６は、集積回路を形成する方法であって、上記方法は、半導体基板の面から延在する複数のフィンとともにパターニングされた半導体基板の上方に分離層を形成する段階と、上記複数のフィンの第１のサブセットの上方に半導体層を形成する段階と、上記半導体層の平坦な面の上方に第１のゲート本体を形成する段階と、を備え、上記分離層は、上記複数のフィンの高さ未満の厚みを有し、上記半導体層は、上記平坦な面を有し、複数のフィンの上記第１のサブセットをマージする、方法である。
【００５４】
例１７は、例１６および１９から３０のいずれかに係る主題を含み、複数のフィンは、半導体基板から形成される。
【００５５】
例１８は、例１６および１９から３０のいずれかに係る主題を含み、半導体基板および複数のフィンは、複数の異なる層である。
【００５６】
例１９は、例１６から１８および２０から３０のいずれかに係る主題を含み、上記半導体基板の上方に上記分離層を形成する段階は、上記半導体基板の上方に上記分離層を堆積する段階と、その厚みを上記複数のフィンの高さまで減少すべく、上記分離層を平坦化する段階と、その厚みを上記複数のフィンの高さ未満に減少すべく、上記分離層をエッチングする段階と、を含む。
【００５７】
例２０は、例１６から１９および２１から３０のいずれかに係る主題を含み、半導体基板の上方に分離層を形成する段階は、高密プラズマ（ＨＤＰ）化学気相成長（ＣＶＤ）プロセス、回転塗布／スピンオン堆積（ＳＯＤ）プロセス、および／またはそれら任意の組み合わせのうちの少なくとも１つを使用する段階を含む。
【００５８】
例２１は、例１６から２０および２２から３０のいずれかに係る主題を含み、複数のフィンの第１のサブセットの上方に半導体層を形成する段階は、化学気相成長（ＣＶＤ）プロセス、有機金属気相成長（ＭＯＶＰＥ）プロセス、分子線エピタキシ（ＭＢＥ）プロセス、原子層堆積（ＡＬＤ）プロセス、および／またはそれら任意の組み合わせのうちの少なくとも１つを使用する段階を含む。
【００５９】
例２２は、例１６から２１および２３から３０のいずれかに係る主題を含み、上記複数のフィンの第１のサブセットの上方に上記半導体層を形成する段階は、上記複数のフィンの第１のサブセットの上方に上記半導体層を堆積する段階と、上記平坦な面を提供すべく、上記半導体層を平坦化する段階と、を含む。
【００６０】
例２３は、例２２に係る主題を含み、上記半導体層を平坦化する段階は、化学機械的平面化（ＣＭＰ）プロセス、エッチングバックプロセス、および／またはそれら任意の組み合わせのうちの少なくとも１つを使用する段階を含む。
【００６１】
例２４は、例２２に係る主題を含み、上記複数のフィンの第１のサブセットの上方に上記半導体層を堆積する段階の前に、上記複数のフィンの第１のサブセットの上方に上記半導体層を形成する段階はさらに、上記複数のフィンの第２のサブセットの上方に遮断層を形成する段階を含み、上記遮断層は、上記複数のフィンの第１のサブセットの上方に上記半導体層を堆積する段階時に、上記複数のフィンの第２のサブセットを保護する。
【００６２】
例２５は、例２４に係る主題を含み、遮断層は二酸化ケイ素（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）および／またはレジスト材料のうちの少なくとも１つを含む。
【００６３】
例２６は、例２４の主題を含み、複数のフィンの第２のサブセットの上方に遮断層を形成する段階は、原子層堆積（ＡＬＤ）プロセスを使用する段階を含む。
【００６４】
例２７は、例２４の主題を含み、上記複数のフィンの第２のサブセットの上方に上記遮断層を形成する段階は、上記分離層および上記複数のフィンによって提供されるトポグラフィの上方に上記遮断層を堆積する段階と、上記遮断層が上記複数のフィンの第１のサブセットを覆う上記遮断層を除去する段階と、を含む。
【００６５】
例２８は、例２７の主題を含み、上記遮断層が上記複数のフィンの第１のサブセットを覆う上記遮断層を除去する段階は、フッ化水素酸（ＨＦ）ベースのエッチング化学を使用するウェットエッチングプロセス、硫酸（Ｈ２ＳＯ４）ベースのエッチング化学を使用するウェットエッチングプロセス、および／または酸素（Ｏ２）ベースの乾式灰化および洗浄プロセスを使用する段階を含む。
【００６６】
例２９は、例１６から２８および３０のいずれかに係る主題を含み、上記複数のフィンの第２のサブセットの上方に第２のゲート本体を形成する段階をさらに備えており、複数のフィンの上記第１のサブセットおよび上記第２のサブセットは、互いに隣接しており、上記第１のゲート本体および上記第２のゲート本体は、互いに電気的に分離されている。
【００６７】
例３０は、例１６から２９のいずれかに係る主題を含み、第１のゲート本体および第２のゲート本体は同時に形成される。
【００６８】
例３１は、例１６から３０のいずれかに係る方法を含む、金属酸化物半導体（ＭＯＳ）プロセスフローである。
【００６９】
例３２は、例３１のプロセスフローによって形成されるトランジスタアーキテクチャである。
【００７０】
例３３は、例１６から３０のいずれかに係る方法を含む、相補型金属酸化物半導体（ＣＭＯＳ）プロセスフローである。
【００７１】
例３４は、例３３のプロセスフローによって形成されるトランジスタアーキテクチャである。
【００７２】
例３５は、例１６から３０のいずれかに係る方法によって形成される集積回路である。
【００７３】
例３６は、例３５の集積回路を含むシステムオンチップ（ＳＯＣ）である。
【００７４】
例３７は、半導体基板の面から延在する複数のフィンの第１のセットと第２のセットとを有する半導体基板と、上記半導体基板の上方に形成される分離層と、
上記複数のフィンの第１のセットおよび上記分離層によって提供されるトポグラフィの上方に形成される第１のトランジスタデバイスと、上記複数のフィンの第２のセットおよび上記分離層によって提供されるトポグラフィの上方に形成される第２のトランジスタデバイスと、を備えるトランジスタアーキテクチャであって、上記複数のフィンは、上記半導体基板から形成されており、上記分離層は、上記複数のフィンの高さ未満の厚みを有し、上記第１のトランジスタデバイスは、上記複数のフィンの第１のセットの上方に形成される半導体層と、上記半導体層の上記平坦な面の上方に形成されるゲート本体と、を含み、上記半導体層は平坦な面を含み、上記複数のフィンの第１のセットをマージする、トランジスタアーキテクチャである。
【００７５】
例３８は、例３７および４０から４１のいずれかに係る主題を含み、第１のトランジスタデバイスは約１００〜２００ｎｍの範囲内のＺ幅を有する。
【００７６】
例３９は、例３７および４０から４１のいずれかに係る主題を含み、第１のトランジスタデバイスは約２００〜３００ｎｍの範囲内のＺ幅を有する。
【００７７】
例４０は、例３７から３９のいずれかに係る主題を含み、第２のトランジスタデバイスは、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）を含む。
【００７８】
例４１は、例３７から３９のいずれかに係る主題を含み、第２のトランジスタデバイスは、トライゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。
【００７９】
複数の例示的実施形態に係る上記説明は、説明および記載の目的で示されている。包括的なもの、あるいは本開示を開示された複数の正確な形態に限定することは意図されない。当該開示に照らし、多数の変形および変更が可能である。本開示の範囲は、当該詳細な説明によって限定されず、むしろ添付の特許請求の範囲によって限定される意図である。本出願に対し優先権を主張して将来なされる複数の出願は、開示された本主題を異なる態様で特許請求する可能性があり、概して、本明細書で様々に開示された、あるいは別途示された１または複数の限定の任意のセットを含む可能性がある。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【国際調査報告】
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