(57)【要約】  【解決手段】  本発明は、最上層の２ＤｘＧチャネルと、最下層の２ＤｘＧチャネルと、前記最上層の２ＤｘＧチャネルと前記最下層の２ＤｘＧチャネルとの間に配置された少なくとも１つの中間層の２ＤｘＧチャネルとを有する超格子構造体と、前記２ＤｘＧチャネルの各々に動作可能に接続されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に配置された複数のトレンチとを有するエピタキシャル構造体を有する素子を対象とする。各トレンチは、第１の側壁と、第２の側壁と、当該第１および第２の側壁面の間に位置する底部を画定する長さ、幅、および深さの寸法を有し、各トレンチの前記底部は前記最下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある。凹凸状ゲート電極が前記最上層の２ＤｘＧチャネル上に配置される。前記ゲート電極は前記トレンチの各々の中に配置され、前記ゲート電極の前記底面は、前記トレンチの各々の前記第１の側壁面、前記底面、および前記第２の側壁面と並置される。  【選択図】      図４
2016512927.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ素子であって、
ベース構造体と、
前記ベース構造体上に配置された第１の層と、前記第１の層上に配置された第２の層と、前記第１の層と前記第２の層との間の界面付近に位置する第１の２ＤｘＧチャネルとを有する第１のヘテロ構造体と、
前記第２の層上に配置された第３の層と、前記第３の層上に配置された第４の層と、前記第３の層と前記第４の層との間の界面付近に位置する第２の２ＤｘＧチャネルとを有する第２のヘテロ構造体と、
前記第４の層上に配置された第５の層と、前記第５の層上に配置された第６の層と、前記第５の層と前記第６の層との間の界面付近に位置する第３の２ＤｘＧチャネルとを有する第３のヘテロ構造体と、
前記第６の層上に配置され、前記２ＤｘＧチャネルの各々に動作可能に接続されたソース電極と、
前記第６の層上に配置され、前記２ＤｘＧチャネルの各々に動作可能に接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間に配置された複数のトレンチであって、前記複数のトレンチの各々は、第１の側壁面と、第２の側壁面と、当該第１および第２の側壁面の間に位置する底面を画定する長さ、幅、および深さとを有し、前記複数のトレンチの各々の前記底面は前記第１の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記複数のトレンチと、
前記第６の層上に配置された凹凸状ゲート電極であって、前記ゲート電極は前記トレンチの各々の中に配置され、前記ゲート電極は上面と底面とを有し、前記ゲート電極の前記底面は前記複数のトレンチの各々の前記第１の側壁面、前記底面、および前記第２の側壁面と並置されているものである、前記凹凸状ゲート電極と
を有する電界効果トランジスタ素子。
【請求項２】
請求項１記載の電界効果トランジスタ素子において、
前記ソース電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記ドレイン電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記２ＤｘＧチャネルの各々は、前記ソース電極の第１の長さ方向の縁部、前記ドレイン電極の第１の長さ方向の縁部、前記ドレイン電極の幅方向の後縁部、前記ドレイン電極の第２の長さ方向の縁部、前記ソース電極の第２の長さ方向の縁部、および前記ソース電極の幅方向の後縁部によって画定される四辺形内に境界づけられるものである電界効果トランジスタ素子。
【請求項３】
請求項１記載の電界効果トランジスタ素子において、前記ソース電極は幅と長さとを有し、前記素子は、さらに、
前記ソース電極の下方に位置し、幅と深さとを有するビアであって、前記ビアの幅は前記ソース電極の幅よりも小さいかまたはこれと実質的に等しく、前記ビアの深さは前記第１の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記ビアと、
前記ビア内に配置され、前記ソース電極と前記２ＤｘＧチャネルの各々との間の低抵抗のオーミック接触を可能とするドーパントを有する材料と
を有するものである電界効果トランジスタ素子。
【請求項４】
請求項１記載の電界効果トランジスタ素子において、前記ドレイン電極は幅と長さとを有し、前記素子は、さらに、
前記ドレイン電極の下方に位置し、幅と深さとを有するビアであって、前記ビアの幅は前記ドレイン電極の幅より小さいかまたはこれと実質的に等しく、前記ビアの深さは前記第１の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記ビアと、
前記ビア内に配置され、前記ドレイン電極と前記２ＤｘＧチャネルの各々との間の低抵抗のオーミック接触を可能とするドーパントを有する材料と
を有するものである電界効果トランジスタ素子。
【請求項５】
請求項１記載の電界効果トランジスタ素子において、各前記トレンチ内の前記底面と前記第１の側壁面との間の角度は、約１１０度未満である電界効果トランジスタ素子。
【請求項６】
請求項１記載の電界効果トランジスタ素子において、
前記ソース電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記ドレイン電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記トレンチの各々の長さは、前記ソース電極の前縁部と前記ドレイン電極の前縁部との間の距離より短いかまたはこれと実質的に等しいものである電界効果トランジスタ素子。
【請求項７】
請求項１記載の電界効果トランジスタ素子において、前記凹凸状ゲート電極は幅と長さとを有し、前記凹凸状ゲート電極の長さは、各前記トレンチの長さよりも短いかまたはこれと実質的に等しいものである電界効果トランジスタ素子。
【請求項８】
請求項１記載の電界効果トランジスタ素子において、前記凹凸状ゲート電極は幅と長さとを有し、前記凹凸状ゲート電極の長さは、各前記トレンチの長さよりも長いものである電界効果トランジスタ素子。
【請求項９】
請求項１記載の電界効果トランジスタ素子において、前記素子は、さらに、
絶縁材料を有する第７の層を有し、この第７の層は前記第６の層の少なくとも一部の上に配置されるものである電界効果トランジスタ素子。
【請求項１０】
素子であって、
最上層の２ＤｘＧチャネルと、最下層の２ＤｘＧチャネルと、前記最上層の２ＤｘＧチャネルと前記最下層の２ＤｘＧチャネルとの間に配置された少なくとも１つの中間層の２ＤｘＧチャネルとを有する超格子構造体を有するエピタキシャル構造体と、
前記最上層の２ＤｘＧチャネル上に配置され、前記２ＤｘＧチャネルの各々に動作可能に接続されたソース電極と、
前記最上層の２ＤｘＧチャネル上に配置され、前記２ＤｘＧチャネルの各々に動作可能に接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間に配置された複数のトレンチであって、前記複数のトレンチの各々は、第１の側壁面と、第２の側壁面と、当該第１および第２の側壁面の間に位置する底面を画定する長さ、幅、および深さとを有し、前記複数のトレンチの各々の前記底面は最下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記複数のトレンチと、
前記最上層の２ＤｘＧチャネル上に配置された凹凸状ゲート電極であって、前記ゲート電極は前記トレンチの各々の中に配置され、前記ゲート電極は上面と底面とを有し、前記ゲート電極の前記底面は前記複数のトレンチの各々の前記第１の側壁面、前記底面、および前記第２の側壁面に並置されているものである、前記凹凸状ゲート電極と
を有する素子。
【請求項１１】
請求項１０記載の素子において、前記超格子構造体は、複数のヘテロ構造体を有し、前記ヘテロ構造体の各々は、第１の層と、前記第１の層上に配置された第２の層とを有し、前記２ＤｘＧチャネルのうちの１つは前記第１の層と前記第２の層との間の界面付近に位置しているものである素子。
【請求項１２】
請求項１１記載の素子において、前記素子は、さらに、
前記ヘテロ構造体のうちの少なくとも１つの内部における前記第１の層と前記第２の層との間の前記界面付近にデルタドーピング材料を有するものである素子。
【請求項１３】
請求項１０記載の素子において、
前記ソース電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記ドレイン電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記２ＤｘＧチャネルの各々は、前記ソース電極の第１の長さ方向の縁部、前記ドレイン電極の第１の長さ方向の縁部、前記ドレイン電極の幅方向の後縁部、前記ドレイン電極の第２の長さ方向の縁部、前記ソース電極の第２の長さ方向の縁部、および前記ソース電極の幅方向の後縁部によって画定される四辺形内に境界づけられるものである素子。
【請求項１４】
請求項１０記載の素子において、前記ソース電極は幅と長さとを有し、前記素子は、さらに、
前記ソース電極の下方に位置し、幅と深さとを有するビアであって、前記ビアの幅は前記ソース電極の幅より小さいかまたはこれと実質的に等しく、前記ビアの深さは前記最下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記ビアと、
前記ビア内に配置され、前記ソース電極と前記２ＤｘＧチャネルの各々との間の低抵抗のオーミック接触を可能とするドーパントを有する材料と
を有するものである素子。
【請求項１５】
請求項１０記載の素子において、前記ドレイン電極は幅と長さとを有し、前記素子は、さらに、
前記ドレイン電極の下方に位置し、幅と深さとを有するビアであって、前記ビアの幅は前記ドレイン電極の幅より小さいかまたはこれと実質的に等しく、前記ビアの深さは前記最下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記ビアと、
前記ビア内に配置され、前記ドレイン電極と前記２ＤｘＧチャネルの各々との間の低抵抗のオーミック接触を可能とするドーパントを有する材料と
を有するものである素子。
【請求項１６】
請求項１０記載の素子において、各前記トレンチの内前記底面と前記第１の側壁面との間の角度は、約１１０度未満である素子。
【請求項１７】
請求項１０記載の素子において、
前記ソース電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記ドレイン電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記トレンチの各々の長さは、前記ソース電極の前縁部と前記ドレイン電極の前縁部との間の距離よりも短いかまたはこれと実質的に等しいものである素子。
【請求項１８】
請求項１０記載の素子において、前記凹凸状ゲート電極は幅と長さとを有し、前記凹凸状ゲート電極の長さは、各前記トレンチの長さよりも短いかまたはこれと実質的に等しいものである素子。
【請求項１９】
請求項１０記載の素子において、前記凹凸状ゲート電極は幅と長さとを有し、前記凹凸状ゲート電極の長さは、各前記トレンチの長さよりも長いものである素子。
【請求項２０】
請求項１０記載の素子において、前記素子は、さらに、
絶縁材料を有する層を有し、この層は前記超格子構造体の少なくとも一部の上に配置されるものである素子。
【請求項２１】
素子であって、
上層の２ＤｘＧチャネルと下層の２ＤｘＧチャネルとを有する超格子構造体を有するエピタキシャル構造体と、
第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有するソース電極であって、前記上層の２ＤｘＧチャネル上に配置され、前記２ＤｘＧチャネルの各々に動作可能に接続されている、前記ソース電極と、
第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有するドレイン電極であって、前記上層の２ＤｘＧチャネル上に配置され、前記２ＤｘＧチャネルの各々に動作可能に接続されている、前記ドレイン電極と、
前記ソース電極の前記第１の長さ方向の縁部と前記ドレイン電極の前記第１の長さ方向の縁部との間に位置する第１の電流の流れの境界と、
前記ソース電極の前記第２の長さ方向の縁部と前記ドレイン電極の前記第２の長さ方向の縁部との間に位置する第２の電流の流れの境界であって、前記第１の電流の流れの境界および前記第２の電流の流れの境界は、前記第１の電流の流れの境界と前記第２の電流の流れの境界によって画定される領域の外側で前記ソース電極と前記ドレイン電極との間の電流の流れを実質的に排除するものである、前記第２の電流の流れの境界と、
前記ソース電極と前記ドレイン電極との間に位置する少なくとも１つのトレンチであって、前記トレンチは、第１の側壁面と、第２の側壁面と、当該第１および第２の側壁面の間に位置する底面を画定する長さ、幅、および深さとを有し、前記トレンチの前記底面は下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記少なくとも１つのトレンチと、
前記上層の２ＤｘＧチャネル上に配置されたゲート電極であって、前記ゲート電極は前記トレンチの中に配置され、前記ゲート電極は上面と底面とを有し、前記ゲート電極の前記底面は前記トレンチの前記第１の側壁面、前記底面、および前記第２の側壁面と並置されているものである、前記ゲート電極と
を有する素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ構造電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を対象とする。より具体的には、本発明は、そのすべてが比較的低いゲート電圧の印加によって「オフ」となることのできる複数の二次元電子ガス（Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：２ＤＥＧ）チャネルを伴う超格子構造体を有するヘテロ構造ＦＥＴを対象とする。本発明は、複数の二次元正孔ガス（Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｈｏｌｅ  Ｇａｓ：２ＤＨＧ）チャネルを有する超格子構造体にも同様に適用可能である。本発明は、特に、ノーマリーオン型ＲＦスイッチとしての有用性がある。
【背景技術】
【０００２】
高品質のＲＦスイッチは、オン抵抗Ｒｏｎを最小限に抑える一方でオフ容量Ｃｏｆｆも最小限に抑えるように設計されていることが理想的である。理想的なＲＦスイッチは、「オン」のときには減衰、歪み、または挿入損失（これらすべてはオン抵抗の関数である）を伴わずに信号を通過させ、「オフ」のときには前記信号を分離し、これが前記スイッチを通って漏洩（漏洩は前記オフ容量の関数である）することを防止する。
【０００３】
ＲＦスイッチをできるだけ多くの用途に使用可能とするためには、前記ＲＦスイッチが広い帯域幅を有することが望ましいが、この帯域幅は、ＲＦスイッチの性能指数である前記ＲＦスイッチのカットオフ周波数に比例する。前記ＲＦスイッチのカットオフ周波数Ｆｃｏの式は以下のとおりである。  
Ｆｃｏ＝１／（２πＲｏｎＣｏｆｆ）  ［式１］
【０００４】
従来のＦＥＴ設計においては、その素子の周域を増加させることなどにより前記オン抵抗を減少させる一切の試みは、概して前記オフ容量を比例的に増加させる。オン抵抗とオフ容量との間の反比例の関係を考慮すると、挿入損失を改善（例えば、減少）させながら同時に前記分離に悪影響を与えない（例えば、低下させない）ことは困難である。
【０００５】
従来の技術は、研究室環境下で、複数の２ＤＥＧチャネルを有するヘテロ構造ＦＥＴを製造することによりオン抵抗を減少させることを試みている。「ヘテロ構造体」という用語は（また「ヘテロ接合体」という用語も）、相互に密着した異種の材料から成る２つの明確に異なる層を有する構造体を指す。超格子構造体は、周期的に繰り返す複数のヘテロ接合体を順に重ね合わせて製造することにより形成される。
【０００６】
窒化アルミニウムガリウム（ＡｌＧａＮ）および窒化ガリウム（ＧａＮ）などのある特定のヘテロ構造体材料は、２つの異種の材料間の界面に、圧電効果および自発分極効果によって電子井戸（即ち、シート状の電子群）を生成する。この結果としてこの界面に形成されるシート状の電子群は、一般的に、二次元電子ガス（Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：２ＤＥＧ）チャネルと呼ばれる。前記２ＤＥＧチャネル内に電子を発生させ制御することにより動作するＦＥＴは、慣例的に高電子移動トランジスタ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒｓ：ＨＥＭＴｓ）と呼ばれる。
【０００７】
これら２つの材料から成る複数のヘテロ構造体を重ね合わせることにより、および複数のヘテロ構造体層を重ね合わせるときに前記層に適切なドーピングを追加して前記２ＤＥＧチャネルの存在を維持することにより、前記電子シートが並列に作用し、前記超格子素子の中をより大きな電流が流れることが可能となる。
【０００８】
この種のＦＥＴが「オン」であるとき、前記複数の２ＤＥＧチャネルによって前記ソースと前記ドレインとの間に比例的により大きな電流が流れることが可能となり、オン抵抗が全体的に減少するので、前記超格子素子は、単一のヘテロ構造体層の素子と比較してより小さいオン抵抗を有する。
【０００９】
同時に、前記複数の積層ヘテロ構造体層は、重ね合わされた層の数に比例してオフ容量を増加させない。オン抵抗は二次元の測定（即ち、前記ソースと前記ドレインとの間）である一方、オフ容量は三次元の測定である。オフ状態遮断電圧は、前記オフ状態容量のかなりの部分を形成するフリンジング容量を有する三次元フリンジング電界を生じさせるが、このオフ状態容量は、前記ソースと前記ドレインとの間の間隔ならびに両者の間の材料の体積及び種類の関数である。前記ヘテロ構造体層が比較的薄い場合、ソースとドレインとの間の前記体積測定材料は比例して増加しない。したがって、ヘテロ構造体を重ね合わせた薄膜の構成は、比例的な影響を前記オフ容量に与えずに前記オン抵抗を減少させることにより、より高いカットオフ周波数を可能とし、したがってより広い帯域幅を可能とする。
【００１０】
前記従来の技術が研究室環境下で積層へテロ構造ＦＥＴを製造することができたものの、前記従来技術の素子は過剰に大きな漏れ電流を呈し、比較的高いゲート電圧を印加してさえ完全にオフにすることができず、このような素子の有用性を限定的なものにしている。例えば、この参照によりすべてが本明細書内に組み込まれる、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ第５３巻第３号（２００６年３月刊）の５６２〜５６５ページに記載のＴ．Ｐａｌａｃｉｏｓ他による「Ｕｓｅ  ｏｆ  Ｄｏｕｂｌｅ−Ｃｈａｎｎｅｌ  Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ  ｔｏ  Ｉｍｐｒｏｖｅ  ｔｈｅ  Ａｃｃｅｓｓ  Ｒｅｓｉｓｔａｎｃｅ  ａｎｄ  Ｌｉｎｅａｒｉｔｙ  ｉｎ  ＧａＮ−Ｂａｓｅｄ  ＨＥＭＴｓ」［参考文献１］、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ第５２巻第４号（２００５年４月刊）の４３８〜４４６ページに記載のＲ．Ｃｈｕによる「ＡｌＧａＮ−ＧａＮ  Ｄｏｕｂｌｅ−Ｃｈａｎｎｅｌ  ＨＥＭＴｓ」［参考文献２］、Ｊ．ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ第９４巻第８号（２００３年１０月１５日刊）の５３２１〜５３２５ページに記載のＳ．Ｈｅｉｋｍａｎ他による「Ｈｉｇｈ  ｃｏｎｄｕｃｔｉｖｉｔｙ  ｍｏｄｕｌａｔｉｏｎ  ｄｏｐｅｄ  ＡｌＧａＮ／ＧａＮ  ｍｕｌｔｉｐｌｅ  ｃｈａｎｎｅｌ  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ」［参考文献３］、およびＪＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ第ＥＤＬ−６巻第６号（１９８５年６月刊）の３０７〜３１０ページに記載のＮ．Ｈ．Ｓｈｅｎｇ他による「Ｍｕｌｔｉｐｌｅ−Ｃｈａｎｎｅｌ  ＧａＡｓ／ＡｌＧａＡｓ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒｓ」［参考文献４］を参照されたい。
【発明の概要】
【課題を解決するための手段】
【００１１】
複数の２ＤＥＧチャネルを有する超格子構造体に関連して本発明の素子を説明するものの、本発明の凹凸状ゲート（ｃｒｅｎｅｌａｔｅｄ  ｇａｔｅ）は複数の二次元正孔ガス（２ＤＨＧ）チャネルを有する超格子構造体にも同様に適用可能であることが理解されるべきである。したがって、本明細書内で使用される場合、「２ＤｘＧチャネル」という用語は、一般的に２ＤＥＧチャネルならびに類似の前記２ＤＨＧチャネルを指す。
【００１２】
一般的に、本発明は、内部に複数の２ＤｘＧチャネルを有する超格子構造体と、ソースと、ドレインと、内部に含まれているＤｘＧチャネルの数に拘わらず従来のゲート電圧レベルを使用してすべての２ＤｘＧチャネルを効果的に制御することのできる凹凸状ゲートとを有する電界効果トランジスタ素子を対象とする。
【００１３】
より具体的には、本発明は、最上層の２ＤｘＧチャネルと、最下層の２ＤｘＧチャネルと、前記最上層の２ＤｘＧチャネルと前記最下層の２ＤｘＧチャネルとの間に位置する少なくとも１つの中間２ＤｘＧチャネルとを有する超格子構造体と、前記２ＤｘＧチャネルの各々に動作可能に接続されたソース電極と、前記２ＤｘＧチャネルの各々に動作可能に接続されたドレイン電極と、前記ソース電極と前記ドレイン電極との間に位置する複数のトレンチとを有するエピタキシャル構造体を有する素子を対象とする。前記トレンチの各々は、第１の側壁面と、第２の側壁面と、当該第１及び第２の側壁面の間に位置する底面を画定する長さ、幅、および深さとを有し、前記トレンチの各々の前記底面は好ましくは前記最下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある。前記素子はまた、前記最上層の２ＤｘＧチャネル上に配置されかつ前記トレンチの各々の中に配置された凹凸状ゲート電極をも有する。前記ゲート電極は上面と底面とを有し、前記ゲート電極の底面は、前記トレンチの各々の第１の側壁面、底面、および第２の側壁面に並置されている。
【００１４】
前記超格子構造体は、好ましくは、複数のヘテロ構造体を有し、前記ヘテロ構造体の各々は、第１の層と、前記第１の層上に配置された第２の層とを有し、各ヘテロ構造体内の各２ＤｘＧチャネルは前記第１の層と前記第２の層との間の界面付近に位置している。
【００１５】
デルタドーピング材料は、好ましくは、前記ヘテロ構造体のうちの少なくとも１つの内部における前記第１の層と前記第２の層との間の界面付近に位置している。
【００１６】
前記２ＤｘＧチャネルの各々は、好ましくは、前記ソース電極の第１の長さ方向の縁部、前記ドレイン電極の第１の長さ方向の縁部、前記ドレイン電極の幅方向の後縁部、前記ドレイン電極の第２の長さ方向の縁部、前記ソース電極の第２の長さ方向の縁部、および前記ソース電極の幅方向の後縁部によって画定される四辺形内に境界づけられている。
【００１７】
前記素子は、さらに、好ましくは、前記ソース電極の下方に位置し、幅と深さとを有するビアを有し、前記ビアの幅は前記ソース電極の幅より小さいかまたはこれと実質的に等しく、前記ビアの深さは前記最下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある。前記ビア内には、ドーパントを有する材料が配置され、前記ソース電極と前記２ＤｘＧチャネルの各々との間の低抵抗オーミック接触を可能とする。
【００１８】
各トレンチの前記底面と前記第１の側壁面との間の角度は、好ましくは、約１１０度未満である。
【００１９】
前記トレンチの各々の長さは、前記ソース電極の前縁部と前記ドレイン電極の前縁部との間の距離よりも短くてもよく、これと実質的に等しくてもよく、またはこれよりも長くてもよい。
【００２０】
前記素子は、好ましくは、誘電体材料を有する層をさらに有し、前記層は、前記超格子構造体の少なくとも一部の上に配置されている。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明のエピタキシャル構造体の好適な実施形態の側面図である。
【図２】図２は、本発明の電界効果トランジスタの好適な実施形態を、その上のデート電極を除いて図示した平面図である。
【図３】図３は、図２に示したチャネルのうちの１つの斜視図である。
【図４】図４は、本発明の第１の実施形態の平面図である。
【図５】図５は、線５−５で切り取った図４の断面図である。
【図６】図６は、線６−６で切り取った図４の断面図である。
【図７】図７は、線７−７で切り取った図４の断面図である。
【図８】図８は、線８−８で切り取った図４の断面図である。
【図９】図９は、本発明の第２の実施形態の平面図である。
【図１０】図１０は、線１０−１０で切り取った図９の断面図である。
【図１１】図１１〜１４は、本発明の第３の実施形態の様々な断面図である。
【図１２】図１１〜１４は、本発明の第３の実施形態の様々な断面図である。
【図１３】図１１〜１４は、本発明の第３の実施形態の様々な断面図である。
【図１４】図１１〜１４は、本発明の第３の実施形態の様々な断面図である。
【図１５】図１５は、本発明の第４の実施形態の断面図である。
【発明を実施するための形態】
【００２２】
複数の２ＤＥＧチャネルを有する超格子構造体に関連して本発明の素子を説明するものの、本発明の凹凸状ゲートは複数の二次元正孔ガス（２ＤＨＧ）チャネルを有する超格子構造体にも同様に適用可能であることが理解されるべきである。したがって、本明細書内で使用される場合、「２ＤｘＧチャネル」という用語は、一般的に２ＤＥＧチャネルならびに類似の前記２ＤＨＧチャネルを指す。
【００２３】
本発明は、内部に複数の２ＤｘＧチャネルを有する超格子構造体と、ソースと、ドレインと、内部に含まれている２ＤｘＧチャネルの数に拘わらず従来のゲート電圧レベルを使用してすべての２ＤｘＧチャネルを効果的に制御することのできる凹凸状ゲートとを有する電界効果トランジスタを対象とする。
【００２４】
ここで図１を参照すると、本発明のエピタキシャル構造体の好適な実施形態の側面図が図示されている。エピタキシャル構造体１００は、好ましくは、ベース構造体１０２と超格子構造体１１０とを有している。
【００２５】
ベース構造体１０２は、その上に超格子構造体１１０の成長、堆積、またはその他の形成を可能とし、当業者であれば理解するように、ホモエピタキシャル処理（即ち、前記ベース材料が前記超格子材料と同一である）またはヘテロエピタキシャル処理（即ち、前記ベース材料が前記超格子材料と異なり、バッファを用いている）の一部であることができる。
【００２６】
図１に示すように、ベース構造体は、好ましくは、それぞれ炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、および窒化アルミニウムガリウム（ＡｌＧａＮ）から成る基板層１０４と、核形成層１０６と、バッファ層１０８とを有する。必要ならば所望により、前記ベース構造体は、サファイアから成る基板層と、低温ＧａＮ層および高温ＧａＮ層の組み合わせを有する核形成層と、その上に位置する前記超格子構造体の材料に基づくバッファ層とを有することができる。あるいは、前記ベース構造体は、（１１１）配向を有する結晶シリコンから成る基板層と、ＡｌＮを含む核形成層と、各々が異なるアルミニウム組成を有する一連の個別ＡｌＧａＮ層（一般的には２〜８層）を有するバッファ層を有することもできる。その他のベース構造体は、当業者にとっては明白となるであろう。
【００２７】
前記好適な実施形態において、前記ＡｌＧａＮバッファ層中のアルミニウムの割合は、０％〜約１０％の範囲内であることが好ましい。低ＡｌＧａＮ合金は、この層がバッファ層ならびに事実上のバックバリア層の両方として機能して、前記素子が「オン」であるときに前記超格子構造体から前記ベース構造体内への一切の漏れ電流を実質的に最小限に抑えることを可能とすることが分かっている。その他の材料および／または材料組成は、当業者にとっては明白となるであろう。
【００２８】
超格子構造体１１０は複数のヘテロ構造体を有し、各ヘテロ構造体は、好ましくは、異種の材料から成る２つの層を有するものであり、この２つの層は、２つの異種の材料間の界面にシート状の電子群（即ち、２ＤＥＧチャネル）またはシート状の正孔群（即ち、２ＤＨＧチャネル）を生成するように設計されている。様々なヘテロ構造体材料が、その間の界面に２ＤＥＧチャネルおよび２ＤＨＧチャネルを生成することが知られているが、これらのヘテロ構造体材料には、窒化アルミニウムガリウム（ＡｌＧａＮ）および窒化ガリウム（ＧａＮ）、ヒ化アルミニウムガリウム（ＡｌＧａＡｓ）およびガリウムヒ素（ＧａＡｓ）、ヒ化インジウムアルミニウム（ＩｎＡｌＮ）および窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）、ならびに非中心対称性酸化物を含む（これらに限定されるものではない）。例えば、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９１，０８２１０８（２００７年刊）に記載のＭ．Ｍｙｒｏｎｏｖ他による「Ｏｂｓｅｒｖａｔｉｏｎ  ｏｆ  ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｈｏｌｅ  ｇａｓ  ｗｉｔｈ  ｍｏｂｉｌｉｔｙ  ａｎｄ  ｃａｒｒｉｅｒ  ｄｅｎｓｉｔｙ  ｅｘｃｅｅｄｉｎｇ  ｔｈｏｓｅ  ｏｆ  ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ  ａｔ  ｒｏｏｍ  ｔｅｍｐｅｒａｔｕｒｅ  ｉｎ  ｔｈｅ  ＳｉＧｅ  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ」［参考文献５］およびＣｈｅｍ．Ｍａｔｅｒ．１９９８，１０，２７５３−２７６９に記載のＰ．Ｓｈｉｖ  Ｈａｌａｓｙａｍａｔｉ他による「Ｎｏｎｃｅｎｔｒｏｓｙｍｍｅｔｒｉｃ  Ｏｘｉｄｅｓ」［参考文献６］を参照されたい。
【００２９】
前記好適な実施形態において、超格子構造体１１０は、２〜Ｎ層の複数のヘテロ構造体を有し、このとき、Ｎは、前記層または２ＤＥＧチャネルに亀裂またはその他の機械的故障を来さずに相互の上に成長、堆積、またはその他の方法によって形成することのできるヘテロ構造体の最大数として定義される。当業者であれば理解するように、Ｎの値は、各層の特定のヘテロ構造体材料および厚さの関数である。
【００３０】
図１には、超格子構造体１１０が、ＧａＮ（層１１２、１１６、１２０、１２４、１２８、および１３２）ならびにＡｌＧａＮ（層１１４、１１８、１２２、１２６、１３０、および１３４）から成る交互の層を有する６層のヘテロ構造体、即ち、層１１２／１１４、１１６／１１８、１２０／１２２、１２４／１２６、１２８／１３０、および１３２／１３４を有し、各ヘテロ構造体が各ヘテロ構造体内の界面に連続した２ＤＥＧチャネル（図示せず）を形成しているとして図示されている。当業者であれば理解するように、前記超格子構造体内のヘテロ構造体の特定の数および前記ヘテロ材料は様々であってよく、ＡｌＧａＮおよびＧａＮの相対的な位置は逆転してもよい。
【００３１】
前記超格子構造体のＡｌＧａＮ層中のアルミニウムの割合は、約０．１〜１００パーセントの範囲に亘ることができる。前記好適な実施形態において、前記超格子構造体のＡｌＧａＮ層中のアルミニウムの割合は、約２０％〜１００％アルミニウム含有の窒化アルミニウムガリウム（それぞれＡｌ０．２Ｇａ０．８ＮおよびＡｌＮ）であることが好ましい。特定の組成は、当業者にとっては明白となるであろう。
【００３２】
層１１４、１１８、１２２、１２６、１３０、および１３４内に堆積されるＡｌＧａＮは、グレーデッドであってもまたは非グレーデッドであってもよい。前記好適な実施形態において、前記超格子構造体内の各ＡｌＧａＮ層はグレーデッドであり、「グレーデッド」という用語は、当該技術において既知であるように、ガリウムの割合に対してアルミニウムの割合をその指定された割合まで漸進的に変化させるプロセスを示すために使用される。
【００３３】
層１１２〜１３４の厚さ寸法は重要ではないものの、ＧａＮ層１１２の好ましい厚さは少なくとも約３０ナノメートルであり、ＧａＮ層１１６、１２０、１２４、１２８、および１３２の好ましい厚さは約１ナノメートル〜約５０ナノメートルであり、ＡｌＧａＮ層１１４、１１８、１２２、１２６、１３０、および１３４の好ましい厚さは約１ナノメートル〜約５０ナノメートルである。特定の層の厚さは、当業者にとっては明白となるであろうとおり、前記所望のエピタキシャル特性の関数である。
【００３４】
ＡｌＧａＮ層１１４、１１８、１２２、１２６、および１３０の各々の堆積、成長、またはその他の形成プロセス中に、短時間に亘ってドーパントガスを導入することにより各ＡｌＧａＮ層の開始時にシリコン（Ｓｉ）などのｎ型ドーパントのデルタドーピングを追加し、前記ＡｌＧａＮ層内の限られた厚さに対するこのデルタドーピングにより、各ヘテロ構造体内に２ＤＥＧチャネルを誘発することが好ましい。同様に、関連するヘテロ構造体内に２ＤＨＧチャネルを誘発するために、マグネシウム（Ｍｇ）などのｐ型ドーパントが適宜導入されるであろうと考えられる。その他のｎ型およびｐ型ドーパントは、当業者にとっては明白となるであろう。
【００３５】
単一のヘテロ構造体において、前記異種の材料はシステム内に不均衡な応力を生じさせ、分極効果および／または圧電効果により、前記ヘテロ構造体によって形成されるポテンシャル井戸内にキャリアの形成が誘発される（即ち、２ＤｘＧチャネルを生じさせることが可能となる）。複数のヘテロ構造体が重なり合った超格子構造体においては、最上層のヘテロ構造体の下方にあるすべてのヘテロ構造体は均衡状態となり、そのような均衡状態でない場合はポテンシャル井戸内に誘発されるであろうキャリアは誘発されない。前記ポテンシャル井戸が形成される界面付近にドーピング層を追加することにより、複数の対称ヘテロ構造体の均衡効果がなければ発生したであろう効果の代わりに、そのポテンシャル井戸の中に前記キャリアが誘発される。前記好適な実施形態において、前記デルタドーピングの濃度は、約１×１０１７ｃｍ−３〜約１×１０２０ｃｍ−３であることが好ましい。その他のデルタドーピング濃度は、当業者にとっては明白となるであろう。
【００３６】
必要に応じて、絶縁ゲート半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）の最終不活性化層または絶縁体として、層１３６を前記超格子構造体の最上層の上に配置することができる。いずれの場合であれ、層１３６は、例えば、窒化物（例えば、ＳｉＮ、Ｓｉ３Ｎ４、およびＡｌＮ）または酸化物（例えば、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２およびＴｉＯ２）を含むことができ、好ましくは、窒化ケイ素（Ｓｉ３Ｎ４またはＳｉＮｘ）である。前記層の厚さ寸法は重要ではないものの、誘発されたときのその好ましい厚さは約１ナノメートル〜約２００ナノメートルであり、より好ましくは約１０ナノメートルである。その他の層の材料および／または寸法は、当業者にとっては明白となるであろう。
【００３７】
図１を参照して本発明のエピタキシャル構造体の好適な実施形態について説明したが、ソースとドレインとの間に平面ゲートを使用することによって複数の２ＤＥＧチャネルを有する超格子構造体を有する電界効果トランジスタを制御することは、従来は困難であった。例えば、参考文献１〜４を参照されたい。  
【実施例１】
【００３８】
超格子構造体を有するエピタキシ上に堆積されたソースと、ドレインと、ゲートとを有するノーマリーオン型電界効果トランジスタを設計した。ここで超格子構造体は６層のヘテロ構造体を有し、当該ヘテロ構造体の各々は内部に２ＤＥＧチャネルを含むとともに、４０％グレーデッドＡｌＧａＮから成る層がＧａＮから成る層を覆うように形成された。前記６層のＡｌＧａＮ層は、各々、約７．５ナノメートルの厚さであった。前記上位５層のＧａＮ層は、各々、約８ナノメートルの厚さで、最下層のＧａＮ層は約５０ナノメートルの厚さであった。その上にソースとドレインとの間で平面のショットキーゲートを堆積させた。前記素子内のすべての２ＤＥＧチャネルを「オフ」にするために必要な有効なゲート電圧を決定するために、様々なゲート電圧を印加した。−２０Ｖのゲート電圧が、２番目の前記２ＤＥＧチャネルのすぐ下まで前記超格子構造体を貫通し、上位２層の前記２ＤＥＧチャネルを通って流れる電流を停止させる一方で、その下にあるその他４層の前記２ＤＥＧチャネルを通って電流が流れることを許すことが示された。−１００Ｖのゲート電圧が、上位４層の前記２ＤＥＧチャネルを貫通し、その中を流れる電流を停止させるが、最下位の２層の前記２ＤＥＧチャネル内を電流が減衰せずに流れるのを許すことが示された。−１００Ｖを超えるゲート電圧の印加は商用的に非現実的であるとの意見の一致に基づいて、これ以降の実験は打ち切った。
【００３９】
ここで図２を参照すると、本発明のノーマリーオン型電界効果トランジスタの好適な実施形態の平面図が示されている。素子２００は、好ましくは、図１に示しこれを参照して説明した超格子構造体１１０の上に位置するソース電極２０２およびドレイン電極２０４と、超格子構造体１１０の上面内にエッチングされた複数のトレンチ２０６とを有する。素子２００は、超格子構造体１１０の上に必要に応じて設けることのできる層１３６を含んでいない。
【００４０】
ソース電極２０２およびドレイン電極２０４は、好ましくは、従来の方法で超格子構造体の上に堆積し、各々が超格子構造体１１０とオーミック接触をする。図１を参照して説明した前記ＡｌＧａＮ超格子構造体について、前記ソース電極およびドレイン電極は、好ましくは、当該技術において既知のとおり、チタン、アルミニウム、および金から成る層を有する従来の電極材料である。その他のソース電極およびドレイン電極の組成は、当業者にとっては明白となるであろう。
【００４１】
前記好適な実施形態において、超格子構造体１１０の上に、トレンチ２０６を覆ってゲート電極（図２には図示せず。図４中の４０２および図９中の９０２）が堆積している。図１を参照して説明した前記ＡｌＧａＮ超格子構造体について、前記ゲート電極は、好ましくは、当該技術において既知のとおり、ニッケルおよび金から成る層を有する従来の電極材料である。その他のゲート電極の組成は、当業者にとっては明白となるであろう。
【００４２】
図３を参照すると、前記トレンチのうちの１つの斜視図が図示されており、トレンチの寸法、長さＬ、幅Ｗ、および深さＤを示している。各トレンチの深さは、好ましくは超格子構造体１１０内に含まれる最下層の２ＤｘＧチャネルに達し、より好ましくはそれよりも下に達する。各トレンチの深さが正確にまたは実質的に前記最下層の２ＤｘＧチャネルに達することを確実とするうえでの今日の製造技術の不正確さを考慮すると、各トレンチの深さは超格子構造体１１０内に含まれる前記最下層の２ＤｘＧチャネルよりも下に達することが最も好ましい。各トレンチの長さは変えることができ、工具がそれを可能とするならば、０．０１ミクロン程度またはそれ以下であってもよく、ソース電極２０２とドレイン電極２０４との間の距離と同じ長さであってもよい。各トレンチの幅もまた変えることができ、工具がそれを可能とするならば、０．０１ミクロン以下であってもよい。
【００４３】
各トレンチは、素子２００から超格子構造体１１０の一部を除去することにより形成される。前記超格子構造体はマスクを使用してトレンチ２０６によって形成することができるが、前記トレンチは、エッチング処理によって形成することが好ましい。例えば、この参照により本明細書内に組み込まれる、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ３０，０５２２０２（２０１２年刊）に記載のＤ．Ｐａｒａｍａｎｉｋ他による「Ｆｏｒｍａｔｉｏｎ  ｏｆ  ｌａｒｇｅ−ａｒｅａ  ＧａＮ  ｎａｎｏｓｔｒｕｃｔｕｒｅｓ  ｗｉｔｈ  ｃｏｎｔｒｏｌｌｅｄ  ｇｅｏｍｅｔｒｙ  ａｎｄ  ｍｏｒｐｈｏｌｏｇｙ  ｕｓｉｎｇ  ｔｏｐ−ｄｏｗｎ  ｆａｂｒｉｃａｔｉｏｎ  ｓｃｈｅｍｅ」［参考文献７］を参照されたい。前記超格子構造体内にトレンチ２０６を形成するその他の方法は、当業者にとっては明白となるであろう。
【００４４】
トレンチの数、各トレンチの長さおよび幅、ならびに各トレンチ間の間隔は、前記所望の素子の特性および前記超格子構造を有する前記ヘテロ構造体材料の関数である。各トレンチ間の間隔（即ち、超格子構造体１１０のエッチングされていない部分）もまた、エッチングされるトレンチの数、各トレンチの幅、および前記素子の全体的な幅の関数である。
【００４５】
各トレンチの所与の長さおよび所与の幅を特定することは、製造の容易さと、電力処理容量、挿入損失、分離、および前記素子を「オン」にするための閾値電圧などの全体的な素子特性との間のトレードオフである。例えば、より長いＬおよびより幅広いＷを有するトレンチは製造がより容易であり、したがってより高い歩留まりを可能とする一方、このような寸法の選択は（超格子構造体の残部が小さくなるため）前記超格子構造体を通って流れる電流を減少させ、素子抵抗を増加させる。反対に、より短いＬおよびより幅の狭いＷは、（超格子構造体の残部が大きくなるので）電流の流れを改善し素子抵抗を減少させるが、製造がより困難となり、歩留まりが低下する可能性がある。同様に、前記トレンチ間の間隔が大きくなるに従って（超格子構造体の残部が大きくなるので）前記素子の抵抗が減少するが、そのピンチオフ電圧が上昇する。
【００４６】
図１を参照して説明した前記ＡｌＧａＮ／ＧａＮ超格子構造体について、各トレンチの長さＬは好ましくは約０．１〜１ミクロンであり、各トレンチの幅Ｗは好ましくは約０．０４〜約０．１ミクロンであり、トレンチ間の間隔は好ましくは約０．０４〜約０．１ミクロンであり、トレンチの数は、好ましくは、トレンチの数の上限が前記ソース電極およびドレイン電極の幅（あるいは前記素子の幅）およびすべてのトレンチの累積した幅次第で、１個との間である。
【００４７】
前記好適な実施形態において、各トレンチの寸法ならびにそれらの間の間隔は、すべてのトレンチについて同一である。さらに、前記トレンチは、下記に述べる理由により、一端の前記ソース電極およびドレイン電極の最も左側の縁部と他端の前記ソース電極およびドレイン電極の最も右側の縁部との間に位置することが好ましい。
【００４８】
理想的な製造環境において、前記トレンチの側壁のうちの１つと底部との間の角度として定義される角度３０２、および前記トレンチの他方の側壁と底部との間の角度として定義される角度３０４は、９０度となるであろうと考えられる。このような理想的な環境は、現在では得られない。トレンチエッチング処理中に、前記トレンチ側壁は、前記トレンチの底部に対して鈍角で傾斜する。図１を参照して説明した前記ＡｌＧａＮ／ＧａＮ超格子構造体について、角度３０２および３０４は、好ましくは約１１０度未満であり、より好ましくは約９６〜９８度である。
【００４９】
ここで図４を参照すると、本発明の第１の実施形態の平面図が、超格子構造体１１０およびトレンチ２０６の上に位置するゲート電極４０２と共に示されている。ゲート電極４０２の長さは、トレンチ２０６の長さよりも短くてもよく、これと等しくてもよく、またはこれよりも長くてもよい。［当業者であれば理解するように、前記「長さ」とは、慣例として、前記ソース電極およびドレイン電極に対して垂直の寸法として定義される。同様に、前記「幅」とは、一般的に、前記ソース電極およびドレイン電極に平行な寸法として定義される。本明細書内では、この慣例に従う。］図４に示すように、前記ゲート電極の長さは前記トレンチの長さよりも短い。図５、６、７、および８は、それぞれ線５−５、６−６、７−７、および８−８における図４の断面図を示している。
【００５０】
図５〜８を参照すると、超格子構造体１１０内の前記６層の２ＤＥＧチャネルが、その内部の破線として、超格子構造体１１０の最上層ヘテロ構造体の上に位置するソース電極２０２およびドレイン電極２０４と共に図示されている。
【００５１】
図７および８中に示すトレンチの数（即ち、９個のトレンチ）は、図４に示すトレンチの数（即ち、１５個のトレンチ）よりも少ないことに気づくが、これは図７および８を簡略化したためである。しかし、図７および８は、その全体を図示しなくても、図４に示すトレンチと同数を有するものとして解釈すべきである。そのため、図７〜８に示すトレンチ２０６−１およびトレンチ２０６−ｎは、図４に示す最も左側のトレンチおよび最も右側のトレンチにそれぞれ対応する。
【００５２】
前記好適な実施形態において、ビア５０２およびビア５０４は超格子構造体１１０内で、ソース電極２０２およびドレイン電極２０４の下にそれぞれ位置している。ビア５０２およびビア５０４は、すべての２ＤｘＧチャネルとソース電極２０２およびドレイン電極２０４との間にそれぞれ低抵抗のオーミック接触を提供するために含まれていることが好ましい。前記ビアは、トレンチ２０６を形成するために使用される上述の方法のいずれによっても形成することができ、好ましくは、上述のように前記超格子構造体の中にエッチングすることによって形成される。
【００５３】
前記ビアの長さ、幅、および深さは、変更が可能である。ビア５０２およびビア５０４の長さは、好ましくは、前記ソース電極およびドレイン電極の長さよりも短い。ビア５０２およびビア５０４の幅は、好ましくは、それぞれソース電極２０２およびドレイン電極２０４の幅に実質的に等しい。ビア５０２および５０４の深さは、好ましくは、最下層の２ＤＥＧチャネルよりも下に達している。
【００５４】
ビア５０２および５０４は、Ｘ＋再成長材料で充填されており、その組成は、前記超格子構造体を構成する前記ヘテロ材料の関数である。２ＤＥＧチャネルを有する超格子構造体について、前記ビアは、その内部がＮ＋再成長材料で、好ましくはその中にシリコンを高濃度にドープしたＧａＮで、充填されている。同様に、２ＤＨＧチャネルを有する超格子構造体について、前記ビアは、Ｐ＋再成長材料、好ましくはその中にマグネシウムを高濃度にドープしたＧａＮで、充填されている。いずれの場合も、前記ドーパントの濃度は、好ましくは約１×１０１７ｃｍ−３〜約１×１０２０ｃｍ−３、より好ましくは約５×１０１９ｃｍ−３である。
【００５５】
図６を参照すると、トレンチ２０６−ｘの深さは、前記超格子構造体の最下層の２ＤＥＧチャネルよりも下に位置している。このトレンチ２０６−ｘの好適な深さにより、ゲート電極４０２の底面が超格子構造体１１０の最下層の２ＤＥＧチャネルよりも下に位置することができる。
【００５６】
図７を参照すると、すべてのトレンチ２０６内にゲート電極４０２が位置している一方で、図８は、内部に前記ゲート電極を有しない前記トレンチの側面図を示している。
【００５７】
図５および６に示すように、前記超格子構造体の特定の区画、具体的にはビア５０２と前記素子の最も右側の縁部との間の区画およびビア５０４と前記素子の最も左側の縁部との間の区画は、好ましくは、一切の動作可能な２ＤＥＧチャネルを欠いている。同様の区画、具体的には最も左側のトレンチ２０６−１と前記素子の最も左側の縁部との間の区画および最も右側のトレンチ２０６−ｎと前記素子の最も右側の縁部との間の区画が、図７および８に示されている。本明細書において、「分離領域」という用語は、上記で特定された、前記超格子構造体の動作可能な２ＤＥＧチャネルを欠いた区画として定義される。
【００５８】
前記分離領域内に含まれるそれら２ＤＥＧチャネルを効果的に排除し動作不能とするために、いくつかの方法が利用できる。例えば、ヘリウム原子を前記超格子構造体の中に高速で撃ち込んでその結晶構造を破壊することにより前記標的領域内の２ＤＥＧチャネルを排除することのできる、イオン注入法を使用することができる。あるいは、同様の結果を達成するために、メサエッチングを行うことができる。前記好適な実施形態では、上記に定義した前記分離領域を生成するために、イオン注入法が行われる。
【００５９】
図４、７、および８を参照すると、前記素子の左側および右側の第１および第２の注入による分離領域（即ち、それぞれ最も左側のトレンチ２０６−１と前記素子の最も左側の縁部との間の区画および最も右側のトレンチ２０６−ｎと前記素子の最も右側の縁部との間の区画）を有することにより、一方の前記ソース電極およびドレイン電極の最も左側の部分同士の間および他方の前記ソース電極およびドレイン電極の最も右側の部分同士の間に電流が流れ、前記トレンチ領域を事実上バイパスすることとなるであろう可能性が排除される。
【００６０】
同様に、図４、５、および６を参照すると、それぞれビア５０２と前記素子の最も右側の縁部との間の区画およびビア５０４と前記素子の最も左側の縁部との間の区画内の第３および第４の注入による分離領域を有することにより、複数の素子が同一のベース構造体上で相互に近接して製造されるときに前記素子の周囲に電流が流れる可能性が排除される。これら第３および第４の注入による分離領域は最初の２つの前記注入による分離領域ほどには重要ではないものの、前記好適な実施形態は、４つすべての注入による分離領域を包含してすべてのシナリオを網羅している。
【００６１】
ソース電極と、ドレイン電極と、複数のトレンチと、前記トレンチの各々の中に位置する凹凸状ゲート電極と、各々上述した４つすべての注入による分離領域とを有する超格子構造体を考慮すると、本発明の凹凸状ゲート電極は、従来のゲート電圧の印加によって前記ソース電極と前記ドレイン電極との間を流れる全電流をピンチオフすることができる。  
【実施例２】
【００６２】
実施例１に関して説明したとおりの、かつ各々が０．６ミクロンの長さ、０．０５ミクロンの幅、および６層すべての２ＤＥＧチャネルよりも下まで達する深さを有する約１０００個のトレンチをさらに有し、前記トレンチが互いに０．０８ミクロンの間隔を開けている、ノーマリーオン型電界効果トランジスタを設計した。前記トレンチの側壁の角度（即ち、角度３０２および角度３０４）は、約９６度であった。約０．２５ミクロンの長さおよび約６７ミクロンの幅を有するゲート電極を、前記ゲート電極の底部部分もまた６個すべての２ＤＥＧチャネルよりも下に達するように、前記超格子構造体上で前記トレンチの各々の中に堆積させた。前記素子は、５Ｖｄにおいて２．６８Ａ／ｍｍのドレイン電流、Ｒｏｎが０．４９オーム・ｍｍ、およびＣｏｆｆが０．２ｐＦ／ｍｍという特性を有した。前記素子内のすべての２ＤＥＧチャネルを「オフ」にするために必要な有効なゲート電圧［Ｖｇ］を決定するために、様々なゲート電圧を印加した。時間をかけていくつかの素子を製造し、各々の実験が、約−８Ｖ〜約−１４Ｖのゲート電圧の印加時に、電流漏れが発生せずに６層すべての２ＤＥＧチャネルが「オフ」となる結果を得た。
【００６３】
ここで図９を参照すると、本発明の第２の実施形態の平面図が図示されている。素子９００は、ゲート電極９０２の長さがその下に位置する前記トレンチ（明瞭性のみを目的として図９に破線として図示）の長さよりも長いことを除いて、実質的に素子２００および図２〜８に関して説明したとおりである。図１０は、断面線９−９で切り取った図９の断面図を示している。
【００６４】
当業者であれば理解するであろうとおり、前記トレンチの長さが短いほど前記素子抵抗が小さい。前記素子抵抗が小さいほど前記素子の性能がよい。例えば、より小さな素子抵抗は（ＲＦスイッチ用途に関して）より小さな挿入損失に換算され、（増幅器用途に関して）より大きな電流スループットおよびより大きな電力に換算される。
【００６５】
素子２００（図２）および／または素子９００（図９）の抵抗を最小限に抑える一方法は、トレンチ２０６（図２）の長さを最小限に抑えることである。この長さが短いほど、現状のリソグラフィツールまたはＥビーム技術を使用してトレンチ内に収まる前記ゲート電極を製造することが比較的より高価となる可能性がある。前記トレンチよりも長いゲート電極を製造することにより、比較的より安価な製造技術を使用して前記ゲート電極を製造することができる。
【００６６】
上述のように、素子２００および素子９００のいずれも超格子構造体１１０の上に必要に応じて設けることのできる層１３６（図１）を含んでいない。
【００６７】
本発明の第３の実施形態において、素子２００は、好ましくは超格子構造体１１０の最上位のヘテロ構造体層の上で前記ソース電極と前記ドレイン電極との間に位置する、ＭＩＳＦＥＴ用途のための絶縁層としての層１３６を含んでいる。図１１〜１４は、素子２００上の層１３６の位置を図示しており、図５〜８にそれぞれ対応する。
【００６８】
本発明の第４の実施形態において、素子９００は、好ましくは超格子構造体１１０の最上層のヘテロ構造体層の上で前記ソース電極と前記ドレイン電極との間に位置する、ＭＩＳＦＥＴ用途のための絶縁層としての層１３６を含んでいる。図１５は、素子９００上の層１３６の位置を図示しており、図１０に対応する。
【００６９】
添付の図面を参照して本発明の例示的実施形態を詳細に説明してきたが、本発明はまさにこれらのとおりの実施形態に限定されないことを理解すべきである。当業者によって、本発明の範囲および趣旨から逸脱せずに、これらに様々な変更または修正を施すことができる。  
【図１】
2016512927.tif 000003
【図２】
2016512927.tif 000004
【図３】
2016512927.tif 000005
【図４】
2016512927.tif 000006
【図５】
2016512927.tif 000007
【図６】
2016512927.tif 000008
【図７】
2016512927.tif 000009
【図８】
2016512927.tif 000010
【図９】
2016512927.tif 000011
【図１０】
2016512927.tif 000012
【図１１】
2016512927.tif 000013
【図１２】
2016512927.tif 000014
【図１３】
2016512927.tif 000015
【図１４】
2016512927.tif 000016
【図１５】
2016512927.tif 000017
【手続補正書】
【提出日】平成27年12月31日(2015.12.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電界効果トランジスタ素子であって、
ベース構造体と、
前記ベース構造体上に配置された第１の層と、前記第１の層上に配置された第２の層と、前記第１の層と前記第２の層との間の界面付近に位置する第１の２ＤｘＧチャネルとを有する第１のヘテロ構造体と、
前記第２の層の内部における、前記第１の層と前記第２の層との間の界面付近に位置する第１のデルタドーピング材料と、
前記第２の層に直接接触している第３の層と、前記第３の層上に配置された第４の層と、前記第３の層と前記第４の層との間の界面付近に位置する第２の２ＤｘＧチャネルとを有する第２のヘテロ構造体と、
前記第４の層の内部における、前記第３の層と前記第４の層との間の界面付近に位置する第２のデルタドーピング材料と、
前記第４の層上に配置された第５の層と、前記第５の層上に配置された第６の層と、前記第５の層と前記第６の層との間の界面付近に位置する第３の２ＤｘＧチャネルとを有する第３のヘテロ構造体と、
前記第６の層上に配置され、前記２ＤｘＧチャネルの各々にオーミック接続されたソース電極と、
前記第６の層上に配置され、前記２ＤｘＧチャネルの各々にオーミック接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間に配置された複数のトレンチであって、前記複数のトレンチの各々は、第１の側壁面と、第２の側壁面と、当該第１および第２の側壁面の間に位置する底面を画定する長さ、幅、および深さとを有し、前記複数のトレンチの各々の前記底面は前記第１の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記複数のトレンチと、
前記第６の層上に配置された凹凸状ゲート電極であって、前記ゲート電極は前記トレンチの各々の中に配置され、前記ゲート電極は上面と底面とを有し、前記ゲート電極の前記底面は前記複数のトレンチの各々の前記第１の側壁面、前記底面、および前記第２の側壁面と並置されているものである、前記凹凸状ゲート電極とを有し、
前記２ＤｘＧチャネルの全てが、２ＤＥＧチャネル又は２ＤＨＧチャネルであるものである電界効果トランジスタ素子。
【請求項２】
請求項１記載の電界効果トランジスタ素子において、
前記ソース電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記ドレイン電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記２ＤｘＧチャネルの各々は、前記ソース電極の第１の長さ方向の縁部、前記ドレイン電極の第１の長さ方向の縁部、前記ドレイン電極の幅方向の後縁部、前記ドレイン電極の第２の長さ方向の縁部、前記ソース電極の第２の長さ方向の縁部、および前記ソース電極の幅方向の後縁部によって画定される四辺形内に境界づけられるものである電界効果トランジスタ素子。
【請求項３】
請求項１記載の電界効果トランジスタ素子において、前記ソース電極は幅と長さとを有し、前記素子は、さらに、
前記ソース電極の下方に位置し、幅と深さとを有するビアであって、前記ビアの幅は前記ソース電極の幅よりも小さいかまたはこれと実質的に等しく、前記ビアの深さは前記第１の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記ビアと、
前記ビア内に配置され、前記ソース電極と前記２ＤｘＧチャネルの各々との間の低抵抗のオーミック接触を可能とするドーパントを有する材料と
を有するものである電界効果トランジスタ素子。
【請求項４】
請求項１記載の電界効果トランジスタ素子において、前記ドレイン電極は幅と長さとを有し、前記素子は、さらに、
前記ドレイン電極の下方に位置し、幅と深さとを有するビアであって、前記ビアの幅は前記ドレイン電極の幅より小さいかまたはこれと実質的に等しく、前記ビアの深さは前記第１の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記ビアと、
前記ビア内に配置され、前記ドレイン電極と前記２ＤｘＧチャネルの各々との間の低抵抗のオーミック接触を可能とするドーパントを有する材料と
を有するものである電界効果トランジスタ素子。
【請求項５】
請求項１記載の電界効果トランジスタ素子において、各前記トレンチ内の前記底面と前記第１の側壁面との間の角度は、約１１０度未満である電界効果トランジスタ素子。
【請求項６】
請求項１記載の電界効果トランジスタ素子において、
前記ソース電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記ドレイン電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記トレンチの各々の長さは、前記ソース電極の前縁部と前記ドレイン電極の前縁部との間の距離より短いかまたはこれと実質的に等しいものである電界効果トランジスタ素子。
【請求項７】
請求項１記載の電界効果トランジスタ素子において、前記凹凸状ゲート電極は幅と長さとを有し、前記凹凸状ゲート電極の長さは、各前記トレンチの長さよりも短いかまたはこれと実質的に等しいものである電界効果トランジスタ素子。
【請求項８】
請求項１記載の電界効果トランジスタ素子において、前記凹凸状ゲート電極は幅と長さとを有し、前記凹凸状ゲート電極の長さは、各前記トレンチの長さよりも長いものである電界効果トランジスタ素子。
【請求項９】
請求項１記載の電界効果トランジスタ素子において、前記素子は、さらに、
絶縁材料を有する第７の層を有し、この第７の層は前記第６の層の少なくとも一部の上に配置されるものである電界効果トランジスタ素子。
【請求項１０】
素子であって、
最上層の２ＤｘＧチャネルと、第１のデルタドーピング層の存在により誘発された最下層の２ＤｘＧチャネルと、前記最上層の２ＤｘＧチャネルと前記最下層の２ＤｘＧチャネルとの間に配置され、第２のデルタドーピング層の存在により誘発された少なくとも１つの中間層の２ＤｘＧチャネルとを有する超格子構造体を有するエピタキシャル構造体と、
前記最上層の２ＤｘＧチャネル上に配置され、前記２ＤｘＧチャネルの各々にオーミック接続されたソース電極と、
前記最上層の２ＤｘＧチャネル上に配置され、前記２ＤｘＧチャネルの各々にオーミック接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間に配置された複数のトレンチであって、前記複数のトレンチの各々は、第１の側壁面と、第２の側壁面と、当該第１および第２の側壁面の間に位置する底面を画定する長さ、幅、および深さとを有し、前記複数のトレンチの各々の前記底面は最下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記複数のトレンチと、
前記最上層の２ＤｘＧチャネル上に配置された凹凸状ゲート電極であって、前記ゲート電極は前記トレンチの各々の中に配置され、前記ゲート電極は上面と底面とを有し、前記ゲート電極の前記底面は前記複数のトレンチの各々の前記第１の側壁面、前記底面、および前記第２の側壁面に並置されているものである、前記凹凸状ゲート電極とを有し、
前記２ＤｘＧチャネルの全てが、２ＤＥＧチャネル又は２ＤＨＧチャネルであるものである素子。
【請求項１１】
請求項１０記載の素子において、前記超格子構造体は、複数のヘテロ構造体を有し、前記ヘテロ構造体の各々は、第１の層と、前記第１の層上に配置された第２の層とを有し、前記２ＤｘＧチャネルのうちの１つは前記第１の層と前記第２の層との間の界面付近に位置しているものである素子。
【請求項１２】
請求項１０記載の素子において、
前記ソース電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記ドレイン電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記２ＤｘＧチャネルの各々は、前記ソース電極の第１の長さ方向の縁部、前記ドレイン電極の第１の長さ方向の縁部、前記ドレイン電極の幅方向の後縁部、前記ドレイン電極の第２の長さ方向の縁部、前記ソース電極の第２の長さ方向の縁部、および前記ソース電極の幅方向の後縁部によって画定される四辺形内に境界づけられるものである素子。
【請求項１３】
請求項１０記載の素子において、前記ソース電極は幅と長さとを有し、前記素子は、さらに、
前記ソース電極の下方に位置し、幅と深さとを有するビアであって、前記ビアの幅は前記ソース電極の幅より小さいかまたはこれと実質的に等しく、前記ビアの深さは前記最下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記ビアと、
前記ビア内に配置され、前記ソース電極と前記２ＤｘＧチャネルの各々との間の低抵抗のオーミック接触を可能とするドーパントを有する材料と
を有するものである素子。
【請求項１４】
請求項１０記載の素子において、前記ドレイン電極は幅と長さとを有し、前記素子は、さらに、
前記ドレイン電極の下方に位置し、幅と深さとを有するビアであって、前記ビアの幅は前記ドレイン電極の幅より小さいかまたはこれと実質的に等しく、前記ビアの深さは前記最下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記ビアと、
前記ビア内に配置され、前記ドレイン電極と前記２ＤｘＧチャネルの各々との間の低抵抗のオーミック接触を可能とするドーパントを有する材料と
を有するものである素子。
【請求項１５】
請求項１０記載の素子において、各前記トレンチの内前記底面と前記第１の側壁面との間の角度は、約１１０度未満である素子。
【請求項１６】
請求項１０記載の素子において、
前記ソース電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記ドレイン電極は、第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有し、
前記トレンチの各々の長さは、前記ソース電極の前縁部と前記ドレイン電極の前縁部との間の距離よりも短いかまたはこれと実質的に等しいものである素子。
【請求項１７】
請求項１０記載の素子において、前記凹凸状ゲート電極は幅と長さとを有し、前記凹凸状ゲート電極の長さは、各前記トレンチの長さよりも短いかまたはこれと実質的に等しいものである素子。
【請求項１８】
請求項１０記載の素子において、前記凹凸状ゲート電極は幅と長さとを有し、前記凹凸状ゲート電極の長さは、各前記トレンチの長さよりも長いものである素子。
【請求項１９】
請求項１０記載の素子において、前記素子は、さらに、
絶縁材料を有する層を有し、この層は前記超格子構造体の少なくとも一部の上に配置されるものである素子。
【請求項２０】
素子であって、
上層の２ＤｘＧチャネルと、デルタドーピング層の存在により誘発された下層の２ＤｘＧチャネルとを有する超格子構造体を有するエピタキシャル構造体と、
第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有するソース電極であって、前記上層の２ＤｘＧチャネル上に配置され、前記２ＤｘＧチャネルの各々にオーミック接続されている、前記ソース電極と、
第１の長さ方向の縁部と、第２の長さ方向の縁部と、幅方向の前縁部と、幅方向の後縁部とを有するドレイン電極であって、前記上層の２ＤｘＧチャネル上に配置され、前記２ＤｘＧチャネルの各々にオーミック接続されている、前記ドレイン電極と、
前記ソース電極の前記第１の長さ方向の縁部と前記ドレイン電極の前記第１の長さ方向の縁部との間に位置する第１の電流の流れの境界と、
前記ソース電極の前記第２の長さ方向の縁部と前記ドレイン電極の前記第２の長さ方向の縁部との間に位置する第２の電流の流れの境界であって、前記第１の電流の流れの境界および前記第２の電流の流れの境界は、前記第１の電流の流れの境界と前記第２の電流の流れの境界によって画定される領域の外側で前記ソース電極と前記ドレイン電極との間の電流の流れを実質的に排除するものである、前記第２の電流の流れの境界と、
前記ソース電極と前記ドレイン電極との間に位置する少なくとも１つのトレンチであって、前記トレンチは、第１の側壁面と、第２の側壁面と、当該第１および第２の側壁面の間に位置する底面を画定する長さ、幅、および深さとを有し、前記トレンチの前記底面は下層の２ＤｘＧチャネルの位置または当該チャネルよりも下方の位置にある、前記少なくとも１つのトレンチと、
前記上層の２ＤｘＧチャネル上に配置されたゲート電極であって、前記ゲート電極は前記トレンチの中に配置され、前記ゲート電極は上面と底面とを有し、前記ゲート電極の前記底面は前記トレンチの前記第１の側壁面、前記底面、および前記第２の側壁面と並置されているものである、前記ゲート電極と
を有し、
前記２ＤｘＧチャネルの全てが、２ＤＥＧチャネル又は２ＤＨＧチャネルであるものである素子。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
前記従来の技術が研究室環境下で積層へテロ構造ＦＥＴを製造することができたものの、前記従来技術の素子は過剰に大きな漏れ電流を呈し、比較的高いゲート電圧を印加してさえ完全にオフにすることができず、このような素子の有用性を限定的なものにしている。例えば、この参照によりすべてが本明細書内に組み込まれる、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ第５３巻第３号（２００６年３月刊）の５６２〜５６５ページに記載のＴ．Ｐａｌａｃｉｏｓ他による「Ｕｓｅ  ｏｆ  Ｄｏｕｂｌｅ−Ｃｈａｎｎｅｌ  Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ  ｔｏ  Ｉｍｐｒｏｖｅ  ｔｈｅ  Ａｃｃｅｓｓ  Ｒｅｓｉｓｔａｎｃｅ  ａｎｄ  Ｌｉｎｅａｒｉｔｙ  ｉｎ  ＧａＮ−Ｂａｓｅｄ  ＨＥＭＴｓ」［参考文献１］、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ第５２巻第４号（２００５年４月刊）の４３８〜４４６ページに記載のＲ．Ｃｈｕによる「ＡｌＧａＮ−ＧａＮ  Ｄｏｕｂｌｅ−Ｃｈａｎｎｅｌ  ＨＥＭＴｓ」［参考文献２］、Ｊ．ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ第９４巻第８号（２００３年１０月１５日刊）の５３２１〜５３２５ページに記載のＳ．Ｈｅｉｋｍａｎ他による「Ｈｉｇｈ  ｃｏｎｄｕｃｔｉｖｉｔｙ  ｍｏｄｕｌａｔｉｏｎ  ｄｏｐｅｄ  ＡｌＧａＮ／ＧａＮ  ｍｕｌｔｉｐｌｅ  ｃｈａｎｎｅｌ  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ」［参考文献３］、およびＪＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ第ＥＤＬ−６巻第６号（１９８５年６月刊）の３０７〜３１０ページに記載のＮ．Ｈ．Ｓｈｅｎｇ他による「Ｍｕｌｔｉｐｌｅ−Ｃｈａｎｎｅｌ  ＧａＡｓ／ＡｌＧａＡｓ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒｓ」［参考文献４］を参照されたい。
この出願の発明に関連する先行技術文献情報としては、以下のものがある（国際出願日以降国際段階で引用された文献及び他国に国内移行した際に引用された文献を含む）。
（先行技術文献）
（特許文献）
（特許文献１）  韓国公開特許第１０−２０１２−００１０５１２号公報
（特許文献２）  米国特許出願公開第２０１２／０２１７５０６号明細書
（特許文献３）  米国特許出願公開第２００７／０１１４５６７号明細書
（特許文献４）  米国特許出願公開第２００９／００４５４３８号明細書
（特許文献５）  米国特許出願公開第２００５／０１８９５８４号明細書
（特許文献６）  米国特許第８，０７６，６９９号明細書
（特許文献７）  米国特許出願公開第２００８／０３１５２５６号明細書
（特許文献８）  米国特許第８，１５９，００２号明細書
（特許文献９）  米国特許第８，１４８，７１２号明細書
（特許文献１０）  米国特許第８，１２５，００４号明細書
（特許文献１１）  米国特許第８，１２４，９５７号明細書
（特許文献１２）  米国特許第８，１２４，５０５号明細書
（特許文献１３）  米国特許第８，０４４，４０９号明細書
（特許文献１４）  米国特許第８，０３９，３２９号明細書
（特許文献１５）  米国特許第８，０３５，１２８号明細書
（特許文献１６）  米国特許第６，４８６，５１１号明細書
（特許文献１７）  米国特許第４，５８３，１０７号明細書
（特許文献１８）  米国特許出願公開第２０１２／００５８６１３号明細書
（特許文献１９）  米国特許出願公開第２０１２／００７４５０４号明細書
（特許文献２０）  米国特許出願公開第２０１２／０１０８０２４号明細書
（特許文献２１）  米国特許出願公開第２０１１／０２９７９６１号明細書
（特許文献２２）  米国特許出願公開第２０１１／０２５４０５５号明細書
（特許文献２３）  米国特許出願公開第２０１１／０２３３６１３号明細書
（特許文献２４）  米国特許出願公開第２０１１／０２２７０９０号明細書
（特許文献２５）  米国特許出願公開第２０１１／０２０４３８０号明細書
（特許文献２６）  米国特許出願公開第２０１１／０１９８６６９号明細書
（特許文献２７）  米国特許出願公開第２０１１／０１８９８２６号明細書
（特許文献２８）  米国特許出願公開第２０１１／０１８６８５９号明細書
（特許文献２９）  米国特許出願公開第２０１１／０１８０８０６号明細書
（特許文献３０）  米国特許出願公開第２０１１／０１５６０５０号明細書
（特許文献３１）  米国特許出願公開第２０１１／０１４０１２１号明細書
（特許文献３２）  米国特許出願公開第２０１１／０１０８８５０号明細書
（特許文献３３）  米国特許出願公開第２０１１／００９７８３７号明細書
（特許文献３４）  米国特許出願公開第２０１１／００７９７７１号明細書
（特許文献３５）  米国特許出願公開第２０１２／０１０４４９０号明細書
（特許文献３６）  米国特許出願公開第２０１２／００９７９５０号明細書
（特許文献３７）  米国特許出願公開第２０１２／００９１５１３号明細書
（特許文献３８）  米国特許出願公開第２０１２／００８８３６０号明細書
（特許文献３９）  米国特許出願公開第２０１２／００８６４９７号明細書
（特許文献４０）  米国特許出願公開第２０１２／００８６０７７号明細書
（特許文献４１）  米国特許出願公開第２０１１／０３１８９１３号明細書
（特許文献４２）  米国特許出願公開第２０１１／０３１６０４８号明細書
（非特許文献）
（非特許文献１）  Ｓ．Ｍ．ＳＺＥ，Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ，Ｐｈｙｓｉｃｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ，ｔｅｘｔ  ｂｏｏｋ，１９９５，ｐｇｓ．ｌ０８−０９，１５８−５９，Ｊｏｈｎ  Ｗｉｌｅｙ  &  Ｓｏｎｓ，ＵＳＡ．
（非特許文献２）  ｂａｂｙｌｏｎ，  ａｎ  ｏｎｌｉｎｅ  ｔｅｃｈｎｉｃａｌ  ｄｉｃｔｉｏｎａｒｙ，ｗｗｗ．ｂａｂｙｌｏｎ．ｃｏｍ／ｄｅｆｉｎｅ／３９／ｅｎｇｉｎｅｅｒｉｎｇ−ｄｉｃｔｉｏｎａｒｙ．ｈｔｍｌ，ｄｅｆｉｎｉｎｇ  ｔｈｅ  ｔｅｒｍ"ｕｎｉｐｏｌａｒ"
（非特許文献３）  ｗｗｗ．ｏｘｆｏｒｄｄｉｃｔｉｏｎａｒｉｅｓ．ｃｏｍ／ｕｓ／ｄｅｆｉｎｅ／ａｍｅｒｉｃａｎ＿ｅｎｇｌｉｓｈ／ｕｎｉｐｏｌａｒ，  ｄｅｆｉｎｉｎｇ  ｔｈｅ  ｔｅｒｍ"ｕｎｉｐｏｌａｒ"
（非特許文献４）  Ｔ．Ｐａｌａｃｉｏｓ，ｅｔ  ａｌ．，"Ｕｓｅ  ｏｆ  Ｄｏｕｂｌｅ−Ｃｈａｎｎｅｌ  Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ  ｔｏ  Ｉｍｐｒｏｖｅ  ｔｈｅ  Ａｃｃｅｓｓ  Ｒｅｓｉｓｔａｎｃｅ  ａｎｄ  Ｌｉｎｅａｒｉｔｙ  ｉｎ  ＧａＮ−  Ｂａｓｅｄ  ＨＥＭＴｓ"，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．５３，Ｎｏ．３，ｐｇｓ．５６２−６５（Ｍａｒ．２００６）
（非特許文献５）  Ｒ．Ｃｈｕ，"ＡｌＧａＮ−ＧａＮ  Ｄｏｕｂｌｅ−Ｃｈａｎｎｅｌ  ＨＥＭＴｓ"，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．５２，Ｎｏ．４，ｐｇｓ．４３８−４６（Ａｐｒ．２００５）
（非特許文献６）  Ｓ．Ｈｅｉｋｍａｎ，ｅｔ  ａｌ．，"Ｈｉｇｈ  ｃｏｎｄｕｃｔｉｖｉｔｙ  ｍｏｄｕｌａｔｉｏｎ  ｄｏｐｅｄ  ＡｌＧａＮ／ＧａＮ  ｍｕｌｔｉｐｌｅ  ｃｈａｎｎｅｌ  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ"，Ｊ．ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．９４，Ｎｏ．８，ｐｇｓ．５３２１−２５（Ｏｃｔ．１５，２００３）
（非特許文献７）  Ｎ．Ｈ．Ｓｈｅｎｇ，ｅｔ  ａｌ．，"Ｍｕｌｔｉｐｌｅ−Ｃｈａｎｎｅｌ  ＧａＡｓ／ＡｌＧａＡｓ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒｓ"，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．ＥＤＬ−６，Ｎｏ．６，ｐｇｓ．３０７−１０（Ｊｕｎ．  １９８５）
（非特許文献８）  Ｍ．Ｍｙｒｏｎｏｖ，ｅｔ  ａｌ．，"Ｏｂｓｅｒｖａｔｉｏｎ  ｏｆ  ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｈｏｌｅ  ｇａｓ  ｗｉｔｈ  ｍｏｂｉｌｉｔｙ  ａｎｄ  ｃａｒｒｉｅｒ  ｄｅｎｓｉｔｙ  ｅｘｃｅｅｄｉｎｇ  ｔｈｏｓｅ  ｏｆ  ｔｗｏ−  ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ  ａｔ  ｒｏｏｍ  ｔｅｍｐｅｒａｔｕｒｅ  ｉｎ  ｔｈｅ  ＳｉＧｅ  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９１，０８２１０８（２００７）
（非特許文献９）  Ｐ．Ｓｈｉｖ  Ｈａｌａｓｙａｍａｔｉ，ｅｔ  ａｌ．，"Ｎｏｎｃｅｎｔｒｏｓｙｍｍｅｔｒｉｃ  Ｏｘｉｄｅｓ"，Ｃｈｅｍ．Ｍａｔｅｒ．１９９８，１０，２７５３−２７６９
（非特許文献１０）  Ｄ．Ｐａｒａｍａｎｉｋ．ｅｔ  ａｌ．．"Ｆｏｒｍａｔｉｏｎ  ｏｆ  ｌａｒｇｅ−ａｒｅａ  ＧａＮ  ｎａｎｏｓｔｒｕｃｔｕｒｅｓ  ｗｉｔｈ  ｃｏｎｔｒｏｌｌｅｄ  ｇｅｏｍｅｔｒｙ  ａｎｄ  ｍｏｒｐｈｏｌｏｇｙ  ｕｓｉｎｇ  ｔｏｐ  ｄｏｗｎ  ｆａｂｒｉｃａｔｉｏｎ  ｓｃｈｅｍｅ"，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ  ３０，０５２２０２（２０１２）
（非特許文献１１）  Ｔ．Ｔａｍｕｒａ，ｅｔ  ａｌ．，"Ｎｅａｒｌｙ  Ｔｅｍｐｅｒａｔｕｒｅ−Ｉｎｄｅｐｅｎｄｅｎｔ  Ｓａｔｕｒａｔｉｏｎ  Ｄｒａｉｎ  Ｃｕｒｒｅｎｔ  ｉｎ  ａ  Ｍｉｌｔｉ−Ｍｅｓａ−Ｃｈａｎｎｅｌ  ＡｌＧａＮ／ＧａＮ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ"，Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ  １（２００８）０２３００１
（非特許文献１２）  Ｊ．Ｇｕｏ，ｅｔ  ａｌ．，"Ｕｌｔｒａ−ｓｃａｌｅｄ  ＡｌＮ／ＧａＮ  Ｅｎｈａｎｃｅｍｅｎｔ−  &  Ｄｅｐｌｅｔｉｏｎ−ｍｏｄｅ  Ｎａｎｏｒｉｂｂｏｎ  ＨＥＭＴｓ"，ＩＳＤＲＳ  ２００９，Ｄｅｃ．９−１１，２００９，Ｃｏｌｌｅｇｅ  Ｐａｒｋ，ＭＤ，９７８−１−４２４４−６０３１−１／０９
（非特許文献１３）  Ｂｅｒｇｅｒ，ｅｔ  ａｌ，"Ｕｌｔｒａｔｈｉｎ  Ｅｐｉｔａｘｉａｌ  Ｇｒａｐｈｉｔｅ：  ２Ｄ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ  Ｐｒｏｐｅｒｔｉｅｓ  ａｎｄ  ａ  Ｒｏｕｔｅ  ｔｏｗａｒｄ  Ｇｒａｐｈｅｎｅ−ｂａｓｅｄ  Ｎａｎｏｅｌｅｃｔｒｏｎｉｃｓ"，Ｊ．Ｐｈｙｓ．ＣｈｅＭ．Ｂ  ２００４，１０８，１９９１２−１９９１６
【国際調査報告】
2016512927.tif 000018
2016512927.tif 000019