(57)【要約】  幾つかのセルにおける「ミュート」チャンネル導通及びチャンネル移動度の負の温度係数を備えて、安全動作領域の拡大のためにセルの温度管理を最適化できるようにする電界効果型（ＭＯＳＦＥＴ、ＩＧＢＴなど）のＳｉＣパワー半導体装置が記載される。ドレイン電流と関連してゼロ温度クロスオーバポイント（ＺＴＣＰ）の位置を制御することは、「活性」及び「不活性」（「ミュート」）チャンネル間の分割によって、且つ関心のある温度範囲用にチャンネルにおけるキャリアの移動度を調整することによって達成される。「熱管理」は、「活性」セル／フィンガを「不活性」セル／フィンガで囲むことによって実現され、ゲートバイアスの局所的な増加によるドレイン／コレクタ電流の「負」帰還は、数ある可能性の中でも、各ソースコンタクト内でｉｎ−ｓｉｔｕ「バラスト」抵抗器を実現することによって達成される。【選択図】図５Ａ
2016519428.tif 000002
【特許請求の範囲】
【請求項１】
シリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造であって、
基板の上側表面から深さ方向に前記基板の中に延びるドリフト領域を画定する第１のドーパント型の上側層を含むＳｉＣ基板と、
前記上側層における、且つ前記基板の前記上側表面に隣接して前記ドリフト領域のまわりで離間された第１及び第２のボディ領域であって、前記第１のドーパント型と反対の第２のドーパント型であり、且つ前記ドリフト領域と第１のＰＮ接合をそれぞれ形成する対向側面を有する前記第１及び第２のボディ領域と、
第１及び第２のソースコンタクト領域を画定するために、前記基板の前記上側表面にわたって前記第１及び第２のボディ領域にそれぞれ配置された第１及び第２のソース領域であって、前記第１のＰＮ接合から横に離間された第２のＰＮ接合を形成するために、且つ前記第１及び第２のＰＮ接合間で前記上側表面に沿って第１及び第２のチャンネル領域を画定するために、前記ボディ領域の前記対向側面を基準にして配置される前記第１及び第２のソース領域と、
前記チャンネル領域のそれぞれの上に延びる前記上側表面上のゲート酸化物層と、
前記ゲート酸化物と接触するゲート導体と、
前記ソース領域及びそれらの間の前記ボディ領域に接触するソース導体と、
前記第１のチャンネル領域のミュート部分が導通する前に前記第２のチャンネル領域が導通するように、前記第２のチャンネル領域を基準にしてミュートされる前記第１のチャンネル領域の部分と、
を含む前記シリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項２】
一部分の最大電流定格によって規定されるドレイン電流範囲に１つ又は複数のクロスオーバポイントを有する様々な温度用のトランスコンダクタンス特性Ｉｄ−Ｖｇｓを有する、請求項１に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項３】
前記チャンネル領域を形成する反転層の移動度は負の温度係数を有する、請求項１に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項４】
前記第１のチャンネル領域の部分が前記第２のチャンネル領域より長いチャンネルを有するように、前記第１のソース領域の部分は、前記第２のボディ領域の側面からの前記第２のソース領域の第２の距離より大きい前記第１のボディ領域の側面からの第１の距離でオフセットされる、請求項１に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項５】
前記第１のチャンネル領域の部分は前記第２のチャンネル領域のドーピング濃度より高いドーピング濃度でインプラントされる、請求項１に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項６】
前記第２のボディ領域はレトログレードドーピングプロファイルでインプラントされる、請求項５に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項７】
前記第１のチャンネル領域の部分が前記第２のチャンネル領域を基準にしてミュートされるように、前記第１のチャンネル領域の前記部分に重なる前記ゲート導体の部分は切欠きされる、請求項１に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項８】
前記第１のソース領域の部分が切欠きされる、請求項７に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項９】
前記第１のソース領域の部分が切欠きされる、請求項１に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項１０】
前記ソースはｉｎ−ｓｉｔｕバラスト抵抗器を含む、請求項１に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項１１】
前記第２のＰＮ接合に隣接する前記ソース領域の部分は前記ソース領域の残部より低いドーピング濃度を有する、請求項１０に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項１２】
前記ソースは抵抗障壁金属層を通してソース導体に結合される、請求項１０に記載のシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造。
【請求項１３】
前記ゲート酸化物層は第１の厚さを有し、前記構造は、前記ドリフト領域の上の前記ゲート酸化物層から横に延びる前記上側表面上の階段状になった誘電体層を更に含み、前記階段状になった誘電体層は前記ゲート酸化物層の前記第１の厚さより厚い第２の厚さを有する、請求項１に記載のＳｉＣパワーＭＯＳＦＥＴ構造。
【請求項１４】
前記上側層の上部に前記第１のドーパント型のＪＦＥＴ領域を含み、前記ボディ領域近くの前記ドリフト領域のドーピング濃度を増加させる、請求項１に記載のＳｉＣパワーＭＯＳＦＥＴ構造。
【請求項１５】
前記上側層の上部に前記第１のドーパント型のＪＦＥＴインプラント領域を含み、負の移動度特性を提供するために乱された格子構造を前記チャンネル領域に形成する、請求項１に記載のＳｉＣパワーＭＯＳＦＥＴ構造。
【請求項１６】
前記ソース領域の下の前記チャンネル領域から内部へ横に離間された、前記上側層における前記第２のドーパント型のＵＩＳ領域を含み、前記ソース領域の下の前記ボディ領域のドーピング濃度を増加させる、請求項１に記載のＳｉＣパワーＭＯＳＦＥＴ構造。
【請求項１７】
前記ボディ領域の前記対向側面に沿って延びる一対のカウンタドープ領域であって、前記チャンネル領域の下で離間され前記ソース領域から離れ、且つ前記上側表面における前記ボディ領域のドーピング濃度より低いドーピング濃度を有する前記カウンタドープ領域を含む、請求項１に記載のＳｉＣパワーＭＯＳＦＥＴ構造。
【請求項１８】
前記第１及び第２のチャンネル領域はそれぞれ閾値電圧を有し、前記第１のチャンネルの前記部分の前記閾値電圧は、前記第２のチャンネル領域の前記閾値電圧より大きい、請求項１に記載のＳｉＣパワーＭＯＳＦＥＴ構造。
【請求項１９】
前記第１のチャンネル領域の前記部分の上の前記ゲート酸化物層は前記第２のチャンネル領域の上の前記ゲート酸化物層より厚い、請求項１に記載のＳｉＣパワーＭＯＳＦＥＴ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置がオン状態である場合に、最大許容電流及び最大阻止電圧によって画定された安全動作領域（以下では「ＳＯＡ」）全体が利用可能でなければならないような電気条件下で用いられるパワーＭＯＳＦＥＴ半導体装置に関し、特に、シリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ装置のＳＯＡ特性を改善することに関する。
【背景技術】
【０００２】
この参照によって本明細書に援用される、Ｋｌｏｄｚｉｎｓｋｉに付与された共有米国特許第６，５０３，７８６号明細書及び同６，６６４，５９４号明細書は、ＳＯＡの拡大を達成するために、且つシリコン縦型パワーＭＯＳＦＥＴ装置の線形動作を向上させるために、シリコン縦型パワーＭＯＳＦＥＴ装置の製造及び構造における改善を説明する。これらの能力をＳｉＣ縦型パワーＭＯＳＦＥＴ装置に拡張することが望ましい。しかしながら、シリコンパワーＭＯＳＦＥＴ技術において用いられる方法及び構造は、ＳｉＣパワーＭＯＳＦＥＴ装置の製造には容易に拡張されない。
【０００３】
図１（パワーＭＯＳＦＥＴの理想的なＳＯＡ）に示されているように、パワーＭＯＳＦＥＴの安全動作領域は、右側における阻止電圧によって、左側におけるＲｄｓｏｎによって、最大電流定格によって、且つ装置の最大電力消散能力（ＳＯＡグラフの上部右側の斜線）によって制限される。
【０００４】
図２を参照すると、最近、Ｓｐｉｒｉｔｏら（Ｓｐｉｒｉｔｏ，“Ａｎａｌｙｔｉｃａｌ  ｍｏｄｅｌ  ｆｏｒ  ｔｈｅｒｍａｌ  ｉｎｓｔａｂｉｌｉｔｙ  ｏｆ  ｌｏｗ  ｖｏｌｔａｇｅ  ｐｏｗｅｒ  ＭＯＳ  ａｎｄ  Ｓ．Ｏ．Ａ．  ｉｎ  ｐｕｌｓｅ  ｏｐｅｒａｔｉｏｎ，”Ｐｒｏｃｅｅｄｉｎｇｓ  ＩＳＰＳＤ  ２００２，ｐｐ．２６９−２７２の図６）は、装置がゼロ温度係数点より低いドレイン電流レベルで動作される場合に、熱的不安定性がＶｔｈの負の温度係数によって引き起こされる状態で、シリコンパワーＭＯＳＦＥＴのＳＯＡが、装置の熱的不安定性によって高電圧高電流側で実際に制限されることを示した。
【０００５】
実際のＳＯＡグラフが、図３（スイッチングパワーＭＯＳＦＥＴの実際のＳＯＡ曲線）に示されており、そこでは、バイアス条件及びダイ温度の両方が、装置の熱的不安定において役割を果たすことが分かる。
当業者には周知のように、パワーＭＯＳＦＥＴのオン抵抗は、「セル」（ソース、ゲート及びソースコンタクトからなる構造）の密度がより高い場合には、より低い。
各セルがオンにされると、セルからセルへのターンオン電圧のごくわずかな不均一性が、全てのドレイン電流ではないとしても、１つ又は幾つかのセルにほとんどを「盗ませる」。この不均一性は、たとえ最先端の製造処理においても普通である。閾値電圧の負の温度係数ゆえに、電流を増加したセルは、更に低いＶｔｈを有し、且つ更に多い電流を導通し始める。かかる局所的な自己発熱現象の最終結果は、それらのセルの短絡である。この結果は、どのＭＯＳＦＥＴ装置にも固有であるが、エミッタベースダイオードの負の温度係数ゆえにパワーＢＪＴのベース−エミッタ接合の短絡に非常に似ている。
【０００６】
シリコンより良い熱伝導率が、この問題（熱の問題）の一側面を緩和すると思われるＳｉＣ  ＭＯＳＦＥＴの場合、ダイサイズ及びセル設計の高パッキング密度が、高バイアス条件下で熱的不安定を引き起こすであろう条件を悪化させる。
【０００７】
更に、１７００Ｖ以下の電圧定格を備えたＳｉＣパワーＭＯＳＦＥＴに関し、チャンネル抵抗は、オン抵抗全体の主要な成分である。従って、飽和領域にある間、ＳｉＣ  ＭＯＳＦＥＴのチャンネル抵抗の温度依存性は、最重要である。
【０００８】
パワーＭｏｓｆｅｔが、出力特性の「飽和領域」において「動作する」用途に関し、装置のＳＯＡの拡大は、そのオン抵抗より著しく重要であり、従って、より高いＲｄｓｏｎを犠牲にしてＳＯＡを改善するトレードオフは、完全に許容できる。
【０００９】
パワーＳｉＣトランジスタは、通常、高電圧及び高ドレイン電流で動作され、かなりの自己発熱につながり、かくして動作温度は、著しく高くなり得る。
【００１０】
パワーＭｏｓｆｅｔの「線形」動作が必要とされる用途例は、次のとおりである。
−  バッテリ充電器（携帯電話、携帯機器、電気自動車）
−  ファンコントローラ（自動車）
−  パワーオーバイーサネット（ＴＣＰ／ＩＰルータ、ネットワークスイッチ）
−  線形電力増幅器（オーディオ）
−  負荷スイッチ、及び装置がオン−オフで切り替えられ、且つ「負荷」線が、動作の高電圧高電流領域を通過する事実上全ての用途。
加えて、高い動作頻度は、ＳＯＡを更に劣化させ、従って、米国特許出願第１３／１９５，６３２号明細書からの全ての規定は、本特許に適用可能である。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、ＳＯＡを拡大したＳｉＣパワーＭＯＳＦＥＴに適している方法及び装置構造を開示することである。
【課題を解決するための手段】
【００１２】
本発明の前述及び他の目的、特徴並びに利点は、添付の図面に関連して進む本発明の好ましい実施形態の以下の詳細な説明からより容易に明らかになろう。
【図面の簡単な説明】
【００１３】
【図１】シリコンパワーＭＯＳＦＥＴの典型的な（理想化された）データシートＳＯＡのドレイン電流対ドレイン−ソース電圧グラフである。
【図２】Ｓｐｉｒｉｔｏらによって公開されたような「実際の」シリコンパワーＭＯＳＦＥＴのＳＯＡを示す図１と同様のグラフである。
【図３】シリコンパワーＭＯＳＦＥＴの実際のＳＯＡ曲線のグラフである。
【図４】交差しない異なる温度用の２つのトレースを示す、１２００Ｖ  ＣＭＦ２０１２０Ｄ  Ｃｒｅｅデータシート、８ページ、図３（著作権）２０１０−２０１１からの最新ＳｉＣパワーＭＯＳＦＥＴの典型的な伝達特性である。
【図５Ａ】本発明の一実施形態による、階段状になった酸化物及び「切欠きされた」ポリゲートを備えた縦型（ＶＤＭＯＳ）ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図５Ｂ】本発明の別の実施形態による、階段状になった酸化物及び特定の位置でソースインプラントをオフセットすることによる「ミュート」チャンネルを備えた縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図６】本発明の別の実施形態による、所定の位置でチャンネルをミュートすることを目標にしたポリシリコン（「ポリ」）切欠きの概念を示す縦型ＳｉＣパワーＭＯＳＦＥＴの上面図である。
【図６Ａ】本発明の別の実施形態による、所定の位置でチャンネルをミュートすることを目標にしたポリシリコン（「ポリ」）切欠きの概念を示す縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図６Ｂ】本発明の別の実施形態による、所定の位置でチャンネルをミュートすることを目標にしたポリシリコン（「ポリ」）切欠きの概念を示す縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図６Ｃ】本発明の別の実施形態による、所定の位置でチャンネルをミュートすることを目標にしたポリシリコン（「ポリ」）切欠きの概念を示す縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図７】本発明の別の実施形態による縦型ＳｉＣパワーＭＯＳＦＥＴの上面図であり、レイアウト上の所定の位置でチャンネルを「ミュートする」ことを目標とした「切欠きされた」ポリ及び「切欠きされた」ソースインプラントの組み合わせを示す。
【図７Ａ】本発明の別の実施形態による縦型ＳｉＣパワーＭＯＳＦＥＴの断面図であり、レイアウト上の所定の位置でチャンネルを「ミュートする」ことを目標とした「切欠きされた」ポリ及び「切欠きされた」ソースインプラントの組み合わせを示す。
【図７Ｂ】本発明の別の実施形態による縦型ＳｉＣパワーＭＯＳＦＥＴの断面図であり、レイアウト上の所定の位置でチャンネルを「ミュートする」ことを目標とした「切欠きされた」ポリ及び「切欠きされた」ソースインプラントの組み合わせを示す。
【図８】ダイの両端にわたる均一な温度分布のために、本明細書で提案されるミュート方法のいずれか１つを用いる本発明の別の実施形態による、活性及び不活性セルのセルラ設計及び対称配置を備えた縦型ＳｉＣパワーＭＯＳＦＥＴの上面図である。
【図９】本明細書で説明される方法の１つを用いる本発明の別の実施形態による、櫛状又はストライプ設計並びに交互の活性及び不活性チャンネル（「ミュート」セル）を備えた縦型ＳｉＣパワーＭＯＳＦＥＴの上面図である。
【図１０】本発明の別の実施形態による、階段状になった酸化物及びチャンネルに向かってより軽いＮ型ドーピングを用いて形成された「バラスト」ソース抵抗器を備えた縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図１１】本発明の別の実施形態による、階段状になった酸化物及び各セルにおいて「抵抗性」障壁金属を用いて形成されたｉｎ−ｓｉｔｕ「バラスト」ソース抵抗器を備えた縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図１２Ａ】３つのケルビン温度（３００Ｋ  −  実線、２４５Ｋ  −  破線、４２５Ｋ  −  切れ線）で動作される２つの縦型ＳｉＣパワーＭＯＳＦＥＴＳを比較し、且つ異なるクロスオーバ（ＺＴＣＰ）ポイントを有する２つのＩｄ−Ｖｇｓプロットである。
【図１２Ｂ】３つのケルビン温度（３００Ｋ  −  実線、２４５Ｋ  −  破線、４２５Ｋ  −  切れ線）で動作される２つの縦型ＳｉＣパワーＭＯＳＦＥＴＳを比較し、且つ異なるクロスオーバ（ＺＴＣＰ）ポイントを有する２つのＩｄ−Ｖｇｓプロットである。
【図１３】均一なゲート酸化物及びダイ上の特定の領域においてソースインプラントをオフセットすることによる「ミュート」チャンネルを備えた、本発明の別の実施形態による縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図１４】本発明の別の実施形態による、均一なゲート酸化物及び特定の位置における「切欠きされた」ポリゲートを備えた縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図１５】本発明の別の実施形態による、均一なゲート酸化物及びチャンネルにおけるドーピング（Ｐウェルにおけるレトログレードドーピング）を調整することによる「調整された」Ｖｔｈを備えた縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図１６】本発明の別の実施形態による、階段状になったゲート酸化物及びチャンネルにおける増加されたドーピングを用いる不活性セルを備えた縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図１７】本発明の別の実施形態による、階段状になった酸化物及びチャンネルのより低いドーピング（Ｐウェルのレトログレードドーピングプロファイル）を用いる特定の位置におけるより低いＶｔｈを備えた縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図１８】本発明の別の実施形態による、均一なゲート酸化物及びチャンネル（レトログレードドーピングを伴うＰウェル）におけるドーピング（より低い）を調整することによる「調整された」Ｖｔｈを備えた縦型ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図１９】図１０及び１１の実施形態用に各セルにおける分散バラスト抵抗器をモデル化する概略図である。
【図２０Ａ】正の温度係数を備えたＳｉＣ  ＭＯＳＦＥＴ用のチャンネル移動度対温度のプロットである。
【図２０Ｂ】図４における装置と同様の装置用の、図２０Ａに説明されているようなモデル化されたＳｉＣ  ＭＯＳＦＥＴのＩｄ−Ｖｇｓプロットである。
【図２１Ａ】説明されているようなＳｉＣ  ＭＯＳＦＥＴ用のチャンネル移動度対温度のプロットである。
【図２１Ｂ】図２１Ａに説明されているようなモデル化されたＳｉＣ  ＭＯＳＦＥＴ用のＩｄ−Ｖｇｓプロットである。
【図２２】本発明の実施形態による好ましいＰウェル縦型ドーピングプロファイルのグラフである。
【図２３】図２０Ｂ及び２１Ｂのような３つのトレースが重ねられた、本発明者らによってモデル化された２つのＳｉＣ縦型ＭＯＳＦＥＴ装置の伝達特性のグラフであり、第１の装置用にはトレースが交差せず、且つ第２の装置用にはトレースがクロスオーバポイントを有することを示す。（注：２つの装置用に実線で示された室温トレースは一致する。）
【図２４】本発明の別の実施形態による、ゲート酸化物の同じチャンネル長さ及び２つの厚さを有する、階段状になった酸化物を備えたＳｉＣパワーＭＯＳＦＥＴの断面図である。
【発明を実施するための形態】
【００１４】
必ずしも一定の割合で作られていない図面において、ＳｉＣ  ＭＯＳＦＥＴの同様の又は対応する要素は、同じ参照番号によって示されている。
【００１５】
図１は、シリコン又はＳｉＣ上に作製されたパワーＭＯＳＦＥＴの理想的なＳＯＡを表す。実際には、図２及び図３に非常に良く示されているように、装置の電力消散能力は、増加したドレインバイアスで制限される。本発明の目的は、全電圧範囲にわたって、パワーＭＯＳＦＥＴのＳＯＡをその完全な能力へ「回復する」ことである。
【００１６】
以下は、当業者にとって、且つパワーＭＯＳＦＥＴのこのＳＯＡの話題に関する多くの出版物（例えば、“Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ，Ｔｈｅｏｒｙ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ，Ｂｅｎｄａ，Ｇｏｗａｒ，ａｎｄ  Ｇｒａｎｔ，Ｊｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓ  １９９９を参照されたい）で説明されているように明らかであろう。増加した電流及び電圧の状況下でストレスをかけられている間に、装置の破壊の一因となる２つのメカニズム：
−  ゲート−ソースバイアスと関係するドレイン／コレクタ電流の負の温度係数と、
−  ダイ装着プロセスの微細な欠陥による、ダイの両端にわたる不均一な温度分布と、
が存在する。
【００１７】
パワーＭＯＳＦＥＴは、ドレイン電流の全範囲にわたってドレイン電流対ゲートバイアスの正の温度係数だけを有する場合に（異なる温度曲線のクロスオーバ又はＺＴＣＰを超える図１２Ａ及び１２Ｂを参照）、どのような温度上昇に対してもドレイン電流は低下し、わずかなプロセス変動ゆえにより高い温度を瞬間的に有したそれぞれのセルを効果的に「冷却する」。
【００１８】
Ｋｌｏｄｚｉｎｓｋｉは、共有米国特許第６，６６４，５９４Ｂ１号明細書において、ゲートバイアスに対するドレイン電流の依存を支配する要素を非常に明確に定義し、Ｋｌｏｄｚｉｎｓｋｉの特許からの方程式が、ここで提示される。
【数１】
2016519428.tif 000003
式中、μｎ（Ｔ）は、チャンネルにおける移動度であり、Ｃｏｘは、ゲート酸化物のキャパシタンスであり、Ｚは、チャンネル幅であり、Ｌは、チャンネル長さであり、Ｖｇは、ゲート端子への印加電圧であり、Ｖｔｈ（Ｔ）は、温度依存性閾値電圧である。
【００１９】
Ｋｌｏｄｚｉｎｓｋｉはまた、次のことを示した。即ち、Ｖｔｈ（Ｔ）及びμｎ（Ｔ）の負の温度依存性ゆえに、様々な温度用のドレイン電流対ゲートソース電圧のトレースは、所与のＶｇｓに対してドレイン電流が温度に依存しないクロスオーバポイント（ゼロ温度係数点）を有することを示した。装置が、ＺＴＣＰを超えて動作されるとき、温度が上昇する場合に電流は低下し、装置がＺＴＣＰより下で動作される場合には、その逆である。
【００２０】
温度に対するドレイン電流の不安定性のこのメカニズムは、ダイ内の個別「セル」に対して（ここで、「セル」という用語は、ダイの活性領域にわたって繰り返されるダイの任意の要素を指す）、又は並列に接続されたＳｉＣ  Ｍｏｓｆｅｔダイに対して有効である。換言すれば、ＳｉＣパワーＭｏｓｆｅｔチップが、ハイブリッド回路又はパワーモジュールにおいて並列に接続され、且つハイブリッド又はモジュールが、その一部分の合計電流がＺＴＣＰ未満であるように、バイアスをかけられる場合に、より高い温度において最大のＶｔｈ降下を伴うダイは、全ての電流を「むさぼり」、結局は破壊される。
【００２１】
従って、ＺＴＣＰができるだけ低いＳｉＣパワーＭｏｓｆｅｔを作製すること（設計によって、且つプロセスによって）は、たとえそうすることによってオン抵抗がより高くなっても望ましい。
【００２２】
明らかではなく、且つ完全には開示されてこなかったことは、チャンネル移動度が温度に依存しないか、又はそれが正の温度係数を有する場合に、異なる温度用のＩｄ−Ｖｇｓトレースが、たとえＭｏｓｆｅｔの閾値電圧が負の温度係数を有していても、関心のあるドレイン電流範囲において決して交差しないことである。
【００２３】
図４におけるグラフは、２つの異なる温度におけるＩｄ−Ｖｇｓトレースが、明らかに反転層（Ｉｄｅｘ）の移動度のわずかに正の温度係数ゆえに交差しないことをまさに示す。
【００２４】
図４は、最近市場に出されたＳｉＣパワーＭｏｓｆｅｔのデータシートから得られたものであり、２つの温度である２５Ｃ及び１２５Ｃ用のトランスコンダクタンスグラフを示す。容易に気付くことができるように、ドレイン電流範囲全体にわたって、ドレイン電流は、温度上昇がある場合に、（同じゲートソース電圧に対して）増加する。このＳｉＣ  Ｍｏｓｆｅｔは、特に消散電力の増加で熱的に不安定になり、そのＳＯＡは、特にドレインソース電圧の増加で大幅に縮小される。まして、このＳｉＣパワーＭｏｓｆｅｔは、並列化には適していない。何故なら、ダイ装着プロセスのどのような不均一性も、より高い熱抵抗を備えたダイの熱暴走を引き起こすからである。
【００２５】
図２３は、本発明者らによりモデル化された２つのＳｉＣ縦型ＭＯＳＦＥＴ装置用の、それぞれ３つのトレースの重ね合わされた伝達特性を示す。わずかに正の温度係数を備え、従ってクロスオーバポイントのない装置と、反転層移動度対温度の「正常な」変動を備え、クロスオーバポイントを有するもう一方の装置である。
【００２６】
図２３において明確に分かるように、Ｉｄ−Ｖｇｓトレースは、ＺＴＣＰを有し、一方でＩｄｅｘ−Ｖｇｓトレースは、交差しない。第１の装置の動作電流が、クロスオーバポイント近くか又はそれを超える場合に、このパワーＭｏｓｆｅｔは、熱的に安定しており、一方で第２のタイプのＭｏｓｆｅｔに関し、ダイの温度が十分に高ければ、装置は、全てのドレイン電流条件下で熱的に暴走する。
【００２７】
ゲート−ソース電圧及び温度に対するドレイン電流のこの依存性は、閾値電圧の負の温度係数にもかかわらず真である。換言すれば、パワーＭｏｓｆｅｔが、ゼロ温度係数点を有する唯一の理由は、チャンネル移動度の負の温度係数ゆえであり、これは、パワーＭｏｓｆｅｔが、熱的に安定している見込みがあり、且つ合理的に大きなＳＯＡを提示するために必要な条件である。Ｋｌｏｄｚｉｎｓｋｉ特許において説明されているように、ＺＴＣＰが低ければ低いほど、パワーＭｏｓｆｅｔのＳＯＡは、それだけ大きくなる。
【００２８】
パワーＭｏｓｆｅｔｓの熱的不安定性の一態様は、電力を消散する一部分の容量である。短い電力パルスに関し、ＳＯＡは、その一部分の電圧及び電流容量によってのみ制限され、一方で、より長い電力パルスに関し、ＳＯＡは、Ｓｐｉｒｉｔｏらが示したように、著しく制限される。
【００２９】
本特許の目的は、ダイの両端にわたって活性及び不活性セルの配置を管理することによって、ダイの活性領域の両端にわたるより均一な温度分布を生成する手段及び方法を説明することである。
【００３０】
歴史的に、ＳｉＣ  Ｍｏｓｆｅｔの反転層における移動度は、常に低く、その値を増加させる取り組みにおいて、設計者及びプロセスエンジニアは、チャンネル移動度の負の温度依存性を有するＳｉＣパワーＭｏｓｆｅｔの基本要件を完全に見落とした。
【００３１】
例えば、論文“Ｅｆｆｅｃｔ  ｏｆ  ｔｅｍｐｅｒａｔｕｒｅ  ｖａｒｉａｔｉｏｎ（３００−６００Ｋ）ｉｎ  ＭＯＳＦＥＴ  ｍｏｄｅｌｉｎｇ  ｉｎ  ６Ｈ−ｓｉｌｉｃｏｎ  ｃａｒｂｉｄｅ”，Ｍｄ．Ｈａｓａｎｕｚｚａｍａｎ，ｅｔ  ａｌ．Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ，４８，２００４，ｐｐ１２５−１３２，ｐａｒａｇｒａｐｈ  ２．３  Ｍｏｂｉｌｉｔｙにおいて、「最初に、３００〜５００Ｋ運転温度範囲に対して移動度が増加する（それは、移動度の予想される性質と反対である）・・・。従って、反転層の移動度は、温度範囲（３００〜５００Ｋ）にわたってほぼ一定である」ことが明確に述べられている。上記の理論的分析に基づき、且つ挙げられた参考文献の文脈において、次のことが明らかである。即ち、ＳｉＣ  Ｍｏｓｆｅｔの場合に、最終装置が、反転層移動度の一定の又はわずかに正の温度係数でさえある望ましくない特徴を有する可能性があり、その場合に、その一部分が、並列化には不適切であり、限られたＳＯＡを有する。
【００３２】
ＳｉＣ縦型パワーＭＯＳＦＥＴ構造
本発明の実施形態によるシリコンカーバイド（ＳｉＣ）縦型パワーＭＯＳＦＥＴ構造は、図５Ａ、５Ｂ、６Ａ〜６Ｃ、７Ａ〜７Ｂ、１０、１１、１３〜１８、及び２４における断面図に示されている。参照によって援用される米国特許出願第１３／１９５，６３２号明細書の図２０に示されているように、同じ縦型パワーＭＯＳＦＥＴ構造は、Ｐ形基板、エピ層又はインプラントを有することができるＳｉＣ縦型ＩＧＢＴに具体化される別の実施形態。同様の参照番号は、同様の構造を示し、同じ参照番号は、ＳｉＣ縦型パワーＭＯＳＦＥＴ構造の製造プロセスの説明において用いられる。
【００３３】
図面に示されているような様々な実施形態において、縦型ＳｉＣパワーＭＯＳＦＥＴ構造は、基板（ゲート酸化物層２８に対してその界面によって区別される）の上側表面から基板の中へと深さ方向に延びるドリフト領域を画定する同じドーパント型の上側層２２を含む第１のドーパント型の単結晶ＳｉＣ基板２１を含む。図示の実施形態例において、ドリフト領域における基板の第１のドーパント型は、Ｎ型であり、その場合に、第２の反対ドーパント型、例えばボディ領域２５は、Ｐ型を指す。任意選択的に、基板の第１のドーパント型は、Ｐ型とすることができ、その場合に、反対ドーパント型は、Ｎ型である。簡単にするために、本発明者らは、Ｐ型ボディ領域を有するＮ型基板の観点から縦型パワーＭＯＳＦＥＴ構造を説明する。簡単にするために、１つのソース領域だけが各ボディ領域に示されているが、それらは、米国特許出願第１３／１９５，６３２号明細書に示されているように、通常は対で形成される。
【００３４】
第１のドーパント型（図示のようにＮ型）のＪＦＥＴ領域２３は、上側層の上部内に又はその上に形成され、ボディ領域のまわり且つ特にそれらの間のドリフト領域のドーピング濃度を増加させることができる。インプラント又はエピタキシャル層においてなど、ＪＦＥＴの代替形態を用いることができる。
【００３５】
一対のボディ領域２５は、ＪＦＥＴ領域２３内に、且つ基板の上側表面に隣接して上側層に存在する。ボディ領域２５は、ＪＦＥＴ領域内でドリフト領域Ｄ１の部分を中心に離間される。ボディ領域は、第１のドーパント型と反対の第２のドーパント型、即ち図示の例においてＰ型である。ボディ領域のそれぞれは、ドリフト領域とそれぞれ第１のＰＮ接合を形成する対向側面を有する。
【００３６】
パターン化酸化物又はフォトレジストを用い、Ｐボディ領域２５は、適切なアクセプタ種、好ましくはアルミニウムのイオン注入によって形成される。残留インプラント損傷を最小化するために、全てのインプラントは、温度範囲４００℃〜１０００℃における高ウエハ温度で行われるのが好ましい。Ｐボディ領域のレトログレードドーピングは、実際には堅牢性のためであるのが好ましい。イオン注入は、かかるプロファイルを自然に形成し、ウエハの表面におけるＰボディ領域のより軽いドーピング及びより深くＳｉＣウエハの中へのより高い（より重い）ドーピングを伴う。
【００３７】
ソース領域２６の対は、表面においてソース及びボディコンタクト領域を画定するために、基板の上側表面にわたり各ボディ領域２５において離間される。隣接するボディ領域におけるソース領域２６は、第１のＰＮ接合から横に離間された第２のＰＮ接合を形成するために、ドリフト領域Ｄ１に隣接するそれぞれのボディ領域の側面に対して横に配置される。この離間は、第１及び第２のＰＮ接合のそれぞれの間で、上側表面に沿ってチャンネル領域２４Ａ、２４Ｂを画定する役割を果たす。
【００３８】
第２のドーパント型のＵＩＳ（Ｕｎｃｌａｍｐｅｄ  Ｉｎｄｕｃｔｉｖｅ  Ｓｗｉｔｃｈｉｎｇ：非クランプ誘導スイッチング）領域（米国特許出願第１３／１９５，６３２号明細書に示されている）は、ソース領域の下の上側層において深さ方向にボディ領域に配置され、且つ下にあるボディ領域のドーピング濃度を増加させるためにチャンネル領域から内側でソース領域間に、及びゲート閾値値電圧に影響せずにソース領域間に集中され得る。
【００３９】
基板の上側表面上の様々な厚さのゲート酸化物層２８又は２８ａ（図２４）は、チャンネル領域のそれぞれの上に延びる。典型的にはドープされたポリシリコンのゲート導体３２が、ゲート酸化物層と接触し、且つ基板の周囲における電極に又は層間誘電体層３３（図１１）におけるゲートビアを通りポリシリコンに沿って延びる金属電極のいずれかに直接結合される。ソース導体３４（図１１）が、基板の上側表面において、ソース領域及びそれらの間のボディ領域と接触する。
【００４０】
階段状になった誘電体層２９、典型的にはシリコン酸化物は、ボディ領域間でドリフト領域Ｄ１の上において、ゲート酸化物層領域２８間の上側表面上に延びる。任意選択的に、階段状になった誘電体層はまた、ＪＦＥＴ領域の周囲に隣接するボディ領域の外周におけるドリフト領域上に、即ちチャンネル領域の横方向外側のドリフト領域を覆うゲートコンタクト部分の下に配置することができる。階段状になった誘電体層は、ゲート酸化物層の第１の厚さより厚い第２の厚さを有する。幾つかの実施形態（図１３〜１５、１８）において、均一の厚さの誘電体層が用いられる。
【００４１】
一対のカウンタドープ領域３６は、米国特許出願第１３／１９５，６３２号明細書に、より詳細に説明され示されているように、ボディ領域のそれぞれにおける対向する一層低い側面に沿って延びることができる。カウンタドープ領域は、チャンネル領域の下で離間されソース領域から離れ、且つ上側表面におけるボディ領域のドーピング濃度より低いドーピング濃度を有する。深さ及びカウンタドーピング濃度は、注入手順において制御される。領域３６は、ボディ領域の正味ドーピングのような正味ドーピング（例ではｐ型）を有するが、しかしＮ型イオンのターゲット注入の結果、局所的に低減されたＰ型ドーピング濃度を有する。
【００４２】
ＳｉＣ縦型パワーＭＯＳＦＥＴプロセス
全体的な処理フローは、参照によって援用される米国特許出願第１３／１９５，６３２号明細書に説明されている。本明細書におけるプロセスの説明は、ＳｉＣパワーＭＯＳＦＥＴ装置においてＳＯＡを拡大させることに関係するステップ及び結果としての構造に焦点を当てる。パワーＭＯＳＦＥＴ（又はＩＧＢＴ）プロセスは、最新技術に従って準備されたＮ＋単結晶ＳｉＣ基板２１で始まる。１つの基板は、４Ｈポリタイプであるが、しかし以下で説明されるように、他の利用可能なポリタイプもまた好ましくなり得る。Ｎ−ＳｉＣドリフト層２２が、基板上で成長され、ドリフト層と一緒に基板が、ＭＯＳＦＥＴ製造用の出発物質を形成する。
【００４３】
パターン化酸化物又はフォトレジストを用いて、Ｎ＋層（ＪＦＥＴ層２３）は、所望の深さで、且つ適切なドナー種（好ましくは窒素）のイオン注入による規定されたドーピングでインプラントされるのが好ましい。代替として、図６Ａ及び７Ａに示されているように、Ｎ＋層は、Ｎ−ドリフト層の上にエピタキシャルに成長させ、且つ出発物質２４の一部とすることができる。ＪＦＥＴ層のドーピングは、ドリフト層のドーピングよりも約１ケタ高い。ＪＦＥＴ層２３の主な目的は、チャンネル間のＭＯＳＦＥＴの表面近くの領域の抵抗力を低減することである。
【００４４】
本発明のために、ＪＦＥＴ領域の注入が好ましい。注入は、上側表面近くのＳｉＣ格子構造を崩壊させ、反転層の負の移動度係数を達成するのを支援する。
【００４５】
ＳｉＣ  ＭＯＳＦＥＴがＺＴＣＰを示すように負の移動度係数を有する、上記のような構造を有すると、ＳＯＡは、多くの層において拡大させることができる。Ｋｌｏｄｚｉｎｓｋｉに教示されるように、異なる閾値電圧を生成するために用いられる技術を利用することができる。ＳｉＣプロセスに適した更なる技術が、次に説明される。
【００４６】
図４及び６に示されている一実施形態において、ゲートポリ層３２は、構造の所定の要素の所定の領域がゲートポリシリコンで覆われないようにパターン化され、このようにして、それらの位置におけるチャンネルは、「ミュートされる」（それらの場所では導通は起こらない）。
【００４７】
図６並びに断面図６Ａ、６Ｂ及び６Ｃは、一般的な方法で設計の選択肢（それらの全てが本明細書で説明される）と、かかる概念を実行する方法とを示す。図６は、図５Ａ、６Ｂ及び６Ｃに示されているように、ゲート酸化物の下のチャンネル領域の部分を無被覆にするために、ゲートポリシリコンに切欠き１０を作製するためのマスクレイアウト又はパターンを示す。これは、チャンネル２４Ａとして表示されているチャンネルの基礎部分を「ミュートする」効果がある。ゲートポリシリコンの他の部分は、図６Ａに示されているように、切欠きされない。非切欠きゲート領域に対する切欠きゲート領域の比率は、装置のＳＯＡを修正するために変更することができる。
【００４８】
図７Ａにおける断面を伴う、図７に示されている第２の実施形態において、ソースインプラント（Ｎ型）は、ダイ上の所定の位置においてチャンネル２４Ａを延長するか又は事実上除去するために、「切欠きされる」。これは、図７Ｂに示されているように、ポリに切欠きすることと組み合わせることができる。
【００４９】
ゲートバイアスに対するドレイン電流の温度依存性を制御する１つの洗練された方法は、より低い閾値電圧を備えた多数の小さなＭＯＳＦＥＴ領域を生成することである。これは、チャンネル（図１７を参照）における表面ドーピングが、ダイの残部の名目ドーピングより低いように、ボディインプラント（レトログレードインプラント）を「調整する」ことによって、縦型ＳｉＣパワーＭＯＳＦＥＴ用に達成される。本明細書において参照によって援用される「低損失ＳｉＣ  ＭＯＳＦＥＴ」特許出願に説明され、且つ図２２に示されているチャンネルにおけるレトログレードドーピング及びＵＩＳ１インプラント技術を用いることによって、低Ｖｔｈ位置における短チャンネル効果は、完全に除去される。
【００５０】
図８及び９に示されているように、本発明の別の重要な態様は、ダイの全体的な温度分布が低減されるような方法で、「活性」及び「不活性」セルをレイアウトに配置することである。図８及び９において、この目的は、「活性」セルを「不活性」セルで囲むことによって達成される。図８は、正方形セルのマトリックスを示す。それらは、代替として六角形にすることが可能である。図９は、ストライプセルを示し、ストライプセルは、相互嵌合型とすることができる。図８（同様に図９に適用可能である）に示されているダイの両端にわたる温度変動は、各レイアウトとは関係なく任意の単位（ａｕ）で示されている。図８における不活性セルは、本明細書で説明される技術のいずれかによってミュートされる。活性／不活性セルの任意の他の組み合わせを用いることができる。例えば、ダイ温度が常にその最大値である）ダイの中心において「活性」セルの密度を低減することは、ダイの両端にわたってより均一な温度分布を生成する１つの実行可能な手段である。また、チップの各側部の長さ間のアスペクト比と関係した「活性」及び「不活性」セル（図９における切欠きされた部分）の配置は、ＳｉＣ  ＭＯＳＦＥＴが線形動作用に設計される場合に（広いＳＯＡ用の設計）、考慮することができ、且つ考慮すべきである。図９はまた、ソースインプラントにおける部分的な切欠きを示し、それらは、図５Ｂのソースオフセット及び長いチャンネル２４Ａを生成するために用いることができる。
【００５１】
別の実装形態において、ソース抵抗のｉｎ−ｓｉｔｕ「バラスティング」は、チャンネルに向かってソース層のドーピングを低減することによって（図１０）、又は所定の抵抗の障壁金属の薄層を各セルに配置することによって（図１１）、達成することができる。
【００５２】
このバラスト抵抗を用いることによって、図１９に示されているように、ドレイン電流のどのような望ましくない増加も、ゲートバイアスに対する負帰還を提供する。例えば、第１のソースインプラント量の推奨される量は、１Ｅ１３／ｃｍ2〜１Ｅ１４／ｃｍ2の窒素であり、一方でソースの低いオーミックコンタクトを保証する第２の窒素インプラントに関して、提案される量は、１Ｅ１５〜５Ｅ１５／ｃｍ2の範囲であっても良い。
【００５３】
ＳｉＣパワーＭＯＳＦＥＴの処理に特に取り組む本発明の重要な１つの態様は、チャンネルにおける移動度の負の温度係数を有する要件である。
【００５４】
縦型ＳｉＣパワーＭＯＳＦＥＴに関して、チャンネル、ＪＦＥＴ及びドリフト抵抗間の分割は、チャンネル抵抗が、装置の合計直列オン抵抗の大部分であるようになされる。移動度が、正の温度依存性（温度上昇時により高い移動度）を有する場合に、装置が（出力特性の飽和部において）線形モードで動作されるとき、ＭＯＳＦＥＴの伝達特性上にクロスオーバポイント（ゼロ温度クロスオーバポイント）は存在せず、従って、その種の一部分のＳＯＡは低減される（図４を参照）。
【００５５】
次に、目標は、チャンネル移動度が負の温度係数を有するように、ＳＯＡを拡大したＳｉＣ  ＭＯＳＦＥＴを設計することである。温度に対するチャンネル移動度の依存性の単純な式は、μｃｈａｎｎｅｌ（Ｔ）＝μｏ（Ｔ／３００）αと仮定され、式中、μｏは、定数であり、αは、移動度の温度依存性の係数であり、一方でＴは、ケルビン度における温度である。αは、関心のある温度範囲（２００〜５００Ｋ）に対して負数であるべきであり、αが、−２〜−５間であるのが好ましい。
チャンネルにおける移動度の温度係数を制御する幾つかの手段は、以下の通りである。
界面のアニーリング条件：例として、ゲート酸化物形成後のＮＯ（窒素−酸素）アニーリングが、上昇する温度と共に低下する移動度を生成できることが周知である。
適切なＳｉＣポリタイプの選択：従来の４Ｈを超えて散乱するフォノンを増加させた１５Ｒポリタイプが、良い候補である。３Ｃのポリタイプはまた、候補であっても良い。何故なら、それが、高いチャンネル移動度を有し、従って、例えば、要求される負の温度係数を提供すると予想されるチャンネルにおける高い表面粗度を備えたプロセスとなり得る能力を有することが示されているからである。
ゲート電圧が印加される場合に、反転にさらされるチャンネル領域用に適切な「フェース面」を選択すること。ＳｉＣ結晶の炭素面（Ｃフェース）は、室温で高移動度を備えたゲート領域を生成することが期待できる。界面の表面状態を低下させるアニーリングの十分なバランスで、負の温度係数が生成可能に思われる。
【００５６】
選択された一層高いドーピング領域を反転層に含む反転領域に意図的な「散乱」サイトを残すか又は生成することによって、負方向において移動度の温度係数を移動させる。散乱サイトは、結晶格子を乱すことができるアルゴンなどの非ドーピング種の注入によって、生成することができる。
【００５７】
本発明の好ましい実施形態において本発明の原理を説明し図示したため、本発明が、かかる原理から逸脱せずに、配置及び詳細において修正され得ることが明らかなはずである。本発明者らは、次の特許請求の範囲の趣旨及び範囲内に入る全ての修正形態及び変形形態を特許請求する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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