(57)【要約】【課題】金属−絶縁体−金属キャパシタを有するＦｉｎＦＥＴ構造（２００）を形成する方法を提供する。【解決手段】半導体基板（２０２、２０４）上にシリコン・フィン（２０６）を形成し、それに続いて、第１の窒化チタン層（２０８）、誘電体層（２１０）、および第２の窒化チタン層（２１２）からなる順次層を堆積させることによって、シリコン・フィン（２０６）上に金属−絶縁体−金属キャパシタを形成する。金属−絶縁体−金属キャパシタ層（２０８、２１０、２１２）を覆って、ポリシリコン層（２１４）を堆積させ、それに続いて、ポリシリコン層（２１４）および金属−絶縁体−金属キャパシタ層（２０８、２１０、２１２）を、シリコン・フィン（２０６）の第１の端部および第２の端部がポリシリコン層（２１４）から突出するように、シリコン・フィン（２０６）の両端部からエッチ・バックする。シリコン・フィン（２０６）の両端部に面する表面上にスペーサ（２１８）を形成し、それに続いて、シリコン・フィン（２０６）の両端部上に、併合型ソースおよびドレイン（２２０）を形成することができる。金属−絶縁体−金属キャパシタを有するＦｉｎＦＥＴ構造（２００）も開示される。【選択図】図２２
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【特許請求の範囲】
【請求項１】
ＦｉｎＦＥＴ構造を形成する方法であって、
半導体基板の上に、それぞれが２つの側面、および水平面を有するシリコン・フィンを形成することと、
前記シリコン・フィンの前記側面および前記水平面上に、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を堆積させることと、
前記シリコン・フィン上の前記第２の窒化チタン層、および前記半導体基板を上にポリシリコン層を堆積させることと、
前記ポリシリコン層、ならびに前記第１の窒化チタン層、前記誘電体層、および前記第２の窒化チタン層からなる順次層を、前記シリコン・フィンの第１の端部および第２の端部が前記ポリシリコン層から突き出すように、かつ前記ポリシリコン層が、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するように前記シリコン・フィンの前記第１の端部および前記第２の端部から選択的にエッチングすることと、
前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分を覆ってスペーサを、前記シリコン・フィンの前記第１の端部および前記第２の端部が前記スペーサから突き出すように形成することと、
前記シリコン・フィンの前記第１の端部および前記第２の端部を覆ってエピタキシャル・シリコンを形成して、ソースおよびドレインを形成することと
を含み、
前記第１の窒化チタン層と、前記誘電体層と、前記第２の窒化チタン層との組合せにより、各シリコン・フィンと前記ポリシリコン層との間に位置する金属−絶縁体−金属キャパシタを形成させる、
方法。
【請求項２】
前記誘電体層が、高誘電率材料である材料を含む、請求項１に記載の方法。
【請求項３】
前記シリコン・フィンの間に、前記シリコン・フィンの前記第１の端部および前記第２の端部上に接触するようにエピタキシャル・シリコンを形成して、隣接するソース同士を接続する併合型ソース、および隣接するドレイン同士を接続する併合型ドレインをそれぞれ形成することをさらに含む、請求項１に記載の方法。
【請求項４】
前記シリコン・フィンおよび前記ポリシリコン層をドープすることをさらに含む、請求項１に記載の方法。
【請求項５】
前記ドープされるシリコン・フィンおよび前記ドープされるポリシリコン層が、５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされる、請求項４に記載の方法。
【請求項６】
前記第１の窒化チタン層および前記第２の窒化チタン層が、５〜１０ナノメートル（ｎｍ）の厚さを有し、前記誘電体層が２〜５ｎｍの厚さを有する、請求項１に記載の方法。
【請求項７】
金属−絶縁体−金属キャパシタを有するＦｉｎＦＥＴ構造を形成する方法であって、
半導体基板上に、それぞれが２つの側面、および水平面を有する、シリコン・フィンを形成することと、
第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を堆積させることによって、前記シリコン・フィンの前記側面および前記水平面上に、金属−絶縁体−金属キャパシタを形成することと、
前記金属−絶縁体−金属キャパシタ上および前記半導体基板上に、ポリシリコン層を堆積させることと、
前記ポリシリコン層および前記金属−絶縁体−金属キャパシタを、前記シリコン・フィンの第１の端部および第２の端部が前記ポリシリコン層から突き出すように、かつ前記ポリシリコン層が、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するように前記シリコン・フィンの前記第１の端部および前記第２の端部から選択的にエッチングすることと、
前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分の上にスペーサを、前記シリコン・フィンの前記第１の端部および前記第２の端部が前記スペーサから突き出すように形成することと、
前記シリコン・フィンの前記第１の端部および前記第２の端部を覆ってエピタキシャル・シリコンを形成して、ソースおよびドレインを形成することと
を含む方法。
【請求項８】
前記誘電体層が、高誘電率材料である材料を含む、請求項７に記載の方法。
【請求項９】
前記シリコン・フィンの間に、前記シリコン・フィンの前記第１の端部および前記第２の端部上に接触するようにエピタキシャル・シリコンを形成して、隣接するソース同士を接続する併合型ソース、および隣接するドレイン同士を接続する併合型ドレインをそれぞれ形成することをさらに含む、請求項７に記載の方法。
【請求項１０】
前記シリコン・フィンおよび前記ポリシリコン層をドープすることをさらに含む、請求項７に記載の方法。
【請求項１１】
前記ドープされるシリコン・フィンおよび前記ドープされるポリシリコン層が、５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされる、請求項１０に記載の方法。
【請求項１２】
前記第１の窒化チタン層および前記第２の窒化チタン層が、５〜１０ナノメートル（ｎｍ）の厚さを有し、前記誘電体層が２〜５ｎｍの厚さを有する、請求項７に記載の方法。
【請求項１３】
ＦｉｎＦＥＴ構造であって、
半導体基板の上に形成され、それぞれが２つの側面、および水平面を有する複数のシリコン・フィンと、
前記シリコン・フィンの前記側面および前記水平面上にある、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層と、
前記シリコン・フィン上の前記第２の窒化チタン層、および前記半導体基板を、前記シリコン・フィンの第１の端部および第２の端部が突出するように覆うと共に、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するポリシリコン層と、
前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分を、前記シリコン・フィンの前記第１の端部および前記第２の端部が突出するように覆うスペーサと、
前記シリコン・フィンの前記第１の端部および前記第２の端部上でソースおよびドレイン形成する、エピタキシャル・シリコンと
を備え、
前記第１の窒化チタン層と、前記誘電体層と、前記第２の窒化チタン層との組合せが、各シリコン・フィンと前記ポリシリコン層との間に位置する金属−絶縁体−金属キャパシタを形成する、
ＦｉｎＦＥＴ構造。
【請求項１４】
前記誘電体層が、高誘電率材料である材料を含む、請求項１３に記載のＦｉｎＦＥＴ構造。
【請求項１５】
前記シリコン・フィンの間に存在し、前記シリコン・フィンの前記第１の端部および前記第２の端部上に接触するように存在し、隣接するソース同士を接続する併合型ソース、および隣接するドレイン同士を接続する併合型ドレインを形成する、エピタキシャル・シリコンをさらに備える、請求項１３に記載のＦｉｎＦＥＴ構造。
【請求項１６】
前記シリコン・フィンおよび前記ポリシリコン層がドープされる、請求項１３に記載のＦｉｎＦＥＴ構造。
【請求項１７】
前記ドープされるシリコン・フィンおよび前記ドープされるポリシリコン層が、５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされる、請求項１６に記載のＦｉｎＦＥＴ構造。
【請求項１８】
前記第１の窒化チタン層および前記第２の窒化チタン層が、５〜１０ナノメートル（ｎｍ）の厚さを有し、前記誘電体層が、２〜５ｎｍの厚さを有する、請求項１３に記載のＦｉｎＦＥＴ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦｉｎＦＥＴ構造に関し、より詳細には、ＦｉｎＦＥＴ構造内に金属−絶縁体−金属キャパシタを製作するプロセスに関する。
【背景技術】
【０００２】
半導体回路は、典型的に、それらに限定されないがトランジスタやダイオードなどの能動半導体デバイス、およびそれらに限定されないが抵抗やキャパシタなどの、受動素子をどちらも含む。半導体技術が数十年にわたって進歩するにつれて、能動半導体デバイスおよび受動素子は、どちらも、コストを削減するため従来から、ますますより微細な寸法にスケール化されている。
【０００３】
キャパシタは、今日の電子デバイスにおける基本的な構成要素の１つであり、電荷を蓄えることによって動作する。例えば、キャパシタは、しばしば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）および他の類似のデバイスで使用される。
【０００４】
ＦｉｎＦＥＴデバイスおよびＦｉｎＦＥＴ構造は、典型的には、絶縁体上半導体（ＳＯＩ）基板上に構築される、非平面のデバイスおよび構造である。ＦｉｎＦＥＴデバイスは、平面的な半導体表面ではなく、垂直な半導体フィンを備えることができ、このフィンが、シングルまたはダブル・ゲートがフィンの周りを取り巻く。半導体デバイスの性能を維持または強化しながら、半導体構造を、絶えずより微細な寸法への継続的なスケール化しようという労力の中で、半導体フィン・デバイスおよび半導体フィン構造の設計および製造は、半導体製造技術内で進化を遂げてきた。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ＭＩＭキャパシタを含むＦｉｎＦＥＴ構造およびその形成方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上述したおよび後述する例示的な実施形態のさまざまな利点および目的は、例示的な実施形態の第１の態様であるところの、ＦｉｎＦＥＴ構造を形成する方法であって、半導体基板上に、それぞれが２つの側面、および水平面を有するシリコン・フィンを形成することと、前記シリコン・フィンの前記側面および前記水平面上に、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を堆積させることと、前記シリコン・フィン上の前記第２の窒化チタン層、および前記半導体基板を上にポリシリコン層を堆積させることと、前記ポリシリコン層、ならびに前記第１の窒化チタン層、前記誘電体層、および前記第２の窒化チタン層からなる順次層を、前記シリコン・フィンの第１の端部および第２の端部が前記ポリシリコン層から突き出すように、かつ前記ポリシリコン層が、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するように前記シリコン・フィンの前記第１の端部および前記第２の端部から選択的にエッチングすることと、前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分を覆ってスペーサを、前記シリコン・フィンの前記第１の端部および前記第２の端部が前記スペーサから突き出すように形成することと、前記シリコン・フィンの前記第１の端部および前記第２の端部を覆ってエピタキシャル・シリコンを形成して、ソースおよびドレインを形成することとを含み、前記第１の窒化チタン層と、前記誘電体層と、前記第２の窒化チタン層との組合せにより、各シリコン・フィンと前記ポリシリコン層との間に位置する金属−絶縁体−金属キャパシタを形成させる方法を提供することによって達成される。
【０００７】
例示的な実施形態の第２の態様によれば、金属−絶縁体−金属キャパシタを有するＦｉｎＦＥＴ構造を形成する方法であって、半導体基板上に、それぞれが２つの側面、および水平面を有する、シリコン・フィンを形成することと、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を堆積させることによって、前記シリコン・フィンの前記側面および前記水平面上に、金属−絶縁体−金属キャパシタを形成することと、前記金属−絶縁体−金属キャパシタ上および前記半導体基板上に、ポリシリコン層を堆積させることと、前記ポリシリコン層および前記金属−絶縁体−金属キャパシタを、前記シリコン・フィンの第１の端部および第２の端部が前記ポリシリコン層から突き出すように、かつ前記ポリシリコン層が、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有するように前記シリコン・フィンの前記第１の端部および前記第２の端部から選択的にエッチングすることと、前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分の上にスペーサを、前記シリコン・フィンの前記第１の端部および前記第２の端部が前記スペーサから突き出すように形成することと、前記シリコン・フィンの前記第１の端部および前記第２の端部を覆ってエピタキシャル・シリコンを形成して、ソースおよびドレインを形成することとを含む方法が提供される。
【０００８】
例示的な実施形態の第３の態様によれば、ＦｉｎＦＥＴ構造であって、半導体基板上に形成され、それぞれが２つの側面、および水平面を有する複数のシリコン・フィンと、前記シリコン・フィンの前記側面および前記水平面上にある、第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層と、前記シリコン・フィン上の前記第２の窒化チタン層、および前記半導体基板を、前記シリコン・フィンの第１の端部および第２の端部が突出するように覆うと共に、前記シリコン・フィンの前記第１の端部および前記第２の端部それぞれに面する表面を有する前記ポリシリコン層と、前記２つの表面のそれぞれ、ならびに前記シリコン・フィンの前記第１の端部および前記第２の端部の一部分を、前記シリコン・フィンの前記第１の端部および前記第２の端部が突出するように覆うスペーサと、前記シリコン・フィンの前記第１の端部および前記第２の端部上でソースおよびドレイン形成する、エピタキシャル・シリコンとを備え、前記第１の窒化チタン層と、前記誘電体層と、前記第２の窒化チタン層との組合せが、各シリコン・フィンと前記ポリシリコン層との間に位置する金属−絶縁体−金属キャパシタを形成する、ＦｉｎＦＥＴ構造が提供される。
【０００９】
新規であると思われる例示的な実施形態の特徴、および例示的な実施形態の特徴を示す要素は、添付の特許請求の範囲と共に、上述した通りである。図面は、例示の目的のためのみのものであり、原寸に比例して描かれていない。構成と実施方法の両方に関する例示的な実施形態は、続く詳細な説明を添付の図面と併せ参照することによって、最も良く理解することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体基板上にフィンを形成するためのプロセスを示す図であって、絶縁体上半導体（ＳＯＩ）基板、酸化物層、非晶質シリコン層、およびハード・マスク層を含む出発構造を示す図である。
【図２】半導体基板上にフィンを形成するためのプロセスを示す図であって、非晶質シリコン層およびハード・マスク層をパターン形成する様子を示す図である。
【図３】半導体基板上にフィンを形成するためのプロセスを示す図であって、非晶質シリコン層のストライプだけを残して、ハード・マスク層を除去する様子を示す図である。
【図４】半導体基板上にフィンを形成するためのプロセスを示す図であって、窒化物の共形層を堆積させる様子を示す図である。
【図５】半導体基板上にフィンを形成するためのプロセスを示す図であって、窒化物をエッチングして、側壁スペーサを形成する様子を示す図である。
【図６】半導体基板上にフィンを形成するためのプロセスを示す図であって、非晶質シリコン層のストライプをエッチングして、側壁スペーサだけを残す様子を示す図である。
【図７】半導体基板上にフィンを形成するためのプロセスを示す図であって、酸化物層およびＳＯＩ基板の半導体材料を、側壁スペーサをマスクとして用いてエッチングして、シリコン・フィン上に酸化物のストライプをもたらす様子を示す図である。
【図８】半導体基板上にフィンを形成するためのプロセスを示す図であって、側壁スペーサおよび酸化物のストライプをエッチングして、シリコン・フィンをもたらす様子を示す図である。
【図９】半導体基板上にシリコン・フィンを含む、例示的な実施形態の出発構造を示す図である。
【図１０】半導体基板上にシリコン・フィンを含む、例示的な実施形態の出発構造を示す図である。
【図１１】シリコン・フィン上に第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を形成する様子を示す図である。
【図１２】シリコン・フィン上に第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を形成する様子を示す図である。
【図１３】その次の、ポリシリコン層を堆積させるステップを示す図である。
【図１４】その次の、ポリシリコン層を堆積させるステップを示す図である。
【図１５】ポリシリコン層、ならびに第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を、シリコン・フィンの両端部からエッチ・バックする様子を示す図である。
【図１６】ポリシリコン層、ならびに第１の窒化チタン層、誘電体層、および第２の窒化チタン層からなる順次層を、シリコン・フィンの両端部からエッチ・バックする様子を示す図である。
【図１７】ポリシリコン層およびシリコン・フィンの両端部の一部分上にスペーサを形成する様子を示す図である。
【図１８】ポリシリコン層およびシリコン・フィンの両端部の一部分上にスペーサを形成する様子を示す図である。
【図１９】図１７および図１８に示す構造の斜視図である。
【図２０】シリコン・フィンの両端部上にエピタキシャル・シリコンを形成して、併合型ソースおよび併合型ドレインを形成する様子を示す図である。
【図２１】シリコン・フィンの両端部上にエピタキシャル・シリコンを形成して、併合型ソースおよび併合型ドレインを形成する様子を示す図である。
【図２２】図２０および図２１に示す構造の斜視図である。
【発明を実施するための形態】
【００１１】
図面をより詳細に参照し、特に図１〜図８を参照すると、フィンを有する半導体基板を形成するための好ましいプロセスが、例示的な実施形態を実施することができるように示されている。この好ましいプロセスは、側壁イメージ転写プロセスと呼ぶことができる。
【００１２】
図１では、プロセスが、しばしばシリコン・オン・インシュレータ基板とも呼ばれる、絶縁体上半導体（ＳＯＩ）基板１０２から開始する。ＳＯＩ基板１０２は、半導体基部１０４（通常はシリコンであるが、他の半導体材料でもよい）と、誘電体層１０６、通常は酸化物層（埋込み酸化物層またはＢＯＸ層と呼ぶこともできる）と、通常はシリコンである半導体材料１０８とを備えることができる。当該例示的な実施形態では、半導体材料１０８は、シリコンとすることが好ましく、後続する議論の中でそのように参照する。シリコン１０８の上面には、酸化物層１１０があり、それに続いて非晶質シリコン層１１２および通常は、窒化物であるハード・マスク層１１４がある。ハード・マスク層１１４をパターン形成するのに使用することができるフォトレジストおよび他の層は、図１に示していない。
【００１３】
次に図２を参照すると、ハード・マスク層１１４をパターン形成し、非晶質シリコン層１１２が、酸化物層１１０上で停止するように下まで貫通してエッチングされている。
【００１４】
次に図３を参照すると、ハード・マスク層１１４を従来のように剥離して、非晶質シリコン層１１２のストライプだけを残す。図３には、非晶質シリコン層１１２の、紙面に対して垂直に延びるストライプの端部だけを示す。
【００１５】
その後、図４に示すように、窒化物の共形層１１６を、非晶質シリコン層１１２のストライプ上に堆積させる。
【００１６】
図５に示すように、窒化物の共形層１１６を従来の通りエッチングして、側壁スペーサ１１８を形成し、それに続いて、非晶質シリコン層１１２のストライプを従来の通りにエッチングすると、図６に示すように、酸化物層１１０の表面上に側壁スペーサ１１８だけが残される。
【００１７】
図７に示すように、側壁スペーサ１１８をマスクとして使用して、基板をエッチングし、フィン１２０、およびフィン１２０上の酸化物のストライプ１２２を形成する。
【００１８】
次に図８を参照すると、側壁スペーサ１１８および酸化物のストライプ１２２を、従来の通りにエッチングすると、ＢＯＸ層１０６上にフィン１２０が得られる。
【００１９】
図９から図１８についての続く説明では、奇数の図は、処理中のＦｉｎＦＥＴ構造の平面図であり、偶数の図は、奇数の図の矢印Ｂ−Ｂの方向での断面図である。図２０は、処理されるＦｉｎＦＥＴ構造の平面図であり、図２１は、図２０の側面図である。
【００２０】
次に図９および図１０を参照すると、図８に示す構造から開始し、半導体材料２０２、ＢＯＸ層２０４、およびシリコン・フィン２０６を備えるＦｉｎＦＥＴ構造２００が示されている。シリコン材料は、好ましくは、シリコン・フィン２０６の長さに沿って均一にドープされ、約５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされることが最も好ましい。シリコン材料は、イオン注入またはｉｎ−ｓｉｔｕドープによる非晶質シリコン堆積によってドープすることができる。ドーパントは、例えば、ヒ素またはホウ素とすることができる。
【００２１】
次に、シリコン・フィン２０６の上に、金属−絶縁体−金属（ＭＩＭ）キャパシタを製作することができる。
【００２２】
次に図１１および図１２を参照すると、シリコン・フィン２０６上に、ＭＩＭキャパシタの基礎を成す順次層が堆積される。シリコン・フィン２０６上に、第１の窒化チタン層２０８を堆積させ、その後に、誘電体層２１０および第２の窒化チタン層２１２が続く。シリコン・フィン２０６の上部からシリコン・フィン２０６の底部までの共形膜堆積を達成するために、第１の窒化チタン層２０８、誘電体層２１０、および第２の窒化チタン層２１２の各層は、原子層堆積（ＡＬＤ）によって堆積させることができる。第１の窒化チタン層２０８は、約５〜１０ナノメートル（ｎｍ）の厚さを有することができ、誘電体層２１０は、約２〜５ｎｍの厚さを有することができ、第２の窒化チタン層２１２は、約５ｎｍの厚さを有することができる。明確化のため、第１の窒化チタン層２０８および誘電体層２１０は、図１１および後続の平面図には示していない。誘電率を高め、ゲート・トンネル電流を少なくするために、誘電体層２１０は、好ましくは、高ｋ（高誘電率）材料とされる。適切な高ｋ誘電体材料のいくつかとして、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、および酸化ランタン（Ｌａ２Ｏ３）を例示することができる。
【００２３】
図１３および図１４に示すように、第１の窒化チタン層２０８、誘電体層２１０、および第２の窒化チタン層２１２を有するシリコン・フィン２０６の上およびその周りに、ポリシリコン・ゲート層２１４が堆積される。ポリシリコン・ゲート層２１４は、好ましくはドープされ、約５×１０２０〜１×１０２１原子／ｃｍ３のドーパント・レベルまで高ドープされるのが最も好ましい。ポリシリコン・ゲート層は、低圧化学気相成長（ＬＰＣＶＤ）などのプロセスによって堆積させることができる。ポリシリコン・ゲート層は、堆積後、イオン注入によってヒ素やホウ素などのドーパントでドープすることができる。
【００２４】
十分な周波数応答を達成するため、またキャパシタ抵抗を最小限に抑えるために、シリコン・フィン２０６が高ドープ・シリコン、またポリシリコン・ゲート層２１４が高ドープ・ポリシリコンであることが好ましい。
【００２５】
次のステップでは、図１５および図１６に示すように、ポリシリコン・ゲート層２１４をエッチ・バックして、層状となった複数のフィン２０６、２０８、２１０、２１２を露出させる。ポリシリコン・ゲート層２１４は、塩素ベースの化学的性質を有する高密度プラズマによってエッチングすることができる。プラズマ中の前駆体としては、Ｃｌ２、ＣＦ４、ＣＨＦ３、ＨＢｒ、およびＳｉＦ６を挙げることができる。ポリシリコン・ゲート層２１４のエッチングの後に、露出した第２の窒化チタン層２１２、誘電体層２１０、および第１の窒化チタン層２０８の、シリコン・フィン２０６からのエッチング除去が続く。露出した第２の窒化チタン層２１２、誘電体層２１０、および第１の窒化チタン層２０８の、シリコン・フィン２０６からのエッチング除去も、異なる前駆体を用いる塩素ベースの化学的性質を有する高密度プラズマによるものとすることができる。プラズマ中の前駆体としては、Ｃｌ２およびＢＣｌ３を挙げることができる。シリコン・フィン２０６は、以前に堆積された、いかなる層もなく、ポリシリコン・ゲート層２１４から突出する。
【００２６】
次のプロセスでは、シリコン・フィン２０６に面する各表面２１６（図１６に最も良く示されている。）上にスペーサを形成する。スペーサは、シリコン・フィン２０６上およびポリシリコン・ゲート層２１４の表面２１６に対して、窒化シリコンまたは酸化シリコンを堆積させ、次いで、余分なスペーサ材料を、ポリシリコン・ゲート層２１４の各表面２１６に対してスペーサ２１８を残すようにエッチング除去することによって、形成することができる。スペーサは、例えば、プラズマ強化化学気相成長（ＰＥＣＶＤ）と、それに続く７００℃以上での後続の熱プロセスによって形成することができる。結果として得られるＦｉｎＦＥＴ構造２００を、図１７および図１８に示す。図１９は、上述したＦｉｎＦＥＴ構造２００の斜視図である。
【００２７】
図２０、図２１、および図２２に示す次のプロセスでは、シリコン・フィン２０６上にエピタキシャル・シリコンを成長させて、併合型ソースおよびドレイン２２０を形成する。エピタキシャル・シリコンを成長させるエピタキシャル・プロセスは、フッ化水素酸（ＨＦ）前洗浄から開始し、その後に、酸素を除去するための水素（Ｈ２）アニールすることができる。エピタキシャル・シリコンは、シラン・ベースの前駆体によって、シリコン・フィン２０６上にエピタキシャル・シリコンを堆積させ、その後、結晶結合を形成する、ことにより得られる。併合型ソースおよびドレイン２２０について図示する平坦な面は、追加のシリコン・エッチ・バック・プロセスによって達成することができる。
【００２８】
ここで、さらに半導体プロセスを適用して、ＦｉｎＦＥＴ構造２００を完成させることができる。
【００２９】
第１の窒化チタン層と、誘電体層と、第２の窒化チタン層との組合せは、各シリコン・フィンとポリシリコン・ゲート層との間に位置する金属−絶縁体−金属キャパシタを形成する。当該例示的な実施形態は、ＭＩＭキャパシタが、同じ平面面積全体にわたる平面キャパシタよりも大きな静電容量を有するという点で有利である。
【００３０】
本開示に鑑みて、ここで具体的に説明した例示的な実施形態を超え、例示的な実施形態の他の変更を、本発明の趣旨から逸脱することなく加えることができることについては、当業者においては明らかである。したがって、そのような変更は、添付の特許請求の範囲によってのみ限定される本発明の範囲内に含まれるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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