(57)【要約】  一例によれば、記憶デバイス読み出しの方法が、複数の記憶デバイスのうちの１つの記憶デバイスに結合されたリングオシレータの振動の周期を示す入力信号を受信することと、時間／デジタル回路によってリングオシレータの振動の周期を測定することとを含むことができる。この記憶デバイス読み出しの方法は、記憶デバイスに記憶されたデータの値を上記測定に基づいて求めることを更に含むことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の記憶デバイスのうちの１つの記憶デバイスに結合されたリングオシレータの振動の周期を示す入力信号を受信するステップと、
時間／デジタル回路によって前記リングオシレータの前記振動の周期を測定するステップと、
前記記憶デバイスに記憶されたデータの値を前記測定に基づいて求めるステップと
を含む、記憶デバイス読み出しの方法。
【請求項２】
前記記憶デバイスはメモリスタである、請求項１に記載の方法。
【請求項３】
前記複数の記憶デバイスは、メモリスタアレイを表す、請求項１に記載の方法。
【請求項４】
前記時間／デジタル回路によって前記リングオシレータの前記振動の周期を測定するステップは、
前記入力信号を前記時間／デジタル回路の一連のバッファに供給するステップと、
前記入力信号を、前記一連のバッファの各バッファと関連付けられたフリップフロップのクロック入力に供給するステップと
を更に含む、請求項１に記載の方法。
【請求項５】
前記時間／デジタル回路の一連のバッファの長さを、該一連のバッファの可能な限り最速の伝播の遅延時間が前記リングオシレータの最長の振動の周期の少なくとも２分の１となるように決定するステップを更に含む、請求項１に記載の方法。
【請求項６】
前記記憶デバイスに記憶されたデータの前記値を前記測定に基づいて求めるステップは、前記時間／デジタル回路の一連のフリップフロップの出力にファインドファーストワン回路を用いて、前記記憶デバイスに記憶されたデータの前記値を求めるステップを更に含む、請求項１に記載の方法。
【請求項７】
前記記憶デバイスに記憶されたデータの前記値を前記測定に基づいて求めるステップは、前記時間／デジタル回路の一連のフリップフロップの出力にファインドファーストゼロ回路を用いて、前記記憶デバイスに記憶されたデータの前記値を求めるステップを更に含む、請求項１に記載の方法。
【請求項８】
前記記憶デバイスに記憶されたデータの前記値を前記測定に基づいて求めるステップは、前記時間／デジタル回路の一連のフリップフロップの出力にプライオリティエンコーダを用いて、前記リングオシレータの前記振動の周期に対応するバイナリ値を生成するステップを更に含む、請求項１に記載の方法。
【請求項９】
前記記憶デバイスに記憶されたデータの前記値を前記測定に基づいて求めるステップは、前記記憶デバイスに記憶されたビットの前記値を求めるステップを更に含む、請求項１に記載の方法。
【請求項１０】
複数の記憶デバイスのうちの１つの記憶デバイスに結合されたリングオシレータの振動の周期を示す入力信号を受信し、前記リングオシレータの前記振動の周期を測定する時間／デジタル回路と、
前記時間／デジタル回路の一連のフリップフロップの出力について、前記記憶デバイスに記憶されたデータの値を前記測定に基づいて求め、前記リングオシレータの前記振動の周期に対応するバイナリ値を生成するプライオリティエンコーダと、
を備える、記憶デバイス読み出し装置。
【請求項１１】
前記記憶デバイスはメモリスタである、請求項１０に記載の記憶デバイス読み出し装置。
【請求項１２】
前記複数の記憶デバイスは、メモリスタアレイを表す、請求項１０に記載の記憶デバイス読み出し装置。
【請求項１３】
前記時間／デジタル回路の一連のバッファの長さが、該一連のバッファの可能な限り最速の伝播の遅延時間が前記リングオシレータの最長の振動の周期の少なくとも２分の１となるように決定される、請求項１０に記載の記憶デバイス読み出し装置。
【請求項１４】
前記データは、前記記憶デバイスに記憶されたビットである、請求項１０に記載の記憶デバイス読み出し装置。
【請求項１５】
記憶デバイス読み出し用のマシン可読命令が記憶された非一時的コンピュータ可読媒体であって、該マシン可読命令は、実行されると、コンピュータシステムに、
複数の記憶デバイスのうちの１つの記憶デバイスに結合されたリングオシレータの振動の周期を示す入力信号を受信させ、
時間／デジタル回路の一連のバッファに前記入力信号を供給するとともに、前記一連のバッファの各バッファと関連付けられたフリップフロップのクロック入力に前記入力信号を供給することによって、前記時間／デジタル回路によって前記リングオシレータの前記振動の周期を測定させ、
プロセッサによって、前記記憶デバイスに記憶されたデータの値を前記測定に基づいて求めさせる、
記憶デバイス読み出し用のマシン可読命令が記憶された非一時的コンピュータ可読媒体。
【発明の詳細な説明】
【背景技術】
【０００１】
メモリスタ等の記憶デバイスでは、電流が記憶デバイスを通って一方向に流れるとき、電気抵抗が増加し、電流が反対方向に流れるとき、電気抵抗が減少する。電流が停止するとき、メモリスタ内の最後の抵抗が維持される。さらに、電荷の流れが再開すると、メモリスタの抵抗は、メモリスタが最後にアクティブであったときの値に戻る。そのような記憶デバイスは、例えば、行及び列のフォーマットに配置された複数の記憶デバイスを備えるアレイ構成に形成することができる。このアレイ内の記憶デバイスのそれぞれは、個別にアドレス指定され、その記憶デバイスに対して読み出し又は書き込みを行うことができる。例えば、行及び列は個別にアドレス指定され、対応する記憶デバイスに対して読み出し又は書き込みを行うことができる。
【０００２】
本開示の特徴は、以下の図（複数の場合もある）に、限定ではなく例として示されている。これらの図において、同様の参照符号は、同様の要素を示している。
【図面の簡単な説明】
【０００３】
【図１】本開示の一例による記憶デバイス読み出し装置のアーキテクチャを示す図である。
【図２】本開示の一例による記憶デバイス読み出しの方法を示す図である。
【図３】本開示の一例によるコンピュータシステムを示す図である。
【発明を実施するための形態】
【０００４】
簡単にするとともに例示のために、本開示は、主に例を参照することによって説明される。以下の説明では、本開示の十分な理解を提供するために多数の具体的な詳細が述べられる。しかしながら、これらの具体的な詳細への限定がなくても本開示を実施することができることは容易に明らかであろう。それ以外の場合には、幾つかの方法及び構造は、本開示を不必要に分かりにくくしないように詳細に説明されていない。
【０００５】
本開示の全体を通して、用語「１つの」、または、特に数量が特定されていないものは、特定の要素の少なくとも１つを示すことを意図している。「含む」という用語は、本明細書において用いられるとき、明示されたものを含むが、含む対象は明示されたものに限定されないことを意味し、「備える」という用語は、本明細書において用いられるとき、明示されたものを備えるが、備える対象は明示されたものに限定されないことを意味する。「基づいて」という用語は、少なくとも部分的に基づいていることを意味する。
【０００６】
メモリスタアレイ等の記憶デバイスの行と列との間にリングオシレータを接続して、この行及び列によってアドレス指定されるメモリスタに記憶されたビットを読み出すことができる。リングオシレータは、行及び列によってアドレス指定されるメモリスタ内のビットの値を求めるのに用いることができる振動の固有周期を示す。振動の周期を測定する１つの技法は、リングオシレータの出力を用いて、十分なサイクルの間、カウンタをクロック制御し、相違が１０％以下の場合がある周波数を弁別することを含むことができる。この技法は、例えば、異なる周波数を弁別するのに要する可能性があるサイクル数に基づいて振動の周期を求めるのに比較的長い時間を要する可能性がある。振動の周期を測定する別の技法は、リングオシレータよりもかなり高い周波数の固定クロックによってクロック制御されたカウンタを用いることを含むことができる。そのようなカウンタは、リングオシレータ出力のエッジにおいて始動することができ、その後、固定数のエッジで停止することができる。しかしながら、そのようなカウンタによって、全体的な読み出し／書き込みプロセスに複雑さ及び追加の電力消費の必要性が付加される可能性がある。
【０００７】
記憶デバイス読み出し装置及び記憶デバイス読み出しの方法が、本明細書において開示され、最小のレイテンシを有するリングオシレータの振動の周期の測定を提供する。一例によれば、記憶デバイス読み出し装置は、リングオシレータの振動の周期を測定するのに用いられる時間／デジタル回路（すなわち、時間／デジタルモジュールの回路）を備えることができる。測定された振動の周期は、メモリスタアレイ等のメモリアレイにおいて行及び列によってアドレス指定されるメモリスタ内のビットの値を求めるのに用いることができる。時間／デジタル回路は、一連のバッファ及びレジスタ（例えば、一組のラッチ又はフリップフロップ）を備えることができる。リングオシレータの出力は、一連のバッファと、レジスタのクロック入力とに供給することができる。一連のバッファの長さは、この一連のバッファの可能な限り最速の伝播の遅延時間が、時間／デジタル回路が測定するように設計された最長周期の少なくとも２分の１となるように選ぶことができる。プライオリティエンコーダ回路をレジスタ出力に適用することができ、その結果得られたバイナリ値は、リングオシレータ周期の測定値を表すことができる。時間／デジタル回路の使用によって、リングオシレータの振動の周期の測定におけるあらゆるレイテンシが最小になる。
【０００８】
一例によれば、記憶デバイス読み出しの方法は、複数の記憶デバイスのうちの１つの記憶デバイスに結合されたリングオシレータの出力である入力信号を受信することと、時間／デジタル回路によってリングオシレータの振動の周期を測定することとを含むことができる。
【０００９】
図１は、一例による記憶デバイス読み出し装置１００のアーキテクチャを示している。図１を参照すると、装置１００は、メモリアレイ１０２と、装置１００の他の様々な動作とを制御するメモリアレイ制御モジュール１０１を備えるものとして示されている。メモリアレイ１０２は、メモリスタ等の複数のデータ記憶デバイス１０３を備えることができる。データ記憶デバイス１０３のそれぞれは、行アドレスライン１０４及び列アドレスライン１０５によって個別にアドレス指定可能とすることができる。行スイッチモジュール１０６は、行アドレスライン１０４によって装置１００の様々な態様を記憶デバイス１０３のうちの選択されたものに結合することができる。同様に、列スイッチモジュール１０７は、列アドレスライン１０５によって装置１００の様々な態様を記憶デバイス１０３のうちの選択されたものに結合することができる。リングオシレータ１０８は、行アドレスライン１０４及び列アドレスライン１０５によってアドレス指定された特定の記憶デバイス１０３内のビットの値を求めるのに用いることができる振動の固有周期を有する。リングオシレータ１０８の出力１０９は、時間／デジタル回路を備える時間／デジタルモジュール１１０に供給することができる。例えば、リングオシレータ１０８の出力１０９は、時間／デジタルモジュール１１０の一連のバッファ１１１に供給することができる。バッファ１１１のそれぞれの出力は、一連のフリップフロップ１１２のうちの対応するフリップフロップに供給することができる。フリップフロップ１１２は、リングオシレータ１０８の発振信号を用いてクロック制御することができる。この発振信号は、出力１０９に含まれている。プライオリティエンコーダ１１３は、リングオシレータ１０８の周期に対応するバイナリ値を求めることができる。リングオシレータ１０８の振動の周期に対応するバイナリ値は、比較器１１４を用いて、閾値レジスタ１１５に記憶された値と比較することができる。比較器１１４による比較の出力は、１１６において出力することができる。
【００１０】
装置１００及びその様々な構成要素は、システムオンチップ（ＳｏＣ）、特定用途向け集積回路（ＡＳＩＣ）等の様々なデジタル論理回路を用いてハードウェアで実施することができる。加えて又は代替的に、装置１００及び装置１００内の他の様々な機能を実行するその様々な構成要素は、非一時的コンピュータ可読媒体上に記憶されたマシン可読命令を含むことができる。加えて又は代替的に、装置１００及びその様々な構成要素は、ハードウェア、又はマシン可読命令とハードウェアとを組み合わせたものを含むことができる。
【００１１】
メモリアレイ制御モジュール１０１は、メモリアレイ１０２と、装置１００の他の様々な動作とを制御することができる。例えば、メモリアレイ制御モジュール１０１は、メモリアレイ１０２内へのデータ値の記憶、メモリアレイ１０２からのデータ値の読み出し、行スイッチモジュール１０６及び列スイッチモジュール１０７の動作の制御、装置１００のソースからのデータ値を受信、このソースへのデータ値の提供等を行うことができる。メモリアレイ制御モジュール１０１は、例えば、選択されたデータ記憶デバイス１０３の不揮発性電気抵抗を増加又は減少させるようにフォーマットされた直流（ＤＣ）パルスによって、データ値をデータ記憶デバイス１０３に記憶する（すなわち、書き込む又はプログラムする）ことができる。メモリアレイ制御モジュール１０１は、リングオシレータ１０８によってデータ記憶デバイス１０３に記憶されたデータ値を取り出す（すなわち、読み出す）こともできる。
【００１２】
データ記憶デバイス１０３は、その電気特性に基づいて、少なくとも２つの異なったデータ値を記憶することができる。例えば、データ記憶デバイス１０３は、抵抗、キャパシタンス、インダクタンス、又はそれらの組み合わせ等の電気特性を有することができる。各データ記憶デバイス１０３は、その電気抵抗の不揮発性の調整に基づいて、１ビットのバイナリデータ値（例えば、０又は１）を記憶することができる。データ記憶デバイス１０３は、他のタイプのデータ値（例えば、基底３、基底８等）も記憶することができる。メモリアレイ１０２は、メモリスタ等の複数のデータ記憶デバイス１０３を備えることができる。図１の例では、メモリアレイ１０２は、１２個のデータ記憶デバイス１０３を備えるものとして示されている。しかしながら、当業者であれば、この開示を考慮して、メモリアレイ１０２は、任意の数のデータ記憶デバイス１０３を備えることができることを理解するであろう。データ記憶デバイス１０３のそれぞれは、データ値の書き込み又は記憶されたデータ値の読み出しを行うために、行アドレスライン１０４のうちの１つ及び列アドレスライン１０５のうちの１つによって個別にアドレス指定可能とすることができる。
【００１３】
行スイッチモジュール１０６は、行アドレスライン１０４によって、装置１００の様々な態様を記憶デバイス１０３のうちの選択されたものに結合することができる。同様に、列スイッチモジュール１０７は、列アドレスライン１０５によって、装置１００の様々な態様を記憶デバイス１０３のうちの選択されたものに結合することができる。行スイッチモジュール１０６及び列スイッチモジュール１０７は、それぞれ、電界効果トランジスタ（ＦＥＴ）、パスＦＥＴ、パスゲート、ダイオード、バイポーラトランジスタ、電気機械式スイッチ、又は他のデバイスを含むことができる。
【００１４】
リングオシレータ１０８は、行アドレスライン１０４及び列アドレスライン１０５によってアドレス指定される特定の記憶デバイス１０３に記憶されたビットの値を求めるのに用いることができる振動の固有周期を示す。リングオシレータ１０８は、直列回路配列で結合された奇数個の論理インバータゲートによって規定することができるか、又はそれらの奇数個の論理インバータゲートを備えることができる。リングオシレータ１０８は、入力ノード１１７及び出力ノード１１８を備えることができる。リングオシレータ１０８は、出力ノード１１８において、時間／デジタル回路を備える時間／デジタルモジュール１１０に供給される出力１０９も備えることができる。リングオシレータ１０８は、行スイッチモジュール１０６及び列スイッチモジュール１０７によって、記憶デバイス１０３のうちの選択されたものに結合することができる。特定の記憶デバイス１０３は、入力ノード１１７、出力ノード１１８、行スイッチモジュール１０６、及び列スイッチモジュール１０７によってリングオシレータ１０８に結合されたとき、フィードバック経路又はフィードバックループの一部分を規定することができる。選択された記憶デバイス１０３は、リングオシレータ１０８に対してフィードバックループ内に直列配列で配置することができる。フィードバックループは、行スイッチモジュール１０６及び列スイッチモジュール１０７によって、選択された記憶デバイス１０３をリングオシレータ１０８と結合したときに形成することができる。例えば、リングオシレータ１０８は、フィードバックループを確立するように、行アドレスライン１０４及び列アドレスライン１０５によって記憶デバイス１０３に選択的に結合することができる。
【００１５】
リングオシレータ１０８は、行アドレスライン１０４及び列アドレスライン１０５によってアドレス指定される特定の記憶デバイス１０３に記憶されたビットの値を求めるのに用いることができる振動の周期を有することができる。一般に、リングオシレータ１０８の振動の周期は、行アドレスライン１０４及び列アドレスライン１０５によってアドレス指定される記憶デバイス１０３が高抵抗状態にあるのか又は低抵抗状態にあるのかを判断するために測定することができる。例えば、リングオシレータ１０８は、これに結合された記憶デバイス１０３のうちの１つに記憶されたデータ値（例えば、ビット）に対応する振動の周期を有することができる。
【００１６】
リングオシレータ１０８の出力１０９は、時間／デジタルモジュール１１０の一連のバッファ１１１に供給することができる。一連のバッファ１１１の各バッファの出力は、一連のフリップフロップ１１２の対応するフリップフロップに供給することができる。フリップフロップ１１２のそれぞれは、リングオシレータ１０８の出力１０９のバッファリングされない発振信号を用いてクロック制御することができる。一連のバッファ１１１の各バッファは、伝播遅延を有する場合がある。例えば、バッファ１１１の一組の出力が、並列バスとみなされ、並列バスが出力１０９の立ち上がりエッジにおいてクロック制御される場合、一連のフリップフロップ１１２のうちの最初のフリップフロップは、立ち上がりエッジよりも前の値、すなわち０を記録する。その後のバッファ１１１及び対応するフリップフロップ１１２は、所与の時点において検討されるので、バッファ１１１の全遅延は、出力１０９の周期の２分の１を越える。一連のフリップフロップ１１２のうちのそのフリップフロップと、その一連における更に後続のフリップフロップ１１２とは、出力１０９の以前の立ち下がりエッジよりも前に存在した値、すなわち１をとる。一連のバッファ１１１への入力信号の１から０への遷移又は０から１への遷移のロケーションは、リングオシレータ１０８の振動の周期の測定値に対応することができる。
【００１７】
本明細書において論述したように、フリップフロップ１１２は、リングオシレータ１０８の出力１０９のバッファリングされない発振信号を用いてクロック制御することができる。一例によれば、フリップフロップ１１２のそれぞれは、ポジティブエッジトリガフリップフロップ（例えば、２０ビット幅）とすることができる。フリップフロップクロックにおけるポジティブエッジが発生するインスタンスにおいて、リングオシレータ１０８の０から１への遷移の結果は、一連のバッファ１１１内のバッファのいずれによっても観測されていないことになる。この段階において、フリップフロップの第１ビットは、０を記録することになる。その後の全てのフリップフロップのビットも、リングオシレータ１０８の出力信号（すなわち、出力１０９）が、十分に遅延されて、以前の１から０への遷移を見るまで、０を記録することになる。この時点で、フリップフロップ１１２は、０ではなく１をとることになる。その上、リングオシレータ１０８の周期が短くなると、その結果、その遷移は、フリップフロップビットの並列出力としてより早期に（すなわち、より左方に）見られる。
【００１８】
一連のバッファ１１１の長さは、この一連のバッファ１１１の可能な限り最速の伝播の遅延時間が、時間／デジタルモジュール１１０が測定するように設計された最長周期の少なくとも２分の１となるように選ぶことができる。例えば、一連のバッファ１１１の長さが短すぎる（例えば、リングオシレータ１０８の可能な限り最長の振動の周期の１／２よりも短い）場合、リングオシレータ１０８の最長の振動の周期について、一連のバッファ１１１の遠端における最も遅延した信号は、まだ、０の値を与えることになる。このため、一連のバッファ１１１の長さ（すなわち、必要とされるバッファの数）は、リングオシレータ１０８の可能な限り最長の振動の周期を２によって除算し、その結果を一連のバッファ１１１の各バッファの伝播遅延によって除算することによって求めることができる。
【００１９】
プライオリティエンコーダ１１３は、リングオシレータ１０８の振動の周期に対応するバイナリ値を求めるファインドファーストワン回路（最初の１を見つける回路）（又はファインドファーストゼロ回路（最初の０を見つける回路））を備えることができる。プライオリティエンコーダ１１３は、一連の１及びその後に続く０、又はその逆のものをフリップフロップ１１２から受信することができ、受信した一連のものをバイナリ値に符号化することができる。プライオリティエンコーダ１１３は、フリップフロップ１１２からの一組の並列入力を備えることができ、バイナリ符号化出力を生成することができる。一例によれば、プライオリティエンコーダ１１３が、２０ビットの入力及び５ビットの出力を備え、フリップフロップ１１２における最後のビット（すなわち、最も右のビット）が１であり、残りのビットが０である場合、プライオリティエンコーダ１１３の出力は、バイナリ１（すなわち、００００１）である。別の例によれば、プライオリティエンコーダ１１３が、２０ビットの入力及び５ビットの出力を備え、フリップフロップ１１２における第２ビット（すなわち、最も左から２番目のビット）が１である場合、プライオリティエンコーダ１１３の出力は、バイナリ１９（すなわち、１００１１）である。したがって、プライオリティエンコーダ１１３については、小さい数に対応する出力は、リングオシレータ１０８の低い周波数（例えば、記憶デバイス１０３に記憶されたビットの第１の値）に対応することができ、大きい数に対応する出力は、リングオシレータ１０８の高い周波数（例えば、記憶デバイス１０３に記憶されたビットの第２の値）に対応することができる。
【００２０】
閾値は、プライオリティエンコーダ１１３の出力における数の方が小さいことによって、比較器１１４が論理０を駆動し、この数の方が大きいことによって、閾値により比較器１１４が論理１を駆動するか、又はこれらの逆を行うように設定することができる。例えば、記憶デバイス１０３が１又は０を記憶している場合、閾値は、プライオリティエンコーダ１１３の出力の可能な範囲の中央に設定することができる。
【００２１】
図２は、上記でその構成を詳細に説明した記憶デバイス読み出し装置１００の一例に対応する記憶デバイス読み出しの方法２００のフローチャートを示している。方法２００は、限定ではなく例として、図１に関する記憶デバイス読み出し装置１００上で実施することができる。方法２００は、他の装置において実施することもできる。
【００２２】
図２の方法２００を参照すると、ブロック２０１において、複数の記憶デバイスのうちの１つの記憶デバイスに結合されたリングオシレータの振動の周期を示す入力信号を受信することができる。例えば、図１を参照すると、メモリアレイ制御モジュール１０１の時間／デジタルモジュール１１０は、複数の記憶デバイス（すなわち、メモリアレイ１０２）のうちの１つの記憶デバイス１０３に結合されたリングオシレータ１０８の振動の固有周期を示す入力信号（すなわち、リングオシレータ１０８の出力１０９）を受信することができる。
【００２３】
ブロック２０２において、リングオシレータの振動の周期は、時間／デジタル回路によって測定することができる。例えば、図１を参照すると、リングオシレータ１０８の振動の周期は、時間／デジタル回路（例えば、時間／デジタル回路を備える時間／デジタルモジュール１１０）によって測定することができる。
【００２４】
ブロック２０３において、記憶デバイスに記憶されたデータの値を上記測定に基づいて求めることができる。例えば、図１を参照すると、記憶デバイス１０３に記憶されたデータの値を上記測定に基づいて求めることができる。
【００２５】
図３は、本明細書において説明した実施形態とともに用いることができるコンピュータシステム３００を示している。コンピュータシステム３００は、サーバ又は別のコンピュータシステム内に存在することができる構成要素を備えることができる汎用プラットフォームを表すことができる。コンピュータシステム３００は、装置１００用のプラットフォームとして用いることができる。コンピュータシステム３００は、プロセッサ又は他のハードウェア処理回路によって、本明細書において説明した方法、機能、及び他のプロセスを実行することができる。これらの方法、機能、及び他のプロセスは、コンピュータ可読媒体上に記憶されたマシン可読命令として具現化することができる。このコンピュータ可読媒体は、例えば、ハードウェア記憶デバイス（例えば、ＲＡＭ（ランダムアクセスメモリ）、ＲＯＭ（読み出し専用メモリ）、ＥＰＲＯＭ（消去可能プログラマブルＲＯＭ）、ＥＥＰＲＯＭ（電気的消去可能プログラマブルＲＯＭ）、ハードドライブ、及びフラッシュメモリ）等の非一時的なものとすることができる。
【００２６】
コンピュータシステム３００は、本明細書において説明した方法、機能、及び他のプロセスの一部又は全てを実行するマシン可読命令を実施又は実行することができるプロセッサ３０２を備えることができる。プロセッサ３０２からのコマンド及びデータは、通信バス３０４を介して通信することができる。コンピュータシステム３００は、例えば、プロセッサ３０２用のマシン可読命令及びデータが、ランタイムの間に常駐することができるランダムアクセスメモリ（ＲＡＭ）等のメインメモリ３０６や、不揮発性とすることができ、マシン可読命令及びデータを記憶する２次データストレージ３０８等を備えることができる。これらのメモリ及びデータストレージは、コンピュータ可読媒体の例とすることができる。メモリ３０６は、ランタイムの間、メモリ３０６に常駐し、プロセッサ３０２によって実行されるマシン可読命令を含む記憶デバイス読み出しモジュール３２０を備えることができる。記憶デバイス読み出しモジュール３２０は、図１に示す装置１００のモジュールを含むことができる。
【００２７】
コンピュータシステム３００は、例えば、キーボード、マウス、ディスプレイ等のＩ／Ｏデバイス３１０を備えることができる。コンピュータシステム３００は、ネットワークに接続するネットワークインタフェース３１２を備えることができる。他の既知の電子構成要素をコンピュータシステム３００において追加又は代用することができる。
【００２８】
例を参照して実施形態を説明してきたが、請求項に記載の実施形態の範囲から逸脱することなく、説明した実施形態に対する様々な変更を行うことができる。
【図１】
2016514338.tif 000003
【図２】
2016514338.tif 000004
【図３】
2016514338.tif 000005
【国際調査報告】
2016514338.tif 000006
2016514338.tif 000007