(57)【要約】  電子装置を駆動するために電力を提供する電気回路が本明細書に示される。電気回路は一次電源回路と二次電源回路とを含む。一次電源回路は電源から交流（ＡＣ）入力電力信号を受け取り、中間直流（ＤＣ）電力信号を発生させる。中間ＤＣ電力信号は、ＡＣ入力電力信号の電圧レベルより小さい第１の電圧レベルで発生する。二次電源回路は一次電源回路から中間ＤＣ電力信号を受け取り、出力ＤＣ電力信号を電子装置に供給する。出力ＤＣ電力信号は、中間ＤＣ電力信号の第１の電圧レベルより小さい出力電圧レベルで供給される。【選択図】図１
2016504907.tif 000002
【特許請求の範囲】
【請求項１】
電源への電気的な結合に適合する一次電源回路と、
前記一次電源回路に電気的に結合する二次電源回路と
を備える、電子装置を駆動するために電力を提供する電気回路であって、
前記一次電源回路は、前記電源から交流（ＡＣ）入力電力信号を受け取り、中間直流（ＤＣ）電力信号を発生するように構成され、
前記中間ＤＣ電力信号は、前記ＡＣ入力電力信号の電圧レベルより小さい第１の電圧レベルで発生し、
前記二次電源回路は、前記一次電源回路から前記中間ＤＣ電力信号を受け取り、出力ＤＣ電力信号を電子装置に供給するように構成され、
前記出力ＤＣ電力信号は、前記中間ＤＣ電力信号の前記第１の電圧レベルより小さい出力電圧レベルで供給されている、電気回路。
【請求項２】
前記一次電源回路は、前記電源から前記ＡＣ電源入力信号を受け取り、整流されたＤＣ電力信号を発生するように構成される整流回路を含み、
前記整流されたＤＣ電力信号は、前記ＡＣ入力電力信号の前記電圧レベルにほぼ等しい電圧レベルを有する、請求項１に記載の電気回路。
【請求項３】
前記整流回路が全波ブリッジ整流器を含む、請求項２に記載の電気回路。
【請求項４】
前記一次電源回路が、前記整流回路から前記整流されたＤＣ電力信号を受け取り、前記中間ＤＣ電力信号を発生させるための前記整流回路に結合されるスイッチコンデンサ電圧降伏回路を含む、請求項２に記載の電気回路。
【請求項５】
前記スイッチコンデンサ電圧降伏回路が、
並列に電気的に結合される一対のフライバックコンデンサと、
前記一対のフライバックコンデンサのそれぞれに電気的に結合される複数のスイッチ組立体と、
充電フェーズと放電フェーズとの間で作動している前記複数のスイッチ組立体と、
前記一対のフライバックコンデンサのそれぞれに電気的に結合される保持コンデンサと
を含み、
前記複数のスイッチ組立体が、前記充電フェーズの間、前記整流されたＤＣ電力信号を前記一対のフライバックコンデンサのそれぞれに選択的に供給し、前記放電フェーズの間、前記中間ＤＣ電力信号を前記保持コンデンサに選択的に供給するように作動している、請求項４に記載の電気回路。
【請求項６】
前記スイッチ組立体の少なくとも１つが、
ＮチャネルＭＯＳＦＥＴスイッチと、
制御信号を前記ＮチャネルＭＯＳＦＥＴスイッチに供給するために、前記ＮチャネルＭＯＳＦＥＴスイッチに結合されるレベルシフタと、
前記レベルシフタに結合されるディクソンチャージポンプと
を含み、
前記ディクソンチャージポンプは、前記整流されたＤＣ電力信号を受け取り、前記整流されたＤＣ電力信号の前記電圧レベルより大きい電圧レベルを有する出力電力信号を発生させるように構成され、
前記出力電力信号が、前記ＮチャネルＭＯＳＦＥＴスイッチを作動させるために前記レベルシフタに供給されている、請求項５に記載の電気回路。
【請求項７】
前記スイッチコンデンサ電圧降伏回路が、前記複数のスイッチ組立体のそれぞれに結合される制御回路を含み、
前記制御回路が、
前記整流されたＤＣ電力信号の電圧レベルを検知するための電圧検知回路と、
前記検知された電圧レベルの関数として前記スイッチコンデンサ電圧降伏回路のゲイン設定を選択するように構成され、前記選択されたゲイン設定の関数として前記複数のスイッチ組立体のそれぞれを作動させるゲイン制御器と
を含む、請求項５に記載の電気回路。
【請求項８】
前記一次電源回路は、前記スイッチコンデンサ電圧降伏回路に並列に電気的に結合されるバックレギュレータ回路を含み、
前記バックレギュレータ回路は、前記整流回路から前記整流されたＤＣ電力信号を受け取り、前記中間ＤＣ電力信号を発生させる、請求項４に記載の電気回路。
【請求項９】
前記バックレギュレータ回路は、電圧低下回路に結合されるレギュレータスイッチ組立体を含み、
前記電圧低下回路は、
ダイオードと、
インダクタと、
コンデンサと
を含み、
前記レギュレータスイッチ組立体は、前記整流されたＤＣ電力信号を前記電圧低下回路に選択的に供給するように作動している、請求項８に記載の電気回路。
【請求項１０】
前記バックレギュレータ回路は、前記整流されたＤＣ電力信号を前記電圧低下回路に選択的に供給するために、パルス幅変調制御信号を前記調整されたスイッチ組立体に提供するための制御回路を含み、
前記制御回路は、
前記中間ＤＣ電力信号の前記第１の電圧レベルを検知するための電圧検知回路と、
前記検知された第１の電圧レベルの関数として前記パルス幅変調制御信号を発生させるためのレギュレータ制御器と
を含み、
前記レギュレータ制御器は、あらかじめ定義された電圧レベルで前記中間ＤＣ電力信号の前記電圧レベルを維持するために供給されている前記制御信号のデューティサイクルを調整するように構成される、請求項９に記載の電気回路。
【請求項１１】
前記二次電源回路は、一次電圧低下回路と二次電圧低下回路とを含むフォワードコンバータ回路を含み、
前記一次電圧低下回路は、前記一次電源回路から前記中間ＤＣ電力信号を受け取り、二次ＤＣ電力信号を前記二次電圧低下回路に供給するように構成され、
前記二次ＤＣ電力信号は、前記中間ＤＣ電力信号の前記電圧レベルより小さい電圧レベルを有し、
前記二次電圧低下回路は、前記二次ＤＣ電力信号を受け取り、前記電子装置に供給されている前記出力ＤＣ電力信号を発生させるように構成される、請求項１に記載の電気回路。
【請求項１２】
前記一次電圧低下回路は、
トランスと、
前記一次電源回路に結合されている前記トランスの一次側と、
前記二次電圧低下回路に結合されている前記トランスの二次側と
を含む、請求項１１に記載の電気回路。
【請求項１３】
前記二次電圧低下回路は、
一対のダイオードと、
インダクタと、
コンデンサと
を含む、請求項１２に記載の電気回路。
【請求項１４】
電源からＡＣ電源入力信号を受け取り、整流されたＤＣ電力信号を発生させるように構成される整流回路と、
前記整流回路から前記整流されたＤＣ電力信号を受け取るために前記整流回路に結合されるスイッチコンデンサ電圧降伏回路及び集積回路制御器と、
前記集積回路制御器は、前記ＡＣ電源入力信号の電圧レベルを検知し、中間ＤＣ電力信号を発生させるために前記検知された電圧レベルの関数として前記スイッチコンデンサ電圧降伏回路の前記ゲインを調整する前記集積回路制御器と、
前記スイッチコンデンサ電圧降伏回路に結合されるフォワードコンバータ回路と
を備える、電子装置に電力を供給するために電力を提供するパワーモジュールであって、
前記フォワードコンバータ回路は、前記中間ＤＣ電力信号を受け取り、電子装置に供給されている出力ＤＣ電力信号を発生させるためのトランスを含む、パワーモジュール。
【請求項１５】
前記スイッチコンデンサ電圧降伏回路と並列に電気的に結合されるバックレギュレータ回路を含み、
前記バックレギュレータ回路は、前記整流回路から前記整流されたＤＣ電力信号を受け取り、前記中間ＤＣ電力信号を発生させるためのレギュレータスイッチ組立体を含む、請求項１４に記載のパワーモジュール。
【請求項１６】
前記集積回路制御器が、パルス幅変調制御信号を前記調整されたスイッチ組立体に提供するためのバックレギュレータ制御回路を含む、請求項１５に記載のパワーモジュール。
【請求項１７】
前記フォワードコンバータ回路が、前記トランス一次側に結合されるトランススイッチ組立体を含み、
集積回路が、前記出力ＤＣ電力信号の電圧レベルを維持するために前記トランススイッチ組立体を選択的に作動させるためのトランス制御回路を含む、請求項１４に記載のパワーモジュール。
【請求項１８】
前記スイッチコンデンサ電圧降伏回路は、
並列に電気的に結合される一対のフライバックコンデンサと、
前記一対のフライバックコンデンサのそれぞれに電気的に結合される複数のスイッチ組立体と
を含む、請求項１４に記載のパワーモジュール。
【請求項１９】
前記スイッチ組立体の少なくとも１つが、
ＮチャネルＭＯＳＦＥＴスイッチと、
前記ＮチャネルＭＯＳＦＥＴスイッチに結合されるディクソンチャージポンプと
を含む、請求項１８に記載のパワーモジュール。
【請求項２０】
前記ＮチャネルＭＯＳＦＥＴが前記集積回路内に形成される、請求項１８に記載のパワーモジュール。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本願は、２０１４年１０月２８日に出願された米国仮特許出願第６２／０６９６７２号、２０１４年３月６日に出願された米国仮特許出願第６１／９４９，１７１号、及び２０１３年１０月２８日に出願された米国仮特許出願第６１／８９６，５５７号の優先権を主張し、これらすべての特許は、あらゆる目的のため、参照によりその全体が本明細書に組み込まれる。
【技術分野】
【０００２】
本発明は一般に電力回路に関し、より詳細には、家電装置の充電及び／または駆動に使用する電力を提供するための電力回路に関する。
【背景技術】
【０００３】
エネルギ危機に関しては、電流負荷を下げる需要側の対応が必要である。エネルギ危機は世界中に広がっている。たとえば、Ｕ．Ｓ．Ｄｅｐａｒｔｍｅｎｔ  ｏｆ  Ｅｎｅｒｇｙは、２０１５年までに、平均して、米国内の平均需要に対する供給に十分な電力が足りなくなると予測している。
【０００４】
制御可能な犯人の１つは「バンパイア負荷」である。「ＡＣアダプタ電力」または「待機電力」とも呼ばれるこの電気の浪費は、Ｕ．Ｓ．Ｄｅｐａｒｔｍｅｎｔ  ｏｆ  Ｅｎｅｒｇｙ（ＤＯＥ）により、毎年１０００億ｋＷを上回ると推定され、浪費されたエネルギは１００億ドル以上と見積もられている。バンパイア負荷を生み出すものには、携帯電話充電器、ラップトップ充電器、ノートブック充電器、計算機充電器、小型家庭電化製品、及びその他の電池式消費者装置が含まれる。
【０００５】
Ｕ．Ｓ．Ｄｅｐａｒｔｍｅｎｔ  ｏｆ  Ｅｎｅｒｇｙは２００８年に次のように述べている。
【０００６】
「多くの機器はスイッチが切られているときも、わずかに電力を引き込み続ける。これらの「疑似」負荷は、ＶＣＲ、テレビ、ステレオ、コンピュータ及び台所器具などの、電気を使用する大部分の機器で発生する。これは、機器のプラグを抜く、または、テーブルタップを使用してテーブルタップ上のスイッチを使用することにより、機器への電力をすべて切断することで回避できる」
【０００７】
Ｕ．Ｓ．Ｄｅｐａｒｔｍｅｎｔ  ｏｆ  Ｅｎｅｒｇｙによると、以下の種類の装置は待機電力を消費する。
１．電圧変換のためのトランス。（携帯電話、ラップトップ及びノートパッド、計算機、ならびにＡＣアダプタ充電器を使用するその他の電池式装置を含む）。
２．スイッチが切られた装置に電力を供給するＡＣアダプタ電源。（携帯電話、ラップトップ及びノートパッド、計算機、電池式ドリル及びツールを含み、それらはすべてＡＣアダプタ充電器を有し、バッテリに完全に充電しているか、装置から実際に分離されている）。
３．ウォームアップ遅延なしで直ちに使用者の動きに反応する「瞬時ＯＮ」機能を有する多くの装置。
４．リモコンで目覚めさせることができるスタンバイモードの電子及び電気装置、たとえば、エアコン、テレビ受像器などのオーディオビジュアル機器。
５．スイッチが切られているときでさえ、たとえば電動タイマで、いくつかの機能を実行できる電子及び電気装置。大部分の現代のコンピュータは待機電力を消費し、遠隔で（Ｗａｋｅ  ｏｎ  ＬＡＮなどによって）、または指定された時間に目覚めさせることができる。これらの機能はたとえ必要でない場合も常に有効である。（時には背面のスイッチで）電源を切ることによって電力を節約できるが、それは機能が必要ない場合だけである。
６．無停電電源装置（ＵＰＳ）
【０００８】
これはすべて、携帯電話、ラップトップ、またはその他装置が完全に充電されているときでさえ、電流はまだ流れているが、何も行うことなく電気を浪費していることを意味している。最近になって製造された装置及び機器は、一日中、毎日、電流を引き込み続けている。そして、経費がかかり、世界中でエネルギ危機をあおっている。
【０００９】
Ｎａｔｉｏｎａｌ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｓｔａｎｄａｒｄｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ（ＮＩＳＴ）（Ｕ．Ｓ．Ｄｅｐａｒｔｍｅｎｔ  ｏｆ  Ｃｏｍｍｅｒｃｅの部門）は２０１０年に、そのＢｕｉｌｄｉｎｇｓ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｅｓｅａｒｃｈ  ａｎｄ  Ｄｅｖｅｌｏｐｍｅｎｔ  Ｓｕｂｃｏｍｍｉｔｔｅｅを通して「プラグ負荷」削減の目標を表明し、次のように述べた。
【００１０】
「全体の消費に対するプラグ負荷の影響は極めて重大である。プラグ負荷は、商業用建物については全エネルギ使用量の３５％、住居については２５％、学校については１０％と推定される。
【００１１】
プラグ負荷を下げる機会としては以下のものがある。
１）より効率的な接続された装置及び機器。
２）使用していない機器の電源を切り、トランス及びその他の機器上の、少量であるが常時の「バンパイア」負荷を削減する自動スイッチ装置。または、
３）居住者の行動の変更」
【００１２】
実質的にすべての現代の電子機器によって経験する問題の１つは、外部式または組込式「パワーモジュール」のどちらであるかにかかわらず、電源は効率的なエネルギではないということである。これは多数の理由から真実であり、その理由の１つは、Ｍｉｃｈａｅｌ  Ｆａｒａｄａｙがトランスを発明した１８３１年までさかのぼる。トランスは、アナログ装置として、特定の巻線ごとに１つの電力出力を生成できるのみであるため、本質的に効率が悪い。そのため、２つの電力出力が必要な場合、２つの二次巻線が必要となる。さらに多くの場合、一般的な現代の外部電源をつくるには、トランスとともに動作する５０を超える部品及び部分が必要であり、その数は、内部式または組込式パワーモジュールの場合、いくぶん少なくなるだけである。電流は、それぞれが異なる電力散逸率を有するさまざまな部品の中及びまわりを、ならびにそれを通過して進む必要があるため、電源の部品の数により本質的に効率が悪くなる。そして、回路トレースさえ、エネルギを浪費する抵抗損失を生じる。
【００１３】
さらに、トランスが動作する方法では、磁界が発生及び崩壊する。すべての電子を、磁界発生／崩壊によって「取り戻す」ことはできないため、多くの場合、流出するものは熱として流出するが、それが、携帯電話、ラップトップ、及びタブレットの充電器を触ってみると、温かくまたは熱く感じる理由である。それはすべての家電が熱を発生する主な理由であり、エネルギ／電気を浪費するだけでなく、その他の関連する電子機器部品の加熱による最終的な損耗を生じさせる。
【００１４】
現在の電子機器で見られる別の非効率性は、異なる部品を駆動させるための複数の内部電源の必要性である。たとえば、現代の世界のパワーモジュールでは、ＭＯＳＦＥＴは、回路における「実世界」インタフェースのより一層重要な部品となっている。
【００１５】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、スイッチング、モータ／ソレノイド駆動、トランスインタフェーシング、及び多くのその他の機能を有効にする。その対極にマイクロプロセッサがある。マイクロプロセッサの特徴は安定した低い動作電圧及び電流であり、それは５ボルト、３．３ボルト、２．７ボルト、さらに１．５ボルトでもよい。大部分のシステムにおいて、ＭＯＳＦＥＴとマイクロプロセッサとは、回路を動作させるために一緒にまたは組み合わせて使用される。しかし、多くの場合、マイクロプロセッサとＭＯＳＦＥＴのドライバとは異なる電圧で作動し、回路内に複数の電源を必要とする。
【００１６】
標準的な高電圧のＮＭＯＳ  ＭＯＳＦＥＴは、それを正常にオン及びオフするために、５〜２０ボルトのゲート電圧を供給できるドライバを必要とする。オンにする場合、ゲートドライバ電圧が有効なレール電力を上回る必要が実際にある。チャージポンプ技術を使用する特殊なドライバは、この目的のために考案された。高圧ＭＯＳＦＥＴゲートドライバのその他の主機能は、現代のＣＭＯＳプロセッサの出力駆動能力と適合させる入力駆動要件を低下させることである。
【００１７】
充電器のような大部分の外部電源装置で一般的な、このＭＯＳＦＥＴ／ドライバ配置は、実際に３つの分離した電源を必要とする。必要な第１の電源は主電力レールであり、それは通常、ＭＯＳＦＥＴに供給される１２７ＶＤＣ〜３７５ＶＤＣの範囲で調整された線間電圧からなる。必要な第２の電源は、ＭＯＳＦＥＴドライバによって必要とされる１５ボルト（またはそれ以上）である。最後にマイクロプロセッサが、多くの異なる様々な電圧のための、別の絶縁された電源を必要とする。
【００１８】
電流の非効率性及びエネルギ浪費の好適な実施例は、典型的なテレビで見ることができ、それは画面、バックライト、主回路基板、ならびに音声及び補助基板を駆動するために、４〜６つもの異なる電源モジュールを必要とする。この電流方式は、必要な電源ごとに、複数のトランス及び多数の部品を必要とする。トランス及び部品（ＭＯＳＦＥＴを含む）は、それらの重複された非効率性によって熱を増大させ、それはテレビの背面が触ってみると常に熱い理由の１つである。さらに、さまざまな電力出力のためにトランスがより必要になるほど、部品がより必要となり、そしてエネルギ浪費のより多くの原因がつくられる。
【００１９】
熱問題に加えて、複数のトランスをベースとした電源のすべては、一般的に４０〜６０の作動する部品が必要であり、典型的なトランスをベースとしたテレビの電源モジュールのために多数の部品を必要とし、費用及び全体の部品寸法が増加する一方で、信頼性は低下する。部品の多重度により、熱として浪費されるエネルギとなるシステム抵抗が増加する。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明は、上記の１つまたは複数の問題に関して、より好適な効率を提供し、レール源からの電気的な突入電流をより制御することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の１つの態様において、電子装置のための充電印加及び／または一定の供給回路の駆動のために、電力を提供する電気回路が提供される。電気回路は、電源への電気的な結合に適合する一次電源回路と、一次電源回路に電気的に結合する二次電源回路とを含む。一次電源回路は、電源から交流（ＡＣ）入力電力信号を受け取り、中間直流（ＤＣ）電力信号を発生するように構成される。ＡＣ入力の場合、中間ＤＣ電力信号は、ＡＣ入力電力信号の電圧レベルより小さい第１の電圧レベルで発生する。二次電源回路は、一次電源回路から中間ＤＣ電力信号を受け取り、出力ＤＣ電力信号を電子装置に供給するように構成される。出力ＤＣ電力信号は、中間ＤＣ電力信号の第１の電圧レベルより小さい出力電圧レベルで供給される。
【００２２】
本発明の別の態様において、モニタ、テレビ、白物家電、データセンタ、及び通信回路基板などの電子装置を駆動するための電力を提供するパワーモジュールが提供される。パワーモジュールは、整流回路と、スイッチコンデンサ電圧降伏回路及び制御器集積回路と、フォワードコンバータ回路とを含む。整流回路は電源からＡＣ電源入力信号を受け取り、整流されたＤＣ電力信号を発生させる。スイッチコンデンサ電圧降伏回路及び制御器集積回路は、整流されたＤＣ電力信号を受け取り、ＡＣ電源入力信号の電圧レベルを検知し、検知された電圧レベルの関数としてスイッチコンデンサ電圧降伏回路のゲインを調整する統合制御器に基づく中間ＤＣ電力信号を発生させる。フォワードコンバータ回路は、中間ＤＣ電力信号を受け取り、電子装置に供給される出力ＤＣ電力信号を発生させるトランスを含む。
【００２３】
本発明のさらなる態様において、ＡＣーＤＣ及びＤＣーＤＣ変換のための高効率スイッチコンデンサ電圧降伏回路が提供される。高効率スイッチコンデンサ電圧降伏回路は、並列に電気的に結合される一対のフライバックコンデンサと、一対のフライバックコンデンサのそれぞれに電気的に結合される複数のスイッチ組立体とを含む。１つの実施形態において、コンデンサの間のゲートは共有される。スイッチ組立体は、充電フェーズの間、入力ＤＣ電力信号を一対のフライバックコンデンサのそれぞれに選択的に供給するように、及び、入力ＤＣ電力信号より低い電圧レベルを有する放電フェーズの間、出力ＤＣ電力信号を電子装置に選択的に供給するように作動してもよい。少なくとも１つのスイッチ組立体は、ＮチャネルＭＯＳＦＥＴスイッチと、制御信号をＮチャネルＭＯＳＦＥＴスイッチに供給するためのレベルシフタとを含んでもよい。さらに、ディクソンチャージポンプをレベルシフタに結合して、入力ＤＣ電力信号を受け取り、入力ＤＣ信号より高い電圧レベルを有する出力電力信号を発生させてもよい。出力電力信号は、ＮチャネルＭＯＳＦＥＴスイッチを作動させるために（または、その他の種類のＭＯＳＦＥＴを閉じるために）、レベルシフタに供給される。さらに、スイッチコンデンサ電圧降伏回路は、入力ＤＣ電力信号の電圧レベルを検知するための電圧検知回路を含む制御回路と、検知された電圧レベルの関数としてスイッチコンデンサ電圧降伏回路のゲイン設定を選択し、選択されたゲイン設定の関数として複数のスイッチ組立体のそれぞれを作動させるように構成されるゲイン制御器とを含んでもよい。
【００２４】
電気回路は、消費者装置が充電を完了し、及び／または電源回路から分離されるときを決定するように構成され、電源回路及び／または電子装置への電源の供給を切断する電源回路を作動させ、ノミ電力の「スタンバイ」モードをつくることが可能である、バンパイア負荷除去システムも含んでもよい。
【００２５】
本発明の別の態様において、電源回路は、同じチップにアナログ及びデジタル部品を含む半導体チップ上に形成される。３５０Ｖのシリコンオンインシュレータ（ＳｏＩ）ＢＣＤプロセスなどの半導体プロセスは、半導体に使用することが可能であり、それは、マイクロコントローラ、タイマ／クォーツリアルタイムクロック、ＰＩＤ制御器及びＰＷＭ制御器、ＭＯＳＦＥＴ、ならびに対応するドライバの、１つのダイ上への集積化を可能とする。さらに、ＣＭＯＳ技術の典型的な固有静電容量は、０．１ｆＦ／μｍ２（ポリポリコンデンサ）から５ｆＦ／μｍ２（ＭＩＭコンデンサ）にわたり、またはセラミックコンデンサを考慮に入れることができる。さらに、ＤＭＯＳのようなプロセスが使用でき、または二基質が考慮でき、炭化珪素の層のような、硝酸ガリウムまたは二酸化珪素を有する二基質のものも使用できる。また、あるいは、硝酸ガリウムまたはヒ化ガリウム及びディープトレンチキャパシタの使用は、シリコンよりもむしろチップの構造のために使用することが可能である。これらの選択肢のすべては、低Ｒｏｎ  ＭＯＳＦＥＴまたはトランジスタで必要な静電容量のために必要である。
【００２６】
ＢＣＤＭＯＳプロセスが電源回路の製造に使用されてもよい。ＢＣＤＭＯＳは、超高電圧（ＵＨＶ）用途のために、単一のチップ上にバイポーラ型（アナログ）、ＣＭＯＳ（ロジック）、及びＤＭＯＳ（電源）の機能を組み込むためのプロセスを含む。ＢＣＤＭＯＳは、ＬＥＤ照明、ＡＣーＤＣ変換、及びスイッチモード電源装置などの幅広い範囲のＵＨＶ用途を提供する。１１０／２２０ＶＡＣの電源から「オフライン」で直接作動することが可能な、非Ｅｐｉプロセスで実装される集積回路（ＩＣ）は、低オン抵抗及び７５０Ｖを上回る降伏電圧を指定する最適化された４５０Ｖ／７００ＶのＤＲ−ＬＤＭＯＳトランジスタを配置できる。電力スイッチング用途で使用するとき、設計者はより低い伝導及びスイッチング損失を期待できる。
【００２７】
添付図面を参照して以下の詳細な説明によって本発明を十二分に理解すれば、本発明のその他の利点は容易に理解されるであろう。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態による、電子装置に電力を提供するための電子充電装置の概略図である。
【図２】本発明の実施形態による、図１に示される充電装置で電子装置に電力を提供するために使用されてもよい電源回路のブロック図である。
【図３】本発明の実施形態による、図２に示すような「ハイブリッド」電圧降伏回路をつくる電源回路で使用されてもよいバックレギュレータ回路の概略図である。
【図４】本発明の実施形態による、図２に示される電源回路で使用されてもよいスイッチコンデンサ電圧降伏回路の概略図であり、ＲＤＳＯＮ損失をさらに低下させるためのコンデンサ間でのゲート共有を含む。
【図５】本発明の実施形態による、図２に示される電源回路で使用されてもよいスイッチコンデンサ電圧降伏回路の概略図であり、ＲＤＳＯＮ損失をさらに低下させるためのコンデンサ間でのゲート共有を含む。
【図６】本発明の実施形態による、図２に示される電源回路で使用されてもよいスイッチコンデンサ電圧降伏回路の概略図であり、ＲＤＳＯＮ損失をさらに低下させるためのコンデンサ間でのゲート共有を含む。
【図７】本発明の実施形態による、図２に示される電源回路で使用されてもよいスイッチコンデンサ電圧降伏回路の概略図であり、ＲＤＳＯＮ損失をさらに低下させるためのコンデンサ間でのゲート共有を含む。
【図８】本発明の実施形態による、図４に示されるスイッチコンデンサ電圧降伏回路の一部の概略図である。
【図９】本発明の実施形態による、図８に示されるスイッチコンデンサ電圧降伏回路のためのゲイン設定を示す表である。
【図１０】本発明の実施形態による、図９に示されるゲイン設定のそれぞれと関連する充電フェーズモード及び放電フェーズモードにおける、図８に示されるスイッチコンデンサ電圧降伏回路の略図である。
【図１１】本発明の実施形態による、図９に示されるゲイン設定のそれぞれと関連する充電フェーズモード及び放電フェーズモードにおける、図８に示されるスイッチコンデンサ電圧降伏回路の略図である。
【図１２】本発明の実施形態による、図９に示されるゲイン設定のそれぞれと関連する充電フェーズモード及び放電フェーズモードにおける、図８に示されるスイッチコンデンサ電圧降伏回路の略図である。
【図１３】本発明の実施形態による、図２に示される電源回路で使用されてもよいフォワードコンバータ回路の概略図である。
【図１４】本発明の実施形態による、図２に示される電源回路で使用されてもよい警報制御回路の概略図である。
【図１５】本発明の実施形態による、図２に示される電源回路の概略図であり、電力制御器集積回路を含む。
【図１６】本発明の実施形態による、図１０に示される電力制御器集積回路のブロック図である。
【図１７Ａ】本発明の実施形態による、図１０に示される電力制御器集積回路のブロック図である。
【図１７Ｂ】本発明の実施形態による、図１０に示される電力制御器集積回路のブロック図である。
【図１８】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい電力管理ユニットのブロック図である。
【図１９】図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよいパワーオンリセット閾値電圧のグラフ図である。
【図２０】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい比例積分微分レギュレータ制御回路の略図である。
【図２１】本発明の実施形態による、図１６、１７Ａ及び１７Ｂに示される電力制御器集積回路で使用されてもよいデジタル制御ブロックのブロック図である。
【図２２】本発明の実施形態による、図１６、１７Ａ及び１７Ｂに示される電力制御器集積回路で使用されてもよいデジタル制御ブロックのブロック図である。
【図２３】本発明の実施形態による、電子装置に電力を提供するために図２に示される電源回路を作動する方法を示すフローチャートである。
【図２４】本発明の実施形態による、図２３に示される方法で使用されてもよい状態遷移のグラフ図である。
【図２５】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい通信インタフェースの略図である。
【図２６】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよいマイクロプロセッサ通信プロトコルの略図である。
【図２７】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよいＩｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔの略図である。
【図２８】本発明の実施形態による、図２に示される電源回路の略図である。
【図２９】本発明の実施形態による、図２に示される電源回路の略図である。
【図３０】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい配線図である。
【図３１】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路の追加の略図である。
【図３２】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路の追加の略図である。
【図３３】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい低電流検出及びエラー検出のためのアルゴリズムのフローチャートである。
【図３４】本発明の実施形態による、図２に示される電源回路の略図である。
【図３５】本発明の実施形態による、図２に示される電源回路の略図である。
【図３６】本発明の実施形態による、図２に示される電源回路で使用されてもよいレベルシフタの略図である。
【図３７】本発明の実施形態による、図１３に示されるフォワードコンバータ回路で使用されてもよいＲＣＤ回路の略図である。
【図３８】本発明の実施形態による、図２に示される電源回路の追加の略図である。
【図３９】本発明の実施形態による、図２に示される電源回路の追加の略図である。
【図４０】本発明の実施形態による、図２に示される電源回路の一部の略図である。
【図４１】本発明の実施形態による、図２に示される電源回路の別の略図である。
【００２９】
対応する参照文字は、図面全体を通して対応する部品を示す。
【発明を実施するための形態】
【００３０】
図面に関して、及び作動時に、本発明は、ＡＣ主電源（一般的に１２０ＶＡＣ（米国）〜２４０ＶＡＣ［ＥＵ／アジア］）から家電装置にＤＣ電圧出力電力を提供する電源回路を含むパワーモジュールを提供することにより、既知の電力供給システムの不利益の少なくとも一部を解決する。電源回路は、電子記憶装置を充電し、ならびに／あるいは、携帯電話、スマートフォン、タブレットコンピュータ、ラップトップ、及び／または非常に高い効率及び非常に小さい待機電力要件のために本発明からの利益を享受することができる任意の好適な電子装置を含むがそれらに限定されない家電製品を駆動する電力を提供するように構成される。一般に、電源回路は、電源から高電圧のＡＣ電源を受け取り、低電圧のＤＣ電力信号を１つまたは複数の電子装置に供給するために、一次電源回路と二次電源回路とを含む。一次電源回路はＡＣ電源からＡＣ電力信号を受け取り、低下させた電圧レベルで中間直流（ＤＣ）電力信号を発生させる。二次電源回路は一次電源回路から中間ＤＣ電力信号を受け取り、家電装置を駆動及び／または充電するために好適な電圧レベルを有する出力ＤＣ電力信号を発生させて、供給する。
【００３１】
一次電源回路は、ＡＣ電力信号を受け取り、整流されたＤＣ電力信号を発生させるための整流回路と、二次電源回路で使用するために、整流されたＤＣ電圧を低下させた電圧に分割するためのスイッチコンデンサ電圧降伏回路とを含む。スイッチコンデンサ電圧降伏回路は、電力効率を最大化するフライバックコンデンサと、電圧リプルを最小化する保持コンデンサとを含む。１つの実施形態において、スイッチコンデンサ電圧降伏回路は、最大５０ｍＡを供給して、軽負荷状態の下で５０ｍＡから１ｍＡより小さい負荷電流の範囲にわたって９５％以上の効率を維持するように構成される。一次電源回路は、大電流負荷、たとえば、最大４３０ｍＡの電流を取り扱うためのスイッチコンデンサ電圧降伏回路に並列に連結されるスイッチモードバックレギュレータも含んでもよい。バックレギュレータは、ＰチャネルＭＯＳＦＥＴスイッチと、高電圧バックダイオードと、バックエネルギ蓄積インダクタとを含んでもよい。さらに、バックレギュレータは、バックレギュレータＰＭＯＳＦＥＴのオン／オフ時間を制御するパルス幅変調信号を発生させるためのパルス幅変調器（ＰＷＭ）制御器も含んでもよく、また、それは適切なゲートドライバを有するＮＭＯＳＦＥＴとして表されてもよい。
【００３２】
二次電源回路は、一次電源回路から中間ＤＣ電力信号を受け取り、出力ＤＣ電力信号を発生させるためのトランスを含むフォワードコンバータ電源回路を含む。また、フォワードコンバータは、トランスの一次側に連結するＭＯＳＦＥＴと、負荷電流がトランスの二次側から引かれたとき、フォワードコンバータの出力で電圧を調整するためにＭＯＳＦＥＴを作動させる制御回路とを含む。たとえば、フォワードコンバータ制御ループは、任意の不安定性を引き起こすことなく負荷電流の激しい変動（４．５ｎＡ〜４．５Ａ）の下で出力電圧を調整するように構成されてもよい。
【００３３】
現代の世界において、ＭＯＳＦＥＴは、「実世界」インタフェースの一層重要な部品となっている。それは、モータ／ソレノイド駆動、トランスインタフェーシング、及びその他の機能のホストを有効にする。その対極に、マイクロプロセッサがある。それは、安定した低い動作電圧及び電流によって特徴づけられる。多くのシステムにおいて、これらの部品は一緒に使用される。標準的な高電圧のＭＯＳＦＥＴは、ＦＥＴを正常にオンまたはオフするために、５ｖ〜２０ｖ程度のボルト変動をＦＥＴゲートに供給できるドライバを必要とする。ＮＭＯＳＦＥＴをオンにする場合、このゲート駆動電圧が電力レール電圧を上回る必要が実際にある。チャージポンプ技術を使用する特殊なドライバは、この目的のために考案されたが、それらは一般的に個別の部品であり、回路上に必要な多数の電力レールを増加させる。ＦＥＴドライバのその他の主機能は、現代のＣＭＯＳマイクロプロセッサの出力ポート能力と適合させる入力電圧要件を低下させることである。この配置は電源に関してコストがかり、一般的に３つの電源を必要とする。第１は主電力レールである。それは、ＭＯＳＦＥＴに供給される１００〜６００ボルトの範囲の電圧からなる。第２の電源はドライバによって必要とされる５〜２０ボルト、及び、最終的にマイクロプロセッサによって必要とされる電源である。本発明はチップ内のこれらすべてのレールを連結し、その結果、通常、回路と関連する電源及び部品は最小化し、よって、効率は向上する。
【００３４】
多くの状況において、電源は、小型システムにおける部品点数及び費用のかなり大きい割合を構成する。統合された部品は、この式を実質的に変えることが可能である。この新しい部品は、内蔵のチャージポンプを有する適切なドライバが追加される基本部品としての、高出力ＭＯＳＦＥＴの組合せからなる。また、内部的に主レール電源から得られるドライバに必要な電源が追加される。この内部電源からマイクロプロセッサのための電力を供給する出力ピンが、最終的に追加される。多くの適当なシステムにおいて、最終的な部品表は、この新しい装置と、マイクロプロセッサと、主電力レール部品とからなる。これにより、次世代の低コスト／少組立数のマイクロプロセッササブシステムが可能となる。
【００３５】
パワーモジュールは、チップ（Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ）上に高度な電源システムを含み、それは本発明の主題であり、典型的な家庭用または業務用電源コンセントに存在するＡＣ線間電圧を、家電用途のための低下、調整されたＤＣ電圧に変換するための低コストで、非常に効率的な手段を提供するために制御器特定用途向け集積回路（ＡＳＩＣ）を含む。典型的な用途は、携帯電話、タブレット、またはその他の携帯用デバイスのための充電システム、ＵＳＢ電力変換、消費者向け、医療用、及び工業用装置の電源、ならびに多くのその他の可能な用途を含むが、これに限定されるものではない。
【００３６】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、自律型パワーモジュールと汎用パワーモジュールとを含む２つの一次パワーモジュール用途で使用するために構成される。自律型パワーモジュールは、コスト低減のためのアナログフィードバック手法に基づく自律型作動モードで作動する。汎用パワーモジュールは、最終的な出力電圧の調整のためのフィードバックを提供するためにマイクロプロセッサ（μＰ）制御器を利用する汎用作動モードで作動し、それは制御／監視される１つまたは複数の電力レールである可能性がある。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの重要な機能には以下のものが含まれるが、これに限定されるものではない。９０ＶＡＣ〜２６４ＶＡＣの線間電圧での作動（その他の入力電圧はＡＣまたはＤＣのいずれが使用されてもよい）、プログラム可能な出力電圧、ＤＣーＤＣ変換のためのハイブリッドスイッチコンデンサ電圧降伏回路とスイッチモードバックレギュレータ（効率のために同期整流される）、高い精度のためのＰＩＤ調整制御ループ、電流及び温度監視のためのデジタル状態機械、アイドル（バンパイア）作動モードのための超低電力散逸、構成及び制御のためのオプトアイソレーテッドマイクロプロセッサインタフェース、製造試験のためのＩ２Ｃスレーブポート、自動検出入力電圧範囲：１２７ＶＤＣ〜３７３ＶＤＣ（世界的な電圧１１０ＶＡＣ〜２６０ＶＡＣ）、特徴的な出力：２２．５Ｗ（任意のワット数が可能）、高効率作動のためのハイブリッド電圧変換器、積層スイッチコンデンサ電圧降伏モジュール、ＰＷＭゲートドライバによるＰＩＤ調整ループ、複数の負荷レベル及びノミ電力スタンドバイモードでの高効率のための電力スケーリング機能、温度検知及びシャットオフ、短絡及び過電流保護、再起動及び制御ロジックによる調整可能な無負荷／軽負荷シャットオフ、選択可能なアナログまたはデジタル制御、最小限またはまったくない外部回路部品数及び個別の装置寸法、ならびに、任意選択の双方向通信のためのデジタルインタフェース。
【００３７】
さらに、スイッチモードバックレギュレータ回路は、一般的に昇降圧回路として知られているものを含んでもよい、つまり、昇降圧は、ＳＥＰＩＣ、Ｃuｋ、あるいはプッシュプルまたはその他のトポロジと置き換えてもよい。これらは効率のために同期整流を有して、フライバックまたはフォワードコンバータタイポロジのいずれかを使用してもよい。
【００３８】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、高効率及び高精度で出力電圧調整を提供するように構成される高度な電力制御器集積回路である。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの高度な機能は、「充電器」モードまたは「一定供給」モードのいずれかにおいて、多種多様な用途で使用できる多目的装置を使用者に提供する。プログラム可能な出力電圧（１．７Ｖ〜４８Ｖまたはそれ以上）がＴｒｏｎｉｕｍ  ＰＳＳｏＣにより可能であり、さまざまな電流負荷条件にわたって効率はほとんど損失がなく、この機能は「Ｄｉａｌ−ａ−Ｖｏｌｔａｇｅ」機能と呼ばれている。さらに、一般的に１．７Ｖ〜４８Ｖにわたる複数の電圧／電流の組合せをつくるように、複数の出力電流がハイブリッド回路の組合せまたはスイッチコンデンサ回路単独でつくられてもよく、それは大部分の電子装置を駆動するのに十分である。この「Ｄｉａｌ−ａ−Ｖｏｌｔａｇｅ」機能は、顧客によって適切なコードで工場プログラム可能またはプログラム可能であり、その結果、同じチップを１．７Ｖ出力または４８Ｖ出力に使用してもよく、トランス巻線のような任意の外部部品及びトランスを駆動するＦＥＴをわずかに変更するだけである。
【００３９】
チップ（ＰＳＳｏＣ）ＡＳＩＣ上のＴｒｏｎｉｕｍ電源システムは、非常に広い範囲の出力電力にわたって高効率を可能にする高度な出力制御装置である。典型的な「高効率」電源制御装置は全負荷の１０％まで、５０％未満の効率を誇るが、Ｔｒｏｎｉｕｍの装置は全負荷の１％及びそれ以下まで、９０％を超える効率を提供することが意図される。
【００４０】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、中間電圧レールを実装することによって、高電圧のパワー変換のための革命的なトポロジを提供し、システムの電源能力を負荷需要に対応させることを可能とする。また、それにより部品はＡＳＩＣ内に縮小され、必要な外部部品は最小化される。そして、電力の増強された最適化のためのトランスのより広い範囲からの選択が、より小さいコイル損失により可能となる。変換及び調整の分離またはその他のトポロジが必要な場合、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、トランスの一次側を駆動するＰＩＤスイッチング制御器も提供する。それは二次側または一次側いずれかの制御／フィードバックも特徴とする。
【００４１】
１つの実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、独自の高電圧中間電圧コンデンサ電圧降伏変換スキームを使用し、それは単独で、または、負荷電圧または電流に関係なく高効率を維持するスイッチモードバックレギュレータと組み合わせて使用できる。電流が負荷によって引かれていないとき、装置は、起きたままにするために必要な従来の「バンパイア」電流を最小化して実質的に排除するために、約１／２ミリワットの低電流作動モードに入る。
【００４２】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、以下の主要な回路ブロックを含んでもよい。中間コンデンサ電圧降伏コンバータモジュール（ＣＶＢＤモジュール）（所望の電流出力のための１つまたは複数のステージがある可能性がある）、高電圧の１ステージ式または２ステージ式スイッチコンデンサ電圧降伏回路、フォワードコンバータのＰＷＭ制御のための比例積分微分（ＰＩＤ）レギュレータ制御ブロック、スイッチモードバックレギュレータＰＩＤ制御器（電圧出力のための任意選択ハイブリッドタイポロジ）、バックレギュレータスイッチドライバ、電流及び温度検知ブロック、電圧及び電流監視のための１２ビットＡＤＣ、フィードバック制御のための１０ビットＤＡＣのもの、電流監視状態機械のためのデジタル制御ブロック、オプトアイソレータ通信用インタフェースのためのシリアル入力、試験、評価、修理、及び通信のためのＩ２Ｃシリアルインターフェースポート、内部クロック信号発生のための発振器、オンチップ電圧及び電流発生のための電力マネージャ、チップまたは外部に組み込み可能なマイクロコントローラの有無にかかわらず使用するための適合化、一次側検知または二次側検知能力、及び、同期フォワードコンバータ。
【００４３】
パワーモジュールは、性能及び効率を最適化するために、アナログ及びデジタル制御の両方を含むＴｒｏｎｉｕｍ  ＰＳＳｏＣも含んでもよい。アナログ制御だけでなくデジタル制御も有効にするために、適切な入力及び出力がＴｒｏｎｉｕｍ  ＰＳＳｏＣで利用可能でなければならない。これらが利用できれば、内部クロックから電力ループ制御に結合される場合、クロックの制御は外部信号で駆動及び制御できる。新たな手法は、これらの信号が二次側から駆動でき、一方で、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣがトランスの一次側に配置されるということである。
【００４４】
デジタル制御は一般に、絶縁バリアの同じ側で達成される。しかし、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣが本質的に絶縁したシステムであり、端から端までの効率最適化が必要な場合、一次側または二次背面から一次側への制御が利用されてもよい。これは、Ｔｒｏｎｉｕｍを実装する多数の異なる方法で達成される。これは、マイクロコントローラからのデジタル制御信号ならびに電流センス回路からのアナログ信号を伝達するオプトカプラで行われる可能性がある。さらにまた、これは、絶縁変圧器上の第３の巻線を使用することにより達成される可能性がある。
【００４５】
回路の一部またはすべて、ならびに／あるいは、電気装置が電源回路に含むすべてまたは一部は、シリコンプロセス、窒化ガリウム（ＧａＮ）またはヒ化ガリウム（ＧａＡ）を使用するチップ上に、または、高効率が望まれる場合、ディープトレンチキャパシタまたは高効率部品を提供するその他の利用可能なプロセスを用いて組み込まれてもよい。したがって、これらの部品の１つまたはすべては、トランスでさえ、外部ディスクリートではなく、シリコン（または、ＧａＮ−ＧａＡ）技術において既知のトランスを使用してＡＳＩＣに組み込まれてもよい。さらに、リプル低減のために、コンデンサまたはＦＥＴが本明細書で要求されるところで、必要なコンデンサの寸法を順番に減少させる、小さいＲＤＳＯＮ  ＭＯＳＦＥＴ、統合化されたデカップリングコンデンサ、及び／またはフライングコンデンサ（ＣＦＬＹ）とともにＭＩＭ及びＭＯＭコンデンサが使用されてもよい。また、チップ上への統合化されたインダクタの導入により、最高効率を実現することができる。あるいは、ＧａＡ、ＧａＮ、またはショットキーダイオード部品のような最も高い効率の部品が使用されることになっている。
【００４６】
さらに、コンデンサは、ナノコンデンサでもよく、ナノワイヤ、ナノピラー、ナノチューブ、及びナノポーラス材料と同様に、強誘電及びコアシェル材料に基づいてもよい。
【００４７】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの基板は、コンデンサ（外部の場合）で、または、高または低抵抗値の珪素基板、多結晶シリコン、窒化ガリウム、ヒ化ガリウム、シリコンゲルマ、あるいは炭化珪素または燐化インジウムのような物質などの半導体基板内で現在使用されている従来どおりの膜から作られる可能性がある。
【００４８】
それらのキーは、プロセスが可能なところでの、できるだけ多くのディスクリートのオンボードＡＳＩＣ集積化であり、効率がキーの場合、小さいＲＤＳｏｎ値、高い効率の部品、及び十分な電圧降伏部品の識別である。別のキーは、より高い周波数でスイッチバックモジュールを駆動することであり、部品はより小型に、オンボードチップ装置になるだけ十分により小型になる。
【００４９】
ここで、本発明の選択された実施形態は、図面を参照して説明される。本発明の実施形態の以下の説明は、説明のためにのみ提供され、添付の請求項及びそれらの等価物によって定義されるように、本発明を制限する目的で提供されるものではないことは、本開示から当業者にとって明らかである。
【００５０】
図１は、電子装置に電力を提供するための電子充電装置１０の概略図である。図２は、電子充電装置１０で使用されてもよいパワーモジュール１２のブロック図である。示される実施形態において、電子充電装置１０は、ハウジング１４と、ハウジング１４から外方に伸長する一対の電力プロング１６と、充電装置１０から電子装置まで電力を供給するための、電子装置２０への連結に適した装置連結組立体１８とを含む。また、電子充電装置１０は、電源２４から電力を受け取り、電力をたとえば、携帯電話、スマートフォン、タブレットコンピュータ、ラップトップ、及び／または任意の好適な電子装置を含むがこれに限定されない携帯型家電装置などの電子装置２０に供給するように構成される電源回路２２を含むパワーモジュール１２を含む。さらに、電源回路２２は、たとえば携帯電話／ラップトップ／タブレット蓄電池などの電子記憶装置を充電するために、電力を供給してもよい。１つの実施形態において、電源回路２２は、一般的に１２０ＶＡＣ（米国）〜２６４ＶＡＣ［ＥＵ／アジア］のＡＣ主電源から低電圧のＤＣ出力（一般的に５ＶＤＣ）を提供するように構成されてもよい。
【００５１】
示される実施形態において、電源回路２２は、一次電源回路２６と、二次電源回路２８とを含む。一次電源回路２６は電源２４に電気的に結合されることに適しており、電源２４からＡＣ（またはＤＣ）入力電力信号を受け取り、中間直流（ＤＣ）電力信号を発生させるように構成される。中間ＤＣ電力信号は、ＡＣ入力電力信号の電圧レベルより小さい第１の電圧レベルで発生する。二次電源回路２８は一次電源回路２６に電気的に結合されて、一次電源回路２６から中間ＤＣ電力信号を受け取り、出力ＤＣ電力信号を電子装置２０に供給するように構成される。出力ＤＣ電力信号は、中間ＤＣ電力信号の第１の電圧レベルより小さい出力電圧レベルで供給される。たとえば、１つの実施形態において、一次電源回路２６は、１２７ボルト〜３７５ボルトＡＣの範囲の電圧レベルを有するＡＣ入力信号を受け取り、約１１０ボルトのＤＣの電圧レベルで中間ＤＣ電力信号を供給するように構成される。二次電源回路２８は、中間ＤＣ電力信号を受け取り、約５ボルトＤＣで出力ＤＣ電力信号を供給するように構成される。
【００５２】
示されるＡＣーＤＣの実施形態において、一次電源回路は、整流回路３０と、中間電圧変換器３２と、バックレギュレータ３４と、中間電圧変換器３２及びバックレギュレータ３４に電気的に結合される保持コンデンサ３６とを含む。中間電圧変換器３２及びバックレギュレータ３４は、整流回路３０と二次電源回路２８との間に並列に結合される。整流回路３０は構成され、電源２４からＡＣ電力入力信号を受け取り、中間電圧変換器３２及びバックレギュレータ３４に供給される整流されたＤＣ電力信号を発生させる。１つの実施形態において、整流されたＤＣ電力信号は、ＡＣ入力電力信号の電圧レベルとほぼ等しい電圧レベルを有して供給される。図１３及び１５に示されるように、示される実施形態において、整流回路３０は、ＡＣ入力電力信号からＤＣ電力信号を生成するために、電源２４の高低両側に結合される第１及び第２の入力端子を有する全波ブリッジ整流器に配置される複数のダイオード３８を含む。１つの実施形態において、また、整流回路３０は、全波ブリッジ整流器に結合されるフィルタコンデンサ４０を含んでもよい。さらに別の実施形態において、整流回路３０はフィルタコンデンサ４０を含まない。別の実施形態において、整流回路３０は半ブリッジ整流器（図示せず）を含んでもよい。
【００５３】
図３は、電源回路２２で使用されてもよいバックレギュレータ回路３４の概略図である。示される実施形態において、バックレギュレータ回路３４は、電圧低下回路４４に結合されるレギュレータスイッチ組立体４２を含む。電圧低下回路４４は、高電圧バックダイオード４６と、バックエネルギ蓄積インダクタ４８と、コンデンサ５０とを含む。レギュレータスイッチ組立体４２は、整流されたＤＣ電力信号を電圧低下回路４４に選択的に供給するために作動する。示される実施形態において、レギュレータスイッチ組立体４２は、ＰチャネルＭＯＳＦＥＴ５２と、ＰチャネルＭＯＳＦＥＴ５２に結合されるドライバ回路５４と、ドライバ回路５４に結合されるレベルシフタ５６とを含む。１つの実施形態において、レギュレータスイッチ組立体４２は、ＮチャネルＭＯＳＦＥＴ及び／またはＰチャネルＭＯＳＦＥＴを含んでもよい。示される実施形態において、バックレギュレータ３４は、ＰチャネルＭＯＳＦＥＴ５２を制御するパルス幅変調信号を発生させるために、レギュレータＰＷＭ制御器６０（図１６、１７Ａ、及び１７Ｂにも示される）を含むレギュレータ制御回路５８も含む。１つの実施形態において、制御回路５８は、二次電源回路２８に供給されている中間ＤＣ電力信号の電圧レベルを検知するためにフォワード整流器用変圧器の一次側に連結される電圧検知回路６２も含んでもよい。レギュレータＰＷＭ制御器６０は、中間ＤＣ電力信号の電圧レベルを維持するためにＰチャネルＭＯＳＦＥＴ５２に供給されているＰＷＭ制御信号のデューティサイクルを調整する検知された第１の電圧レベルの関数として、パルス幅調整された制御信号を発生させてもよい。バックレギュレータサーボループ５８は電圧制御であり、Ｖｐｒｉｍａｒｙが検知されて、ドライバ５４のデューティサイクルを調整するために使用される。
【００５４】
１つの実施形態において、検知回路６２は、トランス内で発生している磁界を検知するために、フォワード整流器用変圧器の一次側に結合される１つまたは複数のホール効果センサを含む。ホール効果センサは、作動中、トランスで発生している磁界を直接検知することによってトランスのゼロクロスの測定を容易にする。１つの実施形態において、検知回路６２は、トランスの一次側に結合される一次側ホール効果センサを含む。一次側ホール効果センサは、トランスが「ゼロクロス」に近づくときを測定するためのＰＷＭ制御器６０に信号を伝達するために、ＰＷＭ制御器６０に連結される。別の実施形態において、検知回路６２は、トランスの二次側に結合される二次側ホール効果センサを含み、トランスが「ゼロクロス」に達する時間を測定するために、トランス磁界を示す信号を伝達するためのフォワードコンバータ制御器（図１３に示される）に連結する。
【００５５】
図４〜８は、中間電圧変換器３２の概略図である。図９は、中間電圧変換器３２で使用されてもよいゲイン設定を示す表である。図１０〜１２は、図９に示されるそれぞれのゲイン設定に関する、充電フェーズモード６６及び放電フェーズモード６８における中間電圧変換器３２の略図である。示される実施形態において、中間電圧変換器３２は、保持コンデンサ３６及び二次電源回路２８に結合される１ステージ式スイッチコンデンサ電圧降伏回路を含む。スイッチコンデンサ電圧降伏回路は、並列に電気的に結合される一対のフライバックコンデンサ７０と、フライバックコンデンサ７０のそれぞれに電気的に結合される複数のスイッチ組立体７２とを含む。スイッチ組立体７２は、充電フェーズモード６６と放電フェーズモード６８との間で選択的に作動する。充電フェーズモード６６の間、スイッチ組立体７２は、整流されたＤＣ電力信号をフライバックコンデンサ７０のそれぞれに供給するためにフライバックコンデンサ７０を整流回路３０に連結する充電回路７４を形成するように作動する。放電フェーズモード６８の間、スイッチ組立体７２は、中間ＤＣ電力信号を保持コンデンサ３６に供給するためにフライバックコンデンサ７０を二次電源回路２８に連結する放電回路７６を形成するように作動する。
【００５６】
１つの実施形態において、図８に示されるように、１ステージ式スイッチコンデンサ電圧降伏回路３２は、第１フライバックコンデンサＣｆｂ１と、第２のフライバックコンデンサＣｆｂ２と、９つのスイッチ組立体Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８、及びＳ９とを含んでもよい。さらに、２つのスイッチ組立体Ｓ３及びＳ９は、接地に結合される。作動中、スイッチコンデンサ電圧降伏回路のゲイン設定は、図９に示されるゲイン設定表に従ってスイッチ組立体を選択的に作動させることによって調整されてもよい。たとえば、充電フェーズモード６６（フェーズ１）の間、スイッチＳ１、Ｓ４、Ｓ７及びＳ８はオンにされて閉位置に動かされて、スイッチ組立体Ｓ２、Ｓ３、Ｓ５、Ｓ６及びＳ９はオフにされて開位置に動かされ、フライバックコンデンサＣｆｂ１及びＣｆｂ２を整流回路３０に連結するために充電回路７４を形成する。図１０〜１２に示されるように、充電回路７４において各フライバックコンデンサＣｆｂ１及びＣｆｂ２の上板は、整流回路３０線間電圧Ｖｌｉｎｅに連結している。Ｇ＝１ｘと等しいゲイン設定のために、放電フェーズモード６８（フェーズ２）の間、スイッチ組立体Ｓ２、Ｓ３、及びＳ７はオンにされて、スイッチ組立体Ｓ１、Ｓ４、Ｓ５、Ｓ６、Ｓ８、及びＳ９はオフにされ、保持コンデンサ３６に連結されるコンデンサＣｆｂ１の上板と、コンデンサＣｆｂ１の底板に連結されるコンデンサＣｆｂ２の上板とを含む、図１０に示される放電回路７６を形成する。図９及び１１を参照すると、Ｇ＝１／２ｘと等しいゲイン設定のために、放電フェーズモード６８（フェーズ２）の間、スイッチ組立体Ｓ２、Ｓ５、及びＳ９はオンにされて、スイッチ組立体Ｓ１、Ｓ３、Ｓ４、Ｓ６、Ｓ７、及びＳ８はオフにされ、保持コンデンサ３６に連結されるコンデンサＣｆｂ１の上板と接地に連結されるコンデンサＣｆｂ１の底板と、保持コンデンサ３６に連結されるコンデンサＣｆｂ２の上板と接地に連結されるコンデンサＣｆｂ２の底板とを含む放電回路７６を形成する。図９及び１２を参照すると、たとえば、ゲイン設定はＧ＝２／３ｘと等しく、放電フェーズモード６８（フェーズ２）の間、スイッチ組立体Ｓ２、Ｓ６、及びＳ９はオンにされて、スイッチ組立体Ｓ１、Ｓ３、Ｓ４、Ｓ５、Ｓ７、及びＳ８はオフにされ、保持コンデンサ３６に連結されるコンデンサＣｆｂ１の上板と、コンデンサＣｆｂ１の底板に連結されるコンデンサＣｆｂ２の上板と、接地に連結されるコンデンサＣｆｂ２の底板とを含む放電回路７６を形成する。
【００５７】
１つの実施形態において、本明細書で説明されるように、スイッチコンデンサ回路の複数の「ステージ」は一緒に連結され、それは、ハイブリッド電力変換／調整回路の追加により、または、その追加の必要なく、追加の電流出力を得るために使用されてもよい。
【００５８】
図７を参照すると、示される実施形態において、スイッチコンデンサ電圧降伏回路３２は、スイッチコンデンサ電圧降伏回線３２を作動させるためのスイッチ組立体７２のそれぞれに結合される制御回路７８も含む。制御回路７８は、整流回路３０から受け取っている整流されたＤＣ電力信号の電圧レベルを検知するための電圧検知回路８０と、検知された電圧レベルの関数としてスイッチコンデンサ電圧降伏回路３２のゲイン設定を選択して、選択されたゲイン設定の関数として複数のスイッチ組立体のそれぞれを作動させるように構成されるゲイン制御器８２とを含む。検知された入力電圧レベルの関数としてスイッチコンデンサ電圧降伏回路３２のゲイン設定を選択する制御回路７８を提供することによって、スイッチコンデンサ電圧降伏回路３２は、スイッチコンデンサ電圧降伏回路３２の作動を調整して、異なる国及び／または電力網のＡＣ電圧レベルの変化に対応し、あらかじめ定義された電圧レベルの中間ＤＣ出力信号を供給し、最適の電力効率を維持することができる。示される実施形態において、制御回路７８は、抵抗分割器８４と、一対の比較器８６と、ロジックデコーダ８８と、ゲイン制御器８２とを含む。比較器８６の負入力はバンドギャップ発生器に連結されて、正入力は整流回路３０線間電圧（Ｖｌｉｎｅ）に連結されている。
【００５９】
図４〜６を参照すると、示される実施形態において、１つまたは複数のスイッチ組立体は、ＮチャネルＭＯＳＦＥＴスイッチ９０と、制御信号をＮチャネルＭＯＳＦＥＴ９０の作動を容易にするＮチャネルＭＯＳＦＥＴスイッチ９０に供給するためにＮチャネルＭＯＳＦＥＴスイッチ９０に連結されるレベルシフタ９２とを含む。さらに、１つまたは複数のスイッチ組立体７２は、作動中、Ｎチャネルゲートを閉じるために必要な高電圧の信号を提供するレベルシフタ９２に連結されるディクソンチャージポンプ９４を含む。ディクソンチャージポンプ９４は、レベルシフタ９２によるＮチャネルＭＯＳＦＥＴスイッチ９０の作動を可能にするスイッチ組立体電源電圧より大きい電圧レベルを有する出力電力信号を発生させるように構成される。１つの実施形態において、各スイッチ組立体７２は、ＮチャネルＭＯＳＦＥＴ９０と、ＮチャネルＭＯＳＦＥＴ９０に結合されるレベルシフタ９２と、レベルシフタ９２に結合されるディクソンチャージポンプ９４とを含む。別の実施形態において、２つ以上のレベルシフタ９２が、単一のディクソンチャージポンプ９４に連結されてもよい。本明細書において用語ＮＭＯＳが使用される場合はいつでも、それをＰＭＯＳで置換でき、逆もまた同じである。
【００６０】
示される実施形態において、少なくとも１つのスイッチ組立体７２は、ＮチャネルＭＯＳＦＥＴスイッチ９０に連結されるレベルシフタ９２を含む。さらに、ディクソンチャージポンプ９４は、ＮチャネルＭＯＳＦＥＴスイッチ９０のゲートを閉じるのに十分な電力信号を提供するために、レベルシフタ９２に連結する。示される実施形態において、ディクソンチャージポンプ９４は、ＮチャネルＭＯＳＦＥＴの電源電圧Ｖｓｏｕｒｃｅに連結し、ＮＭＯＳを使用する場合に、出力信号を、電源電圧Ｖｓｏｕｒｃｅの電圧レベルより大きい電圧レベルを有するレベルシフタ９２に供給するために構成される。１つの実施形態において、ディクソンチャージポンプ９４は、適切なゲート動作を保証するために、電源電圧Ｖｓｏｕｒｃｅより約１５〜２０ボルト大きい電圧レベルを有する出力電力信号ＶＤＣＰを供給するように構成される。ゲイン制御器８２は、低電圧の制御信号をレベルシフタ９２に提供するために、レベルシフタ９２に連結される。レベルシフタ９２は、電源電圧Ｖｓｏｕｒｃｅ及びディクソンチャージポンプ９４に連結され、制御信号を、受け取った制御信号の関数として、スイッチ組立体７２を作動させるのに十分な電圧レベルを有するＮチャネルＭＯＳＦＥＴ９０に供給するように構成される。
【００６１】
図１３は、フォワードコンバータ回路９６を含む二次電源回路２８の概略図である。示される実施形態において、フォワードコンバータ回路９６は、一次電圧低下回路９８と、二次電圧低下回路１００とを含む。一次電圧低下回路９８は、一次電源回路２６から中間ＤＣ電力信号を受け取り、二次ＤＣ電力信号を二次電圧低下回路１００に供給するように構成される。二次ＤＣ電力信号は、中間ＤＣ電力信号の電圧レベルより小さい電圧レベルを有する。二次電圧低下回路１００は、二次ＤＣ電力信号を受け取り、電子装置２０に供給されている出力ＤＣ電力信号を発生させるように構成される。
【００６２】
示される実施形態において、一次電圧低下回路９８はトランス１０２を含む。トランス１０２の一次側は一次電源回路２６に連結し、トランス１０２の二次側は二次電圧低下回路１００に連結している。１つの実施形態において、一次電圧低下回路９８は、トランス一次側に結合されるＦＥＴを含むスイッチ組立体１０４と、二次ＤＣ電力信号の電圧レベルを調整するためにスイッチ組立体１０４を選択的に作動させるためにスイッチ組立体１０４に結合される制御回路１０３と含んでもよい。トランス制御回路１０３は、ＤＣ出力信号の電圧及び電流レベルを検知するために、一次側電圧検知回路１０５を含んでもよく、あらかじめ定義された出力電圧レベル及び必要な電流レベルでＤＣ出力信号の電圧レベルを維持するために、トランススイッチ組立体１０４を作動する。こうして、少なくとも５つの部品が式から取り除かれるが、それは通常、オプトカプラと、演算増幅器と、インダクタと、ダイオードと、コンデンサとを含む二次側センス制御器で必要である。二次電圧低下回路１００は一対のダイオードと、インダクタと、コンデンサとを含む。また、フォワードコンバータ９６は、抵抗と、コンデンサと、ダイオード（ＲＣＤ）回路１５０（図３７に示される）とを含んでもよい。ＲＣＤ回路１５０は、一次側スイッチ１０４がオフのとき、トランス１０２が飽和状態になることを避けるために、トランスリセットを行うように構成される。フォワードコンバータ９６はパルスベースステップダウンコンバータである。デューティサイクル調整されたデジタルパルスは、入力ＤＣ電圧をＡＣ電圧に変換するために、一次側スイッチ１０４に加えられる。トランス巻線比がステップダウンを提供する。この場合、ステップダウンは１１：１からある。二次側はその端子でＡＣ電圧を参照する。このＡＣ電圧は二次電圧低下回路１００ダイオードによって整流されて、出力でステップダウンされたＤＣ電圧を生成するために、ＬＣフィルタによってフィルタリングされる。デューティサイクルは、アナログまたはデジタルサーボループによって調整される。このサーボループは出力側でＤＣ電圧を確認し、エラー信号を生成するためにそれをレスポンスと比較する。このエラー信号は、このエラーをパルス幅調整されたＤＣパルスに変換する比較器を駆動するために使用される。このＤＣパルスは、一次側スイッチゲート１０４に加えられるとき、出力のエラーを修正して、さまざまな負荷レベルのための調整を維持する。
【００６３】
１つの実施形態において、トランス制御回路１０３は、負荷電流及び負荷電圧を検知するためにトランス１０２の一次側に連結される一次側電流センス回路１０７を含んでもよく、あらかじめ定義された負荷電圧の５％までにＤＣ出力信号を調整することを容易にする。制御回路１０３は電流センス抵抗１０９を使用して、一次巻線全体を計測する。示される実施形態において、トランス制御回路１０３は、ＦＥＴ１０４を駆動する比較器１１１を含む。１つの実施形態において、抵抗１０９は０．１０オームの抵抗である。制御回路１０３は、パルスバイパルス方式で負荷電流を検知して、ピーク電流を検知するように構成される。たとえば、１つの実施形態において、スイッチ１０４がオンのとき、制御回路１０３は抵抗１０９の両端電圧を検知して、電圧様式でセンス電流を提供する。スイッチ１０４がオフのとき、制御回路１０３は、オフトランジスタ１０４のドレインのないＶｐｒｉｍａｒｙとほぼ等しくてもよいトランス１０２の一次側の両端差動電圧を検知する。トランジスタ１０４がオフのとき、ノコギリ歯信号でもあるようなドレイン電圧がある。電圧及び電流は、低電圧に降圧されて、抵抗分割器を含むスイッチコンデンササンプルホールド回路を使用してサンプリングされ、一次巻線の差動電圧部をセットして、電圧をサンプルホールド回路に導く。差動電圧は、Ｖｐｒｉｍａｒｙを含む巻線及びＶｐｒｉｍａｒｙの底部にわたるΔＶと等しい。サンプルホールド回路及び抵抗分割器は一次電圧を５ボルト未満まで降圧し、次に、ΔＶを取得するうやうやしいを取り出す。サンプルホールド回路は比較器１１１を駆動する。比較器１１１のその他の入力は、０．１オームの抵抗１０９の両端で検知するサンプルホールドされたピーク電流電圧である。比較器１１１への入力は拡大及びゲインアップされて、オフセットされ、その結果、入力は定常状態下にあり、比較器１１１はセットリセットフロークロックを駆動する。ＦＥＴ１０４は、比較器１１１で駆動されるＡＮＤゲートを含む。比較器１１１を離れたクロックは、ＡＮＤゲートのデューティサイクルを調整する。ＡＮＤゲートは、高いパルス幅クロックで駆動される高デューティサイクルを有し、それはノコギリ歯信号である。ＡＮＤゲートのその他の入力は比較器１１１の出力であるため、比較器１１１はそのデューティサイクルを小デューティサイクルまたは大デューティサイクルに調整する。１つの実施形態において、クロックは、フォワードコンバータサーボループの１００ｋＨｚのクロックである。
【００６４】
トランスからの三次巻線はセンサのための電源として必要ではない。検知回路が一次側の上にあり、電源は二次側から必要ないため、電源は一次側から利用可能である。一次側インダクタ両端の電圧及び一次側ＦＥＴ１０４に向かう電流は、システムの出力電圧を測定するために使用される。１つの実施形態において、ＦＥＴ１０４は、２ボルトの閾値を有する２００ボルトのフィリップス部品装置を含み、それは５ｖの信号を使用してもよく、ＦＥＴ１０４を駆動してレベルシフティングなしでそれをオンにする。別の実施形態において、１０ボルトのＬＤＯまたは２０ボルトのＬＤＯは、ＦＥＴ１０４を作動させるために、５ボルトから１０ボルト、または５ボルトから２０ボルトに昇圧するレベルシフタで使用されてもよい。
【００６５】
示される実施形態において、制御回路１０３は、スイッチ１０４がＰＷＭサイクルの各矩形波間でオンであるとき、サンプルホールド回路が正しくピーク電圧を得るゲート式手法を実装するためにＭＯＳＦＥＴ１０４のドレインパスであるセンス抵抗１０９を使用する。ゲート装置はスイッチがオンのときにサンプリングするが、それは、スイッチがオフのときは、そのときに得られる情報がないためである。
【００６６】
示される実施形態において、電源回路２２は、さまざまな電流及び／または電圧要件を有するＤＣ出力信号を発生させるための異なる巻数比を有する、構成された対応異なるトランスである。
【００６７】
１つの実施形態において、電源回路２２は、全波ブリッジ３８と、整流回路３０と、入力コンデンサ４０とを含むことができず、ＶＬＩＮＥはＤＣであり、したがって、本使用事例が要求して、次に、調整されたバック回路３４を使用して本明細書でさらに説明される電圧降伏を伝導し、スイッチキャップＶＢ３２がまだ使用されている場合、回路は直流（ＤＣ）を受け取ることができる。しかし、いくつかの使用事例において、特に小さいＤＣーＤＣ電圧降伏の場合、バックレギュレータ３４は必要なく、１つのステージ（図２−１２に示されるように）のみが使用されるかどうかにかかわらず、スイッチキャップＶＢ３２だけが使用される。この場合、出力から制御信号１０５を除き、電流センス抵抗１０９のみに依存し、厳密に調整された電圧をまだ維持する可能性がある。
【００６８】
別の実施形態において、回路のＤＣ入力変動に関して、本使用事例は、（トランスが電圧／電流変換に必要とない、または、絶縁が必要でない場合）たとえばスマートフォンで見られる内部部品の場合のようなトランスを要求できない。この場合、トランスは必要ではなく、トランスを駆動するＦＥＴと一緒に回路から取り除かれてもよい。この場合、すべてのフォワードコンバータ制御器回路９６、２８を取り除くことが可能であり、Ｃｈｏｌｄコンデンサ３６はセンス抵抗回路セグメント１０９に置き換えられる。さらに、交流回路を整流または絶縁する必要がない場合、この回路はＡＣならびにＤＣで動作することができる。
【００６９】
図１５は、電力回路２２で使用されてもよい電力制御器集積回路（Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ）１０６を含むパワーモジュール１２の概略図である。図１６、１７Ａ、及び１７Ｂは、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６のブロック図である。示される実施形態において、パワーモジュール１２は、プリント回路基板１０８と、パッケージングされたチップ内に形成されて、プリント回路基板１０８に結合されるＴｒｏｎｉｕｍ  ＰＳＳｏＣ１０６とを含む。電気回路２２の少なくとも一部は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６内に含まれる。さらに、デジタル制御はマイクロプロセッサ、外部、あるいは、チップまたは状態機械に組み込まれたもののいずれで行われてもよい。１つの実施形態において、電気回路２２に含まれる電気回路及び電気部品の一部またはすべては、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６内に含まれる。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、自律型パワーモジュール（図１６及び２８に示される）と汎用パワーモジュール（図１７Ａ、１７Ｂ、及び２９に示される）とを含む２つの一次パワーモジュール用途で使用するために構成されてもよい。たとえば、図１６に示されるように、自律型パワーモジュールは、費用削減のためのアナログフィードバック手法に基づく自律型作動モードで作動するように構成されるＴｒｏｎｉｕｍ  ＰＳＳｏＣ１０６を含む。汎用パワーモジュール（図１７Ａ及び１７Ｂに示される）は、汎用作動モードで作動し、フィードバックを最終的な出力電圧の調整のために提供するマイクロプロセッサ（μＰ）制御器を利用するように構成されるＴｒｏｎｉｕｍ  ＰＳＳｏＣ１０６を含む。
【００７０】
示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、トレーサビリティ、マーキング、はんだ付性、及び／または耐溶剤性のあらかじめ定義された要件に適合するように構成される。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、日付コード、工場識別子、及びトレーサビリティ／信用コードを示すためにマーキングされる。信用コードは、「コピー商品」に対する本物の部品として、識別及び検証する手段を提供する。テープ及びリール上のすべての生産実装部品は、同じ一意の日付コードと、工場識別子と、トレーサビリティ／信用コードとを含む。ロット分離が、同じロットの部品内での日付コードの混合を防止するような方法であってもよい。パッケージングされた部品は、部品番号、日付コード、及びトレーサビリティコードを示すためにマーキングされる。端子は、パッケージングされたＴｒｏｎｉｕｍ  ＰＳＳｏＣのＩＰＣ−Ｊ−ＳＴＤ−００１及びＩＰＣ−Ｊ−ＳＴＤ−００２のはんだ付性要件に適合するように構成される。パッケージングされたＴｒｏｎｉｕｍ  ＰＳＳｏＣ及びそのマーキングは、ＭＩＬ−ＳＴＤ−２０２試験方法２１５の要件に適合するように構成される。
【００７１】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、高効率及び高精度な出力電圧調整を提供するように設計された高度電力制御器集積回路である。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、多種多様な用途で使用できる多目的装置を使用者に提供し、「Ｄｉａｌ−ａ−Ｖｏｌｔａｇｅ」機能により、同じチップが、実際的には任意の電子装置で動作するように構成できる。同様に、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣにより、プログラム可能な出力電圧がさまざまな電流負荷条件でほとんど効率の損失なく可能である。
【００７２】
示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６はスイッチコンデンサ回路３２及びスイッチモードバックレギュレータ３４を使用し、負荷電圧または電流に関係なく、高効率を維持する。たとえば、電流が負荷によって電子装置２０に引かれていないとき、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、起きたままでいるために必要な従来の「バンパイア」電流を最小化するために、低電流作動モードに入る。示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、１ステージ式スイッチコンデンサ回路３２と、フォワードコンバータ二次トランス１０２のＰＷＭ制御のためのＰＩＤレギュレータ制御ブロック１１０（図２０に示される）と、スイッチモードバックレギュレータ制御器１１２と、バックレギュレータスイッチドライバ１１４と、電流及び温度検知ブロック１１６と、電圧及び電流監視のための１２ビットアナログデジタルコンバータ（ＡＤＣ）１１８と、フィードバック制御のための１０ビットデジタルアナログコンバータ（ＤＡＣ）１２０（図１７Ａ及び１７Ｂに示される）と、状態機械を監視する電流のためのデジタル制御ブロック１２２と、オプトアイソレータ通信用インタフェースのためのシリアル入力と、Ｉ２Ｃシリアルインターフェースポートと、オンチップ電圧及び電流発生のための電力マネージャユニット１２４とを含む。音、光検出、放射、及び衝撃などのその他の種類のセンサはまた、使用事例によって追加できる。
【００７３】
図１８は、電力管理ユニット１２４のブロック図である。示される実施形態において、電力管理ユニット（ＰＭＵ）回路ブロック１２４は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの適切な作動のために必要なバイアス電圧及び電流を発生させて、管理する。２つの線形電圧レギュレータは、ＩＣの低電圧回路、さらに、オプトアイソレータ及び任意選択の外部マイクロプロセッサなどの外部サポート装置のために、調整された５．０Ｖを供給する。線間電圧への連結時にＩＣを適切に初期化することに加えて、ＰＭＵ１２４は故障条件に関して電圧源を監視して、主要なパワーオンリセット（ＰＯＲ）１２６を提供する。示される実施形態において、ＰＭＵ１２４は、バンドギャップ型基準電圧源と、電流基準発生器と、ライン側低出力線形電圧レギュレータと、トランス一次側線形電圧レギュレータと、パワーオンリセットとを含む。電力散逸を減らすために、ライン側回路は、ＬＩＮＥ＿ＩＮ電圧（Ｖｌｉｎｅ）の約十分の一の電圧を供給するＬＩＮＥ＿０Ｐ１ピンから電力を供給される。この電圧は、ＩＣのＬＩＮＥ＿ＩＮ及びＬＩＮＥ＿ＲＤＩＶピンに連結される外部抵抗分割器を使用して、内部的に発生する。ＰＭＵ１２４の初期処理は、ＬＩＮＥ＿ＩＮピンで整流された電圧の用途から始める。
【００７４】
ＰＭＵ１２４は、線間電圧から電力を供給されるＴｒｏｎｉｕｍ  ＰＳＳｏＣ  １０６のために、低出力バンドギャップ基準電圧及び電流発生器を含有する。高精度の温度補償式出力電圧は、複数のバンドギャップ絶対温度比例（ＰＴＡＴ）電流出力とともに、後続の回路ブロックによって基準として提供される。バンドギャップ出力電圧は、ｂｇ＿ｔｒｉｍ［７：０］レジスタビットで温度係数を最適化するために、ウエハプローブでトリミングでき、マイクロプロセッサに格納されるワンタイムプログラマブル（ＯＴＰ）メモリに格納できる。バンドギャップセルは自己起動形であり、初期化のためにデフォルトトリム値のみ必要とする。バンドギャップセルはスリープモードの間、無効ではなく、常に電力が供給されており、超低電力作動のために設計されている。
【００７５】
ＰＭＵ１２４は、ＰＳＳｏＣのＬＩＮＥ＿ＩＮ入力に存在する高電圧を、低出力電圧領域のために調整された電圧に変換するために提供される低出力線形電圧レギュレータ（ＬＰＲＥＧ）も含む。ＬＰＲＥＧはバンドギャップ基準電圧を使用して、スイッチコンデンサ回路３２、オンチップロジックなどのための低周波発振器を含む、常に電力が供給される低出力オンチップ回路ブロックを駆動するために、５．０Ｖの調整された出力を発生させる。外部（オフチップ）バイパスコンデンサは、ＬＰＲＥＧピンに連結されるノイズフィルタリングのために使用されてもよい。レギュレータはスリープモードの間、無効ではなく、常に電力が供給されている。
【００７６】
ＰＭＵ１２４は、オフチップオプトアイソレータ、ＰＷＭゲートドライバ、及びその他のサポート回路のより高い電流要件を満たすために提供される一次側低電圧レギュレータも含んでもよい。外部１０μＦバイパスコンデンサは、ＶＲＥＧ５ピンに連結されるノイズフィルタリングのために必要である。電圧レギュレータは、ｅｎ＿Ｘｖ信号を使う試験のために無効にされてもよい。セルへのｅｎ＿Ｘｖ入力が「小さい」とき、セルの内部アナログ電流はすべて無効にされ、出力はハイインピーダンスである。
【００７７】
ＰＯＲ１２６ブロックは、ＬＰＲＥＧ回路ブロックによって発生するとき、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの内部供給電圧を監視する。たとえば、図１９は、ＰＯＲ１２６で使用されてもよいＰＯＲ閾値電圧を示す。１つの実施形態において、ＶＰＯＲ閾値電圧より小さいＬＰＲＥＧピンの電圧については、ＰＯＲ出力は「高く」アサートされ、リセット条件を示す。さらに、ＶＰＯＲ閾値電圧より大きいＬＰＲＥＧピンの電圧については、ＰＯＲ出力はノーマル作動のために「低く」デアサートされる。ＶＰＯＲ閾値を上回ると閾値電圧が低減するように、ヒステリシスは提供される。そして、ヒステリシスから得られる閾値はＶＰＯＲーＶＨＹＳと等しい。ＰＯＲ信号の反転されたバージョンもＰＯＲ＿Ｂで提供されてもよい。
【００７８】
示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６に含まれるスイッチコンデンサ電圧降伏回路（ＳＣＶＢＣ）３２は、容量電圧降伏技術（ＣＶＢＤ）による分圧器として構成される。コンデンサによって、それは外部トランス１０２及び二次電圧制御ループによる使用のために、ＬＩＮＥ＿ＩＮピンに存在する整流されたＤＣ電圧を、ＣＰ２＿ＯＵＴピンの低下させた電圧に分割する。次に、外部トランス１０２は、一次二次巻線比の関数として、この電圧を所望の印加電圧にさらに下げる。１つの実施形態において、図１７Ａに示すように、ＳＣＶＢＣ３２は２つの同一ステージのカスケードとして構成される。別の実施形態において、図３８〜３９に示すように、ＳＣＶＢ３２は複数のスイッチコンデンサステージを含む。ＳＣＶＢＣ３２は、容量降伏ブロックにつき最大５０ｍＡを供給するように構成され、それは半分またはその他の分割に電圧降伏するスイッチコンデンサブロックからなる。これは、トランス１０２の一次側において、軽負荷状態のもとで、５０ｍＡから１ｍＡ未満までの負荷電流の範囲で９５％以上の効率を提供して、維持する。たとえば、外部トランスと整流器の９７％以上の効率、及び、９２〜９７％以上の全モジュール効率を仮定することが、シミュレートされて、達成できる。１つの実施形態において、ＳＣＶＢＣ３２は、電力効率を最大化するオンチップフライバックコンデンサと、外部２．２μＦバケットコンデンサと、電圧リプルを最小化する２つの外部７．５μＦ保持コンデンサとを含んでもよい。これらのコンデンサは、それぞれ、スイッチコンデンサ回路の第１及び第２ステージの出力のためのＣＰ１＿ＯＵＴ及びＣＰ２＿ＯＵＴピンに連結される。両方のステージは、オンチップＲＣ発振器から得られる２フェーズで非重複のクロック発生器から、１ｋＨｚの周期で計測される。
【００７９】
図１７Ａ及び１７Ｂを参照すると、１つの実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６に関して、ＣＰ２＿ＯＵＴのＳＣＶＢＣ３２出力電圧は、８ビットバイナリ加重デジタルアナログコンバータを使って、１２０〜９０ボルトの範囲で０．１１７ボルトずつプログラム可能である。ＳＣＶＢＣ出力は、フォワード整流器用変圧器１０２は、降圧プロセスにおいて大部分の出力電流を提供することを保証するために、この範囲に制限される。ＳＣＶＢＣは、５０ｍＡの出力電流に制限される。追加の電流が用途のために必要な場合、スイッチモードバックレギュレータ３４は最大４３０ｍＡの電流を提供することが可能でもよい。ＳＣＶＢＣ３２の各ステージは、電圧変換比を生成するようにプログラムされてもよい。このプログラミングは、整流されたＬＩＮＥ＿ＩＮ電圧が８ビットＤＡＣ設定と比較されるコースゲイン制御において、自動的に行われる。このＤＡＣのデジタル制御により、対象用途で必要とする所望の最終的な出力電圧を得るようにプログラムされる複数の電圧が可能となる。トランス巻数比の関数としてＤＡＣでプログラムされる可能性がある負荷電圧の実施例。
【００８０】
図１６を参照すると、１つの実施形態において、ＳＣＶＢＣ３２は、１、０．６６、または０．５の対応する分割器比率の１ステージ式スイッチコンデンサ回路を含んでもよい。次に、存在する出力電圧は、５．０Ｖの最終的な用途の出力電圧を得るために、外部（オフチップ）フォワードコンバータ９６によって低下する。ＳＣＶＢＣ（及びバック制御器）のすべてのアナログ及びデジタル信号は、５Ｖ領域で発生する。ＳＣＶＢＣ誤差電圧は、抵抗分割器を使用するＸＶ領域内にあるようにスケーリングされる。処理をＸＶ電圧領域内で行うことができるように、ＬＩＮＥ＿ＩＮ電圧もスケーリングされる。
【００８１】
図１６に示される１つの実施形態において、ＳＣＶＢＣ  ３２は、ＳＣＶＢＣ３２の適切な分割器比率を測定するために、スケーリングされたＬＩＮＥ＿ＩＮ電圧を使用するゲイン制御ブロックを含む。スケーリングされたＬＩＮＥ＿ＩＮ電圧は、ＡＣ主電源の電圧の関数として、３つ以上の可能な分割器比率のうちの１つを選択するために、バンドギャップ基準電圧と比較される。出力電圧の最終的な調整は、クロックがオン及びオフされるスイッチコンデンサレギュレータで行われ、保持コンデンサに供給される充電量を制御する。
【００８２】
図１７Ａ及び１７Ｂを参照すると、１つの実施形態において、ＳＣＶＢＣゲイン制御ブロックは、ＣＰ１及びＣＰ２の連結された分割器ステップから得られる適切なコース分割器比率を測定するために、スケーリングされたＬＩＮＥ＿ＩＮ電圧及び出力電圧ＤＡＣ設定を使用してもよい。このように、世界的なＡＣ入力電圧の関数としての１２０及び９０ボルトの出力の設定が実現できる。ＣＰ２出力電圧の最終的な調整は、クロックがＣＰ１及びＣＰ２保持コンデンサに供給される充電量を制御するためにオン及びオフされるスイッチコンデンサレギュレータで行われる。ＣＰ１及びＣＰ２に必要な最も小さい分割器比率は、ＣＰ１ステージが高圧ＮＭＯＳスイッチ両端での電圧降下を最小化するようにプログラムされなければならない。
【００８３】
ＣＰ２出力はフォワードレギュレータの一次巻線を与える。システムの最終的な出力電圧は、以下の式によってセットされる。
（ＶＳＥＴ／ＸＦＭＲＲＡＴＩＯ）＊ｄｃ＝ＶＯＵＴ
【００８４】
ここで、ｄｃはフォワードレギュレータのデューティサイクルで、システムトランスが飽和しないことを保証するために、０．５以下に維持しなければならない。
【００８５】
ＳＣＶＢＣ３２は、ブースト電圧をＮＭＯＳ高電圧スイッチのゲートに提供するために使用されてもよいディクソンチャージポンプ（ＤＣＰ）９４（図５及び６に示される）を含む。ＤＣＰのものは１．６ＭＨｚのクロック周波数で計測されてもよく、ＬＩＮＥ＿ＩＮピンの電圧プラス約１８Ｖと等しいゲート電圧を発生させてもよい。さらに、各々のＮＭＯＳ高電圧スイッチ９０は対応するレベルシフタを含み、低電圧領域からＤＣＰのものによって提供されるブースト電圧まで駆動信号を変換してもよい。１つの実施形態において、これはデュアルレベルシフタを必要とし、その他の要件は１つのレベルシフタを必要とするだけでもよい。レベルシフタへの入力は５Ｖで、ＳＣＶＢＣ３２による使用のために２０Ｖ領域に変換される。この同じ種類レベルシフタは、出力電流駆動のためにスケーリングされ、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６を通して使用されてもよい。
【００８６】
１つの実施形態において、図１７Ａ及び１７Ｂに示されるように、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、プログラム化可能性をスイッチコンデンサ回路の出力電圧に提供するデジタルアナログコンバータ（ＤＡＣ）を含んでもよい。Ｒ２Ｒ電流モードＤＡＣトポロジは、バンドギャップ基準電圧を、スイッチコンデンサ回路で必要とされる制御電圧にデジタル的にスケーリングし、使用者によってプログラムされる出力電圧を維持する。ＤＡＣの出力電圧範囲は、ＣＰ＿ＤＡＣ［７：０］レジスタビットによって１１８ｍＶずつプログラムされる１２０〜９０Ｖである。
【００８７】
また、ＳＣＶＢＣ３２は、比較器を含むスイッチコンデンサレギュレータと、ＳＣＶＢＣの充電を制御するために使用されるＡＮＤゲートとを含んでもよい。１つの実施形態において、比較器の入力は、出力電圧ＤＡＣと、ＣＰ２出力電圧のスケーリングされたバージョンを含んでもよい。たとえば、ＣＰ２出力からのスケーリングされた電圧がＤＡＣ電圧より大きい場合、比較器出力は小さく、１ｋＨｚのＣＰクロックはゲートオフされる。ＤＡＣ電圧がスケーリングされたＣＰ２出力電圧より大きい場合、比較器出力はアサートされた高さであり、ＡＮＤゲートはクロックが出力を充電することを可能にする。さらに、比較器は、ヒステリシスでＣＰ２出力電圧リプルを最小化するように設計されてもよい。さらに、レギュレータは不連続なモードで両方のＣＰステージを駆動してもよい。すなわち、７．５μＦ保持コンデンサの充電が必要なとき、クロックパルスは存在するだけである。
【００８８】
示される実施形態において、多くのＣＶＢＤモジュールが使用されない場合、大電流負荷（最大４３０ｍＡ以上）はスイッチモードバックレギュレータ（ＳＷＲ）３４及びＣＶＢＤモジュールを含むハイブリッドトポロジを使って容易に取り扱われる。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６はＳＷＲ３４のために制御器を含有し、それは、外部（オフチップ）ＰＭＯＳスイッチ（チップＰＭＯＳまたはＮＭＯＳの内部に［ゲートのための追加のディクソンチャージポンプとともに］ある可能性がある）の使用により、負荷の高電流需要を供給する。高電流パスがＰＳＳｏＣの外部にあるため、ＰＳＳｏＣは大部分の負荷電流を損失することを要求されない。これは、高電圧装置のオン抵抗によるＰＳＳｏＣでの追加の寄生損失の原因を取り除くことによって、全システム効率を向上させる。ＳＷＲは、ＣＶＢＤモジュールと同じ周波数で調整されても、またはより高い周波数（５００ｋＨｚ〜１ＭＨｚ）で駆動されてもよく、一方、ＣＶＢＤモジュールは、より効率的なままであるために、より小さい周波数で駆動している。（ＣＶＢＤモジュールは、より高い周波数で駆動される可能性があるが、今日の半導体プラットフォームに提供される電流装置により、これはゲート開閉を増加させ、それは損失を増加させる）。
【００８９】
１つの実施形態において、バックレギュレータ３４は、以下の外部（オフチップ）部品を含んでもよい。１．直列高ＰＭＯＳスイッチ。ＰＭＯＳスイッチは、小さいＲＤＳＯＮ、小さい入力容量、及び４００Ｖより大きいＶＤＳのために選択されてもよい。２．高いボルト降伏、極小リーク、及びスイッチング電流を有する高電圧バックダイオード。３．バックエネルギ蓄積インダクタ。インダクタはＥＳＲが低くなければならず、適切な非定格電流を取り扱うことができなければならない。しかし、これらの部品は、通常バックを駆動する周波数によって決まり（周波数がより高くなると、必要な部品の値はより小さくなる）、チップ上の内部装置／部品であってもよく、外部でなくてもよい。ＧａＮ及び／またはＧａＡ及びディープトレンチキャパシタ技術、ならびにチップ上にトランスを配置する技術の用途により、すべての部品がワンチップに存在してもよい。
【００９０】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、バックレギュレータＰＷＭ制御器による使用のために、１００ｋＨｚ（公称）のクロックを生成するように分割される高周波発振器も含んでもよい。１００ｋＨｚのクロックは、デジタル制御ブロックで疑似ランダムアルゴリズムによりディザ処理され、ＥＭＩスペクトルのハーモニックを抑制する。そして、このクロックは、外部バックレギュレータＰＭＯＳ／ＮＭＯＳ  ＦＥＴのオン／オフ時間を制御するパルス幅変調である。１００ｋＨｚのクロックは、それが誤差増幅器出力と比較されるＴｒｏｎｉｕｍ  ＰＳＳｏＣ１０６内で、ノコギリ歯ランプに変換される。次に、比較器出力からのパルス幅変調信号はレベルシフタ入力に加えられ、外部バックレギュレータＰＭＯＳＦＥＴのオン／オフ時間を制御する。バックレギュレータ３４の誤差増幅器は、抵抗分割器を使ってＣＰ２＿ＯＵＴで電圧をスケーリングすることにより、レギュレータからフィードバックを受け取る。次に、電圧フィードバック信号は、内部抵抗及びコンデンサを使用して調整され、すべての条件の下でバックレギュレータのレスポンスを制御する。調整サーボループの結果として生じる変換関数は複数の極及び零点からなり、レギュレータ出力が５０ｍＡ〜４３０ｍＡのあらゆる負荷条件で安定であることを保証する。バックレギュレータのための誤差増幅器及びＰＷＭ制御器は、外部高電圧ＰＭＯＳＦＥＴスイッチを駆動するためにシフトされたレベルである最終的な制御信号により、５ボルト領域にすべて配置される。
【００９１】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、バックレギュレータ３４のＰＭＯＳ／ＮＭＯＳ  ＦＥＴのゲートを駆動するために必要なハイサイド電圧をつくるために使用されるＬＤＯバックレギュレータ１２８も含んでもよい。次にこの電圧は、外部ＰＭＯＳ／ＮＭＯＳ  ＦＥＴを駆動するために必要なゲート電圧を供給するために使用される。コンデンサはフィルタリングのために連結される。
【００９２】
示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、ピンＲＣＳＰ及びＲＣＳＮで外部電流センス抵抗両端の電圧を検知するＴｒｏｎｉｕｍ  ＰＳＳｏＣの電流センス増幅器を含む。この電圧はサンプリングされて、スイッチキャパシタ差動増幅器によって保持され、オンチップ汎用ＡＤＣによってデジタル化される。次に、デジタルワードがプログラムされた閾値に対して比較され、効率を最適化するために必要に応じてバックレギュレータ３４を有効または無効にする。また、電流センス増幅器の出力は、可能性のある誤りまたは過電流などの警報条件のために監視され、電流センスフィードバックを制御するデジタル状態機械は、可能性のある損傷を防止するためにＳＣＶＢＣ３２を無効にすることができる。
【００９３】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、少なくとも２つの自走ＲＣ発振器も含んでもよく、それは、１６ｋＨｚのＲＣ発振器及び９．６ＭＨｚのＲＣ発振器を含む一般的なトリム制御器を共有する。発振器周波数は、ｏｓｃ＿ｔｒｉｍレジスタビットを使用してトリミングされる可能性がある。
【００９４】
低周波（１６ｋＨｚ）ＲＣ発振器は、ＬＩＮＥ＿ＩＮでの線間電圧の印加後、連続的に駆動するライン側ＲＣ発振器である。それは、ＬＰＲＥＧレギュレータによって供給される。この発振器出力周波数は、ＳＣＶＢＣ３２のクロックを提供する１ｋＨｚのような数に分割される。発振器出力は、その場合、スリープモード終了タイマの基準クロックとしても使用される。高周波（９．６ＭＨｚ）ＲＣ発振器は、単線シリアルデータ入力のデコーディングのためのマスタークロックを提供する。発振器９．６ＭＨｚの出力は６つに分割され、スイッチコンデンサ回路のディクソンチャージポンプで必要な１．６ＭＨｚのクロックを提供する。それは、バックレギュレータ及びフォワードコンバータＰＷＭ制御ブロックにクロックソースを提供するために、さらに分割される。これらの１００ｋＨｚのクロックは、デジタルロジックによって疑似ランダムアルゴリズムでディザ処理され、ＥＭＩスペクトルのハーモニックを抑制する。発振器はｏｓｃ＿ｅｎレジスタビットで有効にすることができ、ライン側でＬＰＲＥＧレギュレータによって電力が供給される。
【００９５】
示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、温度センサ及び電流センス増幅器アナログ電圧をデジタル化するための超低電力ＡＤＣ１１８を含む。次に、これらのデジタル化された電圧は、デジタル制御ブロックによって比較でき、アナログ回路を無効にするか、再開する。ＡＤＣは、低出力及び拡張ＩＮＬ／ＤＮＬ性能のために、逐次比較（ＳＡＲ）トポロジを使用する。ＡＤＣへの入力は、マルチプレクサによって提供される。マルチプレクサは、ＡＤＣによるデジタル化のために、対象のそれぞれのチャネルを選択できる。次に、変換されたサンプルの値は、制御状態機械での使用のためにＡＤＣ＿ＳＡＭＰレジスタに格納される。装置がスリープモードのとき、ＡＤＣは低電圧源を使用して、無効にされる。
【００９６】
図２０は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６で使用されてもよい、比例積分微分（ＰＩＤ）レギュレータ制御回路１１０の略図である。示される実施形態において、負荷電流が外部トランスの二次側から引かれるとき、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、フォワードコンバータ９６の出力で電圧を調整するために、ＰＩＤサーボループ１３０を含む。ＰＩＤブロックは、誤差増幅器と、ノコギリ歯波形発生器と、比較器と、ＰＷＭクロック制御ブロックとを含む。ＰＩＤループは、負荷電流の激しい変動の下で、任意の不安定性を引き起こすことなく、出力電圧を調整するように設計されている。
【００９７】
ＰＩＤ緩衝増幅器は、フォワード調整ループを閉じるためのフィードバックを、ＡＵＴＯ＿ＥＲＲ入力を通して受ける。これは、フォワードコンバータの出力電圧を示すＰＳＳｏＣに電圧を提供するオプトアイソレータの出力である。次にこの電圧は、抵抗分割器によってＰＳＳｏＣ上でスケーリングされて、誤差増幅器のためにバッファに入れられる。
【００９８】
自律型ＰＩＤループの誤差増幅器は、補償抵抗及びコンデンサオンチップとともにＴｒｏｎｉｕｍ  ＰＳＳｏＣに配置される。誤差増幅器は、ＰＩＤサーボループの基準として、バンドギャップ電圧を使用する。ノコギリ歯またはその他の波形発生器は、パルス幅変調（ＰＷＭ）のクロックベース手段をＰＩＤサーボループに提供する。回路はデジタルロジックから１００ｋＨｚのクロックを受け取り、それを同じ周波数のノコギリ歯波形に変換し、誤差増幅器の出力と比較する。誤差増幅器及びノコギリ歯波形発生器の出力はＰＩＤ比較器で比較され、フォワードコンバータの駆動に必要なＰＷＭクロックを発生する。デューティサイクルリミッタは、ＰＩＤ比較器で提供されるＰＷＭ出力が６５％を上回らないことを保証するために提供される。この出力はＦＷＤＯＵＴピンで加えられ、外部トランスを駆動する。ノーマル作動において、ＰＷＭデューティサイクルは、トランスの飽和を避けるために、１０〜６５％の範囲に制限される。
【００９９】
１つの実施形態において、ＰＩＤサーボループは、低電圧で作動して、最大限の必要なＤＣ電流を負荷に供給するように設計されている。調整は、二次側のＬＣフィルタの使用、及び、第３の順序補償回路の内部Ｒ’ｓ及びＣ’ｓの適切なサイジングによって、絶対精度の高い割合まで制御できる。ＬＣフィルタの２つの極は、以下の式によって与えられる。ＦＬＣ＝１／２π√Ｌ１Ｃ４。
【０１００】
Ｃ１コンデンサは、零点を生成する特定のＥＳＲ（直列抵抗）を有する。この零点は、＋９０度の位相シフトを発生させる。ＦＥＳＲ＝１／２πＣ１ＲＥＳＲ。
【０１０１】
補償ループは、フォワードコンバータのクロック周波数の約１／１０である特定のバンド幅（Ｆｃ）を有する。回路の目標は、Ｆｃで少なくとも４５度の位相マージンを維持することである。位相マージン＝１８０度＋ループの位相。
【０１０２】
ＰＩＤループは２つの零点と２つの極とを有する。２零点は、出力ＬＣフィルタによる１８０度の位相損失を打ち消すために、１８０度の位相ブーストを提供するのに必要である。両方の零点は、ＬＣフィルタ極周波数の〜５０％のあたりに配置される。次に２つの極は、コンバータ（１００ｋＨｚ）のスイッチング周波数に配置される。これにより、Ｃ１、Ｃ２、Ｃ３、Ｒ２、及びＲ３を計算できる。Ｒ１は、計算手順を始めるために、適正値にセットされる。
【０１０３】
別の実施形態において、ＰＩＤサーボループは、必要な用途のために使用者によってプログラムできる複数の出力電圧のために作動するように設計されている。ループは負荷にｎｙ電流を、しかしこの示される場合においては４．５ＡのＤＣ電流を、絶対精度の最大０．１％の調整により供給してもよい。汎用ループのためのフィードバックは、外部マイクロプロセッサ及び電圧センスサポート回路により提供されて、シリアルデータストリームとしてＴｒｏｎｉｕｍピンに入力される。次に、並列直列変換が、図２０に示されるような誤差増幅器への用途のためにアナログ電圧に変換されるデジタルワードで行われる。アナログへの変換は、受信データ転送率の周波数で更新されるオンチップＤＡＣで行われる。ＰＩＤ誤差増幅器の基準電圧は、マイクロプロセッサでプログラムされる第２のＤＡＣによって発生する。
【０１０４】
デジタルアナログコンバータ（ＤＡＣ）は、マイクロプロセッサからのデジタルプログラムされた入力に基づくＰＩＤ制御ループのために、アナログ基準電圧を発生させる。示されるデジタルアナログコンバータ（ＤＡＣ）は１０ビットスキームであるが、任意のビット数にできる。また、ＤＡＣは、ピンから受け取るデジタルワードをループへの入力のためのアナログ電圧に変換することによって、フィードバックをＰＩＤ制御ループに提供してもよい。ＤＡＣ電圧は誤差増幅器に入力されてアナログ基準電圧と比較され、制御ループのための誤差電圧を生成する。ＤＡＣは、受信データの伝送速度でループにアップデートを提供する。
【０１０５】
図１７Ａ及び１７Ｂを参照すると、１つの実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ  １０６は、ＩＣがダイまたはモジュールの温度を検知できるオンチップΔＶベース温度センサを含んでもよい。本実施例において、汎用１２ビットＡＤＣは、差動電圧をデジタル化するために使用される。次に、デジタル化された値は、温度の懸念に基づいてＴｒｏｎｉｕｍ  ＰＳＳｏＣをシャットダウンまたは再有効化するために、プログラム可能な閾値と比較される。
【０１０６】
示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、２つの作動モード、及び、電源投入時に適用される４つの起動状態（Ｗ０〜Ｗ３）を提供する。
【０１０７】
スタートアップモード。スタートアップモードの間、最初に電源が投入されるとき、または、電話が接続されるとき（充電器の場合）、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣはモジュールのスタートアップ動作を制御する。電源が最初にＡＣ幹線に連結されるとき、ＩＣのＬＩＮＥ＿ＩＮピンに存在する整流されてフィルタ処理された線間電圧は、それが最終的なＤＣ値に到達するまで増加する。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの基本的なサポート回路は、電力管理機能を開始するために、結果的に電力を供給される。イベントの例示的なスタートアップシーケンスのタイミング図が図２４に示され、ｔ＝０でのＬＩＮＥ＿ＩＮ電圧の印加から始める。
【０１０８】
ライン側は、常に電源がオンである３つの回路ブロックを有する。１．低出力バンドギャップ基準。２．低出力５Ｖレギュレータ（ＬＰＲＥＧ）。及び、３．低周波ＲＣ発振器。その他の回路に電力が供給されてもよいが、本実施例においては、非常に小さい待機電力を引くために、この場合、３つまで減少している。これらの回路は、トランス作用のないＬＩＮＥ＿ＩＮ入力から直接電源を引き、利用可能な電流を増加させる。結果として、それらは超低電力消費のために設計されている。あるいは、トランスは有効にできるが、それにより効率は低下する。
【０１０９】
ノーマルモード。電源の供給及び起動状態の完了後、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６はノーマル作動モードに入る。電圧／電流が絶えたようになるか、一般的にバッテリシステム内のマイクロチップが過負荷を防止するために電流を阻止し始める低電流閾値を超えるまで、ノーマル作動モードは維持される。ノーマル作動モードにおいて、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、負荷電流の検出により、スリープモードから出る。バックレギュレータ及びＳＣＶＢＣが必要な電流を供給して、負荷の調整が起こる。本作動モードにおいて、すべてのＴｒｏｎｉｕｍ回路は電源オンであり、外部刺激に反応する。
【０１１０】
１つの実施形態において、ノーマルモード、スタートアップモード、及びスリープモードの要素を連結することで、バッテリに「バンプ」充電を提供できる。この場合、満充電が実行されたことがチップのロジックによって決定しているとき、バンプ充電モードと呼ばれる別のモードが実行され、所定の期間にわたる、より高い電流からより低い電流へのドレインを意味する。このバンプ充電作動モードは、状態機械に存在する、または、Ｉ２Ｃインタフェースにより有効化／無効化される可能性があり、回路に数回「切断」を指示し、間に間隔をあけて、約１５０ミリアンペアの最大閾値まで充電を開始するように指示する。こうして、バッテリは追加の細流充電を受けるようにされ、それが実際に満充電であり、装置のバッテリインジケータ上で「満」を示しているだけではないことを保証する。これは携帯電話がバッテリ容量の約８０〜９０％充電するだけであり、したがって、時間の経過に伴って、インジケータがバッテリをまだ１００％と示している間、それは、本当はバッテリ容量の８０％の１００％であり、バッテリ容量の１００％の１００％ではないという問題を解決する。バンプ充電モードの下で、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣデジタルは、スリープ閾値より高い追加の電流閾値を提供し、その結果、下記のスリープモード機能は損なわれない。
【０１１１】
スリープモード。ＡＣ主電源に連結され、充電または電源機能が必要ではないとき、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは最小の電源を使用しなければならない。これは電気回路２２に、少なくとも２つの別個の電力領域、１）ライン側領域、及び２）一次側領域、を有することを要求する。ライン入力側は、いつでも電力を供給可能でなければならない領域である。ディクソンチャージポンプのために使用される１．６ＭＨｚのＲＣ発振器もある。この発振器はスリープモードではオフのままである。１６ｋＨｚの発振器は、プログラムされた秒読み時間に到達したときにＴｒｏｎｉｕｍ  ＰＳＳｏＣを起こす秒読みタイマとして使用される。
【０１１２】
示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、セットアップ、プログラム可能、ノーマル、試験、または評価作動モードにおいて、Ｔｒｏｎｉｕｍ用途の多数の態様を管理する能力を使用者に提供するデジタル制御ブロック１２２を含む。スイッチコンデンサ回路の出力電圧及び電流を監視して、特徴選択及びプログラム化可能性をノーマル作動モード及び低電流または「スリープ」作動モードに提供する構成可能なレジスタを含むために、マイクロプロセッサまたは状態機械が提供される。通信インタフェースも、用途による必要に応じて外部装置に提供される。
【０１１３】
図２１は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６で使用されてもよいＴｒｏｎｉｕｍの汎用デジタル制御ブロック１３２のブロック図である。図２２は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６で使用されてもよいＴｒｏｎｉｕｍの自律型デジタル制御ブロック１３４のブロック図である。図２３は、電源回路２２の作動方法を示すフローチャートである。図２４は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６によって実装されてもよい状態遷移のグラフ図である。
【０１１４】
図２１を参照すると、１つの実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は汎用デジタル制御ブロック１３２を含む。Ｔｒｏｎｉｕｍ汎用デジタル制御ブロック１３２は、以下の機能を汎用モジュールの制御に提供する。制御状態機械、クロック発生器、ＡＤＣ制御器、クロックディザＬＳＦＲ、Ｉ２Ｃインタフェース（モノラルまたはデュアル通信モード）、プログラム可能な通信モード、マイクロプロセッサインタフェース、試験／評価マルチプレクサ、及び／または、レジスタファイル。
【０１１５】
制御状態機械またはマイクロプロセッサ／マイクロコントローラは、スイッチコンデンサ回路の出力電流を監視することによって、Ｔｒｏｎｉｕｍモジュールの適切な作動モードを決定する。スリープモード及びノーマル調整モードを含む、少なくとも２つの作動モードが提供される。また、最初の電力供給時またはスリープモードから出るとき、制御状態機械またはマイクロプロセッサは、バンプ充電モードをプラスして、ＰＳＳｏＣを起動する４つの状態を提供する。さらに、状態機械またはマイクロプロセッサは、過電流または不足電流の警報条件のために、出力電圧電流を絶えず監視する。
【０１１６】
スイッチコンデンサ出力電流の監視は、電流センス増幅器及びアナログデジタルコンバータ（ＡＤＣ）を使って、アナログサブシステムまたはマイクロプロセッサで実現される。デジタル制御ブロックはＡＤＣの制御を提供して、ＡＤＣの周期的ゲイン及びオフセット補正を行うことができる。次に、ＡＤＣサンプルは、制御状態機械で必要なスイッチコンデンサ電流のプログラムされたデジタル閾値と比較される。
【０１１７】
クロック発生器は、アナログ及びデジタルサブシステムで必要なクロックを提供し、クロックゲーティングがスリープ作動モードにおいて電力消費を最小化できるようにもする。
【０１１８】
デジタル制御ブロックは、外部マイクロプロセッサによるＰＳＳｏＣのコンフィギュレーション能力をサポートするために、単線シリアルインターフェース、または、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣとマイクロプロセッサまたは状態機械との間の双方向通信をサポートする多線インタフェースを提供する。クロックディザ線形帰還シフトレジスタ（ＬＳＦＲ）は、フォワード及びバックレギュレータＰＷＭクロックのディザ処理のための擬似乱数を発生させるために含まれる。擬似乱数は、高周波発振器出力をディザ処理するために、アナログサブシステムによって使用される。Ｉ２Ｃポートは、製造設定、試験、評価、アップデート、ヘルスチェック、及びデバッグのために含まれる。装置作動のために構成レジスタを含有するレジスタファイルは、Ｉ２Ｃインタフェースを使用してアクセスできる。デジタルマルチプレクサは、試験を目的として、ＤＩＧＴＳＴ出力ピンに選択的にさまざまな内部デジタル信号を多重送信するために提供される。
【０１１９】
図２２を参照すると、１つの実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、以下の機能を自律型モジュールの制御のために提供する自律型デジタル制御ブロック１３４を含む。制御状態機械またはマイクロコントローラ、クロック発生器、ＡＤＣ制御器、クロックディザＬＳＦＲ、Ｉ２Ｃインタフェース、試験マルチプレクサ、及びレジスタファイル。制御状態機械は、ＣＰ＿ＯＵＴピンでスイッチコンデンサ回路の出力電流を監視することによって、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６の適切な作動モードを決定する。スリープモード及びノーマル調整モードを含む、２つの作動モードが提供される。また、最初の電力供給時またはスリープモードから出るとき、制御状態機械またはマイクロコントローラは、ＩＣを起動する４つの状態を提供する。さらに、状態機械は、過電流または不足電流の警報条件及びバンプ充電モードのために、出力電流を監視する。
【０１２０】
スイッチコンデンサ出力電流の監視は、電流センス増幅器を使って、アナログサブシステムで実現され、１２ビットアナログデジタルコンバータ（ＡＤＣ）が本実施例で使用される。デジタル制御ブロックはＡＤＣの制御を提供して、ＡＤＣの周期的ゲイン及びオフセット補正を行うことができる。次に、ＡＤＣサンプルは、制御状態機械及び／またはマイクロコントローラで必要なスイッチコンデンサ電流のプログラムされたデジタル閾値と比較される。
【０１２１】
クロック発生器は、アナログ及びデジタルサブシステムで必要なクロックを提供し、クロックゲーティングがスリープ作動モードまたはバンプ充電モードにおいて電力消費を最小化できるようにもする。
【０１２２】
クロックディザ線形帰還シフトレジスタ（ＬＳＦＲ）は、フォワード及びバックレギュレータＰＷＭクロックのディザ処理のための擬似乱数を発生させるために含まれる。擬似乱数は、高周波発振器出力をディザ処理するために、アナログサブシステムによって使用される。
【０１２３】
Ｉ２Ｃポートは、製造設定、評価、アップグレード、リセット、チップヘルスチェック、試験、及びデバッグのために含まれる。装置作動のために構成レジスタを含有するレジスタファイルは、Ｉ２Ｃインタフェースを使用してアクセスできる。
【０１２４】
デジタルマルチプレクサは、試験を目的として、ＤＩＧＴＳＴ出力ピンに選択的にさまざまな内部デジタル信号を多重送信するために提供される。
【０１２５】
示される実施形態において、Ｔｒｏｎｉｕｍ自律型デジタル制御ブロック１３４は、負荷電流に基づく自律型モジュールの適切な作動モードを決定するために、状態機械を含む。
【０１２６】
図２３及び２４に示されるように、制御状態機械は、４つの起動状態（Ｗ０、Ｗ１、Ｗ２、及びＷ３）ならびに２つの作動モード（ノーマルモード及びスリープモード）を提供する。
【０１２７】
起動０（Ｗ０）。電源が投入されると、ライン側回路が起動する。バンドギャップ（ＢＧ）及び低出力レギュレータ（ＬＰＲＥＧ）の電源が入る。ＬＰＲＥＧの安定後、ｐｏｒ＿ｂがリリースされ、システムは起動１（Ｗ１）に移行する。
【０１２８】
起動１（Ｗ１）。低周波発振器（ＬＦ＿ＯＳＣ）及びｇａｉｎ＿ｃｏｎｔｒｏｌ（ＧＡＩＮ＿ＣＴＲＬ）が有効化される。同時に、高周波発振器（ＨＦ＿ＯＳＣ）及びｃｈａｒｇｅ＿ｐｕｍｐ（ＣＰ）が有効化される。ＣＰは調整しないようにセットされる。ＬＦ＿ＯＳＣが安定であるとき、デジタルブロックへのｌｆ＿ｃｌｋは、（ａ）１０ｍＳのカウンタのスタートアップがどの点か、についてリリースされ、（ｂ）スイッチコンデンサへの１ｋＨｚのクロックがアクティブになる。１０ｍＳのカウンタが期限切れになると、システムは起動２（Ｗ２）に移行する。
【０１２９】
起動２（Ｗ２）。スイッチレギュレータ（ＳＷＲ）が有効化され、ＣＰは調整するようにセットされ、１ｍＳのカウンタが動き出す。１ｍＳのカウンタが期限切れになると、システムは起動３（Ｗ３）に移行する。
【０１３０】
起動３（Ｗ３）。フォワードＰＩＤが有効化され、２つのカウンタ（２０ｍＳのカウンタ及び２５０ｍＳのカウンタ）が動き出す。以下のシナリオはこの状態からの移行を引き起こす。ａ．２０ｍＳのカウンタが期限切れになる、及びフォワードＰＩＤオーバーライドオプションがオンである。システムはノーマルモード（ＮＭ）に移行する。ｂ．２０ｍＳのカウンタが期限切れになる、フォワードＰＩＤオーバーライドオプションがオフである、及び２５０ｍＳのカウンタが期限切れになる前にフォワードＰＩＤが安定化する。システムはノーマルモード（ＮＭ）に移行する。ｃ．スリープモードが無効ではない、フォワードＰＩＤオーバーライドオプションがオフである、及び２５０ｍＳのカウンタが期限切れになるときフォワードＰＩＤがまだ安定化されていない。システムはスリープモードに移行する。
【０１３１】
ノーマルモード（ＮＭ）。電流センスブロック（ＣＵＲ＿ＳＮＳ）及びＡＤＣが有効化される。自己校正が無効ではない場合、第３のサンプルが準備できているとき、ＡＤＣは、ゲイン及びオフセット校正のための第１の２つのサンプル、ならびにＡＤＣデータがＯＫであるという信号を使用する。自己校正が無効の場合、第３のサンプルが準備できているとき、ＡＤＣは、指定されたレジスタでプログラムされる値及びＡＤＣデータがＯＫであるという信号で、ゲイン及びオフセット補正を行う。ＡＤＣデータがＯＫであるとき、システムは電流負荷を監視する。以下の互いに相容れない条件（プログラム可能である閾値）が起こる可能性がある。１．過電流条件：システムは過電流ステータスビットをセットする。スリープモードが無効でない場合、システムはスリープモード（ＳＭ）に移行する。ならびに、２．不足電流条件：ＬＣＳＤ＿ＥＮピンが高、及びスリープモードが無効でない場合、システムはスリープモード（ＳＭ）に移行する。ならびに、３．低負荷条件：システムは、低負荷条件を検出するとＳＷＲをシャットダウンし、低負荷条件がおさまるとＳＷＲを元に戻す。
【０１３２】
スリープモード（ＳＭ）。システムは、ＨＦ＿ＯＳＣ、ＣＰ、ＳＷＲ、フォワードＰＩＤ、ＣＵＲ＿ＳＮＳ）、及びＡＤＣを無効化する。また、スリープカウンタを開始し、その期間はプログラム可能である。デフォルトスリープ時間は約５秒であり、それは用途に応じて調整できる。フォワードＰＩＤが以前、スリープモードに入るときに安定しなかった場合、システムはスリープモードにとどまる。この場合、システムは、ＥＸＴ＿ＲＳＴピンをトリガすることによってＷ１で、または、電源を抜くことによってＷ０で、再開できる。フォワードＰＩＤがスリープモードに入るときＯＫであった場合、スリープカウンタが期限切れになると、システムはＷ１状態に移行する。
【０１３３】
示される実施形態において、ノーマル作動モードとスリープ作動モードとの間の移行は、電流センス増幅器及びＡＤＣによって、スイッチコンデンサ回路の出力電流を監視することによって実現される。さらに、負荷電流がプログラムされたデジタル閾値に下がれば、制御状態機械はＳＷＲバックレギュレータを無効にできる。電流の監視及び対応するモード移行は、図２４の図に示される。
【０１３４】
図２１及び２２を参照すると、デジタル制御ブロック１２２は、デジタルサブシステムで必要なすべてのクロックを発生させるクロック発生器を含んでもよい。互いに非同期、低周波クロック領域、高頻度のクロック領域、及びＩ２Ｃクロック領域である３つのクロック領域が提供される。
【０１３５】
アナログサブシステムの低周波発振器は、クロック、示される実施例においては、デジタルサブシステム（ｌｆ＿ｃｌｋ）の１６ｋＨｚのクロックを提供する。レジスタファイルに使用されるクロックに加えて、クロック発生器はｌｆ＿ｃｌｋから以下のクロックを得る。１．ｓｙｓ＿ｃｌｋ。制御状態機械を計測する５０％のデューティサイクルを有する８ｋＨｚのクロック。２．ａｄｃ＿ｇｃｌｋ。ＡＤＣ制御器を計測する、ｓｙｓ＿ｃｌｋのゲート付バージョン。このクロックはスリープモードでゲートオフされる。３．ｌｆｄｉｖ＿ｃｌｋ。アナログブロックで使用される５０％のデューティサイクルを有する１、２、または４ｋＨｚのプログラム可能な周波数によって分割されたクロック。このクロックはスリープモードでゲートオフされる。
【０１３６】
発振器は、ＴＳＴＭＤ０入力によってアナログサブシステムで迂回でき、ＥＸＴ＿ＣＬＫピンから１６ｋＨｚのクロックの用途を有効化する。
【０１３７】
アナログサブシステムの高周波発振器は、ｈｆｄｉｖ＿ｃｌｋをつくるためにクロック発生器でさらに分割される、１．６ＭＨｚ、５０％のデューティサイクルクロックを提供する。ｈｆｄｉｖ＿ｃｌｋはレジスタファイルによってプログラム可能であり、１００、２００、及び４００ｋＨｚの周波数を提供する。ｈｆｄｉｖ＿ｃｌｋは、クロックディザＬＦＳＲのデジタル、ならびに、バックレギュレータ及びフォワードＰＩＤループのアナログでも使用される。ＨＦ発振器がアナログで無効なとき、クロックはスリープモードで電源を切る。
【０１３８】
Ｉ２Ｃインタフェースは、Ｉ２Ｃポートの作動を制御するために、ＳＣＬＫピンでクロック入力を使用する。最大１００ｋｂｐｓのデータレートがサポートされる。
【０１３９】
示される実施形態において、デジタル制御ブロック１２２は、アナログサブシステムで汎用１２ビットＡＤＣの制御信号を発生させるＡＤＣ制御器も含む。またそれは、ＡＤＣマルチプレクサによる変換のためのＡＤＣへの入力の選択、及びＣＯＮＴＲＯＬ０レジスタのＡＤＣ＿ＭＵＸ＿ＳＥＬレジスタを制御する。ＡＤＣ出力様式はマグニチュードである。ＡＤＣが最初に有効化されると、デジタル制御ブロックは自己校正ルーチンを行う。デジタル制御ブロックは、自己校正の間に計算されたゲイン及びオフセット補正値を、構成可能に使用でき、または、ＡＤＣ＿ＧＡＩＮ及びＡＤＣ＿ＯＦＦＳレジスタに書き込まれるゲイン及びオフセット補正値を使用できる。
【０１４０】
自己校正ルーチンの間、オフセット及びゲイン補正値は下記のように決定される。
【０１４１】
最初に、オフセットが以下のように決定される。ＡＤＣ入力ｍｕｘをセットし、Ｒｅｆｌｏ基準電圧を選択する。ＡＤＣ変換を１回行う。理想値は０である。ＡＤＣ変換データをローカルＡＤＣオフセット補正レジスタにロードする。
【０１４２】
次に、ゲインが以下のように決定される。ＡＤＣ入力ｍｕｘをセットし、Ｒｅｆｈｉ基準電圧を選択する。ＡＤＣ変換を１回行う。理想値は４０９５である。ローカルＡＤＣゲイン補正レジスタに、（ＡＤＣ変換データ―オフセット補正）／４０９５の結果をロードする。
【０１４３】
自己校正フェーズ後、ＡＤＣ変換値は以下のように修正される。ＡＤＣ修正データ＝（ＡＤＣ変換データ―オフセット補正）／４０９５。
【０１４４】
クロックディザＬＦＳＲは、１．６ＭＨｚのクロックでディザ処理を実装するために、擬似乱数値を提供し、ＥＭＩを軽減する。ＬＦＳＲは、ｘ１２＋ｘ６＋ｘ４＋ｘ＋１の多項式による、１２ビット、最大シーケンス、ＧａｌｏｉｓタイプのＬＦＳＲである。ディザ値は、以下の表に示されるように発生する。クロックディザＬＦＳＲは、制御レジスタのｄｉｔｈ＿ｅｎレジスタビットにより、選択的に有効化または無効化できる。
【０１４５】
１つの実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣデジタル制御ブロック１２２は、スリープタイマ機能を実装するために、０．５１２秒〜１６．３８４秒の範囲の構成可能な減算カウンタを含んでもよい。ステップサイズは５１２ｍＳである。カウンタは、それがＬＦ発振器クロックから分割されるクロック発生器ブロックから、そのクロックを受け取る。カウンタは、ＳＬＥＥＰ＿ＣＴＲＬレジスタでプログラムされるｓｌｅｅｐ＿ｔｉｍｅの値がロードされる。スリープタイマが期限切れになり、制御状態機械に通知する零に到達するまで、カウンタはこの値からカウントダウンする。
【０１４６】
図２５は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６で使用されてもよい通信インタフェースの略図である。図２６は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６で使用されてもよいマイクロプロセッサ通信プロトコルの略図である。示される実施形態において、通信は片方向でも双方向でもよい。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、ここで３つのインタフェースとして記載される、１つまたは複数の通信インタフェースを含有する。１）マイクロプロセッサインタフェース、２）値をプログラムするまたは状態機械／マイクロに情報を戻すための、シングルまたはデュアル通信／アップデートインタフェース、及び、３）試験／評価インタフェース。マイクロプロセッサインタフェースは、特定の製品の外部マイクロプロセッサと通信するために使用され、通信／アップデートインタフェースは、マイクロまたはチップ内部の任意の値を更新してもよい。これは、製品コンフィギュレーション能力、及び、Ｔｒｏｎｉｕｍ充電器の制御ループの実装を考慮に入れている。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣに関しては、これは読み出し／書き込みまたは書き込み専用インタフェースである可能性がある、すなわち、マイクロプロセッサは、決定される通信の種類が一方向または多方向のどちらであるかに応じて、ＰＳＳｏＣからの読み出しが可能または不可能となる。
【０１４７】
試験／評価インタフェースは、製造試験環境で、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣのベンチ評価のために使用される。それは、オンチップレジスタへの書き込み及び読み出しアクセスを可能とする。アップグレード、評価、ヘルスチェック、及びリセットインタフェースは、チップを再プログラムする、その電圧／電流出力を変更する、または閾値を含む制御ロジックのその他の再プログラム可能部分を変更する、ならびにチップに不具合があるかの確定（ヘルスチェック）を支援するためのスキャンを実行するために使用される。
【０１４８】
一般的に、一度に１つのインタフェースだけが選択できるが、これは状態機械またはマイクロ設定に基づいて変更できる。ＩＦ＿ＳＥＬ入力ピンは、「１」のときはＩ２Ｃを、「０」のときはマイクロプロセッサインタフェースを選択する。
【０１４９】
マイクロプロセッサ通信インタフェース。また、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、ＰＳＳｏＣのコンフィギュレーション能力をサポートするために、単線シリアルインターフェースを提供してもよい。インタフェースは、単一または複数方向データ入力／出力からなる。プロトコルは図２６に示される。必要がない限り、すべてのパケットの構造及び長さは同じである。各パケットは一定数のビットである。パケットフィールドが以下に示される。別の線を追加することによって、情報が複数方向性となるように、デュアル通信インタフェースとされてもよい。
【０１５０】
信頼性が高い通信をサポートするために、データはＩＥＥＥ  ８０２．３通信規格に準拠して、マンチェスタ符号化されていてもよい。次に受信機は、パケットのビット同期を維持するために、オーバーサンプリングクロックを使用する。ビット伝送速度は６００Kｂｐｓである。受信データは、ビット伝送速度の１６倍にオーバーサンプルされる。したがって、オーバーサンプリングクロックは９．６ＭＨｚであり、オンチップＲＣ発振器から供給される。
【０１５１】
スタート：値が信号線の非アイドル状態である単一のビット。これは本明細書に関しては「１」である。Ｒ／Ｗ：読み出しまたは書き込みを示す単一のビット。「０」のとき、データは選択されたＴｒｏｎｉｕｍレジスタに書き込まれる。ここでＴｒｏｎｉｕｍが書き込みアクセスをサポートするだけであることに注目されたい。アドレス［４：０］：Ｔｒｏｎｉｕｍ構成レジスタ宛てに送るために使用される５ビット。データ［９：０］：選択されたＴｒｏｎｉｕｍレジスタに書き込まれる１０ビット。目標レジスタが１０ビットをより小さい場合のために、データは右詰めである。たとえば、８ビットレジスタに書き込むとき、データ［７：０］は宛先レジスタ位置に書き込まれる。アイドル：値が信号線のアイドル状態である単一のビット。これは本出願に関しては「０」である。
【０１５２】
データは、転送されたＭＳＢ第１である。たとえば、アドレス［４］はホストによって最初に時間内に伝送される。Ｔｒｏｎｉｕｍの実装は、プログラミングによって決まるホストによって、ＡＳＩＣレジスタの読み取り動作をサポートする、または、サポートしない。Ｒ／Ｗビットは将来の拡張のために含まれる。
【０１５３】
図２７は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６に含まれてもよいＩｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ１３６の略図である。示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、装置のテストをサポートするために、Ｉ２Ｃスレーブポートを含有する。Ｉ２ＣアドレスはＩ２Ｃ＿ＡＤＤＲピンを使用して構成可能である。Ｉ２Ｃ＿ＡＤＤＲ入力はＩ２Ｃスレーブアドレスビットと比較される。Ｔｒｏｎｉｕｍ  Ｉ２Ｃバスプロトコルは示された図２７である。Ｉ２Ｃインタフェースは１００Kｂまでのビット転送速度をサポートする。Ｉ２ＣインタフェースはＩ２Ｃ  ＳＣＬＫクロック入力で完全に動作する。
【０１５４】
Ｉ２Ｃ書き込み動作：Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、Ｉ２ＣスレーブポートによるＴｒｏｎｉｕｍメモリマップレジスタへの書き込みをサポートする。Ｔｒｏｎｉｕｍ  Ｉ２Ｃアドレスと一致するＩ２Ｃスレーブアドレスを受け取った後に、図２７にＢｙｔｅ１として示される次のバイトは、Ｔｒｏｎｉｕｍレジスタファイルアドレスの５ビットアドレスフィールドを含む。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、コマンドにつき１つのレジスタへのアクセスのみサポートする。
【０１５５】
Ｉ２Ｃ読み出し動作：Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、Ｉ２ＣスレーブポートによるＴｒｏｎｉｕｍメモリマップレジスタからの読み出しをサポートする。読み出し動作は、２つのＩ２Ｃ動作を必要とする。最初に、Ｉ２Ｃは、Ｂｙｔｅ２のデータが読み出すレジスタのＴｒｏｎｉｕｍメモリマップアドレスであるＲＤＲＥＱレジスタに書き込む。次に、Ｉ２Ｃ読み出しコマンドは、要求されたレジスタを読み込む。Ｔｒｏｎｉｕｍは、コマンドにつき１つのレジスタへのアクセスのみサポートする。
【０１５６】
ここで、Ｉ２Ｃ書き込み動作とＲＤＲＥＱレジスタが更新される時間との間に遅延があることに注目されたい。これは、Ｉ２Ｃ書き込み動作の後、Ｉ２ＣマスタがＩ２Ｃ読み出し作動を許可される前に４００マイクロ秒待たなければならないことを意味する。この待ち時間は、ＲＤＲＥＱレジスタを更新するＩ２Ｃ書き込みの後の、最初のＩ２Ｃ読み出しにのみ適用される。
【０１５７】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの１つの実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣがテレビに電力を供給している場合、デジタルメモリはインテリジェンスを有し、テレビが特定の時間から別の時間、たとえば一定の日数の真夜中から午前７時まで使用されなかった場合、Ｔｒｏｎｉｕｍは、これらの時間帯、常にスリープモードになり、エネルギを節約して、起動シーケンスの電流検知ルーチンに再び入らない。
【０１５８】
本発明の別の実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、状態機械またはマイクロプロセッサへの指示を受けるために、無線（ＢｌｕｅＴｏｏｔｈ（登録商標）など）または電力線種類通信プロトコル及び装置への、外部、オンチップ、オンモジュールのいずれかのＩ２Ｃインタフェースによって連結されている。こうして、スリープモードへ移行する時間、起動する時間、及び過電圧またはＰＷＭ調整のようなその他の前提条件のリセット、アップグレード、または変更についてのＴｒｏｎｉｕｍに与えられる「リアルタイム」指示がある可能性がある。こうして、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、その制御機構の「リアルタイム」検知及びスイッチングが可能であり、周波数、速度の異なるレベルを実現し、または、一般的に大部分の時間、送電線網の電圧が不足しているいくつかの国におけるような低出力状況に適合する。この場合、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、その所有者からのリアルタイムコマンドを含む、リセット、作動、またはシャットダウン／再起動についてのリアルタイム情報を、自宅通信技術内へのセルシステムを用いることによる携帯電話またはタブレットからさえ、得ることができる。この場合、不在時、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣによって電力を供給される特定の電子機器または電子装置への電源をシャットダウンしたいことがあり、これは、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣのＩ２Ｃインタフェースにより特定の指示を与える無線または有線通信技術の通信インタフェースによって達成される可能性があり、それに装置をシャットダウンするように指示して、起動すべき時間の事前セットさえ行う。
【０１５９】
本発明の別の実施形態において、及び、充電器または一定の供給電力として使用されるとき、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、コードに取り付けられる埋め込みコンセントに収めるのに十分小型であり、したがって、充電器の「ボックス」またはラップトップの「レンガ」の必要性が除去される。
【０１６０】
１つの実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、製造、プログラミング、評価、アップグレーディング、ヘルスチェック、通信、試験、及びベンチ評価をサポートするためのいくつかの試験構造を有する。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、主要な内部機能及び制御信号の制御性及び可観測性のための２つの試験レジスタを提供する。ＴＥＳＴ＿ＣＴＲＬ０レジスタは、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの個々のアナログ回路機能の制御を、選択的に有効、無効、またはオーバーライドする機能を、使用者に提供し、制御状態機械が迂回する必要がある制御の代替方法を提供する。ＴＥＳＴ＿ＣＴＲＬ１レジスタは、試験目的で、内部アナログ及びデジタル信号をＡＮＡＴＳＴ及びＤＩＧＴＳＴ出力ピンに多重送信する機能を提供する。
【０１６１】
上記教示事項に鑑み、本発明については多くの変形及びバリエーションが考えられる。添付の特許請求の範囲内で特に記載される以外の別の方法で、本発明は実施されてもよい。
【０１６２】
図３０は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６で使用されてもよい配線図である。図３１及び３２は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６の追加の略図である。図３３は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６で使用されてもよい低電流検出及びエラー検出のためのアルゴリズムのフローチャートである。図３４及び３５は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６を含む電源回路２２の略図である。示される実施形態において、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、高度な電力制御器集積回路（ＩＣ）である。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６及び対応する統合化されたモジュールは、低コストで、非常に効率的な手段を提供し、典型的な家庭用または業務用電源コンセントに存在するＡＣ線間電圧を、家電用途のための低下、調整されたＤＣ電圧に変換する。典型的な用途は、携帯電話、タブレット、またはその他の携帯用デバイスのための充電システム、ＵＳＢ電力変換、消費者向け、医療用、及び工業用装置の電源、ならびに多くのその他の可能な用途を含むが、これに限定されるものではない。
【０１６３】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、上記の構成及び機能により、高効率、低ノイズ、及び低ＥＭＩを提供する。さらに、ＡＣーＤＣ、ＤＣ−ＤＣコンバータは、高出力密度、低価格、及び電気的絶縁を有する。これらの利点は、チップ上への他の個別部品の組み込み、スイッチコンデンサ電圧降伏スキームの使用、及び一次側センス／制御から実現される。したがって、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの主要な機能は以下の通りである。広い範囲の利用可能なＡＣ入力電圧及び周波数のサポート、適切な作動のための入力電圧に構成する自動設定による、プログラム可能な出力電圧及び入力電圧の自動検出、ＡＣーＤＣ、ＤＣーＤＣ変換のための高効率スイッチコンデンサ回路、高精度のためのＰＩＤ（または同様の）調整制御ループ、電流及び温度監視のためのデジタル状態機械、アイドル（バンパイア）作動モードのための超低電力散逸、構成及び制御のためのオプトアイソレーテッドマイクロプロセッサインタフェース、及び、製造試験のための通信ポート。
【０１６４】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣのアナログ及びデジタルインタフェース、入力、及び出力は、典型的な動作範囲の外にある電圧及び電流に耐えることができる。また、ユニットは広い温度範囲で使用可能であり、十分なＥＳＤ耐性を提供する。
【０１６５】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、外界及び外部回路へのインタフェースに入力及び出力を提供する。以下のものが含まれるが、これらに限定されない。電力入力、電力出力、低電流シャットダウンイネーブル入力、モード選択入力、外部回路が必要な中間連結、試験接続、通信連結、電力出力、レギュレータ出力、ＰＩＤベースＰＷＭのための連結、ＦＥＴ駆動出力、及び、フィードバック入力。
【０１６６】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、高効率及び高精度な出力電圧調整を提供するように設計された高度な電力制御器集積回路である。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの高度な機能は、多種多様な用途で使用できる多目的装置を使用者に提供する。プログラム可能な出力電圧が、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣにより可能であり、さまざまな電流負荷条件にわたって効率はほとんど損失がない。
【０１６７】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは独自のスイッチコンデンサ回路方式を使用し、負荷電圧または電流に関係なく高効率を維持する。電流が負荷によって引かれていないとき、装置は低電流作動モードに入り、起動したままでいるために必要な従来の「バンパイア」電流を最小化し、ならびに、広い負荷範囲にわたって順序よく高効率を提供する負荷へのアクティブサブシステムの数を測定する。
【０１６８】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの最重要なブロック図が以下に示され、それは以下の主要な回路ブロックからなる。高電圧のマルチステージ／マルチブランチスイッチコンデンサ電圧降伏回路、ＰＩＤ（または、その他の切り替えられたモードの制御スキーム）、二次トランスのＰＷＭ制御のためのレギュレータ制御ブロック、電流及び温度検知ブロック、電圧及び電流監視のためのＡＤＣまたは比較器、フィードバック制御のためのＤＡＣ、ＰＷＭ、またはその他の信号、状態機械を監視する電圧と電流のためのデジタル制御ブロック、通信用インタフェース、及び、オンチップ電圧及び電流発生及びその他の所要電力のための電力管理。
【０１６９】
電力管理。電力管理ブロックは、必要な電力レール及び残りのＩＣへの基準を提供する。それは、電圧レギュレータと、電流基準と、電圧基準とからなる。またそれは、すべての必要なバッファリングと、ＩＣ使用のために必要とされる増幅とを含む。電力管理システムは、電力サイクルのシステムのシャットダウン及びスタートアップを管理するリセット制御装置も含有する。
【０１７０】
スイッチコンデンサ電圧降伏回路。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣのスイッチコンデンサ電圧降伏回路は、ニアロスレス分圧器として動作する。それは、ＬＩＮＥ＿ＩＮピンに存在する整流されたＤＣ電圧を、外部トランス及び二次電圧制御ループによる使用のために、ＣＰ２＿ＯＵＴピンの低下させた電圧に分割する。次に、外部トランスは、一次二次巻線比の関数として、この電圧を所望の印加電圧にさらに下げることができ、さらに、必要に応じて絶縁を提供する。
【０１７１】
スイッチコンデンサ回路は、以下に示すように、複数の並列分岐を有する複数の同一ステージのカスケードとして構成される。並列分岐は、電流センス増幅器によって検知される負荷電流に基づく回路において、または、回路から切り替えられる。これにより、スイッチコンデンサ回路は、広い範囲の負荷電流にわたって高効率を維持することができる。以下の図において、並列サブシステムの数は、２つのステージを備える４である。並列システム及び変換ステージの数は変更してもよく、システムは特定の入出力電圧比または所要電力のために最適化される。
【０１７２】
スイッチコンデンサ回路は、電力効率を最大化するオンチップまたはオフチップフライバックコンデンサと、電圧リプルを最小化する外部保持コンデンサとを使用する。これらのコンデンサは、それぞれ、スイッチコンデンサ回路の第１及び第２ステージの出力のためのＣＰ１＿ＯＵＴ及びＣＰ２＿ＯＵＴピンに連結される。すべてのステージは発振器によって計測される、または、各々のステージは専用の発振器を有してもよい。スイッチコンデンサ回路の各々のブランチは、独立したイネーブルを有してもよい。
【０１７３】
出力電圧は、デジタルアナログコンバータ（ＤＡＣ）を使って、所定の範囲の高分解能な用途のために、電圧の範囲でプログラム可能である。このＤＡＣのデジタル制御は、ＣＰ２＿ＯＵＴピンでプログラムされる複数の電圧を可能とし、対象用途のために必要な所望の最終的な出力電圧を得る。
【０１７４】
その他のスイッチコンデンサ回路ステージのスイッチコンデンサ回路出力設定は、使用者によって決定できる、または、測定されたＡＣ線間Ｖｉｎから得ることができ、ＶｉｎとＶｏｕｔとの間の最適比が実現できる。
【０１７５】
各スイッチコンデンサ回路ステージの調整は、演算相互コンダクタンス増幅器（ＯＴＡ）を使って得られる。ＯＴＡは、出力電圧と入力基準電圧との間の差分の関数として、各ステージのフライバックコンデンサに印加される電流を調整する。入力基準電圧は、用途に応じて、プログラムされてもよく、得られてもよく、固定されてもよい。
【０１７６】
引込線の電圧測定は、スイッチコンデンサ回路設定を最適化するために行われてもよい。この設定計算は、適切なオンチップ回路により、オンチップ、オフチップ、またはオンザフライで行うことができ、各スイッチコンデンサ回路ステージの出力は、最適化された比率である。
【０１７７】
電流センス増幅器。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣの電流センス増幅器により、装置は、フィードバックループならびにエラー報告の一部として電流を計測できる。電流は、ＡＤＣによって、または、様々な閾値を有する一連の比較器によって計測できる。
【０１７８】
ＰＩＤ制御ループ。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、絶縁変圧器、バック、ブースト、またはバックブースト回路の一次側を駆動するために、比例積分微分、ＰＩＤ、ループ、代替のＰＷＭ制御回路を提供する。この回路は、必要に応じてポスト調整及び絶縁を提供することになる。
【０１７９】
ＰＩＤループへのフィードバックは、デジタルソース、たとえばこれに限定されないが、直列化されたＡＤＣストリーム、またはアナログ信号のいずれかにでき、その両方ともが回路の出力に依存している。このフィードバックは、出力電流または電圧を関連付ける情報を提供できる。
【０１８０】
温度センサ。温度過昇状況からの十分な保護が存在するように、オンボード温度センサは実現してもよい。熱の損傷から保護するためにされるアクションは、出力電力の負荷軽減及び出力の完全なシャットダウンを含んでもよい。
【０１８１】
制御回路。デジタル手段によるか、または、アナログ回路によるかどうかにかかわらず、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは制御を提供する。この制御回路で、ＩＣは、特性機能を既存の制御閾値及び制御点をセット及び変更でき、さらに、有効化／無効化できる。これは、デジタルインタフェース状況のレジスタまたはヒューズによって、あるいは、アナログ設定が望まれるアナログピンに印加された電圧によって、行うことができる。
【０１８２】
この機能が有効である場合、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣはシステムの出力を無効、または低下させることができる。これは、ＰＷＭ、スイッチコンデンサ回路の電源を切る、あるいは、一方または両方のサブシステムを除外することによって行うことができる。出力は、エラー検出の結果として、あるいは、低出力電流、またはバッテリを含む連結された装置がバッテリに充電しながら実行されるとき、及び、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣが非バッテリ充電機能に電力を提供しているときにのみ発生する出力電力状況の結果として、無効になる可能性がある。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣが低電流シャットダウン状態に入ると、それは、バッテリが現在さらなる充電を必要とすることを示す特定の閾値を上回って現在電力を必要としているかどうかを調べるために、端部装置に出力電力を断続的に再印加する。オフ状態で経過する時間は、用途を変更するために調整されてもよい。図３３は、低電流検出及びエラー検出のためのアルゴリズムの実施例を示す。
【０１８３】
Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは外部回路に複数のインタフェースを提供し、それにより、装置がＩＣを制御及び構成してもよい。これらのインタフェースは、ＳＰＩ、Ｉ２Ｃ、ＵＡＲＴ、またはその他の同期／非同期シリアルストリームを含むことができるが、これに限定されるものではない。また、ＮＲＺ形式の代替符号化は、外部回路のサイズ及び部品数を最適化するために実現できる。同様に、これらの通信用インタフェースは、これが要求される絶縁された領域からの通信を可能とするために、絶縁装置に連結できる。
【０１８４】
クロック発生器。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、内部ＲＣ発振器とＰＬＬとＦＬＬとクロック分割器とＶＣＯとトリミング回路とを含むがこれらに限定されない周波数制御回路も含んでよい、それ自身の内部クロックを発生させる機能を有してもよい。さらに、クロックツリーは、放射及び導通されたＥＭＩでのクロッキングの影響を最小化するために、クロックエッジ位置を変更する意図的なクロックジッタまたはその他の手段を実装してもよい。
【０１８５】
モジュールの説明。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、中にＡＣ電源を受け入れ、この電力をＤＣ電圧に変換し、この電動外部装置を供給するモジュールに組み込まれることになっている電源装置としての使用が意図されている。モジュールは多くの形態をとることができ、それはＡＳＩＣへの出力のアナログまたはデジタルフィードバックのいずれかを含む可能性があり、または、ＡＳＩＣはフィードバックなしで、開ループモードで作動する可能性がある。さらに、個々の出力（複数の連結された出力がなければならない）は、別々に監視及び制御されるようにモジュール回路を構成することができる。モジュールの範囲内の検知能力は、用途及び調整要件に応じてＡＳＩＣによって行われる測定を補う、または置き換えることになっている。
【０１８６】
図３４は、絶縁及び個別の出力検知によるデジタルフィードバックモジュールを含む電源回路２２の概略図である。図３５は、フィードバック絶縁の線形化によるアナログフィードバックモジュールを含む電源回路２２の略図である。これらは、アナログフィードバックバージョンと、デジタルフィードバックバージョンとを表す。また、これらの図は両方とも、設計の一部として絶縁変圧器を示す。この部品は、用途の要件に応じて、モジュールに含まれてもよいし、含まれなくてもよい。両方の実施例は同期整流スキームを示すが、非同期システムも実現する可能性がある。
【０１８７】
デジタルフィードバックの説明。デジタルフィードバックモジュールは、出力電圧を監視して、出力連結で非常に正確な寸法を得るために、マイクロコントローラ、独立型ＡＤＣ、または二次ＡＳＩＣを含む。これによりモジュールは、出力電圧に相違を生じさせることがある部品損失、温度、及びその他の変数を補うことができる。次にこのデータはフォーマットされて、デジタルフィードバックストリームを提供するために、ＡＳＩＣに戻される。電流検知及び出力イネーブルトランジスタも示され、多数の出力は、それぞれの個々の検知でモジュールに連結していなければならない。このようにして、たとえ電源が共有されるとしても、ＡＳＩＣの説明で述べられる低出力シャットオフ機能が個々の負荷に加えられる可能性がある。
【０１８８】
アナログフィードバックの説明。費用またはその他の理由のために、アナログフィードバックシステムを使用することが望ましい場合、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣは、アナログフィードバック入力によってこれを実現できる。示される実施形態において、オプトアイソレーションＬＥＤによる電流は出力電圧に比例する。出力電圧が目標出力であるとき、ＩＣのアナログフィードバックピンの電圧が公称電圧であるように、回路は設計される。電流監視は、トランスの一次側でＩＣによって行われ、測定値は、トランスの巻数比によって基準化される。
【０１８９】
図３６は、電源回路２２で使用されてもよいレベルシフタ回路の略図である。１つの実施形態において、スイッチコンデンサ電圧降伏回路３２及びバックレギュレータ３４は、スタティックＣＭＯＳレベルデジタル信号及び電圧シフトその信号をさまざまなレベルにすることができるレベルシフタに依存する。これは、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣチップから、及び、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣチップで、ともに高電圧スイッチのゲートを適切に駆動するために行われる。レベルシフタは、スタティックＤＣ電流バイアス電流による差動対からなる。差動対はＣＭＯＳレベル信号を増幅し、次により高いレールに変わる。任意のトランジスタ降伏を防止するために信号パスで使用されるカスコードがある。レベルシフタは、任意のスタティック電流ドレインを防止するために、ｐチャネルスイッチによって無効にできる。信号が別のレールに移されると、それはシングルエンド形にさらに増幅、変換されて、次に、高圧スイッチを駆動するスタティックＣＭＯＳレベルに戻される。
【０１９０】
図３８及び３９は、電源回路２２の追加の略図である。１つの実施形態において、フォワード整流器用変圧器１０２は、電流検知のための二次側のレプリカとして使用されてもよい三次巻線１５２（図３９及び４０に示される）を含んでもよい。たとえば、いくつかのＴｒｏｎｉｕｍ  ＰＳＳｏＣの用途は低電圧で動作する可能性があり、自己駆動同期整流器は信頼性が高いソリューションでなくてもよい。より高いゲート電圧により、強力なシステムが保証される。たとえば、１．８ボルトＤＣ出力の用途がある。１２：１のトランス及び４３ボルトのＣＰ＿ＤＡＣ２設定、３．６ＶＤＣが二次巻線のピーク電圧であると仮定する。１２：２の補助巻線は、同期整流器ＦＥＴのための７．２ボルトのゲート駆動を生成するために使用することができる。トランス設計は、この要件をサポートするために、二次側に補助巻線１５２を含んでもよい。
【０１９１】
図４１は、ＤＣーＤＣ変換回路を含む電源回路２２の概略図である。示される実施形態において、電源回路２２は、ＤＣ入力電力信号を受けて、より低い電圧レベルを有するＤＣ出力電力信号を発生させるための、スイッチコンデンサ電圧降伏回路３２を含む。１つの実施形態において、電源回路２２は、ＳＣＶＢＣ３２と並列に結合されるスイッチモードバックレギュレータ３４も含んでもよい。高効率スイッチコンデンサ電圧降伏回路３２は、並列に電気的に結合される一対のフライバックコンデンサと、一対のフライバックコンデンサのそれぞれに電気的に結合される複数のスイッチ組立体とを含む。１つの実施形態において、コンデンサの間のゲートは共有される。スイッチ組立体は、充電フェーズの間、入力ＤＣ電力信号を一対のフライバックコンデンサのそれぞれに選択的に供給するように、及び、入力ＤＣ電力信号より低い電圧レベルを有する放電フェーズの間、出力ＤＣ電力信号を電子装置に選択的に供給するように作動してもよい。少なくとも１つのスイッチ組立体は、ＮチャネルＭＯＳＦＥＴスイッチと、制御信号をＮチャネルＭＯＳＦＥＴスイッチに供給するためのレベルシフタとを含んでもよい。さらに、ディクソンチャージポンプをレベルシフタに結合して、入力ＤＣ電力信号を受け取り、入力ＤＣ信号より高い電圧レベルを有する出力電力信号を発生させてもよい。出力電力信号は、ＮチャネルＭＯＳＦＥＴスイッチを作動させるために（または、その他の種類のＭＯＳＦＥＴを閉じるために）、レベルシフタに供給される。さらに、スイッチコンデンサ電圧降伏回路は、入力ＤＣ電源信号の電圧レベルを検知するための電圧検知回路を含む制御回路と、検知された電圧レベルの関数としてスイッチコンデンサ電圧降伏回路のゲイン設定を選択し、選択されたゲイン設定の関数として複数のスイッチ組立体のそれぞれを作動させるように構成されるゲイン制御器とを含んでもよい。
【０１９２】
本明細書は実施例を使用して、最良の形態を含めて本発明を開示し、また、当業者が、任意の装置またはシステムを製作及び使用すること、及び、任意の組み込まれた方法を行うことを含めて本発明を実施することを可能にする。本発明の特許可能な範囲は、特許請求の範囲によって定義され、当業者が想到するその他の実施例を含んでもよい。本発明のその他の態様及び特徴は、図面、本開示、及び添付の特許請求の範囲の研究から得ることができる。添付の特許請求の範囲内で特に記載される以外の別の方法で、本発明は実施されてもよい。添付の特許請求の範囲内に記載されるステップ及び／または機能は、ステップ及び／または機能がその中に記載される順序にかかわらず、任意の特定の作動順序に制限されないことにも注目すべきである。
【０１９３】
本発明のさまざまな実施形態の特定の特徴は、いくつかの図面に示されてもよく、他の図面には示されなくてもよいが、これは便宜上のものである。本発明の原理に従って、図面の任意の特徴が、任意の他の図面の任意の特徴と組み合わせて、参照及び／または主張されてもよい。
【図５】
2016504907.tif 000003
【図６】
2016504907.tif 000004
【図８】
2016504907.tif 000005
【図１５】
2016504907.tif 000006
【図３４】
2016504907.tif 000007
【図３６】
2016504907.tif 000008
【図３７】
2016504907.tif 000009
【図１】
2016504907.tif 000010
【図２】
2016504907.tif 000011
【図３】
2016504907.tif 000012
【図４】
2016504907.tif 000013
【図７】
2016504907.tif 000014
【図９】
2016504907.tif 000015
【図１０】
2016504907.tif 000016
【図１１】
2016504907.tif 000017
【図１２】
2016504907.tif 000018
【図１３】
2016504907.tif 000019
【図１４】
2016504907.tif 000020
【図１６】
2016504907.tif 000021
【図１７Ａ】
2016504907.tif 000022
【図１７Ｂ】
2016504907.tif 000023
【図１８】
2016504907.tif 000024
【図１９】
2016504907.tif 000025
【図２０】
2016504907.tif 000026
【図２１】
2016504907.tif 000027
【図２２】
2016504907.tif 000028
【図２３】
2016504907.tif 000029
【図２４】
2016504907.tif 000030
【図２５】
2016504907.tif 000031
【図２６】
2016504907.tif 000032
【図２７】
2016504907.tif 000033
【図２８】
2016504907.tif 000034
【図２９】
2016504907.tif 000035
【図３０】
2016504907.tif 000036
【図３１】
2016504907.tif 000037
【図３２】
2016504907.tif 000038
【図３３】
2016504907.tif 000039
【図３５】
2016504907.tif 000040
【図３８】
2016504907.tif 000041
【図３９】
2016504907.tif 000042
【図４０】
2016504907.tif 000043
【図４１】
2016504907.tif 000044
【手続補正書】
【提出日】平成27年6月24日(2015.6.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
【図１】本発明の実施形態による、電子装置に電力を提供するための電子充電装置の概略図である。
【図２】本発明の実施形態による、図１に示される充電装置で電子装置に電力を提供するために使用されてもよい電源回路のブロック図である。
【図３】本発明の実施形態による、図２に示すような「ハイブリッド」電圧降伏回路をつくる電源回路で使用されてもよいバックレギュレータ回路の概略図である。
【図４】本発明の実施形態による、図２に示される電源回路で使用されてもよいスイッチコンデンサ電圧降伏回路の概略図であり、ＲＤＳＯＮ損失をさらに低下させるためのコンデンサ間でのゲート共有を含む。
【図５】本発明の実施形態による、図２に示される電源回路で使用されてもよいスイッチコンデンサ電圧降伏回路の概略図であり、ＲＤＳＯＮ損失をさらに低下させるためのコンデンサ間でのゲート共有を含む。
【図６】本発明の実施形態による、図２に示される電源回路で使用されてもよいスイッチコンデンサ電圧降伏回路の概略図であり、ＲＤＳＯＮ損失をさらに低下させるためのコンデンサ間でのゲート共有を含む。
【図７】本発明の実施形態による、図２に示される電源回路で使用されてもよいスイッチコンデンサ電圧降伏回路の概略図であり、ＲＤＳＯＮ損失をさらに低下させるためのコンデンサ間でのゲート共有を含む。
【図８】本発明の実施形態による、図４に示されるスイッチコンデンサ電圧降伏回路の一部の概略図である。
【図９】本発明の実施形態による、図８に示されるスイッチコンデンサ電圧降伏回路のためのゲイン設定を示す表である。
【図１０】本発明の実施形態による、図９に示されるゲイン設定のそれぞれと関連する充電フェーズモード及び放電フェーズモードにおける、図８に示されるスイッチコンデンサ電圧降伏回路の略図である。
【図１１】本発明の実施形態による、図９に示されるゲイン設定のそれぞれと関連する充電フェーズモード及び放電フェーズモードにおける、図８に示されるスイッチコンデンサ電圧降伏回路の略図である。
【図１２】本発明の実施形態による、図９に示されるゲイン設定のそれぞれと関連する充電フェーズモード及び放電フェーズモードにおける、図８に示されるスイッチコンデンサ電圧降伏回路の略図である。
【図１３】本発明の実施形態による、図２に示される電源回路で使用されてもよいフォワードコンバータ回路の概略図である。
【図１４】本発明の実施形態による、図２に示される電源回路で使用されてもよい警報制御回路の概略図である。
【図１５Ａ】本発明の実施形態による、図２に示される電源回路の概略図であり、電力制御器集積回路を含む。 
【図１５Ｂ】本発明の実施形態による、図２に示される電源回路の概略図であり、電力制御器集積回路を含む。 
【図１６】本発明の実施形態による、図１０に示される電力制御器集積回路のブロック図である。
【図１７Ａ】本発明の実施形態による、図１０に示される電力制御器集積回路のブロック図である。
【図１７Ｂ】本発明の実施形態による、図１０に示される電力制御器集積回路のブロック図である。
【図１８】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい電力管理ユニットのブロック図である。
【図１９】図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよいパワーオンリセット閾値電圧のグラフ図である。
【図２０】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい比例積分微分レギュレータ制御回路の略図である。
【図２１】本発明の実施形態による、図１６、１７Ａ及び１７Ｂに示される電力制御器集積回路で使用されてもよいデジタル制御ブロックのブロック図である。
【図２２】本発明の実施形態による、図１６、１７Ａ及び１７Ｂに示される電力制御器集積回路で使用されてもよいデジタル制御ブロックのブロック図である。
【図２３】本発明の実施形態による、電子装置に電力を提供するために図２に示される電源回路を作動する方法を示すフローチャートである。
【図２４】本発明の実施形態による、図２３に示される方法で使用されてもよい状態遷移のグラフ図である。
【図２５】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい通信インタフェースの略図である。
【図２６】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよいマイクロプロセッサ通信プロトコルの略図である。
【図２７】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよいＩｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔの略図である。
【図２８】本発明の実施形態による、図２に示される電源回路の略図である。
【図２９】本発明の実施形態による、図２に示される電源回路の略図である。
【図３０】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい配線図である。
【図３１】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路の追加の略図である。
【図３２】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路の追加の略図である。
【図３３】本発明の実施形態による、図１６、１７Ａ、及び１７Ｂに示される電力制御器集積回路で使用されてもよい低電流検出及びエラー検出のためのアルゴリズムのフローチャートである。
【図３４】本発明の実施形態による、図２に示される電源回路の略図である。
【図３５】本発明の実施形態による、図２に示される電源回路の略図である。
【図３６】本発明の実施形態による、図２に示される電源回路で使用されてもよいレベルシフタの略図である。
【図３７】本発明の実施形態による、図１３に示されるフォワードコンバータ回路で使用されてもよいＲＣＤ回路の略図である。
【図３８】本発明の実施形態による、図２に示される電源回路の追加の略図である。
【図３９】本発明の実施形態による、図２に示される電源回路の追加の略図である。
【図４０】本発明の実施形態による、図２に示される電源回路の一部の略図である。
【図４１】本発明の実施形態による、図２に示される電源回路の別の略図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
図１５Ａ及１５Ｂは、電力回路２２で使用されてもよい電力制御器集積回路（Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ）１０６を含むパワーモジュール１２の概略図である。図１６、１７Ａ、及び１７Ｂは、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６のブロック図である。示される実施形態において、パワーモジュール１２は、プリント回路基板１０８と、パッケージングされたチップ内に形成されて、プリント回路基板１０８に結合されるＴｒｏｎｉｕｍ  ＰＳＳｏＣ１０６とを含む。電気回路２２の少なくとも一部は、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６内に含まれる。さらに、デジタル制御はマイクロプロセッサ、外部、あるいは、チップまたは状態機械に組み込まれたもののいずれで行われてもよい。１つの実施形態において、電気回路２２に含まれる電気回路及び電気部品の一部またはすべては、Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６内に含まれる。Ｔｒｏｎｉｕｍ  ＰＳＳｏＣ１０６は、自律型パワーモジュール（図１６及び２８に示される）と汎用パワーモジュール（図１７Ａ、１７Ｂ、及び２９に示される）とを含む２つの一次パワーモジュール用途で使用するために構成されてもよい。たとえば、図１６に示されるように、自律型パワーモジュールは、費用削減のためのアナログフィードバック手法に基づく自律型作動モードで作動するように構成されるＴｒｏｎｉｕｍ  ＰＳＳｏＣ１０６を含む。汎用パワーモジュール（図１７Ａ及び１７Ｂに示される）は、汎用作動モードで作動し、フィードバックを最終的な出力電圧の調整のために提供するマイクロプロセッサ（μＰ）制御器を利用するように構成されるＴｒｏｎｉｕｍ  ＰＳＳｏＣ１０６を含む。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源への電気的な結合に適合する一次電源回路と、
前記一次電源回路に電気的に結合する二次電源回路と
を備える、電子装置を駆動するために電力を提供する電気回路であって、
前記一次電源回路は、前記電源から交流（ＡＣ）入力電力信号を受け取り、中間直流（ＤＣ）電力信号を発生するように構成され、
前記中間ＤＣ電力信号は、前記ＡＣ入力電力信号の電圧レベルより小さい第１の電圧レベルで発生し、
前記一次電源回路は、
前記電源から前記ＡＣ電源入力信号を受け取り、前記ＡＣ入力電力信号の前記電圧レベルとほぼ等しい電圧レベルを有する、整流されたＤＣ電力信号を発生させるように構成される整流回路と、
前記整流回路から前記整流されたＤＣ電力信号を受け取り、前記中間ＤＣ電力信号を発生させるための前記整流回路に結合されるスイッチコンデンサ電圧降伏回路と
を含み、
前記スイッチコンデンサ電圧降伏回路は、
並列に電気的に結合される一対のフライバックコンデンサと、
前記一対のフライバックコンデンサのそれぞれに電気的に結合される複数のスイッチ組立体であって、充電フェーズと放電フェーズとの間で作動している前記複数のスイッチ組立体と、
前記フライバックコンデンサのそれぞれに電気的に結合される保持コンデンサであって、前記複数のスイッチ組立体が、前記充電フェーズの間、前記整流されたＤＣ電力信号を前記フライバックコンデンサのそれぞれに選択的に供給し、前記放電フェーズの間、前記中間ＤＣ電力信号を前記保持コンデンサに選択的に供給するように作動する、保持コンデンサと
を含み、
前記二次電源回路は、前記一次電源回路から前記中間ＤＣ電力信号を受け取り、出力ＤＣ電力信号を電子装置に供給するように構成され、
前記出力ＤＣ電力信号は、前記中間ＤＣ電力信号の前記第１の電圧レベルより小さい出力電圧レベルで供給されている、電気回路。
【請求項２】
入力電圧レベルを検知して、前記検知された入力電圧レベルの関数として前記スイッチ組立体を調整するために、制御信号を前記スイッチコンデンサ電圧降伏回路に伝達するようにプログラムされるプロセッサを含む集積回路制御器をさらに備える、請求項１に記載の電気回路。
【請求項３】
プロセッサが、容量性絶縁を容易にするために前記スイッチコンデンサ電圧降伏回路を調整するようにプログラムされる、請求項１に記載の電気回路。
【請求項４】
前記出力ＤＣ電力信号の電流レベルを検知するための電流センサを含むバンパイア負荷除去サブシステムを含み、
前記プロセッサが、前記検知された電流レベルがあらかじめ定義された電流レベルと異なる場合に、前記一次電源回路への入力電力をシャットオフするようにプログラムされる、請求項２に記載の電気回路。
【請求項５】
前記電気回路の遠隔操作を有効化するために、制御信号を前記プロセッサに伝達するために前記プロセッサに結合される通信制御装置を含む、請求項２に記載の電気回路。
【請求項６】
前記スイッチ組立体の少なくとも１つが、
ＭＯＳＦＥＴスイッチと、
ＬＤＯ信号を受け取り、前記ＬＤＯ信号の関数として制御信号を前記ＭＯＳＦＥＴスイッチに供給するための前記ＭＯＳＦＥＴスイッチに結合される少なくとも１つのレベルシフタと、
前記レベルシフタに結合されるディクソンチャージポンプと
を含み、
前記ディクソンチャージポンプは、前記整流されたＤＣ電力信号を受け取り、前記整流されたＤＣ電力信号の前記電圧レベルより大きい電圧レベルを有する出力電力信号を発生させるように構成され、
前記出力電力信号が、前記ＭＯＳＦＥＴスイッチを作動させるために前記レベルシフタに供給されている、請求項１に記載の電気回路。
【請求項７】
前記スイッチコンデンサ電圧降伏回路は、前記複数のスイッチ組立体のそれぞれに結合されるスイッチコンデンサ制御回路を含み、
前記スイッチコンデンサ制御回路は、
前記整流されたＤＣ電力信号の電圧レベルを検知するための電圧検知回路と、
前記検知された電圧レベルの関数として前記スイッチコンデンサ電圧降伏回路のゲイン設定を選択するように構成され、前記選択されたゲイン設定の関数として前記複数のスイッチ組立体のそれぞれを作動させるゲイン制御器と
を含む、請求項１に記載の電気回路。
【請求項８】
前記一次電源回路は、前記整流回路から前記整流されたＤＣ電力信号を受け取り、第２の中間ＤＣ電力信号を発生させるためのバックレギュレータ回路を含む、請求項１に記載の電気回路。
【請求項９】
前記バックレギュレータ回路は、電圧低下回路に結合されるレギュレータスイッチ組立体を含み、
前記電圧低下回路は、
少なくとも１つのダイオードと、
インダクタと、
コンデンサと
を含み、
前記レギュレータスイッチ組立体は、前記整流されたＤＣ電力信号を前記電圧低下回路に選択的に供給するように作動している、請求項８に記載の電気回路。
【請求項１０】
前記バックレギュレータ回路が、前記整流されたＤＣ電力信号を前記電圧低下回路に選択的に供給するために、パルス幅変調制御信号を前記レギュレータスイッチ組立体に提供するためのバックレギュレータ制御回路を含み、
前記バックレギュレータ制御回路は、
前記中間ＤＣ電力信号の前記第１の電圧レベルを検知するための電圧検知回路と、
前記検知された第１の電圧レベルの関数として前記パルス幅変調制御信号を発生させるためのレギュレータ制御器と
を含み、
前記レギュレータ制御器は、あらかじめ定義された電圧レベルで前記中間ＤＣ電力信号の前記電圧レベルを維持するために供給されている前記制御信号のデューティサイクルを調整するように構成される、請求項９に記載の電気回路。
【請求項１１】
前記二次電源回路は、一次電圧低下回路と二次電圧低下回路とを含むフォワードコンバータ回路を含み、
前記一次電圧低下回路は、前記一次電源回路から前記中間ＤＣ電力信号を受け取り、二次ＤＣ電力信号を前記二次電圧低下回路に供給するように構成され、
前記二次ＤＣ電力信号は、前記中間ＤＣ電力信号の前記電圧レベルより小さい電圧レベルを有し、
前記二次電圧低下回路は、前記二次ＤＣ電力信号を受け取り、前記電子装置に供給されている前記出力ＤＣ電力信号を発生させるように構成される、請求項１に記載の電気回路。
【請求項１２】
前記一次電圧低下回路は、
トランスと、
前記一次電源回路に結合されている前記トランスの一次側と、
前記二次電圧低下回路に結合されている前記トランスの二次側と
を含む、請求項１１に記載の電気回路。
【請求項１３】
前記ＤＣ出力信号の調整を容易にするために負荷電流及び負荷電圧を検知する前記トランスの一次側に連結される一次側電流センス回路を含む、請求項１２に記載の電気回路。
【請求項１４】
電源から電力入力信号を受け取るための、及び、出力電力信号を発生させる、少なくとも１つのスイッチコンデンサ電圧降伏回路を備える、電子装置に電力を供給するために電力を提供するパワーモジュールであって、
前記少なくとも１つのスイッチコンデンサ電圧降伏回路が、
並列に電気的に結合される一対のフライバックコンデンサと、
前記一対のフライバックコンデンサのそれぞれに電気的に結合される複数のスイッチ組立体と
を含む、パワーモジュール。
【請求項１５】
前記スイッチコンデンサ電圧降伏回路と並列に電気的に結合されるバックレギュレータ回路を含む、請求項１４に記載のパワーモジュール。
【請求項１６】
前記スイッチコンデンサ電圧降伏回路及び前記バックレギュレータ回路を調整するようにプログラムされる集積回路制御器を含む、請求項１５に記載のパワーモジュール。
【請求項１７】
前記スイッチコンデンサ電圧降伏回路に結合されるフォワードコンバータ回路を含み、
前記フォワードコンバータ回路が、中間電力信号を受け取り、前記出力電力信号を電子装置に供給するための前記スイッチコンデンサ電圧降伏回路に結合されるトランスを含む、請求項１４に記載のパワーモジュール。
【請求項１８】
半導体チップを含み、
前記フライバックコンデンサ及び前記スイッチ組立体が前記半導体チップ上に形成されている、請求項１４に記載のパワーモジュール。
【請求項１９】
前記スイッチ組立体の少なくとも１つが、
ＭＯＳＦＥＴスイッチと、
前記ＭＯＳＦＥＴスイッチに結合されるディクソンチャージポンプと
を含む、請求項１４に記載のパワーモジュール。
【請求項２０】
前記ＭＯＳＦＥＴスイッチは、低電圧の集積回路上に形成される高電圧のＭＯＳＦＥＴを含む、請求項１９に記載のパワーモジュール。
【請求項２１】
前記集積回路制御器が、前記バックレギュレータ回路と異なる周波数で前記スイッチコンデンサ電圧降伏回路を調整するようにプログラムされる、請求項１６に記載のパワーモジュール。
【請求項２２】
前記パワーモジュールの遠隔操作を有効化するために、制御信号を前記集積回路制御器に伝達するために前記集積回路制御器に結合される通信制御装置を含む、請求項１６に記載のパワーモジュール。
【請求項２３】
前記出力電力信号の電流レベルを検知するための電流センサを含み、前記検知された電流レベルがあらかじめ定義された電流レベルと異なる場合に入力電力を切断するためのバンパイア負荷除去サブシステムを含む、請求項１４に記載のパワーモジュール。
【請求項２４】
前記フライバックコンデンサ及び前記スイッチ組立体が半導体チップ上に形成される、請求項１に記載の電気回路。
【請求項２５】
前記バックレギュレータ回路と異なる周波数で前記スイッチコンデンサ電圧降伏回路を調整するようにプログラムされるプロセッサを含む、請求項８に記載の電気回路。
【請求項２６】
半導体チップを提供するステップと、
前記半導体チップ上でスイッチコンデンサ電圧降伏回路を形成するステップと、
前記半導体チップ上で集積回路制御器を形成するステップと
を含み、
前記スイッチコンデンサ電圧降伏回路が、電源からの入力電圧レベルを有する入力ＤＣ電力信号を受け取り、前記入力電圧レベルより小さい出力電圧レベルを有する出力ＤＣ電力信号を放出するように構成され、
前記スイッチコンデンサ電圧降伏回路が、並列に電気的に結合される一対のフライバックコンデンサと、前記一対のフライバックコンデンサのそれぞれに電気的に結合される複数のスイッチ組立体とを含み、
前記集積回路制御器が、前記入力ＤＣ電力信号の電圧レベルを検知して、前記出力ＤＣ電力信号を発生させるために前記検知された電圧レベルの関数として前記スイッチコンデンサ電圧降伏回路のゲインを調整するようにプログラムされる、電圧低下器具の組立方法。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2016504907.tif 000045
【図２】
2016504907.tif 000046
【図３】
2016504907.tif 000047
【図４】
2016504907.tif 000048
【図５】
2016504907.tif 000049
【図６】
2016504907.tif 000050
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【国際調査報告】
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