(57)【要約】  延在する凹部スペーサおよび複数のソース／ドレイン（Ｓ／Ｄ）領域を有する、複数のトランジスタアーキテクチャを形成するための複数の技術が開示される。いくつかの実施形態において、凹部は、例えば、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）のフィンの上部に形成され得、その結果、凹部により、ｆｉｎＦＥＴ内にゲートスタックに隣接する、複数の延在する凹部スペーサおよび複数のＳ／Ｄ領域を形成することが可能になる。いくつかの例において、この構成は、フィンの上部に、より高抵抗の経路を提供し、それにより、ｆｉｎＦＥＴ内のゲート誘導ドレインリーク（ＧＩＤＬ）を減少させることができる。いくつかの実施形態において、ＧＩＤＬの発生を高精度に調整することがもたらされ得る。そのような複数の実施形態は、接合リーク（Ｌｂ）の減少および同時に、閾値電圧（ＶＴ）の増大をもたらし得る。複数の開示技術は、複数のプレーナ型および非プレーナ型のフィンベースのアーキテクチャとともに実装され得、いくつかの実施形態において、標準的な金属酸化物半導体（ＭＯＳ）および相補型ＭＯＳ（ＣＭＯＳ）プロセスフローにおいて使用され得る。
2016514905.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に配置されるゲート酸化膜レイヤと、
前記ゲート酸化膜レイヤの一部の上方に配置されるゲート金属レイヤと、
第１の凹部および第２の凹部と、
第１のスペーサおよび第２のスペーサと、
複数のソース／ドレイン（Ｓ／Ｄ）インプラントと、を備える集積回路であって、
前記第１の凹部および第２の凹部は、前記ゲート酸化膜レイヤを通って前記半導体基板の内部に延在し、前記ゲート酸化膜レイヤおよびゲート金属レイヤの対応する第１の側壁および第２の側壁に隣接し、
前記第１のスペーサおよび第２のスペーサは、前記ゲート酸化膜レイヤおよびゲート金属レイヤの前記対応する第１の側壁および第２の側壁に沿って配置され、前記第１の凹部および第２の凹部の内部にそれぞれ延在し、
前記複数のソース／ドレイン（Ｓ／Ｄ）インプラントは、前記第１の凹部および第２の凹部内にそれぞれ配置される、集積回路。
【請求項２】
前記複数のＳ／Ｄインプラントは、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、および炭化シリコン（ＳｉＣ）のうち少なくとも１つを含む、請求項１に記載の集積回路。
【請求項３】
前記複数のＳ／Ｄインプラントは、エピタキシャルシリコン（Ｓｉ）を含む、請求項１に記載の集積回路。
【請求項４】
前記第１の凹部および第２の凹部内に、前記第１のスペーサおよび第２のスペーサに隣接して配置される層間絶縁膜（ＩＬＤ）をさらに備える、請求項１に記載の集積回路。
【請求項５】
前記第１の凹部および第２の凹部内にそれぞれ配置される、第１のソース／ドレイン（Ｓ／Ｄ）コンタクトおよび第２のソース／ドレイン（Ｓ／Ｄ）コンタクトをさらに備え、
前記第１のＳ／Ｄコンタクトおよび第２のＳ／Ｄコンタクトは、前記第１の凹部および第２の凹部内にそれぞれ配置される複数の前記Ｓ／Ｄインプラントの内部に延在する、請求項１に記載の集積回路。
【請求項６】
前記第１の凹部および第２の凹部は、前記半導体基板の内部に、約１〜１００ｎｍの範囲内の距離に延在する、請求項１に記載の集積回路。
【請求項７】
前記第１の凹部および第２の凹部は、前記半導体基板の内部に、約１００〜３００ｎｍの範囲内の距離に延在する、請求項１に記載の集積回路。
【請求項８】
前記集積回路は、プレーナ型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、
前記第１の凹部および第２の凹部は、接合リーク（Ｌｂ）に遭遇する前記プレーナ型のＭＯＳＦＥＴの領域に配置される、請求項１から７のいずれか一項に記載の集積回路。
【請求項９】
前記集積回路は、トライゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備え、
前記第１の凹部および第２の凹部は、接合リーク（Ｌｂ）に遭遇する前記トライゲートＭＯＳＦＥＴの領域に配置される、請求項１から７のいずれか一項に記載の集積回路。
【請求項１０】
前記集積回路は、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）を備え、
前記第１の凹部および第２の凹部は、ゲート誘導ドレインリーク（ＧＩＤＬ）に遭遇する前記ｆｉｎＦＥＴの領域に配置される、請求項１から７のいずれか一項に記載の集積回路。
【請求項１１】
前記半導体基板は、前記ｆｉｎＦＥＴのフィンを含み、
前記第１の凹部および第２の凹部は、前記フィンの上部の内部に延在する、請求項１０に記載の集積回路。
【請求項１２】
集積回路を形成する方法であって、前記方法は、
ゲート酸化膜レイヤを半導体基板の上方に形成する段階と、
ゲートレイヤを前記ゲート酸化膜レイヤの上方に形成する段階と、
第１の凹部および第２の凹部を、前記ゲート酸化膜レイヤおよび前記ゲートレイヤの対応する第１の側壁および第２の側壁に隣接して形成する段階と、
第１のスペーサおよび第２のスペーサを前記第１の凹部および第２の凹部の内部にそれぞれ形成する段階と、
複数のソース／ドレイン（Ｓ／Ｄ）インプラントを前記第１の凹部および第２の凹部の内部にそれぞれ形成する段階と、を備え、
各凹部は、前記ゲート酸化膜レイヤを通って前記半導体基板の内部に延在し、
前記第１のスペーサおよび第２のスペーサは、前記ゲート酸化膜レイヤおよびゲートレイヤの前記対応する第１の側壁および第２の側壁に沿って、前記半導体基板の内部に延在し、
複数の前記インプラントは、前記半導体基板の内部に延在する、方法。
【請求項１３】
前記ゲートレイヤを前記ゲート酸化膜レイヤの上方に形成する段階の前に、前記方法はさらに、
ダミーゲートレイヤを前記ゲート酸化膜レイヤの上方に形成する段階を備え、
前記ダミーゲートレイヤは、前記ゲートレイヤによって、後に置換される、請求項１２に記載の方法。
【請求項１４】
前記第１の凹部および第２の凹部内に、層間絶縁膜（ＩＬＤ）を配置する段階をさらに備える、請求項１２に記載の方法。
【請求項１５】
第１のソース／ドレイン（Ｓ／Ｄ）コンタクトおよび第２のソース／ドレイン（Ｓ／Ｄ）コンタクトを前記第１の凹部および第２の凹部内にそれぞれ形成する段階をさらに備え、
前記第１のＳ／Ｄコンタクトおよび第２のＳ／Ｄコンタクトの各々は、前記第１の凹部および第２の凹部内の複数の前記Ｓ／Ｄインプラント内にそれぞれ少なくとも部分的に埋め込まれている、請求項１２に記載の方法。
【請求項１６】
請求項１２から１５のいずれか一項に記載の方法によって形成される、集積回路。
【請求項１７】
請求項１から１１のいずれか一項に記載の前記集積回路を備える、システムオンチップ（ＳＯＣ）。
【請求項１８】
請求項１から１１のいずれか一項に記載の前記集積回路を備える、組み込みセグメント。
【請求項１９】
請求項１から１１のいずれか一項に記載の前記集積回路を備える、ポータブルコンピューティングデバイス。
【請求項２０】
前記ポータブルコンピューティングデバイスは、ラップトップコンピュータ、ネットブック、ノートブックコンピュータ、ウルトラモバイルパーソナルコンピュータ、スマートフォン、携帯電話、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、携帯音楽プレーヤー（ＰＭＰ）、およびデジタルカメラのうち少なくとも１つを含む、請求項１９に記載のポータブルコンピューティングデバイス。
【請求項２１】
半導体基板と、
ゲート本体と、
ゲート酸化膜レイヤと、
第１のスペーサおよび第２のスペーサと、
第１のソース／ドレイン（Ｓ／Ｄ）アーキテクチャおよび第２のソース／ドレイン（Ｓ／Ｄ）アーキテクチャと、を備える、トランジスタであって、
前記半導体基板は、基板の面内に形成された第１の凹部および第２の凹部を有し、前記第１の凹部および第２の凹部は、前記半導体基板の内部に延在し、
前記ゲート本体は、前記半導体基板の前記面の上方に、かつ、前記第１の凹部および第２の凹部に隣接し、かつ、前記第１の凹部と、前記第２の凹部との間に形成されており、
前記ゲート酸化膜レイヤは、前記ゲート本体と、前記半導体基板との間に、かつ、前記第１の凹部および第２の凹部に隣接し、かつ、前記第１の凹部と、前記第２の凹部との間に配置されており、
前記第１のスペーサおよび第２のスペーサは、前記ゲート本体の対応する第１の側壁および第２の側壁に沿って配置され、前記第１の凹部および第２の凹部の内部にそれぞれ延在し、
前記第１のソース／ドレイン（Ｓ／Ｄ）アーキテクチャおよび第２のソース／ドレイン（Ｓ／Ｄ）アーキテクチャは、前記ゲート本体に隣接して形成されており、前記第１のＳ／Ｄアーキテクチャおよび第２のＳ／Ｄアーキテクチャは、前記第１の凹部および第２の凹部内にそれぞれ少なくとも部分的に配置されている、トランジスタ。
【請求項２２】
前記第１のＳ／Ｄアーキテクチャおよび第２のＳ／Ｄアーキテクチャの各々は、
Ｓ／Ｄインプラントと、
前記Ｓ／Ｄインプラントの上方に配置される層間絶縁膜（ＩＬＤ）と、
前記Ｓ／Ｄインプラント内に少なくとも部分的に埋め込まれ、かつ、前記ＩＬＤ内に少なくとも部分的に配置される、Ｓ／Ｄコンタクトと、を含む、請求項２１に記載のトランジスタ。
【請求項２３】
Ｓ／Ｄインプラントは、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、および炭化シリコン（ＳｉＣ）のうち少なくとも１つを含む、請求項２１に記載のトランジスタ。
【請求項２４】
前記第１の凹部および第２の凹部は、前記半導体基板の内部に、約１〜３００ｎｍの範囲内の距離に、延在する、請求項２１に記載のトランジスタ。
【請求項２５】
前記トランジスタは、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）として構成されており、
前記半導体基板は、前記ｆｉｎＦＥＴのフィンを含み、および
前記半導体基板内に形成される前記第１の凹部および第２の凹部を有する前記面は、前記フィンの上部を含み、
前記第１の凹部および第２の凹部は、前記フィンの内部に延在する、請求項２１から２４のいずれか一項に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、延在された凹部スペーサおよび複数のソース／ドレイン領域を有するトランジスタアーキテクチャおよびその製造方法に関する。
【背景技術】
【０００２】
複数のディープサブミクロンプロセスノード（例えば、３２ｎｍおよびその先）における集積回路（ＩＣ）設計は、複数の重要な課題を含み、複数のトランジスタ構造は、低電力性能の実現といった複数の特定の複雑な事態に直面している。継続的なプロセススケーリングは、そのような複数の問題を悪化させる傾向にある。
【０００３】
複数の本実施形態に係るこれらおよび他の複数の特徴は、以下の詳細な説明を、本明細書に記載の複数の図面と合わせて読むことによって、より良く理解されるであろう。複数の図面においては、様々な図において示される、同一またはほぼ同一の各コンポーネントは同一の番号で示され得る。明瞭性の意図より、各図面内のすべてのコンポーネントは番号が付けられていない場合がある。さらに、理解されるように、複数の図面は必ずしも正確な縮尺ではなく、記載された複数の実施形態を、示される複数の具体的な構成に限定する意図ではない。例えば、一部の図は概して、直線、直角、および滑面を示す一方、複数の開示された技術に係る実際の実装は、不完全な直線、直角等を有する可能性があり、現実の製造プロセスの限界に鑑み、一部の特徴は、表面トポロジを有する可能性があり、あるいは非平滑である可能性がある。すなわち、複数の図は単に、複数の例示的構造を示すためだけに提供されている。
【図面の簡単な説明】
【０００４】
【図１】一実施形態に従って構成された集積回路（ＩＣ）の側断面図である。
【図２】一実施形態による、エッチング後の図１のＩＣの側断面図である。
【図３】一実施形態による、さらなるエッチング後の図２のＩＣの側断面図である。
【図４】一実施形態による、さらなるエッチング後の図３のＩＣの側断面図である。
【図５】一実施形態による、凹部スペーサを形成後の図４のＩＣの側断面図である。
【図６】一実施形態による、複数の凹部ソース／ドレイン（Ｓ／Ｄ）インプラントを形成後の図５に係るＩＣの側断面図である。
【図６Ａ】図６のＩＣの断面斜視図である。
【図６Ｂ】図６Ａの点線Ａ‐Ａで切断した、断面図である。
【図７】一実施形態による、層間絶縁膜（ＩＬＤ）フィルを提供し、置換金属ゲート（ＲＭＧ）を形成後の、図６のＩＣの側断面図である。
【図８】一実施形態による、複数のＳ／Ｄコンタクトを形成後の、図７のＩＣの側断面図である。
【図８Ａ】図内の破線の楕円で囲まれた、図８の部分の拡大図である。
【図９】一実施形態に従って構成された実例のＩＣの側断面図である。
【図１０】一例示的実施形態による、開示された複数の技術を使用して形成された、複数の集積回路構造またはデバイスとともに実装されたコンピューティングシステムを示す。
【発明を実施するための形態】
【０００５】
延在された凹部スペーサおよび複数のソース／ドレイン（Ｓ／Ｄ）領域を有する複数のトランジスタアーキテクチャを形成するための複数の技術が開示される。いくつかの実施形態において、例えば、凹部がフィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）のフィンの上部に形成され得、その結果、凹部により、ｆｉｎＦＥＴ内に、ゲートスタックに隣接する延在された凹部スペーサおよび複数のＳ／Ｄ領域を形成することが可能になる。いくつかの例において、この構成は、フィンの上部に、より高抵抗の経路を設け、それにより、ｆｉｎＦＥＴ内のゲート誘導ドレインリーク（ＧＩＤＬ）を最小化あるいは減少させることに役立つ。いくつかの実施形態において、ＧＩＤＬの発生を高精度に調整することがもたらされ得る。いくつかの場合において、本明細書に記載のように構成されたトランジスタアーキテクチャは、閾値電圧（ＶＴ）の増大を示しつつ、同時に接合リーク（Ｌｂ）の減少を示すことができる。いくつかの実施形態において、複数の開示された技術は、複数のプレーナ型および非プレーナ型のフィンベースのアーキテクチャで実装可能であり、標準的な金属酸化物半導体（ＭＯＳ）および相補型ＭＯＳ（ＣＭＯＳ）プロセスフローの中で使用され得る。多数の構成および変形は、当該開示に照らし明らかであろう。
【０００６】
概要
前述の通り、複数のディープサブミクロンプロセスノード（例えば、３２ｎｍおよびその先）における複数のトランジスタの低電力性能を実現する能力を複雑にする、起こり得る複数の重要な課題がある。例えば、１つの重要な課題は、複数の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は通常、ゲートリーク、オフ状態（またはサブ閾値）のリーク電流、および接合リークを含む、様々な異なるタイプのリーク電流に遭遇しており、これらの各々は低電力トランジスタの性能を実現する能力に悪影響を及ぼし得るという事実に関する。これらの様々なタイプのリークの中で、接合リークは、複数の主要なリークコンポーネントの１つであり、ゲート誘導ドレインリーク（ＧＩＤＬ）は、接合リークの支配的な成分であり、特に、複数のフィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）アーキテクチャの文脈においてそうである。
【０００７】
接合リークに対処する複数の従来アプローチには、傾斜接合、コインプラント最適化、および酸化膜厚の制御が含まれるが、それぞれ、増大するサブ閾値（オフ状態）リークによって、著しくマイナスの結果をもたらす。ゲートリークを低減すべく、酸化膜厚を増やすことは、短チャネル制御の損失という代償が伴う。オフ状態／サブ閾値リーク電流を低減すべく、より幅広のゲート長を提供し得るが、無制限に横方向にスケーリングすると、オフ状態／サブ閾値電流を、より高い閾値電圧（ＶＴ）によって低減しなければならないことが多い。ＶＴを十分増大させ、酸化膜厚の増大（ゲートリークのため）およびサブ閾値電流の増大（複数のより短いゲート長による）を埋め合わせるために必要となる複数のハローの高ドーズ量は通常、ソース／ドレイン（Ｓ／Ｄ）と、トランジスタボディとの間に、複数の急峻な不純物プロファイルを作成する。いくつかの場合において、接合リークは、本体／チャネルおよび複数のＳ／Ｄ領域間の複数の不純物プロファイルの修正によって緩和され得、複数の短チャネル効果を制御すべく、ＶＴが増大され得る（例えば、複数の短いゲート長が、高いオフ状態電流を生じさせる、特に縮小されたテクノロジ上の複数の低電力デバイスおいて）。しかしながらプレーナ型アーキテクチャと比較して、複数のｆｉｎＦＥＴは概して、与えられたハロードーズ量に対するＶＴ制御の感度が低下し、それにより、トランジスタのＶＴを増大させるべく、より高いインプラントが要求され、それによって今度はそのようなトランジスタアーキテクチャに対し、接合リークの複数の性能問題を悪化させる。別の重要な問題は、より高い性能にスケーリングする複数のプロセステクノロジーは概して、リークを代償としてそのように行っている。特に、複数のより短いゲート長は、短チャネル動作（オフ状態電流）を制御すべく、より多くのハロードーズ量が必要となり、結果的に、接合リークが増大され、低電力性能を実現する能力を妨げる。
【０００８】
よって、本開示の一実施形態に従って、延在された凹部スペーサおよび複数のソース／ドレイン（Ｓ／Ｄ）領域を有するトランジスタアーキテクチャを形成するための、複数の技術が開示される。いくつかの実施形態において、例えば、ゲートスタック近くの複数のＳ／Ｄ領域において、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）のフィンの上部に、凹部を形成すべく、複数の開示された技術が使用され得る。そして、そのような凹部により、ｆｉｎＦＥＴ内に延在された凹部スペーサおよび複数のＳ／Ｄ領域を形成することを可能にし得る。いくつかの例において、この構成は、フィンの上部に、より高抵抗の経路を設け（例えば、ＧＩＤＬ電流は、通常最も顕著である）、それにより、ｆｉｎＦＥＴ内のＧＩＤＬを最小化あるいは減少することに寄与し得る。
【０００９】
概して、トランジスタ内の接合リークは通常、ＶＴが増大するにつれて、増大する。しかしながら、いくつかの実施形態において、ゲートスタックに隣接するスペーサおよびＳ／Ｄ領域において、フィンの上部に凹部を導入することによって、接合リークを増大させることなく（あるいは増大しても無視できる程度で）、トランジスタのＶＴを増大させることができる。いくつかの場合において、本明細書に記載された通りに構成されたトランジスタアーキテクチャは、ＶＴの増大を示しつつ、同時にボディ（Ｌｂ）に対するリークの減少（例えば、接合リークの減少）を示し得る。例えば、複数のシリコン（Ｓｉ）フィンを有するｆｉｎＦＥＴの例の場合、既存の複数のアーキテクチャと比較して、約１００ｍＶの範囲内（例えば±２５％）でのＶＴの増大をもたらしつつ、同時に、１０倍以上の接合リークの減少が実現され得る。当該開示に照らし理解されるように、複数の他の実施形態によると、特定対象のアプリケーションまたはエンドユースに対し所望されるように、複数の開示された技術は、ＬｂおよびＶＴにおける、他の複数の範囲およびサブ範囲における複数の改善をもたらすべく、使用され得る。
【００１０】
いくつかの実施形態において、ｆｉｎＦＥＴアーキテクチャ内のＧＩＤＬの発生を高精度に調整することを実現すべく、複数の開示された技術が使用され得、それにより、そのようなｆｉｎＦＥＴの接合リークを減少させるのに寄与し得る。また、いくつかの実施形態において、従来の複数のデバイスと比較して、ゲート長を変更せずに、接合リークおよびオフ状態電流が低減でき、それにより、本明細書に開示された複数の技術およびアーキテクチャに対するスケーリングの利点を提供し得る（例えば、既存の複数のアプローチと比較した）。概して、本明細書に開示された複数の技術は主に、例えば、いくつかの実施形態による、複数のｆｉｎＦＥＴアーキテクチャ（例えば、トライゲートおよび／または他の複数の３次元／非プレーナ型トランジスタアーキテクチャ）の文脈で説明されている。しかしながら、複数の開示された技術は、複数のｆｉｎＦＥＴアーキテクチャのみの実装に限定されないことに留意されたい。例えば、いくつかの他の実施形態において、複数の開示された技術は、複数のプレーナ型トランジスタアーキテクチャにおける接合リークを最小化あるいは減少させるべく、使用され得る。より一般的な意味において、複数の開示された技術は、１または複数の実施形態によると、例えば、任意の標準および／またはカスタムの金属酸化物半導体（ＭＯＳ）または相補型ＭＯＳ（ＣＭＯＳ）プロセスフローにおいて、利用され得る。
【００１１】
いくつかの実施形態において、複数の開示された技術は、複数の低電力トランジスタアーキテクチャを提供すべく、使用され得る。いくつかの例において、そのような複数のアーキテクチャは、様々なアプリケーションの任意のものの中で用途を見出し得る。そのようなものとして、複数のシステムオンチップ（ＳＯＣ）アプリケーション、複数の組み込みセグメント、および／または複数の携帯電話、複数のタブレット、複数のノートブックコンピュータ、および他の複数のポータブルコンピューティングデバイス等の電力に敏感な複数の電子デバイスが挙げられる。より一般的な意味において、複数の開示された技術およびアーキテクチャは、複数の低電力トランジスタ構造の使用から恩恵を受け得る任意のアプリケーション内で使用され得る。多数の好適な用途およびアプリケーションはが当該開示に照らし、明らかであろう。また、一実施形態によると、複数の開示された技術の用途は、例えば、本明細書の記載通り構成された、延在された複数の凹部のＳ／Ｄ領域を含むトランジスタアーキテクチャを有する特定のＩＣまたは他のデバイスに係る目視検査または他の検査（例えば、顕微鏡等）により、見出し得る。
【００１２】
方法論およびアーキテクチャ
図１〜図８は、一実施形態による、集積回路（ＩＣ）の製造プロセスフローを示す。図１〜図８に示される各図は、ゲートに対し、ほぼ直交する（ＯＧＤカット等）、断面で切り取られている。複数の図を見ると、プロセスフローは図１のように開始する。図１は、一実施形態に従って構成されたＩＣ１００の側断面図である。見ての通り、ＩＣ１００は基板１１０を含む。基板１１０は、例えば、半導体デバイス（トランジスタ等）を構築し得る基礎として機能するのに好適な、任意の構成および厚みを有し得る。いくつかの場合において、基板１１０はフィン（例えば、フィンベースの電界効果トランジスタ、すなわちｆｉｎＦＥＴアーキテクチャ）として構成されてよい。また、当該開示に照らし明らかなように、基板１１０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ‐Ｖ族材料を含む様々な材料のうち任意のもの、および／またはＩＣ１００のための所望の半導体チャネルを形成するために好適な任意の他の導電性材料を含み得る。さらに、基板１１０は、結晶成長、化学的気相成長（ＣＶＤ）、エピタキシ、原子レイヤ堆積（ＡＬＤ）、および／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成され得る。基板１１０を形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００１３】
また、図１からわかるように、ダミーゲート酸化膜（ＤＧＯ）レイヤ１２０が、基板１１０の上方に提供されている。ＤＧＯレイヤ１２０は、任意の所望される構成および厚みを有してよく、いくつかの例において、基板１１０の上方にほぼコンフォーマルなレイヤとして提供されてよい。そのために、ＤＧＯレイヤ１２０は、熱成長、原子レイヤ堆積（ＡＬＤ）、化学的気相成長（ＣＶＤ）、および／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成され得る。また、いくつかの実施形態において、ＤＧＯレイヤ１２０は、例えば、二酸化ケイ素（ＳｉＯ２）および／またはアルミナ（Ａｌ２Ｏ３）のような酸化物を含んでよい。しかしながら、ＤＧＯレイヤ１２０は材料組成においてそのように限定されず、当該開示に照らし明らかなように、より一般的な意味において、ＤＧＯレイヤ１２０は、特定対象のアプリケーションまたはエンドユースのための所望の電気的遮断量を提供する任意の絶縁体材料であってよい。図３および図７を参照して後述されるように、いくつかの実施形態によると、ＤＧＯレイヤ１２０は犠牲レイヤとしても機能でき、また、いくつかの例において、エッチングストップ（後述のように、ダミーゲートレイヤ１３０をエッチングする際）としても使用され得る。概して、ＤＧＯレイヤ１２０を選択的に薄層化または除去することによって、ゲートレイヤ１３０のエッチングは、拡散レイヤに分解するよう制御され得、それにより、本明細書に記載されるような、凹部１０５を形成する。ＤＧＯレイヤ１２０を形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００１４】
図１からさらにわかるように、ダミーゲートレイヤ１３０が、ＤＧＯレイヤ１２０の上方に提供される。ダミーゲートレイヤ１３０は、任意の所望される構成および厚みを有してよく、いくつかの例において、ＤＧＯレイヤ１２０の上方にほぼコンフォーマルなレイヤとして提供されてよい。そのために、ダミーゲートレイヤ１３０は、化学的気相成長（ＣＶＤ）、液相エピタキシ（ＬＰＥ）等のエピタキシ、および／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成され得る。また、当該開示に照らし明らかなように、いくつかの実施形態において、ダミーゲートレイヤ１３０は、例えば、多結晶シリコン、アモルファスシリコン、窒化シリコン（Ｓｉ３Ｎ４）等の窒化物、および／またはダミーゲートとして機能するように十分な順応性を有する任意の他の材料を含み得る。図７を参照して後述されるように、一実施形態によると、ダミーゲートレイヤ１３０は犠牲レイヤとして機能できる（後述のように、それは置換金属ゲートすなわちＲＭＧレイヤ１８０によって置換され得る）。ダミーゲートレイヤ１３０を形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００１５】
さらにわかるように、ハードマスクレイヤ１４０が、ダミーゲートレイヤ１３０の上方に提供される。ハードマスクレイヤ１４０は、任意の所望される構成および厚みを有してよく、いくつかの例において、ダミーゲートレイヤ１３０の上方にほぼコンフォーマルなレイヤとして提供されてよい。そのために、ハードマスクレイヤ１４０は、当該開示に照らし明らかなように、例えば、化学的気相成長（ＣＶＤ）、および／またはハードマスク材料のレイヤを提供するために好適な任意の他のプロセスを使用して、形成され得る。また、いくつかの実施形態において、ハードマスクレイヤ１４０は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の窒化物を含み得る。しかしながら、ハードマスクレイヤ１４０は材料組成においてそのように限定されず、当該開示に照らし明らかなように、より一般的な意味において、ハードマスクレイヤ１４０は、特定対象のアプリケーションまたはエンドユースのための十分な順応性を有する任意のハードマスク材料であってよい。図１に示されるように、一実施形態によると、ハードマスクレイヤ１４０はパターニングされてよい。所望のように、ハードマスクレイヤ１４０をパターニングするために、任意の標準および／またはカスタムのパターニングプロセスが利用されてよい。ハードマスクレイヤ１４０を形成およびパターニングするための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００１６】
プロセスフローは図２のように継続する。図２は、一実施形態に従った、エッチング後の図１のＩＣ１００の側断面図である。見てわかる通り、エッチングプロセスの結果として、１または複数の凹部１０５が、上述のように、ハードマスクレイヤ１４０のパターニング中に露出される領域、例えば、ダミーゲートレイヤ１３０に形成される。いくつかの実施形態によると、ダミーゲートレイヤ１３０のエッチングは、例えば、ウェットエッチングプロセス、ドライエッチングプロセス、および／またはそれら任意の組み合わせを使用してなされ得る。当該開示に照らし理解されるように、ダミーゲートレイヤ１３０のエッチングに利用されるエッチングプロセスは、少なくとも部分的に、レイヤ１３０の材料組成および／またはＩＣ１００の他の複数のレイヤにより異なってよい。そのようないずれかの場合、特定の凹部１０５の等方性／異方性の複数の寸法および量は、特定対象のアプリケーションまたはエンドユースのために所望される通り、カスタマイズされ得る。さらに理解されるように、特定の凹部１０５の形状（例えば、複数の寸法および／または等方性／異方性）は、例えば、実装される特定のコンタクトアーキテクチャ（図５〜図８を全般的に参照して後述される）に好適であることを保証することが望ましい可能性がある。ダミーゲートレイヤ１３０をエッチングするための他の好適なエッチングプロセスは、特定のアプリケーションにより異なり、当該開示に照らし、明らかであろう。
【００１７】
プロセスフローは図３のように継続する。図３は、一実施形態に従った、さらなるエッチング後の図２のＩＣ１００の側断面図である。見てわかる通り、エッチングプロセスの結果として、ダミーゲートレイヤ１３０のエッチング中に元々形成された１または複数の凹部１０５が、ＤＧＯレイヤ１２０の中に延在されている。いくつかの実施形態によると、ＤＧＯレイヤ１２０のエッチングは、例えば、ウェットエッチングプロセス、ドライエッチングプロセス、および／またはそれら任意の組み合わせを使用してなされ得る。いくつかの場合において、ＤＧＯレイヤ１２０をエッチングするために利用されるエッチングプロセスは、上述のダミーゲートレイヤ１３０のエッチングで利用されるエッチングプロセスの継続であってよい。しかしながら、いくつかの他の場合において、別個のまたはそれ以外の異なるエッチングプロセスが使用され得る。例えば、いくつかの例示的実施形態において、ダミーゲートレイヤ１３０のエッチングは停止可能であり、ＤＧＯレイヤ１２０の選択的なパターニングが実行され得、ＤＧＯレイヤ１２０をエッチングするために、その後のエッチングプロセスが使用され得る。当該開示に照らし理解されるように、いずれの場合も、ＤＧＯレイヤ１２０のエッチングに利用されるエッチングプロセスは、少なくとも部分的に、ＤＧＯレイヤ１２０の材料組成および／またはＩＣ１００の他の複数のレイヤによって異なってよい。当該開示に照らし明らかなように、特定の凹部１０５を延在させるためにＤＧＯレイヤ１２０をエッチングするための複数の他の好適なエッチングプロセスは、特定のアプリケーションにより異なる。
【００１８】
いくつかの実施形態において、ＤＧＯレイヤ１２０の特定領域における、ＤＧＯレイヤ１２０の厚みを薄層化あるいは減少すべく、ＤＧＯレイヤ１２０は最初に部分的なエッチングのみを受けてよい。つまり、ＤＧＯレイヤ１２０の全層はエッチング除去されず、よって、特定の凹部１０５は、完全にＤＧＯレイヤ１２０を貫通するよう延在せず、最初に層内で終了するよう作成されてよい（例えば、図３に大まかに示されるように）。しかしながら、他の複数の例において、ＤＧＯレイヤ１２０の全層を貫通するエッチングも行われてよい。つまり、特定の凹部１０５は、上述の中間薄層化をせず、ＤＧＯレイヤ１２０を面から面へと完全に貫通して延在するように作成され得る。図４を参照して後述されるように、一実施形態によると、ＤＧＯレイヤ１２０が受ける薄層化／完全エッチングの度合いは、特定の凹部１０５が基板１１０内に延在する最終的な深度（δ）に影響し得る。また前述の通り、ＤＧＯレイヤ１２０を選択的に薄層化または除去することによって、ゲートレイヤ１３０のエッチングは、拡散レイヤに侵入するよう制御され、それにより、本明細書に記載されるような、凹部１０５を形成する。当該開示に照らし、多数の構成が明らかであろう。
【００１９】
プロセスフローは図４のように継続する。図４は、一実施形態に従った、さらなるエッチング後の図３のＩＣ１００の側断面図である。見てわかる通り、エッチングプロセスの結果として、１または複数の凹部１０５が、さらに基板１１０内に延在している。いくつかの実施形態によると、基板１１０のエッチングは、例えば、ウェットエッチングプロセス、ドライエッチングプロセス、および／またはそれら任意の組み合わせを使用してなされ得る。当該開示に照らし理解されるように、基板１１０のエッチングに利用されるエッチングプロセスは、少なくとも部分的に、基板１１０の材料組成および／またはＩＣ１００の他の複数のレイヤにより異なってよい。特定の凹部１０５をさらに延在させるために基板１１０をエッチングするための複数の他の好適なエッチングプロセスは、特定のアプリケーションにより異なり、当該開示に照らし、明らかであろう。
【００２０】
図３の文脈で前述したように、特定の凹部１０５が基板１１０内に延在する最終的な深度δは、例えば、ＤＧＯレイヤ１２０が受けるエッチングの度合い（部分的または全部）により影響され得る。例えば、いくつかの実施形態によると、ＤＧＯレイヤ１２０を部分的にエッチングすることで、約１００ｎｍより少ないか等しい（約１〜２０ｎｍ、約２０〜５０ｎｍ、約５０〜８０ｎｍ、約８０〜１００ｎｍの範囲内、あるいは約１００ｎｍより少ないか等しい任意の他のサブ範囲）深度δまで基板１１０内に延在する凹部１０５をもたらしてよい。逆に、いくつかの他の実施形態によると、ＤＧＯレイヤ１２０を完全にエッチングすることで、約１００〜３００ｎｍ以上の範囲内（例えば、約１００〜１５０ｎｍ、約１５０〜２００ｎｍ、約２００〜２５０ｎｍ、約２５０〜３００ｎｍの範囲内、あるいは約１００〜３００ｎｍより大きいか等しい範囲内の任意の他のサブ範囲）の深度δまで基板１１０内に延在する凹部１０５をもたらしてよい。より一般的な意味において、特定の凹部１０５が基板１１０内を延在する深度δは、特定対象のアプリケーションまたはエンドユースに所望されるように、ＤＧＯレイヤ１２０の薄層化の度合いを調節することにより、調整され得る。当該開示に照らし理解されるように、特定の凹部１０５に係る他の複数の寸法および等方性／異方性の度合いは所望されるようにカスタマイズされてもよい。さらに理解されるように、特定の凹部１０５の最終形状は、例えば、実装される特定のコンタクトアーキテクチャ（図５〜図８を全般的に参照して後述される）に好適であることを保証することが望ましい可能性がある。
【００２１】
いくつかの例において、基板１１０をエッチングするための所望されるストップ位置（例えば、特定の凹部１０５の所望される深度δ）は少なくとも部分的にＩＣ１００の所望される複数の電気的特性／性能により異なってよい。例えば、一実施形態によると、特定の凹部１０５が基板１１０内に延在する深度δが増大するにつれ、ＩＣ１００によって示される接合リーク（Ｌｂ）は減少し、かつ、その閾値電圧（ＶＴ）は増大する。また、いくつかの実施形態によると、特定の凹部１０５の深度δを増大させることによって、ＩＣ１００の信頼性を改善できる。例えば、その降伏電圧を上げること、その出力電圧を上げること、および／または複数のホットキャリア効果（ＨＣＥ）に関するその性能を向上させることによる。基板１１０がシリコン（Ｓｉ）フィンとして構成されている一例示的実施形態においては、既存の複数のアーキテクチャと比較し、約１００ｍＶ（例えば、±２５％）の範囲内のＶＴの増大をもたらしつつ、同時に最大１０倍以上（例えば、約１‐１０倍以上の範囲内）のＬｂの減少がもたらされ得る。これらおよび他の複数の考慮事項によって、例えば、低電力トランジスタベースの複数のアーキテクチャおよびデバイスにおける用途に対し、ＩＣ１００を望ましいものとし得る。当該開示に照らし、複数の他の好適な用途は明らかであろう。
【００２２】
プロセスフローは図５のように継続する。図５は、一実施形態に従った、凹部スペーサ１５０を形成後の、図４のＩＣ１００の側断面図である。スペーサ１５０は、例えば、特定の凹部１０５の複数の側壁に沿って、形成可能である（例えば、ハードマスク１４０から基板１１０内の凹部１０５の底部まで延在するよう作成可能）。この意味において、スペーサ１５０は、凹部スペーサと言及され得る。スペーサ１５０は、特定対象のアプリケーションまたはエンドユースに所望されるように、任意の厚みで提供され得る。しかしながら、スペーサ１５０の厚みは、凹部１０５を塞ぐ、あるいは凹部１０５が、実装される特定のコンタクトアーキテクチャを受け入れることを妨害するほど、過剰ではないことを保証することが望ましい可能性がある（例えば、スペーサ１５０、インプラント１６０、フィル１７０、およびコンタクト１９０、それぞれ順番に後述される）。そのために、スペーサ１５０は、例えば、化学的気相成長（ＣＶＤ）原子レイヤ堆積（ＡＬＤ）、および／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成され得る。また、当該開示に照らし、明らかなように、いくつかの実施形態において、スペーサ１５０は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の窒化物および／または任意の他の好適なスペーサ材料を含むことができる。スペーサ１５０を形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００２３】
プロセスフローは図６のように継続する。図６は、一実施形態に従った、複数の凹部ソース／ドレイン（Ｓ／Ｄ）インプラント１６０を形成後の図５のＩＣ１００の側断面図である。図６Ａは、図６のＩＣの断面斜視図であり、図６Ｂは、図６Ａの点線Ａ‐Ａに沿って切断した断面図である。見てのわかる通り、複数のＳ／Ｄインプラント１６０は、例えば、特定の凹部１０５内部のスペーサ１５０を形成後に残っている空間に形成可能であり、従って、複数の凹部Ｓ／Ｄインプラントと言及され得る。特定のＳ／Ｄインプラント１６０は、特定対象のアプリケーションまたはエンドユースに所望されるように、任意の厚み／高さで提供され得る。しかしながら、特定のＳ／Ｄインプラント１６０は、凹部１０５が所望されるコンタクトアーキテクチャを受け入れることを防ぐあるいは妨害するほど、複数の寸法において過剰ではないことを保証することが望ましい可能性がある。そのために、特定のＳ／Ｄインプラント１６０は、例えば、エピタキシ、原子レイヤ堆積（ＡＬＤ）、および／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成され得る。また、当該開示に照らし明らかなように、いくつかの実施形態によると、特定のＳ／Ｄインプラント１６０は、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、および／または任意の他の好適なＳ／Ｄインプラント材料を含み得る。特定のＳ／Ｄインプラント１６０を形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００２４】
さらに見てわかる通り、シャロートレンチアイソレーション（ＳＴＩ）レイヤ１２５が基板１１０の上方に提供され得る。実施形態によると、ＳＴＩレイヤ１２５は、基板１１０の上方に任意の所望される初期厚みをもって提供され得る。そのために、ＳＴＩレイヤ１２５は、高密プラズマ（ＨＤＰ）、化学的気相成長（ＣＶＤ）、回転塗布／スピンオン堆積（ＳＯＤ）および／またはそれら任意の組み合わせを含む、様々な技術のうち任意のものを使用して形成され得る。いくつかの例において、ＳＴＩレイヤ１２５が、基板１１０の複数のフィンの高さより下に凹みを形成されるよう、その厚みを減らすことが望ましい可能性がある。そのために、当該開示に照らし明らかなように、一実施形態によると、任意の好適なウェットおよび／またはドライエッチングプロセスが使用され得る。さらに理解されるように、ＳＴＩレイヤ１２５が凹みを形成される度合いは、所望のようにカスタマイズされ得る。また、いくつかの実施形態において、ＳＴＩレイヤ１２５は、例えば、二酸化ケイ素（ＳｉＯ２）のような酸化物を含み得る。しかしながら、当該開示に照らし明らかなように、ＳＴＩレイヤ１２５は材料組成においてそのように限定されず、より一般的な意味において、ＳＴＩレイヤ１２５は、特定対象のアプリケーションまたはエンドユースのために所望の電気的遮断量を提供する任意の絶縁体材料であってよい。ＳＴＩレイヤ１２５を提供し、凹みを形成するための複数の他の好適な材料、構成、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００２５】
プロセスフローは図７のように継続する。図７は、一実施形態に従った、層間絶縁膜（ＩＬＤ）フィル１７０を提供し、複数の置換金属ゲート（ＲＭＧ）１８０を形成後の、図６のＩＣ１００の側断面図である。見てわかる通り、ＩＣ１００の１または複数の凹部１０５は、ＩＬＤフィル材料１７０を受け入れることができる。ＩＬＤ１７０は、例えば、高密プラズマ（ＨＤＰ）、化学的気相成長（ＣＶＤ）、回転塗布／スピンオン堆積（ＳＯＤ）、および／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成され得る。また、当該開示に照らし明らかなように、いくつかの実施形態において、ＩＬＤ１７０は、例えば、二酸化ケイ素（ＳｉＯ２）のような酸化物、および／またはＩＬＤとして機能可能な任意の他の材料を含み得る。ＩＬＤ１７０を形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００２６】
また、見てわかる通り、ハードマスクレイヤ１４０およびダミーゲートレイヤ１３０は、ＩＣ１００から除去され得る。当該開示に照らし明らかなように、ハードマスクレイヤ１４０およびダミーゲートレイヤ１３０の除去は、任意の好適なエッチング、研磨、および／または洗浄プロセスを使用してなし得る。前述の通り、ＤＧＯレイヤ１２０は、例えば、ダミーゲートレイヤ１３０の除去時に、エッチングストップとして機能してよい。
【００２７】
さらに見てわかる通り、１または複数のＲＭＧ１８０が、ダミーゲートレイヤ１３０を除去後の利用可能な複数の領域内に形成されてよい。つまり、前述の通り、一実施形態に従って、ダミーゲートレイヤ１３０は、犠牲レイヤとして機能してよい。特定のＲＭＧ１８０は、特定対象のアプリケーションまたはエンドユースのために所望されるように、任意の複数の寸法で提供されてよい。そのために、特定のＲＭＧ１８０は、例えば、スパッタリングまたは蒸着法のような物理的気相成長（ＰＶＤ）、化学的気相成長（ＣＶＤ）、金属堆積プロセス、および／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成され得る。また、当該開示に照らし明らかなように、いくつかの実施形態において、特定のＲＭＧ１８０は、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、それら任意のものからなる合金、および／または任意の他の好適な電気的導電性材料といった、様々な材料のうち任意のものを含み得る。特定のＲＭＧ１８０を形成するための複数の他の好適な構成、材料、およびプロセスは、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００２８】
プロセスフローは図８のように継続する。図８は、一実施形態に従った、複数のソース／ドレイン（Ｓ／Ｄ）コンタクト１９０を形成後の、図７のＩＣ１００の側断面図である。見てわかる通り、特定のＳ／Ｄコンタクト１９０は、例えば、凹部１０５内部（前述の通り、例えば、さらにスペーサ１５０、Ｓ／Ｄインプラント１６０、および／またはＩＬＤフィル１７０を含み得る）に形成され得る。いくつかの例において、図８Ａに大まかに示されているように、形成時に、特定のＳ／Ｄコンタクト１９０は、対応するＳ／Ｄインプラント１６０内に挿入あるいは部分的に埋め込まれるようになってよい。図８Ａは、図８の破線の楕円で囲まれた部分の拡大図である。いくつかの場合において、特定のＳ／Ｄコンタクト１９０は、隣接するスペーサ１５０と物理的に接触するように、寸法を合わせて形成されてよい。しかしながら、他の複数の場合において、ＩＬＤ１７０の部分は、特定のコンタクト１９０と隣接するスペーサ１５０との間に、そのまま残っていてよい（図８Ａに示されるように）。そのような場合、特定のＳ／Ｄコンタクト１９０は、例えば、スパッタリングなどの物理的気相成長（ＰＶＤ）、電気めっきおよび／またはそれら任意の組み合わせを含む、様々なプロセスのうち任意のものを使用して形成されてよい。また、１または複数の実施形態により、特定のＳ／Ｄコンタクト１９０は、例えば、ＲＭＧ１８０に関し上述した、複数の同一材料のうち任意のものを含んでよい。特定のＳ／Ｄコンタクト１９０を形成するための複数の他の好適な構成、材料、および技術は、特定のアプリケーションによって異なり、当該開示に照らし明らかであろう。
【００２９】
図９は、一実施形態に従って構成された実例のＩＣの側断面図を示す。見てわかる通り、前述の通り、スペーサ１５０およびＳ／Ｄインプラント１６０が基板１１０内部に埋め込まれている。
【００３０】
例示システム。
図１０は、一例示的実施形態による、開示された複数の技術を使用して形成された、複数の集積回路構造またはデバイスとともに実装されたコンピューティングシステム１０００を示す。見てわかる通り、コンピューティングシステム１０００は、マザーボード１００２を収容する。マザーボード１００２は、限定されないが、物理的におよび電気的にマザーボード１００２に接続されるまたは統合されるプロセッサ１００４および少なくとも１つの通信チップ１００６を含む複数のコンポーネントを備えてもよい。理解されるように、マザーボード１００２は、例えば、メインボード、メインボード上に搭載されたドーターボード、あるいはシステム１０００の唯一のボード等の、任意のプリント回路基板であってよい。その複数のアプリケーションにより、コンピューティングシステム１０００は、マザーボード１００２に物理的におよび電気的に連結してもしなくてもよい、１または複数の他のコンポーネントを含んでよい。これらの他のコンポーネントとしては、これに限定されないが、例えば、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電源アンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が含まれてよい。コンピューティングシステム１０００内に含まれる複数のコンポーネントのうち任意のものは、一例示的実施形態による、開示された複数の技術を使用して形成された、１または複数の集積回路構造またはデバイスを含んでよい。いくつかの実施形態において、複数の機能が１または複数のチップに統合され得る（例えば、通信チップ１００６は、プロセッサ１００４の一部分であってもよいし、あるいはそこに統合されてもよいことに留意）。
【００３１】
通信チップ１００６は、コンピューティングシステム１０００との間で、データ転送するために、複数の無線通信を可能にする。「無線」という用語およびその複数の派生語は、非固体の媒体を介する変調された電磁放射の使用を介してデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられ得る。この用語は、いくつかの実施形態においては、複数の関連デバイスがワイヤを含まない可能性があるが、複数の関連デバイスがワイヤを一切含まないと暗示しているのではない。通信チップ１００６は、複数の無線規格またはプロトコルのうち任意のものを実装してよい。それらは、限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物並びに、３Ｇ、４Ｇ、５Ｇ、およびそれ以上と指定される任意の他の複数の無線プロトコルを含む。コンピューティングシステム１０００は、複数の通信チップ１００６を含んでよい。例えば、第１の通信チップ１００６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等の近距離の無線通信専用であってよく、第２の通信チップ１００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯおよび複数の他のものなどのような長距離の無線通信専用であってよい。
【００３２】
コンピューティングシステム１０００のプロセッサ１００４は、プロセッサ１００４内のパッケージされた集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書に様々に記載されたように、複数の開示技術を使用して形成された１または複数の集積回路構造またはデバイスとともに実装される内蔵回路を含む。「プロセッサ」という用語は、例えば、複数のレジスタおよび／またはメモリからの電子データを処理して、その電子データを、複数のレジスタおよび／またはメモリに格納可能な他の電子データに変換するいずれかのデバイスまたはデバイスの一部を指し得る。
【００３３】
通信チップ１００６は、通信チップ１００６内にパッケージされる集積回路ダイを備えてもよい。いくつかのそのような例示的実施形態により、通信チップの集積回路ダイは、本明細書に記載された複数のＩＣ製造技術を使用して形成された１または複数の集積回路構造またはデバイスを含む。当該開示に照らし理解されるように、多基準の無線機能が、プロセッサ１００４内に直接的に統合されてよいことに留意されたい（例えば、そこには、別個の複数の通信チップを有するのではなく、いずれかのチップ１００６の機能が、プロセッサ１００４内に統合される）。さらに、プロセッサ１００４は、このような無線機能を有するチップセットであってもよいことに留意されたい。すなわち、任意の数のプロセッサ１００４および／または通信チップ１００６を使用することができる。同様に、任意の１つのチップまたはチップセットは、そこに統合された複数の機能を有してよい。
【００３４】
様々な実装において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック型パソコン、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、デジタルビデオレコーダ、またはデータを処理する、あるいは本明細書に様々に記載された複数の開示技術を使用して形成された、１または複数の集積回路構造またはデバイスを採用する任意の他の電子デバイスであってよい。
【００３５】
さらなる複数の例示的実施形態。  以下の複数の例は、さらなる複数の実施形態に関するものであり、そこから多数の変形および構成が明らかになる。
【００３６】
例１は、半導体基板と、半導体基板の上方に配置されるゲート酸化膜レイヤと、上記ゲート酸化膜レイヤの一部の上方に配置されるゲート金属レイヤと、第１の凹部および第２の凹部と、第１のスペーサおよび第２のスペーサと、複数のソース／ドレイン（Ｓ／Ｄ）インプラントと、を備える集積回路であって、上記第１の凹部および第２の凹部は、上記ゲート酸化膜レイヤを通って上記半導体基板の内部に延在し、上記ゲート酸化膜レイヤおよびゲート金属レイヤの対応する第１の側壁および第２の側壁に隣接し、上記第１のスペーサおよび第２のスペーサは、上記ゲート酸化膜レイヤおよびゲート金属レイヤの上記対応する第１の側壁および第２の側壁に沿って配置され、上記第１の凹部および第２の凹部の内部にそれぞれ延在し、上記複数のソース／ドレイン（Ｓ／Ｄ）インプラントは、上記第１の凹部および第２の凹部内にそれぞれ配置される、集積回路である。
【００３７】
例２は、例１および例３から１８のいずれかに係る主題を含み、上記Ｓ／Ｄインプラントは、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、および／または炭化シリコン（ＳｉＣ）のうち少なくとも１つを含む。
【００３８】
例３は、例１から２および例４から１８のいずれかに係る主題を含み、上記Ｓ／Ｄインプラントは、エピタキシャルシリコン（Ｓｉ）を含む。
【００３９】
例４は、例１から３および例５から１８のいずれかに係る主題を含み、ゲート酸化膜レイヤは犠牲レイヤとして機能する。
【００４０】
例５は、例１から４および例６から１８のいずれかに係る主題を含み、さらに、上記第１の凹部および第２の凹部内に、上記第１のスペーサおよび第２のスペーサに隣接して配置される層間絶縁膜（ＩＬＤ）を備える。
【００４１】
例６は、例１から５および例７から１８のいずれかに係る主題を含み、さらに、上記第１の凹部および第２の凹部内にそれぞれ配置される、第１のソース／ドレイン（Ｓ／Ｄ）コンタクトおよび第２のソース／ドレイン（Ｓ／Ｄ）コンタクトを備える。
【００４２】
例７は、例６の主題を含み、上記第１のＳ／Ｄコンタクトおよび第２のＳ／Ｄコンタクトは、上記第１の凹部および第２の凹部内にそれぞれ配置される複数の上記Ｓ／Ｄインプラントの内部に延在する。
【００４３】
例８は、例１から７および例９から１８のいずれかに係る主題を含み、第１の凹部および第２の凹部は、半導体基板の内部に、約１〜１００ｎｍの範囲内の距離、延在する。
【００４４】
例９は、例１から８および例１０から１８のいずれかに係る主題を含み、第１の凹部および第２の凹部は、半導体基板の内部に、約１００〜３００ｎｍの範囲内の距離、延在する。
【００４５】
例１０は、例１から９、１１および１７から１８のいずれかに係る主題を含み、上記集積回路は、プレーナ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える。
【００４６】
例１１は、例１０の主題を含み、上記第１の凹部および第２の凹部は、接合リーク（Ｌｂ）に遭遇する上記プレーナ型ＭＯＳＦＥＴの領域に配置される。
【００４７】
例１２は、例１から９、１３および１７から１８のいずれかに係る主題を含み、上記集積回路は、トライゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える。
【００４８】
例１３は、例１２の主題を含み、上記第１の凹部および第２の凹部は、接合リーク（Ｌｂ）に遭遇する上記トライゲートＭＯＳＦＥＴの領域に配置される。
【００４９】
例１４は、例１から９および１５から１８のいずれかに係る主題を含み、上記集積回路は、フィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）を備える。
【００５０】
例１５は、例１４の主題を含み、上記第１の凹部および第２の凹部は、ゲート誘導ドレインリーク（ＧＩＤＬ）に遭遇する上記ｆｉｎＦＥＴの領域に位置される。
【００５１】
例１６は、例１４の主題を含み、上記半導体基板は、上記ｆｉｎＦＥＴのフィンを含み、かつ、上記第１の凹部および第２の凹部は、上記フィンの上部の内部に延在する。
【００５２】
例１７は、例１から１６および１８のいずれかに係る主題を含み、集積回路は、減少された接合リーク（Ｌｂ）および／または増大された閾値電圧（ＶＴ）のうち少なくとも１つを示す。
【００５３】
例１８は、例１から１７のいずれかに係る主題を含み、集積回路は、改善された降伏電圧、改善された出力電圧、および／または改善されたホットキャリア効果（ＨＣＥ）性能のうち少なくとも１つを示す。
【００５４】
例１９は、例１から１８のいずれに係る集積回路を含む、システムオンチップ（ＳＯＣ）である。
【００５５】
例２０は、例１から１８のいずれかに係る集積回路を含む組み込みセグメントである。
【００５６】
例２１は、例１から１８のいずれかに係る集積回路を含むポータブルコンピューティングデバイスである。
【００５７】
例２２は、例２１の主題を含み、上記ポータブルコンピューティングデバイスは、ラップトップコンピュータ、ネットブック、ノートブックコンピュータ、ウルトラモバイルパーソナルコンピュータ、スマートフォン、携帯電話、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、携帯音楽プレーヤー（ＰＭＰ）、および／またはデジタルカメラのうち少なくとも１つを含む。
【００５８】
例２３は、集積回路を形成する方法であって、上記方法は、ゲート酸化膜レイヤを半導体基板の上方に形成する段階と、ゲートレイヤを上記ゲート酸化膜レイヤの上方に形成する段階と、第１の凹部および第２の凹部を、上記ゲート酸化膜レイヤおよびゲートレイヤの対応する第１の側壁および第２の側壁に隣接して形成する段階と、第１のスペーサおよび第２のスペーサを上記第１の凹部および第２の凹部の内部にそれぞれ形成する段階と、複数のソース／ドレイン（Ｓ／Ｄ）インプラントを上記第１の凹部および第２の凹部の内部にそれぞれ形成する段階と、を備え、
各凹部は、上記ゲート酸化膜レイヤを通って上記半導体基板の内部に延在し、上記第１のスペーサおよび第２のスペーサは、上記ゲート酸化膜レイヤおよびゲートレイヤの上記対応する第１の側壁および第２の側壁に沿って、上記半導体基板の内部に延在し、複数の上記インプラントは、上記半導体基板の内部に延在する、方法である。
【００５９】
例２４は、例２３および２５から３４のいずれかに係る主題を含み、ゲート酸化膜レイヤを半導体基板の上方に形成する段階は、熱成長プロセス、原子レイヤ堆積（ＡＬＤ）プロセス、化学的気相成長（ＣＶＤ）プロセス、および／またはそれら任意の組み合わせのうち少なくとも１つを使用することを含む。
【００６０】
例２５は、例２３から２４および２６から３４のいずれかに係る主題を含み、ゲートレイヤをゲート酸化膜レイヤの上方に形成する段階は、物理的気相成長（ＰＶＤ）プロセス、スパッタリングプロセス、蒸着法プロセス、化学的気相成長（ＣＶＤ）プロセス、金属堆積プロセス、および／またはそれら任意の組み合わせのうち少なくとも１つを使用することを含む。
【００６１】
例２６は、例２３から２５および２７から３４のいずれかに係る主題を含み、第１の凹部および第２の凹部を形成する段階は、エッチングプロセスを使用することを含む。
【００６２】
例２７は、例２３から２６および２８から３４のいずれかに係る主題を含み、第１の凹部および第２の凹部内に、第１のスペーサおよび第２のスペーサを形成する段階は、化学的気相成長（ＣＶＤ）プロセス、原子レイヤ堆積（ＡＬＤ）プロセス、および／またはそれら任意の組み合わせのうち少なくとも１つを使用することを含む。
【００６３】
例２８は、例２３から２７および２９から３４のいずれかに係る主題を含み、複数のＳ／Ｄインプラントを形成する段階は、エピタキシプロセス、原子レイヤ堆積（ＡＬＤ）プロセス、および／またはそれら任意の組み合わせのうち少なくとも１つを使用することを含む。
【００６４】
例２９は、例２３から２８および３０から３４のいずれかに係る主題を含み、上記ゲートレイヤを上記ゲート酸化膜レイヤの上方に形成する段階の前に、上記方法はさらに、ダミーゲートレイヤを上記ゲート酸化膜レイヤの上方に形成する段階を備え、上記ダミーゲートレイヤは、上記ゲートレイヤによって、後に置換される。
【００６５】
例３０は、例２９の主題を含み、ダミーゲートレイヤをゲート酸化膜レイヤの上方に形成する段階は、化学的気相成長（ＣＶＤ）プロセス、エピタキシプロセス、液相エピタキシ（ＬＰＥ）プロセス、および／またはそれら任意の組み合わせのうち少なくとも１つを使用することを含む。
【００６６】
例３１は、例２３から３０および３２から３４のいずれかに係る主題を含み、方法は層間絶縁膜（ＩＬＤ）を第１の凹部および第２の凹部内に配置する段階を含む。
【００６７】
例３２は、例３１の主題を含み、ＩＬＤを第１の凹部および第２の凹部内に配置する段階は、高密プラズマ（ＨＤＰ）、化学的気相成長ＣＶＤプロセス、回転塗布／ｓｐｉｎ‐ｏｎ  ｄｅｐｏｓｉｔｉｏｎ（ＳＯＤ）プロセス、および／またはそれら任意の組み合わせのうち少なくとも１つを使用することを含む。
【００６８】
例３３は、例２３から３２および３４のいずれかに係る主題を含み、方法はさらに、第１のソース／ドレイン（Ｓ／Ｄ）コンタクトおよび第２のソース／ドレイン（Ｓ／Ｄ）コンタクトを上記第１の凹部および第２の凹部内にそれぞれ形成する段階を備え、上記第１のＳ／Ｄコンタクトおよび第２のＳ／Ｄコンタクトの各々は、上記第１の凹部および第２の凹部内の複数の上記Ｓ／Ｄインプラント内にそれぞれ少なくとも部分的に埋め込まれている。
【００６９】
例３４は、例３３の主題を含み、第１のＳ／Ｄコンタクトおよび第２のＳ／Ｄコンタクトを上記第１の凹部および第２の凹部内に形成する段階は、物理的気相成長（ＰＶＤ）プロセス、スパッタリングプロセス、電気めっきプロセス、および／またはそれら任意の組み合わせのうち少なくとも１つを使用することを含む。
【００７０】
例３５は、例２３から３４のいずれかに係る方法を含む、金属酸化物半導体（ＭＯＳ）プロセスフローである。
【００７１】
例３６は、例３５のプロセスフローによって形成されるトランジスタである。
【００７２】
例３７は、例２３から３４のいずれかに係る方法を含む、相補型金属酸化物半導体（ＣＭＯＳ）プロセスフローである。
【００７３】
例３８は、例３７のプロセスフローによって形成されるトランジスタである。
【００７４】
例３９は、例２３から３４のいずれかに係る方法によって形成される集積回路である。
【００７５】
例４０は、例３９の集積回路を含む、システムオンチップ（ＳＯＣ）である。
【００７６】
例４１は、例３９の集積回路を含む組み込みセグメントである。
【００７７】
例４２は、例３９の集積回路を含むポータブルコンピューティングデバイスである。
【００７８】
例４３は、例４２の主題を含み、ポータブルコンピューティングデバイスは、ラップトップコンピュータ、ネットブック、ノートブックコンピュータ、ウルトラモバイルパーソナルコンピュータ、スマートフォン、携帯電話、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、携帯音楽プレーヤー（ＰＭＰ）、および／またはデジタルカメラのうち少なくとも１つを含む。
【００７９】
例４４は、半導体基板と、ゲート本体と、第１のスペーサおよび第２のスペーサと、第１のソース／ドレイン（Ｓ／Ｄ）および第２のソース／ドレイン（Ｓ／Ｄ）アーキテクチャと、を備える、トランジスタであって、上記半導体基板は、基板の面内に形成された第１の凹部および第２の凹部を有し、上記第１の凹部および第２の凹部は、上記半導体基板の内部に延在し、上記ゲート本体は、上記半導体基板の上記面の上方に、かつ、上記第１の凹部および第２の凹部に隣接し、かつ、上記第１の凹部と、上記第２の凹部との間に形成されており、上記第１のスペーサおよび第２のスペーサは、上記ゲート本体の対応する第１の側壁および第２の側壁に沿って配置され、上記第１の凹部および第２の凹部の内部にそれぞれ延在し、上記第１のソース／ドレイン（Ｓ／Ｄ）および第２のソース／ドレイン（Ｓ／Ｄ）アーキテクチャは、上記ゲート本体に隣接して形成されており、上記第１のＳ／Ｄおよび第２のＳ／Ｄアーキテクチャは、上記第１の凹部および第２の凹部内にそれぞれ少なくとも部分的に配置されている、トランジスタである。
【００８０】
例４５は、例４４の主題を含み、上記第１のＳ／Ｄアーキテクチャおよび第２のＳ／Ｄアーキテクチャの各々は、Ｓ／Ｄインプラントと、上記Ｓ／Ｄインプラント内に少なくとも部分的に埋め込まれたＳ／Ｄコンタクトと、を含む。
【００８１】
例４６は、例４５の主題を含み、Ｓ／Ｄインプラントは、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、および／または炭化シリコン（ＳｉＣ）のうち少なくとも１つを含む。
【００８２】
例４７は、例４５の主題を含み、Ｓ／Ｄインプラントはエピタキシャルシリコン（Ｓｉ）を含む。
【００８３】
例４８は、例４５の主題を含み、第１のＳ／Ｄアーキテクチャおよび第２のＳ／Ｄアーキテクチャの各々はさらに、層間絶縁膜（ＩＬＤ）を含み、Ｓ／ＤコンタクトはＩＬＤ内に少なくとも部分的に配置されている。
【００８４】
例４９は、例４４から４８および５０から６３のいずれかに係る主題を含み、ゲート本体と、半導体基板との間、および第１の凹部および第２の凹部に隣接し、かつ、第１の凹部と、第２の凹部との間に配置されるゲート酸化膜レイヤをさらに含む。
【００８５】
例５０は、例４４から４９および５２から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は異方性の形状を有する。
【００８６】
例５１は、例４４から４９および５２から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は等方性の形状を有する。
【００８７】
例５２は、例４４から５１および６０から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は、半導体基板の内部に約１〜２０ｎｍの範囲内の深度で延在する。
【００８８】
例５３は、例４４から５１および６０から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は、半導体基板の内部に約２０〜５０ｎｍの範囲内の深度で延在する。
【００８９】
例５４は、例４４から５１および６０から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は、半導体基板の内部に約５０〜８０ｎｍの範囲内の深度で延在する。
【００９０】
例５５は、例４４から５１および６０から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は、半導体基板の内部に約８０〜１００ｎｍの範囲内の深度で延在する。
【００９１】
例５６は、例４４から５１および６０から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は、半導体基板の内部に約１００〜１５０ｎｍの範囲内の深度で延在する。
【００９２】
例５７は、例４４から５１および６０から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は、半導体基板の内部に約１５０〜２００ｎｍの範囲内の深度で延在する。
【００９３】
例５８は、例４４から５１および６０から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は、半導体基板の内部に約２００〜２５０ｎｍの範囲内の深度で延在する。
【００９４】
例５９は、例４４から５１および６０から６３のいずれかに係る主題を含み、第１の凹部および第２の凹部の各々は、半導体基板の内部に約２５０〜３００ｎｍの範囲内の深度で延在する。
【００９５】
例６０は、例４４から５９のいずれかに係る主題を含み、トランジスタはプレーナ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として構成される。
【００９６】
例６１は、例４４から５９のいずれかに係る主題を含み、トランジスタはトライゲート金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として構成される。
【００９７】
例６２は、例４４から５９のいずれかに係る主題を含み、トランジスタはフィンベースの電界効果トランジスタ（ｆｉｎＦＥＴ）として構成される。
【００９８】
例６３は、例６２の主題を含み、上記半導体基板は、上記ｆｉｎＦＥＴのフィンを含み、および上記半導体基板内に形成される上記第１の凹部および第２の凹部を有する上記面は、上記フィンの上部を含み、上記第１の凹部および第２の凹部は、上記フィンの内部に延在する。
【００９９】
複数の例示的実施形態に係る上記説明は、説明および記載の目的で示されている。包括的なもの、あるいは本開示を開示された複数の正確な形態に限定する意図ではない。当該開示に照らし、多数の修正および変形が可能である。本開示の範囲は、当該詳細な説明によって限定されず、むしろ添付の特許請求の範囲によって限定される意図である。本出願に対し優先権を主張して将来なされる複数の出願は、開示された本主題を異なる態様で特許請求する可能性があり、概して、本明細書で様々なに開示された、あるいは別途示された１または複数の限定の任意のセットを含む可能性がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図６−１】
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【図６−２】
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【図７】
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【図８．８−１】
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【図９】
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【図１０】
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【国際調査報告】
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