(57)【要約】  ＰｏＰ（パッケージ・オン・パッケージ）パッケージ（１００）は、上部パッケージ（１３０）に結合された下部パッケージ（１２０）を含む。下部パッケージは、接着剤層（１１０）を用いて介在層（１０２）に結合された、ダイ（１０８）を含む。１つ以上の端子（１０４）は、ダイの外周で介在層に結合される。端子及びダイは、カプセル材（１１２）中に少なくとも部分的に封入される。端子及びダイは、再分配層（ＲＤＬ）（１１４）に結合される。ＲＤＬ（１１４）の下部の端子（１１６）は、マザーボード又はプリント回路板（ＰＣＢ）にＰｏＰパッケージを結合するために使用される。１つ以上の追加の端子（１３２）は、介在層を上部パッケージに結合する。追加の端子は、介在層の表面に沿ってどこに配置してもよい。
2016504774.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子パッケージであって、
再分配層と、
前記再分配層の上方のカプセル材と、
前記カプセル材の上方の介在層と、
前記カプセル材中に少なくとも部分的に封入されたダイであって、前記ダイが、前記再分配層の上側表面及び前記介在層の下側表面に結合される、ダイと、
前記再分配層の少なくとも一部に前記介在層の少なくとも一部を結合する１つ以上の端子と、
を備え、前記端子が、前記ダイの外周で前記カプセル材中に配置される
ことを特徴とする半導体素子パッケージ。
【請求項２】
前記ダイが、接着剤層を用いて前記介在層の前記下側表面に結合される
ことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項３】
前記介在層の前記ダイとは反対側に配置された１つ以上の追加の端子を介して前記介在層に結合されたメモリパッケージを更に備える
ことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項４】
前記追加の端子が、前記ダイの前記外周と前記ダイの上方の両方に配置される
ことを特徴とする請求項３に記載の半導体素子パッケージ。
【請求項５】
前記介在層が、前記再分配層の少なくとも一部に前記介在層の少なくとも一部を結合する前記１つ以上の端子の位置と、前記介在層の前記ダイとは反対側に配置された前記１つ以上の追加の端子の位置とに対応するルーティングを含む
ことを特徴とする請求項３に記載の半導体素子パッケージ。
【請求項６】
半導体素子パッケージを形成する方法であって、
介在層を提供することであって、１つ以上の第１の端子が前記介在層の第１の面に結合される、介在層を提供することと、
ダイの外周に配置された前記端子を用いて、前記介在層の前記第１の面に前記ダイを結合することと、
前記ダイ及び前記端子をカプセル材中に少なくとも部分的にカプセル化することと、
前記ダイ及び前記端子に再分配層を結合することと、
を含む
ことを特徴とする半導体素子パッケージを形成する方法。
【請求項７】
接着剤層を用いて前記ダイを前記介在層に結合することを更に含む
ことを特徴とする請求項６に記載の半導体素子パッケージを形成する方法。
【請求項８】
前記介在層の前記第１の面とは反対側の第２の面に配置された１つ以上の追加の端子を使用して、前記介在層にメモリパッケージを結合することを更に含む
ことを特徴とする請求項６に記載の半導体素子パッケージを形成する方法。
【請求項９】
前記再分配層の下側表面に１つ以上の追加の端子を結合することと、マザーボード又はプリント回路板に前記追加の端子を結合することと、を更に含む
ことを特徴とする請求項６に記載の半導体素子パッケージを形成する方法。
【請求項１０】
半導体素子パッケージであって、
介在層と再分配層との間に配置されたモールド材と、
前記モールド材中に少なくとも部分的に封入されたダイであって、前記ダイが、前記再分配層及び前記介在層に結合される、ダイと、
前記再分配層に前記介在層を結合する１つ以上の端子と、
を備え、前記端子が、前記ダイの外周で前記モールド材に配置される
ことを特徴とする半導体素子パッケージ。
【請求項１１】
前記ダイが、接着剤層を用いて前記介在層に結合される
ことを特徴とする請求項１０に記載の半導体素子パッケージ。
【請求項１２】
前記介在層の前記ダイとは反対側に配置された１つ以上の追加の端子を更に備え、前記追加の端子が、メモリパッケージに前記パッケージを結合するように構成される
ことを特徴とする請求項１０に記載の半導体素子パッケージ。
【請求項１３】
前記再分配層が、前記ダイの前記外周で１つ以上の追加の端子に前記ダイを結合する電気ルーティングを含む
ことを特徴とする請求項１０に記載の半導体素子パッケージ。
【請求項１４】
前記介在層が、２層介在層を含む
ことを特徴とする請求項１０に記載の半導体素子パッケージ。
【発明の詳細な説明】
【背景技術】
【０００１】
技術分野
本発明は、半導体のパッケージング及び半導体素子（半導体デバイス、半導体装置）のパッケージング方法に関する。より詳細には、本発明は、ＰｏＰ（パッケージ・オン・パッケージ）の下部パッケージに関する。
【０００２】
関連技術
半導体産業では、コストの削減、性能の向上、集積回路の高密度化及びパッケージの高密度化が現在も求められており、それに伴い、パッケージ・オン・パッケージ（ＰｏＰ）技術が次第に普及している。パッケージを狭小化する取り組みは更に進められ、ダイとパッケージの統合（例えば、プリスタック技術（pre-stacking）又はメモリ技術とシステムオンチップ（systemon a chip、「ＳｏＣ」）技術の統合）により、パッケージの薄型化が実現されている。このようなプリスタック技術は、薄型で微細なピッチのＰｏＰパッケージのための、非常に重要な要素となった。
【０００３】
パッケージ（例えば、ＰｏＰパッケージの上部パッケージ（メモリパッケージ）又は下部パッケージ（ＳｏＣパッケージ）のいずれか）のサイズの縮小における１つの限界は、パッケージにおいて使用される基板のサイズである。パッケージのサイズを特定のレベルまで縮小するために、薄型基板及び／又はコアレス基板（例えば、ラミネート基板）が使用されてきた。しかしながら、次世代の装置に更に小型のパッケージを提供するためには、更なるサイズの縮小が求められうる。
【０００４】
パッケージのサイズの縮小時に生じる潜在的な問題は、パッケージがより薄型になるにつれてパッケージが反りやくすくなることである。反りの問題は、ＰｏＰパッケージの損傷若しくは性能低下、及び／又は、そのＰｏＰパッケージを利用する素子の信頼性低下を招くおそれがある。例えば、ＰｏＰパッケージの上部パッケージと下部パッケージとの反り挙動の違いにより、パッケージを結合しているはんだ接合部において収率損失（歩留まり損失）を引き起こすことがある。ＰｏＰ構造の大部分は、上部パッケージ及び下部パッケージに課される厳格な反り仕様を理由に廃棄（拒絶）されることがある。拒絶されたＰｏＰ構造は、プリスタック収率を低下させ、材料を無駄にし、製造コストを増大させる原因となる。
【０００５】
一方で、薄型基板又はコアレス基板を使用してパッケージにおける反りを抑制するために、多大な進歩及び／又は設計修正が行われ、企図されている。小型のパッケージにおける反りを薄型基板又はコアレス基板の場合よりも更に低減することは、更なる進歩又は設計修正を必要としうる。
【発明の概要】
【０００６】
ある実施形態では、ＰｏＰパッケージは、下部パッケージ及び上部パッケージを含む。下部パッケージは、介在層と再分配層（ＲＤＬ）との間に結合されたダイを含み得る。ダイは、介在層と再分配層との間でカプセル材中に少なくとも部分的に封入され得る。ダイは、接着剤層を用いて介在層に結合され得る。ダイの外周の１つ以上の端子は、介在層を再分配層に結合し得る。端子は、カプセル材中に少なくとも部分的に封入され得る。
【０００７】
１つ以上の端子は、介在層の上部を上部パッケージの下部に結合し得る。上部パッケージは、メモリパッケージであり得る（例えば、１つ以上のメモリダイを含み得る）。介在層と上部パッケージとを結合する端子は、介在層の表面上のどこに分散されていてもよい（例えば、端子は、下部パッケージのダイの外周には制限されない）。下部パッケージの介在層及びＲＤＬは、下部パッケージにおける反りを抑制し、ＰｏＰパッケージの全厚を低減するのに役立つ。
【図面の簡単な説明】
【０００８】
本発明の方法及び装置の特徴及び利点は、本発明に係る、現時点で好適ではあるが、例示的に過ぎない実施形態に関する、以下の詳細な説明を添付図面と併せて参照することで、より完全に理解されるであろう。
【０００９】
【図１Ａ】ＰｏＰパッケージを形成するためのプロセスフローの一実施形態の断面図を示す。
【図１Ｂ】ＰｏＰパッケージを形成するためのプロセスフローの一実施形態の断面図を示す。
【図１Ｃ】ＰｏＰパッケージを形成するためのプロセスフローの一実施形態の断面図を示す。
【図１Ｄ】ＰｏＰパッケージを形成するためのプロセスフローの一実施形態の断面図を示す。
【図１Ｅ】ＰｏＰパッケージを形成するためのプロセスフローの一実施形態の断面図を示す。
【００１０】
本発明は様々の変更及び代替的な形態を受け入れる余地があるが、その特定の実施形態が図面には例として示されており、本明細書において詳細に説明されることになる。図面は原寸に比例していない場合がある。図面及びそれらに対する詳細な説明は、本発明を、開示されている特定の形態に限定することを意図しているのではなく、逆に、その意図は、添付の請求項によって定義されているとおりの本発明の趣旨及び範囲内に入る全ての変更、均等物及び代替物を範囲に含むものであることを理解されたい。
【発明を実施するための形態】
【００１１】
図１Ａ〜図１Ｅは、ＰｏＰパッケージを形成するためのプロセスフローの一実施形態の断面図を示す。図１Ａは、介在層の底面（側）に端子１０４が結合された介在層１０２の一実施形態の断面図を示す。特定の実施形態では、介在層１０２に端子１０４が既に取り付けられた（例えば、あらかじめ取り付けられた）状態で、介在層／端子の結合体がプロセスフローに提供される。端子１０４は、例えば、アルミニウム製のボール又は別の好適な導電材料のボールであり得る。いくつかの実施形態において、端子１０４は、はんだコーティング又はＳｎコーティングされている。
【００１２】
ある実施形態において、介在層１０２は、介在層が２層介在層となるように、２つの活性層１０６（例えば２つの活性金属層）を含む。いくつかの実施形態において、介在層１０２は、３つ以上の活性層１０６を含む。介在層１０２の複数の活性層１０６は、介在層を通る非垂直方向のルーティング（経路）を提供するように設計され得る（例えば、介在層の活性層は、それらが多層ＰＣＢ（プリント回路板）であるかのように設計される）。したがって、介在層１０２は、互いの鏡像ではない端子同士を結合するように設計され得る（例えば、端子は、介在層の両側で互いに直接対向していない）。
【００１３】
ある実施形態において、介在層１０２は、ラミネート材を含む。例えば、介在層１０２は、ＢＴ（ビスマレイミド／トリアジン）ラミネート又は任意の他の好適なプリプレグ（あらかじめ含浸された）ラミネート材を含み得る。活性層１０６は、銅、アルミニウム又は金のような導電性金属層を含み得る。介在層１０２は、ラミネート材を形成するための当技術分野における公知技術を使用して形成することができる。
【００１４】
端子１０４が取り付けられた介在層１０２の形成／提供後、介在層にダイを結合することができる。図１Ｂは、ダイ１０８に結合された介在層１０２の一実施形態の断面図を示す。ある実施形態では、ダイ１０８は、プロセッサ又は論理ダイであり、あるいは、ダイ１０８は、システムオンチップ（「ＳｏＣ」）である。ダイ１０８は、例えば、フリップチップダイのような半導体チップダイであり得る。
【００１５】
ダイ／ラミネートのインターフェースに関する既知のボンディング技術を使用して、介在層１０２にダイ１０８を結合する（例えば、取り付ける）ことができる。ある実施形態において、ダイは、接着剤層１１０を用いて介在層１０２に結合される。接着剤層１１０は、例えば、硬化可能なエポキシ又は別の好適なダイアタッチフィルムであり得る。
【００１６】
介在層１０２にダイ１０８が結合された後、ダイ及び端子１０４は、介在層に結合されたカプセル材中に少なくとも部分的にカプセル化（封入）される。図１Ｃは、カプセル材１１２中にカプセル化されたダイ１１０及び端子１０４の一実施形態の断面図を示す。カプセル材１１２は、例えば、ポリマー又は成形コンパウンドであり得る。いくつかの実施形態において、介在層１０２、端子１０４及びダイ１０８は再構成され、カプセル材（モールド）が端子及びダイを覆って形成され、それらをカプセル化する。端子１０４及びダイ１０８の底面の少なくとも一部の部分は、ＰｏＰパッケージのその後形成される層への端子及びダイの結合（例えば、ボンディング）が可能になるように、カプセル材１１２から露出されうる。
【００１７】
ダイ１０８及び端子１０４のカプセル化後、再分配層（ＲＤＬ）が形成され、再分配層は、下部パッケージを形成するためにダイ及び／又は端子に結合され得る。図１Ｄは、下部パッケージ１２０を形成するためにダイ１０８及び端子１０４に結合された再分配層（ＲＤＬ）１１４の一実施形態の断面図を示す。また、ＲＤＬ  １１４は、カプセル材１１２と結合され得る。ＲＤＬ  １１４は、限定はしないが、ＰＩ（ポリイミド）、ＰＢＯ（ポリベンゾオキサゾール）、ＢＣＢ（ベンゾシクロブテン）、並びに、ＷＰＲ−１０２０、ＷＰＲ−１０５０及びＷＰＲ−１２０１を含む商品名ＷＰＲ（ＷＰＲは、ＪＳＲ株式会社（日本、東京）の登録商標である）で市販されているノボラック樹脂及びポリ（ヒドロキシスチレン）（ＰＨＳ）のようなＷＰＲ（ウエハフォトレジスト）などの材料を含み得る。ＲＤＬ  １１４は、当技術分野の公知技術（例えば、ポリマー堆積に使用される技術）を使用して、ダイ１０８、端子１０４及びカプセル材１１２上に形成され得る。ある実施形態において、ＲＤＬ  １１４は、端子１０４に結合するための１つ以上のランディングパッドを含む。例えば、ＲＤＬ  １１４は、端子１０４に結合するための、アルミニウム製のランディングパッド、あるいは、はんだコーティング又はＳｎコーティングされたアルミニウム製のランディングパッドを含み得る。
【００１８】
ＲＤＬ  １１４の形成後、図１Ｄに示すように、ＲＤＬに端子１１６が結合され得る。端子１１６は、マザーボード又はプリント回路板（ＰＣＢ）に下部パッケージ１２０を結合するために使用され得る。端子１１６は、アルミニウム又は別の好適な導電材料を含み得る。いくつかの実施形態において、端子１１６は、はんだコーティング又はＳｎコーティングされている。
【００１９】
ある実施形態において、ＲＤＬ  １１４は、端子１１６のうちの１つ以上とダイ１０８との間のルーティング（例えば、配線若しくは接続）、及び／又は、端子１１６のうちの１つ以上と端子１０４との間のルーティングを含む。したがって、ＲＤＬ  １１４により、端子１１６を介したダイ及び端子から離れた位置でのダイ１０８及び／又は端子１０４のマザーボード又はＰＣＢへのボンディング及び電気結合が可能になる。
【００２０】
ＲＤＬ  １１４は、ＳＯＣパッケージ（例えば、ＰｏＰパッケージの下部パッケージ）のために通常使用される基板と比較して、比較的薄い層とすることができる。例えば、一般的な薄型基板が、約３００〜４００μｍの厚さを有し、コアレス基板が、約２００μｍの範囲内の厚さを有する一方で、ＲＤＬ  １１４は、約５０μｍ未満（例えば、約２５μｍ）の厚さを有し得る。したがって、下部パッケージ１２０においてＲＤＬ  １１４を使用すると、下部パッケージ及び下部パッケージを含んでいるＰｏＰパッケージの全厚が低減される。例えば、下部パッケージ１２０は、約３５０μｍ以下の厚さを有し得る。
【００２１】
更に、下部パッケージ１０２の上で介在層１０２を使用し、下部パッケージの下でＲＤＬ  １１４を使用すると、下部パッケージにおける反り問題を低減することができる。例えば、介在層１０２及びＲＤＬ  １１４は、下部パッケージ１２０における反りを抑制するために介在層及びＲＤＬが比較的類似したレートで膨張／収縮するように、類似する熱的性質（例えば、熱膨張係数（「ＣＴＥ」）及び／又は収縮率）を有し得る。いくつかの実施形態において、下部パッケージ１２０は、介在層１０２及びＲＤＬ  １１４の使用を理由に、（例えば、圧縮力を使用して）平坦化され得る。下部パッケージ１２０を平坦化することにより、下部パッケージにおける反りを低減し、又は、該反りをなくすことができる。下部パッケージ１２０における反り問題を低減することにより、ＰｏＰパッケージの収率をより高めること（例えば、反り問題に起因して拒絶されるパッケージの数を低減すること）ができ、それにより、信頼性が増大し、製造コストが減少する。
【００２２】
ある実施形態において、図１Ｅに示すように、ＰｏＰパッケージ１００を形成するために、上部パッケージ１３０が下部パッケージ１２０に結合される。上部パッケージ１３０は、１つ以上の端子１３２を使用して下部パッケージ１２０に結合され得る。端子１３２は、介在層１０２の開口部（例えば、介在層中の活性層１０６への開口部）と結合することができる。介在層１０２は、活性層１０６に端子１３２を結合するための開口部と共にプリフォームされ得る（例えば、介在層１０２は、図１Ａに示すように、開口部を既に有し得る）。端子１３２は、例えば、上部パッケージ１３０と介在層１０２との間の接触のためのはんだボール、銅ピラー又は他の好適な端子であり得る。
【００２３】
典型的なＰｏＰパッケージの上部パッケージは、上部パッケージの外周に配置された端子を有する（例えば、端子のための配線はダイからファンアウトする）。下部パッケージ中のカプセル材の上方で下部パッケージ中のダイが通常は露出しているので、下部パッケージ中のダイの外周に接続が作成されるように端子はファンアウトしている。上部パッケージ１３０の端子１３２は、介在層１０２に結合され、介在層は、実質的に、下部パッケージ１２０の上面を覆い、ダイ１０８を覆うので、端子１３２は、外周にのみ配置されるとは限らない（例えば、端子は、介在層の表面のどこに配置されてもよい）。したがって、ＰｏＰパッケージ１００は、上部パッケージ１３０を下部パッケージ１２０に結合するために、典型的なＰｏＰパッケージと比べて多数の端子１３２を使用することができる。より多くの端子１３２の使用し、端子のために利用可能な位置を増やすことにより、上部パッケージ１３０の設計におけるフレキシビリティを高めることが可能になり、したがって、ＰｏＰパッケージ１００の完全性を向上させることが可能になる。例えば、上部パッケージ１３０は、典型的なＰｏＰパッケージとは異なるサイズのメモリダイを有することができ、及び／又は、上部パッケージは、ファンアウトワイヤボンドパターンではなく、ファンインワイヤボンドパターンを有することができる。
【００２４】
上部パッケージ１３０は、基板、及び、カプセル材に封入された１つ以上のダイを含みうる。例えば、１つ以上のワイヤボンドを使用して、上部パッケージ１３０中のダイを基板に結合（例えば、接続）することができる。上部パッケージ１３０中のダイは、例えば、ワイヤボンドダイ又はフリップチップダイのような半導体チップであり得る。ある実施形態において、上部パッケージ１３０中のダイは、メモリダイ（例えば、ＤＲＡＭダイ）である。
【００２５】
ある実施形態において、上部パッケージ１３０は、最小層数のメモリダイを含む。例えば、上部パッケージ１３０は、２層（２Ｌ）層数のメモリダイを含み得る。上部パッケージ１３０の層数を最小にすることにより、ＰｏＰパッケージ１００の全厚が最小限に抑えられる。ある実施形態において、上部パッケージ１３０は、約４５０μｍの厚さを有する。したがって、下部パッケージ１２０が約３５０μｍの厚さを有する場合、ＰｏＰパッケージは、約８００μｍの全厚を有し得る。例えば、上部パッケージ１３０又は下部パッケージ１２０の平坦化により、ＰｏＰパッケージの厚さを更に低減させることができる。
【００２６】
ある実施形態において、上部パッケージ１３０及び介在層１０２は、一緒にデザインされる（例えば、各々のレイアウト／ルーティングが互いに関連して設計される）。上部パッケージ１３０と介在層１０２とを一緒にデザインすることにより、上部パッケージと介在層との間のシグナルインテグリティを改善し及び／又は最大化し、したがって、ＰｏＰパッケージ１００の性能を向上させることができる。
【００２７】
本発明の種々の態様の更なる変更及び代替実施形態は、この説明を参照することにより、当業者には明らかになるであろう。したがって、この説明は単なる例示とみなすべきであり、その目的は、本発明の一般的な実施方法を当業者に教示することである。本明細書に図示及び説明されている本発明の形態は、現時点で好適な実施形態として解釈すべきであることを理解されたい。本明細書に例示及び説明されている要素及び材料は、他のものに置き換えることができ、部品及び工程は相互に入れ替えることができ、本発明の一部の特徴は単独で利用することができる。これら全てのことは、本発明のこの説明から利益を得た当業者には明らかになるであろう。本明細書で説明されている要素は、以下の請求項で説明されている本発明の趣旨及び範囲から逸脱することなく変更することができる。
【図１Ａ】
2016504774.tif 000003
【図１Ｂ】
2016504774.tif 000004
【図１Ｃ】
2016504774.tif 000005
【図１Ｄ】
2016504774.tif 000006
【図１Ｅ】
2016504774.tif 000007
【手続補正書】
【提出日】平成27年8月7日(2015.8.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体素子パッケージであって、
電気ルーティングを含む再分配層と、
前記再分配層の上方のカプセル材と、
前記カプセル材の上方の介在層であって１つ以上の導電層を含む介在層と、
前記カプセル材中に少なくとも部分的に封入されたダイであって、前記再分配層の上側表面に結合され且つ直接接触し、前記介在層の下側表面に結合されたダイと、
前記再分配層の前記電気ルーティングの少なくとも一部に前記介在層の前記導電層のうちの少なくとも１つを結合する１つ以上の第１の端子であって、前記ダイの外周で前記カプセル材中に配置された第１の端子と、
前記第１の端子及び前記ダイから離れた位置において前記再分配層の下側表面に結合された１つ以上の第２の端子であって、前記再分配層の前記電気ルーティングが前記第２の端子のうちの１つ以上に前記ダイを結合する第２の端子と、
前記介在層の上側表面に結合された１つ以上の第３の端子であって、前記介在層の前記導電層のうちの少なくとも１つに結合され且つ前記介在層の前記上側表面から上向きに延びる第３の端子と、を備える
ことを特徴とする半導体素子パッケージ。
【請求項２】
前記ダイは、接着剤層を用いて前記介在層の前記下側表面に結合される
ことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項３】
前記第３の端子のうちの１つ以上を介して前記介在層に結合されたメモリパッケージを更に備える
ことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項４】
前記第３の端子は、前記ダイの前記外周および前記ダイの上方の双方に配置される
ことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項５】
前記第２の端子は、マザーボード又はプリント回路板に前記パッケージを結合するように構成される
ことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項６】
前記介在層は、２つの導電層を含む
ことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項７】
少なくとも１つの導電層は、少なくともいくつかの非垂直方向の電気ルーティングを含む
ことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項８】
少なくとも１つの導電層は、少なくともいくつか第１の端子を、それとは前記介在層の反対側にあり且つ互いに直接対向していない少なくともいくつかの第３の端子に結合する
ことを特徴とする請求項１に記載の半導体素子パッケージ。
【請求項９】
半導体素子パッケージを形成する方法であって、
介在層の下側表面に１つ以上の第１の端子を結合する工程であって、前記介在層が前記第１の端子に結合された１つ以上の導電層を含む、第１の端子を結合する工程と、
ダイを、前記ダイの外周に配置された前記第１の端子を用いて、前記介在層の前記下側表面に結合する工程と、
前記ダイ及び前記第１の端子をカプセル材中に少なくとも部分的にカプセル化する工程と、
前記ダイの下側表面及び前記第１の端子に再分配層を結合する工程であって、前記再分配層が前記ダイの前記下側表面に直接接触する、再分配層を結合する工程と、
前記第１の端子及び前記ダイから離れた位置において前記再分配層の下側表面に１つ以上の第２の端子を結合する工程であって、前記再分配層の電気ルーティングが前記第２の端子のうちの１つ以上に前記ダイを結合する、第２の端子を結合する工程と、
前記介在層の上側表面に１つ以上の第３の端子を結合する工程であって、前記第３の端子が前記介在層の前記導電層のうちの少なくとも１つに結合され且つ前記介在層の前記上側表面から上向きに延びる、第３の端子を結合する工程と、を含む
ことを特徴とする半導体素子パッケージを形成する方法。
【請求項１０】
前記介在層の前記下側表面に前記ダイを結合する工程は、接着剤層を用いて前記介在層の前記下側表面に前記ダイを結合する工程を含む
ことを特徴とする請求項９に記載の半導体素子パッケージを形成する方法。
【請求項１１】
前記第３の端子のうちの１つ以上を使用して、前記介在層にメモリパッケージを結合する工程を更に含む
ことを特徴とする請求項９に記載の半導体素子パッケージを形成する方法。
【請求項１２】
前記第３の端子は、前記ダイの前記外周および前記ダイの上方の双方に配置される
ことを特徴とする請求項９に記載の半導体素子パッケージを形成する方法。
【請求項１３】
マザーボード又はプリント回路板に前記第２の端子を結合する工程を更に含む
ことを特徴とする請求項９に記載の半導体素子パッケージを形成する方法。
【請求項１４】
少なくともいくつか第１の端末を、それとは前記介在層の反対側にあり且つ互いに直接対向していない少なくともいくつかの第３の端子に結合する工程を更に含む
ことを特徴とする請求項９に記載の半導体素子パッケージを形成する方法。
【請求項１５】
半導体素子パッケージであって、
１つ以上の導電層を含む介在層と、電気ルーティングを含む再分配層との間に配置されたモールド材と、
前記介在層と前記再分配層との間の前記モールド材中に少なくとも部分的に封入されたダイであって、前記介在層及び前記再分配層に結合され且つ前記再分配層に直接接触するダイと、
前記再分配層の前記電気ルーティングの少なくとも一部に前記介在層の前記導電層のうちの少なくとも１つを結合する１つ以上の第１の端子であって、前記ダイの外周で前記モールド材中に配置された第１の端子と、
前記第１の端子及び前記ダイから離れた位置において前記再分配層の下側表面に結合された１つ以上の第２の端子であって、前記再分配層の前記電気ルーティングが前記第２の端子のうちの１つ以上に前記ダイを結合する第２の端子と、
前記介在層の側表面に結合された１つ以上の第３の端子であって、前記介在層の前記導電層のうちの少なくとも１つに結合され且つ前記介在層の上側表面から上向きに延びる第３の端子と、を備える
ことを特徴とする半導体素子パッケージ。
【請求項１６】
前記ダイは、接着剤層を用いて前記介在層に結合される
ことを特徴とする請求項１５に記載の半導体素子パッケージ。
【請求項１７】
前記第３の端子は、前記パッケージをメモリパッケージに結合するように構成される
ことを特徴とする請求項１５に記載の半導体素子パッケージ。
【請求項１８】
前記第３の端子は、前記ダイの前記外周および前記ダイの上方の双方に配置される
ことを特徴とする請求項１５に記載の半導体素子パッケージ。
【請求項１９】
前記介在層は、２つの導電層を含む
ことを特徴とする請求項１５に記載の半導体素子パッケージ。
【請求項２０】
少なくともいくつかの第１の端子は、少なくとも１つの導電層を用いて、前記第１の端子と直接対向しない少なくともいくつかの第３の端子に結合される
ことを特徴とする請求項１５に記載の半導体素子パッケージ。
【国際調査報告】
2016504774.tif 000008
2016504774.tif 000009
2016504774.tif 000010