(57)【要約】  一実施形態は、論理チップ内に、スピン注入磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）などのメモリを統合する。ＳＴＴ−ＭＲＡＭは、上側ＭＴＪ層と、下側ＭＴＪ層と、上側ＭＴＪ層および下側ＭＴＪ層に直接接触するトンネル障壁と、を有する磁気トンネル接合（ＭＴＪ）を含み、上側ＭＴＪ層は上側ＭＴＪ層側壁を含み、下側ＭＴＪ層は、上側ＭＴＪ層から水平方向にオフセットされている下側ＭＴＪ側壁を含む。別の実施形態は、基板上に配置される、ＭＴＪを備えるメモリ領域、およびロジック領域を含み、水平平面は、ＭＴＪ、ＭＴＪに隣接する第１の層間絶縁（ＩＬＤ）材料、およびロジック領域に含まれる第２のＩＬＤ材料と交わり、第１のＩＬＤ材料と第２のＩＬＤ材料とは互いに等しくない。複数の他の実施形態が本明細書において記載される。
2016512923.tif 000002
【特許請求の範囲】
【請求項１】
第１の磁気トンネル接合（ＭＴＪ）であって、第１の上側ＭＴＪ層と、第１の下側ＭＴＪ層と、前記第１の上側ＭＴＪ層の第１の下側表面および前記第１の下側ＭＴＪ層の第１の上側表面に直接接触する第１のトンネル障壁と、を含む第１のＭＴＪを備え、
前記第１の上側ＭＴＪ層は、第１の上側ＭＴＪ層側壁を含み、前記第１の下側ＭＴＪ層は、第１の水平オフセット距離を画定する第１の水平オフセットスペースによって前記第１の上側ＭＴＪ層側壁から水平方向にオフセットされている第１の下側ＭＴＪ側壁を含む
装置。
【請求項２】
前記第１の水平オフセット距離と等しい第１の幅を有する第１のスペーサは、前記第１の上側ＭＴＪ層および前記第１のトンネル障壁に直接接触する
請求項１に記載の装置。
【請求項３】
前記第１の上側ＭＴＪ層の第１の上側表面および前記第１のスペーサに直接接触する第１のハードマスクをさらに備える
請求項２に記載の装置。
【請求項４】
第１のスペーサは前記第１の水平オフセットスペース内に含まれる
請求項１から３の何れか一項に記載の装置。
【請求項５】
モノリシック基板と、
前記第１のＭＴＪを含むメモリ領域と、
ロジック領域と、
前記第１の上側ＭＴＪ層の前記第１の下側表面と平行な第１の水平平面と、を含み、
前記ロジック領域および前記メモリは両方とも前記モノリシック基板上に配置され、
前記第１の水平平面は、前記第１のＭＴＪ、前記第１のＭＴＪに隣接する第１の層間絶縁（ＩＬＤ）材料、および前記ロジック領域に含まれる第２のＩＬＤ材料、と交わり、前記第１のＩＬＤ材料と前記第２のＩＬＤ材料とは互いに等しくない
請求項１から４の何れか一項に記載の装置。
【請求項６】
前記ロジック領域はプロセッサに含まれ、前記メモリは、スピン注入磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）である
請求項５に記載の装置。
【請求項７】
前記第１のＩＬＤ材料は、酸化シリコン、酸窒化シリコン、多孔質酸化シリコン、フッ素化酸化シリコン、炭素ドープ酸化物、多孔質炭素ドープ酸化物、ポリイミド、ポリノルボルネン、ベンゾシクロブテン、流動性酸化物、およびポリテトラフルオロエチレンのうちの少なくとも１つを含み、前記第２のＩＬＤ材料は、酸化シリコン、酸窒化シリコン、多孔質酸化シリコン、フッ素化酸化シリコン、炭素ドープ酸化物、多孔質炭素ドープ酸化物、ポリイミド、ポリノルボルネン、ベンゾシクロブテン、流動性酸化物、およびポリテトラフルオロエチレンのうちから追加の少なくとも１つを含み、
前記第１の下側ＭＴＪは、タンタル、白金マンガン、コバルト鉄、ルテニウム（Ｒｕ）、およびコバルト鉄ボロンのうちの少なくとも１つを含む複数の副層を含む
請求項５または６に記載の装置。
【請求項８】
前記第１の水平平面は、前記第１のＭＴＪと前記第１のＩＬＤ材料との間に含まれる第１の研磨停止材料と交わる
請求項５から７の何れか一項に記載の装置。
【請求項９】
前記第１の研磨停止材料は、前記第１のトンネル障壁および前記第１の下側ＭＴＪ層のうちの少なくとも１つと直接接触する
請求項８に記載の装置。
【請求項１０】
モノリシック基板、
前記第１のＭＴＪを含むメモリ領域、
ロジック領域、および
前記第１の上側ＭＴＪ層の前記第１の下側表面と平行な第１の水平平面を備え、
前記第１の水平オフセット距離と等しい幅を有する第１のスペーサは、前記第１の上側ＭＴＪ層および前記第１のトンネル障壁に直接接触し、
前記ロジック領域および前記メモリは両方とも前記モノリシック基板上に配置され、
前記第１の水平平面は、前記第１のＭＴＪ、前記第１のＭＴＪに隣接する第１のＩＬＤ材料、および前記ロジック領域に含まれる第２のＩＬＤ材料と交わり、前記第１のＩＬＤ材料と前記第２のＩＬＤ材料とは互いに等しくない
請求項１から４の何れか一項に記載の装置。
【請求項１１】
垂直ＭＴＪ層部分、追加の垂直ＭＴＪ層部分、および前記垂直ＭＴＪ層部分と前記追加の垂直ＭＴＪ層部分とに直接接触する垂直トンネル障壁部分を備え、
前記垂直ＭＴＪ層部分、前記追加の垂直ＭＴＪ層部分、および前記垂直トンネル障壁部分は全て前記ロジック領域と前記メモリ領域との間に存在し、全て前記第１の水平平面によって交わられる
請求項１０に記載の装置。
【請求項１２】
前記第１の上側ＭＴＪ層、前記第１の下側ＭＴＪ層、および前記第１のトンネル障壁のうちの少なくとも１つは複数の副層を含む
請求項１から１１の何れか一項に記載の装置。
【請求項１３】
前記第１の水平オフセット距離と等しい第１の幅を有する第１のスペーサは、前記第１の上側ＭＴＪ層および前記第１のトンネル障壁のうちの少なくとも１つに直接接触する
請求項１に記載の装置。
【請求項１４】
第２の上側ＭＴＪ層と、第２の下側ＭＴＪ層と、前記第２の上側ＭＴＪ層の第２の下側表面および前記第２の下側ＭＴＪ層の第２の上側表面に直接接触する第２のトンネル障壁と、を含む第２のＭＴＪと、
前記第１の下側ＭＴＪ層および前記第１のトンネル障壁のうちの少なくとも１つに接触する第１の垂直研磨停止側壁と、前記第２の下側ＭＴＪ層および前記第２のトンネル障壁のうちの少なくとも１つに接触する第２の垂直研磨停止側壁と、を備え、
前記第２の上側ＭＴＪ層は第２の上側ＭＴＪ層側壁を含み、前記第２の下側ＭＴＪ層は、第２の水平オフセット距離を画定する第２の水平オフセットスペースによって前記第２の上側ＭＴＪ層側壁から水平方向にオフセットされている第２の下側ＭＴＪ側壁を含み、
前記第１の垂直研磨停止側壁および前記第２の垂直研磨停止側壁は、前記第１のＭＴＪと前記第２のＭＴＪとの間に配置され、前記第１の上側ＭＴＪ層の前記第１の下側表面と平行な第１の水平平面は、前記第１のＭＴＪ、前記第２のＭＴＪ、前記第１の垂直研磨停止側壁、および前記第２の垂直研磨停止側壁と交わる
請求項１から１３の何れか一項に記載の装置。
【請求項１５】
モノリシック基板と、
前記基板上に配置され、磁気トンネル接合（ＭＴＪ）を備えるメモリ領域と、
前記基板上に配置されるロジック領域と、を備え、
前記ＭＴＪは、下側ＭＴＪ層および上側ＭＴＪ層に直接接触するトンネル障壁を含み、
前記トンネル障壁と平行な水平平面は、前記ＭＴＪ、前記ＭＴＪに隣接する第１の層間絶縁（ＩＬＤ）材料、および前記ロジック領域に含まれる第２のＩＬＤ材料と交わり、前記第１のＩＬＤ材料と前記第２のＩＬＤ材料とは互いに等しくない
装置。
【請求項１６】
前記上側ＭＴＪ層は上側ＭＴＪ層側壁を含み、前記下側ＭＴＪ層は、水平オフセット距離を画定する水平オフセットスペースによって前記上側ＭＴＪ層側壁から水平方向にオフセットされている下側ＭＴＪ側壁を含む
請求項１５に記載の装置。
【請求項１７】
前記水平オフセット距離と等しい幅を有する、前記上側ＭＴＪ層および前記トンネル障壁に直接接触するスペーサを備える
請求項１６に記載の装置。
【請求項１８】
前記上側ＭＴＪ層の上側表面および前記スペーサに直接接触するハードマスクをさらに備える
請求項１７に記載の装置。
【請求項１９】
前記水平平面は、前記ＭＴＪと前記第１のＩＬＤ材料との間に含まれる研磨停止材料と交わる
請求項１５から１８の何れか一項に記載の装置。
【請求項２０】
前記研磨停止材料は、前記トンネル障壁および前記下側ＭＴＪ層のうちの少なくとも１つに直接接触する
請求項１９に記載の装置。
【請求項２１】
磁気トンネル接合（ＭＴＪ）を備えるメモリ領域をモノリシック基板上に形成する段階と、
前記基板上に配置されるロジック領域を形成する段階と、を備え、
前記ＭＴＪは、下側ＭＴＪ層および上側ＭＴＪ層に直接接触するトンネル障壁を含み、
前記トンネル障壁と平行な水平平面は、前記ＭＴＪ、前記ＭＴＪに隣接する第１の層間絶縁（ＩＬＤ）材料、および前記ロジック領域に含まれる第２のＩＬＤ材料と交わり、前記第１のＩＬＤ材料と前記第２のＩＬＤ材料とは互いに等しくない
方法。
【請求項２２】
前記下側ＭＴＪ層の側壁から水平オフセット距離だけ水平方向にオフセットされている前記上側ＭＴＪ層の側壁を形成する段階を備える
請求項２１に記載の方法。
【請求項２３】
前記上側ＭＴＪ層の上側表面に直接接触するハードマスクを形成する段階と、
前記水平オフセット距離と等しい幅を有する、前記上側ＭＴＪ層および前記トンネル障壁と直接接触するスペーサを形成する段階と、を備え、
前記ハードマスクおよび前記スペーサを形成する段階は、前記ハードマスクの形成および前記スペーサの形成の間で一回の真空を中断することなく、前記一回の真空の下で前記ハードマスクおよび前記スペーサを形成する段階を含む
請求項２２に記載の方法。
【請求項２４】
一回の真空状態を中断することなく、（ａ）前記上側ＭＴＪ層に直接接触するハードマスクを形成する段階、（ｂ）前記水平オフセット距離と等しい幅を有する、前記上側ＭＴＪ層および前記トンネル障壁と直接接触するスペーサを形成する段階、（ｃ）前記ＭＴＪを形成すべく、前記上側ＭＴＪ層、前記トンネル障壁、および前記下側ＭＴＪ層をエッチングする段階、および（ｄ）前記ＭＴＪ上にエッチング停止膜を形成する段階、の全てを備える
請求項２２または２３に記載の方法。
【請求項２５】
前記上側ＭＴＪ層の垂直部分の間に犠牲光吸収材料（ＳＬＡＭ）を形成する段階、および
前記ＳＬＡＭを研磨する段階、を備える
請求項２１から２４の何れか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は半導体デバイスの分野におけるものであり、具体的には、埋め込まれたメモリを有する論理チップにおけるものである。
【背景技術】
【０００２】
論理チップ（例えばマイクロプロセッサチップ）上に直接メモリを統合することにより、物理的に分けられた論理チップとメモリチップとを有することに比べて、より広いバスおよびより高い動作速度を可能にする。そのようなメモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびＮＡＮＤフラッシュメモリなどの従来型の電荷に基づいた複数のメモリ技術を含み得る。
【図面の簡単な説明】
【０００３】
本発明の複数の実施形態の複数の特徴および複数の利点が、添付の特許請求の範囲、１または複数の例示的実施形態についての以下の詳細な説明、および対応する複数の図から明確になるであろう。
【０００４】
【図１】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを示す。
【０００５】
【図２】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図３】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図４】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図５】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図６】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図７】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図８】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図９】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１０】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１１】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１２】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１３】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１４】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１５】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１６】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１７】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１８】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図１９】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図２０】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図２１】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図２２】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【図２３】本発明の実施形態における埋め込まれた複数の磁気トンネル接合を含む論理チップを製造するためのプロセスを示す。
【０００６】
【図２４】本発明の実施形態における磁気トンネル接合を示す。
【０００７】
【図２５】本発明の複数の実施形態で用いられるシステムを示す。
【発明を実施するための形態】
【０００８】
以下では複数の図面を参照する。図中、同様の構造には同様の参照符号が末尾に与えられ得る。様々な実施形態の構造をより明らかに示すべく、本明細書に含まれる複数の図面は複数の集積回路構造の図形による表現となっている。従って、複数の例示された実施形態の特許請求される複数の構造を変わらず組み込んではいるものの、製造された複数の集積回路構造の実際の外観は、例えば顕微鏡写真においては異なるように見える場合がある。その上、複数の図面は複数の例示された実施形態を理解する上で有用な複数の構造だけを示し得る。複数の図面の明確性を保持すべく、当該分野において既知の、複数の追加的な構造は含まれ得ない。「一実施形態」、「様々な実施形態」および同様のものは、そう記載される実施形態が、複数の特定の特徴、複数の構造、または複数の特性を含み得ることを示すが、全ての実施形態が必ずしもその複数の特定の特徴、複数の構造、または複数の特性を含むわけではない。いくつかの実施形態は複数の他の実施形態について記載される複数の特徴のいくつか、または全てを有し得るか、またはそれらのうちの１つも有し得ない。「第１の」、「第２の」、「第３の」および同様のものは共通の対象物を記載し、同様の複数の対象物の異なる例が参照されていることを示す。そのような複数の形容詞は、そう記載される複数の対象物が、時間的、空間的、序列、または任意の他のやり方、の何れかで、提示される順番になければならないことを暗示するものではない。「接続される（ｃｏｎｎｅｃｔｅｄ）」は、複数の要素が互いに直接物理的に又は電気的に接触していることを示し得て、「結合される（ｃｏｕｐｌｅｄ）」は、複数の要素が互いに連携し合う、または作用し合うが、それらは直接物理的に又は電気的に接触しても、またはしなくてもよいことを示し得る。また、異なる複数の図において同一の、または同様の複数の部分を指定すべく、複数の同様のまたは同一の番号が用いられるが、そうすることが、複数の同様のまたは同一の番号を含む全ての図が、単一または同一の実施形態を構成することを意味するわけではない。「上側」および「下側」、「上方」および「下方」などの用語は、図示されるＸ−Ｚ座標を参照することによって理解され得て、「隣接」などの用語はＸ−Ｚ座標またはＺ座標以外の複数の座標を参照することによって理解され得る。
【０００９】
上述されたように、論理チップ上に直接メモリを統合することは複数の利点を有する。そのようなメモリは、ＤＲＡＭおよびＮＡＮＤフラッシュメモリを含み得る。しかしながら、ＤＲＡＭおよびＮＡＮＤフラッシュメモリは、ますます精密になる電荷配置および検出の要件に関連するスケーラビリティの問題を有する。したがって、高性能論理チップ上に電荷に基づいたメモリを直接埋め込むことは、例えば、サブ２０ｎｍ技術ノードにおいては問題がある。
【００１０】
一実施形態はメモリと統合される論理チップを含む。しかしながら、当該メモリは従来型の電荷に基づいた複数のメモリで可能なものよりもより小さい複数の形状に縮小される。一実施形態において、メモリは、情報担体として電荷ではなく抵抗を利用するスピン注入磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）である。より具体的には、一実施形態は、論理チップ（例えば、プロセッサ）のバックエンドの相互接続層内に埋め込まれる少なくとも１つのＳＴＴ−ＭＲＡＭメモリを含む。少なくとも１つのＳＴＴ−ＭＲＡＭメモリは、少なくとも１つの磁気トンネル接合（ＭＴＪ）を有する少なくとも１つのＳＴＴ−ＭＲＡＭアレイを含み得る。抵抗変化型ＲＡＭ（ＲＲＡＭ（登録商標））などのＳＴＴ−ＭＲＡＭ以外の他の複数のメモリは、複数の他の実施形態において用いられる。
【００１１】
一実施形態は、論理チップ内にＳＴＴ−ＭＲＡＭを統合し、当該メモリは、上側ＭＴＪ層と、下側ＭＴＪ層と、上側ＭＴＪ層および下側ＭＴＪ層に直接接触するトンネル障壁と、を有するＭＴＪを含み、上側ＭＴＪ層は上側ＭＴＪ層側壁を含み、下側ＭＴＪ層は上側ＭＴＪ層から水平方向にオフセットされている下側ＭＴＪ側壁を含む。別の実施形態は、基板上に配置される、ＭＴＪを備えるメモリ領域およびロジック領域を含み、水平平面は、ＭＴＪ、ＭＴＪに隣接する第１の層間絶縁（ＩＬＤ）材料、およびロジック領域に含まれる第２のＩＬＤ材料と交わり、第１のＩＬＤ材料と第２のＩＬＤ材料とは互いに等しくない。複数の他の実施形態が本明細書において記載される。
【００１２】
図１は、一実施形態における、複数の埋め込まれたＭＴＪを含む論理チップを示す。ＭＴＪは、複数の非常に薄い金属膜の複数の層を備えるが、説明の目的のために、図１においてはＭＴＪ膜積層は、「底部ＭＴＪ」１４０（ＭＴＪの底部層）、「トンネル障壁」１３５、「上部ＭＴＪ」１２５（ＭＴＪの上部層）、およびハードマスク層１３０、の４つの部分に分割される。図１は、全てがＭ２金属層１６５に含まれる３つのＭＴＪを示す。３つのＭＴＪは、シリコン基板１９５、および、概して層１９０によって表される様々なビルドアップ層の上に含まれる。３つのＭＴＪは、説明の目的のために、Ｍ２  １６５中に埋め込まれるように示されるが、金属層Ｍ１  １８０、Ｍ３  １５０、および同様のものなどの、他の複数の相互接続層中に埋め込まれ得る。
【００１３】
明確性を期すために、図１において詳細がラベリングされていないものがあるが、それらの詳細は、図２―２３を用いて、図１のデバイスの製造プロセスを論じればより明らかになるであろう。例えば、図１にはいくつかのスペーサ部分が存在するが、明確性を期すために、場合によっては、１つのそのような部分だけがラベリングされる。しかしながら、他の複数の部分は図２―２３の１または複数においてラベリングされ得る。
【００１４】
図１の実施形態において、側壁スペーサ１２０はパターニングされたハードマスク１３０および上部ＭＴＪ１２５膜の縁に沿って配置される。側壁スペーサ１２０は、酸化および／または腐食から複数の上部ＭＴＪ１２５膜の縁を保護する。
【００１５】
一実施形態において、トンネル障壁１３５膜および底部ＭＴＪ１４０膜の縁と比べてハードマスク１３０膜および上部ＭＴＪ１２５膜の縁との間には水平方向の隔たりが存在する。この水平方向の隔たりは、上部ＭＴＪから底部ＭＴＪへのショートに対してマージンを与える。
【００１６】
一実施形態は、トンネル障壁１３５膜および底部ＭＴＪ１４０膜の縁上に研磨停止膜１１５の複数の残部を含む。膜１１５は、側壁の酸化および／または腐食からトンネル障壁１３５膜および底部ＭＴＪ１４０膜を保護する。
【００１７】
一実施形態は、ロジック領域１０５（例えば、プロセッサ）、および複数の埋め込まれたＭＴＪを含むメモリ層１１０において同一の規定のｌｏｗ−ｋ  ＩＬＤ材料１５５、１７０、１８５を保持する。そうすることによって、当該実施形態が最新の高性能論理チップの厳しい複数のＲＣ遅延要件を満たす助けとなる。しかしながら、領域１１０は、領域１０５（または、少なくとも領域１０５の複数の部分）においては見られないＩＬＤを与える流動性酸化物（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）層１４５もまた含む。
【００１８】
図１は、（１）側壁スペーサ１２０、（２）トンネル障壁１３５膜および底部ＭＴＪ１４０膜の縁と比べてハードマスク１３０膜および上部ＭＴＪ１２５膜の縁との間の水平方向の隔たり、（３）トンネル障壁１３５膜および底部ＭＴＪ１４０膜の縁上の研磨停止膜１１５の複数の残部、および（４）ロジック領域１０５（例えば、プロセッサ）およびメモリ層１１０における同一の規定のｌｏｗ−ｋ  ＩＬＤ材料１５５、１７０、１８５、の４つの要素を示す。複数の他の実施形態はこれらの要素の全てを含む必要はない。複数の他の実施形態は、例えば、要素（１）および（２）を含むが、要素（３）および／または（４）は含まない、などのこれらの４つの要素の任意の組み合わせまたはサブセットを含み得る。
【００１９】
図２―２３は、本発明の実施形態における、埋め込まれたＭＴＪ領域１１０を含む論理チップ領域１０５を製造するためのプロセスを示す。図２において、ウェハ１９５でプロセスシーケンスは開始する。ウェハ１９５上で、最上部表面はＭ１層１８０内にパターニングされた相互接続層を有する。Ｍ１層１８０はＩＬＤ１８５内に含まれる。説明の目的のために、プロセスフローは、その最上部表面にパターニングされたＭ１相互接続を有するウェハで開始するように示されるが、最上部表面は何か他の相互接続層（すなわち、Ｍ２、Ｍ３、Ｍ４、など）であり得る。ウェハ１９５はまた、複数の最上部のパターニングされた相互接続層の下に他のバックエンド層およびフロントエンド層１９０を有し得る。
【００２０】
図３において、エッチング停止膜１７５が堆積され、次にｌｏｗ−ｋ  ＩＬＤ１７０材料が堆積される。一実施形態において、ＩＬＤ材料１７０は、複数の論理回路が配置されるウェハ領域（領域１０５）においては最終的に残されたままとなる。領域１０５、１１０は種々のやり方で識別されうる。例えば、領域１１０は、複数のＭＴＪが明らかで、ほぼ規則的なビットセルトランジスタレイアウトが存在するＳＴＴ−ＲＡＭビットセルアレイを含み得る。対照的に、領域１０５におけるトランジスタレイアウトは、それほど規則的ではなく（例えば、メモリでの場合のような繰り返し構造のアレイには含まれず）、ＭＴＪがほとんど、または全く存在しない。
【００２１】
ＩＬＤ１７０は、領域１０５の、対応する相互接続層において用いられるＩＬＤ材料に対する様々な技術的要件を満たす。そのような複数の技術的要件は、例えば、領域１０５に対する設計上の複数の関心事によって決定される複数の電気特性（例えば、比誘電率、降伏電圧）、および／または、複数の機械特性（例えば、係数、靱性、膜応力）に関係し得る。様々な実施形態において、複数のエッチング停止材料は、例えば、窒化シリコン、炭化シリコン、炭素ドープ窒化シリコン、および同様のものを含む。ＩＬＤ材料１７０は、複数の特性が、領域１０５の複数の論理回路および相互接続層において用いられるのに適切な任意のＩＬＤ材料であり得る。複数の実施形態は、例えば、酸化シリコン、フッ素化酸化シリコン（ＳｉＯＦ）、および炭素ドープ酸化物などの複数のＩＬＤ材料を含む。
【００２２】
図４において、複数のＭＴＪが製造される領域１１０から論理回路領域１０５にマスクをかけるべく、レジスト層１０９が塗布され、パターニングされる。図５において、ドライエッチングプロセスを用いることによって、下にあるＭ１  １８０相互接続層を露出させるべく、複数のマスクされない領域においてｌｏｗ−ｋ  ＩＬＤ１７０およびエッチング停止層１７５がエッチングによって除去され、それから洗浄プロセスを用いてあらゆるレジスト残渣が取り除かれる。
【００２３】
図６において、ＭＴＪ金属膜積層（層１４０、１３５、１２５）が堆積され、次にハードマスク１３０材料が堆積される。一実施形態において、ＭＴＪ金属膜積層の堆積の方法は、物理的気相成長（ＰＶＤ）のスパッタリングである。一実施形態において、底部ＭＴＪ膜１４０は、（底部から上部へ）３ｎｍのタンタル（Ｔａ）、２０ｎｍの白金マンガン（ＰｔＭｎ）、２．３ｎｍのコバルト鉄（Ｃｏ７０Ｆｅ３０）、０．８ｎｍのルテニウム（Ｒｕ）、２．５ｎｍのコバルト鉄ボロン（Ｃｏ６０Ｆｅ２０Ｂ２０）から成り、トンネル障壁１３５は、１．２ｎｍの酸化マグネシウム（ＭｇＯ）を含み、上部ＭＴＪ１２５膜は、２．５ｎｍのＣｏ６０Ｆｅ２０Ｂ２０を含み、ハードマスク１３０材料は５０ｎｍのＴａを含む。そのような一実施形態において、ハードマスクは、（１）ＭＴＪ金属膜積層を堆積するために用いられる同一のスパッタツール内で連続して堆積されることが可能で、（２）導電性を有する。スパッタツールに関して、ハードマスク、上部ＭＴＪ、トンネル障壁、および底部ＭＴＪにおける全ての膜はスパッタ膜なので、それらの膜の全ては、真空を破ることなく１つのスパッタツールの内部で連続して堆積され得る。真空を破らないことの利点は、様々な金属膜の表面が酸化されず、したがって、複数のＭＴＪ層の電気特性の劣化がほとんど、または全くないことである。ハードマスクの導電特性に関して、ハードマスクの導電性の結果として、ＭＴＪの上部表面への電気的接続が作られる必要がある場合、フロー内で後にハードマスクが取り除かれる必要はない。複数の他の実施形態は、所望の複数のＭＴＪの電気的特性を変更すべく、底部ＭＴＪ１４０、トンネル障壁１３５、および／または上部ＭＴＪ１２５の他の複数の厚さを有する。同様に、所望の複数の異なるＭＴＪの電気的特性を得るべく、底部ＭＴＪ１４０、トンネル障壁１３５、上部ＭＴＪ１２５、およびハードマスク１３０において他の複数の材料が用いられ得る。
【００２４】
図７において、平坦化コーティング１１１が塗布される。図８において、平坦化コーティングの被覆膜は、化学機械研磨（ＣＭＰ）プロセスを用いて取り除かれる。平坦化コーティング１１１材料は、ウェハの凹領域の内部に残ることに留意されたい。底部ＭＴＪ層１４０は、ＩＬＤ１７０およびエッチング停止１７５と水平方向で隣接している。底部ＭＴＪ層１４０は、他の様々な層１９０および基板１９５の上に配置され得るＩＬＤ１８５と垂直方向で隣接し、かつＩＬＤ１８５の「上」に存在する。複数の代替的実施形態は、部分１１１など複数の部分のＣＭＰを割愛し得る。複数の代替的実施形態は、例えば、ウェハの凹領域に堆積される犠牲光吸収材料（ＳＬＡＭ）のＣＭＰを割愛し得る。
【００２５】
図９において、露出されたハードマスク１３０膜、上部ＭＴＪ１２５膜、トンネル障壁１３５膜、および底部ＭＴＪ１４０膜は、反応イオンエッチング（ＲＩＥ）の複数のドライエッチング技術を用いて取り除かれ、ｌｏｗ−ｋ  ＩＬＤ１７０において停止される。図１０において、残っている平坦化材料１１１が、例えば、ウェットまたはドライエッチング技術を用いて取り除かれる。図１１において、複数のＭＴＪが望まれるウェハ表面（領域１１０）の複数の領域の上にレジスト層１１２が塗布され、パターニングされる。図１２において、露出されたハードマスク１３０材料が、例えば、複数のドライエッチング技術を用いてエッチングされ、例えば、プラズマアッシングプロセスを用いて、あらゆる残っているレジストが取り除かれる。図１３において、例えば、複数のＲＩＥドライエッチング技術を用いて上部ＭＴＪ膜１２５がエッチングされ、トンネル障壁１３５材料において停止される。図１４において、ウェハ表面は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン、炭化シリコン、または炭素ドープ窒化シリコンなどの「スペーサ」１２０膜で覆われる。図１５において、複数の垂直側壁上のスペーサ材料を残しつつ、ウェハの水平表面の全てからスペーサ１２０材料を取り除くべく、異方性ドライエッチングプロセスが用いられる。図１６において、例えば、複数のＲＩＥドライエッチング技術を用いて、トンネル障壁１３５および底部ＭＴＪ膜１４０がエッチングされ、下にあるＭ１１８０相互接続および／またはＩＬＤ１８５材料上で停止する。図１７において、ウェハ表面は、窒化シリコンまたは炭化シリコンなどの研磨停止材料１１５で覆われる。膜１１５は、流動性酸化物の研磨停止（図１９においてさらに説明される）として働き、（２）それは、酸化／腐食からトンネル障壁膜および底部ＭＴＪ膜の複数のエッチングされた側壁を保護することに留意されたい。
【００２６】
一実施形態において、エッチングされた複数のＭＴＪ側壁の酸化または腐食のいかなる機会をも最小化すべく、図１２―１７に対応する複数のプロセスは、真空を破ることなく大型のクラスタツール内でインサイチュで行われる。
【００２７】
図１８において、ウェハ表面は、複数のＭＴＪの間のいかなる間隙をも充填し得る流動性酸化物材料１４５で覆われる。一実施形態において、流動性酸化物材料１４５は、メチルイソブチルケトン（ＭＩＢＫ）にポリマーの水素シルセスキオキサン（ＨＳＱ）溶液を含み得るが、複数の他の実施形態はそれに限定されない。
【００２８】
図１９において、例えば、下にある研磨停止１１５材料上で選択的に停止する酸化物ＣＭＰプロセスを用いて、流動性酸化物１４５の被覆膜が取り除かれる。一実施形態において、流動性酸化物材料１４５は複数のＭＴＪの間の複数の間隙に残る。図２０において、例えば、プラズマエッチングプロセスを用いて、露出された研磨停止１１５材料が取り除かれる。図２１において、全体のｌｏｗ−ｋ  ＩＬＤの厚さが、複数の論理回路領域中の複数の規定の相互接続構造を形成するために望まれる値にまで増されるように、追加的なｌｏｗ−ｋ  ＩＬＤ材料１７０がウェハ上に堆積される。この値は大きく変化し得て、例えば、次にどの金属層に複数のＭＴＪが統合されるかに依存する。一実施形態において、全体のｌｏｗ−ｋ  ＩＬＤの厚さは、５０、１００、２００、３００、４００、５００、６００、７００ｎｍの厚さを含む、３０ｎｍと７５０ｎｍとの間であり得る。
【００２９】
図２２において、例えば、デュアルダマシンパターニングを用いて、ｌｏｗ−ｋ  ＩＬＤ材料１７０中に複数のトレンチおよび複数のビア開口部が作られる。図２３において、例えば、デュアルダマシン障壁／シード堆積プロセス、銅電気めっきプロセス、および銅ＣＭＰプロセスを用いて、複数のトレンチおよび複数のビア開口部の内部に複数の銅の相互接続構造が形成される。
【００３０】
そうして当該プロセスは、その後のエッチング停止１６０が形成され、Ｍ３層１５０において銅の相互接続層１２３が形成される、図１に含まれるデバイスを作り出す。さらに、例えば、複数のデュアルダマシンプロセス技術を用いて、所望の通りにＩＬＤ層１５５が形成される。
【００３１】
図２４は、図１の一部分の、より理想化されないバージョンを含む。図２４において、トンネル障壁２５３５は、底部ＭＴＪ層２５４０と上部ＭＴＪ層２５２５との間に配置される。スペーサ２５２０は層２５３５と垂直方向で隣接し、層２５２５およびハードマスク２５３０と水平方向で隣接している。
【００３２】
別の実施形態において、図１のものと同一の製造物が作られる。図２―６のプロセスおよび複数の実施形態が用いられる。しかしながら、図６の製造物より先に進むとプロセスは異なる。即ち、ウェハ表面のＭＴＪアレイ領域にマスクをかけるべくフォトレジストが塗布され、パターニングされる。例えば、レジストがウェハの凹領域（すなわち、図６に示される、２つのほぼ直交する水平から垂直へのＭＴＪ積層の変化の間）内に配置される。レジストは、この凹領域内にのみ存在するようにパターニングまたは堆積され得るか、または、当該領域を超えてさらに水平方向に広がり得る。レジストはまた、既に堆積されたハードマスクの垂直レベルの上方（すなわち、凹領域の上方）に広がり得るか、または、凹領域内に（水平方向におよび垂直方向に）全体的に配置され得る。その後、露出されたハードマスク、ならびに、上部ＭＴＪ膜、トンネル障壁膜、および底部ＭＴＪ膜の複数の部分は、複数のＲＩＥドライエッチング技術を用いて取り除かれ、エッチングされ得て、ｌｏｗ−ｋ  ＩＬＤ上で停止する。一実施形態において、あらゆる残っているレジスト残渣を取り除くべく、インサイチュのプラズマアッシングプロセスがエッチングレシピに含まれ得る。これは、図１０のものと同様の実施形態をもたらし得る。その段階から、当該実施形態をさらに進めるべく、図１１−２３において示される複数のプロセスが続けられ得る。
【００３３】
別の実施形態において、図１のものと同一の製造物が作られる。図２―６のプロセスおよび複数の実施形態が用いられる。しかしながら、図６の製造物より先に進むと、複数のＭＴＪが存在することが望まれるウェハ表面の複数の領域の上に、パターニングされないハードマスクおよびＭＴＪ膜積層の上部に直接レジスト層が塗布され、パターニングされる。従って、図６の例に対して、これは、３つのＭＴＪの基礎となる３つの金属部分の上方にそれぞれ直接配置される３つのレジスト柱（全てが、図６に示される、２つのほぼ直交する水平から垂直へのＭＴＪ積層の変化の間の、ウェハの凹領域内に配置される）をもたらし得る。
【００３４】
その後、露出されたハードマスク材料は複数のドライエッチング技術を用いてエッチングされ、あらゆる残っているレジストがプラズマアッシングプロセスを用いて取り除かれる。この時点において、図６に示されるＭＴＪスタック層全体は依然として存在し、垂直方向の複数のＭＴＪ部分を介して凹状ＭＴＪ部分に結合される、非凹状ＭＴＪ層部分が存在する。しかしながら、全てのハードマスク材料は、３つのＭＴＪになる、配置されるハードマスクの３つの小アイランドを除いて取り除かれる。
【００３５】
次に、複数のＲＩＥドライエッチング技術を用いて上部ＭＴＪ膜積層がエッチングされ、トンネル障壁材料上で停止する。従って、上部ＭＴＪ膜は、（前もって、水平方向の非凹状上部ＭＴＪ層に接続される）垂直方向の上部ＭＴＪ膜の複数の部分と同様に、凹状部分だけに残る。その後、ウェハ表面は、窒化シリコンまたは炭素ドープ窒化シリコンなどの「スペーサ」膜で覆われる。それから、複数の垂直側壁上にスペーサ材料を残しつつ、ウェハの水平表面の全てからスペーサ材料を取り除くべく、異方性ドライエッチングプロセスが用いられる。こうして、凹領域に、残っている複数の上部ＭＴＪおよびハードマスクのアイランドに隣接して配置される６つの垂直側壁が存在する。依然として存在する複数の垂直方向の上部ＭＴＪ層に隣接して配置される２つの垂直側壁部分もまた存在する。続けて、複数のＲＩＥドライエッチング技術を用いて今度はトンネル障壁膜および底部ＭＴＪ膜がエッチングされ、下にあるＭ１相互接続および／またはＩＬＤ材料上で停止する。これは、図１６のものと同様の実施形態をもたらし得る。その段階から、当該実施形態をさらに進めるべく、図１７―２３において示されるプロセスが続けられ得る。
【００３６】
上記の複数の個所で、次のような句が記される：「凹領域における残っている複数の上部ＭＴＪおよびハードマスクのアイランドに隣接して配置される６つの垂直側壁」。しかしながら、これらは、複数のＭＴＪが最終的に組み込まれる製造物に応じた、数百または数千のＭＴＪ部分のうちの６つであり得るものを説明すべく示される単なる複数の例である。
【００３７】
適宜、様々なプロセスが上記において扱われてきた。それらのプロセスの任意のものが図１の実施形態をもたらし得る。
【００３８】
図１は、（ａ）ＭＴＪアレイ領域とは対照的に、ロジック領域において異なるＩＬＤ材料を有するデバイスの断面を示す。例えば、単一の水平平面が、３つのＭＴＪ、ＩＬＤ１７０、ならびにロジック領域１０５の複数のＩＬＤ部分と交わる。ロジック領域１０５の複数のＩＬＤ部分は、領域１１０に配置されるＩＬＤ１７０のものとは異なる複数のＩＬＤ材料を含み得る。例えば、ロジック領域１０５の複数のＩＬＤ部分は酸化シリコンの複数のＩＬＤ材料を含み得て、ＭＴＪ領域１１０の複数のＩＬＤ部分は流動性酸化物を含み得る。しかしながら、複数の他の実施形態においては、それらのＩＬＤ材料は同一であり得る。
【００３９】
図１は、（ｂ）ＭＴＪアレイ領域の周囲にＭＴＪ膜積層の複数の残部を有するデバイスの断面を示す。例えば、図１の領域１２６は、底部ＭＴＪ１４０の水平部分および垂直部分と、トンネル障壁１３５の水平部分および垂直部分と、上部ＭＴＪ１２５の複数の垂直部分と、を含む。領域１２６だけがラベリングされるが、特に、ＭＴＪ領域１１０を横切った反対側の領域２１６において対称的なＭＴＪ膜積層の残部がまた配置される。別の実施形態において、積層の複数の残部は、底部ＭＴＪ１４０の水平部分および垂直部分と、トンネル障壁１３５の水平部分および垂直部分と、上部ＭＴＪ１２５の水平部分および垂直部分と、を含む。別の実施形態において、積層の複数の残部は、底部ＭＴＪ１４０の複数の垂直部分と、トンネル障壁１３５の複数の垂直部分と、上部ＭＴＪ１２５の複数の垂直部分と、を含む。別の実施形態においては、積層の複数の残部は、底部ＭＴＪ１４０の複数の垂直部分と、トンネル障壁１３５の複数の垂直部分と、上部ＭＴＪ１２５の水平部分および垂直部分と、を含む。
【００４０】
図１は、（ｃ）パターニングされたハードマスク膜および／または上部ＭＴＪ膜の縁上に側壁スペーサの存在を有するデバイスの断面を示す。例えば、図１に示される３つのＭＴＪがある。それらのＭＴＪのそれぞれの上部ＭＴＪ層１２５は、２つの垂直方向のスペーサ部分（複数の側壁スペーサ）に隣接して配置される。これらの側壁スペーサもまた、３つのＭＴＪの最上部にある複数のハードマスク部分の縁に隣接し、これらの上にある。しかしながら、複数の他の実施形態においては、当該複数のスペーサは、上部ＭＴＪ層およびハードマスク層のうちの１つだけに直接隣接および接触し得る。
【００４１】
図１は、（ｄ）トンネル障壁膜および底部ＭＴＪ膜の縁と比べて上部ＭＴＪ膜の縁との間に水平方向の隔たりを有するデバイスの断面を示す。例えば、各ＭＴＪについて、上部ＭＴＪ層の全水平幅は、対応するトンネル障壁の全幅より小さい、および／または、上部ＭＴＪ層の全水平幅は、対応する底部ＭＴＪ層の全幅より小さい。トンネル障壁の幅と上部ＭＴＪ層の幅との間の差は、２つのスペーサ側壁の幅に等しい。底部ＭＴＪ層の幅と上部ＭＴＪ層の幅との間の差は、２つのスペーサ側壁の幅に等しい。いくつかの実施形態において、底部ＭＴＪ層およびトンネル障壁は、いくつかのまたは全てのＭＴＪに対して同一の幅を有すが、複数の他の実施形態においては、それらはいくつかのまたは全てのＭＴＪに対して同一ではない。
【００４２】
図１は、（ｅ）トンネル障壁膜および底部ＭＴＪ膜の縁上に研磨停止膜の複数の残部を有するデバイスの断面を示す。例えば、図１に示される３つのＭＴＪがある。それらのＭＴＪのそれぞれのトンネル障壁および／または底部ＭＴＪ層１４０は、複数の研磨停止部分に隣接して配置され、複数の研磨停止部分に直接接触している。複数の研磨停止部分は垂直方向の複数の部分であり得る。これらの垂直方向の複数の研磨停止部分はまた、複数の垂直側壁スペーサの複数の部分に隣接し得る。
【００４３】
複数の実施形態は、直前に先述された要素（ａ）、（ｂ）、（ｃ）、（ｄ）、および／または（ｅ）の任意の組み合わせなどの様々な組み合わせを有し得る。
【００４４】
本明細書において用いられるように、層は副層を有し得る。例えば、上部ＭＴＪ層は、実際は多数の副層で構成され得る。例えば、および上述されたように、一実施形態において、ＭＴＪ膜１４０は、（底部から上部へ）３ｎｍのタンタル（Ｔａ）；２０ｎｍの白金マンガン（ＰｔＭｎ）；２．３ｎｍのコバルト鉄（Ｃｏ７０Ｆｅ３０）；０．８ｎｍのルテニウム（Ｒｕ）；２．５ｎｍのコバルト鉄ボロン（Ｃｏ６０Ｆｅ２０Ｂ２０）、から成る。従って、５つの副層がＭＴＪ膜１４０に含まれる。トンネル障壁１３５は１．２ｎｍの酸化マグネシウム（ＭｇＯ）を含むが、代替的実施形態においては、層１３５は１または複数の副層を含み得る。上部ＭＴＪ１２５膜は２．５ｎｍのＣｏ６０Ｆｅ２０Ｂ２０を含むが、代替的実施形態においては、当該層は１または複数の副層を含み得る。ハードマスク１３０材料は５０ｎｍのＴａを含むが、代替的実施形態においては、当該層は窒化タンタル、チタニウムおよび窒化チタニウム、および／または１または複数の副層を含み得る。例えば、一実施形態は、複数の副層（１．７ｎｍのＣｏ６０Ｆｅ２０Ｂ２０／５ｎｍのＴａ／５ｎｍのＲｕ）を有する上部ＭＴＪ膜と、トンネル障壁（０．８５ｎｍのＭｇＯ）と、複数の副層（５ｎｍのＴａ／１ｎｍのＣｏ６０Ｆｅ２０Ｂ２０）を有する底部ＭＴＪ膜と、を含み得る。別の実施形態は、複数の副層（１．０−１．７ｎｍのＣｏ６０Ｆｅ２０Ｂ２０／５ｎｍのＴａ／５ｎｍのＲｕ）を有する上部ＭＴＪ膜と、トンネル障壁（０．８５−０．９ｎｍのＭｇＯ）と、複数の副層（５ｎｍのＴａ／１０ｎｍのＲｕ／５ｎｍのＴａ／１．０−１．３ｎｍのＣｏ６０Ｆｅ２０Ｂ２０）を有する底部ＭＴＪ膜と、を含み得る。別の実施形態は、複数の副層（ＣｏＦｅＢ）を有する上部ＭＴＪ膜と、トンネル障壁（ＭｇＯ）と、複数の副層（ＰｔＭｎ／ＣｏＦｅ／Ｒｕ／ＣｏＦｅＢ）を有する底部ＭＴＪ膜と、を含み得る。別の実施形態は、複数の副層（ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（７ｎｍ）／Ｃｕ（１１０ｎｍ）／Ｒｕ（２ｎｍ）／Ｔａ（１０ｎｍ）またはＣｏＦｅＢ（３ｎｍ）／Ｔａ（８ｎｍ）／Ｒｕ（７ｎｍ））を有する上部ＭＴＪ膜と、複数の副層（Ｍｇ（０．４ｎｍ）＋ＭｇＯ（０．６ｎｍ））を有するトンネル障壁と、複数の副層（Ｔａ（５ｎｍ）／ＣｕＮ（２０ｎｍ）／Ｔａ（１０ｎｍ）／ＰｔＭｎ（１５ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／Ｒｕ（０．８）ｎｍ／ＣｏＦｅＢ（３ｎｍ））を有する底部ＭＴＪ膜と、を含み得る。多数の他の例が可能であり、それらは当業者に理解され、簡潔さを期して本明細書においては記載されない。
【００４５】
複数の実施形態が多数の異なるタイプのシステムにおいて用いられ得る。例えば、一実施形態において、通信デバイス（例えば、携帯電話、スマートフォン、ネットブック、ノートブック、パーソナルコンピュータ、腕時計、カメラ）は、本明細書に記載される様々な実施形態を含むべく、構成され得る。ここで図２５を参照すると、本発明の一実施形態に係るシステムのブロック図が示される。マルチプロセッサシステム７００はポイントツーポイント相互接続システムであり、ポイントツーポイント相互接続７５０を介して連結される第１のプロセッサ７７０および第２のプロセッサ７８０を含む。プロセッサ７７０および７８０のそれぞれはマルチコアプロセッサであり得る。第１のプロセッサ７７０はメモリコントローラハブ（ＭＣＨ）および複数のポイントツーポイント（Ｐ‐Ｐ）インターフェースを含み得る。同様に、第２のプロセッサ７８０はＭＣＨおよび複数のＰ−Ｐインターフェースを含み得る。それらのＭＣＨは、それらのプロセッサを、各プロセッサにローカルに取り付けられるメインメモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））の複数の部分であり得る各メモリ、即ちメモリ７３２およびメモリ７３４に連結し得る。しかしながら、それらのプロセッサは、本明細書において記載されるようなメモリと同一のチップ上に配置され得る。第１のプロセッサ７７０および第２のプロセッサ７８０はそれぞれ、Ｐ‐Ｐ相互接続を介してチップセット７９０に連結され得る。チップセット７９０は複数のＰ−Ｐインターフェースを含み得る。さらに、チップセット７９０はインターフェースを介して第１のバス７１６に連結され得る。様々な入出力（Ｉ／Ｏ）デバイス７１４は、第１のバス７１６を第２のバス７２０に連結するバスブリッジ７１８と共に、第１のバス７１６に連結され得る。一実施形態において、様々なデバイスが第２のバス７２０に連結され得る。それらは例えば、キーボード／マウス７２２、通信デバイス７２６、および、コード７３０を含み得る、ディスクドライブまたは他の大容量記憶装置などのデータストレージユニット７２８を含む。コードは、メモリ７２８、７３２、７３４、ネットワークを介してシステム７００に連結されるメモリ、および同様のものを含む１または複数のメモリに含まれ得る。さらに、オーディオＩ／Ｏ７２４は第２のバス７２０に連結され得る。
【００４６】
特に、折に触れ本明細書において「上部ＭＴＪ」層および「底部ＭＴＪ」層が、説明の目的のために用いられる。しかしながら、本明細書に記載される複数の実施形態の革新的概念から逸脱することなく、ＭＴＪは、上部層を底部層にする（すなわち、見る視点を変える）ことで「反転」され得る。
【００４７】
さらなる例として、少なくとも１つの機械可読媒体は、コンピューティングデバイス上で実行されることに応じて、コンピューティングデバイスに本明細書において記載される複数の方法の何れかを実行させる複数の命令を備える。複数の命令を処理するための装置は、本明細書において記載される複数の方法の何れかの方法を実行すべく構成され得る。そして装置は本明細書において記載される複数の方法の何れかを実行するための手段をさらに含み得る。
【００４８】
複数の実施形態がコードで実装され得て、複数の命令を実行すべくシステムをプログラムするために用いられ得る複数の命令を格納する機械可読記憶媒体上に格納され得る。記憶媒体は、フロッピー（登録商標）ディスク、光ディスク、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、コンパクトディスクリライタブル（ＣＤ−ＲＷ）、および磁気光ディスクを含む任意のタイプのディスク、リードオンリメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、フラッシュメモリ、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）などの半導体デバイス、磁気または光カード、または複数の電子命令を格納するのに適切な任意の他のタイプの媒体を含み得るが、それらに限定されない。
【００４９】
以下の複数の例はさらなる複数の実施形態に関連する。
【００５０】
例１は、第１の上側ＭＴＪ層と、第１の下側ＭＴＪ層と、第１の上側ＭＴＪ層の第１の下側表面および第１の下側ＭＴＪ層の第１の上側表面に直接接触する第１のトンネル障壁と、を含む第１の磁気トンネル接合（ＭＴＪ）を備え、第１の上側ＭＴＪ層は、第１の上側ＭＴＪ層側壁を含み、第１の下側ＭＴＪ層は、第１の水平オフセット距離を画定する第１の水平オフセットスペースによって第１の上側ＭＴＪ層側壁から水平方向にオフセットされている第１の下側ＭＴＪ側壁を備える装置を含む。
【００５１】
例２において、例１の主題は、第１の水平オフセット距離と等しい第１の幅を有する第１のスペーサが、第１の上側ＭＴＪ層および第１のトンネル障壁に直接接触することを任意に含み得る。
【００５２】
例３において、例１−２の主題は、第１の上側ＭＴＪ層の第１の上側表面および第１のスペーサに直接接触する第１のハードマスクを任意に含み得る。
【００５３】
例４において、例１−３の主題は、第１のスペーサが第１の水平オフセットスペース内に含まれることを任意に含み得る。
【００５４】
例５において、例１−４の主題は、モノリシック基板；第１のＭＴＪを含むメモリ領域；ロジック領域；および第１の上側ＭＴＪ層の第１の下側表面と平行な第１の水平平面を任意に含み得て、ロジック領域およびメモリは両方ともモノリシック基板上に配置され、第１の水平平面は、第１のＭＴＪ、第１のＭＴＪに隣接する第１の層間絶縁（ＩＬＤ）材料、およびロジック領域に含まれる第２のＩＬＤ材料、と交わり、第１のＩＬＤ材料と第２のＩＬＤ材料とは互いに等しくない。ロジック領域は複数の論理ゲートを含み得て、メモリ領域はメモリアレイを含み得る。
【００５５】
例６において、例１−５の主題は、プロセッサに含まれるロジック領域を任意に含み得て、メモリは、スピン注入磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）である。
【００５６】
例７おいて、例１−６の主題は、第１のＩＬＤ材料が、酸化シリコン、酸窒化シリコン、多孔質酸化シリコン、フッ素化酸化シリコン、炭素ドープ酸化物、多孔質炭素ドープ酸化物、ポリイミド、ポリノルボルネン、ベンゾシクロブテン、流動性酸化物、およびポリテトラフルオロエチレンのうちの少なくとも１つを含み、第２のＩＬＤ材料が、酸化シリコン、酸窒化シリコン、多孔質酸化シリコン、フッ素化酸化シリコン、炭素ドープ酸化物、多孔質炭素ドープ酸化物、ポリイミド、ポリノルボルネン、ベンゾシクロブテン、流動性酸化物、およびポリテトラフルオロエチレンのうちから追加の少なくとも１つを含み、第１の底部ＭＴＪが、タンタル、白金マンガン、コバルト鉄、ルテニウム（Ｒｕ）、およびコバルト鉄ボロンのうちの少なくとも２つを備える複数の副層を含むことを任意に含み得る。
【００５７】
例８において、例１−７の主題は、第１のＭＴＪと第１のＩＬＤ材料との間に含まれる第１の研磨停止材料と交わる第１の水平平面を任意に含み得る。
【００５８】
例９において、例１−８の主題は、第１のトンネル障壁および第１の下側ＭＴＪ層のうちの少なくとも１つと直接接触する第１の研磨停止材料を任意に含み得る。
【００５９】
例１０において、例１−９の主題は、モノリシック基板；第１のＭＴＪを含むメモリ領域；ロジック領域；および第１の上側ＭＴＪ層の第１の下側表面と平行な第１の水平平面を任意に含み得て、第１の水平オフセット距離と等しい幅を有する第１のスペーサは、第１の上側ＭＴＪ層および第１のトンネル障壁に直接接触し、ロジック領域およびメモリは両方ともモノリシック基板上に配置され、第１の水平平面は、第１のＭＴＪ、第１のＭＴＪに隣接する第１のＩＬＤ材料、およびロジック領域に含まれる第２のＩＬＤ材料と交わり、第１のＩＬＤ材料と第２のＩＬＤ材料とは互いに等しくない。
【００６０】
例１１において、例１−１０の主題は、垂直ＭＴＪ層部分、追加の垂直ＭＴＪ層部分、および垂直ＭＴＪ層部分と追加の垂直ＭＴＪ層部分とに直接接触する垂直トンネル障壁部分を任意に含み得て、垂直ＭＴＪ層部分、追加の垂直ＭＴＪ層部分、および垂直トンネル障壁部分は全てロジック領域とメモリ領域との間に存在し、および全て第１の水平平面によって交わられる。
【００６１】
例１２において、例１−１１の主題は、第１の上側ＭＴＪ層、第１の下側ＭＴＪ層、および第１のトンネル障壁のうちの少なくとも１つが複数の副層を含むことを任意に含み得る。
【００６２】
例１３において、例１−１２の主題は、第１の水平オフセット距離と等しい第１の幅を有する第１のスペーサが、第１の上側ＭＴＪ層および第１のトンネル障壁のうちの少なくとも１つに直接接触することを任意に含み得る。
【００６３】
例１４において、例１−１３の主題は、第２の上側ＭＴＪ層と、第２の下側ＭＴＪ層と、第２の上側ＭＴＪ層の第２の下側表面および第２の下側ＭＴＪ層の第２の上側表面に直接接触する第２のトンネル障壁と、を含む第２のＭＴＪと、第１の下側ＭＴＪ層および第１のトンネル障壁のうちの少なくとも１つに接触する第１の垂直研磨停止側壁と、第２の下側ＭＴＪ層および第２のトンネル障壁のうちの少なくとも１つに接触する第２の垂直研磨停止側壁と、を任意に含み得て、第２の上側ＭＴＪ層は第２の上側ＭＴＪ層側壁を含み、第２の下側ＭＴＪ層は、第２の水平オフセット距離を画定する第２の水平オフセットスペースによって第２の上側ＭＴＪ層側壁から水平方向にオフセットされている第２の下側ＭＴＪ側壁を含み、第１の垂直研磨停止側壁および第２の垂直研磨停止側壁は、第１のＭＴＪと第２のＭＴＪとの間に配置され、第１の上側ＭＴＪ層の第１の下側表面と平行な第１の水平平面は、第１のＭＴＪ、第２のＭＴＪ、第１の垂直研磨停止側壁、および第２の垂直研磨停止側壁と交わる。
【００６４】
例１５は、モノリシック基板；基板上に配置される、下側ＭＴＪ層および上側ＭＴＪ層に直接接触するトンネル障壁を含む磁気トンネル接合（ＭＴＪ）を備えるメモリ領域；および基板上に配置されるロジック領域；を備え、トンネル障壁と平行な水平平面は、ＭＴＪ、ＭＴＪに隣接する第１の層間絶縁（ＩＬＤ）材料、およびロジック領域に含まれる第２のＩＬＤ材料と交わり、第１のＩＬＤ材料と第２のＩＬＤ材料とは互いに等しくない装置を含む。ロジック領域は複数の論理ゲートを含み得て、かつメモリ領域はメモリアレイを含み得る。ロジック領域はプロセッサを含み得て、かつメモリ領域はメモリアレイを含み得る。
【００６５】
例１６において、例１５の主題は、上側ＭＴＪ層が上側ＭＴＪ層側壁を含み、下側ＭＴＪ層が、水平オフセット距離を画定する水平オフセットスペースによって上側ＭＴＪ層側壁から水平方向にオフセットされている下側ＭＴＪ側壁を含むことを任意に含み得る。
【００６６】
例１７において、例１５―１６の主題は、水平オフセット距離と等しい幅を有する、上側ＭＴＪ層およびトンネル障壁に直接接触するスペーサを任意に含み得る。
【００６７】
例１８において、例１５―１７の主題は、上側ＭＴＪ層の上側表面およびスペーサに直接接触するハードマスクを任意に含み得る。
【００６８】
例１９において、例１５―１８の主題は、水平平面が、ＭＴＪと第１のＩＬＤ材料との間に含まれる研磨停止材料と交わることを任意に含み得る。
【００６９】
例２０において、例１５―１９の主題は、研磨停止材料が、トンネル障壁および下側ＭＴＪ層のうちの少なくとも１つに直接接触することを任意に含み得る。
【００７０】
例２１は、下側ＭＴＪ層および上側ＭＴＪ層に直接接触するトンネル障壁を含む磁気トンネル接合（ＭＴＪ）を備えるメモリ領域をモノリシック基板上に形成する段階と、基板上に配置されるロジック領域を形成する段階とを備え、トンネル障壁と平行な水平平面は、ＭＴＪ、ＭＴＪに隣接する第１の層間絶縁（ＩＬＤ）材料、およびロジック領域に含まれる第２のＩＬＤ材料と交わり、第１のＩＬＤ材料と第２のＩＬＤ材料とは互いに等しくない方法を含む。ロジック領域は複数の論理ゲートを含み得て、かつメモリ領域はメモリアレイを含み得る。ロジック領域はプロセッサを含み得て、かつメモリ領域はメモリアレイを含み得る。
【００７１】
例２２において、例２１の主題は、下側ＭＴＪ層の側壁から水平オフセット距離だけ水平方向にオフセットされている上側ＭＴＪ層の側壁を形成する段階を任意に含み得る。
【００７２】
例２３において、例２１―２２の主題は、上側ＭＴＪ層の上側表面に直接接触するハードマスクを形成する段階と、水平オフセット距離と等しい幅を有する、上側ＭＴＪ層およびトンネル障壁と直接接触するスペーサを形成する段階と、を任意に含み得て、ハードマスクおよびスペーサを形成する段階は、ハードマスクの形成およびスペーサの形成の間で一回の真空を中断することなく、一回の真空の下でハードマスクおよびスペーサを形成する段階を含む。
【００７３】
例２４において、例２１―２３の主題は、一回の真空状態を中断することなく、（ａ）上側ＭＴＪ層に直接接触するハードマスクを形成する段階、（ｂ）水平オフセット距離と等しい幅を有する、上側ＭＴＪ層およびトンネル障壁と直接接触するスペーサを形成する段階、（ｃ）ＭＴＪを形成すべく、上側ＭＴＪ層、トンネル障壁、および下側ＭＴＪ層をエッチングする段階、および（ｄ）ＭＴＪ上にエッチング停止膜を形成する段階、の全てを任意に含み得る。
【００７４】
例２５において、例２１―２４の主題は、上部ＭＴＪ層の垂直部分の間に犠牲光吸収材料（ＳＬＡＭ）を形成する段階、およびＳＬＡＭを研磨する段階を任意に含み得る。
【００７５】
本発明は限定された数の実施形態に関して記載されたが、当業者であればそこから様々な変形形態および変更形態を理解するであろう。添付の特許請求の範囲が、本発明の真の趣旨および範囲に含まれる全てのそのような変形形態および変更形態を網羅することが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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