(57)【要約】  ビア使用パッケージオンパッケージ回路は、複数の基板貫通ビア（ＴＳＶ）を有する第１のパッケージダイを含む第１のパッケージを含む。ＴＳＶは、少なくとも１つの第２のパッケージダイのための入力／出力信号を搬送するように構成されている。
2016513872.tif 000002
【特許請求の範囲】
【請求項１】
集積回路パッケージであって、
第１のパッケージ基板およびこれに搭載した第１のパッケージダイを含む第１のパッケージであって、前記第１のパッケージダイは複数の第１の基板貫通ビア（ＴＳＶ）を含む第１のパッケージと、
第２のパッケージ基板、および、前記第２のパッケージ基板の第１の表面上に搭載した少なくとも１つの第２のパッケージダイを含む第２のパッケージであって、前記第２のパッケージ基板は複数の第１の相互接続体を取り付けた反対側の第２の表面を有する第２のパッケージと、を含み、
前記第１のＴＳＶは、前記少なくとも１つの第２のパッケージダイのための入力／出力信号が前記第１のＴＳＶにより伝導するように、前記第１の相互接続体を介して前記少なくとも１つの第２のパッケージダイに結合するように構成される集積回路パッケージ。
【請求項２】
前記第１のパッケージダイと前記第２のパッケージ基板との間に配列したインターポーザをさらに含み、前記インターポーザは複数の第２の相互接続体を介して前記第１のＴＳＶに結合した複数の第２のＴＳＶを含む請求項１に記載の集積回路パッケージ。
【請求項３】
前記第１のパッケージダイはシリコンダイを含み、前記第１のＴＳＶは第１のシリコン貫通ビアを含み、
前記インターポーザはシリコン基板を含み、前記第２のＴＳＶは第２のシリコン貫通ビアを含む請求項２に記載の集積回路パッケージ。
【請求項４】
前記少なくとも１つの第２のパッケージダイは複数の第２のパッケージダイを含む請求項１に記載の集積回路パッケージ。
【請求項５】
前記第２のパッケージダイは前記第２のパッケージ基板の前記第１の表面にワイヤボンディングした請求項４に記載の集積回路パッケージ。
【請求項６】
前記第１のパッケージダイは、複数の第２の相互接続体を介して前記第１のパッケージ基板の第１の表面に結合した能動第１の表面を有する請求項１に記載の集積回路パッケージ。
【請求項７】
前記複数の第２の相互接続体はフリップチップ相互接続体を含む請求項６に記載の集積回路パッケージ。
【請求項８】
前記インターポーザは複数の積層インターポーザを含む請求項２に記載の集積回路パッケージ。
【請求項９】
前記インターポーザは、前記第２のパッケージ基板と前記第１のパッケージダイとの間の単一層内に平行に配列した複数のインターポーザを含む請求項２に記載の集積回路パッケージ。
【請求項１０】
前記インターポーザは複数の能動デバイスを含む請求項２に記載の集積回路パッケージ。
【請求項１１】
前記第１のパッケージダイは、前記第１のパッケージダイの反対側の第２の表面上に裏側再配分層を含む請求項６に記載の集積回路パッケージ。
【請求項１２】
前記集積回路パッケージは、セルラー電話、ラップトップ、タブレット、音楽プレーヤ、通信デバイス、コンピュータ、および、ビデオプレーヤの少なくとも１つに組み込まれている請求項１に記載の集積回路パッケージ。
【請求項１３】
第１のパッケージ基板上に第１のパッケージダイを搭載するステップであって、前記第１のパッケージダイは複数の第１の基板貫通ビア（ＴＳＶ）を含み、前記第１のパッケージダイは前記第１のパッケージ基板に面した第１の表面および反対側の裏側表面を有するステップと、
前記複数の第１のＴＳＶが複数の相互接続体を介して複数の第２のＴＳＶに結合するように、前記複数の第２のＴＳＶを含むインターポーザを前記第１のパッケージダイの前記裏側表面に搭載するステップであって、前記第１のＴＳＶおよび前記第２のＴＳＶは少なくとも１つの第２のパッケージダイのための入力／出力信号を伝導するように構成されるステップと、を含む方法。
【請求項１４】
前記第１のパッケージダイを前記第１のパッケージ基板に搭載するステップは、前記第１のパッケージダイの前記第１の表面を前記第１のパッケージ基板の第１の表面にフリップチップ搭載するステップを含む請求項１３に記載の方法。
【請求項１５】
前記インターポーザを搭載するステップは、第１のパッケージを形成するために、前記インターポーザの第１の表面を前記複数の相互接続体を介して前記第１のパッケージダイの前記裏側表面に熱圧着ボンディングするステップを含む請求項１３に記載の方法。
【請求項１６】
少なくとも１つの第２のパッケージダイを含む第２のパッケージを前記第１のパッケージに搭載するステップをさらに含む請求項１５に記載の方法。
【請求項１７】
前記インターポーザはガラスを含み、
前記複数の第２のＴＳＶは複数のガラス貫通ビア（ＴＧＶ）を含む請求項１５に記載の方法。
【請求項１８】
パッケージオンパッケージ回路のための第１のパッケージであって、
第１のパッケージ基板と、
第１のパッケージ基板であって、少なくとも１つの第２のパッケージダイのための入力／出力信号を搬送するように構成される複数の第１の基板貫通ビア（ＴＳＶ）を含む第１のパッケージダイと、を含む第１のパッケージ。
【請求項１９】
前記複数の第１のＴＳＶに結合した複数の第２のＴＳＶを含むインターポーザをさらに含む請求項１７に記載の底部パッケージ。
【請求項２０】
前記インターポーザは複数のインターポーザを含む請求項１８に記載の第１のパッケージ。
【請求項２１】
集積回路パッケージであって、
第１のパッケージ基板および前記第１のパッケージ基板に搭載した第１のパッケージダイを含む第１のパッケージと、
第２のパッケージ基板および前記第２のパッケージ基板の第１の表面上に搭載した少なくとも１つの第２のパッケージダイを含む第２のパッケージと、を含み、
前記第１のパッケージダイは前記少なくとも１つの第２のパッケージダイのための入力／出力信号を搬送するための手段を含む集積回路パッケージ。
【請求項２２】
前記手段は複数の基板貫通ビア（ＴＳＶ）を含む請求項２１に記載の集積回路パッケージ。
【請求項２３】
前記手段は複数の露出した深い拡散領域を含む請求項２１に記載の集積回路パッケージ。
【請求項２４】
前記手段と前記第２のパッケージ基板との間を結合した複数の基板貫通ビアを含むインターポーザをさらに含む請求項２１に記載の集積回路パッケージ。
【請求項２５】
前記インターポーザはガラスインターポーザを含み、
前記基板貫通ビアはガラス貫通ビアである請求項２４に記載の集積回路パッケージ。
【請求項２６】
前記インターポーザはシリコンインターポーザを含み、
前記基板貫通ビアはシリコン貫通ビアである請求項２４に記載の集積回路パッケージ。
【請求項２７】
前記少なくとも１つの第２のパッケージダイは複数の第２のパッケージダイを含む請求項２１に記載の集積回路パッケージ。
【請求項２８】
前記第２のパッケージダイは前記第２のパッケージ基板の前記第１の表面にワイヤボンディングした請求項２７に記載の集積回路パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互引用
本出願は、参照により全体が本明細書に組み込まれている２０１３年３月８日出願の米国非仮出願第１３／７９１２２３号の優先権を主張するものである。
【０００２】
本出願は集積回路パッケージングに関し、より詳細には、底部パッケージが基板貫通ビア（ＴＳＶ）を含むパッケージオンパッケージ（ＰｏＰ）構造に関する。
【背景技術】
【０００３】
回路基板空間を節約しなければならないセルラー電話および他の携帯デバイスなどの実用例に対して、パッケージオンパッケージ（ＰｏＰ）構造が開発されている。頂部パッケージは典型的にはメモリパッケージであり、これに対して、底部パッケージは一般にプロセッサパッケージである。ＰｏＰ技術は、積層ダイ回路などの他の手法に比べて非常に普及していることが明らかである。たとえば、特定のメモリへの結合とは対照的に、製造業者はＰｏＰ回路内の様々なメモリパッケージを容易に交換することが可能であり、これはコストを低減する。さらに、頂部および底部のパッケージは独立に試験を行うことが可能である。対照的に、積層ダイの設計において不良なダイがあると、残りの良好なダイをも不合格とすることが必要となってしまう。
【０００４】
ＰｏＰ構造を使用した集積回路のパッケージングは非常に普及しているが、このパッケージング工程には、頂部パッケージと底部パッケージとの間の相互接続体のピッチの低減などの課題が残っている。技術の進歩につれて、頂部パッケージと底部パッケージとの間のバス幅は広くなっている。しかし、頂部基板と底部基板との間のボールのピッチまたはモールド貫通ビア（ｔｈｒｏｕｇｈ  ｍｏｌｄｅｄ  ｖｉａ）のピッチは、特定の数の信号のみを収容可能である。小さなピッチへの要求に対処するために、成形埋込みＰｏＰ（ｍｏｌｄｅｄ−ｅｍｂｅｄｄｅｄ  ＰｏＰ）（ＭＥＰ）が開発されている。ＭＥＰにおいて、追加の基板を頂部パッケージと底部パッケージとの間に含むことが可能である。たとえば、図１は、追加基板１１０に結合した頂部パッケージ１０５を含むＭＥＰ  １００を示す。この形式において、追加基板１１０は、頂部パッケージ１０５内のダイへの、および、ダイからのさらに増加した信号の収容を支援するために信号を再配分することが可能である。しかし、追加基板１１０を使用しても、相互接続体１２０を底部パッケージダイ１１５の外側に配置しなければならないため、追加基板１１０と底部パッケージ基板１１１との間に配置可能なハンダボールまたはピラーなどの相互接続体１２０の数に関しては限界が残っている。図２は、底部ダイ１１５に面した領域２００の周囲で追加基板１１０の底部表面上に相互接続体１２０をどのように配列したかを示す。相互接続体１２０は、領域２００の外側の追加基板１１０の環状外側領域に制限されている。同様に、相互接続体１２０は底部パッケージ基板１１１の環状外側領域に制限されており、これは、続いて、頂部パッケージと底部パッケージとの間で交換可能なＩ／Ｏ信号の数を制限している。類似する相互接続体の制約は他の従来のＰｏＰにも存在している。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、当技術分野では、密度を高めるための改良したＰｏＰアーキテクチャが必要とされている。
【課題を解決するための手段】
【０００６】
ビア使用パッケージオンパッケージ（ＰｏＰ）回路は、複数の基板貫通ビア（ＴＳＶ）を有する第１のパッケージダイを含む。ＴＳＶは、隣接する第２のパッケージにおける少なくとも１つの第２のパッケージダイのための入力／出力信号を搬送するように構成される。本明細書で使用する「入力／出力信号」は、電源および接地を含めて第２のパッケージダイが受信するすべての電気信号を含む。同様に、「入力／出力信号」は第２のパッケージダイからのすべての出力信号を含む。
【０００７】
第１のパッケージダイのＴＳＶが第２のパッケージダイのための入力／出力信号を搬送することで、第２のパッケージ基板と第１のパッケージ基板との間のモールド貫通ビア（ｔｈｒｏｕｇｈ  ｍｏｌｄ  ｖｉａ）ピラー、または、ハンダボール相互接続体は、入力／出力信号の収容のためには不要となる。これは非常に有利である。なぜなら、第１のパッケージ基板は第１のパッケージダイをちょうど収容するようにサイズを決定可能だからである。対照的に、従来のＰｏＰ底部パッケージ基板は、第２のパッケージ基板への相互接続体を収容するために、実質的に空いている第１のパッケージ基板領域を必要とする。
【０００８】
第１のパッケージダイは、第２のパッケージへの入力／出力信号のための経路決定の選択肢を増やすための裏側再配分層を含むことが可能であるが、ＴＳＶを含むインターポーザも、入力／出力信号の再配分を支援するために、第２のパッケージ基板と第１のパッケージダイとの間に配列可能である。インターポーザは受動性であってもよく、または、第１のパッケージダイ内のデバイスと類似した能動デバイスを含んでもよい。インターポーザを含むか否かにかかわらず、結果として得られるＴＳＶ使用ＰｏＰ（ＴＥＰ）は、底部パッケージダイの表面領域にわたるＴＳＶのための高いピッチ密度によって、頂部パッケージへの多くの入力／出力信号を有利に収容可能である。
【図面の簡単な説明】
【０００９】
【図１】従来技術の成形埋込みＰｏＰ（ＭＥＰ）の断面図である。
【図２】図１のＭＥＰにおける追加基板のための表面に面した底部パッケージの平面図である。
【図３Ａ】インターポーザを含むシリコン貫通積層（ｔｈｒｏｕｇｈ  ｓｉｌｉｃｏｎ  ｓｔａｃｋｉｎｇ）（ＴＳＳ）使用ＰｏＰ（ＴＥＰ）の断面図である。
【図３Ｂ】インターポーザのないＴＥＰの断面図である。
【図４】図３Ａおよび図３ＢのＴＥＰにおける頂部パッケージ基板のための底部パッケージに面した表面の平面図である。
【図５】初期製造ステップにおけるＴＥＰ底部パッケージの断面図である。
【図６】後続の製造ステップの後の図５のＴＥＰ底部パッケージの断面図である。
【図７】最終製造ステップの後の図６のＴＥＰ底部パッケージの断面図である。
【図８】図７のＴＥＰ底部パッケージを含む完成したＴＥＰの断面図である。
【図９】複数のインターポーザを含むＴＥＰの断面図である。
【図１０】本明細書に開示した実施形態に従ったＴＥＰを組み込んだ複数の電子システムを示す図である。
【発明を実施するための形態】
【００１０】
頂部パッケージダイ（または複数のダイ）のための増加した入力および出力信号を収容するという当技術分野での必要性に対処するために、従来のＰｏＰのパッケージツーパッケージ相互接続の制限の影響を受けない改良したパッケージオンパッケージ（ＰｏＰ）構造を提供する。
【００１１】
概要
本明細書に開示する改良したＰｏＰにおいて、第１のパッケージダイは、第２のパッケージダイ（または複数のダイ）の入力および出力信号の必要要素を収容するための複数の基板貫通ビア（ＴＳＶ）を含む。第１のパッケージダイの領域全体は第２のパッケージへの相互接続体のために使用可能である。対照的に、図１のＭＥＰ  １００などの従来のＰｏＰは、上記に検討したように第１のパッケージダイの外側の領域に制限されている。
【００１２】
「頂部」に対する「底部」パッケージとは何かについてのいかなる曖昧さも回避するために、本明細書に開示する改良したＰｏＰアーキテクチャのための底部パッケージは第１のパッケージと呼ばれる。同様に、頂部パッケージを第２のパッケージと呼ぶ。本明細書に開示する改良したＰｏＰアーキテクチャは、第２のパッケージダイのための実質的にさらに多くのＩ／Ｏ信号を収容可能である。なぜなら、第１のパッケージダイ領域は自身のＴＳＶを介してＩ／Ｏ信号を収容するために使用可能だからである。加えて、第１のパッケージ基板サイズは低減可能である。なぜなら、第１のパッケージダイの専有部分を収容するために必要な表面領域の外側には、第１のパッケージ基板のための実質的な表面が必要ないからである。対照的に、従来のＰｏＰは、パッケージツーパッケージ相互接続体を収容するための十分なサイズを有するように、第１のパッケージダイの専有部分の外側に第１のパッケージ基板上の環状外側領域を必要とする。結果として得られた第１のパッケージ基板のサイズの増加は、従来のＰｏＰについては反りの可能性を高めている。しかし、本明細書に開示する改良したＰｏＰは、第１のパッケージ基板のサイズの低減を介して反りを有利に低減可能である。さらに、開示する改良したＰｏＰについては、従来のパッケージツーパッケージ相互接続体を形成するために使用するモールド貫通ビア（ｍｏｌｄ  ｔｈｒｏｕｇｈ  ｖｉａ）または他の技術が不要である。
【００１３】
以下の検討では、第１のパッケージダイが、これが含む基板貫通ビアがシリコン貫通ビアとなるように、シリコンダイであることを一般性を失わずに想定する。しかし、本明細書に開示するパッケージングの概念およびアーキテクチャは他のタイプの半導体ダイに広範に適用可能であることが理解されるだろう。パッケージング技術において知られているように、シリコン貫通ビアを使用して積層デバイスを構築するために使用する工程は、シリコン貫通積層（ＴＳＳ）工程として知られている。本明細書に開示する結果として得られた改良したＰｏＰは、ＴＳＳ使用ＰｏＰ（ＴＥＰ）で示される。ＴＥＰは、自身の第１のパッケージと第２のパッケージとの間の入力／出力（Ｉ／Ｏ）信号の再配分を強化するためにインターポーザを含んでよい。代案として、ＴＥＰはインターポーザを使用せずに相互接続体を介して一体に結合した第１および第２のパッケージを有してよい。インターポーザを含む実施形態を先ず検討し、続いて、直接結合の実施形態（インターポーザなし）を検討する。
【００１４】
インターポーザを含むＴＳＳ使用ＰｏＰ
図３Ａは例示的ＴＳＳ使用ＰｏＰ（ＴＥＰ）  ３００を示す。第２のパッケージ３１５は、ＰｏＰ技術では従来から見られるように第２のパッケージ基板３２０を含む。第１のパッケージ３１６は第１のパッケージ基板３６０を含み、その上には、同じくＰｏＰ技術では従来から見られるように、つぶれ制御チップ接続（Ｃ４）フリップチップバンプ３０９などの相互接続体を使用して第１のパッケージダイ３１０を搭載する。第１のパッケージ基板３６０および第２のパッケージ基板３２０は、有機基板や、シリコン、ガラス、セラミック、または、他の適した材料などの半導体基板をそれぞれ含んでよい。パッケージ基板を構築するためにどの材料を使用するかにかかわらず、第２のパッケージ３１５内に複数の第２のパッケージダイ３２４のための入力／出力（Ｉ／Ｏ）信号を収容するために、ＭＥＰ  １００に関して検討した相互接続体１２０は不要である。代わりに、第２のパッケージダイ３２４のためのすべてのＩ／Ｏ信号を第１のパッケージダイ３１０のシリコン貫通ビア３２２に収容する。本明細書で使用している「入力／出力信号」は、電源および接地を含めて第２のパッケージダイが受信するすべての電気信号を含む。同様に、「入力／出力信号」は第２のパッケージダイからのすべての出力信号を含む。ＴＥＰ  ３００のための代替的な実施形態は、このような複数のダイの代わりに単一の第２のパッケージダイ３２４のみを含んでよい。
【００１５】
「第１のパッケージ」および「第２のパッケージ」という用語は、本明細書ではＰｏＰ技術で知られているように単に異なるパッケージを指し示すために使用している。この意味で、図３Ａの第１のパッケージ３１６は、この用語がＰｏＰ技術で使用されているように「底部パッケージ」に対応している。同様に、第２のパッケージ３１５は、この用語がＰｏＰ技術で使用されているように「頂部パッケージ」に対応している。しかし、このような「頂部」または「底部」への言及は、いずれの特定の参照システムにも結び付けていない。言い換えれば、単にＰｏＰがひっくり返されるという理由では底部パッケージが頂部パッケージになることはない。
【００１６】
第１のパッケージ３１０の領域全体がシリコン貫通ビア３２２のために実質的に使用可能であることで、第２のパッケージダイＩ／Ｏに関したＰｏＰ技術における相互接続の制約は回避されている。対照的に、従来技術のＰｏＰアーキテクチャは、ＭＥＰ  １００に関して上記に検討したように底部パッケージダイが底部パッケージ基板上の基板領域を専有することを回避するために、頂部パッケージ基板と底部パッケージ基板との間に相互接続体を必要とする。そのため、従来技術のＰｏＰアーキテクチャは、本明細書に開示した改良したＰｏＰに比べて、信号密度を限定している。なぜなら、パッケージツーパッケージ相互接続を底部パッケージ基板の周辺での配置に限定しないからである。
【００１７】
ＴＥＰ  ３００は、マイクロバンプ３２３などの対応する相互接続体を介して第１のパッケージダイ３１０におけるシリコン貫通ビア３２２に結合する基板貫通ビア（ＴＳＶ）  ３２１を有するインターポーザ３０５を含む。インターポーザ３０５はシリコン、ガラス、または、他の適した材料などの半導体基板を含んで良い。インターポーザ３０５がシリコン基板を含む場合、ＴＳＶ  ３２１はシリコン貫通ビアである。一方、インターポーザ３０５がガラスを含む場合、ＴＳＶ  ３３２はガラス貫通ビア（ＴＧＶ）である。以下の検討は、ＴＳＶ  ３２１がシリコン貫通ビアであることを一般性を失わずに想定する。
【００１８】
インターポーザ３０５は、第２のパッケージダイ３２４へのＩ／Ｏ信号の追加の再配分を可能にする。或いは、インターポーザ３０５のシリコン貫通ビア３２１は、第１のパッケージダイ３１０の裏側の裏側再配分層（図示せず）を介して第１のパッケージダイのシリコン貫通ビア３２２に結合可能である。第２のパッケージ基板３２０の下部表面上のパッド（図示せず）は、バンプ３２５などの相互接続体を介してインターポーザシリコン貫通ビア３２１に結合している。より全般的には、第２のパッケージ基板３２０は、第１の表面および反対側の第２の表面を有すると考えてよい。第２のパッケージダイ３２４は第２のパッケージ基板３２０の第１の表面上に搭載される。これに対して、バンプ３２５は第２のパッケージ基板３２０の反対側の第２の表面に接続する。
【００１９】
ＴＥＰ  ３００において、第２のパッケージダイ３２４は第２のパッケージ基板３２０にワイヤボンディングするが、表面実装などの他の実装技術も使用可能である。ワイヤボンディングは第２のパッケージダイ３２４と第２のパッケージ基板３２０との間でＩ／Ｏ信号を搬送する。続いて、第２のパッケージダイ３２４のためのＩ／Ｏ信号をバンプ３２５を介して第２のパッケージ基板３２０とインターポーザ３０５との間で搬送する。最後に、第２のパッケージダイ３２４のためのＩ／Ｏ信号を、インターポーザシリコン貫通ビア３２１および第１のパッケージダイのシリコン貫通ビア３２２を介してインターポーザ３０５と第１のパッケージダイ３１０との間で搬送する。第２のパッケージダイ３２４のための何らかのＩ／Ｏ信号は外部のデバイスに由来して、または、これに送信してよい。このような外部デバイスのＩ／Ｏは、第１のパッケージダイ３１０のシリコン貫通ビア３２２、バンプ３０９、第１のパッケージ基板３６０、および、第１のパッケージ基板３６０の下部表面上のボール３６１を介してインターポーザ３０５と外部デバイスとの間で搬送されるだろう。いくつかの実施形態において、インターポーザ３０５は能動デバイスおよび／または受動構成要素を含んでよい。
【００２０】
本明細書で使用している「バンプ」はハンダのボールまたは隆起などの構造体を指し示すために使用している。加えて、この用語は銅ピラーなどの構造体も含むように理解されるだろう。この点で、バンプ３２５は、第２のパッケージ基板３２０の底部表面上のパッドからインターポーザ３０５のシリコン貫通ビア３２１へ結合する相互接続構造体を一般的に指す。
【００２１】
直接結合ＴＳＳ使用ＰｏＰ（インターポーザなし）
図３ＢはＴＥＰ  ３５０がインターポーザを含まない代替的実施形態を示す。第２のパッケージ基板３２０の下部表面のパッド上のバンプ３２５は、そのため、第１のパッケージダイパッド（図示せず）を介して直接に第１のパッケージダイのシリコン貫通ビア３２２に結合する（または、裏側再配分層を介してシリコン貫通ビア３２２に結合する）。ＴＥＰ  ３００に比べて、ＴＥＰ  ３５０が必要とする製造工程数は少ない。しかし、インターポーザ３０５は第２のパッケージダイ３２４へのＩ／Ｏ信号の追加の再配分を可能にする。バンプ３２５は、銅ピラー（マイクロバンプ）、直接金属間ボンディング、または、つぶれ制御チップ接続（４Ｃ）バンプ、または、ハンダボールなどの相互接続体を含んでよい。
【００２２】
ＭＥＰ  １００などの従来のＰｏＰと直接対照すると、インターポーザが含まれているか否かにかかわらず、バンプ３２５は第１のパッケージダイ３１０が専有した領域の外側の環状領域に制限されていない。図４は、（ＴＥＰ  ３５０などのインターポーザのない実施形態のための）第１のパッケージダイ３１０または（ＴＥＰ  ３００などのインターポーザを含む実施形態における）インターポーザ３０５のいずれかに面した領域４００の全体をバンプ３２５がどのように使用可能であるかを示すための第２のパッケージ基板３２０の下部表面の平面図を示す。この形式では、従来のＰｏＰ実施形態に比べて実質的にさらに多くのＩ／Ｏ信号を収容可能である。さらに、第２のパッケージ基板３２０が、第１のパッケージダイ３１０（またはインターポーザ３０５）に面した表面領域４００の全体にわたってバンプ３２５を受け入れ可能であることで、第２のパッケージ基板３２０および第１のパッケージ基板３６０のサイズは、従って、低減可能である。対照的に、ＭＥＰ  １００は、底部ダイ１１５の外側に自身の相互接続体１２０を配置しなければならないさらに大きなサイズの基板を必要とする。この形式において、本明細書に開示したＴＥＰは、類似のＭＥＰに比べて有利に反りが少なく、この反りは（中でも）頂部および底部のパッケージの基板のサイズに依存している。
【００２３】
製造の例示的方法
図５から図８を参照してインターポーザを含むＴＥＰの実施形態のための第１のパッケージの製造について検討する。製造工程は、第１のパッケージダイ５００と第２のパッケージダイとの間のＩ／Ｏ信号だけでなく第２のパッケージダイ（または複数のダイ）への外部Ｉ／Ｏ信号も収容するためのシリコン貫通ビア５０５を組み込んだ第１のパッケージダイ５００を使用する。たとえば、シリコン貫通ビア５０５は第２のパッケージダイのための接地および電源といった必要要素を収容可能である。図５に示すように、第１のパッケージダイ５００のための活性表面５０１上のパッド（図示せず）は、第１のパッケージ基板５２０上の対応するパッド（例示の明確さのために同じく図示せず）へのフリップチップバンプ５１０を介して実装する。しかし、代替的な実施形態において、第１のパッケージダイ５００の活性表面の向きは逆でもよいことが理解されるだろう。言い換えれば、本明細書に開示する有利なＴＳＳ使用ＰｏＰの概念は、いずれの活性表面の向きにも適用可能である。エポキシまたは他のポリマー材料などのアンダーフィル５１５は、毛細管現象を使用して塗布可能である。或いは、アンダーフィル５１５はバンプ５１０を設ける際に同時に事前塗布してもよい。
【００２４】
シリコン貫通ビアを組み込んだインターポーザ６００は、図６に示すように第１のパッケージダイ５００の裏側表面６０５にボンディング可能である。例示の明確さのために、インターポーザ６００内のシリコン貫通ビアは示されない。バンプ６１０は、熱圧着に応じて第１のパッケージダイ５００上のパッドをインターポーザ６００上の対応するパッドに結合している。或いは、インターポーザ６００を第１のパッケージダイ５００にボンディングするために、リフローおよびサーモソニックボンディングなどの他のボンディング技術も使用可能である。
【００２５】
図７に示すように、ＴＥＰ第１のパッケージ７００を完成するためにモールド化合物７１５を塗布可能である。インターポーザ６００の上部表面は、モールド化合物７１５がインターポーザ６００を部分的にのみ包むようにモールド化合物７１５に露出している。この形式では、インターポーザ６００の露出した表面上のパッド（図示せず）は、インターポーザを含むＴＥＰ  ８２０の製造を完成するために、第２のパッケージ８００のための第２のパッケージ基板８１０の下部表面上の対応するパッドに相互接続体８０５を介して、図８に示すようにボンディング可能である。
【００２６】
追加の特徴および実施形態
上記に検討したように、インターポーザを含むＴＥＰ実施形態について、インターポーザは受動性であってよく、または、能動要素を含んでもよい。この点で、能動インターポーザは、上記に検討した第１のパッケージダイに相当する他のダイを含む。ＴＳＶを含むいくつかのこのようなダイは第１のパッケージ内に積重ねが可能である。さらに、図９のＴＥＰ  ９００について示すように複数のインターポーザを平行に使用可能である。特に、インターポーザ９０５およびインターポーザ９１０は両方とも第１のパッケージダイ９１５の裏側表面に面している。この点で、インターポーザ９０５およびインターポーザ９１０は、積重ねとは対照的に、単一層内に平行に配列されている。
【００２７】
第１のパッケージダイ３１０を再び参照すると、第１のパッケージダイ３１０は少なくとも１つの第２のパッケージダイのための入力／出力信号を搬送するための手段を含むと考えてよい。一実施形態において、このような手段はＴＳＶ  ３２２を含む。代替的実施形態において、この手段は、第１のパッケージダイ３１０の裏側表面上のパッドと第１のパッケージダイ３１０のための前側活性表面上の能動回路との間を結合する深い拡散領域を含んでよい。
【００２８】
例示的電子システム
本明細書に開示したＴＥＰ構造が様々な電子システムに広範に組み込み可能であることが理解されるだろう。たとえば、図１０に示すように、セルラー電話１０００、ラップトップ１００５、および、タブレットＰＣ  １０１０はすべてが、本明細書に従って構築したＴＥＰを含んでよい。音楽プレーヤ、ビデオプレーヤ、通信デバイス、および、パーソナルコンピュータなどの他の例示的な電子システムも、本開示に従ったＴＥＰを使用して構成可能である。
【００２９】
当業者が既に理解したように、かつ、手近の特定の応用例に依存して、本開示のデバイスの材料、装置、構成、および、使用方法において、および、これらに対して、それらの精神および範囲から逸脱せずに、多くの修正、置換、および、変形を行うことが可能である。これを踏まえて、本開示の範囲は本明細書に示し説明した特定の実施形態の範囲に限定しない。なぜなら、それらは、単にそれらが含むいくつかの例の方法によるにすぎないからであるが、むしろ、本開示の範囲は以下の従属する特許請求の範囲およびそれらの機能的均等物と完全に等しい。
【符号の説明】
【００３０】
３００、３５０  ＴＳＳ使用ＰｏＰ（ＴＥＰ）
３０５  インターポーザ
３０９、３２５  バンプ
３１０、３１６  第１のパッケージ
３１５  第２のパッケージ
３２０  第２のパッケージ基板
３２１、３２２  シリコン貫通ビア
３２３  マイクロバンプ
３２４  第２のパッケージダイ
３６０  第１のパッケージ基板
３６１  ボール
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成27年6月3日(2015.6.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路であって、
第１のパッケージ基板および前記第１のパッケージ基板に搭載した活性表面を有する第１のパッケージダイを含む第１のパッケージであって、前記第１のパッケージダイは複数の第１の基板貫通ビア（ＴＳＶ）を含む第１のパッケージと、
第２のパッケージ基板および前記第２のパッケージ基板の第１の表面上に搭載した少なくとも１つの第２のパッケージダイを含む第２のパッケージであって、前記第２のパッケージ基板は複数の第１の相互接続体を取り付けた第２の表面を有する第２のパッケージと、を含み、
前記複数の第１のＴＳＶは、前記少なくとも１つの第２のパッケージダイのためのすべての入力／出力信号が前記複数の第１のＴＳＶにより伝導するように、前記複数の第１の相互接続体を介して前記少なくとも１つの第２のパッケージダイに結合するように構成される集積回路。
【請求項２】
前記第１のパッケージダイと前記第２のパッケージ基板との間に配列したインターポーザをさらに含み、前記インターポーザは複数の第２の相互接続体を介して前記複数の第１のＴＳＶに結合した複数の第２のＴＳＶを含む請求項１に記載の集積回路。
【請求項３】
前記第１のパッケージダイはシリコンダイを含み、前記複数の第１のＴＳＶは複数の第１のシリコン貫通ビアを含み、
前記インターポーザはシリコン基板を含み、前記複数の第２のＴＳＶは複数の第２のシリコン貫通ビアを含む請求項２に記載の集積回路。
【請求項４】
前記少なくとも１つの第２のパッケージダイは複数の第２のパッケージダイを含む請求項１に記載の集積回路。
【請求項５】
前記第２のパッケージダイは前記第２のパッケージ基板の前記第１の表面にワイヤボンディングした請求項４に記載の集積回路。
【請求項６】
前記第１のパッケージダイは、複数の第２の相互接続体を介して前記第１のパッケージ基板の第１の表面に結合した能動第１の表面を有する請求項１に記載の集積回路。
【請求項７】
前記複数の第２の相互接続体はフリップチップ相互接続体を含む請求項６に記載の集積回路。
【請求項８】
前記インターポーザは複数の積層インターポーザを含む請求項２に記載の集積回路。
【請求項９】
前記インターポーザは、前記第２のパッケージ基板と前記第１のパッケージダイとの間の単一層内に平行に配列した複数のインターポーザを含む請求項２に記載の集積回路。
【請求項１０】
前記インターポーザは複数の能動デバイスを含む請求項２に記載の集積回路。
【請求項１１】
前記第１のパッケージダイは、前記第１のパッケージダイの反対側の第２の表面上に裏側再配分層を含む請求項６に記載の集積回路。
【請求項１２】
前記集積回路パッケージは、セルラー電話、ラップトップ、タブレット、音楽プレーヤ、通信デバイス、コンピュータ、および、ビデオプレーヤの少なくとも１つに組み込まれている請求項１に記載の集積回路。
【国際調査報告】
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