(57)【要約】  特定の方法は、リテンション信号（ｎｒｅｔ）を受け取ることを含む。リテンション信号を受け取ることに応えて、この方法は、リテンションレジスタ（３００）の不揮発性ステージ（３０２）において状態情報（ｑ  ｉｎｔｅｒｎａｌ、３１０）を保持することと、リテンションレジスタの揮発性ステージ（３５６）への電力を低減することとを含む。不揮発性ステージ（３０２）は、外部電圧源（Ｖｄｄ  ｅｘｔ）によって電力供給され得る。揮発性ステージは、内部電圧源（Ｖｄｄｘ）によって電力供給され得る。
2016514419.tif 000002
【特許請求の範囲】
【請求項１】
回路であって、
第１のクロック入力を有するトランジスタを含むリテンションステージ、ここにおいて、前記リテンションステージは外部電圧源によって電力供給される、と、
前記リテンションステージの出力に応答するインバータ、ここにおいて、前記インバータは内部電圧源によって電力供給される、と、
を備える、回路。
【請求項２】
前記インバータの出力は、第１のリテンションレジスタに与えられる、請求項１に記載の回路。
【請求項３】
前記第１のリテンションレジスタは、第１の揮発性領域および第１の不揮発性領域を含み、ここにおいて、前記第１の不揮発性領域は入力信号としてリテンション信号を受け取る、請求項２に記載の回路。
【請求項４】
前記第１のリテンションレジスタは、第２のリテンションレジスタを含むリテンションレジスタトレイに含まれ、ここにおいて、前記第２のリテンションレジスタは、第２の揮発性領域および第２の不揮発性領域を含み、ここにおいて、前記第１のリテンションレジスタは、前記第２のリテンションレジスタに結合される、請求項３に記載の回路。
【請求項５】
前記第１の不揮発性領域および前記第２の不揮発性領域は、前記外部電圧源に接続された第１のｎ型ウェル（ｎ−ｗｅｌｌ）に位置し、ここにおいて、前記第１の揮発性領域および前記第２の揮発性領域は、前記内部電圧源に接続された第２のｎ−ｗｅｌｌに位置する、請求項４に記載の回路。
【請求項６】
前記第１のリテンションレジスタは、第２のリテンションレジスタを含むリテンションレジスタトレイに含まれ、ここにおいて、前記インバータの前記出力は、前記第２のリテンションレジスタに提供され、ここにおいて、前記第１のリテンションレジスタは、前記第２のリテンションレジスタに結合される、請求項２に記載の回路。
【請求項７】
前記リテンションステージは、入力としてリテンション信号および反転されたリテンション信号を受け取る、請求項１に記載の回路。
【請求項８】
前記反転されたリテンション信号は、第１のリテンションレジスタがスタンバイモードに入ることを、または前記スタンバイモードを抜け出ることをトリガするように構成される、請求項７に記載の回路。
【請求項９】
前記インバータは、ｐ−チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタおよびｎ−チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタを含む、請求項１に記載の回路。
【請求項１０】
第１のクロック信号を第１のリテンションレジスタの第２のクロック入力へ供給し、および前記第１のクロック信号を第２のリテンションレジスタの第３のクロック入力へ供給するように構成されるクロックゲーティング回路をさらに備え、ここにおいて、前記第１のリテンションレジスタおよび前記第２のリテンションレジスタは、リテンションレジスタトレイを形成し、ここにおいて、前記クロックゲーティング回路は前記リテンションレジスタトレイの外部にあり、およびここにおいて、前記クロックゲーティング回路は、前記外部電圧源によって電力供給される第１のステージと、前記内部電圧源によって電力供給される第２のステージとを含む、請求項１記載の回路。
【請求項１１】
前記第１のステージは、前記リテンションステージを含み、ここにおいて、前記第２のステージは、前記インバータを含む、請求項１０に記載の回路。
【請求項１２】
装置であって、
クロック入力を有するゲートを含むデータをスイッチングするための手段、ここにおいて、前記データをスイッチングするための手段は外部電圧源によって電力供給される、と、
前記データをスイッチングするための手段の出力を反転するための手段、ここにおいて、前記反転するための手段は内部電圧源によって電力供給される、と、
を備える、装置。
【請求項１３】
第１のビットを保持するための手段および第２のビットを保持するための手段にクロック信号を供給するための手段をさらに備え、ここにおいて、前記第１のビットを保持するための手段および前記第２のビットを保持するための手段は、データを保持するための手段を形成し、ここにおいて、前記クロック信号を供給するための手段は、前記データを保持するための手段の外部にあり、およびここにおいて、前記クロック信号を供給するための手段は、前記外部電圧源によって電力供給される第１のステージと、前記内部電圧源によって電力供給される第２のステージと、を含む、請求項１２に記載の装置。
【請求項１４】
前記第１のステージは、前記データをスイッチングするための手段を含み、前記第２のステージは、前記反転するための手段を含む、請求項１３に記載の装置。
【請求項１５】
方法であって、
クロック入力を有するトランジスタを含むリテンションステージにおいてクロック信号を受け取ること、ここにおいて、前記リテンションステージは、外部電圧源によって電力供給される、と、
前記リテンションステージからインバータへ出力を提供すること、ここにおいて、前記インバータは、内部電圧源によって電力供給される、と、
を備える、方法。
【請求項１６】
前記インバータから第１のリテンションレジスタへ出力を与えることをさらに備える、請求項１５に記載の方法。
【請求項１７】
前記インバータから第２のリテンションレジスタへ前記出力を与えること、ここにおいて、前記第１のリテンションレジスタおよび前記第２のリテンションレジスタは、リテンションレジスタトレイを形成し、およびここにおいて、前記第１のリテンションレジスタは、前記第２のリテンションレジスタに結合される、
をさらに備える、請求項１６に記載の方法。
【請求項１８】
前記リテンションステージにおいて、リテンション信号および反転されたリテンション信号を受け取ることをさらに備える、請求項１５に記載の方法。
【請求項１９】
前記反転されたリテンション信号に基づいて、第１のリテンションレジスタがスタンバイモードに入ること、または前記スタンバイモードから抜け出ることをトリガすること、をさらに備える、請求項１８に記載の方法。
【請求項２０】
命令を備えるコンピュータ読み取り可能な記憶デバイスであって、前記命令は、プロセッサによって実行されると、前記プロセッサに、
リテンション信号をリテンションステージへ与えることを開始させ、
ここにおいて、前記リテンションステージは、外部電圧源によって電力供給され、
ここにおいて、前記リテンションステージは、クロック信号を受け取るように構成され、
ここにおいて、前記リテンションステージは、インバータへ出力を提供するように構成され、
ここにおいて、前記インバータは、内部電圧源によって電力供給される、
コンピュータ読み取り可能な記憶デバイス。
【請求項２１】
回路であって、
第１の不揮発性領域および第１の揮発性領域を含む第１のリテンションレジスタと、
第２の不揮発性領域および第２の揮発性領域を含む第２のリテンションレジスタ、ここにおいて、前記第１のリテンションレジスタは前記第２のリテンションレジスタに結合され、ここにおいて、前記第１の不揮発性領域および前記第２の不揮発性領域は、外部電圧源に接続された第１のｎ型ウェル（ｎ−ｗｅｌｌ）に位置し、およびここにおいて、前記第１の揮発性領域および前記第２の揮発性領域は、内部電圧源に接続された第２のｎ−ｗｅｌｌに位置する、と、
を備える、回路。
【請求項２２】
前記第１のリテンションレジスタおよび前記第２のリテンションレジスタは、リテンションレジスタトレイを形成する、請求項２１に記載の回路。
【請求項２３】
クロックゲーティング回路が、クロック信号を前記第１のリテンションレジスタへ供給し、および前記クロック信号を前記第２のリテンションレジスタへ供給するように構成され、ここにおいて、前記クロックゲーティング回路は、前記第１のｎ−ｗｅｌｌに位置する、請求項２２に記載の回路。
【請求項２４】
方法であって、
リテンション信号を受け取ることに応えて、
リテンションレジスタの不揮発性ステージにおいて状態情報を保持することと、
前記リテンションレジスタの揮発性ステージへの電力を低減することと、
を備え、
ここにおいて、前記不揮発性ステージは外部電圧源によって電力供給され、前記揮発性ステージは内部電圧源によって電力供給される、
方法。
【請求項２５】
前記状態情報は、少なくとも内部データ状態を含む、請求項２４に記載の方法。
【請求項２６】
前記揮発性ステージ内に位置するコンポーネントは、前記揮発性ステージへの電力が低減される時、フローティング状態に入る、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本開示は一般に、リーク電流の低減に関する。
【関連出願の説明】
【０００２】
[0002]  蓄えられた電源（stored power source）（例えば、バッテリ）によって電力供給される電子デバイス（例えば、モバイルフォン）は、非活動期間の間、電力消費を節約するためにスタンバイモードに置かれ得る。スタンバイモードでは、電子デバイスの回路はオフにされ得、回路に関連する論理状態は失われ得る。しかしながら、いくつかの論理状態（例えば、制御情報）は、電子デバイスがスタンバイモードを抜け出た後に電子デバイスが適切に機能するために、スタンバイモードの間保持されるべきである。そのような論理状態は、リテンションレジスタに記憶され得る。複数のリテンションレジスタが連結されてリテンションレジスタトレイを形成し得る。リテンションレジスタトレイを駆動する特定の回路は、そのような回路のトランジスタに関連するリーク電流のために、スタンバイモードにおいて電力を消費し得る。リーク電流は、電子デバイスの全体的な電力消費の一因となり、電子デバイスの利用可能な動作時間を低減する。
【発明の概要】
【０００３】
[0003]  特定の実施形態では、ある回路は、スタンバイモード（例えば、内部電源がパワーダウンされているモード）中に状態情報を保存するリテンションレジスタトレイとクロックゲーティング回路とを含む。クロックゲーティング回路とリテンションレジスタトレイの各々の一部は、内部電源によって電力供給され、クロックゲーティング回路とリテンションレジスタトレイの各々の一部は、外部電源によって電力供給される。内部電源は、リテンションレジスタトレイを含むデバイスのある領域の内部にあり得、外部電源は、リテンションレジスタトレイを含むデバイスのその領域の外部にあり得る。クロックゲーティング回路とリテンションレジスタトレイは、クロックゲーティング回路とリテンションレジスタトレイがスタンバイモードに入る時、リーク電流を低減するように構成され得る。それ故に、クロックゲーティング回路、リテンションレジスタトレイ、またはその両方を含む電子デバイスの利用可能な動作時間は、電子デバイスが蓄えられた電力で動く時、増加し得る。
【０００４】
[0004]  特定の実施形態では、回路は、第１のクロック入力を有するトランジスタを含むリテンションステージを含む。リテンションステージは、外部電圧源（external voltage source）によって電力供給され得る。この回路は、リテンションステージの出力に応答するインバータをさらに含む。インバータは、内部電圧源（internal voltage source）によって電力供給され得る。
【０００５】
[0005]  別の特定の実施形態では、装置は、データをスイッチングするための手段を含む。データをスイッチングするための手段は、クロック入力を有するゲートを含み得る。データをスイッチングするための手段は、外部電圧源によって電力供給され得る。この装置は、データをスイッチングするための手段の出力を反転するための手段をさらに含む。反転するための手段は、内部電圧源によって電力供給され得る。
【０００６】
[0006]  別の特定の実施形態では、方法は、リテンションステージにおいてクロック信号を受け取ることを含む。リテンションステージは、クロック入力を有するトランジスタを含み得る。リテンションステージは、外部電圧源によって電力供給され得る。この方法は、リテンションステージからインバータへ出力を提供することをさらに含む。インバータは、内部電圧源によって電力供給され得る。
【０００７】
[0007]  別の特定の実施形態では、コンピュータ読み取り可能な記憶デバイスは、プロセッサによって実行されると、プロセッサに、リテンション信号をリテンションステージへ提供することを開始させる命令を含む。リテンションステージは、外部電圧源によって電力供給され得、およびリテンションステージは、クロック信号を受け取るように構成され得る。リテンションステージは、インバータへ出力を与えるように構成され得る。インバータは、内部電圧源によって電力供給され得る。
【０００８】
[0008]  別の特定の実施形態では、回路は、第１の不揮発性領域と第１の揮発性領域とを含む第１のリテンションレジスタを含む。この回路は、第２の不揮発性領域と第２の揮発性領域とを含む第２のリテンションレジスタをさらに含む。第１のリテンションレジスタは、第２のリテンションレジスタに結合され得る。第１の不揮発性領域および第２の不揮発性領域は、第１のｎ型ウェル（n-type well）（ｎ−ｗｅｌｌ）に位置し得る。第１のｎ−ｗｅｌｌは、外部電圧源に接続され得る。第１の揮発性領域および第２の揮発性領域は、第２のｎ−ｗｅｌｌに位置し得る。第２のｎ−ｗｅｌｌは、内部電圧源に接続され得る。
【０００９】
[0009]  別の特定の実施形態では、ある方法は、リテンション信号を受け取ることを含む。リテンション信号に応えて、この方法は、リテンションレジスタの不揮発性ステージにおいて状態情報を保持すること、およびリテンションレジスタの揮発性ステージへの電力を低減することを含む。不揮発性ステージは、外部電圧源によって電力供給され得る。揮発性ステージは、内部電圧源によって電力供給され得る。
【００１０】
[0010]  開示された実施形態のうちの少なくとも１つによって提供される１つの特定の利点は、内部電源によって電力供給されるクロックゲーティング回路の一部と外部電源によって電力供給されるクロックゲーティング回路の一部とを有さない回路と比べて、クロックゲーティング回路がスタンバイモードにある場合のクロックゲーティング回路に関連するリーク電流が低減され得ることである。それ故に、クロックゲーティング回路を組み込んだ電子デバイスの利用可能な動作時間が増加し得る。
【００１１】
[0011]  開示された実施形態のうちの少なくとも１つによって提供される別の特定の利点は、内部電源によって電力供給されるリテンションレジスタトレイの一部と外部電源によって電力供給されるリテンションレジスタトレイの一部とを有さない回路と比べて、リテンションレジスタトレイがスタンバイモードにある場合のリテンションレジスタトレイに関連するリーク電流が低減され得ることである。それ故に、リテンションレジスタトレイを組み込んだ電子デバイスの利用可能な動作時間が増加し得る。
【００１２】
[0012]  開示された実施形態のうちの少なくとも１つによって提供される別の特定の利点は、製造過程で少なくとも２つのリテンションレジスタの不揮発性領域を合併（merging）することによって、リテンションレジスタトレイが電子デバイスの製造の複雑性を低減し得ることである。
【００１３】
[0013]  開示された実施形態のうちの少なくとも１つによって提供される別の特定の利点は、製造過程で少なくとも２つのリテンションレジスタの揮発性領域を合併することによって、リテンションレジスタトレイが電子デバイスの製造の複雑性を低減し得ることである。
【００１４】
[0014]  本開示の他の態様、利点、および特徴は、以下のセクション：図面の簡単な説明、詳細な説明、および特許請求の範囲を含む本出願の全体を見直した後に明らかになることになる。
【図面の簡単な説明】
【００１５】
【図１】[0015]  図１は、クロックゲーティング回路の特定の実施形態の図である。
【図２】[0016]  図２は、リテンションレジスタトレイの特定の実施形態の図である。
【図３】[0017]  図３は、１ビットのリテンションレジスタ（one-bit retention register）の特定の実施形態の図である。
【図４】[0018]  図４は、図３のリテンションレジスタの複数の機能の特定の実施形態を例示する真理値表である。
【図５】[0019]  図５は、図３のリテンションレジスタのスタンバイモードの特定の実施形態を例示するタイミング図である。
【図６】[0020]  図６は、リテンションレジスタトレイの特定の実施形態のレイアウト図である。
【図７】[0021]  図７は、クロックゲーティング回路を動作させる方法の特定の実施形態を例示する流れ図である。
【図８】[0022]  図８は、リテンションレジスタの動作の特定の実施形態を例示する流れ図である。
【図９】[0023]  図９は、クロックゲーティング回路およびリテンションレジスタトレイを含む通信デバイスのブロック図である。
【詳細な説明】
【００１６】
[0024]  図１に関して、クロックゲーティング回路１００の特定の例示的な実施形態が示される。クロックゲーティング回路１００は、第１のステージおよび第２のステージを含む。第１のステージは、リテンションステージ１０２を含み得る。第１のステージは、内部電圧源（ｖｄｄｘ）１３０よりも高い電圧を有する外部電圧源（ｖｄｄ＿ｅｘｔ）１１６によって電力供給され得る。外部電圧源１１６は、スタンバイモードの間、そのままであり得る。第２のステージは、インバータ１０４を含み得る。第２のステージは、内部電圧源１３０によって電力供給され得る。リテンションステージ１０２における外部電圧源１１６の使用は、内部電圧源１３０を使用してリテンションステージ１０２へ電力供給することに比べて、リテンションステージ１０２に関連するバルクのリーク電流を低減し得る。
【００１７】
[0025]  リテンションステージ１０２は、入力として、リテンション信号（ｒｅｔ）１１８、反転されたリテンション信号（ｎｒｅｔ）１２０、および外部クロック信号（ｃｌｋ）１０６を受け取り得る。リテンション信号１１８および反転されたリテンション信号１２０は、クロックゲーティング回路１００の外部の、および図２を参照して説明されるリテンションレジスタトレイ２００の外部の、１つ以上の回路によって提供され得る。例えば、リテンション信号１１８および反転されたリテンション信号１２０は、プロセッサによるスタンバイモードに入るための決定に基づいて、プロセッサから受け取られ得る。外部クロック信号１０６は、クロックゲーティング回路１００の外部およびリテンションレジスタトレイ２００の外部にある１つ以上の回路によって（例えば、水晶発振器から）提供され得る。リテンションステージ１０２は、データライン１３４を介して、反転された内部クロック信号（ｎｃｌｋ＿ｎｅｔ）１２４をインバータ１０４へ出力し得る。リテンションステージ１０２は、ｎ−チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタスタックに結合されたｐ−チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタスタックを含み得る。ＰＭＯＳトランジスタスタックは、直列に結合された第１のＰＭＯＳトランジスタ１０８および第２のＰＭＯＳトランジスタ１１０を含み得る。ＮＭＯＳトランジスタスタックは、第２のＰＭＯＳトランジスタ１１０と直列に結合された第１のＮＭＯＳトランジスタ１１２および第１のＮＭＯＳトランジスタ１１２と直列に結合された第２のＮＭＯＳトランジスタ１１４を含み得る。リテンション信号１１８がハイ（すなわち、論理的に高い値（logical high value）に関連する状態にある）であり、および反転されたリテンション信号１２０がローである（すなわち、論理的に低い値（logical low value）に関連する状態にある）場合、リテンションステージ１０２は、スタンバイモードに入るように構成され得、ここでデータライン１３４は、リテンションステージ１０２によって、接地から、および外部電圧源１１６から電気的に絶縁される。リテンション信号１１８がローであり、反転されたリテンション信号１２０がハイである場合、リテンションステージ１０２は、反転された内部クロック信号１２４として外部クロック信号１０６の反転を出力し得る。ＰＭＯＳスタックおよびＮＭＯＳスタックは、自己逆バイアス効果（self-reverse biasing effects）によってリテンションステージ１０２に関連するリーク電流を低減し得る。
【００１８】
[0026]  外部電圧源１１６は、図２を参照してさらに説明されるように、リテンションレジスタトレイ２００を含む領域の外部にある電圧源であり得る。外部電圧源１１６は、リテンション信号１１８によってイネーブルされるスタンバイモードの間、そのままであり得る。第１のＰＭＯＳトランジスタ１０８のためのバルクの接続および第２のＰＭＯＳトランジスタ１１０のためのバルクの接続は、外部電圧源１１６に接続され得る。リテンションステージ１０２における外部電圧源１１６の使用は、外部電圧源１１６が内部電圧源１３０よりも高い電圧を有することにより、およびリテンション信号１１８が外部電圧源１１６によって電力供給されることにより、内部電圧源１３０を使用してリテンションステージ１０２に電力供給することに比べて、第１のＰＭＯＳトランジスタ１０８に関連するバルクのリーク電流（例えば、ゲートからバルクへのリーク電流）を低減し得る。外部電圧源１１６は、第１のＰＭＯＳトランジスタ１０８のゲート端子とボディ端子との間の電位の差を低減させ、結果として低減されたバルクリーク電流をもたらし得る。リテンションステージ１０２における外部電圧源１１６の使用は、同様の理由で、第２のＰＭＯＳトランジスタ１１０に関連するバルクリーク電流を低減し得る。
【００１９】
[0027]  インバータ１０４は、第３のＮＭＯＳトランジスタ１２８と直列に結合された第３のＰＭＯＳトランジスタ１２６を含み得る。インバータ１０４は、反転された内部クロック信号１２４を反転し、内部クロック信号（ｃｌｋ＿ｎｅｔ）１２２を出力するように構成され得る。
【００２０】
[0028]  インバータ１０４は、内部電圧源１３０によって電力供給され得る。内部電圧源１３０は、外部電圧源１１６から得られ得、外部電圧源１１６よりも低い電圧値を有し得る。内部電圧源１３０は、図２を参照してさらに説明されるように、リテンションレジスタトレイ２００を含むデバイスのある領域の内部にあり得る。内部電圧源１３０は、リテンション信号１１８がイネーブルされる場合であるスタンバイモードの間、ディスエーブルされ得る。例えば、スタンバイモードの間、内部電圧源１３０は、内部電圧源１３０を外部電圧源１１６から遮断すること（disconnecting）によって、オフにされ得る。インバータ１０４における内部電圧源１３０の使用は、第３のＰＭＯＳトランジスタ１２６に関連するサブスレッショルド・リーク電流を低減することによって、インバータ１０４に関連するリーク電流を低減し得る。
【００２１】
[0029]  第４のＰＭＯＳトランジスタ１３２は、外部電圧源１１６に接続され得る。第４のＰＭＯＳトランジスタ１３２はまた、データライン１３４に接続され得る。第４のＰＭＯＳトランジスタ１３２は、スタンバイモードの間、データライン１３４を外部電圧源１１６へ結合することによって、反転された内部クロック信号１２４をハイに（すなわち、論理的に高い値に関連する状態に）設定するように構成されるプルアップデバイスであり得る。結果的に、内部クロック信号１２２はスタンバイモードの間ローに設定される。
【００２２】
[0030]  したがって、クロックゲーティング回路１００がスタンバイモードにある間、クロックゲーティング回路１００に関連するリーク電流は、低減され得る。それ故に、クロックゲーティング回路１００を組み込んだ電子デバイスの利用可能な動作時間は、増加し得る。
【００２３】
[0031]  図２に関して、リテンションレジスタトレイ２００の特定の実施形態が示される。リテンションレジスタトレイ２００は、代表となるリテンションレジスタ２０４のような、１つ以上の１ビットのリテンションレジスタを含み得る。８つのリテンションレジスタ２０４、２０６、２０８、２１０、２１２、２１４、２１６、および２１８が図２に示されるが、リテンションレジスタトレイ２００は、８つより多くのリテンションレジスタまたは８つより少ないリテンションレジスタを含み得る。リテンションレジスタトレイ２００は、８ビットのデータを記憶するように構成され得る。リテンションレジスタは、反転されたリテンション信号（ｎｒｅｔ）１２０に基づいて、スタンバイモードに入るまたはスタンバイモードを抜け出るように構成され得る。図６に関して説明されるように、リテンションレジスタトレイ２００のリテンションレジスタ２０４−２１８は、リテンションレジスタ２０４−２１８の不揮発性領域が単一のｎウェル（ｎ−ｗｅｌｌ）内に製造され得るように構成され得る。
【００２４】
[0032]  リテンションレジスタ２０４は、入力として、図１の反転されたリテンション信号１２０、内部クロック信号（ｃｌｋ＿ｎｅｔ）１２２および反転された内部クロック信号（ｎｃｌｋ＿ｎｅｔ）１２４と、シフトデータ信号（ｓｉｎ）２２０、データ入力信号（ｄ０）２３０、シフト信号（ｓｈｉｆｔ）２５０、反転されたシフト信号（ｎｓｈｉｆｔ）２５２、ならびにリセット信号（ｒｓｔ）２５４を受け取るように構成され得る。リテンションレジスタ２０４は、データアウト信号（ｑ０）２４０またはシフトデータアウト信号（ｓｏｕｔｂ０）２２１を出力するように構成され得る。内部クロック信号１２２および反転された内部クロック信号１２４は、図１のクロックゲーティング回路１００のようなクロックゲーティング回路によって提供され得る。クロックゲーティング回路１００は、リテンションレジスタトレイ２００に組み込まれ得るか、またはリテンションレジスタトレイ２００とは分離され得る。反転されたリテンション信号１２０、シフトデータ信号２２０、データ入力信号２３０、シフト信号２５０、反転されたシフト信号２５２、およびリセット信号２５４は、リテンションレジスタトレイ２００およびクロックゲーティング回路１００の外部の１つ以上の回路によって提供され得る。
【００２５】
[0033]  リテンションレジスタトレイ２００の各リテンションレジスタ２０４−２１８は、入力としてデータ入力信号２３０−２３７およびシフトデータ信号２２０−２２７を受け、データアウト信号２４０−２４７およびシフトデータアウト信号２２１−２２８を出力するように構成され得る。リテンションレジスタ２０４−２１８は、シフトデータ信号２２０−２２７として、別のリテンションレジスタからシフトデータアウト信号２２０−２２７を受け取るように構成され得る。それ故に、リテンションレジスタ２０４−２１８は連結され得る。結合されたリテンションレジスタの最後のリテンションレジスタのシフトデータアウト信号（例えば、リテンションレジスタ２１８のシフトデータアウト信号２２８）は、リテンショントレイ出力（ｎｓｏｕｔ）２５８を生成するために使用され得る。例えば、リテンショントレイ出力２５８は、シフト信号２５０およびリテンションレジスタ２１８のシフトデータアウト信号をＮＡＮＤゲート２５６へ入力することによって生成され得る。リテンションレジスタ２０４−２１８の入力信号と出力信号の関係は、図３を参照してさらに説明され得る。図２は、ＮＡＮＤゲート２５６を示すが、他の論理ゲートまたは切替装置（switching arrangement）がリテンショントレイ出力２５８を生成するために使用され得る。
【００２６】
[0034]  図３に関して、１ビットのリテンションレジスタ３００の特定の例示的な実施形態が示される。リテンションレジスタ３００は、図２のリテンションレジスタトレイ２００のリテンションレジスタ２０４−２１８のうちの１つに対応し得る。リテンションレジスタ３００は、不揮発性領域３０２（例えば、スタンバイモードの間電源をオンにされるリテンションレジスタ３００の一部分）および揮発性領域３０４（例えば、スタンバイモードの間電源をオフにされるリテンションレジスタ３００のある部分）を含み得る。不揮発性領域３０２内に位置するコンポーネントは、外部電圧源（ｖｄｄ＿ｅｘｔ）１１６によって電力供給され得る。揮発性領域３０４内に位置するコンポーネントは、内部電圧源（ｖｄｄｘ）１３０によって電力供給され得る。揮発性領域３０４内に位置するコンポーネントは、スタンバイモードの間、浮き状態（floating state）に入るように構成され得る。
【００２７】
[0035]  リテンションレジスタ３００は、入力として、反転されたリテンション信号（ｎｒｅｔ）１２０、内部クロック信号（ｃｌｋ＿ｎｅｔ）１２２、反転された内部クロック信号（ｎｃｌｋ＿ｎｅｔ）１２４、シフトデータ信号（ｓｉｎ）３０８、データ入力信号（ｄ）３０６、シフト信号（ｓｈｉｆｔ）２５０、反転されたシフト信号（ｎｓｈｉｆｔ）２５２、およびリセット信号（ｒｓｔ）２５４を受け取るように構成され得る。リテンションレジスタ３００は、データアウト信号（ｑ）３１２およびシフトデータアウト信号（ｓｏｕｔ）３１４を出力するように構成され得る。内部クロック信号１２２および反転された内部クロック信号１２４は、図１のクロックゲーティング回路１００のようなクロックゲーティング回路によって提供され得る。
【００２８】
[0036]  リテンションレジスタ３００は、マルチプレクサ３１６において、シフト信号２５０を使用して、データ入力信号３０６またはシフトデータ信号３０８を選択するように構成され得る。マルチプレクサ３１６は、反転された選択されたデータ信号（例えば、データ入力信号３０６の反転またはシフトデータ信号３０８の反転）を第１の伝送ゲート３１８へ出力するように構成され得る。データ入力信号３０６は、図２のデータ入力信号２３０−２３７のうちの１つに対応し得る。シフトデータ信号３０８は、図２のシフトデータ信号２２０−２２７のうちの１つに対応し得る。マルチプレクサ３１６は、内部電圧源１３０によって電力供給され得る。第１の伝送ゲート３１８は、反転された内部クロック信号１２４に応答して、反転された選択されたデータ信号を揮発性リテンションステージ（volatile retention stage）３５６へ与えるように構成され得る。
【００２９】
[0037]  揮発性リテンションステージ３５６は、入力として、内部クロック信号１２２、反転された内部クロック信号１２４、およびリセット信号２５４を受け取り得る。反転された選択されたデータ信号およびリセット信号２５４は、第２の伝送ゲート３３０へ提供される揮発性リテンションステージ３５６の出力を生成するために使用され得る。例えば、揮発性リテンションステージ３５６の出力は、リセット信号２５４および選択されたデータ信号の反転をＮＯＲゲート３２８へ入力することによって生成され得る。ＮＯＲゲート３２８は、反転された選択されたデータ信号を反転し、リセット信号２５４がローである（すなわち、論理的に低い値に関連する状態にある）場合、選択されたデータ信号を第２の伝送ゲート３３０へ与えるように構成され得る。ＮＯＲゲート３２８はまた、リセット信号２５４がハイである（すなわち、論理的に高い値に関連する状態にある）場合、揮発性リテンションステージ３５６の出力がローになるようにし得る。ＮＯＲゲート３２８の出力は、第１のＰＭＯＳトランジスタ３２０の入力および第２のＮＭＯＳトランジスタ３２６の入力に結合され得る。ＮＯＲゲート３２８は、内部電圧源１３０によって電力供給され得る。図３は、ＮＯＲゲート３２８を示すが、他の論理ゲートまたは切替装置が揮発性リテンションステージ３５６の出力を生成するために使用され得る。揮発性リテンションステージ３５６は、内部電圧源１３０によって電力供給され得る。
【００３０】
[0038]  揮発性リテンションステージ３５６は、第１のｎ−チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタスタックに結合された第１のｐ−チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタスタックを含む。第１のＰＭＯＳトランジスタスタックは、直列に結合された第１のＰＭＯＳトランジスタ３２０および第２のＰＭＯＳトランジスタ３２２を含み得る。第１のＮＭＯＳトランジスタスタックは、第２のＰＭＯＳトランジスタ３２２と直列に結合された第１のＮＭＯＳトランジスタ３２４と、第１のＮＭＯＳトランジスタ３２４と直列に結合された第２のＮＭＯＳトランジスタ３２６を含み得る。第１のＰＭＯＳトランジスタスタックおよび第１のＮＭＯＳトランジスタスタックは、反転された内部クロック信号１２４および内部クロック信号１２２に応答して、ＮＯＲゲート３２８の出力を反転するように構成され得る。揮発性リテンションステージ３５６は、選択されたデータ信号を保存し、リセット信号２５４がディスエーブルされ、内部クロック信号１２２がハイである時、選択されたデータ信号を第２の伝送ゲート３３０へ伝送するように構成され得る。第１のＰＭＯＳトランジスタスタックおよび第１のＮＭＯＳトランジスタスタックは、スタンバイモードの間、自己逆バイアス効果によって揮発性リテンションステージ３５６に関連するリーク電流を低減し得る。
【００３１】
[0039]  第２の伝送ゲート３３０は、内部クロック信号１２２に応答して、内部データノード（ｑ＿ｉｎｔｅｒｎａｌ）３１０へ揮発性リテンションステージ３５６の出力を伝送するように構成され得る。内部データノード３１０は、出力インバータのチェーンに、および不揮発性領域３０２に、結合され得る。出力インバータのチェーンは、直列に結合された第１の出力インバータ３３２と第２の出力インバータ３３４とを含み得る。出力インバータのチェーンは、内部電圧源１３０によって電力供給され得る。図３の出力インバータのチェーンには２つのインバータが示されているが、出力インバータのチェーンは、２つより多くのインバータを含み得る。出力インバータのチェーンは、データアウト信号３１２として遅延された内部ノード信号を出力するように構成され得る。データアウト信号３１２は、図２のデータアウト信号２４０−２４７のうちの１つに対応し得る。
【００３２】
[0040]  出力インバータのチェーンは、遅延された内部データノード信号を論理ゲートへ提供するようにさらに構成され得る。例えば、出力インバータのチェーンは、遅延された内部データノード信号をＯＲゲート３３６へ提供するように構成され得る。ＯＲゲート３３６は、反転されたシフト信号２５２がイネーブルされる時、シフトデータアウト信号３１４としてハイ信号（high signal）を出力するように構成され得る。ＯＲゲート３３６は、反転されたシフト信号２５２がイネーブルされない時、シフトデータアウト信号３１４として遅延された内部データノード信号を出力するようにさらに構成され得る。シフトデータアウト信号３１２は、図２のシフトデータアウト信号２２１−２２８に対応し得る。ＯＲゲート３３６は、内部電圧源１３０によって電力供給され得る。図３はＯＲゲートを示すが、他の論理ゲートまたは切替装置がシフトデータアウト信号３１４を生成するために使用され得る。
【００３３】
[0041]  不揮発性領域３０２は、リテンションレジスタ３００がスタンバイモードにある時、データ信号（例えば、内部データノード３１０の状態）を保存するように構成され得る。不揮発性領域３０２は、入力として、反転されたリテンション信号１２０、リセット信号２５４、内部クロック信号１２２、および反転された内部クロック信号１２４を受け取り得る。不揮発性領域３０２は、外部電圧源１１６によって電力供給され得る。不揮発性領域３０２は、第２のＰＭＯＳトランジスタスタックへ入力を供給するように構成される不揮発性インバータ３３８を含み得る。不揮発性インバータ３３８は、第２のＮＭＯＳトランジスタスタックへ入力を供給するようにさらに構成され得る。
【００３４】
[0042]  第２のＰＭＯＳトランジスタスタックは、第２のＮＭＯＳトランジスタスタックに結合され得る。第２のＰＭＯＳトランジスタスタックは、第３のＰＭＯＳトランジスタ３４０、第４のＰＭＯＳトランジスタ３４２、第５のＰＭＯＳトランジスタ３４４、および第６のＰＭＯＳトランジスタ３４６を含み得る。第３のＰＭＯＳトランジスタ３４０および第４のＰＭＯＳトランジスタ３４２のドレインは、第５のＰＭＯＳトランジスタ３４４のソースに結合され得る。第５のＰＭＯＳトランジスタは、第６のＰＭＯＳトランジスタ３４６と直列に結合され得る。第２のＮＭＯＳトランジスタスタックは、第６のＰＭＯＳトランジスタ３４６と直列に結合された第３のＮＭＯＳトランジスタ３４８を含み得、および第３のＮＭＯＳトランジスタ３４８と直列に結合された第４のＮＭＯＳトランジスタ３５２を含み得る。第３のＮＭＯＳトランジスタ３４８および第６のＰＭＯＳトランジスタ３４６は、さらに内部データノード３１０へ結合され得る。不揮発性インバータ３３８、第２のＰＭＯＳトランジスタスタック、および第２のＮＭＯＳトランジスタスタックは、リテンションレジスタ３００がリセットモードにない場合、内部データノード３１０における値を保存するように構成され得る。第２のＰＭＯＳトランジスタスタックおよび第２のＮＭＯＳトランジスタスタックは、リセットモードの間、自己逆バイアス効果によって不揮発性領域３０２に関連するリーク電流を低減し得る。
【００３５】
[0043]  第２のＰＭＯＳトランジスタスタックおよび第２のＮＭＯＳトランジスタスタックは、さらに第３のＮＭＯＳトランジスタスタックに結合され得る。第３のＮＭＯＳトランジスタスタックは、第６のＮＭＯＳトランジスタ３５４と直列に結合された第５のＮＭＯＳトランジスタ３５０を含み得る。第５のＮＭＯＳトランジスタ３５０はさらに、第３のＮＭＯＳトランジスタ３４８、第６のＰＭＯＳトランジスタ３４６、および内部データノード３１０に結合され得る。第３のＮＭＯＳトランジスタスタックは、リテンションレジスタ３００がリセットモードにあってスタンバイモードにない時、内部データノード３１０における値をローに設定するように構成され得る。反転されたリテンション信号１２０またはリセット信号２５４がローである場合、内部クロック信号１２２がハイである時は内部データノード３１０の状態が保持され得、内部クロック信号１２２がローである時は不揮発性領域３０２がフローティング（ｈｉ−Ｚ）信号（a floating (hi-Z) signal）を出力し得る。反転されたリテンション信号１２０およびリセット信号２５４がハイである場合、内部データノード３１０における値は、ローにプルダウンされ得る。
【００３６】
[0044]  動作中、マルチプレクサ３１６は、反転された選択されたデータ信号を第１の伝送ゲート３１８へ出力するように構成され得る。第１の伝送ゲート３１８は、反転された内部クロック信号１２４に応答して、反転された選択されたデータ信号を揮発性リテンションステージ３５６へ提供するように構成され得る。リセット信号２５４がローである時、揮発性リテンションステージ３５６は、反転された選択されたデータ信号を保持し、選択されたデータ信号を第２の伝送ゲート３３０へ提供するように構成され得る。リセット信号２５４がハイである時、揮発性リテンションステージ３５６は、ロー値を保持し、そのロー値を第２の伝送ゲート３３０へ与えるように構成され得る。第２の伝送ゲート３３０は、内部クロック信号１２２に応答して、揮発性リテンションステージの出力（例えば、選択されたデータ信号またはロー値）を内部データノード３１０へ提供するように構成され得る。内部データノード３１０は、出力インバータのチェーンに、および不揮発性領域３０２に接続され得る。不揮発性領域３０２は、リテンションレジスタ３００がスタンバイモードにあり、揮発性領域３０４が電源を供給されていない時、内部データノード３１０の状態を保持するように構成され得る。不揮発性領域３０２はさらに、リセット信号２５４がハイである時、内部データノード３１０の値をローに設定するように構成され得る。出力インバータのチェーンは、データアウト信号３１２として遅延された内部ノード信号を出力するように構成され得る。出力インバータのチェーンは、遅延された内部データノード信号を論理ゲートに提供してシフトデータアウト信号３１４を選択的に出力するようにさらに構成され得る。
【００３７】
[0045]  したがって、スタンバイモードの間リテンションレジスタ３００の揮発性リテンションステージ３５６に関連するリーク電流が、およびリセットモードの間リテンションレジスタ３００の不揮発性領域３０２に関連するリーク電流が、自己逆バイアス効果によって低減され得る。それ故に、リテンションレジスタ３００を組み込んだ電子デバイスの利用可能な動作時間は、電子デバイスが蓄えられた電力で動く時、増加し得る。
【００３８】
[0046]  図４は、特定の実施形態に従って、図３のリテンションレジスタ３００のようなリテンションレジスタの機能を例示する真理表４００である。図４は、データ入力の値ｒｅｔ、ｄ、ｒｓｔ、ｓｉｎ、およびｓｈｉｆｔに基づく出力の値ｑおよびｓｏｕｔを例示する。機能モードでは、ｑの値はｄの値に等しく、ｓｏｕｔの値は１に等しい（すなわち、論理的に高い値に関連する状態にある）。リセットモードでは、ｒｓｔの値は１に等しく、ｑの値は０に等しく（すなわち、論理的に低い値に関連する状態にある）およびｓｏｕｔの値は１に等しい。スキャンモードでは、ｓｈｉｆｔの値は１に等しく、ｑおよびｓｏｕｔの値はｓｉｎの値に等しい。スタンバイモードでは、ｒｅｔの値は１に等しく、内部電圧源（ｖｄｄｘ）はオフであり、前のｑの値は図３の不揮発性領域３０２のような不揮発性領域に記憶され、ならびにｑおよびｓｏｕｔの値は使用されない。図３の揮発性領域３０４内に位置するコンポーネントは、スタンバイモードにおいて揮発性領域３０４への電力が低減される時、図４においてＸで表されるフローティング状態（すなわち喪失したドメイン（collapsed domain）によって駆動される値）に入るように構成され得る。図４はまた、内部電圧源（ｖｄｄｘ）がオンであり、ｒｅｔの値がハイであるいくつかのコーナーケース（corner cases）を例示する。
【００３９】
[0047]  図５は、図３のリテンションレジスタ３００のようなリテンションレジスタのサンプル動作を例示する。図５は、リテンションレジスタ３００のようなリテンションレジスタのパワーダウンシーケンス、スタンバイモード、およびパワーアップシーケンスの間の、内部クロック信号（ＣＬＫ＿ＮＥＴ）、内部電圧（ＶＤＤＸ）、リセット信号（ＲＳＴ）、リテンション信号（ＲＥＴ）、データ出力値（出力データ）、および内部データ値（内部データ）のグラフ５００を例示する。内部クロック信号は、図３の内部クロック信号１２２に対応し得る。内部電圧は、図３の内部電圧源１３０における電圧に対応し得る。リセット信号は、図３のリセット信号２５４に対応し得る。リテンション信号は、図３の反転されたリテンション信号１２０の反転に対応し得る。データ出力値は、図３のシフトデータアウト信号３１４またはデータアウト信号３１２に対応し得る。内部データ値は、図３の内部データノード３１０における値に対応し得る。
【００４０】
[0048]  グラフ５００に例示されるように、リテンション信号は、リテンションレジスタがスタンバイモードに入る前にハイに設定され得る。続いて、内部電圧が減少し得る。内部クロック信号、リセット信号、およびデータ出力値における値は、スタンバイモードの間使用されない。しかしながら、内部データ値は、スタンバイモードの間保存され得る。
【００４１】
[0049]  リテンションレジスタがスタンバイモードを抜け出る用意をする時、内部電圧が増加し得る。リテンション信号は、内部電圧が安定した後に、ローに設定され得る。データ出力値は、内部データ値を反映し得る。リテンションレジスタがリセット信号を受け取る時、リテンションレジスタは、内部データ値およびデータ出力値をローに設定し得る。
【００４２】
[0050]  図６に関して、リテンションレジスタトレイ６００の特定の実施形態のレイアウト図が示される。リテンションレジスタトレイ６００は、図２のリテンションレジスタトレイ２００に対応し得る。リテンションレジスタトレイ６００は、第１の半導体デバイス領域６０２に組み込まれ得る。リテンションレジスタトレイ６００は、１つ以上の１ビットのリテンションレジスタを含み得る。破線で区切られたエリアに対応する８つのリテンションレジスタが、図６の第１の半導体デバイス領域６０２に示される。他の実施形態では、リテンションレジスタトレイ６００は、８つより多くのリテンションレジスタまたは８つより少ないリテンションレジスタを含み得る。リテンションレジスタトレイ６００の各リテンションレジスタは、図３のリテンションレジスタ３００に対応し得る。
【００４３】
[0051]  第１の半導体デバイス領域６０２において、リテンションレジスタトレイ６００の製造過程で、各リテンションレジスタの不揮発性領域は、第１のｎ型ウェル（ｎ−ｗｅｌｌ）６０４中にグループ化され得る。第１のｎ−ｗｅｌｌ６０４は、外部電圧源１１６によって電力供給され得る。各リテンションレジスタの不揮発性領域は、図３の不揮発性領域３０２に対応し得る。さらに、第１のｎ−ｗｅｌｌ６０４は、図１のクロックゲーティング回路１００を含み得る。図６には、外部電圧源１１６によって電力供給される１つのｎ−ｗｅｌｌ（例えば、第１のｎ−ｗｅｌｌ６０４）が示されるが、他の実施形態では、リテンションレジスタトレイ６００は、外部電圧源１１６によって電力供給される１つより多くのｎ−ｗｅｌｌを含み得る。製造の複雑性は、製造過程で、１つより多くのリテンションレジスタの不揮発性領域を単一のｎ−ｗｅｌｌへ合併することによって低減され得る。また、反転された内部クロック信号（例えば、図１の反転された内部クロック信号１２４）および内部クロック信号（例えば、図１の内部クロック信号１２２）の配線経路は、複数のｎ−ｗｅｌｌに比べて、単一のｎ−ｗｅｌｌ内においてよりコンパクトであり得る（すなわち、より少ない電力を使用し、かつより少ない遅延を有する）。
【００４４】
[0052]  各リテンションレジスタの揮発性領域は、第１のｎ−ｗｅｌｌと分離された複数のｎ−ｗｅｌｌ（例えば、第２のｎ−ｗｅｌｌ６０６、第３のｎ−ｗｅｌｌ６０８、第４のｎ−ｗｅｌｌ６１０、および第５のｎ−ｗｅｌｌ６１２）に配置され得る。第１のｎ−ｗｅｌｌ６０４と分離された複数のｎ−ｗｅｌｌは、内部電圧源１３０によって電力供給され得る。各リテンションレジスタの揮発性領域は、図３の揮発性領域３０４に対応し得る。図６では、第２のｎ−ｗｅｌｌ６０６、第３のｎ−ｗｅｌｌ６０８、第４のｎ−ｗｅｌｌ６１０、および第５のｎ−ｗｅｌｌ６１２は各々、２つのリテンションレジスタによって共有されているが、他の実施形態では、ｎ−ｗｅｌｌ６０６−６１２は各々、２つより多くのリテンションレジスタまたは２つより少ないリテンションレジスタの揮発性領域を含み得る。製造の複雑性は、製造過程で、１つより多くのリテンションレジスタの揮発性領域を単一のｎ−ｗｅｌｌへ合併することによって低減され得る。
【００４５】
[0053]  製造設計制約に従って、第１のｎ−ｗｅｌｌ６０４は、別のｎ−ｗｅｌｌ（例えば、第２のｎ−ｗｅｌｌ６０６、第３のｎ−ｗｅｌｌ６０８、第４のｎ−ｗｅｌｌ６１０、および第５のｎ−ｗｅｌｌ６１２）との間に特定の間隔を空けて配置され得る。さらに、第２の半導体デバイス領域６１４を第１の半導体デバイス領域６０２と隣接して配置することが望ましい可能性がある。第２の半導体デバイス領域６１４は、第１の半導体デバイス領域６０２を含む半導体ダイの一部であり得るか、あるいは第２の半導体デバイス領域６１４は、第１の半導体デバイス領域６０２を含む半導体ダイとは異なる半導体ダイの一部であり得る。第２の半導体デバイス６１４は、１つ以上のｎ−ｗｅｌｌ（例えば、第６のｎ−ｗｅｌｌ６１６および第７のｎ−ｗｅｌｌ６１８）を含み得る。開示された実施形態のうちの少なくとも１つによって提供される１つの特定の利点は、ｎ−ｗｅｌｌを含む第２の半導体デバイス領域が、不揮発性領域の設計制約を破ることなく、不揮発性領域を含む第１の半導体デバイス領域に隣接して配置され得ることができるように、各不揮発性領域（例えば、第１のｎ−ｗｅｌｌ６０４）を半導体デバイスの端（edge）からある距離だけ離して配置することによって、設計の複雑性が低減され得ることである。
【００４６】
[0054]  その結果、リテンションレジスタトレイ６００に関連する製造の複雑性および設計の複雑性が低減され得る。それ故に、リテンションレジスタトレイ６００を組み込んだ半導体ダイは、より容易に製造され得る。
【００４７】
[0055]  図７は、クロックゲーティング回路を動作させる方法７００の特定の実施形態を例示する流れ図である。１つの実施形態では、クロックゲーティング回路は、図１のクロックゲーティング回路１００に対応する。方法７００は、７０２において、クロック入力を有するトランジスタを含むリテンションステージにおいてクロック信号を受け取ることを含む。リテンションステージは、外部電圧源によって電力供給され得る。クロックゲーティング回路１００のリテンションステージ１０２は、第２のＰＭＯＳトランジスタ１１０または第１のＮＭＯＳトランジスタ１１２のようなクロック入力を有するトランジスタにおいて、外部クロック信号１０６を受け取り得る。リテンションステージ１０２は、外部電圧源１１６によって電力供給され得る。方法７００はさらに、７０４において、リテンションステージからインバータへ出力を与えることを含み、ここでインバータは、内部電圧源によって電力供給される。例えば、リテンションステージ１０２は、データライン１３４を介してインバータ１０４へ出力を提供し得る。インバータ１０４は、内部電圧源１３０によって電力供給され得る。
【００４８】
[0056]  方法７００のインバータの出力は、第１のリテンションレジスタへ、または第１のリテンションレジスタおよび第２のリテンションレジスタへ与えられ得、ここで第１のリテンションレジスタおよび第２のリテンションレジスタは、リテンションレジスタトレイを形成し、およびここで、第１のリテンションレジスタは、第２のリテンションレジスタに結合される。例えば、図１のインバータ１０４の出力は、図２のリテンションレジスタ２０４およびリテンションレジスタ２０６へ与えられ得、ここで、リテンションレジスタ２０４およびリテンションレジスタ２０６はリテンションレジスタトレイ２００を形成し、およびここで、リテンションレジスタ２０４はデータアウト信号（ｓｏｕｔｂ０）２２１を伝送するために使用されるデータラインに沿ってリテンションレジスタ２０６へ結合される。リテンションステージは、リテンション信号および反転されたリテンション信号を受け取り得る。例えば、リテンションステージ１０２は、リテンション信号１１８および反転されたリテンション信号１２０を受け取り得る。第１のリテンションレジスタは、反転されたリテンション信号に基づいて、スタンバイモードに入る、またはスタンバイモードを抜け出ることをトリガされ得る。
【００４９】
[0057]  それ故に、方法７００は、例えリテンションステージおよび反転されたリテンションステージが異なる電圧源によって電力供給されていても、クロックゲーティング回路をイネーブルしてクロック信号および反転されたクロック信号を出力する。その結果、クロックゲーティング回路がスタンバイモードにある時、クロックゲーティング回路に関連するリーク電流が低減され得る。したがって、クロックゲーティング回路を組み込んだ電子デバイスの利用可能な動作時間は、電子デバイスが蓄えられた電力で動く時、増加し得る。
【００５０】
[0058]  図８は、リテンションレジスタを動作させる方法８００の特定の実施形態を例示する流れ図である。１つの実施形態では、リテンションレジスタは図３のリテンションレジスタ３００に対応する。方法８００は、８０２において、リテンション信号を受け取ることに応えて、リテンションレジスタの不揮発性ステージにおいて状態情報を保持することを含み、ここで不揮発性ステージは、外部電圧源によって電力供給される。例えば、リテンションレジスタ３００は、反転されたリテンション信号１２０を受け取り得る。反転されたリテンション信号１２０は、クロックゲーティング回路１００の外部の１つ以上の回路およびリテンションレジスタトレイ２００によって（例えば、スタンバイモードに入ることの決定に基づいてあるプロセッサから）、提供され得る。反転されたリテンション信号１２０に応えて、リテンションレジスタ３００の不揮発性領域３０２は、状態情報を保持し得る。状態情報は、少なくとも内部データ状態（例えば、内部データノード３１０における値）を含み得る。不揮発性領域３０２は、外部電圧源１１６によって電力供給され得る。
【００５１】
[0059]  方法８００はさらに、８０４において、リテンションレジスタの揮発性ステージへの電力を低減することを含み、ここで揮発性ステージは、内部電圧源によって電力供給される。例えば、リテンションレジスタ３００の揮発性領域３０４への電力が低減され得る。揮発性領域３０４は、内部電圧源１３０によって電力供給され得る。
【００５２】
[0060]  方法８００は、リテンションレジスタの揮発性領域への電力が低減される時、リテンションレジスタをイネーブルしてデータを保持し得る。
【００５３】
[0061]  図７および８の方法は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、特定用途向け集積回路（ＡＳＩＣ）、処理ユニット（例えば、中央処理装置（ＣＰＵ））、デジタルシグナルプロセッサ（ＤＳＰ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはそれらの任意の組み合わせのような様々なデバイスによって実現され得る。例として、図７および８の方法は、図９を参照してさらに説明されるように、命令を実行する１つ以上のプロセッサによって行われることができる。例示のために、図７の方法は、クロックゲーティング回路のリテンションステージへリテンション信号を発行するように構成されるプロセッサによって開始されることができる。リテンションステージは、外部電圧源によって電力供給され得、およびクロック信号を受け取り、インバータへ出力を提供するように構成され得る。インバータは、内部電圧源によって電力供給され得る。
【００５４】
[0062]  図９に関して、クロックゲーティング回路およびリテンションレジスタトレイを組み込んでいる通信デバイスの特定の例示的な実施形態のブロック図が描かれ、一般に指定される９００。通信デバイス９００またはそのコンポーネントは、モバイル局、アクセスポイント、セットトップボックス、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、タブレット、モニタ、コンピュータモニタ、テレビ、チューナー、無線、衛星無線、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤまたはポータブルデジタルビデオプレーヤのようなデバイス内に含まれ得るか、それらを実現し得るか、またはそれらを含み得、ここで、各々は、図７および８の方法のうちの１つ以上を実行するように構成され得る。１つの実施形態では、通信デバイス９００は、図１の少なくとも１つのクロックゲーティング回路１００および図２の少なくとも１つのリテンションレジスタトレイ２００を含む。
【００５５】
[0063]  通信デバイス９００は、メモリ９３２に結合された、デジタルシグナルプロセッサ（ＤＳＰ）のようなプロセッサ９１０を含む。特定の実施形態では、プロセッサ９１０は、リテンションレジスタトレイ９５２（例えば、図２のリテンションレジスタトレイ２００）に接続されたクロックゲーティング回路９５０（例えば、図１のクロックゲーティング回路１００）を含む。例として、メモリ９３２は、ランダムアクセスメモリ（ＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：magnetoresistive random access memory）、スピントルクトランスファＭＲＡＭ（ＳＴＴ−ＭＲＡＭ：spin-torque transfer MRAM）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、またはコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）のようなメモリデバイスであり得る。メモリデバイスは、プロセッサ（例えば、プロセッサ９１０、ディスプレイコントローラ９２６、またはワイヤレスコントローラ９４０）によって実行されると、プロセッサに、リテンションステージ（例えば、図１のリテンションステージ１０２）に提供されるリテンション信号を発行させる命令を含み得る。リテンションステージは、外部電圧源（例えば、図１の外部電圧源１１６）によって電力供給され得、クロック信号（例えば、図１の外部クロック信号１０６）を受け取るように構成され得、およびインバータ（例えば、図１のインバータ１０４）へ出力を提供するように構成され得る。インバータは、内部電圧源（例えば、図１の内部電圧源１３０）によって電力供給され得る。
【００５６】
[0064]  通信デバイス９００は、プロセッサ９１０へ、およびディスプレイ９２８へ結合されたディスプレイコントローラ９２６を含み得る。特定の実施形態では、ディスプレイコントローラ９２６は、リテンションレジスタトレイ９４８（例えば、図２のリテンションレジスタトレイ２００）に接続されたクロックゲーティング回路９４６（例えば、図１のクロックゲーティング回路１００）を含む。符号器／復号器（ＣＯＤＥＣ）９３４もまた、プロセッサ９１０に結合されることができる。スピーカ９３６およびマイクロフォン９３８は、ＣＯＤＥＣ９３４へ結合されることができる。ワイヤレスコントローラ９４０（例えば、受信機、送信機、またはトランシーバ）は、プロセッサ９１０へおよびアンテナ９４２へ結合されることができる。特定の実施形態では、ワイヤレスコントローラ９４０は、リテンションレジスタトレイ９５６（例えば、図２のリテンションレジスタトレイ２００）に接続されたクロックゲーティング回路９５４（例えば、図１のクロックゲーティング回路１００）を含む。
【００５７】
[0065]  説明された実施形態と併せて、ある装置は、データをスイッチングするための手段を含む。データをスイッチングするための手段は、クロック入力を有するゲートを含むことができる。データをスイッチングするための手段は、外部電圧源によって電力供給され得る。１つの実施形態では、プロセッサ９１０、ディスプレイコントローラ９２６、またはワイヤレスコントローラ９４０は、図１のクロックゲーティング回路１００に対応するクロックゲーティング回路を含み、およびこのデータをスイッチングするための手段は、クロックゲーティング回路１００のリテンションステージ１０２に対応する。この装置はさらに、データをスイッチングするための手段の出力を反転するための手段を含み得る。反転するための手段は、内部電圧源によって電力供給され得る。例えば、反転するための手段は、図１のクロックゲーティング回路１００のインバータ１０４に対応し得る。
【００５８】
[0066]  説明された実施形態と併せて、ある装置は、第１のビットを保持するための手段を含む。１つの実施形態では、プロセッサ９１０、ディスプレイコントローラ９２６、またはワイヤレスコントローラ９４０は、図２のリテンションレジスタトレイ２００に対応するリテンションレジスタトレイを含み、およびこの第１のビットを保持するための手段は、リテンションレジスタトレイ２００のリテンションレジスタ２０４に対応する。この装置は、第２のビットを保持するための手段をさらに含み得る。例えば、第２のビットを保持するための手段は、リテンションレジスタトレイ２００のリテンションレジスタ２０６に対応し得る。第１のビットを保持するための手段および第２のビットを保持するための手段は、データを保持するための手段を形成し得る。例えば、データを保持するための手段は、リテンションレジスタトレイ２００に対応し得る。
【００５９】
[0067]  説明された実施形態と併せて、ある装置は、第１のビットを保持するための手段および第２のビットを保持するための手段へクロック信号を供給するための手段を含む。１つの実施形態では、プロセッサ９１０、ディスプレイコントローラ９２６、またはワイヤレスコントローラ９４０は、図１のクロックゲーティング回路１００に対応するクロックゲーティング回路を含み、およびこのクロック信号を供給するための手段は、図１のクロックゲーティング回路１００に対応する。クロック信号を供給するための手段は、データを保持するための手段の外部にあり得る。例えば、クロックゲーティング回路１００は、図２のリテンションレジスタトレイ２００の外部にあり得る。クロック信号を供給するための手段は、外部電圧源によって電力供給される第１のステージと、内部電圧源によって電力供給される第２のステージとを含む。例えば、クロックゲーティング回路１００は、外部電圧源１１６によって電力供給されるリテンションステージ１０２と、内部電圧源１３０によって電力供給されるインバータ１０４とを含む。
【００６０】
[0068]  特定の実施形態では、プロセッサ９１０、ディスプレイコントローラ９２６、メモリ９３２、ＣＯＤＥＣ９３４、およびワイヤレスコントローラ９４０は、システムインパッケージまたはシステムオンチップデバイス９２２に含まれる。特定の実施形態では、入力デバイス９３０および電力供給装置９４４は、システムオンチップデバイス９２２へ結合される。さらに、特定の実施形態では、図９に例示されるように、ディスプレイ９２８、入力デバイス９３０、スピーカ９３６、マイクロフォン９３８、アンテナ９４２、および電力供給装置９４４は、システムオンチップデバイス９２２の外部にある。しかしながら、ディスプレイ９２８、入力デバイス９３０、スピーカ９３６、マイクロフォン９３８、アンテナ９４２、および電力供給装置９４４の各々は、インタフェースまたはコントローラのようなシステムオンチップデバイス９２２のコンポーネントに結合されることができる。
【００６１】
[0069]  当業者は、ここに開示された実施形態に関連して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはその両方の組み合わせとして実現され得ることをさらに認識するだろう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップは、概してそれらの機能性の観点から上で説明された。このような機能性が、ハードウェアとして実現されるかまたはプロセッサ実行可能な命令として実現されるかは、特定のアプリケーションおよびシステム全体に課せられた設計制約に依存する。当業者は、説明された機能性を特定のアプリケーションごとに様々な方法で実現し得るが、このような実現の決定は、本開示の範囲からの逸脱を生じさせるものとして解釈されるべきではない。
【００６２】
[0070]  ここに開示された実施形態に関連して説明されたアルゴリズムまたは方法のステップは、直接的にハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはそれら２つの組み合わせにおいて、具現化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、あるいは当技術において周知であるその他任意の形態の非一時的な記憶媒体に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出すことができるように、および記憶媒体へ情報を書き込むことができるように、プロセッサに結合されている。別の方法では、記憶媒体はプロセッサと一体化され得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在し得る。別の方法では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内の個別のコンポーネントとして存在し得る。
【００６３】
[0071]  開示された実施形態の先の説明は、当業者が開示された実施形態を製造または使用すること可能にするように提供されている。これらの実施形態への様々な修正は、当業者にとって容易に明らかであり、ここに定義された原理は、本開示の範囲から逸脱することなく他の実施形態に適用され得る。それ故に、本開示は、ここに示された実施形態に限定されるようには意図されておらず、以下の特許請求の範囲によって定義されるような原理および新規な特徴と一致する、可能性のある最も広い範囲を与えられることとなる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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