(57)【要約】  複数のナノワイヤベースのメカニカルスイッチングデバイスが説明される。例えば、ナノワイヤリレーは、基板の上方に配置された空隙内に配置されるナノワイヤを含む。ナノワイヤは、アンカー留めされた部分および吊るされた部分を有する。第１のゲート電極は、空隙に隣接して配置され、ナノワイヤから離間して配置される。第１の導電性領域は、第１のゲート電極および空隙に隣接して配置され、ナノワイヤから離間して配置される。
2016519831.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に配置された空隙内に配置され、アンカー留めされた部分および吊られた部分を有するナノワイヤと、
前記空隙に隣接して配置され、前記ナノワイヤから離間して配置された第１のゲート電極と、
前記第１のゲート電極および前記空隙に隣接して配置され、前記ナノワイヤから離間して配置された第１の導電性領域とを備える、ナノワイヤリレー。
【請求項２】
前記ナノワイヤは、１つのアンカーにより固定されたナノワイヤであり、前記ナノワイヤの前記アンカー留めされた部分は、前記ナノワイヤの１つの端部のみを含み、
前記ナノワイヤの前記１つの端部は、前記第１のゲート電極に隣接して配置された第２の導電性領域に結合され、前記第１のゲート電極により前記第１の導電性領域から分離される、請求項１に記載のナノワイヤリレー。
【請求項３】
前記第１の導電性領域および前記第２の導電性領域は、金属または半導体材料を含む、請求項２に記載のナノワイヤリレー。
【請求項４】
前記ナノワイヤは、２つのアンカーにより固定されたナノワイヤであり、前記ナノワイヤの前記アンカー留めされた部分は、前記ナノワイヤの第１の端部および前記ナノワイヤの第２の端部を含み、
前記ナノワイヤの前記第１の端部は、前記第１のゲート電極に隣接して配置された第２の導電性領域に結合され、前記第１のゲート電極により前記第１の導電性領域から分離され、
前記ナノワイヤの前記第２の端部は、前記第１の導電性領域および前記空隙に隣接して配置された第２のゲート電極に隣接して配置されるアンカー領域に結合され、前記第２のゲート電極は、前記ナノワイヤから離間して配置され、前記第１の導電性領域により前記第１のゲート電極から分離される、請求項１に記載のナノワイヤリレー。
【請求項５】
前記第１の導電性領域および前記第２の導電性領域は、金属または半導体材料を含み、
前記アンカー領域は、導電性または絶縁性材料を含む、請求項４に記載のナノワイヤリレー。
【請求項６】
前記ナノワイヤは、前記基板と平行に方向付けられる、請求項１〜５のいずれか１項に記載のナノワイヤリレー。
【請求項７】
前記ナノワイヤは、前記基板と垂直に方向付けられる、請求項１〜６のいずれか１項に記載のナノワイヤリレー。
【請求項８】
前記空隙は、真空空間を含み、気体を充填され、または液体を充填される、請求項１〜７のいずれか１項に記載のナノワイヤリレー。
【請求項９】
前記空隙は、気密に封止される、請求項８に記載のナノワイヤリレー。
【請求項１０】
前記ナノワイヤリレーは、メカニカルロジックスイッチ、基本的論理スイッチ、複数の非線形ばねを有するメカニカルロジックスイッチ、相補的ロジックのためのデバイス、キャッチ・リリースリレー、切断ソースを有するハイブリッドＭＯＳリレートランジスタ、パワーゲーティングリレー、不揮発性メモリデバイス、電子トンネルリレー、およびメカニカル共振発振器からなる群から選択されるデバイス内に含まれる、請求項１〜９のいずれか１項に記載のナノワイヤリレー。
【請求項１１】
ナノワイヤリレーをオフ位置からオン位置へとスイッチングする方法であって、
前記ナノワイヤリレーは、空隙内に配置され、基準電圧電極によりアンカー留めされる吊られた部分を有するナノワイヤと、
前記空隙に隣接して配置されたゲート電極と、
前記ゲート電極および前記空隙に隣接して配置された出力端子電極とを含み
前記方法は、
前記ゲート電極の電圧（Ｖｇ）と前記基準電圧電極の電圧（Ｖｒｅｆ）との間の絶対差が閾値電圧よりも大きくなるように、Ｖｇを設定する段階と、
前記ナノワイヤと前記ゲート電極との間に静電力を生じさせ、前記ナノワイヤの前記吊られた部分を前記ゲート電極および前記出力端子電極に向かって移動させる段階と、
前記ナノワイヤの前記吊られた部分を前記出力端子電極に接触させ、前記出力端子電極と前記基準電圧電極との間に電気経路を生成する段階とを備える、方法。
【請求項１２】
前記ナノワイヤの前記吊られた部分を前記出力端子電極に接触させ、前記出力端子電極と前記基準電圧電極との間に前記電気経路を生成する段階は、前記出力端子電極の電圧（Ｖｏｕｔ）をＶｒｅｆにする、請求項１１に記載の方法。
【請求項１３】
前記ナノワイヤの前記吊られた部分を前記出力端子電極に接触させる段階は、前記ナノワイヤの前記吊られた部分を前記ゲート電極に接触させる段階を更に有し、
前記基準電圧電極と前記ゲート電極との間に、電気経路は、生成されない、請求項１１または１２に記載の方法。
【請求項１４】
前記ナノワイヤの前記吊られた部分を前記出力端子電極に接触させる段階は、前記ナノワイヤのアンカー留めされない端部を前記出力端子電極に接触させる段階を有する、請求項１１〜１３のいずれか１項に記載の方法。
【請求項１５】
前記ナノワイヤの前記アンカー留めされない端部を前記出力端子電極に接触させる段階は、前記ナノワイヤの前記アンカー留めされない端部とアンカー留めされた端部との間の前記ナノワイヤの一部における機械的止め部により、前記ナノワイヤの動きを制限する段階を有する、請求項１４に記載の方法。
【請求項１６】
前記ナノワイヤの前記アンカー留めされない端部と前記アンカー留めされた端部との間の前記ナノワイヤの前記一部の位置は、前記ナノワイヤのばね復元力を最大化するように選択される、請求項１５に記載の方法。
【請求項１７】
前記ナノワイヤの前記吊られた部分を前記出力端子電極に接触させる段階は、前記ナノワイヤのアンカー留めされない端部とアンカー留めされた端部との間の前記ナノワイヤの一部を接触させる段階を有する、請求項１１〜１６のいずれか１項に記載の方法。
【請求項１８】
前記ナノワイヤの前記アンカー留めされない端部と前記アンカー留めされた端部との間の前記ナノワイヤの前記一部の位置は、前記ナノワイヤのばね復元力を最大化するように選択される、請求項１７に記載の方法。
【請求項１９】
ナノワイヤリレーをオン位置からオフ位置へとスイッチングする方法であって、
前記ナノワイヤリレーは、空隙内に配置され、基準電圧電極によりアンカー留めされる吊られた部分を有するナノワイヤと、
前記空隙に隣接して配置されたゲート電極と、
前記ゲート電極および前記空隙に隣接して配置された出力端子電極とを含み、
前記方法は、
前記ゲート電極の電圧（Ｖｇ）と前記基準電圧電極の電圧（Ｖｒｅｆ）との間の絶対差が閾値電圧よりも小さくなるように、Ｖｇを設定する段階と、
前記ナノワイヤと前記ゲート電極との間の静電力を低下させ、前記ゲート電極および前記出力端子電極から離して前記ナノワイヤの前記吊られた部分を移動させる段階と、
前記ナノワイヤの前記吊られた部分を前記出力端子電極から切断する段階とを備える、方法。
【請求項２０】
前記ナノワイヤの前記吊られた部分を前記出力端子電極から切断する段階は、前記ナノワイヤの前記吊られた部分を前記ゲート電極から切断する段階を更に有する、請求項１９に記載の方法。
【請求項２１】
前記ナノワイヤの前記吊られた部分を前記出力端子電極から切断する段階は、前記ナノワイヤの前記吊られた部分と前記ゲート電極との間の接触を維持する段階を有するが、
前記基準電圧電極と前記ゲート電極との間に、電気経路は、生成されない、請求項１９または２０に記載の方法。
【請求項２２】
前記オフ位置における前記ナノワイヤの前記吊られた部分と前記ゲート電極との間の接触を維持する段階は、前記ゲート電極から前記ナノワイヤの前記吊られた部分が切断された、オフ位置に比べて少ないスイッチング時間を有するコラプスモードを提供する、請求項２１に記載の方法。
【請求項２３】
ソース領域とドレイン領域との間に配置される吊られた部分を有するナノワイヤと、
前記ソース領域と前記ドレイン領域との間に配置され、前記ナノワイヤの前記吊られた領域に近接するが離間して配置されたゲート電極とを備える、半導体デバイス。
【請求項２４】
前記ナノワイヤの前記吊られた部分は、前記ソース領域と前記ドレイン領域との間で非線形的幾何学形状にある場合に、実質的に歪められない、請求項２３に記載の半導体デバイス。
【請求項２５】
前記ナノワイヤの前記吊られた部分は、前記ソース領域と前記ドレイン領域との間の線形幾何学形状にある場合に、圧縮して歪められる、請求項２３または２４に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体デバイス処理の分野のものであり、具体的には、複数のナノワイヤベースのメカニカルスイッチングデバイスの分野のものである。
【背景技術】
【０００２】
今日の家電製品市場は、多くの場合、複雑な回路を必要とする複数の複雑な機能を要求する。基本構成単位（例えば、トランジスタ）がますます小さくなったため、各革新的世代を有する単一ダイ上により複雑な回路の組み込みが可能になった。半導体パッケージは、集積回路（ＩＣ）チップ又はダイを保護し、またダイに外部回路への電気的インタフェースを提供するべく用いられる。より小さい電子デバイスの需要の高まりによって、半導体パッケージは、更に小型になるように設計され、より高い回路密度に対応しなければならない。例えば、いくつかの半導体パッケージは、ここで、従来の複数の基板において通常見られる厚い樹脂コア層を含まない、コアレス基板を用いる。更に、より高性能のデバイスに対する要求は、薄いパッケージングプロファイル、および次のアセンブリ処理に互換性のある、全体として低い焼結ひずみを可能にする改善された半導体パッケージに対する必要性をもたらす。
【０００３】
更に、過去数年間、微小電気機械システム（ＭＥＭＳ）構造体は、消費者向け製品において益々重要な役割を担ってきている。例えば、センサおよびアクチュエータ等の複数のＭＥＭＳデバイスは、自動車におけるエアバッグトリガ用の慣性センサから視覚芸術的産業におけるディスプレイ用のマイクロミラーの範囲に及ぶ複数の製品、そしてより最近は、高度感知用空圧センサ等の複数のモバイル用途に見出され得る。これらの技術が成熟しているので、ＭＥＭＳ構造体の精度および機能性についての要求は、高度なものになっている。例えば、最適な性能は、これらのＭＥＭＳ構造体の様々なコンポーネントの特性を微調整する能力に依存することがある。更に、複数のＭＥＭＳデバイスの性能に対する一貫した要求（デバイス内、およびデバイスとデバイスとの間の双方）は、多くの場合、そのような複数のＭＥＭＳデバイスを製造するべく用いられる複数の処理が極めて洗練されている必要があるということである。
【０００４】
しかし、ＭＥＭＳ（およびより小さい）デバイス製造および動作の領域においては、著しい改善が、なおも必要である。
【図面の簡単な説明】
【０００５】
【図１Ａ】本発明の一実施形態による、（ａ）一方の側にアンカー留めされたナノワイヤリレー、および（ｂ）両側にアンカー留めされたナノワイヤリレーの平面図、ならびに（ｃ）一方の側にアンカー留めされたナノワイヤリレーの第１の製造段階、および（ｄ）一方の側にアンカー留めされたナノワイヤリレーの第２の製造段階の断面図を例示する。
【図１Ｂ】本発明の一実施形態による、（ａ）一方の側にアンカー留めされたナノワイヤリレー、および（ｂ）両側にアンカー留めされたナノワイヤリレーの平面図、ならびに（ｃ）一方の側にアンカー留めされたナノワイヤリレーの第１の製造段階、および（ｄ）一方の側にアンカー留めされたナノワイヤリレーの第２の製造段階の断面図を例示する。
【図１Ｃ】本発明の一実施形態による、（ａ）一方の側にアンカー留めされたナノワイヤリレー、および（ｂ）両側にアンカー留めされたナノワイヤリレーの平面図、ならびに（ｃ）一方の側にアンカー留めされたナノワイヤリレーの第１の製造段階、および（ｄ）一方の側にアンカー留めされたナノワイヤリレーの第２の製造段階の断面図を例示する。
【図１Ｄ】本発明の一実施形態による、（ａ）一方の側にアンカー留めされたナノワイヤリレー、および（ｂ）両側にアンカー留めされたナノワイヤリレーの平面図、ならびに（ｃ）一方の側にアンカー留めされたナノワイヤリレーの第１の製造段階、および（ｄ）一方の側にアンカー留めされたナノワイヤリレーの第２の製造段階の断面図を例示する。
【図２】本発明の一実施形態による、（ａ）初期的オフ位置におけるナノワイヤリレースイッチ、（ｂ）オン位置におけるリレー、および（ｃ）交互のオフ位置におけるリレーの平面図を例示する。
【図３】本発明の一実施形態による、１ｎｍ２の面積でソース・ドレインコンタクトを形成するメカニカルロジック、またはパワースイッチのＩ―Ｖの関係シミュレーションのプロットである。
【図４】本発明の一実施形態による、ゲート電圧が時間＝０で印加される、オフ状態からオン状態へと変化するナノメカニカルスイッチの遷移挙動を示すプロットである。
【図５】本発明の一実施形態による、メカニカルスイッチにおける１ｎｍの接点の分離距離に対する力関係を示すプロットである。
【図６】本発明の一実施形態による、ばね復元力を改善するべくクランプされた縁部の近くに配置された接触電極を有するリレーと比較される、端部に配置された接触電極を有するリレーの開および閉位置を例示する概略図である。
【図７】本発明の一実施形態による、（ａ）接触電極位置に対する作動電圧のプロット、および（ｂ）接触電極位置に対するばね復元力のプロットを含む。
【図８】本発明の一実施形態による、機械的止め部を有する非線形ビームの概略図、および作動電圧を増大させることなくばね復元力の改善を示す対応プロットを含む。
【図９】本発明の一実施形態による、（ａ）機械的止め部を有しないカンチレバー、および（ｂ）機械的止め部を有するカンチレバーの比較を例示する概略図である。
【図１０】本発明の一実施形態による、メカニカルバンプを有するばねの幾何学形状の解析結果を示すプロットである。
【図１１】本発明の一実施形態による、複数のメカニカルバンプを用いる複数の非線形ばねの可能な幾何学形状の変更形態を例示する概略図である。
【図１２】本発明の一実施形態による、（ａ）入力がオフであり、出力がオンであり、（ｂ）入力がオンであり、出力がオフである、相補的リレーインバータを例示する概略図である。
【図１３Ａ】本発明の一実施形態による、リレー毎の複数のゲート（入力）を使用する相補的ロジック（ａ）ＮＯＲ、（ｂ）ＮＡＮＤ、および（ｃ）ＸＮＯＲリレーを例示する概略図である。
【図１３Ｂ】本発明の一実施形態による、リレーによる複数のゲート（入力）を使用する相補的ロジック（ａ）ＮＯＲ、（ｂ）ＮＡＮＤ、および（ｃ）ＸＮＯＲリレーを例示する概略図である。
【図１３Ｃ】本発明の一実施形態による、リレーによる複数のゲート（入力）を使用する相補的ロジック（ａ）ＮＯＲ、（ｂ）ＮＡＮＤ、および（ｃ）ＸＮＯＲリレーを例示する概略図である。
【図１４】本発明の一実施形態による、作動電圧およびスイッチングエネルギーを低減するべく、キャッチ・リリース機構内でビームに格納されたエネルギーを用いる利点を例示する概略図である。
【図１５】本発明の一実施形態による、キャッチ・リリースリレーのタイミングチャートおよび対応する概略図である。
【図１６】本発明の一実施形態による、単体でクランプされたカンチレバービームのためのキャッチ・リリース戦略における作動電圧の低減を推定する、プロットである。
【図１７】本発明の一実施形態による、（ａ）無効にされた状態で、（ｂ）ＭＯＳゲートが起動され、反転チャネルが形成され、（ｃ）ナノワイヤがソースに接触し、トランジスタを有効にする、ハイブリッドＭＯＳリレートランジスタを例示する概略図である。
【図１８】本発明の一実施形態による、２つのＣＭＯＳインバータへパワーを制御するリレーの回路概略図である。
【図１９】本発明の一実施形態による、（ａ）メモリセルの初期的オフ状態、（ｂ）ビット線が基準に接続されるオン状態、および（ｃ）交互のオフ状態におけるメカニカルＮＶＭデバイスを例示する概略図である。
【図２０】本発明の一実施形態による、概略図の左側部分がリレーのオフ状態を例示し、概略図の右側部分がリレーのオン状態を例示する、いくつかの電子トンネルリレー幾何学形状を例示する概略図である。
【図２１】本発明の一実施形態による、リレーの概略図に基づくトンネル接合の距離の関数としての正規化された吸引力およびリレー電流のプロットである。
【図２２】本発明の一実施形態による、電子トンネルの表面積を増大させるために利用可能な異なる接合幾何学形状を例示する概略図である。
【図２３】本発明の一実施形態による、（ａ）一方の側にアンカー留めされ、（ｂ）両側にアンカー留めされた複数のナノワイヤを用いるメカニカル共振発振器を例示する概略図である。
【図２４】本発明の一実施形態による、（ａ）ナノメカニカル共振器の小信号電気等価回路の図、ならびに（ｂ）一方の側にアンカー留めされ、５０ｎｍ〜１μｍの長さおよび５ｎｍおよび１０ｎｍの厚さを有する、複数のナノワイヤの自然周波数（第１および第２のモード）に対する算出結果のプロットを含む。
【図２５】本発明の一実施形態による、（ａ）一方の側（Ａ―Ｆ）でアンカー留めされワイヤと、両側（Ａ―Ａ）でアンカー留めされた複数のワイヤのＤＣ分極電圧に対する小信号共振周波数（第１のモード）のプロット、および（ｂ）Ａ―Ａ構造体のＡＣ電流振幅における周波数応答のプロットを含む。
【図２６】本発明の一実施形態による、ゲートバイアスが、機械的ビームの歪みを変更し、ビームおよびソース／ドレイン電極を通る電流を変調するリレーとゲート電極との間の吸引力をどのようにもたらすかを例示する概略図である。
【図２７】本発明の一実施形態による、（構造体Ａ）ソース／ドレイン電極が圧縮歪みを受け、ビームが「バックル」して歪みを軽減し、電圧が印加されると、ビームが矯正されて圧縮歪みを示す状況と、（構造体Ｂ）ソース／ドレイン電極が圧縮歪みを受け（バックルするのに十分な応力ではない）、電圧が印加されると、ビームが矯正され、チャネル全体に渡る歪みが低減されることを示す状況とを例示する概略図である。
【図２８】本発明の一実施形態による、異なるドーピングおよび結晶方位の幅１０ｎｍ、厚さ５ｎｍの印加ＤＣ電圧の関数としての抵抗変化シリコンナノリレーを示すプロット、ならびにナノリレーの機械的共振周波数付近の周波数の関数としての抵抗における変化を示すプロットを含む。
【図２９】本発明の一実施形態による、コンピューティングデバイスを例示する。
【発明を実施するための形態】
【０００６】
複数のナノワイヤベースのメカニカルスイッチングデバイスが説明される。以下の説明において、本発明の複数の実施形態の完全な理解を提供するべく、複数のＭＥＭＳまたはナノ電気機械システムの具体的な動作モード等、多くの具体的な詳細が記載される。これらの具体的な詳細が無くとも本発明の複数の実施形態が実施され得ることは、当業者には明らかであろう。他の複数の例において、統合処理製造フロー等の周知の複数の特徴は、本発明の複数の実施形態を不必要に不明瞭なものとしないようにするべく、詳細に説明されない。更に、図示された様々な実施形態は、例示的表現であり、必ずしも縮尺して描かれないことを理解されたい。
【０００７】
本発明の１または複数の実施形態は、ナノワイヤベースのメカニカルスイッチングデバイスを対象とする。用途としては、マイクロ／ナノ電気機械的システム、不揮発性メモリデバイス、無線周波数発振器、リレー、およびスイッチングデバイスが挙げられるが、これらに限定されない。
【０００８】
文脈を提供すると、静電的気に作動される複数のメカニカルデバイス、具体的にはリレーは、現代の複数のナノ製造技術を用いて数百ナノメートルに縮小される。従来の複数のアプローチとは対照的に、本発明の複数の実施形態は、（１）ナノワイヤ製造工程を用いて製造される、本明細書において説明される複数のリレー、（２）フロントエンドＣＭＯＳプロセスと互換性のある、本明細書において説明される複数のリレー、または（３）リレー製造後の継続されるバックエンド処理を可能にするキャッピングおよび不動態化処理を用いて製造される、本明細書において説明される複数のリレーのうち、１または複数による以前の調査において示されたリレーとは異なり得る。更に、一意なタイプのデバイスおよび用途が、本明細書において説明される。
【０００９】
一般に、本発明の１または複数の実施形態は、静電力により動かされ得、導電性表面と接触し、または接触を解かれ得る、ナノメカニカル構造体（例えば、自立式ナノワイヤ）を対象とする。構造体は、複数のＣＭＯＳトランジスタチャネル製造に用いられる同一の複数のシリコン層を用いて製造され、モノシリックな集積化を可能にし得る。そのようなナノメカニカル構造体またはデバイスは、現在のＣＭＯＳプロセスを用いて大量に製造可能な態様で、複数のリレー（例えば、メカニカルオン・オフスイッチ）、不揮発性メモリ（ＮＶＭ）デバイス、発振器を含む複数の用途を容易にし得る。類似の複数のＣＭＯＳデバイスに対するメカニカルデバイスの一般的な利点としては、デバイスの状態をスイッチングすることに起因するエネルギー損失を著しく低下させ、デバイスのオフ状態における漏電を実質的にゼロにすることを含み得るが、これらに限定されない。本明細書において説明されるＣＭＯＳとモノリシックに集積可能な複数のメカニカルデバイスの利点としては、小さい複数の幾何学形状を有する大きなアレイにおいて複数のナノメカニカルデバイスを製造する、確立された大量のＣＭＯＳ製造を用いることが挙げられ得るが、これに限定されず、エネルギー消費における複数の利点を提供し得るハイブリッドＣＭＯＳ／メカニカルデバイスが、構築され得る。複数の機械的リレーに関する以前の生産品と比較して、本明細書において説明される複数のデバイスは、半導体のフロントエンドの集積化との互換性、複数のＣＭＯＳデバイスとのシームレスな集積化を可能にするＳｉまたはＳｉＧｅナノワイヤプロセスのデバイス製造等、複数の利点が挙げられ得るが、これらに限定されない。スケーラビリティに関しては、デバイスがナノメートルサイズの領域に近づくので、接着力が重要となり、作動電圧のスケーリングに限界を与える。本明細書において説明される半導体材料を用いて、金属と金属との複数の接合部に存在する接着力が最小化される。１または複数の実施形態としては、設計において接着力を軽減する、電子トンネルデバイスおよび「コラプスモード」リレーが挙げられる。用途としては、不揮発性メモリ、複数の回路用途の発振器、および複数のハイブリッドＣＭＯＳメカニカルトランジスタに用いられ得る、一意なリレーベースの複数の解決法が挙げられ得るが、これに限定されない。更に、１または複数の実施形態において、複数の相補的ロジックゲートのためのリレートポロジが、説明される。
【００１０】
より具体的には、複数の実施形態において、本明細書において説明されるナノリレー構造体は、ＣＭＯＳパワーゲーティング、不揮発性メモリ、および発振器に適用可能であり得るが、これらに限定されない。各用途のためのナノリレーデバイスの複数の利点は、以下により詳細に、個別に詳述される。
【００１１】
不揮発性メモリのためのナノリレー構造体の用途に関しては、一実施形態において、不揮発性は、機械要素の位置としてメモリをエンコードし、界面接着および複数の表面間の仕事関数の差を利用することにより実現され、持続的エネルギー入力を用いることなく、複数のメモリ状態を保持し得る。実用的な不揮発性メモリを実現する複数のアプローチとしては、１または複数の実施形態において、ＣＭＯＳ読み込みおよび書き込み回路とのきめ細やかな統合、複数の大きなアレイのメモリデバイスの製造、フラッシュまたはフューズ等の電気ベースの複数のメモリデバイスに対するそのような複数のメカニカルメモリデバイスの安全上の利点が挙げられる。例えば、フューズタイプのメモリと異なり、メカニカルメモリデバイスは、再プログラミングされ得る（しかし、再プログラミングされないようにし得る）。
【００１２】
複数のパワーゲーティングＣＭＯＳ回路のためのナノリレー構造体の用途に関しては、一実施形態において、複数のメカニカルスイッチは、特に複数の低スループットの用途でより低いパワー利用を行うことができる。そのような一実施形態において、複数のナノメカニカルスイッチは、複数のＣＭＯＳ回路に対するパワーゲーティングデバイスとして使用され、これにより、きめ細やかなレベルにおいてＣＭＯＳと集積化され、改善されたエネルギー効率性をもたらし得る。更に、一実施形態によれば、ソースをドレインから物理的に自動的に切断する（オフ状態のリーク電流を抑制する）ＣＭＯＳメカニカルハイブリッドトランジスタである、セルフゲーティングトランジスタ（ｓｅｌｆ−ｇａｔｉｎｇ  ｔｒａｎｓｉｓｔｏｒ）が、本明細書において説明される。デバイスは、使用されない場合には自動的に「スリープ」し、デバイス面積を犠牲にすることなく、きめ細やかなパワーゲーティングを可能にし、パワーをいつゲートするかを決定する複雑度を取り除く。
【００１３】
複数の発振器のためのナノリレー構造体の用途に関しては、一実施形態において、複数の静的スイッチング動作に加えて、複数のナノメカニカル構造体は、複数のＡＣ入力を用いた共振動作を示し得、モバイルおよびＳｏＣ用途のための複数のＲＦフィルタおよび発振器に用いられ得る。コンデンサ、例えば、エアギャップにより分離されるナノワイヤおよび電極全体にＡＣ電圧が印加されると、ＡＣ電流は、時間で変動する電圧に起因して本来的に生じる。ナノワイヤの共振周波数において、ＡＣ電流は、ワイヤのメカニカル共振のより大きな増大を示し得、これにより時間で変動するキャパシタンスおよびＡＣ電流の更なるソースをもたらす。ＣＭＯＳと互換性のある複数のナノメカニカル発振器の複数の利点としては、オンチップ、フロントエンドの集積化を用いるモノリシックなＲＦコンポーネント、および複数のＤＣバイアス状態を調整することにより複数の周波数範囲の最適化を可能にすること、ならびに電気的に同調可能な共振器の中心周波数を可能にするデバイス構造体が挙げられ得るが、これらに限定されない。更に、複数のデバイスは、複数の大きなアレイで製造され、出力信号を増大させ、位相ノイズおよびチャネル選択性を改善し得る。他の用途としては、共振器の場合には、オンダイ温度の感知が挙げられる。そのような場合、複数の温度変化は、測定され得るデバイスの共振周波数をシフトさせる。リレーベースの温度センサは、チップ上の現在の温度センサに対して有利である。そのようなデバイスがより小さくなるように製造され得るからである。
【００１４】
以下に図１Ａ〜図１Ｄに関連して説明されるように、一実施形態において、ナノメカニカルデバイスは、シリコンウェーハ上に製造される。デバイスは、一方または両方の端部上の材料に結合され（取り付けられる）、空隙で吊られるナノワイヤを含む。空隙は、真空空間であるか、気体で充填されるか、または液体で充填されていてもよい。ナノワイヤの一方または両方の端部は、アンカーポイントである固形材料に接続される。従って、シングルアンカーナノワイヤまたはダブルアンカーナノワイヤが製造され得る。複数のアンカーは、導電性材料から構成され、ナノワイヤへの電気経路を生成する。また、複数のアンカーは、自身に結合された複数のナノワイヤを有し得る。
【００１５】
図１Ａ〜図１Ｄは、本発明の一実施形態による、（ａ）一方の側にアンカー留めされたナノワイヤリレー１００Ａ、および（ｂ）両側にアンカー留めされたナノワイヤリレーの１００Ｂの平面図、ならびに（ｃ）一方の側にアンカー留めされたナノワイヤリレーの第１の製造段階１００Ｃ、および（ｄ）一方の側にアンカー留めされたナノワイヤリレーの第２の製造段階１００Ｄの断面図を例示する。図１Ａ〜図１Ｄを参照すると、「ＩＮ」とラベリングされた複数の領域は、絶縁体である。「Ｍ」とラベリングされた複数の領域は、金属または半導体である。「ＧＭ」とラベリングされた複数の領域は、絶縁層とナノワイヤとの間に絶縁層を伴う金属または半導体である。「Ａ」とラベリングされた複数の領域は、アンカー材料であり、導電性または絶縁性材料であってもよい。「空隙」領域は、固形材料を含まないが、気体、液体、または真空空間を含み得る。デバイスは、下にある基板に対して、ページに平行または直交して方向付けられ得る。図１Ｃにおいて、ナノワイヤリレーは、次に形成される封止を有する複数のＣＭＯＳトランジスタに隣接して製造されたものとして示される（例えば、キャップ形成による気密封止のための例示的な処理が図示される）。次に、そのような一実施形態において、封止は、絶縁性材料または金属が弱い方向性を用いて堆積されるキャッピング処理であり得る。金属はポートを充填し、次にＣＭＰを用いて平坦にされる。次に、相互接続形成等、配線処理の更なるバックエンドは、図１Ｄにおいて図示されるように、例えば標準のバックエンドＣＭＯＳプロセスにより実行され得る。リレーがゲートに対して短絡しないように、幾何学形状が選択された場合、ゲートが絶縁される必要はないことを理解されたい（例えば、発振器または機械的止め部を有するリレーに対して）。あるいは、ゲート電極上に絶縁体を有することに代えて、絶縁体は、ナノワイヤ上にもあり得る。そして、リレーが「オン」位置でゲートに接触しないように、複数の幾何学形状が選択される場合、それは、絶縁体が必要でない場合であり得る。
【００１６】
再び図１Ａ〜図１Ｄを参照すると、一実施形態において、ナノワイヤは、半導体材料、もしくは半導体、金属、および／または絶縁体の複合体から構成される。半導体材料は、下にあるウェーハの他の複数の領域において、従来の複数のＭＯＳトランジスタと共有され得る。一実施形態において、ナノワイヤが取り囲まれる、空隙の複数の壁部は、異なる複数の機能性領域に分割され得る。複数の領域は、金属もしくは半導体（例えば、任意選択で、金属または半導体とナノワイヤとの間に絶縁層を有する）、または絶縁体を含み得る。更に、一実施形態において、空隙の複数の壁部は、矩形のボックスを形成し、複数の機能性領域は、ボックスの任意の利用可能な側面に配置される。上記の複数の領域の選択および配線が、以下でより詳細に説明されるロジックスイッチ、パワースイッチ、またはメモリデバイス等の機能性デバイスを提供し得ることを理解されたい。
【００１７】
一実施形態において、再び図１Ａ〜１Ｄを参照すると、空隙を生成するべく、すでに堆積した犠牲材料がエッチングされた、そのような複数のナノメカニカルデバイスに対してリリースエッチングが、典型的に実行される。ナノワイヤは単結晶であり得るので、エピタキシャル成長処理等、互換性のある処理がナノワイヤ材料に対して用いられる。ここで、当技術分野において既知である複数のＣＭＯＳトランジスタのナノワイヤ製造は、ナノワイヤベースの複数のナノメカニカルデバイスを製造することに拡張され、大量に製造するトランジスタと集積化されるべく、処理経路を提供し得る。このアプローチは、本発明の１または複数の実施形態において説明される複数のデバイスの一意な特徴を提供し、メカニカルデバイスおよびＣＭＯＳデバイスのきめ細やかな混合が実現され得る。一実施形態において、複数のリレーの製造に続いて、構造体は、図１Ｃに関連して説明されるように、エアギャップが封止されるように不動態化される。そのような不動態化の次に、複数の相互接続の製造は、図１Ｄに関連して説明されるように、標準のバックエンドＣＭＯＳプロセスを用いて継続する。
【００１８】
全体としては、本発明の１または複数の実施形態により、以下に１１の例示的なナノメカニカルデバイスが、より詳細に説明される。複数のデバイスは、メカニカルロジックスイッチ、接触電極およびゲートの幾何学形状を最適化する基本的論理スイッチ、複数の非線形ばねを有するメカニカルロジックスイッチ、相補的ロジックのための複数のデバイス、キャッチ・リリースリレー、切断ソースを有するハイブリッドＭＯＳリレートランジスタ、パワーゲーティングリレー、不揮発性メモリデバイス、電子トンネルリレー、メカニカル共振発振器、およびシリコンの複数のピエゾ抵抗素子特性による電流変調を含む。
【００１９】
本発明の一実施形態による第１の態様において、メカニカルロジックスイッチが、図２に関連して以下に説明され、（ａ）初期的オフ位置にあるナノワイヤリレースイッチ２００Ａ、（ｂ）オン位置にあるリレー２００Ｂ、および（ｃ）交互のオフ位置にあるリレー２００Ｃの平面図を例示する。図２を参照すると、領域ＧＭは、電圧Ｖｇを有するゲートに対応し、ゲートをコーティングする電気絶縁層を有する。領域Ｍ１は、電圧Ｖｏｕｔを有する出力端子に対応する。領域Ｍ２は、基準電圧Ｖｒｅｆに対応し、Ｖｒｅｆは、ナノワイヤに電気的に接続される。オン位置において、Ｍ１およびＭ２は、電気的接続を有する。
【００２０】
オフ位置（図２の（ａ）または図２の（ｃ））からオン位置（図２の（ｂ））へとリレーをスイッチングするべく、Ｖｇは、ＶｇとＶｒｅｆとの間の絶対差がいくつかの閾値電圧よりも大きくなるように設定される。静電力は、ナノワイヤとＧＭとの間で生じ、ナノワイヤを静電力およびＭ１の方に移動させる。ナノワイヤは、Ｍ１に接触し、ナノワイヤとＭ２との間に電気経路を生成し、ＶｏｕｔをＶｒｅｆに向かわせる。これは、スイッチのオン状態である。ＧＭおよびナノワイヤは、絶縁層のゆえに電気経路を有しない。
【００２１】
オン位置（図２の（ｂ））からオフ位置（図２の（ａ）または図２の（ｃ））へとリレーをスイッチングするべく、Ｖｇは、ＶｇとＶｒｅｆとの間の絶対差がいくつかの閾値電圧未満になるように設定される。ＧＭとナノワイヤとの間の静電力は、低下し、ナノワイヤをＭ１から離して、Ｍ１をＭ２から切断させる。これは、スイッチのオフ状態である。Ｖｇおよび絶縁体の複数の接着特性に応じて、ナノワイヤは、接触し、図２の（ａ）または図２の（ｃ）におけるオフ状態に戻ることができる。
【００２２】
一実施形態において、図２のデバイスの複数の利点としては、スイッチとしてのＣＭＯＳトランジスタと比較して、ナノワイヤリレーがより低いスイッチングエネルギーを有し、オフ状態におけるソースおよびドレイン端子を通るリーク電流を実質的に有せず、スイッチングするときにほぼ鉛直の電流と電圧の関係を有することが、挙げられる。他の従来の複数のメカニカルスイッチと比較して、ナノワイヤリレーは、複数のＣＭＯＳトランジスタとモノリシックに製造され得、より小さく、またより小さいので、より速くスイッチングする。従来の複数の生産品に対する別の利点は、「コラプス」モードで動作することができることであり、これは、図２の（ｃ）において示される交互のオフ状態である。この状態は、ナノワイヤ界面の複数の接着特性を制御することにより実現され、オフ状態とオン状態との間のスイッチング時間が低減され、スイッチの過渡的性能を向上させるので有利である。
【００２３】
ナノメカニカルデバイスの動作を試験するべく、複数の数値的シミュレーションが開発されており、これは、図２のデバイスの実行可能性を示す。シミュレーションされるナノワイヤは、長さ１００ｎｍ、幅１０ｎｍ、厚さ５ｎｍで、１００ＧＰａの弾性係数、５ｎｍのオフ状態ギャップ距離、１０ｚＪ  Ｈａｍａｋｅｒ定数、および１ｎｍ２の実効接触面積を有する。以下に説明される図３は、オンおよびオフにスイッチングするときのＩ―Ｖの関係を示す。また、以下に説明される図４は、オフ状態からオン状態へとスイッチングするときのスイッチの過渡応答を示す。複数の電流値は、量子トンネル現象のＷＫＢ近似を用い、ソース電極に向かって移動するナノワイヤの動的マルチフィジックス有限要素解析（ｄｙｎａｍｉｃ  ｍｕｌｔｉ−ｐｈｙｓｉｃｓ  ｆｉｎｉｔｅ  ｅｌｅｍｅｎｔ  ａｎａｌｙｓｉｓ）を使用し、ソース導体に対するナノワイヤの位置を与えて決定された。以下に説明される図５は、複数のギャップ分離距離の関数としての力関係を示し、ワイヤにおけるばね力（基礎ビーム理論から採られた）、静電プルイン力（平行板コンデンサのセットとして近似する）、および界面接着力（Ｈａｍａｋｅｒ理論を用いて計算された）を示す。
【００２４】
図３は、本発明の一実施形態による、１ｎｍ２の面積を有するメカニカルロジックまたはソース・ドレインコンタクトを行うパワースイッチのＩ―Ｖの関係におけるシミュレーションのプロット３００である。プロット３００は、実質的に無限の傾斜および無視できるオフ状態電流を示し、これらは、ＣＭＯＳスイッチに対する改善である。図２を参照すると、Ｉｄｓは、Ｍ１とＭ２との間の電流に対応し、Ｖｇｄは、ＧＭとＭ２との間の電圧差である。ヒステリシスは、静電力のａ  ｒ−２依存度、ならびにコンタクト接着に起因して存在する。この場合における電流伝達は、トンネルに起因し、０．４４ｎｍ、１ｅＶの障壁が、接触する複数の原子の不動態化に起因して採用される。
【００２５】
図４は、本発明の一実施形態による、ゲート電圧が時間＝０で印加される、オフ状態からオン状態へと変化するナノメカニカルスイッチの遷移挙動を示すプロット４００である。プロット４００を参照すると、１ｎｍ２の接触界面全体に渡る２つの異なる障壁に対するトンネル電流が示される。ソースとドレインとの間の最少距離は、約０．４４ｎｍであり、最大Ｉｄｓに対応する。このプロットにおいて、Ｖｄ＝１Ｖである。電流における複数の変動は、接触面積全体における小さい変化、および機械的位置の関数であるリレースイッチとしての分離距離に起因する。
【００２６】
図５は、本発明の一実施形態による、メカニカルスイッチにおける１ｎｍ２の接点の分離距離に対する力関係を示すプロット５００である。プロット５００は、ゲートにより印加された静電力（Ｆｅｌｅｃｔｒｏｓｔａｔｉｃ）、オフ状態からオン状態への、およびオン状態からオフ状態へのビームの有効ばね力（Ｆｓｐｒｉｎｇ）、ならびに接触接着力（Ｆａｄｈ）を示す。対応するスイッチは、静電力がばね力よりも大きく、プルインが生じることを可能にするので、動作可能である。更に、オンからオフへのばね力は、接着力よりも大きく、プルアウトが生じることを可能にする。動作電圧は、１Ｖである。「コラプス」動作が使用される場合、図２の（ｃ）におけるように、オンからオフへのばね力は、接触時に接着力よりも低く、より低い電圧動作を可能にする。
【００２７】
本発明の別の実施形態による第２の態様において、最適化接触電極およびゲートの幾何学形状を有するメカニカルロジックスイッチが、説明される。  図６は、本発明の一実施形態による、ばね復元力を改善するべくクランプされた縁部の近くに配置された接触電極を有するリレーと比較される、端部に配置された接触電極を有するリレーの開および閉位置を例示する概略図６００である。
【００２８】
図６を参照すると、リレー構造体は、ゲート電極および接触電極を有する。ゲート電極は、カンチレバーが接触電極に接触し、電流がソースおよびドレインを通って伝導するように、カンチレバーを機械的に作動する。十分に高いばね復元力は、リレーが接着を克服し、切断されたオフ状態に戻ることを可能にする。接触電極は、ばね復元力を最大化するように戦略的に配置されてもよい。ばね復元力は、カンチレバーの機械ばね定数、およびカンチレバーが中立な位置から反れる距離を見出すことにより判断される。機械ばね定数の値は、有効な長さの３乗に比例し、従って有効な長さを短くすると、ばね定数は、劇的に増大する。一実施形態において、カンチレバーの有効な長さを短くするべく、接触電極は、カンチレバーの端部に配置されない。このアプローチは、ゲート電極がカンチレバーのクランプされた端部から更に配置される空間を割り当てるという更なる利益を有し、静電作動力の有効性を増大させ、作動電圧を低下させる。
【００２９】
一実施形態において、接触電極の位置を最適化することにより、カンチレバーは、よりコンプライアントになりつつ、接着力を克服する同一のばね復元力を維持するように設計され得る。これを行う場合に、より低い動作電圧を用いてリレーを作動させることが可能である。図７は、本発明の一実施形態による、（ａ）接触電極位置に対する作動電圧のプロット７００Ａ、および（ｂ）接触電極位置に対するばね復元力のプロット７００Ｂを含む。図７を参照すると、接触電極位置の戦略的配置は、作動電圧を低減し、ばね復元力を増大させる。一実施形態において、類似の最適化スキームは、ダブルクランプされたリレーに用いられる。
【００３０】
本発明の別の実施形態による第３の態様において、非線形ばねを有するメカニカルロジックスイッチが説明される。例として、図８は、本発明の一実施形態による、機械的止め部を有する非線形ビームの概略図８００、および作動電圧を増大させることなくばね復元力の改善を示す対応プロット８０２を含む。他の複数の実施形態において、非線形ばねのコンセプトは、複数のメカニカルロジックスイッチ（例えば、メモリデバイス、パワースイッチ）以外のデバイスに拡張され得る。
【００３１】
図８を参照すると、カンチレバーシステムに印加された電圧は、複数の電極を近くに引き寄せる吸引力をもたらす。また、印加される電圧は、メカニカルシステムを変位させ、ばね復元力をもたらす。システムは、静電力および機械復元力がバランスする場合に均衡する。静電力が全ての「ギャップ」に対する機械力よりも大きい電圧は、プルイン電圧として既知である。従来のリレーシステムの下では、静電力は、ギャップ距離の２乗の逆関数に比例して増大するが、ばね復元力は、ギャップ距離に比例して増大する。プルイン電圧は、ギャップが元のギャップの距離の２／３になる場合に生じる。これよりも小さい全ての電極の距離において、静電力は、機械復元力よりも大きい。
【００３２】
複数の非線形ばねは、プルインが生じるギャップ距離までの線形ばねに類似する。従って、プルイン電圧は、変化していない。しかし、プルイン後の距離において、ばね復元力は、接触時に、機械ばね復元力が線形システムのものよりも大きくなるように、非線形に増大する。複数の非線形ばねは、カンチレバーが機械的止め部に当たると、有効なカンチレバーの長さが短くなり、有効ばね定数が増大するように、１または複数の機械的止め部をもたらすことを含む、様々なシステムにより工作され得る。この幾何学形状は、接着が克服されることを必要とする別の表面をもたらすが、一実施形態において、機械的止め部は、有効なビームの長さがより短く、機械復元力がより大きくなるように、カンチレバーのクランプされた端部のより近くに配置される。
【００３３】
一実施形態において、図面８に関連して説明される幾何学形状に対する更なる利益は、電気的接触の要求が機械的接触の要求から分離されるということである。従来のカンチレバーリレーの幾何学形状において、電気的接触面は、接触抵抗を最小化するべく、最大化されるべきである。しかし、電気的接触面積を最大化すると、接着力も増大し、これは所望でない。更に、複数の所望の電気的特性を有する金属と金属の接触も、高い接着力を示す。本発明の一実施形態による非線形ばねの幾何学形状を用いて、機械的接触の幾何学形状および材料は、接着力を最小化するように最適化され得、電気的接触時の有効な復元点は、従来の幾何学形状の復元点よりもはるかに高い。
【００３４】
図９は、本発明の一実施形態による、（ａ）機械的止め部を有しないカンチレバー、および（ｂ）機械的止め部を有するカンチレバーの比較を例示する概略図９００である。図９を参照すると、メカニカルバンプの複数の接着特性を最適化するべく機械的止め部を用いつつ、大きな電気的接触面積を可能にすることの利点が、図示される。
【００３５】
典型的ナノリレーシステムの複数のシミュレーションは、本発明の一実施形態による、メカニカルバンプを有するばねの幾何学形状の複数の解析結果を示すプロット１０００を含む図１０に示される。カンチレバービームは、３００ｎｍの長さ、１０ｎｍの幅、および１０ｎｍの高さを有する。複数の機械的止め部は、カンチレバーのクランプされた縁部から１００ｎｍ、１５０ｎｍ、１７０ｎｍ、および２００ｎｍに、かつカンチレバーの中立平面下から５ｎｍに配置される。複数の解析結果は、１５０ｎｍおよび１７０ｎｍにおける機械的止め部の配置に関して、プルイン電圧を増大させることなく、復元力が増大することを示す。
【００３６】
同様に、上記のコンセプトは、ダブルクランプされた複数のカンチレバーに対して実装され得る（ブリッジとしても既知）。更に、いくつかのメカニカルバンプは、幾何学形状を更に最適化するべく、用いられ得る。例として、図１１は、本発明の一実施形態による、複数のメカニカルバンプを用いる複数の非線形ばねの可能な幾何学形状の変更形態を例示する概略図１１００である。
【００３７】
本発明の別の実施形態による第４の態様において、相補的ロジックのための１つのデバイスまたは複数のデバイスが説明される。比較として、図６は、ＰリレーおよびＮリレーとラベリングされた図２の２つのナノワイヤリレーを使用する相補的インバータの動作を示す。２つのリレー（Ｍ３およびＭ４）のゲートの全ては、電気的に接続され、Ｖｉｎ１とラベリングされたインバータの入力部である。複数のリレーは、インバータの出力部であり、ＶｏｕｔとラベリングされるＭ５と接触する。「Ｐ」リレー（Ｍ２）は、基準オン状態電圧に接続され、「Ｎ」リレー（Ｍ１）は、基準オフ状態電圧に接続される。各リレーの物理的動作は、図２の単純なリレースイッチに類似する。図１２は、本発明の一実施形態による、（ａ）入力がオフであり、出力がオンであり、（ｂ）入力がオンであり、出力がオフである、相補的リレーインバータを例示する概略図１２００である。
【００３８】
図１２の（ａ）を参照すると、オフ状態電圧を有する入力は、Ｐリレーをオンにし（出力部Ｍ５をＭ２に接続する）、Ｎリレーをオフにし、オン状態電圧を有する出力をもたらす（入力から反転される）。図１２の（ｂ）に示されるように、オン状態電圧を有する入力は、Ｎリレーをオンにし（出力部Ｍ５をＭ１に接続する）、Ｐリレーをオフにし、オフ状態電圧を有する出力をもたらす（入力から反転される）。図１２に示される複数のオフ状態は、図２の（ｃ）におけるオフ状態に対応するが、これは、図２（ａ）におけるオフ状態でもある。
【００３９】
一実施形態において、上記の複数の利点は、インバータの相補的レイアウトの提供により、デバイスを基準電位に対する抵抗負荷に接続することなく、デバイスの出力が常に規定されることを可能にすることを含むが、これは通常であればエネルギー損失の原因である。動作は、単純なｎ型のみ、またはｐ型のみのＭＯＳインバータより優れ、典型的なＣＭＯＳインバータに類似する。更に、一実施形態において、１リレー毎に複数のゲートを含む複数の構造体を用いることにより、２つのリレーのみを有する相補的ＮＡＮＤ、ＮＯＲ、およびＸＮＯＲロジックゲートを製造することが可能である。例として、図１３Ａ〜図１３Ｃは、本発明の一実施形態による、１リレー毎の複数のゲート（入力）を使用する相補的ロジック（ａ）ＮＯＲ、（ｂ）ＮＡＮＤ、および（ｃ）ＸＮＯＲリレーを例示する概略図１３００である。
【００４０】
図１３Ａ〜図１３Ｃを参照すると、従来のＣＭＯＳロジックと比較して、複雑度が低減されている。複数の設計は、１または複数のゲートをプルインリレーに採用し得るように、異なるサイズの複数のビームを用いる。例えば、ＮＯＲロジックリレーについては、ＶＤＤに接続されるリレーは、係合するべく、Ｖｉｎ１およびＶｉｎ２の双方からの電位差が必要とされるように、大きいばね定数を有するが（硬い）、ＧＮＤに接続されるリレーは、小さいばね定数を有し（コンプライアントである）、従って、Ｖｉｎ１またはＶｉｎ２の場合に係合し得る。従って、出力部は、Ｖｉｎ１＝０、かつＶｉｎ２＝０の場合に、ＶＤＤのみに接続される。他の複数のシナリオについては、出力部は、ＧＮＤに接続される。類似の複数アプローチは、ＮＡＮＤおよびＸＮＯＲに用いられる。一実施形態において、１リレー毎に複数のゲートを用いるコンセプトは、ビーム、そして非反転ロジック（ＡＮＤ、ＯＲ、ＸＯＲ）の下に全ての入力部を配置することにより、３つまたはそれより多い入力部に拡張され得る。
【００４１】
本発明の別の実施形態による第５の態様において、キャッチ・リリースリレーが説明される。例として、図１４は、本発明の一実施形態による、作動電圧およびスイッチングエネルギーを低減するべく、キャッチ・リリース機構内でビームに格納されたエネルギーを用いる利点を例示する概略図１４００である。図１５は、本発明の一実施形態による、キャッチ・リリースリレーのタイミングチャート１５００および対応する概略図１５０２である。
【００４２】
図１４および１５を参照すると、キャッチ・リリースリレー構造体は、２つのゲートを有し、リレーを反対の方向に作動させる、シングルまたはダブルクランプされたカンチレバービームを含み得る。また、構造体は、トップコンタクトおよびボトムコンタクトを含み、ビームがいずれかの接点に触れると、電流経路が確立される。機械的リレーが作動されると、エネルギーは、電位エネルギーとしてビームに格納される。典型的なリレー構成において、格納されたエネルギーは、リレースイッチングエネルギーがビームに格納されたエネルギーであると算出されるように、リレーがスイッチングする場合に放散される。しかし、一実施形態において、ダブルゲートリレー構造体は、このエネルギーのほとんどを再利用し得る。ビームがある接点からリリースされると、格納された電位エネルギーは、運動エネルギーに変換され、ビームを反対の接点により近づけ、構造体のスイッチングエネルギーおよび作動電圧を著しく低減するのに役立つ。典型的に、機械的構造体は、１００を超える「Ｑ」係数を有するが、これは、エネルギーの１パーセント未満が１発振毎に放散され、従ってリレーの格納されたエネルギーの主要部は、再利用され得ることを意味する。機械的リレーが作動されると、その動きによる運動エネルギーを得ることを理解されたい。典型的なリレー構成において、この運動エネルギーは、リレーがスイッチングし、スイッチングエネルギー損失の成分である場合に放散される。リレーにおけるばねの電位エネルギーは、スイッチングサイクルにおいて必ずしも「喪失」されたわけではなく、喪失されたのは、運動エネルギーである。リレーにおけるスイッチングエネルギーの他の成分は、充電による容量性エネルギーであり、これは、スイッチングサイクルにおいて喪失される。
【００４３】
関連する複数の作動電圧、および初期的状態においてビームを提供するエネルギーは、次のキャッチ・リリース動作よりも大きい。しかし、一実施形態において、次の作動は、はるかに低い電圧を要求する。作動電圧を低下させることは、ナノメカニカルリレーに固有の複数の「接着特性」を回避するのに役立ち得る。ばねが、十分なばね復元力を有するべく、より硬く、しかし次の作動のための低い電圧作動を有するように設計され得るからである。キャッチ・リリースリレーは、インバータまたはロジックゲートデバイスにおいて用いられ得る。より低い電圧作動は、デバイスを、複数のフロントエンドＣＭＯＳプロセスとより互換性のあるものにし得る。
【００４４】
更に例証するならば、図１６は、本発明の一実施形態による、単体でクランプされたカンチレバービームのためのキャッチ・リリース戦略における作動電圧の低減を推定する、プロット１６００である。ＶＩは、初期作動（および、キャッチ・リリース機構が使用されない場合には次の作動）に必要とされる電圧であり、Ｖ２は、ビームを「キャッチ」するのに必要とされる低減された電圧である。
【００４５】
本発明の別の実施形態による第６の態様において、切断ソースを有するハイブリッドＭＯＳリレートランジスタが説明される。例として、図１７は、本発明の一実施形態による、（ａ）ディセーブルにされた状態で、（ｂ）ＭＯＳゲートが起動され、反転チャネルが形成され、（ｃ）ナノワイヤがソースに接触し、トランジスタを有効にする、ハイブリッドＭＯＳリレートランジスタを例示する概略図１７００である。
【００４６】
図１７を参照すると、従来のＭＯＳゲート（電圧Ｖｇを有する）およびドレイン（電圧Ｖｄを有する）がナノワイヤのアンカー領域に配置される、ハイブリッドＭＯＳリレーが示される。ＭＯＳゲートおよびドレインは、ナノワイヤの周囲を包み得る。一実施形態において、ナノワイヤは、ＭＯＳゲート下の領域のドーピングと反対にドープされた半導体である（ｐ型ドープが図１７に示される）。トランジスタのソースは、初期的オフ状態にあるナノワイヤに接続されていない。リレーゲート（電圧Ｖｒを有する）は、基準電圧に接続される。しかし、一実施形態において、リレーゲートは、任意選択であり、より大きいソース領域で代替され得る。
【００４７】
再び図１７を参照すると、ナノワイヤをソースに接続し、トランジスタをイネーブルにするべく、Ｖｄは、基準ドレイン電圧に設定され、Ｖｒは、接地電圧等、Ｖｄとは異なる基準電圧に設定される。図１７の（ｂ）に示されるように、Ｖｇは、反転層がＭＯＳゲート下のナノワイヤにおいて形成されるように設定される。この構成は、電位差をリレーゲートとナノワイヤへのソースとの間に形成させる。図１７の（ｃ）に示されるように、ナノワイヤは、ソースに向かって移動し、ソースに接触する。接触は、ソースからドレインへの導電経路を生成する。次に、ＭＯＳゲートは、典型的トランジスタゲートとして機能する。しかし、反転層があまりに長く取り外されると、ナノワイヤは、ソースから切断される。電気スイッチングは、機械的な動きよりもはるかに速く生じ得るので、一実施形態において、ナノワイヤは、反転層が長い時間に渡る重大なデューティサイクルを超えて存在する場合、ソースに依然として接続されたままである。
【００４８】
ナノワイヤをソースから切断し、トランジスタをディセーブルにするべく、Ｖｇは、ナノワイヤ中の下にある反転層が十分に長い期間、取り外されるように変更される。これは、存在する場合、ソースまたはリレーゲートの電位に向かってナノワイヤの電位を移動させる。電位差は、低減され、または取り除かれるので、ナノワイヤを支持する力は、低減され、または取り除かれる。従って、ナノワイヤは、ソースから離れて移動し、ソースから切断し、図１７の（ａ）における初期位置に戻る。その地点において、ソースからドレインへの導電経路は存在しない。
【００４９】
一実施形態において、典型的ＣＭＯＳトランジスタと比較される複数の利点としては、そのようなハイブリッドトランジスタがソースからドレインへの実質的にゼロのオフ状態電流を有することが、挙げられる。なぜなら導電性要素（例えば、ナノワイヤ）は、ソースから物理的に切断するからである。メカニカルスイッチ（例えば、図２における）と比較すると、ハイブリッドトランジスタは、ＭＯＳトランジスタにおいて変化する複数の電子エネルギーレベルから生じるスイッチング機構により、より迅速にスイッチングし、これは比較的迅速な処理である。
【００５０】
本発明の別の実施形態による第７の態様において、ナノワイヤリレーを有する複数のパワーゲーティングＭＯＳトランジスタが説明される。例として、図１８は、本発明の一実施形態による、２つのＣＭＯＳインバータへパワーを制御するリレーの回路概略図１８００である。
【００５１】
図１８を参照すると、図２のナノワイヤリレーが、２つのＣＭＯＳインバータ（ＩＮＶ１およびＩＮＶ２）へのパワーをゲートする、可能な回路が示される。しかし、（例えば、リレーが十分な電流を搬送できる場合には）任意のタイプおよび任意の数の回路が用いられ得ることを理解されたい。ナノワイヤリレー上のＲＧ、ＲＤ、およびＲＳは、図２において、ゲート、端子１、および端子２にそれぞれ対応する。Ｖｃｃは、電源電圧である。リレーがオフの場合、パワーは、複数のＭＯＳトランジスタに提供されない。リレーがオンの場合、複数のＭＯＳトランジスタへのパワーは提供され、複数のデバイスは、典型的なＣＭＯＳインバータのように動作する。一実施形態において、リレーにおけるナノワイヤは、ＭＯＳトランジスタと同一の半導体材料から製造され得る。
【００５２】
一実施形態において、利点としては、ＭＯＳトランジスタに代えてナノワイヤリレーを用い、パワーを複数のＭＯＳ回路にゲートしてより低いエネルギー利用を可能にすることが挙げられる。リレーは、ＭＯＳゲーティングトランジスタよりも低いスイッチングエネルギーを有し、オフ状態にあるときに複数の端子から電流を漏洩しないので、低いエネルギーが使用される。また、より低いエネルギー利用は、熱的により冷却されたスイッチをもたらす。更に、製造工程が複数のＭＯＳトランジスタと類似し、主要な要素が複数のＭＯＳデバイスにおいて用いられる一次的半導体材料であり得るので、きめ細やかなパワーゲーティングは、そのようなナノワイヤリレーを用いて実現され得る。
【００５３】
本発明の別の実施形態による第８の態様において、不揮発性ナノメカニカルメモリデバイスが説明される。例として、図１９は、本発明の一実施形態による、（ａ）メモリセルの初期的オフ状態、（ｂ）ビット線が基準に接続されるオン状態、および（ｃ）交互のオフ状態におけるメカニカルＮＶＭデバイスを例示する概略図１９００である。
【００５４】
図１９を参照すると、不揮発性メモリ（ＮＶＭ）デバイスとして動作するナノワイヤリレーが示される。Ｍ１は、電圧Ｖｏｕｔを有するビット線である。これは、メモリセルのビット状態である。Ｍ２は、基準オン状態電圧Ｖｒｅｆに接続される。ＧＭ１は、書き込み線であり、ＧＭ２は、消去線である。メモリセルのビット状態をオンに設定するべく、書き込み線が使用され、電圧をＧＭ１に印加してＧＭ１とＭ２との間の電圧差を生成する。図９の（ｂ）に示されるように、ナノワイヤは、ＧＭ１に向かって移動し、Ｍ１と接触し、Ｍ１をＭ２に接続する。ここで、Ｍ１上の電圧は、Ｖｒｅｆであり、ビット状態は、オンである。ＧＭ１とＭ２との間の電圧差が取り除かれる場合、例えば、デバイスへのパワーが喪失された場合、ナノワイヤは、工作された界面接着によりＭ１に依然として付着することになる。従って、状態は、不揮発性である。
【００５５】
メモリセルのビット状態をオフに設定するべく、消去線が使用され、電圧をＧＭ２に印加し、ＧＭ２とＭ２との間の電圧差を生成する。図１９の（ｃ）に示されるように、ナノワイヤは、ＧＭ２に向かって移動し、Ｍ１から切断する。Ｍ１は、もはやＭ２に接続されていないので、ビット状態はオフである。ＧＭ２とＭ２との間の電圧差が取り除かれた場合、例えば、デバイスへのパワーが喪失された場合、ナノワイヤは、複数のデバイスパラメータに応じて、界面接着によりＧＭ２側に依然として接続されるか、または図１９の（ａ）の状態に戻り得る。いずれの場合も、Ｍ１およびＭ２は、導電性経路を有せず、ビットセルは、依然としてオフ状態である。従って、状態は、不揮発性である。
【００５６】
図１９のデバイスは、２つの可能な状態で示される。しかし、ナノワイヤを取り囲む追加のビット線および書き込み線が存在する場合、より多くの状態が存在し得ることを理解されたい。例として、一実施形態において、追加のビット線および書き込み線がページの後方および上方で視野に含まれる場合に、４つのメモリ状態が実現され得る。更に、デバイスは、読み込みおよび書き込み能力を提供するためのＣＭＯＳ回路に結合され、類似の製造工程ゆえに密接に集積化され得る。一実施形態において、複数の利点としては、１ビット状態毎の電荷を保持しない安全上の利点を有するＮＶＭリレーデバイスの製造が挙げられる。これは、ＳＥＭ受動電圧コントラスト等、権利を侵害するリバースエンジニアリング方法が状態を読み取るのを阻止する。
【００５７】
本発明の別の実施形態による第９の態様において、電子トンネルリレーが説明される。例として、図２０は、本発明の一実施形態による、概略図の左側部分がリレーのオフ状態を例示し、概略図の右側部分がリレーのオン状態を例示する、いくつかの電子トンネルリレー幾何学形状を例示する概略図２０００である。複数のリレー作動電圧は、各図のゲート電極の下に示される。
【００５８】
図２９を参照すると、複数の電気的接触間の表面接着力は、複数のリレー構造体にとり、スイッチングをより困難なものとする。この問題を軽減するべく、リレーの幾何学形状は、電子トンネルによる電流伝導を可能にするのに十分に近づいて、しかし表面接着力を最小化するのに十分に離れて、１または複数のビームが入射されるように設計され得る。電子トンネルは、２つの電極間の物理的接触なしに、複数の電子が有限電位障壁（空気等）を通ることを可能にする。ビームは、構造体をリリースするべく表面接着力を克服することを必要としないので、これらの構造体は、複数のコンプライアントばねおよび低い作動電圧を用いて設計され得る。作動電圧は、リレーが典型的リレー機構におけるようにオンにするのに大きな機械的変位を必要としないので、更に低減される。
【００５９】
図２１は、本発明の一実施形態による、リレーの概略図に基づくトンネル接合の距離の関数としての正規化された吸引力およびリレー電流のプロット２１００である。接着力が低減されるが、リレーを通る同様の複数の電流を維持し得る設計点が存在する。図２２は、本発明の一実施形態による、電子トンネルの表面積を増大させるのに利用可能な異なる接合幾何学形状を例示する概略図２２００である。
【００６０】
図２１を参照すると、トンネル接合を用いるリレーのシミュレーションおよびモデルが示される。リレーを通る抵抗は、ビームを通る抵抗およびトンネル接合を通る抵抗の和である。電子トンネルがほぼ確実である複数の短い距離で、ビームを通る抵抗が複数のリレー抵抗より優勢であるが、複数の長い距離については、電子トンネル抵抗が優勢である。また、図２１は、ファン・デル・ワールス接着力をギャップ距離の関数として説明する。一実施形態において、複数の接着力がリレーを通る抵抗に影響することなく、著しく低減され得る設計点が存在する。また、図２２に示されるように、異なる複数のリレー接触構造体は、トンネル接合の表面積を増大させるように使用され得る。
【００６１】
本発明の別の実施形態による第１０の態様において、メカニカル共振発振器が説明される。例として、図２３は、本発明の一実施形態による、（ａ）一方の側にアンカー留めされ、（ｂ）両側にアンカー留めされた複数のナノワイヤを用いるメカニカル共振発振器を例示する概略図２３００である。小さいＡＣ入力は、プルイン電圧よりも小さいＤＣ分極バイアスの上面に印加される。共振周波数で、より大きいリアクタンス電流は、ワイヤの機械的共振に起因して（複数の矢印により表される）ナノワイヤとゲートとの間で生じ得る。
【００６２】
次に、図２３を参照すると、ＲＦ共振器としてのナノメカニカル構造体の別の可能な用途が示される。プルイン電圧よりも小さいＤＣ分極電圧は、ワイヤが小量だけ反れるように、ゲート（ＧＭ）およびナノワイヤ全体に渡り印加される。ナノワイヤが反れる量は、ゲートと接触しないように、小さくなる（ゲート上の絶縁体は、厳密には必要ではない）。小さいＡＣ電圧は、ＤＣ電圧上にスパーインポーズされ、ナノワイヤの機械的共振モードを励起するべく印加される。共振周波数で、時間で変動する電圧によるコンデンサ全体に渡る固有ＡＣ電流に加えて、より大きい無効電流は、ナノワイヤの共振移動に起因して生じ、これは時間で変動するリアクタンスをもたらし得る。
【００６３】
図２４は、本発明の一実施形態による、（ａ）ナノメカニカル共振器の小信号電気等価回路のチャート２４００、ならびに（ｂ）一方の側にアンカー留めされ、５０ｎｍ〜１μｍの長さおよび５ｎｍおよび１０ｎｍの厚さを有する、複数のナノワイヤの自然周波数（第１および第２のモード）に対する算出結果のプロット２４０２を含む。
【００６４】
図２４（ａ）を参照すると、ナノメカニカル共振器の電気等価回路が示される。時間ｔを伴うＡＣ電圧ｖ（ｔ）については、静電容量Ｃ０を通る通常の電流経路に加えて、インダクタンス、キャパシタンス、ならびにＬｍ、Ｃｍ、およびＲｍの抵抗をそれぞれ有する共振回路を通る、平行な電流経路が存在する。下付き文字ｍは、ナノワイヤの機械的な動きから生じたことを意味する。小信号の限度において、Ｌｍ＝Ｍ／η２およびＣｍ＝η２／Ｋであり、式中、ＭおよびＫは、ビームのそれぞれ質量および有効ばね定数である。ηは、η＝εＡＶｐ／ｇ２として規定された電気機械変換係数であり、式中、εは誘電率であり、Ａはコンデンサ面積であり、ＶｐはＤＣ分極電圧であり、ｇはギャップの厚さである。ナノワイヤの自然周波数は、
【数１】
2016519831.tif 000003
として表される。抵抗は、
【数２】
2016519831.tif 000004
としての制動から生じ、式中、Ｑは性質係数であることに留意されたい。厚さａ、幅ｂ、および長さＬを有する矩形ワイヤについては、Ｍ＝ρａｂＬ、ρは質量密度であり、古典的ビーム理論は、Ｋ＝Ｅｂａ３ａｎ４／１２Ｌ３と示し、式中、Ｅは弾性係数であり、ａｎはｎ番目の波数である。
【００６５】
動作周波数は、デバイス構造、ワイヤ寸法、およびＤＣバイアスを変更することにより調整され得る。同一の複数のナノワイヤ寸法については、一方の側にアンカー留めされた複数の共振器（図２３の（ａ）を参照されたい）は、両側にアンカー留めされたもの（図２３の（ｂ）を参照されたい）よりも低い複数のプルイン電圧および共振周波数を示す。また、共振周波数は、ＤＣ分極電圧により変調される。形状および有効剛性は、ナノワイヤが反れると、変化するからである。これは、電気的に同調可能な共振器の中心周波数を可能にする。また、共振周波数が、長さおよび厚さ等のビームの物理的寸法に依存することが重要である。図２４の（ｂ）は、一方の側でアンカー留めされ、異なる複数の長さおよび厚さを有する複数のナノワイヤの第１および第２の自然周波数の算出結果を示す。他の全てのナノワイヤのパラメータは、図３のものと同一である。長さが減少し、厚さが増大すると、自然周波数は増大することに留意されたい。
【００６６】
一実施形態において、ナノメカニカル発振器の複数の利点としては、オンチップ、モノリシックなＲＦフィルタ、および複数の発振器コンポーネントをＣＭＯＳと集積化する能力が挙げられるが、これに限定されない。動作周波数は、広範囲に渡って複数のビーム寸法および複数のアンカー留め状態を変更することにより選択され、複数のＤＣバイアス状態により更に調整され得る。また、大量のＣＭＯＳと互換性のあるプロセスは、出力信号を増大させることができるように、共振デバイスの大きなアレイの実装を可能にする。
【００６７】
図２５は、本発明の一実施形態による、（ａ）一方の側（Ａ―Ｆ）でアンカー留めされワイヤと、両側（Ａ―Ａ）でアンカー留めされた複数のワイヤのＤＣ分極電圧に対する小信号共振周波数（第１のモード）のプロット２５００、および（ｂ）Ａ―Ａ構造体のＡＣ電流振幅における周波数応答のプロット２５０２を含む。Ａ―Ａ構造体は、より高いプルイン電圧（ＤＣバイアスのより大きな距離）および共振周波数を示す。双方の場合において、共振周波数は、ＤＣバイアスが増大すると、減少する。共振周波数付近において、ＡＣ電流の大きさは、ワイヤの機械的共振に起因する大きなピークを示し、応答は、Ｑを増大させることに伴って増大する。
【００６８】
次に、図２５を参照すると、複数のナノメカニカル共振器に対する数値的シミュレーション結果が示される。複数のワイヤ寸法および係数は、図２のデバイスに関連して説明された複数のシミュレーションにおけるものと同一である。図２５の（ａ）において、ＤＣ分極電圧に対する共振周波数（第１のモード）は、一方の側でアンカー留めされたワイヤ（アンカー留め―フリー、「Ａ―Ｆ」）および両側でアンカー留めされたワイヤ（アンカー留め―アンカー留め、「Ａ―Ａ」）の２つの場合について示される。プルイン電圧および共振周波数は、Ａ―ＦにおけるよりもＡ―Ａにおいて高い。双方の場合において、共振周波数は、ＤＣバイアスが増大すると、減少する。図２５の（ｂ）は、Ｖｐ＝１Ｖであり、ｖａｃ＝２０ｍＶの大きさのＡＣ電圧を有するＡ―Ａ構造体に対するＡＣ電流の大きさの周波数応答を示す。応答は、同一のＡＣ入力用の静的平行板コンデンサを通って流れるＡＣ電流を表す、Ｃ０ｄｖ／ｄｔと比較される。共振周波数付近（およそ３．３７ＧＨｚ）で、共振器は、ワイヤの機械的共振に起因するバックグラウンド電流に加えて、大きいＡＣ電流を示し、応答は、Ｑが増大すると、増大する。
【００６９】
本発明の別の実施形態による第１１の態様において、シリコンの複数のピエゾ抵抗素子特性の電流変調が、説明される。例として、図２６は、本発明の一実施形態による、ゲートバイアスが、機械的ビームの歪みを変更し、ビームおよびソース／ドレイン電極を通る電流を変調するリレーとゲート電極との間の吸引力をどのようにもたらすかを例示する、概略図２６００である。
【００７０】
一般に、一実施形態において、カンチレバー状のデバイスは、デバイスを通って流れる電流を変更する、ビームを通る抵抗の変化を変換するべく、機械的移動または変形を用い得る。機械的移動または変形は、ゲート電極がどのようにリレー状デバイスを作動させるかと同様に、ゲート電極を介して静電的気に制御され得る。このデバイスは、シリコンの複数のピエゾ抵抗素子特性を用い、機械的変形は、ビーム上の歪みを変化させ、これによりビームおよびソース、ならびにドレイン電極を通る抵抗（および電流）の変化に変換する。一実施形態は、機械的構造体を変調するべく用いられる、ゲート電極を有するデバイスと、カンチレバーの２つの端部を接続するソース電極およびドレイン電極を含む。図２６を再び参照すると、デバイスは、複数の金属電極間の物理的接触を必要とせず、これは、表面接着力を低減し、デバイスの信頼性を向上させる。また、デバイスは、ゲート電極がビームを共振（ＡＣ信号）に駆動し、自然周波数からの共振周波数（ＤＣ信号）を変更するべく用いられる共振器デバイスとして用いられ得る。複数の感知信号は、ビームの抵抗変調によりピックアップされる。
【００７１】
図２７は、本発明の一実施形態による、（構造体Ａ）ソース／ドレイン電極が圧縮歪みを受け、ビームが「バックル」して歪みを軽減し、電圧が印加されると、ビームが矯正されて圧縮歪みを示す状況と、（構造体Ｂ）ソース／ドレイン電極が圧縮歪みを受け（バックルするのに十分な応力ではない）、電圧が印加されると、ビームが矯正され、チャネル全体に渡る歪みが低減されることを示す状況とを例示する概略図２７００である。
【００７２】
最大信号の変換については、ビームは、予め歪められ得る。構造体Ａについて示されるように、ソースおよびドレイン電極は、構造体が歪みを軽減するべくバックルするように、圧縮歪みに置かれる。ゲート電極を介して電圧が印加されると、ビームは、矯正され、次にビーム全体は、圧縮応力に置かれる。構造体Ｂは、ビームが応力を与えられ、従ってビームがバックルしないが圧縮応力を示す類似のコンセプトを示す。一実施形態において、ゲート電極とビームとの間に電圧を印可すると、圧縮応力を低減し、構造体を通る電流を変調する。予め歪められるか、または歪められない位置は、実質的な量の歪みではなく、わずかな歪みを有し得ることを理解されたい。例えば、ビームは、張力性または圧縮のゼロでない、わずかの最小の歪みを有し得るが、全体としての歪みエネルギーは、（バックルされるので）「線形」構成である場合よりも小さい。
【００７３】
図２８は、本発明の一実施形態による、異なるドーピングおよび結晶方位の幅１０ｎｍ、厚さ５ｎｍの印加ＤＣ電圧の関数としての抵抗変化シリコンナノリレーを示すプロット、ならびにナノリレーの機械的共振周波数付近の周波数の関数としての抵抗における変化を示すプロット２８０２を含む。
【００７４】
図２８を参照すると、印加される電圧の関数としての抵抗の変化をプロットする複数のシミュレーション結果は、図２７の構造体Ｂにおける幾何学形状に従う長さ２００ｎｍ、幅１０ｎｍ、および厚さ５ｎｍのシリコンナノリレーについて示される。ＤＣ電圧を印可すると、結晶方位および複数のドーププロファイルに応じて感知された抵抗を増大および減少させ得る。構造体が機械的共振周波数付近で励起する場合、応答が改善される。信号が非線形である場合、大きいＤＣ信号を用いてリレーをバイアスし、次いでバイアスポイントの周囲に小さいＡＣ信号を印加することで線形性を改善することが可能であり得る。
【００７５】
一実施形態において、本明細書において説明される複数のナノワイヤは、ワイヤまたはリボンとして寸法取りされ、尖っているか、あるいは丸い角を有し得る。一実施形態において、複数のナノワイヤは、シリコン、ゲルマニウム、もしくはこれらの組み合わせ、またはｎｉ―Ｖ材料の群等の材料から構成されるが、これらに限定されない。そのような一実施形態において、複数のナノワイヤは、単結晶である。例えば、シリコンナノワイヤについては、単結晶ナノワイヤは、例えば、ｚ方向の＜１００＞平面を有する（１００）世界シリコン方位に基づき得る。一実施形態において、断面斜視図のそのような複数のナノワイヤの寸法は、ナノスケールに基づく。例えば、特定の実施形態において、複数の最も小さいナノワイヤの寸法は、およそ２０ナノメートル未満である。本明細書において説明される複数のナノワイヤは、当技術分野において周知の複数の半導体処理アプローチを用いて、製造され得る。他の複数の実施形態において、リレーは、正方形およびラウンドコーナに限定されず、蝶ネクタイ幾何学形状、三角形、台形、または六角形等の他の複数の幾何学形状が用いられ得るが、これらに限定されない。
【００７６】
一般に、「マイクロ電気機械システム」（ＭＥＭＳ）および「ナノ電気機械的システム」という用語は、マイクロ電気デバイスまたはナノ電子デバイスにそれぞれ相当する寸法スケールを有する、いくつかの機械的構造体を組み込む装置を指す。典型的に、機械的構造体は、いくつかの形態の機械的な動きが可能である。従って、本明細書において企図されるＭＥＭＳおよび複数のナノ電気機械的システム構造体は、一実施形態において、ＭＥＭＳまたは複数のナノ電気機械システム技術の範囲内の任意のデバイスである。例えば、ＭＥＭＳまたはナノ電気機械システム構造体は、基板上でのリソグラフィ、堆積、およびエッチング処理を用いて製造された任意の機械的および電子的構造体であり得る。本発明の一実施形態によれば、ＭＥＭＳまたはナノ電気機械システム構造体は、共振器、センサ、検出器、フィルタ、またはミラー等のデバイスであるが、これらに限定されない。一実施形態において、ＭＥＭＳまたはナノ電気機械システム構造体は、共振器である。特定の実施形態において、共振器は、ビーム、板、および音叉、またはカンチレバーアーム等のものであるが、これらに限定されない。
【００７７】
図２９は、本発明の一実施形態による、コンピューティングデバイス２９００を例示する。コンピューティングデバイス２９００は基板２９０２を収容する。ボード２９０２は、プロセッサ２９０４および少なくとも１つの通信チップ２９０６を含むが、これらに限定されないいくつかのコンポーネントを含み得る。プロセッサ２９０４は、基板２９０２に物理的および電気的に結合される。また、いくつかの実装において、少なくとも１つの通信チップ２９０６は、基板２９０２に物理的および電気的に結合される。更なる複数の実装において、通信チップ２９０６は、プロセッサ２９０４の一部である。
【００７８】
複数の用途に応じて、コンピューティングデバイス２９００は、基板２９０２に物理的および電気的に結合され得、または結合されない他の複数のコンポーネントを含み得る。これらの他のコンポーネントとしては、揮発性メモリ、（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チュップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワー増幅器、全地球的測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量ストレージデバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）等）が挙げられるが、これらに限定されない。
【００７９】
通信チップ２９０６は、コンピュータデバイス２９００へのまたはコンピューティングデバイス２９００からのデータを転送するための複数の無線通信を可能にする。「無線」という用語およびその派生語は、変調された電磁放射を用いて、非固体の媒体を介してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を記載するために用いられ得る。用語は、関連するデバイスがワイヤを全く含まないことを暗示せず、いくつかの実施形態においてはそうでないことがある。通信チップ２９０６は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以上として指定されるその他の無線プロトコルを含むが、これらに限定されない、いくつかの無線規格またはプロトコルのうちいずれかを実装し得る。コンピューティングデバイス２９００は、複数の通信チップ２９０６を含み得る。例えば、第１の通信チップ２９０６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等のより短い距離の無線通信に専用であり、第２の通信チップ２９０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ等のより長い距離の無線通信に専用であってもよい。
【００８０】
コンピューティングデバイス２９００のプロセッサ２９０４は、プロセッサ２９０４内にパッケージされた集積回路ダイを含む。本発明のいくつかの実装において、プロセッサの集積回路ダイは、本発明の複数の実施形態に従って構築された１または複数のナノワイヤベースのメカニカルスイッチングデバイスを含む。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理し、当該電子データを、複数のレジスタおよび／またはメモリに格納され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部を指し得る。
【００８１】
また、通信チップ２９０６は、通信チップ２９０６内にパッケージされた集積回路ダイを含む。本発明の別の実装によれば、通信チップの集積回路ダイは、本発明の複数の実施形態に従って構築された１または複数のナノワイヤベースのメカニカルスイッチングデバイスを含む。
【００８２】
更なる複数の実装において、コンピューティングデバイス２９００内に収納された別のコンポーネントは、本発明の複数の実施形態に従って構築された１または複数のナノワイヤベースのメカニカルスイッチングデバイスを含む、スタンドアロンの集積回路メモリダイを含み得る。
【００８３】
様々な実装において、コンピューティングデバイス２９００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテーメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤ、またはデジタルビデオレコーダであってもよい。更なる複数の実装において、コンピューティングデバイス２９００は、データを処理するその他の電子デバイスであってもよい。
【００８４】
このように、本発明の複数の実施形態は、複数のナノワイヤベースのメカニカルスイッチングデバイスを含む。
【００８５】
一実施形態において、ナノワイヤリレーは、基板の上方に配置された空隙内に配置されるナノワイヤを含む。ナノワイヤは、アンカー留めされた部分および吊るされた部分を有する。第１のゲート電極は、空隙に隣接して配置され、ナノワイヤから離間して配置される。第１の導電性領域は、第１のゲート電極および空隙に隣接して配置され、ナノワイヤから離間して配置される。
【００８６】
一実施形態において、ナノワイヤは、１つのアンカーにより固定されたナノワイヤであり、ナノワイヤのアンカー留めされた部分は、ナノワイヤの１つの端部のみを含む。ナノワイヤの１つの端部は、第１のゲート電極に隣接して配置された第２の導電性領域に結合され、第１のゲート電極により第１の導電性領域から分離される。
【００８７】
一実施形態において、第１の導電性領域および第２の導電性領域は、金属または半導体材料から構成される。
【００８８】
一実施形態において、ナノワイヤは、２つのアンカーにより固定されたナノワイヤであり、ナノワイヤのアンカー留めされた部分は、ナノワイヤの第１の端部およびナノワイヤの第２の端部を含む。ナノワイヤの第１の端部は、第１のゲート電極に隣接して配置された第２の導電性領域に結合され、第１のゲート電極により第１の導電性領域から分離される。ナノワイヤの第２の端部は、第１の導電性領域および空隙に隣接して配置された、第２のゲート電極に隣接して配置されるアンカー領域に結合される。第２のゲート電極は、ナノワイヤから離間して配置され、第１の導電性領域により第１のゲート電極から分離される。
【００８９】
一実施形態において、第１の導電性領域および第２の導電性領域は、金属または半導体材料から構成され、アンカー領域は、導電性または絶縁性材料から構成される。
【００９０】
一実施形態において、ナノワイヤは、基板と平行に方向付けられる。
【００９１】
一実施形態において、ナノワイヤは、基板と垂直に方向付けられる。
【００９２】
一実施形態において、空隙は、真空空間を含み、気体を充填され、または液体を充填される。
【００９３】
一実施形態において、空隙は、気密に封止される。
【００９４】
一実施形態において、ナノワイヤリレーは、メカニカルロジックスイッチ、基本的論理スイッチ、非線形ばねを有するメカニカルロジックスイッチ、相補的ロジックのためのデバイス、キャッチ・リリースリレー、切断ソースを有するハイブリッドＭＯＳリレートランジスタ、パワーゲーティングリレー、不揮発性メモリデバイス、電子トンネルリレー、またはメカニカル共振発振器等のデバイス内に含まれるが、これらに限定されない。
【００９５】
一実施形態において、方法は、オフ位置からオン位置へとナノワイヤリレーをスイッチングする段階を備える。ナノワイヤリレーは、空隙内に配置され、基準電圧電極によりアンカー留めされる吊られた部分を有するナノワイヤと、空隙に隣接して配置されたゲート電極と、ゲート電極および空隙に隣接して配置された出力端子電極とを含む。方法は、ゲート電極の電圧（Ｖｇ）と基準電圧電極の電圧（Ｖｒｅｆ）との間の絶対差が閾値電圧よりも大きくなるように、Ｖｇを設定する段階を伴う。静電力は、ナノワイヤとゲート電極との間で生じ、ゲート電極および出力端子電極に向かってナノワイヤの吊られた部分を移動する。ナノワイヤの吊られた部分は、出力端子電極に接触し、出力端子電極と基準電圧電極との間に電気経路を生成する。
【００９６】
一実施形態において、ナノワイヤの吊られた部分を出力端子電極に接触させ、出力端子電極と基準電圧電極との間に電気経路を生成する段階は、出力端子電極の電圧（Ｖｏｕｔ）をＶｒｅｆにする。
【００９７】
一実施形態において、ナノワイヤの吊られた部分を出力端子電極に接触させる段階は、ナノワイヤの吊られた部分をゲート電極に接触させる段階を更に伴うが、基準電圧電極とゲート電極との間に、電気経路は、生成されない。
【００９８】
一実施形態において、ナノワイヤの吊られた部分を出力端子電極に接触させる段階は、ナノワイヤのアンカー留めされない端部を出力端子電極に接触させる段階を伴う。
【００９９】
一実施形態において、ナノワイヤのアンカー留めされない端部を出力端子電極に接触させる段階は、ナノワイヤのアンカー留めされない端部とアンカー留めされた端部との間のナノワイヤの一部における機械的止め部により、ナノワイヤの動きを制限する段階を伴う。これは、非線形ばねとして一般化され、非線形ばねは、複数の機械的止め部、非線形材料、または幾何学形状の複数の変更（ダブルクランプビーム等）を使用して実行され得る。
【０１００】
一実施形態において、ナノワイヤのアンカー留めされない端部とアンカー留めされた端部との間のナノワイヤの一部の位置は、ナノワイヤのばね復元力を最大化するように選択される。
【０１０１】
一実施形態において、ナノワイヤの吊られた部分を出力端子電極に接触させる段階は、ナノワイヤのアンカー留めされない端部とアンカー留めされた端部との間のナノワイヤの一部を接触させる段階を伴う。
【０１０２】
一実施形態において、ナノワイヤのアンカー留めされない端部とアンカー留めされた端部との間のナノワイヤの一部の位置は、ナノワイヤのばね復元力を最大化するように選択される。
【０１０３】
一実施形態において、方法は、オン位置からオフ位置へとナノワイヤリレーをスイッチングする段階を備える。ナノワイヤリレーは、空隙内に配置され、基準電圧電極によりアンカー留めされる吊られた部分を有するナノワイヤと、空隙に隣接して配置されたゲート電極と、ゲート電極および空隙に隣接して配置された出力端子電極とを有するナノワイヤを含む。方法は、ゲート電極の電圧（Ｖｇ）と基準電圧電極の電圧（Ｖｒｅｆ）との間の絶対差が閾値電圧よりも小さくなるように、Ｖｇを設定する段階を伴う。静電力は、ナノワイヤとゲート電極との間で低下し、ゲート電極および出力端子電極からナノワイヤの吊られた部分を離す。ナノワイヤの吊られた部分は、出力端子電極から切断される。
【０１０４】
一実施形態において、ナノワイヤの吊られた部分を出力端子電極から切断する段階は、ナノワイヤの吊られた部分をゲート電極から切断する段階を更に伴う。
【０１０５】
一実施形態において、ナノワイヤの吊られた部分を出力端子電極から切断する段階は、ナノワイヤの吊られた部分とゲート電極との間の接触を維持する段階を伴うが、基準電圧電極とゲート電極との間に、電気経路は、生成されない。
【０１０６】
一実施形態において、オフ位置におけるナノワイヤの吊られた部分とゲート電極との間の接触を維持する段階は、オフ位置に比べてより少ないスイッチング時間を有するコラプスモードを提供し、ナノワイヤの吊られた部分は、ゲート電極から切断される。
【０１０７】
一実施形態において、半導体デバイスは、ソース領域とドレイン領域との間に配置された吊られた部分を有するナノワイヤを含む。ゲート電極は、ソース領域と複数のドレイン領域との間に配置され、ナノワイヤの吊られた領域に近接するが、離間して配置される。
【０１０８】
一実施形態において、ナノワイヤの吊られた部分は、ソース領域とドレイン領域との間の非線形的幾何学形状にある場合に、歪められない。
【０１０９】
一実施形態において、ナノワイヤの吊られた部分は、ソース領域とドレイン領域との間の線形幾何学形状にある場合に、圧縮して歪められる。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【国際調査報告】
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