(57)【要約】  グラフェン遮蔽体を有する三次元（３Ｄ）集積回路（３ＤＩＣ）が開示される。ある一定の実施形態においては、少なくとも１つのグラフェン層が３ＤＩＣの２つの隣接する階層の間に配置される。グラフェン層とは、原子が正六角形のパターンで配列された少なくとも１つの原子の厚さの、純粋な炭素製のシート状の層である。グラフェン層は、３ＤＩＣ内の任意の数の隣接する階層の間に配置され得る。例示的な実施形態においては、グラフェン層は、３ＤＩＣ内の隣接する階層または層の間に、階層間のクロストークを低減するために電磁妨害遮蔽体を設ける。他の例示的な実施形態においては、グラフェン層は、３ＤＩＣの周辺の領域に熱を向け放散させるヒートシンクを提供するために３ＤＩＣ内に配置され得る。いくつかの実施形態においては、グラフェン層は、ＥＭＩ遮蔽と熱遮蔽の両方を提供するように構成される。
2016511542.tif 000002
【特許請求の範囲】
【請求項１】
第１の構成要素を備えた第１の半導体集積回路階層と、
前記第１の半導体集積回路階層に対して垂直方向に配置された第２の構成要素を備えた第２の半導体集積回路階層と、
少なくとも１つのグラフェン層が前記第１または第２の構成要素の一部とならないように、前記第１の半導体集積回路階層と前記第２の半導体集積回路階層との間に配置された前記少なくとも１つのグラフェン層と、
を備えるモノリシック三次元（３Ｄ）集積回路（３ＤＩＣ）。
【請求項２】
前記少なくとも１つのグラフェン層が、接地に結合され、前記第１の半導体集積回路階層と前記第２の半導体集積回路階層との間に電磁遮蔽を提供する、請求項１に記載のモノリシック３ＤＩＣ。
【請求項３】
前記少なくとも１つのグラフェン層が、前記第１および第２の半導体集積回路階層内の内部に配置された能動素子から熱を伝導して放熱するように構成される、請求項１に記載のモノリシック３ＤＩＣ。
【請求項４】
前記少なくとも１つのグラフェン層が、少なくとも１つの開口を定義する、請求項１に記載のモノリシック３ＤＩＣ。
【請求項５】
前記少なくとも１つの開口を貫通し、前記第１の半導体集積回路階層内の第１の能動構成要素と、前記第２の半導体集積回路階層内の第２の能動構成要素とを結合する導電性ビアをさらに備える、請求項４に記載のモノリシック３ＤＩＣ。
【請求項６】
前記少なくとも１つのグラフェン層に熱的に接触している熱ビアをさらに備える、請求項１に記載のモノリシック３ＤＩＣ。
【請求項７】
モノリシック３ＤＩＣが外縁を備え、前記少なくとも１つの開口が前記外縁に近接している、請求項４に記載のモノリシック３ＤＩＣ。
【請求項８】
前記モノリシック３ＤＩＣが中心を備え、前記少なくとも１つの開口が前記中心に近接している、請求項４に記載のモノリシック３ＤＩＣ。
【請求項９】
前記モノリシック３ＤＩＣが外縁を備え、前記少なくとも１つの開口が前記外縁から内側に間隔を置いて配置される、請求項４に記載のモノリシック３ＤＩＣ。
【請求項１０】
前記少なくとも１つの開口中を通る熱ビアをさらに備える、請求項７に記載のモノリシック３ＤＩＣ。
【請求項１１】
前記第１の半導体集積回路階層を前記第２の半導体集積回路階層に接合する接合層をさらに備え、前記少なくとも１つのグラフェン層が、前記第１の半導体集積回路階層内の前記接合層より下に配置される、請求項１に記載のモノリシック３ＤＩＣ。
【請求項１２】
前記第１の半導体集積回路階層を前記第２の半導体集積回路階層に接合する接合層をさらに備え、前記少なくとも１つのグラフェン層が、前記第２の半導体集積回路階層内の前記接合層より上に配置される、請求項１に記載のモノリシック３ＤＩＣ。
【請求項１３】
前記接合層がアニールされた酸化物層を備える、請求項１１に記載のモノリシック３ＤＩＣ。
【請求項１４】
半導体ダイ中に統合される、請求項１に記載のモノリシック３ＤＩＣ。
【請求項１５】
前記モノリシック３ＤＩＣが統合される、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤからなる群から選択されたデバイスをさらに備える、請求項１に記載のモノリシック３ＤＩＣ。
【請求項１６】
第１の構成要素を備えた半導体階層を設けるための第１の手段と、
前記半導体階層を設けるための前記第１の手段に対して垂直方向に配置された第２の構成要素を備えた半導体階層を設けるための第２の手段と、
少なくとも一つのグラフェン層が前記第１または第２の構成要素の一部とならないように、半導体階層を設けるための前記第１の手段と半導体階層を設けるための前記第２の手段との間に配置された前記少なくとも１つのグラフェン層と、
を備えるモノリシック三次元（３Ｄ）集積回路（３ＤＩＣ）。
【請求項１７】
第１の構成要素を備えた第１の半導体階層を設けることと、
前記第１の半導体階層の表面上に少なくとも１つのグラフェンの層を配置することと、
前記少なくとも１つのグラフェンの層から前記第１の構成要素を電気的に隔離することと、
前記少なくとも１つのグラフェンの層が前記第１の半導体階層と前記第２の半導体階層との間にあり、前記第２の構成要素が前記少なくとも１つのグラフェンの層から電気的に隔離されるように前記少なくとも１つのグラフェンの層の上に第２の構成要素を備えた第２の半導体階層を設けることと、
を備えるモノリシック三次元（３Ｄ）集積回路（３ＤＩＣ）を形成する方法。
【請求項１８】
前記少なくとも１つのグラフェンの層中に開口を設けることをさらに備える、請求項１７に記載の方法。
【請求項１９】
前記第１の半導体階層内の第１の素子を前記第２の半導体階層内の第２の素子に電気的に結合するために前記開口中を通る導電性ビアをさらに備える、請求項１８に記載の方法。
【請求項２０】
前記モノリシック３ＤＩＣ内の熱を伝導するために前記開口中を通る熱ビアをさらに備える、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
[0001]本出願は、その全体が参照により本明細書に組み込まれる、２０１３年２月１２日に出願された「ＴＨＲＥＥ−ＤＩＭＥＮＳＩＯＮＡＬ（３−Ｄ）  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ（３ＤＩＣＳ）  ＷＩＴＨ  ＧＲＡＰＨＥＮＥ  ＳＨＩＥＬＤ，  ＡＮＤ  ＲＥＬＡＴＥＤ  ＣＯＭＰＯＮＥＮＴＳ  ＡＮＤ  ＭＥＴＨＯＤＳ」という名称の米国特許出願第１３／７６５，０６１号の優先権を主張する。
【０００２】
関連出願
[0002]本出願は、２０１３年２月１２日に出願された「ＩＯＮ  ＲＥＤＵＣＥＤ，ＩＯＮ  ＣＵＴ−ＦＯＲＭＥＤ  ＴＨＲＥＥ  ＤＩＭＥＮＳＩＯＮＡＬ，ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ（３ＤＩＣＳ），ＡＮＤ  ＲＥＬＡＴＥＤ  ＭＥＴＨＯＤＳ  ＡＮＤ  ＳＹＳＴＥＭＳ」という名称の米国特許出願第１３／７６５，０８０号に関する。
【０００３】
[0003]本開示の技術は三次元集積回路（３ＤＩＣ）に関する。
【背景技術】
【０００４】
[0004]モバイル通信デバイスは、現在の社会においては一般的になっている。これらのモバイルデバイスの普及は、そのようなデバイスで今有効である多くの機能によっても促進される。そのような機能への需要は、処理機能要件を増大させ、より強力な電池の必要性を生じている。モバイル通信デバイスのハウジングの限定された空間内で、電池が処理回路と競合する。これらのおよび他の要因は、回路内の構成要素および電力消費の縮小化の継続の原因となる。
【０００５】
[0005]構成要素の縮小化は、処理回路内のトランジスタおよび他のリアクタンス素子を含む、処理回路のすべての面に影響を及ぼす。１つの縮小化技法は、集積回路をＸ−Ｙ座標系だけでなく、Ｚ座標系にも配置することを伴う。すなわち、現在の縮小化技法は、より高いデバイスパッキング密度、より短い相互接続遅延、およびより低い費用を達成するために、三次元（３Ｄ）集積回路（３ＤＩＣ）を使用する。現在、３ＤＩＣを製造または形成するためにはいくつかの技法がある。
【０００６】
[0006]３ＤＩＣを形成するための第１の技法は、選択エピタキシャル層成長である。選択エピタキシャル層成長は、容認できるほどにかなり良い品質のＩＣを生産することができるが、この技法は、プロセスに関連する厳しい要求のために高価である。３ＤＩＣを形成するための第２の技法は、ウェーハオンウェーハ製造技法であり、それによって、電子構成部品は、２つ以上の半導体ウェーハ上に別々に組み立てられる。２つ以上の半導体ウェーハは積層され、位置合わせされ、接合され、ダイシングされて３ＤＩＣとなる。シリコン貫通ビア（ＴＳＶ）が必要とされ、積層されたウェーハ間に電気的接続を実施するように設けられる。積層されたウェーハのいずれかに不整合またはＴＳＶ欠陥は、様々な層上のＩＣの相互依存により全体として欠陥がある集積回路という結果になり得る。３ＤＩＣを形成するための第３の技法は、ダイオンウェーハ技法であり、それによって、電子構成要素が、２つの半導体ウェーハ上に組み立てられる。この技法においては、１つのウェーハがスライスされ、ダイシングされたダイが第２のウェーハのダイサイト上に位置合わせされ、接合される。このダイオンウェーハ技法にも、位置合わせ問題という欠点があり得る。３ＤＩＣを形成するための第４の技法は、ダイオンダイ技法であり、それによって、電子構成要素が複数のダイ上に組み立てられ、次いで積層され、位置合わせされ、接合される。この方式は、最終の３ＤＩＣを使用不能にし得る同じ不整合問題を受ける。
【０００７】
[0007]３ＤＩＣを形成するための第５の技法は、モノリシック技法であり、それによって、電子構成要素およびそれらの接続部は、単一の半導体ウェーハ上に層で組み立てられる。層は、イオンカッティングプロセスを通じて組み立てられる。このやり方で層を使用すると、精密な位置合わせおよびＴＳＶが不要になる。モノリシック方式では、その上に集積される構成要素を有するレセプタウェーハが用意される。酸化物層がレセプタウェーハの上面に形成される。ドナーウェーハにイオン（典型的には水素）注入プロセスを受けさせることによってドナーウェーハが用意される。次いで、イオン注入を伴うドナーウェーハの表面は、レセプタウェーハの酸化物層上に積層される。レセプタウェーハの酸化物層は、アニーリングプロセスを通じてドナーウェーハの表面に接合する。次いで、ドナーウェーハは、除去され、シリコン層がレセプタウェーハに移転される。追加の電子構成要素および相互接続部が順次移転シリコン層の上に製造される。モノリシック方式は、エピタキシャル成長よりも高価でなく、不整合の危険がなく、結果としてウェーハ対ウェーハ、ウェーハ対ダイ、またはダイ対ダイの位置合わせを利用する技法よりも機能的なデバイスとなる。
【０００８】
[0008]モノリシック方式は、設置面積が小さい集積回路を製造するが、三次元集積回路における能動構成要素の密度により、単純な二次元集積回路よりも相対的に大きな熱の量を発生する。温度が高いと、回路内の能動構成要素の性能にマイナスの影響を与え得る。さらに、単なる二次元ではなく三次元で回路を配列することにより、回路間の電磁妨害（ＥＭＩ）またはクロストークの新たな状況も生じる。ＥＭＩも、回路内の能動構成要素の性能にマイナスの影響を与える。
【発明の概要】
【０００９】
[0009]発明を実施するための形態に開示する実施形態は、グラフェン遮蔽体を有する三次元（３Ｄ）集積回路（３ＤＩＣ）を含む。関連する構成要素および方法も開示される。本明細書に開示するある一定の実施形態においては、少なくともグラフェン層が３ＤＩＣの２つの隣接する階層の間に配置される。グラフェン層とは、原子が正六角形のパターンで配列された少なくとも１つの原子の厚さの、純粋な炭素製のシート状の層である。グラフェン層は、３ＤＩＣ内の任意の数の隣接する階層の間に配設され得る。例示的な実施形態においては、グラフェン層は、３ＤＩＣ内の隣接する階層または層の間に、階層間のクロストークを低減するために電磁妨害（ＥＭＩ）遮蔽体を設ける。３ＤＩＣ内の隣接する階層における構成要素間のクロストークは、３ＤＩＣの性能にマイナスの影響を与え得る。他の例示的な実施形態においては、グラフェン層は、３ＤＩＣの周辺の領域またはヒートシンクに熱を向け放散させるヒートシンクを提供するために３ＤＩＣ内に配設され得る。いくつかの実施形態においては、グラフェン層は、ＥＭＩ遮蔽と熱遮蔽の両方を設けるように構成される。
【００１０】
[0010]一実施形態におけるこの点において、モノリシック３ＤＩＣが開示され、３ＤＩＣは、第１の構成要素を備えた第１の半導体集積回路階層を備える。３ＤＩＣは、第１の半導体集積回路階層に対して垂直方向に配置された第２の構成要素を備えた第２の半導体集積回路階層も備える。３ＤＩＣは、第１または第２の構成要素の一部とならないように第１の半導体集積回路階層と第２の半導体集積回路階層との間に配置された、少なくとも１つのグラフェン層も備える。
【００１１】
[0011]別の実施形態においては、モノリシック三次元集積回路が開示される。３ＤＩＣは、第１の構成要素を備えた半導体階層を提供するための第１の手段を備える。３ＤＩＣは、半導体階層を提供するための第１の手段に対して垂直方向に配置された第２の構成要素を備えた半導体階層を提供するための第２の手段も備える。３ＤＩＣは、第１または第２の構成要素の一部とならないように半導体階層を提供するための第１の手段と第２の手段との間に配置された、少なくとも１つのグラフェン層も備える。
【００１２】
[0012]別の実施形態においては、モノリシック三次元集積回路を形成する方法が開示される。方法は、第１の構成要素を備えた第１の半導体階層を提供することを備える。方法は、第１の半導体階層の表面上に少なくとも１つのグラフェンの層を配置することも備える。方法は、少なくとも１つのグラフェンの層から第１の構成要素を電気的に隔離することも備える。方法は、少なくとも１つのグラフェンの層が第１の半導体階層と第２の半導体階層との間にあり、第２の構成要素が少なくとも１つのグラフェンの層から電気的に隔離されるように、少なくとも１つのグラフェンの層の上に第２の構成要素を備えた第２の半導体階層を提供することも備える。
【図面の簡単な説明】
【００１３】
【図１Ａ】[0013]三次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）を組み立てるためにイオンカッティングプロセスにおける例示的な従来のステップを示す図。
【図１Ｂ】三次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）を組み立てるためにイオンカッティングプロセスにおける例示的な従来のステップを示す図。
【図１Ｃ】三次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）を組み立てるためにイオンカッティングプロセスにおける例示的な従来のステップを示す図。
【図１Ｄ】三次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）を組み立てるためにイオンカッティングプロセスにおける例示的な従来のステップを示す図。
【図２】[0014]イオンカッティングのための例示的な従来のプロセスを記載したフローチャートを示す図。
【図３】[0015]３ＤＩＣの構築における例示的なグラフェン移転を示す図。
【図４】[0016]３ＤＩＣの構築における例示的なエッチングステップを示す図。
【図５】[0017]３ＤＩＣの構築における例示的なシリコン移転ステップを示す図。
【図６】[0018]３ＤＩＣの構築における例示的な第２の階層作製ステップを示す図。
【図７】[0019]グラフェン遮蔽体を含む例示的な完成した３ＤＩＣを示す図。
【図８】[0020]線８−８に沿った図７の３ＤＩＣの例示的な断面図。
【図９】[0021]図３〜図８に示す３ＤＩＣの構築のための例示的なプロセスを示すフローチャート。
【図１０】[0022]図８の遮蔽された３ＤＩＣを含むことができる例示的なプロセッサベースのシスステムの構成図。
【発明を実施するための形態】
【００１４】
[0023]次に図面を参照して、本開示のいくつかの例示的な実施形態について説明する。「例示的な」という用語は、本明細書では「例、事例、または例示として働くこと」を意味するために用いられる。「例示的な」として本明細書に説明する任意の実施形態は、必ずしも、他の実施形態よりも好ましいまたは有利であるとみなされない。
【００１５】
[0024]発明を実施するための形態に開示する実施形態は、グラフェン遮蔽体を有する三次元（３Ｄ）集積回路（３ＤＩＣ）を含む。関連する構成要素および方法も開示される。本明細書に開示するある一定の実施形態においては、少なくとも１つのグラフェン層が３ＤＩＣの２つの隣接する階層の間に配置される。グラフェン層とは、原子が正六角形のパターンで配列された少なくとも１つの原子の厚さの、純粋な炭素製のシート状の層である。グラフェン層は、３ＤＩＣ内の任意の数の隣接する階層の間に配置され得る。例示的な実施形態においては、グラフェン層は、３ＤＩＣ内の隣接する階層または層の間に、階層間のクロストークを低減するために電磁妨害（ＥＭＩ）遮蔽体を提供する。３ＤＩＣ内の隣接する階層における構成要素間のクロストークは、３ＤＩＣの性能にマイナスの影響を与え得る。他の例示的な実施形態においては、グラフェン層は、３ＤＩＣの周辺の領域に熱を向け放散させるヒートシンクを提供するために３ＤＩＣ内に配置され得る。いくつかの実施形態においては、グラフェン層は、ＥＭＩ遮蔽と熱遮蔽の両方を提供するように構成される。
【００１６】
[0025]熱遮蔽体とＥＭＩ遮蔽体とを含む遮蔽された３ＤＩＣの実施形態について説明する前に、図１Ａ〜図１Ｄおよび図２を参照して、三次元集積回路の組立てに使用される従来のプロセスの短い概要が提供される。熱およびＥＭＩ遮蔽体を有する三次元集積回路の例示的な実施形態の説明が、図３を参照して以下に開始される。
【００１７】
[0026]この点において、図１Ａは、三次元集積回路（３ＤＩＣ）を作製するための従来のプロセスの第１のステップを示す。具体的には、シリコン（Ｓｉ）基板などの基板１２を有するレセプタウェーハ１０が設けられる。基板１２は基板手段と称され得る。第１の階層の電子構成要素（全体的に１４に示される）が、よく知られているように基板１２上に成長させられる。酸化物層１６が、電子構成要素１４の上に成長させられる。同時に、ドナーウェーハ１８が用意される。ドナーウェーハ１８はドナー手段と称され得る。ドナーウェーハ１８はシリコン材料でもあり得る。ドナーウェーハ１８は、ハンドリング部分２０をドナー部分２４から効果的に分離するイオン化領域２２を形成するためにイオンが注入される。従来の注入プロセスにより、局部的な高濃度ゾーン（デルタ注入ゾーンとも呼ばれる）の作製が可能になる。例示的なプロセスにおいて、イオンは水素イオンである。酸化物層２６が、ドナー部分２４上に成長させられる。
【００１８】
[0027]図１Ｂを参照すると、ドナーウェーハ１８が、酸化物層１６が酸化物層２６に接触するようにレセプタウェーハ１０の上面に積層される。酸化物層１６、２６は、接合のための手段と称され得る。酸化物層１６、２６は、相対的に低い温度プロセス（たとえば、およそ２５０℃から３５０℃までの間の）を通じて接合し、アニールされる。アニーリングに続いて、ドナーウェーハ１８は、図１Ｃに示されるように、レセプタウェーハ１０から劈開される。よく理解されるように、酸化物層２６、ドナー部分２４、およびイオン化領域２２の劈開部分２２Ａは、レセプタウェーハ１０に取り付けられたまま残り、イオン化領域２２の残留部分２２Ｂは、ドナーウェーハ１８のハンドリング部分２０上に残る。
【００１９】
[0028]劈開後、図１Ｄを参照すると、トランジスタなど、追加の電子構成要素２８が、第２の階層の電子構成要素３０を形成するためにドナー部分２４上に成長させられる。第２の階層の電子構成要素３０を超える追加の階層の電子構成要素（図示せず）は、複数のレベルまたは複数の階層の３ＤＩＣを作製するためのプロセスを繰り返すことによって作製され得る。
【００２０】
[0029]図１Ａ〜図１Ｄが例示的な従来のイオンカッティングプロセス５０の視覚的描写を提供するが、この例示的なイオンカッティングプロセス５０は、図２のフローチャート形態でさらに提示される。従来のイオンカッティングプロセス５０は、レセプタウェーハ１０の用意から始まる（ブロック５２）。よく理解されるように、レセプタウェーハ１０の用意には、基板１２を用意することが伴い、ドーピング、キュアリング、カッティング、または他の技法が伴うことがある。用意されると、第１の階層の電子構成要素１４が、レセプタウェーハ１０上に成長させられる（ブロック５４）。電子構成要素１４が成長させられると、酸化物層１６がレセプタウェーハ１０上に成長させられる（ブロック５６、図１Ａも参照）。
【００２１】
[0030]続けて図２を参照すると、同時にまたは順次に、イオンがイオン化領域２２を形成するためにドナーウェーハ１８中に注入される（ブロック５８、図１Ａも参照）。上記のように、イオンは、例示的な実施形態において、水素イオンである。酸化物層２６がドナーウェーハ１８上でも成長させられる。ドナーウェーハ１８は、レセプタウェーハ１０上に設置される（ブロック６０、図１Ｂも参照）。ドナーウェーハ１８は、アニールされ（典型的にはおよそ２５０℃から３５０℃までの温度範囲において）（ブロック６２）、酸化物層１６、２６を溶融する。アニーリングは、イオン化領域２２のクラッキングが起きるまで行われ、それにより、ドナーウェーハ１８からレセプタウェーハ１０へのドナー部分２４および劈開部分２２Ａの移転が可能となる。この移転は、ドナーウェーハ１８を劈開することと称される（ブロック６４、図１Ｃも参照）。例示的な方法においては、ドナー部分２４は、厚さがおよそ１．３μｍである。移転に続いて、第２の階層の電子構成要素３０がドナー部分２４上で成長させられ得る（ブロック６６、図１Ｄも参照）。
【００２２】
[0031]結果として３ＤＩＣ  ２６となる図２に示すプロセスなど、従来のプロセスにおいて、電子構成要素１４、２４の階層内の電子構成要素が電力を消費するにつれて３ＤＩＣ内に熱が蓄積し得る。同様に、第１の階層の電子構成要素１４内の電子構成要素は、第２の階層の電子構成要素２４内の電子構成要素とのクロストークを有することがあり、逆も同様である。電子構成要素の階層の数が増大するにつれて、熱およびクロストークの問題が悪化される。放熱の失敗は、３ＤＩＣ内の材料の伝導性を変化させることによって３ＤＩＣに悪影響を与え、熱があまりに高い場合、材料は３ＤＩＣが破壊されるように溶解し、リフローすることがある。同様に、クロストークは、デバイスを破損する可能性はないが、第１のデバイスの動作のための信号を第２のデバイス中に現れさせ、第２のデバイスを望ましくないように動作させる。あるいは、そのようなクロストークは、関連する法律および規制（たとえば、連邦通信委員会（ＦＣＣ）はデバイスが放射し得るＥＭＩ放射の量に制限を課する）を超えることがある。そのような法律および規制に適合し損なうと、デバイスはある一定の管轄区域または市場に販売できないことになり得る（たとえば、ＦＣＣ規則に適合し損なうと、デバイスは米国内で動作し得ないことになる）。本開示は、電子構成要素の階層間にＥＭＩ遮蔽体を提供することによってこれらの問題に対処する。例示的な実施形態においては、ＥＭＩ遮蔽体はグラフェン層である。上記のように、グラフェン層とは、原子が正六角形のパターンンで配列された少なくとも１原子の厚さの、純粋な炭素でできた層状のシートである。グラフェン層は、銅の１０倍の熱伝導性であり、シリコンの１００倍の電子移動度を有し、したがって、クロストークを低減する熱遮蔽体とＥＭＩ遮蔽体の両方として働く。
【００２３】
[0032]この点において、図３は基板３２を用いて構築中の３ＤＩＣ  ３０を示す。例示的な一実施形態においては、基板３２は、シリコンであり得る。第１の階層の電子構成要素３４が、従来のプロセスを使用して基板３２上に作製されている。酸化物の層３６が、第１の階層の電子構成要素３４を封止しまたは覆い得る。グラフェンの層３８が、ポリメチルメタクリレート（ＰＭＭＡ）保持基板４０を使用して酸化物の層３６に塗布される。グラフェンを移転させるためにそのようなＰＭＭＡ保持基板４０を使用することは、当技術分野内で理解される。例示的な実施形態においては、グラフェンの層３８は、単一の原子の厚さのグラフェンの層から形成される。別の実施形態においては、グラフェンの層が１つより多くの原子の厚さのグラフェンの層（すなわち、２層）から形成される。グラフェンの層３８を効果的なＥＭＩ遮蔽体とするために、グラフェンの層３８は、第１の階層の電子構成要素３４内のいかなる構成要素にも電気的に接続されないことに留意されたい。すなわち、グラフェンの層３８は、第１の階層の電子構成要素３４内の構成要素から電気的に隔離される。
【００２４】
[0033]図４に示すように、ＰＭＭＡ保持基板４０は除去され、グラフェンの層３８は、１つまたは複数の開口４２を含むパターンにエッチングされる。例示的な一実施形態においては、開口４２は、構築中の３ＤＩＣ  ３０の端部４４に近接する。別の例示的な実施形態においては、開口４２は、構築中の３ＤＩＣ  ３０の端部４４から内側に間隔を置いて配置される。例示的な実施形態においては、エッチングは、任意の従来の技法を通じて所望の通りに実施され得る。別の例示的な実施形態においては、開口４２は、エッチング以外のあるプロセスを通じて製造される。
【００２５】
[0034]図５を参照すると、酸化物層４６が、グラフェンの層３８の上に成長させられ、イオンカットプロセスを通じて別のシリコンの層４８に接合するために使用される。シリコンの層４８の上面５０は、２０１３年２月１２日に出願された「ＩＯＮ  ＲＥＤＵＣＥＤ，ＩＯＮ  ＣＵＴ−ＦＯＲＭＥＤ  ＴＨＲＥＥ−ＤＩＭＥＮＳＩＯＮＡＬ（３Ｄ）  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ（ＩＣ）（３ＤＩＣＳ），ＡＮＤ  ＲＥＬＡＴＥＤ  ＭＥＴＨＯＤＳ  ＡＮＤ  ＳＹＳＴＥＭＳ」という名称の米国特許出願第１３／７６５，０８０号に説明されているように余分なイオンを除去するために化学機械研磨および酸化プロセスを受けさせ得る。新たなシリコンの層４８は、所望の通りにドーピング（たとえば、ｐ−ドーピング、ｎ−ドーピング）され得る。さらに他のよく知られた準備ステップが、イオンカッティングプロセスに含まれ得る。
【００２６】
[0035]図６を参照すると、第２の階層の電子構成要素５２が、構築中の３ＤＩＣ  ３０上に成長させられ、特に、シリコンの層４８上に成長させられる。個々の構成要素５３が、図７および図８を参照して以下に説明されるように、ビアをもたらすために開口４２に対して配置され得る。グラフェンの層３８を効果的なＥＭＩ遮蔽体とするために、グラフェンの層３８は、第２の階層の電子構成要素５２内の任意の構成要素５３に電気的に接続されないことに留意されたい。すなわち、グラフェンの層３８は、第２の階層の電子構成要素５２内の構成要素５３から電気的に隔離される。
【００２７】
[0036]図７を参照すると、完成した３ＤＩＣ  ５４が示される。完成した３ＤＩＣ  ５４は、端部４４に近接して配置された熱ビア５６を含む。グラフェンの層３８は、優れた熱導体であり、熱ビア５６とともに、熱が３ＤＩＣ  ５４の中心から端部４４に伝達され、放散され得る。例示的な一実施形態においては、熱ビアは、熱がグラフェンの層３８から熱ビア５６に通過し得るようにグラフェンの層３８に直接接続される。熱ビア５６を端部４４に近接して設置することにより、熱が完成した３ＤＩＣ  ５４の端部から放散することが可能になる。このような熱放散は、完成した３ＤＩＣ  ５４の中心部分から熱を効果的に除去し、完成した３ＤＩＣ  ５４を過熱から保護する。さらに、階層間接続ビア５８が、第１の階層の電子構成要素３４内の個々の構成要素を第２の階層の電子構成要素５２内の個々の構成要素に接続するために端部４４に対して内部に間隔を置いて配置され得る。階層間接続ビア５８は、開口４２を貫通して延びる。例示的な一実施形態においては、グラフェンの層３８は、接地（図示せず）に接続される。グラフェンの層３８を接地することによって、効果的なＥＭ遮蔽体が作製される。
【００２８】
[0037]完成した３ＤＩＣ  ５４の断面図が図８に示される。図示されるように、完成した３ＤＩＣ  ５４は、内部熱ビア５６（１つを示す）ならびに内部に配置された階層間接続ビア５８を含み得る。図７と図８の両方に示されるように、階層間接続ビア５８は、グラフェンの層３８と階層間接続ビア５８との間に電気的接続が何もないように、開口４２の縁から間隔をあけて配置される。階層間接続ビア５８とグラフェンの層３８との間の電気的隔離の維持は、グラフェンの層３８のＥＭ遮蔽機能を維持するのに役立つ。
【００２９】
[0038]図示されていないが、追加の階層が、第２の階層の電子構成要素５２の上面に成長させられ得ることを理解されたい。そのような追加の階層は、本明細書に説明したようにそれらの間に配置された遮蔽体も有し得る。さらに留意すべきこととして、グラフェンについて本明細書の例示的な実施形態に説明されるが、他の物質も遮蔽体として使用され得る。しかし、グラフェンは、その熱伝導性と電子移動度との組合せにより、本明細書に概説される目的によく適している。したがって、他の適切な材料は、少なくとも銅より５倍大きい熱伝導性と、少なくともシリコンより５０倍大きい電子移動度を有する材料を含み得る。
【００３０】
[0039]完成した３ＤＩＣ  ５４を形成するプロセス７０は、図９を参照してまとめられる。プロセス７０は、基板３２が用意されることから開始される（ブロック７２）。そのような用意は、よく理解されるように、ドーピング、隔離トレンチの作製などを含み得る。プロセス７０は、第１の階層の電子構成要素３４の成長を続ける（ブロック７４）。そのような成長は、よく理解されるように、エピタキシャル成長、蒸着、エッチングなどを通じて行われ得る。
【００３１】
[0040]図９を引き続き参照すると、プロセス７０は、グラフェンの層３８を第１の階層の電子構成要素３４の上に設置することによって継続する（ブロック７６）。グラフェンの層３８は、前述のように、ＰＭＭＡ保持基板４０の使用を通じて移転され得る。プロセス７０は、開口４２が所定のパターンによりグラフェンの層３８に作製されることによって継続する（ブロック７８）。開口４２は、所望の通りエッチングまたは同様のプロセスを通じて作製され得る。
【００３２】
[0041]引き続き図９を参照すると、プロセスは第２のシリコン層４８をグラフェンの層３８の上に移転することによって継続する（ブロック８０）。第２のシリコン層４８は、よく知られているように、イオンカッティングプロセスを通じて移転され得る。第２のシリコン層４８は、イオンを除去し、表面を平滑にし、そうでなければ第２の階層の電子構成要素５２に第２のシリコン層４８を用意するように処理され得る（ブロック８２）。すなわち、第２のシリコン層４８を処理した後、第２の階層の電子構成要素５２が定義される（ブロック８４）。第２の階層の電子構成要素５２の定義は、よく理解されるように、エピタキシャル成長、蒸着、エッチングなどを通じてであり得る。次いで、ビア５６および５８が形成され（ブロック８６）、図７の完成した３ＤＩＣ  ５４が仕上がる。追加の遮蔽層を有する追加の階層の電子構成要素が必要に応じて設けられ得る。
【００３３】
[0042]本明細書に開示する実施形態によるグラフェン遮蔽体を有する３ＤＩＣは、任意のプロセッサベースのデバイスに設けられ得る、または任意のプロセッサベースのデバイス中に統合され得る。例としては、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤがある。
【００３４】
[0043]この点において、図１０は、３ＤＩＣを採用することができるプロセッサベースのシステム１１０の例を示す。この例においては、プロセッサベースのシステム１１０は、各々が１つまたは複数のプロセッサ１１４を含む、１つまたは複数の中央処理装置（ＣＰＵ）１１２を含む。ＣＰＵ１１２は、一時的に記憶されたデータへの高速アクセスのためにプロセッサ１１４に結合されたキャッシュメモリ１１６を有し得る。ＣＰＵ１１２は、システムバス１１８に結合され、プロセッサベースのシステム１１０に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、ＣＰＵ１１２は、システムバス１１８を介してアドレス、制御、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、ＣＰＵ１１２は、バストランザクション要求をメモリコントローラ１２０に通信することができる。図１０には示されていないが、複数のシステムバス１１８が与えられ得、各システムバス１１８は異なるファブリック（ｆａｂｒｉｃ）を構成する。
【００３５】
[0044]他のデバイスはシステムバス１１８に接続され得る。図１０に示されるように、これらのデバイスには、例として、メモリシステム１２２、１つまたは複数の入力デバイス１２４、１つまたは複数の出力デバイス１２６、１つまたは複数のネットワークインターフェースデバイス１２８、および１つまたは複数のディスプレイコントローラ１３０がある。入力デバイス１２４は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス１２６は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス１２８は、ネットワーク１３２との間でデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク１３２は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、およびインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス１２８は、所望の任意のタイプの通信プロトコルをサポートするように構成され得る。メモリシステム１２２は、１つまたは複数のメモリユニット１３４（０〜Ｎ）を含むことができる。
【００３６】
[0045]ＣＰＵ１１２は、１つまたは複数のディスプレイ１３６に送られる情報を制御するためにシステムバス１１８を介してディスプレイコントローラ１３０にアクセスするようにも構成され得る。ディスプレイコントローラ１３０は、１つまたは複数のビデオプロセッサ１３８を介して表示されるべき情報をディスプレイ１３６に送り、１つまたは複数のビデオプロセッサ１３８は、表示されるべき情報をディスプレイ１３６に好適なフォーマットに処理する。ディスプレイ１３６は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
【００３７】
[0046]本明細書に開示する実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、メモリまたは別のコンピュータ可読媒体に記憶されおよびプロセッサまたは他の処理デバイスまたは両方の組合せによって実行される命令として実装され得ることを当業者はさらに理解されよう。本明細書に説明されるアービタ、マスタデバイス、およびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）、またはＩＣチップで採用され得る。本明細書に開示するメモリは、任意のタイプおよびサイズのメモリであり得、任意のタイプの所望の情報を記憶するように構成され得る。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明してきた。そのような機能がどのように実装されるかは、特定の適用例、設計選択、および／または全体的なシステムに課された設計制約に依存する。各特定の適応例に対して様々なやり方で、説明された機能を当業者は実装し得るが、そのような実装の決定は、本開示の範囲から逸脱させるものと解釈すべきではない。
【００３８】
[0047]本明細書に開示する実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、ＤＳＰ、特定用途向け集積回路（ＡＳＩＣ）、ＦＰＧＡもしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタロジック、個別ハードウェア構成要素、または本明細書に説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
【００３９】
[0048]本明細書に開示する実施形態は、ハードウェアでおよびハードウェアに記憶された命令で具現化され得、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読出し専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、または当技術分野で知られているコンピュータ可読媒体の任意の他の形態中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、ＡＳＩＣ中に常駐し得る。ＡＳＩＣは遠隔局中に常駐し得る。代替として、プロセッサおよび記憶媒体は、個別構成要素として遠隔局、基地局、またはサーバ中に常駐し得る。
【００４０】
[0049]また、本明細書の例示的な実施形態のいずれかにおいて説明した動作ステップは、例および説明を与えるために説明したものであることに留意されたい。説明した動作は、図示したシーケンス以外の多数の異なるシーケンスで実行され得る。さらに、単一の動作ステップで説明した動作は、実際はいくつかの異なるステップで実行され得る。さらに、例示的な実施形態において説明した１つまたは複数の動作ステップは組み合わせられ得る。フローチャート図に示した動作ステップは、当業者には容易に明らかになるように、多数の様々な修正を受け得ることを理解されたい。情報および信号が様々な異なる技術および技法のいずれかを使用して表され得ることも当業者は理解されよう。たとえば、上記の説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。
【００４１】
[0050]本開示のこれまでの説明は、当業者が本開示を製造し使用することを可能にするために提供される。本開示への様々な修正は、当業者には容易に明らかになり、本明細書に定義した一般的な原理は、本開示の精神または範囲から逸脱することなく他の変形に適用され得る。したがって、本開示は、本明細書に説明した例および設計に限定されることが意図されていないが、本明細書に開示した原理および新規の特徴に合致した最も広い範囲が与えられることが意図されている。
【図１Ａ】
2016511542.tif 000003
【図１Ｂ】
2016511542.tif 000004
【図１Ｃ】
2016511542.tif 000005
【図１Ｄ】
2016511542.tif 000006
【図２】
2016511542.tif 000007
【図３】
2016511542.tif 000008
【図４】
2016511542.tif 000009
【図５】
2016511542.tif 000010
【図６】
2016511542.tif 000011
【図７】
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【図８】
2016511542.tif 000013
【図９】
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【図１０】
2016511542.tif 000015
【手続補正書】
【提出日】平成27年10月22日(2015.10.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の１つまたは複数の能動構成要素を備えた第１の半導体集積回路階層と、
前記第１の半導体集積回路階層に対して垂直方向に配置された第２の１つまたは複数の能動構成要素を備えた第２の半導体集積回路階層と、
少なくとも１つのグラフェン層が前記第１および第２の半導体集積回路階層内のすべての能動構成要素から電気的に隔離されるように、前記第１の半導体集積回路階層と前記第２の半導体集積回路階層との間に配置された前記少なくとも１つのグラフェン層と、ここにおいて、前記少なくとも１つのグラフェン層は接地に結合される、
を備えるモノリシック三次元（３Ｄ）集積回路（３ＤＩＣ）。
【請求項２】
前記少なくとも１つのグラフェン層が、前記第１の半導体集積回路階層と前記第２の半導体集積回路階層との間に電磁遮蔽を提供する、請求項１に記載のモノリシック３ＤＩＣ。
【請求項３】
前記少なくとも１つのグラフェン層が、前記第１および第２の半導体集積回路階層内の内部に配置された能動素子から熱を伝導して放熱するように構成される、請求項１に記載のモノリシック３ＤＩＣ。
【請求項４】
前記少なくとも１つのグラフェン層が、少なくとも１つの開口を定義する、請求項１に記載のモノリシック３ＤＩＣ。
【請求項５】
前記少なくとも１つの開口を貫通し、前記第１の半導体集積回路階層内の前記第１の１つまたは複数の能動構成要素の第１の能動構成要素と、前記第２の半導体集積回路階層内の前記第２の１つまたは複数の能動構成要素の第２の能動構成要素とを結合する導電性ビアをさらに備える、請求項４に記載のモノリシック３ＤＩＣ。
【請求項６】
前記少なくとも１つのグラフェン層に熱的に接触している熱ビアをさらに備える、請求項１に記載のモノリシック３ＤＩＣ。
【請求項７】
前記モノリシック３ＤＩＣが外縁を備え、前記少なくとも１つの開口が前記外縁に近接している、請求項４に記載のモノリシック３ＤＩＣ。
【請求項８】
前記モノリシック３ＤＩＣが中心を備え、前記少なくとも１つの開口が前記中心に近接している、請求項４に記載のモノリシック３ＤＩＣ。
【請求項９】
前記モノリシック３ＤＩＣが外縁を備え、前記少なくとも１つの開口が前記外縁から内側に間隔を置いて配置される、請求項４に記載のモノリシック３ＤＩＣ。
【請求項１０】
前記外縁に近接して配置された熱ビアをさらに備える、請求項７に記載のモノリシック３ＤＩＣ。
【請求項１１】
前記第１の半導体集積回路階層を前記第２の半導体集積回路階層に接合する接合層をさらに備え、前記少なくとも１つのグラフェン層が、前記接合層より下に配置される、請求項１に記載のモノリシック３ＤＩＣ。
【請求項１２】
前記接合層がアニールされた酸化物層を備える、請求項１１に記載のモノリシック３ＤＩＣ。
【請求項１３】
半導体ダイ中に統合される、請求項１に記載のモノリシック３ＤＩＣ。
【請求項１４】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤからなる群から選択されたデバイス中に統合される、請求項１に記載のモノリシック３ＤＩＣ。
【請求項１５】
第１の１つまたは複数の能動構成要素を備えた半導体階層を設けるための第１の手段と、
前記半導体階層を設けるための前記第１の手段に対して垂直方向に配置された第２の１つまたは複数の能動構成要素を備えた半導体階層を設けるための第２の手段と、
少なくとも１つのグラフェン層が前記半導体階層内のすべての能動構成要素から電気的に隔離されるように、前記半導体階層を設けるための前記第１の手段と前記半導体階層を設けるための前記第２の手段との間に配置された前記少なくとも１つのグラフェン層と、ここで、前記少なくとも１つのグラフェン層は接地に結合される、
を備えるモノリシック三次元（３Ｄ）集積回路（３ＤＩＣ）。
【請求項１６】
第１の１つまたは複数の能動構成要素を備えた第１の半導体階層を設けることと、
前記第１の半導体階層の表面上に少なくとも１つのグラフェンの層を配置することと、
前記少なくとも１つのグラフェンの層から前記第１の１つまたは複数の能動構成要素を電気的に隔離することと、
前記少なくとも１つのグラフェンの層が前記第１の半導体階層と第２の半導体階層との間にあり、第２の１つまたは複数の能動構成要素が前記少なくとも１つのグラフェンの層から電気的に隔離されるように前記少なくとも１つのグラフェンの層の上に前記第２の１つまたは複数の能動構成要素を備えた前記第２の半導体階層を設けることと、
を備えるモノリシック三次元（３Ｄ）集積回路（３ＤＩＣ）を形成する方法。
【請求項１７】
前記少なくとも１つのグラフェンの層中に開口を設けることをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記第１の半導体階層内の第１の素子を前記第２の半導体階層内の第２の素子に電気的に結合するために前記開口中を通る導電性ビアをさらに備える、請求項１７に記載の方法。
【請求項１９】
前記モノリシック３ＤＩＣ内の熱を伝導するために前記開口中を通る熱ビアをさらに備える、請求項１７に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
[0050]本開示のこれまでの説明は、当業者が本開示を製造し使用することを可能にするために提供される。本開示への様々な修正は、当業者には容易に明らかになり、本明細書に定義した一般的な原理は、本開示の精神または範囲から逸脱することなく他の変形に適用され得る。したがって、本開示は、本明細書に説明した例および設計に限定されることが意図されていないが、本明細書に開示した原理および新規の特徴に合致した最も広い範囲が与えられることが意図されている。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の構成要素を備えた第１の半導体集積回路階層と、
前記第１の半導体集積回路階層に対して垂直方向に配置された第２の構成要素を備えた第２の半導体集積回路階層と、
少なくとも１つのグラフェン層が前記第１または第２の構成要素の一部とならないように、前記第１の半導体集積回路階層と前記第２の半導体集積回路階層との間に配置された前記少なくとも１つのグラフェン層と、
を備えるモノリシック三次元（３Ｄ）集積回路（３ＤＩＣ）。
［Ｃ２］
前記少なくとも１つのグラフェン層が、接地に結合され、前記第１の半導体集積回路階層と前記第２の半導体集積回路階層との間に電磁遮蔽を提供する、Ｃ１に記載のモノリシック３ＤＩＣ。
［Ｃ３］
前記少なくとも１つのグラフェン層が、前記第１および第２の半導体集積回路階層内の内部に配置された能動素子から熱を伝導して放熱するように構成される、Ｃ１に記載のモノリシック３ＤＩＣ。
［Ｃ４］
前記少なくとも１つのグラフェン層が、少なくとも１つの開口を定義する、Ｃ１に記載のモノリシック３ＤＩＣ。
［Ｃ５］
前記少なくとも１つの開口を貫通し、前記第１の半導体集積回路階層内の第１の能動構成要素と、前記第２の半導体集積回路階層内の第２の能動構成要素とを結合する導電性ビアをさらに備える、Ｃ４に記載のモノリシック３ＤＩＣ。
［Ｃ６］
前記少なくとも１つのグラフェン層に熱的に接触している熱ビアをさらに備える、Ｃ１に記載のモノリシック３ＤＩＣ。
［Ｃ７］
モノリシック３ＤＩＣが外縁を備え、前記少なくとも１つの開口が前記外縁に近接している、Ｃ４に記載のモノリシック３ＤＩＣ。
［Ｃ８］
前記モノリシック３ＤＩＣが中心を備え、前記少なくとも１つの開口が前記中心に近接している、Ｃ４に記載のモノリシック３ＤＩＣ。
［Ｃ９］
前記モノリシック３ＤＩＣが外縁を備え、前記少なくとも１つの開口が前記外縁から内側に間隔を置いて配置される、Ｃ４に記載のモノリシック３ＤＩＣ。
［Ｃ１０］
前記少なくとも１つの開口中を通る熱ビアをさらに備える、Ｃ７に記載のモノリシック３ＤＩＣ。
［Ｃ１１］
前記第１の半導体集積回路階層を前記第２の半導体集積回路階層に接合する接合層をさらに備え、前記少なくとも１つのグラフェン層が、前記第１の半導体集積回路階層内の前記接合層より下に配置される、Ｃ１に記載のモノリシック３ＤＩＣ。
［Ｃ１２］
前記第１の半導体集積回路階層を前記第２の半導体集積回路階層に接合する接合層をさらに備え、前記少なくとも１つのグラフェン層が、前記第２の半導体集積回路階層内の前記接合層より上に配置される、Ｃ１に記載のモノリシック３ＤＩＣ。
［Ｃ１３］
前記接合層がアニールされた酸化物層を備える、Ｃ１１に記載のモノリシック３ＤＩＣ。
［Ｃ１４］
半導体ダイ中に統合される、Ｃ１に記載のモノリシック３ＤＩＣ。
［Ｃ１５］
前記モノリシック３ＤＩＣが統合される、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤからなる群から選択されたデバイスをさらに備える、Ｃ１に記載のモノリシック３ＤＩＣ。
［Ｃ１６］
第１の構成要素を備えた半導体階層を設けるための第１の手段と、
前記半導体階層を設けるための前記第１の手段に対して垂直方向に配置された第２の構成要素を備えた半導体階層を設けるための第２の手段と、
少なくとも一つのグラフェン層が前記第１または第２の構成要素の一部とならないように、半導体階層を設けるための前記第１の手段と半導体階層を設けるための前記第２の手段との間に配置された前記少なくとも１つのグラフェン層と、
を備えるモノリシック三次元（３Ｄ）集積回路（３ＤＩＣ）。
［Ｃ１７］
第１の構成要素を備えた第１の半導体階層を設けることと、
前記第１の半導体階層の表面上に少なくとも１つのグラフェンの層を配置することと、
前記少なくとも１つのグラフェンの層から前記第１の構成要素を電気的に隔離することと、
前記少なくとも１つのグラフェンの層が前記第１の半導体階層と前記第２の半導体階層との間にあり、前記第２の構成要素が前記少なくとも１つのグラフェンの層から電気的に隔離されるように前記少なくとも１つのグラフェンの層の上に第２の構成要素を備えた第２の半導体階層を設けることと、
を備えるモノリシック三次元（３Ｄ）集積回路（３ＤＩＣ）を形成する方法。
［Ｃ１８］
前記少なくとも１つのグラフェンの層中に開口を設けることをさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記第１の半導体階層内の第１の素子を前記第２の半導体階層内の第２の素子に電気的に結合するために前記開口中を通る導電性ビアをさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記モノリシック３ＤＩＣ内の熱を伝導するために前記開口中を通る熱ビアをさらに備える、Ｃ１８に記載の方法。
【国際調査報告】
2016511542.tif 000016
2016511542.tif 000017
2016511542.tif 000018
2016511542.tif 000019