(57)【要約】  装置は、基板を備える。装置は、また、基板の第１の領域の表面上に形成された拡散バリアを備える。拡散バリアは、第１のバンドギャップエネルギーを有する第１の材料を用いて形成される。装置は、さらに、拡散バリアの表面上に形成されたチャネル領域を備える。チャネル領域は、第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を用いて形成される。装置は、さらに、基板の第１の領域に結合されたバックゲートコンタクトを備える。
2016539509.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１の領域の表面上に形成された拡散バリアであって、第１のバンドギャップエネルギーを有する第１の材料を用いて形成された、拡散バリアと、
前記拡散バリアの表面上に形成されたチャネル領域であって、前記第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を用いて形成された、チャネル領域と、
前記基板の前記第１の領域に結合されたバックゲートコンタクトと
を備える装置。
【請求項２】
前記第１の領域が、前記チャネル領域よりも高いドーピング濃度を有する、請求項１に記載の装置。
【請求項３】
前記第１の材料が、ＩＩＩ−Ｖ化合物またはＩＩ−ＶＩ化合物を含む、請求項１に記載の装置。
【請求項４】
前記第１の材料が、砒化アルミニウムまたは砒化インジウムアルミニウムを含む、請求項１に記載の装置。
【請求項５】
前記第２の材料が、砒化ガリウムまたは砒化インジウムガリウムを含む、請求項１に記載の装置。
【請求項６】
前記チャネル領域および前記第１の領域が、非常に鋭いレトログレードドーピングプロファイルに基づいてドーピングされた、請求項１に記載の装置。
【請求項７】
前記チャネル領域の表面上に形成された誘電体層と、
前記誘電体層の表面上に形成された金属ゲートと、
前記拡散バリアの前記表面上に形成されたソース領域と、
前記拡散バリアの前記表面上に形成されたドレイン領域と、
前記ソース領域に隣接する第１のシャロートレンチ分離（ＳＴＩ）領域と、
前記ドレイン領域に隣接する第２のＳＴＩ領域と
をさらに備える、請求項１に記載の装置。
【請求項８】
前記拡散バリアが、前記チャネル領域と前記第１の領域との間に介在している、請求項１に記載の装置。
【請求項９】
プレーナ型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１に記載の装置。
【請求項１０】
フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）である、請求項１に記載の装置。
【請求項１１】
基板の高濃度にドーピングされた領域の表面上に拡散バリアを形成するステップであって、前記拡散バリアが、第１のバンドギャップエネルギーを有する第１の材料を用いて形成される、ステップと、
前記拡散バリアの表面上にチャネル領域を形成するステップであって、前記チャネル領域が、前記第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を用いて形成される、ステップと、
ソース領域とドレイン領域とを形成するために前記チャネル領域の特定の領域をエッチングするステップと
を含む方法。
【請求項１２】
前記高濃度にドーピングされた領域に結合されたバックゲートコンタクトを形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記拡散バリアが、前記高濃度にドーピングされた領域からのドーパントをトラップする、請求項１１に記載の方法。
【請求項１４】
前記拡散バリアが、前記拡散バリアの下側界面において前記ドーパントをトラップし、前記第１の材料が、砒化ガリウムまたは砒化インジウムガリウムであり、前記第２の材料が、砒化アルミニウムまたは砒化インジウムアルミニウムである、請求項１３に記載の方法。
【請求項１５】
前記拡散バリアが、前記拡散バリアの上側界面において前記ドーパントをトラップし、前記第１の材料がシリコンであり、前記第２の材料が砒化アルミニウムまたは砒化インジウムアルミニウムである、請求項１３に記載の方法。
【請求項１６】
前記高濃度にドーピングされた領域が、前記チャネル領域よりも高いドーピング濃度を有する、請求項１１に記載の方法。
【請求項１７】
前記第１の材料が、ＩＩＩ−Ｖ化合物またはＩＩ−ＶＩ化合物を含む、請求項１１に記載の方法。
【請求項１８】
前記第１の材料が、砒化アルミニウムまたは砒化インジウムアルミニウムを含む、請求項１１に記載の方法。
【請求項１９】
前記第２の材料が、砒化ガリウムまたは砒化インジウムガリウムを含む、請求項１１に記載の方法。
【請求項２０】
前記高濃度にドーピングされた領域および前記チャネル領域が、非常に鋭いレトログレードドーピングプロファイルに従って形成される、請求項１１に記載の方法。
【請求項２１】
前記チャネル領域の表面上に誘電体層を形成するステップと、
前記誘電体層の表面上に金属ゲートを形成するステップと、
前記基板の第１の表面上に第１のシャロートレンチ分離（ＳＴＩ）領域を形成し、前記基板の第２の表面上に第２のＳＴＩ領域を形成するステップであって、前記第１のＳＴＩ領域および前記第２のＳＴＩ領域が、エッチングプロセスを介して形成され、前記第１のＳＴＩ領域が、前記ソース領域に隣接し、前記第２のＳＴＩ領域が、前記ドレイン領域に隣接する、ステップと
をさらに含む、請求項１１に記載の方法。
【請求項２２】
前記金属ゲートが、前記ソース領域を形成する前に形成される、請求項２１に記載の方法。
【請求項２３】
前記金属ゲートが、前記ソース領域および前記ドレイン領域の形成後に形成される、請求項２１に記載の方法。
【請求項２４】
ドーパント拡散を阻止するための手段であって、基板の高濃度にドーピングされた領域の表面上に形成され、第１のバンドギャップエネルギーを有する第１の材料を用いて形成された、手段と、
伝導チャネルを提供するための手段であって、ドーパント拡散を阻止するための前記手段の表面上に形成され、前記第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を用いて形成された、手段と、
バックゲートコンタクトを提供する手段であって、前記基板の第１の領域に結合された、手段と
を備える装置。
【請求項２５】
前記第１の領域が、伝導チャネルを提供するための前記手段よりも高いドーピング濃度を有する、請求項２４に記載の装置。
【請求項２６】
前記第１の材料が、ＩＩＩ−Ｖ化合物またはＩＩ−ＶＩ化合物を含む、請求項２４に記載の装置。
【請求項２７】
前記第１の材料が、砒化アルミニウムまたは砒化インジウムアルミニウムを含む、請求項２４に記載の装置。
【請求項２８】
前記第２の材料が、砒化ガリウムまたは砒化インジウムガリウムを含む、請求項２４に記載の装置。
【請求項２９】
非常に鋭いレトログレードドーピングプロファイルに従って形成された、請求項２４に記載の装置。
【請求項３０】
基板の高濃度にドーピングされた領域の表面上の拡散バリアの形成を開始する動作であって、前記拡散バリアが、第１のバンドギャップエネルギーを有する第１の材料を用いて形成される、動作と、
前記拡散バリアの表面上のチャネル領域の形成を開始する動作であって、前記チャネル領域が、前記第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を用いて形成される、動作と、
ソース領域とドレイン領域とを形成するために前記チャネル領域の特定の領域のエッチングを開始する動作と
を含む動作を実行するためにコンピュータによって実行可能である命令を記憶するコンピュータ可読記憶デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その内容全体が参照により本明細書に明示的に組み込まれている、２０１３年１２月９日に出願した、同一出願人が所有する米国非仮特許出願第１４／１００，７６０号の優先権を主張するものである。
【０００２】
本開示は、一般にトランジスタに関する。
【背景技術】
【０００３】
技術の進歩は、より小さく、より強力なコンピューティングデバイスをもたらした。たとえば、小型、軽量であり、ユーザによる持ち運びが容易な、ポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、ページングデバイスなどのワイヤレスコンピューティングデバイスを含む様々なポータブルパーソナルコンピューティングデバイスが現在存在している。より具体的には、セルラー電話、インターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信し得る。さらに、多くのそのようなワイヤレス電話は、その中に組み込まれた他のタイプのデバイスを備える。たとえば、ワイヤレス電話は、また、デジタルスチルカメラと、デジタルビデオカメラと、デジタルレコーダと、オーディオファイルプレーヤとを備えることができる。また、そのようなワイヤレス電話は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理することができる。そのように、これらのワイヤレス電話は、かなりのコンピューティング能力を備えることができる。
【０００４】
モバイルデバイス（たとえば、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、など）は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのトランジスタを使用して実装され得る。ＭＯＳＦＥＴのしきい値電圧は、非常に鋭いレトログレードドーピングプロファイルに従ってＭＯＳＦＥＴの一部をドーピングすることによって制御され得る。非常に鋭いレトログレードドーピングプロファイルを実現するために、チャネル領域（たとえば、ＭＯＳＦＥＴのゲート直下の領域）およびチャネル領域の下の領域（「高濃度にドーピングされた領域」）は、異なるドーピング濃度を用いてドーピングされ得る。チャネル領域の高さは、デバイスのしきい値電圧を制御するために変更され得る。たとえば、チャネル領域は、ドーピングされなくてもよく、または、高濃度にドーピングされた領域のドーピング濃度と比較してより低いドーピング濃度を有することができる。しかしながら、非常に鋭いレトログレードドーピングプロファイルを用いる従来のシリコンＭＯＳＦＥＴは、高濃度にドーピングされた領域からチャネル領域へのドーパント拡散を低減するためのドーパント拡散バリアを持たないことがある。したがって、チャネル領域の幅は、ドーパント拡散により減少し、結果として目標のデバイスのしきい値電圧が得られない可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
非常に鋭いレトログレードドーピングプロファイルに基づいてドーピングされた（たとえば、チャネル領域およびチャネル領域の下の領域が異なるドーピング濃度を用いてドーピングされた）ＭＯＳＦＥＴのドーパント拡散を低減するシステムおよび方法が、開示される。ＭＯＳＦＥＴが非常に鋭いレトログレードドーピングプロファイルを用いて製造されるとき、説明される技術は、高濃度にドーピングされた領域からチャネル領域へのドーパント拡散を低減するために拡散バリアを使用することができる。拡散バリアは、ＩＩＩ−Ｖ化合物（たとえば、周期律表のＩＩＩ族およびＶ族の元素を用いて形成された複合材料）またはＩＩ−ＶＩ化合物（たとえば、周期律表のＩＩ族およびＶＩ族の元素を用いて形成された複合材料）を用いて形成され得る。たとえば、拡散バリアは、砒化アルミニウム（ＡｌＡｓ）を用いて形成され得る。別の例として、拡散バリアは、砒化インジウムアルミニウム（ＩｎＡｌＡｓ）を用いて形成され得る。したがって、ドーパント拡散は、拡散バリアを持たない非常に鋭いレトログレードドーピングプロファイルに基づいてドーピングされたシリコンＭＯＳＦＥＴと比較して低減され得る。
【０００６】
特定の実施形態では、装置は、基板と、基板の第１の領域の表面上に形成された拡散バリアとを備える。拡散バリアは、第１のバンドギャップエネルギーを有する第１の材料を用いて形成される。装置は、また、拡散バリアの表面上に形成されたチャネル領域を備える。チャネル領域は、第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を用いて形成される。装置は、さらに、基板の第１の領域に結合されたバックゲートコンタクトを備える。
【０００７】
特定の実施形態では、方法は、基板の高濃度にドーピングされた領域の表面上に拡散バリアを形成するステップを含む。拡散バリアは、第１のバンドギャップエネルギーを有する第１の材料を用いて形成される。方法は、また、拡散バリアの表面上にチャネル領域を形成するステップを含む。チャネル領域は、第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を用いて形成される。方法は、さらに、ソース領域とドレイン領域とを形成するために、チャネル領域の特定の領域をエッチングするステップを含む。
【０００８】
開示された実施形態のうちの少なくとも１つによって提供される１つの特定の利点は、ドーパント拡散を低減しながら非常に鋭いレトログレードドーピングプロファイルを用いてＭＯＳＦＥＴを製造する能力である。本開示の他の態様、利点、および特徴は、以下のセクションを含む、本出願全体の検討後、明らかになるであろう。図面の簡単な説明、発明を実施するための形態、および特許請求の範囲。
【図面の簡単な説明】
【０００９】
【図１】拡散バリアを有するプレーナ型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の特定の実施形態を示す図である。
【図２】平面形状における拡散バリアを有するプレーナ型ＭＯＳＦＥＴの別の特定の実施形態を示す図である。
【図３】拡散バリアを有するプレーナ型ＭＯＳＦＥＴを製造するためのゲートラストプロセスの一部の特定の実施形態を示す図である。
【図４】拡散バリアを有するプレーナ型ＭＯＳＦＥＴを製造するためのゲートファーストプロセスの一部の特定の実施形態を示す図である。
【図５】拡散バリアを有するプレーナ型ＭＯＳＦＥＴのシャロートレンチ分離ストッパを製造するプロセスの一部の特定の実施形態を示す図である。
【図６】拡散バリアを有するフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の特定の実施形態を示す図である。
【図７】拡散バリアを有するＦｉｎＦＥＴを製造するためのプロセスの一部の特定の実施形態を示す図である。
【図８】拡散バリアを有するトランジスタを製造する方法の特定の実施形態を示すフローチャートである。
【図９】拡散バリアを有するトランジスタを備える通信デバイスの特定の実施形態の図である。
【図１０】拡散バリアを有するトランジスタを備える電子デバイスを製造するためのプロセスの特定の実施形態を示す図である。
【発明を実施するための形態】
【００１０】
図１は、拡散バリア１０８を有するプレーナ型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１０２の特定の実施形態を示す。ＭＯＳＦＥＴ１０２は、基板１０４と、高濃度にドーピングされた領域１０６と、拡散バリア１０８とを備えることができる。高濃度にドーピングされた領域１０６は、基板１０４の領域内に形成され得る。高濃度にドーピングされた領域１０６は、Ｎ型ドーパントまたはＰ型ドーパントを用いてドーピングされ得る。高濃度にドーピングされた領域１０６は、第１のドーピング濃度を有することができる。基板１０４および高濃度にドーピングされた領域１０６は、シリコン、ＩＩＩ−Ｖ化合物、またはＩＩ−ＶＩ化合物を用いて形成され得る。一例として、基板１０４および高濃度にドーピングされた領域１０６は、砒化ガリウム（ＧａＡｓ）を用いて形成され得る。別の例として、基板１０４および高濃度にドーピングされた領域１０６は、砒化インジウムガリウム（ＩｎＧａＡｓ）を用いて形成され得る。
【００１１】
層間誘電体（ＩＬＤ）層１４０は、拡散バリア１０８の表面上に形成され得る。ＭＯＳＦＥＴ１０２の複数の構成要素は、ＩＬＤ層１４０内に配置され得る。たとえば、チャネル領域１１０は、拡散バリア１０８の表面上に形成され得る。チャネル領域１１０は、ＩＩＩ−Ｖ化合物またはＩＩ−ＶＩ化合物を用いて形成され得る。たとえば、チャネル領域１１０は、ＧａＡｓを用いて形成され得る。別の例として、チャネル領域１１０は、ＩｎＧａＡｓを用いて形成され得る。チャネル領域１１０は、チャネル領域１１０を形成するために使用される材料に基づくバンドギャップエネルギーを有することができる。たとえば、チャネル領域１１０がＧａＡｓを用いて形成されたとき、チャネル領域１１０は、１．４２４電子ボルト（ｅＶ）のバンドギャップエネルギーを有することができる。チャネル領域１１０は、ドーピングされなくてもよく、または、第１のドーピング濃度よりも低い第２のドーピング濃度を有することができる。チャネル領域１１０および高濃度にドーピングされた領域１０６は、特定の非常に鋭いレトログレードドーピングプロファイルに従って形成され得る（たとえば、チャネル領域１１０および高濃度にドーピングされた領域１０６は、異なるドーピング濃度に従ってドーピングされる）。
【００１２】
ソース歪み領域１１２およびドレイン歪み領域１１４も、ＩＬＤ層１４０内に配置され得る。ソース歪み領域１１２およびドレイン歪み領域１１４は、エッチング処理後、拡散バリア１０８の表面上に形成され得る。ＭＯＳＦＥＴ１０２は、さらに、第１の低濃度にドーピングされたドレイン（ＬＤＤ）領域１１６と第２のＬＤＤ領域１１８とを備えることができる。第１のＬＤＤ領域１１６は、ソース歪み領域１１２に隣接に隣接することができ、第２のＬＤＤ領域１１８は、ドレイン歪み領域１１４に隣接することができる。
【００１３】
誘電体層１２０は、チャネル領域１１０の表面上に形成され得る。誘電体層１２０は、第１のＬＤＤ領域１１６の領域と、第２のＬＤＤ領域１１８の領域と、チャネル領域１１０の表面とを覆うことができる。金属ゲート１２２は、誘電体層１２０の表面上に形成され得る。金属ゲート１２２は、第１のスペーサ１２４に隣接することができ、第２のスペーサ１２６に隣接することができる。第１の活性またはフィンストッパ１３２は、ソース領域１１２に隣接することができる。第２の活性またはフィンストッパ１３４は、ドレイン領域１１４に隣接することができる。キャップ膜層１４２は、キャップ膜層１４２が金属ゲート１２２に隣接するように、ＩＬＤ層１４０の表面上に形成され得る。第１のコンタクト１２８は、ソース歪み領域１１２の表面上に形成され得る。第１のコンタクト１２８は、ソース歪み領域１１２からキャップ膜層１４２を通って延在し得る。第２のコンタクト１３０は、ドレイン歪み領域１１４の表面上に形成され得る。第２のコンタクト１３０は、ドレイン歪み領域１１４からキャップ膜層１４２を通って延在し得る。
【００１４】
拡散バリア１０８は、高濃度にドーピングされた領域１０６の表面上に形成され得る。拡散バリア１０８は、ＩＩＩ−Ｖ化合物を用いて形成され得る。一例として、拡散バリア１０８は、ＡｌＡｓを用いて形成され得る。別の例として、拡散バリア１０８は、ＩｎＡｌＡｓを用いて形成され得る。他の例示的なＩＩＩ−Ｖ化合物は、リン化インジウム（ＩｎＰ）、アンチモン化アルミニウム（ＡｌＳｂ）、アンチモン化アルミニウムガリウム（ＡｌＧａＳｂ）、テルル化カドミウムアルミニウム（ＣａＡｌＴｅ）、テルル化鉛カドミウム（ＺｎＣｄＴｅ）、などを含むことができる。別の例として、拡散バリア１０８は、ＩＩ−ＶＩ化合物を用いて形成され得る。拡散バリア１０８は、拡散バリア１０８を形成するために使用される材料に基づくバンドギャップエネルギーを有することができる。たとえば、拡散バリア１０８がＡｌＡｓを用いて形成されたとき、第１のバンドギャップエネルギーは、２．１６ｅＶであり得る。
【００１５】
拡散バリア１０８は、下側界面１３６および／または上側界面１３８において高濃度にドーピングされた領域１０６からのドーパントをトラップすることができる。下側界面１３６は、高濃度にドーピングされた領域１０６に隣接する拡散バリア１０８の表面であり得る。上側界面１３８は、ＭＯＳＦＥＴ１０２のチャネル領域１１０に隣接する拡散バリア１０８の別の表面であり得る。高濃度にドーピングされた領域１０６がシリコンを用いて形成されたとき（たとえば、基板１０４がシリコン基板であるとき）、拡散バリア１０８は、上側界面１３８において高濃度にドーピングされた領域１０６からのドーパントをトラップすることができる。高濃度にドーピングされた領域１０６がＧａＡｓまたはＩｎＧａＡｓを用いて形成されたとき、拡散バリア１０８は、下側界面１３６においてドーパントをトラップすることができる。したがって、高濃度にドーピングされた領域１０６からチャネル領域１１０内に拡散するドーパントの量は、拡散バリアなしで非常に鋭いレトログレードドーピングプロファイルに基づいて製造されたＭＯＳＦＥＴに比べて低減され得る。
【００１６】
ＭＯＳＦＥＴ１０２は、また、高濃度にドーピングされた領域１０６に結合されたバックゲートコンタクト１４４を備えることができる。バックゲートコンタクト１４４は、第１のシャロートレンチ分離（ＳＴＩ）１４６に隣接することができる。第１のＳＴＩ１４６は、バックゲートコンタクト１４４を拡散バリア１０８から分離することができる。バックゲートコンタクト１４４は、高濃度にドーピングされた領域１０６から、ＩＬＤ層１４０およびキャップ膜層１４２を通って延在することができる。電圧がバックゲートコンタクト１４４を介して高濃度にドーピングされた領域１０６に印加されたとき、高濃度にドーピングされた領域１０６は、ＭＯＳＦＥＴ１０２のバックゲート（たとえば、第２のゲート）として機能することができる。ＭＯＳＦＥＴ１０２のしきい値電圧は、金属ゲート１２２と高濃度にドーピングされた領域１０６とを独立してバイアスすることによって制御され得る。高濃度にドーピングされた領域１０６をバックゲートとして使用することは、バックゲートがしきい値電圧の制御の追加の程度を提供するので、単一のゲートを介してしきい値電圧を制御することと比較して、しきい値電圧の強化された制御を可能にすることができる。したがって、ＭＯＳＦＥＴ１０２は、強化されたしきい値電圧制御と、低減したドーパント拡散とを提供することができる。
【００１７】
動作中、しきい値電圧は、ＭＯＳＦＥＴ１０２をオンにするために（たとえば、ゲートコンタクトを介して）金属ゲート１２２に印加される。電流は、ソース歪み領域１１２からドレイン歪み領域１１４に流れる。ＭＯＳＦＥＴ１０２がオフにされるべきとき、しきい値電圧は、オフにされ、電流は、ソース歪み領域１１２からドレイン歪み領域１１４に流れない。
【００１８】
図２は、拡散バリアを有するプレーナ型ＭＯＳＦＥＴ２０２の別の特定の実施形態を示す図である。ＭＯＳＦＥＴ２０２は、図１のＭＯＳＦＥＴ１０２と実質的に同様であり得る。ＭＯＳＦＥＴ２０２は、ＭＯＳＦＥＴ１０２の構成要素のすべてを備えることができる。さらに、ＭＯＳＦＥＴ２０２は、第２のＳＴＩ２０４と第３のＳＴＩ２０６とを備えることができる。第２のＳＴＩ２０４は、第１のＳＴＩ１４６に隣接することができる。第２のＳＴＩ２０４は、基板１０４から、高濃度にドーピングされた領域１０６と拡散バリア１０８とを通って延在することができる。第３のＳＴＩ２０６は、第２の活性またはフィンストッパ１３４に隣接することができる。第３のＳＴＩ２０６は、基板１０４から、高濃度にドーピングされた領域１０６と拡散バリア１０８とを通って延在することができる。ＭＯＳＦＥＴ２０２の寄生漏れを低減するために第１の活性またはフィンストッパ１３２と第２の活性またはフィンストッパ１３４とを使用することに加えて、第２のＳＴＩ２０４および第３のＳＴＩ２０６は、さらに、ＭＯＳＦＥＴ２０２の寄生漏れを低減することができる。
【００１９】
図３は、拡散バリアを有するプレーナ型ＭＯＳＦＥＴ（たとえば、図１のＭＯＳＦＥＴ１０２）を製造するためのゲートラストプロセス３００（たとえば、ＭＯＳＦＥＴのゲートは、ＭＯＳＦＥＴのソース領域およびドレイン領域の形成後に製造される）の一部の特定の実施形態を示す図である。第１の処理段階３０２では、高濃度にドーピングされた領域１０６は、ドーピングプロセスを介して基板１０４の領域内に形成され得る。Ｎ型ドーパントまたはＰ型ドーパントは、高濃度にドーピングされた領域１０６を形成するために、基板１０６の領域内に注入され得る。Ｎ型ドーパントまたはＰ型ドーパントは、第１のドーピング濃度に従って注入され得る。たとえば、第１のドーピング濃度は、およそ１×１０２０  １／ｃｍ２であり得る。
【００２０】
拡散バリア１０８は、エピタキシャル成長を介して高濃度にドーピングされた領域１０６の表面上に形成され得る。たとえば、ＩＩＩ−Ｖ膜（たとえば、ＡｌＡｓ膜、ＩｎＡｌＡｓ膜、など）は、拡散バリア１０８を形成するために、低温（たとえば、摂氏３００度未満）エピタキシャル成長プロセスによって、高濃度にドーピングされた領域１０６の表面上に成長され得る。低温エピタキシャル成長プロセスの使用は、高濃度にドーピングされた領域１０６の表面上にチャネル領域を形成するために高温（たとえば、摂氏５００度よりも高い）が使用され得る従来のシリコントランジスタと比較して、高濃度にドーピングされた領域１０６からのドーパント拡散を低減することができる。温度が高いほど、より多くの量のドーパントが、高濃度にドーピングされた領域１０６から拡散する可能性がある。膜層３０８は、エピタキシャル成長（たとえば、低温エピタキシャル成長プロセス）を介して拡散バリア１０８の表面上に形成され得る。膜層３０８は、ＩＩＩ−Ｖ化合物（たとえば、ＧａＡｓ、ＩｎＧａＡｓ、など）またはＩＩ−ＶＩ化合物から製作され得る。膜層３０８は、ドーピングされなくてもよく、または、第１のドーピング濃度よりも低い第２のドーピング濃度を有することができる。加えて、膜層３０８は、拡散バリア１０８が高濃度にドーピングされた領域１０６のドーパント拡散バリアとして機能することができるように、拡散バリア１０８よりも低いバンドギャップエネルギー（たとえば、価電子帯と伝導帯との間のエネルギーギャップ）を有することができる。ＩＩＩ−ＶおよびＩＩ−ＶＩ材料系において、拡散バリア１０８のより高いエネルギーバンドギャップは、有効なバックゲートを形成するのを助けることができる。
【００２１】
第１のＳＴＩ１４６は、エッチングプロセスを介して形成され得る。たとえば、膜層３０８、拡散バリア１０８、および高濃度にドーピングされた領域１０６の領域は、トレンチを形成するためにエッチングされ得る。第１のＳＴＩ１４６は、酸化膜堆積プロセスおよびＣＭＰプロセスを介してトレンチ内に形成され得る。
【００２２】
第２の処理段階３０４では、（二酸化ケイ素と比較して）高誘電率（「高ｋ」）を有する誘電体膜は、膜層３０８の表面上に堆積され得、誘電体層１２０を形成するためにパターン化され得る。ポリシリコン膜は、誘電体層１２０の表面上に堆積され得、ポリシリコンゲート３１０を形成するためにパターン化され得る。ＬＤＤ注入は、ハロー注入プロセスを介して膜層３０８の領域内に注入され得る。スペーサ膜（たとえば、ＳｉＮ膜）は、ポリシリコンゲート３１０および誘電体層１２０に隣接して堆積され得る。スペーサ膜は、第１のスペーサ１２４と第２のスペーサ１２６とを形成するためにエッチングされ得る。
【００２３】
第２の処理段階３０４でも、イオン注入は、膜層３０８のＬＤＤ注入領域の領域内に注入され得る。イオン注入領域をアニールした後、イオン注入領域は、エッチングされ得、ソース歪み領域１１２とドレイン歪み領域１１４とを形成するために、エピタキシャル成長プロセスを介して、エッチングされた領域上にストレッサが形成され得る。サリサイド（図示せず）は、また、ソース領域１１２およびドレイン領域１１４上に形成され得る。イオン注入された領域間の膜層３０８の領域は、チャネル領域１１０になることができる。ソース歪み領域１１２とチャネル領域３０８との間にあるイオン注入された領域の第１の領域は、第１のＬＤＤ領域１１６になることができる。ドレイン歪み領域１１４とチャネル領域３０８との間にあるイオン注入された領域の第２の領域は、第２のＬＤＤ領域１１８になることができる。膜層３０８の第１のエッジ領域は、第１の活性エッジ１３２を形成するためにソース歪み領域１１２によって画定され得る。膜層３０８の第２のエッジ領域は、活性エッジ１３４を形成するためにドレイン歪み領域１１４によって画定され得る。
【００２４】
第３の処理段階３０６では、ＩＬＤ膜は、ＩＬＤ層１４０を形成するために、拡散バリア１０８の表面上、活性エッジ１３２、１３４の表面上、ソース歪み領域１１２の表面上、ドレイン歪み領域１１４の表面上、スペーサ１２４、１２６の表面上、およびポリシリコンゲート３１０の表面上に堆積され得る。化学機械研磨（ＣＭＰ）プロセスは、ポリシリコンゲート３１０の表面を露出するためにＩＬＤ層１４０に適用され得る。ポリシリコンゲート３１０は、スペーサ１２４、１２６間にトレンチを形成するためにエッチングプロセスを介して除去され得る。金属膜は、金属ゲート１２２を形成するためにトレンチ内に堆積され得る。ＣＭＰプロセスは、金属ゲート１２２の表面がＩＬＤ層１４０の表面と水平になり得るように、金属ゲート１２２の表面に適用され得る。キャップ膜は、キャップ膜層１４２を形成するためにＩＬＤ層１４０の表面および金属ゲート１２２の表面上に堆積され得る。バックゲートコンタクト１４４は、エッチングプロセスと金属膜堆積プロセスとＣＭＰとを介して形成され得る。したがって、図１のＭＯＳＦＥＴ１０２は、ゲートラストプロセス３００を用いて形成され得る。
【００２５】
図４は、拡散バリアを有するプレーナ型ＭＯＳＦＥＴ（たとえば、図１のＭＯＳＦＥＴ１０２）を製造するためのゲートファーストプロセス４００（たとえば、ＭＯＳＦＥＴのゲートは、ＭＯＳＦＥＴのソース領域およびドレイン領域の形成前に製造される）の一部の特定の実施形態を示す。第１の処理段階４０２では、誘電体膜（たとえば、高ｋ誘電体膜）は、誘電体層１２０を形成するために膜層（たとえば、図３の膜層３０８）の表面上に堆積され得る。金属膜は、誘電体層１２０の表面上に堆積され得、金属ゲート１２２を形成するためにパターン化され得る。また、第１のＳＴＩ１４６は、また、エッチングプロセスと酸化物堆積およびＣＭＰプロセスとを介して形成され得る。第２の処理段階４０４では、金属ゲート１２２の形成後に、ＭＯＳＦＥＴ１０２の他の構成要素（たとえば、ソース歪み領域１１２、ドレイン歪み領域１１４、チャネル領域１１０、スペーサ１２４、１２６、活性エッジ１３２、１３４、ＬＤＤ領域１１６、１１８、コンタクト１２８、１３０、ＩＬＤ層１４０、バックゲートコンタクト１４４、およびキャップ膜層１４２）は、図３を参照して説明したように形成され得る。したがって、図１のＭＯＳＦＥＴ１０２は、ゲートファーストプロセス４００を用いて形成され得る。
【００２６】
図５は、拡散バリアを有するプレーナ型ＭＯＳＦＥＴ（たとえば、図２のＭＯＳＦＥＴ２０２）を製造するためのプロセス５００の一部の特定の実施形態を示す。第１の処理段階５０２では、膜層５０６は、拡散バリア１０８の表面上に堆積され得る。膜層５０６は、図３の膜層３０８と同様であり得る。基板１０４の領域、高濃度にドーピングされた領域１０６の領域、拡散バリア１０８の領域、および膜層５０６の領域は、第１のトレンチ５０８と第２のトレンチ５１０とを形成するためにエッチングされ得る。酸化物膜は、ＳＴＩ２０４、２０６を形成するためにトレンチ５０８と５１０、およびＣＭＰ内に堆積され得る。第２の処理段階５０４では、ＭＯＳＦＥＴ２０２の他の構成要素（たとえば、金属ゲート１２２、ソース歪み領域１１２、ドレイン歪み領域１１４、チャネル領域１１０、スペーサ１２４、１２６、活性エッジ１３２、１３４、ＬＤＤ領域１１６、１１８、コンタクト１２８、１３０、バックゲートコンタクト１４４、およびキャップ膜層１４２）は、ゲートラスト製造プロセスが使用されるとき、図３を参照して説明したように形成され得る。他の構成要素は、ゲートファースト製造プロセスが使用されるとき、図４を参照して説明したように形成され得る。したがって、図２のＭＯＳＦＥＴ２０２は、プロセス５００を使用して形成され得る。
【００２７】
図６は、拡散バリアを有するフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）６０２の特定の実施形態を示す。ＦｉｎＦＥＴ６０２は、図１のＭＯＳＦＥＴ１０２および／または図２のＭＯＳＦＥＴ２０２と同様に機能することができ、ＦｉｎＦＥＴ６０２は、高濃度にドーピングされた領域６０６からチャネル領域６１６へのドーパント拡散を低減する拡散バリア６１４を有することができる。ＦｉｎＦＥＴ６０２は、基板６０４と、高濃度にドーピングされた領域６０６とを備えることができる。ＦｉｎＦＥＴ６０２は、また、ＳＴＩ６１０および６１２に隣接するフィン６０８を備えることができる。フィン６０８は、高濃度にドーピングされた領域６０６の一部として形成され得る。ＦｉｎＦＥＴ６０２は、さらに、フィン６０８に隣接する拡散バリア６１４と、拡散バリア６１４に隣接するチャネル領域６１６とを備えることができる。拡散バリア６１４は、図１の拡散バリア１０８と実質的に同様であり得る。チャネル領域６１６は、図１のチャネル領域１１０と実質的に同様であり得る。拡散バリア６１４は、フィン６０８からチャネル領域６１６へのドーパント拡散を低減することができる。
【００２８】
ＦｉｎＦＥＴ６０２の誘電体層６１８は、チャネル領域６１６に隣接することができる。誘電体層６１８は、高誘電率（「高ｋ」）を有する材料を用いて形成され得る。ＦｉｎＦＥＴ６０２の金属ゲート６２０は、誘電体層６１８に隣接することができる。ＦｉｎＦＥＴ６０２は、さらに、金属ゲート６２０と接触する金属ゲートコンタクト６２２を備えることができる。ＦｉｎＦＥＴ６０２は、さらに、高濃度にドーピングされた領域６０６から延在するバックゲートコンタクト６２４を備えることができる。電圧がバックゲートコンタクト６２４を介して高濃度にドーピングされた領域６０６に印加されたとき、高濃度にドーピングされた領域６０６は、ＦｉｎＦＥＴ６０２の第２のゲート（たとえば、バックゲート）として機能することができる。ＦｉｎＦＥＴ６０２は、さらに、金属ゲートコンタクト６２２と、ソース領域（図示せず）と、ドレイン領域（図示せず）とに接触する酸化物層６２６を備えることができる。
【００２９】
図７は、拡散バリアを有するＦｉｎＦＥＴ（たとえば、図６のＦｉｎＦＥＴ６０２）を製造するためのプロセス７００の一部の特定の実施形態を示す。第１の処理段階７０２では、高濃度にドーピングされた領域６０６は、ドーピングプロセスを介して基板６０４の領域内に形成され得る。基板６０４および高濃度にドーピングされた領域６０６は、シリコン、ＩＩＩ−Ｖ化合物、またはＩＩ−ＶＩ化合物を用いて形成され得る。一例として、基板６０４および高濃度にドーピングされた領域６０６は、砒化ガリウム（ＧａＡｓ）を用いて形成され得る。別の例として、基板６０４および高濃度にドーピングされた領域６０６は、砒化インジウムガリウム（ＩｎＧａＡｓ）を用いて形成され得る。Ｎ型ドーパントまたはＰ型ドーパントは、高濃度にドーピングされた領域６０６を形成するために、基板６０４の領域内に注入され得る。Ｎ型ドーパントまたはＰ型ドーパントは、第１のドーピング濃度に従って注入され得る。高濃度にドーピングされた領域６０６の領域は、トレンチを形成するためにエッチングされ得る。酸化物膜は、ＳＴＩ領域７０８および７１０を形成するためにトレンチ内に堆積され得る。ＳＴＩ領域７０８および７１０の表面ならびに高濃度にドーピングされた領域６０６の表面は、化学機械研磨（ＣＭＰ）プロセスを介して平坦化され得る。
【００３０】
第２の処理段階７０４において、ＳＴＩ領域７０８および７１０は、ＳＴＩ６１０および６１２ならびにフィン６０８を形成するためにエッチングされ得る。拡散バリア６１４は、エピタキシャル成長を介してフィン６０８の表面上に形成され得る。拡散バリア６１４は、図１の拡散バリア１０８と同じ材料を用いて形成され得る。チャネル領域６１６は、エピタキシャル成長を介して拡散バリア６１４の表面上に形成され得る。チャネル領域６１６は、図１のチャネル領域１１０と同じ材料を用いて形成され得る。チャネル領域６１６の形成後に、誘電体層６１８は、堆積を介してチャネル領域６１６の表面上に形成され得る。金属ゲート６２０は、誘電体層６１８の表面上に形成され得る。
【００３１】
第３の処理段階７０６では、誘電体膜は、酸化物層６２６を形成するために、金属ゲート６２０の表面上、誘電体層６１８の表面上、高濃度にドーピングされた領域６０６の表面上、ならびにＳＴＩ６１０および６１２の表面上に堆積され得る。誘電体層６２６の上面は、ＣＭＰプロセスを介して平坦化され得る。誘電体層６２６の領域は、第１のトレンチを形成するためにエッチングされ得る。金属膜は、金属ゲートコンタクト６２２を形成するために第１のトレンチ内に堆積され得る。酸化物層６２６の領域、ＳＴＩ６１２の領域、および高濃度にドーピングされた領域６０６の領域は、第２のトレンチを形成するためにエッチングされ得る。金属膜は、バックゲートコンタクト６２４を形成するために第２のトレンチ内に堆積され得る。ソース領域（図示せず）およびドレイン領域（図示せず）は、また、第３の処理段階７０６において形成され得る。図６に関して、ソース領域およびドレイン領域は、図６によって示されるデバイスの面に対して垂直であり得る。ソース領域およびドレイン領域は、フィン６０２において形成され得る。ソース領域およびドレイン領域は、エッチングされ得、ストレッサは、ＦｉｎＦＥＴ６０２から形成され得る。したがって、図６のＦｉｎＦＥＴ６０２は、プロセス７００を用いて形成され得る。
【００３２】
図８は、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を製造する方法８００の特定の実施形態を示すためのフローチャートである。方法８００は、８０２において、基板の高濃度にドーピングされた領域の表面上に拡散バリアを形成するステップを含み、拡散バリアは、第１のバンドギャップエネルギーを有する第１の材料を用いて形成される。たとえば、図３を参照すると、拡散バリア１０８は、エピタキシャル成長を介して高濃度にドーピングされた領域１０６の表面上に形成され得る。方法８００は、また、８０４において、拡散バリアの表面上にチャネル領域を形成するステップを含み、チャネル領域は、第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を用いて形成される。たとえば、図３を参照すると、イオン注入された領域間にある膜層３０８の領域は、チャネル領域１１０になることができる。方法８００は、さらに、８０６において、ソース領域とドレイン領域とを形成するためにチャネル領域の特定の領域をエッチングするステップを含む。たとえば、図３を参照すると、イオン注入領域をアニールした後、イオン注入領域は、エッチングされ得、ソース歪み領域１１２とドレイン歪み領域１１４とを形成するために、エピタキシャル成長プロセスを介して、エッチングされた領域上にストレッサが形成され得る。特定の実施形態では、方法８００は、さらに、高濃度にドーピングされた領域に結合されたバックゲートコンタクトを形成するステップを含む。たとえば、図３を参照すると、バックゲートコンタクト１４４は、エッチングプロセスを介して形成され得る。
【００３３】
別の特定の実施形態では、方法８００は、さらに、チャネル領域の表面上に誘電体層を形成するステップを含む。たとえば、図３を参照すると、ＩＬＤ膜は、ＩＬＤ層１４０を形成するために、拡散バリア１０８の表面上、活性エッジ１３２、１３４の表面上、ソース歪み領域１１２の表面上、ドレイン歪み領域１１４の表面上、スペーサ１２４、１２６の表面上、およびポリシリコンゲート３１０の表面上に堆積され得る。方法８００は、さらに、誘電体層の表面上に金属ゲートを形成するステップを含む。たとえば、図４を参照すると、誘電体膜（たとえば、高ｋ誘電体膜）は、誘電体層１２０を形成するために膜層（たとえば、図３の膜層３０８）の表面上に堆積され得る。金属膜は、誘電体層１２０の表面上に堆積され得、金属ゲート１２２を形成するためにパターン化され得る。方法８００は、さらに、基板の第１の表面上に第１のシャロートレンチ分離（ＳＴＩ）領域を形成し、基板の第２の表面上に第２のＳＴＩ領域を形成するステップを含み、第１のＳＴＩ領域および第２のＳＴＩ領域は、エッチングプロセスを介して形成され、第１のＳＴＩ領域は、ソース領域に隣接し、第２のＳＴＩ領域は、ドレイン領域に隣接する。たとえば、図５を参照すると、基板１０４の領域、高濃度にドーピングされた領域１０６の領域、拡散バリア１０８の領域、および膜層５０６の領域は、第１のトレンチ５０８と第２のトレンチ５１０とを形成するためにエッチングされ得る。酸化物膜は、ＳＴＩ２０４、２０６を形成するためにトレンチ５０８および５１０内に堆積され得る。したがって、方法８００は、拡散バリアを有する非常に鋭いレトログレードプロファイルに基づいてドーピングされたトランジスタが製造されることを可能にすることができる。拡散バリアは、拡散バリアなしのトランジスタと比較して、トランジスタの高濃度にドーピングされた領域からトランジスタのチャネル領域へのドーパント拡散を低減することができる。
【００３４】
図９は、拡散バリア（たとえば、図１の拡散バリア１０８）を有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を備える通信デバイス９００の特定の実施形態の図である。デバイス９００は、メモリ９３２に結合されたプロセッサ９１０（たとえば、デジタル信号プロセッサ（ＤＳＰ）、中央処理装置（ＣＰＵ）、など）を含む。メモリ９３２は、プロセッサ９１０によって読取り可能であるコンピュータ可読命令などの命令９６８（たとえば、実行可能命令）を含む。命令９６８は、プロセッサ９１０などのコンピュータによって実行可能である１つまたは複数の命令を含み得る。
【００３５】
図９は、また、プロセッサ９１０とディスプレイ９２８とに結合されたディスプレイコントローラ９２６を示す。コーダ／デコーダ（ＣＯＤＥＣ）９３４は、また、プロセッサ９１０に結合され得る。スピーカ９３６およびマイクロホン９３８は、ＣＯＤＥＣ９３４に結合され得る。
【００３６】
図９は、また、ワイヤレスインターフェース９４０がプロセッサ９１０とアンテナ９４２とに結合され得ることを示す。ワイヤレスインターフェース９４０は、ワイヤレスコントローラ、受信機回路、送信機回路などのワイヤレストランシーバ、またはそれらの組合せを含むことができる。特定の実施形態では、ワイヤレスインターフェース９４０は、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含むデバイス９６４を含む。代替実施形態では、デバイス９６４は、ワイヤレスインターフェース９４０以外のデバイス９００の１つまたは複数の構成要素内に配置され得る。デバイス９６４は、アナログ回路、デジタル回路、混合信号回路、無線周波数（ＲＦ）回路、クロック信号生成回路、記憶デバイス（たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス）、別のタイプのデバイス、またはそれらの任意の組合せを含むことができる。
【００３７】
特定の実施形態では、プロセッサ９１０、ディスプレイコントローラ９２６、メモリ９３２、ＣＯＤＥＣ９３４、およびワイヤレスインターフェース９４０は、システムインパッケージまたはシステムオンチップデバイス９２２内に含まれる。特定の実施形態では、入力デバイス９３０および電源９４４は、システムオンチップデバイス９２２に結合される。その上、特定の実施形態では、図９に示すように、ディスプレイ９２８、入力デバイス９３０、スピーカ９３６、マイクロホン９３８、ワイヤレスアンテナ９４２、および電源９４４は、システムオンチップデバイス９２２の外部にある。しかしながら、ディスプレイ９２８、入力デバイス９３０、スピーカ９３６、マイクロホン９３８、アンテナ９４２、および電源９４４のそれぞれは、インターフェースまたはコントローラなどのシステムオンチップデバイス９２２の構成要素に結合され得る。
【００３８】
開示された実施形態のうちの１つまたは複数は、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイル電話、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含むことができる、デバイス９００などのシステムまたは装置内に実装され得る。加えて、デバイス９００は、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、データもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、またはそれらの組合せを含み得る。別の例示的で非限定的な例として、システムまたは装置は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、あるいはそれらの任意の組合せのような、遠隔ユニットを含み得る。
【００３９】
上記の開示したデバイスや機能性は、コンピュータ可読媒体上に記憶されるコンピュータファイル（たとえばＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）へ設計および構成されてよい。一部のまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造するように製造ハンドラに供給されてよい。得られる生成物は、半導体ウェハを含み、半導体ウェハは、次いで、半導体ダイに切断され、１つまたは複数の半導体チップにパッケージングされる。チップは、次いで、上記で説明したデバイス内で使用される。図１０は、電子デバイス製造プロセス１０００の特定の例示的実施形態を示す。
【００４０】
物理的デバイス情報１００２は、研究用コンピュータ１００６などにおいて、製造プロセス１０００において受信される。物理的デバイス情報１００２は、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含む半導体デバイスなどの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。たとえば、物理的デバイス情報１００２は、研究用コンピュータ１００６に結合されたユーザインターフェース１００４を介して入力された物理的パラメータと、材料特性と、構造情報とを含むことができる。研究用コンピュータ１００６は、メモリ１０１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ１００８を含む。メモリ１０１０は、プロセッサ１００８に、ファイルフォーマットに準拠するように物理的デバイス情報１００２を変換させ、ライブラリファイル１０１２を生成させるように実行可能なコンピュータ可読命令を記憶することができる。
【００４１】
特定の実施形態では、ライブラリファイル１０１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル１０１２は、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含むデバイスを含む半導体デバイスのライブラリを含むことができ、電子設計自動化（ＥＤＡ）ツール１０２０で使用するために提供され得る。
【００４２】
ライブラリファイル１０１２は、メモリ１０１８に結合された１つまたは複数の処理コアなどのプロセッサ１０１６を含む設計コンピュータ１０１４においてＥＤＡツール１０２０とともに使用され得る。ＥＤＡツール１０２０は、設計コンピュータ１０１４のユーザがライブラリファイル１０１２の拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含む回路を設計することを可能にするために、メモリ１０１８においてプロセッサ実行可能命令として記憶され得る。たとえば、設計コンピュータ１０１４のユーザは、設計コンピュータ１０１４に結合されたユーザインターフェース１０２４を介して回路設計情報１０２２を入力することができる。回路設計情報１０２２は、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含む半導体デバイスなどの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。例示するために、回路設計特性は、回路設計内の特定の回路および他の要素との関係の識別、位置情報、特徴のサイズ情報、相互接続情報、または、半導体デバイスの物理的特性を表す他の情報を含むことができる。
【００４３】
設計コンピュータ１０１４は、ファイルフォーマットに準拠するように、回路設計情報１０２２を含む設計情報を変換するように構成され得る。例示するために、ファイル情報は、平面幾何学的形状と、テキストラベルと、グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマット（たとえば、ＧＤＳＩＩフォーマット）などの階層的フォーマット内の回路レイアウトについての他の情報とを表すデータベースバイナリファイルフォーマットを含むことができる。設計コンピュータ１０１４は、他の回路または情報に加えて、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を記述する情報を含むＧＤＳＩＩファイル１０２６などの変換された設計情報を含むデータファイルを生成するように構成され得る。例示するために、データファイルは、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含むとともに、ＳＯＣ内の追加の電子回路および構成要素を含むこともできるシステムオンチップ（ＳＯＣ）に対応する情報を含むことができる。
【００４４】
ＧＤＳＩＩファイル１０２６は、ＧＤＳＩＩファイル１０２６内の変換された情報に従って拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含むウェハを製造するために、製造プロセス１０２８において受信され得る。たとえば、デバイス製造プロセスは、典型的なマスク１０３２として示すフォトリソグラフィ処理で使用されるマスクなどの１つまたは複数のマスクを作成するために、マスク製造者１０３０にＧＤＳＩＩファイル１０２６を提供するステップを含むことができる。マスク１０３２は、シリコンオンインシュレータ（ＳＯＩ）ウェハ、シリコンオンシリコン（ＳＯＳ）ウェハ、またはバルクシリコンウェハなどの１つまたは複数のウェハ１０３４を生成するために、製造プロセス中に使用され得る。
【００４５】
特定の実施形態では、製造プロセス１０２８は、プロセッサ１０３１およびメモリ１０３３によって開始または制御され得る。メモリ１０３３（たとえば、非一時的コンピュータ可読媒体）は、プロセッサ１０３１によって実行可能である命令１０３５を含むことができる。たとえば、コンピュータ実行可能命令は、プロセッサ１０３１に拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）の形成を開始または制御させるように実行可能であり得る。例示するために、命令は、キャパシタ、キャパシタの構成要素、またはキャパシタに取り付けられた構成要素（たとえば、金属層、絶縁層、ビア、など）を形成する１つもしくは複数のツールまたはプロセスの動作を開始または制御するために、プロセッサ１０３１によって実行可能であり得る。
【００４６】
製造プロセス１０２８は、完全に自動化されたまたは部分的に自動化された製造システムによって実行され得る。たとえば、製造プロセス１０２８は、自動化され得、製造プロセス１０２８のステップは、スケジュールに従って実行され得る。製造システムは、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）などのデバイスを形成するために１つまたは複数の動作を実行するための製造設備（たとえば、処理ツール）を含むことができる。たとえば、製造設備は、第１の金属層、第１の絶縁層、第２の金属層、第２の絶縁層、第２の金属層に接続するビア、パッシベーション層、などを形成するように構成され得る。
【００４７】
製造システム（たとえば、製造プロセス１０２８を実行する自動化システム）は、分散型アーキテクチャ（たとえば、階層構造）を有することができる。たとえば、製造システムは、分散型アーキテクチャに従って分散された、プロセッサ１０３１などの１つもしくは複数のプロセッサ、メモリ１０３３などの１つもしくは複数のメモリ、および／またはコントローラを含むことができる。分散型アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含むことができる。たとえば、製造プロセス１０２８を制御または実行する製造システムの高レベル部分は、プロセッサ１０３１などの１つまたは複数のプロセッサを含むことができ、低レベルシステムは、１つもしくは複数の対応するコントローラを各々含むことができ、または、１つもしくは複数の対応するコントローラによって制御され得る。特定の低レベルシステムの特定のコントローラは、高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信することができ、下位のモジュールまたはプロセスツールにサブコマンドを発行することができ、高レベルシステムにステータス情報を通信することができる。１つまたは複数の低レベルシステムの各々は、製造機器の１つまたは複数の対応する部分（たとえば、処理ツール）に関連付けられ得る。特定の実施形態では、製造システムは、分散された複数のプロセッサを含むことができる。たとえば、製造システムの低レベルシステム構成要素のコントローラは、プロセッサ８３１などのプロセッサを含むことができる。
【００４８】
代替的には、プロセッサ１０３１は、製造システムの高レベルシステム、サブシステム、または構成要素の一部であり得る。別の実施形態では、プロセッサ１０３１は、製造システムの様々なレベルおよび構成要素での分散処理を含む。
【００４９】
したがって、プロセッサ１０３１は、プロセッサ１０３１に、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）などのデバイスの形成を開始または制御させるプロセッサ実行可能命令を含むまたは実行することができる。たとえば、金属層は、１つもしくは複数の堆積ツールまたは１つもしくは複数のめっきプラットフォーム、プレータ、あるいは、デバイス内に金属板を形成するように構成された他のメッキ設備によって形成され得る。別の例として、絶縁層およびパッシベーション層は、化学気相堆積ツールまたはスピンオン製造ツールなどの、１つもしくは複数の堆積ツールまたは「ボトムアップ」製造ツールによって形成され得る。さらに別の例として、開口部は、ウェットエッチング装置、ドライエッチング装置、またはプラズマエッチング装置、または１つもしくは複数の溶解ツールによって、絶縁層およびパッシベーション層に形成され得る。
【００５０】
メモリ１０３３内に記憶された実行可能命令は、プロセッサ１０３１が、図８の方法８００によって説明したように動作を実行することによって、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）などのデバイスの形成を開始および制御することを可能にすることができる。
【００５１】
ダイ１０３６は、パッケージングプロセス１０３８に提供され得、ダイ１０３６は、典型的なパッケージ１０４０内に組み込まれる。たとえば、パッケージ１０４０は、システムインパッケージ（ＳｉＰ）配置などの単一のダイ１０３６または複数のダイを含むことができる。パッケージ１０４０は、合同電子デバイス委員会（ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ））規格などの１つもしくは複数の規格または仕様に準拠するように構成され得る。
【００５２】
パッケージ１０４０に関する情報は、コンピュータ１０４６において記憶された構成要素ライブラリを介するなどして様々な製品設計者に配布され得る。コンピュータ１０４６は、メモリ１０５０に結合された１つまたは複数の処理コアなどのプロセッサ１０４８を含むことができる。プリント回路基板（ＰＣＢ）ツールは、ユーザインターフェース１０４４を介してコンピュータ１０４６のユーザから受信したＰＣＢ設計情報１０４２を処理するために、メモリ１０５０においてプロセッサ実行可能命令として記憶され得る。ＰＣＢ設計情報１０４２は、回路基板上のパッケージ化された半導体デバイスの物理的位置情報を含むことができ、パッケージ化された半導体デバイスは、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含むパッケージ１０４０に対応する。
【００５３】
コンピュータ１０４６は、回路基板上のパッケージ化された半導体デバイスの物理的位置情報ならびにトレースおよびビアなどの電気的接続のレイアウトを含むデータを有する、ＧＥＲＢＥＲファイル１０５２などのデータファイルを生成するために、ＰＣＢ設計情報１０４２を変換するように構成され得、パッケージ化された半導体デバイスは、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含むパッケージ１０４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有することができる。
【００５４】
ＧＥＲＢＥＲファイル１０５２は、基板組立プロセス１０５４において受け取られ得、ＧＥＲＢＥＲファイル１０５２内に格納された設計情報に従って製造される典型的なＰＣＢ１０５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル１０５２は、ＰＣＢ製造プロセスの様々なステップを実行するために１つまたは複数のマシンにアップロードされ得る。ＰＣＢ１０５６は、代表的なプリント回路アセンブリ（ＰＣＡ）１０５８を形成するために、パッケージ１０４０を含む電子構成要素を装着され得る。
【００５５】
ＰＣＡ１０５８は、製品製造プロセス１０６０において受け取られ得、第１の典型的な電子デバイス１０６２および第２の典型的な電子デバイス１０６４などの１つまたは複数の電子デバイス内に組み込まれ得る。例示的な非限定的な例として、第１の典型的な電子デバイス１０６２、第２の典型的な電子デバイス１０６４、または両方は、拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）が組み込まれた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのグループから選択され得る。別の例示的な非限定的な例として、電子デバイス１０６２および１０６４の１つまたは複数は、モバイル電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、検針機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶もしくは取り出す任意の他のデバイス、または、それらの任意の組合せなどの遠隔ユニットであり得る。図１０は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、好ましくは、メモリとオンチップ回路とを含む能動集積回路を含む任意のデバイスにおいて用いられ得る。
【００５６】
拡散バリアを有するトランジスタ（たとえば、図１のＭＯＳＦＥＴ１０２、図２のＭＯＳＦＥＴ２０２、または図６のＦｉｎＦＥＴ６０２）を含むデバイスは、例示的プロセス１０００において説明したように、製造され、処理され、電子デバイス内に組み込まれ得る。図１〜図９に関連して開示された実施形態の１つまたは複数の態様は、ライブラリファイル１０１２、ＧＤＳＩＩファイル１０２６、およびＧＥＲＢＥＲファイル１０５２内など、様々な処理段階において含まれ得るとともに、研究用コンピュータ１００６のメモリ１０１０、設計コンピュータ１０１４のメモリ１０１８、製造プロセス１０２８に関連するコンピュータのメモリ１０３３、コンピュータ１０４６のメモリ１０５０、基板組立プロセス１０５４などの様々な段階において使用される１つもしくは複数の他のコンピュータまたはプロセッサのメモリにおいて記憶され得、また、マスク１０３２、ダイ１０３６、パッケージ１０４０、ＰＣＡ１０５８、プロトタイプ回路もしくはデバイス（図示せず）などの他の製品、または、それらの任意の組合せなどの１つもしくは複数の他の物理的実施形態に組み込まれ得る。物理的デバイス設計から最終製品までの製品の様々な典型的な段階が示されているが、他の実施形態では、より少ない段階が使用され得、または、追加の段階が含まれ得る。同様に、プロセス１０００は、プロセス１０００の様々な段階を実行する単一のエンティティあるいは１つまたは複数のエンティティによって実行され得る。
【００５７】
説明された実施形態に関連して、装置は、ドーパント拡散を阻止するための手段を含むことができ、ドーパント拡散を阻止するための手段は、基板の高濃度にドーピングされた領域の表面上に形成され、ドーパント拡散を阻止するための手段は、第１のバンドギャップエネルギーを有する第１の材料を用いて形成される。たとえば、ドーパント拡散を阻止するための手段は、図１の拡散バリア１０８、図６の拡散バリア６１４、ドーパント拡散を阻止するように構成された１つもしくは複数の他のデバイス、またはそれらの任意の組合せを含むことができる。
【００５８】
装置は、また、伝導チャネルを提供するための手段を含むことができ、伝導チャネルを提供するための手段は、ドーパント拡散を阻止するための手段の表面上に形成され、伝導チャネルを提供するための手段は、第１のバンドギャップエネルギーよりも低い第２のバンドギャップエネルギーを有する第２の材料を用いて形成される。たとえば、伝導チャネルを提供するための手段は、図１のチャネル領域１１０、図６のチャネル領域６１６、伝導チャネルを提供するように構成された１つもしくは複数の他のデバイス、またはそれらの組合せを含むことができる。
【００５９】
装置は、さらに、バックゲートコンタクトを提供するための手段を含むことができ、バックゲートコンタクトを提供するための手段は、基板の第１の領域に結合される。たとえば、バックゲートコンタクトを提供するための手段は、図１のバックゲートコンタクト１４４、図６のバックゲートコンタクト６２４、バックゲートコンタクトを提供するように構成された１つもしくは複数の他のデバイス、またはそれらの組合せを含むことができる。
【００６０】
図１〜図１０の１つまたは複数は、本開示の教示によるシステム、装置、および／または方法を例示することがあるが、本開示は、これらの例示されたシステム、装置、および／または方法に限定されない。本開示の実施形態は、好ましくは、集積回路を含む任意のデバイスにおいて用いられ得る。本開示の実施形態は、また、スタンドアロンデバイス（たとえば、スタンドアロントランジスタ）において用いられ得る。
【００６１】
当業者は、本明細書に開示された実施形態に関連して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることを理解するであろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップは、それらの機能の観点から一般的に上記で説明されている。そのような機能がハードウェアまたはプロセッサ実行可能命令のどちらとして実装されるのかは、システム全体に課される特定の用途および設計制約に依存する。当業者は、説明した機能を各特定の用途のために様々な方法で実装することができるが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。
【００６２】
本明細書に開示された実施形態に関連して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組合せにおいて実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読出し専用メモリ（ＲＯＭ）、プログラマブル読出し専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読出し専用メモリ（ＣＤ−ＲＯＭ）、または任意の他の形態の当該技術分野において周知の非一時的記憶媒体内に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態において、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内に存在することができる。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在することができる。代替形態において、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内の個別の構成要素として存在することができる。
【００６３】
開示された実施形態の上記の説明は、当業者が開示された実施形態を製作または使用することを可能にするために提供される。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義された原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示す実施形態に限定するように意図されるものではなく、以下の特許請求の範囲によって定義される原理および新規な特徴と一致する可能な最も広い範囲を与えられるべきである。
【符号の説明】
【００６４】
１０２  プレーナ型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
１０４  基板
１０６  高濃度にドーピングされた領域
１０８  拡散バリア
１１０  チャネル領域
１１２  ソース歪み領域
１１４  ドレイン歪み領域
１１６  第１の低濃度にドーピングされたドレイン（ＬＤＤ）領域
１１８  第２のＬＤＤ領域
１２０  誘電体層
１２２  金属ゲート
１２４  第１のスペーサ
１２６  第２のスペーサ
１２８  第１のコンタクト
１３０  第２のコンタクト
１３２  第１の活性またはフィンストッパ、活性エッジ
１３４  第２の活性またはフィンストッパ、活性エッジ
１３６  下側界面
１３８  上側界面
１４０  層間誘電体（ＩＬＤ）層
１４２  キャップ膜層
１４４  バックゲートコンタクト
１４６  第１のシャロートレンチ分離（ＳＴＩ）
２０２  プレーナ型ＭＯＳＦＥＴ
２０４  第２のＳＴＩ
２０６  第３のＳＴＩ
３００  ゲートラストプロセス
３０２  第１の処理段階
３０４  第２の処理段階
３０６  第３の処理段階
３０８  膜層
３１０  ポリシリコンゲート
４００  ゲートファーストプロセス
４０２  第１の処理段階
４０４  第２の処理段階
５００  プロセス
５０２  第１の処理段階
５０４  第２の処理段階
５０６  膜層
５０８  第１のトレンチ
５１０  第２のトレンチ
６０２  フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）
６０４  基板
６０６  高濃度にドーピングされた領域
６０８  フィン
６１０  ＳＴＩ
６１２  ＳＴＩ
６１４  拡散バリア
６１６  チャネル領域
６１８  誘電体層
６２０  金属ゲート
６２２  金属ゲートコンタクト
６２４  バックゲートコンタクト
６２６  酸化物層
７００  プロセス
７０２  第１の処理段階
７０４  第２の処理段階
７０６  第３の処理段階
７０８  ＳＴＩ領域
７１０  ＳＴＩ領域
９００  通信デバイス
９１０  プロセッサ
９２２  システムオンチップデバイス
９２６  ディスプレイコントローラ
９２８  ディスプレイ
９３０  入力デバイス
９３２  メモリ
９３４  コーダ／デコーダ（ＣＯＤＥＣ）
９３６  スピーカ
９３８  マイクロホン
９４０  ワイヤレスインターフェース
９４２  ワイヤレスアンテナ
９４４  電源
９６４  デバイス
９６８  命令
１０００  電子デバイス製造プロセス
１００２  物理的デバイス情報
１００４  ユーザインターフェース
１００６  研究用コンピュータ
１００８  プロセッサ
１０１０  メモリ
１０１２  ライブラリファイル
１０１４  設計コンピュータ
１０１６  プロセッサ
１０１８  メモリ
１０２０  電子設計自動化（ＥＤＡ）ツール
１０２２  回路設計情報
１０２４  ユーザインターフェース
１０２６  ＧＤＳＩＩファイル
１０２８  製造プロセス
１０３０  マスク製造者
１０３１  プロセッサ
１０３２  マスク
１０３３  メモリ
１０３４  ウェハ
１０３５  命令
１０３６  ダイ
１０３８  パッケージングプロセス
１０４０  パッケージ
１０４２  ＰＣＢ設計情報
１０４４  ユーザインターフェース
１０４６  コンピュータ
１０４８  プロセッサ
１０５０  メモリ
１０５２  ＧＥＲＢＥＲファイル
１０５４  基板組立プロセス
１０５６  ＰＣＢ
１０５８  プリント回路アセンブリ（ＰＣＡ）
１０６０  製品製造プロセス
１０６２  第１の典型的な電子デバイス
１０６４  第２の典型的な電子デバイス
【図１】
2016539509.tif 000003
【図２】
2016539509.tif 000004
【図３】
2016539509.tif 000005
【図４】
2016539509.tif 000006
【図５】
2016539509.tif 000007
【図６】
2016539509.tif 000008
【図７】
2016539509.tif 000009
【図８】
2016539509.tif 000010
【図９】
2016539509.tif 000011
【図１０】
2016539509.tif 000012
【国際調査報告】
2016539509.tif 000013
2016539509.tif 000014
2016539509.tif 000015