(57)【要約】  本発明は、薄膜トランジスタ及びその製造方法、アレイ基板並びにディスプレイを提供する。薄膜トランジスタは、基板、基板上に形成されたゲート電極、ソース電極、ドレイン電極及び半導体層と、ゲート電極と半導体層との間にあり、或いは、ゲート電極とソース電極及びドレイン電極との間にあるゲート絶縁層、及び半導体層とソース電極及びドレイン電極との間にあり、ソース接触穴及びドレイン接触穴を有するエッチング阻止層と、ソース電極と半導体層との間にあるソースバッファー層、及びドレイン電極と半導体層との間にあるドレインバッファー層と、を備え、ソース電極及びドレイン電極は金属銅電極であり、バッファー層は銅合金層である。ソースバッファー層及びドレインバッファー層を形成することによって、その上にあるソース電極及びドレイン電極層、及びその下方にある半導体層の付着力が向上され、ＴＦＴの性能も向上され、画像の品質も向上された。
2016519847.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタであって、
基板、前記基板上に形成されたゲート電極、ソース電極、ドレイン電極及び半導体層と、
前記ゲート電極と半導体層との間にあり、或いは、前記ゲート電極とソース電極及びドレイン電極との間にあるゲート絶縁層、及び半導体層とソース電極及びドレイン電極との間にあり、ソース接触穴及びドレイン接触穴を有するエッチング阻止層と、
前記ソース電極と半導体層との間にあるソースバッファー層、及び前記ドレイン電極と半導体層との間にあるドレインバッファー層と、を備え、
前記ソース電極及びドレイン電極は金属銅電極であり、前記ソースバッファー層及びドレインバッファー層は銅合金層であることを特徴とする薄膜トランジスタ。
【請求項２】
前記ソースバッファー層と前記半導体層との間にある導電可能なソース隔離層、及び前記ドレインバッファー層と前記半導体層との間にある導電可能なドレイン隔離層をさらに備えることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソース隔離層及び前記ドレイン隔離層は同じ層に設けられ、
前記ソース隔離層は前記ソース接触穴を完全に被覆し、
前記ドレイン隔離層は前記ドレイン接触穴を完全に被覆することを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記ソース隔離層及びドレイン隔離層と同じ層に設けられる画素電極層をさらに備えることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記ソース隔離層、ドレイン隔離層及び前記画素電極層は、インジウムスズ酸化物又はインジウム亜鉛酸化物導電膜層であることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記ソースバッファー層及びドレインバッファー層は、銅アルミニウム合金層、銅マンガン合金層、銅タリウム合金層、銅チタン合金層又は銅ハフニウム合金層であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
前記ゲート電極は前記基板上にあり、
前記ゲート絶縁層は前記ゲート電極上にあり、
前記半導体層は前記ゲート絶縁層上にあり、
前記エッチング阻止層は、前記半導体層上にあり、該エッチング阻止層に、ソース接触穴及びドレイン接触穴が設けられ、
前記ソース隔離層及びドレイン隔離層は、前記エッチング阻止層上にあり、且つ前記ソース隔離層は、ソース接触穴を介して半導体層に接触し、前記ドレイン隔離層は、ドレイン接触穴を介して半導体層に接触し、
前記ソースバッファー層は前記ソース隔離層上にあり、前記ドレインバッファー層は前記ドレイン隔離層上にあり、
前記ソース電極は前記ソースバッファー層上にあり、前記ドレイン電極は前記ドレインバッファー層上にあることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項８】
前記半導体層は前記基板上にあり、
前記エッチング阻止層は、前記半導体層上にあり、該エッチング阻止層に、ソース接触穴及びドレイン接触穴が設けられ、
前記ソース隔離層及びドレイン隔離層は前記エッチング阻止層上にあり、且つ前記ソース隔離層はソース接触穴を介して半導体層に接触し、前記ドレイン隔離層はドレイン接触穴を介して半導体層に接触し、
前記ソースバッファー層は、前記ソース隔離層上にあり、前記ドレインバッファー層は、前記ドレイン隔離層上にあり、
前記ソース電極は、前記ソースバッファー層にあり、前記ドレイン電極は前記ドレインバッファー層上にあり、
前記ゲート絶縁層は、前記ソース電極及びドレイン電極上にあり、
前記ゲート電極は前記ゲート絶縁層上にあることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項９】
前記薄膜トランジスタの最も外層にある保護層をさらに備え、該保護層は、前記基板の表示領域にある部分、及び基板の外縁を囲む領域のリード溶接領域にある部分を備えることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１０】
アレイ基板であって、請求項１〜９のいずれか１項に記載の薄膜トランジスタを備えることを特徴とするアレイ基板。
【請求項１１】
ディスプレイであって、請求項１０に記載のアレイ基板を備えることを特徴とするディスプレイ。
【請求項１２】
薄膜トランジスタの製造方法であって、
ゲート電極、ソース電極、ドレイン電極及び半導体層を有するパターンを形成するステップと、
ゲート絶縁層、エッチング阻止層を有するパターンを形成するステップと、
ソースバッファー層及びドレインバッファー層を有するパターンを形成するステップと、を備え、
前記ゲート絶縁層は、前記ゲート電極と半導体層との間にあり、或いは、前記ゲート電極とソース電極及びドレイン電極との間にあり、前記エッチング阻止層は、前記半導体層とソース電極及びドレイン電極との間にあり、
前記ソースバッファー層及びドレインバッファー層は、前記ソース電極及びドレイン電極と半導体層との間にあり、
前記ソース電極及びドレイン電極は金属銅電極であり、前記ソースバッファー層及びドレインバッファー層は銅合金層であることを特徴とする薄膜トランジスタの製造方法。
【請求項１３】
前記ソースバッファー層及びドレインバッファー層を形成する前に、前記半導体層と前記ソースバッファー層との間にある導電可能なソース隔離層を形成し、前記半導体層と前記ドレインバッファー層との間にある導電可能なドレイン隔離層を形成するステップをさらに備えることを特徴とする請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
パターニング工程によって、基板上にゲート電極を有するパターンを形成するステップと、
パターニング工程によって、前記ゲート電極のパターンが形成された基板上に、ゲート絶縁層を有するパターンを形成するステップと、
パターニング工程によって、前記ゲート絶縁層のパターンが形成された基板上に、半導体層を有するパターンを形成するステップと、
パターニング工程によって、半導体層が形成された基板上に、ソース接触穴及びドレイン接触穴を有するエッチング阻止層を有するパターンを形成するステップと、
パターニング工程によって、エッチング阻止層のパターンが形成された基板上に、前記ソース隔離層及びドレイン隔離層を有するパターンを形成するステップと、
パターニング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、前記ソース隔離層上にあるソースバッファー層及びソースバッファー層上にあるソース電極のパターンを形成し、ドレイン隔離層上にあるドレインバッファー層及びドレインバッファー層上にあるドレイン電極のパターンを形成するステップと、を備えることを特徴とする請求項１３に記載の薄膜トランジスタの製造方法。
【請求項１５】
パターニング工程によって、基板上に半導体を有するパターンを形成するステップと、
パターニング工程によって、前記半導体のパターンが形成された基板上に、ソース接触穴及びドレイン接触穴を有するエッチング阻止層を有するパターンを形成するステップと、
パターニング工程によって、前記エッチング阻止層のパターンが形成された基板上に、前記ソース接触穴にあるソース隔離層及び前記ドレイン接触穴にあるドレイン隔離層のパターンを形成するステップと、
パターニング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、前記ソース隔離層上にあるソースバッファー層及びソースバッファー層上にあるソース電極のパターンを形成し、ドレイン隔離層上にあるドレインバッファー層及びドレインバッファー層上にあるドレイン電極のパターンを形成するステップと、
パターニング工程によって、前記ソース電極及びドレイン電極のパターンが形成された基板上に、ゲート絶縁層を形成するステップと、
パターニング工程によって、前記ゲート絶縁層が形成された基板上に、ゲート電極を有するパターンを形成するステップと、を備えることを特徴とする請求項１３に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記ソース隔離層及びドレイン隔離層を形成するとともに、画素電極を形成するステップをさらに備え、前記画素電極、前記ソース隔離層及びドレイン隔離層を形成するステップは、
コーティング工程によって、前記エッチング阻止層のパターンが形成された基板上に、１層の導電膜層を形成するステップと、
パターニング工程によって、前記導電膜層上に、前記ソース接触穴にあるソース隔離層のパターンを形成し、前記ドレイン接触穴にあるドレイン隔離層のパターンを形成し、画素電極のパターンを形成するステップと、を備えることを特徴とする請求項１４又は１５に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記パターニング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、前記ソース隔離層上にあるソースバッファー層及びソースバッファー層上にあるソース電極のパターンを形成し、ドレイン隔離層上にあるドレインバッファー層及びドレインバッファー層上にあるドレイン電極のパターンを形成するステップは、
コーティング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、銅合金膜層を形成し、そして、銅合金膜層上にある銅膜層を形成するステップと、
前記銅合金膜層及び銅膜層が形成された基板を加熱し、銅合金膜層が加熱された後、分層され、２層の膜層を形成ステップと、
前記加熱された銅合金膜層及び銅膜層をパターニングし、ソースバッファー層、ドレインバッファー層、ソースバッファー層上にあるソース電極、及びドレインバッファー層上にあるドレイン電極を形成するステップと、を備え、
前記２層の膜層は、上層の銅金属層、及び下層の銅合金における他の金属で形成された金属膜層を備えることを特徴とする請求項１４又は１５に記載の薄膜トランジスタの製造方法。
【請求項１８】
前記コーティング工程によって、銅合金膜層を形成するステップは、
コーティング工程によって、１層の銅合金膜層を形成するステップであって、該銅合金膜層において、銅及び他の金属が含まれ、且つ前記他の金属は、この銅合金において、原子百分率が０.１％〜３０％であるステップ、を備えることを特徴とする請求項１７に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ技術に関し、特に、薄膜トランジスタ及びその製造方法、アレイ基板、並びにディスプレイに関する。
【背景技術】
【０００２】
フラットパネルディスプレイ技術分野では、薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤ）及び有機ＥＬディスプレイ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ、ＯＬＥＤ）は、軽薄であり、消費電力が低く、輝度が高くて、画面の品質が高い等のメリットを有するため、フラットパネルディスプレイ分野で重要な地位を占めている。特に、大きいサイズで、解像度及び画面品質が高いフラットパネルディスプレイ、例えば、液晶テレビは、現在のフラットパネルディスプレイ市場で主導的な地位を占めている。
【０００３】
現在、画像信号のディレイは、サイズが大きくて、解像度及び画面品質が高いフラットパネルディスプレイを制約する肝心な要素の１つである。ソース電極、ドレイン電極、ゲート電極線及びデータラインの電気抵抗を低下することで、画像信号のディレイを小さくすることができ、画面品質を向上することができる。目前では、ゲート電極線及びデータラインの電気抵抗を低下する方法は、抵抗率が低い金属Ｃｕでソース電極、ドレイン電極、ゲート電極線及びデータラインを製造するものである。然し、以下の欠点が存在している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
Ｃｕ金属の付着力が悪いため、Ｃｕを用いてＴＦＴを製造するとき、一般的に、バッファー層（Ｂｕｆｆｅｒ ｌａｙｅｒ）によってＣｕの付着力を向上する必要がある。通常のバッファー層は、モリブデンＭｏ、チタンＴｉ、Ｍｏ合金、Ｔｉ合金等であるが、形成されたＴＦＴは、Ｃｕの付着力が悪いため、性能も悪くなり、画像の品質も悪くなる。
【課題を解決するための手段】
【０００５】
本発明実施例は、上述した目的を実現するように、薄膜トランジスタを提供する。この薄膜トランジスタは、
基板、前記基板上に形成されたゲート電極、ソース電極、ドレイン電極及び半導体層と、前記ゲート電極と半導体層との間にあり、或いは、前記ゲート電極とソース・ドレイン電極との間にあるゲート絶縁層と、半導体層とソース・ドレイン電極との間にあり、ソース接触穴及びドレイン接触穴を有するエッチング阻止層と、前記ソース電極と半導体層との間にあるソースバッファー層と、前記ドレイン電極と半導体層との間にあるドレインバッファー層と、を備え、
前記ソース電極及びドレイン電極は金属銅の電極であり、前記ソースバッファー層及びドレインバッファー層は銅合金層である。
【０００６】
例えば、該薄膜トランジスタは、前記ソースバッファー層と前記半導体層との間にある導電可能なソース隔離層と、前記ドレインバッファー層と前記半導体層との間にある導電可能なドレイン隔離層と、をさらに備えてもよい。
【０００７】
例えば、前記ソース隔離層及び前記ドレイン隔離層は同じ層に設けられ、且つ前記ソース隔離層は前記ソース接触穴を完全に被覆し、前記ドレイン隔離層は前記ドレイン接触穴を完全に被覆する。
【０００８】
例えば、この薄膜トランジスタは、前記ソース隔離層及びドレイン隔離層と同じ層に設けられる画素電極層をさらに備えてもよい。
【０００９】
例えば、前記ソース隔離層、ドレイン隔離層及び前記画素電極層は、インジウムスズ酸化物又はインジウム亜鉛酸化物の導電膜層である。
【００１０】
例えば、前記ソースバッファー層及びドレインバッファー層は、銅アルミニウム合金層、銅マンガン合金層、銅タリウム合金層、銅チタン合金層又は銅ハフニウム合金層である。
【００１１】
例えば、前記ゲート電極は、前記基板上にあり、前記ゲート絶縁層は、前記ゲート電極上にあり、前記半導体層は、前記ゲート絶縁層上にあり、前記エッチング阻止層は、前記半導体層上にあり、このエッチング阻止層に、ソース接触穴及びドレイン接触穴が設けられており、
前記ソース隔離層及びドレイン隔離層は、前記エッチング阻止層上にあり、且つ前記ソース隔離層は、ソース接触穴を介して半導体層に接触し、前記ドレイン隔離層は、ドレイン接触穴を介して半導体層に接触し、前記ソースバッファー層は、前記ソース隔離層上にあり、前記ドレインバッファー層は、前記ドレイン隔離層上にあり、前記ソース電極は、前記ソースバッファー層上にあり、前記ドレイン電極は、前記ドレインバッファー層上にある。
【００１２】
例えば、前記半導体層は前記基板上にあり、前記エッチング阻止層は前記半導体層上にあり、このエッチング阻止層に、ソース接触穴及びドレイン接触穴が設けられており、前記ソース隔離層及びドレイン隔離層は、前記エッチング阻止層上にあり、且つ前記ソース隔離層は、ソース接触穴を介して半導体層に接触し、前記ドレイン隔離層は、ドレイン接触穴を介して半導体層に接触し、前記ソースバッファー層は、前記ソース隔離層上にあり、前記ドレインバッファー層は、前記ドレイン隔離層上にあり、前記ソース電極は、前記ソースバッファー層にあり、前記ドレイン電極は前記ドレインバッファー層上にあり、前記ゲート絶縁層は、前記ソース電極及びドレイン電極上にあり、前記ゲート電極は、前記ゲート絶縁層上にある。
【００１３】
例えば、該薄膜トランジスタは、前記薄膜トランジスタの最も外層にある保護層をさらに備えてもよい。この保護層は、前記基板の表示領域にある部分、及び基板の外縁領域のリード溶接領域にある部分を備える。
【００１４】
本発明実施例は、上述した薄膜トランジスタの１つを備えるアレイ基板を提供する。
【００１５】
本発明実施例は、上述したアレイ基板を備えるディスプレイを提供する。
【００１６】
本発明実施例は薄膜トランジスタの製造方法を提供する。該方法は、ゲート電極、ソース電極、ドレイン電極及び半導体層を有するパターンを形成するステップと、ゲート絶縁層及びエッチング阻止層を有するパターンを形成するステップと、ソースバッファー層及びドレインバッファー層を有するパターンを形成するステップと、を備え、前記ゲート絶縁層は、前記ゲート電極と半導体層の間にあり、或いは、前記ゲート電極とソース電極及びドレイン電極との間にあり、前記エッチング阻止層は、前記半導体層とソース電極及びドレイン電極との間にあり、前記ソースバッファー層及びドレインバッファー層は、前記ソース電極及びドレイン電極と半導体層との間にあり、前記ソース電極及びドレイン電極は金属銅電極であり、前記ソースバッファー層及びドレインバッファー層は銅合金層である。
【００１７】
例えば、前記ソースバッファー層及びドレインバッファー層を形成する前に、前記半導体層と前記ソースバッファー層との間にある導電可能なソース隔離層を形成し、前記半導体層と前記ドレインバッファー層との間にある導電可能なドレイン隔離層を形成するステップをさらに備える。
【００１８】
例えば、前記方法は、パターニング工程によって、基板上にゲート電極を有するパターンを形成するステップと、パターニング工程によって、前記ゲート電極のパターンが形成された基板上に、ゲート絶縁層を有するパターンを形成するステップと、パターニング工程によって、前記ゲート絶縁層のパターンが形成された基板上に、半導体層を有するパターンを形成するステップと、パターニング工程によって、半導体層が形成された基板上に、ソース接触穴及びドレイン接触穴を備えるエッチング阻止層を有するパターンを形成するステップと、パターニング工程によって、エッチング阻止層のパターンが形成された基板上に、前記ソース隔離層及びドレイン隔離層を有するパターンを形成するステップと、パターニング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、前記ソース隔離層上にあるソースバッファー層及びソースバッファー層上にあるソース電極のパターンを形成し、ドレイン隔離層上にあるドレインバッファー層及びドレインバッファー層上にあるドレイン電極のパターンを形成するステップと、を備える。
【００１９】
例えば、前記方法は、パターニング工程によって、基板上に、半導体を有するパターンを形成するステップと、パターニング工程によって、前記半導体のパターンが形成された基板上に、ソース接触穴及びドレイン接触穴を備えるエッチング阻止層を有するパターンを形成するステップと、パターニング工程によって、前記エッチング阻止層のパターンが形成された基板上に、前記ソース接触穴にあるソース隔離層及び前記ドレイン接触穴にあるドレイン隔離層のパターンを形成するステップと、パターニング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、前記ソース隔離層上にあるソースバッファー層及びソースバッファー層にあるソース電極のパターンを形成し、ドレイン隔離層上にあるドレインバッファー層及びドレインバッファー層上にあるドレイン電極のパターンを形成するステップと、パターニング工程によって、前記ソース電極及びドレイン電極のパターンが形成された基板上に、ゲート絶縁層を形成するステップと、パターニング工程によって、前記ゲート絶縁層が形成された基板上に、ゲート電極を有するパターンを形成するステップと、を備える。
【００２０】
例えば、前記ソース隔離層及びドレイン隔離層を形成するとともに、画素電極を形成する。前記画素電極、前記ソース隔離層及びドレイン隔離層を形成するステップは、コーティング工程によって、前記エッチング阻止層のパターンが形成された基板上に、１層の導電膜層を形成するステップと、パターニング工程によって、前記導電膜層上に、前記ソース接触穴にあるソース隔離層のパターンを形成し、前記ドレイン接触穴にあるドレイン隔離層のパターンを形成し、画素電極のパターンを形成するステップと、を備えてもよい。
【００２１】
例えば、前記パターニング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、前記ソース隔離層上にあるソースバッファー層及びソースバッファー層上にあるソース電極のパターンを形成し、ドレイン隔離層上にあるドレインバッファー層及びドレインバッファー層上にあるドレイン電極のパターンを形成するステップは、コーティング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、銅合金膜層を形成し、そして、銅合金膜層上にある銅膜層を形成するステップと、前記銅合金膜層及び銅膜層が形成された基板を加熱し、銅合金膜層が熱を受けた後、分層され、上層の銅金属層及び下層の銅合金における他の金属からなる金属膜層を有する２層の膜層を形成するステップと、前記熱を受けた銅合金膜層及び銅膜層をパターニングして、ソースバッファー層及びドレインバッファー層、ソースバッファー層上にあるソース電極、及びドレインバッファー層上にあるドレイン電極を形成する。
【００２２】
例えば、前記コーティング工程によって銅合金膜層を形成するステップは、コーティング工程によって、１層の銅合金膜層を形成するステップであって、この銅合金膜層において、銅及び他の金属が含まれ、前記他の金属の原子百分率が０.１％〜３０％であるステップを備える。
【図面の簡単な説明】
【００２３】
【図１】本発明実施例に係るボトムゲート型ＴＦＴの構造概略図である。
【図２】本発明実施例に係る熱を受ける前の合金の構造概略図である。
【図３】図２に示す構造が熱を受けた後の合金の構造概略図である。
【図４】図１に示すＴＦＴが隔離層を有する構造概略図である。
【図５】図４に示すＴＦＴが画素電極を有する構造概略図である。
【図６】図５に示すＴＦＴが保護層及び共通電極を有する構造概略図である。
【図７】本発明実施例に係るトップゲート型ＴＦＴの構造概略図である。
【図８】本発明実施例に係るアレイ基板の上面視の概略図である。
【発明を実施するための形態】
【００２４】
本発明の一実施例は、ＴＦＴの性能を向上し、画像の品質を向上するための薄膜トランジスタ及びその製造方法、アレイ基板並びにディスプレイを提供する。
【００２５】
本発明実施例に係るＴＦＴは、平面電界のコア技術を用いるディスプレイ、例えば、ＡＤＳ型ディスプレイに用いられるが、それに限られない。ＡＤＳは、平面電界のコア技術、即ち、高級超次元転換技術（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈ、ＡＤＳ）であり、同じ平面内のスリット電極（共通電極）の縁部に生じる電界及びスリット電極層と板状電極層（画素電極）との間に生じる電界によって、多次元電界を形成し、液晶セル内のスリット電極間、及び電極の真上におけるいずれの配向になった液晶分子をいずれも回転させ、液晶の作動効率を向上し、透過効率を向上するものである。高級超次元スイッチング技術は、ＴＦＴ−ＬＣＤ製品の画面品質を向上することができ、解像度が高く、透過率が高く、消費電力が低く、視野角が広く、開口率が高く、色収差が低く、プッシュムラ（ｐｕｓｈ Ｍｕｒａ）がない等のメリットを有する。ＡＤＳ技術の改善技術は、応用によって、透過率が高いＩ−ＡＤＳ技術、開口率が高いＨ−ＡＤＳ及び解像度が高いＳ−ＡＤＳ技術等を備える。
【００２６】
本発明実施例に係るＴＦＴでは、半導体層とソース電極及びドレイン電極層との間に、ソース電極及びドレイン電極層と半導体層との間の付着力を向上するための導電可能なバッファー層が設けられ、ＴＦＴの性能が向上される。ここで、このバッファー層は銅合金であってもよい。
【００２７】
本発明実施例に係る薄膜トランジスタＴＦＴは、ボトムゲート型又はトップゲート型構造である。以下、ボトムゲート型ＴＦＴを例として、図面を参照しながら、本発明実施例に係るＴＦＴ、アレイ基板及びディスプレイを詳しく説明する。
【００２８】
図１は第１の実施例に係るＴＦＴの断面概略図である。該ＴＦＴは、基板１と、基板１上にあるゲート電極２と、ゲート電極２上にあるゲート絶縁層３と、ゲート絶縁層３上にある半導体層４と、半導体層４上にあり、ソース接触穴及びドレイン接触穴を有するエッチング阻止層５と、エッチング阻止層５上にあり、ソース接触穴及びドレイン接触穴を被覆し、ソース電極７及びドレイン電極８のパターンに対応するソースバッファー層６１及びドレインバッファー層６２と、ソースバッファー層６１上にあるソース電極７及びドレインバッファー層６２上にあるドレイン電極８と、を備え、
ソースバッファー層６１及びドレインバッファー層６２は銅合金からなり、ソース電極７及びドレイン電極８は金属銅からなる。
【００２９】
図１に示すＴＦＴは、銅合金をソースバッファー層及びドレインバッファー層とすることで、銅金属からなるソース電極及びドレイン電極と半導体層との間の付着力が向上され、ＴＦＴの性能が向上される。
【００３０】
例えば、銅合金は、銅マンガンＣｕＭｎ合金、銅アルミニウムＣｕＡｌ合金、銅タリウムＣｕＴａ合金、銅チタンＣｕＴｉ合金又は銅ハフニウムＣｕＨａ合金等であってもよいが、それらに限られない。
【００３１】
例えば、銅合金において、銅以外の他の原子の原子百分率が０.１％〜３０％である。このとき、銅Ｃｕ金属からなるソース電極及びドレイン電極と半導体層との間の付着力が強くて、ＴＦＴの性能がよい。
【００３２】
例えば、本発明実施例に係る半導体層は、金属酸化物であってもよい。例えば、インジウム・ガリウム・亜鉛・酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）、ハフニウム・インジウム・亜鉛・酸化物（Ｈａｆｎｉｕｍ Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＨＩＺＯ）、インジウム・亜鉛・酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＺＯ）、非結晶インジウム亜鉛酸化物ａ−ＩｎＺｎＯ、非結晶フッ素ドープ酸化亜鉛ＺｎＯ：Ｆ、スズドープ酸化インジウムＩｎ２Ｏ３：Ｓｎ、非結晶モリブデンドープ酸化インジウムＩｎ２Ｏ３：Ｍｏ、クロムスズ酸化物Ｃｄ２ＳｎＯ４、非結晶アルミニウムドープ酸化亜鉛ＺｎＯ：Ａｌ、非結晶ニオブドープ酸化チタンＴｉＯ２：Ｎｂ、クロムスズ酸化物Ｃｄ−Ｓn−Ｏ又は他の金属酸化物であってもよい。
【００３３】
加熱する場合、Ｃｕ合金における他の原子、例えば、Ｍｎ、Ａｌ原子が合金から析出され、付着力が極めてよい２層の金属層を形成する。その上層がＣｕ金属層であり、下層がＭｎ又はＡｌ層等である。Ｃｕ合金における他の原子からなる層、例えばＭｎ層、Ａｌ層は比較的に薄くてＣｕ金属層の下面に付着する。図２は、基板１上において熱を受ける前の銅合金３３であり、図３は、基板１上において熱を受けた後の銅合金であり、銅金属層３３１及び他の金属の金属層３３２を有するようになっている。
【００３４】
Ｍｎ又はＡｌ層が半導体層に接触し、半導体層が金属酸化物の半導体層であるため、銅合金において、銅以外の他の金属が半導体層から酸素原子（Ｏ）を奪うことが容易であり、金属酸化物半導体を低酸素にさせ、低酸素の半導体によってＴＦＴの性能が低下される可能性が高い。
【００３５】
上述した問題を避けるように、図４に示すように、本発明実施例に係るＴＦＴは、
ソースバッファー層６１と半導体層４との間にあるソース隔離層９１、及びドレインバッファー層６２と半導体層４との間にあるドレイン隔離層９２をさらに備え、
ソース隔離層９１がエッチング阻止層５上のソース接触穴にあり、ドレイン隔離層９２がエッチング阻止層５上のドレイン接触穴にある。
【００３６】
ソース隔離層９１及びドレイン隔離層９２は金属酸化物の導電膜層であり、例えば、インジウムスズ酸化物ＩＴＯ又はインジウム亜鉛酸化物ＩＺＯ等のような透明導電膜層であってもよい。ソース隔離層９１及びドレイン隔離層９２は、Ｃｕ合金において含量の少ない金属原子が金属酸化物の半導体層における酸素を奪うことを阻止することができる。
【００３７】
また、ソース隔離層９１及びドレイン隔離層９２は金属酸化物の導電膜層であり、半導体層も金属酸化物の導電膜層である。両者が接触するとき、接触抵抗が小さいため、ＴＦＴのオン電流が向上され、ＴＦＴの性能が向上される。
【００３８】
図５に示すように、本発明実施例に係るＴＦＴは、ソース隔離層９１及びドレイン隔離層９２と同じ層に設けられる画素電極１０をさらに備える。画素電極１０は、ドレイン電極８に電気的に接続される。
【００３９】
ソース隔離層９１、ドレイン隔離層９２及び画素電極１０は、インジウムスズ酸化物又はインジウム亜鉛酸化物の導電膜層等である。ソース隔離層９１、ドレイン隔離層９２及び半導体層はいずれも金属酸化物層である。両者が形成する界面は、金属および金属酸化物半導体が形成する界面より品質がさらによく、ＴＦＴの性能をさらに向上することができる。
【００４０】
また、ソース電極及びドレイン電極が画素電極の上方にあり、ドレイン電極が画素電極に接続され、即ち、ドレイン電極の一端が画素電極の他端を被覆するのであり、ビアホールを介してドレイン電極に接続する状況に対して、画素電極の断線問題を根本的に避けられ、製品の成品率を向上することに関して有利である。
【００４１】
図６を参照すると、本発明実施例に係るＴＦＴは、ソース電極７及びドレイン電極８の上方にある保護層１１と、保護層１１上にあり、画素電極１０が位置する領域に対応する共通電極１２と、をさらに備える。
【００４２】
保護層１１は、酸化物、窒化物又は窒素酸化物等であってもよいが、それらに限られない。酸化物はシリコンの酸化物であってもよい。保護層１１は酸化アルミニウム（Ａｌ２Ｏ３）層であってもよい。保護層１１は、１層が酸化物、窒化物又は窒素酸化物であり、他層がＡｌ２Ｏ３層である２層構造であってもよい。２層構造である保護層は、ＴＦＴに対する保護の信頼性がさらに向上し、外界の空気がＴＦＴに入ることを防止することができるとともに、外界の異物による傷も防止できる。
【００４３】
保護層１１は、有機樹脂層であってもよい。有機樹脂は、ベンゾシクロブテン（ＢＣＢ）であってもよいし、他の有機感光材料であってもよい。
【００４４】
ここで、具体的に実施する場合、保護層１１が基板全体を被覆し、且つ基板の外部領域に、ゲート電極に接続される溶接領域（Ｇａｔｅ ＰＡＤ）パターン及びデータラインに接続される溶接領域（ＳＤ ＰＡＤ）パターンが設けられるため、保護層１１のパターンは、１回のエッチング工程によって形成される。
【００４５】
図６に示すＴＦＴでは、共通電極１２がスリット状電極であってもよい。
スリット状の共通電極１２と板状の画素電極１０との間、及びスリット状の共通電極１２自体において、高級超次元電界が生じる。
【００４６】
上述したＴＦＴはボトムゲート型ＴＦＴである。トップゲート型ＴＦＴ及びボトムゲート型ＴＦＴは、構造のみが異なっている。以下、トップゲート型ＴＦＴについて簡単に説明する。
【００４７】
図７はトップゲート型ＴＦＴであって、基板１と、基板１上にある半導体層４と、半導体層４上にあり、ソース接触穴及びドレイン接触穴を有するエッチング阻止層５と、エッチング阻止層５上にあるソース隔離層９１及びドレイン隔離層９２と、ソース隔離層９１上にあるソースバッファー層６１及びドレイン隔離層９２上にあるドレインバッファー層６２と、ソースバッファー層６１上にあるソース電極７及びドレインバッファー層６２上にあるドレイン電極８と、ソース電極７及びドレイン電極８上にあるゲート絶縁層３と、ゲート絶縁層３上にあるゲート電極２と、ゲート電極１の上方にある保護層１１と、を備える。
【００４８】
このトップゲート型ＴＦＴ構造は、エッチング阻止層５とドレインバッファー層６２との間にある画素電極１０と、保護層１１上にあり、画素電極１０が位置する領域に対応する共通電極１２と、をさらに備える。
【００４９】
図７に示すトップゲート型ＴＦＴ構造は、ボトムゲート型ＴＦＴに対して、構造のみが異なり、他がボトムゲート型ＴＦＴに類似するため、ここでは、贅言しない。
【００５０】
ボトムゲート型ＴＦＴであれ、トップゲート型ＴＦＴであれ、半導体層は、ソース電極及びドレイン電極の下方にあり、ソース電極と半導体層との間には、上から下へと、ソースバッファー層及びソース隔離層をさらに備え、ドレイン電極と半導体層との間には、上から下へと、ドレインバッファー層及びドレイン隔離層をさらに備える。つまり、ドレイン隔離層は、ドレインバッファー層の下方にある。上述したボトムゲート型ＴＦＴにおけるソースバッファー層及びドレインバッファー層は、トップゲート型ＴＦＴにも適用する。ここでは、贅言しない。
【００５１】
本発明実施例は、上述したトップゲート型ＴＦＴ又はボトムゲート型ＴＦＴを有するアレイ基板をさらに提供する。
【００５２】
図８に示すように、アレイ基板は、ＴＦＴ１００と、ＴＦＴ１００におけるゲート電極２に接続されるゲートライン２１と、ソース電極７に接続されるデータライン７１とを備え、ゲートライン２１及びデータライン７１は交差に配列する。
【００５３】
図１、図４〜図７に示すＴＦＴは、図８に示すＴＦＴのＡ−Ｂ線に沿う断面図である。
【００５４】
本発明実施例に係るＴＦＴの製造方法は、
ゲート電極、ソース電極、ドレイン電極及び半導体層を有するパターンを形成するステップと、
ゲート絶縁層、エッチング阻止層を有するパターンを形成し、ソースバッファー層及びドレインバッファー層を有するパターンを形成するステップと、を備え、
前記ゲート絶縁層は、前記ゲート電極と半導体層との間又は前記ゲート電極とソース電極及びドレイン電極との間にあり、前記エッチング阻止層は前記半導体層とソース電極及びドレイン電極との間にあり、
前記ソースバッファー層及びドレインバッファー層は、ソース電極及びドレイン電極と半導体層との間にあり、
前記ソース電極及びドレイン電極は金属銅電極からなり、前記ソースバッファー層及びドレインバッファー層は銅合金からなる。
【００５５】
ボトムゲート型ＴＦＴのアレイ基板を製造する方法は、以下のステップをさらに備えてもよい。
Ｓ１１、パターニング工程によって、基板上に、ゲート電極を有するパターンを形成し、
Ｓ１２、パターニング工程によって、前記ゲート電極のパターンが形成された基板上に、ゲート絶縁層を有するパターンを形成し、
Ｓ１３、パターニング工程によって、前記ゲート絶縁層のパターンが形成された基板上に、半導体層を有するパターンを形成し、
Ｓ１４、パターニング工程によって、半導体層が形成された基板上に、ソース接触穴及びドレイン接触穴が形成されたエッチング阻止層を有するパターンを形成し、
Ｓ１５、パターニング工程によって、エッチング阻止層のパターンが形成された基板上に、前記ソース隔離層及びドレイン隔離層を有するパターンを形成し、
Ｓ１６、パターニング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、前記ソース隔離層上にあるソースバッファー層及びソースバッファー層上にあるソース電極を有するパターンを形成し、ドレイン隔離層上にあるドレインバッファー層及びドレインバッファー層上にあるドレイン電極を有するパターンを形成する。
【００５６】
また、トップゲート型ＴＦＴのアレイ基板を製造する方法は、以下のステップを備えてもよい。
Ｓ２１、パターニング工程によって、基板上に、半導体を有するパターンを形成し、
Ｓ２２、パターニング工程によって、前記半導体のパターンが形成された基板上に、ソース接触穴及びドレイン接触穴が形成されたエッチング阻止層を有するパターンを形成し、
Ｓ２３、パターニング工程によって、前記エッチング阻止層のパターンが形成された基板上に、前記ソース接触穴にあるソース隔離層及びドレイン接触穴にあるドレイン隔離層を有するパターンを形成し、
Ｓ２４、パターニング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、前記ソース隔離層上にあるソースバッファー層及びソースバッファー層上にあるソース電極を有するパターンを形成し、ドレイン隔離層上にあるドレインバッファー層及びドレインバッファー層上にあるドレイン電極を有するパターンを形成し、
Ｓ２５、パターニング工程によって、前記ソース電極及びドレイン電極のパターンが形成された基板上に、ゲート絶縁層を形成し、
Ｓ２６、パターニング工程によって、前記ゲート絶縁層が形成された基板上に、ゲート電極を有するパターンを形成する。
【００５７】
例えば、前記ソース隔離層及びドレイン隔離層を形成するとともに、画素電極を形成するステップは、
コーティング工程によって、前記エッチング阻止層のパターンが形成された基板上に、１層の導電膜層を形成するステップと、
パターニング工程によって、前記導電膜層上に、前記ソース接触穴にあるソース隔離層のパターン、前記ドレイン接触穴にあるドレイン隔離層のパターン、前記ソース隔離層及びドレイン隔離層と同じ層に設けられる画素電極のパターンを形成するステップと、を備える。
【００５８】
例えば、前記パターニング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、前記ソース隔離層上にあるソースバッファー層及びソースバッファー層上にあるソース電極を有するパターンを形成し、ドレイン隔離層上にあるドレインバッファー層及びドレインバッファー層上にあるドレイン電極を有するパターンを形成するステップは、
コーティング工程によって、前記ソース隔離層及びドレイン隔離層が形成された基板上に、１層の銅合金膜層を形成し、そして、銅合金膜層上にある銅膜層を形成するステップと、
前記銅合金膜層及び銅膜層が形成された基板を加熱し、銅合金膜層が熱を受けた後、分層され、上層となる銅金属層及び下層となる銅合金における他の金属からなる金属膜層という２層の膜層を形成するステップと、
前記熱を受けた銅合金膜層及び銅膜層をパターニングして、ソースバッファー層及びドレインバッファー層を形成し、ソースバッファー層上にあるソース電極、ドレインバッファー層上にあるドレイン電極を形成するステップと、を備える。
【００５９】
例えば、前記コーティング工程によって、銅合金膜層を形成するステップは、
コーティング工程によって、１層の銅合金膜層を形成するステップを備えてもよい。ここで、該銅合金において、合金における銅以外の他の金属の原子百分率は０.１％〜３０％である。
【００６０】
以下、ボトムゲート型ＴＦＴを例として、アレイ基板を製造するプロセスを説明する。
【００６１】
本発明実施例に係るアレイ基板の製造方法は、以下のステップを備える。
【００６２】
ステップ１、ゲート電極及びゲート電極線のパターンを形成する。
まず、透明ガラス基板又は石英基板１上に、スパッタ或いは熱蒸発法によって、厚みが約２０００Å〜５０００Åである金属膜層を順に堆積する。１回の露光現像、フォトエッチング及びエッチング工程によって、ゲート電極及びゲート電極線のパターンを形成する。形成されたゲート電極及びゲート電極線のパターン及び位置は、従来技術と同じであり、ここでは、贅言しない。前記金属膜層は、カドミウムＣｒ、タングステンＷ、チタンＴｉ、タリウムＴａ及びモリブデンＭｏ等の金属膜層、或いは、上述した金属の中の少なくとも２つからなる合金であってもよく、単層の金属膜層であってもよいし、多層の金属膜層であってもよい。
【００６３】
ステップ２、ゲート絶縁層を形成する。
ステップ１の基板上に、化学気相成長法（ＰＥＣＶＤ）によって、厚みが２０００Å〜５０００Åである絶縁層を連続的に堆積し、この絶縁層がゲート絶縁層となる。該絶縁層は、酸化物、窒化物又は窒素酸化物であってもよい。対応する反応ガスは、シランＳｉＨ４、アンモニアＮＨ３、窒素Ｎ２の混合物、或いは、塩化ケイ素ＳiＨ２Ｃｌ２、アンモニアＮＨ３及び窒素Ｎ２の混合物であってもよい。
【００６４】
ステップ３、半導体層を形成する。
ゲート絶縁層が形成された基板上に、スパッタ法によって、厚みが５０Å〜１０００Åである金属酸化物膜層を連続的に堆積し、１回の露光、現像、フォトエッチング及びエッチング工程によって、半導体層のパターンを形成する。
【００６５】
前記金属酸化物は、インジウム・ガリウム・亜鉛・酸化物ＩＧＺＯ、ハフニウムインジウム亜鉛酸化物ＨＩＺＯ、インジウム亜鉛酸化物ＩＺＯ、非結晶インジウム亜鉛酸化物ａ−ＩｎＺｎＯ、非結晶フッ素ドープ酸化亜鉛ＺｎＯ：Ｆ、スズドープ酸化インジウムＩｎ２Ｏ３：Ｓｎ、非結晶モリブデンドープ酸化インジウムＩｎ２Ｏ３：Ｍｏ、クロムスズ酸化物Ｃｄ２ＳｎＯ４、非結晶アルミニウムドープ酸化亜鉛ＺｎＯ：Ａｌ、非結晶ニオブドープ酸化チタンＴｉＯ２：Ｎｂ、クロムスズ酸化物Ｃｄ−Ｓｎ−Ｏ又は他の金属酸化物であってもよい。
【００６６】
ステップ４、エッチング阻止層のパターンを形成する。
ステップ３が完了した基板上に、ＰＥＣＶＤ法によって、厚みが１０００Å〜３０００Åである絶縁層を連続的に堆積し、１回の露光、現像、フォトエッチング及びエッチング等の工程によって、エッチング阻止層のパターンを形成し、エッチング阻止層は、ソース電極に接続されるソース接触穴及びドレイン電極に接続されるドレイン接触穴を備える。絶縁層は、酸化物、窒化物又は窒素酸化物であってもよい。対応する反応ガスは、ＳｉＨ４、ＮＨ３、Ｎ２又はＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２であってもよい。ゲート絶縁層の形成に類似するように、酸化物ＴＦＴの性能を向上するように、エッチング阻止層は、第１層がＳｉＮｘであり、第２層が金属酸化物に直接に接触するＳｉＯｘである２層構造に設計されてもよい。２層構造のエッチング阻止層のパターンは、２層の絶縁層において、１回の露光現像、フォトエッチング及びエッチング工程によって形成される。
【００６７】
ステップ５、画素電極、ソース隔離層及びドレイン隔離層を形成する。
ステップ４が完了した基板上に、スパッタ又は熱蒸発法によって、厚みが約１００Å〜２０００Åである透明導電層を堆積し、透明導電層がＩＴＯ又はＩＺＯであり、或いは他の透明金属酸化物であり、１回の露光、現像、フォトエッチング及びエッチング工程によって、画素電極と、ソース接触穴にあり、接触穴全体を被覆するソース隔離層と、ドレイン接触穴にあり、接触穴全体を被覆するドレイン隔離層とを形成する。ソース隔離層、ドレイン隔離層及び画素電極は、互いに絶縁される。
【００６８】
ステップ６、ソースバッファー層、ドレインバッファー層、ソース電極及びドレイン電極を形成する。
ステップ５が完了した基板上に、スパッタ又は熱蒸発によって、厚みが約４０Å〜１０００ÅであるＣｕ合金を形成した直後、厚みが約１５００Å〜４０００ÅであるＣｕ金属層を形成する。Ｃｕ合金がＣｕＭｎ合金、ＣｕＡｌ合金又は他のＣｕ合金であり、Ｃｕ合金における銅以外の他の原子は、銅合金において、原子百分率が０.１％〜３０％atである。１回の露光、現像、フォトエッチング及びエッチング等の工程によって、ドレイン電極、ソース電極及びデータラインと、ドレイン電極の下方にあるドレインバッファー層と、ソース電極の下方にあるソースバッファー層と、データラインの下方にあるデータラインバッファー層とを形成する。ドレイン電極及びドレインバッファー層は、同じパターニング工程によって形成されるため、パターンが同じで完全に重なり合う。同じように、ソース電極及びソースバッファー層は、同じパターニング工程によって形成され、パターンが同じで完全に重なり合う。データライン及びデータラインバッファー層は、同じパターニング工程によって形成され、パターンが同じで完全に重なり合う。ドレイン電極及びドレインバッファー層は、前記画素電極の一部を被覆し、ドレイン電極および前記画素電極が電気的に接続されることを確保する。
【００６９】
ステップ７、保護層のパターンを形成する。
ステップ６を完了した基板上に、ＰＥＣＶＤ方法によって、厚みが２０００Å〜１００００Åである保護層を堆積する。保護層は酸化物、窒化物又は窒素酸化物であってもよい。酸化物は、シリコンの酸化物であり、対応する反応ガスがＳiＨ４、Ｎ２Ｏであってもよい。窒化物又は窒素酸化物に対応する反応ガスは、ＳｉＨ４、ＮＨ３、Ｎ２又はＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２であり、保護層は、Ａｌ２Ｏ３膜層、又は２層、多層の阻止構造を用いてもよい。
【００７０】
このとき、露光、現像、フォトエッチング、エッチング等の工程によって、ゲート溶接領域Ｇａｔｅ ＰＡＤ及びソース、ソースドレイン溶接領域ＳＤ ＰＡＤ領域を形成してもよい。この溶接領域は、後続の回路板とゲート電極線及びデータラインとの接続に有利である。
【００７１】
例えば、ソース電極、ドレイン電極、及びデータラインのパターンが形成された基板上に、厚みが４０００〜３００００Åである有機樹脂を１層塗布することで、保護層を形成する。有機樹脂は、ベンゾシクロブテン（ＢＣＢ）であってもよいし、他の有機感光材料であってもよい。
【００７２】
厚みが４０００〜３００００Åである有機樹脂を１層塗布し、１回の露光、現像及びフォトエッチング工程によって、アレイ基板上に、外部領域のＧａｔｅ ＰＡＤ及びＳＤ ＰＡＤを形成する。
【００７３】
ステップ８、共通電極のパターンを形成する。
ステップ７が完了した基板上に、スパッタ又は熱蒸発法によって、厚みが３００Å〜１５００Åである透明の導電層膜層を形成する。
【００７４】
１回の露光、現像、及びフォトエッチング、エッチング等の工程によって、共通電極を形成する。前記共通電極は、ＩＴＯ又はＩＺＯであってもよいし、他の透明の金属酸化物であってもよい。
【００７５】
トップゲート型金属酸化物ＴＦＴのアレイ基板を形成するプロセスは、上述したステップ１〜８に記載のボトムゲート型金属酸化物ＴＦＴのアレイ基板を形成するプロセスに類似する。ここでは、贅言しない。
【００７６】
本発明実施例は、上述したアレイ基板を備えるディスプレイをさらに提供する。このディスプレイは、液晶パネル、液晶ディスプレイ、液晶テレビ、ＯＬＥＤパネル、ＯＬＥＤディスプレイ、ＯＬＥＤテレビ又は電子ペーパ等のディスプレイである。
【００７７】
該ディスプレイの１つの例示は、液晶ディスプレイである。アレイ基板と対向基板とが互いに対向して液晶セルを形成し、液晶セルに液晶材料が充填されている。この対向基板は、例えば、カラーフィルタ基板である。アレイ基板の画素ユニット毎の画素電極は、表示のように、電界を印加して液晶材料の回転を制御するものである。ある例示では、この液晶ディスプレイは、アレイ基板にバックライトを提供するバックライトをさらに備える。
【００７８】
このディスプレイの他の例示は、有機ＥＬ（ＯＬＥＤ）ディスプレイである。アレイ基板の画素ユニット毎の薄膜トランジスタは、有機ＥＬディスプレイの陽極又は陰極に接続され、表示のように、有機発光材料を発光させるものである。
【００７９】
以上のように、本発明実施例は薄膜トランジスタを提供する。ソース電極、ドレイン電極及び半導体層の付着力を向上するように、ソース電極、ドレイン電極を形成するとともに、ソース電極及びドレイン電極の下方にあるバッファー層を形成する。このバッファー層は銅合金層である。銅合金バッファー層は、その上にあるソース電極、ドレイン電極層、及びその下方にある半導体層の付着力を向上することができる。これによって、ＴＦＴの性能が向上され、画像の品質が向上される。また、各バッファー層と半導体層との間に、バッファー層における金属が半導体層における酸素原子を奪うことを避ける隔離層がさらに設けられ、ＴＦＴの性能がさらに向上された。隔離層は、金属酸化物膜層であり、半導体層との間の接触抵抗が小さいため、ＴＦＴの性能が向上された。隔離層を形成するとともに、画素電極を形成することは、従来技術の隔離層を製造する技術に対して、プロセスを増加することがない。画素電極及びドレイン電極は、ビアホールではなく、バッファー層を介して接触する。これによって、画素電極の破断が避けられ、ディスプレイの成品率が向上された。
【００８０】
当業者は、本発明の精神及び趣旨内において、本発明を改善及び変形することができる。本発明のこれらの補正及び変形は、本発明の特許請求の範囲及びその均等な技術の範囲内に入る限り、本発明の保護範囲に入る。
【符号の説明】
【００８１】
１      基板
２      ゲート電極
３      ゲート絶縁層
４      半導体層
５      エッチング阻止層
７      ソース電極
８      ドレイン電極
１０    画素電極
１１    保護層
１２    共通電極
２１    ゲートライン
６１    ソースバッファー層
６２    ドレインバッファー層
７１    データライン
９１    ソース隔離層
９２    ドレイン隔離層
１００  ＴＦＴ
３３１  銅金属層
３３２  他の金属の金属層
【図１】
2016519847.tif 000003
【図２】
2016519847.tif 000004
【図３】
2016519847.tif 000005
【図４】
2016519847.tif 000006
【図５】
2016519847.tif 000007
【図６】
2016519847.tif 000008
【図７】
2016519847.tif 000009
【図８】
2016519847.tif 000010
【国際調査報告】
2016519847.tif 000011
2016519847.tif 000012
2016519847.tif 000013
2016519847.tif 000014
2016519847.tif 000015
2016519847.tif 000016