(57)【要約】本発明の構成可能な垂直集積（ＣＶＩ）３Ｄ又は積層形集積回路、本明細書ではＣＶＩ集積回路（ＣＶＩＩＣ）という、の歩留まりの向上に関する。ＣＶＩ方法は回路層のコンポーネントを３Ｄ集積回路の一部分として製造する前にそれらの検査を必要としない。本発明ＣＶＩはＣＶＩＩＣを欠陥回路の使用を隔離又は回避する手段として構成するために能動回路を用いる。ＣＶＩ回路構成方法は主に精細な方法として記載することができる。
2016519422.tif 000002
【特許請求の範囲】
【請求項１】
複数の情報バス回路部分及び処理回路部分を備える積層形集積回路を検査する方法であって、前記方法は、
一つ以上の情報処理回路部分及び一つ以上のバス回路部分の動作を有効化及び無効化する一つ以上の回路部分と、
複数の処理回路部分を無効化するステップと、
一つ以上の有効化された処理回路部分を一度に検査するステップと、
を含む、方法。
【請求項２】
複数の情報バス回路部分及び処理回路部分を備える積層形集積回路を用いる情報処理方法であって、前記方法は、
一つ以上の情報処理回路部分及び一つ以上のバス回路部分の動作を有効化及び無効化する一つ以上の回路部分と、
前記処理回路部分の少なくとも一つが前記一つ以上の回路部分の一つの結果として無効化される間、前記処理回路部分の少なくとも２つの間で情報処理を実行するステップと、
を含む、方法。
【請求項３】
複数の情報バス回路部分及び処理回路部分を備える積層形集積回路を用いる情報処理方法であって、前記方法は、
一つ以上の情報処理回路部分及び一つ以上のバス回路部分の動作を有効化及び無効化する一つ以上の回路部分と、
前記処理回路部分又はバス回路部分の少なくとも一つが回路部分の動作を有効化又は無効化する前記一つ以上の回路部分の一つにより無効化される間、複数の前記処理回路部分及び少なくとも一つのバス回路部分で情報処理するステップと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
３次元集積回路（３ＤＩＣ）が、より低コストで高性能のより小さい物理的サイズの集積回路の製造において基本的な進歩のために極めて重要な技術になってきている。１Ｄ又は２Ｄ集積回路層を必要に応じＭＥＭＳ又は受動回路層などの他の電子装置と組み合わせて積み重ねた３Ｄ集積回路の製造に関しては、潜在的に複数の方法がある。現在、個別の回路層又はダイを積層するこれらの方法は、それが形成された半導体ウェハが薄層化される又はそれから切り出される前に何らかの方法で予め検査又は認定された回路層を使用するのが一般的である。このような回路ダイ（ここでは以後回路層とも言う）は時々ＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）と称することもできる。回路層に付されたＫＧＤ特性は回路層の歩留まりの目安であり、ＫＧＤ回路層が３ＤＩＣを構成するように積層されるとき、得られる３ＤＩＣの可能な歩留まりは大幅に向上する。
【背景技術】
【０００２】
再構成可能な垂直集積（ＣＶＩ）３Ｄ集積回路は個別の回路層（ダイ）又は回路ウェハをスタックすることによって製造される。ここで、回路ウェハは、一般に、いくつかの個別の回路ダイを有するアレイを含む。回路ウェハはスタックすることができ、単一の回路スタックから２次元（２Ｄ）ＩＣをダイスカットするように、このウェハスタックから３ＤスタックＩＣをダイスカットすることができる。
【０００３】
ＣＶＩＩＣはハードウェアシステムをカプセル封止するハードウェアシステムとして記載することができる。ＣＶＩＩＣは、ＣＶＩＩＣの回路部分の大部分をその初期製造検査認定又は歩留まり決定中及び／又はそのライフサイクル中の如何なる時点でも無効化できるように動作するよう設計される。ＣＶＩＩＣの歩留まりは、外部又は内部検査方法又は手段によって、各ＣＶＩ回路層上の回路部分をいくつかの可能な累進的ステップ・バイ・ステップ検査の一つにより有効化することによって検証され、回路妥当性評価方法がＣＶＩＩＣの欠陥回路部分を記録して、欠陥回路部分がその後のＣＶＩＩＣの使用中に有効化されないようにする。回路部分は、それらの個々の歩留まり確率を高めるためには小面積に設計するのが好ましく、一以上の同等のカウンターパートを有するのが好ましく、このようにすると、一以上の回路部分が欠陥であると決定された場合に、ＣＶＩＩＣは依然として許容可能な動作仕様の許容レベルで有効な集積回路及び経済的効用をもたらす。本発明ＣＶＩはフォルトトレラント及び高可用性３ＤＩＣ実施形態の実装を可能にする方法及び手段を提供する。
【０００４】
本発明ＣＶＩの歩留まり向上能力は、単一の２ＤＩＣで達成し得るよりも高い回路密度を有する、経済的に許容し得る歩留まりの３ＤＩＣを達成する方法及び手段を提供する。ＣＶＩＩＣはそれが含み得る回路層の数に制限はない。本発明ＣＶＩは１０、３０又は５０を超える数の回路層を備える任意の大きさのＣＶＩＩＣの生産を可能にする。
【０００５】
〔技術分野〕
本発明は、積層形又は３次元集積回路の歩留まり向上方法および手段に関する。
【０００６】
〔背景技術〕
２次元（２Ｄ）集積回路（ＩＣ）は概して、歩留まり向上能力を２Ｄ集積回路の設計又は動作に能動又は受動手段として組み込むことなく設計されている。２Ｄ回路の歩留まり向上又は経済的に許容し得る歩留まりを達成する主な手段は半導体製造技術である。しかしながら、例えば、ＤＲＡＭ又はＦＬＡＳＨメモリ回路及びＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）回路などは例外であることが周知であり、これらの回路では、製造技術の使用に加えて、歩留まり向上が、最初に２ＤＩＣを検査し、次に手動的又は外部介入手段により２ＤＩＣの欠陥部分を無効化することによって実施されている。欠陥回路部分を欠陥部分と同一の予備又は冗長回路部分と置き換え、欠陥回路部分を２ＤＩＣとともに使用できないようにすることができ、欠陥部分の使用損失が２ＤＩＣの動作容量を予め設定された最低仕様以下に低減することはない。
【０００７】
現在、２ＤＩＣの歩留まりを向上する主な手段は２ＤＩＣの製造に使用される製造プロセスである。半導体製造プロセスは、半導体ウェハに製造される２ＤＩＣの歩留まり又は欠陥のない２ＤＩＣの数を最大にしようと試みている。ウェハは半導体ＩＣ製造プロセスの歩留まりの評価尺度の基本単位であり、半導体プロセスの歩留まりは欠陥のない２ＤＩＣの数をウェハ上の２ＤＩＣの総数で割ることによって計算される。
【０００８】
これらの２ＤＩＣに使用される歩留まり向上回路は一般に再構成回路と称されている。この再構成回路は、製造プロセスの一部分として、ＩＣの検査中にのみ使用され、ＩＣの相互接続構造をその設計仕様と一致する無欠陥態様で機能し得るように永久的に変化させることができるフューズ又はアンチフューズ回路からなる。これらのＩＣの再構成は、欠陥部分を分離するために相互接続部をレーザで切断することによって達成することもできる。しかしながら、すべての場合において、これらのＩＣの再構成は、最初にＩＣの機能検査を全体として実行し、ＩＣ回路のすべての回路部分を、任意の予備回路部分を除いて、動作状態にする。この考察のためには、現在のＩＣ検査手段は、ＩＣのサブ部分を検査することにより２ＤＩＣを検査していない点に注意することが重要である。２ＤＩＣの検査は外部検査装置によって実行され、検査はこのとき存在する回路欠陥の存在を決定し、いずれにせよこれらの欠陥は、回路の再構成の使用又は欠陥回路部分の利用可能な予備回路部分との置換によって補正することができる。一旦再構成プロセスが実行されると、すぐに２ＤＩＣは再度検査される。この２ＤＩＣの検査及び再構成方法は静的方法であり、外部検査装置と連動して行われるのみであるとともに、ＩＣの製造プロセスの一部分として行われるのみであり、ＩＣが電子アセンブリに目的とする用途のためにインストールされたら、繰り返すことはできない。
【０００９】
３ＤＩＣの製造方法及びその装置は本発明者の米国特許第５，３５４，６９５号明細書及び同第５，９１５，１６７号明細書及び同第７，４０２，８９７号に開示されており、それらは参照することにより本明細書に組み込まれる。
【発明の概要】
【００１０】
本発明ＣＶＩは３ＤＩＣの歩留まりの向上を可能にする。これは、ユニークな回路設計及び回路制御方法及び手段の使用により達成される。ＣＶＩＩＣは、ＩＣ製造妥当性検査中又はその後のＣＶＩＩＣの実用中に、ＣＶＩＩＣの一部の回路部分又はすべての回路部分を必要に応じて有効化又は無効化することができる回路を、好ましくは回路層毎に組み込む。ＣＶＩＩＣの回路は、概していくつかのタイプの回路要素（ＣＥ）又は回路部分、即ち構成回路要素（ＣＣＥ）；バス回路要素（ＢＣＥ）及びプロセス回路要素（ＰＣＥ）、に分けられる。構成制御要素（ＣＣＥ）及び回路要素（ＢＣＥ及びＰＣＥ）は、ここでは、広く回路部分と呼ぶこともでき、通常の半導体集積回路（ＩＣ）であり、通常の半導体製造技術で製造される。
【００１１】
ＣＶＩＩＣの構成制御要素又はＣＣＥは、ＣＶＩＩＣの他の回路要素（ＣＥ）のすべて又はいくつかの有効化又は無効化を制御する少なくとも一つのＣＣＥネットワークを形成するために使用される。ＣＣＥは、ＣＥへのクロック又は電力の相互接続をゲートすることにより又はバイパス回路の使用によりＣＥを無効化する。単一のＣＶＩＩＣ内に一つ又は複数のＣＣＥネットワークが存在し得る。これらのＣＣＥネットワークは互いに個別に動作し、それぞれ異なるセットのＣＥを制御することができ、またいくつかのＣＥを重複制御するようにしてもよい。ＣＣＥネットワークは制御信号を受信するための外部相互接続を持っても持たなくてもよい。ＣＣＥネットワークは、入力／出力外部配線パッドの使用により、任意選択のＣＣＥ無線設備を介して、又はマイクロプロセッサへのスルーアクセス等の他の物理的手段を介して通信することができる。
【００１２】
ＣＣＥはＣＶＩ歩留まり向上方法の基本回路要素である。少なくとも一つのＣＣＥが代表的なＣＶＩＩＣ回路層上に存在するが、ＣＣＥはＣＶＩＩＣのすべての回路層に存在させる必要はない。ＣＶＩＩＣのＣＣＥはＣＶＩＩＣ回路層のすべて又は一部分にまたがるＣＣＥネットワークを形成するために使用される。ＣＣＥネットワークは、ＣＶＩＩＣの初期検査中に、又は必要に応じ、ＣＶＩＩＣに電力が供給される度に、又は必要に応じ、ＣＶＩＩＣの有効寿命中に回路故障が発生し、ＣＥ構成ＣＶＩＩＣが修正を要求するときに確立又は形成される。ＣＣＥは代表的には、ＣＣＥが存在する回路層のＢＣＥ及びＰＣＥの動作又は実行を有効化し、次にＣＣＥネットワークのメンバーである次の順番のＣＣＥ（ＣＶＩＩＣの同じ回路層又は別の回路層上にあるかもしれない）を有効化するように設計される。ＣＶＩＩＣのすべてのＣＣＥに共通のいくつかの回路機能、例えば自己検証回路、次の順番のＣＣＥ有効化及び通信回路、ＢＣＥ及びＰＣＥ有効化回路などがある。ＣＣＥネットワークは、他の回路リソース、例えばマイクロプロセッサ又はフラッシュメモリなどの使用を要求することができる。これらのＣＣＥ回路サポートリソースはＣＶＩＩＣの内部又は外部にすることができ、またこれらの回路リソースはＣＣＥネットワークのＣＣＥの数個又はすべてに組み込むことができ、またＣＥとして存在させることができる。
【００１３】
ＣＶＩＩＣの製造認定検査又は初期検査は、ＣＣＥネットワークの第１の完全機能又は無欠陥ＣＣＥの設定から始まる。これは選択により達成され、ＣＶＩＩＣのＩ／Ｏパッドを介して又は無線アクセスを介して前記第１のＣＣＥのみの動作を有効化する。機能又は動作認定検査は前記第１のＣＣＥで実行され、そのＣＣＥはＣＣＥネットワークで使用でき、十分に無欠陥であるかを検出する。この第１のＣＣＥが欠陥であると決定された場合、次の第１のＣＣＥが選択され、認定検査プロセスが繰り返される。第１のＣＣＥとして使用し得るＣＣＥが残存しない場合には、そのＣＶＩＩＣは除去又は不合格とされる。
【００１４】
第１のＣＣＥは一つ以上の次の順番のＣＣＥに相互接続され、これらのＣＣＥは代表的にはＣＶＩＩＣの異なる回路層の上にある。この次の順番のＣＣＥは第１のＣＣＥにより有効化され、第１のＣＣＥを介して又はから実行される検査によって機能及び動作について認定される。この次の順番のＣＣＥはＣＣＥネットワークで使用することができ、ＣＣＥネットワークに対して考慮すべき次のＣＣＥがない場合には、ＣＣＥネットワークは完成される。もし、この次の順番のＣＣＥが検査に失敗した場合又は欠陥であると決定された場合には、その次の順番のＣＣＥが選択され、検査プロセスが繰り返される。第１のＣＣＥに対するその次の順番のＣＣＥがない場合、次の第１のＣＣＥが選択され、検査プロセスが繰り返される。次の第１のＣＣＥがない場合、ＣＶＩＩＣは不合格とされる。
【００１５】
現在の次の順番のＣＣＥがＣＣＥネットワークの最後のＣＣＥでない場合、その次の順番のＣＣＥが選択され、現在の次の順番のＣＣＥに接続される。この新たに選択された次の順番のＣＣＥが有効化され、前記ＣＣＥの検査プロセスが現在の次の順番のＣＣＥと同様の方法で繰り返される。ＣＣＥに対する検査プロセスは、ＣＣＥネットワークが完成するまで、又は完成できないでＣＶＩＩＣは不合格であると決定されるまで、次の順番のＣＣＥを選択して続けられる。ＣＣＥネットワークが一旦完成すると、ＣＣＥネットワークはＣＶＩＩＣのＢＣＥ及びＰＣＥを検査するための接続手段として使用される。
【００１６】
好ましくは、ＣＶＩ回路層ごとに冗長ＣＣＥが存在する。これは、ＣＣＥネットワークがＣＶＩＩＣの使用可能なＣＣＥから生じる可能性を大きく増大する。更に、主ＣＣＥネットワークは一つ以上のＣＣＥサブネットワークを有することができる。ＣＣＥサブネットワークは、ＣＶＩ回路層の特定のサブセット、例えばＦＰＧＡ回路又はメモリ回路である回路層のサブセットに関する構造設計決定によりもたらされ、回路層のこのようなサブセットは互いに独立して機能するように設計することができ、これはＣＣＥのサブセットを必要とし得る。
【００１７】
ＣＶＩＩＣはいくつかの可能な動作モードを有する。それらは初期製造認定のための検査モードから、ＣＶＩＣＣＥネットワーク回路がその通常動作中にＣＶＩＩＣのサービスを提供する支援サブシステムとして動作する回路実行モードに及ぶ。
【００１８】
ＣＶＩＩＣ及びＣＶＩＩＣＣＣＥネットワークの動作モード
１．製造検査回路の検証：これはＣＶＩＩＣの動作モードであり、このモードにおいて、ＣＣＥ回路が最終ＩＣ製造妥当性検査プロシージャの一体部分として使用される。このプロセスは最初に、ＣＶＩＩＣに対するＣＣＥネットワークを形成し、認定することができるかどうかを決定し、次のＢＣＥ及びＰＣＥＣＥの個別又は小群単位の検査において、ＢＣＥ及びＰＣＥＣＥの機能妥当性及び好ましくは性能特性の構成データベースを形成し、最後に前記デバイスベースに従って構成されたＣＶＩＩＣの全機能検査を実行する。ＢＣＥ及びＰＣＥＣＥの検査は、好ましくはＣＶＩＩＣのＩ／Ｏパッドに外部接続されたＢＣＥから又は無線Ｉ／Ｏを実行するＰＣＥから出発する。構成データベースは多数のＣＶＩＩＣの構成を含むことができ、所定の構成は静的に又は動的に開始させることができる一以上のサブ構成を有するものとし得る。全機能検査は更に、ＣＥの欠陥検出、構成データベースの変更及び全機能検査プロシージャの反復をもたらすことができる。成功裏に完了した検査は、永続的［単一又は選択可能］な回路構成、再構成可能［単一又は選択可能］な回路構成又は動的にロードされる回路構成をもたらす。
【００１９】
２．ＣＶＩＩＣの構成選択回路の開始：これはＣＶＩＩＣの動作モードであり、このモードにおいて、ＣＣＥネットワークが構成データベースからＢＣＥ及びＰＣＥＣＥに対する構成を選択し、次いで回路動作をＣＥの一つに転送することによってそのＩＣの動作又は実行を開始する。ＣＣＥネットワークは、様々な内部又は外部初期状態変数を考慮してＣＥ構成の選択を行うことができる。ＣＶＩＩＣがＣＥ動作状態になると、ＣＥのフィールド又はユーザプログラムがＣＣＥネットワークにＣＥ構成の変更を実行するように又はＣＶＩ構成データベースからＣＥ構成サブセットの開始を選択するように命令することができる。ＣＥ動作はＣＣＥネットワークの要求（プロセス又はタスク実行ランタイムＣＣＥネットワークサービス）を行ってＢＣＥ及びＰＣＥリソースの構成を実行し、実行プロセス又はプロセス群に固有の又はＩＳＰ（Instruction Set Processor）の命令又はＦＰＧＡ向けデータ又は情報フローに固有のデータフロー又はプロセッサユニットシーケンスフローの性能を最適化する。
【００２０】
３．非ＣＶＩＩＣ回路の開始：これはＣＶＩＩＣの動作モードであり、このモードにおいて、ＣＶＩＩＣの実行が単一の永久規定されたＣＥ構成から、又は選択されたＣＥ構成から開始する。ＣＣＥネットワーク回路は回路開始の一部分として使用されない。ＣＥ構成の選択はＩ／Ｏ信号パッド又は無線接続を介して実行することができる。ＣＥのフィールド又はユーザプログラムはＣＣＥネットワークにＣＥ構成の変更を実行するように又はＣＶＩ構成データベースからＣＥ構成サブセットを選択するように命令することはできない。
【００２１】
４．ＣＶＩＩＣの動的ＣＣＥネットワーク回路の開始：これはＣＶＩＩＣの動作モードであり、この動作モードにおいて、ＣＶＩＩＣの実行がＣＣＥネットワークの形成又は再構築、任意選択で、全又は部分的ＣＥ妥当性検査、及び／又はＢＣＥ動作専用などのＣＥ構成修正から開始する。ＣＣＥネットワークは内部又は外部回路のコマンド時に広範な追加のタスクを実行するように設計することができる。このＣＶＩモードはＣＶＩＩＣの有効寿命中に使用される。
【００２２】
ＣＣＥネットワークは、ＣＶＩＩＣのすべてのＢＣＥ及びＰＣＥ又はＣＣＥ制御ＣＥの認定検査を実行する手段として使用される。ＣＣＥネットワークはＢＣＥ及びＰＣＥＣＥのインクリメンタル検査又は一度検査を可能にする。このように、各ＢＣＥ及びＰＣＥを個別に検査でき、あるＢＣＥ又はＰＣＥが欠陥である場合、それを使用から分離又は無効にすることができる。好ましい実施形態では、ＣＣＥ制御されたＣＥの損失を相殺するのに十分な追加の同等のＢＣＥ又はＰＣＥＣＥが存在する。欠陥ＣＥはＣＶＩＩＣの動作容量を減少し得るが、許容レベルの動作容量を提供し得ない程度まで減少しない。ＣＶＩＩＣ内にＣＣＥネットワークにより制御又は有効化されないＣＥが存在する場合には、このようなＣＥはＣＶＩＩＣ構成の一つ以上においてＣＶＩＩＣの全機能検査の一部分として又は従来の検査手段で検査される。
【００２３】
図１はＣＣＥ，ＢＣＥ及びＰＣＥ回路を備えるＣＶＩＩＣの回路層を示し、ＢＣＥ及びＰＣＥＣＥのすべてはＣＣＥによって直接有効化又は無効化されるが、ＣＶＩＩＣのすべてのＣＥがＣＶＩＩＣのＣＣＥネットワークにより制御される必要はない。ＣＣＥネットワークは任意選択で実行する追加の機能は、最低限ＣＶＩＩＣの欠陥ＣＥを含む永久的又は一時的なＣＶＩ回路構成テーブルの生成である。この回路構成テーブルはＣＥ層位置、ＣＥ性能特性及び様々なＰＣＥ間の最適バスパスも含むことができる。
【００２４】
可能な内部ＣＣＥ及びＣＣＥネットワーク機能：
１．  自己検査検証
２．  ＣＣＥネットワーク生成中の次の順番のＣＣＥの有効化及び無効化制御
３．  ＣＣＥネットワーク内の次の順番のＣＣＥの選択及び検証
４．  ＢＣＥ及びＰＣＥ回路の動的ＣＣＥネットワークの構成及びコマンド発の他のＰＣＥ実行ランタイム
５．  ＢＣＥ及びＰＣＥの活性及び実行又は割り込み信号の監視
６．  ＢＣＥ及びＰＣＥ動作パラメータの設定
【００２５】
ＣＣＥネットワークは、ＣＶＩＩＣ認定検査機能及び初期設定機能に加えて、ＰＣＥプロセス又はタスク実行中に発生されるコマンドも処理する。これらのＰＣＥ発ランタイムコマンドはその標準又は通常動作中にＣＶＩＩＣのＢＣＥ及びＰＣＥリソースに動的に修正を加えるための手段を提供する。このとき、ＣＣＥネットワークは競合リソースをプロセス又はタスクごとに順序付けする並列データ処理又は動作に責任を持つことができ、これはＣＣＥネットワークにより開始されるアドレスモニタリング又は実行フローモニタリングによって達成され得る。これらのＣＣＥネットワーク実行コマンドは、ＢＣＥ伝送路及び実行中のプロセス及びタスクに一般的又は特有の、又はＩＳＰ（命令セットプロセッサ）の命令に特有のＰＣＥの動作仕様の永続的又は一次的な構成の変更、アドレスリード／ライトイベントなどの、プロセスコンテキスト依存イベントシグナリングの設定、並列ＰＣＥ比較動作を構成することによるＰＣＥ障害検出、ＰＣＥ選挙によるＰＣＥ結果評価を構成することによるＰＣＥ障害検出、ＰＣＥ実行開始、又はＦＰＧＡページ又はセグメント制御のシグナリングを生じさせる。ＣＣＥネットワークのＣＣＥの回路は、追加のＣＶＩＩＣ動作サービスを提供するために、必要に応じ高めることができる。
【００２６】
本発明ＣＶＩは現在不可能な回路装置密度を有するＩＣの実装を可能にする。ＣＣＥネットワークは、ＢＣＥ及びＰＣＥリソースを、それらが例えば現在の固定のマイクロプロセッサアーキテクチャに対してデータ又は情報アルゴリズム処理要件に一意に特有となるように動的に割り当て構成する新規な手段を提供する。ＣＣＥネットワークの動的又はリアルタイムＢＣＥ及びＰＣＥ構成能力は、プロセス実行がＩＳＰ回路よりもＦＰＧＡにより実行されるとき、新しい回路性能効果を提供する。ＦＰＧＡを一以上のＰＣＥとしてプロセス（アルゴリズム）スペシフィックＢＣＥ及びＰＣＥ（データパス及び演算処理）と組み合わせことはＣＶＩＩＣにとって新規である。
【００２７】
バス回路要素又はＢＣＥは情報通信スイッチング手段であり、単一の伝送スイッチ回路構造又は個別に有効化し得る伝送スイッチ回路サブ構造の集合として形成することができる。ＢＣＥは、伝送回路及び相互接続からなる情報通信路又は次の隣接したＢＣＥ又は直接接続されたＢＣＥの間の物理的相互接続を形成するワイヤを有する。ＢＣＥ通信路相互接続の数はその通信路の幅又はデータ路の幅である。ＢＣＥはフォルトトレラント回路を含み、それを特定の通信路相互接続を使用する構成にすることができる。ＢＣＥは個別の有効化された通信路回路のサブ構造の集合として設計し、ＢＣＥのこれらの通信路のサブ構造の一以上が欠陥である場合に、個別のＢＣＥの潜在的な歩留まりを増大することができる。
【００２８】
プロセス回路要素又はＰＣＥは、ＢＣＥＣＥと関連してＣＶＩＩＣの目的のデータ処理又は制御機能を実行するために使用される論理回路又はメモリ回路である。ＰＣＥは、例えばマイクロプロセッサ、演算プロセッサ、ＩＳＰ、ＦＰＧＡ回路、レジスペクトルアンカーターゲットファイル、プロセッサスレッドメモリファイル、及びＡＳＩＣ回路とすることができる。
【００２９】
本発明は、添付の図面と関連する以下の説明からさらに良く理解することができる。
【図面の簡単な説明】
【００３０】
【図１】ＣＶＩ回路層の上面図である。
【図２ａ】垂直冗長ＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばしてＣＶＩＩＣの３つの層として示す透視図である。
【図２ｂ】最小冗長ＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばしてＣＶＩＩＣの２つの層として示す透視図である。
【図２ｃ】ＣＣＥサブネットワークを示すＣＶＩＩＣの概略断面図である。
【図３】ＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばしてＣＶＩＩＣの３つの層として示す透視図である。
【図４】ＣＶＩＩＣのＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばして示す透視図である。
【図５】ＣＶＩＩＣのＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばして示す透視図である。
【図６】２層ＣＶＩＩＣを、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばして示す透視図である。
【図７】垂直バス構造を示すＣＶＩＩＣの断面図である。
【図８】ＣＶＩ回路層の上面図である。
【図９】ＢＣＥバス構造を示すＣＶＩＩＣの断面図である。
【図１０】ＢＣＥバス構造を示すＣＶＩＩＣの断面図である。
【図１１】ＢＣＥバス構造の上面図である。
【図１２】転送データプロセッサを有するＢＣＥバス構造の上面図である。
【図１３】マルチポートＢＣＥバス構造の上面図である。
【図１４】マルチポートＢＣＥバス構造の上面図である。
【図１５】複数のＣＶＩ回路層を貫通する垂直伝送ラインＢＣＥバス構造の断面図である。
【図１５ａ】一つのＣＶＩ回路層を貫通する垂直伝送ラインＢＣＥバス構造の断面図である。
【図１６】複数のＣＶＩ回路層を貫通する垂直伝送ラインＢＣＥバス構造の断面図である。
【図１６ａ】一つのＣＶＩ回路層を貫通する垂直伝送ラインＢＣＥバス構造の断面図である。
【図１７】クロスバーＢＣＥを有するＣＶＩ回路層の上面図である。
【図１８】クロスバーＢＣＥを有するＣＶＩ回路層の上面図である。
【図１９】高周波数共通垂直相互接続を有するＣＶＩ回路層の上面図である。
【図２０】演算ＰＣＥを備えたクロスバーＢＣＥを有するＣＶＩ回路層の上面図である。
【図２１】レジスタファイル、プロセススレッド又はＩＳＰＰＣＥを備えたクロスバーＢＣＥを有するＣＶＩ回路層の上面図である。
【図２２】高周波数共通垂直相互接続を有するＣＶＩ回路層の上面図である。
【図２３】高周波数共通垂直相互接続を有するＣＶＩ回路層の上面図である。
【発明を実施するための形態】
【００３１】
〔本発明の追加の特徴及び目的〕
本発明ＣＶＩの特徴及び目的は、積層形集積回路の歩留まりをそれに含まれる回路層の数と無関係にする手段を提供することにある。
【００３２】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥネットワークがＣＶＩＩＣのＣＥのすべて又はいくつかの有効化又は無効化を制御することにある。
【００３３】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥがそのネットワーク内の他のＣＣＥを有効化又は無効化することにある。
【００３４】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥがＣＶＩＩＣの初期製造検査を可能にするためにネットワークを動的に形成することにある。
【００３５】
本発明ＣＶＩの他の特徴及び目的は、前記ネットワークのあるＣＣＥが故障するか正常動作を妨げる動作欠陥を生じる場合に、ＣＣＥネットワークの再構成を可能にするためにネットワークを動的に形成することにある。
【００３６】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥが無線手段を介してネットワークを形成できることにある。
【００３７】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣのＣＣＥネットワークが無線手段を介して互いに通信できることにある。
【００３８】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣのＣＣＥネットワークがＣＶＩＩＣのＩ／Ｏ外部接点パッドを介して互いに通信できることにある。
【００３９】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥネットワークがフォルトトレラント、再構成可能及び冗長であることにある。
【００４０】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣのＣＣＥネットワークは外部検査手段により制御できることにある。
【００４１】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣのＣＣＥネットワークは内部検査手段により制御できることにある。
【００４２】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣのＣＣＥネットワークはＣＶＩＩＣのハードウェア又はソフトウェア設備により制御できることにある。
【００４３】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥネットワークはＣＶＩＩＣをＢＣＥ及びＰＣＥ回路部分のサブセットの指定又は動的選択により検査し得ることにある。
【００４４】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥネットワークはＣＶＩのＢＣＥ及びＰＣＥ回路部分の回路欠陥に関して精細又は個別的な検査を実行し得ることにある。
【００４５】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥネットワークはＣＶＩのＢＣＥ及びＰＣＥ回路部分の回路性能に関して精細又は個別的な検査を実行し得ることにある。
【００４６】
本発明ＣＶＩの他の特徴及び目的は、１０以上の回路層及び３０以上の回路層を有する３Ｄ回路を経済的に許容し得る歩留りで製造できることにある。
【００４７】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣの回路層はそれらを積層形ＣＶＩＩＣの製造に使用する前に認定検査する必要がないことにある。
【００４８】
本発明ＣＶＩの他の特徴及び目的は、構成回路要素はフォルトトレラントであり、ＣＣＥネットワークのＣＣＥが故障した場合、ＣＣＥネットワークは再生でき、欠陥ＣＣＥを回避できることにある。
【００４９】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥネットワークは必要に応じ内部ＣＥの論理回路又はマイクロプロセッサにより制御できることにある。
【００５０】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥネットワークはＣＶＩＩＣの残りのＣＥのすべてを有効化又は無効化できることにある。
【００５１】
本発明ＣＶＩの他の特徴及び目的は、ＣＣＥネットワークはＣＶＩＩＣの残りのＣＥのいくつかを有効化又は無効化できることにある。
【００５２】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣはＣＣＥネットワークによって一つ以上の欠陥ＣＥの使用を回避する手段として及びＣＶＩＩＣの動作歩留りを上昇させる手段として構成することができることにある。
【００５３】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣは類似のＣＥが故障で交換の必要があるとき使用される予備のＣＥで構成できることにある。
【００５４】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣはすべてが潜在的にＣＶＩＩＣで使用し得る同一のタイプの複数のＣＥからなるものとし、前記ＣＥの一つが不良である場合に、そのＣＥを予備ＣＥと置き換えないで、その損失がＣＶＩＩＣの容量の減少を生ずるようにすることにある。
【００５５】
本発明ＣＶＩの他の特徴及び目的は、クロスバーバススイッチを複数の垂直構造バス又はＢＣＥにより実装し得ることにある。
【００５６】
本発明ＣＶＩの他の特徴及び目的は、ＣＶＩＩＣ内において異なる周波数による同時伝送を提供するために垂直相互接続又は導波路を使用することにある。
【００５７】
本発明ＣＶＩの他の特徴及び目的は、ＩＳＰ、演算機能、レジスタファイル又はプロセッサスレッドなどの複数のマイクロプロセッサを有する複数の回路層を接続するために高帯域幅のバス通信技術を使用することにある。
【００５８】
本発明ＣＶＩの他の特徴及び目的は、複数のＦＰＧＡ、演算機能、レジスタファイル又はプロセッサスレッド回路を有する複数の回路層を接続するために高帯域幅のバス通信技術を使用することにある。
【００５９】
本発明ＣＶＩの他の特徴及び目的は、指定のＦＰＧＡプロセス又は実行制御回路と併用されるプロセス又はアルゴリズム的特定データ路及び演算回路リソース構成を提供することにある。
【００６０】
本発明ＣＶＩの他の特徴及び目的は、動的又はリアルタイムＢＣＥ及びＰＣＥ構成に対してＣＣＥネットワークのＣＶＩＩＣ操作プロセス特定サポートサービスを提供することにある。
【００６１】
本発明ＣＶＩの他の特徴及び目的は、次に示す通りである。
【００６２】
〔本発明ＣＶＩ及び好ましい実施形態の詳細の説明〕
本発明ＣＶＩの主目的は、３Ｄ又は積層形集積回路の歩留まりを向上させる方法及び手段を提供することにある。本発明ＣＶＩの複数の好ましい実施形態があり、そのいくつかが本明細書に記載される。ＣＶＩＩＣは複数の回路層からなる。各ＣＶＩ回路層は回路要素（ＣＥ）のセットからなる。これらのＣＥは、大きく分けて、構成回路要素（ＣＣＥ）、バス回路要素（ＢＣＥ）及びプロセス回路要素（ＰＣＥ）がある。ＣＶＩ回路層のＣＥの選択セットはすべてのタイプのＣＥを含む必要はない。
【００６３】
図１〜図５は、ＣＣＥネットワーク構造の歩留まりを向上するための種々の可能な実施形態を示す。ＣＣＥネットワークはＣＶＩＩＣの回路要素の構成を実装するために使用される。
【００６４】
図１はＣＶＩ回路層１−１の一例を示す。この回路層は、無線トランシーバ１−３ａ、１−３ｂ、１−３ｃ、１−３ｄに接続された４つのＣＣＥ１−２ａ、１−２ｂ、１−２ｃ、１−２ｄを有し、これらの無線トランシーバは、Ｉ／Ｏパッド１−４がＣＣＥネットワークの第１のＣＣＥの入出力アクセスの制御のために使用される場合には任意選択である。相互接続１−７ａ、１−７ｂ、１−７ｃ、１−７ｄはＣＣＥと有効化／無効化ＣＥ回路１−５ａ、１−５ｂ、１−６ａ、１−６ｂ、１−６ｃ、１−６ｄとを接続する。好ましい実施形態では、２つ以上のＣＣＥネットワークが確立されない限り、ただ一つのＣＶＩ回路層につき一つのフル機能ＣＣＥが必要とされる。ＢＣＥ１−８ａ、１−８ｂは回路層１−１のＰＣＥ１−９ａ、１−９ｂ、１−９ｃ、１−９ｄとＣＶＩＩＣの他の回路層上の他のＰＥＣとの間の情報伝送用のスイッチング回路である。ＰＣＥ１−９ａ、１−９ｂ、１−９ｃ、１−９ｄはバス信号ライン又は相互接続ワイヤ１−１０ａ、１−１０ｂ、１−１０ｃ、１−１０ｄによりＢＣＥに接続される。ＢＣＥ１−８ａ、１−８ｂは回路層１−１上の中間バス相互接続１−１１を介して互いに、及び／又はＣＶＩ回路層を貫通してＣＶＩＩＣの下位回路層上のＢＣＥ及び／又は上位回路層上のＢＣＥに情報を転送することができる。
【００６５】
図２ａは、３つのＣＶＩ回路層２ａ−１ａ、２ａ−１ｂ、２ａ−１ｃを、前記ＣＶＩ回路層のＣＣＥ（２ａ−３ａ、２ｂ−３ｅ、２ａ−３ｉ）、（２ａ−３ｂ、２ｂ−３ｆ、２ａ−３ｊ）、（２ａ−３ｃ、２ｂ−３ｇ、２ａ−３ｋ）、（２ａ−３ｄ、２ｂ−３ｈ、２ａ−３ｌ）間の垂直相互接続２ａ−５ａ、．．．２ａ−５ｈを強調するために分解図で示している。ＢＣＥ及びＰＣＥのＣＥは示してない。４つの可能なＣＣＥネットワークが示されている。４つのＣＣＥネットワークは（２ａ−３ａ、２ｂ−３ｅ、２ａ−３ｉ）、（２ａ−３ｂ、２ｂ−３ｆ、２ａ−３ｊ）、（２ａ−３ｃ、２ｂ−３ｇ、２ａ−３ｋ）、（２ａ−３ｄ、２ｂ−３ｈ、２ａ−３ｌ）として示すように形成することができ、このＣＶＩＩＣに対する可能なＣＣＥネットワークの数はもっと少数にしてもよい。４つのＣＣＥネットワークのうちの少なくとも一つが無欠陥であると証明される確率は極めて高いと思われ、ＣＣＥネットワークの歩留まりは個々のＣＣＥの大きさに大きく依存する。ＣＣＥネットワーク形成のためにＣＣＥ相互接続構造を最小とした本発明ＣＶＩのこの好ましい実施形態は、６〜８層未満のＣＶＩＩＣに対して十分であることを証明することができる。
【００６６】
図２ｂは、２つのＣＶＩ回路層２ａ−１ａ、２ａ−１ｂを、前記ＣＶＩ回路層のＣＣＥ２ｂ−３ａ、２ｂ−３ｃ、２ｂ−３ｂ、２ｂ−３ｄの間の垂直相互接続２ｂ−５ａ、２ｂ−５ｂを強調するために分解図で示している。ＢＣＥ及びＰＣＥのＣＥは示してない。いくつかの可能なＣＣＥネットワークがある。これらのＣＣＥネットワークは、直接相互接続２ｂ−５ａを経由する第１のＣＣＥ２ｂ−３ａ及びＣＣＥ２ｂ−３ｃ又は直接相互接続２ｂ−５ｂを経由する第１のＣＣＥ２ｂ−３ｂ及びＣＣＥ２ｂ−３ｄから始まる。ＣＣＥ２ｂ−３ａが欠陥である場合、代わりのＣＣＥネットワークは、直接相互接続２ｂ−８ｂを経由する第１のＣＣＥ２ｂ−３ｂ及びＣＣＥ２ｂ−３ｄから、又は相互接続２ｂ−８ａ及び２ｂ−８ｂを経由する第１のＣＣＥ２ｂ−３ｂ及びＣＣＥ２ｂ−３ｃから成る。上部回路層２ｂ−１ａ上のＣＣＥ間の相互接続２ｂ−６ａ及び下部回路層２ｂ−１ｂ上のＣＣＥ間の相互接続２ｂ−６ｂは任意選択である。回路層２ｂ−１ａ上の第１のＣＣＥのいずれも、上部回路層２ｂ−１ａのＩ／Ｏ接点パッド２ｂ−２を介して又は無線回路２ｂ−４ａ及び２Ｂ−４ｂを介して動作的にアクセスされる。ＣＣＥネットワークは第１のＣＣＥを、次に第２のＣＣＥを検証することによって確立される。ＣＣＥネットワークが確立されると、回路層２ｂ−１ａ、２ｂ−１ｂのＢＣＥ及びＰＣＥ（図示せず）が機能動作について検査され検証される。回路層２ｂ−１ａ、２ｂ−１ｂのＢＣＥ及びＰＣＥが好ましくは一度に一つずつ動作的に検証される。
【００６７】
図２ｃは、９個の回路層２ｃ−１ａ、．．．２ｃ−１ｉとＣＣＥサブネットワーク２ｃ−３ａ、．．．２ｃ−３ｅとを有するＣＶＩＩＣの概略断面図を示し、そのＣＣＥサブネットワークは第１のＣＣＥネットワーク２ｃ−２ａ、．．．２ｃ−２ｅの相互接続２ｃ−６によりＣＣＥ２ｃ−２ｄで接続された垂直相互接続２ｃ−４ａ、．．．２ｃ−４ｅを有する。ＣＣＥサブネットワークは、ＣＶＩＩＣのＣＥのサブセットに対する選択された構成変更を支援するために使用することができる。ＣＣＥ２ｃ−２ｃの転移は、２ｃ−２ｂ及び２ｃ−２ｄと整列するＣＣＥは欠陥であり、その代わりに代替ＣＣＥが使用されていることを示す。ＣＣＥ２ｃ−２ｃはバイパス相互接続２ｃ−４ｂ及び２ｃ−４ｃにより相互接続される。バイパス相互接続は、中間ＣＣＥに隣接する２つのＣＣＥを接続する相互接続である。
【００６８】
図３は、ＣＶＩＩＣの３つの回路層３−１ａ、３−１ｂ、３−１ｃを、ＣＣＥの４つのセット（３−３ａ、３−３ｅ、３−３ｉ）、（３−３ｂ、３−３ｆ、３−３ｊ）、（３−３ｃ、３−３ｇ、３−３ｋ）、（３−３ｄ、３−３ｈ、３−３ｌ）の間の垂直相互接続３−６ａ、３−６ｂ、３−６ｃ、３−６ｄ、３−６ｅ、３−６ｆ、３−６ｇ、３−６ｈを強調するために分解図で示している。ＢＣＥ及びＰＣＥＣＥは示してない。ＣＶＩＩＣのためのＣＣＥネットワークは、第１のＣＣＥを最上位の回路層３−１ａと関連するものとして、前記４つのセットのＣＣＥから形成される可能性が最も高いが、これは本発明ＣＶＩの限定事項ではなく、任意の層の任意のＣＣＥを第１のＣＣＥとしてもよい。各ＣＣＥに対する任意選択の無線入力／出力手段（３−４ａ、．．．３−４ｌ）は回路層Ｉ／Ｏパッド３−２の代替手段として又はそれと関連して使用することができる。ＣＶＩＩＣのＢＣＥ及びＯＣＥＣＥは示してない。このＣＶＩＩＣの一つの設計例は、一つの回路層上のＣＣＥの各々を同じ回路層上の各ＢＣＥ及びＰＣＥに対する有効化回路に相互接続することができる。ＣＣＥネットワークは、Ｉ／Ｏパッド及び／又は無線手段を介して第１のＣＣＥを選択及び認定し、その後各回路層のＣＣＥを選択及び認定することにより形成される。このＣＶＩＩＣに対するＣＣＥネットワークがＣＣＥ３−３ｂ、３−３ｅ、３−３ｉからなり、ＣＣＥ３−３ａがこのＣＣＥネットワークに対する第１の選択ＣＣＥであった場合、これは、ＣＣＥ３−３ａが欠陥であると決定され、このＣＣＥネットワークに対する第１のＣＣＥとしてＣＣＥ３−３ｂが選択された後に、ＣＣＥ３−３ｆが欠陥であると決定されたことを示唆する。ＣＣＥ３−３ｂとＣＣＥ３−３ｅを相互接続する相互接続ＣＣＥバイパスライン３−７ｆがＣＣＥ３−３ｅによりＣＣＥ３−３ｉを有効化するために使用される。垂直相互接続３−５ｅはＣＣＥ３−３ｅによりＣＣＥ３−３ｉを有効化するために使用される。本発明ＣＶＩの好ましい実施形態では、ＣＣＥバイパス相互接続が、欠陥ＣＣＥを回避又はバイパスし、一般に代替回路層上のＣＣＥに接続するために使用され、バイパス相互接続は中間ＣＣＥに隣接する２つのＣＣＥを接続する相互接続である。バイパス相互接続の使用は要求されない。相互接続３−６ａ、．．．３−６ｌ及び３−７ａ、．．．３−７ｌはＣＣＥバイパス相互接続である。ＣＣＥバイパス相互接続の使用例として、ＣＣＥバイパス相互接続３−６ａはＣＣＥ３−３ｄをバイパスしてＣＣＥ３−３ａとＣＣＥ３−３ｈを相互接続し、ＣＣＥバイパス相互接続３−７ａはＣＣＥ３−３ａをバイパスしてＣＣＥ３−３ｄとＣＣＥ３−３ｅを相互接続する。回路層１−１ａ上にのみ示す相互接続３−６ａ、．．．３−６ｄは隣接するＣＣＥを直接接続する。３−６相互接続のセットは任意選択で、３−５及び３−７相互接続に対する代替相互接続としてＣＣＥネットワークの形成のために使用することができ、例えば相互接続３−６ａが欠陥であるかＣＶＩ相互接続設計の一部分でない場合には、ＣＣＥネットワーク３−３ａ、３−３ｈ、３−３ｌは相互接続３−６ａと、垂直相互接続３−５ａではなく垂直相互接続３−５ｄとを使用することができる。ＣＶＩＩＣの設計に３−５、３−６及び３−７相互接続のセットを含めることは特定のＣＶＩＣＣの所望の歩留まりとのトレードオフである。
【００６９】
図３のＣＶＩＩＣはＣＶＩＩＣのすべての動作モードに対して使用できる。多くの可能なＣＣＥ設計の一つの例はＣＣＥネットワークの歩留まり確率の向上をもたらすことを意図している。
【００７０】
図４は、ＣＶＩＩＣの３つの回路層４−１ａ、４−１ｂ、４−１ｃを、垂直相互接続４−５ａ、．．．４−５ｌを強調するために分解図で示している。ＣＣＥ４−３ａ、．．．４−３ｒは相互接続４−６ａ、．．．４−６ｒで接続される。ＢＣＥ及びＰＣＥＣＥは示してない。任意選択の無線入力／出力手段（４−４ａ、．．．４−４ｄ）は回路層のＩ／Ｏパッド４−２の代わりとして又はそれと関連して使用することができる。相互接続４−６ａ、．．．４−６ｒは同一回路層上のＣＣＥのみを接続し、代替回路層上のＣＣＥを接続しない。従って、可能な垂直接続ＣＣＥネットワーク（４−３ａ、４−３ｇ、４−３ｍ）、（４−３ｂ、４−３ｈ、４−３ｎ）、（４−３ｃ、４−３ｉ、４−３ｏ）、（４−３ｄ、４−３ｊ、４−３ｐ）、（４−３ｅ、４−３ｋ、４−３ｑ）、（４−３ｆ、４−３ｌ、４−３ｒ）のうちの一つにＣＣＥ欠陥がある場合、欠陥ＣＣＥとして同じ回路層内の代替ＣＣＥを使用する必要があるが、相互接続はＣＣＥ対ＣＣＥ相互接続のみであり、バイパス相互接続がないため、欠陥ＣＣＥの前に位置する層内の追加のＣＣＥが代替ＣＣＥへの接続パスを提供する手段として必要とされる。一例として、可能なＣＣＥネットワーク４−３ａ、４−３ｇ、４−３ｍにおいてＣＣＥ４−３ｇのみが欠陥である場合、得られるＣＣＥネットワークは４−３ａ、４−３ｂ、４−３ｈ、４−３ｎとなり、ここでＣＣＥ４−３ｂはＣＣＥ４−３ａとＣＣＥ４−３ｈとの間の接続手段として作用する。
【００７１】
図４のＣＶＩＩＣはＣＶＩＩＣのすべての動作モードに対して使用できる。多くの可能なＣＣＥ設計の一つの例はＣＣＥネットワークの歩留まり確率の向上をもたらすことを意図している。
【００７２】
図５は、ＣＶＩＩＣの３つの回路層５−１ａ、５−１ｂ、５−１ｃを、垂直相互接続５−５ａ、．．．５−５ｈを強調するために分解図で示している。ＣＣＥ５−３ａ、．．．５−３ｐは相互接続５−６ａ、．．．５−６ｌにより接続されている。ＢＣＥ及びＰＣＥＣＥは図示してない。任意選択の無線入力／出力手段（５−４ａ、．．．５−４ｄ）は回路層のＩ／Ｏパッド５−２の代わりとして又はそれと関連して使用することができる。ＣＣＥのための相互接続は、任意のＣＣＥネットワークがＣＶＩＩＣの一つの側部又は他の側部上に形成されるように設計される。これは、図５に示すバイパス相互接続の制限された使用で十分である場合であり、同じ回路層内にＣＣＥのための相互接続がない。ＣＣＥの設計はＣＶＩＩＣのＣＣＥネットワークをＣＶＩＩＣの２つの分離された側部の一つに制限することができ、また２つのＣＣＥネットワークをＣＥの構成のために、ＣＶＣＣＩの各側部に対して１つずつ生成することができる。２つのＣＣＥネットワークが生成される場合、これらのＣＣＥネットワークはＩ／Ｏパッド５−２により、無線手段５−４ａ、．．．５０４ｄにより、又は両ＣＣＥネットワークへの相互接続を提供するマイクロプロセッサのような制御論理回路のＣＥにより制御することができる。
【００７３】
図５のＣＶＩＩＣはＣＶＩＩＣのすべての動作モードに対して使用できる。多くの可能なＣＣＥ設計の一つの例はＣＣＥネットワークの歩留まり確率の向上をもたらすことを意図している。
【００７４】
図６は、ＣＶＩＩＣの２つの回路層６−１ａ，６−１ｂを、垂直相互接続６−１０ａ、．．．６−１０ｄを強調するために分解図で示している。ＣＣＥ６−３ａ、．．．６−３ｈは相互接続６−５ａ、．．．６−５ｄ、６−８ａ、６−８ｂにより相互接続され、これらのＣＣＥ相互接続はＣＣＥネットワーク形成に使用される共平面相互接続である。任意選択の無線入力／出力手段（６−４ａ、．．．６−４ｈ）は回路層のＩ／Ｏパッド６−２の代わりとして又はそれと関連して使用することができる。ＢＣＥ６−９ａ，６−９ｄはＣＣＥ制御回路６−１３ａ、．．．６−１３ｄにより有効化され、バスライン６−１２ａ、．．．６−１２ｄを介してＣＥ６−１１ａ、６−１１ｂに接続される。ＣＥ６−１１ａ、６−１１ｂは相互接続６−７ａ、．．．６−７ｄを介してＣＥ６−１１ａ、６−１１ｂと関連するＣＣＥ接続回路（図示せず）により動作が有効化される。
【００７５】
図６のＣＶＩＩＣはＣＶＩＩＣのすべての動作モードに対して使用できる。多くの可能なＣＶＩ設計の一つの例はＣＶＩＩＣネットワークの歩留まり確率の向上をもたらすことを意図している。
【００７６】
図７は、ＣＶＩＩＣ７−１の複数の回路層７−２ａ、７−２ｘの断面図を示し、垂直に相互接続されるＢＣＥの相互接続７−５ａ、．．．７−５ｃを示す。ＢＣＥ７−３ａ、．．．７−３ｃはそれぞれ垂直バス相互接続７−４ａ、．．．７−４ｃにより隣接するＢＣＥに接続される。ＢＣＥは再構成可能であっっても、再構成可能でなくてもよく、好ましくは使用のためにＣＣＥネットワークで有効化される。ＣＶＩＩＣのすべての層に接続する３つの垂直バスアセンブリ７−５ａ、７−５ｂ、７−５ｃがある。各回路層は図１、図８及び図１９−２４に示すような一つ以上のＣＥを有し得る。３つの垂直バスアセンブリの使用は、ＣＶＩＩＣの歩留まりの向上及び高いバスバンド幅を提供することを意図している。各バスアセンブリに使用されるＢＣＥは一組のバスライントランシーバ又は再構成可能なＢＣＥを備えることができ、ＢＣＥの使用を妨げる単一故障点がないため、ＢＣＥの歩留まりが高くなる。
【００７７】
図８はＣＶＩ回路層８−１の上面図を示す。４つのＣＣＥ８−２ａ、．．．８−２ｄが存在し、ＣＣＥ相互接続及びＣＥ制御回路は示されていない。６つのＢＣＥ８−３ａ、．．．８−３ｆが存在する。ＢＣＥはバス相互接続８−４ａ、．．．８−４ｄにより接続される。４つのＰＣＥ８−５ａ、．．．８−５ｄが存在する。ＢＣＥはＰＣＥに相互接続８−６ａ、．．．８−６ｈにより接続される。各ＰＣＥは４つの異なるＢＳＥに接続する４つのバスポートを有する。この接続密度はＣＶＩＩＣにより高い歩留まり及びより高いバス帯域幅又は回路性能を提供する。欠陥ＢＣＥ又はＰＣＥはＣＣＥネットワークにより無効化される。
【００７８】
図８の回路層のＢＣＥは、それらのどれにも欠陥がない場合、回路通信帯域幅を提供するものとして使用することができ、ＢＣＥの一つ又は複数に欠陥があると分かった場合、十分なイントラＩＣ通信を提供し得る通信リソースとして使用することができる。各ＢＣＥはＣＣＥを介して無効化し、回路層８−１の他の回路から分離することができるので、面積の小さい好ましい実施形態において、各ＢＣＥの歩留まりを回路層の隣接回路と無関係にすることができる。回路層の種々のＢＣＥは図７に示すように他のＢＣＥと垂直に接続することもできる。各ＢＣＥ及びＰＣＥ８−５ａ、．．．８−５ｄは好ましくは小面積で、ＣＣＥにより電気的に分離可能であるため、それらは全体として見たＢＣＥの歩留まりより高い個別の歩留まり確率分布を有する。ＣＶＩＩＣを生産するためには、如何なる欠陥ＢＣＥ又はＰＣＥも損失が不可避のシングルポイント回路リソースにしてはならない。
【００７９】
図９及び図１０はＣＶＩＩＣ９−１及び１０−１の断面図であり、いくつかの垂直バス構造の一部分を示す。図９は、回路層９−２ａ、．．．９−２ｊと２つの垂直ＢＣＥバス構造９−３ａ、９−３ｂを備えるＣＶＩＩＣ９−１を示し、各バス構造はＢＣＥ９−４と垂直相互接続９−５からなり、他のＣＣＥ及びＰＣＥＣＥは示されていない。図１０は、回路層１０−２ａ、．．．１０−２ｌと５つの垂直ＢＣＥバス構造１０−３ａ、．．．１０−３ｅを備えるＣＶＩＩＣ１０−１を示し、各バス構造はＢＣＥ１０−４と垂直相互接続１０−５からなり、他のＣＣＥ及びＰＣＥは示されていない。各バス構造はいくつかの分離可能なＢＣＥからなり、配置に限定されない。使用するＢＣＥ回路設計は多くの可能な設計のうちの一つとし得るが、好ましいＢＣＥ回路の実施形態は、単一の回路欠陥がＢＣＥの使用を妨げる設計ではなく、むしろ、欠陥を分離し、ＢＣＥを減少したリソース容量で使用できるフォルトトレラント機能を有する又は再構成可能であるＢＣＥ設計である。
【００８０】
更に、図９及び図１０は、本発明ＣＶＩのＢＣＥバス構造は多数であり、大きな回路層表面領域を実装する必要がないことを示すことを意図している。これは本発明ＣＶＩに対して新規であり、複数（好ましくは３以上）の垂直ＢＣＥ構造を使用すると、ＣＶＩＩＣの通信又は情報転送の帯域幅性能のみならず可能な歩留まりも増加する。
【００８１】
図１１〜図１８は、最低の複雑さからもっと高い複雑さのＢＣＥバス回路構造を示す。これらのＢＣＥはすべて垂直に相互接続されるとともに回路層ごとに他のＢＣＥ及びＰＣＥへ水平に相互接続され、ＣＣＥによる有効化に加えて様々な歩留まり向上技術を含んでいる。
【００８２】
図１１は、バス回路１１−２に不可欠の垂直回路層貫通バス相互接続（垂直バス伝送ライン）１１−２ａと水平バス相互接続１１−４（水平バス伝送ライン）双方の制御のためのバス回路１１−２を備えるＢＣＥ１１−１を示し、伝送ライン調停又はメッセージング制御、バッファリング及び／又はキャッシングなどの機能を提供する。バス回路１１−２はバス伝送ラインの分配の支援及び前記バス伝送ライン分配の使用の選択を提供することができる。バス回路１１−２はＣＣＥバス回路１１−３に隣接し、それと一体化される。このＣＣＥバス回路は好ましくは同じ回路層上のＣＣＥに接続され、ＢＣＥの動作を有効化又は無効化する機能に加えて複数の機能を有することができる。このＣＣＥバス回路１１−３は誤り訂正符号化処理、バスデータバッファリング及びキューイング、メッセージ経路指定アドレスルックアップ及びバス使用調停を提供することができるが、これらの機能に限定されない。
【００８３】
図１２は、バス回路１２−２に不可欠の垂直回路層貫通バス相互接続（垂直バス伝送ライン）１２−２ａと水平バス相互接続１２−４（水平バス伝送ライン）双方の制御のためのバス回路１２−２を備えるＢＣＥ１２−１を示し、伝送ライン調停又はメッセージング制御、バッファリング及び／又はキャッシングなどの機能を提供する。バス回路１２−２はバス伝送ラインの分配の支援及び前記バス伝送ライン分配の使用の選択を提供することができる。バス回路１２−２はＣＣＥバス回路１２−３に隣接し、それと一体化される。このＣＣＥバス回路は好ましくは同じ回路層上のＣＣＥに接続され、ＢＣＥの動作を有効化又は無効化する機能に加えて複数の機能を有することができる。ＣＣＥバス回路１２−３は誤り訂正符号化処理、バスデータバッファリング及びキューイング、メッセージ経路指定アドレスルックアップ及びバス使用調停を提供することができるが、これらの機能に限定されない。バス回路１２−５はＣＣＥバス回路１２−３に隣接し、それと一体化され、欠陥バイト又はワードレコーディング又は置換、バスラインデータシフティングなどの歩留まり向上機能を提供することができる。
【００８４】
ＢＣＥは、互いに別々に動作する又は何らかの方法で接続された複数のバスネットワークを形成するために使用できる。３ＤＩＣの通信アーキテクチャはＩＣの総合性能に重大な影響を与え得る。本発明ＣＶＩのＢＣＥは帯域幅又は伝送容量を大きく変化し、少なくとも調停された連続伝送ラインバス又はメッセージ通過ポイント・ツー・ポイントバスとして動作することができる。３Ｄ集積の利点は高性能を達成するために必要な高駆動電力電子回路を必要としないことにあり、これは、ＣＶＩＢＣＥが高い回路スイッチング性能、及び個別のパッケージ回路とＰＣＢ（プリント回路板）で実装される現在の技術の外部バスアーキテクチャよりはるかに大きい伝送容量を提供することを可能にする。
【００８５】
図１３は、マルチポートＢＣＥ１３−１を示す。このＢＣＥ１３−１は、バス制御回路１３−２と、それぞれ相互接続１３−５ａ、１３−５ｂとスイッチ回路（バスチャネル）１３−６ａ、．．．１３−９ｅでデュアルポート化された４つのバスバンクを備える垂直回路層貫通バス相互接続（垂直バス伝送ライン）１３−１０ａ、．．．１３―１３ｅと、４ポート水平バス相互接続１３−４ａ、．．．１３−４ｄ（水平バス伝送ライン又はパス）とを備える。ＣＣＥバス回路１３−３は回路層上のＣＣＥに接続され、ＢＣＥ１３−１の回路を有効化又は無効化する。バスコントローラ回路１３−２は伝送ライン調停又はメッセージング制御、誤り訂正符号、伝送ラインスイッチング及び／又はキャッシングなどの機能を提供するが、これらの機能に限定されない。
【００８６】
図１３に示すＢＣＥ１３−１は、その実装に対して大きな冗長又はフォルトトレラント能力、高い帯域幅容量及び小さな表面積又は設置面積を示し、回路層貫通バス相互接続は１ミクロン未満のピッチ、好ましくは半ミクロン未満のピッチである。バススイッチ回路１３−６ａ、．．．１３−９ｅは好ましくはバスコントローラ回路１３−２又はＣＣＥバス回路１３−３により個別に有効化することができ、これは、ＢＣＥが減少した容量で動作し続けることを可能にし、ＣＶＩＩＣのフォルトトレラント能力である。２５６又は５１２の垂直伝送ラインを有するバスチャネルの追加のための回路層面積の犠牲は小さいため、多数のこのようなＢＣＥバスチャネルはＢＣＥのフォルトトレランス及び性能の両方をもたらす。
【００８７】
図１４は、マルチポートＢＣＥ１４−１を示す。このＢＣＥ１４−１は、バス制御回路１４−２と、それぞれ相互接続１４−５ａ、１４−５ｂとスイッチ回路（バスチャネル）１４−６ａ、．．．１４−７ｃでデュアルポート化された２つのバスバンクを備える垂直回路層貫通バス相互接続（垂直バス伝送ライン）１４−８ａ、．．．１４−９ｃと、２ポート水平バス相互接続１４−２ａ、１４−２ｂ（水平バス伝送ライン又はパス）とを備える。ＣＣＥバス回路１４−３は回路層上のＣＣＥに接続され、ＢＣＥ１４−１の回路を有効化又は無効化する。バスコントローラ回路１４−２は伝送ライン調停又はメッセージング制御、誤り訂正符号、伝送ラインスイッチング及び／又はキャッシングなどの機能を提供するが、これらの機能に限定されない。
【００８８】
図１４に示すＢＣＥ１４−１は、その実装に対して大きな冗長又はフォルトトレラント能力、高い帯域幅容量及び小さな表面積又は設置面積を示し、回路層貫通バス相互接続は１ミクロン未満のピッチ、好ましくは半ミクロン未満のピッチである。バススイッチ回路１４−６ａ、．．．１４−７ｃは好ましくはバスコントローラ回路１４−２又はＣＣＥバス回路１４−３により個別に有効化することができ、これは、ＢＣＥが減少した容量で動作し続けることを可能にし、ＣＶＩＩＣのフォルトトレラント能力である。２５６又は５１２の垂直伝送ラインを有するバスチャネルの追加のための回路層面積の犠牲は小さいため、多数のこのようなＢＣＥバスチャネルはＢＣＥのフォルトトレランス及び性能の両方をもたらす。
【００８９】
図９及び図１０に示すようなＢＣＥバス構造の単一のＢＣＥが欠陥であり、それが存在する回路層のＣＣＥにより無効化されている場合、これは欠陥ＢＣＥが接続されている他のＢＣＥのための垂直バス相互接続の使用に影響を与え得る。図１５は欠陥ＢＣＥをバイパスするために使用し得る垂直バス相互接続１５−１を示す。これは影響された垂直ＢＣＥバス構造にフォルトトレラント能力を追加する。図１５は、垂直ＢＣＥバス構造内のどこかで起こり得る無効化された欠陥ＢＣＥをバイパスする単一の垂直相互接続の垂直相互接続経路パターンを示す。バイパス相互接続は回路層１５−２ａ、．．．１５−２ｄの配置と無関係に位置する。垂直相互接続１５−３は連続相互接続であり、欠陥ＢＣＥが無効化される場合にそれにより影響されてはならない。相互接続１５−４はポイント・ツー・ポイント相互接続であり、ＢＣＥ回路１５−６が欠陥であった場合に影響される。この欠陥が起こった場合、無効化されたＢＣＥを迂回するために相互接続１５−５が有効化され、欠陥ＢＣＥの下のＢＣＥから欠陥ＢＣＥの上のＢＣＥへのポイント・ツー・ポイント転送を提供する。
【００９０】
欠陥ＢＣＥを迂回するＢＣＥ相互接続パターンを有する単一の回路層を図１５ａに示す。回路層１５ａ−１はＢＣＥ回路装置１５ａ−３ａ、１５ａ−３ｂが形成されたトランジスタ装置層１５ａ−２を備える。連続バス相互接続１５ａ−４は回路層１５ａ−１を完全に貫通する。ポイント・ツー・ポイントバス相互接続１５ａ−５は、そのＢＣＥ回路装置を上部回路層内のＢＣＥ回路装置の底面に接続し、ＢＣＥ回路装置１５−３ａが欠陥であり、無効化される場合に、影響される。ＢＣＥバス相互接続１５ａ−６は直ぐ下の回路層内のＢＣＥから相互接続１５ａ−５への相互接続を提供し、欠陥ＢＣＥをバイパスする伝送路を完成する。相互接続１５ａ−７はＢＣＥの直ぐ上の回路層内の欠陥ＢＣＥをバイパスするために使用される。
【００９１】
図９及び図１０に示すような垂直ＢＣＥバス構造の２つの直接隣接したＢＣＥが欠陥であり、それらが存在するそれぞれの回路層のＣＣＥにより無効化されている場合、これは、これらの欠陥ＢＣＥが接続された他のＢＣＥに対する垂直バス相互接続の使用に影響を与える。図１６は、２つの隣接した欠陥ＢＣＥをバイパスするために使用し得る垂直バス相互接続１６−１を示す。これは影響された垂直ＢＣＥバス構造にフォルトトレラント能力を追加する。図１６は、垂直ＢＣＥバス構造内のどこかで起こり得る２つの無効化された欠陥ＢＣＥをバイパスする垂直相互接続の垂直相互接続経路パターンを示す。バイパス相互接続は回路層１６−２ａ，．．．１６−２ｄの配置と無関係に位置する。垂直相互接続１６−３は連続相互接続であり、欠陥ＢＣＥが無効化される場合にそれにより影響されてはならない。相互接続１６−４はポイント・ツー・ポイント相互接続であり、隣接したＢＣＥ回路１６−６が欠陥であった場合に影響される。このような欠陥が起こった場合、無効化されたＢＣＥを迂回するために相互接続１６−５及び１６−７が有効化され、欠陥ＢＣＥの下のＢＣＥから欠陥ＢＣＥの上のＢＣＥへのポイント・ツー・ポイント転送を提供する。
【００９２】
２つの欠陥ＢＣＥを迂回するＢＣＥ相互接続パターンを有する単一の回路層を図１６ａに示す。回路層１６ａ−１はＢＣＥ回路装置１６ａ−３ａ，１６ａ−３ｂ，１６−３ｃが形成されたトランジスタ装置層１６ａ−２を備える。連続バス相互接続１６ａ−４は回路層１６ａ−１を完全に貫通する。ポイント・ツー・ポイントバス相互接続１６ａ−５は、そのＢＣＥ回路装置を上部回路層内のＢＣＥ回路装置の底面に接続し、ＢＣＥ回路装置１６−３ａが欠陥であり、無効化される場合に、影響される。ＢＣＥバス相互接続１６ａ−６は直ぐ下の回路層内のＢＣＥから相互接続１６ａ−５への相互接続を提供し、欠陥ＢＣＥをバイパスする伝送路を完成する。相互接続１６ａ−７はＢＣＥの直ぐ上の回路層内の欠陥ＢＣＥをバイパスするために使用される。相互接続１６ａ−８は２層下のＢＣＥと直ぐ上のＢＣＥとの間の相互接続を提供する。相互接続１６ａ−９は１層下のＢＣＥと２層上のＢＣＥとの間の相互接続を提供する。相互接続１６ａ−１０はＢＣＥ装置回路１６ａ−３ｃを、１６ａ−１上の直接隣接した２つの層をバイパスして３層上のＢＣＥに回路層に接続する。
【００９３】
本明細書に提示された様々な図に示す回路層の数はＣＶＩＩＣの回路層の数を提案するものでなく、このようなＣＶＩ積層形集積回路は任意の数の回路層、例えば１０、３０、５０又はそれ以上の回路層を備えることができる。
【００９４】
〔ＣＶＩ ＢＣＥ及び新規なＣＶＩバス構造の実施形態〕
垂直ＢＣＥバス構造は、本質的に、複数の連続バス相互接続（伝送路）又は複数の不連続のポイント・ツー・ポイント相互接続、即ち図１５及び図１６に示すような各ＢＣＥを相互接続する垂直ワイヤセグメントからなる垂直パス、によって互いに垂直に相互接続されたＣＶＩバス回路要素（ＢＣＥ）からなる。ＢＣＥは他のＢＣＥバス構造のＢＣＥへの水平相互接続及びＰＣＥ（プロセス回路要素）を有する。ＣＶＩバス構造は、複数のデータ及び／又はメッセージ転送プロトコルを実行するために連続又はポイント・ツー・ポイント情報転送手段として動作し得る。ＢＣＥバス構造は、１転送当たり数千ビット幅まで変化し得るチャネル情報又はデータ幅を有するマルチチャネル及びマルチポートとすることができる。ＢＣＥ装置回路は、ＢＣＥが実装される可能なトランジスタ性能と一致するきわめて高いスイッチング速度で動作することもできる。ワイドバスチャネルデータ幅と高速ＢＣＥ装置回路の結合はＣＶＩＩＣの情報転送速度を１０１２バイト／秒以上にすることができる。
【００９５】
ＣＶＩＩＣ発明は他の高性能バス構造の新規な実装も可能である。クロスバーバス及び共通導体バスの２つの例がある。
【００９６】
ＰＣＢ（プリント回路板）により相互接続された複数のＩＣのアセンブリとして実装されるクロスバーバスが現在一般に使用されている。このようなクロスバーバスは、集積のシステムレベルにおいて、例えば多数の処理ユニット間に即時のノンブロッキング接続を与える手段を提供する。このように実装されるクロスバーは、クロスバーの様々な行及び列バスを構成する多数の相互接続のために平面状になり、クロスバーは面積的に一つのＰＣＢに制限されることになる。本発明ＣＶＩでは、複数の可能な実施形態において、クロスバーをこの制限なしに３Ｄ構造として実装することができる。図１７及び図１８は本発明ＣＶＩのクロスバーバス構造の可能な均等例を示す。
【００９７】
図１７はＣＶＩＣＣの回路層１７−１を示す。回路１７−１はＣＣＥ１７−２ａ、．．．１７−２ｄ、ＢＣＥ１７−３ａ、１７−３ｂ、ＰＣＥ１７−４ａ、．．．１７−４ｄ、クロスバーＢＣＥ１７−５ａ、．．．１７−５ｄ、ＣＥへのＣＣＥ相互接続１７−６ａ、．．．１７−６ｆ、ＢＣＥバス相互接続１７−７ａ、１７−７ｂ、及びクロスバーＢＣＥ相互接続１７−８を備える。クロスバーＢＣＥ相互接続はマルチＢＣＥポート及びＰＣＥポートを示し、回路層１７−１の各ＰＣＥは他のＰＣＥに、冗長又はマルチパス１７−８のようなクロスバーＰＣＥを介して互いに接続される。各追加のＣＶＩ回路層のＰＣＥは、クロスバーＢＣＥによってＰＣＥ１７−４ａ、．．．１７−４ｄに垂直に相互接続され、十分な数のバスチャネルをクロスバーＢＣＥに与えることによって、各ＰＣＥに対するノンブロッキング転送パスをこれまでよりも多数のＰＣＥを付加して試みることができる。多数のＰＣＥのためのこのクロスバーＢＣＥ容量構造は従来のＰＣＥ手段で実装することはできず、それが収容できる処理要素の数は一般に固定される。ＣＶＩクロスバーＢＣＥは特定の数のＰＣＥではなく最大数のＰＣＥに対して設計する必要があり、その最大数はＣＶＩ回路層の追加によるＰＣＥの追加によって達成される。クロスバーＢＣＥはＣＶＩ回路層におけるＰＣＥ情報転送のローカルプリングというユニークな利点ももたらす。可変クロスバー容量はＣＶＩに対して新規事項であり、ＣＶＩの高い歩留まり向上方法及び手段によってのみ経済的に可能である。好ましくは、この回路層のＢＣＥ及びＰＣＥのすべてを、回路層の連続動作に影響を与えることなく、必要に応じＣＣＥネットワークによって個別に無効化することができる。
【００９８】
クロスバーＢＣＥは、好ましくはＢＣＥ回路設計であり、複数の回路層の複数のＰＣＥに複数の切り替えバスチャネルを提供するために使用され、好ましくは任意の２つのＰＣＥ間で遅延なしの情報転送（ノンブロッキング転送とも称される）が発生し得るように適切な数のバスチャネルが存在する。クロスバーＢＣＥ１７−５ａ、．．．１７−５ｄの性能のようなこのノンブロッキングクロスバーはより大きな転送容量に合わせてＢＣＥの各々にバスチャネルを追加することができ、これはより大きなノンブロッキング情報転送帯域幅を提供する効果のみならず、クロスバーＢＣＥの許容可能な最低回路性能を下げる可能性が高いクロスバーＢＣＥの一つからの一以上のバスチャネルの損失を少なくすることによってより高いＣＶＩＩＣの歩留まりを提供することもできる。全てのＰＣＥ間の距離と、それらに関するＢＣＥの通信ネットワークは、ミクロン単位で測定される。
【００９９】
図１８は別のクロスバー構造を示す。図１８はバス構造の異なる配置を示す。この配置は、ＣＶＩクロスバーＢＣＥの設計柔軟性を他のすべてのクロスバーバス構造に関連付けながら明らかにすることを目的としている。
【０１００】
図１８はＣＶＩＩＣの回路層１８−１を示す。回路１８−１はＣＣＥ１８−２ａ、．．．１８−２ｄ、ＢＣＥ１８−３ａ、．．．１８−３ｄ、ＰＣＥ１８−４ａ、．．．１８−４ｄ、クロスバーＢＣＥ１８−５ａ、１８−５ｂ、ＣＥへのＣＣＥ相互接続１８−６ａ、．．．１８−６ｄ、ＢＣＥバス相互接続１８−７ａ、１８−７ｂ、及びクロスバーＢＣＥ相互接続１８−８を備える。クロスバーＢＣＥ相互接続はマルチＢＣＥポート及びＰＣＥポートを示し、回路層１８−１の各ＰＣＥは他のＰＣＥに、冗長又はマルチパス１８−８のようなクロスバーＰＣＥを介して互いに接続される。各追加のＣＶＩ回路層のＰＣＥは、クロスバーＢＣＥによってＰＣＥ１８−４ａ、．．．１８−４ｄに垂直に相互接続され、十分な数のバスチャネルをクロスバーＢＣＥに与えることによって、各ＰＣＥに対するノンブロッキング転送パスをこれまでよりも多数のＰＣＥを付加して試みることができる。好ましくは、この回路層のＢＣＥ及びＰＣＥのすべてを、回路層の連続動作に影響を与えることなく、必要に応じＣＣＥネットワークによって個別に無効化することができる。
【０１０１】
ＣＶＩクロスバー構造は、現在のクロスバー回路よりも有利なユニーク性能、帯域幅容量及び電力消費を提供する。ＣＶＩクロスバー構造は、現在の最先端技術の方法で可能な密度より大きい密度のポイント・ツー・ポイント又はノンブロッキング相互接続構造を処理回路及びメモリ回路（ＰＣＥ）に対して提供することができる。この主張は、回路ごとのクロスバー要素とＰＣＥとの集積、大きな数のバスチャネルを可能にするＢＣＥの垂直相互接続密度効率、及びＣＶＩ３Ｄ集積法により達成される高密度のＰＣＥの生産能力によってサポートされる。
【０１０２】
図１９は、共通の垂直相互接続伝送又は導波路手段１９−８に接続されたマルチ高周波数シリアル電気又は光伝送ライン１９−６ａ，１９−６ｂを用いるＣＶＩ回路層の上面図を示す。この本発明ＣＶＩの新規な特徴は共通の垂直相互接続手段又は導波路を介してポイント・ツー・ポイント高速情報転送を実現することにある。高周波数電気又は光伝送は一つのＰＣＥから別のＰＣＥへ特定の（フィルタリングされた）伝送周波数で行われ、複数のＰＣＥ間の伝送を共通接続１９−８を介してそれぞれ異なる伝送周波数で同時に生じさせることができる。一つ又は複数の高周波数依存シリアル伝送相互接続は、複数のＰＣＥの各々を垂直導波路又は相互接続１９−８に最初に接続する。垂直導波路又は相互接続１９−８はいくつかの回路層を接続し、選択周波数を用いて各ＰＣＥ送信及び受信ペアを形成する共通接続として作用する。ＰＣＥペアごとの周波数の選択は動的に選択する又はルックアップテーブルにより規定することができ、前記ルックアップテーブルはＣＣＥネットワーク生成構成データベースに依存して導出することができる。ＣＶＩＩＣ内のこの情報転送方法及び装置は、クロスバーバス構造と効果的には同等であるが、実装に要するバス回路が少なく済み、図１７及び図１８に示すＣＶＩクロスバーよりも構造的に簡単にすることができる。
【０１０３】
図１９のＣＶＩ回路層１９−１は、ＣＣＥ１９−２ａ、．．．１９−２ｄ、ＢＣＥ１９−３ａ、．．．１９−３ｄ、ＰＣＥ１９−４ａ、．．．１９−４ｆ、高周波数フィルタシリアルトランシーバ１９−５ａ、．．．１９−５ｌ、高周波数シリアル伝送ライン１９−６ａ、１９−６ｂ、ＢＣＥ相互接続１９−７、及び垂直共通高周波数相互接続１９−８を備える。好ましくは、この回路層のＢＣＥ及びＰＣＥのすべてを、回路層の連続動作に影響を与えることなく、必要に応じＣＣＥネットワークによって個別に無効化することができる。
【０１０４】
図２０は、分散クロスバー構造２０−８ａ、２０−８ｂ、２０−８ｃを用いるＣＶＩ回路層２０−１の上面図を示す。ＰＣＥ２０−４ａ、．．．２０−４ｄは、乗算、除算、加算及び減算などの機能を提供する演算又は数値処理回路である。多量のデータを規定の演算順序で処理する必要があるアプリケーションのためには複数の回路層２０−１を用いてこのような回路の高密度アレイを形成することができる。図２１は回路層２０−１と積層するよう意図されたＣＶＩ回路層２１−１の上面図を示し、本例では垂直ＢＣＥ相互接続のサイズ及び配置は整列している。回路層２１−１は、ＩＳＰ、ＦＰＧＡ、レジスタファイル又はプロセッサスレッドに関連するプロセスコンテキストメモリであるＰＣＥを備えることができる。基本マイクロプロセッサ要素のこの分離は、より小さいＰＣＥがより高い可能な歩留まりを有するようにするのに役立ち、同時に、回路機能を通常は必要に応じ共有されるマイクロプロセッサのアーキテクチャに制限されるアクセスを有するものとすることができる。従来のマイクロプロセッサアーキテクチャを多数のＣＥに分割することによるこのＰＣＥの使用の柔軟性は本発明ＣＶＩに独自のものであり、高いＣＥ利用性を可能にするとともに、それらの動作及びデータフロー構造をより密接に反映し、よって実行性能をよりタイムリーに生じるソフトウェアプログラム（アルゴリズム）の実装を可能とする。前記規定の順序のアルゴリズム演算処理の実装は、ＣＣＥネットワークサービスを用いてＰＣＥ間のデータフローが所要のデータ処理と一致するようにクロスバーバスチャネルを構成することによって更に向上させることができる。
【０１０５】
図２０のＣＶＩ回路層２０−１は、ＣＣＥ２０−２ａ、．．．２０−２ｄ、ＢＣＥ２０−３ａ、．．．２０−３ｄ、ＰＣＥ２０−４ａ、．．．２０−４ｄ、クロスバーＢＣＥ伝送ライン２０−６ａ、２０−６ｂ、ＢＣＥ−ＢＣＥ相互接続２０−７、及びクロスバーＢＣＥ２０−８ａ、．．．２０−８ｃを備える。好ましくは、この回路層のＢＣＥ及びＰＣＥのすべてを、回路層の連続動作に影響を与えることなく、必要に応じＣＣＥネットワークによって個別に無効化することができる。
【０１０６】
図２１のＣＶＩ回路層２１−１は、ＣＣＥ２１−２ａ、．．．２１−２ｄ、ＢＣＥ２１−３ａ、．．．２１−３ｄ、ＰＣＥ２１−４ａ、．．．２１−４ｏ、クロスバーＢＣＥ伝送ライン２１−６ａ、２１−６ｂ、ＢＣＥ−ＢＣＥ相互接続２１−７ａ、２１−７ｂ、及びクロスバーＢＣＥ２１−８ａ、．．．２１−８ｃを備える。好ましくは、この回路層のＢＣＥ及びＰＣＥのすべてを、回路層の連続動作に影響を与えることなく、必要に応じＣＣＥネットワークによって個別に無効化することができる。
【０１０７】
図２２は、周波数依存相互接続２２−６ａ、２２−６ｂ及び共通垂直電気又は光相互接続又は導波路２２−９を用いるＣＶＩ回路層２２−１の上面図を示す。ＰＣＥ２０−４ａ、．．．２０−４ｆは、乗算、除算加算及び減算などの機能を提供する演算又は数値処理回路である。多量のデータを規定の演算順序で処理する必要があるアプリケーションのためには複数の回路層２２−１を用いてこのような回路の高密度アレイを形成することができる。図２３は回路層２２−１と積層するよう意図されたＣＶＩ回路層２３−１の上面図を示し、本例では共通垂直相互接続のサイズ及び配置は整列している。回路層２３−１は、ＩＳＰ、ＦＰＧＡ、レジスタファイル又はプロセッサスレッドに関連するプロセスコンテキストメモリであるＰＣＥを備えることができる。基本マイクロプロセッサ要素のこの分離は、より小さいＰＣＥがより高い可能な歩留まりを有するようにするのに役立ち、同時に、回路機能を通常は必要に応じ共有されるマイクロプロセッサのアーキテクチャに制限されるアクセスを有するものとすることができる。従来のマイクロプロセッサアーキテクチャを多数のＣＥに分割することによるこのＰＣＥの使用の柔軟性は本発明ＣＶＩに対して独自のものであり、高いＣＥ利用性を可能にするとともに、それらの動作及びデータフロー構造をより密接に反映し、よって実行性能をよりタイムリーに生じるソフトウェアプログラム（アルゴリズム）の実装を可能とする。前記規定の順序のアルゴリズム演算処理の実装は、ＣＣＥネットワークサービスを用いてＰＣＥ間のデータフローが所要のデータ処理と一致するようにクロスバーバスチャネルを構成することによって更に向上させることができる。
【０１０８】
図２２のＣＶＩ回路層２２−１は、ＣＣＥ２２−２ａ、．．．２２−２ｄ、ＢＣＥ２２−３ａ、．．．２２−３ｄ、集積高周波数フィルタシリアルトランシーバを備えたＰＣＥ２２−４ａ、．．．２２−４ｆ、高周波数シリアル伝送ライン２２−６ａ、２２−６ｂ、ＢＣＥ相互接続２２−７ａ、２２−７ｂ、ＢＣＥ高周波数シリアル伝送ライン２２−８ａ、２２−８ｂ及び垂直共通高周波数相互接続２２−９を備える。好ましくは、この回路層のＢＣＥ及びＰＣＥのすべてを、回路層の連続動作に影響を与えることなく、必要に応じＣＣＥネットワークによって個別に無効化することができる。
【０１０９】
図２３のＣＶＩ回路層２３−１は、ＣＣＥ２３−２ａ、．．．２３−２ｄ、ＢＣＥ２３−３ａ、．．．２３−３ｄ、集積高周波数フィルタシリアルトランシーバを備えたＰＣＥ２３−４ａ、．．．２３−４ｌ、高周波数シリアル伝送ライン２３−６ａ、２３−６ｂ、ＢＣＥ相互接続２３−７ａ、．．．２３−７ｄ、ＢＣＥ高周波数シリアル伝送ライン２３−８ａ、２３−８ｂ及び垂直共通高周波数相互接続２３−９を備える。好ましくは、この回路層のＢＣＥ及びＰＣＥのすべてを、回路層の連続動作に影響を与えることなく、必要に応じＣＣＥネットワークによって個別に無効化することができる。
【０１１０】
〔フォルトトレラント及び高可用性システム〕
ＣＶＩＩＣはフォルトトレラントで高可用性システムのＩＣを形成し得る。この考察において、フォルトトレラント回路とは、その回路内に製造の結果である又はその寿命中に発生し得る一つ以上の修復不能の欠陥を含み得るが、前記欠陥がその連続動作又はその経済的効用に影響を与えないように、好ましくは電気的に分離する、ことができる回路である。この考察において、高可用性回路とは、フォルトトレラント回路の特性に加えて、修復不能の回路障害をその通常動作中に検出し、その回路障害を補正し、動作をそれが実行するタスク又はプロセスにトランスペアレントに続行する能力を有する回路である。
【０１１１】
ＦＰＧＡ及びメディア回路構造は多くの場合それら自身が固有の又は設計された又は自然のフォルトトレラント設備を備えている。
【０１１２】
本開示は例示であって、限定ではなく、本開示及び添付の請求項の記載に照らせば更なる変更が当業者に明らかである。
【図１】
2016519422.tif 000003
【図２ａ】
2016519422.tif 000004
【図２ｂ】
2016519422.tif 000005
【図２ｃ】
2016519422.tif 000006
【図３】
2016519422.tif 000007
【図４】
2016519422.tif 000008
【図５】
2016519422.tif 000009
【図６】
2016519422.tif 000010
【図７】
2016519422.tif 000011
【図８】
2016519422.tif 000012
【図９】
2016519422.tif 000013
【図１０】
2016519422.tif 000014
【図１１】
2016519422.tif 000015
【図１２】
2016519422.tif 000016
【図１３】
2016519422.tif 000017
【図１４】
2016519422.tif 000018
【図１５】
2016519422.tif 000019
【図１５ａ】
2016519422.tif 000020
【図１６】
2016519422.tif 000021
【図１６ａ】
2016519422.tif 000022
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
2016519422.tif 000027
【図２２】
2016519422.tif 000028
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2016519422.tif 000033
【図２８】
2016519422.tif 000034
【図２９ａ】
2016519422.tif 000035
【図２９ｂ】
2016519422.tif 000036
【図２９ｃ】
2016519422.tif 000037
【図２９ｄ】
2016519422.tif 000038
【図２９ｅ】
2016519422.tif 000039
【図３０ａ】
2016519422.tif 000040
【図３０ｂ】
2016519422.tif 000041
【図３０ｃ】
2016519422.tif 000042
【図３０ｄ】
2016519422.tif 000043
【図３１】
2016519422.tif 000044
【図３２ａ】
2016519422.tif 000045
【図３２ｂ】
2016519422.tif 000046
【図３２ｃ】
2016519422.tif 000047
【図３２ｄ】
2016519422.tif 000048
【手続補正書】
【提出日】平成28年3月16日(2016.3.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の制御回路部分、複数の情報バス回路部分及び複数の処理回路部分により構成される自己組織化ネットワークを備える積層型集積回路を用いる情報処理方法であって、前記方法は、
前記自己組織化ネットワークが、一つ以上の情報処理回路部分及び一つ以上のバス回路部分の動作を有効化及び無効化する制御を行うステップと、
前記複数の処理回路部分及び少なくとも一つのバス回路部分により情報処理を実行するステップであって、前記処理回路部分又は前記バス回路部分の少なくとも他の一つは、前記自己組織化ネットワークにより無効化され、前記複数の処理回路部分及び前記少なくとも一つのバス回路部分は、適切に機能すると決定されたものである、ステップと、
を含む、方法。
【請求項２】
複数の制御回路部分、複数の情報バス回路部分及び複数の処理回路部分により構成される自己組織化ネットワークを備える積層型集積回路を用いる情報処理方法であって、前記方法は、
前記自己組織化ネットワークが、一つ以上の情報処理回路部分及び一つ以上のバス回路部分の動作を有効化及び無効化するステップと、
前記複数の処理回路部分及び少なくとも一つのバス回路部分により情報処理を実行するステップであって、前記複数の処理回路部分及び前記少なくとも一つのバス回路部分は、前記情報処理を実行するために前記自己組織化ネットワークにより有効化され、前記複数の処理回路部分及び前記少なくとも一つのバス回路部分は、適切に機能すると決定されたものである、ステップと、
を含む、方法。
【請求項３】
複数の制御回路部分、複数の情報バス及び処理回路部分により構成される自己組織化ネットワークを備える積層型集積回路を用いる情報処理方法であって、前記方法は、
前記自己組織化ネットワークが、一つ以上の情報処理回路部分及び一つ以上のバス回路部分の動作を有効化及び無効化する制御を行うステップと、
前記複数の処理回路部分及び少なくとも一つのバス回路部分により情報処理を実行するステップであって、前記複数の処理回路部分及び前記少なくとも一つのバス回路部分は、前記情報処理の実行に用いるために前記自己組織化ネットワークにより構成及び有効化され、前記複数の処理回路部分及び前記少なくとも一つのバス回路部分は、適切に機能すると決定されたものである、ステップと、
を含む、方法。
【請求項４】
複数の制御回路部分及び処理回路リソースにより構成される自己組織化ネットワークを備える積層型集積回路を用いる情報処理方法であって、前記処理回路リソースは、少なくとも一つの情報バス回路部分及び少なくとも一つの情報処理回路部分を備え、前記方法は、
前記自己組織化ネットワークが、情報処理を実行するための選択された処理回路リソースを使用のために割り当てるステップと、
前記選択された処理回路リソースにより情報処理を実行するステップであって、前記選択された処理回路リソースは、前記情報処理の実行に用いるために前記自己組織化ネットワークにより有効化されたものであり、前記選択された処理回路リソースは、適切に機能すると決定されたものである、ステップと、
を含む、方法。
【請求項５】
複数の制御回路部分及び処理回路リソースにより構成される自己組織化ネットワークを備える積層型集積回路を用いる情報処理方法であって、前記処理回路リソースは、少なくとも一つの情報バス回路部分及び少なくとも一つの情報処理回路部分を備え、前記方法は、
前記自己組織化ネットワークが、情報処理を実行するための選択された処理回路リソースを使用のために割り当てて構成するステップと、
前記選択された処理回路リソースにより情報処理を実行するステップであって、前記選択された処理回路リソースは、前記情報処理の実行に用いるために前記自己組織化ネットワークにより有効化されたものであり、前記選択された処理回路リソースは、適切に機能すると決定されたものである、ステップと、
を含む、方法。
【請求項６】
少なくとも一つの制御回路部分は、一つ以上のバス又は処理回路部分についての構成情報であって前記一つ以上のバス又は処理回路部分を有効化又は無効化する構成情報を、隣接する制御回路部分に送信する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項７】
少なくとも一つの制御回路部分は、一つ以上のバス又は処理回路部分についての構成情報であって前記一つ以上のバス又は処理回路部分を有効化又は無効化する構成情報を、他の一つの制御回路部分に送信する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項８】
少なくとも一つの制御回路部分は、一つ以上のバス又は処理回路部分についての構成情報であって前記一つ以上のバス又は処理回路部分が欠陥である構成情報を、隣接する制御回路部分に送信する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項９】
少なくとも一つの制御回路部分は、一つ以上のバス又は処理回路部分についての構成情報であって前記一つ以上のバス又は処理回路部分が欠陥である構成情報を、他の一つの制御回路部分に送信する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１０】
少なくとも一つの制御回路部分は、少なくとも一つの他の制御回路部分を有効化又は無効化する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１１】
少なくとも一つの制御回路部分は、少なくとも一つの他の制御回路部分について、検査を制御し、有効化又は無効化する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１２】
少なくとも一つの制御回路部分は、少なくとも一つのバス又は制御回路部分を有効化又は無効化する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１３】
少なくとも一つの制御回路部分は、少なくとも一つのバス又は制御回路部分の検査を制御する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１４】
少なくとも一つの制御回路部分は、少なくとも一つのバス又は処理回路部分から動作障害信号を受信する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１５】
少なくとも一つの制御回路部分は、少なくとも一つのバス又は処理回路部分の前記動作を構成する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１６】
少なくとも一つの制御回路部分は、バス又は制御回路部分のいずれかにより信号が送信された場合、一つ以上のバス及び制御回路部分の動作を構成する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１７】
少なくとも一つの制御回路部分は、少なくとも一つのバス及び処理回路部分の相互接続を構成する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１８】
少なくとも一つの制御回路部分は、一つ以上のバス及び制御回路部分の相互接続を構成する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項１９】
前記自己組織化ネットワークは、前記積層型集積回路の電力管理を実行する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項２０】
前記自己組織化ネットワークは、前記積層型集積回路の電力管理を、少なくとも一つの制御回路部分に、少なくとも動作を停止すること及び一つ以上のバス又は処理回路部分の処理速度を低下されることの少なくとも一つを行うように命令することにより実行する、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項２１】
少なくとも一つの制御回路部分は、一つ以上のバス及び処理回路部分の動作を停止させる、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【請求項２２】
少なくとも一つの制御回路部分は、バス又は処理回路部分のいずれかにより信号が送信された場合、一つ以上のバス及び処理回路部分の動作を停止させる、請求項１、２、３、４及び５のいずれか一項に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
【図１】ＣＶＩ回路層の上面図である。
【図２ａ】垂直冗長ＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばしてＣＶＩＩＣの３つの層として示す透視図である。
【図２ｂ】最小冗長ＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばしてＣＶＩＩＣの２つの層として示す透視図である。
【図２ｃ】ＣＣＥサブネットワークを示すＣＶＩＩＣの概略断面図である。
【図３】ＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばしてＣＶＩＩＣの３つの層として示す透視図である。
【図４】ＣＶＩＩＣのＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばして示す透視図である。
【図５】ＣＶＩＩＣのＣＣＥネットワーク構造を、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばして示す透視図である。
【図６】２層ＣＶＩＩＣを、視覚強調のために垂直ＣＣＥ相互接続を故意に引き伸ばして示す透視図である。
【図７】垂直バス構造を示すＣＶＩＩＣの断面図である。
【図８】ＣＶＩ回路層の上面図である。
【図９】ＢＣＥバス構造を示すＣＶＩＩＣの断面図である。
【図１０】ＢＣＥバス構造を示すＣＶＩＩＣの断面図である。
【図１１】ＢＣＥバス構造の上面図である。
【図１２】転送データプロセッサを有するＢＣＥバス構造の上面図である。
【図１３】マルチポートＢＣＥバス構造の上面図である。
【図１４】マルチポートＢＣＥバス構造の上面図である。
【図１５】複数のＣＶＩ回路層を貫通する垂直伝送ラインＢＣＥバス構造の断面図である。
【図１５ａ】一つのＣＶＩ回路層を貫通する垂直伝送ラインＢＣＥバス構造の断面図である。
【図１６】複数のＣＶＩ回路層を貫通する垂直伝送ラインＢＣＥバス構造の断面図である。
【図１６ａ】一つのＣＶＩ回路層を貫通する垂直伝送ラインＢＣＥバス構造の断面図である。
【図１７】クロスバーＢＣＥを有するＣＶＩ回路層の上面図である。
【図１８】クロスバーＢＣＥを有するＣＶＩ回路層の上面図である。
【図１９】高周波数共通垂直相互接続を有するＣＶＩ回路層の上面図である。
【図２０】演算ＰＣＥを備えたクロスバーＢＣＥを有するＣＶＩ回路層の上面図である。
【図２１】レジスタファイル、プロセススレッド又はＩＳＰＰＣＥを備えたクロスバーＢＣＥを有するＣＶＩ回路層の上面図である。
【図２２】高周波数共通垂直相互接続を有するＣＶＩ回路層の上面図である。
【図２３】高周波数共通垂直相互接続を有するＣＶＩ回路層の上面図である。
【図２４】複数のＶＶＩ回路層を貫通する２つの垂直ＢＣＥバス構造のＣＶＩ  ＩＣの断面図で、垂直相互接続は視覚強調のために故意に引き延ばされている。
【図２５】ＤＦＣ回路を含むＣＶＩ回路層の上面図である。
【図２６】データフローコントローラテーブルのレイアウトである。
【図２７ａ】データフローコントローラテーブルの処理パラメータのレイアウトである。
【図２７ｂ】データフローコントローラテーブルの処理パラメータのテーブルのレイアウトである。
【図２８ａ】データフローコントローラテーブル記述子のレイアウトである。
【図２８ｂ】拡張データフローコントローラテーブル記述子のレイアウトである。
【図２９ａ】データフローコントローラテーブルブランチ記述子処理フローのレイアウトである。
【図２９ｂ】データフローコントローラテーブルの一実施例である。
【図２９ｃ】サブタスクによる選択的オペランドパージキャパビリティを有するデータフローコントローラテーブル処理の一例である。
【図２９ｄ】データフローコントローラテーブルのハイアベイラビリティ処理の一例である。
【図２９ｅ】データフローコントローラテーブルリカーシブ処理の一例である。
【図３０ａ】関数装置入力キューのレイアウトである。
【図３０ｂ】関数装置出力キューのレイアウトである。
【図３０ｃ】入力及び出力キューが統合される関数装置である。
【図３０ｄ】入力及び出力キューが分離される関数装置である。
【図３１】データフローコントローラキャッシュのレイアウトである。
【図３２ａ】ＣＶＩページ化シングルＦＰＧＡ回路アレイアーキテクチャの概略図である。
【図３２ｂ】ＣＶＩページ化マルチプルＦＰＧＡ回路アレイアーキテクチャの概略図である。
【図３２ｃ】ＣＶＩ分離ＦＰＧＡロジック及び設定メモリストックの概略図である。
【図３２ｄ】ＣＶＩ分離ＦＰＧＡロジック及び設定メモリストックの概略図である。
【国際調査報告】
2016519422.tif 000049