(57)【要約】フィードバックループ内にデューティサイクル調整を有する分周器（３００）が開示される。例示的な設計では、装置は、フィードバックループ中で結合された少なくとも１つの分周回路（３１０ａ、３１０ｂ）及び少なくとも１つのデューティサイクル調整回路（３２０ａ、３２０ｂ）を含む。分周回路（１つ又は複数）は、第１の周波数のクロック信号（入力クロック）を受け、第１の周波数のフラクションである第２の周波数の少なくとも１つの分周信号（Ｉｄｉｖｐ、Ｉｄｉｖｎ）を供給する。デューティサイクル調整回路（１つ又は複数）は、少なくとも１つの分周信号のデューティサイクルを調整し、少なくとも１つのデューティサイクル調整信号（Ｉａｄｉｐ、Ｉａｄｉｎ）を分周回路（１つ又は複数）に供給する。分周回路（１つ又は複数）は、第１及び第２のラッチ（３１０ａ、３１０ｂ）を含み得、デューティサイクル調整回路（１つ又は複数）は、第１及び第２のデューティサイクル調整回路（３２０ａ、３２０ｂ）を含み得る。第１及び第２のラッチ並びに第１及び第２のデューティサイクル調整回路は、フィードバックループ中で結合され得、２分周を行い得る。【選択図】図３
2016525301.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
フィードバックループ中で結合されており、第１の周波数のクロック信号を受け、第２の周波数の少なくとも１つの分周信号を供給するように構成された少なくとも１つの分周回路（６１０ａ、６１０ｋ）、ここで、前記第２の周波数は、前記第１の周波数の分数である、と、
前記フィードバックループ内で前記少なくとも１つの分周回路に結合されており、前記少なくとも１つの分周信号のデューティサイクルを調整し、少なくとも１つのデューティサイクル調整信号を前記少なくとも１つの分周回路に供給するように構成された少なくとも１つのデューティサイクル調整回路（６２０ａ、６２０ｋ）と
を備える装置。
【請求項２】
前記少なくとも１つの分周回路は、
前記クロック信号を受け、第１の分周信号を供給するように構成された第１のラッチ（３１０ａ）と、
前記クロック信号を受け、第２の分周信号を供給するように構成された第２のラッチ（３１０ｂ）と
を備える、請求項１に記載の装置。
【請求項３】
前記少なくとも１つのデューティサイクル調整回路は、
前記第１のラッチから前記第１の分周信号を受け、第１のデューティサイクル調整信号を前記第２のラッチに供給するように構成された第１のデューティサイクル調整回路（３２０ａ）と、
前記第２のラッチから前記第２の分周信号を受け、第２のデューティサイクル調整信号を前記第１のラッチに供給するように構成された第２のデューティサイクル調整回路（３２０ｂ）と
を備える、請求項２に記載の装置。
【請求項４】
前記第１のデューティサイクル調整回路は、
調整可能なバイアス電流を受け、前記調整可能なバイアス電流に基づいて決定された調整可能なデューティサイクルを有する前記第１のデューティサイクル調整信号を供給するように構成されたインバータ（４３４）
を備える、請求項３に記載の装置。
【請求項５】
前記第１のデューティサイクル調整回路は、
デューティサイクル制御信号を受け、前記インバータに前記調整可能なバイアス電流を供給するように構成されたデューティサイクルコントローラ（４３６）
を更に備える、請求項４に記載の装置。
【請求項６】
前記デューティサイクルコントローラは、
前記デューティサイクル制御信号を受け、少なくとも１つの制御信号を供給するように構成されたルックアップテーブル（５３２）と、
前記少なくとも１つの制御信号を受け、前記インバータに前記調整可能なバイアス電流を供給するように構成されたバイアス電流生成器（５３４）と
を備える、請求項５に記載の装置。
【請求項７】
前記第１のラッチは、更に、前記第２のデューティサイクル調整信号を受け、前記第１の分周信号を供給するように構成される、請求項３に記載の装置。
【請求項８】
前記第１のラッチは、更に、前記第２のラッチから前記第２の分周信号を受け、前記第１の分周信号を供給するように構成される、請求項７に記載の装置。
【請求項９】
前記第１のラッチ及び前記第２のラッチ並びに前記第１のデューティサイクル調整回路及び前記第２のデューティサイクル調整回路は、２分周を行うように構成され、前記第２の周波数は、前記第１の周波数の２分の１である、請求項３に記載の装置。
【請求項１０】
前記第１の分周信号は、同相の分周信号を備え、前記第２の分周信号は、直交の分周信号を備える、請求項３に記載の装置。
【請求項１１】
分周信号を生成する方法であって、
フィードバックループ中で結合された少なくとも１つの分周回路で少なくとも１つの分周信号を生成すること（７１２）、ここで、前記少なくとも１つの分周回路は、第１の周波数のクロック信号を受け、第２の周波数の前記少なくとも１つの分周信号を供給し、前記第２の周波数は、前記第１の周波数の分数である、と、
前記フィードバックループ内で前記少なくとも１つの分周回路に結合された少なくとも１つのデューティサイクル調整回路で前記少なくとも１つの分周信号のデューティサイクルを調整することによって、少なくとも１つのデューティサイクル調整信号を生成すること（７１４）と
を備える方法。
【請求項１２】
前記少なくとも１つの分周回路は、第１のラッチ及び第２のラッチを備え、前記少なくとも１つの分周信号を前記生成することは、
前記第１のラッチで第１の分周信号を生成することと、
前記第２のラッチで第２の分周信号を生成することと
を備える、請求項１１に記載の方法。
【請求項１３】
前記少なくとも１つのデューティサイクル調整回路は、第１のデューティサイクル調整回路及び第２のデューティサイクル調整回路を備え、前記少なくとも１つのデューティサイクル調整信号を前記生成することは、
前記第１のデューティサイクル調整回路で第１のデューティサイクル調整信号を生成することと、
前記第２のデューティサイクル調整回路で第２のデューティサイクル調整信号を生成することと
を備える、請求項１２に記載の方法。
【請求項１４】
前記第１のデューティサイクル調整回路は、インバータを備え、前記第１のデューティサイクル調整信号を前記生成することは、
前記インバータの調整可能なバイアス電流に基づいて決定された調整可能なデューティサイクルを有する前記第１のデューティサイクル調整信号を生成すること
を備える、請求項１３に記載の方法。
【請求項１５】
デューティサイクル制御信号に基づいて前記インバータのための前記調整可能なバイアス電流を生成すること
を更に備える、請求項１４に記載の方法。
【請求項１６】
デューティサイクル制御信号に基づいて少なくとも１つの制御信号を生成することと、
前記少なくとも１つの制御信号に基づいて前記インバータのための前記調整可能なバイアス電流を生成すること
を更に備える、請求項１４に記載の方法。
【請求項１７】
装置であって、
第１の周波数のクロック信号を受け、前記クロック信号に基づいて第２の周波数の少なくとも１つの分周信号を生成するための手段、ここで、前記第２の周波数は、前記第１の周波数のフラクションである、と、
前記少なくとも１つの分周信号のデューティサイクルを調整することによって少なくとも１つのデューティサイクル調整信号を生成するための手段、ここで、前記少なくとも１つの分周信号を生成するための前記手段及び前記少なくとも１つのデューティサイクル調整信号を生成するための前記手段は、フィードバックループ中で結合される、と
を備える装置。
【請求項１８】
前記少なくとも１つの分周信号を生成するための前記手段は、
第１の分周信号を生成するように構成された第１のラッチする手段と、
第２の分周信号を生成するように構成された第２のラッチする手段と
を備える、請求項１７に記載の装置。
【請求項１９】
前記少なくとも１つのデューティサイクル調整信号を生成するための前記手段は、
第１のデューティサイクル調整信号を生成するように構成された第１のデューティサイクル調整手段と、
第２のデューティサイクル調整信号を生成するように構成された第２のデューティサイクル調整手段と
を備える、請求項１８に記載の装置。
【請求項２０】
前記第１のデューティサイクル調整手段は、調整可能なバイアス電流に基づいて決定される調整可能なデューティサイクルを有する前記第１のデューティサイクル調整信号を生成するように構成される、請求項１９に記載の装置。
【請求項２１】
デューティサイクル制御信号に基づいて前記調整可能なバイアス電流を生成するための手段
を更に備える、請求項２０に記載の装置。
【請求項２２】
非一時的コンピュータ可読媒体を備えたコンピュータプログラム製品であって、前記非一時的コンピュータ可読媒体は、
フィードバックループ中で結合された少なくとも１つの分周回路で少なくとも１つの分周信号の生成を指揮することを少なくとも１つのプロセッサに行わせるコード、ここで、前記少なくとも１つの分周回路は、第１の周波数のクロック信号を受け、第２の周波数の前記少なくとも１つの分周信号を供給し、前記第２の周波数は、前記第１の周波数のフラクションである、と、
前記フィードバックループ内で前記少なくとも１つの分周回路に結合された少なくとも１つのデューティサイクル調整回路で前記少なくとも１つの分周信号のデューティサイクルを調整することによって、少なくとも１つのデューティサイクル調整信号の生成を指揮することを前記少なくとも１つのプロセッサに行わせるコード、と
を備える、コンピュータプログラム製品。
【発明の詳細な説明】
【優先権の主張】
【０００１】
[0001]  本願は、本願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、２０１３年６月２５日に出願された「FREQUENCY DIVIDER WITH DUTY CYCLE ADJUSTMENT WITHIN FEEDBACK LOOP」と題する米国特許非仮出願第１３／９２６,６３１号の優先権を主張する。
【技術分野】
【０００２】
[0002]  本開示は一般にエレクトロニクスに関し、より具体的には分周器に関する。
【背景技術】
【０００３】
[0003]  分周器は、第１の周波数のクロック信号を受け、第１の周波数よりも低い第２の周波数の分周信号を供給する回路である。例えば、分周器は、２の係数でクロック信号を分周し、クロック信号の半分の周波数の分周信号を供給し得る。
【０００４】
[0004]  分周器は、局部発振器（ＬＯ）生成器のような様々な回路において一般に使用される。例えば、ＬＯ生成器は、（ｉ）第１の周波数の発振器／クロック信号を生成するための発振器と、（ｉｉ）発振器／クロック信号を分周し、第２の周波数の分周信号を供給するための分周器とを含み得る。分周信号は、同相（Ｉ）及び直交（Ｑ）ＬＯ信号を生成するために使用され得、これは、周波数ダウンコンバージョンのために受信機によって、及び／又は、周波数アップコンバージョンのために送信機によって使用され得る。
【０００５】
[0005]  調整可能なデューティサイクルを有するＬＯ信号を生成することが望まれ得る。受信機のためのＬＯ信号のデューティサイクルは、受信機内のミキサがいつオンにされるかを決定し得る。このように、ＬＯ信号のデューティサイクルは、受信機の線形性に対して大きなインパクトを与え得、二次入力インタープトポイント（ＩＩＰ２）のような様々な性能メトリックに影響を及ぼし得る。良い線形性を得るためにＬＯ信号のデューティサイクルを調整することが望まれ得る。
【発明の概要】
【０００６】
[0006]  フィードバックループ内にデューティサイクル調整を有する分周器が本明細書で開示される。例示的な設計では、装置は、少なくとも１つの分周回路及び少なくとも１つのデューティサイクル調整回路を含み得る。少なくとも１つの分周回路は、フィードバックループ中で結合され得、第１の周波数のクロック信号を受け、第２の周波数の少なくとも１つの分周信号を供給し得る。第２の周波数は、第１の周波数のフラクションであり得る。少なくとも１つのデューティサイクル調整回路は、フィードバックループ内の少なくとも１つの分周回路に結合され得、少なくとも１つの分周信号のデューティサイクルを調整し得、少なくとも１つのデューティサイクル調整信号を少なくとも１つの分周回路に供給し得る。
【０００７】
[0007]  例示的な設計では、少なくとも１つの分周回路は、第１及び第２のラッチを含み得る。第１のラッチは、クロック信号を受け、第１の分周信号を供給し得る。第２のラッチは、クロック信号を受け、第２の分周信号を供給し得る。少なくとも１つのデューティサイクル調整回路は、第１及び第２のデューティサイクル調整回路を含み得る。第１のデューティサイクル調整回路は、第１のラッチから第１の分周信号を受け、第２のラッチに第１のデューティサイクル調整信号を供給し得る。第２のデューティサイクル調整回路は、第２のラッチから第２の分周信号を受け、第１のラッチに第２のデューティサイクル調整信号を供給し得る。第１及び第２のラッチ並びに第１及び第２のデューティサイクル調整回路は、２分周（divide-by-2）を行い得る。
【０００８】
[0008]  本開示の様々な態様及び特徴が、以下で更に詳細に説明される。
【図面の簡単な説明】
【０００９】
【図１】図１は、フィードバックループの外側にデューティサイクル調整を有する分周器を示す。
【図２Ａ】図２Ａは、図１の分周器のためのクロック信号及び分周信号を示す。
【図２Ｂ】図２Ｂは、分周信号のデューティサイクルの調整を示す。
【図３】図３は、フィードバックループ内にデューティサイクル調整を有する分周器の例示的な設計を示す。
【図４】図４は、ラッチ及びデューティサイクル調整回路の例示的な設計を示す。
【図５】図５は、図４のデューティサイクル調整回路内のインバータ及びデューティサイクルコントローラの例示的な設計を示す。
【図６】図６は、フィードバックループ内にデューティサイクル調整を有する分周器の別の例示的な設計を示す。
【図７】
【図８】図８は、分周信号を生成するためのプロセスを示す。
【発明を実施するための形態】
【００１０】
[0017]  以下に示される詳細な説明は、本開示の例示的な設計の説明であることが意図され、本開示が実施され得る唯一の設計を表すことは意図されない。「例示的（exemplary）」という用語は、本明細書では、「実例、事例、又は例示として機能する」という意味で用いられる。本明細書において「例示的」として説明される任意の設計は、必ずしも、他の設計よりも好ましい又は有利であると解釈されるべきでない。詳細な説明は、本開示の例示的な設計の完全な理解を提供することを目的として特定の詳細を含む。本明細書で説明される例示的な設計がこれらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。いくつかの事例では、周知の構造及びデバイスが、本明細書で示される例示的な設計の新規性を曖昧にしないために、ブロック図形式で示される。
【００１１】
[0018]  図１は、フィードバックループの外側にデューティサイクル調整を有する分周器１００のブロック図を示す。分周器１００は、２つのラッチ１１０ａ及び１１０ｂと、１つのデューティサイクル調整回路１２０とを含む。ラッチ１１０ａ及び１１０ｂは、フィードバックループ中で結合され、２分周分周器（divide-by-2 divider）を実装する。  
【数１】
2016525301.tif 000003
【００１２】
[0019]  第１のラッチ１１０ａは、  
【数２】
2016525301.tif 000004
【００１３】
それぞれ補完Ｉｄｉｖｐ及びＩｄｉｖｎ分周信号をデューティサイクル調整回路１２０に供給する。第２のラッチ１１０ｂは、  
【数３】
2016525301.tif 000005
【００１４】
それぞれ補完Ｑｄｉｖｐ及びＱｄｉｖｎ分周信号をデューティサイクル調整回路１２０に供給する。Ｉｄｉｖｐ、Ｉｄｉｖｎ、Ｑｄｉｖｐ、及びＱｄｉｖｎ信号は、クロック信号の２分の１の周波数である。デューティサイクル調整回路１２０は、それぞれ４つの分周信号Ｉｄｉｖｐ、Ｉｄｉｖｎ、Ｑｄｉｖｐ、及びＱｄｉｖｎに基づいて所望のデューティサイクルを有する４つの出力信号Ｉｏｕｔｐ、Ｉｏｕｔｎ、Ｑｏｕｔｐ、及びＱｏｕｔｎを生成する。デューティサイクル調整回路１２０は、Ｉｏｕｔｐ、Ｉｏｕｔｎ、Ｑｏｕｔｐ、及びＱｏｕｔｎ信号のデューティサイクルを調整し得る。
【００１５】
[0020]  図１では、ラッチ１１０ａ及び１１０ｂは、フィードバックループ中で結合され、２分周分周器を形成する。デューティサイクル調整回路１２０は、２分周分周器の後、かつ、フィードバックループの外側に位置する。Ｉｄｉｖｐ、Ｉｄｉｖｎ、Ｑｄｉｖｐ、及びＱｄｉｖｎ信号のスルーレートは、ラッチ１１０ａ及び１１０ｂによって増幅及び鮮鋭化（sharpen）され得る。故に、ラッチ１１０ａ及び１１０ｂからのＩｄｉｖｐ、Ｉｄｉｖｎ、Ｑｄｉｖｐ、及びＱｄｉｖｎ信号のデューティサイクルを変えることは非常に困難になり得る。その上、ラッチ１１０ａ及び１１０ｂからのＩｄｉｖｐ、Ｉｄｉｖｎ、Ｑｄｉｖｐ、及びＱｄｉｖｎ信号のデューティサイクルを調整するために余分なバッテリ電力が消費され得る。
【００１６】
[0021]  図２Ａは、クロック信号と、図１のラッチ１１０ａ及び１１０ｂからのＩｄｉｖｐ、Ｉｄｉｖｎ、Ｑｄｉｖｐ、及びＱｄｉｖｎ信号とのタイミング図を示す。クロック信号は、図２Ａの一番上に示される。Ｉｄｉｖｐ及びＩｄｉｖｎ信号は、互いに対し１クロックサイクルだけ遅れている。Ｑｄｉｖｐ及びＱｄｉｖｎ信号もまた、互いに対し１クロックサイクルだけ遅れている。Ｑｄｉｖｐ信号は、Ｉｄｉｖｐ信号に対し２分の１クロックサイクルだけ遅れている。
【００１７】
[0022]  図２Ｂは、Ｉｏｕｔｐ信号のデューティサイクルの調整を示す。Ｉｄｉｖｐ信号は、図２Ｂの一番上に示される。Ｉｄｉｖｐ信号は、固定のデューティサイクルを有し、これは、ラッチ１１０ａ及び１１０ｂの回路設計によって決定され得る。より大きいデューティを有するＩｏｕｔｐ信号及びより小さいデューティを有するＩｏｕｔｐ信号が、Ｉｄｉｖｐ信号の下に示される。Ｉｏｕｔｐ信号のデューティサイクルは、Ｉｄｉｖｐ信号の立上り／立下り遷移に対して、少量だけ、Ｉｏｕｔｐ信号の立上り／立下り遷移を遅らせることによって増やされ得る。Ｉｏｕｔｐ信号のデューティサイクルは、Ｉｄｉｖｐ信号の立上り／立下り遷移に対して、より多くの量だけ、Ｉｏｕｔｐ信号の立上り／立下り遷移を遅らせることによって減らされ得る。
【００１８】
[0023]  図３は、フィードバックループ内にデューティサイクル調整を有する分周器３００の例示的な設計のブロック図を示す。分周器３００は、２つのラッチ３１０ａ及び３１０ｂと、２つのデューティサイクル調整回路３２０ａ及び３２０ｂとを含み、これらは、フィードバックループ中で結合されており、２分周分周器を実装する。  
【数４】
2016525301.tif 000006
【００１９】
[0024]  第１のラッチ３１０ａは、  
【数５】
2016525301.tif 000007
【００２０】
それぞれＩｄｉｖｐ及びＩｄｉｖｎ分周信号をデューティサイクル調整回路３２０ａに供給する。デューティサイクル調整回路３２０ａは、それぞれＩｄｉｖｐ及びＩｄｉｖｎ信号に基づいてＩａｄｊｐ及びＩａｄｊｎ信号を生成する。Ｉａｄｊｐ及びＩａｄｊｎ信号は、所望のデューティサイクルを有するデューティサイクル調整信号である。デューティサイクル調整回路３２０ａはまた、所望のデューティサイクルを有するＩｏｕｔｐ及びＩｏｕｔｎ出力信号を供給する。Ｉｏｕｔｐ及びＩｏｕｔｎ信号は、それぞれＩａｄｊｐ及びＩａｄｊｎ信号のバッファされたバージョンであり得る。デューティサイクル調整回路３２０ａは、Ｉａｄｊｐ、Ｉａｄｊｎ、Ｉｏｕｔｐ、及びＩｏｕｔｎ信号のデューティサイクルを調整し得る。同様に、第２のラッチ３１０ｂは、  
【数６】
2016525301.tif 000008
【００２１】
それぞれＱｄｉｖｐ及びＱｄｉｖｎ分周信号をデューティサイクル調整回路３２０ｂに供給する。デューティサイクル調整回路３２０ｂは、所望のデューティサイクルを有するＱａｄｊｐ及びＱａｄｊｎデューティサイクル調整信号を、それぞれＱｄｉｖｐ及びＱｄｉｖｎ信号に基づいて生成する。デューティサイクル調整回路３２０ｂはまた、所望のデューティサイクルを有するＱｏｕｔｐ及びＱｏｕｔｎ信号を供給する。Ｑｏｕｔｐ及びＱｏｕｔｎ信号は、それぞれ、Ｑａｄｊｐ及びＱａｄｊｎ信号のバッファされたバージョンであり得る。デューティサイクル調整回路３２０ｂは、Ｑａｄｊｐ、Ｑａｄｊｎ、Ｑｏｕｔｐ、及びＱｏｕｔｎ信号のデューティサイクルを調整し得る。
【００２２】
[0025]  図３に示されるように、デューティサイクル調整回路３２０ａ及び３２０ｂは、フィードバックループ内に位置する。デューティサイクル調整回路３２０ａは、第１のラッチ３１０ａからのＩｄｉｖｐ及びＩｄｉｖｎ信号に基づいて生成されるＩａｄｊｐ及びＩａｄｊｎ信号のデューティサイクルを調整することができる。デューティサイクル調整回路３２０ｂは、ラッチ３１０ｂからのＱｄｉｖｐ及びＱｄｉｖｎ信号に基づいて生成されるＱａｄｊｐ及びＱａｄｊｎ信号のデューティサイクルを調整することができる。
【００２３】
[0026]  図３のラッチ３１０ａ及び３１０ｂ並びにデューティサイクル調整回路３２０ａ及び３２０ｂは、様々な手法で実装され得る。ラッチ３１０ａ及び３１０ｂ並びにデューティサイクル調整回路３２０ａ及び３２０ｂの幾つかの例示的な設計が以下で説明される。
【００２４】
[0027]  図４は、ラッチ３１０ｘ及びデューティサイクル調整回路３２０ｘの例示的な設計の略図を示す。ラッチ３１０ｘは、図３のラッチ３１０ａ及び３１０ｂの各々に使用され得る。デューティサイクル調整回路３２０ｘは、図３のデューティサイクル調整回路３２０ａ及び３２０ｂの各々に使用され得る。簡潔さのため、図４は、ラッチ３１０ｂに使用され、Ｉａｄｊｐ及びＩａｄｊｎ信号を受け、Ｑｄｉｖｐ及びＱｄｉｖｎ信号を供給するラッチ３１０ｘを示す。図４はまた、デューティサイクル調整回路３２０ａに使用され、Ｉｄｉｖｐ及びＩｄｉｖｎ信号を受け、Ｉａｄｊｐ及びＩａｄｊｎ信号を供給するデューティサイクル調整回路３２０ｘを示す。
【００２５】
[0028]  図４に示される設計では、ラッチ３１０ｘは、ｇｍセル４１０、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ４１２及び４２２、並びにＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ４１４、４１６、４２４、及び４２６を含む。Ｇｍセル４１０は、差動クロック信号を受けるその非反転（＋）入力及び反転（−）入力と、ノードＸに結合されたその出力とを有する。ＰＭＯＳトランジスタ４１２は、ノードＸに結合されたそのソースと、ラッチ３１０ｘのＤ入力に結合されたそのゲートと、  
【数７】
2016525301.tif 000009
【００２６】
ＰＭＯＳトランジスタ４２２は、ノードＸに結合されたそのソースと、  
【数８】
2016525301.tif 000010
【００２７】
ラッチ３１０ｘのＱ出力に結合されたそのドレインとを有する。ＮＭＯＳトランジスタ４１４は、回路接地に結合されたそのソースと、ラッチ３１０ｘのＤ２入力に結合されたそのゲートと、  
【数９】
2016525301.tif 000011
【００２８】
ＮＭＯＳトランジスタ４１６は、回路接地に結合されたそのソースと、ラッチ３１０ｘのＱ出力に結合されたそのゲートと、  
【数１０】
2016525301.tif 000012
【００２９】
ＮＭＯＳトランジスタ４２４は、回路接地に結合されたそのソースと、  
【数１１】
2016525301.tif 000013
【００３０】
ラッチ３１０ｘのＱ出力に結合されたそのドレインとを有する。ＮＭＯＳトランジスタ４２６は、回路接地に結合されたそのソースと、  
【数１２】
2016525301.tif 000014
【００３１】
ラッチ３１０ｘのＱ出力に結合されたそのドレインとを有する。
【００３２】
[0029]  図４に示される設計では、デューティサイクル調整回路３２０ｘは、Ｉｄｉｖｐ信号のためのデューティサイクル調整回路４３０と、Ｉｄｉｖｎ信号のためのデューティサイクル調整回路４４０とを含む。デューティサイクル調整回路４３０は、インバータ４３２及び４３４と、デューティサイクルコントローラ４３６とを含む。インバータ４３２は、Ｉｄｉｖｐ信号を受けるその入力と、インバータ４３４の入力に結合されたその出力とを有する。インバータ４３４は、ラッチ３１０ｘのＤ入力に結合され、ＰＭＯＳトランジスタ４１２のゲートにＩａｄｊｐ信号を供給するその出力を有する。デューティサイクルコントローラ４３６は、デューティサイクル制御信号を受けるその入力と、インバータ４３４に調整可能なバイアス電流を供給するその出力とを有する。同様に、デューティサイクル調整回路４４０は、インバータ４４２及び４４４と、デューティサイクルコントローラ４４６とを含む。インバータ４４２は、Ｉｄｉｖｎ信号を受けるその入力と、インバータ４４４の入力に結合されたその出力とを有する。インバータ４４４は、  
【数１３】
2016525301.tif 000015
【００３３】
ＰＭＯＳトランジスタ４２２のゲートにＩａｄｊｎ信号を供給するその出力を有する。デューティサイクルコントローラ４４６は、デューティサイクル制御信号を受けるその入力と、インバータ４４４に調整可能なバイアス電流を供給するその出力とを有する。
【００３４】
[0030]  ラッチ３１０ｘは、以下のように動作する。ＰＭＯＳトランジスタ４１２及びＮＭＯＳトランジスタ４１４は、Ｉａｄｊｐ及びＩｄｉｖｐ信号を受け、  
【数１４】
2016525301.tif 000016
【００３５】
Ｑｄｉｖｎ信号を供給する第１のインバータを形成する。ＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４２４は、Ｉａｄｊｎ及びＩｄｉｖｎ信号を受け、ラッチ３１０ｘのＱ出力においてＱｄｉｖｐ信号を供給する第２のインバータを形成する。ＮＭＯＳトランジスタ４１６及び４２６は、
【数１５】
2016525301.tif 000017
【００３６】
[0031]  デューティサイクル調整回路４３０は、以下のように動作する。インバータ４３２は、Ｉｄｉｖｐ信号をバッファし、バッファされたＩｄｉｖｐ信号を供給する。インバータ４３４は更に、バッファされたＩｄｉｖｐ信号をバッファし、Ｉａｄｊｐ信号を供給する。Ｉａｄｊｐ信号の立上り／立下り遷移は、インバータ４３４のバイアス電流を変えることによって調整され得る。具体的には、Ｉａｄｊｐ信号の立上り／立下り遷移は、（ｉ）インバータ４３４に対するバイアス電流がより大きい場合には進められ得、又は（ｉｉ）インバータ４３４に対するバイアス電流がより小さい場合には遅らせられ得る。デューティサイクル調整回路４４０は、デューティサイクル調整回路４３０と同様の手法で動作し、調整可能なデューティサイクルを有するＩａｄｊｎ信号を供給する。Ｑａｄｊｐ及びＱａｄｊｎ信号のデューティサイクルは、Ｉａｄｊｐ及びＩａｄｊｎ信号のデューティサイクルと同様の手法で（及び、それから独立して）調整され得る。
【００３７】
[0032]  ラッチ３１０ｘは、図４に示されるように、ラッチ３１０ａに使用され得る。このケースでは、ラッチ３１０ｘは、図４に示されるように、  
【数１６】
2016525301.tif 000018
【００３８】
ラッチ３１０ｘは、ラッチ３１０ｂにも使用され得る（図４には示されない）。このケースでは、ラッチ３１０ｘは、  
【数１７】
2016525301.tif 000019
【００３９】
[0033]  デューティサイクル調整回路３２０ｘは、図４に示されるように、デューティサイクル調整回路３２０ｂに使用され得る。このケースでは、デューティサイクル調整回路４３０は、Ｉｄｉｖｐ信号を受け、Ｉａｄｊｐ信号を供給し、デューティサイクル調整回路４４０は、Ｉｄｉｖｎ信号を受け、Ｉａｄｊｎ信号を供給し得る。デューティサイクル調整回路３２０ｘは、デューティサイクル調整回路３２０ａにも使用され得る（図４には示されない）。このケースでは、デューティサイクル調整回路４３０は、Ｑｄｉｖｐ信号を受け、Ｑａｄｊｐ信号を供給し、デューティサイクル調整回路４４０は、Ｑｄｉｖｎ信号を受け、Ｑａｄｊｎ信号を供給し得る。デューティサイクル調整回路３２０ｂは、デューティサイクル調整回路３２０ａと同様の手法で実装され得る。
【００４０】
[0034]  図４は、ラッチ３１０ｘの例示的な設計を示す。ラッチはまた、他の手法でも実装され得る。例えば、ｇｍセル４１０は、電源電圧に結合されたソースと、クロック信号を受けるゲートと、ノードＸに結合されたドレインとを有するＰＭＯＳトランジスタと置き換えられ得る。ＮＭＯＳトランジスタ４１４及び４２４は、取り除かれ得るか、又は、  
【数１８】
2016525301.tif 000020
【００４１】
[0035]  図４は、デューティサイクル調整回路４３０が２つのインバータ４３２及び４３４を含む例示的な設計を示し、ここで、インバータ４３２は、固定のバイアス電流を有し、インバータ４３４は、調整可能なバイアス電流を有する。調整可能なバイアス電流は、他の手法でも供給され得る。別の設計では、両方のインバータ４３２及び４３４が、調整可能なバイアス電流を有し得る。更に別の設計では、インバータ４３２が、調整可能なバイアス電流を有し得、インバータ４３４が、固定のバイアス電流を有し得る。このケースでは、インバータ４３２に供給される調整可能なバイアス電流は、インバータ４３４に供給される調整可能なバイアス電流と比べて逆の手法で設定され得る。例えば、より小さいデューティサイクルは、より大きいバイアス電流がインバータ４３４に供給されるか、又はより小さいバイアス電流がインバータ４３２に供給されることで得られ得る。
【００４２】
[0036]  デューティサイクル調整回路は、任意の数のインバータを含み得る。一設計では、デューティサイクル調整回路は、分周信号（例えば、Ｉｄｉｖｐ信号）に基づいてデューティサイクル調整信号（例えば、Ｉａｄｊｐ信号）を生成するために偶数の数のインバータ（例えば、２つのインバータ）を含み得る。この設計では、デューティサイクル調整信号は、分周信号と同じ極性を有するだろう。別の設計では、デューティサイクル調整回路は、分周信号に基づいてデューティサイクル調整信号を生成するために奇数の数のインバータ（例えば、１つのインバータ）を含み得る。この設計では、デューティサイクル調整信号は、分周信号と反対の極性を有するだろう。例えば、インバータ４３２が省略され得、インバータ４３４が、その入力においてＩｄｉｖｎ信号を受け、その出力においてＩａｄｊｐ信号を供給し得る。代替的又は追加的に、インバータ４５４が省略され得、インバータ４５２が、その入力においてＩａｄｊｐ信号を受け、その出力においてＩｏｕｔｎ信号を供給し得る。より少ない数のバッファは、電力消費を減らし得るが、より多くの数のバッファは、スルーレートを改善し得る。バッファの数は、電力消費とスルーレートとの間のトレードオフに基づいて選択され得る。
【００４３】
[0037]  図５は、図４のデューティサイクル調整回路内のインバータ４３２及び４３４並びにデューティサイクルコントローラ４３６の例示的な設計の略図を示す。この設計では、インバータ４３２は、ゲートが互いに結合され、ドレインが互いに結合されたＰＭＯＳトランジスタ５１２とＮＭＯＳトランジスタ５１４とを含む。ＰＭＯＳトランジスタ５１２のソースは、電源（Ｖｄｄ）に結合され、ＮＭＯＳトランジスタ５１４のソースは、回路接地に結合される。インバータ４３４は、ゲートが互いに結合され、ドレインが互いに結合されたＰＭＯＳトランジスタ５２２とＮＭＯＳトランジスタ５２４とを含む。ＰＭＯＳトランジスタ５２２のソースは、デューティサイクルコントローラ４３６の出力に結合され、調整可能なバイアス電流Ｉｂｉａｓを受ける。ＮＭＯＳトランジスタ５２４のソースは、回路接地に結合される。
【００４４】
[0038]  図５に示される設計では、デューティサイクルコントローラ４３６は、ルックアップテーブル５３２及びバイアス電流生成器５３４を含む。ルックアップテーブル５３２は、Ｉａｄｊｐ信号の所望のデューティサイクルを示すデューティ制御信号を受け、１つ又は複数の制御信号を供給する。バイアス電流生成器５３４は、ルックアップテーブル５３２からの１つ又は複数の制御信号に基づいてインバータ４３４のための調整可能なバイアス電流を生成する。インバータ４３４のバイアス電流を変えること、これは次いで、Ｉａｄｊｐ信号のスルーレートを変え得る、によって、Ｉａｄｊｐ信号のデューティサイクルが調整され得る。より大きいバイアス電流は、より速いスルーレートに帰着し得、これは、次いで、より大きいデューティサイクルに帰着し得る。反対に、より小さいバイアス電流は、より遅いスルーレートに帰着し得、これは、次いで、より小さいデューティサイクルに帰着し得る。
【００４５】
[0039]  図３は、２で分周する分周器の例示的な設計を示し、それは、フィードバックループ中で結合された２つのラッチ及び２つのデューティサイクル調整回路を備える。一般に、分周器は、任意の分周比でクロック信号を分周し、所望のデューティサイクルの分周信号を供給し得る。分周器は、分周信号にとって所望の分周比と所望のデューティサイクルとを得るために、フィードバックループ内に任意の数の回路及び任意のタイプの回路を含み得る。
【００４６】
[0040]  図６は、フィードバックループ内にデューティサイクル調整を有する分周器６００の例示的な設計のブロック図を示す。分周器６００は、フィードバックループ中で結合されたＫ個の分周回路６１０ａ−６１０ｋと、Ｋ個のデューティサイクル調整回路６２０ａ−６２０ｋとを含み、ここで、Ｋは、任意の整数値であり得る。一般に、分周器は、フィードバックループ中で結合された任意の数の分周回路と、任意の数のデューティサイクル調整回路とを含み得る。一設計では、同じ数の分周回路とデューティサイクル調整回路とが、フィードバックループ中で結合され得る。この設計では、各分周回路６１０は、先行のデューティサイクル調整回路６２０に結合されたその入力と、後続のデューティサイクル調整回路６２０に結合されたその出力とを有し得る。別の設計では、Ｋ個の分周回路とＫ個よりも少ない数のデューティサイクル調整回路が、フィードバックループ中で結合され得る。この設計では、１つ又は複数の分周回路６１０は、デューティサイクル調整回路６２０に結合されたそれらの出力を有し得、１つ又は複数の他の分周回路６１０は、後続の分周回路６１０に結合されたそれらの出力を有し得る。
【００４７】
[0041]  各分周回路６１０は、クロック信号の分周を容易にすることができる１つ又は複数のラッチ及び／又は他の回路を備え得る。例えば、各分周回路６１０は、単一のラッチを備え得、分周器６００は、フィードバックループ中で結合されたＫ個のラッチを有するＫ分周分周器（divide-by-K divider）を実装し得る。異なるタイプのラッチ（例えば、Ｄタイプのラッチ、ＪＫタイプのラッチ、等）が、分周回路６１０に使用され得る。
【００４８】
[0042]  各デューティサイクル調整回路６２０は、図４のデューティサイクル調整回路３２０ｘと同様の手法で又は何らかの他の回路設計に基づいて実装され得る。Ｋ個のデューティサイクル調整回路６２０ａ−６２０ｋは、同じ回路設計又は異なる回路設計で実装され得る。
【００４９】
[0043]  本明細書で開示されるような、フィードバックループ内にデューティサイクル調整を有する分周器は、様々な用途に使用され得る。ワイヤレス通信デバイスにおける分周器の例示的な用途が以下で説明される。
【００５０】
[0044]  図７は、セルラ電話、スマートフォン、タブレット、等であり得るワイヤレス通信デバイス７００の例示的な設計のブロック図を示す。ワイヤレスデバイス７００は、ロングタームエボリューション（ＬＴＥ）、符号分割多元接続（ＣＤＭＡ）１Ｘ、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、モバイル通信のためのグローバルシステム（ＧＳＭ（登録商標））、ＩＥＥＥ ８０２.１１、等のような、ワイヤレス通信のための１つ又は複数の無線技法をサポートし得る。簡潔さのために、図７は、１つのアンテナ７１０に対して１つの受信機７２０及び１つの送信機７５０を含むワイヤレスデバイス７００を示す。一般に、ワイヤレスデバイス７００は、任意の数の無線技術及び任意の数の周波数帯域のための通信をサポートするために、任意の数の送信機、任意の数の受信機、及び任意の数のアンテナを含み得る。
【００５１】
[0045]  受信経路では、アンテナ７１０は、基地局及び／又は他の送信機局からダウンリンク信号を受信し、アンテナ出力信号をアンテナインターフェース回路７１２に供給する。回路７１２は、アンテナ出力信号をルーティングし、受信ＲＦ信号（ＲＸｉｎ）を受信機７２０に供給する。回路７１２は、スイッチ、デュプレクサ、ダイプレクサ、フィルタ、整合回路、等を含み得る。
【００５２】
[0046]  受信機７２０内で、低ノイズ増幅器（ＬＮＡ）７２２は、受信されたＲＦ信号を増幅し、入力ＲＦ信号（ＲＦｉｎ）をミキサ７３０ａ及び７３０ｂに供給する。ミキサ７３０ａは、ＬＯ生成器７３４からのＩ ＬＯ信号（ＩＬＯ）で入力ＲＦ信号をダウンコンバートし、Ｉダウンコンバート信号（Ｉｄｃ）を供給する。受信機７２０内のいくつかの信号は、非反転信号（「ｐ」が末尾についている）及び反転信号（「ｎ」が末尾についている）を備える差動信号であり得る。ローパスフィルタ７３２ａは、このＩｄｃ信号をフィルタリングし、Ｉ入力ベースバンド信号をデータプロセッサ／コントローラ７８０に供給する。同様に、ミキサ７３０ｂは、ＬＯ生成器７３４からのＱ ＬＯ信号（ＱＬＯ）で入力ＲＦ信号をダウンコンバートし、Ｑダウンコンバート信号（Ｑｄｃ）を供給する。ローパスフィルタ７３２ｂは、このＱｄｃ信号をフィルタリングし、Ｑ入力ベースバンド信号をデータプロセッサ７８０に供給する。プロセッサ７８０は、Ｉ及びＱ入力ベースバンド信号をデジタル化し、処理して、ワイヤレスデバイス７００に送られたデータを復元する。
【００５３】
[0047]  送信経路では、データプロセッサ７８０は、送信されることとなるデータを処理し、Ｉ及びＱ出力ベースバンド信号を送信機７５０に供給する。送信機７５０内で、Ｉ及びＱ出力ベースバンド信号は、ローパスフィルタ７５２ａ及び７５２ｂによってフィルタリングされ、ミキサ７５４ａ及び７５４ｂによってアップコンバートされ、加算器７５６によって合計され、電力増幅器（ＰＡ）７５８によって増幅されて、所望の出力電力レベルを有する出力ＲＦ信号が生成される。出力ＲＦ信号は、アンテナインターフェース回路７１２を通じてルーティングされ、アンテナ７１０を介して送信される。ＬＯ生成器７６４は、ミキサ７５４ａ及び７５４ｂに対してそれぞれＩ及びＱ ＬＯ信号を生成する。
【００５４】
[0048]  ＬＯ生成器７３４は、受信器７２０内のミキサ７３０ａ及び７３０ｂに対してＩ及びＱ ＬＯ信号を生成する。ＬＯ生成器７６４は、送信機７５０内のミキサ７５４ａ及び７５４ｂに対してＩ及びＱ ＬＯ信号を生成する。ＬＯ生成器７３４及び７６４は、各々、１つ又は複数の電圧制御型発振器（ＶＣＯ）、位相ロックドループ（ＰＬＬ）、基準発振器、分周器、バッファ、等を含み得る。例えば、ＬＯ生成器７３４は、フィードバックループ内にデューティサイクル調整を有する分周器７３６を含み得る。ＬＯ生成器７６４は、フィードバックループ内にデューティサイクル調整を有する分周器７６６を含み得る。分周器７３６及び７６６は、各々、図３の分周器３００、図６の分周器６００、等で実装され得る。
【００５５】
[0049]  図７は、受信機７２０及び送信機７５０の例示的な設計を示す。一般に、受信機又は送信機における信号の調整は、１つ又は複数の増幅器、フィルタ、ミキサ、等によって行われ得る。これら回路は、図７に示されている構成とは異なって配列され得る。その上、受信器及び／又は送信機は、整合回路のような、図７に示されていない他の回路を含み得る。受信機７２０及び送信機７５０の一部又は全ては、１つ又は複数のＲＦ集積回路（ＲＦＩＣ）、アナログＩＣ、混合信号ＩＣ、等の上に実装され得る。例えば、ミキサ７３０及びＬＯ生成器７３４は、ＲＦＩＣ上に実装され得る。
【００５６】
[0050]  データプロセッサ／コントローラ７８０は、ワイヤレスデバイス７００のための様々な機能を行い得る。例えば、データプロセッサ７８０は、受信機７２０を介して受信されているデータと、送信機７５０を介して送信されているデータのための処理を行い得る。コントローラ７８０は、受信機７２０及び送信機７５０の動作を制御し得る。例えば、コントローラ７８０は、分周器７３６及び７６６の動作を制御し得る。メモリ７８２は、データプロセッサ／コントローラ７８０のためのプログラムコード及びデータを記憶し得る。データプロセッサ／コントローラ７８０は、１つ又は複数の特定用途向け集積回路（ＡＳＩＣ）及び／又は他のＩＣ上に実装され得る。
【００５７】
[0051]  ワイヤレスデバイス７００内の回路は、様々な手法で実装され得る。その上、これら回路は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及び／又は他のタイプのトランジスタで実装され得る。
【００５８】
[0052]  本明細書で開示されるような、フィードバックループ内にデューティサイクル調整を有する新規な分周器は、様々な利点を有し得る。第１に、新規な分周器は、フィードバックループの外側にデューティサイクル調整を有する従来の分周器よりも優れたデューティサイクル制御を供給し得る。より優れたデューティサイクル制御は、フィードバックループ内での信号のデューティサイクルの調整により、可能であり得る。これら信号は、フィードバックループの外側の信号のものほど鮮鋭ではない波形を有し得る。より優れたデューティサイクル制御は、例えば、分周器によって供給される分周信号から生成されたＬＯ信号に基づいて動作するミキサにおける優れたＩＩＰ２性能のような優れた線形性性能を達成するために重要であり得る。第２に、新規な分周器は、より速いクロックスルーレートを有し得る。より速いスルーレートは、スイッチング速度を上げ得、これは、ミキサの線形性及びノイズ指数を改善し得る。第３に、デューティサイクル制御は、新しい分周器の通常動作から隔離され得る。第４に、分周信号をバッファし、出力信号を供給するために、より少ない数のバッファが使用され得る。これは、新しい分周器の電力消費を減らし得る。
【００５９】
[0053]  例示的な設計では、装置（例えば、ワイヤレスデバイス、ＩＣ、回路モジュール、回路基板、等）は、少なくとも１つの分周回路及び少なくとも１つのデューティサイクル調整回路を含み得る。少なくとも１つの分周回路（例えば、図６の分周回路６１０ａ−６１０ｋ）は、フィードバックループ中で結合され得、第１の周波数のクロック信号を受け得、第２の周波数の少なくとも１つの分周信号を供給し得る。第２の周波数は、第１の周波数のフラクションであり得る。少なくとも１つのデューティサイクル調整回路（例えば、図６のデューティサイクル調整回路６２０ａ−６２０ｋ）は、フィードバックループ内で少なくとも１つの分周回路に結合され得、少なくとも１つの分周信号のデューティサイクルを調整し得、少なくとも１つのデューティサイクル調整信号を少なくとも１つの分周回路に供給し得る。
【００６０】
[0054]  例示的な設計では、少なくとも１つの分周回路は、第１及び第２のラッチを含み得る。第１のラッチ（例えば、図３のラッチ３１０ａ）は、クロック信号を受け、第１の分周信号（例えば、Ｉｄｉｖｐ信号）を供給し得る。第２のラッチ（例えば、ラッチ３１０ｂ）は、クロック信号を受け、第２の分周信号（例えば、Ｑｄｉｖｐ信号）を供給し得る。少なくとも１つのデューティサイクル調整回路は、第１及び第２のデューティサイクル調整回路を含み得る。第１のデューティサイクル調整回路（例えば、デューティサイクル調整回路３２０ａ）は、第１のラッチから第１の分周信号を受け、第１のデューティサイクル調整信号（例えば、Ｉａｄｊｐ信号）を第２のラッチに供給する。第２のデューティサイクル調整回路（例えば、デューティサイクル調整回路３２０ｂ）は、第２のラッチから第２の分周信号を受け、第２のデューティサイクル調整信号（例えば、Ｑａｄｊｐ信号）を第１のラッチに供給する。第１及び第２のラッチ並びに第１及び第２のデューティサイクル調整回路は、２分周を行い得る。このケースでは、第２の周波数は、第１の周波数の２分の１であり得る。第１の分周信号は、同相の分周信号を備え得、第２の分周信号は、直交の分周信号を備え得る。
【００６１】
[0055]  例示的な設計では、第１のデューティサイクル調整回路は、インバータ及びデューティサイクルコントローラを含み得る。インバータ（例えば、図４及び５のインバータ４３４）は、調整可能なバイアス電流を受け、この調整可能なバイアス電流に基づいて決定された調整可能なデューティサイクルを有する第１のデューティサイクル調整信号を供給し得る。デューティサイクルコントローラ（例えば、デューティサイクルコントローラ４３６）は、デューティサイクル制御信号を受け、インバータに調整可能なバイアス電流を供給し得る。調整可能なバイアス電流は、デューティサイクル調整信号のための所望のデューティサイクルに基づいて設定されても良く、及び／又は、所望のデューティサイクルを提供するために制御されても良い。第１のデューティサイクル調整回路は、他の手法でも実装され得る。
【００６２】
[0056]  例示的な設計では、デューティサイクルコントローラは、ルックアップテーブル及びバイアス電流生成器を含み得る。ルックアップテーブル（例えば、図５のルックアップテーブル５３２）は、デューティサイクル制御信号を受け、少なくとも１つの制御信号を供給し得る。バイアス電流生成器（例えば、バイアス電流生成器５３４）は、少なくとも１つの制御信号を受け、インバータに調整可能なバイアス電流を供給し得る。デューティサイクルコントローラは、他の手法でも実装され得る。
【００６３】
[0057]  例示的な設計では、第１のラッチは、更に、第２のデューティサイクル調整信号、（例えば、Ｑａｄｊｐ信号）を受け、第１の分周信号（例えば、Ｉｄｉｖｐ信号）を供給し得る。第１のラッチは、更に、第２の分周信号（例えば、Ｑｄｉｖｐ信号）を受け、第１の分周信号を供給し得る。
【００６４】
[0058]  図８は、分周信号を生成するためのプロセス８００の設計を示す。少なくとも１つの分周信号は、フィードバックループ中で結合された少なくとも１つの分周回路で生成され得る（ブロック８１２）。少なくとも１つの分周回路は、第１の周波数のクロック信号を受け、第２の周波数の少なくとも１つの分周信号を供給し得る。第２の周波数は、第１の周波数のフラクションであり得る。少なくとも１つのデューティサイクル調整信号は、フィードバックループ内の少なくとも１つの分周回路に結合された少なくとも１つのデューティサイクル調整回路で少なくとも１つの分周信号のデューティサイクルを調整することによって生成され得る（ブロック８１４）。
【００６５】
[0059]  一設計では、少なくとも１つの分周回路は、第１及び第２のラッチを備え得る。ブロック８１２について、第１の分周信号が、第１のラッチで生成され得、第２の分周信号が、第２のラッチで生成され得る。一設計では、少なくとも１つのデューティサイクル調整回路は、第１及び第２のデューティサイクル調整回路を備え得る。ブロック８１４について、第１のデューティサイクル調整信号は、第１のデューティサイクル調整回路で生成され得る。第２のデューティサイクル調整信号は、第２のデューティサイクル調整回路で生成され得る。第１のデューティサイクル調整回路は、インバータを備え得る。第１のデューティサイクル調整信号は、インバータの調整可能なバイアス電流に基づいて決定される調整可能なデューティサイクルを有し得る。インバータのための調整可能なバイアス電流は、デューティサイクル制御信号に基づいて生成され得る。例えば、少なくとも１つの制御信号は、デューティサイクル制御信号に基づいて（例えば、図５で示されるようなルックアップテーブルで）生成され得る。次いで、インバータのための調整可能なバイアス電流は、少なくとも１つの制御信号に基づいて（例えば、図５で示されるようなバイアス電流生成器で）生成され得る。
【００６６】
[0060]  当業者は、多種多様な技術及び技法のいずれかを使用して情報及び信号が表され得ることを理解するであろう。例えば、上記説明の全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場又は磁性粒子、光場又は光粒子、或いはこれらの任意の組み合わせによって表され得る。
【００６７】
[0061]  当業者は、本明細書の開示に関連して説明された実例となる様々な論理ブロック、モジュール、回路、及びアルゴリズムのステップが、電子ハードウェア、コンピュータソフトウェア、又は両者の組み合わせとして実装され得ることを更に認識するだろう。このハードウェア及びソフトウェアの互換性を明確に例示するために、実例となる様々な構成要素、ブロック、モジュール、回路、及びステップが、概ねそれらの機能性の観点から上に説明されている。そのような機能性がハードウェアとして実装されるかソフトウェアとして実装されるかは、特定の用途とシステム全体に課される設計の制約とに依存する。当業者は、上述された機能性を特定の用途ごとに様々な方法で実装し得るが、このような実装の決定は本開示の範囲からの逸脱をさせるものとして解釈されるべきでない。
【００６８】
[0062]  本明細書の開示に関連して説明された実例となる様々な論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタ論理、ディスクリートハードウェア構成要素、或いは本明細書で説明された機能を行うよう設計されたそれらの任意の組み合わせに実装されるか又はそれで行われ得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つ又は複数のマイクロプロセッサ、或いは任意の他のそのような構成との組み合わせとして実装され得る。
【００６９】
[0063]  本明細書の開示に関連して説明されたアルゴリズム又は方法のステップは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、又は両者の組み合わせで具現化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、又は当技術分野で知られている任意の他の形式の記憶媒体に存在し得る。例示的な記憶媒体は、プロセッサがこの記憶媒体から情報を読み取り、この記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替的に、記憶媒体は、プロセッサに一体化され得る。プロセッサ及び記憶媒体はＡＳＩＣ内に存在し得る。ＡＳＩＣはユーザ端末内に存在し得る。代替的に、プロセッサ及び記憶媒体は、ユーザ端末においてディスクリート構成要素として存在し得る。
【００７０】
[0064]  １つ又は複数の例示的な設計では、説明された機能は、ハードウェアで、ソフトウェアで、ファームウェアで、又はそれらの任意の組み合わせで実装され得る。ソフトウェアで実装される場合、これら機能は、コンピュータ可読媒体において、１つ又は複数の命令又はコードとして、記憶又は送信され得る。コンピュータ可読媒体は、ある箇所から別の箇所へのコンピュータプログラムの移送を容易にする任意の媒体を含む通信媒体及びコンピュータ記憶媒体の両方を含む。記憶媒体は、汎用コンピュータ又は専用コンピュータによりアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又は他の光ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶デバイス、或いは、命令又はデータ構造の形式で所望のプログラムコード手段を搬送又は記憶するために使用されることができ、かつ、汎用コンピュータ又は専用コンピュータ或いは汎用プロセッサ又は専用プロセッサによってアクセスされることができる任意の他の媒体を備え得る。また、任意の接続は厳密にはコンピュータ可読媒体と称される。例えば、ソフトウェアが、ウェブサイト、サーバ、又は他のリモートソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、電波、及びマイクロ波のようなワイヤレス技術を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、又は赤外線、電波、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書で使用される場合、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザー（登録商標）ディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスクを含み、ここで、ディスク（disk）は、通常磁気的にデータを再生し、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。
【００７１】
[0065]  本開示の先の説明は、当業者が本開示を実行又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。このように、本開示は、本明細書で説明された例及び設計に限られることを意図せず、本明細書に開示された原理及び新しい特徴に合致する最も広い範囲が与えられるべきである。
【図１】
2016525301.tif 000021
【図２Ａ】
2016525301.tif 000022
【図２Ｂ】
2016525301.tif 000023
【図３】
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【図４】
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【図５】
2016525301.tif 000026
【図６】
2016525301.tif 000027
【図７】
2016525301.tif 000028
【図８】
2016525301.tif 000029
【国際調査報告】
2016525301.tif 000030
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