(57)【要約】本開示は、トレンチ内にゲートアセンブリが形成されている、炭化ケイ素（ＳｉＣ）電界効果デバイスに関する。ゲートアセンブリは、トレンチの内面に沿って堆積されている、誘電体層であるゲート誘電体と、ゲート誘電体上方に形成されたゲートコンタクトとを有している。トレンチは、上面から本デバイスの本体中に延びており、底部と、本体の上面からトレンチの底部へと延びている側壁とを有している。トレンチの底部上にある誘電体層の膜厚は、トレンチの側壁上にある誘電体層の膜厚よりも厚いか、またはほぼ等しい。
2016528729.tif 000002
【特許請求の範囲】
【請求項１】
電界効果デバイスであって、
上面とトレンチとを有する本体であって、該トレンチは該上面から該本体中に延びており、該トレンチは底部と複数の側壁を有している、本体と、
前記トレンチの内面に実質的に沿って形成されている堆積誘電体層であって、前記トレンチの底部上にある該堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上にある前記堆積誘電体層の膜厚よりも厚いか、または実質的に等しい、堆積誘電体層と、
前記堆積誘電体層上方に形成されているゲートコンタクトと、を備えている電界効果デバイスであって、
前記堆積誘電体層と前記ゲートコンタクトは前記電界効果デバイスのゲートアセンブリを構成し、前記本体は炭化ケイ素を含む、電界効果デバイス。
【請求項２】
前記堆積誘電体層は酸化窒素でアニールされた堆積誘電体層である、請求項１記載の電界効果デバイス。
【請求項３】
前記堆積誘電体層と前記トレンチの内面との間の界面に、窒素パッシベーションが設けてられている、請求項１記載の電界効果デバイス。
【請求項４】
前記堆積誘電体層は二酸化ケイ素である、請求項１記載の電界効果デバイス。
【請求項５】
前記堆積誘電体層は二酸化ケイ素であり、前記堆積誘電体層は酸化窒素でアニールされた堆積誘電体層であり、前記堆積誘電体層と前記トレンチの内面との間の界面に、窒素パッシベーションが設けてられている、請求項１記載の電界効果デバイス。
【請求項６】
前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも十分厚い、請求項５記載の電界効果デバイス。
【請求項７】
前記本体は、基板と、該基板上方にあるドリフト領域と、前記トレンチの両側にそれぞれあるチャネル領域とを備えている、請求項１記載の電界効果デバイス。
【請求項８】
前記トレンチは前記ドリフト領域内へと延びている、請求項７記載の電界効果デバイス。
【請求項９】
前記トレンチの両側のそれぞれの前記上面には、ソースコンタクトとエミッタコンタクトのうちの少なくとも１つが設けられており、前記基板の底面には、ドレインコンタクトとコレクタコンタクトのうちの少なくとも１つが設けられている、請求項８記載の電界効果デバイス。
【請求項１０】
前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚と実質的に等しい、請求項１記載の電界効果デバイス。
【請求項１１】
前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも厚い、請求項１記載の電界効果デバイス。
【請求項１２】
前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも少なくとも２５％厚い、請求項１記載の電界効果デバイス。
【請求項１３】
前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも少なくとも５０％厚い、請求項１記載の電界効果デバイス。
【請求項１４】
前記トレンチの前記底部上の前記堆積誘電体層の膜厚は、前記トレンチの前記複数の側壁上の前記堆積誘電体層の膜厚よりも少なくとも１００％厚い、請求項１記載の電界効果デバイス。
【請求項１５】
前記電界効果デバイスは金属酸化膜半導体電界効果デバイスである、請求項１記載の電界効果デバイス。
【請求項１６】
前記電界効果デバイスは絶縁ゲート型バイポーラトランジスタである、請求項１記載の電界効果デバイス。
【請求項１７】
前記複数の側壁は前記上面に実質的に垂直である、請求項１記載の電界効果デバイス。
【請求項１８】
前記底部は前記上面に実質的に並行している、請求項１記載の電界効果デバイス。
【請求項１９】
前記トレンチは実質的にＶ字形である、請求項１記載の電界効果デバイス。
【請求項２０】
電界効果デバイスを製造する方法であって、
上面を有する本体を供給し、
前記上面から前記本体中に延びているトレンチであって、底部と複数の側壁を有しているトレンチを形成し、
前記トレンチの内面に実質的に沿って誘電体層を堆積し、
前記誘電体層を酸化窒素内でアニールし、
前記誘電体層上方にゲートコンタクトを形成する、方法であって、
前記誘電体層と前記ゲートコンタクトは前記電界効果デバイスのゲートアセンブリを構成し、前記本体は炭化ケイ素を含む、方法。
【請求項２１】
前記誘電体層を、前記トレンチの前記底部上の前記誘電体層の膜厚が、前記トレンチの前記複数の側壁上の前記誘電体層の膜厚よりも厚いか、または実質的に等しくなるように堆積されている、請求項２０記載の方法。
【請求項２２】
前記誘電体層を、前記トレンチの前記底部上の前記誘電体層の膜厚が、前記トレンチの前記複数の側壁上の前記誘電体層の膜厚よりも十分厚くなるように堆積する、請求項２０記載の方法。
【請求項２３】
前記誘電体層を、前記トレンチの前記底部上の前記誘電体層の膜厚が、前記トレンチの前記複数の側壁上の前記誘電体層の膜厚と実質的に等しくなるように堆積する、請求項２０記載の方法。
【請求項２４】
さらに、前記誘電体層を前記酸化窒素内でアニールする前に、前記誘電体層を酸化剤内でアニールする、請求項２０記載の方法。
【請求項２５】
前記酸化窒素を用いたアニールの結果、前記誘電体層と前記トレンチの内面との間の界面に窒素パッシベーションが得られる、請求項２０記載の方法。
【請求項２６】
前記誘電体層は二酸化ケイ素である、請求項２０記載の方法。
【請求項２７】
前記誘電体層は二酸化ケイ素であり、前記誘電体層と前記トレンチの内面との間の界面に窒素パッシベーションが設けられている、請求項２０記載の方法。
【請求項２８】
前記本体は、基板と、該基板上方にあるドリフト領域と、前記トレンチの両側にそれぞれ設けられているチャネル領域とを備えている、請求項２０記載の方法。
【請求項２９】
前記トレンチは前記ドリフト領域内へと延びている、請求項２８記載の方法。
【請求項３０】
前記トレンチの両側のそれぞれの前記上面には、ソースコンタクトとエミッタコンタクトのうちの少なくとも１つが設けられており、前記基板の底面には、ドレインコンタクトとコレクタコンタクトのうちの少なくとも１つが設けられている、請求項２９記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［政府支援］
本発明は、米国陸軍によって与えられた契約第Ｗ９１１ＮＦ−１０−２−００３８号の下に、政府提供資金を受けてなされたものである。米国政府は本発明に対して権利を有する。
［技術分野］
本開示は、電界効果デバイスのゲート誘電体の性能向上に関する。
［背景］
半導体デバイス、特に高出力用途において高電圧を阻止し大電流を流すように設計されている半導体デバイスは、分子レベルで強力な電気力や電磁界に晒される。さらに、これらのデバイスは、製造中や動作中に高温に晒される場合もある。これらの電気力や電磁界、及び温度は、デバイス内部の様々な層や領域の分子構造だけでなく、これらの様々な層や領域の間にある界面にも損傷を与える可能性がある。このような損傷はデバイス故障をもたらし、次第に性能を低下させていく。誘電体層によってデバイスの本体から分離している金属化されたゲートを用いた電界効果デバイスの場合、誘電体層及び誘電体層と本体との間の界面は特に損傷を受けやすい。したがって、高電圧及び高電流用途において発生する電気力や電磁界に対して、及び、製造時や動作時に伴う損傷を与えるおそれのある温度に対して影響を受けにくい電界効果デバイスのゲート誘電体が必要とされている。
［概要］
本開示は、トレンチ内に形成されたゲートアセンブリを有する炭化ケイ素（ＳｉＣ）電界効果デバイスに関する。ゲートアセンブリは、トレンチの内面に沿って堆積されている、誘電体層であるゲート誘電体と、ゲート誘電体上方に形成されたゲート誘電体とを有している。トレンチは、上面から本デバイスの本体内へと延びており、底部を有し、かつ、本体の上面からトレンチの底部へと延びている側壁を有している。トレンチの底部上にある誘電体層の膜厚は、トレンチの側壁上にある誘電体層の膜厚よりも厚いか、またはほぼ等しい。底面上の誘電体層の膜厚は、側壁上の膜厚よりも２５％，５０％，１００％またはそれ以上厚くてもよい。側壁は上面に対して概ね直交してもよいし、また、トレンチが大体Ｖ字形になるように、上面と９０°未満の角度をなしていてもよい。
【０００２】
一実施形態において、誘電体層が一酸化窒素（ＮＯ）でアニールされていることによって、誘電体層とトレンチとの間の界面に窒素パッシベーションが設けられている。窒素パッシベーションによって、誘電体層とトレンチの間には非常に優れた界面が形成される。誘電体層は二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（ＡｌＯ２）、酸化マグネシウム（ＭｇＯ）等であってもよい。あるいは、誘電体層は、誘電酸化物または誘電窒化物、またはその両方、及び、混合された合金の同様の誘電体からなる複数の層で形成されていてもよい。
【０００３】
電界効果デバイスを製造する例示的なプロセスは、本体を有する電界効果デバイスの前段階のものを供給し、エッチングプロセスまたは機械的切削プロセスを用いて、トレンチを本体の上面に形成する。次に、ゲート誘電体用の誘電体層を、熱成長とは対照的に、化学気相成長（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）や蒸着プロセス等の堆積プロセスを用いて堆積させる。誘電体層を、酸素（Ｏ２）、亜酸化窒素（Ｎ２Ｏ）、水等といった酸化剤内でアニールしてもよい。このアニール工程は任意であるが、ゲート誘電体の絶縁特性を高めるために行ってもよい。次に、誘電体層を一酸化窒素（ＮＯ）内でアニールすることによって、誘電体層の密度の増加、誘電体層とトレンチとの間にある界面の性能向上、またはその両方が実現できる。一酸化窒素（ＮＯ）を用いたアニールによって、窒素（Ｎ）を誘電体層とトレンチの間の界面に集め、これにより界面に窒素パッシベーションを設けることができる。
【０００４】
当業者であれば、添付図面に関連する好適な実施形態に関する以下の詳細な説明を考察すると、本開示の範囲が理解できるとともに、別の態様も実現できるであろう。
本明細書に組み込まれるとともに本明細書の一部を構成する各添付図面は、本開示のいくつかの態様を図示したものであり、その説明とともに、本開示の原理を明らかにする役割を果たす。
【図面の簡単な説明】
【０００５】
【図１】図１は、本開示の第１の実施形態に従って形成されたゲート構造を有するＭＯＳＦＥＴを図示したものである。
【図２】図２は、本開示の第２の実施形態に従って形成されたゲート構造を有するＭＯＳＦＥＴを図示したものである。
【図３】図３は、本開示の第３の実施形態に従って形成されたゲート構造を有するＭＯＳＦＥＴを図示したものである。
【図４】図４は、図１から図３にて提供された各実施形態のゲート構造を形成する１つのプロセスを図示したものである。
【図５】図５は、本開示の第１の実施形態に従って形成されたゲート構造を有するＩＧＢＴを図示したものである。
【図６】図６は、本開示の第２の実施形態に従って形成されたゲート構造を有するＩＧＢＴを図示したものである。
【図７】図７は、本開示の第３の実施形態に従って形成されたゲート構造を有するＩＧＢＴを図示したものである。
【発明を実施するための形態】
【０００６】
［詳細な説明］
以下に説明する各実施形態は、当業者が実施形態を実行できるために必要な情報を示すとともに、各実施形態を実行する最良の形態を表わしている。当業者であれば、以下の説明を添付図面に照らして考察すると、本開示の概念を理解し、本明細書では特に論じていないこれらの概念の適用例を認識するであろう。これらの概念及び適用例が本開示及び添付の請求項の範囲の範疇にあることは理解されるべきである。
【０００７】
本明細書では、様々な要素を説明するために、第１の（ｆｉｒｓｔ）、第２の（ｓｅｃｏｎｄ）等の語を使用するが、これらの要素はこれらの用語によって限定されるべきではないことは理解されるであろう。これらの語は、要素を互いに区別するためだけに使用されている。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と称することができるし、同様に第２の要素を第１の要素と称することもできる。本明細書で使用するように、「及び／または（ａｎｄ／ｏｒ）」という語は、関連する記載項目の１つ以上の任意の組み合わせ、及びすべての組み合わせを含む。
【０００８】
層、領域、または基板といった要素が、別の要素の「上に（ｏｎ）」ある、もしくは「上へと（ｏｎｔｏ）」延びていると述べられている場合、一方の要素がもう一方の要素の上に直接ある、もしくは上へと直接延びていることも可能であるし、または介在する要素が存在していてもよいことは理解されよう。一方、ある要素が別の要素の「上に直接（ｄｉｒｅｃｔｌｙ  ｏｎ）」ある、もしくは「上へと直接（ｄｉｒｅｃｔｌｙ  ｏｎｔｏ）」延びていると述べられている場合は、介在する要素は存在しない。同様に、層、領域、または基板といった要素が、別の要素の「上方に（ｏｖｅｒ）」ある、もしくは「上方へと（ｏｖｅｒ）」延びていると述べられている場合、一方の要素がもう一方の要素の上方に直接ある、もしくは上方へと直接延びていることも可能であるし、または介在する要素が存在していてもよいことは理解されよう。一方、ある要素が別の要素の「上方に直接（ｄｉｒｅｃｔｌｙ  ｏｖｅｒ）」ある、もしくは「上方へと直接（ｄｉｒｅｃｔｌｙ  ｏｖｅｒ）」延びていると述べられている場合は、介在する要素は存在しない。また、ある要素が別の要素に「接続されている（ｃｏｎｎｅｃｔｅｄ）」または「連結されている（ｃｏｕｐｌｅｄ）」と述べられている場合、一方の要素がもう一方の要素に直接に接続または連結されていることも可能であるし、または介在する要素が存在していてもよいことも理解されよう。一方、ある要素が別の要素に「直接接続されている（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ）」または「直接連結されている（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ）」と述べられている場合には、介在する要素が存在しない。
【０００９】
本明細書では、「下方に（ｂｅｌｏｗ）」、「上方に（ａｂｏｖｅ）」、「上部の（ｕｐｐｅｒ）」、「下部の（ｌｏｗｅｒ）」、「水平方向の（ｈｏｒｉｚｏｎｔａｌ）」、または「垂直方向の（ｖｅｒｔｉｃａｌ）」といった関係性を表す語は、各図に示されているように、ある要素、層、または領域と、別の要素、層、または領域との関係性を説明するために用いられてもよい。これらの語及び上述の語は、各図に示されているデバイスの向きに加えて、異なる向きも含むことを意図していることは理解されよう。
【００１０】
本明細書で使用する用語は、特定の実施形態を説明するためだけのものであり、本開示を限定するためのものではない。本明細書で使用するように、単数形の冠詞「１つの（ａ／ａｎ）」及び「その（ｔｈｅ）」は、文脈でそうではないことを明確に示していない限り、複数形も含むことが意図される。さらに、「備える（ｃｏｍｐｒｉｓｅｓ）」「備えている（ｃｏｍｐｒｉｓｉｎｇ）」「有する（ｉｎｃｌｕｄｅｓ）」、及び／または「有している（ｉｎｃｌｕｄｉｎｇ）」という語は、本明細書で使用する場合、示された特徴、整数、工程、動作、要素、及び／または構成部品の存在を明示するが、１つ以上の他の特徴、整数、工程、動作、要素、構成部品、及び／またはこれらの集まりの存在または追加を排除するものではないことは理解されよう。
【００１１】
特に定めがない限り、本明細書で使用する全ての語（技術用語及び科学用語を含む）は、本開示が属する技術の当業者が通常理解している意味と同じ意味を有する。さらに、本明細書で使用する語は、本明細書及び関連技術の文脈におけるこれらの語の意味と整合性のある意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的または過度に形式的な意味で解釈されるものではないと理解されよう。
【００１２】
図１を参照して、電界効果デバイス１０の第１の実施形態を説明する。電界効果デバイスとは、基板１４と、基板１４上方にあるドリフト領域１６と、ドリフト領域１６上方にあるチャネル領域１８とを含む本体１２を有する、炭化ケイ素（ＳｉＣ）を用いた金属酸化膜電界効果トランジスタ（ｍｅｔａｌ  ｏｘｉｄｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である。本体１２の上面から本体１２内へと、トレンチ２０が延びている。図示されているように、トレンチ２０は、チャネル領域１８を通ってドリフト領域１６内へ、深さｄＴまで伸びていてもよい。このように、トレンチ２０はチャネル領域１８を分割している。トレンチ２０の両側にそれぞれあるチャネル領域１８内には、ソース領域２２が効果的に形成されている。
【００１３】
基板１４は、ｎ型にドープされた単結晶のＳｉＣ基板１４であってもよい。基板１４は、例えば２Ｈ，４Ｈ，６Ｈ，３Ｃ等の種々の結晶多形で構成されていてもよい。他の実施形態では、基板１４はまた、他の材料系、例えば窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）等でできていてもよい。基板は、ｎ型ドーパントを、約１ｘ１０１７ｃｍ−３から１ｘ１０１９ｃｍ−３の間の濃度で高濃度にドープされていてもよく、また、厚さが約１００マイクロメートルから６００マイクロメートルの間であってもよい。しかし、基板１４や他の層のドーピング濃度及び厚さは、電界効果デバイス１０の所望のパラメータに応じて変わっていてもよい。
【００１４】
ＳｉＣドリフト領域１６は、基板１４上に成長させながら同時にドープしてもよく、ここではドリフト領域１６は、ｎ型ドーピング材料を用いて成長させながら低濃度にドープされる。特に、ドリフト領域１６を形成する前に、基板１４上に１つ以上のバッファ層（図示せず）を形成してもよい。バッファ層（または複数のバッファ層）は核形成層として用いてもよく、また、ｎ型ドーピング材料を比較的高濃度にドープしてもよい。
【００１５】
ドリフト領域１６は全体にわたって比較的均一にドープされてもよいし、もしくは、全体にわたって、または部分的に、傾斜ドーピングを用いてもよい。均一にドープされたドリフト領域１６の場合、一実施形態において、ドーピング濃度は約１ｘ１０１４ｃｍ−３から１ｘ１０１６ｃｍ−３の間であってもよい。傾斜ドーピングを用いた場合、ドーピング濃度は基板１４に近いドリフト領域１６の底部で最も高く、ドリフト領域１６の頂部で最も低い。ドーピング濃度は一般的に、ドリフト領域１６の底部地点、または底部近くの地点から、頂部地点、または頂部近くの地点に向かって、段階的に、または連続的に減少する。傾斜ドーピングを用いた一実施形態では、ドリフト領域１６下部は約１ｘ１０１４ｃｍ−３の濃度でドープされてもよく、ドリフト領域１６の上部は約１ｘ１０１６ｃｍ−３の濃度でドープされてもよい。電界効果デバイス１０の所望のパラメータによって決まる特定の実施形態において、ドリフト領域１６は厚さが４マイクロメートルから１０マイクロメートルの間であってもよい。
【００１６】
ＳｉＣチャネル領域１８は、ドリフト領域１６上に成長させながら同時にドープしてもよく、ここではチャネル領域１８は、ｐ型ドーピング材料を用いて成長させながら約１ｘ１０１７ｃｍ−３から５ｘ１０１８ｃｍ−３の間の濃度で高濃度にドープされる。チャネル領域１８は最も厚いところで約１マイクロメートルから５マイクロメートルの間であってもよい。トレンチ２０が形成される前に、チャネル領域１８には、単独のソースウェルとして、ソース領域２２が効果的に形成され、ｎ型ドーピング材料が高濃度にドープされている。
【００１７】
トレンチ２０は、本体１２の上面からソースウェル及びチャネル領域１８の中央部分を貫通してドリフト領域１６内へとエッチングされている。その結果、チャネル領域１８とソース領域２２は、トレンチ２０の各側に１つずつ設けられていることになる。トレンチ２０の両側壁は、ソース領域２２，チャネル領域１８，及びドリフト領域１６のそれぞれの一部で形成されている。トレンチ２０の底部はドリフト領域１６にあり、トレンチ２０の両側壁の下端の間に広がっている。図１の実施形態では、トレンチ２０の側壁は本体１２の上面と概ね直交していて、トレンチ２０の底部は本体１２の上面に概ね並行している。一実施形態において、トレンチ２０の底部と各側壁との間の角部に丸みをつけることによって、角部がとがっていると強くなってしまう電界集中を低減している。
【００１８】
トレンチ２０内には、電界効果デバイス１０のゲートアセンブリが形成されており、ゲートアセンブリは、特徴的に形成されている誘電体層２４とゲートコンタクト２６とを有している。誘電体層２４は、トレンチ２０の側壁と底部に沿って概ね連続して形成されている。ゲートコンタクト２６は誘電体層２４上に形成されている。誘電体層２４は酸化物、例えば二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（ＡｌＯ２）、酸化マグネシウム（ＭｇＯ）であってもよい。あるいは、誘電体層２４は、誘電酸化物または誘電窒化物、またはその両方、及び、混合された合金の同様の誘電体からなる複数の層で形成されていてもよい。以下に記す例の場合、誘電体層２４は酸化物である。ゲートコンタクト２６は一般的に厚さが比較的厚く、高濃度にドープされたＳｉやＧｅ等の半導体、もしくは、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）等の金属で形成されている。
【００１９】
ゲートアセンブリがトレンチ内に形成されている他のＳｉＣ系電界効果デバイスとは違い、トレンチ２０の底部上にある誘電体層２４の底部膜厚ＴＢは、トレンチ２０の側壁にある誘電体層２４の側部膜厚ＴＳよりも厚いか、またはほぼ等しい。例えば、底面上の誘電体層２４の膜厚は、側壁上の膜厚よりも２５％以上、５０％以上、あるいは１００％以上も厚くてもよい。図示されているように、トレンチ２０の底部は、トレンチ２０の側壁にある誘電体層２４の側部膜厚ＴＳよりもほぼ１００％厚い、つまり２倍の厚さである。
【００２０】
従来のＳｉＣ電界効果デバイスにおいて、誘電体層は熱成長プロセスを用いて成長させる。トレンチがＳｉＣ（０００１）Ｓｉ面内にエッチングされているところに熱成長プロセスを用いると、トレンチの底部（（０００１）Ｓｉ面）上での酸化物の成長速度は側壁上と比べて３倍程度遅く、それぞれが集合面である｛１１−２０｝ａ面及び｛１０−１０｝ｍ面となり得る。その結果、側壁上の誘電体層の膜厚は、トレンチの底部上の誘電体層よりもかなり厚くなる。側壁上の誘電体層が厚くなるほど、誘電体層のうちトレンチの側壁上に形成された部分に沿った電界よりも、底部上に形成された部分に沿った電界の方がより強くなってしまう。誘電体層のうちトレンチの底部に沿った部分に沿って生じる電界が強くなるとデバイス故障が引き起こされ、これにより電界効果デバイスの長期信頼性が低減する。
【００２１】
信頼性を高めるために、本開示では、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢが、トレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳより厚いか、またはほぼ等しくなるようにする。図１の実施形態に図示されているように、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢは、トレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳよりもかなり厚い。誘電体層２４をこのように形成する特徴的なプロセスはさらに後に示す。
【００２２】
引き続き図１を参照して、電界効果デバイス１０がＭＯＳＦＥＴである実施形態では、それぞれのソース領域２２上にあるソースコンタクト２８と、基板１４の底面上にある１つ以上のドレインコンタクト３０とを有している。ゲートコンタクト２６と同様に、ソースコンタクト２８及びドレインコンタクト３０は、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）等から形成されていてもよい。
【００２３】
図１の実施形態において、トレンチ２０の幅と、側壁上にある誘電体層２４及びゲートコンタクト２６の金属の各膜厚は、ゲートコンタクト２６がＵ字形になるような値である。このようにして、開放トレンチをゲートコンタクト２６によって形成する。以降のプロセス工程中に、開放トレンチを他の材料によって充填してもよい。
【００２４】
図２は代替の実施形態を示しており、ここではゲートコンタクト２６の金属によって、誘電体層２４をトレンチ２０の底部と側壁上に堆積した後に残ったいかなるトレンチも完全に、あるいは少なくとも実質的に充填されている。図２はまた、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢが、トレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳとほぼ等しい実施形態を図示したものである。
【００２５】
図３を参照して、トレンチ２０が大体Ｖ字形になるようにして、トレンチの側壁が上面に対して９０°未満の角度αをなす実施形態を示す。このように、トレンチ２０の側壁は、本体１２の上面に直交している必要はない。図示されている実施形態において、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢは、トレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳよりもほぼ１００％厚い、つまり２倍の厚さである。例えば、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢは８０ナノメートル（ｎｍ）から１００ナノメートルの間であってもよく、一方、トレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳは４０ｎｍから５０ｎｍの間であってもよい。
【００２６】
底部膜厚ＴＢが側部膜厚ＴＳと概ね等しいか、または側部膜厚ＴＳよりも厚いという限定の範囲内を維持しながら、底部膜厚ＴＢは２０ｎｍから２００ｎｍ以上の範囲内であってもよく、また側部膜厚ＴＳは、所望の性能のパラメータによって、１０ｎｍから５０ｎｍ，５ｎｍから１００ｎｍ，及び２５ｎｍから７５ｎｍの範囲内であってもよい。これらの寸法は単に説明のためのものであって、本開示及び以下に記す請求項の範囲を限定することを意図してはいない。
【００２７】
図４のフローチャートを参照して、誘電体層２４を、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢがトレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳよりも厚いか、またはほぼ等しくなるように形成する例示的なプロセスを示す。このプロセスは、トレンチ２０がエッチングされていない状態の本体１２を有する、電界効果デバイスの前段階のものに対して実行される。最初に、トレンチ２０を本体１２の上面に形成するが、ここで上面はＳｉＣ（０００１）Ｓｉ面に相当する（工程１００）。トレンチ２０の形成は、標準的なエッチングプロセスを用いても、ことによると機械的に切削するプロセスを用いてもよい。トレンチ２０はソース領域２２とチャネル領域１８を貫通して、ドリフト領域１６内まで伸びる。
【００２８】
トレンチ２０を形成したら、堆積プロセスを用いて、誘電体層を、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢ及びトレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳが所望の高さに到達するまで堆積する（工程１０２）。ＣＶＤプロセスや蒸着プロセス等の堆積プロセスを用いることによって、熱成長プロセスとは対照的に、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢ及びトレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳが、より制御しやすくなる。熱成長プロセスとは異なり、堆積プロセスを用いると、誘電体層２４を、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢがトレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳよりも厚いか、またはほぼ等しくなるように形成することが可能になる。ＳｉＣ系の本体１２のトレンチ２０内への誘電体層２４の形成に熱成長プロセスを用いたとすると、トレンチ２０の底部上の誘電体層２４の底部膜厚ＴＢは、トレンチ２０の側壁上の誘電体層２４の側部膜厚ＴＳよりもかなり薄くなってしまい、望ましくない。実施形態に応じて、誘電体層２４は二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（ＡｌＯ２）、または酸化マグネシウム（ＭｇＯ）であってもよいし、誘電酸化物または誘電窒化物からなる複数の層、もしくは、混合された合金等の同様の誘電体で形成されていてもよい。二酸化ケイ素（ＳｉＯ２）からなる誘電体層２４は、ＳｉＣ系を用いた適用に効果的な組み合わせである。
【００２９】
誘電体層２４を堆積した後、酸素（Ｏ２）、亜酸化窒素（Ｎ２Ｏ）、水等の酸化剤内で、誘電体層をアニールしてもよい（工程１０４）。アニールは比較的高温、例えば摂氏１１００度（Ｃ）から１３００度の間で行ってもよく、また０．１時間から１０時間持続してもよい。このアニール工程は本例示的プロセスでは任意であるが、誘電体層２４の絶縁特性を高めるために行ってもよい。
【００３０】
次に、一酸化窒素（ＮＯ）内で誘電体層２４をアニールする（工程１０６）。この一酸化窒素（ＮＯ）内でのアニール工程は、誘電体層２４の密度を増加させるとともに、誘電体層２４とトレンチ２０との間の分子界面の性能を向上させることが分かっている。一酸化窒素（ＮＯ）を用いたアニールによって、窒素（Ｎ）を誘電体層２４とトレンチ２０の間の界面に集め、これにより界面に窒素パッシベーションＰＮ（図１〜３，図５，図６参照）を設けることができる。アニールは比較的高温、例えば摂氏１１００度（Ｃ）から１３００度の間で行ってもよく、また０．５時間から５時間持続してもよい。
【００３１】
最後に、アニールされた誘電体層２４上にゲートコンタクト２６を形成してもよい（工程１０８）。ゲートコンタクト２６の形成は、ソースコンタクト２８の形成と同時に行われてもよい。
【００３２】
図５を参照して、電界効果デバイス１０′の第２の実施形態を説明する。電界効果デバイス１０′は、上述のＭＯＳＦＥＴと同様に構成された本体３２を有する、ＳｉＣを用いた絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）である。ゲートアセンブリは上述の方法と同じやり方で形成されている。ＩＧＢＴの本体３２は、基板３４と、基板３４上方にあるドリフト領域３６と、ドリフト領域３６上方にあるチャネル領域３８とを有している。本体３２の上面から本体３２へと、トレンチ４０が延びている。上記で説明したように、トレンチ４０は、チャネル領域３８を通ってドリフト領域３６内へ、深さｄＴまで伸びていてもよい。このように、トレンチ４０はチャネル領域３８を分割している。トレンチ４０の両側にそれぞれあるチャネル領域３８内には、エミッタ領域４２が効果的に形成されている。
【００３３】
ＭＯＳＦＥＴとは対照的に、基板３４は、ｐ型にドープされた単結晶ＳｉＣ基板３４であってもよい。基板３４は、ｐ型ドーパントを、約１ｘ１０１６ｃｍ−３から１ｘ１０１９ｃｍ−３の間の濃度で高濃度にドープされていてもよく、また、厚さが約２マイクロメートルから５００マイクロメートルの間であってもよい。しかし、基板３４や他の層のドーピング濃度及び厚さは、電界効果デバイス１０′のＩＧＢＴ変形例の所望のパラメータに応じて変わっていてもよい。
【００３４】
ＳｉＣドリフト領域３６は、基板３４上に成長させながら同時にドープしてもよく、ここではドリフト領域３６は、ｎ型ドーピング材料を用いて成長させながら低濃度にドープされる。特に、ドリフト領域３６を形成する前に、基板３４上に１つ以上のバッファ層（図示せず）を形成してもよい。バッファ層（または複数のバッファ層）は核形成層として用いてもよく、また、ｎ型ドーピング材料を比較的高濃度にドープしてもよい。
【００３５】
ドリフト領域３６は全体にわたって比較的均一にドープされてもよいし、もしくは、全体にわたって、または部分的に、傾斜ドーピングを用いてもよい。均一にドープされたドリフト領域３６の場合、一実施形態において、ドーピング濃度は約１ｘ１０１４ｃｍ−３から１ｘ１０１６ｃｍ−３の間であってもよい。傾斜ドーピングを用いた場合、ドーピング濃度は基板３４に近いドリフト領域３６の底部で最も高く、ドリフト領域３６の頂部で最も低い。ドーピング濃度は一般的に、ドリフト領域３６の底部地点、または底部近くの地点から、頂部地点、または頂部近くの地点に向かって、段階的に、または連続的に減少する。
【００３６】
ＳｉＣチャネル領域３８は、ドリフト領域３６上に成長させながら同時にドープしてもよく、ここではチャネル領域３８は、ｐ型ドーピング材料を用いて成長させながら約１ｘ１０１７ｃｍ−３から５ｘ１０１８ｃｍ−３の間の濃度で高濃度にドープされる。トレンチ４０が形成される前に、チャネル領域３８には、単独のエミッタウェルとして、エミッタ領域４２が効果的に形成され、ｎ型ドーピング材料を高濃度にドープされている。
【００３７】
トレンチ４０は、本体３２の上面からエミッタウェル及びチャネル領域３８の中央部分を貫通してドリフト領域３６内へとエッチングされている。その結果、チャネル領域３８とエミッタ領域４２は、トレンチ４０の各側に１つずつ設けられていることになる。トレンチ４０の両側壁は、エミッタ領域４２，チャネル領域３８，及びドリフト領域３６のそれぞれの一部で形成されている。基板３４の底面には、１つ以上のコレクタコンタクト５０が設けられている。
【００３８】
トレンチ４０の底部はドリフト領域３６にあり、トレンチ４０の両側壁の下端の間に広がっている。図５の実施形態では、トレンチ４０の側壁は本体３２の上面と概ね直交していて、トレンチ４０の底部は本体３２の上面に概ね並行している。上記で注目したように、トレンチ４０の底部と各側壁との間の角部に丸みをつけることによって、角部がとがっていると強くなってしまう電界集中を低減している。
【００３９】
ＭＯＳＦＥＴの実施形態と同様に、トレンチ４０内には、ＩＧＢＴのゲートアセンブリが形成されており、ゲートアセンブリは、特徴的に形成されている誘電体層４４とゲートコンタクト４６とを有している。誘電体層４４は、トレンチ４０の側壁と底部に沿って概ね連続して形成されている。ゲートコンタクト４６は誘電体層４４上に形成されている。上記で注目したように、トレンチ４０の底部上にある誘電体層４４の底部膜厚ＴＢは、トレンチ４０の側壁にある誘電体層２４の側部膜厚ＴＳよりも厚いか、またはほぼ等しい。
【００４０】
図６は代替の実施形態を示しており、ここではゲートコンタクト４６の金属によって、誘電体層４４をトレンチ４０の底部と側壁上に堆積した後に残ったいかなるトレンチも完全に、あるいは少なくともかなりの部分が充填されている。図６はまた、トレンチ４０の底部上の誘電体層４４の底部膜厚ＴＢが、トレンチ４０の側壁上の誘電体層４４の側部膜厚ＴＳとほぼ等しい実施形態を図示したものである。図７に図示されている別の変形例のように、トレンチ４０は、トレンチ４０の側壁が上面に対して９０°未満の角度αをなすように、つまりトレンチが大体Ｖ字形になるように形成されていてもよい。
【００４１】
当業者であれば、本開示の好適な実施形態の改良や変更を認識するであろう。このような改良や変更はすべて、本明細書にて開示された概念及び以下に続く請求項の範囲内であるとみなされる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成28年6月13日(2016.6.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
［政府支援］
本発明は、米国陸軍によって与えられた契約第Ｗ９１１ＮＦ−１０−２−００３８号の下に、政府提供資金を受けてなされたものである。米国政府は本発明に対して権利を有する。
［技術分野］
本開示は、電界効果デバイスのゲート誘電体の性能向上に関する。
［背景］
半導体デバイス、特に高出力用途において高電圧を阻止し大電流を流すように設計されている半導体デバイスは、分子レベルで強力な電気力や電磁界に晒される。さらに、これらのデバイスは、製造中や動作中に高温に晒される場合もある。これらの電気力や電磁界、及び温度は、デバイス内部の様々な層や領域の分子構造だけでなく、これらの様々な層や領域の間にある界面にも損傷を与える可能性がある。このような損傷はデバイス故障をもたらし、次第に性能を低下させていく。誘電体層によってデバイスの本体から分離している金属化されたゲートを用いた電界効果デバイスの場合、誘電体層及び誘電体層と本体との間の界面は特に損傷を受けやすい。したがって、高電圧及び高電流用途において発生する電気力や電磁界に対して、及び、製造時や動作時に伴う損傷を与えるおそれのある温度に対して影響を受けにくい電界効果デバイスのゲート誘電体が必要とされている。
［概要］
本開示は、トレンチ内に形成されたゲートアセンブリを有する炭化ケイ素（ＳｉＣ）電界効果デバイスに関する。ゲートアセンブリは、トレンチの内面に沿って堆積されている、誘電体層であるゲート誘電体と、ゲート誘電体上方に形成されたゲートコンタクトとを有している。トレンチは、上面から本デバイスの本体内へと延びており、底部を有し、かつ、本体の上面からトレンチの底部へと延びている側壁を有している。トレンチの底部上にある誘電体層の膜厚は、トレンチの側壁上にある誘電体層の膜厚よりも厚いか、またはほぼ等しい。底面上の誘電体層の膜厚は、側壁上の膜厚よりも２５％，５０％，１００％またはそれ以上厚くてもよい。側壁は上面に対して概ね直交してもよいし、また、トレンチが大体Ｖ字形になるように、上面と９０°未満の角度をなしていてもよい。
【国際調査報告】
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