(57)【要約】一部の実施形態は、メモリセルのブロックに関連付けられた装置及び方法に関する。メモリセルのブロックは、メモリセルの２つ以上のサブブロックを含んでよい。このようなサブブロックの１つは、選択トランジスタを含むメモリセルの垂直ストリングを含んでよい。装置は、サブブロックディスエーブル回路を備えてよい。サブブロックディスエーブル回路は、連想記憶装置を備えてよい。連想記憶装置は、ブロックアドレス及びサブブロックアドレスを含むアドレスを受信してよい。連想記憶装置は、受信されたアドレスが、タグ付けされたサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを含む場合、タグ付けされたサブブロックを無効にする信号を出力してよい。サブブロックディスエーブル回路は、信号に基づいて、選択トランジスタの１つまたは複数を駆動する複数のドライバをさらに備えてよい。他の装置及び方法も記載する。【選択図】図１
2016511909.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの複数のブロックであって、前記複数のブロックの少なくとも１つは、２つ以上のサブブロックを含み、前記２つ以上のサブブロックの少なくとも１つは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、複数のメモリセルと選択トランジスタとを含む、メモリセルの複数のブロックと、
欠陥があると判定されたサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶するためのメモリを含むサブブロックディスエーブル回路と、
を備える装置であって、前記サブブロックディスエーブル回路は、前記記憶されたブロックアドレス及びサブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記記憶されたブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックを無効にするように構成された、装置。
【請求項２】
前記選択トランジスタは、ドレイン選択ゲート（ＳＧＤ）トランジスタであり、前記サブブロックディスエーブル回路は、ドレイン選択ゲート（ＳＧＤ）ドライバをさらに含み、かつ、前記サブブロックディスエーブル回路が、前記記憶されたブロックアドレス及びサブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記記憶されたブロックアドレス及びサブブロックアドレスを無効にするように構成されることは、前記サブブロックディスエーブル回路が、前記記憶されたブロックアドレス及びサブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記ＳＧＤドライバを無効にするように構成されることを含む、請求項１に記載の装置。
【請求項３】
ブロックのタグ状態を記憶するためのラッチを備えるブロックディスエーブル回路をさらに備え、
前記ラッチは、ブロック選択信号を受信し、前記ブロックの前記タグ状態に基づいて、ブロックイネーブル信号を出力するようになされた、請求項１に記載の装置。
【請求項４】
前記垂直ストリングは、半導体材料を含むピラーに関連付けられている、請求項１に記載の装置。
【請求項５】
メモリセルの前記複数のブロックの各ブロックは、少なくとも４つのアクセス線に関連付けられ、前記少なくとも４つのアクセス線の各々は、半導体構造の別々の層に配置されている、請求項１に記載の装置。
【請求項６】
前記垂直ストリングは、前記半導体構造の第１の層に配置された第１のアクセス線と、前記半導体構造の第２の層に配置された第２のアクセス線に接続されている、請求項５に記載の装置。
【請求項７】
前記装置は、メモリデバイスを備える、請求項１に記載の装置。
【請求項８】
前記装置は、三次元ＮＯＴ  ＡＮＤ（ＮＡＮＤ）メモリデバイスを備える、請求項７に記載の装置。
【請求項９】
前記サブブロックディスエーブル回路は、複数のサブブロックを無効にするように構成された、請求項１に記載の装置。
【請求項１０】
メモリデバイスへのアクセスの制御方法であって、
ブロックアドレスとサブブロックアドレスの受信と、
前記受信したブロックアドレス及びサブブロックアドレスが、欠陥があると判定されたメモリセルのサブブロックに関連付けられた記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定と、
前記受信されたブロックアドレス及びサブブロックアドレスが、前記記憶されたブロックアドレス及びサブブロックアドレスに一致するとの判定に応答して、前記記憶されたブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックの無効化と、
を含む方法。
【請求項１１】
前記受信されたブロックアドレス及びサブブロックアドレスが、記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、メモリに記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項１０に記載の方法。
【請求項１２】
前記受信されたブロックアドレス及びサブブロックアドレスがメモリに記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、連想記憶装置に記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項１１に記載の方法。
【請求項１３】
前記サブブロックの無効化は、メモリセルの垂直ストリングのドレイン選択ゲートトランジスタを駆動するように構成されたドライバの無効化を含む、請求項１２に記載の方法。
【請求項１４】
ブロックアドレスの受信と、
前記受信したブロックアドレスが、前記連想記憶装置とは別個の第２のメモリに記憶されたブロックアドレスと一致するか否かの判定と、
前記判定に応答して、前記記憶されたブロックアドレスに関連付けられたブロックの無効化と、
をさらに含む、請求項１２に記載の方法。
【請求項１５】
サブブロックの書き込み操作中に前記サブブロックに欠陥があると判定することと、
欠陥があると判定された前記サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを、前記記憶されたブロックアドレス及びサブブロックアドレスとして、前記メモリに記憶することと、
をさらに含む、請求項１１に記載の方法。
【請求項１６】
前記サブブロックの読取操作中に、前記サブブロックに欠陥があると判定することと、
欠陥があると判定された前記サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを、前記記憶されたブロックアドレス及びサブブロックアドレスとして、前記メモリに記憶することと、
をさらに含む、請求項１１に記載の方法。
【請求項１７】
メモリセルのサブブロックは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、半導体材料を含むピラーに関連付けられている、請求項１１に記載の方法。
【請求項１８】
前記受信されたブロックアドレス及びサブブロックアドレスが、メモリに記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、スタティックランダムアクセスメモリに記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項１１に記載の方法。
【請求項１９】
メモリデバイスの欠陥表示方法であって、
前記メモリデバイスのサブブロックに欠陥があると判定することと、
欠陥があると判定された前記メモリデバイスの前記サブブロックに関連付けられた情報を、メモリに記憶することと、
を含む、方法。
【請求項２０】
前記情報は、欠陥があると判定された前記サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスである、請求項１９に記載の方法。
【請求項２１】
前記ブロックアドレス及びサブブロックアドレスは、欠陥があると判定された前記サブブロックを含むサブブロックのグループに関連付けられている、請求項２０に記載の方法。
【請求項２２】
前記グループは２つのサブブロックを含む、請求項２１に記載の方法。
【請求項２３】
前記グループは、前記メモリデバイスの各ブロックのサブブロックの半分を含む、請求項２１に記載の方法。
【請求項２４】
前記メモリデバイスのブロックに欠陥があることを判定することと、
欠陥があると判定された前記メモリデバイスの前記ブロックに関連付けられた情報を第２のメモリに記憶することと、
をさらに含む、請求項１９に記載の方法。
【請求項２５】
欠陥があると判定されたメモリセルのサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶するメモリを備える、サブブロックディスエーブル回路であって、
前記記憶したブロックアドレス及びサブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記サブブロックを無効にするように構成されたサブブロックディスエーブル回路。
【請求項２６】
メモリデバイスのメモリ消去方法であって、
前記メモリデバイスの、メモリセルのサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶するメモリを調べることと、
前記サブブロックに関連付けられた前記ブロックアドレス及びサブブロックアドレスを、前記メモリで発見したことに応答して、前記サブブロックの消去検証手順を抑制または妨げることと、
を含む方法。
【請求項２７】
消去すべきメモリの各サブブロックのメモリアレイの監視を、
さらに含む、請求項２６に記載の方法。
【請求項２８】
前記ブロックのサブブロックが消去手順中に欠陥を生じた場合、前記ブロックのブロックアドレスを記憶することによって、ブロックにタグ付けすることを、さらに含む、
請求項２６に記載の方法。
【請求項２９】
メモリセルの複数のブロックであって、前記複数のブロックの少なくとも１つは２つ以上のサブブロックを含み、前記２つ以上のサブブロックの少なくとも１つは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、複数のメモリセルと選択トランジスタとを含む、メモリセルの複数のブロックと、
欠陥があると判定された前記メモリデバイスのサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶するメモリを含むメモリコントローラと、
を含む装置であって、前記メモリコントローラは、
前記メモリを調べて、受信したユーザアドレスのブロックアドレス及びサブブロックアドレスが、前記メモリに記憶したブロックアドレス及びサブブロックアドレスに一致するか否かを判定し、かつ、
受信したユーザアドレスのブロックアドレス及びサブブロックアドレスが、前記メモリに記憶された前記ブロックアドレス及びサブブロックアドレスに一致するという判定に応答して、前記メモリに記憶されたブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックを無効にする、ように構成された、装置。
【請求項３０】
前記メモリコントローラは、欠陥があると判定された前記メモリデバイスのブロックに関連付けられたブロックアドレスを記憶するための第２のメモリをさらに備える、請求項２９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１３年２月２８日出願のＵＳ１３／７８１，０９７に基づく優先権の利益を主張し、当該出願の内容は援用により全体をここに組み込むものとする。
【背景技術】
【０００２】
フラッシュメモリ等のメモリデバイスは、コンピュータや多くの電子機器で広く用いられている。一部のメモリデバイスは、メモリコンポーネントの三次元（３Ｄ）ブロックを形成する垂直に積み重ねられたメモリセルを含んでよい。メモリブロックは、製造試験中やユーザ操作中に欠陥があるとしてタグ付けされる場合があり、タグ付けされたブロックは、その後、使用不可としてよい。３Ｄメモリブロックのサイズが大きくなるにつれて、欠陥があるとしてブロックにタグ付けした結果、ユーザが使用できないメモリ量も増加し得る。
【発明の概要】
【０００３】
添付の図面において、実施形態の一例を説明するが、これらの実施形態は発明を限定するためのものではない。
【図面の簡単な説明】
【０００４】
【図１】一部の実施形態に係る、メモリセルの垂直ストリングの１つまたは複数のブロックの形で表される、装置の電気回路図である。
【図２】一部の実施形態に係る、垂直ストリングの半導体構造の断面図である。
【図３】一部の実施形態に係る、サブブロックディスエーブル回路のブロック図である。
【図４Ａ】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
【図４Ｂ】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
【図４Ｃ】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
【図４Ｄ】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
【図４Ｅ】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
【図５】一部の実施形態に係る、ブロックディスエーブル回路のブロック図である。
【図６】一部の実施形態に係る、メモリデバイスのブロック図である。
【図７】一部の実施形態に係る、方法のフロー図である。
【図８】一部の実施形態に係る、方法のフロー図である。
【図９】一部の実施形態に係る、方法のフロー図である。
【発明を実施するための形態】
【０００５】
様々な実施形態に係るメモリセルのブロックは、ＮＯＴ  ＡＮＤ（ＮＡＮＤ）メモリデバイス等のメモリデバイスにおいてメモリセルのブロックとして機能してよい。メモリセルは、三次元に配置することができる。
【０００６】
図１は、メモリデバイス１００の形で表された装置のブロック図である。メモリデバイス１００は、２つ以上のブロック１１０−１，１１０−２を含んでよい。各ブロック１１０−１，１１０−２は、２つ以上のサブブロック１２０−１〜１２０−ｎを含んでよい。２つ以上のサブブロック１２０−１〜１２０−ｎは、それぞれ、垂直ストリング１３０を含んでよい。垂直ストリング１３０は、１３２‐０〜１３２‐１５の多くのメモリセルを含んでよい。図１の例では、垂直ストリング１３０は、１６のメモリセルを含む。しかしながら、垂直ストリング１３０は、任意の数のメモリセルを含んでよいことは理解されよう。メモリセル１３２−０〜１３２‐１５は、直列に接続されてよい。
【０００７】
垂直ストリング１３０は、ソース選択ゲート（ＳＧＳ）トランジスタ１４０−１を含んでよい。ソース選択ゲート（ＳＧＳ）トランジスタ１４０−１は、本明細書では、「ソース選択トランジスタ」とも称される。ＳＧＳトランジスタ１４０−１は、例えば、垂直ストリング１３０の一方の端部にあるメモリセルの１つ１３２−０と共通ソース１４５との間に接続されたｎチャネルトランジスタであってよい。共通ソース１４５は、例えば、一般的にドープされた（ｃｏｍｍｏｎｌｙ−ｄｏｐｅｄ）半導体材料及び／または他の導体材料のスロットを含んでよい。垂直ストリング１３０の他方の端部にある、本明細書では「ドレイン選択トランジスタ」とも称されるドレイン選択ゲート（ＳＧＤ）トランジスタ１５０‐１は、例えば、メモリセルの１つ１３２‐１５とデータ線１５５との間に接続されたｎチャネルトランジスタであってよい。データ線はビット線と称してよい。
【０００８】
線１６０‐０〜１６０‐１５は、メモリデバイス１００のアクセス線の一部を形成することができる。アクセス線は、ワード線と称してよい。アクセス線１６０‐０〜１６０‐１は、ブロック内の対応するサブブロックの対応するメモリセルの間で共有されてよい。例えば、アクセス線１６０‐１５は、サブブロック１２０‐１のメモリセル１３２‐１５、サブブロック１２０‐２のメモリセル１３４‐１５、サブブロック１２０‐ｎのメモリセル１３６‐１５によって共有されてよい。同様に、アクセス線１６０‐１４は、サブブロック１２０‐１のメモリセル１３２‐１４、サブブロック１２０‐２のメモリセル１３４‐１４、サブブロック１２０‐ｎのメモリセル１３６‐１４によって共有されてよい。各アクセス線は、図２に関して以下に記載するように、半導体構造の異なる層に配置されてよい。
【０００９】
共通ソース１４５は、所望の操作に応じて、基準電圧Ｖｓｓまたは電圧源に選択的に接続することができる。基準電圧は、設置電圧であってよい。電圧源は、電荷ポンプ回路（図示せず）であってよい。２つの要素は、互いに直接、電気的に接触している場合は、直接、接続されており、間接的に接続された要素間に電流を流すことができる１つまたは複数の導体、半導体、または、他の要素によって隔たれている場合は、間接的に接続されている。例えば、互いに直接、電気的に接触している２つの要素は、接合部で物理的に接触し、電子や正孔が導体要素の介入なしに接合部を流れることができる。接合は、ｐ‐ｎ接合であってよい。
【００１０】
各メモリセル１３２‐０〜１３２‐１５は、例えば、浮遊ゲートトランジスタまたは電荷トラップトランジスタを含んでよく、単一レベルメモリセルであっても、マルチレベルメモリセルであってもよい。メモリセル１３２‐０〜１３２‐１５、ＳＧＳトランジスタ１４０‐１、及び、ＳＧＤトランジスタ１５０‐１は、それぞれの制御ゲートで信号によって制御される。
【００１１】
ＳＧＳトランジスタ１４０‐１は、ＳＧＳトランジスタ１４０‐１を制御して垂直ストリング１３０と共通ソース１４５間の導電を制御する信号を受信する。ＳＧＤトランジスタ１５０‐１がＳＧＤトランジスタ１５０‐１を制御する信号を受信すると、ＳＧＤトランジスタ１５０‐１を用いて、垂直ストリング１００の選択または選択解除を行うことができる。垂直ストリング１３０は、ＮＡＮＤメモリデバイス等のメモリデバイス１００におけるブロック１１０‐１のメモリセルの複数の垂直ストリングのうちの１つであってよい。
【００１２】
各ブロック１１０‐１，１１０‐２は、それぞれ、ソース選択線１７０‐１，１７０‐２を含んでよい。第１のソース選択線１７０‐１は、第１のサブブロック１２０‐１のＳＧＳトランジスタ１４０‐１、第２のサブブロック１２０‐２のＳＧＳトランジスタ１４０‐２、及び、第１のブロック１１０‐１の他の各ＳＧＳトランジスタに接続してよい。同様に、第２のソース選択線１７０‐２は、第２のブロック１１０‐２の各ＳＧＳトランジスタに接続してよい。一部の実施形態は、ドレイン選択（ＳＧＤ）線１６５‐０〜１６０‐ｎを備えている。ドレイン選択線１６５‐０は、第１のブロック１１０‐１の第１のサブブロック１２０‐１のＳＧＤトランジスタ１５０‐１、第２のブロック１１０‐２の第１のサブブロック１２２‐１のＳＧＤトランジスタ１５２‐１、及び、少なくとも第１のブロック１１０‐１と第２のブロック１１０‐２を含むグループを形成する任意のブロック（図示せず）の他の第１のサブブロックのＳＧＤトランジスタに接続されてよい。同様に、第２のドレイン選択線１６５‐１は、第１のブロック１１０‐１の第２のサブブロック１２０‐２のＳＧＤトランジスタ１５０‐２、第２のブロック１１０‐２の第２のサブブロック１２２‐２のＳＧＤトランジスタ１５２‐２、及び、少なくとも第１のブロック１１０‐１と第２のブロック１１０‐２を含むグループを形成する任意のブロック（図示せず）の他の第２のサブブロックのＳＧＤトランジスタに接続されてよい。言い換えると、ドレイン選択線は、メモリデバイスのブロックグループの各ブロックの対応するサブブロックのＳＧＤトランジスタに接続してよい。
【００１３】
図２は、様々な実施形態に係る、図１に示す２つ以上の垂直ストリング１３０のうちの垂直ストリング１３０の半導体構造を示す断面図である。メモリセル１３２‐０〜１３２‐１５、ＳＧＳトランジスタ１４０‐１、及び、ＳＧＤトランジスタ１５０‐１は、半導体材料からできたピラー２１０を少なくとも部分的に取り囲む。ピラー２１０は、ｐ型ポリシリコンを含んでよく、メモリセル１３２‐０〜１３２‐１５、ＳＧＳトランジスタ１４０‐１、及び、ＳＧＤトランジスタ１５０‐１のチャネルである。メモリセル１３２‐０〜１３２‐１５、ＳＧＳトランジスタ１４０‐１、及び、ＳＧＤトランジスタ１５０‐１は、ピラー２１０に関連付けられている。ピラー２１０は、ｎ＋型ポリシリコンを含むソースキャップ２２０と、ｎ＋型ポリシリコンを含むドレインキャップ２３０との間に延びている。垂直ストリング１３０のメモリセル１３２‐０〜１３２‐１５は、ピラー２１０の垂直方向の範囲に沿って、半導体構造の別々の層に配置されて、メモリセルの「垂直の」ストリングとして、垂直ストリング１３０を形成する。さらに、ワード線１６０‐０〜１６０‐１５が、ピラー２１０の垂直方向の範囲に沿って半導体構造の対応する別々の層に配置される。ソースキャップ２２０は、ピラー２１０と電気的に接触し、ピラー２１０とｐ‐ｎ接合を形成する。ドレインキャップ２３０は、ピラー２１０と電気的に接触し、ピラー２１０とｐ‐ｎ接合を形成する。ソースキャップ２２０は、ピラー２１０のソースであり、ドレインキャップ２３０は、ピラー２１０のドレインである。ソースキャップ２２０は、共通ソース１４５に接続される。ドレインキャップ２３０は、データ線１５５に接続される。
【００１４】
メモリデバイス１００（図１）等のメモリデバイスは、一定数の欠陥ブロックを伴って、製造業者によって出荷される場合がある。ブロックは、メモリデバイスの耐用期間中に、欠陥を生じる場合もある。製造業者は、欠陥ブロックがないかメモリデバイスをテストしてよく、メモリデバイスのブロックに欠陥ブロック情報を記憶することによって、欠陥ブロックにタグ付けしてよい。そして、ユーザ（例えば、メモリデバイスにアクセスするホストまたは他の装置等）は、メモリデバイスの初期化（例えば、「起動」）時に、欠陥ブロック情報を読み出して、欠陥ブロックへのアクセスを避けてよい（例えば、ホストは、欠陥ブロックに最初に関連付けられている論理アドレスを、メモリセルの冗長ブロックにリマップしてよい）。あるいは、ユーザは、欠陥ブロックにアクセスを試みて、例えば欠陥ブロックから全て０または全て１を読み出すことによって、または、閾値時間より短い時間でプログラミングを検証することによって、ブロックに欠陥があることを判定してよい。どちらの場合でも、ユーザは、メモリの欠陥ブロックを利用しないでよい。
【００１５】
メモリデバイスは、ますます大きなサイズのブロックで製造されるようになっているので、特定のブロックに欠陥があるとタグ付けすることによって、従来よりも大量のメモリが利用できなくなることがある。三次元（３Ｄ）メモリデバイスは、一部の二次元メモリデバイスよりも大きなブロックサイズを有することが特徴であり得る。一部の３Ｄデバイスは、電気ルーティングのスペースを大きくするために、より多くの数のサブブロックを含み、ブロックは、それに応じて、二次元デバイスのブロックサイズと比較して大きくなる。従って、３Ｄメモリデバイスにおいてメモリのブロック全体を欠陥があるとしてタグ付けすることによって、一部の二次元メモリデバイスと比較して、使用不可としてタグ付けされるメモリの数がさらに多くなり得る。
【００１６】
一部の実施形態においては、サブブロックのタグ付けの使用等により、メモリセルのサブブロックを選択的に無効にすることができるので、ユーザは、３Ｄメモリデバイスにおいて、より多くのメモリ空間を利用できるようになる。一部の実施形態は、サブブロックのタグ付けに加えて、ブロックのタグ付けも提供してよい。例えば、ブロック内の閾値数を超える（例えば、過半数または全て）サブブロックに欠陥があると判定（例えば、分かる、発見、テスト）された場合、ブロックにタグ付けしてよい。
【００１７】
図３は、多くの実施形態に係る、サブブロックディスエーブル回路３００のブロック図である。サブブロックディスエーブル回路３００は、例えば、ユーザが、タグ付けされたサブブロックにアクセスを試みると、動作してよい。サブブロックディスエーブル回路３００は、例えば、連想記憶装置（ＣＡＭ）３０５やスタティックランダムアクセスメモリ（ＳＲＡＭ）（図示せず）等のメモリを含んでよい。ＣＡＭ３０５（または、ＳＲＡＭがＣＡＭの代わりに用いられる場合は、ＳＲＡＭ）は、製造試験中及び／または、ユーザ操作中に欠陥があると判定されたサブブロック等、欠陥があると判定されたサブブロックに関連付けられた情報（本明細書では「欠陥サブブロック情報」とも称する）を記憶していてよい。以下、実施形態の例に関する記載は、ＣＡＭ３０５に言及するが、ＣＡＭ３０５の代わりにＳＲＡＭを用いてよいことは理解されよう。情報は、欠陥サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを含んでよい。ＣＡＭ３０５は、例えば、メモリ初期化プロセス中など、メモリデバイスの電源投入時に、欠陥サブブロック情報をロードしてよい。メモリ初期化プロセスは、ＮＡＮＤ初期化プロセスであってよい。
【００１８】
ＣＡＭ３０５は、ユーザアドレス３１０を受信してよく、ユーザアドレス３１０は、メモリデバイス１００のユーザがメモリデバイス１００にアクセスしようとするアドレスであってよい。ユーザアドレス３１０は、ブロックアドレス及びサブブロックアドレスを含んでよい。
【００１９】
ユーザアドレス３１０に対応するブロックアドレス及びサブブロックアドレスがＣＡＭ３０５で発見されると、ユーザがアクセスしようとしているサブブロックは、欠陥があるとタグ付けされたサブブロックであることを意味する。従って、ＣＡＭ３０５は、タグ付けされたサブブロックを無効にする信号３２０を出力してよい。例えば、ＣＡＭ３０５は、グローバルＳＧＤディスエーブル（「ｇｓｇｄ＿ｄｉｓａｂｌｅ」）信号「ｈｉｇｈ」を出力してよい。信号３２０は、複数のＳＧＤドライバ３２５の１つに入力されてよい。ＳＧＤドライバ３２５は、ドレイン選択（ＳＧＤ）トランジスタ１５０‐１，１５０‐２，１５０‐ｎ，１５２‐１，１５２‐２または１５２‐ｎ（図１）を駆動するように構成されている。信号３２０、ｇｓｇｄ＿ｄｉｓａｂｌｅ「ｈｉｇｈ」は、一部の実施形態においては、ＳＧＤドライバ３２５のドライバのうちの少なくとも１つに信号を出力してよい。これによって、ＳＧＤトランジスタ１５０‐１，１５０‐２，１５０‐ｎ，１５２‐１，１５２‐２または１５２‐ｎの対応する少なくとも１つのゲートが、接地電位でバイアスされて、ＳＧＤトランジスタ１５０‐１，１５０‐２，１５０‐ｎ，１５２‐１，１５２‐２または１５２‐ｎの少なくとも１つが無効になる。この結果、ユーザは、例えば、各サブブロックに関して、全て０などの（読取操作の）読取結果を取得するので、サブブロックが欠陥サブブロックであることが分かる。サブブロックディスエーブル回路３００の１つまたは複数のコンポーネントは、図６に関して以下に記載するように、メモリコントローラ６４２で実施してよい。
【００２０】
図４Ａ〜図４Ｅを参照すると、一部の実施形態は、各サブブロックに個々にタグ付けするよりもサブブロックのグループにタグ付けすることによって、ＣＡＭ３０５に記憶される情報量を低減することができる。図４Ａに関して、４つのサブブロックから構成されるブロックの各欠陥サブブロック４０２，４０４，４０６，４０８は、ＣＡＭ３０５に各サブブロックの情報を記憶することによって、タグ付けすることができる。図４Ｂに関して、サブブロック４１０またはサブブロック４１２は、サブブロック４１０または４１２のグループに関して一度に情報を記憶することによってタグ付けすることができる。１つまたは複数の実施形態において、ブロック内の過半数に欠陥がある場合、図５に関して以下に記載するように、サブブロックへのタグ付けに替えて、ブロックへのタグ付けを用いてよい。図４Ｃに関して、８つのサブブロックから構成されるブロックの各欠陥サブブロック４１４，４１６，４１８，４２０，４２２，４２４，４２６または４２８は、ＣＡＭ３０５に各サブブロックの情報を記憶することによってタグ付けすることができる。図３Ｄに関して、グループ４３０，４３２，４３４及び４３６の情報を記憶することによって、２つのサブブロックに一緒にタグ付けしてよい。図４Ｅに関して、サブブロックのグループ４３８，４４０に関して一度に情報を記憶することによって、ブロックの半分である４３８または４４０にタグ付けしてよい。４つのサブブロックから構成されるブロックの場合と同様に、ブロック内の過半数に欠陥がある場合、ブロックにタグ付けして無効にすることは、図５に関して以下に記載するように、サブブロックにタグ付けして無効にするより効率がよいと思われる。
【００２１】
図５を参照すると、多くの実施形態は、ブロック１１０‐１，１１０‐２（図１）全体を無効にするブロックディスエーブル回路も提供する。例えば、ブロック内のサブブロックの過半数など、大量のメモリに欠陥があると判定された場合に、ブロックの無効化を用いてよい。ブロックディスエーブル回路５００は、ブロック１１０‐１，１１０‐２のタグの状態を記憶するためのラッチ５０５を含んでよい。ラッチ５０５は、メモリデバイス１００の初期化時に、欠陥ブロック情報をロードしてよい。ラッチ５０５は、ブロック選択信号（「ｂｌｋｓｅｌ」）をブロックデコーダ５１０から受信してよい。ｂｌｋｓｅｌで指定されたブロックが、欠陥があるとしてタグ付けされているか否かに基づいて、ラッチ５０５は、ブロックイネーブル信号（「ｂｌｋｅｎ」）を出力して、ブロックを有効または無効にする。そして、ｂｌｋｅｎ信号は、ストリング駆動部５１５に入力されて、サブブロック５２０とワード線５２５が選択される。ｂｌｋｅｎ信号が、ブロックを無効にすることを示す場合、そのブロック内のワード線及びサブブロックへのさらなるアクセスは禁止されてよい。ブロックタグ付け回路５００の１つまたは複数のコンポーネントは、図６に関して以下に記載するように、メモリコントローラ６４２で実施されてよい。
【００２２】
図６は、様々な実施形態に係る、メモリデバイス６００の形で表された装置のブロック図である。メモリデバイス６００は、制御信号線６０５を介して複数の制御信号を受信するために制御バス６０４に接続されてよい。メモリデバイス６００は、さらに、アドレス信号線６０７でアドレス信号Ａ０〜Ａｘを受信するためにアドレスバス６０６に接続されてよく、データ信号を送受信するためにデータバス６０８に接続されてよい。データ信号は、別々の物理的バスで受信されるように表されているが、多重化されて、同じ物理的バスで受信されてもよい。メモリデバイス６００は、システムのプロセッサ（図示せず）に接続されてよい。
【００２３】
メモリデバイス６００は、行と列で配置可能なメモリセルの１つまたは複数のアレイ６１０を含んでよい。アレイ６１０のメモリセルは、本発明の様々な実施形態に係る不揮発性メモリセルを含んでよい。不揮発性メモリセルは、例えば、浮遊ゲートトランジスタまたは電荷トラップトランジスタ等の電荷蓄積デバイスであってもよく、相変化物質（ＰＣＭ）セルや磁気トンネル接合（ＭＴＪ）セル等の可変抵抗デバイスであってもよい。１つまたは複数の実施形態において、メモリデバイス６００は、３Ｄ  ＮＡＮＤメモリデバイス等のＮＡＮＤメモリデバイスであってよい。アレイ６１０は、メモリデバイス６００の一部として、単一ダイまたは、複数のダイ上に配置されているメモリセルの複数のバンク及びブロックを含んでよい。アレイ６１０は、本発明の様々な実施形態に係る、ブロック１１０‐１〜１１０‐ｎ（図１）の１つまたは複数を含んでよい。
【００２４】
データ入出力（Ｉ／Ｏ）回路６２６は、データバス６０８に接続された外部（例えば、データＩ／Ｏ）ノード６２８を介して双方向データ通信を行ってよい。Ｉ／Ｏ回路６２６は、様々な実施形態に係る、Ｎ個の駆動及び受信回路６４０を含んでよい。メモリデバイス６００は、アレイ６１０へのデータの書き込み、及び／または、アレイ６１０からのデータの消去など、メモリデバイス６００の操作を支持するように構成されたコントローラ６４２を含んでよい。コントローラ６４２は、例えば、アレイ６１０、及び／または、メモリデバイス６００の他のコンポーネントのいずれかまたは全てを含むダイと同じダイまたは異なるダイ上に、（例えば、状態機械を実施するように構成された）制御回路系を備えてよい。コントローラは、単独であっても、他の回路系と組み合わせたものであっても、制御回路系６４２、ファームウェア、ソフトウェア、前記のいずれかまたは全てを組み合わせたものを含んでよい。データは、Ｎ個の信号線６４６を介して、センス／キャッシュ回路６２２とＩ／Ｏ回路６２６との間で転送されてよい。メモリデバイスを用いた操作は、コントローラを用いて実施されてよい。
【００２５】
メモリコントローラ６４２は、サブブロックの読取操作中または書き込み操作中に、サブブロックに欠陥があることを判定してよい。この判定に基づいて、メモリコントローラ６４２は、ＣＡＭ３０５（図３）に、サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶して、サブブロックに欠陥サブブロックのタグ付けをしてよい。ＣＡＭ３０５は、メモリコントローラ６４２に配置されてよい。図３のサブブロックタグ付け回路の他のコンポーネントは、メモリコントローラ６４２に配置されてよい。一部の実施形態においては、欠陥サブブロック情報は、ユーザコンピュータに伝えられてよい。
【００２６】
図７は、多くの実施形態に係る、メモリデバイスへのアクセスを制御する方法を示す。操作７１０において、メモリコントローラは、メモリデバイスへのアクセスを求める要求を受信してよい。要求は、ユーザアドレスを含んでよい。ユーザアドレスは、ブロックアドレス及びサブブロックアドレスを含んでよい。このようなメモリコントローラの１つをメモリコントローラ６４２（図６）に関して前述した。１つまたは複数の実施形態において、メモリデバイスは、３Ｄ  ＮＡＮＤメモリデバイス等のＮＯＴ  ＡＮＤ（ＮＡＮＤ）メモリデバイスであってよい。
【００２７】
操作７２０において、メモリコントローラ６４２は、メモリ内に一致するブロックアドレス及びサブブロックアドレスを見つけることによって、ユーザアドレスが、タグ付けされたサブブロックに該当することを判定してよい。図３に関して記載したように、メモリは、欠陥があると判定されたサブブロックの情報をメモリデバイスに記憶することによって、デバイスの欠陥サブブロックにタグ付けしてよい。例えば、メモリは、タグ付けされたサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶していてよい。メモリは、例えば、ＣＡＭ３０５（図３）またはＳＲＡＭであってよい。操作７３０において、メモリコントローラ６４２は、サブブロックに欠陥があるとタグ付けされたという判定に基づいて、タグ付けされたサブブロックに関連付けられたドレイン選択ゲートドライバに信号を出力して、タグ付けされたサブブロックを無効にしてよい。
【００２８】
メモリコントローラ６４２は、サブブロックの読取操作中または書き込み操作中にサブブロックに欠陥があると判定してよい。この判定に基づいて、メモリコントローラ６４２は、このようなサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスをＣＡＭ３０５に記憶して、欠陥サブブロックとしてサブブロックにタグ付けしてよい。
【００２９】
図８は、多くの実施形態に係る、メモリデバイスの欠陥を示す方法である。操作８１０において、メモリコントローラ６４２は、メモリデバイスのサブブロックに欠陥があると判定してよい。
【００３０】
操作８２０において、メモリコントローラ６４２は、メモリデバイスの欠陥サブブロックに関連付けられた情報をＣＡＭ３０５等のメモリに記憶してよい。情報は、欠陥サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスであってよい。メモリコントローラ６４２は、欠陥サブブロックを含むサブブロックのグループに関して、ブロックアドレス及びサブブロックアドレスを記憶してよい。グループは、２つのサブブロックを含んでよい。グループは、各ブロックのサブブロックの半分を含んでよい。
【００３１】
図９は、多くの実施形態に係る、メモリデバイス内のメモリを消去する方法を示す。操作９１０において、メモリコントローラ６４２は、メモリデバイスの、１つまたは複数の欠陥サブブロックに関してブロックアドレス及びサブブロックアドレスが記憶されているメモリ３０５を調べてよい。
【００３２】
操作９２０において、メモリコントローラ６４２は、サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスをメモリ３０５内に発見したことに応答して（例えば、発見時に）サブブロックの消去検証手順を抑制してよい。サブブロックがメモリ３０５内に発見される場合、そのサブブロックに欠陥があることを意味してよい。欠陥サブブロックに対して消去検証手順を行う場合、検証手順は多くの時間を費やすので、消去手順が非効率になるおそれがある。従って、多くの実施形態においては、消去プロセスの効率を向上させるために、消去検証手順を抑制または妨げてよい。
【００３３】
メモリコントローラ６４２は、消去すべきメモリの各サブブロックを探して、メモリ３０５をさらに監視してよい。消去手順中にサブブロックが欠陥を生じた場合、メモリコントローラ６４２は、例えば、欠陥ブロック情報をメモリに書き込むことによって、対応するブロックにタグ付けしてよい。
【００３４】
メモリセルの垂直ストリングのブロックを操作する構造及び方法の例を具体的な実施形態として記載したが、この開示の内容を読み、理解すれば、様々な修正及び変更を行ってよいことは、当業者には明らかであろう。従って、明細書及び図面は、限定的な意味ではなく例示的な意味とみなされるべきである。
【００３５】
読者が技術的開示の性質を素早く確かめることができる要約を要求している３７Ｃ．Ｆ．Ｒ．セクション１．７２（ｂ）に従って、本開示の要約書を提出する。要約書は、請求項の解釈や制限に用いられないという了解の下で提出する。
【図１】
2016511909.tif 000003
【図２】
2016511909.tif 000004
【図３】
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【図４Ａ】
2016511909.tif 000006
【図４Ｂ】
2016511909.tif 000007
【図４Ｃ】
2016511909.tif 000008
【図４Ｄ】
2016511909.tif 000009
【図４Ｅ】
2016511909.tif 000010
【図５】
2016511909.tif 000011
【図６】
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【図７】
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【図８】
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【図９】
2016511909.tif 000015
【手続補正書】
【提出日】平成27年10月7日(2015.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルの複数のブロックであって、前記複数のブロックの少なくとも１つは、２つ以上のサブブロックを含み、前記２つ以上のサブブロックの少なくとも１つは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、複数のメモリセルと選択トランジスタとを含む、メモリセルの複数のブロックと、
欠陥があると判定されたサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶するためのメモリを含むサブブロックディスエーブル回路と、
を備える装置であって、前記サブブロックディスエーブル回路は、前記記憶されたブロックアドレス及びサブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記記憶されたブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックを無効にするように構成された、装置。
【請求項２】
前記選択トランジスタは、ドレイン選択ゲート（ＳＧＤ）トランジスタであり、前記サブブロックディスエーブル回路は、ドレイン選択ゲート（ＳＧＤ）ドライバをさらに含み、かつ、前記サブブロックディスエーブル回路が、前記記憶されたブロックアドレス及びサブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記記憶されたブロックアドレス及びサブブロックアドレスを無効にするように構成されることは、前記サブブロックディスエーブル回路が、前記記憶されたブロックアドレス及びサブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記ＳＧＤドライバを無効にするように構成されることを含む、請求項１に記載の装置。
【請求項３】
ブロックのタグ状態を記憶するためのラッチを備えるブロックディスエーブル回路をさらに備え、
前記ラッチは、ブロック選択信号を受信し、前記ブロックの前記タグ状態に基づいて、ブロックイネーブル信号を出力するようになされた、請求項１に記載の装置。
【請求項４】
前記垂直ストリングは、半導体材料を含むピラーに関連付けられている、請求項１に記載の装置。
【請求項５】
メモリセルの前記複数のブロックの各ブロックは、少なくとも４つのアクセス線に関連付けられ、前記少なくとも４つのアクセス線の各々は、半導体構造の別々の層に配置されている、請求項１に記載の装置。
【請求項６】
前記垂直ストリングは、前記半導体構造の第１の層に配置された第１のアクセス線と、前記半導体構造の第２の層に配置された第２のアクセス線に接続されている、請求項５に記載の装置。
【請求項７】
前記装置は、メモリデバイスを備える、請求項１に記載の装置。
【請求項８】
前記装置は、三次元ＮＯＴ  ＡＮＤ（ＮＡＮＤ）メモリデバイスを備える、請求項７に記載の装置。
【請求項９】
前記サブブロックディスエーブル回路は、複数のサブブロックを無効にするように構成された、請求項１に記載の装置。
【請求項１０】
メモリデバイスへのアクセスの制御方法であって、
ブロックアドレスとサブブロックアドレスの受信と、
前記受信したブロックアドレス及びサブブロックアドレスが、欠陥があると判定されたメモリセルのサブブロックに関連付けられた記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定と、
前記受信されたブロックアドレス及びサブブロックアドレスが、前記記憶されたブロックアドレス及びサブブロックアドレスに一致するとの判定に応答して、前記記憶されたブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックの無効化と、
を含む方法。
【請求項１１】
前記受信されたブロックアドレス及びサブブロックアドレスが、記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、メモリに記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項１０に記載の方法。
【請求項１２】
前記受信されたブロックアドレス及びサブブロックアドレスがメモリに記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、連想記憶装置に記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項１１に記載の方法。
【請求項１３】
前記サブブロックの無効化は、メモリセルの垂直ストリングのドレイン選択ゲートトランジスタを駆動するように構成されたドライバの無効化を含む、請求項１２に記載の方法。
【請求項１４】
ブロックアドレスの受信と、
前記受信したブロックアドレスが、前記連想記憶装置とは別個の第２のメモリに前記記憶されたブロックアドレスと一致するか否かの判定と、
前記判定に応答して、前記記憶されたブロックアドレスに関連付けられたブロックの無効化と、
をさらに含む、請求項１２に記載の方法。
【請求項１５】
サブブロックの書き込み操作中に前記サブブロックに欠陥があると判定することと、
欠陥があると判定された前記サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを、前記記憶されたブロックアドレス及びサブブロックアドレスに対して、前記メモリに記憶することと、
をさらに含む、請求項１１に記載の方法。
【請求項１６】
前記サブブロックの読取操作中に、前記サブブロックに欠陥があると判定することと、
欠陥があると判定された前記サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを、前記記憶されたブロックアドレス及びサブブロックアドレスとして、前記メモリに記憶することと、
をさらに含む、請求項１１に記載の方法。
【請求項１７】
メモリセルのサブブロックは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、半導体材料を含むピラーに関連付けられている、請求項１１に記載の方法。
【請求項１８】
前記受信されたブロックアドレス及びサブブロックアドレスが、メモリに記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、スタティックランダムアクセスメモリに記憶されたブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項１１に記載の方法。
【請求項１９】
メモリデバイスの欠陥表示方法であって、
前記メモリデバイスのサブブロックに欠陥があると判定することと、
欠陥があると判定された前記メモリデバイスの前記サブブロックに関連付けられた情報を、メモリに記憶し、前記情報は、欠陥があると判定された前記サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスであることと、
を含む、方法。
【請求項２０】
前記ブロックアドレス及びサブブロックアドレスは、欠陥があると判定された前記サブブロックを含むサブブロックのグループに関連付けられている、請求項１９に記載の方法。
【請求項２１】
前記グループは２つのサブブロックを含む、請求項２０に記載の方法。
【請求項２２】
前記グループは、前記メモリデバイスの各ブロックのサブブロックの半分を含む、請求項２０に記載の方法。
【請求項２３】
前記メモリデバイスのブロックに欠陥があることを判定することと、
欠陥があると判定された前記メモリデバイスの前記ブロックに関連付けられた情報を第２のメモリに記憶することと、
をさらに含む、請求項１９に記載の方法。
【請求項２４】
欠陥があると判定されたメモリセルのサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶するメモリを備える、サブブロックディスエーブル回路であって、
前記記憶したブロックアドレス及びサブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記サブブロックを無効にするように構成されたサブブロックディスエーブル回路。
【請求項２５】
メモリデバイスのメモリ消去方法であって、
前記メモリデバイスの、メモリセルのサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶するメモリを調べることと、
前記サブブロックに関連付けられた前記ブロックアドレス及びサブブロックアドレスを、前記メモリで発見したことに応答して、前記サブブロックの消去検証手順を抑制または妨げることと、
を含む方法。
【請求項２６】
消去すべきメモリの各サブブロックのメモリアレイの監視を、
さらに含む、請求項２５に記載の方法。
【請求項２７】
前記ブロックのサブブロックが消去手順中に欠陥を生じた場合、前記ブロックのブロックアドレスを記憶することによって、ブロックにタグ付けすることを、さらに含む、
請求項２５に記載の方法。
【請求項２８】
メモリセルの複数のブロックであって、前記複数のブロックの少なくとも１つは２つ以上のサブブロックを含み、前記２つ以上のサブブロックの少なくとも１つは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、複数のメモリセルと選択トランジスタとを含む、メモリセルの複数のブロックと、
欠陥があると判定された前記メモリデバイスのサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶するメモリを含むメモリコントローラと、
を含む装置であって、前記メモリコントローラは、
前記メモリを調べて、受信したユーザアドレスのブロックアドレス及びサブブロックアドレスが、前記メモリに記憶したブロックアドレス及びサブブロックアドレスに一致するか否かを判定し、かつ、
受信したユーザアドレスのブロックアドレス及びサブブロックアドレスが、前記メモリに記憶された前記ブロックアドレス及びサブブロックアドレスに一致するという判定に応答して、前記メモリに記憶されたブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックを無効にする、ように構成された、装置。
【請求項２９】
前記メモリコントローラは、欠陥があると判定された前記メモリデバイスのブロックに関連付けられたブロックアドレスを記憶するための第２のメモリをさらに備える、請求項２８に記載の装置。
【国際調査報告】
2016511909.tif 000016
2016511909.tif 000017
2016511909.tif 000018
2016511909.tif 000019
2016511909.tif 000020