(57)【要約】  絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）素子は、半導体基体（２００）及びゲート酸化膜（２３４）を含む。半導体基体は、第１の型のドーパントをドープされる第１のウェル領域（２１６）及び第１のウェル領域内に配置される、逆の第２の型のドーパントをドープされる第２のウェル領域（２２０）を含む。ゲート酸化膜は、比較的薄い外側セクション（２４４）及び比較的厚い内部セクション（２４６）を含む。外側セクションは、第１のウェル領域及び第２のウェル領域上に配置される。内部セクションは、第２の型のドーパントをドープされる半導体基体の接合ゲート型電界効果トランジスタ領域（２１８）上に配置される。第２のウェル領域を通る導電チャネルは、ゲート信号がゲート酸化膜上に配置されるゲートコンタクト（２５０）に印加されているときに形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソースコンタクト及びドレインコンタクトと導電接続された半導体基体であって、
半導体基体が、半導体基体の第１の側に配置され、かつ第１の型のドーパントをドープした、半導体基体の第１の体積部を備える第１のウェル領域を含み、半導体基体が、半導体基体の第１の側に配置され、かつ逆極性の第２の型のドーパントをドープした、半導体基体の第２の体積部を備える第２のウェル領域を含み、第２のウェル領域が、第１のウェル領域内に配置されている半導体基体と、
半導体基体及びゲートコンタクトと接続されたゲート酸化膜であって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクションを含み、外側セクションが、半導体基体の第１のウェル領域及び第２のウェル領域上に配置されており、内部セクションが、半導体基体の接合ゲート型電界効果トランジスタ領域上に配置されており、半導体基体が、ゲート信号がゲートコンタクトに印加されているときに第２のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成されているゲート酸化膜と
を備える絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）素子。
【請求項２】
ゲート酸化膜の外側セクションの厚さ寸法が、ゲート酸化膜の内部セクションよりも小さい、請求項１記載のＩＧＦＥＴ素子。
【請求項３】
半導体基体が、半導体基体の接合ゲート型電界効果トランジスタ領域によって互いに分離された複数の第１のウェル領域を含む、請求項１記載のＩＧＦＥＴ素子。
【請求項４】
ゲート酸化膜の内部セクションが、複数の第１のウェル領域のうちの第１のウェル領域の第１のものから複数の第１のウェル領域のうちの第１のウェル領域の第２のものまでの、半導体基体の接合ゲート型電界効果トランジスタ領域上に延在する、請求項３記載のＩＧＦＥＴ素子。
【請求項５】
ゲート酸化膜の内部セクションが、少なくとも０．２５μｍ厚の厚さ寸法を有する、請求項１記載のＩＧＦＥＴ素子。
【請求項６】
ゲート酸化膜の内部セクションが、少なくとも０．５５μｍ厚の厚さ寸法を有する、請求項１記載のＩＧＦＥＴ素子。
【請求項７】
ゲート酸化膜の内部セクションが、少なくとも０．５５μｍ厚の厚さ寸法及び３０〜５０度のテーパ外縁角を有する、請求項１記載のＩＧＦＥＴ素子。
【請求項８】
テーパ外縁角が、４５度である、請求項７記載のＩＧＦＥＴ素子。
【請求項９】
第１のウェル領域を形成するために半導体基体の第１の体積部に関して第１の型のドーパントを半導体基体にドープするステップと、
第１のウェル領域内に配置される第２のウェル領域を形成するために半導体基体の第２の体積部に関して、逆極性の第２の型のドーパントを半導体基体にドープするステップと、
半導体基体上にゲート酸化膜を設けるステップであって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクションを含み、外側セクションが、半導体基体の第１のウェル領域及び第２のウェル領域上に配置され、内部セクションが、半導体基体の接合ゲート型電界効果トランジスタ領域上に配置されるステップと、
半導体基体の第１のウェル領域又は第２のウェル領域の少なくとも一方とソースコンタクトとを導電接続し、ドレインコンタクトと半導体基体とを導電接続し、ゲートコンタクトとゲート酸化膜とを導電接続するステップであって、半導体基体が、ゲート信号がゲートコンタクトに印加されているときに第２のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成されるステップと
を含む方法。
【請求項１０】
ゲート酸化膜を設けるステップが、外側セクションの厚さ寸法が内部セクションよりも小さくなるようにゲート酸化膜を形成することを含む、請求項９記載の方法。
【請求項１１】
ゲート酸化膜を設けるステップが、連続的な酸化膜体として外側セクション及び内部セクションを形成することを含む、請求項９記載の方法。
【請求項１２】
半導体基体の第１の体積部にドープするステップが、半導体基体の接合ゲート型電界効果トランジスタ領域によって互いに分離される複数の第１のウェル領域を形成するようにドープすることを含む、請求項９記載の方法。
【請求項１３】
ゲート酸化膜の内部セクションが、複数の第１のウェル領域のうちの第１のウェル領域の第１のものから複数の第１のウェル領域のうちの第１のウェル領域の第２のものまでの、半導体基体の接合ゲート型電界効果トランジスタ領域上に延在するように配置される、請求項１２記載の方法。
【請求項１４】
ゲート酸化膜の内部セクションが、少なくとも０．５５μｍ厚の厚さ寸法を有する、請求項９記載の方法。
【請求項１５】
ゲート酸化膜の内部セクションが、少なくとも０．５５μｍ厚の厚さ寸法及び３０〜５０度のテーパ外縁角を有する、請求項９記載の方法。
【請求項１６】
テーパ外縁角が、４５度である、請求項１５記載の方法。
【請求項１７】
第１の型のドーパントをドープした第１のウェル領域及び逆極性の第２の型のドーパントをドープした第２のウェル領域を有する半導体基体であって、第２のウェル領域が、第１のウェル領域内に配置されており、第１のウェル領域が、半導体基体の接合ゲート型電界効果トランジスタ領域によって互いに分離されており、半導体基体が、ドレインコンタクトと導電接続されるように構成されており、第１のウェル領域又は第２のウェル領域の少なくとも一方が、ソースコンタクトと導電接続されるように構成されている半導体基体と、
半導体基体上に配置され、かつゲートコンタクトと導電接続されるように構成されたゲート酸化膜であって、ゲート酸化膜が、半導体基体の接合ゲート型電界効果トランジスタ領域上に配置された内部セクション及び少なくとも部分的に第１のウェル領域上に配置された外側セクションを有し、ゲート酸化膜の内部セクションが、外側セクションの第２の厚さ寸法とは異なる第１の厚さ寸法を有するゲート酸化膜と
を備える絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）素子。
【請求項１８】
ゲート酸化膜の内部セクションの第１の厚さ寸法が、ゲート酸化膜の外側セクションの第２の厚さ寸法よりも大きい、請求項１７記載のＩＧＦＥＴ素子。
【請求項１９】
ゲート酸化膜の内部セクション及び外側セクションが、連続的な酸化膜体を形成している、請求項１７記載のＩＧＦＥＴ素子。
【請求項２０】
ゲート酸化膜の内部セクションの第１の厚さ寸法が、少なくとも０．２５μｍ厚の厚さ寸法を有する、請求項１７記載のＩＧＦＥＴ素子。
【請求項２１】
ゲート酸化膜の内部セクションが、少なくとも０．５５μｍ厚の厚さ寸法を有する、請求項１７記載のＩＧＦＥＴ素子。
【請求項２２】
ゲート酸化膜の内部セクションが、少なくとも０．５５μｍ厚の厚さ寸法及び３０〜５０度のテーパ外縁角を有する、請求項１７記載のＩＧＦＥＴ素子。
【請求項２３】
テーパ外縁角が、４５度である、請求項２２記載のＩＧＦＥＴ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタ素子及びその作製方法に関する。
【背景技術】
【０００２】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）素子は、導通状態と非導通状態との間で回路の電流の流れを切り替えるために使用される。ＭＯＳＦＥＴ素子は、ソース領域とドレイン領域との間で半導体上に配置されたゲート酸化膜と共に半導体のドープソース領域及びドープドレイン領域を含む。ソース領域は、ウェル領域とは逆極性の（ｏｐｐｏｓｉｔｅｌｙ  ｃｈａｒｇｅｄ）ドーパントをドープされ、より大きなドープウェル領域内に配置されている。ゲートコンタクトは、ゲート酸化膜上に配置され、ゲート酸化膜によって半導体から分離されている。電子信号は、ソース領域からドレイン領域まで半導体を通る導電パスを形成するためにゲートコンタクトに印加される。信号が、ゲートコンタクトから除去されると、導電パスはもはや存在しなくなり、半導体は、半導体を通って電流が流れることを阻止する。
【０００３】
ＭＯＳＦＥＴ素子の半導体には、非導通状態から導通状態に切り替える、ＭＯＳＦＥＴ素子の電気抵抗を示すオン抵抗特性が関連し得る。このオン抵抗特性は、ＭＯＳＦＥＴ素子の電力散逸損失を低減するために低下されてもよい。しかしながら、オン抵抗特性の低下は、ソースとドレインを接続するＦＥＴチャネルを減少させることによって達成され得るが、これは、パンチスルー破壊につながり得る。さらに、パンチスルーは、ＭＯＳＦＥＴ素子の出力コンダクタンスの増加及びＭＯＳＦＥＴ素子の動作電圧の上限の低下をもたらし得る。
【０００４】
パンチスルーが発生する可能性を低下させるために、半導体のウェル領域のドーパント濃度が増加されてもよい。しかしながら、ドーパント濃度のこのような増加は、ＭＯＳＦＥＴ素子を非導通状態から導通状態に切り替えるためにゲートコンタクトに印加される信号に必要な電圧の増加をもたらし得る。非導通状態の間、ゲートには、チャネル導通に必要な閾値未満にバイアスが印加されており、ゲートは、通常、ソース電位以下の電位にある（例えば、ＮチャネルＦＥＴの場合、負のゲートバイアス値）。素子が、その完全な遮断状態にあるとき、遮断接合部の低濃度にドープした側の空乏層電荷が、界面に向かって遮断接合部の分離を貫いてゲート電極に至る電界を発生させる。半導体とゲート酸化膜の誘電率の比は、比誘電率の比だけ表面に対して垂直な電界強度成分を増幅させる（例えば、Ｅｏｘ＝（εＳｉＣ／εｏｘ）＊Ｅｓｉｃ）。ＳｉＣ及びシリコン酸化膜の界面の場合、この垂直な電界は、酸化膜において２．５倍に強化される。ゲート酸化膜に発生する電界が増加するため、ゲート酸化膜材料の破壊に起因して、ＭＯＳＦＥＴ素子の信頼性及び／又は耐用年数が低下し得る。したがって、導電チャネルの適切なＦＥＴ動作に相応しく、遮断接合部間の空間を覆うゲート酸化膜の電界強度を低下させることが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０３２９１９号公報
【発明の概要】
【０００６】
一実施形態では、半導体基体及びゲート酸化膜を含む絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）素子が提供される。半導体基体は、ソースコンタクト及びドレインコンタクトと導電接続される。半導体基体は、半導体基体の第１の側に配置され、かつ第１の型のドーパントをドープされる、半導体基体の第１の体積部を備える第１のウェル領域を含む。また、半導体基体は、半導体基体の第１の側に配置され、かつ逆極性の第２の型のドーパントをドープされる、半導体基体の第２の体積部を備える第２のウェル領域を含む。第２のウェル領域は、第１のウェル領域内に配置される。ゲート酸化膜は、半導体基体及びゲートコンタクトと接続される。ゲート酸化膜は、互いに異なる厚さ寸法を有する外側セクション及び内部セクションを含む。外側セクションは、半導体基体の第１のウェル領域及び第２のウェル領域上に配置される。内部セクションは、半導体基体の接合ゲート型電界効果トランジスタ領域上に配置される。半導体基体は、ゲート信号がゲートコンタクトに印加されているときに第２のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成される。
【０００７】
別の実施形態では、第１のウェル領域を形成するために半導体基体の第１の体積部に関して第１の型のドーパントを半導体基体にドープするステップ及び第２のウェル領域を形成するために半導体基体の第２の体積部に関して逆極性の第２の型のドーパントを半導体基体にドープするステップを含む方法が提供される。第２のウェル領域は、第１のウェル領域内に配置される。また、本方法は、半導体基体上にゲート酸化膜を設けるスッテプを含む。ゲート酸化膜は、内部セクション以下の厚さを有する外側セクションを含む。外側セクションは、半導体基体の第１のウェル領域及び第２のウェル領域上に配置される。内部セクションは、半導体基体の接合ゲート型電界効果トランジスタ領域上に配置される。本方法は、半導体基体の第１のウェル領域又は第２のウェル領域の少なくとも一方とソースコンタクトとを導電接続し、ドレインコンタクトと半導体基体とを導電接続し、ゲートコンタクトとゲート酸化膜とを導電接続するステップをさらに含む。半導体基体は、ゲート信号がゲートコンタクトに印加されているときに第２のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成される。
【０００８】
別の実施形態では、半導体基体及びゲート酸化膜を含む別のＩＧＦＥＴ素子が提供される。半導体基体は、第１の型のドーパントをドープされる第１のウェル領域及び逆極性の第２の型のドーパントをドープされる第２のウェル領域を有する。第２のウェル領域は、第１のウェル領域内に配置される。第１のウェル領域は、半導体基体の接合ゲート型電界効果トランジスタ領域によって互いに分離される。半導体基体は、ドレインコンタクトと導電接続されるように構成され、第１のウェル領域又は第２のウェル領域の少なくとも一方は、ソースコンタクトと導電接続されるように構成される。ゲート酸化膜は、半導体基体上に配置され、また、ゲートコンタクトと導電接続されるように構成される。ゲート酸化膜は、半導体基体の接合ゲート型電界効果トランジスタ領域上に配置される内部セクション及び少なくとも部分的に第１のウェル領域上に配置される外側セクションを有する。ゲート酸化膜の内部セクションは、外側セクション以上の第１の厚さ寸法を有する。
【０００９】
本発明の主題は、以下のような添付図面を参照しながら非限定的な実施形態に関する以下の説明を検討することによってより良く理解される。
【図面の簡単な説明】
【００１０】
【図１】スイッチングシステムの一実施形態のブロック図である。
【図２】図１に示す絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）素子の一実施形態の断面図である。
【図３】一例に係るＩＧＦＥＴ素子の断面図である。
【図４】図３に示すＩＧＦＥＴ素子における電界と位置との関係を示す。
【図５】別の例に係るＩＧＦＥＴ素子の断面図を示す。
【図６】図５に示すＩＧＦＥＴ素子における電界と位置との関係を示す。
【図７】別の例に係るＩＧＦＥＴ素子の断面図を示す。
【図８】図７に示すＩＧＦＥＴ素子における電界と位置との関係を示す。
【図９】別の例に係るＩＧＦＥＴ素子の断面図を示す。
【図１０】図９に示すＩＧＦＥＴ素子における電界と位置との関係を示す。
【図１１】ＩＧＦＥＴ素子を設けるための方法の一実施形態のフローチャートである。
【図１２Ａ】一実施形態に係る０．０５μｍの、ＪＦＥＴ領域上の酸化膜厚を有するＩＧＦＥＴ素子の断面図を示す。
【図１２Ｂ】図１２Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。
【図１３Ａ】一実施形態に係る０．１μｍの、ＪＦＥＴ領域上の酸化膜厚を有するＩＧＦＥＴ素子の断面図を示す。
【図１３Ｂ】図１３Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。
【図１４Ａ】一実施形態に係る０．１５μｍの、ＪＦＥＴ領域上の酸化膜厚を有するＩＧＦＥＴ素子の断面図を示す。
【図１４Ｂ】図１４Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。
【図１５Ａ】一実施形態に係る０．２５μｍの、ＪＦＥＴ領域上の酸化膜厚を有するＩＧＦＥＴ素子の断面図を示す。
【図１５Ｂ】図１５Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。
【図１６Ａ】一実施形態に係る０．５５μｍの、ＪＦＥＴ領域上の酸化膜厚を有するＩＧＦＥＴ素子の断面図を示す。
【図１６Ｂ】図１６Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。
【図１７Ａ】一実施形態に係る０．５５μｍの、ＪＦＥＴ領域上の酸化膜厚及び９０度の酸化膜のテーパ角を有するＩＧＦＥＴ素子の断面図を示す。
【図１７Ｂ】図１７Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。
【図１８Ａ】一実施形態に係る０．５５μｍの、ＪＦＥＴ領域上の酸化膜厚及び４５度の酸化膜のテーパ角を有するＩＧＦＥＴ素子の断面図を示す。
【図１８Ｂ】図１８Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。
【図１９Ａ】一実施形態に係る０．５５μｍの、ＪＦＥＴ領域上の酸化膜厚及び約１７度の酸化膜のテーパ角を有するＩＧＦＥＴ素子の断面図を示す。
【図１９Ｂ】図１９Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。
【図２０Ａ】一実施形態に係る０．２μｍの、ＪＦＥＴ領域上の酸化膜厚及び４５度の酸化膜のテーパ角を有するＩＧＦＥＴ素子の断面図を示す。
【図２０Ｂ】図２０Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。
【発明を実施するための形態】
【００１１】
以下では、本発明の主題の例示的な実施形態を詳細に参照する。その例は、添付図面に示す。可能な限り、図面の全体を通して使用される同じ参照符号が、同じ又は同様の部分を指示する。本明細書で説明されている少なくとも１つの実施形態は、１つ以上の負荷への比較的高い電流の流れを制御するスイッチとして、又はこのようなスイッチに使用され得る電力用の絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）素子（金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）など）を実現する。本明細書の説明は、ＩＧＦＥＴ素子を形成するために使用され得る材料の例を提供しているが、代替的に、１種類以上の他の材料が使用されてもよい。
【００１２】
図１は、スイッチングシステム１００の一実施形態のブロック図である。スイッチングシステム１００は、電源１０２（例えば、電力網、風力タービン、太陽電池素子、及びバッテリーなど）から電気負荷１０４（例えば、電気モータ又は電流を受けたときに機能を実行するか、もしくは後の使用のために電流を蓄電する他の装置）への電流の流れを制御するために使用され得る。スイッチングシステム１００は、電源１０２及び負荷１０４と導電接続された少なくとも１つのＩＧＦＥＴ素子１０６（図１の「制御スイッチ」）を含む。ＩＧＦＥＴ素子１０６は、制御ユニット１０８と通信可能に接続される（例えば、１つ以上の有線及び／又は無線接続によって接続される）。制御ユニット１０８は、オン（導通）状態又はオフ（閉）状態の間でＩＧＦＥＴ素子１０６を自動的に切り替えるか、又は切り替えるために手動で制御されるプロセッサ、コントローラ、又は他の論理ベースの装置を含んでもよい。ＩＧＦＥＴ素子１０６は、オン状態にあると、電源１０２からの電流がＩＧＦＥＴ素子１０６を通って負荷１０４に伝導されることを可能にする。ＩＧＦＥＴ素子１０６は、オフ状態にあると、電流がＩＧＦＥＴ素子１０６を通って電源１０２から負荷１０４に流れることを阻止する。
【００１３】
図２は、ＩＧＦＥＴ素子１０６の一実施形態の断面図である。ＩＧＦＥＴ素子１０６は、導通ソース端子２０２及び導通ドレイン端子２０４と接続されている半導体基体２００を含む。ソース端子２０２は、電源１０２（図１に示す）と導電接続されてもよく、ドレイン端子２０４は、負荷１０４（図１に示す）と導電接続されてもよい。図示の実施形態では、導電ドレインコンタクト２０６は、半導体基体２００の底面２０８に沿って配置され、ドレイン端子２０４が、コンタクト２０６と導電接続されている。ソース端子２０２は、ソース端子２０２がソースコンタクト２１０と導電接続されるように半導体基体２００の上面２１２に配置される導電ソースコンタクト２１０と導電接続されてもよい。ソースコンタクト２１０は、１種類以上の導電性材料（金属、金属合金、及びポリシリコンなど）から形成されてもよいし、或いはこれを含んでもよい。
【００１４】
半導体基体２００は、ドープ半導体材料（ｎ型ドーパント（例えば、窒素又はリン）をドープした炭化ケイ素（ＳｉＣ）など）を含んでもよいし、或いはこれから形成されてもよい。半導体基体２００は、半導体基体２００がｎ−物質となるように比較的低濃度にドープされてもよい。或いは、半導体基体２００は、より高濃度にドープされてもよく、及び／又はｐ型ドーパント（例えば、アルミニウム又はホウ素）をドープされてもよい。別の実施形態では、半導体基体２００は、別の種類の半導体材料から形成される。
【００１５】
図示の実施形態では、半導体基体２００は、半導体基体２００の底面２０８に沿ってドープ層２１４を有する。ドープ層２１４は、半導体基体２００と同じ型のドーパント（例えば、ｎ型ドーパント）をドープされてもよく、及び／又は半導体基体２００よりも高濃度にドープされてもよい（例えば、ｎ＋物質であってもよい）。
【００１６】
半導体基体２００は、半導体基体２００とは異なる型の（例えば、逆極性の）ドーパントをドープした、半導体基体２００の体積部を表すドープした第１のウェル領域２１６を含む。例えば、第１のウェル領域２１６には、ｐ型ドーパントがドープされてもよい。図２に示すように、第１のウェル領域２１６は、第１のウェル領域２１６が半導体基体２００の全体未満を含み、半導体基体２００が第１のウェル領域２１６よりも著しく大きくなる（例えば、体積において）ように半導体基体２００内に配置されてもよい。
【００１７】
一実施形態では、第１のウェル領域２１６は、半導体基体２００に比べて高濃度にドープされる（例えば、第１のウェル領域２１６は、ｐ＋ドープした体積部であってもよい）。第１のウェル領域２１６は、互いに横方向に離間されており、半導体基体２００の分離領域２１８によって互いに分離されている。分離領域２１８は、接合ゲート型電界効果トランジスタ（ＪＦＥＴ）領域と呼ばれる場合もある。分離領域２１８の幅寸法２５４は、図２に示すように半導体基体２００において一方の第１のウェル領域２１６から他方の第１のウェル領域２１６まで横方向に延在してもよい。
【００１８】
半導体基体２００は、第１のウェル領域２１６とは異なる型の（例えば、逆極性の）ドーパントをドープした、半導体基体２００の体積部を表すドープした第２のウェル領域２２０を含む。例えば、第２のウェル領域２２０には、ｎ型ドーパントがドープされてもよい。一実施形態では、第２のウェル領域２２０は、半導体基体２００よりも高濃度にドープされる（例えば、第２のウェル領域２２０は、ｎ＋ドープした体積部であってもよい）。
【００１９】
図２に示すように、第２のウェル領域２２０は、第２のウェル領域２２０が、第１のウェル領域２１６の全体未満を含み、第１のウェル領域２１６に囲まれるように半導体基体２００の第１のウェル領域２１６内に配置されてもよい。第２のウェル領域２２０は、第１のウェル領域２１６が半導体基体２００の上面２１２から半導体基体２００内に延在する深さ寸法２２４よりも小さな深さ寸法２２２だけ半導体基体２００内に延在してもよい。第２のウェル領域２２０は、第１のウェル領域２１６が半導体基体２００において横方向に延在する幅寸法２２８よりも小さな幅寸法２２６だけ半導体基体２００において横方向に延在してもよい。
【００２０】
ゲート誘電体２３４は、半導体基体２００の上面２１２に配置されている。ゲート誘電体２３４は、非導電性材料（二酸化ケイ素又は電流を通さない何らかの他の材料など）を含むか、或いはこれから形成される。ゲート誘電体２３４は、半導体基体２００の上面２１２の、端部２３６、２３８間にわたって横方向に延在する。図示の実施形態では、両側の端部２３６、２３８は、ゲート酸化膜２３４が分離領域２１８にわたって延在する連続体となるように第１のウェル領域２１６及び第２のウェル領域２２０上に直接配置される。
【００２１】
ゲート誘電体２３４の厚さ寸法２４０、２４２は、異なるセクション２４４、２４６、２４８を形成するように階段状になっている。ゲート酸化膜２３４は、連続体であり、これにより、酸化膜セクション２４４、２４６、２４８は、互いにつながっていて、互いに分離されないようになっていてもよい。外側セクション２４４、２４８は、内部酸化膜セクション２４６の両側に配置されている。第１の外側酸化膜セクション２４４は、第１の端部２３６から内部酸化膜セクション２４６まで延在し、第２の外側酸化膜セクション２４８は、第２の端部２３８から内部酸化膜セクション２４６まで延在する。或いは、１つ以上の他の厚さ寸法を有する１つ以上の他の酸化膜セクションが設けられてもよい。
【００２２】
図示の実施形態では、内部酸化膜セクション２４６は、分離領域２１８（ＪＦＥＴ）上に配置されている。例えば、内部酸化膜セクション２４６は、第１のウェル領域２１６上に延在しなくてもよく、分離領域２１８上の領域に制限されてもよい。外側酸化膜セクション２４４、２４８は、第１のウェル領域２１６及び第２のウェル領域２２０の一部の上に配置されてもよい。内部酸化膜セクション２４６の厚さ寸法２４２は、一実施形態では外側酸化膜セクション２４４、２４８の厚さ寸法２４０よりも大きい。例えば、外側酸化膜セクション２４４、２４８の厚さ寸法２４０は、０．０５μｍ未満であってもよく、内部酸化膜セクション２４６の厚さ寸法２４２は、０．０５μｍ超であってもよい。一実施形態では、厚さ寸法２４２は、０．１μｍ以上であってもよい。別の実施形態では、厚さ寸法２４２は、０．２５μｍ以上であってもよい。或いは、厚さ寸法２４２は、０．５５μｍ以上であってもよい。内部酸化膜セクション２４６の厚さ寸法２４２は、外側酸化膜セクション２４４、２４８の厚さ寸法２４０に基づいてもよい。例えば、厚さ寸法２４２は、厚さ寸法２４０の整数倍（２倍、５倍、１１倍、又は他の整数倍など）であってもよい。或いは、厚さ寸法２４２は、厚さ寸法２４０の非整数倍であってもよい。
【００２３】
導電ゲートコンタクト２５０は、ゲート酸化膜２３４上に配置されている。ゲートコンタクト２５０は、１種類以上の導電性材料（金属、金属合金、及びポリシリコンなど）から形成されてもよいし、或いはこれを含んでもよい。ゲートコンタクト２５０は、ゲート酸化膜２３４によって半導体基体２００から分離されてもよい。ゲート酸化膜２３４は、ゲートコンタクト２５０が半導体基体２００に接触することを防止する。ゲートコンタクト２５０は、図示の実施形態ではゲート酸化膜２３４の全体にわたって連続的に延在している。或いは、ゲートコンタクト２５０は、ゲート酸化膜２３４の一部の上にわたってしか延在していなくてもよい。ゲートコンタクト２５０は、導通ゲート端子２５２と導電接続されている。ゲート端子２５２は、制御ユニット１０８が以下で説明されるように電気的ゲート信号をゲート端子２５２に印加する時点を制御することができるように制御ユニット１０８（図１に示す）と導電接続されてもよい。
【００２４】
動作時、ソース端子２０２は、電源１０２（図１に示す）と導電接続されてもよく、ドレイン端子２０４は、負荷１０４（図１に示す）と導電接続されてもよい。ゲート信号が、ゲート端子２５２に印加されていないとき、又は、ＩＧＦＥＴ素子１０６のターンオン電圧（しきい電圧）よりも低い電圧を有するゲート信号が、ゲート端子２５２に印加されているとき、ＩＧＦＥＴ素子１０６は、遮断状態又は非導通状態にある。遮断状態又は非導通状態にあるとき、大量の電流は、ソース端子２０２及びドレイン端子２０４を通って流れない。制御ユニット１０８（図１に示す）は、ＩＧＦＥＴ素子１０６のしきい電圧に一致するか、又はこれを上回る電圧を有するゲート信号をゲート端子２５２に印加するために制御されてもよい。このようなゲート信号が印加されているとき、半導体基体２００内の比較的高い濃度の負電荷キャリア（電子など）は、ＦＥＴチャネル領域（２１６の、半導体表面に沿った部分）に引き寄せられる。負電荷キャリアは、第２のウェル領域２２０から引き寄せられ得る。
【００２５】
比較的高い濃度の負電荷キャリアは、第１のウェル領域２１６と第２のウェル領域２２０との間の半導体基体２００の表面に沿ったチャネル領域に反転層を形成する。反転層は、第１のウェル領域２１６とゲート誘電体２３４との界面の位置又は近傍において半導体基体２００に導電チャネルを形成する。ゲート信号が、十分に大きな電圧を有する場合、形成される導電チャネルは、ソース端子２０２に印加される電流が、ソースコンタクト２１０及び半導体基体２００を通り（例えば、導電チャネルを通り）、ドレインコンタクト２０６を介してドレイン端子２０４に流れることを可能にする。ゲート信号が除去される（ＩＧＦＥＴ素子１０６のしきい電圧未満にゲート信号の電圧を低下させることなどによって）と、導電チャネルは、もはや形成されず、電流は、半導体基体２００を通ってドレイン端子２０４に流れことができなくなり得る。ゲート信号の印加は、このような方法で電源１０２（図１に示す）から負荷１０４（図１に示す）への電流の流れを制御するために使用され得る。
【００２６】
一実施形態では、ドープ表面領域２３０の存在のみが、ＳｉＣ及びＳｉＯ2の界面におけるピーク電界を増加させ得るのではない。ドープ表面領域２３０は除外され得るものであり、ゲート酸化膜の下の（例えば、酸化膜−半導体の界面における）ピーク電界が、ＪＦＥＴ領域の真ん中にあることから、反転状態のＪＦＥＴ領域の正味濃度が重要であり得る。
【００２７】
図３は、一例に係るＩＧＦＥＴ素子３００の断面図である。図２に示すＩＧＦＥＴ素子１０６と同様に、ＩＧＦＥＴ素子３００は、半導体基体３０２、第１のウェル領域３０４、第２のウェル領域３０６、ゲート酸化膜３１０、及び導電ゲートコンタクト２５０を含む。図３には、ＩＧＦＥＴ素子３００の一部しか示していない。例えば、さらにＩＧＦＥＴ素子３００は、別の第１のウェル領域３０４及び／又は第２のウェル領域３０６を含んでもよく、層２１４（図２に示す）と同様のドープ層、ドレイン２０６（図２に示す）と同様のドレイン、及びソースコンタクト２１０（図２に示す）と同様のコンタクトを含んでもよい。
【００２８】
ＩＧＦＥＴ素子３００のゲート酸化膜３１０は、図示の例において０．０５μｍの一定の厚さ寸法３２２を有する。例えば、ゲート酸化膜３１０は、図２に示すＩＧＦＥＴ素子１０６と同様のより厚い内部セクション及びより薄い外側セクションを有さなくてもよい。
【００２９】
引き続き図３に関連して、図４は、遮断（オフ）状態で動作中の、図３に示すＩＧＦＥＴ素子３００における電界と位置との関係４００、４０２を示す。関係４００、４０２は、水平軸３１４（ＩＧＦＥＴ素子３００の左側面からの横方向距離を表す）及び垂直軸４０４（１０００００Ｖ／ｃｍ（例えば、（Ｖ／ｃｍ3）×１０6）の単位で電界の大きさを表す）に沿って示してある。ＩＧＦＥＴ素子３００の左側面からの距離を表す水平軸３１４及び半導体基体３０２の上面３１８からの距離を表す垂直軸３１６が示してある。
【００３０】
関係４００は、水平軸３１４の異なる横方向距離における半導体基体３０２の電界の大きさを示す。関係４０２は、水平軸３１４の異なる横方向距離におけるゲート酸化膜３１０の電界の大きさを示す。図４に示すように、ゲート酸化膜３１０の電界は、ＩＧＦＥＴ素子３００の左側面から第１のウェル領域３０４と半導体基体３０２の残りとの界面までの横方向距離（例えば、約３．０５μｍ）では半導体基体３０２の電界よりも小さい。この界面を越える横方向距離では、ゲート酸化膜３１０の電界の方が大きくなっている。図示のモデル結果において、ゲート酸化膜３１０の電界は、４０２００００Ｖ／ｃｍ3の値に近づいている（例えば、５．０８μｍ以上の横方向距離において）。
【００３１】
図５、図７、及び図９は、別の例に係るＩＧＦＥＴ素子５００、７００、９００の断面図を示す。図２に示すＩＧＦＥＴ素子１０６と同様に、ＩＧＦＥＴ素子５００、７００、９００は、半導体基体５０２、７０２、９０２と、第１のウェル領域５０４、７０４、９０４と、第２のウェル領域５０６、７０６、９０６と、ゲート酸化膜５１０、７１０、９１０と、導電コンタクト５１２、７１２、９１２とを含む。図５、図７、及び図９には、ＩＧＦＥＴ素子５００、７００、９００の一部しか示していない。例えば、さらにＩＧＦＥＴ素子５００、７００、９００は、第１のウェル領域５０４、７０４、９０４及び／又は第２のウェル領域５０６、７０６、９０６を含んでもよく、層２１４（図２に示す）と同様のドープ層と、カソード２０６（図２に示す）と同様のカソードと、ソースコンタクト２１０（図２に示す）と同様のコンタクトとを含んでもよい。
【００３２】
ゲート酸化膜５１０、７１０、９１０は、図２に示すゲート酸化膜２３４と同様の形状を有する。例えば、ゲート酸化膜５１０、７１０、９１０は、ゲート酸化膜５１０、７１０、９１０の他のセクション（例えば、外側セクション）よりも厚い内部セクション５１４、７１４、９１４を有する。図示の実施形態では、ゲート酸化膜５１０、７１０、９１０の内部セクション５１４、７１４、９１４の厚さ寸法５１６、７１６、９１６は、それぞれ０．１μｍ、０．２５μｍ、及び０．５５μｍである。或いは、他の厚さ寸法５１６、７１６、９１６が使用されてもよい。
【００３３】
図５、図７、及び図９に、ＩＧＦＥＴ素子５００、７００、９００の左側面からの距離を表す水平軸３１４及び半導体基体５０２、７０２、９０２の上面からの距離を表す垂直軸３１６を示す。
【００３４】
引き続き図５、図７、及び図９に関連して、図６、図８、及び図１０は、それぞれ図５、図７、及び図９に示すＩＧＦＥＴ素子５００、７００、９００における電界と位置との関係を示す。例えば、図６は、ＩＧＦＥＴ素子５００についての関係６００、６０２を示しており、図８は、ＩＧＦＥＴ素子７００についての関係８００、８０２を示しており、図１０は、ＩＧＦＥＴ素子９００についての関係１０００、１００２を示す。
【００３５】
図６、図８、及び図１０に示す関係は、水平軸３１４（対応するＩＧＦＥＴ素子の左側面からの横方向距離を表す）及び垂直軸４０４（１０００００Ｖ／ｃｍ（例えば、（Ｖ／ｃｍ3）×１０6）の単位で電界の大きさを表す）に沿って示してある。
【００３６】
関係６００、８００、１０００は、水平軸３１４の異なる横方向距離における半導体基体５０２、７０２、９０２の電界の大きさを示す。関係６０２、８０２、１００２は、水平軸３１４の異なる横方向距離におけるゲート酸化膜５１０、７１０、９１０の電界の大きさを示す。図４、図６、図８、及び図１０に示すように、ゲート酸化膜３１０、５１０、７１０、９１０の電界は、ゲート酸化膜の内部セクションの厚さ寸法の増加に応じて低下している。ゲート酸化膜３１０の電界は、４０２００００Ｖ／ｃｍ3の値に近づいており、ゲート酸化膜５１０の電界は、４００００００Ｖ／ｃｍ3の値に近づいており、ゲート酸化膜７１０の電界は、３０４００００Ｖ／ｃｍ3の値に近づいており、ゲート酸化膜９１０の電界は、わずか２２５００００Ｖ／ｃｍ3の値に近づいている。
【００３７】
上で説明したように、ゲート酸化膜３１０、５１０、７１０、９１０の内部セクションに関連する厚さ寸法３２２、５１６、７１６、９１６は、それぞれ０．０５μｍ、０．１μｍ、０．２５μｍ、及び０．５５μｍである。ゲート酸化膜中の電界の他の低下は、内部セクションの他の厚さ寸法によって実現されてもよい。例えば、ゲート酸化膜の内部セクションの厚さ寸法は、ゲート酸化膜の電界が３７５００００Ｖ／ｃｍ3の値に近づくように０．４μｍに増加されてもよい。したがって、一実施形態では、ＩＧＦＥＴ素子のゲート酸化膜の内部セクションの厚さ寸法を増加させることは、第１のウェル領域のドーパント濃度が増加されるとき、及び／又はドープ表面領域が上で説明したように、従来のＩＧＦＥＴ素子とは異なってＩＧＦＥＴ素子に設けられるときにゲート酸化膜の電界の低下をもたらし得る。また、上で説明したように、ゲート酸化膜の電界の低下は、ＩＧＦＥＴ素子の耐用年数又は寿命を増加させ得る。
【００３８】
図１２〜図１６は、６．５ｋＶの酸化膜の電界における、ＪＦＥＴ領域上の次第に厚くされている酸化膜の効果を示す。図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、及び図１６Ａは、ＪＦＥＴ領域上に異なる酸化膜厚（ｔJFET OX）を有するＩＧＦＥＴ素子の異なる実施形態の断面図を示す。図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、及び図１６Ｂは、対応する図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、及び図１６Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。図１２ＡにおけるＪＦＥＴ領域上の酸化膜厚は、０．０５μｍであり、図１３Ａでは０．１μｍであり、図１４Ａでは０．１５μｍであり、図１５Ａでは０．２５μｍであり、図１６Ａでは０．５５μｍである。より厚い酸化膜は、中央の電界を低下させるが、より薄い酸化膜の部分とより厚い酸化膜の部分との間の移行縁部の電界を犠牲にしている。
【００３９】
図１７〜図２０は、電界が４．０Ｍｖ／ｃｍ未満に維持されていること共に酸化膜のテーパ角及び酸化膜厚の効果を示す。図１７Ａ、図１８Ａ、図１９Ａ、及び図２０Ａは、異なる酸化膜のテーパ角を有するＩＧＦＥＴ素子の異なる実施形態の断面図を示す。ＪＦＥＴ領域上の酸化膜厚（ｔJFET OX）は、図１７Ａ、図１８Ａ、及び図１９Ａでは０．５５μｍであり、図２０Ａでは０．２μｍである。酸化膜のテーパ角は、図１７Ａでは約９０度であり、図１８Ａ及び図２０Ａでは約４５度であり、図１９Ａでは約１７度である。別の実施形態では、酸化膜のテーパ角は、７５〜１０５度、３０〜５０度、又は１０〜３０度であってもよい。
【００４０】
図１７Ｂ、図１８Ｂ、図１９Ｂ、及び図２０Ｂは、対応する図１７Ａ、図１８Ａ、図１９Ａ、及び図２０Ａに示す素子のＳｉＣ−ＳｉＯ2の界面に沿って電界を示す。一実施形態では、図１８Ａ及び図１８Ｂは、一実施形態では改善された解決策を提供する６度のテーパによる、酸化膜の厚さ及びテーパ角のさらなる最適化を示す。
【００４１】
ＳｉＯ2の電界は、導電チャネル（ｐウェル領域）上にゲート酸化膜のより厚い部分を設けないことによって素子のオン状態抵抗を損なわずに、図１２〜図１６に示すようにＪＦＥＴ領域上の酸化膜厚を最大で０．５μｍに増加することによって効果的に低下され得る。電界は、ＪＦＥＴ領域の中央では３ＭＶ／ｃｍ未満に低下されているにもかかわらず、電界集中（ｆｉｅｌｄ  ｃｒｏｗｄｉｎｇ）に起因して厚い酸化膜領域の隅の近傍では、その値は、最大で６ＭＶ／ｃｍまで上昇し得ることに留意すべきである。これは、４ＭＶ／ｃｍ以下の電界という信頼性要求を超えてしまっている。酸化膜厚のさらなる最適化は、０．１５μｍのＳｉＯ2が、ＪＦＥＴ領域の中央及び厚い酸化膜領域の隅の近傍において同じ電界値（〜３．８ＭＶ／ｃｍ）を実現することを示す。
【００４２】
厚い酸化膜の隅の近傍における電界のさらなる抑制は、酸化膜に傾斜をつけることによって（例えば、勾配付き構造を設けることによって）得られてもよい。図１９Ａ及び図１９Ｂに示すように、約１７度の角度を有する０．５μｍの勾配付き酸化膜は、隅の電界が６ＭＶ／ｃｍから４．５ＭＶ／ｃｍに低下されることを可能にする。酸化膜の厚さ及び勾配角度のさらなる最適化が、図１８Ａ及び図１８Ｂに示すが、勾配角度が、勾配のない例において薄い酸化膜から厚い酸化膜にかけての移行縁部に発生するピークＪＦＥＴ電界を低下させ得ることが分かる。図１４に示す実施形態は、４．０ＭＶ／ｃｍ未満の電界を有する。
【００４３】
図１１は、ＩＧＦＥＴ素子を設けるための方法１１００の一実施形態のフローチャートである。方法１１００は、本明細書で説明されているＩＧＦＥＴ素子（図１、図５、図７、及び図９に示すＩＧＦＥＴ素子１０６、５００、７００、及び／又は９００）の１種類以上を形成するために使用されてもよい。本明細書では、図２に示すＩＧＦＥＴ素子１０６の構成要素を参照しているが、説明は、本明細書で示され、説明されている他のＩＧＦＥＴ素子５００、７００、９００の同様の又は同じ構成要素にも同様に当てはまり得る。
【００４４】
１１０２において、半導体基体が設けられる。例えば、半導体材料（ＳｉＣなど）の層が設けられてもよい。或いは、別の種類の材料が使用されてもよい。層は、基板上に堆積されるか、もしくはエピタキシャル成長される層であってもよいし、或いは半導体ウェハとして設けられてもよい。一実施形態では、半導体基体には、ｎ型ドーパントなどがドープされる。半導体基体は、半導体基体がｎ−ドープ体となるように比較的低濃度にドープされてもよい。或いは、ｐ型ドーパントが使用されてもよい。
【００４５】
一実施形態では、半導体基体は、導電ドレインが接続される、半導体基体の面の位置又は近傍にドープ層を含んでもよい。例えば、一般的に層２１４は、基体層２００が高濃度ドープ基板２１４上にエピタキシャル成長されるときに形成される。
【００４６】
１１０４において、第１のウェル領域が、半導体基体に形成される。例えば、第１のウェル領域２１６が、半導体基体２００の対応する体積部にドープすることによって形成されてもよい。一実施形態では、第１のウェル領域２１６は、除去可能なマスクによって半導体基体２００の体積部を覆い（例えば、フォトリソグラフィを用いて）、第１のウェル領域２１６へのドーパントの拡散及び／又はイオン注入を行うことによって形成される。次に、除去可能なマスクが、半導体基体２００から除去される。第１のウェル領域２１６は、半導体基体２００のドーパントとは逆極性のドーパントを用いて形成されてもよい。例えば、半導体基体２００に、ｎ型ドーパントがドープされる場合、第１のウェル領域２１６は、ｐ型ドーパントを用いて形成されてもよい。或いは、半導体基体２００に、ｐ型ドーパントがドープされる場合、第１のウェル領域２１６は、ｎ型ドーパントを用いて形成されてもよい。
【００４７】
一実施形態では、第１のウェル領域２１６は、半導体基体２００に比べて著しく高濃度にドープされてもよい。第１のウェル領域２１６は、第１のウェル領域２１６が、半導体基体２００のドーパント濃度に比べて少なくとも一桁高い（例えば、１０倍の）ドーパント濃度を有するとき、より高濃度にドープされ得る。或いは、第１のウェル領域２１６は、第１のウェル領域２１６が、半導体基体２００のドーパント濃度に比べて少なくとも二桁高い（例えば、１００倍の）ドーパント濃度を有するとき、より高濃度にドープされ得る。別の実施形態では、第１のウェル領域２１６は、第１のウェル領域２１６が、半導体基体２００のドーパント濃度に比べて少なくとも三桁高い（例えば、１０００倍の）ドーパント濃度を有するとき、より高濃度にドープされ得る。しかしながら、ドーパント濃度の差に関して他の異なる桁数が使用されてもよい。
【００４８】
１１０６において、第２のウェル領域が半導体基体に形成される。例えば、第２のウェル領域２２０が、第１のウェル領域２１６の内部の、半導体基体２００の対応する体積部にドープすることによって形成されてもよい。第２のウェル領域２２０は、除去可能なマスクによって半導体基体２００の体積部を覆い（例えば、フォトリソグラフィを用いて）、第２のウェル領域２２０へのドーパントの拡散及び／又はイオン注入を行うことによって形成されてもよい。次に、除去可能なマスクが、半導体基体２００から除去される。第２のウェル領域２２０は、第１のウェル領域２１６のドーパントとは逆極性のドーパントを用いて形成されてもよい。例えば、第１のウェル領域２１６に、ｐ型ドーパントがドープされる場合、第２のウェル領域２２０は、ｎ型ドーパントを用いて形成されてもよい。或いは、第１のウェル領域２１６に、ｎ型ドーパントがドープされる場合、第２のウェル領域２２０は、ｐ型ドーパントを用いて形成されてもよい。
【００４９】
１１１０において、ゲート誘電体が、半導体基体上に成長もしくは堆積される（又は両方が行われる）。例えば、ゲート酸化膜２３４が、ゲート酸化膜２３４が存在し得ない、半導体基体２００の部分を覆い（例えば、フォトリソグラフィを用いて）、半導体基体２００の露出部分上に誘電体層（例えば、二酸化ケイ素の層）を成長させることによって堆積されてもよい。ゲート酸化膜２３４のより厚い内部セクション２４６を設けるために、除去可能なマスクを、半導体基体２００上に堆積させ、マスクによって露出されている、半導体基体２００の領域上に、より薄い外側セクション２４４、２４８及び内部セクション２４６の第１の部分を成長させてもよい。次に、マスクが除去され、ゲート酸化膜２３４の外側セクション２４４、２４８を覆いつつ、内部セクション２４６を露出させる別の除去可能なマスクが設けられてもよい。次に、ゲート酸化膜２３４の内部セクション２４６の残りの厚さが成長されてもよく、マスクが除去されてもよい。
【００５０】
１１１２において、導電コンタクトが、半導体基体上に堆積される。例えば、ゲートコンタクト２５０、ソースコンタクト２１０、及びドレインコンタクト２０６が設けられてもよい。ドレインコンタクト２０６は、半導体基体２００の底面２０８への１種類以上の金属、金属合金、及びポリシリコン材料などのスパッタリング又は堆積によって設けられてもよい。ソースコンタクト２１０及び／又はゲートコンタクト２５０は、半導体基体２００上に除去可能なマスクを形成し（例えば、フォトリソグラフィを用いて）、半導体基体２００の上面２１２に１種類以上の金属、金属合金、及びポリシリコン材料などをスパッタリングするか、又は堆積させることによって形成されてもよい。次に、除去可能なマスクが除去されてもよい。
【００５１】
ＩＧＦＥＴ素子１０６の作製が完了したら、ソースコンタクト２１０は、電流源と導電接続されてもよく、ドレインコンタクト２０６は、電気負荷と導電接続されてもよく、ゲートコンタクト２５０は、上で説明したようにゲート信号をゲートコンタクト２５０に印加する時点を制御する制御ユニットと導電接続されてもよい。
【００５２】
上記の説明は、例説的であることを意図されており、限定的なものではないことが理解されるべきである。例えば、上述した実施形態（及び／又はその態様）は、互いに組み合わされて使用されてもよい。さらに、多くの修正が、本発明の主題の範囲から逸脱することなく、特定の状況又は材料を本発明の主題の技術に適合させるために行われてもよい。本明細書で説明されている材料の寸法及び種類は、本発明の主題のパラメータを規定するためのものであるが、これらは、限定的なものでは決してなく、例示的な実施形態である。多くの他の実施形態は、上記の説明を精査することによって当業者に明らかとなる。したがって、本明細書で説明されている主題の範囲は、添付の特許請求の範囲が権利を有する均等物の全範囲と共に添付の特許請求の範囲に基づいて決定されるべきである。添付の特許請求の範囲において、用語「を含む」及び「その場合に」は、それぞれの用語「を備える」及び「その場合に」の平易な英語の同義語として使用されている。さらに、以下の特許請求の範囲において、用語「第１の」、「第２の」、及び「第３の」などは、標識として使用されているに過ぎず、その対象に数的要件を課すためのものではない。さらに、以下の特許請求の範囲の限定は、ミーンズ・プラス・ファンクション形式では書かれておらず、以下の特許請求の範囲が明示的に、さらなる構造の欠けた機能の陳述が続く「ための手段」という句を使用しない限り、及びこの句を使用するまでは、米国特許法第１１２条の第６パラグラフに基づいて解釈されることが意図されている。
【００５３】
この記載された説明では、最良の態様を含めて本発明の主題のいくつかの実施形態を開示するために、さらには、任意の当業者が任意の装置又はシステムの作製及び使用並びに任意の組み込み方法の実行を含めて本明細書に開示されている実施形態を実施することを可能にするために、例が使用されている。本主題の特許可能な範囲は、特許請求の範囲によって規定されており、また、当業者によって想到される他の例を含み得る。このような他の例は、特許請求の範囲の文言と異ならない構造的要素を有する場合又は特許請求の範囲の文言と実質的に異ならない均等な構造的要素を含む場合に、特許請求の範囲内にあることが意図されている。
【００５４】
本明細書で使用される場合、単数形で記載された要素又はステップは、要素又はステップの複数形を排除していないものとして理解されるべきである（ただし、このような排除が明示的に述べられている場合を除く）。さらに、本発明の主題の「一実施形態」への言及は、記載されている特徴を同様に組み込んださらなる実施形態の存在を排除するものとして解釈されることを意図されていない。さらに、別段の明示的な規定がない限り、特定の特性を有する要素又は複数の要素を「備える」、「含む」、又は「有する」実施形態は、その特性を有さないさらなるそのような要素を含んでもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【国際調査報告】
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