(57)【要約】  リバースブーストモードにおけるバックコンバータのための制御ループに負電流情報を提供するための技法である。一態様では、インダクタを通る正電流と同様に負電流も、バックコンバータのための制御ループにおいてランプ電圧を調整するように感知および提供される。技法は、リバースブーストモード中にインダクタを通る電流が際限なくますます負になることを避け得る。それにより、技法は、目標出力電圧が第１のレベルから第２のレベルに低減されるセトリング時間を減少させる。一態様では、負電流の感知は、充電スイッチ、すなわちバックコンバータのＰＭＯＳスイッチを通る負電流を感知することによって提供され得る。感知された負電流は、ランプ電圧を生成するために使用される電流から差し引かれ得る。
2016504909.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
電源電圧にインダクタの第１のノードを選択的に結合するように構成された充電スイッチと、
接地に前記インダクタの前記第１のノードを選択的に結合するように構成された放電スイッチと、
前記インダクタの第２のノードに結合された負荷における出力電圧を設定するために前記充電スイッチおよび前記放電スイッチを制御するように構成された制御ブロックと、ここで、前記制御ループは、フィルタリングされた誤差電圧を調整されたランプ電圧と比較する比較器を備える、
前記インダクタを通る負電流を感知するように構成された負電流感知ブロックと、
を備え、
前記調整されたランプ電圧は、感知された負電流に応じて前記調整されたランプ電圧を低減させる付加的な項を備える、装置。
【請求項２】
前記インダクタを通る正電流を感知するための正電流感知ブロックをさらに備え、前記調整されたランプ電圧はさらに、感知された正電流に応じて前記調整されたランプ電圧を増加させる付加的な項を備える、請求項１に記載の装置。
【請求項３】
前記充電スイッチは、ＰＭＯＳトランジスタを備え、前記放電スイッチは、ＮＭＯＳトランジスタを備える、請求項１に記載の装置。
【請求項４】
前記負電流感知ブロックは、前記充電スイッチを通る負電流を感知するように構成される、請求項１に記載の装置。
【請求項５】
前記負電流感知ブロックは、負のインダクタ電流に対応する、前記充電スイッチの両端の電圧低下を感知するように構成された増幅器を備える、請求項４に記載の装置。
【請求項６】
前記負電流感知ブロックはさらに、
前記充電スイッチの制御電圧に結合されるフィードスルートランジスタと、ここにおいて、前記増幅器は、前記フィードスルートランジスタに結合される入力端子を有し、
負電流トランジスタに結合された前記増幅器の前記出力と、
を備え、
前記負電流トランジスタは、前記調整されたランプ電圧に比例する電流を生成するための回路に結合されるドレインを有する、
請求項５に記載の装置。
【請求項７】
前記調整されたランプ電圧に比例する電流を生成するための前記回路は、オフセット電流ソース、キャパシタＣ１、およびスロープ補償電流ソースを備える、請求項６に記載の装置。
【請求項８】
前記充電スイッチは、ＮＭＯＳトランジスタを備える、請求項１に記載の装置。
【請求項９】
前記制御ブロックは、前記出力電圧を設定するために、線形かつ連続した制御ループシステムを実装するように構成される、請求項１に記載の装置。
【請求項１０】
前記スイッチ、制御ブロック、および負電流感知ブロックは、バックコンバータに組み込まれ、前記バックコンバータは、平均電力追跡スキーム、スイッチモード充電器に使用されるか、または高速過渡供給バックコンバータとして使用される、請求項１に記載の装置。
【請求項１１】
方法であって、
電源電圧にインダクタの第１のノードを選択的に結合することと、
接地に前記インダクタの前記第１のノードを選択的に結合することと、
前記インダクタの第２のノードに結合された負荷における出力電圧を設定するために前記選択的な結合を構成することと、ここで、前記構成することは、フィルタリングされた誤差電圧を調整されたランプ電圧と比較することを備える、
前記インダクタを通る負電流を感知することと、
を備え、
前記調整されたランプ電圧は、感知された負電流に応じて低減される、方法。
【請求項１２】
前記インダクタを通る正電流を感知すること
をさらに備え、
前記調整されたランプ電圧は、感知された正電流に応じて増加される、請求項１１に記載の方法。
【請求項１３】
前記インダクタを通る前記負電流を前記感知することは、前記電源電圧に前記インダクタの前記第１のノードを選択的に結合するために充電スイッチを通る負電流を感知することを備える、請求項１１に記載の方法。
【請求項１４】
前記負電流を感知することは、前記充電スイッチの両端の電圧低下を感知することを備える、請求項１３に記載の方法。
【請求項１５】
前記充電スイッチは、ＰＭＯＳトランジスタを備える、請求項１３に記載の方法。
【請求項１６】
前記充電スイッチが前記電源電圧に前記インダクタの前記第１のノードを結合することを可能にする時間間隔の間に、充電スイッチを通る前記負電流を前記感知することが実行される、請求項１３に記載の方法。
【請求項１７】
装置であって、
電源電圧にインダクタの第１のノードを選択的に結合するための手段と、
接地に前記インダクタの前記第１のノードを選択的に結合するための手段と、
前記インダクタの第２のノードに結合された負荷における出力電圧を設定するために前記選択的な結合を構成するための手段と、ここで、前記構成することは、フィルタリングされた誤差電圧を調整されたランプ電圧と比較することを備える、
前記インダクタを通る負電流を感知するための手段と
を備える、装置。
【請求項１８】
前記インダクタを通る正電流を感知するための手段をさらに備える、請求項１７に記載の装置。
【請求項１９】
前記インダクタを通る負電流を感知するための前記手段は、前記充電スイッチを通る負電流を感知するための手段をさらに備える、請求項１７に記載の装置。
【請求項２０】
前記充電スイッチを通る負電流を感知するための前記手段は、前記充電スイッチの両端の電圧低下を感知するための手段を備える、請求項１９に記載の装置。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]  本国際出願は、「NEGATIVE CURRENT SENSE FEEDBACK FOR REVERSE BOOST MODE」と題され、２０１３年１月１８日に出願された、米国非仮出願番号第１３／７５２，１９７号の優先権を主張し、それらの全内容は、参照により本明細書に明示的に組み込まれている。
【技術分野】
【０００２】
[0002]  本開示は、バックコンバータにおける負電流感知フィードバックを利用するための技法に関する。
【背景技術】
【０００３】
[0003]  バックコンバータは通常、電子デバイスにおいて第１のレベルから（例えば、バッテリソースから）より低い第２のレベルへと電圧を降圧させるために使用される。典型的なアプリケーションでは、バックコンバータは負荷に電流を供給（source）しており、通常は、負荷から電流を下げるようには構成されていない。これらのアプリケーションにおいて、バックコンバータの目標出力電圧レベルを下げることが所望されるとき、バックコンバータは、負荷に供給された電流を低減させるか、または負荷に電流を提供するのを止める可能性があり、そのため、最終的に所望された値に出力電圧を放電するために負荷に依存する（relying on）。負荷抵抗が小さい場合、出力電圧がより低い目標レベルまで放電されるのに長い時間がかかり得る。
【０００４】
[0004]  電流モードのバックコンバータの１つの先行技術の実装（例えば、連続状態モード（continuous condition mode）を強いるもの、すなわちＣＣＭ）では、インダクタ電流は、「リバースブーストモード（reverse boost mode）」中に、負となることが可能である。リバースブーストモードでは、インダクタは、負荷から電流を引き離すことができ、それにより、バックコンバータが負荷をより素早く放電することを可能にする。しかしながら、このような先行技術の実装では、インダクタ電流は、際限なくますます負になり得る。加えて、出力電圧がより低い目標レベルに到達するとき、負のインダクタ電流は、負荷を駆動するためにさらに正のレベルに戻る必要があり得る。これは、望ましくないアンダーシュートを発生させ、またシステムのセトリング時間を長引かせる。
【０００５】
[0005]  目標レベルへの遷移中に、出力電圧のアンダーシュートおよびセトリング時間を低減させるためにリバースブーストモードでバックコンバータを構成するための技法を提供することが望ましいだろう。
【図面の簡単な説明】
【０００６】
【図１】[0006]  図１は、バックコンバータの従来技術の実装を図示する。
【図２】[0007]  図２は、Ｖｆｂ≒Ｖｒｅｆのとき、例えば、バックコンバータの定常動作中にバックコンバータ内に存在する例示的な信号波形を図示する。
【図３】[0008]  図３は、図１で示されるバックコンバータの例示的な実装を図示する。
【図４】[0009]  図４は、第１のレベルＶ１から、Ｖ１を下回る第２のレベルＶ２へＶｏｕｔを素早く低減させることが望ましいシナリオに関連付けられた過渡期間（transient period）中にバックコンバータに存在する例示的な信号波形を図示する。
【図５】[0010]  図５は、Ｖｏｕｔの目標値が、第１のレベルＶ１から、Ｖ１を大幅に下回る第２のレベルＶ２に至る遷移中にバックコンバータに存在する例示的な電圧および電流の波形を図示する。
【図６】[0011]  図６は、本開示の例示的な実施形態を図示し、ここで、ＰＭＯＳスイッチＰ１を通る負電流の流れは、バックコンバータの制御ループに感知およびフィードバックされる。
【図７】[0012]  図７は、ＶｏｕｔがＶ１からＶ２へ遷移する期間中にバックコンバータに存在する例示的な信号波形を図示し、ここで、Ｐ１を通る負電流は、上述された制御ループへフィードバックとして提供される。
【図８】[0013]  図８は、ＶｏｕｔにおけるＶ１からＶ２への遷移中にバックコンバータに存在する例示的な電圧および電流の波形を図示し、ここで、Ｐ１を通る負電流は、本開示に従った制御ループを調整するように使用される。
【図９】[0014]  図９は、図６のバックコンバータの例示的な実装を図示する。
【図１０】[0015]  図１０は、本開示に従った方法の例示的な実施形態を図示する。
【発明を実施するための形態】
【０００７】
[0016]  本開示の様々な態様は、添付の図面を参照して下記でさらに十分に説明される。しかしながら、本開示は、多くの異なる形態で具現化され得、本開示全体を通して提示される任意の特定の構成または機能に制限されるものと解釈されるべきではない。むしろ、これらの態様は、本開示が、徹底的かつ完全なものとなるように、また当業者に本開示の範囲を十分に伝えるように提供される。本明細書での教示に基づいて、当業者は、本開示の範囲が、本開示の任意の他の態様から独立して実装されようと、それらと組み合わされて実現されようと、本明細書に開示された開示の任意の態様をカバーすることが意図されるものであると理解するべきである。例えば、本明細書で説明される任意の数の態様を使用して、装置が実現されることができ、方法が実現されることができる。加えて、本開示の範囲は、他の構造、機能、または、本明細書で説明される開示の様々な態様に追加された、またはそれ以外の構造および機能を使用して実施される、そのような装置または方法をカバーすることが意図されている。本明細書に開示された開示の任意の態様は、請求項に関する１つまたは複数のエレメントによって具現化され得ることが理解されるべきである。
【０００８】
[0017]  添付図面に関連して下記で説明される詳細な説明は、本発明の例示的な態様の説明として意図されるものであり、本発明が実施され得る唯一の例示的な態様を表すことが意図されるものではない。本明細書の全体にわたって使用される「例示的な（exemplary）」という用語は、「例、事例、または例示の役割を果たすこと」を意味し、他の例示的な態様に対して、必ずしも好ましいまたは有利であると解釈されるべきではない。詳細な説明は、本発明の例示的な態様の完全な理解を提供することを目的とした特定の詳細を含む。本発明の例示的な態様は、これらの特定の詳細を用いずに実施され得ることが当業者に対して明らかになるだろう。いくつかの事例では、周知の構造およびデバイスが、本明細書で提示される例示的な態様の新規性を曖昧にするのを避けるために、ブロック図形式で示される。本明細書および請求項では、「モジュール」および「ブロック」という用語は、説明される動作を行うように構成されるエンティティを表すように置き換えて使用され得る。
【０００９】
[0018]  図１は、バックコンバータ１００の従来技術の実装を図示する。図１は、例示の目的のみのために示され、本開示の範囲を制限することが意図されるものではないことに留意されたい。例えば、本開示の技法が、代替のタイプのスイッチ、回路トポロジ、フィードバック構成などを組み込む他のバックコンバータの実装（図示されない）に容易に適用され得ることが理解されるだろう。このような代替の例示的な実施形態は、本開示の範囲内であることが意図される。
【００１０】
[0019]  図１では、バックコンバータ１００は、例えば電圧レベルＶｂａｔｔを生成するバッテリなどの入力と、インダクタＬを交互に充電および放電するためのスイッチ制御ブロック１４０によって構成されるスイッチングトランジスタＰ１およびＮ１とを含む。インダクタは、負荷ＺＬに結合され、インダクタＬからの電流は、負荷における出力電圧Ｖｏｕｔをサポートする。Ｐ１を通る電流は、Ｉ＿Ｐ１と表示されており、またＮ１を通る電流は、Ｉ＿Ｎ１と表示されている。正電流センサ１０２はさらに、Ｉ＿Ｐ１の正成分Ｉ＿Ｐ１ｐを感知するために提供され、ここで、「正の」Ｉ＿Ｐ１は、図１に表示されるように、Ｐ１のソースからＰ１のドレインの方向に流れるものとして本明細書で定義される。Ｐ１のドレインとＮ１とを結合するノードは、スイッチング電圧ＶＳＷをサポートする。スイッチ制御ブロック１４０は、下記でさらに説明されるように、例えば、制御ループのメカニズムに従ってＶｏｕｔから導出される入力信号１３０ａに基づいて、スイッチＮ１、Ｐ１を制御する。
【００１１】
[0020]  特に、電圧感知ブロック１０５は、出力電圧Ｖｏｕｔを感知し、信号１０５ａ（すなわち、「Ｖｆｂ」）を生成する。増幅器１１０は、増幅された出力誤差信号１１０ａ（すなわち、「Ｖｅｒｒ」）を生成するために、基準電圧ＶｒｅｆからＶｆｂを差し引く。Ｖｅｒｒは、信号１２０ａ（すなわち、「ループフィルタ出力（Loop filter output）」）を生成するために、ループフィルタ１２０によってフィルタリングされる。ループフィルタ出力は、ＰＷＭ比較器１３０によって、項「Ｒａｍｐ」と比較される。Ｐ１がオンのとき、Ｒａｍｐは、下記のように計算され得る（式１）。
【００１２】
Ｒａｍｐ＝（Ｉ＿Ｐ１ｐ・Ｒｓｎｓ１）＋Ｓｌｏｐｅ ｃｏｍｐ＋Ｏｆｆｓｅｔ
ここで、Ｉ＿Ｐ１ｐは、Ｐ１を通る感知された正電流であり、Ｒｓｎｓ １は、抵抗（図１では図示されない）であり、Ｓｌｏｐｅ ｃｏｍｐはスロープ補償項であり、Ｏｆｆｓｅｔはランプオフセット項である。
【００１３】
[0021]  各周期中に、Ｐ１がオフであるとき、制御ブロック１４０は、Ｒａｍｐの値をＯｆｆｓｅｔにリセットし得ることに留意されたい。特に、Ｐ１がオフであるとき、Ｓｌｏｐｅ ｃｏｍｐ項が制御ブロック１４０によって手動で（manually）リセットされ得る一方、Ｉ＿Ｐ１ｐは自動的にゼロとなる。比較器１３０の出力信号１３０ａは、パルス幅変調（ＰＷＭ：pulse-width modulated）出力電圧、すなわちＶ＿ＰＷＭでありうる。Ｖ＿ＰＷＭは、スイッチ制御ブロック１４０に提供され、それは、それぞれトランジスタスイッチをオンおよびオフにするために、Ｐ１およびＮ１に関するゲート制御電圧Ｐ＿ｃｔｒｌおよびＮ＿ｃｔｒｌを生成する。
【００１４】
[0022]バックコンバータ出力電圧Ｖｏｕｔは、例えば、適切に、ブロック１０５において分割比率を調整することによって、または基準電圧Ｖｒｅｆを設定することによって、目標電圧レベルに近づくように構成され得ることが理解されるだろう。Ｒａｍｐは、感知されたＰ１の電流Ｉ＿Ｐ１に部分的に基づいて（例えば、式１に示されるＩ＿Ｐ１の正成分Ｉ＿Ｐ１ｐを通して）生成され、バックコンバータ１００の制御は、「電流モード制御」のタイプとも呼ばれ得ることに留意されたい。
【００１５】
[0023]  図２は、Ｖｆｂ≒Ｖｒｅｆのとき、例えば、バックコンバータの定常動作中に、バックコンバータ１００に存在する例示的な信号波形を図示する。図２は、１つの起こりうる時間間隔中の、および１つの起こりうる動作の一定の型に対応しているバックコンバータの動作を図示することのみが意図されるものであり、示される信号間の固定のまたは通常の関係のいずれかのタイプを示唆することが意図されるものではないことに留意されたい。
【００１６】
[0024]  図２では、バックコンバータ１００はクロック信号ＣＬＫに同期され、またＰ１は第１の周期の始めのｔ１にイネーブルにされる。時間ｔ１からｔ２まで、Ｐ１はオンであり、Ｎ１はオフである。この時間間隔は、ＴＯＮの継続期間を有し、また、この時間中に、正電流ＩＬを用いてインダクタを充電するために（Ｖｂａｔｔ−Ｖｏｕｔ）の正電圧低下がＬの両端に期待されるため、「充電段階（charging phase）」とも表される。充電段階中、信号Ｒａｍｐは、増加するインダクタ電流と、Ｓｌｏｐｅ ｃｏｍｐのランピング特性（ramping characteristics）のために、ｔ１におけるレベルＯｆｆｓｅｔからｔ２におけるループフィルタ出力まで増加するのが見受けられる。図１を参照すると、時間ｔ２において、Ｒａｍｐがループフィルタ出力未満ではなくなったとき、Ｖ＿ＰＷＭは、低い電圧から高い電圧へと切り替えを行うのが見受けられる。
【００１７】
[0025]  Ｖ＿ＰＷＭのこの切り替えに応じて、スイッチ制御ブロック１４０は、Ｎ１がオンとなりＰ１がオフとなるように、スイッチＰ１、Ｎ１を再構成し、ｔ２においてスタートする。時間ｔ２からｔ３までの間隔は、ＴＯＦＦの継続期間を有し且つ「放電段階（discharging phase）」に対応し、ここで、Ｌを通る電流ＩＬが低下し、すなわち、ＩＬがＮ１を介して接地を通って放電される。時間ｔ２からｔ３までの間隔は、ＲａｍｐがＯｆｆｓｅｔにリセットされる間隔に対応し得ることに留意されたい。ｔ３において、ＣＬＫの新しい周期が開始し、放電段階は、充電段階に遷移する。
【００１８】
[0026]  図３は、図１に示されるバックコンバータ１００の例示的な実装１００.１を図示する。図３は、例示の目的のみのために示され、本開示の範囲を、示される正電流感知ブロックまたはバックコンバータの任意の特定の実装に限定することが意図されるものではないことに留意されたい。
【００１９】
[0027]  図３では、Ｐ１を通る正電流Ｉ＿Ｐ１ｐを感知するために、正電流センサ１０２．１が提供される。特に、センサ１０２．１は、Ｐ１がオンにされるとき、増幅器３０１の負（−）の入力に正の電源電圧を結合するフィードスルーＰＭＯＳトランジスタＰＥ１を含む。増幅器３０１の正（＋）の入力は、Ｐ１のドレイン電圧（ＶＳＷ）に結合される。この方法では、増幅器３０１は、ＰＭＯＳトランジスタＰ２のゲートにおいて（ＶＳＷ−Ｖｂａｔｔ）に比例して電圧を生成する。Ｐ１を介する正のソース−ドレイン電圧低下（例えば、Ｐ１の直列のオン抵抗（series on-resistance）のため）は、そのため、３０１で増幅され且つＰ２のゲートに結合され、それは、Ｐ１を通る正電流Ｉ＿Ｐ１ｐの関数であるドレイン電流Ｉ（Ｉ＿Ｐ１ｐ）を生成し得る。
【００２０】
[0028]  センサ１０２．１からの、生成された電流Ｉ（Ｉ＿Ｐ１ｐ）は、Ｒ１とＲ２を介する電圧Ｖ１を生成するために、電流Ｏｆｆｓｅｔと結合する。Ｖ１は、キャパシタＣ１の第１のプレートに結合される。同時に、電流ソースＳｌｏｐｅ ｃｏｍｐは、Ｃ１の第２のプレートで電圧Ｖ２を生成する。Ｃ１の第２のプレートと接地との間の電圧Ｖ２もまた、図３において「Ｒａｍｐ」と表示され、ＰＷＭ比較器１３０に提供され得る電圧Ｒａｍｐに対応する。例えば、ブロック１４０によって生成された制御信号（図示されない）に基づいて、Ｓ１が各周期の開始までリセットを抑止し得るなどのように、リセットスイッチＳ１は、Ｃ１を介して電圧を定期的にリセットするように提供されることに留意されたい。
【００２１】
[0029]  増幅器１１０において基準電圧Ｖｒｅｆを設定することによって、またはブロック１０５において分割比率を感知する電圧を調整することによって、ＴＯＦＦに関連するＴＯＮの継続期間は、Ｖｏｕｔが所望された目標レベルに達するように構成されるように、調整され得ることが理解されるだろう。特に、Ｖｏｕｔを減少させることが所望されるとき、ＴＯＮは減少され得（且つＴＯＦＦは増加される）、これにより各周期で負荷へ運ばれた電流ＩＬを減少させる。逆に、Ｖｏｕｔが増加することが所望されるとき、ＴＯＮは増加され得（且つＴＯＦＦは減少される）、これにより各周期で負荷へ運ばれた電流ＩＬを増加させる。
【００２２】
[0030]  Ｖｏｕｔを急速に低減させるために、Ｎ１は、Ｖｏｕｔを放電することを可能にされる。特定の場合には、インダクタを介して印加された大きな負電圧が存在し得、それは、インダクタ電流が急速にランプダウンすることを引き起こす。Ｎ１が十分に長い継続期間にイネーブルにされる際、インダクタ電流の流れは、最終的に結局は負になり得る。バックコンバータの特定の実装では、インダクタＬを通る負電流の流れを避けるために、一旦電流ＩＬが負になると、Ｎ１は自動的にディセーブルにされ、ポイントＰ１およびＮ１は両方ともオフにされる。このイベントでは、出力電圧Ｖｏｕｔをさらに低減させることが所望される際、他の有効な電流放電経路が利用可能でないので、出力電圧Ｖｏｕｔを放電するために、負荷ＺＬが依存される（relied upon）。負荷インピーダンスＺＬが小さい場合、Ｖｏｕｔが最終的な目標値に到達するには長い時間がかかり得ることに留意されたい。
【００２３】
[0031]  特定の実装では、Ｖｏｕｔが低減され得るレートを増加させるために、インダクタ電流ＩＬは、負になることを可能にされ得る。すなわち、インダクタＬは、接地を通る負荷ＺＬからの電流ＩＬを下げ得る。この動作のモードはまた、バックコンバータの「リバースブーストモード」または「強制的な連続状態モード（ＣＣＭ：forced continuous condition mode）」として知られている。リバースブーストモード中、Ｎ１がオンであるとき、ＩＬは、接地を通りＮ１を介してＺＬから流れ得ることに留意されたい。さらに、Ｐ１がオンであるとき、ＩＬは、ＶｏｕｔからＰ１を通りＶｂａｔｔへと流れ得る。実際、Ｎ１がオンでありＰ１がオフであるとき、インダクタ電流は負になり、エネルギーは負荷からインダクタに搬送される。その後、Ｎ１がオフでありＰ１がオンであるとき、インダクタに格納されたエネルギーは、例えば、バッテリなどの入力に戻る。
【００２４】
[0032]  図４は、Ｖｏｕｔが第１のレベルＶ１から、Ｖ１を下回る第２のレベルＶ２に低減されるシナリオに関連付けられた過渡期間中のバックコンバータ１００に存在する例示的な信号波形を図示する。特に、Ｖｒｅｆは、サンプリングされた電圧Ｖｆｂを下回る値に設定され、ループフィルタ出力がＲａｍｐを下回るようにさせる。この場合、充電段階は、ｔ１’からｔ２’までの最小継続期間ＴＯＮ’の間のみ継続し、この時間の間、Ｐ１がオンにされＮ１がオフにされるだろう。示されるこれらの事例では、ＴＯＮ’は、Ｒａｍｐとループフィルタ出力との間の関係に関わらず、Ｐ１が各周期中に常にオンであるゼロでない最小の時間間隔であることに留意されたい。
【００２５】
[0033]  放電段階は、ｔ２’において始まり、ｔ３’までの継続期間ＴＯＦＦ’の間、継続する。ループフィルタ出力がＲａｍｐを下回るとしても、図４で示されるバックコンバータの実装１００は全ての周期間で最小のオン時間ＴＯＮ’を課すため、ＴＯＮ’中はＰ１がオンにされることに留意されたい。図４の最小のオン時間ＴＯＮ’がゼロでない時間間隔であると示される一方、代替の例示的な実施形態では、ループフィルタ出力がＲａｍｐを下回る全体の時間をＰ１がオフにされ得る場合、最小継続期間ＴＯＮ’はゼロになり得ることに留意されたい。さらに、図４の波形は規模（scale）に従って描かれており、またさらに、最小のオン時間ＴＯＮ’と周期継続期間との間の任意の特定の関係を暗示するものではないことに留意されたい。
【００２６】
[0034]  図５は、Ｖｏｕｔの目標値が、第１のレベルＶ１から、Ｖ１を大幅に下回る第２のレベルＶ２へと減少する遷移中にバックコンバータ１００に存在する例示的な電圧および電流の波形を図示する。図５の波形は、例示の目的のみのために示され、信号波形が、必ずしも示されたプロファイルを有すると示唆することが意図されるものではないことに留意されたい。
【００２７】
[0035]  図５では、時間Ｔ１の前に、始めに電流ＩＬは正の値Ｉ１を有しており、対応する出力電圧Ｖｏｕｔは第１の値Ｖ１を有している。Ｔ１において、例えば、Ｖ１からより低いレベルＶ２へと減少するＶｏｕｔの設定ポイントに応じて、ＩＬが減少し始める。ＩＬは、減少するにつれて最終的に負になり、時間Ｔ２においてゼロ電流と交差する。ＩＬが負になるとき（負荷電流がゼロであると仮定すると）、Ｔ２において、Ｖｏｕｔは対応して減少し始める。Ｔ２の後に、対応するＶｏｕｔが一旦Ｖ２を下回ると、最終的にＩＬは増加し始め（Ｉ３と同じ位まで低く減少した後）、再度正になり得る。合わせて、Ｖｏｕｔもまた減少し始め、最終的に時間Ｔ３周辺のその目標レベル近くに落ち着く。その後、ＩＬおよびＶｏｕｔは、Ｖｏｕｔの目標値において、次の変化までそれらの定常レベルに（例えば、ＩＬはＩ２に、またＶｏｕｔはＶ２に）落ち着くだろう。
【００２８】
[0036]  Ｖｏｕｔを急速に低減させるためにリバースブーストモードを使用することに関連付けられる少なくとも２つの問題が存在することが、上記の説明から理解されるだろう。第１に、リバースブーストモード中、Ｎ１を通る電流ＩＬは、際限なくますます負になり得、それは、システムの制限された電力処理能力のために、不都合な結果となり得る。第２に、下記でさらに説明されるように、システムのアンダーシュート特性のために、Ｖｏｕｔを目標レベルまでもっていくのにかなりの追加の時間がかかり得る。
【００２９】
[0037]  特に、図５では、Ｔ１の後に、一度時間Ｔ２．１において、また再度Ｔ３において、ＶｏｕｔのレベルがＶ２の目標値と２回交差するのが見受けられる。Ｔ２．１とＴ３との間の継続期間では、Ｖｏｕｔは「アンダーシュート」の状態であるとみなされることができ、ここで、Ｖｏｕｔの過度値（transient value）は、一時的にＶ２の目標値を下回り、後にまたＶ２へと増加する。例えば、Ｔ２．１とＴ３との間で、再度増加し始める前に、Ｖｏｕｔは、Ｖ３と同じ位まで低く減少し得る。このアンダーシュートは、少なくとも部分的に、Ｔ２の後に確立された大きな負電流ＩＬのためであると見受けられる。インダクタＬからの負電流を放電し、目標出力電圧Ｖ２を維持するために、正の、定常状態の電流に戻ってＬを再充電するのに、かなりの時間が必要とされる。前述のシナリオは、リバースブーストモード中の電流モードのバックコンバータに関して、早くセトリング時間を得るための障害となることが理解されるだろう。
【００３０】
[0038]  制御ループにインダクタ電流ＩＬについての情報をフィードバックし、また特に、アンダーシュートとセトリング時間を低減させるためにＶｏｕｔが目標電圧に近づくように、ＩＬを通る負電流の量を引き下げるための技法を提供することが望ましいだろう。
【００３１】
[0039]  図６は、本開示の例示的な実施形態を図示し、ここで、ＰＭＯＳスイッチＰ１を通る負電流の流れは、バックコンバータ６００の制御ループに感知およびフィードバックされる。図１および６で同様に表示されたエレメントは、特に記載されない限り、同様の機能を有するエレメントに対応し得ることに留意されたい。図６では、Ｐ１を通る負電流Ｉ＿Ｐ１ｎの大きさを感知するために、負電流センサ６０２が提供される（本明細書で採用される決まりに従って、Ｉ＿Ｐ１に関する負の測定された値は、正のＩ＿Ｐ１ｎに対応し得る）。示された例示的な実施形態では、負電流センサ６０２の出力Ｉ＿Ｐ１ｎは、比較器１３０のための「Ａｄｊｕｓｔｅｄ ｒａｍｐ」信号を生成するために使用され、ここで、Ａｄｊｕｓｔｅｄ ｒａｍｐは、Ｐ１がオンであるときに下記のように定義される（式２）。
【００３２】
Ａｄｊｕｓｔｅｄ ｒａｍｐ＝（Ｉ＿Ｐ１ｐ・Ｒｓｎｓ １）−（Ｉ＿Ｐ１ｎ・Ｒｓｎｓ ２）＋Ｓｌｏｐｅ ｃｏｍｐ＋Ｏｆｆｓｅｔ
ここで、Ｉ＿Ｐ１ｎはＰ１を通る感知された負電流であり、Ｒｓｎｓ ２は抵抗（図６で図示されない）である。式２と式１との比較から、インダクタ電流ＩＬが正であるとき、Ａｄｊｕｓｔｅｄ ｒａｍｐは、Ｒａｍｐと等しいことが理解されるだろう。しかしながら、ＩＬが負であるとき、Ａｄｊｕｓｔｅｄ ｒａｍｐは、項（Ｉ＿Ｐ１ｎ・Ｒｓｎｓ２）のために、Ｒａｍｐよりも小さくなり得る。加えて、Ａｄｊｕｓｔｅｄ ｒａｍｐは、ＩＬがより負になるにつれて、Ｒａｍｐをますます下回り得る。
【００３３】
[0040]  従って、図６から、比較器１３０の正（＋）の入力端子におけるＡｄｊｕｓｔｅｄ ｒａｍｐのより低い値は、Ｒａｍｐの対応する値よりもより長いＴＯＮ／より短いＴＯＦＦでＰＷＭ出力電圧１３０ａを生成し得ることが理解されるだろう。言い換えると、式２でＡｄｊｕｓｔｅｄ ｒａｍｐを使用することで、ＰＭＯＳのオン時間は、インダクタ電流ＩＬがますます負になるにつれて次第に増加し、それは結果として、ＩＬがさらに際限なくますます負になることを回避する。
【００３４】
[0041]  図７は、ＶｏｕｔがＶ１からＶ２へ遷移する期間中にバックコンバータ６００に存在する例示的な信号波形を図示し、ここで、Ｐ１を通る負電流は、上述された制御ループへフィードバックとして提供される。図７は、例示の目的のためのみに示され、本開示の範囲を、示される任意の例示的な信号波形に制限することが意図されるものではないことに留意されたい。
【００３５】
[0042]  図７では、Ａｄｊｕｓｔｅｄ ｒａｍｐが破線で示されている。示される時間間隔（例えば、ｔ１＊の前からｔ６＊の後まで）は、ＶｏｕｔがＶ１からＶ２へ遷移している時間の期間に対応し、特に、負電流は、インダクタＬを通って流れる。これらの時間中、Ｐ１がオンであるとき、Ｉ＿Ｐ１ｎは正の大きさ（positive magnitude）を有し（負のＩＬが検出されるため）、そのため、Ａｄｊｕｓｔｅｄ ｒａｍｐは、式２に従って、対応して低減され得る。例えば、図７では、時間ｔ１＊とｔ２＊との間の継続期間ＴＯＮ＊について、Ｐ１はオンであり、Ａｄｊｕｓｔｅｄ ｒａｍｐは、ｔ１＊の前のループフィルタ出力を上回るレベルＯｆｆｓｅｔから、ｔ１＊におけるループフィルタ出力を下回るレベルまで減少するのが見受けられる。ｔ２＊の後に、ｔ２＊とｔ３＊との間の継続期間ＴＯＦＦ＊の間、Ｐ１はオフであり、Ｎ１はオンである。ｔ３＊において、この周期が繰り返される。
【００３６】
[0043]  図８は、ＶｏｕｔにおけるＶ１からＶ２への遷移中にバックコンバータ６００に存在する例示的な電圧および電流の波形を図示し、ここで、Ｐ１を通る負電流は、本開示に従った制御ループを調整するように使用される。図８の波形は、例示の目的のみのために示され、信号波形が、必ずしも示されたプロファイルを有すると示唆することが意図されるものではないことに留意されたい。図５および８で同様に表示された変数は、特に記載されない限り、同様の値を有し得ることに留意されたい。例えば、図８のＶ１およびＶ２の例示的なレベルは、図５を参照して説明される同じレベルに対応し得る。
【００３７】
[0044]  図８では、図５と同様に、Ｔ１において始めに電流ＩＬは正の値Ｉ１を有しており、対応する出力電圧Ｖｏｕｔは第１の値Ｖ１を有している。Ｔ１において、例えば、Ｖ１からより低いレベルＶ２へと減少するＶｏｕｔの設定ポイントに応じて、ＩＬが減少し始める。ＩＬは、減少するにつれて最終的に負になり、時間Ｔ２においてゼロと交差する。ＩＬが負になるとき、センサ６０２によって感知されるようなＩ＿Ｐ１ｎは、正であり得る。上記で初めに説明されるように、正のＩ＿Ｐ１ｎは、Ｒａｍｐに関連するＡｄｊｕｓｔｅｄ ｒａｍｐを減少させ、そのため、図５でプロファイリングされた実装に関連する、Ｐ１がオンにされる時間ＴＯＮ＊を増加させる。ＩＬは、Ｉ２へと再度増加する前に、Ｉ３＊と同じ位まで低く減少する。
【００３８】
[0045]  Ａｄｊｕｓｔｅｄ ｒａｍｐにおける項Ｉ＿Ｐ１ｎの存在のために、Ｉ３＊は、図５で示される負電流Ｉ３を大幅に上回る（すなわち、それより負ではない）ことが理解されるだろう。これに対応して、Ｖｏｕｔは、時間Ｔ３＊においてＶ２の目標値に落ち着くのが見受けられ、それは、図５に描かれた実装に対応する時間Ｔ３よりも、大幅に早いものである。そのため、Ｖ１からＶ２への遷移に必要とされる時間は、バックコンバータ１００に関してよりも、バックコンバータ６００に関しての方が、かなり短くなり得ることが上記の説明から理解されるだろう。
【００３９】
[0046]  本明細書で説明される技法の利点は、説明される方法において式２でＡｄｊｕｓｔｅｄ ｒａｍｐを生成するために負のＰ１電流Ｉ＿Ｐ１ｎを組み込むことによって、例えばスイッチ制御ブロック１４０などによって組み込まれた同じ制御ロジックが最小の修正で再利用されることができ、それにより制御システムに対してもたらす追加の複雑さが最小であることであると理解されるだろう。特に、線形かつ連続した制御技法は、バックコンバータ１００に採用され得る。さらに、有利なことに、制御システムは、「フォワードバック（forward buck）」と「リバースブースト」との別個の状態の間でスイッチングを適応させることを必要としておらず、それにより、システムの安定性を改善している。
【００４０】
[0047]  図９は、バックコンバータ６００の例示的な実装６００．１を図示する。図９は、例示の目的のみのために示され、本開示の範囲を、図６で示されたバックコンバータ６００の例示的な実施形態のみに制限することが意図されるものではないことに留意されたい。
【００４１】
[0048]  図９では、図６のセンサ６０２が、ＶＳＷを増幅器９１０の正（＋）の入力に結合するフィードスルーＰＭＯＳトランジスタＰＥ２を含む回路６０２．１を使用して実装される。増幅器９１０の負（−）の入力は、Ｖｂａｔｔに結合される。この方法では、増幅器９１０は、ドレインがＰＥ２のドレインに結合されるＮＭＯＳトランジスタＮ２のゲートにおいて（ＶＳＷ−Ｖｂａｔｔ）に比例して電圧を生成する。Ｎ２のゲート電圧はさらに、ＮＭＯＳトランジスタＮ３に提供され、ドレインがノード６９９にも結合され、また「負電流」トランジスタを意味している。ノード６９９は、結果として、Ｒ２を介してＶ３’に結合され、ここで、Ｖ３’はまた、正電流センサ１０２．１の出力に結合される。ノード６９９はさらに、Ｒ３を介してＶ１’に結合され、Ｖ１’は、Ｏｆｆｓｅｔ電流ソース、Ｃ１およびスイッチＳ１に結合される。
【００４２】
[0049]  特に、リバースブーストモード中、ＶＳＷは、Ｐ１がオンであるとき、Ｖｂａｔｔを上回ることが予期され、そのため、Ｎ３がオンにされることが予期され、指示された極性を有する、負のＰ１電流の一次関数（linear function）であるドレイン電流（Ｉ＿Ｐ１ｎ）を生成する。Ｉ（Ｉ＿Ｐ１ｎ）は、そうでなければレジスタＲ１およびＲ２を通って流れ得るＩ（Ｉ＿Ｐ１ｐ）および電流Ｏｆｆｓｅｔから差し引かれるのが見受けられ、そのため、キャパシタＣ１の第１のプレートにおける電圧Ｖ１’は、Ｉ（Ｉ＿Ｐ１ｎ）の結果に対応して低くなることが予期される。
【００４３】
[0050]  図１０は、本開示に従った方法１０００の例示的な実施形態を図示する。方法１０００は、例示の目的のみのために示され、本開示の範囲を限定することが意図されるものではないことに留意されたい。
【００４４】
[0051]  ブロック１０１０において、インダクタの第１のノードが電源電圧に選択的に結合される。
【００４５】
[0052]  ブロック１０２０において、インダクタの第１のノードが接地に選択的に結合される。
【００４６】
[0053]  ブロック１０３０において、この選択的な結合が、インダクタの第２のノードに結合される負荷における出力電力を設定するように構成される。この構成は、フィルタリングされた誤差電圧を調整されたランプ電圧と比較することを備え得る。
【００４７】
[0054]  ブロック１０４０において、負電流は、インダクタを通って感知され、ここで、調整されたランプ電圧は、感知された負電流に応じて調整されたランプ電圧を低減させる付加的な項を備える。
【００４８】
[0055]  ＰＭＯＳトランジスタがＶｂａｔｔにインダクタＬを結合する充電スイッチ（例えば、図６の例示的な実施形態６００において）として使用される、例示的な実施形態が上記で説明されている一方、説明された技法は、充電スイッチに関してＰＭＯＳトランジスタ以外のエレメントを用いる代替の例示的な実施形態において容易に利用され得ることに留意されたい。例えば、代替の例示的な実施形態（図示されない）ではまた、ＮＭＯＳスイッチが利用され、ＮＭＯＳ（充電）スイッチを通る負電流が本明細書で説明される技法で感知および利用され得る。このような代替の例示的な実施形態は、本開示の範囲内であることが意図される。
【００４９】
[0056]  バックコンバータを組み込む任意のアプリケーションのタイプが本開示の技法を利用し得ることが理解されるだろう。例えば、特定の例示的な実施形態では、本開示で説明された技法に組み込まれるバックコンバータは、従来技術において周知である、平均電力追跡（ＡＰＴ：average power tracking）スキーム、スイッチモードバッテリチャージャ（ＳＭＢＣ：switched-mode battery chargers）、および高速過渡供給（ＦＴＳ：fast transient supply）スキームに適用され得る。このような例示的な実施形態は、本開示の範囲内であることが意図される。
【００５０】
[0057]  本明細書および請求項では、エレメントが別のエレメントに「接続される」または「結合される」と記載されるとき、それが他のエレメントに直接接続または結合されることができるか、または介在するエレメントが存在し得ることが理解されるだろう。対照的に、エレメントが別のエレメントに「直接接続される」または「直接結合される」と記載されるとき、介在するエレメントは存在しない。加えて、エレメントが別のエレメントに「電気的に結合される」と記載されるとき、それは、低い抵抗の経路がこのようなエレメント間で存在することを表す一方、エレメントが別のエレメントと単に「結合される」と記載されるとき、このようなエレメント間に低い抵抗の経路が存在するかしないかはわからない。
【００５１】
[0058]  当業者は、情報および信号が、様々な異なる技術および技法のいずれかを使用して表され得ることを理解するだろう。例えば、上記の説明を通して参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁気粒子、光学界または光学粒子、あるいはそれらの任意の組み合わせによって表わされうる。
【００５２】
[0059]  当業者はさらに、本明細書に開示された例示的な態様に関連して説明された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組み合わせとして実装されうることを理解するだろう。ハードウェアおよびソフトウェアのこの互換性を明確に例示するために、様々な例示的コンポーネント、ブロック、モジュール、回路、およびステップが、一般にそれらの機能の観点から上記で説明されている。このような機能が、ハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定のアプリケーションおよびシステム全体に課せられる設計制約に依存する。当業者は、各特定のアプリケーションに関して、様々な方法で、説明された機能を実装し得るが、このような実装の決定は、本発明の例示的な態様の範囲から逸脱を引き起こしていると解釈されるべきではない。
【００５３】
[0060]  本明細書に開示された例示的な実施形態に関連して説明される様々な実例となる論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいは本明細書で説明される機能を実行するように設計されたこれらの任意の組み合わせで、実装または実行されうる。汎用プロセッサはマイクロプロセッサであり得るが、代替としてプロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、例えば、ＤＳＰと、１つのマクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに結合した１つまたは複数のマイクロプロセッサ、あるいは任意の他のこれらの構成との組み合わせなどの、計算デバイスの組み合わせとして実装されうる。
【００５４】
[0061]  本明細書で開示された例示的な態様に関連して説明された方法またはアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組み合わせにおいて、具現化されうる。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、または当該技術分野において周知である任意の他の形状の記憶媒体において存在しうる。例示的な記憶媒体は、プロセッサがこの記憶媒体から情報を読み取り、またこの記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに統合され得る。プロセッサおよび記憶媒体は、ＡＳＩＣに存在し得る。ＡＳＩＣは、ユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末において個別の構成要素として存在し得る。
【００５５】
[0062]  １つまたは複数の例示的な態様では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実装されうる。ソフトウェアで実装される場合、機能は、コンピュータ読取可能媒体上で、１つまたは複数の命令またはコードとして送信または記憶されうる。コンピュータ読取可能媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体とコンピュータ記憶媒体との両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であり得る。限定ではなく例として、このようなコンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置またはその他の磁気記憶デバイス、あるいは、データ構造または命令の形式で所望されたプログラムコードを記憶または搬送するために使用可能であり、かつコンピュータによってアクセスされることができる任意の他の媒体を備え得る。また、任意の接続は、コンピュータ読み取り可能な媒体と厳密には称されうる。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波のようなワイヤレス技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書で使用される場合、ディスク（disk）およびディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイ（登録商標）ディスクを含み、ここで、ディスク（disks）が通常磁気的にデータを再生する一方、ディスク（discs）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。
【００５６】
[0063]  開示された例示的な態様の上記説明は、いずれの当業者も、本発明の製造または使用が可能であるように提供される。これらの例示的な態様への様々な修正は、当業者にとって容易に明らかであり、本明細書に定義された一般的な原理は、本発明の精神または範囲から逸脱することなく、他の例示的な態様にも適用され得る。したがって、本開示は、本明細書に示された態様に制限されることが意図されるものではなく、本明細書に開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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