(57)【要約】【課題】本発明は、積層セラミックキャパシタを提供するためのものである。【解決手段】本発明の一実施形態によれば、積層セラミックキャパシタであって、基板、複数の第１電極層及び複数の第２電極層、複数の第１電極層と複数の第２電極層の各々の間に形成される複数の誘電体層、複数の第１電極層を互いに連結する第１端子電極、及び複数の第２電極層を互いに連結する第２端子電極を含み、複数の第１電極層、複数の第２電極層、複数の誘電体層、第１端子電極、及び第２端子電極は全て基板上に位置し、第１端子電極及び第２端子電極の各々の上部面及び側面を通じて外部と電気的に疎通する積層セラミックキャパシタを提供する。【選択図】図９
2016534579.tif 000002
【特許請求の範囲】
【請求項１】
積層セラミックキャパシタであって、
基板と、
複数の第１電極層及び複数の第２電極層と、
複数の第１電極層と複数の第２電極層の各々の間に形成される複数の誘電体層と、
複数の第１電極層を互いに連結する第１端子電極と、
複数の第２電極層を互いに連結する第２端子電極と、を含み、
複数の第１電極層、複数の第２電極層、複数の誘電体層、第１端子電極、及び第２端子電極は全て基板上に位置し、
第１端子電極及び第２端子電極の各々の上部面及び側面を通じて外部と電気的に疎通することを特徴とする、積層セラミックキャパシタ。
【請求項２】
基板は、アルミナ、サファイア単結晶、結晶質ＳｉＯ２、シリコンのうちの１つで形成されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
第１及び第２電極層と第１及び第２端子電極は誘電体層と同時焼成が可能な金属を含むことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
第１及び第２電極層と第１及び第２端子電極はＡｇ、Ａｇ−Ｐｄ、Ｃｕ、Ｎｉのうちの１つを含むことを特徴とする、請求項３に記載の積層セラミックキャパシタ。
【請求項５】
第１端子電極及び第２端子電極の上部面及び側面上にメッキ層が形成されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
【請求項６】
基板の接着力を向上するためのダミー（ｄｕｍｍｙ）層をさらに含むことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
【請求項７】
積層セラミックキャパシタアレイであって、
基板と、
基板上に形成される複数のキャパシタと、を含み、
各々のキャパシタは、
複数の第１電極層及び複数の第２電極層と、
複数の第１電極層と複数の第２電極層の各々の間に形成される複数の誘電体層と、
複数の第１電極層を互いに連結する第１端子電極と、
複数の第２電極層を互いに連結する第２端子電極と、を含み、
第１端子電極及び第２端子電極の各々の上部面及び側面を通じて外部と電気的に疎通することを特徴とする、積層セラミックキャパシタアレイ。
【請求項８】
基板は、アルミナ、サファイア単結晶、結晶質ＳｉＯ２、シリコンのうちの１つで形成されることを特徴とする、請求項７に記載の積層セラミックキャパシタアレイ。
【請求項９】
第１及び第２電極層と第１及び第２端子電極は誘電体層と同時焼成が可能な金属を含むことを特徴とする、請求項７に記載の積層セラミックキャパシタアレイ。
【請求項１０】
第１及び第２電極層と第１及び第２端子電極はＡｇ、Ａｇ−Ｐｄ、Ｃｕ、Ｎｉのうちの１つを含むことを特徴とする、請求項９に記載の積層セラミックキャパシタアレイ。
【請求項１１】
第１端子電極及び第２端子電極の上部面及び側面上にメッキ層が形成されることを特徴とする、請求項７に記載の積層セラミックキャパシタアレイ。
【請求項１２】
基板の接着力を向上するためのダミー（ｄｕｍｍｙ）層をさらに含むことを特徴とする、請求項７に記載の積層セラミックキャパシタアレイ。
【請求項１３】
積層セラミックキャパシタの製造方法であって、
（ａ）基板上の所定の領域に第１電極層及び第１端子電極の一部を形成するステップと、
（ｂ）第１電極層の上部面及び側面に誘電体層を形成するステップと、
（ｃ）誘電体層の上部面の一部に第２電極層を形成し、第１電極層の側面に形成された誘電体層の側面のうちの一部に第２端子電極の一部を形成するステップと、
（ｄ）第２電極層の上部面及び側面に誘電体層を形成するステップと、
（ｅ）（ｄ）ステップの誘電体層の上部面の一部に第１電極層を形成し、第２電極層の側面に形成された誘電体層の側面のうちの一部に第１端子電極の一部を形成するステップと、
（ｆ）複数の第１電極層、複数の誘電体層、及び複数の第２電極層が各々の所定の層数に到達し、かつ誘電体層が最上層に該当するまで（ａ）から（ｄ）ステップを繰り返すステップと、
（ｇ）第１端子電極または第２端子電極の形成を完了するステップと、を含み、
複数の第１電極層は第１端子電極により互いに連結され、複数の第２電極層は第２端子電極により互いに連結され、
第１端子電極及び第２端子電極の各々の上部面及び側面を通じて外部と電気的に疎通することを特徴とする、積層セラミックキャパシタの製造方法。
【請求項１４】
基板は、アルミナ基板、サファイア単結晶基板、結晶質ＳｉＯ２基板、シリコン基板のうちの１つで形成されることを特徴とする、請求項１３に記載の積層セラミックキャパシタの製造方法。
【請求項１５】
第１及び第２電極層と第１及び第２端子電極は誘電体層と同時焼成が可能な金属を含むことを特徴とする、請求項１３に記載の積層セラミックキャパシタの製造方法。
【請求項１６】
第１及び第２電極層と第１及び第２端子電極はＡｇ、Ａｇ−Ｐｄ、Ｃｕ、Ｎｉのうちの１つを含むことを特徴とする、請求項１５に記載の積層セラミックキャパシタの製造方法。
【請求項１７】
第１端子電極及び第２端子電極の上部面及び側面上にメッキ層を形成するステップをさらに含むことを特徴とする、請求項１３に記載の積層セラミックキャパシタの製造方法。
【請求項１８】
第１及び第２電極層、第１及び第２端子電極及び誘電体層は、スピンコーティング法、スクリーン印刷法、オフセット印刷法のうちから選択されたいずれか１つの方法を使用して形成されることを特徴とする、請求項１３に記載の積層セラミックキャパシタの製造方法。
【請求項１９】
誘電体層のうち、露出した部分上に保護層を形成するステップをさらに含むことを特徴とする、請求項１３に記載の積層セラミックキャパシタの製造方法。
【請求項２０】
（ａ）ステップの以前に基板上に接着用ダミー層を形成するステップをさらに含むことを特徴とする、請求項１３に記載の積層セラミックキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンベデッド用セラミックキャパシタ及びエンベデッド用積層セラミックキャパシタの製造方法に関するものである。
【背景技術】
【０００２】
最近、携帯電話及び衛星放送などの電子及び通信分野が急速に発展するにつれてユーザの電子及び通信機器に対する高容量、小型化の要求も徐々に増大している。このようなユーザの要求を満たすために電子及び通信機器生産業者は電子及び通信装備に使われる電子部品を微細化、高密度化、及び積層化するために努力している。最近では実装密度をより高めるために、小型受動部品を基板内に埋め込むエンベデッド技術が台頭しており、これに対応するエンベデッド用受動部品が登場した。
【０００３】
代表的な積層部品として積層セラミックキャパシタ（ＭＬＣＣ：ｍｕｌｔｉ−ｌａｙｅｒ  ｃｅｒａｍｉｃ  ｃａｐａｃｉｔｏｒ）が開発されて使われているが、積層セラミックキャパシタはＤＣ信号遮断、バイパッシング（ｂｙｐａｓｓｉｎｇ）及び周波数共振などの機能に活用されており、その使用量が拡大されている趨勢である。
【０００４】
従来の技術に従うエンベデッド用積層セラミックキャパシタは、既存の積層セラミックキャパシタをＰＣＢの内部層に埋め込むことに適当であるように厚さを薄くする方法により具現される。
【０００５】
従来の形成方法は、まずセラミック原料である誘電体パウダーを準備し、準備された誘電体パウダーにバインダーや可塑剤、分散剤を始めとしたその他の添加剤と有機溶剤を添加し、ミーリング（ｍｉｌｌｉｎｇ）してセラミックスラリー（ｓｌｕｒｒｙ）を製作する。
【０００６】
そして、ドクターブレード（ｄｏｃｔｏｒ  ｂｌａｄｅ）やコーティング工法によりテープキャスティング（ｔａｐｅ  ｃａｓｔｉｎｇ）して有機フィルム上に数μｍから数百μｍ厚さのセラミックグリーンシート（ｇｒｅｅｎ  ｓｈｅｅｔ）を形成する。
【０００７】
次に、セラミックグリーンシート上に内部電極を印刷（ｐｒｉｎｔｉｎｇ）し、有機フィルムを除去した印刷されたグリーンシートをカバー用途の厚いグリーンシートの上に多数積層（ｓｔａｃｋｉｎｇ）した後、最上位に再度カバー用途の厚いグリーンシートを積層した後、所定の圧力で圧搾（ｃｏｌｄ  ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）して積層シートを完成し、圧搾された積層シートを切断（ｃｕｔｔｉｎｇ）してチップを形成する。
【０００８】
次に、上記チップを所定の温度及び所定の雰囲気に有機バインダー成分を熱分解（ｂｕｒｎ−ｏｕｔ）させ、焼成（ｓｉｎｔｅｒｉｎｇ）した後、ターミネーション（ｔｅｒｍｉｎａｔｉｏｎ）により外部電極を形成し、またこれを焼成した後、メッキ（ｐｌａｔｉｎｇ）しての積層セラミックキャパシタを形成する。
【０００９】
上記の形成方法により、内部電極が互いに交互するように形成され、セラミックグリーンシートが多数積層されて内部電極を囲むようにセラミック体が形成されたチップが製造される。
【００１０】
このように、従来の技術に従う積層セラミックキャパシタ形成方法によれば、粉末組成技術、粉末製造技術、スラリー及びペースト分散技術、印刷技術、積層技術などの多くの技術が高い水準に先行されなければならない。このうち、難しい工程技術中の１つが積層技術であって、これは誘電体の厚さが数μｍ位に薄くなってグリーンシートの強度が低くなって容易く破損してしまうためである。また、印刷されたグリーンシートをハンドリングするために製造設備の要求仕様が増大し、製造工程が複雑になって製造コストが高まり、歩留まりを低減させる原因となる。
【００１１】
このような既存のエンベデッド用積層セラミックキャパシタは、製作が非常に難しいだけでなく、厚さが薄くて機械的強度が低いため、取扱が非常に難しいという点があり、より薄い厚さを要求する顧客の要求を満たすことがほとんど不可能であると認識される。これによって、既存の積層セラミックキャパシタの形態を逸脱した新たな形態のエンベデッド用セラミックキャパシタの開発が既存の積層セラミックキャパシタ製造社を中心に推進されている実状である。
【００１２】
また、積層セラミックキャパシタ形成のために用いられるセラミックグリーンシートは表面に内部電極パターンが印刷されるが、内部電極の厚さによって内部電極パターンが印刷された部分と印刷されていない部分との間に段差が発生して内部電極パターンが印刷されたセラミックグリーンシートを多数積層して圧搾する場合、内部電極が形成された部分と形成されていない部分との厚さ差によって残留応力が発生するか、または積層時にセラミック層の部分的な可塑性挙動の局部的な差によって亀裂が発生するなどの問題点が発生する。このような問題点はグリーンシートの積層数が増えるほど、またキャパシタが高容量であるほど深刻に発生する。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記のような従来技術によるエンベデッド用セラミックキャパシタの諸般問題点を解決するために案出したものであって、第１に、独自に考案された新たな積層工程技術と、これに適合したやはり独自に考案された材料技術を適用することによって、各電極層及び誘電体層の厚さを０．１μｍ位まで顕著に低めた積層セラミック体製造技術を提示し、第２に、これで全体厚さが１０μｍ以下まで低くなったキャパシタを充分の耐熱及び機械的性質を有する基板の上に形成することによって、全厚さを７０μｍ以下にすることもできるエンベデッド用積層セラミックキャパシタ及びその製造方法を提供することをその目的とする。
【００１４】
また、本発明は工程が簡単かつ容易で、工程時間が短縮されて歩留まりが高く、生産性を向上させることができる積層セラミックキャパシタ及び積層セラミックキャパシタの製造方法を提供することをその目的とする。
【００１５】
また、本発明はアクティブ層の全厚さが非常に薄くなるので、高周波領域でキャパシタ内に発生する寄生インダクタンス（ｐａｒａｓｉｔｉｃ  ｉｎｄｕｃｔａｎｃｅ）を低減させる積層セラミックキャパシタ及び積層セラミックキャパシタの製造方法を提供することをその目的とする。
【００１６】
また、本発明は端子電極をキャパシタの上部面に形成することによって、実装面積を最小化することができる積層セラミックキャパシタ及び積層セラミックキャパシタの製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明の一実施形態によれば、積層セラミックキャパシタであって、基板、複数の第１電極層及び複数の第２電極層、複数の第１電極層と複数の第２電極層の各々の間に形成される複数の誘電体層、複数の第１電極層を互いに連結する第１端子電極、及び複数の第２電極層を互いに連結する第２端子電極を含み、複数の第１電極層、複数の第２電極層、複数の誘電体層、第１端子電極及び第２端子電極は全て基板上に位置し、第１端子電極及び第２端子電極の各々の上部面及び側面を通じて外部と電気的に疎通する積層セラミックキャパシタを提供する。
【００１８】
また、本発明の一実施形態によれば、積層セラミックキャパシタアレイであって、基板、及び基板上に形成される複数のキャパシタを含み、各々のキャパシタは、複数の第１電極層及び複数の第２電極層、複数の第１電極層と複数の第２電極層の各々の間に形成される複数の誘電体層、複数の第１電極層を互いに連結する第１端子電極、及び複数の第２電極層を互いに連結する第２端子電極を含み、第１端子電極及び第２端子電極の各々の上部面及び側面を通じて外部と電気的に疎通する積層セラミックキャパシタアレイを提供する。
【００１９】
また、本発明の一実施形態によれば、積層セラミックキャパシタの製造方法であって、（ａ）基板の上の所定の領域に第１電極層及び第１端子電極の一部を形成するステップ、（ｂ）第１電極層の上部面及び側面に誘電体層を形成するステップ、（ｃ）誘電体層の上部面の一部に第２電極層を形成し、第１電極層の側面に形成された誘電体層の側面のうちの一部に第２端子電極の一部を形成するステップ、（ｄ）第２電極層の上部面及び側面に誘電体層を形成するステップ、（ｅ）（ｄ）ステップの誘電体層の上部面の一部に第１電極層を形成し、第２電極層の側面に形成された誘電体層の側面のうちの一部に第１端子電極の一部を形成するステップ、（ｆ）複数の第１電極層、複数の誘電体層、及び複数の第２電極層が各々の所定の層数に到達し、かつ誘電体層が最上層に該当するまで（ａ）から（ｄ）ステップを繰り返すステップ、及び（ｇ）第１端子電極または第２端子電極の形成を完了するステップを含み、複数の第１電極層は第１端子電極により互いに連結され、複数の第２電極層は第２端子電極により互いに連結され、第１端子電極及び第２端子電極の各々の上部面及び側面を通じて外部と電気的に疎通する積層セラミックキャパシタの製造方法が提供される。
【発明の効果】
【００２０】
本発明によれば、多数のセラミック層を有するセラミック体を７０μｍ以下の厚さに形成できるエンベデッド用積層セラミックキャパシタ及び積層セラミックキャパシタの製造方法が提供される。
【００２１】
また、本発明によれば、電気的な歪み現象を低減できる積層セラミックキャパシタ及び積層セラミックキャパシタの製造方法が提供される。
【００２２】
また、本発明によれば、工程が簡単かつ容易で、工程時間が短縮されて歩留まりが高く、生産性を向上させることができる積層セラミックキャパシタ及び積層セラミックキャパシタの製造方法が提供される。
【００２３】
また、本発明によれば、高周波領域でキャパシタ内に発生する寄生インダクタンスが小さくなる積層セラミックキャパシタ及び積層セラミックキャパシタの製造方法が提供される。
【００２４】
また、本発明によれば、実装面積を最小化できる積層セラミックキャパシタ及び積層セラミックキャパシタの製造方法が提供される。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【図２】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【図３】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【図４】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【図５】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【図６】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【図７】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【図８】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【図９】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【図１０】本発明の他の実施形態に係るキャパシタアレイを示す図である。
【図１１】本発明の他の実施形態に係るキャパシタ及びキャパシタアレイが使われることを示す図である。
【図１２】本発明の一実施形態に係る積層セラミックキャパシタを形成する方法により形成された誘電体層及び電極層の断面写真及び従来の形成方法により形成された誘電体層及び電極層の断面写真を比較した図である。
【発明を実施するための形態】
【００２６】
後述する本発明に対する詳細な説明は、本発明が実施できる特定の実施形態を例示として図示する添付図面を参照する。これら実施形態は当業者が本発明を実施できることに充分に詳細に説明される。本発明の多様な実施形態は互いに異なるが、相互排他的である必要はないということが理解されなければならない。例えば、ここに記載されている特定形状、構造、及び特性は、一実施形態に関連して本発明の精神及び範囲から逸脱せずに他の実施形態で具現できる。また、各々の開示された実施形態の内の個別構成要素の位置または配置は、本発明の精神及び範囲を逸脱せずに変更できることが理解されなければならない。したがって、後述する詳細な説明は限定的な意味として解するものでなく、本発明の範囲は適切に説明されれば、その請求項が主張するものと均等な全ての範囲と共に添付された請求項のみにより限定される。図面において、類似の参照符号はさまざまな側面に亘って同一または類似の機能を指し示す。
【００２７】
図１から図９は、本発明の一実施形態に係る積層セラミックキャパシタを形成する方法を示す図である。
【００２８】
図１を参照すると、キャパシタの充分な機械的強度を保証するために、基板１００が使用できる。現在の電子及び通信機器などに使われるエンベデッド用キャパシタ及びキャパシタアレイはサイズが小型でなければならないだけでなく、厚さが非常に薄くなければならないこと（現在約１５０μｍ）が要求され、要求される厚さは今後一層薄くなることが予測される。このような厚さを満たす積層セラミックキャパシタが既存の方式により製造されれば、キャパシタの機械的強度が低くなって、キャパシタの取扱が不便になり、キャパシタの歩留まりが低くなる問題点がある。したがって、本発明の一実施形態によれば、キャパシタの機械的強度を高めるために、基板１００が使用できる。基板１００の材料として、アルミナ、サファイア単結晶、結晶質シリコン酸化物（ＳｉＯ２）、シリコンウエハーなどの多様な材質が適用できる。基板１００の上に電極層及び誘電体層を積層してキャパシタを形成するので、キャパシタの機械的強度が向上できる。基板１００が準備されれば、基板１００と基板１００の上に積層される電極層及び誘電体層の間の接着強度を高めるために、基板１００の上に接着用ダミー（ｄｕｍｍｙ）層１１０が形成できる。ダミー層１１０の材料は基板１００と電極層及び誘電体層との間の接着強度を高めると共に、誘電体及び電極層と同じ温度で焼結できる材料であれば特別に制限されない。ダミー層１１０の例としては、ガラスセラミック（ｇｌａｓｓ  ｃｅｒａｍｉｃ）、低融点材料が含まれた誘電体材料などが使用できる。
【００２９】
図２を参照すると、ダミー層１１０の上に第１電極層１２０が形成できる。第１電極層１２０を形成する方法は、薄層を形成できるものであれば、如何なる方法でも適用できる。例えば、スクリーン印刷、オフセット印刷、コーティング後の露光工程などを挙げることができる。
【００３０】
第１電極層１２０を形成するために使われる金属ペーストは、Ａｇ、Ａｇ−Ｐｄ、Ｃｕ、またはＮｉ材質などを主材料にする金属粉末に有機バインダー、可塑剤及び分散剤のようなその他の添加剤、溶剤などの有機物を添加して形成することができ、露光工程を適用する場合には、上記粉末に紫外線照射、加熱などの特定の条件で硬化可能なモノマー、オリゴマーなどと、バインダー、重合開始剤、分散剤、可塑剤、及び溶剤を所定量添加して形成することができる。また、必要な場合にはセラミック共材を添加することができる。
【００３１】
図３を参照すると、第１電極層１２０の上部の一側とその外郭に誘電体層１３０が形成できる。誘電体層１３０、１３０１が第１電極層１２０の外郭に第１電極層１２０が形成される部分より所定の間隔（ｄ１）だけ逸脱するように形成できる。したがって、第１電極層１２０の上部に位置する誘電体層１３０と、第１電極層１２０の側面に位置し、所定の幅（ｄ１）を有する誘電体層１３０１が同時に形成できる。誘電体層を形成する方法は、電極層形成方法の場合と同様に、薄層を形成できるものであれば、如何なる方法でも関係がなく、スクリーン印刷、オフセット印刷、コーティング後の露光工程などを適用することができ、誘電体スラリーあるいはペーストは、上記金属電極用材料と同様に、誘電体粉末、バインダー、可塑剤などを始めとしたその他の添加剤を適当な溶剤として湿式混合してセラミック粉末が有機物の内に均一に分散されるように製造できる。露光工程を適用する場合には、上記粉末に紫外線照射、加熱などの特定の条件で硬化可能なモノマー、オリゴマーなどと、バインダー、重合開始剤、分散剤、可塑剤、及び溶剤を所定量添加して形成することができる。セラミックスラリーはボールミル  （ｂａｌｌ  ｍｉｌｌ）の以外にプラネタリーミル（ｐｌａｎｅｔａｒｙ  ｍｉｌｌ）、またはビーズミル（ｂｅａｄｓ  ｍｉｌｌ）などの湿式混合法により製造できる。
【００３２】
モノマーは、アクリレート（ａｃｒｙｌａｔｅ）群、スチレン（ｓｔｙｒｅｎｅ）群、ビニールピリジン（ｖｉｎｙｌ  ｐｙｒｉｄｉｎｅ）群などから少なくとも１つが選択された単官能あるいは多官能のモノマーが使用できる。例えば、エチレングリコールジアクリレート（ｅｔｈｙｌｅｎｅｇｌｙｃｏｌ  ｄｉａｃｒｙｌａｔｅ）、エチレングリコールジメタクリレート（ｅｔｈｙｌｅｎｅｇｌｙｃｏｌ  ｄｉｍｅｔｈａｃｒｙｌａｔｅ）、ジエチレングリコールジアクリレート（ｄｉｅｔｈｙｌｅｎｅｇｌｙｃｏｌ  ｄｉａｃｒｙｌａｔｅ）、メチレングリコールビスアクリレート（ｍｅｔｈｙｌｅｎｅｇｌｙｃｏｌ  ｂｉｓａｃｒｙｌａｔｅ）、プロピレンジアクリレート（ｐｒｏｐｙｌｅｎｅ  ｄｉａｃｒｙｌａｔｅ）、トリメチロールプロパントリアクリレート（ｔｒｉｍｅｔｈｙｌｏｌｐｒｏｐａｎｅ  ｔｒｉａｃｒｙｌａｔｅ）、トリメチロールプロパントリメタクリレート（ｔｒｉｍｅｔｈｙｌｏｌｐｒｏｐａｎｅ  ｔｒｉｍｅｔｈａｃｒｙｌａｔｅ）、ペンタエリスリトールテトラアクリレート（ｐｅｎｔｈａｅｒｙｔｈｔｒｔｏｌ  ｔｅｔｒａａｃｒｙｌａｔｅ）、ペンタエリスリトールトリメタクリレート（ｐｅｎｔｈａｅｒｙｔｈｔｒｔｏｌ  ｔｒｉｍｅｔｈａｃｒｙｌａｔｅ）、ジペンタエリスリトールヘキサアクリレート（ｄｉｐｅｎｔｈａｅｒｙｔｈｔｒｔｏｌ  ｈｅｘａａｃｒｙｌａｔｅ）、ジペンタエリスリトールヘキサメタクリレート（ｄｉｐｅｎｔｈａｅｒｙｔｈｔｒｔｏｌ  ｈｅｘａｍｅｔｈａｃｒｙｌａｔｅ）、１，２，４−ブタントリオールトリアクリレート（１，２，４−ｂｕｔａｎｎｅｔｒｉｏｌ  ｔｒｉａｃｒｙｌａｔｅ）、１，４−ベンゼンジオールジアクリレート（１，４−ｂｅｎｚｅｎｅｄｉｏｌ  ｄｉａｃｒｙｌａｔｅ）、トリプロピレングリコールジアクリレート（ｔｒｉｐｒｏｐｙｌｅｎｅ  ｇｌｙｃｏｌ  ｄｉａｃｒｙｌａｔｅ）などを挙げることができ、その他にも非常に多様なモノマー群から選択されたもののうち、少なくとも１つが使用できる。
【００３３】
また、オリゴマーはウレタンアクリレート（ｕｒｅｔａｎｅ  ａｃｒｙｌａｔｅ）、エポキシアクリレート（ｅｐｏｘｙ  ａｃｒｙｌａｔｅ）、ポリエステルアクリレート（ｐｏｌｙｅｓｔｅｒ  ａｃｒｙｌａｔｅ）、ポリエチレングリコールビスアクリレート（ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ  ｂｉｓａｃｒｙｌａｔｅ）、ポリプロピレングリコールビスメタクリレート（ｐｏｌｙｐｒｏｙｌｅｎｅ  ｇｌｙｃｏｌ  ｂｉｓｍｅｔｈａｃｒｙｌａｔｅ）、スピレインアクリレート（ｓｐｉｒａｎｅ  ａｃｒｙｌａｔｅ）などを代表的に挙げることができ、以外に、非常に多様なオリゴマー群から選択されたもののうち、少なくとも１つが使用できる。
【００３４】
重合開始剤はＵＶあるいは熱にてラジカル重合反応を起こすことができる重合開始剤が使用できる。例えば、２，２−ジメトキシ−２−フェニルアセトフェノン（２，２−ｄｉｍｅｔｈｏｘｙ−２−ｐｈｅｎｙｌ  ａｃｅｔｏｐｈｅｎｏｎｅ）、１−ヒドロキシ−シクロヘキシル−フェニルケトン（１−ｈｙｄｒｏｘｙｃｙｃｌｏｈｅｘｙｌ−ｐｈｅｎｙｌｋｅｔｏｎｅ）、パラ−フェニルベンゾフェノン  （ｐａｒａ−ｐｈｅｎｙｌｂｅｎｚｏ  ｐｈｅｎｏｎｅ）、ベンジルジメチルケタル（ｂｅｎｚｙｌｄｉｍｅｔｈｙｌｋｅｔａｌ）、２，４−ジメチルチオキサントン（２，４−ｄｉｍｅｔｈｙｌｔｈｉｏｘａｎｔｈｏｎｅ）、２，４−ジエチルチオキサントン（２，４−ｄｉｅｔｈｙｌｔｈｉｏｘａｎｙｈｏｎｅ）、ベンゾインエチルエーテル（ｂｅｎｚｏｉｎ  ｅｔｈｙｌ  ｅｔｈｅｒ）、ベンゾインイソブチルエーテル（ｂｅｎｚｏｉｎ  ｉｓｏｂｕｔｙｌ  ｅｔｈｅｒ）、４，４−ジエチルアミノベンゾフェノン（４，４−ｄｉｅｔｈｙｌａｍｉｎｏｂｅｎｚｏｐｈｅｎｏｎｅ）、パラ−ジメチルアミノベンゾ酸エチルエステル（ｐａｒａ−ｄｉｍｅｔｈｙｌａｍｉｎｏ  ｂｅｎｚｏｉｃ  ａｃｉｄ  ｅｔｈｙｌｅｓｔｅｒ）などから選択されたもののうち、少なくとも１つが使用できる。
【００３５】
セラミックスラリーには粘度調整、分散効果などの要求事項によって一定量の高分子バインダーが添加できる。また、セラミックスラリーは数十ｃｐｓ位の低粘度で数十ｃｐｓから数十万ｃｐｓの高粘度まで工程要求条件によって多様に調節できる。例えば、セラミックペースト及びスラリーは１ｃｐｓから９００，０００ｃｐｓまでの粘度に多様に形成できる。
【００３６】
誘電体層１３０を形成するために、薄層を形成できる如何なる方法でも使用できる。例えば、スクリーン印刷またはオフセット印刷、コーティング後の露光工程などの方法が適用できる。
【００３７】
図４を参照すると、誘電体層１３０の一側面の上部とその外郭に第２電極層１４０が形成される。第２電極層１４０は、誘電体層１３０より所定の間隔（ｄ１）だけ逸脱した位置から形成され、誘電体層１３０を逸脱した外郭にやはり所定の間隔（ｄ２）だけ形成される。したがって、誘電体層１３０及び第１電極層１２０の横に所定の幅（ｄ２）を有する第２端子電極１４０１の一部が同時に形成される。第２電極層１４０を形成する方法は、前述した第１電極層１２０を形成する方法と同一である。第２電極層１４０を形成するために使われる金属ペーストも第１電極層１２０の場合と同一である。
【００３８】
図５を参照すると、第２電極層１４０の上に誘電体層１３０ａがまた形成される。第２電極層１４０の上に形成される誘電体層１３０ａは、第１電極層１４０の上に形成された誘電体層と同一な位置とサイズで形成される。したがって、第２電極層１４０の横に所定幅（ｄ１）を有する誘電体層１３０２が同時に形成される。
【００３９】
図６を参照すると、誘電体層１３０ａの上に第１電極層１２０ａがまた形成される。誘電体層１３０の上に形成される第１電極層１２０ａは、誘電体層１３０ａの位置から第２電極層の反対側に所定の間隔（ｄ３）だけ逸脱するように形成される。したがって、誘電体層１３０、１３０ａの横に、所定の幅（ｄ３）を有する第１端子電極１２０１の一部が同時に形成される。
【００４０】
図７を参照すると、第１電極層１２０ａの上に誘電体層１３０ｂがまた形成できる。誘電体層１３０ｂは誘電体層１３０及び誘電体層１３０ａと同一な位置とサイズで同一な方法により形成される。したがって、第１電極層１２０ａの横に所定の幅（ｄ１）を有する誘電体層１３０３が形成される。
【００４１】
図８を参照すると、誘電体層１３０ｂの上に第２電極層１４０ａがまた形成される。誘電体層１３０ｂの上に形成される第２電極層１４０ａは、誘電体層１３０ｂが形成される部分より所定の間隔（ｄ２）だけ逸脱するように形成されて誘電体層１３０ａ、第１電極層１２０ａ、及び誘電体層１３０ｂの横に、所定の幅（ｄ２）を有する第２端子電極１４０１の一部が形成される。
【００４２】
このような形成ステップを所定の層数だけ繰り返して、図９のように、複数の第１電極層１２０、１２０ａ及び複数の第２電極層１４０、１４０ａと複数の誘電体層１３０、１３０ａ、１３０ｂが形成されたキャパシタ層の成形を完了する。
【００４３】
また、図９を参照すると、成形されたキャパシタの両側面に第１電極層１２０、１２０ａと連結された第１端子電極１２０１、及び第２電極層１４０、１４０ａと連結された第２端子電極１４０１が形成できる。第１端子電極１２０１及び第２端子電極１４０１が形成されれば、複数の第１及び第２電極層１２０、１２０ａ、１４０、１４０ａ、両側の端子電極１２０１、１４０１及び誘電体層１３０、１３０ａ、１３０ｂを含む全体キャパシタを焼成することができる。
【００４４】
また、最上部に充分の厚さを有する保護層１５０を印刷などの方法により形成することができる。保護層１５０は焼結温度によってキャパシタ層と同時に焼成することもできる。保護層１５０の材料は使用環境でキャパシタ層の信頼性を保護することができる多様な材料を適用することができる。例えば、低融点ガラス質材料や誘電体層と同一な成分の材料を適用することもできる。
【００４５】
また、図９を参照すると、保護層１５０の形成後、または保護層１５０の形成前に保護層１５０が形成された高さまたはその以上まで第１端子電極１２０１及び第２端子電極１４０１に連結されるメッキ層１６０、１６０’、１６０”をメッキにより形成することができる。
【００４６】
本発明の一実施形態によれば、基板１００の上に電極層及び誘電体層を順次に積み上げる（ｉｎ−ｓｉｔｕ）方法により積層するので、積層工程が安定的に遂行できる。また、第１電極層１２０が誘電体層１３０から逸脱する間隔（ｄ３）及び第２電極層１４０が誘電体層１３０から逸脱する間隔（ｄ２）を自由に調節することができるので、第１端子電極１２０１及び第２端子電極１４０１の幅の可変性が大きい。また、第１端子電極１２０１及び第２端子電極１４０１の上部面を通じて外部と電気的に連結されるので実装面積が最小化する。しかしながら、これに限定されるものではなく、第１端子電極１２０１及び第２端子電極１４０１の側面を通じても外部と電気的に連結できる。したがって、本発明の一実施形態によれば、積層セラミックキャパシタ１０の厚さを１５０μｍにしながらも、積層セラミックキャパシタ１０の機械的強度を十分に高くすることができる。
【００４７】
図１０は、本発明の他の実施形態に係るキャパシタアレイ（ａｒｒａｙ）を示す図である。
【００４８】
図１０を参照すると、基板１００’の上に１つのキャパシタのみを形成するものでなく、多数のキャパシタ１０を形成してキャパシタアレイ２００を形成することができる。キャパシタアレイ２００の形成方法は、前述した形成方法に従うことができ、但し、面積の大きい基板１００’の上に同時に多数のキャパシタ１０を形成してキャパシタアレイ２００を形成することができる。
【００４９】
図１１は、本発明の他の実施形態に係るキャパシタアレイが使われることを示す図である。
【００５０】
図１１を参照すると、基板１００’の上に形成された多数のキャパシタ１０は、チップ（ｃｈｉｐ）２０の下部に形成されたボール電極（ｂａｌｌ  ｅｌｅｃｔｒｏｄｅ）２０’と直接接触することができる。既存ではチップ２０の周辺にキャパシタが配列され、チップ２０に形成された電極とキャパシタとの間をワイヤボンディング（ｗｉｒｅ  ｂｏｎｄｉｎｇ）などにより平面上に連結されたので、チップ２０の周辺の相当部分の面積がキャパシタ装着のために割り当てられた。したがって、チップ２０とキャパシタが実装されるボードの多くの面積がチップ２０とキャパシタが実装されるために必要であった。それに反して、本発明によれば、チップ２０の下部にキャパシタアレイが位置してチップ２０とキャパシタ１０が上下に連結されるので、チップ２０とキャパシタ１０が実装されることにチップ２０が実装される面積だけが必要である。
【００５１】
また、本発明の実施形態によれば、各単位工程が非常に簡単で、工程時間が短いので、歩留まりが高く、生産性を向上させることができる特徴がある。
【００５２】
また、本発明の積層セラミックキャパシタ内の電極層及び誘電体層が非常に薄いため、高周波領域でキャパシタ内に発生する寄生インダクタンス（ｐａｒａｓｉｔｉｃ  ｉｎｄｕｃｔａｎｃｅ）が格段に低減する特徴がある。
【００５３】
本発明で提示するキャパシタの構造が既存の薄膜工程による集積受動素子（ＩＰＤ：ｉｎｔｅｇｒａｔｅｄ  ｐａｓｓｉｖｅ  ｄｅｖｉｃｅ）と顕著に区別される点は、本発明の積層工程はセラミック及び金属粉末から始める既存の厚膜工程に従うという点、厚膜工程の技法を改善することによって薄膜工程と同一な厚さを具現する点、及び積層成形されたセラミックと金属電極層を同時焼成により完成できるということである。したがって、本発明では生産性と価格競争力に優れる厚膜工程を通じてその間薄膜工程を通じてのみ可能であったキャパシタの高性能、高精密、高機能性を具現することができる。
【００５４】
図１２は、本発明の一実施形態に係る積層セラミックキャパシタを形成する方法により形成された誘電体層及び電極層の断面写真及び従来の形成方法により形成された誘電体層及び電極層の断面写真を比較した図である。図１２によれば、本発明で具現した時、従来に比べて誘電体層及び電極層の厚さが０．２μｍ内外に顕著に薄く、厚さが均一で、特に電極層の切れ無しで連続性が非常に優れることが分かる。
【００５５】
本発明の実施形態に係る積層セラミックキャパシタ及び積層セラミックキャパシタの形成方法は上記実施形態に限定されず、本発明の基本原理を逸脱しない範囲で多様に設計され、応用できることは本発明が属する技術分野で通常の知識を有する者には自明な事実である。
【００５６】
例えば、上記セラミックスラリーの粘度、塗布される厚さ、及びセラミック体の厚さなどは、多様な設計例によって応用及び適用できる。
【００５７】
また、以上ではキャパシタの形成に関してのみ説明したが、キャパシタだけでなく、インダクタ（ｉｎｄｕｃｔｏｒ）も上記方法により形成できる。但し、積層される層の形状はキャパシタの場合とは異なることがある。また、キャパシタとインダクタを１つの基板上に同時に形成することもできる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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