(57)【要約】  トンネル電界トランジスタ（ＴＦＥＴ）デバイスは、基板表面から突出するフィン構造を含む。フィン構造は、基板表面に最も近いベース部分、上部部分、およびベース部分から上部部分へ延びる側壁の第１のペアを含む。側壁の第１のペアは、フィン構造の長さに相当する長さを有する。フィン構造はまた、第１のドーパント濃度をフィン構造のベース部分に有する第１のドープ領域を含む。フィン構造はまた、第２のドーパント濃度をフィン構造の上部部分に有する第２のドープ領域を含む。ＴＦＥＴデバイスは、側壁の第１のペアの第１の側壁の付近の第１の導電性構造を含むゲートをさらに含む。誘電体層は、第１の導電性構造を第１の側壁から電気的に分離する。
2016534572.tif 000002
【特許請求の範囲】
【請求項１】
基板表面から突出するフィン構造であって、
前記基板表面に最も近いベース部分と、上部部分と、前記ベース部分から前記上部部分へ延びる側壁の第１のペアであって、前記フィン構造の長さに対応する長さを有する側壁の第１のペアと、
第１のドーパント濃度を前記フィン構造の前記ベース部分に有する第１のドープ領域と、
第２のドーパント濃度を前記フィン構造の前記上部部分に有する第２のドープ領域とを備える、フィン構造と、
前記側壁の第１のペアの第１の側壁の付近の第１の導電性構造を備えるゲートであって、誘電体層が前記第１の導電性構造を前記第１の側壁から電気的に分離するゲートと
を備えるトンネル電界効果トランジスタ（ＴＦＥＴ）デバイス。
【請求項２】
前記ゲートは、前記側壁の第１のペアの第２の側壁の付近の第２の導電性構造をさらに備え、前記誘電体層が前記第２の導電性構造を前記第２の側壁から電気的に分離する、請求項１に記載のＴＦＥＴデバイス。
【請求項３】
前記ゲートは、前記上部部分の付近の第３の導電性構造をさらに備え、前記誘電体層が前記第３の導電性構造を前記上部部分から電気的に分離し、前記第３の導電性構造が前記第１の導電性構造および前記第２の導電性構造に結合される、請求項２に記載のＴＦＥＴデバイス。
【請求項４】
前記フィン構造は、前記ベース部分と前記上部部分との間に中央部分をさらに備える、請求項１に記載のＴＦＥＴデバイス。
【請求項５】
前記ベース部分、前記上部部分、および前記中央部分は、第１のタイプの材料で構成される、請求項４に記載のＴＦＥＴデバイス。
【請求項６】
前記第１のタイプの材料はシリコンである、請求項５に記載のＴＦＥＴデバイス。
【請求項７】
前記中央部分は前記フィン構造のチャネル領域に相当する、請求項４に記載のＴＦＥＴデバイス。
【請求項８】
チャネル長は前記中央部分の高さに相当する、請求項７に記載のＴＦＥＴデバイス。
【請求項９】
飽和電流は前記ゲートの幅を変化させることによって調整される、請求項１に記載のＴＦＥＴデバイス。
【請求項１０】
前記ベース部分は前記フィン構造のドレインに相当し、前記上部部分は前記フィン構造のソースに相当する、請求項１に記載のＴＦＥＴデバイス。
【請求項１１】
前記第１のドーパント濃度はｎ−型濃度を含み、前記第２のドーパント濃度はｐ−型濃度を含む、請求項１０に記載のＴＦＥＴデバイス。
【請求項１２】
前記第１のドーパント濃度はｐ−型濃度を含み、前記第２のドーパント濃度はｎ−型濃度を含む、請求項１０に記載のＴＦＥＴデバイス。
【請求項１３】
前記第１のドープ領域は第１の材料を備え、前記第２のドープ領域は第２の材料を備え、前記第１の材料が前記第２の材料と異なる、請求項１に記載のＴＦＥＴデバイス。
【請求項１４】
前記ベース部分は前記フィン構造のソースに相当し、前記上部部分は前記フィン構造のドレインに相当する、請求項１に記載のＴＦＥＴデバイス。
【請求項１５】
前記第１のドーパント濃度はｎ−型濃度を含み、前記第２のドーパント濃度はｐ−型濃度を含む、請求項１４に記載のＴＦＥＴデバイス。
【請求項１６】
前記第１のドーパント濃度はｐ−型濃度を含み、前記第２のドーパント濃度はｎ−型濃度を含む、請求項１４に記載のＴＦＥＴデバイス。
【請求項１７】
少なくとも１つの半導体ダイに統合された、請求項１に記載のＴＦＥＴデバイス。
【請求項１８】
通信デバイス、携帯情報端末（ＰＤＡ）、ナビゲーションデバイス、固定位置データユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、及びコンピュータからなる群から選択されるデバイスに統合された、請求項１に記載のＴＦＥＴデバイス。
【請求項１９】
縦型トンネル電界効果トランジスタ（ＴＦＥＴ）デバイスを製作するステップを備える方法であって、
前記縦型ＴＦＥＴデバイスを製作するステップは、
ウェル領域、ベース部分、中央部分、および上部部分を基板内に形成するステップであって、前記ベース部分が前記ウェル領域の表面から突出し、前記中央部分が前記ベース部分と前記上部部分との間に形成されるステップと、
縦型フィン構造を形成するために前記基板をエッチングするステップであって、前記縦型フィン構造が、前記ベース部分、前記中央部分、および前記上部部分を含むステップと、
誘電体層を前記縦型フィン構造の上に堆積するステップと、
第１のゲート材料を前記誘電体層の上に堆積するステップと
を備える方法。
【請求項２０】
前記中央部分は前記縦型ＴＦＥＴデバイスのチャネル領域に相当する、請求項１９に記載の方法。
【請求項２１】
前記ベース部分は前記縦型ＴＦＥＴデバイスのドレインに相当し、前記上部部分は前記縦型ＴＦＥＴデバイスのソースに相当する、請求項１９に記載の方法。
【請求項２２】
前記ベース部分は前記縦型ＴＦＥＴデバイスのソースに相当し、前記上部部分は前記縦型ＴＦＥＴデバイスのドレインに相当する、請求項１９に記載の方法。
【請求項２３】
前記縦型ＴＦＥＴデバイスを製作するステップは、
前記ウェル領域、前記ベース部分、前記中央部分、および前記上部部分を注入するのに先立ち、前記基板の上にフォトレジストをパターニングするステップと、
前記上部部分を露光するために前記フォトレジストを除去するステップであって、前記フォトレジストがフォトレジストストリッピングを介して除去されるステップと、
ハードマスク膜を前記上部部分の上に堆積するステップと、
前記縦型フィン構造を前記基板からエッチングするのに先立ち、前記ハードマスク膜をパターニングするステップと
をさらに備える、請求項１９に記載の方法。
【請求項２４】
前記縦型ＴＦＥＴデバイスを製作するステップは、
酸化物層を形成するステップと、
前記酸化物層を形成した後、前記誘電体層を前記縦型フィン構造の上に堆積するのに先立ち、前記ハードマスク膜を除去するステップと、
をさらに備える、請求項２３に記載の方法。
【請求項２５】
前記酸化物層を形成するステップは、
前記酸化物層を堆積するステップと、
化学機械研磨（ＣＭＰ）を前記酸化物層の上で実施するステップと、
前記酸化物層をエッチングするステップと
を含む、請求項２４に記載の方法。
【請求項２６】
前記縦型ＴＦＥＴデバイスを製作するステップは、
層間誘電体酸化物を前記第１のゲート材料の上に堆積するステップと、
化学機械研磨（ＣＭＰ）を前記層間誘電体酸化物の上で実施するステップと、
前記第１のゲート材料を除去するステップと、
ゲートメタルを堆積するステップと、
ＣＭＰを前記ゲートメタルの上で実施するステップと
をさらに含む、請求項１９に記載の方法。
【請求項２７】
前記縦型ＴＦＥＴデバイスを製作するステップは、電子デバイスに統合されたプロセッサにおいて開始される、請求項１９に記載の方法。
【請求項２８】
命令を備えるコンピュータ可読記憶媒体であって、前記命令は、プロセッサによって実行された時に、前記プロセッサに、
縦型トンネル電界効果トランジスタ（ＴＦＥＴ）デバイスを製作することを開始させ、
前記縦型ＴＦＥＴデバイスを製作することは、
ウェル領域、ベース部分、中央部分、および上部部分を基板内に形成することであって、前記ベース部分が前記ウェル領域の表面から突出し、前記中央部分が前記ベース部分と前記上部部分との間に形成されることと、
縦型フィン構造を形成するために前記基板をエッチングすることであって、前記縦型フィン構造が、前記ベース部分、前記中央部分、および前記上部部分を含むことと、
誘電体層を前記縦型フィン構造の上に堆積することと、
第１のゲート材料を前記誘電体層の上に堆積することと
を備える、コンピュータ可読記憶媒体。
【請求項２９】
前記中央部分は前記縦型ＴＦＥＴデバイスのチャネル領域に相当する、請求項２８に記載のコンピュータ可読記憶媒体。
【請求項３０】
前記ベース部分は前記縦型ＴＦＥＴデバイスのドレインに相当し、前記上部部分は前記縦型ＴＦＥＴデバイスのソースに相当する、請求項２８に記載のコンピュータ可読記憶媒体。
【請求項３１】
前記ベース部分は前記縦型ＴＦＥＴデバイスのソースに相当し、前記ベース部分は前記縦型ＴＦＥＴデバイスのドレインに相当する、請求項２８に記載のコンピュータ可読記憶媒体。
【請求項３２】
前記プロセッサは、通信デバイス、携帯情報端末（ＰＤＡ）、ナビゲーションデバイス、固定位置データユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、及びコンピュータからなる群から選択されるデバイスに統合された、請求項２８に記載のコンピュータ可読記憶媒体。
【請求項３３】
ウェル領域、ベース部分、中央部分、および上部部分を基板内に形成するためのステップであって、前記ベース部分が前記ウェル領域の表面から突出し、前記中央部分が前記ベース部分と前記上部部分との間に形成されるステップと、
縦型フィン構造を形成するために前記基板をエッチングするためのステップであって、前記縦型フィン構造が、前記ベース部分、前記中央部分、および前記上部部分を含むステップと、
誘電体層を前記縦型フィン構造の上に堆積するためのステップと、
第１のゲート材料を前記誘電体層の上に堆積するためのステップと
を備える方法。
【請求項３４】
注入するための前記ステップ、エッチングするための前記ステップ、前記誘電体層を堆積するための前記ステップ、および前記第１のゲート材料を堆積するための前記ステップは、電子デバイスに統合されたプロセッサによって実行される、請求項３３に記載の方法。
【請求項３５】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製作するステップとを含む方法であって、前記半導体デバイスが、
基板表面から突出するフィン構造であって、
前記基板表面に最も近いベース部分と、上部部分と、前記ベース部分から前記上部部分へ延びる側壁の第１のペアであって、前記フィン構造の長さに対応する長さを有する側壁の第１のペアと、
第１のドーパント濃度を前記フィン構造の前記ベース部分に有する第１のドープ領域と、
第２のドーパント濃度を前記フィン構造の前記上部部分に有する第２のドープ領域とを備える、フィン構造と、
前記側壁の第１のペアの第１の側壁の付近の第１の導電性構造を備えるゲートであって、誘電体層が前記第１の導電性構造を前記第１の側壁から電気的に分離するゲートと
を備える方法。
【請求項３６】
前記データファイルはグラフィックデータシステム（ＧＤＳＩＩ）フォーマットを有する、請求項３５に記載の方法。
【請求項３７】
前記データファイルはＧＥＲＢＥＲフォーマットを有する、請求項３５に記載の方法。
【請求項３８】
電荷キャリアをトンネルチャネルに供給するための手段と、
前記電荷キャリアを前記トンネルチャネルから受け取るための手段であって、供給するための前記手段または受け取るための前記手段のうちの一方が、フィン構造のベース部分にあるとともに基板表面に隣接し、供給するための前記手段または受け取るための前記手段のうちの他方が、前記フィン構造の上部部分にある手段と、
前記トンネルチャネルにおけるバンド間トンネリングを可能にするために前記トンネルチャネルにバイアスをかけるための手段と
を備える装置。
【請求項３９】
供給するための前記手段は前記フィン構造のソースを含む、請求項３８に記載の装置。
【請求項４０】
受け取るための前記手段は前記フィン構造のドレインを含む、請求項３８に記載の装置。
【請求項４１】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、及びコンピュータからなる群から選択され、供給するための前記手段、受け取るための前記手段、およびバイアスをかけるための前記手段がその中に統合されたデバイスをさらに備える、請求項３８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連技術の相互参照
本出願は、その全体が参照により本明細書に明示的に組み込まれている、２０１３年９月９日に出願した、所有者が共通する米国非仮特許出願第１４／０２１，７９５号の優先権を主張するものである。
【０００２】
本開示は、一般に、縦型トンネル電界効果トランジスタに関する。
【背景技術】
【０００３】
技術の進歩は、より小型でより高性能なコンピューティングデバイスをもたらした。たとえば、現在、小型で、軽量で、ユーザが簡単に持ち運べる、ポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、およびページングデバイスなどのワイヤレスコンピューティングデバイスを含む、様々なポータブルパーソナルコンピューティングデバイスが存在する。より具体的には、携帯電話およびインターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを通じて音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話には、内部に組み込まれた他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む、実行可能な命令を処理することができる。したがって、これらのワイヤレス電話は、かなりのコンピューティング能力を含むことができる。
【０００４】
ワイヤレス通信デバイスで使用するための半導体デバイスは、半導体デバイス内に論理回路を形成するトランジスタ（たとえば、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ）を含み得る。各ＣＭＯＳトランジスタは、ゲート、ソース領域、およびドレイン領域を含み得る。活性化されると、従来のＣＭＯＳトランジスタのゲートバイアスは、ソース領域とドレイン領域との間に蓄積領域チャネルの形成を引き起こして、ソース領域からドレイン領域への電流の流れを可能にし得る。対照的に、トンネルＣＭＯＳトランジスタは、印加されたゲートバイアスによって有効にされた、チャネルの中のバンド間トンネリングの結果として電流の流れを可能にし得る。しかしながら、トンネルＣＭＯＳトランジスタは通常は平面状であるので、そのようなトンネルＣＭＯＳトランジスタは、サブ２２ナノメートル（ｎｍ）およびそれを越えるプロセス規模（ｐｒｏｃｅｓｓ  ｄｉｍｅｎｓｉｏｎ）に対してスケーリングの課題を提示し得る。
【発明の概要】
【課題を解決するための手段】
【０００５】
縦型トンネル電界効果トランジスタ（ＴＦＥＴ）および製作の方法が開示される。フィンタイプの縦型ＴＦＥＴは、チャネル領域を介して垂直に結合されるソース領域およびドレイン領域を含み得る。垂直のトンネルがチャネル領域内に形成されて、ソース領域とドレイン領域との間に伝導経路を作り出すことができる。垂直のトンネルの長さは、チャネル領域の高さに依存し得る。フィンタイプの縦型ＴＦＥＴはまた、調整可能な幅を伴うゲートを含み得る。たとえば、垂直のトンネルを通って流れる飽和電流の量は、ゲートの幅を変化させることに応じて調整（たとえば、増大または減少）され得る。
【０００６】
特定の実施形態では、トンネル電界トランジスタ（ＴＦＥＴ）デバイスは、基板表面から突出するフィン構造を含む。フィン構造は、基板表面に最も近いベース部分、上部部分、およびベース部分から上部部分へ延びる側壁の第１のペアを含む。側壁の第１のペアは、フィン構造の長さに相当する長さを有する。フィン構造はまた、第１のドーパント濃度をフィン構造のベース部分に有する第１のドープ領域を含む。フィン構造はまた、第２のドーパント濃度をフィン構造の上部部分に有する第２のドープ領域を含む。ＴＦＥＴデバイスは、側壁の第１のペアの第１の側壁の付近の第１の導電性構造を含むゲートをさらに含む。誘電体層が、第１の導電性構造を第１の側壁から電気的に分離する。
【０００７】
別の特定の実施形態では、方法は、縦型トンネル電界効果トランジスタ（ＴＦＥＴ）デバイスを製作することを含む。縦型ＴＦＥＴデバイスを製作することは、基板内にウェル領域、ベース部分、中央部分、および上部部分を形成することを含む。ベース部分は、ウェル領域の表面から突出し、中央部分は、ベース部分と上部部分との間に形成される。縦型ＴＦＥＴデバイスを製作することは、また、縦型フィン構造を形成するために基板をエッチングすることを含む。縦型フィン構造は、ベース部分、中央部分、および上部部分を含む。縦型ＴＦＥＴデバイスを製作することは、誘電体層を縦型フィン構造の上に堆積することと、第１のゲート材料を誘電体層の上に堆積することとをさらに含む。
【０００８】
別の特定の実施形態では、装置は、電荷キャリアをトンネルチャネルに供給するための手段と、電荷キャリアをトンネルチャネルから受け取るための手段とを含む。供給するための手段または受け取るための手段のうちの一方は、フィン構造のベース部分にあるとともに基板表面に隣接する。供給するための手段または受け取るための手段のうちの他方は、フィン構造の上部部分にある。装置はまた、トンネルチャネルにおけるバンド間トンネリングを可能にするためにトンネルチャネルにバイアスをかけるための手段を含む。
【０００９】
開示される実施形態のうちの少なくとも１つによって提供される１つの特定の利点は、サブ２２ナノメートル（ｎｍ）およびそれを越えるプロセス規模に対して、トンネル電界効果トランジスタのチャネルの中にバンド間トンネル電流を形成するための能力である。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本出願全体を検討した後に明らかとなろう。
【図面の簡単な説明】
【００１０】
【図１】縦型トンネル電界効果トランジスタデバイスの特定の例示的な実施形態の図である。
【図２】縦型トンネル電界効果トランジスタデバイスの別の特定の例示的な実施形態の図である。
【図３】図１の縦型トンネル電界効果トランジスタデバイスを製作することの特定の段階を示す図である。
【図４】図１の縦型トンネル電界効果トランジスタデバイスを製作することの別の段階を示す図である。
【図５】図１の縦型トンネル電界効果トランジスタデバイスを製作することの別の特定の段階を示す図である。
【図６】図１の縦型トンネル電界効果トランジスタデバイスを製作することの別の段階を示す図である。
【図７】図１の縦型トンネル電界効果トランジスタデバイスを製作することの別の特定の段階を示す図である。
【図８】図１の縦型トンネル電界効果トランジスタデバイスを製作することの別の特定の段階を示す図である。
【図９】３次元縦型トンネル電界効果トランジスタデバイスの特定の例示的な実施形態の図である。
【図１０】縦型トンネル電界効果トランジスタデバイスを製作する方法の特定の例示的な実施形態のフローチャートである。
【図１１】縦型トンネル電界効果トランジスタデバイスを含むワイヤレス通信デバイスのブロック図である。
【図１２】縦型トンネル電界効果トランジスタデバイスを含む電子デバイスを製造するための工程の特定の例示的な実施形態のデータフロー図である。
【発明を実施するための形態】
【００１１】
縦型トンネル電界効果トランジスタデバイスの特定の実施形態および製作の方法が本開示で提示される。しかしながら、縦型トンネル電界効果トランジスタデバイスの設計に関して、また縦型トンネル電界効果トランジスタデバイスの作り方に関して、特定の実施形態に適用される概念および洞察が、様々な状況で実施され得ることが理解されるべきである。提示される特定の実施形態は、縦型トンネル電界効果トランジスタデバイスを設計および作成するための固有の方法の例にすぎず、本開示の範囲を限定しない。
【００１２】
本開示は、特定の状況での特定の実施形態を説明する。しかしながら、特定の実施形態に従って説明されている機能、方法、構造、または特徴は、また、１つまたは複数の他の実施形態を形成するために、適切な方法で組み合わされ得る。加えて、図面は、機能、方法、構造、または特徴間の相対的な関係を示すために使用され、したがって、縮尺通りに描かれていない場合がある。「上部」、「中心」、「ベース」などのような方向の用語は、説明されている図面の向きに関して使用される。本開示の構成要素は、いくつかの異なる向きに配置され得る。そのように、方向の用語は、例示の目的のために使用され、限定することを意図されていない。
【００１３】
図１を参照すると、フィンタイプの縦型トンネル電界効果トランジスタ（ＴＦＥＴ）デバイス１００の特定の例示的な実施形態が示される。図１は、縦型ＴＦＥＴデバイス１００の部分の横断面図を示す。
【００１４】
縦型ＴＦＥＴデバイス１００は、基板１０２およびシャロートレンチ分離（ＳＴＩ）酸化物層１０８を含む。基板１０２はｐ−型基板であり得る。特定の実施形態では、基板１０２はシリコン（Ｓｉ）基板である。ＳＴＩ酸化物層１０８は、互いに隣接する半導体デバイス構成要素の間の電流洩れを防止し得る。たとえば、ＳＴＩ酸化物層１０８は、縦型ＴＦＥＴデバイス１００と別の半導体デバイス構成要素（たとえば、別の縦型ＴＦＥＴデバイス）との間の電流洩れを防止し得る。
【００１５】
縦型ＴＦＥＴデバイス１００は、第１のウェル領域１０４、第１のベース部分１１２、第１の中央部分１１４、および第１の上部部分１１６を含む第１の縦型ＴＦＥＴ１１０を含む。特定の実施形態では、第１のベース部分１１２、第１の中央部分１１４、および第１の上部部分１１６は、同じタイプの材料から作られる。たとえば、第１のベース部分１１２、第１の中央部分１１４、および第１の上部部分１１６は、シリコン（Ｓｉ）から作られてよい。別の特定の実施形態では、部分１１２〜１１６は、少なくとも１つのＩＩＩ−Ｖ材料から作られてもよい。たとえば、部分１１２〜１１６は、ヒ化アルミニウム、ヒ化ガリウム、窒化ガリウム、リン化ガリウム、アンチモン化インジウム、ヒ化インジウム、リン化インジウム、またはそれらの任意の組合せから作られてもよい。別の特定の実施形態では、部分１１２〜１１６は、少なくとも１つのＩＩ−ＶＩ材料から作られてもよい。第１のベース部分１１２は、基板１０２の表面１０３に（たとえば、最も近く）隣接し得る。第１のベース部分１１２は、第１のドーパント濃度を有する第１のドープ領域に相当し得、第１の上部部分１１６は、第２のドーパント濃度を有する第２のドープ領域に相当し得る。第１の縦型ＴＦＥＴ１１０はまた、第１のベース部分１１２から第１の上部部分１１６へ延びる側壁の第１のペア１１７を含み得る。第１の誘電体層（たとえば、高い誘電率（ｋ）を有する材料）が、側壁１１７を取り囲んで堆積され得る。
【００１６】
第１のベース部分１１２、第１の中央部分１１４、第１の上部部分１１６、および側壁の第１のペア１１７は、第１のフィン構造に相当する。第１の中央部分１１４は、第１のフィン構造のチャネル領域に相当し得、チャネル長（Ｌ）は、第１の中央部分１１４の高さに相当し得る。特定の実施形態では、第１の上部部分１１６は、第１のフィン構造のドレインに相当し得、第１のベース部分１１２は、第１のフィン構造のソースに相当し得る。別の特定の実施形態では、第１の上部部分１１６は、第１のフィン構造のソースに相当し得、第１のベース部分１１２は、第１のフィン構造のドレインに相当し得る。第１のフィン構造は、基板１０２の表面１０３から突出し得る。第１の縦型ＴＦＥＴ１１０はまた、側壁の第１のペア１１７の少なくとも１つの側壁に隣接する（たとえば、その付近の）第１の導電性構造１３０を含む第１のゲート１１８を含み得る。第１のゲート１１８はまた、側壁の第１のペア１１７の少なくとも１つの他の側壁に隣接する（たとえば、その付近の）第２の導電性構造１３２と、第１の上部部分１１６に隣接する（たとえば、その付近の）第３の導電性構造１３４とを含み得る。第３の導電性構造１３４は、第１の導電性構造１３０および第２の導電性構造１３２に結合され得る。第１のゲート１１８の幅（ｗ）は、第１の縦型ＴＦＥＴ１１０の飽和電流を調整するように変化され得る。第１の誘電体層が、導電性構造１３０〜１３４（たとえば、第１のゲート１１８）を側壁１１７および第１の上部部分１１６から、それぞれ電気的に分離し得る。
【００１７】
縦型ＴＦＥＴデバイス１００はまた、第２のウェル領域１０６、第２のベース部分１２２、第２の中央部分１２４、および第２の上部部分１２６を含む第２の縦型ＴＦＥＴ１２０を含む。特定の実施形態では、第２のベース部分１２２、第２の中央部分１２４、および第２の上部部分１２６は、同じタイプの材料から作られる。たとえば、第２のベース部分１２２、第２の中央部分１２４、および第２の上部部分１２６は、シリコン（Ｓｉ）から作られてよい。第２のベース部分１２２はまた、基板１０２の表面１０３に（たとえば、最も近く）隣接し得る。第２のベース部分１２２は、第３のドーパント濃度を有する第３のドープ領域に相当し得、第２の上部部分１２６は、第４のドーパント濃度を有する第４のドープ領域に相当し得る。第２の縦型ＴＦＥＴ１２０はまた、第２のベース部分１２２から第２の上部部分１２６へ延びる側壁の第２のペア１２７を含み得る。第２の誘電体層（たとえば、高い誘電率（ｋ）を有する材料）が、側壁１２７を取り囲んで堆積され得る。
【００１８】
第２のベース部分１２２、第２の中央部分１２４、第２の上部部分１２６、および側壁の第２のペア１２７は、第２のフィン構造に相当する。第２の中央部分１２４は、第２のフィン構造のチャネルに相当し得、チャネル長（Ｌ）は、第２の中央部分１２４の高さに相当し得る。第１の中央部分１１４のチャネル長（Ｌ）は、第２の中央部分１２４のチャネル長（Ｌ）に等しく（または、実質的に等しく）あり得る。あるいは、第１の中央部分１１４および第２の中央部分１２４は、異なるチャネル長（Ｌ）を有してもよい。
【００１９】
特定の実施形態では、第２の上部部分１２６は、第２のフィン構造のドレインに相当し得、第２のベース部分１２２は、第２のフィン構造のソースに相当し得る。別の特定の実施形態では、第２の上部部分１２６は、第２のフィン構造のソースに相当し得、第２のベース部分１２２は、第２のフィン構造のドレインに相当し得る。第２のフィン構造は、基板１０２の表面１０３から突出する。第２の縦型ＴＦＥＴ１２０はまた、側壁の第２のペア１２７の少なくとも１つの側壁に隣接する（たとえば、その付近の）第１の導電性構造１４０を含む第２のゲート１２８を含み得る。第２のゲート１２８はまた、側壁の第２のペア１２７の少なくとも１つの他の側壁に隣接する（たとえば、その付近の）第２の導電性構造１４２と、第２の上部部分１２６に隣接する（たとえば、その付近の）第３の導電性構造１４４とを含み得る。第３の導電性構造１４４は、第１の導電性構造１４０および第２の導電性構造１４２に結合され得る。図９にさらに示すように、第２のゲート１２８の幅は、第２の縦型ＴＦＥＴ１２０の飽和電流を調整するように変化され得る。第２の誘電体層が、導電性構造１４０〜１４４（たとえば、第２のゲート１２８）を側壁１２７および第２の上部部分１２６から、それぞれ電気的に分離し得る。
【００２０】
特定の実施形態では、第１の縦型ＴＦＥＴ１１０および第２の縦型ＴＦＥＴ１２０は、相補型ＴＦＥＴである。たとえば、第１の縦型ＴＦＥＴ１１０はｎ−型ＴＦＥＴであり得、第２の縦型ＴＦＥＴ１２０はｐ−型ＴＦＥＴであり得る。あるいは、第１の縦型ＴＦＥＴ１１０はｐ−型ＴＦＥＴであり得、第２の縦型ＴＦＥＴ１２０はｎ−型ＴＦＥＴであり得る。
【００２１】
縦型ＴＦＥＴデバイス１００の３つの特定の実施形態が、以下に記載される。各実施形態では、第１の縦型ＴＦＥＴ１１０はｎ−型ＴＦＥＴであり、第２の縦型ＴＦＥＴ１２０はｐ−型ＴＦＥＴである。たとえば、第１のゲート１１８は、ｎ−型の仕事関数を有する金属で構成されてよく、第２のゲート１２８は、ｐ−型の仕事関数を有する金属で構成されてよい。これらの実施形態は、例示のために記載され、限定的であることを意味しない。たとえば、他の実施形態では、第１の縦型ＴＦＥＴ１１０がｎ−型ＴＦＥＴであってもよく、第２の縦型ＴＦＥＴ１２０がｐ−型ＴＦＥＴであってもよく、各縦型ＴＦＥＴ１１０、１２０がｐ−型ＴＦＥＴであってもよく、または各縦型ＴＦＥＴ１１０、１２０がｎ−型ＴＦＥＴであってもよい。
【００２２】
第１の特定の実施形態では、第１のウェル領域１０４および第２のウェル領域１０６は、ｎ−型濃度を用いてドープされ得る。第１のベース部分１１２（たとえば、第１のドープ領域）は、Ｐ＋濃度を含む第１のドーパント濃度を有する第１のフィン構造のソースに相当し得る。たとえば、ｐ＋型シリコンは、基板１０２の中の第１のフィン構造の底部において、ソースとして配置（たとえば、注入）され得る。第１の中央部分１１４は、Ｐ−濃度を含むドーパント濃度を有し得る。たとえば、ｐ−型シリコンは、第１の上部部分１１６と第１のベース部分１１２との間にチャネル領域として配置（たとえば、注入）され得る。第１の上部部分１１６（たとえば、第２のドープ領域）は、Ｎ＋濃度を含む第２のドーパント濃度を有する第１のフィン構造のドレインに相当し得る。たとえば、ｎ＋型シリコンは、第１のフィン構造の上部において、ドレインとして配置（たとえば、注入）され得る。第１の特定の実施形態では、第２のベース部分１２２（たとえば、第３のドープ領域）は、Ｐ＋濃度を含む第３のドーパント濃度を有する第２のフィン構造のドレインに相当し得、第２の中央部分１２４は、Ｎ−濃度を含むドーパント濃度を有し得、第２の上部部分１２６（たとえば、第４のドープ領域）は、Ｎ＋濃度を含む第４のドーパント濃度を有する第２のフィン構造のソースに相当し得る。
【００２３】
第１の特定の実施形態の変形として、第１の縦型ＴＦＥＴ１１０の第１の上部部分１１６および第２の縦型ＴＦＥＴ１２０の第２の上部部分１２６は、中央部分１１４、１２４およびベース部分１１２、１２２と異なる材料で構成されてよい。たとえば、上部部分１１６、１２６は、ｎ−型メタル、ｎ−型ポリシリコンなどであってもよい。
【００２４】
第２の特定の実施形態では、第１のウェル領域１０４および第２のウェル領域１０６は、ｐ−型濃度を用いてドープされ得る。第１のベース部分１１２（たとえば、第１のドープ領域）は、Ｎ＋濃度を含む第１のドーパント濃度を有する第１のフィン構造のドレインに相当し得る。たとえば、ｎ＋型シリコンは、基板１０２の中の第１のフィン構造の底部において、ドレインとして配置され得る。第１の中央部分１１４は、Ｐ−濃度を含むドーパント濃度を有し得る。たとえば、ｐ−型シリコンは、第１の上部部分１１６と第１のベース部分１１２との間にチャネル領域として配置され得る。第１の上部部分１１６（たとえば、第２のドープ領域）は、Ｐ＋濃度を含む第２のドーパント濃度を有する第１のフィン構造のソースに相当し得る。たとえば、ｐ＋型シリコンは、第１のフィン構造の上部において、ソースとして配置され得る。第２の特定の実施形態では、第２のベース部分１２２（たとえば、第３のドープ領域）は、Ｎ＋濃度を含む第３のドーパント濃度を有する第２のフィン構造のソースに相当し得、第２の中央部分１２４は、Ｎ−濃度を含むドーパント濃度を有し得、第２の上部部分１２６（たとえば、第４のドープ領域）は、Ｐ＋濃度を含む第４のドーパント濃度を有する第２のフィン構造のドレインに相当し得る。
【００２５】
第２の特定の実施形態の変形として、第１の縦型ＴＦＥＴ１１０の第１の上部部分１１６および第２の縦型ＴＦＥＴ１２０の第２の上部部分１２６は、中央部分１１４、１２４およびベース部分１１２、１２２と異なる材料で構成されてよい。たとえば、上部部分１１６、１２６は、ｐ−型メタル、ｐ−型ポリシリコンなどであってもよい。
【００２６】
第３の特定の実施形態では、第１のウェル領域１０４は、ｎ−型濃度を用いてドープされ得、第２のウェル領域１０６は、ｐ−型濃度を用いてドープされ得る。第１のベース部分１１２（たとえば、第１のドープ領域）は、Ｐ＋濃度を含む第１のドーパント濃度を有する第１のフィン構造のソースに相当し得る。たとえば、ｐ＋型シリコンは、基板１０２の中の第１のフィン構造の底部において、ソースとして配置され得る。第１の中央部分１１４は、Ｐ−濃度を含むドーパント濃度を有し得る。たとえば、ｐ−型シリコンは、第１の上部部分１１６と第１のベース部分１１２との間にチャネル領域として配置され得る。第１の上部部分１１６（たとえば、第２のドープ領域）は、Ｎ＋濃度を含む第２のドーパント濃度を有する第１のフィン構造のドレインに相当し得る。たとえば、ｎ＋型シリコンは、第１のフィン構造の上部において、ドレインとして配置され得る。第３の特定の実施形態では、第２のベース部分１２２（たとえば、第３のドープ領域）は、Ｎ＋濃度を含む第３のドーパント濃度を有する第２のフィン構造のソースに相当し得、第２の中央部分１２４は、Ｎ−濃度を含むドーパント濃度を有し得、第２の上部部分１２６（たとえば、第４のドープ領域）は、Ｐ＋濃度を含む第４のドーパント濃度を有する第２のフィン構造のドレインに相当し得る。
【００２７】
第３の特定の実施形態の変形として、第１の縦型ＴＦＥＴ１１０の第１の上部部分１１６および第２の縦型ＴＦＥＴ１２０の第２の上部部分１２６は、中央部分１１４、１２４およびベース部分１１２、１２２と異なる材料で構成されてよい。たとえば、第１の上部部分１１６は、ｎ−型メタルまたはｎ−型ポリシリコンであってよく、第２の上部部分１２６は、ｐ−型メタルまたはｐ−型ポリシリコンなどであってよい。
【００２８】
図９に関してさらに説明されるように、第１のコンタクトが第１のベース部分１１２に結合され得、第２のコンタクトが第１の上部部分１１６に結合され得、第３のコンタクトが第１のゲート１１８に結合され得る。各部分１１２、１１６、１１８にコンタクトを介して印加される電圧は、第１の垂直のトンネル電流を、第１の上部部分１１６と第１のベース部分１１２との間で第１の中央部分１１４の中のチャネルを介して流すことができる。チャネル長（Ｌ）は、第１の中央部分１１４の高さによって規定され得る。たとえば、第１の中央部分１１４が第１のベース部分１１２の上に成長または堆積される実施形態では、チャネルの長さ（Ｌ）は、チャネル膜の厚さに相当し得る。同様に、第４のコンタクトは第２のベース部分１２２に結合され得、第５のコンタクトは第２の上部部分１２６に結合され得、第６のコンタクトは第２のゲート１２８に結合され得る。各部分１２２、１２６、１２８にコンタクトを介して印加される電圧は、第２の垂直のトンネル電流を、第２の上部部分１２６と第２のベース部分１２２との間で第２の中央部分１２４の中のチャネルを介して流すことができる。チャネル長（Ｌ）は、第２の中央部分１２４の高さによって規定され得る。
【００２９】
第１の中央部分１１４および第２の中央部分１２４が、チャネルの中のバンド間トンネル電流の形成を可能にし得、その場合、チャネルの長さ（Ｌ）がゲート１１８、１２８の幅とは無関係となることが理解されよう。ゲート１１８、１２８は、チャネルの長さ（Ｌ）に影響を及ぼすことなく縦型ＴＦＥＴ１１０、１２０によってサポートされる飽和電流の量を管理するように、独立に設計および／または調整され得る。中央部分１１４、１２４の高さ（たとえば、チャネル長）はまた、ゲートを設計するために使用されるリソグラフィプロセスと独立に設計され得る。たとえば、チャネルが垂直（平面状と対照的に）であるので、チャネルは、電界効果トランジスタの平面状のゲートの下にある領域または位置に限定されない。
【００３０】
図２を参照すると、フィンタイプの縦型トンネル電界効果トランジスタデバイス２００の別の特定の例示的な実施形態が示される。図２は、縦型ＴＦＥＴデバイス２００の部分の横断面図を示す。
【００３１】
縦型ＴＦＥＴデバイス２００は、第１の縦型ＴＦＥＴ２１０および第２の縦型ＴＦＥＴ２２０を含み得る。第１の縦型ＴＦＥＴ２１０および第２の縦型ＴＦＥＴ２２０は、図１の第１の縦型ＴＦＥＴ１１０および図１の第２の縦型ＴＦＥＴ１２０にそれぞれ相当し得、実質的に同様の方式で動作し得る。たとえば、第１の縦型ＴＦＥＴ２１０は、第１のベース部分１１２、第１の中央部分１１４、第１の上部部分１１６、側壁の第１のペア１１７、第１の導電性構造１３０、および第２の導電性構造１３２を含み得る。第２の縦型ＴＦＥＴ２２０は、第２のベース部分１２２、第２の中央部分１２４、第２の上部部分１２６、側壁の第２のペア１２７、第１の導電性構造１４０、および第２の導電性構造１４２を含み得る。
【００３２】
第１の縦型ＴＦＥＴ２１０は、第１のゲート１１８および側壁の第１のペア１１７の上に堆積された第１のハードマスク膜２３０を含み得る。第２の縦型ＴＦＥＴ２２０は、第２のゲート１２８および側壁の第２のペア１２７の上に堆積された第２のハードマスク膜２４０を含み得る。ハードマスク膜２３０、２４０は、図５に関して説明されるように、製作中に堆積され得る。
【００３３】
縦型ＴＦＥＴ２１０、２２０のそれぞれ第１の上部部分１１６および第２の上部部分１２６は、ゲート材料によって覆われていないことが理解されよう。その結果、コンタクトは、フィンタイプの縦型トンネル電界効果トランジスタデバイス２００の上方から、第１の上部部分１１６および第２の上部部分１２６に垂直に結合され得る。コンタクトを第１の上部部分１１６および第２の上部部分１２６に垂直に結合することによって、縦型ＴＦＥＴ２１０、２２０の中の直列寄生抵抗が低減され得る。
【００３４】
例示を簡単にするため、以下の説明は、図１に関して説明される縦型ＴＦＥＴデバイス１００の第１の特定の実施形態のための製作段階に対応する。ただし、製作段階は、第２の実施形態、第３の実施形態、または任意の他の実施形態を製作するために修正され得る。
【００３５】
図３を参照すると、図１の縦型トンネル電界効果トランジスタデバイスを製作する特定の段階が示される。図３に示す特定の段階の間に、第１のフォトレジスト３０２が、基板１０２の上にパターニングされ得る。たとえば、第１のフォトレジスト３０２は、第１の縦型ＴＦＥＴ１１０を注入するための、基板１０２の特定のエリアを選択（たとえば、露光）するようにパターニングされ得る。第１のフォトレジスト３０２をパターニングした後、第１の縦型ＴＦＥＴ１１０が注入され得る。
【００３６】
第１の縦型ＴＦＥＴ１１０に注入することは、イオン注入３０４を使用して基板１０２の中に第１のウェル領域１０４を注入することを含み得る。たとえば、ｎ−型注入が基板１０２の中で実施されて、第１のウェル領域１０４を作り出すことができる。第１のウェル領域１０４が基板１０２の中に注入された後、第１のベース部分１１２が、イオン注入３０４を使用して第１のウェル領域１０４の中に注入され得る。たとえば、Ｐ＋注入が第１のウェル領域１０４の中で実施されて、第１のベース部分１１２を作り出すことができる。第１のベース部分１１２が第１のウェル領域１０４の中に注入された後、第１の中央部分１１４が、イオン注入３０４を使用して第１のベース部分１１２の上に注入され得る。たとえば、Ｐ−注入が基板１０２の中で第１のベース部分１１２の上で実施されて、第１の中央部分１１４を作り出すことができる。第１の中央部分１１４が第１のベース部分１１２の上に注入された後、第１の上部部分１１６が、イオン注入３０４を使用して第１の中央部分１１４の上に注入され得る。たとえば、Ｎ＋注入が基板１０２の中で第１の中央部分１１４の上で実施されて、第１の上部部分１１６を作り出すことができる。
【００３７】
第１の縦型ＴＦＥＴ１１０が注入された後、第１のフォトレジスト３０２は除去され得る。たとえば、第１のフォトレジスト３０２は、基板１０２および第１の縦型ＴＦＥＴ１１０が除去中に使用される化学薬品にさらされないように、フォトレジストストリッピングを介して除去され得る。特定の実施形態では、第１のフォトレジストは、有機フォトレジストストリッピング、無機フォトレジストストリッピング、またはドライフォトレジストストリッピングを介して除去され得る。
【００３８】
図３は、第１の縦型ＴＦＥＴ１１０の注入を示し、図４は、第２の縦型ＴＦＥＴ１２０の注入を示す。図４に示す特定の段階の間に、第２のフォトレジスト４０２が、基板１０２および第１の縦型ＴＦＥＴ１１０の上にパターニングされ得る。たとえば、第２のフォトレジスト４０２は、第２の縦型ＴＦＥＴ１２０を注入するための、基板１０２の特定のエリアを選択（たとえば、露光）するようにパターニングされ得る。第２のフォトレジスト４０２をパターニングした後、第２の縦型ＴＦＥＴ１２０が注入され得る。
【００３９】
第２の縦型ＴＦＥＴ１２０を注入することは、イオン注入４０４を使用して基板１０２の中に第２のウェル領域１０６を注入することを含み得る。たとえば、ｎ−型注入が基板１０２の中で実施されて、第２のウェル領域１０６を作り出すことができる。第２のウェル領域１０６が基板１０２の中に注入された後、第２のベース部分１２２が、イオン注入４０４を使用して第２のウェル領域１０６の中に注入され得る。たとえば、Ｐ＋注入が第２のウェル領域１０６の中で実施されて、第２のベース部分１２２を作り出すことができる。第２のベース部分１２２が第２のウェル領域１０６の中に注入された後、第２の中央部分１２４が、イオン注入４０４を使用して第２のベース部分１２２の上に注入され得る。たとえば、Ｐ−注入が基板１０２の中で第２のベース部分１２２の上で実施されて、第２の中央部分１２４を作り出すことができる。第２の中央部分１２４が第２のベース部分１２２の上に注入された後、第２の上部部分１２６が、イオン注入４０４を使用して第２の中央部分１２４の上に注入され得る。たとえば、Ｎ＋注入が基板１０２の中で第２の中央部分１２４の上で実施されて、第２の上部部分１２６を作り出すことができる。
【００４０】
第２の縦型ＴＦＥＴ１２０が注入された後、第２のフォトレジスト４０２は除去され得る。たとえば、第２のフォトレジスト４０２は、基板１０２、第１の縦型ＴＦＥＴ１１０、第２の縦型ＴＦＥＴ１２０、またはそれらの任意の組合せが除去中に使用される化学薬品にさらされないように、フォトレジストストリッピングを介して除去され得る。
【００４１】
図５を参照すると、図１の縦型トンネル電界効果トランジスタデバイスを製作する別の特定の段階が示される。図５に示す特定の段階の間に、第１のハードマスク膜５３０は、第１の縦型ＴＦＥＴ１１０の上でパターニングされ得、第２のハードマスク膜５４０は、第２の縦型ＴＦＥＴ１２０の上でパターニングされ得る。たとえば、第１のハードマスク膜５３０は、第１の上部部分１１６および基板１０２の上に堆積され得る。第２のハードマスク膜５４０は、第２の上部部分１２６および基板１０２の上に堆積され得る。特定の実施形態では、第１のハードマスク膜５３０および第２のハードマスク膜５４０は、第２のフォトレジスト４０２が除去された後、図４に示す縦型ＴＦＥＴデバイスの上部にわたって堆積されている単一のハードマスク膜であり得る。
【００４２】
ハードマスク膜５３０、５４０は、エッチングの間にハードマスク膜５３０、５４０の下方のエリアを保護するように、それぞれ第１の上部部分１１６および第２の上部部分１２６の上にパターニングされ得る。ハードマスク膜５３０、５４０をパターニングした後、第１のフィン構造および第２のフィン構造は、基板１０２からエッチングされ得る。たとえば、基板１０２のハードマスク膜５３０、５４０によって保護されないエリアは、ウェル領域１０４、１０６まで下へエッチングされ得る。
【００４３】
図６を参照すると、図１の縦型トンネル電界効果トランジスタデバイスを製作する別の特定の段階が示される。図６に示す特定の段階の間に、ＳＴＩ酸化物層１０８が堆積される。たとえば、ＳＴＩ酸化物層１０８は、基板１０２、ウェル領域１０４、１０６、およびベース部分１１２、１２２のハードマスク膜５３０、５４０によって保護されない特定のエリアの上に堆積され得る。ＳＴＩ酸化物層１０８は、研磨（たとえば、化学機械研磨（ＣＭＰ）プロセスを介して）およびリセスエッチングされ得る。ＳＴＩ酸化物層１０８がエッチングされた後、ハードマスク膜５３０、５４０は除去され得る。
【００４４】
図７を参照すると、図１の縦型トンネル電界効果トランジスタデバイスを製作する別の特定の段階が示される。特定の段階の間に、高い誘電率（ｋ）を有する材料が、第１のフィン構造の上に堆積され得る。加えて、高い誘電率（ｋ）を有する材料が、第２のフィン構造の上に類似のやり方で堆積され得る。第１のゲート材料７１８（たとえば、ポリシリコン）が、第１のフィン構造を取り囲んで堆積およびパターニングされ得、第２のゲート材料７２８（たとえば、ポリシリコン）が、第２のフィン構造を取り囲んで堆積およびパターニングされ得る。
【００４５】
縦型トンネル電界効果トランジスタデバイスを製作することによって、軽ドープドレイン（ＬＤＤ）エリアを注入および／またはパターニングすることが回避され得ることが理解されよう。縦型トンネル電界効果トランジスタを製作することはまた、ベース部分１１２、１２２の底部（たとえば、ソースおよび／またはドレイン領域）をパターニングするための要件を緩和し得る。
【００４６】
図８を参照すると、図１の縦型トンネル電界効果トランジスタデバイスを製作する別の特定の段階が示される。特定の段階の間に、層間誘電体酸化物８５０が堆積される。層間誘電体酸化物８５０を堆積した後、層間誘電体酸化物８５０の表面を平らにするために、ＣＭＰプロセスが層間誘電体酸化物８５０の上で実施される。第１のゲート材料７１８が除去され得、ｎ−型メタルゲートが堆積されて第１のゲート１１８を作り出すことができる。第２のゲート材料７２８も除去され得、ｐ−型メタルゲートが堆積されて第２のゲート１２８を作り出すことができる。
【００４７】
その結果、第１の中央部分１１４および第２の中央部分１２４が、チャネルの中のバンド間トンネル電流の形成を可能にし得、その場合、チャネルの長さ（Ｌ）は、ゲート１１８、１２８の幅とは無関係となる。ゲート１１８、１２８は、チャネルの長さ（Ｌ）に影響を及ぼすことなく縦型ＴＦＥＴ１１０、１２０によってサポートされる飽和電流の量を管理するように、独立に設計および／または調整され得る。中央部分１１４、１２４の高さ（たとえば、チャネル長）はまた、ゲートを設計するために使用されるリソグラフィプロセスと独立に設計され得る。たとえば、チャネルが垂直（平面状と対照的に）であるので、チャネルは、電界効果トランジスタの平面状のゲートの下にある領域または位置に限定されない。
【００４８】
図９を参照すると、３次元縦型トンネル電界効果トランジスタデバイス９００の特定の例示的な実施形態が示される。３次元縦型ＴＦＥＴデバイス９００は、図１の縦型ＴＦＥＴデバイス１００に相当し得る。
【００４９】
縦型ＴＦＥＴデバイス９００は、第１のベース部分１１２に結合された第１のコンタクト９０２と、第１の上部部分１１６に結合された第２のコンタクト９０４と、第１のゲート１１８に結合された第３のコンタクト９０６とを含み得る。図１に関して説明されるように、各部分１１２、１１６、１１８にそれぞれのコンタクト９０２〜９０６を介して印加される電圧は、第１の垂直のトンネル電流を、第１の上部部分１１６と第１のベース部分１１２との間で第１の中央部分１１４の中のチャネルを介して流すことができる。縦型ＴＦＥＴデバイス９００はまた、第２のベース部分１２２に結合された第４のコンタクト９０８と、第２の上部部分１２６に結合された第５のコンタクト９１０と、第２のゲート１２８に結合された第６のコンタクト９１２とを含み得る。各部分１２２、１２６、１２８にそれぞれのコンタクト９０８〜９１２を介して印加される電圧は、第２の垂直のトンネル電流を、第２の上部部分１２６と第２のベース部分１２２との間で第２の中央部分１２４の中のチャネルを介して流すことができる。
【００５０】
図１０を参照すると、縦型トンネル電界効果トランジスタデバイスを製作する方法１０００の特定の例示的な実施形態が示される。図１０の方法１０００は、図１〜図９に示す縦型ＴＦＥＴデバイスの実施形態を製作するために実施され得る。
【００５１】
方法１０００は、１００２において、基板内にウェル領域、ベース部分、中央部分、および上部部分を形成することを含む。たとえば、図３では、ｎ−型注入が基板１０２の中で実施されて、第１のウェル領域１０４を作り出すことができる。第１のウェル領域１０４が基板１０２の中に形成された後、第１のベース部分１１２が、イオン注入３０４を使用して第１のウェル領域１０４の中に形成され得る。たとえば、Ｐ＋注入が第１のウェル領域１０４の中で実施されて、第１のベース部分１１２を作り出すことができる。第１のベース部分１１２は、第１のウェル領域１０４の表面から突出し得る。第１のベース部分１１２が第１のウェル領域１０４の中に形成された後、第１の中央部分１１４が、イオン注入３０４を使用して第１のベース部分１１２の上に形成され得る。たとえば、Ｐ−注入が基板１０２の中で第１のベース部分１１２の上で実施されて、第１の中央部分１１４を作り出すことができる。第１の中央部分１１４が第１のベース部分１１２の上に形成された後、第１の上部部分１１６が、イオン注入３０４を使用して第１の中央部分１１４の上に形成され得る。たとえば、Ｎ＋注入が基板１０２の中で第１の中央部分１１４の上で実施されて、第１の上部部分１１６を作り出すことができる。
【００５２】
縦型フィン構造は、１００４において、エッチングされ得る。たとえば、図５では、ハードマスク膜５３０、５４０が、エッチングの間にハードマスク膜５３０、５４０の下方のエリアを保護するように、それぞれ第１の上部部分１１６および第２の上部部分１２６の上にパターニングされ得る。ハードマスク膜５３０をパターニングした後、第１のフィン構造は、エッチングされ得る。たとえば、ハードマスク膜５３０、５４０によって保護されないエリアは、ウェル領域１０４、１０６まで下へエッチングされ得る。ハードマスク膜５３０、５４０によって保護された（たとえば、その下の）残りのエリアは、第１の縦型フィン構造に相当し得る。
【００５３】
シャロートレンチ分離（ＳＴＩ）酸化物層が、１００６において、縦型フィン構造と第２の縦型フィン構造との間に形成され得る。たとえば、図６では、ＳＴＩ酸化膜１０８は、第１の縦型ＴＦＥＴ１１０に相当する構造と第２の縦型ＴＦＥＴ１２０に相当する構造との間に形成され得る。ＳＴＩ酸化膜１０８は、ハードマスク膜５３０、５４０の上に、および上部部分１１６、１２６の上に形成され得る。平坦化のためのＣＭＰプロセスは、ハードマスク膜５３０、５４０に到達するまで実施され得る。リセスエッチングが実施され得、ハードマスク膜５３０、５４０は除去され得る。ＳＴＩ酸化物層１０８は、縦型ＴＦＥＴ１１０、１２０を分離するために、表面１０３の上でベース部分１１２、１２２の間に位置し得る。
【００５４】
誘電体層が、１００８において、縦型フィン構造の上に堆積され得る。たとえば、図７では、高い誘電率（ｋ）を有する材料が、第１のフィン構造の上に堆積され得る。側壁の第１のペア１１７は、誘電体層に相当し得る。第１のゲート材料は、１０１０において、誘電体層の上に堆積され得る。たとえば、図７では、第１のゲート材料７１８（たとえば、ポリシリコン）が、側壁の第１のペア１１７を取り囲んで堆積およびパターニングされ得る。
【００５５】
特定の実施形態では、方法１０００は、ウェル領域、ベース部分、中央部分、および上部部分を注入する前に、基板の上にフォトレジストをパターニングすることを含み得る。たとえば、図３を参照すると、第１のフォトレジスト３０２が、基板１０２の上にパターニングされる。たとえば、第１のフォトレジスト３０２は、第１の縦型ＴＦＥＴ１１０を注入するための、基板１０２の特定のエリアを選択（たとえば、露光）するようにパターニングされ得る。第１のフォトレジスト３０２をパターニングした後、第１の縦型ＴＦＥＴ１１０が注入され得る。
【００５６】
特定の実施形態では、方法１０００は、上部部分の上にハードマスク膜を堆積することを含み得る。たとえば、図５を参照すると、第１のハードマスク膜５３０が、第１の上部部分１１６および基板１０２の上に堆積され得、第２のハードマスク膜５４０が、第２の上部部分１２６および基板１０２の上に堆積され得る。特定の実施形態では、第１のハードマスク膜５３０および第２のハードマスク膜５４０は、第２のフォトレジスト４０２が除去された後、図４に示す縦型ＴＦＥＴデバイスの上部にわたって堆積されている単一のハードマスク膜であり得る。
【００５７】
特定の実施形態では、方法１０００は、縦型フィン構造を基板からエッチングする前に、ハードマスク膜をパターニングすることを含み得る。たとえば、図５を参照すると、ハードマスク膜５３０、５４０は、エッチングの間にハードマスク膜５３０、５４０の下方のエリアを保護するように、それぞれ第１の上部部分１１６および第２の上部部分１２６の上にパターニングされ得る。ハードマスク膜５３０、５４０をパターニングした後、第１のフィン構造および第２のフィン構造はエッチングされ得る。たとえば、ハードマスク膜５３０、５４０によって保護されないエリアは、ウェル領域１０４、１０６まで下へエッチングされ得る。
【００５８】
特定の実施形態では、方法１０００は、酸化物層を形成することを含み得る。たとえば、図６を参照すると、ＳＴＩ酸化物層１０８が、基板１０２の上に（ウェル領域１０４、１０６の上、およびベース部分１１２、１２２のハードマスク膜５３０、５４０によって保護されない特定のエリアの上に）堆積され得る。ＳＴＩ酸化物層１０８は、化学機械研磨（ＣＭＰ）プロセスを使用して研磨され得、エッチングされ得る。ＳＴＩ酸化物層１０８がエッチングされた後、ハードマスク膜５３０、５４０は除去され得る。
【００５９】
特定の実施形態では、方法１０００は、層間誘電体酸化物を第１のゲート材料の上に堆積することを含み得る。たとえば、図８を参照すると、層間誘電体酸化物８５０が、第１のゲート材料７１８およびＳＴＩ酸化物層１０８の上に堆積され得る。層間誘電体酸化物８５０を堆積した後、層間誘電体酸化物８５０の表面を平らにするために、ＣＭＰプロセスが層間誘電体酸化物８５０の上で実施される。
【００６０】
特定の実施形態では、方法１０００は、第１のゲート材料を除去することと、ゲートメタルを堆積することとを含み得る。たとえば、図８を参照すると、第１のゲート材料７１８は除去され得、ｎ−型メタルゲートが堆積されて第１のゲート１１８を作り出すことができる。第２のゲート材料７２８も除去され得、ｐ−型メタルゲートが堆積されて第２のゲート１２８を作り出すことができる。
【００６１】
その結果、第１の中央部分１１４および第２の中央部分１２４が、チャネルの中のバンド間トンネル電流の形成を可能にし得、その場合、チャネルの長さ（Ｌ）は、ゲート１１８、１２８の幅とは無関係となる。ゲート１１８、１２８は、チャネルの長さ（Ｌ）に影響を及ぼすことなく縦型ＴＦＥＴ１１０、１２０によってサポートされる飽和電流の量を管理するように、独立に設計および／または調整され得る。中央部分１１４、１２４の高さ（たとえば、チャネル長）はまた、ゲートを設計するために使用されるリソグラフィプロセスと独立に設計され得る。たとえば、チャネルが垂直（平面状と対照的に）であるので、チャネルは、電界効果トランジスタの平面状のゲートの下にある領域または位置に限定されない。
【００６２】
図１１を参照すると、ワイヤレス通信デバイスの特定の例示的な実施形態のブロック図が示され、全体が１１００と表される。デバイス１１００は、メモリ１１３２（たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の非一時的記憶媒体）に結合されたデジタル信号プロセッサ（ＤＳＰ）などのプロセッサ１１１０を含む。メモリ１１３２は、プロセッサ１１１０によって実行可能な命令１１６２を記憶することができる。メモリ１１３２は、プロセッサ１１１０にアクセス可能なデータ１１６６を記憶することができる。
【００６３】
デバイス１１００は、縦型トンネル電界効果トランジスタデバイス１１４８を含む。例示的な実施形態では、縦型トンネル電界効果トランジスタデバイス１１４８は、図１〜図９に示される縦型トンネル電界トランジスタデバイスに相当し得る。縦型トンネル電界効果トランジスタデバイス１１４８は、プロセッサ１１１０、デバイス１１００の他の構成要素（たとえば、ディスプレイコントローラ１１２６、ワイヤレスコントローラ１１４０、および／またはコーダ／デコーダ（コーデック）１１３４）、またはそれらの任意の組合せの中に論理回路を形成するために使用され得る。特定の実施形態では、論理回路は、電力節約技法のために使用され得る。図１１は、また、プロセッサ１１１０とディスプレイ１１２８とに結合されたディスプレイコントローラ１１２６を示す。コーデック１１３４も、プロセッサ１１１０に結合され得る。スピーカー１１３６およびマイクロフォン１１３８は、コーデック１１３４に結合され得る。図１１は、また、ワイヤレスコントローラ１１４０がプロセッサ１１１０に結合され得、さらに、ＲＦインターフェース１１５２を介してアンテナ１１４２に結合され得ることを示す。
【００６４】
特定の実施形態では、プロセッサ１１１０、ディスプレイコントローラ１１２６、メモリ１１３２、コーデック１１３４およびワイヤレスコントローラ１１４０は、システムインパッケージデバイスまたはシステムオンチップデバイス１１２２に含まれる。ある特定の実施形態では、入力デバイス１１３０および電源１１４４が、システムオンチップデバイス１１２２に結合されている。その上、特定の実施形態では、図１１に示されるように、ディスプレイ１１２８、入力デバイス１１３０、スピーカー１１３６、マイクロフォン１１３８、アンテナ１１４２および電源１１４４は、システムオンチップデバイス１１２２の外部に存在している。ただし、ディスプレイ１１２８、入力デバイス１１３０、スピーカー１１３６、マイクロフォン１１３８、ワイヤレスアンテナ１１４２、および電源１１４４の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス１１２２の構成要素に結合され得る。
【００６５】
前述の開示されたデバイスおよび機能は、設計され、コンピュータ可読媒体上に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）に構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製作する製作担当者に提供され得る。得られた製品は半導体ウエハを含み、次いで、半導体ウエハは半導体ダイに切り分けられ、半導体チップにパッケージ化される。図１２をさらに参照しながら説明するように、半導体チップは、次いで電子デバイスに統合される。
【００６６】
図１２を参照すると、電子デバイス製造プロセスの特定の例示的な実施形態が示され、全体が１２００と表される。物理デバイス情報１２０２が、調査コンピュータ１２０６などの製造プロセス１２００において受け取られる。物理デバイス情報１２０２は、縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）などの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。たとえば、物理デバイス情報１２０２は、調査コンピュータ１２０６に結合されたユーザインターフェース１２０４を介して入力される物理パラメータ、材料特性、および構造情報を含み得る。調査コンピュータ１２０６は、メモリ１２１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ１２０８を含む。メモリ１２１０は、プロセッサ１２０８に、物理デバイス情報１２０２をファイルフォーマットに従うように変換させるとともにライブラリファイル１２１２を生成させるために実行可能な、コンピュータ可読命令を記憶することができる。
【００６７】
特定の実施形態では、ライブラリファイル１２１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル１２１２は、縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）を含むデバイスの、電子設計自動化（ＥＤＡ）ツール１２２０とともに使用するために提供されるライブラリを含み得る。
【００６８】
ライブラリファイル１２１２は、メモリ１２１８に結合された１つまたは複数の処理コアなどのプロセッサ１２１６を含む設計コンピュータ１２１４において、ＥＤＡツール１２２０とともに使用され得る。ＥＤＡツール１２２０は、設計コンピュータ１２１４のユーザがライブラリファイル１２１２を使用して縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）を設計できるようにするための、プロセッサ実行可能な命令としてメモリ１２１８に記憶され得る。たとえば、設計コンピュータ１２１４のユーザは、設計コンピュータ１２１４に結合されたユーザインターフェース１２２４を介して回路設計情報１２２２を入力することができる。回路設計情報１２２２は、縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）の少なくとも１つの物理的特性を表す設計情報を含み得る。例示のために、回路設計特性は、回路設計における特定の回路の識別と他の要素に対する関係、位置決め情報、特徴サイズ情報、相互接続情報、または半導体デバイスの物理特性を表す他の情報を含み得る。
【００６９】
設計コンピュータ１２１４は、回路設計情報１２２２を含む設計情報をファイルフォーマットに準拠するように変換するように構成され得る。例示のために、ファイル構成は、平面幾何形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層的なフォーマット内の回路レイアウトに関する他の情報を表す、データベースバイナリファイルフォーマットを含み得る。設計コンピュータ１２１４は、他の回路または情報に加えて、縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）を記述する情報を含むＧＤＳＩＩファイル１２２６などの、変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）を含み、ＳＯＣ内のさらなる電子回路および構成要素をも含む、システムオンチップ（ＳＯＣ）に対応する情報を含み得る。
【００７０】
ＧＤＳＩＩファイル１２２６は、ＧＤＳＩＩファイル１２２６の中の変換された情報に従って縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）を製造するための、製作プロセス１２２８において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク１２３２として示されるフォトリソグラフィプロセスで使用されるマスクなどの１つまたは複数のマスクを作り出すために、ＧＤＳＩＩファイル１２２６をマスク製造業者１２３０に提供することを含み得る。マスク１２３２が製作プロセス中に使用されて１つまたは複数のウエハ１２３４を生成し得、ウエハ１２３４はテストされ代表的なダイ１２３６などのダイに分割され得る。ダイ１２３６は、縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）を含む。
【００７１】
説明した実施形態に関連して、非一時的なコンピュータ可読媒体は、図１０の方法１０００を実行するためにコンピュータによって実行可能な命令を記憶する。たとえば、半導体製造工場の設備は、コンピュータおよびメモリを含み得、製作プロセス１２２８に関連しＧＳＤＩＩファイル１２２６を使用するような、図１０の方法１０００を実行し得る。例示のために、コンピュータは、図２〜図８に関連して説明されるように、縦型トンネル電界効果トランジスタの製作を開始するための命令を実行し得る。
【００７２】
ダイ１２３６は、パッケージ化プロセス１２３８に提供され得、ここで、ダイ１２３６は代表的なパッケージ１２４０に組み込まれる。たとえば、パッケージ１２４０は、システムインパッケージ（ＳｉＰ）配置などの単一のダイ１２３６または複数のダイを含み得る。パッケージ１２４０は、電子デバイス技術合同協議会（ＪＥＤＥＣ：  Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）規格などの１つまたは複数の規格または仕様に従うように構成され得る。
【００７３】
パッケージ１２４０に関する情報は、コンピュータ１２４６において記憶されるコンポーネントライブラリを介するなど、様々な製品設計者に配布され得る。コンピュータ１２４６は、メモリ１２５０に結合された、１つまたは複数の処理コアなどのプロセッサ１２４８を含み得る。プリント回路基板（ＰＣＢ）ツールは、ユーザインターフェース１２４４を介してコンピュータ１２４６のユーザから受け取られるＰＣＢ設計情報１２４２を処理するために、メモリ１２５０においてプロセッサ実行可能命令として記憶され得る。ＰＣＢ設計情報１２４２は、回路基板上のパッケージ化された半導体デバイスの物理的な位置決め情報を含み得、パッケージ化された半導体デバイスは、縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）を含むパッケージ１２４０に対応する。
【００７４】
コンピュータ１２４６は、パッケージ化された半導体デバイスの回路基板上での物理的な位置決め情報、ならびに、トレースおよびビアのような電気的接続のレイアウトを含むデータを有するＧＥＲＢＥＲファイル１２５２などのデータファイルを生成するために、ＰＣＢ設計情報１２４２を変換するように構成され得、ここで、パッケージ化された半導体デバイスは、縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）を含むパッケージ１２４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されるデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有してよい。
【００７５】
ＧＥＲＢＥＲファイル１２５２は、基板組立てプロセス１２５４において受け取られ得、ＧＥＲＢＥＲファイル１２５２内に記憶されている設計情報に従って製造される代表的なＰＣＢ１２５６のようなＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル１２５２は、ＰＣＢ生産プロセスの様々なステップを実行するために、１つまたは複数の機械にアップロードされ得る。ＰＣＢ１２５６は、代表的なプリント回路基板アセンブリ（ＰＣＡ）１２５８を形成するために、パッケージ１２４０を含む電子構成要素が搭載され得る。
【００７６】
ＰＣＡ１２５８は、製品製造プロセス１２６０において受け取られ、第１の代表的な電子デバイス１２６２および第２の代表的な電子デバイス１２６４などの、１つまたは複数の電子デバイスに統合され得る。例示的かつ非限定的な例として、第１の代表的な電子デバイス１２６２、第２の代表的な電子デバイス１２６４、またはそれらの両方は、セルラーフォン、ワイヤレスローカルエリアネットワーク（ＬＡＮ）デバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのグループの中から選択されてよく、縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）はそれらの中に統合される。別の例示的かつ非限定的な例として、電子デバイス１２６２および１２６４のうちの１つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メーター検針機器などの定位置データユニット、またはデータもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せなどのリモートユニットであり得る。図１３は、本開示の教示によるリモートユニットを示すが、本開示は、これらの例示的なユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイス内で適切に使用され得る。
【００７７】
縦型トンネル電界効果トランジスタデバイス（たとえば、図１〜図９に示す縦型トンネル電界効果トランジスタデバイスおよび／または図１０の方法１０００に従って形成される縦型トンネル電界効果トランジスタデバイス）を含むデバイスは、例示的なプロセス１２００に記載されるように、製作され、処理され、電子デバイスに組み込まれ得る。図１〜図１１を参照して開示されている実施形態の１つまたは複数の態様は、ライブラリファイル１２１２、ＧＤＳＩＩファイル１２２６、およびＧＥＲＢＥＲファイル１２５２などの中に様々な処理段階において含まれ得、同時に、調査コンピュータ１２０６のメモリ１２１０、設計コンピュータ１２１４のメモリ１２１８、コンピュータ１２４６のメモリ１２５０、基板組立てプロセス１２５４のような様々な段階で使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）に記憶され得、また、マスク１２３２、ダイ１２３６、パッケージ１２４０、ＰＣＡ１２５８、またはプロトタイプの回路もしくはデバイスのような他の製品（図示せず）、またはそれらの組合せのような１つまたは複数の他の物理的実施形態に組み込まれ得る。図１〜図１１に関して縦型トンネル電界効果トランジスタデバイスを製作するための様々な代表的な段階が描写されたが、他の実施形態では、より少ない段階が使用されるか、またはさらなる段階が含まれる場合がある。同様に、図１２のプロセス１２００は、プロセス１２００の様々な段階を実行する、単一のエンティティによって、または１つもしくは複数のエンティティによって実行され得る。
【００７８】
記載された実施形態とともに、装置は、電荷キャリアをトンネル領域に供給するための手段を含む。たとえば、電荷キャリアを供給するための手段は、図１〜図９に示された第１のベース部分１１２、第１の上部部分１１６、第２のベース部分１２２、および第２の上部部分１２６を含み得る。
【００７９】
装置はまた、電荷キャリアをトンネル領域から受け取るための手段を含み得る。たとえば、電荷キャリアを受け取るための手段は、図１〜図９に示された第１のベース部分１１２、第１の上部部分１１６、第２のベース部分１２２、および第２の上部部分１２６を含み得る。
【００８０】
装置はまた、トンネルチャネルにおけるバンド間トンネリングを可能にするためにトンネルチャネルにバイアスをかけるための手段を含み得る。たとえば、トンネルチャネルにバイアスをかけるための手段は、図９のコンタクト９０２〜９１２、図９のコンタクト９０２〜９１２に印加される電圧、図１０のプロセッサ１１１０、またはそれらの任意の組合せを含み得る。
【００８１】
当業者は、さらに、本明細書で開示される実施形態に関連して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはそれらの両方の組合せとして実施され得ることを了解するはずである。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップが、概してそれらの機能に関して、上記で説明されてきた。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、特定の用途およびシステム全体に課された設計制約に依存する。当業者は、説明された機能を各特定の用途に対して様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈されるべきではない。
【００８２】
本明細書で開示される実施形態に関連して説明される方法またはアルゴリズムのステップは、ハードウェア内で直接に、プロセッサによって実行されるソフトウェアモジュール内で、またはこの２つの組合せにおいて、実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラム可能読取り専用メモリ（ＰＲＯＭ）、消去可能プログラム可能読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の非一時的記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別の構成要素として存在し得る。
【００８３】
開示される実施形態の前述の説明は、開示される実施形態を当業者が作成または使用できるようにするために提供される。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることを意図されておらず、以下の特許請求の範囲によって定義される原理および新規の特徴と一貫する可能な最も広い範囲に従わなければならない。
【符号の説明】
【００８４】
１０２  基板
１０３  表面
１０４  第１のウェル領域
１０６  第２のウェル領域
１０８  シャロートレンチ分離（ＳＴＩ）酸化物層
１１０  第１の縦型ＦＥＴ
１１２  第１のベース部分
１１４  第１の中央部分
１１６  第１の上部部分
１１７  側壁の第１のペア
１１８  第１のゲート
１２０  第２の縦型ＦＥＴ
１２２  第２のベース部分
１２４  第２の中央部分
１２６  第２の上部部分
１２７  側壁の第２のペア
１２８  第２のゲート
１３０  第１の導電性構造
１３２  第２の導電性構造
１３４  第３の導電性構造
１４０  第１の導電性構造
１４２  第２の導電性構造
１４４  第３の導電性構造
２３０  第１のハードマスク膜
２４０  第２のハードマスク膜
３０２  第１のフォトレジスト
３０４  イオン注入
４０２  第２のフォトレジスト
４０４  イオン注入
５３０  第１のハードマスク膜
５４０  第２のハードマスク膜
７１８  第１のゲート材料
７２８  第２のゲート材料
８５０  層間誘電体酸化物
９０２  第１のコンタクト
９０４  第２のコンタクト
９０６  第３のコンタクト
９０８  第４のコンタクト
９１０  第５のコンタクト
９１２  第６のコンタクト
【図１】
2016534572.tif 000003
【図２】
2016534572.tif 000004
【図３】
2016534572.tif 000005
【図４】
2016534572.tif 000006
【図５】
2016534572.tif 000007
【図６】
2016534572.tif 000008
【図７】
2016534572.tif 000009
【図８】
2016534572.tif 000010
【図９】
2016534572.tif 000011
【図１０】
2016534572.tif 000012
【図１１】
2016534572.tif 000013
【図１２】
2016534572.tif 000014
【国際調査報告】
2016534572.tif 000015
2016534572.tif 000016
2016534572.tif 000017