(57)【要約】  シングルエンドコンパレータがここに開示される。該コンパレータは、入力おける高電圧信号を用いて動作可能な低電圧半導体デバイスを用いて実装され得る。該シングルエンドコンパレータは、その他の回路によってサポートされるレベルより高い電圧レベルで入力に提供された情報を受信および検出するためにより大きい回路に統合され得、その他の回路によって用いるために受信された信号内の情報を転送する。
2016503276.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧範囲内で入力電圧を受けとるように構成された入力ノードと、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
電圧制限出力ノードと、
前記入力ノードにおける入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、前記入力ノードと前記電圧制限出力ノードを結合するように構成された第１の半導体デバイスと、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、電源電圧レベルを備える電源電圧ソースに前記電圧制限出力ノードを結合するように構成された第２の半導体デバイスと、
を備え、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体デバイスの動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、
装置。
【請求項２】
前記入力電圧範囲は、前記第１の範囲と前記第２の範囲の間に第３の範囲を備え、および、ここにおいて、前記入力ノードにおける前記入力電圧が前記第３の範囲内にある場合、前記第１および第２の半導体デバイスのいずれも前記電圧制限出力ノードを制御しない、請求項１に記載の装置。
【請求項３】
前記第１および第２の半導体デバイスは、金属酸化物半導体トランジスタを備える、請求項１に記載の装置。
【請求項４】
前記第１および第２の半導体デバイスの前記動作範囲の最大電圧がおおよそ１．８Ｖである、請求項１に記載の装置。
【請求項５】
前記電圧制限出力ノードに結合されたシングルエンド電圧検出回路をさらに備える、請求項１に記載の装置。
【請求項６】
前記シングルエンド電圧検出回路がヒステリシス生成回路を備える、請求項５に記載の装置。
【請求項７】
前記ヒステリシス生成回路は、ダイオード接続トランジスタおよびスイッチングトランジスタを備える、請求項６に記載の装置。
【請求項８】
前記装置は、リーケージ電流以外のスタティック電流を消費しない、請求項１に記載の装置。
【請求項９】
入力電圧範囲内で入力電圧を受けとるように構成された入力ノードと、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
電圧制限出力ノードと、
前記入力ノードにおける入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、前記入力ノードと前記電圧制限出力ノードを結合するように構成された第１の半導体手段と、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、電源電圧レベルを備える電源電圧ソースに前記電圧制限出力ノードを結合するように構成された第２の半導体手段と、
を備え、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体手段の動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、
装置。
【請求項１０】
前記入力電圧範囲は、前記第１の範囲と前記第２の範囲の間に第３の範囲を備え、および、ここにおいて、前記入力ノードにおける前記入力電圧が前記第３の範囲内にある場合、前記第１および第２の半導体手段のいずれも前記電圧制限出力ノードを制御しない、請求項９に記載の装置。
【請求項１１】
前記第１および第２の半導体手段は、金属酸化物半導体トランジスタを備える、請求項９に記載の装置。
【請求項１２】
前記第１および第２の半導体手段の前記動作範囲の最大電圧がおおよそ１．８Ｖである、請求項９に記載の装置。
【請求項１３】
前記電圧制限出力ノードに結合されたシングルエンド電圧検出手段をさらに備える、請求項９に記載の装置。
【請求項１４】
前記シングルエンド電圧検出手段がヒステリシス生成手段を備える、請求項１３に記載の装置。
【請求項１５】
前記ヒステリシス生成手段は、ダイオード接続トランジスタおよびスイッチングトランジスタを備える、請求項１４に記載の装置。
【請求項１６】
前記装置は、リーケージ電流以外のスタティック電流を消費しない、請求項９に記載の装置。
【請求項１７】
出力ノードと入力ノードにおいて受信された情報を結合するための方法であって、
入力電圧範囲内で入力電圧を受けとることと、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、第１の半導体デバイスを介して前記入力ノードと前記出力ノードを結合することと、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、第２の半導体デバイスを介して電源電圧ソースに前記出力ノードを結合することと、ここにおいて、前記電源電圧ソースは、電源電圧レベルを備える、
を備え、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体デバイスの動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、
方法。
【請求項１８】
前記第１および第２の半導体デバイスは、金属酸化物半導体トランジスタを備える、請求項１７に記載の方法。
【請求項１９】
前記第１および第２の半導体デバイスの前記動作範囲の最大電圧がおおよそ１．８Ｖである、請求項１７に記載の方法。
【請求項２０】
前記出力ノードにおける前記入力信号に基づいて電圧制限信号を受信することと、
前記電圧制限信号についてシングルエンド電圧レベルの検出を行うことと、および
前記シングルエンド電圧レベルの検出に基づいて検出された出力を生成すること、
をさらに備える、請求項１７に記載の方法。
【請求項２１】
前記検出された出力を前記生成することは、前記検出された出力を生成する前にヒステリシスを実行することを備える、請求項２０に記載の方法。
【請求項２２】
リーケージ電流以外のスタティック電流の消費を最小限に抑えることをさらに備える、請求項１７に記載の方法。
【請求項２３】
少なくとも１つのプロセッサ、および、
前記少なくとも１つのプロセッサによって使われるべき情報を運ぶ入力電圧を受けとるように構成された入力ノードと、ここにおいて、前記入力電圧は入力電圧範囲内であり、および、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
電圧制限出力ノードと、
前記入力ノードにおける入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、前記入力ノードと前記電圧制限出力ノードを結合するように構成された第１の半導体デバイスと、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、電源電圧レベルを備える電源電圧ソースに前記電圧制限出力ノードを結合するように構成された第２の半導体デバイスと、
を備える、前記少なくとも１つのプロセッサに結合された入力回路、
を備え、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体手段の動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、
無線通信のための装置。
【請求項２４】
前記入力電圧範囲は、前記第１の範囲と前記第２の範囲の間に第３の範囲を備え、および、ここにおいて、前記入力ノードにおける前記入力電圧が前記第３の範囲内にある場合、前記第１および第２の半導体デバイスのいずれも前記電圧制限出力ノードを制御しない、請求項２３に記載の装置。
【請求項２５】
前記第１および第２の半導体デバイスは、金属酸化物半導体トランジスタを備える、請求項２３に記載の装置。
【請求項２６】
前記第１および第２の半導体デバイスの前記動作範囲の最大電圧がおおよそ１．８Ｖである、請求項２３に記載の装置。
【請求項２７】
前記電圧制限出力ノードに結合されたシングルエンド電圧検出回路をさらに備える、請求項２３に記載の装置。
【請求項２８】
前記シングルエンド電圧検出回路がヒステリシス生成回路を備える、請求項２７に記載の装置。
【請求項２９】
前記ヒステリシス生成回路は、ダイオード接続トランジスタおよびスイッチングトランジスタを備える、請求項２８に記載の装置。
【請求項３０】
前記装置は、リーケージ電流以外のスタティック電流を消費しない、請求項２３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示の観点は、一般にコンパレータ回路に関する。さらに具体的に、本開示は、高電圧入力信号を受信可能な低電力シングルエンドコンパレータ回路を含み、ここにおいて、該回路は、低電圧半導体デバイスを用いて実装される。
【背景技術】
【０００２】
[0002]ＭＯＳ半導体技術の進歩に伴い、トランジスタの寸法が回路動作周波数を増大させ、かつ電力効率を高めるためにより小型化しつつある。その一方で、トランジスタの容積を小さくことは、一定の電界スケーリングが実現できるように、電源電圧とＣＭＯＳゲート酸化物厚さを低減することを必要とする。従って、ＭＯＳ半導体技術が発展するにつれて、より新しい半導体デバイス内のトランジスタゲート酸化物をわたる最大耐電圧がより小さくなってきている。しかし、いくつかの通信プロトコルは、これらのトランジスタがサポート可能なレベルより高い電気信号レベルを依然として必要としている。例えば、ＵＳＢ作業部会によって発布されたようなユニバーサル・シリアル・バス（ＵＳＢ）標準といった標準において、シングルエンドデータ信号は、０−３．３Ｖの電圧振幅を有している。しかし、３．３Ｖに耐えられるトランジスタは、多くの現在開発中のディープサブミクロンＣＭＯＳプロセスにおいては可能ではない。従来の過電圧保護トランジスタは、入力信号のレベルを下げることによって必要とされる電圧振幅を操作し得る回路を作るために用いられ得るが、従来の過電圧保護トランジスタによって下げられた信号の上端における電圧レベルが後続の回路の必要とする切替え閾値に達するのに十分な大きさでない可能性がある。したがって、これらのより高い電圧通信プロトコル(voltage communication protocol)をサポートする回路をより新しい半導体デバイスに組み込むことがより難しくなりつつある。その結果として、複合半導体デバイスが製造されなければならず、コストと複雑さを高めている。
【０００３】
[0003]低電圧トランジスタのみを用いる高電圧信号を操作可能な回路が、これらの必要性を持たない他の回路と同じダイの内部に高電圧信号を必要とする通信プロトコルに準拠する仕様である回路の統合を可能にするために、望ましい。
【発明の概要】
【０００４】
[0004]こういった観点の基本的な理解をもたらすために、本開示の１つまた複数の観点の簡単な概要を下記に提示する。この概要は本開示の全ての熟考された特徴の広範囲に及ぶ概説ではなく、および本開示の全ての観点のキーとなるまたは重要な要素を識別する意図も、本開示のいくつかのまたは全ての観点の範囲を詳しく説明する意図もない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形式で本開示の１つまた複数の観点のうちのいくつかの概念を提示することである。
【０００５】
[0005]本開示の種々の観点は、入力において高電圧信号を用いた動作が可能な低電圧半導体デバイスを用いて実装されるシングルエンドコンパレータを提供する。シングルエンドコンパレータ回路は、その他の回路によってサポートされるレベルより高い電圧レベルで入力に提供された情報を受信および検出するためにより大きい回路に統合され得、その他の回路によって用いるために受信された信号内の情報を転送する。
【０００６】
[0006]１つの観点において、本開示は、入力電圧範囲を有する信号内で入力電圧を受けとるように構成された入力ノードと、該入力電圧範囲は第１の範囲と第２の範囲を有する、電圧制限出力ノードと、該入力ノードにおける入力電圧が入力電圧範囲の第１の範囲内にある場合、入力ノードと電圧制限出力ノードを結合するように構成された第１の半導体デバイスと、および、入力ノードにおける入力電圧が入力電圧範囲の第２の範囲内にある場合、電源電圧レベルを有する電源電圧ソースに電圧制限出力ノードを結合するように構成された第２の半導体デバイスを有し、ここにおいて、入力電圧範囲は第１または第２の半導体デバイスの動作範囲より大きく、および、ここにおいて、入力電圧範囲は電源電圧レベルより大きい、装置を提供する。
【０００７】
[0007]別の観点において、本開示は、入力電圧範囲内で入力電圧を受け取るように構成された入力ノードと、該入力電圧範囲は第１の範囲と第２の範囲を有する、電圧制限出力ノードと、入力ノードにおける入力電圧が入力電圧範囲の第１の範囲内にある場合、入力ノードと電圧制限出力ノードを結合するように構成された第１の半導体手段と、および、入力ノードにおける入力電圧が入力電圧範囲の第２の範囲内にある場合、電源電圧レベルを有する電源電圧ソースに電圧制限出力ノードを結合するように構成された第２の半導体手段と、を有し、ここにおいて、入力電圧範囲は第１または第２の半導体手段の動作範囲より大きく、および、ここにおいて、入力電圧範囲は電源電圧レベルより大きい、装置を提供する。
【０００８】
[0008]さらに別の観点において、本開示は、出力ノードと入力ノードにおいて受信された情報を結合するための方法であって、入力電圧範囲内で入力電圧を受けとることと、該入力電圧範囲は第１の範囲と第２の範囲を有する、入力ノードにおける入力電圧が入力電圧範囲の第１の範囲内にある場合、第１の半導体デバイスを介して入力ノードと出力ノードを結合することと、および、入力ノードにおける入力電圧が入力電圧範囲の第２の範囲内にある場合、第２の半導体デバイスを介して電源電圧ソースに出力ノードを結合することと、ここにおいて、電源電圧ソースは、電源電圧レベルを有する、を有し、ここにおいて、入力電圧範囲は、第１または第２の半導体デバイスの動作範囲より大きく、および、ここにおいて、入力電圧範囲は電源電圧レベルより大きい、方法を提供する。
【０００９】
[0009]さらに別の観点において、本開示は、少なくとも１つのプロセッサ、および、少なくとも１つのプロセッサに結合された入力回路を有する無線通信のための装置を提供する。該少なくとも１つのプロセッサは、少なくとも１つのプロセッサによって使われるべき情報を運ぶ入力電圧を受けとるように構成された入力ノードと、ここにおいて、該入力電圧は入力電圧範囲内にあり、および、入力電圧範囲は第１の範囲と第２の範囲を有する、電圧制限出力ノードと、入力ノードにおける入力電圧が入力電圧範囲の第１の範囲内にある場合、入力ノードと電圧制限出力ノードを結合するように構成された第１の半導体デバイスと、および、入力ノードにおける入力電圧が入力電圧範囲の第２の範囲内にある場合、電源電圧レベルを有する電源電圧ソースに電圧制限出力ノードを結合するように構成された第２の半導体デバイスと、を有し、ここにおいて、入力電圧範囲は第１または第２の半導体手段の動作範囲より大きく、および、ここにおいて、入力電圧範囲は電源電圧レベルより大きい。
【００１０】
[0010]本発明のこれらおよび他の観点は、下記の詳細な説明の概説に基づいてより十分に理解されることになるだろう。
【図面の簡単な説明】
【００１１】
[0011]本開示のこれらおよび他のサンプルの観点は、下記の詳細な説明および添付の図面において説明されることになる。
【図１】[0012]  図１は、開示されたアプローチの１つの観点にしたがって構成されたシングルエンドコンパレータ回路の回路図である。
【図２】[0013]  図２は、図１のコンパレータ回路の入出力の特徴を提供する直流（ＤＣ）のシミュレーション波形のプロットである。
【図３】[0014]  図３は、図１のコンパレータ回路の様々な過渡のシミュレーション波形のプロットである。
【図４】[0015]  図４は、図１のコンパレータ回路が使用され得る処理システムを用いる装置のハードウェアの実装の例を示すブロック図である。
【図５】[0016]  図５は、開示されたアプローチの１つの観点にしたがって構成されたシングルエンドコンパレータ回路のための動作を示すフロー図である。
【００１２】
[0017]慣行に従って、図面のいくつかは明確のために簡単化され得る。従って、図面は、所与の装置（例えば、デバイス）または方法の構成要素の全てを示しているわけではない。最後に、同じ参照番号は、明細書および図面を通して同じ特徴を表すために用いられ得る。
【詳細な説明】
【００１３】
[0018]添付の図面に関連して、下記に示される詳細な説明は、様々な構成の説明を意図したものであり、およびここに記載された概念が実施され得る構成のみを提示することを意図するものではない。詳細な説明は、種々の概念の全体の理解を提供する目的のための具体的詳細を含む。しかし、これらの概念が、これらの特定の具体的詳細が無くても実施され得ることは、当業者にとって明らかであろう。いくつかの例において、周知の構造および構成要素は、こういった概念を不明確にするのを回避するために、ブロック図形式で示される。
【００１４】
[0019]高電圧入力信号と互換性のある低電力のシングルエンドコンパレータを実装するための低電圧半導体デバイスを用いる種々の観点がここで説明される。ここで言及されるように、「高電圧」とは、ゲート酸化物の損傷に耐えることを低電圧半導体デバイスにさせるのに十分な電圧レベルに言及することが理解され得、そこで、ゲート酸化物の損傷とは接続されたボンドのクラスタがゲート酸化物のあるインターフェースから反対側のインターフェースに及ぶ場合であると定義される。種々の観点は、高電圧ゲート酸化物ダメージに起因する信頼性の問題を被ることなく、おおよそ０．８Ｖから２．０Ｖの範囲内の低−高および高−低切替え閾値電圧と０．２Ｖの典型的なヒステリシス電圧を用いて、３．３Ｖのオーダーで高電圧入力信号をハンドリングすることが可能な低電圧デバイスを使うことによって実装されるコンパレータ回路に組み込まれ得る。さらに、コンパレータ回路がスタティック電流（static current）を消費しない動作において、および電流リーケージのみを経験し得る。
【００１５】
[0020]図１は、入力ノードＩＮに結合された電圧制限回路１１０、ノードＡにおいて電圧制限回路１１０に結合されたシングルエンド電圧検出回路１４０、およびノードＢにおいてシングルエンド電圧検出回路１４０に結合された出力バッファ回路１６０を含む開示されたアプローチの１つの観点にしたがって構成されたシングルエンドコンパレータ回路１００の回路図を示す。出力バッファ回路１６０は、出力ノードＯＵＴにシングルエンドコンパレータ回路１００の出力を提供する。開示されたアプローチの１つの観点において、シングルエンドコンパレータ回路１００は、出力ノードＯＵＴに結合された論理、そこで論理（図面を必要以上に複雑にするのを回避するために図示されない）はシングルエンドコンパレータ回路１００と同じダイに配置され得る、および入力ノードＩＮに結合されたダイの外側にあり得るデバイス（図１においては図示されない）の間にインターフェースを提供する。例えば、デバイスが、ＵＳＢの作業部会によって発布された先に述べられたＵＳＢ標準に従うインターフェースを実装するデバイスである場合、シングルエンドコンパレータ回路１００の入力ノードＩＮは、Ｄ＋およびＤ−の信号線としての標準において参照される信号線に用いられ得る。好ましくは、各シングルエンドコンパレータ回路１００は、論理とＤ＋またはＤ−の信号線のそれぞれをインターフェースで接続するために用いられ得ることになる。
【００１６】
[0021]電圧制限回路１１０において、開示されたアプローチの１つの観点においてＮタイプ金属酸化物半導体（ＮＭＯＳ）トランジスタであるトランジスタＭ１  １１２は１．８Ｖで電力を供給され、および、そのゲートは入力ノードＩＮに接続される。開示されたアプローチの１つの観点において、ＮＭＯＳトランジスタである第２のトランジスタＭ２  １１４は、電圧制限機能を提供する目的で用いられ得る。トランジスタＭ２  １１４のゲートは１．８Ｖにつながれ、およびそのドレインとソースはそれぞれ入力ＩＮとトランジスタＭ１  １１２のソースに接続される。１．８Ｖより小さい入力電圧については、トランジスタＭ２  １１４はオンであり、およびトランジスタＭ２  １１４のソースは、Ｍ２ソースがおおよそ１．８Ｖ−Ｖｔｎ２に到達するまで入力信号に従い、そこでＶｔｎ２はトランジスタＭ２  １１４の閾値電圧である。１．８Ｖより大きい入力電圧レベルについては、トランジスタＭ１  １１２がターンオンを開始し、およびトランジスタＭ２  １１４のソースを１．８Ｖまで高めるだろう。トランジスタＭ１  １１２の存在が無い場合、特定のプロセスコーナと動作条件について、トランジスタＭ２  １１４の最大ソース電圧が、電圧検出回路１４０の後続のコンパレータにおいて低−高遷移をトリガするのに十分な高さにならない可能性がある。しかし、電圧制限回路１１０内へのトランジスタＭ１  １１２の追加が電力レールへの電圧制限回路１１０の出力電圧を高め、かつこの問題を解決する。トランジスタＭ１  １１２とトランジスタＭ２  １１４の最大ＶｇｓおよびＶｇｄは１．８Ｖであり、そのためゲート酸化物の過電圧のストレスは存在しないはずである。さらに、電圧制限回路１１０の後、全ての電圧レベルは０−１．８Ｖの範囲内にあるため、高電圧ゲート酸化物の信頼性の問題はシングルエンドコンパレータ回路１００内で経験されないはずである。
【００１７】
[0022]シングルエンド電圧検出回路１４０について、ノードＢにおけるその出力は、入力ノードＩＮにおける入力が０．８Ｖより小さい場合ゼロであり、ならびにノードＢにおけるその出力は、入力ノードＩＮにおける入力が２Ｖより大きい場合１．８Ｖである。図１に示されたようなシングルエンド電圧検出回路１４０において、トランジスタＭ３  １４２とトランジスタＭ４  １４４は反転された出力極性を用いてディテクタサブ回路(detector subcircuit)を形成する。開示されたアプローチの１つの観点において、トランジスタＭ３  １４２およびトランジスタＭ４  １４４は、例えば上で参照したＵＳＢ標準に合うように、切替え閾値電圧が特定の要求を満たすような大きさにされる。トランジスタＭ７  １５０とトランジスタＭ８  １５２は、ディテクタサブ回路の出力極性を反転させ、その一方で、トランジスタＭ５  １４６とトランジスタＭ６  １４８は、ここでトランジスタＭ６  １４８がダイオードとして構成される、コンパレータ回路の雑音感度を低減させるようにヒステリシスを提供するためにヒステリシスサブ回路を形成する。開示されたアプローチの１つの観点において、トランジスタＭ３  １４２とＭ７  １５０がＰタイプ金属酸化物半導体（ＰＭＯＳ）トランジスタであり、その一方で、トランジスタＭ４  １４４、Ｍ５  １４６、Ｍ６  １４８、およびＭ８  １５２はＮＭＯＳトランジスタである。
【００１８】
[0023]図１において、０Ｖの入力ノードＩＮにおける低い入力信号について、トランジスタＭ３  １４２とトランジスタＭ４  １４４のゲートにおける電圧はまた０Ｖにあり、その一方でトランジスタＭ７  １５０とトランジスタＭ８  １５２のゲートにおける電圧は、１．８Ｖである。トランジスタＭ５  １４６とトランジスタＭ６  １４８を含むヒステリシスサブ回路の動作は下記の通り説明され得る。トランジスタＭ５  １４６のゲートにおける電圧は０Ｖにある（すなわち、トランジスタＭ５  １４６はオフである）。入力ノードＩＮにおける低−高遷移の開始時に、トランジスタＭ５  １４６は初めオフなので、トランジスタＭ４  １４４のソースは、接地より上のＶｇｓ６で開始する。このことが、トランジスタＭ４  １４４のソースが０Ｖにある場合と比較してより高い閾値電圧を持つことをディテクタサブ回路のトランジスタＭ３  １４２とトランジスタＭ４  １４４にさせる。トランジスタＭ３  １４２とトランジスタＭ４  １４４のゲート電圧がそれらの閾値電圧に到達した後、トランジスタＭ７  １５０とトランジスタＭ８  １５２のゲートは０Ｖにフリップされ、それがトランジスタＭ５  １４６をターンオンすることになる。トランジスタＭ５  １４６がターンオンすると、トランジスタＭ４  １４４のソース電圧が０Ｖに引き寄せられ得る。高−低遷移の開始時に、トランジスタＭ４  １４４のソース電圧は０Ｖにあるため、トランジスタＭ３  １４２とトランジスタＭ４  １４４検出器回路の切替え閾値は、トランジスタＭ６によって影響を受けない。その結果、閾値電圧は、低−高遷移の場合と比較してより小さい。その結果、ヒステリシスがシングルエンド電圧検出回路１４０に導入される。典型的に、ヒステリシスは、このプロセスにおいておよそ２００ｍＶである。
【００１９】
[0024]出力ノードＯＵＴにおける信号は、出力バッファ回路１６０を使ってシングルエンド電圧検出回路１４０からの出力をバッファすることによって取得される。開示されたアプローチの１つの観点において、出力バッファ回路１６０は、２つの連続して接続されたインバータ１６２および１６４を含む。他の実施において、他の回路は、２つの連続して接続されたインバータ１６２および１６４によって提供される機能を提供するために用いられ得る。
【００２０】
[0025]図２は、図１のシングルエンドコンパレータ回路１００の入出力特性を示すＤＣシミュレーション波形２０２のプロット２００を示し、そこで、シングルエンドコンパレータ回路１００のヒステリシス特徴は、２つの部分２０２ａ、ｂによって示される。部分２０２ａは、立ち上がりエッジ状態でノードＩＮにおいて電圧が変化する場合のシングルエンドコンパレータ回路１００の動きを示し、その一方で部分２０２ｂは、立下りエッジ状態でノードＩＮにおいて電圧が変化する場合のシングルエンドコンパレータ回路１００の動きを示す。
【００２１】
[0026]図３は、図１に示されたシングルエンドコンパレータ回路１１０におけるＩＮ、ＯＵＴ、およびＶgs6（すなわち、トランジスタＭ６  １４８のゲート−ソース電圧）の過渡のシミュレーション波形３１０、３３０、および３５０それぞれのプロット３００を示す。さらに、下記の表は、２つの条件の下での図１内のノードＡにおける電圧を示し、そこで、表１は、ノードＩＮにおける電圧の変化が立ち上がりエッジ状態にある時のノードＡにおける電圧を表し、ならびに、表２は、ノードＩＮにおける電圧の変化が立下りエッジ状態にある時のノードＡにおける電圧を表している。
【表１】
2016503276.tif 000003
【表２】
2016503276.tif 000004
【００２２】
[0027]立ち上がりエッジ状態において、トランジスタＭ２  １１４は、範囲１（すなわち、接地から[１．８Ｖ−Ｖｔｈｎ]まで）内のノードＩＮにおける電圧のために、回路２００のための入力であるノードＡに入力ノードＩＮを結合する。開示されたアプローチの１つの観点において、回路２００の切替えポイントは、第１の範囲内にあるように構成される。入力ノードＩＮにおける電圧が[１．８Ｖ−Ｖｔｈｎ]から[１．８Ｖ]の範囲である範囲３において、トランジスタＭ１  １１２もトランジスタＭ２  １１４も導通しておらず、ノードＡにおける電圧は、範囲いっぱい（full extent）にはなく、および、過渡的範囲内にあると考えられ得る。範囲３において、トランジスタＭ１  １１２もトランジスタＭ２  １１４も「制御状態（in control）」になく、およびノードＡにおける電圧は「浮遊（floating）」状態のままにされる。開示されたアプローチの１つの観点において、浮遊状態は、１．８Ｖレール未満である（すなわち、完全に切り替えられない）。範囲２について、トランジスタＭ１  １１２は、入力ノードＩＮにおける電圧がノードＡの浮遊条件を取り除くために１．８Ｖから３.３Ｖの間にある時に、ノードＡを電源レールに結合する。従って、トランジスタＭ１  １１２は、ノードＡにおける電圧を１．８Ｖのレールに移動させおよび維持し、それによってスタティック電流ドロー（draw）を取り除く。立下りエッジのケースは、トランジスタ閾値電圧を構成した後、反対の仕様で動作する。
【００２３】
[0028]さらに、ここに提供された例において、例としての電源電圧は、１．８Ｖであり、およびここに記載されたトランジスタのためのゲート入力におけるデバイスの閾値電圧は、それを下回るとデバイスが電流を導通しない、約０．６ｖである。さらに、Ｎタイプ半導体デバイス閾値電圧はＶｔｈｎと称され得、およびＰタイプ半導体デバイスについてはＶｔｈｐと称され得る。
【００２４】
[0029]ここで用いられたように、用語、低電圧および高電圧は、それらが相対する用語であり、および、半導体デバイスが、半導体デバイスへの入力において受信されると予測される第２の電圧レベル（すなわち、「高電圧」）より低い、ダメージを被ることなく動作するように設計された第１の特定の最大電圧レベル（すなわち、「低電圧」）を有する、任意の状況に適用可能であり得る、限り、限定的であると解釈されるべきではない。言い換えれば、高電圧は、半導体デバイスの動作範囲を超えた電圧レベルであると理解され得、そこで、動作範囲とは、動作範囲の最大電圧である低電圧を用いて、半導体デバイスがゲート酸化物ダメージのようなダメージを被ることなく用いられ得る電圧の範囲を指す。
【００２５】
[0030]図４は、コンパレータ回路を作成するために用いられ得る半導体デバイスによって正常にサポートされる電圧レベルよりも高い電圧レベルで情報を有する入力信号を受信するために、コンパレータ回路１００を有して実装され得る処理システム４１４を使用する装置４００のためのハードウェア実装の例を示す概念ブロック図である。本開示の様々な観点に従って、コンパレータ回路または複数のコンパレータ回路の任意の組合せは、１つまたはより多くのプロセッサ４０４を含む処理システム４１４の一部として実装され得る。プロセッサ４０４の例は、本開示を通して説明された種々の機能を実行するように構成されたマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、ステートマシーン、ゲート論理、ディスクリートハードウェア回路、および他の適切なハードウェアを含む。
【００２６】
[0031]この例において、処理システム４１４は、一般的にバス４０２によって代表されるバスアーキテクチャを用いて実装され得る。バス４０２は、処理システム４１４の特定のアプリケーションおよび全体の設計制約に依存して、いくつもの相互接続しているバスとブリッジを含み得る。バス４０２は、１つまたは複数のプロセッサ（プロセッサ４０４によって一般的に代表される）、メモリ４０５、およびコンピュータ可読媒体（コンピュータ可読媒体４０６によって一般的に代表される）を含む種々の回路を共に連結する。バス４０２は、タイミングソース、周辺装置、電圧レギュレータ、および電力管理回路のような種々の他の回路を同様に連結し、それらは当技術分野において周知であるので、これ以上説明されることはない。バスインターフェース４０８は、バス４０２とトランシーバ４１０の間にインターフェースを提供する。トランシーバ４１０は、送信媒体を介して様々な他の装置と通信を行うための手段を提供する。
【００２７】
[0032]装置の性質に依存して、ユーザインターフェース４１２（例えば、キーパッド、ディスプレイ、スピーカー、マイクロフォン、ジョイスティック）もまた提供され得る。例えば、ユーザインターフェース４１２に含まれ得る前述されたデバイスのうちのいくつかは、ユニバーサル・シリアル・バス（ＵＳＢ）としてより一般的に知られているシリアルバス仕様に一致するデバイスであり得る。ＵＳＢの仕様は、電気的インターフェースだけでなくハードウェアについても詳述しており、そこで、電気的インターフェースは、データに関する作動送信対（differential transmission pair）を含む。２つのノードの間の異なるレベルとは、０．３Ｖくらいの低い電圧レベルから３．６Ｖを超える範囲であり得る。これらの電圧レベルが、処理システム４１４の残りを実装するために用いられる他残りの回路の電圧レベルを著しく超える可能性がある。開示されたアプローチの１つの観点において、コンパレータ回路１００は、ＵＳＢ入力を受信し、および処理回路４１４における残りの回路とより互換性のあり得る電圧レベルで出力を提供するために用いられ得る。
【００２８】
[0033]プロセッサ４０４は、バス４０２を管理し、およびコンピュータ可読媒体４０６に格納されたソフトウェアの実行を含む一般的な処理に関与している。ソフトウェアは、プロセッサ４０４によって実行されるとき、任意の特定の装置のために説明された種々の機能インフラを実行することを処理システム４１４にさせる。コンピュータ可読媒体４０６はまた、ソフトウェアを実行するときに、プロセッサ４０４によって操作されるデータを格納するために用いられ得る。
【００２９】
[0034]処理システム内の１つ又は複数のプロセッサ４０４は、ソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、または別の名称で呼ばれようと、命令、命令のセット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行可能ファイル、実行のスレッド、プロシージャ、関数、などを意味するように広く解釈されるべきである。ソフトウェアは、コンピュータ可読媒体４０６に備わり得る。コンピュータ可読媒体４０６は、コンピュータ可読記憶媒体のような非一時的なコンピュータ可読媒体であり得る。非一時的なコンピュータ可読媒体は、例として、磁気記憶デバイス（例えば、ハードディスク、フロッピー（登録商標）ディスク、磁気ストリップ）、光ディスク（例えば、コンパクトディスク（ＣＤ）またはデジタル多目的ディスク（ＤＶＤ））、スマートカード、フラッシュメモリデバイス（例えば、カード、スティック、またはキードライブ）、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、プログラム可能なＲＯＭ（ＰＲＯＭ）、消去可能なＰＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、リムーバブル・ディスク、およびコンピュータによってアクセスおよび読み取りされ得るソフトウェアおよび／または命令を格納するための任意の他の適切な媒体を含む。コンピュータ可読媒体はまた、具体例として、搬送波、伝送路、およびコンピュータによってアクセスおよび読み取りされ得るソフトウェアおよび／または命令を送信するための任意の他の適切な媒体を含み得る。コンピュータ可読媒体４０６は処理システム４１４に属するか、処理システム４１４の外部にあるか、または処理システム４１４を含む複合エンティティにわたって分散され得る。コンピュータ可読媒体４０６は、コンピュータ・プログラム・プロダクトにおいて具体化され得る。例として、コンピュータ・プログラム・プロダクトは、梱包材料内にコンピュータ可読媒体を含み得る。当業者は、特定アプリケーションおよび全体のシステムに課せられた全体の設計制約に依存する本開示を通して提示された、説明された機能を実装することがいかにすばらしいかを認めるだろう。
【００３０】
[0035]図５は、図１のシングルエンドコンパレータ回路１００のようなシングルエンド高電圧入力が可能なコンパレータ回路のためのコンパレータプロセス５００を示す。第１の範囲と第２の範囲を有する関連のある電圧範囲を有する入力電圧は、５０２における入力ノードにおいて受信され得る。出力ノードは、入力ノードにおける入力電圧が５０４における入力電圧範囲の第１の範囲内にある場合、第１の半導体デバイスを介して入力ノードに結合され得る。従って、例えば、入力電圧範囲の第１の範囲が、０から約１．８Ｖまでのように上で論じられたような許容範囲内にある場合、出力ノードは、入力ノードで受信された信号を反映し得る。出力ノードは、入力ノードにおける入力電圧が５０６における入力電圧の範囲の第２の範囲内にある場合、第２の半導体デバイスを介して電源電圧ソースに結合され得る。従って、例えば、入力ノードが、入力電圧範囲の第２の範囲内にあり、それが、第１の電圧範囲のおよそ１．８Ｖを超えおよびそれより高い可能性がある場合、出力ノードは、設計によって、コンパレータ回路に結合された任意のダウンストリーム回路に最も高く適した電圧を有する電源電圧に結合され得る。
【００３１】
[0036]シングルエンド高電圧入力が可能なコンパレータ回路の種々の観点が提示されてきた。当業者が容易に理解するように、本開示を通して説明された種々の観点は、他のコンパレータ、方法、装置、およびシステムに広げられ得る。
【００３２】
[0037]開示された方法におけるステップの特定の順序または階層は、例としてのプロセスの例示であることが理解されるはずである。設計の好適さに基づいて、方法におけるステップの特定の順序または階層が再構成され得ることが理解される。添付の方法は、サンプルの順序での様々なステップの現在の要素を請求し、および特にここで挙げられない限り、提示された特定の順序または階層に限定されることを意味するものではない。
【００３３】
[0038]図に示された１つまたは複数の構成要素、ステップ、特徴および／または機能は、再配列される、および／または単一の構成要素、ステップ、特徴、または機能と組み合わせられ得る、または種々の構成要素、ステップ、または機能に組み込まれ得る。追加の要素、構成要素、ステップ、および／または機能はまた、ここで開示された新規の特徴から逸脱することなく追加され得る。図に示された装置、デバイス、および／または構成要素は、図で説明された方法、特徴、またはステップのうちの１つまたは複数を実行するように構成され得る。ここで説明された新規のアルゴリズムはまた、ソフトウェアに有効に実装されるかおよび／またはハードウェアに埋め込まれ得る。
【００３４】
[0039]同様に、実施例はフローチャート、フロー図、構造図、またはブロック図として表されるプロセスとして記載され得ることが留意される。フローチャートは連続するプロセスとしての動作を記述し得るが、動作の多くは、並行して、または同時に実行されることが可能である。さらに、動作の順序が再配列され得る。プロセスは、その動作が完了すると終了する。プロセスは、方法、関数、プロシージャ、サブルーチン、サブプログラム、などに対応し得る。プロセスが関数に対応する場合、その終了が、関数の呼び出しまたはメイン関数に対する関数のリターンに対応する。
【００３５】
[0040]さらに、記憶媒体は、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイスおよび／または他の機械可読媒体、プロセッサ−可読媒体、および／または情報を格納するためのコンピュータ可読媒体を含むデータを格納するための１つまたは複数のデバイスを表し得る。用語「機械可読媒体」、「コンピュータ可読媒体」、および／または「プロセッサ可読媒体」は、命令（複数）および／またはデータを格納、含む、または搬送可能な携帯または固定記憶デバイス、光学記憶デバイス、および様々な他の媒体のような非一時的な媒体を含み得るが、それに限定されない。従って、ここに記載された様々な方法は、「機械可読媒体」、「コンピュータ可読媒体」、および／または「プロセッサ−可読媒体」に格納され、および１つまたは複数のプロセッサ、機械、および／またはデバイスによって実行され得る命令および／またはデータによって完全にまたは部分的に実行され得る。
【００３６】
[0041]さらに、実施例は、ハードウェア、ソフトウェア、ファ−ムウェア、ミドルウェア、マイクロコード、またはそれらの任意の組合せによって実施され得る。ソフトウェア、ファームウェア、ミドルウェアまたはマイクロコードで実施される場合、必要なタスクを実行するためのプログラムコードまたはコードセグメントは、記憶媒体または他の記憶装置（複数）のような機械可読媒体に格納され得る。プロセッサは必要なタスクを実行し得る。コードセグメントは、プロシージャ、関数、サブプログラム、プログラム、ルーチン、サブルーチン、モジュール、ソフトウェアパッケージ、クラスまたは命令、データ構造、またはプログラムステートメントの任意の組合せを表し得る。コードセグメントは、情報、データ、アーギュメント、パラメータ、またはメモリコンテンツを受け渡すおよび／または受信することによって別のコードセグメントまたはハードウェア回路に結合され得る。情報、アーギュメント、パラメータ、データなどは、メモリの共有、メッセージの受け渡しトークの受け渡し、ネットワーク送信などを含む任意の適切な手段を介して受け渡し、転送、または送信され得る。
【００３７】
[0042]ここで開示された例に関連して記載された種々の例示的な論理ブロック、モジュール、回路、要素、および／または構成要素は、汎用目的プロセッサ、デジタル・信号・プロセッサ（ＤＳＰ）、アプリケ−ション特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラム可能な論理構成要素、ディスクリートゲートまたはトランジスタ論理、ディスクリートハードウェア構成要素、またはここに記載された機能を実行するために設計されたそれらの任意の組み合わせとともに実装されるか、あるいはそれらを用いて実行され得る。汎用プロセッサは、マイクロプロセッサであっても良いが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシーンであっても良い。プロセッサはまた、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連結される１つまた複数のマイクロプロセッサ、または任意の他のこういった構成である、コンピュータ関係の構成要素の組み合わせとして実装され得る。
【００３８】
[0043]ここで開示された具体例と関連して記載された方法またはアルゴリズムは、処理ユニット、プログラミング命令、または他の指示の形式で、ハードウェア、プロセッサによって実行可能なソフトウェアモジュール、またはその両方の組合せにおいて直接具体化され得、および単一のデバイスに含まれるか、または複数のデバイスをわたって分散され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、または当技術分野において周知の記憶媒体の任意の他の形式に属し得る。記憶媒体は、プロセッサが記憶媒体から情報を読み取り、および記憶媒体へ情報を書き込むことができるようなプロセッサに結合され得る。代替として、記憶媒体はプロセッサに統合され得る。
【００３９】
[0044]当業者は、ここで開示された実施例に関連して記載された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとして実装され得ることをさらに理解するはずである。ハードウェアとソフトウェアのこの互換性を明瞭に示すために、様々な例としての構成要素、ブロック、モジュール、回路、およびステップが、一般にそれらの機能の観点から上で説明されてきた。こういった機能がハードウェアまたはソフトウェアとして実装されるかどうかは、特定のアプリケーションおよび全体のシステムに課せられた設計の制限に依存する。
【００４０】
[0045]ここに記載された発明の様々な特徴は、発明から逸脱することなく異なるシステムにおいて実施され得る。前述の実施例は単なる例であって、発明を限定すると解釈されるべきでないことが留意されるべきである。実施例の説明が例示され、および請求の範囲を限定しないことが意図されている。このように、本教示は、装置の他のタイプに容易に適用されルことが可能であり、および多くの代替、修正、およびバリエーションが当業者にとって明らかになるであろう。
【００４１】
[0046]前述の説明は、ここに記載された種々の観点を実施することを当業者に可能にする用に提供される。これらの観点に対する様々な修正は、当業者にとって容易に明らかであり、ここで定義された一般的な原則は他の観点に適用され得る。従って、請求項は、ここで示された観点に限定されることを意図するものではないが、請求項の言語に合わせた全体の範囲と一致するはずであり、ここにおいて、単数の要素への言及は、特に記載が無い限り、「１つおよび１つのみ」を意味することを意図しているわけではなく、むしろ「１つまたは複数」を意味している。特に記載が無い限り、用語「いくつかの」は１つまたは複数を指す。項目のリスト「の少なくとも１つ」に言及するフレーズは、それらの項目の任意の組み合わせに言及しており、単一のメンバーを含む。例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃおよびａおよびｂ、ａおよびｃ、ｂおよびｃ、およびａ、ｂおよびｃを網羅している。当技術分野における当業者に周知のまたは知られ得るところとなる本開示を通して記載された種々の観点の要素に等価の全ての構造および機能は、参照によりここに明示的に組み込まれ、および請求項によって網羅されるように意図されている。さらに、ここで開示されていないことは、こういった開示が請求項に明示的に記載されるかどうかにかかわらず公共にささげられ得ることを意図していない。要素がフレーズ「ための手段」を用いて明示的に記載されるか、または要素がフレーズ「ためのステップ」を用いて記載される方法の請求項でない場合、Ｕ．Ｓ．Ｃ．  §１１２の１６段落の規定のもとで解釈される請求項の要素は無い。
【図１】
2016503276.tif 000005
【図２】
2016503276.tif 000006
【図３】
2016503276.tif 000007
【図４】
2016503276.tif 000008
【図５】
2016503276.tif 000009
【手続補正書】
【提出日】平成27年10月23日(2015.10.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンパレータ回路であって、
入力電圧範囲内で入力電圧を受けとるように構成された入力ノードと、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
電圧制限出力ノードと、
前記入力ノードにおける入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、前記入力ノードと前記電圧制限出力ノードを結合するように構成された第１の半導体デバイスと、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、電源電圧レベルを備える電源電圧ソースに前記電圧制限出力ノードを結合するように構成された第２の半導体デバイスと、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体デバイスの動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、および
前記電圧制限出力ノードに結合されたシングルエンド電圧検出回路と、ここにおいて、前記シングルエンド電圧検出回路は、前記コンパレータ回路の雑音感度を低減させるためにヒステリシス生成回路を備える、
を備える、
コンパレータ回路。
【請求項２】
前記入力電圧範囲は、前記第１の範囲と前記第２の範囲の間に第３の範囲を備え、および、ここにおいて、前記入力ノードにおける前記入力電圧が前記第３の範囲内にある場合、前記第１および第２の半導体デバイスのいずれも前記電圧制限出力ノードを制御しない、請求項１に記載のコンパレータ回路。
【請求項３】
前記第１および第２の半導体デバイスは、金属酸化物半導体トランジスタを備える、請求項１に記載のコンパレータ回路。
【請求項４】
前記第１および第２の半導体デバイスの前記動作範囲の最大電圧がおおよそ１．８Ｖである、請求項１に記載のコンパレータ回路。
【請求項５】
前記ヒステリシス生成回路は、ダイオード接続トランジスタおよびスイッチングトランジスタを備える、請求項１に記載のコンパレータ回路。
【請求項６】
前記装置は、リーケージ電流以外のスタティック電流を消費しない、請求項１に記載のコンパレータ回路。
【請求項７】
コンパレータ回路であって、
入力電圧範囲内で入力電圧を受けとるように構成された入力ノードと、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
電圧制限出力ノードと、
前記入力ノードにおける入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、前記入力ノードと前記電圧制限出力ノードを結合するように構成された第１の半導体手段と、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、電源電圧レベルを備える電源電圧ソースに前記電圧制限出力ノードを結合するように構成された第２の半導体手段と、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体手段の動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、および、
前記電圧制限出力ノードに結合されたシングルエンド電圧検出手段と、ここにおいて、前記シングルエンド電圧検出手段は、前記コンパレータ回路の雑音感度を低減させるためにヒステリシス生成手段を備える、
を備える、
コンパレータ回路。
【請求項８】
前記入力電圧範囲は、前記第１の範囲と前記第２の範囲の間に第３の範囲を備え、および、ここにおいて、前記入力ノードにおける前記入力電圧が前記第３の範囲内にある場合、前記第１および第２の半導体手段のいずれも前記電圧制限出力ノードを制御しない、請求項７に記載のコンパレータ回路。
【請求項９】
前記第１および第２の半導体手段は、金属酸化物半導体トランジスタを備える、請求項７に記載のコンパレータ回路。
【請求項１０】
前記第１および第２の半導体手段の前記動作範囲の最大電圧がおおよそ１．８Ｖである、請求項７に記載のコンパレータ回路。
【請求項１１】
前記ヒステリシス生成手段は、ダイオード接続トランジスタおよびスイッチングトランジスタを備える、請求項７に記載のコンパレータ回路。
【請求項１２】
前記装置は、リーケージ電流以外のスタティック電流を消費しない、請求項７に記載のコンパレータ回路。
【請求項１３】
コンパレータ回路内の出力ノードと入力ノードにおいて受信された情報を結合するための方法であって、
入力電圧範囲内で入力電圧を受けとることと、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、第１の半導体デバイスを介して前記入力ノードと前記出力ノードを結合することと、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、第２の半導体デバイスを介して電源電圧ソースに前記出力ノードを結合することと、ここにおいて、前記電源電圧ソースは、電源電圧レベルを備える、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体デバイスの動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、
前記出力ノードにおける前記入力信号に基づいて電圧制限信号を受信することと、
前記電圧制限信号についてシングルエンド電圧レベルの検出を行うことと、および
前記シングルエンド電圧レベルの検出に基づいて検出された出力を生成することと、ここにおいて、前記検出された出力を前記生成することは、前記コンパレータ回路の雑音感度を低減させるために前記検出された出力を生成する前にヒステリシスを実行することを備える、
を備える、
方法。
【請求項１４】
前記第１および第２の半導体デバイスは、金属酸化物半導体トランジスタを備える、請求項１３に記載の方法。
【請求項１５】
前記第１および第２の半導体デバイスの前記動作範囲の最大電圧がおおよそ１．８Ｖである、請求項１３に記載の方法。
【請求項１６】
リーケージ電流以外のスタティック電流の消費を最小限に抑えることをさらに備える、請求項１３に記載の方法。
【請求項１７】
少なくとも１つのプロセッサと、および、
前記少なくとも１つのプロセッサに結合されたコンパレータ回路であって、
前記少なくとも１つのプロセッサによって使われるべき情報を運ぶ入力電圧を受けとるように構成された入力ノードと、ここにおいて、前記入力電圧は入力電圧範囲内であり、および、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
電圧制限出力ノードと、
前記入力ノードにおける入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、前記入力ノードと前記電圧制限出力ノードを結合するように構成された第１の半導体デバイスと、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、電源電圧レベルを備える電源電圧ソースに前記電圧制限出力ノードを結合するように構成された第２の半導体デバイスと、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体手段の動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、および
前記電圧制限出力ノードに結合されたシングルエンド電圧検出回路と、ここにおいて、前記シングルエンド電圧検出回路は、コンパレータ回路の雑音感度を低減させるようにヒステリシス生成回路を備える、
を備える、
コンパレータ回路と、
を備える、無線通信のための装置。
【請求項１８】
前記入力電圧範囲は、前記第１の範囲と前記第２の範囲の間に第３の範囲を備え、および、ここにおいて、前記入力ノードにおける前記入力電圧が前記第３の範囲内にある場合、前記第１および第２の半導体デバイスのいずれも前記電圧制限出力ノードを制御しない、請求項１７に記載の装置。
【請求項１９】
前記第１および第２の半導体デバイスは、金属酸化物半導体トランジスタを備える、請求項１７に記載の装置。
【請求項２０】
前記第１および第２の半導体デバイスの前記動作範囲の最大電圧がおおよそ１．８Ｖである、請求項１７に記載の装置。
【請求項２１】
前記ヒステリシス生成回路は、ダイオード接続トランジスタおよびスイッチングトランジスタを備える、請求項１７に記載の装置。
【請求項２２】
前記装置は、リーケージ電流以外のスタティック電流を消費しない、請求項１７に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
[0046]前述の説明は、ここに記載された種々の観点を実施することを当業者に可能にする用に提供される。これらの観点に対する様々な修正は、当業者にとって容易に明らかであり、ここで定義された一般的な原則は他の観点に適用され得る。従って、請求項は、ここで示された観点に限定されることを意図するものではないが、請求項の言語に合わせた全体の範囲と一致するはずであり、ここにおいて、単数の要素への言及は、特に記載が無い限り、「１つおよび１つのみ」を意味することを意図しているわけではなく、むしろ「１つまたは複数」を意味している。特に記載が無い限り、用語「いくつかの」は１つまたは複数を指す。項目のリスト「の少なくとも１つ」に言及するフレーズは、それらの項目の任意の組み合わせに言及しており、単一のメンバーを含む。例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃおよびａおよびｂ、ａおよびｃ、ｂおよびｃ、およびａ、ｂおよびｃを網羅している。当技術分野における当業者に周知のまたは知られ得るところとなる本開示を通して記載された種々の観点の要素に等価の全ての構造および機能は、参照によりここに明示的に組み込まれ、および請求項によって網羅されるように意図されている。さらに、ここで開示されていないことは、こういった開示が請求項に明示的に記載されるかどうかにかかわらず公共にささげられ得ることを意図していない。要素がフレーズ「ための手段」を用いて明示的に記載されるか、または要素がフレーズ「ためのステップ」を用いて記載される方法の請求項でない場合、Ｕ．Ｓ．Ｃ．  §１１２の１６段落の規定のもとで解釈される請求項の要素は無い。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]
入力電圧範囲内で入力電圧を受けとるように構成された入力ノードと、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
電圧制限出力ノードと、
前記入力ノードにおける入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、前記入力ノードと前記電圧制限出力ノードを結合するように構成された第１の半導体デバイスと、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、電源電圧レベルを備える電源電圧ソースに前記電圧制限出力ノードを結合するように構成された第２の半導体デバイスと、を備え、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体デバイスの動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、
装置。
[Ｃ２]
前記入力電圧範囲は、前記第１の範囲と前記第２の範囲の間に第３の範囲を備え、および、ここにおいて、前記入力ノードにおける前記入力電圧が前記第３の範囲内にある場合、前記第１および第２の半導体デバイスのいずれも前記電圧制限出力ノードを制御しない、Ｃ１に記載の装置。
[Ｃ３]
前記第１および第２の半導体デバイスは、金属酸化物半導体トランジスタを備える、Ｃ１に記載の装置。
[Ｃ４]
前記第１および第２の半導体デバイスの前記動作範囲の最大電圧がおおよそ１．８Ｖである、Ｃ１に記載の装置。
[Ｃ５]
前記電圧制限出力ノードに結合されたシングルエンド電圧検出回路をさらに備える、Ｃ１に記載の装置。
[Ｃ６]
前記シングルエンド電圧検出回路がヒステリシス生成回路を備える、Ｃ５に記載の装置。
[Ｃ７]
前記ヒステリシス生成回路は、ダイオード接続トランジスタおよびスイッチングトランジスタを備える、Ｃ６に記載の装置。
[Ｃ８]
前記装置は、リーケージ電流以外のスタティック電流を消費しない、Ｃ１に記載の装置。
[Ｃ９]
入力電圧範囲内で入力電圧を受けとるように構成された入力ノードと、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
電圧制限出力ノードと、
前記入力ノードにおける入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、前記入力ノードと前記電圧制限出力ノードを結合するように構成された第１の半導体手段と、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、電源電圧レベルを備える電源電圧ソースに前記電圧制限出力ノードを結合するように構成された第２の半導体手段と、を備え、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体手段の動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、
装置。
[Ｃ１０]
前記入力電圧範囲は、前記第１の範囲と前記第２の範囲の間に第３の範囲を備え、および、ここにおいて、前記入力ノードにおける前記入力電圧が前記第３の範囲内にある場合、前記第１および第２の半導体手段のいずれも前記電圧制限出力ノードを制御しない、Ｃ９に記載の装置。
[Ｃ１１]
前記第１および第２の半導体手段は、金属酸化物半導体トランジスタを備える、Ｃ９に記載の装置。
[Ｃ１２]
前記第１および第２の半導体手段の前記動作範囲の最大電圧がおおよそ１．８Ｖである、Ｃ９に記載の装置。
[Ｃ１３]
前記電圧制限出力ノードに結合されたシングルエンド電圧検出手段をさらに備える、Ｃ９に記載の装置。
[Ｃ１４]
前記シングルエンド電圧検出手段がヒステリシス生成手段を備える、Ｃ１３に記載の装置。
[Ｃ１５]
前記ヒステリシス生成手段は、ダイオード接続トランジスタおよびスイッチングトランジスタを備える、Ｃ１４に記載の装置。
[Ｃ１６]
前記装置は、リーケージ電流以外のスタティック電流を消費しない、Ｃ９に記載の装置。
[Ｃ１７]
出力ノードと入力ノードにおいて受信された情報を結合するための方法であって、
入力電圧範囲内で入力電圧を受けとることと、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、第１の半導体デバイスを介して前記入力ノードと前記出力ノードを結合することと、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、第２の半導体デバイスを介して電源電圧ソースに前記出力ノードを結合することと、ここにおいて、前記電源電圧ソースは、電源電圧レベルを備える、
を備え、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体デバイスの動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、
方法。
[Ｃ１８]
前記第１および第２の半導体デバイスは、金属酸化物半導体トランジスタを備える、Ｃ１７に記載の方法。
[Ｃ１９]
前記第１および第２の半導体デバイスの前記動作範囲の最大電圧がおおよそ１．８Ｖである、Ｃ１７に記載の方法。
[Ｃ２０]
前記出力ノードにおける前記入力信号に基づいて電圧制限信号を受信することと、
前記電圧制限信号についてシングルエンド電圧レベルの検出を行うことと、および
前記シングルエンド電圧レベルの検出に基づいて検出された出力を生成すること、
をさらに備える、Ｃ１７に記載の方法。
[Ｃ２１]
前記検出された出力を前記生成することは、前記検出された出力を生成する前にヒステリシスを実行することを備える、Ｃ２０に記載の方法。
[Ｃ２２]
リーケージ電流以外のスタティック電流の消費を最小限に抑えることをさらに備える、Ｃ１７に記載の方法。
[Ｃ２３]
少なくとも１つのプロセッサ、および、
前記少なくとも１つのプロセッサによって使われるべき情報を運ぶ入力電圧を受けとるように構成された入力ノードと、ここにおいて、前記入力電圧は入力電圧範囲内であり、および、前記入力電圧範囲は第１の範囲と第２の範囲を備える、
電圧制限出力ノードと、
前記入力ノードにおける入力電圧が前記入力電圧範囲の前記第１の範囲内にある場合、前記入力ノードと前記電圧制限出力ノードを結合するように構成された第１の半導体デバイスと、および、
前記入力ノードにおける前記入力電圧が前記入力電圧範囲の前記第２の範囲内にある場合、電源電圧レベルを備える電源電圧ソースに前記電圧制限出力ノードを結合するように構成された第２の半導体デバイスと、
を備える、前記少なくとも１つのプロセッサに結合された入力回路、
を備え、
ここにおいて、前記入力電圧範囲は前記第１または第２の半導体手段の動作範囲より大きく、および、ここにおいて、前記入力電圧範囲は前記電源電圧レベルより大きい、
無線通信のための装置。
[Ｃ２４]
前記入力電圧範囲は、前記第１の範囲と前記第２の範囲の間に第３の範囲を備え、および、ここにおいて、前記入力ノードにおける前記入力電圧が前記第３の範囲内にある場合、前記第１および第２の半導体デバイスのいずれも前記電圧制限出力ノードを制御しない、Ｃ２３に記載の装置。
[Ｃ２５]
前記第１および第２の半導体デバイスは、金属酸化物半導体トランジスタを備える、Ｃ２３に記載の装置。
[Ｃ２６]
前記第１および第２の半導体デバイスの前記動作範囲の最大電圧がおおよそ１．８Ｖである、Ｃ２３に記載の装置。
[Ｃ２７]
前記電圧制限出力ノードに結合されたシングルエンド電圧検出回路をさらに備える、Ｃ２３に記載の装置。
[Ｃ２８]
前記シングルエンド電圧検出回路がヒステリシス生成回路を備える、Ｃ２７に記載の装置。
[Ｃ２９]
前記ヒステリシス生成回路は、ダイオード接続トランジスタおよびスイッチングトランジスタを備える、Ｃ２８に記載の装置。
[Ｃ３０]
前記装置は、リーケージ電流以外のスタティック電流を消費しない、Ｃ２３に記載の装置。
【国際調査報告】
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