(57)【要約】  本発明は、酸化物薄膜トランジスターアレイ基板、その製造方法及び表示パネルを提供する。前記酸化物ＴＦＴアレイ基板は、ベース基板（１０）と、前記ベース基板（１０）上に設置された酸化物ＴＦＴ、ゲート線（１１）、データ線（１７）及び画素電極（１８）とを備える。酸化物ＴＦＴのドレイン電極（１６）と前記画素電極（１８）とが接続される。酸化物ＴＦＴのソース電極（１５）と前記データ線（１７）との間に接続手段（２１）が設置され、酸化物ＴＦＴのソース電極（１５）と前記データ線（１７）とが前記接続手段（２１）を介して互いに接続され、前記接続手段（２１）の抵抗率が前記ソース電極（１５）の抵抗率より大きい。
2016508621.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、前記ベース基板上に設置された酸化物ＴＦＴ、ゲート線、データ線及び画素電極と、を備え、前記酸化物ＴＦＴのドレイン電極と前記画素電極とが接続された酸化物薄膜トランジスター（ＴＦＴ）アレイ基板において、
前記酸化物ＴＦＴのソース電極と前記データ線との間に接続手段が設置され、前記酸化物ＴＦＴのソース電極と前記データ線とが前記接続手段を介して互いに接続され、前記接続手段の抵抗率が前記ソース電極の抵抗率より大きいことを特徴とする酸化物薄膜トランジスター（ＴＦＴ）アレイ基板。
【請求項２】
前記接続手段と前記画素電極とが同一の透明導電材料によって形成されることを特徴とする請求項１に記載された酸化物薄膜トランジスター（ＴＦＴ）アレイ基板。
【請求項３】
前記酸化物ＴＦＴが、
前記ゲート線上に設置されたゲート絶縁層と、
前記ゲート絶縁層上に設置され、かつゲート線の上方に位置する酸化物活性層と、
前記酸化物活性層上に設置されたエッチングストップ層と、
前記エッチングストップ層に設置され、それぞれが前記酸化物活性層に接触された前記ソース電極及び前記ドレイン電極と、を備え、
前記ゲート線の前記酸化物活性層の下に位置する少なくとも一部が前記酸化物ＴＦＴのゲート電極として用いられることを特徴とする請求項１または２に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板。
【請求項４】
前記画素電極が形成されたベース基板上に設置されたパッシベーション層と、
前記パッシベーション層上に設置され、画素領域に位置する共通電極と、
をさらに備えることを特徴とする請求項１から３のいずれか一項に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板。
【請求項５】
前記酸化物活性層がインジウムガリウム亜鉛の酸化物であることを特徴とする請求項３に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板。
【請求項６】
前記エッチングストップ層が前記酸化物活性層の上方に前記酸化物活性層を露出する貫通孔を備え、前記ソース電極と前記ドレイン電極とが前記貫通孔を介して前記酸化物活性層に接触することを特徴とする請求項３に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板。
【請求項７】
前記酸化物ＴＦＴが
前記ゲート線上に設置されたゲート絶縁層と、
前記ゲート絶縁層上に設置され、かつ前記ゲート線の上方に位置する酸化物活性層と、
前記酸化物活性層上に設置されたエッチングストップ層と、
前記エッチングストップ層に設置され、それぞれが前記酸化物活性層に接触した前記ソース電極及び前記ドレイン電極と、を備え、
前記ゲート線の前記酸化物活性層の下に位置する少なくとも一部が前記酸化物ＴＦＴのゲート電極として用いられ、
前記酸化物薄膜トランジスター（ＴＦＴ）アレイ基板が
前記画素電極が形成されたベース基板上に設置されたパッシベーション層と、
前記パッシベーション層上に設置され、画素領域に位置する共通電極と、
をさらに備え、
前記パッシベーション層が前記ソース電極と前記データ線とのそれぞれの上方に貫通孔を備え、前記接続手段が前記貫通孔の上方に設置され、かつ前記貫通孔を介して前記ソース電極と前記データ線とのそれぞれに接続されることを特徴とする請求項１に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板。
【請求項８】
請求項１から７のいずれか一項に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板を備える表示パネル。
【請求項９】
データ線とソース電極とが互いに分離するように前記データ線と酸化物ＴＦＴの前記ソース電極とを形成し、前記ソース電極と前記データ線との間に接続手段を設置するステップを備え、
前記ソース電極と前記データ線とが前記接続手段を介して互いに接続され、かつ前記接続手段の抵抗率が前記ソース電極の抵抗率より大きいことを特徴とする酸化物薄膜トランジスター（ＴＦＴ）アレイ基板の製造方法。
【請求項１０】
前記接続手段と画素電極とが同一の透明導電材料を採用することを特徴とする請求項９に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板の製造方法。
【請求項１１】
１回目のパターニング工程を介して、ベース基板上にゲート線を含むパターンを形成するステップと、
２回目のパターニング工程を介して、１回目のパターニング工程を経た前記ベース基板上にゲート絶縁層及び酸化物活性層を含むパターンを形成し、前記酸化物活性層のパターンが前記ゲート線の上方に位置するステップと、
３回目のパターニング工程を介して、２回目のパターニング工程を経た前記ベース基板上にエッチングストップ層を含むパターンを形成するステップと、
４回目のパターニング工程を介して、３回目のパターニング工程を経た前記ベース基板上にデータ線と、ソース電極と、ドレイン電極とを含むパターンを形成し、前記データ線と前記ソース電極とが互いに分離するように形成されるステップと、
５回目のパターニング工程を介して、４回目のパターニング工程を経た前記ベース基板上に画素電極と、前記ソース電極とデータ線とが互いに分離された箇所にある接続手段と、を含むパターンを形成するステップと、
を備えることを特徴とする請求項９または１０に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板の製造方法。
【請求項１２】
前記５回目のパターニング工程の後、
６回目のパターニング工程を介して、５回目のパターニング工程を経た前記ベース基板上にパッシベーション層を含むパターンを形成するステップと、
７回目のパターニング工程を介して、６回目のパターニング工程を経た前記ベース基板上に共通電極を含むパターンを形成するステップと、
をさらに備えることを特徴とする請求項１１に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板の製造方法。
【請求項１３】
前記酸化物活性層がインジウムガリウム亜鉛の酸化物酸化物であることを特徴とする請求項１１に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板の製造方法。
【請求項１４】
１回目のパターニング工程を介して、ベース基板上にゲート線を含むパターンを形成するステップと、
２回目のパターニング工程を介して、１回目のパターニング工程を経た前記ベース基板上にゲート絶縁層及び酸化物活性層を含むパターンを形成し、前記酸化物活性層のパターンがゲート線の上方に位置するステップと、
３回目のパターニング工程を介して、２回目のパターニング工程を経た前記ベース基板上にエッチングストップ層を含むパターンを形成するステップと、
４回目のパターニング工程を介して、３回目のパターニング工程を経た前記ベース基板上に前記データ線と、ソース電極と、ドレイン電極とを含むパターンを形成し、前記データ線と前記ソース電極とが互いに分離するように形成されるステップと、
５回目のパターニング工程を介して、４回目のパターニング工程を経た前記ベース基板上に画素電極を含むパターンを形成するステップと、
６回目のパターニング工程を介して、５回目のパターニング工程を経た前記ベース基板上にパッシベーション層を含むパターンを形成し、前記パッシベーション層における前記ソース電極と前記データ線との上方に貫通孔を形成するステップと、
７回目のパターニング工程を介して、６回目のパターニング工程を経た前記ベース基板上に共通電極と前記接続手段とを含むパターンを形成し、前記接続手段が前記貫通孔を介して前記ソース電極と前記データ線とのそれぞれに接続されることを特徴とする請求項９に記載の酸化物薄膜トランジスター（ＴＦＴ）アレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物薄膜トランジスターアレイ基板、その製造方法及び表示パネルに関する。
【背景技術】
【０００２】
酸化物活性層は、例えばインジウムガリウム亜鉛の酸化物であるＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）を活性層とし、そのキャリア移動度がアモルファスシリコンの２０倍から３０倍である。このような酸化物活性層は、ＴＦＴの画素電極に対する充放電速度を大きく向上することができ、画素の反応速度を向上し、より速いリフレッシュ速度が実現でき、次世代のＴＦＴ−ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、薄膜電界効果型トランジスター液晶表示）技術におけるチャネル層の材料に用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一般的に、酸化物ＴＦＴ装置は、ソース／ドレイン電極が、酸化物活性層に直接接触する。酸化物活性層の両側において、酸化物活性層とソース／ドレイン電極との間にＰＮ接合が存在しないため、酸化物活性層の正孔がソース電極及びドレイン電極に流れ、またはソース電極及びドレイン電極の電子が酸化物活性層に流れる。これによって、酸化物活性層とソース／ドレイン電極との間のリーク電流が増え、表示パネル画面のフリッカ、クロストーク、残像等の現象が生じてしまう。
【課題を解決するための手段】
【０００４】
本発明の一実施例は、ベース基板と、前記ベース基板上に設置された酸化物ＴＦＴ、ゲート線、データ線及び画素電極とを備え、前記酸化物ＴＦＴのドレイン電極と前記画素電極とが接続され、前記酸化物ＴＦＴのソース電極と前記データ線との間に接続手段が設置され、前記酸化物ＴＦＴのソース電極と前記データ線とが前記接続手段を介して互いに接続され、前記接続手段の抵抗率が前記ソース電極の抵抗率より大きいことを特徴とする酸化物薄膜トランジスター（ＴＦＴ）アレイ基板を提供する。
【０００５】
好ましくは、前記接続手段と前記画素電極とが同一の透明導電材料によって形成される。
【０００６】
好ましくは、前記酸化物ＴＦＴが、前記ゲート線上に設置されたゲート絶縁層と、前記ゲート絶縁層上に設置され、かつゲート線の上方に位置する酸化物活性層と、前記酸化物活性層に設置されたエッチングストップ層と、前記エッチングストップ層上に設置された前記ソース電極及び前記ドレイン電極と備え、前記ソース電極とドレイン電極とのそれぞれが前記酸化物活性層に接触され、前記ゲート線の前記酸化物活性層の下に位置する少なくとも一部が前記酸化物ＴＦＴのゲート電極として用いられる。
【０００７】
好ましくは、前記酸化物ＴＦＴアレイ基板が、前記画素電極が形成されたベース基板に設置されたパッシベーション層と、前記パッシベーション層上に設置され、画素領域に位置する共通電極とをさらに備える。
【０００８】
好ましくは、前記酸化物活性層がインジウムガリウム亜鉛の酸化物である。
【０００９】
好ましくは、前記エッチングストップ層が前記活性層の上方に前記酸化物活性層を露出する貫通孔を備え、前記ソース電極と前記ドレイン電極とが前記貫通孔を介して前記酸化物活性層に接触する。
【００１０】
本発明の他の実施例は、本発明のいずれか一つの実施例に記載された酸化物薄膜トランジスター（ＴＦＴ）アレイ基板を備える表示パネルを提供する。
【００１１】
さらに、本発明の実施例は、酸化物薄膜トランジスター（ＴＦＴ）アレイ基板の製造方法を提供する。この製造方法は、データ線とソース電極とが互いに分離するように前記データ線及び酸化物ＴＦＴの前記ソース電極を形成し、前記ソース電極と前記データ線との間に接続手段を設置し、前記ソース電極とデータ線とが前記接続手段を介して互いに接続され、かつ前記接続手段の抵抗率が前記ソース電極の抵抗率より大きいことを特徴とする。
【００１２】
好ましくは、前記接続手段と前記画素電極とが同一の透明導電材料を採用する。
【００１３】
好ましくは、前記方法は、１回目のパターニング工程を介して、ベース基板上にゲート線を含むパターンを形成するステップと、２回目のパターニング工程を介して、１回目のパターニング工程を経た前記ベース基板上にゲート絶縁層及び酸化物活性層を含むパターンを形成し、前記酸化物活性層のパターンがゲート線の上方に位置するステップと、３回目のパターニング工程を介して、２回目のパターニング工程を経た前記ベース基板上にエッチングストップ層を含むパターンを形成するステップと、４回目のパターニング工程を介して、３回目のパターニング工程を経た前記ベース基板上にデータ線と、ソース電極と、ドレイン電極とを含むパターンを形成し、前記データ線と前記ソース電極とが互いに分離するように形成されるステップと、５回目のパターニング工程を介して、４回目のパターニング工程を経た前記ベース基板上に画素電極と、前記ソース電極とデータ線とが互いに分離された箇所にある接続手段とを含むパターンを形成するステップとを備える。
【００１４】
好ましくは、５回目のパターニング工程の後、前記方法は、６回目のパターニング工程を介して、５回目のパターニング工程を経た前記ベース基板上にパッシベーション層を含むパターンを形成するステップと、７回目のパターニング工程を介して、６回目のパターニング工程を経た前記ベース基板上に公共電極を含むパターンを形成するステップと、をさら備える。
【００１５】
好ましくは、前記酸化物活性層がインジウムガリウム亜鉛の酸化物である。
【００１６】
本発明の実施例は、酸化物薄膜トランジスター（ＴＦＴ）アレイ基板及びその製造方法、並びに表示パネルを提供する。ソース電極１５とデータ線１７との間に接続手段２１が設置され、接続手段２１の抵抗率がソース電極１５より大きいので、ソース電極１５とデータ線１７との間の抵抗が増加され、これによって、酸化物ＴＦＴのリーク電流が低減され、表示パネル画面のフリッカ、クロストーク、残像等の現象が改善され、表示性能が向上される。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例による酸化物ＴＦＴアレイ基板の構成を示す平面模式図である。
【図２】本発明の実施例による酸化物ＴＦＴアレイ基板のゲート線に沿うＡ−Ａ方向の断面模式図である。
【図３】本発明の実施例による酸化物ＴＦＴアレイ基板の製造方法の１回目のパターニング工程後の構成を示す模式図である。
【図４】本発明の実施例による酸化物ＴＦＴアレイ基板の製造方法の２回目のパターニング工程後の構成を示す模式図である。
【図５】本発明の実施例による酸化物ＴＦＴアレイ基板の製造方法の３回目のパターニング工程後の構成を示す模式図である。
【図６】本発明の実施例による酸化物ＴＦＴアレイ基板の製造方法の４回目のパターニング工程後の構成を示す模式図である。
【図７】本発明の実施例による酸化物ＴＦＴアレイ基板の製造方法の５回目のパターニング工程後の構成を示す模式図である。
【図８】本発明の実施例による酸化物ＴＦＴアレイ基板の製造方法の６回目のパターニング工程後の構成を示す模式図である。
【図９】本発明の他の実施例による酸化物ＴＦＴアレイ基板の構成を示す模式図である。
【発明を実施するための形態】
【００１８】
本発明の技術的手法をより明確に説明するため、下記は、図面を用いながら本発明を詳しく説明する。なお、以下の図面は、本発明の単なる実施例であり、本発明を限定するのもではない。
【００１９】
本発明の実施例の目的、技術手段及び効果をより明瞭にするために、以下、本発明の実施例を表す図面を参照しながら、本発明の実施例を明瞭且つ完全に説明する。なお、ここで記載された実施例は、本発明の一部の実施例だけであり、本発明の全ての実施例ではない。本発明の実施例に基づき、当業者が創造的な労働をしない前提で得られる他の実施例は全て本発明の技術範囲に含まれる。
なお、本発明の実施例における「上」「下」は図面を参考しながら本発明の実施例に対する説明に用いられ、本発明に対する限定するものではない。
【００２０】
（実施例１）
本発明の実施例は、酸化物ＴＦＴアレイ基板を提供する。図１及び図２に示すように、このアレイ基板は、ベース基板１０と、ベース基板１０上に設置された酸化物薄膜トランジスター（ＴＦＴ）、ゲート線１１、データ線１７、及び画素電極１８とを、備える。酸化物ＴＦＴは、ゲート線１１上に位置するゲート絶縁層１２と、ゲート絶縁層１２上に位置する酸化物活性層１３と、酸化物活性層１３上に位置するソース電極１５及びドレイン電極１６とを、備える。ソース電極１５とドレイン電極１６との間に間隔が形成され、酸化物活性層１３のこの間隔の下方の部分がチャネル領域を形成する。ゲート線１１のチャネル領域の下方の少なくとも一部が、酸化物ＴＦＴのゲート電極として用いられる。
【００２１】
図１に示すように、ゲート線１１は、酸化物活性層１３と、ソース電極１５と、ドレイン電極１６との下方に位置するので、ゲート線１１がソース電極１５とドレイン電極１６との間であってチャネルにおける酸化物活性層を遮断し、光が照射する時の電子正孔対が生じる確率を有効的に低減し、光の照射によるリーク電を大幅に低減する。
【００２２】
図１に示すように、ゲート線１１とデータ線１７とが互いに交差することで画素領域を画定する。画素電極１８は、画素領域内に形成され、酸化物ＴＦＴのドレイン電極１６まで延びるとともにドレイン電極１６と電気的に接続される。
【００２３】
ソース電極１５とデータ線１７との間に接続手段２１が設置されている。接続手段２１は、ソース電極１５及びデータ線１７にそれぞれ接続され、ソース電極１５とデータ線１７とは、この接続手段２１により互いに電気的に接続される。接続手段２１の抵抗率は、ソース電極１５の抵抗率より大きい。例えば、ソース電極１５は、金属により構成され、接続手段２１は透明導電材料により構成される。つまり、本実施例において、ソース電極１５とデータ線１７とは、直接に接続されなく、接続手段２１により電気的に接続される。
【００２４】
ソース電極１５とデータ線１７との間に接続手段２１が設置され、接続手段２１の抵抗率がソース電極１５の抵抗率より大きいので、ソース電極１５とデータ線１７との間の抵抗を有効に増やすことができ、さらにソース電極１５とデータ線１７との間のリーク電流を減少することができ、ＴＦＴの表示品質及び安定性を向上することができる。
【００２５】
本実施例において、酸化物ＴＦＴと、ゲート線と、データ線と、画素電極との配置方式に対して具体的に限定しないが、実際の必要に応じて、いろいろ適当な配置方式を採用してもよい。上記の部材の他に、本実施例に係るアレイ基板は、他の部材さらに備えてもよい。
【００２６】
例えば、以下図１及び図２を参考しながら、ＡＤＳ（Ａｄｖａｎｃｅｄ  Ｄｉｍｅｎｓｉｏｎ  Ｓｗｉｔｃｈ）型の酸化物ＴＦＴアレイ基板の一つのサブ画素を例として、このＴＦＴアレイ基板の構成を説明する。
【００２７】
ゲート線１１はベース基板１０上に設置され、ゲート絶縁層１２はゲート線１１上に設置され、かつ酸化物活性層１３はゲート絶縁層１２上におけるゲート線１１の上方に位置する。
【００２８】
また、酸化物ＴＦＴアレイ基板は、酸化物活性層１３上に位置するソース電極１５及びドレイン電極１６をさらに備えてもよい。ゲート線１１と、ゲート絶縁層１２と、酸化物活性層１３と、ソース電極１５と、ドレイン電極１６とによって、酸化物ＴＦＴを構成する。ゲート線１１の酸化物活性層１３の下方に位置する少なくとも一部が酸化物ＴＦＴのゲート電極として用いられる。一つの実施例においては、酸化物ＴＦＴは、酸化物活性層１３上に設置されたエッチングストップ層１４を更に備えてもよい。このエッチングストップ層１４は、酸化物ＴＦＴアレイ基板を製造する過程において、ソース電極１５及びドレイン電極１６を形成する時、ソース電極１５とドレイン電極１６と間に形成されたチャネル内における酸化物活性層１３がエッチングされることを防止する。エッチングストップ層１４は、少なくてもソース電極１５とドレイン電極１６との間のチャネル領域を覆う。図４に示すように、ゲート線１１の、ソース電極１５及びドレイン電極１６と、酸化物活性層１３とが接触する領域以外の他の領域は、エッチングストップ層１４によって覆われている。ソース電極１５とドレイン電極１６とはそれぞれ、エッチングストップ層１４に形成された酸化物活性層１３の上方に位置する貫通孔を介して酸化物活性層１３に接触する。実際の製造において、エッチングストップ層１４のパターンは、実際の製造工程及び要求によって決められ、具体的に限定しない。例えば、ソース電極１５とドレイン電極１６とはそれぞれ、酸化物活性層１３と接触し、ソース電極１５とドレイン電極１６との間に形成された間隔は、エッチングストップ層１４上に位置する。
【００２９】
酸化物ＴＦＴアレイ基板は、ソース電極１５及びドレイン電極１６と同一層に位置するデータ線１７と、ソース電極１５とデータ線１７との間に設置された接続手段２１と、を更に備えてもよい。接続手段２１は、ソース電極１５及びデータ線１７の夫々に接続され、ソース電極１５とデータ線１７とが接続手段２１により接続される。
【００３０】
酸化物ＴＦＴアレイ基板は、画素領域に設置された画素電極１８を更に備えてもよい。具体的に、ゲート線１１とデータ線１７とが互いに交差することで画素領域を画定する。画素電極１８は画素領域内に位置する。画素電極１８はドレイン電極１６まで延びてドレイン電極１６に接続される。
【００３１】
また、酸化物ＴＦＴアレイ基板は、画素電極１８が形成されたベース基板１０の上方に設置されたパッシベーション層１９と、パッシベーション層１９上に設置され画素領域に位置する共通電極２０と、を更に備えてもよい。
【００３２】
図１及び図２における酸化物ＴＦＴはゲート線１１上に設置される。ゲート線１１の金属は不透明の金属であるので、酸化物ＴＦＴのチャネルを同時に遮断することができ、光が照射する時の酸化物ＴＦＴアレイ基板のリーク電流をさらに減少することができる。
【００３３】
なお、上記の図１及び図２は、ＡＤＳ型酸化物ＴＦＴアレイ基板のボトムゲート構造を例として説明したが、本発明がボトムゲート構造のＴＦＴアレイ基板のみに適用されると限定するものではない。本発明は、トップゲート構造等のソース電極１５及びドレイン電極１６と、酸化物活性層１３とが直接に接触するＴＦＴアレイ基板にも適用され、ここで、本発明は具体的な限定をしない。
【００３４】
なお、上記の図１及び図２はＡＤＳ型酸化物ＴＦＴアレイ基板のみを例として説明したが、本発明がＡＤＳ型酸化物ＴＦＴアレイ基板のみに適用されると限定するものではない。本発明は、同様にツイストネマティック（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ、ＴＮと略称する）型等のソース電極１５及びドレイン電極１６と、酸化物活性層１３とが直接に接触する酸化物ＴＦＴアレイ基板にも適用され、ここで、本発明は具体的な限定をしない。
【００３５】
さらに、酸化物ＴＦＴアレイ基板を製造する際、パターニング工程の回数を減少するため、この接続手段２１は、具体的に、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｏｘｉｄｅ、酸化インジウムスズ）のような、画素電極１８と同一の透明導電材料を採用してもよい。これによって、画素電極１８を形成するパターニング工程において、同時に接続手段２１を形成することができる。
【００３６】
例えば、この酸化物活性層１３はインジウムガリウム亜鉛の酸化物（ＩＧＺＯ）である。
【００３７】
本発明の実施例による酸化物ＴＦＴアレイ基板は、ソース電極１５とデータ線１７との間に接続手段２１が設置され、この接続手段２１の抵抗率がソース電極１５の抵抗率より大きいので、ソース電極１５とデータ線１７との間に生じたリーク電流を減少することができ、表示パネル画面のフリッカ、クロストーク、残像等の現象が改善され、表示性能が向上される。
【００３８】
上記の実施例による酸化物ＴＦＴアレイ基板に基づいて、本発明の実施例は酸化物ＴＦＴアレイ基板の製造方法を更に提供する。この方法は、パターニング工程を介してソース電極１５とデータ線１７との間に接続手段２１を設置し、ソース電極１５とデータ線１７とを接続手段２１により接続することを備え、接続手段２１の抵抗率をソース電極１５の抵抗率より大きく。
【００３９】
以下は、ＡＤＳ型酸化物ＴＦＴアレイ基板の製造方法を例として、本発明の実施例をさらに詳しく説明する。なお、本発明の実施例によるパターニング工程は、露光、現像、エッチング、アッシングなどの主要な工程を備える。この方法は、下記のステップを備える。
【００４０】
ステップ５０１では、１回目のパターニング工程を介して、ベース基板１０上にゲート線１１を含むパターンを形成する。
【００４１】
例えば、１回目のパターニング工程において、まず、ベース基板１０上にゲート金属層薄膜を塗布し、ゲート金属膜薄膜が塗布されたベース基板１０上にフォトレジストを形成する。
【００４２】
マスクによってフォトレジストを露光・現像して、フォトレジスト完全保留領域及びフォトレジスト完全除去領域を形成する。ここで、フォトレジスト完全保留領域がゲート線１１の領域に対応し、フォトレジスト完全除去領域が画素ユニットにおけるフォトレジスト完全保留領域以外の領域に対応する。
【００４３】
エッチング工程によってフォトレジスト完全除去領域上のゲート金属層薄膜を除去し、アッシング工程によってフォトレジスト完全保留領域のフォトレジストを剥離することで、図３に示すように、ゲート線１１のパターンが露出し、ゲート線１１を形成する。
【００４４】
ステップ５０２では、２回目のパターニング工程を介して、１回目のパターニング工程を経たベース基板１０上に、ゲート絶縁層１２及び酸化物活性層１３を含むパターンを形成する。
【００４５】
酸化物活性層１３のパターンはゲート線１１の上方に位置し、ゲート線金属が不透明金属であるので、酸化物ＴＦＴのチャネルを同時に遮断することができ、ＴＦＴアレイ基板の光照射によるリーク電流をさらに減少することができる。
【００４６】
例えば、２回目のパターニング工程において、まず、１回目のパターニング工程を経たベース基板１０上に、ゲート絶縁層薄膜及び酸化物活性層薄膜を塗布し、ゲート絶縁層薄膜及び酸化物活性層薄膜が塗布されたベース基板１０上にフォトレジストを形成する。
【００４７】
利用マスクによってフォトレジストを露光・現像して、フォトレジスト完全保留領域及びフォトレジスト完全除去領域を形成する。ここで、フォトレジスト完全保留領域が酸化物活性層１３の領域に対応し、フォトレジスト完全除去領域が画素ユニットにおけるフォトレジスト完全保留領域以外の領域に対応する。
【００４８】
エッチング工程によってフォトレジスト完全除去領域上の酸化物活性層薄膜を除去し、アッシング工程によってフォトレジスト完全保留領域のフォトレジストを剥離することで、図４に示すように、酸化物活性層１３のパターンが露出し、ゲート絶縁層１２及び酸化物活性層１３が形成される。
【００４９】
ステップ５０３では、３回目のパターニング工程を介して、２回目のパターニング工程を経たベース基板１０上にエッチングストップ層１４を含むパターンを形成する。
【００５０】
３回目のパターニング工程において、まず、２回目のパターニング工程を経たベース基板１０上にエッチングストップ層薄膜を塗布し、エッチングストップ層薄膜が塗布されたベース基板１０上にフォトレジストを形成する。
【００５１】
マスクによってフォトレジストを露光・現像して、フォトレジスト完全保留領域及びフォトレジスト完全除去領域が形成される。ここで、フォトレジスト完全保留領域がエッチングストップ層１４の領域に対応し、フォトレジスト完全除去領域が画素ユニットにおけるフォトレジスト完全保留領域以外の領域に対応する。
【００５２】
エッチング工程によってフォトレジスト完全除去領域上のエッチングストップ層薄膜を除去し、アッシング工程によってフォトレジスト完全保留領域のフォトレジストを剥離することで、図５に示すように、エッチングストップ層１４のパターンが露出し、エッチングストップ層１４が形成される。
【００５３】
ステップ５０４では、４回目のパターニング工程を介して、３回目のパターニング工程を経たベース基板１０上にデータ線１７と、ソース電極１５と、ドレイン電極１６とを含むとともに、ソース電極１５とデータ線１７とを分離するパターン２２を形成する。
【００５４】
４回目のパターニング工程において、まず、３回目のパターニング工程を経たベース基板１０上にソース／ドレイン金属層薄膜を塗布し、ソース／ドレイン金属層薄膜が塗布されたベース基板１０上にフォトレジストを形成する。
【００５５】
マスクによりフォトレジストを露光・現像して、フォトレジスト完全保留領域及びフォトレジスト完全除去領域を形成する。ここで、フォトレジスト完全保留領域がソース電極１５と、ドレイン電極１６と、データ線１７との領域に対応する。フォトレジスト完全除去領域は、画素ユニットにおけるフォトレジスト完全保留領域以外の領域に対応し、ソース電極１５及びデータ線１７を分離するパターン２２の領域を含む。
【００５６】
エッチング工程によってフォトレジスト完全除去領域上のソース／ドレイン金属層薄膜を除去し、アッシング工程によってフォトレジスト完全保留領域のフォトレジストを剥離することで、図６に示すように、ソース電極１５と、ドレイン電極１６と、データ線１７とを含むとともに、ソース電極１５とデータ線１７とを分離するパターン２２のパターンを形成する。
【００５７】
ステップ５０５では、５回目のパターニング工程を介して、４回目のパターニング工程を経たベース基板１０上に、画素電極１８と、ソース電極１５とデータ線とを分離するパターン２２上に位置する接続手段２１と、を備えたパターンを形成する。
【００５８】
この接続手段２１と画素電極１８として同一の透明導電材料を採用する。
【００５９】
５回目のパターニング工程において、まず、４回目のパターニング工程を経たベース基板１０上に透明導電層薄膜を塗布し、透明導電薄膜が塗布されたベース基板１０上にフォトレジストを形成する。
【００６０】
マスクによってフォトレジストを露光・現像して、フォトレジスト完全保留領域及びフォトレジスト完全除去領域を形成する。ここで、フォトレジスト完全保留領域が画素電極１８の領域及び接続手段２１の領域に対応し、フォトレジスト完全除去領域が画素ユニットにおけるフォトレジスト完全保留領域以外の領域に対応する。
【００６１】
エッチング工程によってフォトレジスト完全除去領域上の透明導電層薄膜を除去し、アッシング工程によってフォトレジスト完全保留領域のフォトレジストを剥離することで、図７に示すように、画素電極１８及び接続手段２１を露出する。
【００６２】
ステップ５０６では、６回目のパターニング工程を介して、５回目のパターニング工程を経たベース基板１０上にパッシベーション層１９を含むパターンを形成する。
【００６３】
６回目のパターニング工程において、まず、５回目のパターニング工程を経たベース基板１０上にパッシベーション層薄膜を塗布し、パッシベーション層薄膜が塗布されたベース基板１０上にフォトレジストを形成する。
【００６４】
マスクによってフォトレジストを露光・現像して、フォトレジスト完全保留領域及びフォトレジスト完全除去領域が形成される。ここで、フォトレジスト完全保留領域がパッシベーション層１９の領域に対応し、フォトレジスト完全除去領域が画素ユニットにおけるフォトレジスト完全保留領域以外の領域に対応し、具体的に、フォトレジスト完全除去領域がゲート線の引き出しビアーホール及びデータ線の引き出しビアーホールを含む。
【００６５】
エッチング工程によってフォトレジスト完全除去領域上のパッシベーション層薄膜を除去し、ここで、ゲート線の引き出しビアーホールは、ゲート絶縁層薄膜を更にエッチングする必要がある。そして、アッシング工程によってフォトレジスト完全保留領域のフォトレジストを剥離することで、図８に示すように、パッシベーション層１９と、ゲート線の引き出しビアーホール及びデータ線の引き出しビアーホールを形成する。ここで、ゲート線の引き出しビアーホール及びデータ線の引き出しビアーホールが図面に示されていない。
【００６６】
ステップ５０７では、７回目のパターニング工程を介して、６回目のパターニング工程を経たベース基板上に共通電極２０を含むパターンを形成する。
【００６７】
７回目のパターニング工程において、６回目のパターニング工程を経たベース基板１０上に透明導電層薄膜を塗布し、透明導電層薄膜が塗布されたベース基板１０上にフォトレジストを形成する。
【００６８】
マスクによってフォトレジストを露光・現像して、フォトレジスト完全保留領域及びフォトレジスト完全除去領域が形成される。ここで、フォトレジスト完全保留領域が共通電極２０の領域に対応し、フォトレジスト完全除去領域が画素ユニットにおけるフォトレジスト完全保留領域以外の領域に対応する。
【００６９】
エッチング工程によってフォトレジスト完全除去領域上の透明導電層薄膜を除去し、アッシング工程によってフォトレジスト完全保留領域のフォトレジストを剥離することで、図２に示すように、共通電極２０を形成する。
【００７０】
なお、本発明の実施例に記載した酸化物ＴＦＴアレイ基板の製造方法において、パターニング工程の回数を減少するため、接続手段２１として画素電極１８と同一の透明導電材料を採用するので、接続手段２１及び画素電極１８が一回のパターニング工程を介して形成されることができる。しかし、本発明は、接続手段２１が画素電極１８と同一の透明導電材料のみによって形成されることに限定されるものではなく、この接続手段２１が、材料の抵抗率がソース電極１５の抵抗率より大きければ、他の材料を採用してもよい。このような場合、接続手段２１及び画素電極１８が、二回のパターニング工程によってそれぞれ形成される。
【００７１】
さらに、本発明の実施例に記載した酸化物ＴＦＴアレイ基板の製造方法は、七回のパターニング工程を例として説明したが、本発明は、七回のパターニング工程のみで実現されることに限定されるものではなく、他のパターニング工程の回数により、ソース電極１５とデータ線１７との間に接続手段２１を形成する製造方法も、本発明の保護範囲に含まれる。
【００７２】
本発明の実施例による酸化物ＴＦＴアレイ基板の製造方法は、ソース電極１５とデータ線１７との間に接続手段２１が形成され、接続手段２１の抵抗率がソース電極１５より大きいので、ソース電極１５とデータ線１７との間に生じたリーク電流が減少され、表示パネル画面のフリッカ、クロストーク、残像等の現象が改善され、表示性能が向上される。
【００７３】
本発明の実施例は、上記の実施例による酸化物ＴＦＴアレイ基板を備える表示パネルをさらに提供する。
【００７４】
具体的に、この表示パネルは、液晶表示パネルであってもよく、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ、有機発光ダイオード）表示パネル等であってもよい。
【００７５】
以上、本発明の実施例を説明したが、本発明の技術的手法は、上記の具体的な構成及び方法に限定されない。例えば、上記の具体的な実施例において、接続手段２１が画素電極１８と同一層に設置されている。しかし、接続手段２１の設置位置が以上に限定されるものではなく、図９に示すように、接続手段２１がパッシベーション層１９上に形成されてもよく、かつパッシベーション層１９におけるソース電極１５及びデータ線１７の上方に位置する貫通孔を介してそれぞれソース電極１５とデータ線１７とに接続される。図９に示すアレイ基板を製造する際に、接続手段２１を形成する前のステップ（上記の１回目のパターニングから４回目のパターニングまで）が、図８に示すようなアレイ基板を製造するステップと同じであってもよい。しかし、画素電極１８を形成する過程（即ち、上記第５回目のパターニング工程）において接続手段２１を形成しない。パッシベーション層１９を形成した後、パッシベーション層１９であって、ソース電極１５とドレイン電極１７とのそれぞれの上方に貫通孔（６回目のパターニング工程で形成されてもよい）を形成し、接続手段２１がこれらの貫通孔の上方に形成され、これらの貫通孔を介して、ソース電極１５とデータ線１７とのそれぞれに接続される（上記七回目のパターニング工程において、共通電極と同期に形成されてもよい）。
【００７６】
以上は、本発明の例示的な実施例に過ぎない。本発明の保護範囲は上記に限定されるものではなく、特許請求の範囲によって決まるものである。
【符号の説明】
【００７７】
１０  ベース基板
１１  ゲート線
１２  ゲート絶縁膜
１３  酸化物活性層
１４  エッチングストッパそう
１５  ソース電極
１６  ドレイン電極
１７  データ線
１８  画素電極
１９  パッシベーション層
２０  共通電極
【図１】
2016508621.tif 000003
【図２】
2016508621.tif 000004
【図３】
2016508621.tif 000005
【図４】
2016508621.tif 000006
【図５】
2016508621.tif 000007
【図６】
2016508621.tif 000008
【図７】
2016508621.tif 000009
【図８】
2016508621.tif 000010
【図９】
2016508621.tif 000011
【国際調査報告】
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