(57)【要約】  直接転送マーチングメモリは、それぞれにセル電子を蓄積した電子蓄積領域を有する複数のビットレベル・セルの１次元配列によって、バイトサイズ又はワードサイズ単位の情報を格納する複数のメモリユニットを配列したアレイを備える。バイトサイズ又はワードサイズ単位の情報は、ビットレベル・セルの１次元配列の方向と直交する方向に沿って、ステップごとに、同期転送される。着目した特定メモリユニットに割り当てられた１つの電子蓄積領域（１９２ｊ−１）に蓄積されたセル電子が、特定メモリユニットに隣接する次列のメモリユニットに割り当てられた隣接電子蓄積領域（１９２ｊ）に直接転送され、組み合わせ論理ゲート回路の機能を用いることなく、セル電子の転送が制御信号により直接制御される。
2016524264.tif 000002
【特許請求の範囲】
【請求項１】
それぞれにセル電子を蓄積する電子蓄積領域を有した複数のビットレベル・セルの１次元配列によって、バイトサイズ又はワードサイズ単位の情報を格納する複数のメモリユニットを配列したアレイを備え、
前記バイトサイズ又はワードサイズ単位の情報が、前記ビットレベル・セルの前記１次元配列の方向と直交する方向に沿って、ステップごとに、同期転送され、
着目した特定メモリユニットに割り当てられた１つの電子蓄積領域に蓄積された前記セル電子が、前記特定メモリユニットに隣接する次列のメモリユニットに割り当てられた隣接電子蓄積領域に直接転送され、
組み合わせ論理ゲート回路の機能を用いることなく、前記セル電子の前記転送が制御信号により直接制御されることを特徴とする直接転送マーチングメモリ。
【請求項２】
前記セル電子の転送が、前記１つの電子蓄積領域と前記隣接電子蓄積領域との間に配置された絶縁膜を通り抜ける前記セル電子の量子トンネル効果により実現されることを特徴とする請求項１に記載の直接転送マーチングメモリ。
【請求項３】
前記ビットレベル・セルのそれぞれが、
基板と、
前記基板上に積層された基板絶縁膜と、
前記基板絶縁膜上に積層され、前記電子蓄積領域として機能する浮遊ゲート電極と、
前記浮遊ゲート電極上に積層された電極間誘電膜と、
前記電極間誘電膜上に積層され、クロック信号の１つが印加される制御ゲート電極とを備え、
前記アレイに配列された前記特定メモリユニットの前記１つの浮遊ゲート電極に蓄積された前記セル電子が、前記特定メモリユニットに隣接する次列のメモリユニットに割り当てられた隣接浮遊ゲート電極に直接転送され、前記セル電子の転送は、前記１つの浮遊ゲート電極と前記隣接浮遊ゲート電極の間に配置された前記絶縁膜を通り抜ける前記セル電子の前記量子トンネル効果により実現され、前記量子トンネル効果は、前記制御ゲート電極に印加される前記制御信号により制御されることを特徴とする請求項２に記載の直接転送マーチングメモリ。
【請求項４】
前記量子トンネル効果は、３個が連続して隣接したメモリユニットのそれぞれに割り当てられた３個の隣接する制御ゲート電極にそれぞれ印加される三相制御信号により制御され、
前記セル電子は、前記３個の隣接メモリユニットのうちの１つの浮遊ゲート電極に蓄積され、
前記３個の隣接メモリユニットにそれぞれ割り当てられた３個一組の隣接浮遊ゲート電極のセットが、前記バイトサイズ又はワードサイズ単位の情報を前記三相制御信号に同期転送する方向に沿って、出力端子カラムに向けて進むことを特徴とする請求項３に記載の直接転送マーチングメモリ。
【請求項５】
前記３個の隣接浮遊ゲート電極のセットのうちの１つの浮遊ゲート電極が、前記三相制御信号の先行したタイミングで前記セル電子を排出したダミーセルとして割り当てられることを特徴とする請求項４に記載の直接転送マーチングメモリ。
【請求項６】
前記３個の隣接浮遊ゲート電極のセットにおいて、
第２の浮遊ゲート電極の次の空間的な場所に配列された第１の浮遊ゲート電極に前記ダミーセルが割り当てられ、
前記３個の隣接浮遊ゲート電極のセットにおける第３の浮遊ゲート電極に蓄積された前記セル電子が、前記第２の浮遊ゲート電極に転送されることを特徴とする請求項５に記載の直接転送マーチングメモリ。
【請求項７】
プロセッサと、
格納されていた情報を前記プロセッサに能動的且つ逐次的に出力する直接転送マーチング主記憶装置とを備え、
前記プロセッサは、前記格納されていた情報を用いて演算論理動作を実行し、
前記直接転送マーチング主記憶装置は、それぞれにセル電子を蓄積する電子蓄積領域を有したビットレベル・セルの１次元配列によって、バイトサイズ又はワードサイズ単位の情報を格納する複数のメモリユニットを配列したアレイを備え、
着目した特定メモリユニットに割り当てられた１つの電子蓄積領域に蓄積された前記セル電子が、前記特定メモリユニットに隣接する次列のメモリユニットに割り当てられた隣接電子蓄積領域に直接転送され、
組み合わせ論理ゲート回路の機能を用いることなく、前記セル電子の前記転送が制御信号により直接制御されることを特徴とする計算機システム。
【請求項８】
前記セル電子の前記転送が、前記１つの電子蓄積領域と前記隣接電子蓄積領域との間に配置された絶縁膜を通り抜ける前記セル電子の量子トンネル効果により実現されることを特徴とする請求項７に記載の計算機システム。
【請求項９】
前記ビットレベル・セルのそれぞれが、
基板と、
前記基板上に積層された基板絶縁膜と、
前記基板絶縁膜上に積層され、前記電子蓄積領域として機能する浮遊ゲート電極と、
前記浮遊ゲート電極上に積層された電極間誘電膜と、
前記電極間誘電膜上に積層され、クロック信号の１つが印加される制御ゲート電極とを備え、
前記アレイに配列された前記特定メモリユニットの前記１つの浮遊ゲート電極に蓄積された前記セル電子が、前記特定メモリユニットに隣接する次列のメモリユニットに割り当てられた隣接浮遊ゲート電極に直接転送され、前記セル電子の前記転送は、前記１つの浮遊ゲート電極と前記隣接浮遊ゲート電極の間に配置された前記絶縁膜を通り抜ける前記セル電子の前記量子トンネル効果により実現され、前記量子トンネル効果は、前記制御ゲート電極に印加される前記制御信号により制御されることを特徴とする請求項８に記載の計算機システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低いエネルギー消費で且つ高速で動作する計算機システムに好適な新たなマーチングメモリ（隊列行進メモリ：marching memory）の構造に関し、更に本発明は、新たなマーチングメモリを用いた計算機システムに関する。
【背景技術】
【０００２】
既に本発明の発明者らは、プロセッサと、「マーチング主記憶装置」と呼ばれる新規な主記憶装置とを備えるマーチングメモリ計算機の構成を提案した（特許文献１参照。）。特許文献１に記載の提案されたマーチングメモリ計算機のプロセッサは、クロック信号を生成するクロック発生器を有する制御ユニットと、クロック信号に同期して演算論理動作を実行する演算論理装置とを備える。そして、提案されたマーチング主記憶装置は、通常はロケーションと呼ばれるメモリユニットのアレイと、メモリユニットのアレイの入力端子と、メモリユニットのアレイの出力端子とを有する。メモリユニットのそれぞれは、バイトサイズ又はワードサイズ単位の情報単位を格納する。そして、提案されたマーチングメモリは、各メモリユニットに情報を格納し、且つ、格納されていた情報をプロセッサに能動的且つ逐次的に出力するように、クロック信号に同期して、ステップごとに、出力端子に向けて転送するので、演算論理装置は、格納されていた情報を用いて演算論理動作を実行できる。更に、命令の移動の場合にはマーチング主記憶装置からプロセッサに向かう命令流が一方向だけであることを除いて、演算論理装置における処理の結果がマーチング主記憶装置に出力される。
【０００３】
特許文献１に記載されたマーチングメモリ計算機のアーキテクチャによれば、マーチング主記憶装置を構成するメモリユニットのアレイを構成している各メモリユニットは、バイトサイズ又はワードサイズ単位の情報を格納するようにビットレベル・セルの１次元配列を有するので、バイトサイズ又はワードサイズ単位の情報は、ステップごとに、クロック信号に同期して水平データ転送線に沿って転送される。したがって、マーチング主記憶装置において個々のビットレベル・セルのランダムアクセス動作は要求されない。そして、プロセッサ・チップと、従来の主記憶装置チップ又は従来のキャッシュメモリ・チップとの間の配線に起因するボトルネックと、複数の並列プロセッサにおける全ユニット間のボトルネックがあり、これらのボトルネックは従来の計算機システムにおいて本質的に存在するものであるが、除去できるので、非常に低い電力消費で非常に高速の動作を達成できる。
【０００４】
特許文献１で提案されたマーチングメモリ計算機において、クロックドＡＮＤ動作で、バイトサイズ又はワードサイズ単位の情報を転送する方式が一例として提案されている。クロックドＡＮＤゲートの組み合わせ論理機能を実現するために、各ビットレベル・セルには複数のトランジスタがそれぞれ必要になり、マーチングメモリの動作はクロックドＡＮＤゲートにおける遅延を伴う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開ＷＯ２０１１／０１０４４５Ａ１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これらの背景に鑑み、本発明の目的は、ＡＮＤゲートの機能等の組み合わせ論理ゲート回路の機能により補助されることなく、バイトサイズ又はワードサイズ単位の情報が、ステップごとに、制御信号により同期して制御され、水平データ転送線に沿って直接転送でき、これによりマーチングメモリ（隊列行進メモリ）の構造を単純化できる、同期システムを用いたマーチングメモリの新たなスキームを提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、バイトサイズ又はワードサイズ単位の情報を格納するメモリユニットを配列したアレイを備え、バイトサイズ又はワードサイズ単位の情報が、ビットレベル・セルの１次元配列の方向と直交する方向に沿って、ステップごとに同期転送される直接転送マーチングメモリ（直接転送隊列行進メモリ）であることを要旨とする。各メモリユニットは、それぞれにセル電子を蓄積する電子蓄積領域を有した複数のビットレベル・セルを１次元配列して構成されている。本発明において、電子蓄積領域に蓄積された電子は「セル電子」と呼ばれる。本発明の第１の態様において、着目した特定メモリユニットに割り当てられた１つの電子蓄積領域に蓄積されたセル電子が、この特定メモリユニットに隣接する次列のメモリユニットに割り当てられた隣接電子蓄積領域に直接転送されるので、組み合わせ論理ゲート回路の機能を用いることなく、セル電子の転送が制御信号により直接制御される。
【０００８】
本発明の第１の態様において、セル電子の転送は、電子蓄積領域の１つと隣接電子蓄積領域との間に配置された絶縁膜を通り抜ける電子の量子トンネル効果により実現してもよく、或いは代わりに、電荷結合素子（ＣＣＤ）に採用されているメカニズムと同様の、典型的な電子転送機構等の他のメカニズムにより実現してもよい。
【０００９】
本発明の第２の態様は、プロセッサと、格納されていた情報をプロセッサに能動的且つ逐次的に出力する直接転送マーチング主記憶装置とを備え、プロセッサが格納されていた情報を用いて演算論理動作を実行できる計算機システムであって、直接転送マーチング主記憶装置は、それぞれセル電子を蓄積する電子蓄積領域を有する複数のビットレベル・セルの１次元配列によって、バイトサイズ又はワードサイズ単位の情報を格納するメモリユニットを配列したアレイを備える。本発明の第２の態様において、着目した特定メモリユニットにおける電子蓄積領域の１つに蓄積されたセル電子は、特定メモリユニットに隣接する次列のメモリユニットに割り当てられた隣接電子蓄積領域に直接転送され、組み合わせ論理ゲート回路の機能を用いることなく、セル電子の転送が制御信号により直接制御される。
【００１０】
本発明の第１の態様と同様に、本発明の第２の態様において、セル電子の転送は、電子蓄積領域の１つと隣接電子蓄積領域との間に配置された絶縁膜を通り抜ける電子の量子トンネル効果により実現してもよく、或いは、典型的な電子転送機構等の他のメカニズムにより実現してもよい。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る直接転送マーチングメモリ（直接転送隊列行進メモリ）を構成しているメモリユニット・アレイの配列を、回路レベル表記した一例を示す。それぞれのメモリユニット・アレイには、複数のビットレベル・セルが垂直方向に沿って配列され、ビットレベル・セルの１次元配列のそれぞれが、それぞれのメモリユニットに割り当てられた制御線の１本によりそれぞれ制御されるメモリユニットの１つを構成する。
【図２】本発明の実施の形態に係る参照番号を用いて各ビットレベル・セルを示す代表的なメモリユニットの詳細な内部構成を示す。
【図３】本発明の実施の形態に係る直接転送マーチングメモリを構成する半導体チップ上のメモリユニットの全体的なアレイを示す。
【図４】図４（ａ）は、制御信号ＣＬＯＣＫ１の三値波形を示し、図４（ｂ）は、制御信号ＣＬＯＣＫ２の三値波形を示し、図４（ｃ）は、制御信号ＣＬＯＣＫ３の三値波形を示し、各制御信号が異なる位相で低（Ｌ）レベル、中間（Ｍ）レベル及び高（Ｌ）レベルの三値化レベル間でそれぞれ変動し、３つの制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３が三相三値クロックを構成することを示す。
【図５】図１に示したメモリユニットのアレイの回路レベル表記の一部に対応する実際の半導体チップ上のメモリユニットのアレイの平面図を示す。
【図６】図５に示した平面図のVI−VI線に沿ったビットレベル・セルの配列の概略的な断面図を示す。
【図７】図５に示した平面図のVII−VII線に沿ったビットレベル・セルの配列の概略的な断面図を示す。
【図８】図８（ａ）は、ｔ０〜ｔ１間の時間間隔における三値クロック信号を用いた制御電極の三相電位プロファイルを示し、図８（ｂ）は、３個の隣接浮遊ゲート電極のセットにおいて１個のダミーセルをそれぞれ割り当てる、隣接浮遊ゲート電極間の対応する量子トンネル効果を示し、本発明の実施の形態に係る直接転送マーチングメモリにおいて、各ダミーセルがセル電子を進行させる。
【図９】図９（ａ）は、ｔ１〜ｔ２間の時間間隔における三値クロック信号を用いた制御電極の三相電位プロファイルを示し、図９（ｂ）は、３個の隣接浮遊ゲート電極のセットにおいて１個のダミーセルをそれぞれ割り当てる、隣接浮遊ゲート電極間の対応する量子トンネル効果を示し、本発明の実施の形態に係る直接転送マーチングメモリにおいて、各ダミーセルがセル電子を進行させる。
【図１０】図１０（ａ）は、ｔ２〜ｔ３間の時間間隔における三値クロック信号を用いた制御電極の三相電位プロファイルを示し、図１０（ｂ）は、３個の隣接浮遊ゲート電極のセットにおいて１個のダミーセルをそれぞれ割り当てる、隣接浮遊ゲート電極間の対応する量子トンネル効果を示し、本発明の実施の形態に係る直接転送マーチングメモリにおいて、各ダミーセルがセル電子を進行させる。
【図１１】空間領域において複数のダミーセルを周期的に割り当てる、時間空間領域におけるセル電子の直接転送の三相の挙動を示し、各ダミーセルはセル電子を進行させ、本発明の実施の形態に係る直接転送マーチングメモリにおいて、セル電子の直接転送は空間領域において矢印で示される。
【図１２】図１２（ａ）は、ｔ０〜ｔ１間の時間間隔における二値クロック信号を用いた制御電極の三相電位プロファイルを示し、図１２（ｂ）は、３個の隣接浮遊ゲート電極のセットにおいて、電子が完全に消失した理想的なダミーセルをそれぞれ割り当てる、隣接浮遊ゲート電極間の対応する量子トンネル効果を示し、本発明の実施の形態に係る直接転送マーチングメモリにおいて、理想的な各ダミーセルがセル電子を進行させる。
【図１３】図１３（ａ）は、ｔ１〜ｔ２間の時間間隔における二値クロック信号を用いた制御電極の三相電位プロファイルを示し、図１３（ｂ）は、３個の隣接浮遊ゲート電極のセットにおいて、電子が完全に消失した理想的なダミーセルをそれぞれ割り当てる、隣接浮遊ゲート電極間の対応する量子トンネル効果を示し、本発明の実施の形態に係る直接転送マーチングメモリにおいて、理想的な各ダミーセルがセル電子を進行させる。
【図１４】図１４（ａ）は、ｔ２〜ｔ３間の時間間隔における二値クロック信号を用いた制御電極の三相電位プロファイルを示し、図１４（ｂ）は、３個の隣接浮遊ゲート電極のセットにおいて、電子が完全に消失した理想的なダミーセルをそれぞれ割り当てる、隣接浮遊ゲート電極間の対応する量子トンネル効果を示し、本発明の実施の形態に係る直接転送マーチングメモリにおいて、理想的な各ダミーセルがセル電子を進行させる。
【図１５】図１５（ａ）は、制御信号ＣＬＯＣＫ１の二値波形を示し、図１５（ｂ）は、制御信号ＣＬＯＣＫ２の二値波形を示し、図１５（ｃ）は、制御信号ＣＬＯＣＫ３の二値波形を示し、各制御信号は、異なる位相で低（Ｌ）レベル及び高（Ｌ）レベルの二値化レベル間でそれぞれ変動し、３つの制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３が三相二値クロックを構成することを示す。
【図１６】本発明の実施の形態に係る直接転送マーチングメモリに適した、複数の入力用蓄積トランジスタ又は出力端子トランジスタが垂直方向に沿って配列された、入力端子カラム及び出力端子カラムの回路レベル表記の一例を示す。
【図１７】本発明の実施の形態に係る直接転送マーチングメモリに適用可能な、複数の入力用蓄積トランジスタが垂直方向に沿って配列された入力端子カラムの回路レベル表記の他の例を示す。
【図１８】本発明の実施の形態に係る直接転送逆方向マーチングメモリの一部を構成する、ｋ行目に着目した、半導体チップ上のメモリユニットのアレイを示す。
【図１９】図１９（ａ）は、制御信号ＣＬＯＣＫ１の三値波形を示し、図１９（ｂ）は、制御信号ＣＬＯＣＫ２の三値波形を示し、図１９（ｃ）は、制御信号ＣＬＯＣＫ３の三値波形を示し、各制御信号が、異なる位相で低（Ｌ）レベル、中間（Ｍ）レベル及び高（Ｌ）レベルの三値化レベル間でそれぞれ変動し、３つの制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３が、本発明の実施の形態に係る直接転送逆方向マーチングメモリに適した三相三値クロックを構成することを示す。
【図２０】本発明の実施の形態に係る直接転送マーチングメモリを主記憶装置として用いる、計算機システムの基本構成を示す概略的なブロック図を示す。
【図２１】本発明の実施の形態に係る直接転送マーチングメモリを主記憶装置として用いる、マルチコア・プロセッサを有する計算機システムの他の構成を示す概略的なブロック図を示す。
【図２２】本発明の実施の形態に係る直接転送マーチングメモリを主記憶装置として用いる、複数の演算パイプラインを有する計算機システムの更に他の構成を示す概略的なブロック図を示す。
【図２３】図５に示した平面図のVI−VI線に沿った概略的な断面図に対応する、ビットレベル・セルの配列の概略的な断面図におけるリーク・トンネル効果の問題を示す。
【図２４】図２３に示したリーク・トンネル効果を防止可能なビットレベル・セルの配列の改善された構造の概略的な断面図を示す。
【発明を実施するための形態】
【００１２】
本発明の様々な実施の形態を、添付の図面を参照して説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、同一又は類似の部分の説明は省略または単純化されていることに注意すべきである。一般に、半導体装置の表現では普通のことであるが、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。又、同一の図面内及び図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。以降の説明では、本発明を十分に理解できるように、特定の材料や処理を用いて、具体的に説明されている。しかし、本発明は、これらの特定の詳細な説明が無くても、実施できることは、当業者には自明のことである。言い換えれば、周知の製造材料や処理や装置は、本発明を不要に曖昧にしないように細々と説明されていない。「上に」、「上方に」、「下に」、「下方に」、「垂直に」等の前置詞は、基板が実際に保持されている方向と関係無しに、基板の平面を基準にして定められている。層は、介在層がある場合でも、他の層上にあると表現される。
【００１３】
図１６及び図１７等において、入力用蓄積トランジスタ及び出力端子トランジスタとしてｎＭＯＳＦＥＴが示されるが、逆の極性を採用する場合には、入力用蓄積トランジスタ及び出力端子トランジスタとしてｐＭＯＳＦＥＴが使用できる。
【００１４】
（メモリユニットのアレイ）
図１に示すように、本発明の実施の形態に係る直接転送マーチングメモリ（直接転送隊列行進メモリ：direct-transfer marching memory）は、複数のメモリユニットのアレイを備える。複数のメモリユニットのアレイでは、複数の制御線（垂直線）Ｂ２ｊ−２，Ｂ２ｊ−１，Ｂ２ｊ，Ｂｋ（２ｊ＋１），・・・が列方向（垂直方向）に沿って定義され、複数の水平データ転送線ＴＬｋ０，ＴＬｋ１，ＴＬｋ２，ＴＬｋ３，・・・ＴＬｋ３１（図２及び図５参照）が制御線Ｂ２ｊ−２，Ｂ２ｊ−１，Ｂ２ｊ，Ｂｋ（２ｊ＋１），・・・と直交する行方向に沿って定義される。上述の列及び行の定義を用いて説明すると、複数のビットレベル・セルが複数のメモリユニットＵｋ（２ｊ−２），Ｕｋ（２ｊ−１），Ｕｋ，２ｊ，Ｕｋ（２ｊ＋１），・・・を構成するように、図１の列方向に沿って整列される。そして、各ビットレベル・セルが、電子蓄積領域をそれぞれ有する。図２に示すように、１つのメモリユニットＵｋ（２ｊ−２）は、例えば、３２個のビットレベル・セルＱ（２ｊ−２）０，Ｑ（２ｊ−２）１，Ｑ（２ｊ−２）２，Ｑ（２ｊ−２）３，・・・Ｑ（２ｊ−２）３１の１次元配列を備え、この３２個のビットレベル・セルが、単一のメモリユニットＵｋ（２ｊ−２）を構成するように列方向に沿って整列されている。類似の参照番号に関しては詳細な説明を省略するが、図１に示した他のメモリユニットＵｋ（２ｊ−１），Ｕｋ，２ｊ，Ｕｋ（２ｊ＋１），・・・は、同様に、３２個のビットレベル・セルをそれぞれ有し、それぞれの３２個のビットレベル・セルが、複数のメモリユニットＵｋ（２ｊ−１），Ｕｋ，２ｊ，Ｕｋ（２ｊ＋１），・・・を構成するように、列方向に沿ってそれぞれ整列されている。各メモリユニットＵｋ（２ｊ−２），Ｕｋ（２ｊ−１），Ｕｋ，２ｊ，Ｕｋ（２ｊ＋１），・・・にそれぞれ割り当てられた電子蓄積領域の各電子格納状態は、制御線（垂直線）Ｂ２ｊ−２，Ｂ２ｊ−１，Ｂ２ｊ，Ｂｋ（２ｊ＋１），・・・を経由して印加される三相制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３により制御される。
【００１５】
即ち、図３に示したメモリユニットのｍ×ｎマトリクスにおける各メモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎ，・・・は、バイトサイズ又はワードサイズの単位の情報を格納するように、ビットレベル・セルの１次元配列をそれぞれ有する。バイトサイズ又はワードサイズ単位の情報は、ステップごとに、三相制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３に同期して、水平データ転送線ＴＬｋ０，ＴＬｋ１，ＴＬｋ２，ＴＬｋ３，・・・ＴＬｋ３１に沿って転送され、これによりバイトサイズ又はワードサイズ単位の情報の隊列行進（マーチング）の動作が実現される。図３に示すように、入力端子カラムＩ１，・・・，Ｉｋ−１，Ｉｋ，Ｉｋ＋１，・・・，Ｉｍの配列は、メモリユニットＵ１１，・・・，Ｕ（ｋ−１）１，Ｕｋ，１，Ｕ（ｋ＋１）１，・・・，Ｕｍ１の左側に配置され、即ち複数のメモリユニットのアレイの左端に設けられている。出力端子カラムＯ１，・・・，Ｏｋ−１，Ｏｋ，Ｏｋ＋１，・・・，Ｏｍの配列は、複数のメモリユニットのアレイの右端に、即ちメモリユニットＵ１ｎ，・・・，Ｕ（ｋ−１）ｎ，Ｕｋ，ｎ，Ｕ（ｋ＋１）ｎ，・・・，Ｕｍｎの左側に配置されている。
【００１６】
図３に示した本発明の実施の形態の直接転送マーチングメモリによれば、すべてのメモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎは、情報移動スキーム（情報隊列行進スキーム）によって常に自動的にリフレッシュされるのが通常動作であるので、メモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎは、リフレッシュ動作を要求されない。そして、各メモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎに対するアドレス指定が不要となり、以下において説明するように、必要な情報は、メモリの右端に接続された出力端子カラムＯ１，・・・，Ｏｋ−１，Ｏｋ，Ｏｋ＋１，・・・，Ｏｍへ向かって転送される。本発明の実施の形態の直接転送マーチングメモリにアクセスするメカニズムは、従来の計算機システムにおける、情報を読み／書きするためのアドレス指定モードに依拠している既存のメモリ・スキームに対して真に代替えするものとなる。したがって、本発明の実施の形態に係る直接転送マーチングメモリによれば、本発明の実施の形態に係る計算機システムにおける非アドレス指定モードのメモリ・アクセス処理は、従来の計算機システムの既存のメモリ・スキームよりも遙かに単純となる。
【００１７】
（ビットレベル・セルの詳細な構造）
図６に示すように、本発明の実施の形態の直接転送マーチングメモリを構成するビットレベル・セルのそれぞれは、基板１１と、基板１１上に積層された基板絶縁膜１８２ｊ−２，１８２ｊ−１，１８２ｊ，１８ｋ（２ｊ＋１）のいずれか１つと、基板絶縁膜１８２ｊ−２，１８２ｊ−１，１８２ｊ，１８ｋ（２ｊ＋１）上に積層され、電子蓄積領域として機能するようにセル電子を蓄積する浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）のいずれか１つと、浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）上に積層された電極間誘電膜２０２ｊ−２，２０２ｊ−１，２０２ｊ，２０ｋ（２ｊ＋１）のいずれか１つと、電極間誘電膜２０２ｊ−２，２０２ｊ−１，２０２ｊ，２０ｋ（２ｊ＋１）上に積層された制御ゲート電極２２２ｊ−２，２２２ｊ−１，２２２ｊ，２２ｋ（２ｊ＋１）のいずれか１つとを備える。浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間と、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間と、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９（２ｊ＋１）の間とに挿入された絶縁膜２６の一部は、セル電子がトンネル可能なユニット間誘電膜としてそれぞれ機能する。したがって、ユニット間誘電膜の厚さは、例えば５ｎｍ未満に設定される。より好ましくは、より低い印加電圧でトンネル効果の確率を高めるために、ユニット間誘電膜の厚さは３ｎｍ未満に設定される。更に好ましくは、ユニット間誘電膜を通り抜けるトンネル効果のより高い確率を達成するために、ユニット間誘電膜の厚さは２ｎｍ未満に設定される。各制御ゲート電極２２２ｊ−２，２２２ｊ−１，２２２ｊ，２２ｋ（２ｊ＋１）に対して、三相制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３のいずれか１つが、電極間誘電膜２０２ｊ−２，２０２ｊ−１，２０２ｊ，２０ｋ（２ｊ＋１）を介して対応する浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）の電位を制御するようにそれぞれ印加される。
【００１８】
制御ゲート電極２２２ｊ−２，２２２ｊ−１，２２２ｊ，２２ｋ（２ｊ＋１）及び浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）は、約１０〜２００ｎｍの厚さであり、不純物を添加したドープド・ポリシリコンや高融点金属等によって構成することができる。高融点金属としては、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）が使用でき、或いは代わりに、タングステンシリサイド（ＷＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）、チタンシリサイド（ＴｉＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）膜等の高融点金属のシリサイド膜、又はこれらのシリサイド膜を用いたポリサイド膜も使用できる。基板絶縁膜１８２ｊ−２，１８２ｊ−１，１８２ｊ，１８ｋ（２ｊ＋１）及び電極間誘電膜２０２ｊ−２，２０２ｊ−１，２０２ｊ，２０ｋ（２ｊ＋１）の厚さとしては、材料にも依存するが、約５０〜２００ｎｍが採用可能である。基板絶縁膜１８２ｊ−２，１８２ｊ−１，１８２ｊ，１８ｋ（２ｊ＋１）、電極間誘電膜２０２ｊ−２，２０２ｊ−１，２０２ｊ，２０ｋ（２ｊ＋１）、及びユニット間誘電膜として機能する絶縁膜２６の材料としては、シリコン酸化膜（ＳｉＯ２膜）が使用できる。しかしながら、平面寸法において１００ｎｍ以下の最小線幅を有する小型の直接転送マーチングメモリに対しては、浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）と制御ゲート電極２２２ｊ−２，２２２ｊ−１，２２２ｊ，２２ｋ（２ｊ＋１）の間の結合容量の関係を考慮して、ＳｉＯ２膜よりも高い比誘電率ｅｒを有する材料が、電極間誘電膜２０２ｊ−２，２０２ｊ−１，２０２ｊ，２０ｋ（２ｊ＋１）のために好ましい。
【００１９】
図７では１つのメモリユニットＵｋ（２ｊ−２）の内部に１次元配列されたビットレベル・セルのそれぞれが、基板１１と、基板１１上に積層された基板絶縁膜１８（２ｊ−２，）６，１８（２ｊ−２，）７，・・・のいずれか１つと、基板絶縁膜１８（２ｊ−２，）６，１８（２ｊ−２，）７，・・・上に積層され、電子蓄積領域として機能する浮遊ゲート電極１９（２ｊ−２，）６，１９（２ｊ−２，）７，・・・のいずれか１つと、浮遊ゲート電極１９（２ｊ−２，）６，１９（２ｊ−２，）７上に積層された電極間誘電膜２０（２ｊ−２，）６，２０（２ｊ−２，）７のいずれか１つと、電極間誘電膜２０（２ｊ−２，）６，２０（２ｊ−２，）７上に積層された制御ゲート電極２２（２ｊ−２，）６，２２（２ｊ−２，）７のいずれか１つとを備える構造を示している。浮遊ゲート電極１９（２ｊ−２，）６と浮遊ゲート電極１９（２ｊ−２，）７の間に挿入された絶縁膜２６の一部は、セル電子がトンネルすることを阻止するセル間誘電膜として機能する。セル電子がトンネルすることを阻止するために、セル間誘電膜の厚さは、例えば２０ｎｍよりも厚く設定される。
【００２０】
（浮遊ゲート電極の電位制御）
メモリユニットＵｋ（２ｊ−２）の方向に沿って１次元順次配列された各制御ゲート電極２２（２ｊ−２，）６，２２（２ｊ−２，）７に対しては、図１に示すように、電極間誘電膜２０（２ｊ−２，）６，２０（２ｊ−２，）７を介して浮遊ゲート電極１９（２ｊ−２，）６，１９（２ｊ−２，）７の電位を同時に制御するように、第一相制御信号ＣＬＯＣＫ１がそれぞれ印加される。
【００２１】
そして、メモリユニットＵｋ（２ｊ−１）の方向に沿って１次元順次配列された各制御ゲート電極に対しては、制御ゲート電極の１つが図６において制御ゲート電極２２２ｊ−１として表記され、図１に示すように、第二相制御信号ＣＬＯＣＫ２が制御線Ｂ２ｊ−１を経由して同時に印加される。同様に、メモリユニットＵｋ，２ｊの方向に沿って１次元順次配列された各制御ゲート電極に対しては、制御ゲート電極の１つが図６において制御ゲート電極２２２ｊとして表記され、第三相制御信号ＣＬＯＣＫ３が制御線Ｂ２ｊを経由して同時に印加される。更に、図１の右側に示すように、複数のメモリユニットを配列したアレイの右端に向けてメモリユニットＵｋ，２ｊの次列に位置するメモリユニットの方向に沿って１次元順次配列された各制御ゲート電極に対して、制御ゲート電極の１つが図６において制御ゲート電極２２２ｊ＋１として表記され、第一相制御信号ＣＬＯＣＫ１が制御線Ｂ２ｊ＋１を経由して同時に印加される。メモリユニットを配列したアレイの右端に向かって数えて、メモリユニットＵｋ，２ｊの２番目の次列となるメモリユニットの方向に沿って１次元順次配列された各制御ゲート電極に対して、第二相制御信号ＣＬＯＣＫ２が制御線Ｂ２ｊ＋２を経由して同時に印加される。アレイの右端に向かって数えて、メモリユニットＵｋ，２ｊの３番目の次列となるメモリユニットの方向に沿って１次元順次配列された各制御ゲート電極に対して、第三相制御信号ＣＬＯＣＫ３が制御線Ｂ２ｊ＋３を経由して同時に印加される。
【００２２】
（三相三値クロック）
図４（ａ）〜図４（ｃ）に示すように、制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３はそれぞれ三相三値クロックであり、各制御信号が、異なる位相で低（Ｌ）レベル、中間（Ｍ）レベル及び高（Ｌ）レベルの三値化レベル間でそれぞれ変動する。高（Ｌ）レベルと低（Ｌ）レベル間で定義される電位Ｖ２は、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間をそれぞれ通り抜けるセル電子の量子トンネル効果を生じさせるのに十分大きな電界となるように決定される。中間（Ｍ）レベルと低（Ｌ）レベル間で定義される電位Ｖ１は、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間をそれぞれ通り抜けるセル電子の量子トンネル効果を生じさせない電界になるように電位Ｖ２の半分に決定されている。しかしながら、電位差Ｖ２−Ｖ１又は電位Ｖ１が量子トンネル効果を生じさせるのに十分でない限りは、電位Ｖ１が電位Ｖ２の半分であることは必ずしも要求されない。
【００２３】
図４（ａ）に示すように、ｔ０〜ｔ１間の時間間隔で、第一相制御信号ＣＬＯＣＫ１は低（Ｌ）レベルである。時間ｔ１で、第一相制御信号ＣＬＯＣＫ１が、中間（Ｍ）レベルへ段階的に上昇し、中間（Ｍ）レベルをｔ２まで維持する。時間ｔ２で、第一相制御信号ＣＬＯＣＫ１が高（Ｌ）レベルへ段階的に更に上昇し、高（Ｌ）レベルをｔ３まで維持する。そして、時間ｔ３で、第一相制御信号ＣＬＯＣＫ１は、低（Ｌ）レベルへ段階的に下降する。ｔ０〜ｔ３間の時間間隔は、３クロック周期τｃｌｏｃｋとして定義される。そして、図４（ａ）では、ｔ１−ｔ０（＝ｔ２−ｔ１＝ｔ３−ｔ２）が、クロック周期τｃｌｏｃｋの１／３（＝τｃｌｏｃｋ／３）と定義される。
【００２４】
これに対して、図４（ｂ）に示すように、ｔ０〜ｔ１間の時間間隔で、第二相制御信号ＣＬＯＣＫ２は高（Ｌ）レベルである。時間ｔ１で、第二相制御信号ＣＬＯＣＫ２が、低（Ｌ）レベルへ段階的に下降し、低（Ｌ）レベルをｔ２まで維持する。時間ｔ２で、第二相制御信号ＣＬＯＣＫ２が中間（Ｍ）レベルへ段階的に上昇し、中間（Ｍ）レベルをｔ３まで維持する。そして、時間ｔ３で、第二相制御信号ＣＬＯＣＫ２は、高（Ｌ）レベルへ段階的に更に上昇する。したがって、第二相制御信号ＣＬＯＣＫ２は、第一相制御信号ＣＬＯＣＫ１からτｃｌｏｃｋ／３だけ遅れる。
【００２５】
一方、図４（ｃ）に示すように、ｔ０〜ｔ１間の時間間隔で、第三相制御信号ＣＬＯＣＫ３は中間（Ｍ）レベルである。時間ｔ１で、第三相制御信号ＣＬＯＣＫ３が、高（Ｌ）レベルへ段階的に更に上昇し、高（Ｌ）レベルをｔ２まで維持する。時間ｔ２で、第三相制御信号ＣＬＯＣＫ３が、低（Ｌ）レベルへ段階的に下降し、低（Ｌ）レベルをｔ３まで維持する。そして、時間ｔ３で、第三相制御信号ＣＬＯＣＫ３は、中間（Ｍ）レベルへ段階的に上昇する。したがって、第三相制御信号ＣＬＯＣＫ３は、第二相制御信号ＣＬＯＣＫ２からτｃｌｏｃｋ／３だけ遅れ、第一相制御信号ＣＬＯＣＫ１は、第三相制御信号ＣＬＯＣＫ３からτｃｌｏｃｋ／３だけ遅れる。
【００２６】
（ダミーセルを用いた直接転送）
-- --ｔ０〜ｔ１間-- --
メモリユニットＵｋ（２ｊ−２）の方向に沿って１次元順次配列された複数の制御ゲート電極のうちの制御ゲート電極の１つが図６において制御ゲート電極２２２ｊ−２として表記されている。図４（ａ）〜図４（ｃ）に示したｔ０〜ｔ１間の時間間隔で、図８に示すように、電極間誘電膜を介してメモリユニットＵｋ（２ｊ−２）の方向に沿った複数の浮遊ゲート電極の電位を同時に制御するように、低（Ｌ）レベルの第一相制御信号ＣＬＯＣＫ１が複数の制御ゲート電極にそれぞれ印加される。一方、メモリユニットＵｋ（２ｊ−１）に１次元順次配列された複数の制御ゲート電極のうちの制御ゲート電極の１つが図６において制御ゲート電極２２２ｊ−１として表記されている。ｔ０〜ｔ１間である同じ時間間隔で、高（Ｌ）レベルの２番目の第一相制御信号ＣＬＯＣＫ１が、図８に示すように、制御線Ｂ２ｊ−１を経由してメモリユニットＵｋ（２ｊ−1）の方向に沿った複数の制御ゲート電極に同時に印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間に印加されるので、セル電子は浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ−２から浮遊ゲート電極１９２ｊ−１へトンネルする。
【００２７】
メモリユニットＵｋ，２ｊの方向に沿って１次元順次配列された複数の制御ゲート電極のうちの制御ゲート電極の１つが図６において制御ゲート電極２２２ｊとして表記されている。ｔ０〜ｔ１間である同じ時間間隔で、中間（Ｍ）レベルの第三相制御信号ＣＬＯＣＫ３が制御線Ｂ２ｊを経由してメモリユニットＵｋ,２ｊの方向に沿った複数の制御ゲート電極に同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間に形成されない。浮遊ゲート電極１９２ｊのセル電子は、時系列的に先行した第三相制御信号ＣＬＯＣＫ３によりトンネル効果によって浮遊ゲート電極１９２ｊから既に排出されており、浮遊ゲート電極１９２ｊは、ｔ０〜ｔ１間の時間間隔においてダミーセルとして機能している。浮遊ゲート電極１９２ｊは、セル電子が既に排出されたダミーセルであるので、電子は浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊから浮遊ゲート電極１９２ｊ−１へ逆方向にトンネルできない。
【００２８】
メモリユニットＵｋ，２ｊ＋１の方向に沿って１次元順次配列された複数の制御ゲート電極のうちの制御ゲート電極の１つが、図６において制御ゲート電極２２２ｊ＋１として表記されている。上述したのと同様に、ｔ０〜ｔ１間である同じ時間間隔で、図８に示すように、低（Ｌ）レベルの第一相制御信号ＣＬＯＣＫ１が制御線Ｂ２ｊ＋１を経由してメモリユニットＵｋ,２ｊ+1の方向に沿った複数の制御ゲート電極に同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間に形成されない。電子は浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ＋１から浮遊ゲート電極１９２ｊへ逆方向にトンネルできず、時系列的に先行した第三相制御信号ＣＬＯＣＫ３によりトンネル効果によって浮遊ゲート電極１９２ｊから転送されたセル電子は、浮遊ゲート電極１９２ｊ＋１に残存している。
【００２９】
上述とは逆に、ｔ０〜ｔ１間である同じ時間間隔で、図８に示すように、メモリユニットＵｋ，２ｊ＋２の方向に沿って１次元順次配列された各制御ゲート電極に対して、高（Ｌ）レベルの２番目の第一相制御信号ＣＬＯＣＫ１が制御線Ｂ２ｊ＋２を経由して同時に印加される。浮遊ゲート電極１９２ｊ＋１に蓄積されたセル電子の量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ＋１と浮遊ゲート電極１９２ｊ＋２の間に印加されるので、セル電子は浮遊ゲート電極１９２ｊ＋１と浮遊ゲート電極１９２ｊ＋２の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ＋１から浮遊ゲート電極１９２ｊ＋２へトンネルする。一方、メモリユニットＵｋ，２ｊ＋３の方向に沿って１次元順次配列された各制御ゲート電極に対して、中間（Ｍ）レベルの第三相制御信号ＣＬＯＣＫ３が制御線Ｂ２ｊ＋３を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊ＋２と浮遊ゲート電極１９２ｊ＋３の間に形成されない。浮遊ゲート電極１９２ｊ＋３のセル電子は、時系列的に先行した第三相制御信号ＣＬＯＣＫ３によりトンネル効果によって次列に位置する浮遊ゲート電極から既に排出されており、浮遊ゲート電極１９２ｊ＋３は、ｔ０〜ｔ１間の時間間隔においてダミーセルとして機能している。浮遊ゲート電極１９２ｊ+3は、セル電子が既に排出されたダミーセルであるので、電子は浮遊ゲート電極１９２ｊ＋２と浮遊ゲート電極１９２ｊ＋３の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ＋３から浮遊ゲート電極１９２ｊ＋２へ逆方向にトンネルできない。
【００３０】
-- --ｔ１〜ｔ２間-- --
図４（ａ）〜図４（ｃ）に示したｔ１〜ｔ２間である次の時間間隔で、メモリユニットＵｋ（２ｊ−２）の方向に沿って１次元順次配列された各制御ゲート電極に対して、中間（Ｍ）レベルの第一相制御信号ＣＬＯＣＫ１が、図９に示すように、電極間誘電膜を介して浮遊ゲート電極１９２ｊ−２の電位を同時に制御するようにそれぞれ印加される。一方、ｔ１〜ｔ２間である同じ次の時間間隔で、メモリユニットＵｋ（２ｊ−１）の方向に沿って１次元順次配列された各制御ゲート電極に対して、低（Ｌ）レベルの第二相制御信号ＣＬＯＣＫ２が、図９に示すように、電極間誘電膜を介して浮遊ゲート電極１９２ｊ−１の電位を同時に制御するようにそれぞれ印加される。この状態では、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間に形成されないので、ｔ０〜ｔ１間となる時系列的に先行した時間で浮遊ゲート電極１９２ｊ−２から転送されたセル電子は浮遊ゲート電極１９２ｊ−１に残存する。即ち、電子は浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ−１の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ−１から浮遊ゲート電極１９２ｊへ逆方向にトンネルできない。
【００３１】
ｔ１〜ｔ２間である同じ時間間隔で、メモリユニットＵｋ２ｊの方向に沿って１次元順次配列された各制御ゲート電極に対して、高（Ｌ）レベルの第三相制御信号ＣＬＯＣＫ３が、図９に示すように、制御線Ｂ２ｊを経由して同時に印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間に印加されるので、セル電子は浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ−１から浮遊ゲート電極１９２ｊへトンネルする。なぜならば、低（Ｌ）レベルの第二相制御信号ＣＬＯＣＫ２が、浮遊ゲート電極１９２ｊ−１の電位を同時に制御するようにそれぞれ印加されるからである。
【００３２】
ｔ１〜ｔ２間である同じ時間間隔で、メモリユニットＵｋ，２ｊの方向に沿って１次元順次配列された各制御ゲート電極に対して、中間（Ｍ）レベルの第一相制御信号ＣＬＯＣＫ１が制御線Ｂ２ｊ＋１を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間に形成されない。浮遊ゲート電極１９２ｊ＋１のセル電子はｔ０〜ｔ１間となる時系列的に先行した時間で浮遊ゲート電極１９２ｊ＋１から既に排出されており、浮遊ゲート電極１９２ｊ＋１は、ｔ１〜ｔ２間の時間間隔においてダミーセルとして機能している。浮遊ゲート電極１９２ｊ+1は、セル電子が既に排出されたダミーセルであるので、電子は浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ＋１から浮遊ゲート電極１９２ｊへ逆方向にトンネルできない。
【００３３】
同様に、ｔ１〜ｔ２間である同じ時間間隔で、図９に示すように、メモリユニットＵｋ，２ｊ＋２の方向に沿って１次元順次配列された各制御ゲート電極に対して、低（Ｌ）レベルの第二相制御信号ＣＬＯＣＫ２が制御線Ｂ２ｊ＋２を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊ＋１と浮遊ゲート電極１９２ｊ＋２の間に形成されない。電子は浮遊ゲート電極１９２ｊ＋１と浮遊ゲート電極１９２ｊ＋２の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ＋２から浮遊ゲート電極１９２ｊ＋１へ逆方向にトンネルできず、ｔ０〜ｔ１間となる時系列的に先行した時間で浮遊ゲート電極１９２ｊ＋１から転送されたセル電子は浮遊ゲート電極１９２ｊ＋２に残存している。
【００３４】
これとは逆に、ｔ１〜ｔ２間である同じ時間間隔で、図９に示すように、メモリユニットＵｋ，２ｊ＋３の方向に沿って１次元順次配列された各制御ゲート電極に対して、高（Ｌ）レベルの第三相制御信号ＣＬＯＣＫ３が制御線Ｂ２ｊ＋３を経由して同時に印加される。浮遊ゲート電極１９２ｊ＋２に蓄積されたセル電子の量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ＋２と浮遊ゲート電極１９２ｊ＋３の間に印加されるので、セル電子は浮遊ゲート電極１９２ｊ＋２と浮遊ゲート電極１９２ｊ＋３の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ＋２から浮遊ゲート電極１９２ｊ＋３へトンネルする。
【００３５】
-- --ｔ２〜ｔ３間-- --
図４（ａ）〜図４（ｃ）に示したｔ２〜ｔ３間である更に次の時間間隔では、メモリユニットＵｋ（２ｊ−２）の方向に沿って１次元順次配列された各制御ゲート電極に対して、高（Ｌ）レベルの第一相制御信号ＣＬＯＣＫ１が、図１０に示すように、電極間誘電膜を介して浮遊ゲート電極１９２ｊ−２の電位を同時に制御するようにそれぞれ印加される。一方、ｔ２〜ｔ３間である同じ次の時間間隔で、メモリユニットＵｋ（２ｊ−１）の方向に沿って１次元順次配列された各制御ゲート電極に対して、中間（Ｍ）レベルの第二相制御信号ＣＬＯＣＫ２が、図１０に示すように、電極間誘電膜を介して浮遊ゲート電極１９２ｊ−１の電位を同時に制御するようにそれぞれ印加される。この状態で、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間に形成されないので、浮遊ゲート電極１９２ｊ−１のセル電子はｔ１〜ｔ２間となる時系列的に先行した時間で浮遊ゲート電極１９２ｊから既に排出されており、浮遊ゲート電極１９２ｊ−１は、ｔ２〜ｔ３間の時間間隔においてダミーセルとして機能している。浮遊ゲート電極１９２ｊ-1は、セル電子が既に排出されたダミーセルであるので、電子は浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ−１の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊ−１から浮遊ゲート電極１９２ｊへ逆方向にトンネルできない。
【００３６】
一方、ｔ２〜ｔ３間である同じ次の時間間隔で、メモリユニットＵｋ２ｊの方向に沿って１次元順次配列された各制御ゲート電極に対して、低（Ｌ）レベルの第三相制御信号ＣＬＯＣＫ３が、図１０に示すように、電極間誘電膜を介して浮遊ゲート電極１９２ｊの電位を同時に制御するようにそれぞれ印加される。この状態で、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊの間に形成されないので、ｔ１〜ｔ２間となる時系列的に先行した時間で浮遊ゲート電極１９２ｊ−１から転送されたセル電子は浮遊ゲート電極１９２ｊに残存している。即ち、電子は浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊから浮遊ゲート電極１９２ｊ−１へ逆方向にトンネルできない。
【００３７】
ｔ２〜ｔ３間である同じ時間間隔で、メモリユニットＵｋ（２ｊ＋１）の方向に沿って１次元順次配列された各制御ゲート電極に対して、高（Ｌ）レベルの第一相制御信号ＣＬＯＣＫ１が、図１０に示すように、制御線Ｂ（２ｊ＋１）を経由して同時に印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９（２ｊ＋１）の間に印加されるので、セル電子は浮遊ゲート電極１９２ｊと浮遊ゲート電極１９（２ｊ＋１）の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９２ｊから浮遊ゲート電極１９（２ｊ＋１）へトンネルする。なぜならば、低（Ｌ）レベルの第三相制御信号ＣＬＯＣＫ３が浮遊ゲート電極１９２ｊの電位を同時に制御するようにそれぞれ印加されるからである。
【００３８】
ｔ２〜ｔ３間である同じ時間間隔で、メモリユニットＵｋ，（２ｊ＋２）の方向に沿って１次元順次配列された各制御ゲート電極に対して、中間（Ｍ）レベルの第二相制御信号ＣＬＯＣＫ２が制御線Ｂ（２ｊ＋２）を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９（２ｊ＋１）と浮遊ゲート電極１９（２ｊ＋２）の間に形成されない。浮遊ゲート電極１９（２ｊ＋２）のセル電子はｔ１〜ｔ２間となる時系列的に先行した時間で浮遊ゲート電極１９（２ｊ＋３）から既に排出されており、浮遊ゲート電極１９（２ｊ＋２）は、ｔ２〜ｔ３間の時間間隔においてダミーセルとして機能している。浮遊ゲート電極１９２ｊ+＋２は、セル電子が既に排出されたダミーセルであるので、電子は浮遊ゲート電極１９（２ｊ＋１）と浮遊ゲート電極１９（２ｊ＋２）の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９（２ｊ＋２）から浮遊ゲート電極１９（２ｊ＋１）へ逆方向にトンネルできない。
【００３９】
同様に、ｔ２〜ｔ３間である同じ時間間隔で、図１０に示すように、メモリユニットＵｋ，（２ｊ＋３）の方向に沿って１次元順次配列された各制御ゲート電極に対して、低（Ｌ）レベルの第三相制御信号ＣＬＯＣＫ３が制御線Ｂ（２ｊ＋３）を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９（２ｊ＋２）と浮遊ゲート電極１９（２ｊ＋３）の間に形成されない。電子は浮遊ゲート電極１９（２ｊ＋２）と浮遊ゲート電極１９（２ｊ＋３）の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９（２ｊ＋３）から浮遊ゲート電極１９（２ｊ＋２）へ逆方向にトンネルできず、ｔ１〜ｔ２間となる時系列的に先行した時間で浮遊ゲート電極１９（２ｊ＋２）から転送されたセル電子は浮遊ゲート電極１９（２ｊ＋３）に残存している。
【００４０】
（時間−空間領域での表現）
図８〜図１０に示すように、図１に示した複数のメモリユニットを配列したアレイにおいて、着目した特定メモリユニットの浮遊ゲート電極の１つに蓄積されたセル電子は、この特定メモリユニットに隣接する次列のメモリユニットに割り当てられた隣接浮遊ゲート電極に直接転送される。セル電子の直接転送は、浮遊ゲート電極の１つと隣接浮遊ゲート電極との間に配置されたユニット間絶縁膜を通り抜けるセル電子の量子トンネル効果により実現される。トンネル効果は、三相三値制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３により制御される。
【００４１】
時間−空間領域における信号電荷の直接転送に関する以下の説明において、対応する図面の符号を用いて、浮遊ゲート電極１９ｋ１，１９ｋ２，１９ｋ２，...，１９ｋ９を明示的に説明することを省略する。以下の説明で参照される浮遊ゲート電極１９ｋ１，１９ｋ２，１９ｋ２，...，１９ｋ９は、各メモリユニットＵｋ１，Ｕｋ２，Ｕｋ２，...，Ｕｋ９に割り当てられた浮遊ゲート電極としてそれぞれ見なすものとする。メモリユニットＵｋ１，Ｕｋ２，Ｕｋ２，...，Ｕｋ９の配列は、図１１の下部に、空間領域表現として示されている。
【００４２】
図１１の下部に示したメモリユニットＵｋ１，Ｕｋ２，Ｕｋ２，...，Ｕｋ９の空間領域表現において、ｔｋ２〜ｔｋ３間の時間間隔におけるメモリユニットＵｋ１とメモリユニットＵｋ２の間のセル電子の直接転送と、ｔｋ５〜ｔｋ６間の時間間隔におけるメモリユニットＵｋ４とメモリユニットＵｋ５の間のセル電子の直接転送と、ｔｋ８〜ｔｋ９間の時間間隔におけるメモリユニットＵｋ７とメモリユニットＵｋ８の間のセル電子の直接転送は、代表的なタイミングとして示されているだけであり、他の時間間隔におけるセル電子の他の直接転送の説明を省略する。そして、メモリユニットＵｋ１，Ｕｋ２，Ｕｋ２，...，Ｕｋ９の空間領域表現において、メモリユニットＵｋ３，Ｕｋ６，Ｕｋ９，Ｕｋ１２は、セル電子が消失した特定のタイミングにおけるダミーセルＤとして示される。なぜならば、ダミーセルＤでは、ダミーセルＤの対応する浮遊ゲート電極からの電界によるトンネル効果によって、時系列的に先行したクロック信号により蓄積されたセル電子がダミーセルＤの隣接浮遊ゲート電極から既に排出されているからである。ダミーセルＤの位置は、１次元配列された信号電荷の隊列行進に伴い進行する。
【００４３】
（ａ）最初に、図１１に示すように、ｔｋ０〜ｔｋ１間の時間間隔で、中間（Ｍ）レベルのクロック信号がメモリユニットＵｋ１における各制御ゲート電極に同時に印加されることを想定する。そして、図１１に示したｔｋ１〜ｔｋ２間である次の時間間隔で、高（Ｌ）レベルのクロック信号がメモリユニットＵｋ１における各制御ゲート電極に同時に印加される。更に、Ｍレベル信号がメモリユニットＵｋ２における各制御ゲート電極に同時に印加される。この状態で、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に形成されない。浮遊ゲート電極１９ｋ２のセル電子は時系列的に先行したクロック信号によりトンネル効果によって浮遊ゲート電極１９ｋ２から既に排出されているので、電子は浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９ｋ２から浮遊ゲート電極１９ｋ１へ逆方向にトンネルできない。浮遊ゲート電極１９ｋ２は、ｔｋ１〜ｔｋ２間の時間間隔においてダミーセルＤとして機能する。
【００４４】
（ｂ）図１１に示したｔｋ２〜ｔｋ３間である更に次の時間間隔において、メモリユニットＵｋ１における各制御ゲート電極に対して、電極間誘電膜２６を介して浮遊ゲート電極の電位を制御するように低（Ｌ）レベルのクロック信号がそれぞれ印加される。一方、ｔｋ２〜ｔｋ３間である同じ時間間隔で、メモリユニットＵｋ２における各制御ゲート電極に対して、Ｈレベル信号が同時に印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９ｋ１から浮遊ゲート電極１９ｋ２へトンネルする。セル電子のトンネル転送は、図１１の下部に示すように、空間領域における矢印で示されている。そして、信号電荷はメモリユニット・アレイの右端に向けて隊列行進し、バイトサイズ又はワードサイズ単位の情報はクロック信号に同期して転送される。ｔｋ２〜ｔｋ３間である同じ時間間隔で、メモリユニットＵｋ３における各制御ゲート電極に対して、Ｍレベル信号が同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ２と浮遊ゲート電極１９ｋ３の間に形成されない。浮遊ゲート電極１９ｋ３のセル電子は時系列的に先行したクロック信号によりトンネル効果によって浮遊ゲート電極１９ｋ３から既に排出されているので、電子は浮遊ゲート電極１９ｋ２と浮遊ゲート電極１９ｋ３の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９ｋ３から浮遊ゲート電極１９ｋ２へ逆方向にトンネルできない。浮遊ゲート電極１９ｋ３は、ｔｋ２〜ｔｋ３間の時間間隔においてダミーセルＤとして機能する。
【００４５】
（ｃ）図１１に示したｔｋ３〜ｔｋ４間である更に次の時間間隔で、メモリユニットＵｋ１における各制御ゲート電極に対して、電極間誘電膜を介して浮遊ゲート電極１９ｋ１の電位を制御するように、Ｍレベル信号がそれぞれ印加される。一方、ｔｋ３〜ｔｋ４間である同じ次の時間間隔で、メモリユニットＵｋ２における各制御ゲート電極に対して、電極間誘電膜を介して浮遊ゲート電極１９ｋ２の電位を制御するように、Ｌレベル信号がそれぞれ印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に形成されないので、ｔｋ２〜ｔｋ３間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ１から転送されたセル電子は浮遊ゲート電極１９ｋ２に残存している。即ち、電子は浮遊ゲート電極１９ｋ３と浮遊ゲート電極１９ｋ２の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９ｋ２から浮遊ゲート電極１９ｋ３へ逆方向にトンネルできない。更に、ｔｋ３〜ｔｋ４間である同じ時間間隔で、メモリユニットＵｋ３における各制御ゲート電極に対して、Ｈレベル信号が同時に印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ２と浮遊ゲート電極１９ｋ３の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ２と浮遊ゲート電極１９ｋ３の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９ｋ２から浮遊ゲート電極１９ｋ３へトンネルする。なぜならば、Ｌレベルのクロック信号が浮遊ゲート電極１９ｋ２の電位を制御するようにそれぞれ印加されるからである。そして、１次元配列された信号電荷のそれぞれは、メモリユニット・アレイの右端に向けて隊列行進し、隊列を組んだバイトサイズ又はワードサイズ単位の情報がクロック信号に同期して転送される。一方、ｔｋ３〜ｔｋ４間である同じ時間間隔で、メモリユニットＵｋ４における各制御ゲート電極に対して、Ｍレベル信号が同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ３と浮遊ゲート電極１９ｋ４の間に形成されない。しかも、浮遊ゲート電極１９ｋ４のセル電子はｔｋ２〜ｔｋ３間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ４から既に排出されているので、電子は浮遊ゲート電極１９ｋ３と浮遊ゲート電極１９ｋ４の間に挿入されたユニット間誘電膜２６を介して、浮遊ゲート電極１９ｋ４から浮遊ゲート電極１９ｋ３へ逆方向にトンネルできない。浮遊ゲート電極１９ｋ４は、ｔ１〜ｔ２間の時間間隔においてダミーセルＤとして機能する。
【００４６】
（ｄ）図１１に示したｔｋ４〜ｔｋ５間である更に次の時間間隔で、メモリユニットＵｋ１における各制御ゲート電極に対して、浮遊ゲート電極１９ｋ１の電位を制御するように、Ｈレベル信号がそれぞれ印加される。一方、ｔｋ４〜ｔｋ５間である同じ次の時間間隔で、メモリユニットＵｋ２における各制御ゲート電極に対して、Ｍレベル信号が、浮遊ゲート電極１９ｋ２の電位を制御するようにそれぞれ印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に形成されない。しかも、ｔｋ１〜ｔｋ４間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ２のセル電子は浮遊ゲート電極１９ｋ３から既に排出されているので、電子は浮遊ゲート電極１９ｋ２から浮遊ゲート電極１９ｋ３へ逆方向にトンネルできない。浮遊ゲート電極１９ｋ２は、ｔｋ４〜ｔｋ５間の時間間隔でダミーセルＤとして機能する。一方、ｔｋ４〜ｔｋ５間である同じ次の時間間隔で、メモリユニットＵｋ３における各制御ゲート電極に対して、Ｌレベル信号が、浮遊ゲート電極１９ｋ３の電位を制御するようにそれぞれ印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ２と浮遊ゲート電極１９ｋ３の間に形成されないので、ｔｋ１〜ｔｋ４間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ２から転送されたセル電子は浮遊ゲート電極１９ｋ３に残存しているが、電子は浮遊ゲート電極１９ｋ３から浮遊ゲート電極１９ｋ２へ逆方向にトンネルできない。更に、ｔｋ４〜ｔｋ５間である同じ時間間隔で、メモリユニットＵｋｋ４における各制御ゲート電極に対して、Ｈレベル信号が同時に印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ３と浮遊ゲート電極１９ｋ４の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ３から浮遊ゲート電極１９ｋ４へトンネルする。なぜならば、Ｌレベルのクロック信号が、浮遊ゲート電極１９ｋ３の電位を制御するようにそれぞれ印加されるからである。そして、信号電荷は、メモリユニット・アレイの右端に向けて隊列行進し、隊列を組んだバイトサイズ又はワードサイズ単位の情報がクロック信号に同期して転送される。更に、ｔｋ４〜ｔｋ５間である同じ時間間隔で、メモリユニットＵｋ５における各制御ゲート電極に対して、Ｍレベル信号が同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ４と浮遊ゲート電極１９ｋ５の間に形成されない。しかも、ｔ３〜ｔｋ４間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ５のセル電子は浮遊ゲート電極１９ｋ６から既に排出されているので、電子は浮遊ゲート電極１９ｋ５から浮遊ゲート電極１９ｋ４へ逆方向にトンネルできない。浮遊ゲート電極１９ｋ５は、ｔｋ４〜ｔｋ５間の時間間隔においてダミーセルＤとして機能する。
【００４７】
（ｅ）図１１に示したｔｋ５〜ｔｋ６間である更に次の時間間隔で、メモリユニットＵｋ１における制御ゲート電極に対して、Ｌレベル信号が、浮遊ゲート電極の電位を制御するように印加される。一方、ｔｋ５〜ｔｋ６間の時間間隔で、メモリユニットＵｋ２における制御ゲート電極に対して、Ｈレベル信号が印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ１から浮遊ゲート電極１９ｋ２へトンネルする。図１１の下部における左側の矢印は、セル電子のトンネル転送を表現している。ｔｋ２〜ｔｋ６間の時間間隔で、メモリユニットＵｋ３における制御ゲート電極に対して、Ｍレベル信号が印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ２と浮遊ゲート電極１９ｋ３の間に形成されない。しかも、浮遊ゲート電極１９ｋ３のセル電子は、時系列的に先行したクロック信号によりトンネル効果によって浮遊ゲート電極１９ｋ３から既に排出されているので、電子は浮遊ゲート電極１９ｋ３から浮遊ゲート電極１９ｋ２へ逆方向にトンネルできない。浮遊ゲート電極１９ｋ３は、ｔｋ５〜ｔｋ６間の時間間隔でダミーセルＤとして機能する。
【００４８】
一方、ｔｋ５〜ｔｋ６間の時間間隔で、メモリユニットＵｋ４における制御ゲート電極に対して、Ｌレベル信号が、浮遊ゲート電極１９ｋ４の電位を制御するように印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ３と浮遊ゲート電極１９ｋ４の間に形成されないので、ｔｋ４〜ｔｋ５間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ３から転送されたセル電子は浮遊ゲート電極１９ｋ４に残存しているが、電子は浮遊ゲート電極１９ｋ４から浮遊ゲート電極１９ｋ３へ逆方向にトンネルできない。更に、ｔｋ５〜ｔｋ６間の時間間隔で、メモリユニットＵｋ５における制御ゲート電極に対してＨレベル信号が印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ４と浮遊ゲート電極１９ｋ５の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ４から浮遊ゲート電極１９ｋ５へトンネルする。なぜならば、Ｌレベルのクロック信号が、浮遊ゲート電極１９ｋ４の電位を制御するように印加されるからである。図１１の下部における右側の矢印は、セル電子のトンネル転送を表現している。そして、１次元配列された信号電荷は、メモリユニット・アレイの右端に向けて隊列行進し、隊列を組んだバイトサイズ又はワードサイズ単位の情報がクロック信号に同期して転送される。更に、ｔｋ５〜ｔｋ６間の時間間隔で、メモリユニットＵｋ６における制御ゲート電極に対して、Ｍレベル信号が印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ５と浮遊ゲート電極１９ｋ６の間に形成されない。しかも、ｔｋ４〜ｔｋ５間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ６のセル電子は浮遊ゲート電極１９ｋ６から既に排出されているので、電子は浮遊ゲート電極１９ｋ６から浮遊ゲート電極１９ｋ５へ逆方向にトンネルできない。浮遊ゲート電極１９ｋ６は、ｔｋ６〜ｔｋ６間の時間間隔においてダミーセルＤとして機能する。
【００４９】
（ｆ）図１１に示したｔｋ６〜ｔｋ７間である更に次の時間間隔で、メモリユニットＵｋ１における制御ゲート電極に対して、Ｍレベル信号が、浮遊ゲート電極１９ｋ１の電位を制御するように印加される。一方、ｔｋ６〜ｔｋ７間の時間間隔で、メモリユニットＵｋ２における制御ゲート電極に対して、Ｌレベル信号が、浮遊ゲート電極１９ｋ２の電位を制御するように印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に形成されないので、ｔｋ５〜ｔｋ６間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ１から転送されたセル電子は浮遊ゲート電極１９ｋ２に残存しているが、電子は浮遊ゲート電極１９ｋ２から浮遊ゲート電極１９ｋ１へ逆方向にトンネルできない。更に、ｔｋ６〜ｔｋ７間の時間間隔で、メモリユニットＵｋ３における制御ゲート電極に対して、Ｈレベル信号が印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ２と浮遊ゲート電極１９ｋ３の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ２から浮遊ゲート電極１９ｋ３へトンネルする。なぜならば、Ｌレベルのクロック信号が浮遊ゲート電極１９ｋ２の電位を制御するように印加されるからである。一方、ｔｋ６〜ｔｋ７間の時間間隔で、メモリユニットＵｋ４における制御ゲート電極に対して、Ｍレベル信号が印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ３と浮遊ゲート電極１９ｋ４の間に形成されない。しかも、ｔｋ５〜ｔｋ６間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ４のセル電子は浮遊ゲート電極１９ｋ５から既に排出されているので、電子は浮遊ゲート電極１９ｋ４から浮遊ゲート電極１９ｋ３へ逆方向にトンネルできない。浮遊ゲート電極１９ｋ４は、ｔｋ６〜ｔｋ７間の時間間隔でダミーセルＤとして機能する。
【００５０】
一方、ｔｋ６〜ｔｋ７間の時間間隔で、メモリユニットＵｋ５における制御ゲート電極に対して、Ｌレベル信号が、浮遊ゲート電極１９ｋ５の電位を制御するように印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ４と浮遊ゲート電極１９ｋ５の間に形成されないので、ｔｋ５〜ｔｋ６間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ４から転送されたセル電子は浮遊ゲート電極１９ｋ５に残存しているが、電子は浮遊ゲート電極１９ｋ５から浮遊ゲート電極１９ｋ４へ逆方向にトンネルできない。更に、ｔｋ６〜ｔｋ７間の時間間隔で、メモリユニットＵｋ６における制御ゲート電極に対して、Ｈレベル信号が印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ５と浮遊ゲート電極１９ｋ６の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ５から浮遊ゲート電極１９ｋ６へトンネルする。なぜならば、Ｌレベルのクロック信号が、浮遊ゲート電極１９ｋ５の電位を制御するように印加されるからである。そして、１次元配列された信号電荷は、メモリユニット・アレイの右端に向けて隊列行進し、隊列を組んだバイトサイズ又はワードサイズ単位の情報がクロック信号に同期して転送される。更に、ｔｋ６〜ｔｋ７間の時間間隔で、メモリユニットＵｋ７における制御ゲート電極に対して、Ｍレベル信号が印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ６と浮遊ゲート電極１９ｋ７の間に形成されない。しかも、ｔｋ５〜ｔｋ６間となる時系列的に先行した時間で浮遊ゲート電極１９ｋ７のセル電子は既に排出されているので、電子は浮遊ゲート電極１９ｋ７から浮遊ゲート電極１９ｋ６へ逆方向にトンネルできない。浮遊ゲート電極１９ｋ７は、ｔｋ６〜ｔｋ７間の時間間隔でダミーセルＤとして機能する。
【００５１】
（ｇ）図１１に示したｔｋ７〜ｔｋ８間である更に次の時間間隔で、メモリユニットＵｋ１における制御ゲート電極に対して、浮遊ゲート電極１９ｋ１の電位を制御するようにＨレベル信号が印加される。一方、ｔｋ７〜ｔｋ８間の時間間隔で、メモリユニットＵｋ２における制御ゲート電極に対して、浮遊ゲート電極１９ｋ２の電位を制御するようにＭレベル信号が印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に形成されない。しかも、ｔｋ７〜ｔｋ８間の時間間隔で、浮遊ゲート電極１９ｋ２はダミーセルＤとして機能しているので、電子は浮遊ゲート電極１９ｋ２から浮遊ゲート電極１９ｋ３へ逆方向にトンネルできない。一方、ｔｋ７〜ｔｋ８間の時間間隔で、メモリユニットＵｋ３における制御ゲート電極に対して、浮遊ゲート電極１９ｋ３の電位を制御するようにＬレベル信号が印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ２と浮遊ゲート電極１９ｋ３の間に形成されないので、電子は浮遊ゲート電極１９ｋ３から浮遊ゲート電極１９ｋ２へ逆方向にトンネルできない。更に、ｔｋ７〜ｔｋ８間の時間間隔で、メモリユニットＵｋ４における制御ゲート電極に対して、Ｈレベル信号が印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ３と浮遊ゲート電極１９ｋ４の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ３から浮遊ゲート電極１９ｋ４へトンネルする。更に、ｔｋ７〜ｔｋ８間の時間間隔で、メモリユニットＵｋ５における制御ゲート電極に対して、Ｍレベル信号が印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ４と浮遊ゲート電極１９ｋ５の間に形成されない。しかも、ｔｋ７〜ｔｋ８間の時間間隔で浮遊ゲート電極１９ｋ５がダミーセルＤとして機能しているので、電子は浮遊ゲート電極１９ｋ５から浮遊ゲート電極１９ｋ４へ逆方向にトンネルできない。
【００５２】
一方、ｔｋ７〜ｔｋ８間の時間間隔で、メモリユニットＵｋ６における制御ゲート電極に対して、浮遊ゲート電極１９ｋ６の電位を制御するようにＬレベル信号が印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ５と浮遊ゲート電極１９ｋ６の間に形成されないので、電子は浮遊ゲート電極１９ｋ６から浮遊ゲート電極１９ｋ５へ逆方向にトンネルできない。更に、ｔｋ７〜ｔｋ８間の時間間隔で、メモリユニットＵｋ７における制御ゲート電極に対して、Ｈレベル信号が印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ６と浮遊ゲート電極１９ｋ７の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ６から浮遊ゲート電極１９ｋ７へトンネルする。なぜならば、Ｌレベルのクロック信号が、浮遊ゲート電極１９ｋ６の電位を制御するように印加されるからである。そして、１次元配列された信号電荷は、メモリユニット・アレイの右端に向けて隊列行進し、隊列を組んだバイトサイズ又はワードサイズ単位の情報がクロック信号に同期して転送される。更に、ｔｋ７〜ｔｋ８間の時間間隔で、メモリユニットＵｋ８における制御ゲート電極に対して、Ｍレベル信号が印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ７と浮遊ゲート電極１９ｋ８の間に形成されない。しかも、浮遊ゲート電極１９ｋ８は、ｔｋ７〜ｔｋ８間の時間間隔でダミーセルＤとして機能しているので、電子は浮遊ゲート電極１９ｋ８から浮遊ゲート電極１９ｋ７へ逆方向にトンネルできない。
【００５３】
（ｈ）図１１に示したｔｋ８〜ｔｋ９間である更に次の時間間隔で、メモリユニットＵｋ１における制御ゲート電極に対して、浮遊ゲート電極の電位を制御するようにＬレベル信号が印加される。一方、ｔｋ８〜ｔｋ９間の時間間隔で、メモリユニットＵｋ２における制御ゲート電極に対して、Ｈレベル信号が印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ１と浮遊ゲート電極１９ｋ２の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ１から浮遊ゲート電極１９ｋ２へトンネルする。図１１の下部の左側の矢印は、セル電子のトンネル転送を表現している。ｔｋ２〜ｔｋ９間の時間間隔で、メモリユニットＵｋ３における制御ゲート電極に対して、Ｍレベル信号が印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ２と浮遊ゲート電極１９ｋ３の間に形成されない。しかも、浮遊ゲート電極１９ｋ３は、ｔｋ８〜ｔｋ９間の時間間隔でダミーセルＤとして機能しているので、電子は浮遊ゲート電極１９ｋ３から浮遊ゲート電極１９ｋ２へ逆方向にトンネルできない。
【００５４】
一方、ｔｋ８〜ｔｋ９間の時間間隔で、メモリユニットＵｋ４における制御ゲート電極に対して、浮遊ゲート電極１９ｋ４の電位を制御するようにＬレベル信号が印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ３と浮遊ゲート電極１９ｋ４の間に形成されないので、電子は浮遊ゲート電極１９ｋ４から浮遊ゲート電極１９ｋ３へ逆方向にトンネルできない。更に、ｔｋ８〜ｔｋ９間の時間間隔で、メモリユニットＵｋ５における制御ゲート電極に対して、Ｈレベル信号が印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ４と浮遊ゲート電極１９ｋ５の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ４から浮遊ゲート電極１９ｋ５へトンネルする。なぜならば、Ｌレベルのクロック信号が、浮遊ゲート電極１９ｋ４の電位を制御するように印加されるからである。図１１の下部の中央の矢印は、セル電子のトンネル転送を表現している。更に、ｔｋ８〜ｔｋ９間の時間間隔で、メモリユニットＵｋ６における制御ゲート電極に対して、Ｍレベル信号が印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ５と浮遊ゲート電極１９ｋ６の間に形成されない。しかも、ｔｋ８〜ｔｋ９間の時間間隔で、浮遊ゲート電極１９ｋ６はダミーセルＤとして機能しているので、電子は浮遊ゲート電極１９ｋ６から浮遊ゲート電極１９ｋ５へ逆方向にトンネルできない。
【００５５】
一方、ｔｋ８〜ｔｋ９間の時間間隔で、メモリユニットＵｋ７における制御ゲート電極に対して、浮遊ゲート電極１９ｋ７の電位を制御するようにＬレベル信号が印加される。量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ６と浮遊ゲート電極１９ｋ７の間に形成されないので、電子は浮遊ゲート電極１９ｋ７から浮遊ゲート電極１９ｋ６へ逆方向にトンネルできない。更に、ｔｋ８〜ｔｋ９間の時間間隔で、メモリユニットＵｋ８における制御ゲート電極に対して、Ｈレベル信号が印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９ｋ７と浮遊ゲート電極１９ｋ８の間に印加されるので、セル電子は浮遊ゲート電極１９ｋ７から浮遊ゲート電極１９ｋ８へトンネルする。なぜならば、Ｌレベルのクロック信号が、浮遊ゲート電極１９ｋ７の電位を制御するように印加されるからである。図１１の下部の右側の矢印は、セル電子のトンネル転送を表現している。そして、１次元配列された信号電荷は、メモリユニット・アレイの右端に向けて隊列行進し、隊列を組んだバイトサイズ又はワードサイズ単位の情報がクロック信号に同期して転送される。更に、ｔｋ８〜ｔｋ９間の時間間隔で、メモリユニットＵｋ９における制御ゲート電極に対して、Ｍレベル信号が印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９ｋ８と浮遊ゲート電極１９ｋ９の間に形成されない。しかも、浮遊ゲート電極１９ｋ９は、ｔｋ８〜ｔｋ９間の時間間隔でダミーセルＤとして機能しているので、電子は浮遊ゲート電極１９ｋ９から浮遊ゲート電極１９ｋ８へ逆方向にトンネルできない。
【００５６】
（理想的な場合における三相二値クロックを用いた直接転送）
図８〜図１１において、低（Ｌ）レベル、中間（Ｍ）レベル、高（Ｌ）レベルの三値化レベル間で変動する三相三値クロックが、隊列行進方向に沿って先行列のメモリユニットからセル電子が逆方向に転送されるのを阻止するために採用されている。しかしながら、時系列的に先行したクロック信号により、先行列のメモリユニットに割り当てられた浮遊ゲート電極に蓄積されたセル電子が、更に先行列のメモリユニットに割り当てられた隣接する浮遊ゲート電極から既に完全に排出されたような、セル電子が完全に消失した理想的なダミーセルを採用するスキームを用いれば、量子トンネル効果を生じさせるのに十分な電界が、対象となる浮遊ゲート電極と先行列の浮遊ゲート電極の間に形成される場合であっても、図１５（ａ）〜図１５（ｃ）に示すような三相二値クロックを使用できる。なぜならば、先行列の浮遊ゲート電極から対象となる浮遊ゲート電極へ逆方向にトンネルすることが可能なセル電子が無いからである。
【００５７】
図１５（ａ）〜図１５（ｃ）において、高（Ｌ）レベルと低（Ｌ）レベルの間で定義される電位Ｖ２は、図６に示した構成において、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間をそれぞれ通り抜けるセル電子の量子トンネル効果を生じさせるのに十分大きな電界となるように決定されている。
【００５８】
図１５（ａ）に示すように、ｔ０〜ｔ２間の時間間隔で、第一相制御信号ＣＬＯＣＫ１はＬレベルである。時間ｔ２で、第一相制御信号ＣＬＯＣＫ１は、高（Ｌ）レベルへ段階的に上昇し、Ｈレベルをｔ３まで維持する。そして、時間ｔ３で、第一相制御信号ＣＬＯＣＫ１は、Ｌレベルへ段階的に下降する。ｔ０〜ｔ３間の時間間隔は、クロック周期τｃｌｏｃｋとして定義される。そして、図４（ａ）において、ｔ１−ｔ０（＝ｔ２−ｔ１＝ｔ３−ｔ２）が、クロック周期τｃｌｏｃｋの１／３（＝τｃｌｏｃｋ／３）と定義される。
【００５９】
これに対して、図１５（ｂ）に示すように、ｔ０〜ｔ１間の時間間隔で、第二相制御信号ＣＬＯＣＫ２はＨレベルである。時間ｔ１で、第二相制御信号ＣＬＯＣＫ２は、Ｌレベルへ段階的に下降し、Ｌレベルをｔ３まで維持する。時間ｔ３で、第二相制御信号ＣＬＯＣＫ２は、Ｈレベルへ段階的に上昇する。一方、図１５（ｃ）に示すように、ｔ０〜ｔ１間の時間間隔で、第三相制御信号ＣＬＯＣＫ３はＬレベルである。時間ｔ１で、第三相制御信号ＣＬＯＣＫ３は、Ｈレベルへ段階的に上昇し、Ｈレベルをｔ２まで維持する。時間ｔ２で、第三相制御信号ＣＬＯＣＫ３は、Ｌレベルへ段階的に下降し、Ｌレベルをｔ３まで維持する。
【００６０】
-- --ｔ０〜ｔ１間-- --
図１５（ａ）〜図１５（ｃ）に示したｔ０〜ｔ１間の時間間隔で、メモリユニットＵｋ（２ｊ−２）における各制御ゲート電極に対して、図１２に示すように、電極間誘電膜を介して浮遊ゲート電極の電位を同時に制御するように、Ｌレベルの第一相制御信号ＣＬＯＣＫ１がそれぞれ印加される。一方、ｔ０〜ｔ１間である同じ時間間隔で、メモリユニットＵｋ（２ｊ−１）における各制御ゲート電極に対して、Ｈレベルの２番目の第一相制御信号ＣＬＯＣＫ１が、図１２に示すように、制御線Ｂ２ｊ−１を経由して同時に印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間に印加されるので、セル電子は浮遊ゲート電極１９２ｊ−２から浮遊ゲート電極１９２ｊ−１へトンネルする。
【００６１】
ｔ０〜ｔ１間である同じ時間間隔で、メモリユニットＵｋ，２ｊにおける各制御ゲート電極に対して、Ｌレベルの第三相制御信号ＣＬＯＣＫ３が、制御線Ｂ２ｊを経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間に生じるが、電子は浮遊ゲート電極１９２ｊから浮遊ゲート電極１９２ｊ−１へ逆方向にトンネルできない。なぜならば、時系列的に先行した第三制御信号ＣＬＯＣＫ３により、浮遊ゲート電極１９２ｊのセル電子はトンネル効果によって浮遊ゲート電極１９２ｊから既に完全に排出されており、ｔ０〜ｔ１間の時間間隔で、浮遊ゲート電極１９２ｊは、理想的なダミーセルとして機能しているからである。
【００６２】
同様に、ｔ０〜ｔ１間である同じ時間間隔で、図１２に示すように、メモリユニットＵｋ，２ｊ＋１における各制御ゲート電極に対して、Ｌレベルの第一相制御信号ＣＬＯＣＫ１が制御線Ｂ２ｊ＋１を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間に形成されない。電子は浮遊ゲート電極１９２ｊ＋１から浮遊ゲート電極１９２ｊへ逆方向にトンネルできず、時系列的に先行した第三制御信号ＣＬＯＣＫ３により、トンネル効果によって浮遊ゲート電極１９２ｊから完全に転送されたセル電子は浮遊ゲート電極１９２ｊ＋１に完全に残存している。
【００６３】
これとは逆に、ｔ０〜ｔ１間である同じ時間間隔で、図１２に示すように、メモリユニットＵｋ，２ｊ＋２における各制御ゲート電極に対して、Ｈレベルの２番目の第一相制御信号ＣＬＯＣＫ１が制御線Ｂ２ｊ＋２を経由して同時に印加される。浮遊ゲート電極１９２ｊ＋１に蓄積されたセル電子の量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ＋１と浮遊ゲート電極１９２ｊ＋２の間に印加されるので、セル電子は浮遊ゲート電極１９２ｊ＋１から浮遊ゲート電極１９２ｊ＋２へトンネルする。一方、メモリユニットＵｋ，２ｊ＋３における各制御ゲート電極に対して、Ｌレベルの第三相制御信号ＣＬＯＣＫ３が制御線Ｂ２ｊ＋３を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ＋２と浮遊ゲート電極１９２ｊ＋３の間に生じるが、電子は浮遊ゲート電極１９２ｊ＋３から浮遊ゲート電極１９２ｊ＋２へ逆方向にトンネルできない。なぜならば、時系列的に先行した第三相制御信号ＣＬＯＣＫ３により、浮遊ゲート電極１９２ｊ＋３のセル電子はトンネル効果によって次の列の浮遊ゲート電極から既に完全に排出されており、ｔ０〜ｔ１間の時間間隔で、浮遊ゲート電極１９２ｊ＋３は理想的なダミーセルとして機能しているからである。
【００６４】
-- --ｔ１〜ｔ２間-- --
図１５（ａ）〜図１５（ｃ）に示したｔ１〜ｔ２間である次の時間間隔で、メモリユニットＵｋ（２ｊ−２）における各制御ゲート電極に対して、Ｌレベルの第一相制御信号ＣＬＯＣＫ１が、図１３に示すように、電極間誘電膜を介して浮遊ゲート電極１９２ｊ−２の電位を同時に制御するようにそれぞれ印加される。一方、ｔ１〜ｔ２間である同じ次の時間間隔で、メモリユニットＵｋ（２ｊ−１）における各制御ゲート電極に対して、Ｌレベルの第二相制御信号ＣＬＯＣＫ２が、図１３に示すように、電極間誘電膜を介して浮遊ゲート電極１９２ｊ−１の電位を同時に制御するようにそれぞれ印加される。この状態で、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間に形成されないので、ｔ０〜ｔ１間となる時系列的に先行した時間で浮遊ゲート電極１９２ｊ−２から完全に転送されたセル電子は浮遊ゲート電極１９２ｊ−１に完全に残存する。即ち、電子は浮遊ゲート電極１９２ｊ−１から浮遊ゲート電極１９２ｊへ逆方向にトンネルできない。
【００６５】
ｔ１〜ｔ２間である同じ時間間隔で、メモリユニットＵｋ２ｊにおける各制御ゲート電極に対して、Ｈレベルの第三相制御信号ＣＬＯＣＫ３が、図１３に示すように制御線Ｂ２ｊを経由して同時に印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間に印加されるので、セル電子は浮遊ゲート電極１９２ｊ−１から浮遊ゲート電極１９２ｊへトンネルする。なぜならば、Ｌレベルの第二相制御信号ＣＬＯＣＫ２が、浮遊ゲート電極１９２ｊ−１の電位を同時に制御するようにそれぞれ印加されるからである。
【００６６】
ｔ１〜ｔ２間である同じ時間間隔で、メモリユニットＵｋ，２ｊにおける各制御ゲート電極に対して、Ｌレベルの第一相制御信号ＣＬＯＣＫ１が、制御線Ｂ２ｊ＋１を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間に生じるが、電子は浮遊ゲート電極１９２ｊ＋１から浮遊ゲート電極１９２ｊへ逆方向にトンネルできない。なぜならば、浮遊ゲート電極１９２ｊ＋１におけるセル電子はｔ０〜ｔ１間となる時系列的に先行した時間で浮遊ゲート電極１９２ｊ＋１から既に完全に排出されており、浮遊ゲート電極１９２ｊ＋１は、ｔ１〜ｔ２間の時間間隔で理想的なダミーセルとして機能しているからである。
【００６７】
同様に、ｔ１〜ｔ２間である同じ時間間隔で、図１３に示すように、メモリユニットＵｋ，２ｊ＋２における各制御ゲート電極に対して、Ｌレベルの第二相制御信号ＣＬＯＣＫ２が制御線Ｂ２ｊ＋２を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊ＋１と浮遊ゲート電極１９２ｊ＋２の間に形成されない。電子は浮遊ゲート電極１９２ｊ＋２から浮遊ゲート電極１９２ｊ＋１へ逆方向にトンネルできず、ｔ０〜ｔ１間となる時系列的に先行した時間で浮遊ゲート電極１９２ｊ＋１から完全に転送されたセル電子は、浮遊ゲート電極１９２ｊ＋２に完全に残存している。
【００６８】
これとは逆に、ｔ１〜ｔ２間である同じ時間間隔で、図１３に示すように、メモリユニットＵｋ，２ｊ＋３における各制御ゲート電極に対して、Ｈレベルの第三相制御信号ＣＬＯＣＫ３が制御線Ｂ２ｊ＋３を経由して同時に印加される。浮遊ゲート電極１９２ｊ＋２に蓄積されたセル電子の量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ＋２と浮遊ゲート電極１９２ｊ＋３の間に印加されるので、セル電子は浮遊ゲート電極１９２ｊ＋２から浮遊ゲート電極１９２ｊ＋３へトンネルする。
【００６９】
-- --ｔ２〜ｔ３間-- --
図１５（ａ）〜図１５（ｃ）に示したｔ２〜ｔ３間である更に次の時間間隔において、メモリユニットＵｋ（２ｊ−２）における各制御ゲート電極に対して、高（Ｌ）レベルの第一相制御信号ＣＬＯＣＫ１が、図１４に示すように電極間誘電膜を介して浮遊ゲート電極１９２ｊ−２の電位を同時に制御するようにそれぞれ印加される。一方、ｔ２〜ｔ３間である同じ次の時間間隔で、メモリユニットＵｋ（２ｊ−１）における各制御ゲート電極に対して、Ｌレベルの第二相制御信号ＣＬＯＣＫ２が、図１４に示すように電極間誘電膜を介して浮遊ゲート電極１９２ｊ−１の電位を同時に制御するようにそれぞれ印加される。この状態では、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間に生じるが、電子は浮遊ゲート電極１９２ｊ−１から浮遊ゲート電極１９２ｊへ逆方向にトンネルできない。なぜならば、浮遊ゲート電極１９２ｊ−１のセル電子は、ｔ１〜ｔ２間となる時系列的に先行した時間で浮遊ゲート電極１９２ｊから既に完全に排出されており、浮遊ゲート電極１９２ｊ−１は、ｔ２〜ｔ３間の時間間隔で理想的なダミーセルとして機能しているからである。
【００７０】
一方、ｔ２〜ｔ３間である同じ次の時間間隔で、メモリユニットＵｋ２ｊにおける各制御ゲート電極に対して、Ｌレベルの第三相制御信号ＣＬＯＣＫ３が、図１４に示すように電極間誘電膜を介して浮遊ゲート電極１９２ｊの電位を同時に制御するようにそれぞれ印加される。この状態では、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊの間に形成されないので、ｔ１〜ｔ２間となる時系列的に先行した時間で、浮遊ゲート電極１９２ｊ―１から完全に転送されたセル電子は浮遊ゲート電極１９２ｊに完全に残存して、電子は浮遊ゲート電極１９２ｊから浮遊ゲート電極１９２ｊ−１へ逆方向にトンネルできない。
【００７１】
ｔ２〜ｔ３間である同じ時間間隔で、メモリユニットＵｋ（２ｊ＋１）における各制御ゲート電極に対して、Ｈレベルの第一相制御信号ＣＬＯＣＫ１が、図１４に示すように制御線Ｂ（２ｊ＋１）を経由して同時に印加される。そして、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９（２ｊ＋１）の間に印加されるので、セル電子は浮遊ゲート電極１９２ｊから浮遊ゲート電極１９（２ｊ＋１）へトンネルする。なぜならば、Ｌレベルの第三相制御信号ＣＬＯＣＫ３が、浮遊ゲート電極１９２ｊの電位を同時に制御するようにそれぞれ印加されるからである。
【００７２】
ｔ２〜ｔ３間である同じ時間間隔で、メモリユニットＵｋ，（２ｊ＋２）における各制御ゲート電極に対して、Ｌレベルの第二相制御信号ＣＬＯＣＫ２が、制御線Ｂ（２ｊ＋２）を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界が、浮遊ゲート電極１９（２ｊ＋１）と浮遊ゲート電極１９（２ｊ＋２）の間に生じるが、電子は浮遊ゲート電極１９（２ｊ＋２）から浮遊ゲート電極１９（２ｊ＋１）へ逆方向にトンネルできない。なぜならば、浮遊ゲート電極１９（２ｊ＋２）のセル電子が、ｔ１〜ｔ２間となる時系列的に先行した時間で浮遊ゲート電極（２ｊ＋３）から既に完全に排出されており、浮遊ゲート電極１９（２ｊ＋２）は、ｔ２〜ｔ３間の時間間隔において理想的なダミーセルとして機能しているからである。
【００７３】
同様に、ｔ２〜ｔ３間である同じ時間間隔で、図１４に示すように、メモリユニットＵｋ，（２ｊ＋３）における各制御ゲート電極に対して、Ｌレベルの第三相制御信号ＣＬＯＣＫ３が、制御線Ｂ（２ｊ＋３）を経由して同時に印加されるので、量子トンネル効果を生じさせるのに十分な電界は、浮遊ゲート電極１９（２ｊ＋２）と浮遊ゲート電極１９（２ｊ＋３）の間に形成されない。電子は浮遊ゲート電極１９（２ｊ＋３）から浮遊ゲート電極１９（２ｊ＋２）へ逆方向にトンネルできず、ｔ１〜ｔ２間となる時系列的に先行した時間で浮遊ゲート電極１９（２ｊ＋２）から完全に転送されたセル電子は、浮遊ゲート電極１９（２ｊ＋３）に完全に残存している。
【００７４】
（入力／出力端子カラム）
図３では、入力端子カラムＩ１，・・・，Ｉｋ−１，Ｉｋ，Ｉｋ＋１，・・・，Ｉｍの配列が、左側に配置されたメモリユニットＵ１１，Ｕ（ｋ−１）１，Ｕｋ，１，Ｕ（ｋ＋１）１，・・・，Ｕｍ１の1次元配列の左端に配列され、出力端子カラムＯ１，・・・，Ｏｋ−１，Ｏｋ，Ｏｋ＋１，・・・，Ｏｍの配列が、右側に配置されたメモリユニットＵ１ｎ，Ｕ（ｋ−１）ｎ，Ｕｋ，ｎ，Ｕ（ｋ＋１）ｎ，・・・，Ｕｍｎの1次元配列の右端に配列されたようなトポロジーが一例として示されている。入力端子カラムＩ１，・・・，Ｉｋ−１，Ｉｋ，Ｉｋ＋１，・・・，Ｉｍ及び出力端子カラムＯ１，・・・，Ｏｋ−１，Ｏｋ，Ｏｋ＋１，・・・，Ｏｍの回路トポロジーには多くの構成が使用できるが、図１６では、ｋ行目の入力端子カラムＩｋが、ｋ行目の左側に配置されたメモリユニットＵｋ１の1次元配列の左端に設けられ、且つｋ行目の出力端子カラムＯｋがメモリユニットＵｋ１の1次元配列の右端に設けられた、入力端子カラムＩｋ及び出力端子カラムＯｋの構成の例が示されている。
【００７５】
ｋ行目の入力端子カラムＩｋにおいて、ｎＭＯＳＦＥＴ等の入力用蓄積トランジスタの一群が、列方向（垂直方向）に沿って隣接して１次元配列されている。入力用蓄積トランジスタのゲートのすべてが入力制御線に接続され、且つ、入力用蓄積トランジスタのドレイン領域のすべてが共通接地線に接続されているが、入力用蓄積トランジスタの各ソース領域は、対応する水平入力端子Ｉｋ０，Ｉｋ１，Ｉｋ２，・・・に独立してそれぞれ接続されている。そして、入力用蓄積トランジスタのそれぞれは、複数のメモリユニットを配列したアレイの共通基板１１（図６参照）と、基板上に積層されたゲート絶縁膜と、ゲート絶縁膜上に積層され、入力電子の電荷を蓄積する浮遊ゲート電極と、浮遊ゲート電極上に積層された電極間誘電膜と、電極間誘電膜上に積層され、入力制御線を経由して入力駆動信号が印加される制御ゲート電極とを備える。ｎ＋型半導体の高不純物密度領域の1次元配列は、各入力用蓄積トランジスタのソース領域及びドレイン領域として、ｐ−型半導体基板１１の表面に埋め込まれている。そして、分離されたチャネル領域の配列が、各ソース領域及び対応するドレイン領域の間に定義されるので、入力用蓄積トランジスタの各チャネル領域は、シャロー・トレンチ・アイソレーション（ＳＴＩ）等の素子分離領域によりそれぞれ分離されている。
【００７６】
入力用蓄積トランジスタのゲート構造は、図６に示したビットレベル・セルの積層構造と非常に類似するが、入力用蓄積トランジスタのゲート絶縁膜の厚さは基板絶縁膜１８の厚さよりも薄いので、ホットエレクトロンは、基板１１において定義されたチャネル領域から、対象となる入力用蓄積トランジスタの対応する浮遊ゲート電極へ、入力用蓄積トランジスタのゲート絶縁膜を介してトンネルできる。例えば、ゲート絶縁膜がシリコン酸化膜（ＳｉＯ２膜）等からなる場合、ゲート絶縁膜の厚さは、約１〜１５ｎｍに設定される。入力用蓄積トランジスタのゲート絶縁膜の厚さが基板絶縁膜１８の厚さよりも薄いので、ゲート絶縁膜の直下に配置された基板１１の上面を、基板絶縁膜１８の直下に配置された基板１１の上面よりも高くして、入力端子カラムＩｋに割り当てられた浮遊ゲート電極の垂直方向に測った水平レベルが、メモリユニットＵｋ１に割り当てられた浮遊ゲート電極の垂直方向に測った水平レベルと同じになるように設定している。
【００７７】
入力信号が水平入力端子Ｉｋ０，Ｉｋ１，Ｉｋ２，・・・，Ｉｋ３１を経由して入力用蓄積トランジスタの各ソース領域にそれぞれ出力され、所定の書き込み電圧が入力端子カラムＩｋに配列された複数の入力用蓄積トランジスタのそれぞれの制御ゲート電極に印加されたときに、トンネル電流（ファイラー・ノルドハイム電流）が、基板１１に定義されたチャネル領域から、ゲート絶縁膜を介して、対応する入力用蓄積トランジスタの浮遊ゲート電極へそれぞれ流れ込む。入力電荷は、対応する入力用蓄積トランジスタの浮遊ゲート電極にそれぞれ蓄積される。
【００７８】
図１６に示した複数のメモリユニットを配列したアレイにおいて、複数のメモリユニットを配列したアレイにおける水平データ転送線は、水平入力端子Ｉｋ０，Ｉｋ１，Ｉｋ２，・・・，Ｉｋ３１の各方向に沿って定義され、入力端子カラムＩｋにおける浮遊ゲート電極の１つに蓄積された、入力信号の１つとしての電子電荷は、メモリユニットＵｋ１に定義される隣接浮遊ゲート電極に転送される。電子電荷の転送は、入力端子カラムＩｋの浮遊ゲート電極とメモリユニットＵｋ１の隣接浮遊ゲート電極との間に配置されたユニット間誘電膜２６を通り抜ける電子の量子トンネル効果により実現される。トンネル効果は、図１６に示した制御線Ｂ１を経由して印加されるクロック信号により制御される。
【００７９】
ｋ行目の出力端子カラムＯｋにおいて、入力用蓄積トランジスタの一群と同様に、ｎＭＯＳＦＥＴ等の出力端子トランジスタの一群が、列方向（垂直方向）に沿って隣接して配列されている。出力端子トランジスタのゲートのすべてが出力制御線に接続され、且つ、出力端子トランジスタのソース領域のすべてが共通バイアス線に接続されているが、出力端子トランジスタの各ドレイン領域は、対応する水平出力端子Ｏｋ０，Ｏｋ１，Ｏｋ２，・・・，Ｏｋ３１に独立してそれぞれ接続されている。そして、出力端子トランジスタのそれぞれは、複数のメモリユニットを配列したアレイの共通基板１１（図６参照）と、基板上に積層されたゲート絶縁膜と、ゲート絶縁膜上に積層され、出力電子の電荷を蓄積する浮遊ゲート電極と、浮遊ゲート電極上に積層された電極間誘電膜と、電極間誘電膜上に積層され、出力制御線を経由して出力駆動信号が印加される制御ゲート電極とを備える。ｎ＋型半導体の高不純物密度領域の1次元配列は、各出力端子トランジスタのドレイン領域及びソース領域として、ｐ−型半導体基板１１の表面に埋め込まれている。そして、分離されたチャネル領域の配列が、各ドレイン領域と対応するソース領域との間に定義されるので、出力端子トランジスタの各チャネル領域は、シャロー・トレンチ・アイソレーション（ＳＴＩ）等の素子分離領域によりそれぞれ分離されている。
【００８０】
入力用蓄積トランジスタと同様に、出力端子トランジスタのゲート構造は、図６に示したビットレベル・セルの積層構造と非常に類似するが、ゲート絶縁膜の厚さは基板絶縁膜１８の厚さよりも薄いので、浮遊ゲート電極における各格納状態は、基板１１において定義されたチャネル領域の対応する表面電位にそれぞれ影響を与えることができる。例えば、ゲート絶縁膜がシリコン酸化膜（ＳｉＯ２膜）等からなる場合、ゲート絶縁膜の厚さは、約１〜１５ｎｍに設定される。ゲート絶縁膜の厚さが基板絶縁膜１８の厚さよりも薄いので、ゲート絶縁膜の直下に配置された基板１１の上面を、基板絶縁膜１８の直下に配置された基板１１の上面よりも高くして、出力端子カラムＯｋに割り当てられた浮遊ゲート電極の垂直方向に測った水平レベルは、メモリユニットＵｋ１に割り当てられた浮遊ゲート電極の垂直方向に測った水平レベルと同じになるように設定している。
【００８１】
図１６に示した複数のメモリユニットを配列したアレイにおいて、複数のメモリユニットを配列したアレイにおける水平データ転送線は、水平出力端子Ｏｋ０，Ｏｋ１，Ｏｋ２，・・・，Ｏｋ３１に向かう各方向に沿って定義されるので、複数のメモリユニットを配列したアレイの右端に位置するメモリユニットＵｋ１の浮遊ゲート電極の１つに蓄積され、出力信号の１つとなるセル電子は、出力端子カラムＯｋの浮遊ゲート電極に転送される。セル電子の転送は、右端のメモリユニットの隣接浮遊ゲート電極と出力端子カラムＯｋの浮遊ゲート電極との間に配置されたユニット間誘電膜２６を通り抜けるセル電子の量子トンネル効果により実現される。
【００８２】
そして、所定の読み出し電圧が出力端子トランジスタの各制御ゲート電極に印加される時に、出力信号は、出力端子トランジスタの各ドレイン領域から水平出力端子Ｏｋ０，Ｏｋ１，Ｏｋ２，・・・，Ｏｋ３１を経由して出力できる。なぜならば、各出力端子トランジスタにおけるソース及びドレイン領域間のチャネル領域を流れる各電流は、対応する出力端子トランジスタの浮遊ゲート電極に蓄積された電荷量でそれぞれ決定されるからである。このように、出力端子トランジスタのチャネル領域を流れる電流が検知され、これがバイナリ・コードを形成し、出力端子トランジスタの浮遊ゲート電極に格納されたデータが、出力端子カラムＯｋにより再現される。
【００８３】
（入力端子カラムの他の例）
図１７に示した複数のメモリユニットを配列したアレイにおいて、ｋ行目の入力端子カラムＩｋが、アレイの左側に配置されたｋ行目のメモリユニットＵｋ１の左端に設けられている。ｋ行目の入力端子カラムＩｋにおいて隣接して配列されている入力用蓄積トランジスタの一群を選択する選択トランジスタの組は、入力端子カラムＩｋのいずれかの端で列方向に沿って設けられている。
【００８４】
入力用蓄積トランジスタのゲートは、水平制御端子Ｉｗｋ０，Ｉｗｋ１，Ｉｗｋ２，・・・，Ｉｗｋ３１に接続されている。入力用蓄積トランジスタのそれぞれは、複数のメモリユニットを配列したアレイの共通基板１１（図６参照）と、基板上に積層されたゲート絶縁膜と、ゲート絶縁膜上に積層され、入力電子電荷を蓄積する浮遊ゲート電極と、浮遊ゲート電極上に積層された電極間誘電膜と、電極間誘電膜上に積層され、水平制御端子Ｉｗｋ０，Ｉｗｋ１，Ｉｗｋ２，・・・，Ｉｗｋ３１の１つを経由して入力駆動信号が印加される制御ゲート電極とを備える。ｎ＋型半導体領域が、各入力用蓄積トランジスタのソース／ドレイン領域として、ソース／ドレイン領域間にチャネル領域を実現するように、ｐ−型半導体基板１１の表面に高不純物密度で1次元配列をなして埋め込まれている。入力用蓄積トランジスタのゲート構造は、図６に示したビットレベル・セルの積層構造と非常に類似するが、ゲート絶縁膜の厚さが基板絶縁膜１８の厚さよりも薄いので、ホットエレクトロンは、基板１１から入力用蓄積トランジスタの浮遊ゲート電極へ、ゲート絶縁膜を介してトンネルできる。例えば、ゲート絶縁膜がシリコン酸化膜（ＳｉＯ２膜）等からなる場合、ゲート絶縁膜の厚さは、約１〜１５ｎｍに設定される。ゲート絶縁膜の厚さが基板絶縁膜１８の厚さよりも薄いので、ゲート絶縁膜の直下に配置された基板１１の上面を、基板絶縁膜１８の直下に配置された基板１１の上面より高くして、入力端子カラムＩｋに割り当てられた浮遊ゲート電極の垂直方向に測った水平レベルが、メモリユニットＵｋ１に割り当てられた浮遊ゲート電極の垂直方向に測った水平レベルと同じになるように設定している。
【００８５】
図１７に示した複数のメモリユニットを配列したアレイにおいて、入力端子カラムＩｋの浮遊ゲート電極の１つに蓄積され、入力信号の１つとなる電子電荷は、メモリユニットＵｋ１の隣接浮遊ゲート電極に転送される。電子電荷の転送は、入力端子カラムＩｋの浮遊ゲート電極と隣接したメモリユニットＵｋ１の浮遊ゲート電極との間に配置されたユニット間誘電膜２６を通り抜ける電子の量子トンネル効果により実現される。トンネル効果は、図１７に示すように、制御線Ｂ１を経由して印加されるクロック信号により制御される。
【００８６】
図１７に示すように、一組の選択ゲート線ＳＧＤｋ及びＳＧＳｋが、対応する一組の選択トランジスタの各ゲートにそれぞれ接続されている。ＮＡＮＤフラッシュメモリと同様に、入力メモリユニットＩｋに入力情報を書き込むように、メモリユニット線Ｂ１，Ｂ２，・・・，Ｂ２ｊ−２，Ｂ２ｊ−１，Ｂ２ｊ，Ｂ２ｊ＋１，・・・と平行に走行する入力制御線にページバッファが接続されていてもよい。図１７に示した上側の選択ゲート線ＳＧＤｋは、上側の選択トランジスタのゲートに接続されている。下側の選択ゲート線ＳＧＳｋは、下側の選択トランジスタのゲートに接続されている。上側の選択トランジスタのドレイン電極は、入力制御線に接続されている。上側の選択トランジスタのソース電極は、入力メモリユニットＩｋにおける最上端の入力用蓄積トランジスタのドレイン電極に接続されている。下側の選択トランジスタのドレイン電極は、入力メモリユニットＩｋの最下端の入力用蓄積トランジスタのソース電極に接続されている。下側の選択トランジスタのソース電極は、共通ソース線ＣＳｋに接続されている。
【００８７】
そして、行デコーダ／チャージポンプ回路が、水平制御端子Ｉｗｋ０，Ｉｗｋ１，Ｉｗｋ２，・・・，Ｉｗｋ３１に接続されていてもよい。水平制御端子Ｉｗｋ０，Ｉｗｋ１，Ｉｗｋ２，・・・，Ｉｗｋ３１を介して印加される電位は、入力端子カラムＩｋにおける各浮遊ゲート電極に入力信号を書き込むように、入力端子カラムＩｋを構成する各入力トランジスタの各電子格納状態をそれぞれ制御する。水平制御端子Ｉｗｋ０，Ｉｗｋ１，Ｉｗｋ２，・・・，Ｉｗｋ３１を介して、所定の書き込み電圧が基板１１と入力端子カラムＩｋに配列された複数の入力用蓄積トランジスタのそれぞれの制御ゲート電極との間に印加されたとき、トンネル電流（ファイラー・ノルドハイム電流）がゲート絶縁膜を介して流れる。入力電荷は、対応する入力用蓄積トランジスタの浮遊ゲート電極にそれぞれ蓄積される。そして、複数のメモリユニットを配列したアレイの水平データ転送線が、水平制御端子Ｉｗｋ０，Ｉｗｋ１，Ｉｗｋ２，・・・，Ｉｗｋ３１から始まる各方向に沿って定義される。
【００８８】
図１７に示した複数のメモリユニットを配列したアレイのｋ行目の右端に配置された出力端子カラムＯｋに関して、図１６に示した行出力端子カラムＯｋと構成及び動作は本質的に同じなので、重複した説明を省略する。
【００８９】
（逆方向マーチングメモリ）
図１〜図１７は、図３に示した２次元アレイにおけるｋ行目に着目した場合に、各メモリユニットＵｋ１，Ｕｋ２，Ｕｋ３，・・・，Ｕｋ（ｎ−１），Ｕｋｎにバイトサイズ又はワードサイズ単位の情報を格納し、バイトサイズ又はワードサイズ単位の情報を、クロック信号に同期して、ステップごとに、入力端子カラムＩｋから、メモリユニットＵｋ１，Ｕｋ２，Ｕｋ３，・・・，Ｕｋ（ｎ−１），Ｕｋｎの１次元アレイの右端に配置された出力端子カラムＯｋに向けて転送する直接転送マーチングメモリ（順方向マーチングメモリ）を示したが、図１８は、直接転送マーチングメモリの他のスキームを示す。
【００９０】
図１８において、各メモリユニットＵｋ１，Ｕｋ２，Ｕｋ３，・・・，Ｕｋ（ｎ−１），Ｕｋｎは、データ又は命令のワードサイズを含むバイトサイズ又はワードサイズ単位の情報を格納し、バイトサイズ又はワードサイズ単位の情報を、クロック信号に同期して、ステップごとに、メモリユニットＵｋ１，Ｕｋ２，Ｕｋ３，・・・，Ｕｋ（ｎ−１），Ｕｋｎのアレイの左端に配置された出力端子カラムＯｋに向けて逆方向に転送する。情報は、メモリユニットＵｋ１，Ｕｋ２，Ｕｋ３，・・・，Ｕｋ（ｎ−１），Ｕｋｎのアレイの右端に配置された入力端子カラムＩｋを介して、プロセッサにおいて実行された結果データとともに、プロセッサから出力してもよい。
【００９１】
図示を省略するが、図６に既に示した構成と同様に、メモリユニットＵｋ１，Ｕｋ２，Ｕｋ３，・・・，Ｕｋ（ｎ−１），Ｕｋｎにおける各ビットレベル・セルは、基板１１と、基板１１上に積層された基板絶縁膜１８２ｊ−２，１８２ｊ−１，１８２ｊ，１８ｋ（２ｊ＋１）のいずれか１つと、基板絶縁膜１８２ｊ−２，１８２ｊ−１，１８２ｊ，１８ｋ（２ｊ＋１）上に積層され、電子蓄積領域として機能するようにセル電子を蓄積する浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）のいずれか１つと、浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）上に積層された電極間誘電膜２０２ｊ−２，２０２ｊ−１，２０２ｊ，２０ｋ（２ｊ＋１）のいずれか１つと、電極間誘電膜２０２ｊ−２，２０２ｊ−１，２０２ｊ，２０ｋ（２ｊ＋１）上に積層された制御ゲート電極２２２ｊ−２，２２２ｊ−１，２２２ｊ，２２ｋ（２ｊ＋１）のいずれか１つとを備える。浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間と、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間と、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９（２ｊ＋１）の間とに挿入された絶縁膜２６の一部は、セル電子がトンネル可能なユニット間誘電膜としてそれぞれ機能する。
【００９２】
図１〜図１７に示した順方向直接転送マーチングメモリと同様に、図１８に示した逆方向直接転送マーチングメモリにおいて、各メモリユニットＵｋ１，Ｕｋ２，Ｕｋ３，・・・，Ｕｋ（ｎ−１），Ｕｋｎに格納されたバイトサイズ又はワードサイズ単位の情報は、バイトサイズ又はワードサイズ単位の情報の逆方向隊列行進の動作を実現するように、ステップごとに、三相制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３に同期して、水平データ転送線に沿って量子トンネル効果により直接転送される。しかしながら、図１９（ａ）〜図１９（ｃ）に示すように、量子トンネル効果による逆方向隊列行進の動作を実現するために、三相制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３の波形は、順方向直接転送マーチングメモリのためのクロック信号とは異なる。
【００９３】
逆方向直接転送マーチングメモリにおいて、制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３はそれぞれ三相三値クロックであり、それぞれが低（Ｌ）レベル、中間（Ｍ）レベル及び高（Ｌ）レベルの三値化レベル間で変動する。高（Ｌ）レベルと低（Ｌ）レベルとの間で定義される電位Ｖ２は、電界が浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間を通り抜けるセル電子の量子トンネル効果をそれぞれ生じさせるのに十分大きくなるように決定される。中間（Ｍ）レベルと低（Ｌ）レベルとの間で定義される電位Ｖ１は、電位Ｖ２の半分に決定され、電界は、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊ＋１の間を通り抜ける量子トンネル効果をそれぞれ生じさせない。
【００９４】
図１９（ａ）に示すように、ｔ０〜ｔ１間の時間間隔で、第一相制御信号ＣＬＯＣＫ１は低（Ｌ）レベルである。時間ｔ１で、第一相制御信号ＣＬＯＣＫ１が、高（Ｌ）レベルへ段階的に上昇し、Ｈレベルをｔ２まで維持する。時間ｔ２で、第一相制御信号ＣＬＯＣＫ１は、中間（Ｍ）レベルへ段階的に下降し、Ｍレベルをｔ３まで維持する。そして、時間ｔ３で、第一相制御信号ＣＬＯＣＫ１は、Ｌレベルへ段階的に下降する。ｔ０〜ｔ３間の時間間隔は、三値クロック周期τｃｌｏｃｋとして定義される。そして、図１９（ａ）において、ｔ１−ｔ０（＝ｔ２−ｔ１＝ｔ３−ｔ２）が、クロック周期τｃｌｏｃｋの１／３（＝τｃｌｏｃｋ／３）と定義される。
【００９５】
これに対して、図１９（ｂ）に示すように、ｔ０〜ｔ１間の時間間隔で、第二相制御信号ＣＬＯＣＫ２はＭレベルである。時間ｔ１で、第二相制御信号ＣＬＯＣＫ２は、Ｌレベルへ段階的に下降し、Ｌレベルをｔ２まで維持する。時間ｔ２で、第二相制御信号ＣＬＯＣＫ２は、Ｈレベルへ段階的に上昇し、Ｈレベルをｔ３まで維持する。そして、時間ｔ３で、第二相制御信号ＣＬＯＣＫ２はＭレベルへ段階的に下降する。一方、図１９（ｃ）に示すように、ｔ０〜ｔ１間の時間間隔で、第三相制御信号ＣＬＯＣＫ３はＨレベルである。時間ｔ１で、第三相制御信号ＣＬＯＣＫ３が、Ｍレベルへ段階的に下降し、Ｍレベルをｔ２まで維持する。時間ｔ２で、第三相制御信号ＣＬＯＣＫ３が、Ｌレベルへ段階的に下降し、Ｌレベルをｔ３まで維持する。そして、時間ｔ３で、第三相制御信号ＣＬＯＣＫ３はＨレベルへ段階的に上昇する。
【００９６】
図１８及び図１９に示した本発明の実施の形態の逆方向直接転送マーチングメモリによれば、各メモリユニットＵｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎに対するアドレス指定が不要となり、必要な情報は、アレイの左端に接続された出力端子カラムＯｋに向かって進む。本発明の実施の形態の逆方向直接転送マーチングメモリにアクセスするメカニズムは、情報を読み／書きするためのアドレス指定モードに依拠している既存のメモリ・スキームに対して真に代替えするものである。したがって、本発明の実施の形態の逆方向直接転送マーチングメモリによれば、非アドレス指定モードのメモリ・アクセスは、既存のメモリ・スキームよりも遙かに単純となる。
【００９７】
（計算機システムの構成）
図２０に示すように、本発明の実施の形態に係る計算機システムは、プロセッサ５と、マーチング・フラッシュ（ＭＦ）主記憶装置１とを備える。ここで、ＭＦ主記憶装置１は、上述した本発明の実施の形態の直接転送マーチングメモリにより構成された主記憶装置、すなわち直接転送マーチング主記憶装置である。プロセッサ５は、クロック信号を生成するクロック発生器１１３を有する制御ユニット１１１と、クロック信号に同期して演算論理動作を実行する演算論理装置（ＡＬＵ）１１２とを有する。図示を省略するが、ＭＦ主記憶装置１は、図３に示した構成と同様のメモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎ，・・・のアレイと、入力端子カラムＩ１，・・・，Ｉｋ−１，Ｉｋ，Ｉｋ＋１，・・・，Ｉｍと、出力端子カラムＯ１，・・・，Ｏｋ−１，Ｏｋ，Ｏｋ＋１，・・・，Ｏｍとを有する。更に、ＭＦ主記憶装置１は、双方向直接転送マーチングメモリを構成するように、図１８に示した逆方向直接転送マーチングメモリの構成を更に備える。各メモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎ，・・・は、それぞれデータ又は命令のワードサイズを含む情報の単位を格納する。
【００９８】
図３に示した構成と同様に、ＭＦ主記憶装置１は、各メモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎ，・・・のそれぞれに情報を格納し、メモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎ，・・・にそれぞれ格納されていた情報を能動的且つ逐次的にプロセッサ５に出力するように、出力端子カラムＯ１，・・・，Ｏｋ−１，Ｏｋ，Ｏｋ＋１，・・・，Ｏｍに向けて、ステップごとに、クロック信号に同期して量子トンネル効果により情報を直接転送するので、ＡＬＵ１１２は、格納されていた情報を用いて演算論理動作を実行できる。
【００９９】
図２０に示すように、ＭＦ主記憶装置１とプロセッサ５は、複数の接合部材５４により電気的に互いに接続されている。例えば、各接合部材５４は、ＭＦ主記憶装置１に取り付けられた第１の端子ピンと、プロセッサ５に取り付けられた第２の端子ピンと、第１及び第２の端子ピン間に挟まれた導電性バンプとにより構成してもよい。導電性バンプの材料としては、半田ボール、金（Ａｕ）バンプ、銀（Ａｇ）バンプ、銅（Ｃｕ）バンプ、ニッケル−金（Ｎｉ−Ａｕ）合金バンプ又はニッケル−金−インジウム（Ｎｉ−Ａｕ−Ｉｎ）合金バンプ等が使用できる。
【０１００】
ＡＬＵ１１２における処理の結果データは、接合部材５４を介してＭＦ主記憶装置１に出力される。したがって、双方向の矢印Φ１２で表現するように、データは、接合部材５４を介してＭＦ主記憶装置１及びプロセッサ５間で双方向に転送される。これとは逆に、一方向の矢印η１１で表現するように、命令の移動については、ＭＦ主記憶装置１からプロセッサ５への一方向の命令の流れのみである。
【０１０１】
図２０に示すように、本発明の実施の形態に係る計算機システムの構成は、ディスク等の外部２次記憶装置９と、入力装置６１と、出力装置６２と、入出力（Ｉ／Ｏ）インタフェース回路６３とを更に備える。従来のフォン・ノイマン型計算機と同様に、信号又はデータは入力装置６１により入力され、信号又はデータは出力装置６２から出力される。例えば、周知のキーボード及び周知のマウスは、入力装置６１と見なすことができ、周知のモニタ及びプリンタは出力装置６２と見なすことができる。モデムやネットワーク・カード等の、計算機間の通信用の周知のデバイスは、一般的に、入力装置６１と出力装置６２の両方として機能する。なお、入力装置６１又は出力装置６２のいずれかとしてのデバイスの指定は、全体像に依存する。入力装置６１は、人間であるユーザの物理的な動きを入力として受け取り、それを本発明の実施の形態に係る計算機システムが理解可能な信号に変換する。例えば、入力装置６１は、入力したデータ及び命令を、本発明の実施の形態に係る計算機システムが理解可能な二進コードの電気信号のパターンに変換し、入力装置６１からの出力はＩ／Ｏインタフェース回路６３を介してＭＦ主記憶装置１に与えられる。出力装置６２は、ＭＦ主記憶装置１がＩ／Ｏインタフェース回路６３を介して出力する信号を入力信号として受け取る。そして、出力装置６２は入力装置６１の処理とは反対に、これらの信号を、人間であるユーザが理解する又は読むことが可能な表現に変換し、デジタル信号をユーザが理解できる形式に翻訳する。Ｉ／Ｏインタフェース回路６３は、プロセッサ５が入力装置６１及び出力装置６２を駆動する度に必要とされる。プロセッサ５は、Ｉ／Ｏインタフェース回路６３を介して入力装置６１及び出力装置６２と通信できる。交換されるのが異なるデータ形式の場合、Ｉ／Ｏインタフェース回路６３は、シリアル・データをパラレル形式に変換し、逆の場合も同じである。必要に応じて、プロセッサ５による更なる処理のために、割り込み及び対応するタイプ番号を生成する方式もある。
【０１０２】
２次記憶装置９は、ＭＦ主記憶装置１よりも長い時間でデータ及び情報を格納する。ＭＦ主記憶装置１は、現在実行しているプログラム及び現在採用されているデータを格納することに主に関係するのに対して、２次記憶装置９は一般的に、計算機がスイッチを切られた場合又は現在実行しているプログラムが無い場合でも、保持されることを必要とするすべてを格納することを目的とする。２次記憶装置９の例は、周知のハードディスク（又はハードドライブ）や周知の外部メディアドライブ（ＣＤ−ＲＯＭドライブ等）である。これらの格納方法は、計算機のオペレーティング・システム、ユーザのソフトウエアの収集、及びユーザが希望する任意の他のデータを格納するために最もよく用いられる。ハードドライブは、データ及びソフトウエアを半永久的に格納するために用いられ、外部メディアドライブは他のデータを保持するために用いられるが、このセットアップは、入手可能な記憶装置の異なる形式と、それぞれの使用の利便性に依存して大きく変化する。双方向の矢印Φ１で表現するように、データは、２次記憶装置９とＭＦ主記憶装置１及びプロセッサ５の間で、既存のワイヤ接続５３を介して双方向に転送される。
【０１０３】
図２０に示した本発明の実施の形態に係る計算機システムにおいて、データバス及びアドレスバス等のバスが無い。なぜならば、従来の計算機システムにおいては、ワイヤ又はバスがボトルネックを構成していたが、本発明の実施の形態に係る計算機システムの全体構成においては、プロセッサ５とＭＦ主記憶装置１との間の任意のデータ交換でもグローバル配線が無いからである。ＭＦ主記憶装置１の内部に短い局所的な配線、又はＭＦ主記憶装置１と対応するＡＬＵ１１２との接続部分が存在するだけである。時間的な遅延及びこれらの配線間の浮遊容量を生成するグローバル配線が無いので、本発明の実施の形態に係る計算機システムは、非常に高速の処理速度と低い消費電力を達成できる。
【０１０４】
本発明の実施の形態に係る計算機システムで用いるＭＦマーチング主記憶装置１のアーキテクチャは、既存の計算機メモリとは完全に異なる。なぜならば、ＭＦマーチング主記憶装置１は、情報／データがＭＦマーチング主記憶装置１に配列されたメモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎのすべてに格納され、且つメモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎのすべてを経由して情報／データが搬送されるように意図的に設計されているからである。ＭＦマーチング主記憶装置１は、プロセッサ５の処理速度と同じ速度で、プロセッサ５に情報／データを出力する。時間領域の関係で説明すると、ＭＦマーチング主記憶装置１に配列された１個のメモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・、Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎをそれぞれ経由して情報／データを転送するのに必要なメモリユニット・ストリーミング時間は、プロセッサ５のクロック・サイクルと等しい。
【０１０５】
ＭＦマーチング主記憶装置１は、各メモリユニットＵ１１，Ｕ１２，Ｕ１，２ｊ，・・・，Ｕ１（ｎ−１），Ｕ１ｎ，・・・；Ｕ（ｋ−１）１，Ｕ（ｋ−１）２，Ｕ（ｋ−１），２ｊ，・・・，Ｕ（ｋ−１）（ｎ−１），Ｕ（ｋ−１）ｎ，・・・；Ｕｋ１，Ｕｋ２，Ｕｋ，２ｊ，・・・，Ｕｋ（ｎ−１），Ｕｋｎ，・・・；Ｕ（ｋ＋１）１，Ｕ（ｋ＋１）２，Ｕ（ｋ＋１），２ｊ，・・・，Ｕ（ｋ＋１）（ｎ−１），Ｕ（ｋ＋１）ｎ，・・・；Ｕｍ１，Ｕｍ２，Ｕｍ，２ｊ，・・・，Ｕｍ（ｎ−１），Ｕｍｎに情報／データを格納し、且つ、格納されていた情報をクロック信号に同期してプロセッサ５に出力するように、出力端子カラムＯ１，・・・，Ｏｋ−１，Ｏｋ，Ｏｋ＋１，・・・，Ｏｍに向けて、ステップごとに、量子トンネル効果により直接転送するので、演算論理装置１１２は、格納されていた情報を用い、クロック信号に同期した演算論理動作を実行できる。
【０１０６】
図２１に示すように、本発明の実施の形態に係る直接転送マーチングメモリ計算機システムは、ＭＦ主記憶装置１から複合マーチングメモリの階層グループを経由して必要な情報を入力する複数のＣＰＵコア３１，３２，３３，３４を有するマルチコア・プロセッサ３を備えていてもよい。ここで、「複合マーチングメモリ」は、空間的に配置された複数のマーチング・メモリブロックを備える。各マーチング・メモリブロックは複数のメモリユニットを配列したアレイを有し、各メモリユニットは、バイトサイズ又はワードサイズ単位の情報を格納するためのビットレベル・セルの１次元配列を有する。そして、複合マーチングメモリにおいて、各メモリユニットが、対応するマーチング・メモリブロックの入力側から、対応するマーチング・メモリブロックの出力側に向けて、ステップごとに、ＣＰＵのクロック信号に同期したクロック信号に同期して転送する。各マーチング・メモリブロックはマーチング・メモリブロックを単位としてランダムにアクセスされ、この結果、対象とするマーチング・メモリブロックに配置された各メモリユニットにランダムにアクセスされることになる。
【０１０７】
図２１に示すように、複合マーチングメモリの階層グループは、ＭＦマーチング主記憶装置１と複数のＣＰＵコア３１，３２，３３，３４の間に接続されている。複合マーチングメモリの階層グループは、例えば、複数のパイプライン３１，３２，３３，３４に接続されたマーチング命令レジスタファイル及びマーチングデータ・レジスタファイル等の複合マーチング・レジスタファイル（ＲＦ）２Ｃｐと、マーチング命令キャッシュメモリ及びマーチングデータ・キャッシュメモリ等のマルチレベル・キャッシュ・アーキテクチャにおける最小レベルの複合マーチング・キャッシュメモリ２Ｃ（ｐ−１）と、マルチレベル・キャッシュ・アーキテクチャにおける、より大きいレベルの複合マーチング・キャッシュメモリ２Ｃ１とを有していてもよい。マルチコア・プロセッサ３が複数のＣＰＵコア３１，３２，３３，３４を有するので、情報は、ＭＦマーチング主記憶装置１から、より大きいレベルの複合マーチング・キャッシュメモリ２Ｃ１へ、そして、より大きなレベルの複合マーチング・キャッシュメモリ２Ｃ１から最小レベルの複合マーチング・キャッシュメモリ２Ｃ（ｐ−１）へ、そして更には最小レベルの複合マーチング・キャッシュメモリ２Ｃ（ｐ−１）から複合マーチング・レジスタファイル（ＲＦ）２Ｃｐへ、そして複合マーチング・レジスタファイル（ＲＦ）２ＣｐからＣＰＵコア３１，３２，３３，３４へ移動できる。
【０１０８】
本発明の実施の形態に係る、図２１に示した直接転送マーチングメモリ計算機システムにおいて、ＭＦマーチング主記憶装置１、より大きいレベルの複合マーチング・キャッシュメモリ２Ｃ１、最小レベル複合マーチング・キャッシュメモリ２Ｃ（ｐ−１）、及び複合マーチング・レジスタファイル（ＲＦ）２Ｃｐのすべての速度が独自のクロック・レートによりそれぞれ調整できるので、計算機システムにおけるすべてのタイミングを変化させることができる。
【０１０９】
図２２に示すように、本発明の実施の形態に係る直接転送マーチングメモリ計算機システムは、ＭＦ主記憶装置１から単純なマーチングメモリの階層グループを経由して必要な情報を入力する複数の演算パイプライン４１，４２，４３，４４を有するプロセッサ５を備えていてもよい。ここで、「単純なマーチングメモリ」には、特許文献１に開示された任意のマーチングメモリが含まれる。
【０１１０】
そして、単純なマーチングメモリの階層グループは、ＭＦマーチング主記憶装置１と複数の演算パイプライン４１，４２，４３，４４の間に接続されている。単純なマーチングメモリの階層グループは、例えば、演算パイプライン４１，４２，４３，４４に接続されたマーチング命令レジスタファイル及びマーチングデータ・レジスタファイル等の単純なマーチング・レジスタファイル（ＲＦ）２Ｓｑと、マーチング命令キャッシュメモリ及びマーチングデータ・キャッシュメモリ等の、マルチレベル・キャッシュ・アーキテクチャにおける最小レベルの単純なマーチング・キャッシュメモリ２Ｓ（ｑ−１）と、マルチレベル・キャッシュ・アーキテクチャにおける、より大きいレベルの単純なマーチング・キャッシュメモリ２Ｓ１とを有していてもよい。
【０１１１】
図２２に示した本発明の実施の形態に係る直接転送マーチングメモリ計算機システムにおいて、ＭＦマーチング主記憶装置１、より大きいレベルの単純なマーチング・キャッシュメモリ２Ｓ１、最小レベルの単純なマーチング・キャッシュメモリ２Ｓ（ｑ−１）、及び単純なマーチング・レジスタファイル（ＲＦ）２Ｓｑのすべての速度は、独自のクロック・レートでそれぞれ調整できるので、計算機システムにおけるすべてのタイミングを変化させることができる。
【０１１２】
（その他の実施形態）
様々な変形例が、本開示から、本発明の趣旨から逸脱せずに、当業者に明らかとなろう。
【０１１３】
例えば、図６に示した構造は単なる一例であり、直接転送マーチングメモリの各ビットレベル・セルの構成として他の構造を使用できる。図２３に示した構造は図６に示した構造と全く同じであるが、Ｈレベルの制御信号が制御線Ｂ２ｊを経由して制御ゲート電極２２２ｊに印加される時に、Ｌレベル制御信号が制御線Ｂ２ｊ−１を経由して制御ゲート電極２２２ｊ−１に印加され、浮遊ゲート電極１９２ｊと制御ゲート電極２２２ｊの間の電界が、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９２ｊの間の電界より高くなる場合がある。なぜならば、浮遊ゲート電極１９２ｊの電位が、電極間誘電膜２０２ｊを介する制御ゲート電極２２２ｊと浮遊ゲート電極１９２ｊの間の容量性結合により構成されるからである。即ち、容量性結合が比較的弱く、浮遊ゲート電極１９２ｊの電位がトンネル効果に適した十分な値まで上昇しない時に、電極間誘電膜２０２ｊの厚さが薄い場合、浮遊ゲート電極１９２ｊ−１と制御ゲート電極２２２ｊとの間にリーク・トンネル効果が発生する。
【０１１４】
そのような浮遊ゲート電極１９２ｊ−１と制御ゲート電極２２２ｊの間のリーク・トンネル効果を防止するためには、図２４に示した構造が好ましい。図２４に示した直接転送マーチングメモリにおけるビットレベル・セルは、共通基板１１と、基板１１上に積層された共通ブランケット基板絶縁膜１８と、共通ブランケット基板絶縁膜１８上に積層され、電子蓄積領域として機能するようにセル電子を蓄積する浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）と、浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）上に積層され、電極間誘電膜として機能する共通高誘電率絶縁膜２０ｈｋと、共通高誘電率絶縁膜２０ｈｋ上に積層された制御ゲート電極２２２ｊ−２，２２２ｊ−１，２２２ｊ，２２ｋ（２ｊ＋１）とをそれぞれ備える。複数のトンネル絶縁膜２３２ｊ−２，２３２ｊ−１，２３２ｊが、浮遊ゲート電極１９２ｊ−２と浮遊ゲート電極１９２ｊ−１の間、浮遊ゲート電極１９２ｊ−１と浮遊ゲート電極１９２ｊの間、浮遊ゲート電極１９２ｊと浮遊ゲート電極１９ｋ（２ｊ＋１）の間にそれぞれ挿入され、セル電子がトンネル可能なユニット間誘電膜としてそれぞれ機能する。
【０１１５】
図２４に示した構造において、トンネル絶縁膜２３２ｊ−２，２３２ｊ−１，２３２ｊの厚さｔｔは、共通高誘電率絶縁膜２０ｈｋの厚さｔｈｋよりも遙かに薄く設定される。そして、例えば、トンネル絶縁膜２３２ｊ−２，２３２ｊ−１，２３２ｊの厚さｔｔは３ｎｍ未満に設定され、共通高誘電率絶縁膜２０ｈｋの厚さｔｈｋは５０ｎｍよりも厚く設定される。より好ましくは、トンネル絶縁膜２３２ｊ−２，２３２ｊ−１，２３２ｊを通り抜けるより高いトンネル確率を達成するように、トンネル絶縁膜の厚さｔｔは２ｎｍ未満に設定される。各制御ゲート電極２２２ｊ−２，２２２ｊ−１，２２２ｊ，２２ｋ（２ｊ＋１）に対して、三相制御信号ＣＬＯＣＫ１，ＣＬＯＣＫ２，ＣＬＯＣＫ３の１つが、共通高誘電率絶縁膜２０ｈｋを介して、対応する浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）の電位を制御するようにそれぞれ印加される。
【０１１６】
トンネル絶縁膜２３２ｊ−２，２３２ｊ−１，２３２ｊとしてはＳｉＯ２膜を使用できるが、共通高誘電率絶縁膜２０ｈｋとしては、浮遊ゲート電極１９２ｊ−２，１９２ｊ−１，１９２ｊ，１９ｋ（２ｊ＋１）と制御ゲート電極２２２ｊ−２，２２２ｊ−１，２２２ｊ，２２ｋ（２ｊ＋１）の間の結合容量の関係を考慮して、ＳｉＯ２膜よりも比誘電率ｅｒが高い材料が好ましい。ＯＮＯ膜の比誘電率ｅｒ＝５〜５．５よりも比誘電率が更に高い材料が特に好ましい。例えば、共通高誘電率絶縁膜２０ｈｋとして、ｅｒ＝６の酸化ストロンチウム（ＳｒＯ）膜、ｅｒ＝７の窒化珪素（Ｓｉ３Ｎ４）膜、ｅｒ＝８〜１１の酸化アルミニウム（Ａｌ２Ｏ３）膜、ｅｒ＝１０の酸化マグネシウム（ＭｇＯ）膜、ｅｒ＝１６〜１７の酸化イットリウム（Ｙ２Ｏ３）膜、ｅｒ＝２２〜２３の酸化ハフニウム（ＨｆＯ２）膜、ｅｒ＝２２〜２３の酸化ジルコニウム（ＺｒＯ２）膜、ｅｒ＝２５〜２７の酸化タンタル（Ｔａ２Ｏ５）膜、又はｅｒ＝４０の酸化ビスマス（Ｂｉ２Ｏ３）膜のうちのいずれかからなる単層膜、又はこれらの多層膜からなる複合膜を使用できる。Ｔａ２Ｏ５及びＢｉ２Ｏ３は、多結晶シリコンとの界面での熱的安定性に欠ける。なお、ここで例示した各比誘電率ｅｒの値は、作製方法に応じて変動しやすく、幾つかの場合に、これらの値から逸脱する可能性があることに留意すべきである。
【０１１７】
更に、複合膜は、シリコン酸化膜と上述の膜からなる複合膜が採用可能である。複合膜は３層以上の積層構造を有してもよい。換言すれば、６以上の比誘電率ｅｒを有する材料を少なくとも一部に含有する絶縁膜が好ましい。しかしながら、複合膜の場合、膜全体として測定された６以上の実効比誘電率ｅｒｅｆｆを、結果として有する組み合わせを選択することが好ましい。６未満の実効比誘電率ｅｒｅｆｆはＯＮＯ膜とほぼ同じであり、ＯＮＯ膜よりも優れた効果は期待できない。更に、共通高誘電率絶縁膜２０ｈｋは、アルミン酸ハフニウム（ＨｆＡｌＯ）膜等の三元化合物からなる絶縁膜が採用可能である。換言すれば、次に示す元素：ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）及びタンタル（Ｔａ）、ビスマス（Ｂｉ）のうち少なくとも１つを含有する酸化物、又は、これらの元素を含有するシリコン窒化物を、共通高誘電率絶縁膜２０ｈｋとして使用できる。ストロンチウムチタン酸塩（ＳｒＴｉＯ３）又はバリウム・ストロンチウム・チタン酸塩（ＢａＳｒＴｉＯ３）等の強誘電体が共通高誘電率絶縁膜２０ｈｋにとって適した高誘電率絶縁膜として使用できることに留意すべきである。しかしながら、多結晶シリコンとの界面での強誘電体の熱的安定性の欠如と、強誘電体のヒステリシス特性とを考慮しなければならない。
【０１１８】
微細化を極限まで進め、直接転送マーチングメモリにおけるビットレベル・セルの形状がチップ上の集積度を高めるように更に微細化すれば、１個の電子がビットレベル・セルの電子蓄積領域に「セル電子」として蓄積できると共に、着目したメモリユニットにおける電子蓄積領域の１つに蓄積された１個のセル電子は、着目したメモリユニットに隣接する次列のメモリユニットに割り当てられた隣接電子蓄積領域に直接転送できる。１個のセル電子の転送は、組み合わせ論理ゲート回路の機能を用いることなく、制御信号により直接制御できる。
【０１１９】
更に、上述した実施の形態の説明においては、セル電子の転送が、電子蓄積領域の１つと隣接電子蓄積領域との間に配置された絶縁膜を通り抜けるセル電子の量子トンネル効果により実現される場合を説明したが、セル電子の転送は、ＣＣＤにおいて採用されているメカニズムと同様の、従来の電子搬送機構等の他のメカニズムにより実現してもよい。
【０１２０】
したがって、本発明は、上記で詳述してない様々な実施形態と変形例等を含むことは勿論である。よって、本発明の技術的範囲は以下の特許請求の範囲に係る発明特定事項によって定められる。
【産業上の利用可能性】
【０１２１】
本発明は、より高速で且つより低い電力消費を必要とする種々の計算機システムの産業分野に利用できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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