(57)【要約】  不揮発性メモリセルは、第２の導電型の離間された第１の領域及び離間された第２の領域を有し、それらの間にチャネル領域を形成する第１の導電型の基板を含む。選択ゲートは、第１の領域に隣接しているチャネル領域の第１の部分から絶縁され、かつ部分にわたって配置される。浮遊ゲートは、第２の領域に隣接しているチャネル領域の第２の部分から絶縁され、かつ、部分にわたって配置される。金属材料は、浮遊ゲートに接触して形成される。制御ゲートは、浮遊ゲートから絶縁されており、かつ浮遊ゲートにわたって配置される。消去ゲートは、第２の領域から絶縁され、かつ領域にわたって配置されており、及び、浮遊ゲートから絶縁され、かつ浮遊ゲートに横方向に隣接して配置された第１の部分と、制御ゲートから絶縁され、かつ制御ゲートに横方向に隣接している、及び浮遊ゲートの上に一部延在しかつ浮遊ゲートに垂直方向で重なり合う第２の部分とを含む。
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【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
第１の導電型の基板であって、第２導電型の第１領域と、前記第１の領域から離間されている前記第２の導電型の第２の領域とを有し、それらの間にチャネル領域を形成する、第１の導電型の基板と、
前記第１の領域に隣接している前記チャネル領域の第１の部分から絶縁され、かつ前記第１の部分にわたって配置される選択ゲートと、
前記第２の領域に隣接している前記チャネル領域の第２の部分から絶縁され、かつ前記第２部分にわたって配置される浮遊ゲートと、
前記浮遊ゲートに接触して形成される金属材料と、
前記浮遊ゲートから絶縁され、かつ前記浮遊ゲートにわたって配置される制御ゲートと、
第１の部分及び第２の部分を含む消去ゲートであって、
前記第１の部分は、前記第２の領域から絶縁され、かつ前記第２の領域の上に配置されており、及び、前記浮遊ゲートから絶縁され、かつ前記浮遊ゲートに横方向に隣接して配置されている、並びに
前記第２の部分は、前記制御ゲートから絶縁され、かつ前記制御ゲートに横方向に隣接して配置されている、及び、前記浮遊ゲートにわたって部分的に延在し、かつ前記浮遊ゲートに垂直方向で重なり合う、消去ゲートとを含む、不揮発性メモリセル。
【請求項２】
前記金属材料は、前記浮遊ゲートの頂面に層として配置される、請求項１に記載のメモリセル。
【請求項３】
前記金属材料の前記層は、前記浮遊ゲートの前記頂面全体にわたって延在する、請求項２に記載のメモリセル。
【請求項４】
前記金属材料の前記層は、前記浮遊ゲートの前記頂面の一部分のみにわたって延在し、前記金属材料の前記層は、前記消去ゲート第２の部分が延在する前記頂面のいかなる部分にわたっても延在しない、請求項２に記載のメモリセル。
【請求項５】
前記浮遊ゲートは、２つの別個のポリシリコン材料層を含み、
前記金属材料は、前記２つの別個のポリシリコン材料層間に層として配置される、請求項１に記載のメモリセル。
【請求項６】
前記金属材料は、前記金属材料のスペーサとして、前記浮遊ゲートの側面に沿って形成される、請求項１に記載のメモリセル。
【請求項７】
不揮発性メモリセルを形成する方法であって、
第１の導電型の基板内に、第２の導電型の、離間された第１の領域及び第２の領域を形成することであって、それらの間にチャネル領域を画定する、ことと、
前記第１の領域に隣接している前記チャネル領域の第１の部分から絶縁され、かつ前記第１の部分にわたって配置される選択ゲートを形成することと、
前記第２の領域に隣接している前記チャネル領域の第２の部分から絶縁され、かつ前記第２の部分にわたって配置される浮遊ゲートを形成することと、
前記浮遊ゲートに接触して金属材料を形成することと、
前記浮遊ゲートから絶縁され、かつ前記浮遊ゲートにわたって配置される制御ゲートを形成することと、
第１の部分及び第２の部分を含む消去ゲートを形成することであって、
前記第１の部分は、前記第２の領域から絶縁され、かつ前記領域の上に配置されており、及び、前記浮遊ゲートから絶縁され、かつ前記浮遊ゲートに横方向に隣接して配置されている、並びに
前記第２の部分は、前記制御ゲートから絶縁され、かつ前記制御ゲートに横方向に隣接して配置されており、及び、前記浮遊ゲートにわたって部分的に延在し、かつ前記浮遊ゲートに垂直方向で重なり合っている、こととを含む、方法。
【請求項８】
前記金属材料は、前記浮遊ゲートの頂面上に層として形成される、請求項７に記載の方法。
【請求項９】
前記金属材料の前記層は、前記浮遊ゲートの前記頂面全体にわたって延在する、請求項８に記載の方法。
【請求項１０】
前記金属材料の前記層は、前記浮遊ゲートの前記頂面の一部分のみにわたって延在し、前記金属材料の前記層は、前記消去ゲート第２の部分が延在する前記頂面のいかなる部分にも延在しない、請求項８に記載の方法。
【請求項１１】
前記浮遊ゲートは、２つの別個のポリシリコン材料層を含み、
前記金属材料は、前記２つの別個のポリシリコン材料層の間に配置される層として形成される、請求項７に記載の方法。
【請求項１２】
前記金属材料は、前記金属材料のスペーサとして、前記浮遊ゲートの側面に沿って形成される、請求項７に記載の方法。
【請求項１３】
前記浮遊ゲートの一部分が、前記第２の領域の一部分から絶縁され、かつ前記第２の領域の一部分にわたって配置される、請求項７に記載の方法。
【請求項１４】
前記選択ゲート及び前記消去ゲートは、同じ処理ステップ中に形成される、請求項７に記載の方法。
【請求項１５】
前記制御ゲート及び前記浮遊ゲートが形成された後に、前記第１の領域が形成される、請求項７に記載の方法。
【請求項１６】
前記選択ゲート及び前記消去ゲートが形成された後に、前記第２の領域が形成される、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択ゲート、ケイ素金属浮遊ゲート、制御ゲート、及び浮遊ゲートにオーバーハングを有する消去ゲートを有する不揮発性フラッシュメモリセルに関する。
【背景技術】
【０００２】
選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有するスプリットゲート不揮発性フラッシュメモリセルは、当該技術分野において周知である。例として、米国特許第６，７４７，３１０号及び同第７，８６８，３７５号を参照されたい。浮遊ゲートの上にオーバーハングを有する消去ゲートも当業者に既知である。例として、米国特許第５，２４２，８４８号を参照されたい。これらの３つの特許は、いずれもその全体が参照によって本明細書に援用される。
【０００３】
性能を増大するために、浮遊ゲートには不純物をドープさせてもよい。例えば、浮遊ゲート上のドーパント値を増大させることで、メモリセルの消去速度を上げることができる。しかし、ドープの増大には欠点がある。例えば、より多くドープした浮遊ゲートからドーパントが外方拡散することにより、浮遊ゲート周囲の誘電性材料の品質が低下する可能性がある。より高いドーパント値により、酸化処理中、浮遊ゲートの先端部の鈍化を招く可能性もある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、浮遊ゲート内の高ドーパント値に依存することなく、こうしたメモリセルの消去効率を改善することは、本発明の１つの目的である。
【課題を解決するための手段】
【０００５】
前述の目的は、第２の導電型の第１の領域、第１の領域から離間されている第２の導電型の第２の領域を有し、それらの領域間にチャネル領域が形成されている第１の導電型の基板と、第１の領域に隣接するチャネル領域の第１の部分から絶縁されて、該部分の上に配置される選択ゲートと、第２の領域に隣接するチャネル領域の第２の部分から絶縁されて、該部分の上に配置される浮遊ゲートと、浮遊ゲートと接触して形成される金属材料と、浮遊ゲートから絶縁されて、該浮遊ゲートの上に配置される制御ゲートと、第１の部分及び第２の部分を含む消去ゲートとを含む不揮発性メモリセルによって達成される。第１の部分は、第２の領域から絶縁されて、該領域の上に配置され、また、浮遊ゲートから絶縁されて、該浮遊ゲートに横方向に隣接して配置される。第２の部分は、制御ゲートから絶縁されて、該制御ゲートに横方向に隣接して配置され、浮遊ゲートの上に部分的に延在して、該浮遊ゲートに垂直に重なり合う。
【０００６】
不揮発性メモリセルを形成する方法は、第１の導電型の基板内に、第２の導電型の離間されている第１の領域及び第２の領域を形成し、それらの間にチャネル領域を画定する領域を形成することと、第１の領域に隣接しているチャネル領域の第１の部分から絶縁されて、該部分の上に配置される選択ゲートを形成することと、第２の領域に隣接しているチャネル領域の第２の部分から絶縁されて、該部分の上に配置される浮遊ゲートを形成することと、浮遊ゲートに接触している金属材料を形成することと、浮遊ゲートから絶縁されて、該浮遊ゲートの上に配置される制御ゲートを形成することと、第１の部分及び第２の部分を含む消去ゲートを形成することとを含む。第１の部分は、第２の領域から絶縁されて、該領域の上に配置され、また、浮遊ゲートから絶縁されて、該浮遊ゲートに横方向に隣接して配置される。第２の部分は、制御ゲートから絶縁されて、該制御ゲートに横方向に隣接して配置され、浮遊ゲートの上に一部延在して、該浮遊ゲートに垂直に重なり合う。
【図面の簡単な説明】
【０００７】
【図１】本発明の改良した不揮発性メモリセルの断面図である。
【図２Ａ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図２Ｂ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図２Ｃ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ａ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ｂ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ｃ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ｄ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ｅ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ｆ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ｇ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ｈ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ｉ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図３Ｊ】本発明のメモリセルの一実施形態の製造プロセスの断面図である。
【図４】本発明のメモリセルの代替実施形態の断面図である。
【図５】本発明のメモリセルの第２の代替実施形態の断面図である。
【図６】本発明のメモリセルの第３の代替実施形態の断面図である。
【発明を実施するための形態】
【０００８】
図１を参照すると、本発明の改良された不揮発性メモリセル１０の断面図が示される。メモリセル１０は、実質的に、単結晶シリコンなどの単結晶基板１２で製造され、Ｐ導電型の特徴を有する。基板１２内には、第２の導電型の第１の領域１４がある。第１の導電型がＰ型である場合、第２の導電型はＮ型である。第２の導電型の第２の領域１６は、第１の領域から離間されている。第１の領域１４と第２の領域１６との間はチャネル領域１８であり、第１の領域１４と第２の領域１６との間で電荷の伝導を提供する。
【０００９】
基板１２の上方に位置付けられ、基板１２から離間して絶縁されているのは、ワード線２０としても知られる選択ゲート２０である。選択ゲート２０は、チャネル領域１８の第１の部分の上に位置付けられる。チャネル領域１８の第１の部分は、第１の領域１４に直ぐに隣接する。したがって、選択ゲート２０は、第１の領域１４とほとんど重ならないか、全く重ならない。浮遊ゲート２２もまた、基板１２の上方に位置付けられ、基板１２から離間して絶縁される。浮遊ゲート２２は、チャネル領域１８の第２の部分の上に及び第２の領域１６の一部の上に位置付けられる。チャネル領域１８の第２の部分は、チャネル領域１８の第１の部分とは異なる。したがって、浮遊ゲート２２は、選択ゲート２０から横方向に離間して絶縁され、選択ゲート２０に隣接する。消去ゲート２４は、第２の領域１６の上に位置付けられ、該領域から離間され、基板１２から絶縁される。消去ゲート２４は、浮遊ゲート２２から横方向に絶縁され離間される。選択ゲート２０は、浮遊ゲート２２の片側に寄り、消去ゲート２４は、浮遊ゲート２２の別の側に寄る。最後に、浮遊ゲート２２の上方に位置付けられ、そこから絶縁され離間しているのは、制御ゲート２６である。制御ゲート２６は、消去ゲート２４及び選択ゲート２０から絶縁されて、離間され、かつ消去ゲート２４と選択ゲート２０との間に位置付けられる。これまでのメモリセル１０の上記説明は、米国特許第６，７４７，３１０号及び米国特許第７，８６８，３７５号に開示されている。
【００１０】
消去ゲート２４は、浮遊ゲート２２に張り出している部分を有する。消去ゲート２４は、電気的に接続される２つの部分から構成される。好ましい実施形態では、２つの部分がモノリシック構造を形成し、これは、２つの部分が別個の部分であり、電気的に接続されていてもよい本発明の範囲内である。消去ゲート２４の第１の部分は、浮遊ゲート２２に横方向に隣接し、第２の領域１６の上方にある。消去ゲート２４の第１の部分は、浮遊ゲート２２に最も近い端部３２を有する。消去ゲート２４の第２の部分は、制御ゲート２６に横方向に隣接し、浮遊ゲート２２の一部（すなわち、消去ゲート２４と浮遊ゲート２２とが一部垂直に重なっている）が張り出している。制御ゲート２６に横方向に隣接し、浮遊ゲート２２に張り出している消去ゲート２４の第２の部分も、浮遊ゲート２２から垂直方向に離間している。
【００１１】
本発明の改良形態では、金属層３６が浮遊ゲート２２上に形成される（制御ゲート２６の下であり、制御ゲート２６から絶縁されている）。好ましくは、金属層３６は、制御ゲートによって垂直方向に覆われている浮遊ゲートのその部分上に形成されるが、金属層３６は、消去ゲートによって垂直方向に覆われている浮遊ゲートのその部分上には形成されない（すなわち、本実施形態では、消去ゲート２４と金属層３６との間に垂直方向の重なりはない）。金属層３６は更に、高濃度ドープポリシリコンを用いる欠点もなく、消去性能の増大のために、高濃度ドープポリシリコンよりも更に高い濃度の電子を提供する。
【００１２】
米国特許明細書第６，７４７，３１０号に記載のとおり、メモリセル１０は、ファウラーノルドハイム機構を介して、浮遊ゲート２２から消去ゲート２４にトンネリングされた電子によって消去を行う。更に、消去機構を改善するために、浮遊ゲート２２は、消去中の局所電場を向上させ、次に、浮遊ゲート２２の角部から消去ゲート２４への電子の流動を向上させるために、消去ゲート２４（その中に形成されるノッチ２４ａに面している）に最も近い鋭角部２２ａを有してもよい。浮遊ゲートの頂面の部分のみにわたって延在する金属層３６を有することによって、（すなわち、消去ゲート２４に隣接している浮遊ゲートのその部分ではない）、浮遊ゲート２２のポリシリコン角部とポリシリコン消去ゲート２４との間のトンネリングが保持される。
【００１３】
図２Ａ〜図２Ｃ及び図３Ａ〜図３Ｊを参照すると、本発明のセル１０を作製するプロセスにおけるステップの断面図が示されている。図２Ａは、基板に形成されたＳＴＩ絶縁領域を示し、これは当業者において既知である。ＳＴＩ絶縁材料４０は、基板中のトレンチ内に配置させるか、又は形成させ、これによって絶縁材料４０は、基板表面の上に延在する。基板は、Ｐ型単結晶シリコンであってもよい。二酸化シリコン４２の層が、Ｐ型単結晶シリコンの基板１２上に形成される。その後、ポリシリコン（又はアモルファスシリコン）の第１の層４４が、二酸化シリコンの層４２上に配置されるか又は形成される。
【００１４】
ＳＴＩ絶縁部の頂面をエッチング停止として用いて、ポリシリコン化学的機械研磨（ＣＭＰ）処理を実施し、図２Ｂに示すように、ポリ層４４の頂面を低くする。ポリ層４４の上部表面は、ポリエッチングにより更に低くする。金属材料を構造体上に堆積させて、その後、エッチングステップとしてＳＴＩ絶縁材料を用いて金属ＣＭＰエッチングを行う。好適な金属材料としては、ＴｉＮ、ＴａＮ、Ｔｉ、Ｐｔなどが挙げられる。得られた構造体は、図２Ｃに示す。
【００１５】
図３Ａを参照すると、図２Ａ〜図２Ｃの断面に対して直角である（図２Ｃに示すように線３Ａに沿って）断面図がある。二酸化シリコン（又は更には、ＯＮＯなどの複合層）などの別の絶縁層４８は、金属層４６上に堆積されるか、又は形成される。次に、ポリシリコンの第２の層５０は、層４８上に堆積されるか、又は形成される。絶縁体の別の層５２は、ポリシリコンの第２の層５０上に堆積されるか、又は形成され、その後のドライエッチング中のハードマスクとして使用される。好ましい実施形態としては、層５２は窒化ケイ素５２ａ、二酸化ケイ素５２ｂ及び窒化ケイ素５２ｃを含む複合層である。図３Ａは結果として得られる構造体を示す。
【００１６】
フォトレジスト材料５４は構造体上に堆積され、またマスキングステップが形成されて、フォトレジスト材料の選択された部分を露光させる。フォトレジストが現像され、選択的にエッチングされる。次に図３Ｂに示すとおり、ポリ層５０が露出するまで、複合層５２の露光部分が異方性エッチングされる。フォトレジスト材料５４を除去し、次いで、複合層５２の積層体をエッチングマスクとして用いて、ポリ層４４が露出するまで、ポリシリコンの第２の層５０、絶縁層４８及び金属層４６の異方性エッチングを行う。これに伴う構造を図３Ｃに示す。２つの「積層体」Ｓ１及びＳ２だけが示されるが、互いに分離しているこうした多数の「積層体」が存在することは明らかである。
【００１７】
二酸化シリコン５６は、その構造上に堆積されるか、又は形成される。この後に窒化ケイ素層５８の堆積が続く。二酸化シリコン４９及び窒化ケイ素５０は、異方性エッチングされ、積層体Ｓ１及びＳ２のそれぞれの周囲に（二酸化シリコン５６及び窒化ケイ素５８の混合である）スペーサ６０を残す。スペーサの形成は、当該技術分野において既知であり、構造の輪郭上で材料の堆積の後、異方性エッチング処理を伴い、これにより材料は、構造の水平面から除去される一方で、材料は、（丸みを帯びた上面を有する）構造の垂直に配向した表面上に大部分はそのまま残存する。得られる構造を図３Ｄに示す。
【００１８】
フォトレジストマスク６２は、積層体Ｓ１とＳ２との間、及び他の交互の対の積層体の間の領域の上に形成される。この議論のために、積層体Ｓ１とＳ２との間のこの領域を「内側領域」と呼び、フォトレジストによって覆われない領域を「外側領域」と呼ぶ。外側領域内の露出させた第１のポリシリコン４４は、異方性エッチングされる。得られる構造を図３Ｅに示す。
【００１９】
図３Ｅに示す構造体からフォトレジスト材料６２を取り除く。次いで、酸化物層が構造体の上に堆積されるか、又は形成され、その後、異方性エッチングにより、図３Ｆに示すような積層体Ｓ１及び積層体Ｓ２に隣接するスペーサ６４が残存する。次に、フォトレジスト材料６６を堆積させ、また、積層体Ｓ１とＳ２との間の内側領域内の開口部を残してマスクする。積層体Ｓ１とＳ２との（及び他の交互の対の積層体の）間の内側領域内のポリシリコン４４は、異方性エッチングされる。得られる構造体は、第２の領域１６を形成する高電圧イオン注入の対象となる。得られる構造体を図３Ｇに示す。
【００２０】
内側領域内の積層体Ｓ１及びＳ２に隣接する酸化物スペーサ６４は、例えばウェットエッチング又は等方性ドライエッチングによって除去される。このエッチングにより、第２の領域１６の上の酸化物層４２も除去される。積層体Ｓ１及びＳ２の外側領域内のフォトレジスト材料６６は除去される。二酸化シリコン６８は、その構造体の上に堆積されるか、又は形成される。この構造体は、再度フォトレジスト材料７０によって覆われ、積層体Ｓ１及びＳ２の外側領域を露出させて、マスキングステップを実施し、積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料７０を残す。酸化物異方性エッチングは、積層体Ｓ１及びＳ２の外側領域内のスペーサ６４の厚さを低減するため、また、外側領域内の露出したシリコン基板１２からあらゆる二酸化シリコンを完全に除去するために実施される。得られる構造を図３Ｈに示す。
【００２１】
フォトレジスト材料７０を除去する。二酸化シリコンの薄層７２は、約２０〜１００オングストロームで構造体上に形成される。この酸化物層７２は、選択ゲート２０と基板１２との間のゲート酸化物である。これにより、内側領域において酸化物層６８の厚みも増す。ポリシリコンを、構造体の上に堆積させ、その後、異方性エッチングを行い、その結果、第２のコモン領域１６を共有している互いに隣接する２つのメモリセル１０の選択ゲート２０を構築する積層体Ｓ１及びＳ２の外側領域内でポリシリコンスペーサとなる。加えて、積層体Ｓ１及びＳ２の内側領域内のスペーサは共に結合されて、２つの隣接するメモリセル１０によって共有される単一の消去ゲート２４を形成する。絶縁材料層が構造体上に堆積され、異方性エッチングして、選択ゲート２０の隣にスペーサ７４が形成される。得られる構造を図３Ｉに示す。
【００２２】
その後、イオン注入ステップが実施され、第１の領域１４が形成される。別の面上でこれらのメモリセルのそれぞれがコモン第１領域１４を共有する。構造体は、絶縁材料７６によって覆われている。リソグラフィエッチングプロセスを使用して、下向きに延在し、かつ第１の領域１４を露出させるホールを形成する。ホールは、導電材料を敷くか、又は導電材料で磨き、ビット線コンタクト７８を形成する。最終構造を図３Ｊに示す。浮遊ゲート２２上の金属層３６と同様に、消去ゲート２４と浮遊ゲート２２との間のオーバーハングにより、消去性能が向上する。具体的には、金属層３６は、ほぼ制限のない電子供給源を提供し、このため、セルの動作に十分なキャリア源を提供する一方でより少ない浮遊ゲートドーピングを保持して、外方拡散及び／又は角部の鈍化を阻止する。また、金属層３６を封入することにより、浮遊ゲート（及びひいては一般的にメモリセル）を縮小させて、より小さい寸法にすることが可能である。
【００２３】
プログラム、読み出し、及び消去の動作並びに特に印加される電圧は、米国特許第６，７４７，３１０号に記載のものと同じであってよく、その開示は全体にわたり本明細書に参照として組み込まれる。
【００２４】
しかし、動作条件は異なっていてもよい。例えば、消去動作では、以下の電圧を印加し得る。
【表１】
2016531434.tif 000003
【００２５】
消去中、約−１〜−１０ｖの負電圧を選択制御ゲート２６に印加してもよい。その場合、選択消去ゲート２４に印加する電圧は、６〜９ｖまで下げてもよい。消去ゲート２４の「オーバーハング」により、トンネルリング障壁を選択制御ゲート２６に印加される負電圧から遮断する。
【００２６】
プログラミングでは、以下の電圧を印加し得る。
【表２】
2016531434.tif 000004
【００２７】
プログラミング中、選択されたセルは、浮遊ゲートの下のチャネルの部分が反転し、効率的なホットエレクトロン注入を通してプログラミングされる。３〜６ｖの中電圧を選択ＳＬに印加して、ホットエレクトロンを生成する。選択制御ゲート２６及び消去ゲート２４にバイアスをかけて高電圧（６〜９ｖ）として、高結合比を利用し、浮遊ゲートに結合する電圧を最大化する。浮遊ゲートに結合する高電圧により、ＦＧチャネルの反転が誘導され、横方向電界をスプリットエリアに集中させて、ホットエレクトロンをより効率的に生成する。加えて、電圧は、垂直方向に高電界を提供して、ホットエレクトロンを浮遊ゲート内に引き付け、注入エネルギー障壁を下げる。
【００２８】
読み出しには、以下の電圧を印加し得る。
【表３】
2016531434.tif 000005
【００２９】
読み出し中、プログラム動作と読み出し動作との間の均衡に応じて、選択制御ゲート２６及び選択消去ゲート２４上の電圧は均衡が取られ得る。これは、それぞれが浮遊ゲートに連結されるためである。故に、選択制御ゲート２６及び選択消去ゲート２４のそれぞれに印加される電圧は、最適なウインドウを得るために、０〜３．７Ｖの範囲の電圧の組み合わせであってもよい。加えて、ＲＣ結合が原因で選択制御ゲート上の電圧が好ましくないことから、選択消去ゲート２４上の電圧により、更に早い読み出し動作をもたらすことができる。
【００３０】
図４は、第１の代替実施形態を示す。本実施形態では、金属層３６が浮遊ゲート２２の上部表面全体にわたって延在する。このため、消去中、電子が金属層３６の角部から消去ゲート２４にトンネリングする。この構造では、金属加工機能は、消去動作を減速させないように、ケイ素とほとんど変わらないようにするべきである。
【００３１】
図５は、第２の代替実施形態を示す。本実施形態では、ポリシリコンの追加層２３が金属層の上に形成される。このため、浮遊ゲート２２／２３は、２つのポリシリコン層２２／２３及びその中間に挟まれた金属層３６によって構成される。この構造により、消去中、ポリーポリ（poly-to-poly)トンネルが保持され、浮遊ゲートの全幅にわたって金属層３６が延在することが更に可能になる。
【００３２】
図６は、第３の代替実施形態を示す。本実施形態では、浮遊ゲート２２の頂面上の金属層３６が浮遊ゲート２２の側面に対して形成された金属スペーサ８０に置き換えられている。この構造によっても、消去中、ポリーポリトンネルが保持される。
【００３３】
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求及び明細書を見てわかるように、全ての方法のステップが例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００３４】
本明細書で使用される場合、「わたって」及び「の上に」という用語は両方とも、「の上に（わたって）直接」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に（わたって）間接的に」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「取り付けられた」は、「直接取り付けられた」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に取り付けられた」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
2016531434.tif 000006
【図２Ａ】
2016531434.tif 000007
【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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