(57)【要約】  方法は、基板に形成された第１のビアの部分を露出させるために基板の裏面を薄くするステップを含む。方法は、また、基板の裏面に第１のダイオードを形成するステップを含む。第１のダイオードは、第１のビアに結合されている。
2016526285.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成された第１のビアの部分を露出させるために前記基板の裏面を薄くするステップと、
前記基板の前記裏面に第１のダイオードを形成するステップと
を含み、前記第１のダイオードが、前記第１のビアに結合されている、方法。
【請求項２】
前記基板の前記裏面上に堆積された分離層の開口部を選択的にパターン化するステップであって、前記開口部が前記基板に接触する、ステップと、
前記開口部内に再配線層を堆積させるステップであって、前記第１のダイオードが、前記開口部内の前記基板と接触する前記再配線層に基づいて形成され、前記再配線層が前記第１のダイオードを前記第１のビアに結合する、ステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記基板の前記裏面を薄くするステップが、前記基板に形成された第２のビアの部分をさらに露出させ、第２のダイオードが前記第２のビアに結合される、請求項１に記載の方法。
【請求項４】
前記第２のビア上にｎ型半導体材料を堆積させるステップと、
前記ｎ型半導体材料上に再配線層を堆積させるステップであって、前記第２のダイオードが、前記ｎ型半導体材料と接触する前記再配線層に基づいて形成される、ステップと
をさらに含む、請求項３に記載の方法。
【請求項５】
前記第１のダイオードおよび前記第２のダイオードが、実質的に反対の極性を有する、請求項３に記載の方法。
【請求項６】
前記第１のダイオードが、ショットキーバリアダイオードである、請求項１に記載の方法。
【請求項７】
前記第１のダイオードが、静電荷を前記基板内に放散するように構成される、請求項１に記載の方法。
【請求項８】
基板と、
前記基板の裏面から延在する第１のビアと、
前記基板の前記裏面の第１のダイオードであって、前記第１のビアに結合されており、静電荷を前記基板内に放散する、第１のダイオードと
を備える、デバイス。
【請求項９】
前記第１のダイオードが、前記基板上に堆積された分離層の開口部内で前記基板と接触する再配線層を介して形成されている、請求項８に記載のデバイス。
【請求項１０】
前記分離層が、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯｘＮｙ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、またはポリマー絶縁体のうちの少なくとも１つを含む、請求項９に記載のデバイス。
【請求項１１】
前記再配線層が、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、またはタングステン（Ｗ）のうちの少なくとも１つを含む、請求項９に記載のデバイス。
【請求項１２】
前記基板の前記裏面から延在する第２のビアと、
前記基板の前記裏面の第２のダイオードであって、前記第２のビアに結合されており、静電荷を前記基板内に放散する、第２のダイオードと
をさらに備える、請求項８に記載のデバイス。
【請求項１３】
前記第２のダイオードが、前記第２のビアに結合されたｎ型半導体材料と接触する再配線層を介して形成されている、請求項１２に記載のデバイス。
【請求項１４】
前記ｎ型半導体材料が、酸化インジウム（Ｉｎ２Ｏ３）またはインジウムスズ酸化物（ＩＴＯ）のうちの１つである、請求項１３に記載のデバイス。
【請求項１５】
前記第１のビアおよび前記第２のビアが、金属で充填されたビアである、請求項１４に記載のデバイス。
【請求項１６】
前記金属が、銅（Ｃｕ）、タングステン（Ｗ）、銀（Ａｇ）、または金（Ａｕ）のうちの少なくとも１つを含んでいる、請求項１５に記載のデバイス。
【請求項１７】
前記基板が、ｐ型埋込み式基板を含む、請求項１３に記載のデバイス。
【請求項１８】
前記基板が、シリコン基板である、請求項１３に記載のデバイス。
【請求項１９】
プロセッサによって実行されたとき、前記プロセッサに、
基板に形成された第１のビアの部分を露出させるために前記基板の裏面を薄くするステップを開始させ、
前記基板の前記裏面に第１のダイオードを形成するステップであって、前記第１のダイオードが前記第１のビアに結合される、ステップを開始させる命令を含む非一時的なコンピュータ可読媒体。
【請求項２０】
前記プロセッサによって実行されたとき、前記プロセッサに、
前記基板の前記裏面上に堆積された分離層に開口部をパターン化するステップであって、前記開口部が前記基板に接触する、ステップを開始させ、
前記開口部内に再配線層を堆積させるステップであって、前記第１のダイオードが前記開口部内で前記基板と接触する前記再配線層に基づいて形成される、ステップを開始させる命令をさらに含む、請求項１９に記載の非一時的なコンピュータ可読媒体。
【請求項２１】
前記基板の前記裏面を薄くするステップが、前記基板に形成された第２のビアの部分をさらに露出させる、請求項１９に記載の非一時的なコンピュータ可読媒体。
【請求項２２】
前記プロセッサによって実行されたとき、前記プロセッサに、
前記第２のビア上にｎ型半導体材料を堆積させるステップを開始させ、
前記ｎ型半導体材料上に再配線層を堆積させるステップであって、第２のダイオードが前記ｎ型半導体材料と接触する前記再配線層に基づいて形成される、ステップを開始させる命令をさらに含む、請求項２１に記載の非一時的なコンピュータ可読媒体。
【請求項２３】
前記プロセッサが、電子デバイスに組み込まれている、請求項１９に記載の非一時的なコンピュータ可読媒体。
【請求項２４】
スルーシリコンビア（ＴＳＶ）ウェハの基板内に負極性を有する静電荷を放散するための手段であって、前記基板の裏面に配置されている、負極性を有する静電荷を放散するための手段と、
前記基板内に正極性を有する静電荷を放散するための手段であって、前記基板の前記裏面に配置されている、正極性を有する静電荷を放散するための手段と
を備える装置。
【請求項２５】
さらに、前記負極性を有する前記静電荷を放散するための前記手段が、前記基板の前記裏面にショットキーバリアダイオードを含み、前記ショットキーバリアダイオードが、前記基板と接触する再配線層によって形成されている、請求項２４に記載の装置。
【請求項２６】
前記負極性を有する前記静電荷を放散するための前記手段、および、前記正極性を有する前記静電荷を放散するための前記手段が、少なくとも１つの半導体ダイに組み込まれている、請求項２４に記載の装置。
【請求項２７】
携帯電話、ワイヤレスローカルエリアネットワーク（ＬＡＮ）デバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータの群から選択されたデバイスをさらに備え、前記デバイス内に、前記負極性を有する前記静電荷を放散するための前記手段、および、前記正極性を有する前記静電荷を放散するための前記手段が組み込まれている、請求項２４に記載の装置。
【請求項２８】
基板に形成された第１のビアの部分を露出させるために前記基板の裏面を薄くするステップと、
前記基板の前記裏面に第１のダイオードを形成するステップであって、前記第１のダイオードが前記第１のビアに結合される、ステップと
を含む、方法。
【請求項２９】
前記薄くするステップ、および前記形成するステップが、電子デバイスに組み込まれているプロセッサによって実行される、請求項２８に記載の方法。
【請求項３０】
半導体デバイスに対応する設計情報を含むデータファイルを受信するステップと、
前記設計情報に従って前記半導体デバイスを製造するステップと
を含む方法であって、前記半導体デバイスが、
基板と、
前記基板の裏面から延在する第１のビアと、
前記基板の前記裏面の第１のダイオードであって、前記第１のダイオードが、
前記第１のビアに結合され、静電荷を前記基板内に放散する、第１のダイオードと
を含む、方法。
【請求項３１】
前記データファイルが、グラフィックデータシステム（ＧＤＳＩＩ）フォーマットを有する、請求項３０に記載の方法。
【請求項３２】
前記データファイルが、ＧＥＲＢＥＲフォーマットを有する、請求項３０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その内容全体が参照により本明細書に明示的に組み込まれている、２０１３年５月６日に出願した、所有者が共通する米国非仮特許出願第１３／８８７，７２３号から優先権を主張するものである。
【０００２】
本開示は、概して、静電放電ダイオードに関する。
【背景技術】
【０００３】
技術の進歩は、より小さく、強力なコンピューティングデバイスをもたらした。たとえば、小型で、軽量で、ユーザーによって容易に運ばれるポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、およびページングデバイスのようなワイヤレスコンピューティングデバイスを含む様々なポータブルパーソナルコンピューティングデバイスが現在存在する。より具体的には、携帯電話およびインターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを通じて音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話は、内部に組み込まれている他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理することができる。したがって、これらのワイヤレス電話は、かなりのコンピューティング能力を含むことができる。
【０００４】
ワイヤレス通信デバイスで使用するための半導体デバイスは、シリコンチップの間の電気的接続を提供するために、スルーシリコンビア（ＴＳＶ）技術を使用して形成され得る。たとえば、シリコンチップは、垂直接続のためにシリコンウェハ内に製造されたＴＳＶを使用して相互接続された集積回路を含むことができる。集積回路の垂直接続は、三次元集積回路を形成するために使用され得る。三次元集積回路は、複数のシリコンウェハを使用して形成されているので、これらのシリコンチップ（または、各シリコンチップ内の回路）を互いに、またはパッケージ基板に相互接続するために使用される組み立てプロセスは、各チップ上の回路までＴＳＶを通過し、回路に損傷をもたらす高電圧静電気を生じる可能性がある。
【０００５】
シリコンチップの前面（すなわち、活性層）に結合された静電放電ダイオードは、静電気またはノイズから生じる電荷を放散するために使用され得る。たとえば、シリコンチップの前面に結合された静電放電ダイオードは、電荷をシリコンウェハの基板中に放散することができる。しかしながら、シリコンウェハの前面に静電放電ダイオードを配置することは、そうでなければ能動回路（すなわち、能動集積回路）のために使用され得る大きいダイ面積を消費する可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
本開示は、他のシリコンチップと相互接続するためにスルーシリコンビア（ＴＳＶ）技術を使用するシリコンチップの特定の実施形態を提示する。静電放電ダイオードは、静電荷をシリコンチップのシリコン基板中に放散するために、シリコンチップの裏面上に形成され得る。たとえば、金属再配線層は、チップのシリコン基板と接触するとき、ショットキーバリアダイオードを形成し得る。ショットキーバリアダイオードは、負の電圧（たとえば、負極性を有する静電荷）に応答して活性化することができ、静電荷をシリコン基板中に放散することができる。加えて、逆の極性を有するダイオードは、シリコンウェハの裏面上に、酸化インジウムまたは酸化インジウムスズのようなｎ型半導体材料と接触して金属再配線層を配置することによって形成され得る。ダイオードは、正の電圧（たとえば、正極性を有する静電荷）に応答して活性化することができ、静電荷をシリコン基板中に放散することができる。
【０００７】
特定の実施形態では、方法は、基板に形成された第１のビアの一部を露出させるために、基板の背面を薄くするステップを含む。方法は、基板の裏面に第１のダイオードを形成するステップも備える。第１のダイオードは、第１のビアに結合されている。
【０００８】
別の特定の実施形態では、デバイスは、基板と、基板の裏面から延在する第１のビアとを含む。デバイスは、基板の裏面に第１のダイオードも含む。第１のダイオードは、第１のビアに結合され、静電荷を基板中に放散する。
【０００９】
別の特定の実施形態では、装置は、スルーシリコンビア（ＴＳＶ）ウェハの基板中に負極性を有する静電荷を放散するための手段を含む。負極性を有する静電荷を放散するための手段は、基板の裏面に配置されている。装置は、正極性を有する静電荷を基板中に放散するための手段も含む。正極性を有する静電荷を放散するための手段は、基板の裏面に配置されている。
【００１０】
本開示の実施形態の少なくとも１つによって提供される１つの特定の利点は、静電荷を基板中に放散するために基板の裏面にダイオードを形成することによって、基板の前部の追加のダイ面積が、能動回路のために潜在的に使用され得ることである。本開示の他の態様、利点、および特徴は、以下のセクションを含む本出願全体、すなわち、図面の簡単な説明、詳細な説明、および特許請求の範囲の再検討の後に明らかになるであろう。
【図面の簡単な説明】
【００１１】
【図１】基板の裏面に静電放電ダイオードを含むスルーシリコンビア（ＴＳＶ）ウェハの特定の例示的な実施形態の図である。
【図２】図１のＴＳＶウェハを形成する特定の段階を示す図である。
【図３】図１のＴＳＶウェハを形成する別の特定の段階を示す図である。
【図４】図１のＴＳＶウェハを形成する別の特定の段階を示す図である。
【図５】図１のＴＳＶウェハを形成する別の特定の段階を示す図である。
【図６】図１のＴＳＶウェハを形成する別の特定の段階を示す図である。
【図７】図１のＴＳＶウェハを形成する別の特定の段階を示す図である。
【図８】図１のＴＳＶウェハの別の特定の例示的な実施形態を示す図である。
【図９】図１のＴＳＶウェハの別の特定の例示的な実施形態を示す図である。
【図１０】図１のＴＳＶウェハの別の特定の例示的な実施形態を示す図である。
【図１１】ＴＳＶウェハの基板の裏面に静電放電ダイオードを形成する方法の特定の例示的な実施形態のフローチャートである。
【図１２】ＴＳＶウェハの基板の裏面に静電放電ダイオードを形成する方法の別の特定の例示的な実施形態のフローチャートである。
【図１３】基板の裏面に静電放電ダイオードを含むＴＳＶウェハを含むワイヤレス通信デバイスのブロック図である。
【図１４】基板の裏面に静電放電ダイオードを含むＴＳＶウェハを含む電子デバイスを製造するプロセスの特定の例示的な実施形態のデータフロー図である。
【発明を実施するための形態】
【００１２】
基板の裏面に静電放電ダイオードを有するウェハおよび製造方法の特定の実施形態が、本開示で提示される。しかしながら、静電放電ダイオードの設計と、静電放電ダイオードを製造する方法とに関する特定の実施形態に適用される概念および見識は、様々な状況で具体化され得ることが理解されるべきである。提示されている特定の実施形態は、静電放電ダイオードを設計および作製する特定の方法の単なる例示であり、本開示の範囲を限定しない。
【００１３】
本開示は、特定の状況での特定の実施形態を説明する。しかしながら、特定の実施形態に従って説明されている機能、方法、構造、または特徴は、また、１つまたは複数の他の実施形態を形成するために、適切な方法で組み合わされ得る。加えて、図面は、機能、方法、構造、または特徴間の相対的な関係を示すために使用され、したがって、縮尺通りに描かれていない可能性がある。「裏面」、「前面」などのような方向の用語は、説明されている図面の向きに関して使用される。本開示の構成要素は、多数の異なる向きに配置され得る。そのように、方向の用語は、例示の目的のために使用され、限定することを意図されていない。
【００１４】
図１を参照すると、基板の裏面に静電放電ダイオードを含むスルーシリコンビア（ＴＳＶ）ウェハの特定の例示的な実施形態が示されている。図１は、静電ダイオードを含むＴＳＶウェハの一部の断面図を示す。
【００１５】
ＴＳＶウェハは、前面および裏面を含む。ＴＳＶウェハは、基板１０２を含む。基板１０２は、ｐ型埋込み式基板であり得る。特定の実施形態では、基板１０２は、シリコン（Ｓｉ）基板である。ＴＳＶウェハは、基板１０２を貫通して延在する第１のビア１１２と、基板１０２を貫通して延在する第２のビア１１４と、基板１０２を貫通して延在する第３のビア１１６と、基板１０２を貫通して延在する第４のビア１１８とを含むことができる。図２〜図３に関連して説明されているように、ビア１１２〜１１８は、基板１０２の裏面を薄くするエッチングプロセスの前に、基板１０２を部分的に貫通して延在してもよい。特定の実施形態では、ビア１１２〜１１８は、スルーシリコンビア（ＴＳＶ）であり、ビア１１２〜１１８は、金属で充填され得る。特定の実施形態では、金属は、銅（Ｃｕ）、タングステン（Ｗ）、銀（Ａｇ）、または金（Ａｕ）のうちの少なくとも１つを含む。
【００１６】
ＴＳＶウェハの前面は、活性層１０４を含むことができる。活性層１０４は、第１のアルミニウム金属化部分１０６と、第２のアルミニウム金属化部分１０８とを含むことができる。特定の実施形態では、ＴＳＶウェハの入力および出力（Ｉ／Ｏ）は、第１および第２のアルミニウム金属化部分１０６、１０８に形成され得る。基板１０２へのコンタクト１１０も、活性層１０４に含まれ得る。第２のビア１１４の部分１２０は、活性層１０４内に延在することができる。コンタクト１１０は、第２のビア１１４の部分１２０に結合され得、コンタクト１１０は、活性層１０４内に延在する。以下に説明するように、コンタクト１１０は、正極性を有する静電荷を基板１０２内に放散することができる。
【００１７】
ＴＳＶウェハの裏面は、基板１０２上に形成された分離層１２６を含むことができる。分離層１２６は、基板１０２の選択された部分を金属コンタクトから分離することができる。特定の実施形態では、分離層１２６は、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯｘＮｙ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、および窒化アルミニウム（ＡｌＮ）、ならびに、ポリイミドのような高分子絶縁材料のうちの少なくとも１つを含む。
【００１８】
ＴＳＶウェハの裏面は、分離層１２６上に形成された再配線層１３４も含むことができる。特定の実施形態では、再配線層１３４は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、およびタングステン（Ｗ）のうちの少なくとも１つを含む。特定の実施形態では、再配線層１３４は、主金属の下にアンダーバンプメタライゼーション（ＵＢＭ）層を有することができる。ＵＢＭ層は、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、窒化タンタル（ＴａＮ）、または他のそのような金属およびそれらの多層のうちの少なくとも１つを含むことができる。図６に関連して説明されているように、分離層１２６は、再配線層１３４の一部が基板１０２と接触する（たとえば、直接接触する）ことを可能にする開口部を含むことができる。再配線層１３４が基板１０２に接触したとき、第１のダイオード１３２は、基板１０２内に静電荷を放散するように構成され得る。たとえば、再配線層１３４からの金属（たとえば、銅（Ｃｕ））をシリコン（たとえば、基板１０２）と直接接触して配置することは、ショットキーバリアダイオード（たとえば、第１のダイオード１３２）を形成することができる。第１のダイオード１３２は、低（たとえば、接地または負）電圧に応答して活性化することができる。たとえば、第１のダイオード１３２は、負極性を有する静電荷に応答して活性化し、静電荷を基板１０２内に放散することができる。
【００１９】
ＴＳＶウェハの裏面は、正極性を有する静電荷を基板１０２内に放散するために、第２のダイオード１２８を含むこともできる。たとえば、ｎ型半導体材料は、第２のビア１１４上に配置され得る。再配線層１３４がｎ型半導体材料と接触したとき、第２のダイオード１２８は、第２のビア１１４およびコンタクト１１０を介して基板１０２内に静電荷を放散するように形成され得る。たとえば、正極性を有する静電荷は、第２のダイオード１２８を活性化することができ、コンタクト１１０まで第２のビア１１４を通過することができる。コンタクト１１０は、静電荷を基板１０２に放散することができる。特定の実施形態では、ｎ型半導体材料は、酸化インジウム（Ｉｎ２Ｏ３）またはインジウムスズ酸化物（ＩＴＯ）のうちの少なくとも１つである。
【００２０】
ＴＳＶウェハの裏面は、再配線層１３４上にパターン化されたマイクロバンプ１３８を含むことができる。マイクロバンプ１３８は、ＴＳＶウェハと別のＴＳＶまたは非ＴＳＶウエハ（図示せず）との間の相互接続のために使用され得る。マイクロバンプ１３８は、ＴＳＶウェハの部分と別のウェハとの間の導電性を可能にすることができる。たとえば、導電性は、ビア１１２〜１１８と、再配線層１３４と、マイクロバンプ１３８とを備える導電性経路を介して、ＴＳＶウェハのアルミニウム金属化部分１０６、１０８から別のＴＳＶウェハに流れることができる。特定の実施形態では、マイクロバンプ１３８は、ＴＳＶウェハが反転されたとき、ＴＳＶウェハを他のＴＳＶウェハに接続させるために使用される。ＴＳＶウェハの裏面は、再配線層１３４を外部要素から電気的に分離するために再配線層１３４上にパターン化された誘電体層１３６を含むこともできる。
【００２１】
図３に関連して説明されているように、ＴＳＶウェハは、反転され得、キャリアウェハ１２４上に配置され得る。接着層１２２は、ＴＳＶウェハを定位置に保持するために、キャリアウェハ１２４上に配置され得る。
【００２２】
動作中、静電荷は、ＴＳＶウェハの相互接続中に作成され得る。たとえば、静電荷は、ＴＳＶウェハを他のＴＳＶウェハに接続したときの温度および電圧変動に起因して、マイクロバンプ１３８およびビア１１２〜１１８で生成され得る。第１および第２のダイオード１３２、１２８は、静電荷を基板１０２内に放散することができる。たとえば、負極性を有する静電荷（たとえば、負電荷）に応答して、第１のダイオード１３２（すなわち、ショットキーバリアダイオード）は、活性化し、静電荷を基板１０２内に放散することができる。代替的には、またはそれに加えて、正極性を有する静電荷（たとえば、正電荷）に応答して、第２のダイオード１２８は、活性化し、静電荷を基板１０２内に放散することができる。たとえば、活性化の際に、第２のダイオード１２８は、静電荷を、コンタクト１１０まで第２のビア１１４を通過させることができ、コンタクト１１０は、静電荷を基板１０２内に放散することができる。
【００２３】
静電荷を基板１０２内に放散するためにＴＳＶウェハの裏面に第１および第２のダイオード１３２、１２８を形成することは、設計の柔軟性を改善し得ることが理解されるであろう。たとえば、ＴＳＶウェハの前面のダイ面積は、静電放電ダイオードのためではなく、能動回路のために使用され得る。再配線層１３４および基板１０２を使用して第１のダイオード１３２（すなわち、ショットキーバリアダイオード）を形成することは、ＴＳＶウェハの裏面に埋込み式Ｐ−Ｎ接合ダイオードを配置することによって他の方法では存在する可能性がある処理温度の制約を低減することができる。たとえば、ＴＳＶウェハの裏面にＰ−Ｎ接合ダイオードを埋め込むことは、接合の活性化のために高温を使用することを伴う可能性があり、これは、ＴＳＶウェハの前面の集積回路およびＩ／Ｏデバイス、ならびに、それが上に位置するＴＳＶウェハとキャリアウェハ１２４との間の結合に影響を与える可能性がある。ショットキーバリアダイオードは、低温を使用して実現され得る。ＴＳＶウェハの裏面は、ＴＳＶウェハの前面よりも回路網の密度が低い可能性があるので、静電放電ダイオードとしてショットキーバリアダイオードを使用することにより、温度に対する制約が低減した大きい静電放電ダイオードの使用を可能にし得る。
【００２４】
図２を参照すると、ＴＳＶウェハの基板１０２の裏面に静電放電ダイオードを形成する特定の段階を示す図が示されている。特定の実施形態では、図２に示すＴＳＶウェハの特定の段階は、ＴＳＶウェハの前面の製造が完了した後の段階に対応することができる。たとえば、ＴＳＶウェハは、基板１０２と活性層１０４とを含む。ビア１１２〜１１８は、基板１０２内に埋め込まれている。ビア１１２〜１１８の部分（たとえば、第２のビア１１４の部分１２０）は、活性層１０４内であり得る。アルミニウム金属化部分１０６、１０８は、活性層１０４内に実装されている。特定の実施形態では、活性層１０４の形成、および活性層内の構成要素は、バックエンドオブライン（ＢＥＯＬ）処理を介して形成される。コンタクト１１０は、活性層１０４内に延在する第２のビア１１４の部分１２０に結合され得、基板１０２に結合され得る。いくつかの実施形態では、アルミニウム金属化部分１０６、１０８の上部にはんだバンプ（図示せず）またはＣｕピラーバンプ（図示せず）が存在することができる。
【００２５】
図３を参照すると、ＴＳＶウェハの基板１０２の裏面に静電放電ダイオードを形成するための別の特定の段階を示す図が示されている。図３に示す特定の段階中、ＴＳＶウェハは、反転され、キャリアウェハ１２４上に配置される。たとえば、接着層１２２は、ＴＳＶウェハを定位置に保持する（たとえば、接着層１２２と接触して活性層１０４とアルミニウム金属化部分１０６、１０８とを定位置に保持する）ために、キャリアウェハ１２４の上部に配置される。
【００２６】
図３に示す特定の段階中、基板１０２の裏面（たとえば、ＴＳＶウェハの裏面）は、基板１０２内に形成されるビア１１２〜１１８の部分を露出させるために薄くされ得る。たとえば、基板１０２の裏面は、エッチングプロセスを使用して薄くされ得る。
【００２７】
図４を参照すると、ＴＳＶウェハの基板１０２の裏面に静電放電ダイオードを形成する別の特定の段階を示す図が示されている。図４に示す特定の段階中、分離層１２６は、ＴＳＶウェハの裏面で基板１０２上に堆積される。分離層１２６が基板１０２上に堆積された後、分離層１２６は、平坦化され得る。特定の実施形態では、分離層１２６は、化学機械研磨（ＣＭＰ）技術を使用して平坦化される。分離層１２６は、再配線層１３４（図１に示す）を基板１０２から分離することができる。
【００２８】
図５を参照すると、ＴＳＶウェハの基板１０２の裏面に静電放電ダイオードを形成するための別の特定の段階を示す図が示されている。図５に示す特定の段階中、ｎ型半導体材料は、ＴＳＶウェハの裏面に堆積され得る。ｎ型半導体材料は、ＴＳＶウェハの裏面の特定の領域を覆うようにパターン化され得る。たとえば、ｎ型半導体材料は、第２のビア１１４の上の領域と第４のビア１１８の上の領域とを覆うようにパターン化され得る。図１に関連して説明されているように、ｎ型半導体は、金属化再配線層１３４によって接触されたとき、第２のダイオード１２８を形成することができる。
【００２９】
図６を参照すると、ＴＳＶウェハの基板１０２の裏面に静電放電ダイオードを形成するための別の特定の段階を示す図が示されている。図６に示す特定の段階中、開口部１３０は、分離層１２６に選択的にパターン化される。開口部１３０は、基板１０２の一部を露出させることができる。
【００３０】
図７を参照すると、ＴＳＶウェハの基板１０２の裏面に静電放電ダイオードを形成するための別の特定の段階を示す図が示されている。図７に示す特定の段階中、再配線層１３４は、第１および第２のダイオード１３２、１２８を、それぞれ、形成するために、開口部１３０内およびｎ型半導体材料上に堆積され、パターン化される。
【００３１】
特定の実施形態では、第１のダイオード１３２および第２のダイオード１２８は、実質的に反対の極性を有する。たとえば、第１のダイオード１３２は、ｐ型ダイオードであり得、第２のダイオード１２８は、ｎ型ダイオードであり得る。再配線層１３４が、開口部１３０を介して基板１０２と接触したとき、第１のダイオード１３２は、静電荷を基板１０２内に放散するように形成され得る。シリコン（たとえば、基板１０２）と直接接触して再配線層１３４からの金属（たとえば、銅（Ｃｕ）またはアンダーバンプメタライゼーション（ＵＢＭ））を配置することは、ショットキーバリアを形成することができる。第１のダイオード１３２は、低（たとえば、接地または負）電圧に応答して活性化することができる。たとえば、負極性を有する静電荷は、第１のダイオード１３２を活性化することができ、第１のダイオード１３２は、静電荷を基板１０２内に放散することができる。再配線層１３４がｎ型半導体材料と接触したとき、第２のダイオード１２８は、第２のビア１１４およびコンタクト１１０を介して、静電荷を基板１０２内に放散するように形成され得る。たとえば、正極性を有する静電荷は、第２のダイオード１２８を活性化することができ、コンタクト１１０まで第２のビア１１４を通過することができる。
【００３２】
第１のビア１１２は、負および正の極性を有する静電荷から保護され得ることが理解されるであろう。たとえば、第１のビア１１２は、再配線層１３４に電気的に結合され得る。再配線層１３４と接触する負極性を有する静電荷は、第１のダイオード１３２を活性化することができる。活性化の際、静電荷は、基板１０２内に放電され得る。再配線層１３４と接触する正極性を有する静電荷は、第２のダイオード１２８を活性化することができる。活性化の際、静電荷は、第２のビア１１４およびコンタクト１１０を介して基板１０２内に放電され得る。特定の実施形態では、アルミニウム金属化部分１０６、１０８内のＩ／ＯのようなＩ／Ｏ（図示せず）は、第１のビア１１２に電気的に結合され得る。Ｉ／Ｏからもたらされる静電放電は、第１のビア１１２および再配線層１３４の導電性を使用してＴＳＶの裏面の第１および第２のダイオード１３２、１２８を介して基板内に蓄積され得る。
【００３３】
図８を参照すると、基板の裏面に静電放電ダイオードを含むＴＳＶウェハの別の特定の例示的な実施形態が示されている。図８に示すＴＳＶウェハは、ＴＳＶウェハの裏面にトレンチ８００を含むことができる。
【００３４】
たとえば、図７中の再配線層１３４を堆積する前に、トレンチ８００は、基板１０２内に作成され得る。トレンチ８００を作成することで、基板１０２と第１のダイオード１３２との間の直列抵抗を低減することができる。たとえば、トレンチ８００の側壁は、再配線層１３４と基板１０２との間の接触面積を増大させることができ、これは、より大きい第１のダイオード１３２を生成することができる。トレンチ８００は、静電荷を基板１０２により近づけさせることもでき、これは、第１のダイオード１３２の寄生抵抗を低減することができる。
【００３５】
図９を参照すると、基板の裏面に静電放電ダイオードを含むＴＳＶウェハの別の特定の例示的な実施形態が示されている。図９に示すＴＳＶウェハは、ＴＳＶウェハの前面にトレンチ９００を含むことができる。トレンチ９００を作成することで、基板１０２と第２のダイオード１２８との間の直列抵抗を低減することもできる。
【００３６】
図１０を参照すると、基板の裏面に静電放電ダイオードを含むＴＳＶウェハの別の特定の例示的な実施形態が示されている。図１０に示すＴＳＶウェハは、ＴＳＶウェハの裏面の静電放電ダイオードと基板１０２との間の抵抗を低減するために、ＴＳＶウェハの裏面に基板コンタクト１０００を含むことができる。
【００３７】
図１１を参照すると、ＴＳＶウェハの基板の裏面に静電放電ダイオードを形成する方法の特定の例示的な実施形態が示されている。図１１の方法は、図１〜図１０に示すＴＳＶウェハの実施形態を製造する、またはそれらを参照して製造するために実行され得る。
【００３８】
方法は、１１０２で、基板に形成された第１のビアの部分を露出させるために、基板の裏面を薄くするステップを含むことができる。たとえば、図３では、基板１０２の裏面（たとえば、ＴＳＶウェハの裏面）は、基板１０２内に形成された第１のビア１１２の部分を露出させるために薄くされ得る。基板１０２の裏面は、エッチングプロセスを使用して薄くされ得る。
【００３９】
１１０４で、第１のダイオードは、基板の裏面に形成され得る。たとえば、図７では、再配線層１３４は、第１および第２のダイオード１３２、１２８を、それぞれ形成するために、開口部１３０内およびｎ型半導体材料上に堆積され、パターン化され得る。第１のダイオード１３２は、再配線層１３４を介して第１のビア１１２に結合され得、第２のダイオード１２８は、再配線層１３４を介して第２のビア１１４に結合され得る。
【００４０】
図１１の方法は、静電荷を基板１０２内に放散するためにＴＳＶウェハの裏面に第１および第２のダイオード１３２、１２８を形成することによって、設計の柔軟性を改善することができることが理解されるであろう。たとえば、ＴＳＶウェハの前面のダイ面積は、静電放電ダイオードのためではなく、能動回路のために潜在的に使用され得る。再配線層１３４および基板１０２を使用して第１のダイオード１３２（すなわち、ショットキーバリアダイオード）を形成することによって、ＴＳＶウェハの裏面に埋込み式Ｐ−Ｎ接合ダイオードを配置することによって他の方法では存在する可能性がある温度の制約を低減することができる。たとえば、ＴＳＶウェハの裏面にＰ−Ｎ接合ダイオードを埋め込むことは、高温の使用を伴う可能性があり、これは、ＴＳＶウェハの前面の集積回路およびＩ／Ｏに影響を与える可能性がある。ショットキーバリアダイオードは、低温を使用して実現され得る。ＴＳＶウェハの裏面は、ＴＳＶウェハの前面よりも回路網の密度が低い可能性があるので、静電放電ダイオードとしてショットキーバリアダイオードを使用することは、温度に対する制約が低減した大きい静電放電ダイオードの使用を可能にすることができる。
【００４１】
図１２を参照すると、ＴＳＶウェハの基板の裏面に静電放電ダイオードを形成するための方法の別の特定の例示的な実施形態が示されている。図１２の方法は、図１〜図１０に示すＴＳＶウェハの実施形態を製造する、またはそれらを参照して製造するために実行され得る。
【００４２】
方法は、１２０２で、基板に形成された第１のビアの部分を露出させ、基板に形成された第２のビアの部分を露出させるために、基板の裏面を薄くするステップを含むことができる。たとえば、図３では、基板１０２の裏面（たとえば、ＴＳＶウェハの裏面）は、基板１０２内に形成された第１のビア１１２の部分と、基板１０２内に形成された第２のビア１１４の部分とを露出させるために薄くされ得る。基板１０２の裏面は、エッチング処理を使用して薄くされ得る。
【００４３】
１２０４で、分離層は、基板の裏面上に堆積され得、平坦化され得る。たとえば、図４では、分離層１２６は、ＴＳＶウェハの裏面で、基板１０２上に堆積される。分離層１２６が基板１０２上に堆積された後、分離層１２６は、平坦化され得る。特定の実施形態では、分離層１２６は、化学機械研磨（ＣＭＰ）技術を使用して平坦化される。分離層１２６は、再配線層１３４（図１に示すような）を基板１０２から分離することができる。
【００４４】
１２０６で、ｎ型半導体材料は、第２のビア上に堆積され得る。たとえば、図５では、ｎ型半導体材料は、ＴＳＶウェハの裏面上に堆積され得る。ｎ型半導体材料は、ＴＳＶウェハの裏面の特定の領域を覆うようにパターン化され得る。たとえば、ｎ型半導体材料は、第２のビア１１４の上の領域を覆うようにパターン化され得る。１２０８で、開口部は、第１のビアと第２のビアとの間の分離層に選択的にパターン化され得る。たとえば、図６では、開口部１３０は、第１および第２のビア１１２、１１４の間の分離層１２６に選択的にパターン化されている。開口部１３０は、基板１０２と接触することができる。
【００４５】
１２１０で、再配線層は、ｎ型半導体材料上と、分離層上と、第１のビア上と、開口部内とに堆積され得る。たとえば、図７では、再配線層１３４は、第１および第２のダイオード１３２、１２８を、それぞれ形成するために、開口部１３０内およびｎ型半導体材料上に堆積され得、パターン化され得る。再配線層１３４が、開口部１３０を介して基板１０２に接触したとき、第１のダイオード１３２は、静電荷を基板１０２内に放散するように形成され得る。シリコン（たとえば、基板１０２）と直接接触して再配線層１３４からの金属（たとえば、銅（Ｃｕ）またはアンダーバンプメタライゼーション（ＵＢＭ））を配置することで、ショットキーバリアを形成することができる。第１のダイオード１３２は、低（たとえば、接地または負）電圧に応答して活性化することができる。たとえば、負極性を有する静電荷は、第１のダイオード１３２を活性化することができ、第１のダイオード１３２は、静電荷を基板１０２内に放散することができる。再配線層１３４がｎ型半導体材料と接触したとき、第２のダイオード１２８は、第２のビア１１４とコンタクト１１０とを介して静電荷を基板１０２内に放散するように形成され得る。たとえば、正極性を有する静電荷は、第２のダイオード１２８を活性化することができ、コンタクト１１０まで第２のビア１１４を通過することができる。
【００４６】
図１３を参照すると、ワイヤレス通信デバイスの特定の例示的な実施形態のブロック図が示されており、全体が１３００と表される。デバイス１３００は、メモリ１３３２（たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の非一時的記憶媒体）に結合されたデジタル信号プロセッサ（ＤＳＰ）などのプロセッサ１３１０を含む。メモリ１３３２は、プロセッサ１３１０によって実行可能な命令１３６２を記憶することができる。メモリ１３３２は、プロセッサ１３１０にアクセス可能なデータ１３６６を記憶することができる。
【００４７】
デバイス１３００は、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ１３４８を含む。例示的な実施形態では、ＴＳＶウェハ１３４８は、図１〜図１０に示すＴＳＶウェハに対応することができる。図１３は、プロセッサ１３１０とディスプレイ１３２８とに結合されたディスプレイコントローラ１３２６も示す。コーダ／デコーダ（コーデック）１３３４も、プロセッサ１３１０に結合することができる。スピーカ１３３６およびマイクロフォン１３３８は、コーデック１３３４に結合され得る。図１３は、ワイヤレスコントローラ１３４０がプロセッサ１３１０に結合され得、さらに、ＲＦインターフェース１３５２を介してアンテナ１３４２に結合され得ることも示す。
【００４８】
特定の実施形態では、プロセッサ１３１０、ディスプレイコントローラ１３２６、メモリ１３３２、コーデック１３３４、およびワイヤレスコントローラ１３４０は、システムインパッケージまたはシステムオンチップデバイス１３２２に含まれる。特定の実施形態では、入力デバイス１３３０および電源１３４４は、システムオンチップデバイス１３２２に結合されている。さらに、特定の実施形態では、図１３に示すように、ディスプレイ１３２８、入力デバイス１３３０、スピーカ１３３６、マイクロフォン１３３８、アンテナ１３４２、および電源１３４４は、システムオンチップデバイス１３２２の外部にある。しかしながら、ディスプレイ１３２８、入力デバイス１３３０、スピーカ１３３６、マイクロフォン１３３８、ワイヤレスアンテナ１３４２、および電源１３４４の各々は、インターフェースまたはコントローラのようなシステムオンチップデバイス１３２２の構成要素に結合され得る。
【００４９】
前述の開示されているデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲ、など）内に設計および構成され得る。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造する製造取扱者に提供され得る。もたらされる生成物は、半導体ウェハを含み、半導体ウェハは、次いで、半導体ダイに切断され、半導体チップにパッケージ化される。図１４をさらに参照しながら説明するように、半導体チップは、次いで電子デバイスに組み込まれる。
【００５０】
図１４を参照すると、電子デバイス製造プロセスの特定の例示的な実施形態が示され、全体が１４００と表される。図１４で、物理デバイス情報１４０２が、製造プロセス１４００において、調査コンピュータ１４０６などにおいて受け取られる。物理デバイス情報１４０２は、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）のような半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。たとえば、物理デバイス情報１４０２は、調査コンピュータ１４０６に結合されたユーザーインターフェース１４０４を介して入力された、物理的パラメータと、材料特性と、構造情報とを含むことができる。調査コンピュータ１４０６は、メモリ１４１０のようなコンピュータ可読媒体に結合された１つまたは複数の処理コアのようなプロセッサ１４０８を含む。メモリ１４１０は、プロセッサ１４０８に、ファイルフォーマットに準拠するように物理デバイス情報１４０２を変換させ、ライブラリファイル１４１２を生成させるために実行可能なコンピュータ可読命令を記憶することができる。
【００５１】
特定の実施形態では、ライブラリファイル１４１２は、変換された設計情報を含む少なくとも１つのデータを含む。たとえば、ライブラリファイル１４１２は、電子設計自動化（ＥＤＡ）ツール１４２０と共に使用するために提供された、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）のようなデバイスのライブラリを含むことができる。
【００５２】
ライブラリファイル１４１２は、メモリ１４１８に結合された１つまたは複数の処理コアのようなプロセッサ１４１６を含む設計コンピュータ１４１４で、ＥＤＡツール１４２０と共に使用され得る。ＥＤＡツール１４２０は、設計コンピュータ１４１４のユーザーが、ライブラリファイル１４１２を使用して基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）を設計することを可能にするために、プロセッサ実行可能命令としてメモリ１４１８に記憶され得る。たとえば、設計コンピュータ１４１４のユーザーは、設計コンピュータ１４１４に結合されたユーザーインターフェース１４２４を介して回路設計情報１４２２を入力することができる。回路設計情報１４２２は、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）の少なくとも１つの物理的特性を表す設計情報を含むことができる。説明するために、回路設計特性は、回路設計内の特定の回路の識別および他の要素との関係、位置決め情報、特徴サイズ情報、相互接続情報、または、半導体デバイスの物理的特性を表す他の情報を含むことができる。
【００５３】
設計コンピュータ１４１４は、回路設計情報１４２２を含む設計情報を、ファイルフォーマットに準拠するように変換するように設計され得る。説明するために、ファイル構成は、平面幾何学的形状、テキストラベル、および、グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットのような階層的フォーマットでの回路レイアウトについての他の情報を表すデータベースバイナリファイルフォーマットを含むことができる。設計コンピュータ１４１４は、他の回路または情報に加えて、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）を記述する情報を含むＧＤＳＩＩファイル１４２６のような、変換された設計情報を含むデータファイルを生成するように構成され得る。説明するために、データファイルは、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）を含み、また、ＳＯＣ内の追加の電子回路および構成要素を含む、システムオンチップ（ＳＯＣ）に対応する情報を含むことができる。
【００５４】
ＧＤＳＩＩファイル１４２６は、ＧＤＳＩＩファイル１４２６内の変換された情報に従って基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）を製造するために、製造プロセス１４２８で受信され得る。たとえば、デバイス製造プロセスは、代表的なマスク１４３２として示されている、フォトリソグラフィプロセスで使用されるマスクのような、１つまたは複数のマスクを作成するために、ＧＤＳＩＩファイル１４２６をマスク製造業者１４３０に提供することを含むことができる。マスク１４３２は、試験され得、代表的なダイ１４３６のようなダイに分離され得る、１つまたは複数のウェハ１４３４を生成するために、製造プロセス中に使用され得る。ダイ１４３６は、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）を含む。
【００５５】
説明した実施形態に関連して、非一時的なコンピュータ可読媒体は、図１１の方法１１００、図１２の方法１２００、またはそれらの任意の組み合わせを実行するためにコンピュータによって実行可能な命令を記憶する。たとえば、半導体製造工場の設備は、コンピュータとメモリとを含むことができ、図１１の方法１１００、図１２の方法１２００、または、製造プロセス１４２８に関連し、ＧＳＤＩＩファイル１４２６を使用するような、それらの任意の組み合わせを実行することができる。説明するために、コンピュータは、図１１を参照して説明されているように、基板に形成された第１のビアの部分を露出させるように基板の裏面を薄くするステップを開始する命令と、基板の裏面に第１のダイオードを形成するステップを開始する命令とを実行することができる。
【００５６】
ダイ１４３６は、ダイ１４３６が代表的なパッケージ１４４０に組み込まれるパッケージ化プロセス１４３８に提供され得る。たとえば、パッケージ１４４０は、システムインパッケージ（ＳｉＰ）配置のような、単一のダイ１４３６または複数のダイを含むことができる。パッケージ１４４０は、電子デバイス技術合同協議会（ＪＥＤＥＣ：  Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）規格のような、１つまたは複数の規格または仕様に従うように構成され得る。
【００５７】
パッケージ１４４０に関連する情報は、コンピュータ１４４６に記憶された構成要素ライブラリを介すなどして、様々な製品設計者に配布され得る。コンピュータ１４４６は、メモリ１４５０に結合された１つまたは複数の処理コアのようなプロセッサ１４４８を含むことができる。プリント回路基板（ＰＣＢ）ツールは、ユーザーインターフェース１４４４を介してコンピュータ１４４６のユーザーから受信されたＰＣＢ設計情報１４４２を処理するために、メモリ１４５０にプロセッサ実行可能命令として記憶され得る。ＰＣＢ設計情報１４４２は、回路基板上のパッケージ化された半導体デバイスの物理的な位置決め情報を含むことができ、パッケージ化された半導体デバイスは、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）を含むパッケージ１４４０に対応する。
【００５８】
コンピュータ１４４６は、回路基板上のパッケージ化された半導体デバイスの物理的な位置決め情報、ならびに、トレースおよびビアのような電気的接続のレイアウトを含むデータを有する、ＧＥＲＢＥＲファイル１４５２のようなデータファイルを生成するために、ＰＣＢ設計情報１４４２を変換するように構成され得、ここで、パッケージ化された半導体デバイスは、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）を含むパッケージ１４４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有することができる。
【００５９】
ＧＥＲＢＥＲファイル１４５２は、基板組み立てプロセス１４５４で受信され得、ＧＥＲＢＥＲファイル１４５２内に記憶された設計情報に従って製造された代表的なＰＣＢ１４５６のようなＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル１４５２は、ＰＣＢ製造プロセスの様々なステップを実行するために、１つまたは複数のマシンにアップロードされ得る。ＰＣＢ１４５６は、代表的なプリント回路基板アセンブリ（ＰＣＡ）１４５８を形成するために、パッケージ１４４０を含む電子構成要素が配置され得る。
【００６０】
ＰＣＡ１４５８は、生成物製造プロセス１４６０で受信され得、第１の代表的な電子デバイス１４６２および第２の代表的な電子デバイス１４６４のような１つまたは複数の電子デバイスに組み込まれ得る。例示的な非限定的な例として、第１の代表的な電子デバイス１４６２、第２の代表的な電子デバイス１４６４、または両方は、携帯電話、ワイヤレスローカルエリアネットワーク（ＬＡＮ）デバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータのグループから選択され得、これらの中に、基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）が組み込まれている。別の例示的な非限定的な例として、１つまたは複数の電子デバイス１４６２および１４６４は、携帯電話のようなリモートユニット、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末のようなポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ検針機器のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶もしくは受信する任意の他のデバイス、またはそれらの組み合わせであり得る。図１３は、本開示の教示によるリモートユニットを示しているが、本開示は、これらの例示されているユニットに限定されない。本開示の実施形態は、好ましくは、メモリとオンチップ回路網とを含む能動集積回路網を含む任意のデバイスで用いられ得る。
【００６１】
基板の裏面に静電放電ダイオードを含むＴＳＶウェハ（たとえば、図１〜図１０に示すＴＳＶウェハ、および／または図１１〜図１２の方法１１００〜１２００に従って形成されたＴＳＶウェハ）を含むデバイスは、例示的なプロセス１４００で説明されているように、製造され得、処理され得、電子デバイスに組み込まれ得る。図１〜図１０を参照して開示されている実施形態の１つまたは複数の態様は、ライブラリファイル１４１２内、ＧＤＳＩＩファイル１４２６内、およびＧＥＲＢＥＲファイル１４５２内のような、様々な処理段階で含まれ得、同時に、調査コンピュータ１４０６のメモリ１４１０、設計コンピュータ１４１４のメモリ１４１８、コンピュータ１４４６のメモリ１４５０、基板アセンブリプロセス１４５４のような様々な段階で使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶され得、また、マスク１４３２、ダイ１４３６、パッケージ１４４０、ＰＣＡ１４５８、またはプロトタイプの回路もしくはデバイスのような他の製品（図示せず）、またはそれらの組み合わせのような１つまたは複数の他の物理的実施形態に組み込まれ得る。ＴＳＶウェハの裏面に静電放電ダイオードを形成するために様々な代表的な段階が図１〜図１２を参照して示されているが、他の実施形態では、より少ない段階が使用され得、または、追加の段階が含まれ得る。同様に、図１４のプロセス１４００は、プロセス１４００の様々な段階を実行する、単一のエンティティによって、または１つもしくは複数のエンティティによって実行され得る。
【００６２】
説明されている実施形態に関連して、負極性を有する静電荷をスルーシリコンビア（ＴＳＶ）ウェハの基板内に放散するための手段を含む装置が開示される。負極性を有する静電荷を放散するための手段は、基板の裏面に配置され得る。たとえば、負極性を有する静電荷を放散するための手段は、図１〜図１０に示すＴＳＶウェハの第１のダイオード１３２を含むことができる。
【００６３】
装置は、正極性を有する静電荷を基板内に放散するための手段も含む。正極性を有する静電荷を放散するための手段は、基板の裏面に配置され得る。正極性を有する静電荷を放散するための手段は、図１〜図１０に示すＴＳＶウェハの第２のダイオード１２８を含むことができる。
【００６４】
当業者は、本明細書に開示されている実施形態に関連して説明されている様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェアとして、プロセッサによって実行されるコンピュータソフトウェアとして、または両方の組み合わせとして実現され得ることをさらに理解するであろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップが、それらの機能の観点から一般的に上記で説明されている。そのような機能がハードウェアまたはプロセッサ実行可能命令のいずれとして実現されるのかは、システム全体に課される特定の用途および設計制約に依存する。当業者は、説明されている機能を、各々の特定の用途のために様々な方法で実現することができるが、そのような実現の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００６５】
本明細書に開示されている実施形態に関連して説明されている方法またはアルゴリズムのステップは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、または２つの組み合わせで具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、プログラム可能読み出し専用メモリ（ＰＲＯＭ）、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、または、当該技術分野で公知の任意の他の形態の非一時的記憶媒体内に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内に存在することができる。ＡＳＩＣは、コンピューティングデバイスまたはユーザー端末内に存在することができる。代替的に、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザー端末内の別個の構成要素として存在することができる。
【００６６】
開示されている実施形態の前述の説明は、当業者が開示されている実施形態を作製または使用することを可能にするために提供されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義されている原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示されている実施形態に限定されることを意図されておらず、以下の特許請求の範囲によって定義される原理および新規な特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００６７】
１０２  基板
１０４  活性層
１０６  第１のアルミニウム金属化部分
１０８  第２のアルミニウム金属化部分
１１０  コンタクト
１１２  第１のビア
１１４  第２のビア
１１６  第３のビア
１１８  第４のビア
１２０  部分
１２２  接着層
１２４  キャリアウェハ
１２６  分離層
１２８  第２のダイオード
１３０  開口部
１３２  第１のダイオード
１３４  再配線層
１３６  誘電体層
１３８  マイクロバンプ
８００  トレンチ
９００  トレンチ
１０００  基板コンタクト
１３００  デバイス
１３１０  プロセッサ
１３２２  システムオンチップデバイス
１３２６  ディスプレイコントローラ
１３２８  ディスプレイ
１３３０  入力デバイス
１３３２  メモリ
１３３４  コーデック
１３３６  スピーカ
１３３８  マイクロフォン
１３４０  ワイヤレスコントローラ
１３４２  アンテナ
１３４４  電源
１３４８  ＴＳＶウェハ
１３５２  ＲＦインターフェース
１３６２  命令
１４０２  物理デバイス情報
１４０４  ユーザーインターフェース
１４０６  調査コンピュータ
１４０８  プロセッサ
１４１０  メモリ
１４１２  ライブラリファイル
１４１４  設計コンピュータ
１４１６  プロセッサ
１４１８  メモリ
１４２０  電子設計自動化ツール
１４２２  回路設計情報
１４２４  ユーザーインターフェース
１４２６  ＧＤＳＩＩファイル
１４２８  製造プロセス
１４３０  マスク製造業者
１４３２  マスク
１４３４  ウェハ
１４３６  ダイ
１４３８  パッケージ化プロセス
１４４０  パッケージ
１４４２  ＰＣＢ設計情報
１４４４  ユーザーインターフェース
１４４６  コンピュータ
１４４８  プロセッサ
１４５０  メモリ
１４５２  ＧＥＲＢＥＲファイル
１４５４  基板アセンブリプロセス
１４５６  ＰＣＢ
１４５８  プリント回路基板アセンブリ（ＰＣＡ）
１４６０  製品製造プロセス
１４６２  第１の代表的な電子デバイス
１４６４  第２の代表的な電子デバイス
【図１】
2016526285.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2016526285.tif 000007
【図６】
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【図７】
2016526285.tif 000009
【図８】
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【図９】
2016526285.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成27年3月12日(2015.3.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デバイスの製造方法であって、前記方法が、
前記デバイスの基板の裏面を薄くするステップであって、前記基板に形成された第１のビアの部分および第２のビアの部分を露出させる、ステップと、
前記基板の前記裏面に第１のダイオードを形成するステップであって、前記第１のダイオードが、前記第１のビアに結合されている、ステップと、
前記デバイスの層を形成するステップであって、前記層が前記基板とは別個である、ステップと、
半導体材料を含む第２のダイオードを形成するステップであって、前記第２のダイオードが、前記第２のビア上に形成され、前記層が前記第２のダイオードと前記基板の前記裏面との間に配置されている、ステップと
を含む、方法。
【請求項２】
前記層の開口部を選択的にパターン化するステップであって、前記層が前記基板の前記裏面上に堆積された分離層を含み、前記開口部が前記基板に接触する、ステップと、
前記開口部内に再配線層を堆積させるステップであって、前記第１のダイオードが、前記開口部内の前記基板と接触する前記再配線層に基づいて形成され、前記再配線層が前記第１のダイオードを前記第１のビアに結合する、ステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記第２のダイオードが前記第２のビアに結合されており、前記半導体材料がｎ型半導体材料を含む、請求項１に記載の方法。
【請求項４】
前記第２のビア上に前記ｎ型半導体材料を堆積させるステップと、
前記ｎ型半導体材料上に再配線層を堆積させるステップであって、前記第２のダイオードが、前記ｎ型半導体材料と接触する前記再配線層に基づいて形成される、ステップと
をさらに含む、請求項３に記載の方法。
【請求項５】
前記第１のダイオードおよび前記第２のダイオードが、実質的に反対の極性を有する、請求項１に記載の方法。
【請求項６】
前記第１のダイオードが、ショットキーバリアダイオードである、請求項１に記載の方法。
【請求項７】
前記第１のダイオードが、静電放電イベントに応答して前記基板内に電流を提供するように構成される、請求項１に記載の方法。
【請求項８】
基板と、
前記基板の裏面から延在する第１のビアと、
前記基板の前記裏面の第１のダイオードであって、前記第１のビアに結合されており、静電放電イベントに応答して前記基板内に電流を提供するように構成されている、第１のダイオードと、
前記基板とは別個である層と、
前記基板の前記裏面から延在する第２のビアと、
半導体材料を含む第２のダイオードであって、前記第２のダイオードが前記第２のビア上に形成されており、前記層が前記第２のダイオードと前記基板の前記裏面との間に配置されている、第２のダイオードと
を備える、デバイス。
【請求項９】
前記第１のダイオードが、前記層の開口部内で前記基板と接触する再配線層を介して形成されており、前記層が前記基板上に堆積された分離層を含む、請求項８に記載のデバイス。
【請求項１０】
前記分離層が、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯｘＮｙ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、またはポリマー絶縁体のうちの少なくとも１つを含む、請求項９に記載のデバイス。
【請求項１１】
前記再配線層が、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、またはタングステン（Ｗ）のうちの少なくとも１つを含む、請求項９に記載のデバイス。
【請求項１２】
前記第２のダイオードが、前記第２のビアに結合されており、別の静電放電イベントに応答して前記基板内に正極性を有する電流を提供するように構成されており、前記半導体材料が、ｎ型半導体材料を含む、請求項８に記載のデバイス。
【請求項１３】
前記第２のダイオードが、前記第２のビアに結合された前記ｎ型半導体材料と接触する再配線層を介して形成されている、請求項１２に記載のデバイス。
【請求項１４】
前記ｎ型半導体材料が、酸化インジウム（Ｉｎ２Ｏ３）またはインジウムスズ酸化物（ＩＴＯ）のうちの１つである、請求項１３に記載のデバイス。
【請求項１５】
前記第１のビアおよび前記第２のビアが、金属で充填されたビアである、請求項８に記載のデバイス。
【請求項１６】
前記金属が、銅（Ｃｕ）、タングステン（Ｗ）、銀（Ａｇ）、または金（Ａｕ）のうちの少なくとも１つを含んでいる、請求項１５に記載のデバイス。
【請求項１７】
前記基板が、ｐ型埋込み式基板を含む、請求項１３に記載のデバイス。
【請求項１８】
前記基板が、シリコン基板である、請求項１３に記載のデバイス。
【請求項１９】
プロセッサによって実行されたとき、前記プロセッサに、
基板に形成された第１のビアの部分および第２のビアの部分を露出させるためにデバイスの基板の裏面を薄くするステップを開始させ、
前記基板の前記裏面に第１のダイオードを形成するステップであって、前記第１のダイオードが前記第１のビアに結合される、ステップを開始させ、
前記デバイスの層を形成するステップであって、前記層が前記基板と別個である、ステップを開始させ、
半導体材料を含む第２のダイオードを形成するステップであって、前記第２のダイオードが前記第２のビア上に形成され、前記層が前記第２のダイオードと前記基板の前記裏面との間に配置されている、ステップを開始させる命令を含む非一時的なコンピュータ可読媒体。
【請求項２０】
前記プロセッサによって実行されたとき、前記プロセッサに、
前記層に開口部をパターン化するステップであって、前記層が前記基板の前記裏面上に堆積された分離層を含み、前記開口部が前記基板に接触する、ステップを開始させ、
前記開口部内に再配線層を堆積させるステップであって、前記第１のダイオードが前記開口部内で前記基板と接触する前記再配線層に基づいて形成される、ステップを開始させる命令をさらに含む、請求項１９に記載の非一時的なコンピュータ可読媒体。
【請求項２１】
前記第２のダイオードが前記第２のビアに結合され、前記半導体材料がｎ型半導体材料を含む、請求項１９に記載の非一時的なコンピュータ可読媒体。
【請求項２２】
前記プロセッサによって実行されたとき、前記プロセッサに、
前記第２のビア上に前記ｎ型半導体材料を堆積させるステップを開始させ、
前記ｎ型半導体材料上に再配線層を堆積させるステップであって、前記第２のダイオードが前記ｎ型半導体材料と接触する前記再配線層に基づいて形成される、ステップを開始させる命令をさらに含む、請求項２１に記載の非一時的なコンピュータ可読媒体。
【請求項２３】
前記プロセッサが、電子デバイスに組み込まれている、請求項１９に記載の非一時的なコンピュータ可読媒体。
【請求項２４】
静電放電イベントに応答してスルーシリコンビア（ＴＳＶ）ウェハの基板内に負極性を有する電流を提供するための手段であって、前記基板の裏面に配置されている、負極性を有する電流を提供するための手段と、
前記基板とは別個の分離するための手段と、
別の静電放電イベントに応答して前記基板内に正極性を有する電流を提供するための手段であって、前記基板の前記裏面に配置されており、前記分離するための手段が、前記正極性を有する前記電流を提供するための前記手段と前記基板の前記裏面との間にある、正極性を有する電流を提供するための手段と
を備える装置。
【請求項２５】
前記負極性を有する前記電流を提供するための前記手段が、前記基板の前記裏面にショットキーバリアダイオードを含み、前記ショットキーバリアダイオードが、前記基板と接触する再配線層によって形成されている、請求項２４に記載の装置。
【請求項２６】
前記負極性を有する前記電流を提供するための前記手段、および、前記正極性を有する前記電流を提供するための前記手段が、少なくとも１つの半導体ダイに組み込まれている、請求項２４に記載の装置。
【請求項２７】
携帯電話、ワイヤレスローカルエリアネットワーク（ＬＡＮ）デバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータの群から選択されたデバイスをさらに備え、前記デバイス内に、前記負極性を有する前記電流を提供するための前記手段、および、前記正極性を有する前記電流を提供するための前記手段が組み込まれている、請求項２４に記載の装置。
【請求項２８】
デバイスの製造方法であって、前記方法が、
前記デバイスの基板の裏面を薄くするステップであって、基板に形成された第１のビアの部分および第２のビアの部分を露出させるために前記基板の裏面を薄くする、ステップと、
前記基板の前記裏面に第１のダイオードを形成するステップであって、前記第１のダイオードが前記第１のビアに結合される、ステップと、
前記デバイスの層を形成するステップであって、前記層が前記基板とは別個である、ステップと、
半導体材料を含む第２のダイオードを形成するステップであって、前記第２のダイオードが前記第２のビア上に形成され、前記層が前記第２のダイオードと前記基板の前記裏面との間に配置されている、ステップと
を含む、方法。
【請求項２９】
前記薄くするステップ、および前記形成するステップが、電子デバイスに組み込まれているプロセッサによって実行される、請求項２８に記載の方法。
【請求項３０】
半導体デバイスの製造方法であって、前記方法が、
前記半導体デバイスに対応する設計情報を含むデータファイルを受信するステップと、
前記設計情報に従って前記半導体デバイスを製造するステップと
を含み、前記半導体デバイスが、
基板と、
前記基板の裏面から延在する第１のビアと、
前記基板の前記裏面の第１のダイオードであって、前記第１のダイオードが、
前記第１のビアに結合され、静電放電イベントに応答して電流を前記基板内に提供するように構成される、第１のダイオードと、
前記デバイスの層であって、前記基板とは別個である、層と、
前記基板の前記裏面から延在する第２のビアと、
半導体材料を含む第２のダイオードであって、前記第２のダイオードが前記第２のビア上に形成されており、前記層が前記第２のダイオードと前記基板の前記裏面との間に配置されている、第２のダイオードと
を含む、方法。
【請求項３１】
前記データファイルが、グラフィックデータシステム（ＧＤＳＩＩ）フォーマットを有する、請求項３０に記載の方法。
【請求項３２】
前記データファイルが、ＧＥＲＢＥＲフォーマットを有する、請求項３０に記載の方法。
【国際調査報告】
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2016526285.tif 000018
2016526285.tif 000019