(57)【要約】  半導体デバイスおよびその製作方法を提供する。該半導体デバイスは、半導体デバイス能動領域１と電極形状制御層２と電極５とを含む。電極形状制御層２は、半導体デバイス能動領域１上に位置し、アルミニウム元素を含有し、アルミニウム元素の含有量が、半導体デバイス能動領域１から、下から上へ漸次減少し、電極形状制御層２には電極領域が設けられ、電極領域には、半導体デバイス能動領域１に延びて縦方向に前記電極形状制御層２を貫通する溝が設けられ、溝の側面の全部または一部が、斜面、または両側に凹む円弧状のスロープ、または中央に突出する円弧状のスロープである。電極５は、全部または一部が電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、底部が半導体デバイス能動領域１に接触する。電極５の形状を制御することにより、電極５付近の電界強度の分布を変更し、半導体デバイスの破壊電圧および信頼性などの性能を向上させる。
2016524817.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
半導体デバイス能動領域と、電極形状制御層と、電極と、を含み、
前記電極形状制御層は、前記半導体デバイス能動領域上に位置し、アルミニウム元素を含有し、全部または一部の前記電極形状制御層におけるアルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ漸次に減少し、前記電極形状制御層には電極領域が設けられ、前記電極領域には、半導体デバイス能動領域に延びて縦方向に前記電極形状制御層を貫通する溝が設けられ、前記溝の側面の全部または一部が、斜面、または両側に凹む円弧状のスロープ、または中央に突出する円弧状のスロープであり、
前記電極は、全部または一部が前記電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、底部が半導体デバイス能動領域に接触する、
ことを特徴とする半導体デバイス。
【請求項２】
前記電極形状制御層は、半導体層、第１誘電体層のうちの１つまたは２つの組み合わせである、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記半導体デバイス能動領域および電極形状制御層における半導体層は、３族窒化物、シリコン、ゲルマニウム、ゲルマニウム・シリコン、III−∨族化合物、酸化物のうちの１つまたは複数の組み合わせである、ことを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記第１誘電体層は、ＳｉＮ、ＳｉＡｌＮ、ＳｉＡｌＧａＮ、ＳｉＡｌＯｘ、ＡｌＭｇＯＮ、ＨｆＡｌＯｘのうちの１つまたは複数の組み合わせを含む、ことを特徴とする請求項２に記載の半導体デバイス。
【請求項５】
前記電極形状制御層が半導体層および第１誘電体層である場合、第１誘電体層が半導体層の上方に位置し、前記半導体層におけるいずれかの箇所のアルミニウム元素の含有量が、第１誘電体層におけるいずれかの箇所のアルミニウム元素の含有量より高い、ことを特徴とする請求項２に記載の半導体デバイス。
【請求項６】
全部または一部の前記電極形状制御層におけるアルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ、線形的に減少し、または、加速的に減少し、または、減速的に減少し、または、まず線形的に減少してから変わらないように保持し、または、まず減速的に減少してから変わらないように保持し、または、まず加速的に減少してから変わらないように保持する、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項７】
前記電極形状制御層における溝部分は、半導体デバイス能動領域内まで延びている、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項８】
前記電極形状制御層における溝の内壁および電極形状制御層の表面の全部または一部には、第２誘電体層が堆積され、前記電極の全部または一部が前記第２誘電体層上に位置する、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項９】
前記第２誘電体層は、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＨｆＡｌＯｘ、ＨｆＯ２のうちの１つまたは複数の組み合わせを含む、ことを特徴とする請求項８に記載の半導体デバイス。
【請求項１０】
前記半導体デバイスは、ダイオードおよびトライオードを含み、前記電極は、ダイオードのアノードおよびカソード、並びに、トライオードのソース、ドレイン、およびゲートを含む、ことを特徴とする請求項１に記載の半導体デバイス。
【請求項１１】
前記半導体デバイス能動領域は、窒化アルミニウムガリウム／窒化ガリウムのヘテロ接合からなる高電子移動度トランジスタ、窒化アルミニウムインジウムガリウム／窒化ガリウムのヘテロ接合からなる高電子移動度トランジスタ、窒化アルミニウム／窒化ガリウムのヘテロ接合からなる高移動度トライオード、窒化ガリウムＭＯＳＦＥＴ、インジウム窒化ガリウム／窒化ガリウムの多重量子井戸構造が含まれるデバイス、ｐ型窒化物からなる発光ダイオード、ＵＶ−ＬＥＤ、光電検出器、水素発生器、太陽電池、ＬＤＭＯＳ、ＵＭＯＳＦＥＴ、ショットキーダイオード、またはアバランシェダイオードを含む、ことを特徴とする請求項１０に記載の半導体デバイス。
【請求項１２】
請求項１に記載の半導体デバイスの製造方法であって、
半導体デバイス能動領域を提供するステップＳ１と、
前記半導体デバイス能動領域上に電極形状制御層を形成し、前記電極形状制御層は、アルミニウム元素を含有し、全部または一部の前記電極形状制御層におけるアルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ漸次減少し、前記電極形状制御層には電極領域が設けられるステップＳ２と、
前記電極領域に、半導体デバイス能動領域に延びて縦方向に前記電極形状制御層を貫通する溝を形成し、前記溝の側面の全部または一部が、斜面、または両側に凹む円弧状のスロープ、または中央に突出する円弧状のスロープであるステップＳ３と、
前記電極領域における溝内に電極を形成し、前記電極は、全部または一部が電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、底部が半導体デバイス能動領域に接触するステップＳ４と、を含む、
ことを特徴とする半導体デバイスの製造方法。
【請求項１３】
前記ステップＳ３およびステップＳ４は、具体的に、
前記電極形状制御層に第１マスク層を塗布し、フォトエッチングを行って、電極領域を露出させるステップＳ３１と、
前記電極領域をエッチングして、半導体デバイス能動領域に延びる溝を形成するステップＳ３２と、
第１マスク層を除去するＳ３３と、
前記電極形状制御層に第２マスク層を塗布し、フォトエッチングを行って、電極領域を露出させるステップＳ４１と、
電極を堆積し、第２マスク層を除去して、電極を形成するステップＳ４２と、を含む、
ことを特徴とする請求項１２に記載の半導体デバイスの製造方法。
【請求項１４】
前記ステップＳ２における電極形状制御層は、半導体層、第１誘電体層のうちの１つまたは２つの組み合わせであり、第１誘電体層の成長方式は、ＭＯＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＭＢＥ、ＣＶＤ、またはＧＣＩＢを含む、ことを特徴とする請求項１２に記載の半導体デバイスの製造方法。
【請求項１５】
前記ステップＳ４の前に、
前記電極形状制御層における溝の内壁および電極形状制御層の表面の全部または一部に第２誘電体層を堆積し、第２誘電体層は、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＨｆＡｌＯｘ、ＨｆＯ２のうちの１つまたは複数の組み合わせを含む、ことをさらに含む、
ことを特徴とする請求項１２に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術分野に関し、特に半導体デバイスおよびその製作方法に関する。
【背景技術】
【０００２】
半導体デバイスでは、デバイスの破壊電圧を向上させてデバイスの信頼性を改善するために、電界強度をどのように分布させるか、局所的な電界強度が大きすぎることをどのように避けるかが、半導体デバイス設計において考慮しなければならない課題の１つである。電界の分布は、多数の手法によって制御することができ、例えば、能動領域に対して変調ドープを行ったり、フィールドプレートを追加して電界の最大値を減少させたりして、電極の形状を制御することにより電界の分布を制約してもよい。
【０００３】
例えば、窒化ガリウム基の高電子移動度トランジスタは、平面チャネル電界効果トランジスタに属し、そのゲートの形状の制御が、非常に重要なデバイス製造プロセスの１つである。高電子移動度トランジスタの平面構造は、電界強度の不均一分布を引き起こすことになり、特にソースとドレインとの間の電圧が高い場合に、ドレインに近いゲートのエッジには、極めて高い電界強度が生じることになる。図１には、窒化ガリウム基の高電子移動度トランジスタの動作時のソースとドレインとの間の電界強度分布が示されており、ドレインに近いゲートのエッジには、電界強度がとても高く、一旦、このピーク電界が窒化ガリウム材料の臨界電界を超えると、デバイスは、破壊されてしまうことになる。デバイスの耐電圧がゲートとドレインとの間の電界の積分であるので、均一に分布された電界に対して、ゲートのエッジの電界が高いほど、デバイスが耐える電圧は小さくなる。このような現象は、デバイスの動作性能を大幅に低下させ、例えば、デバイスの破壊電圧の低下およびデバイスの信頼性の低下などを招くことになる。
【０００４】
ショットキーダイオードにとっても、その電極のエッジの電界に１つの局所的な極大値が存在し、電界の分布を改善するために、１つのフィールドプレートを構築し、または、エッジに空乏層を形成する必要がある。
【０００５】
平面構造のＬＤＭＯＳ、および、例えばＵＭＯＳのような垂直構造を有するＭＯＳＦＥＴについても、電極のエッジにピーク電界が存在し、電界の分布を改善するために、同様に、電極の形状への制御、またはエッジにおけるフィールドプレートの追加などの方法が必要になる。垂直構造を有するＵＭＯＳまたはＶＤＭＯＳに対しても、同様に、エッジにおける電界を制御する必要がある。
【０００６】
電界強度の分布を変更してデバイスの動作性能を改善するために、電界の分布は、多数の手法によって制御することができ、例えば、能動領域に対して変調ドープを行ったり、フィールドプレートを用いて電界の最大値を減少させたりして、電極の形状を制御することにより電界の分布を制約してもよい。
【０００７】
フィールドプレートは、平面デバイスの能動領域に対する垂直空乏化によって、平面デバイスの水平空乏領域を拡張し、平面デバイスの電界強度分布の変更を引き起こすものである。フィールドプレートの位置は、ソース、ゲート、またはドレインにあってもよく、電界強度の分布を変更して、ドレインに近いゲートのエッジにおける最大電界強度を低下させるために、デバイスにおいて、単一または複数のフィールドプレートを採用してもよい。
【０００８】
Ｔ型ゲート（Ｔ−ｇａｔｅ）は、ゲートの形状をＴ型に製作することにより、Ｔ型ゲート自身の形状特徴を利用して、ゲートにおける電界分布を変更する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
フィールドプレートおよびＴ型ゲートを製作するプロセス過程において、誘電体層が必要不可欠なものであり、最も常用する誘電体層は、窒化ケイ素である。製作プロセスの制限を受けるため、複雑な形状のフィールドプレートは、プロセス上、実現が困難であり、製作プロセスが複雑であるか、あるいは、ぜんぜん実現することができないかである。製作プロセスの制限を受けるため、ゲートの形状もずっと単一であり、多種の形状のゲートは、同様に、製作が困難であり、製作プロセスが複雑であるか、あるいは、同様にぜんぜん実現することができないかである。従って、複雑な形状のフィールドプレートおよび多種の形状のゲートを実現するために、新たな製作プロセスを開発する必要が差し迫っている。
【００１０】
そこで、上記の技術的課題に対して、半導体デバイスおよびその製作方法を提供する必要がある。
【００１１】
これに鑑み、本発明の目的は、新たな製作プロセスを採用することにより、多種の形状の電極の実現を可能にする新たな半導体デバイスおよびその製作方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、電極形状制御層を掲示している。この電極形状制御層は、アルミニウム元素を含有し、該層におけるアルミニウム元素の含有量が調節可能であり、電極形状制御層がエッチングされる際に、横方向および縦方向のエッチング速度がアルミニウム元素の含有量につれて変化し、このように、エッチング断面の形状を制御することが可能になり、異なる形状のエッチング断面が設計・製作され、電極の堆積後、相応の形状の電極が製作され、電極の形状を制御する目的が達成される。
【００１３】
電極形状制御層におけるアルミニウム元素の含有量が下から上へ漸次減少するように調節し、例えば、減少が線形傾向にある場合、溝の側面が斜面であり、エッチング断面の形状が台形であり、電極の堆積後、電極の断面も台形となり、電界のピーク値の分布が分散され、減少が減速傾向にある場合、溝の側面が両側に凹む円弧状のスロープであり、エッチング断面の形状がＵ型であり、電極の堆積後、電極の断面もＵ型となり、電極のエッジの電界分布に相応の変化が発生し、電界分布が緩やかにされ、減少が加速傾向にある場合、溝の側面が中央に突出する円弧状のスロープであり、電極の堆積後、電極の断面も溝の断面と同様になり、電極のエッジの電界分布に相応の変化が発生し、電界分布が緩やかにされる。
【００１４】
上記の目的を達成するために、本発明の実施例で提供された解決手段は、以下の通りである。
【００１５】
半導体デバイスであって、
半導体デバイス能動領域と、電極形状制御層と、電極と、を含み、
前記電極形状制御層は、前記半導体デバイス能動領域上に位置し、アルミニウム元素を含有し、全部または一部の前記電極形状制御層におけるアルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ漸次減少し、前記電極形状制御層には電極領域が設けられ、前記電極領域には、半導体デバイス能動領域に延びて縦方向に前記電極形状制御層を貫通する溝が設けられ、前記溝の側面の全部または一部が、斜面、または両側に凹む円弧状のスロープ、または中央に突出する円弧状のスロープであり、
【００１６】
前記電極は、全部または一部が前記電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、底部が半導体デバイス能動領域に接触する。
【００１７】
本発明のさらなる改善として、前記電極形状制御層は、半導体層、第１誘電体層のうちの１つまたは２つの組み合わせである。
【００１８】
本発明のさらなる改善として、前記半導体デバイス能動領域および電極形状制御層における半導体層は、３族窒化物、シリコン、ゲルマニウム、ゲルマニウム・シリコン、III−∨族化合物、酸化物のうちの１つまたは複数の組み合わせである。
【００１９】
本発明のさらなる改善として、前記第１誘電体層は、ＳｉＮ、ＳｉＡｌＮ、ＳｉＡｌＧａＮ、ＳｉＡｌＯｘ、ＡｌＭｇＯＮ、ＨｆＡｌＯｘのうちの１つまたは複数の組み合わせを含む。
【００２０】
本発明のさらなる改善として、前記電極形状制御層が半導体層および第１誘電体層である場合、第１誘電体層が半導体層の上方に位置し、前記半導体層におけるいずれかの箇所のアルミニウム元素の含有量が、第１誘電体層におけるいずれかの箇所のアルミニウム元素の含有量より高い。
【００２１】
本発明のさらなる改善として、全部または一部の前記電極形状制御層におけるアルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ、線形的に減少し、または、加速的に減少し、または、減速的に減少し、または、まず線形的に減少してから変わらないように保持し、または、まず減速的に減少してから変わらないように保持し、または、まず加速的に減少してから変わらないように保持する。
【００２２】
本発明のさらなる改善として、前記電極形状制御層における溝部分は、半導体デバイス能動領域内まで延びている。
【００２３】
本発明のさらなる改善として、前記電極形状制御層における溝の内壁および電極形状制御層の表面の全部または一部には、第２誘電体層が堆積され、前記電極の全部または一部が前記第２誘電体層上に位置する。
【００２４】
本発明のさらなる改善として、前記第２誘電体層は、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＨｆＡｌＯｘ、ＨｆＯ２のうちの１つまたは複数の組み合わせを含む。
【００２５】
本発明のさらなる改善として、前記半導体デバイスは、ダイオードおよびトライオードを含み、前記電極は、ダイオードのアノードおよびカソード、並びに、トライオードのソース、ドレイン、およびゲートを含む。
【００２６】
本発明のさらなる改善として、前記半導体デバイス能動領域は、窒化アルミニウムガリウム／窒化ガリウムのヘテロ接合からなる高電子移動度トランジスタ、窒化アルミニウムインジウムガリウム／窒化ガリウムのヘテロ接合からなる高電子移動度トランジスタ、窒化アルミニウム／窒化ガリウムのヘテロ接合からなる高移動度トライオード、窒化ガリウムＭＯＳＦＥＴ、インジウム窒化ガリウム／窒化ガリウムの多重量子井戸構造が含まれるデバイス、ｐ型窒化物からなる発光ダイオード、ＵＶ−ＬＥＤ、光電検出器、水素発生器、太陽電池、ＬＤＭＯＳ、ＵＭＯＳＦＥＴ、ショットキーダイオード、またはアバランシェダイオードを含む。
【００２７】
これに相応して、半導体デバイスの製造方法であって、
半導体デバイス能動領域を提供するステップＳ１と、
前記半導体デバイス能動領域上に電極形状制御層を形成し、前記電極形状制御層は、アルミニウム元素を含有し、全部または一部の前記電極形状制御層におけるアルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ漸次減少し、前記電極形状制御層には電極領域が設けられるステップＳ２と、
前記電極領域に、半導体デバイス能動領域に延びて縦方向に前記電極形状制御層を貫通する溝を形成し、前記溝の側面の全部または一部が、斜面、または両側に凹む円弧状のスロープ、または中央に突出する円弧状のスロープであるステップＳ３と、
前記電極領域における溝内に電極を形成し、前記電極は、全部または一部が電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、底部が半導体デバイス能動領域に接触するステップＳ４と、を含む。
【００２８】
本発明のさらなる改善として、前記ステップＳ３およびステップＳ４は、具体的に、
前記電極形状制御層に第１マスク層を塗布し、フォトエッチングを行って、電極領域を露出させるステップＳ３１と、
前記電極領域をエッチングして、半導体デバイス能動領域に延びる溝を形成するステップＳ３２と、
第１マスク層を除去するＳ３３と、
前記電極形状制御層に第２マスク層を塗布し、フォトエッチングを行って、電極領域を露出させるステップＳ４１と、
電極を堆積し、第２マスク層を除去して、電極を形成するステップＳ４２と、を含む。
【００２９】
本発明のさらなる改善として、前記ステップＳ２における電極形状制御層は、半導体層、第１誘電体層のうちの１つまたは２つの組み合わせであり、第１誘電体層の成長方式は、ＭＯＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＭＢＥ、ＣＶＤ、またはＧＣＩＢを含む。
【００３０】
本発明のさらなる改善として、前記ステップＳ４の前に、
前記電極形状制御層における溝の内壁および電極形状制御層の表面の全部または一部に第２誘電体層を堆積し、第２誘電体層は、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＨｆＡｌＯｘ、ＨｆＯ２のうちの１つまたは複数の組み合わせを含む、ことをさらに含む。
【発明の効果】
【００３１】
本発明の有益な効果は、以下の通りである。本発明の半導体デバイスおよびその製作方法は、半導体デバイスにおける能動領域に電極形状制御層が用いられ、電極形状制御層におけるアルミニウム元素の含有量が厚さの変化に応じて変化し、電極形状制御層における前記元素の含有量の変化を制御することにより、エッチング過程における横方向と縦方向とのエッチング速度の比例を制御して、エッチング過程におけるエッチング断面の形状を変更し、電極形成過程における電極の形状への制御を達成し、プロセスにより、多種の電極の形状への制御が実現される。
【００３２】
エッチング速度が材料の材質によって制御され、エッチング過程におけるプロセスパラメーターを変更する必要がないので、制御性、重複性が良く、簡単で容易に実行できる。また、若干の特殊な形状を実現でき、これは、普通のエッチングプロセスで実現できない。電極の形状を制御することにより、電極付近の電界強度の分布を変更し、半導体デバイスの破壊電圧および信頼性などの性能を向上させる。
【図面の簡単な説明】
【００３３】
【図１】窒化ガリウム基の高電子移動度トランジスタの動作時のソースとドレインとの間の電界強度分布の模式図である。
【図２】本発明の実施例１における半導体デバイスの構成の模式図である。
【図３Ａ】本発明の実施例１における半導体デバイスの製作方法のフローの模式図である。
【図３Ｂ】本発明の実施例１における半導体デバイスの製作方法のフローの模式図である。
【図３Ｃ】本発明の実施例１における半導体デバイスの製作方法のフローの模式図である。
【図３Ｄ１】本発明の実施例１における半導体デバイスの製作方法のフローの模式図である。
【図３Ｄ２】本発明の実施例１における半導体デバイスの製作方法のフローの模式図である。
【図３Ｅ】本発明の実施例１における半導体デバイスの製作方法のフローの模式図である。
【図３Ｆ】本発明の実施例１における半導体デバイスの製作方法のフローの模式図である。
【図３Ｇ】本発明の実施例１における半導体デバイスの製作方法のフローの模式図である。
【図４Ａ】本発明の実施例２における半導体デバイスの製作方法のフローの模式図である。
【図４Ｂ】本発明の実施例２における半導体デバイスの製作方法のフローの模式図である。
【図４Ｃ】本発明の実施例２における半導体デバイスの製作方法のフローの模式図である。
【図４Ｄ】本発明の実施例２における半導体デバイスの製作方法のフローの模式図である。
【図４Ｅ】本発明の実施例２における半導体デバイスの製作方法のフローの模式図である。
【図４Ｆ】本発明の実施例２における半導体デバイスの製作方法のフローの模式図である。
【図４Ｇ】本発明の実施例２における半導体デバイスの製作方法のフローの模式図である。
【図４Ｈ】本発明の実施例２における半導体デバイスの製作方法のフローの模式図である。
【図５】本発明の実施例３における半導体デバイスの模式図である。
【図６】本発明の実施例４における半導体デバイスの模式図である。
【図７】本発明の実施例５における半導体デバイスの模式図である。
【図８】本発明の実施例６における半導体デバイスの模式図である。
【図９】本発明の実施例７における半導体デバイスの模式図である。
【図１０】本発明の実施例８における半導体デバイスの模式図である。
【図１１】本発明の実施例９における半導体デバイスの模式図である。
【図１２】本発明の実施例１０における半導体デバイスの模式図である。
【発明を実施するための最良の形態】
【００３４】
本発明の実施例または従来技術における構成をさらに明確に説明するために、以下、実施例または従来技術の説明に使用すべき図面を簡単的に紹介する。明らかに、以下の説明における図面は、本発明に記載された若干の実施例にすぎず、当業者にとっては、創造的な労働をしない前提で、これらの図面から他の図面を得ることもできる。
以下、図面に示す具体的な実施形態を参照しながら、本発明を詳しく説明する。しかし、これらの実施形態は、本発明を制限するものではなく、当業者がこれらの実施形態に基づいて行った、構成、方法、または機能上の変換は、全て、本発明の保護範囲に含まれる。
【００３５】
また、異なる実施例において、重複な符号またはマーキングを使用する可能性がある。これらの重複なものは、簡単で明確に本発明を説明するためのものにすぎず、係る異なる実施例および／または構成の間に何らかの関連性があることを意味するものではない。
【００３６】
本発明の実施例は、半導体デバイスを開示している。この半導体デバイスは、
半導体デバイス能動領域と、電極形状制御層と、電極と、を含み、
電極形状制御層は、半導体デバイス能動領域上に位置し、アルミニウム元素を含有し、全部または一部の電極形状制御層におけるアルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ漸次減少し、電極形状制御層には電極領域が設けられ、電極領域には、半導体デバイス能動領域に延びて縦方向に電極形状制御層を貫通する溝が設けられ、溝の側面の全部または一部が、斜面、または両側に凹む円弧状のスロープ、または中央に突出する円弧状のスロープであり、
電極は、全部または一部が電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、底部が半導体デバイス能動領域に接触する。
【００３７】
これに相応して、本発明は、半導体デバイスの製作方法も開示している。この方法は、
半導体デバイス能動領域を提供するステップＳ１と、
半導体デバイス能動領域上に電極形状制御層を形成し、電極形状制御層は、アルミニウム元素を含有し、全部または一部の電極形状制御層におけるアルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ漸次減少し、電極形状制御層には電極領域が設けられるステップＳ２と、
電極領域に、半導体デバイス能動領域に延びて縦方向に前記電極形状制御層を貫通する溝を形成し、溝の側面の全部または一部が、斜面、または両側に凹む円弧状のスロープ、または中央に突出する円弧状のスロープであるステップＳ３と、
電極領域における溝内に電極を形成し、電極は、全部または一部が電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、底部が半導体デバイス能動領域に接触するステップＳ４と、を含む。
【００３８】
以下、各種の異なる実施例を参照して、本発明をさらに説明する。
【００３９】
＜実施例１＞
本実施例における半導体デバイスの構成は、図２に示す通りである。この半導体デバイスは、
半導体デバイス能動領域１と、半導体デバイス能動領域１上における電極形状制御層２と、電極５と、を含み、
電極形状制御層は、アルミニウム元素を含有し、アルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ漸次減少し、減少が線形傾向にあり、電極形状制御層２には電極領域が定義され、電極領域には、半導体デバイス能動領域に延びて縦方向に電極形状制御層を貫通する溝が設けられ、溝は、逆台形であり、側面が斜面であり、
電極５は、電極領域における溝内に位置し、形状が溝の形状に対応するように設定され、半導体デバイス能動領域１に接触する。本実施例において、電極５は、一部が溝内にあり、一部が溝の上方に位置する。
【００４０】
図３Ａ〜３Ｇに示すように、本実施形態における半導体デバイスの製作方法は、
図３Ａに示すように、半導体デバイス能動領域１を提供し、
図３Ｂに示すように、半導体デバイス能動領域１上に電極形状制御層２を形成し、電極形状制御層２におけるアルミニウム元素の含有量が下から上へ漸次減少し、減少が線形傾向にあり、電極形状制御層には電極領域が定義され、
図3Ｃに示すように、電極形状制御層２に第１マスク層３を塗布し、フォトエッチングによって、電極領域を露出させ、
電極領域をエッチングして、半導体デバイス能動領域に延びる溝を形成し、溝が少なくとも部分的に電極形状制御層を貫通し、溝の形状が電極形状制御層２におけるアルミニウム元素の含有量の変化に応じて変化し、溝の最小加工寸法がエッチングプロセスによって調節でき、フォトエッチングの最小加工寸法に比べると、溝の最小加工寸法を、それぞれ、図３Ｄ１および図３Ｄ２に示すように、フォトエッチングの最小加工寸法より、少し大きく、または少し小さくすることができ、
図３Ｅに示すように、第１マスク層３を除去し、
図３Ｆに示すように、第２マスク層４を塗布し、フォトエッチングによって、電極領域を露出させ、
図３Ｇに示すように、電極を堆積し、第２マスク層４を除去して、電極５を形成する、ことを含む。
【００４１】
本実施形態では、電極形状制御層におけるアルミニウム元素の含有量が下から上へ漸次減少し、減少が線形傾向にある場合、溝の側面が斜面であり、エッチング断面の形状が台形であり、電極の堆積後、電極の断面も台形となり、このように、電極のエッジの電界分布が線形的に変化し、電界のピーク値の分布が分散される。
【００４２】
本実施形態における電極形状制御層２は、半導体層、第１誘電体層のうちの１つまたは２つの組み合わせであってもよい。半導体デバイスは、半導体層が３族窒化物、シリコン、ゲルマニウム、ゲルマニウム・シリコン、III−∨族化合物、酸化物のうちの１つまたは複数の組み合わせであり、第１誘電体層がＳｉＮ、ＳｉＡｌＮ、ＳｉＡｌＧａＮ、ＳｉＡｌＯｘ、ＡｌＭｇＯＮ、ＨｆＡｌＯｘのうちの１つまたは複数の組み合わせを含む。第１誘電体層の成長方式は、ＭＯＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＭＢＥ、ＣＶＤ、またはＧＣＩＢであってもよい。
【００４３】
電極形状制御層２が半導体層および第１誘電体層である場合、第１誘電体層が半導体層の上方に位置し、半導体層におけるいずれかの箇所のアルミニウム元素の含有量が、第１誘電体層におけるいずれかの箇所のアルミニウム元素の含有量より高く、全体として電極形状制御層におけるアルミニウム元素の含有量が、半導体デバイス能動領域から、下から上へ漸次線形的に減少する。
【００４４】
本実施形態における半導体デバイス能動領域は、窒化アルミニウムガリウム／窒化ガリウムのヘテロ接合からなる高電子移動度トランジスタ、窒化アルミニウムインジウムガリウム／窒化ガリウムのヘテロ接合からなる高電子移動度トランジスタ、窒化アルミニウム／窒化ガリウムのヘテロ接合からなる高移動度トライオード、窒化ガリウムＭＯＳＦＥＴ、インジウム窒化ガリウム／窒化ガリウムの多重量子井戸構造が含まれるデバイス、ｐ型窒化物からなる発光ダイオード、ＵＶ−ＬＥＤ、光電検出器、水素発生器、または太陽電池を含み、ＬＤＭＯＳ、ＵＭＯＳＦＥＴ、ダイオード、ショットキーダイオード、アバランシェダイオードなどであってもよい。
【００４５】
さらに、電極形状制御層２における溝の内壁および電極形状制御層２の表面の全部または一部には、第２誘電体層が堆積され、電極の全部または一部が第２誘電体層上に位置する。第２誘電体層は、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２、ＨｆＡｌＯｘ、ＨｆＯ２のうちの１つまたは複数の組み合わせであってもよく、堆積の方法は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、またはＰＶＤである。
【００４６】
＜実施例２＞
図４Ｈは、実施例２で説明される半導体デバイスの構成の模式図であり、その構成は、実施例１で説明された半導体デバイスとほぼ同じであり、相違点は、溝部分が半導体デバイス能動領域内まで延びていることにある。
【００４７】
該実施例に対応する製作方法は、図４Ａ〜４Ｈに示す通りであり、具体的な製作手順は、以下の通りである。
図４Ａに示すように、半導体デバイス能動領域１を提供し、
図４Ｂに示すように、半導体デバイス能動領域１上に電極形状制御層２を形成し、電極形状制御層２におけるアルミニウム元素の含有量が下から上へ漸次減少し、減少が線形傾向にあり、電極形状制御層には電極領域が定義され、
図４Ｃに示すように、電極形状制御層２に第１マスク層３を塗布し、フォトエッチングによって、電極領域を露出させ、
電極形状制御層２における電極領域をエッチングして、電極形状制御層２を貫通した溝を形成し、溝の形状が電極形状制御層２におけるアルミニウム元素の含有量の変化に応じて変化し、溝の最小加工寸法がエッチングプロセスによって調節でき、フォトエッチングの最小加工寸法に比べると、溝の最小加工寸法を、フォトエッチングの最小加工寸法より、少し大きく、または少し小さくすることができ、図４Ｄに示すように、少し大きくする場合であり、
図４Ｅに示すように、溝における半導体デバイス能動領域をエッチングして、半導体デバイス能動領域１内まで延びている溝を形成し、
図４Ｆに示すように、第１マスク層３を除去し、
図４Ｇに示すように、第２マスク層４を塗布し、フォトエッチングによって、電極領域を露出させ、
図４Ｈに示すように、電極を堆積し、第２マスク層４を除去して、電極５を形成する。
それ以外の構成および製作方法は、全て実施例１と同様であり、ここで説明を省略する。
【００４８】
＜実施例３＞
図５に示されたのは、実施例３で説明される半導体デバイスの模式図である。
本実施形態では、電極形状制御層２におけるアルミニウム元素の含有量が下から上へ漸次減少し、減少が加速傾向にある。それ以外は、実施例１と同様であり、ここで説明を省略する。
【００４９】
本実施例では、電極形状制御層におけるアルミニウム元素の含有量が下から上へ漸次減少し、減少が加速傾向にある場合、溝の側面が中央に突出する突出する円弧状のスロープであり、電極の堆積後、電極の断面も溝の断面と同様になり、電極のエッジの電界分布に相応の変化が発生し、電界分布が緩やかにされる。
【００５０】
＜実施例４＞
図６に示されたのは、実施例４で説明される半導体デバイスの模式図である。
本実施形態では、電極形状制御層２におけるアルミニウム元素の含有量が下から上へ漸次減少し、減少が減速傾向にある。それ以外は、実施例１と同様であり、ここで説明を省略する。
【００５１】
本実施例では、電極形状制御層におけるアルミニウム元素の含有量が下から上へ漸次減少し、減少が減速傾向にある場合、溝の側面が両側に凹む円弧状のスロープであり、エッチング断面の形状がＵ型であり、電極の堆積後、電極の断面もＵ型となり、電極のエッジの電界分布に相応の変化が発生し、電界分布が緩やかにされる。
【００５２】
＜実施例５＞
図７に示されたのは、実施例５で説明される半導体デバイスの模式図である。
【００５３】
本実施例では、電極形状制御層２におけるアルミニウム元素の含有量が、下から上へ、まず線形的に減少してから変わらないように保持する。それ以外は、実施例１と同様であり、ここで説明を省略する。
【００５４】
本実施例では、電極形状制御層におけるアルミニウム元素の含有量が、まず線形的に減少してから変わらないように保持し、溝は、線形的に減少する部分において台形であり、変わらないように保持する部分において長方形であり、エッチング断面の形状は、上方が長方形であり、下方が台形であり、電極の堆積後、電極の断面がエッチング断面と同様となる。
【００５５】
＜実施例６＞
図８に示されたのは、実施例６で説明される半導体デバイスの模式図である。
【００５６】
本実施例では、電極形状制御層２におけるアルミニウム元素の含有量が、下から上へ、まず減速的に減少してから変わらないように保持する。それ以外は、実施例１と同様であり、ここで説明を省略する。
【００５７】
本実施例では、電極形状制御層におけるアルミニウム元素の含有量が、まず減速的に減少してから変わらないように保持し、溝は、減速的に減少する部分においてＵ型であり、変わらないように保持する部分において長方形であり、エッチング断面の形状は、上方が長方形であり、下方がＵ型であり、電極の堆積後、電極の断面がエッチング断面と同様となる。
【００５８】
＜実施例７＞
図９に示されたのは、実施例７で説明される半導体デバイスの模式図である。
【００５９】
本実施形態において、半導体デバイス能動領域は、窒化物高電子移動度トランジスタであり、任意の種類の基板１１上に成長した核形成層１２と、核形成層１２上に成長した窒化物バッファ層１３と、窒化物バッファ層１３上に成長した窒化物チャネル層１４と、窒化物チャネル層１４上に成長した窒化物バリア層１５と、窒化物バリア層１５上に成長した窒化物キャップ層１６と、を含む。
【００６０】
電極５１は、ゲート電極であり、電極５２および電極５３は、それぞれ、オーム接触しているソースおよびドレインである。ここで、電極形状制御層２におけるアルミニウム元素の含有量が下から上へ漸次減少し、減少が加速傾向にある。そのため、電極５１は、電極形状制御層２において、中央に突出する円弧状の構造である。
【００６１】
＜実施例８＞
図１０に示されたのは、実施例８で説明される半導体デバイスの模式図である。
【００６２】
本実施例において、半導体デバイス能動領域は、Ｎチャネルエンハンスメント型ＭＯＳＦＥＴであり、Ｐ型基板１１上における２つの高ドープのＮ＋領域１２および１３を含み、電極形状制御層２は、誘電体層であり、その中のアルミニウム元素の含有量が下から上へ漸次減少し、減少が線形傾向にあり、電極５１はゲートであり、電極５２はソースであり、電極５３はドレインである。
【００６３】
＜実施例９＞
図１１に示されたのは、実施例９で説明される半導体デバイスの模式図である。
【００６４】
本実施例において、半導体デバイス能動領域は、普通のＣＭＯＳプロセスで製作されたショットキーダイオードであり、Ｐ型基板１１上におけるＮ型層１２と、Ｎ型層１２におけるＮ＋カソード層１３と、を含み、電極形状制御層２は、誘電体層であり、その中のアルミニウム元素の含有量が下から上へ漸次減少し、減少が線形傾向にあり、電極５１はアノードであり、電極５２はカソードである。
【００６５】
＜実施例１０＞
図１２に示されたのは、実施例１０における半導体デバイスの模式図である。
【００６６】
本実施例において、半導体デバイス能動領域は、垂直構造のＰＩＮダイオードであり、基板１１上における半導体Ｎ＋層１２と、半導体Ｎ＋層１２上における半導体Ｉ層１３と、半導体Ｉ層１３上における半導体Ｐ＋層１４と、を含み、電極形状制御層２は、誘電体層であり、その中のアルミニウム元素の含有量が下から上へ漸次減少し、減少が線形傾向にあり、電極５１はアノードであり、電極５２はカソードである。
【００６７】
上記の実施形態から分かるように、本発明の半導体デバイスおよびその製作方法は、半導体デバイスにおける能動領域に電極形状制御層が用いられ、電極形状制御層におけるアルミニウム元素の含有量が厚さの変化に応じて変化し、電極形状制御層における前記元素の含有量の変化を制御することにより、エッチング過程における横方向と縦方向とのエッチング速度の比例を制御して、エッチング過程におけるエッチング断面の形状を変更し、電極形成過程における電極の形状への制御を達成し、プロセス上、多種の電極の形状への制御が実現される。
【００６８】
エッチング速度が材料の材質によって制御され、エッチング過程におけるプロセスパラメーターを変更する必要がないので、制御性、重複性が良く、簡単で容易に実行できる。また、若干の特殊な形状を実現でき、これは、普通のエッチングプロセスで実現できない。電極の形状を制御することにより、電極付近の電界強度の分布を変更し、半導体デバイスの破壊電圧および信頼性などの性能を向上させる。
【００６９】
当業者にとって明らかなように、本発明は、上記の模範的実施例の細部に限られるものではなく、かつ、本発明の精神または基本的な特徴から背離しない場合に、他の具体的な形式で本発明を実現することが可能である。従って、いずれにしても、実施例を模範的で非制限的なものと見なすべきであり、本発明の範囲は、上述した説明によって限定されることなく、付加される請求の範囲によって限定されるので、請求の範囲と同等な要件の意味および範囲内に落ちる全ての変化を本発明に含ませることを旨とする。請求項におけるいかなる符号についても、係る請求項を制限するものと見なしてはならない。
【００７０】
また、理解すべきものとして、本明細書では実施形態ごとに説明しているが、各実施形態それぞれに１つのみの独立した構成が含まれることではなく、明細書のこのような説明方式は、明確にするためのものにすぎず、当業者は、明細書を１つの全体とすべきであり、各実施例における構成は、適宜組み合わせられて、当業者に理解できる他の実施形態とされることもできる。
【符号の説明】
【００７１】
１  半導体デバイス能動領域
２  電極形状制御層
３  第１マスク層
４  第２マスク層
５，５１，５２，５３  電極
１１  基板
【図１】
2016524817.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ１】
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【図３Ｄ２】
2016524817.tif 000009
【図３Ｅ】
2016524817.tif 000010
【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
2016524817.tif 000014
【図４Ｃ】
2016524817.tif 000015
【図４Ｄ】
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【図４Ｅ】
2016524817.tif 000017
【図４Ｆ】
2016524817.tif 000018
【図４Ｇ】
2016524817.tif 000019
【図４Ｈ】
2016524817.tif 000020
【図５】
2016524817.tif 000021
【図６】
2016524817.tif 000022
【図７】
2016524817.tif 000023
【図８】
2016524817.tif 000024
【図９】
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【図１０】
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【図１１】
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【図１２】
2016524817.tif 000028
【国際調査報告】
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2016524817.tif 000030
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