(57)【要約】  出力端子（１５４）から入力端子（１５２）を隔離するための装置（１００）が開示されている。たとえば、装置（１００）は、第１のｐ型金属酸化物半導体トランジスタ（１１０）と第１の回路（１８２）とを含む。第１のｐ型金属酸化物半導体トランジスタ（１１０）のソースは、装置（１００）の入力端子（１５２）に接続されている。第１の回路（１８２）は、イネーブル信号（１７２）が無効化されたときに、装置の入力端子（１５２）上の信号を第１のｐ型金属酸化物半導体トランジスタ（１１０）のゲートに伝送し、イネーブル信号（１７２）が有効化されたときに、接地電圧（１９２）を第１のｐ型金属酸化物半導体トランジスタ（１１０）のゲートに供給する。
2016526859.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
第１のｐ型金属酸化物半導体トランジスタを備え、前記第１のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の入力端子に接続され、
イネーブル信号が無効化されたときに、前記装置の前記入力端子上の信号を前記第１のｐ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、接地電圧を前記第１のｐ型金属酸化物半導体トランジスタの前記ゲートに供給するための第１の回路を備える、装置。
【請求項２】
前記第１のｐ型金属酸化膜半導体トランジスタの前記ソースは、前記第１のｐ型金属酸化物半導体トランジスタのバルク端子に短絡される、請求項１に記載の装置。
【請求項３】
前記第１の回路は、
第２のｐ型金属酸化物半導体トランジスタを含み、前記第２のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の入力端子に接続され、前記第２のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第１のｎ型金属酸化物半導体トランジスタを含み、前記第１のｎ型金属酸化物半導体トランジスタのソースは、アースに接続され、前記第１のｎ型金属酸化物半導体トランジスタのドレインは、前記第２のｐ型金属酸化物半導体トランジスタのドレインに接続され、前記第１のｎ型金属酸化膜半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第２のｎ型金属酸化膜半導体トランジスタを含み、前記第２のｎ型金属酸化膜半導体トランジスタのゲートは、前記イネーブル信号の反転信号に接続され、前記第２のｎ型金属酸化物半導体トランジスタのソースは、前記装置の前記入力端子に接続され、前記第２のｐ型金属酸化物半導体トランジスタの前記ドレインと、前記第１のｎ型金属酸化物半導体トランジスタのドレイン前記と、前記第２のｎ型金属酸化物半導体トランジスタのドレインとは、前記第１のｐ型金属酸化物半導体トランジスタのゲートに接続されている、請求項１または２に記載の装置。
【請求項４】
前記イネーブル信号の前記反転信号および前記アースは、同一の電圧を有する、請求項３に記載の装置。
【請求項５】
前記装置はさらに、
第３のｐ型金属酸化物半導体トランジスタを備え、前記第３のｐ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、前記第３のｐ型金属酸化物半導体トランジスタのドレインは、前記第１のｐ型金属酸化物半導体トランジスタのドレインに接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記出力端子上の信号を前記第３のｐ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、前記接地電圧を前記第３のｐ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路を備える、請求項１〜４のいずれか一項に記載の装置。
【請求項６】
前記第２の回路は、
第４のｐ型金属酸化物半導体トランジスタを含み、前記第４のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第４のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第３のｎ型金属酸化物半導体トランジスタを含み、前記第３のｎ型金属酸化膜半導体トランジスタのソースは、アースに接続され、前記第３のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第４のｎ型金属酸化物半導体トランジスタを含み、前記第４のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の反転信号に接続され、前記第４のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第４のｐ型金属酸化物半導体トランジスタのドレインと、前記第３のｎ型金属酸化物半導体トランジスタのドレインと、第４のｎ型金属酸化物半導体トランジスタのドレインとは、前記第３のｐ型金属酸化物半導体トランジスタの前記ゲートに接続されている、請求項５に記載の装置。
【請求項７】
前記装置はさらに、
第５のｎ型金属酸化物半導体トランジスタを含み、前記第５のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記入力端子に接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記入力端子上の信号を前記第５のｎ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、電源電圧を前記第５のｎ型金属酸化物半導体トランジスタの前記ゲートに供給するための第３の回路を含む、請求項１〜６のいずれか一項に記載の装置。
【請求項８】
前記イネーブル信号は、前記電源電圧と同一の電圧を有する、請求項７に記載の装置。
【請求項９】
前記装置の前記入力端子は、前記接地電圧の電圧レベルと前記電源電圧の電圧レベルとの間の電圧を有するアナログ信号を含む、請求項７または８に記載の装置。
【請求項１０】
前記第３の回路は、
第６のｎ型金属酸化物半導体トランジスタを含み、前記第６のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記入力端子に接続され、前記第６のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の反転信号に接続され、
第５のｐ型金属酸化物半導体トランジスタを含み、前記第５のｐ型金属酸化膜半導体トランジスタのソースは、前記電源電圧に接続され、前記第５のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の前記反転信号に接続され、
第６のｐ型金属酸化膜半導体トランジスタを含み、前記第６のｐ型金属酸化膜半導体トランジスタのソースは、前記入力信号に接続され、前記第６のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、前記第６のｎ型金属酸化物半導体トランジスタのドレインと、前記第５のｐ型金属酸化物のドレインと、前記第６のｐ型金属酸化物半導体トランジスタのドレインとは、前記第５のｎ型金属酸化物のゲートに接続されている、請求項７〜９のいずれか一項に記載の装置。
【請求項１１】
前記装置はさらに、
第７のｎ型金属酸化物半導体トランジスタを含み、前記第７のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の出力端子に接続され、前記第７のｎ型金属酸化物半導体トランジスタのドレインは、前記第５のｎ型金属酸化物半導体トランジスタのドレインに接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記出力端子上の信号を前記第７のｎ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、電源電圧を前記第７のｎ型金属酸化物半導体トランジスタの前記ゲートに供給するための第４の回路を備える、請求項７〜１０のいずれか一項に記載の装置。
【請求項１２】
前記第４の回路は、
第７のｐ型金属酸化物半導体トランジスタを含み、前記第７のｐ型金属酸化膜半導体トランジスタのソースは、前記電源電圧に接続され、前記第７のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の前記反転信号に接続され、
第８のｎ型金属酸化物半導体トランジスタを含み、前記第８のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第８のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の前記反転信号に接続され、
第８のｐ型金属酸化膜半導体トランジスタを含み、前記第８のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第８のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、前記第７のｐ型金属酸化物半導体トランジスタのドレインと、前記第８のｐ型金属酸化物半導体トランジスタのドレインと、前記第８のｎ型金属酸化物半導体トランジスタのドレインとは、前記第７のｎ型金属酸化物半導体トランジスタのゲートに接続されている、請求項１１に記載の装置。
【請求項１３】
前記装置はさらに、
第３のｐ型金属酸化物半導体トランジスタを含み、前記第３のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の出力端子に接続され、前記第３のｐ型金属酸化物半導体トランジスタのドレインは、前記第１のｐ型金属酸化物半導体トランジスタのドレインに接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記出力端子上の信号を前記第３のｐ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、前記接地電圧を前記第３のｐ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路を備える、請求項１１または請求項１２に記載の装置。
【請求項１４】
回路への入力信号を隔離するための方法であって、
第１のｐ型金属酸化膜半導体トランジスタのソースに前記入力信号を転送するステップを備え、
イネーブル信号を受信するステップを備え、前記イネーブル信号は、接地電圧または電源電圧のいずれかを含み、
前記イネーブル信号が前記電源電圧である場合、前記第１のｐ型金属酸化物半導体トランジスタのゲートに前記接地電圧を供給するステップを備え、前記第１のｐ型金属酸化物半導体トランジスタは、前記接地電圧が前記第１のｐ型金属酸化物半導体トランジスタのゲートに供給されたときに、閉合され、
前記イネーブル信号が前記接地電圧である場合、前記第１のｐ型金属酸化物半導体トランジスタのゲートに前記入力信号を伝送するステップを備え、第１のｐ型金属酸化物半導体トランジスタは、前記入力信号が前記第１のｐ型金属酸化物半導体トランジスタのゲートに供給されたときに、開放される、方法。
【請求項１５】
前記方法はさらに、
前記イネーブル信号が前記電源電圧である場合、第２のｐ型金属酸化物半導体トランジスタのゲートに前記接地電圧を供給するステップを備え、前記第２のｐ型金属酸化物半導体トランジスタは、前記接地電圧が前記第２のｐ型金属酸化物半導体トランジスタの前記ゲートに伝送されたときに、閉合され、
前記イネーブル信号が前記接地電圧である場合、前記回路の出力端子上の出力信号を前記第２のｐ型金属酸化物半導体トランジスタの前記ゲートに伝送するステップを備え、前記第２のｐ型金属酸化物半導体トランジスタは、前記出力信号が前記第２のｐ型金属酸化物半導体トランジスタの前記ゲートに伝送されたときに、開放され、
前記接地電圧が前記第１のｐ型金属酸化物半導体トランジスタの前記ゲートおよび前記第２のｐ型金属酸化膜半導体トランジスタの前記ゲートに伝送されたときに、前記第１のｐ型金属酸化膜半導体トランジスタの前記ソースからの前記入力信号を前記回路の前記出力端子に伝送するステップを備え、前記第１のｐ型金属酸化物半導体トランジスタのドレインは、前記第２のｐ型金属酸化物半導体トランジスタのドレインに接続され、前記第２のｐ型金属酸化膜半導体トランジスタのソースは、前記回路の前記出力端子に接続されている、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本開示は、集積回路に関し、より具体的には、端子間のオフ電流の流れを防止するスイッチに関する。
【背景技術】
【０００２】
発明の背景
代表的な相補型金属酸化物半導体（ＣＭＯＳ）スイッチは、ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタおよびｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタを用いて、入力端子に受信された電圧をサンプリングする。一例として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、並列に接続され、共通の入力端子および共通の出力端子を共有する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのゲートは、トランジスタを有効化するための相補信号によって制御され、有効化にされたときに、スイッチは、入力端子を出力端子に連結することができる。したがって、トランジスタがイネーブル信号によって閉合される間に、出力端子は、入力端子の電圧サンプルと同様である。
【０００３】
また、複数のスイッチを並列に接続することによって、実質的にマルチプレクサを構成することができる。このようなマルチプレクサを用いて、たとえば回路全体の複数の異なる点から電圧をサンプリングすることができる。一例として、このような構成は、アナログバスに使用され、集積回路チップの周りの電圧を監視し、サンプリングされた電圧を電圧監視器に送信することができる。この構成は、通常の操作に適している。しかしながら、多くの場合に、回路全体の電圧を監視する目的は、異常の電圧イベントまたは望ましくない電圧イベントを検出することである。しかしながら、従来の装置は、所定範囲外の電圧の下で測定機能を発揮することができない場合がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
発明の概要
本開示は、第１のｐ型金属酸化物半導体トランジスタと第１の回路とを含む装置を提供する。第１のｐ型金属酸化物半導体トランジスタのソースは、装置の入力端子に接続されている。第１の回路は、イネーブル信号が無効化されたときに、装置の入力端子上の信号を第１のｐ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、接地電圧を第１のｐ型金属酸化物半導体トランジスタのゲートに供給するように構成されている。
【０００５】
さまざまな例において、第１のｐ型金属酸化膜半導体トランジスタのソースは、第１のｐ型金属酸化物半導体トランジスタのバルク端子に短絡される。第１の回路は、第２のｐ型金属酸化物半導体トランジスタを含み、第２のｐ型金属酸化膜半導体トランジスタのソースは、装置の入力端子に接続され、第２のｐ型金属酸化物半導体トランジスタのゲートは、イネーブル信号に接続され、第１のｎ型金属酸化物半導体トランジスタを含み、第１のｎ型金属酸化物半導体トランジスタのソースは、アースに接続され、第１のｎ型金属酸化物半導体トランジスタのドレインは、第２のｐ型金属酸化物半導体トランジスタのドレインに接続され、第１のｎ型金属酸化膜半導体トランジスタのゲートは、イネーブル信号に接続され、第２のｎ型金属酸化膜半導体トランジスタを含み、第２のｎ型金属酸化膜半導体トランジスタのゲートは、イネーブル信号の反転信号に接続され、第２のｎ型金属酸化物半導体トランジスタのソースは、装置の入力端子に接続され、第２のｐ型金属酸化物半導体トランジスタのドレインと、第１のｎ型金属酸化物半導体トランジスタのドレインと、第２のｎ型金属酸化物半導体トランジスタのドレインとは、第１のｐ型金属酸化物半導体トランジスタのゲートに接続されている。イネーブル信号の反転信号およびアースは、同一の電圧を有する。装置はさらに、第３のｐ型金属酸化物半導体トランジスタを備え、第３のｐ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、第３のｐ型金属酸化物半導体トランジスタのドレインは、第１のｐ型金属酸化物半導体トランジスタのドレインに接続され、イネーブル信号が無効化されたときに、装置の出力端子上の信号を第３のｐ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、接地電圧を第３のｐ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路を備える。第２の回路は、第４のｐ型金属酸化物半導体トランジスタを含み、第４のｐ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、第４のｐ型金属酸化物半導体トランジスタのゲートは、イネーブル信号に接続され、第３のｎ型金属酸化物半導体トランジスタを含み、第３のｎ型金属酸化膜半導体トランジスタのソースは、アースに接続され、第３のｎ型金属酸化物半導体トランジスタのゲートは、イネーブル信号に接続され、第４のｎ型金属酸化物半導体トランジスタを含み、第４のｎ型金属酸化物半導体トランジスタのゲートは、イネーブル信号の反転信号に接続され、第４のｎ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、第４のｐ型金属酸化物半導体トランジスタのドレインと、第３のｎ型金属酸化物半導体トランジスタのドレインと、第４のｎ型金属酸化物半導体トランジスタのドレインとは、第３のｐ型金属酸化物半導体トランジスタのゲートに接続されている。装置はさらに、第５のｎ型金属酸化物半導体トランジスタを含み、第５のｎ型金属酸化膜半導体トランジスタのソースは、装置の入力端子に接続され、イネーブル信号が無効化されたときに、装置の入力端子上の信号を第５のｎ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、電源電圧を第５のｎ型金属酸化物半導体トランジスタのゲートに供給するための第３の回路を含む。イネーブル信号は、電源電圧と同一の電圧を有する。装置の入力端子は、接地電圧の電圧レベルと電源電圧の電圧レベルとの間の電圧を有するアナログ信号を含む。第３の回路は、第６のｎ型金属酸化物半導体トランジスタを含み、第６のｎ型金属酸化膜半導体トランジスタのソースは、装置の入力端子に接続され、第６のｎ型金属酸化物半導体トランジスタのゲートは、イネーブル信号の反転信号に接続され、第５のｐ型金属酸化物半導体トランジスタを含み、第５のｐ型金属酸化膜半導体トランジスタのソースは、電源電圧に接続され、第５のｐ型金属酸化物半導体トランジスタのゲートは、イネーブル信号の反転信号に接続され、第６のｐ型金属酸化膜半導体トランジスタを含み、第６のｐ型金属酸化膜半導体トランジスタのソースは、入力信号に接続され、第６のｐ型金属酸化物半導体トランジスタのゲートは、イネーブル信号に接続され、第６のｎ型金属酸化物半導体トランジスタのドレインと、第５のｐ型金属酸化物のドレインと、第６のｐ型金属酸化物半導体トランジスタのドレインとは、第５のｎ型金属酸化物のゲートに接続されている。装置はさらに、第７のｎ型金属酸化物半導体トランジスタを含み、第７のｎ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、第７のｎ型金属酸化物半導体トランジスタのドレインは、第５のｎ型金属酸化物半導体トランジスタのドレインに接続され、イネーブル信号が無効化されたときに、装置の出力端子上の信号を第７のｎ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、電源電圧を第７のｎ型金属酸化物半導体トランジスタのゲートに供給するための第４の回路を備える。第４の回路は、第７のｐ型金属酸化物半導体トランジスタを含み、第７のｐ型金属酸化膜半導体トランジスタのソースは、電源電圧に接続され、第７のｐ型金属酸化物半導体トランジスタのゲートは、イネーブル信号の反転信号に接続され、第８のｎ型金属酸化物半導体トランジスタを含み、第８のｎ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、第８のｎ型金属酸化物半導体トランジスタのゲートは、イネーブル信号の反転信号に接続され、第８のｐ型金属酸化膜半導体トランジスタを含み、第８のｐ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、第８のｐ型金属酸化物半導体トランジスタのゲートは、イネーブル信号に接続され、第７のｐ型金属酸化物半導体トランジスタのドレインと、第８のｐ型金属酸化物半導体トランジスタのドレインと、第８のｎ型金属酸化物半導体トランジスタのドレインとは、第７のｎ型金属酸化物半導体トランジスタのゲートに接続されている。装置はさらに、第３のｐ型金属酸化物半導体トランジスタを含み、第３のｐ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、第３のｐ型金属酸化物半導体トランジスタのドレインは、第１のｐ型金属酸化物半導体トランジスタのドレインに接続され、イネーブル信号が無効化されたときに、装置の出力端子上の信号を第３のｐ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、接地電圧を第３のｐ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路を備える。
【０００６】
また、本開示は、第１のｎ型金属酸化物半導体トランジスタと第１の回路とを含む装置を提供する。第１のｎ型金属酸化物半導体トランジスタのソースは、装置の入力端子に接続されている。第１の回路は、イネーブル信号が無効化されたときに、装置の入力端子上の信号を第１のｎ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、電源電圧を第１のｐ型金属酸化物半導体トランジスタのゲートに供給するように構成されている。
【０００７】
さまざまな例において、第１の回路は、第２のｎ型金属酸化物半導体トランジスタを備え、第２のｎ型金属酸化物半導体トランジスタのソースは、装置の入力端子に接続され、第２のｎ型金属酸化物半導体トランジスタのゲートは、イネーブル信号の反転信号に接続され、第１のｐ型金属酸化物半導体トランジスタを備え、第１のｐ型金属酸化物半導体トランジスタのソースは、電源電圧に接続され、第１のｐ型金属酸化物半導体トランジスタのドレインは、第２のｎ型金属酸化物半導体トランジスタのドレインに接続され、第１のｐ型金属酸化物半導体トランジスタのゲートは、イネーブル信号の反転信号に接続され、第２のｐ型金属酸化物半導体トランジスタを備え、第２のｐ型金属酸化物半導体トランジスタのゲートは、イネーブル信号に接続され、第２のｐ型金属酸化物半導体トランジスタのソースは、装置の入力端子に接続され、第２のｎ型金属酸化物半導体トランジスタのドレインと、第１のｐ型金属酸化物半導体トランジスタのドレインと、第２のｐ型金属酸化物半導体トランジスタのドレインとは、第１のｎ型金属酸化物半導体トランジスタのゲートに接続されている。装置は、第３のｎ型金属酸化物半導体トランジスタをさらに備え、第３のｎ型金属酸化物半導体トランジスタのソースは、装置の出力端子に接続され、第３のｎ型金属酸化物半導体トランジスタのドレインは、第１のｎ型金属酸化物半導体トランジスタのドレインに接続され、イネーブル信号が無効化されたときに、装置の出力端子上の信号を第３のｎ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、電源電圧を第３のｎ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路をさらに備える。
【０００８】
本開示はさらに、第１のｐ型金属酸化物半導体トランジスタと第１の回路とを有する装置を提供する。第３のｐ型金属酸化物半導体トランジスタのソースは、装置の出力端子に接続されている。第１の回路は、イネーブル信号が無効化されたときに、装置の出力端子上の信号を第１のｐ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、接地電圧を第１のｐ型金属酸化物半導体トランジスタのゲートに供給する。
【０００９】
さまざまな例において、第１の回路は、第２のｐ型金属酸化物半導体トランジスタを備え、第２のｐ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、第２のｐ型金属酸化物半導体トランジスタのゲートは、イネーブル信号に接続され、第１のｎ型金属酸化物半導体トランジスタを備え、第１のｎ型金属酸化物半導体トランジスタのソースは、アースに接続され、第１のｎ型金属酸化物半導体トランジスタのゲートは、イネーブル信号に接続され、第２のｎ型金属酸化物半導体トランジスタを備え、第２のｎ型金属酸化物半導体トランジスタのゲートは、イネーブル信号の反転信号に接続され、第２のｎ型金属酸化物半導体トランジスタのソースは、装置の出力端子に接続され、第２のｐ型金属酸化物半導体トランジスタのドレインと、第１のｎ型金属酸化物半導体トランジスタのドレインと、第２のｎ型金属酸化物半導体トランジスタのドレインとは、第１のｐ型金属酸化物半導体トランジスタのゲートに接続されている。装置は、第３のｎ型金属酸化物半導体トランジスタをさらに備え、第３のｎ型金属酸化物半導体トランジスタのソースは、装置の出力に接続され、イネーブル信号が無効化されたときに、装置の出力端子上の信号を第３のｎ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、電源電圧を第３のｎ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路をさらに備える。
【００１０】
さらに、本開示は、ｎ型金属酸化物半導体トランジスタと回路とを有する装置を提供する。ｎ型金属酸化物半導体トランジスタのソースは、装置の出力端子に接続されている。回路は、イネーブル信号が無効化されたときに、装置の出力端子上の信号をｎ型金属酸化物半導体トランジスタのゲートに伝送し、イネーブル信号が有効化されたときに、電源電圧をｎ型金属酸化物半導体トランジスタのゲートに供給する。
【００１１】
また、本開示は、ｐ型金属酸化物半導体トランジスタを制御するための方法を提供する。たとえば、方法は、ｐ型金属酸化膜半導体トランジスタのソースに入力信号を転送するステップと、イネーブル信号を受信するステップとを含む。イネーブル信号は、接地電圧または電源電圧のいずれかを含む。方法はまた、イネーブル信号が電源電圧である場合、ｐ型金属酸化物半導体トランジスタのゲートに接地電圧を供給するステップを含み、ｐ型金属酸化物半導体トランジスタは、接地電圧がｐ型金属酸化物半導体トランジスタのゲートに供給されたときに、閉合される。方法はさらに、イネーブル信号が接地電圧である場合、ｐ型金属酸化物半導体トランジスタのゲートに入力信号を伝送するステップを含み、ｐ型金属酸化物半導体トランジスタは、入力信号がｐ型金属酸化物半導体トランジスタのゲートに伝送されたときに、開放される。
【００１２】
さまざまな例において、方法はさらに、イネーブル信号が電源電圧である場合、第２のｐ型金属酸化物半導体トランジスタのゲートに接地電圧を供給するステップ含むことができ、第２のｐ型金属酸化物半導体トランジスタは、接地電圧が第２のｐ型金属酸化物半導体トランジスタのゲートに供給されたときに、閉合され、イネーブル信号が接地電圧である場合、回路の出力端子上の出力信号を第２のｐ型金属酸化物半導体トランジスタのゲートに伝送するステップ含むことができ、第２のｐ型金属酸化物半導体トランジスタは、出力信号が第２のｐ型金属酸化物半導体トランジスタのゲートに伝送されたときに、開放され、接地電圧が第１のｐ型金属酸化物半導体トランジスタのゲートおよび第２のｐ型金属酸化膜半導体トランジスタのゲートに供給されたときに、第１のｐ型金属酸化膜半導体トランジスタのソースからの入力信号を回路の出力端子に伝送するステップ含むことができる。第１のｐ型金属酸化物半導体トランジスタのドレインは、第２のｐ型金属酸化物半導体トランジスタのドレインに接続され、第２のｐ型金属酸化膜半導体トランジスタのソースは、回路の出力端子に接続されている。
【００１３】
さらに、本開示は、回路への入力信号を隔離するための方法を提供する。たとえば、この方法は、回路の電源電圧を超える入力信号を受信するステップと、入力信号を回路の第１のｐ型金属酸化物半導体トランジスタのソースに転送するステップと、入力信号を回路の第２のｐ型金属酸化物半導体トランジスタのソースに転送するステップとを含む。次に、方法は、接地電圧を第２のｐ型金属酸化物半導体トランジスタのゲートに供給する。接地電圧が第２のｐ型金属酸化物のゲートに転送されたときに、第２のｐ型金属酸化物半導体トランジスタは、閉合され、入力信号は、第２のｐ型金属酸化物半導体トランジスタのソースから第２のｐ型金属酸化物半導体トランジスタのドレインに伝送される。その後、方法は、入力信号を第２のｐ型金属酸化物半導体トランジスタのドレインから第１のｐ型金属酸化物半導体トランジスタのゲートに転送する。入力信号が第１のｐ型金属酸化物半導体のゲートおよび第１のｐ型金属酸化物半導体のソースに転送されたときに、第１のｐ型金属酸化物半導体は、開放される。
【００１４】
留意すべきことは、「第１」、「第２」および「第３」などの用語が上記に使用されているが、これらの用語は、素子を標記する意図のみとして使用されていることである。したがって、「第３」のような用語が一例に使用された場合、この例は、必ずしも「第１」および／または「第２」を含まなければならないことを意味していない。
【００１５】
その他の特徴は、以下の詳細な説明および特許請求の範囲を検討すれば認識されるであろう。
【００１６】
添付図面は、本開示の１つ以上の局面に係る例示的な回路を示す。しかしながら、添付図面は、本開示を示された例に限定するものではなく、説明および理解ためのもののみである。
【００１７】
理解を容易にするために、可能な場合、同様の参照番号を用いて、図面に共通する同様の要素を標記する。
【図面の簡単な説明】
【００１８】
【図１】第１の装置を示するブロック図である。
【図２】第２の装置を示するブロック図である。
【発明を実施するための形態】
【００１９】
発明の詳細な説明
本開示は、一般的にマルチプレクサの異なる端末の間に電流の流れを防止する装置に関する。たとえば、マルチプレクサを用いて、装置または回路の両端の電圧を測定またはサンプリングすることができる。一例において、マルチプレクサの各々の入力端子は、電圧が測定される装置の異なる部分に接続される。これらの入力端子は、各々の経路を有し、これらの経路は、共通の出力端子に接続される。一例において、各径路は、相補型金属酸化物半導体（ＣＭＯＳ）スイッチを含む。このようなＣＭＯＳスイッチは、オンにされた場合、電流が入力端子から出力端子に流れることを可能にし、オフにされた場合、電流が入力端子から出力端子に流れることを防止する。装置の一箇所の電圧を測定するために、入力端子がその箇所に接続された経路がオンにされ、たとえば、対応するＣＭＯＳスイッチがオンにされる。他の径路がそれぞれオフにされる。このようにして、出力端子は、連続的におよび／または周期的に測定する／サンプリングすることができる測定またはサンプリング回路に装置の異なる位置に存在し得る異なる電圧を供給することができる。しかしながら、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのソースまたはドレインがゲート電圧を超える場合、ゲートは、トランジスタを閉合するまたはオンにすることがある。したがって、マルチプレクサの共通出力端子が電源電圧（したがってゲート電圧）を超える電圧を有する場合、他の入力端子のＣＭＯＳゲートに位置するトランジスタは、電流の流れを阻止するために開放されるとの予想と逆に、閉合されることができ、よって、電流がソースとドレインとの間に流れる。
【００２０】
本開示をより良く理解するために、図１は、装置１００の詳細なブロック図を示している。特に、装置１００は、上記ＣＭＯＳスイッチの欠点を克服する。より具体的には、ＣＭＯＳスイッチとして見なされ得る装置１００は、出力信号から入力信号を隔離することができ、入力端子の電圧および／または出力端子の電圧が電源電圧または接地電圧を超える場合においてもこの隔離機能を保持することができる。装置１００は、従来のＣＭＯＳスイッチに存在するＰＭＯＳ装置およびＮＭＯＳ装置にそれぞれ対応する２つの経路、すなわち、ＰＭＯＳ径路１６２およびＮＭＯＳ径路１６４を含む。
【００２１】
留意すべきことは、図１に示されたＰＭＯＳおよびＮＭＯＳトランジスタの各々は、矢印を用いてソース端子を含むＰＮ接合の方向、たとえばｐ型領域からｎ型領域への方向を示している。したがって、ＰＭＯＳトランジスタにおいて、ＰＮ接合を示す矢印は、ｐ型ソース端子からｎ型基板に指向する。逆に、ＮＭＯＳトランジスタにおいて、ＰＮ接合を示す矢印は、ｐ型基板からｎ型ソース端子に指向する。各トランジスタにおいて、ドレインは、矢印を付けていない端子として示される。一例において、トランジスタのソース端子は、基板またはバルク端子に接続および／または短絡される。別の例において、１つ以上のＰＭＯＳトランジスタのバルク端子は、電源電圧に接続されており、１つ以上のＮＭＯＳトランジスタのバルク端子は、アースに接続されている。たとえば、全てのＰＭＯＳおよびＮＭＯＳトランジスタのバルク端子は、上記のように接続されてもよい。しかしながら、一例において、ＰＭＯＳトランジスタ１１０、１２０のソース端子およびＮＭＯＳトランジスタ１３０、１４０のソース端子は、対応するバルク端子に短絡されることもできる。特に断りのない限り、例示の目的のために、（矢印で示された）各トランジスタのソース端子は、対応するバルク端子に短絡される。
【００２２】
ＰＭＯＳ径路１６２は、装置１００の入力端子１５２に接続されたソース端子を有するＰＭＯＳトランジスタ１１０を含む。また、ＰＭＯＳ径路１６２は、ＮＭＯＳトランジスタ１１２と、ＰＭＯＳトランジスタ１１４と、ＮＭＯＳトランジスタ１１６とを含む。トランジスタ１１２、１１４および１１６は、共同で回路１８２を構成することができる。この回路１８２は、イネーブル信号１７２が低電圧である場合に、入力端子１５２上の信号をＰＭＯＳトランジスタ１１０のゲートに伝送し、イネーブル信号１７２が高電圧である場合に、接地信号１９２を伝送する。一例において、イネーブル信号１７２は、装置１００の電源電圧と同一の電圧レベルである場合、高電圧であると認められる。同様に、イネーブル信号１７２は、接地電圧、すなわちゼロ電圧レベルまたは装置１００に利用される最低電圧レベルである場合、低電圧であると認められる。以下では、例示の目的のために、接地電圧の電圧レベルが０Ｖであり、他の電圧の電圧レベルが０Ｖ（ゼロボルト）である接地電圧レベルを基準にすると仮定する。一例において、電源電圧が１．８Ｖであってもよい。よって、電源電圧は、接地電圧よりも１．８Ｖ大きい。また、一例において、入力信号および出力信号は、一般的に０から約１．８Ｖの間にあると予期されるアナログ信号を含むことができる。
【００２３】
特に、回路１８２は、イネーブル信号１７２によって制御されてもよい。たとえば、イネーブル信号を低電圧、たとえば０Ｖに設定することによって、入力信号が選択され、ＰＭＯＳトランジスタ１１０のゲートに伝送されることができる。イネーブル信号を高電圧、たとえば１．８Ｖに設定することによって、接地信号１９２がＰＭＯＳトランジスタ１１０のゲートに伝送される。例示のために、イネーブル信号が０Ｖであり、入力信号が１．２Ｖである場合、１．２Ｖの入力信号は、ＰＭＯＳトランジスタ１１４およびＮＭＯＳトランジスタ１１６のソース端子に現れる。ＰＭＯＳトランジスタ１１４のゲートは、イネーブル信号１７２に接続されているため、０Ｖである。ＰＭＯＳトランジスタを閉合するまたはオンにするために、ゲートとソースとの間の電圧Ｖｇｓは、負の電圧でなければならない。また、電圧Ｖｇｓは、大きさでトランジスタの閾値電圧よりも大きくなければならない。しかしながら、説明するために、本開示は、この条件を満していると仮定する。
【００２４】
したがって、ＰＭＯＳトランジスタ１１４の場合、Ｖｇｓ＝０Ｖ−１．２Ｖ＝−１．２Ｖである。Ｖｇｓが負の電圧であるため、ゲートは、閉合され、すなわち低抵抗／導通状態になり、入力信号をソースからドレインに伝送することができる。同様に、ＮＭＯＳトランジスタ１１６のゲートは、イネーブル信号の反転信号１７４に接続されている。イネーブル信号１７２が低電圧または０Ｖであるため、反転信号１７４が高電圧または１．８Ｖである。ＮＭＯＳトランジスタの場合、ゲートを閉合するため、すなわちトランジスタをオンにし、低抵抗／導通状態にするためには、Ｖｇｓは、正の電圧でなければならない。具体的には、Ｖｇｓは、正の電圧でなければならず、大きさでトランジスタの閾値電圧よりも大きくなければならない。しかしながら、例示の目的のために、後者の条件は無視される。したがって、ＮＭＯＳトランジスタ１１６の場合、ソースが１．２Ｖであり、ゲートが１．８Ｖであるため、Ｖｇｓ＝１．８Ｖ−１．２Ｖ＝０．６Ｖである。Ｖｇｓが正の電圧であるため、ゲートは、閉合され、入力信号をソースからドレインに伝送する。
【００２５】
ＮＭＯＳトランジスタ１１２は、そのソースがたとえば０Ｖのアースに接続され、ゲートがこの例において０Ｖのイネーブル信号１７２に接続されている。Ｖｇｓ＝０であるため、ゲートは、開放され、ソースからドレインに電流が殆ど流れないまたは全く流れない。実際には、イネーブル信号１７２が低電圧／０Ｖになるたびに、ＮＭＯＳトランジスタ１１２は、開放／オフされる。
【００２６】
よって、ＰＭＯＳトランジスタ１１４およびＮＭＯＳトランジスタ１１６のドレインがＰＭＯＳトランジスタ１１０のゲートに接続されているため、ＰＭＯＳトランジスタ１１０のゲートは、１．２Ｖの入力信号を受信する。ＰＭＯＳトランジスタ１１０のソース端子は、入力端子１５２に直接接続されているため、同様に１．２Ｖである。よって、ＰＭＯＳトランジスタ１１０の場合、Ｖｇｓ＝１．２Ｖ−１．２Ｖ＝０Ｖである。したがって、ＰＭＯＳトランジスタ１１０がオフにされ、すなわちゲートが開放され、導通されておらずまたは非常に高抵抗状態にある。その結果、イネーブル信号１７２を低電圧に設定することにより、入力信号は、ＰＭＯＳトランジスタ１１０のゲートに伝送される。設計により、入力信号とゲートが同一の電圧レベルであるため、Ｖｇｓ＝０である。したがって、入力信号は、ＰＭＯＳトランジスタ１１０のソース端子からドレインに伝送されない。
【００２７】
入力端子１５２上の電圧が０Ｖであり、イネーブル信号１７２上の電圧が低電圧／０Ｖであるため、ＰＭＯＳトランジスタ１１４のＶｇｓ＝０Ｖ−０Ｖ＝０Ｖである。したがって、ＰＭＯＳトランジスタ１１４は、開放／オフされる。ＮＭＯＳトランジスタ１１６の場合、ソースが０Ｖであり、ゲートがイネーブル信号の反転信号１７４（１．８Ｖ）であるため、Ｖｇｓ＝１．８Ｖである。したがって、このトランジスタは、閉合／オンされる。よって、０Ｖの入力信号は、ＮＭＯＳトランジスタ１１６のソースからドレインに伝送され、さらにＰＭＯＳトランジスタ１１０のゲートに伝送される。
【００２８】
入力端子１５２上の電圧が過大電圧（overvoltage）または不足電圧（undervoltage）である場合にも、回路構造１８２は、同様にうまく動作する。具体的には、過大電圧とは、回路／装置の電源電圧よりも高い電圧である。この例において、電源電圧が１．８Ｖであるため、過大電圧は、１．８Ｖよりも大きい任意の電圧である。不足電圧とは、装置／回路の接地電圧よりも低い電圧である。この例において、不足電圧は、ゼロよりも低い電圧、すなわち任意の負の電圧である。
【００２９】
過大電圧の場合に回路１８２の動作を説明するために、ＰＭＯＳトランジスタ１１４の場合、イネーブル信号１７２が０Ｖであり、入力信号が１．９Ｖであるため、Ｖｇｓ＝−１．９Ｖである。Ｖｇｓが負の電圧であるため、ＰＭＯＳトランジスタ１１４は、オンにされ、入力信号をソースからドレインに伝送する。ＮＭＯＳトランジスタ１１６の場合、ゲート端子が反転信号１７４（１．８Ｖ）を有し、ソースが１．９Ｖであるため、ＮＭＯＳトランジスタ１１６のＶｇｓ＝−０．１Ｖである。Ｖｇｓが負の電圧であるため、ＮＭＯＳトランジスタ１１６は、開放され、導通していない。しかしながら、ＰＭＯＳトランジスタ１１４が閉合され導通しているため、入力信号は、同様にＰＭＯＳトランジスタ１１０のゲートに伝送される。さらに、ＰＭＯＳトランジスタ１１０のゲート電圧およびソース電圧がともに１．９Ｖであるため、Ｖｇｓ＝１．９Ｖ−１．９Ｖ＝０Ｖである。その結果、ＰＭＯＳトランジスタ１１０は、オフのままに維持される。
【００３０】
ＰＭＯＳトランジスタ１１４の場合、入力端子１５２の電圧が−０．２Ｖであり、イネーブル信号１７２の電圧が低電圧／０Ｖであるため、Ｖｇｓ＝０Ｖ−（−０．２Ｖ）＝０．２Ｖである。Ｖｇｓが負の電圧ではないため、ＰＭＯＳトランジスタ１１４は、開放／オフされる。ＮＭＯＳトランジスタ１１６の場合、ソースが−０．２Ｖであり、ゲートがイネーブル信号の反転信号１７４（１．８Ｖ）であるため、Ｖｇｓ＝１．８Ｖ−（−０．２Ｖ）＝２Ｖである。ＮＭＯＳトランジスタのＶｇｓが正の電圧であるため、ＮＭＯＳトランジスタ１１６は、閉合／オンされる。よって、−０．２Ｖの入力信号は、ＮＭＯＳトランジスタ１１６のソースからドレインに伝送され、さらにＰＭＯＳトランジスタ１１０のゲートに伝送される。
【００３１】
イネーブル信号１７２がたとえば高電圧または１．８Ｖである場合、回路は１８２は、ＰＭＯＳトランジスタ１１０をオンにするために、０Ｖ／アース信号をＰＭＯＳトランジスタ１１０のゲートに伝送する。具体的には、ＮＭＯＳトランジスタ１１２のソースが０Ｖのアース１９２に接続されており、またイネーブル信号１７２が１．８Ｖであるため、ＮＭＯＳトランジスタ１１２のＶｇｓ＝１．８Ｖ−０Ｖ＝１．８Ｖである。Ｖｇｓが正の電圧であるため、このトランジスタは、オンにされ、０Ｖの接地信号をソースからドレインに伝送する。さらに、この信号は、ＮＭＯＳトランジスタ１１２のドレインからＰＭＯＳトランジスタ１１０のゲートに伝送される。ＰＭＯＳトランジスタ１１０のゲートが０Ｖであるため、０Ｖより大きい任意の入力信号に対して、ＰＭＯＳトランジスタ１１０のＶｇｓは、負の電圧であり、このトランジスタは、オンにされる。したがって、入力信号は、ＰＭＯＳトランジスタ１１０のソースからドレインに伝送される。
【００３２】
イネーブル信号１７２が高電圧／１．８Ｖである場合、ＰＭＯＳトランジスタ１１４およびＮＭＯＳトランジスタ１１６の両方は、ともに開放／オフされる。たとえば、ＰＭＯＳトランジスタ１１４の場合、Ｖｇｓ＝１．８Ｖ−Ｎである（Ｎは、予期される任意の入力電圧である）。この例の場合、予期電圧が０Ｖ〜１．７である。よって、Ｖｇｓは、常に正の電圧であり、ＰＭＯＳトランジスタ１１４は、開放／オフのままに維持される。また、入力端子１５２に小さな過大電圧、たとえば１．９Ｖが入力される場合、Ｖｇｓ＝１．８Ｖ−１．９Ｖ＝−０．１Ｖである。一般的には、ＰＭＯＳトランジスタをオンにするために負の電圧が必要とされるが、実際にこの電圧がトランジスタの閾値電圧Ｖｔを超える十分な大きさを有しなければならない。よって、閾値電圧Ｖｔを超えない小さな過大電圧は、ＰＭＯＳトランジスタ１１４をオンにすることができない。同様に、ＮＭＯＳトランジスタ１１６に対し、たとえば不足電圧が小さな−０．２Ｖである場合、Ｖｇｓ＝０Ｖ−（−０．２Ｖ）＝０．２Ｖである。Ｖｇｓは、正の電圧であるが、ＮＭＯＳトランジスタ１１６のＶｔよりも小さければ、ＮＭＯＳトランジスタ１１６は、開放／オフのままに維持される。したがって、小さな過大電圧または不足電圧の場合、ＰＭＯＳトランジスタ１１４およびＮＭＯＳトランジスタ１１６は、ＰＭＯＳトランジスタ１１０のゲートに影響を与えず、入力端子１５２上の入力信号をＰＭＯＳトランジスタ１１０のドレインに伝送することができる。このように、装置１００は、マルチプレクサ／計測装置の一部を含む場合においても、入力端子１５２上の電源電圧または接地電圧を超える電圧を測定することが可能である。一方、過大電圧または不足電圧の大きさがＰＭＯＳトランジスタ１１４またはＮＭＯＳトランジスタ１１６のいずれかのＶｔよりも大きい場合、回路１８２は、入力端子１５２を隔離し、装置の他の部分に保護措置を提供する。
【００３３】
前述した例は、ＰＭＯＳ径路１６２内の回路１８２およびＰＭＯＳトランジスタ１１０に対して、装置１００の機能を示している。具体的には、これらの例において、装置１００は、イネーブル信号（たとえば、イネーブル信号が０Ｖである）によって無効化され、入力信号は、たとえば０Ｖ〜１．７Ｖという正常電圧範囲内にあり、および入力電圧は、過大電圧または不足電圧である。以下に提供される付加的な例において、装置１００は、たとえば高電圧／１．８Ｖであるイネーブル信号によって有効化される。特に、回路１８４およびＰＭＯＳ装置１２０は、装置１００の出力端子１５４に対して同様の機能を提供する。
【００３４】
上述したように、装置１００は、異なる入力端子が共通の出力端子に接続されるマルチプレクサからなるいくつかの径路のうち１つを含むことができる。たとえば、上述したように、このようなマルチプレクサは、サンプリング回路として使用され、より大きな装置、たとえば集積回路の周囲からの異なるアナログ電圧信号を測定することができる。例示のために、図２は、たとえばマルチプレクサの例示的な装置２００を示している。この装置２００は、共通出力端子２２０に接続されている複数の経路２１０＿１〜２１０＿Ｎを備える。経路２１０＿１〜２１０＿Ｎの各々は、出力端子２２０から入力信号を選択的に隔離するための回路１００＿１〜１００＿Ｎをそれぞれ含む。たとえば、回路１００＿１〜１００＿Ｎの各々は、図１の装置１００の形にした異なる回路を含んでもよい。また、回路１００＿１〜１００＿Ｎの各々は、各々の回路を制御ための異なるイネーブル信号ＥＮ＿１〜ＥＮ＿Ｎを受信する。一般的には、異なるイネーブル信号ＥＮ＿１〜ＥＮ＿Ｎを用いて、入力信号を出力端子２２０に伝送するように径路のうち１つを有効化しまたは選択することができ、対応する入力信号を出力端子２２０に伝送しないように他の経路を防止することができる。たとえば、ＥＮ＿２を１．８Ｖに設定し、ＥＮ＿１、ＥＮ＿３．．．．ＥＮ＿Ｎの各々を０Ｖに設定することによって、経路２１０＿２を選択することができる。装置２００を用いて測定回路の各種電圧をサンプリングする場合、現在測定されている入力信号、たとえば経路２１０＿２の入力信号は、他の各経路の入力端子が出力端子２００から隔離されながら、出力端子２２０に伝送されることができる。
【００３５】
図１の装置１００の説明に戻ると、装置１００が有効化されていない場合に入力端子１５２を出力端子１５４から隔離し、装置１００が有効化されている場合に入力端子１５２を出力端子１５４に連結することは、望ましい。よって、装置１００が有効化されていない（たとえば、イネーブル信号１７２が低電圧または０Ｖである）場合、回路１８２およびＰＭＯＳトランジスタ１１０は、ＰＭＯＳトランジスタ１１０のドレインから入力端子１５２を隔離することができる。また、装置１００が有効化されている（たとえば、イネーブル信号１７２が高電圧または１．８Ｖである）場合、回路１８２およびＰＭＯＳトランジスタ１１０は、入力端子１５２からの入力信号をＰＭＯＳトランジスタ１１０のドレインに伝送することができる。
【００３６】
同様に、装置１００が有効化にされていない場合、回路１８４およびＰＭＯＳトランジスタ１２０は、出力端子１５４上の信号をＰＭＯＳトランジスタ１２０のドレインから隔離することができ、装置１００が有効化にされた場合、回路１８４およびＰＭＯＳトランジスタ１２０は、閉合のままに維持されまたはオンにされる。例示のために、出力端子１５４が１．２Ｖの信号を有し、イネーブル信号１７２が０Ｖであると仮定する。ＮＭＯＳトランジスタ１２２の場合、Ｖｇｓ＝０Ｖ−０Ｖ＝０Ｖである。したがって、イネーブル信号が低電圧／０Ｖである場合に、ＮＭＯＳトランジスタ１２２は、常に開放／オフされる。ＰＭＯＳトランジスタ１２４は、０Ｖのゲート電圧および１．２Ｖのソース電圧を有するため、Ｖｇｓ＝０Ｖ−１．２Ｖ＝−１．２Ｖである。Ｖｇｓが負の電圧であるため、ＰＭＯＳトランジスタ１２４は、閉合され、したがって「オン」にされ、導電になる。よって、ソースおよびドレインが接続され、出力端子１５４からの１．２Ｖの信号は、ＰＭＯＳトランジスタ１２４のソース端子からドレイン端子に伝送される。同様に、ＮＭＯＳトランジスタ１２６は、ゲートに１．８Ｖのイネーブル信号反転信号１７４を有し、ソースに出力端子１５４からの１．２Ｖの出力信号を有するため、Ｖｇｓ＝１．８Ｖ−１．２Ｖ＝０．６Ｖである。よって、ＮＭＯＳトランジスタ１２６は、閉合／オンされ、１．２Ｖの出力信号をＮＭＯＳトランジスタ１２６のソースからドレインに伝送し、その後ＰＭＯＳトランジスタ１２０のゲートに伝送する。ＰＭＯＳトランジスタ１２０のゲートおよびソースが同一の電圧１．２Ｖを有するため、Ｖｇｓ＝０Ｖであり、ＰＭＯＳトランジスタ１２０は、オフにされる。したがって、出力端子１５４上の信号は、ＰＭＯＳトランジスタ１２０のドレインから隔離される。
【００３７】
出力端子１５４上の電圧が０Ｖであり、イネーブル信号１７２の電圧が低電圧／０Ｖである場合に、ＰＭＯＳトランジスタ１２４のＶｇｓ＝０Ｖ−０Ｖ＝０Ｖである。よって、ＰＭＯＳトランジスタ１２４は、開放／オフされる。ＮＭＯＳトランジスタ１２６の場合、ソースが０Ｖであり、ゲートがイネーブル信号の反転信号１７４、すなわち１．８Ｖであるため、Ｖｇｓ＝１．８Ｖ−０Ｖ＝１．８Ｖである。したがって、ＮＭＯＳトランジスタ１２６は、閉合／オンされる。よって、０Ｖの入力信号は、ＮＭＯＳトランジスタ１２６のソースからドレインに伝送され、その後ＰＭＯＳトランジスタ１２０のゲートに伝送される。また、ＰＭＯＳトランジスタ１２０の場合、Ｖｇｓ＝０Ｖ−０Ｖ＝０Ｖであり、このＰＭＯＳトランジスタは、開放／オフされる。
【００３８】
出力信号が過大電圧または不足電圧である場合に、回路構造１８４は、同様にうまく機能して、出力端子１５４をＰＭＯＳトランジスタ１２０のドレインから隔離する。たとえば、イネーブル信号１７２が０Ｖであり、出力信号が１．９Ｖである場合、ＰＭＯＳトランジスタ１２４のゲート電圧は、０Ｖであり、ソース電圧は、１．９Ｖである。したがって、Ｖｇｓ＝０Ｖ−１．９Ｖ＝−１．９Ｖである。Ｖｇｓが負の電圧であるため、ＰＭＯＳトランジスタ１２４は、閉合／オンされ、導通になる。したがって、ソースおよびドレインが接続され、出力端子１５４からの１．９Ｖの出力信号は、ＰＭＯＳトランジスタ１２４のソース端子からドレイン端子に伝送される。同様に、ＮＭＯＳトランジスタ１２６は、ゲートに１．８Ｖのイネーブル信号反転信号１７４を有し、ソースに出力端子１５４からの１．９Ｖの出力信号を有するため、Ｖｇｓ＝１．８Ｖ−１．９Ｖ＝−０．１Ｖである。よって、ＮＭＯＳトランジスタ１２６は、開放／オフされる。しかしながら、ＰＭＯＳトランジスタ１２４は、オン／閉合されているため、出力信号をソースからドレインに伝送し、その後ＰＭＯＳトランジスタ１２０のゲートに伝送することができる。ＰＭＯＳトランジスタ１２０のゲートおよびソースが同一の電圧１．９Ｖにあるため、Ｖｇｓ＝０Ｖであり、ＰＭＯＳトランジスタ１２０は、オフにされる。したがって、過大電圧の場合においても、出力端子１５４上の信号は、ＰＭＯＳトランジスタ１２０のドレインから隔離される。
【００３９】
出力端子１５４上の電圧が−０．２Ｖであり、イネーブル信号１７２の電圧が低電圧／０Ｖである場合、ＰＭＯＳトランジスタ１２４のＶｇｓ＝０Ｖ−（−０．２Ｖ）＝０．２Ｖである。Ｖｇｓが負の電圧ではないため、ＰＭＯＳトランジスタ１２４は、開放／オフされる。しかしながら、ＮＭＯＳトランジスタ１２６のソースが−０．２Ｖであり、そのゲートがイネーブル信号の反転信号１７４（１．８Ｖ）であるため、Ｖｇｓ＝１．８Ｖ−（−０．２Ｖ）＝２Ｖである。ＮＭＯＳトランジスタのＶｇｓが正の電圧であるため、ＮＭＯＳトランジスタ１２６は、閉合／オンされる。したがって、−０．２Ｖの出力信号は、ＮＭＯＳトランジスタ１２６のソースからドレインに伝送され、その後ＰＭＯＳトランジスタ１２０のゲートに伝送される。
【００４０】
イネーブル信号１７２が高電圧または１．８Ｖである場合、ＰＭＯＳトランジスタ１２０をオンにするために、回路１８４は、動作して、ＰＭＯＳトランジスタ１２０のゲートに０Ｖ信号／アース信号を伝送する。具体的には、ＮＭＯＳトランジスタ１２２のソースが０Ｖであるアース１９２に接続され、イネーブル信号１７２が１．８Ｖであるため、ＮＭＯＳトランジスタ１２２のＶｇｓ＝１．８Ｖ−０Ｖ＝１．８Ｖである。Ｖｇｓが正の電圧であるため、トランジスタ１２２は、オンにされ、０Ｖである接地信号をソースからドレインに伝送する。この信号はさらに、ＮＭＯＳトランジスタ１２２のドレインからＰＭＯＳトランジスタ１２０のゲートに伝送される。ＰＭＯＳトランジスタ１２０のゲートが０Ｖであるため、０Ｖを超える任意の入力信号に対し、ＰＭＯＳトランジスタ１２０のＶｇｓが負の電圧であり、トランジスタは、オンにされる。したがって、ＰＭＯＳトランジスタ１２０のソースおよびドレインは、接続される。
【００４１】
イネーブル信号１７２が高電圧／１．８Ｖである場合、ＰＭＯＳトランジスタ１２４およびＮＭＯＳトランジスタ１２６の両方は、開放／オフされる。たとえば、ＰＭＯＳトランジスタ１２４の場合、Ｖｇｓ＝１．８Ｖ−Ｎである（Ｎは、出力端子１５４上の任意の予期電圧である）。この場合、予期電圧が０Ｖ〜１．７であるため、Ｖｇｓは、常に正の電圧であり、ＰＭＯＳトランジスタ１２４は、開放／オフのままに維持される。また、入力端子１５２上のたとえば１．９Ｖの小さな過大電圧を出力端子１５４に伝送する場合、Ｖｇｓ＝１．８Ｖ−１．９Ｖ＝−０．１Ｖである。一般的には、ＰＭＯＳトランジスタをオンにするために負の電圧が必要とされるが、実際にこの電圧がトランジスタの閾値電圧Ｖｔを超える十分な大きさを有しなければならない。よって、閾値電圧Ｖｔを超えない小さな過大電圧は、ＰＭＯＳトランジスタ１２４をオンにすることができない。同様に、ＮＭＯＳトランジスタ１２６の場合、たとえば−０．２Ｖの小さな不足電圧の場合、Ｖｇｓ＝０Ｖ−（−０．２Ｖ）＝０．２Ｖである。Ｖｇｓは、正の電圧であるが、ＮＭＯＳトランジスタ１２６のＶｔよりも小さい場合、ＮＭＯＳトランジスタ１２６も開放／オフのままに維持される。したがって、小さな過大電圧または不足電圧の場合、ＰＭＯＳトランジスタ１２４およびＮＭＯＳトランジスタ１２６は、ＰＭＯＳトランジスタ１２０のゲートに影響を与えず、ＰＭＯＳトランジスタ１２０のドレインおよびゲートを接続のままに維持することができる。一方、過大電圧または不足電圧の大きさがＰＭＯＳトランジスタ１２４またはＮＭＯＳトランジスタ１２６のいずれかのＶｔよりも大きい場合、回路１８４は、ＭＯＳトランジスタ１２０のドレインおよびゲートを隔離し、装置の他の部分に保護措置を提供する。
【００４２】
上記は、ＰＭＯＳ径路１６２に関する説明である。ＮＭＯＳ径路１６４は、同様の構成素子を含み、その機能が以下に説明される。具体的には、ＮＭＯＳ径路１６４は、装置１００の入力端子１５２に接続されたソース端子を有するＮＭＯＳトランジスタ１３０を含む。また、ＰＭＯＳ径路１６４は、ＰＭＯＳトランジスタ１３２と、ＮＭＯＳトランジスタ１３４と、ＰＭＯＳトランジスタ１３６とを含む。トランジスタ１３２、１３４および１３６は、共同で回路１８６を構成することができる。この回路１８６は、イネーブル信号１７２が低電圧、たとえば０Ｖである場合に、入力端子１５２上の信号をＮＭＯＳトランジスタ１３０のゲートに伝送し、イネーブル信号１７２が高電圧、たとえば１．８である場合に、接地信号１９２を伝送する。
【００４３】
例示のために、イネーブル信号が０Ｖであり、入力信号が１．２Ｖである場合、１．２Ｖの入力信号は、ＮＭＯＳトランジスタ１３４およびＰＭＯＳトランジスタ１３６のソース端子に現れる。ＮＭＯＳトランジスタ１３４のゲートがイネーブル信号の反転信号１７４に接続されており、イネーブル信号１７２が低電圧または０Ｖであるため、反転信号１７４は、高電圧または１．８Ｖである。したがって、ＮＭＯＳトランジスタ１３４の場合、Ｖｇｓ＝１．８Ｖ−１．２Ｖ＝０．６Ｖである。Ｖｇｓが正の電圧であるため、ゲートが閉合され、すなわち低抵抗／導通状態になり、入力信号をソースからドレインに伝送することができる。同様に、ＰＭＯＳトランジスタ１３６の場合、ソースが１．２Ｖであり、ゲートがイネーブル信号１７２、たとえば０Ｖに接続されているため、Ｖｇｓ＝０Ｖ−１．２Ｖ＝−１．２Ｖである。Ｖｇｓが負の電圧であるため、ゲートが閉合され、入力信号がソースからドレインに伝送される。
【００４４】
ＰＭＯＳトランジスタ１３２は、そのソースが電源電圧１３２、たとえば１．８Ｖに接続され、そのゲートがイネーブル信号の反転信号１７４、この例において１．８Ｖに接続されているため、Ｖｇｓ＝０である。よって、ゲートが開放され、電流がソースからドレインに殆ど流れないまたは全く流れない。したがって、イネーブル信号の反転信号１７４が高電圧／１．８Ｖになるたびに、ＰＭＯＳトランジスタ１３２が開放／オフされる。
【００４５】
したがって、ＮＭＯＳトランジスタ１３４およびＰＭＯＳトランジスタ１３６のドレインがともにＮＭＯＳトランジスタ１３０のゲートに接続されているため、ＮＭＯＳトランジスタ１３０のゲートが１．２Ｖの入力信号を受信する。ＮＭＯＳトランジスタ１３０のソース端子は、入力端子１５２に直接接続されているため、１．２Ｖである。したがって、ＮＭＯＳトランジスタ１３０の場合、Ｖｇｓ＝１．２Ｖ−１．２Ｖ＝０Ｖである。よって、ＮＭＯＳトランジスタ１３０は、オフにされる。すなわち、ゲートが開放され、導通しておらずまたは非常に高抵抗状態にある。設計により、入力信号およびゲートは、同一の電圧レベルであるため、Ｖｇｓ＝０である。よって、ＰＭＯＳトランジスタ１１０は、そのソース端子から入力信号をドレインに伝送しないように、防止される。
【００４６】
入力端子１５２上の電圧が０Ｖであり、イネーブル信号１７２が低電圧／０Ｖである（イネーブル信号の反転信号１７４が高電圧／１．８Ｖである）場合、ＮＭＯＳトランジスタ１３４のＶｇｓ＝１．８Ｖ−０Ｖ＝１．８Ｖである。したがって、ＮＭＯＳトランジスタ１３４は、閉合／オンされ、０Ｖの入力信号をＮＭＯＳトランジスタ１３４のソースからドレインに伝送し、その後ＮＭＯＳトランジスタ１３０のゲートに伝送する。ＰＭＯＳトランジスタ１３６の場合、ソースが０Ｖであり、ゲートがイネーブル信号１７４の反転信号（０Ｖ）であるため、Ｖｇｓ＝０Ｖであり、トランジスタは、オフにされる。
【００４７】
入力端子１５２の電圧が過大電圧または不足電圧である場合に、回路構造１８６は、同様にうまく動作する。たとえば、イネーブル信号１７２が０Ｖである場合、イネーブル信号の反転信号１７４が高電圧／１．８Ｖであり、入力端子が１．９Ｖである。ＮＭＯＳトランジスタ１３４の場合、Ｖｇｓ＝１．８Ｖ−１．９Ｖ＝−０．１Ｖである。Ｖｇｓが負の電圧であるため、ＮＭＯＳトランジスタ１３４は、開放／オフされる。しかしながら、ＰＭＯＳトランジスタ１３６の場合、ゲート端子は、イネーブル信号１７２（０Ｖ）を有し、ソースは、１．９Ｖである。したがって、ＰＭＯＳトランジスタ１３６の場合、Ｖｇｓ＝０Ｖ−１．９Ｖ＝−１．９Ｖである。Ｖｇｓが負の電圧であるため、トランジスタは、閉合／オンされ、導通になる。したがって、入力信号は、ＰＭＯＳトランジスタ１３６のソースからドレインに伝送され、その後ＮＭＯＳトランジスタ１３０のゲート端子に伝送される。また、ＮＭＯＳトランジスタ１３０のゲートおよびソースの電圧の両方が１．９Ｖであるため、Ｖｇｓ＝１．９Ｖ−１．９Ｖ＝０Ｖである。したがって、ＮＭＯＳトランジスタ１３０は、オフのままに維持される。
【００４８】
入力端子１５２上の電圧が−０．２Ｖであり、イネーブル信号１７２が低電圧／０Ｖである（イネーブル信号の反転信号１７４が高電圧／１．８Ｖである）場合、ＮＭＯＳトランジスタ１３４のＶｇｓ＝１．８Ｖ−（−０．２Ｖ）＝２Ｖである。Ｖｇｓが正の電圧であるため、ＮＭＯＳトランジスタ１３４は、閉合／オンされる。したがって、−０．２Ｖの入力信号は、ＮＭＯＳトランジスタ１３６のソースからドレインに伝送され、その後ＮＭＯＳトランジスタ１３０のゲートに伝送される。ＰＭＯＳトランジスタ１３６の場合、ソースが−０．２Ｖであり、ゲートがイネーブル信号１７４（０Ｖ）であるため、Ｖｇｓ＝０Ｖ−（−０．２Ｖ）＝０．２Ｖである。ＰＭＯＳトランジスタのＶｇｓが正の電圧であるため、ＰＭＯＳトランジスタ１３６は、開放／オフされる。
【００４９】
イネーブル信号１７２がオンであり、イネーブル信号の反転信号１７４が低電圧／０Ｖである場合、ＮＭＯＳトランジスタ１３０をオンにするために、回路１８６は、動作して、ＮＭＯＳトランジスタ１３０のゲートに電源電圧信号を伝送する。具体的には、ＰＭＯＳトランジスタ１３２のソースが本実施例において１．８Ｖである電源電圧１９４に接続されており、イネーブル信号の反転信号１７４が０Ｖであるため、ＰＭＯＳトランジスタ１３２のＶｇｓ＝０Ｖ−１．８Ｖ＝−１．８Ｖである。Ｖｇｓが負の電圧であるため、トランジスタは、オンにされ、この例において１．８Ｖである電源信号をソースからドレインに伝送する。この信号はさらに、ＰＭＯＳトランジスタ１３２のドレインからＮＭＯＳトランジスタ１３０のゲートに伝送される。ＮＭＯＳトランジスタ１３０のゲートが１．８Ｖであるため、任意の予期入力信号（たとえば０Ｖ〜１．７Ｖ）に対し、ＮＭＯＳトランジスタ１３０のＶｇｓが正の電圧であり、トランジスタがオンにされる。したがって、入力信号は、ＮＭＯＳトランジスタ１３０のソースからドレインに伝送される。
【００５０】
イネーブル信号１７２が高電圧であり、イネーブル信号の反転信号１７４が低電圧である場合、ＮＭＯＳトランジスタ１３４およびＰＭＯＳトランジスタ１３６の両方は、開放／オフされる。たとえば、ＮＭＯＳトランジスタ１３４の場合、Ｖｇｓ＝０Ｖ−Ｎである（Ｎは、予期される任意の入力電圧である）。この場合、予期電圧が０Ｖ〜１．７であるため、Ｖｇｓは、常にゼロまたは負の電圧であり、ＮＭＯＳトランジスタ１３４は、開放／オフのままに維持される。また、入力端子１５２に小さな不足電圧、たとえば−０．２Ｖが入力される場合、Ｖｇｓ＝０Ｖ−（−０．２Ｖ）＝０．２Ｖである。一般的には、ＮＭＯＳトランジスタをオンにするために正の電圧が必要とされるが、実際には、この電圧がトランジスタの閾値電圧Ｖｔを超える十分な大きさを有しなければならない。よって、閾値電圧Ｖｔを超えない小さな過大電圧は、ＮＭＯＳトランジスタ１３４をオンにすることができない。同様に、ＰＭＯＳトランジスタ１３６の場合、たとえば１．９Ｖの小さな過大電圧の場合、Ｖｇｓ＝１．８Ｖ−１．９Ｖ＝−０．１Ｖである。Ｖｇｓは、負の電圧であるが、ＰＭＯＳトランジスタ１３６のＶｔよりも小さい場合、ＰＭＯＳトランジスタ１３６は、開放／オフのままに維持される。したがって、小さな過大電圧または不足電圧の場合、ＮＭＯＳトランジスタ１３４およびＰＭＯＳトランジスタ１３６は、ＮＭＯＳトランジスタ１３０のゲートに影響を与えず、入力端子１５２からの入力信号をＮＭＯＳトランジスタ１３０のドレインに伝送することができる。一方、過大電圧または不足電圧の大きさがＮＭＯＳトランジスタ１３４またはＰＭＯＳトランジスタ１３６のいずれかのＶｔよりも大きい場合、回路１８６は、入力端子１５２を隔離し、装置の他の部分に保護措置を提供する。
【００５１】
よって、装置１００が有効化されていない（たとえば、イネーブル信号１７２が低電圧または０Ｖであり、イネーブル信号の反転信号１７４が高電圧／１．８Ｖである）場合、回路１８６およびＮＭＯＳトランジスタ１３０は、入力端子１５２をＮＭＯＳトランジスタ１３０のドレインから隔離することができる。また、装置１００が有効化されている（たとえば、イネーブル信号１７２が高電圧または１．８Ｖであり、イネーブル信号の反転信号１７４が低電圧または０Ｖである）場合、回路１８６およびＮＭＯＳトランジスタ１３０は、入力端子１５２からの入力信号をＮＭＯＳトランジスタ１３０のドレインに伝送することができる。同様に、装置１００が有効化にされていない場合、回路１８８およびＮＭＯＳトランジスタ１４０は、出力端子１５４上の信号をＮＭＯＳトランジスタ１４０のドレインから隔離することができ、装置１００が有効化にされた場合、回路１８８およびＮＭＯＳトランジスタ１４０は、閉合のままに維持されまたはオンにされる。
【００５２】
例示のために、出力端子１５４が１．２Ｖの信号を有し、イネーブル信号１７２が０Ｖである（すなわち、イネーブル信号の反転信号１７４が高電圧／１．８Ｖである）と仮定する。ＰＭＯＳトランジスタ１４２の場合、そのソースが電源電圧１８８、たとえば１．８Ｖに接続している。よって、Ｖｇｓ＝１．８Ｖ−１．８Ｖ＝０Ｖである。したがって、イネーブル信号が低電圧／０Ｖである（すなわち、イネーブル信号の反転信号１７４が高電圧／１．８Ｖである）場合、ＰＭＯＳトランジスタ１４２は、常に開放／オフされる。ＮＭＯＳトランジスタ１４４は、１．８Ｖのゲート電圧および１．２Ｖのソース電圧を有するため、Ｖｇｓ＝１．８Ｖ−１．２Ｖ＝０．６Ｖである。Ｖｇｓが正の電圧であるため、ＮＭＯＳトランジスタ１４４は、閉合され、したがって「オン」にされ、導電になる。よって、ソースおよびドレインが接続され、出力端子１５４からの１．２Ｖの信号は、ＮＭＯＳトランジスタ１４４のソース端子からドレイン端子に伝送される。同様に、ＰＭＯＳトランジスタ１４６は、ゲートに０Ｖのイネーブル信号１７２を有し、ソースに出力端子１５４からの１．２Ｖの出力信号を有するため、Ｖｇｓ＝０Ｖ−１．２Ｖ＝−１．２Ｖである。よって、ＰＭＯＳトランジスタ１４６は、閉合／オンされ、１．２Ｖの出力信号をＰＭＯＳトランジスタ１４６のソースからドレインに伝送し、その後ＮＭＯＳトランジスタ１４０のゲートに伝送する。ＮＭＯＳトランジスタ１４０のゲートおよびソースが同一の電圧１．２Ｖを有するため、Ｖｇｓ＝０Ｖであり、ＮＭＯＳトランジスタ１２０は、オフされる。したがって、出力端子１５４上の信号は、ＮＭＯＳトランジスタ１４０のドレインから隔離される。
【００５３】
出力端子１５４上の電圧が０Ｖであり、イネーブル信号１７２の電圧が低電圧／０Ｖである（すなわち、イネーブル信号の反転信号１７４が高電圧／１．８Ｖである）場合、ＮＭＯＳトランジスタ１４４のＶｇｓ＝１．８Ｖ−０Ｖ＝１．８Ｖである。よって、ＮＭＯＳトランジスタ１４４は、開放／オフされる。したがって、０Ｖの入力信号は、ＮＭＯＳトランジスタ１４４のソースからドレインに伝送され、その後ＮＭＯＳトランジスタ１４０のゲートに伝送される。ＰＭＯＳトランジスタ１４６の場合、ソースが０Ｖであり、ゲートがイネーブル信号１７２、すなわち０Ｖであるため、Ｖｇｓ＝０Ｖ−０Ｖ＝０Ｖである。したがって、ＰＭＯＳトランジスタ１２６は、開放／オフされる。また、ＮＭＯＳトランジスタ１４０の場合、Ｖｇｓ＝０Ｖ−０Ｖ＝０Ｖであり、トランジスタは、開放／オフされる。
【００５４】
回路構造１８８は、出力信号が過大電圧または不足電圧である場合に、同様にうまく機能して、出力端子１５４をＮＭＯＳトランジスタ１４０のドレインから隔離する。たとえば、イネーブル信号１７２が０Ｖ（イネーブル信号の反転信号１７４が高電圧／１．８Ｖ）であり、出力信号が１．９Ｖである場合、ＮＭＯＳトランジスタ１４４のゲート電圧が１．８Ｖであり、ソース電圧が１．９Ｖである。したがって、Ｖｇｓ＝１．８Ｖ−１．９Ｖ＝−０．１Ｖである。Ｖｇｓが負の電圧であるため、ＮＭＯＳトランジスタ１２４は、開放／オフされる。一方、ＰＭＯＳトランジスタ１４６は、ゲートに０Ｖのイネーブル信号１７２を有し、ソースに出力端子１５４からの１．９Ｖの出力信号を有するため、Ｖｇｓ＝０Ｖ−１．９Ｖ＝−１．９Ｖである。よって、ＰＭＯＳトランジスタ１４６は、閉合／オンされ、導通になる。したがって、ソースおよびドレインが接続され、出力端子１５４からの１．９Ｖの信号をＰＭＯＳトランジスタ１４６のソース端子からドレイン端子に伝送し、その後ＮＭＯＳトランジスタ１４０のゲートに伝送する。ＮＭＯＳトランジスタ１４０のゲートおよびソースが同一の電圧１．９Ｖにあるため、Ｖｇｓ＝０Ｖであり、ＮＭＯＳトランジスタ１４０は、オフされる。したがって、過大電圧の場合においても、出力端子１５４上の信号は、ＮＭＯＳトランジスタ１４０のドレインから隔離される。
【００５５】
出力端子１５４上の電圧が−０．２Ｖであり、イネーブル信号１７２上の電圧が低電圧／０Ｖである（イネーブル信号の反転信号１７４上の電圧が高電圧／１．８Ｖである）場合、ＮＭＯＳトランジスタ１４４のＶｇｓ＝１．８Ｖ−（−０．２Ｖ）＝２Ｖである。Ｖｇｓが正の電圧であるため、ＮＭＯＳトランジスタ１４４は、閉合／オンされ、導通になる。したがって、−０．２Ｖの出力信号は、ＮＭＯＳトランジスタ１４４のソース端子からドレイン端子に伝送され、その後ＮＭＯＳトランジスタ１４０のゲートに伝送される。ＰＭＯＳトランジスタ１４６の場合、そのソースは−０．２Ｖであり、そのゲートはイネーブル信号１７２（０Ｖ）であるため、Ｖｇｓ＝０Ｖ−（−０．２Ｖ）＝０．２Ｖである。ＰＭＯＳトランジスタのＶｇｓが正の電圧であるため、ＰＭＯＳトランジスタ１３６は、開放／オフされる。しかしながら、ＮＭＯＳトランジスタ１４４が閉合され、導通になっているため、入力信号は、同様にＮＭＯＳトランジスタ１４０のゲート端子に伝送される。さらに、ＮＭＯＳトランジスタ１４０のゲート電圧およびソース電圧の両方が−０．２Ｖであるため、Ｖｇｓ＝−０．２Ｖ−（−０．２のＶ）＝０Ｖである。したがって、ＮＭＯＳトランジスタ１４０は、オフのままに維持される。
【００５６】
イネーブル信号１７２がオンであり、イネーブル信号の反転信号が低電圧／０Ｖである場合、ＮＭＯＳトランジスタ１４０をオンにするために、回路１８８は、動作して、ＮＭＯＳトランジスタ１４０のゲートにたとえば１．８Ｖの電源電圧／高電圧信号を伝送する。具体的には、ＰＭＯＳトランジスタ１４２のソースが本実施例において１．８Ｖである電源電圧１９４に接続されており、イネーブル信号１７２が低電圧であり、イネーブル信号の反転信号１７４が高電圧／１．８Ｖであるため、ＰＭＯＳトランジスタ１４２の場合、Ｖｇｓ＝０Ｖ−１．８Ｖ＝−１．８Ｖである。Ｖｇｓが負の電圧であるため、トランジスタは、オンにされ、この場合に１．８Ｖの電源信号をソースからドレインに伝送する。この信号はさらに、ＰＭＯＳトランジスタ１４２のドレインからＮＭＯＳトランジスタ１４０のゲートに伝送される。ＮＭＯＳトランジスタ１４０のゲートが１．８Ｖであるため、任意の予期入力信号、たとえば０Ｖ〜１．７Ｖに対し、ＮＭＯＳトランジスタ１４０のＶｇｓが正の電圧であるため、トランジスタは、オンにされる。したがって、ＮＭＯＳトランジスタ１４０のソースおよびドレインは、接続される。
【００５７】
イネーブル信号１７２が高電圧であり、イネーブル信号の反転信号１７４が低電圧／０Ｖである場合、ＮＭＯＳトランジスタ１４４およびＰＭＯＳトランジスタ１４６の両方は、開放／オフされる。たとえば、ＮＭＯＳトランジスタ１３４の場合、Ｖｇｓ＝０Ｖ−Ｎである（Ｎは、出力端子１５４上の任意の予期電圧である）。この場合、予期電圧が０Ｖ〜１．７であるため、Ｖｇｓは、常にゼロまたは負の電圧であり、ＮＭＯＳトランジスタ１４４は、開放／オフのままに維持される。また、入力端子１５２上の小さな不足電圧、たとえば−０．２Ｖを出力端子１５４に供給される場合、Ｖｇｓ＝０Ｖ−（−０．２Ｖ）＝０．２Ｖである。一般的には、ＮＭＯＳトランジスタをオンにするために正の電圧が必要とされるが、実際には、この電圧がトランジスタの閾値電圧Ｖｔを超える十分な大きさを有しなければならない。よって、閾値電圧Ｖｔを超えない小さな過大電圧は、ＮＭＯＳトランジスタ１４４をオンにすることができない。同様に、ＰＭＯＳトランジスタ１４６の場合、たとえば１．９Ｖの小さな過大電圧の場合、Ｖｇｓ＝１．８Ｖ−１．９Ｖ＝−０．１Ｖである。Ｖｇｓは、負の電圧であるが、ＰＭＯＳトランジスタ１３６のＶｔよりも小さい場合、ＰＭＯＳトランジスタ１３６は、開放／オフのままに維持される。したがって、小さな過大電圧または不足電圧の場合、ＮＭＯＳトランジスタ１４４およびＰＭＯＳトランジスタ１４６は、ＮＭＯＳトランジスタ１４０のゲートに影響を与えず、ＮＭＯＳトランジスタ１４０のドレインおよびソースが接続のままに維持される。一方、過大電圧または不足電圧の大きさがＮＭＯＳトランジスタ１３４またはＰＭＯＳトランジスタ１４６のいずれかのＶｔよりも大きい場合、回路１８８は、ＮＭＯＳトランジスタ１４０のドレインおよびソースを隔離し、装置の他の部分に保護措置を提供する。
【００５８】
本明細書に説明したように、装置１００は、所定電圧範囲に亘って、かつ、入力端子１５２および／または出力端子１５４に過大電圧または不足電圧が印加された場合に、出力端子１５４から入力端子１５２を隔離することができる。また、イネーブル信号が高電圧である場合、すなわち装置１００が起動された場合、装置１００は、すべての予期入力電圧および一部の過大電圧および不足電圧を入力端子１５２から出力端子１５４に流せることができる。したがって、装置１００が多くの経路の１つを含むことができるマルチプレクサ／測定回路において、入力端子１５２に印加された電源電圧および／または接地電圧を超える電圧を測定することができるとともに、大きな偏差を有する電圧から装置１００および接続された他の素子を保護することができる。
【００５９】
上記は、本開示の１つ以上の局面に係るさまざまな実施例を説明したが、本開示の１つ以上の局面に係る他の実施例およびさらなる実施例は、以下の特許請求の範囲およびその均等物により規定される範囲から逸脱することなく考案されることができる。たとえば、一例において、装置１００が上記のように殆どまたはすべての所望の機能を保持しながら、ＰＭＯＳトランジスタ１１６および１２６ならびにＮＭＯＳトランジスタ１３６および１７２を省略してもよい。留意すべきことは、上記および下記の特許請求の範囲に「第１」、「第２」および「第３」などの用語が使用されているが、これらの用語は、素子を標記する意図のみとして使用されることである。したがって、一例において「第３」のような用語を使用する場合、この例は、必ずしも「第１」および／または「第２」を含まなければならないことを意味していない。特許請求の範囲において、ステップの列挙は、これらのステップの順序を意味するものではない。商標は、それぞれの所有者に帰属する。
【図１】
2016526859.tif 000003
【図２】
2016526859.tif 000004
【手続補正書】
【提出日】平成27年8月29日(2015.8.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
第１のｐ型金属酸化物半導体トランジスタを備え、前記第１のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の入力端子に接続され、
イネーブル信号が無効化されたときに、前記装置の前記入力端子上の信号を前記第１のｐ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、接地電圧を前記第１のｐ型金属酸化物半導体トランジスタの前記ゲートに供給するための第１の回路を備え、
前記第１の回路は、
第２のｐ型金属酸化物半導体トランジスタを含み、前記第２のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の入力端子に接続され、前記第２のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第１のｎ型金属酸化物半導体トランジスタを含み、前記第１のｎ型金属酸化物半導体トランジスタのソースは、アースに接続され、前記第１のｎ型金属酸化物半導体トランジスタのドレインは、前記第２のｐ型金属酸化物半導体トランジスタのドレインに接続され、前記第１のｎ型金属酸化膜半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第２のｎ型金属酸化膜半導体トランジスタを含み、前記第２のｎ型金属酸化膜半導体トランジスタのゲートは、前記イネーブル信号の反転信号に接続され、前記第２のｎ型金属酸化物半導体トランジスタのソースは、前記装置の前記入力端子に接続され、前記第２のｐ型金属酸化物半導体トランジスタの前記ドレインと、前記第１のｎ型金属酸化物半導体トランジスタの前記ドレインと、前記第２のｎ型金属酸化物半導体トランジスタのドレインとは、前記第１のｐ型金属酸化物半導体トランジスタのゲートに接続されている、装置。
【請求項２】
前記第１のｐ型金属酸化膜半導体トランジスタの前記ソースは、前記第１のｐ型金属酸化物半導体トランジスタのバルク端子に短絡される、請求項１に記載の装置。
【請求項３】
前記イネーブル信号の前記反転信号および前記アースは、同一の電圧を有する、請求項１に記載の装置。
【請求項４】
前記装置はさらに、
第３のｐ型金属酸化物半導体トランジスタを備え、前記第３のｐ型金属酸化膜半導体トランジスタのソースは、装置の出力端子に接続され、前記第３のｐ型金属酸化物半導体トランジスタのドレインは、前記第１のｐ型金属酸化物半導体トランジスタのドレインに接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記出力端子上の信号を前記第３のｐ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、前記接地電圧を前記第３のｐ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路を備える、請求項１〜３のいずれか一項に記載の装置。
【請求項５】
前記第２の回路は、
第４のｐ型金属酸化物半導体トランジスタを含み、前記第４のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第４のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第３のｎ型金属酸化物半導体トランジスタを含み、前記第３のｎ型金属酸化膜半導体トランジスタのソースは、アースに接続され、前記第３のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、
第４のｎ型金属酸化物半導体トランジスタを含み、前記第４のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の反転信号に接続され、前記第４のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第４のｐ型金属酸化物半導体トランジスタのドレインと、前記第３のｎ型金属酸化物半導体トランジスタのドレインと、第４のｎ型金属酸化物半導体トランジスタのドレインとは、前記第３のｐ型金属酸化物半導体トランジスタの前記ゲートに接続されている、請求項４に記載の装置。
【請求項６】
前記装置はさらに、
第５のｎ型金属酸化物半導体トランジスタを含み、前記第５のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記入力端子に接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記入力端子上の信号を前記第５のｎ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、電源電圧を前記第５のｎ型金属酸化物半導体トランジスタの前記ゲートに供給するための第３の回路を含む、請求項１〜５のいずれか一項に記載の装置。
【請求項７】
前記イネーブル信号は、前記電源電圧と同一の電圧を有する、請求項６に記載の装置。
【請求項８】
前記装置の前記入力端子は、前記接地電圧の電圧レベルと前記電源電圧の電圧レベルとの間の電圧を有するアナログ信号を含む、請求項６または７に記載の装置。
【請求項９】
前記第３の回路は、
第６のｎ型金属酸化物半導体トランジスタを含み、前記第６のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記入力端子に接続され、前記第６のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の反転信号に接続され、
第５のｐ型金属酸化物半導体トランジスタを含み、前記第５のｐ型金属酸化膜半導体トランジスタのソースは、前記電源電圧に接続され、前記第５のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の前記反転信号に接続され、
第６のｐ型金属酸化膜半導体トランジスタを含み、前記第６のｐ型金属酸化膜半導体トランジスタのソースは、前記入力信号に接続され、前記第６のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、前記第６のｎ型金属酸化物半導体トランジスタのドレインと、前記第５のｐ型金属酸化物のドレインと、前記第６のｐ型金属酸化物半導体トランジスタのドレインは、前記第５のｎ型金属酸化物のゲートに接続されている、請求項６〜８のいずれか一項に記載の装置。
【請求項１０】
前記装置はさらに、
第７のｎ型金属酸化物半導体トランジスタを含み、前記第７のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の出力端子に接続され、前記第７のｎ型金属酸化物半導体トランジスタのドレインは、前記第５のｎ型金属酸化物半導体トランジスタのドレインに接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記出力端子上の信号を前記第７のｎ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、電源電圧を前記第７のｎ型金属酸化物半導体トランジスタの前記ゲートに供給するための第４の回路を備える、請求項６〜９のいずれか一項に記載の装置。
【請求項１１】
前記第４の回路は、
第７のｐ型金属酸化物半導体トランジスタを含み、前記第７のｐ型金属酸化膜半導体トランジスタのソースは、前記電源電圧に接続され、前記第７のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の前記反転信号に接続され、
第８のｎ型金属酸化物半導体トランジスタを含み、前記第８のｎ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第８のｎ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号の前記反転信号に接続され、
第８のｐ型金属酸化膜半導体トランジスタを含み、前記第８のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の前記出力端子に接続され、前記第８のｐ型金属酸化物半導体トランジスタのゲートは、前記イネーブル信号に接続され、前記第７のｐ型金属酸化物半導体トランジスタのドレインと、前記第８のｐ型金属酸化物半導体トランジスタのドレインと、前記第８のｎ型金属酸化物半導体トランジスタのドレインとは、前記第７のｎ型金属酸化物半導体トランジスタのゲートに接続されている、請求項１０に記載の装置。
【請求項１２】
前記装置はさらに、
第３のｐ型金属酸化物半導体トランジスタを含み、前記第３のｐ型金属酸化膜半導体トランジスタのソースは、前記装置の出力端子に接続され、前記第３のｐ型金属酸化物半導体トランジスタのドレインは、前記第１のｐ型金属酸化物半導体トランジスタのドレインに接続され、
前記イネーブル信号が無効化されたときに、前記装置の前記出力端子上の信号を前記第３のｐ型金属酸化物半導体トランジスタのゲートに伝送し、前記イネーブル信号が有効化されたときに、前記接地電圧を前記第３のｐ型金属酸化物半導体トランジスタのゲートに供給するための第２の回路を備える、請求項１０または１１に記載の装置。
【請求項１３】
回路への入力信号を隔離するための方法であって、
第１のｐ型金属酸化膜半導体トランジスタのソースに前記入力信号を転送するステップを備え、
第２のｐ型金属酸化物半導体トランジスタのゲートでイネーブル信号を受信するステップを備え、前記第２のｐ型金属酸化物半導体トランジスタのドレインは、前記第１のｐ型金属酸化物半導体トランジスタのゲートに接続され、前記イネーブル信号は、接地電圧または電源電圧のいずれかを含み、
ｎ型金属酸化物半導体トランジスタのゲートで前記イネーブル信号の反転信号を受信するステップを備え、前記ｎ型金属酸化物半導体トランジスタのドレインは、前記第１のｐ型金属酸化物半導体トランジスタのゲートに接続され、
前記イネーブル信号が前記電源電圧である場合、前記第１のｐ型金属酸化物半導体トランジスタのゲートに前記接地電圧を供給するステップを備え、
前記イネーブル信号が前記接地電圧である場合、前記第１のｐ型金属酸化物半導体トランジスタのゲートに前記入力信号を伝送するステップを備える、方法。
【請求項１４】
前記方法はさらに、
前記イネーブル信号が前記電源電圧である場合、第２のｐ型金属酸化物半導体トランジスタのゲートに前記接地電圧を供給するステップを備え、前記第２のｐ型金属酸化物半導体トランジスタは、前記接地電圧が前記第２のｐ型金属酸化物半導体トランジスタの前記ゲートに伝送されたときに、閉合され、
前記イネーブル信号が前記接地電圧である場合、前記回路の出力端子上の出力信号を前記第２のｐ型金属酸化物半導体トランジスタの前記ゲートに伝送するステップを備え、前記第２のｐ型金属酸化物半導体トランジスタは、前記出力信号が前記第２のｐ型金属酸化物半導体トランジスタの前記ゲートに伝送されたときに、開放され、
前記接地電圧が前記第１のｐ型金属酸化物半導体トランジスタの前記ゲートおよび前記第２のｐ型金属酸化膜半導体トランジスタの前記ゲートに伝送されたときに、前記第１のｐ型金属酸化膜半導体トランジスタの前記ソースからの前記入力信号を前記回路の前記出力端子に伝送するステップを備え、前記第１のｐ型金属酸化物半導体トランジスタのドレインは、前記第２のｐ型金属酸化物半導体トランジスタのドレインに接続され、前記第２のｐ型金属酸化膜半導体トランジスタのソースは、前記回路の前記出力端子に接続されている、請求項１３に記載の方法。
【国際調査報告】
2016526859.tif 000005
2016526859.tif 000006