(57)【要約】【課題】放送信号を伝送する方法及び装置について説明する。【解決手段】本発明の一実施例に係る放送信号を伝送する装置は、少なくとも１つのサービスコンポーネントを伝送する複数個のＤＰ（Ｄａｔａ  Ｐｉｐｅ）のそれぞれに対応するＤＰデータをエンコーディングするエンコーダと、エンコーディングされたＤＰデータをコンステレーションにマッピングするマッパーと、マッピングされたＤＰデータのゼロ値を有するセルをスキップするスキップ動作に基づいて、マッピングされたＤＰデータをＤＰレベルでタイムインターリービングするタイムインターリーバと、タイムインターリービングされたＤＰデータを含む少なくとも１つの信号フレームを生成するフレームビルダーと、生成された少なくとも１つの信号フレームのデータを直交周波数分割多重（ＯＦＤＭ）方式で変調する変調部と、変調されたデータを有する放送信号を伝送する伝送部とを含む。【選択図】図１
2016524374.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのサービスコンポーネントを伝送する複数個のＤＰ（Ｄａｔａ  Ｐｉｐｅ）のそれぞれに対応するＤＰデータをエンコーディングするステップと、
前記エンコーディングされたＤＰデータをコンステレーション上にマッピングするステップと、
前記マッピングされたＤＰデータのゼロ値を有するセルをスキップすることにより、前記マッピングされたＤＰデータをＤＰレベルでタイムインターリービングするステップと、
前記タイムインターリービングされたＤＰデータを含む少なくとも１つの信号フレームを生成するステップと、
前記生成された少なくとも１つの信号フレームのデータをＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式で変調するステップと、
前記変調されたデータを有する放送信号を伝送するステップとを含む、放送信号送信方法。
【請求項２】
前記タイムインターリービングするステップは、
前記マッピングされたＤＰデータのＦＥＣブロックを、ＴＩ（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｉｎｇ）メモリの最初の列から最後の列まで書き込むことによりカラム−ワイズ書き込み（ｃｏｌｕｍｎ−ｗｉｓｅ  ｗｒｉｔｉｎｇ）動作を実行するステップと、
前記書き込まれたＦＥＣブロックのセルを前記ＴＩメモリの最初の行から最後の行まで読み出すことによりダイアゴナル−ワイズ読み出し（ｄｉａｇｏｎａｌ−ｗｉｓｅ  ｒｅａｄｉｎｇ）動作を実行するステップとをさらに含む、請求項１に記載の放送信号送信方法。
【請求項３】
前記タイムインターリービングするステップは、
前記ＤＰデータの様々な数のＦＥＣブロックを含むＴＩ（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｉｎｇ）ブロックのそれぞれに適用され、少なくとも１つのＴＩブロックの大きさは異なる、請求項２に記載の放送信号送信方法。
【請求項４】
前記ＴＩメモリの行の数は、１つのＦＥＣブロック内のセルの数と等しく、前記ＴＩメモリの列の数は、最大のサイズを有するＴＩブロックのＦＥＣブロックの数と等しい、請求項３に記載の放送信号送信方法。
【請求項５】
前記カラム−ワイズ書き込み動作は、
現在のＴＩブロック内のＦＥＣブロックの数が、前記ＴＩメモリの列の数よりも小さい場合、前記ＴＩメモリの列に、ゼロ値を有するセルを含む少なくとも１つの仮想ＦＥＣブロックを挿入するステップをさらに含む、請求項４に記載の放送信号送信方法。
【請求項６】
前記ダイアゴナル−ワイズ読み出し動作は、
セルが前記挿入された少なくとも１つの仮想ＦＥＣブロックに対応するゼロ値を有する場合、前記ダイアゴナル−ワイズ読み出し動作を行う間、前記セルをスキップするステップをさらに含む、請求項５に記載の放送信号送信方法。
【請求項７】
放送信号を受信するステップと、
前記受信した放送信号をＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式で復調するステップと、
前記復調された放送信号から少なくとも１つの信号フレームをパーシングするステップと、
少なくとも１つのサービスコンポーネントを運搬する複数のＤＰ（Ｄａｔａ  Ｐｉｐｅ）のそれぞれに対応するＤＰデータのゼロ値を有するセルをスキップすることに基づいて、前記パーシングされた少なくとも１つの信号フレーム内の前記ＤＰデータをＤＰレベルでタイムデインターリービングするステップと、
前記タイムデインターリービングされたＤＰデータをデマッピングするステップと、
前記デマッピングされたＤＰデータをデコーディングするステップとを含む、放送信号受信方法。
【請求項８】
前記タイムデインターリービングするステップは、
シングルＴＤＩ（ｔｉｍｅ−ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）メモリを使用して行われる、請求項７に記載の放送信号受信方法。
【請求項９】
前記タイムデインターリービングするステップは、
前記シングルＴＤＩメモリの最初の行から最後の行までセルを書き込むことによりダイアゴナル−ワイズ書き込み（ｄｉａｇｏｎａｌ−ｗｉｓｅ  ｗｒｉｔｉｎｇ）動作を行うステップと、
前記シングルＴＤＩメモリの最初の列から最後の列までに書き込んだセルから読み出すことによりカラム−ワイズ読み出し（ｃｏｌｕｍｎ−ｗｉｓｅ  ｒｅａｄｉｎｇ）動作を行うステップとをさらに含む、請求項８に記載の放送信号受信方法。
【請求項１０】
前記タイムデインターリービングするステップは、前記ＤＰデータの様々な数のＦＥＣブロックを含むＴＤＩ（ｔｉｍｅ−ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）ブロックのそれぞれに適用され、少なくとも１つのＴＤＩブロックの大きさは異なる、請求項９に記載の放送信号受信方法。
【請求項１１】
前記シングルＴＤＩメモリの行の数は、ＦＥＣブロックのセルの数と等しく、前記シングルＴＤＩメモリの列の数は、最大のサイズを有するＴＤＩブロックのＦＥＣブロックの数と等しい、請求項１０に記載の放送信号受信方法。
【請求項１２】
前記ダイアゴナル−ワイズ書き込み動作は、
現在のＴＤＩブロックにゼロ値を有するセルを挿入するステップをさらに含む、請求項１１に記載の放送信号受信方法。
【請求項１３】
前記カラム−ワイズ読み出し動作は、
前記セルがゼロ値を有する場合、前記カラム−ワイズ読み出し動作の間セルをスキップするステップをさらに含む、請求項１２に記載の放送信号受信方法。
【請求項１４】
少なくとも１つのサービスコンポーネントを伝送する複数個のＤＰ（Ｄａｔａ  Ｐｉｐｅ）のそれぞれに対応するＤＰデータをエンコーディングするエンコーダと、
前記エンコーディングされたＤＰデータをコンステレーション上にマッピングするマッパーと、
前記ＤＰデータのゼロ値を有するセルをスキップすることにより、前記マッピングされたＤＰデータをＤＰレベルでタイムインターリービングするタイムインターリーバと、
前記タイムインターリービングされたＤＰデータを含む少なくとも１つの信号フレームを生成するフレームビルダーと、
前記生成された少なくとも１つの信号フレームのデータをＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式で変調する変調部と、
前記変調されたデータを有する放送信号を伝送する伝送部とを含む、放送信号伝送装置。
【請求項１５】
前記タイムインターリービングすることは、
前記マッピングされたＤＰデータのＦＥＣブロックをＴＩ（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｉｎｇ）メモリの最初の列から最後の列まで書き込むことによりカラム−ワイズ書き込み（ｃｏｌｕｍｎ−ｗｉｓｅ  ｗｒｉｔｉｎｇ）動作を行い、前記書き込まれたＦＥＣブロックのセルを前記ＴＩメモリの最初の行から最後の行まで読み出すことによりダイアゴナル−ワイズ読み出し（ｄｉａｇｏｎａｌ−ｗｉｓｅ  ｒｅａｄｉｎｇ）動作を行うことをさらに含む、請求項１４に記載の放送信号伝送装置。
【請求項１６】
前記タイムインターリービングすることは、前記ＤＰデータの様々な数のＦＥＣブロックを有するＴＩ（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｉｎｇ）ブロックのそれぞれに適用され、少なくとも１つのＴＩブロックの大きさは異なる、請求項１５に記載の放送信号伝送装置。
【請求項１７】
前記ＴＩメモリの行の数は、１つのＦＥＣブロック内のセルの数と等しく、前記ＴＩメモリの列の数は、最大のサイズを有するＴＩブロックのＦＥＣブロックの数と等しい、請求項１６に記載の放送信号伝送装置。
【請求項１８】
前記カラム−ワイズ書き込み動作は、
現在のＴＩブロックのＦＥＣブロックの数が、前記ＴＩメモリの列の数よりも小さい場合、前記ＴＩメモリの列に、ゼロ値を有する少なくとも１つの仮想ＦＥＣブロックを挿入することをさらに含む、請求項１７に記載の放送信号伝送装置。
【請求項１９】
前記ダイアゴナル−ワイズ読み出し動作は、
セルが前記挿入された少なくとも１つの仮想ＦＥＣブロックに対応するゼロ値を有する場合、前記ダイアゴナル−ワイズ読み出し動作を行う間、前記セルをスキップすることをさらに含む、請求項１８に記載の放送信号伝送装置。
【請求項２０】
放送信号を受信する受信部と、
前記受信した放送信号をＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式で復調する復調部と、
前記復調された放送信号から少なくとも１つの信号フレームをパーシングするフレームパーサーと、
少なくとも１つのサービスコンポーネントを運搬する複数のＤＰ（Ｄａｔａ  Ｐｉｐｅ）のそれぞれに対応するＤＰデータのゼロ値を有するセルをスキップすることにより、前記パーシングされた少なくとも１つの信号フレーム内の前記ＤＰデータをＤＰレベル（ｌｅｖｅｌ）でタイムデインターリービングするタイムデインターリーバと、
前記タイムデインターリービングされたＤＰデータをデマッピングするデマッパーと、
前記デマッピングされたＤＰデータをデコーディングするデコーダとを含む、放送信号受信装置。
【請求項２１】
前記タイムデインターリービングすることは、
シングルＴＤＩ（ｔｉｍｅ−ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）メモリを使用して行われる、請求項２０に記載の放送信号受信装置。
【請求項２２】
前記タイムデインターリービングすることは、
前記シングルＴＤＩメモリの最初の行から最後の行までセルを書き込むことによりダイアゴナル−ワイズ書き込み（ｄｉａｇｏｎａｌ−ｗｉｓｅ  ｗｒｉｔｉｎｇ）動作を行い、前記書き込まれたセルを前記シングルＴＤＩメモリの最初の列から最後の列まで読み出すことによりカラム−ワイズ読み出し（ｃｏｌｕｍｎ−ｗｉｓｅ  ｒｅａｄｉｎｇ）動作を行うことをさらに含む、請求項２１に記載の放送信号受信装置。
【請求項２３】
前記タイムデインターリービングすることは、前記ＤＰデータの様々な数のＦＥＣブロックを含むＴＤＩ（ｔｉｍｅ−ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）ブロックのそれぞれに適用され、少なくとも１つのＴＤＩブロックの大きさは異なる、請求項２２に記載の放送信号受信装置。
【請求項２４】
前記シングルＴＤＩメモリの行の数は、ＦＥＣブロックのセルの数と等しく、前記シングルＴＤＩメモリの列の数は、最大のサイズを有するＴＤＩブロックのＦＥＣブロックの数と等しい、請求項２３に記載の放送信号受信装置。
【請求項２５】
前記ダイアゴナル−ワイズ書き込み動作は、
現在のＴＤＩブロック内にゼロ値を有するセルを挿入するステップをさらに含む、請求項２４に記載の放送信号受信装置。
【請求項２６】
前記カラム−ワイズ読み出し動作は、
前記セルがゼロ値の場合、前記カラム−ワイズ読み出し動作の間セルをスキップするステップをさらに含む、請求項２５に記載の放送信号受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放送信号を送信する放送信号送信装置、放送信号を受信する放送信号受信装置及び放送信号を送信し、受信する方法に関する。
【背景技術】
【０００２】
アナログ放送信号に対する送出の中断時点が近づくにつれて、デジタル放送信号を送受信するための様々な技術が開発されている。デジタル放送信号は、アナログ放送信号に比べて大容量のビデオ／オーディオデータを含むことができ、ビデオ／オーディオデータ以外にも様々な付加データを含むことができる。
【０００３】
すなわち、デジタル放送のためのデジタル放送システムは、ＨＤ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ）級の映像、多チャネルの音響及び様々な付加サービスを提供することができる。ただし、高容量のデータ伝送のためのデータ伝送効率、送受信ネットワークのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）及びモバイル受信装備を考慮したネットワークの柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）は、依然として改善しなければならない課題である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的は、次世代放送サービス（ｆｕｔｕｒｅ  ｂｒｏａｄｃａｓｔ  ｓｅｒｖｉｃｅ）のための放送信号を伝送し、受信することができる放送信号送信装置、放送信号受信装置、そして、次世代放送サービスのための放送信号を送信し、受信する方法を提供することにある。
【０００５】
本発明の目的は、互いに異なる２つ以上の放送サービスを提供する放送送受信システムのデータを、時間領域でマルチプレクシングして同一のＲＦ信号帯域幅（ｓｉｇｎａｌ  ｂａｎｄｗｉｄｔｈ）を介して伝送できる放送信号送信装置及び放送信号送信方法、及びそれに対応する放送信号受信装置及び放送信号受信方法を提供することにある。
【０００６】
本発明の他の目的は、サービスに該当するデータをコンポーネント別に分類して、それぞれのコンポーネントに該当するデータを別個のデータパイプ（ｄａｔａ  ｐｉｐｅ、以下、ＤＰと呼ぶ）で伝送し、受信して処理できるようにする放送信号送信装置、放送信号受信装置、そして、放送信号を送信し、受信する方法を提供することにある。
【０００７】
本発明の更に他の目的は、放送信号をサービスするのに必要なシグナリング情報をシグナリングする放送信号送信装置、放送信号受信装置、そして、放送信号を送信し、受信する方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明の一実施例に係る放送信号送信方法は、複数のＤＰ（Ｄａｔａ  Ｐｉｐｅ）を介して伝送されるＤＰデータをＦＥＣ（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）エンコーディングするステップであって、各ＤＰは、少なくとも１つのサービスまたは少なくとも１つのサービスコンポーネントを伝送し、シグナリングデータをエンコーディングするステップ、前記エンコーディングされたＤＰデータをインターリービングするステップ、前記インターリービングされたＤＰデータ及び前記エンコーディングされたシグナリングデータをマッピングして少なくとも１つの信号フレームを生成するステップであって、前記インターリービングされたＤＰデータは、各ＤＰデータを伝送するＤＰのタイプに応じてマッピングされ、前記エンコーディングされたシグナリングデータは、各ＤＰのタイプを指示するタイプ情報を含み、前記生成された少なくとも１つの信号フレームを直交周波数分割多重（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ：ＯＦＤＭ）方式で変調するステップ、及び前記変調された少なくとも１つの信号フレームを含む放送信号を伝送するステップを含むことができる。
【発明の効果】
【０００９】
本発明は、様々な放送サービスを提供するために、サービスの特性に応じてデータを処理することによって、サービスやサービスコンポーネント別にＱｏＳを調節することができる。
【００１０】
本発明は、様々な放送サービスを同一のＲＦ信号帯域幅を介して伝送することによって、伝送上の柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）を確保することができる。
【００１１】
本発明は、ＭＩＭＯシステムを使用することによって、データ伝送効率を高め、放送信号送受信のロバスト性（Ｒｏｂｕｓｔｎｅｓｓ）を増加させることができる。
【００１２】
したがって、本発明によれば、モバイル受信装備またはインドア環境でもデジタル放送信号を誤りなしに受信可能な放送信号の送受信方法及び装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例に係る次世代放送サービスのための送信装置の構造を示す図である。
【図２】本発明の一実施例に係るインプットフォーマッティングモジュールを示す図である。
【図３】本発明の他の実施例に係るインプットフォーマッティングモジュールを示す図である。
【図４】本発明の更に他の実施例に係るインプットフォーマッティングモジュールを示す図である。
【図５】本発明の一実施例に係るコーディングアンドモジュレーションモジュールを示す図である。
【図６】本発明の一実施例に係るフレームストラクチャモジュールを示す図である。
【図７】本発明の一実施例に係るウェーブフォームジェネレーションモジュールを示す図である。
【図８】本発明の一実施例に係る次世代放送サービスのための受信装置の構造を示す図である。
【図９】本発明の一実施例に係るシンクロナイゼーションアンドデモジュレーションモジュールを示す図である。
【図１０】本発明の一実施例に係るフレームパーシングモジュールを示す図である。
【図１１】本発明の一実施例に係るデマッピングアンドデコーディングモジュールを示す図である。
【図１２】本発明の一実施例に係るアウトプットプロセッサを示す図である。
【図１３】本発明の他の実施例に係るアウトプットプロセッサを示す図である。
【図１４】本発明の他の実施例に係るコーディングアンドモジュレーションモジュールを示す図である。
【図１５】本発明の他の実施例に係るデマッピングアンドデコーディングモジュールを示す図である。
【図１６】本発明の一実施例に係るタイムインターリービング過程を示す図である。
【図１７】本発明の他の実施例に係るタイムインターリービング過程を示す図である。
【図１８】本発明の一実施例に係るＴＩアウトプットメモリインデックスを生成する過程を示す図である。
【図１９】本発明の一実施例に係るタイムデインターリービング過程を示す図である。
【図２０】本発明の他の実施例に係るタイムデインターリービング過程を示す図である。
【図２１】本発明の一実施例に係るＴＤＩアウトプットメモリインデックスを生成する過程を示す図である。
【図２２】本発明の一実施例に係るＶＤＲ（ｖａｒｉａｂｌｅ  ｄａｔａ−ｒａｔｅ）システムを示す概念図である。
【図２３】本発明の更に他の実施例に係るタイムインターリービング過程を示す図である。
【図２４】本発明の他の実施例に係るＴＩアウトプットメモリインデックスを生成する過程を示す図である。
【図２５】本発明の一実施例に係るＴＩメモリインデックス生成過程を示すフローチャートである。
【図２６】本発明の更に他の実施例に係るタイムデインターリービング過程を示す図である。
【図２７】本発明の更に他の実施例に係るタイムデインターリービング過程を示す図である。
【図２８】本発明の一実施例に係る書き込み動作を示す図である。
【図２９】本発明の一実施例に係るＴＤＩメモリインデックス生成過程を示すフローチャートである。
【図３０】本発明の一実施例に係る放送信号送信方法のフローチャートである。
【図３１】本発明の一実施例に係る放送信号受信方法のフローチャートである。
【発明を実施するための形態】
【００１４】
以下、上記目的を具体的に実現できる本発明の好適な実施例を添付の図面を参照して説明する。このとき、図面に図示され、またこれによって説明される本発明の構成と作用は、少なくとも一つの実施例として説明されるものであり、これによって本発明の技術的思想とその核心構成及び作用が制限されるものではない。
【００１５】
本発明で使用される用語は、本発明における機能を考慮した上、できるだけ現在広く使用されている一般的な用語を選択したが、これは、当該分野に従事する技術者の意図、慣例又は新しい技術の出現などによって変わり得る。また、特定の場合、出願人が任意に選定した用語もあり、その場合には、該当する発明の説明の部分で詳細にその意味を記載する。したがって、本発明で使用される用語は、単純な用語の名称ではなく、その用語が持つ意味と本発明の全般にわたる内容に基づいて定義されなければならないということは明らかである。
【００１６】
本発明は、次世代放送サービスのための放送信号を送受信できる装置及び方法を提供するためのものである。本発明の一実施例に係る次世代放送サービスは、地上波放送サービス、モバイル放送サービス及びＵＨＤＴＶサービスなどを含む概念である。本発明は、上述した次世代放送サービスのための放送信号を非ＭＩＭＯ（ｎｏｎ−ＭＩＭＯ、Ｍｕｌｔｉ  Ｉｎｐｕｔ  Ｍｕｌｔｉ  Ｏｕｔｐｕｔ）方式またはＭＩＭＯ方式で処理することを一実施例とすることができる。本発明の一実施例に係る非ＭＩＭＯ方式は、ＭＩＳＯ（Ｍｕｌｔｉ  Ｉｎｐｕｔ  Ｓｉｎｇｌｅ  Ｏｕｔｐｕｔ）、ＳＩＳＯ（Ｓｉｎｇｌｅ  Ｉｎｐｕｔ  Ｓｉｎｇｌｅ  Ｏｕｔｐｕｔ）方式などを含むことができる。
【００１７】
以下で、ＭＩＳＯ又はＭＩＭＯの多重アンテナは、説明の便宜のため、２つのアンテナを例として説明するが、このような本発明の説明は、２つ以上のアンテナを使用するシステムに適用されてもよい。
【００１８】
図１は、本発明の一実施例に係る次世代放送サービスのための送信装置の構造を示す図である。
【００１９】
本発明の一実施例に係る次世代放送サービスのための送信装置は、インプットフォーマッティング（Ｉｎｐｕｔ  ｆｏｒｍａｔｔｉｎｇ）モジュール１０００、コーディングアンドモジュレーション（ｃｏｄｉｎｇ  ＆  ｍｏｄｕｌａｔｉｏｎ）モジュール１１００、フレームストラクチャ（ｆｒａｍｅ  ｓｔｒｕｃｔｕｒｅ）モジュール１２００、ウェーブフォームジェネレーション（ｗａｖｅｆｏｒｍ  ｇｅｎｅｒａｔｉｏｎ）モジュール１３００及びシグナリングジェネレーション（ｓｉｇｎａｌｉｎｇ  ｇｅｎｅｒａｔｉｏｎ）モジュール１４００を含むことができる。以下、各モジュールの動作を中心に説明する。
【００２０】
図１に示したように、本発明の一実施例に係る次世代放送サービスのための送信装置は、入力信号として、ＭＰＥＧ−ＴＳストリーム、ＩＰストリーム（ｖ４／ｖ６）、そして、ＧＳ（Ｇｅｎｅｒｉｃ  ｓｔｒｅａｍ）を受信することができる。また、入力信号を構成する各ストリームの構成に関する付加情報（ｍａｎａｇｅｍｅｎｔ  ｉｎｆｏｒｍａｔｉｏｎ）を受信し、受信した付加情報を参照して最終的な物理層信号（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌ）を生成することができる。
【００２１】
本発明の一実施例に係るインプットフォーマッティングモジュール１０００は、入力されたストリームを、コーディング（ｃｏｄｉｎｇ）及びモジュレーション（ｍｏｄｕｌａｔｉｏｎ）を行うための基準、またはサービス及びサービスコンポーネント基準によって分けて複数のロジカル（ｌｏｇｉｃａｌ）ＤＰ（又は、ＤＰまたはＤＰデータ）を生成することができる。ＤＰは、物理層のロジカルチャネルであって、サービスデータまたは関連メタデータを運搬することができ、少なくとも１つのサービスまたは少なくとも１つのサービスコンポーネントを運搬することができる。また、ＤＰを介して伝送されるデータをＤＰデータと呼ぶことができる。
【００２２】
また、本発明の一実施例に係るインプットフォーマッティングモジュール１０００は、生成されたそれぞれのＤＰを、コーディング及びモジュレーションを行うために必要なブロック単位に分け、伝送効率を高めたり、スケジューリングを行ったりするために必要な一連の過程を行うことができる。具体的な内容は後述する。
【００２３】
本発明の一実施例に係るコーディングアンドモジュレーションモジュール１１００は、インプットフォーマッティングモジュール１０００から入力されたそれぞれのＤＰに対してＦＥＣ（ｆｏｒｗａｒｄ  ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ）エンコーディングを行うことで、伝送チャネルで発生し得るエラーを受信端で修正できるようにする。また、本発明の一実施例に係るコーディングアンドモジュレーションモジュール１１００は、ＦＥＣ出力のビットデータをシンボルデータに転換し、インターリービングを行うことで、チャネルによるバーストエラー（ｂｕｒｓｔ  ｅｒｒｏｒ）を修正することができる。また、図１に示したように、２つ以上の伝送アンテナ（Ｔｘ  ａｎｔｅｎｎａ）を介して伝送するために、本発明の一実施例に係るコーディングアンドモジュレーションモジュール１１００は、処理したデータを、各アンテナに出力するためのデータ通路（またはアンテナ通路）に分けて出力することがきる。
【００２４】
本発明の一実施例に係るフレームストラクチャモジュール１２００は、コーディングアンドモジュレーションモジュール１１００から出力されたデータを信号フレーム（またはフレーム）にマッピングすることができる。本発明の一実施例に係るフレームストラクチャモジュール１２００は、インプットフォーマッティングモジュール１０００から出力されたスケジューリング情報を用いてマッピングを行うことができ、追加的なダイバーシティ利得（ｄｉｖｅｒｓｉｔｙ  ｇａｉｎ）を得るために、信号フレーム内のデータに対してインターリービングを行うことができる。
【００２５】
本発明の一実施例に係るウェーブフォームジェネレーションモジュール１３００は、フレームストラクチャモジュール１２００から出力された信号フレームを最終的に伝送できる形態の信号に変換することができる。この場合、本発明の一実施例に係るウェーブフォームジェネレーションモジュール１３００は、受信器で伝送システムの信号フレームを獲得できるようにするためにプリアンブル信号（またはプリアンブル）を挿入し、伝送チャネルを推定して歪曲を補償できるようにレファレンス信号（ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ）を挿入することができる。また、本発明の一実施例に係るウェーブフォームジェネレーションモジュール１３００は、多重経路受信によるチャネル遅延拡散（ｃｈａｎｎｅｌ  ｄｅｌａｙ  ｓｐｒｅａｄ）による影響を相殺させるために、ガードインターバル（ｇｕａｒｄ  ｉｎｔｅｒｖａｌ）をおいて当該区間に特定のシーケンスを挿入することができる。また、本発明の一実施例に係るウェーブフォームジェネレーションモジュール１３００は、付加的に出力信号のＰＡＰＲ（Ｐｅａｋ−ｔｏ−Ａｖｅｒａｇｅ  Ｐｏｗｅｒ  Ｒａｔｉｏ）のような信号特性を考慮して、効率的な伝送に必要な過程を行うことができる。
【００２６】
本発明の一実施例に係るシグナリングジェネレーションモジュール１４００は、入力された付加情報、及びインプットフォーマッティングモジュール１０００、コーディングアンドモジュレーションモジュール１１００及びフレームストラクチャモジュール１２００で発生した情報を用いて、最終的な物理層シグナリング情報（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ情報、以下、ＰＬＳ情報と呼ぶ）を生成する。したがって、本発明の一実施例に係る受信装置は、シグナリング情報を復号化して、受信された信号をデコーディングすることができる。
【００２７】
上述したように、本発明の一実施例に係る次世代放送サービスのための送信装置は、地上波放送サービス、モバイル放送サービス及びＵＨＤＴＶサービスなどを提供することができる。したがって、本発明の一実施例に係る次世代放送サービスのための送信装置は、互いに異なるサービスのための信号を時間領域でマルチプレクシングして伝送することができる。
【００２８】
図２乃至図４は、図１で説明した本発明の一実施例に係るインプットフォーマッティングモジュール１０００の実施例を示す図である。以下、各図面について説明する。
【００２９】
図２は、本発明の一実施例に係るインプットフォーマッティングモジュールを示す図である。図２は、インプット信号がシングルインプットストリームである場合のインプットフォーマッティングモジュールを示す。
【００３０】
図２に示したように、本発明の一実施例に係るインプットフォーマッティングモジュールは、モードアダプテーションモジュール２０００とストリームアダプテーションモジュール２１００を含むことができる。
【００３１】
図２に示したように、モードアダプテーションモジュール２０００は、インプットインターフェース（ｉｎｐｕｔ  ｉｎｔｅｒｆａｃｅ）ブロック２０１０、ＣＲＣ−８エンコーダ（ＣＲＣ−８  ｅｎｃｏｄｅｒ）ブロック２０２０及びＢＢヘッダーインサーション（ＢＢ  ｈｅａｄｅｒ  ｉｎｓｅｒｔｉｏｎ）ブロック２０３０を含むことができる。以下、各ブロックについて簡略に説明する。
【００３２】
インプットインターフェースブロック２０１０は、入力されたシングルインプットストリームを、後でＦＥＣ（ＢＣＨ／ＬＤＰＣ）を行うためのＢＢ（ｂａｓｅｂａｎｄ）フレーム長単位に分けて出力することができる。
【００３３】
ＣＲＣ−８エンコーダブロック２０２０は、各ＢＢフレームのデータに対してＣＲＣエンコーディングを行って冗長性（リダンダンシー）（ｒｅｄｕｎｄａｎｃｙ）データを追加することができる。
【００３４】
その後、ＢＢヘッダーインサーションブロック２０３０は、モードアダプテーションタイプ（Ｍｏｄｅ  Ａｄａｐｔａｔｉｏｎ  Ｔｙｐｅ（ＴＳ／ＧＳ／ＩＰ））、ユーザパケット長（Ｕｓｅｒ  Ｐａｃｋｅｔ  Ｌｅｎｇｔｈ）、データフィールド長（Ｄａｔａ  Ｆｉｅｌｄ  Ｌｅｎｇｔｈ）、ユーザパケットシンクバイト（Ｕｓｅｒ  Ｐａｃｋｅｔ  Ｓｙｎｃ  Ｂｙｔｅ）、データフィールド内のユーザパケットシンクバイトのスタートアドレス（Ｓｔａｒｔ  Ａｄｄｒｅｓｓ）、ハイエフィシエンシモードインジケーター（Ｈｉｇｈ  Ｅｆｆｉｃｉｅｎｃｙ  Ｍｏｄｅ  Ｉｎｄｉｃａｔｏｒ）、インプットストリームシンクロナイゼーションフィールド（Ｉｎｐｕｔ  Ｓｔｒｅａｍ  Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｆｉｅｌｄ）などの情報を含むヘッダーをＢＢフレームに挿入することができる。
【００３５】
図２に示したように、ストリームアダプテーションモジュール２１００は、パディングインサーション（Ｐａｄｄｉｎｇ  ｉｎｓｅｒｔｉｏｎ）ブロック２１１０及びＢＢスクランブラ（ＢＢ  ｓｃｒａｍｂｌｅｒ）ブロック２１２０を含むことができる。以下、各ブロックについて簡略に説明する。
【００３６】
パディングインサーションブロック２１１０は、モードアダプテーションモジュール２０００から入力されたデータが、ＦＥＣエンコーディングに必要な入力データ長よりも小さい場合、パディングビットを挿入して必要な入力データ長を有するように出力することができる。
【００３７】
ＢＢスクランブラブロック２１２０は、入力されたビットストリームに対して、ＰＲＢＳ（Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｅｑｕｅｎｃｅ）を用いてＸＯＲを行ってランダム化することができる。
【００３８】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００３９】
図２に示したように、インプットフォーマッティングモジュールは、最終的にＤＰをコーディングアンドモジュレーションモジュールに出力することができる。
【００４０】
図３は、本発明の他の実施例に係るインプットフォーマッティングモジュールを示す図である。図３は、インプット信号がマルチプルインプットストリームである場合のインプットフォーマッティングモジュールのモードアダプテーションモジュールを示す図である。
【００４１】
マルチプルインプットストリームを処理するためのインプットフォーマッティングモジュールのモードアダプテーションモジュールは、各インプットストリームを独立に処理することができる。
【００４２】
図３に示したように、マルチプルインプットストリームをそれぞれ処理するためのモードアダプテーションモジュール３０００は、インプットインターフェース（ｉｎｐｕｔ  ｉｎｔｅｒｆａｃｅ）ブロック、インプットストリームシンクロナイザ（ｉｎｐｕｔ  ｓｔｒｅａｍ  ｓｙｎｃｈｒｏｎｉｚｅｒ）ブロック、コンペンセーティングディレイ（ｃｏｍｐｅｎｓａｔｉｎｇ  ｄｅｌａｙ）ブロック、ヌルパケットディリーション（ｎｕｌｌ  ｐａｃｋｅｔ  ｄｅｌｅｔｉｏｎ）ブロック、ＣＲＣ−８エンコーダ（ＣＲＣ−８ｅｎｃｏｄｅｒ）ブロック及びＢＢヘッダーインサーション（ＢＢ  ｈｅａｄｅｒ  ｉｎｓｅｒｔｉｏｎ）ブロックを含むことができる。以下、各ブロックについて簡略に説明する。
【００４３】
インプットインターフェースブロック、ＣＲＣ−８エンコーダブロック及びＢＢヘッダーインサーションブロックの動作は、図２で説明した通りであるので省略する。
【００４４】
インプットストリームシンクロナイザブロック３１００は、ＩＳＣＲ（Ｉｎｐｕｔ  Ｓｔｒｅａｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ）情報を伝送して、受信端でＴＳあるいはＧＳストリームを復元するのに必要なタイミング情報を挿入することができる。
【００４５】
コンペンセーティングディレイブロック３２００は、インプットストリームシンクロナイザブロックによって発生したタイミング情報と共に、送信装置のデータプロセシングによるＤＰ間のディレイが発生した場合、受信装置で同期を合わせることができるように入力データを遅延させて出力することができる。
【００４６】
ヌルパケットディリーションブロック３３００は、不必要に伝送される入力ヌルパケットを除去し、除去された位置に応じて除去されたヌルパケットの個数を挿入して伝送することができる。
【００４７】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００４８】
図４は、本発明の更に他の実施例に係るインプットフォーマッティングモジュールを示す図である。
【００４９】
具体的には、図４は、インプット信号がマルチプルインプットストリームである場合のインプットフォーマッティングモジュールのストリームアダプテーションモジュールを示す図である。
【００５０】
本発明の一実施例に係るマルチプルインプットストリーム（ｍｕｌｔｉｐｌｅ  ｉｎｐｕｔ  ｓｔｒｅａｍｓ）である場合のインプットフォーマッティングモジュールのストリームアダプテーションモジュールは、スケジューラ（ｓｃｈｅｄｕｌｅｒ）４０００、１−フレームディレイ（１−ｆｒａｍｅ  ｄｅｌａｙ）ブロック４１００、インバンドシグナリング又はパディングインサーション（Ｉｎ−ｂａｎｄ  ｓｉｇｎａｌｉｎｇ  ｏｒ  ｐａｄｄｉｎｇ  ｉｎｓｅｒｔｉｏｎ）ブロック４２００、ＰＬＳ生成（ＰＬＳ、ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ、ｇｅｎｅｒａｔｉｏｎ）ブロック４３００及びＢＢスクランブラ（ＢＢ  ｓｃｒａｍｂｌｅｒ）ブロック４４００を含むことができる。以下、各ブロックの動作について説明する。
【００５１】
スケジューラ４０００は、デュアル極性（ｄｕａｌ  ｐｏｌａｒｉｔｙ）を含む多重アンテナを使用するＭＩＭＯシステムのためのスケジューリングを行うことができる。また、スケジューラ４０００は、図１で説明したコーディングアンドモジュレーションモジュール内のビットトゥセルデマックス（ｂｉｔ  ｔｏ  ｃｅｌｌ  ｄｅｍｕｘ）ブロック、セルインターリーバ（ｃｅｌｌ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック、タイムインターリーバ（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｅｒ）ブロックなどの各アンテナ経路のための信号処理ブロックに使用されるパラメータを発生させることができる。
【００５２】
１−フレームディレイブロック４１００は、ＤＰ内に挿入されるインバンドシグナリングなどのために、次のフレームに対するスケジューリング情報が現在のフレームに伝送され得るように、入力データを１つの信号フレームだけ遅延させることができる。
【００５３】
インバンドシグナリング又はパディングインサーションブロック４２００は、１つの信号フレームだけ遅延されたデータに、遅延されていないＰＬＳ−ダイナミックシグナリング（ｄｙｎａｍｉｃ  ｓｉｇｎａｌｉｎｇ）情報を挿入することができる。この場合、インバンドシグナリング又はパディングインサーションブロック４２００は、パディングのための空間がある場合にパディングビットを挿入したり、インバンドシグナリング情報をパディング空間に挿入したりすることができる。また、スケジューラ４０００は、インバンドシグナリングと別個に、現在のフレームに対するＰＬＳ−ダイナミックシグナリング情報を出力することができる。したがって、後述するセルマッパーは、スケジューラ４０００で出力したスケジューリング情報に従って入力セルをマッピングすることができる。
【００５４】
ＰＬＳ生成ブロック４３００は、インバンドシグナリングを除いて、信号フレームのプリアンブルシンボル（ｐｒｅａｍｂｌｅ  ｓｙｍｂｏｌ）やスプレッディングされてデータシンボルなどに伝送されるＰＬＳデータ（またはＰＬＳ）を生成することができる。この場合、本発明の一実施例に係るＰＬＳデータは、シグナリング情報と呼ぶことができる。また、本発明の一実施例に係るＰＬＳデータは、ＰＬＳ−プレ情報とＰＬＳ−ポスト情報とに分離できる。ＰＬＳ−プレ情報は、放送信号受信装置がＰＬＳ−ポスト情報をデコーディングするのに必要なパラメータ、及びスタティック（ｓｔａｔｉｃ）ＰＬＳシグナリング情報を含むことができ、ＰＬＳ−ポスト情報は、放送信号受信装置がＤＰをデコーディングするのに必要なパラメータを含むことができる。上述したＤＰをデコーディングするのに必要なパラメータは、再びスタティックＰＬＳシグナリング情報とダイナミックＰＬＳシグナリング情報とに分離できる。スタティックＰＬＳシグナリング情報は、スーパーフレームに含まれた全てのフレームに共通に適用され得るパラメータであって、スーパーフレーム単位で変更され得る。ダイナミックＰＬＳシグナリング情報は、スーパーフレームに含まれたフレーム毎に異ならせて適用され得るパラメータであって、フレーム単位で変更され得る。したがって、受信装置は、ＰＬＳ−プレ情報をデコーディングしてＰＬＳ−ポスト情報を獲得し、ＰＬＳ−ポスト情報をデコーディングして所望のＤＰをデコーディングすることができる。
【００５５】
ＢＢスクランブラブロック４４００は、最終的にウェーブフォームジェネレーションブロックの出力信号のＰＡＰＲ値が低くなるようにＰＲＢＳを発生させて、入力ビット列とＸＯＲさせて出力することができる。図４に示したように、ＢＢスクランブラブロック４４００のスクランブルリングは、ＤＰとＰＬＳの両方に対して適用され得る。
【００５６】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００５７】
図４に示したように、ストリームアダプテーションモジュールは、最終的に各ｄａｔａ ｐｉｐｅ（ＤＰ）をコーディングアンドモジュレーションモジュールに出力することができる。
【００５８】
図５は、本発明の一実施例に係るコーディングアンドモジュレーションモジュールを示す図である。
【００５９】
図５のコーディングアンドモジュレーションモジュールは、図１で説明したコーディングアンドモジュレーションモジュール１１００の一実施例に該当する。
【００６０】
上述したように、本発明の一実施例に係る次世代放送サービスのための送信装置は、地上波放送サービス、モバイル放送サービス及びＵＨＤＴＶサービスなどを提供することができる。
【００６１】
すなわち、本発明の一実施例に係る次世代放送サービスのための送信装置が提供しようとするサービスの特性に応じてＱｏＳ（ｑｕａｌｉｔｙ  ｏｆ  ｓｅｒｖｉｃｅ）が異なるので、各サービスに対応するデータが処理される方式が変わらなければならない。したがって、本発明の一実施例に係るコーディングアンドモジュレーションモジュールは、入力されたＤＰに対して、それぞれの経路別にＳＩＳＯ、ＭＩＳＯとＭＩＭＯ方式を独立に適用して処理することができる。結果的に、本発明の一実施例に係る次世代放送サービスのための送信装置は、各ＤＰを介して伝送するサービスやサービスコンポーネント別にＱｏＳを調節することができる。
【００６２】
したがって、本発明の一実施例に係るコーディングアンドモジュレーションモジュールは、ＳＩＳＯ方式のための第１ブロック５０００、ＭＩＳＯ方式のための第２ブロック５１００、ＭＩＭＯ方式のための第３ブロック５２００及びＰＬＳ−プレ／ポスト情報を処理するための第４ブロック５３００を含むことができる。図５に示されたコーディングアンドモジュレーションモジュールは一実施例に過ぎず、設計者の意図に応じてコーディングアンドモジュレーションモジュールは、第１ブロック５０００及び第４ブロック５３００のみを含んでいてもよく、第２ブロック５１００及び第４ブロック５３００のみを含んでいてもよく、第３ブロック５２００及び第４ブロック５３００のみを含んでいてもよい。すなわち、設計者の意図に応じて、コーディングアンドモジュレーションモジュールは、各ＤＰを同一又は異ならせて処理するためのブロックを含むことができる。
【００６３】
以下、各ブロックについて説明する。
【００６４】
第１ブロック５０００は、入力されたＤＰをＳＩＳＯ処理するためのブロックであって、ＦＥＣエンコーダ（ＦＥＣ  ｅｎｃｏｄｅｒ）ブロック５０１０、ビットインターリーバ（ｂｉｔ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック５０２０、ビットトゥセルデマックス（ｂｉｔ  ｔｏ  ｃｅｌｌ  ｄｅｍｕｘ）ブロック５０３０、コンステレーションマッパー（ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｍａｐｐｅｒ）ブロック５０４０、セルインターリーバ（ｃｅｌｌ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック５０５０及びタイムインターリーバ（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック５０６０を含むことができる。
【００６５】
ＦＥＣエンコーダブロック５０１０は、入力されたＤＰに対してＢＣＨエンコーディング及びＬＤＰＣエンコーディングを行ってリダンダンシーを追加し、伝送チャネル上のエラーを受信端で訂正してＦＥＣブロックを出力することができる。
【００６６】
ビットインターリーバブロック５０２０は、ＦＥＣエンコーディングが行われたデータのビット列をインターリービングルール（ｒｕｌｅ）によってインターリービングして、伝送チャネル上で発生し得るバーストエラーに対してロバスト性を有するように処理することができる。したがって、ＱＡＭシンボルにディープフェージング（ｄｅｅｐ  ｆａｄｉｎｇ）あるいはイレイジャー（ｅｒａｓｕｒｅ）が加えられた場合、各ＱＡＭシンボルにはインターリービングされたビットがマッピングされているので、全コードワードビットにおいて連続したビットにエラーが発生することを防止することがありえる。
【００６７】
ビットトゥセルデマックスブロック５０３０は、入力されたビット列の順序及びコンステレーションマッピングルールの両方とも考慮して、ＦＥＣブロック内の各ビットが適切なロバスト性（ｒｏｂｕｓｔｎｅｓｓ）を有して伝送され得るように入力ビット列の順序を決定して出力することができる。
【００６８】
また、ビットインターリーバブロック５０２０は、ＦＥＣエンコーダブロック５０１０とコンステレーションマッパーブロック５０４０との間に位置し、受信端のＬＤＰＣデコーディングを考慮して、ＦＥＣエンコーダブロック５０１０で行ったＬＤＰＣエンコーディングの出力ビットを、コンステレーションマッパーブロックの互いに異なる信頼性（ｒｅｌｉａｂｉｌｉｔｙ）及び最適の値を有するビットポジション（ｂｉｔ  ｐｏｓｉｔｉｏｎ）と連結させる役割を果たすことができる。したがって、ビットトゥセルデマックスブロック５０３０は、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００６９】
コンステレーションマッパーブロック５０４０は、入力されたビットワードを１つのコンステレーションにマッピングすることができる。この場合、コンステレーションマッパーブロックは、追加的にローテーションアンドＱ−ディレイ（ｒｏｔａｔｉｏｎ  ＆  Ｑ−ｄｅｌａｙ）を行うことができる。すなわち、コンステレーションマッパーブロックは、入力されたコンステレーションをローテーション角度（ｒｏｔａｔｉｏｎ  ａｎｇｌｅ）に応じてローテーションさせた後、Ｉ（Ｉｎ−ｐｈａｓｅ）成分とＱ（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）成分とに分けた後、Ｑ成分のみを任意の値でディレイさせることができる。その後、ペアになったＩ成分とＱ成分を用いて、新しいコンステレーションに再マッピングすることができる。
【００７０】
また、コンステレーションマッパーブロック５０４０は、最適のコンステレーションポイントを見つけるために、２次元平面上のコンステレーションポイントを動かす動作を行うことができる。この過程を通じて、コーディングアンドモジュレーションモジュール１１００の容量（ｃａｐａｃｉｔｙ）を最適化することができる。また、コンステレーションマッパーブロック５０４０は、ＩＱバランスドコンステレーションポイント（ＩＱ−ｂａｌａｎｃｅｄ  ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｐｏｉｎｔｓ）及びローテーション方式を用いて、上述した動作を行うことができる。また、コンステレーションマッパーブロック５０４０は、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００７１】
セルインターリーバブロック５０５０は、一つのＦＥＣブロックに該当するセルをランダムに混ぜて出力し、各ＦＥＣブロックに該当するセルを各ＦＥＣブロック毎に互いに異なる順序で出力することができる。
【００７２】
タイムインターリーバブロック５０６０は、多数個のＦＥＣブロックに属するセル（ｃｅｌｌ）を互いに混ぜて出力することができる。したがって、各ＦＥＣブロックのセルは、タイムインターリービングデプス（ｄｅｐｔｈ）だけの区間内に分散されて伝送されるので、ダイバーシティ利得を獲得することができる。
【００７３】
第２ブロック５１００は、入力されたＤＰをＭＩＳＯ処理するためのブロックであって、図５に示したように、第１ブロック５０００と同様に、ＦＥＣエンコーダブロック、ビットインターリーバブロック、ビットトゥセルデマックスブロック、コンステレーションマッパーブロック、セルインターリーバブロック及びタイムインターリーバブロックを含むことができるが、ＭＩＳＯプロセシング（ｐｒｏｃｅｓｓｉｎｇ）ブロック５１１０をさらに含むという点で異なる。第２ブロック５１００は、第１ブロック５０００と同様に、入力からタイムインターリーバまで同一の役割の過程を行うので、同一のブロックについての説明は省略する。
【００７４】
ＭＩＳＯプロセシングブロック５１１０は、入力された一連のセルに対して、伝送ダイバーシティ（ｔｒａｎｓｍｉｔ  ｄｉｖｅｒｓｉｔｙ）を与えるＭＩＳＯエンコーディングマトリックスに従ってエンコーディングを行い、ＭＩＳＯプロセシングされたデータを２つの経路を介して出力することができる。本発明の一実施例に係るＭＩＳＯプロセシングは、ＯＳＴＢＣ（ｏｒｔｈｏｇｏｎａｌ  ｓｐａｃｅ  ｔｉｍｅ  ｂｌｏｃｋ  ｃｏｄｉｎｇ）／ＯＳＦＢＣ（ｏｒｔｈｏｇｏｎａｌ  ｓｐａｃｅ  ｆｒｅｑｕｅｎｃｙ  ｂｌｏｃｋ  ｃｏｄｉｎｇ、いわゆるＡｌａｍｏｕｔｉ  ｃｏｄｉｎｇ）を含むことができる。
【００７５】
第３ブロック５２００は、入力されたＤＰをＭＩＭＯ処理するためのブロックであって、図５に示したように、第２ブロック５１００と同様に、ＦＥＣエンコーダブロック、ビットインターリーバブロック、ビットトゥセルデマックスブロック、コンステレーションマッパーブロック、セルインターリーバブロック及びタイムインターリーバブロックを含むことができるが、ＭＩＭＯプロセシングブロック５２２０を含むという点でデータ処理過程が異なる。
【００７６】
すなわち、第３ブロック５２００の場合、ＦＥＣエンコーダブロック及びビットインターリーバブロックは、第１及び２ブロック５０００，５１００と具体的な機能は異なるが、基本的な役割は同一である。
【００７７】
ビットトゥセルデマックスブロック５２１０は、ＭＩＭＯプロセシングの入力数と同じ数の出力ビット列を生成し、ＭＩＭＯプロセシングのためのＭＩＭＯ ｐａｔｈを介して出力することができる。この場合、ビットトゥセルデマックスブロック５２１０は、ＬＤＰＣとＭＩＭＯプロセシングの特性を考慮して、受信端のデコーディング性能を最適化するように設計され得る。
【００７８】
コンステレーションマッパーブロック、セルインターリーバブロック、タイムインターリーバブロックも、具体的な機能は異なるが、基本的な役割は第１及び２ブロック５０００，５１００で説明したものと同一である。また、図５に示したように、コンステレーションマッパーブロック、セルインターリーバブロック、タイムインターリーバブロックは、ビットトゥセルデマックスブロックから出力された出力ビット列を処理するために、ＭＩＭＯプロセシングのためのＭＩＭＯ経路の数だけ存在し得る。この場合、コンステレーションマッパーブロック、セルインターリーバブロック、タイムインターリーバブロックは、各経路を介して入力されるデータに対して、それぞれ同一あるいは独立に動作することができる。
【００７９】
ＭＩＭＯプロセシングブロック５２２０は、入力された２つの入力セルに対して、ＭＩＭＯエンコーディングマトリックスを使用してＭＩＭＯプロセシングを行い、ＭＩＭＯプロセシングされたデータを２つの経路を介して出力することができる。本発明の一実施例に係るＭＩＭＯエンコーディングマトリックスは、ＳＭマトリックス（ｓｐａｔｉａｌ  ｍｕｌｔｉｐｌｅｘｉｎｇ）、ゴールデンコード（Ｇｏｌｄｅｎ  ｃｏｄｅ）、フルレートフルダイバーシティコード（Ｆｕｌｌ−ｒａｔｅ  ｆｕｌｌ  ｄｉｖｅｒｓｉｔｙ  ｃｏｄｅ）、リニアディスパージョンコード（Ｌｉｎｅａｒ  ｄｉｓｐｅｒｓｉｏｎ  ｃｏｄｅ）などを含むことができる。
【００８０】
第４ブロック５３００は、ＰＬＳ−プレ／ポスト情報を処理するためのブロックであって、ＳＩＳＯまたはＭＩＳＯプロセシングを行うことができる。
【００８１】
第４ブロック５３００に含まれたビットインターリーバブロック、ビットトゥセルデマックスブロック、コンステレーションマッパーブロック、セルインターリーバブロック、タイムインターリーバブロック及びＭＩＳＯプロセシングブロックは、上述した第２ブロック５１００に含まれたブロックと具体的な機能は異なるが、基本的な役割は同一である。
【００８２】
第４ブロック５３００に含まれたＦＥＣエンコーダ（Ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ  ＦＥＣ  ｅｎｃｏｄｅｒ（ＬＤＰＣ／ＢＣＨ））ブロック５３１０は、入力データの長さがＦＥＣエンコーディングを行うのに必要な長さよりも短い場合に備えた、ＰＬＳ経路のためのＦＥＣエンコーディング方式を用いてＰＬＳデータを処理することができる。具体的に、ＦＥＣエンコーダブロック５３１０は、入力ビット列に対してＢＣＨエンコーディングを行い、その後、ノーマルＬＤＰＣエンコーディングに必要な入力ビット列の長さだけゼロパディング（ｚｅｒｏ  ｐａｄｄｉｎｇ）を行い、ＬＤＰＣエンコーディングを行った後、パディングされたゼロを除去して、エフェクティブコードレート（ｅｆｆｅｃｔｉｖｅ  ｃｏｄｅ  ｒａｔｅ）がＤＰと同一又はＤＰよりも低くなるようにパリティビット（ｐａｒｉｔｙ  ｂｉｔ）をパンクチャリング（ｐｕｎｃｔｕｒｉｎｇ）することができる。
【００８３】
上述した第１ブロック５０００乃至第４ブロック５３００に含まれたブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００８４】
図５に示したように、コーディングアンドモジュレーションモジュールは、最終的に、各経路別に処理されたＤＰ、ＰＬＳ−プレ情報、ＰＬＳ−ポスト情報をフレームストラクチャモジュールに出力することができる。
【００８５】
図６は、本発明の一実施例に係るフレームストラクチャモジュールを示す図である。
【００８６】
図６に示されたフレームストラクチャモジュールは、図１で説明したフレームストラクチャモジュール１２００の一実施例に該当する。
【００８７】
本発明の一実施例に係るフレームストラクチャブロックは、少なくとも１つのセルマッパー（（ｐａｉｒ−ｗｉｓｅ）  ｃｅｌｌ−ｍａｐｐｅｒ）６０００、少なくとも１つのディレイ補償（ｄｅｌａｙ  ｃｏｍｐｅｎｓａｔｉｏｎ）モジュール６１００及び少なくとも１つのブロックインターリーバ（（ｐａｉｒ−ｗｉｓｅ）  ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｅｒ）６２００を含むことができる。セルマッパー６０００、ディレイ補償モジュール６１００及びブロックインターリーバ６２００の数は、設計者の意図に応じて変更可能である。以下、各モジュールの動作を中心に説明する。
【００８８】
セルマッパー６０００は、コーディングアンドモジュレーションモジュールから出力されたＳＩＳＯ、ＭＩＳＯまたはＭＩＭＯ処理されたＤＰに対応するセル、ＤＰ間に共通に適用され得るコモンデータ（ｃｏｍｍｏｎ  ｄａｔａ）に対応するセル、ＰＬＳ−プレ／ポスト情報に対応するセルを、スケジューリング情報に従って信号フレームに割り当てる（または配置）ことができる。コモンデータは、全部又は一部のＤＰ間に共通に適用され得るシグナリング情報を意味し、特定のＤＰを介して伝送することができる。コモンデータを伝送するＤＰをコモンＤＰ（ｃｏｍｍｏｎ  ＤＰ）と呼ぶことができ、これは、設計者の意図に応じて変更可能である。
【００８９】
本発明の一実施例に係る送信装置が２つの出力アンテナを使用し、上述したＭＩＳＯプロセシングにおいてアラモウチコーディング（Ａｌａｍｏｕｔｉ  ｃｏｄｉｎｇ）を使用する場合、アラモウチエンコーディングによるオーソゴナリティ（直行性）（ｏｒｔｈｏｇｏｎａｌｉｔｙ）を維持するために、セルマッパー６０００はペアワイズセルマッピング（ｐａｉｒ−ｗｉｓｅ  ｃｅｌｌ  ｍａｐｐｉｎｇ）を行うことができる。すなわち、セルマッパー６０００は、入力セルに対して、連続した２つのセルを１つの単位として処理して信号フレームにマッピングすることができる。したがって、各アンテナの出力経路に該当する入力経路内のペアになったセルは、信号フレーム内の互いに隣接する位置に割り当てられ得る。
【００９０】
ディレイ補償ブロック６１００は、次の信号フレームに対する入力ＰＬＳデータセルを１信号フレームだけディレイし、現在の信号フレームに該当するＰＬＳデータを獲得することができる。この場合、現在の信号フレームのＰＬＳデータは、現在の信号フレーム内のプリアンブル領域を介して伝送され得、次の信号フレームに対するＰＬＳデータは、現在の信号フレーム内のプリアンブル領域または現在の信号フレームの各ＤＰ内のインバンドシグナリングを介して伝送されてもよい。これは、設計者の意図に応じて変更可能である。
【００９１】
ブロックインターリーバ６２００は、信号フレームの単位となる伝送ブロック内のセルをインターリービングすることによって、追加的なダイバーシティ利得を獲得することができる。また、ブロックインターリーバ６２００は、上述したペアワイズセルマッピングが行われた場合、入力セルに対して、連続した２つのセルを１つの単位として処理してインターリービングを行うことができる。したがって、ブロックインターリーバ６２００から出力されるセルは、同一の２つの連続したｃｅｌｌであり得る。
【００９２】
ペアワイズマッピング及びペアワイズインターリービングが行われる場合、少なくとも１つのセルマッパーと少なくとも１つのブロックインターリーバは、それぞれの経路を介して入力されるデータに対して同一あるいは独立に動作することができる。
【００９３】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００９４】
図６に示したように、フレームストラクチャモジュールは、少なくとも１つの信号フレームをウェーブフォームジェネレーションモジュールに出力することができる。
【００９５】
図７は、本発明の一実施例に係るウェーブフォームジェネレーションモジュールを示す図である。
【００９６】
図７に示されたウェーブフォームジェネレーションモジュールは、図１で説明したウェーブフォームジェネレーションモジュール１３００の一実施例に該当する。
【００９７】
本発明の一実施例に係るウェーブフォームジェネレーションモジュールは、図６で説明したフレームストラクチャモジュールから出力された信号フレームの入力を受け、出力するためのアンテナの数だけ信号フレームを変調して伝送することができる。
【００９８】
具体的には、図７に示されたウェーブフォームジェネレーションモジュールは、ｍ個のＴｘアンテナを使用する送信装置のウェーブフォームジェネレーションモジュールの実施例であって、ｍ個の経路だけ入力されたフレームを変調して出力するためのｍ個の処理ブロックを含むことができる。ｍ個の処理ブロックは、全て同一の処理過程を行うことができる。以下では、ｍ個の処理ブロックにおいて最初の処理ブロック７０００の動作を中心に説明する。
【００９９】
最初の処理ブロック７０００は、レファレンスシグナルインサーションアンドＰＡＰＲリダクション（ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ  ｉｎｓｅｒｔｉｏｎ  ＆  ＰＡＰＲ  ｒｅｄｕｃｔｉｏｎ）ブロック７１００、インバースウェーブフォームトランスフォーム（Ｉｎｖｅｒｓｅ  ｗａｖｅｆｏｒｍ  ｔｒａｎｓｆｏｒｍ）ブロック７２００、ＰＡＰＲリダクション（ＰＡＰＲ  ｒｅｄｕｃｔｉｏｎ  ｉｎ  ｔｉｍｅ）ブロック７３００、ガードシーケンスインサーション（Ｇｕａｒｄ  ｓｅｑｕｅｎｃｅ  ｉｎｓｅｒｔｉｏｎ）ブロック７４００、プリアンブルインサーション（ｐｒｅａｍｂｌｅ  ｉｎｓｅｒｔｉｏｎ）ブロック７５００、ウェーブフォームプロセシング（ｗａｖｅｆｏｒｍ  ｐｒｏｃｅｓｓｉｎｇ）ブロック７６００、他システムインサーション（ｏｔｈｅｒ  ｓｙｓｔｅｍ  ｉｎｓｅｒｔｉｏｎ）ブロック７７００及びＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｔｅｒ）ブロック７８００を含むことができる。
【０１００】
レファレンスシグナルインサーションアンドＰＡＰＲリダクションブロック７１００は、各信号ブロック毎に定められた位置にレファレンス信号を挿入し、タイムドメインでのＰＡＰＲ値を低くするために、ＰＡＰＲリダクションスキーム（ｒｅｄｕｃｔｉｏｎ  ｓｃｈｅｍｅ）を適用することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、レファレンスシグナルインサーションアンドＰＡＰＲリダクションブロック７１００は、アクティブサブキャリアの一部を使用せずに保存（ｒｅｓｅｒｖｅ）する方法を用いることができる。また、レファレンスシグナルインサーションアンドＰＡＰＲリダクションブロック７１００は、放送送受信システムに応じてＰＡＰＲリダクションスキームを追加の特徴として使用しなくてもよい。
【０１０１】
インバースウェーブフォームトランスフォームブロック７２００は、伝送チャネルの特性とシステム構造を考慮して、伝送効率及び柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）が向上する方式で入力信号をトランスフォームして出力することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、インバースウェーブフォームトランスフォームブロック７２００は、インバースＦＦＴオペレーション（Ｉｎｖｅｒｓｅ  ＦＦＴ  ｏｐｅｒａｔｉｏｎ）を使用して周波数領域の信号を時間領域に変換する方式を用いることができる。また、本発明の一実施例に係る放送送受信システムがシングルキャリアシステムである場合、インバースウェーブフォームトランスフォームブロックはウェーブフォームジェネレーションモジュール内で使用されなくてもよい。
【０１０２】
ＰＡＰＲリダクションブロック７３００は、入力された信号に対して、時間領域でＰＡＰＲを低くするための方法を適用することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、ＰＡＰＲリダクションブロック７３００は、簡単にピークアンプリチュード（ｐｅａｋ  ａｍｐｌｉｔｕｄｅ）をクリッピング（ｃｌｉｐｐｉｎｇ）する方法を用いてもよい。また、ＰＡＰＲリダクションブロック７３００は追加の特徴であって、本発明の一実施例に係る放送送受信システムに応じて使用されなくてもよい。
【０１０３】
ガードシーケンスインサーションブロック７４００は、伝送チャネルのディレイスプレッド（ｄｅｌａｙ  ｓｐｒｅａｄ）による影響を最小化するために、隣接する信号ブロック間にガードインターバルをおいて、必要に応じて特定のシーケンスを挿入することができる。したがって、受信装置は、同期化やチャネル推定を容易に行うことができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、ガードシーケンスインサーションブロック７４００は、ＯＦＤＭシンボルのガードインターバル区間にサイクリックプレフィックス（ｃｙｃｌｉｃ  ｐｒｅｆｉｘ）を挿入してもよい。
【０１０４】
プリアンブルインサーションブロック７５００は、受信装置がターゲッティングするシステム信号を迅速且つ効率的に検出し得るように、送受信装置間の約束された既知のタイプ（ｋｎｏｗｎ  ｔｙｐｅ）の信号（プリアンブル又はプリアンブルシンボル）を伝送信号に挿入することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、プリアンブルインサーションブロック７５００は、多数個のＯＦＤＭシンボルで構成された信号フレームを定義し、毎信号フレームの開始部分にプリアンブルを挿入することができる。したがって、プリアンブルは、基本ＰＳＬデータを運搬することができ、各信号フレームの開始部分に位置することができる。
【０１０５】
ウェーブフォームプロセシングブロック７６００は、入力ベースバンド信号に対して、チャネルの伝送特性に合わせてウェーブフォームプロセシングを行うことができる。ウェーブフォームプロセシングブロック７６００は、一実施例として、伝送信号のアウトオブバンドエミッション（ｏｕｔ−ｏｆ−ｂａｎｄ  ｅｍｉｓｓｉｏｎ）の基準を得るためにＳＲＲＣフィルタリング（ｓｑｕａｒｅ−ｒｏｏｔ−ｒａｉｓｅｄ  ｃｏｓｉｎｅ  ｆｉｌｔｅｒｉｎｇ）を行う方式を用いてもよい。また、本発明の一実施例に係る放送送受信システムがマルチキャリアシステムである場合、ウェーブフォームプロセシングブロック７６００は使用されなくてもよい。
【０１０６】
他システムインサーションブロック７７００は、同一のＲＦ信号帯域幅内に互いに異なる２つ以上の放送サービスを提供する放送送受信システムのデータを共に伝送できるように、複数の放送送受信システムの信号を時間領域でマルチプレクシングすることができる。この場合、互いに異なる２つ以上のシステムは、互いに異なる放送サービスを伝送するシステムを意味する。互いに異なる放送サービスは、地上波放送サービス、モバイル放送サービスなどを意味し得る。また、各放送サービスと関連するデータは、互いに異なるフレームを介して伝送され得る。
【０１０７】
ＤＡＣブロック７８００は、入力デジタル信号をアナログ信号に変換して出力することができる。ＤＡＣブロック７８００から出力された信号は、ｍ個の出力アンテナを介して伝送され得る。本発明の一実施例に係る伝送アンテナは、垂直（ｖｅｒｔｉｃａｌ）又は水平（ｈｏｒｉｚｏｎｔａｌ）極性（ｐｏｌａｒｉｔｙ）を有することができる。
【０１０８】
また、上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１０９】
図８は、本発明の一実施例に係る次世代放送サービスのための受信装置の構造を示す図である。
【０１１０】
本発明の一実施例に係る次世代放送サービスのための受信装置は、図１で説明した次世代放送サービスのための送信装置に対応し得る。本発明の一実施例に係る次世代放送サービスのための受信装置は、シンクロナイゼーションアンドデモジュレーション（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  ＆  ｄｅｍｏｄｕｌａｔｉｏｎ）モジュール８０００、フレームパーシング（ｆｒａｍｅ  ｐａｒｓｉｎｇ）モジュール８１００、デマッピングアンドデコーディング（ｄｅｍａｐｐｉｎｇ  ＆  ｄｅｃｏｄｉｎｇ）モジュール８２００、アウトプットプロセッサ（ｏｕｔｐｕｔ  ｐｒｏｃｅｓｓｏｒ）８３００及びシグナリングデコーディング（ｓｉｇｎａｌｉｎｇ  ｄｅｃｏｄｉｎｇ）モジュール８４００を含むことができる。以下、各モジュールの動作を中心に説明する。
【０１１１】
シンクロナイゼーションアンドデモジュレーションモジュール８０００は、ｍ個の受信アンテナを介して入力信号を受信し、受信装置に対応するシステムに対する信号のディテクティング（検出）及びシンクロナイゼーション（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）を行い、送信端で行った方式の逆過程に該当するデモジュレーション（復調）（ｄｅｍｏｄｕｌａｔｉｏｎ）を行うことができる。
【０１１２】
フレームパーシングモジュール８１００は、入力された信号フレームをパーシングし、ユーザが選択したサービスを伝送するデータを抽出することができる。フレームパーシングモジュール８１００は、送信装置でインターリービングを行った場合、これに対する逆過程としてデインターリービングを行うことができる。この場合、抽出しなければならない信号及びデータの位置は、シグナリングデコーディングモジュール８４００から出力されたデータをデコーディングして、送信装置で行ったスケジューリング情報などを復元して獲得することができる。
【０１１３】
デマッピングアンドデコーディングモジュール８２００は、入力信号をビットドメインのデータに変換した後、必要に応じてデインターリービング過程を行うことができる。デマッピングアンドデコーディングモジュール８２００は、伝送効率のために適用されたマッピングに対してデマッピングを行い、伝送チャネル上で発生したエラーに対してデコーディングを通じてエラー訂正を行うことができる。この場合、デマッピングアンドデコーディングモジュール８２００は、シグナリングデコーディングモジュール８４００から出力されたデータをデコーディングして、デマッピング及びデコーディングに必要な伝送パラメータを獲得することができる。
【０１１４】
アウトプットプロセッサ８３００は、送信装置で伝送効率を高めるために適用した様々な圧縮／信号処理過程の逆過程を行うことができる。この場合、アウトプットプロセッサ８３００は、シグナリングデコーディングモジュール８４００から出力されたデータから、必要な制御情報を獲得することができる。アウトプットプロセッサ８３００の最終出力は、送信装置に入力された信号に該当し、ＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４  ｏｒ  ｖ６）及びＧＳ（ｇｅｎｅｒｉｃ  ｓｔｒｅａｍ）であり得る。
【０１１５】
シグナリングデコーディングモジュール８４００は、デモジュレートされた信号からＰＬＳ情報を獲得することができる。上述したように、フレームパーシングモジュール８１００、デマッピングアンドデコーディングモジュール８２００及びアウトプットプロセッサ８３００は、シグナリングデコーディングモジュール８４００から出力されたデータを用いて当該モジュールの機能を行うことができる。
【０１１６】
図９は、本発明の一実施例に係るシンクロナイゼーションアンドデモジュレーションモジュールを示す図である。
【０１１７】
図９に示されたシンクロナイゼーションアンドデモジュレーションモジュールは、図８で説明したシンクロナイゼーションアンドデモジュレーションモジュールの一実施例に該当する。また、図９に示されたシンクロナイゼーションアンドデモジュレーションモジュールは、図７で説明したウェーブフォームジェネレーションモジュールの逆動作を行うことができる。
【０１１８】
図９に示したように、本発明の一実施例に係るシンクロナイゼーションアンドデモジュレーションモジュールは、ｍ個のＲｘアンテナを使用する受信装置のシンクロナイゼーションアンドデモジュレーションモジュールの実施例であって、ｍ個の経路だけ入力された信号を復調して出力するためのｍ個の処理ブロックを含むことができる。ｍ個の処理ブロックは、全て同一の処理過程を行うことができる。以下では、ｍ個の処理ブロックにおいて最初の処理ブロック９０００の動作を中心に説明する。
【０１１９】
最初の処理ブロック９０００は、チューナー（ｔｕｎｅｒ）９１００、ＡＤＣブロック９２００、プリアンブルディテクター（ｐｒｅａｍｂｌｅ  ｄｅｃｔｅｃｔｏｒ）９３００、ガードシーケンスディテクター（ｇｕａｒｄ  ｓｅｑｕｅｎｃｅ  ｄｅｔｅｃｔｏｒ）９４００、ウェーブフォームトランスフォーム（ｗａｖｅｆｏｒｍ  ｔｒａｎｓｍｆｏｒｍ）ブロック９５００、タイム／フリークエンシーシンク（Ｔｉｍｅ／ｆｒｅｑ  ｓｙｎｃ）ブロック９６００、レファレンス信号ディテクター（Ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ  ｄｅｔｅｃｔｏｒ）９７００、チャネルイコライザー（Ｃｈａｎｎｅｌ  ｅｑｕａｌｉｚｅｒ）９８００及びインバースウェーブフォームトランスフォーム（Ｉｎｖｅｒｓｅ  ｗａｖｅｆｏｒｍ  ｔｒａｎｓｆｏｒｍ）ブロック９９００を含むことができる。
【０１２０】
チューナー９１００は、所望の周波数帯域を選択し、受信した信号の大きさを補償してＡＤＣブロック９２００に出力することができる。
【０１２１】
ＡＤＣブロック９２００は、チューナー９１００から出力された信号をデジタル信号に変換することができる。
【０１２２】
プリアンブルディテクター９３００は、デジタル信号に対して、受信装置に対応するシステムの信号であるか否かを確認するためにプリアンブル（またはプリアンブル信号又はプリアンブルシンボル）を検出することができる。この場合、プリアンブルディテクター９３００は、プリアンブルを介して受信される基本的な伝送パラメータを復号することができる。
【０１２３】
ガードシーケンスディテクター９４００は、デジタル信号内のガードシーケンスを検出することができる。タイム／フリークエンシーシンクブロック９６００は、検出されたガードシーケンスを用いてタイム／フリークエンシーシンクロナイゼーション（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）を行うことができ、チャネルイコライザー９８００は、検出されたガードシーケンスを用いて受信／復元されたシーケンスを介してチャネルを推定することができる。
【０１２４】
ウェーブフォームトランスフォームブロック９５００は、送信側でインバースウェーブフォームトランスフォームが行われた場合、これに対する逆変換過程を行うことができる。本発明の一実施例に係る放送送受信システムがマルチキャリアシステムである場合、ウェーブフォームトランスフォームブロック９５００はＦＦＴ変換過程を行うことができる。また、本発明の一実施例に係る放送送受信システムがシングルキャリアシステムである場合、受信された時間領域の信号が周波数領域で処理するために使用されたり、時間領域で全て処理されたりする場合、ウェーブフォームトランスフォームブロック９５００は使用されなくてもよい。
【０１２５】
タイム／フリークエンシーシンクブロック９６００は、プリアンブルディテクター９３００、ガードシーケンスディテクター９４００、レファレンス信号ディテクター９７００の出力データを受信し、検出された信号に対して、ガードシーケンスディテクション（ｇｕａｒｄ  ｓｅｑｕｅｎｃｅ  ｄｅｔｅｃｔｉｏｎ）、ブロックウィンドウポジショニング（ｂｌｏｃｋ  ｗｉｎｄｏｗ  ｐｏｓｉｔｉｏｎｉｎｇ）を含む時間同期化及びキャリア周波数同期化を行うことができる。このとき、周波数同期化のために、タイム／フリークエンシーシンクブロック９６００は、ウェーブフォームトランスフォームブロック９５００の出力信号をフィードバックして使用することができる。
【０１２６】
レファレンス信号ディテクター９７００は、受信されたレファレンス信号を検出することができる。したがって、本発明の一実施例に係る受信装置は、シンクロナイゼーションを行ったり、チャネル推定（ｃｈａｎｎｅｌ  ｅｓｔｉｍａｔｉｏｎ）を行ったりすることができる。
【０１２７】
チャネルイコライザー９８００は、ガードシーケンスやレファレンス信号から、各伝送アンテナから各受信アンテナまでの伝送チャネルを推定し、推定されたチャネルを用いて各受信データに対するチャネル補償（ｅｑｕａｌｉｚａｔｉｏｎ）を行うことができる。
【０１２８】
インバースウェーブフォームトランスフォームブロック９９００は、同期及びチャネル推定／補償を効率的に行うためにウェーブフォームトランスフォームブロック９５００がウェーブフォームトランスフォームを行った場合、再び元の受信データドメインに復元する役割を果たすことができる。本発明の一実施例に係る放送送受信システムがシングルキャリアシステムである場合、ウェーブフォームトランスフォームブロック９５００は、同期／チャネル推定／補償を周波数領域で行うためにＦＦＴを行うことができ、インバースウェーブフォームトランスフォームブロック９９００は、チャネル補償が完了した信号に対してＩＦＦＴを行うことによって、伝送されたデータシンボルを復元することができる。本発明の一実施例に係る放送送受信システムがマルチキャリアシステムである場合、インバースウェーブフォームトランスフォームブロック９９００は使用されなくてもよい。
【０１２９】
また、上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１３０】
図１０は、本発明の一実施例に係るフレームパーシングモジュールを示す図である。
【０１３１】
図１０に示されたフレームパーシングモジュールは、図８で説明したフレームパーシングモジュールの一実施例に該当する。また、図１０に示されたフレームパーシングモジュールは、図６で説明したフレームストラクチャモジュールの逆動作を行うことができる。
【０１３２】
図１０に示したように、本発明の一実施例に係るフレームパーシングモジュールは、少なくとも１つの（ペアワイズ）ブロックインターリーバ（（ｐａｉｒ−ｗｉｓｅ）ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｅｒ）１００００及び少なくとも１つの（ペアワイズ）セルデマッパー（（ｐａｉｒ−ｗｉｓｅ）ｃｅｌｌ  ｄｅｍａｐｐｅｒ）１０１００を含むことができる。
【０１３３】
ブロックインターリーバ１００００は、ｍ個の受信アンテナの各データ経路に入力されてシンクロナイゼーションアンドデモジュレーションモジュールで処理されたデータに対して、各信号ブロック単位で、データに対するデインターリービングを行うことができる。この場合、図８で説明したように、送信側でペアワイズインターリービングが行われた場合、ブロックインターリーバ１００００は、各入力経路に対して、連続した２つのデータを１つのペア（ｐａｉｒ）として処理することができる。したがって、ブロックインターリーバ１００００は、デインターリービングを行った場合にも、連続した２つの出力データを出力することができる。また、ブロックインターリーバ１００００は、送信端で行ったインターリービング過程の逆過程を行って元のデータ順に出力することができる。
【０１３４】
セルデマッパー１０１００は、受信された信号フレームから、コモンデータに対応するセル、ＤＰに対応するセル及びＰＬＳ情報に対応するセルを抽出することができる。必要であれば、セルデマッパー１０１００は、複数個の部分に分散されて伝送されたデータをマージング（統合）（ｍｅｒｇｉｎｇ）し、１つのストリームとして出力することができる。また、図６で説明したように、送信端で２つの連続したセルの入力データが１つのペアとして処理されてマッピングされた場合、セルデマッパー１０１００は、これに該当する逆過程として、連続した２つの入力セルを１つの単位として処理するペアワイズセルデマッピングを行うことができる。
【０１３５】
また、セルデマッパー１０１００は、現在のフレームを介して受信したＰＬＳシグナリング情報に対して、それぞれＰＬＳ−プレ情報及びＰＬＳ−ポスト情報として全て抽出して出力することができる。
【０１３６】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１３７】
図１１は、本発明の一実施例に係るデマッピングアンドデコーディングモジュールを示す図である。
【０１３８】
図１１に示されたデマッピングアンドデコーディングモジュールは、図８で説明したデマッピングアンドデコーディングモジュールの一実施例に該当する。また、図１１に示されたデマッピングアンドデコーディングモジュールは、図５で説明したコーディングアンドモジュレーションモジュールの逆動作を行うことができる。
【０１３９】
上述したように、本発明の一実施例に係る送信装置のコーディングアンドモジュレーションモジュールは、入力されたデータパイプＤＰ（ｄａｔａ ｐｉｐｅ）に対して、それぞれの経路別にＳＩＳＯ、ＭＩＳＯとＭＩＭＯ方式を独立に適用して処理することができる。したがって、図１１に示されたデマッピングアンドデコーディングモジュールも、送信装置に対応してフレームパーサーから出力されたデータをそれぞれＳＩＳＯ、ＭＩＳＯ、ＭＩＭＯ処理するためのブロックを含むことができる。
【０１４０】
図１１に示したように、本発明の一実施例に係るデマッピングアンドデコーディングモジュールは、ＳＩＳＯ方式のための第１ブロック１１０００、ＭＩＳＯ方式のための第２ブロック１１１００、ＭＩＭＯ方式のための第３ブロック１１２００及びＰＬＳプリ情報／ポスト情報を処理するための第４ブロック１１３００を含むことができる。図１１に示されたデマッピングアンドデコーディングモジュールは一実施例に過ぎず、設計者の意図に応じて、デマッピングアンドデコーディングモジュールは、第１ブロック１１０００及び第４ブロック１１３００のみを含んでいてもよく、第２ブロック１１１００及び第４ブロック１１３００のみを含んでいてもよく、第３ブロック１１２００及び第４ブロック１１３００のみを含んでいてもよい。すなわち、設計者の意図に応じて、デマッピングアンドデコーディングモジュールは、各ＤＰを同一又は異ならせて処理するためのブロックを含むことができる。
【０１４１】
以下、各ブロックについて説明する。
【０１４２】
第１ブロック１１０００は、入力されたＤＰをＳＩＳＯ処理するためのブロックであって、タイムデインターリーバ（ｔｉｍｅ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロック１１０１０、セルデインターリーバ（ｃｅｌｌ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロック１１０２０、コンステレーションデマッパー（ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｄｅｍａｐｐｅｒ）ブロック１１０３０、セルトゥビットマックス（ｃｅｌｌ  ｔｏ  ｂｉｔ  ｍｕｘ）ブロック１１０４０、ビットデインターリーバ（ｂｉｔ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロック１１０５０及びＦＥＣデコーダ（ＦＥＣ  ｄｅｃｏｄｅｒ（ＬＤＰＣ／ＢＣＨ））ブロック１１０６０を含むことができる。
【０１４３】
タイムインターリーバブロック１１０１０は、図５で説明したタイムインターリーバブロック５０６０の逆過程を行うことができる。すなわち、タイムインターリーバブロック１１０１０は、時間領域でインターリービングされた入力シンボルを元の位置にデインターリービングすることができる。
【０１４４】
セルデインターリーバブロック１１０２０は、図５で説明したセルデインターリーバブロック５０５０の逆過程を行うことができる。すなわち、セルデインターリーバブロック１１０２０は、１つのＦＥＣブロック内でスプレッドされたセルの位置を元の位置にデインターリービングすることができる。
【０１４５】
コンステレーションデマッパーブロック１１０３０は、図５で説明したコンステレーションデマッパーブロック５０４０の逆過程を行うことができる。すなわち、コンステレーションデマッパーブロック１１０３０は、シンボルドメインの入力信号をビットドメインのデータにデマッピングすることができる。また、コンステレーションデマッパーブロック１１０３０は、ハードデシジョン（ｈａｒｄ  ｄｅｃｉｓｉｏｎ）を行い、ハードデシジョンの結果に従ってビットデータを出力してもよく、ソフトデシジョン（軟判定）（ｓｏｆｔ  ｄｅｃｉｓｉｏｎ）値あるいは確率的な値に該当する各ビットのＬＬＲ（Ｌｏｇ−ｌｉｋｅｌｉｈｏｏｄ  ｒａｔｉｏ）値を出力することができる。もし、送信端で追加的なダイバーシティ利得を得るために回転されたコンステレーションを適用した場合、コンステレーションデマッパーブロック１１０３０は、これに相応する２−Ｄ（２−Ｄｉｍｅｎｓｉｏｎａｌ） ＬＬＲデマッピングを行うことができる。このとき、コンステレーションデマッパーブロック１１０３０は、ＬＬＲを計算するとき、送信装置でＩ又はＱ成分に対して行われたディレイ値を補償できるように計算を行うことができる。
【０１４６】
セルトゥビットマックスブロック１１０４０は、図５で説明したビットトゥセルデマックスブロック５０３０の逆過程を行うことができる。すなわち、セルトゥビットマックスブロック１１０４０は、ビットトゥセルデマックスブロック５０３０でマッピングされたビットデータを元のビットストリームの形態に復元することができる。
【０１４７】
ビットデインターリーバブロック１１０５０は、図５で説明したビットインターリーバブロック５０２０の逆過程を行うことができる。すなわち、ビットデインターリーバブロック１１０５０は、セルトゥビットマックスブロック１１０４０から出力されたビットストリームを元の順にデインターリービングすることができる。
【０１４８】
ＦＥＣデコーダブロック１１０６０は、図５で説明したＦＥＣエンコーダブロック５０１０の逆過程を行うことができる。すなわち、ＦＥＣデコーダブロック１１０６０は、ＬＤＰＣデコーディングとＢＣＨデコーディングを行うことで、伝送チャネル上で発生したエラーを訂正することができる。
【０１４９】
第２ブロック１１１００は、入力されたＤＰをＭＩＳＯ処理するためのブロックであって、図１１に示したように、第１ブロック１１０００と同様に、タイムデインターリーバブロック、セルデインターリーバブロック、コンステレーションデマッパーブロック、セルトゥビットマックスブロック、ビットデインターリーバブロック及びＦＥＣデコーダブロックを含むことができるが、ＭＩＳＯデコーディングブロック１１１１０をさらに含むという点で異なる。第２ブロック１１１００は、第１ブロック１１０００と同様にタイムデインターリーバから出力まで同一の役割の過程を行うので、同一のブロックについての説明は省略する。
【０１５０】
ＭＩＳＯデコーディングブロック１１１１０は、図５で説明したＭＩＳＯプロセシングブロック５１１０の逆過程を行うことができる。本発明の一実施例に係る放送送受信システムがＳＴＢＣを使用したシステムである場合、ＭＩＳＯデコーディングブロック１１１１０はアラモウチデコーディングを行うことができる。
【０１５１】
第３ブロック１１２００は、入力されたＤＰをＭＩＭＯ処理するためのブロックであって、図１１に示したように、第２ブロック１１１００と同様に、タイムデインターリーバブロック、セルデインターリーバブロック、コンステレーションデマッパーブロック、セルトゥビットマックスブロック、ビットデインターリーバブロック及びＦＥＣデコーダブロックを含むことができるが、ＭＩＭＯデコーディングブロック１１２１０を含むという点でデータ処理過程が異なる。第３ブロック１１２００に含まれたタイムデインターリーバ、セルデインターリーバ、コンステレーションデマッパー、セルトゥビットマックス、ビットデインターリーバブロックの動作は、第１〜第２ブロック１１０００〜１１１００に含まれた当該ブロックの動作と具体的な機能は異なり得るが、基本的な役割は同一である。
【０１５２】
ＭＩＭＯデコーディングブロック１１２１０は、ｍ個の受信アンテナ入力信号に対して、セルデインターリーバの出力データを入力として受け、図５で説明したＭＩＭＯプロセシングブロック５２２０の逆過程としてＭＩＭＯデコーディングを行うことができる。ＭＩＭＯデコーディングブロック１１２１０は、最高の復号化性能を得るためにマキシマムライクリフッド（Ｍａｘｉｍｕｍ  ｌｉｋｅｌｉｈｏｏｄ）デコーディングを行ったり、複雑度を減少させたスフィアーデコーディング（Ｓｐｈｅｒｅ  ｄｅｃｏｄｉｎｇ）を行うことができる。または、ＭＩＭＯデコーディングブロック１１２１０は、ＭＭＳＥ検出を行ったり、イタレイティブデコーディング（反復復号）（ｉｔｅｒａｔｉｖｅ  ｄｅｃｏｄｉｎｇ）を共に結合を行ったりして、向上したデコーディング性能を確保することができる。
【０１５３】
第４ブロック１１３００は、ＰＬＳ−プレ／ポスト情報を処理するためのブロックであって、ＳＩＳＯ又はＭＩＳＯデコーディング（復号）を行うことができる。第４ブロック１１３００は、図５で説明した第４ブロック５３００の逆過程を行うことができる。
【０１５４】
第４ブロック１１３００に含まれたタイムデインターリーバ、セルデインターリーバ、コンステレーションデマッパー、セルトゥビットマックス、ビットデインターリーバブロックの動作は、第１〜第３ブロック１１０００〜１１２００に含まれた当該ブロックの動作と具体的な機能は異なり得るが、基本的な役割は同一である。
【０１５５】
第４ブロック１１３００に含まれたＦＥＣデコーダ（Ｓｈｏｒｔｅｎｅｄ／Ｐｕｎｃｔｕｒｅｄ  ＦＥＣ  ｄｅｃｏｄｅｒ（ＬＤＰＣ／ＢＣＨ））１１３１０は、図５で説明したＦＥＣエンコーダ（Ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ  ＦＥＣ  ｅｎｃｏｄｅｒ）ブロック５３１０の逆過程を行うことができる。すなわち、ＦＥＣデコーダ１１３１０は、ＰＬＳデータの長さに応じてショートニング／パンクチャリング（ｓｈｏｒｔｅｎｉｎｇ／ｐｕｎｃｔｕｒｉｎｇ）されて受信されたデータに対してデショートニング（ｄｅ−ｓｈｏｒｔｅｎｉｎｇ）及びデパンクチャリング（ｄｅ−ｐｕｎｃｔｕｒｉｎｇ）を行った後、ＦＥＣデコーディングを行うことができる。この場合、ＤＰに使用されたＦＥＣデコーダを同様にＰＬＳデータにも使用できるので、ＰＬＳデータのみのための別途のＦＥＣデコーディングハードウェアを必要としないので、システムの設計が容易であり、効率的なコーディングが可能であるという利点がある。
【０１５６】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１５７】
結果的に、図１１に示したように、本発明の一実施例に係るデマッピングアンドデコーディングモジュールは、各経路別に処理されたＤＰ及びＰＬＳ情報をアウトプットプロセッサに出力することができる。
【０１５８】
図１２及び図１３は、本発明の一実施例に係るアウトプットプロセッサを示す図である。
【０１５９】
図１２は、本発明の一実施例に係るアウトプットプロセッサを示す図である。図１２に示されたアウトプットプロセッサは、図８で説明したアウトプットプロセッサの一実施例に該当する。また、図１２に示されたアウトプットプロセッサは、デマッピングアンドデコーディングモジュールから出力されたＤＰを受信してシングルアウトプットストリーム（ｓｉｎｇｌｅ  ｏｕｔｐｕｔ  ｓｔｒｅａｍ）を出力するためのもので、図２で説明したインプットフォーマッティングモジュールの逆動作を行うことができる。
【０１６０】
図１２に示されたアウトプットプロセッサは、ＢＢデスクランブラ（ＢＢ  ｄｅｓｃｒａｍｂｌｅｒ）ブロック１２０００、パディングリムーバル（Ｐａｄｄｉｎｇ  ｒｅｍｏｖａｌ）ブロック１２１００、ＣＲＣ−８デコーダ（ＣＲＣ−８  ｄｅｃｏｄｅｒ）ブロック１２２００及びＢＢフレームプロセッサ（ＢＢ  ｆｒａｍｅ  ｐｒｏｃｅｓｓｏｒ）ブロック１２３００を含むことができる。
【０１６１】
ＢＢデスクランブラブロック１２０００は、入力されたビットストリームに対して、送信端で使用したものと同一のＰＲＢＳを発生させてビット列とＸＯＲしてデスクランブルを行うことができる。
【０１６２】
パディングリムーバルブロック１２１００は、送信端で必要に応じて挿入されたパディングビットを除去することができる。
【０１６３】
ＣＲＣ−８デコーダブロック１２２００は、パディングリムーバルブロック１２１００から入力されたビットストリームに対してＣＲＣデコーディングを行ってブロックエラーをチェックすることができる。
【０１６４】
ＢＢフレームプロセッサブロック１２３００は、ＢＢフレームヘッダーに伝送された情報をデコーディングし、デコーディングされた情報を用いてＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４  ｏｒ  ｖ６）またはＧＳ（Ｇｅｎｅｒｉｃ  Ｓｔｒｅａｍ）を復元することができる。
【０１６５】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１６６】
図１３は、本発明の他の実施例に係るアウトプットプロセッサを示す図である。図１３に示されたアウトプットプロセッサは、図８で説明したアウトプットプロセッサの一実施例に該当する。また、図１３に示されたアウトプットプロセッサは、デマッピングアンドデコーディングモジュールから出力された複数のＤＰを受信するケースに該当する。複数のＤＰに対するデコーディングは、複数のＤＰに共通に適用され得るコモンデータ及びこれと関連するＤＰをマージング（ｍｅｒｇｉｎｇ）してデコーディングする場合、または、受信装置が複数のサービスあるいはサービスコンポーネント（ＳＶＣ、ｓｃａｌａｂｌｅ  ｖｉｄｅｏ  ｓｅｒｖｉｃｅを含む）を同時にデコーディングする場合を含むことができる。
【０１６７】
図１３に示されたアウトプットプロセッサは、図１２で説明したアウトプットプロセッサの場合と同様に、ＢＢデスクランブラブロック、パディングリムーバルブロック、ＣＲＣ−８デコーダブロック及びＢＢフレームプロセッサブロックを含むことができる、各ブロックは、図１２で説明したブロックの動作と具体的な動作は異なり得るが、基本的な役割は同一である。
【０１６８】
図１３に示されたアウトプットプロセッサに含まれたデジッタバッファ（Ｄｅ−ｊｉｔｔｅｒ  ｂｕｆｆｅｒ）ブロック１３０００は、複数のＤＰ間のシンクのために送信端で任意に挿入されたディレイを、復元されたＴＴＯ（ｔｉｍｅ  ｔｏ  ｏｕｔｐｕｔ）パラメータによって補償することができる。
【０１６９】
また、ヌルパケットインサーション（Ｎｕｌｌ  ｐａｃｋｅｔ  ｉｎｓｅｒｔｉｏｎ）ブロック１３１００は、復元されたＤＮＰ（ｄｅｌｅｔｅｄ  ｎｕｌｌ  ｐａｃｋｅｔ）情報を参考にしてストリーム内の除去されたヌルパケットを復元することができ、コモンデータを出力することができる。
【０１７０】
ＴＳクロックリジェネレーション（ＴＳ  ｃｌｏｃｋ  ｒｅｇｅｎｅｒａｔｉｏｎ）ブロック１３２００は、ＩＳＣＲ（Ｉｎｐｕｔ  Ｓｔｒｅａｍ  Ｔｉｍｅ  Ｒｅｆｅｒｅｎｃｅ）情報を基準として出力パケットの詳細な時間同期を復元することができる。
【０１７１】
ＴＳリコンバイニング（ＴＳ  ｒｅｃｏｍｂｉｎｉｎｇ）ブロック１３３００は、ヌルパケットインサーションブロック１３１００から出力されたコモンデータ及びこれと関連するＤＰを再結合して、元のＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４ｏｒ  ｖ６）あるいはＧＳ（Ｇｅｎｅｒｉｃ  Ｓｔｒｅａｍ）に復元して出力することができる。ＴＴＯ、ＤＮＰ、ＩＳＣＲ情報は、いずれもＢＢフレームヘッダーを介して獲得することができる。
【０１７２】
インバンドシグナリングデコーダ（Ｉｎ−ｂａｎｄ  ｓｉｇｎａｌｉｎｇ  ｄｅｃｏｄｅｒ）ブロック１３４００は、ＤＰの各ＦＥＣフレーム内のパディングビットフィールドを介して伝送されるインバンドフィジカルレイヤ（物理層）シグナリング（ｉｎ−ｂａｎｄ  ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ）情報を復元して出力することができる。
【０１７３】
図１３に示されたアウトプットプロセッサのＢＢデスクランブラは、ＰＬＳ−プレ経路とＰＬＳ−ポスト経路を介して入力されるＰＬＳ−プレ情報及びＰＬＳ−ポスト情報をそれぞれＢＢデスクランブルし、フィジカルレイヤ（物理層）シグナリングデコーダ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｓｉｇｎａｌｉｎｇ  ｄｅｃｏｄｅｒ）は、デスクランブルされたデータに対してデコーディングを行って元のＰＬＳデータを復元することができる。復元されたＰＬＳデータは、受信装置内のシステムコントローラー（ｓｙｓｔｅｍ  ｃｏｎｔｒｏｌｅｒ）に伝達され、システムコントローラーは、受信装置のシンクロナイゼーションアンドデモジュレーションモジュール、フレームパーシングモジュール、デマッピングアンドデコーディングモジュール及びアウトプットプロセッサモジュールに必要なパラメータを供給することができる。
【０１７４】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１７５】
図１４は、本発明の他の実施例に係るコーディングアンドモジュレーションモジュールを示す図である。
【０１７６】
図１４に示されたコーディングアンドモジュレーションモジュールは、図１及び図５で説明したコーディングアンドモジュレーションモジュールの他の実施例に該当する。
【０１７７】
図１４に示されたコーディングアンドモジュレーションモジュールは、図５で説明したように、各ＤＰを介して伝送するサービスやサービスコンポーネント別にＱｏＳを調節するために、ＳＩＳＯ方式のための第１ブロック１４０００、ＭＩＳＯ方式のための第２ブロック１４１００、ＭＩＭＯ方式のための第３ブロック１４２００及びＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１４３００を含むことができる。また、本発明の一実施例に係るコーディングアンドモジュレーションモジュールは、上述したように、設計者の意図に応じて、各ＤＰを同一又は異ならせて処理するためのブロックを含むことができる。図１４に示された第１ブロック〜第４ブロック１４０００〜１４３００は、図５で説明した第１ブロック〜第４ブロック５０００〜５３００とほぼ同一のブロックを含んでいる。
【０１７８】
しかし、第１ブロック〜第３ブロック１４０００〜１４２００に含まれたコンステレーションマッパーブロック１４０１０の機能が図５の第１ブロック〜第３ブロック５０００〜５２００に含まれたコンステレーションマッパーブロック５０４０の機能と異なるという点、第１ブロック〜第４ブロック１４０００〜１４３００のセルインターリーバとタイムインターリーバとの間にローテーションアンドＩ／Ｑインターリーバ（ｒｏｔａｔｉｏｎ  ＆  Ｉ／Ｑ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック１４０２０が含まれているという点、及びＭＩＭＯ方式のための第３ブロック１４２００の構成が図５に示されたＭＩＭＯ方式のための第３ブロック５２００の構成と異なるという点で相違する。以下では、図５と同一のブロックについての説明は省略し、上述した相違点を中心に説明する。
【０１７９】
図１４に示されたコンステレーションマッパーブロック１４０１０は、入力されたビットワードをコンプレックスシンボル（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ）にマッピングすることができる。ただし、図５に示されたコンステレーションマッパーブロック５０４０とは異なり、コンステレーションローテーションを行わなくてもよい。図１４に示されたコンステレーションマッパーブロック１４０１０は、上述したように、第１ブロック〜第３ブロック１４０００〜１４２００に共通に適用され得る。
【０１８０】
ローテーションアンドＩ／Ｑインターリーバブロック１４０２０は、セルインターリーバから出力されたセルインターリービングされたデータの各コンプレックスシンボルのＩ（Ｉｎ−ｐｈａｓｅ）成分とＱ（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）成分を独立にインターリービングして、シンボル単位で出力することができる。ローテーションアンドＩ／Ｑインターリーバブロック１４０２０の入力データ及び出力シンボルの数は２つ以上であり、これは、設計者の意図に応じて変更可能である。また、ローテーションアンドＩ／Ｑインターリーバブロック１４０２０は、Ｉ成分に対してはインターリービングを行わなくてもよい。
【０１８１】
ローテーションアンドＩ／Ｑインターリーバブロック１４０２０は、上述したように、第１ブロック〜第４ブロック１４０００〜１４３００に共通に適用され得る。この場合、ローテーションアンドＩ／Ｑインターリーバブロック１４０２０がＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１４３００に適用されるか否かは、上述したプリアンブルを介してシグナリングされ得る。
【０１８２】
ＭＩＭＯ方式のための第３ブロック１４２００は、図１４に示したように、Ｑ−ブロックインターリーバ（Ｑ−ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック１４２１０及びコンプレックスシンボルジェネレーター（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ  ｇｅｎｅｒａｔｏｒ）ブロック１４２２０を含むことができる。
【０１８３】
Ｑ−ブロックインターリーバブロック１４２１０は、ＦＥＣエンコーダから入力された、ＦＥＣエンコーディングが行われたＦＥＣブロックのパリティパートに対して置換（ｐｅｒｍｕｔａｔｉｏｎ）を行うことができる。これによって、ＬＤＰＣ Ｈマトリックスのパリティパートをインフォメーションパート（ｉｎｆｏｒｍａｔｉｏｎ  ｐａｒｔ）と同様に循環構造（ｃｙｃｌｉｃ  ｓｔｒｕｃｔｕｒｅ）にすることができる。Ｑ−ブロックインターリーバブロック１４２１０は、ＬＤＰＣ ＨマトリックスのＱサイズを有する出力ビットブロックの順序を置換（ｐｅｒｍｕｔａｔｉｏｎ）した後、行−列ブロックインターリービング（ｒｏｗ−ｃｏｌｕｍｎ  ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｉｎｇ）を行って最終ビット列を生成して出力することができる。
【０１８４】
コンプレックスシンボルジェネレーターブロック１４２２０は、Ｑ−ブロックインターリーバブロック１４２１０から出力されたビット列の入力を受け、コンプレックスシンボルにマッピングして出力することができる。この場合、コンプレックスシンボルジェネレーターブロック１４２２０は、少なくとも２つの経路を介してシンボルを出力することができる。これは、設計者の意図に応じて変更可能である。
【０１８５】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１８６】
結果的に、図１４に示したように、本発明の他の実施例に係るコーディングアンドモジュレーションモジュールは、各経路別に処理されたＤＰ、ＰＬＳ−プレ情報、ＰＬＳ−ポスト情報をフレームストラクチャモジュールに出力することができる。
【０１８７】
図１５は、本発明の他の実施例に係るデマッピングアンドデコーディングモジュールを示す図である。
【０１８８】
図１５に示されたデマッピングアンドデコーディングモジュールは、図８及び図１１で説明したデマッピングアンドデコーディングモジュールの他の実施例に該当する。また、図１５に示されたデマッピングアンドデコーディングモジュールは、図１４で説明したコーディングアンドモジュレーションモジュールの逆動作を行うことができる。
【０１８９】
図１５に示したように、本発明の他の実施例に係るデマッピングアンドデコーディングモジュールは、ＳＩＳＯ方式のための第１ブロック１５０００、ＭＩＳＯ方式のための第２ブロック１５１００、ＭＩＭＯ方式のための第３ブロック１５２００及びＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１５３００を含むことができる。また、本発明の一実施例に係るデマッピングアンドデコーディングモジュールは、上述したように、設計者の意図に応じて、各ＤＰを同一又は異ならせて処理するためのブロックを含むことができる。図１５に示された第１ブロック〜第４ブロック１５０００〜１５３００は、図１１で説明した第１ブロック〜第４ブロック１１０００〜１１３００とほぼ同一のブロックを含んでいる。
【０１９０】
しかし、第１ブロック〜第４ブロック１５０００〜１５３００のタイムデインターリーバとセルデインターリーバとの間にＩ／Ｑデインターリーバアンドデローテーション（Ｉ／Ｑ  ｄｅｉｎｔｅｒｌｅａｖｅｒ  ＆  ｄｅｒｏｔａｔｉｏｎ）ブロック１５０１０が含まれているという点、第１ブロック〜第３ブロック１５０００〜１５２００に含まれたコンステレーションデマッパーブロック１５０２０の機能が図１１の第１ブロック〜第３ブロック１１０００〜１１２００に含まれたコンステレーションデマッパーブロック１１０３０の機能と異なるという点、及びＭＩＭＯ方式のための第３ブロック１５２００の構成が図１１に示されたＭＩＭＯ方式のための第３ブロック１１２００の構成と異なるという点で相違する。以下では、図１１と同一のブロックについての説明は省略し、上述した相違点を中心に説明する。
【０１９１】
Ｉ／Ｑデインターリーバアンドデローテーションブロック１５０１０は、図１４で説明したローテーションアンドＩ／Ｑインターリーバブロック１４０２０の逆過程を行うことができる。すなわち、Ｉ／Ｑデインターリーバアンドデローテーションブロック１５０１０は、送信端でＩ／Ｑインターリービングされて伝送されたＩ及びＱ成分に対してそれぞれデインターリービングを行うことができ、復元されたＩ／Ｑ成分を有するコンプレックスシンボルを再びデローテーションして出力することができる。
【０１９２】
Ｉ／Ｑデインターリーバアンドデローテーションブロック１５０１０は、上述したように、第１ブロック〜第４ブロック１５０００〜１５３００に共通に適用され得る。この場合、Ｉ／Ｑデインターリーバアンドデローテーションブロック１５０１０がＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１５３００に適用されるか否かは、上述したプリアンブルを介してシグナリングされ得る。
【０１９３】
コンステレーションデマッパーブロック１５０２０は、図１４で説明したコンステレーションマッパーブロック１４０１０の逆過程を行うことができる。すなわち、コンステレーションデマッパーブロック１５０２０は、デローテーションを行わずに、セルデインターリービングされたデータに対してデマッピングを行うことができる。
【０１９４】
ＭＩＭＯ方式のための第３ブロック１５２００は、図１５に示したように、コンプレックスシンボルパーシング（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ  ｐａｒｓｉｎｇ）ブロック１５２１０及びＱ−ブロックデインターリーバ（Ｑ−ｂｌｏｃｋ  ｄｅｉｎｔｅｒｌｅａｖｅｒ）ブロック１５２２０を含むことができる。
【０１９５】
コンプレックスシンボルパーシングブロック１５２１０は、図１４で説明したコンプレックスシンボルジェネレーターブロック１４２２０の逆過程を行うことができる。すなわち、コンプレックスデータシンボルをパーシングし、ビットデータにデマッピングして出力することができる。この場合、コンプレックスシンボルパーシングブロック１５２１０は、少なくとも２つの経路を介してコンプレックスデータシンボルの入力を受けることができる。
【０１９６】
Ｑ−ブロックデインターリーバブロック１５２２０は、図１４で説明したＱ−ブロックインターリーバブロック１４２１０の逆過程を行うことができる。すなわち、Ｑ−ブロックデインターリーバブロック１５２２０は、行−列デインターリービング（ｒｏｗ−ｃｏｌｕｍｎ  ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）によってＱサイズのブロックを復元した後、置換（ｐｅｒｍｕｔａｔｉｏｎ）された各ブロックの順序を元の順序に復元した後、パリティデインターリービングを通じてパリティビットの位置を元通りに復元して出力することができる。
【０１９７】
上述したブロックは、設計者の意図に応じて省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１９８】
図１５に示したように、本発明の他の実施例に係るデマッピングアンドデコーディングモジュールは、各経路別に処理されたＤＰ及びＰＬＳ情報をアウトプットプロセッサに出力することができる。
【０１９９】
上述したように、本発明の一実施例に係る放送信号送信装置及び方法は、同一のＲＦチャネル内の異なる放送送信／受信システムの信号をマルチプレクシングすることができ、マルチプレクシングされた信号を伝送することができる。また、本発明の一実施例に係る放送信号受信装置及び方法は、放送信号送信動作に対応して信号を処理することができる。結果的には、本発明は、柔軟な（ｆｌｅｘｉｂｌｅ）放送送信及び受信システムを提供することができる。
【０２００】
図１６は、本発明の一実施例に係るタイムインターリービング過程を示す図である。
【０２０１】
上述したように、本発明の一実施例に係る放送信号送信装置に含まれたタイムインターリーバ（またはタイムインターリーバブロック）は、複数個のＦＥＣブロックに属するセルを互いに時間軸に従ってインターリービングして出力する過程を行う。
【０２０２】
ＴＩ（Ｔｉｍｅ  Ｉｎｔｅｒｌｅａｖｉｎｇ）グループは、特定のＤＰのためのダイナミックキャパシティ割り当てユニットであって、整数であり、ダイナミックに変更される数のＦＥＣブロックで構成され得る。ＴＩ（Ｔｉｍｅ  Ｉｎｔｅｒｌｅａｖｉｎｇ）ブロックは、タイムインターリービングが行われるセルの集合であって、１つのタイムインターリーバメモリの使用に対応し得る。ＦＥＣブロックは、エンコーディングされたＤＰデータのビットの集合、または全てのエンコーディングされたビットを運搬する複数個のセルの集合として定義することができる。
【０２０３】
各ＴＩグループは、１つのフレームに直ちにマッピングされてもよく、複数個のフレームに分散されてもよい。また、各ＴＩグループは１つ以上のＴＩブロックに分割され得、各ＴＩブロックはタイムインターリーバメモリの使用に対応し得る。ＴＩグループ内のＴＩブロックは、少しずつ異なる数のＦＥＣブロックを含むことができる。
【０２０４】
タイムインターリービングを通じて、各ＦＥＣブロックのセルは、タイムインターリービングデプス（ｄｅｐｔｈ）だけの特定の区間内に分散されて伝送されることによってダイバーシティ利得（ｄｉｖｅｒｓｉｔｙ  ｇａｉｎ）を得ることができる。本発明の一実施例に係るタイムインターリーバはＤＰレベルで動作することができる。
【０２０５】
また、本発明の一実施例に係るタイムインターリーバは、互いに異なる入力ＦＥＣブロックを、与えられたメモリに順次配列（ｗｒｉｔｉｎｇ  ｏｐｅｒａｔｉｏｎ）した後、ダイアゴナル（対角）方向にインターリービングする過程（ｄｉａｇｏｎａｌ  ｒｅａｄｉｎｇ  ｏｐｅｒａｔｉｏｎ）を含む、タイムインターリービングを行うことができる。本発明の一実施例に係るタイムインターリービングは、ダイアゴナル−タイプのタイムインターリービングまたはダイアゴナル−タイプのＴＩと呼ぶことができる。
【０２０６】
一般的にタイムインターリーバは、フレームビルディング過程に先立ち、ＤＰデータに対するバッファとして動作することができる。これは、各ＤＰに対する２つのメモリバンクを使用することによって達成することができる。１番目のＴＩ−ブロックは、１番目のメモリバンクに書き込まれ得、２番目のＴＩ−ブロックは、１番目のメモリバンクに書き込まれたＴＩ−ブロックのセルが読み出されて出力される間、２番目のメモリバンクに書き込まれ得る。
【０２０７】
具体的な実行装置の名称、実行装置の位置または実行装置の機能などは、設計者の意図に応じて変更可能である。
【０２０８】
本発明の一実施例に係る１つのＴＩブロックは、Ｎc個のＦＥＣブロックで構成され得、ＦＥＣブロックの長さはＮrｘ１であると仮定することができる。したがって、本発明の一実施例に係るＴＩメモリは、ＮrｘＮc行列の大きさと同一の大きさを有することができる。また、本発明の一実施例に係るタイムインターリービングのデプスは、ＦＥＣブロックの長さと同一である。
【０２０９】
図の（ａ）は、本発明の一実施例に係るタイムインターリービングの書き込み方向（ｗｒｉｔｉｎｇ  ｄｉｒｅｃｔｉｏｎ）を示す図であり、（ｂ）は、本発明の一実施例に係るタイムインターリービングの読み出し方向（ｒｅａｄｉｎｇ  ｄｉｒｅｃｔｉｏｎ）を示す図である。
【０２１０】
具体的には、（ａ）に示されたように、本発明の一実施例に係る放送信号送信装置は、入力されたＦＥＣブロックを、ＮrｘＮcの大きさを有するＴＩメモリに列（ｃｏｌｕｍｎ）方向に順次書き込むことができる（Ｃｏｌｕｍｎ−ｗｉｓｅ  ｗｒｉｔｉｎｇ）。１番目のＦＥＣブロック０は、ＴＩメモリの１番目の列に列方向に書き込まれ、２番目のＴＩ ＦＥＣブロックは、次の列に順次書き込まれ得る。
【０２１１】
その後、（ｂ）に示されたように、本発明の一実施例に係る放送信号送信装置は、列方向に書き込まれたＦＥＣブロックを、ダイアゴナル（対角線）（ｄｉａｇｏｎａｌ）方向に読み出すことができる。この場合、本発明の一実施例に係る放送信号送信装置は、一周期（ｏｎｅ  ｐｅｒｉｏｄ）の間、ダイアゴナル読み出しを行うことができる。
【０２１２】
すなわち、（ｂ）に示されたように、最も左側の列の最初の行から始まって、右側方向に最後の行までダイアゴナル方向に読み出す動作が行われると、Ｎr個のセルが読み出され得る。
【０２１３】
特に、１番目の周期のダイアゴナル読み出し（ｄｉａｇｏｎａｌ  ｒｅａｄｉｎｇ）動作は、メモリ行列の（０，０）から始まって列の最下端のセルを読み出すまで行われるので、互いに異なるＦＥＣブロック内のセルを均一にインターリービングすることができる。次の周期のダイアゴナル読み出し動作は、図において、（１）、（２）、（３）…の順に行われ得る。
【０２１４】
図１７は、本発明の他の実施例に係るタイムインターリービング過程を示す図である。
【０２１５】
図１７は、上述したダイアゴナル−タイプのＴＩの書き込み動作過程及び読み出し動作過程の他の実施例を示す。
【０２１６】
本発明の一実施例に係る１つのＴＩブロックは４個のＦＥＣブロックで構成され、各ＦＥＣブロックの長さは８個のセルで構成され得る。したがって、ＴＩメモリの大きさは、８ｘ４行列配列（または３２ｘ１）の大きさと同一であり、列の長さと行の長さは、それぞれ、ＦＥＣブロックの長さ（またはタイムインターリービングデプス）とＦＥＣの数と同一であることがわかる。
【０２１７】
図１７の左側に示されたＴＩインプットＦＥＣブロックに対応するブロックは、タイムインターリーバに順次入力されるＦＥＣブロックを示す。
【０２１８】
図１７の中央に示されたＴＩ ＦＥＣブロックに対応するブロックは、ＴＩメモリに格納されたｉ番目のＦＥＣブロックのｎ番目のセル値を示し、ＴＩメモリインデックスに対応する図は、ＴＩメモリに格納されたＦＥＣブロックのセルの順序を指示するメモリインデックスを示す。
【０２１９】
(ａ）は、ＴＩ書き込み動作を示す。上述したように、順次入力されたＦＥＣブロックは、ＴＩメモリに列方向に順次書き込まれ得る。したがって、各ＦＥＣブロックのセルは、順次格納されてＴＩメモリインデックスに書き込まれるようになる。
【０２２０】
(ｂ）は、ＴＩ読み出し動作を示す。図示のように、ＴＩメモリに格納されたセル値は、メモリインデックス０，９，１８，２７…の順にダイアゴナル方向に読み出されて出力され得る。また、ダイアゴナル方向読み出しが始まるセルの位置またはダイアゴナル方向読み出しパターンは、設計者の意図に応じて変更可能である。
【０２２１】
図１７の右側に示されたＴＩアウトプットＦＥＣブロックに対応するブロックは、本発明の一実施例に係るダイアゴナル−タイプのＴＩを通じて出力されたセル値を順次示す。ＴＩアウトプットメモリインデックスに対応するブロックは、ダイアゴナル−タイプのＴＩを通じて出力されたセル（ｃｅｌｌ）値に対応するメモリインデックスを示す。
【０２２２】
結果的に、本発明の一実施例に係るタイムインターリーバは、順次入力されるＦＥＣブロックに対してＴＩアウトプットメモリインデックス値を順次発生させてダイアゴナル−タイプのＴＩを行うことができる。
【０２２３】
図１８は、本発明の一実施例に係るＴＩアウトプットメモリインデックスを生成する過程を示す図である。
【０２２４】
上述したように、本発明の一実施例に係るタイムインターリーバは、順次入力されるＦＥＣブロックに対してＴＩアウトプットメモリインデックス値を順次発生させてダイアゴナル−タイプのＴＩを行うことができる。
【０２２５】
図１８に示された（ａ）は、上述した順次入力されるＦＥＣブロックに対してダイアゴナル−タイプのＴＩのためのメモリインデックスを生成させるメモリインデックスの生成過程を示し、（ｂ）は、メモリインデックスの発生過程を示す数式である。
【０２２６】
本発明の一実施例に係る放送信号受信装置に含まれたタイムデインターリーバ（またはタイムデインターリーバブロック）は、上述したダイアゴナル−タイプのＴＩの逆過程を行うことができる。すなわち、本発明の一実施例に係るタイムデインターリーバは、ダイアゴナル−タイプのＴＩが行われて伝送されたＦＥＣブロックの入力を受け、ＴＩメモリにダイアゴナル方向に書き込み動作を行った後、順次読み出し動作を行ってタイムデインターリービングを行うことができる。本発明の一実施例に係るタイムデインターリービングは、ダイアゴナル−タイプのＴＤＩまたはダイアゴナル−タイプのタイムデインターリービングと呼ぶことができる。具体的な実行装置の名称、実行装置の位置または実行装置の機能などは、設計者の意図に応じて変更可能である。
【０２２７】
図１９は、本発明の一実施例に係るタイムデインターリービング過程を示す図である。
【０２２８】
図１９に示されたタイムデインターリービング過程は、図１６で説明したタイムインターリービング過程の逆過程に該当する。
【０２２９】
図１９の（ａ）は、本発明の一実施例に係るタイムデインターリービングの書き込み方向を示した図であり、（ｂ）は、本発明の一実施例に係るタイムデインターリービングの読み出し方向を示した図である。
【０２３０】
具体的には、（ａ）に示したように、本発明の一実施例に係るタイムデインターリーバは、送信側でダイアゴナル−タイプのＴＩが行われたＦＥＣブロックの入力を受け、ＴＤＩ（タイムデインターリーバ）メモリにダイアゴナル方向に書き込むことができる（ダイアゴナル書き込み動作）。
【０２３１】
この場合、本発明の一実施例に係るタイムインターリーバは、一周期（ｏｎｅ  ｐｅｒｉｏｄ）の間、ダイアゴナル書き込み動作を行うことができる。
【０２３２】
特に、１番目の周期のダイアゴナル書き込み動作は、メモリ行列の（０，０）から始まって列（ｒｏｗ）の最下端のセルを読み出すまで行われる。各周期のダイアゴナル書き込み動作は、図において、（１）、（２）、（３）…の順に行われ得る。
【０２３３】
また、（ｂ）に示したように、本発明の一実施例に係るタイムデインターリーバは、ダイアゴナル方向に書き込まれたＦＥＣブロックを列方向に順次読み出し動作を行うことができる（列方向読み出し動作）。
【０２３４】
図２０は、本発明の他の実施例に係るタイムデインターリービング過程を示す図である。
【０２３５】
図２０に示されたタイムデインターリービング過程は、図１７で説明したタイムインターリービング過程の逆過程に該当する。
【０２３６】
本発明の一実施例に係る１つのＴＩブロックは４個のＦＥＣブロックで構成され、各ＦＥＣブロックの長さは８個のセルで構成され得る。したがって、ＴＩメモリの大きさは８ｘ４行列配列（または３２ｘ１）の大きさと同一であり、列の長さと行の長さは、それぞれ、ＦＥＣブロックの長さ（またはタイムインターリービングデプス）とＦＥＣの数と同一であることがわかる。
【０２３７】
図２０の左側に示されたＴＤＩインプットＦＥＣブロックに対応するブロックは、タイムインターリーバに順次入力されるＦＥＣブロックのセルを示し、ＴＤＩインプットメモリインデックスに対応するブロックは、順次入力されるＦＥＣブロックのセルに対応するメモリインデックスを示す。
【０２３８】
図２０の中央に示されたＴＤＩ ＦＥＣブロックに対応するブロックは、ＴＤＩメモリに格納されたｉ番目のＦＥＣブロックのｎ番目のセル値を示し、ＴＤＩメモリインデックスに対応する図は、ＴＤＩメモリに格納されたＦＥＣブロックのセルの順序を指示するメモリインデックスを示す。
【０２３９】
図２０の（ａ）は、ＴＤＩ書き込み動作を示す。上述したように、順次入力されたＦＥＣブロックは、ＴＤＩメモリにダイアゴナル方向に順次書き込まれ得る。したがって、入力されたＦＥＣブロックのセルは、順次格納されてＴＤＩメモリインデックスに書き込まれる。
【０２４０】
図２０の（ｂ）は、ＴＤＩ読み出し動作を示す。図示のように、ＴＤＩメモリに格納されたセル値は、メモリインデックス０，１，２，３…の順に列方向に読み出されて出力され得る。
【０２４１】
図２０の右側に示されたＴＤＩアウトプットＦＥＣブロックに対応するブロックは、本発明の一実施例に係るタイムデインターリービングを通じて出力されたセル値を順次示す。ＴＤＩアウトプットメモリインデックスに対応するブロックは、本発明の一実施例に係るタイムデインターリービングを通じて出力されたセル値に対応するメモリインデックスを示す。
【０２４２】
結果的に、本発明の一実施例に係るタイムデインターリーバは、順次入力されるＦＥＣブロックに対してＴＤＩアウトプットメモリインデックス値を順次発生させてダイアゴナル−タイプのＴＤＩを行うことができる。
【０２４３】
図２１は、本発明の一実施例に係るＴＤＩアウトプットメモリインデックスを生成する過程を示す図である。
【０２４４】
上述したように、本発明の一実施例に係るタイムデインターリーバは、順次入力されるＦＥＣブロックに対してＴＤＩアウトプットメモリインデックス値を順次発生させてダイアゴナル−タイプのＴＤＩを行うことができる。
【０２４５】
図２１に示された（ａ）は、上述した順次入力されるＦＥＣブロックに対してダイアゴナル−タイプのＴＤＩのためのメモリインデックスを生成させるメモリインデックス生成過程を示し、（ｂ）は、メモリインデックスの発生過程を示す数式である。
【０２４６】
また、本発明の一実施例に係る放送信号送信装置は、複数個のＦＥＣブロックが複数個のＴＩブロックでパッキング（ｐａｃｋｉｎｇ）及び構成されて伝送されるＶＤＲ（ｖａｒｉａｂｌｅ  ｄａｔａ−ｒａｔｅ）システムであってもよい。この場合、１つのＴＩブロックに含まれたＦＥＣブロックの数は、各ＴＩブロック別に異なってもよい。
【０２４７】
図２２は、本発明の一実施例に係るＶＤＲ（ｖａｒｉａｂｌｅ  ｄａｔａ−ｒａｔｅ）システムを示す概念図である。
【０２４８】
具体的には、図２２は、１つの信号フレームにマッピングされるＴＩブロックを示す図である。
【０２４９】
上述したように、本発明の一実施例に係るＶＤＲ（ｖａｒｉａｂｌｅ  ｄａｔａ−ｒａｔｅ）システムの場合、放送信号送信装置は、複数個のＦＥＣブロックを複数個のＴＩブロックでパッキングして伝送することができる。この場合、１つのＴＩブロックに含まれるＦＥＣブロックの数は、各ＴＩブロック毎に異なってもよい。
【０２５０】
すなわち、図示のように、１つの信号フレームは、ＮTI_NUM個のＴＩブロックで構成され得、各ＴＩブロックは、ＮFEC_NUM個のＦＥＣブロックを含むことができる。この場合、各ＴＩブロックに含まれたＦＥＣブロックの数は異なり得る。
【０２５１】
以下では、上述したＶＤＲシステムで行われ得るタイムインターリービングについて説明する。これは、上述したタイムインターリービングの更に他の実施例であって、放送信号受信装置がシングルメモリを有する場合にも適用できるという利点を有する。
【０２５２】
本発明の他の実施例に係るタイムインターリービングは、上述と同様に、ダイアゴナル−タイプのＴＩと呼ぶことができ、本発明の一実施例に係る放送信号送信装置内のタイムインターリーバで行うことができる。また、これに対する逆過程として、タイムデインターリービングは、ダイアゴナル−タイプのＴＤＩと呼ぶことができ、本発明の一実施例に係る放送信号受信装置内のタイムデインターリーバで行うことができる。具体的な実行装置の名称、実行装置の位置または実行装置の機能などは、設計者の意図に応じて変更可能である。以下、具体的な動作を説明する。
【０２５３】
上述したように、ＴＩブロック内に含まれたＦＥＣブロックの数が互いに異なる場合、各ＴＩブロック毎に互いに異なるダイアゴナル−タイプのＴＩ方式を適用しなければならない。しかし、このような方式は、放送信号受信装置がシングルメモリを使用する場合、これに対応するデインターリービングを行うことができないという問題がある。
【０２５４】
したがって、本発明の放送信号送信装置は、一つのダイアゴナル−タイプのＴＩ方式を決定し、全てのＴＩブロックに対して同様に適用させることを一実施例とすることができる。また、本発明の一実施例に係る放送信号送信装置は、これに対応して、シングルメモリを使用して複数個のＴＩブロックを順次デインターリービングすることができる。
【０２５５】
この場合、本発明の一実施例に係る放送信号送信装置は、全てのＴＩブロックに対して適用される一つのダイアゴナル−タイプのＴＩ方法を、一つの信号フレーム内でＦＥＣブロックの数を最も多く含んでいるＴＩブロックを基準として決定することができる。また、本発明の一実施例に係る放送信号送信装置は、一つの信号フレーム内で最も多いＦＥＣブロックの数と、最も少ないＦＥＣブロックの数との中間値に該当するＴＩブロック、または任意のＴＩブロックを基準として、一つのダイアゴナル−タイプのＴＩ方法を決定することができる。これは、設計者の意図に応じて変更可能である。
【０２５６】
この場合、ＦＥＣブロックの数を最も多く含んでいるＴＩブロックと比較してＦＥＣブロックの数が少ないＴＩブロックに対して、上述したダイアゴナル−タイプのＴＩをどのように適用するかが問題となり得る。
【０２５７】
したがって、本発明の放送信号送信装置は、発生するメモリインデックスをモニタリングして、適用するか否かを決定することを一実施例とすることができる。
【０２５８】
具体的には、本発明の放送信号送信装置は、発生したＴＩメモリインデックスが任意のＴＩブロック内の全セルの数を超える場合、超えるＴＩメモリインデックスを無視することを一実施例とすることができる。具体的には、ＴＩブロック内の全セルの数を超える場合、仮想のＦＥＣブロックを追加して（ゼロパディング）ダイアゴナル−タイプのＴＩを行うことができる。また、本発明の放送信号送信装置は、上述したダイアゴナル−タイプのＴＩ方法を互いに異なるＴＩブロックに対して適用する際に、ＦＥＣブロックの数が少ないＴＩブロックから順次に、ＦＥＣブロックの数に応じて適用することを一実施例とすることができる。したがって、本発明の一実施例に係る放送信号受信装置は、シングルメモリを簡単に運営することができる。具体的な内容は後述する。
【０２５９】
以下の数式は、上述した全てのＴＩブロックに対して適用される一つのダイアゴナル−タイプのＴＩ方法を決定する過程を示す。
【０２６０】
【数１】
2016524374.tif 000003
ＴＩ＿ＮＵＭ−１  : シングルフレーム内の総TIブロックの数
ＮＦＥＣ＿Ｓｉｚｅ、ｊ  : j番目のTIブロック内のFECブロックのサイズ
ＮＦＥＣ＿ＮＵＭ，ｊ  : j番目のTIブロック内の総FECブロックの数
【０２６１】
図２３は、本発明の更に他の実施例に係るタイムインターリービング過程を示す図である。
【０２６２】
具体的には、図２３は、ＶＤＲシステムにおいてダイアゴナル−タイプのＴＩが適用された一実施例を示す。
【０２６３】
図２３の（ａ）は、４個のＦＥＣブロックを含むＴＩブロック０に対してダイアゴナル−タイプのＴＩが適用される過程を示し、（ｂ）は、５個のＦＥＣブロックを含むＴＩブロック１に対してダイアゴナル−タイプのＴＩが適用される過程を示す。
【０２６４】
ＴＩ ＦＥＣブロックに対応するブロックは、各ＴＩブロックに含まれたＦＥＣブロック及び各ＦＥＣブロックに含まれたセル値を示す。ＴＩメモリインデックスに対応するブロックは、ＴＩブロックに含まれたセル値に対応するメモリインデックスを示す。
【０２６５】
各ＴＩブロックは一つの信号フレームに含まれ、各ＦＥＣブロックは８個のセルを含むことができる。
【０２６６】
本発明の一実施例に係る放送信号送信装置は、２つのＴＩブロックに対して同一に適用するためのダイアゴナル−タイプのＴＩ方式を決定することができる。上述したように、本発明の一実施例に係るダイアゴナル−タイプのＴＩ方式は、一つの信号フレーム内でＦＥＣブロックの数を最も多く含んでいるＴＩブロックを基準として決定されるので、図２３の場合、ＴＩブロック１を基準としてダイアゴナル−タイプのＴＩ方式が決定される。したがって、ＴＩメモリの大きさは、８ｘ５行列配列（または４０ｘ１）の大きさと同一であり得る。
【０２６７】
図２３の（ａ）の上部に示すように、ＴＩブロック０に含まれたＦＥＣブロックは４個で、ＴＩブロック１に含まれたＦＥＣブロックの数よりも少ない。したがって、本発明の一実施例に係る放送信号送信装置は、ＴＩブロック０に対して、ゼロ値を有するバーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロック２３０００を付加（パディング）し、当該セルをＴＩメモリに列方向書き込み動作を行うことができる。バーチャルＦＥＣブロックが追加される位置は、設計者の意図に応じて変更可能である。
【０２６８】
その後、（ａ）の下部に示すように、本発明の一実施例に係る放送信号送信装置は、ＴＩメモリに書き込まれたセルをダイアゴナル方向に読み出す動作を行うことができる。この場合、本発明の一実施例に係る放送信号送信装置は、バーチャルＦＥＣブロックに該当する最後の列の当該セルは無視し、読み出し動作を行うことができる。
【０２６９】
ＴＩブロック１に対して、本発明の一実施例に係る放送信号送信装置は、（ｂ）の上部及び下部に示すように、上述した方法によって列方向の書き込み動作を行い、ダイアゴナル読み出し動作を行うことができる。
【０２７０】
上述したように、本発明の一実施例に係るダイアゴナル−タイプのＴＩは、少ないＦＥＣブロックを含むＴＩブロックに対して先に適用されるので、図２４の場合、ＴＩブロック０に対して先に適用され得る。
【０２７１】
図２４は、本発明の他の実施例に係るＴＩアウトプットメモリインデックスを生成する過程を示す図である。
【０２７２】
図２４は、上述した２つのＴＩブロック（ＴＩブロック０及びＴＩブロック１）に対してＴＩアウトプットメモリインデックスを生成する過程、及びＴＩアウトプットメモリインデックスに対応するＴＩアウトプットＦＥＣブロックを示す。
【０２７３】
ＴＩアウトプットメモリインデックスに対応するブロックは、ＴＩアウトプットメモリインデックスを生成する過程を示し、ＴＩアウトプットＦＥＣブロックに対応するブロックは、生成されたＴＩアウトプットメモリインデックスに対応するＦＥＣブロックのセル値を示す。
【０２７４】
図２４の（ａ）は、ＴＩブロック０のＴＩアウトプットメモリインデックスの発生過程を示す。（ａ）の上部に示すように、ＴＩメモリインデックスがＴＩブロック０内の全セルの数を超える場合、本発明の一実施例に係る放送信号送信装置は、バーチャルＦＥＣブロック内のセルに該当する３２〜３９番に対応するＴＩメモリインデックスを無視し得る。これを、スキップオペレーション（ｓｋｉｐ  ｏｐｅｒａｔｉｏｎ）と呼ぶことができる。その結果、（ａ）の中央に示すように、スキップされたＴＩメモリインデックスを除いて、読み出し動作を行うことができる最終アウトプットメモリインデックスが発生する。（ａ）の下部には、最終アウトプットメモリインデックスに対応する出力ＦＥＣブロックのセル値が示されている。
【０２７５】
図２４の（ｂ）は、ＴＩブロック１のＴＩアウトプットメモリインデックスの発生過程を示す。ＴＩブロック１の場合、スキップオペレーションが適用されていないことが確認できる。具体的な過程は、上述したものと同一である。
【０２７６】
以下の数式は、上述したＶＤＲシステムにおいて適用できるダイアゴナル−タイプのＴＩを行うためのアウトプットメモリインデックスの発生過程を示す。
【０２７７】
【数２】
2016524374.tif 000004
Ｃｃｎｔ，ｊ : j番目のＴＩブロックのための実際のＴＩアウトプットメモリ-インデックスのカウンター
θｊ（ｋ） : j番目のＴＩブロックのための臨時ＴＩアウトプットメモリ-インデックス
πｊ（ｋ） : j番目のＴＩブロックのための実際のＴＩアウトプットメモリ-インデックス
【０２７８】
上述した数式において、ｉｆ条件部は、上述したスキップオペレーションを示す。
【０２７９】
図２５は、本発明の一実施例に係るＴＩメモリインデックスの生成過程を示すフローチャートである。
【０２８０】
上述したように、本発明の一実施例に係るタイムインターリーバは、順次入力されるＦＥＣブロックに対してＴＩアウトプットメモリインデックス値を順次発生させてダイアゴナル−タイプのＴＩを行うことができる。
【０２８１】
図２５に示したように、本発明の一実施例に係る放送信号送信装置は、初期値を設定することができる（Ｓ２５０００）。すなわち、本発明の一実施例に係る放送信号送信装置は、全てのＴＩブロックに対して適用される一つのダイアゴナル−タイプのＴＩ方法を、一つの信号フレーム内でＦＥＣブロックの数を最も多く含んでいるＴＩブロックを基準として決定することができる。
【０２８２】
その後、本発明の一実施例に係る放送信号送信装置は、一時的なＴＩメモリインデックスを生成することができる（Ｓ２５１００）。すなわち、本発明の一実施例に係る放送信号送信装置は、ＦＥＣブロックの数が設定されたＴＩメモリインデックスよりも少ないＴＩブロックに対してバーチャルＦＥＣブロックを付加（パディング）して、ＴＩメモリに書き込むことができる。
【０２８３】
その後、本発明の一実施例に係る放送信号送信装置は、生成されたＴＩメモリインデックスの利用可能性（ａｖａｉｌａｂｉｌｉｔｙ）を評価することができる（Ｓ２５２００）。すなわち、本発明の一実施例に係る放送信号送信装置は、ＴＩメモリに書き込まれたセルをダイアゴナル方向に読み出すことができる。この場合、バーチャルＦＥＣブロックに該当するセルは無視し、読み出す動作を行うことができる。
【０２８４】
その後、本発明の一実施例に係る放送信号送信装置は、最終ＴＩメモリ−インデックスを生成することができる（Ｓ２５３００）。
【０２８５】
図２５に示されたフローチャートは、図２２乃至図２４で説明したＴＩアウトプットメモリインデックスを生成する過程に対応し、設計者の意図に応じて変更可能である。
【０２８６】
図２６は、本発明の更に他の実施例に係るタイムデインターリービング過程を示す図である。
【０２８７】
図２６に示されたタイムデインターリービング過程は、図２３乃至図２５で説明したタイムインターリービング過程の逆過程に該当し、上述したＴＩブロック０及びＴＩブロック１を実施例として説明する。
【０２８８】
特に、本発明の更に他の実施例に係るタイムデインターリービングは、放送信号受信装置がシングルメモリを使用する場合に適用され得る。
【０２８９】
上述したシングルメモリの使用のために、インターリービングされたＴＩブロックに対する本発明の一実施例に係る読み出し動作及び書き込み動作は連続的に行わなければならない。すなわち、ＴＤＩ過程は、効率的なＴＤＩ実行につながるためのクローズドフォーム（ｃｌｏｓｅｄ−ｆｏｒｍ）のように表現され得る。
【０２９０】
本発明の更に他の実施例に係るタイムデインターリービングは、４つのステップの過程を通じて行うことができる。
【０２９１】
図２６の（ａ）は、タイムデインターリービングの第１のステップ（ｓｔｅｐ  １）を示す。本発明の一実施例に係るタイムデインターリーバは、ＴＩブロック０に対するＴＤＩ過程に先立ち、ＴＩルールを用いて、ＴＩ過程で無視された（またはスキップされた）メモリインデックスに対応するセル値をゼロ（ｚｅｒｏ）または識別値にセットすることができる。すなわち、（ａ）の上部に示したブロックは、ＴＩブロック０の最終アウトプットメモリインデックスに対応する出力ＦＥＣブロックのセル値を示し、（ａ）の下部に示したブロックは、スキップオペレーションにおいてスキップされたメモリインデックスに対応するセル値をゼロにセットして生成したＦＥＣブロックのセル値を示す。
【０２９２】
第２のステップ（ｓｔｅｐ  ２）として、第１のステップによって出力されたアウトプットデータは、８ｘ５サイズのシングルメモリに書き込まれ得る。書き込み動作の方向は、ＴＩ過程の読み出し動作の方向と同一であり得る。本発明の一実施例に係る放送信号受信装置は、入力される１番目のＴＩブロックに対して、送信端のＴＩの１番目の逆過程としてダイアゴナル書き込み動作を行うことができる。すなわち、ダイアゴナル書き込み動作の方向は、送信端で行われたダイアゴナル読み出し動作の方向とは反対方向に行われ得る。
【０２９３】
図２６の（ｂ）は、タイムデインターリービングの第３のステップ（ｓｔｅｐ  ３）を示す。
【０２９４】
ＴＤＩ ＦＥＣブロックに対応するブロックは、入力されるＦＥＣブロックのセル値を示す。ＴＤＩメモリインデックスに対応するブロックは、ＦＥＣブロックのセル値に対応するＴＤＩメモリインデックスを示す。
【０２９５】
第２のステップに続いて列方向読み出し動作（ｃｏｌｕｍｎ−ｗｉｓｅ  ｒｅａｄｉｎｇ  ｏｐｅｒａｔｉｏｎ）を行うことができる。列方向読み出し動作の方向は、ＴＩ過程の書き込み動作の方向と同一である。この場合、もし、読み出し値がゼロまたは識別値にセットされていれば、当該値は無視（またはスキップ）し得る。このようなスキップ動作は、上述した放送信号送信装置で行われたスキップ動作に相応する。
【０２９６】
以下の数式は、上述したＴＤＩメモリインデックスを発生する過程を示す。
【０２９７】
【数３】
2016524374.tif 000005
Ｃｃｎｔ，ｊ  : j番目のＴＩブロックに対する実際のＴＤＩ出力メモリ-インデックスのカウンター
θ−１ｊ（ｋ） ：j番目のＴＩブロックに対する臨時ＴＤＩ出力メモリ−インデックス
Ｍ（θ−１ｊ（ｋ））：θ−１ｊ（ｋ）で保存されたセル値
π−１ｊ（ｋ）  : j番目のＴＩブロックに対する実際のＴＤＩアウトプットメモリ-インデックス
【０２９８】
上述した数式において、ｉｆ条件部は、上述したスキップオペレーション、すなわち、ＴＤＩ出力メモリインデックスに格納されているセル値が０（または強制的に挿入した内容であることを確認できる任意の値）である場合にインデックスを無視する過程を示す。
【０２９９】
図２７は、本発明の更に他の実施例に係るタイムデインターリービング過程を示す図である。
【０３００】
上述したように、本発明の一実施例に係る放送信号受信装置は、シングルメモリを用いてタイムデインターリービングを行うことができる。したがって、上述したタイムデインターリービングの第４のステップ（ｓｔｅｐ４）として、本発明の一実施例に係る放送信号受信装置は、ＴＩブロック０を読み出すと同時にＴＩブロック１を書き込むことができる。
【０３０１】
図２７の（ａ）は、ＴＩブロック０を読み出すと同時に書き込まれるＴＩブロック１のＴＤＩ ＦＥＣブロックとＴＤＩメモリインデックスを示す。上述したように、書き込み過程は、放送信号受信装置で行われたダイアゴナル読み出し動作の方向と反対方向に行われ得る。
【０３０２】
図２７の（ｂ）は、ＴＩブロック１に対する書き込み動作によるアウトプットＴＤＩメモリインデックスを示す。この場合、格納されたＴＩブロック１内のＦＥＣブロックの配列は、放送信号送信装置のＴＩメモリに格納されたＦＥＣブロックの配列と異なり得る。すなわち、放送信号送信装置で行った書き込み動作と読み出し動作の逆過程は、シングルメモリの場合、同一に適用できない場合が発生することがある。
【０３０３】
図２８は、本発明の一実施例に係る書き込み動作を示す。
【０３０４】
上述したように、放送信号送信装置で行った書き込み動作及び読み出し動作の逆過程は、シングルメモリの場合に同一に適用できない場合を防止するために、本発明では、ＴＩメモリにマトリックスの形態でＦＥＣブロックを書き込む動作を提案する。
【０３０５】
図２８に示された書き込み動作は、上述した本発明の一実施例に係るタイムインターリービング及びタイムデインターリービングの両方に同様に適用することができる。
【０３０６】
図２８の（ａ）は、ベクトル形態でＦＥＣブロックのセルをメモリに書き込む動作を示す。これは、上述した書き込み動作と同一である。
【０３０７】
図２８の（ｂ）は、マトリックス形態でＦＥＣブロックのセルをメモリに書き込む動作を示す。すなわち、各ＦＥＣブロックは、ｍ行・ｎ列の形態のマトリックス形態で書き込まれ得る。
【０３０８】
この場合、マトリックスの大きさは、設計者の意図に応じて変更可能であり、放送信号送信装置で行った書き込み動作及び読み出し動作の逆過程を、放送信号受信装置が、シングルメモリの場合にも同一に適用できるという利点がある。
【０３０９】
図２９は、本発明の一実施例に係るＴＤＩメモリインデックスの生成過程を示すフローチャートである。
【０３１０】
上述したように、本発明の一実施例に係るタイムデインターリーバは、順次入力されるＦＥＣブロックに対してＴＩアウトプットメモリインデックス値を順次発生させてダイアゴナル−タイプのＴＩを行うことができる。
【０３１１】
図２９に示されたように、本発明の一実施例に係る放送信号受信装置は、初期値を設定することができる（Ｓ２９０００）。すなわち、本発明の一実施例に係る放送信号受信装置は、１番目のＴＩブロックに対してＴＤＩ過程を行う前に、ＴＩルールを用いて、ＴＩ過程で無視された（またはスキップされた）メモリインデックスに対応するセル値をゼロまたは識別値にセットすることができる。
【０３１２】
その後、本発明の一実施例に係る放送信号受信装置は、臨時ＴＩメモリ−インデックスを生成することができる（Ｓ２９１００）。本発明の一実施例に係る放送信号受信装置は、入力される１番目のＴＩブロックに対して、送信端のＴＩの１番目の逆過程としてダイアゴナル読み出し動作を行うことができる。その後、本発明の一実施例に係る放送信号送信装置は、生成されたＴＩメモリ−インデックスを評価（ｅｖａｌｕａｔｅ）することができる（Ｓ２９２００）。その後、本発明の一実施例に係る放送信号送信装置は、最終ＴＩメモリ−インデックスを生成することができる（Ｓ２９３００）。
【０３１３】
図２９に示されたフローチャートは、図２６乃至図２８で説明したＴＤＩアウトプットメモリインデックスを生成する過程に対応し、設計者の意図に応じて変更可能である。
【０３１４】
図３０は、本発明の一実施例に係る放送信号送信方法のフローチャートである。
【０３１５】
本発明の一実施例に係る放送信号送信装置は、複数のＤＰを介して伝送されるＤＰデータをＦＥＣエンコーディングすることができる（Ｓ３００００）。上述したように、各ＤＰは、少なくとも１つのサービスまたは少なくとも１つのサービスコンポーネントを伝送することができる。具体的なエンコーディング方法は、図１、図５又は図１４で説明した通りである。
【０３１６】
その後、本発明の一実施例に係る放送信号送信装置は、エンコーディングされたＤＰデータをコンステレーションにマッピングすることができる（Ｓ３０１００）。この場合、本発明の一実施例に係る放送信号送信装置は、マッピングされたＤＰデータに対してＭＩＭＯプロセシングを行うことができる。具体的な過程は、図１、図５又は図１４で説明した通りである。
【０３１７】
その後、本発明の一実施例に係る放送信号送信装置は、エンコーディングされたＤＰデータをＤＰレベルでタイムインターリービングすることができる（Ｓ３０２００）。この場合、タイムインターリービングは、スキップ動作（ｓｋｉｐｐｉｎｇ  ｏｐｅｒａｔｉｏｎ）に基づいて行うことができる。具体的なタイムインターリービング方法は、図１６乃至図１８及び図２２乃至図２５で説明した通りである。
【０３１８】
その後、本発明の一実施例に係る放送信号送信装置は、インターリービングされたＤＰデータを含む少なくとも１つの信号フレームを生成することができる（Ｓ３０３００）。具体的な内容は、図１又は図６で説明した通りである。
【０３１９】
その後、本発明の一実施例に係る放送信号送信装置は、生成された少なくとも１つの信号フレームをＯＦＤＭ方式で変調することができる（Ｓ３０４００）。具体的な内容は、図１又は図７で説明した通りである。
【０３２０】
その後、本発明の一実施例に係る放送信号送信装置は、変調された少なくとも１つの信号フレームを含む放送信号を伝送することができる（Ｓ３０５００）。具体的な内容は、図１又は図７で説明した通りである。
【０３２１】
図３１は、本発明の一実施例に係る放送信号受信方法のフローチャートである。
【０３２２】
図３１は、図３０で説明した放送信号送信方法の逆過程に該当する。
【０３２３】
本発明の一実施例に係る放送信号受信装置は、少なくとも１つの放送信号を受信し（Ｓ３１０００）、受信した少なくとも１つの放送信号をＯＦＤＭ（Ｏｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式で復調することができる（Ｓ３１１００）。具体的な過程は、図８で説明した通りである。
【０３２４】
その後、本発明の一実施例に係る放送信号受信装置は、復調された少なくとも１つの放送信号から少なくとも１つの信号フレームを獲得することができる（Ｓ３１２００）。具体的な内容は、上述した通りである。
【０３２５】
その後、本発明の一実施例に係る放送信号受信装置は、パーシングされた少なくとも１つの信号フレームに含まれたＤＰデータをタイムデインターリービングすることができる（Ｓ３１３００）。この場合、タイムデインターリービングは、スキップ動作（ｓｋｉｐｐｉｎｇ  ｏｐｅｒａｔｉｏｎ）に基づいて行うことができる。具体的なタイムデインターリービング方法は、図１９乃至図２１及び図２６乃至図２９で説明した通りである。
【０３２６】
その後、本発明の一実施例に係る放送信号受信装置は、ＤＰデータをデマッピングすることができる（Ｓ３１４００）。具体的な処理過程は、図８又は図１１及び図１５で説明した通りである。
【０３２７】
デマッピングされたＤＰデータをデコーディングして所望のサービス又はサービスコンポーネントを獲得することができる（Ｓ３１５００）。上述したように、各ＤＰデータは、当該ＤＰ経路を介してそれぞれ処理可能であり、具体的な処理過程は、図８又は図１１及び図１５で説明した通りである。
〔発明を実施するための形態〕
【０３２８】
上述したように、上記発明を実施するための最良の形態で関連する事項を記述した。
【産業上の利用可能性】
【０３２９】
上述したように、本発明は、デジタル放送送受信装置又はシステムに全体的又は部分的に適用可能である。
【０３３０】
また、本発明の当業者は、本発明の範囲内で様々な変形又は変更を適用することができる。すなわち、本発明は、上述した変更及び変形を含むことができ、当該変更及び変形は、特許請求の範囲及びそれと同一のものの範囲を逸脱しない。
【図１】
2016524374.tif 000006
【図２】
2016524374.tif 000007
【図３】
2016524374.tif 000008
【図４】
2016524374.tif 000009
【図５】
2016524374.tif 000010
【図６】
2016524374.tif 000011
【図７】
2016524374.tif 000012
【図８】
2016524374.tif 000013
【図９】
2016524374.tif 000014
【図１０】
2016524374.tif 000015
【図１１】
2016524374.tif 000016
【図１２】
2016524374.tif 000017
【図１３】
2016524374.tif 000018
【図１４】
2016524374.tif 000019
【図１５】
2016524374.tif 000020
【図１６】
2016524374.tif 000021
【図１７】
2016524374.tif 000022
【図１８】
2016524374.tif 000023
【図１９】
2016524374.tif 000024
【図２０】
2016524374.tif 000025
【図２１】
2016524374.tif 000026
【図２２】
2016524374.tif 000027
【図２３】
2016524374.tif 000028
【図２４】
2016524374.tif 000029
【図２５】
2016524374.tif 000030
【図２６】
2016524374.tif 000031
【図２７】
2016524374.tif 000032
【図２８】
2016524374.tif 000033
【図２９】
2016524374.tif 000034
【図３０】
2016524374.tif 000035
【図３１】
2016524374.tif 000036
【国際調査報告】
2016524374.tif 000037
2016524374.tif 000038