(57)【要約】  イーサネットシステムのためのデータ支援型タイミング回復の方法が開示される。第１のデバイスは、第２のデバイスと擬似ランダム数シーケンスを交渉し、第２のデバイスからデータ信号を受信する。第１のデバイスは、第１のトレーニングシーケンスを回復するために受信データ信号をサンプリングする。第１のデバイスはまた、擬似ランダム数シーケンスに基づいて第２のトレーニングシーケンスを生成する。次に、第２のトレーニングシーケンスは、第１のトレーニングシーケンスと同期される。同期された第２のトレーニングシーケンスは、第１のデバイスの受信クロック信号を第２のデバイスから受信されたデータ信号とアラインするために使用される。【選択図】図１
2016515321.tif 000002
【特許請求の範囲】
【請求項１】
第１のデバイスによって行われるタイミング回復の方法であって、
第２のデバイスと擬似ランダム数シーケンスを交渉することと、
第１のトレーニングシーケンスを回復するために前記第２のデバイスから受信されたデータ信号をサンプリングすることと、
前記擬似ランダム数シーケンスに基づいて第２のトレーニングシーケンスを生成することと、
前記第２のトレーニングシーケンスを前記第１のトレーニングシーケンスと同期することと、
前記同期された第２のトレーニングシーケンスを用いて前記第１のデバイスの受信クロック信号を前記受信データ信号とアラインすることと
を備える方法。
【請求項２】
前記第２のトレーニングシーケンスを前記第１のトレーニングシーケンスと同期することは、
前記第１のトレーニングシーケンスを前記第２のトレーニングシーケンスと比較することと、
前記比較することに基づいて前記第２のトレーニングシーケンスを反復的に調整することと
を備える、請求項１に記載の方法。
【請求項３】
前記第１のトレーニングシーケンスを前記第２のトレーニングシーケンスと比較することは、
前記第１のトレーニングシーケンスと前記第２のトレーニングシーケンスとの間のピーク相関を決定すること
を備え、前記ピーク相関は、前記第１のトレーニングシーケンスおよび前記第２のトレーニングシーケンス内の一致するビットの数と、前記擬似ランダム数シーケンスの隣接ビット間の変動の度合いとに基づく、請求項２に記載の方法。
【請求項４】
前記ピーク相関を決定することは、
閾値数のデータサイクルにわたって前記第１のトレーニングシーケンスの各ビットを前記第２のトレーニングシーケンスの２つ以上のビットと比較すること
を備える、請求項３に記載の方法。
【請求項５】
前記第２のトレーニングシーケンスを反復的に調整することは、
前記閾値数のデータサイクルの後にひとつもピーク相関が検出されない場合、前記第２のトレーニングシーケンスを生成するアドレスポインタをインクリメントすること
を備える、請求項４に記載の方法。
【請求項６】
前記第２のトレーニングシーケンスは、前記ピーク相関が検出されると、前記第１のトレーニングシーケンスと同期される、請求項３に記載の方法。
【請求項７】
前記受信クロック信号は、前記第２のデバイスから受信された前記データ信号をサンプリングするためのものである、請求項１に記載の方法。
【請求項８】
前記受信クロック信号をアラインすることは、  
前記第１のトレーニングシーケンスと前記同期された第２のトレーニングシーケンス間のタイミング誤差を決定することと、
前記タイミング誤差に基づいて前記受信クロック信号を調整することと
を備える、請求項１に記載の方法。
【請求項９】
前記タイミング誤差は、ミュラー−ミュラータイミング誤差を備える、請求項８に記載の方法。
【請求項１０】
前記タイミング誤差を決定することは、
前記第１のトレーニングシーケンスと前記同期された第２のトレーニングシーケンスとの間の前記タイミング誤差に対応する誤差信号を生成すること
を備える、請求項８に記載の方法。
【請求項１１】
ループフィルタを用いて前記誤差信号をフィルタリングすることと、
前記受信クロック信号におけるジッタを制限するために前記ループフィルタの１つまたは複数のパラメータを調整することと
をさらに備える、請求項１０に記載の方法。
【請求項１２】
前記ループフィルタの１つまたは複数のパラメータを調整することは、
閾値時間量が経過した後に前記ループフィルタの前記１つまたは複数のパラメータの値を減少させること
を備える、請求項１１に記載の方法。
【請求項１３】
前記データ信号をサンプリングすることは、
フィードフォワード等化を用いて前記受信データ信号のシンボル間干渉を緩和すること
を備える、請求項１に記載の方法。
【請求項１４】
プログラム命令を含むコンピュータ可読記憶媒体であって、前記プログラム命令は、第１のデバイスのプロセッサによって実行されると、
第２のデバイスと擬似ランダム数シーケンスを交渉することと、
第１のトレーニングシーケンスを回復するために、前記第２のデバイスから受信されたデータ信号をサンプリングすることと、
前記擬似ランダム数シーケンスに基づいて第２のトレーニングシーケンスを生成することと、
前記第２のトレーニングシーケンスを前記第１のトレーニングシーケンスと同期することと、
前記同期された第２のトレーニングシーケンスを用いて前記第１のデバイスの受信クロック信号を前記受信データ信号とアラインすることと
を前記第１のデバイスに行わせる、コンピュータ可読記憶媒体。
【請求項１５】
前記第２のトレーニングシーケンスを前記第１のトレーニングシーケンスと同期する前記プログラム命令の実行は、
前記第１のトレーニングシーケンスを前記第２のトレーニングシーケンスと比較することと、
前記比較に基づいて前記第２のトレーニングシーケンスを反復的に調整することと
を前記第１のデバイスに行わせる、請求項１４に記載のコンピュータ可読記憶媒体。
【請求項１６】
前記第１のトレーニングシーケンスを前記第２のトレーニングシーケンスと比較する前記プログラム命令の実行は、
前記第１のトレーニングシーケンスと前記第２のトレーニングシーケンスとの間のピーク相関を決定すること
を前記第１のデバイスに行わせ、前記ピーク相関は、前記第１のトレーニングシーケンスおよび前記第２のトレーニングシーケンス内の一致するビットの数と、前記擬似ランダム数シーケンスの隣接ビット間の変動の度合いとに基づく、請求項１５に記載のコンピュータ可読記憶媒体。
【請求項１７】
前記ピーク相関を決定する前記プログラム命令の実行は、
閾値数のデータサイクルにわたって前記第１のトレーニングシーケンスの各ビットを前記第２のトレーニングシーケンスの２つ以上のビットと比較すること
を前記第１のデバイスに行わせる、請求項１６に記載のコンピュータ可読記憶媒体。
【請求項１８】
前記第２のトレーニングシーケンスを反復的に調整する前記プログラム命令の実行は、
前記閾値数のデータサイクルの後にひとつもピーク相関が検出されない場合、前記第２のトレーニングシーケンスを生成するために使用されるアドレスポインタをインクリメントすること
を前記第１のデバイスに行わせる、請求項１７に記載のコンピュータ可読記憶媒体。
【請求項１９】
前記第２のトレーニングシーケンスは、前記ピーク相関が検出されると、前記第１のトレーニングシーケンスと同期される、請求項１６に記載のコンピュータ可読記憶媒体。
【請求項２０】
前記受信クロック信号は、前記第２のデバイスから受信された前記データ信号をサンプリングするために使用される、請求項１４に記載のコンピュータ可読記憶媒体。
【請求項２１】
前記受信クロック信号をアラインする前記プログラム命令の実行は、
前記第１のトレーニングシーケンスと前記同期された第２のトレーニングシーケンスとの間のタイミング誤差を決定することと
前記タイミング誤差に基づいて前記受信クロック信号を調整することと
を前記第１のデバイスに行わせる、請求項１４に記載のコンピュータ可読記憶媒体。
【請求項２２】
前記タイミング誤差は、ミュラー−ミュラータイミング誤差を備える、請求項２１に記載のコンピュータ可読記憶媒体。
【請求項２３】
前記タイミング誤差を決定する前記プログラム命令の実行は、
前記第１のトレーニングシーケンスと前記同期された第２のトレーニングシーケンスとの間の前記タイミング誤差に対応する誤差信号を生成すること
を前記第１のデバイスに行わせる、請求項２１に記載のコンピュータ可読記憶媒体。
【請求項２４】
前記誤差信号をフィルタリングすることと、
前記受信クロック信号におけるジッタを制限するためにループフィルタの１つまたは複数のパラメータを調整することと
を前記第１のデバイスに行わせるプログラム命令をさらに備える、請求項２３に記載のコンピュータ可読記憶媒体。
【請求項２５】
デバイスであって、
別のデバイスと擬似ランダム数シーケンスを交渉するためのプロセッサと、
第１のトレーニングシーケンスを回復するために前記別のデバイスから受信されたデータ信号をサンプリングするためのアナログ／デジタル変換器（ＡＤＣ）と、
前記擬似ランダム数シーケンスに基づいて第２のトレーニングシーケンスを生成するためのトレーニングシーケンス生成器と、
前記第２のトレーニングシーケンスを前記第１のトレーニングシーケンスと同期するためのデータ同期回路と、
前記同期された第２のトレーニングシーケンスを用いて前記デバイスの受信クロック信号を前記受信データ信号とアラインするためのタイミングアライメント回路と
を備えるデバイス。
【請求項２６】
前記データ同期回路は、
前記第１のトレーニングシーケンスを前記第２のトレーニングシーケンスと比較するためのピーク検出回路と、
前記比較に基づいて前記第２のトレーニングシーケンスを反復的に調整するためのデータ調整回路と
を備える、請求項２５に記載のデバイス。
【請求項２７】
前記ピーク検出回路は、
複数の一致値を生成するために、前記第１のトレーニングシーケンスの各ビットを前記第２のトレーニングシーケンスの２つ以上のビットと比較するための複数の比較器と、
前記複数の一致値に少なくとも部分的に基づいて、前記第１のトレーニングシーケンスと前記第２のトレーニングシーケンスとの間のピーク相関を決定するためのピーク検出論理と
を備える、請求項２６に記載のデバイス。
【請求項２８】
前記ピーク相関は、前記第１のトレーニングシーケンスおよび前記第２のトレーニングシーケンス内の一致するビットの数と、前記擬似ランダム数シーケンスの隣接ビット間の変動の度合いとに基づく、請求項２７に記載のデバイス。
【請求項２９】
前記第２のトレーニングシーケンスは、前記ピーク相関が検出されると、前記第１のトレーニングシーケンスと同期される、請求項２７に記載のデバイス。
【請求項３０】
前記データ調整回路は、
前記第２のトレーニングシーケンスのビットを前記ピーク検出回路に連続して出力するためのメモリと、
閾値数のデータサイクルの後にひとつもピーク相関が検出されない場合、前記メモリのアドレスポインタをインクリメントするためのアドレスカウンタと
を備える、請求項２６に記載のデバイス。
【請求項３１】
前記タイミングアライメント回路は、
前記第１のトレーニングシーケンスと前記同期された第２のトレーニングシーケンスとの間のタイミング誤差を決定するための、および、前記タイミング誤差に対応する誤差信号を出力するための誤差検出回路と、
前記誤差信号に応答して前記受信クロック信号を調整するための電圧制御型発振器と
を備える、請求項２６に記載のデバイス。
【請求項３２】
前記誤差検出回路は、ミュラー−ミュラータイミング誤差検出回路を備える、請求項３１に記載のデバイス。
【請求項３３】
前記タイミングアライメント回路は、
前記誤差検出回路から出力された前記誤差信号をフィルタリングするためのループフィルタ
をさらに備え、前記ループフィルタは、前記受信クロック信号におけるジッタを制限するための１つまたは複数の調整可能パラメータを含む、請求項３１に記載のデバイス。
【請求項３４】
前記ループフィルタは、比例経路および積分経路を有する２次ループフィルタである、請求項３３に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本実施形態は一般に、非同期通信システムにおけるタイミング回復に関し、具体的には、高速イーサネット（登録商標）システムにおけるデータ支援型タイミング回復に関する。
【背景技術】
【０００２】
[0002]  タイミング回復は、多くのイーサネットシステムの重要な機能である。典型的にデータは非同期方式で（すなわち、付随のクロック信号なしで）あるデバイスから別のデバイスに送信されるため、受信（ＲＸ）デバイスは、受信データ信号と、周波数アラインされているだけでなく位相アラインもされている内部クロック信号を生成する。例えば、データが１００ＭＨｚのクロック信号を用いて送信（ＴＸ）デバイスによって送信される場合、ＲＸデバイスは、理想では、受信データ信号をサンプリングするために、ローカルの１００ＭＨｚクロックを使用するだろう。しかしながら、ＲＸデバイスは、その発振器および／または伝送経路におけるドリフトを補正するために、ローカルクロック信号の周波数を調整しなければならない可能性がある。例えば、ローカルクロック信号の位相は、ＲＸデバイスが各データシンボルをそのピークでサンプリングするために（例えば、シンボル間干渉の影響を減らすために）それが受信データ信号とアラインされるよう調整されうる。
【０００３】
[0003]  高周波数データレートは、より短いシンボル（ピーク）持続時間と相関させられ、それによって、ＲＸデバイスが受信データ信号を正確にサンプリングすることができるより小さいウィンドウを提供する。シンボル間干渉（ＩＳＩ）はまた、より高い周波数ではより顕著である。したがって、データレートが増加するにつれ、精確かつ正確なタイミング回復回路に対する必要性も高まる。
【発明の概要】
【０００４】
[0004]  この発明の概要は、続く発明の詳細な説明においてさらに説明される概念の抜粋を簡略化された形式で紹介するために与えられる。この発明の概要は、請求項に記載の主題の重要な特徴または本質的な特徴を識別することが意図されておらず、請求項に記載の主題の適用範囲を制限することも意図されていない。
【０００５】
[0005]  デバイスおよび動作の方法が開示され、それは、別のデバイスから受信されたデータ信号からのタイミング情報の回復を支援しうる。いくつかの実施形態では、デバイスは、別のデバイスと擬似ランダム数シーケンスを交渉するための回路（例えば、受信機またはプロセッサ）と、第１のトレーニングシーケンスを回復するために他のデバイスから受信されたデータ信号をサンプリングするためのアナログ／デジタル変換器と、擬似ランダム数シーケンスに基づいて第２のトレーニングシーケンスを生成するためのトレーニングシーケンス生成器と、第２のトレーニングシーケンスを第１のトレーニングシーケンスと同期するためのデータ同期回路と、同期された第２のトレーニングシーケンスを用いて、デバイスの受信クロック信号を受信データ信号とアラインするためのタイミングアライメント回路とを含む。
【０００６】
[0006]  データ同期回路は、第１のトレーニングシーケンスを第２のトレーニングシーケンスと比較するためのピーク検出回路と、この比較に基づいて第２のトレーニングシーケンスを反復的に調整するデータ調整回路とを含みうる。ピーク検出回路は、複数の一致値（match value）を生成するために第１のトレーニングシーケンスの各ビットを第２のトレーニングシーケンスの２つ以上のビットと比較するための複数の比較器と、複数の一致値に少なくとも部分的に基づいて第１のトレーニングシーケンスと第２のトレーニングシーケンスとの間のピーク相関を決定するためのピーク検出論理とを含みうる。いくつかの実施形態では、ピーク相関は、第１のトレーニングシーケンスおよび第２のトレーニングシーケンス内の一致するビットの数と、擬似ランダム数シーケンスの隣接ビット間の変動の度合い（degree of variation）とに基づきうる。
【０００７】
[0007]  いくつかの実施形態について、データ調整回路は、第２のトレーニングシーケンスのビットをピーク検出回路に連続して出力するメモリを含み、閾値数のデータサイクルの後にひとつもピーク相関が検出されない場合にメモリのアドレスポインタをインクリメントするためのアドレスカウンタを含みうる。
【０００８】
[0008]  いくつかの実施形態について、タイミングアライメント回路は、第１のトレーニングシーケンスと、同期された第２のトレーニングシーケンスとの間のタイミング誤差を決定するため、および、このタイミング誤差に対応する誤差信号を出力するための誤差検出回路と、この誤差信号に応答して受信クロック信号を調整するための電圧制御型発振器とを含みうる。
【０００９】
[0009]  動作中、デバイスは、第２のデバイスと擬似ランダム数シーケンスを交渉し、第１のトレーニングシーケンスを回復するために第２のデバイスから受信されたデータ信号をサンプリングし、擬似ランダム数シーケンスに基づいて第２のトレーニングシーケンスを生成し、第２のトレーニングシーケンスを第１のトレーニングシーケンスと同期し、第１のデバイスの受信クロック信号を、同期された第２のトレーニングシーケンスを用いて受信データ信号とアラインしうる。
【００１０】
[0010]  いくつかの実施形態について、デバイスは、第１のトレーニングシーケンスを第２のトレーニングシーケンスと比較し、次いで、この比較に基づいて第２のトレーニングシーケンスを反復的に調整することで、第２のトレーニングシーケンスを第１のトレーニングシーケンスと同期しうる。デバイスは、第１のトレーニングシーケンスと第２のトレーニングシーケンスとの間のピーク相関を決定し得、ピーク相関は、第１のトレーニングシーケンスおよび第２のトレーニングシーケンス内の一致するビットの数と、擬似ランダム数シーケンスの隣接ビット間の変動の度合いとに基づきうる。一例では、デバイスは、閾値数のデータサイクルにわたって、第１のトレーニングシーケンスの各ビットを第２のトレーニングシーケンスの２つ以上のビットと比較することによってピーク相関値を決定しうる。
【００１１】
[0011]  本実施形態は、例として例示され、添付の図面の図によって制限されるものと意図されない。
【図面の簡単な説明】
【００１２】
【図１】図１は、いくつかの実施形態に係る、タイミング回復システムのブロック図を示す。
【図２】図２は、いくつかの実施形態に係る、例示的なタイミング回復動作を描写する実例となるフローチャートである。
【図３】図３は、いくつかの実施形態に係る、データ同期回路のブロック図を示す。
【図４】図４は、いくつかの実施形態に係る、例示的なデータ同期動作を描写する実例となるフローチャートである。
【図５】図５は、いくつかの実施形態に係る、例示的な擬似ランダム数シーケンスを示す。
【図６】図６は、他の実施形態に係る、データ同期回路のブロック図を示す。
【図７Ａ】図７Ａは、いくつかの実施形態に係る、別の例示的なデータ同期動作を描写する実例となるフローチャートである。
【図７Ｂ】図７Ｂは、いくつかの実施形態に係る、別の例示的なデータ同期動作を描写する実例となるフローチャートである。
【図８】図８は、いくつかの実施形態に係る、タイミングアライメント回路のブロック図を示す。
【図９】図９は、いくつかの実施形態に係る、調整可能ループフィルタのブロック図を示す。
【図１０】図１０は、いくつかの実施形態に係る、例示的なループパラメータ調整動作を描写する実例となるフローチャートである。
【図１１】図１１は、いくつかの実施形態に係る、通信デバイスのブロック図である。
【発明を実施するための形態】
【００１３】
[0023]  以下の説明では、本開示の完全な理解を与えるために、特定の構成要素、回路、およびプロセスの例といった多数の特定の詳細が示される。本明細書で使用される場合、「結合された」という用語は、直接接続されること、または、１つまたは複数の介在構成要素または回路を通じて接続されることを意味する。また、以下の説明では、説明上、本実施形態の完全な理解を与えるために特定の専門用語が示される。しかしながら、これらの特定の詳細が本実施形態を実施するのに必要とされない可能性があることは当業者には明らかとなるであろう。他の事例では、本開示を曖昧にしないたために、周知の回路およびデバイスがブロック図の形式で示される。本明細書に説明される様々なバスを通して供給される信号はいずれも、他の信号と時間多重化され、１つまたは複数の共通バスを通して供給されうる。追加的に、回路素子またはソフトウェアブロック間の配線は、バスとしてまたは単一信号線として示されうる。バスの各々は代替的に単一信号線であり得、単一信号線の各々は代替的にバスであり得、単一の線またはバスは、構成要素間の通信のための物理的または論理的な無数のメカニズムのうちの任意の１つまたは複数を表しうる。
【００１４】
[0024]  図１は、いくつかの実施形態に係る、タイミング回復システム１００のブロック図を示す。タイミング回復システム１００は、データ通信ネットワークのＲＸデバイスにおいて実現されうる。タイミング回復システム１００は、アナログ／デジタル変換器（ＡＤＣ）１１０、トレーニングシーケンス（ＴＳ）生成器１２０、データ同期回路１３０、およびタイミングアライメント回路１４０を含む。ＡＤＣ１１０は、データ信号を（例えば、ＴＸデバイスから）受信するための入力を含み、受信データ信号から得られたサンプルに基づいて受信トレーニングシーケンス（ＴＳＲ）を出力する。ＴＳ生成器１２０は、ローカルに生成されたトレーニングシーケンス（ＴＳＬ）を出力する。いくつかの実施形態では、受信トレーニングシーケンスＴＳＲおよびローカルトレーニングシーケンスＴＳＬの両方は、同一の擬似ランダム（ＰＮ）数シーケンスに基づく。例えば、ＲＸデバイスは、使用されることとなるＰＮシーケンスを、ＴＸデバイスと交渉しうる。
【００１５】
[0025]  データ同期回路１３０は、受信トレーニングシーケンスＴＳＲおよびローカルトレーニングシーケンスＴＳＬをそれぞれＡＤＣ１１０およびＴＳ生成器１２０から受信し、それに応答して、同期トレーニングシーケンス（ＴＳＳ）を生成する。いくつかの実施形態について、同期トレーニングシーケンスＴＳＳは、受信トレーニングシーケンスＴＳＲと「粗く」アラインされうる。例えば、データ同期回路１３０は、ローカルトレーニングシーケンスＴＳＬを受信トレーニングシーケンスＴＳＲと比較して、タイミング回復システム１００が、ローカルトレーニングシーケンスＴＳＬおよび受信トレーニングシーケンスＴＳＲの両方における同一のビットシーケンスをおおまかに（roughly）追跡しているかどうかを決定しうる。トレーニングシーケンスＴＳＬおよびＴＳＲから読み取られているビットシーケンスが粗くさえも（at least coarsely）アラインされていない場合、ＲＸデバイスの受信クロックを受信データ信号とアラインすることは極めて困難でありうる（不可能ではないにしても）。ゆえに、データ同期回路１３０は、受信トレーニングシーケンスＴＳＲを追跡するようにローカルトレーニングシーケンスＴＳＬを調整しうる。
【００１６】
[0026]  タイミングアライメント回路１４０は、受信トレーニングシーケンスＴＳＲおよび同期トレーニングシーケンスＴＳＳをそれぞれＡＤＣ１１０およびデータ同期回路１３０から受信するための入力を含み、同期クロック信号を出力する。いくつかの実施形態について、同期クロック信号は、サンプルが各シンボル期間の中心（例えば、ピーク）で得られうるように受信データ信号とアラインされうる。例えば、タイミングアライメント回路１４０は、受信トレーニングシーケンスＴＳＲを同期トレーニングシーケンスＴＳＳと比較して、受信データ信号から得られたサンプルにおけるタイミング誤差を決定しうる。次に、このタイミング誤差は、ＲＸデバイス内の受信クロック（すなわち、同期クロック信号）のタイミングパラメータ（例えば、ジッタ、周波数、および／または位相オフセット）を調整するために使用されうる。
【００１７】
[0027]  図２は、いくつかの実施形態に係る、例示的なタイミング回復動作２００を描写する実例となるフローチャートである。図１も参照すると、動作２００において、ＲＸデバイスは、最初に、ＴＸデバイスとＰＮシーケンスを交渉する（２１０）。ＰＮシーケンスは、ＲＸデバイスの受信クロックをＴＸデバイスからの受信データ信号と同期するために使用されることとなるそれぞれのトレーニングシーケンスを生成するために、ＲＸデバイスおよびＴＸデバイスの両方によって使用されうる。例えば、ＰＮシーケンスは、最大長のシフトレジスタ（ＲＸおよびＴＸデバイス内の）によって生成され得、シフトレジスタによって繰り返し（例えば、１６３８４個のシンボルごとに）出力されうる。例えば、ＲＸデバイスがＴＸデバイスによって送信されているＰＮシーケンスについての知識を得るために、シフトレジスタの初期状態が、自動交渉プロシージャ中にＲＸデバイスとＴＸデバイスとの間で交換されうる。
【００１８】
[0028]  タイミング回復システム１００は、ＴＸデバイスからＰＮシーケンスを表すデータ信号を受信し（２２０）、この受信データ信号からトレーニングシーケンスＴＳＲを回復する（２３０）。いくつかの実施形態について、ＰＮシーケンスは、２レベル位相振幅変調（２−ＰＡＭ）を用いて符号化されうる。したがって、ＡＤＣ１１０は、トレーニングシーケンスＴＳＲを回復する目的で受信データ信号をサンプリングするために使用されうる。例えば、ＡＤＣ１１０は、ＲＸデバイスのローカル受信クロック信号（簡潔さのため示されない）に応答して、データ信号をサンプリングしうる。しかしながら、非同期データ転送の性質により、受信クロック信号は、最初は、受信データ信号とアラインされていない可能性がある。
【００１９】
[0029]  タイミング回復システム１００はまた、受信トレーニングシーケンスＴＳＲを生成するために使用される同一のＰＮシーケンスに基づいてローカルトレーニングシーケンスＴＳＬを生成しうる（２４０）。具体的には、ＴＳ生成器１２０は、上述されたように、ＰＮシーケンス交渉中にＲＸデバイスとＴＸデバイスとの間で交換される情報に基づいてローカルトレーニングシーケンスＴＳＬを生成しうる。いくつかの実施形態について、ＴＳ生成器１２０は、ＰＮシーケンスが事前ロードされているシフトレジスタに対応しうる。ゆえに、ＴＳ生成器１２０は、単に、受信トレーニングシーケンスＴＳＲを生成するために使用されるシフトレジスタ（ＴＸデバイス内の）の初期状態に基づいてローカルトレーニングシーケンスＴＳＬを出力しうる。
【００２０】
[0030]  次に、タイミング回復システム１００は、ローカルトレーニングシーケンスＴＳＬを受信トレーニングシーケンスＴＳＲと同期する（２５０）。上述したように、トレーニングシーケンスＴＳＲおよびＴＳＬは、それぞれＴＸデバイスおよびＲＸデバイス内のシフトレジスタによって繰り返し出力されるＰＮシーケンスに対応しうる。これらシフトレジスタの初期状態は同一でありうるが、ＴＳＲおよびＴＳＬの実際のビットシーケンスは、タイミング回復システム１００によって認識される際、異なりうる。具体的には、多数の要因（例えば、ジッタ、遅延、干渉、等）が、ＴＸデバイスから受信されるデータ信号を変えうるか、そうでなければそれらに影響を与えうる。例えば、伝送媒体（例えば、ＴＸデバイスとＲＸデバイスとの間の）に沿った干渉は、受信トレーニングシーケンスＴＳＲの１つまたは複数のビットが回復不能となるようにデータ信号を変えうる。したがって、ＴＳＬのビットシーケンスがＴＳＲのビットシーケンスと最初にアラインされるようにＴＳ生成器１２０の出力をＡＤＣ１１０の出力と時間調整する（time）ことは極めて困難でありうる。
【００２１】
[0031]  いくつかの実施形態について、データ同期回路１３０は、ローカルトレーニングシーケンスＴＳＬを受信トレーニングシーケンスＴＳＲと比較し、発見されたあらゆる不一致に基づいてＴＳＬを調整する。ローカルトレーニングシーケンスＴＳＬが受信トレーニングシーケンスＴＳＲと同期された時点で、データ同期回路１３０は、同期トレーニングシーケンスＴＳＳとしてＴＳＬを出力しうる。いくつかの実施形態について、データ同期回路１３０は、ＴＳＬのビットシーケンスがＴＳＲのビットシーケンスを追跡するまで、ローカルトレーニングシーケンスＴＳＬを反復的に調整する。例えば、伝送経路に沿った干渉により、受信トレーニングシーケンスＴＳＲのビットの第１のセットは、ローカルトレーニングシーケンスＴＳＬのビットの第１のセットに一致することも一致しないこともありうる。しかしながら、ローカルトレーニングシーケンスＴＳＬが最初に生成されるため、それは、受信トレーニングシーケンスＴＳＲと一致するように調整されうる。ゆえに、受信トレーニングシーケンスＴＳＲがローカルトレーニングシーケンスＴＳＬと同期していない（out of sync）場合、データ同期回路１３０は、それがＴＳＲの対応ビットシ−ケンスと一致するまでＴＳＬのビットシーケンスを「逓増（step-up）」させうる。
【００２２】
[0032]  ローカルトレーニングシーケンスＴＳＬが受信トレーニングシーケンスＴＳＲと同期された後、タイミング回復システム１００は、同期トレーニングシーケンス（例えば、ＴＳＳ）を使用して、ローカル受信クロックを受信データ信号とアラインする（２６０）。例えば、ＴＳＳがＴＳＲと同期されるため、ＴＳＳの個々のビット値は、ＴＳＲにおける対応ビットのシンボルピークを識別するための「理想的な」基準値として使用されうる。いくつかの実施形態について、タイミングアライメント回路１４０は、同期トレーニングシーケンスＴＳＳを受信トレーニングシーケンスＴＳＲと比較して、後にローカル受信クロック信号の位相および／または周波数を補正するために使用されうるタイミング誤差を決定しうる。
【００２３】
[0033]  図３は、図１のデータ同期回路１３０の一実施形態であるデータ同期回路３００のブロック図を示す。データ同期回路３００は、ピーク検出回路３１０およびデータ調整回路３２０を含み、図３では、ＡＤＣ１１０およびＴＳ生成器１２０に結合されているものとして示される。上述したように、ＡＤＣ１１０は、受信トレーニングシーケンスＴＳＲを回復するために受信データ信号をサンプリングし、受信トレーニングシーケンスＴＳＲをピーク検出回路３１０に出力する。ＴＳ生成器１２０は、ローカルトレーニングシーケンスＴＳＬをデータ調整回路３２０に出力する。いくつかの実施形態について、データ調整回路３２０は、ＡＤＣ１１０によって出力された受信トレーニングシーケンスＴＳＲと調和して（in rhyhm with）、ローカルトレーニングシーケンスＴＳＬの個々のビットを連続して出力しうる。
【００２４】
[0034]  ピーク検出回路３１０は、ローカルトレーニングシーケンスＴＳＬおよび受信トレーニングシーケンスＴＳＲを、それぞれデータ調整回路３２０およびＡＤＣ１１０から受信するための入力を含み、ピーク検出信号を出力する。いくつかの実施形態について、ピーク検出回路３１０は、ローカルトレーニングシーケンスＴＳＬを受信トレーニングシーケンスＴＳＲと比較して、これら２つのトレーニングシーケンスＴＳＬとＴＳＲとの間の「ピーク相関」を検出しうる。ピーク相関は、図５に関連して以下でより詳細に説明されるように、（ｉ）受信トレーニングシーケンスＴＳＲ（および／またはローカルトレーニングシーケンスＴＳＬ）の一部のビット値の変動がビット変動閾値を満たすかまたはそれを超えたとき、ならびに（ｉｉ）ローカルトレーニングシーケンスＴＳＬおよび受信トレーニングシーケンスＴＳＲの対応ビット間の一致の数がビット一致閾値値を満たすかまたはそれを超えたときに検出されうる。具体的には、ピーク検出回路３１０は、受信トレーニングシーケンスＴＳＲとローカルトレーニングシーケンスＴＳＬとの間のピーク相関の検出を受けてピーク検出信号をアサートしうる。
【００２５】
[0035]  データ調整回路３２０は、ピーク検出信号に応答してローカルトレーニングシーケンスＴＳＬを調整しうる。いくつかの実施形態について、閾値数のデータサイクル（またはクロックサイクル）が経過した後にピーク検出信号がディアサート（de-asserted）のままである場合、データ調整回路３２０は、そのシーケンスの１つまたは複数のビットを「飛ばす（skip over）」ことで、ローカルトレーニングシーケンスＴＳＬを調整しうる。具体的には、データ調整回路３２０は、ローカルトレーニングシーケンスＴＳＬが現在追跡している交渉されたＰＮシーケンスの一部をインクリメントすることによって、ローカルトレーニングシーケンスＴＳＬを調整しうる。ローカルトレーニングシーケンスＴＳＬが受信トレーニングシーケンスＴＳＲと同期されると、ピーク検出回路３１０は、ピーク検出信号をアサートし、それに応答して、データ調整回路３２０は、同期トレーニングシーケンスＴＳＳを出力する。
【００２６】
[0036]  同期トレーニングシーケンスＴＳＳは、続いて、受信クロック信号を受信データ信号とアラインするために使用さるうる。例えば、同期トレーニングシーケンスＴＳＳが受信トレーニングシーケンスＴＳＲと同期される（例えば、粗くアラインされている）ため、データ調整回路３２０によって出力されるビットのシーケンスは、ＡＤＣ１１０によって出力されるビットのシーケンスと重なりうる（例えば、一致しうる）。ゆえに、タイミングアライメントは、同期トレーニングシーケンスＴＳＳを受信トレーニングシーケンスＴＳＲと比較することによって行われうる。
【００２７】
[0037]  図４は、いくつかの実施形態に係る、例示的なデータ同期動作４００を描写する実例となるフローチャートである。上述したように、本実施形態は、ＲＸデバイスが、ローカルトレーニングシーケンスＴＳＬを、ＴＸデバイスからの受信トレーニングシーケンスＴＳＲと粗くアラインすることを可能にする。図３も参照すると、動作４００では、データ同期回路３００は、最初に、ローカルトレーニングシーケンスＴＳＬを受信トレーニングシーケンスＴＳＲと比較する（４１０）。具体的には、ピーク検出回路３１０は、受信トレーニングシーケンスＴＳＲ（ＡＤＣ１１０から受信されるような）とローカルトレーニングシーケンスＴＳＬ（データ調整回路３２０から受信されるような）のビット単位の比較を行いうる。いくつかの実施形態について、ピーク検出回路３１０は、ローカルトレーニングシーケンスＴＳＬの各ビットを、受信トレーニングシーケンスＴＳＲの２つ以上のビットと比較しうる。
【００２８】
[0038]  次に、データ同期回路３００は、ローカルトレーニングシーケンスＴＳＬと受信トレーニングシーケンスＴＳＲとの間にピーク相関があるかどうかを決定する（４２０）。上述したように、ピーク相関は、（ｉ）受信トレーニングシーケンスＴＳＲ（および／またはローカルトレーニングシーケンスＴＳＬ）の一部のビット値間の変動がビット変動閾値を満たすかまたはそれを超えたとき、ならびに（ｉｉ）ローカルトレーニングシーケンスＴＳＬおよび受信トレーニングシーケンスＴＳＲの対応ビット間の一致の数がビット一致閾値値を満たすかまたはそれを超えたときに検出されうる。いくつかの実施形態について、ピーク検出回路３１０は、ピーク相関決定を行う前に、閾値数のデータサイクルの間、ＴＳＬとＴＳＲとの間の比較データを集めうる（４１０）。
【００２９】
[0039]  例えば、図５は、受信トレーニングシーケンスＴＳＲおよびローカルトレーニングシーケンスＴＳＬに対応する例示的なＰＮシーケンス５００を示す。受信トレーニングシーケンスＴＳＲは、第１の６ビット部分ＴＳＲＡと、第２の６ビット部分ＴＳＲＢとを含み、ローカルトレーニングシーケンスＴＳＬは、第１の６ビット部分ＴＳＬＡと第２の６ビット部分ＴＳＬＢとを含む。例示的なＰＮシーケンス５００について、ピーク決定動作は、受信トレーニングシーケンスＴＳＲおよびローカルトレーニングシーケンスＴＳＬの６ビット部分ごとに行われうる。より具体的には、第１の受信トレーニングシーケンス部分ＴＳＲＡに対応するビットシーケンス「１１１１１１」が、第１のローカルトレーニングシーケンス部分ＴＳＬＡに対応するビットシーケンス「１１１１１１」と比較される場合、６ビット比較はすべて一致となる。しかしながら、重なるシーケンス「１１１１１１」のビット値間に変動がないためピーク相関は示されない可能性がある（したがって、トレーニングシーケンスＴＳＲとＴＳＬとが、ＰＮシーケンス５００の同一の部分とアラインされているのか、偶然にもすべてが「１」なのかを決定することは困難でありうる）。
【００３０】
[0040]  反対に、第２の受信トレーニングシーケンス部分ＴＳＲＢおよび第２のローカルトレーニングシーケンス部分ＴＳＬＢに対応するビットシーケンス「１１００１０」は、このシーケンス「１１００１０」のビット値間の変動が３に等しい（例えば、シーケンス「１１００１０」のバイナリ値には３つの状態変化がある）ため、ピーク相関のインジケーションに帰着しうる。ゆえに、この例について変動閾値が３以下である場合、ＴＳＲＢとＴＳＬＢとの比較は、ピーク相関のインジケーションに帰着する。ゆえに、本実施形態によれば、トレーニングシーケンス部分のビット値間のより大きな変動は、受信トレーニングシーケンスＴＳＲとローカルトレーニングシーケンスＴＳＬとの間の一致がＴＳＲとＴＳＬとの同期からもたらされた可能性がより強いことを示し得、一方で、トレーニングシーケンス部分のビット値間のより小さい変動は、受信トレーニングシーケンスＴＳＲとローカルトレーニングシーケンスＴＳＬとの間の一致が偶然に起きた可能性がより強いことを示しうる。
【００３１】
[0041]  図４を再度参照すると、４２０においてテストされた際にひとつもピーク相関が検出されない場合、データ同期回路３００は、ローカルトレーニングシーケンスＴＳＬを調整し（４３０）、調整されたローカルトレーニングシーケンスＴＳＬを受信トレーニングシーケンスＴＳＲと比較しうる（４１０）。具体的には、データ調整回路３２０は、ローカルトレーニングシーケンスＴＳＬが現在追跡している交渉されたＰＮシーケンスの一部をインクリメントすることによって、ローカルトレーニングシーケンスＴＳＬを調整しうる。例えば、図５を再度参照すると、部分ＴＳＬＡの初期のビットシーケンスは、第１の受信トレーニングシーケンス部分ＴＳＲＡの対応ビットシーケンスよりも３データサイクルぶん先にある（例えば、ＰＮシーケンス５００に対して）。ゆえに、ローカルトレーニングシーケンスＴＳＬを受信トレーニングシーケンスＴＳＲと同期させる目的で、データ調整回路３２０は、第２のローカルトレーニングシーケンス部分ＴＳＬＢにおいて次の３ビットを飛ばしうる。いくつかの実施形態について、ローカルトレーニングシーケンスＴＳＬを調整するステップ（４３０）が反復的に行われ得、ここにおいて、データ調整回路３２０は、反復ごとに（例えば、ピーク相関決定が行われる度に）１データサイクルぶんＴＳＬをインクリメントする。
【００３２】
[0042]  ４２０においてテストされた際にピーク相関が見つかった時点で、データ同期回路３００は、同期トレーニングシーケンスＴＳＳを出力する（４４０）。具体的には、データ同期回路３２０は、同期トレーニングシーケンスＴＳＳをタイミングアライメント回路１４０に出力し得（図１も参照）、ここで、それは、次に、ＲＸデバイスの受信クロック信号を、ＴＸデバイスから受信されたデータ信号と精確にアラインするために使用されうる。いくつかの実施形態について、データ調整回路３２０は、調整されたローカルトレーニングシーケンスＴＳＬを同期トレーニングシーケンスＴＳＳとして出力しうる。
【００３３】
[0043]  図６は、図１のデータ同期回路１３０の別の実施形態であるデータ同期回路６００を示す。データ同期回路６００は、メモリ６１０、対応するカウンタ６３０（０）−６３０（３）のセットに結合された比較器６２０（０）−６２０（３）のセット、ピーク検出論理６４０、データサイクル（ＣＹＣ）カウンタ６５０、およびアドレス（ＡＤＲ）カウンタ６６０を含み、図６では、ＡＤＣ１１０およびＴＳ生成器１２０に結合しているものと示される。ＡＤＣ１１０は、受信データ信号をサンプリングし、このサンプリングに基づいてトレーニングシーケンスＴＳＲを出力する。いくつかの実施形態について、電圧制御型発振器（ＶＣＯ）６７０は、受信データ信号をサンプリングするために、ＡＤＣ１１０によって使用されるクロック信号を供給しうる。いくつかの実施形態について、ハード決定（ＨＤ）論理６８０は、受信トレーニングシーケンスＴＳＲの各データサンプルをバイナリ値（論理「１」または「０」のいずれか）に変換しうる。
【００３４】
[0044]  ＴＳ生成器１２０は、メモリ６１０に記憶されるべきローカルトレーニングシーケンスＴＳＬを出力する。いくつかの実施形態について、メモリ６１０は、ランダムアクセスメモリ（ＲＡＭ）デバイスに対応しうる。メモリ６１０は、ＡＤＲカウンタ６６０によって供給されるアドレスポインタ（ＡＰ）に基づいてローカルトレーニングシーケンスＴＳＬの１ビットを出力するように構成される。例えば、ＡＤＲカウンタ６６０は、データ同期動作のデータサイクルの度に（upon every）、アドレスポインタＡＰの値をインクリメントするように構成されうる。ゆえに、メモリ６１０は、データサイクルごとに、ローカルトレーニングシーケンスＴＳＬの異なるビットを出力しうる。
【００３５】
[0045]  比較器６２０（０）−６２０（３）の各々は、ローカルトレーニングシーケンスＴＳＬのビット（メモリ６１０から出力される）を受信するための第１の入力と、受信トレーニングシーケンスＴＳＲのビット（ＡＤＣ１１０から出力される）を受信するための第２の入力とを含む。遅延素子６０１は、比較器６２０（０）−６２０（３）の各々が任意の所与の時点で受信トレーニングシーケンスＴＳＲの異なるビットを受信するために、比較器６２０（１）−６２０（３）の各々の入力経路に結合される。具体的には、比較器６２０（０）は、受信トレーニングシーケンスＴＳＲの現在のビットを受信し、比較器６２０（１）は、以前の１つのＴＳＲビット（例えば、以前の１つのデータサイクル中にＡＤＣ１１０によって出力されたビット）を受信し、比較器６２０（２）は、以前の２つのデータサイクルからＴＳＲビットを受信し、比較器６２０（３）は、以前の３つのデータサイクルからＴＳＲビットを受信する。
【００３６】
[0046]  各データサイクル中、比較器６２０（０）−６２０（３）は、それらのそれぞれのＴＳＲビットを、メモリ６１０から出力されたＴＳＬビットと比較し、一致結果をカウンタ６３０（０）−６３０（３）のセットに出力する。例えば、比較器６２０（０）−６２０（３）のいずれかにおいて一致が検出された場合、対応カウンタ６３０（０）−６３０（３）は、この一致を記録する（そして、対応する一致カウント値をインクリメントする）。記憶された一致カウント値は、入力としてピーク検出論理６４０に供給され、それは、受信された一致カウント値に基づいて、トレーニングシーケンスＴＳＬとＴＳＲとの間のピーク相関が見つかったかどうかを決定する。上述したように、ピーク検出論理６４０は、（ｉ）受信トレーニングシーケンスＴＳＲ（および／またはローカルトレーニングシーケンスＴＳＬ）の一部のビット値間の変動がビット変動閾値を満たすかまたはそれを超えたとき、ならびに（ｉｉ）ローカルトレーニングシーケンスＴＳＬおよび受信トレーニングシーケンスＴＳＲの対応ビット間の一致の数がビット一致閾値値を満たすかまたはそれを超えたときにピーク相関を検出しうる。トレーニングシーケンスＴＳＲとＴＳＬとの間のピーク相関の検出を受けて、ピーク検出論理６４０は、ピーク検出信号をアサートしうる。
【００３７】
[0047]  ＣＹＣカウンタ６５０は、データ同期動作によって完了したデータサイクルの数のカウントを維持する。具体的には、ＣＹＣカウンタ６５０は、データサイクルが完了する度に、記憶されたカウント値を更新しうる。カウント値が閾値数（Ｌ）に達し、ピーク検出信号がアサートされないと、ＣＹＣカウンタ６５０は、リセット（ＲＳＴ）信号をＡＤＲカウンタ６６０およびカウンタ６３０（０）−６３０（３）のセットに出力する。ＲＳＴ信号は、カウンタ６３０（０）−６３０（３）の各々に記憶されたカウント値をリセットし、ＡＤＲカウンタ６６０に、メモリ６１０のためのアドレスポインタＡＰの値をインクリメントさせる。例えば、ＡＤＲカウンタ６６０が、データサイクルごとにアドレスポインタＡＰを自動的にインクリメントするように構成されている場合、ＲＳＴ信号のアサーションは、ＡＤＲカウンタ６６０に、アドレスポインタＡＰを２度インクリメントさせ得、これによって、メモリ６１０に、ローカルトレーニングシーケンスＴＳＬのビットを飛ばさせうる。
【００３８】
[0048]  いくつかの実施形態について、ピーク検出信号のアサーションは、ＣＹＣカウンタ６５０がＲＳＴ信号をアサートすること防ぎ得、これによって、ローカルトレーニングシーケンスＴＳＬに対して任意のさらなる調整が行われることを防ぎうる。さらに、ピーク検出信号のアサーションはまた、ローカルトレーニングシーケンスＴＳＬの現在の状態（例えば、アドレスポインタＡＰによって指し示されるような）を、同期トレーニングシーケンスＴＳＳとして、データ同期回路６００から出力させる。いくつかの実施形態について、ピーク検出信号は、タイミングアライメント動作をトリガするために、同期トレーニングシーケンスＴＳＳとともに出力されうる（例えば、図１のタイミングアライメント回路１４０によって）。他の実施形態について、同期トレーニングシーケンスＴＳＳは、例えば、ピーク検出信号がアサートされない限り、データ同期回路６００がローカルトレーニングシーケンスＴＳＬを（例えば、同期トレーニングシーケンスＴＳＳとして）出力することを防ぐために、データ同期回路６００の出力においてピーク検出信号によってゲートされうる。
【００３９】
[0049]  図７Ａ−７Ｂは、いくつかの実施形態に係る、別の例示的なデータ同期動作７１０を描写する実例となるフローチャートである。図６も参照すると、動作７１０は、アドレスカウンタ（７０１）およびデータサイクルカウンタ（７０２）の両方をリセットすることから開始する。例えば、ＡＤＲカウンタ６６０をリセットすることは、アドレスポインタＡＰに、メモリ６１０に記憶されたデータの第１のビットのアドレスを指し示させる。ＣＹＣカウンタ６５０をリセットすることは、ＣＹＣカウンタ６５０のカウント値をゼロに初期化させうる。データ同期回路６００はまた、ローカルトレーニングシーケンスＴＳＬをメモリにロードしうる（７０３）。例えば、ＴＳ生成器１２０によって出力されるローカルトレーニングシーケンスＴＳＬは、メモリ６１０に記憶されうる。
【００４０】
[0050]  次に、ローカルトレーニングシーケンスＴＳＬの現在のビット（ＴＳＬＣ）が、受信トレーニングシーケンスＴＳＲのサンプリングされたビット（ＴＳＲ０）と比較され（７０４）、第１のカウンタ（ＣＮＴ０）は、これらビットが一致した場合インクリメントされる（７０８）。例えば、比較器６２０（０）は、ＡＤＣ１１０によって現在サンプリングされているＴＳＲ０ビットを、メモリ６１０から読み出されたＴＳＬＣビットと比較しうる。カウンタ６３０（０）は、ＣＮＴ０のカウント値を更新することで、この比較の結果を記憶しうる。
【００４１】
[0051]  次に、いくつのデータサイクルが完了しているかに依存して、ＴＳＬＣビットはまた、最大で３つの先行データサイクル（７０５−７０７）からの、以前にサンプリングされたビット（ＴＳＲ１−ＴＳＲ３）と比較され得、それぞれのカウンタ（ＣＮＴ１−ＣＮＴ３）は、任意の一致を記録するようにインクリメントされうる（７０９−７１１）。例えば、比較器６２０（１）は、以前の１つのデータサイクルからのＴＳＲ１ビットを、メモリ６１０から読み出されたＴＳＬＣビットと比較し得、比較器６２０（２）は、以前の２つのデータサイクルからのＴＳＲ２ビットをＴＳＬＣビットと比較し得、比較器６２０（３）は、以前の３つデータサイクルからのＴＳＲ３ビットをＴＳＬＣビットと比較しうる。各々、カウンタ６３０（１）−６３０（３）は、それぞれＣＮＴ１−ＣＮＴ３についてのカウント値を更新することで、対応する比較の結果を記憶しうる。
【００４２】
[0052]  次に、データ同期回路６００は、閾値数のデータサイクル（ＣＹＣＴＨ）が完了しているかどうかを決定する（７１２）。ＣＹＣカウンタ６５０が未だ閾値ＣＹＣＴＨに達していない場合に限り、データ同期回路６００は、ローカルトレーニングシーケンスＴＳＬおよび受信トレーニングシーケンスＴＳＲの後続のビットを読み込み、比較する（７０４−７０７）一方で、ＣＹＣカウンタ６５０（７１３）およびＡＤＲカウンタ６６０（７１４）の両方をインクリメントし続ける。例えば、ＣＹＣカウンタ６５０は、データサイクルの完了を反映するために、その記憶されたカウント値をインクリメントしうる。ＡＤＲカウンタ６６０は、アドレスポインタＡＰに関連付けられたビットアドレスをインクリメントし得、それにより、次のＴＳＬビットを、メモリ６１０から読み取らせる。
【００４３】
[0053]  ７１２においてテストされた際に閾値数のデータサイクルＣＹＣＴＨに達した時点で、データ同期回路６００は、続けて、図７Ｂに描写されたような、ピーク相関決定を行いうる。具体的には、第２のカウンタＣＮＴ１が閾値数（ＣＮＴＴＨ）の一致を記録しているかどうか（７１７）、第２のカウンタＣＮＴ１が、第１のカウンタＣＮＴ０よりも多くの一致を記録しているかどうか（７１８）、第２のカウンタＣＮＴ１が、第３のカウンタＣＮＴ２よりも多くの一致を記録しているかどうか（７１９）についての決定が行われる。これらの条件（７１７−７１９）がすべて満たされる場合、データ同期回路６００は、ピーク相関が検出されていることを示しうる（７２６）。そうでなければ、第３のカウンタＣＮＴ２が少なくともＣＮＴＴＨの一致を記録しているかどうか（７２０）、第３のカウンタＣＮＴ２が、第２のカウンタＣＮＴ１よりも多くの一致を記録しているかどうか（７２１）、第３のカウンタＣＮＴ２が、第４のカウンタＣＮＴ３よりも多くの一致を記録しているかどうか（７２２）についての決定が行われる。この場合も同様に、これらの条件（７２０−７２２）がすべて満たされる場合、データ同期回路６００は、ピーク相関が検出されていることを示しうる（７２６）。
【００４４】
[0054]  例えば、図６も参照すると、ピーク検出論理６４０は、上記条件（７１７−７２２）が満たされたかどうかを決定するために、カウンタ６３０（１）−６３０（３）（例えば、ＣＮＴ１−ＣＮＴ３）の各々からの出力を分析しうる。条件の第１のセット（７１７−７１９）または条件の第２のセット（７２０−７２２）の何れかが満たされているとピーク検出論理６４０が決定すると、ピーク検出論理６４０は、ピーク相関が検出されていることを示すためにピーク検出信号をアサートしうる。ピーク検出信号の受信を受けて、ＣＹＣカウンタ６５０は、ＲＳＴ信号をアサートすることができない。さらに、ピーク検出信号のアサーションを受けて、ローカルトレーニングシーケンスＴＳＬの現在の状態が、同期トレーニングシーケンスＴＳＳとして出力されうる。ピーク相関がピーク検出論理６４０によって検出されたとき、現在のＴＳＬビット（ＴＳＬＣ）が、以前の１つまたは２つのデータサイクルからのＴＳＲビット（ＴＳＲ１またはＴＳＲ２）と同期していることに留意されたい。ゆえに、いくつかの実施形態について、ＡＤＲカウンタ６６０はさらに、ピーク相関が検出されると、アドレスポインタＡＰに関連付けられたビットアドレスをインクリメントして（例えば、１または２ビットぶん）、ローカルトレーニングシーケンスＴＳＬが受信トレーニングシーケンスＴＳＲに「追いつく（catch up）」ことを可能にし得る。
【００４５】
[0055]  しかしながら、条件７１７−７２２のいずれかが満たされない場合、データ同期回路６００は、続けて、ＡＤＲカウンタ６６０をインクリメントし（７２３）、ＣＹＣカウンタ６５０をリセットし（７２４）、個々のカウンタＣＮＴ０−ＣＮＴ３の各々をリセットしうる（７２５）。例えば、閾値数のデータサイクルＣＹＣＴＨに達した後にピーク検出信号がアサートされていない場合、ＣＹＣカウンタ６５０は、その記憶されたカウント値をリセットし、そして、カウンタ６３０（０）−６３０（３）をリセットするため、および、アドレスポインタＡＰに関連付けられたビットアドレスをインクリメントするようＡＤＲカウンタ６６０に命令するために、ＲＳＴ信号を出力しうる。これは、後続のピーク相関動作（７１７−７２６）のためにピーク検出論理６４０をセットアップしうる。
【００４６】
[0056]  図８は、図１のタイミングアライメント回路１４０の一実施形態であるタイミングアライメント回路８００のブロック図を示す。タイミングアライメント回路８００は、２−ＰＡＭマッピング回路８１０、タイミング誤差検出（ＴＥＤ）回路８２０、調整可能ループフィルタ８３０、ＶＣＯ８４０を含み、図８では、ＡＤＣ１１０に結合されているように示される。上述したように、ＡＤＣ１１０は、トレーニングシーケンスＴＳＲを回復するために受信データ信号をサンプリングする。ＶＣＯ８４０は、受信データ信号をサンプリングするために、ＡＤＣ１１０によって使用される受信クロック信号（ＣＬＫ）を供給しうる。いくつかの実施形態について、受信トレーニングシーケンスＴＳＲは、出力ジッタＲＭＳ性能を改善するために、フィードフォワードエコライザ（ＦＦＥ）８５０によって処理されうる。具体的には、ＦＦＥ８５０は、シンボル間干渉を部分的に緩和し得（例えば、ＩＳＩノイズ項（ISI noise term）を減らすことによって）、それによって、ジッタ性能を改善する。
【００４７】
[0057]  ２−ＰＡＭマッピング回路８１０は、同期トレーニングシーケンスＴＳＳの各ビットを２−ＰＡＭ電圧レベルに変換しうる。ＴＥＤ回路８２０は、同期トレーニングシーケンスＴＳＳと受信トレーニングシーケンスＴＳＲの両方を受信するための入力を含み、２つのトレーニングシーケンスＴＳＳとＴＳＲとの間のタイミング誤差を表す誤差信号を出力する。いくつかの実施形態について、ＴＥＤ回路８２０は、ミュラー−ミュラー（Mueller-Muller）タイミング誤差検出回路に対応し得、ここにおいて、タイミング誤差（Ｘ）は、次のように算出されうる：
ＸＮ＝ＴＳＲＮ＊ＴＳＳ（Ｎ−１）−ＴＳＲ（Ｎ−１）＊ＴＳＳＮ
ここで、Ｎは、対応するトレーニングシーケンス（ＴＳＳまたはＴＳＲ）の現在のビットを表し、Ｎ−１は、トレーニングシーケンスの以前のビット（例えば、以前のクロックサイクルに関連付けられたビット）を表す。
【００４８】
[0058]  いくつかの実施形態について、誤差信号が調整可能ループフィルタ８３０によってフィルタリングされ、フィルタリング済み誤差信号が生成されうる。例えば、調整可能ループフィルタ８３０は、ＴＥＤ回路８２０によって出力された誤差信号内の任意の超過ノイズを抑制して、例えば、より有益かつ精確なフィルタリング済み誤差信号を生成しうる。いくつかの実施形態について、優れたジッタ性能をさらに確実にするために、調整可能ループフィルタ８３０の１つまたは複数のループパラメータが調整されうる（例えば、ある時間期間にわたって）。
【００４９】
[0059]  ＶＣＯ８４０は、調整可能ループフィルタ８３０からフィルタリング済み誤差信号を受信し、それに応答してＣＬＫ信号を調整する。具体的には、フィルタリング済み誤差信号は、ＶＣＯ８４０に、クロック信号ＣＬＫのサンプリングエッジを受信データ信号の各シンボルのピーク（または中心）とアラインさせる。例えば、フィルタリング済み誤差信号に関連付けられた電圧レベルは、ＶＣＯ８４０に、ＣＬＫ信号の発振周波数の増加または減少のいずれかを行わせうる。より具体的には、ＶＣＯ８４０は、フィルタリング済み誤差信号の電圧レベルが増加すると、ＣＬＫ信号の発振周波数を増加させ、ＶＣＯ８４０は、フィルタリング済み誤差信号の電圧レベルが減少すると、ＣＬＫ信号の発振周波数を減少させうる。したがって、タイミングアライメント回路８００は、ＣＬＫ信号が受信データ信号のシンボルピークと精確にアラインされるまで、フィードバックループで動作しうる。
【００５０】
[0060]  同期トレーニングシーケンスＴＳＳが受信トレーニングシーケンスＴＳＲと粗くさえもラインされていない場合、タイミングアライメント回路８００が、ＣＬＫ信号の周波数および／または位相を受信データ信号とロックするのに極めて長い時間がかりうることに留意されたい。ゆえに、本実施形態のタイミング回復システムは、高速（例えば、１０ＧＢＡＳＥ−Ｔ）イーサネットシステムで使用されるときに特に有利である。
【００５１】
[0061]  図９は、図８の調整可能ループフィルタ８３０の一実施形態である調整可能ループフィルタ９００のブロック図を示す。調整可能ループフィルタ９００は、比例ゲイン構成要素９１０、積分ゲイン構成要素９２０、遅延レジスタ９３０、ループタイマ９４０、および加算回路９５０−９５１を含む。調整可能ループフィルタ９００によって受信される誤差信号は、比例経路９０１および積分経路９０２という２つの経路に分割されうる。比例経路９０１は、比例ゲイン構成要素９１０を含み、これは、位相誤差をフィルタリングするために誤差信号に比例ループパラメータ（Ｋｐ）を乗じる。積分経路は、積分ゲイン構成要素９２０を含み、これは、誤差信号に積分ループパラメータ（Ｋｉ）を乗じ、そして、Ｋｉが乗じられた誤差信号を、遅延レジスタ９３０によって供給される誤差信号の遅延されたコピーと積分する。比例経路９０１は、フィルタリング済み誤差信号を生成するために、加算回路９５０を介して積分経路９０２と組み合わせられる。
【００５２】
[0062]  いくつかの実施形態について、比例ゲイン構成要素９１０に関連付けられたループパラメータＫｐおよび／または積分ゲイン構成要素９２０に関連付けられたループパラメータＫｉは、ジッタ性能を改善するために、ループタイマ９４０によって示される閾値時間期間の後調整されうる。具体的には、ループタイマ９４０は、閾値持続時間が経過した後にパラメータ調整（ＰＡ）信号を出力しうる。いくつかの実施形態について、閾値持続時間は、タイミングループが、初期の周波数オフセットに追いつくことを可能にする固定の持続時間に対応しうる。ＰＡ信号に応答して、遅延レジスタ９３０に記憶されている値は、ループパラメータＫｐおよびＫｉが調整される（例えば、初期値から減らされる）一方で、一定に保たれうる。
【００５３】
[0063]  図１０は、いくつかの実施形態に係る、例示的なループパラメータ調整動作１０００を描写する実例となるフローチャートである。図９も参照すると、動作１０００において、ループパラメータＫｐおよびＫｉは、初期に、比較的大きな値に設定される（１０１０）。例えば、比例ゲイン構成要素９１０および積分ゲイン構成要素９２０は、調整可能ループフィルタ９００が大きな引き込み帯域幅を示すように、初期に、それらのそれぞれのループパラメータを、Ｋｐ＝２−１４およびＫｉ＝２−３０に設定しうる。
【００５４】
[0064]  閾値時間期間が経過した後に、ループフィルタ９００の積分経路９０２に沿って供給される遅延誤差信号は一定に保たれる（１０２０）。例えば、閾値期間が経過した後に、ループタイマ９４０は、その現在の状態を保つよう遅延レジスタ９３０に命令するＰＡ信号を出力しうる。いくつかの実施形態について、閾値期間は、調整可能ループフィルタ９００のタイミングループが初期の周波数オフセットに追いつくことを可能にする最小持続時間に対応しうる。
【００５５】
[0065]  次に、遅延誤差信号が一定に保たれている一方で、ループパラメータＫｐおよびＫｉは、フィルタリング済み誤差信号の出力ジッタが所望の閾値範囲内になるまで減らされうる（１０３０）。例えば、ＰＡ信号の検出に応じて、比例ゲイン構成要素９１０および積分ゲイン構成要素９２０は、調整可能ループフィルタ９００の引き込み帯域幅（そして、出力ジッタ）がより狭い閾値範囲内になるように、それらのそれぞれのループパラメータを、Ｋｐ＝２−１８およびＫｉ＝２−３８に減らしうる。
【００５６】
[0066]  以下の表１は、調整可能ループフィルタ９００の例示的な実施形態のループパラメータＫｐおよびＫｉ、引き込み帯域幅、および出力ジッタの間の例示的な関係を示す。
【表１】
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【００５７】
[0067]  １０ＧＢＡＳＥ−Ｔイーサネットシステムが、１ｐｓのＲＭＳ出力ジッタを限度として、少なくとも１００ｐｐｍの引き込み帯域幅を必要とすることに留意されたい。典型的なループフィルタ（すなわち、固定のループパラメータＫｐおよびＫｉを有する）は、表１に示される両方の要件を満たすことができない可能性がある。しかしながら、本実施形態で開示された調整可能ループフィルタ９００は、上述されたループパラメータ調整動作１０００を用いて両方の要件を満たすことが可能でありうる。
【００５８】
[0068]  本実施形態で開示されたタイミング回復動作が、高速（例えば、１０ＧＢＡＳＥ−Ｔ）イーサネットシステムで使用されるときに特に有利であることは認識されるだろう。例えば、データ同期回路（例えば、図３および図６）は、受信トレーニングシーケンスＴＳＲと粗くアラインされた同期トレーニングシーケンスＴＳＳを生成する。これは、タイミングアライメント回路（例えば、図８）が、受信クロック信号の周波数および／または位相を、別のデバイスから受信された対応データ信号と迅速かつ精確にロックすることを可能にする。加えて、そのような高速イーサネットシステムは典型的に、極めて高いエコーキャンセレーションゲイン要件を有し、それは、極めて低いタイミング回復ループ出力ジッタを必要とする。それにもかかわらず、本実施形態で開示された調整可能ループフィルタは、比較的高い引き込み帯域幅と、低い出力ジッタ閾値の両方を可能にする。
【００５９】
[0069]  図１１は、本実施形態を含みうる通信デバイス１１００のブロック図の例である。いくつかの実施形態では、デバイス１１００は、ワイヤレスデバイス（例えば、ＷＬＡＮデバイス）である。いくつかの実施形態では、デバイス１１００は、ワイヤードデバイス（例えば、イーサネットデバイス）である。
【００６０】
[0070]  デバイス１１００は、バス１１０３によって結合されたプロセッサユニット１１０１、トランシーバ１１０２、ネットワークインターフェース１１０５、およびメモリユニット１１０７を含む。プロセッサユニット１１０１は、１つまたは複数のプロセッサおよび／またはプロセッサコアを含む。いくつかの実施形態について、ネットワークインターフェース１１０５は、少なくとも１つのワイヤードネットワークインターフェース（例えば、イーサネットインターフェース、ＥＰＯＮインターフェース、ＥＰｏＣインターフェース、等）を含む。他の実施形態について、デバイス１１００は、少なくとも１つのワイヤレスネットワークインターフェース（例えば、ＷＬＡＮインターフェース、ブルートゥースインターフェース、ＷｉＭＡＸ（登録商標）インターフェース、ＺｉｇＢｅｅ（登録商標）インターフェース、ワイヤレスＵＳＢインターフェース、等）を含む。
【００６１】
[0071]  メモリユニット１１０７は、タイミング回復ソフトウェアモジュール１１１０を記憶する非一時的コンピュータ可読記憶媒体（例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ（登録商標）、フラッシュメモリ、ハードディスクドライブ、等の１つまたは複数の不揮発性メモリ素子）を含む。いくつかの実施形態では、タイミング回復ソフトウェアモジュール１１１０は、命令を有する１つまたは複数のプログラムを含み、この命令は、プロセッサユニット１１０１によって実行されると、図２、４、７Ａ−７Ｂ、および１０のそれぞれの動作２００、４００、７１０、および／または１０００を行うことを通信デバイス１１００に行わせる。
【００６２】
[0072]  先の明細書では、本実施形態は、その特定の例示的な実施形態に関連して説明されている。しかしながら、様々な修正および変更が、添付の特許請求の範囲に示された本開示のより広い適用範囲から逸脱することなくそれに対してなされうることは明らかであろう。したがって、本明細書および図面は、限定的な意味合いではなく例示的な意味合いで考慮されるべきである。例えば、図２、４、７Ａ−７Ｂ、および／または１０のフローチャートに描写される方法のステップが他の適切な順序で行われ得、および／または、複数のステップが単一のステップへと組み合わせられうる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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