(57)【要約】  この開示では、ナノチューブアセンブリが提供される。ナノチューブアセンブリは、ナノチューブ層と、第１の層と、第２の層とを含む。ナノチューブ層は、垂直配向ナノチューブアレイで構成される。ナノチューブアレイは、複数のナノチューブを有する。第１の導電体の第１の層は、ナノチューブ層の一方の表面に配置される。第２の導電体の第２の層は、ナノチューブ層の反対の表面に配置される。ナノチューブ層のナノチューブは、第１の層に接する第１の端と第２の層に接する第２の端とを含む。第１の端から第１の層への抵抗は、第２の端から第２の層への抵抗より低い。１つ以上のナノ粒子がナノチューブ内に配置される。ナノ粒子のうち少なくとも１つは帯電しており、電界の作用でナノチューブに沿って移動可能である。
2016531031.tif 000002
【特許請求の範囲】
【請求項１】
垂直配向ナノチューブアレイで構成されたナノチューブ層であり、前記ナノチューブアレイは、複数のナノチューブを有するナノチューブ層と、
前記ナノチューブ層の一方の表面に配置された第１の導電体の第１の層と、
前記ナノチューブ層の反対の表面に配置された第２の導電体の第２の層と
を有し、
前記ナノチューブ層のナノチューブは、前記第１の層に接する第１の端と前記第２の層に接する第２の端とを有し、前記第１の端から前記第１の層への抵抗は、前記第２の端から前記第２の層への抵抗より低く、
１つ以上のナノ粒子が前記ナノチューブ内に配置され、前記ナノ粒子のうち少なくとも１つは帯電しており、電界の作用で前記ナノチューブに沿って移動可能であるナノチューブアセンブリ。
【請求項２】
前記第２の端は劣化している、請求項１に記載のナノチューブアセンブリ。
【請求項３】
前記第２の端はトリミングされている、請求項２に記載のナノチューブアセンブリ。
【請求項４】
前記第２の端は原子スケールで欠陥を有する、請求項２に記載のナノチューブアセンブリ。
【請求項５】
前記第２の端はシリコン処理されている、請求項２に記載のナノチューブアセンブリ。
【請求項６】
前記第１の導電体は複数の触媒粒子を有する、請求項１に記載のナノチューブアセンブリ。
【請求項７】
前記ナノチューブは複数のサブアレイに分割され、前記サブアレイのそれぞれは前記ナノチューブのグループを有し、前記第１の層のパターン及び前記第２の層のパターンは複数のユニットで重なり、各サブアレイは前記ユニットの１つにある、請求項１に記載のナノチューブアセンブリ。
【請求項８】
前記第１及び第２の層のパターンは複数の交差しないラインを有し、前記交差しないラインのそれぞれの幅は、前記アレイのナノチューブの口径を超える、請求項１に記載のナノチューブアセンブリ。
【請求項９】
CMOSプロセスに適合する、請求項１に記載のナノチューブアセンブリ。
【請求項１０】
前記ナノ粒子は、フラーレン分子又は金属フラーレン分子である、請求項１に記載のナノチューブアセンブリ。
【請求項１１】
ナノチューブアセンブリを製造するプロセスであって、
第１の導電体の第１の層を形成する工程と、
前記第１の層に垂直配向ナノチューブアレイのナノチューブ層を形成する工程であり、前記垂直配向ナノチューブアレイは複数のナノチューブを有し、前記ナノチューブ層のナノチューブは、前記第１の層に接する第１の端と第２の端とを有する工程と、
前記ナノチューブ内に１つ以上のナノ粒子を導入する工程であり、前記ナノ粒子のうち少なくとも１つは帯電しており、電界の作用で前記ナノチューブに沿って移動可能である工程と、
前記ナノチューブ層に第２の導電体の第２の層を形成する工程であり、前記第２の端は前記第２の層に接している工程と
を有し、
前記第１の端から前記第１の層への抵抗は、前記第２の端から前記第２の層への抵抗と実質的に異なるように制御されるプロセス。
【請求項１２】
端から層への抵抗を増加させるために、前記第１の端及び前記第２の端のうち一方の端を劣化する工程であり、前記端は、前記第１の層及び前記第２の層に接する工程を更に有する、請求項１１に記載のプロセス。
【請求項１３】
前記第１の端及び前記第２の端のうち一方の端を劣化する工程は、前記端をトリミングする工程を有する、請求項１２に記載のプロセス。
【請求項１４】
前記第１の端及び前記第２の端のうち一方の端を劣化する工程は、前記端において原子スケールで欠陥を生成する工程を有する、請求項１２に記載のプロセス。
【請求項１５】
前記第１の端及び前記第２の端のうち一方の端を劣化する工程は、前記端をシリコン処理する工程を有する、請求項１２に記載のプロセス。
【請求項１６】
前記第１の導電体は複数の触媒粒子を有する、請求項１１に記載のプロセス。
【請求項１７】
前記第１の層のパターン及び前記第２の層のパターンは複数のユニットで重なり、
前記ナノチューブを複数のサブアレイに分割する工程であり、前記サブアレイのそれぞれは前記ナノチューブのグループを有する工程と、
前記ユニットの１つに前記サブアレイのそれぞれを形成する工程と
を更に有する、請求項１１に記載のプロセス。
【請求項１８】
第１の層を形成する工程及び第２の層を形成する工程は、前記第１の層の第１のパターン及び前記第２の層の第２のパターンを形成する工程であり、前記第１及び第２のパターンは複数の交差しないラインを有し、前記交差しないラインのそれぞれの幅は、前記アレイのナノチューブの口径を超える、請求項１１に記載のプロセス。
【請求項１９】
CMOSプロセスに適合する、請求項１１に記載のプロセス。
【請求項２０】
前記ナノ粒子は、フラーレン分子又は金属フラーレン分子である、請求項１１に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、概してナノチューブ技術に関し、特にナノチューブアレイのアセンブリに関する。
【背景技術】
【０００２】
ナノチューブ物質に基づくデバイスの利点は周知であるが、現在では、情報記憶のためにナノチューブアレイを備えた信頼性のある実用的なデバイスを製造することは依然として困難である。更に、“ビット0”及び“ビット1”を表す状態のような異なる状態がナノチューブ内の荷電ナノ粒子の異なる位置に関連付けられることができることは周知であるとしても、位置を乱すことなくナノチューブ内のナノ粒子の位置を検出することは困難である。換言すると、不可能でないにしても、ナノ粒子の位置を変化させずにナノチューブアレイ内のナノ粒子の位置を検出することにより、ナノチューブアレイに記憶された“ビット0”又は“ビット1”で構成されたバイナリデータを読み取ることは技術的に困難である。
【発明の概要】
【０００３】
遠隔デバッグ処理の間にコアダンプファイル伝送時間及び／又は帯域幅を低減し、デバッグ処理の効率を改善するための様々な実施例を通じて、技術的対策がここに提案される。
【０００４】
第１の態様によれば、ナノチューブアセンブリが提供される。ナノチューブアセンブリは、垂直配向ナノチューブアレイで構成されたナノチューブ層であり、ナノチューブアレイは、複数のナノチューブを有するナノチューブ層と、ナノチューブ層の一方の表面に配置された第１の導電体の第１の層と、ナノチューブ層の反対の表面に配置された第２の導電体の第２の層とを有し、ナノチューブ層のナノチューブは、第１の層に接する第１の端と第２の層に接する第２の端とを有し、第１の端から第１の層への抵抗は、第２の端から第２の層への抵抗より低く、１つ以上のナノ粒子がナノチューブ内に配置され、ナノ粒子のうち少なくとも１つは帯電しており、電界の作用でナノチューブに沿って移動可能である。
【０００５】
第１の態様のナノチューブアセンブリの第１の可能な実現形式では、第２の端は劣化している。
【０００６】
第１の態様の第１の実現形式によるナノチューブアセンブリの第２の可能な実現形式では、第２の端はトリミングされている。
【０００７】
第１の態様の第１の実現形式によるナノチューブアセンブリの第３の可能な実現形式では、第２の端は原子スケールで欠陥を有する。
【０００８】
第１の態様の第１の実現形式によるナノチューブアセンブリの第４の可能な実現形式では、第２の端はシリコン処理されている。
【０００９】
第１の態様自体又は第１の態様の前述の実現形式のいずれかによるナノチューブアセンブリの第５の可能な実現形式では、第１の導電体は複数の触媒粒子を有する。
【００１０】
第１の態様自体又は第１の態様の前述の実現形式のいずれかによるナノチューブアセンブリの第６の可能な実現形式では、ナノチューブは複数のサブアレイに分割され、サブアレイのそれぞれはナノチューブのグループを有し、第１の層のパターン及び第２の層のパターンは複数のユニットで重なり、各サブアレイはユニットの１つにある。
【００１１】
第１の態様の第６の実現形式によるナノチューブアセンブリの第７の可能な実現形式では、第１及び第２の層のパターンは複数の交差しないラインを有し、交差しないラインのそれぞれの幅は、アレイのナノチューブの口径を超える。
【００１２】
第１の態様自体又は第１の態様の前述の実現形式のいずれかによるナノチューブアセンブリの第８の可能な実現形式では、ナノチューブアセンブリはCMOS（相補型金属酸化膜半導体）プロセスに適合する。
【００１３】
第１の態様自体又は第１の態様の前述の実現形式のいずれかによるナノチューブアセンブリの第９の可能な実現形式では、ナノ粒子は、フラーレン分子又は金属フラーレン分子である。
【００１４】
第２の態様によれば、ナノチューブアセンブリを製造するプロセスが提供される。このプロセスは、第１の導電体の第１の層を形成する工程と、第１の層に垂直配向ナノチューブアレイのナノチューブ層を形成する工程であり、垂直配向ナノチューブアレイは複数のナノチューブを有し、ナノチューブ層のナノチューブは、第１の層に接する第１の端と第２の端とを有する工程と、ナノチューブ内に１つ以上のナノ粒子を導入する工程であり、ナノ粒子のうち少なくとも１つは帯電しており、電界の作用でナノチューブに沿って移動可能である工程と、ナノチューブ層に第２の導電体の第２の層を形成する工程であり、第２の端は第２の層に接している工程とを有し、第１の端から第１の層への抵抗は、第２の端から第２の層への抵抗と実質的に異なるように制御される。
【００１５】
第２の態様によるプロセスの第１の可能な実現形式では、このプロセスは、端から層への抵抗を増加させるために、第１の端及び第２の端のうち一方の端を劣化する工程であり、端は、第１の層及び第２の層に接する工程を更に有する。
【００１６】
第２の態様の第１の実現形式によるプロセスの第２の可能な実現形式では、第１の端及び第２の端のうち一方の端を劣化する工程は、端をトリミングする工程を有する。
【００１７】
第２の態様の第１の実現形式によるプロセスの第３の可能な実現形式では、第１の端及び第２の端のうち一方の端を劣化する工程は、端において原子スケールで欠陥を生成する工程を有する。
【００１８】
第２の態様の第１の実現形式によるプロセスの第４の可能な実現形式では、第１の端及び第２の端のうち一方の端を劣化する工程は、端をシリコン処理する工程を有する。
【００１９】
第２の態様自体又は第２の態様の前述の実現形式のいずれかによるプロセスの第５の可能な実現形式では、第１の導電体は複数の触媒粒子を有する。
【００２０】
第２の態様自体又は第２の態様の前述の実現形式のいずれかによるプロセスの第６の可能な実現形式では、第１の層のパターン及び第２の層のパターンは複数のユニットで重なり、ナノチューブを複数のサブアレイに分割する工程であり、サブアレイのそれぞれはナノチューブのグループを有する工程と、ユニットの１つにサブアレイのそれぞれを形成する工程とを更に有する。
【００２１】
第２の態様の第６の実現形式によるプロセスの第７の可能な実現形式では、第１の層を形成する工程及び第２の層を形成する工程は、第１の層の第１のパターン及び第２の層の第２のパターンを形成する工程であり、第１及び第２のパターンは複数の交差しないラインを有し、交差しないラインのそれぞれの幅は、アレイのナノチューブの口径を超える工程を有する。
【００２２】
第２の態様自体又は第２の態様の前述の実現形式のいずれかによるプロセスの第８の可能な実現形式では、請求項１１のプロセスは、CMOSプロセスに適合する。
【００２３】
第２の態様自体又は第２の態様の前述の実現形式のいずれかによるプロセスの第９の可能な実現形式では、ナノ粒子は、フラーレン分子又は金属フラーレン分子である。
【００２４】
本発明の他のシステム、方法、特徴及び利点は、以下の図面及び詳細な説明の考察により当業者に明らかであるか、或いは明らかになる。全てのこのような更なるシステム、方法、特徴及び利点は、この説明に含まれており、本発明の範囲内であり、添付の特許請求の範囲により保護されることを意図する。
【図面の簡単な説明】
【００２５】
本開示の好ましい特徴について、非限定的な実施例により、添付図面を参照して説明する。
【図１】この開示の実施例によるナノチューブアセンブリの簡略化した構成図
【図２】この開示の実施例によるナノチューブアセンブリの一部の簡略化した構成の例
【図３】本開示の実施例による電圧源を備えたナノチューブアセンブリの一部の簡略化した構成の例
【図４】本開示の実施例による電圧源を備えたナノチューブアセンブリの一部の簡略化した構成の他の例
【図５】本開示の実施例による電圧源及び電流計を備えたナノチューブアセンブリのナノチューブの一部の簡略化した構成の例
【図６】本開示の実施例による電圧源及び電流計を備えたナノチューブアセンブリのナノチューブの一部の簡略化した構成の他の例
【図７】この開示の実施例によるナノチューブアセンブリを製造するプロセスのフローチャートの例
【図８】図１から用いられたナノチューブアセンブリの一例の上面図  図面を通じて、同一の参照文字及び説明は、必ずしも同一ではないが同様の要素を示す。ここに記載する例示的な実施例は、様々な変更及び代替の形式を受けることができるが、特定の実施例が図面に例として示されており、ここで詳細に記載される。しかし、ここに記載の例示的な実施例は、開示された特定の形式に限定されることを意図するものではない。むしろ、この開示は、添付の特許請求の範囲内に入る全ての変更、等価物及び代替物をカバーする。
【発明を実施するための形態】
【００２６】
本出願の前述の目的、技術的対策及び利点を理解しやすくするために、詳細な説明が以下に提供される。詳細な説明は、ブロック図、フローチャート及び／又は例の使用を介して、デバイス及び／又はプロセスの様々な実施例を示す。このようなブロック図、フローチャート及び／又は例が１つ以上の機能及び／又は動作を含む限り、このようなブロック図、フローチャート又は例の中の各機能及び／又は動作が広い範囲の実用的手段により個別に及び／又はまとめて実現され得ることが、当業者により認識される。
【００２７】
図１は、本開示の一実施例によるナノチューブアセンブリ100の概略構成図を示している。図１の例では、ナノチューブアセンブリ100は、垂直配向ナノチューブアレイ106の層と、ライン112及び114を含む下部パターンを備えた下部層104と、ライン116及び118を含む上部パターンを備えた上部層108と、任意選択で基板（例えば、シリコン基板）102とを含む。垂直配向ナノチューブアレイ106は、複数の垂直配向ナノチューブで構成される。下部層104は、例えば、鉄粒子のような触媒粒子を含む導電体の層であり、ナノチューブ層106の一方の表面と基板102との間に配置される。上部層108は、例えば、金を含む導電体の層であり、ナノチューブ層106の他方の表面に配置される。
【００２８】
ナノチューブ層106の構成についての詳細な説明は、ここで図２により提供される。図２は、本開示の一実施例によるナノチューブアセンブリ100の一部200の簡略化した構成の例を示している。図２について図１と一緒に説明する。従って、図１に現れる要素は、図２において同じラベルが付けられている。
【００２９】
図２の例では、ナノチューブ層106は、基本的に、ナノチューブ202及び204のような個別に形成されたナノチューブで構成される（ナノチューブの寸法及びナノチューブ間の距離は縮尺通りではない）。ナノチューブ202は、下部層104に接する（against）下部端212（太線として図示する）と、上部層108に接する上部端214（太線として図示する）とを含む。この出願に示すナノチューブアセンブリの目的の用途のため、下部端212から下部層104への抵抗RBは、上部端214から上部層108への抵抗RUと異なるべきである。差を実現するために、例えば、下部端212及び上部端214の一方は、（化学又は物理プロセスを介して）劣化（degrade）しており、これにより、劣化した端に対応する抵抗の一方（RB又はRU）が増加し、従って、他方の端の抵抗より大きくなる。例えば、下部端212が劣化している場合、抵抗RBは抵抗RUより大きい。上部端214が劣化している場合、抵抗RUは抵抗RBより大きい。ナノチューブの端は、当業者に既知又は未知の以下の手段、すなわち、トリミング（trimming）、熱劣化、シリコン処理、原子スケールでの欠陥の導入等のうち１つ以上により劣化することができる。一実施例では、ナノチューブの端は、わずかにトリミングされ、これにより、端が接する層からナノスケールで分離される。従って、対応する抵抗RB又はRUが増加する。他の実施例では、ナノチューブの熱劣化が使用されることができる。熱劣化は、例えば以下の参考文献、すなわち、H.M.  Duong,  E.  Einarsson,  J.  Okawa,  R.  Xiang  and  S.  Maruyama,  Thermal  Degradation  of  Vertically  Aligned  Single-Walled  Carbon  Nanotubes,  Jpn.  J.  Appl.  Phys.,  2008,  47,  1994に詳細に説明されている。
【００３０】
１つ以上のナノ粒子がナノチューブ202内に配置され、ナノチューブ202内において、ナノ粒子のうち少なくとも１つは帯電している。ナノチューブ内のナノ粒子の少なくともいくつかは、電界の作用でナノチューブ202に沿って移動可能である。一実施例では、ナノ粒子は、フラーレン分子（fullerene  molecule）又は金属フラーレン分子（metallofullerene  molecule）である。
【００３１】
ナノチューブに沿ったナノ粒子の移動について、図３及び図４と共に説明する。
【００３２】
図３では、電圧源320は、上部層108と下部層104との間に接続される。電圧源320は、例えば2Vの電圧を供給する。電圧源320の正の端子は下部層104に接続され、電圧源320の負の端子は上部層108に接続される。ナノチューブ202は、内部にナノ粒子312、314及び316を含み、これらの一部又は全部は、可動性であり、ナノチューブ202の軸の方向に沿って移動することができる。ナノ粒子のいくつか、例えば、ナノ粒子312及び316は、例えば、正電荷を持つカリウムイオンK+で帯電しており、ナノ粒子314は、電気的に中性であり、すなわち、帯電していない。まず、電圧を印加する前に、帯電しているナノ粒子312、314及び316は、下部層104の近くのナノチューブ202の下部に存在する。電圧源320により生成された電界の作用で、帯電しているナノ粒子312及び316は、ナノチューブ202の下部からナノチューブ202の上部に移動することができる。
【００３３】
帯電していないナノ粒子314は、帯電しているナノ粒子の位置に対する帯電していない粒子314の位置に応じて、その元の位置に留まってもよく、電界により駆動される帯電しているナノ粒子312及び316により動かされてもよい。図３に示すように、帯電していないナノ粒子314が帯電しているナノ粒子312及び316の間に存在する場合、これは、帯電しているナノ粒子312及び316により駆動されてもよい。帯電していないナノ粒子314が帯電しているナノ粒子312の下部に存在する場合、これは、その元の位置に留まってもよい。
【００３４】
図４の例では、例えば、電圧2Vを備えた電圧源420は、上部層108と下部層104との間に接続される。電圧源420の正の端子は上部層108に接続され、電圧源420の負の端子は下部層104に接続される。ナノチューブ202は、内部にナノ粒子412、414及び416を含み、これらの全部は、可動性であり、ナノチューブ202に沿って移動することができる。ナノ粒子412及び416は、例えば、K+で帯電しており、ナノ粒子414は帯電していない。まず、帯電しているナノ粒子412及び416は、ナノチューブ202の上部に存在する。電圧源420により生成された電界の作用で、帯電しているナノ粒子412及び416は、ナノチューブ202の上部からナノチューブ202の下部に移動することができる。帯電していないナノ粒子414の移動は、図３の帯電していないナノ粒子314の移動と同様である。
【００３５】
従って、帯電しているナノ粒子の位置は、上部層108と下部層104との間に電圧を印加することにより変更されることができる。帯電しているナノ粒子が存在する位置がそれぞれ“ビット0”及び“ビット1”を表し、“ビット0”及び“ビット1”がデータ情報に関連付けられる場合、データ情報は、上部層108と下部層104との間に電圧源を印加することにより変更又は再書き込みされることができる。例えば、帯電しているナノ粒子が下部に存在する状態が“ビット0”に関連付けられ、帯電しているナノ粒子が上部に存在する状態が“ビット1”に関連付けられ、帯電しているナノ粒子が最初に下部に存在する場合、電圧源の負の端子が上部層108に印加されて電圧源の正の端子が下部層104に印加されることで、上部層108と下部層104との間に電圧源を印加することにより、帯電しているナノ粒子は、上部に移動することができ、ナノチューブに記憶されているデータは、“0”から“1”に変更されることができる。
【００３６】
帯電しているナノ粒子の位置に関連付けられたデータ情報の読み取りプロセスについて、図５及び図６により詳細に説明する。
【００３７】
図５の例では、上部端214から上部層108への抵抗RUは、下部端212から下部層104への抵抗RBより大きい。電圧源520が接続される。電圧源520の電圧は、帯電しているナノ粒子312、316が電圧源520により生成された電界の作用で移動することができないようなものである。図６の例では、上部端214から上部層108への抵抗RUは、下部端212から下部層104への抵抗RBより大きい。電圧源620が接続される。電圧源620の電圧は、帯電しているナノ粒子412、416が電圧源620により生成された電界の作用で移動することができないようなものである。
【００３８】
図５の例では、帯電しているナノ粒子312及び316は、ナノチューブ202の下部に存在する。図６の例では、帯電しているナノ粒子412及び416は、ナノチューブ202の上部に存在する。帯電しているナノ粒子412及び416は抵抗RUより小さい抵抗を有するため、図６の例における上部層108から下部層104への全抵抗は、図５の例における上部層108から下部層104への全抵抗より低くなり得る。従って、図６に示す上部層108から下部層104に流れる電流I6は、図５に示す上部層108から下部層104に流れる抵抗I5より大きくなり得る。図６の電流計622及び電流計522は、それぞれ電流I6及びI5を監視する。
【００３９】
従って、帯電しているナノ粒子の位置は、電流計を流れる電流を監視することにより検出可能である。この実施例では、電流計を流れる大きい方の電流は、帯電しているナノ粒子が上部端に存在することを示すが、電流計を流れる低い方の電流は、帯電しているナノ粒子が下部端に存在することを示す。従って、“0”及び“1”のようなデータ情報がナノチューブ内の帯電しているナノ粒子の異なる位置に対応するものとして記録されている場合、データ情報は、電流計を使用することにより読み出されることができる。
【００４０】
換言すると、ナノチューブの下部端に接する下部層及びナノチューブの上部端に接する上部層を通じて電圧源を印加し、ナノチューブを通過する電流を監視することにより、ナノチューブ内の帯電しているナノ粒子の位置が検出されることができる。有利には、読み取りプロセスは、帯電しているナノ粒子の位置を検出することができ、従って、位置及びデータ情報を変更せずに、ナノチューブに記憶されたデータ情報を読み出すことができる。更に、読み取りの間に上部層108と下部層104の間に印加される電圧源は非常に小さいため、読み取りプロセスは、非常に少量の電力を消費する。
【００４１】
図１の例では、ナノチューブ層106のナノチューブは複数のサブアレイに分割される。サブアレイのそれぞれはナノチューブのグループを含む。より大きいスケールから、下部層104及び上部層108はパターンによって形成されてもよいことが認識され得る。例えば、下部層104のパターン及び上部層108のパターンは異なってもよく、垂直に重なってもよい。下部層104のパターン及び上部層108のパターンにより重なる領域は、ナノチューブアレイの部分が下部層104及び上部層108の導電体の間に挟まれている。このような領域のナノチューブアレイはサブアレイと見なされ、各サブアレイは、データ情報を記憶するユニットである。一実施例では、下部層104及び上部層108のパターンは、複数の交差しないラインを含み、交差しないラインのそれぞれの幅は、ナノチューブ層106のナノチューブの口径、例えば、1nmを超える。下部層104及び上部層108の異なるラインを通じて複数の電圧源又は電流計を適用することにより、例えば、複数の“ビット0”及び“ビット1”を含むデータ情報が記録又は読み取りされることが可能になる。
【００４２】
図１のナノチューブアセンブルの大きいスケールの図が、更なる電圧源820及び更なる電流計840と共に図８に示されている。ライン112及び114がライン116及び118に垂直に重なる各ユニットにおいてナノチューブに記憶されるデータ情報は、読み出されることが可能になる。
【００４３】
一実施例では、ナノチューブアセンブリはCMOS（相補型金属酸化膜半導体）プロセスに適合する。
【００４４】
一実施例では、前述のナノチューブアセンブリの情報記憶デバイスは、100TB/cm2までの集積密度を有してもよい。ナノチューブアセンブリからの情報を書き込む或いは読み取るために、0.1ナノ秒未満を要してもよく、10-18J未満の電力がかかってもよい。
【００４５】
図７は、本開示の一実施例によるナノチューブアセンブリを製造する方法のフローチャート700を示している。図７について図１〜６と一緒に説明する。図１〜６と同じラベルが付けられた要素は、同様の機能を有する。
【００４６】
ステップ702において、導電体の下部層104が、例えば、非導電体又は半導体基板（例えば、シリコン基板）に形成される。一実施例では、下部導電体は、複数の触媒粒子、例えば、鉄粒子を含む。
【００４７】
ステップ704において、垂直配向ナノチューブアレイの層106が下部層104に形成される。垂直配向ナノチューブアレイは複数のナノチューブを含む。ナノチューブ層106の典型的なナノチューブ202は、下部層104に接する下部端212及び上部端214を含む。導電体に垂直配向ナノチューブアレイを形成する手段は、当該技術分野において既知であり、ここでは詳細に説明しない。
【００４８】
ステップ706において、ナノ粒子、例えば、フラーレン分子又は金属フラーレン分子は、ナノチューブ内に配置される。１つ以上のナノ粒子で満たされた典型的なナノチューブ202では、ナノ粒子のうち少なくとも１つは帯電しており、ナノチューブ内のナノ粒子の少なくとも一部は、電界の作用でナノチューブに沿って移動することができる。
【００４９】
ステップ708において、導電体、例えば、金の上部層108がナノチューブ層106に形成される。上部端214は、上部層108に接する。
【００５０】
上部層108を形成する際に、下部端212から下部層104への抵抗は、上部端214から上部層108への抵抗と実質的に異なるように制御される。ここで“実質的に異なる”という項目は、下部端212から下部層104への抵抗と上部端214から上部層108への抵抗との間の差が、従来の電子機器又は特に設計された電子機器により検出されるのに十分大きくなることを示す。
【００５１】
一実施例では、下部端212から下部層104への抵抗は、上部端214から上部層108への抵抗より大きくなるように増加する。抵抗は、例えば、下部端212を劣化させることにより増加することができる。下部端212は、下部層104から下部端212を分離するように下部端212をトリミングすること、下部端212において原子スケールで欠陥を生成すること、下部端212をシリコン処理することのように、様々な方法で劣化することができる。代替の実施例では、同様に、上部端214から上部層108への抵抗は、下部端212から下部層104への抵抗より大きくなるように増加する。
【００５２】
一実施例では、下部層104のパターン及び上部層108のパターンは複数のユニットで重なる。ナノチューブ層106のナノチューブは複数のサブアレイに分割される。サブアレイのそれぞれはナノチューブ層106のナノチューブのグループを含む。一実施例では、下部パターン及び上部パターンは、複数の交差しないラインを含む。交差しないラインのそれぞれの幅は、ナノチューブ層106のナノチューブの口径を超える。
【００５３】
一実施例では、ナノチューブアセンブリを製造するプロセスはCMOSプロセスに適合する。
【００５４】
ここでの“下部”、“上部”等の用語は、ここに記載のようにナノチューブアセンブリの空間的位置又は方向を限定することを意図するものではない点に留意すべきである。
【００５５】
最後に、前述の実施例は、単に説明するために使用されるものであり、本出願の技術的対策を限定するものではないことを認識するべきである。前述の好ましい実施例を参照した本出願の詳細な説明に拘わらず、本出願の範囲を逸脱することなく、様々な変形、変更又は等価置換が当業者により行われることができ、本出願の特許請求の範囲でカバーされ得ることを認識するべきである。
【図１】
2016531031.tif 000003
【図２】
2016531031.tif 000004
【図３】
2016531031.tif 000005
【図４】
2016531031.tif 000006
【図５】
2016531031.tif 000007
【図６】
2016531031.tif 000008
【図７】
2016531031.tif 000009
【図８】
2016531031.tif 000010
【手続補正書】
【提出日】平成28年1月7日(2016.1.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、概してナノチューブ技術に関し、特にナノチューブアレイのアセンブリに関する。
【背景技術】
【０００２】
ナノチューブ物質に基づくデバイスの利点は周知であるが、現在では、情報記憶のためにナノチューブアレイを備えた信頼性のある実用的なデバイスを製造することは依然として困難である。更に、“ビット0”及び“ビット1”を表す状態のような異なる状態がナノチューブ内の荷電ナノ粒子の異なる位置に関連付けられることができることは周知であるとしても、位置を乱すことなくナノチューブ内のナノ粒子の位置を検出することは困難である。換言すると、不可能でないにしても、ナノ粒子の位置を変化させずにナノチューブアレイ内のナノ粒子の位置を検出することにより、ナノチューブアレイに記憶された“ビット0”又は“ビット1”で構成されたバイナリデータを読み取ることは技術的に困難である。
【発明の概要】
【０００３】
第１の態様によれば、ナノチューブアセンブリが提供される。ナノチューブアセンブリは、垂直配向ナノチューブアレイで構成されたナノチューブ層であり、ナノチューブアレイは、複数のナノチューブを有するナノチューブ層と、ナノチューブ層の一方の表面に配置された第１の導電体の第１の層と、ナノチューブ層の反対の表面に配置された第２の導電体の第２の層とを有し、ナノチューブ層のナノチューブは、第１の層に接する第１の端と第２の層に接する第２の端とを有し、第１の端から第１の層への抵抗は、第２の端から第２の層への抵抗より低く、１つ以上のナノ粒子がナノチューブ内に配置され、ナノ粒子のうち少なくとも１つは帯電しており、電界の作用でナノチューブに沿って移動可能である。
【０００４】
第１の態様のナノチューブアセンブリの第１の可能な実現形式では、第２の端は劣化している。
【０００５】
第１の態様の第１の実現形式によるナノチューブアセンブリの第２の可能な実現形式では、第２の端はトリミングされている。
【０００６】
第１の態様の第１の実現形式によるナノチューブアセンブリの第３の可能な実現形式では、第２の端は原子スケールで欠陥を有する。
【０００７】
第１の態様の第１の実現形式によるナノチューブアセンブリの第４の可能な実現形式では、第２の端はシリコン処理されている。
【０００８】
第１の態様自体又は第１の態様の前述の実現形式のいずれかによるナノチューブアセンブリの第５の可能な実現形式では、第１の導電体は複数の触媒粒子を有する。
【０００９】
第１の態様自体又は第１の態様の前述の実現形式のいずれかによるナノチューブアセンブリの第６の可能な実現形式では、ナノチューブは複数のサブアレイに分割され、サブアレイのそれぞれはナノチューブのグループを有し、第１の層のパターン及び第２の層のパターンは複数のユニットで重なり、各サブアレイはユニットの１つにある。
【００１０】
第１の態様の第６の実現形式によるナノチューブアセンブリの第７の可能な実現形式では、第１及び第２の層のパターンは複数の交差しないラインを有し、交差しないラインのそれぞれの幅は、アレイのナノチューブの口径を超える。
【００１１】
第１の態様自体又は第１の態様の前述の実現形式のいずれかによるナノチューブアセンブリの第８の可能な実現形式では、ナノチューブアセンブリはCMOS（相補型金属酸化膜半導体）プロセスに適合する。
【００１２】
第１の態様自体又は第１の態様の前述の実現形式のいずれかによるナノチューブアセンブリの第９の可能な実現形式では、ナノ粒子は、フラーレン分子又は金属フラーレン分子である。
【００１３】
第２の態様によれば、ナノチューブアセンブリを製造するプロセスが提供される。このプロセスは、第１の導電体の第１の層を形成する工程と、第１の層に垂直配向ナノチューブアレイのナノチューブ層を形成する工程であり、垂直配向ナノチューブアレイは複数のナノチューブを有し、ナノチューブ層のナノチューブは、第１の層に接する第１の端と第２の端とを有する工程と、ナノチューブ内に１つ以上のナノ粒子を導入する工程であり、ナノ粒子のうち少なくとも１つは帯電しており、電界の作用でナノチューブに沿って移動可能である工程と、ナノチューブ層に第２の導電体の第２の層を形成する工程であり、第２の端は第２の層に接している工程とを有し、第１の端から第１の層への抵抗は、第２の端から第２の層への抵抗と実質的に異なるように制御される。
【００１４】
第２の態様によるプロセスの第１の可能な実現形式では、このプロセスは、端から層への抵抗を増加させるために、第１の端及び第２の端のうち一方の端を劣化する工程であり、端は、第１の層及び第２の層に接する工程を更に有する。
【００１５】
第２の態様の第１の実現形式によるプロセスの第２の可能な実現形式では、第１の端及び第２の端のうち一方の端を劣化する工程は、端をトリミングする工程を有する。
【００１６】
第２の態様の第１の実現形式によるプロセスの第３の可能な実現形式では、第１の端及び第２の端のうち一方の端を劣化する工程は、端において原子スケールで欠陥を生成する工程を有する。
【００１７】
第２の態様の第１の実現形式によるプロセスの第４の可能な実現形式では、第１の端及び第２の端のうち一方の端を劣化する工程は、端をシリコン処理する工程を有する。
【００１８】
第２の態様自体又は第２の態様の前述の実現形式のいずれかによるプロセスの第５の可能な実現形式では、第１の導電体は複数の触媒粒子を有する。
【００１９】
第２の態様自体又は第２の態様の前述の実現形式のいずれかによるプロセスの第６の可能な実現形式では、第１の層のパターン及び第２の層のパターンは複数のユニットで重なり、ナノチューブを複数のサブアレイに分割する工程であり、サブアレイのそれぞれはナノチューブのグループを有する工程と、ユニットの１つにサブアレイのそれぞれを形成する工程とを更に有する。
【００２０】
第２の態様の第６の実現形式によるプロセスの第７の可能な実現形式では、第１の層を形成する工程及び第２の層を形成する工程は、第１の層の第１のパターン及び第２の層の第２のパターンを形成する工程であり、第１及び第２のパターンは複数の交差しないラインを有し、交差しないラインのそれぞれの幅は、アレイのナノチューブの口径を超える工程を有する。
【００２１】
第２の態様自体又は第２の態様の前述の実現形式のいずれかによるプロセスの第８の可能な実現形式では、請求項１１のプロセスは、CMOSプロセスに適合する。
【００２２】
第２の態様自体又は第２の態様の前述の実現形式のいずれかによるプロセスの第９の可能な実現形式では、ナノ粒子は、フラーレン分子又は金属フラーレン分子である。
【００２３】
本発明の他のシステム、方法、特徴及び利点は、以下の図面及び詳細な説明の考察により当業者に明らかであるか、或いは明らかになる。全てのこのような更なるシステム、方法、特徴及び利点は、この説明に含まれており、本発明の範囲内であり、添付の特許請求の範囲により保護されることを意図する。
【図面の簡単な説明】
【００２４】
本開示の好ましい特徴について、非限定的な実施例により、添付図面を参照して説明する。
【図１】この開示の実施例によるナノチューブアセンブリの簡略化した構成図
【図２】この開示の実施例によるナノチューブアセンブリの一部の簡略化した構成の例
【図３】本開示の実施例による電圧源を備えたナノチューブアセンブリの一部の簡略化した構成の例
【図４】本開示の実施例による電圧源を備えたナノチューブアセンブリの一部の簡略化した構成の他の例
【図５】本開示の実施例による電圧源及び電流計を備えたナノチューブアセンブリのナノチューブの一部の簡略化した構成の例
【図６】本開示の実施例による電圧源及び電流計を備えたナノチューブアセンブリのナノチューブの一部の簡略化した構成の他の例
【図７】この開示の実施例によるナノチューブアセンブリを製造するプロセスのフローチャートの例
【図８】図１から用いられたナノチューブアセンブリの一例の上面図  図面を通じて、同一の参照文字及び説明は、必ずしも同一ではないが同様の要素を示す。ここに記載する例示的な実施例は、様々な変更及び代替の形式を受けることができるが、特定の実施例が図面に例として示されており、ここで詳細に記載される。しかし、ここに記載の例示的な実施例は、開示された特定の形式に限定されることを意図するものではない。むしろ、この開示は、添付の特許請求の範囲内に入る全ての変更、等価物及び代替物をカバーする。
【発明を実施するための形態】
【００２５】
本出願の前述の目的、技術的対策及び利点を理解しやすくするために、詳細な説明が以下に提供される。詳細な説明は、ブロック図、フローチャート及び／又は例の使用を介して、デバイス及び／又はプロセスの様々な実施例を示す。このようなブロック図、フローチャート及び／又は例が１つ以上の機能及び／又は動作を含む限り、このようなブロック図、フローチャート又は例の中の各機能及び／又は動作が広い範囲の実用的手段により個別に及び／又はまとめて実現され得ることが、当業者により認識される。
【００２６】
図１は、本開示の一実施例によるナノチューブアセンブリ100の概略構成図を示している。図１の例では、ナノチューブアセンブリ100は、垂直配向ナノチューブアレイ106の層と、ライン112及び114を含む下部パターンを備えた下部層104と、ライン116及び118を含む上部パターンを備えた上部層108と、任意選択で基板（例えば、シリコン基板）102とを含む。垂直配向ナノチューブアレイ106は、複数の垂直配向ナノチューブで構成される。下部層104は、例えば、鉄粒子のような触媒粒子を含む導電体の層であり、ナノチューブ層106の一方の表面と基板102との間に配置される。上部層108は、例えば、金を含む導電体の層であり、ナノチューブ層106の他方の表面に配置される。
【００２７】
ナノチューブ層106の構成についての詳細な説明は、ここで図２により提供される。図２は、本開示の一実施例によるナノチューブアセンブリ100の一部200の簡略化した構成の例を示している。図２について図１と一緒に説明する。従って、図１に現れる要素は、図２において同じラベルが付けられている。
【００２８】
図２の例では、ナノチューブ層106は、基本的に、ナノチューブ202及び204のような個別に形成されたナノチューブで構成される（ナノチューブの寸法及びナノチューブ間の距離は縮尺通りではない）。ナノチューブ202は、下部層104に接する（against）下部端212（太線として図示する）と、上部層108に接する上部端214（太線として図示する）とを含む。この出願に示すナノチューブアセンブリの目的の用途のため、下部端212から下部層104への抵抗RBは、上部端214から上部層108への抵抗RUと異なるべきである。差を実現するために、例えば、下部端212及び上部端214の一方は、（化学又は物理プロセスを介して）劣化（degrade）しており、これにより、劣化した端に対応する抵抗の一方（RB又はRU）が増加し、従って、他方の端の抵抗より大きくなる。例えば、下部端212が劣化している場合、抵抗RBは抵抗RUより大きい。上部端214が劣化している場合、抵抗RUは抵抗RBより大きい。ナノチューブの端は、当業者に既知又は未知の以下の手段、すなわち、トリミング（trimming）、熱劣化、シリコン処理、原子スケールでの欠陥の導入等のうち１つ以上により劣化することができる。一実施例では、ナノチューブの端は、わずかにトリミングされ、これにより、端が接する層からナノスケールで分離される。従って、対応する抵抗RB又はRUが増加する。他の実施例では、ナノチューブの熱劣化が使用されることができる。熱劣化は、例えば以下の参考文献、すなわち、H.M.  Duong,  E.  Einarsson,  J.  Okawa,  R.  Xiang  and  S.  Maruyama,  Thermal  Degradation  of  Vertically  Aligned  Single-Walled  Carbon  Nanotubes,  Jpn.  J.  Appl.  Phys.,  2008,  47,  1994に詳細に説明されている。
【００２９】
１つ以上のナノ粒子がナノチューブ202内に配置され、ナノチューブ202内において、ナノ粒子のうち少なくとも１つは帯電している。ナノチューブ内のナノ粒子の少なくともいくつかは、電界の作用でナノチューブ202に沿って移動可能である。一実施例では、ナノ粒子は、フラーレン分子（fullerene  molecule）又は金属フラーレン分子（metallofullerene  molecule）である。
【００３０】
ナノチューブに沿ったナノ粒子の移動について、図３及び図４と共に説明する。
【００３１】
図３では、電圧源320は、上部層108と下部層104との間に接続される。電圧源320は、例えば2Vの電圧を供給する。電圧源320の正の端子は下部層104に接続され、電圧源320の負の端子は上部層108に接続される。ナノチューブ202は、内部にナノ粒子312、314及び316を含み、これらの一部又は全部は、可動性であり、ナノチューブ202の軸の方向に沿って移動することができる。ナノ粒子のいくつか、例えば、ナノ粒子312及び316は、例えば、正電荷を持つカリウムイオンK+で帯電しており、ナノ粒子314は、電気的に中性であり、すなわち、帯電していない。まず、電圧を印加する前に、帯電しているナノ粒子312及び316は、下部層104の近くのナノチューブ202の下部に存在する。電圧源320により生成された電界の作用で、帯電しているナノ粒子312及び316は、ナノチューブ202の下部からナノチューブ202の上部に移動することができる。
【００３２】
帯電していないナノ粒子314は、帯電しているナノ粒子の位置に対する帯電していない粒子314の位置に応じて、その元の位置に留まってもよく、電界により駆動される帯電しているナノ粒子312及び316により動かされてもよい。図３に示すように、帯電していないナノ粒子314が帯電しているナノ粒子312及び316の間に存在する場合、これは、帯電しているナノ粒子312及び316により駆動されてもよい。帯電していないナノ粒子314が帯電しているナノ粒子312の下部に存在する場合、これは、その元の位置に留まってもよい。
【００３３】
図４の例では、例えば、電圧2Vを備えた電圧源420は、上部層108と下部層104との間に接続される。電圧源420の正の端子は上部層108に接続され、電圧源420の負の端子は下部層104に接続される。ナノチューブ202は、内部にナノ粒子412、414及び416を含み、これらの全部は、可動性であり、ナノチューブ202に沿って移動することができる。ナノ粒子412及び416は、例えば、K+で帯電しており、ナノ粒子414は帯電していない。まず、帯電しているナノ粒子412及び416は、ナノチューブ202の上部に存在する。電圧源420により生成された電界の作用で、帯電しているナノ粒子412及び416は、ナノチューブ202の上部からナノチューブ202の下部に移動することができる。帯電していないナノ粒子414の移動は、図３の帯電していないナノ粒子314の移動と同様である。
【００３４】
従って、帯電しているナノ粒子の位置は、上部層108と下部層104との間に電圧を印加することにより変更されることができる。帯電しているナノ粒子が存在する位置がそれぞれ“ビット0”及び“ビット1”を表し、“ビット0”及び“ビット1”がデータ情報に関連付けられる場合、データ情報は、上部層108と下部層104との間に電圧源を印加することにより変更又は再書き込みされることができる。例えば、帯電しているナノ粒子が下部に存在する状態が“ビット0”に関連付けられ、帯電しているナノ粒子が上部に存在する状態が“ビット1”に関連付けられ、帯電しているナノ粒子が最初に下部に存在する場合、電圧源の負の端子が上部層108に印加されて電圧源の正の端子が下部層104に印加されることで、上部層108と下部層104との間に電圧源を印加することにより、帯電しているナノ粒子は、上部に移動することができ、ナノチューブに記憶されているデータは、“0”から“1”に変更されることができる。
【００３５】
帯電しているナノ粒子の位置に関連付けられたデータ情報の読み取りプロセスについて、図５及び図６により詳細に説明する。
【００３６】
図５の例では、上部端214から上部層108への抵抗RUは、下部端212から下部層104への抵抗RBより大きい。電圧源520が接続される。電圧源520の電圧は、帯電しているナノ粒子312、316が電圧源520により生成された電界の作用で移動することができないようなものである。図６の例では、上部端214から上部層108への抵抗RUは、下部端212から下部層104への抵抗RBより大きい。電圧源620が接続される。電圧源620の電圧は、帯電しているナノ粒子412、416が電圧源620により生成された電界の作用で移動することができないようなものである。
【００３７】
図５の例では、帯電しているナノ粒子312及び316は、ナノチューブ202の下部に存在する。図６の例では、帯電しているナノ粒子412及び416は、ナノチューブ202の上部に存在する。帯電しているナノ粒子412及び416は抵抗RUより小さい抵抗を有するため、図６の例における上部層108から下部層104への全抵抗は、図５の例における上部層108から下部層104への全抵抗より低くなり得る。従って、図６に示す上部層108から下部層104に流れる電流I6は、図５に示す上部層108から下部層104に流れる抵抗I5より大きくなり得る。図６の電流計622及び電流計522は、それぞれ電流I6及びI5を監視する。
【００３８】
従って、帯電しているナノ粒子の位置は、電流計を流れる電流を監視することにより検出可能である。この実施例では、電流計を流れる大きい方の電流は、帯電しているナノ粒子が上部端に存在することを示すが、電流計を流れる低い方の電流は、帯電しているナノ粒子が下部端に存在することを示す。従って、“0”及び“1”のようなデータ情報がナノチューブ内の帯電しているナノ粒子の異なる位置に対応するものとして記録されている場合、データ情報は、電流計を使用することにより読み出されることができる。
【００３９】
換言すると、ナノチューブの下部端に接する下部層及びナノチューブの上部端に接する上部層を通じて電圧源を印加し、ナノチューブを通過する電流を監視することにより、ナノチューブ内の帯電しているナノ粒子の位置が検出されることができる。有利には、読み取りプロセスは、帯電しているナノ粒子の位置を検出することができ、従って、位置及びデータ情報を変更せずに、ナノチューブに記憶されたデータ情報を読み出すことができる。更に、読み取りの間に上部層108と下部層104の間に印加される電圧源は非常に小さいため、読み取りプロセスは、非常に少量の電力を消費する。
【００４０】
図１の例では、ナノチューブ層106のナノチューブは複数のサブアレイに分割される。サブアレイのそれぞれはナノチューブのグループを含む。より大きいスケールから、下部層104及び上部層108はパターンによって形成されてもよいことが認識され得る。例えば、下部層104のパターン及び上部層108のパターンは異なってもよく、垂直に重なってもよい。下部層104のパターン及び上部層108のパターンにより重なる領域は、ナノチューブアレイの部分が下部層104及び上部層108の導電体の間に挟まれている。このような領域のナノチューブアレイはサブアレイと見なされ、各サブアレイは、データ情報を記憶するユニットである。一実施例では、下部層104及び上部層108のパターンは、複数の交差しないラインを含み、交差しないラインのそれぞれの幅は、ナノチューブ層106のナノチューブの口径、例えば、1nmを超える。下部層104及び上部層108の異なるラインを通じて複数の電圧源又は電流計を適用することにより、例えば、複数の“ビット0”及び“ビット1”を含むデータ情報が記録又は読み取りされることが可能になる。
【００４１】
図１のナノチューブアセンブルの大きいスケールの図が、更なる電圧源820及び更なる電流計840と共に図８に示されている。ライン112及び114がライン116及び118に垂直に重なる各ユニットにおいてナノチューブに記憶されるデータ情報は、読み出されることが可能になる。
【００４２】
一実施例では、ナノチューブアセンブリはCMOS（相補型金属酸化膜半導体）プロセスに適合する。
【００４３】
一実施例では、前述のナノチューブアセンブリの情報記憶デバイスは、100TB/cm2までの集積密度を有してもよい。ナノチューブアセンブリからの情報を書き込む或いは読み取るために、0.1ナノ秒未満を要してもよく、10-18J未満の電力がかかってもよい。
【００４４】
図７は、本開示の一実施例によるナノチューブアセンブリを製造する方法のフローチャート700を示している。図７について図１〜６と一緒に説明する。図１〜６と同じラベルが付けられた要素は、同様の機能を有する。
【００４５】
ステップ702において、導電体の下部層104が、例えば、非導電体又は半導体基板（例えば、シリコン基板）に形成される。一実施例では、下部導電体は、複数の触媒粒子、例えば、鉄粒子を含む。
【００４６】
ステップ704において、垂直配向ナノチューブアレイの層106が下部層104に形成される。垂直配向ナノチューブアレイは複数のナノチューブを含む。ナノチューブ層106の典型的なナノチューブ202は、下部層104に接する下部端212及び上部端214を含む。導電体に垂直配向ナノチューブアレイを形成する手段は、当該技術分野において既知であり、ここでは詳細に説明しない。
【００４７】
ステップ706において、ナノ粒子、例えば、フラーレン分子又は金属フラーレン分子は、ナノチューブ内に配置される。１つ以上のナノ粒子で満たされた典型的なナノチューブ202では、ナノ粒子のうち少なくとも１つは帯電しており、ナノチューブ内のナノ粒子の少なくとも一部は、電界の作用でナノチューブに沿って移動することができる。
【００４８】
ステップ708において、導電体、例えば、金の上部層108がナノチューブ層106に形成される。上部端214は、上部層108に接する。
【００４９】
上部層108を形成する際に、下部端212から下部層104への抵抗は、上部端214から上部層108への抵抗と実質的に異なるように制御される。ここで“実質的に異なる”という項目は、下部端212から下部層104への抵抗と上部端214から上部層108への抵抗との間の差が、従来の電子機器又は特に設計された電子機器により検出されるのに十分大きくなることを示す。
【００５０】
一実施例では、下部端212から下部層104への抵抗は、上部端214から上部層108への抵抗より大きくなるように増加する。抵抗は、例えば、下部端212を劣化させることにより増加することができる。下部端212は、下部層104から下部端212を分離するように下部端212をトリミングすること、下部端212において原子スケールで欠陥を生成すること、下部端212をシリコン処理することのように、様々な方法で劣化することができる。代替の実施例では、同様に、上部端214から上部層108への抵抗は、下部端212から下部層104への抵抗より大きくなるように増加する。
【００５１】
一実施例では、下部層104のパターン及び上部層108のパターンは複数のユニットで重なる。ナノチューブ層106のナノチューブは複数のサブアレイに分割される。サブアレイのそれぞれはナノチューブ層106のナノチューブのグループを含む。一実施例では、下部パターン及び上部パターンは、複数の交差しないラインを含む。交差しないラインのそれぞれの幅は、ナノチューブ層106のナノチューブの口径を超える。
【００５２】
一実施例では、ナノチューブアセンブリを製造するプロセスはCMOSプロセスに適合する。
【００５３】
ここでの“下部”、“上部”等の用語は、ここに記載のようにナノチューブアセンブリの空間的位置又は方向を限定することを意図するものではない点に留意すべきである。
【００５４】
最後に、前述の実施例は、単に説明するために使用されるものであり、本出願の技術的対策を限定するものではないことを認識するべきである。前述の好ましい実施例を参照した本出願の詳細な説明に拘わらず、本出願の範囲を逸脱することなく、様々な変形、変更又は等価置換が当業者により行われることができ、本出願の特許請求の範囲でカバーされ得ることを認識するべきである。
【国際調査報告】
2016531031.tif 000011
2016531031.tif 000012