(57)【要約】  インダクタ構成部品は、複数の導電素子を含み、導電素子の各々は、導電材料からなる個別のパッチとして形成され、前記導電素子は、垂直なスタックに配置され、互いに密に結合される。誘電体は、より隣接した導電素子の間に配置され、前記誘電体は、誘電率を有し、隣接した前記導電素子の間に少なくとも半分以上の相互インダクタンス係数をもたらすように十分に薄い。誘電体は、隣接する導体よりも典型的に薄い。
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【特許請求の範囲】
【請求項１】
インダクタ装置であって、
複数の導電素子を備え、前記導電素子の各々は、導電材料からなる個別のパッチとして形成され、前記導電素子は、互いに垂直なスタックで配置され、インダクタ装置はさらに、少なくとも２つ以上の隣接する導電素子の間に配置される誘電体を備え、前記誘電体は、隣接する前記導電素子の間において少なくとも２分の１（１／２）以上の相互インダクタンス係数を提供するように十分に薄い、インダクタ装置。
【請求項２】
前記２つ以上の導電素子の間に配置される前記誘電体の比誘電率は、１よりもかなり小さい誘電正接（Ｔａｎｄ）を示す、請求項１に記載の装置。
【請求項３】
前記導電素子の各々は、２つ以上の隣接する導電素子に対して電気的に接続される、請求項１に記載の装置。
【請求項４】
前記インダクタは、並列共振回路の一部をさらに備え、前記垂直なスタックにおいて、前記インダクタは、上部導電素子のみを介して第１のコンデンサに直接的に接続され、第２のコンデンサは、下部導電素子のみを介して直接的に接続され、前記下部導電層と上部導電層との間に配置される他の導電素子は、直接導体経路を介して前記第１もしくは第２のコンデンサに接続されない、請求項１に記載の装置。
【請求項５】
前記他の導電素子のうちの２つ以上は互いに接続される、請求項４に記載の装置。
【請求項６】
前記インダクタは、直列共振回路の一部をさらに備え、前記垂直なスタックにおいて、前記インダクタは、上部導電素子のみを介して第１のコンデンサに直接的に接続され、下部導電素子は、第２のコンデンサのみに直接的に接続され、前記下部導電層と前記導電層との間に配置される他の導電素子は、直接導体経路を介して前記第１もしくは第２のコンデンサに接続されない、請求項１に記載の装置。
【請求項７】
前記他の導電素子のうちの２つ以上は互いに接続される、請求項６に記載の装置。
【請求項８】
前記インダクタは、（ｉ）プリント回路板基板としての前記誘電体層のうちの所与の１つと、（ｉｉ）前記基板の両側面に配置される金属としての２つの導体とを含むサブアセンブリを備える、請求項１に記載の装置。
【請求項９】
前記プリント回路基板は、埋め込みコンデンサ層を有する、請求項８に記載の装置。
【請求項１０】
前記インダクタは、接着剤層を用いて互いに取り付けられる複数のサブアセンブリを備える、請求項８に記載の装置。
【請求項１１】
インダクタ装置であって、
各々が個別の導電材料のパッチとして形成される複数の導体を備え、前記導体は、互いに垂直方向に配置されて導体積層を形成し、インダクタ装置はさらに、
２つ以上の隣接する導電素子の間に配置される薄い誘電体を備え、前記誘電体は、前記直接隣接する導電素子の厚さよりも小さい厚さを有する、インダクタ装置。
【請求項１２】
前記導体は、前記入力端から前記出力端へ延在する少なくとも２つの平行な側壁を有する金属の概して矩形のストリップから形成される、請求項１１に記載の装置。
【請求項１３】
前記は、導電経路が入力端から出力端にわたって真っ直ぐとなる形状を有する、請求項１１に記載の装置。
【請求項１４】
前記導体は、約０．３３ミルから０．７ミルの範囲の厚さを有する、請求項１１に記載の装置。
【請求項１５】
前記誘電体層は、０．３ミルから０．３１５の範囲の厚さを有する、請求項１１に記載の装置。
【請求項１６】
前記積層の最上および最下の導体の内の少なくとも１つは、前記積層の内部導体よりも厚い、請求項１１に記載の装置。
【請求項１７】
前記導体は、４０ミルから８０ミルの範囲の幅を有する、請求項１１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
技術分野
この特許出願は、インダクタに関し、より具体的には、小さなフォームファクタにおいて非常に高い品質係数をもたらすベクトルインダクタに関する。
【背景技術】
【０００２】
背景情報
インダクタは、電流が通過する時に電気エネルギーを一時的に蓄える受動的な二端子電気部品である。時間の経過とともにインダクタを通って流れる電流が変化する場合、結果として得られる時間変動磁場が電圧を誘発する。インダクタは、電流の変化率に対するこの電圧の比率であるインダクタンスによって特徴付けられ得る。
【０００３】
インダクタは、多くの異なるタイプの交流（ＡＣ）回路、特に無線周波数（ＲＦ）回路において一般に使用される。インダクタは、フィルタ、共振器、同調器、および他の機能を実施するために、コンデンサおよび他の構成部品と結合される。スマートフォン、タブレット、ラップトップコンピューターなどの電子デバイスは、今日では典型的に多くの異なる無線通信プロトコルを使用するとともに幅広い様々な周波数で動作すると同時に、可能な限り小さく安価であることが期待される。インダクタの設計は、これらの目標の達成に関して重大な局面となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
概要
課題の記載
品質もしくはＱ係数は、構成部品のインダクタンスと抵抗との間の比率からインダクタを特徴付ける無次元パラメータである。ＲＦ設計において、Ｑは、共振回路の中心周波数に対する帯域幅を特徴づけるものとして一般に考えられている。高いＱは、蓄積されたエネルギーに対してエネルギー損失の比率が低いことを示す。このため、高いＱ係数を有する共振器は、中心周波数に対する帯域幅を増大させなければならない実施において望まれる。このため、高いＱの需要は、より高いデータ率を取り扱わなければならない今日の通信装置の特徴である。Ｑの高い同調回路もまた、より大きな選択性を提供するものである。つまり、隣接チャネルから信号をフィルタリングすることに関して、より良い仕事をするものである。Ｑの高い発振器もまた、より小さな周波数範囲内で発振することから、より安定している。
【０００５】
構成部品の設計に関する付加的な懸念は、構成部品が占有する物理的空間である。回路領域の所定量において利用可能なインダクタンスの所与の量を増大させながらＱを向上させ得る任意の手法が概して好ましい。
【０００６】
特定の集積回路（ＩＣ）をベースとした設計においてインダクタのセットが必要である場合、ＩＣとは別個の離散的なインダクタを使用することにより、インダクタのセットと他の構成部品との間の多くの相互接続が必要となることから、実施に関する課題が生じ得る。この状況により、出来る限り多くの必要なインダクタを半導体デバイス自体に集積する方向に多くの回路設計者が動機づけられた。
【０００７】
しかしながら、ＩＣへのインダクタの集積化は、インダクタに固有の磁気特性による他の問題を生じさせる。ＩＣインダクタは、標準的な離散型インダクタ構成部品において使用される「コイル」もしくは「螺旋」形状を取り入れた導体を使用して実施され得る。このような構造における電流フローの経路は必然的に湾曲する、もしくは角度が付けられることから、誘発された磁場は、螺旋状の導電経路の可能な限り最短の経路（すなわち、最も内側の縁部）に沿って電子を移動させる傾向がある。このため、周波数の増加に伴ってインダクタのＱを向上させる能力が制限される。
【０００８】
結果として、Ｑを増大させるために、導電経路のサイズを増大させなければならない、または隣接するターンの間の電磁結合を増大させなければならないと一般的に考えられている。
【０００９】
このため、螺旋形状のインダクタは、インダクタを出来る限り小さくしなければならない状況において、高いＱをもたらすのに理想的な状態より劣るものと考えられている。
【００１０】
また、インダクタは、トランジスタを含む能動回路構成部品を用いて実施され得る。しかしながら、能動回路をベースとしたインダクタは、線形性の点において他の課題を生じさせる。
【課題を解決するための手段】
【００１１】
好ましい解決法の概要
上述の課題、および他の関連する課題は、ＩＣをベースとしたプリント回路基板の設計に容易に組み込まれる小さなフォームファクタにおいて非常に高いＱを示すベクトルインダクタ構成部品である、本発明の局面の動機づけとなるものである。
【００１２】
１つの構成において、ベクトルインダクタは、複数の導電素子を含み、導電素子の各々は、導電材料からなる個別のストリップもしくはパッチとして形成される。導電素子は、互いに垂直なスタックで配置され、密に結合される。誘電体は、スタックにおける隣接する導電素子の各対の間に設けられる。誘電体は、誘電率を有し、隣接する導電素子間において少なくとも２分の１以上、好ましくは０．９以上に近い相互インダクタンス係数を提供するように十分に薄い。高い相互コンダクタンスは、誘電体を非常に薄く構成すること、典型的には少なくとも隣接する導体よりも薄く構成することによって実現され得る。
【００１３】
２つ以上の導電素子の間に配置される誘電体は、１よりもかなり小さい誘電正接（Ｔａｎｄ）を示し得る。
【００１４】
導体は、インダクタが離散的な構成部品として機能する場合には互いに接続され得る。インダクタが並列もしくは直列ＬＣ共振回路の一部として含まれる場合、インダクタは、垂直なスタックにおける上部導電素子および下部導電素子のみを介してコンデンサに直接的に接続され得る。
【００１５】
１つの構成において、インダクタは、複数のサブアセンブリを含み、各サブアセンブリは、（ｉ）プリント回路基板によってもたらされる誘電体層のうちの所与の１つと、（ｉｉ）基板の両側面に配置される金属ストリップとしての２つの導体とを含む。そして、インダクタは、接着剤層を介して互いに取り付けられる複数のサブアセンブリから形成される。
【００１６】
導体は、概して、金属の矩形ストリップであり、湾曲した経路もしくは角度の付いた経路を回避して最大電流フローを促すために入力端部から出力端部へ延在する少なくとも２つの平行な側壁を有する。これにより、導電経路が確実に入力端子から出力端子へわたって可能な限り真っ直ぐとなる。
【００１７】
以下の詳細な説明では、添付の図面を参照する。
【図面の簡単な説明】
【００１８】
【図１】積層された導体および誘電体層から形成されるベクトルインダクタを示す断面図である。
【図２】ベクトルインダクタの一部をより詳細に示す断面図である。
【図３Ａ】導体の２つの異なる形状を示す上面図である。
【図３Ｂ】導体の２つの異なる形状を示す上面図である。
【図４】互いに付着した複数のプリント回路基板サブアセンブリから形成されるベクトルインダクタの特定の実施形態をより詳細に示す断面図である。
【図５Ａ】１ギガヘルツ（ＧＨｚ）の時の１６個および３２個の積層された要素について、ベクトルインダクタのモデル化されたインダクタンスおよび品質係数を示す図である。
【図５Ｂ】１ギガヘルツ（ＧＨｚ）の時の１６個および３２個の積層された要素について、ベクトルインダクタのモデル化されたインダクタンスおよび品質係数を示す図である。
【図６】ベクトルインダクタ構成部品の等角図である。
【図７Ａ】並列共振回路においてベクトルインダクタを接続するための１つの可能な方法を示す図である。
【図７Ｂ】直列共振回路においてベクトルインダクタを接続するための１つの可能な方法を示す図である。
【図８Ａ】並列共振回路においてベクトルインダクタを接続するための他の方法を示す図である。
【図８Ｂ】直列共振回路においてベクトルインダクタを接続するための他の方法を示す図である。
【図９】プリント回路基板および集積回路キャパシタを使用したベクトルインダクタの直列共振回路の実施を示す断面図である。
【図１０】ベクトルインダクタおよび集積回路キャパシタを使用したプリント回路基板において実施される例示的なチェビシェフ（Chebyshev）フィルターを示す上面図である。
【発明を実施するための形態】
【００１９】
例示的な実施形態の詳細な説明
簡潔に言えば、ベクトルインダクタの好ましい設計では、密に結合されるとともに積層される導電性パッチのセットが使用され、導電性パッチのセットは、プリント回路基板上および／またはプリント回路基板内に形成される。密に結合された導体は、少なくとも２分の１、もしくは好ましくは０．９以上の高い相互インダクタンス係数を示す。１つの例示的な実施形態において、この非常に密な結合を伴う、Ｎ個の相互結合されたインダクタンスＬのインダクタは、１つの結合されていないインダクタ（Ｎ＊Ｌの値を有する）によって占有されるサイズと比して、１／Ｎのサイズの領域に適合する。これにより、インダクタンスＬのインダクタについて、サイズの合計減少因子Ｎ２が得られる。このため、Ｎ＝１６については、サイズの減少は、結合および積層されていないインダクタの２５６分の１となる。
【００２０】
図１は、本願明細書において導体１０２という複数の密集した導電材料のパッチから形成されるこのような１つのベクトルインダクタ１００を示す高レベル断面図である。Ｎ個の導体１０２は、プリント回路基板上および／またはプリント回路基板内に配置される別個の銅層として形成され得る。導体１０２は、互いに垂直に並べられるとともに、複数の誘電体層１０４によって互いに間隔を空けられている。Ｎ個の導体１０２のベクトルインダクタについては、Ｎ−１個の誘電体層１０４が設けられる。
【００２１】
誘電体層１０４は、任意の好適な誘電材料および／またはエポキシなどの接着剤層を含み得る。導体が端部において機械的に垂下する実施においては、導体は空気であり得る。
【００２２】
図１における層厚は縮尺どおりではない。相互結合を促すために、誘電体層１０４の厚さは典型的に導体１０２の厚さよりも小さい。１つの例示的な実施において、導体１０２の厚さ（もしくは高さＨ１）は、４分の１オンス銅パッチ導体については約０．３３ミル（２分の１オンス銅については０．６７）であり得るが、誘電体１０４の厚さはわずか０．１ミルであり得る。概して、様々な誘電体層１０４の厚さは同じであるが、誘電体層の一部を他よりも厚くする、もしくは薄くすることが可能である。４分の１オンスおよび２分の１オンスは、プリント回路基板構造における金属厚さについての業界標準用語を参照している。
【００２３】
図２は、ベクトルインダクタ１００の１つのサブアセンブリもしくはセクション１０５についてより詳細に示しており、２つの隣接する導体１０２と、それらの間に配置される誘電体１０４とを含む。誘電体１０４は、比誘電率Ｅｒを有する。以下の式は、結果として得られる電圧と電流の関係をモデル化したものを示している。
【００２４】
【数１】
2016524816.tif 000003
【００２５】
ここでＬは各導体１０２のインダクタンスであり、ｉはセクションを通って流れる電流の合計であり（各導体１０２はｉ／２の電流を担持する）、以下の通り結論付けることができる。
【００２６】
【数２】
2016524816.tif 000004
【００２７】
ここでＶ１はインダクタ構造セクション１０５にわたる電圧であり、Ｍは以下の式によって与えられる相互インダクタンス係数である。
【００２８】
【数３】
2016524816.tif 000005
【００２９】
ここでＬ１は第１の層のインダクタンスであり、Ｌ２は第２の層のインダクタンスである。
【００３０】
このため、この関係は、相互インダクタンス係数ｋが少なくとも０．５、好ましくは０．９０以上に近づくような、相互インダクタンスが相対的に高い場合に当てはまる。
【００３１】
なお、図２の密に結合されたインダクタ対アーキテクチャを単純な金属ストリップと比較する際に、インダクタの実際の抵抗は半分とされるが、インダクタンスの合計は変更されない。結果として、品質係数Ｑは倍増し、インダクタンスの合計は所与の領域においてＬがほぼ維持される。図２に示されるような単一対の導体１０２の単一のペアについては、約１５０のＱが可能である。
【００３２】
各導電素子１０２の間に配置される誘電体１０４について選択される材料は、１よりもかなり小さい、典型的には２ｅ−５以下に近い誘電正接（Ｔａｎｄ）を示すものである。
【００３３】
導体１０２は、様々な形状を取り得る。この場合もまた、導体が互いに密に結合されることが重要である。図３Ａは、導体１０２の１つの可能な実施を示す上面図である。ここで、導体１０２は、金属の長い矩形もしくは「ストリップ」として形成される。この矩形のストリップの形状は、任意の湾曲もしくは角度を無くすことによって電界伝播のための可能な最も真っ直ぐな経路をもたらす。そしてこれにより、所与の構成についての品質係数が最大化される。しかしながら、導体１０２の他の形状も、Ｑを高めるための本願明細書における要件を十分に満たし得る。図３Ｂに示される１つのこのような可能な形状も依然として概して矩形の主要導電部分１５５を有するが、ここでは互いに対向する端部にスタブ部分１５７−１，１５７−２を有する。スタブ部分１５７−１，１５７−２は、隣接する構成部品および／または回路接続に対するインピーダンス整合を補助し得る。導体１０２を通る湾曲した伝播路、および矩形から逸脱した任意の形状の側壁における鋭角に沿って電流を流すことを出来る限り避けることが重要である。
【００３４】
導電性パッチ１０２などの導体を介して伝播する無線周波数信号の「表皮効果」により、電流は、導体１０２の厚さの全体を通って流れるのではなく、表面上もしくは表面の近くを概して流れる。したがって、導体１０２の厚さを大きくすることは、担持される電流の量、または導体を通って伝播する信号が受ける抵抗に対して大きく影響しない。この表皮効果は、通常、導電材料のストリップから形成される導体１０２におけるＱおよびインダクタンスの合計を高める能力を制限する。
【００３５】
しかしながら、図２のインダクタ対の構成は、図４に示される複数層ベクトルインダクタ構成へ拡張され得る。ここで、個数Ｐの密に結合されるインダクタペアもしくはサブアセンブリ２１２−１，２１２−２，…２１２−ｇ，…２１２−Ｐは、互いに積層される。図１および図２と同様に、例示的なインダクタ素子２１２−ｇは、誘電体２２２の両側面に配置される導電材料パッチ２２０−１，２２０−２の対として形成される。ここで、誘電体２２２はプリント回路基板の「Ａ−ステージ」材料から形成され得て、導体２２０−１，２２０−２は、その上側および底側にそれぞれ配置される銅パッチである。結果として得られるＰサブアセンブリ構造は、互いに垂直方向に配置され、エポキシ接着剤２２３などの「Ｂ−ステージ」材料を使用して互いに接着される。
【００３６】
この方法で複数のインダクタペア２１２を積層してベクトルインダクタ１００を形成することにより、電流の少なくとも一部が、最も外側の導体層２２８−１，２２８−２上の表皮効果に加えて、構造の中間部分において導体２２０を通って流れる。これにより、同じ寸法の単一の固体導体と比較して、ベクトルインダクタ１００の全体的な導電率が向上する。
【００３７】
接着剤層２２３は、隣接するインダクタ対２１２の間に配置される。所与のインダクタ対２１２−ｇが、直上（インダクタ対２１２−ｇ−１）および直下（インダクタ対２１２−ｇ＋１）に位置する隣接のインダクタ対に対して密に結合するように、接着剤２２３は、相対的に薄く、相対的に低い静的比誘電率（誘電率）Ｅｒを有するように選択される。
【００３８】
全体的なベクトルインダクタ構造の相互結合は、層間の距離、および導体間に配置される材料の誘電率によって判定される。図４は、いくつかの典型的な寸法を示す。内部導電層２２０の厚さ（もしくは高さ）が約０．６６ミル（１６．７４μｍ）であり、誘電体基板層２２２が約０．３１５ミル（８μｍ）である場合、誘電体基板のＥｒを約３．５とし、接着剤層２２３のＥｒを約２．７（接着剤２２３が０．３ミル（７．６２μｍ）の厚さである場合）とするのが好ましい。この場合においても、誘電体層の厚さの合計は、誘電層の厚さよりも小さい。
【００３９】
最も外側の導体２２８−１，２２８−２は、内部導電層２２０の厚さよりもいくぶん大きくするのが好ましく、ここで外部導体は２．７ミル（６７．５４μｍ）の厚さであり得る。
【００４０】
ベクトルインダクタ構造を作るスタックにおいて、各導体２２０は、隣接する導体１０２（および実際にはすべての他の内部導体２２０）と同じサイズおよび形状を有するのが好ましい。しかしながら、個別の導体のサイズおよび形状の変更は、設計の主旨から逸脱するものではない。
【００４１】
図４の積層インダクタ設計は、その他の手法に勝る重要な利点をもたらす。通常、値がＬのＰ個の独立したインダクタを含む構造体は、単一のインダクタＬが占める空間のＰ倍の空間を占めることになる。しかしながら、図４の相互結合されたベクトルインダクタの場合において、非常に密に結合されたサイズＬのＰ個の相互結合されたインダクタは、結合されていない単一のインダクタ（値Ｐ＊Ｌ）によって占められる空間と比較すると、サイズ１／Ｐの空間のみを必要とする。したがって、全体的なサイズの減少はＰ２であり、Ｎはインダクタ対の数である。したがって、Ｐが１６に等しい場合、それに対応するサイズの減少は、単一のインダクタの場合と比較して、２５６分の１である。
【００４２】
本願明細書において示される、０．９５以上の相互インダクタンスを伴う密に結合されたベクトルインダクタは、２００以上のＱを実現するという、Ｑ係数における大きな向上をもたらす傾向がある。
【００４３】
図５Ａおよび図５Ｂは、異なる導電パッチ幅（単位ミル）および異なる２つの数のインダクタペア（Ｐ＝１６およびＰ＝３２）について、動作周波数が１ＧＨｚのときに得られる、モデル化されたインダクタンスおよび品質係数をそれぞれ示す。モデルは、２５０ミルの厚さの気柱が上部および下部外部導体層２２８−１，２２８−２に隣接して設けられていると推定している。
【００４４】
図５Ａの曲線５０２は、層数Ｐ＝１６について矩形導体ストリップ２２０の幅の関数として変化するモデル化されたインダクタを示し、曲線５０４は、Ｐ＝３２についてのインダクタンスのプロットと同様である。図５Ｂの曲線５１２は、Ｐ＝１６について導体ストリップ２２０の幅の関数として変化する品質係数Ｑを示し、曲線５１４は、Ｐ＝３２についての分散である。
【００４５】
さまざまなタイプのＲＦ回路を構成するためにベクトルインダクタ１００が実際にどのように他の構成部品に結合するように構成するかについても考慮され得る。
【００４６】
図６は、別個もしくはスタンドアローンの個別部品としてのパッケージングを意図したベクトルインダクタ１００の実施を示す。この等角図に見られるように（ここで、垂直方向の縮尺は実際のスケールから幾分誇張されている）、互いの上方に積層されるとともに誘電体層１０４によって密集した導体１０２が、この場合においても以前の実施形態のように見られる。導電側壁１０８は、導体１０２の間、および／または導体１０２を支持する他の構造の側面に沿って配置される。導電側壁１０８によって提供されるこれらの追加の接続は、導体１０２の間の相互インダクタンスの促進をさらに補助し得る。ここで、入力端子１１８および出力端子１１９は、最も底側の導体１０２に隣接して接続される。
【００４７】
全体的にコンパクトなサイズを維持するために、直列もしくは並列共振回路に組み込まれるベクトルインダクタについては特定の設計が好ましい。当業者が理解するように、共振回路は、いくつかのインダクタおよびコンデンサを典型的に含むフィルタを実施し得て、フィルタにおけるインダクタおよびコンデンサの数、およびそれらの具体的な相互接続は、望ましいフィルタリングのタイプ｛帯域通過、低域通過、高域通過、帯域遮断｝に応じる、およびこのようなフィルタについての極および零にも応じる。以下の記載は、フィルタ設計のその局面に関連していないが、各個別のインダクタおよびコンデンサ構成部品の物理的構成および電気的導通に関連している。
【００４８】
図７Ａは、並列ＬＣ共振回路７０２の１つのこのような可能な実施を示す概略図である。導体１０２と誘電体層１０４とを含むベクトルインダクタ１００が示される。この場合においても、インダクタ１００は、最下部導体２２８−１と最上部導体２２８−２とを含む。コンデンサＣは、コンデンサ素子７０４−１および７０４−２の対によってもたらされ、各々はキャパシタンスＣ／２を有し、各コンデンサは、下部導体２２８−１および上部導体２２８−２のそれぞれと並列に接続される。なお、ベクトルインダクタ１００の最も内側の導体１０２は、この実施においては互いに接続されていない、または互いに接続されている。この構成は、最高のＱをもたらし得ると考えられる。
【００４９】
図７Ｂは、図７Ａの並列ＬＣ回路に類似する直列ＬＣ回路についての実施を示す。再び、コンデンサ７０６−１，７０６−２は、最下部導体２２８−１および最上部導体２２８−２に接続されるのみである。コンデンサ７０６−１および７０６−２の各々は、直列ＬＣ回路において望ましいキャパシタンスＣの半分を有し得る。
【００５０】
図８Ａの場合の並列ＬＣ回路および図８Ｂの場合の直列ＬＣ回路についても実施が可能である。図７Ａおよび図７Ｂとの違いは、ベクトルインダクタ１００が導電側壁１０８を使用して実施される点である。この構成は最適な性能特性をもたらし得ないが、構築を容易にするために一部の用途においては許容可能であり得る。
【００５１】
図９は、単一のベクトルインダクタ１００とキャパシタンスＣ１およびＣ２の対とから構成される直列共振回路９００をより詳細に示す断面図である。この直列共振回路９００は、図７Ｂに示される原理に従って構築されるが、ここでは、キャパシタンスＣ１をもたらす集積回路（ＩＣ）チップ型コンデンサ７０１−１−１，７０６−１−２、およびキャパシタンスＣ２をもたらすコンデンサ７０６−２−１，７０６−２−２を用いてより詳細に示される。このレイアウトは、FaradFlexであり得る多層プリント回路（ＰＣＢ）基板７７０（図７ｂ）、または他の好適な多層基板におけるベクトルインダクタ１００の実施に対して特に適合可能である。コンデンサ７０６−１および７０６−２は、「フリップチップ」としてＰＣＢ基板７５０の上部に搭載される集積回路チップ構成部品であり得る。コンデンサチップ７０６の１つの好ましい実施では、上記の引用により援用された特許出願に記載のＣＭＯＳコンデンサアレイアーキテクチャが使用される。
【００５２】
図１０は、図９と同じ原理を使用する、より複雑なフィルタ設計を示す上面図である。ここで、チップコンデンサーＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６のセットは、チェビシェフフィルタをもたらすためにインダクタＩ１，Ｉ２，Ｉ３，Ｉ４のセットと接続される。インダクタＩ１，Ｉ２，Ｉ３，Ｉ４の各々は、ベクトルインダクタ１００としてＰＣＢ基板内で実施され得る。インダクタの各々は、異なるインダクタンスを実現して所望のフィルタ応答を実現するために、異なる形状を有し得る。
【００５３】
本発明のさまざまな実施形態がここで特に図面において示され、上の文章で記載されたが、様々な形態および詳細についての変更が本発明の範囲を逸脱することなく行われ得ることを統合者は理解するであろう。本発明は以下の請求項のみに限定されることが意図される。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成28年1月26日(2016.1.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
インダクタ装置であって、
複数の導電素子を備え、前記導電素子の各々は、導電材料からなる個別のパッチとして形成され、前記導電素子は、互いに垂直なスタックで配置され、インダクタ装置はさらに、少なくとも２つ以上の隣接する導電素子の間に配置される誘電体を備え、前記誘電体は、隣接する前記導電素子の間において少なくとも２分の１（１／２）以上の相互インダクタンス係数を提供するように十分に薄い、インダクタ装置。
【請求項２】
前記２つ以上の導電素子の間に配置される前記誘電体の比誘電率は、１よりもかなり小さい誘電正接（Ｔａｎｄ）を示す、請求項１に記載の装置。
【請求項３】
前記導電素子の各々は、２つ以上の隣接する導電素子に対して電気的に接続される、請求項１に記載の装置。
【請求項４】
前記インダクタは、並列共振回路の一部をさらに備え、前記垂直なスタックにおいて、前記インダクタは、上部導電素子のみを介して第１のコンデンサに直接的に接続され、第２のコンデンサは、下部導電素子のみを介して直接的に接続され、前記下部導電層と上部導電層との間に配置される他の導電素子は、直接導体経路を介して前記第１もしくは第２のコンデンサに接続されない、請求項１に記載の装置。
【請求項５】
前記他の導電素子のうちの２つ以上は互いに接続される、請求項４に記載の装置。
【請求項６】
前記インダクタは、直列共振回路の一部をさらに備え、前記垂直なスタックにおいて、前記インダクタは、上部導電素子のみを介して第１のコンデンサに直接的に接続され、下部導電素子は、第２のコンデンサのみに直接的に接続され、前記下部導電層と前記導電層との間に配置される他の導電素子は、直接導体経路を介して前記第１もしくは第２のコンデンサに接続されない、請求項１に記載の装置。
【請求項７】
前記他の導電素子のうちの２つ以上は互いに接続される、請求項６に記載の装置。
【請求項８】
前記インダクタは、（ｉ）プリント回路板基板としての前記誘電体層のうちの所与の１つと、（ｉｉ）前記基板の両側面に配置される金属としての２つの導体とを含むサブアセンブリを備える、請求項１に記載の装置。
【請求項９】
前記プリント回路基板は、埋め込みコンデンサ層を有する、請求項８に記載の装置。
【請求項１０】
前記インダクタは、接着剤層を用いて互いに取り付けられる複数のサブアセンブリを備える、請求項８に記載の装置。
【請求項１１】
インダクタ装置であって、
各々が個別の導電材料のパッチとして形成される複数の導体を備え、前記導体は、互いに垂直方向に配置されて導体積層を形成し、インダクタ装置はさらに、 
２つ以上の隣接する導電素子の間に配置される薄い誘電体を備え、前記誘電体は、前記直接隣接する導電素子の厚さよりも小さい厚さを有する、インダクタ装置。
【請求項１２】
前記導体は、入力端から出力端へ延在する少なくとも２つの平行な側壁を有する金属の概して矩形のストリップから形成される、請求項１１に記載の装置。
【請求項１３】
前記導体は、導電経路が入力端から出力端にわたって真っ直ぐとなる形状を有する、請求項１１に記載の装置。
【請求項１４】
前記導体は、約０．３３ミルから０．７ミルの範囲の厚さを有する、請求項１１に記載の装置。
【請求項１５】
前記誘電体層は、０．３ミルから０．３１５の範囲の厚さを有する、請求項１１に記載の装置。
【請求項１６】
前記積層の最上および最下の導体の内の少なくとも１つは、前記積層の内部導体よりも厚い、請求項１１に記載の装置。
【請求項１７】
前記導体は、４０ミルから８０ミルの範囲の幅を有する、請求項１１に記載の装置。
【国際調査報告】
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