(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
前記Ｓｉ基板上に形成された酸化膜と、
前記酸化膜上に形成された活性層とよりなる半導体装置において、
前記活性層は、
前記酸化膜上に形成された第１の歪みＳｉ層と、
前記第１の歪みＳｉ層上に結晶格子が整合して形成され、臨界膜厚よりも小さい厚さを有するＳｉＧｅ混晶層と、
前記ＳｉＧｅ混晶層上に結晶格子が整合して形成された第２の歪みＳｉ層とよりなり、
前記ＳｉＧｅ混晶層は無歪みであり、
前記第１および第２の歪みＳｉ層は引張歪みを有し、
前記第１および第２の歪みＳｉ層の厚さの合計が前記ＳｉＧｅ混晶層の厚さよりも小さいことを特徴とする半導体装置。
【請求項２】
さらに前記活性層上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と
前記活性層中、前記ゲート電極の両側にそれぞれ形成された第１および第２の拡散領域とを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２の拡散領域はｐ型であり、前記ＳｉＧｅ混晶層が前記ゲート電極直下においてｐ型チャネルを形成することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１および第２の拡散領域はｎ型であり、前記第１の歪みＳｉ層が前記ゲート電極直下においてｎ型チャネルを形成することを特徴とする請求項２記載の半導体装置。
【請求項５】
ＳｉＧｅ混晶に隣接して歪みＳｉ層を有する半導体装置の製造方法において、
第１のＳｉ基板上に、第１のＳｉ層と臨界膜厚以下の厚さのＳｉＧｅ混晶層と前記ＳｉＧｅ混晶層よりも薄い第２のＳｉ層とを、順次エピタキシャルに堆積する工程と、
前記第２のＳｉ層上に第１の絶縁膜を形成し、第１の積層構造体を形成する工程と、
第２のＳｉ基板上に第２の絶縁膜を形成し、第２の積層構造体を形成する工程と、
前記第１の積層構造体と前記第２の積層構造体とを、前記第１の絶縁膜と前記第２の絶縁膜が密接するように貼りあわせ、第３の積層構造体を形成する工程と、
前記第３の積層構造体において、前記第１のＳｉ基板および前記第１のＳｉ層の一部を除去することにより、前記第１のＳｉ層の厚さと前記第２のＳｉ層の厚さとの総和が前記ＳｉＧｅ混晶層の厚さよりも小さくする工程と、
その後、前記第３の積層構造体を熱処理することにより、前記ＳｉＧｅ混晶層の歪みを緩和し、前記第１のＳｉ層及び前記第２のＳｉ層により、引張歪みを蓄積した歪みＳｉ層を含む活性層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記除去する工程は、電解エッチングにより実行されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記除去する工程は、選択エッチングにより実行されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記第１のＳｉ層を堆積する工程は、前記第１のＳｉ層のうち、前記除去する工程で残される部分に導電性を付与する工程を含むことを特徴とする請求項６または７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に歪みＳｉ活性層を有する高速半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
周知の如く、通常のＳｉ結晶ではその対称性に起因して、第１ブリュアン領域中に、伝導帯下端近傍に対応して図１に示す六つの結晶学的に等価（逆格子空間において）な、しかし結晶運動量の異なる状態が存在し、伝導帯上において電子はこれらの状態のいずれをもとることができる。その結果、従来のＳｉを活性領域として使った半導体装置では、電子がこれらの結晶学的に等価な状態の間で散乱することに起因して、動作速度に限界が生じていた。
【０００３】
これに対し、従来より、Ｓｉ活性層に引っ張り歪みを与えることにより図１に矢印で示すように結晶の対称性を低下させ、電子が散乱できる状態の数を制限することにより電子の移動度が増大し、Ｓｉを活性層として使う半導体装置の動作速度を向上できることが認識されていた。例えば特開平９−８２９４４号公報、あるいは特開平５- ８２５５８号公報を参照。さらに、歪みＳｉＧｅ層を活性層としたｐ型ＭＯＳＦＥＴ（S.Verdonckt-Vandebroek et al., IEEE Trans. Electron Devices, vol.12, no.8, 1991, pp.447-449 ）、あるいはＣＭＯＳ回路装置（A. Sadek, et al., IEEE Trans. Electron Devices, vol.43, no.8, 1996, pp.1224-1232）も提案されている。
【０００４】
一方、従来のＳｉ活性層を使った半導体装置の動作速度を向上させるために、ＳＯＩ（silicon-on-insulator）構造の採用が有効であることが認識されている。ＳＯＩ構造を採用することにより、配線の寄生容量に起因する信号遅延の問題が軽減される。そこで、かかるＳＯＩ構造においてＳｉ層を歪ませたＳＳＯＩ（strained-Si-on-insulator) 構造により、より高速な半導体装置を提供することが提案されている(Powell, A.R., Appl. Phys. Lett. vol.64, no.14, pp.1856-1858, 1994) 。
【０００５】
図２は、前記従来技術によるＳＳＯＩ構造の構造を示す。
図２を参照するに、単結晶Ｓｉ基板１１上にはＳＩＭＯＸ法によりＳｉＯ2 層１２が形成され、さらに前記ＳｉＯ2 層１２上には単結晶Ｓｉ層１３が前記Ｓｉ基板１１に対してエピタキシャルな関係を保って形成される。さらに前記単結晶Ｓｉ層１３上にはＳｉＧｅ層１４がエピタキシャルに形成され、前記ＳｉＧｅ層１４上に、前記半導体装置の活性層を構成するＳｉ層１５がエピタキシャルに形成される。
【０００６】
図２の構成では前記Ｓｉ活性層１５に所望の歪みを与えるために前記ＳｉＧｅ層１４を前記活性層１５よりも厚く形成し、また前記ＳｉＧｅ層１４の下のＳｉ単結晶層１３の厚さを前記ＳｉＧｅ層１４の厚さよりも薄く形成する。その結果、前記Ｓｉ単結晶層１３中には転位およびこれに沿ったすべりが発生し前記ＳｉＧｅ層１４は実質的に無歪み状態となる。そこで、前記ＳｉＧｅ層１４上に薄いＳｉ層１５を形成すると、ＳｉとＳｉＧｅとの間の格子定数差に起因する歪みが、かかるＳｉ層１５に付与される。
【０００７】
【発明が解決しようとする課題】
図２の積層構造は、Ｓｉ単結晶基板中にＳＩＭＯＸ法により前記ＳｉＯ2 層１２およびＳｉ層１３よりなるＳＯＩ構造を形成し、かかるＳｉ層１３の上に、前記ＳｉＧｅ層１４およびＳｉ層１５をエピタキシャルに成長させることにより得ることができる。あるいは、前記ＳＯＩ構造を形成した後で、前記Ｓｉ層１３上に薄いＳｉ層をエピタキシャルに形成した後で前記ＳｉＧｅ層１４の成長を行なってもよい。
【０００８】
しかし、図２の従来の技術では前記ＳｉＧｅ層１４を既存のＳｉ層１３の表面に再成長させる必要があるため、前記Ｓｉ層１３とＳｉＧｅ層１４との間に、あるいは前記Ｓｉ層１３の内部に結晶成長界面が形成されるのを回避することができない。かかる結晶成長界面は欠陥を含むことが多く、その結果かかる欠陥が前記ＳｉＧｅ層１４を介して転位の形で前記歪みＳｉ活性層１５に伝達される実質的な危険が存在する。
【０００９】
さらに、先にも述べたように、前記従来のＳＳＯＩ構造では、前記ＳｉＧｅ層１４を実質的に無歪み状態とするために、前記ＳｉＧｅ層１４の下方のＳｉ層１３を臨界膜厚以上の厚さとし、前記Ｓｉ層１３中に転位を誘起し、かかる転位に沿ってＳｉ層１３中にすべり、すなわち塑性変形を誘起している。この塑性変形が起こるのは、前記Ｓｉ層１３と下地ＳｉＯ2 層１２との界面がすべりを起こすためである。この結果、前記従来技術では、かかるＳｉ層１３中に誘起された転位が観察されている。かかるＳｉ層１３中のすべりに伴って前記ＳｉＧｅ層１４の歪みは緩和され、ＳｉＧｅ層１４は実質的に無歪み状態となる。その結果、前記ＳｉＧｅ層１４上の薄いＳｉ活性層１５には、前記ＳｉＧｅ層１４から強い引っ張り応力が印加される。
【００１０】
しかしながら、このようなＳＳＯＩ構成では、前記転位を前記Ｓｉ層１３中に完全に閉じ込めるのは困難で、その結果、図２の従来のＳＳＯＩ構造を活性領域に有する半導体装置では、前記Ｓｉ層１３中の転位が前記ＳｉＧｅ層１４を貫通して前記歪みＳｉ活性層１５に到達する危険があり、前記歪みＳｉ活性層１５中におけるキャリアの散乱は避けられないと考えられる。
【００１１】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、ＳＳＯＩ構造を活性領域中に有する半導体装置において、歪みＳｉ層中の欠陥を実質的に除去することによりキャリア散乱を最小化し、所望の高速動作を実現することにある。
【００１２】
【課題を解決するための手段】
本発明は上記の課題を、
Ｓｉ基板と、
前記Ｓｉ基板上に形成された酸化膜と、
前記酸化膜上に形成された活性層とよりなる半導体装置において、
前記活性層は、
前記酸化膜上に形成された第１の歪みＳｉ層と、
前記第１の歪みＳｉ層上に結晶格子が整合して形成され、臨界膜厚よりも小さい厚さを有するＳｉＧｅ混晶層と、
前記ＳｉＧｅ混晶層上に結晶格子が整合して形成された第２の歪みＳｉ層とよりなり、
前記ＳｉＧｅ混晶層は無歪みであり、
前記第１および第２の歪みＳｉ層は引張歪みを有し、
前記第１および第２の歪みＳｉ層の厚さの合計が前記ＳｉＧｅ混晶層の厚さよりも小さいことを特徴とする半導体装置により、解決する。
【００１５】
また本発明は上記の課題を、
ＳｉＧｅ混晶に隣接して歪みＳｉ層を有する半導体装置の製造方法において、
第１のＳｉ基板上に、第１のＳｉ層と臨界膜厚以下の厚さのＳｉＧｅ混晶層と前記ＳｉＧｅ混晶層よりも薄い第２のＳｉ層とを、順次エピタキシャルに堆積する工程と、
前記第２のＳｉ層上に第１の絶縁膜を形成し、第１の積層構造体を形成する工程と、
第２のＳｉ基板上に第２の絶縁膜を形成し、第２の積層構造体を形成する工程と、
前記第１の積層構造体と前記第２の積層構造体とを、前記第１の絶縁膜と前記第２の絶縁膜が密接するように貼りあわせ、第３の積層構造体を形成する工程と、
前記第３の積層構造体において、前記第１のＳｉ基板および前記第１のＳｉ層の一部を除去することにより、前記第１のＳｉ層の厚さと前記第２のＳｉ層の厚さとの総和が前記ＳｉＧｅ混晶層の厚さよりも小さくする工程と、
その後、前記第３の積層構造体を熱処理することにより、前記ＳｉＧｅ混晶層の歪みを緩和し、前記第１のＳｉ層及び前記第２のＳｉ層により、引張歪みを蓄積した歪みＳｉ層を含む活性層を形成する工程を含むことを特徴とする半導体装置の製造方法により、解決する。
【００１８】
［作用］
図３（Ａ）〜（Ｃ）は、本発明の原理を示す。
【００１９】
図３（Ａ）を参照するに、本発明ではＳｉ基板２１上にＳｉ層２２をエピタキシャルに成長させ、さらにその上にＳｉＧｅ混晶層２３を臨界膜厚以下の厚さにエピタキシャル成長させる。前記Ｓｉ層２２とＳｉＧｅ混晶層２３との間の格子定数差により、前記ＳｉＧｅ混晶層２３には圧縮歪みが蓄積する。ただし、前記ＳｉＧｅ混晶層２３は臨界膜厚以下の厚さに形成されているため、転位は発生しない。さらに、前記ＳｉＧｅ層２３上には薄いＳｉ層２４がエピタキシャルに形成され、さらに前記Ｓｉ層２４上には絶縁膜２５が形成される。
【００２０】
図３（Ａ）の工程と同時に、あるいはこれに相前後して、図３（Ｂ）の工程において別のＳｉ基板２６上に絶縁膜２７が形成され、図３（Ｃ）の工程において図３（Ｂ）の構造上に前記図３（Ａ）の構造を上下反転させた状態で、前記絶縁膜２５が前記Ｓｉ基板２６上の絶縁膜２７に密接するように貼り合わせる。
さらに図３（Ｃ）の工程において、前記ＳｉＧｅ層２３上に位置するＳｉ基板２１およびＳｉ層２２が、図３（Ａ）中のラインＡ−Ａ’に対応する位置まで除去され、その結果、前記ＳｉＧｅ層２３上に、薄いＳｉ層２３Ａが形成される。その際、本発明では前記ＳｉＧｅ層２３の下のＳｉ層２４と前記ＳｉＧｅ層２３上のＳｉ層２２Ａの厚さの合計が、前記ＳｉＧｅ層２３の厚さよりも薄くなるように設定され、その結果、図３（Ｃ）の状態では、熱処理により前記絶縁膜２５を特に前記ＳｉＧｅ層２３との界面近傍において塑性変形させることにより、図３（Ａ）の状態において前記ＳｉＧｅ層２３中に蓄積されていた歪みが前記Ｓｉ層２２Ａおよび２４に移される。換言すると、図３（Ｃ）の状態では、前記ＳｉＧｅ層２３において実質的に歪みが緩和され、前記Ｓｉ層２２Ａおよび２４には引っ張り歪みが蓄積する。
【００２１】
先にも図１で説明したように、このように引っ張り歪みを蓄積したＳｉ層２２Ａあるいは２４では移動度が増大し、このためかかる歪みＳｉ層２２Ａあるいは２４を電子走行層として使うことにより、高速で動作する半導体装置を実現することが可能になる。その際、図２の従来の構造と異なり、図３（Ｃ）のＳＳＯＩ構造では前記ＳｉＧｅ層２３の下のＳｉ層２４は臨界膜厚以下の厚さを有し、実質的に転位を含まない。
【００２２】
図４は、図３（Ｃ）のＳＳＯＩ構造に対応するバンド構造図を示す。図４中、Ｅｃは伝導帯を、またＥｖは価電子帯を示す。
図４を参照するに、このような構造を正電圧によりバイアスすると、反転状態において前記歪みＳｉ層２４中に、前記ＳｉＧｅ層２３との界面に沿って電子のチャネルが反転層として形成される。その際、前記Ｓｉ層２４は引っ張り歪みを蓄積しているため、電子はかかる反転層中を、散乱の少ない、大きな移動度で輸送される。すなわち、前記歪みＳｉ層２４を電子走行層として使ったｎチャネル型ＭＯＳ半導体装置は、従来の通常のＳｉ半導体装置を上回る高速動作が可能である。その際前記歪みＳｉ層２４は厚い絶縁膜２５，２７に隣接しているため、寄生容量に起因する信号遅延も最小化される。
【００２３】
また図４のＳＳＯＩ構造を負電圧によりバイアスすると、前記ＳｉＧｅ層２３中に、前記歪みＳｉ層２２Ａとの界面に沿って、ホールのチャネルが反転層として形成される。すなわち、かかるＳＳＯＩ構造は、ｐチャネル型ＭＯＳ半導体装置としても使うことができる。ただし図４は概念図であり、上記の正電圧あるいは負電圧バイアスに伴うバンドの変形は示していない。
【００２４】
【発明の実施の形態】
［第１実施例］
図５（Ａ）〜図６（Ｅ）は、本発明の第１実施例によるＳＳＯＩ構造の形成方法を示す。
図５（Ａ）を参照するに、比抵抗が約０．０１ｃｍ／Ｓの低抵抗Ｓｉ基板３１上に通常のＭＢＥ法により、比抵抗が約０．０１ｃｍ／ＳのＳｉ層３２Ａを約２００ｎｍの厚さに形成し、さらにその上に比抵抗が約１０ｃｍ／Ｓ以上の高抵抗非ドープＳｉ層３２Ｂを、同じくＭＢＥ法により約５ｎｍの厚さに形成する。
【００２５】
さらに、図５（Ｂ）の工程において、前記非ドープＳｉ層３２Ｂ上に、組成が例えばＳｉ0.5 Ｇｅ0.5 で表されるＳｉＧｅ混晶層３３をＭＢＥ法により、約２５ｎｍの厚さに形成し、さらにその上に非ドープＳｉ層３４を約５ｎｍ、ＭＢＥ法により堆積した後、前記Ｓｉ層３４上にＳｉＯ2 膜３５を通常の熱ＣＶＤ法により、約１００ｎｍの厚さに形成する。
【００２６】
このようにして形成されたＳｉＧｅ混晶層３３はＳｉよりも実質的に大きい格子定数を有するため、前記Ｓｉ基板３１およびＳｉエピタキシャル層３２Ａ，３２Ｂを含む厚いＳｉ単結晶層から歪みを受け、実質的な圧縮歪みを蓄積する。一方、前記Ｓｉ単結晶層は厚いため、歪みを蓄積することはほとんどない。一方、前記ＳｉＧｅ混晶層３３の厚さは、前記ＳｉＧｅ組成のＳｉＧｅ混晶層の、Ｓｉ単結晶に対する臨界膜厚以下の厚さに設定されているため、前記ＳｉＧｅ混晶層３３中に転位が発生することはない。前記ＳｉＧｅ混晶層３３において、Ｇｅの組成を０．５を超えて大きくすることも可能であるが、その場合には、前記ＳｉＧｅ混晶層３３中に蓄積される圧縮歪みは大きくなるものの、前記臨界膜厚も減少するため、転位の発生を回避するために層３３の膜厚を小さく設定することが必要である。前記ＳｉＧｅ混晶層の実用的な組成範囲は、Ｇｅ組成が０．１〜０．６（１０〜６０％）程度と考えられる。
【００２７】
さらに、前記図５（Ａ），（Ｂ）の工程とは別に、図５（Ｃ）の工程において、比抵抗が約１０ｃｍ／Ｓのｐ型Ｓｉ基板４１上に別のＳｉＯ2 膜４２が、熱酸化法により約３００ｎｍの厚さに形成され、次に図６（Ｄ）の工程で、図５（Ｂ）の構造が前記図５（Ｃ）の構造上に、上下反転した状態で、すなわち前記ＳｉＯ2 膜３５が前記ＳｉＯ2 膜４２に密接するように、約１３．３Ｐａ（０．１Ｔｏｒｒ）程度の真空中で貼り合わせられ、約３００°Ｃの温度で熱処理することにより、前記ＳｉＯ2 膜３５およびＳｉＯ2 膜４２が強固に接合される。
【００２８】
さらに図６（Ｅ）の工程において、前記図６（Ｄ）の構造に対してＨＦ水溶液中において電解エッチングを施し、前記高抵抗Ｓｉ層３２Ｂを残し、前記低抵抗Ｓｉ基板３１および低抵抗Ｓｉ層３２Ａを選択的に除去する。かかる電解エッチングでは、比抵抗が約０．１ｃｍ／Ｓ以下の低抵抗Ｓｉ層が、選択的にエッチング除去される。その結果、先に図３（Ｃ）で説明した構造に対応する、歪みＳｉ層３２Ｂが鏡面で画成されたＳＳＯＩ構造が得られる。
【００２９】
図６（Ｅ）の工程では、前記低抵抗Ｓｉ基板３１および低抵抗Ｓｉ層３２Ａを除去する際に、先に説明した電解エッチング工程の代わりにＨＦとＨＮＯ3 とＣＨ3 ＣＯＯＨの混合液をエッチャントとしたウェットエッチング法を使うこともできる。この場合にも、前記低抵抗Ｓｉ基板３１あるいは低抵抗Ｓｉ層３２Ａの比抵抗が０．１ｃｍ／Ｓ以下である場合に、高抵抗Ｓｉ層３２Ｂに対して１０００倍を超える選択比が実現できる（Sumitomo, Y. et al., Electrochem. Soc., Extended Abstracts, vol.72, no.1, pp.74-76, 1972) 。
【００３０】
最後に図６（Ｅ）の構造に対して約５００°Ｃで１時間程度の熱処理を行なうことにより、前記絶縁膜３５とＳｉ層３４との界面にすべりが発生し、その結果前記ＳｉＧｅ混晶層３３の歪み状態が実質的に緩和すると同時に、歪みが前記Ｓｉ層３４および３２Ｂに移され、Ｓｉ層３４および３２Ｂが、当初の無歪み状態から、引っ張り歪みを蓄積した状態に遷移する。その際、前記ＳｉＧｅ混晶層３３の厚さが、前記Ｓｉ層３４および３２Ｂを合計した厚さよりも大きいため、前記ＳｉＧｅ混晶層３３は、前記実質的に歪みが緩和した状態を維持する。
【００３１】
なお、本実施例において前記ＳｉＯ2 膜３５および４２の代わりに、ＳｉＮ膜を使うことも可能である。さらに、それ以外にも、前記Ｓｉ層３４との間の界面において熱処理により塑性変形が生じるものであれば、他のアモルファス絶縁体膜を使うことも可能である。
［第２実施例］
図７（Ａ），（Ｂ）は、本発明の第２実施例によるＳＳＯＩ構造を示す。ただし図７（Ａ）は先に図５（Ｂ）の構造に対応し、図７（Ｂ）は図６（Ｅ）の構造に対応する。図７（Ａ），（Ｂ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３２】
図７（Ａ）を参照するに、本実施例においては先の実施例の図５（Ｂ）に対応する工程において、前記Ｓｉ層３４上に、前記歪みＳｉＧｅ混晶層３３と実質的に同じ組成を有する別の歪みＳｉＧｅ混晶層３３Ａを、約２０ｎｍの厚さに堆積し、前記ＣＶＤ−ＳｉＯ2 膜３５を前記ＳｉＧｅ混晶層３３Ａ上に形成している。
【００３３】
また図６（Ｅ）に対応する図７（Ｂ）の構造では、前記歪みＳｉ層３４が前記ＳｉＧｅ混晶３３Ａと３３との間に形成されるが、かかる構造では半導体装置の活性層として使われる歪みＳｉ層３４がＳｉＯ2 膜３５に対して離間して形成されるため、前記歪みＳｉ層３４中を走行する電子が前記ＳｉＯ2 膜３５界面の凹凸により散乱される問題が軽減される。このため、前記歪みＳｉ層３４を活性層に使うことにより、電子の移動度をさらに向上させることが可能になる。
［第３実施例］
図８（Ａ）〜図１２（Ｉ）は、本発明の第８実施例によるＣＭＯＳインバータ５０の製造方法を示す。
【００３４】
図８（Ａ）を参照するに、図５（Ｃ）に対応する工程によりＳｉ基板５１上にＳｉＯ2 膜５２が形成され、さらに図８（Ｂ）の工程において、図５（Ｂ）の工程に対応してｐ型Ｓｉ基板６１上にｐ型Ｓｉ層６２Ａと、非ドープＳｉ層６２Ｂと、非ドープＳｉＧｅ層６３と、非ドープＳｉ層６４とを順次エピタキシャルに積層し、さらに前記非ドープＳｉ層６４上にＣＶＤ−ＳｉＯ2 膜６５を堆積した構造が形成される。
【００３５】
次に図９（Ｃ）の工程において、先の図６（Ｄ）の工程に対応して前記図８（Ｂ）の構造が上下反転した状態で図８（Ａ）の構造上に接合され、図９（Ｄ）の工程において、図９（Ｃ）のｐ型Ｓｉ基板６１およびｐ型Ｓｉ層６２Ａが選択的電解エッチングにより除去される。さらに図９（Ｄ）の工程においては熱処理を行なうことにより、前記ＳｉＯ2 膜５２および６５中に塑性変形を誘起し、前記ＳｉＧｅ層６３中の圧縮歪みを緩和させると同時に、隣接するＳｉ層６２Ｂおよび６４中に引っ張り歪みを誘起する。
【００３６】
次に図１０（Ｅ）の工程において前記歪みＳｉ層６２Ｂ上に熱酸化膜６６を形成し、さらに前記熱酸化膜６６上にポリシリコンあるいはＷ等よりなる導電層６７を一様に形成する。
さらに図１０（Ｆ）の工程において前記導電層６７をパターニングしてゲート電極６７Ａおよび６７Ｂを形成し、前記ゲート電極６７Ｂを含む領域をレジストパターン６８Ａで保護しながら、前記ゲート電極６７Ａを含む領域中に、Ａｓ+ あるいはＰ+ 等のｎ型不純物をイオン注入により導入する。
【００３７】
さらに、図１１（Ｇ）の工程において前記ゲート電極６７Ａを含む領域をレジストパターン６８Ｂにより保護しながら前記ゲート電極６７Ｂを含む領域中にＢ+ あるいはＢＦ2 + 等のｐ型不純物をイオン注入し、図１１（Ｈ）の工程において先に図１０（Ｆ）および図１１（Ｇ）の工程で導入された不純物を活性化させる。その結果、前記エピタキシャル層６４，６３，６２Ｂよりなる活性層６９中、前記ゲート電極６７Ａの両側に、ｎ+ 型の拡散領域６９Ａおよび６９Ｂが、また前記ゲート電極６７Ｂの両側にｐ+ 型の拡散領域６９Ｃおよび６９Ｄが形成される。
【００３８】
さらに図１２（Ｉ）の工程において、図１１（Ｈ）の構造をＳｉＮよりなるパッシベーション膜７０により覆い、さらに前記パッシベーション膜７０中に前記拡散領域６９Ａ，６９Ｂ，６９Ｃおよび６９Ｄをそれぞれ露出するコンタクトホール７０Ａ，７０Ｂ，７０Ｃおよび７０Ｄを形成する。さらに、前記コンタクトホール７０Ａを介して前記拡散領域６９Ａにコンタクトするように電極７１Ａを形成し、前記コンタクトホール７０Ｂを介して前記拡散領域６９Ｂにコンタクトするように、また前記コンタクトホール７０Ｃを介して前記拡散領域６９Ｃにコンタクトするように電極７１Ｂを形成し、さらに前記コンタクトホール７０Ｄを介して前記拡散領域６９Ｄにコンタクトするように電極７１Ｃを形成することにより、所望のＣＭＯＳインバータ５０が得られる。
【００３９】
先にも図４で説明したように、かかるＣＭＯＳ構造では、電子のチャネル６４ＣＨが前記ゲート電極６７Ａ直下の歪みＳｉ層６４中に、またホールのチャネル６３ＣＨが、前記ゲート電極６７Ｂ直下のＳｉＧｅ混晶層６３中に形成される。
図１２（Ｉ）のＣＭＯＳインバータはＳＯＩ構造を有し、しかも電子のチャネル６４ＣＨが、電子移動度の大きい歪みＳｉ層６４中に形成されるため、高速で動作する。さらに前記歪みＳｉ層６４は欠陥を含むことがなく、キャリア電子の散乱も最小化される。
【００４０】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００４１】
【発明の効果】
本発明の特徴によれば、欠陥の少ない良質の歪みＳｉ層を容易に、かつ確実に形成することが可能で、その結果電子移動度の非常に大きい活性層を有する高速半導体装置を実現することが可能になる。
【図面の簡単な説明】
【図１】歪みＳｉ層を使った高速半導体装置の原理を説明する図である。
【図２】従来の歪みＳｉ層を含む積層半導体構造を示す図である。
【図３】（Ａ）〜（Ｃ）は、本発明の原理を示す図である。
【図４】本発明の原理を示す別の図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第１実施例によるＳＳＯＩ構造の製造方法を示す図（その１）である。
【図６】（Ｄ），（Ｅ）は、本発明の第１実施例によるＳＳＯＩ構造の製造方法を示す図（その２）である。
【図７】（Ａ），（Ｂ）は、本発明の第２実施例によるＳＳＯＩ構造を示す図である。
【図８】（Ａ），（Ｂ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その１）である。
【図９】（Ｃ），（Ｄ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その２）である。
【図１０】（Ｅ），（Ｆ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その３）である。
【図１１】（Ｇ），（Ｈ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その４）である。
【図１２】（Ｉ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その５）である。
【符号の説明】
１１，２１，３１，４１，５１，６１  Ｓｉ基板
１２，２５，２７，３５，４２，５２，６５  絶縁膜
１３，１５，２２，２２Ａ，２４，３２Ａ，３２Ｂ，３４，６２Ａ，６２Ｂ，６４  Ｓｉ層
１４，２３，３３，６３  ＳｉＧｅ混晶層
６６  熱酸化膜
６７  導体層
６７Ａ，６７Ｂ  ゲート電極
６８Ａ，６８Ｂ  レジストパターン
６９Ａ，６９Ｂ  ｎ+ 型拡散領域
６９Ｃ，６９Ｄ  ｐ+ 型拡散領域
７０  パッシベーション膜
７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ  コンタクトホール
７１Ａ，７１Ｂ，７１Ｃ  電極パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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