(57)【特許請求の範囲】
【請求項１】
少なくとも一次巻線と二次巻線を備えたトランスと、
電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、
前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、
前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、
前記二次巻線に発生する電力を整流する２次側整流回路と、
前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、
前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、
前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、
前記フ゛ロックスイッチ制御回路は、
前記トランスと同一コアに巻線され、前記2次側巻線と同極性の電圧が発生するフォワート゛巻線と、
前記フォワート゛巻線の電圧発生端に一端を接続されたインタ゛クタ（L24）と抵抗（R24）の直列回路と、
前記フ゛ロックスイッチ素子（Q23）のゲートにアノードを接続され、前記インタ゛クタ（L24）と抵抗（R24）の直列回路の他端にカソードを接続されたツェナータ゛イオート゛（ZD24）と、
前記ツェナータ゛イオート゛（ZD24）のカソードを前記フォワート゛巻線の基準電位（ＮＧ）に接続するコンテ゛ンサ（C24）によって構成された
ことを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
少なくとも一次巻線と二次巻線を備えたトランスと、
電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、
前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、
前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、
前記二次巻線に発生する電力を整流する２次側整流回路と、
前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、
前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、
前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、
前記フ゛ロックスイッチ制御回路は、
前記トランスと同一コアに巻線され、前記2次側巻線と同極性の電圧が発生するフォワート゛巻線と、
入力端子（IN）に入力された信号を前記フ゛ロックスイッチ素子の駆動信号に変換する非反転出力型ドライブＩＣ（４１）と、
前記フォワート゛巻線の電圧発生端を、前記非反転出力型ドライブＩＣ（４１）の入力端子（IN）に接続する抵抗（Ｒ２４）とダイオード（Ｄ２４）の直列回路と、
前記非反転出力型ドライブＩＣ（４１）の入力端子（IN）を前記フォワート゛巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）とダイオード（Ｄ２５）の並列回路によって構成された
ことを特徴とするＤＣ／ＤＣコンバータ。
【請求項３】
少なくとも一次巻線と二次巻線を備えたトランスと、
電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、
前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、
前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、
前記二次巻線に発生する電力を整流する２次側整流回路と、
前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、
前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、
前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、
前記フ゛ロックスイッチ制御回路は、
前記トランスと同一コアに巻線され、前記2次側巻線と同極性の電圧が発生するフォワート゛巻線と、
前記トランスの巻線に発生する電圧から安定電圧を生成する電源回路と、
入力端子（IN）に入力された信号の反転信号を前記フ゛ロックスイッチ素子の駆動信号に変換する反転出力型ドライブＩＣ（４２）と、
前記フォワート゛巻線の発生電圧を、分圧する分圧回路と、
前記分圧回路の出力電圧を、ベースに入力し、エミッタを前記フォワート゛巻線の基準電位（ＮＧ）に接続するトランジスタ（Ｑ２４）と、
前記安定電圧を前記トランジスタ（Ｑ２４）のコレクタに印加する抵抗（Ｒ２５）と、
前記トランジスタ（Ｑ２４）のコレクタ電圧を前記反転出力型ドライブＩＣ（４２）の入力端子（IN）に入力する抵抗（Ｒ２４）と、
前記反転出力型ドライブＩＣ（４２）の入力端子（IN）を前記フォワート゛巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）によって構成された
ことを特徴とするＤＣ／ＤＣコンバータ。
【請求項４】
少なくとも一次巻線と二次巻線を備えたトランスと、
電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、
前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、
前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、
前記二次巻線に発生する電力を整流する２次側整流回路と、
前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、
前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、
前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、
前記フ゛ロックスイッチ制御回路は、
前記トランスと同一コアに巻線され、前記2次側巻線と逆極性の電圧が発生するフライハ゛ック巻線と、
入力端子（IN）に入力された信号の反転信号を前記フ゛ロックスイッチ素子の駆動信号に変換する反転出力型ドライブＩＣ（４２）と、
前記フライハ゛ック巻線の電圧発生端を、前記反転出力型ドライブＩＣ（４２）の入力端子（IN）に入力する抵抗（Ｒ２４）とダイオード（Ｄ２４）の直列回路と、
前記反転出力型ドライブＩＣ（４２）の入力端子（IN）を前記フライハ゛ック巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）とダイオード（Ｄ２５）の並列回路によって構成された
ことを特徴とするＤＣ／ＤＣコンバータ。
【請求項５】
少なくとも一次巻線と二次巻線を備えたトランスと、
電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、
前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、
前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、
前記二次巻線に発生する電力を整流する２次側整流回路と、
前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、
前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、
前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、
前記フ゛ロックスイッチ制御回路は、
前記トランスと同一コアに巻線され、前記2次側巻線と逆極性の電圧が発生するフライハ゛ック巻線と、
前記トランスの巻線に発生する電圧から安定電圧を生成する電源回路と、
前記フライハ゛ック巻線の発生電圧を分圧する分圧回路と、
前記分圧回路の出力電圧を、ベースに入力し、エミッタを前記フライハ゛ック巻線の基準電位（ＮＧ）に接続するトランジスタ（Ｑ２４）と、
前記安定電圧を前記トランジスタ（Ｑ２４）のコレクタに印加する抵抗（Ｒ２５）と、
前記トランジスタ（Ｑ２４）のコレクタ電圧を入力端子（IN）に入力し、これに入力された信号を前記フ゛ロックスイッチ素子の駆動信号に変換する非反転出力型ドライブＩＣ（４１）と、
前記非反転出力型ドライブＩＣ（４１）の入力端子（IN）を前記フライハ゛ック巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）によって構成された
ことを特徴とするＤＣ／ＤＣコンバータ。
【請求項６】
前記非反転出力型ドライブＩＣ（４１）は、
フローティング出力型の非反転出力型ドライブＩＣ（４３）を用いて構成された
ことを特徴とする請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記非反転出力型ドライブＩＣ（４１）は、
フローティング出力型の非反転出力型ドライブＩＣ（４３）を用いて構成された
ことを特徴とする請求項５に記載のＤＣ／ＤＣコンバータ。
【請求項８】
前記反転出力型ドライブＩＣ（４２）は、
フローティング出力型の反転出力型ドライブＩＣ（４４）を用いて構成された
ことを特徴とする請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項９】
前記反転出力型ドライブＩＣ（４２）は、
フローティング出力型の反転出力型ドライブＩＣ（４４）を用いて構成された
ことを特徴とする請求項４に記載のＤＣ／ＤＣコンバータ。
【請求項１０】
少なくとも一次巻線と二次巻線を備えたトランスと、
電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、
前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、
前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、
前記二次巻線に発生する電力を整流する２次側整流回路と、
前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、
前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、
前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、
前記フ゛ロックスイッチ制御回路は、
前記トランスと同一コアに巻線されるフォワート゛巻線またはフライハ゛ック巻線に前記フ゛ロックスイッチ素子のゲートが接続された
ことを特徴とするＤＣ／ＤＣコンバータ。
【請求項１１】
前記２次側整流回路のフォワート゛同期整流器のソース端子と前記フ゛ロックスイッチ素子のソース端子とが接続されるように配置され、
前記フォワート゛同期整流器のケ゛ート端子と前記フ゛ロックスイッチ素子のケ゛ート端子とが前記フォワート゛巻線に接続される
ことを特徴とする請求項１０に記載のＤＣ／ＤＣコンバータ。
【請求項１２】
前記フ゛ロックスイッチ素子のソース端子が前記２次側整流回路のフライホイール同期整流器のト゛レイン端子に接続され、
前記フ゛ロックスイッチ素子のケ゛ート端子とフライホイール同期整流器のケ゛ート端子とが前記フライハ゛ック巻線に接続される
ことを特徴とする請求項１０に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブクランプ回路を有するＤＣ／ＤＣコンバータの改善に関し、特に詳しくは、1次側の主スイッチング素子がターンオンする際にこの素子に印加する電圧を零に低下させる零電圧スイッチング（Zero Voltage Switching :ZVS）を実現し、スイッチング損失およびスイッチングノイズを低減するＤＣ／ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
従来のアクティブクランプ回路を有するＤＣ／ＤＣコンバータは、例えば、米国特許USP4441146に開示されている。
【０００３】
このような構成のアクティブクランプ回路を有するＤＣ／ＤＣコンバータの一例を図２２に示す。
【０００４】
同図において、1次側回路は、トランスT1の主巻線Npと主スイッチング素子Q11を直列接続し、電圧クランプ用コンデンサC13とサブスイッチング素子Q12を直列接続したアクティブクランプ回路をトランスT1の主巻線に並列接続して構成され、上記各スイッチング素子Q11、Q12にはダイオードＤ１１、Ｄ１２とコンデンサＣ１１、Ｃ１２が並列接続されている。
【０００５】
また、上記スイッチング素子Q11、Q12に寄生素子を有するMOSFET等を用いた場合には、この上記のダイオードＤ１１、Ｄ１２とコンデンサＣ１１、Ｃ１２は寄生素子で代用できる。
【０００６】
また、上記トランスＴ１は、同図に示すように、主巻線Npと2次側巻線Nsが同一方向に巻線されたフォワード接続の形態を成している。
【０００７】
2次側回路は、トランスT1の2次側巻線Nsに、フォワード整流器D21およびフライホイール整流器D22を接続し、両者の共通接続点は、インダクタL21を介して出力コンデンサＣ３０に接続されており、この出力コンデンサＣ３０の両端は負荷回路１００に接続されている。
【０００８】
このような構成の回路において、主スイッチング素子Q11とサブスイッチング素子Q12は、一次側制御回路（図示せず。）が発生する駆動信号Ｇ１１、Ｇ１２をゲートに入力し交互にオン/オフする。また駆動信号Ｇ１１、Ｇ１２は、主スイッチング素子Q11とサブスイッチング素子Q12が、同時オンしないようにデッドタイムが設けられている。
【０００９】
ここで、上記駆動信号Ｇ１１、Ｇ１２によって、主スイッチング素子Q11がオン、サブスイッチング素子Q12がオフしている期間は、同図実線Ｉｐ１、Ｉｓ１に示すように電流が流れる。また、ここで流れる電流Ｉｓ１は、フォワード整流器D21を通して負荷回路１００に電流を供給すると同時に2次側のインダクタL21を励磁してエネルギーを貯える。
【００１０】
また、主スイッチング素子Q11がターンオフし、サブスイッチング素子Q12がターンオンするまでの期間は、フォワード整流器D21に流れる電流が減少し、フライホイール整流器D22に流れる電流が増加する。
【００１１】
次に、主スイッチング素子Q1がオフ、サブスイッチング素子Q12がオンしている期間は、同図点線Ｉｐ２、Ｉｐ２に示すようにインダクタL21に貯えられたエネルギーによってフライホイール整流器D22を通して電流が流れる。
【００１２】
また、主スイッチング素子Q12がターンオフし、サブスイッチング素子Q11がターンオンするまでの期間は、フライホイール整流器D22に流れる電流が減少し、フォワード整流器D21に流れる電流が増加する。
【００１３】
図２２に示したＤＣ／ＤＣコンバータでは、上記の動作を繰り返すことによって、入力電圧HVを絶縁して負荷回路１００に電力を供給することが可能である。
【００１４】
【発明が解決しようとする課題】
しかしながら図２２に示した従来のＤＣ／ＤＣコンバータでは、以下に説明する問題点があった。
【００１５】
図２２のＤＣ／ＤＣコンバータでは、サブスイッチング素子Q12がターンオフすると主巻線Npのインダクタンス（以下、主インダクタンスと言う。）と回路の合成容量による共振によって、コンデンサC11の電荷が引き抜かれ、主スイッチング素子Q11の電圧Vdsが低下する。この時2次側回路のフォワード整流器D21はオフ、フライホイール整流器D22はオン状態にある。
【００１６】
主スイッチング素子Q11の電圧Vdsの低下とともにトランスT1の2次側巻線Nsの電圧が反転し、この電圧が（D21カソード電圧Vk＋順方向電圧Vf）以上の電圧に達すると、フォワード整流器D21に電流が流れ始める。これはトランスＴ１を介して２次側にエネルギーが放出されることを指す。
【００１７】
この結果、1次側の共振エネルギーが減少し、コンデンサC11の電荷引き抜き量が低減して主スイッチング素子Q11に印加されている電圧の低下が緩慢になる。
【００１８】
この間の現象はフォワード整流器D21の導通とともに主インダクタンスが等価的に短絡され、主インダクタンスによる共振から洩れインダクタンスによる共振に変わること示している。
【００１９】
励磁電流が小さい場合や入力電圧HVが高い場合等のように、コンデンサC11の電荷の引き抜きエネルギーが不十分な場合には、主スイッチング素子Q11の印加電圧Vdsは十分に低下しなくなる。
【００２０】
この場合のように電圧Vdsが印加された状態で主スイッチング素子Q11をターンオンすると、過大なサージ電流が発生し、これがスイッチング損失となり、コンバータの効率を悪化させる大きな問題点となる。
【００２１】
また、ここで発生するサージ電流は、ノイズとしてもコンバータ外部に放出されてしまうため、ノイズフィルタ等の対策も必要となり、コンバータの小型化を阻む問題となる。
【００２２】
そこで、このような問題点を解決するため、主スイッチング素子のターンオン時のサージ電流を低減することが可能な回路が、米国特許USP4441146に開示されている。
【００２３】
このような構成のＤＣ／ＤＣコンバータの一例を図２３に示す。
【００２４】
同図において、図２２と異なる点は、2次側巻線Nsとフォワード整流器D21の間に可飽和インダクタL23を挿入した点である。その他の構成については、図２２と同様であるため、同一の符号を付し説明を省略する。
【００２５】
上記可飽和インダクタL23は、これに電流が流れ始めた時、内部インピーダンスが高く、内部を流れる電流を阻止し、その後、可飽和インダクタL23が飽和するとインピーダンスが低くなり電流が流れる素子である。
【００２６】
このような性質を持つ可飽和インダクタL23を、2次側巻線Nsとフォワード整流器D21の間に挿入することにより、サブスイッチング素子Q12がターンオフした時、フォワード整流器D21に流れ始めるフォワード電流を阻止して、2次側へのエネルギー転移を妨げることにより、1次側回路の主インダクタンスによる共振を維持することが可能になる。
【００２７】
その結果、主スイッチング素子Q11に並列接続したコンデンサC11の電荷を引き抜き続けることが可能となり、主スイッチング素子Q11の印加電圧を零まで低下させることができる。
【００２８】
そして、主スイッチング素子Q11の印加電圧が零、もしくはスイッチング損失が問題にならないレベルまで低下した後、主スイッチング素子Q11をターンオンさせるように駆動信号Ｇ１１を制御することにより、零電圧スイッチング（ZVS）を実現することが可能である。
【００２９】
ところが、このような構成の回路では、ＤＣ／ＤＣコンバータを構成する部品のバラツキや動作条件に応じて可飽和インダクタの飽和値を個別に調整する必要があった。従って、図２３の回路では、ＤＣ／ＤＣコンバータを大量生産する場合、可飽和インダクタの飽和値を個別に調整することは、現実的には困難である。
【００３０】
また、ＤＣ／ＤＣコンバータの回路仕様によっては、可飽和インダクタを用いることによって、過飽和インダクタの鉄損および銅損の増大を招く場合がある。
【００３１】
従って、図２３の回路では、可飽和インダクタを適用できる回路が限定されてしまうという問題点があった。
【００３２】
本発明は、上記課題を解決するもので、小型、高効率化を実現するＤＣ／ＤＣコンバータを低コストで提供することを目的とする。
【００３３】
【課題を解決するための手段】
このような目的を達成する本発明は以下のとおりである。
（１）少なくとも一次巻線と二次巻線を備えたトランスと、電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、前記二次巻線に発生する電力を整流する２次側整流回路と、前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と同極性の電圧が発生するフォワート゛巻線と、前記フォワート゛巻線の電圧発生端に一端を接続されたインタ゛クタ（L24）と抵抗（R24）の直列回路と、前記フ゛ロックスイッチ素子（Q23）のゲートにアノードを接続され、前記インタ゛クタ（L24）と抵抗（R24）の直列回路の他端にカソードを接続されたツェナータ゛イオート゛（ZD24）と、前記ツェナータ゛イオート゛（ZD24）のカソードを前記フォワート゛巻線の基準電位（ＮＧ）に接続するコンテ゛ンサ（C24）によって構成されたことを特徴とするＤＣ／ＤＣコンバータ。
（２）少なくとも一次巻線と二次巻線を備えたトランスと、電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、前記二次巻線に発生する電力を整流する２次側整流回路と、前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と同極性の電圧が発生するフォワート゛巻線と、入力端子（IN）に入力された信号を前記フ゛ロックスイッチ素子の駆動信号に変換する非反転出力型ドライブＩＣ（４１）と、前記フォワート゛巻線の電圧発生端を、前記非反転出力型ドライブＩＣ（４１）の入力端子（IN）に接続する抵抗（Ｒ２４）とダイオード（Ｄ２４）の直列回路と、前記非反転出力型ドライブＩＣ（４１）の入力端子（IN）を前記フォワート゛巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）とダイオード（Ｄ２５）の並列回路によって構成されたことを特徴とするＤＣ／ＤＣコンバータ。
（３）少なくとも一次巻線と二次巻線を備えたトランスと、電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、前記二次巻線に発生する電力を整流する２次側整流回路と、前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と同極性の電圧が発生するフォワート゛巻線と、前記トランスの巻線に発生する電圧から安定電圧を生成する電源回路と、入力端子（IN）に入力された信号の反転信号を前記フ゛ロックスイッチ素子の駆動信号に変換する反転出力型ドライブＩＣ（４２）と、前記フォワート゛巻線の発生電圧を、分圧する分圧回路と、前記分圧回路の出力電圧を、ベースに入力し、エミッタを前記フォワート゛巻線の基準電位（ＮＧ）に接続するトランジスタ（Ｑ２４）と、前記安定電圧を前記トランジスタ（Ｑ２４）のコレクタに印加する抵抗（Ｒ２５）と、前記トランジスタ（Ｑ２４）のコレクタ電圧を前記反転出力型ドライブＩＣ（４２）の入力端子（IN）に入力する抵抗（Ｒ２４）と、前記反転出力型ドライブＩＣ（４２）の入力端子（IN）を前記フォワート゛巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）によって構成されたことを特徴とするＤＣ／ＤＣコンバータ。
（４）少なくとも一次巻線と二次巻線を備えたトランスと、電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、前記二次巻線に発生する電力を整流する２次側整流回路と、前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と逆極性の電圧が発生するフライハ゛ック巻線と、入力端子（IN）に入力された信号の反転信号を前記フ゛ロックスイッチ素子の駆動信号に変換する反転出力型ドライブＩＣ（４２）と、前記フライハ゛ック巻線の電圧発生端を、前記反転出力型ドライブＩＣ（４２）の入力端子（IN）に入力する抵抗（Ｒ２４）とダイオード（Ｄ２４）の直列回路と、前記反転出力型ドライブＩＣ（４２）の入力端子（IN）を前記フライハ゛ック巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）とダイオード（Ｄ２５）の並列回路によって構成されたことを特徴とするＤＣ／ＤＣコンバータ。
（５）少なくとも一次巻線と二次巻線を備えたトランスと、電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、前記二次巻線に発生する電力を整流する２次側整流回路と、前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と逆極性の電圧が発生するフライハ゛ック巻線と、前記トランスの巻線に発生する電圧から安定電圧を生成する電源回路と、前記フライハ゛ック巻線の発生電圧を分圧する分圧回路と、前記分圧回路の出力電圧を、ベースに入力し、エミッタを前記フライハ゛ック巻線の基準電位（ＮＧ）に接続するトランジスタ（Ｑ２４）と、前記安定電圧を前記トランジスタ（Ｑ２４）のコレクタに印加する抵抗（Ｒ２５）と、前記トランジスタ（Ｑ２４）のコレクタ電圧を入力端子（IN）に入力し、これに入力された信号を前記フ゛ロックスイッチ素子の駆動信号に変換する非反転出力型ドライブＩＣ（４１）と、前記非反転出力型ドライブＩＣ（４１）の入力端子（IN）を前記フライハ゛ック巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）によって構成されたことを特徴とするＤＣ／ＤＣコンバータ。
（６）前記非反転出力型ドライブＩＣ（４１）は、フローティング出力型の非反転出力型ドライブＩＣ（４３）を用いて構成されたことを特徴とする（２）に記載のＤＣ／ＤＣコンバータ。
（７）前記非反転出力型ドライブＩＣ（４１）は、フローティング出力型の非反転出力型ドライブＩＣ（４３）を用いて構成されたことを特徴とする（５）に記載のＤＣ／ＤＣコンバータ。
（８）前記反転出力型ドライブＩＣ（４２）は、フローティング出力型の反転出力型ドライブＩＣ（４４）を用いて構成されたことを特徴とする（３）に記載のＤＣ／ＤＣコンバータ。
（９）前記反転出力型ドライブＩＣ（４２）は、フローティング出力型の反転出力型ドライブＩＣ（４４）を用いて構成されたことを特徴とする（４）に記載のＤＣ／ＤＣコンバータ。
（１０）少なくとも一次巻線と二次巻線を備えたトランスと、電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、前記二次巻線に発生する電力を整流する２次側整流回路と、前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備え、前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成され、前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線されるフォワート゛巻線またはフライハ゛ック巻線に前記フ゛ロックスイッチ素子のゲートが接続されたことを特徴とするＤＣ／ＤＣコンバータ。
（１１）前記２次側整流回路のフォワート゛同期整流器のソース端子と前記フ゛ロックスイッチ素子のソース端子とが接続されるように配置され、前記フォワート゛同期整流器のケ゛ート端子と前記フ゛ロックスイッチ素子のケ゛ート端子とが前記フォワート゛巻線に接続されることを特徴とする（１０）に記載のＤＣ／ＤＣコンバータ。
（１２）前記フ゛ロックスイッチ素子のソース端子が前記２次側整流回路のフライホイール同期整流器のト゛レイン端子に接続され、前記フ゛ロックスイッチ素子のケ゛ート端子とフライホイール同期整流器のケ゛ート端子とが前記フライハ゛ック巻線に接続されることを特徴とする（１０）に記載のＤＣ／ＤＣコンバータ。
また、本発明の実施例の特徴は以下のとおりである。少なくとも一次巻線と二次巻線を備えたトランスと、電源からの電力を前記一次巻線に断続的に通電させる主スイッチンク゛素子と、前記主スイッチンク゛素子のオフ期間中に、前記トランスに蓄積された励磁エネルギーを再循環させて前記トランスをリセットするコンデンサとサフ゛スイッチンク゛素子の直列回路と、前記主スイッチンク゛素子と前記サフ゛スイッチンク゛素子を交互にオンオフさせる制御信号を発生する一次側制御回路と、前記二次巻線に発生する電力を整流する２次側整流回路と、前記２次側整流回路に流入する電流を一定時間阻止する電流阻止手段を備えたことを特徴とするものである。
【００３４】
前記コンデンサとサフ゛スイッチンク゛素子の直列回路は、前記一次巻線に並列接続若しくは等価的に並列接続されるように構成されたことを特徴とするものである。
【００３５】
前記コンデンサとサフ゛スイッチンク゛素子の直列回路は、前記主スイッチンク゛素子に並列接続若しくは等価的に並列接続されるように構成されたことを特徴とするものである。
【００３６】
前記コンデンサとサフ゛スイッチンク゛素子の直列回路は、前記二次巻線に並列接続若しくは等価的に並列接続されるように構成されたことを特徴とするものである。
【００３７】
前記トランスは、更に三次巻線を含み、前記コンデンサとサフ゛スイッチンク゛素子の直列回路は、この三次巻線に並列接続若しくは等価的に並列接続されるように構成されたことを特徴とするものである。
【００３８】
前記電流阻止手段は、前記二次巻線と２次側整流回路の電流路に挿入されたフ゛ロックスイッチ素子と、前記フ゛ロックスイッチ素子を制御するフ゛ロックスイッチ制御回路によって構成され、前記フ゛ロックスイッチ制御回路は、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成されたことを特徴とするものである。
【００３９】
前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と同極性の電圧が発生するフォワート゛巻線と、前記フォワート゛巻線の電圧発生端に一端を接続されたインタ゛クタ（L24）と抵抗（R24）の直列回路と、前記フ゛ロックスイッチQ23のゲートにアノードを接続され、前記インタ゛クタ（L24）と抵抗（R24）の直列回路の他端にカソードを接続されたツェナータ゛イオート゛（ZD24）と、前記ツェナータ゛イオート゛（ZD24）のカソードを前記フォワート゛巻線の基準電位（ＮＧ）に接続するコンテ゛ンサ（C24）によって構成されたことを特徴とするものである。
【００４０】
前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と同極性の電圧が発生するフォワート゛巻線と、入力端子（IN）に入力された信号を前記フ゛ロックスイッチの駆動信号に変換する非反転出力型ドライブＩＣ（４１）と、前記フォワート゛巻線の電圧発生端を、前記非反転出力型ドライブＩＣ（４１）の入力端子（IN）に接続する抵抗（Ｒ２４）とダイオード（Ｄ２４）の直列回路と、前記非反転出力型ドライブＩＣ（４１）の入力端子（IN）を前記フォワート゛巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）とダイオード（Ｄ２５）の並列回路によって構成されたことを特徴とするものである。
【００４１】
前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と同極性の電圧が発生するフォワート゛巻線と、前記トランスの巻線に発生する電圧から安定電圧を生成する電源回路と、入力端子（IN）に入力された信号の反転信号を前記フ゛ロックスイッチの駆動信号に変換する反転出力型ドライブＩＣ（４２）と、前記フォワート゛巻線の発生電圧を、分圧する分圧回路と、前記分圧回路の出力電圧を、ベースに入力し、エミッタを前記フォワート゛巻線の基準電位（ＮＧ）に接続するトランジスタ（Ｑ２４）と、前記安定電圧を前記トランジスタ（Ｑ２４）のコレクタに印加する抵抗（Ｒ２５）と、前記トランジスタ（Ｑ２４）のコレクタ電圧を前記反転出力型ドライブＩＣ（４２）の入力端子（IN）に入力する抵抗（Ｒ２４）と、前記反転出力型ドライブＩＣ（４２）の入力端子（IN）を前記フォワート゛巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）によって構成されたことを特徴とするものである。
【００４２】
前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と逆極性の電圧が発生するフライハ゛ック巻線と、入力端子（IN）に入力された信号の反転信号を前記フ゛ロックスイッチの駆動信号に変換する反転出力型ドライブＩＣ（４２）と、前記フライハ゛ック巻線の電圧発生端を、前記反転出力型ドライブＩＣ（４２）の入力端子（IN）に入力する抵抗（Ｒ２４）とダイオード（Ｄ２４）の直列回路と、前記反転出力型ドライブＩＣ（４２）の入力端子（IN）を前記フライハ゛ック巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）とダイオード（Ｄ２５）の並列回路によって構成されたことを特徴とするものである。
【００４３】
前記フ゛ロックスイッチ制御回路は、前記トランスと同一コアに巻線され、前記2次側巻線と逆極性の電圧が発生するフライハ゛ック巻線と、前記トランスの巻線に発生する電圧から安定電圧を生成する電源回路と、前記フライハ゛ック巻線の発生電圧を分圧する分圧回路と、前記分圧回路の出力電圧を、ベースに入力し、エミッタを前記フライハ゛ック巻線の基準電位（ＮＧ）に接続するトランジスタ（Ｑ２４）と、前記安定電圧を前記トランジスタ（Ｑ２４）のコレクタに印加する抵抗（Ｒ２５）と、前記トランジスタ（Ｑ２４）のコレクタ電圧を入力端子（IN）に入力し、これに入力された信号を前記フ゛ロックスイッチの駆動信号に変換する非反転出力型ドライブＩＣ（４１）と、前記非反転出力型ドライブＩＣ（４１）の入力端子（IN）を前記フライハ゛ック巻線の基準電位（ＮＧ）に接続するコンデンサ（Ｃ２４）によって構成されたことを特徴とするものである。
【００４４】
前記非反転出力型ドライブＩＣ（４１）は、フローティング出力型の非反転出力型ドライブＩＣ（４３）を用いて構成されたことを特徴とするものである。
【００４５】
前記反転出力型ドライブＩＣ（４２）は、フローティング出力型の反転出力型ドライブＩＣ（４４）を用いて構成されたことを特徴とするものである。
【００４６】
前記フ゛ロックスイッチ制御回路は、前記主スイッチンク゛素子の電圧変化によって、前記サフ゛スイッチンク゛素子のターンオフを検出し、前記サフ゛スイッチンク゛素子がターンオフした後、前記フ゛ロックスイッチ素子を一定期間Off状態に保持させる駆動信号を発生するように構成されたことを特徴とするものである。
【００４７】
前記２次側整流回路は、同期整流素子を用いて構成された同期整流方式の整流回路であることを特徴とするものである。
【００４８】
前記２次側整流回路の出力は、前記トランスと同一コアに巻線されたインダクタ巻線を介して負荷回路に出力されるように構成されたことを特徴とするものである。
【００４９】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図１は、本発明に係るＤＣ／ＤＣコンバータの一実施例を示す回路図である。
【００５０】
同図において、図２３の従来例と異なる点は、可飽和インダクタL23の代わりにブロックスイッチＱ２３を用いた点である。ここに用いるブロックスイッチＱ２３は、トランジスタ、MOSFET等の半導体スイッチング素子を用いる。尚、その他の構成については従来例と同様であるため、同一の符号を付し、説明を省略する。
【００５１】
同図において、ブロックスイッチＱ２３は、サブスイッチング素子Q12がターンオフした後、一定期間Off状態を保持する遅延回路（図示せず。）が出力する駆動信号Vgsによって制御され、ブロックスイッチＱ２３は、サブスイッチング素子Q12がターンオフした後、一定期間Off状態を保持する。
【００５２】
従来の回路では、前述のように、過飽和インダクタによってフォワード電流を阻止することによって、フォワード電流を阻止し、2次側へのエネルギー転移を妨げ、主インダクタンスによる共振を維持するように構成されていたが、本発明の回路では、ブロックスイッチのオンオフタイミングを制御することによって、これを実現する。
【００５３】
図２に、本発明のＤＣ／ＤＣコンバータのタイミングチャートを示す。尚、同図において、サブスイッチング素子Q12がターンオフしてから主スイッチング素子Q11の印加電圧が零に到達するまでの（t0-t2）期間の最大時間tは、主インダクタンスをＬ、回路の:合成キャパシタンスをＣとすると、下記（１）式となる。
0004378764.tif 000002
【００５４】
また、図２における各波形の記号は、以下のとおりである。
主スイッチング素子Q11の電圧              Vds-Q11
主スイッチング素子Q11の電流              Ids-Q11
サブスイッチング素子Q12の電流、        Ids-Q12
フォワード整流器D21のカソード電圧      Vak-D21
フォワード整流器D21の順方向電流        If-D21
ブロックスイッチQ２３の駆動信号            Vgs-Q23
ブロックスイッチQ２３の電圧                Vds-Q23
ブロックスイッチQ２３の電流                Ids-Q23
フライホイール整流器D22のカソード電圧    Vak-D22
フライホイール整流器D22の順方向電流      If-D22
【００５５】
同図において、（t0-t1期間）では、時間t0においてサブスイッチング素子Q12がターンオフすると主インダクタンスと回路の合成容量による共振によって、コンデンサC11の電荷が引き抜かれ、主スイッチング素子Q11の電圧Vds-Q11が低下する。また、2次側回路ではフライホイール整流器D22に電流If-D22が流れている。
【００５６】
（t1-t2期間）では、主スイッチング素子Q11の電圧Vds-Q11の低下とともにフォワード整流器D21がターンオンするが、フォワード整流器D21と直列接続したブロックスイッチQ23は遅延回路によってオフ状態が維持されるため、フォワード整流器D21には電流If-D21が流れない。
【００５７】
（t2-t3期間）では、主スイッチング素子Q11のVds-Q11が零になる時間t2で主スイッチング素子Q11をターンオンさせる。この時、ブロックスイッチQ23のゲートにも駆動信号Vgs-Q23が印加されてブロックスイッチQ23がターンオンする。これによって、フォワード整流器D21に電流If-D21が流れ始め、フライホイール整流器D22の電流If-D22は減少して電流が入れ替わる。
【００５８】
（t3-t4期間）では、時間t3で主スイッチング素子Q11をターンオフさせる。
【００５９】
（t4-t5期間）では、2次側巻線Nsの電圧が（D21カソード電圧＋順方向電圧）以下になるとフォワード整流器D21がターンオフする。フォワード整流器D21のターンオフとともにフライホイール整流器D22がターンオンして、電流If-D21とIf-D22が入れ替わる。
【００６０】
（t5-t6期間）では、サブスイッチング素子Q12に並列接続したダイオードD12に電流が流れ始める。この期間内にサブスイッチング素子Q12をターンオンすることにより、サブスイッチング素子Q12は零電流スイッチング（ZCS :Zero Current Switching）となる。ブロックスイッチQ23はフォワード整流器D21がオフした後にターンオフする。フォワード整流器D21が既にオフしているため、ブロックスイッチQ23に流れる電流Ids-Q23は零になり、ブロックスイッチQ23がターンオフする際には零電流スイッチングとなる。また、ブロックスイッチQ23は t5≦t＜t7 の範囲内でターンオフさせるので、この期間内におけるブロックスイッチQ23の損失は零である。2次側回路は前期間の動作状態を保持する。
【００６１】
（t6-t7期間）では、ダイオードD12に流れていた電流が零になり、サブスイッチング素子Q12に全ての電流が流れる。
【００６２】
時間t7でt0の状態に戻る。
【００６３】
ここで、図３（ａ）に従来回路における主スイッチング素子Q11のターンオン実測波形を示し、図３（ｂ）に本発明の回路における主スイッチング素子Q11のターンオン実測波形を示す。
【００６４】
図３（ａ）に示す従来回路の波形では、主スイッチング素子Q11がターンオンするタイミングＴonでは、主スイッチング素子Q11のドレイン―ソース間には250Vの電圧Vdsが印加しており、この時のスイッチング損失は0.38Wである。図３（ｂ）に示す本発明の回路では、主スイッチング素子Q11がターンオンするタイミングＴonでは、主スイッチング素子Q11のドレイン―ソース間には電圧が印加していないため、スイッチング損失が発生しない。
【００６５】
従って、本発明の回路では、主スイッチング素子のソフトスイッチングが実現でき、スイッチング損失は零にできる。また、本発明の回路では、ブロックスイッチＱ２３に半導体スイッチング素子を用いることによって、ブロックスイッチＱ２３の損失は60WのDC/DCンバータにおいて0.1W以下の小さな値となる。更に、本発明の回路では、コンバータの動作条件や部品バラツキによるフォワード電流阻止期間の変動が小さく、実用的である。
【００６６】
以下に、図１に説明した本発明のＤＣ／ＤＣコンバータについて、４種類の具体的な実施例を挙げて詳しく説明する。
【００６７】
図４は、図１の回路における第１の実施例を示す構成図である。（以下、この回路を回路▲１▼−ａと言う。）
【００６８】
同図において、トランスＴ１には、2次側巻線Nsと同じ極性の電圧が発生するフォワード巻線Nsrbが設けられており、これに発生する電圧は遅延回路部ＤＬに入力されている。
【００６９】
遅延回路部ＤＬの出力は、駆動信号VgsとしてブロックスイッチＱ２３のゲートに接続されている。
【００７０】
本発明の回路では、このような回路構成によって、上記のタイミングに従いブロックスイッチＱ２３をオンオフさせる駆動信号Vgsを発生させている。また、同図では、フォワード巻線Nsrb、遅延回路部ＤＬおよびブロックスイッチQ23のスイッチ部分を、2次側巻線Ns−フォワード整流ダイオードD21アノード端子間に接続しているが、フォワード整流ダイオードD21カソード端子−D22カソードとインダクタL21を接続した端子間に、または、2次側巻線Ns−フライホイール整流ダイオードD22アノード端子間に入れ替えても同様の動作を行なう。
【００７１】
また同図は、ブロックスイッチQ23にMOSFETを使用した一例を示したものであり、コンデンサC23、ダイオードD23はMOSFETの寄生素子を示したものであるので、これらは回路動作に寄与しない。
【００７２】
次に、図５に上記遅延回路ＤＬの具体的な実施例を示す。
【００７３】
同図においてフォワード巻線Nsrbの電圧発生端には、インダクタL24と抵抗R24の直列回路の一端が接続され、この直列回路の他端は、ブロックスイッチQ23のゲートにアノードを接続されたツェナーダイオードZD24のカソードが接続されている。また、このツェナーダイオードZD24のカソードは、コンデンサＣ２４によってフォワード巻線Nsrbの基準電位（ＮＧ）に接続されている。
【００７４】
このような構成の遅延回路ＤＬの動作を図６を用いて説明する。同図は、図５におけるフォワード巻線Nsrbに発生する電圧Vnsrbと、コンデンサC12に発生する電圧Vkと、ブロックスイッチQ23の駆動信号Vgsの波形を示す図である。
【００７５】
同図において、時間t0（図２における時間t0に相当する。）でサブスイッチング素子Q12がターンオフした後、フォワード巻線Nsrbの電圧Vnsrbの極性は反転し、フォワード巻線Nsrbには負から正の電圧Vnsrbが現れる。
【００７６】
この時、ツェナーダイオードZD24のカソードにはインダクタL24とコンデンサC24の時定数（t0a-t0b）で遅延した電圧Vkが現れる。
【００７７】
この時、ツェナーダイオードZD24のアノードには電圧Vkから（t0b-t0c）遅れた波形が電圧値（カソード電圧−ツェナー電圧の値を持つ電圧である。）をもって現れる。この電圧がブロックスイッチQ23のゲートに駆動信号Vgsとして印加され、ブロックスイッチQ23がターンオンする。
【００７８】
主スイッチング素子Q11がターンオフすると、フォワード巻線Nsrbの電圧Vnsrbが反転する。同時にインダクタL24と抵抗R24を介してコンデンサC24の電荷が引き抜かれ、L24,R24とC24の時定数で波形が遅れる。
【００７９】
電圧Vnsrbより遅れた立ち下がり電圧がMOSFETのしきい値に達すると、ブロックスイッチQ23はターンオフする。ブロックスイッチQ23のターンオフは、零電圧スイッチングを実現するため、主スイッチング素子Q11がターンオフし、2次側フォワード整流もターンオフした直後から、次に主スイッチング素子Q11がターンオンする直前までに行う。
【００８０】
尚、図５において、抵抗R24は波形整形ための緩衝用として用いられた抵抗である。
【００８１】
図７は、上記遅延回路ＤＬを実現する第２の実施例を示す図である。同図に示す遅延回路ＤＬは、非反転出力型ドライブＩＣ４１を用いて構成されている。
【００８２】
同図において、フォワード巻線Nsrbの電圧発生端には、ダイオードD28と抵抗R28の直列回路の一端が接続され、この直列回路の他端には、非反転出力型ドライブＩＣ４１の電源端子Ｖccが接続されている。また、上記フォワード巻線NsrbとダイオードD28と抵抗R28の直列回路には、ツェナーダイオードD27とコンデンサC27が並列に接続されている。
【００８３】
また、上記フォワード巻線NsrbとダイオードD28の共通接続点は、直列接続された抵抗R24とダイオードD24を介して非反転出力型ドライブＩＣ４１の入力端子INに接続されている。また、ダイオードD28には抵抗R25が並列接続されている。
【００８４】
非反転出力型ドライブＩＣ４１のグランド端子GNDは、フォワード巻線Nsrbの基準電位ＮＧに接続され、出力端子OUTは、ブロッキングスイッチQ23のゲートに接続され、入力端子INとフォワード巻線Nsrbの基準電位ＮＧは、コンデンサC24とダイオードD25によって接続されている。
【００８５】
このような構成の回路において、ブロックスイッチQ23のターンオン遅延時間はフォワード巻線Nsrbに接続したダイオードD24、抵抗R24とコンデンサC24で構成した回路によって設定され、ブロックスイッチQ23のターンオフ遅延時間は抵抗R24、R25とコンデンサC24で構成した回路によって設定される。
【００８６】
このようにして遅延時間を付加された信号は、非反転出力型ドライブＩＣ４１の入力端子INに入力され、ここで電圧変換された後、出力端子OUTからブロックスイッチQ23のゲートに駆動信号Vgsとして入力される。
【００８７】
また、上記ダイオードD28、抵抗R28、ツェナーダイオードZD27、コンデンサC27は、非反転出力型ドライブＩＣ４１の電源回路を構成し、上記ダイオードD25は、非反転出力型ドライブＩＣ４１の入力電圧クランプ用ダイオードとして用いられ、入力信号の耐圧保護を行なう。
【００８８】
以下に、上記構成の遅延回路の動作について説明する。
【００８９】
まず、サブスイッチング素子Q12がターンオフした後、フォワード巻線Nsrbに現れる正の電圧Vnsrbが、抵抗R24を介してコンデンサC24を充電し、この時定数よって電圧Vnsrbが遅延する。
【００９０】
この遅延された電圧が非反転出力型ドライブＩＣ４１の入力端子INのしきい値に達すると、非反転出力型ドライブＩＣ４１の出力端子OUTにブロックスイッチQ23の駆動信号Vgsが現れブロックスイッチQ23をターンオンさせる。
【００９１】
主スイッチング素子Q11がターンオフし、フォワード巻線Nsrbの電圧Vnsrbが反転すると同時に、抵抗R24,R25を介してコンデンサC24の電荷が引き抜かれ、抵抗R24,R25とコンデンサC24の時定数で電圧Vnsrbの波形が遅延する。
【００９２】
この遅延された電圧の立ち下がり電圧が非反転出力型ドライブＩＣ４１の入力端子INのしきい値に達すると、出力端子OUTの電圧は零になり、ブロックスイッチQ23をターンオフさせる。この時、ブロックスイッチQ23のターンオフは、零電圧スイッチングを実現するため、主スイッチング素子Q11がターンオフし、2次側フォワード電流もターンオフした直後から、次に主スイッチングQ11がターンオンする直前までに行う。
【００９３】
また、非反転出力型ドライブＩＣ４１の入力端子INには負電圧が印加するが、ダイオードD25が導通して、耐圧を超えないように電圧をクランプする。
【００９４】
図８は、上記遅延回路ＤＬを実現する第３の実施例を示す図である。同図に示す遅延回路ＤＬは、反転出力型ドライブＩＣ４２を用いて構成されている。
【００９５】
同図において、フォワード巻線Nsrbの電圧発生端には、図７と同様に、ダイオードD28と抵抗R28の直列回路と、ツェナーダイオードD27とコンデンサC27から成る電源回路が構成され、この出力が、反転出力型ドライブＩＣ４２の電源端子Ｖccに接続されている。
【００９６】
また、上記フォワード巻線NsrbとダイオードD28の共通接続点は、抵抗R26と抵抗R27によって構成された分圧回路に接続され、この分圧電圧は、トランジスタQ24のベースに接続されている。
【００９７】
トランジスタQ24のコレクタは、抵抗R25を介して上記電源回路の出力に接続されると共に抵抗R24を介して反転出力型ドライブＩＣ４２の入力端子INに接続され、エミッタはフォワード巻線Nsrbの基準電位（ＮＧ）に接続されている。その他の構成は、図７と同様である。
【００９８】
このような構成の回路では、ブロックスイッチQ23のターンオン遅延時間及びターンオフ遅延時間は抵抗R26、R27、トランジスタQ24、コンデンサC24、抵抗R24、R25で構成した回路によって設定される。
【００９９】
以下に、上記構成の遅延回路の動作について説明する。
【０１００】
まず、サブスイッチング素子Q12がターンオフした後、フォワード巻線Nsrbに現れる正の電圧VnsrbでトランジスタQ24がターンオンする。
【０１０１】
抵抗R24を介してコンデンサC24の電荷を引き抜く時定数と、安定電位である電源端子Vccに接続された抵抗R25の電流によって電圧Vnsrbより遅れた立ち下がり波形がトランジスタQ24のコレクタに発生する。
【０１０２】
この遅延された電圧の立ち下がり電圧が、反転出力型ドライブＩＣ４２の入力端子INのしきい値に達すると、ブロックスイッチQ23の駆動信号Vgsが反転出力型ドライブＩＣ４２の反転出力端子OUTに現れブロックスイッチQ23をターンオンさせる。
【０１０３】
主スイッチング素子Q11がターンオフすると、フォワード巻線Nsrbの電圧Vnsrbが反転する。トランジスタQ24がターンオフし、抵抗R24,R25を介してコンデンサC24に電荷が充電され、抵抗R24,R25とコンデンサC24の時定数で波形が遅れる。
【０１０４】
この遅延された電圧が反転出力型ドライブＩＣ４２の入力端子INのしきい値に達すると、反転出力型ドライブＩＣ４２の出力端子 OUTの電圧は零になり、ブロックスイッチQ23をターンオフさせる。
【０１０５】
ブロックスイッチQ23のターンオフは、主スイッチング素子Q11がターンオフし、2次側フォワード整流もターンオフした直後から、次にQ11がターンオンする直前までに行う。
【０１０６】
図９に、図４に説明した回路▲１▼−ａの変形回路例を示す。（以下、この回路を回路▲１▼−ｂと言う。）
【０１０７】
同図において、図４を用いて説明した回路▲１▼−ａと異なる点は、回路▲１▼−ａのフォワード巻線Nsrbの代わりに、極性を逆にしたフライバック巻線Nsrb2を備えた点である。
【０１０８】
図９の回路▲１▼−ｂでは、ブロックスイッチQ23を駆動する駆動信号Vgsは、2次側Ns巻線と逆極性の電圧が発生するフライバック巻線Nsrb2をトランスＴ１に設け、ここに発生する電圧を遅延回路部ＤＬで遅延して作る。その他の動作原理は回路▲１▼−aと同様である。但し、巻線に発生する電圧値がブロックスイッチQ23入力端子耐圧を超える場合や、動作電圧として不十分な場合には巻数を変える必要がある。
【０１０９】
上記の回路▲１▼−ｂでは、フライバック巻線Nsrb2、遅延回路部ＤＬおよびブロックスイッチQ23のブロックスイッチ部分を、2次側巻線Ns−フォワード整流ダイオードD21アノード端子間に接続しているが、フォワード整流ダイオードD21のカソード端子−フライバック整流ダイオードD22カソードとインダクタL21を接続した端子間に、または、2次側巻線Ns−フライバック整流ダイオードD22のアノード端子間に入れ替えても問題無い。
【０１１０】
また、同図は、ブロックスイッチQ23にMOSFETを使用した一例である。コンデンサC23、ダイオードD23はMOSFETの寄生素子を示したものであり、回路動作に寄与しない。
【０１１１】
図１０は、上記遅延回路ＤＬを実現する第１の実施例を示す図である。
【０１１２】
同図に示す遅延回路ＤＬは、反転出力型ドライブＩＣ４２を用いて構成された遅延回路の一例であり、その構成は、図７に示した遅延回路において、非反転出力型ドライブＩＣ４１の代わりに反転出力型ドライブＩＣ４２を用い、ダイオードD24の接続方向を逆にした回路と同一である。
【０１１３】
以下に上記構成の遅延回路の動作について説明する。
【０１１４】
まず、サブスイッチング素子Q12がターンオフした後、フライバック巻線Nsrb2に現れる負の電圧Vnsrb2が、抵抗R24を介してコンデンサC24を放電し、この時定数よって電圧Vnsrb2が遅延する。
【０１１５】
この遅延された電圧が反転出力型ドライブＩＣ４２の入力端子INのしきい値に達すると、反転出力型ドライブＩＣ４２の反転出力端子OUTにブロックスイッチQ23の駆動信号Vgsが現れブロックスイッチQ23をターンオンさせる。
【０１１６】
主スイッチング素子Q11がターンオフすると、フライバック巻線Nsrb2の電圧Vnsrb2が反転する。同時に抵抗R24、R25を介してコンデンサC24に電荷が充電され、この時定数で電圧Vnsrb2の波形が遅延する。
【０１１７】
この遅延された電圧の立ち上がり電圧がICの入力端子INのしきい値に達すると、反転出力型ドライブＩＣ４２の反転出力端子OUTの電圧は零になり、Q23をターンオフさせる。この時、ブロックスイッチQ23のターンオフは、主スイッチング素子Q11がターンオフし、2次側フォワード整流もターンオフした直後から、次にQ11がターンオンする直前までに行う。
【０１１８】
また、反転出力型ドライブＩＣ４２の入力端子INには負電圧が印加するが、ダイオードD25が導通して、耐圧を超えないように電圧をクランプして保護する。
【０１１９】
図１１は、上記遅延回路ＤＬを実現する第２の実施例を示す図である。
【０１２０】
同図に示す遅延回路ＤＬは、非反転出力型ドライブＩＣ４１を用いて構成された遅延回路の一例であり、その構成は、図８に示した遅延回路において、反転出力型ドライブＩＣ４２の代わりに非反転出力型ドライブＩＣ４１を用い、抵抗R24を除去した回路と同一である。
【０１２１】
以下に上記構成の遅延回路の動作について説明する。
【０１２２】
まず、サブスイッチング素子Q12がターンオフした後、フライバック巻線Nsrb2に現れる負の電圧Vnsrb2でトランジスタQ24がターンオフする。
【０１２３】
抵抗R25を介してコンデンサC24に電荷を充電する時定数によって電圧Vnsrb2より遅れた立ち上がり波形がトランジスタQ24のコレクタに発生する。
【０１２４】
この遅延された電圧の立ち上がり電圧が非反転出力型ドライブＩＣ４１の入力端子INのしきい値に達すると、ブロックスイッチQ23の駆動信号Vqsが非反転出力型ドライブＩＣ４１の非反転出力端子OUTに現れブロックスイッチQ23をターンオンさせる。
【０１２５】
主スイッチング素子Q11がターンオフすると、フライバック巻線Nsrb2の電圧Vnsrb2が反転する。トランジスタQ24がターンオンし、コンデンサC24の電荷が放電され、波形が低下する。
【０１２６】
ここで発生する電圧が非反転出力型ドライブＩＣ４１の入力端子INのしきい値に達すると、非反転出力型ドライブＩＣ４１の非反転出力端子OUT電圧は零になり、ブロックスイッチQ23をターンオフさせる。
【０１２７】
ブロックスイッチQ23のターンオフは、主スイッチング素子Q11がターンオフし、2次側フォワード整流もターンオフした直後から、次に主スイッチング素子Q11がターンオンする直前までに行う。
【０１２８】
そして、サブスイッチング素子Q12がターンオフした後、駆動用巻線Nsrb2に現れる負の電圧Vnsrb2でトランジスタQ24がターンオフする。
【０１２９】
このように、上記に説明した回路▲１▼−ａと回路▲１▼−ｂの構成を成す本発明のＤＣ／ＤＣコンバータでは、ブロックスイッチ駆動用の巻線をトランスに設け、遅延回路を通してブロックスイッチを駆動することによりソフトスイッチングを実現することができる。
【０１３０】
また、上記に説明した構成の回路に用いるブロックスイッチを駆動するための電圧を発生させる巻線（上記回路において、フォワード巻線Nsrbとフライバック巻線Nsrb2である。）は、2次側電圧と同じ極性の電圧が発生するフォワード巻線と2次側電圧と逆極性の電圧が発生するフライバック巻線のどちらでも利用できるため、適用できる回路バリエーションが広い。
【０１３１】
更に、上記遅延回路はインダクタ、コンデンサ、抵抗、ツェナーダイオードだけを用いた簡素な回路で構成することが可能であり、上記遅延回路に低消費電力の駆動用ICを用いた回路には、駆動回路損失を更に低減できる。
【０１３２】
次に、図１に説明した本発明のＤＣ／ＤＣコンバータにおける第２の実施例について説明する。
【０１３３】
図１２は、図４に示した回路▲１▼−ａと同様に、2次側Ns巻線と同じ極性の電圧が発生するフォワード巻線NsrbをトランスT1に設け、ここに発生する電圧を遅延回路部で遅延して作られた駆動信号VgsによってブロックスイッチQ23を駆動するＤＣ／ＤＣコンバータの構成図である。（以下、この回路を回路▲２▼−ａと言う。）
【０１３４】
同図において、図４に示した回路▲１▼−ａの構成と異なる点は、フォワード巻線Nsrbの一端を2次側GNDに接続する点と、ブートストラップ方式等のフローティング出力ドライブICを用いてブロックスイッチQ23を駆動する駆動部ＤＲを備えた点である。このような場合には、フライホイール整流器D22とブロックスイッチQ23のソース端子が接続される構成にする。その他の構成については、図４と同様であるため、同一の符号を付しその説明を省略する。
【０１３５】
また、上記回路▲２▼−ａにおけるブロックスイッチQ23のオンオフタイミング及び動作原理は、図４に示した回路▲１▼−ａと同様であるため、その説明を省略する。
【０１３６】
また、ここで用いられる遅延回路ＤＬは、駆動部ＤＲに非反転型フローティング出力ドライブIC４３を用いた場合、図１３に示すような構成のものが用いられ、これは、図７に説明した回路▲１▼−ａの遅延回路とほぼ同一構成であるが、以下の点が異なる。
【０１３７】
図１３に示す遅延回路ＤＬにおいて、図７の構成と異なる点は、ブロックスイッチQ23の駆動信号Vgsを出力する駆動部に非反転型フローティング出力ドライブIC４３を用いた点と、これから出力される駆動信号Vgsが、フライホイール整流器D22のカソードがソース端子に接続されたブロックスイッチQ23のゲート端子に入力されるように構成した点である。尚、同図において、非反転型フローティング出力ドライブIC４３の電源端子Ｖccに電源を供給する電源回路は簡単のため省略している。
【０１３８】
このような構成の遅延回路ＤＬは、図７の遅延回路ＤＬと同様の動作原理によって動作する。従って、ブロックスイッチQ23のターンオン遅延時間はフォワード巻線Nsrbに接続したダイオードD24、抵抗R24とコンデンサC24で構成した回路で設定し、ブロックスイッチQ23ターンオフ遅延時間は抵抗R24、R25とコンデンサC24で設定する。そして、ここで発生した遅延信号は非反転型フローティング出力ドライブIC４３を介してブロックスイッチQ23を駆動する駆動信号Vgsに変換される。
【０１３９】
また、駆動部ＤＲに反転型フローティング出力ドライブIC４４を用いた場合の遅延回路ＤＬの構成について以下に説明する。
【０１４０】
駆動部ＤＲに反転型フローティング出力ドライブIC４４を用いた場合、遅延回路ＤＬは、図１４に示すような構成のものが用いられ、これは、図８に説明した回路▲１▼−ａの遅延回路とほぼ同一構成であるが、以下の点が異なる。
【０１４１】
図１４に示す遅延回路ＤＬにおいて、図８の構成と異なる点は、上記同様にブロックスイッチQ23の駆動信号Vgsを出力する駆動部に反転型フローティング出力ドライブIC４４を用いた点と、これから出力される駆動信号Vgsが、フライホイール整流器D22のカソードがソース端子に接続されたブロックスイッチQ23のゲート端子に入力されるように構成した点である。尚、同図において、反転型フローティング出力ドライブIC４４の電源端子Ｖccに電源を供給する電源回路は簡単のため省略している。
【０１４２】
このような構成の遅延回路ＤＬは、図８の遅延回路ＤＬと同様の動作原理によって動作する。従って、遅延時間はフォワード巻線Nsrbに接続した分圧抵抗R26およびR27、トランジスタQ24、コンデンサC24、抵抗R24、抵抗R25で構成する回路で設定する。そして、ここで発生した遅延信号は反転型フローティング出力ドライブIC４４を介してブロックスイッチQ23の駆動信号Vgsに変換される。
【０１４３】
図１５に、図１２に説明した回路▲２▼−ａの変形回路例を示す。（以下、この回路を回路▲２▼−ｂと言う。）
【０１４４】
同図において、図１２を用いて説明した回路▲２▼−ａと異なる点は、回路▲２▼−ａのフォワード巻線Nsrbの代わりに、極性を逆にしたフライバック巻線Nsrb2を備えた点である。その他の構成については、図１２に説明した回路▲２▼−ａと同様であるため、同一の符号を付しその説明を省略する。
【０１４５】
また、上記回路▲２▼−ｂにおけるブロックスイッチQ23のオンオフタイミング及び動作原理は、図９に示した回路▲１▼−bと同様であるため、その説明を省略する。
【０１４６】
また、ここで用いられる遅延回路ＤＬは、駆動部ＤＲに反転型フローティング出力ドライブIC４４を用いた場合、図１６に示すような構成のものが用いられ、これは、図１０に説明した回路▲１▼−ｂの遅延回路とほぼ同一構成であるが、以下の点が異なる。
【０１４７】
図１６に示す遅延回路ＤＬにおいて、図１０の構成と異なる点は、ブロックスイッチQ23の駆動信号Vgsを出力する駆動部に反転型フローティング出力ドライブIC４４を用いた点と、これから出力される駆動信号Vgsが、フライホイール整流器D22のカソードがソース端子に接続されたブロックスイッチQ23のゲート端子に入力されるように構成した点である。尚、同図において、反転型フローティング出力ドライブIC４４の電源端子Ｖccに電源を供給する電源回路は簡単のため省略している。
【０１４８】
このような構成の遅延回路ＤＬは、図１０の遅延回路ＤＬと同様の動作原理によって動作する。従って、ブロックスイッチQ23のターンオン遅延時間はフライバック巻線Nsrb2に接続したダイオードD24、抵抗R24とコンデンサC24で構成した回路で設定し、ブロックスイッチQ23ターンオフ遅延時間は抵抗R24、R25とコンデンサC24で設定する。そして、ここで発生した遅延信号は反転型フローティング出力ドライブIC４４を介してブロックスイッチQ23を駆動する駆動信号Vgsに変換される。
【０１４９】
また、駆動部ＤＲに非反転型フローティング出力ドライブIC４３を用いた場合の遅延回路ＤＬの構成について以下に説明する。
【０１５０】
駆動部ＤＲに非反転型フローティング出力ドライブIC４３を用いた場合、遅延回路ＤＬは、図１７に示すような構成のものが用いられ、これは、図１１に説明した回路▲１▼−ｂの遅延回路とほぼ同一構成であるが、以下の点が異なる。
【０１５１】
図１７に示す遅延回路ＤＬにおいて、図１１の構成と異なる点は、上記同様にブロックスイッチQ23の駆動信号Vgsを出力する駆動部に非反転型フローティング出力ドライブIC４３を用いた点と、これから出力される駆動信号Vgsが、フライホイール整流器D22のカソードがソース端子に接続されたブロックスイッチQ23のゲート端子に入力されるように構成した点である。尚、同図において、非反転型フローティング出力ドライブIC４３の電源端子Ｖccに電源を供給する電源回路は簡単のため省略している。
【０１５２】
このように、本発明のＤＣ／ＤＣコンバータは、上記回路▲２▼−ａと回路▲２▼−ｂのように、フォワード巻線Nsrbの一端を2次側GNDに接続し、フローティング出力ドライブICを用いてブロックスイッチQ23を駆動するように構成しても、上記回路▲１▼−ａと回路▲１▼−ｂと同様の効果を実現することができる。
【０１５３】
次に図１に説明した本発明のＤＣ／ＤＣコンバータにおける第３の実施例について説明する。
【０１５４】
図１８は、1次側の主スイッチング素子Q11の印加電圧を直接検出し、2次側に信号を伝達してブロックスイッチQ23を駆動するＤＣ／ＤＣコンバータの主要部の構成を示す図である。（以下、この回路を回路▲３▼と言う、）
【０１５５】
同図において、電圧検出部４１は、主スイッチング素子Q11の電圧Vdsの立ち下がりを検出する検出回路であり、この検出信号S41は信号伝達部４２に入力されている。また、電圧検出部４１は、コンパレータやトランジスタ等で構成された汎用の電圧検出回路を用い、ここでは、電圧Vdsが予め設定された閾値を下まわった時、検出信号S41をハイとし、電圧Vdsが予め設定されたしきい値を上まわった時、検出信号S41をローとするように構成されているものとする。
【０１５６】
信号伝達部４２は、1次側回路の信号を2次側回路に絶縁伝送する機能を有する回路であり、この出力S42は、２次側遅延回路部４３に入力されている。また、信号伝達部４２は、トランスまたはフォトカプラ等で構成された汎用の絶縁伝送機能を有する回路を用いる。
【０１５７】
また、２次側遅延回路部４３は、前述の回路▲１▼−a〜▲２▼−bで説明した遅延回路ＤＬを用いる。
【０１５８】
このように構成された回路の動作を以下に説明する。
【０１５９】
まず、サブスイッチング素子Q12がターンオフすると、図２に示したタイミングチャートの時間t2のように、主スイッチング素子Q11の印加電圧Vdsが零になる。
【０１６０】
電圧検出部４１は、この時の立ち下がり電圧を検出し、信号伝達部４２に出力する検出信号S41をハイとする。
【０１６１】
検出信号S41は、信号伝達部４２によって２次側遅延回路部４３に絶縁伝送される。
【０１６２】
２次側遅延回路部４３では、伝送された検出信号S41を駆動信号Vdsに電圧変換し、ブロックスイッチQ23をターンオンさせる。
【０１６３】
そして、図２の時間t3のように、主スイッチング素子Q11のオン期間が終了し、主スイッチング素子Q11がターンオフすると、主スイッチング素子Q11のドレイン−ソース間に電圧Vdsが現れる。
【０１６４】
電圧Vdsが高くなり電圧検出部のしきい値を超えると電圧検出部４１の出力S41が反転し、信号伝達部４２を介して主スイッチング素子Q23をターンオフさせる信号を２次側遅延回路部４３に伝達する。
【０１６５】
２次側遅延回路部４３は、この信号を駆動信号Vdsに電圧変換し、ブロックスイッチQ23をターンオフさせる。
【０１６６】
回路▲３▼のＤＣ／ＤＣコンバータでは、このようにして、1次側の主スイッチング素子Q11の印加電圧を直接検出し、2次側に信号を伝達してブロックスイッチQ23を駆動する。
【０１６７】
このような構成のＤＣ／ＤＣコンバータでは、入力変動や負荷変動によって1次側の主スイッチング素子の電圧Vdsが零電圧に到達するまでの時間が大きく変化する場合にも、主スイッチング素子の電圧Vdsを直接検出するため、電圧Vdsを零にすることが容易である。
【０１６８】
次に図１に説明した本発明のＤＣ／ＤＣコンバータにおける第４の実施例について説明する。
【０１６９】
図１９は、2次側同期整流を用いたＤＣ／ＤＣコンバータの構成を示す図である。また、同図に示した回路では、平滑インダクタNiの一部とトランスT1を一体化している。（以下、この回路を回路▲４▼−ａと言う、）
【０１７０】
前述の回路▲１▼〜▲３▼までは2次側整流にダイオードを用いた方式にソフトスイッチング回路を適用したが、2次側整流をMOSFET等のアクティブなスイッチング素子で構成する同期整流方式に対しても回路▲１▼〜▲３▼の全ての回路例がそのまま適用できる。
【０１７１】
また、本願出願人の特許出願、特願２０００−２６６７７号では、図２４に示すように、整流回路と出力コンデンサＣ３０の間にインダクタ巻線Ｎｉを挿入し、このインダクタ巻線ＮｉをトランスＴ１の巻線Ｎｐ，Ｎｓと同一のコアに巻線することにより、リプル電流を減らすことが可能になり、二次側巻線Ｎｓとインダクタ巻線Ｎｉの巻線のリアクタンス比と主スイッチング素子Q11のオフデューティＤ’が等しくなるように構成した場合、リプル電流をゼロにすることが可能になる旨が開示されている。
【０１７２】
図１９に示した回路▲４▼−ａのＤＣ／ＤＣコンバータでは、２次側同期整流に加え、上記のような平滑インダクタ巻線の一部をトランスと一体にし、リプル電流を吸収する小形のインダクタＮｉを外付けした回路を示している。
【０１７３】
図１９の回路において、フォワード同期整流器Q21は、図１５に示した回路▲２▼−bにおけるフォワード整流器Ｄ２１に対応する位置に配置され、ブロックスイッチQ23は、フォワード同期整流器Q21のソース端子とブロックスイッチQ23のソース端子を接続するように配置され、フォワード同期整流器Q21のゲート端子は、フォワード巻線Nsr1に接続されている。この構成によってフォワード巻線Nsr1を、フォワード同期整流器Q21の駆動用とブロックスイッチQ23駆動用に共用でき、別途巻線を追加せずに駆動回路を構成できる。
【０１７４】
また、フライホイール同期整流器Q22は、図１５に示した回路▲２▼−bにおけるフライホイール整流器Ｄ２２に対応する位置に配置され、ゲートにはフォワード巻線Nsr2の電圧発生端が接続されている。
【０１７５】
その他の構成は、前述の回路▲２▼−bの構成と同様であり、フォワード電流を阻止する期間を設定する遅延回路ＤＬも、回路▲２▼−bと同じ回路を使用する。
【０１７６】
また、2次側同期整流素子Q21、Q22およびブロックスイッチQ23にはMOSFET等を用いる。各素子に並列接続したダイオードD21,D22,D23およびキャパシタC21,C22,C23はMOSFETの寄生素子を指す。
【０１７７】
このような構成の回路▲４▼−aの動作を図２０のタイムチャートを用いて説明する。
【０１７８】
同期整流は、上記フォワード整流器Q21ダイオード整流において各整流器に電流が流れるタイミングに同期した駆動信号で駆動されるため、ダイオード整流と同じタイミングで動作する。図２０は、回路▲４▼−aの動作波形のタイムチャートである。尚、同図における各波形の記号は、以下のとおりである。
主スイッチング素子Q11の電圧              Vds-Q11
主スイッチング素子Q11の電流              Ids-Q11
サブスイッチング素子Q12の電流、        Ids-Q12
フォワード同期整流器Q21の駆動信号            Vgs-Q21
フォワード同期整流器Q21の電圧                Vds-Q21
フォワード同期整流器Q21の電流                Ids-Q21
ブロックスイッチ整流器Q23の駆動信号          Vgs-Q23
ブロックスイッチ整流器Q23の電圧              Vds-Q23
ブロックスイッチ整流器Q23の電流              Ids-Q23
フライホイール同期整流器Q22の駆動信号            Vgs-Q22
フライホイール同期整流器Q22の電圧                Vds-Q22
フライホイール同期整流器Q22の電流                Ids-Q22
【０１７９】
同図において、（t0-t1期間）では、サブスイッチング素子Q12がターンオフすると主スイッチング素子Q11の電圧Vds-Q11が低下し、トランスT1の2次側巻線Nsの電圧が反転する。2次側整流回路ではフォワード同期整流器Q21およびブロックスイッチQ23はオフ、フライホイール同期整流器Q22がオン状態にあり、フライホイール同期整流器Q22に電流Ids-Q22が流れている。
【０１８０】
（t1-t2期間）では、主スイッチング素子Q11の電圧Vds-Q11の低下とともにフォワード同期整流器Q21のゲート電圧Vgs-Q21が反転して、フォワード同期整流器Q21がターンオンする。フォワード同期整流器Q21と直列接続したブロックスイッチQ23は遅延回路によってオフ状態が維持されるため、フォワード同期整流器Q21には電流Ids-Q21が流れない。
【０１８１】
（t2-t3期間）では、主スイッチング素子Q11の電圧Vds-Q11が零になる時間t2で主スイッチング素子Q11をターンオンさせる。ブロックスイッチQ23のゲートに電圧Vgs-Q23が印加されてブロックスイッチQ23がターンオンする。そして、フォワード同期整流器Q21に電流Ids-Q21が流れ始め、フライホイール同期整流器Q22の電流Ids-Q22が減少して両者の電流が入れ替わる。
【０１８２】
（t3-t4期間）では、の時間t3で主スイッチング素子Q11をターンオフさせる。
【０１８３】
（t4-t5期間）では、フォワード同期整流器Q21のゲート駆動巻線Nsr1の電圧が反転し、フォワード同期整流器Q21がターンオフする。フォワード同期整流器Q21のターンオフとともにフライホイール同期整流器Q22に並列接続したダイオードD22が導通して電流が入れ替わる。
【０１８４】
（t5-t6期間）では、サブスイッチング素子Q12に並列接続したダイオードD12に電流が流れ始める。この期間内にサブスイッチング素子Q12をターンオンすることにより、サブスイッチング素子Q12はZCSとなる。また、ブロックスイッチQ23はフォワード同期整流器Q21がオフした後にターンオフする。フォワード同期整流器Q21が既にオフしているため、ブロックスイッチQ23に流れる電流Ids-Q23は零になり、ブロックスイッチQ23がターンオフする際にはZCSとなる。ブロックスイッチQ23は t5≦t＜t7 の範囲内でターンオフするので、この期間内におけるブロックスイッチQ23の損失は零である。
【０１８５】
（t6-t7期間）では、ダイオードD12に流れていた電流が零になり、サブスイッチング素子Q12に全ての電流が流れる。時間t7でt0の状態に戻る。
【０１８６】
上記回路▲４▼―ａに示した2次側同期整流方式を用いた回路でも、このようにして、ダイオード整流方式と同じ回路でソフトスイッチングを実現できる。また、本回路では、ブロックスイッチの駆動巻線と同期整流の駆動巻線と共用にすることで、駆動巻線を省略できる。
【０１８７】
図２１に、図１９に説明した回路▲４▼−ａの変形回路例を示す。（以下、この回路を回路▲４▼−ｂと言う。）
【０１８８】
同図において、図１９を用いて説明した回路▲４▼−ａと異なる点は、ブロックスイッチQ23のソース端子がフライホイール整流器Q22のドレイン端子と接続され、駆動用巻線Nsr2が遅延回路ＤＬの入力に接続された点である。その他の構成は、前述の回路▲４▼−aの構成と同様であり、フォワード電流を阻止する期間を設定する遅延回路ＤＬも、回路▲４▼−aと同じ回路を使用する。
【０１８９】
また、上記回路▲４▼−ｂの動作については、図１９に示した回路▲４▼−ａと同様であるため、説明を省略する。
【０１９０】
このように、本発明のＤＣ／ＤＣコンバータは、上記回路▲４▼−ａと回路▲４▼−ｂのように、2次側同期整流方式においてもダイオード整流方式と同じ回路でソフトスイッチングを実現できる。更に、ブロックスイッチの駆動巻線と同期整流の駆動巻線と共用にすることで、駆動巻線を省略することができる。
【０１９１】
なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。したがって本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲でさらに多くの変更、変形をも含むものである。
【０１９２】
例えば、本発明の回路は、図２５（a）に示すように、コンデンサC13とサブスイッチング素子Q12の直列回路が、主スイッチング素子Q11と並列に接続されているものや、図２５（b）に示すように、上記直列回路が、二次側巻線Npと並列に接続されているものや、図２５（c）に示すように、上記直列回路が、三次巻線Ntと並列に接続されているものに適用しても、上記の説明と同様の効果を得ることが可能である。
【０１９３】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。本発明では、2次側整流回路に流入する電流を一定期間阻止するフ゛ロックスイッチを設けることによりＤＣ／ＤＣコンバータのソフトスイッチンク゛を実現することができる。
【０１９４】
また、上記ブロックスイッチを駆動するための駆動信号を発生させる巻線（上記回路において、フォワード巻線Nsrbとフライバック巻線Nsrb2等である。）は、2次側電圧と同じ極性の電圧が発生するフォワード巻線と2次側電圧と逆極性の電圧が発生するフライバック巻線のどちらでも利用できるため、適用できる回路バリエーションが広い。
【０１９５】
更に、上記駆動信号を発生させるための遅延回路はインダクタ、コンデンサ、抵抗、ツェナーダイオードだけを用いた簡素な回路で構成することが可能であり、上記遅延回路に低消費電力の駆動用ICを用いた回路には、駆動回路損失を更に低減できる。
【０１９６】
本発明では、フローティンク゛出力ト゛ライフ゛ICを用いてフ゛ロックスイッチを駆動するように構成しても、上記同様の効果を実現することができる。
【０１９７】
請求項１４に記載の発明では、フ゛ロックスイッチを主スイッチンク゛素子の電圧変化のタイミングに従って駆動することにより、入力変動や負荷変動によって1次側の主スイッチンク゛素子の電圧Vdsが零電圧に到達するまでの時間が大きく変化する場合にも、主スイッチンク゛素子の電圧Vdsを直接検出するため、電圧Vdsを零にすることが容易である。
【０１９８】
本発明では、2次側整流回路を同期整流方式としたＤＣ／ＤＣコンバータにおいても、タ゛イオート゛整流方式と同じ回路でソフトスイッチンク゛を実現できる。更に、フ゛ロックスイッチの駆動巻線と同期整流の駆動巻線と共用にすることで、駆動巻線を省略することができる。
【０１９９】
本発明では、トランスと同一コアに巻線されたインダクタ巻線を介して２次側整流回路の出力を負荷回路に出力されるように構成することにより、リプル電流を低減すると共にソフトスイッチングを行なうことが可能になるため、更にＤＣ／ＤＣコンバータを高効率化することができる。
【図面の簡単な説明】
【図１】本発明に係るＤＣ／ＤＣコンバータの一実施例を示す構成図である。
【図２】本発明に係るＤＣ／ＤＣコンバータのタイミングチャートである。
【図３】本発明に係るＤＣ／ＤＣコンバータの実測波形図である。
【図４】本発明の具体的な構成（回路▲１▼−ａ）を示す構成図である。
【図５】回路▲１▼−ａの遅延回路の一実施例を示す回路図である。
【図６】図５の遅延回路の動作波形図である。
【図７】回路▲１▼−ａに用いた非反転型出力ドライブＩＣを具備する遅延回路の一実施例を示す回路図である。
【図８】回路▲１▼−ａに用いた反転型出力ドライブＩＣを具備する遅延回路の一実施例を示す回路図である。
【図９】本発明の具体的な構成（回路▲１▼−ｂ）を示す構成図である。
【図１０】回路▲１▼−ｂに用いた反転型出力ドライブＩＣを具備する遅延回路の一実施例を示す回路図である。
【図１１】回路▲１▼−ｂに用いた非反転型出力ドライブＩＣを具備する遅延回路の一実施例を示す回路図である。
【図１２】本発明の具体的な構成（回路▲２▼−ａ）を示す構成図である。
【図１３】回路▲２▼−ａに用いた非反転型フローティング出力ドライブＩＣを具備する遅延回路の一実施例を示す回路図である。
【図１４】回路▲２▼−ａに用いた反転型フローティング出力フローティングドライブＩＣを具備する遅延回路の一実施例を示す回路図である。
【図１５】本発明の具体的な構成（回路▲２▼−ｂ）を示す構成図である。
【図１６】回路▲２▼−ｂに用いた反転型フローティング出力ドライブＩＣを具備する遅延回路の一実施例を示す回路図である。
【図１７】回路▲２▼−ｂに用いた非反転型フローティング出力ドライブＩＣを具備する遅延回路の一実施例を示す回路図である。
【図１８】本発明の具体的な構成（回路▲３▼）を示す構成図である。
【図１９】本発明の具体的な構成（回路▲４▼−ａ）を示す構成図である。
【図２０】回路▲４▼−ａのタイミングチャートである。
【図２１】本発明の具体的な構成（回路▲４▼−ｂ）を示す構成図である。
【図２２】従来のＤＣ／ＤＣコンバータの一例を示す回路図である。
【図２３】従来のＤＣ／ＤＣコンバータの一例を示す回路図である。
【図２４】出力インダクタを備えたＤＣ／ＤＣコンバータの一例を示す回路図である。
【図２５】本発明の他の構成を示す図である。
【符号の説明】
Ｇ１１、Ｇ１２  駆動信号
Ｑ11、Ｑ１２，Ｑ２１、Ｑ２２、Ｑ２３  スイッチング素子
ＤＬ  遅延回路
ＤＲ  ドライブ回路
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２７、Ｃ３０  コンデンサ
Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄ２５、Ｄ２８  ダイオード
ＺＤ２４、Ｄ２７  ツェナーダイオード
Ｒ２４、Ｒ２５、Ｒ２６、Ｒ２７、Ｒ２８  抵抗
Ｔ１  トランス
Ｌ２１、Ｌ２４、Ｎｉ  インダクタ
４１，４３  非反転出力型ドライブＩＣ
４２，４４    非反転出力型ドライブＩＣ
１００  負荷回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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