(57)【特許請求の範囲】
【請求項１】
外部から周期ｔの第１クロックを入力し、前記第１クロックに対してデータ出力の遅延時間と同じ遅延時間ｔd1を有する第２クロックを生成する第１クロック発生器と、
前記第１および第２クロックを入力してパルス幅ｔ−ｔd1を有する第１制御信号を生成する制御信号発生器と、
前記第１制御信号および前記第１クロックを入力して前記第１制御信号のパルス幅ほど遅延されたＤＬＬクロックを生成する第２クロック発生器と
を備えたことを特徴とする半導体素子のＤＬＬクロック発生器。
【請求項２】
請求項１において、前記制御信号発生器は、遅延された前記第１制御信号をシフトさせるための第２および第３制御信号を発生することを特徴とするＤＬＬクロック発生器。
【請求項３】
請求項２において、
前記第２クロック発生器は、多数のステージを含み、
前記各ステージは、
前記第１制御信号のパルス幅を遅延させて伝播する論理回路からなる第１遅延チェーンと、
前記第１遅延チェーンの出力が入力され、前記第２および第３制御信号に応答して前記第１制御信号をシフトさせて第１および第２出力を生成するシフタと、
前記シフタの第１出力と、前記第１クロックおよび次のステージに位置したシフタの第２出力とが入力され、前記第１クロックに対応する外部クロックを伝播するロジック演算手段と、
前記ロジック演算手段から出力された前記外部クロックを遅延させて伝播する論理回路からなる第２遅延チェーンと
を含むことを特徴とするＤＬＬクロック発生器。
【請求項４】
請求項３において、前記第１遅延チェーンは、前記第１制御信号の立ち上がりエッジのみを遅延させ、前記第１制御信号のパルス幅を狭くすることを特徴とするＤＬＬクロック発生器。
【請求項５】
請求項３において、前記第１制御信号は、第１クロックのｎ倍（ｎは２以上の整数）の周期を有するクロックと、第２クロックのｎ倍の周期を有するクロックを利用して生成されることを特徴とするＤＬＬクロック発生器。
【請求項６】
外部から周期ｔの第１クロックを入力し、前記第１クロックに対してデータ出力の遅延時間と同じ遅延時間ｔd1を有する第２クロックを生成する第１クロック発生器と、
前記第１および第２クロックを入力してパルス幅ｔ−ｔd1を有する第１制御信号および前記第１制御信号をシフトさせるための第２および第３制御信号を生成する制御信号発生器と、
前記第１制御信号のパルス幅を遅延させて伝播する論理回路からなる第１遅延チェーンが複数接続された第１遅延チェーン部と、
前記第１遅延チェーン部で遅延された第１制御信号が入力され、前記第２および第３制御信号に応答して前記第１制御信号をシフトさせて第１および第２出力を生成するシフタが複数接続されたシフタ部と、
前記シフタ部で生成された前記第１出力および第２出力が入力され、前記第１クロックに対応する外部クロックを伝播するロジック演算手段が複数接続されたロジック演算手段部と、
前記ロジック演算手段から出力された前記外部クロックを遅延させて伝播する論理回路からなる第２遅延チェーンが複数接続された第２遅延チェーン部と、
を備え、
前記外部クロックが、前記第１制御信号のパルス幅によって設定され通過した第１遅延チェーンと同じ数の第２遅延チェーンを通過することで、第１制御信号のパルス幅だけ遅延したＤＬＬクロックを発生することを特徴とするＤＬＬクロック発生器。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ＤＬＬ（delayed locked loop）クロック発生装置に関し、特に、ＤＤＲ  ＳＤＲＡＭ（Dual Data Rate Synchronous Data Random Access Memory）で用いられるＤＬＬクロック発生装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体メモリ回路の各機能ブロックは、クロックに同期してメモリセルからデータを読み出すか、または書き込み動作を行うことになる。このようなクロック同期は、クロック発生装置から供給されるクロック信号を使用して行われる。
【０００３】
また、半導体素子にクロックとデータまたは他のクロックとのスキューを補償するために一定周期を有するクロックを利用している。特に、ＤＤＲ ＳＤＲＡＭで、クロックに同期させてデータを送り出すと、そのクロックの遅延入力およびデータ出力経路遅延によるスキューが発生することになる。そこで、これを補償するため、別途、内部クロックを使用している。
【０００４】
次に、図１５を参照して具体例を説明する。クロック信号clkに同期させてデータdoutを送り出すと、ｔd1ほどのスキューが発生することになる。これを補償するには、ｔd1ほど先立つクロック信号に同期させてデータを送り出すことのできる内部クロック信号が用いられるが、これがＤＬＬクロック信号dll_clockである。したがって、ＤＬＬクロック信号dll_clkに合せてデータを送り出せば、図１５に示したdout'のようなスキューなしに、外部クロック信号と同期させることができる。
【０００５】
ＤＬＬクロック信号dll_clkは外部クロック信号clockにｔd1ほど先立つクロックであるが、実際には、外部クロック信号をｔd2ほど遅延させて作ることになる。すなわち、ｔd2＝ｔck−ｔd1であるため、後ろのほうでは、ｔd1ほど先立つclockのように見えるのである。
【０００６】
【発明が解決しようとする課題】
しかし、従来のＤＬＬは外部クロックが入力された後、相当な時間が経過した後、スキューを補償する内部クロック信号が生成されるので、初期データが遅延するという問題点があった。
【０００７】
また、内部クロック信号を完全にデジタル的に生成できないので、エラーのない内部クロック信号を生成するには付加的な努力が必要であった。
【０００８】
本発明の目的は、上記のような問題点を解決し、極めて短いロッキング時間を有するＤＬＬクロック発生器を提供することにある。
【０００９】
【課題を解決する為の手段】
このような目的を達成するため、本発明は、外部から周期ｔの第１クロックを入力し、前記第１クロックに対してデータ出力の遅延時間と同じ遅延時間ｔd1を有する第２クロックを生成する第１クロック発生器と、前記第１および第２クロックを入力してパルス幅ｔ−ｔd1を有する第１制御信号を生成する制御信号発生器と、前記第１制御信号および前記第１クロックを入力して前記第１制御信号のパルス幅ほど遅延されたＤＬＬクロックを生成する第２クロック発生器とを備えたことを特徴とする。
【００１０】
外部から周期ｔの第１クロックを入力し、前記第１クロックに対してデータ出力の遅延時間と同じ遅延時間ｔd1を有する第２クロックを生成する第１クロック発生器と、前記第１および第２クロックを入力してパルス幅ｔ−ｔd1を有する第１制御信号および前記第１制御信号をシフトさせるための第２および第３制御信号を生成する制御信号発生器と、
前記第１制御信号のパルス幅を遅延させて伝播する論理回路からなる第１遅延チェーンが複数接続された第１遅延チェーン部と、前記第１遅延チェーン部で遅延された第１制御信号が入力され、前記第２および第３制御信号に応答して前記第１制御信号をシフトさせて第１および第２出力を生成するシフタが複数接続されたシフタ部と、前記シフタ部で生成された前記第１出力および第２出力が入力され、前記第１クロックに対応する外部クロックを伝播するロジック演算手段が複数接続されたロジック演算手段部と、前記ロジック演算手段から出力された前記外部クロックを遅延させて伝播する論理回路からなる第２遅延チェーンが複数接続された第２遅延チェーン部と、を備え、前記外部クロックが、前記第１制御信号のパルス幅によって設定され通過した第１遅延チェーンと同じ数の第２遅延チェーンを通過することで、第１制御信号のパルス幅だけ遅延したＤＬＬクロックを発生することを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００１２】
図１は本発明に係るＤＬＬクロック生成を説明するためのクロック波形図を示している。
図１に示したように、ＤＬＬクロック発生器は、第１クロック信号clkと、第１クロック信号clkから生成された第２クロック信号clk_doutとを利用して、ｔd2のパルス幅を有する第１制御信号msrを生成する。第２クロック信号clk_doutは第１クロック信号clkを遅延モデルにより遅延させたもので、データ出力と同じタイミングを有する。
【００１３】
第１制御信号msrのパルス幅を遅延チェーンによりｔd2ほど遅延させてＤＬＬクロック信号dll_clkを生成する。すなわち、補償しようとする遅延をパルスに作り、得られたパルスをさらに遅延クロックに変える遅延−パルス−遅延変換方式を使用する。
【００１４】
図２は図１の概念を具体的に実現したものである。遅延モデル３１は外部から入力された第１クロック信号clkから、出力データdoutと同じタイミングを有する第２クロック信号clk_doutを生成するものである。制御信号発生器３２は第１および第２クロック信号clkおよびclk_doutから、第１ないし第３制御信号msr、shftおよびshift_resetを、それぞれ、生成するものである。これらの信号波形を図６に示す。ＤＬＬ発生器３３は、入力された第１ないし第３制御信号からＤＬＬクロックdll_clkを生成するものである。
【００１５】
遅延モデル３１と制御信号発生器３２は本発明の対象ではないため、詳細な回路構成は省略する。
【００１６】
図３は本発明に係るＤＬＬ発生器３３の構成を示す。図４は図３の部分拡大図である。
【００１７】
図４を説明する。本発明に係るＤＬＬ発生器３３は大きく３つの部分、すなわち、遅延チェーン部と、シフトおよびロック部と、遅延チェーン複写部とにより構成された階層構造を有する。これらの各構成要素を連結して１つのステージを構成し、各ステージが直列に接続されている。
【００１８】
遅延チェーン部は、第１制御信号のパルス幅を遅延させて伝播する機能を有し、遅延チェーンとそれの各遅延ステージの出力を記憶し、下の３入力ＮＯＲに伝達するシフタにより構成されている。図６に示したように、シフタは、端子resetがＬ（ローレベル）である間、入力を記憶し、端子ｉｎがＬである間、第２制御信号shftがＨ（ハイレベル）になると、記憶してある値を次のステージに移す。一方、端子resetがＨになると、シフタのＡbノードはＨに戻り、ＡノードはＬに戻る。図３および図４の遅延チェーンの複写部は遅延チェーンと同じ遅延を有するように作られた複写遅延チェーンであって、複写遅延チェーンを介して得られた外部クロックが、ＤＬＬクロックとなる。
【００１９】
これを具体的に説明すると、多数のステージが直列に連結され、第１制御信号msrの立ち上がりを遅延させて第１制御信号のパルス幅を調節する遅延チェーン部が構成されている。この遅延チェーンの各ステージは、２入力ＮＡＮＤゲート４０と、ＮＡＮＤゲート４０の出力を反転させるインバータ４１とにより構成されている。１番目のステージの２入力ＮＡＮＤゲート４０は、２入力に第１制御信号がそれぞれ入力され、その出力がインバータ４１に伝達され、２度目以上の上位ステージのＮＡＮＤゲート４０は、以前のインバータ４１の出力と第１制御信号とがＮＡＮＤ演算された後、その結果がインバータ４１により反転される。
【００２０】
図７は遅延チェーンを介して１つずつ伝播され各ステージで生成されたパルスを示す。図３のノードa１ないしg１の出力波形を説明すると、各遅延チェーンを経るほどＨへの遷移が遅れ、結局、パルス幅が狭くなることになり、ノードh１以上の遅延ステージでは、Ｈが現れない。すなわち、第１制御信号は遅延チェーン全体をイネーブル／ディスエーブルしながら、各ステージの１番目のステージから順に伝播されることになる。第１制御信号がＬである時は、全てのステージの遅延出力a１ないしI１…は全部Ｌを有する。これとは別に、第１制御信号がＨである場合、遅延チェーンがイネーブルにされ、同時に、Ｈ信号が遅延チェーンを介して伝播されるため、図７のように各ステージの出力端子a１、b１、…は順にＨに遷移することになる。
【００２１】
第１制御信号がＬに落ちると、遅延チェーンは、また、全て、Ｌにリセットされる。したがって、第１制御信号がＨである間のみ、遅延チェーンを介してＨが伝播されるため、例えば、図７のように、与えられたパルス内では、g１出力端子（７番目のステージ）までは、Ｈが伝播され、h１出力端子から後の全ての端子は、Ｌのままである。
【００２２】
一方、各ステージは、当該ステージのインバータ４１の出力と、第２および第３制御信号shftおよびshift_resetとがそれぞれ入力されるシフタ４２と、外部クロックclkと、シフタ４２の出力および次のステージのシフタ４２の出力をＮＯＲ演算するＮＯＲゲート４３と、ＮＯＲゲート４３の出力を反転させるインバータ４４とにより構成されている。
【００２３】
図５はシフタ４２の詳細な構成を示す。図５に示したように、シフタ４２には、遅延チェーンの出力と第３制御信号が入力されるＲ−Ｓラッチ回路が含まれている。第３制御信号shift-resetがＬである間に入力（遅延チェーンの出力）がＬである場合、Ｒ−Ｓラッチ回路は、以前のreset値をそのまま記憶していることになるが、入力端子にパルスが入力されると、Ｒ−Ｓラッチ回路は、リセットされた値と反対の値を有することになる。したがって、第１制御信号がＬに落ちた後、図７のように、第２制御信号shftが供給されると、シフタ４２の出力outbは第１制御信号の遅延チェーンの中、Ｈが通過した部分と、そうでない部分が異なって出力されることになる。一方、シフタ４２の他の出力outは逆の位相を有することになる。
【００２４】
シフタ４２の出力outおよびoutbは、３入力ＮＯＲゲート４３に入力される。この３入力ＮＯＲゲート４３を介して外部クロックclkが出力できるかどうか、この２つの入力値によって決まる。図３および図４に円で示す部分の内部にある３入力ＮＯＲゲート４３のみがクロック信号clkを通過させることができることになるが、この地点は前の第１制御信号msrがＨである間、Ｈが伝播された終わりのポイント（７番目のステージ）になる。図３で、１−６番目のステージのＮＯＲゲート４３の入力値を見ると、すぐ次のステージに位置するシフタからＨの出力outが入力されるため、ノードa３ないしf３は、クロックclk値とは関係なく、常に、Ｈを出力することになって、クロック伝播が行われなくなる。また、８番目のステージ以上のＮＯＲゲート４３は、すぐ次のステージに位置するシフタからＬの出力outが入力されるが、図７のタイミング図に示したように、シフタ４２の出力outbがＨであるため、クロックclk値とは関係なく、常に、Ｈを出力することになり、クロック伝播が行われなくなる。結局、７番目のステージに位置したＮＯＲゲート４３のみがクロックを伝播することになる。すなわち、７番目のステージのＮＯＲゲート４３は、外部クロックclkと、Ｌのシフタ出力ノードg２およびすぐ次のステージに位置したＬのシフタ出力outとを受けるため、クロック伝播が行われることになる。
【００２５】
したがって、このポイントから入力された外部クロックは、第１制御信号msrのパルス幅によって設定された同じ数の遅延チェーンを通過するため、ＤＬＬクロックdll_clkは、第１制御信号msrパルス幅だけ、すなわち、td2だけクロックが遅延されることになる。
【００２６】
図８は図３の回路のシミュレーション結果を示す。ＤＬＬクロック発生器が動作して３クロック後からＤＬＬクロックを得ることができる。このＤＬＬクロックは、前述したように、外部クロックとシフタの出力doutとの間の遅延差に相当する第１制御信号msrパルスの幅に相当するだけ外部クロックを遅延チェーンに通過させて遅延させたものである。
【００２７】
本発明の最も重要な部分は、パルス幅を遅延チェーンに変える部分である。これは遅延チェーンの構成と入力信号とにより多様化できるが、図９ないし図１２に多様な実施例を示す。
【００２８】
図９はＮＡＮＤゲートの代わりにＮＯＲゲートを使用した例である。この場合、第１制御信号msrが反転された/msr信号が入力される。また、この場合は/msrがＨである時、遅延チェーンが全てＨ出力を有しながらディスエーブルされ、/msrがＬである時、Ｌが伝播される。したがって、シフタおよびロック部分も等価的に変えれば良い。
【００２９】
前述したように、本実施の形態は、１クロックごとに第１制御信号msrを作る例である。これとは別に、２クロックごとに第１制御信号msrを生成し用いても問題はない。このような場合の波形を図１０に示す。すなわち、クロックclk２とクロックclk_dout２は、それぞれ、クロックclkとクロックclk_doutの２倍の周期を有する。したがって、これら２つのパルスで生成された第１制御信号msr２も、やはり２倍の周期を有することになる。第２および第３制御信号shftおよびshift_resetも、やはり同様の方法で生成することができる。これを利用して、図１１に示したように、遅延チェーンが用いられるし、前述した変形（図１０）も可能である。
【００３０】
一方、図１２のように、第１制御信号msr2の代わりに、クロックclk2とクロックclk_dout2を用いることもやはり可能である。これは、図１０の波形に見られるように、"msr2＝clk2 AND clk_dout2"という論理式が成立するためである。また、"/msr2＝/clk2 OR /clk_dout2"という論理式もやはり成立するため、msr２を利用して構成される回路は、/clk2と/clk_dout2を利用しても構成することができる。したがって、図１０の変形もやはり可能である。
【００３１】
同様の原理で、周期が４倍、またそれ以上にすることもできる。終わりに、３入力ＮＯＲゲートにより構成されたロックは、入力の配置を変えて、図１３および図１４のように、３入力ＮＡＮＤゲートに等価的に変更することができる。
【００３２】
以上説明したように、本発明は、前述した実施の形態および図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形および変更が可能であることは、当業者にとって当然のことである。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、クロックとデータ、またはクロックと他のクロック間のスキューを補償するためのクロック発生装置として、ＤＤＲ ＳＤＲＡＭでは、完全デジタル方式の早いＤＬＬロックが可能となる。
【図面の簡単な説明】
【図１】本発明に係るＤＬＬクロック生成を説明するためのクロック波形図である。
【図２】本発明に係るＤＬＬ回路のブロック図である。
【図３】本発明の回路図である。
【図４】図３の部分拡大図である。
【図５】図３および図４のシフタの回路図である。
【図６】図３の各信号に対するタイミング図である。
【図７】図３の回路動作の説明のためのタイミング図である。
【図８】図３の回路のシミュレーション結果グラフ。
【図９】本発明に係る遅延チェーンの他の実施例を示した回路図である。
【図１０】外部クロック周期を２倍にした場合における各信号波形図である。
【図１１】本発明に係る遅延チェーンの他の例を示す回路図である。
【図１２】本発明に係る遅延チェーンの他の例を示す回路図である。
【図１３】本発明に係るロック回路の他の例を示す回路である。
【図１４】本発明に係るロック回路の他の例を示す回路である。
【図１５】ＤＬＬクロック生成を説明するためのクロック波形図である。
【符号の説明】
４０、４５  ＮＡＮＤゲート
４１、４６  インバータ
４２  シフタ
４３  ＮＯＲゲート
【図１】
0004215919.tif 000002
【図２】
0004215919.tif 000003
【図３】
0004215919.tif 000004
【図４】
0004215919.tif 000005
【図５】
0004215919.tif 000006
【図６】
0004215919.tif 000007
【図７】
0004215919.tif 000008
【図８】
0004215919.tif 000009
【図９】
0004215919.tif 000010
【図１０】
0004215919.tif 000011
【図１１】
0004215919.tif 000012
【図１２】
0004215919.tif 000013
【図１３】
0004215919.tif 000014
【図１４】
0004215919.tif 000015
【図１５】
0004215919.tif 000016