(57)【特許請求の範囲】
【請求項１】
メモリ装置からのデータを、バス幅の１種の複数の構成を用いて出力するための論理回路であって、次のもの、即ち
複数のメモリアレイからのデータを、少なくとも１種の第１及び第２の構成のバス幅において、選択的に出力するための第１の回路であり、前記データは、少なくとも１種の前記複数のメモリアレイの間の前記第１の回路を介して少なくとも１種のセンスアンプ(増幅器)に送られる、第１の回路、
メモリアレイ及び前記少なくとも１種のセンスアンプの間に提供されるレベルトランスレータ(翻訳ルーチン)
を具える、論理回路。
【請求項２】
メモリ装置からのデータを、バス幅の１種の複数の構成を用いて出力するための論理回路であって、次のもの、即ち
複数のＩ／Ｏ回路であり、前記Ｉ／Ｏ回路の各々は、少なくとも１種の複数のメモリアレイからのデータを出力するように接続され、及び１種の複数のバス幅を伴う使用のために構成可能である、複数のＩ／Ｏ回路、
前記Ｉ／Ｏ回路のデータ経路において提供されるレベルトランスレータ(翻訳ルーチン)、
前記第１及び第２のＩ／Ｏ回路を、前記第１及び第２の構成のバス幅において、選択的に操作するための第１の回路であり、前記第１の構成のバス幅において、前記第１のＩ／Ｏ回路は第１のメモリアレイからのデータを出力し、及び前記第２のＩ／Ｏ回路は第２のメモリアレイからのデータを出力し、及び前記第２の構成のバス幅において、前記第１のＩ／Ｏ回路はデータを出力せず、及び前記第２のＩ／Ｏ回路は前記第１及び第２のメモリアレイからのデータを出力する、第１の回路
を具える、論理回路。
【請求項３】
さらに、アドレス選定データ経路を具え、そこでアドレス信号は送られ、１種の前記第１及び第２の構成のバス幅が用いられるように前記第２のＩ／Ｏ回路を設定する、請求項２記載の論理回路。
【請求項４】
制御信号は前記第１の回路に送られ、前記第１の回路は、前記第２のＩ／Ｏ回路を、１種の前記第１及び前記第２の構成のバス幅を用いるように設定する、請求項２記載の論理回路。
【請求項５】
前記アドレス信号は単一値に設定され、前記単一値によって、前記第２のＩ／Ｏ回路が第２のメモリアレイからのデータを出力するようにされ、又は前記アドレス信号は、第１及び第２の値の間で切替が行われるように設定可能であり、それによって、前記第２のＩ／Ｏ回路が、１種の第１及び第２のメモリアレイからのデータを選択的に出力するようにされる、請求項３記載の論理回路。
【請求項６】
前記論理回路が、第１の、より一層大きなバス幅を持つ第１のデータバスに接続されるように構成されるとき、前記単一値が用いられ、及び前記論理回路が、第２の、より一層小さなバス幅を持つ第２のデータバスに接続されるように構成されるとき、値の前記切替が用いられる、請求項５記載の論理回路。
【請求項７】
前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを受けるように接続され、及び前記第２のＩ／Ｏ回路は、双方の前記第１及び第２のメモリアレイからのデータを受けるように接続される、請求項２記載の論理回路。
【請求項８】
前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを受けるように接続され、及び前記第２のＩ／Ｏ回路は、前記第２のメモリアレイからのデータ及び前記第１のメモリアレイからのデータを、前記第１のＩ／Ｏ回路を介して受けるように接続される、請求項２記載の論理回路。
【請求項９】
前記Ｉ／Ｏ回路の各々は、バスラインについてのデータ信号を提供するためのセンスアンプを含む、請求項２記載の論理回路。
【請求項１０】
前記Ｉ／Ｏ回路の各々は回路素子を含み、前記Ｉ／Ｏ回路の出力を、第１及び第２のデータ入力部の間で選択的に切替える、請求項３記載の論理回路。
【請求項１１】
前記回路素子は、前記アドレス選定データ経路上で受ける値に従って選択的に切替えられる、請求項１０記載の論理回路。
【請求項１２】
前記レベル翻訳機は、更に複数のレベルコンバータ(変換機)を具え、前記レベルコンバータの各々は、アドレス信号によってｐチャネルトランジスタのゲートが有効になるとき、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からのｎチャネルトランジスタに送られるべきデータを生じさせるｐチャネルトランジスタを含み、前記ｎチャネルトランジスタは、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からのデータに応じて、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からの翻訳されたデータの出力のため、基準電圧をセンスアンプに接続する、請求項２記載の論理回路。
【請求項１３】
設定され得るバス幅の構成を持つメモリ装置を含むメモリシステムであって、前記メモリ装置は、次のもの、即ち
複数のメモリアレイからのデータを、少なくとも１種の第１及び第２の構成のバス幅において選択的に出力するための第１の回路であり、前記データは、少なくとも１種の前記複数のメモリアレイの間で前記第１の回路を介して少なくとも１種のセンスアンプ(増幅器)に送られる、第１の回路、及び
メモリアレイ及び前記少なくとも１種のセンスアンプの間で提供されるレベルトランスレータ(翻訳ルーチン)
を具える、メモリシステム。
【請求項１４】
バス幅の構成を持つ、メモリ装置を含むメモリシステムであって、前記メモリ装置は、次のもの、即ち
複数のＩ／Ｏ回路であり、前記複数のＩ／Ｏ回路の各々は、少なくとも１種の複数のメモリアレイからのデータを出力するように接続され、及び１種の複数のデータバス幅を伴う使用のために構成可能である、複数のＩ／Ｏ回路、
前記Ｉ／Ｏ回路のデータ経路において提供されるレベルトランスレータ(翻訳ルーチン)、及び
前記第１及び第２のＩ／Ｏ回路を、前記第１及び第２の構成のバス幅において、選択的に操作するための第１の回路であり、前記第１の構成のバス幅において、前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを出力し、及び前記第２のＩ／Ｏ回路は、前記第２のメモリアレイからのデータを出力し、及び前記第２の構成のバス幅において、前記第１のＩ／Ｏ回路はデータを出力せず、及び前記第２のＩ／Ｏ回路は前記第１及び第２のメモリアレイからのデータを出力する、第１の回路
を具える、メモリシステム。
【請求項１５】
さらに、複数の前記メモリ装置を具える、請求項１４記載のメモリシステム。
【請求項１６】
前記複数のメモリ装置はメモリモジュール上に含まれる、請求項１５記載のメモリシステム。
【請求項１７】
さらに、複数の前記メモリモジュールを具え、前記メモリモジュールの各々は各複数の前記メモリ装置を含む、請求項１６記載のメモリシステム。
【請求項１８】
さらに、アドレス選定データ経路を具え、そこでアドレス信号は送られ、１種の前記第１及び第２の構成のバス幅が用いられるように前記第２のＩ／Ｏ回路を設定する、請求項１４記載のメモリシステム。
【請求項１９】
制御信号は前記第１の回路に送られ、前記第１の回路は、前記第２のＩ／Ｏ回路を、１種の前記第１及び前記第２の構成のバス幅を用いるように設定する、請求項１４記載のメモリシステム。
【請求項２０】
前記アドレス信号は単一値に設定され、前記単一値によって、前記第２のＩ／Ｏ回路は、前記第２のメモリアレイからのデータを出力するようにされ、又は前記アドレス信号は、第１及び第２の値の間で切替が行われるように設定可能であり、それによって、前記第２のＩ／Ｏ回路は、１種の第１及び第２のメモリアレイからのデータを選択的に出力するようにされる、請求項１８記載のメモリシステム。
【請求項２１】
前記第１の回路が、第１の、より一層大きなバス幅を持つ第１のデータバスに接続されるように構成されるとき、前記単一値が用いられ、及び前記第１の回路が、第２の、より一層小さなバス幅を持つ第２のデータバスに接続されるように構成されるとき、値の前記切替が用いられる、請求項２０記載のメモリシステム。
【請求項２２】
前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを受けるように接続され、及び前記第２のＩ／Ｏ回路は、双方の前記第１及び第２のメモリアレイからのデータを受けるように接続される、請求項１４記載のメモリシステム。
【請求項２３】
前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを受けるように接続され、及び前記第２のＩ／Ｏ回路は、前記第２のメモリアレイからのデータ及び前記第１のメモリアレイからのデータを、前記第１のＩ／Ｏ回路を介して受けるように接続される、請求項１４記載のメモリシステム。
【請求項２４】
前記Ｉ／Ｏ回路の各々は、バスラインについてのデータ信号を提供するためのセンスアンプを含む、請求項１４記載のメモリシステム。
【請求項２５】
前記Ｉ／Ｏ回路の各々は回路素子を含み、前記Ｉ／Ｏ回路の出力を、第１及び第２のデータ入力部の間で選択的に切替える、請求項１８記載のメモリシステム。
【請求項２６】
前記回路素子は、アドレス選定データ経路上で受ける値に従って選択的に切替えられる、請求項２５記載のメモリシステム。
【請求項２７】
前記レベルトランスレータは、更に複数のレベルコンバータ(変換機)を具え、前記レベルコンバータの各々は、アドレス信号によってｐチャネルトランジスタのゲートが有効になるとき、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からのｎチャネルトランジスタに送られるべきデータを生じさせるｐチャネルトランジスタを含み、前記ｎチャネルトランジスタは、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からのデータに応じて、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からの翻訳されたデータの出力のため、基準電圧をセンスアンプに接続する、請求項１４記載のメモリシステム。
【請求項２８】
処理システムであって、次のもの、即ち
プロセッサ、及び
バスシステムを介して前記プロセッサに結合されるメモリシステムであり、バス幅の構成を持つメモリ装置を含む、メモリシステム
を具え、前記メモリ装置は、次のもの、即ち
複数のメモリアレイからのデータを、少なくとも１種の第１及び第２の構成のバス幅において選択的に出力するための第１の回路であり、前記データは、少なくとも１種の前記複数のメモリアレイの間の前記回路を介して少なくとも１種のセンスアンプ(増幅器)に送られる、第１の回路、及び
メモリアレイ及び前記少なくとも１種のセンスアンプの間で提供されるレベルトランスレータ(翻訳ルーチン)
を具える、処理システム。
【請求項２９】
処理システムであって、次のもの、即ち
プロセッサ、及び
バスシステムを介して前記プロセッサに結合されるメモリシステムであり、バス幅の構成を持つメモリ装置を含む、メモリシステム
を具え、前記メモリ装置は、次のもの、即ち
複数のＩ／Ｏ回路であり、前記Ｉ／Ｏ回路の各々は、少なくとも１種の複数のメモリアレイからのデータを出力するように接続され、及び１種の複数のバス幅を伴う使用のために構成可能である、複数のＩ／Ｏ回路、及び
前記Ｉ／Ｏ回路のデータ経路において提供されるレベルトランスレータ(翻訳ルーチン)、及び
前記第１及び第２のＩ／Ｏ回路を、前記第１及び第２の配置のバス幅において、選択的に操作するための第１の回路であり、前記第１の構成のバス幅において、前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを出力し、及び前記第２のＩ／Ｏ回路は、前記第２のメモリアレイからのデータを出力し、及び前記第２の構成のバス幅において、前記第１のＩ／Ｏ回路はデータを出力せず、及び前記第２のＩ／Ｏ回路は前記第１及び第２のメモリアレイからのデータを出力する、第１の回路
を具える、処理システム。
【請求項３０】
さらに、アドレス選定データ経路を具え、そこでアドレス信号は送られ、１種の前記第１及び第２の構成のバス幅が用いられるように前記第２のＩ／Ｏ回路を設定する、請求項２９記載の処理システム。
【請求項３１】
制御信号は前記第１の回路に送られ、前記第１の回路は、前記第２のＩ／Ｏ回路を、１種の前記第１及び前記第２の構成のバス幅を用いるように設定する、請求項２９記載の処理システム。
【請求項３２】
前記アドレス信号は単一値に設定され、前記単一値によって、前記第２のＩ／Ｏ回路は、前記第２のメモリアレイからのデータを出力するようにされ、又は前記アドレス信号は、第１及び第２の値の間で切替が行われるように設定可能であり、それによって、前記第２のＩ／Ｏ回路は、１種の選定される前記第１及び第２のメモリアレイからのデータを選択的に出力するようにされる、請求項３０記載の処理システム。
【請求項３３】
前記第１の回路が、第１の、より一層大きなバス幅を持つ第１のデータバスに接続されるように構成されるとき、前記単一値が用いられ、及び前記第１の回路が、第２の、より一層小さなバス幅を持つ第２のデータバスに接続されるように構成されるとき、値の前記切替が用いられる、請求項３２記載の処理システム。
【請求項３４】
前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを受けるように接続され、及び前記第２のＩ／Ｏ回路は、双方の前記第１及び第２のメモリアレイからのデータを受けるように接続される、請求項２９記載の処理システム。
【請求項３５】
前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを受けるように接続され、及び前記第２のＩ／Ｏ回路は、前記第２のメモリアレイからのデータ及び前記第１のメモリアレイからのデータを、前記第１のＩ／Ｏ回路を介して受けるように接続される、請求項２９記載の処理システム。
【請求項３６】
前記Ｉ／Ｏ回路の各々は、バスラインについてのデータ信号を提供するためのセンスアンプを含む、請求項２９記載の処理システム。
【請求項３７】
前記Ｉ／Ｏ回路の各々は回路素子を含み、前記Ｉ／Ｏ回路の出力を、第１及び第２のデータ入力部の間で選択的に切替える、請求項３０記載の処理システム。
【請求項３８】
前記回路素子は、アドレス選定データ経路上で受ける値に従って選択的に切替えられる、請求項３７記載の処理システム。
【請求項３９】
前記レベルトランスレータは、更に複数のレベルコンバータ(変換機)を具え、前記レベルコンバータの各々は、アドレス信号によってｐチャネルトランジスタのゲートが有効になるとき、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からのｎチャネルトランジスタに送られるべきデータを生じさせるｐチャネルトランジスタを含み、前記ｎチャネルトランジスタは、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からのデータに応じて、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からの翻訳されたデータの出力のため、基準電圧をセンスアンプに接続する、請求項２９記載の処理システム。
【請求項４０】
複数の構成のバス幅を有するメモリ装置を操作する方法であって、次のもの、即ち
複数のメモリアレイからのデータを、少なくとも１種の前記複数の構成のバス幅において、選択的に出力する工程であり、前記選択的な出力は、前記データが少なくとも１種のセンスアンプ(増幅器)に対する少なくとも１種の前記複数のメモリアレイの間にあるとき、第１の回路を用いて行われ、前記回路において含まれるレベルトランスレータ(翻訳ルーチン)が、入力信号を前記少なくとも１種のセンスアンプに提供し、前記少なくとも１種のセンスアンプ上でデータは出力データ経路上に出力される、工程
を具える、方法。
【請求項４１】
複数の構成のバス幅を有する、メモリ装置を操作する方法であって、次のもの、即ち
入力信号を少なくとも１種のセンスアンプ(増幅器)に提供する工程であり、前記少なくとも１種のセンスアンプはデータを出力データ経路上に出力する、工程、
第１のＩ／Ｏ回路を介する第１のメモリアレイからの、及び第２のＩ／Ｏ回路を介する第２のメモリアレイからのデータを、第１の構成のバス幅が選ばれるとき、出力する工程、
選ばれる１種の前記第１のメモリアレイ及び前記第２のメモリアレイからのデータを、前記第２のＩ／Ｏ回路を介し、第２の構成のバス幅が選ばれるとき、出力する工程、
制御信号を、前記第２のＩ／Ｏ回路に接続されるアドレス選定データ経路上に受ける工程、及び
前記第２のＩ／Ｏ回路を、前記制御信号に従って１種の前記第１及び第２の構成のバスの幅を用いるように設定する工程
を具える、方法。
【請求項４２】
さらに、前記制御信号を、前記第２のＩ／Ｏ回路に接続されるアドレス選定データ経路上で受ける工程を具える、請求項４１記載の方法。
【請求項４３】
前記制御信号は単一値に設定され、前記単一値によって、前記第２のＩ／Ｏ回路は第２のメモリアレイからデータを出力するようにされ、又は前記制御信号は第１及び第２の値の間で切替が行われるように設定可能であり、それによって、前記第２のＩ／Ｏ回路は、１種の選定される前記第１及び第２のメモリアレイからのデータを選択的に出力するようにされる、請求項４１記載の方法。
【請求項４４】
前記第１の回路が、第１の、より一層大きなバス幅を持つ第１のデータバスに接続されるように構成されるとき、前記単一値が用いられ、及び前記第１の回路が、第２の、より一層小さなバス幅を持つ第２のデータバスに接続されるように構成されるとき、値の前記切替が用いられる、請求項４３記載の方法。
【請求項４５】
前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを受け、及び前記第２のＩ／Ｏ回路は、双方の前記第１及び第２のメモリアレイからのデータを受ける、請求項４１記載の方法。
【請求項４６】
前記第１のＩ／Ｏ回路は、前記第１のメモリアレイからのデータを受け、及び前記第２のＩ／Ｏ回路は、前記第２のメモリアレイからのデータ及び前記第１のメモリアレイからのデータを、前記第１のＩ／Ｏ回路を介して受ける、請求項４１記載の方法。
【請求項４７】
前記Ｉ／Ｏ回路の各々は回路素子を含み、前記Ｉ／Ｏ回路の出力を、第１及び第２のデータ入力部の間で選択的に切替える、請求項４２記載の方法。
【請求項４８】
前記回路素子は、アドレス選定データ経路上で受ける値に従って選択的に切替えられる、請求項４７記載の方法。
【請求項４９】
前記第１のＩ／Ｏ回路によって受ける前記値は、前記第１のメモリアレイからのデータの出力を指示し得、及び前記第２のＩ／Ｏ回路によって受ける前記値は、前記第１のメモリアレイ又は前記第２のメモリアレイからのデータの出力を指示し得る、請求項４８記載の方法。
【請求項５０】
バス幅の構成を持つ、メモリ装置を含むメモリシステムであって、前記メモリ装置は、次のもの、即ち
第１及び第２のＩ／Ｏ回路であり、前記Ｉ／Ｏ回路の各々は、少なくとも１種の複数のメモリアレイからのデータを出力するように接続され、及び１種の第１及び第２の構成のバス幅を伴う使用のために構成可能である、第１及び第２のＩ／Ｏ回路、
前記第１及び第２のＩ／Ｏ回路を、前記第１及び第２の構成のバス幅において、選択的に操作するための第１の回路であり、前記第１の構成のバス幅において、前記第１のＩ／Ｏ回路は、第１のメモリアレイからのデータを出力し、及び前記第２のＩ／Ｏ回路は、第２のメモリアレイからのデータを出力し、及び前記第２の構成のバス幅において、前記第１のＩ／Ｏ回路はデータを出力せず、及び前記第２のＩ／Ｏ回路は前記第１及び第２のメモリアレイからのデータを引き続いて出力する、第１の回路、及び
前記第１及び第２のＩ／Ｏ回路を、前記第１及び第２の構成のバス幅において、アドレス入力データ経路上で受ける値に応じて選択的に操作するための第２の回路であり、そこで、第１及び第２のＩ／Ｏ回路は、前記第２の構成のバス幅において、前記第１のメモリアレイからのデータが、前記第１のＩ／Ｏ回路を介して前記第２のＩ／Ｏ回路に送られるように相互接続される、第２の回路
を具える、メモリシステム。
【請求項５１】
前記第１の回路は、前記値が反転されるように接続される少なくとも１種のインバータ（反転機）を含み、前記値は、アレイデータ入力経路を、センスアンプと、選択的に接続させ、及び前記反転される値は、選択的に、アレイデータ入力経路を、前記センスアンプと、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からのデータの選択的な出力のため、接続させる、請求項５０記載のメモリシステム。
【請求項５２】
処理システムであって、次のもの、即ち
プロセッサ、及び
前記プロセッサにバスシステムを介して結合されるメモリシステムであり、バス幅の構成を持つメモリ装置を含むメモリシステム
を具え、前記メモリ装置は、次のもの、即ち
第１及び第２のＩ／Ｏ回路であり、前記Ｉ／Ｏ回路の各々は、少なくとも１種の複数のメモリアレイからのデータを出力するように接続され、及び１種の第１及び第２の構成のバス幅を伴う使用のために構成可能である、第１及び第２のＩ／Ｏ回路、
前記第１及び第２のＩ／Ｏ回路を、前記第１及び第２の構成のバス幅において、選択的に操作するための第１の回路であり、前記第１の構成のバス幅において、前記第１のＩ／Ｏ回路は、第１のメモリアレイからのデータを出力し、及び前記第２のＩ／Ｏ回路は、第２のメモリアレイからのデータを出力し、及び前記第２の構成のバス幅において、前記第１のＩ／Ｏ回路はデータを出力せず、及び前記第２のＩ／Ｏ回路は、前記第１及び第２のメモリアレイからのデータを引き続いて出力する、第１の回路、及び
前記第１及び第２のＩ／Ｏ回路を、前記第１及び第２の構成のバス幅において、アドレス入力データ経路上で受ける値に応じて選択的に操作するための第２の回路であり、そこで、第１及び第２のＩ／Ｏ回路は、前記第２の構成のバス幅において、前記第１のメモリアレイからのデータが、前記第１のＩ／Ｏ回路を介して前記第２のＩ／Ｏ回路に送られるように相互接続される、第２の回路
を具える、処理システム。
【請求項５３】
前記第１の回路は、前記値が反転されるように接続される少なくとも１種のインバータ（反転機）を含み、前記値は、アレイデータ入力経路を、センスアンプと、選択的に接続させ、及び前記反転される値は、選択的に、アレイデータ入力経路を、前記センスアンプと、１種の前記第１及び第２のメモリアレイからの各Ｉ／Ｏ回路からのデータの選択的な出力のため、接続させる、請求項５２記載の処理システム。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、単一半導体チップ上で記憶装置の互いに相違するバス幅のアーキテクチャを組み合わせる装置及び方法に関し、更に詳しくは、論理オプション回路を用いて記憶装置の複数のバス幅の形態のうちの一つを選択することに関する。
【０００２】
【発明の背景】
コンピュータ及び他の処理システム用のメモリサブシステムは、単一の記憶装置で取得しうる記憶容量及び伝送容量に比べて大きな記憶容量及び伝送容量を許容する共通バス上に複数の記憶装置を提供する。そのようなシステムにおいて、１個以上の集積回路チップは、記憶装置を有し、記憶装置のデータバスへの接続を許容する。データバスは、記憶装置と他のシステム構成要素、例えば、プロセッサとの間のデータの送信を容易にする。
【０００３】
データバスは、通常、有限数のデータ経路から構成され、有限数は、通常、「バス幅」と称される。大抵のメモリサブシステムに対して、バス幅は、予め設定されるとともに固定され、このことは、予め設定されたバス幅のデータバスを用いて記憶装置の各々がデータを送受信できる必要があることを意味する。
【０００４】
集積回路チップの設計及び開発のコストが高いために、チップ製造者は、しばしば、複数のアーキテクチャ又は形態を有する単一チップを設計し及び製造する。したがって、スケールの経済性及び他のコストセービング製造技術の観点から、同一チップ設計が、種々のアプリケーションに対して大量生産され及び使用される。このタイプのチップに対して、製造の終了後又は終了間近に、意図したアプリケーションの使用に対してチップを構成する必要がある。
【０００５】
記憶装置を有するチップに対して、アプリケーション間で変動する共通のパラメータは、メモリサブシステムのデータバス幅となる。メモリサブシステムのある例は、１８ビットのデータバス幅を使用し、他の例は、３６ビットのデータバス幅を使用し、更に別の例は、７２ビットのデータバス幅を使用する。しかしながら、これらの例示した値が要求されず、任意のビット数がデータバス幅に対して用いられるおそれがある。互いに相違するバス幅を有する種々のシステムで使用できる記憶装置を大量生産するために、チップ製造者は、しばしば、複数のバス幅の形態のうちの一つを用いてデータを送受信することができる単一チップを設計し及び製造する。例えば、単一チップは、チップの製造工程に応じて、７２ビット又は３６ビットのバス幅を有するデータバスと相互接続するよう設計される。
【０００６】
複数の形態をとることができるチップを形成するのに用いられるチップは、しばしば「オプション」と称される。従来のオプションの一例は、「接合」(bond)オプション、「介在」(via)オプション又は「メタル」(metal)オプションと称される。接合オプション、介在オプション及びメタルオプションはそれぞれ、所定の論理回路及びデータ経路を有効にして、選択された機能に従ってチップが機能するように記憶装置をハードワイヤする種々の方法を伴う。例えば、レーザオプションは、チップ回路の一部を有効にするためにチップのレーザ溶接を伴い、チップ回路の一部によって、チップ上の記憶装置は、３６ビットの幅を有するデータバスに接続した際に正確に機能する。他の例として、典型的なメタルオプションは、チップ上の特定の位置への少量の導電性金属の堆積を伴い、これによって、７２ビットの幅のデータバスへの接続の際に、チップ上の記憶装置が正確に機能するのに十分な電気的な接続を形成する。
【０００７】
接合オプション、介在オプション及びメタルオプションは、典型的には、経路へのゲートの追加及び／又は回路の多重化を伴い、データ速度のスループットは、記憶装置の操作に重大である。ゲート及び／又は多重化ユニットは、通常、速度に不利益を課し、このことは、使用の際に好ましくない。また、接合オプション及びメタルオプションは、しばしば取り消しがきかず、これは、一旦、ある形態の使用が一度決定された後にはチップを他のアプリケーションの使用に対して再構成できないことを意味する。さらに、介在オプション及びメタルオプションは、通常、チップの製造後又は次の製造直前に形態を決定する必要があり、これによって、形態オプションのユーザ制御が減少し、したがって、柔軟性が減少する。
【０００８】
したがって、バス幅のユーザ形態をいつでも許容し、適用されるオプションの変更を容易に行い、かつ、速度の不都合を最小限にする記憶装置のオプションの設計が強く所望され及び必要とされている。
【０００９】
【発明の開示】
本発明は、論理回路を用いた記憶装置の複数のデータバス幅の形態のうちの一つを選択する装置及び方法を提供する。論理回路は、利用できるバス幅間で選択を行うために特別なステアリング論理回路及びデータ経路を用いて、ユーザ又はメモリサブシステムによる利用できるバス幅の形態のうちの一つの変更可能な選択を許容する。この特別なステアリング論理回路を、重大なデータ経路に課される任意の速度の不都合を最小にするために、記憶装置のセンス増幅器に組み込むことができる。
【００１０】
本発明の装置及び方法は、各々が複数のメモリアレイのうちの少なくとも一つに接続された複数のＩ／Ｏ回路と、Ｉ／Ｏ回路の少なくとも一つに接続した少なくとも一つのアドレス選択データ経路とを使用し、メモリアレイデータは、所望のバス幅に応じて、Ｉ／Ｏ回路の一部又は全てを通じてアクセスされる。広いバス幅に対して、Ｉ／Ｏ回路の各々に対する出力経路は、メモリサブシステムデータバスのバスラインに接続される。狭いバス幅に対して、Ｉ／Ｏ回路の一部の出力経路のみを、メモリサブシステムデータバスのバスラインに接続する。
【００１１】
本発明の一態様において、第１の選択信号がアドレス選択データ経路上で受信された際に、第１のデータバス幅を用いて、複数のＩ／Ｏ回路を通じたメモリアレイデータへのアクセスを行い、第２の選択信号がアドレス選択データ経路上で受信された際に、第２のデータバス幅を用いて、複数のＩ／Ｏ回路を通じたメモリアレイデータへのアクセスを行う論理回路を提供する。
【００１２】
本発明の他の態様において、Ｉ／Ｏ回路の各々が、２以上のメモリアレイのデータにアクセスするデータ経路と、Ｉ／Ｏ回路によって２以上のメモリアレイのうちのいずれにアクセスすべきであるかを表す選択論理ユニットとを有する論理回路を提供する。選択論理ユニットは、２以上のメモリアレイのいずれをＩ／Ｏ回路によってアクセスすべきかのユーザ又はシステム選択用の入力選択論理データ経路を有する。
【００１３】
他の態様において、複数のＩ／Ｏ回路が、第１のＩ／Ｏ回路及び第２のＩ／Ｏ回路を有し、第１のＩ／Ｏ回路が、第１のメモリアレイのデータにアクセスするために接続され、第２のＩ／Ｏ回路が、第２のメモリアレイ又は第１のメモリアレイのデータにアクセスするよう接続され、第１のＩ／Ｏ回路の入力選択論理データ経路が、第１のメモリアレイからのデータの出力のための選択を行い、第２のＩ／Ｏ回路の入力選択論理データ経路を、第１メモリアレイ又は第２メモリアレイからのデータの選択的な出力のためにアドレス選択データ経路に接続する論理回路を設ける。
【００１４】
他の例において、複数のＩ／Ｏ回路が第１及び第２のＩ／Ｏ回路を有し、第１のＩ／Ｏ回路が、第１のメモリアレイのデータにアクセスするよう接続され、第２のＩ／Ｏ回路が、第２のメモリアレイのデータ又は第１のＩ／Ｏ回路を通じた第１のメモリアレイのデータにアクセスするよう接続され、第１のＩ／Ｏ回路の入力選択論理データ経路が、第１のメモリアレイからのデータを出力するよう選択を行い、第２のＩ／Ｏ回路の入力選択論理データ経路が、第１のメモリアレイ又は第２のメモリアレイからの選択的なデータの出力のためにアドレス選択データ経路に接続される論理回路を提供する。したがって、第１のメモリアレイからのデータが、第１のＩ／Ｏ回路を通じて送信が行われた後に第１のＩ／Ｏ回路又は第２のＩ／Ｏ回路から出力される。
【００１５】
上記の例の各々において、第１及び第２のＩ／Ｏ回路は、固定されたデータバス幅のデータバスに接続され、Ｉ／Ｏ回路を、そのように固定されたデータバス幅での使用の際に変更可能に構成することができる。第１の広いバス幅の形態において、アドレス選択データ経路は、第２のＩ／Ｏ回路からの出力の際に第２のメモリアレイからデータを選択し、第１及び第２のＩ／Ｏ回路がデータバスに接続される。第２の狭いデータバス幅の形態において、アドレス選択データ幅は、第２のＩ／Ｏ回路からの出力の際に第１及び第２のメモリアレイから順次にデータを選択し、第２のＩ／Ｏ回路のみがデータバスに接続される。
【００１６】
【好適な実施の形態の詳細な説明】
本発明を、記憶装置のバス幅の形態の選択を参照して説明する。従来のメモリサブシステムは、例えば図１に示すように、主要な出力データ経路のハードワイヤされたライン及びマルチプレクサを用いて、利用できるバスの幅の形態の一方又は他方を用いるよう構成される。
図１は、従来のオプション回路２０の一例を示す。このオプション回路２０は、通常、記憶装置内において、メモリアレイからの出力データ経路の少なくとも一つのロケーションに存在する。図１は、一対のマルチプレクサ２３，２５と、出力バッファ２７と、インバータ２１とを示し、それによって、互い相違するメモリアレイArray0及びArray1から出力されたデータ間で記憶装置の出力を切り替える。ハードワイヤされた(hardwired)信号X36_Addressに基づいて、マルチプレクサ２３，２５の出力は、（ａ）X36_Addressがロー（デジタル値“０”）であるときのArray0からのデータと、（ｂ）X36_Addressがハイ（デジタル値“１”）であるときのArray1からのデータとの間で切替を行う。マルチプレクサの出力部を出力バッファ２７に接続し、信号X36_Addressに応じて、記憶装置に結合したデータバスで利用できるArray0又はArray1のデータを形成する。
【００１７】
例えば、接合オプション又はメタルオプションを有する通常の記憶装置において、図１に示す回路の二つは、メモリアレイとデータバスとの間のデータ経路に含まれる。図１の二つの回路の各々は、メモリアレイArray0及びArray1に接続される。第１の広いバス幅を用いる記憶装置を構成するために、図１の第１の回路のX36_Addressデータ経路は、ハイ（デジタル値“１”）に対してハードワイヤされ、図１の第２の回路のX36_Addressデータ経路は、ロー（デジタル値“０”）に対してハードワイヤされる。それに対して、第２の狭いバス幅を用いる記憶装置を構成するために、図１の第２の回路のX36_Addressデータ経路は、いずれのアレイデータ（すなわち、Array0からのデータ又はArray1からのデータ）の出力が所望されているかに応じて、ハイとローとの間の切替を行い、図１の第２の回路は、無視され、すなわち、データバスに結合されない。このようなハードワイヤは、レーザ溶接（接合オプション）を行うことによって、金属による相互結合（メタルオプション）を用いることによって、又は他の従来既知のハードワイヤ技術（例えば、オプションの介在）によって行われる。
【００１８】
上記実施の形態において、第１の広いバス幅を形成することによって、図１の第１の回路は、Array1データをデータバスの第１部分（例えば、第１の３６データ経路）に送信し、図１の第２の回路は、Array0データをデータバスの第２の部分（例えば、最終的には７２データ経路すなわちビットのバス幅に対する第２の３６データ経路）に送信する。第２の狭いバス幅を形成することによって、第１の図１の回路は、Array1とArray0の両方からのデータを含むマルチプレクサ処理された信号を、データバス（例えば、バスの３６データ経路のみ）に送信し、図１の残りの回路は、使用されないままである。
【００１９】
上記実施の形態において、マルチプレクサ２３，２５は、メモリアレイの出力データ経路に設けられる。マルチプレクサは、データ出力の速度に対して不利益を与え、例えば、記憶装置の読出し動作に対して、アレイから出力バッファまで伝送されるデータに必要な時間が、マルチプレクサ回路に課された遅延の増大によって増大する。
【００２０】
図１に示す従来のオプション回路に対して、本発明は、データ経路にマルチプレクサを有しない。その代わりに、本発明は、レベルトランスレータ及びセンス増幅器に組み込まれたステアリング論理を用いる。本発明のステアリング論理は、マルチプレクサに比べて実現が簡単であり、出力データ経路における遅延の増大が最小となり、最小限の追加の回路素子の使用によってシステムの柔軟性が向上する。
【００２１】
図２は、本発明によって構成された論理回路３０の部分的な回路図の一例を示す。図２は、記憶装置の二つのメモリアレイArray0３２及びArray1３４と、二つのＩ／Ｏ回路３１，３３とを示し、Ｉ／Ｏ回路３１，３３の各々は、センス増幅及びレベルトランスレータ３６，４２と、選択論理ユニット３８，４４とを有する。Ｉ／Ｏ回路３１，３３の各々は、同一であり、二つのメモリアレイに接続するための入力データ経路を有する。しかしながら、第２のＩ／Ｏ回路３３のみが、メモリアレイArray0３２とメモリアレイArray1３４の両方に接続される。例えば、Ｉ／Ｏ回路３１は、メモリアレイArray0３２のみに接続され、それに対して、Ｉ／Ｏ回路３３は、メモリアレイArray0３２及びメモリアレイArray1３４の両方に接続される。第１のＩ／Ｏ回路３１に対する残りの入力データ経路は、基準電圧３５に接続される。
【００２２】
図２に示す実施の形態によって、二つのバス幅の形態が許容され、この場合、バス幅は、メモリシステムデータバスのデータ経路の本数に関連する。第１の広いバス幅の形態を選択するために、X_36Address入力信号はハイになる。その後、メモリシステムデータバスのバスラインは、Ｉ／Ｏ回路３１，３３の両方のDOoutデータ経路に接続される。第２の狭いバス幅の形態を選択するために、X36_Address入力信号は、データバスに対するデータ出力を有するために現在のところいずれのメモリアレイが選択されているかに応じて、所定の時間に亘ってローの値とハイの値の間で切り替わる。その後、狭い方の幅のメモリシステムデータバスのバスラインは、第２のＩ／Ｏ回路３３のDOoutデータ経路に接続される。
【００２３】
選択論理ユニット３８，４４はそれぞれ、入力選択論理データ経路を有する。選択論理ユニット４４の入力選択論理データ経路は、ユーザ又はシステム制御された入力信号X36_Addressに接続され、選択論理ユニットの入力選択論理データ線路は接地される（すなわち、ローにハードワイヤされる（デジタル値“０”））。X36_Address信号を用いて、記憶装置のデータバス幅の形態を選択する。選択論理ユニット３８，４４は、簡単な回路素子を有し、それは、単一の入力選択信号を、利用できるデータアレイに対して一つ存在する（図４に関連して後に説明する）ｐチャネルトランジスタを制御する複数の制御信号に変換する。図８は、選択論理ユニット４４の一例の実現を示す。
【００２４】
図８は、入力選択論理データ経路をX36_Addressに接続した選択論理ユニット４４の一例の簡単な実現を示す。選択論理ユニット４４の出力は、ＳＡ０及びＳＡ１であり、その各々は、対応するメモリアレイデータがＩ／Ｏ回路３１，３３の各々からの出力に対して選択されたか否かをデジタル的に表す。図８の実現の一例において、ＳＡ０は、単なる入力信号X36_Addressであり、それに対して、ＳＡ１は、インバータ８２に送られるのと同一信号である。このような実現によって、Ｉ／Ｏ回路３１，３３からの任意の時間における出力に対して、メモリアレイの一方のみを選択することができる。
【００２５】
出力信号ＳＡ０及びＳＡ１は、ｐチャネルトランジスタ（図４に関連して後に説明するｐチャネルトランジスタ７８参照）のゲートを制御する。例えば、入力信号X36_Addressがロー（デジタル値“０”）であるとき、出力信号ＳＡ０はロー（デジタル値“０”）になり、それと同時に、出力信号ＳＡ１はハイ（デジタル値“１”）になる。それに対して、入力信号X36_Addressがハイ（デジタル値“１”）であるとき、出力信号ＳＡ１はロー（デジタル値“０”）となり、それと同時に、出力信号ＳＡ０はハイ（デジタル値“１”）となる。
【００２６】
図３は、センス増幅及びレベルトランスレータ３６，４２の各々に含まれる回路を示す。モジュール３６，４２に対する入力データ経路は、センス増幅器５４に接続されたレベルトランスレータ５２に接続される。簡単なブロック選択回路５６，５８，６２は、メモリシステムが記憶装置の操作を命令したときに出力部を有効(activate)にする。ブロック選択回路５６，５８，６２は、ブロック選択信号がハイ（デジタル値“１”）になると、出力データ経路を有効にし、これによって、メモリアレイデータをセンス増幅器５４に送信することができる。
【００２７】
出力データ経路ＤＯ及び／ＤＯは、互いに相違する信号が伝送され、したがって、信号ＤＯ及びその補数／ＤＯが互いに接続される（例えば、ｐチャネルトランジスタ６２が無効である）とき、無効となる。データ信号の互いに相違する性質を示すために、ブロック選択信号及び関連の回路が含まれる。
【００２８】
レベルトランスレータ５２を図４に示す。図４は、メモリアレイArray0３２及びArray1３４の各々に対するデータ経路のそれぞれに対応する複数のレベルコンバータ７２ａ．．．７２ｄを示す。レベルコンバータ７２ａ．．．７２ｄの各々は、メモリアレイデータ経路の各々に送信されるデータを、センス増幅器５４への送信及びデータバスに対する最終的な出力に適切な電圧レベルに変換する。各レベルコンバータは、図４に示すようにして接続した３個のトランジスタ７４，７６，７８を有する。ブロック選択回路は、出力部を有効にするためにレベルトランスレータ５２にも存在する。
【００２９】
例えば、レベルコンバータ７２ａにおいて、ＳＡ０がローになると、ｐチャネルトランジスタ７８のゲートが有効になり、これによって、Array0（データ０）からのデータが、ｎチャネルトランジスタ７４，７６に送信される。同時に、ｎチャネルトランジスタ７６のゲートが、ロー状態のＳＡ０信号によって無効になり、その結果、Array0のデータ経路が接地点から切り離される。代わりに、Array0（データ０）からのデータビットが、ｎチャネルトランジスタ７４のゲートを制御する。ｎチャネルトランジスタ７４のゲートが、Array0データ（データ０）のデータ値（デジタル値“０”又は“１”）によって交互に有効又は無効になると、基準電圧７３が、出力データ経路ＤＯに接続され又はそこから切り離される。このようにして、選択されたデータ経路のデータは、アレイ出力データ経路の電圧レベルから、基準電圧７３の電圧レベルに変換される。DATA1データ経路は、ＳＡ１信号に応答して同様に作動する。このようにして、レベルコンバータ７２ａ．．．７２ｄの各々は、メモリアレイからの出力データ（例えば、DATA0及びDATA1）を変換するよう作動する。
【００３０】
図２〜４及び８の実施の形態は、記憶装置の所望のバス幅の形態に応じて、Ｉ／Ｏ回路３１，３３の両方又はＩ／Ｏ回路３３のみを通じてメモリアレイArray0３２からデータを出力できるようにする。Ｉ／Ｏ回路３３は、両方のメモリアレイArray0３２及びArray1３４に接続するが、広いバス幅の形態において、それは、Array0３４からのデータのみを出力する。Ｉ／Ｏ回路３１，３３の各々は、入力間で出力を（、例えば、一方のアレイから他方のアレイに）切り替えることができるようにする。
【００３１】
図５は、本発明の他の実施の形態の部分的な回路図である。第１の実施の形態と同様に、図５に示す実施の形態は、メモリアレイArray0３２及びArray1３４と、Ｉ／Ｏ回路３１’、３３’とを有する。Ｉ／Ｏ回路３１’、３３’の各々は、単一のメモリセルに接続する入力データ経路を有する。例えば、Ｉ／Ｏ回路３１’は、メモリアレイArray0３２に接続され、Ｉ／Ｏ回路３３’は、メモリアレイArray1３４に接続される。
【００３２】
Ｉ／Ｏ回路３１’，３３’も、データを各メモリアレイから他のＩ／Ｏ回路３３’，３１’に送信するデータ経路を有する。例えば、図５に示すように、Ｉ／Ｏ回路３１’，３３’の各々は、データ経路nextdoin及びtonextdoを有する。Nextdoinデータ経路は、他のＩ／Ｏ回路を通じて送信されるアレイデータを入力するための入力データ経路である。Tonextdoデータ経路は、アレイデータを他のＩ／Ｏ回路に出力するための出力データ経路である。
【００３３】
図５において、第１のＩ／Ｏ回路３１’のtonextdo経路が第２のＩ／Ｏ回路３３’のnextdoin経路に接続されるので、Ｉ／Ｏ回路３１’，３３’が相互接続される。このような相互接続によって、Array0３２からのデータを、第１のＩ／Ｏ回路３１'を通じて第２のＩ／Ｏ回路３３'に送信することができる。これによって、第２のＩ／Ｏ回路３３'は、Array0３２又はArray1３４からデータを出力することができる。
【００３４】
図５に示す実施の形態によって、二つのバス幅の形態を許容する。第１の広いバス幅の形態を選択するために、X36_Address入力信号がローにされ、バスが、Ｉ／Ｏ回路３１'及び３３'の両方のDOoutデータ経路に接続される。第２の狭いバス幅の形態を選択するために、X36_Address入力信号は、どのメモリアレイがデータバスに対するデータ出力を有すべきであるかに依存して、時間の経過とともにローの値とハイの値との間で変動し、バスは、第２のＩ／Ｏ回路３３'のみのDOoutデータ経路に接続される。
【００３５】
Ｉ／Ｏ回路３１'，３３'は、同一であり、図６に示す回路素子を有する。SAshiftデータ経路は、ｐチャネルトランジスタ１０２，１１２のゲートに接続されるとともに、インバータ１０６を通じてｐチャネルトランジスタ１０４，１１４のゲートに接続される。動作の際にＩ／Ｏ回路が選択されるときに出力部を有効にするために、簡単なブロック選択回路も含まれる。
【００３６】
SAshiftがロー（デジタル値“０”）に設定されると、ｐチャネルトランジスタ１０２，１１２は、データバスへの出力のためにメモリアレイデータ経路ArrayDataをセンス増幅器５４に接続する。また、SAshift信号がハイ（デジタル値“１”）に設定されると、インバータ１０６の出力によって、ｐチャネルトランジスタ１０４，１１４は、データバスへの出力のためにnextdoinデータ経路をセンス増幅器５４に接続する。
【００３７】
図５に示すように、第２のＩ／Ｏ回路３３'に対するnextdoinデータ経路は、第１のＩ／Ｏ回路３１'のtonextdoデータ経路に接続される。図６に示すように、各Ｉ／Ｏ回路３１'，３３'に対するtonextdoデータ経路は、ArrayDataデータ経路に接続される。したがって、第２のＩ／Ｏ回路３３'のnextdownデータ経路は、Array0３２の出力データ経路に接続される。第２のＩ／Ｏ回路３３のSAshiftデータ経路がX36_Address信号に接続されるので、第２のＩ／Ｏ回路３３'の出力は、X36_Address信号がハイの値とローの値との間で変動するのに応じて、メモリアレイArray0３２の出力とメモリアレイArray1３４の出力との間で切り替わる。
【００３８】
しかしながら、図５にも示すように、第１のＩ／Ｏ回路３１'のnextdoinデータ経路は、基準電圧１２２に接続され、したがって、第１のＩ／Ｏ回路３１'を用いてメモリアレイ間の切替を行わなくてもよい。記憶装置が第１の広いバス幅の形態（例えば、Array0３２のデータが直接データバスに送信される。）であるか第２の狭いバス幅の形態（例えば、Array0３２のデータが第２のＩ／Ｏ回路３３'に送信される。）に応じて、Ｉ／Ｏ回路３１'を用いて、メモリアレイArray0３２のみからデータを出力する。
【００３９】
図７は、本発明の方法及び装置による論理回路及び選択手法を用いる処理システムを示す。
図７に示すように、コンピュータシステム２００のようなプロセッサに基づくシステムは、一般に、システムバス２２２上で１個以上の入力／出力（Ｉ／Ｏ）装置２１２，２１４，２１６と通信を行う中央処理ユニット（ＣＰＵ）２０２、例えば、マイクロプロセッサを具える。システムバス２２２は、Ｉ／Ｏ回路３１，３３に関して既に説明したメモリサブシステムを有しても有しなくてもよい。コンピュータシステム２００は、ランダムアクセスメモリ（ＲＡＭ）２１８と、読出し専用メモリ（ＲＯＭ）２２０も有し、コンピュータシステムの場合、バス２２２上でプロセッサ２０２と通信を行うフロッピィーディスク２０４や、ハードドライブ２０６や、ディスプレイ２０８や、コンパクトディスク（ＣＤ）ＲＯＭドライブ２１０のような周辺装置を有してもよい。ＲＡＭ２１８を、好適には論理オプション選択回路によって構成し、それを、図２〜６及び８を参照して既に説明した本発明の方法及び装置を用いて好適なメモリサブシステムデータバス幅の形態を選択するのに用いることができる。
【００４０】
本発明の他の実施の形態において、論理オプション選択回路によって少なくとも１個の記憶装置を有するメモリシステムを設け、論理オプション選択回路を、図２〜６及び８を参照して既に説明した本発明の方法及び装置を用いて好適なメモリサブシステムデータバス幅の形態を選択するのに用いることができる。メモリシステム内には、複数の記憶装置の一部又は全てを少なくとも１個のメモリモジュールに配置してもよい。好適な形態において、メモリシステムは複数のメモリモジュールを有し、その各々は、図２〜６及び８を参照して既に説明したような論理オプション選択回路によって構成された複数の記憶装置を有する。
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
【図面の簡単な説明】
【図１】  記憶装置の形態を選択する従来のオプション回路の部分的な回路図である。
【図２】  本発明による回路素子及び形態の手法を実現する記憶装置の部分的な回路図である。
【図３】  図２の回路の一部の部分的な回路図である。
【図４】  図３の回路の一部の部分的な回路図である。
【図５】  本発明の他の実施の形態による回路素子及び形態の手法を実現する記憶装置の部分的な回路図である。
【図６】  図５の一部の部分的な回路図である。
【図７】  本発明による形態の手法及び回路素子を用いる処理システムである。
【図８】  図２の回路の一部の部分的な回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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