(57)【特許請求の範囲】
【請求項１】
外部クロック信号をバッファリングしてクロック信号を出力する入力バッファと、
ロッキングされた遅延クロック信号の位相と前記クロック信号の位相とを比較して、前記２つの信号の位相が一致するための第１制御電圧を出力するアナログモード制御部と、
前記クロック信号を遅延した複数の遅延クロック信号の位相と前記クロック信号の位相とを比較して、前記ロッキングされた遅延クロック信号を選択して前記アナログモード制御部に出力すると共に、前記第１制御電圧により１つのロッキングされた遅延クロック信号の遅延量を制御して内部クロック信号を出力するディジタルモード制御部と、を備え、
前記ディジタルモード制御部は、
ディジタル動作モード及びアナログ動作モードに応じて、レプリカ移動スイッチにより位置が移動されて、前記クロック信号を遅延させるレプリカと、
ディジタル動作モード及びアナログ動作モード時に、前記１つのロッキングされた遅延クロック信号を検出したか否かを示すロッキング検出信号及び選択信号により、前記第１制御電圧及び外部から入力された第２制御電圧のいずれかを出力する制御電圧転換スイッチと、
前記制御電圧転換スイッチからの制御電圧により遅延量が可変される複数の遅延ブロックが直列接続され、初段の遅延ブロックから前記クロック信号を入力して順次遅延し、各遅延ブロックから遅延クロック信号をそれぞれ出力する遅延ブロックアレイと、
該遅延ブロックアレイの複数の遅延ブロックから出力された各遅延クロック信号の位相と前記クロック信号の位相とを比較して前記ロッキング検出信号を出力すると共に、前記各遅延クロック信号のうちの１つのロッキングされた遅延クロック信号を示す制御信号を出力するマルチプレクサ制御部と、
前記マルチプレクサ制御部から出力される制御信号を受けて、前記制御信号の示す１つのロッキングされた遅延クロック信号を示す選択信号を出力する選択信号発生部と、
前記選択信号発生部から出力される選択信号により、前記１つのロッキングされた遅延クロック信号を前記アナログモード制御部に出力し、前記マルチプレクサ制御部からの制御信号により、前記遅延ブロックアレイの複数の遅延ブロックの動作を制御する遅延ブロックイネーブル信号を前記遅延ブロックアレイに出力するマルチプレクサ部と、
を備えて構成されたことを特徴とするアナログ混用ディジタルＤＬＬ。
【請求項２】
前記遅延ブロックアレイの複数の遅延ブロックは、前記第１，第２制御電圧のいずれかにより遅延量が可変される電圧制御遅延器であることを特徴とする請求項１に記載のアナログ混用ディジタルＤＬＬ。
【請求項３】
外部からのＤＬＬイネーブル信号及び前記マルチプレクサ部から出力された遅延ブロックイネーブル信号により、前記遅延ブロックアレイ内のロッキングされた遅延クロック信号を出力する遅延ブロックより後段の遅延ブロックの動作は停止されることを特徴とする請求項１又は請求項２に記載のアナログ混用ディジタルＤＬＬ。
【請求項４】
前記第２制御電圧は、外部の初期電圧発生部から出力された電圧であり、
前記制御電圧転換スイッチは、
ディジタル動作モード時の前記１つのロッキングされた遅延クロック信号を選択する前は、前記第２制御電圧を出力し、
アナログ動作モード時は、複数の前記遅延ブロックが備えるＮＭＯＳトランジスタの閾値電圧から電源電圧の範囲内の可変電圧である前記第１制御電圧を出力することを特徴とする請求項１〜請求項３のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項５】
ディジタル動作モード時の前記１つのロッキングされた遅延クロック信号を選択する前の前記第２制御電圧は、一定電圧レベルの固定電圧であることを特徴とする請求項１〜請求項４のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項６】
前記レプリカ移動スイッチは、第１，第２レプリカ移動スイッチから構成され、
ディジタル動作モード時のロッキングされた遅延クロック信号を選択する前は、前記レプリカを前記遅延ブロックアレイの前段に位置させ、ディジタル動作モード時の前記１つのロッキングされた遅延クロック信号を選択した後は、前記レプリカを前記マルチプレクサ部の後段に位置させることを特徴とする請求項１〜請求項５のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項７】
アナログ動作モード時には、前記遅延ブロックアレイ内の前記１つのロッキングされた遅延クロック信号を出力した遅延ブロック及びその前段の遅延ブロックは、前記第１制御電圧をそれぞれ入力することを特徴とする請求項１〜請求項６のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項８】
前記第１制御電圧は、複数の前記遅延ブロックが備えるＮＭＯＳトランジスタの閾値電圧から電源電圧の範囲内の可変電圧であり、
前記第２制御電圧は、一定電圧レベルの固定電圧であることを特徴とする請求項７に記載のアナログ混用ディジタルＤＬＬ。
【請求項９】
前記遅延ブロックアレイの前段に、前記レプリカと同じ遅延量を有する補償遅延器が更に備えられて構成されたことを特徴とする請求項１〜請求項８のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項１０】
前記遅延ブロックアレイの前記１つのロッキングされた遅延クロック信号を出力した遅延ブロック及びその前段の遅延ブロック並びに前記補償遅延器は、アナログ動作モード時には前記第１制御電圧を入力し、
前記補償遅延器は可変遅延器として動作することを特徴とする請求項９に記載のアナログ混用ディジタルＤＬＬ。
【請求項１１】
前記複数の遅延ブロックは、分路コンデンサ及びインバータを備えて構成されたことを特徴とする請求項１〜請求項１０のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項１２】
前記遅延ブロックアレイの第１，第２遅延ブロックは、前記ＤＬＬイネーブル信号により常時動作され、それ以降の遅延ブロックは、前記遅延ブロックイネーブル信号によりイネーブルモード及びディスエーブルモードのいずれかで動作されることを特徴とする請求項１〜請求項１１のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項１３】
前記マルチプレクサ制御部は、
前記遅延ブロックアレイから出力された複数の遅延クロック信号と前記クロック信号とをそれぞれ比較して、ロッキングポイントを検出したか否かを示すロッキングイネーブル信号を出力するロッキングポイント検出部と、
前記ロッキングポイント検出部から出力したロッキングイネーブル信号により、最初のロッキングポイントを示すロッキングイネーブル信号をラッチしてロッキング検出信号を出力するラッチ部と、
前記ラッチ部から出力したロッキング検出信号により、前記ロッキングポイント検出部から出力されたロッキングイネーブル信号をサンプリングして前記制御信号を出力する制御信号出力部と、
から構成されたことを特徴とする請求項１〜請求項１２のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項１４】
前記ロッキングポイント検出部は、
リセット信号によりイネーブルされて、前記クロック信号の上昇エッジで複数の遅延クロック信号をサンプリングする複数のフリップフロップと、
前段のフリップフロップの非反転出力と後段のフリップフロップの反転出力を否定論理積して前記ロッキングイネーブル信号をそれぞれ出力する複数のＮＡＮＤゲートと、
を備えて構成されたことを特徴とする請求項１３に記載のアナログ混用ディジタルＤＬＬ。
【請求項１５】
前記ラッチ部は、
前記ロッキングポイント検出部から出力された複数のロッキングイネーブル信号の半分をそれぞれ否定論理積する第１，第２ＮＡＮＤゲートと、
前記第１，第２ＮＡＮＤゲートの各出力を否定論理和するＮＯＲゲートと、
反転されたリセット信号により、前記ＮＯＲゲートの出力をラッチするＳＲラッチと、
該ＳＲラッチの出力を反転してロッキング検出信号を出力するインバータと、
から構成されたことを特徴とする請求項１３又は請求項１４に記載のアナログ混用ディジタルＤＬＬ。
【請求項１６】
前記制御信号出力部は、
前記ラッチ部の出力により、前記ロッキングポイント検出部から出力された複数のロッキングイネーブル信号をそれぞれ反転して出力する複数のフリップフロップと、
各フリップフロップの出力を反転して、複数の制御信号を出力する複数のインバータと、
を備えて構成されたことを特徴とする請求項１３〜請求項１５のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項１７】
前記マルチプレクサ制御部から出力された複数の制御信号を入力して複数のパルス信号を出力するパルス発生部を備え、
前記選択信号発生部は、
前記マルチプレクサ制御部から出力された複数の制御信号を順次演算して、ＤＣレベルの各出力信号を発生する論理演算部と、
該論理演算部からの各出力信号及び前記パルス発生部から出力する複数のパルス信号により、複数の選択信号を発生する選択信号発生器と、
から構成されたことを特徴とする請求項１〜請求項１６のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項１８】
前記論理演算部は、
２つのインバータが直列に接続されて構成された第１のステージと、ＮＡＮＤゲートの出力端がインバータの入力端に接続されて構成された複数の第２のステージとを備え、
前記第１のステージの出力端から出力されるＤＣレベルの出力信号は、初段の前記第２のステージの前記ＮＡＮＤゲートの入力端に入力され、最終段を除く前記第２のステージの出力端からそれぞれ出力されるＤＣレベルの出力信号は、後段の前記第２のステージの前記ＮＡＮＤゲートの入力端に入力されることを特徴とする請求項１７に記載のアナログ混用ディジタルＤＬＬ。
【請求項１９】
前記選択信号発生器は複数の選択信号発生回路を備え、
１番目の選択信号発生回路は、
１番目の制御信号を順次反転して出力する２個のインバータと、
前記クロック信号により前記インバータの出力を非反転して前記選択信号を出力するフリップフロップと、から構成され、
他の選択信号発生回路は、
２個のＮＡＮＤゲートを備え、前記論理演算部からの出力信号と前記ＤＬＬイネーブル信号と前記パルス信号とを入力して、前記論理演算部からの出力信号をラッチして出力するＳＲラッチと、
該ＳＲラッチの出力を順次反転して出力する３個のインバータと、
前記クロック信号により前記インバータの出力を非反転して前記選択信号を出力するフリップフロップと、
から構成されたことを特徴とする請求項１７又は請求項１８に記載のアナログ混用ディジタルＤＬＬ。
【請求項２０】
前記マルチプレクサ部は、
前記選択信号発生部から出力された複数の選択信号により、前記１つのロッキングされた遅延クロック信号を出力するマルチプレクサと、
前記マルチプレクサ制御部から出力された複数の制御信号と前記ＤＬＬイネーブル信号とを論理演算して、複数の遅延ブロックイネーブル信号を発生する遅延ブロックアレイ制御部と、
から構成されたことを特徴とする請求項１〜請求項１９のいずれか１つに記載のアナログ混用ディジタルＤＬＬ。
【請求項２１】
前記マルチプレクサは、
出力端子が共通接続されて、前記複数の選択信号により、前記複数の遅延クロック信号を伝送制御する複数の伝送ゲートと、
ソース端子に接地電圧が印加され、ドレイン端子が前記伝送ゲートの出力端子に接続され、ゲート端子に前記ロッキング検出信号が入力されるＮＭＯＳトランジスタと、
から構成されたことを特徴とする請求項２０に記載のアナログ混用ディジタルＤＬＬ。
【請求項２２】
前記遅延ブロックアレイ制御部は、
ＮＡＮＤゲートの出力端がインバータの入力端に接続されて構成された複数のステージを備え、
最終段を除く前記ステージの出力端からそれぞれ出力される前記遅延ブロックイネーブル信号は、後段の前記ステージの前記ＮＡＮＤゲートの入力端に入力されることを特徴とする請求項２０又は請求項２１に記載のアナログ混用ディジタルＤＬＬ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速な半導体メモリに用いるアナログ混用ディジタルＤＬＬに関するものである。
【０００２】
【従来の技術】
近来、半導体素子の製造技術の発展に伴い、メモリチップの動作は漸次高速化されている。このとき、メモリチップに用いられる内部クロック信号は、通常、外部クロック信号を所定時間の間遅延させて生成するが、外部クロック信号の遅延には限度があるため、前記外部クロック信号と内部クロック信号間の遅延時間を減らすように、Phase Locked Loop（以下、ＰＬＬと称す）又はDelay Locked Loop（以下、ＤＬＬと称す）が使用される。
【０００３】
従来のアナログ混用ディジタルＤＬＬは、図１８に示したように、外部クロック信号ＣＬＫｅｘｔをバッファリングして、入力クロック信号ＣＬＫｉｎを出力する入力バッファ１０と、該入力クロック信号ＣＬＫｉｎを順次遅延させて発生された複数の遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ３中、入力クロック信号ＣＬＫｉｎにロッキングされた何れか１つの遅延クロック信号に基づいて遅延クロック信号ＣＬＫ２’を出力する入力ディジタル遅延部２０と、該入力ディジタル遅延部２０から出力された遅延クロック信号ＣＬＫ２’に対してアナログロッキング動作を行うアナログ遅延部３０と、を備えて構成されていた。
【０００４】
前記ディジタル遅延部２０は、入力クロック信号ＣＬＫｉｎを順次遅延させる第１〜第３可変遅延器２１〜２３と、第１〜第３可変遅延器２１〜２３からそれぞれ出力された複数の遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ３と入力クロック信号ＣＬＫｉｎとを順次比較して、該入力クロック信号ＣＬＫｉｎにロッキングされた１つの遅延クロック信号をロッキングクロック信号ＣＬＫ２として出力するマルチプレクサ２４と、前記ロッキングクロック信号ＣＬＫＫ２をレプリカ（Replica）（図示されず）の遅延量ｔＡＣだけ遅延させて、遅延クロック信号ＣＬＫ２’をアナログ遅延部３０に出力するレプリカ遅延部２５とから構成されている。
【０００５】
このとき、前記第１〜第３可変遅延器２１〜２３は、前記アナログ遅延部３０から出力された制御電圧ＣＶにより遅延率が可変される電圧制御遅延器（Voltage Controlled Delay）であって、それら前記第１〜第３可変遅延器２１〜２３の数は変更して設けることができる。
【０００６】
前記アナログ遅延部３０は、入力クロック信号ＣＬＫｉｎの位相と前記ディジタル遅延部２０から出力された遅延クロック信号ＣＬＫ２’の位相とを比較して、パルス信号ＵＰ，ＤＮをそれぞれ出力する位相検出器３１と、該位相検出器３１から出力されたパルス信号ＵＰ，ＤＮによりポンピング動作を行うチャージポンプ３２と、該チャージポンプ３２の出力により前記各第１〜第３可変遅延器２１〜２３の遅延率をそれぞれ制御する制御電圧ＣＶを出力する電圧調整器３３と、から構成されている。
【０００７】
前記位相検出器３１は、エッジトリガー（Edge Tiggered）方式の位相検出器であって、排他的ＯＲゲート、ＪＫフリップフロップ及び位相比較器ＰＦＤ中の何れか１つを用いて構成することができる。
【０００８】
以下、このように構成された従来のアナログ混用ディジタルＤＬＬの動作に対し図面を用いて説明する。
先ず、入力バッファ１０は外部クロック信号ＣＬＫｅｘｔをバッファリングして入力クロック信号ＣＬＫｉｎを生成し、該入力クロック信号ＣＬＫｉｎをディジタル遅延部２０及びアナログ遅延部３０にそれぞれ出力する。
【０００９】
前記ディジタル遅延部２０の第１〜第３可変遅延器２１〜２３は、入力クロック信号ＣＬＫｉｎを順次遅延させて複数の遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ３をそれぞれ出力する。
【００１０】
マルチプレクサ２４は、それら遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ３と入力クロック信号ＣＬＫｉｎとを順次比較してロッキングポイントを設定する。このとき、前記ロッキングポイントは、レプリカの遅延量ｔＡＣを考慮して、ロッキングクロック信号ＣＬＫ２の位相が入力クロック信号ＣＬＫｉｎより遅い時点になる。
【００１１】
例えば、遅延クロック信号ＣＬＫＤ２が前記入力クロック信号ＣＬＫｉｎにロッキングされたと仮定すると、該遅延クロック信号ＣＬＫＤ２（＝ロッキングクロック信号ＣＬＫ２）は、レプリカ遅延部２５によりレプリカの遅延量ｔＡＣだけ遅延されて、遅延クロック信号ＣＬＫ２’として出力される。
【００１２】
アナログ遅延部３０の位相検出器３１は、入力クロック信号ＣＬＫｉｎの位相と前記レプリカ遅延部２５から出力された遅延クロック信号ＣＬＫ２’の位相とを比較する。該比較の結果、前記遅延クロック信号ＣＬＫ２’の位相が入力クロック信号ＣＬＫｉｎの位相よりも速いときには、前記位相検出器３１は、パルス信号ＤＮの幅をパルス信号ＵＰの幅よりも大きくして出力し、逆に、前記遅延クロック信号ＣＬＫ２’の位相が入力クロック信号ＣＬＫｉｎの位相よりも遅いときには、前記パルス信号ＤＮの幅をパルス信号ＵＰの幅よりも小さくして出力する。
【００１３】
このとき、前記パルス信号ＤＮの幅がパルス信号ＵＰの幅よりも大きいときには、前記パルス信号ＤＮによりチャージポンプ３２の駆動能力が強化されて、電圧調整器３３から出力される制御電圧ＣＶのレベルが高くなるため、前記第１〜第３可変遅延器２１〜２３の遅延量が増大される。しかし、前記パルス信号ＵＰの幅がパルス信号ＤＮの幅よりも大きいときには、前記パルス信号ＵＰによりチャージポンプ３２の駆動能力が弱化されて、前記電圧調整器３３から出力される制御電圧ＣＶのレベルが低くなるため、前記第１〜第３可変遅延器２１〜２３の遅延量が減少される。
【００１４】
このような過程を繰り返して、入力クロック信号ＣＬＫｉｎの位相と遅延クロック信号ＣＬＫ２’の位相とが一致すると、位相検出器３１から出力されるパルス信号ＤＮ，ＵＰの幅は同じになって、チャージポンプ３２の出力は安定した状態になる。この状態がアナログ遅延部３０の最終ロッキング状態であり、マルチプレクサ２４から出力されるロッキングクロック信号ＣＬＫ２が最終の内部クロック信号ＣＬＫｉｎｔとなる。
【００１５】
【発明が解決しようとする課題】
然るに、従来のアナログ混用ディジタルＤＬＬにおいては、複数の可変遅延器２１〜２３から出力される遅延クロック信号ＣＬＫＤ１〜ＣＬＫＤ３と入力クロック信号ＣＬＫｉｎとを１：１で比較しているため、最終の内部クロック信号ＣＬＫｉｎｔの生成時間が長引いて、メモリ装置のデータアクセスタイムが増加されるという不都合な点があった。
【００１６】
また、外部クロック信号ＣＬＫｅｘｔが低周波数の場合には、ロッキングポイントは複数の可変遅延器の後段側に移動し、外部クロック信号ＣＬＫｅｘｔが高周波数の場合には、ロッキングポイントは複数の可変遅延器の前段側に移動するので、広帯域の周波数で動作可能とするには、可変遅延器の個数を増加しなければならないという不都合な点があった。
【００１７】
また、高周波数で動作を行うときには、動作電圧の変動時、外部ノイズの流入時及び温度上昇時に、ジッタ量が増加してマルチロッキング（複数のロッキングポイント）が発生する。このとき、該マルチロッキングにより発生される複数のロッキングされた遅延クロック信号は、理論的に同じタイミングを有するが、実際には、若干のタイミング差が発生されるため、内部クロック信号ＣＬＫｉｎｔのタイミングは変化してしまうという不都合な点があった。
【００１８】
さらに、マルチロッキングの際、最初にロッキングされた可変遅延器以外の可変遅延器が不要に動作して、電流の消耗が増加されるという不都合な点があった。
【００１９】
そこで、本発明は、外部クロック信号から所望の内部クロック信号を迅速に生成し、広帯域の周波数で動作可能で、ジッタ量の発生を抑制し、広帯域周波数での動作の際にマルチロッキングを防止して電流の消耗を低減し得るアナログ混用ディジタルＤＬＬを提供することにある。
【００２０】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係るアナログ混用ディジタルＤＬＬにおいては、外部クロック信号をバッファリングしてクロック信号を出力する入力バッファと、ロッキングされた遅延クロック信号の位相と前記クロック信号の位相とを比較して、前記２つの信号の位相が一致するための第１制御電圧を出力するアナログモード制御部と、前記クロック信号を遅延した複数の遅延クロック信号の位相と前記クロック信号の位相とを比較して、前記ロッキングされた遅延クロック信号を選択して前記アナログモード制御部に出力すると共に、前記第１制御電圧により１つのロッキングされた遅延クロック信号の遅延量を制御して内部クロック信号を出力するディジタルモード制御部と、を備え、前記ディジタルモード制御部は、ディジタル動作モード及びアナログ動作モードに応じて、レプリカ移動スイッチにより位置が移動されて、前記クロック信号を遅延させるレプリカと、ディジタル動作モード及びアナログ動作モード時に、前記１つのロッキングされた遅延クロック信号を検出したか否かを示すロッキング検出信号及び選択信号により、前記第１制御電圧及び外部から入力された第２制御電圧のいずれかを出力する制御電圧転換スイッチと、前記制御電圧転換スイッチからの制御電圧により遅延量が可変される複数の遅延ブロックが直列接続され、初段の遅延ブロックから前記クロック信号を入力して順次遅延し、各遅延ブロックから遅延クロック信号をそれぞれ出力する遅延ブロックアレイと、該遅延ブロックアレイの複数の遅延ブロックから出力された各遅延クロック信号の位相と前記クロック信号の位相とを比較して前記ロッキング検出信号を出力すると共に、前記各遅延クロック信号のうちの１つのロッキングされた遅延クロック信号を示す制御信号を出力するマルチプレクサ制御部と、前記マルチプレクサ制御部から出力される制御信号を受けて、前記制御信号の示す１つのロッキングされた遅延クロック信号を示す選択信号を出力する選択信号発生部と、前記選択信号発生部から出力される選択信号により、前記１つのロッキングされた遅延クロック信号を前記アナログモード制御部に出力し、前記マルチプレクサ制御部からの制御信号により、前記遅延ブロックアレイの複数の遅延ブロックの動作を制御する遅延ブロックイネーブル信号を前記遅延ブロックアレイに出力するマルチプレクサ部と、を備えて構成されている。
【００２１】
請求項２に記載の発明では、前記遅延ブロックアレイの複数の遅延ブロックは、前記第１，第２制御電圧のいずれかにより遅延量が可変される電圧制御遅延器である。
【００２２】
請求項３に記載の発明では、外部からのＤＬＬイネーブル信号及び前記マルチプレクサ部から出力された遅延ブロックイネーブル信号により、前記遅延ブロックアレイ内のロッキングされた遅延クロック信号を出力する遅延ブロックより後段の遅延ブロックの動作は停止される。
【００２３】
請求項４に記載の発明では、前記第２制御電圧は、外部の初期電圧発生部から出力された電圧であり、前記制御電圧転換スイッチは、ディジタル動作モード時の前記１つのロッキングされた遅延クロック信号を選択する前は、前記第２制御電圧を出力し、アナログ動作モード時は、複数の前記遅延ブロックが備えるＮＭＯＳトランジスタの閾値電圧から電源電圧の範囲内の可変電圧である前記第１制御電圧を出力する。
【００２４】
請求項５に記載の発明では、ディジタル動作モード時の前記１つのロッキングされた遅延クロック信号を選択する前の前記第２制御電圧は、一定電圧レベルの固定電圧である。
【００２５】
請求項６に記載の発明では、前記レプリカ移動スイッチは、第１，第２レプリカ移動スイッチから構成され、ディジタル動作モード時のロッキングされた遅延クロック信号を選択する前は、前記レプリカを前記遅延ブロックアレイの前段に位置させ、ディジタル動作モード時の前記１つのロッキングされた遅延クロック信号を選択した後は、前記レプリカを前記マルチプレクサ部の後段に位置させる。
【００２６】
請求項７に記載の発明では、アナログ動作モード時には、前記遅延ブロックアレイ内の前記１つのロッキングされた遅延クロック信号を出力した遅延ブロック及びその前段の遅延ブロックは、前記第１制御電圧をそれぞれ入力する。
【００２８】
請求項８に記載の発明では、前記第１制御電圧は、複数の前記遅延ブロックが備えるＮＭＯＳトランジスタの閾値電圧から電源電圧の範囲内の可変電圧であり、前記第２制御電圧は、一定電圧レベルの固定電圧である。請求項９に記載の発明では、前記遅延ブロックアレイの前段に、前記レプリカと同じ遅延量を有する補償遅延器が更に備えられて構成される。
【００２９】
請求項１０に記載の発明では、前記遅延ブロックアレイの前記１つのロッキングされた遅延クロック信号を出力した遅延ブロック及びその前段の遅延ブロック並びに前記補償遅延器は、アナログ動作モード時には前記第１制御電圧を入力し、前記補償遅延器は可変遅延器として動作する。
【００３０】
請求項１１に記載の発明では、前記複数の遅延ブロックは、分路コンデンサ及びインバータを備えて構成される。請求項１２に記載の発明では、前記遅延ブロックアレイの第１，第２遅延ブロックは、前記ＤＬＬイネーブル信号により常時動作され、それ以降の遅延ブロックは、前記遅延ブロックイネーブル信号によりイネーブルモード及びディスエーブルモードのいずれかで動作される。
【００３１】
請求項１３に記載の発明では、前記マルチプレクサ制御部は、前記遅延ブロックアレイから出力された複数の遅延クロック信号と前記クロック信号とをそれぞれ比較して、ロッキングポイントを検出したか否かを示すロッキングイネーブル信号を出力するロッキングポイント検出部と、前記ロッキングポイント検出部から出力したロッキングイネーブル信号により、最初のロッキングポイントを示すロッキングイネーブル信号をラッチしてロッキング検出信号を出力するラッチ部と、前記ラッチ部から出力したロッキング検出信号により、前記ロッキングポイント検出部から出力されたロッキングイネーブル信号をサンプリングして前記制御信号を出力する制御信号出力部と、から構成される。
【００３２】
請求項１４に記載の発明では、前記ロッキングポイント検出部は、リセット信号によりイネーブルされて、前記クロック信号の上昇エッジで複数の遅延クロック信号をサンプリングする複数のフリップフロップと、前段のフリップフロップの非反転出力と後段のフリップフロップの反転出力を否定論理積して前記ロッキングイネーブル信号をそれぞれ出力する複数のＮＡＮＤゲートと、を備えて構成される。
【００３３】
請求項１５に記載の発明では、前記ラッチ部は、前記ロッキングポイント検出部から出力された複数のロッキングイネーブル信号の半分をそれぞれ否定論理積する第１，第２ＮＡＮＤゲートと、前記第１，第２ＮＡＮＤゲートの各出力を否定論理和するＮＯＲゲートと、反転されたリセット信号により、前記ＮＯＲゲートの出力をラッチするＳＲラッチと、該ＳＲラッチの出力を反転してロッキング検出信号を出力するインバータと、から構成される。
【００３４】
請求項１６に記載の発明では、前記制御信号出力部は、前記ラッチ部の出力により、前記ロッキングポイント検出部から出力された複数のロッキングイネーブル信号をそれぞれ反転して出力する複数のフリップフロップと、各フリップフロップの出力を反転して、複数の制御信号を出力する複数のインバータと、を備えて構成される。
【００３５】
請求項１７に記載の発明では、前記マルチプレクサ制御部から出力された複数の制御信号を入力して複数のパルス信号を出力するパルス発生部を備え、前記選択信号発生部は、前記マルチプレクサ制御部から出力された複数の制御信号を順次演算して、ＤＣレベルの各出力信号を発生する論理演算部と、該論理演算部からの各出力信号及び前記パルス発生部から出力する複数のパルス信号により、複数の選択信号を発生する選択信号発生器と、から構成される。
【００３６】
請求項１８に記載の発明では、前記論理演算部は、２つのインバータが直列に接続されて構成された第１のステージと、ＮＡＮＤゲートの出力端がインバータの入力端に接続されて構成された複数の第２のステージとを備え、前記第１のステージの出力端から出力されるＤＣレベルの出力信号は、初段の前記第２のステージの前記ＮＡＮＤゲートの入力端に入力され、最終段を除く前記第２のステージの出力端からそれぞれ出力されるＤＣレベルの出力信号は、後段の前記第２のステージの前記ＮＡＮＤゲートの入力端に入力される。
【００３７】
請求項１９に記載の発明では、前記選択信号発生器は複数の選択信号発生回路を備え、１番目の選択信号発生回路は、１番目の制御信号を順次反転して出力する２個のインバータと、前記クロック信号により前記インバータの出力を非反転して出力するフリップフロップと、から構成され、他の選択信号発生回路は、２個のＮＡＮＤゲートを備え、前記論理演算部からの出力信号と前記ＤＬＬイネーブル信号と前記パルス信号とを入力して、前記論理演算部からの出力信号をラッチして出力するＳＲラッチと、該ＳＲラッチの出力を順次反転して出力する３個のインバータと、前記クロック信号により前記インバータの出力を非反転して出力するフリップフロップと、から構成される。
【００３８】
請求項２０に記載の発明では、前記マルチプレクサ部は、前記選択信号発生部から出力された複数の選択信号により、前記１つのロッキングされた遅延クロック信号を出力するマルチプレクサと、前記マルチプレクサ制御部から出力された複数の制御信号と前記ＤＬＬイネーブル信号とを論理演算して、複数の遅延ブロックイネーブル信号を発生する遅延ブロックアレイ制御部と、から構成される。
【００３９】
請求項２１に記載の発明では、前記マルチプレクサは、出力端子が共通接続されて、前記複数の選択信号により、前記複数の遅延クロック信号を伝送制御する複数の伝送ゲートと、ソース端子に接地電圧が印加され、ドレイン端子が前記伝送ゲートの出力端子に接続され、ゲート端子に前記ロッキング検出信号が入力されるＮＭＯＳトランジスタと、から構成される。
【００４０】
請求項２２に記載の発明では、前記遅延ブロックアレイ制御部は、ＮＡＮＤゲートの出力端がインバータの入力端に接続されて構成された複数のステージを備え、最終段を除く前記ステージの出力端からそれぞれ出力される前記遅延ブロックイネーブル信号は、後段の前記ステージの前記ＮＡＮＤゲートの入力端に入力される。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
本実施形態に係るアナログ混用ディジタルＤＬＬは、図１に示したように、入力バッファ１００と、ディジタルモード制御部２００と、アナログモード制御部３００と、を備えて構成されている。
【００４２】
前記入力バッファ１００は、外部クロック信号ＣＬＫｅｘｔをバッファリングして、ディジタルモード制御部２００及びアナログモード制御部３００に入力クロック信号ＣＬＫｉｎをそれぞれ出力する。
【００４３】
前記ディジタルモード制御部２００は、１サイクル以上遅延された複数のクロック信号Ｄ０〜Ｄ８の位相と入力クロック信号ＣＬＫｉｎの位相とを比較して、最初のロッキングポイントを検出し、該検出されたロッキングポイントで入力クロック信号ＣＬＫｉｎにロッキングされ、該入力クロック信号ＣＬＫｉｎより位相が遅い１つのロッキングされた遅延クロック信号を選択して、遅延入力クロック信号ＣＬＫｉｎ’としてアナログモード制御部３００に出力すると共に、第１制御電圧ＶＢＮにより、１つのロッキングされた遅延クロック信号の遅延量を制御して内部クロック信号ＣＬＫｉｎｔを出力する。
【００４４】
前記アナログモード制御部３００は、前記ディジタルモード制御部２００から選択出力された遅延入力クロック信号ＣＬＫｉｎ’を受けて、該遅延入力クロック信号ＣＬＫｉｎ’の位相を入力クロック信号ＣＬＫｉｎの位相と比較して、２つの信号の位相が一致するための、所定電圧レベル範囲内の可変電圧である第１制御電圧ＶＢＮを出力する。
【００４５】
前記ディジタルモード制御部２００は、レプリカ移動スイッチ２０１，２０３と、レプリカ２０２と、制御電圧転換スイッチ２０４と、遅延ブロックアレイ２０５と、マルチプレクサ制御部２０６と、パルス発生部２０７と、選択信号発生部２０８と、マルチプレクサ部２０９と、リセット信号発生部２１０と、を備えている。
【００４６】
前記レプリカ移動スイッチ２０１，２０３は、ディジタル動作モード及びアナログ動作モードに従い、レプリカ２０２の位置を変更する役割を担う。即ち、ディジタル動作モード時には、前記レプリカ２０２を遅延ブロックアレイ２０５の前段に位置させ、ディジタルロッキング後のアナログ動作モード時には、前記レプリカ２０２をマルチプレクサ部２０９の後段に位置させる。
【００４７】
前記制御電圧転換スイッチ２０４は、ロッキングされた遅延クロック信号を検出したか否かを示すロッキング検出信号及び選択信号ＳＥＬ０〜ＳＥＬ７により、初期のディジタル動作モード時には、初期制御電圧発生部４０（図６に示す）から出力された、一定電圧レベルの固定電圧である第２制御電圧ＶＣＥ（＝ＶＣＣ−Ｖｔｐ；Ｖｔｐは、ＰＭＯＳトランジスタのしきい値電圧）を制御電圧ＶＣＴとして遅延ブロックアレイ２０５に出力し、ロッキング検出後のアナログ動作モード時には、アナログモード制御部３００から出力された第１制御電圧である電圧ＶＢＮ（＝Ｖｔｎ〜ＶＣＣ；Ｖｔｎは、ＮＭＯＳトランジスタのしきい値電圧）を制御電圧ＶＣＴとして遅延ブロックアレイ２０５に出力する。
【００４８】
前記制御電圧転換スイッチ２０４は、図２に示すように、マルチプレクサ制御部２０６からのロッキング検出信号を順次反転させるインバータＩ１，Ｉ３と、選択信号発生部２０８からの選択信号ＳＥＬ０〜ＳＥＬ７及びロッキング検出信号の入力を切替制御するスイッチＳＷ１と、該スイッチＳＷ１の出力を順次反転させるインバータＩ２，Ｉ４と、インバータＩ１，Ｉ３の出力により電圧ＶＢＮ，ＶＣＥの入力ライン１１，１２の電気的接続を切替制御する伝送ゲートＴＧ１０と、前記インバータＩ２，Ｉ４の出力により前記電圧ＶＢＮ及び電圧ＶＣＥのいずれかを制御電圧ＶＣＴ０〜ＶＣＴ８として出力ライン１３に出力する伝送ゲートＴＧ１１，ＴＧ１２と、から構成される。前記スイッチＳＷ１は、実使用時にメタルオプション（Metal option）処理される。
【００４９】
前記遅延ブロックアレイ２０５は、図３に示したように、制御電圧ＶＣＴ０〜ＶＣＴ８により、レプリカ移動スイッチ２０３によって前段に配置されたレプリカ２０２に入力する入力クロック信号ＣＬＫｉｎを遅延させた遅延入力クロック信号ＣＬＫｉｎ’を順次遅延させて、複数の遅延クロック信号Ｄ０〜Ｄ８をそれぞれ出力する複数の遅延ブロック５０〜５８が直列接続されて構成されている。
【００５０】
遅延ブロック５０〜５８は、制御電圧ＶＣＴ０〜ＶＣＴ８をそれぞれ入力する端子ＶＣＴと、初段の遅延ブロック５０は遅延入力クロック信号ＣＬＫｉｎ’を入力し、遅延ブロック５１〜５８は前段から出力する遅延クロック信号Ｄ０〜Ｄ７をそれぞれ入力する入力端子ＩＮと、遅延クロック信号Ｄ０〜Ｄ８をそれぞれ出力する出力端子ＯＵＴと、外部からのＤＬＬイネーブル信号ＬＥＮ又はマルチプレクサ部２０９からの遅延ブロックイネーブル信号ＹＥＮ０〜ＹＥＮ６がそれぞれ入力される端子ＹＥＮと、を備え、遅延ブロック５０，５１は、ＤＬＬイネーブル信号ＬＥＮにより常時動作され、遅延ブロック５２〜５８は、遅延ブロックイネーブル信号ＹＥＮ０〜ＹＥＮ６によりイネーブル／ディスエーブルモードがそれぞれ転換される。
【００５１】
図４は、前記各遅延ブロック５０〜５８を示した回路図である。
各遅延ブロック５０〜５８は、図示されたように、メタルオプション処理が可能になっていて、工程数に従って制御することにより、直列接続されるインバータ数を可変させる役割を遂行するスイッチＳＷ２，ＳＷ３を有し、各インバータの入出力端と接地端子間には、ＮＭＯＳトランジスタ及びキャパシタＦＥＴが直列接続され、奇数番目のインバータの入力端には、ゲート端子に端子ＹＥＮからのＤＬＬイネーブル信号ＬＥＮ又は遅延ブロックイネーブル信号ＹＥＮ０〜ＹＥＮ６が入力され、ソース端子に電源電圧ＶＣＣが印加されるＰＭＯＳトランジスタのドレイン端子が接続されている。ＰＭＯＳトランジスタは、初期の安定した動作を遂行するために設けられている。また、１番目のインバータの入力端には、両入力端子が入力端子ＩＮ及び端子ＹＥＮと接続して、各端子からの入力信号を否定論理積演算するＮＡＮＤゲートの出力端子が接続される。
【００５２】
上述した遅延ブロック５０〜５８では、制御電圧ＶＣＴの電圧レベルにより、ターンオンするＮＭＯＳトランジスタ数を調節することで、各キャパシタＦＥＴによる負荷が調節されて、各インバータによる遅延量を調節し得るようになっている。
【００５３】
前記マルチプレクサ制御部２０６は、図８に示したように、ロッキングポイント検出部６０と、ラッチ部６１と、制御信号出力部６２と、から構成され、前記遅延ブロックアレイ２０５から出力された複数の遅延クロック信号Ｄ０〜Ｄ８と入力クロック信号ＣＬＫｉｎとを比較してロッキングポイントを検出してロッキング検出信号を出力し、検出されたロッキングポイントで入力クロック信号ＣＬＫｉｎにロッキングされた１つの遅延クロック信号を選択するための制御信号ＣＳ０〜ＣＳ７を出力するようになっている。
【００５４】
図８に示したように、前記ロッキングポイント検出部６０は、リセット信号発生部２１０からのリセット信号ＲＳＴによりリセットされ、入力クロック信号ＣＬＫｉｎの上昇エッジで複数の遅延クロック信号Ｄ０〜Ｄ８をそれぞれサンプリングし、非反転出力端子Ｑ及び反転出力端子／Ｑから出力信号を出力する複数のマスタースレーブ型のフリップフロップ（Master slave flip-flop）ＦＦ０〜ＦＦ８と、前段のフリップフロップの非反転出力端子Ｑからの出力信号及び後段のフリップフロップの反転出力端子／Ｑからの出力信号を否定論理積演算する複数のＮＡＮＤゲートＮＤ０〜ＮＤ７と、リセット信号ＲＳＴをそれぞれ反転して出力するインバータＩ１０，Ｉ１１と、を備え、ＮＡＮＤゲートＮＤ０〜ＮＤ７から、ロッキングポイントを検出したか否かを示すロッキングイネーブル信号ＬＥ０〜ＬＥ７をそれぞれ出力するようになっている。
【００５５】
前記複数のＮＡＮＤゲートＮＤ０〜ＮＤ７は、フリップフロップＦＦ０〜ＦＦ８の非反転出力端子Ｑからの出力信号と反転出力端子／Ｑからの出力信号とを順次否定論理積してロッキングポイントを検出した時、ローレベルのロッキングイネーブル信号ＬＥ０〜ＬＥ７を出力する。
【００５６】
前記ラッチ部６１は、ＮＡＮＤゲートＮＤ０〜ＮＤ３から出力されたロッキングイネーブル信号ＬＥ０〜ＬＥ３を否定論理積するＮＡＮＤゲート１２０と、ＮＡＮＤゲートＮＤ４〜ＮＤ７から出力されたロッキングイネーブル信号ＬＥ４〜ＬＥ７を否定論理積するＮＡＮＤゲート１２１と、ＮＡＮＤゲート１２０，１２１の出力を否定論理和するＮＯＲゲート１２２と、２つのＮＡＮＤゲートＮＤ８，ＮＤ９を備えて、インバータＩ１０からの反転されたリセット信号ＲＳＴによりＮＯＲゲート１２２の出力、すなわち、最初のロッキングポイントを示すロッキングイネーブル信号をラッチするＳＲラッチ１２３と、該ＳＲラッチ１２３の出力を反転してロッキング検出信号を出力するインバータ１２４と、を備えて構成され、最初に発生されたロッキングポイントをラッチして、以後、ロッキングポイントが変化されても、選択された遅延クロック信号Ｄのポイントが変化されることを抑制して、クロック信号ＣＬＫｉｎが内部電圧及び温度などにより変化される現象を防止するようになっている。
【００５７】
前記制御信号出力部６２は、ＳＲラッチ１２３の出力を順次反転して遅延させてパルス信号を発生するインバータＩ１２〜Ｉ１５と、インバータＩ１１からの出力によりリセットされ、インバータＩ１５から出力されたパルス信号により、前記ロッキングポイント検出部６０から出力されたロッキングイネーブル信号ＬＥ０〜ＬＥ７をそれぞれ反転出力する複数のフリップフロップＦＦ９〜ＦＦ１６と、フリップフロップＦＦ９〜ＦＦ１６の出力をそれぞれ反転して、ＤＣレベルの制御信号ＣＳ０〜ＣＳ７をそれぞれ出力するインバータＩ２０〜Ｉ２７とを備えて、前記ロッキングポイント検出部６０から出力されたロッキングイネーブル信号ＬＥ０〜ＬＥ７をサンプリングして、１つのロッキングされた遅延クロック信号を選択するための制御信号ＣＳ０〜ＣＳ７を出力するようになっている。
【００５８】
前記パルス発生部２０７は、前記マルチプレクサ制御部２０６からのＤＣレベルの制御信号ＣＳ１〜ＣＳ７を受けて、所定幅のパルス信号ＰＳ１〜ＰＳ７をそれぞれ発生する。
【００５９】
選択信号発生部２０８は、図９に示したように、マルチプレクサ制御部２０６からのＤＣレベルの制御信号ＣＳ０〜ＣＳ６を順次演算して、出力信号ＬＯＷ１〜ＬＯＷ７を発生する論理演算部７０と、該論理演算部７０からの出力信号ＬＯＷ１〜ＬＯＷ７及びパルス発生部２０７からのパルス信号ＰＳ１〜ＰＳ７、外部からのＤＬＬイネーブル信号ＬＥＮ、入力クロック信号ＣＬＫｉｎ及びリセット信号ＲＳＴを受けて、選択信号ＳＥＬ０〜ＳＥＬ７を発生する選択信号発生器７１と、を備えて、１つのロッキングされた遅延クロック信号を選択するための選択信号ＳＥＬ０〜ＳＥＬ７を出力するようになっている。
【００６０】
前記論理演算部７０は、７ステージ（stage）から構成され、制御信号ＣＳ０を順次入力して出力信号ＬＯＷ１を出力する２つのインバータから成る第１ステージと、制御信号ＣＳ１〜ＣＳ６及び第１ステージからの出力信号ＬＯＷ１を入力して出力信号ＬＯＷ２〜ＬＯＷ７を出力する、１つのＮＡＮＤゲート及び１つのインバータの組合せによりＡＮＤゲートの機能を行うＡＮＤゲートアレイである第２〜第７ステージと、を備える。前記第１〜第６ステージの出力信号ＬＯＷ１〜ＬＯＷ６は、次段のステージのＮＡＮＤゲートの一方側入力端子に入力される。
【００６１】
尚、第１ステージの１番目のインバータは、一方側入力端子に電源電圧ＶＤＤ、他方側入力端子に制御信号ＣＳ０がそれぞれ入力されるＮＡＮＤゲートに代替して形成することができる。
【００６２】
前記選択信号発生器７１は、選択信号ＳＥＬ０〜ＳＥＬ７をそれぞれ出力する選択信号発生回路１３２〜１３９から構成されている。
前記選択信号発生回路１３２は、制御信号ＣＳ０を順次反転して出力するインバータＩ３０，Ｉ３１と、リセット信号ＲＳＴによりリセットされ、入力クロック信号ＣＬＫｉｎによりインバータＩ３１の出力を非反転して選択信号ＳＥＬ０を出力するフリップフロップＦＦ２０と、を備えている。
【００６３】
前記選択信号発生回路１３３〜１３９は、２つのＮＡＮＤゲートＮＤ１０，ＮＤ１１を備え、論理演算部７０からの出力信号ＬＯＷ１〜ＬＯＷ７とＤＬＬイネーブル信号ＬＥＮとパルス信号ＰＳ１〜ＰＳ７とを入力して、論理演算部７０からの制御信号ＬＯＷ１〜ＬＯＷ７をラッチして出力するＳＲラッチ１２５と、ＳＲラッチ１２５の出力を順次反転して出力するインバータ１３２〜１３４と、リセット信号ＲＳＴによりリセットされ、入力クロック信号ＣＬＫｉｎによりインバータＩ３４の出力を非反転して選択信号ＳＥＬ１〜ＳＥＬ７をそれぞれ出力するフリップフロップＦＦ２１と、からそれぞれ構成される。
【００６４】
前記マルチプレクサ部２０９は、図１０に示したように、選択信号発生部２０８から出力された選択信号ＳＥＬ０〜ＳＥＬ７により、１つのロッキングされた遅延クロック信号を出力するマルチプレクサ８０と、マルチプレクサ制御部２０６から出力された制御信号ＣＳ０〜ＣＳ６とＤＬＬイネーブル信号ＬＥＮを論理演算して、遅延ブロックイネーブル信号ＹＥＮ０〜ＹＥＮ６を発生する遅延ブロックアレイ制御部８１と、を備えている。
【００６５】
前記マルチプレクサ８０は、出力端子が共通接続されて、選択信号ＳＥＬ０〜ＳＥＬ７及びそれらの反転信号により、１番目の遅延クロック信号Ｄ０を除いた遅延クロック信号Ｄ１〜Ｄ８の伝送を制御する伝送ゲートＴＧ１〜ＴＧ８と、ソース端子に接地電圧ＶＳＳが印加され、ゲート端子にロッキング検出信号が入力され、伝送ゲートＴＧ１〜ＴＧ８の出力端子にドレイン端子が接続されたＮＭＯＳトランジスタと、を備え、選択信号ＳＥＬ０〜ＳＥＬ７により、複数の遅延クロック信号Ｄ１〜Ｄ８のうちの入力クロック信号ＣＬＫｉｎにロッキングされた１つの遅延クロック信号を選択して、ディジタル動作モードの終了後に位置が移動されてマルチプレクサ部２０９の後段に配置されたレプリカ２０２に出力する。
【００６６】
前記遅延ブロックアレイ制御部８１は、マルチプレクサ制御部２０６から出力された制御信号ＣＳ０〜ＣＳ６を論理演算して、ロッキングされた遅延ブロックの次の遅延ブロックをディスエーブルさせる遅延ブロックイネーブル信号ＹＥＮ０〜ＹＥＮ６をそれぞれ出力するようになっている。具体的には、ＮＡＮＤゲート及びインバータから構成された７ステージのＡＮＤゲートアレイを備え、第１ステージは、制御信号ＣＳ０、ペリ電圧ＶＰＥＲＩ及び２つのインバータを介したＤＬＬイネーブル信号ＬＥＮを論理演算して遅延ブロックイネーブル信号ＹＥＮ０を出力し、第２〜第６ステージは、前段のステージから出力する遅延ブロックイネーブル信号ＹＥＮ０〜ＹＥＮ５、ＤＬＬイネーブル信号ＬＥＮ及び制御信号ＣＳ１〜ＣＳ６をそれぞれ論理演算して、遅延ブロックイネーブル信号ＹＥＮ１〜ＹＥＮ６をそれぞれ出力する。
【００６７】
リセット信号発生部２１０は、図１に示したように、３個の分周器及び１個の遅延器から構成されて、入力クロック信号ＣＬＫｉｎを受信し、リセット信号ＲＳＴを発生する。前記３個の分周器はＤＬＬイネーブル信号ＬＥＮにより入力クロック信号ＣＬＫｉｎの上昇エッジでトリガーされる。
【００６８】
前記アナログモード制御部３００は、図１に示したように、入力クロック信号ＣＬＫｉｎを分周する分周器３０１と、該分周器３０１の出力を遅延させてイネーブル信号ＥＮ１を発生すると共に、ディジタル動作モードの終了を示すロッキング検出信号がイネーブルされて入力するとイネーブル信号ＥＮ２を発生する遅延器３０２と、該遅延器３０２から出力されたイネーブル信号ＥＮ２により動作されて、入力クロック信号ＣＬＫｉｎとディジタルモード制御部２００で選択された１つの遅延クロック信号（図１では、入力クロック信号ＣＬＫｉｎ’）との位相差を検出して、パルス信号ＵＰ，ＤＮをそれぞれ出力する位相検出器３０３と、イネーブル信号ＥＮ１により動作されて、ディジタル動作モード時は、ＶＣＣ−Ｖｔｐレベルの電圧を出力し、アナログ動作モード時は、前記位相検出器３０３から出力されたパルス信号ＵＰ，ＤＮによりＶｔｎ〜ＶＣＣレベルの電圧を出力するチャージポンプ３０４と、イネーブル信号ＥＮ１により動作されて、チャージポンプ３０４の出力電圧を増幅してディジタルモード制御部２００に電圧ＶＢＮを出力する差動増幅器３０５と、から構成されている。
【００６９】
前記ディジタル動作モード時には、前記パルス信号ＵＰ，ＤＮは全てハイレベルに維持され、差動増幅器３０５の利得は１である。
以下、このように構成された本実施形態に係るアナログ混用ディジタルＤＬＬの動作を、図面を用いて説明する。
【００７０】
先ず、入力バッファ１００は、図７（Ａ）に示したような波形の外部クロック信号ＣＬＫｅｘｔをバッファリングして、図７（Ｂ）に示したような波形の入力クロック信号ＣＬＫｉｎをディジタルモード制御部２００及びアナログモード制御部３００にそれぞれ出力する。
【００７１】
▲１▼ディジタル動作モード時の動作
ディジタル動作モード時に、ＤＬＬイネーブル信号ＬＥＮがハイレベルにアクティブにされると、図１に示したレプリカ移動スイッチ２０１，２０３のスイッチング動作により、レプリカ２０２は遅延ブロックアレイ２０５の前段に位置され、図６に示したように、レプリカ２０２を経た入力クロック信号ＣＬＫｉｎの移動経路が形成される。
【００７２】
その結果、入力クロック信号ＣＬＫｉｎは、レプリカ２０２により所定遅延量だけ遅延され、図７（Ｃ）に示したように、レプリカ２０２から遅延されたクロック信号ＣＬＫｉｎ’は、遅延ブロックアレイ２０５の遅延ブロック５０に入力される。
【００７３】
制御電圧転換スイッチ２０４は、初期制御電圧発生部４０からＶＣＣ−Ｖｔｐ（Ｖｔｐは、ＰＭＯＳトランジスタのしきい値電圧）の初期の電圧ＶＣＥを受けて、各遅延ブロック５０〜５８の遅延率を制御する制御電圧ＶＣＴ０〜ＶＣＴ８として出力する。
【００７４】
ディジタルロッキングする前のロッキング検出信号は、ハイレベルに維持されるため、図２に示したように、インバータＩ１，Ｉ２でそれぞれ反転されたローレベルのロッキング検出信号により伝送ゲートＴＧ１０，ＴＧ１２がターンオンされて、入力ライン１１，１２と出力ライン１３とが電気的に接続される。
【００７５】
一方、ディジタル動作モード時には、前記チャージポンプ３０４の初期の電圧レベルはＶＣＣ−Ｖｔｐで、差動増幅器３０５の利得は１であるので、該差動増幅器３０５を介してＶＣＣ−Ｖｔｐの電圧レベルの電圧ＶＢＮが出力される。よって、初期の電圧ＶＣＥと電圧ＶＢＮとは同一のＶＣＣ−Ｖｔｐの電圧レベルに維持されて、前記出力ライン１３を経てＶＣＣ−Ｖｔｐの電圧レベルの制御電圧ＶＣＴが出力される。
【００７６】
従って、前記遅延ブロックアレイ２０５の遅延ブロック５０〜５８には、制御電圧転換スイッチ２０４から出力された制御電圧ＶＣＴ０〜ＶＣＴ８がそれぞれ入力されて、遅延ブロック５０，５１は、ＤＬＬイネーブル信号ＬＥＮにより常時イネーブルされ、遅延ブロック５２〜５８は、ハイレベルの遅延ブロックイネーブル信号ＹＥＮ０〜ＹＥＮ６によりイネーブルモードになって動作されて、遅延入力クロック信号ＣＬＫｉｎ’を順次遅延して、図７（Ｄ）〜（Ｇ）に示したような波形の複数の遅延クロック信号Ｄ０〜Ｄ８をそれぞれ出力する。
【００７７】
即ち、前記各遅延ブロック５０〜５８は、初期値がセッティングされた後、ＤＬＬイネーブル信号ＬＥＮ及び遅延ブロックイネーブル信号ＹＥＮ０〜ＹＥＮ６によりイネーブルモードになって動作されるため、入力端子ＩＮから入力された遅延入力クロック信号ＣＬＫｉｎ’は、各遅延ブロック５０〜５８内部に備えるインバータで順次遅延された後、出力端子ＯＵＴを経て出力される。前記各インバータの遅延量は、制御電圧ＶＣＴにより、内部の分路コンデンサＦＥＴにかかる負荷により決定される。このとき、前記各遅延ブロック５０〜５８にＶＣＣ−Ｖｔｐレベルの初期の制御電圧ＶＣＴを印加する理由は、分路コンデンサＦＥＴの遅延特性を考慮したためである。
【００７８】
図５は、制御電圧ＶＣＴの変化に従う分路コンデンサＦＥＴの遅延特性曲線を示したグラフである。
従来の構成では、ＮＭＯＳトランジスタに入力される制御電圧ＶＣＴの電圧レベルが０〜Ｖｔｎであると（遅延量ａ）、ディジタルロッキング後のアナログ動作モード時に、前記各遅延ブロック５０〜５８の動作温度が上昇されるため、ロッキングされた遅延クロック信号の遅延を低減することができない。
【００７９】
また、アナログ動作モード時に、電源電圧ＶＣＣが突然に変化されると（例えば、２．７Ｖ→２．３Ｖ）、電源電圧ＶＣＣの変化に対し適切に対応することができない。
【００８０】
さらに、前記制御電圧ＶＣＴが電源電圧ＶＣＣの場合（遅延量ｃ）、電源電圧ＶＣＣの増加に対応することができない。例えば、２．３Ｖの電源電圧ＶＣＣレベルでディジタルロッキング動作が行われ、２．７Ｖの電源電圧ＶＣＣでアナログ動作が開始される場合は、遅延量を増加させるマージンがないため、多量のジッタが発生される。
【００８１】
このような問題点を考慮して、本実施形態では、ＶＣＣ−Ｖｔｐの電圧レベルの初期電圧ＶＣＥを遅延ブロック５０〜５８の制御電圧ＶＣＴとして印加する。
但し、遅延ブロックアレイ２０５から初期に発生された各遅延クロック信号Ｄ０〜Ｄ８は、波形歪みにより遅延率が互いに一致しない場合もあり、このような遅延率差は、マルチプレクサ制御部２０６における不正確なロッキング検出信号の出力を招くおそれがあるため、ＤＤＬイネーブル信号ＬＥＮがアクティブにされた後の８ダミー（dummy）サイクル間、遅延クロック信号Ｄ０〜Ｄ８をマルチプレクサ制御部２０６に供給する。
【００８２】
８ダミーサイクル時間が経過すると、マルチプレクサ制御部２０６は、リセット信号発生部２１０からのリセット信号ＲＳＴにより動作される。
このとき、リセット信号発生部２１０内の各分周器は入力クロック信号ＣＬＫｉｎの上昇エッジでトリガーされ、リセット信号ＲＳＴの１周期は、入力クロック信号ＣＬＫｉｎの８サイクル時間に相当する。
【００８３】
その後、前記マルチプレクサ制御部２０６は、遅延ブロックアレイ２０５から出力された複数の遅延信号Ｄ０〜Ｄ８と入力クロック信号ＣＬＫｉｎの位相を比較して、ロッキングポイントを検出し、複数のロッキングポイントが検出されたときは、最初のロッキングポイントから入力クロック信号ＣＬＫｉｎより位相が遅れた１つの遅延クロック信号又は位相が同じ１つの遅延クロック信号を選択して、この選択された１つの遅延クロックを示すような制御信号ＳＣ０〜ＳＣ７を出力する。
【００８４】
具体的には、図８に示したように、リセット信号ＲＳＴは、マルチプレクサ制御部２０６のロッキングポイント検出部６０のフリップフロップＦＦ０〜ＦＦ８の出力をローレベルにセッティングして初期化を行い、前述のように、８ダミーサイクル時間が経過するとディスエーブルされる。このように、リセット信号ＲＳＴがディスエーブルされると、ロッキングポイント検出部６０の各フリップフロップＦＦ０〜ＦＦ８は、入力クロック信号ＣＬＫｉｎの上昇エッジで遅延クロック信号Ｄ０〜Ｄ８をサンプリングし、複数のＮＡＮＤゲートＮＤ０〜ＮＤ７は、各フリップフロップＦＦ０〜ＦＦ８の非反転出力端子Ｑからの出力信号と反転出力端子／Ｑからの出力信号とを順次比較してロッキングポイントを確認する。
【００８５】
このとき、前記ロッキングポイントは、１つの遅延クロック信号が入力クロック信号ＣＬＫｉｎよりその位相が先立ち、隣接する遅延クロック信号が入力クロック信号ＣＬＫｉｎの位相より遅れた時点となるため、入力クロック信号ＣＬＫｉｎと遅延クロック信号間に充分な論理遷移マージンが確保されたとき（ロッキングされたとき）、ＮＡＮＤゲートＮＤ０〜ＮＤ７から出力されるロッキングイネーブル信号ＬＥ０〜ＬＥ７は、各クロック毎にローレベルに維持される。
【００８６】
ここで、説明の便宜上、図７（Ｅ），（Ｆ）に示したような波形の遅延クロック信号Ｄ１，Ｄ２を例示して説明する。
図７に示したように、遅延クロック信号Ｄ１は、入力クロック信号ＣＬＫｉｎより位相が先立ち、遅延クロック信号Ｄ２は、入力クロック信号ＣＬＫｉｎより位相が遅れるため、入力クロック信号ＣＬＫｉｎの上昇エッジでフリップフロップＦＦ１の非反転出力端子Ｑ及び反転出力端子／Ｑからの各出力信号は、それぞれハイレベル及びローレベルになり、フリップフロップＦＦ２の非反転出力端子Ｑ及び反転出力端子／Ｑからの各出力信号は、それぞれローレベル及びハイレベルになって、図７（Ｈ）に示したように、ＮＡＮＤゲートＮＤ１は、ローレベルのロッキングイネーブル信号ＬＥ１を出力し、その他のＮＡＮＤゲートＮＤ０，ＮＤ２〜ＮＤ７は、ハイレベルのロッキングイネーブル信号ＬＥ１を出力する。
【００８７】
しかし、前記入力クロック信号ＣＬＫｉｎと遅延クロック信号の位相が互いにほぼ同様であると、パルス状態のローレベルのロッキングイネーブル信号ＬＥ０〜ＬＥ７が出力されて複数のロッキングポイントが発生する場合もある。この場合には、最初に発生されたロッキングポイントを検出し、それ以後にロッキングポイントが変化されても、選択された（ロッキングされた）遅延クロック信号のロッキングポイントが変更されないようにする。即ち、図８のラッチ部６１は、反転されたリセット信号ＲＳＴにより、ＮＡＮＤゲートＮＤ１から出力されたローレベルのロッキングイネーブル信号ＬＥ１をラッチして、ローレベルのロッキング検出信号を出力する。
【００８８】
その後、制御信号出力部６２のインバータＩ１２〜Ｉ１５は、ＳＲラッチ１２３の出力を反転してハイレベルのショートパルス信号を出力し、各フリップフロップＦＦ９〜ＦＦ１６は、前記ハイレベルのショートパルス信号により、ロッキングポイント検出部６０から出力されたロッキングイネーブル信号ＬＥ０〜ＬＥ７を反転して反転出力端子／Ｑからそれぞれ出力する。
【００８９】
前記フリップフロップＦＦ９〜ＦＦ１６の反転出力端子／Ｑからの反転されたロッキングイネーブル信号ＬＥ０〜ＬＥ７はインバータＩ２０〜Ｉ２７で反転されて、ＤＣレベルの制御信号ＣＳ１はローレベルで出力され、ＤＣレベルの制御信号ＣＳ０，ＣＳ２〜ＣＳ７はハイレベルで出力される。
【００９０】
パルス発生部２０７は、マルチプレクサ制御部２０６からＤＣレベルの制御信号ＣＳ１〜ＣＳ７を受けて、ローレベルのパルス信号ＰＳ１及びハイレベルのパルス信号ＰＳ２〜ＰＳ７をそれぞれ発生する。
【００９１】
その後、選択信号発生部２０８は、マルチプレクサ制御部２０６及びパルス発生部２０７からそれぞれ制御信号ＣＳ０〜ＣＳ６及びパルス信号ＰＳ１〜ＰＳ７を受けて、ロッキングされた遅延クロック信号Ｄ２を選択する選択信号ＳＥＬ０〜ＳＥＬ７をそれぞれ出力する。
【００９２】
具体的には、論理演算部７０は、ローレベルの制御信号ＣＳ１及びハイレベルの制御信号ＣＳ０，ＣＳ２〜ＣＳ６を順次演算して、ハイレベルの出力信号ＬＯＷ１及びローレベルの出力信号ＬＯＷ２〜ＬＯＷ７をそれぞれ出力し、選択信号発生器７１は、論理演算部７０からハイレベルの出力信号ＬＯＷ１及びローレベルの信号ＬＯＷ２〜ＬＯＷ７を受け、パルス発生部２０７からローレベルのパルス信号ＰＳ１及びハイレベルのパルス信号ＰＳ２〜ＰＳ７を受けて、ローレベルの選択信号ＳＥＬ１及びハイレベルの選択信号ＳＥＬ０，ＳＥＬ２〜ＳＥＬ７を出力する。
【００９３】
即ち、選択信号発生回路１３２では、フリップフロップＦＦ２０は、インバータＩ３０，Ｉ３１を介したハイレベルの制御信号ＣＳ０を入力して、ハイレベルの選択信号ＳＥＬ０を出力する。
【００９４】
また、選択信号発生回路１３３では、ＳＲラッチ１２５が、ローレベルのパルス信号ＰＳ１によりハイレベルの信号を出力すると、フリップフロップＦＦ２１は、ＳＲラッチ１２５の出力がインバータＩ３２〜Ｉ３４を介してローレベルとなった出力を受けて、ローレベルの選択信号ＳＥＬ１を出力する。
【００９５】
選択信号発生回路１３４〜１３９では、ＳＲラッチ１２５が、ハイレベルのパルス信号ＰＳ２〜ＰＳ７及びローレベルの出力信号ＬＯＷ２〜ＬＯＷ７によりローレベルの信号を出力すると、フリップフロップＦＦ２１は、ＳＲラッチ１２５の出力がインバータＩ３２〜Ｉ３４を介してハイレベルとなった出力を受けて、ハイレベルの選択信号ＳＥＬ１〜ＳＥＬ７をそれぞれ出力する。
【００９６】
従って、マルチプレクサ部２０９は、前記選択信号発生部２０８から出力された選択信号ＳＥＬ０〜ＳＥＬ７により、複数の遅延クロック信号Ｄ１〜Ｄ８のうちのロッキングされた遅延クロック信号をＤ２を出力すると共に、制御信号ＣＳ０〜ＣＳ６を順次演算して、図３の遅延ブロックアレイ２０５の遅延ブロック５２以降の遅延ブロック５３〜５８をディスエーブルさせるため、遅延ブロックアレイ２０５に遅延ブロックイネーブル信号ＹＥＮ０〜ＹＥＮ６をそれぞれ出力する。
【００９７】
その後、前記選択信号発生部２０８から出力されたローレベルの選択信号ＳＥＬ１及びハイレベルの選択信号ＳＥＬ０，ＳＥＬ２〜ＳＥＬ７により、図１０に示すマルチプレクサ８０の伝送ゲートＴＧ２はターオンされ、その他の伝送ゲートＴＧ１，ＴＧ３〜ＴＧ８は全てターンオフされる。従って、入力クロック信号ＣＬＫｉｎにロッキングされた遅延クロック信号Ｄ２が、ターンオンされたＴＧ２を経て出力端子から出力される。
【００９８】
遅延ブロックアレイ制御部８１は、ローレベルの制御信号ＣＳ１，ハイレベルの制御信号ＣＳ０，ＣＳ２〜ＣＳ７及びハイレベルのペリ電圧ＶＰＥＲＩにより、ハイレベルの遅延ブロックイネーブル信号ＹＥＮ０及びローレベルの遅延ブロックイネーブル信号ＹＥＮ１〜ＹＥＮ６を、遅延ブロックアレイ２０５の遅延ブロック５０〜５８にそれぞれ出力するため、前記ハイレベルの遅延ブロックイネーブル信号ＹＥＮ０により、遅延ブロック５２はイネーブルモードになって動作され、遅延ブロック５３〜５８はローレベルの遅延ブロックイネーブル信号ＹＥＮ１〜ＹＥＮ６によりＮＡＮＤゲートの出力がハイレベルに固定され、ディスエーブルモードになる。その結果、前記遅延ブロック５３〜５８の動作による電流消耗が低減される。
【００９９】
このように、ディジタル動作モード時には、ディジタルモード制御部２００では、１サイクル以上遅延された複数の遅延クロック信号Ｄ１〜Ｄ８と入力クロック信号ＣＬＫｉｎの位相を比較してロッキングポイントを検出し、該検出されたロッキングポイントから入力クロック信号ＣＬＫｉｎにロッキングされ、入力クロック信号ＣＬＫｉｎより位相が遅い１つの遅延クロック信号Ｄ２を選択して出力する。
【０１００】
▲２▼ロッキング後の動作
ディジタル動作モードが終了すると、図１１に示したように、レプリカ２０２は、レプリカ移動スイッチ２０１により、マルチプレクサ部２０９の後段に位置されるため、マルチプレクサ部２０９から選択出力された遅延クロック信号Ｄ２はレプリカ２０２で遅延されて、遅延入力クロック信号ＣＬＫｉｎ’がアナログモード制御部３００の位相検出器３０３に入力されると共に、入力バッファ１００から出力された入力クロック信号ＣＬＫｉｎは、そのまま遅延ブロックアレイ２０５の複数の遅延ブロック５０〜５８に入力される。
【０１０１】
その後、マルチプレクサ制御部２０６は、入力クロック信号ＣＬＫｉｎと、遅延部ブロックアレイ２０５から出力された複数の遅延クロック信号Ｄ０〜Ｄ８との位相を比較する。尚、遅延ブロック５０〜５８の遅延量は、レプリカ２０２による遅延量を考慮した遅延量に設定されているため、回路面積が過度に増加して過電流が発生されることはない。
【０１０２】
このように、ディジタル動作モード終了後のアナログ動作モード時には、レプリカ２０２の位置をマルチプレクサ部２０９の後段に変更し、選択された遅延クロック信号をレプリカ２０２を介して出力することで、所望のネガティブ遅延量を有する遅延入力クロック信号ＣＬＫｉｎ’を得ることができる。
【０１０３】
このとき、レプリカ２０２の移動前とレプリカ２０２の移動後の１サイクル遅延量を比較すると、図１２に示すように、移動前の１サイクル遅延量はｔreplica（レプリカ２０２による遅延量）＋ｔdelay（遅延ブロックアレイ２０５による遅延量）であり、移動後の１サイクル遅延量はｔdelay＋ｔreplicaであるため、同じ遅延量になる。
【０１０４】
シミュレーションの結果、連結された負荷の差により遅延量が少し追加されるが、アナログ動作モード時に、遅延クロック信号Ｄ２、すなわち、遅延入力クロック信号ＣＬＫｉｎ’の位相を入力クロック信号ＣＬＫｉｎに一致させて、電圧ＶＢＮにより遅延量を制御するため、種々の特性に特別な影響を与えることはない。
【０１０５】
▲３▼アナログ動作モード時の動作
アナログモード制御部３００は、前記ディジタル制御部２００から選択された遅延クロック信号Ｄ２（遅延入力クロック信号ＣＬＫｉｎ’）の位相を入力クロック信号ＣＬＫｉｎの位相に一致させるチューニング動作を行う。
【０１０６】
ディジタルロッキングされて、マルチプレクサ制御部２０６からローレベルのロッキング検出信号が出力されると、図２に示した制御電圧転換スイッチ２０４の伝送ゲートＴＧ１０，ＴＧ１２はターンオフされ、伝送ゲートＴＧ１１はターンオンされて、入力ライン１１と出力ライン１３とが電気的に接続される。よって、図１３に示したように、制御電圧ＶＣＴとして差動増幅器３０５の出力電圧ＶＢＮが遅延ブロック５０〜５８に入力される。
【０１０７】
そして、遅延器３０２は、ロッキング検出信号が入力されて２サイクル後にイネーブル信号ＥＮ２を出力して、位相検出器３０３を動作させる。位相検出器３０３は、入力クロック信号ＣＬＫｉｎとレプリカ２０２を通過した遅延クロック信号Ｄ２（遅延入力クロック信号ＣＬＫｉｎ’）の位相差を検出して、遅延クロック信号Ｄ２の位相が入力クロック信号ＣＬＫｉｎの位相よりも早い場合は、パルス信号ＤＮの幅をパルス信号ＵＰの幅より大きくし、遅い場合は、パルス信号ＵＰの幅をパルス信号ＤＮの幅よりも大きくさせる。
【０１０８】
アナログ動作モードの初期には、遅延クロック信号Ｄ２の位相が入力クロック信号ＣＬＫｉｎの位相より常時遅くなるため、図１３に示したように、位相検出器３０３は、パルス信号ＵＰの幅をパルス信号ＤＮの幅よりも大きくして、チャージポンプ３０４の駆動能力を弱化させる。従って、差動増幅器３０５の出力電圧ＶＢＮ（Ｖｔｎ〜ＶＣＣ）が低下され、それにより、制御電圧ＶＣＴが低下されて、各遅延ブロック５０〜５８のＮＭＯＳトランジスタが弱くターンオンされるため、キャパシタＦＥＴにかかる負荷が低減されて、各インバータの遅延量が低減される。
【０１０９】
その後、このような過程を繰り返して、入力クロック信号ＣＬＫｉｎの位相と遅延クロック信号Ｄ２の位相が一致すると、位相検出器３０３から出力されるパルス信号ＤＮ，ＵＰの幅が同じになって、チャージポンプ３０４の出力は安定した状態となる。このような状態が、アナログモード制御部３００の最終ロッキング状態である。このとき、マルチプレクサ部２０９から内部クロック信号ＣＬＫｉｎｔとしての遅延クロック信号Ｄ２が出力バッファ（図示されず）に出力される。
【０１１０】
また、動作電圧の変動、外部ノイズの流入及び温度上昇による遅延量の微細変化から位相ずれが生じると、位相検出器３０３は変化をモニタリングしてパルス信号ＤＮ，ＵＰを出力させ、差動増幅器３０５の出力電圧ＶＢＮを調節する。その結果、制御電圧ＶＣＴとしての電圧ＶＢＮにより遅延ブロック５０〜５２の遅延量が可変されて、再び位相は一致する。
【０１１１】
図１３に示したように、アナログ動作モードの際、ロッキングされた遅延ブロック５２及び前段の遅延ブロック５０，５１に、差動増幅器３０５の出力電圧ＶＢＮ（Ｖｔｎ〜ＶＣＣ）がそれぞれ入力されるが、３段の遅延ブロック５０〜５２を全て動作させると、各遅延ブロック５０〜５２の遅延量が大きくなるため、ノイズなどによる影響が増大されることがある。
【０１１２】
このような問題を解決するため、本発明に係る第２実施形態においては、図１４に示したように、アナログ動作モード時に、遅延ブロック５０，５１にはディジタル動作モード時の電圧ＶＣＥ（ＶＣＣ−Ｖｔｐ）を印加し、遅延ブロック５２には差動増幅器３０５の出力電圧ＶＢＮ（Ｖｔｎ〜ＶＣＣ）を印加して、ノイズによる影響を低減している。
【０１１３】
このとき、前記制御電圧転換スイッチ２０４では、スイッチＳＷ１がロッキング検出信号の代わりに選択信号ＳＥＬをスイッチングするため、ディジタル動作モードの際に、ハイレベルのロッキング検出信号により遅延ブロック５０〜５８に電圧ＶＣＥ（ＶＣＣ−Ｖｔｐ）の制御電圧ＶＣＴが印加され、遅延ブロック５２がロッキングされると、ローレベル及びハイレベルの選択信号ＳＥＬ０，ＳＥＬ１により、遅延ブロック５０，５１には電圧ＶＣＥ（ＶＣＣ−Ｖｔｐ）の制御電圧ＶＣＴが印加され、遅延ブロック５２には差動増幅器３０５の出力電圧ＶＢＮが制御電圧ＶＣＴとして印加される。その結果、前記遅延ブロック５０，５１に印加される制御電圧ＶＣＴは、ディジタル及びアナログ動作モードで、全て電圧ＶＣＥ（ＶＣＣ−Ｖｔｐ）になり、前記遅延ブロック５２の制御電圧ＶＣＴは、ディジタル動作モードでは電圧ＶＣＥ（ＶＣＣ−Ｖｔｐ）、アナログ動作モードでは電圧ＶＢＮ（Ｖｔｎ〜ＶＣＣ）になる。
【０１１４】
また、本発明に係る第３実施形態として、図１５に示したように、遅延ブロック５０の前段にレプリカ２０２の遅延量と同じ遅延量を有する補償遅延ブロック９０を追加接続して、温度及びノイズなどによるレプリカ２０２の過度な遅延量を補償することができる。
【０１１５】
前記補償遅延ブロック９０は、アナログ動作モードでは可変遅延器として動作される。
ディジタル動作モードでは、前記レプリカ２０２の出力が補償遅延器９０で補償されて、遅延ブロック５０〜５８にそれぞれ入力され、アナログ動作モードでは、図１６に示したように、差動増幅器３０５から出力された電圧ＶＢＮ（Ｖｔｎ〜ＶＣＣ）により遅延率が可変されて、前記レプリカ２０２の過度な遅延量を補償することができる。
【０１１６】
また、本発明に係る第４実施形態として、図１７に示したように、第３実施形態と同様な構成で、アナログ動作モード時に、遅延ブロック５０，５１のみにディジタル動作モード時の電圧ＶＣＥ（ＶＣＣ−Ｖｔｐ）による制御電圧ＶＣＴを印加し、遅延ブロック５２には差動増幅器３０５の出力電圧ＶＢＮ（Ｖｔｎ〜ＶＣＣ）による制御電圧ＶＣＴを印加することにより、ノイズによる影響を低減することができる。
【０１１７】
このとき、制御電圧転換スイッチ２０４のスイッチング動作は、第２実施形態と同様に行われる。
本発明では、説明の便宜上、遅延ブロックアレイ２０５は９段の遅延ブロックを備えるものとして示しているが、遅延ブロック数を変えて構成することもできる。
【０１１８】
尚、本発明は、上述した実施の形態に限定されるものでなく、請求範囲を外れない限り多様な形態に変更して使用することができる。
【０１１９】
【発明の効果】
以上説明したように、本発明に係るアナログ混用ディジタルＤＬＬにおいては、複数の遅延ブロックを用いることができるため、広帯域周波数動作が可能となり、動作電圧の変動、外部ノイズの流入及び温度上昇による遅延量の微細な変化を調節し得るという効果がある。
【０１２０】
また、ロッキングされた遅延ブロックの後段の遅延ブロックはディスエーブルさせるので、広帯域周波数動作の際、マルチロッキングを防止でき、電流の消耗を低減し得るという効果がある。
【０１２１】
また、ロッキング後のアナログ動作モードでは、レプリカの位置をマルチプレクサ部の後段に変更するので、回路面積及び電流の消耗を減少し得るという効果がある。
【０１２２】
また、入力クロック信号より位相が遅い１つの遅延クロック信号を選択するため、外部クロック信号を用いて所望の内部クロック信号を迅速に発生し得るという効果がある。
【０１２３】
さらに、レプリカの過度な遅延量を補償し、ロッキング動作終了後、遅延ブロックに対して制御電圧を変化させて印加させるので、優れたジッタ特性及び大きいノイズ耐性（immunity）を図り得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るアナログ混用ディジタルＤＬＬの一実施形態を示したブロック図である。
【図２】図１の制御電圧転換スイッチの一例を示した回路図である。
【図３】図１の遅延ブロックアレイの一例を示したブロック図である。
【図４】図３の各遅延ブロックを示した回路図である。
【図５】制御電圧に対する分路コンデンサＦＥＴの遅延特性を示したグラフである。
【図６】図１の回路のディジタル動作モード時のレプリカの位置を説明した図面である。
【図７】入力クロック信号の遅延と遅延クロック信号のロッキング動作を説明するための信号波形図である。
【図８】図１のマルチプレクサ制御部の一例を示した回路図である。
【図９】図１の選択信号発生部の一例を示した回路図である。
【図１０】図１のマルチプレクサ部の一例を示した回路図である。
【図１１】図１の回路のアナログ動作モード時のレプリカの移動位置を説明した図面である。
【図１２】図１の回路におけるレプリカ移動前及びレプリカ移動後の１サイクル遅延量を示した波形図である。
【図１３】図１のアナログ動作モードを説明するための概略ブロック図である。
【図１４】本発明の第２実施形態に係るアナログ混用ディジタルＤＬＬの動作を説明するための概略ブロック図である。
【図１５】本発明の第３実施形態に係るアナログ混用ディジタルＤＬＬのディジタル動作モードを説明するための概略ブロック図である。
【図１６】図１５の回路のアナログ動作モードを説明するための概略ブロック図である。
【図１７】本発明の第４実施形態に係るアナログ混用ディジタルＤＬＬのアナログ動作モードを説明するための概略ブロック図である。
【図１８】従来のアナログ混用ディジタルＤＬＬを示したブロック図である。
【符号の説明】
１００：入力バッファ
２００：ディジタルモード制御部
２０１，２０３：レプリカ移動スイッチ
２０２：レプリカ
２０４：制御電圧転換スイッチ
２０５：遅延ブロックアレイ
２０６：マルチプレクサ制御部
２０７：パルス発生部
２０８：選択信号発生部
２０９：マルチプレクサ部
２１０：リセット信号発生部
３００：アナログモード制御部
３０１：分周器
３０２：遅延器
３０３：位相検出器
３０４：チャージポンプ
３０５：差動増幅器
【図１】
0004337108.tif 000002
【図２】
0004337108.tif 000003
【図３】
0004337108.tif 000004
【図４】
0004337108.tif 000005
【図５】
0004337108.tif 000006
【図６】
0004337108.tif 000007
【図７】
0004337108.tif 000008
【図８】
0004337108.tif 000009
【図９】
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【図１０】
0004337108.tif 000011
【図１１】
0004337108.tif 000012
【図１２】
0004337108.tif 000013
【図１３】
0004337108.tif 000014
【図１４】
0004337108.tif 000015
【図１５】
0004337108.tif 000016
【図１６】
0004337108.tif 000017
【図１７】
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【図１８】
0004337108.tif 000019