【手続補正書】
【提出日】平成25年9月17日(2013.9.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の基板部分上に集積回路（ＩＣ）として形成されて、第２の基板部分上に形成された別のＩＣと交換されたデータにおける送信エラーを検出する物理インタフェースであって、
着信符号化データビットを受信するように構成された入力ポートの第１の部分集合と、着信復号化データビットを前記別のＩＣに送信するように構成された出力ポートの第１の部分集合とを含む複数の入力ポート及び出力ポートと、
前記複数の入力ポート及び出力ポートの間に結合された１つ又はそれよりも多くのエラー・リカバリー・モジュールと、
を含み、
前記１つ又はそれよりも多くのエラー・リカバリー・モジュールの第１のエラー・リカバリー・モジュールは、前記第１の部分集合の入力ポートの少なくとも１つと前記第１の部分集合の出力ポートの少なくとも１つとの間に結合されている、
ことを特徴とする物理インタフェース。
【請求項２】
前記第１のエラー・リカバリー・モジュールは、前記着信符号化データビット内のエラーを検出して前記エラーを訂正するアクションを開始するように構成された物理層（ＰＨＹ）復号器を含むことを特徴とする請求項１に記載の物理インタフェース。
【請求項３】
前記ＰＨＹ復号器は、Ｎ＋２ビット／Ｎビット復号器である、請求項２に記載の物理インタフェース。
【請求項４】
前記複数の入力ポート及び出力ポートは、発信未符号化データビットを前記別のＩＣから受信するように構成された入力ポートの第２の部分集合と、発信符号化データビットを送信するように構成された出力ポートの第２の部分集合とを含み、
前記１つ又はそれよりも多くのエラー・リカバリー・モジュールの第２のエラー・リカバリー・モジュールは、前記第２の部分集合の入力ポートの少なくとも１つと前記第２の部分集合の出力ポートの少なくとも１つとの間に結合され、前記第２のエラー・リカバリー・モジュールは、前記発信符号化データビットに対するエラー検出コードを発生させるように構成されたＰＨＹ符号器を含む、
ことを特徴とする請求項２に記載の物理インタフェース。
【請求項５】
前記ＰＨＹ符号器は、Ｎビット／Ｎ＋２ビット符号器であり、前記別のＩＣはコアＩＣである、請求項４に記載の物理インタフェース。
【請求項６】
前記別のＩＣはメモリＩＣであり、前記出力ポートの前記第１の部分集合は前記メモリＩＣのアドレスバス入力に接続されてアドレスビットとして前記着信符号化データビットを通信し、前記入力ポートの前記第２の部分集合は前記メモリＩＣのデータバス出力に接続されてメモリデータビットとして前記発信符号化データビットを通信する、請求項４に記載の物理インタフェース。
【請求項７】
前記第１のＩＣはメモリコントローラである、請求項６に記載の物理インタフェース。
【請求項８】
前記第１の基板部分はさらに入出力（Ｉ／Ｏ）リングを含んでおり、このＩ／Ｏリングに前記物理インタフェースが形成されており、前記第１の基板部分及び第２の基板部分は同じ基板上にある、請求項１に記載の物理インタフェース。
【請求項９】
前記第１の基板部分及び第２の基板部分は、システムオンチップ（ＳＯＣ）の一部として形成されている、請求項８に記載の物理インタフェース。
【請求項１０】
物理インタフェースを含み、第１の集積回路（ＩＣ）として形成された第１の基板部分と、
第２のＩＣを含む第２の基板部分と、ここで、前記第１のＩＣは前記第２のＩＣと交換されるデータにおける送信エラーを検出するようにされており、
を含む装置であって、前記物理インタフェースは、
着信符号化データビットを受信するように構成された入力ポートの第１の部分集合と、着信復号化データビットを前記別のＩＣに送信するように構成された出力ポートの第１の部分集合とを含む複数の入力ポート及び出力ポートと、
前記複数の入力ポート及び出力ポートの間に結合された１つ又はそれよりも多くのエラー・リカバリー・モジュールと、
を含み、
前記１つ又はそれよりも多くのエラー・リカバリー・モジュールの第１のエラー・リカバリー・モジュールは、前記第１の部分集合の入力ポートの少なくとも１つと前記第１の部分集合の出力ポートの少なくとも１つとの間に結合されている、
ことを特徴とする装置。
【請求項１１】
前記第１のエラー・リカバリー・モジュールは、前記着信符号化データビット内のエラーを検出して前記エラーを訂正するアクションを開始するように構成された物理層（ＰＨＹ）復号器を含むことを特徴とする請求項１０に記載の装置。
【請求項１２】
前記ＰＨＹ復号器は、Ｎ＋２ビット／Ｎビット復号器である、請求項１１に記載の装置。
【請求項１３】
前記複数の入力ポート及び出力ポートは、発信未符号化データビットを前記別のＩＣから受信するように構成された入力ポートの第２の部分集合と、発信符号化データビットを送信するように構成された出力ポートの第２の部分集合とを含み、
前記１つ又はそれよりも多くのエラー・リカバリー・モジュールの第２のエラー・リカバリー・モジュールは、前記第２の部分集合の入力ポートの少なくとも１つと前記第２の部分集合の出力ポートの少なくとも１つとの間に結合され、前記第２のエラー・リカバリー・モジュールは、前記発信符号化データビットに対するエラー検出コードを発生させるように構成されたＰＨＹ符号器を含む、
ことを特徴とする請求項１１に記載の装置。
【請求項１４】
前記ＰＨＹ符号器は、Ｎビット／Ｎ＋２ビット符号器であり、前記別のＩＣはコアＩＣである、請求項１３に記載の装置。
【請求項１５】
前記別のＩＣはメモリＩＣであり、前記出力ポートの前記第１の部分集合は前記メモリＩＣのアドレスバス入力に接続されてアドレスビットとして前記着信符号化データビットを通信し、前記入力ポートの前記第２の部分集合は前記メモリＩＣのデータバス出力に接続されてメモリデータビットとして前記発信符号化データビットを通信する、請求項１３に記載の装置。
【請求項１６】
前記第１のＩＣはメモリコントローラである、請求項１５に記載の装置。
【請求項１７】
前記第１の基板部分はさらに入出力（Ｉ／Ｏ）リングを含んでおり、このＩ／Ｏリングに前記物理インタフェースが形成されており、前記第１の基板部分及び第２の基板部分は同じ基板上にある、請求項１０に記載の装置。
【請求項１８】
前記第１の基板部分及び第２の基板部分は、システムオンチップ（ＳＯＣ）の一部として形成されている、請求項１７に記載の装置。
【請求項１９】
第１の基板部分を含む第１の要素であって、前記基板部分が第１の集積回路（ＩＣ）として形成された物理インタフェースを含んでいる第１の要素と、
第２のＩＣを含む第２の基板部分を含む第２の要素であって、前記第１のＩＣが前記第２のＩＣと交換されるデータにおける送信エラーを検出するようにされている第２の要素と、
を含み、前記物理インタフェースは、
着信符号化データビットを受信するように構成された入力ポートの第１の部分集合と、着信復号化データビットを前記別のＩＣに送信するように構成された出力ポートの第１の部分集合とを含む複数の入力ポート及び出力ポートと、
前記複数の入力ポート及び出力ポートの間に結合された１つ又はそれよりも多くのエラー・リカバリー・モジュールと、
を含んでおり、
前記１つ又はそれよりも多くのエラー・リカバリー・モジュールの第１のエラー・リカバリー・モジュールは、前記第１の部分集合の入力ポートの少なくとも１つと前記第１の部分集合の出力ポートの少なくとも１つとの間に結合されている、
ことを特徴とするシステム。
【請求項２０】
前記第１のエラー・リカバリー・モジュールは、前記着信符号化データビット内のエラーを検出して前記エラーを訂正するアクションを開始するように構成された物理層（ＰＨＹ）復号器を含むことを特徴とする請求項１０に記載のシステム。
【請求項２１】
前記複数の入力ポート及び出力ポートは、発信未符号化データビットを前記別のＩＣから受信するように構成された入力ポートの第２の部分集合と、発信符号化データビットを送信するように構成された出力ポートの第２の部分集合とを含み、
前記１つ又はそれよりも多くのエラー・リカバリー・モジュールの第２のエラー・リカバリー・モジュールは、前記第２の部分集合の入力ポートの少なくとも１つと前記第２の部分集合の出力ポートの少なくとも１つとの間に結合され、前記第２のエラー・リカバリー・モジュールは、前記発信符号化データビットに対するエラー検出コードを発生させるように構成されたＰＨＹ符号器を含む、
ことを特徴とする請求項２０に記載のシステム。
【請求項２２】
集積回路（ＩＣ）間でのデータ通信における送信のために物理インタフェースにおけるエラー検出コードを生成する機器であって、  Ｎをデータビットのあらゆる整数を表すものとして、
（１）Ｎ個のアプリケーションデータビットと共に物理インタフェースエラー検出ビットを挿入してＮ＋１個の未符号化データビットを形成し、かつ
（２）前記Ｎ＋１個の未符号化データビットを符号化してＮ＋２個の符号化データビットを生成する、
ように構成されたＮビットからＮ＋２（Ｎビット／Ｎ＋２）ビット物理層（ＰＨＹ）符号器と、
前記物理インタフェースエラー検出ビットを含むエラー検出コードを構成するいくつかのビットを発生するように構成されたエラー検出コード発生器と、
を含むことを特徴とする機器。
【請求項２３】
さらに、前記Ｎ＋２個の符号化データビットをシリアル化してＮ＋２個のシリアルな符号化データビットを生成することによって、エラー検出データビットを他のデータビットと交互配置するよう構成されたシリアライザを含む、請求項２２に記載の機器。
【請求項２４】
さらに、前記Ｎ個のアプリケーションデータビットを含むデータビットの群を記憶する記憶装置を含み、前記エラー検出コード発生器は、データビットの群を検査してエラー検出コードを発生させるよう構成されている、請求項２２に記載の機器。
【請求項２５】
さらに、再送信の要求を受信した時にデータビットの前記群の１つ又はそれよりも多くの部分集合を再送信するよう構成された送信機エラー訂正器を含む、請求項２４に記載の機器。
【請求項２６】
前記Ｎは、８、１２、１８、６４、又は１２８のいずれか１つである請求項２２に記載の機器。