【手続補正書】
【提出日】平成25年5月17日(2013.5.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パワー集積回路（ＩＣ：integrated circuit）デバイスであって、
第１の導電型の基板と、
横型高電圧電界効果トランジスタ（ＨＶＦＥＴ：high-voltage field-effect transistor）とを含み、前記横型ＨＶＦＥＴは、
前記基板に配置された第１のウェル領域を含み、前記第１のウェル領域は、第１の導電型とは逆の第２の導電型であり、前記横型ＨＶＦＥＴの拡張されたドレインを含み、前記横型ＨＶＦＥＴはさらに、
前記第１のウェル領域に配置された第２の導電型の第１のドレイン領域と、
前記基板に配置された第１の導電型の第１のボディ領域とを含み、前記第１のボディ領域は、第１および第２の側方の端縁を有し、前記第２の側方の端縁は前記第１のウェル領域に隣接しており、前記横型ＨＶＦＥＴはさらに、
前記第２の側方の端縁付近において前記第１のボディ領域内に配置された第２の導電型の第１のソース領域と、
前記基板上にわたって配置された第１の絶縁ゲートとを含み、前記第１の絶縁ゲートは、前記第２の側方の端縁から前記第１のソース領域にまで横方向に延在しており、前記横型ＨＶＦＥＴはさらに、
前記第１のソース領域に電気的に接続された第１のソース電極と、
前記第１のドレイン領域に電気的に接続されたドレイン電極とを含み、前記パワーＩＣデバイスはさらに、
前記横型ＨＶＦＥＴに隣接して配置されたセンスＦＥＴを含み、前記センスＦＥＴは、
前記基板に配置された第２の導電型の第２のウェル領域を含み、前記第２のウェル領域は前記センスＦＥＴの拡張されたドレインを含み、前記センスＦＥＴはさらに、
前記第２のウェル領域に配置された第２の導電型の第２のドレイン領域を含み、前記ドレイン電極は前記第２のドレイン領域に電気的に接続されており、前記センスＦＥＴはさらに、
前記基板に配置された第１の導電型の第２のボディ領域を含み、前記第１のボディ領域は第３および第４の側方の端縁を有し、前記第３の側方の端縁は前記第２のウェル領域に隣接しており、前記センスＦＥＴはさらに、
前記第３の側方の端縁付近において前記第２のボディ領域内に配置された第２の導電型の第２のソース領域と、
前記基板上にわたって配置された第２の絶縁ゲートとを含み、前記第２の絶縁ゲートは、前記第３の側方の端縁から前記第２のソース領域まで横方向に延在し、前記センスＦＥＴはさらに、
前記第２のソース領域に電気的に接続された第２のソース電極を含み、前記センスＦＥＴはさらに、
前記基板のうち前記第１のボディ領域と前記第２のボディ領域との間の区域に横方向に配置された第２の導電型の第３のウェル領域を含み、センス抵抗器が、前記第３のウェル領域において間隔をあけて配置された第１のコンタクト領域と第２のコンタクト領域との間に形成され、前記第１のソース電極は、前記第１のコンタクト領域に電気的に接続され、前記第２のソース電極は前記第２のコンタクト領域に電気的に接続されており、前記横型ＨＶＦＥＴおよび前記センスＦＥＴがオン状態であれば、前記横型ＨＶＦＥＴを通って流れる第１の電流に比例する電圧電位が前記第２のソース金属層において生成される、パワーＩＣデバイス。
【請求項２】
寄生基板抵抗器が、前記基板において前記第１のボディ領域と前記第２のボディ領域との間に配置され、前記寄生基板抵抗器は、前記センス抵抗器の抵抗よりも少なくとも２５倍大きい値を有している、請求項１に記載のパワーＩＣデバイス。
【請求項３】
前記第１および第２のボディ領域にそれぞれ配置された第１の導電型の第３および第４のコンタクト領域をさらに含み、前記寄生基板抵抗器が前記第１のソース電極と前記第２のソース電極との間で前記センス抵抗器と平行に接続されるように、前記第１のソース電極が前記第３のコンタクト領域と電気的に接触し、前記第２のソース電極が前記第３のコンタクト領域と電気的に接触する、請求項１に記載のパワーＩＣデバイス。
【請求項４】
前記センス抵抗器の抵抗が前記センスＦＥＴのデバイス抵抗の少なくとも４分の１である、請求項１に記載のパワーＩＣデバイス。
【請求項５】
前記センスＦＥＴのデバイス抵抗が前記横型ＨＶＦＥＴのデバイス抵抗よりも少なくとも１０倍大きい、請求項１に記載のパワーＩＣデバイス。
【請求項６】
前記第３のウェル領域が、前記基板の表面において第１の距離だけ前記第２のボディ領域から隔てられている、請求項１に記載のパワーＩＣデバイス。
【請求項７】
第２の距離は前記第１のボディ領域と前記第２のボディ領域とを隔てるものであり、前記第２の距離は前記第１の距離よりも長い、請求項６に記載のパワーＩＣデバイス。
【請求項８】
パワー集積回路（ＩＣ）デバイスであって、
第１の導電型の基板上に形成された横型高電圧電界効果トランジスタ（ＨＶＦＥＴ）を含み、前記横型ＨＶＦＥＴは、第２の導電型のソース領域およびドレイン領域と、ゲートとを有し、前記ソース領域は第１の導電型の第１のボディ領域に配置され、前記ドレイン領域は、第２の導電型の第１のウェル領域に配置され、前記第１のウェル領域は前記横型ＨＶＦＥＴのドリフト領域を形成し、前記パワーＩＣデバイスはさらに、
前記横型ＨＶＦＥＴに隣接して前記基板上に形成された横型センスＦＥＴを含み、前記横型センスＦＥＴは、第２の導電型のソース領域およびドレイン領域と、ゲートとを有し、前記ソース領域は第１の導電型の第２のボディ領域に配置され、前記ドレイン領域は第２の導電型の第２のウェル領域に配置され、前記第２のウェル領域は前記横型センスＦＥＴのドリフト領域を形成し、前記パワーＩＣデバイスはさらに、
前記基板の表面において、前記基板のうち、前記横型ＨＶＦＥＴから第１の距離だけ前記横型センスＦＥＴを隔てている区域を含み、寄生基板抵抗器が、前記横型ＨＶＦＥＴの前記第１のボディ領域と前記横型センスＦＥＴの前記第２のボディ領域との間に形成され、前記横型ＨＶＦＥＴおよび前記横型センスＦＥＴの前記ドレイン領域はともに共通のドレイン電極を共有し、前記横型ＨＶＦＥＴおよび前記横型センスＦＥＴの前記ゲートはともに共通のゲート電極を共有しており、前記パワーＩＣデバイスはさらに、
前記横型ＨＶＦＥＴの第１のソース電極と前記横型センスＦＥＴの第２のソース電極との間に結合されたセンス抵抗器を含み、前記第１および第２のソース電極は、前記センス抵抗器および前記寄生基板抵抗器が平行に結合されるように、前記第１および第２のボディ領域にオーム接続される、パワーＩＣデバイス。
【請求項９】
前記寄生基板抵抗器は、前記センス抵抗器の第２の抵抗よりも少なくとも２０倍大きい第１の抵抗を有する、請求項８に記載のパワーＩＣデバイス。
【請求項１０】
前記第２の抵抗は、前記横型センスＦＥＴの第１のデバイス抵抗の少なくとも４分の１である、請求項９に記載のパワーＩＣデバイス。
【請求項１１】
前記第１のデバイス抵抗は、前記横型ＨＶＦＥＴおよび前記横型センスＦＥＴがオン状態である場合に、前記横型ＨＶＦＥＴを通って流れる電流に比例する電圧電位が前記第２のソース電極において生成されるように、前記横型ＨＶＦＥＴの第２のデバイス抵抗よりも少なくとも１０倍大きい、請求項８に記載のパワーＩＣデバイス。
【請求項１２】
前記センス抵抗器が、前記基板の前記区域に配置された第３のウェル領域に形成される、請求項８に記載のパワーＩＣデバイス。
【請求項１３】
前記センス抵抗器は、前記基板のうち異なる区域に配置された第３のウェル領域に形成される、請求項８に記載のパワーＩＣデバイス。
【請求項１４】
前記第３のウェル領域は、第１および第２の側方の境界を有し、前記第１の側方の境界は前記第１のボディ領域に隣接し、前記第２の側方の境界は前記第２のボディ領域から第２の距離をあけて形成される、請求項１２に記載のパワーＩＣデバイス。
【請求項１５】
前記第２の距離は少なくとも５μｍである、請求項１４に記載のパワーＩＣデバイス。
【請求項１６】
前記第１の距離は５０μｍから１００μｍの間である、請求項８に記載のパワーＩＣデバイス。
【請求項１７】
前記第１および第２のウェル領域の各々のドーピング濃度は、前記基板のドーピング濃度よりも少なくとも１００倍高い、請求項８に記載のパワーＩＣデバイス。
【請求項１８】
前記第１、第２および第３のウェル領域の各々のドーピング濃度は、前記基板のドーピング濃度よりも少なくとも１００倍高い、請求項１２に記載のパワーＩＣデバイス。
【請求項１９】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項８に記載のパワーＩＣデバイス。
【請求項２０】
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、請求項８に記載のパワーＩＣデバイス。
【請求項２１】
パワー集積回路（ＩＣ）デバイスであって、
第１の導電型の基板に配置された横型高電圧電界効果トランジスタ（ＨＶＦＥＴ）を含み、前記横型ＨＶＦＥＴは、
第１の導電型とは逆の第２の導電型の第１のウェル領域と、
第２の導電型の第１のドレイン領域とを含み、前記第１のドレイン領域は前記第１のウェル領域に形成され、前記第１のウェル領域は前記横型ＨＶＦＥＴのドリフト領域を含み、前記横型ＨＶＦＥＴはさらに、
前記第１のウェル領域に隣接する第１の導電型の第１のボディ領域と、
前記第１のボディ領域に配置された第２の導電型の第１のソース領域と、
前記第１のソース領域に隣接して前記第１のボディ領域に配置された第１の導電型の第１のコンタクト領域と、
前記基板上にわたって配置された第１の絶縁ゲートとを含み、前記第１の絶縁ゲートは、前記第１のソース領域から前記第１のウェル領域上にまで横方向に延在し、前記パワーＩＣデバイスはさらに、
前記横型ＨＶＦＥＴを通って流れる電流のごく一部を検知するための横型センス電界効果トランジスタ（ＦＥＴ）デバイスを含み、前記横型センスＦＥＴは前記横型ＨＶＦＥＴに隣接して前記基板に配置されており、前記横型センスＦＥＴは、
第２の導電型の第２のウェル領域を含み、前記第２のウェル領域は前記センスＦＥＴの拡張されたドレインを含み、前記横型センスＦＥＴはさらに、
前記第２のウェル領域に配置された第２の導電型の第２のドレイン領域を含み、前記第２のドレイン領域は前記第１のドレイン領域に電気的に結合されており、前記横型センスＦＥＴはさらに、
第１の導電型の第２のボディ領域を含み、前記第２のボディ領域は第１および第２の側方の境界を有し、前記第１の側方の境界は前記第２のウェル領域に隣接し、前記基板の区域が、前記基板の表面において、前記横型ＨＶＦＥＴの前記第１のボディ領域から第１の距離だけ前記第２の側方の境界を隔てており、前記横型センスＦＥＴはさらに、
前記第２のボディ領域内に配置された第２の導電型の第２のソース領域と、
前記第２のボディ領域内において前記第２のソース領域に隣接して配置された第１の導電型の第２のコンタクト領域と、
前記基板上にわたって配置された第２の絶縁ゲートとを含み、前記第２の絶縁ゲートは、前記第２のソース領域から前記第２のウェル領域上にまで横方向に延在し、前記第２の絶縁ゲートは前記第１の絶縁ゲートに電気的に結合されており、前記横型センスＦＥＴはさらに、
前記区域に配置された第２の導電型の第３のウェル領域を含み、第１および第２のコンタクトを有するセンス抵抗器が前記第３のウェル領域に形成され、前記第１のコンタクトは前記第１のソース領域に電気的に結合され、前記第２のコンタクトは前記第２のソース領域に電気的に結合される、パワーＩＣデバイス。
【請求項２２】
前記第１のソース領域と前記第１のコンタクト領域とを電気的に接続する第１のソース電極と、
前記第２のソース領域と前記第２のコンタクト領域とを電気的に接続する第２のソース電極とを含み、前記横型ＨＶＦＥＴおよび前記横型センスＦＥＴがオン状態である場合に、前記横型ＨＶＦＥＴを通って流れる電流に比例する電圧電位が前記第２のソース電極において生成される、請求項２１に記載のパワーＩＣデバイス。
【請求項２３】
寄生基板抵抗器が、前記基板において前記第１のボディ領域と第２のボディ領域との間に形成される、請求項２２に記載のパワーＩＣデバイス。
【請求項２４】
前記寄生基板抵抗器は、前記第１のソース電極と第２のソース電極との間において前記センス抵抗器と平行に電気的に結合され、前記寄生基板抵抗器は、前記センス抵抗器の抵抗よりも少なくとも２５倍大きい抵抗値を有する、請求項２３に記載のパワーＩＣデバイス。
【請求項２５】
前記センス抵抗器の抵抗値は、前記横型センスＦＥＴのデバイス抵抗の少なくとも４分の１である、請求項２１に記載のパワーＩＣデバイス。
【請求項２６】
前記横型センスＦＥＴのデバイス抵抗は、前記横型ＨＶＦＥＴのデバイス抵抗よりも少なくとも１０倍大きい、請求項２５に記載のパワーＩＣデバイス。
【請求項２７】
前記第１のボディ領域と前記第２のボディ領域とが、前記第１の距離よりも少なくとも８倍長い第２の距離だけ隔てられる、請求項２１に記載のパワーＩＣデバイス。
【請求項２８】
前記第１のドレイン領域と前記第２のドレイン領域とを電気的に接続するドレイン電極をさらに含む、請求項２１に記載のパワーＩＣデバイス。
【請求項２９】
前記第１、第２および第３のウェル領域の各々のドーピング濃度は、前記寄生基板抵抗器の抵抗値が前記センス抵抗器の抵抗値よりも大きくなるように、前記基板のドーピング濃度よりも少なくとも１００倍高い、請求項２１に記載のパワーＩＣデバイス。
【請求項３０】
パワー集積回路（ＩＣ：integrated circuit）デバイスであって、
第１の導電型の基板と、横型高電圧電界効果トランジスタ（ＨＶＦＥＴ：high-voltage field-effect transistor）とを含み、前記横型ＨＶＦＥＴは、第１の導電型とは逆の第２の導電型の第１のウェル領域に配置された第１のドレイン領域と、第１の導電型の第１のボディ領域に配置された第１のソース領域と、前記第１のソース領域に電気的に接続された第１のソース電極とを含み、前記パワーＩＣデバイスはさらに、
前記横型ＨＶＦＥＴから横方向に間隔をあけて配置されたセンスＦＥＴを含み、前記センスＦＥＴは、第２の導電型の第２のウェル領域に配置された第２のドレイン領域と、第１の導電型の第２のボディ領域に配置された第２のソース領域と、前記第２のソース領域に電気的に接続された第２のソース電極とを含み、前記パワーＩＣデバイスはさらに、
前記基板のうち前記第１のボディ領域と前記第２のボディ領域との間の区域に横方向に配置された第２の導電型の第３のウェル領域を含み、センス抵抗器が、前記第３のウェル領域において間隔をあけて配置された第１のコンタクト領域と第２のコンタクト領域との間に形成され、前記第１のソース電極は、前記第１のコンタクト領域に電気的に接続され、前記第２のソース電極は前記第２のコンタクト領域に電気的に接続されており、前記横型ＨＶＦＥＴおよび前記センスＦＥＴがオン状態であれば、前記横型ＨＶＦＥＴを通って流れる第１の電流に比例する電圧電位が前記第２のソース電極において生成される、パワーＩＣデバイス。
【請求項３１】
パワー集積回路（ＩＣ）デバイスであって、
基板と、前記基板に配置された横型高電圧電界効果トランジスタ（ＨＶＦＥＴ）とを含み、前記横型ＨＶＦＥＴは、ソース領域およびドレイン領域と、ゲートとを有し、前記ソース領域は第１のボディ領域に配置され、前記パワーＩＣデバイスはさらに、
前記横型ＨＶＦＥＴに隣接して前記基板に配置された横型センスＦＥＴを含み、前記横型センスＦＥＴはソース領域およびドレイン領域と、ゲートとを有し、前記横型センスＦＥＴの前記ソース領域は第２のボディ領域に配置され、前記横型センスＦＥＴは、前記基板の表面において、前記横型ＨＶＦＥＴから第１の距離だけ横方向に隔てられており、前記パワーＩＣデバイスはさらに、
前記横型ＨＶＦＥＴの前記第１のボディ領域と前記横型センスＦＥＴの前記第２のボディ領域との間に形成された寄生基板抵抗器と、
前記横型ＨＶＦＥＴの第１のソース電極と前記横型センスＦＥＴの第２のソース電極との間に結合されたセンス抵抗器とを含み、前記第１および第２のソース電極は、前記センス抵抗器および前記寄生基板抵抗器が平行に結合されるように、前記第１および第２のボディ領域にオーム接続される、パワーＩＣデバイス。