(57)【特許請求の範囲】
【請求項１】
高耐圧で、オン抵抗が低い、オフセットドレイン型ＭＯＳトランジスタを有する半導体装置であって、
当該トランジスタは、
第１導電型の基板と、
当該第１導電型の基板に接して形成された、第２導電型のエピタキシャル層と、
当該第２導電型のエピタキシャル層に形成された、第１導電型の第１ウェルと、
前記第２導電型のエピタキシャル層に、前記第１導電型の第１ウェルと並列し、一端が前記第１導電型の第１ウェルの一端と接合して形成された、第２導電型の第２ウェルと、
前記第２ウェルにドリフト層を形成し、前記第２ウェルの一部が露出するように、前記第２ウェルの表面領域に、ゲート絶縁膜の厚さより厚く、前記第１ウェルと前記第２ウェルとが接合する面から所定の距離まで形成された、ドリフト層形成用絶縁層と、
前記第２ウェルの表面領域に、前記ドリフト層形成用絶縁層が形成されない部分に規定された、第２導電型ドレイン領域と、
前記第１ウェルの表面領域に、前記接合面に隣接する当該第１ウェルの表面が露出される部分に続けて、前記接合面から離間する方向に、並列し、かつ、接して形成された、第２導電型ソース領域と、第１導電型の第１ウェル電位取出領域と、
前記ドリフト層形成用絶縁層の一端から、前記接合面から離間する方向に、前記エピタキシャル層の表面、および、前記第２導電型ソース領域の表面および前記第１ウェル電位取出領域の表面部分に形成された、第１ゲート絶縁膜と、
前記ドリフト層形成用絶縁層の他端に隣接して連続し、前記ドレイン領域の表面部分に形成された、第２ゲート絶縁膜と、
前記エピタキシャル層の上に形成された前記第１ゲート絶縁膜から前記接合面を越えて前記ドリフト層形成用絶縁層の一部までの第１距離だけ延在して形成された、ゲート電極層と
を有し、
前記ゲート電極層は、前記接合面を越えて前記ドリフト層形成用絶縁層の一部までの第１距離として、当該トランジスタのオン抵抗の値が急激に増加することを示す、前記接合面から２μｍ以上まで、前記ドリフト層形成用絶縁層に延在して形成されており、前記ゲート電極層の前記第２導電型ドレイン領域側の端部から前記第２導電型ドレイン領域までの第２距離を４μｍ以下とした、
半導体装置。
【請求項２】
前記ドリフト層形成用絶縁層は、当該トランジスタを他の素子と電気的に分離する素子分離層として形成されている、
請求項１に記載の半導体装置。
【請求項３】
前記第１、第２ゲート酸化膜の厚さは同じ厚さである、
請求項１または２に記載の半導体装置。
【請求項４】
請求項１〜３のいずれかに記載のトランジスタを含む半導体装置の製造方法であって、
前記第１導電型の基板に、前記第２導電型のエピタキシャル層を形成し、
当該形成された第２導電型のエピタキシャル層に、前記第１導電型の第１ウェルを形成し、
前記第２導電型のエピタキシャル層に、前記第１導電型の第１ウェルと並列し、一端が前記第１導電型の第１ウェルの一端と接合させて、第２導電型の第２ウェルを形成し、
前記第１、第２ウェルの表面に、前記第１、第２ゲート酸化膜を形成し、
前記第２ウェルの表面領域に、前記第１ウェルと前記第２ウェルとが接合する面から所定の距離だけ、前記ドリフト層形成用絶縁層を形成し、
前記第１ウェルの上に形成された前記第１ゲート絶縁膜から前記接合面を越えて前記ドリフト層形成用絶縁層の一部まで延在させて、前記ゲート電極層を形成し、
前記第１ウェルの表面の前記ゲート電極層が形成されていない前記第１ゲート酸化膜を削除して前記第１ウェルの表面を露出させ、前記第２ウェルの表面に形成された前記第２ゲート酸化膜を削除して前記第２ウェルの表面を露出させ、
前記露出された第２ウェルの表面領域で、前記ドリフト層形成用絶縁層が形成されない部分に前記第２導電型ドレイン領域を形成し、前記第１ウェルの露出部に、前記接合面に隣接する当該第１ウェルの表面が露出される部分に続けて、前記接合面から離間する方向に、並列し、かつ、接して、前記第２導電型ソース領域と、前記第１導電型の第１ウェル電位取出領域とを形成し、
前記ゲート電極の形成工程において、前記ゲート電極層は、前記接合面を越えて前記ドリフト層形成用絶縁層の一部までの第１距離として、当該トランジスタのオン抵抗の値が急激に増加することを示す、前記接合面から２μｍ以上まで、前記ドリフト層形成用絶縁層に延在して形成し、前記ゲート電極層の前記第２導電型ドレイン領域側の端部から前記第２導電型ドレイン領域までの第２距離を４μｍ以下とした、
半導体装置の製造方法。
【請求項５】
前記ドリフト層形成用絶縁層は、当該トランジスタを他の素子と電気的に分離する素子分離層を形成する工程において、当該素子分離層の形成と同様に形成する、
請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オフセットドレインを有する高耐圧半導体装置およびその製造方法に関し、特に、ドレイン領域近傍のドリフト領域面におけるキャリア蓄積層の形成が促進され、オン抵抗（ドリフト領域の抵抗）の低減により電流駆動能力が改善された、高い接合降伏電圧および高速性が両立した高耐圧ＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータの普及や家庭用テレビジョンの大型化に伴い、ディスプレイ市場が急速に拡大している。現在のディスプレイ市場においては、高精細度、高輝度、広視野角、高コントラストを有する陰極線管（ＣＲＴ）が最も一般的となっている。しかしながら、陰極線管を大型化すると占有面積および重量の増大が問題となる。そこで、次世代ディスプレイとして、液晶ディスプレイやプラズマディスプレイ等、薄型化および軽量化が可能なフラットパネルディスプレイ（ＦＰＤ）に対する期待が高まっている。
【０００３】
これらのフラットパネルディスプレイにおいては、画素セルへの電界強度を制御する電界駆動基板の製造工程において、プラズマを制御するための数百Ｖの高耐圧を有する電界駆動回路を半導体基板に形成する必要がある。
図２１（ａ）および（ｂ）に従来の高耐圧ＭＯＳトランジスタの基本構造を表した断面図を示す。図２１に示すような高耐圧ＭＯＳトランジスタはＬＯＤ（ＬＯＣＯＳ  ｏｆｆｓｅｔ  ｄｒａｉｎ）型ＬＤ（ｌａｔｅｒａｌ  ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタと呼ばれている。
【０００４】
ＬＯＤ型ＬＤＭＯＳトランジスタにおいては、高い接合降伏電圧（ＢＶds；Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ）を確保するため、ｎ+ 型ドレイン領域８は素子分離層（ＬＯＣＯＳ）５によりｐウェル３から隔てられて形成されている。一方、ｎ+ 型ソース領域６とｐ+ 型ｐウェル電位取り出し領域７はソース電極１３によって短絡されているため、ソース／ドレイン間に逆バイアスが印加されるとｐウェル３とｎ型ドリフト領域２６の接合からｎ型ドリフト領域２６へ空乏層が延びる。このｎ型ドリフト領域２６への空乏層の延びを利用して電界集中を抑制（電界緩和）することにより、トランジスタの耐圧が確保されている。
【０００５】
さらに、図２１に示すトランジスタにおいてはＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅ  Ｆｉｅｌｄ）技術、すなわち、ｐ型基板１とｎ型エピタキシャル層２の接合における表面方向への空乏層の延びを利用した電界緩和によっても高耐圧化が図られている。
ＲＥＳＵＲＦ構造は、ｐｎ接合分離と簡単に組み合わせることが可能であり、また、ドリフト領域長さの調節により耐圧の制御が可能であることから、高耐圧トランジスタの構造として有利である。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の従来の高耐圧半導体装置において、ＢＶdsは通常、トランジスタがオフ状態（ゲート電位ＶG ＝０Ｖ）の耐圧であり、実際にゲートに高電圧が印加された場合の耐圧はそれよりも低下することが知られている。
ゲートに正の高電圧が印加されるとゲート酸化膜１０直下のｐウェル３表面にチャネルが形成される。これと同時に、素子分離層５まで張り出した形状のゲートポリシリコン電極９により、素子分離層５直下のｎ型ドリフト領域２６表面に電子が集中する。
【０００７】
ｎ型ドリフト領域２６に電子が蓄積された状態においては、見かけ上ｐウェル３とｎ型ドリフト領域２６との接合濃度が上がるため、これによりトランジスタの耐圧が低下すると考えられている。
したがって、トランジスタを高耐圧化するには、ｎ型ドリフト領域２６における電子の蓄積を抑制する目的で、ｎ型ドリフト領域２６の不純物濃度を極力下げる必要がある。しかしながら、ｎ型ドリフト領域２６の不純物濃度が下がると、それに伴ってシート抵抗は増加し、オン抵抗が増加することになる。
以上のように、トランジスタの高耐圧化とオン抵抗の低減とは両立させることが困難となっている。
【０００８】
図２１（ｂ）に示すように、トランジスタをオン状態とした場合の抵抗を低減させるため、ｎ型ドリフト領域にｎ型不純物拡散層２６’を形成することによりｎ型ドリフト領域を低抵抗化させた高耐圧ＭＯＳトランジスタもある。この場合、上記のようなゲートに高電圧が印加された場合の耐圧低下は、より顕著になる。
【０００９】
また、ＬＯＤ型ＬＤＭＯＳトランジスタには、耐圧低下を防止するためにｎ型ドリフト領域２６の不純物濃度を下げると、電流駆動能力が制限されるという重大な問題がある。
図２１（ａ）および（ｂ）に示す半導体装置においては、通常、ソース電極１３とドレイン電極１４との間に、ある一定の逆バイアス電圧（ソース・ドレイン間電圧、あるいはドレイン電圧（ＶDS））が印加されている。
【００１０】
ゲートポリシリコン電極９に正電圧が印加されると、ゲート酸化膜１０直下のｐウェル３表面にチャネルが形成され、電子がｎ+ 型ソース領域６からチャネルを通ってｎ型ドリフト領域２６へ流れ、ｎ+ 型ドレイン領域８に到達する。
これに伴い、ドレイン電極１４からソース電極１３へドレイン電流（ＩD ）が流れる。したがって、ゲートポリシリコン電極９に印加する正電圧（ゲート電圧（ＶG ））を大きくすることにより、ドレイン電流（ＩD ）を増加させることができる。
【００１１】
しかしながら、上記のようなＬＯＤ型ＬＤＭＯＳトランジスタは、高耐圧化のためｎ型ドリフト領域２６が低不純物濃度となっており、ｎ型ドリフト領域２６の抵抗成分が大きい。特に、ゲート電圧（ＶG ）が大きいほど接合降伏電圧の降下が顕著になるため、ゲート電圧（ＶG ）を大きくしてもドレイン電流（ＩD ）が増加しなくなる。すなわち、電流駆動能力が制限されるという現象が起こる。
【００１２】
上記のような電流駆動能力の問題について、図２２を参照して説明する。図２２は、図２１に示すような従来構造のＬＯＤ型ＬＤＭＯＳトランジスタの電圧電流特性（静特性）を表したグラフであり、ソース・ドレイン間電圧（ＶDS）−ドレイン電流（ＩD ）特性を、ゲート電圧（ＶG ）をパラメータにプロットしてある。図２２は、ゲート電極が素子分離層上を被覆する長さが１．４μｍの場合の例である。
図２２に示すように、ゲート電圧（ＶG ）が１０Ｖ以上になると、ゲート電圧（ＶG ）を大きくしても、ドレイン電流（ＩD ）の変化量（増加量）が小さくなる。このように、図２２の例では、ゲート電圧（ＶG ）が１０Ｖを超えると電流駆動能力の限界がみられる。
【００１３】
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、ＬＯＣＯＳオフセットドレインを有する高耐圧トランジスタにおいて、ドレイン領域近傍のドリフト領域面におけるキャリア蓄積層の形成を促進させることによりドリフト領域抵抗が低減され、電流駆動能力が改善された、高耐圧と高速性が両立する高耐圧半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明によれば、高耐圧で、オン抵抗が低い、オフセットドレイン型ＭＯＳトランジスタを有する半導体装置であって、
当該トランジスタは、
第１導電型の基板と、当該第１導電型の基板に接して形成された、第２導電型のエピタキシャル層と、当該第２導電型のエピタキシャル層に形成された、第１導電型の第１ウェルと、前記第２導電型のエピタキシャル層に、前記第１導電型の第１ウェルと並列し、一端が前記第１導電型の第１ウェルの一端と接合して形成された、第２導電型の第２ウェルと、前記第２ウェルにドリフト層を形成し、前記第２ウェルの一部が露出するように、前記第２ウェルの表面領域に、ゲート絶縁膜の厚さより厚く、前記第１ウェルと前記第２ウェルとが接合する面から所定の距離まで形成された、ドリフト層形成用絶縁層と、前記第２ウェルの表面領域に、前記ドリフト層形成用絶縁層が形成されない部分に規定された、第２導電型ドレイン領域と、前記第１ウェルの表面領域に、前記接合面に隣接する当該第１ウェルの表面が露出される部分に続けて、前記接合面から離間する方向に、並列し、かつ、接して形成された、第２導電型ソース領域と、第１導電型の第１ウェル電位取出領域と、前記ドリフト層形成用絶縁層の一端から、前記接合面から離間する方向に、前記エピタキシャル層の表面、および、前記第２導電型ソース領域の表面および前記第１ウェル電位取出領域の表面部分に形成された、第１ゲート絶縁膜と、前記ドリフト層形成用絶縁層の他端に隣接して連続し、前記ドレイン領域の表面部分に形成された、第２ゲート絶縁膜と、前記エピタキシャル層の上に形成された前記第１ゲート絶縁膜から前記接合面を越えて前記ドリフト層形成用絶縁層の一部までの第１距離だけ延在して形成された、ゲート電極層とを有し、
前記ゲート電極層は、前記接合面を越えて前記ドリフト層形成用絶縁層の一部までの第１距離として、当該トランジスタのオン抵抗の値が急激に増加することを示す、前記接合面から２μｍ以上まで、前記ドリフト層形成用絶縁層に延在して形成されており、前記ゲート電極層の前記第２導電型ドレイン領域側の端部から前記第２導電型ドレイン領域までの第２距離を４μｍ以下とした、
半導体装置が提供される。
【００１７】
好ましくは、前記ドリフト層形成用絶縁層は、当該トランジスタを他の素子と電気的に分離する素子分離層として形成されている。
【００１８】
好ましくは、前記第１、第２ゲート酸化膜の厚さは同じ厚さである。
【００１９】
また本発明によれば、上記トランジスタを含む半導体装置の製造方法が提供される。
当該製造方法において、前記第１導電型の基板に、前記第２導電型のエピタキシャル層を形成し、当該形成された第２導電型のエピタキシャル層に、前記第１導電型の第１ウェルを形成し、前記第２導電型のエピタキシャル層に、前記第１導電型の第１ウェルと並列し、一端が前記第１導電型の第１ウェルの一端と接合させて、第２導電型の第２ウェルを形成し、前記第１、第２ウェルの表面に、前記第１、第２ゲート酸化膜を形成し、前記第２ウェルの表面領域に、前記第１ウェルと前記第２ウェルとが接合する面から所定の距離だけ、前記ドリフト層形成用絶縁層を形成し、前記第１ウェルの上に形成された前記第１ゲート絶縁膜から前記接合面を越えて前記ドリフト層形成用絶縁層の一部まで延在させて、前記ゲート電極層を形成し、前記第１ウェルの表面の前記ゲート電極層が形成されていない前記第１ゲート酸化膜を削除して前記第１ウェルの表面を露出させ、前記第２ウェルの表面に形成された前記第２ゲート酸化膜を削除して前記第２ウェルの表面を露出させ、前記露出された第２ウェルの表面領域で、前記ドリフト層形成用絶縁層が形成されない部分に前記第２導電型ドレイン領域を形成し、前記第１ウェルの露出部に、前記接合面に隣接する当該第１ウェルの表面が露出される部分に続けて、前記接合面から離間する方向に、並列し、かつ、接して、前記第２導電型ソース領域と、前記第１導電型の第１ウェル電位取出領域とを形成する。
前記ゲート電極の形成工程において、前記ゲート電極層は、前記接合面を越えて前記ドリフト層形成用絶縁層の一部までの第１距離として、当該トランジスタのオン抵抗の値が急激に増加することを示す、前記接合面から２μｍ以上まで、前記ドリフト層形成用絶縁層に延在して形成し、前記ゲート電極層の前記第２導電型ドレイン領域側の端部から前記第２導電型ドレイン領域までの第２距離を４μｍ以下とする。
好ましくは、前記ドリフト層形成用絶縁層は、当該トランジスタを他の素子と電気的に分離する素子分離層を形成する工程において、当該素子分離層の形成と同様に形成する。
【００２０】
本発明の半導体装置の製造方法は、好適には、前記導電体層はポリシリコンからなることを特徴とする。また、本発明の半導体装置の製造方法は、好適には、前記第１導電型はｐ型であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記第２導電型半導体層は、エピタキシャル成長により形成させることを特徴とする。
本発明の半導体装置の製造方法は、好適には、前記絶縁膜は酸化シリコン膜であることを特徴とする。本発明の半導体装置の製造方法は、さらに好適には、前記第１導電型不純物拡散層に拡散させる不純物は、ホウ素であることを特徴とする。本発明の半導体装置の製造方法は、さらに好適には、前記第２導電型不純物拡散層に拡散させる不純物は、リンであることを特徴とする。
【００２１】
上記の本発明の半導体装置の製造方法によれば、例えばポリシリコンからなる導電体層にパターニングを行い、ゲート電極を形成する工程において、ゲート電極が第２導電型半導体層（好適には第２導電型不純物拡散層）を、接合面から少なくとも２μｍ離れた領域まで被覆するようにパターニングを行う。
これにより、ゲート電極直下のドリフト領域表面にキャリア蓄積層が積極的に形成される、ドリフト領域の抵抗が低減された半導体装置を製造することができる。
【００２２】
また、本発明の半導体装置の製造方法を、従来の高耐圧トランジスタ（ＬＯＤ型ＬＤＭＯＳトランジスタ）の製造方法と比較すると、ゲート電極のパターンのみ異なるため、従来の製造方法に新たな装置や製造工程を追加することなく、実施することができる。したがって、本発明の半導体装置の製造方法は、実施が容易であるという利点も有する。
【００２３】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
（実施形態１）
図１は本実施形態の半導体装置の断面図である。図１の半導体装置はＬＯＤ（ＬＯＣＯＳ  ｏｆｆｓｅｔ  ｄｒａｉｎ）型ＬＤ（Ｌａｔｅｒａｌ  ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタであり、ｐ型基板１の上層にｎ型エピタキシャル層２が形成されている。ｎ型エピタキシャル層２の表面にはｐウェル３およびｎウェル４が形成され、ｐウェル３とｎウェル４の接合面からｎウェル４上部に、素子分離層（ＬＯＣＯＳ）５が形成されている。
【００２４】
ｐウェル３の表層にはｎ+ 型ソース領域６およびｐ+ 型ｐウェル電位取り出し領域（バックゲート取り出し領域）７が形成されている。ｎウェル４の表層にはｎ+ 型ドレイン領域８が形成されており、ｎ+ 型ソース領域６とｎ+ 型ドレイン領域８は、素子分離層５により隔てられている。
ポリシリコンからなるゲート電極９は、ｎ+ 型ソース領域６とｎ+ 型ドレイン領域８との間の、ゲート酸化膜１０および素子分離層５の上部に形成されている。
ｎ+ 型ソース領域６およびｎ+ 型ドレイン領域８の上部には、層間絶縁膜１１にコンタクトホール１２が設けられ、ソース電極１３およびドレイン電極１４がそれぞれ形成されている。
【００２５】
上記の本実施形態の半導体装置において、図１に示すように、ｐウェル３とｎウェル４の接合面の位置をＸとする。また、ゲート電極９のｎ+ 型ドレイン領域８近傍にある端部の位置をＹとし、ｎ+ 型ドレイン領域８のゲート電極９近傍にある端部の位置をＺとする。
Ｘ−Ｙ間の距離、すなわち、接合面とゲートポリシリコン電極９端部との距離をａで表し、Ｙ−Ｚ間の距離、すなわち、ｎ+ 型ドレイン領域８とゲートポリシリコン電極９との距離をｂで表すと、本実施形態の半導体装置においてはａが２μｍ以上となっている。また、ゲート長が長い場合には、ｂが４μｍ以内となるようにゲート電極９を形成し、ゲート電極９が第２導電型不純物拡散層（ｎウェル４）を被覆する部分を、十分に確保することが好ましい。
【００２６】
図２に、上記のような本実施形態の半導体装置の電圧電流特性（静特性）を示す。図２は、ドレイン電圧（ＶDS）−ドレイン電流（ＩD ）特性を、ゲート電圧（ＶG ）をパラメータにプロットしたグラフである。
図２は、ゲート電極がｎウェルを被覆する部分（ａ）が５μｍの場合の例である。
【００２７】
図２２に示す従来構造の場合、ゲート電圧（ＶG ）が１０Ｖを超えると、ゲート電圧（ＶG ）を大きくしてもドレイン電流（ＩD ）の変化量（増加量）が小さくなり、電流駆動能力の限界がみられるが、図２に示す本発明の半導体装置の場合には、少なくともゲート電圧（ＶG ）が２０Ｖ以下の範囲で、ゲート電圧（ＶG ）にほぼ比例してドレイン電流（ＩD ）が増加する。
本実施形態の半導体装置は、ドリフト領域表面に蓄積層を積極的に形成することにより、ドリフト領域の抵抗が低減されており、従来構造の半導体装置に比較して電流駆動能力の低下が起きにくい。
【００２８】
また、図２に示す本発明の半導体装置の場合と、図２２に示す従来構造の半導体装置の場合とを比較すると、同一のドレイン電圧（ＶDS）に対し、図２に示す本発明の場合の方が、より大きいドレイン電流（ＩD ）が得られることがわかる。このように、本実施形態の半導体装置においては、接合降伏電圧（ＢＶds）の向上も実現されている。
【００２９】
さらに、図２に示す本発明の半導体装置の場合と、図２２に示す従来構造の半導体装置の場合の波形を比較すると、図２に示す本発明の半導体装置の場合、ドレイン電圧（ＶDS）が増加して、ある一定の値（ピンチオフ点）を超えると、ドレイン電流（ＩD ）は飽和し、ほぼ一定値となる。それに対し、図２２に示す従来構造の半導体装置の場合には、ドレイン電圧（ＶDS）の増加とともにドレイン電流（ＩD ）も漸増する。
これは、ドレイン電圧（ＶDS）の増加により、ドレイン近傍の空乏層幅が増加して、実効的なチャネル長がわずかに減少することに起因している。図２に示す本発明の半導体装置の場合、ドレイン電圧（ＶDS）が大きい領域において、ドレイン電流（ＩD ）の漸増が抑制されており、高耐圧トランジスタとして、より理想的な波形が得られている。
【００３０】
図３に、図１の半導体装置のｎウェル４上部のゲート電極の長さ（ａ）、あるいは、ｎ+ 型ドレイン領域８とゲート電極９の距離（ｂ）を変化させた場合の、オン抵抗（Ｒon；トランジスタが動作状態にあるときのソース・ドレイン間の抵抗）の変化について示す。
図３から、ａが小さい程、あるいはｂが大きい程、オン抵抗（Ｒon）は大きくなることがわかる。特に、ａが２μｍ以下の場合、あるいはｂが４μｍ以上の場合には、オン抵抗（Ｒon）は指数関数的に増大する。
【００３１】
ｎウェル４の表面において、ゲートポリシリコン電極９の直下には、積極的に蓄積層が形成されてドリフト領域の抵抗が低減されるが、ゲートポリシリコン電極９により被覆されない部分では、蓄積層が形成されず高抵抗ドリフト領域となる。したがって、ａが２μｍ以下の場合、あるいはｂが４μｍ以上の場合には、高抵抗ドリフト領域の比率が高くなり、ドレイン電流（ＩD ）の低下が顕著になる。
本実施形態の半導体装置においては、ａを２μｍ以上（例えば、図２の場合は５μｍ）、あるいはｂを４μｍ以内とすることにより、ドリフト領域の抵抗が著しく低減されている。
【００３２】
（実施形態２）
次に、上記の本実施形態の半導体装置の製造方法について、図１および図４〜図２０を参照して説明する。
まず、図４に示すように、ｐ型基板１上に抵抗率５〜１０Ω・ｃｍ程度のｎ型エピタキシャル層２を形成する。ｎ型エピタキシャル層２の膜厚は、要求される耐圧に合わせて、一般的に１００Ｖ当たり１０μｍ程度を目安として決定される。さらに、ｎ型エピタキシャル層２の表面に９００〜１０００℃程度のスチーム酸化により、膜厚６０〜１００ｎｍのＳｉＯ2 膜１５を形成する。
【００３３】
次に、図５に示すように、公知のフォトリソグラフィ技術により、素子分離拡散層形成領域に開口を有するフォトレジスト１７を形成する。フォトレジスト１７をマスクとしてホウ素（Ｂ）あるいはＡｌを１×１０14〜１×１０15／ｃｍ2 程度、イオン注入する。不純物が注入された領域は、後述する工程でアニール化を行うことによりｐ型基板１に接続し、ｐ−ｎ接合分離のための素子分離拡散層１６となる。
【００３４】
次に、図６に示すように、フォトレジスト１７を除去し、公知のフォトリソグラフィ技術により、ｐウェル３形成領域に開口を有するフォトレジスト１８を形成する。フォトレジスト１８をマスクとしてホウ素（Ｂ）を１×１０13〜１×１０14／ｃｍ2 程度、イオン注入する。不純物が注入された領域は、後述する工程でアニール化を行うことによりｐウェル３となる。
【００３５】
次に、図７に示すように、フォトレジスト１８を除去し、公知のフォトリソグラフィ技術により、ｎウェル４形成領域に開口を有するフォトレジスト１９を形成する。フォトレジスト１９をマスクとしてリン（Ｐ）を１×１０13〜１×１０14／ｃｍ2 程度、イオン注入する。不純物が注入された領域は、後述する工程でアニール化を行うことによりｎウェル４となる。
【００３６】
図８に示すように、フォトレジスト１９を除去し、減圧ＣＶＤ法により全面に膜厚８０〜１００ｎｍ程度のＳｉ3 Ｎ4 膜２０を形成する。続いて、１１００〜１２００℃程度の熱処理を行ってアニール化を行い、素子分離拡散層１６、ｐウェル３およびｎウェル４を形成する。これにより、図９に示すような構造となる。
【００３７】
本実施形態の半導体装置において、ｎウェル４はｎ型ドリフト領域として作用する。したがって、ｎウェル４を形成するかわりに、図２１（Ｂ）に示すように、チャネル形成領域にｎ型ドリフト領域としての不純物拡散層を形成することもできる。
本実施形態の半導体装置の製造方法は、例えば、同一基板上にＰＭＯＳ（ｐチャネル型ＭＯＳ）トランジスタを製造する場合に、ＰＭＯＳのｎウェルと製造工程を共有化させ、同一工程でｎウェル４を製造することができる。
【００３８】
また、ｎウェル４を形成しない場合には、高濃度の不純物を含有するｎ+ 型ドレイン領域８と、低不純物濃度のｎ型エピタキシャル層２との間に、急峻な濃度勾配が形成される。このため、ｐ型基板１へ空乏層が拡がりにくくなり、電界集中によるブレークダウンが起こりやすくなる。
本実施形態の半導体装置は、ｎ型エピタキシャル層２の表面に、ｎ型エピタキシャル層２よりも高濃度の不純物を含有するｎウェル４を介して、ｎ+ 型ドレイン領域８を形成する。これにより、ｎ+ 型ドレイン領域８とｐ型基板１の間の電界が緩和されるため、上記のようなブレークダウンが抑制される。
【００３９】
次に、図１０に示すように、アクティブ領域を形成するため、公知のフォトリソグラフィ技術により、アクティブ領域（ソース／ドレイン領域）上にフォトレジスト２１を形成する。フォトレジスト２１をマスクとして公知のエッチング方法、例えば、リアクティブイオンエッチング（ＲＩＥ）によりＳｉ3 Ｎ4 膜２０のエッチングを行う。これにより、アクティブ領域上のＳｉ3 Ｎ4 膜２０のみ残して、Ｓｉ3 Ｎ4 膜２０が除去される。
【００４０】
図１１に示すように、フォトレジスト２１を除去してから、９５０〜１０００℃程度のスチーム酸化を行う。これにより、素子分離領域に膜厚５００〜７００ｎｍ程度の酸化膜からなる素子分離層（ＬＯＣＯＳ）５が形成される。
続いて、ホットリン酸によりＳｉ3 Ｎ4 膜２０を除去する。さらに、フッ酸（ＨＦ）系薬液を用いて、ｎ型エピタキシャル層２表面のＳｉＯ2 膜１５を除去する。
【００４１】
次に、図１２に示すように、９５０〜１０００℃のスチーム酸化を行い、ｎ型エピタキシャル層２の表面に、膜厚２０〜５０ｎｍのゲート酸化膜１０を形成する。続いて、図１３に示すように、ＣＶＤ法により膜厚４００ｎｍ程度のｎ+ 型ポリシリコン層２２を形成する。
その後、図１４に示すように、公知のフォトリソグラフィ技術によりゲート形成領域にフォトレジスト（不図示）を形成し、フォトレジストをマスクとしてｎ+ 型ポリシリコン層２２およびゲート酸化膜１０のエッチングを行うと、ゲートポリシリコン電極９が形成される。
【００４２】
このエッチング工程では、ｐウェル３とｎウェル４の接合面から少なくとも２μｍ離れた領域まで、ｎ+ 型ポリシリコン層２２が素子分離層５を被覆する形状となるように、ゲート電極９の加工を行う。これにより、ゲート電極９に正電圧が印加された場合に、ゲート電極９直下のｎウェル４表面に蓄積層が形成される。一方、素子分離層５下部のｎウェル４は不純物濃度が低く、高抵抗となっているが、蓄積層からの横方向拡散（ｌａｔｅｒａｌ  ｄｉｆｆｕｓｉｏｎ）により、抵抗が低減される。これらの効果により、半導体装置の電流駆動能力が改善される。
【００４３】
次に、図１５に示すように、８００〜９００℃程度のスチーム酸化を行い、ｎ型エピタキシャル層２の表面およびゲート電極９の上部に、膜厚１０〜２０ｎｍ程度の酸化膜（ＳｉＯ2 膜）２３を形成する。
続いて、図１６に示すように、公知のフォトリソグラフィ技術により、ｐ+ 型ｐウェル電位取り出し領域（バックゲート領域）７を形成する領域に開口を有するフォトレジスト２４を形成する。フォトレジスト２４をマスクとして、１×１０15〜１×１０16／ｃｍ2 程度のホウ素（Ｂ）をイオン注入する。その後、フォトレジスト２４を除去する。
【００４４】
次に、図１７に示すように、公知のフォトリソグラフィ技術により、ｎ+ 型ソース領域６およびｎ+ 型ドレイン領域８を形成する領域に開口を有するフォトレジスト２５を形成する。フォトレジスト２５をマスクとして、１×１０15〜１×１０16／ｃｍ2 程度のヒ素（Ａｓ）をイオン注入する。その後、フォトレジスト２５を除去する。
続いて、図１８に示すように、ＣＶＤ法により全面に膜厚６００ｎｍ程度のＳｉＯ2 膜（層間絶縁膜）１１を堆積させる。
【００４５】
その後、図１９に示すように、８５０〜９５０℃程度の熱処理を行って不純物を拡散させ、ｎ+ 型ソース領域６、ｐウェル電位取り出し領域７およびｎ+ 型ドレイン領域８を形成する。
次に、図２０に示すように、公知のフォトリソグラフィ技術により層間絶縁膜１１のソース、ゲート、ドレインの各電極形成領域に開口を有するフォトレジスト（不図示）を形成し、フォトレジストをマスクとして公知のエッチング方法、例えばＲＩＥにより層間絶縁膜１１のエッチングを行ってコンタクトホール１２を形成する。
【００４６】
フォトレジストを除去後、層間絶縁膜１１に形成された各コンタクトホール１２に、ＡｌまたはＴｉ／ＴｉＯＮ／Ｔｉ／Ａｌ−Ｓｉ等、バリアメタル層を含む配線金属層を蒸着させる。その後、公知のフォトリソグラフィ技術およびＲＩＥにより、配線金属層のパターニングを行って、図１に示すように、ソース電極１３およびドレイン電極１４を形成する。
これにより、図１に示す構造の本実施形態の半導体装置が得られる。
【００４７】
上記の本発明の実施形態の半導体装置の製造方法によれば、オフセットドレインを有する高耐圧半導体装置（ＬＯＤ型ＬＤＭＯＳトランジスタ）のゲート電極９を、ｐウェル３とｎウェル４の接合面から少なくとも２μｍ離れた位置までｎウェル４を被覆するように形成する。これにより、ゲート電極９直下のドリフト領域表面に蓄積層が積極的に形成され、ドリフト領域の抵抗が低減された高耐圧トランジスタを製造することが可能となる。
また、本発明の半導体装置の製造方法は、従来の高耐圧トランジスタの製造方法に新たな装置や製造工程を追加する必要がなく、ゲート電極のパターニング（レジストパターン）のみ変更すればよいため、容易に実施することが可能である。
【００４８】
本発明の半導体装置およびその製造方法は、上記の実施の形態に限定されない。例えば、ｐ型基板１の表面領域に、ｐ型素子分離拡散層１６と接続する、ｐ型不純物が拡散されたｐ型埋め込み層を形成して、素子間のｐ−ｎ接合分離を行うこともできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４９】
【発明の効果】
本発明の半導体装置によれば、ドレイン領域近傍のゲート電極直下に蓄積層が積極的に形成され、ドリフト領域の抵抗（オン抵抗）が低減される。これにより、半導体装置の電流駆動能力が改善され、高耐圧と高速動作の両立が可能となる。
また、本発明の半導体装置の製造方法によれば、従来の高耐圧トランジスタの製造方法に新たな装置や製造工程を追加せずに、高耐圧・高速動作が実現された高耐圧トランジスタを製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置の静特性を表すグラフである。
【図３】本発明の半導体装置のゲート電極構造とオン抵抗の相関を表すグラフである。
【図４】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図５】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図６】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図７】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図８】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図９】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１０】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１１】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１２】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１３】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１４】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１５】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１６】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１７】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１８】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１９】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図２０】本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図２１】（ａ）および（ｂ）は従来の半導体装置の断面図である。
【図２２】従来の半導体装置の静特性を表すグラフである。
【符号の説明】
１…ｐ型基板、２…ｎ型エピタキシャル層、３…ｐウェル、４…ｎウェル、５…素子分離層（ＬＯＣＯＳ）、６…ｎ+ 型ソース領域、７…ｐ+ 型ｐウェル電位取り出し領域（バックゲート領域）、８…ｎ+ 型ドレイン領域、９…ゲート電極（ゲートポリシリコン電極）、１０…ゲート酸化膜（ＳｉＯ2 膜）、１１…層間絶縁膜、１２…コンタクトホール、１３…ソース電極、１４…ドレイン電極、１５、２３…酸化膜（ＳｉＯ2 膜）、１６…素子分離拡散層、１７、１８、１９、２１、２４、２５…フォトレジスト、２０…窒化膜（Ｓｉ3 Ｎ4 膜）、２２…ｎ+ 型ポリシリコン層、２６…ｎ型ドリフト領域、２６’…ｎ型ドリフト領域不純物拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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