【手続補正書】
【提出日】平成25年4月19日(2013.4.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力差動対を成す第１の入力信号及び第２の入力信号を差動増幅して、対を成す第１の中間信号及び第２の中間信号を生成する差動増幅部と、
前記第１の中間信号を増幅して第１の出力信号を生成する第１のＡＢ級増幅部と、
前記第２の中間信号を増幅して第２の出力信号を生成する第２のＡＢ級増幅部とを備え、
前記差動増幅部は、前記第１の入力信号を受ける第１の入力トランジスタと、前記第２の入力信号を受ける第２の入力トランジスタと、前記第１の入力トランジスタと直列に接続された第１の負荷素子と、前記第２の入力トランジスタと直列に接続された第２の負荷素子と、前記第１の入力トランジスタおよび前記第２の入力トランジスタに対して共通に設けられた電流源とを含み、
前記第１の出力信号及び前記第２の出力信号は、出力差動対を成し、
前記第１のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第１のフィードバック信号によって調整された基準電圧を基準として前記第１の中間信号を増幅し、
前記第２のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第２のフィードバック信号によって調整された基準電圧を基準として前記第２の中間信号を増幅する、
ことを特徴とする全差動増幅回路。
【請求項２】
入力差動対を成す第１の入力信号及び第２の入力信号を差動増幅して、対を成す第１の中間信号及び第２の中間信号を生成する差動増幅部と、
前記第１の中間信号を増幅して第１の出力信号を生成する第１のＡＢ級増幅部と、
前記第２の中間信号を増幅して第２の出力信号を生成する第２のＡＢ級増幅部とを備え、
前記第１の出力信号及び前記第２の出力信号は、出力差動対を成し、
前記第１のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第１のフィードバック信号によって調整された基準電圧を基準として前記第１の中間信号を増幅し、
前記第２のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第２のフィードバック信号によって調整された基準電圧を基準として前記第２の中間信号を増幅し、
前記第１のＡＢ級増幅部は、
ソースが電源電位に接続され、ドレインから前記第１の出力信号を出力する第１のＰＭＯＳトランジスタと、
ソースがグランド電位に接続され、ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続された第１のＮＭＯＳトランジスタと、
第１の基準信号に対する前記第１の中間信号の差分である第１の信号を前記第１のＰＭＯＳトランジスタのゲートへ伝達する第１の伝達部と、
第２の基準信号に対する前記第１の中間信号の差分である第２の信号を前記第１のＮＭＯＳトランジスタのゲートへ伝達する第２の伝達部と、
前記第１の出力信号及び前記第２の出力信号を受けて、前記第１のフィードバック信号を用いて前記第１の基準信号又は前記第２の基準信号を調整する第１の調整部とを含み、
前記第２のＡＢ級増幅部は、
ソースが電源電位に接続され、ドレインから前記第２の出力信号を出力する第２のＰＭＯＳトランジスタと、
ソースがグランド電位に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタと、
第３の基準信号に対する前記第２の中間信号の差分である第３の信号を前記第２のＰＭＯＳトランジスタのゲートへ伝達する第３の伝達部と、
第４の基準信号に対する前記第２の中間信号の差分である第４の信号を前記第２のＮＭＯＳトランジスタのゲートへ伝達する第４の伝達部と、
前記第１の出力信号及び前記第２の出力信号を受けて、前記第２のフィードバック信号を用いて前記第３の基準信号又は前記第４の基準信号を調整する第２の調整部とを含む、
ことを特徴とする全差動増幅回路。
【請求項３】
前記第１の調整部は、
前記第１の出力信号を一端で受ける第１のコンデンサと、
前記第２の出力信号を一端で受ける第２のコンデンサと、
を含み、
前記第１のコンデンサの他端と前記第２のコンデンサの他端とは、互いに接続されるとともに前記第１の基準信号又は前記第２の基準信号が保持されるべきノードに接続されており、
前記第２の調整部は、
前記第１の出力信号を一端で受ける第３のコンデンサと、
前記第２の出力信号を一端で受ける第４のコンデンサと、
を含み、
前記第３のコンデンサの他端と前記第４のコンデンサの他端とは、互いに接続されるとともに前記第３の基準信号又は前記第４の基準信号が保持されるべきノードに接続されている
ことを特徴とする請求項２に記載の全差動増幅回路。
【請求項４】
前記第１の調整部は、
前記第１の中間信号をサンプリングする期間に前記第１のコンデンサと並列に接続される第５のコンデンサと、
前記第１の中間信号をサンプリングする期間に前記第２のコンデンサと並列に接続される第６のコンデンサとを含み、
前記第５のコンデンサの一端と前記第６のコンデンサの一端とは、互いに接続されるとともに、前記第１の中間信号をホールドする期間に、前記第１の基準信号が供給されるノード又は前記第２の基準信号が供給されるノードに接続されて、
前記第５のコンデンサの他端と前記第６のコンデンサの他端とは、前記第１の中間信号をホールドする期間に前記第１の出力信号及び前記第２の出力信号のコモンレベルを目標値にするために設定されるコモンレベル基準信号に接続され、
前記第２の調整部は、
前記第２の中間信号をサンプリングする期間に前記第３のコンデンサと並列に接続される第７のコンデンサと、
前記第２の中間信号をサンプリングする期間に前記第４のコンデンサと並列に接続される第８のコンデンサとを含み、
前記第７のコンデンサの一端と前記第８のコンデンサの一端とは、互いに接続されるとともに、前記第２の中間信号をホールドする期間に、前記第３の基準信号が供給されるノード又は前記第４の基準信号が供給されるノードに接続され、
前記第７のコンデンサの他端と前記第８のコンデンサの他端とは、前記第２の中間信号をホールドする期間に前記コモンレベル基準信号に接続されている
ことを特徴とする請求項３に記載の全差動増幅回路。
【請求項５】
前記第１の調整部は、
前記第１の中間信号をホールドする期間に前記第１のコンデンサと並列に接続される第５のコンデンサと、
前記第１の中間信号をホールドする期間に前記第２のコンデンサと並列に接続される第６のコンデンサとを含み、
前記第５のコンデンサの一端と前記第６のコンデンサの一端とは、互いに接続されるとともに、前記第１の中間信号をサンプリングする期間に、前記第１の基準信号が供給されるノード又は前記第２の基準信号が供給されるノードに接続され、
前記第５のコンデンサの他端と前記第６のコンデンサの他端とは、前記第１の中間信号をサンプリングする期間に、前記第１の出力信号及び前記第２の出力信号のコモンレベルを目標値にするために設定されるコモンレベル基準信号に接続され、
前記第２の調整部は、
前記第２の中間信号をホールドする期間に前記第３のコンデンサと並列に接続される第７のコンデンサと、
前記第２の中間信号をホールドする期間に前記第４のコンデンサと並列に接続される第８のコンデンサとを含み、
前記第７のコンデンサの一端と前記第８のコンデンサの一端とは、互いに接続されるとともに、前記第２の中間信号をサンプリングする期間に、前記第３の基準信号が供給されるノード又は前記第４の基準信号が供給されるノードに接続され、
前記第７のコンデンサの他端と前記第８のコンデンサの他端とは、前記第２の中間信号をサンプリングする期間に前記コモンレベル基準信号に接続されている
ことを特徴とする請求項３に記載の全差動増幅回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の１つの側面に係る全差動増幅回路は、入力差動対を成す第１の入力信号及び第２の入力信号を差動増幅して、対を成す第１の中間信号及び第２の中間信号を生成する差動増幅部と、前記第１の中間信号を増幅して第１の出力信号を生成する第１のＡＢ級増幅部と、前記第２の中間信号を増幅して第２の出力信号を生成する第２のＡＢ級増幅部とを備え、前記差動増幅部は、前記第１の入力信号を受ける第１の入力トランジスタと、前記第２の入力信号を受ける第２の入力トランジスタと、前記第１の入力トランジスタと直列に接続された第１の負荷素子と、前記第２の入力トランジスタと直列に接続された第２の負荷素子と、前記第１の入力トランジスタおよび前記第２の入力トランジスタに対して共通に設けられた電流源とを含み、前記第１の出力信号及び前記第２の出力信号は、出力差動対を成し、前記第１のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第１のフィードバック信号によって調整された基準電圧を基準として前記第１の中間信号を増幅し、前記第２のＡＢ級増幅部は、前記第１の出力信号及び前記第２の出力信号のコモンモード成分である第２のフィードバック信号によって調整された基準電圧を基準として前記第２の中間信号を増幅する。