【手続補正書】
【提出日】平成25年2月22日(2013.2.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、
基板にゲート金属薄膜を堆積し、パターンニング工程によってゲートラインとゲート電極とのパターンが含まれたパターンを形成するステップと、
第１絶縁層と、透明導電薄膜とを順次堆積し、パターンニング工程によって画素電極のパターンが含まれたパターンを形成するステップと、
第２絶縁層と、半導体層と、ドープ半導体層とを順次堆積し、パターンニング工程によって活性層と、前記画素電極の上方の第２絶縁層に位置する絶縁層ビアーホールとのパターンが含まれたパターンを形成するステップと、
ソース・ドレイン金属薄膜を堆積し、パターンニング工程によってデータラインと、ソース電極と、前記絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、そのドープ半導体層が完全にエッチングされることにより、その下の前記半導体層が露出されるＴＦＴチャネル領域とのパターンが含まれたパターンを形成するステップと、を備えることを特徴とするＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項２】
活性層と、絶縁層ビアーホールとのパターンが含まれたパターンを形成するステップは、
プラズマ強化化学気相蒸着法により、第２絶縁層と、半導体層と、ドープ半導体層とを順次堆積するステップと、
前記ドープ半導体層にホトレジストを塗布するステップと、
ハーフトーンマスク、或いはグレートーンマスクによって露光し、前記ホトレジストを、活性層のパターンが位置する領域に対応するホトレジスト完全保留領域と、絶縁層ビアーホールのパターンが位置する領域に対応するホトレジスト完全除去領域と、活性層のパターン及び絶縁層ビアーホールのパターン以外の領域に対応するホトレジスト半保留領域とに形成し、露光された前記ホトレジストに対して現像処理を行った後、前記ホトレジスト完全保留領域のホトレジストの厚さには変化がなく、前記ホトレジスト完全除去領域のホトレジストは完全に除去され、前記ホトレジスト半保留領域のホトレジストは薄くなるステップと、
第１回のエッチング工程により、前記ホトレジスト完全除去領域のドープ半導体層と、半導体層と、第２絶縁層とを完全にエッチングにより除去し、その中で前記画素電極が露出された前記絶縁層ビアーホールのパターンを形成するステップと、
アッシング工程により、前記ホトレジスト半保留領域のホトレジストを除去し、前記ドープ半導体層を露出するステップと、
第２回のエッチング工程により、前記ホトレジスト半保留領域のドープ半導体層と半導体層を完全にエッチングにより除去し、活性層のパターンを形成するステップと、
残りのホトレジストを剥離するステップと、を備えることを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項３】
データラインと、ソース電極と、ドレイン電極と、ＴＦＴチャネル領域とのパターンが含まれたパターンを形成するステップは、
磁気制御スパッタリング法、或いは熱蒸着法により、ソース・ドレイン金属層を堆積するステップと、
普通のマスクでパターンニング工程によってソース・ドレイン金属層に対してパターニングを行い、データラインと、その一端は活性層に位置し、他端はデータラインに接続するソース電極と、その一端は活性層に位置し、他端は絶縁層ビアーホールを介して画素電極に接続するドレイン電極と、ＴＦＴチャネル領域とのパターンを形成するステップと、を備え、
ソース電極とドレイン電極との間におけるＴＦＴチャネル領域のドープ半導体層は完全にエッチングされ、半導体層は厚さ方向の一部がエッチングされることによってＴＦＴチャネル領域の半導体層を露出させることを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項４】
前記第１絶縁層は高速堆積法によって堆積され、前記第２絶縁層は低速堆積法によって堆積されることを特徴とする請求項１〜３のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項５】
前記高速堆積のＲＦパワーは４５００Ｗ〜７０００Ｗであり、シランの流量は９００ｓｃｃｍ〜１６００ｓｃｃｍであり、且つ前記低速堆積のＲＦパワーは２５００Ｗ〜４０００Ｗであり、シランの流量は５００ｓｃｃｍ〜８００ｓｃｃｍであることを特徴とする請求項４に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項６】
前記ＴＦＴチャネル領域の露出された半導体層に対して酸化処理を行い、前記ドープ半導体層を介して露出された半導体層の表面に酸化層を形成することを特徴とする請求項１〜３のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項７】
前記酸化処理のＲＦパワーは５ＫＷ〜１３ＫＷであり、気圧は１００ｍＴ〜５００ｍＴであり、酸素の流量は１０００ｓｃｃｍ〜４０００ｓｃｃｍであることを特徴とする請求項６に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項８】
ゲートラインと、ゲート電極とのパターンが含まれたパターンが形成されるとともに、ゲートラインと平行して延伸する共通電極ラインも形成され、この共通電極ラインは、その後に形成される画素電極と重なることを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項９】
前記画素電極は前記ゲートラインの一部を覆うことを特徴とする請求項１〜３、或いは請求項８のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項１０】
基板に形成されたゲートラインと、データラインとを備えるＴＦＴ−ＬＣＤアレイ基板であって、
前記ゲートラインとデータラインとは交差して画素領域を画成し、前記画素領域内に画素電極と薄膜トランジスタが形成され、前記ゲートラインとデータラインとの間に第１絶縁層と第２絶縁層が形成され、前記画素電極は前記第１絶縁層と第２絶縁層との間に配置されることを特徴とするＴＦＴ−ＬＣＤアレイ基板。
【請求項１１】
前記第１絶縁層は前記ゲートラインと前記薄膜トランジスタのゲート電極に形成され、前記画素電極は前記第１絶縁層に形成され、前記第２絶縁層は前記画素電極と前記第１絶縁層に形成され、前記第２絶縁層において、前記画素電極に絶縁層ビアーホールが形成され、活性層が第２絶縁層に形成され、且つ前記ゲート電極の上方に位置し、薄膜トランジスタのソース電極の一端は前記活性層に位置し、他端はデータラインに接続し、薄膜トランジスタのドレイン電極の一端は前記活性層に位置し、他端は前記絶縁層ビアーホールを介して画素電極に接続し、前記ソース電極とドレイン電極との間にＴＦＴチャネル領域が形成されることを特徴とする請求項１０に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項１２】
前記活性層は堆積された半導体層とドープ半導体層を備え、前記ＴＦＴチャネル領域において、前記ドープ半導体層は完全にエッチングされ、前記半導体層の厚さ方向の一部がエッチングされることにより、ＴＦＴチャネル領域の半導体層を露出させることを特徴とする請求項１１に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項１３】
前記ＴＦＴチャネル領域において、前記ドープ半導体層を介して露出された半導体層の表面に、酸化処理によって形成された酸化層があることを特徴とする請求項１２に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項１４】
前記画素領域内に、前記画素電極と重なって蓄積コンデンサを構成する共通電極ラインが更に形成されたことを特徴とする請求項１０〜１３のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項１５】
前記画素電極は前記ゲートラインの一部を覆うことを特徴とする請求項１０〜１４のいずれか一項に記載のＴＦＴ−ＬＣＤアレイ基板。