(57)【特許請求の範囲】
【請求項１】
イントラピクチャおよび予測符号化ピクチャからなるＭＰＥＧ画像ストリームを入力する入力手段と、
上記入力手段により入力された上記ＭＰＥＧ画像ストリームの各ピクチャをデコードするデコード手段と、
上記デコード手段に対してデコードの開始を指示する制御手段と、
上記デコード手段のデコード結果を画像メモリに記憶する書き込み手段と、
上記画像メモリより出力画像データを得る読み出し手段と、
上記デコード手段でデコードされたマクロブロックの位置を記憶する記憶手段とを備え、
上記デコード手段は、上記予測符号化ピクチャにイントラスライスまたはイントラマクロブロックが含まれる場合、上記制御手段によりデコードの開始が指示された後、上記イントラピクチャのデコードを待たずに、上記イントラスライスおよび上記イントラマクロブロックのデコードを行うと共に、上記記憶手段の記憶内容に基づいて、参照すべきマクロブロックが既にデコードされているか否かを判断し、参照すべきマクロブロックが既にデコードされているときは、上記画像メモリに記憶されている上記参照すべきマクロブロックのデコード結果を利用して、上記予測符号化ピクチャの非イントラスライスおよび非イントラマクロブロックのデコードを行う
ＭＰＥＧ画像ストリームのデコード装置。
【請求項２】
上記記憶手段は、上記デコードされたマクロブロックの位置を記憶する記憶媒体として、上記画像メモリを使用する
請求項１に記載のＭＰＥＧ画像ストリームのデコード装置。
【請求項３】
イントラピクチャおよび予測符号化ピクチャからなるＭＰＥＧ画像ストリームのデコードの開始を指示するステップと、
上記デコードの開始が指示された後に、上記ＭＰＥＧ画像ストリームの各ピクチャをデコードするステップと、
上記デコードの結果を画像メモリに記憶するステップと、
上記画像メモリより出力画像データを読み出して得るステップと、
デコードされたマクロブロックの位置を上記画像メモリに記憶するステップとを備え、
上記ＭＰＥＧ画像ストリームの各ピクチャをデコードするステップでは、上記予測符号化ピクチャにイントラスライスまたはイントラマクロブロックが含まれる場合、上記デコードの開始が指示された後、上記イントラピクチャのデコードを待たずに、上記イントラスライスおよび上記イントラマクロブロックのデコードを行うと共に、上記画像メモリの記憶内容に基づいて、参照すべきマクロブロックが既にデコードされているか否かを判断し、参照すべきマクロブロックが既にデコードされているときは、上記画像メモリに記憶されている上記参照すべきマクロブロックのデコード結果を利用して、上記予測符号化ピクチャの非イントラスライスおよび非イントラマクロブロックのデコードを行う
ＭＰＥＧ画像ストリームのデコード方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばディジタル放送受信機に使用して好適なＭＰＥＧ画像ストリームのデコード装置およびデコード方法に関する。詳しくは、予測符号化ピクチャにイントラスライスまたはイントラマクロブロックが含まれる場合、デコードの開始が指示された後、イントラピクチャのデコードを待たずに、予測符号化ピクチャのイントラスライスおよびイントラマクロブロックのデコードを行うことによって、出力画像データを素早く得ることを可能にしたＭＰＥＧ画像ストリームのデコード装置等に係るものである。
【０００２】
【従来の技術】
ディジタル放送受信機で取り扱われる画像ストリームとして、ＭＰＥＧ(Moving Picture Experts Group)画像ストリームがある。周知のように、ＭＰＥＧの符号化データは階層構造で表現される。上位層から順に、シーケンス(Sequence)層、ＧＯＰ(Group of Picture)層、ピクチャ(Picture)層、スライス(Slice)層、マクロブロック(MacroBlcck)層、ブロック(Block)層という階層がある。
【０００３】
図５は、シーケンス層およびＧＯＰ層を示している。シーケンス層は、シーケンス・ヘッダで始まり、シーケンス・エンドで終了する。シーケンス層は、１個以上のＧＯＰで構成される。ＧＯＰ層は、ＧＯＰヘッダで始まり、複数個のピクチャで構成される。先頭のピクチャは、必ずＩピクチャ(intra coded picture)になり、それに続いてＰピクチャ(predictive coded picture)やＢピクチャ(bidirectional preditictive coded Picture)が配される。
【０００４】
Ｉピクチャは、フレーム内符号化画像であり、その画像のみで１枚の画像を複合することが可能である。Ｐピクチャは、フレーム間順方向予測符号化画像であり、図６に示すように、前画像との差分を伝送し、デコード装置（復号器）は前画像と差分を加算することで画像をデコード（復号）する。このように、Ｐピクチャは、最初に参照する画像の存在が不可欠で、その画像として上述したＩピクチャ、およびこのＩピクチャを参照することで作られたＰピクチャが使われる。
【０００５】
Ｂピクチャは、双方向予測符号化画像であり、図７に示すように、時間的に前後の２枚の画像との差分を伝送し、デコード装置は前後の２倍の画像と差分を加算することで画像をデコードする。このように２枚の画像を参照することで、Ｐピクチャに比べて差分データを減らすことができる。
【０００６】
図８は、Ｉ，Ｐ，ＢのピクチャからなるＭＰＥＧ画像ストリームの一例を示している。従来、このようなＭＰＥＧ画像ストリームをデコードする場合、Ｉピクチャをデコードしてからそのデコード結果を参照画像としてＰピクチャをデコードし、さらにＢピクチャをデコードする方式をとっている。
【０００７】
図９は、従来のデコード手順を示している。まず、ステップＳＴ１で、デコードを開始し、ステップＳＴ２で、例えば受信バッファより最初のピクチャを読み出し、ステップＳＴ３で、読み出したピクチャがＩピクチャになるまで、ステップＳＴ２，ＳＴ３の動作を繰り返す。
【０００８】
次に、読み出したストリームがＩピクチャになると、ステップＳＴ４，ＳＴ５に進み、読み出したピクチャのタイプに応じて処理を分岐する。読み出したピクチャがＩピクチャであるときは、ステップＳＴ６で、Ｉピクチャに対してデコード処理をし、その後にステップＳＴ７に進む。また、読み出したピクチャがＰピクチャであるときは、ステップＳＴ８で、Ｐピクチャに対して順方向デコード処理をし、その後にステップＳＴ７に進む。さらに、読み出したピクチャがＢピクチャであるときは、ステップＳＴ９で、Ｂピクチャに対して双方向デコード処理をし、その後にステップＳＴ７に進む。
【０００９】
ステップＳＴ７では、デコード結果としての画像データを出力する。そして、ステップＳＴ１０で、次のピクチャの読み出しを行って、その後にステップＳＴ４に戻り、読み出したピクチャに対して、上記したと同様に、ピクチャタイプに応じたデコード処理を行う。
【００１０】
【発明が解決しようとする課題】
上述したように、従来のデコード装置は、あるＭＰＥＧ画像ストリームに対しては、デコードの開始の指示があっても、Ｉピクチャをデコードするまでは、ＰピクチャやＢピクチャをデコードできず、その間ブランキングするなどの方法が取られている。したがって、例えばディジタル放送受信機で、チャネル切り換えがあって、ＭＰＥＧ画像ストリームが切り替わった場合には、ディスプレイへの画像表示が一瞬途切れるという問題点があった。
【００１１】
なお、ＰピクチャやＢピクチャにおいても、小ブロック単位ではイントラ符号化されている場合がある。イントラ符号化とは、そのブロックのみで復号することが可能であり、参照画像を必要としないブロックのことである。
そこで、この発明では、出力画像データを素早く得ることを可能にしたＭＰＥＧ画像ストリームのデコード装置等を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るＭＰＥＧ画像ストリームのデコード装置は、イントラピクチャおよび予測符号化ピクチャからなるＭＰＥＧ画像ストリームを入力する入力手段と、この入力手段により入力されたＭＰＥＧ画像ストリームの各ピクチャをデコードするデコード手段と、このデコード手段に対してデコードの開始を指示する制御手段と、デコード手段のデコード結果を画像メモリに記憶する書き込み手段と、画像メモリより出力画像データを得る読み出し手段と、デコード手段でデコードされたマクロブロックの位置を記憶する記憶手段とを備え、デコード手段は、予測符号化ピクチャにイントラスライスまたはイントラマクロブロックが含まれる場合、制御手段によりデコードの開始が指示された後、イントラピクチャのデコードを待たずに、イントラスライスおよびイントラマクロブロックのデコードを行うと共に、記憶手段の記憶内容に基づいて、参照すべきマクロブロックが既にデコードされているか否かを判断し、参照すべきマクロブロックが既にデコードされているときは、画像メモリに記憶されている参照すべきマクロブロックのデコード結果を利用して、予測符号化ピクチャの非イントラスライスおよび非イントラマクロブロックのデコードを行うものである。
【００１３】
また、この発明に係るＭＰＥＧ画像ストリームのデコード方法は、イントラピクチャおよび予測符号化ピクチャからなるＭＰＥＧ画像ストリームのデコードの開始を指示するステップと、デコードの開始が指示された後に、ＭＰＥＧ画像ストリームの各ピクチャをデコードするステップと、デコードの結果を画像メモリに記憶するステップと、画像メモリより出力画像データを読み出して得るステップと、デコードされたマクロブロックの位置を画像メモリに記憶するステップとを備え、画像データをデコードするステップでは、予測符号化ピクチャにイントラスライスまたはイントラマクロブロックが含まれる場合、デコードの開始が指示された後、イントラピクチャのデコードを待たずに、イントラスライスおよびイントラマクロブロックのデコードを行うと共に、画像メモリの記憶内容に基づいて、参照すべきマクロブロックが既にデコードされているか否かを判断し、参照すべきマクロブロックが既にデコードされているときは、画像メモリに記憶されている参照すべきマクロブロックのデコード結果を利用して、予測符号化ピクチャの非イントラスライスおよび非イントラマクロブロックのデコードを行うものである。
【００１４】
この発明において、例えばディジタル放送受信機でチャネル切り換えがあって、ＭＰＥＧ画像ストリームが切り替わり、その後にデコードの開始が指示された場合、イントラピクチャのデコードを待たずに、予測符号化ピクチャのイントラスライスおよびイントラマクロブロックのデコードが行われる。さらに、参照すべきマクロブロックが既にデコードされているときは、画像メモリに記憶されている参照すべきマクロブロックのデコード結果を利用して、予測符号化ピクチャの非イントラスライスおよび非イントラマクロブロックのデコードが行われる。これにより、例えばチャネル切り換え時に、出力画像データを素早く得ることが可能となり、画像の途切れを短くでき、短時間で次のチャネルの画像を確認できるようになる。
【００１５】
なお、デコードされたマクロブロックの位置を記憶する記憶手段をさらに備え、この記憶手段の記憶内容に基づいて参照すべきマクロブロックが既にデコードされているか否かを判断するようにすることで、参照すべきマクロブロックの有効性を正しく判断でき、誤った参照画像を使用したデコードを行うことを防止できる。例えば、記憶媒体として画像メモリが使用される。すなわち、各マクロブロックのデコード結果の記憶領域の一部がフラグ部として使用され、デコードされていないマクロブロックのフラグ部には実際のデコード結果では得られない値を書き込んでおくものとする。このように、デコードされたマクロブロックの位置を記憶するために画像メモリを使用することで、専用の記憶媒体あるいは記憶領域を設ける必要がなくなる。
【００１６】
また、ディジタル放送受信機でチャネル切り換えがあって、ＭＰＥＧ画像ストリームが切り替わった場合に、画像メモリを初期化することなく、デコードされたスライスおよびマクロブロックのデコード結果を順に上書きしていくことで、画像が途切れることがなく、切り換え前のチャネルの画像から切り換え後のチャネルの画像にスムーズに変化していき、画像ミュート等を不要とできる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態について説明する。
図１は、実施の形態としてのディジタル放送受信機１００の構成を示している。
【００１８】
この受信機１００は、全体の動作を制御するためのコントローラとしてのＣＰＵ(Central Processing Unit)１０１を有している。このＣＰＵ１０１には、ＣＰＵ１０１の動作に必要なデータやプログラム等が格納されたＲＯＭ（Read Only Memory）１０２と、ＣＰＵ１０１の制御に伴って生成されるデータや後述するようにＭＰＥＧ２トランスポート・ストリームＴＳより取得される付加データ等を格納したり、ワーキングエリアとして用いられるＲＡＭ（Random Access Memory）１０３と、複数の操作キー等が配された操作部１０４と、液晶表示素子等で構成され、受信機１００の状態等を表示する表示部１０５とが接続されている。
【００１９】
また、受信機１００は、ディジタル放送信号を受信するためのアンテナ１０６と、このアンテナ１０６で受信される複数のＲＦチャネルのディジタル放送信号より所定のＲＦチャネルの放送信号を選択し、その所定のＲＦチャネルの放送信号に対応したディジタル変調データを出力するチューナ１０７とを有している。チューナ１０７における選局動作は、ユーザの操作部１０４の操作に基づき、ＣＰＵ１０１によって制御される。
【００２０】
また、受信機１００は、チューナ１０７より出力されるディジタル変調データに対して復調処理をする復調器１０８と、この復調器１０８の出力データに対して誤り訂正処理をし、上述の所定のＲＦチャネルの放送信号に対応したＭＰＥＧ２（Moving Picture Experts Group 2）トランスポート・ストリームＴＳを得るＥＣＣ（Error Correction Code）デコーダ１０９とを有している。トランスポート・ストリームＴＳは、ＭＰＥＧ２ＴＳパケットが順次連続されてなるものである。ここで、チューナ１０７、復調器１０８およびＥＣＣデコーダ１０９で、フロントエンド１１０が構成されている。
【００２１】
また、受信機１００は、ＥＣＣデコーダ１０９より出力されるトランスポート・ストリームＴＳを構成する、スクランブルされているビデオデータやオーディオデータのパケットに対してスクランブルの解除処理をするデスクランブラ１１１と、このデスクランブラ１１１より出力されるトランスポート・ストリームＴＳより、ユーザの操作部１０４の操作によって指定されたプログラム番号（チャネル）のビデオデータやオーディオデータのパケットを分離し、それらのパケットからなるビデオデータ・ストリームＶＤＳやオーディオデータ・ストリームＡＤＳを出力すると共に、そのプログラム番号（チャネル）の付加データのパケットを分離し、そのパケットからなる付加データ・ストリームＳＤＳを出力するデマルチプレクサ１１２とを有している。この付加データ・ストリームＳＤＳはＣＰＵ１０１に供給される。
【００２２】
また、受信機１００は、デマルチプレクサ１１２より出力されるビデオデータ・ストリームＶＤＳに対してデータ伸長処理をして出力ビデオデータＶＤを得るビデオデコーダ１１３と、そのビデオデータＶＤを出力する出力端子１１４と、デマルチプレクサ１１２より出力されるオーディオデータ・ストリームＡＤＳに対してデータ伸長処理をして出力オーディオデータＡＤを得るオーディオデコーダ１１５と、そのオーディオデータＡＤを出力する出力端子１１６とを有している。
【００２３】
また、受信機１００は、ＩＣカード１１７が接続されるＩＣカードインタフェース部１１８を有している。ＩＣカードインタフェース部１１８は、ＣＰＵ１０１に接続されている。ＩＣカード１１７は、スクランブルの鍵情報を記憶していると共に、ＣＰＵ１０１よりＩＣカードインタフェース部１１８を介して送られてくる限定受信情報に基づき視聴の可／不可を判断し、可の場合にはスクランブルの鍵情報をＩＣカードインタフェース部１１８を介してＣＰＵ１０１に送る機能を持っている。
【００２４】
図１に示すディジタル放送受信機１００の動作を説明する。
アンテナ１０６で受信された複数のＲＦチャネルのディジタル放送信号がチューナ１０７に供給され、所定のＲＦチャネルの放送信号が選択され、チューナ１０７からその放送信号に対応したディジタル変調データが出力される。そして、このディジタル変調データに対して復調器１０８で復調処理が行われ、この復調器１０８の出力データに対してＥＣＣデコーダ１０９で誤り訂正処理が行われてＭＰＥＧ２トランスポート・ストリームＴＳが得られる。
【００２５】
そして、このトランスポート・ストリームＴＳがデスクランブラ１１１を介してデマルチプレクサ１１２に供給される。このデマルチプレクサ１１２では、ユーザの操作で指定されたプログラム番号（チャネル）のビデオデータやオーディオデータのパケットが分離され、それらのパケットからなるビデオデータ・ストリームＶＤＳやオーディオデータ・ストリームＡＤＳが得られる。
【００２６】
さらに、デマルチプレクサ１１２では、トランスポート・ストリームＴＳより、そのプログラム番号（チャネル）の付加データのパケットが分離され、そのパケットからなる付加データ・ストリームＳＤＳが得られる。この付加データ・ストリームＳＤＳがＣＰＵ１０１に供給され、この付加データ・ストリームＳＤＳより抽出される限定受信情報がＩＣカードインタフェース部１１８を介してＩＣカード１１７に供給される。
【００２７】
ＩＣカード１１７では、その限定受信情報に基づき視聴の可／不可が判断される。そして、可の場合には、ＩＣカード１１７より、スクランブルの鍵情報がＩＣカードインタフェース部１１８を介してＣＰＵ１０１に送られる。この鍵情報は、ＣＰＵ１０１により、デスクランブラ１１１にセットされる。これにより、デスクランブラ１１１では、スクランブルされているビデオデータやオーディオデータのパケットのスクランブルが解除され、従ってデマルチプレクサ１１２より得られるビデオデータ・ストリームＶＤＳやオーディオ・データストリームＡＤＳは、スクランブルが解除されたデータに係るものとなる。
【００２８】
また、デマルチプレクサ１１２より出力されるビデオデータ・ストリームＶＤＳに対してビデオデコーダ１１３でデータ伸長の処理が行われて出力ビデオデータＶＤが生成され、このビデオデータＶＤが出力端子１１４に出力される。また、デマルチプレクサ１１２より出力されるオーディオデータ・ストリームＡＤＳに対してオーディオデコーダ１１５でデータ伸長の処理が行われて出力オーディオデータＡＤが生成され、このオーディオデータＡＤが出力端子１１６に出力される。
【００２９】
次に、ビデオデコーダ１１３の詳細を説明する。図２は、このビデオデコーダ１１３の構成を示している。
ビデオデコーダ１１３は、ＭＰＥＧ画像ストリームとしてのビデオデータ・ストリームＶＤＳを入力する入力端子１５０と、この入力端子１５０に入力されるビデオデータ・ストリームＶＤＳを一時的に記憶しておく受信バッファ１５１と、この受信バッファ１５１より読み出されるビデオデータ・ストリームＶＤＳに対して可変長復号化処理を行って、量子化ＤＣＴ(discrete cosine transform)係数データを得ると共に、動きベクトルや予測モードの情報を得る可変長復号化回路１５２とを有している。なお、受信バッファ１５１は、復号化回路１５２に、一定のデータを連続して供給するために設けられている。
【００３０】
また、ビデオデコーダ１１３は、復号化回路１５２で得られる量子化ＤＣＴ係数データに対して逆量子化の処理を行ってＤＣＴ係数データを得る逆量子化回路１５３と、この逆量子化回路１５３で得られるＤＣＴ係数データに対して逆ＤＣＴ処理を行って演算データを得る逆ＤＣＴ回路１５４と、各ピクチャのデコード結果を記憶する画像メモリ１５５と、この画像メモリ１５５より読み出されるビデオデータＶＤを出力する出力端子１５６とを有している。
【００３１】
また、ビデオデコーダ１１３は、画像メモリ１５５に記憶されているビデオデータに対し、上述した可変長復号化回路１５２で得られる動きベクトルの情報に基づいて動き補償をし、予測モードに対応した参照ビデオデータを生成する動き補償回路１５７と、逆ＤＣＴ回路１５４で得られるＰピクチャ、Ｂピクチャの非イントラマクロブロックの演算データに、動き補償回路１５７で生成される参照ビデオデータを加算して、デコード結果としてのビデオデータを得る加算器１５８とを有している。
【００３２】
図２に示す、ビデオデコーダ１１３の動作を説明する。入力端子１５０に入力されるビデオデータ・ストリームＶＤＳは受信バッファ１５１に一時的に記憶される。そして、この受信バッファ１５１より読み出されるビデオデータ・ストリームＶＤＳは可変長復号化回路１５２に供給されて可変長復号化処理が行われ、量子化ＤＣＴ係数データが得られると共に、動きベクトルや予測モードの情報が得られる。このように得られる動きベクトルや予測モードの情報は、動き補償回路１５７に供給される。
【００３３】
復号化回路１５２で得られる量子化ＤＣＴ係数データは逆量子化回路１５３に供給される。この逆量子化回路１５３では、量子化ＤＣＴ係数データが逆量子化されてＤＣＴ係数データが得られる。そして、逆量子化回路１５３で得られるＤＣＴ係数データは逆ＤＣＴ回路１５４に供給される。この逆ＤＣＴ回路１５４では、ＤＣＴ係数データが逆ＤＣＴ処理されて演算データが得られる。
【００３４】
ここで、逆ＤＣＴ回路１５４よりＩピクチャのマクロブロックに係る演算データが出力される場合を考える。この場合、逆ＤＣＴ回路１５４より出力される演算データは、そのままデコード結果としてのビデオデータとなるため、この演算データは加算器１５８を介して画像メモリ１５５に入力され、当該マクロブロックに対応する領域に書き込まれる。
【００３５】
また、逆ＤＣＴ回路１５４よりＰピクチャのマクロブロックに係る演算データが出力される場合を考える。マクロブロックがイントラマクロブロックであるときは、逆ＤＣＴ回路１５４より出力される演算データは、そのままデコード結果としてのビデオデータとなるため、この演算データは加算器１５８を介して画像メモリ１５５に入力され、当該マクロブロックに対応する領域に書き込まれる。一方、マクロブロックが非イントラマクロブロックであるときは、逆ＤＣＴ回路１５４より出力される演算データに動き補償回路１５７で生成される順方向予測モードに対応した参照ビデオデータが加算されてデコード結果としてのビデオデータが得られ、このビデオデータが画像メモリ１５５に入力され、当該マクロブロックに対応する領域に書き込まれる。
【００３６】
また、逆ＤＣＴ回路１５４よりＢピクチャのマクロブロックに係る演算データが出力される場合を考える。マクロブロックがイントラマクロブロックであるときは、逆ＤＣＴ回路１５４より出力される演算データは、そのままデコード結果としてのビデオデータとなるため、この演算データは加算器１５８を介して画像メモリ１５５に入力され、当該マクロブロックに対応する領域に書き込まれる。一方、マクロブロックが非イントラマクロブロックであるときは、逆ＤＣＴ回路１５４より出力される演算データに動き補償回路１５７で生成される双方向予測モードに対応した参照ビデオデータが加算されてデコード結果としてのビデオデータが得られ、このビデオデータが画像メモリ１５５に入力され、当該マクロブロックに対応する領域に書き込まれる。
【００３７】
また、上述したようにデコード結果が書き込まれる画像メモリ１５５より出力ビデオデータＶＤの読み出しが行われ、このビデオデータＶＤが出力端子１５６に出力される。
【００３８】
図３は、ビデオデコーダ１１３におけるデコード手順を示している。例えばディジタル放送受信機１００でチャネル切り換えがあって、ＭＰＥＧ画像ストリームとしてのビデオデータストリームＶＤＳが切り替わり、その後にＣＰＵ１０１よりデコードの開始が指示されるとき、ステップＳＴ１１で、デコードを開始し、ステップＳＴ１２で、受信バッファ１５１より最初のピクチャを読み出して可変長復号化回路１５２に供給する。
【００３９】
そして、ステップＳＴ１３で、読み出したピクチャがＩピクチャであるか否かを判定し、ステップＳＴ１４で、読み出したピクチャがＰピクチャであるか否かを判定する。読み出したピクチャがＩピクチャであるときは、ステップＳＴ１５で、Ｉピクチャに対してデコード処理をし、その後にステップＳＴ１６に進む。
【００４０】
読み出したピクチャがＰピクチャであるときは、ステップＳＴ１７で、そのＰピクチャ内のイントラスライスおよびイントラマクロブロックに対してデコード処理をし、ステップＳＴ１８で、デコードしたマクロブロックの位置を記憶する。
【００４１】
このように、デコードしたマクロブロックの位置を記憶する記憶媒体として、本実施の形態では、画像メモリ１５５が使用される。すなわち、画像メモリ１５５における各マクロブロックのデコード結果の記憶領域の一部をフラグ部として使用し、デコードされていないマクロブロックのフラグ部には実際のデコード結果では得られない値を書き込んでおくものとする。この場合、デコード結果を画像メモリ１５５に書き込むのみで、デコードしたマクロブロックの位置の記憶も行われることとなる。
【００４２】
次に、ステップＳＴ１９で、デコードしたマクロブロックの位置の記憶内容を基に、参照すべきマクロブロックが既にデコードされているときは、そのデコード結果を利用して、非イントラマクロブロックに対して順方向デコード処理をし、その後にステップＳＴ１６に進む。
【００４３】
また、読み出したピクチャがＢピクチャであるときは、ステップＳＴ２０で、そのＢピクチャ内のイントラスライスおよびイントラマクロブロックに対してデコード処理をし、ステップＳＴ２１で、上述したステップＳＴ１８と同様に、デコードしたマクロブロックの位置を記憶する。そして、ステップＳＴ２２で、デコードしたマクロブロックの位置の記憶内容を基に、参照すべきマクロブロックが既にデコードされているときは、そのデコード結果を利用して、非イントラマクロブロックに対して双方向デコード処理をし、その後にステップＳＴ１６に進む。
【００４４】
ステップＳＴ１６では、デコード結果としてのビデオデータＶＤを画像メモリ１５５より読み出して出力する。そして、ステップＳＴ２３で、１ＧＯＰのデコードが終了したか否かを判定する。１ＧＯＰのデコードが終了していないときは、ステップＳＴ１２に戻り、上述したと同様の動作を繰り返す。一方、１ＧＯＰのデコードが終了したときは、ステップＳＴ２４，ＳＴ２５に進み、読み出したピクチャのタイプに応じて処理を分岐する。読み出したピクチャがＩピクチャであるときは、ステップＳＴ２６で、Ｉピクチャに対してデコード処理をし、その後にステップＳＴ２７に進む。また、読み出したピクチャがＰピクチャであるときは、ステップＳＴ２８で、Ｐピクチャに対して順方向デコード処理をし、その後にステップＳＴ２７に進む。さらに、読み出したピクチャがＢピクチャであるときは、ステップＳＴ２９で、Ｂピクチャに対して双方向デコード処理をし、その後にステップＳＴ２７に進む。
【００４５】
ステップＳＴ２７では、デコード結果としてのビデオデータＶＤを画像メモリ１５５より読み出して出力する。そして、ステップＳＴ３０で、受信バッファ１５１より次のピクチャの読み出しを行って、その後にステップＳＴ２４に戻り、読み出したピクチャに対して、上記したと同様に、ピクチャタイプに応じたデコード処理を行う。
【００４６】
図２に示すビデオデコーダ１１３では、上述の図３に示すデコード手順でデコードが行われるものである。つまり、デコードの開始が指示された場合、Ｉピクチャのデコードを待たずに、Ｐピクチャ、Ｂピクチャ等の予測符号化ピクチャのイントラスライスおよびイントラマクロブロックのデコードが行われる。さらに、参照すべきマクロブロックが既にデコードされているときは、その予測符号化ピクチャの非イントラスライスおよび非イントラマクロブロックのデコードも行われる。したがって、例えばチャネル切り換え時に、出力画像データとしてのビデオデータＶＤを素早く得ることが可能となり、画像の途切れを短くでき、短時間で次のチャネルの画像を確認できることとなる。
【００４７】
図４は、本実施の形態において、あるＧＯＰの途中からデコードを開始した場合の動作を模式的に示している。この図４においては、ＰピクチャおよびＢピクチャを構成するマクロブロックが８つであるとし、これらＰピクチャおよびＢピクチャにイントラマクロブロックが含まれている場合を示している。この場合、次のＧＯＰのＩピクチャのデコードを待つことなく、ＰピクチャおよびＢピクチャのイントラマクロブロックのデコードが行われることから、全画像の復元が素早く行われる。
【００４８】
以上説明したように、本実施の形態においては、例えばディジタル放送受信機１００でチャネル切り換えがあって、ビデオデータ・ストリームＶＤＳが切り替わり、その後にデコードの開始が指示された場合、Ｉピクチャのデコードを待たずに、予測符号化ピクチャとしてのＰピクチャやＢピクチャのイントラスライスおよびイントラマクロブロックのデコードが行われる。さらに、参照すべきマクロブロックが既にデコードされているときは、画像メモリ１５５に記憶されている参照すべきマクロブロックのデコード結果を利用して、予測符号化ピクチャの非イントラスライスおよび非イントラマクロブロックのデコードが行われる。これにより、例えばチャネル切り換え時に、出力画像データを素早く得ることが可能となり、画像の途切れを短くでき、短時間で次のチャネルの画像を確認できることとなる。
【００４９】
また、本実施の形態においては、デコードされたマクロブロックの位置を記憶し、その記憶内容に基づいて参照すべきマクロブロックが既にデコードされているか否かを判断するものであり、参照すべきマクロブロックの有効性を正しく判断でき、誤った参照画像を使用したデコードを行うことを防止できる。
【００５０】
また、本実施の形態においては、デコードされたマクロブロックの位置を記憶するための記憶媒体として画像メモリ１５５を使用するものである。したがって、専用の記憶媒体あるいは記憶領域を設けなくてもよく、安価に構成できる。
【００５１】
なお、上述せずも、ディジタル放送受信機１００でチャネル切り換えがあって、ビデオデータ・ストリームＶＤＳが切り替わった場合に、画像メモリ１５５を初期化することなく、デコードされたスライスおよびマクロブロックのデコード結果を順に上書きしていくことで、画像が途切れることがなく、切り換え前のチャネルの画像から切り換え後のチャネルの画像にスムーズに変化していき、画像ミュート等を不要とできる。
【００５２】
また、上述実施の形態においては、この発明をディジタル放送受信機に適用したものであるが、この発明はＭＰＥＧ画像ストリームをデコードする必要があるその他の装置にも同様に適用できることは勿論である。
【００５３】
【発明の効果】
この発明によれば、予測符号化ピクチャにイントラスライスまたはイントラマクロブロックが含まれる場合、デコードの開始が指示された後、イントラピクチャのデコードを待たずに、予測符号化ピクチャのイントラスライスおよびイントラマクロブロックのデコードを行うものであり、出力画像データを素早く得ることができる。例えば、ディジタル放送受信機のチャネル切り替え時に、次のチャネルの画像を短時間で確認できるようになる。
【図面の簡単な説明】
【図１】実施の形態としてのディジタル放送受信機の構成を示すブロック図である。
【図２】ディジタル放送受信機内のビデオデコーダの構成を示すブロック図である。
【図３】ビデオデコーダにおけるデコード手順を示すフローチャートである。
【図４】イントラマクロブロックを含むＰ，Ｂピクチャのデコード法を示す図である。
【図５】ＭＰＥＧ符号化データのシーケンス層、ＧＯＰ層を示す図である。
【図６】ＭＰＥＧのＩ，Ｐピクチャ構成を示す図である。
【図７】ＭＰＥＧのＩ，Ｐ，Ｂピクチャ構成を示す図である。
【図８】ＭＰＥＧのＩ，Ｐ，Ｂピクチャ構成と従来のデコード法を示す図である。
【図９】従来のデコード手順を示すフローチャートである。
【符号の説明】
１００・・・ディジタル放送受信機、１０１・・・ＣＰＵ、１０６・・・アンテナ、１０７・・・チューナ、１０８・・・復調器、１０９・・・ＥＣＣデコーダ、１１０・・・フロントエンド、１１１・・・デスクランブラ、１１２・・・デマルチプレクサ、１１３・・・ビデオデコーダ、１１５・・・オーディオデコーダ、１１４，１１６・・・出力端子、１５０・・・入力端子、１５１・・・受信バッファ、１５２・・・可変長復号化回路、１５３・・・逆量子化回路、１５４・・・逆ＤＣＴ回路、１５５・・・画像メモリ、１５６・・・出力端子、１５７・・・動き補償回路、１５８・・・加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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