(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、
前記Ｓｉ基板上に前記絶縁層を介してＳｉ層を備えたＳＯＩ基板のＳｉ層上に第１のＳｉＧｅ層を形成する第１のＳｉＧｅ層形成工程と、
該工程後に熱処理を施して前記Ｓｉ層と前記第１のＳｉＧｅ層とを合金化して第２のＳｉＧｅ層とする合金化工程とを有し、
前記第１のＳｉＧｅ層形成工程前に、前記Ｓｉ層の表面に溝を形成しておくことを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法において、
前記第２のＳｉＧｅ層の表面を熱酸化してシリコン酸化膜を形成する工程と、
該シリコン酸化膜を除去する工程とを有することを特徴とする半導体基板の製造方法。
【請求項３】
請求項１又は２に記載の半導体基板の製造方法において、
前記ＳＯＩ基板のＳｉ層表面は、結晶表面の｛００１｝面であり、
前記溝を、その側面が｛１１１｝面となる断面Ｖ字状に形成することを特徴とする半導体基板の製造方法。
【請求項４】
請求項１から３のいずれかに記載の半導体基板の製造方法において、
前記溝を、半導体素子が形成されるデバイス領域に隣接させて形成することを特徴とする半導体基板の製造方法。
【請求項５】
請求項４に記載の半導体基板の製造方法において、
前記溝を、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に形成することを特徴とする半導体基板の製造方法。
【請求項６】
請求項１から５のいずれかに記載の半導体基板の製造方法において、
前記溝は、格子状に形成されていることを特徴とする半導体基板の製造方法。
【請求項７】
請求項１から６のいずれかに記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することを特徴とする半導体基板の製造方法。
【請求項８】
請求項１から７のいずれかに記載の半導体基板の製造方法において、
前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。
【請求項９】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項８に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板の製造方法及び電界効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコンゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカット基板を用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
一方、絶縁膜である埋め込み酸化膜（ＢＯＸ層と呼ばれる）の上にＳｉ単結晶薄膜（ＳＯＩ層と呼ばれる）を形成したＳＯＩ(Silicon On Insulator)基板が、次世代素子用の基板として種々の開発が行われている。このＳＯＩ基板は、基板とデバイス作製層であるＳＯＩ層が電気的に分離しているため、高い絶縁耐圧が得られるもので、寄生容量が低く、耐放射性能力が大きいと共に基板バイアス効果が無い等の特徴がある。このため、高速性、低消費電力、ソフトエラーフリー等の効果が期待されている。
【０００６】
近年、このＳＯＩ基板上に高速化が可能な上記歪みＳｉ層を形成した半導体基板の開発が行われている。例えば、ＳＯＩ基板上のＳＯＩ層とＳｉＧｅ層とを合金化してＢＯＸ層上にＳｉＧｅ層を形成し、該ＳｉＧｅ層上に歪みＳｉ層を形成する技術が提案されている(ヨーロッパ特許出願公開番号：EP0651439A2)。この技術は、図６の（ａ）に示すように、Ｓｉ基板１上に絶縁層であるＢＯＸ層２を介してＳｉ層である１０ｎｍ程度のＳＯＩ層３を形成し、図６の（ｂ）に示すように、さらに該ＳＯＩ層３上にＧｅ組成比０．３０で膜厚２０ｎｍの第１のＳｉＧｅ層４を成膜し、この後、図６の（ｃ）に示すように、熱処理を施してＳＯＩ層３と第１のＳｉＧｅ層４とを固溶させてＢＯＸ層２上にＧｅ組成比０．２０で膜厚３０ｎｍの第２のＳｉＧｅ層５を形成し、該第２のＳｉＧｅ層５上に歪みＳｉ層６を形成するものである。この技術では、第２のＳｉＧｅ層５として無転位固溶層を得るために予めＧｅ組成比が０．３０と高くかつ膜厚が２０ｎｍと薄い第１のＳｉＧｅ層４を形成している。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、熱処理によりＳＯＩ層と第１のＳｉＧｅ層を固溶させてＢＯＸ層上に第２のＳｉＧｅ層を形成する工程において、第２のＳｉＧｅ層中に多くの転位が発生し膜質が悪化してしまう。また、この膜質の悪化は、第１のＳｉＧｅ層のＧｅ組成比が大きいほど顕著であるため、Ｇｅ組成比の高い第２のＳｉＧｅ層を得ることが難しい。さらに、前記膜質の悪化は、第１のＳｉＧｅ層あるいはＳＯＩ層の膜厚が厚いほど顕著であるため、第２のＳｉＧｅ層の膜厚の範囲が限定されてしまうという不具合がある。
【０００８】
本発明は、前述の課題に鑑みてなされたもので、ＳＯＩ基板上に転位密度が少なくかつより広い範囲でＧｅ組成比や膜厚を制御可能なＳｉＧｅ層を有する半導体基板の製造方法及びこれを用いた電界効果型トランジスタの製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明の半導体基板の製造方法は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板の製造方法であって、前記Ｓｉ基板上に前記絶縁層を介してＳｉ層を備えたＳＯＩ基板のＳｉ層上に第１のＳｉＧｅ層を形成する第１のＳｉＧｅ層形成工程と、該工程後に熱処理を施して前記Ｓｉ層と前記第１のＳｉＧｅ層とを合金化して第２のＳｉＧｅ層とする合金化工程とを有し、前記第１のＳｉＧｅ層形成工程前に、前記Ｓｉ層の表面に溝を形成しておくことを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上に絶縁層を介してＳｉＧｅ層を備えた半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。
【００１０】
これらの半導体基板の製造方法及び半導体基板では、ＳｉＧｅ層形成工程前に、前記Ｓｉ層の表面に溝を形成しておくので、溝が形成されたＳｉ層上に第１のＳｉＧｅ層が成膜され、第１のＳｉＧｅ層に発生した転位が熱処理時に運動して溝に到達すると、溝側面で抜けて消滅するため、固溶後の第２のＳｉＧｅ層中の転位密度を低減することができる。したがって、高いＧｅ組成比で厚い膜厚の第１のＳｉＧｅ層やＳＯＩ層でも、転位密度が低い良質な第２のＳｉＧｅ層を得ることができる。
【００１１】
また、本発明の半導体基板の製造方法は、前記第２のＳｉＧｅ層の表面を熱酸化してシリコン酸化膜を形成する工程と、該シリコン酸化膜を除去する工程とを有する技術が採用される。すなわち、この半導体基板の製造方法では、第２のＳｉＧｅ層の表面を熱酸化してシリコン酸化膜を形成するので、第２のＳｉＧｅ層中のＳｉがシリコン酸化膜となり第２のＳｉＧｅ層が薄膜化されると共にＧｅ組成比が高くなるＧｅ濃度の濃縮化が行われる。
【００１２】
また、本発明の半導体基板の製造方法は、前記ＳＯＩ基板のＳｉ層表面が、結晶表面の｛００１｝面であり、前記溝を、その側面が｛１１１｝面となる断面Ｖ字状に形成することが好ましい。すなわち、この半導体基板の製造方法では、ＳＯＩ基板のＳｉ層表面が、結晶表面の｛００１｝面であり、溝を、その側面が｛１１１｝面となる断面Ｖ字状に形成することにより、｛００１｝面に対し、｛１１１｝面は成膜速度が遅いため、第１のＳｉＧｅ層成膜後に溝がＳｉＧｅ層で埋まることを抑制することができる。また、ＳｉＧｅ層は、｛１１１｝面上でスムーズなエピタキシャル成長をするため、突起等の異常成長が生じない。さらに、Ｖ字状の溝は、その幅等の形状を比較的容易かつ高精度に制御して形成することができる。
【００１３】
また、本発明の半導体基板の製造方法は、前記溝を、半導体素子が形成されるデバイス領域に隣接させて形成することが好ましい。すなわち、この半導体基板の製造方法では、半導体素子が形成されるデバイス領域に隣接した位置に溝が配されるので、デバイス領域のＳｉＧｅ層内で発生した転位を効率的に溝側面で消滅させることができる。
【００１４】
また、本発明の半導体基板の製造方法は、前記溝を、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に形成することが好ましい。すなわち、この半導体基板の製造方法では、溝を、デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に形成するので、このデバイス領域に支障無く溝を形成することができ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。
【００１５】
また、本発明の半導体基板の製造方法は、前記溝が格子状に形成されていることが好ましい。すなわち、この半導体基板の製造方法では、溝が格子状に形成されているので、四角形のデバイス領域が得られ、デバイス作製上、無駄が生じることがない。
【００１６】
また、本発明の半導体基板の製造方法は、前記第１のＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。すなわち、この半導体基板の製造方法では、第１のＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成するので、傾斜組成領域においてＧｅ組成比が漸次増えるために、第１のＳｉＧｅ層中の特に表面側で転位の密度を抑制することができると共に、固溶処理時の第２のＳｉＧｅ層においても転位がＳｉＧｅ層に沿った方向にのび易くなり、より溝側面で転位を消滅させることができる。
【００１７】
本発明の半導体基板の製造方法は、上記本発明の半導体基板の第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製されたことを特徴とする。
【００１８】
これらの半導体基板の製造方法及び半導体基板では、第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００１９】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００２０】
これらの電界効果型トランジスタの製造方法及び電界効果型トランジスタは、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２１】
【発明の実施の形態】
以下、本発明に係る一実施形態を、図１から図５を参照しながら説明する。
【００２２】
図１及び図２は、本発明の歪みＳｉ層を備えた半導体ウェーハ（半導体基板）Ｗの断面構造を工程順に示すものであり、この半導体ウェーハＷの構造をその製造プロセスと合わせて説明すると、まず、図１の（ａ）に示すように、Ｓｉ基板１０上に絶縁層（例えば、ＳｉＯ2）であるＢＯＸ層１１を介して設けられた単結晶Ｓｉ層のＳＯＩ層１２を有するＳＯＩ基板１３を作製し、このＳＯＩ基板１３のＳＯＩ層１２の表面に断面Ｖ字状の溝１２ａを形成する。
【００２３】
上記ＳＯＩ基板１３の製造方法は、上記構成を得られるものであれば、どの製造方法によるものでも構わない。
例えば、ＳＯＩ基板の作製技術として代表的なものに、いわゆる基板貼り合わせ技術とＳＩＭＯＸ(Separation by IMplanted OXygen)法による技術とがある。基板貼り合わせ技術は、２枚の基板の片方又は両方に酸化膜を形成しておき、酸化膜を間に２枚の基板を貼り合わせるもので、貼り合わせは、２枚の基板を機械的に密着させて熱処理すること等により行い、ＳＯＩ層は、貼り合わせた基板を研削及び研磨により鏡面加工して作製される。
一方、ＳＩＭＯＸ法による技術は、Ｓｉウェーハに酸素をイオン注入し、高温で熱処理することにより、酸素が過飽和に含まれている領域を酸化膜に変換するもので、ＢＯＸ層上にＳｉ薄膜が残りＳＯＩが形成される技術である。
【００２４】
また、基板貼り合わせ技術として、水素イオン剥離法（スマートカット法とも呼ばれる）という手法が開発されており、この技術は、二枚のＳｉ基板のうち酸化膜を形成した一方の上面から水素イオンを注入した後、イオン注入面を酸化膜を介して他方の基板と密着させ、その後熱処理を加えることにより基板内部に微小気泡層を形成させ、微小気泡層を劈開面として一方の基板を薄膜状に剥離し、さらに熱処理を加えて強固に結合したＳＯＩ基板とするものである（例えば、U.S.Patent 5,882,987）。
【００２５】
また、シリコン基板表面に多孔質Ｓｉ層及びＳｉ単結晶層を介してＳｉＯ2層を形成し、このシリコン基板をＳｉＯ2層を重ね合わせ面として支持基板に貼り合わせ、更に上記シリコン基板及び多孔質Ｓｉ層を高圧水流ではぎ取る高圧水流分離法(T.Yoneyama,US Patent,5371037,US filed:August 9.1991,US patent December 6.1994)による技術などが知られている。
【００２６】
上記溝１２ａは、図３に示すように、ＳＯＩ層１２の表面にマスク等でパターニングして表面をエッチングすることで形成する。
また、上記ＳＯＩ層１２は、その表面が結晶表面の｛００１｝面であり、上記溝１２ａを、その側面が｛１１１｝面となる断面Ｖ字状に形成する。
なお、この際のエッチングは、例えばＫＯＨ／ＩＰＡ／Ｈ2Ｏ系のエッチング液を使用した液温８０℃７５分間の異方性エッチングである。
【００２７】
また、溝１２ａは、半導体素子が形成されるデバイス領域１２ｂに隣接し、デバイス領域１２ｂを有する半導体チップをチップサイズに切断分離するための切り代部分（いわゆるスクライブラインであって、図３中の斜線領域）に形成する。すなわち、溝１２ａは、その幅が例えばダイシングソーの刃幅等により決定される。
デバイス領域１２ｂの幅については、チップサイズと本発明の効果が得られる適切な幅を考慮して決定される。また、熱処理を施す際の効果も考慮して決定される。
なお、溝１２ａが、ＳＯＩ層１２を貫通してＢＯＸ層１１に達していても構わない。
【００２８】
次に、溝１２ａが形成されたＳＯＩ層１２上に、図１の（ｂ）に示すように、Ｇｅ組成比０．３０でＳｉＧｅの一定組成層である第１のＳｉＧｅ層１６を減圧ＣＶＤ法によりエピタキシャル成長する。なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２９】
次に、上記成膜後のウェーハを、熱処理炉において熱処理（アニール）を施して、図１の（ｃ）（ｄ）に示すように、ＳＯＩ層１２と第１のＳｉＧｅ層１６とを固溶させて合金化し、第２のＳｉＧｅ層１７とする。この際、溝１２ａが形成されたＳＯＩ層１２上に第１のＳｉＧｅ層１６が成膜されているので、図１の（ｃ）及び図４に示すように、第１のＳｉＧｅ層１６に発生した転位ＤＬが熱処理時に熱運動により溝１２ａに到達すると、溝１２ａ側面で抜けて消滅するため、固溶後の第２のＳｉＧｅ層１７中の転位密度を低減することができる。その結果、デバイス領域１２ｂの欠陥密度が低減される。
なお、上記熱処理の温度及び時間の条件設定は、例えば１０００℃及び３０ｍｉｎである。
【００３０】
なお、上記第１のＳｉＧｅ層１６のエピタキシャル成長中においても、発生した転位は運動し、溝１２ａに到達すると共に溝側面で抜けて消滅している。したがって、成膜時の転位の運動及び成膜後の上記熱処理による熱運動により、多くの転位を溝１２ａで消滅させることができる。
【００３１】
また、ＳＯＩ層１２が、結晶表面の｛００１｝面であり、溝１２ａが、その側面が｛１１１｝面となる断面Ｖ字状であるので、｛００１｝面に対し、｛１１１｝面は成膜速度が遅いため、第１のＳｉＧｅ層１６成膜後に溝１２ａがＳｉＧｅ層で埋まることを抑制することができる。また、第１のＳｉＧｅ層１６は、｛１１１｝面上でスムーズなエピタキシャル成長をするため、突起等の異常成長が生じない。さらに、Ｖ字状の溝は、その幅等の形状を比較的容易かつ高精度に制御して形成することができる。
【００３２】
この後、さらに、第２のＳｉＧｅ層１７上にＳｉをエピタキシャル成長して歪みＳｉ層１８を形成して、半導体ウェーハＷを作製する。
なお、各層の膜厚は、例えば、第２のＳｉＧｅ層１７が０．１μｍであり、歪みＳｉ層１８が２０ｎｍである。
【００３３】
このように本実施形態では、溝１２ａが形成されたＳＯＩ層１２上に第１のＳｉＧｅ層１６を成膜するので、転位ＤＬが熱処理時の熱運動により溝１２ａに到達すると共に溝１２ａ側面で抜けて消滅し、またデバイスを形成する層下のミスフィット転位となるため、固溶後の第２のＳｉＧｅ層１７中の転位密度を低減することができる。
また、溝１２ａを、デバイス領域１２ｂを有する半導体チップをチップサイズに切断分離するための切り代部分に配置すれば、デバイス領域１２ｂに支障無く溝１２ａを形成することができ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。
【００３４】
次に、本発明の上記歪みＳｉ層を備えた半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図５を参照して説明する。
【００３５】
図５は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層１８上にＳｉＯ2のゲート酸化膜１９及びゲートポリシリコン膜２０を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜２０上にゲート電極（図示略）をパターニングして形成する。
【００３６】
次に、ゲート酸化膜１９もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層１８及び第２のＳｉＧｅ層１７にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層１８がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３７】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷの歪みＳｉ層１８にチャネル領域が形成されるので、十分な歪み効果が得られると共に良質な歪みＳｉ層１８により動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３８】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００３９】
例えば、上記実施形態では、エッチングにより溝を形成したが、ダイシング技術等を用いて機械的加工により溝を形成しても構わない。
また、第１のＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成しても構わない。この場合、傾斜組成領域においてＧｅ組成比が漸次増えるために、第１のＳｉＧｅ層中の特に表面側で転位の密度を抑制することができると共に、固溶処理時の第２のＳｉＧｅ層においても転位がＳｉＧｅ層に沿った方向にのび易くなり、より溝側面で転位を消滅させることができる。
【００４０】
また、上記実施形態では、第２のＳｉＧｅ層を熱処理により固溶されて形成させた後に歪みＳｉ層を形成したが、第２のＳｉＧｅ層形成後に該第２のＳｉＧｅ層表面を熱酸化してシリコン酸化膜を形成し、さらに該シリコン酸化膜をフッ酸等によりエッチングで除去した表面に、歪みＳｉ層を成膜しても構わない。この場合、第２のＳｉＧｅ層の表面を熱酸化してシリコン酸化膜を形成するので、第２のＳｉＧｅ層中のＳｉがシリコン酸化膜となり第２のＳｉＧｅ層が薄膜化されると共にＧｅ組成比が高くなりＧｅ濃度の濃縮化が行われる。
【００４１】
また、上記実施形態の半導体ウェーハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導体ウェーハも本発明に含まれる。また、第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
【００４２】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板の製造方法及び半導体基板によれば、ＳＯＩ基板のＳｉ層表面に溝を形成し、その上に第１のＳｉＧｅ層を形成するので、該第１のＳｉＧｅ層に発生した転位が熱処理時に運動して溝に到達し、溝側面で抜けて消滅するため、固溶後の第２のＳｉＧｅ層中の転位密度を低減することができる。
したがって、十分な歪み効果を得るために必要な高いＧｅ組成比で厚い膜厚の第１のＳｉＧｅ層やＳＯＩ層でも、転位密度が低い良質な第２のＳｉＧｅ層を得ることができる。
【００４３】
また、本発明の半導体基板の製造方法及び半導体基板によれば、第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の半導体基板を得ることができる。
【００４４】
また、本発明の電界効果型トランジスタの製造方法及び電界効果型トランジスタによれば、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】  本発明に係る一実施形態における半導体基板の製造方法を製造工程順に示す断面図である。
【図２】  本発明に係る一実施形態における半導体基板を示す断面図である。
【図３】  本発明に係る一実施形態におけるＳＯＩ基板を示す拡大平面図である。
【図４】  本発明に係る一実施形態における転位を説明するための要部断面における概念図である。
【図５】  本発明に係る一実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図６】  本発明に係る従来例における半導体基板を製造工程順に示す断面図である。
【符号の説明】
１   Ｓｉ基板
２   ＢＯＸ層
３   ＳＯＩ層
４   第１のＳｉＧｅ層
５   第２のＳｉＧｅ層
１ ０  Ｓｉ基板
１１  ＢＯＸ層（絶縁層）
１２  ＳＯＩ層（Ｓｉ層）
１２ａ  溝
１２ｂ  デバイス領域
１３  ＳＯＩ基板
１６  第１のＳｉＧｅ層
１７  第２のＳｉＧｅ層
１８  歪みＳｉ層
１９  ＳｉＯ2ゲート酸化膜
２０  ゲートポリシリコン膜
Ｄ  ドレイン領域
ＤＬ  転位
Ｓ  ソース領域
Ｗ  半導体ウェーハ（半導体基板）
【図１】
0004325134.tif 000002
【図２】
0004325134.tif 000003
【図３】
0004325134.tif 000004
【図４】
0004325134.tif 000005
【図５】
0004325134.tif 000006
【図６】
0004325134.tif 000007