(57)【特許請求の範囲】
【請求項１】
入力パルス列におけるタイムジッタを減じるためのジッタ防止回路において、
電荷を蓄積するための積分器電荷蓄積手段、
前記入力パルス列の各サイクルの間に入力パルス列から少なくとも１つの電荷パケットを取得し、その電荷パケットを前記積分器電荷蓄積手段に供給するための充電手段、及び
前記積分器電荷蓄積手段を連続的に放電させるための放電手段を具備し、
前記充電手段と前記放電手段が、前記積分器電荷蓄積手段において、時間変化電圧を作り出す働きをし、更に
前記時間変化電圧の平均直流電圧を取得するための前記積分器電荷蓄積手段に結合する低域フィルタ、及び
前記時間変化電圧を前記平均直流電圧と比較し、比較結果から出力パルス列を取得するための手段を具備し、
前記放電手段が、制御入力を有する放電装置を有し、及び前記低域フィルタが、前記制御入力と前記積分器電荷蓄積手段の出力の間の負帰還路を限定し、これによって、前記平均直流電圧がほぼ一定に維持されることを特徴とするジッタ防止回路。
【請求項２】
請求項１に記載のジッタ防止回路であって、前記放電装置が電流源又は電流シンクであるジッタ防止回路。
【請求項３】
請求項２に記載のジッタ防止回路において、前記放電装置がトランジスタであるジッタ防止回路。
【請求項４】
請求項１に記載のジッタ防止回路であって、前記平均直流電圧が前記負帰還路の出力側で生成させられ、前記比較する手段が、前記積分器電荷蓄積手段に結合した第１の入力と前記負帰還路の出力に結合した第２の入力とを有するコンパレータからなるジッタ防止回路。
【請求項５】
請求項１に記載のジッタ防止回路であって、前記比較する手段の出力に接続された単安定回路を更に包含するジッタ防止回路。
【請求項６】
請求項５に記載のジッタ防止回路であって、前記直流電圧が単安定回路によって出力されるパルスのパルス長を制御するのに使用されるジッタ防止回路。
【請求項７】
請求項６に記載のジッタ防止回路であって、前記単安定回路が電流制御式の単安定回路であり、前記放電装置に整合された電流ミラーによって前記負帰還路の出力に結合させられた制御入力を有するジッタ防止回路。
【請求項８】
請求項７に記載のジッタ防止回路であって、前記放電装置及び前記電流ミラーが整合トランジスタであるジッタ防止回路。
【請求項９】
請求項５に記載のジッタ防止回路であって、前記時間変化電圧の放電部分が前記平均直流電圧を交差するたびに前記単安定回路がトリガされるジッタ防止回路。
【請求項１０】
請求項１に記載のジッタ防止回路であって、前記負帰還路の入力と出力との間に低インピーダンス通路を形成する手段を包含するジッタ防止回路。
【請求項１１】
請求項１０に記載のジッタ防止回路であって、前記低インピーダンス通路が背中合わせで接続されたダイオードによって形成されるジッタ防止回路。
【請求項１２】
請求項１に記載のジッタ防止回路であって、前記低域フィルタが抵抗体とコンデンサとの組み合わせからなるジッタ防止回路。
【請求項１３】
請求項１に記載のジッタ防止回路であって、前記充電手段が、前記入力パルス列の立上りエッジと立下りエッジから、各々の前記電荷パケットを取得するための第１の充電手段と第２の充電手段とを有し、前記第１の充電手段と前記第２の充電手段とが、周波数二倍手段として効果があるジッタ防止回路。
【請求項１４】
請求項１に記載のジッタ防止回路であって、前記電荷パケットの電荷値をほぼ一定に維持するための手段を更に包含するジッタ防止回路。
【請求項１５】
請求項１４に記載のジッタ防止回路であって、前記維持するための手段が、前記充電手段と前記積分器電荷蓄積手段との間に結合した更なるトランジスタからなるジッタ防止回路。
【請求項１６】
請求項１５に記載のジッタ防止回路において、前記更なるトランジスタはベース接地モードで動作するように配置されるジッタ防止回路。
【請求項１７】
請求項１６に記載のジッタ防止回路であって、前記更なるトランジスタのベースに接続された平均化手段を包含するジッタ防止回路。
【請求項１８】
請求項１５に記載のジッタ防止回路であって、前記放電手段が、放電装置として働く第１の電界効果形トランジスタを包含し、前記更なるトランジスタが第２の電界効果形トランジスタであり、該第１の電界効果形トランジスタのゲートが該第２の電界効果形トランジスタのゲートに接続されているジッタ防止回路。
【請求項１９】
請求項１に記載のジッタ防止回路であって、前記充電手段が電荷ポンプであるジッタ防止回路。
【請求項２０】
入力パルス列におけるタイムジッタを減じるためのジッタ防止回路において、
電荷を蓄積するための積分器電荷蓄積手段、
前記入力パルス列の各サイクルの間に入力パルス列から少なくとも１つの電荷パケットを取得し、その電荷パケットを前記積分器電荷蓄積手段に供給するための充電手段、及び
前記積分器電荷蓄積手段を連続的に放電させるための放電手段であって、制御入力を有する放電装置を含む前記放電手段を具備し、
前記充電手段と前記放電手段が、前記積分器電荷蓄積手段において、時間変化電圧を作り出す働きをし、更に
前記時間変化電圧を前記平均直流電圧と比較し、比較結果から出力パルス列を取得するための比較手段であって、該比較手段は、前記時間変化電圧の前記平均直流電圧を取得するための前記積分器電荷蓄積手段に結合する低域フィルタを含み、該低域フィルタは、前記積分器電荷蓄積手段に直列に接続する抵抗体およびコンデンサからなり、該低域フィルタは、前記制御入力と前記積分器電荷蓄積手段の出力との間の負帰還路を限定し、これによって、前記平均直流電圧をほぼ一定に維持し、更に、該比較手段は、前記積分器電荷蓄積手段に結合する入力と出力とを有する反転ゲート手段を含み、および該反転ゲート手段の該出力と前記放電手段の間にさらに負帰還路を制限する手段を含み、これによって、該反転ゲート手段のスイッチングレベルとして、前記平均直流電圧を確定するような比較手段、
を具備することを特徴とするジッタ防止回路。
【請求項２１】
請求項２０に記載のジッタ防止回路であって、前記更なる負帰還路が、前記反転ゲート手段の前記出力と前記放電装置の前記制御入力との間に接続されるジッタ防止回路。
【請求項２２】
請求項２１に記載のジッタ防止回路であって、前記更なる負帰還路が更なる低域フィルタからなるジッタ防止回路。
【請求項２３】
請求項２２に記載のジッタ防止回路であって、前記更なる低域フィルタが抵抗体とコンデンサの組み合わせからなるジッタ防止回路。
【請求項２４】
請求項２０に記載のジッタ防止回路であって、前記更なる負帰還路が低域フィルタからなるジッタ防止回路。
【請求項２５】
請求項２４に記載のジッタ防止回路であって、前記更なる低域フィルタが抵抗体とコンデンサの組み合わせからなるジッタ防止回路。
【請求項２６】
入力パルス列におけるタイムジッタを減じるためのジッタ防止回路において、
電荷を蓄積するための積分器電荷蓄積手段、
前記入力パルス列の各サイクルの間に入力パルス列から少なくとも１つの電荷パケットを取得し、その電荷パケットを前記積分器電荷蓄積手段に供給するための充電手段、及び
前記積分器電荷蓄積手段を連続的に放電させるための放電手段であって、制御入力を有する放電装置を含む前記放電手段を具備し、
前記充電手段と前記放電手段が、前記積分器電荷蓄積手段において、時間変化電圧を作り出す働きをし、更に
前記時間変化電圧を前記平均直流電圧と比較し、比較結果から出力パルス列を取得するための比較手段であって、該比較手段は、前記時間変化電圧の前記平均直流電圧を取得するための前記積分器電荷蓄積手段に結合する低域フィルタを含み、該低域フィルタは、前記積分器電荷蓄積手段に直列に接続する抵抗体およびコンデンサからなり、該低域フィルタは、前記制御入力と前記積分器電荷蓄積手段の出力との間の負帰還路を限定し、これによって、前記平均直流電圧をほぼ一定に維持し、更に、該比較手段は、前記積分器電荷蓄積手段に結合する入力と出力とを有する反転ゲート手段を含み、および前記放電手段に結合する電圧源を含み、これによって、該反転ゲート手段のスイッチングレベルとして、前記平均直流電圧を確定するような比較手段、
を具備することを特徴とするジッタ防止回路。
【請求項２７】
請求項２６に記載のジッタ防止回路であって、前記電圧源が、前記反転ゲート手段の前記出力と前記放電装置の前記制御入力との間に接続されるジッタ防止回路。
【発明の詳細な説明】
【０００１】
〔発明の分野〕
本発明は、ジッタ防止回路（ＡＪＣ：anti-jitter circuit ）に関するものである。
【０００２】
〔発明の背景〕
ＡＪＣは、当方の公報第ＷＯ９７／３０５１６号の国際特許願に基づいた欧州特許願第９７９０３４５６．８号に記述されている。記述されているＡＪＣ回路は、（完全に縦続された）段階の各々について、周波数源における位相雑音又はタイムジッタを減じる（代表的には２０ｄＢ以上）独特の方途を提供する。添付図面の図１（ａ）〜１（ｃ）は、上記のＡＪＣの動作原理を示す。図１（ａ）は、上記の特許願に記述されたシステムのブロック回路図であり、図１（ｂ）は、中央のパルスに（破線で示された）ジッタが存在する入力パルス列を示し、図１（ｃ）は、対応する積分器出力（Ｏｐ２）及びコンパレータ切換レベル（Ｏｐ３）を示す。
【０００３】
本発明は、先のＡＪＣ全体にわたっての改良を提供する。改良されたＡＪＣの中核部分の実現に直流電力が必要とされないので、以下、断熱ジッタ防止回路（ＡＡＪＣ：adiabatic anti-jitter circuit ）の用語を使用する。
〔発明の要旨〕
本発明に従って提供される入力パルス列におけるタイムジッタを減じるためのジッタ防止回路は、
積分器電荷蓄積手段、
入力パルス列の各サイクルの間に入力パルス列から少なくとも１つの電荷パケットを取得し、その電荷パケットを積分器電荷蓄積手段に供給するための充電手段、及び
前記積分器電荷蓄積手段を連続的に放電させるための放電手段を具備し、
前記充電手段と前記放電手段が、前記積分器電荷蓄積手段において、平均直流電圧レベルを有する時間変化電圧波形を作り出す働きをし、更に、
前記時間変化電圧波形を前記平均直流電圧レベルと比較し、比較結果から出力パルス列を引き出すための手段、
を具備する。
【０００４】
〔好適な実施形態の説明〕
以下、本発明によるジッタ防止回路を添付図面に示す例に則して説明する。
動作原理は、図２（ａ）〜２（ｄ）から分かる通りで、電荷ポンプのそれとほぼ同じである。ほぼ一定の電荷パケットが、入力周波数源サイクルごとに１回又は２回（図の第２のバリエーション）形成される。各電荷パケットが、積分器蓄積コンデンサＣ３における電荷に加わる。制御された電流源Ｔ１（又はより正確には電流シンク）が、積分器蓄積コンデンサＣ３においてほぼ一定の平均直流電圧レベルを維持する速度で該コンデンサＣ３を放電させる。積分器蓄積コンデンサＣ３に接続された高インピーダンス低域フィルタ（Ｒ１、Ｃ４）が、平均直流電圧レベルを確立し、これによって、放電電流が負帰還構成において制御される。断続充電と連続放電との組み合わせが、積分器蓄積コンデンサＣ３において鋸波状電圧波形Ｏｐ２を作り出す。差動コンパレータ（図示なし）の２つの（高インピーダンス）入力は、それぞれ低域フィルタの入力と出力に接続される。これによって、平均直流レベルＯｐ３が積分器蓄積コンデンサＣ３上に存在する鋸波状電圧波形Ｏｐ２に等しい時の切換点が確立される。鋸波形の放電部分における切換点は、タイムジッタを実に大いに減じる（前記公報に記述された通り）。この放電切換の移行が次に、前記公報に記述された通り、出力単安定回路または二分割回路をトリガすることになる。
【０００５】
負帰還コンパレータと差動コンパレータとの組み合わせは、正確なコンパレータ切換レベルが、回路コンポーネント値を少しも変えることなく、きわめて広い範囲の入力周波数に対して自動的に確立されることを意味する。
図２の（任意の）ダイオードＤ５〜Ｄ８が導電状態にない時は、時定数Ｒ１Ｃ３Ｃ４／（Ｃ３＋Ｃ４）が、ジッタ抑制がオクターブ当たり６ｄＢの割合で減退し始める側波帯周波数下限を決定する。最適ループゲインは、ｇｍＲ１＝（Ｃ３＋Ｃ４）2／Ｃ３Ｃ４であることが分かる。ＦＥＴについてｇｍ＝√（２Ｉdisβ）とすると、下の説明から、Ｉdis＝ｆinaＱで、即ち入力周波数に比例することが分かる。結果、ループゲインは入力周波数の平方根につれて変化するということになる。このような制御ループの場合、ループゲインは、設定時間又はループ帯域幅全体にわたってほとんど変化のないまま４から１まで変化するのが代表的であるとすることができる。すると、これは、コンポーネント値に変化のない１６〜１までの動作周波数範囲に相当する。
【０００６】
抵抗体Ｒ１をまたぐ形で図示された４つの任意の“スピードアップ”ダイオードＤ５〜Ｄ８は、正電圧又は負電圧は２つのダイオード（Ｖｂｅ）のオフセットレベル（代表的には約２×０．６ボルト）を超えた場合に、低域フィルタの分岐コンデンサＣ４の入力から出力への低インピーダンス通路を提供する。この任意機能によって、低域フィルタの時定数は、入力信号に対する出力信号のロック状態が最初捕捉される間に、又は入力信号に周波数又は位相の大きな飛躍的偏移が生じた場合に何桁分か低下する。初期捕捉の時間はこれで大幅に短縮され、入力対出力ロックは、位相又は周波数の広い入力偏移範囲全体にわたって維持される（入力パルスが失われない）。ダイオードの存在はまた、全整定が行われた後に、搬送波に近い方の位相ジッタ側波帯コンポーネントをよりよく抑制できるようにもする。
【０００７】
図２（ａ）に示す入力コンデンサＣ１と、ダイオードＤ１及びＤ２の電荷ポンプ配置がある場合、鋸波形のピーク間振幅Ｖppstは、近似的に関係Ｑ＝Ｃ3 Ｖppst＝Ｃ1 Ｖppinによって与えられる。ここに、Ｖppinはピーク間入力電圧、Ｃ3 は積分器蓄積キャパシタンスである。Ｑは、実際には、転送が起こるたびにＣ１からＣ３に転送される電荷の量である。より正確な関係を得るためには、大きな位相ジッタをピーク間電圧の揺れに加える一方、２つのダイオードのオフセットをＶppinから差し引くのが望ましい。この関係を使って、鋸歯にとって最悪のケースのＶppst値が、スピードアップダイオードＤ５〜Ｄ８のレベルにおいてスイッチ間の４（Ｖｂｅ）ダイオードオフセット範囲より十分に小さくなるようにする。
【０００８】
制御される電流源Ｔ１は、絶縁ゲートＦＥＴの形のトランジスタであるのが都合良い（図２（ａ）に示す通り）。あるいは、Ｔ１の代わりにダーリントントランジスタのような高入力インピーダンスのバイポーラトランジスタの組み合わせを使用してもよい。高入力インピーダンスは、低域フィルタにとって長い時定数（又は低いカットオフ周波数）が得られると同時に、フィルタコンデンサＣ４の値が低い値に保たれる点で望ましい。捕獲速度が最高の時、Ｃ４は、数値的に電荷ポンプ及び蓄積コンデンサＣ１及びＣ３に匹敵できるようになる。
【０００９】
平均ダイオード放電電流Ｉdis は、関係Ｉdis ＝ｆina Ｑによって与えられる。ここに、電荷パケットＱは上で定義された通りであり、ｆina は入力周波数能動転移の速度である。よって、ＦＥＴ又はトランジスタの特性は、この電流が望みの平均鋸波状電圧で得られるように選ぶのが望ましい。抵抗体Ｒ２の値は、都合良く、この望みの設計目標に到達するように選ぶこともできる。特に、トランジスタ特性の選択には制約がある。トランジスタ特性が既に与えられている場合、抵抗体Ｒ２の値は、都合良く、代表的な１０対１の動作周波数範囲が、代表的な１０００対１の設計範囲内であればどこからでも得られるように選ぶこともでき、その際、回路内の他のどのコンポーネントの値も変える必要がない。
【００１０】
図３及び４は、抵抗体Ｒ２だけが変えられた時の、図２に示すＡＡＪＣの極限周波数範囲をシミュレーションによって示す。但し、純粋に、限られた数の入力波形サイクルの中で捕獲を表示する目的のため、時定数Ｃ４Ｒ１は、各ケースにおいて適宜選択された。図５は、動作周波数５ＧＨｚのＡＡＪＣのシミュレーションを示す。すべてのケースにおいて、波形は、初期スイッチオンからスタートする動作に関するものである。捕獲時間は、Ｏｐ２とＯｐ３の２つの波形が交叉し、それ以外の交叉がない時のものである。
【００１１】
図６に示す追加の改良として、低域フィルタからの平均直流出力（周波数の直接関数）は、出力単安定回路のパルス長を制御するために整合電流ミラーを通して使用することも直接使用することもできる。こうして、回路全体は、広い周波数範囲にわたって良好な出力波形マークスペース比を維持する点で自己調整形とすることができる。この形のための回路配置は、現今の技術水準とみなされる。
【００１２】
ＡＡＪＣに必要な電力はすべて、入力電源から得られる。回路内で散逸する電力については、放電電流と平均直流電圧との積が近似値とされる。理想のコンポーネントであれば、回路内に他の散逸プロセスは存在しない。他の損失を見込むとすれば、入力電圧の揺れと放電電流との積がより安全な限界となろう。
代表的なＡＡＪＣは、放電電流１から２ｍＡ未満、入力電圧の揺れ５Ｖで作動することになろう。この例の場合、入力電源が供給する電力は最大１０ｍＷとなろう。
【００１３】
加えて、電源波形の立上がり時間と立下り時間が短ければ有利である。平均周期の約１／１０より短い時間であれば、入力側に現れる雑音の振幅／位相転換の可能性は最小限に抑えられる。
入力波形の振幅は、短時間にわたってほぼ一定であるのが望ましい。しかしながら、それが入力振幅の長時間の（低周波の）変化に自動的に順応するのが、回路の特徴である。
【００１４】
周波数二倍回路は、図７、８及び９に示す通りのＡＡＪＣを使ってきわめて単純な仕方で実現させることができる。ここには、入力波形の立上りエッジと立下りエッジで交互に働く２つの入力電荷ポンプＣ１、Ｄ１とＣ２、Ｄ２がある。変圧器ＸＭＲは、例として図示されているだけで、これの代わりに、入力信号に基づいて働くトランスレスのプッシュプル能動回路が設けてあってもよい。最終出力を得るまでに周波数を二倍してから分割する方法の利点は、位相雑音がさらに６ｄＢ減少し、同等のマークスペース比が動作周波数範囲全体にわたって維持されることにある。
【００１５】
図示した通りの単純なダイオード電荷ポンプの欠点は、電荷パケットの値が電荷パケットのスタート時点に積分器蓄積コンデンサに介在する電圧にほぼ比例することである。そこで、最善のジッタ低減を得るためには、ピーク間鋸波状電圧を平均電圧に対してできるだけ小さいパーセンテージに抑えるのが得策である。図８及び９は、わずかの入力サイクルにわたって平均化機能を実行する、トランジスタＴ２とそのベースコンポーネントＣ５及びＲ３の介在によって電荷パケットがはるかに一定に保たれる形の周波数二倍回路を示す。トランジスタは、電荷を運ぶ間に主に接地ベースモードで作動する。ベース電圧はいくつかの入力サイクルにわたって一定に留まるので、鋸波形の平均レベルを変わらせるどんな位相ジャンプも、電荷パケットのサイズを変えさせる原因にはならない。入力コンデンサＣ１及びＣ２は、充電されるか定電圧シンクに向けて放電させられるかする。明らかに、この技術は、周波数二倍化が行われない基礎回路にも当てはまる。
【００１６】
図９は、Ｔ２がＦＥＴである場合のより都合の良い配置を示す。ここでは、Ｔ２のゲートがＴ１のゲートに接続されるので、時定数コンポーネントＣ５及びＲ３はもはや必要とされなくなる。
図８及び９に示すトランジスタＴ２は、回路の動作周波数の上限を限定するのに最もふさわしいデバイスである。ホールの移動度は電子と比べて低いので、ｐデバイスをｎデバイスと（又はｐｎｐをｎｐｎと）交換し、又はその逆の交換をし、同時に入力ダイオードの向きを逆にするのが有利かもしれない。実際、その結果として最大動作周波数が幾分高くなるということになるらしい。
【００１７】
図２〜９に則して述べた実施例では、鋸波形（Ｏｐ２）と平均直流レベル（Ｏｐ３）は差動コンパレータのそれぞれの入力に供給される。
低周波コンデンサ又は減結合コンデンサによって接続された点が効果的にすべて同じＲＦレベルにあることから、これらの回路におけるＤＣ基準点をどのＲＦ接地点ででも都合良く選択できると察知されよう。
【００１８】
したがって、図２〜９に示す実施例の接地接続は、ＦＥＴのゲート（又は等価バイポーラトランジスタのベース）に接続された適当に減結合させられた低インピーダンス電圧源に取って代わられよう。この電圧源は、コンパレータに関して正確な切換レベルを確立するために配置することができ、そうすれば、そのコンパレータは、図２〜９の実施例で使用された差動コンパレータの代わりに、高インピーダンスＣＭＯＳインバータ（ＮＯＴゲート）のような単純な単独入力コンパレータであり得る。
【００１９】
図１０は、ＮＯＴゲートＵ４を高速切換コンパレータとして使用する、本発明の更なる一実施例を示す。このゲートの切換レベルは、時間及び温度と共にかなり変わり得るが、これは、ＮＯＴゲートＵ４の出力と制御入力、即ちＦＥＴ  Ｑ１のゲートの間に接続された更なるＤＣ負帰還路によって制御することができる。この目的のため、単純な単独ＲＣ低域フィルタ（Ｒ5 、Ｃ5 ）が、平均出力レベルを確立するのに十分な濾過効果をもたらす。こうして、ＮＯＴゲートＵ４は、正確な切換レベルに向けて自動的にセルフバイアスをかけられる。
【００２０】
図２〜９の実施例に示す通り、入力源Ｖ１は、絶縁コンデンサＣ１とダイオードＤ１、Ｄ２とに接続されていて、該ダイオードが、積分器蓄積コンデンサＣ３にパルスを送る。ＦＥＴ  Ｑ１がコンデンサＣ３を放電させ、その結果生じる鋸波形がコンパレータ、すなわちＮＯＴゲートＵ４の単独入力に供給される。
ＮＯＴゲートＵ４は、ＲＣ低域フィルタＲ５、Ｃ５に給電し、該フィルタが、コンデンサＣ５において平均直流電圧レベルを生成させ、その電圧がオフセット基準電圧としてＦＥＴ  Ｑ１のゲートに供給される。上述の通り、ＦＥＴ  Ｑ１は、抵抗体Ｒ１とともに電流ドレンとして作用し、コンデンサＣ４にかかる電圧が抵抗体Ｒ１にかかる電圧を左右し、従って、抵抗体Ｒ１を介して定電流放電コンデンサＣ３にかかる電圧を左右する。
【００２１】
上述の通り、Ｒ２は、コンデンサＣ３及びＣ４と組み合わさって、ジッタ抑制がオクターブ当たり６ｄＢの割合で減退し始める側波帯周波数下限を確立する働きをする大きい値の抵抗体である。Ｒ２は、任意に、抵抗体をまたぐ形で接続された背中合わせのダイオード（すなわち、図２ａに示す通り、Ｒ２と並列の各々極性を持つ２つのダイオード）をもって、より大きい抵抗値を有することさえ可能であろう。
【００２２】
低域フィルタＲ５、Ｃ５のとき定数は、更なるＤＣ負帰還路のために、Ｒ２、Ｃ３及びＣ４によって限定されたより少し低い側波帯周波数が得られ、それで、スイッチオン後の側波帯周波数ができるだけ低く、整定時間ができるだけ短くなるように選ぶのが都合良かろう。
実際、パッケージ化されたＣＭＯＳゲートは、静電放電（ＥＳＳＤ）を防止する入力回路を有する。このようなゲートは、側波帯周波数が相対的に高いために、図１０に則して述べた種類のジッタ防止回路で使用するのに十分な高い入力インピーダンスを持たないかもしれない。ＣＭＯＳ  ＩＣでは、このような保護回路をチップベースで実現させる必要がなく、パッケージ化されたゲートについては、１対の追加的なＦＥＴ又は補足的なＦＥＴを使って、単純な高インピーダンス入力緩衝を見込むようにしてよい。
【００２３】
上述の典型的な実施形態の特に有利な形態は次の通りである。
１．ほぼ一定の振幅を有する入力源。本質的なことではないが、入力波形の立上り時間が平均周期の約１／１０以下であるのが望ましい。実際の回路性能はそれで改善されていることが分かる。
２．入力コンデンサＣ１（又は入力コンデンサＣ１とＣ２の対）が、１つの端子で前記入力信号によって切換えられた時にほぼ一定の電荷を有する入力電荷パケットを形成するのに使用できる。
【００２４】
３．入力周波数において一定の電荷パケットによって充電される積分器コンデンサが使用でき、そして、
４．制御された放電電流源又は放電電流シンクによって永久放電させられる。放電装置は、そのドレン又はコレクタにとって妥当な高い出力インピーダンスを有するトランジスタであれば、ほとんどどんなトランジスタであってもよい。
【００２５】
５．蓄積コンデンサから制御電流源の制御入力（ゲート又はベース）に至る負帰還路を形成するために低域フィルタ（代表的には単独選択ＲＣフィルタ）を接続してよい。
６．負帰還接続は、ほぼ一定の平均直流レベルを蓄積コンデンサに存在させる働きをする。すなわち、帰還路は直流除去の機能を果たすので、充電電流と放電電流の積分器とみなされる蓄積コンデンサが直流ドリフトによって影響されることはない。
【００２６】
７．差動コンパレータを、一方の入力が鋸波形に呼応して蓄積コンデンサに接続され、他方の入力が平均直流レベルに（低域フィルタの出力において）接続された形で使用することができる。
８．前記公報に記述された通りのトリガ出力回路を、コンパレータの低いジッタ出力転移によってのみトリガされるように接続することができる（低いジッタ出力転移は、２つの鋸波形スロープのうち遅い方で起こる）。
【００２７】
９．入力位相ジャンプの結果、積分器電圧が直列のダイオードの数と代表的なダイオードオフセット電圧によって設定された限界を飛び越えてしまうケースに備えて、帰還低域フィルタの入力と出力の間に低インピーダンス路を形成する背中合わせのスピードアップダイオード（Ｄ５〜Ｄ８）を接続することができる。
１０．２つの電荷ポンプが入力波形の立上りエッジと立下りエッジで交互に働き、その電荷パケットを共通路経由で蓄積コンデンサに運ぶ形の周波数二倍入力回路を設けてよい。
【００２８】
１１．（ａ）共通ゲート又は共通ベースのトランジスタ回路を入力コンデンサと蓄積コンデンサの間の通路内に接続してよく、それで、より一定したサイズの電荷パケットが確保される。
（ｂ）入力信号振幅の短期間の変動の中で一定した電荷パケットサイズが確保されるように時定数をベースに接続してもよい。または、Ｔ２のゲートをＴ１のゲートに接続してよい。
【００２９】
１２．低域フィルタ出力電圧（周波数の既知関数）を使って、出力単安定回路のマークスペース比を広い入力周波数範囲全体にわたってほぼ一定に維持することができる。あるいは、同じ目的を達成するために、ＦＥＴをＴ１のゲートに接続し、Ｔ１の電流ミラーを電流制御出力単安定回路に接続することもできる。
【図面の簡単な説明】
【図１（ａ）】  当方の公報第ＷＯ９７／３０５１６号の国際特許願に記述された既知のジッタ防止回路を示す図である。
【図１（ｂ）】  当方の公報第ＷＯ９７／３０５１６号の国際特許願に記述された既知のジッタ防止回路を示す図である。
【図１（ｃ）】  当方の公報第ＷＯ９７／３０５１６号の国際特許願に記述された既知のジッタ防止回路を示す図である。
【図２（ａ）】  図２（ａ）〜（ｄ）は、本発明によるジッタ防止回路の一実施例を示す。図２（ａ）は、ジッタ防止回路の回路図である。
【図２（ｂ）】  入力波形Ｏｐ１、鋸波形Ｏｐ２、及び平均直流レベルＯｐ３を示す図である。
【図２（ｃ）】  重ね合わされた波形Ｏｐ２とＯｐ３を示す図である。
【図２（ｄ）】  重ね合わされた波形の細部を示す図である。
【図３（ａ）】  図２（ａ）に示したジッタ防止回路の更なる実施例を示す回路図である。
【図３（ｂ）】  図２（ｂ）に示したジッタ防止回路の更なる実施例を示し、それぞれ鋸波形Ｏｐ２と平均直流レベルＯｐ３を重ね合わされた形で示す図である。
【図４（ａ）】  図２（ａ）に示したジッタ防止回路の更なる実施例を示す回路図である。
【図４（ｂ）】  図２（ｂ）に示したジッタ防止回路の更なる実施例を示し、それぞれ鋸波形Ｏｐ２と平均直流レベルＯｐ３を重ね合わされた形で示す図である。
【図５（ａ）】  図２（ａ）に示したジッタ防止回路の更なる実施例を示す回路図である。
【図５（ｂ）】  図２（ｂ）に示したジッタ防止回路の更なる実施例を示し、それぞれ鋸波形Ｏｐ２と平均直流レベルＯｐ３を重ね合わされた形で示す図である。
【図６】  出力単安定回路のパルス長が制御される形の、本発明によるジッタ防止回路を示す図である。
【図７（ａ）】  図７（ａ）〜７（ｃ）は、周波数二倍入力を有する、本発明によるジッタ防止回路を示し、図７（ａ）は、ジッタ防止回路を示す回路図である。
【図７（ｂ）】  鋸波形Ｏｐ２と平均直流レベルＯｐ３を重ね合わされた形で示す図である。
【図７（ｃ）】  重ね合わされた波形の拡大された細部を示す図である。
【図８（ａ）】  図８は、電荷パケットの電荷値をほぼ一定に維持するようにされた回路を含む、本発明によるジッタ防止回路を示し、図８（ａ）は、ジッタ防止回路を示す回路図である。
【図８（ｂ）】  入力波形Ｏｐ２と平均直流レベルＯｐ３を重ね合わされた形で示し、また、電圧波形Ｏｐ４も示す図である。
【図８（ｃ）】  重ね合わされた波形の拡大された細部を示し、また、電圧波形Ｏｐ４も示す図である。
【図９（ａ）】  図９は、電荷パケットの電荷値をほぼ一定に維持するようにされた回路を含む、本発明によるジッタ防止回路を示す図であり、図９（ａ）は、ジッタ防止回路を示す回路図である。
【図９（ｂ）】  入力波形Ｏｐ２と平均直流レベルＯｐ３を重ね合わされた形で示す図である。
【図９（ｃ）】  重ね合わされた波形の拡大された細部を示す図である。
【図１０】  本発明によるジッタ防止回路の更なる実施例を示す図である。
【符号の説明】
Ｏｐ１…入力波形
ＯＰ２…鋸波形
Ｏｐ３…平均直流レベル
【図１（ａ）】
0004261067.tif 000002
【図１（ｂ）】
0004261067.tif 000003
【図１（ｃ）】
0004261067.tif 000004
【図２（ａ）】
0004261067.tif 000005
【図２（ｂ）】
0004261067.tif 000006
【図２（ｃ）】
0004261067.tif 000007
【図２（ｄ）】
0004261067.tif 000008
【図３（ａ）】
0004261067.tif 000009
【図３（ｂ）】
0004261067.tif 000010
【図４（ａ）】
0004261067.tif 000011
【図４（ｂ）】
0004261067.tif 000012
【図５（ａ）】
0004261067.tif 000013
【図５（ｂ）】
0004261067.tif 000014
【図６】
0004261067.tif 000015
【図７（ａ）】
0004261067.tif 000016
【図７（ｂ）】
0004261067.tif 000017
【図７（ｃ）】
0004261067.tif 000018
【図８（ａ）】
0004261067.tif 000019
【図８（ｂ）】
0004261067.tif 000020
【図８（ｃ）】
0004261067.tif 000021
【図９（ａ）】
0004261067.tif 000022
【図９（ｂ）】
0004261067.tif 000023
【図９（ｃ）】
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【図１０】
0004261067.tif 000025