(57)【特許請求の範囲】
【請求項１】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源系統の第１の電源電圧の供給を受けて動作し、前記画素部が第２の電源系統の前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から前記第１の電源系統の第１の電源電圧を入力し、前記周辺回路部に供給する第１の電源入力手段と、
外部から前記第２の電源系統の第２の電源電圧を入力し、前記画素部に供給する第２の電源入力手段と、
前記第１の電源電圧のレベルを変換するレベルシフト手段と、を有し、
前記単位画素が、
少なくとも受光量に応じた信号電荷を生成する光電変換部と、
前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、
前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、
前記光電変換部をリセットするリセット手段と、
前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅手段と、を含み、
前記レベルシフト手段は、
レベルシフトさせた電源電圧を、前記転送手段および前記リセット手段に供給し、当該転送手段に供給する電源電圧値は、前記リセット手段に供給する電源電圧値より高く設定して供給する
固体撮像装置。
【請求項２】
前記画素部に隣接して各画素行の信号を蓄積するカラム領域を有する
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記第１および第２の電源電圧の少なくとも１つは負電源電圧である
請求項１または２記載の固体撮像装置。
【請求項４】
少なくとも第１の電源電圧値で動作する回路領域と、第２の電源電圧値で動作する回路領域とを有し、電源電圧値の異なる各回路領域を接続する領域に前記レベルシフタ手段を挿入して電源電圧値の変換を行う
請求項１から３のいずれか一に記載の固体撮像装置。
【請求項５】
前記画素部を駆動するための垂直駆動部を有し、前記リセット手段となるリセットトランジスタのソースが前記電荷検出部に接続され、前記リセットトランジスタのドレインが前記垂直駆動部により制御されるドレイン制御線に接続された
請求項１から４のいずれか一に記載の固体撮像装置。
【請求項６】
前記ドレイン制御線には、信号電荷の読み出し期間以外の期間中は第３の電源電圧が印加されるとともに、信号電荷の読み出し期間中は前記第３の電源電圧より高い第４の電源電圧が印加され、この第４の電源電圧によって前記電荷検出部のリセット及び信号電荷の読み出しを含む一連の読出し動作が行われ、前記信号電荷の読出し動作終了後に前記ドレイン制御線の印加電圧が前記第３の電源電圧に戻る
請求項５記載の固体撮像装置。
【請求項７】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源系統の第１の電源電圧の供給を受けて動作し、前記画素部が第２の電源系統の前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から前記第１の電源系統の第１の電源電圧を入力し、前記周辺回路部に供給する第１の電源入力手段と、
外部から前記第２の電源系統の第２の電源電圧を入力し、前記画素部に供給する第２の電源入力手段と、
前記画素部を駆動するための垂直駆動部と、を有し、
前記単位画素が、
少なくとも受光量に応じた信号電荷を生成する光電変換部と、
前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、
前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、
前記光電変換部をリセットするリセット手段と、
前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅手段と、を含み、
前記リセット手段となるリセットトランジスタのソースが前記電荷検出部に接続され、前記リセットトランジスタのドレインが前記垂直駆動部により制御されるドレイン制御線に接続され、
前記リセットトランジスタのゲートをフローティング状態に制御する制御トランジスタを有し、
前記ドレイン制御線が第１の状態時に前記リセットトランジスタのゲートを第２の状態でホールドすることによって第１の電圧にセットし、前記ドレイン制御線を第２の状態にすることにより、容量カップリングによってリセットトランジスタのゲートを第１の電圧よりも大きい第２の電圧にセットする
固体撮像装置。
【請求項８】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源系統の第１の電源電圧の供給を受けて動作し、前記画素部が第２の電源系統の前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から前記第１の電源系統の第１の電源電圧を入力し、前記周辺回路部に供給する第１の電源入力手段と、
外部から前記第２の電源系統の第２の電源電圧を入力し、前記画素部に供給する第２の電源入力手段と、
前記画素部を駆動するための垂直駆動部と、を有し、
前記単位画素が、
少なくとも受光量に応じた信号電荷を生成する光電変換部と、
前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、
前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、
前記光電変換部をリセットするリセットトランジスタと、
前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅手段と、
画素行を選択するための選択トランジスタと、
を含み、
前記垂直駆動部の駆動より、前記リセットトランジスタをＯＮ状態にすることで前記電荷検出部を第１の電圧にセットし、前記リセットトランジスタをＯＦＦ状態にすることで前記電荷検出部をフローティング状態とし、前記選択トランジスタをＯＮ状態にすることによって前記選択トランジスタのソースと前記電荷検出部の寄生容量により、前記電荷検出部を第２の電圧に昇圧する
固体撮像装置。
【請求項９】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源系統の第１の電源電圧の供給を受けて動作し、前記画素部が第２の電源系統の前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から前記第１の電源系統の第１の電源電圧を入力し、前記周辺回路部に供給する第１の電源入力手段と、
外部から前記第２の電源系統の第２の電源電圧を入力し、前記画素部に供給する第２の電源入力手段と、
前記画素部を駆動するための垂直駆動部と、を有し、
前記単位画素が、
少なくとも受光量に応じた信号電荷を生成する光電変換部と、
前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、
前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、
前記光電変換部をリセットするリセットトランジスタと、
前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅トランジスタと、
画素行を選択するための選択トランジスタと、
少なくとも１個の電源電圧源と、
を含み、
単位画素内の接続順序が電源電圧源、選択トランジスタ、増幅トランジスタ、出力信号線の順であり、前記垂直駆動部による前記画素部の駆動の順序が先に前記リセットトランジスタを一度ＯＮし、その後、前記選択トランジスタをＯＮすることにより、前記光電変換部の信号電荷を読み出す
固体撮像装置。
【請求項１０】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源系統の第１の電源電圧の供給を受けて動作し、前記画素部が第２の電源系統の前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から前記第１の電源系統の第１の電源電圧を入力し、前記周辺回路部に供給する第１の電源入力手段と、
外部から前記第２の電源系統の第２の電源電圧を入力し、前記画素部に供給する第２の電源入力手段と、を有し、
前記第１および第２の電源電圧の少なくとも１つは負電源電圧であり、
半導体基板上の画素部形成領域に第１導電型の第１のウェル領域を形成し、その外周部に第２導電型の第２のウェル領域を形成し、さらにその外周部に第１導電型の第３のウェル領域を形成し、
前記第３のウェル領域に負電源電圧を印加するとともに、この第３のウェル領域内部にｎチャネルの絶縁ゲート型電界効トランジスタを形成し、前記ｎチャネルの絶縁ゲート型電界効トランジスタのソースと前記第３のウェル領域とを同じ負電源電圧とした
固体撮像装置。
【請求項１１】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源電圧の供給を受けて動作し、前記画素部が前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から単一レベルの電源電圧を入力する電源入力手段と、
前記電源入力手段によって入力された電源電圧のレベルを前記第１の電源電圧および／または第２の電源電圧に変換するレベルシフト手段と、を有し、
前記レベルシフト手段によって生成された第１の電源電圧を前記周辺回路部に選択的に供給し、生成された第２の電源電圧を前記画素部に選択的に供給し、
前記単位画素が、
少なくとも受光量に応じた信号電荷を生成する光電変換部と、
前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、
前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、
前記光電変換部をリセットするリセット手段と、
前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅手段と、を含み、
前記レベルシフト手段は、
レベルシフトさせた電源電圧を、前記転送手段および前記リセット手段に供給し、当該転送手段に供給する電源電圧値は、前記リセット手段に供給する電源電圧値より高く設定して供給する
固体撮像装置。
【請求項１２】
前記画素部に隣接して各画素行の信号を蓄積するカラム領域を有する
請求項１１記載の固体撮像装置。
【請求項１３】
前記複数の電源電圧の少なくとも１つは負電源電圧である
請求項１１または１２記載の固体撮像装置。
【請求項１４】
少なくとも第１の電源電圧値で動作する回路領域と、第２の電源電圧値で動作する回路領域とを有し、電源電圧値の異なる各回路領域を接続する領域に前記レベルシフタ手段を挿入して電源電圧値の変換を行う
請求項１１から１３のいずれか一に記載の固体撮像装置。
【請求項１５】
前記画素部を駆動するための垂直駆動部を有し、前記リセット手段となるリセットトランジスタのソースが前記電荷検出部に接続され、前記リセットトランジスタのドレインが前記垂直駆動部により制御されるドレイン制御線に接続された
請求項１１から１４のいずれか一に記載の固体撮像装置。
【請求項１６】
前記ドレイン制御線には、信号電荷の読み出し期間以外の期間中は第３の電源電圧が印加されるとともに、信号電荷の読み出し期間中は前記第３の電源電圧より高い第４の電源電圧が印加され、この第４の電源電圧によって前記電荷検出部のリセット及び信号電荷の読み出しを含む一連の読出し動作が行われ、前記信号電荷の読出し動作終了後に前記ドレイン制御線の印加電圧が前記第３の電源電圧に戻る
請求項１５記載の固体撮像装置。
【請求項１７】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源電圧の供給を受けて動作し、前記画素部が前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から単一レベルの電源電圧を入力する電源入力手段と、
前記画素部を駆動する垂直駆動部と、
前記電源入力手段によって入力された電源電圧のレベルを前記第１の電源電圧および／または第２の電源電圧に変換するレベルシフト手段と、を有し、
前記レベルシフト手段によって生成された第１の電源電圧を前記周辺回路部に選択的に供給し、生成された第２の電源電圧を前記画素部に選択的に供給し、
前記単位画素が、
少なくとも受光量に応じた信号電荷を生成する光電変換部と、
前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、
前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、
前記光電変換部をリセットするリセット手段と、
前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅手段と、を含み、
前記リセット手段となるリセットトランジスタのソースが前記電荷検出部に接続され、前記リセットトランジスタのドレインが前記垂直駆動部により制御されるドレイン制御線に接続され、
前記リセットトランジスタのゲートをフローティング状態に制御する制御トランジスタを有し、
前記ドレイン制御線が第１の状態時に前記リセットトランジスタのゲートを第２の状態でホールドすることによって第１の電圧にセットし、前記ドレイン制御線を第２の状態にすることにより、容量カップリングによってリセットトランジスタのゲートを第１の電圧よりも大きい第２の電圧にセットする
固体撮像装置。
【請求項１８】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源電圧の供給を受けて動作し、前記画素部が前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から単一レベルの電源電圧を入力する電源入力手段と、
前記画素部を駆動する垂直駆動部と、
前記電源入力手段によって入力された電源電圧のレベルを前記第１の電源電圧および／または第２の電源電圧に変換するレベルシフト手段と、を有し、
前記レベルシフト手段によって生成された第１の電源電圧を前記周辺回路部に選択的に供給し、生成された第２の電源電圧を前記画素部に選択的に供給し、
前記単位画素が、
少なくとも受光量に応じた信号電荷を生成する光電変換部と、
前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、
前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、
前記光電変換部をリセットするリセットトランジスタと、
前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅手段と、
画素行を選択するための選択トランジスタと、
を含み、
前記垂直駆動部の駆動より、前記リセットトランジスタをＯＮ状態にすることで前記電荷検出部を第１の電圧にセットし、前記リセットトランジスタをＯＦＦ状態にすることで前記電荷検出部をフローティング状態とし、前記選択トランジスタをＯＮ状態にすることによって前記選択トランジスタのソースと前記電荷検出部の寄生容量により、前記電荷検出部を第２の電圧に昇圧する
固体撮像装置。
【請求項１９】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源電圧の供給を受けて動作し、前記画素部が前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から単一レベルの電源電圧を入力する電源入力手段と、
前記画素部を駆動する垂直駆動部と、
前記電源入力手段によって入力された電源電圧のレベルを前記第１の電源電圧および／または第２の電源電圧に変換するレベルシフト手段と、を有し、
前記レベルシフト手段によって生成された第１の電源電圧を前記周辺回路部に選択的に供給し、生成された第２の電源電圧を前記画素部に選択的に供給し、
前記単位画素が、
少なくとも受光量に応じた信号電荷を生成する光電変換部と、
前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、
前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、
前記光電変換部をリセットするリセットトランジスタと、
前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅トランジスタと、
画素行を選択するための選択トランジスタと、
少なくとも１個の電源電圧源と、
を含み、
単位画素内の接続順序が電源電圧源、選択トランジスタ、増幅トランジスタ、出力信号線の順であり、前記垂直駆動部による前記画素部の駆動の順序が先に前記リセットトランジスタを一度ＯＮし、その後、前記選択トランジスタをＯＮすることにより、前記光電変換部の信号電荷を読み出す
固体撮像装置。
【請求項２０】
複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源電圧の供給を受けて動作し、前記画素部が前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、
外部から単一レベルの電源電圧を入力する電源入力手段と、
前記画素部を駆動する垂直駆動部と、
前記電源入力手段によって入力された電源電圧のレベルを前記第１の電源電圧および／または第２の電源電圧に変換するレベルシフト手段と、を有し、
前記レベルシフト手段によって生成された第１の電源電圧を前記周辺回路部に選択的に供給し、生成された第２の電源電圧を前記画素部に選択的に供給し、
前記第１および第２の電源電圧の少なくとも１つは負電源電圧であり、
半導体基板上の画素部形成領域に第１導電型の第１のウェル領域を形成し、その外周部に第２導電型の第２のウェル領域を形成し、さらにその外周部に第１導電型の第３のウェル領域を形成し、
前記第３のウェル領域に負電源電圧を印加するとともに、この第３のウェル領域内部にｎチャネルの絶縁ゲート型電界効トランジスタを形成し、前記ｎチャネルの絶縁ゲート型電界効トランジスタのソースと前記第３のウェル領域とを同じ負電源電圧とした
固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有する増幅型（ＣＭＯＳセンサ型）の固体撮像装置に関し、特にその電源回路の改良に関するものである。
【０００２】
【従来の技術】
従来より、たとえば図１〜図７に示すような増幅型（ＣＭＯＳセンサ型）の固体撮像装置が知られている。以下、これらの図を用いて従来例の構成及び動作を説明する。
【０００３】
図１は、従来の固体撮像装置の構成例を示す概略平面図である。
【０００４】
この固体撮像装置は、半導体チップ１上に、２次元配列で多数の単位画素を配置した画素部２と、各種のタイミング信号を生成するタイミングジェネレータ部３と、単位画素の各画素列（カラム）毎にＣＤＳ（相関二重サンプリング）を行うカラムＣＤＳやＡ／Ｄ変換を行うカラムＡＤ等の出力カラム部４と、この出力カラム部４を水平方向に選択して駆動する水平駆動部５と、各画素行を選択して駆動する垂直駆動部６と、画素部２から読み出された画素信号に対して信号処理を行う信号処理部（ＤＳＰ）７等が形成されている。
【０００５】
この固体撮像装置は、電源系統としては第１の電源系統（以下、便宜上デジタル電源という）と第２の電源系統（以下、便宜上アナログ電源という）の２つの電源系統を持って駆動される。半導体チップ１は、第１の電源系統であるデジタル電源電圧ＤＶＤＤが供給される電源端子８と、デジタルグランド電圧ＤＶＳＳが供給される電源端子９と、第２の電源系統であるアナログ電源電圧ＡＶＤＤが供給される電源端子１０と、アナロググランド電圧ＡＶＳＳが供給される電源端子１１とを有する。
【０００６】
このように従来の固体撮像装置では、デジタル電源電圧（ＤＶＤＤ）とアナログ電源電圧（ＡＶＤＤ）は同じ電圧値（例えば１．８Ｖ、２．５Ｖ、３．３Ｖなど）であったため、半導体チップ１上に複数の電極パッドＰＡＤが配置されていても、チップ１の外部からは１種類の電源電圧が供給され、単一電源電圧で動作している。
【０００７】
図２は、図１に示す従来例の画素部２の積層構造を示す断面図である。
【０００８】
図示のように、シリコン基板１２上にはＰウェル１３が形成されており、このＰウェル１３上に、素子分離領域（本例ではＬＯＣＯＳ素子分離であるがＳＴＩ等の場合もある）１４と、電源領域（ＡＶＤＤ）１５と、リセットトランジスタのリセットゲート（Ｒｅｓｅｔ）１６と、フローティングデフュージョン（ＦＤ）部と呼ばれる電荷検出部１７と、フォトダイオード２３の信号電荷をＦＤ部１７に転送する転送トランジスタ（転送ゲートＴＧ）１８と、フォトダイオード２３を構成するＰ＋型受光層１９及びＮ型光電変換層２０等が形成されている。
【０００９】
このような固体撮像装置において、半導体プロセス世代が進んでいくと、使用する電源電圧が小さくなっていく。たとえば０．３５μｍプロセスでは３．３Ｖ、０．２５μｍプロセスでは２．５Ｖ、０．１８μｍプロセスでは１．８Ｖ、などである。
【００１０】
一方、固体撮像装置は第２の電源系統で駆動される回路部（以下、アナログ回路部という）と第１の電源系統で駆動される回路図（以下、デジタル回路部という）が必須のアナログデジタル混載デバイスである。よって、上述したデジタル回路部は電源電圧が低下しても動作する。
【００１１】
【発明が解決しようとする課題】
しかし、アナログ回路部の低電圧化は難しい。
特にアナログ回路部の中でも画素部２については、フォトダイオード２３から信号電荷（Ｑｓｉｇ）を電荷検出部１７に完全転送しなければならないため、低電圧化が難しい。
【００１２】
図３〜図７は、図２に示した断面図に対応するポテンシャル電位を示す説明図であり、縦軸がポテンシャル電位ＰＴＮ（Ｖ）、横軸が図２の基板表面における各素子の形成位置に対応している。
【００１３】
以下、これらの図により、従来の信号電荷の読出し動作を説明する。
まず、図３において、フォトダイオード（ＰＤ）２３に信号電荷２４を蓄積している間、リセットトランジスタ１６のドレイン端子１５は電源電圧ＡＶＤＤ１になっている。図示の例では、ＡＶＤＤ１＝２．５Ｖである（図中、２６で示す）。この時、転送ゲート１８のゲート電圧（ΦＴＧ）は０Ｖである。
また、リセットトランジスタ１６の“ＯＦＦ”時のポテンシャル電位（ΦＲ）は、例えば１Ｖ程度である（図中、２７で示す）。このリセットトランジスタ１６は、ディープディプリーション（Deep Depletion）型トランジスタとなっている。
【００１４】
次に、図４に示すように、リセットトランジスタ１６のゲートを“ＯＮ”状態にする。つまり、ΦＲ＝２．５Ｖである。そうすると、リセットトランジスタ１６のゲート下の電位は深くリセット（図示の例では３Ｖにリセット）され（図中、２８で示す）、ＦＤ電位は電源電圧１５（ＡＶＤＤ１＝２．５Ｖ）と同じ電位となる（図中、２６で示す）。つまり、リセットトランジスタ１６にディープディプリーション型トランジスタを用いることによってＦＤ電位を電源電圧までリセットしている。
【００１５】
次に、図５は、リセットトランジスタ１６を“ＯＦＦ”状態にしたときのポテンシャルを示しており、ＦＤ電位は、そのままＡＶＤＤ１の電位と同じである。実際にはリセットトランジスタ１６のゲートとの寄生容量により、ＡＶＤＤ１＝２．５Ｖよりも若干少なくなる（図中、２５で示す）。
【００１６】
また、図６は読出し時のポテンシャルを示している。転送ゲート１８に“ＯＮ”電圧を印加することによって、信号電荷（Ｑｓｉｇ）２４をＦＤ部１７に読み出す。
ここで、信号電荷（Ｑｓｉｇ）２４のうち、大部分の信号電荷（Ｑｓｉｇ１）３０がＦＤ部１７へ読み出されるが、一部の信号電荷（Ｑｓｉｇ２）２９はフォトダイオード２３に残る。
この残った信号電荷は残像なり、画像特性を劣化させる。
ここで、残像が発生する原因は、転送ゲート１８に印加する電圧が相対的に小さいため、転送ゲート１８のゲート下にポテンシャルバリア３１が発生し、フォトダイオード２３の信号電荷を完全に読み出すことができないからである。
【００１７】
このように、従来の増幅型固体撮像装置において、画素部を駆動する電圧が小さくなればなるほど、この残像の発生の可能性が大きくなり、画質を劣化させてしまう。
【００１８】
図７は、転送ゲート１８を“ＯＦＦ”した後のポテンシャルを示している。図示のように、転送ゲート１８のゲート電圧（ΦＴＧ）は０Ｖになり（図中、３２で示す）、フォトダイオード２３には信号電荷（Ｑｓｉｇ２）２９が残されてしまう。
【００１９】
以上のように、従来の増幅型固体撮像装置では、画素部を駆動する電圧が小さいために、フォトダイオードの信号電荷を完全に読み出すことができず、残像が発生する原因となる。
また、このような背景から画素部の動作マージンも大きくとれないという問題が生じ、さらに、画素部の構造等が制約を受け、製造工程が煩雑になったり、大きい電源電圧が必要となるといった問題も生じる。
【００２０】
本発明の第１の目的は、複数の電源電圧を使うことによって、画素部の動作マージンを大きくしたり、信号電荷の完全転送を図ることが可能な固体撮像装置を提供することにある。
本発明の第２の目的は、製造工程におけるマスク枚数の削減やプロセス工程の短縮を実現できる固体撮像装置を提供することにある。
【００２１】
【課題を解決するための手段】
前記目的を達成するため、本発明の第１の観点は、複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源系統の第１の電源電圧の供給を受けて動作し、前記画素部が第２の電源系統の前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、外部から前記第１の電源系統の第１の電源電圧を入力し、前記周辺回路部に供給する第１の電源入力手段と、外部から前記第２の電源系統の第２の電源電圧を入力し、前記画素部に供給する第２の電源入力手段と、前記第１の電源電圧のレベルを変換するレベルシフト手段と、を有し、前記単位画素が、少なくとも受光量に応じた信号電荷を生成する光電変換部と、前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、前記光電変換部をリセットするリセット手段と、前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅手段と、を含み、前記レベルシフト手段は、レベルシフトさせた電源電圧を、前記転送手段および前記リセット手段に供給し、当該転送手段に供給する電源電圧値は、前記リセット手段に供給する電源電圧値より高く設定して供給する。
【００２２】
また、本発明の第２の観点は、複数の単位画素から構成される画素部と、前記画素部を制御する周辺回路部とを有し、当該周辺回路が第１の電源電圧の供給を受けて動作し、前記画素部が前記第１の電源電圧とは値が異なる第２の電源電圧の供給を受けて動作する固体撮像装置であって、外部から単一レベルの電源電圧を入力する電源入力手段と、前記電源入力手段によって入力された電源電圧のレベルを前記第１の電源電圧および／または第２の電源電圧に変換するレベルシフト手段と、を有し、前記レベルシフト手段によって生成された第１の電源電圧を前記周辺回路部に選択的に供給し、生成された第２の電源電圧を前記画素部に選択的に供給し、前記単位画素が、少なくとも受光量に応じた信号電荷を生成する光電変換部と、前記光電変換部によって生成された信号電荷を取り出すための電荷検出部と、前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転送手段と、前記光電変換部をリセットするリセット手段と、前記電荷検出部の信号電荷を電気信号に変換して出力信号線に出力する増幅手段と、を含み、前記レベルシフト手段は、レベルシフトさせた電源電圧を、前記転送手段および前記リセット手段に供給し、当該転送手段に供給する電源電圧値は、前記リセット手段に供給する電源電圧値より高く設定して供給する。
【００２３】
本発明の固体撮像装置では、外部から複数の異なる電源電圧を入力し、この複数の電源電圧を画素部及び周辺回路部に選択的に供給するようにしたことから、複数の電源電圧を使うことにより、各部分に最適な消費電力の設定が可能となり、特に画素部に必要な第２の電源電圧を有効に設定できる。
したがって、各部の動作マージンが拡大し、画素部を含む回路部分の消費電力を削減することができ、さらに画素部における信号電荷の完全転送を図ることが可能となる。
また、通常はイオン注入マスクで打ち分けているトランジスタの閾値Ｖｔｈの変更が不要となるので、イオン注入作業時におけるマスク枚数を大幅に削減でき、プロセス工程の短縮を実現できる。
【００２４】
また、本発明の固体撮像装置では、外部から電源電圧からレベルシフト手段を用いて複数の異なる電源電圧を生成し、この複数の異なる電源電圧を画素部及び周辺回路部に選択的に供給するようにしたことから、複数の電源電圧を使うことにより、各部分に最適な消費電力の設定が可能となり、特に画素部に必要な第２の電源電圧を有効に設定できる。
したがって、各部の動作マージンが拡大し、画素部を含む回路部分の消費電力を削減することができ、さらに画素部における信号電荷の完全転送を図ることが可能となる。
【００２５】
また、通常はイオン注入マスクで打ち分けているトランジスタの閾値Ｖｔｈの変更が不要となるので、イオン注入作業時におけるマスク枚数を大幅に削減でき、プロセス工程の短縮を実現できる。
【００２６】
【発明の実施の形態】
以下、本発明による固体撮像装置の実施の形態について説明する。
【００２７】
本発明の実施の形態による固体撮像装置は、複数レベルの電源電圧を半導体チップの外部から供給したり、あるいは半導体チップ内に昇圧手段を設けることにより、画素部には高電圧を印加し、周辺回路部には低電圧を印加し、ＦＤ部を高圧でリセットすることで、ＦＤ部の動作ダイナミックレンジを拡大するようにし、残像等の問題を解決するものである。
【００２８】
図８は、本発明の第１実施形態による増幅型固体撮像装置の構成例を示す概略平面図である。なお、図１に示す回路と共通の機能を有する構成部については便宜上、同一符号を付して説明する。
【００２９】
この固体撮像装置は、撮像信号をアナログ信号で出力する構成例であり、半導体チップ１上に、２次元配列で多数の単位画素を配置した画素部２と、各種のタイミング信号を生成するタイミングジェネレータ部３と、画素部２からの各画素行のアナログ画素信号を格納するラインメモリ部（カラム領域）４Ａと、ラインメモリ部４Ａを水平方向に選択して駆動する水平駆動部５と、各画素行を選択して駆動する垂直駆動部６と、画素部２から読み出された画素信号に対して所定の信号処理を行って出力する出力アンプ部５１等が形成されている。
【００３０】
また、このような半導体チップ１は、第１の電源系統であるデジタル電源系統として、電源端子４５から第１のデジタル電源電圧（ＤＶＤＤ１）、電源端子４６から第１のデジタルグラウンド電圧（ＤＶＳＳ１）、電源端子４７から第２のデジタル電源電圧（ＤＶＤＤ２）、電源端子４８から第２のデジタルグラウンド電圧（ＤＶＳＳ２）、電源端子４９から第３のデジタル電源（ＤＶＤＤ３）４９、及び電源端子５０から第３のデジタルグラウンド電圧（ＤＶＳＳ３）が供給されている。
【００３１】
また、半導体チップ１は、第２の電源系統であるアナログ電源系統として、電源端子４０から第１のアナログ電源電圧（ＡＶＤＤ１）、電源端子４１から第１のアナロググラウンド電圧（ＡＶＳＳ１）、電源端子４２から第２のアナログ電源電圧（ＡＶＤＤ２）、及び電源端子４３から第２のアナロググラウンド電圧（ＡＶＳＳ２）が供給されている。
なお、半導体チップ１には、基板コンタクト（ＶＳＵＢ）４４が設けられている。
【００３２】
このような回路構成において、画素部２、ラインメモリ部４Ａ、出力アンプ部５１は第２の電源系統、すなわちアナログ電源で駆動されるアナログ回路部であり、ＴＧ部３、垂直駆動部６、水平駆動部５は第１の電源系統、すなわちデジタル電源で駆動されるデジタル回路部である。
【００３３】
このような固体撮像装置において、半導体プロセス世代が進んでいくと、使用する電源電圧が小さくなっていく。たとえば０．３５μｍプロセスでは３．３Ｖ、０．２５μｍプロセスでは２．５Ｖ、０．１８μｍプロセスでは１．８Ｖ、などである。
【００３４】
本実施形態では、半導体チップ１の外部から電源電圧値の異なる複数の電源を供給するようにしたものである。
すなわち、図８において、ＤＶＤＤ１＝ＤＶＤＤ２ではない。例えばＤＶＤＤ１＝３．３Ｖとすると、ＤＶＤＤ２＝２．５Ｖである。このような電源電圧値を固体撮像装置の外部から半導体チップ１に供給することによって、特にフォトダイオード２３からの信号電荷の完全転送が可能となる。
【００３５】
また、アナログ用の電源電圧値ＡＶＤＤ１とＡＶＤＤ２を異なる電圧で使うこともできる。画素部２の電源をＡＶＤＤ１とし、ラインメモリ部４Ａ、出力アンプ部５１の電源をＡＶＤＤ２とすることによって、回路の各部分に最適な消費電力の設定が可能となってくる。
これにより、各部の動作マージンが拡大し、アナログ部分の消費電力を削減することができる。
【００３６】
図９は、本発明の第２実施形態による増幅型固体撮像装置の構成例を示す概略平面図である。なお、図１に示す回路と共通の機能を有する構成部については便宜上、同一符号を付して説明する。
【００３７】
この固体撮像装置は、撮像信号をデジタル信号に変換し、さらにデジタル信号処理を施して出力する構成例であり、半導体チップ１上に、２次元配列で多数の単位画素を配置した画素部２と、各種のタイミング信号を生成するタイミングジェネレータ部３と、カラムＣＤＳやカラムＡＤ等の出力カラム部（カラム領域）４と、この出力カラム部４を水平方向に選択して駆動する水平駆動部５と、各画素行を選択して駆動する垂直駆動部６と、画素部２から読み出された画素信号に対して信号処理を行う信号処理部（ＤＳＰ）７と、外部からの第２の電源電圧としてのアナログ電源電圧及び第１の電源電圧としてのデジタル電源電圧を昇圧する昇圧回路５２と、外部からのアナログ電源電圧及びデジタル電源電圧によって負電源を生成する負電源発生回路５３等が形成されている。
【００３８】
そして、このような半導体チップ１は、第１の電源系統であるデジタル電源系統として、電源端子８からデジタル電源電圧（ＤＶＤＤ）、電源端子９からデジタルグラウンド電圧（ＤＶＳＳ）が供給され、第２の電源系統であるアナログ電源系統として、電源端子１０からアナログ電源電圧（ＡＶＤＤ）、電源端子１１からアナロググラウンド電圧（ＡＶＳＳ）が供給されている。
なお、半導体チップ１には、基板コンタクト（ＶＳＵＢ）４４が設けられている。
【００３９】
本実施形態では、デジタル電源電圧（ＤＶＤＤ）とアナログ電源電圧（ＡＶＤＤ）１０は、ともに同じ電源電圧値であり、これを昇圧回路５２において電源電圧ＡＶＤＤ＝ＤＶＤＤを昇圧し、さらに負電源発生回路５３によって負電源を生成することにより、半導体チップ１の内部で別の電源電圧値を生成している。
【００４０】
このように半導体チップ１の外部から供給される電源電圧値は単一でも、チップ内部で複数の電源電圧を作り出すことによって、特に画素部２の動作マージンを大幅に拡大することができる。
また、この結果、通常はイオン注入マスクで打ち分けているトランジスタの閾値Ｖｔｈの変更が不要となるので、イオン注入作業時におけるマスク枚数を大幅に削減することが可能となる。
【００４１】
図１０は、本発明の第３実施形態による増幅型固体撮像装置の構成例を示す概略平面図である。なお、なお、図１に示す回路と共通の機能を有する構成部については便宜上、同一符号を付して説明する。
【００４２】
この固体撮像装置は、図８に示す第１実施形態の構成例をデジタル出力とし、さらにデジタル信号処理を行う構成に変形した構成例であり、半導体チップ１上に、２次元配列で多数の単位画素を配置した画素部２と、各種のタイミング信号を生成するタイミングジェネレータ部３と、カラムＣＤＳやカラムＡＤ等の出力カラム部（カラム領域）４と、この出力カラム部４を水平方向に選択して駆動する水平駆動部５と、各画素行を選択して駆動する垂直駆動部６と、画素部２から読み出された画素信号に対して信号処理を行う信号処理部（ＤＳＰ）７等が形成されている。
【００４３】
また、このような半導体チップ１は、第１の電源系統であるデジタル電源系統として、電源端子４５から第１のデジタル電源電圧（ＤＶＤＤ１）、電源端子４６から第１のデジタルグラウンド電圧（ＤＶＳＳ１）、電源端子４７から第２のデジタル電源（ＤＶＤＤ２）、電源端子４８から第２のデジタルグラウンド電圧（ＤＶＳＳ２）、電源端子４９から第３のデジタル電源（ＤＶＤＤ３）４９、及び電源端子５０から第３のデジタルグラウンド電圧（ＤＶＳＳ３）が供給されている。
【００４４】
また、半導体チップ１は、第２の電源系統であるアナログ電源系統として、電源端子４０から第１のアナログ電源電圧（ＡＶＤＤ１）、電源端子４１から第１のアナロググラウンド電圧（ＡＶＳＳ１）、電源端子４２から第２のアナログ電源電圧（ＡＶＤＤ２）、及び電源端子４３から第２のアナロググラウンド電圧（ＡＶＳＳ２）が供給されている。
なお、半導体チップ１には、基板コンタクト（ＶＳＵＢ）４４が設けられている。
【００４５】
この第３実施形態においても、電源電圧値の異なる複数電源を半導体チップ１の外部から供給することによって、回路の動作マージンを拡大し、さらに各回路ブロックの消費電力の最適化を実行することが可能となる。
【００４６】
次に、本発明の第４実施形態として、上述した画素部２の単位画素と、その駆動を行う垂直駆動部６の構成例について説明する。
【００４７】
図１１は、本発明の第４実施形態における単位画素と垂直駆動部の構成例を示すブロック図である。
【００４８】
上述のように画素部２には、２次元配列で多数の単位画素５５が設けられており、本例の各単位画素５５は、フォトダイオード２３、転送トランジスタ（転送ゲートＴＧ）１８、電荷検出部（ＦＤ部）１７、増幅トランジスタ５６、アナログ電源端子（ＡＶＤＤ１）４０、選択（アドレス）トランジスタ５７、垂直信号線５９等からなる。
【００４９】
また、画素部２を駆動する垂直駆動部６は、画素行を垂直方向に順次選択する垂直レジスタ部６４と、この垂直レジスタ部６４による選択信号のレベルを電源電圧によってシフトするレベルシフタ回路６１、６２、６３等からなる。
【００５０】
各レベルシフタ回路６１、６２、６３は、選択トランジスタ５７、リセットトランジスタ１６、転送ゲート１８のゲート電圧を制御し、制御パルスΦＲ（リセット用）、ΦＴＧ（転送ゲート用）、ΦＡ（選択用）を単位画素５５の各トランジスタに印加する。
【００５１】
図１１の例では、転送ゲート１８と選択トランジスタ５７に電源電圧ＤＶＤＤ１よりも大きな電圧を印加したいので、レベルシフタ回路６１と６３によって、ＤＶＤＤ１よりも大きな電源電圧ＤＶＤＤ２を供給している。
このように、垂直駆動部６の構成は複雑になるが、電源電圧とＧＮＤ電圧間の電圧差が大きいので、画素の動作マージンを大きくできる。
この結果、通常はイオン注入マスクで打ち分けているトランジスタの閾値Ｖｔｈの変更が不要となるので、イオン注入作業時におけるマスク枚数を大幅に削減することが可能となる。
【００５２】
図１２Ａ〜Ｃは、図１１に示す各制御パルスの動作タイミングを示すタイミングチャートである。  選択トランジスタ５７に印加されるパルスΦＡをＤＶＤＤ２の電圧にする（ＤＶＤＤ２＞ＤＶＤＤ１）。こうすることによって、選択トランジスタ５７のチャネル電圧は電源電圧ＤＶＤＤ１よりも大きくできる。その後、リセットトランジスタ１６にパルスΦＲ＝ＤＶＤＤ１を印加する。これにより、電荷検出部１７がリセットできる。
【００５３】
電荷検出部１７は完全に画素部２の電源電圧ＡＶＤＤ１と同一の電位までリセットしたいので、この図ではΦＲ＝ＤＶＤＤ１でも完全リセットできる閾値電圧になっている（ΦＲもＤＶＤＤ２を使ってよいが、図１２Ａ〜１２Ｃでは使わない場合を示した）。その後、転送ゲート１８にΦＴＧ＝ＤＶＤＤ２を印加することによって、フォトダイオード２３の信号電荷を電荷検出部１７に読み出すことができる。
【００５４】
図１３は、図１１に示す実施形態の画素部２の積層構造を示す断面図である。
【００５５】
図示のように、シリコン基板１２上にはＰウェル１３が形成されており、このＰウェル１３上に、素子分離領域（本例ではＬＯＣＯＳ素子分離であるがＳＴＩ等の場合もある）１４と、電源領域（ＡＶＤＤ）１５と、リセットトランジスタのリセットゲート（Ｒｅｓｅｔ）１６と、電荷検出部１７と、フォトダイオード２３の信号電荷を電荷検出部１７に転送する転送ゲート（ＴＧ）１８と、フォトダイオード２３を構成するＰ＋型受光層１９及びＮ型光電変換層２０等が形成されている。
【００５６】
電荷検出部１７は、コンタクト１７Ａ等を介して増幅トランジスタ５６のゲートに接続され、電源領域１５は、コンタクト１５Ａ等を介して第１のアナログ電源端子（ＡＶＤＤ１）４０に接続されている。
【００５７】
図１４〜図１８は、図１３に示した断面図に対応するポテンシャル電位を示す説明図であり、縦軸がポテンシャル電位（Ｖ）、横軸が図４の基板表面における各素子の形成位置に対応している。なお、既に説明した図３〜図７と共通の要素については、同一符号を付してある。
【００５８】
まず、本例において画素部２の電源電圧（ＡＶＤＤ１）は、この図では１．８Ｖである（図中、２６で示す）。
そして、図１４においては、転送ゲート１８とリセットトランジスタ１６は、ΦＴＧ＝ΦＲ＝“ＯＦＦ”状態となっている。フォトダイオード２３の領域には、信号電荷（Ｑｓｉｇ）２４が蓄積されている。
【００５９】
次に、図１５は、ΦＴＧ＝“ＯＦＦ”、ΦＲ＝“ＯＮ”の状態でのポテンシャル電位を示したものである。ここで、電荷検出部（ＦＤ部）１７は、画素部の電源電圧ＡＶＤＤ１によって１．８Ｖにセットされる。
【００６０】
次に、図１６は、ΦＴＧ＝“ＯＦＦ”、ΦＲ＝“ＯＦＦ”の状態でのポテンシャル電位を示したものである。ここで、リセットトランジスタ１６をＯＦＦしたことによって、電荷検出部１７の電位が変動する。これは、リセットトランジスタ１６のゲートと電荷検出部１７との間の寄生容量による影響である。
【００６１】
次に、図１７は、ΦＴＧ＝“ＯＮ”、ΦＲ＝“ＯＦＦ”の状態でのポテンシャル電位を示したものである。ΦＴＧ＝“ＯＮ”＝ＤＶＤＤ２の電圧はＤＶＤＤ１よりも大きく、この場合、ＤＶＤＤ２＝２．５Ｖ（＞ＤＶＤＤ１）となる。
したがって、転送ゲート１８に印加される電圧が大きいので、フォトダイオード２３の信号電荷（Ｑｓｉｇ）２４を完全に電荷検出部１７に読み出すことが可能となる。
【００６２】
次に、図１８は、ΦＴＧ＝“ＯＦＦ”、ΦＲ＝“ＯＦＦ”の状態でのポテンシャル電位を示している。
【００６３】
以上のように、本実施形態では、たとえば、ΦＴＧ＝“ＯＮ”＝ＤＶＤＤ２というように、画素部２の電源電圧ＡＶＤＤ１＝ＤＶＤＤ１よりも大きい電圧を使用することにより、フォトダイオード２３の信号電荷を完全に転送することが可能となる。
【００６４】
図１９は、本発明の第５実施形態における単位画素と垂直駆動部の構成例を示すブロック図である。
【００６５】
この第５実施形態は、外部から複数レベルの電源電圧を供給する構成であって、上述した図１１の第４実施形態と異なる画素構成を有するものである。
【００６６】
各単位画素５５の構成要素は、上述した第４実施形態と同様に、フォトダイオード２３、転送トランジスタ１８、増幅トランジスタ５６、選択トランジスタ５７、リセットトランジスタ１６等であるが、その接続状態が異なっている。
また、垂直駆動部６は、垂直レジスタ部６４、２つのレベルシフタ回路６５、６６等からなる。
【００６７】
図２０Ａ〜Ｃは、図１９に示す各制御パルスの動作タイミングを示すタイミングチャートである。
【００６８】
選択トランジスタ５７を活性化するために、ΦＲ＝“ＯＮ”＝ＤＶＤＤ１（＝ＡＶＤＤ１）が印加される。
これにより、選択トランジスタが活性化し、この画素が選択される（実際は行方向に複数配置されているので行方向の全ての画素が活性化する）。
その後、リセットトランジスタ１６を活性化する。つまり、ΦＲ＝ＤＶＤＤ１が印加され、電荷検出部１７が画素部２の電源電圧（ＡＶＤＤ１）にリセットされる。
【００６９】
次に、転送ゲート１８にパルスを印加する。すなわち、ΦＴＧ＝“ＯＮ”＝ＤＶＤＤ２＞ＤＶＤＤ１とすることによって、フォトダイオード２３の信号を完全に電荷検出部１７へ転送することが可能となる。
また、複数の電源電圧を用いることで、画素部２に用いるトランジスタの閾値Ｖｔｈを１種類にでき、マスク枚数の削減が可能となる。
【００７０】
図２１は、本発明の第６実施形態における単位画素と垂直駆動部の構成例を示すブロック図である。
【００７１】
この第６実施形態は、上述した図９の第２実施形態と同様に、外部から単一の電源電圧を供給する構成であって、チップ内部に昇圧回路５２を形成し、複数電源電圧を生成する構成の場合である。
【００７２】
そして、単位画素５５は、フォトダイオード２３、転送ゲート１８、電荷検出部１７、増幅トランジスタ５６、リセットトランジスタ１６、選択トランジスタ５７等からなる。また、垂直駆動部６は、垂直レジスタ部６４と、レベルシフタ回路７１、７２、７３と、各レベルシフタ回路７１、７２、７３への電源を供給する昇圧回路５２からなる。
【００７３】
また、レベルシフタ回路７１、７２、７３からは単位画素を駆動するために、Φｐパルス６７、ΦＲパルス２２、ΦＴＧパルス２１、ΦＡパルス６０の４本の制御信号が供給されている。
【００７４】
図２２Ａ〜Ｅは、図２１に示す各制御パルスの動作タイミングを示すタイミングチャートである。
図２３〜図２８は、本実施形態におけるポテンシャル電位を示す説明図であり、縦軸がポテンシャル電位（Ｖ）、横軸が基板表面における各素子の形成位置に対応している。なお、既に説明した図３〜図７と共通の要素については、同一符号を付してある。
【００７５】
図２１の回路において、最初の状態は図２２Ａと図２３に対応する。
次に、昇圧回路５２を活性化する。これによって、昇圧回路５２が動作し、昇圧電圧（ＤＶＤＤ１）６８、（ＤＶＤＤ２）６９、（ＤＶＤＤ３）７０が発生する。つまり、図２２Ｂと図２４に対応する。
この時、リセットトランジスタ１６のドレイン端７４の電圧はＶＤである。次に、選択トランジスタ５７を選択するパルス（ΦＡ）６０に電源電圧（ＤＶＤＤ２）を印加する。これによって画素が活性化される。
【００７６】
次に、リセットトランジスタ１６を選択するパルス（ΦＲ）２２に電源電圧（ＤＶＤＤ１）を印加する。図２２Ｃと図２５が対応する。これによって、電荷検出部１７の電圧は昇圧電圧ＤＶＤＤ３＝ＶＤにセットされる。つまり、電荷検出部１７は昇圧された電圧ＤＶＤＤ３にリセットされたことになる。
【００７７】
次に、リセットトランジスタ１６の選択するパルス（ΦＲ）２２を“ＯＦＦ”する。これは図２２Ｄと図２６に対応する。
この後、転送ゲート（ＴＧ）１８に電源電圧ＤＶＤＤ１を印加する。これは図２２Ｅと図２７が対応する。これにより、フォトダイオード２３の信号電荷（Ｑｓｉｇ）２４が、電荷検出部１８に読み出される。この時、電荷検出部１８の電圧が大きいので、読み出される信号電荷量を大きくできる。つまり、信号のダイナミックレンジを大きくすることが可能である。
【００７８】
また、図２７に破線領域７５で示すように、大きなドレイン電界によるパンチスルー効果を得ることが可能であるので、完全転送をやりやすくなる。つまり、画素の電源電圧（ＡＶＤＤ１）が小さくなっても、このような本実施の形態を用いることで、フォトダイオードの信号電荷を完全に読み出すことができるようになる。
転送ゲート（ＴＧ）１８を“ＯＦＦ”する。これは図２２Ｆと図２８に対応する。
【００７９】
図２９は、本発明の第７実施形態における単位画素の構成例を示すブロック図であり、図３０Ａ〜Ｆは、図２９に示す各制御パルスの動作タイミングを示すタイミングチャートである。
【００８０】
図２９において、単位画素５５は、フォトダイオード２３、転送ゲート１８、電荷検出部１７、増幅トランジスタ５６、リセットトランジスタ１６、選択トランジスタ５７等からなる。
増幅トランジスタ５６のドレイン端は、単位画素５５の電源電圧（ＡＶＤＤ１）４０に接続されており、リセットトランジスタ１６のドレイン端は制御線（Φｐ）７６に接続されている。
【００８１】
次に、このような単位画素５５の動作を図３０Ａ〜Ｆを用いて説明する。
最初、ΦＲ１＝“Ｈ”、Φｐ＝“Ｈ”状態（第２の状態）から、Φｐ＝“Ｈ”→“Ｌ”（第１の状態）に切り替る。その後、ΦＲ２＝“Ｌ”→“Ｈ”とパルスが印加される。これによってリセットトランジスタ１６のゲート電圧（ＶＧ）は接地電位ＧＮＤから上昇する。
【００８２】
次に、ΦＲ１＝“Ｈ”→“Ｌ”にし、続けてΦｐ＝“Ｌ”→“Ｈ”にする。そうすると、リセットトランジスタ１６のゲート（ＶＧ）とドレイン端（Φｐ）の寄生容量によるカップリングにより、リセットトランジスタのゲート電圧が上昇し、ＤＶＤＤ１以上にすることができる。これによって、電荷検出部１７の電位ＶＦＤをＤＶＤＤ１にセットできる。
これは、昇圧回路５２や、ディプリーション型のトランジスタを使用しなくても、電荷検出部１７を完全に電源電圧でリセットできるやり方であり、マスク枚数の削減などの手法に有利である。
【００８３】
図３１は、本発明の第８実施形態における単位画素の構成例を示すブロック図であり、図３２Ａ〜Ｅは、図３１に示す各制御パルスの動作タイミングを示すタイミングチャートである。
【００８４】
図３１において、単位画素５５は、フォトダイオード２３、転送ゲート１８、電荷検出部１７、増幅トランジスタ５６、リセットトランジスタ１６、選択トランジスタ５７等からなる。
【００８５】
本実施形態において、アナログ電源電圧端子（ＡＶＤＤ１）４０→選択トランジスタ５７→増幅トランジスタ５６→垂直信号線５９の順番が重要である。以下、この動作タイミングを図３２Ａ〜Ｅを用いて説明する。
【００８６】
まず、画素を活性化させない状態で、リセットトランジスタ１６を“ＯＮ”にする。そうすると、電荷検出部１７の電位ＶＦＤは電源ＤＶＤＤ１にセットされる。この例では、ＤＶＤＤ１＝ＡＶＤＤ１であるので、電荷検出部１７の電圧ＶＦＤは画素の電源電圧になる。
【００８７】
次に、選択トランジスタ５７を活性化するため、ΦＡが印加される。これによってノード８４の電圧Ｖｎが０Ｖ→中間電圧に昇圧される。ノード８４と電荷検出部１７は寄生容量でカップリングしていて、電荷検出部１７はフローティング状態であるので、図３２Ｅに８６で示すように電荷検出部１７のＶＦＤは、ＤＶＤＤ１よりも大きな電圧に昇圧される。
このように、リセットするタイミング８７を、画素を選択するタイミング８８よりも先行させることによって、電荷検出部１７の電位ＶＦＤを昇圧させることができる。
これは、駆動タイミングの工夫だけで実現できるので、閾値の異なるトランジスタを使わなくて良いし、昇圧回路も少なくて済む。
【００８８】
図３３は、本発明の第９実施形態における単位画素の構成例を示すブロック図である。
上述した第８実施形態では、図３２Ｃの８３に示すように、転送ゲートにパルスを印加しない場合の電圧を負電圧（ＤＶＳＳ３）とした。これによって、蓄積期間中のフォトダイオードに流れ込むリーク電流を抑圧することができる。
そこで、第９実施形態では、上述のような負電圧を実現するための具体的手段について説明する。
【００８９】
たとえば図３１に示すようなレベルシフト回路８０、８１等は、図３３に示すような構造を有するものである。
すなわち、このレベルシフト回路は、垂直レジスタ部６４からの信号を受けるインバータ部（トランジスタ８９、９２）と、その後のＧＮＤ側の電圧をＤＶＳＳ１（＝０Ｖ）からＤＶＳＳ２（＜０Ｖ）へシフトする回路（トランジスタ９０、９１、９３、９４）とを有するものである。
このような回路構成により、ＤＶＤＤ２に負電圧を印加すれば、このレベルシフト回路が“ＯＦＦ”しているときに、画素部２への転送ゲートパルスΦＴＧには“負電圧”が印加されることになる。
【００９０】
図３４は、このようなレベルシフト回路の積層構造の具体例を示す概略断面図である。図示のように、シリコン基板１２上の画素部２には、全体的にセンサＰウェル領域９８が形成されており、センサＰウェル電圧（ＡＶＳＳ１）が印加されている。
また、このセンサＰウェル領域９８の周囲を取り囲むようにＮウェル領域９９が形成され、その外側に第２のＰウェル領域１００が形成されている。そして、この第２のＰウェル領域１００には、コンタクト１０４によってＤＶＳＳ２が印加され、Ｐウェル電圧ごと負電源となっている。
このＰウェル領域１００に、図３３に示した破線枠１０６の部分（トランジスタ９３、９４）が形成されることになる。
また、第２のＰウェル領域１００の外側には、さらにＮウェル領域１０１が形成され、基板コンタクト４４が形成される。
なお、さらに外側の周辺回路部は、Ｎウェル領域１０３、Ｐウェル領域１０２等で形成され、Ｐウェル領域１０２にはコンタクト１０５によってＤＶＳＳ１が印加されている。このような構造によって、画素部２に負電圧を印加するためのウェル構造を形成することが可能となる。
【００９１】
以上、本発明の具体的構成例について説明したが、本発明はさらに他の構造の増幅型固体撮像装置（ＣＭＯＳイメージセンサ）にも広く採用できるものであり、特に低電圧化した場合に非常に有効な技術を提供し得るものである。
【００９２】
本発明の固体撮像装置は、複数の電源電圧を使うことにより、各部分に最適な消費電力の設定が可能となり、特に画素部に必要な第２の電源電圧を有効に設定できるため、各部の動作マージンが拡大し、画素部を含むアナログ部分の消費電力を削減することができ、さらに画素部における信号電荷の完全転送を図ることが可能となることから、良好な画質を維持することができ、デジタルカメラ等の撮像装置に適用可能である。
【００９３】
【発明の効果】
以上説明したように本発明の固体撮像装置によれば、外部から複数の電源電圧を入力し、この複数の電源電圧を画素部及び周辺回路部に選択的に供給するようにしたことから、複数の電源電圧を使うことにより、各部分に最適な消費電力の設定が可能となり、特に画素部に必要なアナログ電源電圧を有効に設定できるため、各部の動作マージンが拡大し、画素部を含むアナログ部分の消費電力を削減することができ、さらに画素部における信号電荷の完全転送を図ることが可能となる効果がある。
また、通常はイオン注入マスクで打ち分けているトランジスタの閾値Ｖｔｈの変更が不要となるので、イオン注入作業時におけるマスク枚数を大幅に削減でき、プロセス工程の短縮を実現できる効果がある。
また、本発明の固体撮像装置によれば、外部から電源電圧からレベルシフト手段を用いて複数の電源電圧を生成し、この複数の電源電圧を画素部及び周辺回路部に選択的に供給するようにしたことから、複数の電源電圧を使うことにより、各部分に最適な消費電力の設定が可能となり、特に画素部に必要なアナログ電源電圧を有効に設定できるため、各部の動作マージンが拡大し、画素部を含むアナログ部分の消費電力を削減することができ、さらに画素部における信号電荷の完全転送を図ることが可能となる効果がある。
また、通常はイオン注入マスクで打ち分けているトランジスタの閾値Ｖｔｈの変更が不要となるので、イオン注入作業時におけるマスク枚数を大幅に削減でき、プロセス工程の短縮を実現できる効果がある。
【図面の簡単な説明】
【図１】  図１は、従来の増幅型固体撮像装置の構成例を示す概略平面図である。
【図２】  図２は、図１に示す従来例における画素部の積層構造を断面図である。
【図３】  図３は、図１に示す従来例のポテンシャル電位の遷移を示す説明図である。
【図４】  図４は、図１に示す従来例のポテンシャル電位の遷移を示す説明図である。
【図５】  図５は、図１に示す従来例のポテンシャル電位の遷移を示す説明図である。
【図６】  図６は、図１に示す従来例のポテンシャル電位の遷移を示す説明図である。
【図７】  図７は、図１に示す従来例のポテンシャル電位の遷移を示す説明図である。
【図８】  図８は、本発明の第１実施形態による増幅型固体撮像装置の構成例を示す概略平面図である。
【図９】  図９は、本発明の第２実施形態による増幅型固体撮像装置の構成例を示す概略平面図である。
【図１０】  図１０は、本発明の第３実施形態による増幅型固体撮像装置の構成例を示す概略平面図である。
【図１１】  図１１は、本発明の第４実施形態における単位画素と垂直駆動部の構成例を示すブロック図である。
【図１２】  図１２Ａ〜Ｃは、図１１に示す実施形態の動作タイミングを示すタイミングチャートである。
【図１３】  図１３は、図１１に示す実施形態の画素部の積層構造を示す断面図である。
【図１４】  図１４は、図１１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図１５】  図１５は、図１１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図１６】  図１６は、図１１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図１７】  図１７は、図１１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図１８】  図１８は、図１１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図１９】  図１９は、本発明の第５実施形態における単位画素と垂直駆動部の構成例を示すブロック図である。
【図２０】  図２０Ａ〜Ｃは、図１９に示す実施形態の動作タイミングを示すタイミングチャートである。
【図２１】  図２１は、本発明の第６実施形態における単位画素と垂直駆動部の構成例を示すブロック図である。
【図２２】  図２２Ａ〜Ｅは、図２１に示す実施形態の動作タイミングを示すタイミングチャートである。
【図２３】  図２３は、図２１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図２４】  図２４は、図２１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図２５】  図２５は、図２１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図２６】  図２６は、図２１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図２７】  図２７は、図２１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図２８】  図２８は、図２１に示す実施形態のポテンシャル電位の遷移を示す説明図である。
【図２９】  図２９は、本発明の第７実施形態における単位画素の構成例を示すブロック図である。
【図３０】  図３０Ａ〜Ｆは、図２９に示す実施形態の動作タイミングを示すタイミングチャートである。
【図３１】  図３１は、本発明の第８実施形態における単位画素の構成例を示すブロック図である。
【図３２】  図３２Ａ〜Ｅは、図３１に示す実施形態の動作タイミングを示すタイミングチャートである。
【図３３】  図３３は、本発明の第９実施形態における単位画素の構成例を示すブロック図である。
【図３４】  図３４は、図３３に示すレベルシフト回路の積層構造の一例を示す概略断面図である。
【符号の説明】
１……半導体チップ、２……画素部、３……タイミングジェネレータ部、４……出力カラム部、４Ａ……ラインメモリ部、５……水平駆動部、６……垂直駆動部、７……信号処理部（ＤＳＰ）、８、４５、４７、４９……デジタル電源、１０、４０、４２……アナログ電源、５１……出力アンプ部、５２……昇圧回路、５３……負電源発生回路、６１〜６３、６５、６６、７１〜７３、８０、８１……レベルシフタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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