【誤訳訂正書】
【提出日】平成25年4月25日(2013.4.25)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
データを記憶するストレージアレイと、
データを前記ストレージアレイへ入出力するデータ経路を形成し、第１のクロック信号の第１の位相に応答してラッチするように構成されたラッチと、第２のクロック信号の第２の位相に応答してラッチするように構成され、前記ストレージアレイから前記データを出力する出力ラッチを備えるさらなるラッチとを備え、前記第１のクロック信号および前記第２のクロック信号が互いに同期している、前記データを前記ストレージアレイとの間で送信するアクセス回路と、
マルチプレクサと、スキャン入力と、スキャンイネーブル入力と、ポートとを備え、
前記マルチプレクサが、前記スキャンイネーブル入力でアサートされたスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するため一体的に接続された前記ラッチおよび前記さらなるラッチを備えるスキャン経路を形成し、前記スキャンイネーブル信号がアサートされている間に、前記スキャン入力で入力されたスキャンデータが前記ストレージアレイではなく前記マスタ・スレーブ・フリップフロップを通過し、前記出力ラッチによって出力され、
前記ストレージアレイからデータを読み出す読み出し要求を受信する前記ポートが、前記第１のクロック信号の前記第１の位相によってトリガされた検知信号に応答して前記ストレージアレイのストレージセルに記憶された値を検知しラッチするセンスアンプ回路と、前記検知された値を出力する前記出力ラッチとを備え、
前記センスアンプが前記ラッチを備え、
前記マルチプレクサがアサートされていない前記スキャンイネーブル信号に応答して前記スキャン入力を前記センスアンプから隔離し、アサートされている前記スキャンイネーブル信号に応答して前記スキャン入力を前記センスアンプに接続するように構成されている、メモリ。
【請求項２】
前記第１のクロック信号および第２のクロック信号は同じクロック信号を具備する、請求項１に記載のメモリ。
【請求項３】
前記マルチプレクサが前記アサートされた検知信号の受信に応答して前記スキャン入力を前記センスアンプ回路から隔離するように配置された少なくとも１個のスイッチを備える、請求項１に記載のメモリ。
【請求項４】
前記少なくとも１個のスイッチが、前記検知信号を受信するように構成され、前記スキャン入力と前記センスアンプ回路との間に配置されたＰＭＯＳトランジスタを備える、請求項３に記載のメモリ。
【請求項５】
前記ストレージセルがビット線および相補ビット線を有するビットセルを備え、前記センスアンプが前記ビット線および前記相補ビット線を検知することにより前記ビットセルに記憶されたデータを検知するように構成され、前記マルチプレクサが前記スキャンイネーブル信号に応答して前記スキャン入力および前記スキャン入力の相補値を前記ビット線および前記相補ビット線にそれぞれ送信するように構成されている、請求項１に記載のメモリ。
【請求項６】
前記ポートが読み出しポートを備え、
データを前記メモリへ書き込む書き込み要求を受信する書き込みポートをさらに備える、請求項１に記載のメモリ。
【請求項７】
前記書き込みポートが、前記出力ラッチにクロック供給する前記第２のクロック信号と同期しないクロック信号によってクロック供給され、かつ前記書き込みポートで受信された入力データをラッチする、入力ラッチを備える、請求項６に記載のメモリ。
【請求項８】
前記ポートが書き込み要求および読み出し要求の両方を受信するように構成されたポートであり、前記ポートが、前記入力ラッチが前記出力ラッチにクロック供給する前記クロックと同期したクロック信号によってクロック供給され、前記ポートと関連付けられ、書き込み要求に応答して入力データをラッチする入力ラッチを備える、請求項１に記載のメモリ。
【請求項９】
前記メモリが少なくとも１個のさらなるポートを備え、前記ポートおよび前記少なくとも１個のさらなるポートの両方が書き込み要求および読み出し要求の両方を受信するように構成されたポートを備え、前記ポートのそれぞれが、前記ポートと関連付けられ書き込み要求に応答して入力データをラッチする入力ラッチと、出力ラッチとを備え、前記入力ラッチが前記出力ラッチにクロック供給する前記クロックと同期したクロックによってクロック供給される、請求項１に記載のメモリ。
【請求項１０】
前記第１のクロック信号の前記第１の位相に応答して前記ストレージアレイへ送信するため受信されたデータ値をラッチする入力ラッチを備え、書き込み要求を受信するポートを備え、
前記入力ラッチが、前記ラッチと、アサートされている前記スキャンイネーブル信号に応答して前記入力ラッチからの信号を前記出力ラッチへルーティングし、アサートされていない前記スキャンイネーブル信号に応答して前記入力ラッチからの信号を前記ストレージアレイへルーティングする前記マルチプレクサとを備える、請求項１に記載のメモリ。
【請求項１１】
前記入力ラッチおよび前記マルチプレクサが単一のマルチプレクサ・ラッチ回路を備える、請求項１０に記載のメモリ。
【請求項１２】
スキャン入力およびデータ入力を受信し、アサートされている第２のスキャンイネーブル信号に応答して前記スキャン入力を前記入力ラッチへ出力し、アサートされていない前記第２のイネーブル信号に応答して前記データ入力を前記入力ラッチへ出力するように構成されているさらなるマルチプレクサを備え、
前記アクセス回路が前記入力ラッチから前記出力ラッチへのデータ・ライトスルー経路を形成し、前記データがアサートされている前記スキャンイネーブル信号およびアサートされていない前記第２のスキャンイネーブル信号に応答して前記ストレージアレイを通過しない、請求項１０に記載のメモリ。
【請求項１３】
前記ポートがデータの読み出しおよび書き込みの両方を行うように構成されたポートを備え、前記ストレージアレイが前記ストレージアレイと関連付けられ前記ストレージアレイのセルに記憶された値を検知する少なくとも１個のセンスアンプを備え、
読み出し要求に応答して前記少なくとも１個のセンスアンプをアクティブ化するため検知信号を生成するように構成され、アサートされている前記スキャンイネーブル信号に応答して前記検知信号を生成しない、請求項１０に記載のメモリ。
【請求項１４】
少なくとも１個のさらなるポートを備え、
前記ポートおよび前記少なくとも１個のさらなるポートが書き込み要求および読み出し要求の両方を受信するように構成されたポートを備え、前記ポートのそれぞれが、前記ポートと関連付けられ書き込み要求に応答して入力データをラッチする入力ラッチと出力ラッチとを備え、前記入力ラッチが前記出力ラッチにクロック供給する前記クロックと同期したクロックによってクロック供給され、
アサートされている前記スキャンイネーブル信号に応答して前記少なくとも１個のさらなるポートの前記入力ラッチから前記出力ラッチへ信号をルーティングし、アサートされていない前記スキャンイネーブル信号に応答して前記少なくとも１個のさらなるポートの前記入力ラッチから前記ストレージアレイへ信号をルーティングするように構成されている、請求項１０に記載のメモリ。
【請求項１５】
アサートされている前記スキャンイネーブル信号に応答して前記ストレージアレイをディスエーブル状態にするように構成されている、請求項１に記載のメモリ。
【請求項１６】
スキャン機能をメモリに設ける方法であって、前記メモリが、
データを記憶するストレージアレイと、
データを前記ストレージアレイへ入出力するデータ経路を形成し、第１のクロック信号の第１の位相に応答してラッチするように構成されたラッチと、第２のクロック信号の第２の位相に応答してラッチするように構成され、前記ストレージアレイから前記データを出力する出力ラッチを備えるさらなるラッチとを備え、前記第１のクロック信号および前記第２のクロック信号が互いに同期している、前記データを前記ストレージアレイとの間で送信するアクセス回路と、
前記ストレージアレイからデータを読み出す読み出し要求を受信するポートであって、前記第１のクロック信号の前記第１の位相によってトリガされた検知信号に応答して前記ストレージアレイのストレージセルに記憶された値を検知しラッチするセンスアンプ回路と、前記検知された値を出力する前記出力ラッチとを備えるポートと、を備え、前記センスアンプが前記ラッチを備え、当該方法が、
スキャン入力およびデータ入力を有し、スキャンイネーブル信号に応答して前記スキャン入力と前記データ入力との間で選択するマルチプレクサを設けるステップと、
前記スキャンイネーブル信号を前記マルチプレクサへ入力するステップと、
前記スキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップを形成するため一体的に接続された前記ラッチとしての前記センスアンプおよび前記さらなるラッチを備えるスキャン経路を形成するステップと、
前記スキャン入力でスキャンデータを入力し、前記入力されたスキャンデータを前記ストレージアレイではなく前記マスタ・スレーブ・フリップフロップを介して送信するステップと、を備える方法。
【請求項１７】
データを記憶するストレージアレイ手段と、
データを前記ストレージアレイ手段へ入出力するデータ経路を形成し、第１のクロック信号の第１の位相に応答してラッチするラッチ手段と、前記ストレージアレイ手段から前記データを出力する出力ラッチ手段を備え、第２のクロック信号の第２の位相に応答してラッチするさらなるラッチ手段とを備え、前記第１のクロック信号および前記第２のクロック信号が互いに同期している、前記データを前記ストレージアレイ手段との間で送信するアクセス手段と、
多重化手段と、スキャン入力手段と、スキャンイネーブル入力手段と、ポート手段とを備え、前記多重化手段が、前記スキャンイネーブル入力でアサートされたスキャンイネーブル信号に応答して、マスタ・スレーブ・フリップフロップ手段を形成するため一体的に接続された前記ラッチ手段および前記さらなるラッチ手段を備えるスキャン経路を形成し、前記スキャンイネーブル信号がアサートされている間に、前記スキャン入力で入力されたスキャンデータが前記ストレージアレイではなく前記マスタ・スレーブ・フリップフロップを通過し、前記出力ラッチ手段によって出力され、
前記ストレージアレイ手段からデータを読み出す読み出し要求を受信する前記ポート手段が、前記第１のクロック信号の前記第１の位相によってトリガされた検知信号に応答して前記ストレージアレイ手段のストレージセルに記憶された値を検知しラッチするセンスアンプ手段と、前記検知された値を出力する前記出力ラッチ手段とを備え、
前記センスアンプ手段が前記ラッチ手段を備え、
前記多重化手段がアサートされていない前記スキャンイネーブル信号に応答して前記スキャン入力手段を前記センスアンプ手段から隔離し、アサートされている前記スキャンイネーブル信号に応答して前記スキャン入力を前記センスアンプに接続するように構成されている、データ記憶手段。