(57)【特許請求の範囲】
【請求項１】
ビット線とワード線が連続的に配設されてその交差部にメモリセルが配置されたセルアレイブロックと、
前記セルアレイブロックの前記ビット線方向の端部に配設されるセンスアンプ回路ブロックと、
を備え、
前記セルアレイブロックは、
前記ビット線と交差する前記ワード線方向に複数配設されるセルアレイユニットと、
不良ビット線を置き換えるための少なくとも一つの予備ビット線とこれに接続されるメモリセルと前記予備ビット線を選択する少なくとも一つの予備選択線とからなる冗長回路が複数配設してなる冗長セルアレイと、
からなり、
前記冗長セルアレイは、前記セルアレイブロックの端部から一定範囲を除く領域においてその前記セルアレイユニットに挟まれるように配置され、
前記センスアンプ回路ブロックは、前記セルアレイユニットに対応して形成されるサブセンスアンプ回路ブロックと、前記冗長セルアレイに対応して形成される冗長センスアンプ回路ブロックとに分割され、
前記サブセンスアンプ回路ブロックと前記冗長センスアンプ回路ブロックとのワード線方向の幅は等しく形成され、
前記サブセンスアンプ回路ブロックには、複数のセンスアンプ及び前記センスアンプを活性化するためのセンスアンプドライバが配設され、
前記冗長センスアンプ回路ブロックには、複数の前記センスアンプが配設され前記センスアンプドライバは配設されない
ことを特徴とする半導体記憶装置。
【請求項２】
前記冗長回路は、前記セルアレイブロックの前記ワード線方向の略中央部に配置されたものである
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記セルアレイブロックの前記ワード線方向の端部には、少なくとも一本のダミービット線からなるダミーセルアレイが形成され、
前記ダミーセルアレイの前記ビット線方向の端部には、ダミーセンスアンプが形成される
ことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特に不良救済のための冗長回路を備えたＤＲＡＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
高集積化ＤＲＡＭでは、メモリセルアレイは階層的にブロック化される。図１８は、その様なＤＲＡＭのメモリセルアレイの階層構造の例を示す。ＤＲＡＭチップ１は例えば６４Ｍビットであり、図示のように１６Ｍビット毎の４つのサブセルアレイ２に分割されて、更に各サブセルアレイ２は、１Ｍビット毎の１６個のセルアレイブロック３に分割されて配置される。
【０００３】
一方高集積化ＤＲＡＭでは、製造歩留まりを向上させるために、不良メモリセルを予備メモリセルで置き換えるリダンダンシー技術（冗長回路技術）が用いられる。この場合、図１８に示すように、セルアレイブロック３にはメモリセルアレイ５と冗長セルアレイ４が設けられており、セルアレイブロック３の端部に冗長セルアレイ４を配置することが一般的に行われる。セルアレイブロック３内では１本のビット線は連続であり、左右のセンスアンプ回路ＳＡのいずれかに接続される。また、セルアレイブロック３内では１本のワード線は連続であり、上下に設けられたロウデコーダブロックＲＤのいずれかに接続される。図１８の場合、冗長セルアレイ４はカラム冗長回路を表し、他のメモリセルと同様にワード線により駆動される予備メモリセルと予備ビット線、及びこれを選択する予備カラム選択線を含んで構成される。
【０００４】
【発明が解決しようとする課題】
冗長回路によるＤＲＡＭの不良救済の効率を高くする方法としては、いわゆるフレキシブルリダンダンシー方式のように、一つの冗長セルアレイブロックを複数のセルアレイブロックで共有する方法が提案されている。しかしこの方式は、異なるバンク間で同一の冗長セルアレイブロックを共有するため、異なるバンク間のアクセス（bank to bankアクセス）が高速に行えない場合があるという問題があった。例えば、異なる二つのバンク＃０，＃１で冗長セルアレイを共有する場合を考える。バンク＃０内の不良メモリセルへのアクセスとバンク＃１の不良メモリセルへのアクセスが連続した場合、これらの不良メモリセルが同じ冗長セルアレイで置き換えられている場合には、チップ外部からは異なるバンクへのアクセスであるにも拘わらず、内部的には同じ冗長セルアレイ内部即ち同一バンク内でアクセスとなる。同一バンク内の連続アクセスの場合は、データ読み出し／書込みから次のデータ読み出し／書込みが可能になるまでには、ワード線のリセット、ビット線のプリチャージ、ワード線のセット、センス動作の過程が必要である。これに対して、異なるバンク間の連続アクセスの場合は、一つのバンクのアクセスが他のバンクのそれと独立に実行可能であるため、同一バンク内の連続アクセスに比べて高速にできる。実際、bank to bankアクセスは仕様上でも同一バンク内アクセスより高速に定義される。上述したように冗長セルアレイをバンク間で共有する方式では、bank to bankアクセスの仕様を満たすことが難しくなる。これに対して、セルアレイブロック毎に冗長セルアレイを持ついわゆるブロックリダンダンシー方式は、各バンク内での不良セルの置換が行われるため、高速のbank to bankアクセスを阻害することはなく、高速動作に向いている。
【０００５】
また、ＤＲＡＭのメモリセル及び配線の微細化に伴って、リソグラフィはますます難しくなっている。メモリセルアレイではビット線やワード線が周期的パターンとして配設されるが、パターンの周期性（規則性）が保たれている領域と、その周期性が崩れるセルアレイ端部とではリソグラフィの条件が異なる。これが歩留まり低下の原因となる。即ち、パターンの周期性が保たれている領域で最適なリソグラフィ条件でメモリセルを製造すると、周期性が崩れるメモリセルアレイ端部で不良が発生しやすくなる。
また露光の観点から見ると、配線の微細化を実現する上で、基板の配線を形成する際の下地の平坦性が重要であり、このため近年は層間絶縁膜等を平坦化する技術として、ＣＭＰ（Chemical Mechanical Polishing）が用いられるようになってきた。しかし、ＣＭＰプロセスを適用した場合、平坦化すべき基板の周期的配線パターンが形成された領域と周期的配線パターンがなくなる領域とでは研磨されて残る膜厚が異なるという問題がある。従って、セルアレイの端部等では不良が発生しやすい。
【０００６】
以上のような理由で、図１８に示すように、ワード線及びビット線が連続するセルアレイブロック３の端部に冗長セルアレイ４を配置すると、パターンの周期性の崩れのため冗長セルアレイ４の不良率が大きくなる。冗長セルアレイ４の不良率が高くなると、不良メモリセルを置換した後にも再度テストを行うことが必要になり、或いは冗長セルアレイ４のテストが必要になる等、製造コストの増大につながる。
【０００７】
この発明は、上記事情を考慮してなされたもので、高速アクセス性能を損なうことなく不良救済を行うことができ、また冗長回路の不良率を低減して高い製造歩留まりを得ることを可能とした半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、ビット線とワード線が連続的に配設されてその交差部にメモリセルが配置されたセルアレイブロックと、前記セルアレイブロックの前記ビット線方向の端部に配設されるセンスアンプ回路ブロックと、を備え、前記セルアレイブロックは、前記ビット線と交差する前記ワード線方向に複数配設されるセルアレイユニットと、不良ビット線を置き換えるための少なくとも一つの予備ビット線とこれに接続されるメモリセルと前記予備ビット線を選択する少なくとも一つの予備選択線とからなる冗長回路が複数配設してなる冗長セルアレイと、からなり、前記冗長セルアレイは、前記セルアレイブロックの端部から一定範囲を除く領域においてその前記セルアレイユニットに挟まれるように配置され、前記センスアンプ回路ブロックは、前記セルアレイユニットに対応して形成されるサブセンスアンプ回路ブロックと、前記冗長セルアレイに対応して形成される冗長センスアンプ回路ブロックとに分割され、前記サブセンスアンプ回路ブロックと前記冗長センスアンプ回路ブロックとのワード線方向の幅は等しく形成され、前記サブセンスアンプ回路ブロックには、複数のセンスアンプ及び前記センスアンプを活性化するためのセンスアンプドライバが配設され、前記冗長センスアンプ回路ブロックには、複数の前記センスアンプが配設され前記センスアンプドライバは配設されないことを特徴とする。
【０００９】
この発明によると、冗長回路を、パターンの周期性が崩れるセルアレイブロックの端部を除く領域に配置することにより、冗長回路の不良率が低減される。具体的にこの発明における冗長回路は、（ａ）不良ビット線対を置き換えるための予備ビット線対とこれに接続されるメモリセル、及び予備ビット線対を選択する予備カラム選択線を備えて構成され、各セルアレイブロックのワード線方向の略中央部に配置させるカラム冗長セルアレイ、或いは（ｂ）不良ワード線を置き換えるための少なくとも一つの予備ワード線とこれに接続されるメモリセルを有し、前記セルアレイブロックのビット線方向の略中央部に配置されたロウ冗長セルアレイとして構成される。或いはまた、冗長回路は、上述のカム冗長セルアレイとロウ冗長セルアレイを同時に備えて構成される。
【００１０】
この発明においてはまた、カラム冗長セルアレイは、各セルアレイブロックのワード線方向の中央付近に少なくとも２箇所に分散して配置することができる。ロウ冗長セルアレイについても同様に、各セルアレイブロックのビット線方向の中央付近に少なくとも２箇所に分散して配置することができる。
またこの発明において好ましくは、各セルアレイブロックのワード線方向、ビット線方向の少なくとも一方の端部に使用されないダミーセルアレイが捨てパターンとして形成されているものとする。ダミーセルアレイは、少なくともダミービット線或いはダミーワード線があればよく、メモリセルはなくてもよい。これにより、ＣＭＰプロセスを適用したときに必要なセルアレイ領域での残膜厚を一定に保持することが可能となり、製造歩留まりが向上する。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１によるＤＲＡＭチップ１のメモリセルアレイの階層構造を示している。ＤＲＡＭチップ１は例えば６４Ｍビットであり、図示のように１６Ｍビット毎の４つのサブセルアレイ２に分割されて、更に各サブセルアレイ２は、１Ｍビット毎の１６個のセルアレイブロック１１に分割されて配置されている。
【００１３】
この明細書において、“セルアレイブロック”とは、ビット線及びワード線が共に連続して配設されるメモリセルアレイの範囲をいう。各セルアレイブロック内のビット線をローカルビット線とし、複数のセルアレイブロックにまたがって複数のローカルビット線との間でデータ授受を行うグローバルビット線を配設する場合があるが、この場合にはこの明細書でいうビット線は、ローカルビット線を指す。
【００１４】
具体的にセルアレイブロック１１は、半導体基板の一つのウェル内に形成される。各セルアレイブロック１１の両側には、センスアンプ（ＳＡ）回路ブロック１３ａ，１３ｂが配置される。この実施の形態では、センスアンプ回路ブロック１３ａ，１３ｂは、両側のセルアレイブロックで共有される共有センスアンプ方式としている。セルアレイブロック１１の配列方向端部には、カラムデコーダＣＤが配置され、また各セルアレイブロック１１の上下には、ワード線ＷＬを選択するためのロウデコーダＲＤ、及びビット線を選択するためのカラムデコーダＣＤが配置されている。
【００１５】
セルアレイブロック１１内の不良メモリセルを置換するための冗長回路としてこの実施の形態では、セルアレイブロック１１のワード線ＷＬ方向の中央付近にカラム冗長セルアレイ１２が配置されている。これにより、冗長セルアレイ１２の両側に同容量のセルアレイ１１ａ，１１ｂが分割された形になる。冗長セルアレイ１２は、後述するように、不良ビット線を置き換えるための予備ビット線とこれに接続されるメモリセル、及び予備ビット線を選択する予備カラム選択線を備えて構成される。この冗長セルアレイ１２は、それが配置されているセルアレイブロック１１内の不良ビット線の置き換えのみに利用されるものとして、設けられている。
【００１６】
冗長セルアレイ１２の大きさは、少なくとも１カラム分である。一つのアドレス入力に対して複数のカラム選択線が同時に活性化される方式のＤＲＡＭの場合には、不良セルを含む複数カラム分が置換の単位となる。この場合には、冗長セルアレイ１２としても複数カラム分用意されることになる。これは、後述の実施の形態においても同様である。
【００１７】
上述のようにこの実施の形態では、冗長セルアレイ１２は、同一セルアレイブロック内、つまりその上下のセルアレイ１１ａ，１１ｂ内のメモリセルの置き換えのためだけに用いられ、他のセルアレイブロックのメモリセルの置き換えには用いられない。従って、不良セルの救済効率は限定されたものとなる。しかし、冗長セルアレイが救済できる範囲を、ビット線とワード線がそれぞれ連続配線として配設される単位領域に限定すること、言い換えれば同一バンク内での救済のみに限定することにより、bank to bankアクセスに制限が加えられることはない。
【００１８】
またこの実施の形態によると、冗長セルアレイ１２をセルアレイブロック１１の中央に配置することにより、パターンの周期性が崩れる端部と異なり冗長セルアレイ部でのリソグラフィの信頼性が高くなる。また、製造工程での層間絶縁膜等のＣＭＰによる平坦化の工程で、冗長セルアレイ１２の領域での平坦化膜厚の均一性が保持される。以上により、冗長セルアレイの不良率が低減される。
【００１９】
［実施の形態２］
図３は、実施の形態２によるＤＲＡＭメモリセルアレイの一つのセルアレイブロック１１と、その両側に配置されるセンスアンプ回路ブロック１３ａ，１３ｂを示している。図１と異なる点は、セルアレイブロック１１のワード線ＷＬ方向両端部に、ダミーセルアレイ１４ａ，１４ｂを配置していることである。ダミーセルアレイ１４ａ，１４ｂは、この実施の形態の場合、少なくとも一本のダミービット線、好ましくは複数本のダミービット線である。ダミーセルアレイ１４ａ，１４ｂには通常のセルアレイ１１ａ，１１ｂと連続的にワード線ＷＬが形成され、余分のダミービット線が配設され、メモリセルも配置される。通常のセルアレイ１１ａ，１１ｂと異なり、ダミービット線は使用されることがなく、捨てパターンとして形成されている。なお、このダミーセルアレイ１４ａ，１４ｂにメモリセルはなくてもよい。また、センスアンプ領域にはダミーセンスアンプを設けることが好ましい。
【００２０】
この実施の形態によれば、前述したＣＭＰ工程におけるセルアレイ端部の平坦化膜の膜厚減少の影響を低減することができ、メモリセルアレイの不良率を低減することができる。また実施の形態１と同様に、冗長セルアレイ１２による置き換えの範囲はセルアレイブロック１１内に限定されているから、置き換え前後のアクセス遅延時間の差は最小限に抑えられる。
なお、図には示さないが、ビット線ＢＬ方向の両端部に駆動されないダミーワード線を配置することも、メモリセルアレイ領域のパターンの規則性を保持する上で有効である。ダミーワード線の本数は、少なくとも一本、好ましくは複数本とする。更に、ダミーワード線を配置した場合には、その端部にダミーロウデコーダを配置することが好ましい。
【００２１】
［実施の形態３］
図４は、図１の実施の形態に示すカラム冗長セルアレイ１２が複数カラム分である場合に、これを二つの冗長セルアレイ１２ａ，１２ｂとして分散配置した例である。冗長セルアレイ１２ａ，１２ｂの間にも、一定幅のセルアレイ１１ｃが配置される。二つの冗長セルアレイ１２ａ，１２ｂを含めて、全体としてワード線方向の中央付近に配置されることは、変わらない。
この実施の形態によると、冗長セルアレイ１２の領域に何らかの不良が生じる場合にも、冗長セルアレイ１２が分散されることにより危険が分散され、従って救済効率が高いものとなる。具体的に、冗長セルアレイ１２を２カラム分まとめて配置した場合に、その２カラム分が不良となる場合でも、２カラム分を一定距離おいて配置することにより、少なくとも一方が正常状態を保つ可能性が高くなる。
また実施の形態１と同様に、冗長セルアレイ１２による置き換えの範囲はセルアレイブロック１１内に限定されているから、bank to bankアクセスの高速実行が可能になる。
【００２２】
［実施の形態４］
図５は、図２の実施の形態に示す冗長セルアレイ１２が複数カラム分である場合に、これを二つの冗長セルアレイ１２ａ，１２ｂとして分散配置した例である。この実施の形態４によっても、実施の形態３と同様の効果が得られる。
【００２３】
［実施の形態５］
図６は、図１の構成を基本として、センスアンプ回路ブロック１３ａ，１３ｂの構成を具体的に示している。センスアンプ回路ブロック１３ａ，１３ｂは、ビット線センスアンプＳＡとこれを活性化するためのセンスアンプドライバＤＲＶの他、ビット線イコライズ回路、カラム選択ゲート等を含む回路ブロックであるが、図５ではそのビット線センスアンプＳＡとセンスアンプドライバＤＲＶの分布を示している。
【００２４】
セルアレイブロック１１は、この実施の形態の場合、ワード線方向にそれぞれが複数のビット線幅で決まる複数のセルアレイユニットＵｉ（ｉ＝０〜ｎ）に分割されている。各セルアレイユニットＵｉに対応して、センスアンプ回路ブロック１３ａ，１３ｂもそれぞれ、サブセンスアンプ回路ブロック１３ａｉ，１３ｂｉに分割される。各サブセンスアンプ回路ブロック１３ａｉ，１３ｂｉにはそれぞれ複数のビット線センスアンプＳＡが含まれるが、センスアンプドライバＤＲＶは、これらのサブセンスアンプ回路ブロック１３ａｉ，１３ｂｉに一つずつ（即ち各セルアレイユニットＵｉ毎に一つずつ）、複数のビット線センスアンプＳＡで共有して配置されている。
【００２５】
冗長セルアレイ１２に対応する冗長センスアンプ回路ブロック１４ａ，１４ｂには、冗長センスアンプＳＡが配置されるが、センスアンプドライバＤＲＶは配置されない。そして、各サブセンスアンプ回路ブロック１３ａｉ，１３ｂｉのワード線方向の幅と、冗長センスアンプ回路ブロック１４ａ，１４ｂのワード線方向の幅は、同じに設定されている。
【００２６】
センスアンプドライバＤＲＶは基本的に、セルアレイブロック１１の範囲に配列されるセンスアンプ列１３ａ，１３ｂの一端にまとめて一つ配置することも可能である。しかし、ＤＲＡＭの高集積化により、このセンスアンプ列の端部にドライバを配置する余分のスペースがなくなる場合がある。この様な場合に、センスアンプドライバＤＲＶを図６に示すように分散させることが有効になる。
【００２７】
図６の実施の形態におけるセンスアンプ回路のより具体的な構成を、図７及び図８に示す。図７は、セルアレイユニットＵｉに対応するサブセンスアンプ回路ブロック１３ｂｉの構成であり、図７は、冗長セルアレイ１２に対応する冗長センスアンプ回路１４ｂである。
いずれのセンスアンプ回路も、図示のように両側のビット線対ＢＬ，ｂＢＬとセンスノードＮａ，Ｎｂの接続、非接続を切り替えるトランスファゲート６３Ｌ，６３Ｒを有し、これらのトランスファゲート６３Ｌ，６３Ｒの間に、ＮＭＯＳセンスアンプ６１、ＰＭＯＳセンスアンプ６２、  ビット線を選択的にデータ線ＤＱ０，ｂＤＱ０〜ＤＱ７，ＢＤＱ７に接続するためのカラム選択ゲート６４、及びビット線イコライズ回路６５を有する。
【００２８】
トランスファゲート６３Ｌ，６３Ｒはそれぞれ、ビット線対ＢＬ，ｂＢＬとセンスノードＮａ，Ｎｂの間に設けられて、切替制御信号線ＰＴＬ，ＰＴＲにより駆動されるＮＭＯＳトランジスタ（ＱＮ１，ＱＮ２），（ＱＮ３，ＱＮ４）により構成される。ＮＭＯＳセンスアンプ６１は、ビット線対ＢＬ，ｂＢＬにそれぞれドレインが接続され、ソースが共通にドライバＤＲＶに接続されたＮＭＯＳトランジスタＱＮ５，ＱＮ６により構成されている。ＰＭＯＳセンスアンプ６２は同様に、ビット線対ＢＬ，ｂＢＬにそれぞれドレインが接続され、ソースが共通にドライバＤＲＶに接続されたＰＭＯＳトランジスタＱＰ１，ＱＰ２により構成されている。
【００２９】
センスアンプドライバＤＲＶは、活性化信号ＮＳＥにより駆動されてＮＭＯＳセンスアンプ６１の共通ソースを接地するＮＭＯＳトランジスタＱＮ２１，ＱＮ２２と、活性化信号ＰＳＥにより駆動されてＰＭＯＳセンスアンプ６２の共通ソースを電源に接続するＰＭＯＳトランジスタＱＰ２１，ＱＰ２２とから構成されている。
ビット線イコライズ回路６５は、イコライズ制御線ＥＱＬにより駆動されてビット線対間を短絡するＮＭＯＳトランジスタＱＮ９と、同じくイコライズ制御線ＥＱＬにより駆動されてプリチャージ電源ＰＣＨをビット線対に与えるＮＭＯＳトランジスタＱＮ１０，ＱＮ１１とから構成されている。
カラム選択ゲート６４は、カラム選択線ＣＳＬｉにより駆動されて、ビット線対対応するデータ線対の間を接続するＮＭＯＳトランジスタＱＮ７，ＱＮ８により構成されている。
【００３０】
図７では、一つのカラム選択線ＣＳＬｊを示しているが、図６に示すセルアレイユニットＵｉは、一カラム或いは複数カラムにより構成される。また図７の構成は、一つのカラム選択線ＣＳＬｊによって、２ビットデータを並列に読み出す方式の例を示しており、この一つのカラム選択線ＣＳＬｉにより選択される２対のビット線範囲が冗長セルアレイ１２の予備ビット線ＳＢＬ，ｂＳＢＬによる置換の単位となる。この例では、同時に２本のカラム選択線が活性化される。
図７に示すように、複数ビット線対の幅内のＰＭＯＳセンスアンプ６１、ＮＭＯＳセンスアンプ６２に対して共通に用いられる一つのセンスアンプドライバＤＲＶが配置される。
【００３１】
冗長セルアレイ１２側の冗長センスアンプ回路には、図８に示すように、カラム選択ゲート６４に対応して、予備カラム選択線ＳＣＳＬａ，ＳＣＳＬｂにより制御されるＮＭＯＳトランジスタからなる接続切替スイッチゲート７１（７１0a，７１0b，７１1a，７１1b）が設けられる。図の例では、予備カラム選択線ＳＣＳＬａ，ＳＣＳＬｂがそれぞれ“Ｈ”，“Ｌ”のとき、不良カラムの２ビット線対に代わって、予備ビット線対ＳＢＬ０，ｂＳＢＬ０がデータ線対ＤＱ０，ｂＤＱ０に、予備ビット線対ＳＢＬ１，ｂＳＢＬ１がデータ線対ＤＱ１，ｂＤＱ１に、それぞれ接続される。別の不良カラムに対して、予備カラム選択線ＳＣＳＬａ，ＳＣＳＬｂがそれぞれ“Ｌ”，“Ｈ”になると、予備ビット線対ＳＢＬ０，ｂＳＢＬ０，ＳＢＬ１，ｂＳＢＬ１はそれぞれ、データ線対ＤＱ２，ｂＤＱ２，ＤＱ３，ｂＤＱ３に接続される。例えば、図６のカラム選択線ＣＳＬｊに接続されるビット線対を置換するには、予備カラム選択線ＳＣＳＬｂを選択すればよい。
【００３２】
以上のようにこの実施の形態では、サブセンスアンプ回路ブロック１３ａｉ，１３ｂｉのワード線方向の幅と、冗長内にセンスアンプドライバＤＲＶを分散配置するが、冗長セルアレイ１２に対応センスアンプ回路ブロック１４ａｉ，１４ｂｉのワード線方向の幅は同じに設定されている。これにより、レイアウト設計時において、各ブロックの配置等が簡単になり、設計期間の短縮が可能になる。また冗長セルアレイの数を変更する場合にも、レイアウト設計期間の短縮が可能となる。
【００３３】
［実施の形態６］
図９は、図６の実施の形態を基本として、これに、図３の実施の形態と同様にセルアレイブロック１１のワード線方向の両端部にダミーセルアレイ１４ａ，１４ｂを配置した実施の形態である。各サブセンスアンプ回路ブロック１３ａｉ，１３ｂｉのワード線方向の幅と、冗長センスアンプ回路ブロック１４ａ１，１４ａ２，１４ｂ１，１４ｂ２のワード線方向の幅は、同じに設定されているものとする。
これにより、冗長セルアレイ領域を含むメモリセルアレイ領域の不良率を効果的に低減することができる。
【００３４】
［実施の形態７］
図１０は、図６の実施の形態を基本として、図４の実施の形態と同様に冗長セルアレイ１２を、少なくとも二つの冗長セルアレイ１２ａ，１２ｂとして分散配置した例である。この場合も、各サブセンスアンプ回路ブロック１３ａｉ，１３ｂｉのワード線方向の幅と、冗長センスアンプ回路ブロック１４ａ１，１４ａ２，１４ｂ１，１４ｂ２のワード線方向の幅は、同じに設定されているものとする。
この実施の形態によると、冗長セルアレイ１２の領域の故障に対する危険が分散されて、救済効率が高いものとなる。また多くの冗長セルアレイの配置により、救済効率が高いものとなる。
【００３５】
［実施の形態８］
図１１は、図１０の実施の形態に対して、図９の実施の形態と同様に、セルアレイブロック１１のワード線方向の両端部にダミーセルアレイ１４ａ，１４ｂを配置した実施の形態である。
これにより、冗長セルアレイ領域の危険分散と、冗長セルアレイ領域を含むメモリセルアレイ領域の不良率の低減が図られる。更に、多くの冗長セルアレイの配置により、救済効率が高いものとなる。
【００３６】
［実施の形態９］
ここまでの実施の形態では、カラムリダンダンシーを説明したが、この発明は不良ワード線を予備ワード線で置き換えるロウリダンダンシーにも同様に適用することができる。図１２は、図２の実施の形態に対して更に、ロウ冗長セルアレイ１５を付加した実施の形態である。ロウ冗長セルアレイ１５は、少なくとも一つの予備ワード線とこれにより駆動されるメモリセルを含むもので、セルアレイブロック１１内のビット線方向の中央付近に配置されている。これにより、セルアレイブロック１１内は、カラム冗長セルアレイ１２とロウ冗長セルアレイ１５により、４つのメモリセルアレイＡ１〜Ａ４に分割される。
【００３７】
図１３は、具体的にこの実施の形態でのセルアレイブロック１１の等価回路を示している。図では、カラム冗長セルアレイ１２が一つの予備ビット線対ＳＢＬ，ｂＳＢＬにより構成されているが、複数の予備ビット線対により構成してもよいことは、先の実施の形態で説明したとおりである。またカラム冗長セルアレイ１２がワード線ＷＬの方向の中央に配置されることも、先の実施の形態で説明したとおりである。
【００３８】
ロウ冗長セルアレイ１５は、この実施の形態では２本の予備ワード線ＳＷＬ１，ＳＷＬ２と、これらにより駆動されるメモリセルＭＣにより構成されている。セルアレイブロック１１内のワード線ＷＬが例えば１２８本として、図示のように４本の予備ワード線ＳＷＬ０〜ＳＷＬ３を挟んで６４本ずつのワード線ＷＬ０〜ＷＬ６３，ＷＬ６４〜ＷＬ１２７が配置される。図の場合、予備ワード線ＳＷＬ０，ＳＷＬ１は、ビット線ｂＢＬ０，ｂＢＬ１，…に沿ったメモリセルの置換に用いられ、予備ワード線ＳＷＬ２，ＳＷＬ３は、ビット線ＢＬ０，ＢＬ１，…に沿ったメモリセルを置換するために用いられる。
【００３９】
この実施の形態におけるロウ冗長セルアレイ１５により不良ワード線の置き換えが行われる範囲は、セルアレイブロック１１の範囲に限られる。このため、ビット線置換の場合と同様、bank to bankアクセスの高速性能が損なわれることはない。特に、ロウ冗長セルアレイ１５をセルアレイブロック１１の中央部に配置することにより、置き換えを行ったときの上述したアクセス時間の差が均等化されるため好ましい。
【００４０】
また、ロウ冗長セルアレイ１５をセルアレイブロック１１のビット線方向の中央に配置することにより、パターンの周期性が崩れる端部と異なり冗長セルアレイ部でのリソグラフィの信頼性が高くなる。また、製造工程での層間絶縁膜等のＣＭＰによる平坦化の工程で、冗長セルアレイ１５の領域での平坦化膜厚の均一性が保持される。以上により、冗長セルアレイの不良率が低減される。
【００４１】
［実施の形態１０］
図１４は、図５の実施の形態を基本として、更に、二つのロウ冗長セルアレイ１５ａ，１５ｂを分散してセルアレイブロック１１内に配置した実施の形態である。二つのロウ冗長セルアレイ１５ａ，１５ｂを含めて、セルアレイブロック１１内のビット線方向の略中央部に配置される。これにより、カラム冗長セルアレイ１２ａ，１２ｂとロウ冗長セルアレイ１５ａ，１５ｂにより挟まれた領域にもメモリセルアレイＭ５〜Ｍ９が分断された形で配置される。
この実施の形態によると、カラム冗長セルアレイ１２の不良に対する危険が分散されると同時に、ロウ冗長セルアレイ１５の不良に対する危険も分散される。
【００４２】
［実施の形態１１］
図１５は、図１２の実施の形態を基本として、セルアレイブロック１１のワード線両端部にダミーセルアレイ１４ａ，１４ｂを配置すると共に、ビット線両端部にもダミーセルアレイ１６ａ，１６ｂを配置した実施の形態である。ダミーセルアレイ１６ａ，１６ｂはそれぞれ、少なくとも一本のダミーワード線により、好ましくは複数本のダミーワード線により構成される。ダミーワード線に沿ってメモリセルを配置することが好ましいが、配置されなくてもよい。またダミーセンスアンプやダミーロウデコーダを配置することが好ましい。
この実施の形態によると、ロウ、カラム方向共に、有効メモリセルアレイの端部までパターンの規則性が確保され、高い製造歩留まりが得られる。
図１４の実施の形態について同様に、ロウ、カラム方向の端部にダミーセルアレイを配置することも有効である。
【００４３】
［実施の形態１２］
図１６は、図１２の実施の形態において、カラム冗長セルアレイ１２を省き、ロウ冗長セルアレイ１５のみとした実施の形態である。
同様に、図１７は、図１４の実施の形態において、カラム冗長セルアレイ１２ａ，１２ｂを省き、ロウ冗長セルアレイ１５ａ，１５ｂのみとした実施の形態である。
これらの実施の形態によって、高速アクセスを損なわないロウリダンダンシーが可能であり、また製造歩留まり向上が可能である。
【００４４】
ここまでの実施の形態では、冗長セルアレイの配置位置をセルアレイブロックの中央付近としたが、その具体的な範囲はセルアレイブロックの大きさと製造装置等との兼ね合いで決まる。即ち、リソグラフィの条件が一定に保持され、またＣＭＰ工程での膜厚の均一性が保たれる範囲に冗長セルアレイを配置すればよい。言い換えれば冗長セルアレイは、上述の条件を満たせば、必ずしもセルアレイブロックの中央部ではなく、端部から一定距離を除いた範囲に配置して同様の効果が期待できる。
【００４５】
【発明の効果】
以上述べたようにこの発明によれば、ワード線とビット線が連続するセルアレイブロック毎にその中央付近に配置することにより、不良セルを置換したときにアクセス時間の遅延時間増大を抑えることができる。また冗長セルアレイを、パターンの周期性が崩れるセルアレイブロックの端部の一定範囲を除く領域に配置することにより、冗長セルアレイの不良率が低減され、不良セルの救済効率が高い半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤＲＡＭチップの構成を示す図である。
【図２】同実施の形態１によるＤＲＡＭセルアレイの構成を示す図である。
【図３】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図４】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図５】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図６】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図７】同実施の形態のメモリセルアレイ領域のセンスアンプ回路ブロックの構成を示す図である。
【図８】同実施の形態の冗長セルアレイ領域のセンスアンプ回路ブロックの構成を示す図である。
【図９】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図１０】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図１１】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図１２】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図１３】同実施の形態によるＤＲＡＭセルアレイの等価回路構成を示す図である。
【図１４】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図１５】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図１６】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図１７】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す図である。
【図１８】ＤＲＡＭセルアレイの階層構造を示す図である。
【符号の説明】
１１…セルアレイブロック、１２，１２ａ，１２ｂ…カラム冗長セルアレイ、１３ａ，１３ｂ…センスアンプ回路ブロック。１４ａ，１４ｂ…ダミーセルアレイ、１５，１５ａ，１５ｂ…ロウ冗長セルアレイ、１６ａ，１６ｂ…ダミーセルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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