(57)【特許請求の範囲】
【請求項１】
イメージセンサーのフォトダイオードにおいて、
フィールド領域及び活性領域を備えた第1導電型の半導体層と、
上記フィールド領域から光感知領域を隔てて、上記活性領域上に形成されたゲートと、
上記半導体層内に形成され、一端側が上記フィールド領域から離隔して位置し、他端側が上記ゲートに整合して位置する第2導電型の第1ドーピング領域と、
上記第1ドーピング領域と上記半導体層の表面との間に形成され、一端側が上記フィールド領域に整合するとともに、他端側が上記ゲートに整合し、上記第1ドーピング領域より幅が広い第1導電型の第2ドーピング領域とを含み、
上記半導体層と上記第2ドーピング領域とが、上記フィールド領域と上記第1ドーピング領域との間で電気的に接続していることを特徴とするイメージセンサーのフォトダイオード。
【請求項２】
上記半導体層の下部に、上記半導体層より高い濃度のドーパントを含む第1導電型の半導体基板を、さらに備えていることを特徴とする請求項1記載のイメージセンサーのフォトダイオード。
【請求項３】
上記半導体層の比抵抗は10〜25Ωcmで、上記半導体基板の比抵抗は0.01Ωcmであることを特徴とする請求項2記載のイメージセンサーのフォトダイオード。
【請求項４】
上記半導体層は、上記半導体基板にエピタキシャル成長法により形成された層であることを特徴とする請求項3記載のイメージセンサーのフォトダイオード。
【請求項５】
上記半導体層は、厚さが2〜5μmであることを特徴とする請求項2から4のいずれかの項に記載のイメージセンサーのフォトダイオード。
【請求項６】
上記半導体層は、E14ions/cm３のドーパント濃度であることを特徴とする請求項1記載のイメージセンサーのフォトダイオード。
【請求項７】
上記第1ドーピング領域は、E17ions/cm３のドーパント濃度であることを特徴とする請求項6記載のイメージセンサーのフォトダイオード。
【請求項８】
上記第2ドーピング領域は、E18ions/cm３のドーパント濃度であることを特徴とする請求項7記載のイメージセンサーのフォトダイオード。
【請求項９】
上記フォトダイオードは、1.2Vないし4.5Vの低電圧で完全空乏化可能な電圧を有することを特徴とする請求項8記載のイメージセンサーのフォトダイオード。
【請求項１０】
上記第1導電型及び第2導電型は、相互に相補のP型またはN型であることを特徴とする請求項1記載のイメージセンサーのフォトダイオード。
【請求項１１】
イメージセンサーのフォトダイオード製造方法において、
第1導電型の半導体層を準備する段階と、
上記半導体層に活性領域及びフィールド領域を画定する段階と、
上記フィールド領域から光感知領域を隔てて、上記活性領域上にゲートを形成する段階と、
上記フィールド領域と上記活性領域の一部を覆い、上記活性領域のその他の部分を露出させた第1イオン注入用マスクを使用した第1イオン注入により、上記半導体層内部に、一端側は上記ゲートに整合し、他端側は上記フィールド領域から離隔して位置する第2導電型の第1ドーピング領域を形成する段階と、
上記一部領域を含む上記光感知領域を露出させた第2イオン注入用マスクを使用した第2イオン注入により、上記第1ドーピング領域と上記活性領域の表面との間に、一端側は上記ゲートに整合し、他端側は上記フィールド領域に整合する第1導電型の第2ドーピング領域を形成する段階とを含み、
上記第2ドーピング領域と上記半導体層とが、上記フィールド領域と上記第1ドーピング領域との間で電気的に接続したパスを形成することを特徴とするイメージセンサーのフォトダイオード製造方法。
【請求項１２】
上記第1ドーピング領域が、上記半導体層より高いドーパント濃度となるように上記第1イオン注入を行い、上記第2ドーピング領域が上記第1ドーピング領域より高いドーパント濃度となるように上記第2イオン注入を行うことを特徴とする請求項11記載のイメージセンサーのフォトダイオード製造方法。
【請求項１３】
上記半導体層を、上記半導体層より高い濃度のドーパントを含む第1導電型の半導体基板上に、エピタキシャル成長法により形成することを特徴とする請求項11または12記載のイメージセンサーのフォトダイオード製造方法。
【請求項１４】
フォトダイオードを備えたCMOSイメージセンサーの製造方法において、
第1導電型の半導体層を準備する段階と、
活性領域を画定するために、上記半導体層の上部にフィールド領域を構成する素子分離膜を形成する段階と、
上記素子分離膜に対し、上記フォトダイオードが形成される光感知領域を隔てた位置における上記半導体層上に、第1ゲートを形成する段階と、
上記光感知領域における上記素子分離膜側の一部を覆い、上記光感知領域のその他の部分を露出させた第1イオン注入用マスクを形成する段階と、
上記第1イオン注入用マスクを用いて、第2導電型不純物を注入する第1イオン注入により、上記半導体層の内部に、一端側は上記第1ゲートに整合し、他端側は上記素子分離膜から離隔して位置する第1ドーピング領域を形成する段階と、
上記第1イオン注入用マスクを除去する段階と、
上記光感知領域における上記素子分離膜側の一部を含む上記光感知領域を露出させた第2イオン注入用マスクを形成する段階と、
上記第2イオン注入用マスクを用いて、第1導電型不純物を注入する第2イオン注入により、上記第1ドーピング領域と上記光感知領域の表面との間に、一端側は上記第1ゲートに整合し、他端側は上記素子分離膜に整合する第2ドーピング領域を形成する段階とを含み、
上記第2ドーピング領域と上記半導体層とが、上記素子分離膜と上記第1ドーピング領域との間で、相互に接続するパスを形成させることを特徴とするCMOSイメージセンサー製造方法。
【請求項１５】
上記第1イオン注入及び上記第2イオン注入により注入される各ドーパントが、上記第1ゲートの下部に位置する上記半導体層に注入されない厚さに、上記第1ゲートを形成することを特徴とする請求項14記載のCMOSイメージセンサー製造方法。
【請求項１６】
上記第1イオン注入用マスクは、上記第１ゲート側のエッジを露出させるように、上記第1ゲートに整合させることを特徴とする請求項15記載のCMOSイメージセンサー製造方法。
【請求項１７】
上記第2イオン注入用マスクは、上記第１ゲート側のエッジを露出させるように、上記第1ゲートに整合させることを特徴とする請求項15記載のCMOSイメージセンサー製造方法。
【請求項１８】
上記第1ゲートを、ポリシリコン膜及びシリサイド膜を積層することにより形成することを特徴とする請求項15記載のCMOSイメージセンサー製造方法。
【請求項１９】
上記ポリシリコン膜及びシリサイド膜を、各々2000Å及び1500Åの厚さに形成することを特徴とする請求項18記載のCMOSイメージセンサー製造方法。
【請求項２０】
上記半導体層は、上記半導体層より高い濃度のドーパントを含む第1導電型の半導体基板上に形成されたエピタキシャル層であることを特徴とする請求項14から19のいずれかの項に記載のCMOSイメージセンサー製造方法。
【請求項２１】
上記第1導電型及び第2導電型は、各々相互に相補のP型またはN型であることを特徴とする請求項20記載のCMOSイメージセンサー製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサーのフォトダイオード、その製造方法及びそのフォトダイオードを備えたイメージセンサーの製造方法に関し、特に、サブミクロン(sub micron)CMOS(complementary metal oxide semiconductor)技術を使用することにより集積化されたCMOSイメージセンサーのフォトダイオード及びその製造方法に関するものである。
【０００２】
【従来の技術】
CMOSイメージセンサーは、アナログまたはディジタルTVやビデオ(Video)などを主とした従来のイメージセンサー市場における成長だけでなく、コンピュータ(Computer)産業、通信産業などの発達にともなうディジタル・エレクトリック・スチル・カメラ(Digital Electric Still Camera)、PCカメラ、ディジタルカムコーダ(Digital Camcoder)、PCS(Personal Communication System)市場における成長が著しく、それらの市場の成長に比例した需要の増大が期待されている。また、ビデオゲーム(Video Game)機器、警備用カメラ(Security Camera)、医療用マイクロカメラ(Micro Camera)、HDTVなどの分野でも、需要の増加が予想されている。
【０００３】
図１は、通常のCCD(charge coupled device)イメージセンサーの構成を示すブロック図である。図１に示した通り、通常のCCDイメージセンサー(100)は、外部の被写体イメージが撮像された光が照射され、発生した光電荷を集めて蓄積する光電変換及び電荷蓄積部(10)と、光電変換及び電荷蓄積部(10)で発生した電荷を伝送するための電荷伝送部(20)、及び上記電荷伝送部(20)から伝送された光電荷を電気信号に変換して出力する信号変換部(30)で構成されている。
【０００４】
上記光電変換及び電荷蓄積部(10)には、主にフォトダイオード(photo diode)が使用され、フォトダイオードは、P-N接合(junction)を利用することによりポテンシャルウェル(potential well)を形成し、光により発生した電荷をこのポテンシャルウェルに蓄積する素子である。光電変換及び電荷蓄積部(10)で発生した電荷は、フォトダイオードのポテンシャルウェルに蓄積され、このポテンシャルウェルを動くことにより必要な箇所に電荷が伝送される。
【０００５】
電荷伝送部(20)は、このような電荷伝送の役割を担う。信号変換部(30)は、伝送された電荷から電圧を発生させる。一方、信号検出が終われば、次の順番を待つ電荷のために、現在ポテンシャルウェル内にある電荷を排出する必要がある。そのために、信号変換部のポテンシャルウェルの障壁(barrier)を取り除くことにより電荷を排出する。この動作をリセット(reset)という。
【０００６】
上記のように、通常のCCDイメージセンサーは、CMOSイメージセンサーとは異なり、トランジスター(Transistor)によるスイチング(Switching)方式ではなく、電荷結合(Charge Coupling)によって信号を検出する。そして、画素に該当しかつ光を感知するフォトダイオード(Photo Diode)は、光電流を直ちに流出させるのではなく、一定時間蓄積した後に流出させる。したがって、信号電圧が蓄積時間に応じて上昇するので光感度(Sensitivity)が良く、ノイズ(Noise)を減らすことができるという長所がある。その反面、光電荷をその都度伝送しなければならないので、駆動方式が複雑で、かつ約8〜10Vの高電圧を必要とし、約1W以上という多くの電力消耗を伴う。また、CCD技術は、サブミクロン(Submicron)級のCMOS工程で使われるマスク数(約20)に比べてはるかに多い数(約30〜40)のマスクを必要とするので、工程が複雑でそれに応じて単価が高くなる。さらに、CMOS工程で形成されるシグナルプロセシング回路をCCDイメージセンサーチップ内に形成できないので、1チップ化が困難で製品の小型化が難しく、その機能の多様性に劣るという短所がある。
【０００７】
したがって、CMOS製造技術とCCD技術を組み合わせて、トランジスター(Transistor)によるスイチング(Switching)方式により信号を検出するAPS(active pixel sensor)が数多く提案されている。この中で代表的な技術について言及する。
【０００８】
図２は、米国特許No.5,471,515号公報において、Fossumなどが提案したAPS(active pixel sensor)の単位画素を示す回路図である。図２に示したAPSは、光電荷(Photogenerated Charge)を集めるための素子として、モスキャパシター(MOS Capacitor)構造のフォトゲート(21)を使用している。そして、図２のAPSは、フォトゲート(21)で生成した電荷をフローティング拡散(floating diffusion)部(22)に伝送するためのトランスファーゲート(23)、リセットゲート(24)及びドレーン拡散部(25)を具備し、さらに、ソースフォロワー(Source Follower)としての役割をするドライブトランジスター(26)、画素アレイのロー(row)を選択するためのセレクトトランジスター(27)及びロード(load)トランジスター(28)を具備する。
【０００９】
しかし、図２に示したAPSにおける光感知領域のモスキャパシターは、厚いポリシリコン(Polysilicon)で形成されているので、赤色光より短い短波長の青色光(Blue Light)が透過し難い。そのために、低い照度(illumination)では相対的に良好なカラーイメージを実現することが難しい。
【００１０】
図３は、米国特許No.5,625,210号公報において、Leeなどが提案したAPS(active pixel sensor)を示す断面図である。この文献には、公知のピンドフォトダイオード(Pinned photodiode)と共に集積化されたAPS(active pixel sensor)が開示されている。
【００１１】
図３に示したAPSでは、光電荷を集めるためにピンドフォトダイオード(PPD)が使用されており、ピンドフォトダイオード(PPD)で生成した光電荷を出力ノードのフローティングN+接合領域(37)に伝送するために、チャンネル領域に低濃度ドーピング領域のN-領域(36)を有するトランスファーゲート(Tx)(35a)が使用されている。また、一方側が上記N+接合領域(37)に接続され、他方側が、電源電圧VDDが接続されたN+接合(38)に接続されたリセットゲート(35b)を具備している。ピンドフォトダイオード(PPD)は、P型基板(31)上に形成されたP-エピ(epi)層(32)にイオン注入を行い、N+領域(33)とP+領域(34)を形成することにより形成することができる。なお、符号39は、フィールド酸化膜を表し、35a、35b、35cは、各々トランジスターのゲートを表している。
【００１２】
一方、米国特許No.5,625,210号公報には、上記ピンドフォトダイオード(PPD)を形成するための工程として、図４に示した通り、単一のマスク(例えばフォトレジストパターン)(41)を使用することにより、N+及びP+イオン注入を順に実施する方法が開示されている。すなわち、単一のマスクを使用して２回のイオン注入を行うことにより、ピンドフォトダイオード(PPD)を形成できるとされている。
【００１３】
しかし、先に言及した通り、単一のマスク層を使用して、N+及びP+イオンを順に注入することによりピンドフォトダイオードを製造する場合、N+領域(33)は、フィールド酸化膜(39)のエッジと十分に離隔されないので、フィールド酸化膜(39)のエッジ部でP+領域(34)とP-エピ層(32)とが電気的に十分には接続されない。したがって、P+領域(34)とP-エピ層(32)とが、3.3V程度の電源電圧で等電位を持つことが難しいために、N+領域(33)が完全に空乏(Fully Depletion)化されず、安定したピニング(Pinning)電圧を得ることが難しい。
【００１４】
その他の米国特許No.5,567,632号公報では、NakashibaとUchiyaにより、単一のマスク(Single Masking)と傾斜イオン注入法(Angled Implantation)を利用したピンド(Pinned)(またはBuried)フォトダイオードの製造方法が提案されている。この方法は、量産体制においては、イオン注入角度をモニタリングすることと調節することに難点がある。すなわち、フォトダイオードのN+領域及びP+領域のアライメントの程度を安定して調節することが難しい。また、傾斜イオン注入による低電圧フォトダイオードの形成を、低温熱工程に適用される一般的なサブミクロンCMOS工程によって安定的に実施することが難しい。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、例えば5V以下の低い電源電圧で完全空乏化可能な電圧を有し、低電圧で駆動するフォトダイオード(low voltage Photo Diode)、その製造方法及びそのフォトダイオードを備えたCMOSイメージセンサーの製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するための本発明に係るイメージセンサーのフォトダイオードは、フィールド領域及び活性領域を備えた第1導電型の半導体層と、上記フィールド領域から光感知領域を隔てて、上記活性領域上に形成されたゲートと、上記半導体層内に形成され、一端側が上記フィールド領域から離隔して位置し、他端側が上記ゲートに整合して位置する第2導電型の第1ドーピング領域と、上記第1ドーピング領域と上記半導体層の表面との間に形成され、一端側が上記フィールド領域に整合するとともに、他端側が上記ゲートに整合し、上記第1ドーピング領域より幅が広い第1導電型の第2ドーピング領域とを含み、上記半導体層と上記第2ドーピング領域とが、上記フィールド領域と上記第１ドーピング領域との間で電気的に接続していることを特徴とする。ここで、上記半導体層の下部に、上記半導体層より高い濃度のドーパントを含む第1導電型の半導体基板を、さらに備え、上記半導体層は上記半導体基板にエピタキシャル成長法により形成された層であることが望ましい。
【００１７】
また、本発明に係るイメージセンサーのフォトダイオード製造方法は、第1導電型の半導体層を準備する段階と、上記半導体層に活性領域及びフィールド領域を画定する段階と、上記フィールド領域から光感知領域を隔てて、上記活性領域上にゲートを形成する段階と、上記フィールド領域と上記活性領域の一部を覆い、上記活性領域のその他の部分を露出させた第1イオン注入用マスクを使用した第１イオン注入により、上記半導体層内部に、一端側は上記ゲートに整合し、他端側は上記フィールド領域から離隔して位置する第2導電型の第1ドーピング領域を形成する段階と、上記一部領域を含む上記光感知領域を露出させた第2イオン注入用マスクを使用した第2イオン注入により、上記第1ドーピング領域と上記活性領域の表面との間に、一端側は上記ゲートに整合し、他端側は上記フィールド領域に整合する第1導電型の第2ドーピング領域を形成する段階とを含み、上記第2ドーピング領域と上記半導体層とが、上記フィールド領域と上記第1ドーピング領域との間で電気的に接続したパスを形成することを特徴とする。ここで、上記イメージセンサーのフォトダイオードは、サブミクロンCMOS製造工程の温度サイクル下で形成される。
【００１８】
また、本発明に係る上記フォトダイオードを備えたCMOSイメージセンサーの製造方法は、第1導電型の半導体層を準備する段階と、活性領域を画定するために、上記半導体層上部にフィールド領域を構成する素子分離膜を形成する段階と、上記素子分離膜に対し、上記フォトダイオードが形成される光感知領域を隔てた位置における上記半導体層上に、第1ゲートを形成する段階と、上記光感知領域における上記素子分離膜側の一部を覆い、上記光感知領域のその他の部分を露出させた第1イオン注入用マスクを形成する段階と、上記第1イオン注入用マスクを用いて、第2導電型不純物を注入する第1イオン注入により、上記半導体層の内部に、一端側は上記第1ゲートに整合し、他端側は上記素子分離膜から離隔して位置する第1ドーピング領域を形成する段階と、上記第1イオン注入用マスクを除去する段階と、上記光感知領域における上記素子分離膜側の一部を含む上記光感知領域を露出させた第2イオン注入用マスクを形成する段階と、上記第2イオン注入用マスクを用いて、第1導電型不純物をイオン注入する第2イオン注入により、上記第1ドーピング領域と上記光感知領域の表面との間に、一端側は上記第1ゲートに整合し、他端側は上記素子分離膜に整合する第2ドーピング領域を形成する段階とを含み、上記第2ドーピング領域と上記半導体層とが、上記素子分離膜と上記第1ドーピング領域との間で、相互に接続するパスを形成することを特徴とする。ここで、上記第1イオン注入及び第2イオン注入により注入される各ドーパントが、上記第1ゲートの下部に位置する上記半導体層に注入されない厚さに、上記第1ゲートを形成すること、上記第1イオン注入用マスクの第1ゲート側のエッジを露出させるように、上記第1ゲートに整合させ、上記第2イオン注入用マスクの第1ゲート側のエッジを露出させるように、上記第1ゲートに整合させることが望ましい。
【００１９】
図５は、本発明の一実施の形態に係る低電圧で駆動するフォトダイオード(低電圧フォトダイオード：Low Voltage Photo Diode、LVPD、以下、フォトダイオードと略記する)を備えたCMOSイメージセンサーの単位画素(Unit Pixel)の構成を示す回路図である。
【００２０】
図５に示した通り、単位画素は、1つのフォトダイオード(LVPD)(510)と、4つのNMOSトランジスター(520,530,540,550)とで構成されている。4つのNMOSトランジスターは、フォトダイオード(510)で発生し、蓄積された光電荷をフローティングノード(560)に伝送するためのトランスファートランジスター(520)と、所定の値にノードの電位をセッティングすることにより、電荷を排出してフローティングノード(560)をリセットさせるためのリセットトランジスター(530)と、ソースフォロワーバッファー増幅器(Source Follower Buffer Amplifier)の役割をするドライブトランジスター(540)と、スイチング(Switching)機能によりアドレシング(Addressing)できるようにするセレクトトランジスター(550)とで構成されている。なお、符号570はロード(load)トランジスターを表している。
【００２１】
本発明の実施の形態に係るフォトダイオードを備えたイメージセンサーの単位画素の場合には、従来のサブミクロンCMOS製造工程により、上記図５に示したようなフォトダイオード(LVPD)、MOSFETで構成されたCMOSイメージセンサーを形成する。
【００２２】
また、4つのトランジスターのうち、トランスファートランジスター(520)とリセットトランジスター(530)は、電荷伝送効率を改善する作用を有し、出力信号の電荷損失及び電圧低下を減少させるために、空乏モード(depletion mode)または低いしきい値電圧を有するNMOSトランジスターとして形成される。特に、後に詳細に説明するように、本発明の実施の形態では、P-ウェルなしP-エピタキシャル層（以下、「エピタキシャル」を「エピ」と略記することがある）にトランジスターを形成することにより、これに適合したトランスファートランジスター(520)とリセットトランジスター(530)としてのNMOSトランジスターが形成される。このようなネイティブ(Native)NMOSトランジスターは、わずかにマイナスのしきい値電圧を有する。
【００２３】
図６は、サブミクロンCMOS製造工程により形成されたCMOSイメージセンサーの単位画素の構造を示す断面図である。
【００２４】
本発明の実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーを製造する場合には、光感度(Sensitivity)を改善し、光電荷(photogenerated charge)の"miscollection"を低減させることにより、光電荷の伝送機能(modulation transfer function)を改善するために、サブミクロンCMOSエピ工程が適用される。すなわち、高濃度のP+基板(601)に低濃度のP型エピタキシャル（以下、「P型エピタキシャル」を「Pエピ」と略記する）層(602)が形成されたウエハーを使用する。なお、P型エピタキシャルウエハーを使用する理由は次の通りである。
第一に、低濃度のPエピ層が存在するので、深い領域までフォトダイオードの空乏領域(Depletion region)を形成することができる。そのため、光電荷を発生させるためのフォトダイオードの性能が向上し、光感度が改善される。
本実施の形態では、このような長所を十分に発揮させることができるように、Pエピ層(602)の厚さは、ウェルの深さなどその他の要素を勘案し2〜5μmとすることが望ましい。
第二に、Pエピ層(602)の下部が高濃度のP+基板(601)で構成される場合には、隣接する単位画素(pixel)に電荷が拡散する前に電荷が再結合(Recombination)するため、光電荷の不規則拡散(Random Diffusion)が減少し、光電荷の伝送機能の低下を抑制することができる。このような長所を発揮させるためには、上記P+基板(601)の比抵抗は約0.01Ωcm、上記Pエピ層(602)の比抵抗は約10〜25Ωcmであることが望ましい。すなわち、P+基板(601)及びPエピ層(602)の比抵抗が上記条件を満たすように、P+基板(601)の方が少なくとも１万倍の高濃度を持つように、P+基板(601)及びPエピ層(602)のドーパント濃度を調節することが望ましい。
【００２５】
Pエピ層(602)内には図６に示した通り、深い位置に形成された低濃度Nドーピング領域(Deep N-)(603)、及びその上の浅い位置に形成されたPドーピング領域(Po)(604)によりフォトダイオード(LVPD)が構成される。P0/N-/P-エピ構造のフォトダイオードは、ソース/ドレーンPN接合(Junction)構造やモスキャパシター構造に比べて、次のような長所がある。第一に、光感知領域(Light Sensing Region)がポリシリコンで覆われていないので、入射した光子(Photon)を電子(Electron)に変換する性能(これをQuantum Efficiencyという)に優れ、特に短波長の青色光に対する光感度に優れている。第二に、N-/P-エピ構造により、光感知領域での空乏領域を増加させることができるので、長波長の赤色光または赤外線に対する光感度にも優れている。なお、フォトダイオードの構造が用いられているので、光感知領域で発生した光電荷(Photo generated Charge)をフローティングノード(Floating Node)に完全に伝送できる。そのため、電荷伝送効率(Charge Transfer Efficiency)を顕著に向上させることが可能であり、残像現象(ImageLag)を減らすことができ、シリコンとシリコン酸化膜との界面での電位を調節することにより、望ましくないダーク電流(Dark Current)を減少させることができる。第三に、空乏層の深さを増加させることができるので、多量の光電荷を蓄積できる。
【００２６】
上記のような長所を有するフォトダイオードを実現するためには、一般的なサブミクロンCMOSの電源電圧である5V、3.3Vまたは2.5Vの条件内で、完全空乏(Fully Depletion)状態になるようにすることが望ましい。しかし、一般的にCCDでは、光電荷を伝送する駆動電圧（電源電圧）として8V以上の高電圧を使用するので、フォトダイオードの完全空乏化可能な電圧も相対的に高く5V以上である。その理由は、一般的なCCD工程では、フォトダイオードを形成するためのイオン注入後に実施される高温工程のため、5V以下の低電圧ではフォトダイオードの完全空乏状態(Fully Depletion)を実現できないからである。また、CCD工程で使われる傾斜イオン注入によるフォトダイオードの形成は、低温熱工程に適用される一般的なサブミクロンCMOS工程では安定的に行うことが難しい。
【００２７】
電源電圧が3.3Vでデザインルールが0.5μmであるCMOS工程の場合、例えばフォトダイオードの完全空乏化可能な電圧は約1.2V〜2.8Vの範囲でなければならない。この電圧が高すぎる場合には、フォトダイオード内で生成された光電荷を駆動電圧3.3Vでフローティングノードに完全に伝送するのが難しく、低すぎる場合には、フォトダイオードの静電容量(Charge Capacity)が小さく、QE(Quantum Efficiency)が低下する。
【００２８】
本発明に係る実施の形態では、このような問題を、特別の熱工程を追加することなく、一般的なサブミクロンCMOS工程で適用されている熱工程をそのまま使用し、2つのマスクと2回のイオン注入(傾斜イオン注入ではない)とを追加するだけで、フォトダイオードを製造する。すなわち、完全空乏化可能な電圧が約1.2V〜2.8V(電源電圧が3.3V)または約1.2V〜4.5V(電源電圧が5V)の条件内で形成する。上記方法に関しては、以下の製造工程の説明と共に具体的に説明する。このような工程によって製造される本実施の形態に係るフォトダイオードは、図６に図示された通り、フィールド酸化膜(607)のエッジと隣接して位置するN-ドーピング領域(603)の一方側のエッジが、フィールド酸化膜(607)のエッジから確実に離隔しており、Poドーピング領域(604)とPエピ層(602)とが相互に電気的に十分に接続できるパスが提供されている。それによって、5V以下の低電圧で、Poドーピング領域(604)とPエピ層(602)とが相互に等電位になり、N-ドーピング領域(603)は約1.2V〜4.5Vで完全空乏化が可能である。また、1.2V〜4.5Vで完全空乏化が可能になるように、N-ドーピング領域(603)及びP0ドーピング領域(604)のイオン注入エネルギー及びドーズ(dose)量を制御することが非常に重要である。その点に関しては、実験の結果、P-エピ層は約E14ions/cm3のドーパント濃度、N-ドーピング領域は約E17ions/cm3のドーパント濃度、P0ドーピング領域は約E18ions/cm3のドーパント濃度の条件が最も望ましいことが確認された。
【００２９】
本実施の形態では、4つのトランジスターのうち、トランスファートランジスター(Tx)とリセットトランジスター(Rx)は、出力電圧の動的範囲(dynamic range)とフローティングノードの完全なリセットのために、低いしきい値電圧または空乏モードのトランジスターとして形成される。ドライブトランジスター(Dx)及びセレクトトランジスター(Sx)は、通常の増加型(enhancement mode)NMOSトランジスターとして形成されるので、ドライブトランジスター(Dx)及びセレクトトランジスター(Sx)が形成される活性領域にはP型ウェル（以下、「P型ウェル」を「Pウェル」と略記する）(605)が形成される。
【００３０】
一方、従来のサブミクロンCMOS工程で許容されるウェルの設計規則を適用すると、その後の熱工程によりウェル内のドーパントが横方向に拡散するので、フォトダイオードとトランスファートランジスター及びリセットトランジスターの電気的特性が低下する。したがって、Pウェル(605)は、フォトダイオードとトランスファートランジスター及びリセットトランジスターの電気的特性を低下させない程度の面積に形成するために、図6に示した通り、本実施の形態では、Pウェル(605)の一方側のエッジが、ネイティブトランジスターのリセットトランジスター(Rx)のドレーン接合(606)の一部だけを含むように形成され、Pウェル(605)の他方側のエッジが、単位画素間分離用のフィールド酸化膜(607)に重なるように形成される。以下の説明では、このようなウェルの形成工程を、"ミニ(Mini)Pウェル工程"と称する。また、Pウェル(602)内に形成されるドライブトランジスター(Dx)とセレクトトランジスター(Sx)の接合(junction)は、LDD(lightly doped drain)構造となっており、トランスファートランジスター(Tx)及びリセットトランジスター(Rx)の接合には、LDD(lightly doped drain)構造が用いられない。これは、リセット電圧からフローティングノードの分離を改善し、フローティングノードに関連するキャパシタンスを減少させることによりピクセルの光感度を増加させ、オーバーラップ・キャパシタンスを減少させることにより、リセットトランジスター及びトランスファートランジスターのゲートに印加される信号のリセットクロック及びトランスファークロック信号間のカップリング量を減少させるからである。
【００３１】
上記単位画素の動作原理は次の通りである。
【００３２】
(a)トランスファートランジスター(Tx)、リセットトランジスター(Rx)及びセレクトトランジスター(Sx)をオフさせる。この時、フォトダイオードは完全に空乏化(Fully Depletion)される。
【００３３】
(b)光子(photons)がシリコン基板に吸収されて光電荷が生成される。
【００３４】
(c)フォトダイオードに光電荷が蓄積される。
【００３５】
(d)光電荷が蓄積される適正なインテグレーション(Integration)時間後に、リセットトランジスター(Rx)をターンオンさせ、フローティングノード(Floating Node)をリセット(Reset)させる。
【００３６】
(e)セレクトトランジスターをターンオンさせて、読み出し(readout)のための単位画素を選択する。
【００３７】
(f)ソースフォロワーバッファー(Source Follower Buffer)の出力電圧(V1)を測定する。この値は、フローティングノード(Floating Node)の直流電位の変化(CD level shift)を意味する。
【００３８】
(g)トランスファートランジスター(Tx)をターンオンさせる。
【００３９】
(h)蓄積されたすべての光電荷(Photo generated Charge)を、フローティングノード(Floating Sensing Node)に伝送する。
【００４０】
(i)トランスファートランジスター(Tx)をターンオフさせる。
【００４１】
(j)ソースフォロワーバッファー(Source Follower Buffer)の出力電圧(V2)を測定する。
【００４２】
出力信号(V1-V2)は、V1とV2間の差から得られた光電荷伝送の結果であり、これはノイズ(Noise)が除かれた純粋なシグナル値になる。このような方法をCDS(Correlated Double Sampling)という。
【００４３】
(k)上記(a)ないし(j)の過程を反復して実行する。なお、フォトダイオードは、(h)の過程で完全な空乏状態(Fully Depletion)になっている。
【００４４】
図７ないし図１７は、本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、各段階における素子の構造を示す断面図である。各工程の詳細な説明とともに、本発明の特徴をさらに詳細に説明する。
【００４５】
図７は、P+基板(701)にPエピ層(702)が形成されたP型エピタキシャルウエハーに、ドライブトランジスター(Dx)及びセレクトトランジスター(Sx)が形成されるPウェルを形成するために、フォトレジストパターンのPウェルイオン注入用マスク(703)を形成した後、Pウェルイオン注入(704)を実施している状態を示している。
【００４６】
ここで、既に説明した通り、単位画素内には、このような2つの一般的なサブミクロンNMOSトランジスター(すなわち、ドライブトランジスターとセレクトトランジスター)以外にも、P型エピ層上に形成さる1つのフォトダイオードと2つのネイティブNMOSトランジスター(すなわち、トランスファートランジスターとリセットトランジスター)が存在するので、一般的なサブミクロンCMOS工程で用いられるスタンダード(standard)なP-ウェル工程を適用することができない。その理由は、一般的なサブミクロンCMOS工程で規格化されているウェル構造の場合には、小さなピクセル構造でありウェル形成用ドーパントが横方向に拡散(LateralDiffusion)するために、フォトダイオード及びネイティブNMOSトランジスターの電気的な特性が低下するからである。
【００４７】
したがって、本実施の形態ではフォトダイオード及びネイティブNMOSトランジスターの電気的な特性が低下しない程度の面積に、Pウェル用のイオン注入(704)を実施する。すなわち、"ミニP-ウェル工程"を実施する。
【００４８】
次いで、図８に図示した通り、Pウェルイオン注入用マスク(703)を除去した後、熱工程による横方向拡散(Lateral Diffusion)により、ドライブトランジスターとセレクトトランジスターが形成される領域にPウェル(705)を形成する。
【００４９】
図９は、フィールド領域と活性領域(Active Region)を画定するための素子分離用フィールド酸化膜(707)を形成した状態の断面図である。本実施の形態では、パッド酸化膜/バッファーポリシリコン膜/窒化膜が積層されたマスクパターン(706)を使用したPBL(Poly Buffered LOCOS)工程によりフィールド酸化膜(707)を形成する方法を示した。しかし、通常のLOCOS工程またはトレンチアイソレーション工程等、その他の方法でも素子分離用フィールド酸化膜の形成が可能ということを、当業者であれば容易に理解することができるであろう。
【００５０】
次いで、図１０に示したように、フィールド酸化膜(707)形成用のマスクパターン(706)を除去した後、Pウェル(705)領域の上部を露出させたマスクパターン(707a)を形成し、さらに一連のイオン注入(708)を行う。それによって、Pウェル(705)内にトランジスターのしきい値電圧(Threshold Voltage)を調節するNチャンネルしきい値電圧の調節(Vt adjust)及びパンチスルー(punch through)特性の調節を行う。このようなイオン注入により、単位画素内の構成要素であるドライブトランジスター及びセレクトトランジスターには、一般的なサブミクロンNMOSトランジスターの特性を持たせることができる。一方、Pエピ層(702)に形成される1つのフォトダイオードと2つのネイティブNMOSトランジスターの形成領域には、このようなイオン注入が行われない。
【００５１】
図１１は、単位画素内に4つのNMOSトランジスターのゲート電極を形成するために、ポリシリコン膜とタングステンシリサイド膜を順に形成した後、マスクキング及びエッチング工程により、ポリシリコン膜(709)とタングステンシリサイド膜(710)とで構成されたゲート電極(711)を形成した状態を示している。
【００５２】
上記工程の後にトランスファートランジスターの一方側に近接して形成されるフォトダイオードのドーピングプロファイル(Doping profile)は、電荷伝送効率(Charge Transfer Efficiency)を決定するので重要である。そのため、ゲート電極の厚さを十分に厚くすることにより、フォトダイオードのP0ドーピング領域及びN-ドーピング領域を各々形成するためのP0イオン注入とN-イオン注入では、トランスファートランジスターのゲートの一方の側面(712)で自己整合(Self Alignment)するようにする。この処理の際、ゲート電極の厚さが十分に厚くない場合には、高エネルギーのN型イオン注入時に、ドーパントのリン(P31)がトランスファートランジスターのゲートを通って注入され、高エネルギーのN型イオン注入と低エネルギーのP型イオン注入とが、トランスファートランジスターの一方の側面で自己整合しないことになるので、電荷伝送効率(Charge Transfer Efficiency)を低下させることになる。
【００５３】
通常、サブミクロンCMOS工程では、ポリシリコン膜とシリサイド膜の厚さを各々1500Å程度以下、ゲート電極の厚さを約3000Å以下の厚さに形成しているが、本実施の形態では、以後の工程で行われるN-イオン注入とP0イオン注入とが、トランスファートランジスターのゲートの一方の側面(712)で自己整合するように、ポリシリコン膜とシリサイド膜の厚さを各々2000Å及び1500Å程度に形成して、ゲート電極の厚さを約3500Åというように十分に厚く形成する。
【００５４】
図１２は、フォトダイオードに低濃度N-ドーピング領域を形成するためのイオン注入用マスクパターン(713)を形成した後、高エネルギー及び低濃度のN-イオン注入(714)を実施する状態を示している。図１８に、この時用いられるN-イオン注入用マスクパターン(713)の平面図が示されている。N-イオン注入用マスクパターン(713)は、そのエッジがフォトダイオードが形成される活性領域とフィールド領域(フィールド酸化膜が形成された領域)間の境界(図面の点線部分)に実質的に整合するとともに、活性領域の一部(800)を覆うパターン形状となっている。すなわち、フォトダイオードが形成される活性領域のエッジの一部(800)には、N型不純物がイオン注入されず、N-ドーピング領域が形成されない。なお、図１２には、図１８に示したA-A'線に沿った断面におけるマスクパターン(713)が図示されている。
【００５５】
図１３は、上記マスクパターン(713)を除去した後、再度P0イオン注入用のマスクパターン(717)を形成して、P0イオン注入(718)を実施する状態を示す断面図であり、図１９に示された通り、P0イオン注入用マスク(717)は、フォトダイオードが形成される活性領域をすべて露出させ、エッジがフィールド領域と活性領域との境界に実質的に整合している。このように、P0イオン注入用マスクパターン(717)は、N-イオン注入用マスクパターン(713)より活性領域をより広く露出させる。
【００５６】
したがって、図１４に図示された通り、フィールド酸化膜(707)のエッジとそれと隣接したN-ドーピング領域(721)のエッジとは、相互に確実に離隔される。その結果、フォトダイオードは、動作時にPoドーピング領域(721)とPエピ層(722)とが電気的に十分に接続するパスが提供されるため、電源電圧5V以下の低電圧でPoドーピング領域(721)とPエピ層(702)とは相互に等電位になり、N-ドーピング領域(721)は、約1.2V〜4.5Vで完全空乏化が可能になる。仮に、低エネルギーで形成されるP0ドーピング領域がPエピ層と電気的に接続していなければ、フォトダイオードはこのような低電圧で正常に動作することなく、単純なPN接合として動作するはずである。
【００５７】
引続き、図１４に図示された通り、P0イオン注入用マスクパターン(717)を除去した後、ドライブトランジスター及びセレクトトランジスター用のN型LDDイオン注入用のマスクパターン(723)を形成し、さらにN型LDDイオン注入(724)を実施する。なお、上記マスクパターン(723)では、Pウェル(705)領域の上面が露出している。この処理により、単位画素内の構成要素のうちドライブトランジスター及びセレクトトランジスターは、一般的なサブミクロンNMOSトランジスターの特性が付与される。一方、Pエピ層に形成されるフォトダイオード領域と、2つのネイティブNMOSトランジスターが形成される領域には、このようなN型LDDイオン注入(724)が行われない。
【００５８】
次いで、図１５に図示された通り、マスクパターン(723)を除去した後、単位画素内の4つのNMOSトランジスターのソース/ドレーンを形成するために、高温の低圧化学気相成長法(Low Pressure Chemical VaporDeposition)により酸化膜を形成する。さらに、乾式法を利用して全面をエッチバック(Etch back)することにより、酸化膜スペーサ(Spacer)(726)を形成した後、高濃度のN型ドーパントイオン注入用のマスクパターン(727)を形成し、N+イオン注入(728)を実施する。N+イオン注入(728)用マスクパターン(727)は、フォトダイオード領域を覆い、トランスファートランジスターのゲートの中央部に、その一方側のエッジを整合させる。
【００５９】
図１６は、マスクパターン(727)を除去した後、上記工程により形成されたCMOSイメージセンサーの単位画素の構造を示している。一般的なサブミクロンNMOSトランジスターとしてドライブトランジスター(Dx)とセレクトトランジスター(Sx)が形成され、ネイティブNMOSトランジスターとしてトランスファートランジスター(Tx)とリセットトランジスター(Rx)が形成されている。ネイティブNMOSトランジスターは、空乏モードとしてマイナスのしきい値電圧(Negative Threshold Voltage)を有している。
【００６０】
このようなネイティブ空乏モードのトランジスターの特性は、トランスファートランジスター(Tx)として有効に利用される。すなわち、このような特性がない場合には、フォトダイオードの静電容量(Charge Capacity)を超える量の光電荷が流出し、隣接するピクセルに集まるようになる。その結果、強い光源からはピクセル間にクロストーク(Pixel to Pixel Cross Talk)が発生し、画面上の光源周囲にブルーミング(Blooming)現像が現れる。トランスファートランジスター(Tx)をネイティブ空乏モードトランジスターで構成することにより、上記問題点を解消できる。
【００６１】
一方、フォトダイオードのN-ドーピング領域とP0ドーピング領域は、高温の低圧化学気相蒸着法(LPCVD)によるスペーサ酸化膜の形成工程で、トランスファートランジスター(Tx)の一方の側面及びフィールド酸化膜と活性領域の境界面での自己整合(Self Alignment)が行われる。フォトダイオードからフローティングノードのN+接合(729)への電荷伝送に関しては、N-ドーピング領域(721)が、トランスファートランジスター(Tx)の一方の側面の下部に位置するP0ドーピング領域(722)に入り込みすぎると、トランスファートランジスター(Tx)の一方側で電位障壁(Potential Barrier)が形成されるので、電荷伝送効率(Charge Transfer Efficiency)が低下する。しかし、高温の低圧化学気相蒸着法(LPCVD)を用いてスペーサ酸化膜を形成することにより、トランスファートランジスター(Tx)の一方側の側面におけるドーピングプロファイルを適切に調節できる。
【００６２】
図１７は、バックエンド(Backend)までの工程が完了した単位画素の構造を示す断面図である。層間絶縁膜(PMD,IMD1,IMD2)と金属配線(M1,M2)が形成され、湿気またはスクラッチ(Scratch)から素子を保護するために、酸化膜または/及び窒化膜で構成された保護膜(passivation layer)が形成され、カラーイメージを表示するために、このような単位画素配列(Unit Pixel Array)上に、赤色(Red)、緑色(Green)及び青色(Blue)の組合せ、または黄色(Yellow)、紫紅色(Magenta)及び青緑色(Cyan)の組合せで構成されたカラーフィルターが配列されている。このような工程がすべて完了した後には、光感知領域のフォトダイオード上には、絶縁膜、保護膜及びカラーフィルターだけが位置することになる。
【００６３】
上記本実施の形態では具体的に言及しなかったが、例えば、光遮断(light shielding)工程とマイクロレンズ形成のような光集束工程を追加することができる。本発明の技術思想は、上記望ましい実施の形態によって具体的に説明されたが、上記一実施の形態はその説明のためのものであり、その制限のためのものでないことに注意するべきである。また、本発明に係る技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な改良、変更が可能であることを理解することができるであろう。
【００６４】
【発明の効果】
本発明は、現在実用されているサブミクロン(Sub micron)級CMOS工程を用いて、例えば5V以下の低い電源電圧で完全空乏化可能な電圧を得ることができるCMOSイメージセンサー用の低電圧フォトダイオード、その製造方法及び低電圧フォトダイオードを備えたイメージセンサーの製造方法を提供するものであり、本発明に係るCMOSイメージセンサーによれば、既存のCCDイメージセンサーの短所を克服できる。
【図面の簡単な説明】
【図１】通常のCCD(charge coupled device)イメージセンサーの構成を示すブロック図である。
【図２】従来の技術に係るAPSを説明するための回路図である。
【図３】改善された従来のAPSを説明するための素子の構造を示す断面図である。
【図４】改善された従来のAPSにおけるピンドフォトダイオードの形成方法を説明するための断面図である。
【図５】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の構成を示す回路図である。
【図６】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の構造を示す断面図である。
【図７】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第１の段階における素子の構造を示す断面図である。
【図８】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画の素製造工程を示す図であり、第２の段階における素子の構造を示す断面図である。
【図９】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第３の段階における素子の構造を示す断面図である。
【図１０】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第４の段階における素子の構造を示す断面図である。
【図１１】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第５の段階における素子の構造を示す断面図である。
【図１２】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第６の段階における素子の構造を示す断面図である。
【図１３】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第７の段階における素子の構造を示す断面図である。
【図１４】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第８の段階における素子の構造を示す断面図である。
【図１５】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第９の段階における素子の構造を示す断面図である。
【図１６】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第１０の段階における素子の構造を示す断面図である。
【図１７】本発明の一実施の形態に係るフォトダイオードを備えたCMOSイメージセンサーの単位画素の製造工程を示す図であり、第１１の段階における素子の構造を示す断面図である。
【図１８】N-イオン注入用マスクとP0イオン注入用マスクを示す第１の平面図である。
【図１９】N-イオン注入用マスクとP0イオン注入用マスクを示す第２の平面図である。
【符号の説明】
601:P+基板 602:Pエピ層（P型エピタキシャル層）
603:低濃度Nドーピング領域 604:浅いPドーピング領域
605:Pウェル 606:ドレーン接合
607:フィールド酸化膜 608:フローティング接合
Tx:トランスファートランジスター Rx:リセットトランジスター
Dx:ドライブトランジスター Sx:セレクトトランジスター
【図１】
0004390896.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004390896.tif 000014
【図１４】
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【図１５】
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【図１６】
0004390896.tif 000017
【図１７】
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【図１８】
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【図１９】
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