(57)【特許請求の範囲】
【請求項１】
医用イメージング・システムに用いられるタイミング回路（２００）であって、主要動作周波数を有し、該主要周波数で変化する少なくとも第一及び第二のクロック信号を供給するクロック（２１０）と、該クロック（２１０）に結合されている第一及び第二のカウンタ素子を含んでいるカウンタ（２２６）であって、前記第一のカウンタ素子は前記第一のクロック信号を受信し、これに応答して前記主要周波数で変化する第一の計数信号を供給し、前記第二のカウンタ素子は前記第二のクロック信号を受信し、これに応答して第二の計数信号を供給する、カウンタ（２２６）と、前記クロックに結合されている第一及び第二の状態回路を含んでいる状態検出回路（２４６）であって、前記第一の状態回路は前記第一のクロック信号及び事象検出信号（２５６）を受信し、これらに応答して前記事象検出信号が第一の状態変化を経たか否かを指示する第一の状態信号を供給し、前記第二の状態回路は前記第二のクロック信号及び前記事象検出信号を受信し、これらに応答して前記事象検出信号が前記第一の状態変化を経たか否かを指示する第二の状態信号を供給する、状態検出回路（２４６）と、前記クロックに結合されていると共に、前記第一及び第二のカウンタ並びに前記第一及び第二の状態回路にそれぞれ結合されている第一及び第二のレジスタを含んでいる出力回路（２８６）であって、前記第一及び第二のレジスタはそれぞれ、前記第一及び第二のクロック信号、前記第一及び第二の計数信号、並びに前記第一及び第二の状態信号を受信して、これらに応答して、前記事象検出信号（２５６）が前記第一の状態変化を経た時刻を指示する合計出力信号（２９６）を集合的に形成する第一及び第二の出力信号をそれぞれ供給する、出力回路（２８６）とを備えたタイミング回路（２００）。
【請求項２】
前記クロック（２１０）は位相同期ループ回路（２１２）を含んでいる請求項１に記載のタイミング回路（２００）。
【請求項３】
前記クロック（２１０）は、前記位相同期ループ回路（２１２）に結合されているインバータ（２１５）をさらに含んでおり、前記第一のクロック信号（２１８）は、前記位相同期ループ回路により直接出力され、また前記インバータへも供給され、該インバータは次いで、当該第二のクロック信号が前記第一のクロック信号に対して位相が１８０°ずれているような第二のクロック信号（２２２）を出力する請求項２に記載のタイミング回路（２００）。
【請求項４】
前記クロック（２１０）は第三及び第四のクロック信号（２２２、２２４）をさらに出力し、前記クロックは第一及び第二のインバータ（２１５、２１７）をさらに含んでおり、前記位相同期ループ回路（２１２）は、当該二つのそれぞれの信号が互いに対して位相が９０°ずれているような前記第一及び第二のクロック信号（２１８、２２０）を直接出力し、前記第一及び第二のクロック信号は前記第一及び第二のインバータへそれぞれ供給され、該第一及び第二のインバータは次いで、当該第三のクロック信号が前記第二のクロック信号に対して位相が９０°ずれており、且つ当該第四のクロック信号が前記第三のクロック信号に対して位相が９０°ずれているような前記第三及び第四のクロック信号を出力し、前記主要周波数は１９２ＭＨｚである請求項２に記載のタイミング回路（２００）。
【請求項５】
前記第一のカウンタ素子（２２８）は二値カウンタであり、前記第二のカウンタ素子（２３０）は１ビットＤフリップ・フロップである請求項１に記載のタイミング回路（２００）。
【請求項６】
前記第一のクロック信号（２１８）は前記二値カウンタ（２２８）のクロック入力へ供給され、第二のクロック信号（２２０）は前記１ビットＤフリップ・フロップ（２３０）のクロック入力へ供給され、前記１ビットＤフリップ・フロップはＤ入力において関連する信号（２４３）を受信し、該関連する信号は前記主要周波数で値が変化する前記第一の計数信号（２３８）の最下位ビットである請求項５に記載のタイミング回路（２００）。
【請求項７】
前記二値カウンタは、リセット入力（２３６）をさらに含んでいる６ビット二値カウンタである請求項６に記載のタイミング回路（２００）。
【請求項８】
前記カウンタ（２２６）は直交カウンタであり、前記クロック（２１０）は前記主要周波数で変化する第三及び第四のクロック信号（２２２、２２４）をさらに供給し、前記第一、第二、第三及び第四のクロック信号はそれぞれ互いに対して０°位相、９０°位相、１８０°位相及び２７０°位相にあり、前記カウンタ（２２６）は、各々それぞれの１ビットＤフリップ・フロップである第三及び第四のカウンタ素子（２３２、２３４）をさらに含んでおり、前記第三のカウンタ素子はクロック入力において前記第三のクロック信号（２２２）及びＤ入力において前記第二のカウンタ信号（２４０）を受信し、これらに応答して第三の計数信号（２４２）を供給し、前記第四のカウンタ素子はクロック入力において前記第四のクロック信号（２２４）及びＤ入力において前記第三の計数信号（２４２）を受信し、これらに応答して第四の計数信号（２４４）を供給する請求項６に記載のタイミング回路（２００）。
【請求項９】
前記第一及び第二の状態回路の各々は、一つの入力及び二つの出力を有するそれぞれのシフト・レジスタ（２４８、２５０）と、二つの入力及び一つの出力を有するそれぞれのＡＮＤゲート（２５８、２６０）と、前記それぞれのシフト・レジスタの前記入力の一つと前記それぞれのＡＮＤゲートの前記入力の一つとの間に結合されているそれぞれのインバータ（２６８、２７０）とを含んでおり、前記それぞれのシフト・レジスタの前記出力の他方は前記それぞれのＡＮＤゲートの前記それぞれの入力の他方に直接結合されている請求項１に記載のタイミング回路（２００）。
【請求項１０】
前記シフト・レジスタ（２４８、２５０）の各々は４ビット・シフト・レジスタである請求項９に記載のタイミング回路（２００）。
【請求項１１】
前記状態検出回路（２４６）は、第三及び第四の状態回路をさらに含んでいる直交エッジ検出器であり、前記第三及び第四の状態回路の各々は、一つの入力及び二つの出力を有するそれぞれのシフト・レジスタ（２５２、２５４）と、二つの入力及び一つの出力を有するそれぞれのＡＮＤゲート（２６２、２６４）と、前記それぞれのシフト・レジスタの前記入力の一つと前記それぞれのＡＮＤゲートの前記入力の一つとの間に結合されているそれぞれのインバータ（２７２、２７４）とを含んでおり、前記それぞれのシフト・レジスタの前記出力の他方は前記それぞれのＡＮＤゲートの前記それぞれの入力の他方に直接結合されている請求項９に記載のタイミング回路（２００）。
【請求項１２】
前記第一の状態信号（２７８）は、前記第一のクロック信号（２１８）の立ち上がりエッジの発生の前に前記事象検出信号（２５６）が第二の低い値から第二の高い値へ変化した場合には前記第一のクロック信号（２１８）の前記立ち上がりエッジの前記発生時に第一の低い値から第一の高い値へ変化し、前記第一の状態信号は次いで、前記第一のクロック信号の単一の周期にわたって前記第一の高い値に留まり、次いで前記第一の低い値へ復帰する請求項９に記載のタイミング回路（２００）。
【請求項１３】
前記第一の状態信号（２７８）は、前記事象検出信号（２５６）が準安定時間（２９８）中に前記第二の低い値から前記第二の高い値へ変化した場合には前記第一の低い値から前記第一の高い値へ変化する前に単一周期の遅延を経る請求項１２に記載のタイミング回路（２００）。
【請求項１４】
前記第一の状態信号（２７８）は、前記第一のクロック信号（２１８）の立ち上がりエッジの発生の前に前記事象検出信号（２５６）が第二の高い値から第二の低い値へ変化した場合には前記第一のクロック信号（２１８）の前記立ち上がりエッジの前記発生時に第一の低い値から第一の高い値へ変化し、前記第一の状態信号は次いで、前記第一のクロック信号の単一の周期にわたって前記第一の高い値に留まり、次いで前記第一の低い値へ復帰する請求項９に記載のタイミング回路（２００）。
【請求項１５】
前記第一の状態回路により供給される前記第一の状態信号（２７８）は、前記事象検出信号（２５６）が第二の低い値から第二の高い値へ変化した場合には前記第一のクロック信号（２１８）の立ち上がりエッジの発生時に第一の低い値から第一の高い値へ変化し、所定の時間量にわたって前記第二の高い値に留まり、次いで、前記第二の低い値へ復帰する請求項１に記載のタイミング回路回路（２００）。
【請求項１６】
前記第一のレジスタ（２８８）は、前記第一の状態信号（２７８）が、前記事象検出信号（２５６）が前記第一の状態変化を経たことを指示する高いレベルにある場合には前記第一のクロック信号（２１８）の立ち上がりエッジの発生時に前記第一の計数信号（２３８）の現在値に等しくなるように前記第一の出力信号（２８９）を設定し、前記第二のレジスタ（２９０）は、前記第二の状態信号（２８０）が、前記事象検出信号（２５６）が前記第二の状態変化を経たことを指示する高いレベルにある場合には前記第二のクロック信号（２２０）の立ち上がりエッジの発生時に前記第二の計数信号（２４０）の現在値に等しくなるように前記第二の出力信号（２９１）を設定する請求項１に記載のタイミング回路（２００）。
【請求項１７】
フィールド・プログラマブル・ゲート・アレイ上で具現化されている請求項１記載のタイミング回路（２００）。
【請求項１８】
陽電子放出断層写真法（ＰＥＴ）スキャナ（１００）、核磁気共鳴（ＮＭＲ）スキャナ、及び計算機式断層写真法（ＣＴ）スキャナから成る群から選択される医用イメージング・システム上で具現化されるように構成されている請求項１に記載のタイミング回路（２００）。
【請求項１９】
ガントリ（１１０）により支持されている複数の検出器（１２０）と、該検出器に結合されており、フォトンが検出されたことを指示する検出器から受信される信号に関連した事象検出信号（２５６）を供給する複数の取得回路（１２５）と、前記事象検出信号（２５６）を受信する複数の事象位置決定回路（１２７）とを備えた陽電子放出断層写真法（ＰＥＴ）スキャナ（１００）であって、各々の事象位置決定回路が、それぞれの直交クロック（２１０）と、該それぞれの直交クロックに結合されているそれぞれの直交カウンタ（２２６）と、前記それぞれの直交クロックに結合されていると共に、１以上の前記取得回路にさらに結合されており、前記事象検出信号のそれぞれを受け取るそれぞれの直交エッジ検出回路（２４６）と、前記それぞれの直交クロック、前記それぞれの直交カウンタ、及び前記それぞれの直交エッジ検出器に結合されているそれぞれの直交計数ラッチ回路（２８６）とを含んでおり、前記それぞれの直交計数ラッチ回路は、前記それぞれの事象検出信号が特定の形式の遷移を経た時刻を指示するそれぞれの出力信号（２９６）を供給し、前記それぞれの直交エッジ検出回路は、前記それぞれの出力信号が、未定義の値に達すること、及び前記それぞれの事象検出信号が前記遷移を経た時刻に対して１よりも多いクロック周期で誤差を生じている不正確な時刻を指示する値に達することの少なくとも一方を防止する、陽電子放出断層写真法スキャナ（１００）。
【請求項２０】
医用イメージング・システムにおいて事象に時刻を帰属させる方法であって、位相同期ループ回路（２１２）において複数のクロック信号（２１８、２２０、２２２、２２４）を発生する工程であって、前記クロック信号のすべてが同じ周波数を有するが異なる位相を有する、発生する工程と、それぞれのカウンタ素子（２２８、２３０、２３２、２３４）へ各々のクロック信号を供給する工程と、各々のカウンタ素子においてそれぞれの計数信号（２３８、２４０、２４２、２４４）を発生する工程であって、該計数信号は一括で連続した時間増分を表わしており、該時間増分は前記クロック信号の周期よりも小さい、発生する工程と、事象検出信号（２５６）及び前記複数のクロック信号を複数の状態回路（２４８、２５８、２６８、２５０、２６０、２７０、２５２、２６２、２７２、２５４、２６４、２７４）へ供給する工程であって、各々のクロック信号がそれぞれの状態回路へ供給される、供給する工程と、各々の状態回路において、前記それぞれのクロック信号がその状態を変化させた時刻に、前記事象検出信号（２５６）が特定の状態変化を経たか否かを判定する工程と、各々の状態回路においてそれぞれの状態信号（２７８、２８０、２８２、２８４）を発生する工程であって、前記事象検出信号が前記特定の状態変化を経たと前記それぞれの状態回路が判定したときには常に、各々のそれぞれの状態信号が特定のレベルに達する、発生する工程と、それぞれの記憶素子（２８８、２９０、２９２、２９４）において、前記それぞれのクロック信号、状態信号、及び計数信号を受信する工程と、それぞれのクロック信号がその状態を変化させ、且つ前記それぞれの状態信号が前記特定のレベルに達したときの時刻に前記それぞれの記憶素子に前記それぞれの計数信号の値を記憶させる工程と、前記事象検出信号が前記特定の状態変化を経た時刻を指示する合計出力信号（２９６）として前記記憶された値を出力する工程とを備えた方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明の分野は、陽電子（ポジトロン）放出断層写真法（ＰＥＴ）スキャナ及び他の類似の医用イメージング・システムに関し、具体的には、ＰＥＴ走査時にフォトンを検出した正確な時刻を決定するのに用いられるＰＥＴスキャナの事象位置決定回路又は他の回路に関する。
【０００２】
【発明の背景】
陽電子は、サイクロトロン又は他の装置を用いて準備された放射性核種によって放出される正に荷電した電子である。陽電子は「放射性医薬品」と呼ばれる放射性トレーサとして利用され、これらの放射性トレーサを物質、例えばグルコース又は二酸化炭素に組み入れることにより用いられる。放射性医薬品を患者に注射すると、放射線医薬品は血流、脂肪酸及びグルコースの代謝、並びにタンパク質合成等の過程に組み入れられる。放射性核種が減衰すると同時に、これらの核種は陽電子を放出する。陽電子は電子に遭遇するまでの極く短距離を走行して、電子に遭遇すると、消滅して二つのフォトンすなわちガンマ線へ変換される。この消滅は、ＰＥＴスキャナに関連する下記の二つの特徴によって特徴付けられる。すなわち、各々のγ線は５１１ｋｅＶのエネルギを有すること、及び二つのγ線は近似的に反対方向を向いていることである。視野内部の各々の位置におけるかかる消滅の数を決定することにより、画像を形成する。
【０００３】
典型的なＰＥＴスキャナは円筒形であり、複数の検出器から成る環で構成された検出器環アセンブリを含んでいる。複数の検出器から成る環は患者を包囲しており、各々の５１１ｋｅＶのフォトンのエネルギを発光へ変換すると、発光が光電子像倍管（ＰＭＴ）によって感知される。検出器には同時発生検出回路が接続されており、患者の相対向する側に位置する検出器によって同時に検出されたフォトンのみを記録する。かかる同時事象（同時発生事象）の数は、対向する二つの検出器を結ぶ線に沿って生じた陽電子消滅の数を示す。取得時に、同時発生事象を記録して、検出器環内の検出器の対を結ぶ線に沿った消滅数を示す。これらの数を利用して、周知の計算機式断層写真法手法を用いて画像を再構成する。
【０００４】
同時発生事象（coincidence event）を正確に判定し、これにより、画像を形成するのに有用な情報を得るために、ＰＥＴスキャナには、スキャナの検出器においてフォトンを受光した正確な時刻を正確に識別して記録するタイミング回路が必要である。これらの回路をしばしば事象位置決定回路（event locator circuit）と呼び、これらの回路は典型的には、ディジタル・クロックに基づいて時間を計数するディジタル・カウンタと、フォトンが検出されたときには常にカウンタからの計数信号及びＰＥＴスキャナの検出器からのインパルス信号の両方を受信するディジタル・カウンタ・ラッチとを含んでいる。計数信号に基づいて、カウンタ・ラッチはインパルス信号に対し、このインパルス信号をいつ受信したかを示す時刻でタイムスタンプを実効的に刻印して、この情報を、ＰＥＴスキャナが同時発生事象を判定する際に利用するように出力する。
【０００５】
図１（従来技術）に示すように、ＰＥＴスキャナの従来の事象位置決定回路に用いられているタイミング回路１０は、遅延線方式カウンタ１２と、非同期カウンタ・ラッチ３６とを含んでいる。遅延線方式カウンタ１２は、クロック１６からのクロック信号１４を二値カウンタ１８へ供給し、次いで、一連のアナログ遅延線２０、２２及び２４へ供給することにより動作する。二値カウンタ１８は、図面では５ビットのカウンタとして示されており、クロック１６からのクロック・パルスを計数して、５ビット二値計数信号２８を出力する。二値計数信号２８の最下位ビット２６はクロック信号１４の周波数で交番しており、図１ではこの周波数を２５ｎｓｅｃの時間を有する４０ＭＨｚクロックであるものとして示している。二値カウンタ１８は、３２周期分のクロック信号１４までの範囲内で異なる時刻を識別できるように５ビット・カウンタとして選択されている。
【０００６】
クロック信号１４の周波数よりも一層高い周波数での時刻段階（time gradation）を測定するためには、二値計数信号１８の最下位ビット２６をさらに一連のアナログ遅延線２０〜２４へ逐次供給すると、これらのアナログ遅延線２０〜２４はそれぞれ計数信号３０、３２及び３４を出力する。計数信号３０、３２及び３４は各々、二値計数信号２８の最下位ビット２６と同じ値を取るが、但し、各々の計数信号はそれぞれの時間遅延の経過後に初めてこの最下位ビットの値を取る。図示の実施形態には三つのアナログ遅延線２０〜２４が存在しており、各々の遅延線が、二値計数信号２８の最下位ビット２６の送信を、クロックの周期の四分の一すなわち約２．５ｎｓｅｃだけ遅延させる。二値計数信号２８の最下位ビット２６と併せて、三つのアナログ遅延線２０〜２４によって出力される計数信号３０〜３４は４ビットのジョンソン型カウンタとして動作し、この形式のカウンタでは、二値計数信号の最下位ビット及び三つの計数信号３０〜３４に許される状態は、１０００、１１００、１１１０、１１１１、０１１１、００１１、０００１及び００００に限られる。従って、アナログ遅延線２０〜２４によって、最下位ビット２６の各回の変化の間に三つの付加的な状態変化が生じて、クロック周波数の四倍すなわち１００ＭＨｚで時間区間が測定される。二値計数信号２８は他の計数信号３０〜３４と併せて、合計８ビットの計数信号５４を形成する。
【０００７】
非同期カウンタ・ラッチは、四つの出力レジスタ３８、４０、４２及び４４を含んでおり、これらのレジスタはそれぞれ、二値カウンタ１８及びアナログ遅延線２０〜２４から二値計数信号２８及び三つの付加的計数信号３０〜３４を受信する。具体的には、第一の出力レジスタ３８は、二値計数信号２８の５ビットすべてを記憶することの可能な５ビットのレジスタであり、他の出力レジスタ４０〜４４は、それぞれの単一ビットの計数信号３０〜３４の情報の個々のビットを記憶することの可能な単一ビットのレジスタである。四つの出力レジスタ３８〜４４は典型的には、Ｄフリップ・フロップであって、さらに事象検出信号３９を受け取ってこの信号３９によって刻時される。事象検出信号３９は典型的には、ＰＥＴスキャナの取得回路の一つから供給されるディジタル信号である。事象検出信号３９は典型的には、特定の取得回路に関連している１以上の検出器においてフォトンを受光したときには常に、低レベルから高レベルへ一時的に切り換わる。出力レジスタ３８〜４４が事象検出信号３９の立ち上がりエッジによって刻時されたときは常に、二値計数信号２８及び計数信号３０〜３４の現在値がそれぞれのレジスタに記憶されると共に、それぞれの出力信号４５、４６、４７及び４８としてレジスタによって出力される。これらの出力信号４５〜４８は一括で、合計８ビットの出力信号４９を形成し、この出力信号４９は、事象検出信号３９が切り換わった時刻を表わし、従って、ＰＥＴスキャナの関連する検出器においてフォトンを受光した時刻を表わすものとなる。
【０００８】
加えて、図２（従来技術）を参照すると、タイミング図５０が図１のタイミング回路１０の動作例を示している。具体的には、クロック信号１４は特定の周波数で変化するものとして示されており、この周波数は、５ビットの二値計数信号２８の最下位ビット２６が変化するものとして図示されている周波数である。加えて、それぞれの計数信号３０、３２及び３４の値が二値計数信号２８の最下位ビット２６の値に追随するものとして示されているが、但し、各々の連続した計数信号は、アナログ遅延線２０、２２及び２４によって９０°ずつの位相間隔だけ最下位ビットに対して遅延している。例えば、二値計数信号２８が００００１の値を有しているクロック信号１４の周期５２には、計数信号３０は、最下位ビット２６が値１を既に取った時刻からクロック信号１４の周期の四分の一の後に初めて、高レベル値（例えば値１）を取る。遅延線方式カウンタ１２がかかる動作を行なう場合には、二値計数信号２８及び計数信号３０〜３４に基づく合計８ビットの計数信号５４が決定される。
【０００９】
以上に述べたようにして合計８ビットの計数信号５４が進行すると共に非同期カウンタ・ラッチ３６が動作する場合には、図２に示す時刻６６での事象検出信号３９の立ち上がりエッジによって、やはり図２に示す８ビット出力信号４９を発生する。その理由は、事象検出信号３９が時刻６６に低レベルから高レベルへ切り換わるときにレジスタ３８〜４４の各々が刻時されて、結果的に、出力信号４５〜４８は、この時刻に現在存在している二値計数信号２８並びに他の計数信号３０〜３４の各値を取り、すなわち０００１１１１１となるからである。
【００１０】
【従来の技術】
【００１１】
【特許文献１】
米国特許第５，２４１，１８１号
【００１２】
【特許文献２】
米国特許第５，２７２，３４３号
【００１３】
【発明が解決しようとする課題】
図１のタイミング回路は多くのＰＥＴスキャナで十分に動作しているが、このタイミング回路は幾つかの理由で、より高いタイミング分解能（例えば１．５ｎｓｅｃよりも良好なタイミング分解能）を必要とする将来のＰＥＴスキャナでは最早実効的ではなくなる可能性がある。先ず、アナログ遅延線は、温度特性及び経時特性に劣っており、遅延線によって供給される時間遅延に不正確さをもたらし、結果的に、検出される事象に帰属される時刻が不正確になる可能性がある。分解能がさらに高い機械では、かかる不正確さの悪影響は顕著になる。加えて、アナログ遅延線は、物理的に大型のパッケージ化方式、及び大量の回路板面積（しばしば１００ｍｍ2の範囲）を必要とし、また、集積回路に比較して多量の電力を放散する。結果として、アナログ遅延線を用いると、事象位置決定回路の設計及び製造が複雑化し、結果的に、これらの回路の製造経費及び設計経費が増大しがちである。
【００１４】
図１に示したようなタイミング回路を利用することによって生ずるもう一つの問題点は、出力レジスタ３８〜４４の準安定性に関わるものである。さらに明確に述べると、計数信号２８〜３４は事象検出信号３９によって出力レジスタ３８〜４４に非同期で刻時されるため、レジスタが適正な計数値を記憶したり出力したりできなくなる場合がある。例えば、図３（従来技術）に示すように、各々の計数信号２８、３０、３２及び３４の切り換わりの前にはそれぞれ、それぞれの出力レジスタ３８、４０、４２及び４４が準安定状態になる時間５８、６０、６２、６４が存在している。結果的に、事象検出信号３９が、第一の（５ビット）出力レジスタ３８に対応する準安定時間の一つ５８の間の時刻６８に低レベルから高レベルにたまたま切り換わると、レジスタによって記憶されて出力信号４５として供給される５ビットの計数値は予測不能となり、０００００、００００１、０００１０、０００１１、００１００、００１０１、００１１０及び００１１１の八つの値のいずれをも取る可能性がある。結果として、８ビットの出力信号４９は、図示のように異なる八つの値７０を取り得る。このことは、準安定時間５８〜６４のいずれとも一致しない時刻６６に事象検出信号３９の立ち上がりエッジが生じており、結果的に、８ビットの出力信号４９が適正な計数値を取るとした図１とは対照的である。
【００１５】
さらに図３を参照して述べると、図示の例では、８ビット出力信号４９のうち３ビット７２のみが準安定性の影響で不適当な値を取り得る。その理由は、事象検出信号３９の立ち上がりエッジが、計数０００１１から計数００１００への二値計数信号２８の切り換わりの直前の準安定時間５８に生じており、この時間には二値計数信号の最下位の３ビットが切り換わるからである。準安定時間５８の他のものは、これら最下位３ビット以外のビットに関わるか、且つ／又は異なる数のビットに関わる二値計数信号２８の変化の前に位置している。結果として、これら他の準安定時間５８に生ずる事象検出信号３９の立ち上がりエッジは、８ビット出力信号４９に異なる誤差を生ずる可能性がある。
【００１６】
さらに、事象検出信号３９の立ち上がりエッジが準安定時間６０、６２及び６４の任意のものの間に生ずる場合には、８ビット出力信号４９内に単一ビットのみの誤差が生じ得る。というのは、これらの準安定時間の各々は計数信号３０〜３４の一つにおける単一ビットの変化の前に位置しているからである。単一ビットしか関わらないとはいっても、未定義の合計８ビットの出力信号４９の値を生ずる可能性があるため、かかる誤差はしばしば、計数信号３０〜３４に関して許容不能となる（例えば、０００１０１０１は、最下位３ビットが値１０１を取るとは全く想定されていないため許容不能となる）。
【００１７】
タイミング回路における準安定性のこれらの影響は、従来の多くのＰＥＴスキャナでは許容可能であるが、タイミング分解能が増大するにつれて問題となってくる。特に、タイミング回路のクロック動作周波数（及びＰＥＴスキャナの動作の全体的な高速性）が増すのと同程度に急速にレジスタの準安定時間の長さが短くなる訳ではないので、このことが言える。
【００１８】
従って、ＰＥＴスキャナ等の医用イメージング・システムにおいて検出される事象に時刻を帰属させるシステム及び方法であって、アナログ遅延線よりも正確で、電力消費が少なく、物理的に小型で、且つ経費のかからない技術によって、小さい時間段階（例えば、１．５ｎｓｅｃ未満の時間段階）を測定して計数することのできるシステム及び方法が開発されると有利である。さらに、検出された事象に時刻を帰属させるかかるシステム及び方法が、準安定性の結果として導入される誤差を制限することができると有利である。具体的には、かかるシステム及び方法において、帰属される時刻と正確な時刻との差が、システムによって測定される最小レベルの時間段階の一つを上回らないと有利である。加えて、かかるシステム及び方法が、可能なすべての数値状態を計数が経ないような計数系を採用している場合に、このシステム及び方法が、計数が未定義の数値状態を取るという誤差の導入を回避していると有利である。
【００１９】
【課題を解決するための手段】
ＰＥＴスキャナのような医用イメージング・システムのタイミング回路が、当該位相同期ループ回路の実際の動作周波数の四倍のクロック信号を実効的に供給するために位相同期ループ回路と二つのインバータとを用いた直交クロックを採用し得ることが発見された。位相同期ループ回路は具体的には、同じ周波数を共有しているが互いに対して位相が９０°ずれている第一のクロック信号対を供給する。第一の二つのクロック信号をそれぞれ反転させたさらなるクロック信号対が二つのインバータによって発生される。これにより、同じ周波数を共有しているが互いに対して位相が９０°ずれている四つのクロック信号が発生されるので、アナログ遅延線を用いずに実際のクロック周波数の四倍のクロックを実効的に発生する。
【００２０】
加えて、事象検出信号の情報を出力レジスタへ供給する前に事象検出信号を処理し、次いで、出力レジスタに情報を同期的に（コンピュータ信号と同期して）供給する状態検出回路を採用することにより、タイミング回路の出力レジスタの準安定性による検出事象に帰属される時刻の誤差の発生を軽減することが可能であると発見された。上述の直交クロックと共に動作する一実施形態では、状態検出回路は、直交クロックの四つのクロック信号によってそれぞれ別個に刻時される四つのシフト・レジスタを備えた直交エッジ検出回路である。それぞれのシフト・レジスタに結合されているさらなるディジタル回路素子のそれぞれの組が、事象検出信号の立ち上がりエッジが発生したときにのみ合計出力計数の更新を可能にするそれぞれの出力レジスタへエッジ検出信号をそれぞれ供給する。各々のシフト・レジスタが、他のシフト・レジスタとは異なる時刻にそれぞれのクロック信号によって刻時されるので、事象検出信号の任意の所与の立ち上がりエッジが、シフト・レジスタの一つの準安定時間中にのみ生ずるようにすることができる。従って、各々のシフト・レジスタが結合されているそれぞれの出力レジスタのみの出力動作を各々のシフト・レジスタが制御するため、シフト・レジスタの一つの準安定時間中の立ち上がりエッジの発生は、最大でも、当該シフト・レジスタに対応する出力レジスタによって発生される合計出力信号の一部に誤差を導入するのみとなる。
【００２１】
具体的には、本発明は、医用イメージング・システムに用いられるタイミング回路に関する。タイミング回路は、クロックと、カウンタと、状態検出回路と、出力回路とを含んでいる。クロックは、主要動作周波数を有しており、主要周波数で変化する少なくとも第一のクロック信号を供給する。カウンタは、クロックに結合されている第一及び第二のカウンタ素子を含んでいる。第一のカウンタ素子は第一のクロック信号を受信して、これに応答して主要周波数で変化する第一の計数信号を供給する。第二のカウンタ素子は第二のクロック信号を受信して、これに応答して第二の計数信号を供給する。状態検出回路は、クロックに結合されている第一及び第二の状態回路を含んでいる。第一の状態回路は第一のクロック信号及び事象検出信号を受信して、これに応答して、事象検出信号が第一の状態変化を経たか否かを指示する第一の状態信号を供給する。第二の状態回路は第二のクロック信号及び事象検出信号を受信して、これに応答して、事象検出信号が第一の状態変化を経たか否かを指示する第二の状態信号を供給する。出力回路は、クロックに結合されていると共に第一及び第二のカウンタ並びに第一及び第二の状態回路にそれぞれ結合されている第一及び第二のレジスタを含んでいる。第一及び第二のレジスタは、第一及び第二のクロック信号、第一及び第二の計数信号、並びに第一及び第二の状態信号をそれぞれ受信して、これらに応答して事象検出信号が第一の状態変化を経た時刻を指示する合計出力信号を集合的に形成する第一及び第二の出力信号をそれぞれ供給する。
【００２２】
本発明はさらに、ガントリに支持されている複数の検出器と、検出器に結合されている複数の取得回路と、複数の事象位置決定回路とを含んでいるＰＥＴスキャナに関する。取得回路は、フォトンが検出されたことを示す検出器からの受信信号に関連する事象検出信号を供給し、複数の事象位置決定回路が事象検出信号を受信する。各々の事象位置決定回路は、それぞれの直交クロックと、それぞれの直交クロックに結合されているそれぞれの直交カウンタとを含んでいる。各々の事象位置決定回路は加えて、それぞれの直交クロックに結合されていると共に取得回路の少なくとも一つにさらに結合されており、各事象検出信号のそれぞれを受信するそれぞれの直交エッジ検出回路を含んでいる。各々の事象位置決定回路はさらに、それぞれの直交クロック、それぞれの直交カウンタ、及びそれぞれの直交エッジ検出器に結合されているそれぞれの直交計数ラッチ回路を含んでいる。それぞれの直交計数ラッチ回路は、それぞれの事象検出信号が特定の形式の遷移を経た時刻を指示するそれぞれの出力信号を供給する。それぞれの直交エッジ検出回路は、それぞれの出力信号が、未定義の値に達すること、及びそれぞれの事象検出信号が遷移を経た時刻に対して１よりも多いクロック周期で誤差を生じている不正確な時刻を指示する値に達することの少なくとも一方を防止する。
【００２３】
本発明はさらに、医用撮像装置で具現化されるタイミング回路に関する。このタイミング回路は、同じ周波数を有しており互いに対して異なる位相を各々有する２以上のクロック信号を発生するのに用いられる位相同期ループ回路を含んでいる。タイミング回路は加えて、２以上のクロック信号に基づいて計数信号を供給する手段と、計数信号のうち状態変化が生じた時刻を指示している特定の計数値を事象検出信号の状態変化と関連付けて出力する手段とを含んでいる。
【００２４】
本発明は加えて、医用イメージング・システムにおいて事象に時刻を帰属させる方法に関する。この方法は、そのすべてが同じ周波数を有しているが異なる位相を有する複数のクロック信号を位相同期ループ回路において発生する工程と、それぞれのカウンタ素子に各々のクロック信号を供給する工程とを含んでいる。この方法はさらに、各々のカウンタ素子においてそれぞれの計数信号を発生する工程を含んでおり、計数信号は一括で連続した時間増分を表わしており、これらの時間増分はクロック信号の周期よりも小さい。この方法は加えて、複数の状態回路へ事象検出信号及び複数のクロック信号を供給する工程を含んでおり、各々のクロック信号がそれぞれの状態回路へ供給される。この方法はまた、各々の状態回路において、それぞれのクロック信号がその状態を変化させた時刻において、事象検出信号が特定の状態変化を経たか否かを判定する工程を含んでいる。この方法はさらに、各々の状態回路においてそれぞれの状態信号を発生する工程を含んでおり、各々のそれぞれの状態信号は、事象検出信号が特定の状態変化を経たとそれぞれの状態回路が判定したときには常に、特定のレベルに達する。この方法は加えて、それぞれの記憶素子において、それぞれのクロック信号、状態信号、及び計数信号を受信する工程を含んでいる。この方法はさらに、それぞれのクロック信号がその状態を変化させており、且つそれぞれの状態信号が特定のレベルに達した時刻に、それぞれの計数信号の値をそれぞれの記憶素子に記憶させる工程と、記憶された値を、事象検出信号が特定の状態変化を経た時刻を指示する合計出力信号として出力する工程とを含んでいる。
【００２５】
【発明の実施の形態】
図４を参照して具体的に説明する。同図には、ＰＥＴスキャナ１００が示されている。ＰＥＴスキャナ１００は、正確なタイミング・サーキットリを採用した核磁気共鳴（ＮＭＲ）イメージング・システム及び計算機式断層写真法（ＣＴ）イメージング・システムを包含するがこれらに限定されない様々な異なる形式の医用イメージング・システムの代表例であるものとする。ＰＥＴスキャナ１００はガントリ１１０を含んでおり、ガントリ１１０は、中央の開口すなわちボア１１２の周囲に検出器環アセンブリ１１１を支持している。検出器環アセンブリ１１１は円形であって、円筒形の検出器環アセンブリを形成するように中心軸１０２に沿って隔設されている多数の検出器環（図示されていない）で構成されている。患者テーブル１１３がガントリ１１０の前方に配置されており、患者テーブル１１３は検出器環アセンブリ１１１の中心軸１０２と整列している。患者テーブル制御器（図示されていない）が、操作者ワークステーション１１５からシリアル通信リンク１１６を介して受信した命令に応答して、テーブル・ベッド１１４をボア１１２内に移動させる。ガントリ制御器１１７がガントリ１１０内に装着されており、操作者ワークステーション１１５からローカル・エリア・ネットワーク１１８を介して受信した命令に応答してガントリを動作させる。
【００２６】
図４〜図６に示すように、検出器環アセンブリ１１１の各々の検出器環が検出器１２０で構成されている。各々の検出器１２０はシンチレータ又はＢＧＯ結晶１２１を含んでいる。各々のＢＧＯ結晶１２１は光電子像倍管１２２（ＰＭＴと略記する）の前方に配設されている。１よりも多いＢＧＯ結晶１２１を所与のＰＭＴ１２２の前方に配設してよい。例えば、一実施形態では（図６に示す）、３６個のＢＧＯ結晶１２１から成るマトリクスが四つのＰＭＴ１２２の前方に配設されており、ＰＭＴの各々の前方に９個のＢＧＯ結晶が配設されている。ＰＭＴの前方に配設されているそれぞれの９個のＢＧＯ結晶１２１の一つにおいてシンチレーション事象が生じたときに（すなわちＢＧＯ結晶１２１の一つがフォトンを受光したときに）、ＰＭＴ１２２のすべてが線１２３上にアナログ信号を発生する。ガントリ１１０の内部には一組の取得回路１２５が搭載されていて、これらの信号を受信すると共に、事象座標（ｘ，ｙ）及び全エネルギを指示するディジタル信号を発生する。これらの信号は、ケーブル１２６を介して、別個のキャビネット１２８に格納されている事象位置決定回路１２７へ送られる。各々の取得回路１２５はまた、シンチレーション事象が生じたときに、事象検出パルス（ＥＤＰ）を含んでいる事象検出信号を発生する。
【００２７】
図４及び図５を参照して具体的に説明する。事象位置決定回路１２７は、取得回路１２５によって発生される信号を周期的にサンプリングするデータ取得プロセッサ１３０の一部を形成している。プロセッサ１３０は取得ＣＰＵ１２９を有しており、取得ＣＰＵ１２９がローカル・エリア・ネットワーク１１８及びバックプレーン・バス１３１上での通信を制御する。事象位置決定回路１２７は、各々の有効事象に関する情報を組み立てて、事象が生じた時刻、及び事象を検出した検出器１２０／結晶１２１の位置を正確に指示する一組のディジタル数を作成する。この事象データ・パケットは、やはりデータ取得プロセッサ１３０の一部である同時発生検出器１３２へ伝送される。
【００２８】
同時発生検出器１３２は事象位置決定器１２７から事象データ・パケットを受け取って、これらの事象データ・パケットの任意の二つが同時発生しているか否かを判定する。同時発生は幾つかの要因によって判定される。第一に、各々の事象データ・パケット内の時間マーカは、互いの一定の時間量の範囲内になければならず、第二に、二つの事象データ・パケットによって指示される位置は、スキャナ・ボア１１２の視野（ＦＯＶ）を通る直線上に位置していなければならない。対を形成することのできない事象は破棄されるが、同時発生事象の対は位置を決定されて、同時発生データ・パケットとして記録されて、シリアル・リンク１３３を介してソータ１３４へ伝送される。同時発生検出器１３２の詳細な説明については、米国特許第５，２４１，１８１号“Coincidence Detector For A PET Scanner”を参照されたい。
【００２９】
ソータ１３４は、画像再構成プロセッサ１４０の一部を形成している。ソータ１３４は、各々の投影射線に沿って発生しているすべての事象を計数して二次元サイノグラム・アレイ１４８として構成し、これをメモリ・モジュール１４３に記憶させる。画像再構成プロセッサ１４０はまた画像ＣＰＵ１４２を含んでおり、画像ＣＰＵ１４２はバックプレーン・バス１４１を制御すると共に、ローカル・エリア・ネットワーク１１８にバス１４１を結合している。バックプレーン・バス１４１にはアレイ・プロセッサ１４５もまた接続されており、アレイ・プロセッサ１４５はサイノグラム・アレイ１４８から画像を再構成する。得られた画像アレイ１４６はメモリ・モジュール１４３に記憶されて、画像ＣＰＵ１４２によって操作者ワークステーション１１５へ出力される。ソータ１３４の詳細な説明については、米国特許第５，２７２，３４３号“Sorter For Coincidence timing Calibration In A PET Scanner”を参照されたい。
【００３０】
操作者ワークステーション１１５は、ＣＰＵ１５０と、ＣＲＴ表示器１５１と、キーボード１５２とを含んでいる。ＣＰＵ１５０はローカル・エリア・ネットワーク１１８に接続されていて、入力情報についてキーボード１５２を走査する。キーボード１５２及び付設の制御盤スイッチを介して、操作者は、ＰＥＴスキャナの較正、その構成設定、及び走査のための患者テーブルの配置を制御することができる。また同様にして、操作者は、ＣＲＴ表示器１５１上での得られた画像の表示を制御すると共に、ワークステーションＣＰＵ１５０によって実行されるプログラムを用いて画像強調機能を実行することができる。
【００３１】
図７に移ると、上述のＰＥＴスキャナ１００のようなＰＥＴスキャナ又は他の医用イメージング・システムにおいて検出された事象に時刻を帰属させる新たなタイミング回路２００の例示的な実施形態が、直交クロック２１０と、直交カウンタ２２６と、直交エッジ検出回路２４６と、直交計数ラッチ回路２８６とを含んでいるものとして示されている。これらの回路２１０、２２６、２４６及び２８６の各々は、フィールド・プログラマブル・ゲート・アレイ・マイクロ回路又は他の電子素子上に、それぞれの事象位置決定回路１２７の一部として具現化されていてよい。典型的には、幾つかのタイミング回路２００が単一のフィールド・プログラマブル・ゲート・アレイ上に具現化されている。
【００３２】
直交クロック２１０は、周波数１９２ＭＨｚでクロック信号を供給することの可能な位相同期ループ回路２１２を含んでおり、従って、クロックの周期は５．２０８ｎｓｅｃとなる。代替的な実施形態では、クロック２１０は、他の周波数で変化するクロック信号を供給してもよい。さらに、図示のように、位相同期ループ回路２１２は、同じ周波数をそれぞれ共有しているが互いに対して位相が９０°異なっている第一及び第二のクロック信号２１８及び２２０をそれぞれ発生する第一の位相同期ループ・マクロ２１４と第二の位相同期ループ・マクロ２１６とを含んでいる。加えて、直交クロック２１０は、第一及び第二のクロック信号２１８及び２２０に対してそれぞれ１８０°ずつ位相がずれている第三のクロック信号２２２及び第四のクロック信号２２４をそれぞれ発生する第一のインバータ２１５と第二のインバータ２１７とを含んでいる。このように、直交クロック２１０は、同じ動作周波数を共有しているが互いに対して位相が９０°ずつずれている第一、第二、第三及び第四のクロック信号２１８〜２２４を出力する。
【００３３】
次いで、四つのクロック信号２１８〜２２４は直交カウンタ２２６へ供給される。図示のように、直交カウンタ２２６は６ビットの二値カウンタ２２８と、三つの単一ビットのカウンタ２３０、２３２及び２３４とを含んでいる。６ビット・カウンタ２２８は、当技術分野で公知の任意の形式の二値カウンタであってよく、単一ビット・カウンタ２３０〜２３４は単一ビットのＤフリップ・フロップであるものとして各々示されている。明確に述べると、第一のクロック信号２１８は、二値カウンタの出力をリセットすることを許可するリセット入力２３６と共に二値カウンタ２２８へのクロック入力として供給される。そして、二値カウンタ２２８は、クロック信号２１８の周波数で変化する最下位ビット２４３を有する６ビットの二値計数信号２３８を出力する。
【００３４】
二値計数信号２３８の最下位ビットはカウンタ２３０のＤ入力として供給され、カウンタ２３０はまた、そのクロック入力として第二のクロック信号２２０をも受信している。これらに応答して、カウンタ２３０は単一ビットの計数信号２４０を出力し、計数信号２４０は続いて、次のカウンタ２３２へそのＤ入力として供給される。カウンタ２３２は加えて、第三のクロック信号２２２をそのクロック入力として受信して、これに応答して追加の単一ビット計数信号２４２を供給する。計数信号２４２は続いて、最後のカウンタ２３４のＤ入力として供給されて、カウンタ２３４はそのクロック入力として第四のクロック信号２２４を受信し、これに応答して最後の計数信号２４４を供給する。クロック信号２１８〜２２４は互いに対して位相が９０°ずつずれているので、直交カウンタ２２６は合計９ビットの計数信号２４５を供給する。この計数信号２４５は、前述の遅延線方式カウンタ１２によって発生される合計８ビットの計数信号５４と本質的に同じである（但し、二値計数信号２３８は、５ビット二値カウンタ１８の場合の五つのビットではなく六つのビットを含んでいる）。
【００３５】
図８に移ると、タイミング図２０２が、タイミング回路２００の直交クロック２１０及び直交カウンタ２２６の動作例を示している。具体的には、図８は、互いに対して位相が９０°ずつずれている第一、第二、第三及び第四のクロック信号２１８〜２２４を示している。さらに、６ビットの二値計数信号２３８が、クロック信号２１８〜２２４と同じ周波数で変化する、具体的には、第一のクロック信号２１８の立ち上がりエッジ２４７と共に値が変化する最下位ビット２４３を含むものとして示されている。さらに、計数信号２４０、２４２及び２４４もまた、最下位ビット２４３がオン及びオフに切り換わるのと同じ周波数でオン及びオフに切り換わるものとして示されているが、但し、各々のそれぞれの計数信号２４０〜２４４は前のそれぞれの計数信号２３８〜２４２に対してそれぞれ位相が９０°ずつ遅れている。このように、クロック信号２１８〜２２４の位相の９０°ずつのずれによって、遅延方式カウンタ１２によって発生されるものと同じ合計計数信号２４５（すなわち合計計数５４と同じ）が生ずるが、但し、８ビット計数信号ではなく９ビットの計数信号となっている。すなわち、二値計数信号２３８の最下位ビット２４３及びカウンタ２３０〜２３４によって出力される計数信号２４０〜２４４が一括で、４ビットのジョンソン型カウンタとして動作し、この場合には、二値計数信号の最下位ビット及び三つの計数信号２３８〜２４４に許される状態は、１０００、１１００、１１１０、１１１１、０１１０、００１１、０００１及び００００に限られる。
【００３６】
直交クロック２１０及び直交カウンタ２２６は、遅延線方式カウンタ１２と本質的に同じ計数信号２４５を供給するが、これら直交クロック及びカウンタはまた、カウンタ１２に比較して重要な利点を提供する。直交クロック２１０は互いに対して位相が９０°ずつずれている四つのクロック信号２１８〜２２４を供給するので、遅延線方式カウンタ１２の場合と同様の遅延付き計数を供給するのにアナログ遅延線が必要とされない。従って、多数の事象位置決定回路１２７の多数の直交クロック２１０及び直交カウンタ２２６を単一のフィールド・プログラマブル・ゲート・アレイ・チップ（図示されていない）上に具現化し得る場合には特に、クロック／カウンタ・サーキットリには、図１の従来のサーキットリが必要としていたものに比べて遥かに小さな物理的空間しか必要とされない。加えて、アナログ遅延線によって放散される多量の熱、及びアナログ遅延線によって導入される可能性のあるタイミングの不正確さを含めたアナログ遅延線２０〜２４に関連する他の欠点が、直交クロック２１０及びカウンタ２２６の利用によって軽減される。さらに、直交クロック２１０及びカウンタ２２６の利用は、アナログ遅延線の相対的に広い空間及び相対的に大きい放熱の要件に配慮することに関連する高額の設計経費及び製造経費を必要としない点で、アナログ遅延線２３０〜２３４の利用よりも経費が安く済む。
【００３７】
さらに詳細に図７を参照して述べると、直交エッジ検出回路２４６がそれぞれ四つのシフト・レジスタ２４８、２５０、２５２及び２５４を含んでおり、これらのレジスタはそれぞれ四つのクロック信号２１８、２２０、２２２及び２２４に結合されていてこれらのクロック信号によって刻時される。シフト・レジスタ２４８〜２５４は、シフト・レジスタの出力（又はシフト・レジスタの記憶値）がクロック・パルス、例えばシフト・レジスタへ供給されるクロック信号の立ち上がりエッジを受け取ったときに入力値に等しく設定されるＤフリップ・フロップ型のシフト・レジスタのような従来のシフト・レジスタであってよい。図示の実施形態では、シフト・レジスタ２４８〜２５４の各々が、四つの出力Ｑ０、Ｑ１、Ｑ２及びＱ３（Ｑ０及びＱ３は図示されていない）を有する４ビットのシフト・レジスタであって、シフト・レジスタ２４８〜２５４の各々のＤ入力が、ＰＥＴスキャナ１００の取得回路１２５の一つから供給される事象検出信号２５６に結合されている。本実施形態では、事象検出信号２５６は、事象を検出したときには常に低レベルから高レベルへ変化する（例えば立ち上がりエッジを経る）ディジタル信号であるが、代替的な実施形態では、他の形式の信号を事象検出信号として供給することもできる。直交エッジ検出回路２４６は加えて、四つのシフト・レジスタ２４８〜２５４にそれぞれ結合されている四つのＡＮＤゲート２５８、２６０、２６２及び２６４を含んでいる。図示の実施形態では、ＡＮＤゲート２５８〜２６４の各々の第一の入力はそのそれぞれのシフト・レジスタ２４８〜２５４のＱ１出力に直接結合されている一方、ＡＮＤゲートの各々の第二の入力は、それぞれのインバータ２６８、２７０、２７２及び２７４を介してそのそれぞれのシフト・レジスタのＱ２出力に間接的に結合されている。ＡＮＤゲート２５８〜２６４は出力信号としてそれぞれのエッジ検出信号２７８〜２８４を供給し、これらの信号が直交エッジ検出回路２４６の出力信号となる。
【００３８】
エッジ検出信号２７８〜２８４はそれぞれ、直交計数ラッチ回路２８６を構成する四つのさらなる出力レジスタ２８８、２９０、２９２、２９４へ供給される。本実施形態では出力レジスタ２８８〜２９４の各々がＤフリップ・フロップ型のレジスタであるが、代替的な実施形態では他の形式のレジスタを用いてもよい。第一の出力レジスタ２８８は、そのクロック入力として第一のクロック信号２１８を受信すると共にその入力信号として６ビットの二値計数信号２３８を受信する６ビットのレジスタである。加えて、出力レジスタ２８８は、第一のエッジ検出信号２７８であるラッチ・イネーブル信号を受信する。この理由から、第一のエッジ検出信号２７８（及び他のエッジ検出信号）をラッチ信号であるものと理解することができる。第一の出力レジスタ２８８は、第一のクロック信号２１８の立ち上がりエッジが供給されたときには常に、立ち上がりエッジの時刻での第一のエッジ検出信号２７８の値が高レベルにある限りにおいて、二値計数信号２３８の現在値を記憶することにより動作する。続いて、出力レジスタ２８８は、出力信号２８９として、レジスタ２８８によって現在記憶されている６ビットの値を供給する。
【００３９】
残りの出力レジスタ２９０、２９２及び２９４は、入力として計数信号２４０、２４２及び２４４の供給をそれぞれ受ける単一ビットのレジスタである。但し、レジスタ２９０〜２９４に記憶されているビットの数の観点を除けば、これらのレジスタは、各々のレジスタがクロック信号２２０〜２２４のそれぞれによって刻時され、エッジ検出信号２８０〜２８４のそれぞれをラッチ・イネーブル信号としてさらに受信する点で、６ビット・レジスタ２８８と同様に動作する。それぞれのエッジ検出信号２８０〜２８４が高レベルにある間にそれぞれのクロック信号２２０〜２２４の立ち上がりエッジが生じた時刻にのみ、単一ビット・レジスタ２９０〜２９４の各々がそれぞれの計数信号２４０〜２４４の更新後の値を記憶する。加えて、単一ビット・レジスタ２９０〜２９４の各々がそれぞれの単一ビット出力信号２９１、２９３及び２９５を発生し、これらの出力信号は、６ビットの出力信号２８９と結合されて合計９ビットの出力信号２９６を発生する。
【００４０】
図８を再び参照すると共に図９を参照して述べると、合計出力信号２９６を直交エッジ検出回路２４６及び直交計数ラッチ回路２８６によって発生する際のタイミング回路２００の動作例を示す二つのタイミング図２０２及び２０４が示されている。各々のタイミング図に示すように、それぞれの準安定時間２９８、３００、３０２及び３０４が、各々のそれぞれのクロック信号２１８、２２０、２２２及び２２４の立ち上がりエッジ２４７の直前に、直交エッジ検出回路２４６のそれぞれのシフト・レジスタ２４８、２５０、２５２及び２５４において生じている。具体的には、図８は、第一のクロック信号２１８の立ち上がりエッジ２４７の一つに対応する準安定時間２９８の一つの直前の時刻２４９において、事象検出信号２５６が低レベルから高レベルへ切り換わっている状況でのタイミング回路２００の動作例を示す。対照的に、図９は、クロック信号２１８の立ち上がりエッジの直前の準安定時間２９８の一つの時間内の時刻２５１において、事象検出信号２５６が低レベルから高レベルへ切り換わっている状況でのタイミング回路２００の動作例を示す。
【００４１】
時刻２４９及び２５１の事象検出信号２５６のこれらの立ち上がりエッジは両方とも、時刻２４７におけるクロック信号２１８〜２２４の一つの前段の最も早期の立ち上がりエッジの後で、且つ第一のクロック信号２１８の同じ立ち上がりエッジの前に生じているので、理想的には、タイミング回路２００は、同じ時刻に事象検出信号の二つの立ち上がりエッジが生じたことを指示する同じ合計９ビットの出力信号２９６を出力するはずである。しかしながら、図示のように、合計出力信号２９６は、準安定性の影響のため、合計計数値００００１１１１１及び０００１００１１１となって、二つの異なるタイミング図２０２及び２０４との間で異なるものとなる。それでも、タイミング回路２００の設計、具体的には直交エッジ検出回路２４６の動作は、検出された事象に帰属されるこれら二つの異なる時刻の間の差が、直交クロック２１０によって測定される最小の時間段階に対応する量、すなわち、クロック信号２１８〜２２４の任意の一つの９０°分の位相に対応する時間３２５又は１．３０２ｎｓｅｃを超えないことを保証する。すなわち、タイミング回路２００の準安定性によって、図８に示すものに対して図９に示す合計出力信号２９６に僅かな誤差が導入されたとしても、生ずる誤差は、誤差を含む信号と正しい信号との間で最大でも１カウント差に限られる。
【００４２】
準安定性に起因する誤差の量を制限するタイミング回路２００の能力は、直交エッジ検出回路２４６及び直交計数ラッチ回路２８６の動作によるものであり、これを図８及び図９に明確に示している。図８を参照すると、直交エッジ検出回路２４６の動作を通じて、事象検出信号２５６の時刻２４９での立ち上がりエッジは、第一のクロック信号２１８の立ち上がりエッジ２４７の時刻３０３における次回の発生時に第一のシフト・レジスタ２４８によって入力として受け入れられている。シフト・レジスタ２４８のこの動作のため、本来の入力（Ｑ０として記憶されている）がシフト・レジスタ２４８のＱ１の値となるにはさらなる完全な一周期分の第一のクロック信号２１８が必要である。一旦このようになると、時刻３０５において、Ｑ１及びＱ２の値はそれぞれ１及び０となるので、ＡＮＤゲート２５８が第一のエッジ検出信号２７８を高レベルに切り換える。第一のエッジ検出信号２７８は、第一のクロック信号２１８の一周期にわたって高レベルに留まるに過ぎない。というのは、クロック信号の次回の立ち上がりエッジによってシフト・レジスタ２４８のＱ１及びＱ２の値が両方とも１に等しくなって、これにより、ＡＮＤゲート２５８がエッジ検出信号２７８を低い値に復帰させる（インバータ２６８の動作によって）からである。
【００４３】
同様に、事象検出信号２５６の時刻２４９での切り換わりに応答して、他のシフト・レジスタ２５０〜２５４の各々が先ずそれぞれの時刻３０７、３０９及び３１１にＱ１値「１」を出力する。第一のシフト・レジスタ２４８の場合と同様に、これらのシフト・レジスタ２５０〜２５４の各々も相次いで（一クロック周期ずつ遅れて）両方とも１に等しいＱ１値及びＱ２の値を供給するようにシフトして、それぞれのエッジ検出信号２８０〜２４０がそのそれぞれのクロック信号２２０〜２２４の単一回の周期のみにわたって高レベルに留まる。このように、事象検出信号２５６が立ち上がりエッジを経ると、エッジ検出信号２７８〜２８４の各々が正確に一クロック周期にわたって高レベルに達するが、それぞれのエッジ検出信号は、互いに対して９０°ずつずれた時間にわたってそれぞれの高レベルを達成する。
【００４４】
前述のように、レジスタ２８８〜２９４の各々は、それぞれのエッジ検出信号２７８〜２８４が高レベルにおいて相対的に高くなっている時刻にのみ、明確に述べると、それぞれのクロック信号２１８〜２２４の立ち上がりエッジの受信時にのみ、計数信号２３８〜２４４から新たな更新後の計数値を受け入れる。従って、図８に示す例では、６ビット・レジスタ２８８は、時刻３１３での第一のクロック信号２１８の立ち上がりエッジ２４７の発生時に６ビット計数信号２３８の更新後の値（００００１１）を受け入れると共に出力する。というのは、この時刻に、第一のエッジ検出信号２７８は依然として高レベルに留まっている（且つ、その低レベルにまさに復帰しようとしている）からである。同様に、それぞれのクロック２４０、２４２及び２４４の次回の立ち上がりエッジ２４７が生じ、且つそれぞれのエッジ検出信号２８０、２８２及び２８４が依然として高レベルにある連続的な時刻３１５、３１７及び３１９に、計数信号２４０、２４２及び２４４の更新後の値がレジスタ２９０、２９２及び２９４によって受け入れられて出力される。この場合には、計数信号２４０〜２４４の各々の更新後の値は各々１に等しいので、合計出力信号２９６は００００１１１１１の値を取る。
【００４５】
図８とは対照的に、図９は、事象検出信号２５６が第一のシフト・レジスタ２４８の準安定時間２９８の一つの間の時刻２５１に立ち上がりエッジを経る場合の直交エッジ検出及び計数ラッチ回路２４６及び２４８の動作を示している。この場合には、第一のエッジ検出信号２７８は、時刻３０５よりも完全な一クロック周期分遅い時刻３２１に初めて高レベルに達する。その理由は、第一のシフト・レジスタ２４８の準安定性のため、事象検出信号２５６の立ち上がりエッジは、図８ではシフト・レジスタ２４８が入力を受け入れていた時刻３０３から一クロック周期分後の時刻３０５に生ずる立ち上がりエッジ２４７まで入力として受け入れられないからである。第一のエッジ検出信号２７８が高レベルにある時刻は、図８に示す対応する時刻に対して一クロック周期分だけ遅延しているので、６ビット・レジスタ２８８は、時刻３２３まで６ビット計数信号２３８の更新後の値を受け入れず、このため、第一の出力信号２８９は００００１１とは対照的に０００１００の値に達する。図９には示していないが、タイミング回路２００は、事象検出信号２５６が他の準安定時間３００、３０２又は３０４の一つに低レベルから高レベルへ切り換わる場合にも同様の態様で動作する。事象検出信号２５６の立ち上がりエッジがそれぞれの準安定時間３００、３０２又は３０４の一つで生じるような場合には、それぞれのエッジ検出信号２８０、２８２又は２８４が完全な一クロック周期だけ同様に遅延されて、出力信号２９１、２９３又は２９５に対応する変化を生ずることができる。
【００４６】
尚、図９に示すように、準安定時間２９８〜３０４の一つの間に事象検出信号２５６が低レベルから高レベルへ切り換わるからといって、それぞれのエッジ検出信号２７８〜２８４の全部が必ず一クロック周期分だけシフトする訳ではない。寧ろ、シフト・レジスタ２４８〜２５４がそれぞれの準安定時間２９８〜３０４に入るときに、事象検出信号２５６の変化が各レジスタへの入力として受け入れられる前にそれぞれのレジスタが付加的なクロック周期を要求することが可能であるし、又は各レジスタが付加的なクロック周期を要求しないことが可能である。
【００４７】
シフト・レジスタ２４８〜２５４のそれぞれの準安定動作時間での動作によって実際にそれぞれのエッジ検出信号２７８〜２８４のいずれが一周期だけ遅延されるか否かを問わず、タイミング回路２００は、準安定時間の一つでのかかる動作が上述のような遅延付きエッジ検出信号を生ずる場合であっても、結果的な合計出力信号２９６におけるあらゆる変化は最大でも単一の時間３２５のみに対応する誤差に限られるというさらなる利点を有する（すなわち、最大でもクロック周期の一つの９０°分の位相シフトに対応する誤差）。その理由は、クロック入力として四つの異なるクロック信号２１８〜２２４をそれぞれのシフト・レジスタ２４８〜２５４へ供給することにより、それぞれのシフト・レジスタは、入力値として事象検出信号２５６の更新後の値を受け入れる時刻についてずれるからである。（直交エッジ検出回路が具現化されるフィールド・プログラマブル・ゲート・アレイのセットアップ及びホールド時間の合計は一時間周期３２５よりも短い。）結果として、任意の所与の時刻におけるシフト・レジスタ２４８〜２５４の唯一のレジスタのみがこの時刻にそのそれぞれの準安定動作時間２９８〜３０４にあり、遅延付きエッジ検出信号パルスを結果として発生する。
【００４８】
例えば、図９に示すように、事象検出信号２５６がそのそれぞれの準安定時間２９８の一つの間に切り換わるという事実のため、事象検出信号２５６の新たな高レベルの値を受け入れるときには第一のシフト・レジスタ２４８のみが遅延される。結果として、シフト・レジスタ２４８に対応する第一のエッジ検出信号２７８のみが、その高レベルに切り換わる際に時刻３０５から時刻３２１まで遅延される。さらに、合計出力信号２９６の６ビット計数信号２３８に関連する部分のみが一クロック周期だけ遅延され、検出された事象に帰属される時刻の最終的な決定は、時間３２５に対応する量だけ誤差を生ずるに留まる。この遅延によって、最大でも時間周期３２５に対応する誤差が合計出力信号２９６に導入されることになり、すなわち、誤差を含む計数０００１００１１１と正しい計数００００１１１１１との間の１カウント差の誤差のみとなる。
【００４９】
同様に、事象検出信号２５６が他の準安定時間３００〜３０４の一つの間にその立ち上がりエッジを経ており、エッジ検出信号２８０〜２８４のそれぞれが結果としてシフトされたとすると、測定された時間３２５の一つに対応する誤差が導入される。例えば、事象検出信号２５６が第二のシフト・レジスタ２５０に対応する準安定時間の一つ３００の間の時刻３２７に切り換わった場合には、それぞれのエッジ検出信号２８０は図９に示すものから一クロック周期分後ろにシフトされて、第二の出力信号２９１は時刻３２９に初めて新たな値に達する。このような場合には、導入される誤差はここでもやはり、一周期分の測定された時間周期３２５に対応する誤差、すなわち誤差を含んだ計数３３０（０００１０１１００）と正しい計数３３３（０００１０１０００）との間の誤差に限られる。加えて、タイミング回路２００は準安定性によって合計出力信号２９６に導入され得る誤差の量を、最大で時間周期の一つ分３２５に対応する誤差量に制限するので、タイミング回路は、合計出力信号２９６に未定義の計数値が生じないというさらなる利点を提供する。例えば、タイミング回路２００は、計数値の最下位３ビットが値１０１を取っているような合計出力信号２９６の計数値を回避する。かかる誤差を含んだ値は、エッジ検出信号２７８〜２８４の一つが、準安定性、或いはタイミング回路２００の設計が除外していた何かの影響で一周期よりも多いクロック周期でシフトした場合にのみ生ずる。
【００５０】
代替的な実施形態では、タイミング回路２００は様々な異なる形態を取ってよい。先ず、直交クロック２１０は、クロック周波数（例えば主要周波数）で変化する第一のクロック信号に加えて、やはり主要周波数で変化するが第一のクロック信号に対して位相がずれている１以上の追加のクロック信号を出力する１以上の位相同期ループ回路を具現化した様々な異なるクロックの代表例であるものとしている。クロックは、四つのクロック信号を発生する直交クロックである必要はなく、代わりに任意の数のクロック信号を供給するクロックであってよく、また、様々なクロック信号は互いに対して９０°又は他の任意の特定の量だけ位相が等間隔でずれている必要はない。かかる代替的な実施形態では、インバータ２１５及び２１７以外のサーキットリを用いて所望の位相シフトを与えることができる。また、主要周波数は上述の１９２ＭＨｚの周波数とは異なっていてよい。
【００５１】
直交カウンタ２２６に関しては、カウンタ素子２２８〜２３４の数は、代替的な実施形態では、四つの別個のカウンタ素子を含んでいる必要はない。殆どの実施形態では、カウンタ素子の数はクロックによって発生されるクロック信号の数に対応するが、幾つかの実施形態では必ずしもそうでなくてもよい。さらに、異なる形式のカウンタ素子をＤフリップ・フロップ・カウンタ２３０〜２４０及び二値カウンタ素子２２８に代用してもよく、各々の特定のカウンタによって計数されるビットの数は、図示のものと同じである必要はないし、カウンタ素子は図示の態様でビットをカウントする必要もない。具体的には、第一のカウンタ素子２２８は６ビットの二値カウンタであるものとして示されているが、代替的な実施形態では、５ビットのカウンタであってもよいし、又は二値カウンタではなく、例えばリップル・カウンタであってもよい。カウンタの設計が変化する範囲まで、合計計数信号２４５の性質及び進み方も変わってよい。
【００５２】
直交エッジ検出回路２４６に関しては、この回路は、１以上のクロック信号を受信すると共に事象検出信号を受信して、これらに応答して、事象検出信号が特定の状態変化を経たか否かを示す状態信号を供給する様々な異なる形式の状態検出回路の例であるものとする。実施形態に応じて、シフト・レジスタ２４８〜２５４、インバータ２６８〜２７４、及びＡＮＤゲート２５８〜２６４の数は、異なる数のクロック信号がクロックによって発生する場合には特に、図示のものとは異なっていてよい。加えて、シフト・レジスタ２４８〜２５４のビット数は、図示の４ビット・シフト・レジスタとは異なっていてよいが、４ビット・シフト・レジスタは、かかるシフト・レジスタが一般的に入手し易いため本実施形態において選択されている。
【００５３】
図７に示す実施形態では、シフト・レジスタ２４８〜２５４、インバータ２６８〜２７４、及びＡＮＤゲート２５８〜２６４の各々のそれぞれの組は、事象検出信号２５６が低レベルから高レベルへの状態変化を経たか否かを指示するそれぞれの状態回路を形成するものと言える。代替的な実施形態では、異なる状態回路を用いて、事象検出信号２５６の状態の異なる変化を検出してもよい。例えば、代替的な一実施形態では、インバータ２６８〜２７４は、インバータが、シフト・レジスタ２４８〜２５４のＱ２出力とＡＮＤゲート２５８〜２６４の第二の入力との間ではなく、シフト・レジスタ２４８〜２５４のＱ１出力と、ＡＮＤゲート２５８〜２６４の第一の入力との間に位置するように移動させてよい。かかる実施形態では、状態回路は、事象検出信号２５６の立ち上がりエッジではなく信号の下りエッジを検出するものとなる。シフト・レジスタ及びその他の図示のディジタル・サーキットリを用いるか、又は他の様々な回路素子を用いるかのいずれかで他の状態変化を検出する或いは関連する情報を供給するような他の実施形態もまた可能である。例えば、二つの代替的な実施形態では、状態回路は、事象検出信号２５６が特定の時間にわたって高レベル若しくは低レベルに達しているという変化を検出するか、又は事象検出信号２５６がどの程度の時間にわたって特定のレベルに留まっていたかを示す状態信号を供給するものとなる。
【００５４】
最後に、直交計数ラッチ回路２８６は、様々なサンプリングされたデータについてサンプリングした後に出力する様々な異なる回路の代表例であるものとする。用いられるその記憶素子が図示のレジスタ２８８〜２９４とは異なっていてもよい。具体的には、異なるレジスタの数及び寸法は、実施形態に応じて変えてよい。例えば、第一の計数信号２３８が５ビットの計数信号である場合には、６ビット・レジスタ２８８が５ビット・レジスタであってもよい。
【００５５】
当業者には、本発明の要旨及び範囲から逸脱せずに多くの改変を施し得ることは明らかであろう。
【図面の簡単な説明】
【図１】ＰＥＴスキャナのような医用イメージング・システムに採用されている従来のタイミング回路の模式的な線図である。
【図２】図１のタイミング回路の適正な動作を示すタイミング図である。
【図３】検出される事象に帰属される時刻に、準安定性によって過度の誤差が導入される場合の図１のタイミング回路の動作を示すタイミング図である。
【図４】本発明を採用することの可能なＰＥＴスキャナとして図示されている例示的な医用イメージング・システムの一部を切断して示す見取り図である。
【図５】図４のＰＥＴスキャナの模式的な線図である。
【図６】図４のＰＥＴスキャナの一部を形成している検出器の見取り図である。
【図７】本発明の一実施形態に従って、図４のＰＥＴスキャナのような医用イメージング・システムに採用することのできる新たなタイミング回路の模式的な線図である。
【図８】タイミング回路の素子の準安定性がタイミング回路の出力信号に影響を与えていない場合の図７のタイミング回路の動作を示すタイミング図である。
【図９】タイミング回路の素子の準安定性がタイミング回路の出力信号に影響を与えている場合の図７のタイミング回路の動作を示すタイミング図である。
【符号の説明】
１０  タイミング回路
１２  遅延線方式カウンタ
１４  クロック信号
１６  クロック
１８  二値カウンタ
２０、２２、２４  アナログ遅延線
２６  最下位ビット
２８  ５ビット二値計数信号
３０、３２、３４  アナログ遅延線からの計数信号
３６  非同期カウンタ・ラッチ
３８、４０、４２、４４  出力レジスタ
３９  事象検出信号
４５、４６、４７、４８  事象検出時の出力信号
４９  事象検出時の合計８ビットの出力信号
５０  タイミング図
５２  二値計数信号が値００００１を取っている周期
５４  合計８ビットの計数信号
５８、６０、６２、６４  準安定時間
６６、６８  事象検出信号の切り換わり時刻
７０  準安定時に取り得る値
７２  不適当な値を取る３ビット
１００  ＰＥＴスキャナ
１０２  中心軸
１１０  ガントリ
１１１  検出器環アセンブリ
１１２  ボア
１１３  患者テーブル
１１４  テーブル・ベッド
１１５  操作者ワークステーション
１１６  シリアル通信リンク
１１７  ガントリ制御器
１１８  ローカル・エリア・ネットワーク
１２０  検出器
１２１  シンチレータ（ＢＧＯ結晶）
１２２  光電子像倍管
１２３  アナログ信号線
１２５  取得回路
１２６  ケーブル
１２７  事象位置決定回路
１２８  キャビネット
１２９  取得ＣＰＵ
１３０  データ取得プロセッサ
１３１、１４１  バックプレーン・バス
１３２  同時発生検出器
１３３  シリアル・リンク
１３４  ソータ
１４０  画像再構成プロセッサ
１４２  画像ＣＰＵ
１４３  メモリ・モジュール
１４５  アレイ・プロセッサ
１４６  画像アレイ
１４８  二次元サイノグラム・アレイ
１５０  ワークステーションＣＰＵ
１５１  ＣＲＴ表示器
１５２  キーボード
２００  タイミング回路
２０２、２０４  タイミング図
２１０  直交クロック
２１２  位相同期ループ回路
２１４、２１６  位相同期ループ・マクロ
２１５、２１７  インバータ
２１８、２２０、２２２、２２４  クロック信号
２２６  直交カウンタ
２２８  ６ビット二値カウンタ
２３０、２３２、２３４  単一ビット・カウンタ
２３８  ６ビット二値計数信号
２４０、２４２  単一ビットの計数信号
２４３  ６ビット二値計数信号の最下位ビット
２４４  最終的な計数信号
２４５  合計９ビットの計数信号
２４６  直交エッジ検出器回路
２４７  立ち上がりエッジ
２４８、２５０、２５２、２５４  シフト・レジスタ
２４９  準安定時間の直前の時刻での事象検出信号の切り換わり
２５１  準安定時間内の時刻での事象検出信号の切り換わり
２５６  事象検出信号
２５８、２６０、２６２、２６４  ＡＮＤゲート
２６８、２７０、２７２、２７４  インバータ
２７８、２８０、２８２、２８４  エッジ検出信号
２８６  直交計数ラッチ回路
２８８、２９０、２９２、２９４  出力レジスタ
２８９  ６ビットの出力信号
２９１、２９３、２９５  単一ビットの出力信号
２９６  合計９ビットの出力信号
２９８、３００、３０２、３０４  準安定時間
３０３  第一のクロック信号の立ち上がりエッジの次回の発生時刻
３０５  Ｑ１が１及びＱ２が０になる時刻
３０７、３０９、３１１  各シフト・レジスタがＱ１値「１」を出力する時刻
３１３  ６ビット・レジスタが更新後の計数信号を受け入れる時刻
３１５、３１７、３１９  各１ビット・レジスタが更新後の計数信号を受け入れる時刻
３２１  第一のエッジ検出信号が高レベルに達する時刻
３２３  ６ビット・レジスタが更新後の計数信号を受け入れる時刻
３２５  クロック信号の９０°位相に対応する時間
３２７  第二のシフト・レジスタの準安定時間
３２９  第二の出力信号が新たな値になる時刻
３３０  誤差を含んだ計数
３３３  正しい計数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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