(57)【特許請求の範囲】
【請求項１】
ゲート酸化膜によって半導体基板と電気的に分離されて形成された第１ドーピング領域と前記第１ドーピング領域とは反対型の不純物を注入して形成された第２ドーピング領域を備えたフローティングゲートと、
前記フローティングゲートと誘電体膜によって電気的に分離されて形成され、前記フローティングゲートと自己整合的に重なり合って形成されるコントロールゲートと、
前記フローティングゲートの第１ドーピング領域外側の半導体基板に形成される第１接合領域と、
前記フローティングゲートの第２ドーピング領域外側の半導体基板に形成される第２接合領域と、を含み、
プログラムを施していない初期状態を「００」状態とするとき、前記第１接合領域及び第２接合領域の夫々に印加されるソース及びドレイン電圧を替えながらプログラムすることにより、「０１」及び「１０」状態にプログラムされ、前記「１０」状態をプログラムする時間より長い時間プログラム電圧を印加して「１１」状態にプログラムされることを特徴とするマルチビットフラッシュメモリセルのプログラム方法。
【請求項２】
前記第１ドーピング領域と第２ドーピング領域は同じ長さを有することを特徴とする請求項１記載のマルチビットフラッシュメモリセルのプログラム方法。
【請求項３】
前記プログラム動作は、前記ソースには０Ｖ、ドレインには３乃至８Ｖ、前記コントロールゲートには５乃至１５Ｖを印加して行うことを特徴とする請求項１記載のマルチビットフラッシュメモリセルのプログラム方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリセルのプログラム方法に係り、特に一つのフラッシュメモリセルに２状態(state)以上の情報を格納することができるマルチビットフラッシュメモリセルのプログラム方法に関する。
【０００２】
【従来の技術】
従来の一般的なメモリセルでは、一つのメモリセルに対して１ビット、即ち２状態のみを格納することができた。従って、チップのサイズを減少させるためには単位セルのサイズを縮小しなければならない。しかし、単位セルのサイズを縮小するためにはいろいろな工程上の難しさが伴われ、費用もたくさんかかる。よって、一つのセルに２ビット以上のデータを格納することが可能であれば、セルサイズを２倍以上減らす効果を得ることができる。
【０００３】
フラッシュメモリセルではこのようなマルチビットセルを製造しようとする研究が続いており、幾つかの方式で実現されたセルが発表されている。発表された方式の一つとして、フローティングゲートを２つ以上に分割し、プログラム条件に応じてフローティングゲートの電子個数を調節してマルチビットを実現する方法がある。しかし、この方式は工程が非常に難しく、単位セルのサイズがむしろ増加してマルチビットを実現する長所がなくなる。そして、プログラムの際に高い電圧が必要であって回路の構成に困っており、回路内部での高電圧使用が素子の信頼性を低下させる虞がある。
【０００４】
マルチビットセルを実現するための別の方法として、プログラムバイアスまたはパルスを調節しながら４状態に該当するプログラムベリファイ条件を規定してセルを製造する方式がある。この方式は多様なプログラム条件を実現するための回路が複雑になり、このようにベリファイ条件を細分化してプログラムを行うと、プログラムベリファイにかかる時間が長くなるという短所がある。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的は、フラッシュメモリセルのフローティングゲートをＮ型とＰ型の２つの領域にドーピングしてしきい値電圧の異なる２種のセルが直列に連結されたような構造とし、仮想接地型のセルアレイにおいてソースとドレインを互いに替えながらプログラムすることにより、いろいろな状態を格納することができるマルチビットフラッシュメモリセルのプログラム方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するための本発明に係るマルチビットフラッシュメモリセルのプログラム方法は、ゲート酸化膜によって半導体基板と電気的に分離されて形成された第１ドーピング領域と前記第１ドーピング領域とは反対型の不純物を注入して形成された第２ドーピング領域を備えたフローティングゲートと、前記フローティングゲートと誘電体膜によって電気的に分離されて形成され、前記フローティングゲートと自己整合的に重なり合って形成されるコントロールゲートと、前記フローティングゲートの第１ドーピング領域外側の半導体基板に形成される第１接合領域と、前記フローティングゲートの第２ドーピング領域外側の半導体基板に形成される第２接合領域と、を含み、プログラムを施していない初期状態を「００」状態とするとき、前記第１接合領域及び第２接合領域の夫々に印加されるソース及びドレイン電圧を替えながらプログラムすることにより、「０１」及び「１０」状態にプログラムされ、前記「１０」状態をプログラムする時間より長い時間プログラム電圧を印加して「１１」状態にプログラムされることを特徴とする。
【０００７】
【発明の実施の形態】
本発明はフローティングゲートとして使用するポリシリコンを形成するとき、Ｎ型ドーピング領域とＰ型ドーピング領域の２つの部分に分けてフローティングゲートを形成する。ゲート物質としてＮ型を使用する場合は、基板との仕事関数差異によってしきい値電圧を異なるように調節することができる。このような場合にはＮ型ドーピング側とＰ型ドーピング側のプログラム効率に差がついて、同じ条件でプログラムするときに到達するしきい値電圧が互いに異なる。このように相異して実現されるしきい値電圧の差異を中間段階のしきい値電圧として使用することができ、消去状態と完全プログラム状態はそれぞれ一般的な消去状態と一般的なプログラム状態を使用する。一般的なプログラム状態はプログラム効率に優れた接合をドレイン側としてプログラムし、この際のベリファイ条件は完全プログラム状態の場合と同一である。このように実現されたセルは単位セルの立場からみて、ソースとドレインが替えられながらプログラム動作を行なうので、アレイを実現するとき仮想接地型で構成してプログラム条件に応じてソースとドレインを選択することができる。
【０００８】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【０００９】
図１は本発明に用いるマルチビットフラッシュメモリセルの断面図であり、スタックトゲート型フラッシュメモリセルの場合を示す。
【００１０】
同図に示すように、本発明に用いるマルチビットフラッシュメモリセルはゲート酸化膜（図示せず）によって半導体基板１１と電気的に分離されて形成され、一方側は第１ドーピング領域１２Ａを有し、他方側は第２ドーピング領域１２Ｂを有するように形成されるフローティングゲート１２と、フローティングゲート１２上にフローティングゲート１２と誘電体膜（図示せず）によって電気的に分離されて形成され、フローティングゲート１２と自己整合的に重なり合って形成されるコントロールゲート１３と、フローティングゲート１２の第１ドーピング領域１２Ａ外側の半導体基板１１に形成される第１接合領域１４と、フローティングゲート１２の第２ドーピング領域１２Ｂ外側の半導体基板１１に形成される第２接合領域１５とから構成される。ここで、第１ドーピング領域１２Ａと第２ドーピング領域１２Ｂは同じ長さを有する。即ち、フローティングゲート１２の長さをＬとするとき、第１ドーピング領域１２Ａと第２ドーピング領域１２Ｂの長さがそれぞれＬ／２となるようにフローティングゲート１２をドーピングする。第１ドーピング領域１２Ａは例えばＮ型であり、第２ドーピング領域１２Ｂは例えばＰ型である。
【００１１】
このような構造を有するマルチビットフラッシュメモリセルのプログラム時にはホットキャリア注入(Hot Carrier Injection)を利用し、消去時にはＦＮトンネリングを用いたチャネル消去を利用する。消去の場合は典型的なフラッシュメモリセルの消去方式と殆ど同一であり、プログラム方式自体も同じ原理を利用する。しかし、第１接合領域１４をドレインとして使用する場合と、第２接合領域１５をドレインとして使用する場合によってプログラム効率が異なるので、２つの場合に対して同じプログラムバイアスで同一時間プログラムを行うと、到達するしきい値電圧が互いに異なる。このように相異する２つのしきい値電圧を中間段階の２つの状態として用いて２ビットセルを実現する。次に、このようなプログラム方式で接合を互いに交替してプログラムするとき、プログラム効率が異なる理由を図２に基づいて説明する。
【００１２】
図２は本発明に用いるマルチビットフラッシュメモリセルの等価回路図である。本発明に用いるフラッシュメモリセルは、図２に示すように、しきい値電圧に差がつく２つのセルＣ１、Ｃ２がビット線１（ＢＬ１）及びビット線２（ＢＬ２）間に直列に連結されたような構造を有する。第１及び第２セルＣ１、Ｃ２のコントロールゲートは互いに接続されてワード線ＷＬに連結される。例えば、Ｎ型の不純物がドーピングされた第１ドーピング領域１２Ａによって形成される第１セルＣ１は低いしきい値電圧を有し、Ｐ型の不純物がドーピングされた第２ドーピング領域１２Ｂによって形成される第２セルＣ２は高いしきい値電圧を有する。この第１セルＣ１及び第２セルＣ２間のしきい値電圧差異によって、プログラム条件においてチャネル濃度とホットキャリア注入が発生する接合エッジ部分のキャリア濃度が異なる。従って、ホットキャリア注入の発生する確率とフローティングゲートへの障壁を越える確率が互いに異なって最終的なプログラム効率が異なることになる。このような原理を用いて単位セルの接合構造を変化させてプログラム効率に差異がつくようにする場合も考えられるが、このような場合は両側の接合が非対称になってセルサイズが大きくなる虞があるから、この点に留意しなければならない。
【００１３】
図３は本発明に用いるマルチビットフラッシュメモリセルアレイの構造図である。以上説明したように、ソースとドレインを替えながらプログラムを行おうとすれば、単位セルアレイは図３のような仮想接地型アレイ構造(Virtual Ground Array Structure)を持たなければ、接地線を変更しながらプログラムを施すことはできない。仮想接地型アレイ構造とは、同一の線（ビット線）を隣接したセルがソース又はドレインとして活用する構造のことを言い、このようなセルアレイ構造を用いると、小型のセルアレイを実現することができる。
【００１４】
図４ａ乃至図４ｄは本発明に用いるマルチビットフラッシュメモリセルの各状態によるプログラム条件及びこの際のゲート電圧とドレイン電流との関係を示すグラフである。
【００１５】
図４ａ乃至図４ｃに示すように、本発明に用いるフラッシュメモリセルは、半導体基板４１上に第１及び第２ドーピング領域４１Ａ、４１Ｂを備えたフローティングゲート４２が形成され、フローティングゲート４２上にコントロールゲート４３が形成されてスタックトゲートを成し、ゲート電極の両側には第１及び第２接合領域４４、４５が形成された構造を有する。
【００１６】
プログラムを施していない初期状態を「００」状態とするとき、図４ａ乃至図４ｃはそれぞれ「０１」、「１０」、「１１」状態を示す。本発明に用いるマルチビットフラッシュメモリセルに「０１」状態を持たせるためにはフローティングゲート４２のしきい値電圧が高い第２ドーピング領域（Ｐ型ドーピング領域）４２Ｂの外側の半導体基板に形成された接合領域４５をドレインとし、他の接合領域４４はソースとして、ソース側に０Ｖ、ドレイン側に３乃至８Ｖ、コントロールゲートに５乃至１５Ｖを印加してプログラムする。また、「１０」状態を持たせるためにはフローティングゲート４２のしきい値電圧が低い第１ドーピング領域（Ｎ型ドーピング領域）４２Ａの外側の半導体基板に形成された接合領域４４をドレインとし、他の接合領域４５はソースとして、ソース側に０Ｖ、ドレイン側に３乃至８Ｖ、コントロールゲートに５乃至１５Ｖを印加してプログラムする。最後に、「１１」状態を持たせるためにはフローティングゲート４２のしきい値電圧が低い第１ドーピング領域（Ｎ型ドーピング領域）４２Ａの外側の半導体基板に形成された接合領域４４をドレインとし、他の接合領域４５はソースとして、ソース側に０Ｖ、ドレイン側に３乃至８Ｖ、コントロールゲートに５乃至５Ｖを印加してプログラムするが、完全プログラム状態となるように「１０」状態をプログラムする場合より長い時間プログラムする。このようなプログラム条件において、「１０」と「０１」状態の条件を互いに替えることができる。
【００１７】
図４ｄは各状態によるコントロールゲート電圧Ｖｃｇとドレイン電流Ｉｄとの関係を示す。
【００１８】
一つのフラッシュメモリセルが１ビット以上の情報を格納し得るようにするための本発明は、基本的にソース側とドレイン側のプログラム効率の差異を利用するものなので、以上説明した実施例に限定されず、接合の構造を変更してプログラム効率の差異を生じさせる方法も考慮することができる。即ち、ソースとドレインの接合構造を異にして（一方は階段接合(Abrupt Junction)、他方は傾斜接合(Graded Junction)）プログラム効率に差がつくようにする。
【００１９】
なお、上述した例ではスタックトゲート型フラッシュメモリセルを例として説明したが、このような概念をスプリットゲートセルに利用することも可能である。
【００２０】
【発明の効果】
上述したように、本発明はセル当り２ビットの情報を格納することができるので、同じセルサイズに対してセルアレイの面積を１／２に減らすことができ、既存のＮＯＲ型セルの製造方式をそのまま採用してマルチレベルセルを製造することができるため、工程過程が容易である。しかも、プログラムバイアスを１種類としてマルチレベルセルを実現することができ、Ｐ型不純物のドーピングされたポリシリコンをゲートとして使用してセルの一部チャネル領域のしきい値電圧を高めることにより、セルの漏洩電流を防ぐことができる。そして、セルのチャネル長さが減りながらドレインターンオン現象やソース／ドレイン特性などが脆弱になってセルの漏洩電流が増加するという問題があるが、本発明のようにフローティングゲートの一部をＰ型不純物のドーピングされたポリシリコンとして使用すると、同じチャネル濃度で漏洩電流を減少させることができる。
【図面の簡単な説明】
【図１】  本発明に用いるマルチビットフラッシュメモリセルの断面図である。
【図２】  本発明に用いるマルチビットフラッシュメモリセルの等価回路図である。
【図３】  本発明に係るマルチビットフラッシュメモリセルアレイの構造図である。
【図４】  図４ａ乃至図４は本発明に用いるマルチビットフラッシュメモリセルの各状態によるプログラム条件及びこの際のゲート電圧とドレイン電流との関係を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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