(57)【特許請求の範囲】
【請求項１】
複数個のメモリセル領域が互いに隣接して設けられている半導体集積回路メモリアレイであって、
前記メモリセル領域が、該メモリセル領域の高さの距離だけ離された第１の側部及び第４の側部と、前記メモリセル領域の幅の距離だけ離された第２の側部及び第３の側部とを有し、前記第１の側部及び前記第４の側部に沿った方向が水平方向であり、前記第２の側部及び前記第３の側部に沿った方向が垂直方向であり、
前記メモリセル領域が、
前記第１の側部に近接して設けられたコンタクト及び前記第４の側部上に設けられたコンタクトを有する双安定回路と、
前記第１の側部に近接して設けられた前記コンタクトに接続し、グランドに接続された第１の電力接続部であって、前記第１の側部から前記第１の側部に近接して設けられた前記コンタクトに接続するまで前記垂直方向に延び、前記第１の側部に近接して設けられた前記コンタクトから前記第２の側部まで前記水平方向に延びる前記第１の電力接続部と、
前記第４の側部上に設けられた前記コンタクトに接続し、電源に接続された第２の電力接続部であって、前記第３の側部から前記第４の側部上に設けられた前記コンタクトに接続するまで前記第４の側部上を前記水平方向に延びる前記第２の電力接続部とを備える半導体集積回路メモリアレイ。
【請求項２】
前記第１の側部に近接して設けられた前記コンタクトが前記第２の側部及び前記第３の側部の間に配置され、前記第４の側部上に設けられた前記コンタクトが前記第２の側部及び前記第３の側部の間に配置されている、請求項１に記載の半導体集積回路メモリアレイ。
【請求項３】
１つのメモリセル領域の前記第２の電力接続部が、該１つのメモリセル領域に対して前記垂直方向に沿って隣接する他のメモリセル領域の第２の電力接続部として共用されるように、前記１つのメモリセル領域及び前記他のメモリセル領域が配置されている、請求項１に記載の半導体集積回路メモリアレイ。
【請求項４】
前記双安定回路が、基板に設けられていて且つそれぞれソース、ドレイン及びゲートを有する複数個のトランジスタを有し、前記双安定回路を形成するように前記複数個のトランジスタを接続する配線と、前記第１の電力接続部と、前記第２の電力接続部とが、前記基板上に設けられた第１配線層に設けられている、請求項１に記載の半導体集積回路メモリアレイ。
【請求項５】
前記メモリセル領域のレイアウト・パターンが、前記垂直方向に隣接するメモリセル領域間で１８０度回転され、前記水平方向に隣接するメモリセル領域間で垂直軸に対して鏡映されている、請求項１に記載の半導体集積回路メモリアレイ。
【請求項６】
複数個のメモリセル領域が互いに隣接して設けられている半導体集積回路メモリアレイであって、
前記メモリセル領域が、該メモリセル領域の高さの距離だけ離された第１の側部及び第４の側部と、前記メモリセル領域の幅の距離だけ離された第２の側部及び第３の側部とを有し、前記第１の側部及び前記第４の側部に沿った方向が水平方向であり、前記第２の側部及び前記第３の側部に沿った方向が垂直方向であり、
前記メモリセル領域が、
前記第１の側部に近接して設けられたコンタクト及び前記第４の側部上に設けられたコンタクトを有する双安定回路と、
前記第１の側部に近接して設けられた前記コンタクトに接続し、グランドに接続された第１の電力接続部であって、前記第１の側部から前記第１の側部に近接して設けられた前記コンタクトに接続するまで前記垂直方向に延び、前記第１の側部に近接して設けられた前記コンタクトから前記第２の側部まで前記水平方向に延びる前記第１の電力接続部と、
前記第４の側部上に設けられた前記コンタクトに接続し、電源に接続された第２の電力接続部であって、前記第３の側部から前記第４の側部上に設けられた前記コンタクトに接続するまで前記第４の側部上を前記水平方向に延びる前記第２の電力接続部とを備え、
前記双安定回路が、基板に設けられていて且つそれぞれソース、ドレイン及びゲートを有する複数個のトランジスタを有し、前記第１の電力接続部及び前記第２の電力接続部が、前記基板上に設けられた第１配線層に設けられている、半導体集積回路メモリアレイ。
【請求項７】
前記第１の側部に近接して設けられた前記コンタクトが前記第２の側部及び前記第３の側部の間に配置され、前記第４の側部上に設けられた前記コンタクトが前記第２の側部及び前記第３の側部の間に配置されている、請求項６に記載の半導体集積回路メモリアレイ。
【請求項８】
１つのメモリセル領域の前記第２の電力接続部が、該１つのメモリセル領域に対して前記垂直方向に沿って隣接する他のメモリセル領域の第２の電力接続部として共用されるように、前記１つのメモリセル領域及び前記他のメモリセル領域が配置されている、請求項６に記載の半導体集積回路メモリアレイ。
【請求項９】
前記双安定回路を形成するように前記複数個のトランジスタを接続する配線が、前記第１配線層に設けられている、請求項６に記載の半導体集積回路メモリアレイ。
【請求項１０】
前記メモリセル領域のレイアウト・パターンが、前記垂直方向に隣接するメモリセル領域間で１８０度回転され、前記水平方向に隣接するメモリセル領域間で垂直軸に対して鏡映されている、請求項６に記載の半導体集積回路メモリアレイ。
【請求項１１】
複数個のメモリセル領域が互いに隣接して設けられている半導体集積回路メモリアレイであって、
前記メモリセル領域が、該メモリセル領域の高さの距離だけ離された第１の側部及び第４の側部と、前記メモリセル領域の幅の距離だけ離された第２の側部及び第３の側部とを有し、前記第１の側部及び前記第４の側部に沿った方向が水平方向であり、前記第２の側部及び前記第３の側部に沿った方向が垂直方向であり、
前記メモリセル領域が、
前記第１の側部に近接して設けられたコンタクト及び前記第４の側部上に設けられたコンタクトを有する双安定回路と、
前記第１の側部に近接して設けられた前記コンタクトに接続し、グランドに接続された第１の電力接続部であって、前記第１の側部から前記第１の側部に近接して設けられた前記コンタクトに接続するまで前記垂直方向に延び、前記第１の側部に近接して設けられた前記コンタクトから前記第２の側部まで前記水平方向に延びる前記第１の電力接続部と、
前記第４の側部上に設けられた前記コンタクトに接続し、電源に接続された第２の電力接続部であって、前記第３の側部から前記第４の側部上に設けられた前記コンタクトに接続するまで前記第４の側部上を前記水平方向に延びる前記第２の電力接続部とを備え、
前記双安定回路が、基板に設けられていて且つそれぞれソース、ドレイン及びゲートを有する複数個のトランジスタを有し、前記第１の電力接続部及び前記第２の電力接続部が、前記基板上に設けられた第１配線層に設けられており、
前記第１配線層の上に設けられた第２配線層の導体に前記第２の電力接続部が接続されている、半導体集積回路メモリアレイ。
【請求項１２】
前記第１の側部に近接して設けられた前記コンタクトが前記第２の側部及び前記第３の側部の間に配置され、前記第４の側部上に設けられた前記コンタクトが前記第２の側部及び前記第３の側部の間に配置されている、請求項１１に記載の半導体集積回路メモリアレイ。
【請求項１３】
１つのメモリセル領域の前記第２の電力接続部が、該１つのメモリセル領域に対して前記垂直方向に沿って隣接する他のメモリセル領域の第２の電力接続部として共用されるように、前記１つのメモリセル領域及び前記他のメモリセル領域が配置されている、請求項１１に記載の半導体集積回路メモリアレイ。
【請求項１４】
前記双安定回路がビットラインに接続されており、該ビットラインが前記第２配線層の導体により形成されている、請求項１１に記載の半導体集積回路メモリアレイ。
【請求項１５】
前記双安定回路を形成するように前記複数個のトランジスタを接続する配線が、前記第１配線層に設けられている、請求項１１に記載の半導体集積回路メモリアレイ。
【請求項１６】
前記メモリセル領域のレイアウト・パターンが、前記垂直方向に隣接するメモリセル領域間で１８０度回転され、前記水平方向に隣接するメモリセル領域間で垂直軸に対して鏡映されている、請求項１１に記載の半導体集積回路メモリアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、半導体集積回路メモリアレイに関し、より具体的には、極めて高い集積密度で形成されたスタティック・ランダムアクセス・メモリに関する。
【０００２】
【従来の技術】
集積密度の増大は、集積回路の性能および機能性に利点を与え、および製造の経済性を増大させる。というのは、トランジスタのような電子素子のサイズの減小は、非常に多数の電子素子が、一定サイズのチップ上に形成できることを可能にする一方で、デバイス間の近接は、信号伝搬時間の減小を可能にするからである。集積回路メモリアレイに関して、集積密度の増大は、１個のチップあたり多くのデータの格納、および動作マージンの潜在的な改善を可能にする。したがって、減小した最小の構造のサイズ（以下、最小フィーチャサイズという）で、集積回路メモリを製造することについて、強い要求が存在する。
【０００３】
最小フィーチャサイズは、集積回路についてのデザインルールの極めて重要なパラメータである。最小フィーチャサイズは、リソグラフィで定められる構造（以下、フィーチャという）に対する最小の許容横断寸法のことであり（現在の技術では、トランジスタのゲート側壁のような構造が、サブ・リソグラフィック寸法で形成されることを可能にするが）、および配線のようなフィーチャ間の最小の許容間隔に相当する。一般に、導体はメタライゼーション層内にセグメントで形成されなければならず、他方、他の層は、介在絶縁層内のコンタクト・バイアを経てセグメントを接続するために用いられる。このような構造は、金属層と、金属層間のコンタクト位置との間の高精度位置合わせを要求する。したがって、位置合わせ公差を増大させるためには、あらゆる層内の導電セグメント間の大きな間隔と、実現し得る最終的な集積密度との間にトレードオフが存在する。したがって、導体間のスペースは、一般的に、製造歩留りを幾分低下させるとしても、最小フィーチャサイズに非常に近づけられる。
【０００４】
さらに、最小フィーチャサイズは、リソグラフィック解像度によって、必ず制限されるので、リソグラフィック・イメージのフィーチャは、特に最小フィーチャサイズが小さくなるにつれて、導体の端部を丸め、および短縮することによって、幾分劣化する。導体は接続位置（例えば、バイア）間に延びるので、導体端部の短縮または丸めは、接続構造に重なる導体の領域を減小させる。したがって、導体端部の寸法を増大させて、重なり領域が大きく減少しないように、リソグラフィック・イメージを調整しなければ、開回路を生じることがある。
【０００５】
このような調整は、近接効果補正（ｏｐｔｉｃａｌ  ｐｒｏｘｉｍｉｔｙ  ｃｏｒｒｅｃｔｉｏｎ：ＯＰＣ）アンカーと呼ばれ、少なくとも、リソグラフィック・レジストを露光するために用いられるイメージにおいて、導体間の距離を必ず減小させて、予定の間隔を、最終的な導体形状において実質的に修復する。ＯＰＣアンカーによって接続構造を越えて導体の長さを増大させることは、エクステンションと呼ばれ、および接続構造でのＯＰＣアンカーによって導体の幅を増大させることは、タブと呼ばれている。タブおよびエクステンションは、独立に、あるいは組合せて用いることができる。このようなアグレッシブな設計は、リソグラフィック・プロセス・ウィンドウを減小させ、製造歩留りを低下させる。
【０００６】
また、このようなアグレッシブな設計によるスペースは、他の接続部の経路設定の調整を必要とし、しばしば斜めに延びる接続部のセグメントを要求する。斜めセグメントは、リソグラフィックに露光することがかなり難しい。というのは、斜めセグメントは、作製すべき曲がった形状を要求し、一般に、チップ上の他のスペースが最適に使用されないことを意味している。斜め導体は、また、集積回路の他の素子への容量結合を制限するレイアウトの他の複雑さを暗示している。
【０００７】
スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）の回路レイアウトの他の複雑さは、セル内のアクティブ・デバイスに電力を供給する必要性である。なお、アクティブ・デバイスは、双安定回路を形成し、この双安定回路は、メモリセルと、このメモリセルへおよびメモリセルから記憶データを搬送し、セル選択を与える接続部とを備えている。現在の技術では、一般的に、選択されたビットライン対上に真および反転の論理状態でデータを与え、およびセル選択のために、選択されたビットライン対に直交する追加のワードラインを用いることが好ましい。また、電力供給（電源）ライン（ＶDD）および電力戻り経路（例えば、ＧＮＤ）を、設けなければならない。各セルへのこれら５本の接続部は、大きなアレイに対するデザイン・レイアウトを複雑にする。これは、アレイにわたる電圧降下を制限し、およびアレイのすべてのセルが常にほぼ同じ電圧を受取ることを保証するために、多数の行（または列）のメモリセルのための電源の供給ラインと戻りラインとの間に形成されなければならない接続部のためである。一般に、ミラー対でのメモリセルの配置は、これらの接続部を簡略化してきたが、満足すべき動作および動作マージンのためには、電源導体の多くのセグメントと、多数のＩ／Ｏピンとが要求される。
【０００８】
【発明が解決しようとする課題】
したがって、本発明の目的は、改善された製造歩留りで、改良された接続部カバレジ／オーバラップを有するメモリセル・レイアウトを提供することにある。
【０００９】
本発明の他の目的は、メモリセルのサイズが、製造歩留りをかなり低下させることなしに、デザインルールの最小フィーチャサイズを十分に利用することのできるメモリセル・アレイを提供することにある。
【００１０】
本発明のさらに他の目的は、チップへの内部接続部および外部接続部の数が減小したメモリセル・アレイを提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的および他の目的を達成するために、双安定回路と、メモリセルの第１の側部に接する第１の端部と、第１の側部に隣接するメモリセルの第２の側部に接する第２の端部とを有する、双安定回路への第１の電力接続部と、メモリセルの第３の側部に接する第１の端部と、メモリセル内のバイアで終端された第２の端部とを有する、双安定回路への第２の電力接続部とを備えるスタティック・メモリセルを提供する。
【００１２】
本発明の他の態様によれば、前記メモリアレイのメモリセルの隣接する行のメモリセル間で共用される蛇行電力接続部と、前記メモリアレイのメモリセルの隣接する列のメモリセル間で共用される他の電力接続部とを備えるメモリアレイを提供する。
【００１３】
【発明の実施の形態】
図１には、本発明によるメモリセル１０のアクティブ素子のレイアウト・パターンの平面図を示す。図１の記述および図３の記述は、例示であり、本発明とその特徴のある機能とを理解させるように構成され、本発明に関して従来技術であるとは認められない。図１に示すアクティブ素子レイアウトは、本発明を説明する図４に示されるレイアウトとほぼ同じであり、メモリセルまたはメモリアレイへの本発明の原理の適用は、アクティブ素子レイアウト設計の変更を必要としないが、一般的に、全メモリセル・サイズが小さくなることを可能にする。したがって、図３に対応するセルのアレイの例示の接続を示す図１，図３，図１４は、“関連技術”として示す。
【００１４】
図１において、基板１２上にＲＸと付された領域（例えば、領域１８）は、拡散領域であり、ＰＣと付された領域（例えば、領域２０）は、例えば、基板１２から絶縁された導体を形成するポリシリコン付着領域である。メモリセル全体の領域は、点線１４で示されている。このメモリセルは、ここでの説明のために、Ｐ形基板１２内のＮ形ウェル１６を用いるＣＭＯＳ技術に従って形成されるものとする。ポリシリコン付着領域ＰＣ／２０が拡散領域ＲＸ／１８に重なる領域（例えば２２）は、トランジスタを形成する。ＣＡと付された領域は、各トランジスタ２２のソース，ドレイン，またはゲートへのコンタクトである。ワードライン２４へのコンタクトは、ここでの説明のために、メモリセルの外側にあるものとする。
【００１５】
これらのコンタクトは、図３においてＭ１と付されている領域によって示される第１の金属層Ｍ１内の導体のパターンによって接続され、図２（図１のレイアウトに対応する）に概略的に示される双安定回路を形成する。双安定回路４０は、例えば、ＶDDとＧＮＤとの間に直列に接続されたトランジスタよりなる２個のＣＭＯＳ対を有している。ＶDDとＧＮＤは、５０に示すように交差接続されて、技術上周知のように、フリップフロップ回路を形成している。すなわち、一方のトランジスタ対の接続点３２と、他方のトランジスタ対のゲート接続部３４とを接続する共通ノードが存在する。ビットライン（ＢＬ）接続部３０上に選択的に配置されるデータ信号は、ワードラインＷＬ２４上の論理信号によって選択的にゲートされる。このようなメモリセル回路について多くの変形が知られているが、大半のメモリセル回路は、ある形態で交差接続部５０を共有していることを理解すべきである。同様にして、２ポートＳＲＡＭおよびスタティック・コンテント・アドレス可能メモリ（ｃｏｎｔｅｎｔ  ａｄｄｒｅｓｓａｂｌｅ  ｍｅｍｏｒｙ）は、特に本発明を適用できるこのような交差接続部を含む。本発明によって克服されるのは、高集積密度での製造に、大きな困難性を与えるこの交差接続部である。
【００１６】
特に、メタライゼーション領域５２，５４によって形成されるノードは、交差接続部５０を形成し、したがってあるメタライゼーション領域の一部を他のメタライゼーション領域の部分の間に介在させて、湾曲した、または曲がったラインを有さなければならない。この固有の強制は、メモリセルにわたって延びる導体およびスペースのパターン（例えば、Ｎウェル１６のエッジに沿って観察できる）を与える。これらメタライゼーション領域５２，５４の端部および曲がり部は、接続部３２，３４の位置によって定まる。なお、接続点は、コンタクトの抵抗の増大、最悪の場合として開回路を避けるために、完全に（またはできるだけ完全に近いように）覆わなければならない。これらメタライゼーション領域５２，５４の端部（および、より低度には、曲がり部のコーナー）は、前述したように、リソグラフィック・ツールの解像度限界に、領域の幅が近づくにつれて、丸めおよび短縮のリソグラフィック効果を受ける。
【００１７】
したがって、メタライゼーション領域５２，５４の端部による、接続点の適切なカバレジまたはオーバラップを与えるためには、近接補正（ＯＰＣ）アンカーを、リソグラフィック露光パターンに与えなければならない（５６にタブの形で、あるいは３４にエクステンションの形で）。ＯＰＣ５６は、一般に、パターンの端部の矩形拡大の形状をとるが、５８に示すように、斜め成形が、しばしば与えられる。図３から、ＯＰＣ５６の適用は、領域６０に臨界間隔を、および領域６２に効果のない斜め形状を含むアグレッシブなデバイス・パターニングが、イメージされるときに、導体５２と５４との間に、最小のフィーチャサイズ分離を与えることがわかる、。
【００１８】
最小フィーチャサイズが、リソグラフィック露光ツールの解像度限界に近づく場合に、スペースが完全にイメージされることを可能にするためには、最小のフィーチャサイズ分離が、リソグラフィック露光パターンに与えられなければならないことを理解すべきである。もちろん、このことは、形成された金属パターンの分離部が、前述した丸めおよび短縮効果の故に、最小フィーチャサイズよりかなり大きくなりそうであることを意味している。このことは、また、解像可能な最小のフィーチャサイズの可能性を十分に利用しない集積密度の限界を課している。
【００１９】
図４を参照して、本発明を説明する。簡便かつ明瞭にするため、メモリセル回路は、図２に示したものと同じであり、メモリセル回路のアクティブ素子のレイアウトは、図１のレイアウトに類似している。しかし、参照として、メモリセルの幅Ｗおよび高さＨは、本発明によってかなり小さくなっている。このレイアウト方向は、図５の文字“Ｆ”によって表わす。図３におけるように、図４に示されるメタライゼーション・パターンは、露光パターンに、および幾分ではあるがチップ上に形成されたメタライゼーション・パターンに相当していることを再び理解すべきである。
【００２０】
全体サイズ以外では、図４のパターンは、本発明に従い、接続部１５２，１５４のエクステンションＥによって、主に、図３のパターンとは異なっている。さらに、レイアウトの追加の領域およびフレキシビリティは、ビットライン接続部１３０において与えられる。これらの変形は、メモリセルを通じて、ほぼ直線のラインに沿って通るように、電源接続部が形成されている図３のパターンにおいては、達成することができない。このエクステンションＥは、タブの形のＯＰＣアンカーの必要性を回避する。というのは、接続部の端部で、または端部から生じる丸め効果および短縮効果は、接続点１３２を越えた領域に制限されるからである。したがって、大きなＯＰＣアンカー露光パターンの変形が必要なく、アグレッシブなレイアウト設計が不必要であるので、本発明は、増大した製造歩留りで、最小フィーチャサイズおよびリソグラフィック・ツールの解像度を十分に利用する小さなサイズで作製されるメモリセルを提供することがわかる。
【００２１】
しかし、図４に示される電力接続部は、メモリセル全体に延在せず、および図４のメモリセルは、簡単な鏡映対にレイアウトすることができないことに留意すべきである。これらのことは、既知のメモリセル・アレイにおいて都合が良いことはわかっている。換言すれば、鏡映対における電力接続部レイアウトおよび／またはメモリセル・アレイのレイアウトは、本発明によって与えられた増大した集積密度および／または製造歩留りおよびその逆への手法を、排除する。したがって、本発明の手法は、極めて反直観的であり、以下に詳細に説明する集積密度およびアレイ接続配線の両方において極めて大きな利点を有するメモリセル・レイアウトを与える。
【００２２】
本発明の方式と広く採用されている既知のレイアウト方式との間の対立は、図９〜図１２の形態シーケンスからよく理解することができる。図９は、ほぼ直線状にメモリセルを直接に通り抜ける電力接続部を有する図３のレイアウトにほぼ相当している。このことは、対称的に配置された臨界スペース領域６１，６２を形成する。これらスペース領域では、付随する小さなプロセス・ウィンドウと、解像可能な最小フィーチャサイズを十分に利用しない全体のセルサイズまたはフットプリントと、減少した製造歩留りとを有する、アグレッシブなレイアウト設計を、用いなければならない。しかし、電力接続部の従来のレイアウトが用いられないならば、図１０に示すように、領域６３，６４にスペースが設けられる。これらのスペースは、図１１に示すように、露光パターンが、交差接続部５０の端部で延びることを可能にし、ＯＰＣアンカーのタブパターンの必要性を避け、臨界スペース領域６１を取り除き、スペース６７を設けるようにする。次に、図１２に示すように、交差接続部の斜め領域６２を除去することによって、臨界スペース領域６２を取り除くことができる。
【００２３】
図６および図７において、メモリセルを横切るほぼ直線であり、およびその理由により、現在のプラクティスのように、セルの簡単な鏡映対として配列することができない電力接続部を与える方式に、本発明によるメモリセル・レイアウトは従わないことを、思い出すべきである。むしろ、本発明のレイアウトは、２つの電力接続部を与え、これらは、Ｍ１層内で蛇行し（蛇行導体の方向におけるメモリセル・ピッチにほぼ等しい曲がり部のピッチで）、およびＭ１層と他の層との間で蛇行し、そうでなければそれぞれ接続されている（導体の方向におけるメモリセル・ピッチにほぼ等しいバイア／接続ピッチで）。このことは、以下に説明するように、製造，設計，性能においてかなりの利点を有する。
【００２４】
図４のレイアウトは、非対称であり、レイアウトは図５の文字“Ｆ”によって表されることを、図４および図５から思い出すべきである。（文字“Ｆ”は、本発明に関して、重要ではなく、対称軸を有さず、非対象が視覚的に明らかであるアルファベットの最初の文字であるが故に、単に用いられている。）しかし、３つの他のレイアウトは、図４のパターンの鏡映によって生成し、いくつかの異なる軸に対して対称であるように、共にグループ化される。なお、軸に沿って、電力接続部，信号（例えば、ビットライン）接続部，および選択（例えば、ワードライン）接続部が、セル対セルにより完成することができる。
【００２５】
図４および図５から、文字“Ｆ”の開いた側すなわち右側が、ＧＮＤ接続部によってではなく、ＶDD接続部が達するメモリセルの側部に相当し、および文字“Ｆ”の上部は、メモリセルの次のような側部に相当している。すなわち、この側部の方へまたはこの側部から、ＧＮＤ接続部が、文字“Ｆ”の閉じた側すなわち左側からまたは左側へ曲がる。（それぞれのＶDDラインおよびＧＮＤラインのこれらの属性は、ＶDD接続部を曲げて、逆にすることができる。しかし、ＧＮＤラインを曲げるのが好ましい。というのは、そのようにするためには、ＧＮＤラインは、セル・レイアウトの端部から十分な距離に配置されているが、ＶDD接続部を曲げることは、メモリセル・レイアウトの全体サイズを増大させるからである。ワードラインＷＬは、文字“Ｆ”の閉じた側／左側に相当するメモリセルの側部と、文字“Ｆ”の開いた側／右側に相当するメモリセルの側部との間であって、文字“Ｆ”の上部にほぼ平行に、セルを通って延びている。
【００２６】
図６は、４つの異なる鏡映で、その４つの象限に、４回複製された図４のメモリセル・レイアウトを示す。これらのレイアウト鏡映の相対配列方向は、図７に示されている。図４および図５のレイアウト配列方向は、図６および図７の右下象限にそれぞれあることがわかる。しかし、図６および図７の４セルアレイ（および図８に関して以下に説明する８セルアレイ）は、より大きいアレイの任意部分であり、図示の４セルアレイについての以下の説明は、任意に大きくすることのできる全アレイ内の４セル，２×２サブアレイに同様に適用できることは、当業者にはわかるであろう。
【００２７】
図６の４セル・サブアレイのレイアウトは、Ｍ１層内のＧＮＤラインに、蛇行するが連続的な形状を与える。したがって、文字“Ｆ”の“上部”は、垂直方向に隣接するセル間で接触し（または対向し）、および垂直方向および水平方向に隣接する象限間で対向するように配置されている。換言すれば、レイアウト・パターンは、垂直方向に隣接するセル間で１８０゜回転され、水平方向に隣接するセル間の垂直軸に対して鏡映されている。したがって、グランド／ＧＮＤラインの曲がり部が、各メモリセル・レイアウトの中心にあるならば（当然に、拡散コンタクトに接触する）、蛇行ＧＮＤライン１６０を生成する。同様にして、ＶＤＤラインが、拡散接続部３８の重なりを越えてセル内で終端すると、ＶＤＤラインの端部領域は、水平方向および垂直方向に隣接するセル間に配置され、他の（例えば、第２，Ｍ２）配線レベルにおいて、容易に一緒に連結することができる。
【００２８】
図８は、図７の４セル・レイアウトのアレイが、水平軸iii −iii （または垂直軸）に対して、どのようにして好適に鏡映されて、図６および図７の４セル・サブアレイと同じセル対セル接続特性を有する８セル・サブアレイのレイアウトを形成するかを示している。このアレイは、水平軸および垂直軸に対し完全に対称であり、必要なだけ繰り返して（鏡映は、ステップアンドリピート繰り返し、およびその逆と同じパターンを生じる）、大きなサイズの繰り返し可能なサブアレイを生成する。これらサブアレイは、ステップアンドリピート・プロセスによって形成して、所望サイズのメモリセル・アレイを作製することができる。このようにしてメモリチップを形成するために用いることのできる比較的大きなサブアレイのこのような開発は、特に、増大した集積密度でセルサイズが小さくなるに従って、リソグラフィック露光ツールのスループットをかなり増大させることができる。
【００２９】
前述したことから、本発明は接続点の改善されたカバレジを与え、他方では、アグレッシブなレイアウト設計と、製造歩留りを低下させる最小フィーチャサイズの十分な利用を妨げる減少した製造プロセス・ウィンドウとを必要とするスペースの問題をかなり避けている。これらのスペースの問題を避けることができるので、メモリセルのレイアウトは、最小フィーチャサイズの基本ルールとリソグラフィック露光ツール解像度とを十分に用いて、高い製造歩留りで集積密度を最大にすることができる。
【００３０】
図１３は、任意の大きさの汎用メモリセル・アレイ２００を、模式的に示す平面図である。この図は、メモリアレイの配線に関して本発明のさらなる利点を理解するのに有用な番号付与配列を示すことを意図している。図７において、４つのメモリセルよりなる４つのサブアレイ７０（各々は、図６に示されるサブアレイである）が、任意番号の行および列に配列されたメモリセル・アレイの最端（例えば、コーナー）を示すように概略的に示されている。列は、左から右へ１〜ｎと番号付与され、下から上へ１〜ｍと番号付与されている。この番号付与方式は、以下の図１４〜図１７の説明に従う。
【００３１】
図１４は、図１に類似のレイアウトを有するメモリセルに対して用いることのできるようなメモリセルのサブアレイの従来のビットライン配線を示す。この場合、セルの各列に対するビットライン対は、電力供給のために用いられる配線層とは異なる配線層（例えば、Ｍ２）に、図示のように、垂直に延びている。上述したように、電力接続部８１，８３は、１つの配線レベル（例えば、Ｍ１）内を、図示のように、水平方向にセルを通り抜ける。この配線配列に対して、接続ラインの最小数は、ｎ個のビットライン対８５，ｍ本のＧＮＤライン，ｍ／２本のＶDDライン（ＶDDライン８３は、サブアレイ境界でサブアレイ間で共用できるので）である。必要ならば、冗長電力接続部を、設けることができる。
【００３２】
図１５は、ｍおよびｎの相対値に応じて、配線ラインの数を減少させることのできる他の配列を示している。この配列では、ＶDDラインはＭ１レベルでセルを水平方向に通り抜け、図１４の配列と同様に、サブアレイ境界でサブアレイ間で共用される。ＧＮＤ配線ライン９１は、各列のためのビットライン対８５間に、ビットラインと同じ層（例えば、Ｍ２）内を延びる。接続部の最小数は、ｎ個のビットライン対，ｎ本のＧＮＤライン，ｍ／２本のＶDDラインである。したがって、この配列は、ｍがｎよりも大きい場合にのみ、図１４の配列よりも大きな利点を与える。
【００３３】
次に、図１６を参照して、本発明による可能な配線配列を説明する。概略的に示したサブアレイは、図６に示したサブアレイに相当することがわかる。蛇行接続部１６０は、Ｍ１レベルの１本のＧＮＤラインが、上述したように、セルの２行間で共用されることを可能にする。図６のサブアレイのレイアウトは、１本のＶDD接続が、各行の２つの隣接セル間で共用される（および交互する行において隣接サブアレイにまで延びる）ことを可能にする。各行では、接続部１７０は、隣接セルに接する。これらのＶDD接続部１７０は、交互ビットライン対のビットライン間を延びる接続部１７２によって、上述したように、互いに連結される。したがって、図１６の配置に必要とされる電力接続部の数は、ｎ個のビットライン対（前に同じ），ｍ／２本のＧＮＤライン（図１４の本数の１／２），ｎ／２本のＶDDライン（ｎがｍより小さいと、図１５の本数より少ない）である。２つのみの配線層が含まれ、１つの配線層を、ビットラインに共通にすることができる。したがって、本発明は、特にＭ２配線層内の電力接続部の数をかなり減少させ、他方では、アレイの大きさにかかわらず、アレイのすべてのメモリセルに電力を供給することがわかる。
【００３４】
図１７には、冗長ＧＮＤ接続を含ませることによって、より好適な配線配列を示している。この配列は、次の点を除いて、図１６の配置と同じである。すなわち、冗長ＧＮＤ接続部１７４は、Ｍ２レベルの交互ビットライン対の間を延び、および冗長接続部１７６は、蛇行ＧＮＤ接続部１６０の曲がり部に形成されている。
【００３５】
この接続配列は、高レベルの冗長性を与えるだけでなく、かなりのノイズ遮へいを与えるグランド面メッシュを本質的に形成する。この配列は、ｎ個のビットライン対（前に同じ），（ｎ／２＋ｍ／２）本のＧＮＤライン（ｎがｍより小さいと、図１４の本数よりも少ない），ｎ／２本のＶDDライン（ｎがｍより小さいと、図１４の本数よりも少なく、冗長接続部が設けられている場合には、図１５に同じである）。換言すれば、図１７の配列は、Ｍ２配線レベルで必要とされる導体の数を増大させることなく、冗長グランド接続部と、メモリアレイに対するノイズ遮へいとを与える。必要ならば、追加の配線レベル、ＶDD接続に対して冗長性接続部を、設けることができる。しかし、図１５の配列におけるＶDD接続部またはＧＮＤ接続部のいずれかに対する冗長接続部のためには、他の配線レベルが必要とされることを、理解しなければならない。また、図１６および図１７は、最小数の接続部および最大の冗長性をそれぞれ有する配列を与えることを理解しなければならず、および両方の特徴を中程度に用いる他の配列は、上述の説明から当業者には明らかであろう。
【００３６】
前述したことから、本発明は、プロセス・ウィンドウおよび製造歩留りを減少させるアグレッシブなレイアウト設計を行うことなく、リソグラフィ・ツールを用いて展開することのできる最大解像度および最小フィーチャサイズの利用を可能にするメモリセルおよびサブアレイのレイアウトを提供することがわかる。メモリセルおよびサブアレイのレイアウトは、また、Ｍ２接続部の数を増大させることなく、電源配線または遮へいおよび冗長接続部の簡略化の追加の利点を与える。
【００３７】
本発明を、一実施例によって説明したが、当業者であれば、本発明の特許請求の範囲の趣旨および範囲内で変更できることがわかるであろう。
【００３８】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）スタティック・メモリセルであって、
双安定回路と、
前記メモリセルの第１の側部に接する第１の端部と、前記第１の側部に隣接する前記メモリセルの第２の側部に接する第２の端部とを有する、前記双安定回路への第１の電力接続部と、
前記メモリセルの第３の側部に接する第１の端部と、前記メモリセル内のバイアで終端された第２の端部とを有する、前記双安定回路への第２の電力接続部と、
を備えるスタティック・メモリセル。
（２）前記第２の電力接続部は、前記メモリセルの第４の側部に沿って配置されている、上記（１）に記載のスタティック・メモリセル。
（３）メモリアレイであって、
前記メモリアレイのメモリセルの隣接する行のメモリセル間で共用される蛇行電力接続部と、
前記メモリアレイのメモリセルの隣接する列のメモリセル間で共用される他の電力接続部と、
を備えるメモリアレイ。
（４）前記蛇行電力接続部は、１つの金属レベルにおいて連続している、上記（３）に記載のメモリアレイ。
（５）前記１つの金属レベルは、アクティブ・デバイスおよび絶縁層上の第１の金属レベルである、上記（４）に記載のメモリアレイ。
（６）前記蛇行電力接続部は、ＧＮＤ接続部である、上記（３）に記載のメモリアレイ。
（７）前記蛇行電力接続部は、ＧＮＤ接続部である、上記（５）に記載のメモリアレイ。
（８）前記他の電力接続部は、第２の金属レベルにおいて接続部を含んでいる、上記（３）に記載のメモリアレイ。
（９）前記第２の金属レベルは、前記メモリアレイのビットラインに共通である、上記（８）に記載のメモリアレイ。
（１０）前記メモリアレイは、ｍ行ｎ列に配列されたｍ×ｎ個のメモリセルを含む、上記（３）に記載のメモリアレイ。
（１１）ｍ／２本の前記蛇行接続部と、ｎ／２本の前記他の電力接続部とを含む、上記（１０）に記載のメモリアレイ。
（１２）前記蛇行接続部の間に、ｎ／２本の冗長接続部をさらに含む、上記（１１）に記載のメモリアレイ。
（１３）前記蛇行接続部および前記冗長接続部は、メッシュを形成する、上記（１２）に記載のメモリアレイ。
（１４）前記他の電力接続部は、ビットラインの交互対のビットライン間に、配置される、上記（９）に記載のメモリアレイ。
（１５）前記冗長接続部は、ビットラインの交互対のビットライン間に配置される、上記（１２）に記載のメモリアレイ。
（１６）前記他の電力接続部は、ビットラインの他の交互対のビットライン間に配置される、上記（１５）に記載のメモリアレイ。
（１７）前記メモリセルは、スタティック・ランダム・アクセス・メモリセルである、上記（３）に記載のメモリアレイ。
（１８）前記他の電力接続部は、第１の金属層にセグメントで形成され、および第２の金属層に、前記セグメントに直交する連続ラインで形成される、上記（３）に記載のメモリアレイ。
（１９）前記セグメントおよび前記連続ラインは、バイアによって接続される、上記（１８）に記載のメモリアレイ。
（２０）メモリセルのレイアウト・パターンは、垂直方向に隣接するセル間で１８０゜回転され、水平方向に隣接するセル間で、垂直軸に対して鏡映されている、上記（３）に記載のメモリアレイ。
【図面の簡単な説明】
【図１】本発明によるメモリセルのアクティブ素子の平面図である。
【図２】図１のアクティブ素子によって形成された回路を、対応するレイアウトで示す図である。
【図３】本発明の改良が行われる図１のメモリデバイス・アクティブ素子レイアウトについて、第１の金属（Ｍ１）層に形成された接続部の平面図である。
【図４】本発明のメモリセルの第１の金属層の平面図である。
【図５】図４の配列方向を簡単に表示する文字を示す図である。
【図６】４個のメモリセルのアレイの平面図である。
【図７】図６の４個のメモリセルの配列方向を示す図である。
【図８】８セル・アレイについての本発明による各メモリセル回路の配列方向を示す図である。
【図９】図３のメモリセルに対し、本発明の有用な効果を説明するための形態シーケンス図である。
【図１０】図３のメモリセルに対し、本発明の有用な効果を説明するための形態シーケンス図である。
【図１１】図３のメモリセルに対し、本発明の有用な効果を説明するための形態シーケンス図である。
【図１２】図３のメモリセルに対し、本発明の有用な効果を説明するための形態シーケンス図である。
【図１３】本発明の他の利点を説明するのに有用なメモリセル・アレイにおけるセルのサブアレイを示す図である。
【図１４】本発明を含まないメモリセル・サブアレイに対する従来の配線方法を示す図である。
【図１５】本発明を含まないメモリセル・サブアレイに対する従来の配線方法を示す図である。
【図１６】本発明によるメモリセルへの電力接続部の減小を説明するメモリセル・アレイのサブアレイ部分の平面図である。
【図１７】本発明によるメモリセルへの電力接続部の減小を説明するメモリセル・アレイのサブアレイ部分の平面図である。
【符号の説明】
１０  メモリセル
１２  基板
２４  ワードライン
３０  ビットライン接続部
４０  双安定回路
５０  交差接続部
５２，５４  メタライゼーション領域
７０  サブアレイ
１６０  蛇行ＧＮＤ接続部
１７０  冗長接続部
１７２  接続部
１７４  冗長ＧＮＤ接続部
１７６  冗長接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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