(57)【特許請求の範囲】
【請求項１】
信号処理を時分割に直列的に行う信号処理回路（２０〜２７）と、
前記信号処理回路からの処理データを格納するための第１及び第２のバンクを有するメモリ（３０Ａ）で構成され、
前記信号処理回路（２０〜２７）の処理データを、前記メモリ（３０Ａ）の第１及び第２のバンクに対して前記信号処理毎に交互に格納し、かつ、前記信号処理毎に前段の処理データを前記第１及び第２のバンクのいずれか一方から呼出しこの呼出された前段の処理データに基づいて前記信号処理を行うものであり、
外部信号に応じて、前記メモリのサイズを決定するメモリサイズ決定回路（５０）を有することを特徴とする無線通信機の信号処理装置。
【請求項２】
前記メモリサイズ決定回路（５０）は、
前記外部信号に応じて、処理パラメータの演算を行う外部パラメータ演算回路（５９）と、
前記外部パラメータ演算回路の演算結果により、前記第１及び第２のバンクのサイズを決めるバンクサイズ決定回路（６２）で構成されていることを特徴とする請求項１に記載の無線通信機の信号処理装置。
【請求項３】
前記外部パラメータ演算回路（５９）は、
前記信号処理回路（２０〜２７）のそれぞれの処理データ量を算出する処理データ量演算回路（５１〜５８）で構成されていることを特徴とする請求項２に記載の無線通信機の信号処理装置。
【請求項４】
前記バンクサイズ決定回路（６２）は、
前記信号処理回路で計算された各処理データのうち、偶数番目の最大データ量を、前記第１のバンクのサイズとする第１のサイズ算出手段（６０）と、
前記信号処理回路で計算された各処理データのうち、奇数番目の最大データ量を、前記第２のバンクのサイズとする第２のサイズ算出手段（６１）で構成されていることを特徴とする請求項２又は３に記載の無線通信機の信号処理装置。
【請求項５】
前記信号処理回路は、
前記信号処理を行うファンクションコア（２０ａ〜２７ａ）と、
前記ファンクションコアの入力データを前記メモリから読み出すための初期アドレスを求めるとともに、前記処理データを前記メモリに格納するための初期アドレスを求めるアドレス初期値決定回路（２０ｂ〜２７ｂ）と、
前記入力データの初期アドレスから、前記入力データを前記メモリから読み出すためのアドレスを、順次、計算するとともに、前記処理データを前記メモリに格納するためのアドレスを、順次、計算するアドレス生成回路（２０ｃ〜２７ｃ）と、
前記ファンクションコアの出力ビット幅を調整して前記処理データを生成するデータ生成回路（２０ｄ〜２７ｄ）で構成されたことを特徴とする請求項１〜４のいずれか１つに記載の無線通信機の信号処理装置。
【請求項６】
信号処理を時分割に直列的に行う信号処理回路（２０〜２７）と、
前記信号処理回路からの処理データを格納するための第１及び第２のバンクを有するメモリ（３０Ａ）で構成され、
前記信号処理回路（２０〜２７）の処理データを、前記メモリ（３０Ａ）の第１及び第２のバンクに対して前記信号処理毎に交互に格納し、かつ、前記信号処理毎に前段の処理データを前記第１及び第２のバンクのいずれか一方から呼出しこの呼出された前段の処理データに基づいて前記信号処理を行うものであり、
前記信号処理回路は、
前記信号処理を行うファンクションコア（２０ａ〜２７ａ）と、
前記ファンクションコアの入力データを前記メモリから読み出すための初期アドレスを求めるとともに、前記処理データを前記メモリに格納するための初期アドレスを求めるアドレス初期値決定回路（２０ｂ〜２７ｂ）と、
前記入力データの初期アドレスから、前記入力データを前記メモリから読み出すためのアドレスを、順次、計算するとともに、前記処理データを前記メモリに格納するためのアドレスを、順次、計算するアドレス生成回路（２０ｃ〜２７ｃ）と、
前記ファンクションコアの出力ビット幅を調整して前記処理データを生成するデータ生成回路（２０ｄ〜２７ｄ）で構成されたことを特徴とする無線通信機の信号処理装置。
【請求項７】
前記アドレス初期値決定回路（２０ｂ〜２７ｂ）は、
前記入力アドレスを読み出す初期アドレスを計算する入力アドレス初期値計算回路（２０ｅ〜２７ｅ）と、
前記処理データを格納する初期アドレスを計算する処理データアドレス初期値計算回路（２０ｆ〜２７ｆ）で構成されていることを特徴とする請求項５又は６に記載の無線通信機の信号処理装置。
【請求項８】
前記アドレス生成回路（２０ｃ〜２７ｃ）は、
前記入力データを読み出すアドレスを計算する入力データアドレス生成回路（２０ｇ〜２７ｇ）と、
前記処理データを格納するアドレスを計算する処理データアドレス生成回路（２０ｈ〜２７ｈ）と、
前記入力データ及び前記処理データいずれかの一方のアドレスを切り替えて出力するスイッチ（２０ｉ〜２７ｉ）で構成されていることを特徴とする請求項５〜７のいずれか１つに記載の無線通信機の信号処理装置。
【請求項９】
前記データ生成回路（２０ｄ〜２７ｄ）は、
前記ファンクションコア（２０ａ〜２７ａ）からのシリアルデータを前記メモリ（３０Ａ）へ書き込むためにパラレルデータに変換し、一方、前記メモリから読み出したパラレルデータを、前記ファンクションコアでシリアルデータに変換するための、シリアル／パラレル変換回路（２０ｊ〜２７ｊ）と、
前記シリアルからパラレルへの変換、またはパラレルからシリアルへの変換が終了した際、前記アドレス生成回路（２０ｃ〜２７ｃ）に対し、次のアドレスを示すように指示するタイミング生成回路（２０ｋ〜２７ｋ）で構成されていることを特徴とする請求項５又は６に記載の無線通信機の信号処理装置。
【請求項１０】
前記処理データを、前記メモリ（３０Ａ）の第１及び第２のバンクに対して交互に格納し、かつ、前記信号処理毎に前段の処理データを前記第１及び第２のバンクのいずれか一方から呼出すように前記信号処理回路の入出力を制御する入出力制御回路（４０Ａ）を有することを特徴とする請求項１〜９のいずれか１つに記載の無線通信機の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、無線通信機の信号処理装置に関する。
【０００２】
【従来の技術】
以下に、従来の３ＧＰＰ仕様のＷ−ＣＤＭＡにおける移動局（無線通信端末）の概略構成について図４に基づいて説明する。図４において、移動局は、マイク１は音声を音声信号に変換し、その音声信号がアンプ２で増幅されて、このアンプ２から出力された音声増幅信号がＡ−Ｄ変換器３によってデジタル信号に変換される。Ａ−Ｄ変換器３のデジタル信号が音声コーデック部４で符号化され、送信側チャネルコーデック部５は、音声コーデック部４から出力された符号化信号に基づいてエンコード処理を行う。
【０００３】
拡散変調部６は、誤り訂正処理後の符号化信号に応じて拡散変調処理を行って拡散変調信号Ｉ、Ｑを出力する。Ｄ−Ａ変換器７ａは、拡散変調信号Ｉをアナログ信号ＩAに変換し、Ｄ−Ａ変換器７ｂは、拡散変調信号Ｑをアナログ信号ＱAに変換する。直交変調器８は、アナログ信号ＩA、ＱAを直交変調し、その直交変調信号は、ディプレクサ９を通して送受信アンテナ１０から送信される。
【０００４】
また、送受信アンテナ１０は受信信号を受信し、その受信信号は、サーキュレータ９を通して直交復調器１１に入力される。直交復調器１１は、受信信号を直交復調して直交復調信号ＩB、ＱBを出力する。Ａ−Ｄ変換器１２ａは、直交復調信号ＩBをデジタル変換して直交復調信号ＩBDを出力し、Ａ−Ｄ変換器１２ｂは、直交復調信号ＱBをデジタル変換して直交復調信号ＱBDを出力する。ＲＡＫＥ復調部１３は、直交復調信号ＩBD、ＱBDに基づいてＲＡＫＥ復調して復調データを出力する。
【０００５】
受信側チャネルコーデック部１４は、ＲＡＫＥ復調部１３からの復調データに基づいてデコード処理を行う。音声コーデック部４は、受信側チャネルコーデック部１４によるデコード処理後の信号に基づいて復号処理して受信音声信号を出力する。Ａ−Ｄ変換器１５は、受信音声信号をアナログ変換してアナログ受信音声を出力し、このアナログ受信音声は、アンプ１６によって増幅されてスピーカ１７から出力される。ＣＰＵ１８は、各種演算処理を行う。
【０００６】
ここで、送信側チャネルコーデック部５について説明すると、送信側チャネルコーデック部５は、各ＴｒＣＨ（トランスポートチャネル）を有し、このＴｒＣＨ単位で、ターボエンコード、ビダビエンコード、ＣＲＣ付加などのエンコードを行って、ＰｈＣＨ（物理チャネル）に分割後、ＰｈＣＨ単位で２ｎｄインターリーブなどのエンコードを行う。
【０００７】
また、受信側チャネルコーデック部１４では、ＰｈＣＨ単位で、ＲＡＫＥ復調部１３からの復調データを受け、この復調データを受信側チャネルコーデック処理してＴｒＣＨ単位でデコーダデーダを音声コーデック部４に出力する。ここで、受信側チャネルコーデック処理について図５に基づいて説明する。図５において、２重線で囲んだ部分がＰｈＣＨ単位での処理を示し、鎖線で囲んだ部分がＴｒＣＨ単位での処理を示す。
【０００８】
先ず、ＰｈＣＨデマップとして、復調データをデータ信号と制御信号とに分割処理して、２ｎｄデインターリーブとして、データ信号（１ラジオフレーム分）のデインターリーブを行う。その後、ＰｈＣＨ結合として、デインターリーブされたＰｈＣＨを複合してＣＣＴｒＣＨを求め、ＣＣＴｒＣＨ分割：ＴｒＣＨ結合として、ＣＣＴｒＣＨを各ＴｒＣＨに分割する。
【０００９】
ここで、ＴｒＣＨは、連続するデータを各ラジオフレームに分割して送信されることがある。この場合、所望のラジオフレーム分のデータが揃ったとき、次の処理を行う。そのため、受信側チャネルコーデック部では、ＴｒＣＨ結合を行うために、所望のラジオフレーム分のデータが揃うまでメモリにデータを貯めておく必要がある。
【００１０】
次に、ＴｒＣＨ単位で１ｓｔデインターリーブを行って、この１ｓｔデインターリーブされたデータのＤＴＸ削除処理（余分なデータを削除する処理）を行う。その後、レートマッチングとして、ＴｒＣＨ単位で、ＤＴＸ削除処理後のデータの伝送レートを所望の伝送レートに変換し、この変換後のＴｒＣＨをＣＢ（コードブロック）単位に分割する。
【００１１】
次に、デコーダとして、ＴｒＣＨのデータをＣＢ単位でデコードして、ＣＢ結合としてデコードされたＣＢ単位のデータを結合する。ＴＢ分割として、当該結合されたＣＢ単位のデータをＴＢ（トランスポートブロック）毎に分割して、ＴＢ毎に分割されたデータのＣＲＣ（Cyclic Redundancy check）チェックを行う。その後、ＴｒＣＨ単位で、各ＴＢのデータとＣＲＣ結果とを音声コーデック部４に出力する。
【００１２】
【発明が解決しようとする課題】
ところで、本発明者等は、受信側チャネルコーデック部１４におけるＴｒＣＨ単位での信号処理を高速化するためにハードウェア構成で実現することにつき検討した。本発明者等の検討によれば、特開平９−１１６４４０号公報に示すように、ファンクション（信号処理を行う関数）毎にブロック回路（以下、ファンクションブロック回路という）を構成し、メモリにファンクションブロック回路数分のバンクを形成した信号処理装置を考えた。この信号処理装置の構成を図５、図６に示す。
【００１３】
信号処理装置は、図５に示すように、ファンクションブロック回路（信号処理回路）２０〜２７、メモリ３０、及び、バスコントロール回路４０を有する。ファンクションブロック回路２０〜２７は、１ｓｔデインターリーブ、ＤＴＸ削除、レートマッチング、ＣＢ分割、デコーダ、ＴＢ分割、及び、ＣＲＣチェックといった図５中（２重線で囲んだ部分）のＴｒＣＨ単位での信号処理をシリアル（直列的）に行う。メモリ３０には、ファンクションブロック回路２０〜２７のそれぞれの処理データを格納するバンク３０ａ〜３０ｈが形成されている。
【００１４】
このように、各ファンクションブロック回路毎に別々のバンクを有するようにメモリを構成すると、ファンクションブロック回路の数に応じてメモリサイズが大きくなるといった問題が生じる。
【００１５】
本発明は、上記点に鑑み、メモリサイズを小さくするようにした無線通信装置の信号処理装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、信号処理回路は時分割に処理が行われるため、ある信号処理回路の処理が完了すると、そこで使用したメモリのバンクを使用しないことにより、バンクの数が増加することに着目し、メモリを時分割で再利用することで、メモリのサイズを小さくすることを目的とする。
【００１７】
具体的には、請求項１に記載の発明では、信号処理を時分割に直列的に行う信号処理回路（２０〜２７）と、信号処理回路からの処理データを格納するための第１及び第２のバンクを有するメモリ（３０Ａ）で構成され、信号処理回路（２０〜２７）の処理データを、メモリ（３０Ａ）の第１及び第２のバンクに対して信号処理毎に交互に格納し、かつ、信号処理毎に前段の処理データを第１及び第２のバンクのいずれか一方から呼出しこの呼出された前段の処理データに基づいて信号処理を行うことを特徴とする。
【００１８】
このように、前記信号処理回路は、処理データを、メモリ（３０Ａ）の第１及び第２のバンクに対して交互に格納し、かつ、信号処理毎に前段の処理データを第１及び第２のバンクのいずれか一方から呼出しこの呼出された前段の処理データに基づいて信号処理を行う。従って、第１及び第２のバンクは、それぞれ、再利用されるため、第１及び第２のバンクといった２つのバンクだけでメモリを構成でき、メモリサイズを小さくできる。
【００１９】
また、メモリのサイズは、信号処理回路のそれぞれの信号処理に先立って決められることが必要である。そこで、請求項１に記載の発明のように、外部信号に応じて、メモリのサイズを決定するメモリサイズ決定回路（５０）を採用してもよい。
【００２０】
具体的には、請求項２に記載の発明のように、メモリサイズ決定回路（５０）は、外部信号に応じて、処理パラメータの演算を行う外部パラメータ演算回路（５９）と、外部パラメータ演算回路の演算結果により、第１及び第２のバンクのサイズを決めるバンクサイズ決定回路（６２）で構成できる。
【００２１】
さらに、請求項３に記載の発明のように、外部パラメータ演算回路（５９）は、信号処理回路（２０〜２７）のそれぞれの処理データ量を算出する処理データ量演算回路（５１〜５８）で構成できる。そして、請求項４に記載の発明のように、バンクサイズ決定回路（６２）は、信号処理回路で計算された各処理データのうち、偶数番目の最大データ量を、第１のバンクのサイズとする第１のサイズ算出手段（６０）と、信号処理回路で計算された各処理データのうち、奇数番目の最大データ量を、第２のバンクのサイズとする第２のサイズ算出手段（６１）で構成できる。
【００２２】
請求項５、６に記載の発明のように、信号処理回路は、信号処理を行うファンクションコア（２０ａ〜２７ａ）と、ファンクションコアの入力データをメモリから読み出すための初期アドレスを求めるとともに、処理データをメモリに格納するための初期アドレスを求めるアドレス初期値決定回路（２０ｂ〜２７ｂ）と、入力データの初期アドレスから、入力データをメモリから読み出すためのアドレスを、順次、計算するとともに、処理データをメモリに格納するためのアドレスを、順次、計算するアドレス生成回路（２０ｃ〜２７ｃ）と、ファンクションコアの出力ビット幅を調整して処理データを生成するデータ生成回路（２０ｄ〜２７ｄ）で構成してもよい。
【００２３】
請求項７に記載の発明のように、アドレス初期値決定回路（２０ａ〜２７ａ）は、入力アドレスを読み出す初期アドレスを計算する入力アドレス初期値計算回路（２０ｅ〜２７ｅ）と、処理データを格納する初期アドレスを計算する処理データアドレス初期値計算回路（２０ｆ〜２７ｆ）で構成してもよい。
【００２４】
請求項８に記載の発明のように、アドレス生成回路（２０ｃ〜２７ｃ）は、入力データを読み出すアドレスを計算する入力データアドレス生成回路（２０ｇ〜２７ｇ）と、処理データを格納するアドレスを計算する処理データアドレス生成回路（２０ｈ〜２７ｈ）と、入力データ及び処理データいずれかの一方のアドレスを切り替えて出力するスイッチ（２０ｉ〜２７ｉ）してもよい。
【００２５】
請求項９に記載の発明のように、データ生成回路（２０ｄ〜２７ｄ）は、ファンクションコア（２０ａ〜２７ａ）からのシリアルデータをメモリ（３０Ａ）へ書き込むためにパラレルデータに変換し、一方、メモリから読み出したパラレルデータを、ファンクションコアでシリアルデータに変換するための、シリアル／パラレル変換回路（２０ｊ〜２７ｊ）と、シリアルからパラレルへの変換、またはパラレルからシリアルへの変換が終了した際、アドレス生成回路（２０ｃ〜２７ｃ）に対し、次のアドレスを示すように指示するタイミング生成回路（２０ｋ〜２７ｋ）で構成してもよい。
【００２６】
なお、請求項１０に記載の発明のように、処理データを、メモリ（３０Ａ）の第１及び第２のバンクに対して交互に格納し、かつ信号処理毎に前段の処理データを第１及び第２のバンクのいずれか一方から呼出すように信号処理回路の入出力を制御する入出力制御回路（４０Ａ）を採用してもよい。
【００２７】
因みに、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００２８】
【発明の実施の形態】
図１、図２に、本発明に係るＷ−ＣＤＭＡの移動局の受信ＣＨコーデック部の一実施形態を示す。図１は、受信ＣＨコーデック部の概略構成を示すブロック図で、図２は、図１中のメモリサイズ決定回路、及び、ファンクションブロック回路の詳細な構成を示すブロック図である。
【００２９】
受信ＣＨコーデック部は、図１に示すように、ファンクションブロック回路２０〜２７、メモリ３０Ａ、バスコントロール回路４０Ａ、及び、メモリサイズ決定回路５０から構成されている。また、図２に示すように、ファンクションブロック回路２０〜２７は、それぞれ、直列的に信号処理を行う。
【００３０】
ファンクションブロック回路２０〜２７は、それぞれ、ファンクションコア２０ａ〜２７ａ、アドレス初期値決定回路２０ｂ〜２７ｂ、アドレス生成回路２０ｃ〜２７ｃ、及び、データ生成回路２０ｄ〜２７ｄから構成されている。
【００３１】
図２に示すファンクションコア２０ａ〜２７ａは、前段のファンクションブロック回路からのファンクション終了信号を受け、前段のファンクションブロック回路の処理データをメモリ３０Ａから読み出して、この読み出した処理データを入力データとして用いて信号処理を行う。但し、ファンクションコア２０ａ〜２７ａは、信号処理に先だって、後述するメモリサイズ決定回路５０からの上記入力データの容量（Ｂ）（以下、入力データ量という）を受ける。これにより、ファンクションコア２０ａ〜２７ａは、メモリ３０Ａから読み出す必要のある入力データ量（Ｂ）が通知され得る。
【００３２】
アドレス初期値決定回路２０ｂ〜２７ｂは、メモリサイズ決定回路５０から偶数側最大処理データ量、及び、奇数側最大処理データ量を受ける。ここで、奇数側最大処理データ量がメモリ３０Ａの第２のバンク（３２）のサイズを示し、偶数側最大処理データ量がメモリ３０Ａの第１のバンク（３１）のサイズを示す。
【００３３】
アドレス初期値決定回路２０ｂ〜２７ｂは、図３に示すように、入力側アドレス初期値決定回路２０ｅ〜２７ｅ、及び、出力側アドレス初期値決定回路２０ｆ〜２７ｆを有する。アドレス生成回路２０ｃ〜２７ｃは、入力アドレス生成回路２０ｇ〜２７ｇ、出力アドレス生成回路２０ｈ〜２７ｈ、及び、ＳＷ２０ｉ〜２７ｉを有する。データ生成回路２０ｄ〜２７ｄは、シリアル／パラレル変換回路２０ｊ〜２７ｊ、及び、タイミング制御回路２０ｋ〜２７ｋを有する。但し、図３では、アドレス初期値決定回路２０の構成だけ示す。
【００３４】
入力側アドレス初期値決定回路２０ｅ〜２７ｅは、偶数側最大処理データ量、及び、奇数側最大処理データ量を用いて、ファンクションコア２０ａ〜２７ａが、メモリ３０Ａから入力データを読み込む初期アドレスを計算する。出力側アドレス初期値決定回路２０ｆ〜２７ｆは、偶数側最大処理データと量と奇数側最大処理データ量を用いてメモリ３０Ａからファンクションコア２０ａ〜２７ａが処理データの格納する初期アドレスを計算する。
【００３５】
アドレス生成回路２０ｃ〜２７ｃは、アドレス初期値決定回路２０ｂ〜２７ｂから入力データの初期アドレスと、出力データの初期アドレスを受け、データ生成回路２０ｄ〜２７ｄのタイミング生成回路２０ｋ〜２７ｋからタイミング指示を受ける。入力データのアドレス初期値と出力データのアドレス初期値とから、入力アドレス生成回路２０ｇ〜２７ｇが入力アドレスを計算し、出力アドレス生成回路２０ｈ〜２７ｈが出力アドレスを計算する。また、Ｒ／Ｗ信号により、入出力をＳＷ２０ｉ〜２７ｉで切り替える。
【００３６】
データ生成回路２０ｄ〜２７ｄは、シリアル／パラレル変換回路２０ｊ〜２７ｊにおいて、ファンクションコア２０ａ〜２７ａからシリアルな処理データをパラレルに変換し、メモリ（３０Ａ）に出力する一方、メモリ（３０Ａ）からのパラレルデータをシリアルに変換し、ファンクションコア２０ａ〜２７ａに対し出力する。また、シリアルからパラレル変換、または、パラレルからシリアルへの変換が完了すると、タイミング生成回路２０ｋ〜２７ｋが、アドレス生成回路２０ｃ〜２７ｃに対し、次のアドレスを示すように指示する。
【００３７】
また、メモリ３０Ａは、バンク３１、３２といった２つのバンクから構成されて、バンク３１、３２は、ファンクションブロック回路２０〜２７の処理データを格納する。
【００３８】
具体的には、ファンクションブロック回路２０は、メモリ３０Ａのバンク３１から入力データを読み出してその入力データの１ｓｔデインターリーブを行ってその出力結果をメモリ３０Ａのバンク３２に書き込む。ファンクションブロック回路２１は、ファンクションブロック回路２０の出力結果を入力データとしてメモリ３０Ａのバンク３２から読み出し、その入力データのうちＤＴＸを削除してその出力結果をメモリ３０Ａのバンク３１に書き込む。ファンクションブロック回路２２は、ファンクションブロック回路２１の出力結果を入力データとしてメモリ３０Ａのバンク３１から読み出しその入力データのレートマッチングを行ってその出力結果をメモリ３０Ａのバンク３２に書き込む。
【００３９】
このように、メモリ３０Ａのバンク３１、３２には、交互に、出力結果が書き込まれることで、メモリ３０Ａのバンク３１、３２が再利用される。なお、ファンクションブロック回路２０〜２７がそれぞれシリアルに動作するため、メモリ３０Ａのバンク３１、３２において、必要な処理データに対して他の処理データが上書きされることはない。
【００４０】
また、メモリサイズ決定回路５０は、図２に示すように、処理データ量演算回路５１〜５８、バンクサイズ決定回路６２から構成されており、バンクサイズ決定回路６２は、偶数側最大値決定回路６０、及び、奇数側最大値決定回路６１から構成されている。処理データ量演算回路５１〜５８は、外部からトリガー信号（外部信号）を受けて、それぞれ対応するファンクションコア２０ａ〜２７ａの入力データ量から処理データ量を計算する。なお、処理データ量演算回路５１〜５８は、外部演算パラメータ演算回路５９を構成する。
【００４１】
但し、処理データ量は、ファンクションコア２０ａ〜２７ａの処理結果のデータ量を示す。例えば、処理データ量演算回路５１は、ファンクションブロック回路２０の入力データ量から処理データ量を計算して、処理データ量演算回路５２は、ファンクションブロック回路２１の入力データ量から処理データ量を計算する。
【００４２】
また、ファンクションブロック回路２０〜２７の処理データ量は、ＣＨコーデックのパラメータ（例えば、受信信号の内容変化、コーディングの種類等）によって変わる。そこで、処理データ量演算回路５１〜５８は、トリガー信号によって、外部から上記パラメータの変化及びその変化内容を受ける。例えば、音声データを受信している状態で、その音声データに加えて画像データを受信したとき、その旨を示す信号が、トリガー信号として採用される。
【００４３】
偶数側最大値決定回路６０は、処理データ量演算回路５２、５４、５６、５８の各処理データ量（処理データのデータ量）のうち最大値（偶数番目最大データ量）を計算してその最大値を偶数側最大処理データ量として出力する。これにより、偶数側最大値決定回路６０は、偶数番目ファンクションブロック回路２１、２３、２５、２７の処理データ量のうち最大値を偶数側最大処理データ量として出力する。
【００４４】
奇数側最大値決定回路６１は、処理データ量演算回路５１、５３、５５、５７の各処理データ量（処理データのデータ量）のうち最大値（奇数番目最大データ量）を計算してその最大値を奇数側最大処理データ量として出力する。これにより、奇数側最大値決定回路６１は、奇数番目ファンクションブロック回路２０、２２、２４、２６の処理データ量のうち最大値を奇数側最大処理データ量として出力する。
【００４５】
なお、すべてのパラメータの最大のデータ量をあらかじめ確保することも可能であるが、マージンが大きいため、毎回パラメータの変化の毎に、各ブロックの処理データ量を計算してその中の最大のデータ量分をバンクとして確保するほうがメモリの使用効率がよい。
【００４６】
次に、図１、図２を用いて本実施形態の動作説明を行う。ＣＣＴｒＣＨを各ＴｒＣＨに分割する処理（図４参照）が完了する時点以前までに、メモリサイズ決定回路５０の処理が行われる。メモリサイズ決定回路５０において、処理データ量演算回路５１〜５８は、トリガー信号を受け、ファンクションブロック回路２０〜２７の処理データ量を計算する。
【００４７】
ここで、偶数側最大値決定回路６０は、処理データ量演算回路５２、５４、５６、５８からの各処理データ量に基づいて偶数側最大処理データ量を計算して出力する。これにより、偶数側最大処理データ量として、メモリ３０Ａのバンク３１のサイズが計算される。また、奇数側最大値決定回路６１は、処理データ量演算回路５１、５３、５５、５７からの各処理データ量に基づいて奇数側最大処理データ量を計算して出力する。これにより、奇数側最大処理データ量として、メモリ３０Ａのバンク３２のサイズが計算される。
【００４８】
メモリ３０Ａのバンク（３１、３２）のサイズが決定されると、前処理｛ＣＣＴＲＣＨを各ＴｒＣＨに分割する処理｝が終了してその処理データがメモリ３０Ａの第１バンク３１に格納されると、最初のファンクションブロック回路２０に処理終了信号が送られて、ファンクションブロック回路２０の処理が開始される。メモリ３０Ａの第１のバンク３１から入力データの読み込みを開始し、ファンクションブロック回路２０の処理である１ｓｔインターリーブ処理を施し、その処理データをメモリ３０Ａの第２のバンク３２に書き込む。
【００４９】
このファンクションブロック回路２０の詳細の動作を次に示す。まず、ファンクションコア２０ａで処理する入力データをメモリ３０Ａの第１バンク３１から読み込む場合を説明する。
【００５０】
アドレス初期値決定回路２０ｂでは、メモリサイズ決定回路５０の偶数側最大値決定回路６０と奇数側最大値決定回路６１からの偶数側最大処理データ量、奇数側最大処理データ量を受け、入力データアドレス初期値決定回路２０ｅが、入力アドレスを読み込む初期アドレスを出力する。
【００５１】
同時にファンクションコア２０ａが、メモリ３０Ａとバスコントロール回路４０Ａに対し、読み込み指示（Ｒ）信号を出力し、ファンクションブロック回路２０が読み出し動作できるようにバスを制御する。次に、アドレス生成回路２０ｃは、ＳＷ２０ｉを入力側に倒し、入力アドレス生成回路２０ｇから入力データを読み込む初期アドレスを出力する。
【００５２】
同時に、データ生成回路２０ｄは、メモリ３０Ａの第１バンク３１からパラレルデータを読み出しシリアル／パラレル変換回路２０ｊでパラレルデータをシリアルデータに変換し、ファンクションコア２０ａに出力する。また、パラレルからシリアルへの変換が完了すると、次のデータを読み込むために、タイミング制御回路２０ｋが次のアドレスを出力するようにアドレス生成回路２０ｃに信号を出力することで、入力アドレス生成回路２０ｇは、入力アドレスをインクリメントし、次のアドレスへ移る。これを入力データ量分だけ繰り返し行うことで入力データを順次ファンクションコア２０ａに入力することができる。
【００５３】
逆にファンクションコア２０ａで処理を完了したデータをメモリ３０Ａの第２のバンク３２へ書き込む場合を説明する。
【００５４】
アドレス初期値決定回路２０ｂでは、メモリサイズ決定回路５０の偶数側最大値決定回路と奇数側最大値決定回路６０から偶数側最大処理データ量、奇数側最大処理データを受け、出力データアドレス初期値決定回路２０ｆが、処理データを書き込む初期アドレスを出力する。同時に、ファンクションコア２０ａがメモリ３０Ａとバスコントロール回路４０Ａに対し、書き込み指示（Ｗ）信号を出力し、ファンクションブロック回路２０が書き込み動作できるようにバスを制御する。
【００５５】
次に、アドレス生成回路２０ｃは、ＳＷ２０ｊを出力側に倒し、出力アドレス生成回路２０ｈから出力データを書き込む初期アドレスを出力する。同時にデータ生成回路２０ｄは、ファンクションコア２０ａからの処理データ（シリアルデータ）を、シリアル／パラレル変換回路２０ｊでシリアルからパラレルに変換し、メモリ３０Ａの第２のバンク３２に出力する。また、シリアルからパラレルへの変換が完了すると、次のデータを書き込むためにタイミング制御回路２０ｋが次のアドレスを出力するようにアドレス生成回路２０ｃに信号を出力することで、出力アドレス生成回路２０ｈは、出力アドレスをインクリメントし、次のアドレスへ移る。
【００５６】
これを処理データ量分だけ繰り返し行うことで処理データを順次第２のバンク３２に格納することが出来る。処理データの格納を完了すると、ファンクションブロック回路２１に対して出力する。以上がファンクションブロック回路２０の詳細な動作である。
【００５７】
次にファンクションブロック回路２０の処理である１ｓｔインターリーブの処理が完了すると、ファンクションブロック回路２１の処理であるＤＴＸの削除処理が開始される。まず、メモリ３０Ａの第２のバンク３２から入力データの読み込みを開始し、ファンクションブロック回路２１の処理であるＤＴＸの削除処理を施して、その処理データをメモリ３０Ａの第１のバンク３１に書き込む。
【００５８】
このファンクションブロック回路２１の詳細な動作を次に示す。
【００５９】
まず、ファンクションコア２１ａで処理する入力データをメモリ３０Ａの第２のバンク３２から読み込む場合を説明する。アドレス初期値決定回路２１ｂでは、メモリサイズ決定回路５０の偶数側最大値決定回路６０と奇数側最大値決定回路６１からの偶数側処理データ量、奇数側最大処理データ量を受け、入力データアドレス初期値決定回路２１ｅが、入力データを読み込む初期アドレスを出力する。
【００６０】
同時にファンクションコア２１ａが、メモリ３０Ａとバスコントロール回路４０Ａに対し、読み込み指示（Ｒ）信号を出し、ファンクションブロック回路２１が読み出し動作出来るようにバスを制御する。次に、アドレス生成回路２１ｃは、ＳＷ２１ｉを入力側に倒し、入力アドレス生成回路２１ｇから入力データを読み込み初期アドレスを出力する。
【００６１】
同時にデータ生成回路２１ｄは、メモリ３０Ａの第２のバンク３２からパラレルデータを読み出しシリアル／パラレル変換回路２１ｊでパラレルデータをシリアルデータに変換し、ファンクションコア２１ａに出力する。また、パラレルからシリアルへの変換が完了すると、次のデータを読み込むために、タイミング制御回路２１ｋが、次のアドレスを出力するようにアドレス生成回路２１ｃに信号を出すことで、入力アドレス生成回路２１ｇは、入力アドレスをインクリメントし、次のアドレスへ移る。これを入力データ量分繰り返し行うことで入力データを順次ファンクションコア２１ａに入力することができる。
【００６２】
逆に、ファンクションコア２１ａで処理を完了したデータをメモリ３０Ａの第１のバンク３１へ書き込む場合を説明する。アドレス初期値決定回路２１ｂでは、メモリサイズ決定回路５０の偶数側最大値決定回路６０と奇数側最大値決定回路からの偶数側最大処理データ量、奇数側最大処理データ量を受け、出力データアドレス初期値決定回路２１ｆが、処理データを書き込む初期アドレスを出力する。同時にファンクションコア２１ａが、メモリ３０Ａとバスコントロール回路４０Ａに対し、書き込み指示（Ｒ）信号を出し、ファンクションブロック回路２１が書き込む動作出来るようにバスを制御する。
【００６３】
次に、アドレス生成回路２１は、ＳＷ２１Ｉを出力側に倒し、出力アドレス生成回路２１ｈから出力データを書き込む初期アドレスを出力する。同時にデータ生成回路２１ｄは、ファンクションコア２１ａからの処理データ（シリアルデータ）を、シリアル／パラレル変換回路２１ｊでシリアルからパラレルに変換し、メモリ３０Ａの第１のバンク３１に出力する。また、シリアルからパラレルへの変換が完了すると次のデータを書き込むために、タイミング制御回路２１ｋが、次のアドレスを出力するようにアドレス生成回路２１ｃに信号を出すことで、出力アドレス生成回路２１ｈをインクリメントし、次のアドレスへ移る。これを処理データ分繰り返し行うことで処理データを順次メモリ３０Ａの第１バンク３１に格納することが出来る。処理データの格納を完了すると、ファンクション処理完了信号を次のファンクションブロック回路２２に対して出力する。以上がファンクションブロック回路２１の詳細な動作である。
【００６４】
以降、同様に、レートマッチング、ＣＢ分割、デコーダ、ＴＢ分割、及び、ＣＲＣチェックといった信号処理が時分割で行われる。
【００６５】
以下、本実施形態の特徴を述べる。ＩＳ−９５に比べ、３ＧＰＰの仕様は複雑で、ファンクションブロック回路（ファンクションブロック）の数も多くなっている。このため、図２に示すように、各ファンクションブロック毎に別々のバンクでメモリで構成すると、ファンクションブロックの数分メモリが大きくなるといった問題が発生する。そのため、このメモリ量を削減することを要求されている。特に、移動局の場合、小型化を要求されるため、特に問題である。
【００６６】
そこで、本実施形態では、メモリ３０Ａが、バンク３１、３２といった２つのバンクから構成されて、バンク３１、３２には、交互に、上述の如く、ファンクションブロック回路２０〜２７の処理データが書き込まれる。すなわち、本実施形態では、バンク３１、３２が再利用され得るため、バンク３１、３２といった２つだけのバンクでメモリを構成できる。従って、各ファンクションブロック毎に別々のバンクでメモリで構成する場合に比べて、メモリ３０Ａのサイズを小さくできる。
【００６７】
例えば、ファンクションブロック回路２０〜２７といった８個のファンクションブロック回路が採用されて、ファンクションブロック回路２０〜２８の処理データ量が同じであると考えると、メモリ３０Ａは、図５に示すメモリ３０のサイズに対して２／８のサイズになる。これは、ファンクションブロック回路の数や、処理データ量によって効果は異なる。
【００６８】
なお、上記実施形態では、Ｗ−ＣＤＭＡの移動局の受信ＣＨコーデック部のメモリ３０Ａのサイズを削減する例について説明したが、これに限らず、移動局の送信ＣＨコーデック部のメモリサイズを削減するようにしてもよく、さらには、基地局の受信ＣＨコーデック部、或いは、基地局の送信ＣＨコーデック部に本発明を適用してもよい。
【図面の簡単な説明】
【図１】本発明に係る一実施形態である移動局の受信ＣＨコーデック部の構成を示すブロック図である。
【図２】図１中のメモリ決定回路及びファンクションブロック回路の詳細な構成を示すブロック図である。
【図３】図２中のファンクションブロック回路の詳細な構成を示すブロック図である。
【図４】Ｗ−ＣＤＭＡの移動局の概略構成を示すブロック図である。
【図５】図３中の受信ＣＨコーデック部の概略構成を示すブロック図である。
【図６】図４中の受信ＣＨコーデック部のうちＴｒＣＨ単位での信号処理を示すブロック図である。
【符号の説明】
２０、２１…ファンクションブロック回路、
３０Ａ…メモリ、３１、３２…バンク、５０…メモリサイズ決定回路、
６０…偶数側最大値決定回路、６１…奇数側最大値決定回路。
【図１】
0004378885.tif 000002
【図２】
0004378885.tif 000003
【図３】
0004378885.tif 000004
【図４】
0004378885.tif 000005
【図５】
0004378885.tif 000006
【図６】
0004378885.tif 000007