(57)【特許請求の範囲】
【請求項１】
入力端子間に入力される入力信号に応じて光の照射を行う発光素子と、前記光の照射に応じて電力を発生させる光起電力素子と、ＳＯＩ基板の表面に形成していて、前記電力に応じて出力端子間のオンオフをする出力用ＭＯＳＦＥＴを備えてなる半導体リレーであって、前記ＳＯＩ基板の前記表面に出力用ＭＯＳＦＥＴと共に入力端子又は出力端子となるはんだボールを形成すると共に、このＳＯＩ基板の裏面に、底面が平坦であって該底面とその周縁部との間が斜面である掘り込み部を形成し、この掘り込み部の前記底面に発光素子を搭載し、且つこの発光素子と光起電力素子が対向するように、光起電力素子を形成しているチップを、前記周縁部に配した導電性のバンプを介して前記ＳＯＩ基板に装着していて、さらに、前記掘り込み部の斜面に形成された裏面配線及び前記ＳＯＩ基板を貫通する貫通配線を含む導電部材により、発光素子と入力端子の電気的接続及び光起電力素子と出力用ＭＯＳＦＥＴとの電気的接続を行っていることを特徴とする半導体リレー。
【請求項２】
発光素子の電極を、前記チップの光起電力素子を形成している面に形成した配線に導電性のバンプを介して接続していることを特徴とする請求項１記載の半導体リレー。
【請求項３】
発光素子と光起電力素子とが対向する空間に透光性を有するカップリング部材を充填すると共に、前記ＳＯＩ基板と前記チップとの接合面に配している導電性のバンプ間の隙間を不透明な封止材で封止していることを特徴とする請求項１又は請求項２記載の半導体リレー。
【請求項４】
入力端子間に入力される入力信号に応じて光の照射を行う発光素子と、前記光の照射に応じて電力を発生させる光起電力素子と、ＳＯＩ基板の表面に形成していて、前記電力に応じて出力端子間のオンオフをする出力用ＭＯＳＦＥＴを備えてなる半導体リレーであって、前記ＳＯＩ基板の出力用ＭＯＳＦＥＴ形成面を、表面に配線パターンが形成され、裏面に表面の配線パターンと接続していて、入力端子又は出力端子となるはんだボールが形成されている回路板の該表面にフリップチップボンディングで実装すると共に、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板の裏面に、底面が平坦であって該底面とその周縁部との間が斜面である掘り込み部を形成し、この掘り込み部の前記底面に発光素子を搭載し、且つこの発光素子と光起電力素子が対向するように、光起電力素子を形成しているチップを、前記周縁部に配した導電性のバンプを介して前記ＳＯＩ基板に装着していて、さらに前記ＳＯＩ基板の裏面側と、前記回路板の表面側とを前記掘り込み部の斜面に形成された裏面配線及びワイヤにより電気的に接続していて、発光素子と入力端子の電気的接続及び光起電力素子と出力用ＭＯＳＦＥＴとの電気的接続を、前記裏面配線及びワイヤを含む導電部材で行っていることを特徴とする半導体リレー。
【請求項５】
発光素子と光起電力素子とが対向する空間に透光性を有するカップリング部材を充填すると共に、回路板の表面側を不透明な封止材で覆うように封止していることを特徴とする請求項４記載の半導体リレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的アイソレーションに優れた光結合型の半導体リレーに関するものである。
【０００２】
【従来の技術】
従来より、電気的アイソレーションに優れた光結合型の半導体リレーが、種々の用途に採用されていて、例えば、図５に示す回路例の半導体リレーが知られている。図５に示す回路例の動作原理を説明する。この例では、リレー入力端子７、７’間に発光ダイオードアレイよりなる発光素子１が接続されている。そして、発光素子１に光結合された光起電力ダイオードアレイよりなる光起電力素子２が光学的に接続されている。光起電力素子２のアノードは、Ｎチャンネル型のエンハンスメントモードの出力用ＭＯＳＦＥＴ４のゲートに接続されている。また、光起電力素子２のカソードは抵抗器３を介して出力用ＭＯＳＦＥＴ４のソースに接続されている。出力用ＭＯＳＦＥＴ４のゲートはＮチャンネル型のデプレッションモードの駆動用ＭＯＳＦＥＴ５のドレインに接続され、出力用ＭＯＳＦＥＴ４のソースは、この駆動用ＭＯＳＦＥＴ５のソースに接続されている。駆動用ＭＯＳＦＥＴ５のゲートは、光起電力素子２のカソードに接続されている。
【０００３】
リレー入力端子７、７’間に入力電流（入力信号）が流れると、発光素子１が光信号を発生する。この光信号を受けて光起電力素子２に起電力が生じ、電流を発生する。この電流は常時オン状態にある駆動用ＭＯＳＦＥＴ５を介して、抵抗器３に流れる。抵抗器３で発生する電圧が、駆動用ＭＯＳＦＥＴ５のスレッショルド電圧を越えると、駆動用ＭＯＳＦＥＴ５がオフする。これによって、光起電力素子２からの電流は、出力用ＭＯＳＦＥＴ４のゲート・ソース間を充電し、その充電電圧が出力用ＭＯＳＦＥＴ４のスレッショルド電圧を越えると、出力用ＭＯＳＦＥＴ４がオン状態となり、リレー出力端子８、８’間が導通する。その後は、駆動用ＭＯＳＦＥＴ５のドレイン・ソース間を介して僅かな電流が抵抗器３に流れ、抵抗器３に生じるバイアス電圧によって、駆動用ＭＯＳＦＥＴ５が高インピーダンス状態に保持されるようになっている。
【０００４】
リレー入力端子７、７’間の電流が遮断されて、発光素子１から光信号がなくなると、光起電力素子２からの電流がなくなる。このため、駆動用ＭＯＳＦＥＴ５のゲート・ソース間電圧が下がり、駆動用ＭＯＳＦＥＴ５がオン状態となって、出力用ＭＯＳＦＥＴ４のゲート・ソース間容量に蓄積されていた電荷が駆動用ＭＯＳＦＥＴ５を通って急速に放電される。これによって、出力用ＭＯＳＦＥＴ４はオフ状態となり、リレー出力端子８、８’間が遮断される。
【０００５】
この図５に示す回路例では、出力用ＭＯＳＦＥＴ４がオンされている定常状態においては、駆動用ＭＯＳＦＥＴ５を介して流れる電流が小さくても、抵抗器３の値を上げれば、駆動用ＭＯＳＦＥＴ５をオフ状態に保持するのに十分なバイアス電圧を得ることができる。
【０００６】
上述した回路構成の半導体リレーの従来例を図６に示す。この図６では、パッケージ１０は表面実装型であるＳＯパッケージであって、２枚のリードフレーム２１、２２に部品を実装している。リードフレーム２１に出力用ＭＯＳＦＥＴ４を形成している基板（この場合は半導体チップ）１４、１４と光起電力素子２を形成しているチップ１２をＡｇペースト等でダイボンドした後、ワイヤボンディングにより電気的な接続を行って実装している。一方、リードフレーム２２には発光素子１を同様に実装している。そして、実装を終えたリードフレーム２１、２２を、発光素子１と光起電力素子２が対向するように配置し、発光素子１と光起電力素子２の間には両者を光結合させるための透明なカップリング部材１３が充填され、さらに全体がトランスファ成形により、不透明な封止材１５で封止されパッケージ１０が形成されている。この図６では、駆動用ＭＯＳＦＥＴ５及び抵抗器３は、図示していないが、例えば光起電力素子２を形成しているチップ１２内に形成することも可能である。
【０００７】
なお、図５に示す回路例において、駆動用ＭＯＳＦＥＴ５を省略するようにしても光結合型の半導体リレーとして機能させることができる。また、図５に示す回路例では出力用ＭＯＳＦＥＴ４を２個備える構成としていて、交流用としても直流用としても用いることができるが、１個備える構成とすればＭＯＳＦＥＴのダイオード特性により直流用にのみ用いることができる半導体リレーとなる。
【０００８】
【発明が解決しようとする課題】
しかしながら、図６に示した従来の半導体リレーでは、２つのリードフレームに各素子を形成した部品が実装されており、またそれぞれのリードフレームが対向配置されるので、小型化が難しく、かつ、位置合せのための工程での作業が複雑乃至難しいという問題があった。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、従来よりも小型化することができる光結合型の半導体リレーであって、発光素子と光起電力素子との光結合のための位置合せが容易となる半導体リレーを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１に係る発明の半導体リレーは、入力端子間に入力される入力信号に応じて光の照射を行う発光素子と、前記光の照射に応じて電力を発生させる光起電力素子と、ＳＯＩ基板の表面に形成していて、前記電力に応じて出力端子間のオンオフをする出力用ＭＯＳＦＥＴを備えてなる半導体リレーであって、前記ＳＯＩ基板の前記表面に出力用ＭＯＳＦＥＴと共に入力端子又は出力端子となるはんだボールを形成すると共に、このＳＯＩ基板の裏面に、底面が平坦であって該底面とその周縁部との間が斜面である掘り込み部を形成し、この掘り込み部の前記底面に発光素子を搭載し、且つこの発光素子と光起電力素子が対向するように、光起電力素子を形成しているチップを、前記周縁部に配した導電性のバンプを介して前記ＳＯＩ基板に装着していて、さらに、前記掘り込み部の斜面に形成された裏面配線及び前記ＳＯＩ基板を貫通する貫通配線を含む導電部材により、発光素子と入力端子の電気的接続及び光起電力素子と出力用ＭＯＳＦＥＴとの電気的接続を行っていることを特徴とする半導体リレーである。
【００１１】
この請求項１に係る発明の半導体リレーは、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板の裏面に発光素子を搭載し、且つこの発光素子と光起電力素子が対向するように、光起電力素子を形成しているチップを導電性のバンプを介して前記ＳＯＩ基板に装着している構成としているので、２枚のリードフレームを用いる半導体リレーに比較して、小型化可能な半導体リレーであって、発光素子と光起電力素子との光結合のための位置合せが容易な半導体リレーとなる。
【００１２】
請求項２に係る発明の半導体リレーは、発光素子の電極を、前記チップの光起電力素子を形成している面に形成した配線に導電性のバンプを介して接続していることを特徴とする請求項１記載の半導体リレーである。
【００１３】
この請求項２に係る発明の半導体リレーでは、発光素子の電極との電気的接続にワイヤボンディングを行う必要がなくなり、実装工程が簡略化できる。
【００１４】
請求項３に係る発明の半導体リレーは、発光素子と光起電力素子とが対向する空間に透光性を有するカップリング部材を充填すると共に、前記ＳＯＩ基板と前記チップとの接合面に配している導電性のバンプ間の隙間を不透明な封止材で封止していることを特徴とする請求項１又は請求項２記載の半導体リレーである。
【００１５】
この請求項３に係る発明の半導体リレーでは、発光素子と光起電力素子とが対向する空間に透光性を有するカップリング部材を充填すると共に、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板と光起電力素子を形成しているチップとの接合面に配している導電性のバンプ間の隙間を不透明な封止材で封止しているので、半導体リレーの耐湿性が向上する。
【００１６】
請求項４に係る発明の半導体リレーは、入力端子間に入力される入力信号に応じて光の照射を行う発光素子と、前記光の照射に応じて電力を発生させる光起電力素子と、ＳＯＩ基板の表面に形成していて、前記電力に応じて出力端子間のオンオフをする出力用ＭＯＳＦＥＴを備えてなる半導体リレーであって、前記ＳＯＩ基板の出力用ＭＯＳＦＥＴ形成面を、表面に配線パターンが形成され、裏面に表面の配線パターンと接続していて、入力端子又は出力端子となるはんだボールが形成されている回路板の該表面にフリップチップボンディングで実装すると共に、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板の裏面に、底面が平坦であって該底面とその周縁部との間が斜面である掘り込み部を形成し、この掘り込み部の前記底面に発光素子を搭載し、且つこの発光素子と光起電力素子が対向するように、光起電力素子を形成しているチップを前記周縁部に配した導電性のバンプを介して前記ＳＯＩ基板に装着していて、さらに、前記ＳＯＩ基板の裏面側と、前記回路板の表面側とを前記掘り込み部の斜面に形成された裏面配線及びワイヤにより電気的に接続していて、発光素子と入力端子の電気的接続及び光起電力素子と出力用ＭＯＳＦＥＴとの電気的接続を、前記裏面配線及びワイヤを含む導電部材で行っていることを特徴とする半導体リレーである。
【００１７】
この請求項４に係る発明の半導体リレーでは、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板の裏面に発光素子を搭載し、且つこの発光素子と光起電力素子が対向するように、光起電力素子を形成しているチップを導電性のバンプを介して前記ＳＯＩ基板の裏面に装着する構成としているので、２枚のリードフレームを用いる半導体リレーに比較して、小型化可能な半導体リレーであって、発光素子と光起電力素子との光結合のための位置合せが容易な半導体リレーとなる。また、発光素子と入力端子の電気的接続及び光起電力素子と出力用ＭＯＳＦＥＴとの電気的接続を、裏面配線及びワイヤを含む導電部材で行っているので、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板を貫通する貫通配線を形成する必要がなく、出力用ＭＯＳＦＥＴと発光素子との電気的な分離が容易に達成できる。
【００１８】
請求項５に係る発明の半導体リレーは、発光素子と光起電力素子とが対向する空間に透光性を有するカップリング部材を充填すると共に、回路板の表面側を不透明な封止材で覆うように封止していることを特徴とする請求項４記載の半導体リレーである。
【００１９】
この請求項５に係る発明の半導体リレーでは、発光素子と光起電力素子とが対向する空間に透光性を有するカップリング部材を充填すると共に、回路板の表面側を不透明な封止材で覆うように封止しているので、半導体リレーの耐湿性が向上する。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
（実施形態１）
この実施形態は、図１に示すように、出力用ＭＯＳＦＥＴ４を表面に形成する基板１４として、ＳｉウェハとＳｉウェハの間に絶縁層であるＳｉＯ2層１６を備えているＳＯＩウェハ（ＳＯＩはシリコン  オン  インシュレータを表す。）を用いている。そして、この基板１４の表面には出力用ＭＯＳＦＥＴ４及び入力端子又は出力端子となるはんだボール２８を形成している。そして、基板１４の裏面には、平坦な周縁部１７で包囲されていて、底面１８が平坦な掘り込み部１９を形成している。この掘り込み部１９の底面１８に形成している裏面配線２３と電気的に接続するように、Ａｇペーストを用いて発光ダイオード（ＬＥＤ）である発光素子１をダイボンディングすると共に、発光素子１（ＬＥＤ）の表面電極をワイヤにて裏面配線２３と接続する。
【００２２】
そして、光起電力ダイオードである光起電力素子２を形成しているチップ１２を、発光素子１と光起電力素子２が対向するようにして、周縁部１７に配した導電性のバンプ２０を介して基板１４の裏面に装着していて、光起電力素子２と基板１４の裏面配線２３を電気的に接続するようにしている。さらに、基板１４を貫通する貫通配線２４を含む導電部材により、発光素子１とその入力端子となるはんだボール２８と電気的接続及び光起電力素子２と出力用ＭＯＳＦＥＴ４との必要な箇所の電気的接続を行っている。ここでいう導電部材には裏面配線２３や導電性のバンプ２０等も含まれる。なお、発光素子１の回路と、出力用ＭＯＳＦＥＴ４を含む回路は電気的に独立した回路となるように接続は行う。そして、出力用ＭＯＳＦＥＴ４の出力端子もはんだボール２８で形成するようにしている。なお、基板１４を貫通する貫通配線２４は、例えばエッチング等の方法で基板１４に貫通孔を形成し、この貫通孔を被覆するように拡散炉にて酸化膜を形成し、さらに、スパッタ等でアルミ層を形成する方法等で形成することができる。
【００２３】
この実施形態では、発光素子１と光起電力素子２とが対向する空間に透光性を有するカップリング部材１３を充填すると共に、基板１４とチップ１２との接合面に配している導電性のバンプ２０間の隙間を不透明な封止材１５で封止している。透光性を有するカップリング部材１３としては透明樹脂を用いることができ、また不透明な封止材１５としては、黒色顔料等を用いて黒色化した封止用の樹脂を用いることができる。このように基板１４とチップ１２の間の空間や、隙間を充填すると、半導体リレーの耐湿性等の性能を向上させることができる。そして、この実施形態では、入力端子又は出力端子となるはんだボール２８が露出する程度に出力用ＭＯＳＦＥＴ４を形成している表面を封止用の樹脂を用いた封止材１５で被覆して半導体リレーのパッケージとしている。
【００２４】
このような構成の実施形態１は、出力用ＭＯＳＦＥＴ４を形成している基板１４のサイズの大きさに収まる小型化された半導体リレーとなっている。
【００２５】
また、この実施形態では、光起電力素子２とＭＯＳＦＥＴ４との電気的接続を行う導電部材として、掘り込み部１９の周縁部１７と底面１８の間の斜面に裏面配線２３を形成しているが、この斜面に形成する裏面配線２３を、例えばアルミ等の金属層で形成すると、発光素子１より発光された光を反射して、光起電力素子２に当たる光の量を増加させて、起電力を向上させることができるようになるので望ましい。
【００２６】
この実施形態では、発光素子１はＡｇペーストを用いてダイボンディングすると共に、発光素子１の表面電極を裏面配線２３にワイヤボンディングする例を説明したが、横向き実装用のワイヤボンドレスタイプのＬＥＤを実装するようにしてもよい。
【００２７】
（実施形態２）
この実施形態は、図２に示すように、発光素子１の表面電極を光起電力素子２を形成しているチップ１２の光起電力素子２を形成している面に形成した発光素子用配線２５（点線で示している）に導電性のバンプ２０を介して接続している。この発光素子用配線２５は、光起電力素子２の回路とは独立するように形成している。そして、掘り込み部１９の周縁部１７に配したバンプ２０、裏面配線２３及び貫通配線２４を含む導電部材により、発光素子１とその入力端子となるはんだボール２８との電気的接続を行うようにしている。
【００２８】
この実施形態２は、発光素子１の表面電極に接続する配線の経路を変更した以外は、図２で明らかなように、上述の実施形態１とほぼ同様の構成としている。この実施形態２では発光素子１の電極との電気的接続にワイヤボンディングを行う必要がなくなり、実装工程が簡略化できる利点がある。
【００２９】
（実施形態３）
この実施形態は、図３に示すように、出力用ＭＯＳＦＥＴ４を表面に形成する基板１４として、ＳｉウェハとＳｉウェハの間に絶縁層であるＳｉＯ2層１６を備えているＳＯＩウェハを用いている。この基板１４の出力用ＭＯＳＦＥＴ４を形成している面を、表面に配線パターン３１が形成されている回路板３０にフリップチップボンディングで実装していて、例えばはんだ等によるバンプ２０で電気的な接続を行っている。この回路板３０は例えば樹脂製やセラミック製の配線板を使用することができ、その裏面に表面の配線パターン３１と接続していて、入力端子又は出力端子となるはんだボール２８を形成している。
【００３０】
そして、出力用ＭＯＳＦＥＴ４を形成している基板１４の裏面には、平坦な周縁部１７で包囲されていて、底面１８が平坦な掘り込み部１９を形成している。この掘り込み部１９の底面１７に形成している裏面配線２３と電気的に接続するように、Ａｇペーストを用いて発光ダイオード（ＬＥＤ）である発光素子１をダイボンディングしている。
【００３１】
そして、光起電力ダイオードである光起電力素子２を形成しているチップ１２を、発光素子１と光起電力素子２が対向するようにして、周縁部１７に配した導電性のバンプ２０を介して基板１４の裏面に装着していて、光起電力素子２と基板１４の裏面配線２３を電気的に接続するようにしている。さらに、発光素子１の表面電極を光起電力素子２を形成しているチップ１２の光起電力素子２を形成している面に形成した発光素子用配線２５（点線で示す）に導電性のバンプ２０を介して接続している。この発光素子用配線２５は、光起電力素子２の回路とは独立するように形成している。
【００３２】
さらに、基板１４の裏面配線２３と、回路板３０の表面側の配線パターン３１とをワイヤ９により電気的に接続していて、発光素子１と入力端子となるはんだボール２８の電気的接続及び光起電力素子２と出力用ＭＯＳＦＥＴ４との電気的接続を、このワイヤ９を含む導電部材で行っている。なお、発光素子１の回路と、出力用ＭＯＳＦＥＴ４を含む回路は電気的に独立した回路となるように接続は行う。そして、出力用ＭＯＳＦＥＴ４の出力端子もはんだボール２８で形成するようにしている。
【００３３】
この実施形態では、発光素子１と光起電力素子２とが対向する空間に透光性を有するカップリング部材１３を充填すると共に、回路板３０の基板１４を実装している面を、不透明な封止材１５で覆うようにして封止している。透光性を有するカップリング部材１３としては透明樹脂を用いることができ、また不透明な封止材１５としては、黒色顔料等を用いて黒色化した封止用の樹脂を用いることができる。このように回路板３０、基板１４及びチップ１２の間の空間や、隙間を充填すると、半導体リレーの耐湿性等の性能を向上させることができる。
【００３４】
このような構成の実施形態３は、出力用ＭＯＳＦＥＴ４を形成している基板１４のサイズよりは少し大きくなるが、回路板３０の大きさに収まる小型化された半導体リレーとなっている。また、基板１４の裏面配線２３と、回路板３０の表面側の配線パターン３１とをワイヤ９により接続しているので、基板１４を貫通する貫通配線を形成する必要がない。
【００３５】
また、この実施形態では、光起電力素子２とＭＯＳＦＥＴ４との電気的接続を行う導電部材として、掘り込み部１９の周縁部１７と底面１８の間の斜面に裏面配線２３を形成しているが、この斜面に形成する裏面配線２３を、例えばアルミ等の金属層で形成すると、発光素子１より発光された光を反射して、光起電力素子２に当たる光の量を増加させて、起電力を向上させることができるようになるので望ましい。
【００３６】
（実施形態４）
この実施形態は、図４に示すように、発光素子１の表面電極を基板１４の裏面配線２３にワイヤ９で接続している。
【００３７】
この実施形態４は、発光素子１の表面電極に接続する配線の経路を変更した以外は、図４で明らかなように、上述の実施形態３とほぼ同様の構成としている。この実施形態４のように、発光素子１の電極との電気的接続をワイヤボンディングで行うことも請求項４及び請求項５に係る発明では可能である。
【００３８】
【発明の効果】
請求項１に係る発明の半導体リレーは、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板の裏面に発光素子を搭載し、且つこの発光素子と光起電力素子が対向するように、光起電力素子を形成しているチップを、導電性のバンプを介して前記ＳＯＩ基板に装着している構成としているので、２枚のリードフレームを用いる半導体リレーに比較して、小型化可能な半導体リレーであって、発光素子と光起電力素子との光結合のための位置合せが容易となる。また、掘り込み部の周縁部と底面との間が斜面となるようし、この斜面に裏面配線を形成していので、この裏面配線を、例えばアルミ等の金属層で形成すれば、この金属層が光起電力素子とＭＯＳＦＥＴとの電気的接続を行う導電部材として機能するだけでなく、発光素子より発光された光を反射して、光起電力素子に当たる光の量を増加させて、起電力を向上させることができるようになる。
【００３９】
請求項２に係る発明の半導体リレーは、上記の請求項１係る発明の半導体リレーの効果に加えて、発光素子の電極との電気的接続にワイヤボンディングを行う必要がなくなり、実装工程が簡略化できるという効果も奏する。
【００４０】
請求項３に係る発明の半導体リレーは、発光素子と光起電力素子とが対向する空間に透光性を有するカップリング部材を充填すると共に、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板と光起電力素子を形成しているチップとの接合面に配している導電性のバンプ間の隙間を不透明な封止材で封止しているので、請求項１又は請求項２に係る発明の半導体リレーの効果に加えて、半導体リレーの耐湿性が向上するという効果も奏する。
【００４１】
請求項４に係る発明の半導体リレーは、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板の裏面に発光素子を搭載し、且つこの発光素子と光起電力素子が対向するように、光起電力素子を形成しているチップを、導電性のバンプを介して前記ＳＯＩ基板の裏面に装着する構成としているので、２枚のリードフレームを用いる半導体リレーに比較して、小型化可能な半導体リレーであって、発光素子と光起電力素子との光結合のための位置合せが容易な半導体リレーとなる。また、発光素子と入力端子の電気的接続及び光起電力素子と出力用ＭＯＳＦＥＴとの電気的接続について、出力用ＭＯＳＦＥＴを形成しているＳＯＩ基板を貫通する貫通配線を形成する必要がないので、請求項４に係る発明の半導体リレーでは出力用ＭＯＳＦＥＴと発光素子との電気的な分離が容易に達成できるという効果も奏する。
【００４２】
請求項５に係る発明の半導体リレーは、発光素子と光起電力素子とが対向する空間に透光性を有するカップリング部材を充填すると共に、回路板の表面側を不透明な封止材で覆うように封止しているので、請求項４に係る発明の半導体リレーの効果に加えて、半導体リレーの耐湿性が向上するという効果も奏する。
【図面の簡単な説明】
【図１】本発明の実施形態１を示す断面図である。
【図２】本発明の実施形態２を示す断面図である。
【図３】本発明の実施形態３を示す断面図である。
【図４】本発明の実施形態４を示す断面図である。
【図５】従来例を説明するための回路図である。
【図６】従来例を示す断面図である。
【符号の説明】
１  発光素子
２  光起電力素子
３  抵抗器
４  出力用ＭＯＳＦＥＴ
５  駆動用ＭＯＳＦＥＴ
７、７’  入力端子
８、８’  出力端子
９  ワイヤ
１０  パッケージ
１２  チップ
１３  カップリング部材
１４  基板
１５  封止材
１６  ＳｉＯ2層
１７  周縁部
１８  底面
１９  掘り込み部
２０  バンプ
２１、２２  リードフレーム
２３  裏面配線
２４  貫通配線
２８  はんだボール
３０  回路板
３１  配線パターン
【図１】
0004337237.tif 000002
【図２】
0004337237.tif 000003
【図３】
0004337237.tif 000004
【図４】
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【図５】
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【図６】
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