(57)【特許請求の範囲】
【請求項１】
受信信号を周波数変換したＩＦ信号をディジタル信号に変換するＡ／Ｄ変換器と、変換されたディジタル信号を所定サンプル数単位で書き込む第１メモリと、該第１メモリから読み出したデータから同相成分と直交成分を得る直交検波部と、該同相成分と直交成分を波形整形してベースバンド信号とするナイキストフィルタと、該波形整形した同相成分と直交成分に基づきデータを復号する復号処理部と、前記波形整形した同相成分と直交成分の一方の成分の符号の異なる２シンボル点間のゼロクロス点付近のサンプル値が同一符号で閾値回数継続するか否かを検出するランダムウォークフィルタと、該ランダムウォークフィルタで検出された信号により実サンプル点と理想サンプル点の時間ずれを検出するゼロクロス点検出部と、該ゼロクロス点検出部で時間ずれが検出されたとき前記ナイキストフィルタの係数を変更する係数ＲＯＭと、前記ゼロクロス点検出部で時間ずれが検出されたとき前記第１メモリの書込開始点を算出する書込ポイント算出部とを備えるディジタル受信復調装置において、
前記Ａ／Ｄ変換器のサンプルタイミング毎にチャネル切替の有無を監視し、チャネル切替有りのときそのタイミングで前記ランダムウォークフィルタの前記閾値を小さい値に切り替えることを特徴とするディジタル受信復調装置。
【請求項２】
請求項１において、書き込みと読み出しが前記第１メモリと同期して同一アドレスについて行われる第２メモリを設け、該第２メモリに前記Ａ／Ｄ変換器のサンプル周期毎にチャネル切替有無のデータを書き込み、該第２メモリから読み出したチャネル切替有りのデータに基づき、前記ランダムウォークフィルタの前記閾値を小さい値に切り替えることを特徴とするディジタル受信復調装置。
【請求項３】
請求項２において、前記Ａ／Ｄ変換器のサンプル周期毎に入出力間が導通し、前記チャネル切替有無の信号を前記第２メモリに送るバッファを具備することを特徴とする請求項１に記載のディジタル受信復調装置。
【請求項４】
請求項１乃至３において、前記書込ポイント算出部を、前記ゼロクロス点検出部での時間ずれ検出に基づき前記第１メモリの読出開始点を算出する読出ポイント算出部に置換したことを特徴とするディジタル受信復調装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、準同期検波方式のディジタル受信復調装置において、チャネル切替時のデータ引き込みをシンボル単位で高速に行う技術に関するものである。
【０００２】
【従来の技術】
近年の移動体通信端末では高速動作・高安定復調動作が要求され、このため準同期検波方式を採用するディジタル受信復調装置では、内部タイミング再生を高速且つ正確に行う必要がある。
【０００３】
そして、従来のＤＳＰ（ディジタルシグナルプロッセサ）を用いたディジタル受信復調装置では、チャネル切替時の高速引き込み動作命令を、ＣＰＵから出すタイミング通りに行っていた。
【０００４】
【発明が解決しようとする課題】
ところが、ＤＳＰを用いたディジタル受信復調装置では、内部処理をバースト的に（例えば１２８サンプル単位で）行うため、チャネル切替時に高速引き込みを行っても、一旦Ａ／Ｄ変換器からのデータをメモリなどの記憶装置に格納することになる。
【０００５】
このため、ＤＳＰはＣＰＵから出されるチャネル切替命令のタイミング通りには内部処理を行うことができず、シンボル単位での正確なチャネル切替動作が行えないという問題があった。
【０００６】
本発明の課題は上記した問題を解決し、シンボル単位あるいはそれ以上のアンダーサンプル単位でチャネル切替が行えるようにしたディジタル受信復調装置を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、受信信号を周波数変換したＩＦ信号をディジタル信号に変換するＡ／Ｄ変換器と、変換されたディジタル信号を所定サンプル数単位で書き込む第１メモリと、該第１メモリから読み出したデータから同相成分と直交成分を得る直交検波部と、該同相成分と直交成分を波形整形してベースバンド信号とするナイキストフィルタと、該波形整形した同相成分と直交成分に基づきデータを復号する復号処理部と、前記波形整形した同相成分と直交成分の一方の成分の符号の異なる２シンボル点間のゼロクロス点付近のサンプル値が同一符号で閾値回数継続するか否かを検出するランダムウォークフィルタと、該ランダムウォークフィルタで検出された信号により実サンプル点と理想サンプル点の時間ずれを検出するゼロクロス点検出部と、該ゼロクロス点検出部で時間ずれが検出されたとき前記ナイキストフィルタの係数を変更する係数ＲＯＭと、前記ゼロクロス点検出部で時間ずれが検出されたとき前記第１メモリの書込開始点を算出する書込ポイント算出部とを備えるディジタル受信復調装置において、前記Ａ／Ｄ変換器のサンプルタイミング毎にチャネル切替の有無を監視し、チャネル切替有りのときそのタイミングで前記ランダムウォークフィルタの閾値を小さい値に切り替えるよう構成した。
【０００８】
第２の発明は、第１の発明において、書き込みと読み出しが前記第１メモリと同期して同一アドレスについて行われる第２メモリを設け、該第２メモリに前記Ａ／Ｄ変換器のサンプル周期毎にチャネル切替有無のデータを書き込み、該第２メモリから読み出したチャネル切替有りのデータに基づき、前記ランダムウォークフィルタの前記閾値を小さい値に切り替えるよう構成した。
【０００９】
第３の発明は、第２の発明において、前記Ａ／Ｄ変換器のサンプル周期毎に入出力間が導通し、前記チャネル切替有無の信号を前記第２メモリに送るバッファを具備するよう構成した。
【００１０】
第４の発明は、第１乃至第３の発明において、前記書込ポイント算出部を、前記ゼロクロス点検出部での時間ずれ検出に基づき前記第１メモリの読出開始点を算出する読出ポイント算出部に置換した。
【００１１】
【発明の実施の形態】
図１は本発明の実施形態を示す図であり、ＩＦアンダーサンプリング方式を採用しＤＳＰで復号を行うソフトウエアπ/4-QDPSKディジタル受信復調装置のブロック図、図２はチャネル切替時の信号処理部分の詳細図である。ＤＳＰブロックは符号５０で示した。
【００１２】
図１において、１は図示しない受信ＲＦ回路から出力する455ＫHzのＩＦ（中間周波）信号をアンダーサンプリングによりディジタル化するＡ／Ｄ変換器であり、そのサンプリング周波数は例えば72.8ＫHz（＝455ＫHz×4/25）である。
【００１３】
２はそのＡ／Ｄ変換器１でサンプリングされたデータを１２８サンプル単位で格納する第１メモリ、３はその第１メモリ２から読み出したデータに「１」、「−１」を交互に乗算することにより直交検波してＩ（同相）成分、Ｑ（直交）成分に振り分ける直交検波部である。
【００１４】
４はそのＩ成分、Ｑ成分をベースバンド信号にする波形整形用のナイキストフィルタであり、そのフィルタ係数（タップ係数）は係数ＲＯＭ５から与えられている。６はＩ成分、Ｑ成分が正確な直交関係にあるよう位相補正する位相回転部であり、角度ＲＯＭ７からのデータに基づいてその位相補正を行う。８は位相補正されたＩ成分、Ｑ成分のベースバンド信号を取り込んでデータ復号（シンボルレートは例えば4.8ＫHz）を行う復号処理部である。
【００１５】
９はＩ成分（又はＱ成分）のベースバンド信号を取り込んで符号の異なる２シンボル点間のゼロクロス点付近のサンプル値が同一符号で所定回数（閾値）継続するか否かを検出するランダムウォークフィルタである。１０はこのランダムウォークフィルタ９から得られた検出信号により実サンプル点と理想サンプル点の時間ずれを検出するゼロクロス点検出部である。
【００１６】
１１はチャネル切替有無のデータを格納する第２メモリであり、この第２メモリ１１は第１メモリ２と同一メモリ長を持ち、書込／読出では第１メモリ２と同じアドレス指定が行われる。１２は第２メモリ１１から読み出したチャネル切替有りのデータに基づいてランダムウォークフィルタ９の前記した閾値を制御するデータ読出制御部、１３はゼロクロス点検出部１０から得られた時間ずれ検出信号に基づいて第１メモリ２，第２メモリ１１への書込開始アドレスを算出する書込ポイント算出部である。
【００１７】
１４はＣＰＵであり、図示しない受信ＲＦ回路でのチャネル切替制御やその他の処理を行う以外に、受信チャネルが変更されたときチャネル切替信号を出力する。１５はＦＰＧＡ（フィールドプログラマブルゲートアレイ）であり、ＤＳＰ５０に対する割込信号および前記Ａ／Ｄ変換器１用のサンプリング信号（72.8ＫHz）を生成すると共に、ＣＰＵ１４からのチャネル切替信号を取り込んでチャネル切替信号読込部１６に送る。
【００１８】
図２において、ＦＰＧＡ１５はサンプリング信号としても使用される割込み信号（72.8ＫHz）を生成する割込制御部１５１，チャネル切替信号読込部１６から到来する予め設定したチャネル切替用アドレスを入力するとそれをデコーダして「０」信号を出力するアドレスデコーダ１５２，およびそのアドレスデコーダ１５２の出力信号が「０」となると入出力間を導通させるスリーステートバッファ１５３を具備する。
【００１９】
第２メモリ１１は書込ポインタ１１Ａと読出ポインタ１１Ｂを有する。この書込ポインタ１１Ａは第１メモリ２の書込ポインタ（図示せず）と同じ書込アドレスを指定する。またこの読出ポインタ１１Ｂも第１メモリ２の読出ポインタ（図示せず）と同じ読出アドレスを指定する。なお、書込ポインタ１１Ａは書込ポイント算出部１３によって書込開始アドレスが決められる。
【００２０】
さて、ＦＰＧＡ１５の割込制御部１５１からは前記したように72.8ＫHzのサンプル用／割込用のパルスが出力して、Ａ／Ｄ変換器１にＩＦ信号のサンプリング用として入力すると共に、割込み信号としてＤＳＰ５０に取り込まれる。
【００２１】
ＤＳＰ５０では、この割込み信号に基づき、前記したように第１メモリ２で１２８サンプル単位でデータが書き込まれる。この第１メモリ２のデータは、割込みタイミングでの読み出し毎に直交検波部３でＩ成分とＱ成分のデータに振り分けられることにより直交検波される。そして、このＩ成分とＱ成分のデータはナイキストフィルタ４に送られ波形整形されてベースバンド信号となる。さらに位相回転部６においてＩ成分とＱ成分が正確な直交関係になるよう位相補正され、復号処理部８において復号されることにより元のデータが取り出される。
【００２２】
ランダムウォークフィルタ９では、位相回転部６で位相補正されたＩ成分の信号が取り込まれ、その信号の２シンボル連続再生時に符号が変化している場合において、ゼロクロス点付近のデータがそのデータの直前のデータと同じ符号なら実サンプル点が理想サンプル点より進んでいるとして内部カウンタ（図示せず）をカウントダウンし、そのデータの直後のデータと同じ符号なら逆に遅れているとしてカウントダウンし、ゼロクロス点検出部１０はこの繰り返しによりそのカウント値が予め設定した閾値（最高値又は最低値）を超えたとき実サンプル点と理想サンプル点との時間ずれ（進み又は遅れ）検出信号を出す。
【００２３】
この時間ずれ検出信号は係数ＲＯＭ５の選択データを切り替える信号となり、ナイキストフィルタ４におけるフィルタリング処理内容が切り替えられサンプルポイントが等価的に移動されるような補正処理（例えば進みのときは遅らせる処理、遅れのときは進ませる処理）が実施される。また、この時間ずれ検出信号は書込ポイント算出部１３にも入力し、第１メモリ２，第２メモリ１１の書込開始アドレス点を算出する信号となり、これにより書込ポインタがインクリメント（遅れのとき）又はデクリメント（進みのとき）される。
【００２４】
一方、チャネル切替信号読部１６からは、ＤＳＰ５０に割込み信号が入力する毎に、チャネル切替用アドレスが出力してＦＰＧＡ１５のアドレスデコーダ１５２に入力されるので、この割込みタイミング毎にスリーステートバッファ１５３は入出力間が導通する。よって、この割込みタイミングにおいてＣＰＵ１４からのチャネル切替信号があるときは、この割込みタイミング毎にスリーステートバッファ１５３を経由してチャネル切替信号読込部１６に取り込まれ、これに基づきそこからデータ「１」が出力する。このデータ「１」はチャネル切替データとして第２メモリ１１に書き込まれる。
【００２５】
すなわち、第２メモリ１１には、ＣＰＵ１４からチャネル切替信号が出ているときはデータ「１」が書き込まれる。チャネル切替信号の継続時間は割込み信号に比べてかなり長いので、そのデータ「１」は第２メモリ１１の複数のアドレスに亘って書き込まれる。なお、チャネル切替信号が出ていないときは、第２メモリ１１には「０」が書き込まれる。
【００２６】
次に、第１メモリ２が読み出されるときは、第２メモリ１１も同じアドレスで読み出され、データ読出制御部１２に入力する。そして、このデータ読出制御部１２にデータ「１」が読み込まれると、そこから制御信号が出力して、ランダムウォークフィルタ９の前記した閾値が小さい値に切り替えられる。この閾値の切り替えは、第２メモリ１１の読み出しタイミング、つまりサンプルタイミングに同期して行われる。
【００２７】
以上から、チャネル切替時には、ランダムウォークフィルタ９において実サンプル点と理想サンプル点の時間ずれ検出回数が少ない場合であっても、前記した小さい閾値に達すると、係数ＲＯＭ５や書込ポイント算出部１３への制御信号が出力し、データ引き込みが速くなり、新たなチャネルのデータへの同期が高速で行われるようになる。そして、この後に第２メモリ１１からデータ「０」が読み出されると、データ読出制御部１２によりランダムウォークフィルタ９の閾値が元の値に復帰され、今後はノイズ等の影響を受けにくく安定した復調動作が行われるようになる。
【００２８】
なお、データ引き込みは第１メモリ２の書込側ではなく、読出側において行うこともできる。この場合は、前記ゼロクロス点検出部１０で検出された時間ずれ検出に基づき前記第１メモリ２，第２メモリ１１の読出開始点を算出する動作を行う読出ポイント算出部を設ければよい。
【００２９】
【発明の効果】
以上から本発明によれば、シンボル単位あるいはそれ以上のアンダーサンプル単位で高速にチャネル切替ができるようになるという利点がある。
【図面の簡単な説明】
【図１】  本発明のディジタル受信復調装置のブロック図である。
【図２】  チャネル切替用処理部分の詳細を示すブロック図である。
【図１】
0004221841.tif 000002
【図２】
0004221841.tif 000003