(57)【特許請求の範囲】
【請求項１】
出力を有し、直角位相の関係にある２つの正弦波システム基準信号を作成するためと前記直角位相の関係にある２つの正弦波システム基準信号内の第１の正弦波システム基準信号の振幅を変調するためのマスタユニットと、
入力を有し、前記直角位相の関係にある２つの正弦波システム基準信号内の正弦波システム基準信号を用いた周波数の増加変換により第１の局部タイミング信号を提供するためと、前記第１の正弦波システム基準信号を復調するための第１の局部ユニットと、
を含み、
前記マスタユニットの前記出力に前記第１の局部ユニットの前記入力が接続してあることを特徴とする、正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのためのシステム。
【請求項２】
マスタユニット内で直角位相の関係にある２つの正弦波システム基準信号を生成する段階と、
第１の制御信号に従って第１の正弦波システム基準信号の振幅を変調する段階と、
局部ユニットで前記変調した第１の正弦波システム基準信号を受信する段階と、
前記直角位相の関係にある２つの正弦波システム基準信号内の正弦波システム基準信号を用いた周波数の増加変換により局部タイミング信号を生成する段階と、
前記第１の正弦波システム基準信号を復調してメッセージ信号を作成する段階と、
を有することを特徴とする、正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのための方法。
【請求項３】
マスタユニット内部で直角位相の関係にある２つの正弦波システム基準信号を生成し、前記直角位相の関係にある２つの正弦波システム基準信号内の各々の正弦波システム基準信号がこの直角位相の関係にある２つの正弦波システム基準信号内の他の正弦波システム基準信号に対して直角位相の関係を維持する段階と、
前記直角位相の関係にある２つの正弦波システム基準信号内の第１の正弦波システム基準信号を、前記直角位相の関係にある２つの正弦波システム基準信号と同期して生成される第１の情報信号に従って、変調する段階と、
前記マスタユニットから供給された前記直角位相の関係にある２つの正弦波システム基準信号の内の１つの正弦波システム基準信号と同期して局部ユニット内で第１の局部基準信号を生成し、当該第１の局部基準信号に対する周波数の増加変換により、局部タイミング信号を生成する段階と、
前記マスタユニットから供給された前記直角位相の関係にある２つの正弦波システム基準信号と同期して、前記局部ユニット内で前記第１の正弦波システム基準信号を復調する段階と、
を有することを特徴とする、正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのための方法。
【請求項４】
直角位相の関係にある２つの正弦波システム基準信号をマスタユニット内で生成するための手段と、
前記直角位相の関係にある２つの正弦波システム基準信号内の第１の正弦波システム基準信号の振幅を変調するための手段と、
前記直角位相の関係にある２つの正弦波システム基準信号内の正弦波システム基準信号を用いた周波数の増加変換により局部ユニット内で局部タイミング信号を生成するための手段と、
前記第１の正弦波システム基準信号を復調するための手段と、
を備えることを特徴とする、正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのための装置。
【請求項５】
マスタユニット内で直角位相の関係にある２つの正弦波システム基準信号を生成し、この直角位相の関係にある２つの正弦波システム基準信号内の各々の正弦波システム基準信号が他の正弦波システム基準信号各々に対して直角位相の関係を維持するための手段と、
前記直角位相の関係にある２つの正弦波システム基準信号と同期して生成される第１の情報信号に従って、この直角位相の関係にある２つの正弦波システム基準信号内の第１の正弦波システム基準信号を変調するための手段と、
前記マスタユニットから供給された前記直角位相の関係にある２つの正弦波システム基準信号の内の１つの正弦波システム基準信号と同期して局部ユニット内で第１の局部基準信号を生成し、当該第１の局部基準信号に対する周波数の増加変換により、局部タイミング信号を生成するための手段と、
前記マスタユニットから供給された前記直角位相の関係にある２つの正弦波システム基準信号と同期して、前記局部ユニット内で前記第１の正弦波システム基準信号を復調するための手段と、
を備えることを特徴とする、正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのための装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配のためのシステム及びその方法に関し、また、多重処理及び多重計算環境におけるメッセージ同報のためのシステム及びその方法にも関する。
【０００２】
【従来の技術】
一般に、システム基準信号の生成と分配は多くの計算環境で行なわれる基本的動作である。例えば、多重処理システムにおいて、システム基準信号は典型的に各々個別のプロセッサへ生成・分配される。別の例として、ネットワーク内のマスターノードがネットワーク同期を目的としたシステム基準信号を生成・分配することがある。
【０００３】
システム基準信号を生成・分配する従来技術のデジタルシステムにおいて、システム基準信号は典型的にはシステム内で使用される最高の周波数の信号である。システム内の処理要素は分配経路に沿って接続された一連のバッファ増幅器を経由してシステム基準信号を受信する。各々の処理要素はシステム基準信号の周波数で刻時するか、又は、システム基準信号の周波数より低く一定の周波数分周又はダウン変換した周波数ｔで刻時する。
【０００４】
デジタルシステム内の各々の処理要素の動作周波数はシステム設計の際に決定する。システムの製造後、１つ又はそれ以上の処理要素の動作周波数の変更、特に独立した方法での変更は、一般に、困難で、時間がかかり、高価な処理である。処理要素の動作周波数を容易に、また、独立して変更することができるような手段に対する必要性が存在する。
【０００５】
処理能力の増大の必要性はさらに高速な周波数で動作するシステムの開発につながった。前述のように、システム基準信号は典型的にはシステム内に分配使用される最も高い周波数の信号である。システム基準信号のシステム全体への分配は動作周波数が増加するにつれ益々困難になる。分配経路に沿ったインピーダンス及び信号反射の複雑な影響は周波数の増加につれて増大し、パルスの減衰及び歪曲を招く。殆ど全てのデジタルシステムにおいて、システム基準信号は方形波パルス列として生成・分配される。パルスの忠実性を保持し最小限の歪曲で信号エッジ遷移を伝播するためには、分配経路に沿って使用する増幅段に例外的に安定な利得と例外的に高い歪率性能が要求される。
【０００６】
【発明が解決しようとする課題】
システム基準信号の周波数が増加するにつれ、利得と歪率性能条件を満たすには望ましくない高価な要素の使用が必要となる。さらに、システム基準信号が多数の増幅段を通過すると、例えば、従来のクロック分配ツリーの場合にみられるように、パルス歪みの累積が回避できない。各々の増幅段はある程度の信号エッジのジッタを発生し、これによってシステム内の任意の処理要素へのシステム基準信号到着時刻に不確実性が増大する。
【０００７】
よって、必要とされることは、前述の問題を低減しつつ同時に各々の処理要素の動作周波数を増大するシステム基準信号の生成・分配である。
【０００８】
また、多数の処理要素を特徴とする計算システムは、システム内の各々の処理要素へ共通のメッセージ信号の組の分配が必要とされることが多い。メッセージ信号の共通の組は、例えば、システム全体のリセットが必要なことを表わすために使用することができる。各々の処理要素へのメッセージ信号の共通の組の分配は同報動作として従来から周知である。
【０００９】
従来技術において、メッセージ信号の分配は、一般に、
１）専用の相互接続ネットワーク経由、及び
２）専用のハードウェア及び場合によっては各々の処理要素に付属し相互接続ネットワークからメッセージ信号を受信するためとメッセージ信号を送信す
るためだけに用いられる専用のソフトウェア経由、
で実現される。メッセージ信号を１つの処理要素から別の処理要素へ転送するために必要な最大時間は、従来システムにおいては、数ｍｓから数百ｍｓの範囲であり、システムの規模と使用するメッセージ信号の流れの管理技術によって変化する。このような遅延時間は高速同報動作を実行する可能性を受け入れ不可能に排除するものである。従来技術のメッセージ信号分配システム及びその方法は、個別の処理要素内部のハードウェアを経由して信号を伝播するのにかかる時間（即ち、ｎｓ単位）程度の瞬時となるような同報動作を実行することが不可能である。さらに、従来技術においては、メッセージ信号伝送遅延は相互接続ネットワーク上の異なる場所の間で大幅に変化することがある。これは、システム全体のレベルで同時又はほぼ同時に動作を実行するように処理要素を連動させる可能性が排除される。必要とされることは従来技術の前述の制限を克服するための手段である。
【００１５】
また、請求項１において、局部ユニットは、出力を有するオフセット発振器と、第１の入力と第２の入力と出力とを有し、第１の入力が前記マスタユニットの出力に接続され、前記第２の入力が前記オフセット発振器の出力に接続され、前記出力が前記局部ユニットの出力に接続された混合器と、を含んでいてもよい（Ａ−９）。このＡ−９において、局部ユニットは、さらに入力と第１の出力と第２の入力を有する二重化器を含み、この二重化器の入力が前記混合器の出力に接続され、前記二重化器の前記第１の出力が混合器端末処理の入力に接続され、前記二重化器の第２の出力が前記局部ユニットの前記出力に接続されており、前記二重化器がその第１の出力に低周波混合積信号、第２の出力に高周波混合積信号を提供するようにしてもよく（Ａ−１０）、或いは、局部ユニットは、さらに、入力と出力とを有する制限器を含み、この制限器の前記入力が前記混合器の前記出力に接続され、前記制限器の前記出力が前記第１の局部タイミング信号を提供するようにしてもよい（Ａ−１１）。
【００１６】
さらには、Ａ−９において、局部ユニットは、第１の入力と第２の入力と出力とを有し、前記出力が前記オフセット発振器の制御入力に接続された位相周波数検出器と、前記混合器の前記出力に接続された入力と前記位相周波数検出器の前記第１の入力に接続された出力とを有する第１の周波数分周器と、前記マスタユニットの前記出力に接続された入力と前記位相周波数検出器の前記第２の入力に接続された出力とを有する第２の周波数分周器と、を含んでいてもよい（Ａ−１２）。このＡ−１２において、位相周波数検出器は、再プログラム可能な論理装置の一部を含んでいてもよく（Ａ−１３）、或いは、第１の周波数分周器は、再プログラム可能な論理装置の一部を含んでいてもよく（Ａ−１４）、さらには、第２の周波数分周器は、再プログラム可能な論理装置の一部を含んでいてもよい（Ａ−１５）。
【００１９】
請求項２において、各々の局部ユニットの第１の入力は、拡張可能な受動信号分配手段によりマスタユニットの第１の出力に接続されるようにしてもよい（Ｂ−１）。Ｂ−１において、拡張可能な受動信号分配手段が、伝送線であってもよい（Ｂ−２）。
【００２０】
【課題を解決するための手段】
Ａ．請求項１に関して
請求項１記載の発明の正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのためのシステムは、出力を有し、直角位相の関係にある２つの正弦波システム基準信号を作成するためと前記直角位相の関係にある２つの正弦波システム基準信号内の第１の正弦波システム基準信号の振幅を変調するためのマスタユニットと、入力を有し、前記直角位相の関係にある２つの正弦波システム基準信号内の正弦波システム基準信号を用いた周波数の増加変換により第１の局部タイミング信号を提供するためと、前記第１の正弦波システム基準信号を復調するための第１の局部ユニットと、を含み、前記マスタユニットの前記出力に前記第１の局部ユニットの前記入力が接続されている。
【００２１】
請求項１において、入力を有し、２つの正弦波システム基準信号内の正弦波システム基準信号を用いて第２の局部タイミング信号を提供するためと、前記第１の正弦波システム基準信号を復調するための第２の局部ユニットをさらに含み、前記マスタユニットの前記出力に前記第２の局部ユニットの前記入力が接続してあってもよい。
【００３５】
Ｂ．請求項２に関して
請求項２記載の発明の正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのための方法は、マスタユニット内で直角位相の関係にある２つの正弦波システム基準信号を生成する段階と、第１の制御信号に従って第１の正弦波システム基準信号の振幅を変調する段階と、局部ユニットで前記変調した第１の正弦波システム基準信号を受信する段階と、前記直角位相の関係にある２つの正弦波システム基準信号内の正弦波システム基準信号を用いた周波数の増加変換により局部タイミング信号を生成する段階と、前記第１の正弦波システム基準信号を復調してメッセージ信号を作成する段階と、を有している。
【００３６】
請求項２において、２つの正弦波システム基準信号が第１の正弦波システム基準信号と第２の正弦波システム基準信号とを含み、前記第１，２の正弦波システム基準信号が固定位相関係を維持するようにしてもよい（Ｂ−１）。このＢ−１において、位相関係は直角位相関係であってもよい（Ｂ−２）。
【００３７】
また、請求項２において、前記メッセージ信号はリセット信号、割り込み信号、データ・ワードのグループからの１つを含んでいてもよい（Ｂ−３）。さらに、請求項２において、第２の制御信号に従って２つの正弦波システム基準信号内の第２の正弦波システム基準信号の振幅を変調する段階をさらに含んでいてもよい（Ｂ−４）。このＢ−４において、第１の正弦波システム基準信号の振幅を変調する段階と第２の正弦波システム基準信号の振幅を変調する段階は象限振幅変調に従って実行されるようにしてもよい（Ｂ−５）。
【００３８】
さらに、請求項２において、変調段階は第１の正弦波システム基準信号の周期に等しい速度で行なわれるようにしてもよい（Ｂ−６）。
【００３９】
また、請求項２において、復調する段階は、変調した第１の正弦波システム基準信号の整流したものを作成する段階と、変調した第１の正弦波システム基準信号の前記整流したものをこれの周期の一部にわたって積分する段階と、を含んでいてもよい（Ｂ−７）。このＢ−７において、積分段階の間に生成した値に基づいてビットシーケンスを生成する段階をさらに含んでいてもよい（Ｂ−８）。
【００４０】
Ｃ．請求項３に関して
請求項３記載の発明の正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのための方法は、マスタユニット内部で直角位相の関係にある２つの正弦波システム基準信号を生成し、前記直角位相の関係にある２つの正弦波システム基準信号内の各々の正弦波システム基準信号がこの直角位相の関係にある２つの正弦波システム基準信号内の他の正弦波システム基準信号に対して直角位相の関係を維持する段階と、前記直角位相の関係にある２つの正弦波システム基準信号内の第１の正弦波システム基準信号を、前記直角位相の関係にある２つの正弦波システム基準信号と同期して生成される第１の情報信号に従って、変調する段階と、前記マスタユニットから供給された前記直角位相の関係にある２つの正弦波システム基準信号の内の１つの正弦波システム基準信号と同期して局部ユニット内で第１の局部基準信号を生成し、当該第１の局部基準信号に対する周波数の増加変換により、局部タイミング信号を生成する段階と、前記マスタユニットから供給された前記直角位相の関係にある２つの正弦波システム基準信号と同期して、前記局部ユニット内で前記第１の正弦波システム基準信号を復調する段階と、を有している。
【００４４】
Ｄ．請求項４に関して
請求項４記載の発明の正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのための装置は、直角位相の関係にある２つの正弦波システム基準信号をマスタユニット内で生成するための手段と、前記直角位相の関係にある２つの正弦波システム基準信号内の第１の正弦波システム基準信号の振幅を変調するための手段と、前記直角位相の関係にある２つの正弦波システム基準信号内の正弦波システム基準信号を用いた周波数の増加変換により局部ユニット内で局部タイミング信号を生成するための手段と、前記第１の正弦波システム基準信号を復調するための手段と、を備えている。
【００４５】
Ｅ．請求項５に関して
請求項５記載の発明の正弦波システム基準信号を使用した局部タイミング信号の生成によるタイミング信号分配とメッセージ配送の組み合せのための装置は、マスタユニット内で直角位相の関係にある２つの正弦波システム基準信号を生成し、この直角位相の関係にある２つの正弦波システム基準信号内の各々の正弦波システム基準信号が他の正弦波システム基準信号各々に対して直角位相の関係を維持するための手段と、前記直角位相の関係にある２つの正弦波システム基準信号と同期して生成される第１の情報信号に従って、この直角位相の関係にある２つの正弦波システム基準信号内の第１の正弦波システム基準信号を変調するための手段と、前記マスタユニットから供給された前記直角位相の関係にある２つの正弦波システム基準信号の内の１つの正弦波システム基準信号と同期して局部ユニット内で第１の局部基準信号を生成し、当該第１の局部基準信号に対する周波数の増加変換により、局部タイミング信号を生成するための手段と、前記マスタユニットから供給された前記直角位相の関係にある２つの正弦波システム基準信号と同期して、前記局部ユニット内で前記第１の正弦波システム基準信号を復調するための手段と、を備えている。
【００４６】
Ｏ．これらの発明の概要
本発明は、位相同期で周波数可変の刻時、メッセージ配送等のためのシステム、方法及びその装置である。本システムは、マスタ刻時ユニット（マスタユニット）と、端末処理を有するシステムバスと、少くとも１つの局部刻時ユニット（局部ユニット）とを含むのが好ましい。マスタ刻時ユニット内部で構成した基準系が水晶周波数基準発振回路の出力に位相固定した第１，２のシステム基準信号を生成する。第１，２のシステム基準信号は正弦波信号で象限位相関係を有する。変調状態マシンは外部供給源からのメッセージ信号を受信し，メッセージ信号をビット列に同期的に変換し、レベル変換を実行して各々のビット列を情報信号に変換する。変調器は情報信号に基づいて第１，２のシステム基準信号に直接搬送波増幅変調を実行し、変調システム基準信号をシステムバスに出力する。システムバスは変調システム基準信号を各々の局部刻時ユニットへ分配する伝送線として実装するのが好ましい。この方法でのシステムバスの実装により、マスタ刻時ユニットから任意の局部刻時ユニットの何れかへ送信した信号の到着時刻の正確な決定ができる。
【００４７】
各々の局部刻時ユニット内で、局部基準発振回路が第１，２の変調システム基準信号に位相固定した第１，２の局部基準信号を生成する。さらに、局部タイミング発振回路（ＬＴＯ）がオフセット信号を生成する。好ましくは、オフセット信号の周波数はシステム基準信号の周波数より高い。混合器と二重化装置が第２の局部基準信号とオフセット信号から周波数増加変換を経由して局部タイミング信号を生成する。つまり、局部タイミング信号の周波数はオフセット信号の周波数とシステム基準信号の周波数の和に等しいのが好ましい。局部タイミング信号は局部タイミング線に出力されて、好ましくは、局部刻時ユニットに関連した１つ又はそれ以上の外部要素へタイミング情報を提供する。
【００４８】
第１，２の周波数分周器は、各々周波数を分周した局部タイミング信号と周波数分周した第２の局部基準信号を位相周波数検出器へ提供する。位相周波数検出器はＬＴＯで生成したオフセット信号の周波数を制御する調整信号を出力する。この方法で、周波数分周した局部タイミング信号は周波数分周した第２の局部基準信号に位相固定される。
【００４９】
第１の周波数分周器は分周器定数ｋ１を特徴とし、第２の周波数分周器は分周器定数ｋ２を特徴とする。好適な実施の形態において、第１，２の周波数分周器は再設定可能な論理装置、例えば、フィールドプログラマブル・ゲートアレイ（ＦＰＧＡ）を用いて実現する。このような実装により分周器定数ｋ１，ｋ２の選択的な変更を提供し、これによって任意の時刻に局部タイミング信号の周波数のプログラム可能な仕様を容易にする。従って、本発明は、任意の局部刻時ユニットの何れかから出力する周波数を他の局部刻時ユニットの何れからも独立して容易に変更することができるような手段を提供する。
【００５０】
各々の局部刻時ユニット内部で、コヒーレント受信ユニットが変調システム基準信号を同期的に復調しマスタ刻時ユニット内部の変調器で第１，２のシステム基準信号に符号化されたビット列を復元する。メッセージ組立ユニットは信号方式に従ってビット列をメッセージとデータに復号する。メッセージは同期システムリセット信号、システム割込信号、システムイベント信号を選択的に含む。データセレクタはメッセージを第１又は第２の信号チャンネルのどちらかに出力する。メッセージ組立ユニット内部で、データ信号はデータ・ワードにまとめられ、その各々が同期データチャンネルに出力される。
【００５１】
【発明の実施の形態】
本発明の実施の一形態を図面に基づいて説明する。図１を参照すると、本発明に従って作製したタイミング信号分配及びメッセージ配送のためのシステム１０の好適な実施の形態のブロック図が図示してある。好ましくは、システム１０はマスタ刻時ユニット１２、システムバス１４、回線端末処理２０、及び、少くとも１つの局部刻時ユニット２２を含む。好ましくは、システム１０は複数の局部刻時ユニット２２を含む。マスタ刻時ユニット１２はシステムバス１４の第１の線１６に接続した第１の出力と、システムバス１４の第２の線１８に接続した第２の出力と、第１のメッセージ線４０経由でメッセージ信号供給源に結合した入力と、リセット線４２経由でシステム１０の１つ又はそれ以上の外部要素へリセット信号を提供するリセット出力とを有する。メッセージ信号供給源はシステム１０外部のコンピュータが望ましい。
【００５２】
各々の局部刻時ユニット２２はシステムバス１４の第１，２の線１６，１８に接続した第１，２の入力を有する。各々の局部刻時ユニット２２は局部タイミング線２４経由でシステム１０の外部の１つ又はそれ以上の要素へ局部タイミング信号を提供するタイミング出力と、第１のロック指示線２４０経由で１つ又はそれ以上の外部要素へ第１のロック信号を提供するロック出力と、第１の信号チャンネル３２０経由で外部要素へ第１の組の信号を提供する第１の信号出力と、第２の信号チャンネル３３０経由で外部要素へ第２の組の信号を提供する第２の信号出力と、同期データチャンネル３４０経由で外部要素へデータを提供するデータ出力とを有する。回線端末処理２０はシステムバス１４の第１の線１６と第２の線１８に各々接続した第１，２の入力を有する。回線端末処理２０はシステムバス１４とインピーダンス整合するのが望ましい。別の実施の形態において、システムバス１４が２本１６，１８以上の線を含み、このような線の各々が回線端末処理２０で端末処理されることが当業者には理解されよう。
【００５３】
マスタ刻時ユニット１２内部で、システム基準信号はシステム全体の周波数基準を提供するために生成される。マスタ刻時ユニット１２内部の要素は第１のメッセージ線４０経由で受信したメッセージ信号に従ってシステム基準信号を選択的に変調する。システムバス１４は各々の局部刻時ユニット２２へ変調したシステム基準信号を供給する。各々の局部刻時ユニット２２内部で、局部タイミング信号が生成され、システム基準信号が復調される。１つ又はそれ以上のシステム１０外部の要素は局部タイミング信号、復調したシステム基準信号、及び／又は復調したシステム基準信号から取り出した情報を使用するのが望ましい。本明細書において、外部要素は望ましくは処理ユニット、コンピュータ、又は、コンピュータ・システムに付随する装置である。本発明のシステム１０は並列計算システム、例えば、米国特許出願第０８／４２３，５６０号（発明の名称「スケーラブル、並列、動的再設定可能な計算環境のシステム及び方法」）に記載されているようなシステムの状況内で使用するのが望ましい。
【００５４】
本発明の各々の要素の内部構造と機能については、以下に説明する。
【００５５】
ａ．マスタ刻時ユニット
図１を再度参照すると、マスタ刻時ユニット１２は校正基準システム（ＣＲＳ）３０、変調器３２、変調状態マシン（ＭＳＭ）３４、第１の分配増幅器３６、第２の分配増幅器３８を含むのが望ましい。ＣＲＳ３０は変調器３２の第１，２の搬送波入力に各々接続した第１，２の基準出力、基準線７１５経由でＭＳＭ３４に接続した第３の基準出力、マスタ刻時ユニット１２のリセット出力を形成するリセット出力とを有する。第１，２の搬送波入力に加えて、変調器３２はＭＳＭ３４の第１，２の変調出力に各々接続した第１，２の変調入力を有する。変調器３２はさらに第１の分配増幅器３６の入力に接続した第１の出力と、第２の分配増幅器３８の入力に接続した第２の出力を有する。前述の接続以外にも、ＭＳＭ３４はマスタ刻時ユニット１２の入力を形成する入力も有し、ここでメッセージ信号を受信する。最後に、第１の分配増幅器３６はマスタ刻時ユニット１２の第１の出力を形成する出力を有し、第２の分配増幅器３８はマスタ刻時ユニット１２の第２の出力を形成する出力を有する。
【００５６】
典型的な実施の形態において、第１，２の分配増幅器３６，３８はナショナルセミコンダクタＬＭ６１８１電流フィードバック演算増幅器（ナショナルセミコンダクタ社、カリフォルニア州サンタクララ）を用いて実現している。ＣＲＳ３０は望ましくは第１のシステム基準信号と第２のシステム基準信号をこれらの第１，２の基準出力各々で生成して、システム基準信号を作成する。好適な実施の形態において、第１，２のシステム基準信号は象限位相関係を有する正弦波信号である。つまり、第１，２のシステム基準信号の間の位相差はπ／２である。
【００５７】
図２を参照すると、校正基準システム３０の第１の好適な実施の形態のブロック図が図示してある。ＣＲＳ３０は望ましくは水晶周波数基準発振回路７０、システム象限基準発振回路（ＱＲＯ）７２、第１の位相検出器７４、第１のループフィルタ７６、第１の電力分割器７８、第２の電力分割器８０、第１のバッファ増幅器８２、第２のバッファ増幅器８４、振幅検出ユニット８８、校正制御ユニット９０を含む。水晶周波数基準発振回路７０はオリジナルの周波数基準信号を生成する従来の水晶発振回路が望ましい。オリジナルの周波数基準信号は第１，２のシステム基準信号を位相固定する基本周波数として用い、これについては後述する。システムＱＲＯ７２は図７との関連で後述するような方法で同相基準信号と直角位相基準信号を生成するのが望ましい。第１の位相検出器７４と第１のループフィルタ７６はオリジナルの周波数基準信号と直角位相基準信号（さらには同相基準信号も）の間の位相固定を維持するための従来のフェーズ・ロックド・ループ（ＰＬＬ）を形成する。システムＱＲＯ７２はオリジナルの周波数基準信号と第２の電力分割器８０が提供する直角位相基準信号の第１の省電力信号を受信するように接続される。システムＱＲＯ７２は第１のループフィルタ７６に第１の位相エラー信号を供給するように接続され、フィルタ７６は第１の校正線７７経由でシステムＱＲＯ７２へ第１の調整信号を供給するように接続される。好適な実施の形態において、第１の位相検出器７４はＩ型位相検出器、第１のループフィルタ７６はローパスフィルタで、両者とも当業者には容易に理解される従来の方法で位相固定を実現するために用いる。システムＱＲＯ７２はさらに第２の校正線５１経由で校正制御ユニット９０から校正信号を受信するように接続され、これについては図４を参照して以下で詳細に説明する。
【００５８】
第１，２の電力分割器７８，８０は、望ましくは同相と直角位相基準信号を各々受信するように接続した従来の平衡電力分割回路を含む。第１の電力分割器７８は、校正制御ユニット９０に同相基準信号の第１の省電力信号を、振幅検出ユニット８８に同相基準信号の第２の省電力信号を、第１のバッファ増幅器８２に同相基準信号の第３の省電力信号を、各々提供する。同様に、第２の電力分割器８０は、振幅検出ユニット８８に直角位相基準信号の第２の省電力信号を、また第２のバッファ増幅器８４に直角位相基準信号の第３の省電力信号を提供する。好適な実施の形態において、第２の省電力な同相基準信号と第２の省電力な直角位相基準信号は同一のピーク振幅を有し、第３の省電力な同相及び直角位相基準信号も同じである。第１のバッファ増幅器８２はＣＲＳ３０の第１の基準出力を形成する出力を有し、第１のシステム基準信号を出力する。同様に、第２のバッファ増幅器８４はＣＲＳ３０の第２の基準出力を形成する出力を有し第２のシステム基準信号を出力する。前述のように同相及び直角位相基準信号は各々オリジナルの周波数基準信号に位相固定される。第１，２のシステム基準信号は同相及び直角位相基準信号の省電力バージョンであるので、第１，２のシステム基準信号はオリジナルの周波数基準信号にも位相固定される。
【００５９】
振幅検出ユニット８８は、望ましくは２つの従来の振幅検出器を含み、第１の振幅検出器が同相振幅信号を提供し、第２の振幅検出器が直角位相振幅信号を提供するようにする。本明細書で説明しているシステム１０は本質的に交流（ＡＣ）結合であることが当業者には理解されよう。別の実施の形態において特定の直流（ＤＣ）レベルの維持が必要であれば、１つ又はそれ以上のＤＣオフセットを検出するための回路を振幅検出ユニット８８と類似の方法で、当業者には容易に理解される方法で含めることができる。
【００６０】
校正制御ユニット９０はＣＲＳ３０内部で生成した信号を受信して一組の校正信号を生成し、これが第２の校正線５１経由でシステムＱＲＯ７２へ提供される。校正制御ユニット９０は望ましくは、周波数入力線９１経由でオリジナルの周波数基準信号、第２の固定指示線９２経由で第１の位相検出器７４から出力する第２の固定信号、電力監視線９３経由で第１の省電力の同相基準信号、第１の増幅線９６経由の同相増幅信号、第２の増幅線９７経由の直角位相増幅信号を受信する。校正制御ユニット９０はさらにＣＲＳ３０のリセット出力を形成する同期電源投入／リセット（ＰＯＲ）信号とＣＲＳ３０の第３の基準出力を形成する電圧基準信号を出力する。
【００６１】
ここで図４を参照すると、校正制御ユニット９０の好適な実施の形態のブロック図が図示してある。校正制御ユニット９０は、望ましくは、第１の振幅差動増幅器１２０、第２の振幅差動増幅器１２４、第１の振幅エラー積分器１２２、第２の振幅エラー積分器１２６、ＤＣ基準電圧１３０、第１の制限器１３２、第１の周波数‐電圧（Ｆ‐Ｖ）変換器１３４、第２のＦ‐Ｖ変換器１３６、周波数差動増幅器１３８、周波数エラー積分器１４０、ＰＯＲ積分器１４２、第１のフリップフロップ１４４、第２のフリップフロップ１４６を含む。
【００６２】
第１の増幅線９６経由で同相振幅信号を受信するように接続された第１の振幅差動増幅器１２０は、さらにＤＣ基準電圧１３０の出力へ接続した入力を有する。第１の振幅差動増幅器１２０は第１の振幅エラー積分器１２２で受信される振幅エラー信号を出力し、第１の振幅エラー積分器１２２が第１のレベル調整信号を出力する。同様に、第２の振幅差動増幅器１２４は第２の振幅線９７とＤＣ基準電圧１３０の出力の両方に接続した入力を有する。第２の振幅差動増幅器１２４は振幅エラーを出力し、これを第２の振幅エラー積分器で受信して第２のレベル調整信号を出力する。
【００６３】
第１のＦ‐Ｖ変換器１３４は周波数入力線９１経由でオリジナルの周波数基準信号を受信し、第１の電圧をこれに応じて出力する。図５を参照すると、第１のＦ‐Ｖ変換器１３４の好適な実施の形態のブロック図が図示してある。第１のＦ‐Ｖ変換器１３４は、望ましくは図示した伝送特性を有するハイパスフィルタ１５０、ピーク検出器１５２、出力バッファ１５４、コンデンサ１５６を含む。ハイパスフィルタ１５０の禁止帯エッジは望ましくは図５に図示したように定義し、ここでｆref は水晶周波数基準発振回路７０による周波数出力とする。
【００６４】
第２のＦ‐Ｖ変換器１３６は第１のＦ‐Ｖ変換器１３４と同一の構造及び伝送特性を有するのが望ましい。第１の制限器１３２との組み合せで、第２のＦ‐Ｖ変換器１３６は電力監視線９３経由で第１の省電力の同相基準信号を受信し、従来の方法で第２の電圧を出力する。周波数差動増幅器１３８は、第１，２の電圧の間の電圧エラーを表わす電圧エラー信号を出力し、第１のＦ‐Ｖ変換器１３４と第２のＦ‐Ｖ変換器１３６の入力に印加される信号間の電圧で表わされる周波数エラーを生成する。周波数エラー積分器１４０は周波数差動増幅器１３８の出力を受信し第２のチューニング信号を出力する。
【００６５】
第１のレベル調節信号、第２のレベル調節信号、第２のチューニング信号の各々は校正制御ユニット９０から出力されて第２の校正線５１経由でシステムＱＲＯ７２へ供給される。
【００６６】
前述のように、校正制御ユニット９０はマスタ刻時ユニット１２のリセット出力を形成する同期ＰＯＲ信号を出力する。同期ＰＯＲ信号はＰＯＲ積分器１４２、第１のフリップフロップ１４４、第２のフリップフロップ１４６経由で生成される。ＰＯＲ積分器１４２はシステム電源電圧がＰＯＲ条件後に所定レベルで安定したことを表わす初期ゲート信号を生成する。図６を参照すると、ＰＯＲ積分器１４２の好適な実施の形態のブロック図が図示してある。ＰＯＲ積分器１４２は第１の差動増幅器１６０、第１のエラー積分器１６２、第２の差動増幅器１６４、第２のエラー積分器１６６、比較器１６８を含む。第１の差動増幅器１６０は電気的接地へ接続した第１の入力、システム電源１７０の電圧出力へ接続した第２の入力、第１のエラー積分器１６２の入力へ接続した出力を有する。第２の差動増幅器１６４はシステム電源１７０の電圧出力へ接続した第１の入力、第１のエラー積分器１６２の出力へ接続した第２の入力、第２のエラー積分器１６６の入力へ接続した出力を有する。最後に、比較器１６８は第１のエラー積分器１６２の出力へ接続した第１の入力と第２のエラー積分器１６６の出力へ接続した第２の入力を有する。比較器１６８は、さらにＰＯＲ積分器１４２の出力を形成する出力も有する。
【００６７】
第１の差動増幅器１６０は、電気的接地に対するシステム電源電圧の上昇を測定し、これが、図６ではＶ1 で図示してある。第１のエラー積分器１６２はＶ1 の積分を出力するので、第２の差動増幅器１６４はＶ1 を積分したものに対するシステム電源電圧の上昇を測定し、これが、図６でＶ2 として図示してある。第２のエラー積分器１６６は比較器１６８にＶ2 の積分を出力する。好適な実施の形態において、第１のエラー積分器１６２の時定数は第２のエラー積分器１６６の時定数より大幅に、例えば、１０倍程度短い。
【００６８】
何れかの時定数の正確な値が回路動作に重要な影響を与えないことが当業者には理解されよう。ＰＯＲ積分器１４２はそれ自身に関して電源電圧の二重積分を、２つの異なる充電速度で実行する。比較器１６８は第１，２のエラー積分器１６２，１６６の出力を受信して電源電圧が安定したか又は充電を停止したことを表わす初期ゲート信号を出力する。
【００６９】
ＰＯＲ積分器１４２内部の各々の要素は、システム電源１７０からの電力を受信するのが望ましい。典型的なスイッチング電源は、その平均出力電圧のおよそ５０〜７０％のところでスイッチング屈曲を示す。スイッチング電源の出力電圧が上昇する速度は、負荷インピーダンスによって僅かに発振し得ることと、この速度は、一般に、スイッチング屈曲点を過ぎると減少すること、が当業者には理解されよう。また、ＰＯＲ積分器１４２内部の回路動作は、システム電源電圧が最終的な値に達する前に始まることが当業者には理解されよう。本明細書において、回路動作は、システム電源電圧が最終値の約４０％に達した時点で始まり、通常の５Ｖシステム電源では２Ｖに等しいと仮定する。
【００７０】
第１，２の差動増幅器１６０，１６４は、システム電力の最初の印加で電圧差の測定を開始し、出力における電圧上昇速度はシステム電源電圧が上昇する速度に明らかに依存している。回路動作が始まるまで、比較器１６８の出力は低インピーダンス低電圧出力を提供する。望ましくは、比較器１６８は入力におけるゼロ電圧付近の印加で回路動作開始時のマイナス端子に向かってわずかな重みが加わるようにバイアスしておく。システム電源電圧が回路動作を開始する点まで増加したら、第１，２のエラー積分器１６２，１６６により行なわれる積分で初期電源電圧の発振が大幅にダンプされる。第１，２のエラー積分器１６２，１６６間の時定数の関係により第１のエラー積分器１６２の出力は第２のエラー積分器１６６の出力より非常に速く増加するようになる。第１のエラー積分器１６２の出力が第２のエラー積分器１６６の出力より大きくなると比較器１６８は出力高電位状態になる。比較器１６８の出力は回路動作が開始した後でシステム電源電圧の増加に続けてゆっくりと増加する。最終的に第１のエラー積分器１６２の出力はシステム電源電圧の最終値より僅かに低いレベルで飽和する。第２のエラー積分器１６６の出力は電源電圧が時間的に変化しなくなるまで上昇し続ける。つまり、第２のエラー積分器１６６の出力が第１のエラー積分器１６２の飽和出力より大きくなると、比較器１６８の出力は急激に低電圧状態に切り換り、システム電源電圧が最終値で安定したことを示す。初期ゲート信号を表わす典型的な波形が図６の比較器１６８の出力に図示してある。
【００７１】
典型的な実施の形態において、第１の差動増幅器１６０と第１のエラー積分器１６２はどちらも、第２の差動増幅器１６４と第２のエラー積分器１６６と同様に単一のナショナルセミコンダクタ社製ＬＭ３９００演算増幅器を用いて実現される。当業者にはＰＯＲ積分器１４２全体を別の実施の形態で単一の集積回路として実現できることが理解されよう。
【００７２】
図４を再度参照すると、周波数エラー積分器１４０はゲート入力で初期ゲート信号を受信するように接続され、これによってシステム電源電圧が安定した後でのみ第２のチューニング信号が生成されるようにしてある。第１，２のフリップフロップ１４４，１４６の各々はリセット入力で初期ゲート信号を受信する。第１のフリップフロップ１４４は第２の固定指示線９２経由で第２の固定信号を受信するように接続する。第２のフリップフロップ１４６は第１のフリップフロップ１４４の出力を受信するように接続し、第２のフリップフロップ１４６の出力が同期ＰＯＲ信号を提供する。最後に、第１，２のフリップフロップ１４４，１４６の各々は第１の制限器１３２の出力に接続したクロック入力を有する。
【００７３】
初期ゲート信号がシステム電源電圧の安定に続けて低電圧状態へ急激に遷移すると、第１，２のフリップフロップ１４４，１４６がリセットされ、低電圧を出力するのが望ましい。第１，２のフリップフロップ１４４，１４６はシステムＱＲＯ７２の周波数で刻時される。水晶周波数基準発振回路７０とシステムＱＲＯ７２の間の位相固定の設定は第２の固定信号が高電圧状態に遷移した時点で表わされるものと本明細書では仮定する。別の実施の形態において、位相固定は低電圧状態への遷移で表わせることが当業者には理解されよう。位相固定が行なわれたことを第２の固定信号が表わすと、第２のフリップフロップ１４６の出力、即ち、同期ＰＯＲ信号が２回のシステムＱＲＯ発振周期の後で高電圧状態に遷移し、ＣＲＳ３０がＰＯＲ条件の後で安定したことを表わす。システムの外部にある要素はＰＯＲ動作を制御するためのゲート信号として同期ＰＯＲ信号を用いるのが望ましいが、同期ＰＯＲ信号を他の動作にも使用できることは当業者には理解されよう。
【００７４】
システムＱＲＯ７２は同相及び直角位相基準信号を生成し、これが好適な実施の形態では正弦波である。図７を参照すると、システムＱＲＯ７２の好適な実施の形態のブロック図が図示してある。システムＱＲＯ７２は望ましくは第１の差動増幅器６０、アームストロング型ＲＦ発振器６２、ベースコモン帰還分岐６４を含む。アームストロング型ＲＦ発振器６２は、望ましくは第１のトランジスタＱ1 と、同相バッファ増幅器と、バラクタと、トランスＴ1 に接続したコンデンサを含む共鳴発振タンクと、複数の抵抗を含む。第１のトランジスタＱ1 のベース、バラクタの出力、コンデンサは各々トランスＴ1 の第１の端子に接続される。第１のトランジスタＱ1 のコレクタはシステム電源を提供するのが望ましいピーク電圧基準に抵抗結合する。さらに、第１のトランジスタＱ1 のコレクタはトランスＴ1 の第２の端子に接続し、同相バッファ増幅器の入力へも接続する。同相バッファ増幅器は図２の第１の電力分割器７８へ同相基準信号を出力する。
【００７５】
ベースコモン帰還分岐６４は望ましくは第２のトランジスタＱ2 、電流供給原、直角位相バッファ増幅器、複数の抵抗を含む。アームストロング型ＲＦ発振器６２内部の第１のトランジスタＱ1 とベースコモン帰還分岐６４内部の第２のトランジスタＱ2 のエミッタは電流供給源の入力に接続する。第２のトランジスタＱ2 のベースは分圧器に接続し、第２のトランジスタＱ2 のコレクタはピーク電圧基準に接続する。直角位相バッファ増幅器は第２のトランジスタＱ2 のコレクタに接続し、直角位相バッファ増幅器は図２に示すように第２の電力分割器８０へ直角位相基準信号を出力する。
【００７６】
システムＱＲＯ７２は第１のレベル調整信号、第２のレベル調整信号、第２のチューニング信号を第２の校正線５１経由で受信する。信号の各々は前述したような方法で校正制御ユニット９０により生成される。同相バッファ増幅器は第１のレベル調整信号を受信するように接続する。同様に、直角位相バッファ増幅器は第２のレベル調整信号を受信するように接続する。第１の差動増幅器６０は、第１の校正線７７経由で第１のチューニング信号、また、第２の校正線５１経由で第２のチューニング信号を受信する。第１の差動増幅器６０は周波数設定点信号を出力し、これが第１のトランジスタＱ1 、コンデンサ、トランスＴ1 の半分へバラクタ経由で供給される。周波数設定点信号は共鳴発振タンクの共鳴周波数を決定し、これが同相及び直角位相基準信号の周波数を決定する。
【００７７】
第１のトランジスタＱ1 は、システム電力の印加時にバルクハウゼン発振基準を満たすような充分な利得を提供するのが望ましい。ベースコモン帰還分岐６４経由で、アームストロング型ＲＦ発振器６２はベースコモン増幅器と相互フィードバックを行なう。アームストロング型ＲＦ発振器６２内部で、第１のトランジスタＱ1 は１８０度のフィードバックを提供し、共振トランスは別の１８０度フィードバックを提供する。第２のトランジスタＱ2 への発振入力はベースではなくエミッタであることが当業者には理解されよう。つまり、アームストロング型ＲＦ発振器６２内部の第１のトランジスタＱ1 とベースコモン帰還分岐６４内部の第２のトランジスタＱ2 の組み合せがトランスコンダクタンス増幅器として機能する。つまり、第１のトランジスタＱ1 のコレクタにおける電圧は第２のトランジスタＱ2 のコレクタにおける電圧と直角位相関係を維持する。
【００７８】
典型的な実施の形態では、システムＱＲＯ７２はモトローラＭＰＳＨ１０トランジスタ（モトローラ社、イリノイ州ショーンバーグ）、モトローラＭＶ２０９バラクタ、アミドン・アンド・アソシエーツ社製フェライトコア（アミドン・アンド・アソシエーツ社、カリフォルニア州サンタアンナ）を用いて実現している。
【００７９】
システムＱＲＯ７２は、別の実施の形態において、他の種類の直角位相発振器を用いて実現できることが当業者には理解されよう。本発明において、システムＱＲＯ７２は望ましくはシステムＱＲＯ７２の周波数ダイナミックレンジが２：１以下又はこれと等しくなるような動作周波数範囲内の動作周波数範囲と中心周波数を有することを特徴とする。
【００８０】
図２及び図４から図７に図示したＣＲＳ３０の好適な実施の形態はほぼ１．０ＧＨｚまでの周波数、つまり、超高周波数帯（ＵＨＦ）までの周波数を有する信号を生成するのに有用である。本実施の形態をおよそ３００ＭＨｚ以下の周波数で動作させる場合、ＣＲＳ３０のもっと単純な実現が可能であり、これを図３を参照して説明する。ここで、図３を参照すると、校正基準システム３１の第２の実施の形態のブロック図が図示してある。図２と図３では、同一の符号が理解を助けるために用いられている。ＣＲＳ３１の第２の実施の形態は水晶周波数基準発振回路７０、システム基準発振器７３、第１の位相検出器７４、第１のループフィルタ７６、第１の電力分割器７８、第２の電力分割器８０、第１のバッファ増幅器８２、第２のバッファ増幅器８４、校正制御ユニット９０を含む。ＣＲＳ３１の第２の実施の形態において、第１のシステム基準信号は水晶周波数基準発振回路７０により出力されるオリジナルの周波数基準信号の第１の電力分割したものから直接供給される。第１の位相検出器７４と第１のループフィルタ７６はオリジナルの周波数基準信号の第２の電力分割した信号とシステム基準発振器７３から出力される直角位相信号の間の位相固定を維持するために用いる。つまり、図３のＰＬＬは所望の直角位相関係を自動的に提供する。第２のシステム基準信号は直角位相信号の電力分割したものから生成する。
【００８１】
システムＱＲＯ７２と同様に、システム基準発振器７３は望ましくは動作周波数範囲とこの動作周波数範囲内に中心周波数を有することを特徴とする。システム基準発振器７３の周波数ダイナミックレンジは望ましくは２：１以下又はこれと等しい。
【００８２】
図１ないし図７を参照すると、ＣＲＳ３０内部の要素は前述の方法で第１，２のシステム基準信号を生成する。好適な実施の形態において、第１，２のシステム基準信号は直角位相関係を有する正弦波信号である。本明細書において、第１，２のシステム基準信号の間の関係を用いてシステム基準信号プロトコルを定義する。ここで、図２４を参照すると、好適なシステム基準信号プロトコルを表わす波形図が図示してある。図２４において、第１のシステム基準信号は“cos” で表わし、第２のシステム基準信号は“sin” で表わしてある。好適なシステム基準信号プロトコルにおいて、第１，２のシステム基準信号の振幅は、（２＾ｎ＊Ｖｍ）で定義される。本明細書においてはｎは２と定義されるので、第１，２のシステム基準信号は４Ｖｍに等しい振幅を有すると定義される。図２４において、４Ｖｍは便利のためと理解を助けるためにピーク間の振幅で図示してある。表１を参照して詳細に後述するように、第１，２のシステム基準信号を変調する際に、得られる信号はＶｍの増加に従いＶｍと（２＾ｎ＊Ｖｍ）の間の範囲の振幅を有する。つまり、Ｖｍは振幅変調増分である。Ｖｍとｎの正確な値は、詳細について後述するように、設計時の選択であることが理解されよう。好適な実施の形態において、４Ｖｍは１３．０ｄＢｍに等しい。
【００８３】
好適なシステム基準信号プロトコルにおいて、複数の部分区間が第１，２のシステム基準信号の各々の単一区間内部に定義される。第１のシステム基準信号において、部分区間は図２４に図示した方法でＲ，Ｓ，Ｔ，Ｕで表わす。第２のシステム基準信号では、部分区間はＡ，Ｂ，Ｃ，Ｄで表記する。各々の部分区間は基準信号区間の１／４、即ち、π／２の位相間隔である。第１のシステム基準信号について部分区間Ｒ，Ｓ，Ｔ，Ｕは図２４において第２のシステム基準信号の下に図示してあるが、これは、これらの部分区間が詳細を後述するように第２のシステム基準信号に関連するタイミングイベントを定義するためである。同様に、第２のシステム基準信号の部分区間Ａ，Ｂ，Ｃ，Ｄは第１のシステム基準信号に関連するタイミングイベントを定義し、図２４で第１のシステム基準信号の上に図示してある。各々の部分間隔に対応する時間間隔は図２４では“Ｈ”で定義する。好適なシステム基準信号プロトコルは各々の部分区間に従って時間間隔Ｈが周波数に対する自動適応パラメータであるため考慮している何らかの特定の周波数と無関係に有効になることが当業者には理解されよう。変調器３２と各々の局部刻時ユニット２２内部の素子が実行する動作は好適なシステム基準信号プロトコルに関して後述する。
【００８４】
第１，２のシステム基準信号は協働して各々の局部刻時ユニット２２へシステムバス１４経由で分配されるシステム全体のタイミング基準を提供する。変調器３２、ＭＳＭ３４経由で、本発明ではさらに各々の局部刻時ユニット２２へ詳細を後述するような方法でメッセージ信号の分配も提供する。
【００８５】
ＭＳＭ（変調状態マシン）３４は、望ましくはメッセージ信号を第１の情報信号と第２の情報信号に変換する状態マシンである。図８を参照すると、ＭＳＭ３４の好適な実施の形態のブロック図が図示してある。ＭＳＭ３４は同相制限器７００、直角位相制限器７０２、ＦＩＦＯバッファ７２０、状態マシン論理回路ユニット７３０、第１のデジタル‐アナログ（Ｄ／Ａ）変換器７４０、第２のＤ／Ａ変換器７４２を含む。同相制限器７００と直角位相制限器７０２は各々ＣＲＳ３０から第１，２のシステム基準信号を受信するように接続する。
【００８６】
好適な実施の形態において、同相制限器７００は第１のシステム基準信号のゼロクロスを検出し、直角位相制限器７０２は第２のシステム基準信号のゼロクロスを検出する。同相制限器７００は図８でＩＣＬＫと表記した同相クロック信号を従来の方法で状態マシン論理回路ユニット７３０の第１のクロック入力へ出力する。類似の方法で、直角位相制限器７０２は図８においてＱＣＬＫと表記した直角位相クロック信号を状態マシン論理回路ユニット７３０の第２のクロック入力へ出力する。同相及び直角位相クロック信号は、図９を参照して詳細に後述するような方法で、状態マシン論理回路ユニット７３０の実行する動作をシーケンス化する。同相及び直角位相クロック信号は各々第１，２のシステム基準信号と同期しているので、これによってメッセージ信号から第１，２の情報信号への変換が第１，２のシステム基準信号に同期するようにしている。
【００８７】
ＦＩＦＯバッファ７２０は従来のものが望ましく、従って、ＦＩＦＯ読込回路とＦＩＦＯ出力回路を含む。ＦＩＦＯバッファ７２０はメッセージ線４０経由でメッセージ信号を受信するように結合される。メッセージ信号は望ましくはＦＩＦＯバッファ７２０のデータ入力において受信したデータ信号と、ＦＩＦＯバッファ７２０の第１のクロック入力で受信したＦＩＦＯ読込信号を含む。ＦＩＦＯ読込信号は従来の方法でＦＩＦＯバッファ７２０へのデータ信号の読み込みを許可する。図８において、データ信号は８ビットにわたるように図示してある。別の実施の形態においてデータ信号が詳細に後述するような設計時の勘案によってもっと多く又は少ないビット数にわたることができることは当業者に理解されよう。
【００８８】
状態マシン論理回路ユニット７３０は、ＦＩＦＯバッファ７２０のデータ出力からのデータ信号を受信するように接続したデータ入力を有する。状態マシン論理回路ユニット７３０は図８でＲＣＬＫと表記したＦＩＦＯ出力信号をＦＩＦＯバッファ７２０の第２のクロック入力へ供給するように接続したクロック出力も有する。ＦＩＦＯ出力信号は従来の方法でＦＩＦＯ出力回路を制御し、ＦＩＦＯバッファ７２０から状態マシン論理回路ユニット７３０へのデータ信号転送を制御する。状態マシン論理回路ユニット７３０はさらに図８でＥＭＴ／ＤＶＡＬと表記してあるＦＩＦＯ状態信号をＦＩＦＯバッファ７２０から受信するように接続した状態入力も有する。ＦＩＦＯ状態信号は望ましくはＦＩＦＯバッファ７２０が空かどうかを表わす。
【００８９】
状態マシン論理回路ユニット７３０はＦＩＦＯバッファ７２０からのデータ信号を読み込み、読み込んだデータ信号を第１，２のビットシーケンスに変換し、第１，２のビットシーケンスを第１，２のＤ／Ａ変換器７４０，７４２各々に出力する。同相と直角位相クロック信号は状態マシン論理回路ユニット７３０により実行される動作をシーケンス化する。ここで、図９も参照すると、状態マシン論理回路ユニット７３０の好適な実施の形態のブロック図が図示してある。状態マシン論理回路ユニット７３０はラッチレジスタ８００、マルチプレクサ８０２、第１の信号ゲート８０４、第２の信号ゲート８０６、同相最下位ビット（ＬＳＢ）フリップフロップ８１０、同相最上位ビット（ＭＳＢ）フリップフロップ８１２、直角位相ＬＳＢフリップフロップ８１４、直角位相ＭＳＢフリップフロップ８１６、シーケンサ８２０を含む。シーケンサ８２０は直角位相クロック信号ＱＣＬＫとＦＩＦＯ状態信号ＥＭＴ／ＤＶＡＬを受信して状態マシン論理回路ユニット７３０内部の他の要素の動作を指示する制御信号を生成する。
【００９０】
図９に図示してあるように、シーケンサ８２０はＦＩＦＯ出力信号ＲＣＬＫ、ラッチレジスタ８００へのデータ信号の読み込みを許可するＬＣＬＫ信号、マルチプレクサ８０２入力からマルチプレクサ８０２出力への信号の転送を制御するＩＮＴＥＲＬＥＡＶＥ信号、第１の信号ゲート８０４と第２の信号ゲート８０６の動作を制御するＩＤＬＥ信号、ＬＳＢとＭＳＢ各々のフリップフロップ８１０，８１４，８１２，８１６の動作を可能にするＥＮＡＢＬＥ信号を生成する。ＥＮＡＢＬＥの状態は、図示したようにＱＣＬＫ，ＥＭＴ／ＤＶＡＬ，ＬＣＬＫ，ＩＤＬＥの状態に依存する。図８から分かるように、シーケンサ８２０内で生成される各々の信号はＱＣＬＫに関連する。状態マシン論理回路ユニット７３０内部で実行される詳細な動作については、ＩＣＬＫ，ＱＣＬＫ，ＬＣＬＫ，ＲＣＬＫ，ＩＮＴＥＲＬＥＡＶＥ，ＥＮＡＢＬＥ，ＩＤＬＥの間のタイミング関係に従って後述する。
【００９１】
ここで、図１０も参照すると、シーケンサ８２０の好適なタイミング図が図示してある。図１０に図示してあるように、ＩＣＬＫとＱＣＬＫは直角位相方形波信号である。ＦＩＦＯバッファ７２０はＲＣＬＫで決定される間隔で一組のデータ信号を出力する。ＦＩＦＯバッファ７２０が一組の任意のデータ信号を出力すると、ＬＣＬＫはラッチレジスタ８００へのこのデータ信号の組の読み込みを許可する。ラッチレジスタ８００へ許可されたデータ信号は次にラッチレジスタ出力に現れ、マルチプレクサ８０２の入力に供給される。マルチプレクサ８０２は第１又は第２のデータ信号部分集合をＩＮＴＥＲＬＥＡＶＥの値に従って出力へ転送する。好ましくは、第１，２のデータ信号部分セットの各々は一組のデータ信号のビット数の半分にわたる。本明細書で考察している８ビットのデータ信号の組では、第１のデータ信号部分集合は、任意のデータ信号の組内部の下位４ビットを含み、ＩＮＴＥＲＬＥＡＶＥが低電位状態にあるときにマルチプレクサ８０２出力へ転送されるのが望ましい。第２のデータ信号部分集合は８ビットのデータ信号の組内部の上位４ビットを含みＩＮＴＥＲＬＥＡＶＥが高電位状態にあるときにマルチプレクサ８０２の出力に転送される。
【００９２】
第１の信号ゲート８０４はマルチプレクサ８０２の出力を受信するように接続される。即ち、ＩＮＴＥＲＬＥＡＶＥの値に従って第１の信号ゲート８０４は第１のデータ信号部分集合又は第２のデータ信号部分集合の何れかを受信する。第２の信号ゲート８０６は所定のアイドル符号を受信するように接続されており、この符号は表１を参照して詳細に後述するような信号プランに従って定義される。図９から分かるように、アイドル符号は好適な実施の形態においては０１０１である。
【００９３】
ＩＤＬＥの状態は、
１）マルチプレクサ８０２が出力するデータ信号部分集合、又は
２）アイドル符号、
が状態マシン論理回路ユニット７３０の同相及び直角位相ＬＳＢ／ＭＳＢフリップフロップ８１０，８１４，８１２，８１６に配送されるかを決定する。好適な実施の形態においては、ＩＤＬＥが低電位状態のときにデータ信号部分集合が状態マシン論理回路ユニット７３０の同相及び直角位相ＬＳＢ／ＭＳＢフリップフロップ８１０，８１４，８１２，８１６へ第１の信号ゲート８０４経由で配送される。つまり、ＩＤＬＥが低電位状態のとき、ＩＮＴＥＲＬＥＡＶＥが低電位状態にある期間に、第１のデータ信号部分集合が状態マシン論理回路ユニット７３０の同相及び直角位相ＬＳＢ／ＭＳＢフリップフロップ８１０，８１４，８１２，８１６へ転送され、第２のデータ信号部分集合はＩＮＴＥＲＬＥＡＶＥが高電位状態にある期間に状態マシン論理回路ユニット７３０の同相及び直角位相ＬＳＢ／ＭＳＢフリップフロップ８１０，８１４，８１２，８１６へ転送される。一方、ＩＤＬＥが高電位状態のとき、アイドル符号が前述のフリップフロップ８１０，８１２，８１４，８１６へ第２の信号ゲート８０６経由で転送される。フリップフロップ８１０，８１４，８１２，８１６は、第１，２のビットシーケンスを図８の第１，２のＤ／Ａ変換器７４０，７４２へ後述するように出力する。
【００９４】
第１の信号ゲート８０４、第２の信号ゲート８０６の各々は各々フリップフロップ８１０，８１２，８１４，８１６へ各々接続した第１ないし第４の出力を有する。同相ＬＳＢ及びＭＳＢフリップフロップ８１０，８１２は各々任意のデータ信号部分集合又はアイドル符号何れかの各々第１，２のビットを受信する。同相ＬＳＢ及びＭＳＢフリップフロップ８１０，８１２の各々はＬＣＬＫをクロック入力で受信する。同相ＬＳＢ及び同相ＭＳＢフリップフロップ８１０，８１２は各々協働で図８の第１のＤ／Ａ変換器７４０へ第１のビットシーケンスを提供する出力を有する。同相ＬＳＢ及びＭＳＢフリップフロップ８１０，８１２と同じような方法で、直角位相ＬＳＢ及びＭＳＢフリップフロップ８１４，８１６は各々任意のデータ信号部分集合又はアイドル符号何れかの第３，４のビットを各々受信する。直角位相ＬＳＢ及びＭＳＢフリップフロップ８１４，８１６の各々はクロック入力でＱＣＬＫを受信する。直角位相ＬＳＢ及びＭＳＢフリップフロップ８１４，８１６は協働してＭＳＭの第２のＤ／Ａ変換器７４２へ第２のビットシーケンスを出力する。つまり、同相ＬＳＢ及びＭＳＢフリップフロップ８１０，８１２による第１のビットシーケンス出力はＩＣＬＫと同期しており、直角位相ＬＳＢ及びＭＳＢフリップフロップ８１４，８１６による第２のビットシーケンス出力はＱＣＬＫと同期する。
【００９５】
ＩＮＴＥＲＬＥＡＶＥとＩＤＬＥが低電位状態にある間、ＩＣＬＫとＱＣＬＫは第１のデータ信号部分集合内部のビットを状態マシン論理回路ユニット７３０のフリップフロップ８１０，８１２，８１４，８１６各々に保持することが当業者には理解されよう。従って、ＩＮＴＥＲＬＥＡＶＥとＩＤＬＥが低電位状態にある間、第１，２のビットシーケンスは第１のデータ信号部分集合内の特定のビットを含む。類似の方法で、ＩＮＴＥＲＬＥＡＶＥが高電位状態でＩＤＬＥが低電位状態のとき、ＩＣＬＫとＱＣＬＫは状態マシン論理回路ユニット７３０のフリップフロップ８１０，８１２，８１４，８１６各々に第２のデータ信号部分集合を保持し、そのため、第１，２のビットシーケンスは第２のデータ信号部分集合内部の特定ビットを含む。
【００９６】
ＩＤＬＥが高電位状態平衡すると、第１，２のビットシーケンスはアイドル符号内部のビットを含む。図９に図示したように、ＥＭＴ／ＤＶＡＬが低電位から高電位へ遷移することで後述するようにＩＤＬＥが高電位状態になっている時間間隔が得られる。ＦＩＦＯバッファ７２０がデータ信号を含む間、ＥＭＴ／ＤＶＡＬはＩＤＬＥと同様に低電位状態である。ＥＭＴ／ＤＶＡＬの高電位状態への遷移は、最後のデータ信号の組がＦＩＦＯバッファ７２０から出力されたことを表わす。このような遷移の後、ＩＤＬＥは
１）最後のデータ信号の組の第１のデータ信号部分集合から生成された第１，２のビットシーケンスが状態マシン論理回路ユニット７３０のフリップフロップ８１０，８１２，８１４，８１６から出力されるまで、また、
２）最後のデータ信号の組の第２のデータ信号部分集合から生成された第１，２のビットシーケンスがフリップフロップ８１０，８１２，８１４，８１６
から出力されるまで、
低電位状態である。
【００９７】
第１，２のビットシーケンスとして第２のデータ信号部分集合が出力された後、ＩＤＬＥは高電位状態に遷移する。アイドル符号は次にフリップフロップ８１０，８１２，８１４，８１６で保持される。第１，２のビットシーケンスがアイドル符号を含むと、ＩＤＬＥは低電位状態に遷移し、ＥＮＡＢＬＥも低電位状態に遷移させる。好適な実施の形態において、ＥＮＡＢＬＥはフリップフロップ８１０，８１２，８１４，８１６の各々のイネーブル入力へ供給されて、さらに、これらのフリップフロップ８１０，８１２，８１４，８１６への入力を無効にする。図９に図示してあるように、高電位状態から低電位状態へのＥＭＴ／ＤＶＡＬの遷移はＦＩＦＯバッファ７２０がまたデータ信号を含むことを表わし、ＥＮＡＢＬＥがＬＣＬＫで高電位状態に移行し、これによってまたフリップフロップ入力を有効にする。
【００９８】
第１，２のビットシーケンスが第１のデータ信号部分集合、第２のデータ信号部分集合、又は、アイドル符号から生成されたかどうかとは無関係に、第１，２のビットシーケンスはＩＣＬＫとＱＣＬＫの間の直角位相関係のために図２４に図示してある時間間隔Ｈだけ時間的にオフセットされることが当業者には理解されよう。
【００９９】
好適な実施の形態において、第１，２のビットシーケンスの各々は２ビットにわたる。つまり、第１のビットシーケンスは第１の２ビットであり、第２のビットシーケンスは第２の２ビットである。第１，２のビットシーケンスが別の実施の形態において、これより多い又は少ないビットにわたることがあることは当業者には理解されよう。好ましくは、第１，２のビットシーケンスが跨るビット数は変調器３２の特性に依存する。これについては後述する。状態マシン論理回路ユニット７３０は、第１の２ビットを第１のＤ／Ａ変換器７４０へ、また、第２の２ビットを第２のＤ／Ａ変換器７４２へ出力する。
【０１００】
第１，２のＤ／Ａ変換器７４０，７４２の各々は図４の校正制御ユニット９０から基準線７１５経由で出力されるＤＣ電圧基準出力を受信するように接続した基準入力を有する。第１のＤ／Ａ変換器７４０は従来のＤ／Ａレベル変換を実行して第１の２ビットを第１の情報信号に変換する。同様に、第２のＤ／Ａ変換器７４２は従来のＤ／Ａレベル変換を介して第２の２ビットを第２の情報信号へ変換する。第１，２の情報信号の振幅が各々第１，２の２ビットに従って変化するような好適な方法については詳細に後述する。
【０１０１】
定義から、「ｎ」ビットにわたるビットシーケンスは０から（２＾ｎ−１）の間の値を有する。好適な実施の形態において、各々の情報信号は等しい振幅増分で連続的に等間隔に配置された２＾ｎ個の振幅値を有することができる。各々の可能な振幅値はビットシーケンス内の独自のビットパターンに対応する。好適な実施の形態において、第１のビットシーケンスは２ビット（即ち、ｎが２に等しい）であって、第２のビットシーケンスも同様である。つまり、各々の情報信号は好適な実施の形態で４種類の振幅値を有する。任意の時刻に、各々の情報信号の電圧振幅は２ビットシーケンス＜００＞，＜０１＞，＜１０＞，又は，＜１１＞のうちの１つに対応する。
【０１０２】
一般に、ＭＳＭ３４はメッセージ信号を第１，２の情報信号に変換する機能を実行する状態マシンであることが当業者には理解されよう。つまり、ＭＳＭ３４のその他の実施が可能であることが当業者には容易に理解される。
【０１０３】
変調器３２は、ＭＳＭ３４から受信した第１，２の情報信号に従って第１，２のシステム基準信号を各々変調する。好適な実施の形態において、変調器３２は第１のシステム基準信号に対して直接搬送波の振幅変調（ＡＭ）を実行する利得制御増幅器と第２のシステム基準信号に対して直接搬送波ＡＭを実行する利得制御増幅器とを含む。
【０１０４】
図１１を参照すると、第１のシステム基準信号を変調するための第１の利得制御増幅器１０００の好適な実施の形態のブロック図が図示してある。第１の利得制御増幅器１０００はバイアスネットワーク１００２、基準信号スケーリングネットワーク１００４、デカップリングネットワーク１００６、情報信号スケーリングネットワーク１００８、平衡変調器１０１０、利得設定抵抗１０１２、出力ネットワーク１０１４、レベルシフト／利得ブロック１０１６を含む。バイアスネットワーク１００２と基準信号スケーリングネットワーク１００４は正と負の電圧基準に各々接続される。基準信号スケーリングネットワーク１００４は第１のシステム基準信号を受信するように接続され、情報信号スケーリングネットワーク１００８は第１の情報信号を受信するように接続される。平衡変調器１０１０はデカップリングネットワーク１００６の出力、並びに基準信号スケーリングネットワーク１００４の出力する高低の搬送波信号と情報信号スケーリングネットワーク１００８の出力する高低の変調信号を受信する。平衡変調器１０１０は望ましくは第１のシステム基準信号に対して直接搬送波振幅変調（ＡＭ）を実行するための従来の平衡変調器である。直接搬送波ＡＭでは、第１のシステム基準信号の振幅は第１のシステム基準信号の周期と等しい速度にある第１の情報信号の振幅に従って符号化される。直接搬送波ＡＭは従来のＡＭとは明らかに異なり、搬送波信号の振幅が変調信号の周期全体に発生する振幅変化に従って連続的に変調される。
【０１０５】
平衡変調器１０１０は変調和信号と変調差信号とをレベルシフト／利得ブロック１０１６の第１，２の入力へ出力ネットワーク１０１４で伸縮された通りに出力する。レベルシフト／利得ブロック１０１６は変調器３２の第１の出力を提供する。典型的な実施の形態において、平衡変調器１０１０はモトローラＭＣ１５９６平衡変調器であり、レベルシフト／利得ブロック１０１６はナショナルセミコンダクタＬＭ６２６４演算増幅器を使用して実現している。
【０１０６】
好適な実施の形態において、変調器３２は第２の情報信号に従って第２のシステム基準信号に対して直接搬送波ＡＭを実行するための第２の利得制御増幅器（図示せず）も含む。第２の利得制御増幅器は第１の利得制御増幅器１０００と同一の内部構造を有し、当業者には容易に理解されるような方法で第２のシステム基準信号と第２の情報信号を受信するように結合される。
【０１０７】
前述のように、第１，２の情報信号は好適な実施の形態において各々４つの振幅値が特徴である。第１，２の変調システム基準信号で有り得る振幅は１Ｖｍ，２Ｖｍ，３Ｖｍ，４Ｖｍである。従って、変調システム基準信号の振幅増分はＶｍとなる。
【０１０８】
図２５を参照すると、理解を助けるために好適なシステム基準信号変調プロトコルの波形図が図示してある。第１，２の変調システム基準信号に起こり得る振幅は飛び飛びに最大４ＶｍまでのＶｍの整数倍である。図２４と同様に、理解を助けるため複数のＶｍの各々がピーク間振幅として図示してある。図２５に図示した振幅変化のシーケンスは単なる例でしかない。即ち、第１，２の変調システム基準信号の何れかについて、２ビットが対応する振幅変化のシーケンスを作成するような何らかの順序でシーケンス化され得る。
【０１０９】
好適な実施の形態において、１Ｖｍ，２Ｖｍ，３Ｖｍ，４Ｖｍの値は、０．９１ｄＢｍ，６．９３ｄＢｍ，１０．４ｄＢｍ，１３．０ｄＢｍの値を各々有する出力比として定義される。これらの出力比は、５０Ωのインピーダンスを特徴とするシステムバス１４の第１，２の線１６，１８において、０．２５Ｖｒｍｓの振幅又は０．７０Ｖp‐p を有する１Ｖｍ、０．５０Ｖｒｍｓの振幅又は１．４１Ｖp‐p を有する２Ｖｍ、０．７５Ｖｒｍｓの振幅又は２．１２Ｖp‐p を有する３Ｖｍ、１．００Ｖｒｍｓの振幅又は２．８１Ｖp‐p を有する４Ｖｍに対応する。別の実施の形態において、Ｖｍの正確な値を別に定義することができることが当業者には容易に理解されよう。また、第１，２の変調システム基準信号の生成は各々第１，２のシステム基準信号と完全に同期していることが当業者には理解されよう。
【０１１０】
好適な実施の形態において、第１の変調システム基準信号は４つの飛び飛びの状態を取ることができる。同様に、第２の変調システム基準信号も４つの飛び飛びの状態を取ることができる。従って、各々の局部刻時ユニット２２で状態の組み合せをどのように解釈するかを表わす信号プランを定義するために１６の状態の組み合せが利用できることになる。表１を参照すると、本発明の好適な信号プランを定義する一覧が示されている。表１において、１６種類の独自の状態の組み合せが定義される。
【０１１１】
【表１】
0004312844.tif 000002
【０１１２】
好適な信号動作の各々については図１２及び図１３から図２３を参照して詳細に以下で説明する。本発明の好適な実施の形態は象限振幅変調１６段階変調方式（ＱＡＭ１６）に従って動作することが当業者には理解されよう。別のＱＡＭ変調方式、例えば、ＱＡＭ４，ＱＡＭ６４，又はＱＡＭ２５６を別の実施の形態で使用できることが当業者には理解されよう。さらに信号動作に対する別のＱＡＭ状態のマッピング、即ち、別の信号配置を別の実施の形態で定義できることも当業者には理解されよう。
【０１１３】
使用する特定のＱＡＭ変調方式又はＱＡＭ状態マッピングとは無関係に、変調器３２は通常のシステム動作中は何時でも非ゼロ振幅を有する信号を出力する。つまり、通常のシステム動作中には、システムバス１４に電流が連続的に存在する。
【０１１４】
ｂ．システム全体の信号分配
第１，２の変調システム基準信号は、各々第１，２の分配増幅器３６，３８経由でシステムバス１４の第１，２の線１６，１８へ供給される。第１，２のシステム基準信号は第１，２の線１６，１８経由で各々の局部刻時ユニット２２へ供給される。回線端末処理２０は、当業者には容易に理解される方法でシステムバス１４のインピーダンスを整合するように選択する。望ましくは、第１，２の線１６，１８の各々は従来のプリント配線基板製造工程で製造された集積ワイヤを用いてストリップ線又はマイクロストリップ伝送線を形成するように実現する。第１，２の線１６，１８が伝送線形状で実現されるのが望ましいので、第１，２の線１６，１８は各々単位長当たり既知のインピーダンスを特徴とする。本発明は、システムバス１４の第１，２の線１６，１８の何れかに沿って多段増幅段を使用しないことが当業者には理解されよう。つまり、各々の局部刻時ユニット２２はマスタ刻時ユニット１２へインピーダンス制御により受動的に接続されており、従来のシステム並びに方法ではこれと対照的に１つ又はそれ以上の増幅段が信号分配径路に沿って存在している。システムバス１４は前述の方法で実現されるので、図１でマスタ刻時ユニット１２から局部刻時ユニット２２へ送信された信号の到着時刻は正確に決定することができ、位相精度は波長の小数部に等しくなる。一般に、カスケード式にクロック分配増幅器列を用いてタイミング信号を分配するシステム並びに方法ではこの特徴を共有し得ない。
【０１１５】
システムバス１４は単位長当たりのインピーダンスが制御されることを特徴とする。従って、システムバス１４の長さを増加させ回線端末処理２０の再配置により、１つから数千個の局部刻時ユニット２２までの範囲で局部刻時ユニット２２を取り付けることができるようにシステムバス１４を拡大縮小することができる。局部刻時ユニット２２の組が独立した回路基板上に搭載できることが当業者には理解されよう。つまり、多数の局部刻時ユニット２２が存在する場合、本発明は従来のインピーダンス制御ネットワーク電力分割回路を用いて物理的に独立したシステムバス１４を提供し、これによって第１，２の線１６，１８を複製してネットワークの電気的性質を変化させることなく基板間の信号経路の変化に対応させるのが望ましい。当業者には第１の分配増幅器３６、第２の分配増幅器３８を調節してこのようなネットワーク電力分割回路を用いる時に大電力信号を出力するのが望ましいことが理解されよう。
【０１１６】
ｃ．局部刻時ユニット
図１２を参照すると、局部刻時ユニット２２の好適な実施の形態のブロック図が図示してある。局部刻時ユニット２２は、望ましくは、第１の局部バッファ増幅器２３２、第２の局部バッファ増幅器２３４、コヒーレント受信ユニット２００、メッセージ組立ユニット２５０、局部ＱＲＯ２０２、第２の位相検出器２０４、第２のループフィルタ２０６、局部タイミング発振器（ＬＴＯ）２０８、タイミング信号混合器２１０、タイミング信号フィルタ２１２、混合器端末処理２１４、第１の局部制限器２１６、第２の局部制限器２１８、第１の基準分割器２２０、第２の基準分割器２２２、位相周波数検出器２３０を含む。
【０１１７】
第１，２の局部バッファ増幅器２３２，２３４は各々システムバス１４の第１，２の線１６，１８へ接続されるので、第１，２の変調システム基準信号を受信する。前述のようなシステムバス１４の好適な実施の形態では、各々の局部刻時ユニット２２が基本的に、又は、全くと言ってよいほど無反射でシステムバス１４への接続を保持し、本発明のシステム１０があらゆる個数の局部刻時ユニット２２に対応できるようにすることが拡張性の上で必要とされる。従って、第１，２の局部バッファ増幅器２３２，２３４は、各々利得１を有する高インピーダンス増幅器が望ましい。好適な実施の形態において、基本的な無反射接続状態は局部刻時ユニット２２の連結により得られる並列インピーダンスがシステムバス１４のインピーダンスに対して１％以下の時に満たされる。典型的な実施の形態では、第１，２の局部バッファ増幅器２３２，２３４の各々はナショナルセミコンダクタＬＭ６２６１演算増幅器を用いて実現する。当業者には第１，２の局部バッファ増幅器２３２，２３４が有利にもシステムバス１４の提供する一定の低いレベルから局部的使用のための高いレベルへインピーダンスが変化する局部刻時ユニット２２を提供することが理解されよう。別の実施の形態において、基本的に無反射の接続状態は当業者に周知の方法でシステム接地に対する並列トランス結合を用いることでも満たし得る。つまり、第１，２の局部バッファ増幅器２３２，２３４はこの別の実施の形態において回線トランスで置き換えられている。
【０１１８】
局部ＱＲＯ２０２、第２の位相検出器２０４、第２のループフィルタ２０６は各々第１，２の局部基準信号を生成し、これらが第１，２のシステム基準信号に位相固定されるようにするために用いる。局部ＱＲＯ２０２は望ましくは同相出力、直角位相出力、制御入力を有する電圧制御直角移相発振器で周波数ダイナミックレンジが２：１以下又はこれと等しいことを特徴とする。局部ＱＲＯ２０２は図７に図示したものと類似の方法で実現するか、又は、従来の方式の直角移相発振器として実現できることが理解されよう。局部ＱＲＯ２０２は第１，２の局部基準信号を生成し、第１，２の局部基準信号は各々正弦波で互いに直角位相関係を維持する。局部ＱＲＯ２０２の制御入力に受信する電圧は従来の方法で局部ＱＲＯ２０２の動作周波数範囲に対する第１，２の局部基準信号の周波数を決定するのが望ましい。約３００ＭＨｚに制限された周波数で動作するように設計した実施の形態において、第１，２の局部基準信号は図３に図示したのと同様の方法で位相固定及び象限信号の本質的な特徴を用い生成できることが当業者には理解されよう。好適な実施の形態において、第１，２の局部基準信号は単位ゼロ‐ピーク振幅（即ち、１Ｖのゼロ‐ピーク振幅）を有する。局部ＱＲＯ２０２は別のゼロ‐ピーク振幅を有する第１，２の局部基準信号を出力できることが当業者には理解されよう。
【０１１９】
第２の位相検出器２０４と第２のループフィルタ２０６は第２の局部基準信号と第２のシステム基準信号の間で位相固定を維持するためのＰＬＬを形成する。つまり、第２の位相検出器２０４は第２の局部バッファ増幅器２３４の出力から第２の変調システム基準信号を受信するように接続され、さらに、局部ＱＲＯ２０２の出力する第２の局部基準信号を受信する。第２の位相検出器２０４は第２のループフィルタ２０６へ第１の局部位相エラー信号を出力し、第２のループフィルタ２０６は局部ＱＲＯ２０２へ第１の局部チューニング信号を供給するように接続してある。各々のシステム基準信号と各々の局部基準信号の間の位相関係により、第１の局部基準信号と第１のシステム基準信号の間でも位相固定が維持される。好適な実施の形態において、第２の位相検出器２０４はＩ型位相検出器であり、第２のループフィルタ２０６はローパスフィルタであって、両方とも当業者には容易に理解されるような従来の方法で位相固定を実施するために用いている。第２の変調システム基準信号が取り得る振幅は、好適なシステム基準信号変調プロトコルで定義されるように、位相固定に影響しないことが当業者には理解されよう。
【０１２０】
局部刻時ユニット２２により、局部タイミング信号が生成され、局部タイミング線２４に出力される。望ましくは、局部タイミング信号は本明細書で説明するシステム１０の外部の１つ又はそれ以上の要素に対するクロックとして用いる。局部タイミング信号の生成において、ＬＴＯ２０８は第２の局部タイミング信号と混合するオフセット信号を生成し、これについては詳細に後述する。好適な実施の形態において、ＬＴＯ２０８は出力と制御入力を有する従来の電圧制御発振器（ＶＣＯ）である。ＬＴＯ２０８は動作周波数範囲とこの動作周波数範囲内の中心周波数を有することが特徴である。好適な実施の形態において、ＬＴＯ２０８の周波数ダイナミックレンジは２：１以下又はこれに等しい。ＬＴＯの制御入力で受信する電圧は従来の方法でＬＴＯの動作周波数範囲に対するオフセット信号の周波数を決定するのが望ましい。
【０１２１】
オフセット信号の生成において、ＬＴＯ２０８は望ましくは第２の局部基準信号より高い周波数を有する正弦波信号を出力する。ＬＴＯ２０８の制御入力は位相周波数検出器２３０の出力する第２の局部タイミング信号を受信するように接続する。つまり、オフセット信号の正確な周波数は第２の局部タイミング信号により決定されるが、これについては詳細に後述する。タイミング信号混合器２１０はオフセット信号を受信するように接続してあり、局部ＱＲＯ２０２が出力する第２の局部基準信号も受信する。タイミング信号混合器２１０は望ましくは従来の混合器で、オフセット信号と第２の局部基準信号を混合又は多重化し、これによってタイミング混合信号を作成する。
【０１２２】
第２の局部基準信号の周波数をｆlqとし、オフセット信号の周波数をｆo と定義すると、タイミング混合信号は（ｆo ＋ｆlq）で得られる周波数を有する基本的和信号と、（ｆo −ｆlq）で得られる周波数を有する基本的差信号とを含むのが望ましい。タイミング信号フィルタ２１２はタイミング混合信号を受信するように接続したダイプレクサ（二重化器）が望ましい。タイミング信号フィルタ２１２は基本的和信号を第１の局部制限器２１６へ転送し、タイミング混合信号内のその他の周波数成分を混合器端末処理２１４へ転送する。混合器端末処理２１４は二重化器から受信した周波数成分のエネルギーを吸収するように選択したインピーダンスを含むのが望ましい。基本的和信号は従来のセロダイン増加変換により作成されることが当業者には理解されよう。第１の局部制限器２１６は基本的和信号のゼロクロスを検出して局部タイミング信号を出力する。望ましくは、局部タイミング信号は基本的和信号が正の方向のゼロクロスを示した時には振幅ゼロから所定の正の振幅へ変化し、基本的和信号が負の方向のゼロクロスを示した時には正の振幅から振幅ゼロへ変化する。従って、局部タイミング信号は好適な実施の形態において方形波である。別の実施の形態において、局部タイミング信号を、正弦波とするか、又は、正弦波から一般に誘導できる何らかの他の種類の波形とすることができることは当業者には理解されよう。
【０１２３】
局部タイミング信号の周波数は第２の局部基準信号より高い（又は、同様に、第１又は第２のシステム基準信号の何れかより高い）。大半のデジタルシステムにおいて、単一のマスタクロック信号がデジタルシステム全体に渡り分配され、単一のマスタクロック信号がデジタルシステム内で最も周波数が高い信号である。計算能力の増大の必要性はデジタルシステムをさらに高い周波数で動作させる必要性を加速している。特に、分配線のインピーダンスが周波数の増大につれ複雑になるため、信号周波数の増大につれ信号の分配は次第に困難になることは当業者には理解されよう。本発明において、第１，２のシステム基準信号はシステム１０において最も周波数が高い信号ではない。実際に、第１，２のシステム基準信号の周波数は任意の局部タイミング信号の何れよりも低い。
【０１２４】
システム基準信号の周波数は、何れの局部タイミング信号の周波数よりも大幅に低くできることが当業者には理解されよう。つまり、本発明は高い周波数の信号をシステム全体に分配する必要なしに１つ又はそれ以上の高周波局部タイミング信号を生成することができる。
【０１２５】
本明細書で説明した方法による局部タイミング信号の生成は、超高周波数で動作することができるＬＴＯ２０８を必要とする。この条件が、ナショナルセミコンダクタＬＭＸ２３２５シングルチップ２．５ＧＨｚＰＬＬを使用すると典型的な実施の形態で容易に満たし得ることが当業者には理解されよう。
【０１２６】
第２の局部制限器２１８、第１の基準分割器２２０、第２の基準分割器２２２、位相周波数検出器２３０は周波数分割した局部タイミング信号と周波数分割した第２の局部基準信号の間の位相固定を維持するために用いる。第１の基準分割器２２０は局部タイミング信号を受信するように接続され、周波数分割した局部タイミング信号を位相周波数検出器２３０の第１の入力に提供する。第２の局部制限器２１８は局部ＱＲＯ２０２からの第２の局部基準信号を受信するように接続される。第１の局部制限器２１６の場合と同様の方法で、第２の局部制限器２１８は第２の局部基準信号のゼロクロスを検出し、望ましくは、第２の基準分割器２２２へ方形波を出力する。第２の基準分割器２２２は周波数分割した第２の局部基準信号を位相周波数検出器２３０の第２の入力へ出力する。位相周波数検出器２３０は第２の局部タイミング信号をＬＴＯ２０８へ出力し、これによってオフセット信号の周波数を制御する。位相周波数検出器２３０はさらに２４０へ局部刻時ユニットのロック出力で第１のロック信号を出力する。好適な実施の形態において、位相周波数検出器２３０は従来の回路を用いて実現したIV型（４型）位相周波数検出器である。
【０１２７】
第１の基準分割器２２０は、望ましくは、従来の周波数分割回路を含み、第１の分割器定数ｋ１を特徴とする。同様に、第２の基準分割器２２２は望ましくは従来の周波数分割回路を含み、第２の分割器定数ｋ２を特徴とする。周波数分割した局部タイミング信号と第２の局部基準信号は固定され、
ｆlq／ｋ２＝（ｆlq＋ｆo ）／ｋ１………（１）
を満たすことが当業者には理解されよう。
【０１２８】
ＬＴＯ２０８は位相周波数検出器２３０が出力した第２の局部チューニング信号の値に従って、オフセット信号の周波数ｆo を調節する。しかし、第２の局部チューニング信号の値は（ｆlq／ｋ２）と（ｆlq＋ｆo ）／ｋ１との間で求められる。第２の局部基準信号ｆlqの周波数は何れかのシステム基準信号と同一である。
【０１２９】
ｋ１とｋ２の値は第１，２の基準分割器２２０，２２２各々の内部構造で決定する。位相周波数検出器２３０は第２の局部チューニング信号の値を式（１）を満たすような方向に調節する。つまり、位相固定が行なわれると、オフセット信号の周波数は次式
ｆo ＝ｆlq＊｛（ｋ１／ｋ２）−１｝………（２）
で得られる。
【０１３０】
オフセット信号の周波数はｋ１とｋ２の値に依存するため、（ｆlq＋ｆo ）で与えられる局部タイミング信号の周波数も次式
（ｆlq＋ｆo ）＝ｆlq＊（ｋ１／ｋ２）………（３）
に従って、ｋ１とｋ２の値に依存する。
【０１３１】
つまり、位相固定が行なわれると、局部タイミング信号の周波数は第１，２の分割器定数をシステム基準信号の周波数倍したものの比に等しくなる。好適な実施の形態において、第１，２の基準分割器２２０，２２２は各々再設定可能又は再プログラム可能な論理装置、例えば、フィールド・プログラマブル論理装置（ＦＰＧＡ）等を用いて実施する。このような実施は任意の時刻に当業者には容易に理解されるような方法でｋ１とｋ２の値のプログラム可能な仕様を提供する。従って、本発明はシステム１０内部の何れかの局部タイミング信号周波数のプログラム可能な仕様を提供する。好適な実施の形態において、個別の局部タイミング信号の何れかの周波数は局部周波数プランに従って決定される。全ての局部タイミング信号の周波数は後述するようにシステム周波数プランにより相関する。
【０１３２】
前述のように、ＣＲＳ３０は第１，２のシステム基準信号を出力し、その各々は図２の水晶周波数基準発振回路７０が出力するオリジナルの周波数基準信号のそれと同一の周波数を有する。好適な実施の形態において、第１，２のシステム基準信号の周波数は所望の周波数を有する水晶周波数基準発振回路７０の導入により定義される。局部周波数プランは固定されたシステム基準信号の周波数について局部タイミング信号の周波数を指定する。
【０１３３】
【表２】
0004312844.tif 000003
【０１３４】
表２を参照すると、本発明の好適な局部周波数プランを表わした一覧が示されている。表２に関して、オリジナルの周波数基準信号の周波数、即ち、ＣＲＳ３０の周波数出力は実施の形態の目的では２５ＭＨｚに定義される。別の周波数、例えば、５０ＭＨｚを一般性を失うことなく選択できることが当業者には理解されよう。表２において、第１のコラムはＣＲＳ３０の出力する典型的な２５ＭＨｚ周波数を示す。表２の第２と第３のコラムは各々ｋ１とｋ２の値を示す。表２の第４のコラムは第１の３つのコラムに対応するオフセット信号の周波数を示し、第５のコラムは前述のセロダイン増加変換により得られた局部タイミング信号の周波数を示す。好適な局部周波数プランにおいて、ｋ２は一定であるがｋ１は周波数範囲にわたる局部タイミング信号を発生するように変化する。表２に示すように、局部タイミング信号は、ｋ１がシステム電源１７０から位相周波数検出器２３０へ４ステップずつ変化すると２ＭＨｚの増分で６０ＭＨｚから９０ＭＨｚまでの範囲となる。別の局部周波数プランにおいて、ｋ２の値及び／又はｋ１とｋ２の値の両方を変化させられることが当業者には理解されよう。
【０１３５】
本発明は、各々の局部刻時ユニット２２が出力する局部タイミング信号の周波数を個別に指定する能力を提供する。つまり、多数の処理要素を特徴とする計算環境において、個別の処理要素自体のレベルより低い独自の周波数で処理要素の部分集合を刻時することができる。さらに、何れかの局部タイミング信号の周波数を任意の時刻にプログラム的に指定することができる。本発明のシステム１０は、従って、計算環境内のタイミング変更要求に容易に適合することができる。従来技術のシステム並びに方法はこの特徴を共有していない。
【０１３６】
第１，２のシステム基準信号の周波数は所望の周波数を有する水晶周波数基準発振回路７０の導入により変更できる。つまり、システム全体の速度の更新を実施するには、高い周波数の水晶周波数基準発振回路７０を使用する。おそらくコストの観点から望まれるシステム１０の低い速度での実施には、低い周波数の水晶周波数基準発振回路７０を使用する。
【０１３７】
【表３】
0004312844.tif 000004
【０１３８】
表３を参照すると、本発明の好適なシステム周波数プランが示されている。好適なシステム周波数プランは第１，２のシステム基準信号の周波数の変更を提供し、システム基準信号の周波数における単位増分が一定の局部タイミング信号周波数増分を発生させる。表３において、第１のコラムはＣＲＳ３０が出力する周波数を示し、第２，３のコラムはｋ１とｋ２の値を示し、第４のコラムは第１の３つのコラムの値に対応するＬＴＯ周波数を示し、第５のコラムは得られる局部タイミング信号の周波数を表わす。表３に示すようにシステム基準信号の周波数の１ＭＨｚの増加各々で局部タイミング信号の周波数では４ＭＨｚの増加が発生し、ｋ１とｋ２の値もそれに併せて変更される。
【０１３９】
第１，２の基準分割器２２０，２２２に加えて、位相周波数検出器２３０も望ましくは再設定可能な論理装置を用いて実現する。再設定可能な論理装置内の論理の再設定は完了するまで所定量の時間がかかる。一般に、再設定可能な論理回路で生成する信号は再設定の開始以後所定の時間間隔が経過するまで有効であることが保証できない。実際には、所定の時間間隔が経過するまでに１つ又はそれ以上の信号が有効になることがある。再設定可能な論理回路を用いた位相周波数検出器２３０の実施により、システム１０の外部の要素で第１のロック信号がゲート信号として用いられて、
１）再設定が完了したことと、
２）局部タイミング信号が有効であること
を表わすようにできる。この方法によるゲート信号の生成は、外部要素の幾つか又は全部が再設定可能な論理装置内部に実施されている場合に特に有用である。典型的な実施の形態において、第１，２の基準分割器２２０，２２２、位相周波数検出器２３０は単一のジリンクスＸＣ４０１３ＦＰＧＡ（ジリンクス社、カリフォルニア州サンノゼ）内部の再設定可能な論理回路を用いて実施している。別の種類の再設定可能な論理装置を用いて第１，２の基準分割器２２０，２２２、位相周波数検出器２３０を、例えば、消去可能なプログラマブル論理装置（ＥＰＬＤ）として実施できることが当業者には理解されよう。
【０１４０】
コヒーレント受信ユニット２００は第１，２のシステム基準信号を復調し復調に基づいて一組のメッセージを生成する。図１３を参照すると、コヒーレント受信ユニット２００の好適な実施の形態のブロック図が図示してある。コヒーレント受信ユニット２００は、望ましくは、第１の混合器４００、第１のゲート積分回路４１２、第１のＡＤＣＵ４２０、第１の最上位ビット（ＭＳＢ）フリップフロップ４２６、第１の最下位ビット（ＬＳＢ）フリップフロップ４２８、第２の混合器４０２、第２のゲート積分回路４１３、第２のＡＤＣＵ４２１、第２のＭＳＢフリップフロップ４２７、第２のＬＳＢフリップフロップ４２９、第３のＦ‐Ｖ変換器４４０、ゲートシーケンスジェネレータ４１０を含む。
【０１４１】
混合器４００は第１の局部バッファ増幅器２３２の出力から第１の変調システム基準信号を受信するように接続され、局部ＱＲＯ２０２の出力する第１の局部基準信号も受信する。第１の局部基準信号は望ましくは単位振幅を有する。混合器４００は第１の変調システム基準信号と第１の局部基準信号を混合又は多重化し、第１の整流信号を出力する。第１の局部基準信号は第１の変調システム基準信号に位相固定され、第１の整流信号は全波整流した第１の変調システム基準信号である。さらに、第１の局部基準信号は好適な実施の形態では単位振幅を有しているので、第１の整流信号は第１の変調システム基準信号に等しいピーク振幅を有する方形化正弦波である。第２の混合器４０２は第２の変調システム基準信号と第２の局部基準信号を受信するように接続される。第２の混合器４０２は混合器４００の場合と同様の方法で全波整流した第２の変調システム基準信号である第２の整流信号を生成する。
【０１４２】
第１のゲート積分回路４１２と第１のＡＤＣＵ４２０は、第１の整流信号を復調して本来図１のＭＳＭ３４が出力した第１の情報信号に対応する同相２ビットの第１のＭＳＢと第１のＬＳＢを作成する。第１のＭＳＢフリップフロップ４２６は第１のＭＳＢをラッチし、第１のＬＳＢフリップフロップ４２８は第１のＬＳＢをラッチする。同様に、第１のゲート積分回路４１２と第２のＡＤＣＵ４２１は第２の整流信号を復調して本来ＭＳＭ３４が生成した第２の情報信号に対応する直角位相２ビットの第２のＭＳＢと第２のＬＳＢを作成する。第２のＭＳＢフリップフロップ４２７は第２のＭＳＢをラッチし、第２のＬＳＢフリップフロップ４２９は第２のＬＳＢをラッチする。
【０１４３】
第１，２の変調システム基準信号が復調される方法はシステム基準信号復調プロトコルを定義する。図２６を参照すると、好適なシステム基準信号復調プロトコルを表わす波形図が理解を助けるために図示してある。図２６に図示してあるように第１の整流信号は「両バンプ」又は全波整流型の、第１の変調システム基準信号（又は、同様に、第１のシステム基準信号又は第１の局部基準信号の何れか）と同期して生成された信号である。以下で詳細に説明するように第１の整流信号に適用された積分とＡ／Ｄ変換に基づいて、同相２ビットが生成される。同相２ビット内のビット値は望ましくは第１の整流信号の積分に対応する。第２の整流信号は第２の変調システム基準信号と同期して生成した「両バンプ」信号で、ここから同相２ビットの場合と類似の方法で直角位相２ビットが生成される。第１，２の変調システム基準信号が復調される詳細な方法については以下で説明する。
【０１４４】
ゲートシーケンスジェネレータ４１０は第１，２のゲート積分回路４１２，４１３，第１，２のＡＤＣＵ４２０，４２１、及び、フリップフロップ４２６，４２７，４２８，４２９の各々の動作をシーケンス化してシステム基準信号復調プロトコルに従って前述の復調を容易にする。図１４を参照すると、ゲートシーケンスジェネレータ４１０の好適な実施の形態のブロック図が図示してある。ゲートシーケンスジェネレータ４１０は望ましくは象限ゼロクロス検出器（ＱＺＣＤ）４６６、第１ないし第４の復号器ゲート４７１，４７３，４７５，４７７、フリップフロップツリー４８８を含む。
【０１４５】
ＱＺＣＤ４６６は同相比較器４６０と直角位相比較器４６２を含み、その各々は電気的接地に接続した入力を有する。同相比較器４６０、直角位相比較器４６２は各々第１，２の局部基準信号を受信するようにも接続する。同相比較器４６０、直角位相比較器４６２は本明細書で前述した方法で信号ゼロクロスを検出して方形波信号を生成し、これは当業者には容易に理解されよう。同相比較器４６０は第１の出力に同相方形波信号を、また、第２の出力に相補型同相方形波信号を出力する。図１４において、同相方形波信号はＣと表記し、相補型同相方形波信号はＣＢＡＲと表記してある。同相比較器４６０の場合と類似の方法で、直角位相比較器４６２は直角位相方形波信号と相補型直角位相方形波信号を第１，２の出力各々に生成する。直角位相及び相補型直角位相方形波信号は各々、図１４においてＳ，ＳＢＡＲと表記される。第１ないし第４の復号器ゲート４７１，４７３，４７５，４７７は従来の方法でＣ，ＣＢＡＲ，Ｓ，ＳＢＡＲを受信して復号し、第１ないし第４のストローブパルスを各々生成する。図１４において、第１ないし第４のストローブパルスは各々ＤＲＮ，ＡＳＮ，ＢＴＮ，ＣＵＮと表記してある。
【０１４６】
図２４を再度参照すると、部分区間Ｒ，Ｓ，Ｔ，Ｕが第１のシステム基準信号の単一の区間で定義され、部分区間Ａ，Ｂ，Ｃ，Ｄが第２のシステム基準信号の単一の区間で定義される。各々の部分区間はπ／２の位相間隔に対応する。ここで、図１５も参照すると、ゲートシーケンスジェネレータ４１０が生成する信号の好適なタイミング図が図示してある。図１５は第１の局部基準信号、第２の局部基準信号、ゲートシーケンスジェネレータ４１０内部で生成される信号の間のタイミングと位相関係を表わす。図１５に図示してあるように、第１のストローブパルスは部分区間Ｄの間又は等価に部分区間Ｒの間、低電位状態にあり、それ以外では高電位状態である。つまり、第１のストローブパルスは部分区間ＤとＲに正確に対応するアクティブローパルスである。同様に第２のストローブパルスは部分区間ＡとＳに正確に対応するアクティブローパルスである。第３のストローブパルスは部分区間ＢとＴに正確に対応するアクティブローパルスであり、第４のストローブパルスは部分区間ＣとＵに正確に対応するアクティブローパルスである。ストローブパルスの何れか又は全部が別の実施の形態でアクティブハイパルスにできることは当業者には理解されよう。つまり、第１ないし第４のストローブパルスは特定の時刻においてどのπ／２部分区間に局部基準信号が位置しているかを正確に表わす。第１ないし第４のストローブパルスは、図２の変調器３２が第１，２のシステム基準信号に印加した情報信号と時間的に整列している。
【０１４７】
第１ないし第４のストローブパルスは各々第１ないし第４の分配線４８１，４９２，４９３，４９４経由でフリップフロップツリー４８８へ印加される。フリップフロップツリー４８８は望ましくは一組のＳＲフリップフロップを含み、これがフリップフロップ４７０，４７２，４７４，４７６，４８０，４８０，４８４，４８６を含み、各々が第１の入力と第２の入力と出力とを有する。フリップフロップツリー４８８内部の各々のフリップフロップ４７０，４７２，４７４，４７６，４８０，４８２，４８４，４８６は望ましくは図１４に図示してある方法で一組の分配線４８１，４８２，４８３，４８４に接続する。
【０１４８】
好適な実施の形態において、フリップフロップツリー４８８は同相リセットフリップフロップ４７０の出力で同相リセット信号を出力し、同相ゲートフリップフロップ４７２の出力で同相ゲート信号を出力し、同相イネーブルフリップフロップ４７４の出力で同相イネーブル信号を出力し、同相アドバンスフリップフロップの出力で同相アドバンス信号を出力し、直角位相ゲートフリップフロップ４８２の出力で直角位相リセット信号を出力し、直角位相ゲートフリップフロップ４８４の出力で直角位相ゲート信号を出力し、直角位相イネーブルフリップフロップ４８６の出力で直角位相イネーブル信号を出力し、直角位相アドバンスフリップフロップ４８６の出力で直角位相アドバンス信号を出力する。フリップフロップツリー４８８内部の各々のフリップフロップ４７０，４７２，４７４，４７６，４８０，４８２，４８４，４８６はゲートシーケンスジェネレータ４１０の出力を形成する。
【０１４９】
前述のように、ゲートシーケンスジェネレータ４１０はコヒーレント受信ユニット２００内部の復調動作をシーケンス化する。第１の整流信号の復調に対する同相リセット、ゲート、イネーブル、アドバンス信号の詳細な適用を図１３及び図１５を参照して検討する。第１の局部基準信号の位相Ｄの始めにおいて、同相リセット信号と同相イネーブル信号が低電位状態から高電位状態に遷移する。本明細書では、従来の２進法表記に対応して、低電位状態は“０”と称し、高電位状態は“１”と称する。第１のゲート積分回路４１２は同相リセット信号をリセット入力で受信する。つまり、位相Ｄの間、同相リセット信号が第１のゲート積分回路４１２に印加され、第１のゲート積分回路４１２の出力は“０”に遷移する。この“０”が第１のＡＤＣＵ４２０を通って伝播するが、これは第１のＡＤＣＵ４２０が同相イネーブル信号を受信するためである。第１の局部基準信号が位相Ｄから位相Ａに遷移すると、同相リセット信号は“０”に遷移し同相ゲート信号が“０”から“１”に遷移する。図１５に図示したように、同相ゲート信号が高電位の期間は第２の局部基準信号が正側、又は、等価に位相Ｓ及びＴである期間に対応する。つまり、位相ＳとＴは第１のゲート積分回路４１２の積分ゲートに対応する。位相ＳとＴの間、第１のゲート積分回路４１２は第１の整流信号を積分し、これによって第１の平均信号を生成する。位相Ｔの終わりで、第１の平均信号は望ましくは第１の整流信号の振幅に等しい信号を有し、これの周期の半分又はπ／２にわたる方形正弦波の積分で伸縮される。別の実施の形態において、第１のゲート積分回路４１２はさらなる伸縮を例えば、１／π又は２／πの倍率で第１の整流信号の振幅に適用するための従来の回路を含み得ることが当業者には理解されよう。
【０１５０】
好適な実施の形態において、第３のＦ‐Ｖ変換器４４０は第２の局部基準信号の周波数又は等価な第１，２のシステム基準信号の周波数に依存する大きさを有する一組の復調基準電圧を出力する。第３のＦ‐Ｖ変換器４４０は望ましくは図５の第１のＦ‐Ｖ変換器１３４について示したのと類似の内部構造を有する。第１のＡＤＣＵ４２０は復調基準電圧を受信し、第１の平均信号を復調基準電圧と比較して、第１のＭＳＢと第１のＬＳＢとを含む同相２ビットを生成する。
【０１５１】
図１６を参照すると、第１のＡＤＣＵ４２０の好適な実施の形態のブロック図が図示してある。第１のＡＤＣＵ４２０は望ましくは第１ないし第４の比較器４５０，４５２，４５４，４５６、順位エンコーダ４５８を含む。第１ないし第４の比較器４５０，４５２，４５４，４５６の各々は第１の平均線４１４経由で第１のゲート積分回路４１２の出力に接続した第１の入力を有する。第１ないし第４の比較器４５０，４５２，４５４，４５６は復調基準線４４５へ接続した第２の入力を有し、第１の比較器４５０が（１Ｖm ＊π／２）の電圧を受信し、第２の比較器４５２が（２Ｖm ＊π／２）の電圧を受信し、第３の比較器４５４が（３Ｖm ＊π／２）の電圧を受信し第４の比較器４５６が（４Ｖm ＊π／２）の電圧を受信する。第１ないし第４の比較器４５０，４５２，４５４，４５６の各々はさらに順位エンコーダ４５８の対応する入力に接続した出力を有する。順位エンコーダ４５８はさらに同相イネーブル信号を受信するように接続したイネーブル入力と、第１のＭＳＢフリップフロップ４２６と第１のＬＳＢフリップフロップ４２８の入力に各々接続したＭＳＢ出力及びＬＳＢ出力を有する。順位エンコーダ４５８のＭＳＢ出力は第１のＡＤＣＵ４２０のＭＳＢ出力を形成し、順位エンコーダ４５８のＬＳＢ出力は第１のＡＤＣＵ４２０のＬＳＢ出力を形成する。
【０１５２】
動作において、第１ないし第４の比較器４５０，４５２，４５４，４５６の各々は第１の平均信号を受信し、第１の平均信号を復調基準線４４５経由で受信した対応する電圧と比較する。任意の比較器４５０，４５２，４５４，４５６では電圧が等しいと出力に“１”を生成し、電圧が等しくないと“０”を生成する。つまり、第１の平均信号が（１Ｖm ＊π／２）に等しい場合、第１の比較器４５０は１を出力する。同様に、第１の平均信号が（２Ｖm ＊π／２）、（３Ｖm ＊π／２）、（４Ｖm ＊π／２）に等しい場合、第２、第３、又は、第４の比較器４５２，４５４，４５６が各々１を出力する。順位エンコーダ４５８は第１ないし第４の比較器４５０，４５２，４５４，４５６の各々の出力を受信して好適な信号プランに従って対応する同相２ビットを生成し、これによって図１の変調器３２が第１のシステム基準信号に符号化した２ビットを復元する。
【０１５３】
表１を再度参照すると、本発明の好適な信号プランにおいて、第１の平均信号が（１Ｖm ＊π／２）に等しい場合、順位エンコーダ４５８は同相２ビットを＜００＞として生成する。ここで、２ビットのフォーマットは＜ＭＳＢ，ＬＳＢ＞と定義する。同様に、第１の平均信号が（２Ｖm ＊π／２）、（３Ｖm ＊π／２）、又は（４Ｖm ＊π／２）に等しい場合、順位エンコーダ４５８は各々同相２ビットを＜０１＞，＜１０＞，又は，＜１１＞として生成する。部分区間Ｔ又は等価に部分区間Ｂの終りに、同相イネーブル信号が“０”に遷移し、第１のＭＳＢフリップフロップ４２６に第１のＭＳＢをラッチさせ、第１のＬＳＢフリップフロップ４２８に第１のＬＳＢをラッチさせる。
【０１５４】
第１のゲート積分回路４１２が第１の整流信号に、例えば、１／π又は２／πの倍率でさらなる伸縮を適用するための回路を含む場合に正しく同相２ビットが生成されるように第３のＦ‐Ｖ変換器４４０と第１のＡＤＣＵ４２０を変更する方法は当業者には容易に理解されよう。同相リセット、ゲート、イネーブル信号は第１の整流信号の復調により同相２ビットの生成に用いる。第２のＡＤＣＵ４２１が第１のＡＤＣＵ４２０と同一の内部構造を有し、第３のＦ‐Ｖ変換器４４０、第２のＭＳＢフリップフロップ４２７、第２のＬＳＢフリップフロップ４２９へ図１３に図示した方法で接続されることは当業者には理解されよう。さらに、第２の整流信号の復調は第１の整流信号について前述したのと類似の方法で行ない、図１５に図示した直角位相信号に従ってシーケンス化されて直角位相２ビットを生成することが当業者には容易に理解されよう。直角位相２ビットは同相２ビットより１部分区間又は時間間隔Ｈだけ遅く生成されることも当業者には理解されよう。
【０１５５】
前述のように、同相２ビットと直角位相２ビットは各々マスタ刻時ユニット１２内部で第１，２のシステム基準信号に適用した変調に基づいて生成される。本明細書において、前述の２ビットが生成される方法は望ましくは図２６に図示したシステム基準信号復調プロトコルで定義される。
【０１５６】
本発明を用いて１つ又はそれ以上の局部タイミング信号及び／又はメッセージ信号を外部要素に提供する場合、外部信号を本明細書で説明した回路で交換できる。これにより本発明のシステム１０への外部雑音、例えば、電気的接地径路を介した高速デジタル信号の交差結合等の何らかの結合が発生することがある。本発明のシステム１０では、コヒーレント受信の処理が実質的に前述の同期受信の使用と２ビット復元処理の信号積分によって雑音結合状態を緩和している。つまり、情報の復元は本明細書で説明した本質的に雑音を排除する回路の状況内で行なわれる。
【０１５７】
ＭＡＵ（メッセージ組立ユニット）２５０は、メッセージ線３１０経由でコヒーレント受信ユニット２００が生成した同相２ビット、直角位相２ビット、同相と直角位相のアドバンス信号を受信し、これに応答してメッセージを生成し、データを組み立てる。メッセージは信号プランに従って生成され、本明細書では表１の好適な信号プランによって信号プランが与えられることが当業者には理解されよう。図１７を参照すると、ＭＡＵ２５０の好適な実施の形態のブロック図が図示してある。ＭＡＵ２５０は望ましくはタイミング同期ユニット（ＴＳＵ）５００、信号マップメモリ５４０、同期システムリセットユニット（ＳＳＲＵ）５６０、システム割込（ＳＩ）状態マシン５７０、システムイベント（ＳＥ）状態マシン５８０、同期データチャンネル（ＳＤＣ）状態マシン５９０、データ組立（ＤＡ）メモリ５９５、データセレクタ５９８を含む。
【０１５８】
ＴＳＵ（タイミング同期ユニット）５００はメッセージ線３１０へ接続され、同相２ビット、直角位相２ビット、同相アドバンス信号、直角位相アドバンス信号を受信する。ＴＳＵ５００はコヒーレント受信ユニット２００から受信した各々の同相２ビット／直角位相２ビットの対を一時的に整列する。ここで、図１８を参照すると、ＴＳＵ５００の好適な実施の形態のブロック図が図示してある。ＴＳＵ５００は望ましくは第１ないし第４の同期フリップフロップ６７０，６７１，６７２，６７３と出力増幅器６７５を含む。出力増幅器６７５は直角位相アドバンス信号を受信するように接続する。出力増幅器６７５は、クロック線６４０経由でＳＩ状態マシン５７０、ＳＥ状態マシン５８０、ＳＤＣ状態マシン５９０、ＤＡメモリ５９５へ直角位相アドバンス信号を転送する出力を有する。ＳＩ，ＳＥ，ＳＤＣ状態マシン５７０，５８０，５９０とＤＡメモリ５９５の各々における直角位相アドバンス信号の仕様は図２０から図２３を参照して以下で詳細に説明する。
【０１５９】
第１の同期フリップフロップ６７０は同相２ビットのＭＳＢ、即ち、第１のＭＳＢを受信するように接続する。第２の同期フリップフロップ６７１は同相２ビットのＬＳＢを受信するように接続される。同様に、第３，４の同期フリップフロップ６７２、６７３は各々直角位相２ビットのＭＳＢとＬＳＢを受信するように接続される。第１ないし第４の同期フリップフロップ６７０，６７１，６７２，６７３は同相アドバンス信号を受信するように接続したイネーブル入力を有する。同相アドバンス信号は第１ないし第４の同期フリップフロップ６７０，６７１，６７２，６７３の組に同相予備直角位相２ビットの読み込みを指示する。図１５を再度参照すると、同相アドバンス信号は部分区間Ｔから部分区間Ｕへの第１の局部基準信号のゼロクロス遷移に応じて“１”から“０”へ遷移する。つまり、同相アドバンス信号は、本明細書で時間間隔Ｈとして定義する単一の部分区間の持続では高電位である。好適な実施の形態において、第１ないし第４の同期フリップフロップ６７０，６７１，６７２，６７３は同相アドバンス信号における低電位から高電位へ、又は、立上りエッジ遷移に応じて、入力に存在する信号をラッチする。図１５から分るように、コヒーレント受信ユニット２００内部の同相２ビットのラッチとＴＳＵ５００内部の同相２ビットのラッチの間には３Ｈに等しい時間的遅延がある。同様に、コヒーレント受信ユニット２００内部の直角位相２ビットのラッチとＴＳＵ５００内部の２ビットのラッチの間には２Ｈに等しい時間的遅延がある。同相と直角位相２ビットのラッチはＨだけ遅延が異なるため、ＴＳＵ５００はコヒーレント受信ユニット２００から受信した各々の同相／直角位相２ビット対各々の間の位相差を排除する。第１ないし第４の同期フリップフロップ６７１，６７２，６７３，６７４は一時的に整列した同相／直角位相２ビット対をアドレス線６００経由で信号マップメモリ５４０へ出力する。
【０１６０】
信号マップメモリ５４０は、各々の一時的に整列した同相２ビット／直角位相２ビットの対を受信してこれに応じた状態制御信号を生成する。信号マップメモリ５４０はさらにチャンネル選択信号を出力する。図１９を参照すると、信号マップメモリ５４０の好適な実施の形態のブロック図が図示してある。信号マップメモリ５４０は望ましくは第１のメモリ６８０、第２のメモリ６８１、第３のメモリ６８２、第４のメモリ６８３、チャンネル選択メモリ６８４を含む。信号マップメモリ５４０内部で、アドレス線６００は第１ないし第４のアドレス選択線６６０，６６１，６６２，６６３に分割される。第１ないし第４のメモリ６８０，６８１，６８２，６８３の各々は第１ないし第４の入力が各々第１ないし第４のアドレス選択線６６０，６６１，６６２，６６３に接続してある。第１ないし第４のメモリ６８０，６８１，６８２，６８３は望ましくは第４のアドレス選択線６６３で同相２ビットのＭＳＢ、第３のアドレス選択線６６２で同相２ビットのＬＳＢ、第２のアドレス選択線６６１で直角位相２ビットのＭＳＢ、第１のアドレス選択線６６０で直角位相２ビットのＬＳＢを受信する。
【０１６１】
第１ないし第４のメモリ６８０，６８１，６８２，６８３の各々は状態制御信号をＳＳＲＵ５６０、ＳＩ状態マシン５７０、ＳＥ状態マシン５８０、ＳＤＣ状態マシン５９０へ各々提供する一組の出力を有する。同相と直角位相２ビットの各々のＭＳＢとＬＳＢの値に基づいて、第１ないし第４のメモリ６８０，６８１，６８２，６８３の各々が参照テーブルとして機能し、特定の組の状態制御信号をこれらの出力の組に転送する。好適な実施の形態において、第１のメモリ６８０はリセット信号を出力する。第２のメモリ６８１はＳＩトグル信号、ＳＩクリア信号、ＳＩセット信号を出力する。第３のメモリ６８２はＳＥトグル、ＳＥクリア、ＳＥセット信号を出力する。最後に、第４のメモリ６８３はＳＤＣイネーブル信号、第１のＳＤＣ信号、第２のＳＤＣ信号、第３のＳＤＣ信号を出力する。第１ないし第４のメモリ６８０，６８１，６８２，６８３が出力する状態制御信号は、望ましくは、ＭＡＵ２５０内部のＳＳＲＵ５６０と状態マシン５７０，５８０，５９０の動作を指示して表１の好適な信号プランで指定した機能を実現する。
【０１６２】
６８４は望ましくは図１７のデータセレクタ５９８の動作を制御するチャンネル選択信号を格納し出力するためのメモリで、これについては詳細に後述する。
【０１６３】
好適な実施の形態において、信号マップメモリ５４０内部の各々のメモリ６８０，６８１，６８２，６８３は再設定可能な又は再プログラム可能な論理装置例えば、ＦＰＧＡを用いてＲＯＭ形式で実現する。このような実現で各々のメモリの出力においてこれの同相及び直角位相２ビットのＬＳＢとＭＳＢの状態制御信号へのマッピングの柔軟性のある指定を提供する。つまり、信号マップメモリ５４０内部の１つ又はそれ以上のメモリ６８０，６８１，６８２，６８３を再プログラミングする又は再設定することにより、第１のメモリ６８０、第２のメモリ６８１、第３のメモリ６８２、及び／又は第４のメモリ６８３の各々による状態制御信号の出力、並びにチャンネル選択メモリ６８４の出力するチャンネル選択信号を選択的に変更できる。好適な実施の形態において、信号マップメモリ５４０内部の第１ないし第４のメモリ６８０，６８１，６８２，６８３は、状態制御信号がＳＳＲＵ５６０、ＳＩ状態マシン５７０、ＳＥ状態マシン５８０、ＳＤＣ状態マシン５９０を制御して表１の好適な信号プランで定義した機能を実行するように設定する。信号マップメモリ５４０内部の１つ又はそれ以上のメモリ６８０，６８１，６８２，６８３を選択的に再設定して表１に定義した以外の機能を実現できることが当業者には理解されよう。
【０１６４】
好適な実施の形態において、信号マップメモリ５４０で出力するリセット信号はシステム全体のリセットが必要かどうかを表わす。システム全体のリセットが必要な場合、ＳＳＲＵ５６０はＳＳＲ信号を出力し、これが、表１の「ＳＳＲ発行」で表わしてある。図２０を参照すると、ＳＳＲＵ５６０の好適な実施の形態のブロック図が図示してある。ＳＳＲＵ５６０は第１のフリップフロップ９００、第２のフリップフロップ９０２を含む。ＳＳＲＵ５６０は第１のフリップフロップ９００のイネーブル入力で信号マップメモリ５４０が出力したリセット信号を受信するように接続する。第１，２のフリップフロップ９００，９０２の各々はクロック線６４０に接続したクロック入力を有する。第１のフリップフロップ９００は高電位状態信号に接続した入力を有し、第２のフリップフロップ９０２は第１のフリップフロップ９００の出力に接続した入力を有する。第１のフリップフロップ９００の出力はＳＳＲＵ５６０の出力を形成し、ここにおいてＳＳＲ信号が作成される。最後に、第１のフリップフロップ９００は第２のフリップフロップ９０２の出力に接続したリセット入力を有する。リセット信号が高電位状態に遷移した場合、ＳＳＲ信号は２つのシステム基準信号区間にわたり、即ち、８Ｈの時間間隔にわたって直角位相アドバンス信号で同期しているので、高電位状態に保持される。ＳＳＲ信号はＳＩ状態マシン５７０、ＳＥ状態マシン５８０、ＳＤＣ状態マシン５９０、データセレクタ５９８の各々へＳＳＲ線６５０経由で転送される。
【０１６５】
信号マップメモリ５４０が出力するＳＩトグル、ＳＩリセット、ＳＩセット信号は、表１に示した「トグルＳＩ」、「ＳＩをＬにセット」、「ＳＩをＨにセット」機能に従ってシステム割込信号ＳＩをトグルし、リセットし、又は、セットすることを各々指定する。ＳＩ状態マシン５７０はＳＩ信号を出力する。図２１を参照すると、ＳＩ状態マシン５７０の好適な実施の形態のブロック図が図示してある。ＳＩ状態マシン５７０は第１のＪ‐Ｋフリップフロップ９１０を含み、セット入力でＳＩセット信号、Ｊ入力とＫ入力の各々でＳＩトグル信号、ＯＲ機能経由のリセット入力でＳＳＲ信号とＳＩクリア信号の各々を受信するように接続してある。第１のＪ‐Ｋフリップフロップ９１０はさらにクロック線６４０に接続したクロック入力と、ＳＩ状態マシン５７０の出力を形成し、ＳＩ信号が作成される出力を有する。好適な実施の形態において、ＳＩセット、ＳＩトグル、ＳＩクリア信号は第１のＪ‐Ｋフリップフロップ９１０に適用されて当業者には良く理解される方法でＳＩ信号のセット、トグル、リセットを行なう。
【０１６６】
信号マップメモリ５４０から出力されるＳＥトグル、ＳＥリセット、ＳＥセット信号は、表１に示した「ＳＥトグル」、「ＳＥをＬにセット」、「ＳＥをＨにセット」機能に従って、システムイベント信号ＳＥを各々トグル、リセット、又はセットすることを指定する。ＳＥ状態マシン５８０はＳＥ信号を出力する。図２２を参照すると、ＳＥ状態マシン５８０の好適な実施の形態のブロック図が図示してある。ＳＥ状態マシン５８０の構造と接続は望ましくはＳＤＣ状態マシン５９０のそれと同一で、ＳＩセット、ＳＩクリア、ＳＩトグル信号が図示したようにＳＥセット、ＳＥクリア、ＳＥトグル信号に置き換えられる点で異なる。ＳＥ信号が生成される方法は当業者には容易に理解されよう。
【０１６７】
図１７を再度参照すると、データセレクタ５９８はＳＳＲ信号、ＳＩ信号、ＳＥ信号の各々を受信するように接続される。データセレクタ５９８はさらにチャンネル選択メモリ６８４が出力するチャンネル選択信号を受信するように接続した制御入力を有する。データセレクタ５９８は望ましくは一組の従来のデータセレクタを用いて実現する。チャンネル選択信号に基づき、データセレクタ５９８はＳＳＲ，ＳＩ，ＳＥ信号を第１の信号チャンネル３２０又は第２の信号チャンネル３３０へ転送する。つまり、本発明は複数の信号を複数の宛先へ選択的同期的に転送することを容易にする。別の実施の形態において、さらに多く又は少ない信号チャンネル３２０，３３０を使用できることが当業者には理解されよう。第１の信号チャンネル３２０に転送した場合、ＳＳＲ，ＳＥ，ＳＩ信号は第１の組の外部要素へ信号を送るための手段を提供する。類似の方法で、第２の信号チャンネルへ転送した場合、ＳＳＲ，ＳＥ，ＳＩ信号は第２の組の外部要素へ信号を送るための手段を提供する。外部要素の各々の組はＳＳＲ，ＳＩ，ＳＥ信号を異なるように解釈できることが当業者には理解されよう。
【０１６８】
ＳＤＣ状態マシン５９０は信号マップメモリ５４０が出力する第１ないし第３のＳＤＣ信号がＤＡメモリ５９５内部でデータ・ワードにまとめられ同期データチャンネル３４０へ出力されるデータ組み立て動作を制御する。図２３を参照すると、ＳＤＣ状態マシン５９０とＤＡメモリ５９５の好適な実施の形態のブロック図が図示してある。ＳＤＣ状態マシン５９０は多段バッファ９３０、シーケンスカウンタ９４０を含む。多段バッファ９３０はさらに直角位相アドバンス信号をクロック線６４０経由で受信するように接続してある。好適な実施の形態において、多段バッファ９３０は３つの段を形成するように接続したＤフリップフロップを含む。任意の段の内部で、各々のＤフリップフロップは後続段の対応するＤフリップフロップの入力に接続した出力を有する。さらに、多段バッファ９３０内の各々のＤフリップフロップはＤＡメモリ５９５の入力に接続した出力を有する。各々の段のフリップフロップは直角位相アドバンス信号に従いＳＤＣイネーブル信号でイネーブルになる。多段バッファ９３０がイネーブルになると、各々の直角位相アドバンス信号パルスが第２段から第３段への第１ないし第３のＳＤＣ信号の第１のグループと、第１段から第２段への第１ないし第３のＳＤＣ信号の第２のグループと、信号マップメモリ５４０から第１段へ出力される第１ないし第３のＳＤＣ信号の第３のグループを出力することが当業者には理解されよう。つまり、第１ないし第３のＳＤＣ信号の任意の組が１つの段から次の段へ直角位相アドバンス信号に従って、転送される。
【０１６９】
シーケンスカウンタ９４０はＤＡメモリ５９５へ定期的なイネーブル信号を出力する。シーケンスカウンタ９４０は直角位相アドバンス信号とＳＤＣイネーブル信号を受信するように接続される。シーケンスカウンタ９４０は望ましくは２進シーケンスを出力するように接続されたフリップフロップを含み、ＤＡメモリ５９５の読み込みが定期的な多数の直角位相アドバンス信号パルスに従って、イネーブルになるようにする。Ｓで定義された段数を有する多段バッファ９３０の場合、シーケンスカウンタ９４０は望ましくは定期的なイネーブル信号を出力してＤＡメモリ５９５の読み込みが各々の（Ｓ＋１）番目の直角位相アドバンス信号パルスの度にイネーブルになるようにする。
【０１７０】
ＤＡメモリ５９５は直角位相アドバンス信号、定期的イネーブル信号、及び、多段バッファ９３０から出力される信号を受信するように接続した従来のレジスタを含むのが望ましい。定期的イネーブル信号が高電位状態に遷移すると、ＤＡメモリ５９５は多段バッファ９３０内の各々の段の出力を読み込む。好適な実施の形態において、多段バッファ９３０は９ビットを出力し、これがデータビット８ビットとパリティビット１ビットへ図２３に図示した方法でまとめられる。ＤＡメモリ５９５は、さらに多く又は少なくビットを出力するように実現できることが当業者には理解されよう。ＤＡメモリ５９５は読み込んだデータビットとパリティビットを同期データチャンネル３４０へ出力する。別の実施の形態において、ＤＡメモリ５９５は１つ又はそれ以上のビットをさらなる同期データチャンネル（図示せず）へ出力できることがさらに当業者には理解されよう。このような実施の形態はビットの部分集合を同時に出力して、同期データチャンネルを分離するか、又はデータセレクタ又は再プログラム可能な論理回路を経由して任意の同期データチャンネルを選択できる。
【０１７１】
信号マップメモリ５４０、ＳＤＣ状態マシン５９０、ＤＡメモリ５９５経由で、本発明はデータがマスタ刻時ユニット１２から各々の局部刻時ユニット２２へ同期的に転送されるデータ同報動作を容易にしている。データが変調器３２によりシステム基準信号に符号化されるため、本発明は、従来技術では不可能な高速データ同報動作を容易に行なえることが当業者には理解されよう。
【０１７２】
一般に、ＳＩ，ＳＥ，ＳＤＣ状態マシン５７０，５８０，５９０がシステム割り込み、システムリセット、同期データ演算を各々実行する状態マシンであることが当業者には理解されよう。従って、ＳＩ，ＳＥ，ＳＤＣ状態マシン５７０，５８０，５９０の別の実施の形態が可能であることが当業者には容易に理解されよう。
【０１７３】
ｄ．方法段階
図２７を参照すると、好適なマスタ時刻基準ユニット１２の動作の流れ図が図示してある。好適なマスタ刻時ユニット１２の動作はステップ２０００でＣＲＳ３０による第１，２のシステム基準信号の生成から始まり、第１，２のシステム基準信号は前述した方法でオリジナルの周波数基準信号と位相固定している。好適な実施の形態において、第１，２のシステム基準信号は直角位相関係を有する正弦波信号である。次に、ステップ２００２では、ＭＳＭ３４が入力で受信したメッセージ信号に従ってビットシーケンスと情報信号を生成する。前述したように、ＭＳＭ３４は第１，２のシステム基準信号を用いてビットシーケンスと情報信号を同期的に生成する。ステップ２００２に続けて、変調器３２はステップ２００４でＭＳＭ３４が生成した情報信号に基づいて第１，２のシステム基準信号を同期的に変調する。ステップ２００４では、変調は望ましくは直接搬送波ＡＭである。ステップ２００４の後、ステップ２００６で第１，２の変調システム基準信号は各々が第１，２の分配増幅器３６，３８とシステムバス１４の線１６、１８を経由して各々の局部刻時ユニット２２に分配され、この後、好適な方法は終了する。図２７に図示した好適なマスタ刻時ユニット１２の動作は理解を助けるため単一シーケンスとして説明した。前述のステップの各々が通常のシステム動作中に各々他のステップに対して連続的同期的に実行されることが当業者には理解されよう。
【０１７４】
図２８を参照すると、好適な局部刻時ユニット２２の動作の流れ図が図示してある。好適な局部刻時ユニット２２の動作はステップ２０１０で局部ＱＲＯ２０２による第１，２の局部基準信号の生成から始まり、局部基準信号は前述のように第２の位相検出器２０４と第２のループフィルタ２０６により変調システム基準信号に対して位相同期している。
【０１７５】
局部刻時ユニット２２の各々は局部タイミング信号を同時的に生成し、ステップ２０１０の後、第１，２の変調システム基準信号を復調する。局部タイミング信号の生成において、ＬＴＯ２０８はステップ２０１２でオフセット信号を生成する。次に、ステップ２０１４でタイミング信号混合器２１０とタイミング信号フィルタが周波数増加変換により、前述したような方法で、局部タイミング信号を生成する。局部タイミング信号は周波数の増加変換により生成されるので、局部タイミング信号の周波数は第１，２のシステム基準信号の周波数より高くなる。ステップ２０１４の後、第１，２の基準分割器２２０，２２２は周波数分割した局部タイミング信号と周波数分割した第２の局部基準信号をステップ２０１６で各々生成する。周波数分割した局部タイミング信号と第２の局部基準信号はステップ２０１８で位相固定される。再プログラム可能な又は再設定可能な基準分割器２２０，２２２を位相固定に関連して使用することで周波数範囲内での局部タイミング信号の周波数のプログラム可能な仕様が容易に行なえる。
【０１７６】
第１，２の変調システム基準信号の復調において、コヒーレント受信ユニット２００はステップ２０２０で第１，２の変調システム基準信号の復調を同期的に行ない、これによってマスタ刻時ユニット１２内部の変調器３２により第１，２のシステム基準信号に符号化されたビットシーケンスを復元する。次に、ＭＡＵ２５０はステップ２０２２で信号プランに従いコヒーレント受信ユニット２００により出力されたビットシーケンスを同期的に復号し、これによってメッセージ及び／又はデータを作成する。ステップ２０２２の後、ＭＡＵ２５０はステップ１０２４で第１，２の信号チャンネル３２０，３３０にメッセージを同期的に出力する。ＭＡＵ２５０はさらにステップ２０２６で１つ又はそれ以上のワードにデータをまとめ、その後でＭＡＵ２５０はステップ２０２８においてデータ・ワードの各々を同期データチャンネル３４０へ出力する。ステップ２０１８，２０２８の後、好適な方法は終了する。図２８に図示した好適な局部刻時ユニットの動作は理解を助けるため非反復的シーケンスとして説明した。図２８に図示したステップの各々が通常のシステム動作中に互いに連続的かつ同期的に実行されることが当業者には理解されよう。
【０１７７】
ｅ．結論
基準タイミング信号を生成・分配する殆ど全ての従来技術のシステム並びに方法とは対照的に、本発明は、方形波信号の代わりに正弦波信号を生成して分配するものである。方形波信号の生成・分配は、高速低歪方形波信号を確実に生成するには滑らかに変化する正弦波信号に比べて多くの電流と非常に大きな利得が必要とされることから、高い周波数では特に困難であることが当業者には理解されよう。さらに、分配径路に沿ったパルス反射は、その大きさが信号立上り時間の微分に比例するため方形波信号では非常に重大である。つまり、本発明は方形波信号の生成とシステム全体への分配に関連した問題を有利に回避する。一般に、本発明は、方形波信号に基づく従来技術のシステム並びに方法より大幅に高い周波数の信号を確実に生成してシステム全体に分配することができる。
【０１７８】
第１，２の変調システム基準信号は、各々単一の分配増幅器３６，３８と望ましくは従来のストリップ線又はマイクロストリップ伝送線（即ち、金属と接地面）技術で実現したインピーダンス制御システムバス１４とを用いて局部刻時ユニット２２に分配する。各々の局部刻時ユニット２２内部で、単一の高インピーダンス局部バッファ増幅器２３２，２３４が任意に変調したシステム基準信号を受信するように接続され、これによって、局部刻時ユニット２２を基本的に無反射的な方法でシステムバス１４に接続するようにしている。本発明のシステム１０は、システムバス１４の長さを増加させ回線端末処理２０を再配置することでさらに多くの局部刻時ユニット２２に対応するように拡張することができる。
【０１７９】
本発明は、各々の局部刻時ユニット２２内部で周波数増加変換を用いてシステム基準信号より高い周波数を有する局部タイミング信号を生成する。従来技術のタイミング信号分配のためのシステム並びに方法では、これと対照的に、システム基準信号が、
１）直接使用される、
２）周波数分周される、又は
３）減少変換して局所的に使用するタイミング信号を生成する、の何れかである。つまり、本発明では、高周波局部使用タイミング信号を作成するために高周波システム基準信号を生成しシステム全体に分配する必要がない。むしろ、システム基準信号は従来技術のシステム並びに方法とは対照的に任意の局部タイミング信号に比べて大幅に周波数を低くできる。さらに、本発明は、各々が互いに独立でありながら同期しており、また、同期可能な並列に多数の増加変換した局部タイミング信号を生成し特別の同期回路を各々の局部刻時ユニット２２内に必要としない手段を教示している。さらに、ＰＯＲ環境以外で、本明細書に説明したタイミング信号分配とメッセージ配送の組み合せのためのシステム１０は、システム１０内部の何れかの境界を横断する何らかの同期回路を必要としない。従来技術のシステム並びに方法は同様の利点を共有しない。
【０１８０】
好適な実施の形態において、本発明は、各々の局部刻時ユニット２２内部の再プログラミング可能又は再設定可能な周波数分周器により、局部タイミング信号周波数を任意の時刻に個別にプログラム的に指定することができる。従来技術のタイミング信号生成のためのシステム並びに方法はこの利点を共有しない。
【０１８１】
本発明は、位相固定を使用することで、デジタル雑音に対して非常に感受性が低い。ＰＬＬは数百万のＱ値を特徴とするフィルタと等価であり、これによって雑音存在下に信号を正確に追跡することができる。
【０１８２】
本発明が、位相固定と併せて象限信号を使用する方法は、システム基準信号の同期的周波数非依存の復調を容易にする。これによって、システム全体に同期的又はほぼ同期的に信号送信及びデータ送信動作を実行するための手段を提供する。従来技術のシステム並びに方法はこの方法で動作することができない。
【０１８３】
本発明は、幾つかの好適な実施の形態を参照して説明したが、各種の変更を提供できることが当業者には理解されよう。例えば、本発明を変更して１ＧＨｚ以上の周波数で動作するようにもできる。別の例として、本発明を変更して非直角位相関係又は非正弦波波形を有する信号を用いて動作させることができる。さらに、別の例として、本発明の１つ又はそれ以上の部分を集積回路に組み込むことができる。好適な実施の形態の変化及び変更は本発明により提供されるものであって、特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】本発明により構成した位相同期で周波数可変の刻時及びメッセージ配送システムの好適な実施の形態を示すブロック図である。
【図２】本発明の校正基準システムの第１の好適な実施の形態を示すブロック図である。
【図３】本発明の校正基準システムの第２の実施の形態を示すブロック図である。
【図４】本発明の校正制御ユニットの好適な実施の形態を示すブロック図である。
【図５】本発明の第１のＦ‐Ｖの好適な実施の形態を示すブロック図である。
【図６】本発明のＰＯＲ積分器の好適な実施の形態を示すブロック図である。
【図７】本発明のシステムＱＲＯの好適な実施の形態を示すブロック図である。
【図８】本発明の変調状態マシンの好適な実施の形態を示すブロック図である。
【図９】変調状態マシン内部の状態マシン論理ユニットの好適な実施の形態を示すブロック図である。
【図１０】本発明のシーケンサの好適な例を示すタイミング図である。
【図１１】本発明の第１の利得制御増幅器を示すブロック図である。
【図１２】本発明の局部刻時ユニットの好適な実施の形態を示すブロック図である。
【図１３】本発明のコヒーレント受信ユニットを示すブロック図である。
【図１４】本発明のゲートシーケンス発生器の好適な実施の形態を示すブロック図である。
【図１５】ゲートシーケンス発生器で生成する信号の好適な例を示すタイミング図である。
【図１６】第１のＡＤＣＵの好適な実施の形態を示すブロック図である。
【図１７】本発明のメッセージ組立ユニットの好適な実施の形態を示すブロック図である。
【図１８】本発明のタイミング同期ユニットの好適な実施の形態を示すブロック図である。
【図１９】本発明の信号マップメモリの好適な実施の形態を示すブロック図である。
【図２０】本発明の同期システムリセットユニットの好適な実施の形態を示すブロック図である。
【図２１】本発明のシステム割込状態マシンの好適な実施の形態を示すブロック図である。
【図２２】本発明のシステムイベント状態マシンの好適な実施の形態を示すブロック図である。
【図２３】本発明の同期データチャンネル状態マシンとデータ組立メモリの好適な実施の形態を示すブロック図である。
【図２４】本発明の好適なシステム基準信号プロトコルを示す波形図である。
【図２５】好適なシステム基準信号変調プロトコルを示す波形図である。
【図２６】好適なシステム基準信号復調プロトコルを示す波形図である。
【図２７】本発明の好適なマスタ刻時ユニットの動作を示す流れ図である。
【図２８】本発明の好適な局部刻時ユニットの動作を示す流れ図である。
【符号の説明】
１０      システム
１２      マスタユニット
２２      局部ユニット
３２      変調器
６２      アームストロング型ＲＦ発振器
７０      発振器
７２      発振器
７３      発振器
２１０      混合器
２２０      周波数分周器
２３０      位相周波数検出器
２５０      メッセージ組立ユニット
Ｑ1       第１のトランジスタ
Ｑ2       第２のトランジスタ
Ｔ1       トランス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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