(57)【特許請求の範囲】
【請求項１】
基板上に絶縁層を介して表面シリコン層が形成されるＳＯＩ構造の前記表面シリコン層に、複数のＦＥＴを含む高周波回路素子において、
前記複数のＦＥＴは、各々、前記表面シリコン層に形成したトレンチによって分離されたウェル領域に形成され、各々の前記ウェル領域は、前記表面シリコン層に配設した抵抗体を介して直流ＧＮＤに接地されていることを特徴とする高周波回路素子。
【請求項２】
基板上に絶縁層を介して表面シリコン層が形成されるＳＯＩ構造の前記表面シリコン層に、少なくとも、ソース／ドレインが入力端子と出力端子とに接続される第１のＦＥＴと、ドレイン／ソースが前記入力端子又は前記出力端子と交流ＧＮＤとに接続される第２のＦＥＴとが形成されてなる高周波回路素子において、前記第１のＦＥＴ及び前記第２のＦＥＴは、各々、前記表面シリコン層に形成したトレンチによって分離されたウェル領域に形成され、各々の前記ウェル領域は、前記表面シリコン層に配設した抵抗体を介して直流ＧＮＤに接地されていることを特徴とする高周波回路素子。
【請求項３】
前記抵抗体として、前記ウェル領域外側の、前記ＦＥＴのゲート電極と同層に形成されたポリシリコン、前記ウェル領域外側の、前記ＦＥＴのソース／ドレイン拡散層と同層に形成された拡散抵抗、又は、前記ウェル領域内の、抵抗値が調整された引き出しコンタクト部構造の少なくとも一を備えることを特徴とする請求項１又は２に記載の高周波回路素子。
【請求項４】
前記引き出しコンタクト部構造として、前記ウェル領域内に形成される引き出し拡散層下層に、前記ウェル領域形成時のイオン注入量を減らして高抵抗化したウェル高抵抗部を備える構造、又は、前記ウェル領域内の前記引き出し拡散層と前記ＦＥＴとの距離を離して高抵抗化した構造の少なくとも一を備えることを特徴とする請求項３記載の高周波回路素子。
【請求項５】
前記抵抗体の抵抗値が、５００Ω以上に設定されることを特徴とする請求項１乃至４のいずれか一に記載の高周波回路素子。
【請求項６】
前記表面シリコン層の前記半導体スイッチ形成領域に、負電圧生成型、又は、昇圧型のＤＣ−ＤＣコンバータを含む制御電圧生成回路が形成され、該制御電圧生成回路により生成された負電圧又は昇圧電圧を用いて、前記ＦＥＴのゲートが制御されることを特徴とする請求項１乃至５のいずれか一に記載の高周波回路素子。
【請求項７】
前記負電圧生成型のＤＣ−ＤＣコンバータで生成される前記負電圧の絶対値、又は、前記昇圧型のＤＣ−ＤＣコンバータで生成される前記昇圧電圧の値は、入力信号の電圧降下によるゲート電位の上昇を補償可能な値に設定されることを特徴とする請求項６記載の高周波回路素子。
【請求項８】
前記高周波回路素子は、１組の前記第１のＦＥＴ及び前記第２のＦＥＴで構成される１入力１出力型のＳＰＳＴスイッチ、又は、２組の前記第１のＦＥＴ及び前記第２のＦＥＴで構成される１入力２出力型のＳＰＤＴスイッチであることを特徴とする請求項２乃至７のいずれか一に記載の高周波回路素子。
【請求項９】
前記スイッチは、前記第１のＦＥＴ及び前記第２のＦＥＴの各々が、直列に接続された複数のＦＥＴで構成される多段のスイッチであることを特徴とする請求項８記載の高周波回路素子。
【請求項１０】
前記第１のＦＥＴのソース／ドレインと前記入力端子又は前記出力端子との間、又は、前記第２のＦＥＴのソース又はドレインと交流ＧＮＤとの間の少なくとも一方に、容量が接続されていることを特徴とする請求項８又は９に記載の高周波回路素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波回路素子に関し、特に、ＳＯＩ構造の表面シリコン層に形成される高周波スイッチング用途の半導体スイッチに関する。
【０００２】
【従来の技術】
近年、携帯電話等の移動体通信機器ではＧＨｚ帯のマイクロ波が使用されるようになってきており、アンテナの切替回路や送受信の切替回路には高周波信号を切り替えるための半導体スイッチが用いられている。この半導体スイッチとして、高周波特性に優れ、信号経路間の高アイソレーション化を実現することができるＧａＡｓ電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を用いた化合物半導体スイッチがある。
【０００３】
このＧａＡｓＦＥＴを用いた化合物半導体スイッチ回路について図１１を参照して説明する。図１１（ａ）は１入力１出力型のＳＰＳＴ（Single Pole Single Throw）半導体スイッチの等価回路を示す図であり、（ｂ）は１入力２出力型のＳＰＤＴ（Single Pole Double Throw）半導体スイッチの等価回路を示す図である。
【０００４】
図１１（ａ）に示すように、ＳＰＳＴ半導体スイッチ１ａは、シリーズＦＥＴ２とシャントＦＥＴ３の２つのＦＥＴからなり、シリーズＦＥＴ２のソース／ドレインは入力端子５と出力端子６とに接続され、シャントＦＥＴ３のドレイン／ソースは入力端子５又は出力端子６（図では出力端子６）とＡＣ−ＧＮＤ１０とに接続され、各々のＦＥＴのゲートはゲート電極を保護するための抵抗８を介して制御端子７ａ、７ｂに接続されている。
【０００５】
このような構成の半導体スイッチ１ａの動作について、各々のＦＥＴをノーマリ・オフ型として説明する。例えば、制御端子７ａ（シリーズＦＥＴ２のゲート）に０Ｖ、制御端子７ｂ（シャントＦＥＴ３のゲート）に３Ｖを印加することによって、シリーズＦＥＴ２がオフ状態、シャントＦＥＴ３がオン状態となり、シリーズＦＥＴ２のオフ動作により入力端子５と出力端子６との接続が絶たれると共に、シャントＦＥＴ３のオン動作により出力端子６とＡＣ−ＧＮＤとが短絡される。これにより、入出力端子間の高周波信号の漏洩が抑制されてアイソレーションを向上させることができる。
【０００６】
また、図１１（ｂ）に示すように、ＳＰＤＴ半導体スイッチ１ｂは、２つのシリーズＦＥＴ２ａ、２ｂと、２つのシャントＦＥＴ３ａ、３ｂとからなり、シリーズＦＥＴ２ａ、２ｂのソース／ドレインは入力端子５と出力端子６とに接続され、シャントＦＥＴ３ａ、３ｂのドレイン／ソースは入力端子５又は出力端子６ａ、６ｂ（図では出力端子）とＡＣ−ＧＮＤ１０とに接続されている。また、シリーズＦＥＴ２ａ及びシャントＦＥＴ３ｂのゲートは各々ゲート保護抵抗８を介して制御端子７ａに接続され、シリーズＦＥＴ２ｂ及びシャントＦＥＴ３ａのゲートはゲート保護抵抗８を介して制御端子７ｂに接続されている。
【０００７】
このような構成の半導体スイッチ１ｂの場合は、例えば、制御端子７ａ（シリーズＦＥＴ２ａ及びシャントＦＥＴ３ｂのゲート）に３Ｖ、制御端子７ｂ（シリーズＦＥＴ２ｂとシャントＦＥＴ３ａのゲート）に０Ｖを印加することによって、シリーズＦＥＴ２ａ及びシャントＦＥＴ３ｂがオン状態、シリーズＦＥＴ２ｂとシャントＦＥＴ３ａがオフ状態となり、出力端子６ａ側に信号が伝わると共に、ＳＰＳＴスイッチの場合と同様に、入出力端子間の高周波信号の漏洩が抑制されてアイソレーションが向上する。このようなシリーズＦＥＴとシャントＦＥＴによって構成された半導体スイッチの消費電力は本質的に非常に小さい。
【０００８】
【発明が解決しようとする課題】
このＧａＡｓＦＥＴを用いる半導体スイッチは、同一の半導体基板上にＦＥＴと受動素子を形成するモノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave IC）の形で構成されることが多いが、ＧａＡｓ等の化合物半導体はシリコン半導体に比べて基板の単価が高いためＩＣを廉価に製造することができず、より低価格化が求められている携帯電話等の移動体通信機器にとって大きな問題となる。
【０００９】
そこで、この問題を解決するために、シリコン基板上に半導体スイッチを作り込む方法が検討されているが、シリコン基板はＧａＡｓ基板に比べて抵抗が小さいために高周波信号が基板等を介して漏洩してしまい、ＦＥＴの挿入損失を低減することができないという問題がある。
【００１０】
例えば、半導体スイッチをシリコン基板上に形成する場合、図１２に示すように、ｐ型シリコン基板１１にｎ型不純物とｐ型不純物とを注入してｐウェル１４ａとｎウェル１４ｃとを形成し、ｐウェル１４ａにＦＥＴのソース／ドレインとなるｎ＋拡散層１５と、ゲート絶縁膜１７を介してゲート電極１８とを形成し、各々のウェルに接地のための引き出し拡散層１６を形成する構造となるが、この構造では、ソース／ドレイン間に流れる高周波信号は抵抗の小さいシリコン基板１１を通って漏洩してしまう。
【００１１】
一方、特開２０００−２９４７８６号公報には、半導体層の下にシリコン酸化膜１２等の絶縁層を設けてシリコン基板と絶縁するＳＯＩ構造において、図１３に示すように、シリコン基板として抵抗率が５００Ωｍ以上の高抵抗シリコン基板１１ａを用いる方法が開示されている。
【００１２】
この方法は、シリコン基板に発生する誘導電流により線路の伝送損失（誘電体損）が増加するという課題に対するものであり、高抵抗シリコン基板１１ａを用いることにより、ＦＥＴチャネル層の信号通過特性の低損失化と伝送線路の低損失化を同時に図ることができ、また、ＦＥＴの寄生容量が低減するため、スイッチがオン状態時の低損失化とオフ状態時の高アイソレーション化を同時に実現することができる。それと同時に、この方法は高周波信号の漏洩を抑制する機能も有し、高抵抗シリコン基板１１ａに流れる電流を減らすことにより、図１２に示した▲１▼の経路の漏洩を抑制することもできる。
【００１３】
このように、上記構造を利用することにより、シリコン基板を通って漏洩する経路を遮断することはでき一応の効果は奏するが、ＳＰＳＴ、ＳＰＤＴ等の半導体スイッチの場合は上記公報の構成と異なり、複数のＦＥＴが組み合わさって構成されるものであり、また、半導体スイッチに入力する信号はＧＨｚ帯の高周波信号であるために、ＦＥＴ間や意図しない経路で漏洩が生じてしまうことが懸念され、ＧａＡｓＦＥＴと同等の挿入損失を得ることができる構造の提案が求められている。
【００１４】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、ＳＯＩ構造の表面シリコン層に半導体スイッチを形成する構造における信号の漏洩経路を明確にし、各々の信号の漏洩経路を遮断もしくは抑制する構造を提案し、これによりＦＥＴの挿入損失を低減する半導体スイッチを提供することにある。
【００１５】
また、本発明の他の目的は、大電力の信号が入力した場合であっても、ＦＥＴのオフ状態を維持することができる半導体スイッチを提供することにある。
【００１６】
【問題を解決するための手段】
上記目的を達成するため、本発明の高周波回路素子は、基板上に絶縁層を介して表面シリコン層が形成されるＳＯＩ構造の前記表面シリコン層に、複数のＦＥＴを含む高周波回路素子において、前記複数のＦＥＴは、各々、前記表面シリコン層に形成したトレンチによって分離されたウェル領域に形成され、各々の前記ウェル領域は、前記表面シリコン層に配設した抵抗体を介して直流ＧＮＤに接地されているものである。
【００１７】
また、本発明の高周波回路素子は、基板上に絶縁層を介して表面シリコン層が形成されるＳＯＩ構造の前記表面シリコン層に、少なくとも、ソース／ドレインが入力端子と出力端子とに接続される第１のＦＥＴと、ドレイン／ソースが前記入力端子又は前記出力端子と交流ＧＮＤとに接続される第２のＦＥＴとが形成されてなる半導体スイッチにおいて、前記第１のＦＥＴ及び前記第２のＦＥＴは、各々、前記表面シリコン層に形成したトレンチによって分離されたウェル領域に形成され、各々の前記ウェル領域は、前記表面シリコン層に配設した抵抗体を介して直流ＧＮＤに接地されているものである。
【００１８】
本発明においては、前記抵抗体として、前記ウェル領域外側の、前記ＦＥＴのゲート電極と同層に形成されたポリシリコン、又は、前記ウェル領域外側の、前記ＦＥＴのソース／ドレイン拡散層と同層に形成された拡散抵抗、又は、前記ウェル領域内の、抵抗値が調整された引き出しコンタクト部構造の少なくとも一を備える構成とすることができる。
【００１９】
また、本発明においては、前記引き出しコンタクト部構造は、前記ウェル領域内に形成される引き出し拡散層下層に、前記ウェル領域形成時のイオン注入量を減らして高抵抗化したウェル高抵抗部を備える構造、又は、前記ウェル領域内の前記引き出し拡散層と前記ＦＥＴとの距離を離して高抵抗化した構造の少なくとも一を備える構成とすることもできる。
【００２０】
また、本発明においては、前記抵抗体の抵抗値が、５００Ω以上に設定されることが好ましい。
【００２１】
また、本発明においては、前記表面シリコン層の前記半導体スイッチ形成領域に、負電圧生成型、又は、昇圧型のＤＣ−ＤＣコンバータを含む制御電圧生成回路が形成され、該制御電圧生成回路により生成された負電圧又は昇圧電圧を用いて、前記ＦＥＴのゲートが制御される構成とすることができ、前記負電圧生成型のＤＣ−ＤＣコンバータで生成される前記負電圧の絶対値、又は、前記昇圧型のＤＣ−ＤＣコンバータで生成される前記昇圧電圧の値は、入力信号の電圧降下によるゲート電位の上昇を補償可能な値に設定されることが好ましい。
【００２２】
また、本発明においては、前記高周波回路素子は、１組の前記第１のＦＥＴ及び前記第２のＦＥＴで構成される１入力１出力型のＳＰＳＴスイッチ、又は、２組の前記第１のＦＥＴ及び前記第２のＦＥＴで構成される１入力２出力型のＳＰＤＴスイッチからなる構成とすることができる。
【００２３】
また、本発明においては、前記スイッチは、前記第１のＦＥＴ及び前記第２のＦＥＴの各々が、直列に接続された複数のＦＥＴで構成される多段のスイッチとすることができる。
【００２４】
また、本発明においては、前記第１のＦＥＴのソース／ドレインと前記入力端子又は前記出力端子との間、又は、前記第２のＦＥＴのソース又はドレインと交流ＧＮＤとの間の少なくとも一方に、容量が接続されている構成とすることもできる。
【００２５】
このように、本発明は、高抵抗シリコン基板等の抵抗値の高い基板上にシリコン酸化膜等の絶縁膜を介して表面シリコン層を形成するＳＯＩ構造の表面シリコン層に、ＳＰＳＴ、ＳＰＤＴ等の高周波用半導体スイッチを作り込む構成において、半導体スイッチを構成する各々のＦＥＴをトレンチに埋設した絶縁部材によって分離し、かつ、ＤＣ−ＧＮＤに接続されるラインに５００Ω以上の抵抗値のポリシリコンや拡散抵抗、抵抗値が調整された引き出しコンタクト部を配設することにより、基板を通って漏洩する経路、ＦＥＴ間の素子分離構造を貫通して漏洩する経路を確実に遮断し、また、ＤＣ−ＧＮＤラインを通る経路の漏洩を抑制し、これにより挿入損失の低減を図ることができる。
【００２６】
又、上記構造に加えて、半導体スイッチと同一素子内に、負電圧生成型又は昇圧型等のＤＣ−ＤＣコンバータや切替回路等からなる制御電圧生成回路を形成し、例えば、−３Ｖの負電圧や＋６Ｖに昇圧した電圧をＦＥＴのゲート制御電圧として利用することによって、高周波入力信号の電圧降下によりゲート電圧が上昇した場合であってもＦＥＴのオフ状態を維持することができ、これにより半導体スイッチの高出力化を図ることができる。
【００２７】
【発明の実施の形態】
本発明に係る高周波回路素子、特に、半導体スイッチは、その好ましい一実施の形態において、シリコン基板上にシリコン酸化膜を介して表面シリコン層が形成されるＳＯＩ構造の表面シリコン層に、入力端子と出力端子とがソース／ドレインの各々と接続されるシリーズＦＥＴ及び出力端子とＡＣＧＮＤとがドレイン／ソースの各々と接続されるシャントＦＥＴのセットを１組以上備え、各々のＦＥＴのｐウェルはトレンチ絶縁体によって分離形成され、かつ、各々のｐウェルとＤＣ−ＧＮＤとを接続するラインには５００Ω以上の抵抗値のポリシリコン、拡散抵抗等の抵抗体や抵抗値が調整された引き出しコンタクト部が配設されているものであり、ＳＯＩ構造によって基板を介して漏洩する経路を遮断し、素子分離構造によってｐウェル間を貫通して漏洩する経路を遮断し、抵抗体によってＤＣ−ＧＮＤラインの漏洩を抑制することができ、その結果、挿入損失特性に優れた半導体スイッチをシリコン基板上に実現することができる。また、上記構造に加えて、半導体スイッチと同一素子内に、負電圧や昇圧した電圧を生成するＤＣ−ＤＣコンバータや切替回路等からなる制御電圧生成回路を形成し、この制御電圧生成回路で生成した電圧を用いてゲートを制御することにより、高周波入力信号の電圧降下によりゲート電位が上昇した場合であってもゲートのオフ状態を確実に維持することができる。
【００２８】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２９】
［実施例１］
まず、本発明の第１の実施例に係る半導体スイッチについて、図１乃至図７を参照して説明する。図１及び図７は、本発明の半導体スイッチの基本構成を示す等価回路図であり、図２は、その基本構造を模式的に示す断面図である。また、図３乃至図５は、第１の実施例に係る半導体スイッチ（１段ＳＰＳＴスイッチ）の具体的構造を示す平面図及び断面図であり、図６は、ＤＣ−ＧＮＤラインに挿入する抵抗体の抵抗値と挿入損失との相関を示すシミュレーション結果である。
【００３０】
なお、以下の各実施例では、半導体スイッチとしてＳＰＳＴスイッチを例にして説明するが、本発明の構造はＳＰＳＴに限らず、ＳＰＤＴ、ＤＰＤＴ（Double Pole Double Throw）等の全ての多入力多出力の高周波用の半導体スイッチに適用することができる。
【００３１】
従来技術において説明したように、半導体スイッチをシリコン基板上に製作すると、ｐ型シリコン基板１１を通る経路等で高周波信号が漏洩し、ＦＥＴの挿入損失が増加してしまう。この漏洩の問題に対して、特開２０００−２９４７８６号公報では、図１３に示すように、基板として高抵抗のシリコン基板１１ａを用いることにより基板を通って漏洩する経路を遮断している。
【００３２】
そこで、本願発明者は上記公報に基づいて高抵抗のＳＯＩ基板を用いて実際に半導体スイッチを製作して挿入損失を測定したところ、ｐ型シリコン基板１１上に直接ＦＥＴを製作する図１２の構造に比べて挿入損失の低減効果が認められるものの、依然としてＧａＡｓＦＥＴに比べて挿入損失が大きいことを確認した。この原因は、単独のトランジスタの場合はシリコン基板１１を通る経路のみを考慮すれば十分であるが、半導体スイッチの場合は複数のＦＥＴを組み合わせて使用するものであり、また、半導体スイッチに入力する信号は通常の半導体装置に入力する信号に比べて周波数の高い信号であるため、▲１▼の経路以外にも信号が漏洩する経路が生じるためと考えられる。
【００３３】
このような信号の漏洩は回路上で判断することは難しく、試行錯誤で実験的に特定する必要があるため、今度は、高抵抗ＳＯＩ基板を用いる構造に、更に各々のＦＥＴをトレンチ分離してＦＥＴ間の漏洩経路を遮断した素子を製作して、再度挿入損失の測定を行った。しかしながら、ＳＯＩ構造単独の場合に比べて挿入損失は低減しているものの、信号漏洩を有効に抑制するには至らなかった。
【００３４】
そこで、本願発明者の経験的な考察に基づいて各配線経路を調査し、挿入損失を評価したところ、各々のＦＥＴを形成するウェル領域を接地するためのＤＣ−ＧＮＤライン９に高周波信号が漏洩することを突き止めた。このＤＣ−ＧＮＤライン９を通って高周波信号が漏洩するという事実は、本願発明者の知見によって得られた新規な着想に基づくものである。
【００３５】
上記各種実験により、ｐ型シリコン基板１１上に半導体スイッチを形成する場合には、図１２に示すように、オン状態のＦＥＴのソース／ドレイン間の高周波信号がｐ型シリコン基板１１を通って隣接するＦＥＴに漏洩する経路▲１▼、ｐウェル１４ａを分離するｎウェル１４ｃを貫通して隣接するＦＥＴに漏洩する経路▲２▼の他に、各々のＦＥＴからＤＣ−ＧＮＤ９に漏洩する経路の３つの経路が存在することが明確になり、特にＤＣ−ＧＮＤライン９の経路の信号漏洩が最も大きく、この経路を有効に抑制することが半導体スイッチ製作上重要であることを確認した。
【００３６】
そこで、本実施例では、図２に示すように、高抵抗のシリコン基板１１上にシリコン酸化膜１２等の絶縁膜を介して表面シリコン層を形成するＳＯＩ構造において、表面シリコン層にシリコン酸化膜１２まで貫通するトレンチを形成し、トレンチ内部をシリコン酸化膜等の絶縁部材で埋設することによって、トレンチ絶縁体１３で各々のＦＥＴを分離して経路▲２▼を遮断すると共に、各々のＦＥＴとＤＣ−ＧＮＤ９とを結ぶ経路に所定の抵抗値の抵抗体４を挿入し、ＤＣ−ＧＮＤラインを通る経路の信号漏洩を抑制することを特徴としている。
【００３７】
図２の構造の半導体スイッチを等価回路で示すと図１のようになる。すなわち、本実施例のＳＰＳＴ半導体スイッチ１ａは、シリーズＦＥＴ２とシャントＦＥＴ３の２つのＦＥＴからなり、シリーズＦＥＴ２のソース／ドレインは入力端子５と出力端子６とに接続され、シャントＦＥＴ３のドレイン／ソースは出力端子６とＡＣ−ＧＮＤ１０とに接続され、各々のＦＥＴのゲートはゲート保護抵抗８を介して制御端子７ａ、７ｂに接続されている。また、各々のＦＥＴは抵抗体４を介してＤＣ−ＧＮＤ９に接地されている。
【００３８】
上記抵抗体４により、各々のＦＥＴのｐウェル１４ａからＤＣ−ＧＮＤ９に漏洩する信号が抑制されるが、この抵抗体４の抵抗値は、小さすぎると信号の漏洩を有効に抑制することができず、また、大きすぎると各々のＦＥＴが浮遊した状態になりＤＣ的に不安定になってしまう。従って、抵抗体４を挿入するにあたってその抵抗値を好ましい値に設定する必要がある。そこで、１段ＳＰＳＴスイッチ１ａの挿入損失のウェル接地抵抗依存性をシミュレーションにより求めた。その結果を図６に示す。
【００３９】
図６の横軸は抵抗体４の抵抗値（Ω）を示し、縦軸は入力電圧に対する出力電圧の比率、すなわち挿入損失（ｄＢ）を示している。図６より、ＤＣ−ＧＮＤラインに挿入する抵抗体４の抵抗値が大きくなるほど漏洩電流が減少し、挿入損失が減少していることがわかる。この挿入損失の許容範囲は半導体スイッチに求められる特性に応じて適宜定められるが、一般的には挿入損失が１ｄＢ以下であれば半導体スイッチの性能上問題ないと考えられるため、ＤＣ−ＧＮＤラインに挿入する抵抗としては５００Ω以上であればよいと言える。また、半導体スイッチ１ａが安定して動作する範囲は、半導体スイッチに接続される他の回路要素や接地方法によって異なるが、一般には１０ＭΩ以上となるとＤＣ的に不安定になると言える。従ってＤＣ−ＧＮＤラインに挿入する抵抗体４の抵抗値は５００Ω以上、好ましくは５００Ω〜１０ＭΩの範囲とすればよい。
【００４０】
このように、ＳＯＩ構造のシリコン層に半導体スイッチを形成する構造において、各々のＦＥＴ形成領域をトレンチ絶縁体１３で分離、かつ、各々のＦＥＴのＤＣ−ＧＮＤラインに５００Ω以上の抵抗値の抵抗体を挿入することにより、シリコン基板１１を介して漏洩する経路、ＦＥＴ間のｐ−Ｓｕｂ１４ｂを貫通して漏洩する経路を遮断し、ＤＣ−ＧＮＤラインを通る経路の漏洩を有効に抑制することができ、これにより挿入損失の低い半導体スイッチをシリコン基板上に製作することができる。
【００４１】
上記構成の半導体スイッチ１ａの具体的な構造について、図３乃至図５を参照して説明する。図３は、本実施例の１段ＳＰＳＴスイッチの具体的な構造を示す図であり、（ａ）は、平面レイアウト図、（ｂ）は（ａ）のＡ−Ａ′線における断面図である。また、図４及び図５は、本実施例の１段ＳＰＳＴスイッチの他の構成を示す断面図である。
【００４２】
図３に示すように、本実施例の半導体スイッチ１ａは、トレンチ絶縁体１３で分離された各々のｐウェル１４ａに、ソース／ドレインとなるｎ＋拡散層１５とＤＣ−ＧＮＤ９と接続するための引き出し拡散層１６とが形成され、ソース／ドレインの間にはゲート酸化膜１７を介してゲート電極１８が形成されている。また、各々のｐウェル１４ａに隣接する領域には抵抗体４が配設され、図示しないコンタクトホール及び配線によって引き出し拡散層１６と接続されている。
【００４３】
この抵抗体４としては、上述したように５００Ω以上の抵抗値を有する抵抗体であればよいが、シリコンプロセスで容易に形成することができ、かつ、抵抗値の調整が容易な構造であることが好ましい。例えば、図３（ｂ）に示すように、フィールド酸化膜等の絶縁膜上にポリシリコン４ａをライン状に形成し、その一端を引き出し拡散層１６に、他端をＤＣ−ＧＮＤラインに接続する構造により実現することができる。
【００４４】
ポリシリコン４ａからなる抵抗体を形成する方法としては、例えば、ゲート電極１８となるポリシリコンを堆積する際に、トレンチ絶縁体１３を挟んでｐウェル１４ａと隣接する領域にもポリシリコンを堆積して、公知のリソグラフィー技術及びエッチング技術を用いてこのポリシリコンをライン状に加工し、その上層に形成する層間絶縁膜、コンタクト、メタル配線等（図示せず）を用いて引き出し拡散層１６と接続すればよい。その際、堆積するポリシリコンの膜厚、幅、長さ等を調整することによってポリシリコン４ａの抵抗を所望の値（５００Ω以上）に調整することができる。
【００４５】
また、図４に示すように、トレンチ絶縁体１３を挟んでｐウェル１４ａに隣接する領域に不純物を注入して所望の抵抗値の拡散抵抗４ｂを形成する構成としてもよい。拡散抵抗４ｂを形成する方法としては、例えば、ＦＥＴのソース／ドレインや引き出し拡散層１６を形成する際又はその前後に、所定の寸法の開口を設けたレジストパターンをマスクとして、ｐ−Ｓｕｂ１４ｂに加速電圧３０ｋｅＶ、ドーズ量１Ｅ＋１５／ｃｍ２程度の条件でボロンを注入して拡散抵抗層を形成すればよい。その際、注入する不純物のドーズ量、拡散層の深さ、レジストパターンの開口の幅、長さ等を調整することによって、拡散抵抗４ｂの抵抗を所望の値（５００Ω以上）に調整することができる。
【００４６】
上記２つの方法は、ｐウェル１４ａとは別の領域に抵抗体４を形成する構造であるが、レイアウト上、抵抗体４を形成する領域を確保することが困難な場合は、図５に示すように、ウェルの抵抗率を部分的に変化させる、もしくは、ＦＥＴから引き出しコンタクトに至る経路でウェルの平面レイアウトを工夫することによっても抵抗値を調整することができる。具体的には、ｐウェル作成時のイオン注入量を部分的に減らしウェル内部に高抵抗部１６ａを設ける、もしくは、引き出しコンタクトをＦＥＴから遠くに採る、あるいは、引き出しコンタクト近傍でウェルの平面形状を狭める等の処置を施すことにより、コンタクトから引き出された時点でＦＥＴ直下からの抵抗が所望の値（５００Ω以上）になるように調整することができる。
【００４７】
なお、図３乃至図５に示すレイアウトは例示であり、図３及び図４ではＤＣ−ＧＮＤラインに挿入する抵抗体４をｐウェル１４ａに隣接する領域に設けているが、本発明の構造は一般的なシリコンプロセスを用いて形成することができ、レイアウトの自由度が高いという特徴があり、抵抗体４を形成する領域は図の構成に限定されず、半導体装置全体のレイアウトやプロセス適合性等を勘案して適宜設定することができる。ただし、各々のｐウェル１４ａの引き出し拡散層１６と外部の抵抗体４との間の配線に高周波信号が重畳しないようにするためには、抵抗体４を各々のｐウェル１４ａ近傍に設けることが好ましい。
【００４８】
また、図１の等価回路図には、半導体スイッチ１ａの主な構成要素のみを示しているが、図１の構成に抵抗や容量等を接続しても良い。例えば、図７（ａ）に示すように、シャントＦＥＴ３のソース又はドレインとＡＣ−ＧＮＤ１０との間にシャント容量１９ａを接続したり、図７（ｂ）に示すように、シリーズＦＥＴ２のソース／ドレインと入力端子５又は出力端子６との間の少なくとも一方にシリーズ容量１９ｂを接続したり、シャント容量１９ａとシリーズ容量１９ｂの両方を接続する構成としてもよい。このシャント容量１９ａ又はシリーズ容量１９ｂは、ＭＩＭ容量（メタル容量）やポリシリコンとゲート酸化膜と拡散層とで構成されるＭＯＳ容量等で実現することができる。
【００４９】
［実施例２］
次に、本発明の第２の実施例に係る半導体スイッチについて、図８及び図９を参照して説明する。図８は、第２の実施例に係る半導体スイッチの構成を示す等価回路図であり、図９は、その具体的なレイアウトを示す平面図である。
【００５０】
前記した第１の実施例の構造によって高周波信号の漏洩による挿入損失を低減することができるが、半導体スイッチには、移動体通信機器の大電力化に伴ってより大きな電力が入力できる構造が求められており、大きな入力電力に対してもＦＥＴのオン／オフ動作を保証する必要がある。
【００５１】
上述したＳＰＳＴ、ＳＰＤＴ等の高周波用半導体スイッチでは、シリーズＦＥＴ２及びシャントＦＥＴ３の一方がオン、他方がオフとなって動作するが、入力電力が大きい場合にはオン状態のシリーズＦＥＴ２を通過する高周波信号自身の振幅電圧がもたらす電圧降下によって、オフ状態にあるべきシャントＦＥＴ３のゲート電位がそのしきい値電圧を超えてしまい、オフ状態を維持できなくなる場合がある。
【００５２】
例えば、図１１（ｂ）に示す従来の構造のＳＰＤＴスイッチ１ｂにおいて、シリーズＦＥＴ２ａとシャントＦＥＴ３ｂのゲートに制御端子７ａから３Ｖを印加してオン状態とし、シリーズＦＥＴ２ｂとシャントＦＥＴ３ａのゲートに制御端子７ｂから０Ｖを印加しオフ状態として用いた時、すなわち出力端子６ａ側に信号を伝えようとする場合、入力高周波信号の電圧振幅をＶｉｎとすると、シャントＦＥＴ３ａのゲートにはＶｉｎ／２の電圧が電圧降下によって掛かる。この電圧降下によるゲート電圧がシャントＦＥＴ３ａのしきい値電圧（Ｖｔｈ）を超える場合、すなわち、Ｖｉｎ／２＞Ｖｔｈとなる場合にシャントＦＥＴ３ａはオフ状態を維持できなくなり、オン状態となってしまう。
【００５３】
通常、半導体スイッチは、２つの制御端子７ａ、７ｂの各々からＦＥＴのゲートに０Ｖ／３Ｖの電圧を印加して駆動する２端子制御方式（図１参照）や、インバータ２０を用いて０Ｖと３Ｖとを切り替える１端子制御方式（図８（ａ）参照）が用いられるが、いずれの場合もゲート制御電圧は０Ｖと３Ｖとを切り替えるのみであり、大きな高周波信号が入力し、その電圧降下によりゲート電位に変動が生じた場合にオフ状態を維持することが困難となる。
【００５４】
一般にＦＥＴの誤動作を防止するためには、ＦＥＴに様々な周辺回路を付加して動作を安定させる方法があるが、従来の半導体スイッチはＧａＡｓ基板をベースにしたものであり、周辺回路を作り込むことは容易ではなかった。これに対して、本発明ではシリコン基板をベースにした構造においても挿入損失を低減した半導体スイッチを提供することができるため、このようなＦＥＴの誤動作等の問題に対しても、通常のシリコンプロセスを用いて周辺回路を作り込むことによって容易に解決することができるという大きな特徴がある。
【００５５】
具体的には、本実施例では、ゲート制御電圧を０Ｖと３Ｖとの間で切り替えるのではなく、図８（ｂ）に示すように、制御電圧生成回路２１を用いて負電圧を生成し、負電圧をゲート制御電圧として利用することにより、オフ状態のゲート電位の上昇を相殺してＦＥＴの誤動作を防止している。具体的には、制御電圧生成回路２１は、負電圧（例えば、−３Ｖ）を生成するジェネレータ（ＤＣ−ＤＣコンバータ）２１ａと、正負の電圧（例えば、＋３Ｖと−３Ｖ）を切り替える切替回路２１ｂとから構成され、切替回路２１ｂは、インバータと、ロジック用ＭＯＳ（例えば、しきい値電圧〜０．５ＶのＰＭＯＳＦＥＴ、Ｑ１及びＱ３としきい値電圧〜３．５ＶのＮＭＯＳＦＥＴ、Ｑ２及びＱ４）とで構成されるロジックによって形成される。
【００５６】
なお、このＤＣ−ＤＣコンバータ２１ａや切替回路２１ｂ自体は一般的な構成の回路であるが、本実施例では、これらの制御電圧生成回路２１を半導体スイッチと同一素子内に形成する構成が新規であり、従来のＧａＡｓ基板をベースとする半導体スイッチでは困難であった他の周辺回路との結合が、本発明の半導体スイッチでは同一素子内で容易に実現することができる。これは、ＳＯＩ基板上でトレンチと抵抗とを用いて高周波動作を可能とした本手法によって初めて実現されるものである。
【００５７】
なお、上記説明では、ＤＣ−ＤＣコンバータ２１ａと切替回路２１ｂとによって−３Ｖと＋３Ｖの制御電圧を生成する負電圧生成型としたが、高周波信号の電圧降下によるゲート電位の変動を考慮して、その分大きな電圧でゲートを制御することもできる。例えば、昇圧型のＤＣ−ＤＣコンバータ２１ａを用いて入力電圧を昇圧して＋６Ｖの制御電圧を生成し、しきい値電圧（Ｖｔｈ）の大きいＦＥＴを用いて０Ｖ／６Ｖで制御することによりＦＥＴのオフ状態を維持する構成とすることもできる。
【００５８】
このような構造を実現するレイアウトの例を図９に示す。例えば、トレンチ絶縁体１３により、半導体スイッチを形成する領域２２と、ＤＣ−ＤＣコンバータ２１ａを形成する領域２３ａと、切替回路２１ｂ等のＣＭＯＳロジックを形成する領域２３ｂとを分離して形成し、その上層に設けるコンタクトや配線によってこれらを接続すればよく、これらの領域は半導体装置全体のレイアウトやプロセス適合性等を勘案して適宜設定することができる。
【００５９】
このように、半導体スイッチと負電圧生成型又は昇圧型のＤＣ−ＤＣコンバータ２１ａ及び切替回路２１ｂとからなる制御電圧生成回路２１を同一素子内に形成することにより、シリーズＦＥＴに流れる高周波信号によってシャントＦＥＴのゲート電位が変動する場合であっても、確実にシャントＦＥＴのオフ状態を維持することができ、これにより、入力電力の大きい使用形態においても本発明の半導体スイッチを用いることができる。
【００６０】
本実施例の効果をシミュレーションしたところ、例えば、しきい値電圧０．７ＶのＦＥＴを４個使用してＳＰＤＴスイッチを構成する場合、０．１ｄＢ利得圧縮時入力電力は、＋３Ｖの制御電圧を用いる従来構造では１２．９ｄＢｍであるのに対し、−３Ｖの負電圧を利用する本実施例の構造では２７．３ｄＢｍと大幅に改善され、パワー特性が向上できることが確認された。
【００６１】
なお、上記説明では、ゲート制御電圧を−３Ｖ／＋３Ｖ、０Ｖ／＋６Ｖとしたが、この電圧値は例示であり、ＦＥＴの性能や高周波信号による電圧降下の大きさを勘案して適宜設定することができる。
【００６２】
［実施例３］
次に、本発明の第３の実施例に係る半導体スイッチについて、図１０を参照して説明する。図１０は、第３の実施例に係る半導体スイッチの構成を示すレイアウト図及びその等価回路図である。なお、本実施例は、半導体スイッチとして２段のＳＰＳＴスイッチを用いた場合について記載するものである。
【００６３】
第２の実施例において、オン状態のシリーズＦＥＴ２を通過する高周波信号自身の振幅電圧（Ｖｉｎ）がもたらす電圧降下によって、オフ状態にあるべきシャントＦＥＴ３のゲートにＶｉｎ／２の電圧が掛かり、ゲート電位がそのしきい値電圧を超えた場合にオフ状態を維持できなくなるという問題を示した。
【００６４】
この問題に対して、第２の実施例では、負電圧生成型又は昇圧型のＤＣ−ＤＣコンバータ２１ａ及び切替回路２１ｂとからなる制御電圧生成回路２１を半導体スイッチと同一素子内に形成し、負電圧又は昇圧した電圧をゲート制御電圧として利用することにより、高周波信号の電圧降下によるシャントＦＥＴ３の誤動作を防止する方法について記載したが、例えば、ＦＥＴの２段直列接続を用いると、ＦＥＴ１個あたりの電圧降下が１／２になるため、しきい値上昇によるゲートオープンは約２倍の因子分だけ緩和される。従って、多段の直列接続構造によってもＦＥＴの誤動作を防止することは可能である。
【００６５】
図１０（ｂ）に、シリーズＦＥＴ２及びシャントＦＥＴ３の各々を２段の直列接続とした場合の等価回路を示す。図に示すように、２段ＳＰＳＴスイッチでは、直列に接続した２つのシリーズＦＥＴ２の一方のＦＥＴのソースと他方のＦＥＴのドレインは、各々入力端子５と出力端子６とに接続され、同様に、直列に接続した２つのシャントＦＥＴ３の一方のＦＥＴのドレインと他方のＦＥＴのソースは、各々出力端子６とＡＣ−ＧＮＤ１０とに接続される。また、ゲート電極は、各々ゲート電極保護抵抗８を介して制御端子７ａ、７ｂに接続され、各々のＦＥＴは抵抗体４を介してＤＣ−ＧＮＤ９に接続される。
【００６６】
この２段のＳＰＳＴスイッチを基板上に実現する場合、等価回路上で直列に接続される２つのＦＥＴを同じウェル領域に形成すると、この２つのＦＥＴ間で信号の漏洩が生じてしまう。そのため、２段のスイッチを構成する場合には、図１０（ａ）に示すように、シリーズＦＥＴ２とシャントＦＥＴ３とを２つの領域に分離するのみならず、直列に接続される２つのＦＥＴもトレンチ絶縁体１３で分離して、計４つのｐウェル領域を設けることになる。
【００６７】
そして、４つのｐウェル領域の各々に、ソース／ドレインとなるｎ＋拡散層１５と、ＤＣ−ＧＮＤ９と接続するための引き出し拡散層１６とが形成され、ソース／ドレインの間にはゲート酸化膜を介してゲート電極１８が形成される。また、各々のｐウェルに隣接する領域には抵抗体４が配設され、図示しないコンタクトホール及び配線によって引き出し拡散層１６及びＤＣ−ＧＮＤ９と接続される構造となる。
【００６８】
このように２段のスイッチとすることにより、高周波信号の電圧降下によるゲート電位の上昇を１／２に低減することができるが、このスイッチに信号の漏洩を防止可能な本発明の構造を適用するには、各々のＦＥＴのウェル領域を別々に設ける必要があり、その分半導体スイッチの面積が大きくなるという問題がある。従って、何段のスイッチとするかは、高周波信号の振幅電圧、ゲートのしきい値電圧やレイアウト上の制限等を考慮して総合的に判断することが好ましい。また、本実施例の多段直列接続構造と、第２の実施例で示した制御電圧生成回路２１を作り込む構造とを併用することも可能であり、この２種類の構造を組み合わせることによって、更に、高周波信号自身の電圧降下の影響を低減することもできる。
【００６９】
なお、抵抗体４としては、第１の実施例と同様に５００Ω以上の抵抗値を有する抵抗体であればよく、例えば、図３乃至図５に示すように、ポリシリコン４ａや拡散抵抗４ｂ、抵抗値が調整された引き出しコンタクト部構造等で実現することができる。これらの抵抗体４は第１の実施例で示した方法で形成することができ、ポリシリコン４ａの膜厚、形状、拡散抵抗４ｂや高抵抗引き出し拡散層１６ａに注入する不純物のドーズ量、拡散層の深さ、形状等を調整することによって所望の抵抗値に調整することができる。また、抵抗体４の配設位置は図の構成に限らず、半導体装置全体のレイアウトやプロセス適合性等を勘案して適宜設定することができ、図１０（ｂ）の基本構成にシャント容量１９ａやシリーズ容量１９ｂ等を追加してもよい。
【００７０】
また、上記各実施例では、本発明の構造を半導体スイッチに適用する場合について記載したが、本発明は上記実施例に限定されるものではなく、ＳＯＩ基板上にトレンチで分離形成されたウェルを同一素子内に設けた抵抗体を介してＤＣ固定ＧＮＤに接地する構造を含む任意の高周波回路素子に適用することができる。また、上記各実施例では、半導体スイッチ単独の構成について記載しているが、該スイッチを他の回路やＩＣ等と組み合わせて使用できることは明らかである。
【００７１】
【発明の効果】
以上説明したように、本発明の半導体スイッチによれば下記記載の効果を奏する。
【００７２】
本発明の第１の効果は、シリコン基板上に半導体スイッチを形成する場合であっても、信号の漏洩を遮断又は抑制し、挿入損失を低減することができるということである。
【００７３】
その理由は、高抵抗シリコン基板上にシリコン酸化膜等の絶縁層を介して表面シリコン層を形成するＳＯＩ構造において、半導体スイッチを構成する各々のＦＥＴを形成するｐウェル領域をトレンチに埋設した絶縁体で包囲して分離し、かつ、各々のｐウェル領域とＤＣ−ＧＮＤとを接続するラインにポリシリコンや拡散抵抗、抵抗値が調整された引き出しコンタクト部構造を設けることによって、基板を通って漏洩する経路、素子分離構造を貫通して漏洩する経路を遮断し、また、ＤＣ−ＧＮＤラインを通る経路の漏洩を抑制することができるからである。
【００７４】
また、本発明の第２の効果は、シリーズＦＥＴを流れる高周波信号の電圧降下によってシャントＦＥＴのゲート電位が変動した場合であっても、シャントＦＥＴのオフ状態を確実に維持することができ、これにより入力信号の大電力化が可能となり、パワー特性を向上させることができるということである。
【００７５】
その理由は、ＤＣ−ＤＣコンバータにより生成した負電圧（例えば−３Ｖ）や昇圧した電圧（例えば、＋６Ｖ）をゲート制御電圧として用いることによって、従来大信号化を妨げていた、入力信号自身の電圧降下によるゲート電位上昇の影響を大幅に緩和することができるため、大電力信号入力に対してもＦＥＴのオフ状態を維持することができるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体スイッチの基本構成を示す等価回路図である。
【図２】本発明の第１の実施例に係る半導体スイッチの基本構造を模式的に示す断面図である。
【図３】本発明の第１の実施例に係る半導体スイッチの具体的構造を示す図であり、（ａ）はレイアウト平面図、（ｂ）はその断面図である。
【図４】本発明の第１の実施例に係る半導体スイッチの他の構造を示す断面図である。
【図５】本発明の第１の実施例に係る半導体スイッチの他の構造を示す断面図である。
【図６】本発明の第１の実施例に係る半導体スイッチに挿入される抵抗体の抵抗値と挿入損失との相関を示す図である。
【図７】本発明の第１の実施例に係る半導体スイッチの他の基本構成を示す等価回路図である。
【図８】本発明の第２の実施例に係る半導体スイッチの構成を示す回路図である。
【図９】本発明の第２の実施例に係る半導体スイッチの具体的構成を示すレイアウト平面図である。
【図１０】本発明の第３の実施例に係る半導体スイッチの具体的構造を示す図であり、（ａ）はレイアウト平面図、（ｂ）はその等価回路図である。
【図１１】従来の半導体スイッチの構成を示す等価回路図であり、（ａ）はＳＰＳＴスイッチ、（ｂ）はＳＰＤＴスイッチを示す図である。
【図１２】従来の半導体スイッチにおける信号漏洩経路を示す図である。
【図１３】従来のＳＯＩ構造に形成した半導体スイッチの構造を示す図である。
【符号の説明】
１ａ  ＳＰＳＴ半導体スイッチ
１ｂ  ＳＰＤＴ半導体スイッチ
２、２ａ、２ｂ  シリーズＦＥＴ
３、３ａ、３ｂ  シャントＦＥＴ
４  抵抗体
４ａ  抵抗体（ポリシリコン）
４ｂ  抵抗体（拡散抵抗）
５  入力端子
６、６ａ、６ｂ  出力端子
７、７ａ、７ｂ  制御端子
８  ゲート保護抵抗
９  ＤＣ−ＧＮＤ
１０  ＡＣ−ＧＮＤ
１１  ｐ型シリコン基板
１１ａ  高抵抗ｐ型シリコン基板
１２  シリコン酸化膜
１３  トレンチ絶縁体
１４ａ  ｐウェル
１４ｂ  ｐ−Ｓｕｂ
１４ｃ  ｎウェル
１５  ｎ＋拡散層
１５ａ  ソースコンタクト層
１５ｂ  ドレインコンタクト層
１６  引き出し拡散層
１６ａ  ｐウェル高抵抗部
１７  ゲート酸化膜
１８  ゲート電極
１９ａ  シャント容量
１９ｂ  シリーズ容量
２０  インバータ
２１  制御電圧生成回路
２１ａ  負電圧ジェネレータ（ＤＣ−ＤＣコンバータ）
２１ｂ  切替回路
２２  スイッチ形成領域
２３ａ  ＤＣ−ＤＣコンバータ形成領域
２３ｂ  ＣＭＯＳロジック形成領域
２４  ＶＤＤ端子
２５  チャネル層
２６  ビアホール
２７  ソース／ドレイン電極
【図１】
0004262933.tif 000002
【図２】
0004262933.tif 000003
【図３】
0004262933.tif 000004
【図４】
0004262933.tif 000005
【図５】
0004262933.tif 000006
【図６】
0004262933.tif 000007
【図７】
0004262933.tif 000008
【図８】
0004262933.tif 000009
【図９】
0004262933.tif 000010
【図１０】
0004262933.tif 000011
【図１１】
0004262933.tif 000012
【図１２】
0004262933.tif 000013
【図１３】
0004262933.tif 000014