【誤訳訂正書】
【提出日】平成25年6月10日(2013.6.10)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
入力信号を受信して、前記入力信号と複数の第１基準信号の比較を行い、前比較結果および粗比較結果を順番に生成する粗比較モジュールと、
前記前比較結果を受信して、前記前比較結果に基づいて、前選択信号を生成する少なくとも１つのプリスイッチング検出モジュールと、
前記粗比較モジュールに結合され、前記粗比較結果に基づいて、前エンコード結果を生成するエンコーダと、
前記プリスイッチング検出モジュールおよび前記エンコーダに結合され、前記入力信号、前記前選択信号および前記前エンコード結果を受信して、前記前選択信号に基づいて、複数の第２基準信号から複数の一次基準信号を選択し、前記前エンコード結果に基づいて、前記複数の一次基準信号から前記入力信号と比較したい基準信号を選択して選定基準信号とし、精比較結果を生成する少なくとも１つの精比較モジュールと
を含み、
前記粗比較モジュールが、
Ｎコンパレータを含み、前記粗比較モジュールが、それぞれ前記入力信号と前記複数の第1基準信号を比較して、Ｎビットの比較結果を生成し、前記複数の比較結果が、Ｎビットの前記前比較結果またはＮビットの前記粗比較結果を提供するために用いられ、Ｎが１よりも大きい整数であり、
前記プリスイッチング検出モジュールが、
基準電源を受信し、制御信号によって制御されるプリチャージスイッチ回路と、
前記複数の比較結果のうちの１つの逆信号を受信する第１バッファと、
前記比較結果の別の信号を受信するために配置された第２バッファと、
前記第１、前記第２出力端子および前記第１、前記第２バッファに結合される電圧伝送スイッチ回路と
を含むアナログ‐デジタル変換装置。
【請求項２】
前記精比較モジュールが、
それぞれ前記複数の第２基準信号を受信して、共同で前記入力信号を受信する複数のコンパレータを含み、前記精比較モジュールが、前記前選択信号に基づいて、前記複数のコンパレータから複数の一次コンパレータを選択し、前記前エンコード結果に基づいて、前記複数の一次コンパレータから少なくとも１つを選択して選定コンパレータとした請求項１記載のアナログ‐デジタル変換装置。
【請求項３】
前記複数の一次コンパレータが対応して受信した基準信号が、それぞれ前記複数の一次基準信号であり、前記選択されたコンパレータが対応して受信した基準信号が、前記選定基準信号である請求項２記載のアナログ‐デジタル変換装置。
【請求項４】
前記精比較モジュールが、
複数のコンパレータを含み、前記精比較モジュールが、前記前選択信号に基づいて、前記複数の一次基準信号を前記複数のコンパレータに提供し、前記前エンコード結果に基づいて、前記複数のコンパレータから少なくとも１つを選択して選定コンパレータとし、比較動作を行う請求項１記載のアナログ‐デジタル変換装置。
【請求項５】
前記選定コンパレータが対応して受信した基準信号が、前記選定基準信号である請求項４記載のアナログ‐デジタル変換装置。
【請求項６】
前記プリチャージスイッチ回路が、前記制御信号に基づいて導通され、前記基準電源を第１出力端子および第２出力端子に伝送し、
前記電圧伝送スイッチ回路が、前記第１バッファの出力電圧によって制御されて、前記第２バッファの出力電圧を前記第１出力端子に伝送するとともに、前記第２バッファの前記出力電圧によって制御されて、前記第１バッファの前記出力電圧を前記第２出力端子に伝送する請求項１記載のアナログ‐デジタル変換装置。
【請求項７】
前記プリチャージスイッチ回路が、
第１端子、第２端子および制御端子を有し、前記第１端子が、前記基準電源を受信し、前記制御端子が、前記制御信号を受信し、前記第２端子が、前記第１出力端子に結合された第１トランジスタと、
第１端子、第２端子および制御端子を有し、前記第１端子が、前記基準電源を受信し、前記制御端子が、前記制御信号を受信し、前記第２端子が、前記第２出力端子に結合された第２トランジスタと
を含む請求項６記載のアナログ‐デジタル変換装置。
【請求項８】
前記第１および前記第２トランジスタが、Ｐ型トランジスタである請求項７記載のアナログ‐デジタル変換装置。
【請求項９】
前記電圧伝送スイッチ回路が、
第１端子、第２端子および制御端子を有し、前記第２端子が、前記第１出力端子に結合され、前記制御端子が、前記第１バッファの出力端子に結合され、前記第１端子が、前記第２バッファの出力端子に結合された第３トランジスタと、
第１端子、第２端子および制御端子を有し、前記第２端子が、前記第２出力端子に結合され、前記制御端子が、前記第２バッファの出力端子に結合され、前記第１端子が、前記第１バッファの出力端子に結合された第４トランジスタと
を含む請求項７記載のアナログ‐デジタル変換装置。
【請求項１０】
前記第３および前記第４トランジスタが、Ｎ型トランジスタである請求項９記載のアナログ‐デジタル変換装置。
【請求項１１】
前記第１および前記第２バッファが、それぞれ第１および第２インバーターである請求項６記載のアナログ‐デジタル変換装置。
【請求項１２】
前記プリスイッチング検出モジュールが、さらに、
入力端子が前記第１出力端子に結合され、前記前選択信号の１つのビットを生成する第３バッファと、
入力端子が前記第２出力端子に結合され、前記前選択信号の別のビットを生成する第４バッファと
を含む請求項６記載のアナログ‐デジタル変換装置。
【請求項１３】
前記第３および前記第４バッファが、それぞれ第３および第４インバーターである請求項１２記載のアナログ‐デジタル変換装置。
【請求項１４】
前記エンコーダが、さらに、前記粗比較結果および前記精比較結果に基づいて、アナログ‐デジタル変換結果を生成する請求項１記載のアナログ‐デジタル変換装置。
【請求項１５】
入力信号を受信して、前記入力信号と複数の第１基準信号を比較し、前比較結果および粗比較結果を順番に生成することと、
前記前比較結果および前記粗比較結果に基づいて、それぞれ前選択信号および前エンコード結果を生成することと、
前記前選択信号に基づいて、複数の第２基準信号から複数の一次基準信号を選択し、前記前エンコード結果に基づいて、前記複数の一次基準信号から前記入力信号と比較したい基準信号を選択して選定基準信号とし、精比較結果を生成することと
を含み、
前記入力信号と前記複数の第１基準信号を比較して、前記前比較結果および前記粗比較結果を順番に生成する前記ステップが、
それぞれ前記入力信号と前記複数の第１基準信号を比較して、Ｎビットの前記前比較結果およびＮビットの前記粗比較結果を順番に生成することを含み、Ｎが１より大きい整数であるアナログ‐デジタル変換方法。
【請求項１６】
前記前選択信号に基づいて、前記複数の第２基準信号から前記複数の一次基準信号を選択し、前記前エンコード結果に基づいて、前記複数の一次基準信号から前記選定基準信号を選択し、前記入力信号と比較して、前記精比較結果を生成する前記ステップが、
前記前選択信号に基づいて、複数のコンパレータから複数の一次コンパレータを選択することと、
前記前エンコード結果に基づいて、前記一次コンパレータから少なくとも１つを選択して選定コンパレータとし、比較動作を行うことと
を含み、前記複数のコンパレータが、それぞれ前記複数の第２基準信号を受信し、共同で前記入力信号を受信する請求項１５記載のアナログ‐デジタル変換方法。
【請求項１７】
前記前選択信号に基づいて、前記複数の第２基準信号から前記複数の一次基準信号を選択し、前記前エンコード結果に基づいて、前記複数の一次基準信号から前記選定基準信号を選択し、前記入力信号と比較して、前記精比較結果を生成する前記ステップが、
前記前選択信号に基づいて、前記複数の一次基準信号を複数のコンパレータに提供することと、
前記前エンコード結果に基づいて、前記複数のコンパレータから少なくとも１つを選択して選定コンパレータとし、比較結果を行うことと
を含む請求項１５記載のアナログ‐デジタル変換方法。
【請求項１８】
前記粗比較結果および前記精比較結果のエンコードを行って、アナログ‐デジタル変換結果を生成する請求項１５記載のアナログ‐デジタル変換方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００２２
【訂正方法】変更
【訂正の内容】
【００２２】
図３Ａを参照すると、図３Ｂの関係図と比較して、入力信号ＶＩＮが基準信号ＣＲＥＦ１３に接近した時、コンパレータＣＭＰ３の比較結果Ｔ２は最も遅い速度で生成されるが、コンパレータＣＭＰ１の比較結果Ｔ０は最も速い速度で生成される。つまり、この状況では、比較結果Ｔ０が決定された時、この時の比較結果Ｔ０〜Ｔ２のロジック状態は前比較結果である。比較結果Ｔ２が決定された後、この時の比較結果Ｔ０〜Ｔ２のロジック状態は粗比較結果である。さらに詳しく説明すると、コンパレータによって生成された比較結果の前比較結果（例えば、比較結果Ｔ０）が決定された時、比較結果Ｔ０のロジック状態のみが決定される。しかしながら、比較結果Ｔ１およびＴ２のロジック状態は、この時点では不明である。同様に、比較結果Ｔ２のロジック状態が決定された後、比較結果Ｔ１のロジック状態が確定されている。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００２３
【訂正方法】変更
【訂正の内容】
【００２３】
これに対応して、入力信号ＶＩＮが基準信号ＣＲＥＦ１１に接近した時、コンパレータＣＭＰ３の比較結果Ｔ２は最も速い速度で生成され、コンパレータＣＭＰ１の比較結果Ｔ０は最も遅い速度で生成される。つまり、この状況では、比較結果Ｔ２が決定された時、この時の比較結果Ｔ０〜Ｔ２のロジック状態は、前比較結果として使用される。比較結果Ｔ０が決定された後、この時の比較結果Ｔ０〜Ｔ２のロジック状態は、粗比較結果として使用される。さらに詳しく説明すると、前比較結果が決定された時、比較結果Ｔ２のロジック状態のみが決定される。しかしながら、比較結果Ｔ１およびＴ０のロジック状態は、この時点では不明である。同様に、比較結果Ｔ０のロジック状態が決定された後、比較結果Ｔ１のロジック状態が確定されている。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００２６
【訂正方法】変更
【訂正の内容】
【００２６】
注意すべきこととして、図４Ｂの実施方式において、入力信号ＶＩＮが基準信号ＣＲＥＦ１１〜ＣＲＥＦ１３の範囲内にある場合を例とすると、比較結果Ｔ４〜Ｔ６は、比較結果Ｔ０〜Ｔ２よりも速く生成される。つまり、比較結果Ｔ０〜Ｔ２は、比較結果Ｔ４〜Ｔ６よりも遅く生成される。すなわち、比較結果Ｔ４〜Ｔ６が決定された時、この時の比較結果Ｔ０〜Ｔ６のロジック状態は前比較結果である。比較結果Ｔ０〜Ｔ２が決定された後、この時の比較結果Ｔ０〜Ｔ６のロジック状態は粗比較結果である。さらに詳しく説明すると、前比較結果が決定された時、比較結果Ｔ４〜Ｔ６のロジック状態が決定される。しかしながら、比較結果Ｔ０〜Ｔ３のロジック状態は、この時点では不明である。同様に、比較結果Ｔ０〜Ｔ２のロジック状態が決定された後、比較結果Ｔ３のロジック状態が確定されている。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００３５
【訂正方法】変更
【訂正の内容】
【００３５】
プリスイッチング検出回路６００の動作の詳細に関しては、図６Ａ、図６Ｂ、図６Ｃおよび図６Ｄを同時に参照されたい。図６Ｃおよび図６Ｄは、プリスイッチング検出回路６００に対応する回路の操作概略図である。まず、時間ポイントｔ０において、制御信号ＣＴＲＬ１およびＣＴＬ１は、いずれもロジック低レベル電圧である。図６Ｂを参照すると、前段階の比較モジュール（粗比較モジュールまたは精比較モジュール）の比較結果Ｔ０〜Ｔ２およびＴ０ｂ〜Ｔ２ｂは、いずれもロジック低レベル電圧にリセットされる。プリチャージスイッチ回路６１０は、基準電源ＶＤＤをエンドポイントＰＳＡｂおよびＰＳＢｂに提供し、ロジック低レベル電圧に等しい（例えば、接地電圧に等しい）前選択信号ＰＳＡおよびＰＳＢを作る。図６Ｄからわかるように、一次基準信号は、基準信号０．２５ＦＳ〜−０．２５ＦＳの範囲内に設定される。ＦＳは、アナログ‐デジタル変換装置の全振動振幅範囲（full-oscillating amplitude range）を示す。制御信号ＣＴＲＬ１およびＣＴＬ１がともにロジック高レベル電圧まで増加した後、上述したプリチャージ動作および前段階の比較モジュールにおけるコンパレータのリセット機構が終了する。