(57)【特許請求の範囲】
【請求項１】
半導体基板に対する短絡または高い漏洩を伴う不良コンデンサのメッキ除去を行うための方法において、
各コンデンサが、該半導体基板上に形成されたゲート酸化物層と、該ゲート酸化物層上に形成された金属層とからなる複数のコンデンサを形成する段階と、
該複数のコンデンサの該金属層上に複数の金属パッドを形成する段階と、
該半導体基板上にフォトレジスト層を被着させる段階と、
該複数の金属パッドを露出させるように該フォトレジスト層をパターン化する段階と、
導電性溶液と露出された該金属パッドとを接触させる段階と、
該導電性溶液に正の電圧を印加し前記半導体基板に負の電圧を印加することにより該半導体基板に対する短絡または高い漏洩を伴う前記不良コンデンサの前記金属層上に形成された前記金属パッドのみをメッキ除去する段階と、
を含んでなる方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチチップモジュール（ＭＣＭ：Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）に関する。より特定的には、本発明は、ＭＣＭ基板、ならびに、マルチチップモジュール基板を形成する方法および不良コンデンサのメッキ除去方法を提供する。
【０００２】
【従来の技術】
２またはそれ以上のコンピュータチップといったような、２またはそれ以上の電気デバイスと電気的に連絡するために、多層回路構造を用いることができる。多層回路構造は標準的に、１またはそれ以上の誘電体層によって分離された多数の導電層を含んでいる。誘電体層内のアパーチャ内に配置されたバイア構造は、電気信号がある導電層からもう１つの導電層まで通過できるように導電経路を提供する。多層回路構造の内部領域から外部領域までの導電経路を形成するために、連続的誘電体層内の多数のバイア構造を使用することができる。
【０００３】
マルチチップモジュール（ＭＣＭ）パッケージは、入力信号を受信し、出力信号を提供し、電力および接地電圧を受けるためにオフ−モジュール接続を必要とする。低コスト、低性能のＭＣＭモジュールにおいては、これらのオフモジュール構造は通常、ＭＣＭの基板の周縁エッジのまわりにある。より高コスト、高性能のＭＣＭモジュールにおいては、通常多層セラミクス材料からなるＭＣＭ基板を通して形成される。
【０００４】
電力ラインと接地ラインとの間のノイズを除去する（例えばノイズ結合を分離する）ためＭＣＭ基板の表面には往々にして離散的表面取付けコンデンサまたはチップコンデンサが付加される。しかしながら、ＭＣＭの動作周波数が増大するにつれて、これらの表面取付けコンデンサおよびチップコンデンサの有効性は不十分かつ受け入れ難いレベルにまで減少してしまった。
【０００５】
連続する誘電体層内のバイア構造は、多層回路構造内で千鳥状に配列され得る。例えば図２３に示すように、複数の千鳥配列になったバイア構造１１０が、互いに電気的に連絡した状態にある。バイア構造１１０によって形成された千鳥配列の導電経路は、多層回路構造１００の外部表面とコア構造１２０との間の連絡を提供できる。図２３に示すバイア構造の各々は、誘電体層内のアパーチャ壁上の導電性コーティングの形をしている。残念なことに、バイア構造を千鳥配列することで多層回路構造内の貴重な面積を消費し、信号ランレングスを増大させる可能性がある。こうして、多層回路構造内の回路の密度は減少し得る。その上、図２３に示されたタイプのバイア構造の金属コーティングは薄いものである。コーティングが充分厚くないか均等でない場合、開回路を形成し得る。
【０００６】
米国特許第３８６７,２７２号は、半導体およびハイブリッドマイクロ電気機器内に見られるもののようなマイクロ電気デバイスおよび回路を開示している。マイクロ電気デバイスは、電気化学または化学エッチングおよび／またはメッキ除去プロセスを含む電気化学反応によって、認識不能にされ、破壊され得る。
【０００７】
米国特許第４,７２９，９７０号は、重畳された電極を有する薄膜本体を含みかつ電極材料の電気抵抗率が欠陥領域近くで増大させられる変換プロセスによって不動態化された短絡欠陥をさらに含むタイプの電子デバイスを開示している。変換は、電極材料を変換試薬にさらし、欠陥領域近くで試薬を活性化させることによって達成される。プロセスは、異なる形で構成されたさまざまなデバイスのために利用され得、ロール−ツー−ロールデバイス製造プロセスにおける使用に容易に適合可能である。
【０００８】
米国特許第４,７４９,４５４号は、半導体膜で各電極対が分離されている露出された接点表面を伴う電極対をもつ薄膜半導体デバイスから電気的短絡および分路を除去する方法を開示している。開示された方法は、イオン溶液にさらされた接点表面にコーティングする段階および各電極対の露出された接点表面の間に逆バイアス電圧を連続的に印加する段階を含んでなる。イオン溶液は、逆バイアス電圧に応じてそれぞれの電極対の各々の間に配置された短絡および分路を通って流れる漏洩電流が短絡および分路における局所的温度上昇を作り出し、短絡および分路を選択的にエッチングまたは酸化しそれらを実質的に非導電性にするような、温度上昇と共に増大するエッチング速度を有する。露出された接点表面は、スポンジ塗布またはスプレー器具を用いてコーティングされ得る。好ましいイオン溶液は、少なくとも水５に対して１にまで希釈された酸混合物を含む。
【０００９】
米国特許第４,７８２,０２８号は、半導体基板を薄くし両側面上の薄くなった領域を処理して検出器デバイスを形成することにより、薄肉バルクシリコン遮断不純物トランスジューサ赤外線検出器といったような検出器デバイスを形成するための方法を開示している。半導体基板は、基板内にキャビティを形成するために薄肉化される。薄肉領域がより薄い基板に連結されているままの状態で、薄肉領域の両側面上でのさらなる処理が実施される。薄肉領域は次に、一定の与えられた処理段階の完了時点で基板から分離される。このとき装置を、読出しデバイスに取付けることができる。
【００１０】
米国特許第４,９８４,３５８号は、ウェハーの形をなおも保ちながら、パッケージングを必要とせずに積層のために調製される集積回路ダイを開示している。複数の集積回路ダイを持つウェハーを通して孔が作られ、ダイの間そしてダイパッドに隣接して設けられる。ウェハー上および孔の外周内に、絶縁材料層が設置される。各パッドの上面と隣接する孔内の絶縁材料の内側との間で導電性接続が行われる。絶縁層および導電層は、望まれる場合、ダイの裏面にまでさらに拡張可能である。ダイは、互いに分離され、基板に取り付けられた積重ねおよび／または表面の中に組立てることができる。
【００１１】
米国特許第５,２０２,０１８号は、半導体材料を電解質と接触させることにより形成された電極に対して陽極および陰極直流電流の印加を交番させることによる半導体の電気化学溶解に関する発明を開示している。
【００１２】
米国特許第５,５４３,５８５号は、導電性接着剤を用いた直接的チップ取付けによるカードアセンブリのための単純なプロセスを開示している。絶縁性熱可塑性および導電性熱可塑性バンプの層を有する同じ中間ウェハー製品を作り上げる方法が開示されている。チップを形成すべくウェハーを切断またはダイシングした後、チップは、熱および圧力によって、導電性熱可塑性バンプと整合する導電性パッドを有するチップキャリアに接着される。チップは、熱を用いて容易に除去および交換可能である。
【００１３】
米国特許第５,５９１,６７８号は、シリコンエッチング可能層をもつ第１の基板、シリコン層の上にある二酸化ケイ素エッチング停止層およびエッチング停止層の上にある単晶シリコンウェハーを持つ第１の基板を備えることによって製造されるマイクロ電気デバイスを開示している。ウェハーは、エッチング停止層と接触しない前方表面を有する。マイクロ電子回路素子が単晶シリコンウェハー内に形成される。該方法はさらに、単晶シリコンウェハーの前方表面を第２の基板に取付ける段階および第１の基板のシリコン層をエッチング停止層までエッチングで離脱させる段階も含む。第２の基板はまた、マイクロ電子回路素子に電気的に相互接続されうるマイクロ電子回路素子をも有することができる。
【００１４】
米国特許第５,６５６,５４８号は、マイクロプロセッサが異なる層の形で構成され、その構造の各回路層を分離する絶縁層を通して垂直に相互接続される、多層構造を開示している。各回路層は、別のウェハーまたは薄膜材料内で製造され得、その後層状化された構造上に移され引き続き相互接続され得る。
【００１５】
米国特許第５,６５６,５５２号は、個々の集積回路ダイまたは多数の集積回路を収納する集積回路ウェハーを薄肉化し、薄肉ダイスまたは薄肉ウェハーをマイラ、ポリイミド、半導体またはセラミクス基板をボンディングし、ウェハー上に少なくとも１つの相互接続材料を被着させ、ここで第１の相互接続層はウェハー上に直接被着させることによって、マルチチップモジュールを作成する方法を開示している。各相互接続層の全体にわたり被着されているものとして、誘電体層が開示されている。必要に応じてダイスおよびマルチチップモジュールを相互接続するために、誘電体層内にバイアが開けられ、基板は除去されて、薄くて相似で、かつ歩留まりの高いマルチチップモジュールを形成する。
【００１６】
米国特許第５,７１６,８８１号は、積層されたコンデンサＤＲＡＭデバイスおよび薄膜トランジスタＳＲＡＭデバイスを集積するための製造プロセスを開示している。この製造プロセスは、ＤＲＡＭおよびＳＲＡＭデバイスのためのトランスファゲートトランジスタ構造およびアクセストランジスタ構造を形成するのに用いられる主要な作業を結合することを含む。
【００１７】
米国特許第５,７７０,４８７号は、絶縁層上に配置された半導体材料層を具備する半導体ウェハーの第１の側面上に、半導体素子と導体トラックとを備えた層構造を形成させる、デバイスの製造方法を開示する。半導体ウェハーは、その後、接着剤層を用いて、支持ウェハーに対し第１の側面で締結される。支持ウェハーにはメタライゼーションが備わっている。材料は次に、絶縁層が露出されるまで、半導体ウェハーの第２の側面より、半導体ウェハーから除去される。支持ウェハー上に半導体ウェハーが再締結される前に、半導体ウェハーの第１の側面より、絶縁層内に接触ウィンドウが具備される。これらのウィンドウには、絶縁層との関係において選択的に除去され得る材料が充填される。接触ウィンドウは、半導体ウェハーが支持ウェハー上に締結された後、そして絶縁層が露呈された後、半導体ウェハーの第２の側面から開かれる。
【００１８】
米国特許第５,７８４,２６１号は、まず第１に、ワイヤボンディングまたはフリップチップはんだボンディングにより基板上に配置された多層メタライゼーションおよび誘電性構造上に１またはそれ以上の活動状態の半導体集積回路チップを取付けること、そして次に基板を反転させ、該基板をはんだバンプ接続を用いてプリント回路板上に取付けることにより、薄型マイクロチップモジュールアセンブリを形成することを開示している。はんだバンプ接続は、プリント回路板からチップを離して維持するのに十分な高さをもつ。
【００１９】
米国特許第５,８０７,７８３号は、第１のハンドルウェハー、デバイス層、相互接続された層、およびデバイス層の表面間に延びる導電性材料が充填されたある数のバイアを有するボンディング済みウェハーを開示している。相互接続層は、導電性バイアに対し内部デバイス接点を接続する導体を有する。第２のガラスハンドルウェハーが相互接続層にボンディングされ、第１のハンドルウェハーは除去される。下部外部接点が、デバイス層の表面上に形成される。
【００２０】
米国特許第５,８１１,８７９号は、ＭＣＭプリント回路板（ＰＣＢ）の両側面に対する半導体ダイスの貼付けを提供するマルチチップモジュール（ＭＣＭ）およびその製造方法を開示している。ＰＣＢの上部表面に取付けられた半導体ダイスは、従来のワイヤボンディング、ＴＡＢまたはフリップチップ方法により取付けることができる。ＰＣＢの下部表面に取付けられたこれらの半導体ダイスは、ＰＣＢ内の開口部を通して上部表面にワイヤボンディングされるかまたはＴＡＢ接続される。開口部は、下部表面に取付けられた半導体ダイスのためのリードオーバチップ（ＬＯＣ）配置を提供する。ＰＣＢの下部表面には、ダイスを収容しその活性表面を、ワイヤボンディングのためにＰＣＢの上部表面にさらに近づけるべく、開口部が中に延びているダイ溝が備わっていてよい。
【００２１】
米国特許第５,８３８,５４５号は、モジュールの表面にあるチップの相互接続のための薄膜配線技術または多層配線技術および次のパッケージレベル（プリント回路板）への相互接続のためのはんだカラムグリッドアレイまたははんだボールグリッドアレイを有する、基板としてヒートシンクを用いる高性能低コストマルチチップモジュールパッケージングを開示している。カラムまたはボールは、回路板とモジュールとの間に、中にチップが入る空間を作り出し、必要とされる相互接続密度を提供する。
【００２２】
米国特許第第５,８４３,８０６号は、両面ポリイミドを提供する段階、第１の乾燥膜層を形成する段階、電気銅メッキの多層電気メッキ、電気ニッケルメッキ、金メッキそして再び電気ニッケルメッキ（または電気ニッケルメッキおよび金メッキまたは電気銅メッキおよび電気ニッケルメッキ）を逐次的に実施する段階および第１の乾燥膜層を除去する段階を含むＴＡＢ−ＢＧＡ集積回路をパッケージングするための方法を開示している。第２の下部乾燥膜層は、複数の予め決定された開口部を構成すべく、下部の銅薄層をエッチングするためのマスクとして役立ち、下部銅薄層は、ポリイミド基板を完全に貫通することなく孔を構成すべくポリイミド基板に対しレーザーエッチング作業を施すためのマスクとして役立つ。突出した接点を形成するために孔に対し電解メッキ作業が施され、露呈した上部銅薄層はエッチングされるかまたは除去される。チップ設置孔および複数の貫通孔がそれぞれ、レーザーせん孔作業を実施することによって構成され、シングルポイントボンド方法を用いることでチップ設置孔のそばで２つの電気メッキされた多層（または２重層）突出部に対しチップが取付けられる。
【００２３】
米国特許第５,８５１,８４５号は、半導体ダイスをパッケージングするための方法を開示している。パッケージは、基板上に配置されたコンプライアンスのある接着層上に取付けられた薄肉ダイを含む。パッケージは、複数のダイスを収納するウェハーを提供し、エッチングまたは研摩によりウェハーの裏面を薄肉化し、薄肉ウェハーを基板に貼付け、次にウェハーをダイシングすることによって形成される。半導体パッケージは、チップオンボード構成でプリント回路板といった支持用基板に取付けることができる。コンプライアンスをもつ接着層およびパッケージの基板は、ダイと支持用基板との間の熱的不整合によってひき起こされるダイの亀裂および応力を取り除く。さらに、パッケージ用基板がダイの裏面を放射線から保護している状態でフリップチップ構成にて半導体パッケージを取付けることができる。
【００２４】
米国特許第５,８５６,９３７号は、後方および前方表面の両方に取付けられたＳＲＡＭチップのキャッシュおよび後方表面のみの上に取付けられたデカップリングコンデンサを有するプロセッサモジュールを開示している。各デカップリングコンデンサは、ＳＲＡＭチップ対からの電流スパイクを抑制するためのものである。ＳＲＡＭチップ対は、コンデンサと同じ表面上の第１のＳＲＡＭチップと、モジュールの前方表面上で第１のＳＲＡＭチップとは反対側の第２のＳＲＡＭチップとを含む。第１のＳＲＡＭチップは、第１のバンクに属し、一方第２のＳＲＡＭチップは第２のバンクに属する。２つのチップイネーブル信号が２つのバンクに対するアクセスを制御する。１つのバンクのみおよびＳＲＡＭチップ対内の１つのＳＲＡＭチップのみが、任意の時点で電流スパイクを作り出す。かくしてコンデンサを、該チップ対の中の２つのＳＲＡＭチップ間で共用することができる。共用コンデンサは、ＳＲＡＭチップのうちの１つに隣接してかまたはその下に取付けられてもよいしまたは、多層基板自体の内部に形成されてもよい。
【００２５】
米国特許第５,８５９,３９７号は、アルミニウムまたはアルミニウム化合物を含む金属層をもつ下部電極層と、透明の導電性層と、光電変換半導体層と、基板の導電性表面上に積層された透明電極層と、からなる光起電性素子を提供する段階、および、電界の作用により光起電性素子内に存在する短絡した電流通路障害を不動態化すべく、電解質溶液内に光起電性素子を浸漬する段階により、光起電性素子を製造するプロセスを開示している。
【００２６】
米国特許第５,８６３,４１２号は、その表面上にエッチングすべき部分を有する物体をエッチングする方法を開示している。該方法は、物体が負の電極として役立つように電解質溶液中に物体を浸漬する段階と、対極と物体との間に予め定められた間隔を維持すべく、電解質溶液中に物体のエッチングすべき部分を形成すべき所望のエッチングパターンに対応するパターンをもつ対極を配置する段階と、対極のパターンに対応するパターンへと物体のエッチングすべき部分をエッチングするため物体と対極との間に直流またはパルス電流を印加する段階と、を含んでなる。
【００２７】
米国特許第５,８６３,８２９号は、周辺スクラッチが無く製造効率が増強されたＳＯＩ基板の製造プロセスについて開示している。当該プロセスは、ボンディングされたウェハーを形成すべく半導体ベースウェハー上に活性基板の半導体ウェハーをボンディングする段階を含む。
【００２８】
米国特許第５,８６６,４４１号は、半導体デバイス、集積回路および／または特定用途向け集積回路の反転ボンディング用で、基板の導電性パターン上に隆起部をもつ電子パッケージングモジュールを開示している。隆起部は、半導体デバイスの入出力パッドに冶金術的にボンディングされ得る延性金属である。半導体デバイスの入出力パッドは、パッケージングモジュールの隆起部に同時にボンディングされている。
【００２９】
米国特許第５,８７２,０２５号は、個々のデバイスを積重ねることの代替案としてウェハーを積重ねることによって調製される積重ね３次元デバイスを開示している。チップ領域は、絶縁体が充填されたトレンチのような分離領域で各チップ領域が取り囲まれる状態で、いくつかのウェハー上に形成される。ウェハーは、その後、チップ領域を整列させるように積重ねられる。ウェハーの心合せは、ウェハーの周囲の切欠きのある領域を用いて容易なものにすることができる。ウェハーはその後ラミネーションによって接合される。ウェハーの積重ねをラミネートさせた後、チップの積重ねは、エッチング、ダイシング、または積重ねられたチップデバイスをチップ分離領域において積重ねられたウェハーから分離するその他のプロセスによって分離される。
【００３０】
米国特許第５,８７２,７００号は、マイクロ回路パッケージング技術、そしてより特定的にはいくつかのマイクロ回路で作り上げられた構造のパッケージングを開示している。パッケージングされていないコンポーネントは、基板上に取付けられ、基板に対しテープが貼り付けられる。従来の表面取付け技術を適用することによって回路板に構造全体を取り付けることができるように、テープの側面上にはんだバンプが形成される。基板のＩ/Ｏラインとはんだバンプとの間の接続は、テープ上に形成された導電性パターンおよびテープの縁部に設けられたリードによって実現される。
【００３１】
米国特許第５,８７７,０３４号は、補助基板に第１の基板のデバイス層から充分に処理されたデバイスを移す段階と、補助基板とその上のデバイスを個々のチップの形に分離する段階と、その機能性についてチップをテストする段階と、デバイス層を上に形成するように並んだ配置でキャリア基板上に機能しているチップを取付ける段階と、そしてその後キャリア基板のデバイス層上にさらなるデバイス層を取付ける段階とによって、３次元集積回路を作成する方法を開示する。
【００３２】
【特許文献１】
米国特許第３,８６７,２７２号明細書
【特許文献２】
米国特許第４,７２９,９７０号明細書
【特許文献３】
米国特許第４,７４９,４５４号明細書
【特許文献４】
米国特許第４,７８２,０２８号明細書
【特許文献５】
米国特許第４,９８４,３５８号明細書
【特許文献６】
米国特許第５,２０２,０１８号明細書
【特許文献７】
米国特許第５,５４３,５８５号明細書
【特許文献８】
米国特許第５,５９１,６７８号明細書
【特許文献９】
米国特許第５,６５６,５４８号明細書
【特許文献１０】
米国特許第５,６５６,５５２号明細書
【特許文献１１】
米国特許第５,７１６,８８１号明細書
【特許文献１２】
米国特許第５,７７０,４８７号明細書
【特許文献１３】
米国特許第５,７８４,２６１号明細書
【特許文献１４】
米国特許第５,８０７,７８３号明細書
【特許文献１５】
米国特許第５,８１１,８７９号明細書
【特許文献１６】
米国特許第５,８３８,５４５号明細書
【特許文献１７】
米国特許第５,８４３,８０６号明細書
【特許文献１８】
米国特許第５,８５１,８４５号明細書
【特許文献１９】
米国特許第５,８５６,９３７号明細書
【特許文献２０】
米国特許第５,８５９,３９７号明細書
【特許文献２１】
米国特許第５,８６３,４１２号明細書
【特許文献２２】
米国特許第５,８６３,８２９号明細書
【特許文献２３】
米国特許第５,８６６,４４１号明細書
【特許文献２４】
米国特許第５,８７２,０２５号明細書
【特許文献２５】
米国特許第５,８７２,７００号明細書
【特許文献２６】
米国特許第５,８７７,０３４号明細書
【００３３】
【発明が解決しようとする課題】
従って、当該技術分野においては、より高い周波数で動作可能なＭＣＭモジュール基板に対しキャパシタンスを提供することのニーズが存在する。より特定的には、費用効果の高いやり方で信頼性の高い高密度多層回路構造を効率良く製造するための方法に対するニーズが存在する。
【００３４】
【課題を解決するための手段】
本発明は、不良コンデンサのメッキ除去をする方法において、半導体基板上に複数のコンデンサを形成する段階と、複数のコンデンサ上に複数の金属接点を形成する段階と、半導体基板上にフォトレジスト層を被着させる段階と、を含む方法を提供する。不良コンデンサのメッキ除去を行う方法はさらに、複数の金属接点を露出させるようにフォトレジスト層をパターン化する段階と、導電性溶液と露出された金属接点とを接触させる段階と、不良コンデンサ（例えば少なくとも1つの短絡を有するコンデンサ）上に配置された金属接点のメッキ除去を行う段階と、を含んでなる。また、能動または受動デバイスを有するシリコン基板上に配置された第１の側面と第２の側面を有する薄膜ポリマー相互接続構造を形成する段階と、薄膜相互接続構造の第１の側面上にコンピュータチップを取付ける段階、を含んでなるマルチチップモジュールを形成するための方法も提供する。マルチチップモジュールを形成する方法は、薄い半導体層を形成すべく半導体基板の厚みを減少させ、その後薄い半導体層を通してアパーチャを形成する段階をさらに含むことができる。相互接続構造の反対側の側面上の半導体層の上にはセラミクスキャリアを配置することができる。本発明の実施形態のさらなる態様は、第１の側面および第２の側面を有する薄膜ポリマー相互接続構造と、第１の側面上に配置されたチップと、第２の側面上に直接配置され能動または受動デバイスを有する半導体層と、を備えるマルチチップモジュールである。能動デバイスは、ＳＲＡＭを含むことができ、受動デバイスはチップコンデンサを含むことができる。半導体層はさらに、層内を通って延び、はんだ材料が充填されたアパーチャを含んでなる。
【００３５】
本発明はさらに、下部表面と、ドープ済み領域を設けた上部表面とを有する基板と、基板上部表面上に設置されたオーム接触と、ドープ済み領域全体にわたり配置された第１の誘電体層と、を含むマルチチップモジュール基板コンデンサ構造を提供する。第１の導電層は、上部表面および下部表面を含み、第１の誘電体層に下部表面が隣接する第１の誘電体層の上に配置されている。第１の導電層は、その上部表面に配置された第１の導電性材料の副層を少なくとも有する。第２の誘電体層は、第１の導電層上に配置され、その一部分を露出させるため第１の導電層全体にわたり第２の誘電体層内に、アパーチャが形成される。アパーチャを通して導電性バイアが形成され、第１の導電層の一部分に接して配置され、第１の導電層の第１の導電性材料の副層に隣接して配置された第２の導電性材料を含む。下部表面が第２の誘電体層に隣接する第２の誘電体層全体にわたり第２の導電層が配置される。第２の導電層は、導電性バイア全体にわたり配置されたそのための部分を含む。
【００３６】
本発明の実施形態はまた、積重ねられたバイア構造を持つ、多層回路構造特に高密度多層回路構造を形成する方法にも向けられている。バイア構造は、好ましくは、積重ねられた導電性ポストである。
【００３７】
本発明の一実施形態は、多層回路構造を形成する方法に向けることができる。該方法は、回路化されたコア構造の第１および第２の側面上に、各々コア構造に近接する端部とそれに遠隔する端部をもつ第１の複数の導電性ポストを形成する段階と、コア構造の第１の側面上に第１の誘電体層を被着させる段階と、第１の複数の導電性ポストの遠位端部から誘電体層材料を除去する段階と、第１の複数の導電性ポストの遠位端部上に第２の複数の導電性ポストを形成する段階と、を含んでなる。
【００３８】
もう１つの実施形態は、回路化されたコア構造の側面上に、各々コア構造に近接する端部とそれに遠隔する端部を持つ第１の複数の導電性ポストを形成する段階と、コア構造上に誘電体層をラミネートする段階と、誘電体層上に保護層を被着させる段階と、保護層を通して第１の複数の導電性ポストの遠位端部から誘電体層材料を除去する段階と、第１の複数の導電性ポストの遠位端部上に第２の複数の導電性ポストを形成する段階と、を含んでなる方法に向けられている。
【００３９】
本発明はまた、金属上にはんだバンプを形成する方法において、金属支持体を提供する段階と、金属支持体上に第１のはんだ層を被着させる段階と、第１のはんだ層上に第２のはんだ層を被着させる段階と、を含んでなる方法をも提供する。第３のはんだ層を第２のはんだ層の上に被着させることもできる。第１のはんだ層は第１のはんだ組成物を含み、第２の層は一般に第１のはんだ組成物とは異なる第２のはんだ組成物を含む。第３のはんだ層は、一般に第２のはんだ組成物とは異なるものであってよい第３のはんだ組成物を含む。本発明の１つの好ましい実施形態においては、第３のはんだ組成物は一般に第１のはんだ組成物に等しい。本発明の別の好ましい実施形態においては、第１のはんだ組成物および第３のはんだ組成物は各々、大きな割合の錫とわずかな割合の鉛を含み、第２のはんだ組成物は、大きな割合の鉛とわずかな割合の錫を含む。金属支持体は、ラミネートされた基板内の金属充填済みバイアであり得る。好ましくは、金属充填バイアは、垂直横断面が全体として円錐台形状のブラインドバイアを含む。本発明の別の実施形態においては、基板上にボンディングシートを配置することができ、ボンディングシート内の開口部の中にはんだ層を配置することができる。
【００４０】
本発明はさらに、多層パッケージングアセンブリを形成する方法において、第１の基板上に第１の金属支持体を形成する段階と、第２の基板上に第２の金属支持体を形成する段階と、第１の金属支持体上に第１のはんだ層を被着させる段階と、第１のはんだ層に第２のはんだ層を被着させる段階と、第２の基板上の第２の金属支持体に対して第２のはんだ層を結合する段階と、を含んでなる方法を提供する。該方法はさらに、第２のはんだ層を第２の基板上の第２の金属支持体に結合させる前に、第２の基板を１８０度回転させる段階を含んでなる。該方法はさらに付加的に、その融解温度よりも高いものの第２のはんだ層の融解温度よりも低い温度まで第１のはんだ層を加熱する段階を含んでなる。第３のはんだ層を第２のはんだ層上に被着させることができる。本発明の好ましい一変形実施形態においては、該方法はさらに、第１および第３のはんだ層の融解温度よりも高いものの第２のはんだ層の融解温度より低い温度まで第１の基板を加熱する段階を含んでなる。ボンディングシートは好ましくは第１の基板により支持されている。ボンディングシート内に１つの開口部を形成することができ、この開口部内に１またはそれ以上のはんだ層を配置することができる。本発明の別の実施形態においては、第１の基板はその後、第２のはんだ層の融解温度より高い温度まで加熱され、第１の基板はこのとき、好ましくは、ボンディングシートの硬化温度に近い温度まで冷却される。
【００４１】
本発明はまた、基板アセンブリおよび多層パッケージングアセンブリをも提供する。基板アセンブリは、金属部材を持つ基板と、金属部材の上に配置された第１のはんだ層と、第１のはんだ層上に配置された第２のはんだ層と、からなる。多層パッケージングアセンブリは、第１の金属支持体を有する第１の基板と、第１の金属支持体の上に配置された第１のはんだ層と、第１のはんだ層上に配置された第２のはんだ層と、第２のはんだ層の上に配置された第３のはんだ層と、第２の金属支持体を有し第１の基板に結合された第２の基板と、からなる。
【００４２】
これらの条件は、以下の記述により当業者にとって明らかとなるさまざまな補助的条件および特徴と合わせて、例示のみを目的とし添付図面を参考にしてその好ましい実施形態を示す本発明の方法および多層回路構造によって達成される。
【００４３】
【発明の実施の形態】
ここで図面を詳細に参照すると、図１〜１８には、低誘電率のＭＣＭを作成するための構造および方法のさまざまな実施形態が示されている。図１〜１８に例示されているタイプの構造および方法は、巨大な損失、雑音および遅延なしにギガヘルツ速度の製品を可能にすることから次世代ＭＣＭにとって優先的なものである。本発明のさまざまな実施形態の低誘電率ＭＣＭの利点は、（１）より低い誘電率でより高性能のＭＣＭを作ることができる、（２）ＭＣＭ内に相似誘電性コーティングのみを使用することにより化学機械研磨（ＣＭＰ）の所要量を削減する、（３）２またはそれ以上の誘電性ポリマーを使用することから、１タイプのみの誘電性ポリマーで可能なものよりもすぐれた誘電体層接着性を可能にする、および（４）制御されたインピーダンス構造を可能にする、ということにある。誘電率は、１つの帯電体からもう１つの帯電体への静電力の伝達に抵抗する誘電体材料（例えば、ポリマー）の能力の指数として役立つ値である。低誘電率のＭＣＭを製造するために本発明のさまざまな実施形態において利用される誘電体材料は、２０℃で約３.８未満といったような低い誘電率を持つ。本発明の好ましい実施形態においては、誘電体材料についての２０℃での誘電率は、約１.２〜約３.４、 好ましくは約１.４〜約３.０、より好ましくは約１.６〜約２.８、最も好ましくは約１.８〜約２.７、例えば約２.１〜約２.５を含めた約２.０〜約２.６の範囲にある。
【００４４】
適切な誘電体材料には、それらが２０℃における低い誘電率で製造されることを条件として、ポリイミド、エポキシ樹脂、ポリウレタンまたはシリコンといったＢ段階ポリマー化合物が含まれる。付加的な適切な材料としては、２０℃での低誘電率を有する高ガラス転移温度の無水物で硬化されたエポキシ組成物が含まれうる。より特定的な適切な熱硬化性材料としては、２０℃での低誘電率を伴って製造され、エポキシおよび改質エポキシ、メラニン−ホルムアルデヒド、尿素ホルムアルデヒド、フェノール樹脂、ポリ（ビス−マレイミド）、アセチレンを末端基とするＢＰＡ樹脂、ＩＰＮポリマー、トリアジン樹脂およびそれらの混合物からなるグループの中から選択された１またはそれ以上の化合物が含まれるが、これらに制限されるわけではない。さらなる付加的な適切な材料には、それらが２０℃での低い誘電率を有するように製造されることを条件として、液晶ポリエステル、ポリエーテルエーテルケトンまたはポリアリルエーテルケトンといったような高温熱可塑性材料が含まれる。付加的な適切な熱可塑性材料は、それが２０℃で低い誘電率をもつように製造されることを条件として、単なる例として、ＡＢＳ含有樹脂状材料（ＡＢＳ／ＰＣ、ＡＢＳ／ポリスルフォン、ＡＢＣ／ＰＶＣ）、アセタール樹脂、アクリル樹脂、アルキド樹脂、アリルエーテル、ベンゾシクロブテン、セルロースエステル、塩素化ポリアルキレンエーテル、シアネート、シアナミド、フラン、パリレン、非晶質フルオロポリマー、ポリアルキレンエーテル、ポリアミド（ナイロン）、ポリアリレンエーテル、ベルフルオロアルコキシポリマー樹脂、フルオロエチレンプロピレンポリマー、ポリブタジエン、ポリカーボネート、ポリエステル、ポリフルオロカーボン、ポリイミド、ポリフェニレン、ポリフェニレンスルフィド、ポリプロピレン、ポリスチレン、ポリスルフォン、ポリウレタン、ポリビニルアセテート、ポリビニルクロリド、ポリビニルクロリド／ビニリジンクロリド、ポリエーテルイミドなどおよびこれらのいずれかの混合物が含まれる。
【００４５】
本発明の別の好ましい実施形態においては、低誘電率材料は、ｎが約２,０００〜約８,０００、より好ましくは約３,０００〜約７,０００、最も好ましくは約４,０００〜約６,０００、例えば、約４８００〜約５２００を含めた約４５００〜約５５００の範囲内の値の整数である、反復構造（−ＣＨ2Ｃ6Ｈ4ＣＨ2−）nを有するポリマーからなる。本発明のさらなる実施形態においては、低誘電率材料は、ｎが約３,０００〜約１６,０００、より好ましくは約４,０００〜約１４,０００、最も好ましくは約８,０００〜約１２,０００の範囲内の値の整数である反復構造（−ＣＦ2−ＣＦ2−）nからなる。
【００４６】
ここで図１〜３を参照すると、材料１６の１つの低誘電率層の薄い相似コーティングが最初に、基板１０によって支持された導体トレース１４（すなわちＣｕ）の上に被着される。相似コーティングは、図１に示すような下の支持用表面に全体的に適合するよう充分な粘度を持つコーティングである。相似コーティングはまた、図１に示すように全体的に均等な厚みで被着されるコーティングでもある。相似コーティングはさらに、被着後（例えば、ＣＭＰなどにより）研磨する必要のないコーティングである。基板１０上に導体トレース１４（またはパッドまたは領域）をメッキおよび／またはスパッタリングすることもできる。この材料層１６は、導体トレース１４に対し優れた接着性を提供し、化学蒸着（ＣＶＤ）といったあらゆる適切な方法で被着されても、スプレーされてもまたはスピンされてもよい。任意には、材料１８の第２の低誘電率層好ましくは材料１８の相似層をその後材料１６の層の上および／またはその全体にわたり被着させることができる。材料１８の層は、導体トレース１４に対しては比較的低い接着性しかもたないものの、材料１６の層に対しては優れた接着性をもつ材料から製造できる。かくして、単なる例としては、この材料１６は、ｎが約４,５００〜約５,５００の範囲内にある反復構造（−ＣＨ2Ｃ6Ｈ4ＣＨ2−）nを含むことができ、また、材料１８は、単なる一例として、ｎが約２,０００〜約８,０００、より好ましくは約３,０００〜約７,０００、そして最も好ましくは約４,０００〜約６,０００の範囲内の値をもつ整数である反復構造（−ＣＨＦＣ6Ｈ2Ｆ2ＣＨＦ−）nを有するものといったようなフッ素化パリレンを含み得る。材料１６についての低誘電率は、材料１８についての低誘電率の値よりも低いかまたは高い値をもち得る。より特定的には、材料１６の誘電率は約２.３未満（または約１.８未満）であり得、一方材料１８の誘電率は、約２.３以上（または約１.８以上）、すなわち約１.８以上または約２.３から約３.８までの範囲内の値であってよく、さらにその逆でもよい、すなわち、材料１８についての誘電率が約２.３未満または約１.８未満で、材料１６についての誘電率が約１.８以上または約２.３以上約３.８以下である。
【００４７】
その後、間隔どりされた材料１６間の空隙２４内に、填隙材料２０が被着（例えばスピン）される（図２（ａ）および図４（ａ）参照）。図１および２（ｂ）において、填隙材料２０は、材料１６により支持されている間隔どりされた材料１８間の空隙２６内に配置される（例えばスピンされる）。材料１６および／または材料１８の周辺に延びる余剰の填隙材料２０は全て、平坦な表面２０ａが材料１６の平坦な表面１６ａ−１６ａとまたは材料２０の平坦な表面２０ａ−２０ａと位置合せされるまで、研磨または平坦化され得る（図２（ａ）参照）。材料２０は、前述の低誘導率材料のうちの１又はそれ以上のものである。材料２０についての低誘電率は、材料１６および／または材料１８についての誘電率と同じでも、これより低くても高くてもよい。
【００４８】
フッ素化パリレンＡＦ4は、非常に低い熱放散定数と共に、約２.３の誘電率を有する。将来のＡＦ4変異体は、さらに低い誘電率および熱放散定数の値を有することになるだろう。驚くべきことに、特定の温度範囲内の熱処理が、パリレンＡＦ4膜の機械的特性のきわめて望ましい改善を結果としてもたらすことが発見された。この発明力ある熱処理がなければ、膜の熱膨張係数は１００ｐｐｍを超える。熱処理の後、膜は最高３５ｐｐｍの熱膨張率を示す。さらに重要なことに、膜の塑性不安定性に至る合計伸び率は、望ましくない５〜１０％という値からはるかに望ましい１５〜２０％を超える値まで１００％以上変化する。このような特性の増強がなければ、多層電気回路が製造可能となるまたは信頼性の高いものとなる確率はきわめて低い。
【００４９】
最高５０〜１００マイクロメートルの厚みの独立型パリレンＡＦ4膜をGorhamプロセスにより、−１５℃と−２５℃との両方のプラテン温度で被着させた。これより低い被着温度は、ポリマー膜のより高い分子量を結果としてもたらすと考えられている。これらの膜から、ＹＡＧレーザーを用いて、ゲージ幅４mm、ゲージ長１cmのドッグボーン試験片をカットした。次に試験片を１０-2／秒の歪速度のInstron内で破壊するまで引っ張った。低分子量の膜は、塑性的に不安定となり、最高６〜９％の基本的に同じの、より低いひずみ値で破断した。より高い分子量の膜は、より高い分子量の膜と基本的に同じひずみで塑性的に不安定となった。これらの膜の靱性は、多層膜のビルドアップにとって受容できないものである（塑性不安定性の前に１０％を超えるひずみが必要とされる）。膜は、約１Ｇｐａのヤング率を示し、塑性不安定性点までに約５０Ｍｐａの応力に耐える。下表１に記載するような膜の以下の真空（１ｍbar未満）熱処理が、引張り試験片をカットする前に行われた。
【００５０】
【表１】
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【００５１】
本発明の別の実施形態においては、図３に最も良く示すように、材料２０全体にわたり、または代替的には材料２０の代わりに空隙２４を充填するのに用いられる材料１８全体にわたり、接地層３０を配置することができる。その後、図３に示すように第２の導体トレース１４ｓが配置された状態で、第２の材料１６ｓが、示すとおりに被着される。接地層３０は、インピーダンスを制御すると同時に構造に対する機械的安定性を提供するために役立ち得る。
【００５２】
ここで本発明の別の実施形態について図４〜７を参照すると、図４（ｂ）に最も良く示されているように、１つの導体トレース１４から隣接する導体トレース１４まで材料１６を除去または中断させるため、材料１６の層上にマスクを使用することができる。その後、キセロゲル、セスキシロンなどといったような低誘電率材料３４が材料１６上に被着される。材料３４の層は熱硬化され得、特に被着された層の厚みが約１マイクロメートルを超えると、空隙および亀裂を含むかまたはこれらを発生させる可能性がある。その後、化学機械研磨（ＣＭＰ）および構造的安定性は、低誘電率をもつテフロンＡＦ、パリレン、ＰＡＥ、ＢＣＢといったような低誘電率層３６（図６参照）または低分子量の反応性オリゴマの被着と共に容易になる。このときＣＭＰを実施することができ、また、次の層を構築することができる。後続する導体層（図示せず）をより良く接着できるようにするため、材料３４の層のＣＭＰの後、低誘電率をもつパリレン、ＰＡＥ、ＢＣＢまたは低分子量の反応性オリゴマのさらなるまたは代替的な層（図示せず）を被着させることができる。図３に本発明の実施形態について示した通り、材料３６の相似コーティングは、材料３４の層よりも厚いものであってよく、その後導電性接地層３０を図７に示すように材料３６上に被着することができる。この接地層３０は、インピーダンスを制御することと共に、構造に機械的安定性を提供することにも役立つ。インピーダンスを制御する接地層３０のこれらの「側壁」は、代替的には隣接した側壁が互いに橋かけする厚みまで被着させることができる。
【００５３】
ここで本発明のさらなる実施形態について図８（ａ）〜１８を参照すると、図９には、複数の低誘電率粒状材料４０が見られる。この粒状材料４０は、材料１６および／または材料１８および／または材料３４または前述の低誘電率材料のいずれかを含むかまたはこれらから構成され得る。粒状材料４０は、例えば展着、スプレー、トランスファなどといった適切なあらゆる要領で、材料１６および／または材料１８の表面に塗布できる。次に、材料４０を流動させ、それがギャップを実質的に満たして材料４０ａを作り上げるよう、粒状材料４０を熱処理する（図１０参照）。粒状材料４０を流動させる温度（例えば約８５℃〜約２００℃の範囲内の温度）は、低誘電率材料４０の組成によって左右されることになる。所望の場合には、この層の中に、空隙を保持することができる。材料４０ａ上に材料３６を被着させることができ、材料３６上に接地層３０を被着させ、その後接地層３０上に、トレース１４、材料１６および材料４０ａの別のアセンブリで被着させることができる。
【００５４】
ここで図１２（ａ）〜１４を参照すると、まず最初に、導体トレース１４（すなわちＣｕ）全体にわたり、１つの低誘電率材料１６（すなわちパリレン、ＰＡＥ、ＢＣＢまたは誘電率の低い低分子量の反応性オリゴマ）の薄く基本的に相似のコーティングが被着される。導体トレース１４は基板１０上にメッキすることおよび／またはスパッタリングすることができる。材料１６の層は、導体トレース１４に対する優れた接着性を有している。材料１６は前述した通り、好ましくは蒸気相から被着されるが、その上にスピンまたはスプレーすることもできる。その後図２（ｂ）に示す通り、導体トレース１４に対する接着性は比較的低いものの第１の層１６（例えば、無機物含有誘電体、フッ素化パリレン、フッ素化ＰＡＥ、フッ素化ＢＣＢまたは誘電率の低い低分子量の反応性オリゴマ）に対して優れた接着性をもつ任意の分離したまたは段階的に導入された（勾配組成物または同時被着された）薄い相似層１８を被着させることができる。この層１８はまた、連続的付加および層に対する優れた接着性をもたなければならない。かかるポリマー層を導体毎に不連続なものにするため、マスクを使用することができる。かかる層は、拡散またはエレクトロマイグレーション障壁ならびに接着促進剤として役立つことができる。
【００５５】
次に、図１３に示すように、ポリマー４２（例えば液晶ポリマーなど）および／または無機物含有誘導体の複合層が、もう１つの平坦化用低誘電率材料（例えば、無機物含有誘電体、フッ素化ＢＣＢまたは誘電率の低い低分子量の反応性オリゴマ）内で一緒に被着される。粒子状物質４４は、流体の形にプレスされてもよいし、または軽く圧縮された（および／または部分的に焼結された）粒子状物質の上に流体スピンされてもよい。またこれらを、スプレーまたはスピンオンプロセスにより同時被着させることもできる。代替的に、粒子状物質４４は、溶液（化学的にまたはバイア溶媒除去）から沈殿されても良い。構造は、熱可塑性プラスチックが幾分か高い温度で流動できることから、硬化中にその空間幾何形状を改変することができる。この層内に空隙を保持することが可能である。その後のＣＭＰおよび構造的安定性は、熱可塑性プラスチックの上面上の低誘電率をもつ無機誘電体、ＢＣＢまたは低分子量の反応性オリゴマの平坦化用被着と共に促進される。その後ＣＭＰを実施し、次の層を構築することができる。次の導体層をより良く接着できるようにするため、無機物含有誘電体、パリレン、ＰＡＥ、ＢＣＢまたは誘電率の低い低分子量の反応性オリゴマのさらなる層をＣＭＰの後に被着させることができる。
【００５６】
図１４に最も良く示されているように、さらなる回路ビルドアップのために、別の相似ポリマー層４２および導体トレース１４を形成することができる。寸法上の安定性および／または電気的性能のために、この第２層のビルドアップに先立ち、任意の接地層３０を被着させることができる。
【００５７】
ここで図１５（ａ）〜１８を参照すると、図４（ａ）〜（ｂ）、８（ａ）〜（ｂ）および１２（ａ）〜（ｂ）と同じ低誘電率アセンブリが形成されたように低誘電率のアセンブリ（図１５（ａ）〜（ｂ）参照）が形成された後、適切にコーティングされた回路全体にわたり、誘電率の低い熱可塑性膜５０（例えばテフロンＡＦ、ＰＦＴＥ、ＰＦＡ、ＦＥＰ、液晶ポリマーなど）が設置される。膜５０は、図１７に最も良く示されているように、回路上に熱によりラミネートまたはオートクレーブ処理され得る。その後のＣＭＰおよび構造的安定性は、熱可塑性プラスチックの上面上の無機誘電体、ＢＣＢまたは誘電率の低い低分子量の反応性オリゴマの平坦化用被着と共に促進される。前述のように、このときＣＭＰを実施し、次の層を形成することができる。パリレン、ＰＡＥ、ＢＣＢまたは低誘電率をもつ低分子量の反応性オリゴマといったような無機物含有誘電材料５４のさらなる層を、膜５０の上に被着させ、次に好ましくは、次の導体層がより良く接着できるようにＣＭＰを行うことができる。図１８は、図７、１１、１４および１８の第２の層ビルドアップと類似した第２の層ビルドアップを示している。
【００５８】
ここで、超微細ピッチのフリップチップ技術に基づく「ワイヤ相互接続構造」（ＷＩＴ）および「過渡液体合金ボンディング」（ＴＬＡＢ）を利用する方法および構造について述べるため、図１９（ａ）〜２２（ｄ）を参照する。ＷＩＴ構造は、ＬＳＩと基板との間の超微細ピッチ相互接続方法を提供する。ＴＬＡＢは、信頼性の高い無鉛ボンディング方法を提供する。ＴＬＡＢの空乏層は、下部パッド（基板側）、ワイヤ構造の上またはワイヤ構造の中央に配置され得る。
【００５９】
図１９（ａ）〜（ｄ）、図２０（ａ）〜（ｃ）、図２１（ａ）〜（ｃ）および図２２（ａ）〜（ｄ）中にそれぞれ示されているように、本発明の実施形態には、４つのタイプの構造が含まれる。図１９（ａ）〜（ｄ）の第１の構造は、ＬＳＩ側のＷＩＴおよび基板側の空乏相（Ｓｎ、Ｉｎ、またはＳｎ／Ｉｎ合金）を示している。図２０（ａ）〜（ｃ）の第２の構造は、逐次的電気メッキによって行うことのできるＷＩＴ構造上の空乏相を示している。図２１（ａ）〜（ｃ）の第３の構造は、ＷＩＴの片面または両面（すなわち半ＷＩＴが両面にまず構築される）上に空乏相を電気メッキすることによって達成される、最終ＷＩＴ構造の中央に設置された空乏相を示している。図２２（ａ）〜（ｄ）の第４の構造は、ＷＩＴ構造と組合わされたカップ構造を示している。カップ構造は、ＷＩＴ先端部を保持するための定着機能を提供する。それは、優れた側方機械強度で構造を支持し、継手界面ではなくＷＩＴ構造に直接せん断ひずみ／応力を伝達することができる。第４の構造では、Ｓｎはカップ構造内またはＷＩＴの先端にありうる。また、カップの高さは低くても良く、その場合、応力集中を直接補償するように機能させられることになり、また、高応力点を回避すべく高くても良い。
【００６０】
ここで図１９（ａ）〜２２（ｄ）をより特定的に参照すると、それ自体、空乏層６０（電気メッキによって被着されたＳｎおよび／またはＩｎのような空乏層６０ａ、６０ｂ、６０ｃ、６０ｄおよび６０ｅ）を支持する複数の金属パッド５８（すなわちパッド５８ａ、５８ｂ、５８ｃ、５８ｄおよび５８ｅ）を支持する基板５６が見られる。また、厚いフォトレジストを用いて電気メッキにより製造され得、また好ましくは銅および／または金であり得るワイヤ相互接続構造（ＷＩＴ）６６（すなわちＷＩＴ６６ａ、６６ｂ、６６ｃ、６６ｄおよび６６ｅ）が接続された、複数の導電性パッド６４（すなわち導電性パッド６４ａ、６４ｂ、６４ｃ、６４ｄおよび６４ｅ）を支持するＬＳＩ基板６２も見られる。金の利点は、それが、高いＣＴＥ不整合の状況下で利用された場合に、より優れた弾性を提供し得るという点にある。図２０（ａ）、２１（ａ）、２２（ａ）では、空乏相６０ａ、６０ｂ、６０ｃ、６０ｄ、および６０ｅはそれぞれＷＩＴ６６ａ、６６ｂ、６６ｃ、６６ｄおよび６６ｅの終端部にそれぞれ配置されている。図２１（ａ）においては、ＷＩＴ６６は、それぞれのＷＩＴ６６の一部分がＬＳＩ基板６２に結合されそれによって支持され、一部分が基板５６に結合されそれによって支持されるように分割される。さらに、図２１（ａ）中の本発明の実施形態に関しては、空乏層６０は、２つのＷＩＴセット６６−６６の間で分割され、各ＷＩＴ６６−６６の終端部に配置されている。図２２（ａ）では、基板５６は、ＷＩＴ６６の終端部と結合した各空乏層６０を含むＷＩＴ６６の終端部を収容するため、複数の導電性カップ６８（すなわちカップ６８ａ、６８ｂ、６８ｃ、６８ｄおよび６８ｅ）を支持する。導電性（例えば銅）カップ６８は好ましくは電気メッキにより製造される。導電性カップ６８を被着するためにドーナツ形リングが露出される。空乏層６０は、ＷＩＴ６６の終端部上または各導電性カップ６８の内部に、電気メッキ、浸漬または蒸発のいずれかにより被着され得る。
【００６１】
ＬＳＩ基板６２および基板５６は、適切なアライナ、例えばKarl Suess によるフリップ−チップボンダによって整列させられる。整列させられた対はその後プレスされ、空気または窒素環境内でフリップ−チップボンダにより加熱される。温度は、空乏層６０の融点より高くかつ一定期間中保たれる必要がある。融解温度は、Ｓｎについては２３２℃前後、Ｉｎについては１５７℃そしてＳｎ−Ｉｎ温度合金については（合金組成に応じて）１２０℃〜２３２℃である。時間は、地金（例えば銅または金）との合金または金属間化合物６０ａ′、６０ｂ′、６０ｃ′、６０ｄ′および６０ｅ′へ、空乏層６０の溶融相６０を完全に転換するのに充分長い時間でなくてはならない。より望ましくは、空乏層６０は、使用される冶金系により左右される強く信頼性の高い金属相へと完全に転換されるべきである。最後に、信頼性の高いチップパッケージングを形成するため、相互接続間にアンダーフィル（underfill）を適用する。アンダーフィル材料を入れるためのもう１つの代替的方法は、ボンディングプロセス中に硬化されうる液体タイプのアンダーフィルを用いることによって、ボンディングプロセス中に行うというものである。
【００６２】
ここで図２３〜２８を詳しく見てみると、発明の実施形態は、多層回路構造を形成するための方法に向けられている。好ましい実施形態においては、該方法は、回路化されたコア構造の第１および第２の側に、第１の複数の導電性ポストを形成する段階を含んでなる。各導電性ポストは、コア構造から近位の端部およびコア構造から遠位の端部を有する。導電性ポストが形成された後、第１の誘電体層がコア構造の第１の側に被着され、そのコア構造の第２の側には、第２の誘電体層が被着される。第１の複数の導電性ポストの遠位端部上に被着された誘電体層材料がその後除去される。ポストの端部から誘電体層材料を除去した後、誘電体層上に回路パターンが形成される。形成された回路パターンは、ポストの清浄された遠位端部全体にわたり配置された導電性パッドを含むことができる。このとき、遠位端部上の導電性パッドの上に、第２の複数の導電性ポストを形成することができる。第２の複数の導電性ポストは、第１の複数の導電性ポスト上に積重ねることができる。その後形成された導電性ポスト（例えば第３、第４の複数のポスト）およびパッドの付加的なセットは、誘電体層を通して複数の全体的に垂直な導電経路（例えばコア構造の向きに対して全体的に垂直な経路）を形成すべく、第２の複数の導電性ポスト上に積重ねることができる。全体的に垂直な導電経路は、千鳥になったバイア構造を有する類似の多層回路構造よりも少ない空間しか占有しない多層回路構造を、結果としてもたらすことができる。
【００６３】
本発明の実施形態においては、多層回路構造を迅速かつ効率良く形成することができる。例えば、好ましい実施形態においては、導電性パッドを含む導電性パターン、導電性ポストおよび誘電体層を、多層回路構造前駆体（例えばコア構造）の反対側に形成または被着させることができる。例えば、本発明の実施形態においては、導電性ポストを、コア構造の反対側で導電性領域の上に同時に電気メッキすることができる。さらに、好ましい実施形態においては、積重ねられた導電性ポストを有する多層回路構造を、フォトリソグラフィおよび電気メッキといったような比較的安価なプロセスを用いて形成することができる。本発明の好ましい実施形態においては、レーザーせん孔のようなさらにコストの高い技術は必要ではない。その結果、高い回路密度をもつ高密度多層回路構造を、効率良くかつ高い費用効果で形成することができる。
【００６４】
多層回路構造内の導電性ポストおよび導電性パターンは好ましくはアディティブ法により形成される。アディティブ法は、サブトラクティブ法に比べ有利である。例えば、サブトラクティブ法では、導電性パターンを形成すべく連続金属層から金属を除去するためにエッチング液が用いられる。エッチングされたパターン内のラインの均一性は、エッチング液がラインをアンダカットする可能性があることから、制御がむずかしいものである。その結果、サブトラクティブ法を用いて細かいラインのパターンを形成することは困難である。しかしながら、アディティブ法においては、導電性パターン解像度は、導電性パターンを形成するのに使用されるフォトレジストの解像度によってのみ制限される。その結果、アディティブ法を用いて、細かいラインおよび高密度の回路パターンを生成することができる。例えば、回路ラインは２５マイクロメートル以下の幅を有することができ、約５０マイクロメートル以下のピッチにあって良い。さらに、サブトラクティブ法では、金属層はエッチングされ、その後洗浄処理される。エッチングおよび洗浄処理は大量の湿潤化学物質および水を消費し、大量の廃棄物（例えば廃金属）を生成する可能性がある。しかしながら、標準的なアディティブ法の中で用いられるエッチング段階の数は削減されているため、標準的なアディティブ法から生成される廃棄物は、標準的なサブトラクティブ法よりも少ない。
【００６５】
本発明の実施形態は、図を参考にしながら説明することができる。図２４（ａ）は、複数の導電性ポストが形成される回路化されたコア構造１２２を示す。コア構造１２２は、第１の側面１２２（ａ）および第２の側面１２２（ｂ）を含み、可とう性または剛性のいずれであってもよい。第１および第２の側面１２２（ａ）、１２２（ｂ）は、それぞれ、第１の複数の導電性領域１２４（ａ）と第２の複数の導電性領域１２４（ｂ）とを有することができる。第１および第２の導電性領域１２４（ａ）、１２４（ｂ）は、例えば、ライン、パッドまたはバイア構造の端部を含むことができる。その上、第１および第２の導電性領域１２４（ａ）、１２４（ｂ）は、銅を含む適切なあらゆる導電性材料で作られていてよく、約５０マイクロメートル未満の厚み、好ましくは約１８〜約３６マイクロメートルの間の厚みを含む適切なあらゆる厚みを有することができる。コア構造１２２の外部表面上に導電性領域１２４（ａ）、１２４（ｂ）を有することに加えて、コア構造１２２は、その中に埋込まれた１またはそれ以上の導電層（図示せず）および２つ以上の誘電体層もまた含むことができる。
【００６６】
コア構造１２２はまた、１またはそれ以上のバイア構造１２３も含むことができる。バイア構造は、コア構造１２２の第１および第２の側面１２２（ａ）、１２２（ｂ）上の導電性領域１２４（ａ）、１２４（ｂ）を連絡させることができる。バイア構造は、固体の導電性ポストであってもよいし、または導電性または非導電性材料で満たされたメッキされた貫通孔（ＰＴＨ）でもあり得る。例えば、ＰＴＨは、埋込まれた導電性材料を有するまたは有しないエポキシベースのポリマーといったようなポリマー材料で満たされていてよい。別の例では、ＰＴＨは、銀を充填した導電性ペーストのような導電性ペーストで充填されてもよい。ＰＴＨに材料を充填することにより、ＰＴＨ内に存在する可能性のある空気がことごとく移動させられる。閉じ込められた空気は一部のケースで信頼性の問題をひき起こす可能性があることから、結果として得られる多層回路構造内に存在する可能性のあるあらゆるエアポケットを除去することが好ましい。
【００６７】
標準的なＰＴＨ充填プロセスにおいては、剛性絶縁板内にアパーチャを形成することができる。ＰＴＨを形成するためアパーチャの壁上に金属を電気メッキすることができる。ＰＴＨを形成した後、例えばステンシルによりＰＴＨ内に導電性または非導電性の充填材料を被着させることができる。充填材料が硬化性である場合、それをＰＴＨ内で硬化できる。硬化の前または後で、コア構造の第１および第２の側面上のあらゆる余剰の充填材料を除去することができる。
【００６８】
好ましい実施形態においては、コア構造が形成された後、第１の複数の導電性ポストが、回路化されたコア構造の第１および第２の両方の側面上に形成される。各導電性ポストは、コア構造に対し近位の端部とコア構造に対し遠位の端部とを有することができる。導電性ポストは、好ましくは固形でありおよび／または組成が実質的に均質（例えば全て金属）である。ポストはまた、あらゆる適切な導電性材料を含むこともできる。適切な導電性材料には、銅、銀、金、ニッケル、パラジウムおよびアルミニウムを含む金属または金属合金が含まれる。導電性材料は好ましくは銅である。
【００６９】
導電性ポストは、任意の適切な寸法であって良い。例えば導電性ポストは、少なくとも約１０マイクロメートルの高さ、好ましくは約１５〜約７５マイクロメートルの間、そしてより好ましくは約２５〜約５０マイクロメートルの間の高さを有することができる。導電性ポストは、約１０〜約１５０マイクロメートル、好ましくは約２５〜約７５マイクロメートルの間の直径を含む適切なあらゆる直径を有することができる。さらに、各ポストは、一般に丸い半径方向横断面を有していてよい。
【００７０】
導電性ポスト（例えば、第１の複数の導電性ポスト）は、適切なあらゆるプロセスを用いて形成することができる。例えば、無電解メッキまたは電気メッキプロセスのようなメッキプロセスを用いて、導電性ポストを形成することができる。
【００７１】
導電性ポストは好ましくは、電気メッキによって形成される。図２４（ｂ）を参照すると、コア構造１２２の第１および第２の側面１２２（ａ）、１２２（ｂ）上に、シード層１２５（ａ）、１２５（ｂ）を被着させることができる。その後形成された導電性ポストのメッキを開始する一助となるように、シード層１２５（ａ）、１２５（ｂ）を使用することができる。好ましくは、シード層１２５（ａ）、１２５（ｂ）は、同時に被着されるが、一部のケースではこれらを逐次的に被着させることもできる。シード層を被着させるためには、スパッタリングおよび無電解メッキを含めた適切なあらゆるプロセスを使用することができる。スパッタリングに比べ一般にコストが低いことから、無電解メッキが好ましい。被着方法の如何に関わらず、シード層１２５（ａ）、１２５（ｂ）は、約３マイクロメートル以下の厚みを有することができる。好ましくは、各シード層の厚みは、約０.１〜約１.０マイクロメートルの間であり、より好ましくは約０.３〜約０.６マイクロメートルの間である。
【００７２】
シード層を被着させるのに先立ち、コア構造の第１および第２の側面の状態を整えることができる。例えば、コア構造の側面に対するシード層の接着性を増大させるためには、コア構造の表面を粗化することができる。粗化は、過マンガン酸塩エッチング法といったエッチング法を含めたあらゆる適切なプロセスを用いて実施可能である。シード層を被着させる前にコア構造の表面を粗化することにより、シード層はコア構造の表面に対しより被着しやすくなる。
【００７３】
シード層を被着させた後、フォトレジスタ層をその上に被着させることができる。フォトレジスト層は、コア構造の第１および第２の側面上に被着される前に、膜または液体の形態であっていてよい。適切な乾燥膜フォトレジストの例としては、E.I.du Pont de Nemours, Inc から市販されているRiston □９０００がある。適切な液体フォトレジストの一例は、Clariant, Inc.から市販されているＡＺ４６２０液体フォトレジストである。フォトレジスト層は、ポジでもネガでもよく、コア構造の第１および第２の側面上に同時にまたは逐次的に被着され得る。
【００７４】
フォトレジスト層は、ローラーコーティング、スピンコーティング、カーテンコーティング、スクリーン印刷、スロットコーティング、スプレーコーティングおよびドクターブレードコーティングを含めた適切なあらゆるプロセスによって被着可能である。これらのプロセスは、液体フォトレジスト層を被着させるのに適している。予備成形されたフォトレジスト層をラミネートによって被着させることができる。好ましくはフォトレジスト層は、ラミネートにより被着される。例えば一部の実施形態においては、コア構造の両側面に同時に、中間処理されたフォトレジスト層をラミネートするために両面熱間圧延ラミネータを使用することができる。
【００７５】
フォトレジスト層を被着させた後、フォトレジストパターンを従来のフォトリソグラフィ技術を用いて形成することができる。例えば、被着されたフォトレジスト層は、放射パターンで照射され得る。照射されたフォトレジスト層は次に現像されてパターン化したフォトレジスト層を形成する。例えば、図２４（ｃ）を参照すると、コア構造１２２の両側面上のフォトレジスト層が現像された後、現像済みフォトレジスト層１３１（ａ）、１３１（ｂ）は、コア構造１２２の相対する側面上で１またはそれ以上の導電性領域１２４（ａ）、１２４（ｂ）全体にわたり配置された複数のアパーチャ１３２（ａ）、１３２（ｂ）を有することができる。パターン化されたフォトレジスト層は、予め定められた領域内で導電性材料を選択的に被着させるためのマスクとして使用可能である。パターン化されたフォトレジスト層によって、被覆されていない領域上に導電性材料を被着させるために、電気メッキまたは無電解メッキのような被着プロセスを使用することができる。
【００７６】
図２４（ｃ）、２４（ｄ）を参照すると、フォトレジスト層１３１（ａ）、１３１（ｂ）のアパーチャ１３２（ａ）、１３２（ｂ）の中に、そしてフォトレジスト層１３１（ａ）、１３１（ｂ）を通し露出された導電性領域１２４（ａ）、１２４（ｂ）の上に、第１の複数の導電性ポスト１３４（ａ）、１３４（ｂ）が形成される。この例では、第１の複数の導電性ポストは、コア構造１２２の第１の側面上の導電性ポスト１３４（ａ）およびコア構造１２２の第２の側面上の導電性ポスト１３４（ｂ）を含む。第１の複数の導電性ポスト１３４（ａ）、１３４（ｂ）は、好ましくはコア構造の両側面上に同時に形成される。例えば、図２４（ｃ）に示す構造を、電気メッキ浴の中に置くことができる。電気メッキ浴において、導電性材料は、導電性領域１２４（ａ）、１２４（ｂ）からアパーチャ１３２（ａ）、１３２（ｂ）の開放端部までメッキし、第１の複数の導電性ポスト１３４（ａ）、１３４（ｂ）を形成することができる。
【００７７】
例示された実施形態に関してシード層の使用を詳述してきたが、その他の実施形態では、シード層を使用する必要はない。例えば、フォトレジスト層１３１（ａ）、１３１（ｂ）を通して露出された導電性領域１２４（ａ）、１２４（ｂ）は、シード層を被着させる必要なしに、フォトレジスト層１３１（ａ）、１３１（ｂ）のアパーチャ１３２（ａ）、１３２（ｂ）内で、ポストの直接的メッキを開始させるのに適している。
【００７８】
第１の複数の導電性ポスト１３４（ａ）、１３４（ｂ）が形成された後、導電性ポスト１３４（ａ）、１３４（ｂ）を形成するのに使用したフォトレジスト層１３１（ａ）、１３１（ｂ）を、コア構造１２２から除去（例えばストリッピング）することができる。図２５（ｅ）に示すように、フォトレジスト層１３１（ａ）、１３１（ｂ）を除去した後、第１の複数の導電性ポスト１３４（ａ）、１３４（ｂ）が、コア構造１２２上に被着され、コア構造１２２の表面から突き出る。
【００７９】
フォトレジスト層１３１（ａ）、１３１（ｂ）が除去された後、シード層１２５（ａ）、１２５（ｂ）が存在する場合には、これも除去することができる。好ましくは、シード層は、フラッシュエッチング法でエッチングされる。標準的なフラッシュエッチング法においては、シード層を、短時間にエッチングすることができる。フラッシュエッチングの後、シード層は誘電体層表面から完全に除去され、形成された導電性ポスト１３４（ａ）、１３４（ｂ）の実質的でない部分もまた除去できる。
【００８０】
コア構造上に第１の複数の導電性ポストが形成された後、コア構造の第１および第２の側面上に誘電体層を被着させることができる。誘電体層は、適切なあらゆるポリマー材料を含む適切なあらゆる材料から形成することができる。誘電体層材料の例としては、ポリイミド、エポキシ機能性材料、およびＢＴ樹脂が含まれる。その上、誘電体層は、任意には、充填材を含むことができる。好ましい充填材には、シリカまたはアルミナ粒子といったような粒子が含まれ得るが、チョップされたファイバ、製織ファイバまたは不織ファイバも含まれ得る。好ましくは、誘電体層は、予備成形層（preformed layer）の形態をなす。予備成形層の一例としては、味の素（株）から市販されているＡＢＦ−ＳＨ９膜および三菱ガス化学（株）から市販されているＢＴ３４６膜が含まれる。さらに誘電体層は好ましくは、画像形成不能（non-photoimageable）なものである。画像形成不能な誘電体材料は、標準的には画像形成可能な誘電体層に比べ、より高いガラス転移温度（Ｔｇ）およびより低い給湿率を有する。その結果、画像形成不能な誘電体層を有する多層回路構造は一般に、画像形成可能な誘電体層よりも信頼性が高い。
【００８１】
被着された誘電体層は、約７５マイクロメートル以下、好ましくは約２５〜約５０マイクロメートルの間の厚みを含めた適切なあらゆる厚みを有することができる。コア構造上の個々の誘電体層は、同じまたは異なる厚みを有しても良い。好ましくは、個々の誘電体層は、ポストおよびポストが配置されたパッドの組合せ高さ以下の厚みを有することができる。例えば、誘電体層の厚みは、導電性ポストおよびポストが上に配置された導電性パッドの組合せ高さよりも約２〜約８％（例えば５％以下）小さいものであり得る。
【００８２】
誘電体層は、コア構造の相対する側面上に逐次的にまたは同時に被着可能である。例えば、第１の側面上に液体誘電体材料を被着させることにより、コア構造の第１の側面上に第１の誘電体層を被着させることができる。被着された液体は次に、被着された層を凝固させるべくソフトベーキングすることができ、その後任意には硬化され得る。第１の誘電体層が被着された後、第１の誘電体層と同じまたは異なる要領で、第２の誘電体層をコア構造の第２の側面上に被着させることができる。
【００８３】
誘電体層は、スピンコーティング、スクリーン印刷、スロットコーティング、ドクターブレードコーティング、カーテンコーティングなどを含めた適切なあらゆるプロセスを用いて被着させることができる。これらのプロセスは、液体誘電体層を被着させるために使用可能である。予備成形された誘電体層を被着させるのにラミネート処理を使用することができる。誘電体層は、化学蒸着（ＣＶＤ）のような気相被着プロセスによって被着されることさえ可能である。
【００８４】
好ましくは、第１および第２の誘電体層は、コア構造の第１および第２の側面にそれぞれラミネートされる。これらの実施形態においては、誘電体層は、コア構造上に被着される前に予備成形され得る。コア構造上に予備成形された誘電体層を被着させることによって、誘電体層の厚みは、コア構造上に存在するとき実質的に均質である。さらに、コア構造上に予備成形された誘電体層をラミネートすることにより、コア構造の相対する側面上の誘電体層は同時に被着でき、かくしてより効率の良い加工を提供する。
【００８５】
好ましくは、予備成形された誘電体層は、コア構造にラミネートされる前にキャリア層上に配置される。キャリア層は、ポリエチレンテレフタレートを含めた適切な任意のポリマー材料を含み得る。予備成形された誘電体層およびキャリア層は複合材で形成しうる。適切な複合材は、味の素（株）から市販されている（例えばＡＢＦ−ＳＨ９）。図２５（ｆ）を参照すると、キャリア層１４２（ａ）、１４２（ｂ）および誘電体層１４１（ａ）、１４１（ｂ）を含む複合材１４０（ａ）、１４０（ｂ）が、コア構造１２２の第１および第２の側面にラミネートされる。複合材１４０（ａ）、１４０（ｂ）は、誘電体層１４１（ａ）、１４１（ｂ）の外部表面上にキャリア層１４２（ａ）、１４２（ｂ）が配置されるように、コア構造１２２にラミネートされる。複合材１４０（ａ）、１４０（ｂ）は好ましくは可とう性があり、コア構造１２２に対し同時にまたは逐次的にラミネートされ得る。
【００８６】
複合材は、適切なあらゆる器具を用いてコア構造にラミネートされ得る。誘電体層に熱または圧力を加えて軟化させ、それらがラミネートされる表面に適合できるようにすることができる。加熱温度および／または圧力は、誘電体層のために使用される特定の材料に従って選択され得る。例えば、コア構造の相対する側面上に同時または逐次的にこのタイプの複合材をラミネートするために、ホットロールラミネータを使用することができる。一部の実施形態では、ホットロールラミネータは、約６０℃〜約１２０℃（好ましくは約８０℃〜約９０℃）の間にあり、ローラーは一分あたり約１〜約２メートルの速度で走行できる。コア構造に誘電体層または複合材をラミネートするために真空ラミネータを使用することもできる。例えば、熱を用いて、真空ラミネータは数分間（例えば５分以上）真空近く（例えば１atm 未満）で動作することができる。代替的には、複合材をコア構造の相対する側面上に置き、ラミネーションプレス（例えば油圧プレス）内に入れ、次に合わせてラミネートすることができる。ラミネーションプレスは、約８０℃〜約９０℃の温度で、および約１〜約３kg／cm2の圧力で、数分間（例えば約５分以上）動作することができる。使用される特定のラミネーション器具の如何に拘わらず、コア構造の相対する側面上に誘電体層を配置することができ、またキャリア層間に挿入することができる。
【００８７】
誘電体層１４１（ａ）、１４１（ｂ）を被着させた後、誘電体層１４１（ａ）を任意に硬化させることもできる。誘電体層は、任意の適切な方法で硬化させることができる。例えば、誘電体層の硬化には、電子ビーム、および／またはＵＶ線が使用できる。誘電体層は、ラミネーションプレス内または好ましくはオーブン内で熱を用いて硬化される。
【００８８】
硬化の前および／または硬化中（例えばラミネーションプレス内で）、未硬化誘電体層上に、任意に剥離層を配置することができる。これらの剥離層は好ましくは、耐熱材料を含む。剥離層の材料例としては、ポリテトラフルオロエチレンのようなフッ素ポリマー材料または金属（例えばアルミニウム、銅）が含まれる。剥離層が銅箔である場合、箔の光沢ある側が好ましくは誘電体層と接触状態にある。これらの実施形態においては、前述したキャリア層（使用される場合）と、キャリア層より高い融解温度を有する剥離層とを任意に置換することができる。例えば、剥離層は約１５０℃以上の融解温度を持つことができる一方で、キャリア層の融解温度は１５０℃未満でありうる。
【００８９】
図２５（ｆ）〜２５（ｈ）を参照すると、コア構造１２２にラミネートされた後、キャリア層１４２（ａ）、１４２（ｂ）を、第１および第２の誘電体層１４１（ａ）、１４１（ｂ）から分離（例えばピーリング）することができる。その後、未硬化の第１および第２の誘電体層１４１（ａ）、１４１（ｂ）上に、剥離層 １５１（ａ）、１５１（ｂ）を被着させることができる。好ましくは、剥離層１５（ａ）、１５１（ｂ）は、第１および第２の誘電体層１４１（ａ）、１４１（ｂ）にラミネートされる。誘電体層１４１（ａ）、１４１（ｂ）を硬化させるため、構造に対し熱そして任意には圧力が加えられる。例えば、第１および第２の誘電体層１４１（ａ）、１４１（ｂ）を約１７０℃以上の温度まで加熱でき、約６０分以上の間、約３.５〜約２０kg／cm2の圧力を加えることができる。熱および圧力は、ラミネーションプレスを用いて加えることができる。硬化の後、次に剥離層１５１（ａ）、１５１（ｂ）を、硬化された誘電体層１４１（ａ）、１４１（ｂ）から（例えばピーリングにより）分離させることができる。
【００９０】
好ましい実施形態（図２５（ｆ）および２５（ｇ）を参照する）においては、コア構造上の未硬化誘電体層は、剥離層を使用せずに硬化できる。例えば、コア構造に対しキャリア層／誘電体層複合材を積層した後、キャリア層を誘電体層から除去することができる。その後、コア構造上の誘電体層を硬化させることができる。
【００９１】
その他の実施形態では、誘電体層を部分的に硬化させ、その後完全な硬化に先立ち状態を整える（例えば粗化する）ことができる。例えば、コア構造および誘電体層を含む前駆体構造をオーブンの中に入れ、約１５０℃以上で約３０分以下の間ベーキングして、誘電体層を部分的に硬化させることができる。その後、誘電体層の外部表面を粗化することができる。例えば、誘電体層の表面を粗化するために、過マンガン酸塩エッチング法のようなエッチング法を使用することができる。粗化の後、誘電体層上に回路パターンを形成することができる。回路パターンは、第１の複数の導電性ポストの遠位端部上に配置された導電性パッドを含み得る。このとき、誘電体層を再びベーキングして、完全に硬化させることができる。例えば、誘電体層を完全に硬化させるためには、誘電体層を約１７０℃以上で約６０分〜約９０分以上の間、さらに加熱することができる。このとき、導電性パッド上に第２の複数の導電性ポストを形成することができる。有利には、誘電体層の外部表面を粗化させることにより、後続して被着されるあらゆるシード層または導電性層が、誘電体層の表面に対し密に接着できる。
【００９２】
誘電体層１４１（ａ）、１４１（ｂ）がコア構造１２２上に被着された後、ポスト端部を清浄するために、第１の複数の導電性ポスト１３４（ａ）、１３４（ｂ）の遠位端部上に存在する誘電体層材料を除去することができる。一部の実施形態においては、コア構造上に１またはそれ以上の誘電体層が被着された後、導電性ポストの遠位端部上に残留誘電体層材料が存在し得る。例えば、コア構造上にある導電性ポスト上の誘電体層をラミネートし硬化させた後、残留誘電体層材料が、ポスト端部に残る可能性がある。残留誘電体材料は標準的に１０マイクロメートル以下であり、ときには厚み約２〜５マイクロメートルである。ポスト端部を清浄した後、後続して、第１の複数の導電性パッドおよびポスト１３４（ａ）、１３４（ｂ）上に、さらなる導電性ポストを形成することができる。形成された導電性ポストは、積重ねることができ、合わせて電気的結合がされて、１またはそれ以上の誘電体層を通し、一般的に垂直な電気的経路を形成する。
【００９３】
導電性ポストの遠位端部から誘電体材料を除去するためには、任意の適切なプロセスを用いることができる。除去プロセスの例としては、過マンガン酸塩エッチング法、プラズマエッチング法のようなエッチング法または機械的研磨のような磨耗プロセスが含まれる。好ましい実施形態では、誘電体層材料を除去するために、機械的研磨を使用することができる。機械的研磨は、振動ばり取り機といったような研磨器具を用いることにより実施できる。振動ばり取り機は、Ishii Hyokiから市販されている。研磨器具は、ＳｉＣおよびＡｌ2Ｏ3バフ車のようなバフ磨き要素を含むことができる。標準的な作業においては、バフ車の回転速度は毎分約２,０００回転（ｒｐｍ）以上であり、バフ車の振動サイクルは約４７０（毎分サイクル数）以上であり、その振動行程は約５mm以上である。バフ車圧力は、０.２５〜約２０kg／cm2の範囲で予め設定された圧力により自動的に制御できる。その他の実施形態においては、導電性ポストの遠位端部上の誘電体材料を融触させることができる。例えば、導電性ポストの端部から誘電体層材料を融触させるためにレーザーを使用できる。
【００９４】
任意には、導電性ポスト上に配置されていない誘電体層領域を保護するために、誘電体材料除去プロセス中に、保護層を使用することができる。図２６（ｉ）を参照すると、誘電体層１４１（ａ）、１４１（ｂ）上に保護層１６１（ａ）、１６１（ｂ）を配置することができる。保護層１６１（ａ）、１６１（ｂ）のアパーチャ１６２（ａ）、１６２（ｂ）は、導電性ポスト１３４（ａ）、１３４（ｂ）の遠位端部上に配置できる。導電性ポストの遠位端部上の誘電体層材料は、保護層アパーチャを通して露出される。誘電体材料除去プロセス中に保護層を使用することにより、被着された誘電体層は、ポストの端部上に配置されていない領域内で、保護される。その結果、これらの実施形態においては、望まない誘電体層材料を選択的に除去することができる。例えば、広域レーザーは、誘電体層上に配置された保護層の外部表面を走査することができる。レーザーは、保護層内のアパーチャを通し露出された誘電体層材料を融触することができる。使用される特定の除去プロセスの如何に拘わらず、導電性ポストの端部から誘電体材料を除去した後、誘電体層から保護層を除去することができる。例えば、保護層をエッチングまたはピーリングにより除去することができる。
【００９５】
保護層は、適切なあらゆる方法で、先に被着された誘電体層上に被着されるかまたは形成できる。例えば一実施形態においては、保護層を形成すべく被着された誘電体層上でフォトレジスト層を被着させ、照射および現像することができる。別の実施形態では、アパーチャをもつ保護層が予備成形され、次にポスト（およびその上のあらゆる誘電体層材料）の遠位端部がアパーチャを通しアクセス可能となるように、誘電体層に対しラミネートされる。アパーチャのある保護層は、前述の剥離層またはキャリア層と同じであっても、これから派生するものであっても、またこれと異なるものであってもよい。
【００９６】
別の例においては、誘電体層材料が導電性ポストの遠位端部から除去されたときに、保護層１６１（ａ）、１６１（ｂ）内のアパーチャを形成することができる。例えば、コア構造上の誘電体層に対し、連続的保護層をラミネートすることができる。導電性ポストの遠位端部上の誘電体層材料は、遠位端部上に配置された保護層の部分と共に融触できる。この場合、融触の後、ポストの遠位端部をさらに清浄する必要はなく、形成されたアパーチャ入り保護層は、誘電体層から簡単に除去することができる。融触プロセスからのあらゆる残留材料が、形成された保護層の外部表面上に残っている可能性があり、これは、保護層と共に除去できる。例えば、融触プロセスにより生成されたあらゆる灰を、誘電体層から保護層が剥ぎ取られるときに、保護層と共に除去することができる。
【００９７】
誘電体層が被着された後、誘電体層上に導電性パターンを形成することができる。これは、第２の複数の導電性ポストが形成される前に行うことができる。導電性パターンは好ましくは、電気メッキといったようなアディティブ法によって形成される。例えば、図２６（ｊ）および２６（ｋ）を参照すると、あらゆるキャリア層、剥離層または保護層が除去された（使用されている場合）後、シード層１５５（ａ）、１５５（ｂ）を第１および第２の誘電体層１３１（ａ）、１３１（ｂ）の外部表面上および第１の複数の導電性ポスト１３４（ａ）、１３４（ｂ）の遠位端部全体にわたり被着させることができる。シード層の被着に先立ち、誘電体層表面を、コア構造１２２について上述したものと同じまたは異なる要領で、状態調節（例えば粗化）することができる。その後、シード層１５５（ａ）、１５５（ｂ）全体にわたりフォトレジスト層を被着させ、照射し次に現像して、パターン化されたフォトレジスト層１６１（ａ）、１６１（ｂ）を形成することができる。フォトレジスト層１６１（ａ）、１６１（ｂ）は、前述のフォトレジスト層１３１（ａ）、１３１（ｂ）と同じかまたは異なる特徴をもち得る。図２６（ｌ）に示されているように、パターン化されたフォトレジスト層１６１（ａ）、１６１（ｂ）を、シード層１５５（ａ）、１５５（ｂ）上に配置することができる。
【００９８】
図２７（ｍ）を参照すると、次に、現像されたフォトレジスト層１６１（ａ）、１６１（ｂ）によって、被覆されていないシード層の部分の上に、導電性パターン１５６（ａ）、１５６（ｂ）が（例えば電気メッキにより）形成される。導電性パターンは好ましくは、導電性ポストと同じ材料で作られる。形成された導電性パターン１５６（ａ）、１５６（ｂ）の厚みは、約５〜約３５マイクロメータの間、好ましくは約１０〜約２０マイクロメータの間であり得る。導電性パターン１５６（ａ）、１５６（ｂ）が形成された後、フォトレジスト層１６１（ａ）、１６１（ｂ）を、誘電体層１３１（ａ）、１３１（ｂ）の表面から除去する（例えばストリッピングによって）ことができる。
【００９９】
導電性パターンは、第１の複数の導電性ポストの遠位端部上に配置されているある数のパッド１３９（ａ）、１３９（ｂ）を含み得る。パッドは一般に、それらが配置されている導電性ポストの直径よりも大きい表面積を有する。標準的には、パッドは、それぞれ積重ねられた導電性ポストの間に配置され、積重ねられた導電性ポストと直接接触した状態にある。
【０１００】
その後、図２７（ｎ）に示された構造または後続するあらゆる多層回路構造前駆体の上に、前述の段階のうちの１またはそれ以上の段階を繰り返すことにより、第２のおよび後続するあらゆる複数の導電性ポスト、誘電体層および導電性パターンを形成することができる。例えば、第２の複数の導電性ポストを形成するために使用されるプロセスは、第１の複数の導電性ポストを形成するために使用されたものと同じまたは異なるプロセスであり得る。好ましくは、第１、第２および後続する任意の複数のポストは、電気メッキによって形成される。ひとたび導電性パターン１５６（ａ）、１５６（ｂ）および導電性ポストが形成されると、あらゆるシード層１５５（ａ）、１５５（ｂ）を（例えばフラッシュエッチングにより）エッチングすることができる。
【０１０１】
形成された多層回路構造内には、任意の数の導電性パターン、導電性ポストおよび誘電体層を含むことができる。例えば、図２８に示す多層回路構造１７０は、回路化されたコア構造１２２、および３つの誘電体層および３つの導電性層をコア構造１２２の各側面上に含んでいる。多層回路構造１７０はまた、一般的に垂直な導電性経路をも含み、各経路は、積重ねられた導電性ポストを含み、各隣接する積重ねられたポスト対間にパッドがある。一般に垂直な導電性経路により、千鳥になったバイア構造をもつ類似の多層回路構造と比較して、形成された多層回路構造のサイズを縮減することができる。その結果、本発明の実施形態を用いて、信頼性の高い高密度の多層回路構造を、効率良くかつ費用効果の高いやり方で製造することができる。
【０１０２】
多層回路構造が形成された後、表面仕上げまたははんだマスクを、多層回路構造の外部表面に適用することができる。例えば、形成された多層回路構造の外部表面上に、Ｎｉ/Ａｕパッド仕上げおよび／またははんだマスクを形成することができる。従って、多層回路構造は、例えば単一チップモジュール、マルチチップモジュールの中でおよび／または電気アセンブリ内のマザーボードまたはドーターボードとして使用することができる。
【０１０３】
ここで図２９−３５（８）を詳しく参照すると、図２９には、一般に２００として示されている多層ラミネート基板が見られる。多層ラミネート基板２００は従来のラミネート基板２０２、２０４、２０６および２０８を含み、これらは各々全体に２１０として示される整列され金属充填され相互接続されたバイアにより合わせて電気的に結合されている。任意の隣接する２つのラミネート基板は、ボンディングシート２１２ａ、２１２ｂおよび２１２ｃのようなボンディングシート２１２により分離されている。
【０１０４】
ここで図３０〜３２を参照すると、図３０（１）には、下側に銅層２１４が配置されている従来のラミネート基板２０２（例えば、ガラス繊維強化ラミネート）が見られる。その後、ＣＯ2、ＵＶ−Ｙagまたはエキシマレーザといった従来のいずれかの手段により、銅層２１４まで、ブラインドバイア２１６ａ、２１６ｂおよび２１６ｃをレーザーせん孔する。ＣＯ2レーザーは、ガラス繊維強化ラミネートを通してせん孔するのが容易であり、せん孔速度がその他のものよりはるかに速いことから好ましい。その後、図３０（３）に示すように、ブラインドバイア２１６ａ、２１６ｂおよび２１６ｃはそれぞれ、従来のいずれかの方法により、銅２１８ａ、２１８ｂおよび２１８ｃで充填される。メッキの不均質性（標準的に１０％）のため、全てのブラインドバイア２１６ａ、２１６ｂおよび２１６ｃがラミネート基板２０２の上部表面まで一杯またはその上まで確実に充填されるようにするには、やや過剰なメッキが必要である。メッキの後、Ishii Hyokiの振動バリ取り機のようなバリ取り機により、余剰のメッキを除去し、銅充填されたブラインドバイアを平坦化させるため、表面バフ磨きが適用される。ブラインドバイア２１６ａ、２１６ｂおよび２１６ｃが銅充填され、好ましくはその後バフ磨きされた後、はんだバンプ２２０が、銅充填されたブラインドバイア２１６ａ、２１６ｂおよび２１６ｃの各々の上に被着される。
【０１０５】
本発明の一実施形態においては、図３１に最も良く示されているように、１またはそれ以上のはんだバンプ２２０は、３つの別々の重ね合わされたはんだ層２２０ａ、２２０ｂ、２２０ｃを含むことができる。本発明の別の実施形態においては、図３２に最も良く示されているように、１またはそれ以上のはんだバンプ２２０は、１つの基板上の２つの別々の重ね合わされたはんだ層（例えばはんだ層２２０ａおよび２２０ｂ）および第２の基板上の単一のはんだ層（例えばはんだ層２２０ｃ）を含むことができる。かくして２つの重ね合わされたはんだ層を、１つの基板（例えば基板２２０ａ）上に配置し、一方もう１つの基板（例えば基板２２０ｂ）上に単一の層を配置することができる。
【０１０６】
はんだ層２２０のための材料は、純金属、金属合金、金属合金前駆体、金属組成物、金属化合物およびそれらの組合せを含み得る導電性組成物からなる。例えば、導電性組成物は、Ｉｎ、Ｓｎ、Ｂｉ、Ｓｂ、Ｐｂ、Ｎｉ、Ｚｎ、Ｃｕ、Ｃｄ、Ｐｔ、Ｐｄ、ＡｕおよびＡｇからなるグループの中から選択された１またはそれ以上の材料を含み得る。
【０１０７】
好ましくは、導電性組成物は、プレスされたときに容易に変形でき、かくして導電性表面間の優れた面接触を提供する柔軟なはんだ材料を含む。例えば、導電性表面に接触させて導電性組成物を変形させることで、支持領域との接触面積を増大させることができる。はんだ組成物の適切な例としては、金属または単相または多相合金が含まれ得る。合金は、二元、三元またはその他のそれ以上に高次の組成物であってよい。例としては、Ｉｎ−Ｓｎ、Ｂｉ−Ｓｎ、Ｉｎ−Ａｇ、Ｓｎ−Ｓｂ、Ａｕ−ＳｎおよびＰｂ−Ｓｎを含む合金がある。はんだ材料組合せのより具体的な例としては、５２Ｉｎ／４８Ｓｎ、５８Ｂｉ／４２Ｓｎ、９７Ｉｎ／３Ａｇ、Ｉｎ、３７Ｐｂ／６３Ｓｎ、９６.５Ｓｎ／３.５Ａｇ、９５Ｓｎ／５Ｓｂ、８０Ａｕ／２０Ｓｎ、および９０Ｐｂ／１０Ｓｎ（重量百分率として表す）が含まれる。より特定的に言うと、本発明の好ましい実施形態においては、はんだ層２２０が３つの重ね合わされた層（例えば、はんだ層２２０ａ、２２０ｂおよび２２０ｃ）からなる場合、導電性組成物は、表２の以下の元素を含む（数字は重量百分率を表わす）。
【０１０８】
【表２】
0004262967.tif 000003
【０１０９】
図３２に示した本発明の実施形態においては、はんだ層２２０ａおよび２２０ｂはそれぞれ、はんだ層２２０ａおよび２２０ｂについて上表２に示された導電性組成物を含み得る。はんだ層２２０ｃのような単一のはんだ層が別々の第１の基板（例えば基板２０２）上で利用され、一方もう１つのまたは第２の基板（例えば基板２０４）が２つの重ね合わされたはんだ層（例えばはんだ層２２０ａおよび２２０ｂ）を支持する場合、単一のはんだ層（すなわちはんだ層２２０ｃ）は、はんだ層２２０ｃについて上記表２に示した導電性組成物を含むことができる。
【０１１０】
ここで図３３（１）〜（６）を参照すると、少なくとも１つの側面上にフォトレジスト２２４が配置され、より好ましくは、フォトレジスト２２４は、２つの相対する側面上に配置され、その後エッチングされる銅層２１４全体にわたりパターン化される。乾燥膜または液体フォトレジストのいずれでも使用することができる。フォトレジスト２２４は、ストリッピングされ、次に、誘電性ポリマーボンディング膜（例えばボンディングシート２１２ａ）、そしてそれに結合または付着された剥離層２２６が、図３４（２）に最も良く示されているように、ラミネート基板２０２の露出された上面に、従来のあらゆる要領で、固定またはタッキングされる。タッキングは、ラミネーションによって達成できる。ラミネーション中、ボンディング膜またはシート（例えば味の素ボンディング膜）は、はんだバンプ２２０がそれに容易に穴あけするかまたはその中を通過できるように、それを硬化することなくその最大流量温度（例えば８０〜９０℃）まで加熱される。代替的には、ボンディング膜に代えて液体ポリマーを用いることもできる。液体ポリマーは、スクリーン印刷、カーテンコーティングまたはスプレーコーティングによってコーティングすることができる。その後、剥離層２２６は、ボンディング膜（すなわち図３３（４）中のボンディングシート２１２ａ）から除去またはストリッピングされる。
【０１１１】
図３３（４）で形成された複数の基板アセンブリは、ラミネート基板２０２、２０４、２０６および２０８で生成され得、次に図３３（５）の中に示されているように整列され、その後、金属間ジョイントおよび多層ラミネート基板２００を作るべく、従来のあらゆる手段により、合わせてラミネートされる（図２９および３３（６）参照）。より特定的には、金属間ジョイントを作り、ボンディング膜２１２ａのようなボンディング膜を硬化するため、図３３（４）の複数の形成基板アセンブリをラミネーションにより相互接続することができる。まず第１に、基板２０２のような基板は、はんだ層（すなわち、はんだ層２２０ａおよび２２０ｃ）の融解温度（例えば、上表２内のアプローチＩの共沸はんだについては１８５〜２３０℃、そして上表２内のアプローチＩＩのＳｎについては２３５〜２５０℃）よりわずかに高温まで加熱されることになる。鉛の融解温度（例えば３００℃〜３２５℃）は錫の融解温度（例えば約２６０℃）よりも高く、金の融解温度（例えば約９００℃）は鉛の融解温度よりも高い、ということは周知の事実である。かくして、好ましくは、はんだ層２２０ａおよび２２０ｃについての融解温度は、はんだ層２２０ｂについての融解温度よりも低い。はんだ層のはんだ組成物は、融解し融合して金属間ジョイントを作ることになる。同時に、はんだ層２２０ａおよび２２０ｃおよびはんだ層２２０ｂは、互いに混ざり合い（comingle）および／または互いの中に拡散し、金属間ジョイント全体の融解温度を上昇させることになる。最後に、ジョイントは、はんだ層２２０ａおよび２２０ｃの融解温度（すなわち表２中のアプローチＩについては約２６０〜３００℃で、表２中のアプローチＩＩについては３１０〜５００℃といったような３００℃より高い温度）よりもはるかに高く、かつはんだ層２２０ｂの融解温度よりも高い温度で「縮れ」て、はんだ層をさらに互いに混ざり合わせ互いの中に拡散させることになる。次に、温度は、ボンディング膜２１２ａのようなボンディング膜を硬化するため、ボンディング膜（例えばボンディング膜２１２ａ）の硬化温度（例えば９５〜１４０℃）まで低下させられる。１つの基板（例えば、基板２０８）のバイア２１６ｃ中の銅２１８ｃを、隣接する基板（例えば基板２０６）のバイア２１６ａ中の銅２１８ａと整列させるべく、図３３（５）のアラインメント（整列）の２つの相対する基板２０２および２０８が、１８０度回転させられるということは直ちに明らかとなるはずである。
【０１１２】
ここで図３４（１）〜３５（８）を参照すると、前述のように、図３５（４）の基板アセンブリを生成すべく、当初一対の基板（例えば図３４（３）および３５（４）中の基板２０２および２０４）を合わせてラミネートする逐次的プロセスが見られる。その後、露出された銅層２１４−２１４は、フォトレジスト２２４−２２４と共にパターン化される。その後、前述の手順に従って、パターン化された銅層２１４−２１４上に、ボンディングシート２１２ｃおよび２１２ｂが配置される。前述の手順に従って、付随する銅充填材（すなわち、銅充填材２１８ａ、２１８ｂ、および２１８ｃ）および銅層２１４−２１４を伴う基板２０６および２０８が生成され、その後、前述の通りボンディングシート２１２ｂおよび２１２ｃ上のラミネーションを通して図３５（６）の基板アセンブリに結合される。その後、露出された銅層２１４−２１４は、フォトレジスト２２４−２２４を用いてパターン化される。上述の手順を実施することにより、はんだ層２２０は、リソグラフィによるパターン化プロセスにさらされなくなる。
【０１１３】
図２９〜３５（８）の本発明の実施形態は、従来のメッキスルーホール（ＰＴＨ）バイアに比べ数多くの利点を有する。例えば、本発明の実施形態は、密度がはるかに高くなるように、はるかに小さい（直径５０〜１５０μｍ対２００μｍ以上）バイアの製造を可能にする。Ｌ/Ｄ（ラミネートコア＋ビルドアップ被着層）パッケージ基板アプリケーションのためには、ラミネートコアのバイアは、いずれかの被着層が上面にビルドアップできるようになる前に、充填されなくてはならない。本発明の実施形態は、いかなる追加のプロセス段階も必要とならないように、自動的に充填されるバイアを有する。従来のメッキスルーホールバイアの場合、メッキバイアの中央孔は、バイアのメッキ（形成）の後に充填されなくてはならない。標準的充填材料は、適切な液体ポリマー（例えばエポキシ）である。標準的ポリマー充填材の熱膨張率（ＣＴＥ）は、はるかに高いことから、それが信頼性の問題を発生させることになる。この問題を解決するために、バイアの内部の充填材をふたすべく、通常、バイア充填の後に銅キャップ層がメッキされるが、この方法は、パターン化の前に銅の全体的厚みを増大させるので、サブトラクティブパターン化の解像度が減少する。本発明の実施形態は、スペースを節約するためスタックバイア構造を提供する。前述のように、本発明の実施形態は、はんだジョイントを作ることができるので、はんだジョイントが、基板上にチップを取付けるためのはんだリフローといったさらなるチップアセンブリ処理を経ても容易に存続できる。
【０１１４】
ここで本発明のさらなる実施形態のため図３６〜４８（ｄ）を参照する。図３６には、基板３００に対する短絡（または高い漏洩）を伴う不良コンデンサ３２０ｂに接続された金属３１０パッド（例えば銅パッド）を除去するためのメッキ除去プロセスの広範な例示が見られる。広義には、マスク設計により、金属３１０コンデンサパッド全体にわたりレジストを開放するか、またはパッドに導くトレースのみを開放する。コンデンサを数多くの小さなコンデンサに破断することで、キャパシタンスを大幅に低減することなく、欠陥を隔離（メッキ除去）することができる。図３６には、フィールド酸化物層３０２、短絡の無いゲート酸化物３０６ａおよびポリシリコン金属層３１２を含む良好なコンデンサ３２０ａ、短絡３０７を伴うゲート酸化物３０６ｂおよびポリシリコン金属層３１２を含む不良コンデンサ３２０ｂ、および適切な隔離を提供する不動態化層３０８を支持する基板３００が、より具体的に示されている。レジスト３２４は、図示通り、適切に配置することができる。マスク設計により、全ての金属３１０コンデンサパッド全体にわたりレジスト３２４を開放する。
【０１１５】
不良コンデンサ３２０ｂのメッキ除去は、従来のメッキ用冶具などのような適切なあらゆる手段によって達成できる。メッキ用冶具の中に水が入れられ、その後水にメッキ溶液が付加される。メッキバイアスは、銅メッキするのに使用されるものと逆である。すなわち、ウェハーの裏面に負の電圧が印加され、溶液に対し正の電圧が印加される。メッキ溶液は、硫酸銅、硫酸および添加剤であって良い。ウェハーの裏に対する接触は、前方側から、すなわち金属３１０パッドからシリコンに接する金属３１２への接触であって良い。レジスト３２４を用いて、湿式エッチングが行われる。残渣を除去するため、Ｃｕエッチングと共にメッキ除去手順に従い、その後、露出されたあらゆる接着層を除去するために、その接着層がエッチングされる。レジスト３２４を適切にストリッピングすることができる。
【０１１６】
ここで図３７を参照すると、基板３００上の窒化物被着、フィールド酸化物３０２（ＭＡＳＫ１）被着、およびそれに続く窒化物エッチング、フィールド酸化（１μｍ）、窒化物ストライプおよびゲート酸化（１０ｎｍ）といった半導体製造プロセスによって生成された基板アセンブリが示されている。接点マスク（ＭＡＳＫ２）が次に被着され、その後に酸化物エッチング、ポリシリコン被着３１２および金属被着が行われる。金属３１２のエッチングのためにＭＡＳＫ３が被着され、その後アルミニウムエッチング、ポリシリコンエッチングおよび不動態化層３０８の被着が続く。パッドマスク（ＭＡＳＫ４）が適切に被着され、その後、不動態化エッチング、ＴｉＣｕ被着、金属３１０マスク（ＭＡＳＫ５）、金属３１０のパターン化、メッキ除去用マスク（ＭＡＳＫ６）の設置、不良コンデンサ３２０ｂのメッキ除去、およびポリイミドコート３３０の被着が行われる。
【０１１７】
ここで図３８を参照すると、図３７のアセンブリを製造し、その後金属層３３４を被着させ、次に誘電体層３３６を被着させ、その後誘電体層３３６上に金属層３３８を被着させて金属パッド３４２および誘電体層３４０を形成するという手順を行うことによって形成されるＭＣＭアセンブリ３６０が見られる。図３８のＭＣＭアセンブリ３６０から、ウェハーまたは基板３００の２００ｕへの裏面研削、裏側窒化ケイ素不動態化（０.２μ）、接着剤３５０被着、仮キャリア３５０の取付け、基板内のスルーバイア（ＭＡＳＫ７）の形成、窒化物プラズマエッチング、スルーウェハーのＫＯＨエッチング（フィールド酸化物３０２上で停止）、ポリシリコン３１２に至るまでの酸化物３０２のプラズマエッチング、パリレン３７０の蒸着（２０μ）、パリレン３７０内のバイアレーザ処理、バイアＣｒＣｕシード被着のプラズマクリーニングといった段階により、スルーバイア形成が行われる。その後、ラミネートレジストを用いて、ポリシリコン金属３１２（ＭＡＳＫ８）と接触した状態でバイアパッドが被着され、その後Ｃｕメッキ３８０（１０μ）を形成し、シードエッチングおよび 無電解Ｎｉ/Ａｕメッキが行われる。
【０１１８】
ここで、支持基板貼付け形成プロセスを示すための図４０を参照すると、図３９のアセンブリは、サイズに合わせてダイシングされる。接着剤層３８４が、バイア３８１を有するセラミクス基板３８８にタッキングされる。銅メッキ３８０全体にわたる接着剤層３８４は、セラミクス基板３８８を用いて除去されこの基板３８８は、適切な量の接着剤層３８４を除去するレーザーマスクとしてのバイア３８１を含む。セラミクス基板３８８はその後、基板３００により支持されるパリレン層３７０に対しラミネートされる。その後、ペースト３９０（例えばＳｎＡｇ）がバイア３８１内にスクリーニングされ、次に、体積を増大させリフローさせるべくＳｎＡｇはんだボールが設けられる。変形実施形態においては、図４１に最も良く示すように、図４０のアセンブリは、はんだ（例えばＡｕＳｎ）３９４を介して、図４０のアセンブリのパッド３４２に取付けられたＣＰＵ３９８を含んでいる。
【０１１９】
ここで図４４〜４８（ｄ）を参照すると、図４４に全体が４１０として示されるコンデンサ構造を有するマルチチップモジュールの一例が見られる。モジュール４１０の視覚的な表現を簡略化するため、図にはモジュールの断面スライスのみが示されており、ここでは、モジュールの付加的部分は、スライスのまっすぐな左縁部の左側で、かつスライスの真直ぐな右縁部の右側に、存在すると理解される。基板４１０は、接着剤層４８０により二次基板４７０に付帯する一次基板４１１を含む。一次基板４１１は、好ましくはシリコンウェハーを含み、二次基板４７０は好ましくは、セラミクス基板を含む。接着剤層４８０は、ボンディングシート（ボンディング膜とも呼ばれる）も含むことができ、その例が以下でさらに詳細に述べられている。複数の誘電体層および導電層が一次基板４１１の上面に形成され、モジュール４１０の上部の複数の導電性相互接続パッドで終わっている。その他の用途の中でも、一部のパッド４６１は、各々が複数の対応する相互接続パッド４４３を有する１またはそれ以上の集積回路チップ４４２に相互接続するために用いられる。パッド４６１および４４３の相互接続は好ましくは、従来のフリップ−チップボンディングプロセスで形成されできるように、複数のリフローはんだバンプ４４５によって行われる。
【０１２０】
本発明の１つの態様は、各々が一次基板４１１の導電性（例えばドープされた）領域４１２と、導電性領域４１２の一部分にわたり形成された（好ましくは酸化ケイ素を含む）超薄型誘電体層４１４と、誘電体層４１４全体にわたり形成された第１の導電性層４２１と、第１の導電性層４２１上に形成された少なくとも１つのアパーチャ４２２を中に有し、該層４２１全体にわたり形成された第２の誘電体層４２５と、各アパーチャ４２２内に充填された導電性材料の本体４３２と、導電性材料の本体４３２と電気的に接触し第２の誘電体層４２５全体にわたり形成された第２の導電性層４３１と、を含んでなる複数の高キャパシタンス値構造によって提供される。第１および第２の導電性層４２１および４３１が形成された後、不良な誘電体層４１４（例えば層を通して形成されたピンホールによってひき起こされるような）を有するキャパシタンス構造は、本発明によるメッキ除去プロセスにより検出され、その第２の導電性層４３１はメッキ除去プロセスによって除去される。次に、メッキ除去プロセスの後残った導電性層４３１のうちの選択されたものに対し第３の導電性層４４１Ａを結合することにより、不良でないキャパシタンス構造からバイパスコンデンサが構築される。このとき、直接的にかまたは図４４に示されている導電性材料の介在層４５１Ａにより、相互接続パッド４６１Ａに第３の導電性層４４１Ａが結合される。
【０１２１】
一次基板４１１の導電性領域４１２は、本発明による２以上のコンデンサ構造のための共通下部電極として役立ち、好ましくは、拡散またはイオン注入により作られるような基板４１１の上面に形成された強くドープされたＮ＋型層を含み、より好ましくは、０.０１オーム−ｃｍという比較的低いバルク抵抗率を有するようにｎ型不純物でドープされた基板全体４１１を含む。この抵抗率レベルを達成するために、１立方センチメートルあたり５×１０-18のｎ型不純物というバルクドーピングレベル（５×１０-18cm-3）を用いることができる。一般に、領域４１２のその実現のためのバルク抵抗率は、１×１０-18cm3以上のドーピングレベルに対応する０.００２オーム−ｃｍ以上であるべきである。
【０１２２】
薄い誘電体層４１４は好ましくは二酸化ケイ素を含み、１０ｎｍ前後の厚みを有している。７ｎｍから２０ｎｍの間の厚み範囲を使用することができる。かかる薄い誘電体層は、誘電体層を通るピンホールの形成を受けやすく、かかるピンホールは、コンデンサの電極間に短絡をひき起こす可能性がある。以下で述べるように、本発明は、複合バイパスコンデンサを提供すべく２以上のコンデンサ構造を合わせて結合することによって、この問題に対処しそして、製造中の選択的メッキ除去プロセスを含み、薄い誘電体層４１４内のピンホールの存在を自動的に検出して不良なコンデンサ構造の第２の導電層４３１のメッキ除去を行う。薄い各誘電体層の周囲の縁部漏洩電流のポテンシャルを低下させかくしてコンデンサ構造の信頼性を改善するため、薄い各誘電体層４１４は、好ましくは、しばしば「フィールド」酸化物層と呼ばれる二酸化ケイ素４１５のより厚い層４１５によって取り囲まれる。
【０１２３】
第１の導電層４２１は好ましくは、薄い誘電体層４１４と接触するｎ型導電性ポリシリコンの第１の副層およびアルミニウムの第２の副層を含んでなる。副層は、薄い誘電体層に比べ比較的厚く、例えば０.２５μｍ〜１μｍの厚さであり得る。第２の誘電体層４２５は、ポリイミドまたは被着された二酸化ケイ素のようなある数の適当な誘電体材料を含むことができ、同じく２μｍ〜１０μｍの範囲内の厚みといったような、好ましくは層４１４の厚みを超える厚みを持つ。第２の誘電体層４２５内のアパーチャ４２２には、好ましくは、第１の導電層４２１の上部副層の材料とは異なりおよび／または第２の導電性層４３１の底面にある材料と異なる、導電性材料の本体４３２（すなわちバイア）が充填されている。この差異により、本発明によるメッキ除去プロセスは、薄い誘電体層４１４が不良であることが発見された場合に、第１の導電層４２１を除去することなく第２の導電層４３１を除去することが可能になる。第２の導電性材料４３１は、銅のような容易にメッキ除去し得る金属を含んでなる。
【０１２４】
本発明の好ましい実施形態においては、バイア本体４３２についての上述の必要条件は、第１のチタン副層と第２の銅副層を含み、第２の副層が第１の副層よりも厚い、第２の導電層４３１を構築することによって、満たされる。第１の副層は、アパーチャ４２２を第２の誘電体層４２５内に形成した後で被着され、かくして第１の層４２１の上部副層（例えばアルミニウム）と異なる材料でアパーチャ４２２を少なくとも部分的に充填し、かつ第２の誘電体層４２５の上部部分をカバーする。第２の銅副層は、容易にメッキ除去できる金属となり、またこの金属は、アパーチャ４２２の底面にあるチタンの副層と第１の導電性層４２１のアルミニウム副層の双方とも異なっている。
【０１２５】
本発明の別の特徴は、電流がモジュール４１０上のキャパシタンス構造へおよびそこから、ならびにモジュール４１０上のその他のコンポーネントへおよびそこから流れるように、低インダンタンスの経路を提供する大直径のバイア４９０をモジュール４１０の底面側に設けているという点にある。バイア４９０は、二次基板４７０の上部および下部表面を通って、さらに接着剤層４８０の上部および下部表面を通って、かつさらに一次基板４１１の下部表面を通って基板４１１の上部表面近くまで形成され、ここで各バイア４９０はそれぞれの導電性裏面接点４６７と接触する。各裏面接点４６７は、誘電不動態化層４６５により一次基板４１１から導電的に隔離され、第１の導電層４２１のそれぞれのインスタンス４２１Ｃおよび４２１Ｄに電気的に結合される。各裏面接点４６７はそのそれぞれのバイア４９０を一次基板４１１に機械的に結合し、そのそれぞれのバイア４９０を導電層４２１Ｃ、４２１Ｄに電気的に結合する。バイアは、モジュール４１０に対し電源電圧を提供するか、モジュール４１０に接地電位を提供するか、モジュール４１０に入力信号（例えばデータ信号、クロック信号など）を送るかまたはモジュール４１０から出力信号を送るように、構成することができる。視覚的に簡略に表すべく、図中には、２つのバイア４９０および２つの裏面接点４６７しか示していないが、モジュール４１０は、何百乃至は何千ものバイア４９０および対応する裏面接点を含むことができる。
【０１２６】
各バイア４９０は、好ましくは、二次基板４７０内でアパーチャ４７２を通して形成され、好ましくは、アパーチャ４７２の内側表面に形成され接着された金属層４７４により基板４７０に機械的に結合される。各金属層４７４は好ましくは、そのアパーチャの外側で二次基板４７０の上部または下部表面まで延び、ここでそれに対し電源、接地または電気信号を結合させることができる。
【０１２７】
図４４では、図の右側に示されたバイア４９０は、一次基板４１１の導電性領域４２０に接地電位を提供するように構成されている。このバイアに結合された裏面接点４６７はそれ自体、各第１の導電層４２１Ｄに電気的に結合される。層４２１Ｄはそれ自体、ドープされた領域４１２の一部分の上に形成されたオーム接触４１８（例えば、一次基板４１１の上部表面上の一点に対するオーム接触）に電気的に結合される。かくして、図の右側に示されたバイア４９０は、全てのコンデンサ構造の共通の下部電極（すなわちドープされた領域４１２）に電気的に結合される。オーム接触４１８は、数多くの方法で形成できる。一例としては、ドープされた領域４１２の一部分の上に、ｎ型ポリシリコンを被着させることができる。これは実際には、第１の導電層４２１（およびそのインスタンス４２１Ｃおよび４２１Ｄ）がｎ型ポリシリコンの下部副層およびアルミニウムの上部副層からなる場合に、当然のこととして行われる。オーム接触はまた、ドープされた領域４１２の一部分に直接アルミニウムを被着させることによってかまたは１０％〜９０％のチタン−タングステン（Ｔｉ−Ｗ）合金をドープした領域４１２の一部分の上面に被着させ、その後この合金の上面にアルミニウムを被着させることによっても、形成できる。ドープされた領域４１２の一部分の上へアルミニウムを直接被着させるよりも、ｎドープされたポリシリコンまたはチタン−タングステン合金を使用する方が好ましい。
【０１２８】
また図４４では、左側に示されたバイア４９０は、層４３１Ｃが層４２１Ｃに電気的に結合され、層４５１Ｃが層４６１Ｃに電気的に結合されている状態で、互いに電気的に結合される一連の介在する導電層４３１Ｃ、４４１Ｃおよび４５１Ｃを通して、接点パッド４６１Ｃまで導電層４２１Ｃから電気信号を提供するように構成されている。しかしながら、左側のバイア４９０は、１またはそれ以上のコンデンサ構造の第２の層４３１（すなわち上部電極）を合わせて結合する第３の導電層４４１に電源電圧を提供するようにも構成できる。これは、図中に破線で示されている、導電層４４１Ｃと４４１Ａとの間の導電性材料のブリッジ４４３Ｂを含むことによって達成できる。この構成は、キャパシタンス構造の上部電極に対し、低インピーダンス電源の電圧を提供する。
【０１２９】
視覚的な明確となるように、基板４１１および４７０の垂直厚みとの関係において、導電層４２１、４３１、４４１、４５１および４６１および誘電体層４１４、４２５、４３５、４４５および４５５の垂直厚みが拡大されたという点を指摘しておく。同じ理由で、層４６５および４８０および接点４６７の垂直厚みもまた拡大した。
【０１３０】
本発明の実施形態に従ってモジュール例を一般的に述べてきたが、ここで、本発明によるモジュールを構築する方法の一例を述べる。まず最初に、一次基板４１１および上に配置されたさまざまな素子を構築する方法の例について記述し、次にバイア４９０を構築するための方法例について記述する。
【０１３１】
図４５（ａ）を参照すると、本発明による方法例は、＜１、０、０＞の結晶配向および５００μｍ〜６７５μｍの厚みをもつシリコン基板４１１′から始まる。基板は、一例としては、一立方センチあたり（cm-3）１×１０18またはそれ以上のドープ剤原子濃度でｎ型ドープ剤で均質にドープされてもよいし、または、別の例としては、上部表面において導電性領域４１２を作り上げるべくすでにドープ剤を中に注入または拡散させた上部表面を有するシリコン基板を含むこともできる。最初の例では、０.０１オーム−cmのバルク抵抗率を提供するため、１cm-3あたり１×１０18のドープ剤原子のバルクドーピングが好ましい。第２の例では、前者のケースで見られたものと同等の表面を提供すべく、ドープされた層内のドーピングレベルおよびこの層の深さが選択される。厚みおよびドープ剤レベルのさまざまな組合せが可能であり、かかる組合せを１つ選択することは、当業者に周知の程度である。
【０１３２】
次に、キャパシタンス構造のための超薄誘電体材料の層４１４が構成される。ここでは、より厚いフィールド酸化物の領域４１５の内部に層４１４を構成することにより、周辺の漏洩電流を低減させる好ましいアプローチを示す。この好ましいアプローチにおいては、窒化ケイ素を含むマスク層５１４が被着され、パターン化されて、その後の最初の酸化段階で酸化マスクとして作用する。パターン化は、半導体製造技術においては周知のものであるフォトリソグラフィおよびエッチングプロセスによって達成できる。基板４１１′は、窒化ケイ素層５１４が除去された場所でフィールド酸化物領域４１５Ａ、４１５Ｃおよび４１５Ｄを形成するように、その後酸化されることになる。基板４１１′の表面上に保持されるマスク層５１４の部分は、参照番号５１４Ａおよび５１４Ｂとして図中に表わされている。その後、層部分５１４Ａおよび５１４Ｂにおいて誘電層４１４が形成される。従ってこのとき、マスク層５１４が形成されパターン化された状態で、シリコン基板４１１′は酸化段階にさらされ、マスク層５１４によってカバーされていない基板４１１′の部分を二酸化ケイ素に酸化することによって、フィールド酸化物領域４１５Ａ−４１５Ｄを形成する。酸化段階は、フィールド酸化物が好ましくは約１μｍの厚みを持つように、実施される。半導体製造技術において周知のように、好ましい厚みを達成すべく、酸化温度および酸化時間の広範囲にわたる組合せを使用することができ、かかる組合せの１つを選択することは、当業者の技術範囲内に容易に入るものである。
【０１３３】
次に、基板４１１′の表面からマスク層５１４Ａおよび５１４Ｂが除去され、１０ｎｍ（１００オングストローム）と等価な約１０ｎｍの厚みを持つ二酸化ケイ素の薄い誘電体層４１４を形成すべく、シリコン基板４１１′が再び酸化段階にさらされる。その結果として得られる構造は、図４５（ｂ）に示される。半導体製造技術では周知のとおり、好ましい厚みを達成するためには、酸化温度と酸化時間の広範囲の組合せを使用することができ、かかる組合せの１つの選択は、当業者の技術範囲内に容易に入るものである。この酸化段階は、フィールド酸化物層４１５Ａ−４１５Ｄに対し１０ｎｍ未満の厚みを付加する。このアプローチによると、薄い酸化物層４１４からフィールド酸化物層４１５へのスムーズな遷移が薄い酸化物層の周縁部で行われ、こうして、周縁部におけるピンホールおよび漏洩電流の可能性は減少する。
【０１３４】
本発明による方法例における次の一般的段階として、オーム接触４１８、第１の導電層４２１、第２の導電層４３１およびそこに介在する誘電体層４２５が形成される。これを達成する好ましい方法が本明細書の中で開示されており、この方法は、裏面バイア４９０と第１の導電層の相互接続を可能にし、かつ不良な酸化物層４１４の検出を可能にする。好ましいアプローチは、オーム接触４１８の場所についてフィールド酸化物層４１５内にウインドウを画定することから始まる。これは、層４１５全体にわたりフォトレジスト層を形成すること、層４１５内のウィンドウを作るべき場所に重なるフォトレジスト層内の部分を除去するため従来のフォトリソグラフィ方法によりフォトレジスト層をパターン化すること、そしてその後ウィンドウを形成するため化学エッチング剤で層４１５の露出された部分をエッチングすること、によって達成できる。これらの段階の結果は、図４５（Ｃ）（フォトレジスト層は除去された状態で）に示されており、ここで酸化物層４１５内のウィンドウは、参照番号５１５Ｃによって示されている。
【０１３５】
次に、導電層４２１は、図４５（Ｃ）に示された基板構造の上部表面全体にわたり、Ｎ＋ドープされたポリシリコンの第１の副層を被着させ、その後ポリシリコン副層上にアルミニウムの副層を被着させることによって形成される。これらの段階の各々は、それ自体、半導体製造技術にとって周知のものであり、これらの各段階を実施することは当業者の技術範囲内に入る。本発明により提供される進歩性のある特徴は、これらの段階の特別な順序にある。ウインドウ５１５ＣにおけるＮ＋ポリシリコン層の被着は、ポリシリコンと基板４１１′との間の界面においてオーム接触を作り上げる。その後、第１の導電層４２１の特定の領域、つまりインスタンス４２１Ａ−４２１Ｄが、従来のフォトリソグラフィおよびエッチング方法によって形成される。例えば、完全に形成された層４２１全体にわたりフォトレジスト層が形成され、その後、完全に形成された層４２１の部分を露出するためにパターン化され、それに続いて、アルミニウムを除去しその下にあるポリシリコンの部分を露出するためアルミニウムエッチング剤で露出したアルミニウムがエッチングされ、その後、露出されたポリシリコン部分がポリシリコンエッチング剤でエッチングされて除去され、最終的にインスタンス４２１Ａ−４２１Ｄが構成される。別の例としては、従来のリフトオフ技術を使用することができる。結果として得られるパターン化された層４２１を見るためには、図４５（ｄ）を先に参照されたい。
【０１３６】
好ましい方法における次の段階は、第２の誘電体層４２５を形成する段階、誘電体層４２５内にアパーチャ４２２を形成する段階、そしてその後導電性材料の本体で各アパーチャ４２２を充填する、第２の導電層４３１を被着させる段階を含む。誘電体層４２５は、ホスホシリケート（ＰＳＧ）ガラス、ボロホスホシリケート（ＢＰＳＧ）ガラス、ＴＥＯＳガラス（テトラエチルオキシシラン）のようなＣＶＤで被着されたガラス、被着された窒化ケイ素、ポリイミドおよびその他のポリマー誘電体層を含めた任意の数の誘電体材料を含み得る。現在のところ、ポリイミドおよび被着ガラスが好まれている。従来のフォトリソグラフィおよびエッチング段階により、アパーチャ４２２を形成することができる。さらに、いくつかのポリマー誘電体は、写真撮像可能であり、化学線に誘電体材料を直接パターン露出し、その後続けて材料を現像液にさらすことによりアパーチャを画定することができる。次に、導電性材料本体４３２および第２の導電層４３１が形成される。本体４３２および導電層４３１のために被着された材料のタイプは、前述の基準、すなわち各本体４３２の底面にある材料は第１の導電層４２１の上面の材料とは異なりおよび／または第２の導電層４３１の底面の材料とも異なること、という基準に従って選択される。これを達成するためには、本発明者の好ましいアプローチは、各アパーチャ４２２の底面を充填し、各導電性本体４３２の底面部分として役立つようにチタン基板が最初に被着されている状態で、第１のチタン副層（Ｔｉ）および第２の銅副層（Ｃｕ）として導電層４３１を被着させることによって、本体４３２および第２の導電層４３１を同時に形成することである。次に、従来のフォトリソグラフィおよびエッチング方法により、第２の導電層４３１がパターン化される。結果として得られた構造は図４５（ｄ）に示される。
【０１３７】
この段階で、本発明による２つのキャパシタンス構造が、図４５（ｄ）に示されている。第１のこのような構造は、共通の導電性領域４１２、厚いフィールド酸化物インスタンス４１５Ａおよび４１５Ｃにより縁取られた薄い誘電体層４１４Ａ、第１の導電層インスタンス４２１Ａおよび第２の導電層インスタンス４３１Ａを含んでなる。第２のキャパシタンス構造は、共通の導電性領域４１２、厚いフィールド酸化物インスタンス４１５Ｃおよび４１５Ｄにより縁どられた薄い誘電体層４１４Ｂ、第１の導電層インスタンス４２１Ｂおよび第２の導電層インスタンス４３１Ｂを含んでなる。
【０１３８】
本発明による方法例における次の一般的段階は、導電性領域４１２にメッキ除去電圧（すなわち陽極電圧）が印加され、陽極バーにメッキ電圧（すなわち陰極電圧）が印加されている状態で、導電層４３１のインスタンスをメッキ除去プロセスにさらすことにある。メッキ除去プロセスは、任意の従来の電解メッキ溶液を用いることができる。上部銅副層を含む導電層４３１では、メッキ溶液は、銅電解メッキ溶液を含み、陽極バーは銅を含むものの陰極電位がそれに印加されている。メッキ除去電圧が領域４１２に印加された状態でメッキ溶液に導電層４３１のインスタンスを露出した場合、メッキ除去電圧は、あらゆる不良誘電体層４１４Ａ、４１４Ｂを通って、上に重なった導電層インスタンス４２１および４３１上に結合することになる。従って、不良層４１４Ａ、４１４Ｂの上に重なる導電層４３１のインスタンスは、メッキ除去電圧の印加を受け、その銅副層のメッキ除去を行うことになる。一例として、誘電体層４１４Ｂが、それを不良なものにするピンホールを持つものと仮定する。この場合、導電層インスタンス４３１Ｂの銅副層は、図４６（ｅ）でその銅副層の輪郭を示す破線により示されているように、メッキ除去が行われる。メッキ除去プロセスの終点は、メッキ除去電流の実質的降下により検出できる。代替的には、銅副層全てが確実に除去されるのに充分な長さの、予め設定された時間を用いることができる。メッキ除去段階に先立ち、基板の上部表面は、キャパシタンス構造の第２の層インスタンス４２１に電気的に結合されている層４３１の部分（インスタンス）のみを露出すべく、その後現像されるフォトレジストマスクで被覆されている。このマスクは、電解メッキ溶液の中に標準的に存在する酸から、基板のその他の部分を保護している。フォトレジストマスクは、メッキ除去段階の後で除去される（はがされる）。
【０１３９】
メッキ除去段階の後、次に層インスタンス４３１Ｂのチタン副層を、好ましくは第１の導電層４２１または誘電体層４２５をエッチングしない適当な化学エッチング剤により、除去することができる。誘電体層４２５が被着されたガラスを含み、第１の導電層４２１がアルミニウムを含む場合、適切なチタンエッチング剤は、ハロゲン塩化物（ＨＣｌ）王水（ＨＣｌ＋ＨＮＯ3）および硝酸（ＨＮＯ3）である。誘電体層４２５がポリイミド材料を含む場合、これらエッチング剤、ならびにフッ化水素酸および硝酸の組合せを使用することができる。
【０１４０】
上述のプロセスは、図４８（ｆ）に示すように、第１の導電層４２１の下にあるインスタンス４２１Ｂを除去することなく、不良誘電体層４１４Ｂの上に重なる第２の導電層４３１のインスタンス４３１Ｂの除去を可能にする。この要領での第１の導電層４２１のインスタンス４２１Ｂの保存は、その後形成される層４３５、４４１、４４５、４５１および４５５の平坦性を改善し、誘電体層４２５がその後の処理段階中に陥没するのを防ぐ。
【０１４１】
その後、図４６（ｇ）に示すように、モジュール４１０の残りの層を形成することができる。ここで、第３の導電層４４１のインスタンス４４１Ａが、第２の導電層のインスタンス４３１Ａ（良品のキャパシタンス構造の一部分）と接触する垂直部分を持ち、また、接触したインスタンス４３１Ｂを持つことになる垂直部分をも有するが、その代わりに第２の誘電体層４２５の上部表面上で終結することが分かる。こうして、第１の導電層のインスタンス４２１Ｂは、基板の上部表面にあるパッド４６１Ａに対し電気的に結合されないようになっている。
【０１４２】
ここで、バイア４９０の形成について述べる。まず第１に、基板４１１′は、その厚みを２００μｍ前後の値まで低減させるため、その下部表面で裏面ラッピングされる。以下で説明する理由により、この段階は、本発明の高密度バイア４９０を達成可能とする。ラッピングされた下部表面は次に、硝化ケイ素を含む厚み０.２μｍの不動態化層５２０でコーティングされる。結果として得られた基板は、参照番号４１１で示され、薄肉化された基板４１１は脆いことから一時的な支持基板６１１に取付けられる。これらの段階の結果が、図４７（ａ）に示されている。後で有機溶剤で除去できる仮接着剤層６１２により、一時基板６１１を基板４１１に貼付けることができる。さらに、Arjavlingam et al に対する米国特許第５,２５８,２３６号内に記述された仮基板貼付けプロセスを使用することができる。
【０１４３】
次の処理段階セットは、以下のとおりであり、図４７（ｂ）がこれらの段階の最終結果を示している。裏面接点４６７を作るべき各場所で、硝化ケイ素層５２０の中に、ウィンドウ５２２がプラズマエッチングされている。このとき、基板４１１は、各ウィンドウ５２２の裏側シリコン基板４１１の一部分をエッチングする高温水酸化カリウム（ＫＯＨ）エッチング剤にさらされる。このエッチングは、ウィンドウ５２２とは反対側のフィールド酸化物領域４１５Ａおよび４１５Ｂの下面の部分にエッチング剤が達するまで実施される。ＫＯＨエッチング剤は、（５１０）および（５１１）面との関係においてシリコン結晶構造の（５００）面を優先的にエッチングし、従って、５４.７度で傾斜する側縁部を作り出す。フィールド酸化物領域４１５Ａまたは４１５Ｄの下面で幅Ｗのウィンドウを形成するため、対応するウィンドウ５２２は、ｄを基板４１１の厚み（ラッピングの後）として、Ｗ＋２・ｄ・ｃｏｔ（５４.７°）＝Ｗ＋１.４２・ｄの幅をもつように選択される。基板４１１を生成すべく基板４１１′を裏面ラッピングすることにより、ｄの値は６０％〜７０％減少し、こうしてウィンドウ５２２の幅は著しく減少し、このことはそれ自体、基板４１１の与えられた領域全体にわたり、より多くのウィンドウ５２２および対応するバイア４９０を形成することを可能にする。次の段階として、その後マスク層５２０が（図４７（ｂ）に破線により示されているように）除去され、フィールド酸化物領域４１５Ａおよび４１５Ｄの下面に新たに露出された部分は、プラズマエッチング剤が第１の導電層４２１Ｃおよび４２１Ｄのポリシリコン副層に達するまで（基板４１１内の新たに形成されたアパーチャをマスクとして用いて）プラズマエッチングされる。シリコン全体にわたり二酸化ケイ素を優先的にエッチングするためのプラズマガスが使用される。フィールド酸化物領域４１５Ａは、領域４１５Ａおよび４１５Ｂに分割され、フィールド酸化物領域４１５Ｄは、領域４１５Ｄと４１５Ｅとに分割される。次の段階として、第１の導電層４２１Ｃおよび４２１Ｄのポリシリコン副層は、適当なプラズマガスを用いてプラズマエッチングされる。これらの段階の結果は、図４７（ｂ）に示す。
【０１４４】
次の処理段階セットは、以下のとおりであり、図４８（ｃ）がこれらの段階の最終結果を示している。基板４１１の裏表面に不動態化層４６５が形成され、この層はまた、導電層４２１Ｃおよび４２１Ｄの露出された下面部分およびフィールド酸化物領域４１５Ａ、４１５Ｂ、４１５Ｄおよび４１５Ｅの露出した側面部分をもコーティングする。不動態化層４６５は好ましくは蒸着されたパリレンを含み、好ましくは、約２０μｍの厚みを有する。裏面接点４６７が第１の導電層４２１Ｃおよび４２１Ｄと接触すべき場所で、孔が不動態化層４６５を通してレーザーエッチングされ、その後、不動態化層４６５は、レーザーエッチングプロセスが残した破片を除去すべく、プラズマクリーニングされる。次に、好ましくは基板４１１の裏表面全体にわたりシードメッキ層をまず被着させ、基板の裏表面全体にわたりレジスト層（例えばＲＩＳＴＯＮ）をラミネートし、裏面接点４６７が形成されるべき領域の上に重なるウィンドウを中に形成すべくラミネートされたレジスト層をパターン化し、その後レジストウィンドウにより露出された領域内にシード層全体にわたり付加的な導電性材料をメッキすることによって、裏面接点４６７が形成される。次に、レジスト層が除去され、メッキされた材料によって被覆されていないシード層の部分が除去される。シード層は好ましくは、スパッタリングされたクロムの薄層（例えば厚み２０ｎｍ（２００オングストローム）から４０ｎｍ（４００オングストローム））とそれに続くより厚いスパッタリングされた銅層（例えば厚み０.１μｍ〜０.２μｍ）を含んでなる。シード層上にメッキされた付加的な導電性材料は、好ましくは銅を含み、厚みは約１０μｍである。シード層が、スパッタリングされたクロム上のスパッタリングされた銅を含む場合、シード層は、共通の銅エッチング溶液のいずれかに対する短時間の露出とそれに続く共通のクロムエッチング溶液（例えばＨＣｌ、希Ｈ2ＳＯ4）のいずれかに対する短時間の露出によって除去できる。銅エッチング溶液に対する短時間の露出はまた、接点４６７のメッキされた材料をもエッチングし得るが、メッキされた材料の厚みがシード層の厚みよりも実質的に大きいものであることから、これはほとんど影響を及ぼさない。最終的に好ましい段階として、無電解メッキプロセスにより銅全体にわたりニッケル薄層がメッキされ、無電解メッキプロセスによりニッケル層全体にわたり金の薄層がメッキされる。
【０１４５】
次の処理段階セットは以下のとおりであり、図４８（ｄ）がこれらの段階の最終的結果を示す。二次基板４７０の上部表面に接着剤層４８０がボンディングされる。バイア４９０が層４８０を通過できるようにするため、二次基板４７０のアパーチャ４７２の上に重なる層部分４８０は、レーザー融触によって除去される。レーザー光は、基板４７０の下部表面からアパーチャ４７２を通して導かれる。この要領で、基板４７０は、マスクとして作用し、除去すべき接着剤層４８０の部分のみにレーザー光を導く。層４８０内の自己整列パターンが作られる。次の段階として、一次基板４１１が最終的なサイズにダイシングされ、一時基板６１１から除去され、接着剤層４８０上に取付けられ、かくして、その下部表面が二次基板４７０の上部表面に対面する状態で、二次基板４７０上にこの層をラミネートする。これら３つの段階は、任意の順序で行うことができる。好ましい実施形態においては、最初の２段階はいずれの順序でも行われ、その後第３段階が続く。別の実施形態においては、一次基板４１１から一時基板６１２がまず除去され、次に二次基板上に基板４１１が取付けられ、最後に基板４１１がサイズに合わせてダイシングされる。接着剤層４８０は、好ましくはボンディングシートを含む。ボンディングシートの例としては例えば、三菱ＢＴボンディング膜ＢＴＦ３４６、三菱ＬＣＰ強化ＢＴプリプレグＧＭＰＬ−１９５、および信越エポキシボンディングシートＥ３１型〜Ｅ３８型がある。これらの例の各々は、中間Ｂ段階までゲル化されたエポキシを含む熱硬化性ボンディングシートである。接着剤層４８０はまた、新日鉄のポリイミドボンディングシートＳＰＢ−Ａのようなポリイミドボンディングシートを含み得る。これらの段階の結果は、図４８（ｃ）示されている。
【０１４６】
次の段階として、はんだペーストが、二次基板４７０のアパーチャ４７２内にスクリーニングされ、次にリフローされて、導電層４７４と層４２１Ｃおよび４２１Ｄとの間に電気的接続を作り上げる。はんだペーストは一般に、リフローの間に蒸発し、かくして各アパーチャ４７２内に形成された導電性の塊の体積を低減させる揮発性キャリアを含む。体積の減少は、各アパーチャ４７２が、基板の上部表面から基板の下部表面まで延びる導電層４７４をもたない場合、問題をひき起こす可能性がある。層４７４が上部表面から下部表面まで延びていない場合、リフロー作業の前に、スクリーニングされたはんだペースト全体の上にリフローされたはんだボールを置き、その後各はんだペースト本体全体の上にはんだボールが設けられている状態で、はんだペーストをリフローすることによって、付加的な体積を加えることができる。はんだ本体は、リフローされたはんだペーストと融合し、はんだペースト内の揮発性成分の蒸発によって失われた体積を補償する。このアプローチの結果は、図４４に示されている。本発明により構築された実施形態においては、錫−銀（ＳｎＡｇ）はんだペーストおよび錫−銀はんだボールが使用される。ただし、その他のはんだを使用することも可能である。さらに、特により低速（低周波数）の利用分野については、はんだの代わりに導電性接着剤を使用することもできる。
【０１４７】
かくして、本発明の実施形態を実践することにより、不良コンデンサ３２０ｂから金属接点を除去するコンデンサメッキ除去方法（図３６および３７参照）が提供される。この方法においては、半導体基板３００上にある数のコンデンサ３２０が形成される。コンデンサ３２０上に金属接点が形成される。金属接点が層を通って露出されるように、金属接点全体にわたり、フォトレジスト層３２４がパターン化される。その後、結果として得られた構造体は、電解槽の中に入れられ、不良コンデンサ３２０ｂ全体にわたる接点のメッキ除去を行うことができる。例えば、不良コンデンサ３２０ｂが短絡３０７を有する場合、電流は構造体および短絡３０７を通って流れ、メッキ除去ができる。良品のコンデンサは絶縁層を有し、完全な回路の形成を防止してメッキ除去を防止する。不良コンデンサ３２０ｂ全体にわたる接点を除去することにより、歩留まりを増大させることができる。
【０１４８】
本発明の実施形態をさらに実践することにより、チップパッケージ構造内に埋込まれた能動または受動半導体デバイスを有するマルチチップモジュール（ＭＣＭ）を形成するための方法が提供される。本発明のその他の実施形態は、ＭＣＭおよびそのあらゆるサブコンポーネント（例として図３８〜４２（ｂ）を参照のこと）に関する。例えば、図４１は、ＣＰＵのための基板を示す。基板は、銅／ポリイミド薄膜構造とセラミクスキャリア（ＡＩＮ）との間に配置されたシリコン層を含む。シリコン層は、能動デバイスまたは受動デバイスを含み得る。例えば、シリコン層は、電力分配系統内の雑音をデカップリングするためにチップコンデンサを含むことができる。
【０１４９】
本発明を明細書においてはその特定の実施形態に関して述べてきたが、以上の開示においては修正、さまざまな変更および置換の自由があり、一部のケースでは、本発明のいくつかの特徴は、その他の特徴を対応して使用することなく利用でき、そのために、記載された本発明の範囲および精神から逸脱することはない、ということがわかるだろう。従って、本発明の基本的範囲および精神から逸脱することなく、本発明の教示に対し特定の状況または材料を適合させるべく、多くの修正を加えることが可能である。本発明は、それを実施するための最良の態様として開示された特定の実施形態に制限されるものではなく、特許請求の範囲内に入るあらゆる実施形態および等価物を含むことを意図されている。
【０１５０】
以上詳述した本発明の実施形態は以下の通りである。
【０１５１】
（付記１）  不良コンデンサのメッキ除去方法において、
半導体基板上に複数のコンデンサを形成する段階と、
該複数のコンデンサ上に複数の金属接点を形成する段階と、
該半導体基板上にフォトレジスト層を被着させる段階と、
該複数の金属接点を露出させるように該フォトレジスト層をパターン化する段階と、
導電性溶液と露出された前記金属接点とを接触させる段階と、
不良コンデンサ上に配置された金属接点のメッキ除去を行う段階と、
を含んでなる方法。
【０１５２】
（付記２）  前記不良コンデンサが、少なくとも１つの短絡を有するコンデンサを含む付記１に記載の方法。
【０１５３】
（付記３）  能動または受動デバイスを含むシリコン基板上に配置された第１の側面と第２の側面を有する薄膜ポリマー相互接続構造を形成する段階と、
該薄膜相互接続構造の該第１の側面上にコンピュータチップを取付ける段階と、
を含んでなるマルチチップモジュールの形成方法。
【０１５４】
（付記４）  薄い半導体層を形成すべく半導体基板の厚みを減少させ次に該薄い半導体層を通してアパーチャを形成する段階をさらに含んでなる付記３に記載の方法。
【０１５５】
（付記５）  相互接続構造とは反対側で前記半導体層上にセラミクスキャリアを被着させる段階をさらに含んでなる付記３に記載の方法。
【０１５６】
（付記６）  第１の側面および第２の側面を有する薄膜ポリマー相互接続構造と、
前記第１の側面上に配置されたチップと、
前記第２の側面上に直接配置され、能動または受動デバイスを含む半導体層と、
からなるマルチチップモジュール。
【０１５７】
（付記７）  前記能動デバイスがＳＲＡＭを含み、前記受動デバイスがチップコンデンサを含んでなる付記６に記載のマルチチップモジュール。
【０１５８】
（付記８）  前記半導体層がさらに、該層を通って延びるアパーチャを含んでなる付記６に記載のマルチチップモジュール。
【０１５９】
（付記９）  前記アパーチャにはんだが充填される付記８に記載のマルチチップモジュール。
【０１６０】
（付記１０）  下部表面と、ドープ済み領域を設けた上部表面とを有する基板と、
該基板上部表面上に設置されたオーム接触およびドープ済み領域全体にわたり配置された第１の誘電体層と、
上部表面および下部表面を有し、前記第１の誘電体層に下部表面が隣接する該第１の誘電体層上に配置され、上部表面に配置された第１の導電性材料の副層を少なくとも有する第１の導電性層と、
該第１の導電性層上に配置された第２の誘電体層と、
該第２の誘電体層内に形成され、該第１の導電層全体にわたり配置されてその一部分を露出させるアパーチャと、
該アパーチャを通して形成され、前記第１の導電層の一部分に接して配置され、前記第１の導電層の第１の導電性材料の副層に隣接して配置された第２の導電性材料を含んでなり、該第２の導電性材料が前記第１の導電性材料と異なる、導電性バイアと、
上部表面および下部表面を有し、下部表面が前記第２の誘電体層に隣接する前記第２の誘電体層全体にわたり配置され、前記第２の導電層が、前記導電性バイア全体にわたり配置されたそのための部分を有している、第２の導電層と、
を含んでなるマルチチップモジュール基板。
【０１６１】
（付記１１）  前記第１の導電層がポリシリコンと、アルミニウムの上部層とを含んでなる付記１０に記載のモジュール。
【０１６２】
（付記１２）  ドープされた領域が、実質的に前記基板の表面全体にわたって形成された上部ドープ層を含んでなる付記１０に記載のモジュール。
【０１６３】
（付記１３）  前記基板が、１×１０-18cm-3以上のドーピングレベルを含み、ドーピングされた領域が基板全体によって提供される付記１０に記載のモジュール。
【０１６４】
（付記１４）  前記第１の誘電体層が、酸化ケイ素を含んでなる付記１０に記載のモジュール。
【図面の簡単な説明】
【図１】基板アセンブリ上および導体パッド全体にわたり配置された相似ポリマー相似層の側面立面図である。
【図２】（ａ）および（ｂ）は、填隙ポリマーの被着後の、図１の基板アセンブリの側面立面図である。
【図３】インピーダンス制御および接地平面がポリマーＣＶＤ層全体にわたり被着された状態の代替的基板アセンブリの側面立面図である。
【図４】（ａ）は、填隙ポリマーの被着後の、図３の基板アセンブリの側面立面図であり、（ｂ）は、基板アセンブリ上および導体全体にわたる相似ポリマー相似層および先に被着された層を伴う基板アセンブリの側面立面図である。
【図５】無機または有機填隙層の被着後の、図１の基板アセンブリの側面立面図である。
【図６】化学機械研磨およびさらなるビルドアップを容易にするため、コンプライアンスをもつシーラント層を提供すべく平坦化層を被着させた後の、図５の基板アセンブリの側面立面図である。
【図７】その後のビルドアップ後の、図６の基板アセンブリの側面立面図である。
【図８】（ａ）は、図４（ａ）の基板アセンブリの一部分の側面立面図であり、（ｂ）は、図４（ａ）の基板アセンブリの別の部分の側面立面図である。
【図９】低誘電率熱可塑性微粒子が被着された後の、図１の基板アセンブリの側面立面図である。
【図１０】熱処理後の図９の基板アセンブリの側面立面図である。
【図１１】もう一つの基板アセンブリとのビルドアップ後の図１０の基板アセンブリの側面立面図である。
【図１２】（ａ）は、図４（ｂ）の基板アセンブリの一部分の側面立面図であり、（ｂ）は、図４（ｂ）の基板アセンブリの別の部分の側面立面図である。
【図１３】別の平坦化用低誘電率ポリマーの中に低誘電率ポリマー微粒子の複合物を被着させた後の、図１２（ａ）の基板アセンブリの側面立面図である。
【図１４】別の基板アセンブリとのビルドアップ後の、図１３の基板アセンブリの側面立面図である。
【図１５】（ａ）は、図４（ｂ）の基板アセンブリの部分側面立面図であり、（ｂ）は、図４（ｂ）の基板アセンブリの別の部分の側面立面図である。
【図１６】その上面に熱可塑性低誘電率ポリマー膜を被着させた後の、図１５（ａ）の基板アセンブリの側面立面図である。
【図１７】熱処理後の、図１６の基板アセンブリの側面立面図である。
【図１８】任意の平坦化層を被着させその後の連続層をビルドアップした後の、図１６の基板アセンブリの側面立面図である。
【図１９】（ａ）は、基板支持金属パッドから分離されたＬＳＩ基板アセンブリの側面立面図であり、（ｂ）は、パッド支持基板に結合された後のＬＳＩ基板アセンブリの側面立面図であり、（ｃ）は、金属パッドに結合された図１９（ｂ）のポストの一実施形態の部分的拡大断面図であり、（ｄ）は、金属パッドに結合された図１９（ｂ）のポストの別の実施形態の部分的拡大断面図である。
【図２０】（ａ）は、図１９（ａ）の２つのアセンブリの別の実施形態の側面立面図であり、（ｂ）は、互いに結合された図２０（ａ）の２つのアセンブリの側面立面図であり、（ｃ）は、金属パッドに結合された図２０（ｂ）のポストの一実施形態の部分的拡大立面図である。
【図２１】（ａ）は、図１９（ａ）の２つのアセンブリの別の実施形態の側面立面図であり、（ｂ）は、互いに結合された２１（ａ）の２つのアセンブリ側面立面図であり、（ｃ）は、互いに結合された図２１（ｂ）の２つのポストの拡大立面図である。
【図２２】（ａ）は、図１９（ａ）の２つのアセンブリの別の実施形態の側面立面図であり、（ｂ）は、互いに結合された図２２（ａ）の２つのアセンブリの側面立面図であり、（ｃ）は、カップ部材に結合された図２２（ｂ）のポストの拡大立面図であり、（ｄ）は、カップ部材から間隔どりされたワイヤ相互接続構造（例えばＷＩＴ）の部分的斜視図である。
【図２３】千鳥バイア構造を伴う多層回路構造の横断面を示す図である。
【図２４】（ａ）〜（ｄ）は、積重ねられた導電性ポストを有する多層回路構造を形成するために用いられる多層回路構造前駆体の横断面を示す図（その１）である。
【図２５】（ｅ）〜（ｈ）は、積重ねられた導電性ポストを有する多層回路構造を形成するために用いられた多層回路構造前駆体の横断面を示す図（その２）である。
【図２６】（ｉ）〜（ｌ）は、積重ねられた導電性ポストを有する多層回路構造を形成するために用いられた多層回路構造前駆体の横断面を示す図（その３）である。
【図２７】（ｍ）および（ｎ）は、積重ねられた導電性ポストを有する多層回路構造を形成するために用いられた多層回路構造前駆体の横断面を示す図（その４）である。
【図２８】積重ねられた導電性ポストを伴う多層回路構造の横断面を示す図である。
【図２９】多層回路構造アセンブリの別の実施形態の横断面を示す図である。
【図３０】（１）〜（４）は、各バイアが本発明のはんだバンプの実施形態を支持した状態の複数の金属充填バイアを有する基板を形成するための製造プロセスを示す図である。
【図３１】はんだバンプの一実施形態の拡大断面図である。
【図３２】はんだバンプの別の実施形態の拡大断面図である。
【図３３】（１）〜（６）は、図２９の多層回路構造アセンブリを形成するためのプロセスフロー段階の一実施形態を示す図である。
【図３４】（１）〜（３）は、図２９の多層回路構造アセンブリを形成するためのプロセスフロー段階の別の実施形態を示す図（その１）である。
【図３５】（４）〜（８）は、図２９の多層回路構造アセンブリを形成するためのプロセスフロー段階の別の実施形態を示す図（その２）である。
【図３６】良品のコンデンサおよび短絡を伴う不良コンデンサを支持する半導体基板アセンブリの側面立面図である。
【図３７】不良コンデンサをなくしてフォトレジストを除去した後で、かつ誘電体層（例えばポリイミドコート）を被着させた後の図３６の基板アセンブリの側面立面図である。
【図３８】ＭＣＭ基板アセンブリの側面立面図である。
【図３９】スルーバイア形成後の図３８のＭＣＭ基板アセンブリの側面立面図である。
【図４０】セラミクス（例えばＡｌ，Ｎ）基板を結合させた後でかつバイアホール内にＳｎＡｇペーストまたははんだボールを被着させた後の図３９のＭＣＭ基板アセンブリの側面立面図である。
【図４１】シリコン基板を結合させた後の図４０のＭＣＭ基板アセンブリの側面立面図である
【図４２】（ａ）は、高性能ＭＣＭ基板アセンブリ用の３Ｄスーパーチップの側面立面図であり、（ｂ）は、図４２（ａ）の基板アセンブリの上部平面図である。
【図４３】（ａ）は、８ウェイサーバー用の３Ｄスーパークリップを有する代替アセンブリの側面立面図であり、（ｂ）は、図４３（ａ）の基板アセンブリの上部平面図である。
【図４４】本発明によるマルチチップモジュール基板の実施形態の別の横断面図である。
【図４５】（ａ）〜（ｄ）は、本発明によるデカップリングコンデンサを形成するためのさまざまな処理段階での本発明による一次基板を示す図（その１）である。
【図４６】（ｅ）〜（ｇ）は、本発明によるデカップリングコンデンサを形成するためのさまざまな処理段階での本発明による一次基板を示す図（その２）である。
【図４７】（ａ），（ｂ）は、本発明の実施形態によるデカップリングコンデンサを形成するためのさまざまな処理段階での本発明による一次基板を示す図（その１）である。
【図４８】（ｃ）〜（ｄ）は、本発明の実施形態によるデカップリングコンデンサを形成するためのさまざまな処理段階での本発明による一次基板を示す図（その２）である。
【符号の説明】
１０…基板
２０…填隙材料
６２…ＬＳＩ基板
６８…導電性カップ
１２２…コア構造
１２４…導電性領域
１２５…シード層
１３１…フォトレジスト層
１３２…アパーチャ
１３４…導電性ポスト
１４１…誘導体層
１４２…キャリア層
１６１…保護層
１７０…多層回路構造体
２１６…バイア
２２０…はんだバンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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