(57)【特許請求の範囲】
【請求項１】
出力段および制御回路を備え、伝送線路経由でディジタル信号を送信するための出力バッファー回路であって、
前記出力段において、高電源電位（Ｖｂｈ）を供給する第１ノードと前記伝送線路（ＴＬ）に接続される出力ターミナルとの間に第１インピーダンス制御信号に従って第１インピーダンスを形成する第１のインピーダンス回路（Ｎ１、Ｎ３、Ｎ５）を接続し、
低電源電位（Ｖｂｌ）を供給する第２ノードと前記出力ターミナルとの間に第２インピーダンス制御信号に従って第２インピーダンスを形成する第２のインピーダンス回路（Ｎ２、Ｎ４、Ｎ６）を接続し、
ディジタルデータ入力信号（Ｄ）を受信し、前記ディジタルデータ入力信号に従って前記インピーダンス制御信号を生成するように前記制御回路を構成した前記出力バッファー回路であって、
前記第１インピーダンス回路（Ｎ１、Ｎ３、Ｎ５）による前記第１インピーダンスと前記第２インピーダンス回路（Ｎ２、Ｎ４、Ｎ６）による前記第２インピーダンスとのインピーダンス比が、前記ディジタルデータ入力信号（Ｄ）の現在の状態および履歴に従って少なくとも３つの異なる所定値のうちの１つをとり、前記第１インピーダンス回路（Ｎ１、Ｎ３、Ｎ５）によるコンダクタンスおよび前記第２インピーダンス回路（Ｎ２、Ｎ４、Ｎ６）によるコンダクタンスの合計が前記インピーダンス比に依存しないように、前記制御回路が前記インピーダンス制御信号を生成することを特徴とする前記出力バッファー回路。
【請求項２】
請求項１において、第１インピーダンス回路および前記第２インピーダンス回路のそれぞれに、少なくとも２つの並列接続のインピーダンス素子を設け、そのコンダクタンスを制御するための素子制御信号を前記制御回路から前記各インピーダンス素子に供給する、前記出力バッファー回路。
【請求項３】
請求項２において、
前記第１のインピーダンス回路の各インピーダンス素子（Ｎ１；Ｎ３；Ｎ５）に対応する各インピーダンス素子（Ｎ２；Ｎ４；Ｎ６）を前記第２インピーダンス回路に設けて、それぞれの対応する素子でペアを構成し、
各ペアのインピーダンス素子の合計コンダクタンスがそのインピーダンス素子ペアのインピーダンス比に依存しないように、前記素子制御信号を前記制御回路から各ペアのインピーダンス素子に供給する、前記出力バッファー回路。
【請求項４】
請求項３において、ドレイン・ソース経路およびゲート端子を有するＭＯＳトランジスターを前記各インピーダンス素子（Ｎ１〜Ｎ６）に設け、前記ゲート端子に入力される素子制御信号によって前記ドレイン・ソース経路のインピーダンスを制御する、前記出力バッファー回路。
【請求項５】
請求項４において、
同じインピーダンス素子ペアの両トランジスターはチャネル幅（Ｗ）を等しくし、
各ペアのゲートに相補デジタル制御信号を供給するように前記制御回路を構成した、前記出力バッファー回路。
【請求項６】
請求項５において、前記インピーダンス回路の各々で可変インピーダンス素子（Ｎ１〜Ｎ６）を形成するトランジスターのチャネル幅（Ｗ）が２進重み付け関係を有する、前記出力バッファー回路。
【請求項７】
データ入力信号を受信する入力ターミナル（Ｄ）と、第１出力段（Ｎ１〜Ｎ６）と、前記データ入力に従って前記出力段を制御する制御回路とを備え、伝送線路経由でディジタル信号を送信するための出力バッファー回路であって、
第１電源ノード（Ｖｂｈ）と、第２電源ノード（Ｖｂｌ）と、前記伝送線路（ＴＬ）に接続される出力ノード（Ｏｕｔ、Ｏｕｔｐ）と、複数のトランジスター・ペア（Ｎ１、Ｎ２；Ｎ３、Ｎ４；Ｎ５、Ｎ６）を前記出力段に設け、各ペアの第１トランジスター（Ｎ１；Ｎ３；Ｎ５）を前記第１電源ノード（Ｖｂｈ）と前記出力ノードの間に接続し、各ペアの第２トランジスター（Ｎ２；Ｎ４；Ｎ６）を前記第２電源ノード（Ｖｂｌ）と前記出力ノードの間に接続し、
同じトランジスター・ペアに属する両トランジスターのオン抵抗が等しくなるように構成し、
前記データ入力信号およびその信号の履歴に従って制御信号を生成して前記複数のトランジスターに供給すると共に、プリエンファシスをかけたマルチレベル出力信号を前記出力ターミナル（Ｏｕｔｐ）から出力するように前記制御回路を構成し、
前記出力段の各トランジスター・ペア（Ｎ１、Ｎ２；Ｎ３、Ｎ４；Ｎ５、Ｎ６）の一方のトランジスターがオンの時は常に他方のトランジスターをオフにするために前記制御信号をそれぞれの前記トランジスター・ペアに供給するように前記制御回路を構成した、前記出力バッファー回路。
【請求項８】
請求項７において、第１電源ノード（Ｖｂｈ）と、第２電源ノード（Ｖｂｌ）と、出力ノード（Ｏｕｔｎ）と、複数のトランジスター・ペア（Ｎ１１、Ｎ１２；Ｎ１３、Ｎ１４；Ｎ１５、Ｎ１６）とを含む第２の出力段（Ｎ１１〜Ｎ１６）を設け、それぞれのペアの第１パワー・トランジスター（Ｎ１１；Ｎ１３；Ｎ１５）を前記第２出力段の前記第１電源ノード（Ｖｂｈ）と前記第２出力段の前記出力ノード（Ｏｕｔｎ）との間に接続し、そしてそのペアの第２トランジスター（Ｎ１２；Ｎ１４；Ｎ１６）を前記第２出力段の前記出力ノード（Ｏｕｔｎ）と前記第２出力段の前記第２電源ノード（Ｖｂｌ）との間に接続し、同じトランジスター・ペアの両トランジスターのオン抵抗が等しくなるように設計し、
プリエンファシスをかけた差分マルチレベル出力信号を前記第１出力段の前記出力ノード（Ｏｕｔｐ）と前記第２出力段の前記出力ノード（Ｏｕｔｎ）との間で生成するために、前記データ入力信号およびその履歴にしたがって前記第２出力段の複数のトランジスター・ペアをオン・オフ制御する制御信号を生成するように前記制御回路を構成し、
前記第２出力段の各トランジスター・ペアの一方のトランジスターがオンの時、常に他方のトランジスターをオフにするための前記制御信号をそれぞれの前記トランジスター・ペアに供給するように前記制御回路を構成した、前記出力バッファー回路。
【請求項９】
伝送線路経由でディジタル信号を送信するための出力バッファー回路であって、
データ入力信号を受信する入力ターミナル（Ｄ）と、第１出力段（Ｎ１〜Ｎ６）と、第２出力段（Ｎ１１〜Ｎ１６）と、第３出力段（Ｎ２１〜Ｎ２６）と、第４出力段（Ｎ３１〜Ｎ３６）と、前記データ入力信号に従って前記出力段を制御するための制御回路とを設け、
前記第１、第２、第３、第４の出力段の各々に、第１ノードと、第２のノードと、出力ノードと、複数のトランジスター・ペアとを設け、各トランジスター・ペアの第１のトランジスターを前記第１ノードと前記出力ノードとの間に接続し、そして第２のトランジスターを前記出力ノードと前記第２電源ノードとの間に接続し、同じトランジスター・ペアに属する両トランジスターのオン抵抗が等しくなるように構成し、
前記第１出力段の前記第１ノードおよび前記第３出力段の前記第１ノードに高電源電位（Ｖｂｈ）を印加するための接続を施し、
前記第２出力段の前記第２ノードおよび前記第４出力段の前記第２ノードに低電源電位（Ｖｂｌ）を印加するための接続を施し、
前記第１出力段の前記第２のノードと、前記第２出力段の前記第１ノードと、前記第３出力段の前記第２ノードと、前記第４出力段の第１ノードとを共通に接続し（ＶＧＮＤ）、
前記第１および前記第２出力段の前記出力ノードを共通に接続して第１の出力ターミナル（Ｏｕｔｐ）を形成し、
前記第３および前記第４出力段の前記出力ノードを共通に接続して第２の出力ターミナル（Ｏｕｔｎ）を形成し、
前記データ入力信号およびその履歴にしたがって前記第２出力段の複数のトランジスター・ペアをオン・オフ制御するための制御信号を生成するとともに、プリエンファシスをかけた差分マルチレベル出力信号を、前記第１出力段の前記出力ノード（Ｏｕｔｐ）と前記第２出力段の前記出力ノード（Ｏｕｔｎ）との間で生成するように前記制御回路（Ｇ１〜Ｇ２４、Ｉ１１〜Ｉ１５）を構成し、
前記データ入力信号の論理状態に応じて、第１出力段（Ｎ１〜Ｎ６）および第４出力段（Ｎ３１〜Ｎ３６）を動作状態に、かつ第２出力段（Ｎ１１〜Ｎ１６）および第３出力段（Ｎ２１〜Ｎ２６）を非動作状態にするか、あるいは、第１出力段（Ｎ１〜Ｎ６）および第４出力段（Ｎ３１〜Ｎ３６）を非動作状態に、かつ第２出力段（Ｎ１１〜Ｎ１６）および第３出力段（Ｎ２１〜Ｎ２６）を動作状態にするために前記制御信号を前記第１〜第４の出力段の各トランジスター・ペアに供給するように前記制御回路を構成し、
動作状態の各出力段では各トランジスター・ペアの一方のトランジスターがオンの時、常に他方のトランジスターがオフになり、そして非動作状態の各出力段では全トランジスターがオフ状態になるようにした、前記出力バッファー回路。
【請求項１０】
伝送線路経由でディジタル信号を送信するための出力バッファー回路であって、
データ入力信号を受信する入力ターミナル（Ｄ）と、第１出力段（Ｎ１、Ｎ３、Ｎ５、Ｎ１２、Ｎ１４、Ｎ１６）と、第２出力段（Ｎ２１、Ｎ２３、Ｎ２５、Ｎ３２、Ｎ３４、Ｎ３６）とを設け、
前記各出力段に、第１電源ノード（Ｖｂｈ）と、第２電源ノード（Ｖｂｌ）と、前記伝送線路に接続される出力ノード（Ｏｕｔｐ；Ｏｕｔｎ）と、複数のトランジスター・ペア（Ｎ１；Ｎ１２：Ｎ３；Ｎ１４：Ｎ５；Ｎ１６：Ｎ２１；Ｎ３２：Ｎ２３；Ｎ３４：Ｎ２５；Ｎ３６）とを設け、
各トランジスター・ペアの第１のトランジスターを前記第１電源ノード（Ｖｂｈ）と前記出力ノード（Ｏｕｔｐ；Ｏｕｔｎ）との間に接続し、そして第２のトランジスターを前記出力ノード（Ｏｕｔｐ；Ｏｕｔｎ）と前記第２電源ノード（Ｖｂｌ）との間に接続し、同じトランジスター・ペアに属する両トランジスターのオン抵抗が等しくなるように構成し、
前記第１出力段（Ｎ１、Ｎ３、Ｎ５、Ｎ１２、Ｎ１４、Ｎ１６）の前記第１電源ノード（Ｖｂｈ）および第２出力段（Ｎ２１、Ｎ２３、Ｎ２５、Ｎ３２、Ｎ３４、Ｎ３６）の前記第１電源ノードに第１電源電位を印加するための接続を施し、前記第１出力段の前記第２ノードおよび前記第２出力段の前記第２ノードに第２電源電位（Ｖｂｌ）を印加するための接続を施し、
前記第１出力段の前記トランジスター・ペア（Ｎ１、Ｎ１２；Ｎ３、Ｎ１４；Ｎ５、Ｎ１６）の数は、前記第２の出力段の前記トランジスター・ペア（Ｎ２１、Ｎ３２；Ｎ２３、Ｎ３４；Ｎ２５、Ｎ３６）の数に等しくし、
前記第１出力段のトランジスター・ペア（Ｎ１、Ｎ１２；Ｎ３、Ｎ１４；Ｎ５、Ｎ１６）および前記第２出力段のトランジスター・ペア（Ｎ２１、Ｎ３２；Ｎ２３、Ｎ３４；Ｎ２５、Ｎ３６）にそれぞれ対応する複数のシャント・トランジスター（Ｎ４１、Ｎ４２、Ｎ４３）のドレイン・ソース回路を前記第１出力ノード（Ｏｕｔｐ）と前記第２出力ノード（Ｏｕｔｎ）の間に接続して、それぞれのシャント・トランジスターとその対応にトランジスター・ペアとで１グループを形成させ、各グループ内でシャント・トランジスターのオン抵抗が前記トランジスター・ペアに含まれる各トランジスターのオン抵抗の２倍になるように構成し、
プリエンファシスをかけたマルチレベル出力信号を前記第１出力ターミナル（Ｏｕｔｐ）と前記第２出力ターミナル（Ｏｕｔｎ）の間で生成するため、前記第１および前記第２出力段の前記トランジスターと前記シャント・トランジスターとを、前記データ入力信号および前記データ入力信号履歴にしたがって制御する制御回路（Ｇ１〜Ｇ３、Ｇ１０〜Ｇ１５、Ｇ２２〜Ｇ２４）を設け、
それぞれのグループでそのグループのシャント・トランジスターがオンで、かつそのグループのトランジスター・ペアの両トランジスターがオフ、あるいは、前記シャント・トランジスターがオフで、かつそのグループのペア・トランジスターの一方がオン状態になるように前記トランジスターを前記制御回路が制御する、前記出力バッファー回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリエンファシス（ｐｒｅｅｍｐｈａｓｅ）伝送線路経由でディジタル信号を送信するための出力バッファー回路に関するものである。
【０００２】
【従来の技術】
デジタル通信システムは、精巧さおよび動作スピードにおいて著しい進歩を遂げてきた。その結果として、相異なるシステム間のインターフェースを行なうシステム要素に対する要求が増す。デジタルシステムにおいて、送信線路はシステム区間を接続するための適切な手段である。伝送線路を駆動する出力バッファー回路と伝送線路の他端で送信信号を受信する入力バッファー回路との整合条件に起因する送信信号の歪みを防止するため、動作速度によっては、数センチメートルのプリント基板上の傷跡も伝送線路として取り扱う必要がある。また、出力バッファー回路のソース・インピーダンスが伝送線路の特性インピーダンスと整合する場合、反射による送信信号の歪みは縮小され、データ伝送速度は増加する。
【０００３】
帯域制限媒体、例えばケーブルのような実際の伝送線路、あるいはプリント基板の傷等に関する問題として、伝送媒体の伝送スピードや伝送距離が増すと、仮に不整合状態が無くても受信側で信号劣化が生じることが知られている。このような信号劣化は、比較的高い周波数成分の方が、低い周波数成分よりも媒体中の損失が高いという事実に基づいている。伝送媒体に固有のこの不均一損失によって、媒体の受信側において送信ディジタル信号波形に歪が生じる。例えば、単一のデジタル０または１は、受信機側で完全な信号振幅に至らず、信号の論理レベル検出でエラーになることがある。論理レベルを送信するために使った信号記号のこの歪みは、データ依存歪み、あるいは符号間干渉と呼ぶことができる。
【０００４】
送信媒体の送信信号に対する悪影響を補償する周知の方法が存在する。その一つでは、伝送路を駆動する出力バッファーで信号にプリエンファシス歪みを適用する。受信側で符号間干渉の悪影響を軽減または補償することができるように、送信信号のプリエンファシス歪みは、送信媒体で信号の周波数依存損失を考慮する。プリエンファシス歪みを与えるための周知で簡単な方法は、受信側でシングル記号の歪みを補償するために一つのデジタル０または１の信号振幅を大きくすることである。出力信号にプリエンファシスを与えることができる出力バッファー回路は、送信するデータ入力信号の現在の論理レベルと、データ入力信号の履歴、例えば１ビット・クロック周期前のデータ入力信号の論理レベルとに依存する出力振幅を決定する。
【０００５】
ディジタル信号を伝送線路に送る出力バッファー回路が米国特許出願第５,２４３／２２９号によって開示されている。この回路はバイナリー信号を生成するもので、ソース・インピーダンスがデジタル的に調整可能である。この回路は、直列接続された２つのデジタル・インピーダンスで構成される。データ入力信号に従って、一方のデジタル・インピーダンスが導通状態の時、他方のデジタル・インピーダンス非道通すなわち高インピーダンス状態になる。両方のデジタル・インピーダンスは導通状態のインピーダンス値が等しくなるように制御される。それぞれのデジタル・インピーダンスは、並列接続のＭＯＳＦＥＴトランジスターで構成される。導通状態での目標インピーダンスを得るために必要な数のＭＯＳＦＥＴを導通状態にする制御回路が設けられる。しかし、プリエンファシスをかけた信号を出力するためには、出力バッファー回路が２つ以上の明確に異なる出力信号レベルを生成し得ることが必要である。前記出願の回路は、この目的を達成することができない。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、定出力インピーダンスでプリエンファシス歪みを伴った伝送出力信号を発生させることができる伝送線路を駆動する出力バッファー回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明によると、独立請求項で記載の通り、この目的を達成することができる。本発明の有用な実施形態は従属請求項に記載されている。
【０００８】
本発明の１つの観点による出力バッファー回路は、第１のインピーダンス回路および第２のインピーダンス回路を含む出力段を備えている。第１のインピーダンス回路は、高電源ノードと伝送線路接続用出力ターミナルとの間で、第１のインピーダンス制御信号に従って制御可能な第１のインピーダンスを形成する。第２のインピーダンス回路は、低位の電源ノードと前記出力ターミナルの間で第２のインピーダンスを形成する。第２のインピーダンスは、第２のインピーダンス制御信号に従って制御される。ディジタルデータ入力信号を受信し、第１のインピーダンス回路および第２インピーダンス回路に対するインピーダンス制御信号を前記ディジタルデータ入力信号に従って生成する制御回路が設けられる。制御回路は、第１のインピーダンスと第２のインピーダンスの比が少なくとも３つの異なる所定の値うち１つのを取ることができるように、ディジタルデータ入力信号の現在状態および履歴状態に従って第１のインピーダンス回路および第２のインピーダンス回路に対するインピーダンス制御信号を生成し、それにより、プリエンファシス歪みを伴う伝送線路出力信号が発生する。また、制御回路は、第１のインピーダンス回路によるコンダクタンスおよび第２のインピーダンス回路によるコンダクタンスの合計が発生インピーダンス比に依存しないように、第１のインピーダンス回路および第２のインピーダンス回路に対するインピーダンス制御信号を生成する。
【０００９】
第１のインピーダンス回路および第２インピーダンス回路のコンダクタンスの合計、すなわち、第１のインピーダンスの逆数および第２のインピーダンスの逆数の合計が、制御回路の制御のもとで発生するすべてのインピーダンス比について同一であれば、プリエンファシスをかけた出力信号で生じる全信号レベルについて、出力バッファー回路の出力インピーダンスは実質的に一定である。
【００１０】
それぞれのインピーダンス回路は、各ドレイン・ソース回路を並列接続した複数のトランジスターを含むことが好ましい。各トランジスターには、そのオン・オフ動作を制御する制御信号がゲートから入力される。トランジスターのオン抵抗は、トランジスターの物理的な設計パラメーター、例えばチャネル幅およびチャネル長によって決まる。
【００１１】
各インピーダンス要素中の並列接続トランジスターは、それらのオン・インピーダンスが相互に２進関係、すなわち各インピーダンス要素中のｎ番目のトランジスターのオン時のインピーダンスがそのインピーダンス回路のトランジスター１のオン時のインピーダンスの２n-1倍になるように設計される。これは例えば、インピーダンス回路のトランジスターｎのチャンネル幅をＷ（ｎ）としてＷ（ｎ）＝２-(n-1)・Ｗ（１）が成り立つように各インピーダンス回路のトランジスターを設計することによって達成することができる。
【００１２】
出力段のインピーダンス回路には、同様のトランジスターの組が含まれることが好ましい。同一特性の第１のインピーダンス回路および第２のインピーダンス回路において、一方のインピーダンス回路のトランジスターがオンになったときに他方のインピーダンス回路の対応するトランジスターがオフになるように、例えば第１および第２のインピーダンス回路の対応するトランジスターの各ゲートを相補的な制御信号で駆動することが好ましい。これは、第１インピーダンス回路および第２インピーダンス回路の合計コンダクタンスが、第１のインピーダンス回路と第２インピーダンス回路のインピーダンス比とは無関係に、互いに等しい状態を維持していることを簡単に確認するものである。
【００１３】
【発明の実施の形態】
付図を参照しながら、以下に本発明の実施形態を説明する。
【００１４】
図１は、本発明による出力バッファー回路から発生するプリエンファシス出力信号の例を示す。図１で、参照符号Ｄは、一連の２進レベル０および１から構成されるデータ入力信号を示す。参照記号／Ｄ-1は、１ビット・クロック周期遅れのデータ入力信号Ｄの反転を示す。参照符号Ｄｏは、伝送線路を駆動するために出力バッファー回路から発生するプリエンファシス信号出力を示す。この特定の例において、出力信号Ｄｏのレベルはデータ入力信号Ｄおよびデータ入力Ｄ-1の履歴にしたがって、異なる４出力レベルの１つになる。この実施形態では、１ビット・クロック周期前の入力データ履歴Ｄ-1のみが考慮されるので、出力信号Ｄｏは、一次プリエンファシスの信号である。この一次プリエンファシス信号によって入力信号Ｄのレベル変化直後の数ビット周期の間に増幅信号振幅が得られる。同一論理レベルの後続ビットは通常の出力レベルのＤｏとなる。
【００１５】
図１で示される一次プリエンファシス信号Ｄｏは、多くの異なる方法で生成することができる。一次プリエンファシス出力信号Ｄｏを発生させるための簡単な回路は遅延素子と、入力値に係数（−ｋ)を掛ける乗算素子と、２入力加算器とによって構成される。データ入力信号Ｄは加算器の一方の入力と、１ビットクロック周期遅れ生じる遅延素子とに供給される。遅延素子の出力は乗算素子に入力され、（−ｋ）と乗算される。ここで、ｋは出力信号Ｄｏのプリエンファシス量を定める係数とする。乗算素子の出力信号は加算器の第２入力へ供給される。加算器の出力からは、一次プリエンファシス信号Ｄｏ＝Ｄ−ｋ・Ｄ-1が得られる。加算器からの出力信号Ｄｏは出力バッファー回路の出力レベルを制御するｎビットの出力レベル制御語によって表わすことができる。ただし、ｎは正の整数である。
【００１６】
プリエンファシスによって補償される媒体に特有の周波数依存性の損失によっては、１よりも高次のプリエンファシス回路が必要な場合がある。プリエンファシス回路の次数が高くなるほど、長いデータ入力履歴が必要になる。１より高いｉ次プリエンファシスデータ出力信号Ｄｏは、ビット・クロック周期のそれぞれの倍数だけデータ入力信号Ｄを遅らせる複数の遅延素子を設けて、データ入力信号Ｄと遅延素子からの荷重付き出力を加えると云う単純な方法で得られ、その結果として出力信号はＤｏ＝Ｄ−ｋ1Ｄ-1−ｋ2Ｄ-2−．．．−ｋiＤ-iとなって、高次のプリエンファシスとｎビット出力レベル制御語で表される相異なる６出力レベルが与えられる。
【００１７】
図２は、本発明による出力バッファー回路の第１の実施形態を示す。
【００１８】
この実施形態の出力段は、ドレイン・ソース回路を並列に接続したトランジスターＮ１、Ｎ３、Ｎ５から構成される第１のインピーダンス回路を備えている。トランジスターＮ１、Ｎ３、Ｎ５のドレインは、高電源電位を印加する電源ノードＶｂｈと接続される。トランジスターＮ１、Ｎ３、Ｎ５のソースは出力段の出力ターミナルＯｕｔと接続され、図２には示されていないが、そこから伝送線路に接続される。
【００１９】
この実施形態の出力段はまた、ドレイン・ソース回路を並列に接続したトランジスターＮ２、Ｎ４、Ｎ６から構成される第２のインピーダンス回路を備えている。トランジスターＮ２、Ｎ４、Ｎ６のドレインは、出力ターミナルＯｕｔと接続され、トランジスターＮ２、Ｎ４、Ｎ６のソースは低電源電位Ｖｂｌの第２電源ノードと接続される。図２のＷ１〜Ｗ３は、トランジスターＮ１〜Ｎ６のチャネル幅を示す。第１インピーダンス回路の各トランジスターと、第２インピーダンス回路の各トランジスターとの間にはチャネル幅に関する対応関係が存在する。具体的に、トランジスターＮ２とトランジスターＮ１、トランジスターＮ４とＮ３、そして、トランジスターＮ６とＮ５が対応している。図２の第１および第２インピーダンス回路のそれぞれのトランジスターのオン抵抗の間に２進加重関係を作るために、チャネル幅Ｗ１〜Ｗ３はＷ３=２×Ｗ２=４×Ｗ１にしたがって選択することが好ましい。
【００２０】
Ｉ１〜Ｉ３は、図１に関して機能説明を行なった制御回路から得られる３ビット出力レベル制御語の各デジタル制御信号Ａ１〜Ａ３を反転するためのインバーターを示している。３ビット出力レベル制御語は、プリエンファシス出力信号Ｄｏの信号振幅を表す。インバーターＩ１の入力はトランジスターＮ１のゲートに接続され、出力はトランジスターＮ２のゲートに接続される。インバーターＩ２の入力はトランジスターＮ３のゲートに接続され、出力はトランジスターＮ４のゲートに接続される。インバーターＩ３の入力はトランジスターＮ５のゲートに接続され、出力はトランジスターＮ６のゲートに接続される。このようにして、図２のインバーターＩ１〜Ｉ３では、３対の対応トランジスターの各対において一方のトランジスターがオンのとき、他方はオフすなわち高インピーダンス状態になることが保証される。この実施形態によるインバーターＩ１〜Ｉ３を上記のように接続すると、図２に示す出力段の出力ターミナルＯｕｔの出力インピーダンスは出力レベル制御語（Ａ３、Ａ２、Ａ１）の値とは無関係に一定値になる。そしてその値は出力ターミナルＯｕｔに接続される伝送線路の特性インピーダンスに依存することが好ましい。出力インピーダンスは、出力段でオン状態にある全トランジスターの合計コンダクタンスによって定まり、その値は、第１インピーダンス回路および第２インピーダンス回路におけるインバーターＩ１〜Ｉ３の設置および対応トランジスター対の設定によって一定値となる。もちろん、トランジスターを上記のように制御するために、インバーターＩ１〜Ｉ３の代わりに他の回路を採用することも可能である。
【００２１】
図３は、図２の出力段の出力が無負荷状態の時の出力Ｕｏｕｔを示しており、この出力は出力レベル制御語（Ａ３、Ａ２、Ａ１）の値に依存する。図２のトランジスターＮ１〜Ｎ６のチャンネル幅Ｗ１〜Ｗ３がＷ３＝２×Ｗ２＝４×Ｗ１、すなわち２進荷重関係を満たすように設計されていれば、出力電圧Ｕｏｕｔは等間隔８ステップのＶｂｌとＶｂｈの間で調節可能である。ただし、ソース・インピーダンスは、８つの異なるＵｏｕｔ出力レベルについて同一とする。
【００２２】
図２では、出力段の入力Ａ１〜Ａ３におけるＵｏｕｔ対出力レベルのグラフが３つのビット出力レベル制御語の特定の場合として示されたが、ここでｎを２以上とし、例えば相互に２進荷重関係にあるチャンネル幅Ｗ１〜Ｗｎを持つｎ個のトランジスターを図２の出力段の第１および第２インピーダンス回路のそれぞれに設け、出力信号Ｄｏのプリエンファシスの望ましい順序に応じて、出力レベル制御語をｎビットＡｌ〜Ａｎで構成することが可能である。
【００２３】
図４は対称伝送線路ＴＬを駆動するために使用される本発明の第２実施形態を示している。図２の構成要素に対応する図４の構成要素は同じ参照符号で示される。繰り返しを避けるため、これらの構成要素については図２の記述を参照。
【００２４】
図４の実施形態は、図２と同様の構成の第１出力段を備えている。図４の第１出力段は、トランジスターＮ１〜Ｎ６およびインバーターＩ１〜Ｉ３を備えている。これらの要素については図２の記述を参照する。トランジスターＮ１、Ｎ３、Ｎ５のソースおよびトランジスターＮ２、Ｎ４、Ｎ６のドレインは、伝送線路ＴＬの一方の導線と接続するため、出力ターミナルＯｕｔｐに接続される。
【００２５】
図４の第２の出力段は、トランジスターＮ１１〜Ｎ１６およびインバーター１４〜１６を備えている。トランジスターＮ１１、Ｎ１３、Ｎ１５のドレインは、高電源電位Ｖｂｈの高電源ノードに接続される。トランジスターＮ１１、Ｎ１３、Ｎ１５のソースは、対称伝送線路ＴＬの第２導体と接続するための第２出力ターミナルＯｕｔｎに接続される。トランジスターＮ１２、Ｎ１４、Ｎ１６のドレインは、第２出力ターミナルＯｕｔｎに接続される。トランジスターＮ１２、Ｎ１４、Ｎ１６のソースは、低電源電位Ｖｂｌの低電源ノードに接続される。インバーターＩ４の入力は、トランジスターＮ１１のゲートと接続される。インバーターＩ４の出力は、トランジスターＮ１２のゲートと接続される。インバーター１５の入力は、トランジスターＮ１３のゲートと接続される。インバーター１５の出力は、トランジスターＮ１４と接続される。インバーターＩ６の入力は、トランジスターＮ１５のゲートと接続される。インバーターＩ６の出力は、トランジスターＮ１６のゲートと接続される。第１出力段と同様に、Ｗ１、Ｗ２、Ｗ３は、第２出力段の各トランジスターのチャネル幅を示す。トランジスターＮ１１〜Ｎ１６のチャネル幅に関しては、図２〜図３参照。トランジスターＮ１１、Ｎ１３、Ｎ１５は、第２出力段の第１制御インピーダンス回路を構成し、トランジスターＮ１２、Ｎ１４、Ｎ１６は第２出力段の第２制御インピーダンス回路を構成する。第１インピーダンス回路の各トランジスターと、第２インピーダンス回路の各トランジスターとの間にはチャネル幅に関する対応関係が存在する。この実施形態では第１および第２インピーダンス回路の各対応トランジスターには、それぞれ対応のインバーターＩ４〜Ｉ６から発生する相補的なゲート制御信号が入力される。
【００２６】
Ｂ１、Ｂ２、Ｂ３は、第２出力ターミナルＯｕｔｎで出力レベルを制御するためのマルチビット出力レベル制御信号のそれぞれのビットの入力端を示す。両方の出力レベル制御語（Ａ３、Ａ２、Ａ１）および（Ｂ３、Ｂ２、Ｂ１）は、図１に関するときと同様に、データ入力信号とデータ入力信号履歴に従って制御回路で生成される。図４の出力バッファー回路の出力ターミナルＯｕｔｐおよびＯｕｔｎの間で対称な出力信号が得られるように、制御語（Ｂ３、Ｂ２、Ｂ１）は、単純に制御語（Ａ３、Ａ２、Ａ１）の補数にしてもよい。すなわち、Ｂ１、Ｂ２、Ｂ３は、それぞれＡ１、Ａ２、Ａ３の論理反転にすることが可能である。
【００２７】
図４の参照符号ＸおよびＹは伝送線路ＴＬと接続される受信機の入力ターミナルを表す。受信機回路は終端インピーダンスＲＴで表されている。受信機回路は本発明に包含されないので、従来のものが使用可能である。
【００２８】
図４の実施形態は３対の互いに対応するトランジスターとそれらの制御論理回路とをそれぞれ備えた２つの出力段を含んでいるが、それぞれの出力段における対応トランジスター・ペアの数は２以上にすることが可能であって、その数は出力バッファー回路から発生する出力信号Ｕｏｕｔに対するプリエンファシスの次数に依存する。
【００２９】
図４で示される実施形態では常に、対応トランジスター・ペアの一方のトランジスターのみが必ずオンになっているので、出力ターミナルＯｕｔｐおよびＯｕｔｎの間の出力インピーダンスは、出力ターミナルＯｕｔｐおよびＯｕｔｎの間で時間的に変化する出力電位差Ｕｏｕｔから独立して常に一定に保たれる。図４で示される出力段のトランジスターのチャンネル幅Ｗ１〜Ｗｎは、２進荷重関係すなわち、Ｗ（ｎ) =２×Ｗ（ｎ−１）＝・・・＝２ｎ−１×Ｗ（１）を満足するように設計することが好ましい。この場合、図３に示すように出力信号振幅Ｕｏｕｔと出力レベル制御語との関係は線形である。
【００３０】
図５は、本発明による出力バッファー回路の第３の実施形態を示す。
【００３１】
図５に示す出力バッファー回路は図４の場合と同様に、出力バッファー回路の出力ターミナルＯｕｔｐおよびＯｕｔｎと接続された対称伝送線路ＴＬを駆動する。この実施形態には、トランジスターＮ１〜Ｎ６を備えた第１の出力段と、トランジスターＮ１１〜Ｎ１６備えた第２の出力段と、トランジスターＮ２１〜Ｎ２６を備えた第３の出力段と、トランジスターＮ３１Ｎ〜３６を備えた第４の出力段が含まれる。それぞれの出力段には、第１のインピーダンス回路および第２のインピーダンス回路が含まれ、各インピーダンス回路にはドレイン・ソース回路を並列接続した複数のトランジスターが含まれる。それぞれのインピーダンス回路のトランジスターのゲートには、そのトランジスターをオンまたはオフにするための制御信号が入力される。それぞれのトランジスターはオン状態のとき、トランジスターのチャネル幅およびチャネル長のような設計パラメーターによって決まるインピーダンス値を持つ線形インピーダンスとほぼ同等の働きをする。オフ状態のとき、トランジスターのドレイン・ソース回路は実質的に非導通である。
【００３２】
図５の実施形態において、第１出力段の第１インピーダンス回路はトランジスターＮ１、Ｎ３、Ｎ５で構成される。第１インピーダンス回路は、高電源電位Ｖｂｈを印加する高電源ノードと出力バッファー回路の出力ターミナルＯｕｔｐの間に接続される。第１出力段の第２インピーダンス回路は、トランジスターＮ２、Ｎ４、Ｎ６で構成され、出力ターミナルＯｕｔｐと電位ＶＧＮＤの中間ノードとの間に接続される。第２出力段の第１インピーダンス回路は、トランジスターＮ１１、Ｎ１３、Ｎ１５で構成され、ＶＧＮＤのノードと出力ターミナルＯｕｔｐの間に接続される。第２出力段の第２インピーダンス回路はトランジスターＮ１２、Ｎ１４、Ｎ１６で構成され、Ｏｕｔｐと低電源電位Ｖｂｌの低電源ノードとの間に接続される。中間電位ＶＧＮＤは、高電源電位Ｖｂｈと低電源電位Ｖｂｌの中間に決めればよい。
【００３３】
第３出力段の第１インピーダンス回路は、トランジスターＮ２１、Ｎ２３、Ｎ２５で構成され、電位Ｖｂｈの高電源ノードと出力バッファー回路の第２出力ターミナルＯｕｔｎの間に接続される。第３出力段の第２インピーダンス回路は、トランジスターＮ２２、Ｎ２４、Ｎ２６から構成され、第２出力ターミナルＯｕｔｎとＶＧＮＤを印加する中間ノードの間に接続される。第４出力段の第１インピーダンス回路は、トランジスターＮ３１、Ｎ３３、Ｎ３５で構成され、ＶＧＮＤと第２出力ターミナルＯｕｔｎの間に接続される。そして第４出力段の第２インピーダンス回路は、Ｏｕｔｎと電位Ｖｂｌの低電源ノードとの間に接続される。それぞれのインピーダンス回路において、それぞれのインピーダンス回路を構成するトランジスターのドレイン・ソース回路は並列に接続される。それぞれのトランジスターをオンまたはオフにするために、制御回路からトランジスターのゲートに制御信号が入力される。オン状態のとき、ドレイン・ソース回路は、それぞれのトランジスターのチャネル幅およびチャネル長のような設計パラメーターに従って決まるインピーダンス値を持つ線形インピーダンスとほぼ同等の働きをする。オフ状態では、ドレイン・ソース回路は実質的に非導通である。
【００３４】
図５のＧ１〜Ｇ２４およびＩ１１対Ｉ１５と、図１に関して述べた出力レベル制御語生成回路とによって、インピーダンス回路のそれぞれのインピーダンスを制御する信号を生成するための制御回路が構成される。Ｄは入力データ信号を示し、Ａ１〜Ａ３は出力レベル制御回路から出力レベル制御語の各ビットの入力端を示す。図５で、データ入力信号Ｄにしたがって第１および第４の出力段が動作状態のとき第２および第３の出力段が非動作状態、あるいは第１および第４の出力段が非動作状態のとき第２および第３の出力段が動作状態になるように、論理ゲートおよびインバーターの接続が行なわれる。出力段が非動作状態と云うことは、その出力段の両インピーダンス回路が非導通あるいは高インピーダンス状態にあるということを意味する。前の実施形態と同様に、各出力段には、同一のオン・インピーダンスを持つ２個の対応トランジスターが設けられ、その一方が第１のインピーダンス回路に含まれ、他方が第２のインピーダンス回路に含まれる。図５において動作状態の出力段では、各対応対トランジスターの一方はオン状態で、他方はオフ状態である。そして、どちらがオフかオフかを決定するのは出力レベル制御語（Ａ３、Ａ２、Ａ１）である。
【００３５】
図５の実施形態において、各出力ターミナルＯｕｔｐおよびＯｕｔｎについてＶｂｈ、Ｖｂｌ、ＶＧＮＤにそれぞれ出力ターミナルを接続するコンダクタンスの合計が出力レベル制御語（Ａ３、Ａ２、Ａ１）の値およびデータ入力の論理レベルの値に依存せずに一定になるように第１〜第４の出力段のそれぞれのインピーダンス回路を制御することによって、出力ターミナルＯｕｔｐとＯｕｔｎの間の出力インピーダンスは一定に保たれる。このように、ＯｕｔｐとＯｕｔｎとの間の差分の出力インピーダンスは、図５の出力バッファー回路の出力振幅から独立している。
【００３６】
電源ノードＶＧＮＤは、電位Ｖｂｈ、ＶＧＮＤ、Ｖｂｌを発生させるための電源回路に接続しても、しなくてもよい。図５の実施形態による４つの出力段のそれぞれの第１インピーダンス回路および第２インピーダンス回路のインピーダンスを制御するための制御回路は、動作状態の出力段の第１インピーダンス回路および別の動作状態の出力段の第２インピーダンス回路が同一インピーダンス値になるようにインピーダンス制御を行なうことが好ましい。
【００３７】
図５に示される出力段のインピーダンス回路を制御するための制御回路の特定の実施形態で、Ｇ１〜Ｇ３、Ｇ１０〜Ｇ１５、Ｇ２２〜Ｇ２４は、それぞれ２入力ＡＮＤゲートを示している。Ｇ４〜Ｇ９およびＧ１６〜Ｇ２１は、それぞれ２入力ＮＯＲゲートを示している。ゲートＧ１〜Ｇ３、Ｇ７〜Ｇ９、Ｇ１６〜Ｇ１８、Ｇ２２〜Ｇ２４の各第１入力には、データ入力信号Ｄが入力される。ゲートＧ４〜Ｇ６、Ｇ１０〜Ｇ１５、Ｇ１９〜Ｇ２１の各第１入力には、インバーターＩ１１、Ｉ１２、Ｉ１３から反転データ入力信号／Ｄが入力される。ゲートＧ３、Ｇ４、Ｇ９、Ｇ１０、Ｇ１５、Ｇ１６、Ｇ２１、Ｇ２２の各第２入力には、出力レベル制御回路から出力レベル制御語（Ａ３、Ａ２、Ａ１）のビットＡ１が入力される。ゲートＧ２、Ｇ５、Ｇ８、Ｇ１１、Ｇ１４、Ｇ１７、Ｇ２０、Ｇ２３の第２入力には、出力レベル制御語のビットＡ２が入力される。ゲートＧ１、Ｇ６、Ｇ７、Ｇ１２、Ｇ１３、Ｇ１８、Ｇ１９、Ｇ２４の第２入力には、出力レベル制御語のビットＡ３が入力される。ゲートＧ１、Ｇ２、Ｇ３からの出力信号はそれぞれ、トランジスターＮ５、Ｎ３、Ｎ１のゲートに入力される。ゲートＧ４、Ｇ５、Ｇ６からの出力信号はそれぞれ、トランジスターＮ２、Ｎ４、Ｎ６のゲートに入力される。ゲートＧ７、Ｇ８、Ｇ９からの出力信号はそれぞれ、トランジスターＮ１５、Ｎ１３、Ｎ１１のゲートに入力される。ゲートＧ１０、Ｇ１１、Ｇ１２からの出力信号はそれぞれ、トランジスターＮ１２、Ｎ１４、Ｎ１６のゲートに入力される。ゲートＧ１３、Ｇ１４、Ｇ１５からの出力信号はそれぞれ、トランジスターＮ２５、Ｎ２３、Ｎ２１のゲートに入力される。ゲートＧ１６、Ｇ１７、Ｇ１８からの出力信号はそれぞれ、トランジスターＮ２２、Ｎ２４、Ｎ２６のゲートに入力される。ゲートＧ１９、Ｇ２０、Ｇ２１からの出力信号はそれぞれ、トランジスターＮ３５、Ｎ３３、Ｎ３１のゲートに入力される。ゲートＧ２２、Ｇ２３、Ｇ２４からの出力信号はそれぞれ、トランジスターＮ３２、Ｎ３４、Ｎ３６のゲートに入力される。
【００３８】
図５のＣｄは中間ノードＶＧＮＤに接続される任意のデカップリング・コンデンサを示す。中間ノードＶＧＮＤが信号周波数に対する低インピーダンス点とすれば、例えば、デカップリング・コンデンサＣｄを信号グラウンドに接続することによって、図５の実施形態による出力バッファー回路は、ターミナルＯｕｔｐとＯｕｔｎ間の出力振幅に依存しない定コモンモード出力インピーダンスを示すようになる。コモンモード出力インピーダンスが出力ターミナルの振幅に依存しないことが望ましいならば、低インピーダンス電源電位ＶｂｌおよびＶｂｈのいずれかと、中間ノートＶＧＮＤとの間をデカップリングコンデンサＣｄを挿入すればよい。代替案あるいはデカップリングコンデンサの追加として、例えば、電位（Ｖｂｈ＋ＶｂＤ）／２の電源に中間ノードＶＧＮＤを接続することか可能である。
【００３９】
任意の差分出力インピーダンスおよび任意の出力信号振幅に対して、図５の出力段はその全電力消費が図４の実施形態の約半分であるので、図５の実施形態は有利である。図４の実施形態では出力ターミナルＯｕｔｐとＯｕｔｎ間の差分の出力信号が最小値になるとき各出力段Ｖｂｈ〜Ｖｂｌの最大電流が最大になるのに対し、図５の実施形態では差分出力信号が最小レベルの時すなわち動作状態の出力段の第１および第２インピーダンス回路が同一インピーダンス値を取る時に出力段Ｖｂｈ〜Ｖｂｌのピーク電流が生じる。図４の実施形態と比較して、動作状態の各出力段の端子間電位差が半分しかないので、図５の出力段の内部電流は、図４の実施形態の場合の半分程度と思われる。
【００４０】
各出力段の対応トランジスター対の個数および出力段の各トランジスターのチャネル幅に関しては、繰り返しを避けるために、前の実施形態を参照願いたい。
【００４１】
図６は、本発明による出力バッファー回路の第４の実施形態を示す。この図で、第３の実施形態の構成要素と同等要素は、同じ参照符号で示されている。これらの要素に関しては、繰り返しを避けるために、図５の記述を参照願いたい。
【００４２】
図６に示される第４の実施形態は、対称伝送線路ＴＬを駆動する出力バッファー回路を提供する。この実施形態は、Ｖｂｈと第１出力ノードＯｕｔｐの間に接続された第１インピーダンス回路を含む第１出力段を備えている。第１の出力段は更に、第１出力ノードＯｕｔｐと低電源電位Ｖｂｌの間に接続された第２インピーダンス回路を含んでいる。第１出力段の第１インピーダンス回路は、トランジスターＮ１、Ｎ３、Ｎ５のドレイン・ソース回路の並列接続によって構成される。この実施形態では第１出力段の第２インピーダンス回路は、トランジスターＮ１２、Ｎ１４、Ｎ１６のドレイン・ソース回路の並列接続によって構成される。図６による出力バッファー回路は更に、Ｖｂｈと第２出力ターミナルＯｕｔｎの間に第１のインピーダンス回路を接続すると共にＯｕｔｎとＶｂｌの間に第２インピーダンス回路を接続した第２の出力段を含んでいる。この実施形態による第１インピーダンス回路は、トランジスターＮ２１、Ｎ２３、Ｎ２５のドレイン・ソース回路の並列接続によって構成される。この実施形態では第２出力段の第２インピーダンス回路は、トランジスターＮ３２、Ｎ３４、Ｎ３６のドレイン・ソース回路の並列接続によって構成される。各出力段において、第１のインピーダンス回路は、第２のインピーダンス回路の各トランジスターに対応しており、対応するトランジスターは互いに同じオン抵抗を持つように設計される。Ｗ１、Ｗ２、Ｗ３は、インピーダンス回路のそれぞれに含まれるトランジスターのチャネル幅を示す。
【００４３】
図６の実施形態は更に、出力ターミナルＯｕｔｐとＯｕｔｎの間に接続された制御可能なシャント・インピーダンス回路を備えている。ゲートＧ１、Ｇ３、Ｇ１０〜Ｇ１５、Ｇ２２〜Ｇ２４およびインバーターＩ１２、Ｉ１３、Ｉ１５〜Ｉ１８と、図１に関して述べた出力レベル制御語生成回路とで、第１、第２出力段の各インピーダンス回路およびシャント・インピーダンス回路に対する制御信号を生成する制御回路が構成される。
【００４４】
この制御回路は、データ入力信号Ｄの論理状態にしたがって、第１出力段の第１インピーダンス回路および第２出力段の第２インピーダンス回路、または第１出力段の第２インピーダンス回路および第２出力段の第１インピーダンス回路を動作状態にするように構成される。動作状態のインピーダンス回路は、出力レベル制御語（Ａ３、Ａ２、Ａ１)に従ってインピーダンス値を取るが、非動作状態のインピーダンス回路のトランジスターはすべてオフ状態になる。制御回路はシャント・インピーダンス回路のコンダクタンスと、第１出力段の動作状態のインピーダンス回路のコンダクタンスと、第２出力段の動作状態のインピーダンス回路のコンダクタンスとの合計が出力ターミナルＯｕｔｐとＯｕｔｎ間の信号出力レベルに依存せずに一定になるように、第１および第２出力段の第１および第２インピーダンス回路のインピーダンス、およびシャント・インピーダンス回路のインピーダンスを制御する。このように、図６の出力バッファー回路の差分出力インピーダンスは出力信号レベルに依存しない。
【００４５】
この実施形態において、シャント・インピーダンス回路はトランジスターＮ４３、Ｎ４２、Ｎ４１を含み、それらのドレイン・ソース回路は出力ターミナルＯｕｔｐおよびＯｕｔｎの間で並列に接続されている。第１の出力段で互いに対応するトランジスターの各ペアに対応して、第２の出力段に１つのトランジスター・ペアが存在し、第２の出力段においてそのペアの一方のトランジスターは第１インピーダンス回路に含まれ、他方は第２インピーダンス回路に含まれる。オン抵抗が等しいこれら４個組の対応トランジスターに対して、出力バッファー回路の出力ターミナルＯｕｔｐとＯｕｔｎの間にシャント・トランジスターが設けられる。それぞれのシャント・トランジスターは、その対応する４個組みトランジスターのオン・インピーダンスの２倍のオン・インピーダンスになるように設計される。具体的に云えば、図６の実施形態ではシャント・トランジスターＮ４３のチャンネル幅は、トランジスターＮ５、Ｎ１６、Ｎ２５、Ｎ３６のチャネル幅の半分である。シャント・トランジスターＮ４２のチャネル幅は、トランジスターＮ３、Ｎ１４、Ｎ２３、Ｎ３４のチャネル幅の半分である。シャント・トランジスターＮ４１のチャネル幅は、トランジスターＮ１、Ｎ１２、Ｎ２１、Ｎ３２のチャネル幅Ｗ１の半分である。
【００４６】
図６の実施形態において、前記４個組みトランジスターおよびそれに対応するシャント・トランジスターについて、２つの動作状態のインピーダンス回路の２つのトランジスターまたはシャント・トランジスターがオン状態になるように制御するため、制御回路は、第１および第２出力段の動作状態のインピーダンス回路に含まれるトランジスターをデータ入力信号およびデータ入力信号履歴に従って制御するように構成される。図６の実施形態で、対応トランジスターＮ１、Ｎ１２、Ｎ２１、Ｎ３２の４個組みに関連するシャント・トランジスターＮ４１のゲートには、４個組みの動作状態トランジスターに印加されるゲート信号の論理反転信号がインバーターＩ１６から入力される。必要な変更を加えて、インバーターＩ１７の出力はシャント・トランジスターＮ４２のゲートと接続されていて、シャント・トランジスターＮ４２に関連する４個組みＮ３、Ｎ１４、Ｎ２３、Ｎ３４の動作状態トランジスターに印加されるゲート信号を論理反転した制御信号がインバーターＩ１７からトランジスターＮ４２のゲートに入力される。インバーターＩ１８の出力はシャント・トランジスターＮ４３のゲートと接続されていて、関連の４個組みトランジスターＮ５、Ｎ１６、Ｎ２５、Ｎ３６の動作状態トランジスターのゲートに印加される制御信号を論理反転した制御信号がインバーターＩ１８からシャント・トランジスターＮ４３のゲートに入力される。
【００４７】
図６の実施形態による出力バッファー回路は、図５の実施形態と同様に電力節減が可能である。図６の第４実施形態の回路は、図５の第３実施形態の回路ほど複雑でない。出力ターミナルＯｕｔｐとＯｕｔｎ間の出力信号振幅に依存しない定コモンモードを望む場合は、第４実施形態は特に有用である。
【００４８】
図６の実施形態では、出力信号を表す出力レベル制御語の３ビット表現に従って、それぞれのインピーダンス回路に３つのトランジスターが含まれている。それぞれのインピーダンス回路のトランジスターの個数および出力信号を表すビット数は２以上、例えば出力信号に対するプリエンファシスの所望次数に従って決めればよい。各インピーダンス回路のトランジスターのチャネル幅は、前述の実施形態と同様に２進関係にしたがって選択することが好ましい。
【００４９】
図２、図４、図５、図６に関する実施形態において、所望のプリエンファシスにしたがって出力振幅が変動すると、Ｖｂｈ〜Ｖｂｌから出力段への内部電流が変動する。出力バッファー回路の供給電流のこのような電流変調を望まない場合、例えば、別の信号チャネル用の別の出力バッファー回路が同一電源回路で駆動される場合、ＶｂｌとＶｂｈ間の出力バッファー回路と並列に能動負荷を接続することによって、この電流変調を抑制することが可能である。このような能動負荷は、出力バッファー回路の信号出力振幅を制御する同じ信号によって制御することができる。能動負荷の内部の要素は、出力バッファー回路および能動負荷による総電源負荷が変動出力信号振幅に依存せずに一定になるように設計される。
【００５０】
上記の各実施形態においては同じペアに属するトランジスターは同じチャネル幅としているが、各対のトランジスターの電源電位の相違を考慮に入れて、それぞれのオン・インピーダンスに対する影響を補償するために、高電源電位Ｖｂｈに接続されているトランジスターのチャネル幅を、低電源電位Ｖｂｌに接続されているトランジスターのチャネル幅よりも広くする方が有利である。高電源のトランジスターのチャネル幅を低電源トランジスターのチャネル幅より５〜２０％広くすることが好ましい。
【００５１】
もちろん、トランジスターのチャネル幅は、あるゲートソース間電圧を印加したトランジスターのオン・インピーダンスを制御するための１つのパラメーターに過ぎない。オン・インピーダンスの２進荷重関係を得るため、また各ペアのトランジスターの電源電位の相違による影響を補償するために、チャネル長の調節も同様に有効である。
【００５２】
上に述べた実施形態ではいずれも、ＮＭＯＳトランジスターを使用している。ＰＭＯＳトランジスターを採用した設計にも、必要な変更を加えて発明の同一原理を適用することができる。
【図面の簡単な説明】
【図１】データ入力信号とデータ入力信号の履歴に応じて本発明の出力バッファ回路から生成されるプリエンファシス出力信号の例を示す図。
【図２】本発明による出力バッファ回路の一実施形態を示す図。
【図３】図２の実施形態の出力電圧をデジタルマルチビット制御信号の関数として表した図。
【図４】本発明による出力バッファ回路の第２実施形態を示す図。
【図５】本発明による出力バッファ回路の第３実施形態を示す図。
【図６】本発明による出力バッファ回路の第４実施形態を示す図。
【符号の説明】
Ｎ１〜Ｎ４３  トランジスター
Ｗ１〜Ｗ３  チャンネル幅
Ｉ１〜Ｉ１５  インバーター
Ｖｂｈ  高電位電源
Ｖｂｌ  低電位電源
ＲＴ  終端インピーダンス
ＴＬ  伝送線路
Ｇ１〜Ｇ２４  ゲート
Ａ１〜Ａ３  出力レベル制御語
Ｂ１〜Ｂ３  出力レベル制御語
Ｃｄ  デカップリング・コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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