【手続補正書】
【提出日】平成25年6月6日(2013.6.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれ少なくとも１つの、予め設定した周期より短い周期でリフレッシュ動作を必要とするメモリセル（以下、サブスタンダード（ｓｕｂｓｔａｎｄａｒｄ）メモリセルという）を含む第１の複数の第１メモリブロックを識別（ｉｄｅｎｔｉｆｙ）する段階と、
サブスタンダードメモリセルを含まない第２の複数の第２メモリブロックを識別する段階と、
２つ以上のメモリブロックに対応するロウアドレスコードの相異なる１つ以上のビットを省略して複数の第１候補アドレスコードを生成する段階と（ここで、前記２つ以上のメモリブロックのうち少なくとも１つは前記第１メモリブロックである）、
前記第１候補アドレスコードのうち１つを第１ロウアドレスコードとして選択する段階と、
２つ以上のメモリブロックに対応するロウアドレスコードの１つ以上のビットを省略して第２ロウアドレスコートを生成する段階と（ここで、前記２つ以上のメモリブロックは前記第２メモリブロックである）、
前記第１ロウアドレスコードを有するメモリブロックに対して第１リフレッシュ周期で同時に第１リフレッシュ動作を遂行する段階と、
前記第２ロウアドレスコードを有するメモリブロックに対して前記第１リフレッシュ周期より長い第２リフレッシュ周期で同時に第２リフレッシュ動作を遂行する段階と、を含むことを特徴とするメモリ装置を動作する方法。
【請求項２】
前記第１の複数の第１メモリブロックを識別する段階は、
前記メモリ装置内の複数のメモリブロックのメモリセルを予め設定したロジック状態にプログラミングする段階と、
時間の経過に対して、プログラムされたメモリセルそれぞれの前記予め設定したロジック状態を保持する能力を検出する段階と、を含むことを特徴とする請求項１に記載のメモリ装置を動作する方法。
【請求項３】
選択されたメモリブロック内の１つ以上のメモリセルが前記第２リフレッシュ周期の間に貯蔵された情報の保持に失敗したことを検出した場合、前記選択されたメモリブロックを前記第１の複数の第１メモリブロックとする段階をさらに含むことを特徴とする請求項２に記載のメモリ装置を動作する方法。
【請求項４】
それぞれ少なくとも１つのサブスタンダードメモリセルを含む前記第１の複数の第１メモリブロックの識別に基づいて、制御回路の選択されたヒューズを切断して、前記第１の複数の第１メモリブロックに対し遂行するべきリフレッシュ動作のタイミングを、前記第１リフレッシュ周期に調節する段階をさらに含むことを特徴とする請求項１に記載のメモリ装置を動作する方法。
【請求項５】
前記第１ロウアドレスコードを生成する段階は、
それぞれＮのビット長を有し、単一のメモリブロックに対応する、非縮約ロウアドレスコード値を複数個、識別する段階と、
それぞれＮ未満のビット長を有し、前記非縮約ロウアドレスコード値のうち１つ以上に対応する、縮約ロウアドレスコード値を複数個、識別する段階と、
前記縮約ロウアドレスコード値のうち１つが、サブスタンダードメモリセルを含む少なくとも１つのメモリブロックに対応すると決定した場合、前記縮約ロウアドレスコードの値のうち１つを前記第１値として区別（ｄｉｓｔｉｎｇｕｉｓｈ）する段階と、を含むことを特徴とする請求項１に記載のメモリ装置を動作する方法。
【請求項６】
前記非縮約ロウアドレスコード値に対応する前記メモリブロック内のサブスタンダードメモリセルの位置に基づいて、前記非縮約ロウアドレスコード値のうち１つ以上のビットを省略して前記非縮約ロウアドレスコード値と前記縮約ロウアドレスコード値の間のマッピングを決定する段階をさらに含むことを特徴とする請求項５に記載にメモリ装置を動作する方法。
【請求項７】
前記マッピングは１つ以上のサブスタンダードメモリセルを含む少なくとも１つのメモリブロックに対応する縮約ロウアドレスコード値の数を最小化することを特徴とする請求項６に記載のメモリ装置を動作する方法。
【請求項８】
前記メモリ装置はＤＲＡＭであることを特徴とする請求項１に記載のメモリ装置を動作する方法。
【請求項９】
前記第２リフレッシュ周期は少なくとも２５６ナノ（ｎａｎｏ）秒であることを特徴とする請求項１に記載のメモリ装置を動作する方法。
【請求項１０】
複数のメモリブロックに対応するロウアドレスコードを識別する段階と（ここで、前記ロウアドレスコードの相異なる値は、前記複数のメモリブロックの相異なる１つを識別する）、
前記複数のメモリブロックそれぞれが少なくとも１つのサブスタンダードメモリセルを含むか否かを決める段階と、
前記メモリブロックのうち少なくとも１つのサブスタンダードメモリセルを含むメモリブロックのロウアドレスコードに基づいて前記ロウアドレスコードのうち１つ以上のビットを省略して複数の縮約候補ロウアドレスコードを生成する段階と、
前記縮約候補ロウアドレスコードのうち１つを縮約ロウアドレスコードとして選択する段階と、
前記縮約ロウアドレスコードのうち同じ値を有するメモリブロックを同時にリフレッシュして、リフレッシュ動作を遂行する段階と、を含むことを特徴とするメモリ装置を動作する方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】メモリ装置を動作する方法
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、半導体メモリ装置を動作する方法に係り、より詳細には、サブスタンダード（ｓｕｂｓｔａｎｄａｒｄ、標準に満たない）メモリセルの位置に基づいたロウアドレスコード選択に係るメモリ装置を動作する方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の目的は、相異なる電荷保持特性を有するメモリセルに対して、リフレッシュ回路があまり複雑にならないように対処するという要請に応える、メモリ装置の動作方法を提供することにある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
前記目的を達成するための本発明の一実施形態によるメモリ装置を動作する方法は、
それぞれ少なくとも１つの、予め設定した周期より短い周期でリフレッシュ動作を必要とするメモリセル（以下、サブスタンダード（ｓｕｂｓｔａｎｄａｒｄ）メモリセルという）を含む第１の複数の第１メモリブロックを識別（ｉｄｅｎｔｉｆｙ）する段階と、  サブスタンダードメモリセルを含まない第２の複数の第２メモリブロックを識別する段階と、  ２つ以上のメモリブロックに対応するロウアドレスコードの相異なる１つ以上のビットを省略して複数の第１候補アドレスコードを生成する段階と（ここで、前記２つ以上のメモリブロックのうち少なくとも１つは前記第１メモリブロックである）、  前記第１候補アドレスコードのうち１つを第１ロウアドレスコードとして選択する段階と、  ２つ以上のメモリブロックに対応するロウアドレスコードの１つ以上のビットを省略して第２ロウアドレスコートを生成する段階と（ここで、前記２つ以上のメモリブロックは前記第２メモリブロックである）、  前記第１ロウアドレスコードを有するメモリブロックに対して第１リフレッシュ周期で同時に第１リフレッシュ動作を遂行する段階と、  前記第２ロウアドレスコードを有するメモリブロックに対して前記第１リフレッシュ周期より長い第２リフレッシュ周期で同時に第２リフレッシュ動作を遂行する段階と、を含むことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明の他の側面によるメモリ装置を動作する方法は、
複数のメモリブロックに対応するロウアドレスコードを識別する段階と（ここで、前記ロウアドレスコードの相異なる値は、前記複数のメモリブロックの相異なる１つを識別する）、  前記複数のメモリブロックそれぞれが少なくとも１つのサブスタンダードメモリセルを含むか否かを決める段階と、  前記メモリブロックのうち少なくとも１つのサブスタンダードメモリセルを含むメモリブロックのロウアドレスコードに基づいて前記ロウアドレスコードのうち１つ以上のビットを省略して複数の縮約候補ロウアドレスコードを生成する段階と、  前記縮約候補ロウアドレスコードのうち１つを縮約ロウアドレスコードとして選択する段階と、  前記縮約ロウアドレスコードのうち同じ値を有するメモリブロックを同時にリフレッシュして、リフレッシュ動作を遂行する段階と、を含むことを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】