【手続補正書】
【提出日】平成25年2月7日(2013.2.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続した第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記第１のＮＭＯＳトランジスタのゲートに接続された入力端子と、前記第１のＮＭＯＳトランジスタの前記ゲートに一端が接続され、他端にバイアス電圧が供給される第１の抵抗と、当該第１の抵抗と前記第１のＮＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記入力端子に接続された第１の容量と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴とするレベルシフト回路。
【請求項２】
前記第１のＰＭＯＳトランジスタの前記ゲートと前記第２のＰＭＯＳトランジスタの前記ゲートとの間に接続された第３の抵抗と、当該第３の抵抗と前記第１のＰＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記電源端子に接続された第２の容量とを具備したことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記バイアス電圧を供給する手段として、ゲートが前記第１の抵抗及び前記第２のＰＭＯＳトランジスタのゲート及びドレインに接続され、ソースが前記電源端子に接続された第３のＰＭＯＳトランジスタと、ゲートが前記第３の抵抗の他端及び前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが前記接地端子に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタを具備したことを特徴とする請求項２に記載のレベルシフト回路。
【請求項４】
振動子が並列に接続される発振回路と、当該発振回路の出力信号が入力され、その出力振幅を電源電圧まで持ち上げ、その出力波形を矩形波に整形して出力する請求項１乃至請求項３のいずれかに記載されたレベルシフト回路とを具備したことを特徴とする発振器用集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明のレベルシフト回路は、電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続した第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記第１のＮＭＯＳトランジスタのゲートに接続された入力端子と、前記第１のＮＭＯＳトランジスタの前記ゲートに一端が接続され、他端にバイアス電圧が供給される第１の抵抗と、当該第１の抵抗と前記第１のＮＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記入力端子に接続された第１の容量と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
前記第１のＰＭＯＳトランジスタの前記ゲートと前記第２のＰＭＯＳトランジスタの前記ゲートとの間に接続された第３の抵抗と、当該第３の抵抗と前記第１のＰＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記電源端子に接続された第２の容量とを具備したようにしても良い。前記バイアス電圧を供給する手段として、ゲートが前記第１の抵抗及び前記第２のＰＭＯＳトランジスタのゲート及びドレインに接続され、ソースが前記電源端子に接続された第３のＰＭＯＳトランジスタと、ゲートが前記第３の抵抗の他端及び前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが前記接地端子に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタを具備したようにしてもよい。
また、本発明の発振器用集積回路は、振動子が並列に接続される発振回路と、当該発振回路の出力信号が入力され、その出力振幅を電源電圧まで持ち上げ、その出力波形を矩形波に整形して出力する前記レベルシフト回路のいずれかとを具備したことを特徴としている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
図１、図３及び図７を参照して実施例１を説明する。
図１は、この実施例に係るレベルシフト回路の回路図、図３は、図２に係るレベルシフト回路を流れる信号波形を示す波形図、図７は、出力波形の抜け対策を説明する図２及び図５のレベルシフト回路の出力波形図である。図３（ｃ）は、本発明の目的の１つである出力波形の割れ対策を施した後の状態を示し、図７（ｂ）は、同じく、抜け対策を施した後の状態を示している。
レベルシフト回路は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続したＮＭＯＳトランジスタＮ１と、第１のＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、ＮＭＯＳトランジスタＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、第１のＰＭＯＳトランジスタＰ１のゲートにドレイン及びゲートを接続し、このドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２とを有している。そして、第１のＰＭＯＳトランジスタＰ１及び第２のＰＭＯＳトランジスタＰ２は、カレントミラー回路を構成している。入力端子ＩＮとＮＭＯＳトランジスタＮ１のゲートとの間には、容量Ｃ１と、バイアスが供給される第１の抵抗Ｒ１とから構成されるフィルタ回路が挿入されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明に係るレベルシフト回路は、第２のＰＭＯＳトランジスタＰ２によって電源ノイズ（図６（ａ））を含んだ入力波（図３（ａ））をそのまま第１のＰＭＯＳトランジスタＰ１のゲートに入力させることにより、これを第１のＰＭＯＳトランジスタＰ１のソースに混入する電源ノイズの揺れに追従させて、第１のＰＭＯＳトランジスタＰ１のゲート−ソース電圧（ＶＧＳ）を安定化させる（図３（ｂ））ことを特徴としている。
この実施例では、このような構成により、レベルシフト回路の出力波形の割れや抜けがなくなって（図３（ｃ）、図７（ｂ）参照）、回路の誤動作を防止することが可能になる。
また、第１の抵抗Ｒ１を介してＮＭＯＳトランジスタＮ１のゲートにバイアス回路を接続してこのゲートにＤＣ直結ではないバイアス電圧を供給することにより、ＮＭＯＳトランジスタＮ１の利得を確保でき、低振幅での立ち上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせることができる。また、容量Ｃ１と第１の抵抗Ｒ１とはフィルタ回路を構成し、このフィルタ回路を挿入することにより回路の耐ノイズ特性を維持させることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
レベルシフト回路２は、更に、第１のＰＭＯＳトランジスタＰ１のゲートと第２のＰＭＯＳトランジスタＰ２のゲートとの間に第３の抵抗Ｒ３を接続し、第３の抵抗Ｒ３と第１のＰＭＯＳトランジスタＰ１のゲートとの接続点に、一端が電源端子ＶＤＤに接続された、第２の容量Ｃ２の他端を接続し、第１のＮＭＯＳトランジスタＮ１のゲートと入力端子ＩＮとの間に第１の抵抗Ｒ１の一端を接続するとともに第１の容量Ｃ１を接続する。第１の容量Ｃ１と第１の抵抗Ｒ１とはフィルタ回路を構成し、このフィルタ回路は、回路の耐ノイズ特性を維持する。
バイアス回路はＣＭＯＳインバータの第１のＮＭＯＳトランジスタＮ１のゲートにバイアスを供給して低振幅での立ち上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせる。バイアス回路を構成する第３のＰＭＯＳトランジスタＰ３は、ゲートが第３の抵抗Ｒ３及び第２のＰＭＯＳトランジスタＰ２のゲート及びドレインに接続され、ソースが電源端子ＶＤＤに接続され、ドレインが第２のＮＭＯＳトランジスタＮ２のドレインに接続されている。また、同じくバイアス回路を構成する第２のＮＭＯＳトランジスタＮ２は、ゲートが第１の抵抗Ｒ１の他端及び第３のＰＭＯＳトランジスタＰ３のドレインに接続され、ソースが接地端子ＧＮＤに接続されている。バイアス回路は、レベルシフト回路の低振幅での立上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
一方、第１のＰＭＯＳトランジスタＰ１のソースにはノイズを含む電源電圧（ＶＤＤ）が供給されるので、第１のＰＭＯＳトランジスタＰ１のゲートに印加される電圧がソースにおける電源ノイズの揺れに追従するようになるため、ノイズが相殺されて、第１のＰＭＯＳトランジスタＰ１のゲートソース電圧（ＶＧＳ）が図３（ｂ）に示すように平坦な信号となる。レベルシフト回路２の出力端子ＯＵＴからは、第１のＰＭＯＳトランジスタＰ１からの信号と第１のＮＭＯＳトランジスタＮ１からの信号とが交互に出力して矩形波が出力される。第１のＰＭＯＳトランジスタＰ１のゲートソース電圧が平坦な信号である結果、レベルシフト回路２から出力される矩形波には、従来技術では生じる傾向にあった、立上がり立ち下がり近傍の波形の割れが生じることがなくなる（図３（ｃ）参照）とともに、低周波数のノイズが混入したときに発生していた波形の抜けがなくなり（図７（ｂ）参照）、周辺回路に異常な周波数の信号が出力しないので誤動作を招く恐れがなくなった。
なお、第１のＰＭＯＳトランジスタＰ１のゲートにつながる第２の容量Ｃ２は、電源ノイズの揺れが第１のＰＭＯＳトランジスタＰ１に伝わり易くし、第３の抵抗Ｒ３とともに熱雑音を除去するために接続される。
実施例２において用いた発振器は、水晶振動子を用いたが、本発明では、水晶以外の他の圧電素子を振動子に用いても同じような効果が得られる。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2011166461.tif 000001
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2011166461.tif 000002