(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成された絶縁膜と、
（ｂ）前記絶縁膜上に形成されたキャパシタ下部電極、前記キャパシタ下部電極上に形成されたキャパシタ絶縁膜、及び、前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極を含むキャパシタ素子と、
（ｃ）前記絶縁膜上に前記キャパシタ下部電極と同一の金属層から形成された下部メタル層、前記下部メタル層上に前記キャパシタ絶縁膜と同一の絶縁膜から形成された中間絶縁層、及び、前記中間絶縁層上に前記キャパシタ上部電極と同一の金属膜から形成された上部メタル層を含み、前記下部メタル層と前記上部メタル層とが導通されているメタル配線と、
（ｄ）前記キャパシタ素子及びメタル配線を覆う第２の絶縁膜と、該第２の絶縁膜上に形成された複数の第２の配線と、前記第２の絶縁膜内に形成され、前記キャパシタ上部電極と第２の配線とを接続する電極が埋め込まれた接続孔とを有し、
（ｅ）前記キャパシタ上部電極と該キャパシタ上部電極の直上に位置する第２の配線とは、前記キャパシタ上部電極の直上に形成された接続孔に埋め込まれた電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記キャパシタ下部電極及び下部メタル層は、アルミニウム系の金属から成る金属層とチタン系の金属から成る金属層とを積層した積層構造を備える請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ下部電極は上面に形成された凹部を備え、該凹部に前記キャパシタ絶縁膜及びキャパシタ上部電極の一部が入り込んでいる請求項１又は２に記載の半導体装置。
【請求項４】
（ａ）半導体基板上に絶縁膜を形成し、
（ｂ）前記絶縁膜上にキャパシタ下部電極及び下部メタル層を同時に形成し、
（ｃ）前記キャパシタ下部電極及び前記下部メタル層の上に、キャパシタ絶縁膜及び中間絶縁層を同時に形成し、
（ｄ）前記キャパシタ絶縁膜及び前記中間絶縁層の上に、キャパシタ上部電極及び上部メタル層を同時に形成し、
（ｅ）前記下部メタル層と前記上部メタル層とを導通させ、
（ｆ）キャパシタ素子及びメタル配線を形成し、
（ｇ）前記キャパシタ素子及びメタル配線を覆う第２の絶縁膜を形成し、
（ｈ）該第２の絶縁膜における前記キャパシタ上部電極の直上に接続孔を形成して、該接続孔に前記キャパシタ上部電極と電気的に接続される電極を埋め込み、
（ｉ）前記第２の絶縁膜における前記メタル配線の直上に接続孔を形成して、該接続孔に前記メタル配線と電気的に接続される電極を埋め込み、
（ｊ）前記第２の絶縁膜上に複数の第２の配線を形成し、前記キャパシタ上部電極の直上に位置する第２の配線を前記キャパシタ上部電極の直上に位置する電極によって前記キャパシタ上部電極と電気的に接続させることを特徴とする半導体装置の製造方法。
【請求項５】
前記キャパシタ下部電極及び下部メタル層は、アルミニウム系の金属から成る金属層とチタン系の金属から成る金属層とを積層して形成する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記キャパシタ下部電極の上面に凹部を形成し、
前記キャパシタ絶縁膜及びキャパシタ上部電極は、その一部が前記凹部に入り込むように形成する請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＩＣ、ＬＳＩ等の半導体装置において、キャパシタ素子は、一般に、半導体基板上にキャパシタ下部電極、キャパシタ絶縁膜及びキャパシタ上部電極を順次形成することにより製造される。
【０００３】
図１０は従来の半導体装置の製造方法における工程断面図である。
【０００４】
まず、図１０（ａ）に示されるように、半導体基板１１０上に図示されないトランジスタ、抵抗素子、配線等を形成した後、その上に第１の層間絶縁膜１１１を形成し、さらに該第１の層間絶縁膜１１１の上に、メタル層を形成し、該メタル層をホトリソグラフィー技術を使用してエッチングし、所定の形状の第１のメタル配線１１２を形成する。
【０００５】
その後、前記第１の層間絶縁膜１１１及び第１のメタル配線１１２の上に、第２の層間絶縁膜１１３を形成する。そして、該第２の層間絶縁膜１１３に、前記第１のメタル配線１１２と上層に形成されるメタル配線とを接続するための複数の接続孔１１４をホトリソグラフィー技術を使用したエッチングにより形成した後、全面にタングステンの層をＣＶＤ法により形成する。次いで、該タングステンの層をエッチバックすることにより、図１０（ｂ）に示されるように、前記接続孔１１４に埋め込まれた複数のタングステン電極１１５が形成される。
【０００６】
次に、全面にアルミニウムのようなメタルの層をスパッタリング法により形成した後、前記メタルの層をホトリソグラフィー技術を使用してエッチングし、図１０（ｃ）に示されるように、キャパシタ下部電極１１６を形成する。ここで、該キャパシタ下部電極１１６は、いくつかの前記タングステン１１５によって第１のメタル配線１１２に電気的に接続されている。
【０００７】
その後、全面にシリコン酸化膜をＣＶＤ法により形成した後、該シリコン酸化膜をホトリソグラフィー技術を使用してエッチングし、図１０（ｄ）に示されるように、前記キャパシタ下部電極１１６を覆うキャパシタ絶縁膜１１７を形成する。
【０００８】
次に、全面にアルミニウムのようなメタルの層をスパッタリング法により形成した後、前記メタルの層をホトリソグラフィー技術を使用してエッチングし、図１０（ｅ）に示されるように、キャパシタ上部電極１１８及び第３のメタル配線１１９を形成する。
【０００９】
このようにして、半導体基板１１０上の第１の層間絶縁膜１１１の上に、キャパシタ下部電極１１６、キャパシタ絶縁膜１１７及びキャパシタ上部電極１１８を含む半導体装置が製造される。
【００１０】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置及びその製造方法においては、キャパシタ上部電極１１８と第３のメタル配線１１９との段差が大きい。このため、エッチングにより前記キャパシタ上部電極１１８及び第３のメタル配線１１９を形成する際のエッチング量のコントロールが困難となり、前記キャパシタ上部電極１１８及び第３のメタル配線１１９を所望の形状に形成できず、所定のキャパシタ性能が得られなかったり、断線が生じたりすることがある。このため、前記キャパシタ素子を含むＩＣ、ＬＳＩ等の半導体装置の信頼性が低下し、製造における歩留りも低下してしまう。
【００１１】
さらに、多層配線を有する半導体装置を得る場合には、前記キャパシタ上部電極１１８及び第３のメタル配線１１９の上に配線層を形成する必要があるが、前記キャパシタ上部電極１１８と第３のメタル配線１１９との段差が大きいために、その上に形成する層を平坦にすることが困難なため、その上に形成される配線層の中にも段差が生じて、所定の性能が得られなかったり、断線が生じたりしてしまう。
【００１２】
本発明は、上記問題点を解決して、キャパシタ素子の上面と他の配線との段差がなく、また、その上に形成される層中にも段差がなく、信頼性が高く、製造における歩留りも高い半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
そのために、本発明の半導体装置においては、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されたキャパシタ下部電極、前記キャパシタ下部電極上に形成されたキャパシタ絶縁膜、及び、前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極を含むキャパシタ素子と、前記絶縁膜上に前記キャパシタ下部電極と同一の金属層から形成された下部メタル層、前記下部メタル層上に前記キャパシタ絶縁膜と同一の絶縁膜から形成された中間絶縁層、及び、前記中間絶縁膜上に前記キャパシタ上部電極と同一の金属膜から形成された上部メタル層を含み、前記下部メタル層と前記上部メタル層とが導通されているメタル配線と、前記キャパシタ素子及びメタル配線を覆う第２の絶縁膜と、該第２の絶縁膜上に形成された複数の第２の配線と、前記第２の絶縁膜内に形成され、前記キャパシタ上部電極と第２の配線とを接続する電極が埋め込まれた接続孔とを有し、前記キャパシタ上部電極と該キャパシタ上部電極の直上に位置する第２の配線とは、前記キャパシタ上部電極の直上に形成された接続孔に埋め込まれた電極によって電気的に接続されている。  本発明の他の半導体装置においては、さらに、前記キャパシタ下部電極及び下部メタル層は、アルミニウム系の金属から成る金属層とチタン系の金属から成る金属層とを積層した積層構造を備える。
本発明の更に他の半導体装置においては、さらに、前記キャパシタ下部電極は上面に形成された凹部を備え、該凹部に前記キャパシタ絶縁膜及びキャパシタ上部電極の一部が入り込んでいる。
【００１４】
また、本発明の半導体装置の製造方法においては、半導体基板上に絶縁膜を形成し、前記絶縁膜上にキャパシタ下部電極及び下部メタル層を同時に形成し、前記キャパシタ下部電極及び前記下部メタル層の上に、キャパシタ絶縁膜及び中間絶縁層を同時に形成し、前記キャパシタ絶縁膜及び前記中間絶縁層の上に、キャパシタ上部電極及び上部メタル層を同時に形成し、前記下部メタル層と前記上部メタル層とを導通させ、キャパシタ素子及びメタル配線を形成し、前記キャパシタ素子及びメタル配線を覆う第２の絶縁膜を形成し、該第２の絶縁膜における前記キャパシタ上部電極の直上に接続孔を形成して、該接続孔に前記キャパシタ上部電極と電気的に接続される電極を埋め込み、前記第２の絶縁膜における前記メタル配線の直上に接続孔を形成して、該接続孔に前記メタル配線と電気的に接続される電極を埋め込み、前記第２の絶縁膜上に複数の第２の配線を形成し、前記キャパシタ上部電極の直上に位置する第２の配線を前記キャパシタ上部電極の直上に位置する電極によって前記キャパシタ上部電極と電気的に接続させる。
本発明の他の半導体装置の製造方法においては、さらに、前記キャパシタ下部電極及び下部メタル層は、アルミニウム系の金属から成る金属層とチタン系の金属から成る金属層とを積層して形成する。
本発明の更に他の半導体装置の製造方法においては、さらに、前記キャパシタ下部電極の上面に凹部を形成し、前記キャパシタ絶縁膜及びキャパシタ上部電極は、その一部が前記凹部に入り込むように形成する。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００１６】
本発明の実施の形態において、半導体装置は、シリコン基板のような半導体基板上に形成されたＩＣ、ＬＳＩ等であり、キャパシタ素子、トランジスタ、抵抗素子、配線等を含むものである。
【００１７】
図１は本発明の第１の実施の形態における半導体装置の構造を示す断面図、図２は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図（その１）、図３は本発明の第１の実施の形態における半導体装置の製造方法における工程断面図（その２）である。
【００１８】
まず、図２（ａ）に示されるように、シリコン基板のような半導体基板１０上に図示されないトランジスタ、抵抗素子、配線等を形成した後、その上に二酸化シリコン、ＰＳＧ等からなる第１の層間絶縁膜１１を形成し、さらに該第１の層間絶縁膜１１の上に、アルミニウム、銅等からなるメタル層を形成した後、該メタル層をホトリソグラフィー技術を使用してエッチングし、所定形の形状の第１のメタル配線１２を形成する。
【００１９】
その後、前記第１の層間絶縁膜１１及び第１のメタル配線１２の上に、シリコン酸化膜、ＰＳＧ膜等の第２の層間絶縁膜１３を形成する。そして、該第２の層間絶縁膜１３に、前記第１のメタル配線１２と上層に形成されるメタル配線とを接続するための複数の接続孔１４をホトリソグラフィー技術を使用したエッチングにより形成した後、全面にタングステンの層をＣＶＤ法により形成する。次いで、該タングステンの層をエッチバックすることにより、前記接続孔１４に埋め込まれた複数のタングステン電極１５が形成される。
【００２０】
次に、図２（ｂ）に示されるように、全面にアルミニウム、銅等からなるメタル層２６をスパッタリング法により形成した後、該メタル層２６の上にシリコン酸化膜２７をＣＶＤ法によって形成し、さらに、該シリコン酸化膜２７の上にアルミニウム、銅等からなるメタル層２８をスパッタリング法により形成する。
【００２１】
その後、前記メタル層２６、シリコン酸化膜２７及びメタル層２８をホトリソグラフィー技術を使用してエッチングし、図２（ｃ）に示されるように、キャパシタ素子となる部分のキャパシタ下部電極２６ａ、キャパシタ絶縁膜２７ａ及びキャパシタ上部電極２８ａと、配線となる部分の下部メタル層２６ｂ、中間絶縁層２７ｂ及び上部メタル層２８ｂとに分離する。
【００２２】
次に、全面にシリコン酸化膜、ＰＳＧ膜等の第３の層間絶縁膜２９を形成する。そして、該第３の層間絶縁膜２９においてキャパシタ素子となる部分に対応する部分に、前記上部電極２８ａと上層に形成されるメタル配線とを接続するための複数の接続孔３０をホトリソグラフィー技術を使用したエッチングにより形成した後、前記第３の層間絶縁膜２９上の全面にタングステンの層をＣＶＤ法により形成する。次いで、該タングステンの層をエッチバックすることにより、図３（ａ）に示されるように、前記接続孔３０に埋め込まれた複数のタングステン電極３１が形成される。
【００２３】
その後、前記第３の層間絶縁膜２９において配線となる部分に対応する部分に、接続孔３２をホトリソグラフィー技術を使用したエッチングにより形成する。この時、前記第３の層間絶縁膜２９とともに、前記上部メタル層２８ｂ及び中間絶縁層２７ｂをもエッチングして、前記接続孔３２が前記下部メタル層２６ｂに到達するようにする。次いで、再度、前記第３の層間絶縁膜２９上の全面にタングステンの層をＣＶＤ法により形成した後、該タングステンの層をエッチバックすることにより、図３（ｂ）に示されるように、前記接続孔３２に埋め込まれたタングステン電極３３が形成される。
【００２４】
これにより、前記第１のメタル配線１２、下部メタル層２６ｂ、上部メタル層２８ｂ及び後述する第４のメタル配線３４が導通される。
【００２５】
次に、前記第３の層間絶縁膜２９の全面にアルミニウム、銅等からなるメタル層を形成した後、該メタル層をホトリソグラフィー技術を使用してエッチングし、図３（ｃ）〔図１と同じ構造〕に示されるように、第４のメタル配線３４を形成する。
【００２６】
このようにして、図１に示されるような、半導体基板１０上の第２の層間絶縁膜１３上に、キャパシタ下部電極２６ａ、キャパシタ絶縁膜２７ａ及びキャパシタ上部電極２８ａを含むキャパシタ素子、並びに、下部メタル層２６ｂ、中間絶縁層２７ｂ及び上部メタル層２８ｂを含むメタル配線を有する半導体装置を得ることができる。
【００２７】
そして、前記第２の層間絶縁膜１３上に形成されたメタル配線の最上層である前記上部メタル層２８ｂの高さは、前記キャパシタ上部電極２８ａの高さと等しい。
【００２８】
このように、本実施の形態においては、第２の層間絶縁膜上に形成されたキャパシタ素子の高さとメタル配線の高さとが同じなので、キャパシタ上部電極及びメタル配線を形成する際のエッチング量のコントロールが容易となり、所望の形状に形成できるので、所定のキャパシタ性能が得られなかったり、断線が生じたりすることがない。このため、前記キャパシタ素子を含むＩＣ、ＬＳＩ等の半導体装置の信頼性が向上し、製造における歩留りも向上する。
【００２９】
さらに、多層配線を有する半導体装置を得る場合にも、キャパシタ上部電極とメタル配線との高さが同じなので、その上に形成する層を平坦にすることでき、その上に形成される配線層の中に段差が生じないので、所定の性能が得られなかったり、断線が生じたりすることがない。
【００３０】
次に、本発明の第２の実施の形態について説明する。
【００３１】
なお、第１の実施の形態と同じ構造のものは、同じ符号を付することにより、その説明を省略する。
【００３２】
図４は本発明の第２の実施の形態における半導体装置の構造を示す断面図、図５は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図（その１）、図６は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図（その２）である。
【００３３】
まず、図５（ａ）に示される工程は、第１の実施の形態における図５（ａ）に示される工程と同様なので、説明を省略する。
【００３４】
次に、図５（ｂ）に示されるように、全面にアルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等のアルミニウム系の金属からなるメタル層４６をスパッタリング法により形成した後、該メタル層４６の上に、Ｔｉ系の金属からなるメタル層４７をスパッタリング法により形成する。ここで、メタル層４６及び４７は、エッチングにおいて選択比を有する、すなわちエッチング速度の相違する金属の２重構造とする。
【００３５】
続いて、図５（ｃ）に示されるように、該メタル層４７の上に、シリコン酸化膜４８をＣＶＤ法によって形成し、さらに、該シリコン酸化膜４８の上にアルミニウム、銅等からなるメタル層４９をスパッタリング法により形成する。
【００３６】
次に、第１の実施の形態における図２（ｃ）に示される工程と同様にして、前記メタル層４６、メタル層４７、シリコン酸化膜４８及びメタル層４９をホトリソグラフィー技術を使用してエッチングし、キャパシタ素子となる部分のキャパシタ下部電極４６ａ及び４７ａ、キャパシタ絶縁膜４８ａ並びにキャパシタ上部電極４９ａと、配線となる部分の下部メタル層４６ｂ及び４７ｂ、中間絶縁層４８ｂ並びに上部メタル層４９ｂとに分離した後、第１の実施の形態における図３（ａ）に示される工程と同様にして、図６（ａ）に示されるうに、シリコン酸化膜、ＰＳＧ膜等の第３の層間絶縁膜５０における接続孔５１に埋め込まれた複数のタングステン電極５２が形成される。
【００３７】
その後、第１の実施の形態における図３（ｂ）に示される工程と同様にして、図６（ｂ）に示されるように、前記下部メタル層４７ｂに到達する接続孔５３に埋め込まれたタングステン電極５４が形成される。
【００３８】
これにより、前記第１のメタル配線１２、下部メタル層４６ｂ及び４７ｂ、上部メタル層４９ｂ並びに後述する第４のメタル配線５５が導通される。
【００３９】
次に、第１の実施の形態における図３（ｃ）に示される工程と同様にして、図６（ｃ）〔図４と同じ構造〕に示されるように、第４のメタル配線５５を形成する。
【００４０】
このようにして、図４に示されるような、半導体基板１０上の第２の層間絶縁膜１３上に、キャパシタ下部電極４６ａ及び４７ａ、キャパシタ絶縁膜４８ａ並びにキャパシタ上部電極４９ａを含むキャパシタ素子と、下部メタル層４６ｂ及び４７ｂ、中間絶縁層４８ｂ並びに上部メタル層２８ｂを含むメタル配線を有する半導体装置を得ることができる。
【００４１】
このように、本実施の形態においては、第１の実施の形態における効果に加え、第２の層間絶縁膜上に形成されたメタル配線が、アルミニウム系の金属とＴｉ系の金属の積層構造であるので、エレクトロマイグレーションに強い配線構造を得ることができ、信頼性を向上させることができるという効果を有する。
【００４２】
次に、本発明の第３の実施の形態について説明する。
【００４３】
図７は本発明の第３の実施の形態における半導体装置の構造を示す断面図、図８は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図（その１）、図９は本発明の第２の実施の形態における半導体装置の製造方法における工程断面図（その２）である。
【００４４】
まず、図８（ａ）に示される工程は、第１の実施の形態における図２（ａ）に示される工程と同様なので、説明を省略する。
【００４５】
次に、第２の実施の形態における図５（ｂ）に示される工程と同様にして、全面にアルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ等のアルミニウム系の金属からなるメタル層６６をスパッタリング法により形成した後、該メタル層６６の上に、Ｔｉ系の金属からなるメタル層６７をスパッタリング法により形成する。ここで、メタル層６６及び６７は、エッチングにおいて選択比を有する、すなわちエッチング速度の相違する金属の２重構造とする。
【００４６】
その後、ホトリソグラフィー技術を使用したエッチングにより、図８（ｂ）に示されるように、前記メタル層６７のキャパシタ素子となる部分を一部除去して凹部を形成する。
【００４７】
次に、前記メタル層６７の上に、シリコン酸化膜６８をＣＶＤ法によって形成し、さらに、該シリコン酸化膜６８の上にアルミニウム、銅等からなるメタル層６９をスパッタリング法により形成すると、図８（ｃ）に示されるように、前記メタル層６７の除去された凹部の壁面を薄い前記シリコン酸化膜６８が覆い、さらに、その上から前記凹部に前記メタル層６９が入り込み、前記凹部を埋めた状態になる。ここで、前記メタル層６９の上面は平坦である。
【００４８】
次に、第１の実施の形態における図２（ｃ）に示される工程と同様にして、前記メタル層６６、メタル層６７、シリコン酸化膜６８及びメタル層６９をホトリソグラフィー技術を使用してエッチングし、キャパシタ素子となる部分の、キャパシタ下部電極６６ａ及び６７ａ、キャパシタ絶縁膜６８ａ並びにキャパシタ上部電極６９ａと、配線となる部分の下部メタル層６６ｂ及び６７ｂ、中間絶縁層６８ｂ並びに上部メタル層６９ｂとに分離した後、第１の実施の形態における図３（ａ）に示される工程と同様にして、図９（ａ）に示されるように、シリコン酸化膜、ＰＳＧ膜等の第３の層間絶縁膜７０における接続孔７１に埋め込まれた複数のタングステン電極７２が形成される。
【００４９】
その後、第１の実施の形態における図３（ｂ）に示される工程と同様にして、図９（ｂ）に示されるように、前記下部メタル層６７ｂに到達する接続孔７３に埋め込まれたタングステン電極７４が形成される。
【００５０】
これにより、前記第１のメタル配線１２、メタル層６６ｂ、メタル層６７ｂ、メタル層６９ｂ及び後述する第４のメタル配線７５が電気的に接続される。
【００５１】
次に、第１の実施の形態における図３（ｃ）に示される工程と同様にして、図９（ｃ）〔図７と同じ構造〕に示されるように、第４のメタル配線７５を形成する。
【００５２】
このようにして、図７に示されるように、半導体基板上の第２の層間絶縁膜１３上に、キャパシタ下部電極６６ａ及び６７ａ、キャパシタ絶縁膜６８ａ並びにキャパシタ上部電極６９ａを含むキャパシタ素子と、下部メタル層６６ｂ及び６７ｂ、中間絶縁層６８ｂ並びに上部メタル層６８ｂを含むメタル配線を有する半導体装置を得ることができる。
【００５３】
このように、本実施の形態においては、第１及び第２の実施の形態における効果に加え、キャパシタ下部電極に凹部が形成され、かつ、該凹部にキャパシタ絶縁膜及びキャパシタ上部電極が入り込んでいるので、対向するキャパシタ電極の面積が広くなり、キャパシタの容量が大きいという効果を有する。したがって、本実施の形態においては、半導体素子におけるキャパシタの占めるスペースを小さくでき、コストを低減することができる。
【００５４】
なお、前記実施の形態においては、配線となる部分から分離してキャパシタを形成したが、配線と分離せずに、配線の一部をキャパシタとして形成することもできる。
【００５５】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能であり、それらを本発明の範囲から排除するものではない。
【００５６】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体装置においては、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されたキャパシタ下部電極、前記キャパシタ下部電極上に形成されたキャパシタ絶縁膜、及び、前記キャパシタ絶縁膜上に形成されたキャパシタ上部電極を含むキャパシタ素子と、前記絶縁膜上に前記キャパシタ下部電極と同一の金属層から形成された下部メタル層、前記下部メタル層上に前記キャパシタ絶縁膜と同一の絶縁膜から形成された中間絶縁層、及び、前記中間絶縁膜上に前記キャパシタ上部電極と同一の金属膜から形成された上部メタル層を含み、前記下部メタル層と前記上部メタル層とが導通されているメタル配線と、前記キャパシタ素子及びメタル配線を覆う第２の絶縁膜と、該第２の絶縁膜上に形成された複数の第２の配線と、前記第２の絶縁膜内に形成され、前記キャパシタ上部電極と第２の配線とを接続する電極が埋め込まれた接続孔とを有し、前記キャパシタ上部電極と該キャパシタ上部電極の直上に位置する第２の配線とは、前記キャパシタ上部電極の直上に形成された接続孔に埋め込まれた電極によって電気的に接続されている。
【００５７】
また、半導体装置の製造方法においては、半導体基板上に絶縁膜を形成し、前記絶縁膜上にキャパシタ下部電極及び下部メタル層を同時に形成し、前記キャパシタ下部電極及び前記下部メタル層の上に、キャパシタ絶縁膜及び中間絶縁層を同時に形成し、前記キャパシタ絶縁膜及び前記中間絶縁層の上に、キャパシタ上部電極及び上部メタル層を同時に形成し、前記下部メタル層と前記上部メタル層とを導通させ、キャパシタ素子及びメタル配線を形成し、前記キャパシタ素子及びメタル配線を覆う第２の絶縁膜を形成し、該第２の絶縁膜における前記キャパシタ上部電極の直上に接続孔を形成して、該接続孔に前記キャパシタ上部電極と電気的に接続される電極を埋め込み、前記第２の絶縁膜における前記メタル配線の直上に接続孔を形成して、該接続孔に前記メタル配線と電気的に接続される電極を埋め込み、前記第２の絶縁膜上に複数の第２の配線を形成し、前記キャパシタ上部電極の直上に位置する第２の配線を前記キャパシタ上部電極の直上に位置する電極によって前記キャパシタ上部電極と電気的に接続させる。
【００５８】
この場合、絶縁膜上に形成されたキャパシタ素子の高さとメタル配線の高さとが同じなので、キャパシタ上部電極及びメタル配線を形成する際のエッチング量のコントロールが容易となり、所望の形状に形成できるので、所定のキャパシタ性能が得られなかったり、断線が生じたりすることがない。このため、前記キャパシタ素子を含む半導体装置の信頼性が向上し、製造における歩留りも向上する。
【００５９】
さらに、多層配線を有する半導体装置を得る場合にも、キャパシタ上部電極とメタル配線との高さが同じなので、その上に形成する層を平坦にすることでき、その上に形成される配線層の中に段差が生じないので、所定の性能が得られなかったり、断線が生じたりすることがない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の構造を示す断面図である。
【図２】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図（その１）である。
【図３】本発明の第１の実施の形態における半導体装置の製造方法における工程断面図（その２）である。
【図４】本発明の第２の実施の形態における半導体装置の構造を示す断面図である。
【図５】本発明の第２の実施の形態における半導体装置の製造方法における工程断面図（その１）である。
【図６】本発明の第２の実施の形態における半導体装置の製造方法における工程断面図（その２）である。
【図７】本発明の第３の実施の形態における半導体装置の構造を示す断面図である。
【図８】本発明の第３の実施の形態における半導体装置の製造方法における工程断面図（その１）である。
【図９】本発明の第３の実施の形態における半導体装置の製造方法における工程断面図（その２）である。
【図１０】従来の半導体装置の製造方法における工程断面図である。
【符号の説明】
１０    半導体基板
１１    絶縁膜
２６ａ、４６ａ、６６ａ    キャパシタ下部電極
２７ａ、４８ａ、６８ａ    キャパシタ絶縁膜
２８ａ、４９ａ、６９ａ    キャパシタ上部電極
２６ｂ、４６ｂ、６６ｂ    下部メタル層
２７ｂ、４８ｂ、６８ｂ    中間絶縁膜
２８ｂ、４９ｂ、６９ｂ    上部メタル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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