(57)【特許請求の範囲】
【請求項１】
少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、
前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、
信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段と
を備え、
前記１つの信号層には、複数の部品の各端子間を接続する箔が信号線として配されており、
帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
接続識別子毎に、当該接続識別子により特定される端子間を接続する箔が占める箔領域の位置を示す箔情報と、当該箔が配されている層を識別する層識別子との組を記憶している箔記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記指定された接続識別子に対応する箔情報と層識別子との組を、前記箔記憶手段から検出する箔検出手段と、
前記多層配線基板を構成する電源層又はグランド層から、前記検出された層識別子により識別される信号層に最も近い位置に配されている電源層又はグランド層を抽出する電源グランド層検出手段と、
前記抽出された電源層又はグランド層においてビアの配置を禁止する配置禁止領域を前記経路領域として生成し、前記配置禁止領域は、箔周囲領域を多層配線基板の積層方向に前記抽出された電源層又はグランド層に投影して形成される領域であり、前記箔周囲領域は、前記検出された箔情報により示される箔領域を所定の幅で囲む境界内の領域である禁
止領域生成手段とを含み、
ビアを配置する位置を算出する前記位置算出手段は、前記生成された配置禁止領域を避けて、ビアを配置する位置を算出する
ことを特徴とする設計支援装置。
【請求項２】
少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、
前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、
信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段と
を備え、
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、前記複数の層間が所定のクリアランス半径を有するビアで接続され、
帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、
信号層に配される少なくとも１つの部品を識別する部品識別子と、信号層に配される少なくとも１つのキャパシタ素子を識別するキャパシタ素子識別子とを記憶している部品記憶手段と、
１つの信号層に配される一つの部品を識別する部品識別子を選択する部品選択手段と、
前記部品識別子により識別される部品が接続されている電源層及びグランド層にそれぞれ接続され、所定の容量を有し、前記信号層において前記部品の最も近くに配置されているキャパシタ素子を識別するキャパシタ素子識別子を選択するキャパシタ素子選択手段と、
前記部品が接続されている電源層又はグランド層であって、前記信号層に最も近い位置に配されている電源層又はグランド層において、前記信号層上で前記キャパシタ素子と前記部品とを対角上に置いて形成される矩形領域に、前記多層配線基板の積層方向に投影して形成される領域を前記経路領域として設定する矩形領域設定手段とを含み、
ビアの配置を避ける位置を算出する前記位置算出手段は、
前記設定された経路領域を貫通するビアの前記所定のクリアランス半径を、別の値に変更し、前記クリアランス半径は、前記ビアを中心とする円形領域の半径であり、前記円形領域において、他のビアの配置が禁止されるクリアランス半径変更手段を含む
ことを特徴とする設計支援装置。
【請求項３】
少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、
前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、
信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段と
を備え、
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つのグランド層又は電源層とが所定の順序で重ねられて構成され、
帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層を前記経路領域として設定し、前記電源層又は前記グランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段とを含み、
箔を配置する位置を算出する前記位置算出手段は、
前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する信号層識別子を検出する信号層検出手段と、
前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記経路領域として設定された電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子と、前記検出された信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、
前記信号層毎に決定された優先順位を用いて、前記接続の両端に接続される各部品を結ぶ箔を配する信号層を決定する配線層決定手段と、
前記決定された信号層において、前記接続により特定される端子間を結ぶ箔を配する領
域を算出する配線手段とを含む
ことを特徴とする設計支援装置。
【請求項４】
少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、
前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、
信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段と
を備え、
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つのグランド層又は電源層とが所定の順序で重ねられて構成され、
帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
接続識別子毎に、当該接続により特定される端子間を結ぶ箔が配されている箔領域と、前記箔が配されている信号層を識別する箔信号層識別子とを記憶している箔記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記指定された接続識別子に対応する箔信号層識別子を前記箔記憶手段より検出する箔検出手段と、
前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、
前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層を前記経路領域として設定し、前記電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段とを含み、
箔を配置する位置を算出する前記位置算出手段は、
前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する部品信号層識別子を検出する信号層検出手段と、
前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記検出された電源層識別子又はグランド層識別子と、前記検出された部品信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、
前記信号層毎に決定された優先順位を用いて、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があるか否かを判定する優先度判定手段と、
前記優先度判定手段により、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があると判定された場合、前記箔記憶手段から前記箔信号層識別子と、前記箔信号層識別子に対応する箔領域とを削除し、前記より高い優先順位を有する信号層において、当該接続により特定される端子間を結ぶ箔を配する箔領域を新たに算出し、算出した箔領域を識別する箔信号層識別子と、算出した箔領域とを新たに前記箔記憶手段に書き込む箔移動手段とを含む
ことを特徴とする設計支援装置。
【請求項５】
少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、
前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、
信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段と
を備え、
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、
信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
前記複数の部品を識別する部品識別子毎に、当該部品が配されている信号層を識別する部品信号層識別子と、当該部品が前記信号層に配置されている位置を示す部品位置情報と、当該部品の部品種類とを記憶している部品記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記指定された接続識別子により識別される接続の両端に接続される第１の部品の部品識別子と第２の部品の部品識別子とを検出する部品検出手段と、
前記検出された第１の部品の部品識別子及び第２の部品の部品識別子にそれぞれ対応する部品信号層識別子を第１の部品信号層識別子及び第２の部品信号層識別子として前記部
品記憶手段より取り出し、取り出した前記第１の部品信号層識別子と前記第２の部品信号層識別子とが同一であるか否かを判定する部品面判定手段と、
前記部品面判定手段により同一でないと判定された場合に、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子が配置されている位置と前記接続に接続される第２の部品の端子を前記信号層に投影して生成される位置とを対角として形成される矩形領域の位置を示す矩形位置情報を前記経路領域を示す情報として生成する矩形領域生成手段とを含み、
箔とビアとを配置する位置を算出する前記位置算出手段は、
前記部品記憶手段から、前記検出された各部品の接続されている電源層及びグランド層に接続され、キャパシタ素子を示す部品種類を有し、かつ前記経路領域を示す矩形位置情報内に存在する部品位置情報を有する部品識別子を検索し、該当する部品識別子が存在するか否かを判定するキャパシタ素子判定手段と、
前記キャパシタ素子判定手段により前記部品識別子が存在すると判定された場合に、前記部品識別子に対応する部品位置情報から所定の距離内に存在する位置をビア配置位置として算出するビア配置手段と、
前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第１の箔位置を算出し、前記第２の部品信号層識別子により識別される信号層において、前記接続に接続される第２の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第２の箔位置を算出する配線手段とを含む
ことを特徴とする設計支援装置。
【請求項６】
少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、
前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、
信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段と
を備え、
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが所定の順序で重ねられて構成され、
信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、
複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、
前記少なくとも１つの信号層に配されるキャパシタ素子毎に、前記少なくとも１つの電源層及び少なくとも１つのグランド層に接続されている当該キャパシタ素子の配置位置を記憶しているキャパシタ素子記憶手段と、
前記複数の層を識別する層識別子毎に、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類と、前記所定の順序とを記憶している層種類記憶手段と、
接続識別子毎に、当該各端子間を接続する少なくとも１つの箔が占める箔領域の位置を示す少なくとも１つの箔情報と、前記少なくとも１つの箔が配置されている信号層を識別する少なくとも１つの信号層識別子とを記憶している箔記憶手段と、
複数の層を接続するビア毎に、ビア配置位置を記憶しているビア記憶手段と、
１つの接続識別子を指定する接続識別子指定手段と、
前記箔記憶手段から、前記指定された接続識別子に対応する少なくとも１つの箔情報と、少なくとも１つの信号層識別子とを検出する箔検出手段と、
前記ビア記憶手段からビア配置位置を読み出し、読み出したビア配置位置を用いて、前記検出された少なくとも１つの箔情報で示される箔領域内に配置されるビアが存在するか否かを判定するビア判定手段と、
前記ビア判定手段により、該当するビアが存在すると判定され、前記箔検出手段により第１の箔の信号識別子と第２の箔の信号識別子との２つが検出された場合に、前記層種類記憶手段に記憶されている層識別子毎の層の種類と順序とを用いて、前記箔検出手段により検出された第１の箔が配されている第１の信号層識別子により識別される第１の信号層に最も近い位置にある第１の電源層又は第１のグランド層と、前記第２の箔が配されている第２の信号層識別子により識別される第２の信号層に最も近い位置にある第２の電源層又は第２のグランド層とが異なるか否かを判定する隣接プレーン判定手段と、
前記隣接プレーン判定手段により、異なると判定された場合に、前記キャパシタ素子記
憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層又は前記第１のグランド層及び前記第２の電源層又は前記第２のグランド層に接続されるキャパシタ素子であって、前記配置位置と前記ビア配置位置との距離が所定の値よりも小さいか又は等しいキャパシタ素子が存在するか否かを判定するキャパシタ配置判定手段と、
前記キャパシタ配置判定手段により、該当するキャパシタ素子が存在しないと判定された場合に、前記第１の信号層識別子により識別される第１の信号層において、前記指定された接続識別子により特定される各端子を対角として形成される矩形領域を経路領域として生成する矩形領域生成手段とを含み、
部品、箔、又はビアを配置する位置を算出する前記位置算出手段は、
前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層とに接続されるキャパシタ素子であって、前記生成された矩形領域内に配置されるキャパシタ素子が存在するか否かを判定する矩形領域キャパシタ配置判定手段と、
前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在すると判定された場合に、前記キャパシタ素子の配置位置から所定の距離内に存在する位置を新たにビア配置位置として算出し、前記第１の信号層識別子により識別される第１の信号層において、前記接続識別子により識別される第１の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第１の箔位置を算出し、前記第２の信号層識別子により識別される第２の信号層において、前記第２の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第２の箔位置を算出する配線手段と、
前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在しないと判定された場合に、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層に接続され、前記ビア配置位置から所定距離だけ離れた位置を新たにキャパシタ素子の配置位置として算出するキャパシタ素子配置手段とを含む
ことを特徴とする設計支援装置。
【請求項７】
少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、
前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、
信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段と
を備え、
前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、
信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、
信号線の箔の配線に先立って、所定の信号線に接続される部品を検出する部品検出手段と、
検出された部品を接続する全ての電源層又はグランド層の位置及びその導体部分の形状を検出するプレーン検出手段と、
検出された全ての電源層又はグランド層の位置及びその導体部分の形状で示される範囲内を信号層に投影して形成される領域を前記所定の信号線を配する前記経路領域として設定する配線領域設定手段とを含み、
箔を配置する位置を算出する前記位置算出手段は、前記設定された配線領域内で前記所定の信号線の箔を配線する位置を算出する
ことを特徴とする設計支援装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、配線基板においてノイズ特性の良い配線基板設計を支援する設計支援装置、設計支援方法及び設計支援プログラムを記録した記録媒体に関する。
【０００２】
【従来の技術】
近年、プリント配線基板の多層化に伴い、信号配線面の他に、０Ｖのグランド面、５Ｖ電源面、１２Ｖ電源面などの、べた箔面（以下プレーンと呼ぶ）を有する多層の配線基板が用いられている。
このような多層配線基板のＣＡＤ装置に関する文献としては、例えば特開平９−２６９７９号公報がある。この公報に開示されたＣＡＤ装置は、設計者の入力による部品毎の電源種別と部品間の大まかな境界線の指定とに基づいて、境界線を基準にして分離すべき電源面の形状を生成する。より詳しく言うと、まず、設計者は、図形要素（部品）の電源種別を部品毎に入力し、さらに電源種別が異なる部品群間の境界線を指定する。ＣＡＤ装置は、これらの入力を受けて、境界線と基板の周縁線との交点を求め、部品群を囲む領域（閉ループ）を形成し、閉ループ毎にプレーンの形状（閉ループの内側にオフセットした連続線を示す座標列）を算出する。これにより、設計者は、部品の電源種別の入力と境界線の大まかな位置とを指示するだけでよく、ＣＡＤ装置において電源種別が異なる電源面の各々についてその形状設計（外周座標列の算出）を行うことができる。しかも、同一電源種別の部品が整然と配置されていない場合であっても、境界線に従って閉ループを形成することにより、複雑なプレーンの形状を形成することができる。
【０００３】
また、高速信号線が配される配線基板において、高速信号は最もインピーダンスの低い経路を帰還し、多層配線基板においては、当該高速信号線の配線層に隣接するプレーン層上で、前記高速信号線の配線部分と多層配線層方向に重なる部分が帰還電流の主たる経路となることが知られている。このような技術に関して、「Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ  Ｄｅｓｉｇｎ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ＥＭＣ  Ｃｏｍｐｌｉａｎｃｅ」（Ｍａｒｋ  Ｉ  Ｍｏｎｔｒｏｓｅ、ＩＥＥＥ  ＯｒｄｅｒＮｏ．ＰＣ５５９５、１９９６年発行）、「ＨＩＧＨ−ＳＰＥＥＤ  ＤＩＧＩＴＡＬ  ＤＥＳＩＧＮ  Ａ  Ｈａｎｄｂｏｏｋｏｆ  Ｂｌａｃｋ  Ｍａｇｉｃ」（Ｈｏｗａｒｄ  Ｗ．  Ｊｏｈｎｓｏｎ、Ｍａｒｔｉｎ  Ｇｒａｈａｍ  、ＰＴＲ  Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ、１９９３年発行）に詳細が述べられている。
【０００４】
高速信号を取り扱う配線基板の設計において、不要な電磁波を抑制する配線基板の設計方法及び設計装置としては、特開平６−２０３１０２号公報に記載されている「プリント配線基板の配線方法」、特開平９−１８６４６５号公報に記載されている「プリント回路基板及びその設計方法及びプリント回路基板の配線パターン作製装置」などが知られている。
【０００５】
特開平６−２０３１０２号公報に記載のプリント回路基板の設計方法によると、各部品ブロック間で高周波成分の多いデジタル信号が流れる信号線がそれぞれＸ方向若しくはＹ方向に直線的に配線できるように、各部品ブロックを配置し、各ブロック間の高周波成分の多いデジタル信号が流れる信号線を、それぞれＸ方向若しくはＹ方向に配線し、前記の信号線を配線した層に隣接する電源層／グランド層上で、各ブロック間の高周波成分の多いデジタル信号を配線した領域に層方向に重なる特定領域では、高周波成分の多いデジタル信号が流れる信号線の配線方向と直交するカットラインの発生を禁止することにより、発生する放射電磁ノイズを低減している。
【０００６】
特開平９−１８６４６５公報に記載のプリント回路基板の設計方法によると、信号層、電源層、グランド層を有するプリント回路基板に対し、信号パターンを２個１組とし、同じ組内の信号パターン上のビアホールは、信号パターン同士が絶縁できる程度接近させて配置し、異なる組の信号パターンのビアホールは、クリアランスの直径と信号パターン１本分の幅との和より長い間隔で配置し、各ビアホールの周囲にクリアランスを設けることにより、信号パターンの帰路電流の経路を信号パターンの近くに確保し、信号パターンとその帰路電流の経路に起因する放射電磁ノイズを抑制している。
【０００７】
【発明が解決しようとする課題】
しかしながら、特開平９−２６９７９号公報に記載の多層配線基板のＣＡＤ装置によると、電源種別が異なる部品群を区分けするための境界線を設計者が手作業で入力する工程が必要であり、設計作業の効率化が十分に図られいない。また、高速回路部のプレーン分割についても、設計者が高速回路部分のプレーンを手作業により入力して設計しなければならない。さらに、同じ電源種別の部品群であっても、一つのプレーンで接続すると高速回路部が他の回路部に悪影響を与えるという問題点がある。
【０００８】
また、特開平６−２０３１０２号公報に記載のプリント回路基板の設計方法よると、発生する放射電磁ノイズを低減しているものの、部品の配置段階から高速信号線の配線方向を考慮に入れた部品ブロック配置が必須であり、かつ前記特定領域内において、高速信号線の配線方向とビアホールの配置場所を限定した配線が必要であるため、これの設計条件の全てを考慮に入れた配線基板の設計が必要であるという問題点がある。
【０００９】
また、特開平９−１８６４６５公報に記載のプリント回路基板の設計方法によると、信号線の直下にビアホールを配置することが可能なため、信号の帰路電流は当該ビアホールの非導体領域を迂回し、これによりまだなお電磁波ノイズが発生するという問題点がある。
本発明は、上記の問題点に鑑み、設計者が帰還電流の経路を考慮に入れなくとも、また前記部品ブロック配置と高速信号の配線とに制限されず、高速回路部から他の回路部への影響が少なく、ノイズ特性の良い配線基板が効率的に設計できるように、設計者の作業を支援する設計支援装置、設計支援方法及び設計支援プログラムを記録した記録媒体を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段とを備えることを特徴とする。
【００１１】
ここで、前記１つの信号層には、複数の部品の各端子間を接続する箔が信号線として配されており、帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、接続識別子毎に、当該接続識別子により特定される端子間を接続する箔が占める箔領域の位置を示す箔情報と、当該箔が配されている層を識別する層識別子との組を記憶している箔記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子に対応する箔情報と層識別子との組を、前記箔記憶手段から検出する箔検出手段と、前記多層配線基板を構成する電源層又はグランド層から、前記検出された層識別子により識別される信号層に最も近い位置に配されている電源層又はグランド層を抽出する電源グランド層検出手段と、前記抽出された電源層又はグランド層においてビアの配置を禁止する配置禁止領域を前記経路領域として生成し、前記配置禁止領域は、箔周囲領域を多層配線基板の積層方向に前記抽出された電源層又はグランド層に投影して形成される領域であり、前記箔周囲領域は、前記検出された箔情報により示される箔領域を所定の幅で囲む境界内の領域である禁止領域生成手段とを含み、ビアを配置する位置を算出する前記位置算出手段は、前記生成された配置禁止領域を避けて、ビアを配置する位置を算出するように構成してもよい。
【００１２】
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、前記複数の層間が所定のクリアランス半径を有するビアで接続され、帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、信号層に配される少なくとも１つの部品を識別する部品識別子と、信号層に配される少なくとも１つのキャパシタ素子を識別するキャパシタ素子識別子とを記憶している部品記憶手段と、１つの信号層に配される一つの部品を識別する部品識別子を選択する部品選択手段と、前記部品識別子により識別される部品が接続されている電源層及びグランド層にそれぞれ接続され、所定の容量を有し、前記信号層において前記部品の最も近くに配置されているキャパシタ素子を識別するキャパシタ素子識別子を選択するキャパシタ素子選択手段と、前記部品が接続されている電源層又はグランド層であって、前記信号層に最も近い位置に配されている電源層又はグランド層において、前記信号層上で前記キャパシタ素子と前記部品とを対角上に置いて形成される矩形領域に、前記多層配線基板の積層方向に投影して形成される領域を前記経路領域として設定する矩形領域設定手段とを含み、ビアの配置を避ける位置を算出する前記位置算出手段は、前記設定された経路領域を貫通するビアの前記所定のクリアランス半径を、別の値に変更し、前記クリアランス半径は、前記ビアを中心とする円形領域の半径であり、前記円形領域において、他のビアの配置が禁止されるクリアランス半径変更手段を含むように構成してもよい。
【００１３】
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つのグランド層又は電源層とが所定の順序で重ねられて構成され、帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層を前記経路領域として設定し、前記電源層又は前記グランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段とを含み、箔を配置する位置を算出する前記位置算出手段は、前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する信号層識別子を検出する信号層検出手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記経路領域として設定された電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子と、前記検出された信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、前記信号層毎に決定された優先順位を用いて、前記接続の両端に接続される各部品を結ぶ箔を配する信号層を決定する配線層決定手段と、前記決定された信号層において、前記接続により特定される端子間を結ぶ箔を配する領域を算出する配線手段とを含むように構成してもよい。
【００１４】
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つのグランド層又は電源層とが所定の順序で重ねられて構成され、帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、接続識別子毎に、当該接続により特定される端子間を結ぶ箔が配されている箔領域と、前記箔が配されている信号層を識別する箔信号層識別子とを記憶している箔記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子に対応する箔信号層識別子を前記箔記憶手段より検出する箔検出手段と、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層を前記経路領域として設定し、前記電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段とを含み、箔を配置する位置を算出する前記位置算出手段は、前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する部品信号層識別子を検出する信号層検出手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記検出された電源層識別子又はグランド層識別子と、前記検出された部品信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、前記信号層毎に決定された優先順位を用いて、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があるか否かを判定する優先度判定手段と、前記優先度判定手段により、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があると判定された場合、前記箔記憶手段から前記箔信号層識別子と、前記箔信号層識別子に対応する箔領域とを削除し、前記より高い優先順位を有する信号層において、当該接続により特定される端子間を結ぶ箔を配する箔領域を新たに算出し、算出した箔領域を識別する箔信号層識別子と、算出した箔領域とを新たに前記箔記憶手段に書き込む箔移動手段とを含むように構成してもよい。
【００１５】
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記複数の部品を識別する部品識別子毎に、当該部品が配されている信号層を識別する部品信号層識別子と、当該部品が前記信号層に配置されている位置を示す部品位置情報と、当該部品の部品種類とを記憶している部品記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子により識別される接続の両端に接続される第１の部品の部品識別子と第２の部品の部品識別子とを検出する部品検出手段と、前記検出された第１の部品の部品識別子及び第２の部品の部品識別子にそれぞれ対応する部品信号層識別子を第１の部品信号層識別子及び第２の部品信号層識別子として前記部品記憶手段より取り出し、取り出した前記第１の部品信号層識別子と前記第２の部品信号層識別子とが同一であるか否かを判定する部品面判定手段と、前記部品面判定手段により同一でないと判定された場合に、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子が配置されている位置と前記接続に接続される第２の部品の端子を前記信号層に投影して生成される位置とを対角として形成される矩形領域の位置を示す矩形位置情報を前記経路領域を示す情報として生成する矩形領域生成手段とを含み、箔とビアとを配置する位置を算出する前記位置算出手段は、前記部品記憶手段から、前記検出された各部品の接続されている電源層及びグランド層に接続され、キャパシタ素子を示す部品種類を有し、かつ前記経路領域を示す矩形位置情報内に存在する部品位置情報を有する部品識別子を検索し、該当する部品識別子が存在するか否かを判定するキャパシタ素子判定手段と、前記キャパシタ素子判定手段により前記部品識別子が存在すると判定された場合に、前記部品識別子に対応する部品位置情報から所定の距離内に存在する位置をビア配置位置として算出するビア配置手段と、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第１の箔位置を算出し、前記第２の部品信号層識別子により識別される信号層において、前記接続に接続される第２の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第２の箔位置を算出する配線手段とを含むように構成してもよい。
【００１６】
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが所定の順序で重ねられて構成され、信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記少なくとも１つの信号層に配されるキャパシタ素子毎に、前記少なくとも１つの電源層及び少なくとも１つのグランド層に接続されている当該キャパシタ素子の配置位置を記憶しているキャパシタ素子記憶手段と、前記複数の層を識別する層識別子毎に、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類と、前記所定の順序とを記憶している層種類記憶手段と、接続識別子毎に、当該各端子間を接続する少なくとも１つの箔が占める箔領域の位置を示す少なくとも１つの箔情報と、前記少なくとも１つの箔が配置されている信号層を識別する少なくとも１つの信号層識別子とを記憶している箔記憶手段と、複数の層を接続するビア毎に、ビア配置位置を記憶しているビア記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記箔記憶手段から、前記指定された接続識別子に対応する少なくとも１つの箔情報と、少なくとも１つの信号層識別子とを検出する箔検出手段と、前記ビア記憶手段からビア配置位置を読み出し、読み出したビア配置位置を用いて、前記検出された少なくとも１つの箔情報で示される箔領域内に配置されるビアが存在するか否かを判定するビア判定手段と、前記ビア判定手段により、該当するビアが存在すると判定され、前記箔検出手段により第１の箔の信号識別子と第２の箔の信号識別子との２つが検出された場合に、前記層種類記憶手段に記憶されている層識別子毎の層の種類と順序とを用いて、前記箔検出手段により検出された第１の箔が配されている第１の信号層識別子により識別される第１の信号層に最も近い位置にある第１の電源層又は第１のグランド層と、前記第２の箔が配されている第２の信号層識別子により識別される第２の信号層に最も近い位置にある第２の電源層又は第２のグランド層とが異なるか否かを判定する隣接プレーン判定手段と、前記隣接プレーン判定手段により、異なると判定された場合に、前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層又は前記第１のグランド層及び前記第２の電源層又は前記第２のグランド層に接続されるキャパシタ素子であって、前記配置位置と前記ビア配置位置との距離が所定の値よりも小さいか又は等しいキャパシタ素子が存在するか否かを判定するキャパシタ配置判定手段と、前記キャパシタ配置判定手段により、該当するキャパシタ素子が存在しないと判定された場合に、前記第１の信号層識別子により識別される第１の信号層において、前記指定された接続識別子により特定される各端子を対角として形成される矩形領域を経路領域として生成する矩形領域生成手段とを含み、部品、箔、又はビアを配置する位置を算出する前記位置算出手段は、前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層とに接続されるキャパシタ素子であって、前記生成された矩形領域内に配置されるキャパシタ素子が存在するか否かを判定する矩形領域キャパシタ配置判定手段と、前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在すると判定された場合に、前記キャパシタ素子の配置位置から所定の距離内に存在する位置を新たにビア配置位置として算出し、前記第１の信号層識別子により識別される第１の信号層において、前記接続識別子により識別される第１の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第１の箔位置を算出し、前記第２の信号層識別子により識別される第２の信号層において、前記第２の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第２の箔位置を算出する配線手段と、前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在しないと判定された場合に、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層に接続され、前記ビア配置位置から所定距離だけ離れた位置を新たにキャパシタ素子の配置位置として算出するキャパシタ素子配置手段とを含むように構成してもよい。
【００１７】
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、信号線の箔の配線に先立って、所定の信号線に接続される部品を検出する部品検出手段と、検出された部品を接続する全ての電源層又はグランド層の位置及びその導体部分の形状を検出するプレーン検出手段と、検出された全ての電源層又はグランド層の位置及びその導体部分の形状で示される範囲内を信号層に投影して形成される領域を前記所定の信号線を配する前記経路領域として設定する配線領域設定手段とを含み、箔を配置する位置を算出する前記位置算出手段は、前記設定された配線領域内で前記所定の信号線の箔を配線する位置を算出するように構成してもよい。
【００１８】
また、本発明は、複数の部品の各端子間を接続する箔が配されている少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板へのビアの配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、接続識別子毎に、当該接続識別子により特定される端子間を接続する箔が占める箔領域の位置を示す箔情報と、当該箔が配されている層を識別する第１層識別子との組を記憶している箔記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子に対応する箔情報と第１層識別子との組を、前記箔記憶手段から検出する箔検出手段と、前記多層配線基板を構成する電源層又はグランド層から、前記検出された第１層識別子により識別される信号層に最も近い位置に配されている電源層又はグランド層を抽出する電源グランド層検出手段と、前記抽出された電源層又はグランド層においてビアの配置を禁止する配置禁止領域を生成し、前記配置禁止領域は、箔周囲領域を多層配線基板の積層方向に前記抽出された電源層又はグランド層に投影して形成される領域であり、前記箔周囲領域は、前記検出された箔情報により示される箔領域を所定の幅で囲む境界内の領域である禁止領域生成手段とを備えることを特徴とする。
【００１９】
ここで、前記接続識別子指定手段は、利用者の指示を受け付ける指示受付手段と、前記複数の部品の各端子間の接続毎に、前記端子間を流れる信号の立上り時間若しくは立下がり時間又は前記端子間を流れる信号の周波数を記憶している信号記憶手段と、前記受け付けられた利用者の指示により、前記信号記憶手段から、立上り時間若しくは立下がり時間が所定値以下である信号が流れる端子間の接続又は周波数が所定値以上である信号が流れる端子間の接続を抽出し、抽出した接続を識別する接続識別子を指定する接続指定手段とを含むように構成してもよい。
【００２０】
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層又はグランド層とが、所定の順序により重ねられて構成され、前記電源グランド層検出手段は、複数の部品の各端子間の接続を識別する部品端子接続識別子毎に、前記複数の部品をそれぞれ識別する接続部品識別子と、接続される前記複数の部品の各端子をそれぞれ識別する接続端子識別子とから構成される組を少なくとも１つ記憶している部品接続記憶手段と、部品を識別する部品識別子及び前記部品の各端子を識別する部品端子識別子毎に、前記部品の端子の属性を示す端子属性を記憶している端子記憶手段と、電源層、グランド層又は信号層をそれぞれ識別する第２層識別子を前記所定の順序で並べて記憶している層識別子記憶手段と、前記部品接続記憶手段から、前記接続識別子指定手段により指定された接続識別子と同一の部品端子接続識別子に対応する接続部品識別子を検出する部品検出手段と、前記端子記憶手段から、前記部品検出手段により検出された接続部品識別子と同一の部品識別子に対応し、電源端子又はグランド端子を示す端子属性を有する部品端子識別子を検出する端子検出手段と、前記部品接続記憶手段から、前記部品検出手段により検出された接続部品識別子と一致する接続部品識別子と、前記端子検出手段により検出された部品端子識別子と一致する接続端子識別子とから構成される組に対応する部品端子接続識別子を検出し、前記箔記憶手段から、前記検出された部品端子接続識別子と同一の接続識別子に対応し、１つの組を構成する第１層識別子を少なくとも１つ第３層識別子として検出する電源グランド検出手段と、前記検出された少なくとも１つの第３層識別子から、前記層識別子記憶手段に記憶されている第２層識別子を用いて、前記検出された第１層識別子に最も近い位置に配されている層識別子を抽出する層識別子抽出手段とを含むように構成してもよい。
【００２１】
また、本発明は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成されている多層配線基板へのビアの配置設計を支援する設計支援装置であって、信号層に配される少なくとも１つの部品を識別する部品識別子と、信号層に配される少なくとも１つのキャパシタ素子を識別するキャパシタ素子識別子とを記憶している部品記憶手段と、１つの信号層に配される一つの部品を識別する部品識別子を選択する部品選択手段と、前記部品識別子により識別される部品が接続されている電源層及びグランド層にそれぞれ接続され、所定の容量を有し、前記信号層において前記部品の最も近くに配置されているキャパシタ素子を識別するキャパシタ素子識別子を選択するキャパシタ素子選択手段とを備えることを特徴とする。
【００２２】
ここで、前記設計支援装置は、さらに、前記部品が接続されている電源層又はグランド層であって、前記信号層に最も近い位置に配されている電源層又はグランド層において、前記信号層上で前記キャパシタ素子と前記部品とを対角上に置いて形成される矩形領域に、前記多層配線基板の積層方向に投影して形成される領域をクリアランス半径変更領域として設定する矩形領域設定手段を含むように構成してもよい。
【００２３】
ここで、前記設計支援装置は、さらに、前記信号層に最も近い位置に配されている電源層又はグランド層において、前記信号層上で前記キャパシタ素子と前記部品とを対角上に置いて形成される矩形領域に、前記多層配線基板の積層方向に投影して形成される領域をクリアランス半径変更領域として設定する矩形領域設定手段を含むように構成してもよい。
【００２４】
ここで、前記複数の層間が所定のクリアランス半径を有するビアで接続され、前記設計支援装置は、さらに、前記設定されたクリアランス半径変更領域を貫通するビアの前記所定のクリアランス半径を、別の値に変更し、クリアランス半径は、前記ビアを中心とする円形領域の半径であり、前記円形領域において、他のビアの配置が禁止されるクリアランス半径変更手段を含むように構成してもよい。
【００２５】
ここで、前記設計支援装置は、さらに複数の部品の各端子間の接続を識別する接続識別子を記憶している接続記憶手段を含み、前記部品選択手段は、１つの接続識別子を指定する接続識別子指定手段と、前記複数の部品の各端子間の接続毎に、当該接続の両端に接続されている部品を識別する部品識別子を記憶している部品接続記憶手段と、前記複数の層を識別する層識別子毎に、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類とを記憶している層種類記憶手段と、前記部品接続記憶手段から、前記指定された接続識別子により識別される接続の両端に接続されている各部品を識別する各部品識別子を検出する部品検出手段と、前記多層配線基板を構成する電源層又はグランド層から、前記検出された部品識別子により識別される各部品が接続されている電源層又はグランド層をそれぞれ識別する第１の電源層識別子又は第１のグランド層識別子を抽出する電源グランド層検出手段と、部品を識別する部品識別子毎に、当該部品の配される位置を示す部品位置情報を記憶している部品位置記憶手段と、前記部品位置記憶手段から、前記検出された各部品識別子により識別される各部品の部品位置情報を読み出す部品位置検出手段とを含み、前記キャパシタ素子選択手段は、キャパシタ素子を識別するキャパシタ素子識別子毎に、当該キャパシタ素子が配されている位置を示すキャパシタ素子位置情報と、当該キャパシタ素子の電源端子を識別する第１の電源端子識別子と、当該キャパシタ素子のグランド端子を識別する第１のグランド端子識別子と、当該キャパシタ素子の容量とを記憶しているキャパシタ素子記憶手段と、前記キャパシタ素子記憶手段から、キャパシタ素子位置情報と第１の電源端子識別子と第１のグランド端子識別子と容量とを読み出すキャパシタ素子読出手段と、キャパシタ素子毎に、当該キャパシタ素子の電源端子を識別する第２の電源端子識別子と前記電源端子に接続される電源層を識別する第２の電源層識別子との組と、当該キャパシタ素子のグランド端子を識別する第２のグランド端子識別子と前記グランド端子に接続されるグランド層を識別する第２のグランド層識別子との組とを記憶している端子接続記憶手段と、前記端子接続記憶手段から、前記読み出された第１の電源端子識別子に一致する第２の電源端子識別子と組をなす第２の電源層識別子と、前記読み出された第１のグランド端子識別子に一致する第２のグランド端子識別子と組をなす第２のグランド層識別子とを検出し、前記第１の電源層識別子と前記第２の電源層識別子とが一致し、前記第１のグランド層識別子と前記第２のグランド層識別子とが一致しているかを判断する電源グランド接続判断手段と、前記読み出されたキャパシタ素子の容量が所定値であるか否かを判断する容量判断手段と、前記読み出された部品位置情報と前記読み出されたキャパシタ素子位置情報とを用いて、前記部品と前記キャパシタ素子との距離を算出する位置算出手段と、電源グランド接続判断手段と、前記容量判断手段と、位置算出手段とに対して、前記キャパシタ素子が前記部品の接続されている電源層及びグランド層に接続されているか否かの判断と、前記キャパシタ素子の容量の判断と、前記部品と前記キャパシタ素子との距離の算出とをさせ、前記キャパシタ素子記憶手段から、前記電源層及び前記グランド層に接続され、所定の容量を有し、前記部品の最も近くに配置されたキャパシタ素子を識別するキャパシタ素子識別子を検出するキャパシタ素子検出手段とを含むように構成してもよい。
【００２６】
また、本発明は、少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが所定の順序で重ねられて構成される多層配線基板への箔の配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する各信号層識別子を検出する信号層検出手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記検出された電源層識別子又はグランド層識別子と、前記検出された信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、前記信号層毎に決定された優先順位を用いて、前記接続の両端に接続される各部品を結ぶ箔を配する信号層を決定する配線層決定手段と、前記決定された信号層において、前記接続により特定される端子間を結ぶ箔を配する領域を新たに算出する配線手段とを備えることを特徴とする。
【００２７】
ここで、前記電源グランド層検出手段は、接続識別子毎に、当該接続識別子により特定される端子間を接続する箔が占める箔領域の位置を示す箔情報と、当該箔が配されている層を識別する第１層識別子との組を記憶している箔記憶手段と、複数の部品の各端子間の接続を識別する部品端子接続識別子毎に、前記複数の部品をそれぞれ識別する接続部品識別子と、接続される前記複数の部品の各端子をそれぞれ識別する接続端子識別子とから構成される組を少なくとも１つ記憶している部品接続記憶手段と、部品を識別する部品識別子及び前記部品の各端子を識別する部品端子識別子毎に、前記部品の端子の属性を示す端子属性を記憶している端子記憶手段と、電源層、グランド層又は信号層をそれぞれ識別する第２層識別子を前記所定の順序で並べて記憶している層識別子記憶手段と、前記部品接続記憶手段から、前記接続識別子指定手段により指定された接続識別子と同一の部品端子接続識別子に対応する接続部品識別子を検出する部品検出手段と、前記端子記憶手段から、前記部品検出手段により検出された接続部品識別子と同一の部品識別子に対応し、電源端子又はグランド端子を示す端子属性を有する部品端子識別子を検出する端子検出手段と、前記部品接続記憶手段から、前記部品検出手段により検出された接続部品識別子と一致する接続部品識別子と、前記端子検出手段により検出された部品端子識別子と一致する接続端子識別子とから構成される組に対応する部品端子接続識別子を検出し、前記箔記憶手段から、前記検出された部品端子接続識別子と同一の接続識別子に対応し、１つの組を構成する第１層識別子を少なくとも１つ第３層識別子として検出する電源グランド検出手段とを含み、前記優先順位決定手段は、前記層種類記憶手段から層識別子と層の種類との全ての組を記憶されている順に読み出し、前記電源グランド検出手段により検出された第３層識別子に最も近い位置に記憶されている信号層を示す種類と組をなす層識別子から順に高い優先順位を設定するように構成してもよい。
【００２８】
また、本発明は、少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが所定の順序で重ねられて構成される多層配線基板への箔の配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、接続識別子毎に、当該接続により特定される端子間を結ぶ箔が配されている信号層を識別する箔信号層識別子を記憶している箔記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子に対応する箔信号層識別子を前記箔記憶手段より検出する箔検出手段と、前記検出された箔信号層識別子により識別される信号層が、所定の信号層であるか否かを判定する配線層判定手段とを備えることを特徴とする。
【００２９】
ここで、前記設計支援装置は、さらに、電源層を識別する電源層識別子又はグランド層を識別するグランド層識別子を記憶している電源グランド層記憶手段を含み、前記配線層判定手段は、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する部品信号層識別子を検出する信号層検出手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記検出された電源層識別子又はグランド層識別子と、前記検出された部品信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、前記信号層毎に決定された優先順位を用いて、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があるか否かを判定する優先度判定手段とを含むように構成してもよい。
【００３０】
ここで、前記箔記憶手段は、さらに、接続識別子毎に、当該接続により特定される端子間を結ぶ箔が配されている箔領域を記憶しており、前記設計支援装置は、さらに、前記配線層判定手段により、前記箔検出手段により検出された箔信号層識別子により識別される信号層が、所定の信号層でないと判定された場合に、前記箔記憶手段から前記箔信号層識別子と、前記箔信号層識別子に対応する箔領域とを削除し、前記所定の信号層において、当該接続により特定される端子間を結ぶ箔を配する箔領域を新たに算出し、算出した箔領域を識別する箔信号層識別子と、算出した箔領域とを新たに前記箔記憶手段に書き込む箔移動手段を含むように構成してもよい。
【００３１】
また、本発明は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが重ねられて構成される多層配線基板への箔又はビアの配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記複数の部品を識別する部品識別子毎に、当該部品が配されている信号層を識別する部品信号層識別子と、当該部品が前記信号層に配置されている位置を示す部品位置情報と、当該部品の部品種類とを記憶している部品記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子により識別される接続の両端に接続される第１の部品の部品識別子と第２の部品の部品識別子とを検出する部品検出手段と、前記検出された第１の部品の部品識別子及び第２の部品の部品識別子にそれぞれ対応する部品信号層識別子を第１の部品信号層識別子及び第２の部品信号層識別子として前記部品記憶手段より取り出し、取り出した前記第１の部品信号層識別子と前記第２の部品信号層識別子とが同一であるか否かを判定する部品面判定手段と、前記部品面判定手段により同一でないと判定された場合に、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子が配置されている位置と前記接続に接続される第２の部品の端子を前記信号層に投影して生成される位置とを対角として形成される矩形領域の位置を示す矩形位置情報を生成する矩形領域生成手段と、前記部品記憶手段から、前記検出された各部品の接続されている電源層及びグランド層に接続され、キャパシタ素子を示す部品種類を有し、かつ前記生成された矩形位置情報内に存在する部品位置情報を有する部品識別子を検索し、該当する部品識別子が存在するか否かを判定するキャパシタ素子判定手段と、前記キャパシタ素子判定手段により前記部品識別子が存在すると判定された場合に、所定の位置をビア配置位置として算出するビア配置手段と、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第１の箔位置を算出し、前記第２の部品信号層識別子により識別される信号層において、前記接続に接続される第２の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第２の箔位置を算出する配線手段とを備えることを特徴とする。
【００３２】
ここで、前記ビア配置手段は、前記キャパシタ素子判定手段により前記部品識別子が存在すると判定された場合に、前記部品識別子に対応する部品位置情報を前記部品記憶手段より取り出し、取り出した部品位置情報から所定の距離内に存在する位置をビア配置位置として算出するように構成してもよい。
ここで、前記多層配線基板は、少なくとも１つの信号層と少なくとも１つの電源層と少なくとも１つのグランド層とが所定の順序で重ねられて構成され、前記ビア配置手段は、さらに、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組に基づいて、電源層に隣接する信号層を識別する第１信号層識別子とグランド層に隣接する信号層を識別する第２信号層識別子とを取得し、前記取得した第１信号層識別子と第２信号層識別子とをそれぞれビア開始層とビア終了層として生成するビア開始終了層生成手段とを含むように構成してもよい。
【００３３】
また、本発明は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが所定の順序で重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記少なくとも１つの信号層に配されるキャパシタ素子毎に、前記少なくとも１つの電源層及び少なくとも１つのグランド層に接続されている当該キャパシタ素子の配置位置を記憶しているキャパシタ素子記憶手段と、前記複数の層を識別する層識別子毎に、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類と、前記所定の順序とを記憶している層種類記憶手段と、接続識別子毎に、当該各端子間を接続する少なくとも１つの箔が占める箔領域の位置を示す少なくとも１つの箔情報と、前記少なくとも１つの箔が配置されている信号層を識別する少なくとも１つの信号層識別子とを記憶している箔記憶手段と、複数の層を接続するビア毎に、ビア配置位置を記憶しているビア記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記箔記憶手段から、前記指定された接続識別子に対応する少なくとも１つの箔情報と、少なくとも１つの信号層識別子とを検出する箔検出手段と、前記ビア記憶手段からビア配置位置を読み出し、読み出したビア配置位置を用いて、前記検出された少なくとも１つの箔情報で示される箔領域内に配置されるビアが存在するか否かを判定するビア判定手段と、前記ビア判定手段により、該当するビアが存在すると判定され、前記箔検出手段により第１の箔の信号識別子と第２の箔の信号識別子との２つが検出された場合に、前記層種類記憶手段に記憶されている層識別子毎の層の種類と順序とを用いて、前記箔検出手段により検出された第１の箔が配されている第１の信号層識別子により識別される第１の信号層に最も近い位置にある第１の電源層又は第１のグランド層と、前記第２の箔が配されている第２の信号層識別子により識別される第２の信号層に最も近い位置にある第２の電源層又は第２のグランド層とが異なるか否かを判定する隣接プレーン判定手段と、前記隣接プレーン判定手段により、異なると判定された場合に、前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層又は前記第１のグランド層及び前記第２の電源層又は前記第２のグランド層に接続されるキャパシタ素子であって、前記配置位置と前記ビア配置位置との距離が所定の値よりも小さいか又は等しいキャパシタ素子が存在するか否かを判定するキャパシタ配置判定手段とを備えることを特徴とする。
【００３４】
ここで、前記ビア判定手段は、前記層種類記憶手段に記憶されている層の種類と順序とを基にして、同じ隣接電源層又は隣接グランド層を有する信号層をグループ化するグループ化手段と、異なる２つのグループに含まれる各信号層を接続するビアのビア配置位置を前記ビア記憶手段から読み出し、読み出したビア配置位置が前記検出された少なくとも１つの箔情報で示される箔領域内に存在するか否かを判定する副ビア判定手段とを含むように構成してもよい。
【００３５】
ここで、前記設計支援装置は、さらに、前記キャパシタ配置判定手段により、該当するキャパシタ素子が存在しないと判定された場合に、前記第１の信号層識別子により識別される第１の信号層において、前記指定された接続識別子により特定される各端子を対角として形成される矩形領域を生成する矩形領域生成手段と、前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層とに接続されるキャパシタ素子であって、前記生成された矩形領域内に配置されるキャパシタ素子が存在するか否かを判定する矩形領域キャパシタ配置判定手段とを含むように構成してもよい。
【００３６】
ここで、前記設計支援装置は、さらに、前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在すると判定された場合に、前記キャパシタ素子の配置位置から所定の距離内に存在する位置を新たにビア配置位置として算出し、前記第１の信号層識別子により識別される第１の信号層において、前記接続識別子により識別される第１の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第１の箔位置を算出し、前記第２の信号層識別子により識別される第２の信号層において、前記第２の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第２の箔位置を算出する配線手段を含むように構成してもよい。
【００３７】
ここで、前記設計支援装置は、さらに、前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在しないと判定された場合に、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層に接続され、前記ビア配置位置から所定距離だけ離れた位置を新たにキャパシタ素子の配置位置として算出するキャパシタ素子配置手段を含むように構成してもよい。
【００３８】
また、本発明は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが重ねられて構成される多層配線基板への箔の配置設計を支援する設計支援装置であって、信号線の箔の配線に先立って、所定の信号線に接続される部品を検出する部品検出手段と、検出された部品を接続する全ての電源層又はグランド層の位置及びその導体部分の形状を検出するプレーン検出手段と、検出された全ての電源層又はグランド層の位置及びその導体部分の形状で示される範囲内を前記所定の信号線を配する配線領域として設定する配線領域設定手段と、設定された配線領域内で前記所定の信号線の信号線の箔を配線する位置を算出する配線手段とを備えることを特徴とする。
【００３９】
また、本発明は、電源用プレーン及びグランド用プレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、回路ブロック識別子毎に、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、信号値の所定時間内の変化量が所定値以上である信号である回路ブロック判断手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなる少なくとも１つのスリットの配置座標を算出し、前記各小プレーンは、前記各プレーン上において、前記第１の種類であると判断された各回路ブロックが配置される各配置領域又は前記第２の種類であると判断された各回路ブロックが配置される各配置領域と、前記多層配線基板の積層方向に対応するスリット形成手段とを備えることを特徴とする。
【００４０】
ここで、前記スリット形成手段は、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、前記プレーン分割手段により形成された小プレーン毎に、当該小プレーンと他の各小プレーンとを接続する箔の配置領域を算出する、前記箔は所定の幅を有する小プレーン接続手段とを含むように構成してもよい。
【００４１】
ここで、各回路ブロックには、少なくとも１つの信号線箔が配され、前記設計支援装置は、さらに、所定の信号線箔を前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記投影領域で示される位置に箔を配し、前記箔を配する位置を算出する箔追加手段とを含むことを特徴とする請求項３２記載の設計支援装置。
【００４２】
また、本発明は、電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、回路ブロック識別子毎に、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、信号値の所定時間内の変化量が所定値以上である信号である回路ブロック判断手段と、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段とを備えることを特徴とする。
【００４３】
ここで、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号であり、前記設計支援装置は、さらに、信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段を含み、前記回路ブロック判断手段は、前記記憶手段から信号の遷移時間又は周波数を読み出し、前記遷移時間が所定時間以下である信号又は周波数が所定の周波数以上である信号が流れる信号線を有する第１の種類の回路ブロックであるか、又は前記信号線を有しない第２の種類であるかを判断するように構成してもよい。
【００４４】
ここで、前記回路ブロック統合手段は、各回路ブロック間に仮想的な境界線分を設定する線分設定手段と、各線分について、その両側の回路ブロックが同一種類であるか否かを判定する判定手段と、同一種類であると判定された場合、該当する線分を削除する線分削除手段と、削除されていない線分に囲まれた少なくとも１つの回路ブロック領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する領域統合手段とを含むように構成してもよい。
【００４５】
ここで、各回路ブロックには、少なくとも１つの信号線箔が配され、前記設計支援装置は、さらに、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていたと判定された場合、前記投影領域で示される位置に箔を配し、前記箔を配する位置を算出する箔追加手段とを含むように構成してもよい。
【００４６】
ここで、各回路ブロックには、少なくとも１つの信号線箔が配され、前記設計支援装置は、さらに、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、同じ電位であると判定された場合に、前記投影領域で示される位置にジャンパ部品を配し、前記ジャンパ部品を配する位置を算出するジャンパ部品追加手段とを含むように構成してもよい。
【００４７】
ここで、各回路ブロックには、少なくとも１つの信号線箔が配され、前記設計支援装置は、さらに、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、異なる電位であると判定された場合に、前記投影領域で示される位置にキャパシタ部品を配し、前記キャパシタ部品を配する位置を算出するキャパシタ部品追加手段とを含むように構成してもよい。
【００４８】
ここで、前記設計支援装置は、さらに、小プレーン生成手段により生成された小プレーン間を所定幅の箔で接続する接続手段を含むように構成してもよい。
ここで、前記設計支援装置は、さらに、小プレーン生成手段により生成された小プレーン間をインダクタ素子で接続する接続手段を含むように構成してもよい。
【００４９】
ここで、前記記憶手段は、回路ブロック識別子毎に、その構成部品を示す部品情報と部品端子間の接続経路を示す接続情報とを記憶しており、前記接続手段は、前記インダクタ素子を配置する配置位置及び前記インダクタ素子を接続する配線位置を算出するインダクタ接続手段と、前記記憶手段に記憶されている部品情報に、前記インダクタ素子を追加して書き込む部品情報更新手段と、前記記憶手段に記憶されている接続情報のうち、分割前のプレーンに接続される全ての部品端子の接続経路を、各部品端子が接続される小プレーンへの接続経路に変更する接続情報更新手段とを含むように構成してもよい。
【００５０】
ここで、前記設計支援装置は、さらに、信号線箔の配線に先立って、所定の信号線に接続される部品を検出する部品検出手段と、検出された部品が接続される全ての小プレーンの位置及びその形状を検出する小プレーン検出手段と、前記検出された全ての小プレーンの位置及び形状で示される範囲内を信号層に投影して形成される領域を前記所定の信号線用の配線領域として設定する配線領域設定手段と、設定された配線領域内で前記所定の信号線の信号線箔を配線する配線手段とを含むように構成してもよい。
【００５１】
また、本発明は、電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、前記各回路ブロックには、少なくとも１つの信号線箔が配され、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段と、回路ブロック識別子毎に、前記記憶手段から当該回路ブロックに配される信号線を流れる信号の遷移時間又は周波数を読み出し、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号である回路ブロック判断手段と、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていたと判定された場合、前記投影領域で示される位置に箔を配し、前記箔を配する位置を算出する箔追加手段とを備えることを特徴とする。
【００５２】
また、本発明は、電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、前記各回路ブロックには、少なくとも１つの信号線箔が配され、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段と、回路ブロック識別子毎に、前記記憶手段から当該回路ブロックに配される信号線を流れる信号の遷移時間又は周波数を読み出し、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号である回路ブロック判断手段と、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、同じ電位であると判定された場合に、前記投影領域で示される位置にジャンパ部品を配し、前記ジャンパ部品を配する位置を算出するジャンパ部品追加手段とを備えることを特徴とする。
【００５３】
また、本発明は、電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、前記各回路ブロックには、少なくとも１つの信号線箔が配され、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段と、回路ブロック識別子毎に、前記記憶手段から当該回路ブロックに配される信号線を流れる信号の遷移時間又は周波数を読み出し、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号である回路ブロック判断手段と、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、異なる電位であると判定された場合に、前記投影領域で示される位置にキャパシタ部品を配し、前記キャパシタ部品を配する位置を算出するキャパシタ部品追加手段とを備えることを特徴とする。
【００５４】
【発明の実施の形態】
１．実施の形態１
本発明に係る１つの実施の形態としての配線基板の設計を支援するＣＡＤ装置１０００について、図面を参照しながら説明する。
１．１  ＣＡＤ装置１０００の構成
ＣＡＤ装置１０００は、図１に示すように、コマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、箔検出部１１０５、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、層検出部１１０９、禁止域生成部１１１０、設計情報記憶部１１１１、表示部１１１２、制御部１１１３から構成される。
【００５５】
ＣＡＤ装置１０００は、図２に示すようなワークステーションなどのコンピュータ・ハードウェア上で、図１に示す機能を実現するソフトウェアを実行することにより実現している。このコンピュータ・ハードウェアは、マイクロプロセッサ、ＲＡＭ、ＲＯＭ、ハードディスク装置、ディスプレィ装置、キーボード、マウスなどから構成される。
１．１．１  コマンド入力部１１０１
コマンド入力部１１０１は、キーボード、マウスなどにより構成され、ユーザ操作による各種設計コマンドの入力を受け付ける。
１．１．２  データ入力部１１０２
データ入力部１１０２は、回路図作成ＣＡＤ装置などにより作成された回路図情報などの入力を受け付ける。
１．１．３  表示部１１１２
表示部１１１２は、配線基板を設計過程に応じて表示する。
１．１．４  コマンド入力解析部１１０３
設計コマンドには、ビア禁止域設定コマンドが含まれる。
【００５６】
コマンド入力解析部１１０３は、コマンド入力部１１０１により入力が受け付けられた設計コマンドを解析して、そのコマンド種別を判定し、ＣＡＤ装置１０００を構成する各部に対して判定したコマンド種別に応じた指示を行う。
コマンド入力解析部１１０３は、入力が受け付けられた設計コマンドを解析して、そのコマンド種別がビア禁止域設定コマンドであると判定すると、ビア禁止域設定コマンドを制御部１１１３へ出力する。
１．１．５  設計情報記憶部１１１１
設計情報記憶部１１１１は、あらかじめ、部品端子間接続情報リスト１２０１、端子リスト１４０１、箔情報リスト１６０１、基板構成リスト１７０１を記憶している。
【００５７】
また、設計情報記憶部１１１１は、設計過程に応じて生成されたビア禁止域情報リスト１８０２を記憶する。
（１）部品端子間接続情報リスト１２０１
部品端子間接続情報リスト１２０１は、図３に示すように、部品端子間接続情報１２１１を含む。部品端子間接続情報１２１１は、１つの部品の１つの端子と、前記１つの部品又は他の１つの部品の１つの端子との接続を示す情報である。この接続はネットと呼ばれる。また、部品端子間接続情報１２１１は、電源又はグランドと、それらと接続される部品の端子との接続を示す情報である。
【００５８】
図４に、信号層１３０１上に、部品１３０２と部品１３０３とが配置され、部品１３０２の端子１３０５と部品１３０３の端子１３０６とがネット１３０４により接続されている様子を示す。
部品端子間接続情報１２１１は、接続名１２１２、接続情報１２１３、周波数１２１４、電源／ＧＮＤ１２１８、電位１２１９、重要ネット１２２０から構成される。
【００５９】
接続名１２１２は、前記の接続を識別する識別名である。
接続情報１２１３は、第１の部品を識別する第１の部品番号と、第１の部品上の第１の端子を識別する第１の端子名と、第２の部品を識別する第２の部品番号と、第２の部品上の第２の端子を識別する第２の端子名とを、この順序で、結合記号「−」、「，」、「−」により結合して表現するものであり、第１の部品の第１の端子と第２の部品の第２の端子とが接続されることを示している。この図において、１つの例として示す接続情報１２１５「ＩＣ１−Ｐ１，ＩＣ４−Ｐ５」は、部品番号ＩＣ１により識別される部品上の端子名Ｐ１により識別される端子と、部品番号ＩＣ４により識別される部品上の端子名Ｐ５により識別される端子との接続を示している。
【００６０】
また、接続情報１２１３は、部品を識別する部品番号と、前記部品上の端子を識別する端子名とが、「−」により結合されたものを、少なくとも１つ含む。この部品番号と端子名とにより識別される部品上の端子は、電源又はグランドに接続される。この図において、１つの例として示す接続情報１２２２「ＩＣ１−Ｐ３，ＩＣ２−Ｐ４，ＩＣ３−Ｐ２，ＩＣ４−Ｐ４，ＢＣ１−Ｐ１」は、部品番号ＩＣ１により識別される部品上の端子名Ｐ３により識別される端子と、部品番号ＩＣ２により識別される部品上の端子名Ｐ４により識別される端子と、部品番号ＩＣ３により識別される部品上の端子名Ｐ２により識別される端子と、部品番号ＩＣ４により識別される部品上の端子名Ｐ４により識別される端子と、部品番号ＢＣ１により識別される部品上の端子名Ｐ１により識別される端子とが、電源／ＧＮＤ１２１８により示される電源又はグランドへ接続されることを示している。この場合、電源／ＧＮＤ１２２４は、「ＧＮＤ」であるので、グランドへの接続を示している。
【００６１】
周波数１２１４は、接続情報１２１３により示される前記第１の端子と前記第２の端子との接続間に流される信号の周波数を示し、その単位はＨｚである。すべての接続毎に接続間に流される信号の周波数が必ず示されているとは限らない。この図において、周波数１２１６「−」は、周波数が示されておらず、周波数１２１７「３３」は、接続間に流される信号の周波数が３３ＭＨｚであることを示している。
【００６２】
電源／ＧＮＤ１２１８は、接続情報１２１３により示される部品番号と端子名とにより識別される部品上の端子が接続される電源又はグランドを示す。「ＧＮＤ」はグランドを示し、「ＰＷＲ」は電源を示す。「−」は、接続情報１２１３が、部品の端子と電源又はグランドの接続ではなく、各部品の端子間の接続を示す情報であることを示している。
【００６３】
電位１２１９は、電源又はグランドの電位を示す。
重要ネット１２２０は、接続名で示される端子間を流れる信号のうち高い周波数を有するもの、又は立ち上がり時間の短いもの、若しくは立ち下がり時間の短いものを示している。図５に示すように、これらの条件を満たす場合には、マーク１２４１「○」が付されている。
（２）端子リスト１４０１
端子リスト１４０１は、図６に示すように、端子情報１４１１を含む。端子情報１４１１は、一つの端子に関する情報を含む。
【００６４】
端子情報１４１１は、端子番号１４１２、属性１４１３、Ｒｉｓｅ情報１４１４、Ｆａｌｌ情報１４１５、重要端子１４１６から構成される。
端子番号１４１２は、１つの部品を識別する１つの部品番号と、前記部品上の１つの端子を識別する１つの端子名とを、この順序で、結合記号「−」により結合して表現するものであり、１つの部品上の１つの端子を識別する。
【００６５】
属性１４１３は、端子番号１４１２により識別される１つの部品上の１つの端子が有する性質を示す。この図に示す例においては、端子番号１４１２により識別される１つの部品上の１つの端子に信号が入力されることを示す「ＩＮ」、その端子から信号が出力されることを示す「ＯＵＴ」、その端子が電源に接続されていることを示す「Ｖｃｃ」、又はその端子がグランドに接続されていることを示す「ＧＮＤ」からなる。
【００６６】
Ｒｉｓｅ情報１４１４は、端子番号１４１２により識別される端子から信号が出力される場合に、すなわち、対応する属性１４１３が「ＯＵＴ」である場合に、その信号の立ち上がり時間を示し、その単位はｎｓ（ナノセカンド）である。端子番号毎に立ち上がり時間が必ず示されているとは限らない。この図において、Ｒｉｓｅ情報１４２１「−」は、立ち上がり時間が示されておらず、Ｒｉｓｅ情報１４２２「２」は、立ち上がり時間が２ｎｓであることを示している。
【００６７】
Ｆａｌｌ情報１４１５は、端子番号１４１２により識別される端子から信号が出力される場合に、すなわち、対応する属性１４１３が「ＯＵＴ」である場合に、その信号の立ち下がり時間を示し、その単位はｎｓである。端子番号毎に立ち下がり時間が必ず示されているとは限らない。この図において、Ｆａｌｌ情報１４３１「−」は、立ち下がり時間が示されておらず、Ｆａｌｌ情報１４３２「２」は、立ち下がり時間が２ｎｓであることを示している。
【００６８】
重要端子１４１６は、端子番号１４１２の中で、Ｒｉｓｅ情報１４１４又はＦａｌｌ情報１４１５が所定値以下であるものについて、マーク「○」を付して示す。
（４）箔情報リスト１６０１
箔情報リスト１６０１は、図７に示すように、箔に関する箔情報１６２１を記憶している。
【００６９】
箔情報１６２１は、部品端子間接続情報リスト１２０１に含まれる端子間の接続に対応している。１つの端子間の接続には、少なくとも１つの箔情報が対応する。
箔情報１６２１は、接続名１６１１、始点座標１６１２、終点座標１６１３、中間点座標１６１４、箔幅１６１５、層名１６１６を含む。
【００７０】
接続名１６１１は、箔情報１６２１を識別する識別名である。部品端子間接続情報リスト１２０１に含まれる端子間の接続を識別する識別名に対応する。
始点座標１６１２は、箔の開始点を示す座標である。Ｘ座標とＹ座標とからなる。
なお、このＸ−Ｙ座標系においては、配線基板の一辺をＸ軸とし、他の一辺をＹ軸とする。
【００７１】
終点座標１６１３は、箔の終了点を示す座標である。Ｘ座標とＹ座標とからなる。
中間点座標１６１４は、箔が始点と終点との間を、少なくとも１つの中間点を経由し、複数の線分で結んで形成される場合に、箔の中間点を示す座標である。中間点が存在しない場合には、この座標は存在しない。中間点が存在する場合には、中間点座標１６１４は、少なくとも１の座標を含む。各座標は、Ｘ座標とＹ座標とからなる。
【００７２】
箔幅１６１５は、箔の幅を示す。
層名１６１６は、箔が配される層を示す。
（５）基板構成リスト１７０１
基板構成リスト１７０１は、図８に示すように、複数の層からなる基板の各層毎に、層名１７１１と種類１７１２との組を記憶している。これらの組は、基板を構成する順序に従って、並べられている。
【００７３】
層名１７１１は、各層を識別する識別子である。
種類１７１２は、層名１７１１により識別される層の種類を示す。層の種類には、その層に信号線が配されることを示す「Ｓｉｇｎａｌ」、その層がグランド層であることを示す「ＧＮＤ」、その層が電源層であることを示す「ＰＷＲ」がある。
【００７４】
なお、図８に示す基板構成リスト１７０１によると、この配線基板は、信号層、グランド層、電源層、信号層がこの順序で重ねられた４層からなるとしているが、配線基板を構成する層の数は４層には限らない。６層、１０層などとしてもよい。
また、図８に示す基板構成リスト１７０１によると、この配線基板は、２つの信号層、１つのグランド層、１つの電源層から構成されているとしているけれども、信号層、グランド層、電源層の数は、それぞれ任意の数でよい。例えば、４層から構成される配線基板の場合に、信号層、グランド層、グランド層、信号層がこの順序で重ねられた４層からなるとしてもよい。このとき、２つの信号層の上に電源箔が配される。他の例として、６層から構成される配線基板の場合に、信号層、信号層、グランド層、電源層、信号層、信号層がこの順序で重ねられた６層からなるとしてもよい。
（６）ビア禁止域情報リスト１８０２
ビア禁止域情報リスト１８０２は、図９に示すように、ビア禁止域情報１８１１を記憶している。ビア禁止域情報１８１１は、ビア禁止域名１８２１、始点座標１８２２、終点座標１８２３、種類１８２６、配置層１８２７を含む。
【００７５】
ビア禁止域名１８２１は、ビア禁止域を識別する識別子である。
始点座標１８２２は、ビア禁止域の左下点を示す座標である。Ｘ座標とＹ座標とからなる。
終点座標１８２３は、ビア禁止域の右上点を示す座標である。Ｘ座標とＹ座標とからなる。
【００７６】
配置層１８２７は、禁止域が存在する層を示す。
種類１８２６は、ビア禁止域の種類を示す。図９に示すビア禁止域情報リスト１８０２には、種類１８２６の一例として「ビア禁止」が示されている。
以上に示すように、始点座標１８２２、終点座標１８２３により示されるビア禁止域は矩形である。
【００７７】
なお、ここでは、ビア禁止域は矩形であるとしているが、ビア禁止域情報は、始点座標と終点座標との組を複数個有するとしてもよい。このようにすると、複数の矩形の組合せからなるビア禁止域を表現できる。
１．１．６  ネット検出部１１０４
ネット検出部１１０４は、設計情報記憶部１１１１に記憶されている部品端子間接続情報リスト１２０１から、全ての部品端子間接続情報１２１１を順に読み出す。
【００７８】
ネット検出部１１０４は、周波数の限界値として１０ＭＨｚの値をあらかじめ記憶しており、また、立ち上がり時間及び立ち下がり時間の限界値として５ｎｓの値をあらかじめ記憶している。
ネット検出部１１０４は、前記読み出した部品端子間接続情報１２１１から、部品端子間接続情報１２１１に含まれる周波数１２１４に周波数の値が示され、示される周波数が前記周波数の限界値より大きいか又は等しい部品端子間接続情報１２１１を抽出し、抽出した部品端子間接続情報１２１１に含まれる重要ネット１２２０にマーク「○」を書き込み、マーク「○」が書き込まれた重要ネット１２２０を含む部品端子間接続情報を、前記読み出した部品端子間接続情報１２１１に代えて、部品端子間接続情報リスト１２０１へ書き込む。
【００７９】
また、ネット検出部１１０４は、前記読み出した部品端子間接続情報１２１１に含まれる接続情報１２１３に示される部品番号及び端子名と一致する端子番号１４１２を有する端子情報１４１１を端子リスト１４０１から抽出し、抽出した端子情報１４１１に含まれるＲｉｓｅ情報１４１４又はＦａｌｌ情報１４１５に示される立ち上がり時間又は立ち下がり時間の少なくとも一方が立ち上がり時間又は立ち下がり時間の限界値よりも小さいか又は等しい場合に、前記読み出した部品端子間接続情報１２１１に含まれる重要ネット１２２０にマーク「○」を書き込み、マーク「○」が書き込まれた重要ネット１２２０を含む部品端子間接続情報を、前記読み出した部品端子間接続情報１２１１に代えて、部品端子間接続情報リスト１２０１へ書き込む。
【００８０】
このとき、前記読み出した部品端子間接続情報１２１１に含まれる周波数１２１４が１０ＭＨｚ以上であり、すでに部品端子間接続情報１２１１に含まれる重要ネット１２２０にマーク「○」が書き込まれている場合には、前記部品端子間接続情報１２１１に含まれる重要ネット１２２０に重複してマーク「○」を書き込むことはしない。
【００８１】
ネット検出部１１０４は、読み出した部品端子間接続情報１２１１に含まれる接続情報１２１３に示される部品番号及び端子名と一致する端子番号１４１２を有する端子情報１４１１が端子リスト１４０１に存在しない場合には、前記読み出した部品端子間接続情報１２１１に含まれる重要ネット１２２０にマーク「○」の書込みは行わない。
【００８２】
このように、ネット検出部１１０４は、信号値の所定時間内の変化量が所定値以上である信号が流れる各端子間の接続を選択する。
なお、周波数の限界値として１０ＭＨｚの値をネット検出部１１０４はあらかじめ記憶しているとしているが、データ入力部１１０２は、この周波数の限界値を設計者から入力データとして受け取り、受け取った周波数の限界値をネット検出部１１０４へ出力し、ネット検出部１１０４は、周波数の限界値を受け取り、前記判定に用いるとしてもよい。
【００８３】
また、立ち上がり時間及び立ち下がり時間の限界値として５ｎｓの値をネット検出部１１０４はあらかじめ記憶しているとしているが、データ入力部１１０２は、この立ち上がり時間及び立ち下がり時間の限界値を設計者から入力データとして受け取り、受け取った立ち上がり時間及び立ち下がり時間の限界値をネット検出部１１０４へ出力し、ネット検出部１１０４は、立ち上がり時間及び立ち下がり時間の限界値を受け取り、前記判定に用いるとしてもよい。
１．１．７  箔検出部１１０５
箔検出部１１０５は、前記読み出した部品端子間接続情報１２１１に含まれる接続名１２１２と一致する接続名１６１１を有する箔情報１６２１を箔情報リスト１６０１から読み出す。
【００８４】
一致する接続名１６１１が存在しない場合には、部品端子間接続情報１２１１又は箔情報１６２１に含まれている情報が誤っているので、その旨を表示部１１１２へ出力するエラー時の処理を行う。
１．１．８  部品検出部１１０６
部品検出部１１０６は、制御部１１１３により読み出された、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１に含まれる接続情報１２１３から第１の部品番号と、第２の部品番号を取り出す。
【００８５】
図５に示す部品端子間接続情報リスト１２０１を例にとると、マーク「○」が付された重要ネット１２４１に対応する接続情報には、「ＩＣ１−Ｐ２，ＩＣ４−Ｐ１０」が書き込まれているので、部品検出部１１０６は部品番号「ＩＣ１」と部品番号「ＩＣ４」とを取り出す。
１．１．９  端子検出部１１０７
端子検出部１１０７は、部品検出部１１０６により取り出された第１の部品番号と一致する部品番号を含み、対応する属性１４１３が「Ｖｃｃ」である端子番号１４１２を端子リスト１４０１から抽出し、抽出した端子番号１４１２を第１のＶｃｃ端子とする。
【００８６】
また、端子検出部１１０７は、部品検出部１１０６により取り出された第１の部品番号と一致する部品番号を含み、対応する属性１４１３が「ＧＮＤ」である端子番号１４１２を端子リスト１４０１から抽出し、抽出した端子番号１４１２を第１のＧＮＤ端子とする。
また、端子検出部１１０７は、部品検出部１１０６により取り出された第２の部品番号と一致する部品番号を含み、対応する属性１４１３が「Ｖｃｃ」である端子番号１４１２を端子リスト１４０１から抽出し、抽出した端子番号１４１２を第２のＶｃｃ端子とする。
【００８７】
また、端子検出部１１０７は、部品検出部１１０６により取り出された第２の部品番号と一致する部品番号を含み、対応する属性１４１３が「ＧＮＤ」である端子番号１４１２を端子リスト１４０１から抽出し、抽出した端子番号１４１２を第２のＧＮＤ端子とする。
図６に示す端子リスト１４０１を例にとると、端子検出部１１０７は、部品検出部１１０６により検出された部品番号「ＩＣ１」を含む端子番号と「Ｖｃｃ」からなる属性とを含む端子情報から端子番号１４５１「ＩＣ１−Ｐ４」を得、部品検出部１１０６により検出された部品番号「ＩＣ４」を含む端子番号と「Ｖｃｃ」からなる属性とを含む端子情報から端子番号１４５２「ＩＣ４−Ｐ６」を得、部品検出部１１０６により検出された部品番号「ＩＣ４」を含む端子番号と「「ＧＮＤ」からなる属性とを含む端子情報から端子番号「ＩＣ４−Ｐ３」を得る。
１．１．１０  電源グランド層検出部１１０８
電源グランド層検出部１１０８は、部品端子間接続情報リスト１２０１から、端子検出部１１０７により検出された各端子番号が含まれている接続情報１２１３に対応する接続名１２１２を全て抽出する。
【００８８】
図５に示す部品端子間接続情報リスト１２０１を例にとると、電源グランド層検出部１１０８は、部品端子間接続情報リスト１２０１から、端子検出部１１０７により得られた端子番号１４５１「ＩＣ１−Ｐ４」が含まれている接続情報に対応する接続名１２３１「ｎｅｔ４」を得る。また、部品端子間接続情報リスト１２０１から、端子検出部１１０７により得られた端子番号１４５２「ＩＣ４−Ｐ６」が含まれている接続情報に対応する接続名１２３１「ｎｅｔ４」を得る。
【００８９】
次に、電源グランド層検出部１１０８は、抽出された全ての接続名が同一であるかどうかを判断し、すべての接続名が同一であるなら、箔情報リスト１６０１から、前記の同一の接続名と一致する接続名１６１１に対応する層名１６１６を抽出する。すべての接続名が同一でない場合に、電源層及びグランド層の両方を検出することとする。なお、すべての接続名が同一でないなら、電源層又はグランド層は検出されないこととしてもよい。
【００９０】
例で説明すると、端子番号１４５１「ＩＣ１−Ｐ４」が含まれている接続情報に対応する接続名１２３１「ｎｅｔ４」と、端子番号１４５２「ＩＣ４−Ｐ６」が含まれている接続情報に対応する接続名１２３１「ｎｅｔ４」とは、同一であるので、電源グランド層検出部１１０８は、箔情報リスト１６０１から、接続名「ｎｅｔ４」と一致する接続名１６３１に対応する層名１６３２「３層」を抽出する。
【００９１】
このようにして、得られた層名が、重要ネットに接続される部品の電源層又はグランド層を示している。
１．１．１１  層検出部１１０９
層検出部１１０９は、前記読み出した部品端子間接続情報１２１１に含まれる接続名１２１２に一致する接続名１６１１を含む箔情報１６２１を箔情報リスト１６０１から取り出す。次に、取り出した箔情報１６２１に含まれる層名１６１６に隣接し、電源グランド層検出部１１０８により得られた層名により識別される電源層又はグランド層を基板構成リスト１７０１から抽出する。
１．１．１２  禁止域生成部１１１０
禁止域生成部１１１０は、ビア禁止域情報１８１１のビア禁止域名１８２１を設定する。
【００９２】
また、禁止域生成部１１１０は、前記取り出された箔情報１６２１に含まれる始点座標１６１２と、終点座標１６１３と、中間点座標１６１４と、箔幅１６１５とから、ビア禁止域情報１８１１の始点座標１８２２と、終点座標１８２３とを算出する。
禁止域生成部１１１０は、前記取り出された箔情報１６２１で示される箔領域を含み、箔領域を一定の幅で囲む領域をビア禁止域として算出する。ここでは、ビア禁止域の幅は、箔領域の幅の２倍とする。
【００９３】
また、禁止域生成部１１１０は、ビア禁止域情報１８１１の種類１８２６を「ビア禁止」とし、ビア禁止域情報１８１１の配置層１８２７を前記抽出された電源層又はグランド層とする。
次に、禁止域生成部１１１０は、ビア禁止域情報１８１１をビア禁止域情報リスト１８０２に書き込む。
【００９４】
図１０及び図１１に、信号層１３０１上に、部品１３０２と部品１３０３とが配置され、部品１３０２の端子１３０５と部品１３０３の端子１３０６とが箔１３０８により接続され、ビア禁止域１３０７がグランド層１３１１上に設定されている様子を示す。この図に示すように、ビア禁止域１３０７は、信号層１３０１に隣接するグランド層１３１１において、箔１３０８を層方向に投影して形成される領域を所定の幅で囲む。ビア禁止域１３０７の幅は、箔１３０８の幅の２倍に設定されている。
【００９５】
このようにして生成されたビア禁止域を、経路領域とも呼ぶ。
このようにして生成されたビア禁止域即ち経路領域を避けて、図示していないビア配置部がビアを配置する。
箔１３０８を流れる電流は、ビア禁止域１３０７内を帰還経路とすると想定される。もし、前記ビア禁止域に、ビアが配置されたと仮定すると、帰還電流は、配置されたビアを迂回して流れるので、前記電流のループにより囲まれる面積が大きくなり、電磁ノイズが発生することとなる。ところが、ビア配置部は、前記ビア禁止域を避けて、ビアを配置するので、箔１３０８とビア禁止域１３０７とを流れる電流のループにより囲まれる面積が大きくなることが避けられ、これにより、電磁ノイズの発生が抑えられるという効果がある。
１．１．１３  制御部１１１３
制御部１１１３は、コマンド入力解析部１１０３からビア禁止域設定コマンドを受け取る。
【００９６】
制御部１１１３は、ＣＡＤ装置１０００を構成するコマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、箔検出部１１０５、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、層検出部１１０９、禁止域生成部１１１０、表示部１１１２を制御する。
【００９７】
また、制御部１１１３は、コマンド入力解析部１１０３からビア禁止域設定コマンドを受け取ると、ネット検出部１１０４を起動する。
また、制御部１１１３は、部品端子間接続情報リスト１２０１から、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１を読み出し、箔検出部１１０５、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、層検出部１１０９、禁止域生成部１１１０をこの順序で起動し、部品端子間接続情報１２１１の読出しが終了するまで、部品端子間接続情報１２１１の読出し、重要ネットの判断、箔検出部１１０５、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、層検出部１１０９、禁止域生成部１１１０の起動を繰り返す。
１．２  ＣＡＤ装置１０００の動作
ＣＡＤ装置１０００の動作について説明する。
１．２．１  ＣＡＤ装置１０００の概要の動作
ＣＡＤ装置１０００の概要の動作について、図１２に示すフローチャートを用いて説明する。
【００９８】
制御部１１１３は、コマンド入力解析部１１０３からビア禁止域設定コマンドを受け取ると、ネット検出部１１０４を起動する（ステップＳ１００１）。次に、制御部１１１３は、部品端子間接続情報リスト１２０１から、部品端子間接続情報１２１１を読み出し（ステップＳ１００２）、部品端子間接続情報１２１１の読出しが終了していなければ（ステップＳ１００３）、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１のみを抽出し（ステップＳ１０１０）、箔検出部１１０５、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、層検出部１１０９、禁止域生成部１１１０をこの順序で起動し（ステップＳ１００４〜ステップＳ１００９）、部品端子間接続情報１２１１の読出しが終了するまで（ステップＳ１００３）、部品端子間接続情報１２１１の読出し、重要ネットの判断、箔検出部１１０５、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、層検出部１１０９、禁止域生成部１１１０の起動を繰り返す。
１．２．２  ネット検出部１１０４の動作
ネット検出部１１０４の動作について、図１３に示すフローチャートを用いて説明する。
【００９９】
ネット検出部１１０４は、設計情報記憶部１１１１に記憶されている部品端子間接続情報リスト１２０１から、全ての部品端子間接続情報１２１１を順に読み出し（ステップＳ１１０２）、読出しが終了すれば（ステップＳ１１０３）、ネット検出処理を終了する。
読出しが終了していなければ（ステップＳ１１０３）、ネット検出部１１０４は、部品端子間接続情報１２１１に含まれる周波数１２１４が周波数の限界値より大きいか又は等しければ（ステップＳ１１０４）、重要ネット１２２０にマーク「○」を書き込み、部品端子間接続情報リスト１２０１へマーク「○」を付された重要ネット１２２０を含む部品端子間接続情報を書き込む（ステップＳ１１０９）。
【０１００】
ネット検出部１１０４は、部品端子間接続情報１２１１に含まれる周波数１２１４が周波数の限界値よりも小さい場合は（ステップＳ１１０４）、前記読み出した部品端子間接続情報１２１１に含まれる接続情報１２１３に示される部品番号及び端子名と一致する端子番号１４１２を有する端子情報１４１１を端子リスト１４０１から検出し（ステップＳ１１０５）、一致する端子番号が存在する場合に（ステップＳ１１０６）、検出した端子情報１４１１に含まれるＲｉｓｅ情報１４１４又はＦａｌｌ情報１４１５に示される立ち上がり時間又は立ち下がり時間の少なくとも一方が立ち上がり時間又は立ち下がり時間の限界値以下であるときに（ステップＳ１１０７）、ステップＳ１１０９へ制御を移す。
【０１０１】
ネット検出部１１０４は、一致する端子番号１４１２が無い場合（ステップＳ１１０６）、又は、一致する端子番号１４１２が存在し（ステップＳ１１０６）、抽出した端子情報１４１１に含まれるＲｉｓｅ情報１４１４又はＦａｌｌ情報１４１５に示される立ち上がり時間又は立ち下がり時間の両方が立ち上がり時間又は立ち下がり時間の限界値より大きい場合（ステップＳ１１０７）、前記読み出した部品端子間接続情報１２１１に含まれる重要ネット１２２０にマーク「○」を書き込むことなく、接続情報１２１３に含まれる全ての部品番号と端子名とについて、繰り返しが終了するまで（ステップＳ１１０８）、ステップＳ１１０５〜ステップＳ１１０７を繰り返す。繰り返しが終了すれば、ステップＳ１１０２へ制御を移す。
１．２．３  箔検出部１１０５の動作
箔検出部１１０５の動作について、図１４に示すフローチャートを用いて説明する。
【０１０２】
箔検出部１１０５は、前記読み出した部品端子間接続情報１２１１に含まれる接続名１２１２と一致する接続名１６１１を有する箔情報１６２１を箔情報リスト１６０１から読み出す（ステップＳ１２０１）。
箔検出部１１０５は、一致する接続名１６１１が存在しない場合には（ステップＳ１２０２）、部品端子間接続情報１２１１又は箔情報１６２１に含まれている情報が誤っているので、その旨を表示部１１１２へ出力するエラー時の処理を行う（ステップＳ１２０３）。
１．２．４  部品検出部１１０６の動作
部品検出部１１０６の動作について、図１５に示すフローチャートを用いて説明する。
【０１０３】
部品検出部１１０６は、前記読み出した部品端子間接続情報１２１１に含まれる接続情報１２１３から第１の部品番号を取り出し（ステップＳ１３０１）、第２の部品番号を取り出す（ステップＳ１３０２）。
１．２．５  端子検出部１１０７の動作
端子検出部１１０７の動作について、図１６に示すフローチャートを用いて説明する。
【０１０４】
端子検出部１１０７は、前記取り出された第１の部品番号と一致する部品番号を含み、対応する属性１４１３が「Ｖｃｃ」である端子番号１４１２を端子リスト１４０１から抽出し、抽出した端子番号１４１２を第１のＶｃｃ端子とし（ステップＳ１４０１）、端子検出部１１０７は、前記取り出された第１の部品番号と一致する部品番号を含み、対応する属性１４１３が「ＧＮＤ」である端子番号１４１２を端子リスト１４０１から抽出し、抽出した端子番号１４１２を第１のＧＮＤ端子とし（ステップＳ１４０２）、端子検出部１１０７は、前記取り出された第２の部品番号と一致する部品番号を含み、対応する属性１４１３が「Ｖｃｃ」である端子番号１４１２を端子リスト１４０１から抽出し、抽出した端子番号１４１２を第２のＶｃｃ端子とし（ステップＳ１４０３）、端子検出部１１０７は、前記取り出された第２の部品番号と一致する部品番号を含み、対応する属性１４１３が「ＧＮＤ」である端子番号１４１２を端子リスト１４０１から抽出し、抽出した端子番号１４１２を第２のＧＮＤ端子とする（ステップＳ１４０４）。
１．２．６  電源グランド層検出部１１０８の動作
電源グランド層検出部１１０８の動作について、図１７に示すフローチャートを用いて説明する。
【０１０５】
電源グランド層検出部１１０８は、部品端子間接続情報リスト１２０１から、端子検出部１１０７により検出された各端子番号が含まれている接続情報１２１３に対応する接続名１２１２を全て抽出する（ステップＳ１５２１）。次に、電源グランド層検出部１１０８は、抽出された全ての接続名が同一であるかどうかを判断し、すべての接続名が同一であるなら（ステップＳ１５２２）、箔情報リスト１６０１から、前記の同一の接続名と一致する接続名１６１１に対応する層名１６１６を抽出する（ステップＳ１５２３）。すべての接続名が同一でないなら（ステップＳ１５２２）、異なる複数のネット毎に、箔情報リスト１６０１より前記複数のネットに対応する層名を得る（ステップＳ１５２４）。
１．２．７  層検出部１１０９の動作
層検出部１１０９の動作について、図１８に示すフローチャートを用いて説明する。
【０１０６】
層検出部１１０９は、前記読み出した部品端子間接続情報１２１１に含まれる接続名１２１２に一致する接続名１６１１を含む箔情報１６２１を箔情報リスト１６０１から取り出す（ステップＳ１６０１）。次に、取り出した箔情報１６２１に含まれる層名１６１６に隣接し、電源グランド層検出部１１０８により得られた層名により識別される電源層又はグランド層を基板構成リスト１７０１から抽出する（ステップＳ１６０２）。
１．２．８  禁止域生成部１１１０の動作
禁止域生成部１１１０の動作について、図１９に示すフローチャートを用いて説明する。
【０１０７】
禁止域生成部１１１０は、ビア禁止域情報１８１１のビア禁止域名１８２１を設定する（ステップＳ１７０１）。また、禁止域生成部１１１０は、前記取り出された箔情報１６２１に含まれる始点座標１６１２と、終点座標１６１３と、中間点座標１６１４と、箔幅１６１５とを用いて、ビア禁止域情報１８１１の始点座標１８２２と、終点座標１８２３とを算出する（ステップＳ１７０２）。また、禁止域生成部１１１０は、ビア禁止域情報１８１１の種類１８２６を「ビア禁止」とし（ステップＳ１７０３）、ビア禁止域情報１８１１の配置層１８２７を前記抽出された電源層又はグランド層とする（ステップＳ１７０４）。
【０１０８】
次に、禁止域生成部１１１０は、ビア禁止域情報１８１１をビア禁止域情報リスト１８０２に書き込む（ステップＳ１７０５）。
１．３  その他の変形例
（１）  実施の形態１では、一定の条件でネットを抽出し、抽出された全てのネットについて、箔を配線し、ビア禁止域を設定しているが、設計者の指示に基づいてネットが指定され、指定された時点で箔を配線し、同時にネット禁止域を設定するようにしてもよい。
２．実施の形態２
本発明に係る別の１つの実施の形態としての配線基板の設計を支援するＣＡＤ装置２０００について、図面を参照しながら説明する。なお、ＣＡＤ装置２０００を説明するに当たっては、ＣＡＤ装置１０００との相違点を中心に説明し、ＣＡＤ装置１０００と同じ機能、作用、構造を有する部分についての説明は省略する。
２．１  ＣＡＤ装置２０００の構成
ＣＡＤ装置２０００は、図２０に示すように、コマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、キャパシタ素子検出部２１２１、領域設定部２１２２、ビア検出部２１２３、クリアランス値変更部２１２４、設計情報記憶部２１１１、表示部１１１２、制御部２１１３から構成される。
【０１０９】
ＣＡＤ装置２０００は、ＣＡＤ装置１０００と同様に、図２に示すようなワークステーションなどのコンピュータ・ハードウェア上で、図２０に示す機能を実現するソフトウェアを実行することにより実現している。
ＣＡＤ装置２０００の構成要素のうち、ＣＡＤ装置１０００と同じ符号を付した構成要素は、ＣＡＤ装置１０００の構成要素と、同じ機能、作用、構造を有する。従って、以下には、ＣＡＤ装置１０００の構成要素と、異なる機能、作用、構造を有する構成要素について説明する。
２．１．１  コマンド入力解析部１１０３
設計コマンドには、クリアランス値変更領域設定コマンドが含まれる。
【０１１０】
コマンド入力解析部１１０３は、入力が受け付けられた設計コマンドを解析して、そのコマンド種別がクリアランス値変更領域設定コマンドであると判定すると、クリアランス値変更領域設定コマンドを制御部２１１３へ出力する。
２．１．２  設計情報記憶部２１１１
設計情報記憶部２１１１は、あらかじめ、部品端子間接続情報リスト１２０１、端子リスト１４０１、基板構成リスト１７０１、配置情報リスト２２０１、ビア接続リスト２３０１、部品名リスト２５０１、部品番号リスト２６０１を記憶している。
【０１１１】
ＣＡＤ装置２０００においては、部品配置は終了しており、設計に必要な設計情報はすでに設計情報記憶部２１１１に格納されているものとする。
また、設計情報記憶部１１１１は、設計過程に応じて生成されたビア情報リスト２４０１を記憶する。
なお、部品端子間接続情報リスト１２０１、端子リスト１４０１、基板構成リスト１７０１は、実施の形態１に示す部品端子間接続情報リスト１２０１、端子リスト１４０１、基板構成リスト１７０１と同じであるので、説明を省略し、配置情報リスト２２０１、ビア接続リスト２３０１、部品名リスト２５０１、部品番号リスト２６０１、ビア情報リスト２４０１について、以下に説明する。
（１）配置情報リスト２２０１
配置情報リスト２２０１は、図２１に示すように、部品の各層上での配置情報２２１０からなる。
【０１１２】
配置情報２２１０は、部品番号２２１１、座標２２１２、角度２２１３、面２２１４、層２２１５を含んでいる。
部品番号２２１１は、各層上に配置される部品を識別する識別番号である。
座標２２１２は、部品の所定の部分が層上に配置される位置を示す座標であり、Ｘ座標とＹ座標とからなる。
【０１１３】
角度２２１３は、部品の所定の一辺がＸ軸と交差する角度を示す。
面２２１４は、部品が配置される基板の面を示す。
層２２１５は、部品が配置される層を示す。
（２）ビア接続リスト２３０１
ビア接続リスト２３０１は、図２２に示すように、各層を接続するビアを示す接続層２３１１からなる。
【０１１４】
接続層２３１１は、層を示す第１の層番号と層を示す第２の層番号とが「−」で結ばれて示されている。当該ビアは、第１の層番号で示される層と、第２の層番号で示される層とを接続する。
（３）ビア情報リスト２４０１
ビア情報リスト２４０１は、図２３に示すように、クリアランス値変更領域が設定されたビアを示すビア情報２４１０からなる。
【０１１５】
ビア情報２４１０は、接続層２４１１、領域２４１２、クリアランス値２４１３を含んでいる。
接続層２４１１は、各層を接続するビアを示し、接続層２３１１と同様に、層を示す番号と層を示す番号とが「−」で結ばれて示されている。
領域２４１２は、クリアランス値変更領域として設定された領域を示す。領域２４１２は、矩形領域の１つの頂点の位置を示すＸ座標とＹ座標と、前記頂点に対角する位置にある別の頂点の位置を示すＸ座標とＹ座標とを含む。クリアランス値変更領域とは、図２４に示すように、部品２７２５とバイパスコンデンサ２７２４が、層２７２１上に配置される場合に、部品２７２５の配置領域２７２３と、バイパスコンデンサ２７２４の配置領域２７２６とが、その対角する位置に配置された矩形領域２７２２である。この領域２７２２内に配置されるビアのクリアランスの半径を一定の値に変更する。
【０１１６】
クリアランス値２４１３は、図２５に示すように、ビアのクリアランス半径２７０５を示す値である。この図に示すように、クリアランス２７０３とは、電源層、グランド層のビアホールの周囲に作られる他のビアの配置を禁止する円形の領域である。ランド２７０１は、導体領域であり、レジスト２７０２は、非導体領域である。
（４）部品名リスト２５０１
部品名リスト２５０１は、図２６に示すように、部品に関する情報を含む。
部品名リスト２５０１は、部品名２５１１、端子数２５１２、形状２５１３、長さ２５１４、幅２５１５、種類２５１６から構成される。
【０１１７】
部品名２５１１は、同一種類の部品を識別する識別子である。同一種類の部品には、同じ部品名が付けられる。
端子数２５１２は、部品の有する端子数を示す。
形状２５１３は、部品の形状を示す図形を含む。
長さ２５１４は、部品の所定の一辺の長さを示し、幅２５１５は、部品の他の一辺の長さを示す。
【０１１８】
種類２５１６は、部品の種類を示す。
（５）部品番号リスト２６０１
部品番号リスト２６０１は、図２７に示すように、部品番号２６１１とそれに対応する部品名２６１２との組を有している。
部品番号２６１１は、当該配線基板において、配される全ての部品を識別するための識別番号である。同一種類の部品が当該配線基板に複数個配される場合には、それぞれ異なる部品番号が設定される。部品名２６１２は、部品名２５１１と同様に、同一種類の部品を識別する識別番号である。
２．１．３  キャパシタ素子検出部２１２１
キャパシタ素子検出部２１２１は、部品検出部１１０６により検出された各部品について、以下に示す条件を満たすキャパシタ素子を検出する。
【０１１９】
キャパシタ素子検出部２１２１は、部品検出部１１０６により検出された各部品を識別する部品番号により示される配置情報２２１０を、配置情報リスト２２０１より取り出し、取り出した配置情報２２１０を配置情報２２１０ａとして記憶する。ここで、配置情報２２１０ａは、部品番号２２１１ａ、座標２２１２ａ、角度２２１３ａ、面２２１４ａ、層２２１５ａからなる。
【０１２０】
また、キャパシタ素子検出部２１２１は、配置情報リスト２２０１から、配置情報リスト２２０１に記憶されている全ての配置情報２２１０を順に取り出す。取り出した配置情報２２１０に含まれる部品番号２２１１と同一の部品番号２６１１を部品番号リスト２６０１より検索し、検索して得られた同一の部品番号２６１１に対応する部品名２６１２を取り出す。次に、キャパシタ素子検出部２１２１は、取り出した部品名２６１２と同一の部品名２５１１を部品名リスト２５０１より検索し、検索して得られた同一の部品名２５１１に対応する種類２５１６を取り出す。
【０１２１】
取り出した種類２５１６が「キャパシタ素子」でなければ、再度、配置情報リスト２２０１からの次の配置情報２２１０を取り出す。
取り出した種類２５１６が「キャパシタ素子」であれば、さらに、キャパシタ素子検出部２１２１は、電源グランド層検出部１１０８と、同様にして、当該キャパシタ素子が接続されている電源層又はグランド層の層名を検出する。当該キャパシタ素子が接続されている電源層及びグランド層の両方が検出され、電源グランド層検出部１１０８により電源層及びグランド層の両方が検出された場合に、キャパシタ素子検出部２１２１により、検出した電源層及びグランド層の層名が、電源グランド層検出部１１０８により検出された電源層及びグランド層の層名とそれぞれ一致するかを判断する。一致しなければ、再度、配置情報リスト２２０１からの次の配置情報２２１０を取り出す。
【０１２２】
一致すれば、前記記憶している配置情報２２１０ａに含まれる座標２２１２ａと、前記取り出した配置情報２２１０に含まれる座標２２１２を用いて、前記部品検出部１１０６により検出された部品と、前記「キャパシタ素子」として示されている部品との距離Ｄを（式１）を用いて算出する。
（式１）  距離Ｄ＝ＳＱＲＴ（（Ｘa −Ｘb ）＾２ ＋（Ｙa −Ｙb ）＾２ ）
ここで、Ｘa は、部品検出部１１０６により検出された部品の存在する位置を示す座標２２１２ａのＸ座標であり、Ｙa は、座標２２１２ａのＹ座標であり、Ｘb は、前記「キャパシタ素子」として示されている部品のＸ座標であり、Ｙb は、前記「キャパシタ素子」として示されている部品のＹ座標である。また、  ＳＱＲＴ（  ）は、平方根を算出する演算を示す。＾は、累乗の演算を示し、例えば、Ａ＾２は、Ａの２乗の演算である。
【０１２３】
キャパシタ素子検出部２１２１は、このようにして算出した距離Ｄが最も短いを「キャパシタ素子」として示されている部品を配置情報リスト２２０１から抽出する。
２．１．４  領域設定部２１２２
領域設定部２１２２は、部品検出部１１０６により検出された各部品について、以下に示すようにして、クリアランス値変更領域を設定する。このクリアランス値変更領域は、経路領域とも呼ぶ。
【０１２４】
領域設定部２１２２は、部品検出部１１０６により検出された部品と最も近い距離にある「キャパシタ素子」として示されている部品の座標（Ｘb 、Ｙb ）を配置情報リスト２２０１から読み出し、部品検出部１１０６により検出された部品の座標（Ｘa 、Ｙa ）を配置情報リスト２２０１から読み出す。
また、領域設定部２１２２は、「キャパシタ素子」として示されている部品の長さと幅とを部品名リスト２５０１から読み出し、部品検出部１１０６により検出された部品の長さと幅とを部品名リスト２５０１から読み出す。領域設定部２１２２は、部品名リスト２５０１から部品の長さと幅とを読み出す際に、部品番号リスト２６０１を用いて、部品番号に対応する部品名を得た後、部品名を用いて、部品名リスト２５０１を検索する。
【０１２５】
領域設定部２１２２は、このようにして得られた「キャパシタ素子」として示されている部品の座標と、当該部品の長さと、幅と、部品検出部１１０６により検出された部品の座標と、当該部品の長さと、幅とを用いて、クリアランス値変更領域の対角する２つの頂点の座標を算出する。このクリアランス値変更領域の対角する位置に前記「キャパシタ素子」として示されている部品と部品検出部１１０６により検出された部品とが配置される。
【０１２６】
クリアランス値変更領域の対角する２つの頂点の座標は、次のようにして算出される。
前記クリアランス値変更領域の左下と右上の対角する２つの位置に、それぞれ部品検出部１１０６により検出された部品と前記「キャパシタ素子」として示されている部品とが配置されている場合については次のように算出される。
【０１２７】
クリアランス値変更領域の左下の座標は、部品検出部１１０６により検出された部品の座標に一致する。また、クリアランス値変更領域の右上のＸ座標は、前記「キャパシタ素子」として示されている部品のＸ座標に当該部品の幅を加算した値で示され、クリアランス値変更領域の右上のＹ座標は、前記「キャパシタ素子」として示されている部品のＹ座標に当該部品の長さを加算した値で示される。
【０１２８】
前記クリアランス値変更領域の対角する２つの位置に、部品検出部１１０６により検出された部品と前記「キャパシタ素子」として示されている部品とが、上記に示す位置関係以外の関係で配置されている場合にも、各部品の座標と、長さと幅とを用いて算出できる。
２．１．５  ビア検出部２１２３
ビア検出部２１２３は、ビア接続リスト２３０１から、キャパシタ素子検出部２１２１により記憶されている層２２１５ａに接続している接続層２３１１を順に全て読み出し、読み出した接続層２３１１で示されるビアが、前記電源グランド層検出部１１０８により検出された電源層及びグランド層に接続されているかどうか又は前記電源層又はグランド層を貫通しているかどうかを判断し、前記電源グランド層検出部１１０８により検出された電源層及びグランド層に接続されている又は前記電源層又はグランド層を貫通していると判断される接続層２３１１を接続層２４１１としてビア情報リスト２４０１へ書き込む。このとき、ビア検出部２１２３は、領域２４１２、クリアランス値２４１３には何も書き込まない。
２．１．６  クリアランス値変更部２１２４
クリアランス値変更部２１２４は、ビア情報リスト２４０１から、前記ビア検出部２１２３により接続層２４１１のみが書き込まれたビア情報２４１０を読み出す。次に、クリアランス値変更部２１２４は、部品検出部１１０６により検出された各部品について、領域２４１２に領域設定部２１２２により前記算出されたクリアランス値変更領域の対角する２つの頂点の座標を設定する。
【０１２９】
次に、クリアランス値変更部２１２４は、クリアランス値２４１３を（式２）を用いて算出する。
（式２）  クリアランス値２４１３＝レジストの半径＋箔幅×２
さらに、クリアランス値変更部２１２４は、領域２４１２及びクリアランス値２４１３を前記設定した領域２４１２及び前記算出したクリアランス値２４１３となるように、ビア情報リスト２４０１を更新する。
【０１３０】
図２８に、層２７５１〜２７５４の上に設定されたクリアランス値変更領域２７２２ａ、２７２２ｂ、２７２２ｃ、２７２２ｄを示す。層２７５１上のクリアランス値変更領域２７２２ａ内に存在するビアのクリアランス２７３１、２７３２は、（式２）により算出された半径を有し、クリアランス値変更領域２７２２ａ内に存在しないビアのクリアランス２７４１は、元々設定されている半径を有する。他の層２７５２〜２７５４の上に設定されたクリアランス値変更領域内に存在するビアのクリアランスについても、同様である。
【０１３１】
なお、本実施の形態では、図２８に示すように、ビアが貫通するすべての層上において、クリアランス値変更領域を設定するとしているが、クリアランス値変更部２１２４は、部品が接続されている電源層及びグランド層のうち、前記部品が配置されている信号層に最も近い位置に配されている電源層又はグランド層にのみ、クリアランス値変更領域を設定するとしてもよい。例えば、この図において、層２７５２上のクリアランス値変更領域２７２２ｂ内に存在するビアのクリアランス２７３３、２７３４のみが、（式２）により算出された半径を有する。クリアランス値変更領域２７２２ｂ内に存在しないビアのクリアランス２７４２は、元々設定されている半径を有する。また、他の層２７５１、２７５３、２７５４の上に設定されたビアのクリアランスも、元々設定されている半径を有する。
【０１３２】
また、部品が接続されている電源層又はグランド層と、前記部品が配置されている信号層との間に、部品が接続されていない電源層又はグランド層が配置されている場合に、クリアランス値変更部２１２４は、前記部品が接続されている電源層又はグランド層のうち、前記部品が配置されている信号層に最も近い位置に配されている電源層又はグランド層と、前記部品が接続されていない電源層又はグランド層とにのみ、クリアランス値変更領域を設定するとしてもよい。例えば、図２８において、層２７５１及び層２７５４がそれぞれ信号層であり、層２７５２及び層２７５３がそれぞれグランド層であり、部品が層２７５１に配置され、前記部品は、グランド層である層２７５３に接続され、グランド層である層２７５２には接続されず、層２７５１と、層２７５２と、層２７５３とを貫通するビアが配置されているとする場合に、層２７５２と、層２７５３とにクリアランス値変更領域が設定される。
【０１３３】
図示していないビア配置部は、前記クリアランス値変更領域内において、前記変更されたクリアランスを有するビアを配置する。これらのビアのクリアランスが他の領域に配置されるビアのクリアランスよりも大きく設定されると、前記クリアランス値変更領域内においては、ビアと他のビアとの距離が、他の領域と比較して長くなる。前記クリアランス値変更領域を多層配線基板の積層方向に投影して、グランド層又は電源層にできる領域内には、前記クリアランス値変更領域内に存在する前記部品又は前記キャパシタ素子へ流れ込む電流の帰還経路又は前記部品又は前記キャパシタ素子から流れ出る電流の帰還経路が存在すると想定される。前述のように、ビアとビアとの距離が長くなるので、帰還電流がビアを迂回して流れることなく、帰還電流がビアとビアとの間を流れる可能性が高くなる。こうして、流れる電流のループにより囲まれる面積が小さくなるので、発生する電磁ノイズを抑えることができるという効果がある。
２．１．７  制御部２１１３
制御部２１１３は、クリアランス値変更領域設定コマンドをコマンド入力解析部１１０３から受け取る。
【０１３４】
制御部２１１３は、ＣＡＤ装置２０００を構成するコマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、キャパシタ素子検出部２１２１、領域設定部２１２２、ビア検出部２１２３、クリアランス値変更部２１２４、表示部１１１２を制御する。
【０１３５】
また、制御部２１１３は、クリアランス値変更領域設定コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する。
また、制御部２１１３は、部品端子間接続情報リスト１２０１から、マーク「○」が付された部品端子間接続情報１２１１を読み出し、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、キャパシタ素子検出部２１２１、領域設定部２１２２、ビア検出部２１２３、クリアランス値変更部２１２４をこの順序で起動し、部品端子間接続情報１２１１の読出しが終了するまで、部品端子間接続情報１２１１の読出し、重要ネットの判断、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、キャパシタ素子検出部２１２１、領域設定部２１２２、ビア検出部２１２３、クリアランス値変更部２１２４の起動を繰り返す。
２．２  ＣＡＤ装置２０００の動作
ＣＡＤ装置２０００の動作について説明する。
２．２．１  ＣＡＤ装置２０００の概要の動作
ＣＡＤ装置２０００の概要の動作について、図２９に示すフローチャートを用いて説明する。
【０１３６】
制御部２１１３は、クリアランス値変更領域設定コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する（ステップＳ１００１）。次に、制御部２１１３は、部品端子間接続情報リスト１２０１から、部品端子間接続情報１２１１を読み出し（ステップＳ１００２）、部品端子間接続情報１２１１の読出しが終了していなければ（ステップＳ１００３）、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１のみを抽出し（ステップＳ１０１０）、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、キャパシタ素子検出部２１２１、領域設定部２１２２、ビア検出部２１２３、クリアランス値変更部２１２４をこの順序で起動し（ステップＳ１００５〜ステップＳ１００７、ステップＳ２００１〜ステップＳ２００４）、部品端子間接続情報１２１１の読出しが終了するまで（ステップＳ１００３）、部品端子間接続情報１２１１の読出し、重要ネットの判断、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、キャパシタ素子検出部２１２１、領域設定部２１２２、ビア検出部２１２３、クリアランス値変更部２１２４の起動を繰り返す。
【０１３７】
図２９に示すフローチャートにおいて、図１２と同じ符号を有するステップは、同じ機能、作用であるので、詳細の説明を省略し、以下において、ステップＳ２００１〜ステップＳ２００４に関して詳細の説明を行う。
２．２．２  キャパシタ素子検出部２１２１の動作
キャパシタ素子検出部２１２１の動作について、図３０に示すフローチャートを用いて説明する。
【０１３８】
キャパシタ素子検出部２１２１は、部品検出部１１０６により検出された部品を識別する部品番号により示される配置情報２２１０を、配置情報リスト２２０１より取り出し、取り出した配置情報２２１０を配置情報２２１０ａとして記憶し（ステップＳ２１０１）、変数ＤＷに充分大きい値として、配線基板の所定の一辺の長さを設定する（ステップＳ２１０２）。
【０１３９】
次に、キャパシタ素子検出部２１２１は、配置情報リスト２２０１から、配置情報リスト２２０１に記憶されている配置情報２２１０を順に取り出し（ステップＳ２１０３）、配置情報２２１０の取り出しが終了すれば（ステップＳ２１０４）、キャパシタ素子検出部２１２１は、第１の部品の処理を終了する。配置情報２２１０の取り出しが終了しなければ（ステップＳ２１０４）、取り出した配置情報２２１０に含まれる部品番号２２１１と同一の部品番号２６１１を部品番号リスト２６０１より検索し、同一の部品番号２６１１に対応する部品名２６１２を取り出す（ステップＳ２１０５）。次に、キャパシタ素子検出部２１２１は、取り出した部品名２６１２と同一の部品名２５１１を部品名リスト２５０１より検索し、同一の部品名２５１１に対応する種類２５１６を取り出す（ステップＳ２１０６）。
【０１４０】
取り出した種類２５１６が「キャパシタ素子」でなければ（ステップＳ２１０７）、再度、ステップＳ２１０３に戻って、配置情報リスト２２０１からの次の配置情報２２１０を取り出す。
取り出した種類２５１６が「キャパシタ素子」であれば、さらに、キャパシタ素子検出部２１２１は、電源グランド層検出部１１０８と、同様にして、当該キャパシタ素子が接続されている電源層又はグランド層を検出し、検出した電源層又はグランド層が、電源グランド層検出部１１０８により検出された電源層又はグランド層と一致するかを判断する。一致しなければ、再度、ステップＳ２１０３に戻って、配置情報リスト２２０１からの次の配置情報２２１０を取り出す。一致すれば、（ステップＳ２１０７）、前記記憶している配置情報２２１０ａに含まれる座標２２１２ａと、前記取り出した配置情報２２１０に含まれる座標２２１２を用いて、前記部品検出部１１０６により検出された部品と、前記「キャパシタ素子」として示されている部品との距離Ｄを（式１）を用いて算出する（ステップＳ２１０８）。
【０１４１】
変数ＤＷと距離Ｄとを比較し、変数ＤＷが距離Ｄより大きいか又は等しい場合は（ステップＳ２１０９）、距離Ｄを変数ＤＷに代入し（ステップＳ２１１０）、前記読み出した配置情報２２１０を記憶し（ステップＳ２１１１）、再度、ステップＳ２１０３に制御を戻す。変数ＤＷが距離Ｄより小さい場合は（ステップＳ２１０９）、ステップＳ２１０３へ制御を戻す。
【０１４２】
キャパシタ素子検出部２１２１は、第２の部品についても、同様に処理を繰り返す。
２．２．３  領域設定部２１２２の動作
領域設定部２１２２の動作について、図３１に示すフローチャートを用いて説明する。
【０１４３】
領域設定部２１２２は、第１の部品について、キャパシタ素子の座標を読み出し（ステップＳ２２０１）、部品の素子の座標を読み出し（ステップＳ２２０２）、クリアランス値変更領域の座標を算出する（ステップＳ２２０３）。
領域設定部２１２２は、第２の部品についても、同様に処理を繰り返す。
２．２．４  ビア検出部２１２３の動作
ビア検出部２１２３の動作について、図３２に示すフローチャートを用いて説明する。
【０１４４】
ビア検出部２１２３は、ビア接続リスト２３０１から接続層２３１１を読み出し（ステップＳ２３０１）、接続層２３１１の読み出しが終了すれば（ステップＳ２３０２）、ビア検出部２１２３は、処理を終了する。接続層２３１１の読み出しが終了していなければ（ステップＳ２３０２）、接続層２３１１で示されるビアが前記検出された電源層又はグランド層に接続しているかどうかを判断し、接続していなければ（ステップＳ２３０３）、ステップＳ２３０１に戻る。接続していれば（ステップＳ２３０３）、読み出した接続層をビア情報リスト２４０１へ書込み（ステップＳ２３０４）、ステップＳ２３０１へ制御を移す。
２．２．５  クリアランス値変更部２１２４の動作
クリアランス値変更部２１２４の動作について、図３３に示すフローチャートを用いて説明する。
【０１４５】
クリアランス値変更部２１２４は、ビア情報２４１０を読み出し（ステップＳ２４０１）、ビア情報２４１０の読出しが終了すれば（ステップＳ２４０２）、クリアランス値変更部２１２４は、処理を終了する。
ビア情報２４１０の読出しが終了していなければ（ステップＳ２４０２）、第１の部品及び第２の部品について、領域２４１２を前記算出されたクリアランス値変更領域とし（ステップＳ２４０３）、クリアランス値２４１３を（式２）を用いて算出し（ステップＳ２４０４）、領域２４１２とクリアランス値２４１３とを更新し（ステップＳ２４０５）、ステップＳ２４０１へ制御を移す。
２．３  その他の変形例
（１）実施の形態２では、一定の条件でネットを抽出し、抽出された全てのネットについて、ビアのクリアランス値を変更しているが、検出されたネットの箔が配線されるごとに行っても良い。また、設計者の指示に基づいてネットが指定され、指定された時点で箔を配線し、このときビアのクリアランス値を変更してもよい。
（２）実施の形態２では、キャパシタ素子検出部２１２１が最も部品に近い位置に配置されているキャパシタ素子を検出するとしているが、このとき、設計者が直接当該部品のキャパシタ素子を指示するとしてもよい。すなわち、データ入力部１１０２は、当該部品のキャパシタ素子の指定を受け付け、データ入力部１１０２は、指定を受け付けた当該部品のキャパシタ素子の指定をキャパシタ素子検出部２１２１に出力する。
（３）実施の形態２では、（式２）を用いて、クリアランス値を算出しているが、設計者の指示した値としてもよい。すなわち、データ入力部１１０２は、クリアランス値の入力を受け付け、データ入力部１１０２は入力を受け付けたクリアランス値をクリアランス値変更部２１２４へ出力する。
（４）部品名リスト２５０１はキャパシタ素子の容量をあらかじめ記憶しており、キャパシタ素子検出部２１２１は所定の容量を有するキャパシタ素子を検出するとしてもよい。ここで、前記所定の容量は、キャパシタ素子検出部２１２１が予め記憶している。
【０１４６】
また、データ入力部１１０２は、設計者から所定の容量の入力を受け付け、データ入力部１１０２は、入力を受け付けた所定の容量をキャパシタ素子検出部２１２１に出力し、キャパシタ素子検出部２１２１は所定の容量を受け取り記憶するとしてもよい。
３．実施の形態３
本発明に係る別の１つの実施の形態としての配線基板の設計を支援するＣＡＤ装置３０００について、図面を参照しながら説明する。なお、ＣＡＤ装置３０００を説明するに当たっては、ＣＡＤ装置１０００との相違点を中心に説明し、ＣＡＤ装置１０００と同じ機能、作用、構造を有する部分についての説明は省略する。
３．１  ＣＡＤ装置３０００の構成
ＣＡＤ装置３０００は、図３４に示すように、コマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、優先配線層設定部３１２１、配線部３１２２、設計情報記憶部３１１１、表示部１１１２、制御部３１１３から構成される。
【０１４７】
ＣＡＤ装置３０００は、ＣＡＤ装置１０００と同様に、図２に示すようなワークステーションなどのコンピュータ・ハードウェア上で、図３４に示す機能を実現するソフトウェアを実行することにより実現している。
ＣＡＤ装置３０００の構成要素のうち、ＣＡＤ装置１０００と同じ符号を付した構成要素は、ＣＡＤ装置１０００の構成要素と、同じ機能、作用、構造を有する。従って、以下には、ＣＡＤ装置１０００の構成要素と、異なる機能、作用、構造を有する構成要素について説明する。
３．１．１  コマンド入力解析部１１０３
設計コマンドには、優先配線層設定コマンドが含まれている。
【０１４８】
コマンド入力解析部１１０３は、入力が受け付けられた設計コマンドを解析して、そのコマンド種別が優先配線層設定コマンドであると判定すると、優先配線層設定コマンドを制御部３１１３へ出力する。
３．１．２  設計情報記憶部３１１１
設計情報記憶部３１１１は、あらかじめ、部品端子間接続情報リスト１２０１、端子リスト１４０１、基板構成リスト３２０１、層間情報リスト３３０１を記憶している。
【０１４９】
また、設計情報記憶部３１１１は、設計過程に応じて生成された配線情報リスト３４０１を記憶する。
なお、部品端子間接続情報リスト１２０１、端子リスト１４０１は、実施の形態１に示す部品端子間接続情報リスト１２０１、端子リスト１４０１と同じであるので、説明を省略し、基板構成リスト３２０１、層間情報リスト３３０１、配線情報リスト３４０１について、以下に説明する。
（１）基板構成リスト３２０１
基板構成リスト３２０１は、実施の形態１に示す基板構成リスト１７０１と同様に、図３５に示すように、複数の層からなる基板の各層毎に、層名３２１１と種類３２１２との組を記憶している。これらの組は基板を構成する順序に従って並べられている。基板構成リスト３２０１は、基板構成リスト１７０１とは異なる例を示している点において異なる。
【０１５０】
この図に示すように、基板構成リスト３２０１は、１層から６層までの層により構成されている。
（２）層間情報リスト３３０１
層間情報リスト３３０１は、層と層の間の間隔を記憶しており、図３６に示すように、層間名３３１１と、層間隔３３１２との組を含んでいる。
【０１５１】
層間名３３１１は、層と層との間を識別する識別名であり、層間隔３３１２は、層間名３３１１で識別される層と層との間隔を示す。
例えば、層間名３３２１「１−２層」は、１層と２層との間を示し、層間隔３３２２「３００」は、１層と２層との間隔が３００μｍであることを示している。
（３）配線情報リスト３４０１
配線情報リスト３４０１は、図３７に示すように、配線に関する配線情報３４１０を記憶している。
【０１５２】
配線情報３４１０は、部品端子間接続情報リスト１２０１に含まれる端子間の接続に対応している。
配線情報３４１０は、配線名３４１１、始点座標３４１２、終点座標３４１３、中間点座標３４１４、層名３１４５を含む。
配線名３４１１は、配線情報３４１０を識別する識別名である。部品端子間接続情報リスト１２０１に含まれる端子間の接続を識別する識別名に対応する。
【０１５３】
始点座標３４１２は、配線の開始点を示す座標である。Ｘ座標とＹ座標とからなる。
終点座標３４１３は、配線の終了点を示す座標である。Ｘ座標とＹ座標とからなる。
中間点座標３４１４は、配線が始点と終点との間を、少なくとも１つの中間点を経由し、複数の線分で結んで形成される場合に、配線の中間点を示す座標である。中間点が存在しない場合には、この座標は存在しない。中間点が存在する場合には、中間点座標３４１４は、少なくとも１の座標を含む。この場合、各座標は、Ｘ座標とＹ座標とからなる。
【０１５４】
層名３４１５は、配線が存在する層を示す。
３．１．３  優先配線層設定部３１２１
優先配線層設定部３１２１は、基板構成リスト３２０１からすべての層名３２１１と種類３２１２との組を取り出し、また、層間情報リスト３３０１からすべての層間名３３１１と層間隔３３１２との組を取り出す。
【０１５５】
優先配線層設定部３１２１は、取り出したすべての層名３２１１と種類３２１２との組の内、種類３２１２が「Signal」である各信号層に優先順位を設定する。
優先順位は、電源層又はグランド層により近い信号層から順に高い値を設定する。
【０１５６】
図３８（ａ）に、配線で接続される２つの部品３５１７、３５１８が信号層３５１１に配置される場合を例として、各信号層の優先順位３５０１を示す。この例は、同一の信号層に２つの部品が配されている場合を示している。この図に示すように、信号層３５１１の優先順位３５０２は「２」であり、信号層３５１２の優先順位３５０３は「１」であり、信号層３５１５の優先順位３５０４は「３」であり、信号層３５１６の優先順位３５０５は「４」である。この場合、ＧＮＤ層３５１３に最も近い信号層３５１２の優先順位が最も高く、次いで、信号層３５１１、３５１５、３５１６の順となる。なお、優先順位の値は、小さい方が優先順位が高いものとする。
【０１５７】
図３８（ｂ）に、配線で接続される２つの部品３５３７、３５３８がそれぞれ異なる信号層３５３１、３５３２に配置される場合を例として、各信号層の優先順位３５２１を示す。この例は、異なる信号層に２つの部品が配されている場合を示している。ここで、２つの部品が配されているそれぞれの信号層は、グランド層又は電源層から見て、同じ側に配されている。この図に示すように、信号層３５３１の優先順位３５２２は「２」であり、信号層３５３２の優先順位３５２３は「１」であり、信号層３５３５の優先順位３５２４は「３」であり、信号層３５３６の優先順位３５２５は「４」である。この場合、ＧＮＤ層３５３３に最も近い信号層３５３２の優先順位が最も高く、次いで、信号層３５３１、３５３５、３５３６の順となる。
【０１５８】
図３８（ｃ）に、配線で接続される２つの部品３５５７、３５５８がそれぞれ異なる信号層３５５１、３５５６に配置される場合を例として、各信号層の優先順位３５４１を示す。この例は、異なる信号層に２つの部品が配されている場合を示している。ここで、２つの部品が配されているそれぞれの信号層は、グランド層又は電源層から見て、異なる側に配されている。この図に示すように、信号層３５５１の優先順位３５４２は「２」であり、信号層３５５２の優先順位３５４３は「１」であり、信号層３５５５の優先順位３５４４は「１」であり、信号層３５５６の優先順位３５４５は「２」である。この場合、ＧＮＤ層３５５３に最も近い信号層３５５２とＰＷＲ層３５５４に最も近い信号層３５５５の優先順位が最も高く、次いで、信号層３５５１又は３５５６となる。
【０１５９】
優先配線層設定部３１２１は、上記に説明するようにして各層毎に決定された優先順位のうち最も高い優先順位を有する層を決定する。
以上のようにして、高い優先順位を有すると決定された電源層又はグランド層を経路領域とも呼ぶ。
３．１．４  配線部３１２２
配線部３１２２は、優先配線層設定部３１２１により決定された最も高い優先順位を有する層において、配線アルゴリズムを用いて、配線の始点座標３４１２、中間点座標３４１４、終点座標３４１３を決定し、配線名３４１１を設定する。
【０１６０】
配線部３１２２は、前記設定された配線名３４１１と、前記決定された配線の始点座標３４１２、中間点座標３４１４、終点座標３４１３と、前記決定された層名を層名３４１５として、配線情報リスト３４０１へ書き込む。
図３９及び図４０に、信号層３５１１に配置される２つの部品３５１７、３５１８を接続する箔３５１９が信号層３５１２に配線される様子を示す。
【０１６１】
なお、配線アルゴリズムについては、公知であるので、説明を省略する。
このようにして、帰還電流が流れると想定される電源層又はグランド層に最も近い信号層に、箔を配置するので、箔を流れる電流と帰還電流とのループにより囲まれる面積が小さくなるなり、発生する電磁ノイズを抑えることができるという効果がある。
３．１．５  制御部３１１３
制御部３１１３は、優先配線層設定コマンドをコマンド入力解析部１１０３から受け取る。
【０１６２】
制御部３１１３は、ＣＡＤ装置３０００を構成するコマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、優先配線層設定部３１２１、配線部３１２２、表示部１１１２を制御する。
制御部３１１３は、優先配線層設定コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する。
【０１６３】
また、制御部３１１３は、部品端子間接続情報リスト１２０１から、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１を読み出し、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、優先配線層設定部３１２１、配線部３１２２をこの順序で起動し、部品端子間接続情報１２１１の読出しが終了するまで、部品端子間接続情報１２１１の読出し、重要ネットの判断、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、優先配線層設定部３１２１、配線部３１２２の起動を繰り返す。
３．２  ＣＡＤ装置３０００の動作
ＣＡＤ装置３０００の動作について説明する。
３．２．１  ＣＡＤ装置３０００の概要の動作
ＣＡＤ装置３０００の概要の動作について、図４１に示すフローチャートを用いて説明する。
【０１６４】
制御部３１１３は、優先配線層設定コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する（ステップＳ１００１）。次に、制御部３１１３は、部品端子間接続情報リスト１２０１から、部品端子間接続情報１２１１を読み出し（ステップＳ１００２）、部品端子間接続情報１２１１の読出しが終了していなければ（ステップＳ１００３）、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１のみを抽出し（ステップＳ１０１０）、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、優先配線層設定部３１２１、配線部３１２２をこの順序で起動し（ステップＳ１００５〜ステップＳ１００７、ステップＳ３００１、ステップＳ３００２）、部品端子間接続情報１２１１の読出しが終了するまで（ステップＳ１００３）、部品端子間接続情報１２１１の読出し、重要ネットの判断、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、優先配線層設定部３１２１、配線部３１２２の起動を繰り返す。
【０１６５】
図４１に示すフローチャートにおいて、図１２と同じ符号を有するステップは、同じ機能、作用であるので、詳細の説明を省略し、以下において、ステップＳ３００１、ステップＳ３００２に関して詳細の説明を行う。
３．２．２  優先配線層設定部３１２１の動作
優先配線層設定部３１２１の動作について、図４２に示すフローチャートを用いて説明する。
【０１６６】
優先配線層設定部３１２１は、優先配線層の決定ルールに従って、各層毎に優先順位を決定し（ステップＳ３１０１）、優先順位の最も高い層を決定する（ステップＳ３１０２）。
３．２．３  配線部３１２２の動作
配線部３１２２の動作について、図４３に示すフローチャートを用いて説明する。
【０１６７】
配線部３１２２は、優先配線層設定部３１２１により決定された最も高い優先順位を有する層において、配線の始点座標３４１２、中間点座標３４１４、終点座標３４１３を決定し（ステップＳ３２０１）、配線名３４１１を設定し（ステップＳ３２０２）、前記設定された配線名３４１１と、前記決定された配線の始点座標３４１２、中間点座標３４１４、終点座標３４１３と、前記決定された層名を層名３４１５として、配線情報リスト３４０１へ書き込む（ステップＳ３２０３）。
４．実施の形態４
本発明に係る別の１つの実施の形態としての配線基板の設計を支援するＣＡＤ装置４０００について、図面を参照しながら説明する。なお、ＣＡＤ装置４０００を説明するに当たっては、ＣＡＤ装置１０００との相違点を中心に説明し、ＣＡＤ装置１０００と同じ機能、作用、構造を有する部分についての説明は省略する。
４．１  ＣＡＤ装置４０００の構成
ＣＡＤ装置４０００は、図４４に示すように、コマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、箔検出部１１０５、配線層判定部４１２１、箔移動部４１２２、設計情報記憶部４１１１、表示部１１１２、制御部４１１３から構成される。
【０１６８】
ＣＡＤ装置４０００は、ＣＡＤ装置１０００と同様に、図２に示すようなワークステーションなどのコンピュータ・ハードウェア上で、図４４に示す機能を実現するソフトウェアを実行することにより実現している。
ＣＡＤ装置４０００の構成要素のうち、ＣＡＤ装置１０００と同じ符号を付した構成要素は、ＣＡＤ装置１０００の構成要素と、同じ機能、作用、構造を有する。従って、以下には、ＣＡＤ装置１０００の構成要素と、異なる機能、作用、構造を有する構成要素について説明する。
４．１．１  コマンド入力解析部１１０３
設計コマンドには、箔移動コマンドが含まれている。
【０１６９】
コマンド入力解析部１１０３は、入力が受け付けられた設計コマンドを解析して、そのコマンド種別が箔移動コマンドであると判定すると、箔移動コマンドを制御部４１１３へ出力する。
４．１．２  設計情報記憶部４１１１
設計情報記憶部４１１１は、あらかじめ、部品端子間接続情報リスト１２０１、端子リスト１４０１、箔情報リスト１６０１、基板構成リスト３２０１、層間情報リスト３３０１を記憶している。
【０１７０】
なお、部品端子間接続情報リスト１２０１、端子リスト１４０１は、実施の形態１に示す部品端子間接続情報リスト１２０１、端子リスト１４０１と同じであり、また、基板構成リスト３２０１、層間情報リスト３３０１は、実施の形態３に示す基板構成リスト３２０１、層間情報リスト３３０１と同じであるので説明を省略する。
（１）箔情報リスト１６０１
箔情報リスト１６０１は、実施の形態１に示す箔情報リスト１６０１と同じであるので、説明を省略する。
【０１７１】
なお、図４５には、箔移動部４１２２により箔情報１６２１の層名４１５１が変更されて書き換えられた一例を示す。箔情報１６２１の変更についての詳細は後述する。
４．１．３  配線層判定部４１２１
配線層判定部４１２１は、実施の形態３に示す優先配線層設定部３１２１と同様にして、優先配線層決定ルールに従って、各層毎に配線の優先順位を決定する。
【０１７２】
また、配線層判定部４１２１は、箔検出部１１０５により検出された箔情報１６２１に含まれる層名１６１６が、前記決定された優先順位の高い層であるかどうかを判定し、判定結果を制御部４１１３へ出力する。また、層名１６１６よりも高い優先順位を有する層があると判定された場合には、層名１６１６よりも優先順位の高い層の層名を箔移動部４１２２に出力する。
【０１７３】
配線層判定部４１２１の機能について、図４６及び図４７に示す具体例を用いて説明する。これらの図に示すように、６層の信号層４２１１、４２１３、ＧＮＤ層４２１３、ＰＷＲ層４２１４、信号層４２１５、４２１６から構成される基板において、信号層４２１１上に部品４２２１と部品４２２２が箔４２３１により接続されているものとする。ここで、図４６は前記基板の断面を示す概念図であり、図４７は前記基板の斜視図である。
【０１７４】
配線層判定部４１２１は、実施の形態の３に示す優先配線層設定部３１２１と同様にして、優先配線層決定ルールに従って、各層毎に配線の優先順位を図３８（ａ）に示すように、決定する。
配線層判定部４１２１は、箔４２３１が配置されている信号層４２１１よりも高い優先順位を有する信号層４２１２があると判定し、より優先順位の高い層があるとした判定結果を制御部４１１３へ出力し、より優先順位の高い信号層４２１２の層名「２層」を箔移動部４１２２へ出力する。
【０１７５】
以上のようにして高い優先順位を有すると決定された電源層又はグランド層を経路領域とも呼ぶ。
４．１．４  箔移動部４１２２
箔移動部４１２２は、配線層判定部４１２１より出力される優先順位の高い層の層名を受け取る。箔移動部４１２２は、配線層判定部４１２１より出力される優先順位の高い層の層名を、前記検出された箔情報１６２１の層名１６１６の内容と置き換えて、層名１６１６を再度、箔情報リスト１６０１に書き込む。
【０１７６】
箔移動部４１２２の機能について、図４５を用いて、具体的に説明する。ここで、箔検出部１１０５により、この図の接続名１６２０「ｎｅｔ２」により識別される箔情報が検出されたものとする。箔移動部４１２２は、配線層判定部４１２１より優先順位の高い信号層４２１２の層名「２層」を受け取り、層名１６２５「１層」を層名４１５１「２層」に書き換えて、書き換えた層名４１５１「２層」を箔情報リスト１６０１へ書き込む。このように、箔情報リスト１６０１が書き換えられたので、図４８及び図４９に示すように、部品４２２１と部品４２２２とは、信号層４２１２上の箔４２４１により接続されることとなる。ここで、箔４２４１は、箔情報リスト１６０１の接続名１６２０「ｎｅｔ２」により示される箔である。
【０１７７】
また、このとき、箔４２４１の配線経路は、例えば検出されたネットの接続される端子のパッド直下に層４２１１と層４２１２を結ぶビアを配置するなど、部品４２２１及び４２２２からできる限り短い距離で、隣接プレーン層に接続すると良い。なおかつ、配線長は短いほどよい。
このようにして、帰還電流が流れると想定される電源層又はグランド層に最も近い信号層に、箔を配置するので、箔を流れる電流と帰還電流とのループにより囲まれる面積が小さくなるなり、発生する電磁ノイズを抑えることができるという効果がある。
４．１．５  制御部４１１３
制御部４１１３は、箔移動コマンドをコマンド入力解析部１１０３から受け取る。
【０１７８】
制御部４１１３は、ＣＡＤ装置４０００を構成するコマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、箔検出部１１０５、配線層判定部４１２１、箔移動部４１２２、表示部１１１２を制御する。
【０１７９】
制御部４１１３は、箔移動コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する。
また、制御部４１１３は、部品端子間接続情報リスト１２０１から、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１を読み出し、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、箔検出部１１０５、配線層判定部４１２１をこの順序で起動し、部品端子間接続情報１２１１の読出しが終了するまで、部品端子間接続情報１２１１の読出し、重要ネットの判断、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、箔検出部１１０５、配線層判定部４１２１の起動を繰り返す。
【０１８０】
また、制御部４１１３は、配線層判定部４１２１から判定結果を受け取る。判定結果が前記検出された箔が配置されている層よりも、より高い優先順位を有する層があることを示す場合には、制御部４１１３は、箔移動部４１２２を起動し、その後再度配線層判定部４１２１を起動する。
４．２  ＣＡＤ装置４０００の動作
ＣＡＤ装置４０００の動作について説明する。
４．２．１  ＣＡＤ装置４０００の概要の動作
ＣＡＤ装置４０００の概要の動作について、図５０に示すフローチャートを用いて説明する。
【０１８１】
制御部４１１３は、箔移動コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する（ステップＳ１００１）。次に、制御部４１１３は、部品端子間接続情報リスト１２０１から、部品端子間接続情報１２１１を読み出し（ステップＳ１００２）、部品端子間接続情報１２１１の読出しが終了していなければ（ステップＳ１００３）、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１のみを抽出し（ステップＳ１０１０）、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、箔検出部１１０５、配線層判定部４１２１をこの順序で起動し（ステップＳ１００５〜ステップＳ１００７、ステップＳ１００４、ステップＳ４００１）、判定結果が前記検出された箔が配置されている層よりも、より高い優先順位を有する層があることを示す場合には（ステップＳ４００２）、制御部４１１３は、箔移動部４１２２を起動し（ステップＳ４００３）、その後再度ステップＳ４００１へ戻る。制御部４１１３は、部品端子間接続情報１２１１の読出しが終了するまで（ステップＳ１００３）、部品端子間接続情報１２１１の読出し、重要ネットの判断、部品検出部１１０６、端子検出部１１０７、電源グランド層検出部１１０８、箔検出部１１０５、配線層判定部４１２１の起動を繰り返す。
【０１８２】
図５０に示すフローチャートにおいて、図１２と同じ符号を有するステップは、同じ機能、作用であるので、詳細の説明を省略し、以下において、ステップＳ４００１、ステップＳ４００３に関して詳細の説明を行う。
４．２．２  配線層判定部４１２１の動作
配線層判定部４１２１の動作について、図５１に示すフローチャートを用いて説明する。
【０１８３】
配線層判定部４１２１は、優先配線決定ルールに従って、各層毎に優先順位を決定し（ステップＳ４１０１）、前記検出された箔情報１６２１の層名１６１６が優先順位の高い層であるかどうかを判定し（ステップＳ４１０２）、判定結果を制御部４１１３へ出力し（ステップＳ４１０３）、前記検出された箔情報１６２１の層名１６１６より高い優先順位を有する層があると判定された場合には（ステップＳ４１０４）、高い優先順位を有する層の層名を箔移動部４１２２へ出力する（ステップＳ４１０５）。
４．２．３  箔移動部４１２２の動作
箔移動部４１２２の動作について、図５２に示すフローチャートを用いて説明する。
【０１８４】
箔移動部４１２２は、配線層判定部４１２１より出力される優先順位の高い層の層名を受け取り（ステップＳ４２０１）、配線層判定部４１２１より出力される優先順位の高い層の層名を、前記検出された箔情報１６２１の層名１６１６の内容と置き換えて、優先順位の高い層の層名を再度、箔情報リスト１６０１に書き込む（ステップＳ４２０２）。
４．３  その他の変形例
（１）配線層判定部４１２１の判定により、前記検出された箔情報１６２１の層名１６１６より高い優先順位を有する層があると判定された場合に、その判定結果を利用者に通知し、利用者の選択により、箔を移動するか否かを決定するようにしてもよい。
５．実施の形態５
本発明に係る１つの実施の形態としての配線基板の設計を行うＣＡＤ装置５０００について、図面を参照しながら説明する。なお、ＣＡＤ装置５０００を説明するに当たっては、ＣＡＤ装置１０００との相違点を中心に説明し、ＣＡＤ装置１０００と同じ機能、作用、構造を有する部分についての説明は省略する。
５．１  ＣＡＤ装置５０００の構成
ＣＡＤ装置５０００は、図５３に示すように、コマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、部品検出部１１０６、部品配置面判定部５１２１、端子検出部１１０７、電源グランド層検出部１１０８、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、配置開始終了面記憶部５１２４、ビア配置部５１２５、配線部５１２６、設計情報記憶部５１１１、表示部１１１２、制御部５１１３から構成される。
【０１８５】
ＣＡＤ装置５０００は、ＣＡＤ装置１０００と同様に、図２に示すようなワークステーションなどのコンピュータ・ハードウェア上で、図５３に示す機能を実現するソフトウェアを実行することにより実現している。
ＣＡＤ装置５０００の構成要素のうち、ＣＡＤ装置１０００と同じ符号を付した構成要素は、ＣＡＤ装置１０００の構成要素と、同じ機能、作用、構造を有する。従って、以下には、ＣＡＤ装置１０００の構成要素と、異なる機能、作用、構造を有する構成要素について説明する。
５．１．１  コマンド入力解析部１１０３
設計コマンドには、ビア配置コマンドが含まれている。
【０１８６】
コマンド入力解析部１１０３は、入力が受け付けられた設計コマンドを解析して、そのコマンド種別がビア配置コマンドであると判定すると、ビア配置コマンドを制御部５１１３へ出力する。
５．１．２  設計情報記憶部５１１１
設計情報記憶部５１１１は、あらかじめ、部品端子間接続情報リスト１２０１、端子リスト１４０１、箔情報リスト１６０１、基板構成リスト１７０１、配置情報リスト２２０１、ビア接続リスト２３０１、部品名リスト２５０１、部品番号リスト２６０１を記憶している。
【０１８７】
また、設計情報記憶部１１１１は、設計過程に応じて生成されたビア座標リスト５２０１を記憶する。
なお、部品端子間接続情報リスト１２０１、端子リスト１４０１、箔情報リスト１６０１、基板構成リスト１７０１は、実施の形態１に示す部品端子間接続情報リスト１２０１、端子リスト１４０１、箔情報リスト１６０１、基板構成リスト１７０１と同じであり、配置情報リスト２２０１、ビア接続リスト２３０１、部品名リスト２５０１、部品番号リスト２６０１は、実施の形態２に示す配置情報リスト２２０１、ビア接続リスト２３０１、部品名リスト２５０１、部品番号リスト２６０１と同じであるので、説明を省略する。
（１）ビア座標リスト５２０１
ビア座標リスト５２０１は、図５４に示すように、接続層５２１１と座標５２１２との組からなる。
【０１８８】
接続層５２１１は、各層を接続するビアを示し、層を示す番号と層を示す番号とが「−」で結ばれて示されている。
座標５２１２は、ビアの存在する位置が、Ｘ座標とＹ座標とで示される。
５．１．３  部品配置面判定部５１２１
部品配置面判定部５１２１は、部品検出部１１０６により検出された第１の部品番号と一致する部品番号２２１１に対応する層２２１５を第１の層として、配置情報リスト２２０１から取り出し、部品検出部１１０６により検出された第２の部品番号と一致する部品番号２２１１に対応する層２２１５を第２の層として、配置情報リスト２２０１から取り出す。
【０１８９】
部品配置面判定部５１２１は、前記取り出された第１の層と第２の層とを比較し、第１の層と第２の層とが同じ層であるか又は異なる層であるかを判定し、第１の層と第２の層とが同じ層であるか又は異なる層であるかを示す判定結果を制御部５１１３へ出力する。
５．１．４  矩形領域設定部５１２２
矩形領域設定部５１２２は、部品検出部１１０６により検出された第１の部品番号と一致する部品番号２２１１に対応する座標２２１２及び角度２２１３を配置情報リスト２２０１から、第１の座標及び第１の角度として取り出す。
【０１９０】
矩形領域設定部５１２２は、部品検出部１１０６により検出された第１の部品番号と一致する部品番号２６１１に対応する部品名２６１２を第１の部品名として部品番号リスト２６０１から取り出す。
矩形領域設定部５１２２は、前記取り出した第１の部品名に一致する部品名２５１１に対応する端子数２５１２、形状２５１３、長さ２５１４、幅２５１５を第１の端子数、第１の形状、第１の長さ、第１の幅として部品名リスト２５０１から取り出す。
【０１９１】
矩形領域設定部５１２２は、前記読み出した接続情報１２１３から第１の端子名を取り出す。
矩形領域設定部５１２２は、第１の座標、第１の角度、第１の端子数、第１の形状、第１の長さ、第１の幅、第１の端子名を基にして、所定の端子の座標の算出方法により、第１の端子名により識別される端子の座標を算出する。
【０１９２】
ここで、前記端子の座標の算出方法について、図５５に示す部品５３１１の場合を一例として説明する。
部品５３１１は、Ｘ−Ｙ座標系により表現される層５３００において、その面５３１２がＸ軸５３０１と平行となるように配置されている。部品５３１１は、対向する２つの面５３１３及び５３１５にそれぞれ端子５３２１、５３２２、５３２３、５３２４、５３２５及び端子５３２６、５３２７、５３２８、５３２９、５３３０を有している。
【０１９３】
端子５３２１〜５３３０の座標（Ｔx1、Ｔy1）〜（Ｔx10 、Ｔy10 ）は、次の式により示される。
ｉ＝１〜５の場合は、
Ｔxi＝Ｉx −  α
Ｔyi＝Ｉy ＋  Ｌ  −  β  −  （Ｌ−２・β）・（ｉ−１）／４
ｉ＝６〜１０の場合は、
Ｔxi＝Ｉx ＋  Ｗ＋α
Ｔyi＝Ｉy ＋  Ｌ  −  β  −  （Ｌ−２・β）・（ｉ−６）／４
ここで、（Ｉx 、Ｉy ）は、部品５３１１が配置されている座標であり、αは、部品５３１１の面５３１３又は５３１５と各端子との距離である。βは、部品５３１１の面５３１４と端子５３２１との距離、部品５３１１の面５３１４と端子５３２６との距離、部品５３１１の面５３１２と端子５３２５との距離、又は部品５３１１の面５３１２と端子５３３０との距離である。Ｗは部品５３１１の幅であり、Ｌは部品５３１１の長さである。
【０１９４】
ここでは、部品５３１１の面５３１２がＸ軸５３０１と平行に配置されているとしているが、部品５３１１の面５３１２がＸ軸５３０１と所定の角度をなすように部品５３１１が配置されている場合にも、各端子の座標の算出式を導出できる。また、部品５３１１が他の形状を有する場合にも、同様の算出式を導出できる。
【０１９５】
矩形領域設定部５１２２は、算出された端子の座標を矩形領域の第１の頂点の座標として記憶する。前記矩形領域は、配線基板の信号層上に配されている。
矩形領域設定部５１２２は、部品検出部１１０６により検出された第２の部品の第２の端子についても、上記と同様にして、端子の座標を算出し、算出された端子の座標を矩形領域の第２の頂点の座標として記憶する。
【０１９６】
ビアが配置される前の多層配線基板の一例を図５６に示す。この図に示す多層配線基板は、信号層５４０１、グランド層５４０２、電源層５４０３、信号層５４０４がこの順序で重ねられて構成されている。なお、グランド層５４０２、電源層５４０３、信号層５４０４は、この図には示していない。信号層５４０１上に、部品５４１１と、キャパシタ素子５４１３とが配置されており、信号層５４０４上には、部品５４１２が配置されている。矩形領域設定部５１２２は、部品５４１１の１つの端子５４２１と、部品５４１２の１つの端子５４２２とをそれぞれ頂点とする矩形領域５４３１を信号層５４０１上に設定する。
【０１９７】
このようにして、設定された矩形領域を経路領域とも呼ぶ。
５．１．５  キャパシタ素子配置判定部５１２３
キャパシタ素子配置判定部５１２３は、部品端子間接続情報リスト１２０１から、「ＧＮＤ」又は「ＰＷＲ」である電源／ＧＮＤ１２１８に対応する接続情報１２１３を取り出し、取り出した接続情報１２１３から部品番号を順に読み出し、部品番号の読み出しが終了するまで、読み出した部品番号に一致する部品番号２６１１に対応する部品名２６１２の部品番号リスト２６０１からの取り出しと、取り出した部品名２６１２に一致する部品名２５１１に対応する種類２５１６の部品名リスト２５０１からの取り出しと、取り出した種類２５１６が「キャパシタ素子」である場合で、当該部品が接続される電源層とグランド層とが、それぞれ部品検出部１１０６により取り出された前記第１の部品が接続される電源層とグランド層とに一致するときに、その部品番号２６１１の記憶とを繰り返す。
【０１９８】
キャパシタ素子配置判定部５１２３は、前記記憶しているキャパシタ素子の部品番号を順に読み出し、読み出しが終了するまで、前記読み出したキャパシタ素子の部品番号に一致する部品番号２２１１に対応する座標２２１２の配置情報リスト２２０１からの取り出しと、取り出した座標２２１２が矩形領域設定部５１２２により設定された矩形領域に存在する場合前記矩形領域内に存在するキャパシタ素子の部品番号の記憶とを繰り返す。
【０１９９】
キャパシタ素子配置判定部５１２３は、前記矩形領域内にキャパシタ素子が存在するか否かを制御部５１１３へ出力する。
図５６に示す多層配線基板において、キャパシタ素子配置判定部５１２３は、信号層５４０１上の矩形領域５４３１の内部に存在するキャパシタ素子５４１３を検出し、記憶する。
５．１．６  配置開始終了面記憶部５１２４
配置開始終了面記憶部５１２４は、電源グランド層検出部１１０８により、前記検出された電源層又はグランド層に最も近い位置に存在し、第１の部品が配される信号層１７３１を基板構成リスト１７０１から取り出し、取り出した信号層１７３１を配置開始面とし、配置開始面を記憶する。
【０２００】
また、配置開始終了面記憶部５１２４は、電源グランド層検出部１１０８により、前記検出された電源層又はグランド層に最も近い位置に存在し、第２の部品が配される信号層１７３４を基板構成リスト１７０１から取り出し、取り出した信号層１７３４を配置終了面とし、配置終了面を記憶する。
５．１．７  ビア配置部５１２５
ビア配置部５１２５は、配置開始終了面記憶部５１２４により記憶された配置開始面と配置終了面とを読み出し、読み出した配置開始面と配置終了面とを接続する接続層２３１１をビア接続リスト２３０１から選択し、選択した接続層２３１１を取り出す。
【０２０１】
ビア配置部５１２５は、キャパシタ素子配置判定部５１２３に記憶されている前記矩形領域内に存在するキャパシタ素子の１つの部品番号を読み出し、読み出したキャパシタ素子の部品番号に一致する部品番号２２１１に対応する座標２２１２を配置情報リスト２２０１から取り出し、ビアの座標を取り出した座標２２１２を基にして算出する。ビアのＸ座標、Ｙ座標は、次のように算出できる。
【０２０２】
ビアのＸ座標  ＝  座標２２１２のＸ座標  ＋  Ｃx
ビアのＹ座標  ＝  座標２２１２のＹ座標  ＋  Ｃy
ここで、Ｃx 、Ｃy は、定数である。
次に、ビア配置部５１２５は、前記選択して取り出されたビアの接続層２３１１及び前記算出されたビアの座標をビア座標リスト５２０１に、それぞれ接続層５２１１及び座標５２１２として書き込む。
【０２０３】
以上のようにして、ビアが多層配線基板に配置される様子を図５６〜図５８を用いて、説明する。
図５７及び図５８には、図５６に示す多層配線基板に対して、ビア配置部５１２５により、ビア５４４２が配置された後の様子を示す。これらの図に示すように、キャパシタ素子５４１３の近辺に、ビア５４４２が配されている。
５．１．８  配線部５１２６
配線部５１２６は、前記配置開始面において、前記第１の部品の第１の端子の座標と、前記算出されたビアの座標とを、それぞれ接続する箔の始点座標１６１２と終点座標１６１３とし、箔幅１６１５を所定の値とし、接続名１６１１を設定し、層名１６１６を前記配置開始面で指定される層とする。配線部５１２６は、接続名１６１１、始点座標１６１２、終点座標１６１３、箔幅１６１５、層名１６１６を箔情報リスト１６０１へ書き込む。
【０２０４】
また、配線部５１２６は、前記配置終了面において、前記第２の部品の第２の端子の座標と、前記算出されたビアの座標とを、それぞれ接続する箔の始点座標１６１２と終点座標１６１３とし、箔幅１６１５を所定の値とし、接続名１６１１を設定し、層名１６１６を前記配置終了面で指定される層とする。配線部５１２６は、接続名１６１１、始点座標１６１２、終点座標１６１３、箔幅１６１５、層名１６１６を箔情報リスト１６０１へ書き込む。
【０２０５】
図５７及び図５８には、端子５４２１とビア５４４２とを結ぶ箔５４４１が、信号層５４０１上に配置され、端子５４２２とビア５４４２とを結ぶ箔５４４３が信号層５４０４上に配置されている様子を示す。
このようにして、キャパシタ素子の近辺に、ビアが配されるので、ビア及びキャパシタ素子を流れる電流により形成される電流ループの面積が小さくなり、発生する電磁ノイズを抑えることができるという効果がある。
５．１．９  制御部５１１３
制御部５１１３は、ビア配置コマンドをコマンド入力解析部１１０３から受け取る。
【０２０６】
制御部５１１３は、ＣＡＤ装置５０００を構成するコマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、部品検出部１１０６、部品配置面判定部５１２１、端子検出部１１０７、電源グランド層検出部１１０８、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、配置開始終了面記憶部５１２４、ビア配置部５１２５、配線部５１２６、表示部１１１２を制御する。
【０２０７】
制御部５１１３は、ビア配置コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する。
また、制御部５１１３は、部品端子間接続情報リスト１２０１から、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１を読み出し、部品検出部１１０６、部品配置面判定部５１２１、端子検出部１１０７、電源グランド層検出部１１０８、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、配置開始終了面記憶部５１２４、ビア配置部５１２５、配線部５１２６をこの順序で起動し、部品端子間接続情報１２１１の読出しが終了するまで、部品端子間接続情報１２１１の読出し、重要ネットの判断、部品検出部１１０６、部品配置面判定部５１２１、端子検出部１１０７、電源グランド層検出部１１０８、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、配置開始終了面記憶部５１２４、ビア配置部５１２５、配線部５１２６の起動を繰り返す。
【０２０８】
ここで、制御部５１１３は、部品配置面判定部５１２１より判定結果を受け取り、その判定結果が各部品が同じ層に配置されていることを示す場合には、以降の端子検出部１１０７、電源グランド層検出部１１０８、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、配置開始終了面記憶部５１２４、ビア配置部５１２５、配線部５１２６の起動は行わない。
【０２０９】
また、制御部５１１３は、キャパシタ素子配置判定部５１２３より前記矩形領域内にキャパシタ素子が存在するか否かを受け取り、キャパシタ素子が矩形領域内に存在しない場合には、以降の配置開始終了面記憶部５１２４、ビア配置部５１２５、配線部５１２６の起動は行わない。
５．２  ＣＡＤ装置５０００の動作
ＣＡＤ装置５０００の動作について説明する。
５．２．１  ＣＡＤ装置５０００の概要の動作
ＣＡＤ装置５０００の概要の動作について、図５９に示すフローチャートを用いて説明する。
【０２１０】
制御部５１１３は、ビア配置コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する（ステップＳ１００１）。次に、制御部５１１３は、部品端子間接続情報リスト１２０１から、部品端子間接続情報１２１１を読み出し（ステップＳ１００２）、部品端子間接続情報１２１１の読出しが終了していなければ（ステップＳ１００３）、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１のみを抽出し（ステップＳ１０１０）、部品検出部１１０６、部品配置面判定部５１２１、端子検出部１１０７、電源グランド層検出部１１０８、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、配置開始終了面記憶部５１２４、ビア配置部５１２５、配線部５１２６をこの順序で起動する（ステップＳ１００５、Ｓ５００１、Ｓ１００６、Ｓ１００７、Ｓ５００２〜Ｓ５００６）。
【０２１１】
制御部５１１３は、部品配置面判定部５１２１より受け取った判定結果が各部品が同じ層に配置されていることを示す場合には（ステップＳ５０１１）、以降の端子検出部１１０７、電源グランド層検出部１１０８、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、配置開始終了面記憶部５１２４、ビア配置部５１２５、配線部５１２６の起動は行わず、再度ステップＳ１００２へ戻る。
【０２１２】
また、制御部５１１３は、キャパシタ素子配置判定部５１２３より前記矩形領域内にキャパシタ素子が存在するか否かを受け取り、キャパシタ素子が矩形領域内に存在しない場合には（ステップＳ５０１２）、以降の配置開始終了面記憶部５１２４、ビア配置部５１２５、配線部５１２６の起動は行わず、再度ステップＳ１００２へ戻る。
【０２１３】
図５９に示すフローチャートにおいて、図１２と同じ符号を有するステップは、同じ機能、作用であるので、詳細の説明を省略し、以下において、ステップＳ５００１〜ステップＳ５００６に関して詳細の説明を行う。
５．２．２  部品配置面判定部５１２１の動作
部品配置面判定部５１２１の動作について、図６０に示すフローチャートを用いて説明する。
【０２１４】
部品配置面判定部５１２１は、部品検出部１１０６により検出された第１の部品番号と一致する部品番号２２１１に対応する層２２１５を第１の層として、配置情報リスト２２０１から取り出し（ステップＳ５１０１）、部品検出部１１０６により検出された第２の部品番号と一致する部品番号２２１１に対応する層２２１５を第２の層として、配置情報リスト２２０１から取り出す（ステップＳ５１０２）。
【０２１５】
部品配置面判定部５１２１は、前記取り出された第１の層と第２の層とを比較し（ステップＳ５１０３）、第１の層と第２の層とが同じ層であるなら同じ層と判定し（ステップＳ５１０４）、第１の層と第２の層とが異なる層であるなる異なる層と判定し（ステップＳ５１０５）、第１の層と第２の層とが同じ層であるか又は異なる層であるかを示す判定結果を制御部５１１３へ出力する（ステップＳ５１０６）。
５．２．３  矩形領域設定部５１２２の動作
矩形領域設定部５１２２の動作について、図６１〜図６４に示すフローチャートを用いて説明する。
【０２１６】
矩形領域設定部５１２２は、部品検出部１１０６により検出された第１の部品番号と一致する部品番号２２１１に対応する座標２２１２及び角度２２１３を配置情報リスト２２０１から、第１の座標及び第１の角度として取り出し（ステップＳ５２０１）、部品検出部１１０６により検出された第１の部品番号と一致する部品番号２６１１に対応する部品名２６１２を第１の部品名として部品番号リスト２６０１から取り出し（ステップＳ５２０２）、前記取り出した第１の部品名に一致する部品名２５１１に対応する端子数２５１２、形状２５１３、長さ２５１４、幅２５１５を第１の端子数、第１の形状、第１の長さ、第１の幅として部品名リスト２５０１から取り出し（ステップＳ５２０３）、前記読み出した接続情報１２１３から第１の端子名を取り出し（ステップＳ５２０４）、第１の座標、第１の角度、第１の端子数、第１の形状、第１の長さ、第１の幅、第１の端子名を基にして、所定の端子の座標の算出方法により、第１の端子名により識別される端子の座標を算出し（ステップＳ５２０５）、算出された端子の座標を矩形領域の第１の頂点の座標として記憶する（ステップＳ５２０６）。
【０２１７】
次に、矩形領域設定部５１２２は、部品検出部１１０６により検出された第２の部品番号と一致する部品番号２２１１に対応する座標２２１２及び角度２２１３を配置情報リスト２２０１から、第２の座標及び第２の角度として取り出し（ステップＳ５２０７）、部品検出部１１０６により検出された第２の部品番号と一致する部品番号２６１１に対応する部品名２６１２を第２の部品名として部品番号リスト２６０１から取り出し（ステップＳ５２０８）、前記取り出した第２の部品名に一致する部品名２５１１に対応する端子数２５１２、形状２５１３、長さ２５１４、幅２５１５を第２の端子数、第２の形状、第２の長さ、第２の幅として部品名リスト２５０１から取り出し（ステップＳ５２０９）、前記読み出した接続情報１２１３から第２の端子名を取り出し（ステップＳ５２１０）、第２の座標、第２の角度、第２の端子数、第２の形状、第２の長さ、第２の幅、第２の端子名を基にして、所定の端子の座標の算出方法により、第２の端子名により識別される端子の座標を算出し（ステップＳ５２１１）、算出された端子の座標を矩形領域の第２の頂点の座標として記憶する（ステップＳ５２１２）。
５．２．４  キャパシタ素子配置判定部５１２３の動作
キャパシタ素子配置判定部５１２３の動作について、図６５に示すフローチャートを用いて説明する。
【０２１８】
キャパシタ素子配置判定部５１２３は、キャパシタ素子を抽出し（ステップＳ５３０１）、抽出され記憶しているキャパシタ素子の部品番号を順に読み出し（ステップＳ５３０２）、読み出しが終了するまで（ステップＳ５３０３）、前記読み出したキャパシタ素子の部品番号に一致する部品番号２２１１に対応する座標２２１２の配置情報リスト２２０１からの取り出し（ステップＳ５３０４）と、取り出した座標２２１２が矩形領域設定部５１２２により設定された矩形領域に存在する場合（ステップＳ５３０５）前記矩形領域内に存在するキャパシタ素子の部品番号の記憶（ステップＳ５３０６）とを繰り返し、読出しが終了すれば（ステップＳ５３０３）、キャパシタ素子配置判定部５１２３は、前記矩形領域内にキャパシタ素子が存在するか否かを制御部５１１３へ出力する（ステップＳ５３０７）。
【０２１９】
前記ステップＳ５３０１におけるキャパシタ素子の抽出の動作の詳細について、図６６に示すフローチャートを用いて説明する。
キャパシタ素子配置判定部５１２３は、部品端子間接続情報リスト１２０１から、「ＧＮＤ」又は「ＰＷＲ」である電源／ＧＮＤ１２１８に対応する接続情報１２１３を取り出し（ステップＳ５４０１）、取り出した接続情報１２１３から部品番号を順に読み出し（ステップＳ５４０２）、部品番号の読み出しが終了するまで（ステップＳ５４０３）、読み出した部品番号に一致する部品番号２６１１に対応する部品名２６１２の部品番号リスト２６０１からの取り出し（ステップＳ５４０４）と、取り出した部品名２６１２に一致する部品名２５１１に対応する種類２５１６の部品名リスト２５０１からの取り出し（ステップＳ５４０５）と、取り出した種類２５１６が「キャパシタ素子」である場合で、当該部品が接続される電源層とグランド層とが、それぞれ部品検出部１１０６により取り出された前記第１の部品が接続される電源層とグランド層とに一致するときに（ステップＳ５４０６）、その部品番号２６１１の記憶（ステップＳ５４０７）とを繰り返す。
５．２．５  配置開始終了面記憶部５１２４の動作
配置開始終了面記憶部５１２４の動作について、図６７に示すフローチャートを用いて説明する。
【０２２０】
配置開始終了面記憶部５１２４は、電源グランド層検出部１１０８により、前記検出されたグランド層に隣接する信号層１７３１を基板構成リスト１７０１から取り出し、取り出した信号層１７３１を配置開始面とし（ステップＳ５５０１）、配置開始面を記憶する（ステップＳ５５０２）。また、配置開始終了面記憶部５１２４は、電源グランド層検出部１１０８により、前記検出された電源層に隣接する信号層１７３４を基板構成リスト１７０１から取り出し、取り出した信号層１７３４を配置終了面とし（ステップＳ５５０３）、配置終了面を記憶する（ステップＳ５５０４）。
５．２．６  ビア配置部５１２５の動作
ビア配置部５１２５の動作について、図６８に示すフローチャートを用いて説明する。
【０２２１】
ビア配置部５１２５は、配置開始終了面記憶部５１２４により記憶された配置開始面と配置終了面とを読み出し（ステップＳ５６０１）、読み出した配置開始面と配置終了面とを接続する接続層２３１１をビア接続リスト２３０１から選択し、選択した接続層２３１１を取り出し（ステップＳ５６０２）、前記矩形領域内に存在するキャパシタ素子の部品番号を読み出し（ステップＳ５６０３）、読み出したキャパシタ素子の部品番号に一致する部品番号２２１１に対応する座標２２１２を配置情報リスト２２０１から取り出し（ステップＳ５６０４）、ビアの座標を取り出した座標２２１２を基にして算出する（ステップＳ５６０５）。ビアのＸ座標、Ｙ座標は、次のように算出できる。
【０２２２】
ビアのＸ座標  ＝  座標２２１２のＸ座標  ＋  Ｃx
ビアのＹ座標  ＝  座標２２１２のＹ座標  ＋  Ｃy
ここで、Ｃx 、Ｃy は、定数である。
次に、ビア配置部５１２５は、ビアの接続層２３１１及び前記算出されたビアの座標をビア座標リスト５２０１に、接続層５２１１及び座標５２１２として書き込む（ステップＳ５６０６）。
５．２．７  配線部５１２６の動作
配線部５１２６の動作について、図６９〜図７０に示すフローチャートを用いて説明する。
【０２２３】
配線部５１２６は、前記配置開始面において、前記第１の部品の第１の端子の座標と、前記算出されたビアの座標とを、それぞれ接続する箔の始点座標１６１２と終点座標１６１３とし（ステップＳ５７０１）、箔幅１６１５を所定の値とし（ステップＳ５７０２）、接続名１６１１を設定し（ステップＳ５７０３）、層名１６１６を前記配置開始面で指定される層とし（ステップＳ５７０４）、接続名１６１１、始点座標１６１２、終点座標１６１３、箔幅１６１５、層名１６１６を箔情報リスト１６０１へ書き込む（ステップＳ５７０５）。
【０２２４】
次に、配線部５１２６は、前記配置終了面において、前記第２の部品の第２の端子の座標と、前記算出されたビアの座標とを、それぞれ接続する箔の始点座標１６１２と終点座標１６１３とし（ステップＳ５７０６）、箔幅１６１５を所定の値とし（ステップＳ５７０７）、接続名１６１１を設定し（ステップＳ５７０８）、層名１６１６を前記配置終了面で指定される層とし（ステップＳ５７０９）、接続名１６１１、始点座標１６１２、終点座標１６１３、箔幅１６１５、層名１６１６を箔情報リスト１６０１へ書き込む（ステップＳ５７１０）。
５．３  その他の変形例
（１）実施の形態５では、キャパシタ素子配置判定部５１２３は、取り出した種類２５１６が「キャパシタ素子」であるならその部品番号２６１１の記憶とを繰り返すとしているが、部品番号リスト２６０１は、さらに、各キャパシタ素子の容量を記憶しており、キャパシタ素子配置判定部５１２３は、キャパシタ素子の容量を取り出し、取り出した種類２５１６が「キャパシタ素子」であり、取り出したキャパシタ素子の容量が所定の容量である場合に、部品番号２６１１の記憶とを繰り返すとしてもよい。ここで、前記所定の容量は、キャパシタ素子配置判定部５１２３が予め記憶している。
【０２２５】
また、データ入力部１１０２は、設計者から所定の容量の入力を受付け、データ入力部１１０２は、入力を受け付けた所定の容量をキャパシタ素子配置判定部５１２３に出力し、キャパシタ素子配置判定部５１２３は所定の容量を受け取り記憶するとしてもよい。
６．実施の形態６
本発明に係る１つの実施の形態としての配線基板の設計を行うＣＡＤ装置６０００について、図面を参照しながら説明する。なお、ＣＡＤ装置６０００を説明するに当たっては、ＣＡＤ装置１０００との相違点を中心に説明し、ＣＡＤ装置１０００と同じ機能、作用、構造を有する部分についての説明は省略する。
６．１  ＣＡＤ装置６０００の構成
ＣＡＤ装置６０００は、図７１に示すように、コマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、箔検出部１１０５、隣接プレーン記憶部６１２１、グループ化部６１２２、ビア判定部６１２３、隣接プレーン判定部６１２４、キャパシタ素子接続プレーン記憶部６１２５、ビア付近キャパシタ素子配置判定部６１２６、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８、キャパシタ素子配置部６１２９、設計情報記憶部６１１１、表示部１１１２、制御部６１１３から構成される。
【０２２６】
ＣＡＤ装置６０００は、ＣＡＤ装置１０００と同様に、図２に示すようなワークステーションなどのコンピュータ・ハードウェア上で、図７１に示す機能を実現するソフトウェアを実行することにより実現している。
ＣＡＤ装置６０００の構成要素のうち、ＣＡＤ装置１０００と同じ符号を付した構成要素は、ＣＡＤ装置１０００の構成要素と、同じ機能、作用、構造を有し、ＣＡＤ装置６０００の構成要素のうち、ＣＡＤ装置５０００と同じ符号を付した構成要素は、ＣＡＤ装置５０００の構成要素と、同じ機能、作用、構造を有する。従って、以下には、ＣＡＤ装置１０００、５０００の構成要素と、異なる機能、作用、構造を有する構成要素について説明する。
６．１．１  コマンド入力解析部１１０３
設計コマンドには、キャパシタ素子配置コマンドが含まれている。
【０２２７】
コマンド入力解析部１１０３は、入力が受け付けられた設計コマンドを解析して、そのコマンド種別がキャパシタ素子配置コマンドであると判定すると、キャパシタ素子配置コマンドを制御部６１１３へ出力する。
６．１．２  設計情報記憶部６１１１
設計情報記憶部６１１１は、あらかじめ、部品端子間接続情報リスト１２０１、端子リスト１４０１、箔情報リスト１６０１、基板構成リスト３２０１、配置情報リスト２２０１、部品名リスト２５０１、部品番号リスト２６０１、ビア座標リスト５２０１を記憶している。
【０２２８】
また、設計情報記憶部１１１１は、設計過程に応じて生成された隣接プレーン情報リスト６２０１、グループ情報リスト６３０１を記憶する。
部品端子間接続情報リスト１２０１、端子リスト１４０１、箔情報リスト１６０１は、実施の形態１で説明した部品端子間接続情報リスト１２０１、端子リスト１４０１、箔情報リスト１６０１と同じであり、配置情報リスト２２０１、部品名リスト２５０１、部品番号リスト２６０１は、実施の形態２で説明した配置情報リスト２２０１、部品名リスト２５０１、部品番号リスト２６０１と同じであり、基板構成リスト３２０１は実施の形態３で説明した基板構成リスト３２０１と同じであり、ビア座標リスト５２０１は実施の形態５で説明したビア座標リスト５２０１と同じである。
【０２２９】
ここでは、隣接プレーン情報リスト６２０１、グループ情報リスト６３０１について説明する。
（１）隣接プレーン情報リスト６２０１
隣接プレーン情報リスト６２０１は、信号層６２１１と隣接プレーン６２１２との組から構成されている。
【０２３０】
信号層６２１１は、基板を構成する層のうち信号層を示す。
隣接プレーン６２１２は、対応する信号層６２１１に最も近い位置に存在するグランド層又は電源層を示す。
（２）グループ情報リスト６３０１
基板は、少なくとも１つの信号層と少なくとも１つのグランド層と少なくとも１つの電源層とから構成される。各信号層に、当該信号層に最も近い位置に存在するグランド層又は電源層が対応付けられ、同じグランド層又は電源層に対応付けられる信号層は、一つのグループを形成する。
【０２３１】
グループ情報リスト６３０１は、グループ名６３１１と信号層６３１２との組から構成される。
グループ名６３１１は、上記のグループを識別するための識別子である。
信号層６３１２は、グループ名６３１１により識別される一つのグループに属する少なくとも１つの信号層を示している。
６．１．３  箔検出部１１０５
箔検出部１１０５は、後述する制御部６１１３により読み出される部品端子間接続情報１２１１に含まれる接続名１２１２と一致する接続名１６１１を有する箔情報１６２１を箔情報リスト１６０１から読み出す。
【０２３２】
一つの層に配置されている一つの部品の端子と他の層に配置されている他の部品の端子とが接続される場合に、この接続は、前記一つの層に配される箔と、ビアと、前記他の層に配される箔とで形成される。このような場合には、箔情報リスト１６０１は、接続名１２１２に一致する接続名１６１１を複数有し、箔検出部１１０５は、複数の接続名１６１１を読み出す。一つの接続が２つの箔とビアにより形成される場合に、箔検出部１１０５により、箔情報リスト１６０１から読み出される２つの箔をそれぞれ第１の箔及び第２の箔と呼ぶこととする。
６．１．４  隣接プレーン記憶部６１２１
隣接プレーン記憶部６１２１は、基板構成リスト３２０１から、基板構成リスト３２０１に記憶されている全ての層名３２１１と種類３２１２とを順に読み出す。
【０２３３】
隣接プレーン記憶部６１２１は、読み出した種類３２１２が「Ｓｉｇｎａｌ」であるか否かを判断し、読み出した種類３２１２が「Ｓｉｇｎａｌ」である場合、即ち、読み出した層が信号層を示す場合、読み出した層名３２１１に最も近いグランド層又は電源層を、隣接プレーンとして基板構成リスト３２０１から取り出す。
【０２３４】
隣接プレーン記憶部６１２１は、前記読み出した層名３２１１と取り出した隣接プレーンとを、信号層６２１１と隣接プレーン６２１２として、隣接プレーン情報リスト６２０１に書き込む。
６．１．５  グループ化部６１２２
グループ化部６１２２は、隣接プレーン情報リスト６２０１から、隣接プレーン情報リスト６２０１に記憶されている全ての信号層６２１１と隣接プレーン６２１２とを順に読み出す。
【０２３５】
グループ化部６１２２は、読み出した隣接プレーン６２１２と一致するグループ名６３１１をグループ情報リスト６３０１から探す。
一致するグループ名６３１１が存在しない場合には、グループ化部６１２２は、前記読み出した隣接プレーン６２１２と前記読み出した信号層６２１１とを、グループ名６３１１と信号層６３１２として、グループ情報リスト６３０１へ書き込む。
【０２３６】
一致するグループ名６３１１が存在する場合には、グループ化部６１２２は、前記読み出した信号層６２１１を、前記一致したグループ名６３１１に対応する信号層６３１２へ追加して書き込む。
６．１．６  ビア判定部６１２３
ビア判定部６１２３は、箔検出部１１０５により検出された第１の箔の始点座標１６１２、終点座標１６１３、中間点座標１６１４、箔幅１６１５、層名１６１６を箔情報リスト１６０１から取り出す。
【０２３７】
ビア判定部６１２３は、ビア座標リスト５２０１から、ビア座標リスト５２０１に含まれる接続層５２１１と座標５２１２との組を全て順に読み出す。
ビア判定部６１２３は、前記取り出した第１の箔の始点座標１６１２、終点座標１６１３、中間点座標１６１４、箔幅１６１５で示される領域内に、前記読み出した座標５２１２が、存在するかどうかを判定する。
【０２３８】
ビア判定部６１２３は、前記領域内に前記座標５２１２が存在する場合には、前記取り出した層名１６１６を含む信号層６３１２をグループ情報リスト６３０１から取り出し、前記読み出した接続層５２１１が、前記取り出した信号層６３１２に含まれる層に接続されるかどうかを確認し、接続されると確認されたときには、前記読み出した座標５２１２と接続層５２１１とを記憶する。
【０２３９】
ビア判定部６１２３は、前記領域内に前記座標５２１２が存在するかどうかの判定結果を制御部６１１３へ出力する。
６．１．７  隣接プレーン判定部６１２４
隣接プレーン判定部６１２４は、箔検出部１１０５により検出された第１の箔の層名１６１６を箔情報リスト１６０１から取り出す。次に、前記取り出した層名１６１６の含まれる信号層６３１２に対応するグループ名６３１１をグループ情報リスト６３０１から取り出し、第１のグループ名とする。
【０２４０】
また、上記と同様に、隣接プレーン判定部６１２４は、箔検出部１１０５により検出された第２の箔の層名１６１６を箔情報リスト１６０１から取り出す。次に、前記取り出した層名１６１６の含まれる信号層６３１２に対応するグループ名６３１１をグループ情報リスト６３０１から取り出し、第２のグループ名とする。
【０２４１】
隣接プレーン判定部６１２４は、第１のグループ名と第２のグループ名とが一致する場合には、隣接プレーンが変化しないと判定し、第１のグループ名と第２のグループ名とが一致しない場合には、隣接プレーンが変化したと判定し、前記判定結果を制御部６１１３へ出力する。
６．１．８  キャパシタ素子接続プレーン記憶部６１２５
キャパシタ素子接続プレーン記憶部６１２５は、隣接プレーン判定部６１２４により取り出された第１のグループ名により識別される隣接プレーンを第１プレーンとして記憶し、隣接プレーン判定部６１２４により取り出された第２のグループ名により識別される隣接プレーンを第２プレーンとして記憶する。
６．１．９  ビア付近キャパシタ素子配置判定部６１２６
ビア付近キャパシタ素子配置判定部６１２６は、ビア判定部６１２３により記憶されているビアの座標と接続層との組を順に読み出す。
【０２４２】
次に、ビア付近キャパシタ素子配置判定部６１２６は、配置情報リスト２２０１から部品番号２２１１、座標２２１２、層２２１５を全て順に読み出す。
ビア付近キャパシタ素子配置判定部６１２６は、前記読み出した層２２１５と箔検出部１１０５により検出された第１又は第２の箔の配置された層とを比較し、一致していれば、前記読み出された部品番号２２１１に一致する部品番号２６１１に対応する部品名２６１２を部品番号リスト２６０１から取り出し、前記取り出された部品名２６１２に一致する部品名２５１１に対応する種類２５１６を部品名リスト２５０１から取り出す。
【０２４３】
ビア付近キャパシタ素子配置判定部６１２６は、端子リスト１４０１と箔情報リスト１６０１と部品端子間接続情報リスト１２０１とを用いて、実施の形態１と同様にして、前記読み出された部品番号２２１１の電源端子及びグランド端子が接続される電源層及びグランド層の層名を検出し、検出された電源層及びグランド層の層名が、それぞれ、キャパシタ素子接続プレーン記憶部６１２５により記憶されている第１プレーン及び第２プレーンの層名と一致するかどうかを判断する。
【０２４４】
ビア付近キャパシタ素子配置判定部６１２６は、取り出した種類２５１６が「キャパシタ素子」であり、前記検出された電源層及びグランド層の層名が、それぞれ、キャパシタ素子接続プレーン記憶部６１２５により記憶されている第１プレーン及び第２プレーンの層名と一致する場合に、前記読み出されたビアの座標と前記読み出された座標２２１２との距離を算出し、前記算出された距離と所定の距離とを比較し、前記算出された距離が所定の距離より小さいか等しいときは、所定の距離内と判定し、判定結果を制御部６１１３へ出力する。
【０２４５】
ここで、所定の距離は、ビア付近キャパシタ素子配置判定部６１２６があらかじめ記憶しており、例えば、１ｃｍである。
なお、データ入力部１１０２は、設計者から所定の距離の入力を受付け、データ入力部１１０２は、入力を受け付けた所定の距離をビア付近キャパシタ素子配置判定部６１２６に出力し、ビア付近キャパシタ素子配置判定部６１２６は所定の距離を受け取り記憶するとしてもよい。
【０２４６】
図７４及び図７５には、ＣＡＤ装置６０００により、ビア、箔が移動される前の基板を示す。これらの図において、信号層６４０１、６４０２、ＧＮＤ層６４０３、ＰＷＲ層６４０４、信号層６４０５、６４０６から構成される基板において、部品６４１１が信号層６４０１に配置され、部品６４１２が信号層６４０６に配置され、キャパシタ素子６４１３が信号層６４０１に配置されている。部品６４１１の端子６４２１と部品６４１２の端子６４２２とは、箔６４３１、ビア６４４１、箔６４３２を経由して接続されている。これらの図においては、信号層６４０１において、ビア６４４１から所定距離の範囲６４６１内には、キャパシタ素子は配置されていない。
６．１．１０  ビア移動部６１２７
ビア移動部６１２７は、前記矩形領域設定部５１２２により設定された矩形領域内に配置されたキャパシタ素子の座標から所定距離内の座標を算出し、前記ビア判定部６１２３により記憶されているビアの座標５２１２として、前記された座標をビア座標リスト５２０１へ書き込む。
【０２４７】
図７６及び図７７には、図７４及び図７５に示す基板において、ビア６４４１がビア６４４２へ移動し、後述する配線部６１２８により、箔６４３１、６４３２が新たにビア６４４２と接続される箔６４３３、６４３４に置き換えられている様子を示す。この図に示すように、キャパシタ素子６４１３から所定距離の範囲６４６２内にビア６４４２が移動されている。
６．１．１１  配線部６１２８
配線部６１２８は、前記第１の箔がビア移動部６１２７により、前記算出された所定の距離内の座標を通るように、前記第１の箔の終点座標１６１３、中間点座標１６１４を算出し、前記算出された第１の箔の終点座標１６１３、中間点座標１６１４を箔情報リスト１６０１へ書き込む。
【０２４８】
また、配線部６１２８は、前記第２の箔がビア移動部６１２７により、前記算出された所定の距離内の座標を通るように、前記第２の箔の始点座標１６１２、中間点座標１６１４を算出し、前記算出された第２の箔の始点座標１６１２、中間点座標１６１４を箔情報リスト１６０１へ書き込む。
このようにして、図７６及び図７７に示すように、ビア６４４２に接続する箔６４３３、６４３４が新たに配線される。
６．１．１２  キャパシタ素子配置部６１２９
キャパシタ素子配置部６１２９は、キャパシタ素子の部品番号２２１１を新たに設定し、ビア判定部６１２３により記憶されているビアの座標から所定の距離内にある点の座標２２１２を算出し、角度２２１３を設定し、面２２１４を設定し、層２２１５を箔検出部１１０５により検出された第１の箔の配置された層とする。また、キャパシタ素子配置部６１２９は、前記設定又は算出された部品番号２２１１、座標２２１２、角度２２１３、面２２１４、層２２１５を配置情報リスト２２０１へ書き込む。
【０２４９】
キャパシタ素子配置部６１２９は、部品端子間接続情報リスト１２０１から「ＧＮＤ」である電源／ＧＮＤ１２１８に対応する接続情報１２１３を取り出し、前記設定された部品番号２２１１とグランド用端子名とを「−」で結んだものを、前記取り出した接続情報１２１３へ追加し、接続情報１２１３を再度、部品端子間接続情報リスト１２０１へ書き込む。
【０２５０】
キャパシタ素子配置部６１２９は、部品端子間接続情報リスト１２０１から「ＰＷＲ」である電源／ＧＮＤ１２１８に対応する接続情報１２１３を取り出す。キャパシタ素子配置部６１２９は、前記設定された部品番号２２１１と電源用端子名とを「−」で結んだものを、前記取り出した接続情報１２１３へ追加し、接続情報１２１３を再度、部品端子間接続情報リスト１２０１へ書き込む。
【０２５１】
図７４及び図７５においては、信号層６４０１上にキャパシタ素子６４１３が配置されているが、これらの図に示すようにキャパシタ素子６４１３が配置されていない基板において、ビア６４４１から所定距離の範囲内に新たにキャパシタ素子６４１４を配置した基板を図７８に示す。
このようにして、キャパシタ素子の近辺に、ビアが配されるので、ビア及びキャパシタ素子を流れる電流により形成される電流ループの面積が小さくなり、発生する電磁ノイズを抑えることができるという効果がある。
６．１．１３  制御部６１１３
制御部６１１３は、キャパシタ素子配置コマンドをコマンド入力解析部１１０３から受け取る。
【０２５２】
制御部６１１３は、ＣＡＤ装置６０００を構成するコマンド入力部１１０１、データ入力部１１０２、コマンド入力解析部１１０３、ネット検出部１１０４、箔検出部１１０５、隣接プレーン記憶部６１２１、グループ化部６１２２、ビア判定部６１２３、隣接プレーン判定部６１２４、キャパシタ素子接続プレーン記憶部６１２５、ビア付近キャパシタ素子配置判定部６１２６、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８、キャパシタ素子配置部６１２９、表示部１１１２を制御する。
【０２５３】
制御部６１１３は、キャパシタ素子配置コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する。
また、制御部６１１３は、部品端子間接続情報リスト１２０１から、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１を読み出し、箔検出部１１０５、隣接プレーン記憶部６１２１、グループ化部６１２２、ビア判定部６１２３、隣接プレーン判定部６１２４、キャパシタ素子接続プレーン記憶部６１２５、ビア付近キャパシタ素子配置判定部６１２６、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８をこの順序で起動し、部品端子間接続情報１２１１の読出しが終了するまで、部品端子間接続情報１２１１の読出し、重要ネットの判断、箔検出部１１０５、隣接プレーン記憶部６１２１、グループ化部６１２２、ビア判定部６１２３、隣接プレーン判定部６１２４、キャパシタ素子接続プレーン記憶部６１２５、ビア付近キャパシタ素子配置判定部６１２６、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８の起動を繰り返す。
【０２５４】
ここで、制御部６１１３は、ビア判定部６１２３によりビアが存在しないと判定された場合には、以降の隣接プレーン判定部６１２４、キャパシタ素子接続プレーン記憶部６１２５、ビア付近キャパシタ素子配置判定部６１２６、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８の起動は行わない。
【０２５５】
また、制御部６１１３は、隣接プレーン判定部６１２４により、隣接プレーンに変化がないと判定された場合には、以降のキャパシタ素子接続プレーン記憶部６１２５、ビア付近キャパシタ素子配置判定部６１２６、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８の起動は行わない。
【０２５６】
また、制御部６１１３は、ビア付近キャパシタ素子配置判定部６１２６により、キャパシタ素子があると判定された場合には、以降の矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８の起動は行わない。
また、制御部６１１３は、キャパシタ素子配置判定部５１２３により、キャパシタ素子がないと判定された場合には、以降のビア移動部６１２７、配線部６１２８の起動は行わず、代わりにキャパシタ素子配置部６１２９を起動する。
６．２  ＣＡＤ装置６０００の動作
ＣＡＤ装置６０００の動作について説明する。
６．２．１  ＣＡＤ装置６０００の概要の動作
ＣＡＤ装置６０００の概要の動作について、図７９に示すフローチャートを用いて説明する。
【０２５７】
制御部６１１３は、キャパシタ素子配置コマンドをコマンド入力解析部１１０３から受け取ると、ネット検出部１１０４を起動する（ステップＳ１００１）。次に、制御部６１１３は、部品端子間接続情報リスト１２０１から、部品端子間接続情報１２１１を読み出し（ステップＳ１００２）、部品端子間接続情報１２１１の読出しが終了していなければ（ステップＳ１００３）、マーク「○」が付された重要ネット１２２０を含む部品端子間接続情報１２１１のみを抽出し（ステップＳ１０１０）、箔検出部１１０５、隣接プレーン記憶部６１２１、グループ化部６１２２、ビア判定部６１２３、隣接プレーン判定部６１２４、キャパシタ素子接続プレーン記憶部６１２５、ビア付近キャパシタ素子配置判定部６１２６、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８をこの順序で起動する（ステップＳ１００４、Ｓ６００１〜Ｓ６００３、Ｓ６００５、Ｓ６００７〜Ｓ６００８、Ｓ６０１０〜Ｓ６０１１、Ｓ６０１３〜Ｓ６０１４）。
【０２５８】
ここで、制御部６１１３は、ビア判定部６１２３によりビアが存在しないと判定された場合には（ステップＳ６００４）、以降の隣接プレーン判定部６１２４、キャパシタ素子接続プレーン記憶部６１２５、ビア付近キャパシタ素子配置判定部６１２６、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８の起動は行わず、ステップＳ１００２へ制御を戻す。
【０２５９】
また、制御部６１１３は、隣接プレーン判定部６１２４により、隣接プレーンに変化がないと判定された場合には（ステップＳ６００６）、以降のキャパシタ素子接続プレーン記憶部６１２５、ビア付近キャパシタ素子配置判定部６１２６、矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８の起動は行わず、ステップＳ１００２へ制御を戻す。
【０２６０】
また、制御部６１１３は、ビア付近キャパシタ素子配置判定部６１２６により、キャパシタ素子があると判定された場合には（ステップＳ６００９）、以降の矩形領域設定部５１２２、キャパシタ素子配置判定部５１２３、ビア移動部６１２７、配線部６１２８の起動は行わず、ステップＳ１００２へ制御を戻す。
また、制御部６１１３は、キャパシタ素子配置判定部５１２３により、キャパシタ素子がないと判定された場合には（ステップＳ６０１２）、以降のビア移動部６１２７、配線部６１２８の起動は行わず、代わりにキャパシタ素子配置部６１２９を起動し（ステップＳ６０１５）、ステップＳ１００２へ制御を戻す。
【０２６１】
図７９に示すフローチャートにおいて、図１２と同じ符号を有するステップは、同じ機能、作用であるので、詳細の説明を省略し、以下において、ステップＳ６００１〜ステップＳ６００３、ステップＳ６００５、ステップＳ６００７〜ステップＳ６００８、ステップＳ６０１３〜ステップＳ６０１５に関して詳細の説明を行う。なお、ステップＳ６０１０、ステップＳ６０１１に関しては、実施の形態５における図５９のフローチャートに示すステップＳ５００２、Ｓ５００３と同じであるので、説明を省略する。
６．２．２  隣接プレーン記憶部６１２１の動作
隣接プレーン記憶部６１２１の動作について、図８０に示すフローチャートを用いて説明する。
【０２６２】
隣接プレーン記憶部６１２１は、基板構成リスト３２０１から、基板構成リスト３２０１に記憶されている層名３２１１と種類３２１２とを順に読み出す（ステップＳ６１０１）。
読出しが終了していなければ（ステップＳ６１０２）、隣接プレーン記憶部６１２１は、読み出した種類３２１２が「Ｓｉｇｎａｌ」であるか否かを判断し、読み出した種類３２１２が「Ｓｉｇｎａｌ」である場合、即ち、読み出した層が信号層を示す場合（ステップＳ６１０３）、読み出した層名３２１１に最も近いグランド層又は電源層を、隣接プレーンとして基板構成リスト３２０１から取り出し（ステップＳ６１０４）、前記読み出した層名３２１１と取り出した隣接プレーンとを、信号層６２１１と隣接プレーン６２１２として、隣接プレーン情報リスト６２０１に書き込み、ステップＳ６１０１へ制御を戻す。
【０２６３】
隣接プレーン記憶部６１２１は、読み出した種類３２１２が「Ｓｉｇｎａｌ」でない場合（ステップＳ６１０３）、ステップＳ６１０１へ制御を戻す。
隣接プレーン記憶部６１２１は、基板構成リスト３２０１から、基板構成リスト３２０１に記憶されている層名３２１１と種類３２１２との読出しが終了すれば（ステップＳ６１０２）、隣接プレーン記憶処理を終了する。
６．２．３  グループ化部６１２２の動作
グループ化部６１２２の動作について、図８１に示すフローチャートを用いて説明する。
【０２６４】
グループ化部６１２２は、隣接プレーン情報リスト６２０１から、隣接プレーン情報リスト６２０１に記憶されている信号層６２１１と隣接プレーン６２１２とを読み出す（ステップＳ６２０１）。
読出しが終了していなければ（ステップＳ６２０２）、グループ化部６１２２は、読み出した隣接プレーン６２１２と一致するグループ名６３１１をグループ情報リスト６３０１から探す（ステップＳ６２０３）。
【０２６５】
一致するグループ名６３１１が存在しない場合には（ステップＳ６２０４）、グループ化部６１２２は、前記読み出した隣接プレーン６２１２と前記読み出した信号層６２１１とを、グループ名６３１１と信号層６３１２として、グループ情報リスト６３０１へ書き込み（ステップＳ６２０５）、ステップＳ６２０１へへ制御を戻す。
【０２６６】
一致するグループ名６３１１が存在する場合には（ステップＳ６２０４）、グループ化部６１２２は、前記読み出した信号層６２１１を、前記一致したグループ名６３１１に対応する信号層６３１２へ追加して書き込み（ステップＳ６２０６）、ステップＳ６２０１へ制御を戻す。
グループ化部６１２２は、隣接プレーン情報リスト６２０１から、隣接プレーン情報リスト６２０１に記憶されている信号層６２１１と隣接プレーン６２１２との読出しが終了すれば（ステップＳ６２０２）、グループ化の処理を終了する。
６．２．４  ビア判定部６１２３の動作
ビア判定部６１２３の動作について、図８２に示すフローチャートを用いて説明する。
【０２６７】
ビア判定部６１２３は、箔検出部１１０５により検出された第１の箔の始点座標１６１２、終点座標１６１３、中間点座標１６１４、箔幅１６１５、層名１６１６を箔情報リスト１６０１から取り出し（ステップＳ６３０１）、ビア判定部６１２３は、ビア座標リスト５２０１から、ビア座標リスト５２０１に含まれる接続層５２１１と座標５２１２との組を読み出す（ステップＳ６３０２）。
【０２６８】
読出しが終了していなければ（ステップＳ６３０３）、ビア判定部６１２３は、前記取り出した第１の箔の始点座標１６１２、終点座標１６１３、中間点座標１６１４、箔幅１６１５で示される領域内に、前記読み出した座標５２１２が、存在するかどうかを判定し、前記領域内に前記座標５２１２が存在する場合には（ステップＳ６３０４）、前記取り出した層名１６１６を含む信号層６３１２をグループ情報リスト６３０１から取り出し（ステップＳ６３０５）、前記読み出した接続層５２１１が、前記取り出した信号層６３１２に含まれるときには（ステップＳ６３０６）、前記読み出した座標５２１２と接続層５２１１とを記憶し、ステップＳ６３０２へ制御を戻す。
【０２６９】
前記領域内に前記座標５２１２が存在しない場合には（ステップＳ６３０４）、ステップＳ６３０２へ制御を戻す。
前記読み出した接続層５２１１が、前記取り出した信号層６３１２に含まれないときには（ステップＳ６３０６）、ステップＳ６３０２へ制御を戻す。
ビア座標リスト５２０１から、ビア座標リスト５２０１に含まれる接続層５２１１と座標５２１２との組を読出しが終了すると（ステップＳ６３０３）、ビア判定部６１２３は、前記領域内に前記座標５２１２が存在するかどうかの判定結果を制御部６１１３へ出力する（ステップＳ６３０８）。
６．２．５  隣接プレーン判定部６１２４の動作
隣接プレーン判定部６１２４の動作について、図８３に示すフローチャートを用いて説明する。
【０２７０】
隣接プレーン判定部６１２４は、箔検出部１１０５により検出された第１の箔の層名１６１６を箔情報リスト１６０１から取り出し（ステップＳ６４０１）、前記取り出した層名１６１６の含まれる信号層６３１２に対応するグループ名６３１１をグループ情報リスト６３０１から取り出し、第１のグループ名とし（ステップＳ６４０２）、隣接プレーン判定部６１２４は、箔検出部１１０５により検出された第２の箔の層名１６１６を箔情報リスト１６０１から取り出し（ステップＳ６４０３）、前記取り出した層名１６１６の含まれる信号層６３１２に対応するグループ名６３１１をグループ情報リスト６３０１から取り出し、第２のグループ名とする（ステップＳ６４０４）。
【０２７１】
隣接プレーン判定部６１２４は、第１のグループ名と第２のグループ名とが一致する場合には（ステップＳ６４０５）、ネットが１つの隣接プレーンを含むと判定し（ステップＳ６４０７）、第１のグループ名と第２のグループ名とが一致しない場合には（ステップＳ６４０５）、ネットが異なる隣接プレーンを含むと判定する（ステップＳ６４０６）。次に、隣接プレーン判定部６１２４は、前記判定結果を制御部６１１３へ出力する（ステップＳ６４０８）。
６．２．６  キャパシタ素子接続プレーン記憶部６１２５の動作
キャパシタ素子接続プレーン記憶部６１２５の動作について、図８４に示すフローチャートを用いて説明する。
【０２７２】
キャパシタ素子接続プレーン記憶部６１２５は、隣接プレーン判定部６１２４により取り出された第１のグループ名により識別される隣接プレーンを第１プレーンとして記憶し（ステップＳ６５０１）、隣接プレーン判定部６１２４により取り出された第２のグループ名により識別される隣接プレーンを第２プレーンとして記憶する（ステップＳ６５０２）。
６．２．７  ビア付近キャパシタ素子配置判定部６１２６の動作
ビア付近キャパシタ素子配置判定部６１２６の動作について、図８５〜図８６に示すフローチャートを用いて説明する。
【０２７３】
ビア付近キャパシタ素子配置判定部６１２６は、ビア判定部６１２３により記憶されているビアの座標と接続層との組を読み出す（ステップＳ６６０１）。
読出しが終了していなければ（ステップＳ６６０２）、ビア付近キャパシタ素子配置判定部６１２６は、配置情報リスト２２０１から部品番号２２１１、座標２２１２、層２２１５を読み出す（ステップＳ６６０３）。
【０２７４】
読出しが終了していなければ（ステップＳ６６０４）、ビア付近キャパシタ素子配置判定部６１２６は、前記読み出した層２２１５と箔検出部１１０５により検出された箔の配置された層とを比較し、一致していれば（ステップＳ６６０５）、前記読み出された部品番号２２１１に一致する部品番号２６１１に対応する部品名２６１２を部品番号リスト２６０１から取り出し（ステップＳ６６０６）、前記取り出された部品名２６１２に一致する部品名２５１１に対応する種類２５１６を部品名リスト２５０１から取り出し、ビア付近キャパシタ素子配置判定部６１２６は、前記読み出された部品番号２２１１の電源端子及びグランド端子が接続される電源層及びグランド層の層名を検出し、検出された電源層及びグランド層の層名が、それぞれ、キャパシタ素子接続プレーン記憶部６１２５により記憶されている第１プレーン及び第２プレーンの層名と一致するかどうかを判断する（ステップＳ６６０７）。
【０２７５】
ビア付近キャパシタ素子配置判定部６１２６は、取り出した種類２５１６が「キャパシタ素子」であり、前記検出された電源層及びグランド層の層名が、それぞれ、キャパシタ素子接続プレーン記憶部６１２５により記憶されている第１プレーン及び第２プレーンの層名と一致する場合に（ステップＳ６６０８）、前記読み出されたビアの座標と前記読み出された座標２２１２との距離を算出し（ステップＳ６６０９）、前記算出された距離と所定の距離とを比較し、前記算出された距離が所定の距離より小さいか等しいときは（ステップＳ６６１０）、所定の距離内と判定し（ステップＳ６６１１）、判定結果を制御部６１１３へ出力し（ステップＳ６６１２）、ビア付近キャパシタ素子配置判定の処理を終了する。
【０２７６】
ビア付近キャパシタ素子配置判定部６１２６は、ビア判定部６１２３により記憶されているビアの座標と接続層との組を読出しが終了すれば（ステップＳ６６０２）、所定の距離外と判定し（ステップＳ６６１３）、ビア付近キャパシタ素子配置判定の処理を終了する。
ビア付近キャパシタ素子配置判定部６１２６は、配置情報リスト２２０１から部品番号２２１１、座標２２１２、層２２１５の読出しが終了すれば（ステップＳ６６０４）、ステップＳ６６０１へ制御を戻す。
【０２７７】
ビア付近キャパシタ素子配置判定部６１２６は、前記読み出した層２２１５と箔検出部１１０５により検出された箔の配置された層とを比較し、一致していなければ（ステップＳ６６０５）、ステップＳ６６０３へ制御を戻す。
ビア付近キャパシタ素子配置判定部６１２６は、取り出した種類２５１６が「キャパシタ素子」でない場合に（ステップＳ６６０８）、ステップＳ６６０３へ制御を戻す。
【０２７８】
ビア付近キャパシタ素子配置判定部６１２６は、前記算出された距離と所定の距離とを比較し、前記算出された距離が所定の距離より大きいときは（ステップＳ６６１０）、ステップＳ６６０３へ制御を戻す。
６．２．８  ビア移動部６１２７の動作
ビア移動部６１２７の動作について、図８７に示すフローチャートを用いて説明する。
【０２７９】
ビア移動部６１２７は、前記矩形領域設定部５１２２により設定された矩形領域内に配置されたキャパシタ素子の座標から所定距離内に存在する位置の座標を算出し（ステップＳ６７０１）、前記ビア判定部６１２３により記憶されているビアの座標５２１２として、前記算出された座標をビア座標リスト５２０１へ書き込む（ステップＳ６７０２）。
６．２．９  配線部６１２８の動作
配線部６１２８の動作について、図８８に示すフローチャートを用いて説明する。
【０２８０】
配線部６１２８は、前記第１の箔がビア移動部６１２７により、前記算出された所定の距離内に存在する位置の座標を通るように、前記第１の箔の終点座標１６１３、中間点座標１６１４を算出し（ステップＳ６８０１）、前記算出された第１の箔の終点座標１６１３、中間点座標１６１４を箔情報リスト１６０１へ書き込み（ステップＳ６８０２）。次に、配線部６１２８は、前記第２の箔がビア移動部６１２７により、前記算出された所定の距離内に存在する位置の座標を通るように、前記第２の箔の始点座標１６１２、中間点座標１６１４を算出し（ステップＳ６８０３）、前記算出された第２の箔の始点座標１６１２、中間点座標１６１４を箔情報リスト１６０１へ書き込む（ステップＳ６８０４）。
６．２．１０  キャパシタ素子配置部６１２９の動作
キャパシタ素子配置部６１２９の動作について、図８９〜図９０に示すフローチャートを用いて説明する。
【０２８１】
キャパシタ素子配置部６１２９は、キャパシタ素子の部品番号２２１１を新たに設定し（ステップＳ６９０１）、ビア判定部６１２３により記憶されているビアの座標から所定の距離内にある点の座標２２１２を算出し（ステップＳ６９０２）、角度２２１３を設定し（ステップＳ６９０３）、面２２１４を設定し（ステップＳ６９０４）、層２２１５を箔検出部１１０５により検出された箔の配置された層とする（ステップＳ６９０５）。次に、キャパシタ素子配置部６１２９は、前記設定又は算出された部品番号２２１１、座標２２１２、角度２２１３、面２２１４、層２２１５を配置情報リスト２２０１へ書き込む（ステップＳ６９０６）。
【０２８２】
次に、キャパシタ素子配置部６１２９は、部品端子間接続情報リスト１２０１から「ＧＮＤ」である電源／ＧＮＤ１２１８に対応する接続情報１２１３を取り出し（ステップＳ６９０７）、前記設定された部品番号２２１１とグランド用端子名とを「−」で結んだものを、前記取り出した接続情報１２１３へ追加し、接続情報１２１３を再度、部品端子間接続情報リスト１２０１へ書き込み（ステップＳ６９０８）、キャパシタ素子配置部６１２９は、部品端子間接続情報リスト１２０１から「ＰＷＲ」である電源／ＧＮＤ１２１８に対応する接続情報１２１３を取り出し（ステップＳ６９０９）、キャパシタ素子配置部６１２９は、前記設定された部品番号２２１１と電源用端子名とを「−」で結んだものを、前記取り出した接続情報１２１３へ追加し、接続情報１２１３を再度部品端子間接続情報リスト１２０１へ書き込む（ステップＳ６９１０）。
６．３  その他の変形例
（１）実施の形態６では、ビア付近キャパシタ素子配置判定部６１２６は、前記読み出された部品番号２２１１に一致する部品番号２６１１に対応する部品名２６１２を部品番号リスト２６０１から取り出し、前記取り出された部品名２６１２に一致する部品名２５１１に対応する種類２５１６を部品名リスト２５０１から取り出し、取り出した種類２５１６が「キャパシタ素子」である場合に、前記読み出されたビアの座標と前記読み出された座標２２１２との距離を算出するととしているが、部品番号リスト２６０１は、さらに、各キャパシタ素子の容量を記憶しており、ビア付近キャパシタ素子配置判定部６１２６は、キャパシタ素子の容量を取り出し、取り出した種類２５１６が「キャパシタ素子」であり、取り出したキャパシタ素子の容量が所定の容量である場合に、前記読み出されたビアの座標と前記読み出された座標２２１２との距離を算出するとしてもよい。ここで、前記所定の容量は、ビア付近キャパシタ素子配置判定部６１２６が予め記憶している。
【０２８３】
また、データ入力部１１０２は、設計者から所定の容量の入力を受付け、データ入力部１１０２は、入力を受け付けた所定の容量をビア付近キャパシタ素子配置判定部６１２６に出力し、ビア付近キャパシタ素子配置判定部６１２６は所定の容量を受け取り記憶するとしてもよい。
７．実施の形態７
本発明に係る１つの実施の形態としての配線基板の設計を支援する配線基板ＣＡＤ装置１００（以下、ＣＡＤ装置１００と呼ぶ。）について、図面を参照しながら説明する。
７．１  ＣＡＤ装置１００の構成
ＣＡＤ装置１００は、図９１に示すように、コマンド入力部１０１、データ入力部１０２、表示部１０３、設計情報記憶部１０４、コマンド入力解析部１０５、部品配置部１０６、プレーン設定部１０７、プレーン分割部１０８、小プレーン接続部１０９、信号配線部１１０、帰還路設定部１１１及び制御部１１２ａから構成され、電源プレーン、グランドプレーンを回路ブロックの周波数特性に応じて小プレーンに分割する。
【０２８４】
この図に示すブロック図では、ＣＡＤ装置１００の機能的な構成を示しているが、ＣＡＤ装置１００は、図２に示すようなワークステーションなどのコンピュータ・ハードウェア上で、図９２に示す機能を実現するソフトウェアを実行することにより実現されている。このコンピュータは、マイクロプロセッサ、ＲＡＭ、ＲＯＭ、ハードディスク部、ディスプレィ部、キーボード、マウスなどから構成される。
７．１．１  コマンド入力部１０１、データ入力部１０２、表示部１０３
コマンド入力部１０１は、キーボード、マウスなどがユーザにより操作されることにより、各種の設計コマンドの入力を受け付ける。コマンド入力部１０１は、入力を受け付けたコマンドをコマンド入力解析部１０５へ出力する。
【０２８５】
データ入力部１０２は、回路図作成ＣＡＤ装置などにより作成された回路図情報などの入力を受け付ける。
表示部１０３は、設計過程に応じて配線基板を表示画面に表示する。
７．１．２  設計情報記憶部１０４
設計情報記憶部１０４は、データ入力部１０２により入力を受け付けられた回路図情報など配線基板の設計に必要な設計情報を記憶する。
【０２８６】
設計情報は、回路ブロック毎に、その回路ブロックを構成する部品に関する部品情報と、回路図における部品端子間の接続経路を示す接続情報と、部品端子の出力信号レベルの遷移時間や信号線の信号周波数を示す信号情報などからなる。ここで回路ブロックとは、複数の回路部品から構成され、前記複数の回路部品が全体として所定の機能を有する回路部品群、又は電源電圧別に区分けされた回路部品群をいう。
【０２８７】
以下に、設計情報記憶部１０４に記憶されている設計情報の一例について説明する。
設計情報は、図９２に示す基板構成テーブル５１０、図９３に示す部品リスト５２０、図９４に示す端子リスト５３０、図９５に示すネットリスト５４０、図９６に示すブロック情報テーブル５５０、図９７に示す配置テーブル５６０、図９８に示す配線テーブル５７０などを含む。
【０２８８】
この例では、上述の部品情報は、部品リスト５２０、端子リスト５３０、ブロック情報テーブル５５０に相当する。上述の接続情報は、ネットリスト５４０に相当する。また信号情報は、ネットリスト５４０中の周波数／電位５４３、端子リスト５３０中の立ち上がり５３３（時間）立ち下がり５３４（時間）に相当する。
（１）基板構成テーブル５１０
基板構成テーブル５１０は、層名５１１及び層種類５１２から構成される。層名５１１は、配線基板の各層を識別する識別名である。層種類５１２は、配線基板の各層が電源プレーン、グランドプレーン及び信号線や部品が配置される信号層のいずれであるかを示す。
【０２８９】
これらのデータは、図示していない基板外形サイズとともに、データ入力部１０２により入力を受け付けられ、設計情報記憶部１０４は入力を受け付けられたこれらのデータを受け取り、これらのデータを記憶し、これらのデータは基板構成テーブル５１０を構成する。
基板構成テーブル５１０は、４層からなる配線基板を一例として示している。配線基板の第１層、第４層が信号線や部品が配置される信号層であり、第２層が５Ｖの電源プレーンであり、第３層がグランドプレーンである。
（２）部品リスト５２０
部品リスト５２０は、配線基板に配置される部品毎に、当該配線基板内において当該部品を識別する部品番号５２１、一般に当該部品の種類を識別する部品名５２２、当該部品が有する端子の数を示す端子数５２３、当該部品の外形を示す形状５２４、当該部品の所定の一辺の長さを示す長さ５２５及び当該部品の別の所定の一辺の長さを示す幅５２６から構成される。
【０２９０】
部品番号５２１は、当該配線基板内において、すべての部品について異なる識別名が付与されている。同じ種類の部品について同じ識別名が付与される部品名５２２とは、この点において異なる。
（３）端子リスト５３０
端子リスト５３０は、配線基板に配置される各部品の端子毎に、端子名５３１、属性５３２、立ち上がり５３３及び立ち下がり５３４から構成される。
【０２９１】
例えば、「ＩＣ１−Ｐ１」という端子名は、部品番号「ＩＣ１」の部品の第１ピンという意味である。属性５３２は入力端子（ＩＮ）か出力端子（ＯＵＴ）かを示す。立ち上がり５３３、立ち下がり５３４は、出力端子の場合に出力される信号レベルの遷移時間である。
（４）ネットリスト５４０
ネットリスト５４０は、配線基板に配置される一連の信号線（この一連の信号線をネットと呼ぶ。）毎に、当該ネットを識別するネット名５４１、そのネットに接続される端子を識別する端子名５４２、そのネットを流れる信号の周波数又は電位を示す周波数／電位５４３から構成される。端子名５４２には、部品を識別する名称と記号「−」とその部品の端子を識別する名称との結合が複数個含まれている。
【０２９２】
例えば、ネットリスト５４０において、「ｎｅｔ２」により識別されるネットは、「３３ＭＨｚ」の信号が流れる信号線を有し、「ｎｅｔ１００」により識別されるネットは、０Ｖのグランドプレーンに接続され、「ｎｅｔ２００」により識別されるネットは、５Ｖの電源プレーンに接続されている。
（５）ブロック情報テーブル５５０
ブロック情報テーブル５５０は、配線基板に配置される回路ブロック毎に、当該回路ブロックを識別するブロック名５５１と、当該回路ブロックを構成する複数の部品をそれぞれ識別する複数の識別子から構成される部品番号５５２と、部品配置部１０６による部品配置後の当該回路ブロックの配置領域を示す「座標１」５５３及び「座標２」５５４と、当該回路ブロックがディジタル回路であるかアナログ回路であるかを示すＤＡ種別５５５とから構成される。この例では「座標１」５５３、「座標２」５５４は、それぞれ当該回路ブロックの配置領域を矩形とした場合の当該矩形の左下点、右上点の座標としている。
【０２９３】
なお、当該回路ブロックの配置領域は、複数の矩形を結合して形成された矩形結合多角形からなり、ブロック情報テーブル５５０は、「座標１」５５３及び「座標２」５５４の代わりに、前記矩形結合多角形の複数の頂点の位置をそれぞれ示す複数の座標を含んでいるとしてもよい。
（６）配置テーブル５６０
配置テーブル５６０は、部品配置部１０６による部品配置後の部品毎に、当該部品を識別する部品番号５６１、当該部品の配線基板上での配置位置を示す座標５６２、当該部品の所定の一辺と配線基板のＸ軸とがなす角度５６３及び当該部品が配置される配線基板の面５６４から構成される。
（７）配線テーブル５７０
配線テーブル５７０は、配線基板に配置されるネット毎に、当該ネットを識別する接続名５７１と、信号配線部１１０により信号層上に信号線箔により配線される配線経路を示す座標列データ５７２とから構成される。
７．１．３  コマンド入力解析部１０５
コマンド入力解析部１０５は、コマンド入力部１０１から設計コマンドを受け取り、受け取った設計コマンドを解析して、そのコマンド種別を判定する。
【０２９４】
設計コマンドには、プレーン分割コマンドが含まれる。
コマンド入力解析部１０５は、判定したコマンド種別を制御部１１２ａへ出力する。
７．１．４  部品配置部１０６
部品配置部１０６は、部品情報に従って回路ブロック単位に部品配置の決定を行う。ここでの部品配置については、従来のＣＡＤ装置と同様であり、公知であるので、説明は省略する。例えば、部品配置の一実施例が、「プリント基板のＣＡＥ」（出田昭彦著、１９９０年１月１４日、平安出版発行）のｐｐ６４〜７５に記載されている。
７．１．５  プレーン設定部１０７
プレーン設定部１０７は、多層配線基板における電源プレーン、グランドプレーンを設定する。
【０２９５】
具体的には、プレーン設定部１０７は、基板構成テーブル５１０において、電源プレーンを構成する層の層名５１１に対応する層種類５１２に、電源プレーンを示す電圧を書き込み、グランドプレーンを構成する層の層名５１１に対応する層種類５１２に、グランドプレーンを示す電圧を書き込む。
例えば、プレーン設定部１０７は、配線基板が４層の配線層を有し、第２層が電源プレーンである場合に、基板構成テーブル５１０の第２層を示す層名５１１に対応する層種類５１２に「５Ｖ」を書き込み、第３層がグランドプレーンである場合に、基板構成テーブル５１０の第３層を示す層名５１１に対応する層種類５１２に「０Ｖ」を書き込む。また、配線基板が６層の配線層を有し、第３層が電源プレーンである場合に、基板構成テーブル５１０の第３層を示す層名５１１に対応する層種類５１２に「５Ｖ」を書き込み、第４層がグランドプレーンである場合に、基板構成テーブル５１０の第４層を示す層名５１１に対応する箔種類５１２に「０Ｖ」を書き込む。
７．１．６  プレーン分割部１０８
プレーン分割部１０８は、配線基板において、部品配置部１０６により部品配置された回路ブロック毎に、当該回路ブロックが特定の信号が流れる信号線を有する高速回路ブロック（以下、高速部と呼ぶ。）を含む複数の種類の回路ブロックのいずれであるかを判断する。ここで、特定の信号とは、所定時間内の変化量が、所定値以上である信号である。特定の信号には、例えば、高い周波数を有する信号や、短い立ち上がり時間又は短い立ち下がり時間を有する信号がある。
【０２９６】
プレーン分割部１０８は、同一種類であると判断された複数の回路ブロックの配置領域を一の配置領域に統合する。
具体的には、この実施の形態において、プレーン分割部１０８により判断される回路ブロックの種類は、ディジタル高速部、ディジタル中速部、ディジタル低速部、アナログ高速部、アナログ中速部、アナログ低速部の６種類であり、プレーン分割部１０８は、配線基板において、部品配置部１０６により部品配置された回路ブロック毎に、前記６種類の回路ブロックのいずれであるかを判断し、同じ種類の回路ブロックであると判断される各回路ブロックを一の配置領域に統合し、多くとも６種類の配置領域を生成する。
【０２９７】
なお、プレーン分割部１０８、上記の配置領域の統合を行わないとしてもよい。
次に、プレーン分割部１０８は、プレーン設定部１０７により設定された電源プレーンを、前記統合された一の配置領域及び別の一の配置領域にそれぞれ対応する複数の小プレーンに分割する。また、プレーン分割部１０８は、同様にして、プレーン設定部１０７により設定されたグランドプレーンを複数の小プレーンに分割する。このようにして、プレーン分割部１０８は、電源プレーン及びグランドプレーンを複数の小プレーンに分割し、小プレーンと小プレーンとの間に存在する、スリットと呼ばれる非導体の領域の位置を算出する。
【０２９８】
具体的には、プレーン分割部１０８は、プレーン設定部１０７により設定された電源プレーンを、前記統合された多くとも６種類の配置領域に対応する複数の小プレーンに分割し、同様にして、プレーン設定部１０７により設定されたグランドプレーンを複数の小プレーンに分割する。
プレーン分割部１０８は、分割された複数の小プレーンの配置領域をネット名と共に一時的な小プレーン配線テーブルに記憶する。
【０２９９】
このように、高速回路ブロックと他の回路ブロックを分割し、さらに各回路ブロックに対応する電源プレーンとグランドプレーンとを分割することにより、高速回路ブロックから他の回路ブロックへの高調波ノイズの漏洩を遮断することができる。
７．１．７  小プレーン接続部１０９
小プレーン接続部１０９は、プレーン分割部１０８により分割された小プレーンと小プレーンとの間を所定幅の箔で接続する。
７．１．８  信号配線部１１０
信号配線部１１０は、部品配置部１０６により部品配置がなされた配線基板に対して、設計情報記憶部１０４に記憶されている接続情報に従って、信号線箔を配置することにより、配線する。
７．１．９  帰還路設定部１１１
帰還路設定部１１１は、信号配線部１１０により配置された信号線箔のうち、所定の信号線箔をプレーンに投影して形成される領域が、小プレーンと別の小プレーンとの間に形成されたスリットと交差しているか否かを判定する。
【０３００】
帰還路設定部１１１は、前記領域と前記スリットとが交差していると判定された場合に、前記スリットの両側に位置する各小プレーンが同じ電位か否かを判定する。
帰還路設定部１１１は、前記スリットの両側に位置する各小プレーンが同じ電位であると判定するときに、当該信号線箔が配線されている信号層の直下の層又は直上の層のスリット上に、当該信号線箔を直下又は直上に投影して形成される線状の領域に各小プレーンを接続する帰還路用の箔を追加して配置する。前記帰還路用の箔の幅は、前記信号線箔と同程度とする。
【０３０１】
ここで直下の層又は直上の層とは、例えば、４層からなる配線基板において、前記信号線箔が第１層に配線されていて、第２層、第３層がそれぞれ電源の小プレーン、グランドの小プレーンである場合には、第２層を指す。また、６層からなる配線基板において、前記信号線箔が第３層に配線されていて、第２層、第４層がそれぞれ電源の小プレーン、グランドの小プレーンである場合には、第２層、第４層のどちらか一方の層又はより第３層に近い方の層を指す。
【０３０２】
このようにして、形成された帰還路用の箔を前記信号線の帰還電流が流れるので、信号線の電流帰還路（リターンパス）を確保することができる。
７．１．１０  制御部１１２ａ
制御部１１２ａは、コマンド入力解析部１０５からプレーン分割コマンドを受け取る。
【０３０３】
コマンド入力解析部１０５からプレーン分割コマンドを受け取ると、制御部１１２ａは、部品配置部１０６、プレーン設定部１０７、プレーン分割部１０８、小プレーン接続部１０９、信号配線部１１０、帰還路設定部１１１をこの順で起動する。
７．２  ＣＡＤ装置１００の動作
ＣＡＤ装置１００の動作について説明する。
７．２．１  ＣＡＤ装置１００の概略動作
ＣＡＤ装置１００による配線基板設計の概略動作について、図９９に示すフローチャートを用いて説明する。この配線基板設計の概略動作は、コマンド入力部１０１及びデータ入力部１０２により設計情報記憶部１０４に、基板構成テーブル５１０、部品リスト５２０、端子リスト５３０、ネットリスト５４０、ブロック情報テーブル５５０（座標１、座標２は未設定）が設計情報として入力された後の処理を示している。
【０３０４】
第１に、制御部１１２ａがコマンド入力解析部１０５からプレーン分割コマンドを受け取ると、制御部１１２ａは、部品配置部１０６を起動し、部品配置部１０６は、設計情報記憶部１０４の設計情報を参照して回路ブロック単位に部品配置を行う（ステップＳ１０１）。図１００に部品配置部１０６により部品配置された後の回路ブロックの配置例を示す。この図において、外側の実線枠は４層配線基板の外形を示す。実線枠で示したブロック１〜ブロック８は、ブロック情報テーブル５５０に記憶されている各ブロックに対応し、ブロック情報テーブル５５０中の「座標１」５５３と「座標２」５５４とで定まる領域を示している。
【０３０５】
次に、制御部１１２ａは、プレーン設定部１０７を起動し、プレーン設定部１０７は、電源プレーン及びグランドプレーンの設定を行う（ステップＳ１０２）。プレーン設定部１０７により設定された電源プレーン・グランドプレーンの配置の具体例を図１０１に示す。同図において、外側の実線枠は４層からなる配線基板の外枠を示し、破線枠は、第２層に設定された電源プレーンの領域を示す。また、図示していないが第３層にも同図の破線と同様のグランドプレーンが設定されている。
【０３０６】
続いて、制御部１１２ａは、プレーン分割部１０８を起動し、プレーン分割部１０８は、部品配置された各回路ブロックについて、端子リストの立ち上がり時間、立ち下がり時間、ネットリストの周波数を参照してディジタル／アナログ別に高速、中速、低速を判断する。判断結果の一例を図１０２に示す。この図は、図１００に示した各ブロックについての判断結果であり、ブロック１、２がディジタル高速、ブロック３がディジタル中速、ブロック４、５、８がディジタル低速、ブロック６、７がアナログ低速というように判断されている。
【０３０７】
さらに、プレーン分割部１０８は同種類と判断された回路ブロックの各配置領域を一の配置領域に統合して、複数の配置領域を形成し、プレーン設定部１０７により設定された電源プレーン、グランドプレーンそれぞれを統合された複数の配置領域に対応する小プレーンに分割し、プレーン分割部１０８は、分割された複数の小プレーンの配置領域をネット名と共に一時的な小プレーン配線テーブルに記憶する（ステップＳ１０３）。図１０３にプレーン分割部１０８により第２層の電源プレーンが分割されてできた小プレーンＰ１〜Ｐ４の一例を示す。第３層のグランドプレーンについても同様に分割される。
【０３０８】
最後に、制御部１１２ａは、小プレーン接続部１０９を起動し、小プレーン接続部１０９は分割により生じた各小プレーン間を接続する小プレーン接続処理を行う（ステップＳ１０４）。さらに、制御部１１２ａは、信号配線部１１０を起動し、信号配線部１１０は、部品配置部１０６により部品配置がなされた配線基板に対して、設計情報記憶部１０４に記憶されている接続情報に従って、信号線箔を配置することにより、配線し（ステップＳ１０５）、制御部１１２ａは、帰還路設定部１１１を起動し、帰還路設定部１１１は、所定の信号線箔をプレーンに投影して形成される領域が、小プレーンと別の小プレーンとの間に形成されたスリットと交差しているか否かを判定し、交差していると判定した場合に、前記スリットの両側に位置する各小プレーンが同じ電位か否かを判定し、同じ電位であると判定したときに、当該信号線箔の直下又は直上のスリットに帰還路用の箔を追加して配線する（ステップＳ１０６）。
７．２．２  プレーン分割処理の動作
図９９のステップＳ１０３に示すプレーン分割処理の詳細の動作について、図１０８及び図１０９に示すフローチャートを用いて説明する。
（１）プレーン分割処理の詳細の動作
図１０８のステップＳ１１１〜Ｓ１２３に示すループ１は、回路ブロック毎に、当該回路ブロックがディジタル高速部、ディジタル中速部、ディジタル低速部、アナログ高速部、アナログ中速部又はアナログ低速部のうちのいずれに相当するかを、周波数特性を基にして判断する処理を示している。ここでは、図１００に示すブロック１を例にとり説明する。
【０３０９】
プレーン分割部１０８は、設計情報記憶部１０４に記憶されているブロック情報テーブル５５０とネットリスト５４０とを参照して当該回路ブロック内で閉じたネットの全てを抽出し、その中の最も高い周波数を有するネットを検出し、その周波数ｆを得る。ブロック１を例として、プレーン分割部１０８は、ネットリスト５４０のｎｅｔ２に記された３３ＭＨｚを、ブロック１内で最も高い周波数ｆとして得る（ステップＳ１１２）。
【０３１０】
また、プレーン分割部１０８は、端子リスト５３０を参照して当該回路ブロック内の全端子の信号レベルの遷移時間（立ち上がり５３３、立ち下がり５３４）を抽出し、その中で一番短い遷移時間ｔを検出する。ブロック１を例として、プレーン分割部１０８は、端子リスト５３０の端子名ＩＣ１−Ｐ２に記された１ｎＳ（ナノ秒）を、ブロック１内で一番短い遷移時間ｔとして検出する（ステップＳ１１３）。
【０３１１】
次に、プレーン分割部１０８は、ブロック情報テーブル５５０から当該回路ブロックに対応するＤＡ種別５５５を読み出して、読み出したＤＡ種別５５５を用いて当該回路ブロックがディジタル回路であるかアナログ回路であるかを判定する。なお、この判定は、ブロック情報テーブル５５０に含まれているＤＡ種別を用いるとしているが、回路ブロック毎に、ユーザからディジタル回路であるか又はアナログ回路であるかの指定を受けるようにしてもよい。ブロック１を例として、プレーン分割部１０８は、ブロック情報テーブル５５０のブロック１に対応するＤＡ種別５５５はディジタルであるので、ブロック１は、ディジタル回路であると判定する（ステップＳ１１４）。
【０３１２】
当該回路ブロックがディジタル回路であると判定される場合（ステップＳ１１４）、プレーン分割部１０８は、上記の周波数ｆと遷移時間ｔを用いて、当該回路ブロックを「高速」、「中速」、「低速」のいずれであるかを判断する。すなわち、（周波数ｆ＞＝５０ＭＨｚ）の場合（ステップＳ１１５）又は（遷移時間ｔ＜＝１ｎＳ）の場合（ステップＳ１１６）、「高速」であると判断する（ステップＳ１１７）。高速でない場合に、（１０ＭＨｚ＜＝周波数ｆ＜５０ＭＨｚ）の場合（ステップＳ１１８）又は（１ｎＳ＜遷移時間ｔ＜＝５ｎＳ）の場合（ステップＳ１１９）、「中速」であると判断する（ステップＳ１２０）。（周波数ｆ＜１０ＭＨｚ）又は（遷移時間ｔ＞５ｎＳ）の場合（ステップＳ１１９）、「低速」であると判断する（ステップＳ１２１）。
【０３１３】
ブロック１を例として、プレーン分割部１０８は、周波数ｆが３３ＭＨｚ、遷移時間ｔが１ｎＳであるので、ブロック１を高速であると判断する。
他方、当該回路ブロックがアナログ回路であると判定される場合も（ステップＳ１１４）、プレーン分割部１０８はステップＳ１１４〜Ｓ１２１と同様にして当該回路ブロックが、「高速」、「中速」、「低速」のいずれであるかを判断する（ステップＳ１２２）。
【０３１４】
このようにして、全回路ブロックについて、回路ブロック毎に、当該回路ブロックがディジタル／アナログ回路別に高速、中速又は低速のいずれであるかという判断がなされる。
上記の各回路ブロックの判断の後、プレーン分割部１０８は、各回路ブロックが配置されるブロック配置領域の周囲及びブロック配置領域とブロック配置領域との間に、境界線分を設定する（ステップＳ１２４）。図１０４は、各回路ブロックが配置されるブロック配置領域の周囲に設定された境界線分の例を示す図である。同図において一点鎖線はそれぞれ境界線分を示す。
【０３１５】
さらに、プレーン分割部１０８は、各境界線分を挟んで隣り合う回路ブロックが、同じ種類である場合には、その境界線分を削除する（ステップＳ１２５〜Ｓ１２８）。図１０５は、削除された後の境界線分を示す図である。同図において、図１０４中の境界線分Ｌ１、Ｌ３、Ｌ４、Ｌ５がそれぞれ削除されている。
続いて、プレーン分割部１０８は、削除後に残された境界線分を接続することにより、同じ種類であると判断された複数のブロック配置領域を１つの配置領域にグループ化する（ステップＳ１２９）。図１０６は、残された境界線分が接続された後の様子を示す説明図である。同図のように、残された境界線分を接続した結果、ディジタル高速部、ディジタル中速部、ディジタル低速部、アナログ低速部の４つのグループの配置領域が生成される。
【０３１６】
次いで、プレーン分割部１０８は、プレーン設定部１０７により設定された電源プレーンに対して、前記生成されたグループとグループとの間の境界線に沿ってスリットの位置を設定することにより前記電源プレーンを小プレーンに分割し、また、プレーン設定部１０７に設定されたグランドプレーンに対して、同様にして、前記グランドプレーンを小プレーンに分割する（ステップＳ１３０）。図１０７において、二重線で示す部分が、グループとグループとの間の境界に沿ったスリットの位置を示している。この電源プレーンのこれらの位置にスリットが設けられた結果、図１０３に示すようにグループ別の小プレーンＰ１〜Ｐ４が形成される。また、グランドプレーンについても同様にして、小プレーンが形成される。
（２）回路ブロック内で閉じたネットのｆの検出動作
ここでは、図１０８のフローチャートのステップＳ１１２に示す回路ブロック内で閉じたネットのｆの検出動作の詳細について、図１１０に示すフローチャートを用いて説明する。
【０３１７】
プレーン分割部１０８は、設計情報記憶部１０４に記憶されているブロック情報テーブル５５０から、当該回路ブロックの部品番号５５２を取り出す（ステップＳ１６１）。
次に、プレーン分割部１０８は、ネットリスト５４０内の全てのネットについて、ループ４において、ステップＳ１６３〜Ｓ１６８を繰り返す（ステップＳ１６２〜Ｓ１６９）。
【０３１８】
次に、ステップＳ１６３〜Ｓ１６８のそれぞれについて説明する。
プレーン分割部１０８は、ネットリスト５４０から、順に端子名５４２を取り出し（ステップＳ１６３）、端子名５４２に含まれているすべての部品が、部品番号５５２内に含まれているかどうかを判断し、部品番号５５２内に含まれていると判断される場合に（ステップＳ１６４）、ネットリスト５４０から、周波数／電位５４３を取り出し（ステップＳ１６５）、取り出した周波数／電位５４３に含まれている周波数がループ４内において、以前に取り出された周波数／電位に含まれている周波数のいずれよりも高いかどうかを判断し、高いと判断される場合に（ステップＳ１６６）、ネット名５４１を取り出し（ステップＳ１６７）、前記取り出した周波数／電位５４３に含まれている周波数をｆとし、前記取り出したネット名５４１と、周波数／電位５４３と、周波数／電位５４３に対応している端子名５４２とを記憶し（ステップＳ１６８）、再度ループ４を繰り返す。
【０３１９】
プレーン分割部１０８は、端子名５４２に含まれているすべての部品が、部品番号５５２内に含まれていないと判断される場合に（ステップＳ１６４）、また、取り出した周波数／電位５４３に含まれている周波数がループ４内において、以前に取り出された周波数／電位に含まれている周波数のいずれよりも低いと判断される場合に（ステップＳ１６６）、再度ループ４を繰り返す。
７．２．３  小プレーン接続処理の動作
図９９のステップＳ１０４に示す小プレーン接続処理の詳細の動作について、図１１１に示すフローチャートを用いて説明する。
【０３２０】
小プレーンが形成された後、小プレーン接続部１０９は、まず、一時的に生成された小プレーン配線テーブルを参照して、プレーン分割部１０８により形成された各小プレーンのネット名を取得する。図１０３の場合、電源プレーンが分割されて形成された小プレーンＰ１〜Ｐ４について、一時的に生成された小プレーン配線テーブルからそれぞれｎｅｔ２００というネット名を取得する。取得したネット名が同じであれば（ステップＳ１４１）、これらの隣り合う小プレーンと小プレーンとの間を所定幅の箔で接続する（ステップＳ１４２）。本実施の形態では、小プレーン間のスリットの端において所定幅（例えば一般信号線箔の２倍の幅など）の箔を追加して配線することにより接続する。図１１３に、箔により接続された小プレーンを示す。同図のＨ１〜Ｈ４が小プレーン接続部１０９により追加されて配線された箔である。箔Ｈ１は、小プレーンＰ１とＰ２とを接続し、箔Ｈ２は、小プレーンＰ１とＰ３とを接続し、箔Ｈ３は、小プレーンＰ２とＰ３とを接続し、箔Ｈ４は、小プレーンＰ３とＰ４とを接続する。
【０３２１】
また、グランドプレーンが分割されて形成された小プレーンについても、ｎｅｔ１００という同じネット名であるので、上記と同様に処理される。
上記のようにして本実施の形態におけるＣＡＤ装置１００は、プレーン分割処理と小プレーン接続処理とにより、異なる種類と判断された回路ブロックと回路ブロックとの間の境界線に対応してプレーン上に非導体部分からなるスリットを形成するようにしている。
７．２．４  帰還路設定の処理動作
図９９のステップＳ１０６に示す帰還路設定の処理の詳細について、図１１２に示すフローチャートを用いて説明する。
【０３２２】
小プレーンの接続及び信号配線部１１０による信号配線の後、帰還路設定部１１１は、指定された各信号線について帰還路設定の処理を行う。指定された信号線とは、本実施の形態では、１０ＭＨｚ以上の信号周波数、又は遷移時間（立ち上がり時間、立ち下がり時間）が１ｎＳ以下の信号が流れる信号線とする。帰還路設定部１１１は、これらを満たす信号線をネットリスト５４０、端子リスト５３０から抽出する。図１１２のフローチャートに示すループ３（ステップＳ１５１〜Ｓ１５７）において、抽出された全ての信号線について、信号線毎に、ステップＳ１５２〜Ｓ１５６が繰り返され、抽出された信号線の帰還路設定の処理が行われる。
【０３２３】
帰還路設定部１１１は、指定された１つの信号線の配線経路が、小プレーンと別の小プレーンとの間に形成されたスリットの直下又は直上を通る場合（ステップＳ１５２：Ｙｅｓ）、そのスリットにて隣接する前記２つの小プレーンに電位差があるか否かを判定する。電位差がない場合には（ステップＳ１５３：Ｎｏ）、当該配線経路の直下又は直上において前記２つの小プレーン間を箔で接続する（ステップＳ１５４）。例えば、図１０３に示す信号線Ｓ１の配線経路が、小プレーンＰ１とＰ２と間に形成されたスリットの直上を通過している場合、小プレーンＰ１、Ｐ２はともに同電位（＋５Ｖ）の電源プレーンであるので、信号線Ｓ１の直下において、信号線Ｓ１に用いられている信号線箔と同程度の幅を有する箔にて小プレーンＰ１とＰ２とを接続する。これにより、信号線Ｓ１の電流帰還路（リターンパス）を確保することになる。
【０３２４】
また、電位差がある場合には（ステップＳ１５３：ｙｅｓ）、帰還路設定部１１１は、キャパシタ（コンデンサ）部品を部品リスト５２０に追加する（ステップＳ１５５）。ここで追加するキャパシタ部品は、例えば０．５μＦなどその容量を設計者が指定した部品や、既に部品リストで指定されているバイパスコンデンサと同じ部品でよい。また、設計者が指定したインピーダンスＺを用いて、式１に従って容量Ｃを決定してもよい。
（式１）Ｃ＝１／２πｆＺ
ここでπは円周率、ｆは指定された信号線の周波数、Ｚは設計者に指定されたインピーダンス値である。
【０３２５】
さらに、帰還路設定部１１１は、当該配線経路の直下又は直上付近おいて前記２つの小プレーンと小プレーンとの間を当該キャパシタ部品で接続する（ステップＳ１５６）。この場合、リターンパスにキャパシタ部品を含むので、信号線の周波数成分のうち、特に他の回路ブロックに悪影響を及ぼす高調波成分のリターンパスを確保している。
【０３２６】
例えば、図１０３に示す信号線Ｓ１が指定された信号線の１つであり、その配線経路が小プレーンＰ１とＰ２との間に形成されたスリットの直上を通過している場合、小プレーンＰ１、Ｐ２はともに同電位（＋５Ｖ）であるので、信号線Ｓ１の直下において、前記信号線Ｓ１に用いられている同程度の幅を有する箔にて小プレーンＰ１とＰ２とを接続する。これにより、信号線Ｓ１の電流帰還路（リターンパス）を確保することができる。
７．３  まとめ
以上に説明してきたように、本実施の形態におけるＣＡＤ装置１００では、周波数特性に応じて回路ブロックを複数の種類のいずれに属するか判断し、同じ種類に属する回路ブロックの配置領域をグループ化して１つの配置領域を求め、電源プレーン、グランドプレーンをグループ化された配置領域毎に小グループに分割する。このように配線基板の小プレーン設計を効率良く行うことができる。さらに、本ＣＡＤ装置１００は、指定された高速信号線をプレーンに投影して形成される領域が小プレーン間のスリットを通る場合、そのリターンパスの設定まで設計するので、回路ブロック間の悪影響をさらに低減した配線基板設計を効率よく行うことができる。
【０３２７】
なお、本発明を上記実施の形態に基づいて説明してきたが、本発明は上記実施の形態に限定されないのはもちろんである。すなわち、以下のような場合も本発明に含まれる。
（１）上記ステップＳ１５４では、電位差が同じある場合には箔で接続しているが、次のようにしてもよい。すなわち、電位差が同じである場合に、さらにネット名が同じか否かを判定し、ネット名が同じときは箔で接続し、ネット名が異なるときはジャンパ部品で接続するようにしてもよい。これにより、ネット名が同じ複数の小プレーン（これらの複数の小プレーンは、一つのプレーンを分割して生成された）間の帰還路は箔により形成し、ネット名が異なる複数の小プレーン（分割前のプレーンが異なるか又は元々異なるプレーン）間の帰還路はジャンパ部品により形成することになる。たとえば、アナロググランドとディジタルグランドとの間に帰還路を設ける場合には、ジャンパ部品により形成することになる。こうすれば、電位が同じでもネット名が異なる場合に、異なるネットを箔でショートさせるという形式的矛盾を避けて、ネットの独立性を維持することができるので、ネットリストを取り扱いやすくなる。
（２）上記実施の形態において、指定された信号線には、周波数が１０ＭＨｚ以上又は遷移時間が１ｎＳ以下の信号が流れるとしたが、これ以外に設計者が指定した信号が流れる信号線や、１０ＭＨｚ以上でのピーク電流値が０．１Ａを越える信号が流れる信号線などとしてもよい。この電流値は、回路シミュレータなどから得られる値を用いればよい。
（３）上記実施の形態において、プレーン分割部１０８は、ブロックの種類を判断する際にしきい値として、周波数５０ＭＨｚと１０ＭＨｚと、遷移時間１ｎＳと５ｎＳという値を用いたが、配線基板に実装する各回路ブロックの周波数帯に応じて異なる値を用いてもよい。
（４）上記実施の形態における小プレーン接続処理は必ずしも実行する必要がなく省略してもよい。なぜなら、帰還路の処理において小プレーン間が箔で接続されるからである。
（５）上記実施形態ではブロックの配置領域を矩形としたが、矩形でなくてもよい。矩形でないブロックの形状に沿って、境界線分を設定することにより、矩形以外の形状に対応することができる。
（６）本実施の形態において、小プレーンを接続する箔の位置としては小プレーン間ならどの位置でもかまわないが、望ましくは、小プレーン間の最も狭い位置や、小プレーンの頂点の位置などが良い。また、接続個所の箔幅は一般信号線の２倍としたが、設計者からの指示に従うようにしてもよい。
８．実施の形態８
本発明に係る別の１つの実施の形態としての配線基板の設計を支援する配線基板ＣＡＤ装置２００（以下、ＣＡＤ装置２００と呼ぶ。）について、図面を参照しながら説明する。
８．１  ＣＡＤ装置２００の構成
ＣＡＤ装置２００は、図１１４に示すように、コマンド入力部１０１、データ入力部１０２、表示部１０３、設計情報記憶部１０４、コマンド入力解析部１０５、部品配置部１０６、プレーン設定部１０７、プレーン分割部１０８、小プレーン接続部２０９、信号配線部１１０、帰還路設定部１１１及び制御部１１２ｂから構成されている。
【０３２８】
同図において、ＣＡＤ装置１００の構成要素と同じ符号が付された構成要素は同一であるので、説明を省略し、以下に異なる構成要素を中心に説明する。
ＣＡＤ装置２００はＣＡＤ装置１００の構成要素である小プレーン接続部１０９の代わりに小プレーン接続部２０９を備え、ＣＡＤ装置１００の構成要素である制御部１１２ａの代わりに制御部１１２ｂを備えている点において、ＣＡＤ装置２００はＣＡＤ装置１００と異なっている。
８．１．１  小プレーン接続部２０９
小プレーン接続部２０９は、プレーン分割部１０８により分割された小プレーンと小プレーンとの間を所定幅のインダクタ部品（コイル）Ｌで接続する。
【０３２９】
実施の形態１においては、小プレーン接続部１０９は、プレーン分割部１０８により分割された小プレーンと小プレーンとの間を所定幅の箔で接続している。一方、実施の形態２においては、小プレーン接続部２０９は箔の代わりにインダクタ部品Ｌを用いて接続している。
このように、インダクタ部品Ｌで接続するのは、実施の形態７と同様に小プレーン間を同電位にするとともに、小プレーン間で高調波成分の漏洩を低減するためである。
８．１．２  制御部１１２ｂ
コマンド入力解析部１０５からプレーン分割コマンドを受け取ると、制御部１１２ｂは、部品配置部１０６、プレーン設定部１０７、プレーン分割部１０８、小プレーン接続部２０９、信号配線部１１０、帰還路設定部１１１をこの順で起動する。
【０３３０】
制御部１１２ｂが制御部１１２ａと異なるのは、小プレーン接続部１０９の代わりに、小プレーン接続部２０９を起動している点である。その他の点については、制御部１１２ａと同じであるので、説明を省略する。
８．２  ＣＡＤ装置２００の動作
ＣＡＤ装置２００の動作について説明する。
８．２．１  ＣＡＤ装置２００の概略動作
ＣＡＤ装置２００による配線基板設計の概略動作については、図９９のフローチャートに示すＣＡＤ装置１００による配線基板設計の概略動作と、ステップＳ１０４のみが異なり、他のステップは同じであるので、以下に、異なるステップの動作について説明し、同じ動作のステップの説明は省略する。
【０３３１】
ステップＳ１０４において、制御部１１２ｂは、小プレーン接続部２０９を起動し、小プレーン接続部２０９は分割により生じた小プレーン間を接続する小プレーン接続処理を行う。
８．２．２  小プレーン接続処理の動作
ＣＡＤ装置２００の小プレーン接続処理の動作について、図１１５に示すフローチャートを用いて説明する。
【０３３２】
小プレーンが形成された後、小プレーン接続部２０９は、まず、一時的に生成された小プレーン配線テーブルを参照して、プレーン分割部１０８により形成された各小プレーン毎に、ネット名を取得する。図１０３の場合、電源プレーンが分割されて形成された小プレーンＰ１〜Ｐ４について、一時的に生成された小プレーン配線テーブルからそれぞれｎｅｔ２００というネット名を取得する。取得した複数のネット名が同じであれば（ステップＳ２０１）、小プレーン接続部２０９は、インダクタ部品Ｌを発生し、部品リストに追加する（ステップＳ２０２）。このインダクタ部品Ｌの値は、小プレーン間の電位を等しくできればよいので、どんな値でもよい。例えば、部品リストに指定されている他のインダクタ部品（コモンモードチョークなど）をそのまま用いてもよいし、５nHなど設計者が指定する値としてもよい。また、１オームなど設計者が指定したインピーダンスを用いて式２により決定してもよい。
（式２）Ｌ＝Ｚ／２πｆ
ここでＺは設計者指定のインピーダンス、πは円周率、ｆは前記インダクタ部品Ｌにより接続される２つの小プレーンに対応する２つの回路ブロック内で最も高い信号周波数である。
【０３３３】
次に、小プレーン接続部２０９は、ネット名が同じで、これらの隣り合う小プレーンと小プレーンとの間を当該インダクタ部品Ｌで接続する（ステップＳ２０３）。本実施例では、小プレーンと小プレーンとの間のスリットの端においてインダクタ部品Ｌを追加することにより接続する。
さらに、小プレーン接続部２０９は、当該小プレーンのネット名を変更しネットリストのネットを分割する（ステップＳ２０４）。このネット名の変更により、インダクタ部品により接続された小プレーンは、配線基板ＣＡＤ装置２００において別のネットとして扱うことができる。またネット名の変更は、例えば上記のｎｅｔ２００の場合にはｎｅｔ２００＿１、ｎｅｔ２００＿２などのように、分割前のネット名を判別できるようすることが望ましい。
【０３３４】
次に、ステップＳ２０１へ戻って、ネット名の等しい小プレーンがなくなるまで、ステップＳ２０２からＳ２０４を繰り返す。
小プレーン接続部２０９によりインダクタ部品が接続された小プレーンの様子を図１１６に示す。同図のＬ１〜Ｌ４が小プレーン接続部２０９により追加されたインダクタ部品である。また、分割前にｎｅｔ２００と名称のつけられている小プレーンＰ１〜Ｐ４のネットは、たとえばｎｅｔ２００＿１、ｎｅｔ２００＿２、ｎｅｔ２００＿３、ｎｅｔ２００＿４というネット名に変更される。
【０３３５】
また、グランドプレーンが分割されて形成された小プレーンについても、ｎｅｔ１００という同じネット名であるので、図１１６と同様である。
上記小プレーン接続部２０９がインダクタ部品を追加して、さらにネット名を変更しているのは、同電位に保つとともに、接続された各小プレーンを別個独立のネットとして取り扱うためである。これに対して第１実施形態の小プレーン接続部１０９が箔を追加してネット名を変更していないのは、同電位に保つとともに、小プレーンを同じネットとして取り扱うためである。
９．実施の形態９
本発明に係る別の１つの実施の形態としての配線基板の設計を支援する配線基板ＣＡＤ装置３００（以下、ＣＡＤ装置３００と呼ぶ。）について、図面を参照しながら説明する。
９．１  ＣＡＤ装置３００の構成
ＣＡＤ装置３００は、図１１７に示すように、コマンド入力部１０１、データ入力部１０２、表示部１０３、設計情報記憶部１０４、コマンド入力解析部１０５、部品配置部１０６、プレーン設定部１０７、プレーン分割部１０８、小プレーン接続部１０９、配線領域設定部３１０、配線部３１１及び制御部１１２ｃから構成されている。
【０３３６】
同図において、図９１のＣＡＤ装置１００と同じ符号が付された構成要素は同一であるので、説明を省略し、以下に異なる構成要素を中心に説明する。
配線基板ＣＡＤ装置３００は、ＣＡＤ装置１００の構成要素である信号配線部１１０と帰還路設定部１１１との代わりに、配線領域設定部３１０と配線部３１１とを備え、制御部１１２ａの代わりに制御部１１２ｃを備えている点が異なっている。
９．１．１  配線領域設定部３１０
配線領域設定部３１０は、プレーン分割部１０８による小プレーンへの分割後、所定の信号線についてその信号線が配される配線領域を信号層上に設定する。ここで、所定の信号線とは、例えば、信号周波数が１０ＭＨｚ以上の信号や遷移時間が５ｎＳ以下の信号など、高調波ノイズの発生源となる可能性の高い信号が流れる信号線である。
【０３３７】
配線領域設定部３１０は、ネットリスト５４０と端子リスト５３０とから所定の信号線を判別する。
配線領域設定部３１０は、前記判別された信号線が接続される小プレーンと同じネット名を有する全ての小プレーンと全ての箔とを検出し、それらの形状を合せた範囲を前記判別された信号線が配される信号層上に投影して形成される領域を配線領域として設定する。
【０３３８】
例えば、図１１８に示すように、所定の信号線の１つが小プレーンＰ１上の部品Ｂ１と小プレーンＰ２上の部品Ｂ２とを接続する場合、配線領域設定部３１０は、小プレーンＰ１〜Ｐ４と箔Ｈ１〜Ｈ４とを合わせた範囲を信号層上に投影して形成される領域を配線領域として設定する。
この配線領域は、経路領域とも呼ぶ。
９．１．２  配線部３１１
配線部３１１は、配線領域設定部３１０により信号層上に配線領域を設定された信号線については、その配線領域内で信号線箔を配線する。
【０３３９】
例えば、図１１８に示すように、配線領域設定部３１０により設定された小プレーンＰ１〜Ｐ４と箔Ｈ１〜Ｈ４とからなる範囲を信号層上に投影して形成された配線領域において、配線部３１１は、部品Ｂ１と小プレーンＰ１及び箔Ｈ１の接続部分を信号層上に投影して形成される範囲とを直線で結んで形成される信号線箔Ｓ２と、部品Ｂ２と小プレーンＰ２及び箔Ｈ１の接続部分を信号層上に投影して形成される範囲とを直線で結んで形成される信号線箔Ｓ３とを同図に示すように配線する。また、信号線箔Ｓ２とＳ３とを接続する信号線箔Ｓ４を配線する。
【０３４０】
これにより、高調波ノイズを発生する信号線については、プレーン上で配線され、信号線箔に沿った帰還路を確保することができるので、この信号線と帰還路を流れる電流が形成する電流ループにより囲まれる面積が小さくなり、小プレーンと小プレーンとの間のノイズ漏洩を低減することができる。
９．１．３  制御部１１２ｃ
コマンド入力解析部１０５からプレーン分割コマンドを受け取ると、制御部１１２ｃは、部品配置部１０６、プレーン設定部１０７、プレーン分割部１０８、小プレーン接続部１０９、配線領域設定部３１０、配線部３１１をこの順で起動する。
【０３４１】
制御部１１２ｃが制御部１１２ａと異なるのは、信号配線部１１０及び帰還路設定部１１１の代わりに、配線領域設定部３１０及び配線部３１１を起動している点である。その他の点については、制御部１１２ａと同じであるので、説明を省略する。
９．２  ＣＡＤ装置３００の動作
ＣＡＤ装置３００の動作について説明する。
【０３４２】
ＣＡＤ装置３００による配線基板設計の概略動作については、図９９のフローチャートに示すＣＡＤ装置１００による配線基板設計の概略動作と次の点において異なる。すなわち、ステップＳ１０５に示す配線処理及びステップＳ１０６に示す帰還路設定処理に代わり、以下に示す配線領域設定及び配線処理を有する。他のステップは同じであるので、同じステップについては、説明を省略し、配線領域設定及び配線処理の動作について、以下に説明する。
９．２．１  配線領域設定及び配線処理の動作
配線領域設定及び配線処理の動作について、図１１９に示すフローチャートを用いて説明する。
【０３４３】
制御部１１２ｃは、配線領域設定部３１０を起動し、配線領域設定部３１０は、所定の信号線が接続される部品をネットリスト５４０から検出し（ステップＳ３０１）、検出された部品が接続される小プレーンと同じネット名を有する全ての小プレーン及び全ての箔の位置及びその導体部分の形状を検出し（ステップＳ３０２）、その形状を前記信号線が配される信号層上に投影して形成される範囲内を当該信号線の配線領域に設定する（ステップＳ３０３）。次に、制御部１１２ｃは、配線部３１１を起動し、配線部３１１は、前記所定の信号線について、前記信号層上に設定された配線領域内で信号線箔を配線する（ステップＳ３０４）。
【０３４４】
なお、上記ステップＳ３０２において配線領域設定部３１０が、小プレーンの形状として、外形形状と導体部分の形状を検出しているのは、小プレーン中のビアの周囲に設けられる非導体部分や、ビアが近接して並んでいる場合に連続的に形成される非導体部分などを配線領域から除外するためである。
また、配線領域設定部３１０は、プレーン分割部１０８による小プレーンへの分割後に上記のように配線領域を設定しているが、アナログプレーンとディジタルプレーンなどのように複数のプレーンを有する配線基板であれば、各プレーンを分割して小プレーンを生成せず、信号線が接続される１つのプレーン全体の位置及び形状に基づいて、配線領域を設定するとしてもよい。
１０．その他の実施の変形例
なお、本発明を上記実施の形態１〜９に基づいて説明してきたが、本発明は上記実施の形態１〜９に限定されないのはもちろんである。すなわち、以下のような場合も本発明に含まれる。
【０３４５】
本発明は、コンピュータ読み取り可能な記録媒体であって、上記設計支援方法をコンピュータに実行させるプログラムを記録していることを特徴とする。
また、上記のプログラムを通信回線を通して移送することにより、独立した他のコンピュータシステムで実行するようにしてもよい。
【０３４６】
【発明の効果】
本発明は、上記に説明したように、少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、前記１つの信号層、又は前記１つの電源層若しくはグランド層上において、１つの経路領域を生成し、前記経路領域は、少なくとも１つの信号層に配される１つの信号線の一部、又は少なくとも１つの信号層に配される１つの信号線を流れる電流の帰還経路となると想定される経路の一部を内包する領域である経路領域生成手段と、信号線と対応する経路とを含む電流ループにより囲まれる面積が小さくなるように、前記設定された経路領域に基づいて、部品、箔若しくはビアを配置する位置、又は、部品、箔若しくはビアの配置を避ける位置を算出する位置算出手段とを備える。
【０３４７】
この構成によれば、信号層、電源層又はグランド層に設定された経路領域に基づいて、信号線と経路とを含む電流ループにより囲まれる面積が小さくなるように、部品、箔若しくはビアを配置する位置、又は部品、箔若しくはビアの配置を避ける位置を算出するので、ノイズ特性の良い配線基板設計を行うことができるという効果がある。
【０３４８】
ここで、前記１つの信号層には、複数の部品の各端子間を接続する箔が信号線として配されており、帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、接続識別子毎に、当該接続識別子により特定される端子間を接続する箔が占める箔領域の位置を示す箔情報と、当該箔が配されている層を識別する層識別子との組を記憶している箔記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子に対応する箔情報と層識別子との組を、前記箔記憶手段から検出する箔検出手段と、前記多層配線基板を構成する電源層又はグランド層から、前記検出された層識別子により識別される信号層に最も近い位置に配されている電源層又はグランド層を抽出する電源グランド層検出手段と、前記抽出された電源層又はグランド層においてビアの配置を禁止する配置禁止領域を前記経路領域として生成し、前記配置禁止領域は、箔周囲領域を多層配線基板の積層方向に前記抽出された電源層又はグランド層に投影して形成される領域であり、前記箔周囲領域は、前記検出された箔情報により示される箔領域を所定の幅で囲む境界内の領域である禁止領域生成手段とを含み、ビアを配置する位置を算出する前記位置算出手段は、前記生成された配置禁止領域を避けて、ビアを配置する位置を算出するように構成してもよい。
【０３４９】
この構成によれば、検出されたネットの配線の直下または直上のプレーンであって、帰還電流の経路となる層において、ビアによる非導体領域が生成されないので、帰還電流の帰路が確保され、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、前記複数の層間が所定のクリアランス半径を有するビアで接続され、帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、信号層に配される少なくとも１つの部品を識別する部品識別子と、信号層に配される少なくとも１つのキャパシタ素子を識別するキャパシタ素子識別子とを記憶している部品記憶手段と、１つの信号層に配される一つの部品を識別する部品識別子を選択する部品選択手段と、前記部品識別子により識別される部品が接続されている電源層及びグランド層にそれぞれ接続され、所定の容量を有し、前記信号層において前記部品の最も近くに配置されているキャパシタ素子を識別するキャパシタ素子識別子を選択するキャパシタ素子選択手段と、前記部品が接続されている電源層又はグランド層であって、前記信号層に最も近い位置に配されている電源層又はグランド層において、前記信号層上で前記キャパシタ素子と前記部品とを対角上に置いて形成される矩形領域に、前記多層配線基板の積層方向に投影して形成される領域を前記経路領域として設定する矩形領域設定手段とを含み、ビアの配置を避ける位置を算出する前記位置算出手段は、前記設定された経路領域を貫通するビアの前記所定のクリアランス半径を、別の値に変更し、前記クリアランス半径は、前記ビアを中心とする円形領域の半径であり、前記円形領域において、他のビアの配置が禁止されるクリアランス半径変更手段を含むように構成してもよい。
【０３５０】
この構成によれば、所定の領域内においてプレーン層上で２つ以上のビアによる非導体領域が互いに接触することを避けることができるので、所定のネットの信号ループ面積を最小限に食い止めることができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つのグランド層又は電源層とが所定の順序で重ねられて構成され、帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層を前記経路領域として設定し、前記電源層又は前記グランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段とを含み、箔を配置する位置を算出する前記位置算出手段は、前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する信号層識別子を検出する信号層検出手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記経路領域として設定された電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子と、前記検出された信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、前記信号層毎に決定された優先順位を用いて、前記接続の両端に接続される各部品を結ぶ箔を配する信号層を決定する配線層決定手段と、前記決定された信号層において、前記接続により特定される端子間を結ぶ箔を配する領域を算出する配線手段とを含むように構成してもよい。
【０３５１】
この構成によれば、信号層毎に決定された優先順位を用いて箔を配線する信号層を決定し、箔を配線するので、信号線と帰還経路とで形成される信号ループ面積を最小にし、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つのグランド層又は電源層とが所定の順序で重ねられて構成され、帰還経路の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、接続識別子毎に、当該接続により特定される端子間を結ぶ箔が配されている箔領域と、前記箔が配されている信号層を識別する箔信号層識別子とを記憶している箔記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子に対応する箔信号層識別子を前記箔記憶手段より検出する箔検出手段と、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層を前記経路領域として設定し、前記電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段とを含み、箔を配置する位置を算出する前記位置算出手段は、前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する部品信号層識別子を検出する信号層検出手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記検出された電源層識別子又はグランド層識別子と、前記検出された部品信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、前記信号層毎に決定された優先順位を用いて、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があるか否かを判定する優先度判定手段と、前記優先度判定手段により、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があると判定された場合、前記箔記憶手段から前記箔信号層識別子と、前記箔信号層識別子に対応する箔領域とを削除し、前記より高い優先順位を有する信号層において、当該接続により特定される端子間を結ぶ箔を配する箔領域を新たに算出し、算出した箔領域を識別する箔信号層識別子と、算出した箔領域とを新たに前記箔記憶手段に書き込む箔移動手段とを含むように構成してもよい。
【０３５２】
この構成によれば、さらに電源層又はグランド層に近い配線層に配線できるので、前記ネットの信号ループ面積をより小さくすることができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記複数の部品を識別する部品識別子毎に、当該部品が配されている信号層を識別する部品信号層識別子と、当該部品が前記信号層に配置されている位置を示す部品位置情報と、当該部品の部品種類とを記憶している部品記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子により識別される接続の両端に接続される第１の部品の部品識別子と第２の部品の部品識別子とを検出する部品検出手段と、前記検出された第１の部品の部品識別子及び第２の部品の部品識別子にそれぞれ対応する部品信号層識別子を第１の部品信号層識別子及び第２の部品信号層識別子として前記部品記憶手段より取り出し、取り出した前記第１の部品信号層識別子と前記第２の部品信号層識別子とが同一であるか否かを判定する部品面判定手段と、前記部品面判定手段により同一でないと判定された場合に、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子が配置されている位置と前記接続に接続される第２の部品の端子を前記信号層に投影して生成される位置とを対角として形成される矩形領域の位置を示す矩形位置情報を前記経路領域を示す情報として生成する矩形領域生成手段とを含み、箔とビアとを配置する位置を算出する前記位置算出手段は、前記部品記憶手段から、前記検出された各部品の接続されている電源層及びグランド層に接続され、キャパシタ素子を示す部品種類を有し、かつ前記経路領域を示す矩形位置情報内に存在する部品位置情報を有する部品識別子を検索し、該当する部品識別子が存在するか否かを判定するキャパシタ素子判定手段と、前記キャパシタ素子判定手段により前記部品識別子が存在すると判定された場合に、前記部品識別子に対応する部品位置情報から所定の距離内に存在する位置をビア配置位置として算出するビア配置手段と、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第１の箔位置を算出し、前記第２の部品信号層識別子により識別される信号層において、前記接続に接続される第２の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第２の箔位置を算出する配線手段とを含むように構成してもよい。
【０３５３】
この構成によれば、当該ネットに対して配線された当該箔に隣接するプレーンが電源層からグランド層に又はグランド層から電源層に変わる位置を、帰還電流の経路となるキャパシタ素子付近にすることで、信号ループ面積を抑制することができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３５４】
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが所定の順序で重ねられて構成され、信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記少なくとも１つの信号層に配されるキャパシタ素子毎に、前記少なくとも１つの電源層及び少なくとも１つのグランド層に接続されている当該キャパシタ素子の配置位置を記憶しているキャパシタ素子記憶手段と、前記複数の層を識別する層識別子毎に、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類と、前記所定の順序とを記憶している層種類記憶手段と、接続識別子毎に、当該各端子間を接続する少なくとも１つの箔が占める箔領域の位置を示す少なくとも１つの箔情報と、前記少なくとも１つの箔が配置されている信号層を識別する少なくとも１つの信号層識別子とを記憶している箔記憶手段と、複数の層を接続するビア毎に、ビア配置位置を記憶しているビア記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記箔記憶手段から、前記指定された接続識別子に対応する少なくとも１つの箔情報と、少なくとも１つの信号層識別子とを検出する箔検出手段と、前記ビア記憶手段からビア配置位置を読み出し、読み出したビア配置位置を用いて、前記検出された少なくとも１つの箔情報で示される箔領域内に配置されるビアが存在するか否かを判定するビア判定手段と、前記ビア判定手段により、該当するビアが存在すると判定され、前記箔検出手段により第１の箔の信号識別子と第２の箔の信号識別子との２つが検出された場合に、前記層種類記憶手段に記憶されている層識別子毎の層の種類と順序とを用いて、前記箔検出手段により検出された第１の箔が配されている第１の信号層識別子により識別される第１の信号層に最も近い位置にある第１の電源層又は第１のグランド層と、前記第２の箔が配されている第２の信号層識別子により識別される第２の信号層に最も近い位置にある第２の電源層又は第２のグランド層とが異なるか否かを判定する隣接プレーン判定手段と、前記隣接プレーン判定手段により、異なると判定された場合に、前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層又は前記第１のグランド層及び前記第２の電源層又は前記第２のグランド層に接続されるキャパシタ素子であって、前記配置位置と前記ビア配置位置との距離が所定の値よりも小さいか又は等しいキャパシタ素子が存在するか否かを判定するキャパシタ配置判定手段と、前記キャパシタ配置判定手段により、該当するキャパシタ素子が存在しないと判定された場合に、前記第１の信号層識別子により識別される第１の信号層において、前記指定された接続識別子により特定される各端子を対角として形成される矩形領域を経路領域として生成する矩形領域生成手段とを含み、部品、箔、又はビアを配置する位置を算出する前記位置算出手段は、前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層とに接続されるキャパシタ素子であって、前記生成された矩形領域内に配置されるキャパシタ素子が存在するか否かを判定する矩形領域キャパシタ配置判定手段と、前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在すると判定された場合に、前記キャパシタ素子の配置位置から所定の距離内に存在する位置を新たにビア配置位置として算出し、前記第１の信号層識別子により識別される第１の信号層において、前記接続識別子により識別される第１の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第１の箔位置を算出し、前記第２の信号層識別子により識別される第２の信号層において、前記第２の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第２の箔位置を算出する配線手段と、前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在しないと判定された場合に、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層に接続され、前記ビア配置位置から所定距離だけ離れた位置を新たにキャパシタ素子の配置位置として算出するキャパシタ素子配置手段とを含むように構成してもよい。
【０３５５】
この構成によれば、前記ビアによって当該ネットに対して配線された当該箔に隣接するプレーンが電源層からグランド層に又はグランド層から電源層に変わる場合、当該ネットの両端の端子を対角とする矩形領域内に帰還電流の経路となり得るキャパシタ素子が配置されているか調査し、キャパシタ素子がある場合には、キャパシタ素子の近辺にビアを配置し、キャパシタ素子がない場合には、ビアの近辺にキャパシタ素子を配置することができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３５６】
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成され、信号線の一部を内包する経路領域を生成する前記経路領域生成手段は、信号線の箔の配線に先立って、所定の信号線に接続される部品を検出する部品検出手段と、検出された部品を接続する全ての電源層又はグランド層の位置及びその導体部分の形状を検出するプレーン検出手段と、検出された全ての電源層又はグランド層の位置及びその導体部分の形状で示される範囲内を信号層に投影して形成される領域を前記所定の信号線を配する前記経路領域として設定する配線領域設定手段とを含み、箔を配置する位置を算出する前記位置算出手段は、前記設定された配線領域内で前記所定の信号線の箔を配線する位置を算出するように構成してもよい。
【０３５７】
この構成によれば、例えば、所定の信号線に高周波信号が流れる場合に、前記信号線の帰還電流が流れる経路を電源層又はグランド層上に確保することができるので、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
また、本発明は、複数の部品の各端子間を接続する箔が配されている少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが重ねられて構成される多層配線基板へのビアの配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、接続識別子毎に、当該接続識別子により特定される端子間を接続する箔が占める箔領域の位置を示す箔情報と、当該箔が配されている層を識別する第１層識別子との組を記憶している箔記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子に対応する箔情報と第１層識別子との組を、前記箔記憶手段から検出する箔検出手段と、前記多層配線基板を構成する電源層又はグランド層から、前記検出された第１層識別子により識別される信号層に最も近い位置に配されている電源層又はグランド層を抽出する電源グランド層検出手段と、前記抽出された電源層又はグランド層においてビアの配置を禁止する配置禁止領域を生成し、前記配置禁止領域は、箔周囲領域を多層配線基板の積層方向に前記抽出された電源層又はグランド層に投影して形成される領域であり、前記箔周囲領域は、前記検出された箔情報により示される箔領域を所定の幅で囲む境界内の領域である禁止領域生成手段とを備える。
【０３５８】
この構成によれば、検出されたネットの配線の直下または直上の電源層又はグランド層であって、帰還電流の経路となる層において、ビアによる非導体領域が生成されないので、帰還電流の帰路が確保され、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記接続識別子指定手段は、利用者の指示を受け付ける指示受付手段と、前記複数の部品の各端子間の接続毎に、前記端子間を流れる信号の立上り時間若しくは立下がり時間又は前記端子間を流れる信号の周波数を記憶している信号記憶手段と、前記受け付けられた利用者の指示により、前記信号記憶手段から、立上り時間若しくは立下がり時間が所定値以下である信号が流れる端子間の接続又は周波数が所定値以上である信号が流れる端子間の接続を抽出し、抽出した接続を識別する接続識別子を指定する接続指定手段とを含むように構成してもよい。
【０３５９】
この構成によれば、高速信号線を周波数又は立ち上り時間若しくは立ち下がり時間から特定でき、ノイズ発生源となりやすい高速信号線の直下または直上に限って前記ビアの配線禁止領域を設けることができるので、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記多層配線基板は、少なくとも１つの信号層と、少なくとも１つの電源層又はグランド層とが、所定の順序により重ねられて構成され、前記電源グランド層検出手段は、複数の部品の各端子間の接続を識別する部品端子接続識別子毎に、前記複数の部品をそれぞれ識別する接続部品識別子と、接続される前記複数の部品の各端子をそれぞれ識別する接続端子識別子とから構成される組を少なくとも１つ記憶している部品接続記憶手段と、部品を識別する部品識別子及び前記部品の各端子を識別する部品端子識別子毎に、前記部品の端子の属性を示す端子属性を記憶している端子記憶手段と、電源層、グランド層又は信号層をそれぞれ識別する第２層識別子を前記所定の順序で並べて記憶している層識別子記憶手段と、前記部品接続記憶手段から、前記接続識別子指定手段により指定された接続識別子と同一の部品端子接続識別子に対応する接続部品識別子を検出する部品検出手段と、前記端子記憶手段から、前記部品検出手段により検出された接続部品識別子と同一の部品識別子に対応し、電源端子又はグランド端子を示す端子属性を有する部品端子識別子を検出する端子検出手段と、前記部品接続記憶手段から、前記部品検出手段により検出された接続部品識別子と一致する接続部品識別子と、前記端子検出手段により検出された部品端子識別子と一致する接続端子識別子とから構成される組に対応する部品端子接続識別子を検出し、前記箔記憶手段から、前記検出された部品端子接続識別子と同一の接続識別子に対応し、１つの組を構成する第１層識別子を少なくとも１つ第３層識別子として検出する電源グランド検出手段と、前記検出された少なくとも１つの第３層識別子から、前記層識別子記憶手段に記憶されている第２層識別子を用いて、前記検出された第１層識別子に最も近い位置に配されている層識別子を抽出する層識別子抽出手段とを含むように構成してもよい。
【０３６０】
この構成によれば、当該検出されたネットについて、配線層に最も近い電源層又はグランド層をその帰還電流の経路として認識することができるので、前記ビアの禁止領域を帰還電流が最も多く流れる部分に配置することができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
また、本発明は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とから構成されている多層配線基板へのビアの配置設計を支援する設計支援装置であって、信号層に配される少なくとも１つの部品を識別する部品識別子と、信号層に配される少なくとも１つのキャパシタ素子を識別するキャパシタ素子識別子とを記憶している部品記憶手段と、１つの信号層に配される一つの部品を識別する部品識別子を選択する部品選択手段と、前記部品識別子により識別される部品が接続されている電源層及びグランド層にそれぞれ接続され、所定の容量を有し、前記信号層において前記部品の最も近くに配置されているキャパシタ素子を識別するキャパシタ素子識別子を選択するキャパシタ素子選択手段とを備える。
【０３６１】
この構成によれば、部品の最も近くに配置されているキャパシタ素子を選択するので、操作者は容易に当該部品のバイパスコンデンサを見つけることができるという効果がある。
ここで、前記設計支援装置は、さらに、前記部品が接続されている電源層又はグランド層であって、前記信号層に最も近い位置に配されている電源層又はグランド層において、前記信号層上で前記キャパシタ素子と前記部品とを対角上に置いて形成される矩形領域に、前記多層配線基板の積層方向に投影して形成される領域をクリアランス半径変更領域として設定する矩形領域設定手段を含むように構成してもよい。
【０３６２】
この構成によれば、所定の信号線を持つ部品と当該部品のバイパスコンデンサとにより形成される領域を設定するので、電源層及びグランド層の前記領域内においてビアの非導体領域を一定の距離以上離すことにより、この領域内において、レジストが連続して並ぶことによる非導体領域の溝の発生を防ぐことができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３６３】
ここで、前記設計支援装置は、さらに、前記信号層に最も近い位置に配されている電源層又はグランド層において、前記信号層上で前記キャパシタ素子と前記部品とを対角上に置いて形成される矩形領域に、前記多層配線基板の積層方向に投影して形成される領域をクリアランス半径変更領域として設定する矩形領域設定手段を含むように構成してもよい。
【０３６４】
この構成によれば、所定の信号線を持つ部品と当該部品のバイパスコンデンサとにより形成される領域を設定するので、電源層及びグランド層の前記領域内においてビアの非導体領域を一定の距離以上離すことにより、この領域内において、レジストが連続して並ぶことによる非導体領域の溝の発生を防ぐことができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３６５】
ここで、前記複数の層間が所定のクリアランス半径を有するビアで接続され、前記設計支援装置は、さらに、前記設定されたクリアランス半径変更領域を貫通するビアの前記所定のクリアランス半径を、別の値に変更し、クリアランス半径は、前記ビアを中心とする円形領域の半径であり、前記円形領域において、他のビアの配置が禁止されるクリアランス半径変更手段を含むように構成してもよい。
【０３６６】
この構成によれば、所定の信号線を持つ部品と当該部品のバイパスコンデンサとにより形成される領域内において、ビアは所定のクリラアンス半径を有するので、電源層又はグランド層上で２つ以上のビアによる非導体領域が互いに接触することを避け、所定のネットの帰還電流ループを最小限に食い止めることができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３６７】
ここで、前記設計支援装置は、さらに複数の部品の各端子間の接続を識別する接続識別子を記憶している接続記憶手段を含み、前記部品選択手段は、１つの接続識別子を指定する接続識別子指定手段と、前記複数の部品の各端子間の接続毎に、当該接続の両端に接続されている部品を識別する部品識別子を記憶している部品接続記憶手段と、前記複数の層を識別する層識別子毎に、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類とを記憶している層種類記憶手段と、前記部品接続記憶手段から、前記指定された接続識別子により識別される接続の両端に接続されている各部品を識別する各部品識別子を検出する部品検出手段と、前記多層配線基板を構成する電源層又はグランド層から、前記検出された部品識別子により識別される各部品が接続されている電源層又はグランド層をそれぞれ識別する第１の電源層識別子又は第１のグランド層識別子を抽出する電源グランド層検出手段と、部品を識別する部品識別子毎に、当該部品の配される位置を示す部品位置情報を記憶している部品位置記憶手段と、前記部品位置記憶手段から、前記検出された各部品識別子により識別される各部品の部品位置情報を読み出す部品位置検出手段とを含み、前記キャパシタ素子選択手段は、キャパシタ素子を識別するキャパシタ素子識別子毎に、当該キャパシタ素子が配されている位置を示すキャパシタ素子位置情報と、当該キャパシタ素子の電源端子を識別する第１の電源端子識別子と、当該キャパシタ素子のグランド端子を識別する第１のグランド端子識別子と、当該キャパシタ素子の容量とを記憶しているキャパシタ素子記憶手段と、前記キャパシタ素子記憶手段から、キャパシタ素子位置情報と第１の電源端子識別子と第１のグランド端子識別子と容量とを読み出すキャパシタ素子読出手段と、キャパシタ素子毎に、当該キャパシタ素子の電源端子を識別する第２の電源端子識別子と前記電源端子に接続される電源層を識別する第２の電源層識別子との組と、当該キャパシタ素子のグランド端子を識別する第２のグランド端子識別子と前記グランド端子に接続されるグランド層を識別する第２のグランド層識別子との組とを記憶している端子接続記憶手段と、前記端子接続記憶手段から、前記読み出された第１の電源端子識別子に一致する第２の電源端子識別子と組をなす第２の電源層識別子と、前記読み出された第１のグランド端子識別子に一致する第２のグランド端子識別子と組をなす第２のグランド層識別子とを検出し、前記第１の電源層識別子と前記第２の電源層識別子とが一致し、前記第１のグランド層識別子と前記第２のグランド層識別子とが一致しているかを判断する電源グランド接続判断手段と、前記読み出されたキャパシタ素子の容量が所定値であるか否かを判断する容量判断手段と、前記読み出された部品位置情報と前記読み出されたキャパシタ素子位置情報とを用いて、前記部品と前記キャパシタ素子との距離を算出する位置算出手段と、電源グランド接続判断手段と、前記容量判断手段と、位置算出手段とに対して、前記キャパシタ素子が前記部品の接続されている電源層及びグランド層に接続されているか否かの判断と、前記キャパシタ素子の容量の判断と、前記部品と前記キャパシタ素子との距離の算出とをさせ、前記キャパシタ素子記憶手段から、前記電源層及び前記グランド層に接続され、所定の容量を有し、前記部品の最も近くに配置されたキャパシタ素子を識別するキャパシタ素子識別子を検出するキャパシタ素子検出手段とを含むように構成してもよい。
【０３６８】
この構成によれば、当該部品のバイパスコンデンサを決定できるので、当該部品と当該部品のバイパスコンデンサとにより形成される領域内において、電源層又はグランド層上で２つ以上のビアによる非導体領域が互いに接触することを避け、所定のネットの帰還電流ループを最小限に食い止めることができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３６９】
また、本発明は、少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが所定の順序で重ねられて構成される多層配線基板への箔の配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する各信号層識別子を検出する信号層検出手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記検出された電源層識別子又はグランド層識別子と、前記検出された信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、前記信号層毎に決定された優先順位を用いて、前記接続の両端に接続される各部品を結ぶ箔を配する信号層を決定する配線層決定手段と、前記決定された信号層において、前記接続により特定される端子間を結ぶ箔を配する領域を新たに算出する配線手段とを備える。
【０３７０】
この構成によれば、所定のネットの配線を前記ネットの接続される部品の電源層もしくはグランド層に隣接する配線層に配線できるため、前記ネットの信号ループ面積をより小さくすることができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記電源グランド層検出手段は、接続識別子毎に、当該接続識別子により特定される端子間を接続する箔が占める箔領域の位置を示す箔情報と、当該箔が配されている層を識別する第１層識別子との組を記憶している箔記憶手段と、複数の部品の各端子間の接続を識別する部品端子接続識別子毎に、前記複数の部品をそれぞれ識別する接続部品識別子と、接続される前記複数の部品の各端子をそれぞれ識別する接続端子識別子とから構成される組を少なくとも１つ記憶している部品接続記憶手段と、部品を識別する部品識別子及び前記部品の各端子を識別する部品端子識別子毎に、前記部品の端子の属性を示す端子属性を記憶している端子記憶手段と、電源層、グランド層又は信号層をそれぞれ識別する第２層識別子を前記所定の順序で並べて記憶している層識別子記憶手段と、前記部品接続記憶手段から、前記接続識別子指定手段により指定された接続識別子と同一の部品端子接続識別子に対応する接続部品識別子を検出する部品検出手段と、前記端子記憶手段から、前記部品検出手段により検出された接続部品識別子と同一の部品識別子に対応し、電源端子又はグランド端子を示す端子属性を有する部品端子識別子を検出する端子検出手段と、前記部品接続記憶手段から、前記部品検出手段により検出された接続部品識別子と一致する接続部品識別子と、前記端子検出手段により検出された部品端子識別子と一致する接続端子識別子とから構成される組に対応する部品端子接続識別子を検出し、前記箔記憶手段から、前記検出された部品端子接続識別子と同一の接続識別子に対応し、１つの組を構成する第１層識別子を少なくとも１つ第３層識別子として検出する電源グランド検出手段とを含み、前記優先順位決定手段は、前記層種類記憶手段から層識別子と層の種類との全ての組を記憶されている順に読み出し、前記電源グランド検出手段により検出された第３層識別子に最も近い位置に記憶されている信号層を示す種類と組をなす層識別子から順に高い優先順位を設定するように構成してもよい。
【０３７１】
この構成によれば、電源層又はグランド層に近い配線層を優先的に選択できるので、前記ネットの信号ループ面積をより小さくすることができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
また、本発明は、少なくとも１つの信号層と、複数の電源層及び複数のグランド層のうち少なくとも１つの層とが所定の順序で重ねられて構成される多層配線基板への箔の配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、接続識別子毎に、当該接続により特定される端子間を結ぶ箔が配されている信号層を識別する箔信号層識別子を記憶している箔記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子に対応する箔信号層識別子を前記箔記憶手段より検出する箔検出手段と、前記検出された箔信号層識別子により識別される信号層が、所定の信号層であるか否かを判定する配線層判定手段とを備える。
【０３７２】
この構成によれば、所定のネットを設計者又は設計支援装置が配線後、その配線に対し、所定の層に配線されてるかどうか調査することが可能で、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記設計支援装置は、さらに、電源層を識別する電源層識別子又はグランド層を識別するグランド層識別子を記憶している電源グランド層記憶手段を含み、前記配線層判定手段は、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が接続されている電源層又はグランド層をそれぞれ識別する電源層識別子又はグランド層識別子を検出する電源グランド層検出手段と、前記指定された接続識別子により識別される接続の両端に接続される各部品が配されている信号層を識別する部品信号層識別子を検出する信号層検出手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組と、前記検出された電源層識別子又はグランド層識別子と、前記検出された部品信号層識別子とを用いて、前記多層配線基板を構成する信号層毎に、優先順位を決定する優先順位決定手段と、前記信号層毎に決定された優先順位を用いて、前記箔検出手段により検出された箔信号層識別子により識別される信号層が有する優先順位より高い優先順位を有する信号層があるか否かを判定する優先度判定手段とを含むように構成してもよい。
【０３７３】
この構成によれば、電源層又はグランド層に近い配線層を優先的に選択できるので、前記ネットの信号ループ面積をより小さくすることができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記箔記憶手段は、さらに、接続識別子毎に、当該接続により特定される端子間を結ぶ箔が配されている箔領域を記憶しており、前記設計支援装置は、さらに、前記配線層判定手段により、前記箔検出手段により検出された箔信号層識別子により識別される信号層が、所定の信号層でないと判定された場合に、前記箔記憶手段から前記箔信号層識別子と、前記箔信号層識別子に対応する箔領域とを削除し、前記所定の信号層において、当該接続により特定される端子間を結ぶ箔を配する箔領域を新たに算出し、算出した箔領域を識別する箔信号層識別子と、算出した箔領域とを新たに前記箔記憶手段に書き込む箔移動手段を含むように構成してもよい。
【０３７４】
この構成によれば、さらに電源層又はグランド層に近い配線層に配線できるので、前記ネットの信号ループ面積をより小さくすることができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
また、本発明は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが重ねられて構成される多層配線基板への箔又はビアの配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記複数の部品を識別する部品識別子毎に、当該部品が配されている信号層を識別する部品信号層識別子と、当該部品が前記信号層に配置されている位置を示す部品位置情報と、当該部品の部品種類とを記憶している部品記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記指定された接続識別子により識別される接続の両端に接続される第１の部品の部品識別子と第２の部品の部品識別子とを検出する部品検出手段と、前記検出された第１の部品の部品識別子及び第２の部品の部品識別子にそれぞれ対応する部品信号層識別子を第１の部品信号層識別子及び第２の部品信号層識別子として前記部品記憶手段より取り出し、取り出した前記第１の部品信号層識別子と前記第２の部品信号層識別子とが同一であるか否かを判定する部品面判定手段と、前記部品面判定手段により同一でないと判定された場合に、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子が配置されている位置と前記接続に接続される第２の部品の端子を前記信号層に投影して生成される位置とを対角として形成される矩形領域の位置を示す矩形位置情報を生成する矩形領域生成手段と、前記部品記憶手段から、前記検出された各部品の接続されている電源層及びグランド層に接続され、キャパシタ素子を示す部品種類を有し、かつ前記生成された矩形位置情報内に存在する部品位置情報を有する部品識別子を検索し、該当する部品識別子が存在するか否かを判定するキャパシタ素子判定手段と、前記キャパシタ素子判定手段により前記部品識別子が存在すると判定された場合に、所定の位置をビア配置位置として算出するビア配置手段と、前記第１の部品信号層識別子により識別される信号層において、前記接続に接続される第１の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第１の箔位置を算出し、前記第２の部品信号層識別子により識別される信号層において、前記接続に接続される第２の部品の端子と前記算出されたビア配置位置とを結ぶ箔が占める第２の箔位置を算出する配線手段とを備える。
【０３７５】
この構成によれば、所定のネットに対しその箔を配線する際、前記ネットの両端の部品配置面が異なり、前記両端子を対角とする矩形領域内にキャパシタ素子が配置されている場合、所定の位置にビアを配置し配線することができるので、帰還電流のループ面積を抑制することができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３７６】
ここで、前記ビア配置手段は、前記キャパシタ素子判定手段により前記部品識別子が存在すると判定された場合に、前記部品識別子に対応する部品位置情報を前記部品記憶手段より取り出し、取り出した部品位置情報から所定の距離内に存在する位置をビア配置位置として算出するように構成してもよい。
この構成によれば、所定のネットに対しその箔を配線する際、前記ネットの両端の部品配置面が異なり、前記両端子を対角とする矩形領域内にキャパシタ素子が配置されている場合、そのキャパシタ素子の付近にビアを配置し配線することができるので、帰還電流のループ面積を抑制することができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３７７】
ここで、前記多層配線基板は、少なくとも１つの信号層と少なくとも１つの電源層と少なくとも１つのグランド層とが所定の順序で重ねられて構成され、前記ビア配置手段は、さらに、前記複数の層のそれぞれを識別する層識別子と、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類との組を、前記所定の順序に従って記憶している層種類記憶手段と、前記層種類記憶手段に記憶されている層識別子と層の種類との組に基づいて、電源層に隣接する信号層を識別する第１信号層識別子とグランド層に隣接する信号層を識別する第２信号層識別子とを取得し、前記取得した第１信号層識別子と第２信号層識別子とをそれぞれビア開始層とビア終了層として生成するビア開始終了層生成手段とを含むように構成してもよい。
【０３７８】
この構成によれば、当該ネットに対して配線された当該箔に隣接するプレーンが電源層からグランド層に又はグランド層から電源層に変わる位置を、帰還電流の経路となるキャパシタ素子付近にすることで、帰還電流のループ面積を抑制することができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３７９】
また、本発明は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが所定の順序で重ねられて構成される多層配線基板への部品、箔又はビアの配置設計を支援する設計支援装置であって、複数の部品の各端子間の接続を識別する接続識別子を少なくとも１つ記憶している接続記憶手段と、前記少なくとも１つの信号層に配されるキャパシタ素子毎に、前記少なくとも１つの電源層及び少なくとも１つのグランド層に接続されている当該キャパシタ素子の配置位置を記憶しているキャパシタ素子記憶手段と、前記複数の層を識別する層識別子毎に、当該層が信号層、電源層又はグランド層のいずれであるかを示す層の種類と、前記所定の順序とを記憶している層種類記憶手段と、接続識別子毎に、当該各端子間を接続する少なくとも１つの箔が占める箔領域の位置を示す少なくとも１つの箔情報と、前記少なくとも１つの箔が配置されている信号層を識別する少なくとも１つの信号層識別子とを記憶している箔記憶手段と、複数の層を接続するビア毎に、ビア配置位置を記憶しているビア記憶手段と、１つの接続識別子を指定する接続識別子指定手段と、前記箔記憶手段から、前記指定された接続識別子に対応する少なくとも１つの箔情報と、少なくとも１つの信号層識別子とを検出する箔検出手段と、前記ビア記憶手段からビア配置位置を読み出し、読み出したビア配置位置を用いて、前記検出された少なくとも１つの箔情報で示される箔領域内に配置されるビアが存在するか否かを判定するビア判定手段と、前記ビア判定手段により、該当するビアが存在すると判定され、前記箔検出手段により第１の箔の信号識別子と第２の箔の信号識別子との２つが検出された場合に、前記層種類記憶手段に記憶されている層識別子毎の層の種類と順序とを用いて、前記箔検出手段により検出された第１の箔が配されている第１の信号層識別子により識別される第１の信号層に最も近い位置にある第１の電源層又は第１のグランド層と、前記第２の箔が配されている第２の信号層識別子により識別される第２の信号層に最も近い位置にある第２の電源層又は第２のグランド層とが異なるか否かを判定する隣接プレーン判定手段と、前記隣接プレーン判定手段により、異なると判定された場合に、前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層又は前記第１のグランド層及び前記第２の電源層又は前記第２のグランド層に接続されるキャパシタ素子であって、前記配置位置と前記ビア配置位置との距離が所定の値よりも小さいか又は等しいキャパシタ素子が存在するか否かを判定するキャパシタ配置判定手段とを備える。
【０３８０】
この構成によれば、所定のネットの配線に対し、配線経路上に所定のビアが配置されている場合、前記ビアの前後における前記配線の隣接プレーン層を検出し、検出されたプレーン層を接続するキャパシタ素子が前記ビア付近に配置されているかどうかを調査することができるので、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３８１】
ここで、前記ビア判定手段は、前記層種類記憶手段に記憶されている層の種類と順序とを基にして、同じ隣接電源層又は隣接グランド層を有する信号層をグループ化するグループ化手段と、異なる２つのグループに含まれる各信号層を接続するビアのビア配置位置を前記ビア記憶手段から読み出し、読み出したビア配置位置が前記検出された少なくとも１つの箔情報で示される箔領域内に存在するか否かを判定する副ビア判定手段とを含むように構成してもよい。
【０３８２】
この構成によれば、前記配線の帰還電流の経路と考えられる隣接プレーン層を電源層からグランド層に又はグランド層から電源層に変更するビアを検出することが可能で、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
ここで、前記設計支援装置は、さらに、前記キャパシタ配置判定手段により、該当するキャパシタ素子が存在しないと判定された場合に、前記第１の信号層識別子により識別される第１の信号層において、前記指定された接続識別子により特定される各端子を対角として形成される矩形領域を生成する矩形領域生成手段と、前記キャパシタ素子記憶手段から、キャパシタ素子の配置位置を読み出して、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層とに接続されるキャパシタ素子であって、前記生成された矩形領域内に配置されるキャパシタ素子が存在するか否かを判定する矩形領域キャパシタ配置判定手段とを含むように構成してもよい。
【０３８３】
この構成によれば、前記ビアによって当該ネットに対して配線された当該箔に隣接するプレーンが電源層からグランド層に又はグランド層から電源層に変わる場合、当該ネットの両端の端子を対角とする矩形領域内に帰還電流の経路となり得るキャパシタ素子が配置されているか調査することができ、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３８４】
ここで、前記設計支援装置は、さらに、前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在すると判定された場合に、前記キャパシタ素子の配置位置から所定の距離内に存在する位置を新たにビア配置位置として算出し、前記第１の信号層識別子により識別される第１の信号層において、前記接続識別子により識別される第１の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第１の箔位置を算出し、前記第２の信号層識別子により識別される第２の信号層において、前記第２の端子と前記算出されたビア配置位置とを結ぶ箔が占める領域を示す第２の箔位置を算出する配線手段を含むように構成してもよい。
【０３８５】
この構成によれば、前記ビアによって当該ネットに対して配線された当該箔に隣接するプレーンが電源層からグランド層に又はグランド層から電源層に変わる場合、前記ネットの両端の端子を対角とする矩形領域内で帰還電流の経路となり得るキャパシタ素子付近にビアを移動することにより、前記帰還電流のループ面積を抑制することが可能で、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３８６】
ここで、前記設計支援装置は、さらに、前記矩形領域キャパシタ配置判定手段により、前記矩形領域内にキャパシタ素子が存在しないと判定された場合に、前記第１の電源層及び前記第１のグランド層又は前記第２の電源層及び前記第２のグランド層に接続され、前記ビア配置位置から所定距離だけ離れた位置を新たにキャパシタ素子の配置位置として算出するキャパシタ素子配置手段を含むように構成してもよい。
【０３８７】
この構成によれば、前記ビアによって当該ネットに対して配線された当該箔に隣接するプレーンが電源層からグランド層に又はグランド層から電源層に変わる場合、帰還電流の経路となり得るキャパシタ素子を前記ビア付近に配置することにより、前記帰還電流のループ面積を抑制することが可能で、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
【０３８８】
また、本発明は、少なくとも１つの信号層と、少なくとも１つの電源層と、少なくとも１つのグランド層とが重ねられて構成される多層配線基板への箔の配置設計を支援する設計支援装置であって、信号線の箔の配線に先立って、所定の信号線に接続される部品を検出する部品検出手段と、検出された部品を接続する全ての電源層又はグランド層の位置及びその導体部分の形状を検出するプレーン検出手段と、検出された全ての電源層又はグランド層の位置及びその導体部分の形状で示される範囲内を前記所定の信号線を配する配線領域として設定する配線領域設定手段と、設定された配線領域内で前記所定の信号線の信号線の箔を配線する位置を算出する配線手段とを備える。
【０３８９】
この構成によれば、例えば、所定の信号線に高周波信号が流れる場合に、前記信号線の帰還電流が流れる経路を電源層又はグランド層上に確保することができるので、ノイズ特性の良い配線基板設計を効率よく行うことができるという効果がある。
また、本発明は、電源用プレーン及びグランド用プレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、回路ブロック識別子毎に、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、信号値の所定時間内の変化量が所定値以上である信号である回路ブロック判断手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなる少なくとも１つのスリットの配置座標を算出し、前記各小プレーンは、前記各プレーン上において、前記第１の種類であると判断された各回路ブロックが配置される各配置領域又は前記第２の種類であると判断された各回路ブロックが配置される各配置領域と、前記多層配線基板の積層方向に対応するスリット形成手段とを備える。
【０３９０】
この構成によれば、高速回路ブロックと他の種類の回路ブロックなどの間にスリットが形成されるので、コモンモード電流のブロック外への漏洩を抑制することができ、ノイズ特性のよい配線基板設計を効率よく行うことができるという効果がある。
ここで、前記スリット形成手段は、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、前記プレーン分割手段により形成された小プレーン毎に、当該小プレーンと他の各小プレーンとを接続する箔の配置領域を算出する、前記箔は所定の幅を有する小プレーン接続手段とを含むように構成してもよい。
【０３９１】
この構成によれば、スリットの形成を、配置領域の統合、小プレーンの分割
、箔接続という処理により実現することができるので、小プレーンの物理的な独立性をより十分に確保できる。
ここで、各回路ブロックには、少なくとも１つの信号線箔が配され、前記設計支援装置は、さらに、所定の信号線箔を前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記投影領域で示される位置に箔を配し、前記箔を配する位置を算出する箔追加手段とを含むように構成してもよい。
【０３９２】
この構成によれば、高速信号線などの所定の信号線箔がスリットと交差している場合に、そのリターン電流の帰還路を確保し、ノイズ特性のよい基板設計を効率的に行うことができる。
また、本発明は、電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、回路ブロック識別子毎に、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、信号値の所定時間内の変化量が所定値以上である信号である回路ブロック判断手段と、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段とを備える。
【０３９３】
この構成によれば、部品を配置後に、高速回路ブロックの配置領域に対応するプレーン部分を小プレーンに分割するので、コモンモード電流のブロック外への漏洩を抑制することができ、ノイズ特性のよい配線基板設計を効率よく行うことができるという効果がある。
ここで、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号であり、前記設計支援装置は、さらに、信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段を含み、前記回路ブロック判断手段は、前記記憶手段から信号の遷移時間又は周波数を読み出し、前記遷移時間が所定時間以下である信号又は周波数が所定の周波数以上である信号が流れる信号線を有する第１の種類の回路ブロックであるか、又は前記信号線を有しない第２の種類であるかを判断するように構成してもよい。
【０３９４】
この構成によれば、上記効果に加えて、信号レベルの遷移時間又は信号周波数に応じて回路ブロックを分類することができる。
ここで、前記回路ブロック統合手段は、各回路ブロック間に仮想的な境界線分を設定する線分設定手段と、各線分について、その両側の回路ブロックが同一種類であるか否かを判定する判定手段と、同一種類であると判定された場合、該当する線分を削除する線分削除手段と、削除されていない線分に囲まれた少なくとも１つの回路ブロック領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する領域統合手段とを含むように構成してもよい。
【０３９５】
この構成によれば、上記効果に加えて、回路ブロック間に一律に設定された境界線分のうち、同種のブロック間の境界線分を削除することにより周波数特性が同種の回路ブロックを配置領域を一の配置領域に統合することができる。
ここで、各回路ブロックには、少なくとも１つの信号線箔が配され、前記設計支援装置は、さらに、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていたと判定された場合、前記投影領域で示される位置に箔を配し、前記箔を配する位置を算出する箔追加手段とを含むように構成してもよい。
【０３９６】
この構成によれば、上記効果に加えて、高速信号線などの所定の信号線箔のリターン電流の帰還路を、分割前に同じプレーンに属していた小プレーン間のスリットに確保することができ、ノイズ特性のよい基板設計を効率的に行うことができる。また分割前に同じプレーンに属していた小プレーンを箔で接続することにより、小ネットプレーンのネット名の変更が不要であり、小プレーンのネットを特別扱いする必要がない。
【０３９７】
ここで、各回路ブロックには、少なくとも１つの信号線箔が配され、前記設計支援装置は、さらに、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、同じ電位であると判定された場合に、前記投影領域で示される位置にジャンパ部品を配し、前記ジャンパ部品を配する位置を算出するジャンパ部品追加手段とを含むように構成してもよい。
【０３９８】
この構成によれば、上記効果に加えて、高速信号線などの所定の信号線箔のリターン電流の帰還路を、分割前に同じプレーンに属していなくて同じ電位の小プレーンの間にスリットに確保することができ、ノイズ特性のよい基板設計を効率的に行うことができる。また、分割前に同じプレーンに属していない、つまり元々別のネット名を有する小プレーン間に対して、スリット間に帰還路として箔ではなくジャンパ部品を追加するので、異なるネットを箔でショートするという形式的矛盾を避けることができる。
【０３９９】
ここで、各回路ブロックには、少なくとも１つの信号線箔が配され、前記設計支援装置は、さらに、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、異なる電位であると判定された場合に、前記投影領域で示される位置にキャパシタ部品を配し、前記キャパシタ部品を配する位置を算出するキャパシタ部品追加手段とを含むように構成してもよい。
【０４００】
この構成によれば、上記効果に加えて、高速信号線などの所定の信号線箔のリターン電流の帰還路としてキャパシタ部品を追加することにより、異電位の小プレーン間のスリットに確保することができ、かつブロックの小プレーン間にリターン電流のみを通すことができ、ノイズ特性のよい基板設計を効率的に行うことができる。
【０４０１】
ここで、前記設計支援装置は、さらに、小プレーン生成手段により生成された小プレーン間を所定幅の箔で接続する接続手段を含むように構成してもよい。
この構成によれば、上記効果に加えて、分割後の小プレーン間を箔で接続することにより等電位を保つことができ、ノイズ特性のよい基板設計を効率的に行うことができる。
【０４０２】
ここで、前記設計支援装置は、さらに、小プレーン生成手段により生成された小プレーン間をインダクタ素子で接続する接続手段を含むように構成してもよい。
この構成によれば、上記効果に加えて、分割後の小プレーン間をインダクタ素子で接続することにより、ＡＣノイズのブロック外への伝播を最小限にくい止め、かつ等電位を保つことができ、ノイズ特性のよい基板設計を効率的に行うことができる。
【０４０３】
ここで、前記記憶手段は、回路ブロック識別子毎に、その構成部品を示す部品情報と部品端子間の接続経路を示す接続情報とを記憶しており、前記接続手段は、前記インダクタ素子を配置する配置位置及び前記インダクタ素子を接続する配線位置を算出するインダクタ接続手段と、前記記憶手段に記憶されている部品情報に、前記インダクタ素子を追加して書き込む部品情報更新手段と、前記記憶手段に記憶されている接続情報のうち、分割前のプレーンに接続される全ての部品端子の接続経路を、各部品端子が接続される小プレーンへの接続経路に変更する接続情報更新手段とを含むように構成してもよい。
【０４０４】
この構成によれば、インダクタ素子を追加した小プレーン毎に接続経路を別個に扱うことができるので、本発明を既存のＣＡＤ装置に簡単に適用することができる。
ここで、前記設計支援装置は、さらに、信号線箔の配線に先立って、所定の信号線に接続される部品を検出する部品検出手段と、検出された部品が接続される全ての小プレーンの位置及びその形状を検出する小プレーン検出手段と、前記検出された全ての小プレーンの位置及び形状で示される範囲内を信号層に投影して形成される領域を前記所定の信号線用の配線領域として設定する配線領域設定手段と、設定された配線領域内で前記所定の信号線の信号線箔を配線する配線手段とを含むように構成してもよい。
【０４０５】
この構成によれば、配線領域設定手段が所定の信号線たとえば高周波信号の信号線に対して、小プレーン間のスリットと交差しないように配線領域を求めるので、当該信号線の直近の小プレーンにその帰還路を確保することができるので、ノイズ特性のよい基板設計を効率よく行うことができる。
また、本発明は、電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、前記各回路ブロックには、少なくとも１つの信号線箔が配され、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段と、回路ブロック識別子毎に、前記記憶手段から当該回路ブロックに配される信号線を流れる信号の遷移時間又は周波数を読み出し、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号である回路ブロック判断手段と、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていたと判定された場合、前記投影領域で示される位置に箔を配し、前記箔を配する位置を算出する箔追加手段とを備える。
【０４０６】
この構成によれば、高速信号線などの所定の信号線箔のリターン電流の帰還路を、分割前に同じプレーンに属していた小プレーン間のスリットに確保することができ、ノイズ特性のよい基板設計を効率的に行うことができる。また分割前に同じプレーンに属していた小プレーンを箔で接続することにより、小ネットプレーンのネット名の変更が不要であり、小プレーンのネットを特別扱いする必要がない。
【０４０７】
また、本発明は、電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、前記各回路ブロックには、少なくとも１つの信号線箔が配され、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段と、回路ブロック識別子毎に、前記記憶手段から当該回路ブロックに配される信号線を流れる信号の遷移時間又は周波数を読み出し、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号である回路ブロック判断手段と、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、同じ電位であると判定された場合に、前記投影領域で示される位置にジャンパ部品を配し、前記ジャンパ部品を配する位置を算出するジャンパ部品追加手段とを備える。
【０４０８】
この構成によれば、上記効果に加えて、高速信号線などの所定の信号線箔のリターン電流の帰還路を、分割前に同じプレーンに属していなくて同じ電位の小プレーンの間にスリットに確保することができ、ノイズ特性のよい基板設計を効率的に行うことができる。また、分割前に同じプレーンに属していない、つまり元々別のネット名を有する小プレーン間に対して、スリット間に帰還路として箔ではなくジャンパ部品を追加するので、異なるネットを箔でショートするという形式的矛盾を避けることができる。
【０４０９】
また、本発明は、電源用のプレーンとグランド用のプレーンのうち少なくとも一方と、複数の回路ブロックが配置されている信号層とを有する多層配線基板において、各プレーンの小プレーンへの分割設計を支援する設計支援装置であって、前記各回路ブロックには、少なくとも１つの信号線箔が配され、回路ブロックを識別する回路ブロック識別子を記憶している回路ブロック記憶手段と、信号線を識別する信号線識別子毎に、前記信号線を流れる信号の遷移時間又は周波数を記憶している記憶手段と、回路ブロック識別子毎に、前記記憶手段から当該回路ブロックに配される信号線を流れる信号の遷移時間又は周波数を読み出し、当該回路ブロックが、特定信号が流れる信号線を有する第１の種類であるか、又は前記信号線を有しない第２の種類であるかを判断し、前記特定信号とは、遷移時間が所定時間以下である信号、又は所定の周波数以上の周波数を有する信号である回路ブロック判断手段と、同一種類であると判断される回路ブロックが配置されている各配置領域を１つの統合配置領域に統合して、少なくとも１つの統合配置領域を生成する回路ブロック統合手段と、前記各プレーンを分割して少なくとも２つの小プレーンを形成し、１つの小プレーンと他の１つの小プレーンとの間の非導体部分からなるスリットの配置座標を算出し、前記各小プレーンは、前記各プレーンにおいて、前記生成された各統合配置領域と前記多層配線基板の積層方向に対応する小プレーン生成手段と、所定の信号線箔を、前記多層配線基板の積層方向に前記各プレーンに投影して形成される投影領域と、前記各プレーン上に形成されているスリットとが交差しているか否かを判定する交差判定手段と、交差していると判定された場合、前記スリットの両側の各小プレーンが分割前に同じプレーンに含まれていたか否かを判定するプレーン判定手段と、同じプレーンに含まれていなかったと判定された場合に、当該スリットの両側の各小プレーンが同じ電位であるか否かを判定する電位判定手段と、異なる電位であると判定された場合に、前記投影領域で示される位置にキャパシタ部品を配し、前記キャパシタ部品を配する位置を算出するキャパシタ部品追加手段とを備える。
【０４１０】
この構成によれば、上記効果に加えて、高速信号線などの所定の信号線箔のリターン電流の帰還路としてキャパシタ部品を追加することにより、異電位の小プレーン間のスリットに確保することができ、かつブロックの小プレーン間にリターン電流のみを通すことができ、ノイズ特性のよい基板設計を効率的に行うことができる。
【図面の簡単な説明】
【図１】本発明に係る１つの実施の形態としてのＣＡＤ装置１０００を構成を示すブロック図である。
【図２】ＣＡＤ装置１０００の外観を示す。
【図３】ＣＡＤ装置１０００の設計情報記憶部１１１１に記憶されている部品端子間接続情報リスト１２０１を示す。
【図４】部品１３０２と１３０３とが配されている信号層１３０１の概念図である。
【図５】ＣＡＤ装置１０００の設計情報記憶部１１１１に記憶されている部品端子間接続情報リスト１２０１を示す。
【図６】ＣＡＤ装置１０００の設計情報記憶部１１１１に記憶されている端子リスト１４０１を示す。
【図７】ＣＡＤ装置１０００の設計情報記憶部１１１１に記憶されている箔情報リスト１６０１を示す。
【図８】ＣＡＤ装置１０００の設計情報記憶部１１１１に記憶されている基板構成リスト１７０１を示す。
【図９】ＣＡＤ装置１０００の設計情報記憶部１１１１に記憶されるビア禁止域情報リスト１８０２を示す。
【図１０】部品１３０２と１３０３と箔１３０８とが配されている信号層１３０１の概念図である。
【図１１】部品１３０２と１３０３と箔１３０８とが配されている信号層１３０１、ビア禁止域１３０７が配されているグランド層１３１１、電源層１３１２、信号層１３１３から構成される配線基板の概念図である。
【図１２】ＣＡＤ装置１０００の概要動作を示すフローチャートである。
【図１３】ＣＡＤ装置１０００のネット検出部の動作を示すフローチャートである。
【図１４】ＣＡＤ装置１０００の箔検出部の動作を示すフローチャートである。
【図１５】ＣＡＤ装置１０００の部品検出部の動作を示すフローチャートである。
【図１６】ＣＡＤ装置１０００の端子検出部の動作を示すフローチャートである。
【図１７】ＣＡＤ装置１０００の電源グランド層検出部の動作を示すフローチャートである。
【図１８】ＣＡＤ装置１０００の層検出部の動作を示すフローチャートである。
【図１９】ＣＡＤ装置１０００の禁止域生成部の動作を示すフローチャートである。
【図２０】本発明に係る別の１つの実施の形態としてのＣＡＤ装置２０００を構成を示すブロック図である。
【図２１】ＣＡＤ装置２０００の設計情報記憶部２１１１に記憶されている配置情報リスト２２０１を示す。
【図２２】ＣＡＤ装置２０００の設計情報記憶部２１１１に記憶されているビア接続リスト２３０１を示す。
【図２３】ＣＡＤ装置２０００の設計情報記憶部２１１１に記憶されているビア情報リスト２４０１を示す。
【図２４】部品２７２５と２７２４が配されている信号層２７２１の概念図である。
【図２５】ビアのクリアランスを示す図である。
【図２６】ＣＡＤ装置２０００の設計情報記憶部２１１１に記憶されている部品名リスト２５０１を示す。
【図２７】ＣＡＤ装置２０００の設計情報記憶部２１１１に記憶されている部品番号リスト２６０１を示す。
【図２８】信号層２７５１、グランド２７５２、電源層２７５３、信号層２７５４に配されているビアのクリアランスの一例を示す図である。
【図２９】ＣＡＤ装置２０００の概要動作を示すフローチャートである。
【図３０】ＣＡＤ装置２０００のキャパシタ素子検出部の動作を示すフローチャートである。
【図３１】ＣＡＤ装置２０００の領域設定部の動作を示すフローチャートである。
【図３２】ＣＡＤ装置２０００のビア検出部の動作を示すフローチャートである。
【図３３】ＣＡＤ装置２０００のクリアランス値変更部の動作を示すフローチャートである。
【図３４】本発明に係る別の１つの実施の形態としてのＣＡＤ装置３０００を構成を示すブロック図である。
【図３５】ＣＡＤ装置３０００の設計情報記憶部３１１１に記憶されている基板構成リスト３２０１を示す。
【図３６】ＣＡＤ装置３０００の設計情報記憶部３１１１に記憶されている層間情報リスト３３０１を示す。
【図３７】ＣＡＤ装置３０００の設計情報記憶部３１１１に記憶されている配線情報リスト３４０１を示す。
【図３８】（ａ）同一の信号層に２つの部品が配されている場合の優先順位を示す。
（ｂ）異なる信号層に２つの部品が配されている場合の優先順位を示す。ここで、２つの部品が配されているそれぞれの信号層は、グランド層又は電源層から見て、同じ側に配されている。
（ｃ）異なる信号層に２つの部品が配されている場合の優先順位を示す。ここで、２つの部品が配されているそれぞれの信号層は、グランド層又は電源層から見て、異なる側に配されている。
【図３９】部品３５１７と部品３５１８とが配されている信号層と、箔３５１９が配されている信号層とを示す配線基板の断面の概念図である。
【図４０】部品３５１７と部品３５１８とが配されている信号層と、箔３５１９が配されている信号層とを示す配線基板の概念図である。
【図４１】ＣＡＤ装置３０００の概要動作を示すフローチャートである。
【図４２】ＣＡＤ装置３０００の優先配線層設定部の動作を示すフローチャートである。
【図４３】ＣＡＤ装置３０００の配線部の動作を示すフローチャートである。
【図４４】本発明に係る別の１つの実施の形態としてのＣＡＤ装置４０００を構成を示すブロック図である。
【図４５】ＣＡＤ装置４０００の設計情報記憶部４１１１に記憶されている箔情報リスト１６０１を示す。
【図４６】部品４２２１と部品４２２２と箔４２３１とが配されている信号層を示す配線基板の断面の概念図である。
【図４７】部品４２２１と部品４２２２と箔４２３１とが配されている信号層を示す配線基板の概念図である。
【図４８】部品４２２１と部品４２２２とが配されている信号層と、箔４２４１が配されている信号層とを示す配線基板の断面の概念図である。
【図４９】部品４２２１と部品４２２２とが配されている信号層と、箔４２４１が配されている信号層とを示す配線基板の概念図である。
【図５０】ＣＡＤ装置４０００の概要動作を示すフローチャートである。
【図５１】ＣＡＤ装置４０００の配線層判定部の動作を示すフローチャートである。
【図５２】ＣＡＤ装置４０００の箔移動部の動作を示すフローチャートである。
【図５３】本発明に係る別の１つの実施の形態としてのＣＡＤ装置５０００を構成を示すブロック図である。
【図５４】ＣＡＤ装置５０００の設計情報記憶部５１１１に記憶されているビア座標リスト５２０１を示す。
【図５５】信号層５３００に配される部品５３１１と部品５３１１の各端子の座標を示す。
【図５６】部品５４１１と部品５４１３とが配される信号層５４０１を示す概念図である。
【図５７】部品５４１１と部品５４１３と箔５４４１とが配される信号層５４０１を示す概念図である。
【図５８】部品５４１１と部品５４１３と箔５４４１とが配される信号層５４０１と、部品５４１２と箔５４４３とが配される信号層５４０４とを示す配線基板の概念図である。
【図５９】ＣＡＤ装置５０００の概要動作を示すフローチャートである。
【図６０】ＣＡＤ装置５０００の部品配置面判定部の動作を示すフローチャートである。
【図６１】ＣＡＤ装置５０００の矩形領域設定部の動作を示すフローチャートである。
【図６２】ＣＡＤ装置５０００の矩形領域設定部の動作を示すフローチャートである。図６１からの続きを示す。
【図６３】ＣＡＤ装置５０００の矩形領域設定部の動作を示すフローチャートである。図６２からの続きを示す。
【図６４】ＣＡＤ装置５０００の矩形領域設定部の動作を示すフローチャートである。図６３からの続きを示す。
【図６５】ＣＡＤ装置５０００のキャパシタ素子配置判定部の動作を示すフローチャートである。
【図６６】ＣＡＤ装置５０００のキャパシタ素子配置判定部のキャパシタ素子の抽出動作を示すフローチャートである。
【図６７】ＣＡＤ装置５０００の配置開始終了面記憶部の動作を示すフローチャートである。
【図６８】ＣＡＤ装置５０００のビア配置部の動作を示すフローチャートである。
【図６９】ＣＡＤ装置５０００の配線部の動作を示すフローチャートである。
【図７０】ＣＡＤ装置５０００の配線部の動作を示すフローチャートである。図６９からの続きを示す。
【図７１】本発明に係る別の１つの実施の形態としてのＣＡＤ装置６０００を構成を示すブロック図である。
【図７２】ＣＡＤ装置６０００の設計情報記憶部６１１１に記憶されている隣接プレーン情報リスト６２０１を示す。
【図７３】ＣＡＤ装置６０００の設計情報記憶部６１１１に記憶されているグループ情報リスト６３０１を示す。
【図７４】部品６４１１と箔６４３１と部品６４１３とが配されている信号層６４０１を示す概念図である。
【図７５】部品６４１１と箔６４３１と部品６４１３とが配されている信号層６４０１と、部品６４１２と箔６４３２とが配されている信号層６４０６とを示す概念図である。
【図７６】部品６４１１と箔６４３３と部品６４１３とが配されている信号層６４０１を示す概念図である。
【図７７】部品６４１１と箔６４３３と部品６４１３とが配されている信号層６４０１と、部品６４１２と箔６４３４とが配されている信号層６４０６とを示す概念図である。
【図７８】部品６４１１と箔６４３１と部品６４１４とが配されている信号層６４０１を示す概念図である。
【図７９】ＣＡＤ装置６０００の概要動作を示すフローチャートである。
【図８０】ＣＡＤ装置６０００の隣接プレーン記憶部の動作を示すフローチャートである。
【図８１】ＣＡＤ装置６０００のグループ化部の動作を示すフローチャートである。
【図８２】ＣＡＤ装置６０００のビア判定部の動作を示すフローチャートである。
【図８３】ＣＡＤ装置６０００の隣接プレーン判定部の動作を示すフローチャートである。
【図８４】ＣＡＤ装置６０００の配置開始終了面記憶部の動作を示すフローチャートである。
【図８５】ＣＡＤ装置６０００のビア付近キャパシタ素子配置判定部の動作を示すフローチャートである。
【図８６】ＣＡＤ装置６０００のビア付近キャパシタ素子配置判定部の動作を示すフローチャートである。図８５からの続きである。
【図８７】ＣＡＤ装置６０００のビア移動部の動作を示すフローチャートである。
【図８８】ＣＡＤ装置６０００の配線部の動作を示すフローチャートである。
【図８９】ＣＡＤ装置６０００のキャパシタ素子配置部の動作を示すフローチャートである。
【図９０】ＣＡＤ装置６０００のキャパシタ素子配置部の動作を示すフローチャートである。図８９からの続きである。
【図９１】本発明の第７の実施の形態における配線基板ＣＡＤ装置１００の構成を示すブロック図である。
【図９２】基板構成テーブルの一例を示す図である。
【図９３】部品リストの一例を示す図である。
【図９４】端子リストの一例を示す図である。
【図９５】ネットリストの一例を示す図である。
【図９６】ブロック情報テーブルの一例を示す図である。
【図９７】配置テーブルの一例を示す図である。
【図９８】配線テーブルの一例を示す図である。
【図９９】ＣＡＤ装置１００による配線基板設計の概略処理を示すフローチャートである。
【図１００】部品配置部１０６により部品配置された後の回路ブロックの配置例を示す。
【図１０１】プレーン設定部１０７により設定された電源プレーン・グランドプレーンの配置の具体例を示す。
【図１０２】プレーン分割部１０８による回路ブロックの判断結果の一例を示す図である。
【図１０３】プレーン分割部１０８により第２層の電源プレーンが分割されてできた小プレーンの一例を示す。
【図１０４】プレーン分割部１０８により設定された境界線分の例を示す図である。
【図１０５】プレーン分割部１０８により削除された後の境界線分を示す図である。
【図１０６】プレーン分割部１０８により削除後の境界線分が接続された様子を示す説明図である。
【図１０７】グループ間の境界に沿ったスリットの位置を示す説明図である。
【図１０８】プレーン分割処理の前半の詳細を示すフローチャートである。
【図１０９】プレーン分割処理の後半の詳細を示すフローチャートである。
【図１１０】ブロック内で閉じたネットのｆの検出処理の詳細を示すフローチャートである。
【図１１１】小プレーン接続部１０９による小プレーン接続処理をより詳細に示すフローチャートである。
【図１１２】帰還路の処理をより詳細に示すフローチャートである。
【図１１３】箔により接続された小プレーンの説明図を示す。
【図１１４】本発明の第８の実施の形態における配線基板ＣＡＤ装置２００の構成を示すブロック図である。
【図１１５】小プレーン接続部２０９による小プレーン接続処理をより詳細に示すフローチャートである。
【図１１６】小プレーン接続部２０９によりインダクタ部品が接続された小プレーンの説明図を示す。
【図１１７】本発明の第９の実施の形態における配線基板ＣＡＤ装置３００の構成を示すブロック図である。
【図１１８】配線領域設定部３１０に設定された配線領域内に配線された信号箔の一例を示す図である。
【図１１９】所定の信号線についての配線領域の設定処理及び配線処理を示すフローチャートである。
【符号の説明】
１０００    ＣＡＤ装置
１１０１    コマンド入力部
１１０２    データ入力部
１１０３    コマンド入力解析部
１１０４    ネット検出部
１１０５    箔検出部
１１０６    部品検出部
１１０７    端子検出部
１１０８    電源グランド層検出部
１１０９    層検出部
１１１０    禁止域生成部
１１１１    設計情報記憶部
１１１２    表示部
１１１３    制御部
２０００    ＣＡＤ装置
２１１１    設計情報記憶部
２１１３    制御部
２１２１    キャパシタ素子検出部
２１２２    領域設定部
２１２３    ビア検出部
２１２４    クリアランス値変更部
３０００    ＣＡＤ装置
３１１１    設計情報記憶部
３１１３    制御部
３１２１    優先配線層設定部
３１２２    配線部
４０００    ＣＡＤ装置
４１１１    設計情報記憶部
４１１３    制御部
４１２１    配線層判定部
４１２２    箔移動部
５０００    ＣＡＤ装置
５１１１    設計情報記憶部
５１１３    制御部
５１２１    部品配置面判定部
５１２２    矩形領域設定部
５１２３    キャパシタ素子配置判定部
５１２４    配置開始終了面記憶部
５１２５    ビア配置部
５１２６    配線部
６０００    ＣＡＤ装置
６１１１    設計情報記憶部
６１１３    制御部
６１２１    隣接プレーン記憶部
６１２２    グループ化部
６１２３    ビア判定部
６１２４    隣接プレーン判定部
６１２５    キャパシタ素子接続プレーン記憶部
６１２６    ビア付近キャパシタ素子配置判定部
６１２７    ビア移動部
６１２８    配線部
６１２９    キャパシタ素子配置部
１００    ＣＡＤ装置
１０１    コマンド入力部
１０２    データ入力部
１０３    表示部
１０４    設計情報記憶部
１０５    コマンド入力解析部
１０６    部品配置部
１０７    プレーン設定部
１０８    プレーン分割部
１０９    小プレーン接続部
１１０    信号配線部
１１１    帰還路設定部
１１２ａ  制御部
２００    ＣＡＤ装置
１１２ｂ  制御部
２０９    小プレーン接続部
３００    ＣＡＤ装置
１１２ｃ  制御部
３１０    配線領域設定部
３１１    配線部
【図１】
0004234833.tif 000002
【図２】
0004234833.tif 000003
【図３】
0004234833.tif 000004
【図４】
0004234833.tif 000005
【図５】
0004234833.tif 000006
【図６】
0004234833.tif 000007
【図７】
0004234833.tif 000008
【図８】
0004234833.tif 000009
【図９】
0004234833.tif 000010
【図１０】
0004234833.tif 000011
【図１１】
0004234833.tif 000012
【図１２】
0004234833.tif 000013
【図１３】
0004234833.tif 000014
【図１４】
0004234833.tif 000015
【図１５】
0004234833.tif 000016
【図１６】
0004234833.tif 000017
【図１７】
0004234833.tif 000018
【図１８】
0004234833.tif 000019
【図１９】
0004234833.tif 000020
【図２０】
0004234833.tif 000021
【図２１】
0004234833.tif 000022
【図２２】
0004234833.tif 000023
【図２３】
0004234833.tif 000024
【図２４】
0004234833.tif 000025
【図２５】
0004234833.tif 000026
【図２６】
0004234833.tif 000027
【図２７】
0004234833.tif 000028
【図２８】
0004234833.tif 000029
【図２９】
0004234833.tif 000030
【図３０】
0004234833.tif 000031
【図３１】
0004234833.tif 000032
【図３２】
0004234833.tif 000033
【図３３】
0004234833.tif 000034
【図３４】
0004234833.tif 000035
【図３５】
0004234833.tif 000036
【図３６】
0004234833.tif 000037
【図３７】
0004234833.tif 000038
【図３８】
0004234833.tif 000039
【図３９】
0004234833.tif 000040
【図４０】
0004234833.tif 000041
【図４１】
0004234833.tif 000042
【図４２】
0004234833.tif 000043
【図４３】
0004234833.tif 000044
【図４４】
0004234833.tif 000045
【図４５】
0004234833.tif 000046
【図４６】
0004234833.tif 000047
【図４７】
0004234833.tif 000048
【図４８】
0004234833.tif 000049
【図４９】
0004234833.tif 000050
【図５０】
0004234833.tif 000051
【図５１】
0004234833.tif 000052
【図５２】
0004234833.tif 000053
【図５３】
0004234833.tif 000054
【図５４】
0004234833.tif 000055
【図５５】
0004234833.tif 000056
【図５６】
0004234833.tif 000057
【図５７】
0004234833.tif 000058
【図５８】
0004234833.tif 000059
【図５９】
0004234833.tif 000060
【図６０】
0004234833.tif 000061
【図６１】
0004234833.tif 000062
【図６２】
0004234833.tif 000063
【図６３】
0004234833.tif 000064
【図６４】
0004234833.tif 000065
【図６５】
0004234833.tif 000066
【図６６】
0004234833.tif 000067
【図６７】
0004234833.tif 000068
【図６８】
0004234833.tif 000069
【図６９】
0004234833.tif 000070
【図７０】
0004234833.tif 000071
【図７１】
0004234833.tif 000072
【図７２】
0004234833.tif 000073
【図７３】
0004234833.tif 000074
【図７４】
0004234833.tif 000075
【図７５】
0004234833.tif 000076
【図７６】
0004234833.tif 000077
【図７７】
0004234833.tif 000078
【図７８】
0004234833.tif 000079
【図７９】
0004234833.tif 000080
【図８０】
0004234833.tif 000081
【図８１】
0004234833.tif 000082
【図８２】
0004234833.tif 000083
【図８３】
0004234833.tif 000084
【図８４】
0004234833.tif 000085
【図８５】
0004234833.tif 000086
【図８６】
0004234833.tif 000087
【図８７】
0004234833.tif 000088
【図８８】
0004234833.tif 000089
【図８９】
0004234833.tif 000090
【図９０】
0004234833.tif 000091
【図９１】
0004234833.tif 000092
【図９２】
0004234833.tif 000093
【図９３】
0004234833.tif 000094
【図９４】
0004234833.tif 000095
【図９５】
0004234833.tif 000096
【図９６】
0004234833.tif 000097
【図９７】
0004234833.tif 000098
【図９８】
0004234833.tif 000099
【図９９】
0004234833.tif 000100
【図１００】
0004234833.tif 000101
【図１０１】
0004234833.tif 000102
【図１０２】
0004234833.tif 000103
【図１０３】
0004234833.tif 000104
【図１０４】
0004234833.tif 000105
【図１０５】
0004234833.tif 000106
【図１０６】
0004234833.tif 000107
【図１０７】
0004234833.tif 000108
【図１０８】
0004234833.tif 000109
【図１０９】
0004234833.tif 000110
【図１１０】
0004234833.tif 000111
【図１１１】
0004234833.tif 000112
【図１１２】
0004234833.tif 000113
【図１１３】
0004234833.tif 000114
【図１１４】
0004234833.tif 000115
【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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