(57)【特許請求の範囲】
【請求項１】
縦型パワートランジスタ・トレンチゲート半導体デバイスの製造方法であって、
前記デバイスが半導体本体を備え、前記半導体本体は、前記半導体本体の表面から前記半導体本体内に延びる複数のトレンチと、各トレンチ内のゲート材料と前記各トレンチに隣接する前記半導体本体との間に設けられた絶縁層とを有し、
前記デバイスが能動トランジスタセルエリアを有し、前記能動トランジスタセルエリア内の各トランジスタセルがソース領域とドレイン領域とを有し、前記ソース領域と前記ドレイン領域とがトレンチゲートに隣接するチャネル形成本体領域によって隔てられ、ソース電極が前記半導体本体表面上において前記ソース領域に接し、前記ソース電極が前記能動トランジスタセルエリア内の前記各トレンチ内の前記ゲート材料から絶縁されており、前記デバイスが、さらに、非能動エリアを有し、該非能動エリアはソース領域を有さず、前記絶縁層が前記非能動エリア内の前記各トレンチと該トレンチに隣接する前記半導体本体との間から延びて前記非能動エリア内の前記半導体本体表面上に上部表面絶縁層を設け、前記デバイスが、さらに、前記非能動エリア内の前記トレンチ内の前記ゲート材料から前記上部表面絶縁層の上に延びる引き出しゲート材料と前記引き出しゲート材料に接するゲート電極とを有し、前記方法が、
(ａ) 前記能動エリアおよび非能動エリアにおいて前記半導体本体表面まで延び、そして、前記ドレイン領域に適する第１の導電型の第１の層を前記半導体本体に設ける工程と、
(ｂ) 前記能動エリアおよび非能動エリアにおいて前記第１の層内に延びるように前記複数のトレンチを形成する工程と、
(ｃ) 前記能動エリアおよび非能動エリア内の前記各トレンチ内に前記絶縁層を設け、前記非能動エリアに前記上部表面絶縁層を設ける工程と、
(ｄ) 前記能動エリアおよび非能動エリア内の前記各トレンチ内に第１の材料を堆積し、前記各トレンチの上端に合わせて前記第１の材料を平坦化させる工程と、
(ｅ) 工程(ｃ) , (ｄ)の後、前記半導体本体表面から延び、そして、前記第１の導電型と逆の第２の導電型の第２の層を前記能動エリアおよび非能動エリア内に形成し、前記能動エリア内に形成された前記第２の層を前記チャネル形成領域とし、そして、前記非能動エリア内に形成された前記第２の層を第２層領域とする工程と、
(ｆ) 工程(ｅ)の後、前記能動エリアに前記ソース領域を形成する工程と、
(ｇ) 工程(ｅ) の後、前記非能動エリアの前記第１の材料から延びる前記引き出しゲート材料を設ける工程と、を有する方法。
【請求項２】
工程(ｃ) において、前記トレンチ内の前記絶縁層および前記非能動エリアの前記上部表面絶縁層が、前記半導体本体の第１の層の酸化によって形成されることを特徴とする請求項１に記載の方法。
【請求項３】
工程(ｄ) において堆積され、平坦化される前記第１の材料が、デバイスゲート材料であることを特徴とする請求項１に記載の方法。
【請求項４】
前記第１の材料が、多結晶シリコンであることを特徴とする請求項３に記載の方法。
【請求項５】
前記ゲート材料および前記引き出しゲート材料が、同一の組成を持つことを特徴とする請求項３に記載の方法。
【請求項６】
縦型パワートランジスタ・トレンチゲート半導体デバイスの製造方法であって、
前記デバイスが半導体本体を備え、前記半導体本体は、前記半導体本体の表面から前記半導体本体内に延びる複数のトレンチと、各トレンチ内のゲート材料と前記各トレンチに隣接する前記半導体本体との間に設けられた絶縁層とを有し、
前記デバイスが能動トランジスタセルエリアを有し、前記能動トランジスタセルエリア内の各トランジスタセルがソース領域とドレイン領域とを有し、前記ソース領域と前記ドレイン領域とがトレンチゲートに隣接するチャネル形成本体領域によって隔てられ、ソース電極が前記半導体本体表面上において前記ソース領域に接し、前記ソース電極が前記能動トランジスタセルエリア内の前記各トレンチ内の前記ゲート材料から絶縁されており、前記デバイスが、さらに、非能動エリアを有し、該非能動エリアはソース領域を有さず、前記絶縁層が前記非能動エリア内の前記各トレンチと該トレンチに隣接する前記半導体本体との間から延びて前記非能動エリア内の前記半導体本体表面上に上部表面絶縁層を設け、前記デバイスが、さらに、前記非能動エリア内の前記トレンチ内の前記ゲート材料から前記上部表面絶縁層の上に延びる引き出しゲート材料と前記引き出しゲート材料に接するゲート電極とを有し、前記方法が、
(ａ) 前記能動エリアおよび非能動エリアにおいて前記半導体本体表面まで延び、そして、前記ドレイン領域に適する第１の導電型の第１の層を前記半導体本体に設ける工程と、
(ｂ) 前記能動エリアおよび非能動エリアにおいて前記第１の層内に延びるように前記複数のトレンチを形成する工程と、
(ｃ) 前記能動エリアおよび非能動エリア内の前記各トレンチ内に前記絶縁層を設け、前記非能動エリアに前記上部表面絶縁層を設ける工程と、
(ｄ) 前記能動エリアおよび非能動エリア内の前記各トレンチ内に第１の材料を堆積し、前記各トレンチの上端に合わせて前記第１の材料を平坦化させる工程と、
(ｅ) 工程(ｃ) , (ｄ)の後、前記半導体本体表面から延び、そして、前記第１の導電型と逆の第２の導電型の第２の層を前記能動エリアおよび非能動エリア内に形成し、前記能動エリア内に形成された前記第２の層を前記チャネル形成領域とし、そして、前記非能動エリア内に形成された前記第２の層を第２層領域とする工程と、
(ｆ) 工程(ｅ)の後、前記能動エリアに前記ソース領域を形成する工程と、
(ｇ) 工程(ｅ) の後、前記第１の材料を前記非能動エリア内のトレンチから除去する工程と、
(ｈ) 工程（ｇ）の後、第２の材料を前記複数のトレンチ内および前記非能動エリアの前記上部表面絶縁層上に堆積し、前記第２の材料を、前記ゲート材料および前記引き出しゲート材料を設けるためにパターン化する工程と、を有する方法。
【請求項７】
前記第２の材料が、多結晶シリコンであることを特徴とする請求項６に記載の方法。
【請求項８】
前記第２の材料が、金属であることを特徴とする請求項６に記載の方法。
【請求項９】
工程(ｃ) において、前記トレンチ内に前記絶縁層が、前記非能動エリアに前記上部表面絶縁層が、前記能動エリアにさらなる上部表面絶縁層が同時に形成され、また、前記第２の層が、工程(ｅ)において、ドーパント打込みを用い、前記上部表面絶縁層を通して、および、前記さらなる上部表面絶縁層を通して形成されることを特徴とする請求項１に記載の方法。
【請求項１０】
前記ソース領域が、工程(ｆ) において、ドーパント打込みを用い、前記さらなる上部表面絶縁層を通して形成され、また、前記さらなる上部表面絶縁層が、前記ソース電極を設ける前に除去されることを特徴とする請求項９に記載の方法。
【請求項１１】
工程(ｆ)において、前記ソース領域のためのエリアを定めるために、マスクが用いられることを特徴とする請求項１に記載の方法。
【請求項１２】
(ｈ) 前記能動エリアにゲート絶縁被覆層を設けるために絶縁材料を堆積し、そして、パターン化する工程と、
(ｉ) 工程(ｈ) の後、前記ソース電極を設け、前記ゲート絶縁被覆層により、前記ソース電極が前記能動エリア内の前記各トレンチ内の前記第１の材料から絶縁されることを特徴とする請求項１に記載の方法。
【請求項１３】
前記複数のトレンチが、前記能動エリアと非能動エリアとで同一パターンを持って連結されたトレンチ網として形成され、前記能動エリアの前記トランジスタセルが、それぞれ、前記トレンチ網によって取り囲まれ、かつ、前記半導体本体表面において前記設けられたソース電極に接し、前記非能動エリアの前記第２層領域が前記トレンチ網によって取り囲まれ、かつ、前記設けられたソース電極に接しないことを特徴とする請求項１に記載の方法。
【請求項１４】
前記非能動エリアの前記各トレンチが、前記能動エリアから前記非能動エリアに延びるストライプ形状のトレンチパターンとして形成され、前記第２の層のストライプ形状領域が、前記能動エリアから前記非能動エリアのストライプ形状のトレンチ間に延びるように形成され、前記ソース電極が、前記半導体本体表面において、前記第２の層の前記ストライプ形状領域に接するように設けられることを特徴とする請求項１に記載の方法。
【請求項１５】
前記能動エリア内の前記チャネル形成本体領域が前記非能動エリア内の前記第２の層とほぼ同じ深さになるように前記第２の層を形成することを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型パワートランジスタ・トレンチゲート半導体デバイスの製造方法およびその方法によってつくられるそのようなデバイスに関するものである。
【０００２】
【従来の技術】
前記デバイスが、トレンチを備えた半導体本体であって、前記トレンチが前記半導体本体表面から前記半導体本体内に延びる半導体本体と、前記トレンチ内のゲート材料と前記トレンチに隣接する前記半導体本体との間に設けられた絶縁層において、前記デバイスが、能動トランジスタセルエリアを持ち、各トランジスタセルが、トレンチゲートに隣接するチャネル形成本体領域によって隔てられたソース領域とドレイン領域とを持ち、ソース電極が、前記半導体本体表面上の前記ソース領域に接し、かつ、前記トレンチ内の前記ゲート材料から絶縁されており、また、前記デバイスが、前記ソース領域を持たない非能動エリアを持っている絶縁層であって、前記非能動エリアにおける前記半導体本体表面上に上部表面絶縁層を設けるように前記トレンチから延びている当該絶縁層と、前記非能動エリアの前記トレンチ内の前記ゲート材料から前記上部表面絶縁層の上に延びる引き出しゲート材料と、前記引き出しゲート材料に接するゲート電極と、を有する、そのようなデバイスが知られている。
【０００３】
米国特許US-A-5,795,792 (Nishihara)は、上に定めた既知の観点を持つデバイスを開示している。この米国特許公報の背景技術検討は、チップサイズ縮小および性能向上が、トレンチ幅の縮小を要求しているが、トレンチ幅を縮小し過ぎると、トレンチ内に埋め込まれたゲート材料との接触を直接的に形成することが困難になることを指摘している。したがって、トレンチの内部から半導体基板の主面へと、その表面上のゲート電極との接触を取るために、ゲート材料を引き出すのが、通常行われるアプローチである。これは、前記デバイスが、前記非能動エリアの前記トレンチ内の前記ゲート材料から前記上部表面絶縁層の上に延びる引き出しゲート材料と、前記引き出しゲート材料に接するゲート電極と、を有するという上述の観点の通りである。Nishiharaは、ゲート絶縁層（即ち、上に定めた絶縁層および上部表面絶縁層）がシリコン酸化膜である絶縁ゲートデバイスに関するものであり、従来の処理では、ゲート材料がトレンチから主面に引き出されている、トレンチの正に上端角部において、この二酸化シリコン膜が薄くなり、この薄くなることが、シリコン酸化膜の絶縁破壊電圧を大きく減少させることがあるというさらなる問題の検討がなされている。Nishiharaの発明の開示は、トレンチの上端角部においてシリコン酸化膜厚さを増加させるための方法に関するものである。Nishiharaによって認められている従来のプロセスとNishiharaによって開示されている発明のプロセスのいずれもが、最初に、ゲート電極となる部分の下までにも延びるチャネル形成本体領域を、チャネルと同じ導電型の領域を備えて設け、次に、トレンチおよびゲート絶縁層を形成し、その後、ゲート材料を堆積し、そして、一工程で、ゲート材料をトレンチ内に形成し、また、ゲート電極との接触を取るために主面まで引き出すように、このゲート材料をパターニングすることを必然的に必要とする。
【０００４】
【課題を解決するための手段】
本発明の1つの目的は、チャネル形成本体領域を設けるための、また、ゲート電極への接触を設けるための新規の、そして、利点に富む方法を提供することである。
【０００５】
本発明によれば、上に定めた既知の観点を持つ縦型パワートランジスタ・トレンチゲート半導体デバイスの製造方法であって、
(a)  前記能動エリアおよび非能動エリアにおいて前記半導体本体表面まで延びる第1の層を備える前記半導体本体であって、前記第1の層が、前記ドレイン領域に適する第1の導電型をしている前記半導体本体を設ける工程と、
(b)  前記能動エリアおよび非能動エリアの前記第1の層内に延びる前記トレンチを形成する工程と、
(c)  前記第1の層がまだ前記半導体本体表面まで延びている間に、前記能動エリアおよび非能動エリア内の前記トレンチ内に絶縁層を設け、前記非能動エリアに前記上部表面絶縁層を設ける工程と、
(d)  前記トレンチ内に第1の材料を堆積し、前記能動エリアおよび非能動エリアの前記トレンチの上端に合わせて前記第1の材料を平坦化させる工程と、
(e)  工程(c), (d)の後、前記能動エリアおよび非能動エリアの前記半導体本体表面から延びる第2の層であって、前記能動エリアの前記チャネル形成領域に適する、前記第1の導電型と逆の第2の導電型を持つ第2の層を形成する工程と、
(f)  工程(e)の後、前記能動エリアに前記ソース領域を形成する工程と、
(g)  同様に工程(e)の後、前記非能動エリアに前記引き出しゲート材料を設ける工程と、を有する方法が提供される。
【０００６】
本発明の方法において、工程(c)において絶縁層を設けた後に、工程(e)において第2の層を形成することは、後で本発明の実施例の記述で説明するように、とりわけ、それらの絶縁層が半導体本体の第1の層を酸化することによって形成されている場合に、動作中のデバイスのチャネルプロフィールを最適化するのに有利である。
【０００７】
第2の層は、能動エリアに半導体本体領域を形成するが、ゲート電極の下の非能動エリアに存在してこの第2の層を持つ効果は、それが存在しなければ、その結果として動作中のデバイスの絶縁破壊電圧の不都合な減少を伴なって生じる、非能動エリアのトレンチの底部角における電界集中、を打ち消すということである。この効果は、後に本発明の実施例の記述で、より詳細に説明される。非能動エリアのトレンチの底部角における電界集中減少というこの効果は、Nishihara米国特許に開示されている構造にも存在するかのように見える。しかしながら、このことは、その発明の開示が、非能動エリアのトレンチの上端角における絶縁破壊電圧に関するものであるこの公報には言及されていないのであるが。本発明の実施例の後の記述で説明される理由によって、非能動エリアのトレンチの底部角における絶縁破壊は、それらのトレンチの上端角における絶縁破壊と異なる問題である。
【０００８】
したがって、本発明の方法は、デバイスのチャネルプロフィールを最適化するために、トレンチゲートのトレンチ内にゲート絶縁層を形成した後に、第2の層を能動エリアに形成することを可能にし、また、非能動エリアのトレンチの底部角における電界を減少させるために、この第2の層を、非能動エリアにも同時に形成することを可能にする。
【０００９】
請求項3に定められているように、工程(d)において堆積され、平坦化される第1の材料は、デバイスゲート材料であってもよい。この場合には、デバイスゲート材料およびデバイス引き出しゲート材料は、工程(e)において能動エリアおよび非能動エリアに第2の層を形成する前後の、それぞれ、分離した2つの工程(d)および (g)において設けられる。この工程(e)は、工程(c)においてトレンチ内に絶縁層を、また、非能動エリアに上部表面絶縁層を設けた後に行われる。
【００１０】
そうでなければ、請求項６に定められているように、工程（ｅ）の後に、工程（ｇ）において、前記第１の材料が、前記トレンチから除去されてもよく、工程（ｈ）において、第２の材料が、前記トレンチ内および前記非能動エリアの前記上部表面絶縁層上に堆積されてもよく、前記第２の材料は、前記ゲート材料および前記デバイス引き出しゲート材料を設けるためにパターン化される。この場合には、デバイスゲート材料およびデバイス引き出しゲート材料は、工程（ｅ）において能動エリアおよび非能動エリアに第2の層を形成した後に、そして、工程（ｇ）において前記第１の材料が前記トレンチから除去された後に、工程（ｈ）において前記第２の材料によりで設けられる。この工程（ｅ）は、工程（ｃ）において絶縁層を設けた後に行われる。
【００１１】
上述のどちらの方法においても、即ち、請求項3に定められた方法においても、請求項6に定められた方法においても、工程(c)において、前記トレンチ内に前記絶縁層が、前記非能動エリアに前記上部表面絶縁層が、前記能動エリアにさらなる上部表面絶縁層が、同時に形成され、工程(e)において、前記第2の層が、ドーパント打込みを用い、前記上部表面絶縁層を通して、および、前記さらなる上部表面絶縁層を通して形成されるのが好ましい。この場合には、前記ソース領域が、工程(f)において、ドーパント打込みを用い、前記さらなる上部表面絶縁層を通して形成されてもよく、前記さらなる上部表面絶縁層は、前記ソース電極を設ける前に除去される。
【００１２】
【発明の実施の形態】
本発明の実施例が、付随するダイアグラマティックな図面とともに、例として以下に記述される。全図面が、ダイアグラマティックであり、正確な縮尺率で描かれてはいないということに注意しなければならない。図面の部分部分の相対的な寸法および比率は、図面の明確さおよび便利のために、大きさを拡大したり、縮小したりしている。製造の異なる段階において、また、部分的に変更された実施例および異なる実施例において一致する、あるいは、同等の要点を引用するために、同一の参照符号が大体用いられる。
【００１３】
図6は、トランジスタセルを収容している能動エリア100およびゲート電極を収容している非能動エリア200を持つ縦トレンチゲート型パワートランジスタの典型的な1実施例を図解している。トレンチ20が、半導体本体表面10aから半導体本体10に延びており、絶縁層17が、トレンチ20内のゲート材料11とトレンチに隣接する半導体本体との間に設けられている。能動トランジスタセルエリア100では、各トランジスタセルが、トレンチ20内にゲート材料11を有するトレンチゲートに隣接する、第2の導電型（即ち、本例ではp型）のチャネル形成本体領域15Aによって分離された逆の第1の導電型（即ち、本例ではn型）のソース領域13およびドレイン領域14を持っている。ソース電極23が、能動エリア100において半導体本体表面10a上のソース領域13に接しており、また、ゲート絶縁被覆層18によってトレンチ20内のゲート材料11から絶縁されている。非能動エリア200ではソース領域13がなく、絶縁層17が、半導体本体表面10a上に上部表面絶縁層17Bを設けるようにトレンチ20から延びており、引き出しゲート材料111が、トレンチ20内のゲート材料11から上部表面絶縁層17B上まで延び、ゲート電極25が、引き出しゲート材料111に接している。第2の導電型の領域は、引き出しゲート材料111の下に領域15Bを形成するように延びている。デバイスオン状態でのゲート電極25への電圧信号の印加は、知られるように、能動エリア100の各トランジスタセルの領域15Aに導電チャネル12を誘起させ、また、ソース領域13とドレイン領域14との間のこの導電チャネル12内を流れる電流を制御するように働く。
【００１４】
領域14は、高導電率の基板領域14a上の高抵抗率（低ドーピング）のエピタキシャル層によって形成されるドレインドリフト領域であってもよい。この基板領域14aを、領域14と同導電型（本例ではn型）として縦型MOSFETを設けるようにしてもよいし、逆導電型（本例ではp型）として縦型IGBTを設けるようにしてもよい。基板領域14aには、デバイス本体の底部の主面10bにおいて、MOSFETの場合にはドレイン電極、IGBTの場合にはアノード電極と呼ばれる電極24が接している。
【００１５】
図6のデバイスは、図1から6までに概観されるように、次の工程を含む方法によって製造される。
(a)  前記能動エリア100および非能動エリア200において前記半導体本体表面10aまで延びる第1の層14を備える前記半導体本体10（通常、単結晶シリコン）であって、前記第1の層14が、前記トランジスタセルドレイン領域に適する第1の導電型（通例、n型）をしている前記半導体本体10を設ける工程〔図1参照〕。
(b)  前記能動エリア100および非能動エリア200の前記第1の層14内に延びる前記トレンチ20を形成する工程〔図1, 2参照〕。
(c)  前記第1の層14がまだ前記半導体本体表面10aまで延びている間に、前記能動エリア100および非能動エリア200内の前記トレンチ20内に絶縁層17を設け、前記非能動エリアに前記上部表面絶縁層17Bを設ける工程（層17, 17Bはともに、前記第1の層14の酸化によって形成される二酸化シリコンであることが好ましい）〔図1参照〕。
(d)  前記トレンチ20内に前記ゲート材料11を堆積し、前記能動エリア100および非能動エリア200の前記トレンチ20の上端に合わせて前記ゲート材料11を平坦化させる工程〔図1, 2参照〕。
(e)  工程(c), (d)の後、前記能動エリア100および非能動エリア200の前記半導体本体表面10aから延びる第2の層15A, 15Bであって、前記能動エリア100の前記チャネル形成領域15Aに適する、前記第1の導電型と逆の第2の導電型（通例、p型）を持つ第2の層15A, 15Bを形成する（通常、ボロンドーパント打込みを用いて）工程〔図3参照〕。
(f)  工程(e)の後、前記能動エリア100に前記ソース領域13を形成する（通常、砒素ドーパント打込みを用いて）工程〔図3参照〕。
(g)  同様に工程(e)の後、前記非能動エリア200に前記引き出しゲート材料111（通常、ドープされた多結晶シリコンで、前記ゲート材料11と同じ組成）を設ける工程〔図4, 5参照〕。
【００１６】
その後、さらなる工程によって、前記ソース電極23および前記ゲート電極25が設けられる〔図6参照〕。
【００１７】
トレンチ20に絶縁層17を設けた後に、工程(e)において能動エリア100にチャネル形成領域15Aを備えた第2の層を形成することは、とりわけ、絶縁層17が第1の層14を酸化することによって形成されている場合に、デバイス動作中のチャネル12のプロフィールを最適化するのに有利である。半導体本体10の酸化によるゲート絶縁層17の形成は、チャネル形成領域15Aが既に存在していれば、その酸化処理が、領域15A内のp型ドーパントおよび層14内のn型ドーパントを移動させ、トレンチ20の近傍のそれらの濃度を、意図されているものから相当に変化させるほどの長時間かつ高温の温度処理であるということが、その理由である。とりわけ、この酸化処理は、領域15Aのチャネル12から絶縁酸化層17にp型ドーパント（ボロン）を引き寄せる。この酸化処理は、また、チャネル12の長さ、即ち、n型ソース領域13とn型ドレイン領域14との間のp型領域15Aの距離をも、意図されているものから変化させてしまう。チャネル形成領域15Aを形成するためにドーパント打込みを用いる前にゲート絶縁層17を設けるために酸化処理を遂行することは、酸化処理によってドーパントが移動するという上述の効果を回避し、したがって、より一様な深さを持つチャネル12、より意図された通りのドーピングレベル、より意図された通りの長さが設けられる、換言すると、チャネル12のプロフィールが最適化される。
【００１８】
上に概観した方法において2つの別個の工程(d)および(g)を行っていることによって、即ち、工程(d)においてトレンチ20の最上部に一致するように、ゲート材料11を堆積・平坦化し、その後、工程 (g)において引き出しゲート材料111を設けることによって、第2の層のチャネル形成領域15Aを設けるとともに、引き出しゲート材料の下になる非能動エリア200に第2の層領域15Bを設ける中間の工程(e)を置くことが可能になる。領域15Bが存在しなければ、デバイスの動作中に非能動エリア200のトレンチ20の底部角20A(図6参照)に高い電界集中が発生し、したがって、デバイスのドレイン−ソース間絶縁破壊電圧は減少する。この効果は、能動エリア100においてはトレンチ20および領域15Aの下で等間隔であるが、非能動エリア200においては引き出しゲート材料111への電極25の接続によって、n型層14を通って半導体本体上部表面10aの方へ引き寄せられ、その結果、底部角20Aにおいて等電圧線の集中を生じる、そのような等電圧線を考えれば理解される。非能動エリア200におけるp型領域15Bの存在は、上部表面10aへの等電圧線のこの引き寄せを防ぎ、したがって、トレンチ底部角20Aにおける電界の集中を打ち消す。これらの縦型パワートランジスタデバイスにおいて、固有オン抵抗、即ち、オン状態におけるドレイン−ソース間抵抗と、ドレイン−ソース間絶縁破壊電圧との間のよりよいトレードオフを得るために、ドリフト長、即ち、n型層14の深さを最小化することができる。本明細書の従来の技術で言及したように、公報US-A-5,795,792(Nishihara)も、ゲート電極の真下のp型領域を示しているが、これらのp型領域は、非能動エリアにおいてトレンチの下まで延びており、それは、与えられたドレイン−ソース間絶縁破壊電圧に対する最小値よりも長いドリフト長に帰着する。本発明の典型的な実施例で、領域15Bは、チャネル形成本体領域15Aと同じ深さを持っており、したがって、Nishiharaのデバイスのこの不都合は回避される。さらに、本明細書の従来の技術で言及したように、Nishiharaの発明の開示は、非能動エリア200におけるトレンチ上端角20B(本図面の図6参照)での絶縁層の電圧絶縁破壊に関係している。トレンチの上端角での絶縁破壊は、ゲートソース間絶縁破壊であり、これは、ドレイン−ソース間絶縁破壊および／またはゲート−ドレイン間絶縁破壊であるトレンチの底部角での絶縁破壊とは異なる機構であるということに注意されなければならない。
【００１９】
図6のデバイスの連続的な製造の段階が、図1〜6に関連して、以下に詳細に記述される。
【００２０】
図1および2を参照すると、単結晶シリコン半導体本体10が、半導体本体10の上側主面10aまで延びるエピタキシャル高比抵抗（低ドープ）n型の第1の層14が形成される、高導電率のn型基板領域14aを備えて最初に設けられる。第1の層14および基板14aは、能動エリア100および非能動エリア200のどちらにも存在し、能動エリア100では、トランジスタセルがつくられ、層14にはトランジスタセル・ドレインドリフト領域が形成される。公知の堆積技術（例えば、減圧化学気相成長法）を用いて連続的な厚い層を形成し、その後、公知のフォトリソグラフィー技術およびエッチング技術を用いてこの層にエッチ窓を形成することによって、表面10a上に、例えば二酸化シリコンよりなるマスク（図示せず）が形成される。その後、能動エリア100および非能動エリア200において第1の層14内に延びるトレンチ20が、望ましくは異方性プラズマエッチング法を用いて、マスクのエッチ窓の半導体本体10をエッチングすることにより形成される。トレンチ20を形成した後、二酸化シリコンマスクが除去される。
【００２１】
第1の層14がまだ半導体本体表面10aまで延びている間に、絶縁層17が、能動エリア100および非能動エリア200におけるトレンチ20内に設けられ、同時に、上部表面絶縁層17Aが、能動エリア100の半導体本体表面10aの上に設けられ、また、上部表面絶縁層17Bが、非能動エリア200の半導体本体表面10aの上に設けられる。層17, 17A, 17Bは、堆積によって、あるいは、シリコン本体10のドライ酸化によって、あるいは、ウェット酸化成長によって形成された二酸化シリコンであることが好ましい。半導体本体の第1の層14を酸化するのが、好適な方法である。ゲート材料11は、ドープされた多結晶シリコンであってもよく、トレンチ20の絶縁層17上、および、上部表面絶縁層17A, 17B上に堆積され、その後、半導体本体表面17Aのレベルにエッチバックされる。堆積されたゲート材料11は、その後、能動エリア100および非能動エリア200においてトレンチ20の上端に合わせて平坦化される。能動エリア100において、各トレンチ20並びにゲート絶縁層である層17、および、ゲート材料11は、トランジスタセルを取り囲むようにトレンチゲート構造を形成する。図2は、トレンチ20が、ゲート材料11を含有して、能動エリア100と非能動エリア200とにおいて、方形形状領域を取り囲んで、同一パターンを持って連結されたトレンチ網を形成していることを示している。このように、方形形状のトランジスタセルが、能動エリア100に形成される。種々の既知のトランジスタセル幾何図形的配列が、用いられてもよい。一例として例えば、セルは、六角形あるいは細長いストライプの幾何図形的配列を持ってもよい。
【００２２】
ここで図3を参照すると、その後、ドーパント打込みが、能動エリア100および非能動エリア200において、半導体本体表面10aから延びる第2の、p型の、層15A, 15Bを形成するために用いられる。これは、能動エリア100および非能動エリア200の全体に渡るアクセプタイオン（例えばボロン）打込みである。トレンチ20の内部では、打込まれたイオンドースは十分低く、ドープされた多結晶ゲート材料11の導電率には影響しない。トレンチ20によって取り囲まれた方形形状領域の内部では、打込みは、二酸化シリコン上部表面絶縁層17A, 17Bを通してなされる。層17A, 17Bは、半導体本体表面10aを打込み中の汚染から保護し、また、打込み中のボロンイオンのチャネリングを抑制するためのスクリーンとして有利に働く。打込みに続いて、打込まれた層15A, 15Bのアニーリングと、その後の拡散のための熱処理が行われ、その結果、p型チャネル形成領域15Aが、能動エリア100に望み通りの深さに形成され、また、p型領域15Bが、非能動エリア200の上部表面絶縁層17Bの下に同じ深さに形成される。次に、ドナードーパント（例えばリンあるいは砒素）イオン打込みと、その後のアニーリングおよび拡散が、能動エリア100にn型ソース領域13を形成するために用いられる。この目的のために、マスク（図示せず）が、レジスト材料の連続層を堆積し、次いで、フォトリソグラフィー技術およびエッチング技術を用いて通例通りにこの層に窓を形成することによって形成される。それらの窓は、能動エリア100のトレンチ20によって取り囲まれた方形形状エリア内に環状の形状を持ち、ドナー打込みは、それらの環状の窓を通して行われる。環状のソース領域13を形成した後、レジストマスクが除去される。ソース領域13を形成するために、上述のレジストマスクに替えて、セルフアライメント処理によって形成される打込みマスクを用いることができると考えられる。
【００２３】
ここで図4, 5を参照すると、引き出しゲート材料は、ドープされた多結晶シリコンであってもよく、能動エリア100および非能動エリア200の全体上に堆積され、次いで、非能動エリア200において、トレンチ20内のゲート材料11に接し、かつ、そこから、能動エリア100から離れる方向に上部表面絶縁層17B上に延びる、この引き出しゲート材料111を残すように、レジストマスクを用い、エッチングしてパターン化される。その後、レジストマスクが除去され、引き出しゲート材料111の上部表面が露出される。図4, 5に示すように、引き出しゲート材料111が、能動エリア100に面する方向に上部表面絶縁層17Bの一部と接するようにすることによって、この引き出しゲート材料111をパターニングするために用いられるレジストマスクのアライメントがより緩和される。ゲート材料11と引き出しゲート材料111とは、同一組成を持つ、例えば、in-situ（インサイチュウ）に、あるいは、打込みや拡散によって選択的にドープされた多結晶シリコンであることが好ましい。しかしながら、ゲート材料11と引き出しゲート材料111とは異なる組成を持つ、例えば、引き出しゲート材料111は、金属であることも可能である。
【００２４】
ここで図6を参照すると、上部表面絶縁層17Bが引き出しゲート材料111によって覆われているところを除いて、上部表面絶縁層17A, 17Bが、エッチングによって除去され、半導体本体上部表面10aが、露出される。次に、新しい絶縁材料層（例えば二酸化シリコン）が、能動エリア100および非能動エリア200の上に堆積され、それを、レジストマスクを用いてエッチングしてパターン化することによって、能動エリア100にはゲート絶縁被覆層18が、引き出しゲート材料111が存在しない非能動エリア200では半導体本体表面10aの上にパッシベーション絶縁層18Aが、電極が接するべきではない引き出しゲート材料111の上には絶縁層18Bが設けられる。次いで、電極材料（例えばアルミニウム）が、ソース電極23およびゲート電極25を設けるために堆積され、パターン化される。ソース電極23は、環状のソース領域13の上部表面および各トランジスタセルの内部のチャネル形成本体領域15Aの隣接する上部表面と接し、また、ソース電極23は、ゲート絶縁被覆層18によって、トランジスタセルを取り囲んでいるトレンチ20内のゲート材料11から絶縁されている。さらに、実際上は、ソース電極23は、絶縁層18Aの上にも存在し、引き出しゲート材料111の端と重なり合っている絶縁層18Bの上にも部分的に存在する。ゲート電極25は、絶縁層18Bの上に部分的に存在し、また、引き出しゲート材料111と接している。
【００２５】
図6は、非能動エリア200のp型の第2の層の領域15Bを、各々が、トレンチ20網によって取り囲まれ、ソース電極23が接していない分離されたセルとして示している。これらの領域15Bを、電気的なフローティング領域として持たない方がより優れており、この目的のために変更された方法およびデバイスが、以下に記述される。
【００２６】
図7は、以下のように変更されているということを除けば、図5に示されているものに相当する段階における半導体本体の平面図である。図7に示されるように、非能動エリア200のトレンチは、能動エリア100から非能動エリア200に延びるストライプ形状のトレンチ20'のパターンとして形成されており、p型の第2の層のストライプ形状領域15B'が、能動エリア100から非能動エリア200へのそのストライプ形状のトレンチ20'の間に延びている。
【００２７】
図8は、図7に示される線VIII-VIIIに沿って取られた半導体本体の断面図である。この図は、トレンチ20'のゲート材料11と接し、そこから、非能動エリア200の領域15B'上の上部表面絶縁層17Bの上まで延びている引き出しゲート材料111を示している。
【００２８】
図9は、図7, 8と関連して上述したように変更されているということを除けば、図6に対応する段階における半導体本体の断面図を示している。図7の線IX-IXは、図9の断面が、ストライプ形状領域15B'の1つを通って取られている位置を表わしている。この図は、ソース電極23が、半導体本体表面10aにおいて、ストライプ形状p型領域15B'に、それらの領域が電気的にフローティング状態にならずに、いかにして接するかを示している。
【００２９】
図1〜6と関連して上述した第1の方法、および、図7〜9と関連して上述した第2の変更された方法において、デバイスゲート材料11とデバイス引き出しゲート材料111とは、能動エリア100および非能動エリア200に第2の、p型の、層15A, 15Bを形成する前後の、それぞれ、2つの別個の工程において設けられている。堆積され、平坦化された材料11は、図1, 2と関連して記述したように、デバイスゲート材料を備えるために残してある第1の材料と考えることができる。第3の方法では、図10〜12と関連して以下に記述されるが、第2の層15A, 15Bを形成する前に堆積され、平坦化されたこの第1の材料が、その後、トレンチ20から除去され、次に、第2の材料が、トレンチ20内および上部表面絶縁層17A, 17B上に堆積され、次いで、この第2の材料がパターン化されて、単一工程において、デバイスゲート材料とデバイス引き出しゲート材料とが設けられるというように、第1および第2の方法が、ともに変更される。
【００３０】
ここで図10を参照すると、上のように概述した第3の方法にしたがって変更されているということを除けば、図3に示されているものに相当する段階における半導体本体10の断面図が示されている。この第3の方法において、図1, 2と関連して記述された工程は、トレンチ20内に堆積され、平坦化されてデバイスゲート材料を設けるために残される材料の替わりに、デバイスゲート材料を設けるために残されない第1の材料30がトレンチ20内に堆積され、平坦化されるということを除けば、依然として適用される。第2の層15A, 15Bが、図3と関連して記述されたと同様の仕方でドーパントイオン打込みおよび拡散を用いて形成され、ソース領域13が、図3と関連して記述されたと同様の仕方で形成される。材料30の目的は、第2の層15A, 15Bを形成するために打込まれるドーパントが、トレンチ20の底を突き抜けて領域14に打込まれることを防ぐ抑制層として働くということだけである。材料30は、例えば、spin-on-glassあるいはレジスト材料あるいは多結晶シリコンであってもよい。
【００３１】
図11に示されるように、材料30は、その後、エッチングによって能動エリア100および非能動エリア200のトレンチ20から除去される。
【００３２】
ここで、図12を参照すると、上のように概述した第3の方法にしたがって変更されということを除けば、図4に示されているものに相当する段階における半導体本体10の断面図が示されている。トレンチ20から第1の材料30を除去した後、第2の材料が、能動エリア100および非能動エリア200の全体に渡って、トレンチ20内および上部表面絶縁層17A, 17B上に堆積される。次に、この第2の材料をレジストマスクを用いてエッチングしてパターン化することによって、単一工程で、能動エリア100のトレンチ20内にデバイスゲート材料11'を設け、非能動エリア200のトレンチ20内に、上部表面絶縁層17B上のデバイス引き出しゲート材料111'まで延びるようにデバイスゲート材料11'を設ける。図6と関連して記述されたと同一の方法工程が、図12の構造を完全なデバイスに作り上げるために適用可能である。
【００３３】
上述のように単一工程でデバイスゲート材料11'およびデバイス引き出しゲート材料111'を設けるために使われる第2の材料は、例えば、ドープされた多結晶シリコンであってもよい。そうでなければ、この第2の材料は、金属であってもよい。金属ゲート材料を持つことの1つの利点は、そのデバイスのゲート抵抗を、多結晶シリコンデバイスよりも小さくできるということである。さらに、相異なる金属は、相異なる仕事関数を持っており、相異なる閾電圧を持つデバイスを備えるために使うことができる。
【００３４】
上述のパワートランジスタおよびそれらの製造方法の変形および修正には、本発明の範囲内で、以下のようなものが含まれる。上述の例では、p型の第2の層15A, 15Bが、表面絶縁層17A, 17Bを通してのドーパントイオン打込みによって形成されており，これが、好ましい方法である。しかしながら、層15A, 15Bは、そうではなくて、例えば、層17A, 17Bを通しての強くドープされたガラス層からの拡散だけで形成することも可能である。もう1つの可能な手段は、気相からの拡散による層15A, 15Bの形成の前に、層17A, 17Bを除去することである。別の層17Bが、その後、第1および第2の典型的な方法では、引き出しゲート材料111を設ける前に設けられ、第3の典型的な方法では、ゲート材料11'および引き出しゲート材料111'を設ける前に設けられる。p型導電率のチャネル形成領域によって隔てられたn型導電率のソース領域とドレイン領域とに替えて、ソース領域とドレイン領域とは、チャネル形成領域をn型として、p型であってもよい。トランジスタセルの少なくともいくつかは、ソース領域およびドレイン領域と逆導電型の局在した領域を持ってもよく、その局在した領域は、半導体本体内をドレイン領域まで延びており、チャネル形成領域によってトレンチゲートから隔てられている。通常の型のデバイスでは、この局在領域は、自然に組み込まれる（意図しない）寄生バイポーラトランジスタがオン状態にはいることからセルを保護する。
【図面の簡単な説明】
【図１】  本発明に係る縦型パワートランジスタ・トレンチゲート半導体デバイスの第1の例による製造方法の一過程における半導体本体の断面図である。
【図２】  図1の過程における半導体本体の平面図である（I-I線は、図1の断面が取られる位置を指している）。
【図３】  図1の過程に続く過程における半導体本体の断面図である。
【図４】  図3の過程に続く過程における半導体本体の断面図である。
【図５】  図4の過程における半導体本体の平面図である（IV-IV線は、図4の断面が取られる位置を指している）。
【図６】  図4の過程に続く過程における半導体本体の断面図である。
【図７】  本発明の方法の第2の例のように変更されている、図5に相当する段階における半導体本体の平面図である。
【図８】  図7のVIII-VIII線に沿って取られた半導体本体の断面図である。
【図９】  本発明の方法の第2の例のように変更されている、図6に相当する段階における半導体本体の断面図である（図7のIX-IX線は、図9の断面が取られる位置を指しており、図9は、本発明に係る縦型パワートランジスタの第2の例を示している）。
【図１０】  本発明の方法の第3の例のように変更されている、図3に相当する段階における半導体本体の断面図である。
【図１１】  図10の過程に続く過程における半導体本体の断面図である。
【図１２】  本発明の方法の第3の例のように変更されている、図4に相当する段階における半導体本体の断面図である。
【符号の説明】
10  半導体本体
10a  半導体本体表面
11, 11'  ゲート材料
13  ソース領域
14  ドレイン領域
15A  チャネル形成領域
15B   p型領域
15B'  ストライプ形状p型領域
17  ゲート絶縁層
17A, 17B  上部表面絶縁層
20  トレンチ
20A  トレンチ底部角
23  ソース電極
25  ゲート電極
100  能動エリア
111, 111'  引き出しゲート材料
200  非能動エリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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