(57)【特許請求の範囲】
【請求項１】
ダイナミックメモリセルを備えた仮想型スタティック半導体メモリ装置において、
メモリセルアレイと、
前記メモリセルアレイに対するデータ入出力を遂行する入出力駆動部と、
前記半導体メモリ装置の内部の所定データを格納するレジスタ部と、
前記メモリセルアレイに対するリフレッシュを制御するリフレッシュ制御部と、
リフレッシュ周期より長時間の間、前記メモリセルアレイに対する記録動作が遂行される場合、前記リフレッシュ制御部により前記メモリセルアレイに対するリフレッシュ動作が開始し、前記記録動作開始から所定時間が経過すると、前記リフレッシュ動作を遂行する途中で前記レジスタ部に外部からの入力データを格納させた後、前記リフレッシュ動作を完了し、その後、前記入出力駆動部により前記レジスタ部に格納された入力データを用いて前記メモリセルアレイに対するレート書込み動作を遂行できるようにする状態制御部と、を備え、
前記状態制御部は、リフレッシュ要求（ｒｅｆｒｅｓｈ  ｒｅｑｕｅｓｔ）が来てから一定時間が経過しても有効データを決定する制御信号の変化がないと、プリチャージを遂行し、次に、リフレッシュを遂行することを特徴とする仮想型スタティックランダムアクセスメモリ装置。
【請求項２】
前記状態制御部は、リフレッシュ遂行以後も以前の記録サイクルが有効で、前記以前の記録サイクルが記録動作を完了する程度は長くない場合には、前記レジスタ部に格納されたデータを用いて追記録動作を遂行することを特徴とする請求項１記載の仮想型スタティックランダムアクセスメモリ装置。
【請求項３】
前記レジスタ部に格納されているアドレスと現在入力中のアドレスとを比較するアドレス比較部を更に備え、前記メモリセルアレイに対する読込み動作を遂行する場合、前記アドレス比較部から両アドレスが同一であると判定されると、前記状態制御部は、前記レジスタ部に格納されたデータを出力させることを特徴とする請求項１記載の仮想型スタティックランダムアクセスメモリ装置。
【請求項４】
前記レジスタ部に格納されているアドレスと現在入力中のアドレスとを比較するアドレス比較部を更に備え、前記メモリセルアレイに対する書込み動作を遂行する場合、前記アドレス比較部から両アドレスが同一であると判定されると、前記状態制御部は、前記レジスタ部に格納されるデータを現在入力中のデータに置き換えることを特徴とする請求項１記載の仮想型スタティックランダムアクセスメモリ装置。
【請求項５】
前記レジスタ部に格納されているアドレスと現在入力中のアドレスとを比較するアドレス比較部を更に備え、前記メモリセルアレイに対するレート書込み動作を遂行する場合、前記アドレス比較部から両アドレスが同一であると判定されると、前記状態制御部は、前記レジスタ部に格納されるデータを現在入力中のデータに置き換え、更に、前記メモリセルアレイに記録させることを特徴とする請求項１記載の仮想型スタティックランダムアクセスメモリ装置。
【請求項６】
前記レジスタ部に格納されているアドレスと現在入力中のアドレスとを比較するアドレス比較部を更に備え、前記メモリセルアレイに対するレート書込み動作を遂行する場合、前記アドレス比較部から両アドレスが同一であると判定され、バイト制御信号が入力されると、前記状態制御部は、前記レジスタ部に格納されたデータをバイト単位で現在入力中のデータに置き換え、更に、前記メモリセルアレイにバイト単位で記録させることを特徴とする請求項１記載の仮想型スタティックランダムアクセスメモリ装置。
【請求項７】
前記レジスタ部に、前記入力データを格納する時点である前記所定時間は、タイマーを使用してカウンティングされることを特徴とする請求項１記載の仮想型スタティックランダムアクセスメモリ装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、仮想型スタティックランダムアクセスメモリ装置に関し、特にダイナミック形メモリセルを使用し、メモリセルのデータをリフレッシュさせる機能を有する仮想型スタティックランダムアクセスメモリ装置に関する。
【０００２】
【従来の技術】
一般に、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ  ＲａｎｄｏｍＡｃｃｅｓｓ  Ｍｅｍｏｒｙ  ；以下、‘ＳＲＡＭ’という）は、ＤＲＡＭに比べて集積度は劣るが、高速に動作するので中型、または、小型コンピュータ分野で広く使用されている。ＳＲＡＭセルは、通常２つの伝送トランジスタ（ａｃｃｅｓｓ  ｔｒａｎｓｉｓｔｏｒ）と２つの駆動トランジスタ（ｄｒｉｖｅ  ｔｒａｎｓｉｓｔｏｒ）、そして、２つの負荷素子からなるフリップフロップ（Ｆｌｉｐ  Ｆｌｏｐ）回路からなる。記憶情報は、フリップフロップの入／出力端子間の電圧差、即ちセルのノード（ｎｏｄｅ）に蓄積された電荷として保存される。この電荷は電源（Ｖｃｃ）から負荷素子であるＰＭＯＳトランジスタとか負荷抵抗を通じて常に補われているので、ＳＲＡＭではＤＲＡＭのようにリフレッシュ（ｒｅｆｒｅｓｈ）機能が要求されない。
【０００３】
ＳＲＡＭセルは、負荷素子として空乏型（ｄｅｐｌｅｔｉｏｎ）ＮＭＯＳトランジスタを使用する場合もあるが、消費電力が非常に大きいので、現在は殆ど使用していなく、代わりに消費電力が低く製作が簡便な高抵抗のポリシリコンを使用することが主流を成している。しかし、メモリ容量がより増加され、要求される抵抗値が次第に高くなることにより、低い動作電圧を確保するためにバルク（ｂｕｌｋ）型ＰＭＯＳトランジスタをメモリセルの負荷素子として使用するフル（ｆｕｌｌ）ＣＭＯＳ  ＳＲＡＭセルが広く使用されている。フルＣＭＯＳ  ＳＲＡＭセルは、待機時（ｓｔａｎｄ−ｂｙ）の電力消耗が非常に低く、アルファ粒子（α−ｐａｒｔｉｃｌｅ）に対する耐性（ｉｍｍｕｎｉｔｙ）が優れるという利点がある。
【０００４】
図１は、負荷素子としてＰＭＯＳトランジスタを使用したＳＲＡＭ素子のメモリセルの一般の回路図である。図１を参照すると、１つのＳＲＡＭセルは、電源端子Ｖｃｃと接地端子Ｖｓｓ間に並列に連結された１対のインバータ（ｉｎｖｅｒｔｅｒ）と各々のインバータの出力段にそのソース領域（または、ドレイン領域）等が各々接続された第１の伝送トランジスタＮ３及び第２の伝送トランジスタＮ４からなる。ここで、第１の伝送トランジスタＮ３のドレイン領域（または、ソース領域）及び第２のトランジスタＮ４のドレイン領域（または、ソース領域）は、各々第１のビットラインＢＬ及び第２のビットライン／ＢＬと連結される。
【０００５】
そして、１対のインバータの中、第１のインバータは、ＰＭＯＳトランジスタからなる第１の負荷トランジスタＰ１及びＮＭＯＳトランジスタからなる第１の駆動トランジスタＮ１からなり、第２のインバータはＰＭＯＳトランジスタからなる第２の負荷トランジスタＰ２及びＮＭＯＳトランジスタからなる第１の駆動トランジスタＮ４からなる。また、第１及び第２の伝送トランジスタＮ３、Ｎ４は共にＮＭＯＳトランジスタからなり、これら第１及び第２の伝送トランジスタＮ３、Ｎ４のゲート電極はワードラインＷＬと連結される。また、第１及び第２のインバータは１つのラッチ回路（ｌａｔｃｈ  ｃｉｒｃｕｉｔ）の構成のため、第１のインバータの入力段が第２のインバータの出力段と連結され、第２のインバータの入力段は第１のインバータの出力段と連結される。
【０００６】
一方、１６ＭＳＲＡＭ、または、その以上の集積度を有するＳＲＡＭメモリセルは高集積度の達成のため、必ずセルサイズの低減が求められる。しかし、フルＣＭＯＳ型ＳＲＡＭセルにおいては、６個のトランジスタ、即ち、１対の駆動トランジスタ、１対の伝送トランジスタ及び１対の負荷トランジスタが全て平面上に配されるので、集積度が著しく下がる。これは、ＳＲＡＭセルが優れる動作特性を有しているにも係わらず、高集積回路ＶＬＳＩに多様に採用されていない原因の１つである。従って、１つのトランジスタと１つのキャパシタとで１つのセルを具現するＤＲＡＭセル（ＤＲＡＭ  ｃｅｌｌ）を用いてＳＲＡＭを具現すると従来に比べて非常に高い集積度が可能である。
【０００７】
図２は、ＤＲＡＭセルの回路図である。図２に示すように、ＤＲＡＭのメモリセルは、１つのＮＭＯＳトランジスタ１とデータを電荷として蓄積するための１つのキャパシタ２からなる。ここで、ＮＭＯＳトランジスタ１のソース領域（または、ドレイン領域）はビットラインに連結され、ゲート領域はワードラインＷＬに連結される。そして、キャパシタ２はＮＭＯＳトランジスタ１のソース領域（または、ドレイン領域）と接地端子Ｖｓｓとの間に連結される。
【０００８】
【発明が解決しようとする課題】
ところで、１つのトランジスタと１つのキャパシタからなるＤＲＡＭセルを用いてＳＲＡＭを具現すると、従来に比べて非常に高い集積度を有することができるが、それには、多くの問題がある。即ち、ＤＲＡＭはリフレッシュを必要とするメモリ装置であるが、ＳＲＡＭはリフレッシュが必要でないメモリ装置である。従って、ＤＲＡＭセルを用いてＳＲＡＭを具現するためには、リフレッシュを内部的に処理してやらなければならない問題がある。そして、ＤＲＡＭとＳＲＡＭはデータシート上の動作規定も互いに異なるので、これを満たすように具現してやらなければならないという問題があった。
【０００９】
そこで、本発明は上記従来技術における問題点に鑑みてなされたものであって、ダイナミック型メモリセルを使用し、メモリセルのデータをリフレッシュさせる機能を有する仮想型スタティックランダムアクセスメモリ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による仮想型スタティックランダムアクセスメモリ装置は、ダイナミックメモリセルを備えた仮想型スタティック半導体メモリ装置において、メモリセルアレイと、前記メモリセルアレイに対するデータ入出力を遂行する入出力駆動部と、前記半導体メモリ装置の内部の所定データを格納するレジスタ部と、前記メモリセルアレイに対するリフレッシュを制御するリフレッシュ制御部と、リフレッシュ周期より長時間の間、前記メモリセルアレイに対する記録動作が遂行される場合、前記リフレッシュ制御部により前記メモリセルアレイに対するリフレッシュ動作が開始し、前記記録動作開始から所定時間が経過すると、前記リフレッシュ動作を遂行する途中で前記レジスタ部に外部からの入力データを格納させた後、前記リフレッシュ動作を完了し、その後、前記入出力駆動部により前記レジスタ部に格納された入力データを用いて前記メモリセルアレイに対するレート書込み動作を遂行できるようにする状態制御部と、を備え、前記状態制御部は、リフレッシュ要求（ｒｅｆｒｅｓｈ  ｒｅｑｕｅｓｔ）が来てから一定時間が経過しても有効データを決定する制御信号の変化がないと、プリチャージを遂行し、次に、リフレッシュを遂行することを特徴とする。
【００１２】
【発明の実施の形態】
次に、本発明にかかる仮想型スタティックランダムアクセスメモリ装置及びその駆動方法の実施の形態の具体例を図面を参照しながら説明する。
本発明のスタティックランダムアクセスメモリ装置は、ＤＲＡＭセルをＳＲＡＭに具現したもので、本発明に対する理解を助けるために、本発明を説明する前にＤＲＡＭとＳＲＡＭの動作について説明する。
【００１３】
図３は、ＤＲＡＭの読込み動作タイミング図で、図４はＤＲＡＭの書き込み動作タイミング図である。ＤＲＡＭは、ラス／ＲＡＳ、カス／ＣＡＳ及びアドレス信号を受け取ってから書込みイネーブル信号／ＷＥの状態により読込み（ＲＥＡＤ）、または、書込み（ＷＲＩＴＥ）動作を行う。
ＤＲＡＭの読込み動作は、図３に示すように、ラス／ＲＡＳ信号が‘ロー’にアクティブされる時、受信されたローアドレス（Ｘ‐Ａｄｄ）によりワードラインが活性化され、選択されたワードラインのセルのデータがビットラインＢＬとビットバーライン／ＢＬに電荷分配されて載せられることになる。その後、ビットラインセンスアンプが駆動してビットラインＢＬとビットバーライン／ＢＬに載せられた微細なデータ信号を電源電圧Ｖｃｃと接地電圧Ｖｓｓレベルに各々増幅する（この時間がローアクティブ時間（ｔＲＣＤ））。
【００１４】
以後、カス／ＣＡＳ信号が‘ロー’にアクティブされる時、受信されたカラムアドレス（Ｙ‐Ａｄｄｒｅｓｓ）によりビットラインＢＬ、／ＢＬを選択することになり、ビットラインセンスアンプにより増幅されたビットラインＢＬ、／ＢＬとグローバルデータバスラインＧＤＢ、／ＧＤＢを連結させてセンシングされたビットラインのデータをグローバルデータバスラインに載せる。その際、グローバルデータバスライン載せられたデータは、データラインセンスアンプにより増幅された後、データ出力バッファを通じて外に伝送されることになる。
図３において、ｔＲＡＳはラス／ＲＡＳのアクティブ時間で、ｔＣＡＳはカス／ＣＡＳのアクティブ時間で、ｔＡＡはカラムアクティブ時間である。そして、ｔＲＣＳは読込みコマンドセットアップ時間で、ｔＲＣＨはカス／ＣＡＳが‘ハイ’になった後の読込みコマンドホールド時間で、ｔＲＲＨはラス／ＲＡＳが‘ハイ’になった後の読込みコマンドホールド時間である。
【００１５】
ＤＲＡＭの書込み動作は、図４に示すように、ラス／ＲＡＳ信号が‘ロー’にアクティブされる時に受信されたローアドレスＸ−Ａｄｄによりワードラインが活性化され、選択されたワードラインのセルに格納されたデータがビットラインＢＬとビットバーライン／ＢＬに電荷分配されて載せられることになる。その後、ビットラインセンスアンプが駆動してビットラインＢＬとビットバーライン／ＢＬに載せられた微小なデータ信号を電源電圧Ｖｃｃと接地電圧Ｖｓｓレベルに各々増幅する（この時間がローアクティブ時間（ｔＲＣＤ））。
以後、カス／ＣＡＳ信号が‘ロー’にアクティブされる時、受信されたカラムアドレス（Ｙ‐Ａｄｄｒｅｓｓ）によりビットラインＢＬ、／ＢＬを選択することになり、選択されたビットラインＢＬ、／ＢＬとグローバルデータバスラインＧＤＢ、／ＧＤＢとが連結され、書込み（ｗｒｉｔｅ）するデータが書込みドライバによりグローバルデータバスラインＧＤＢ、／ＧＤＢに載せられることになる。その際、グローバルデータバスラインとビットラインとが連結されているので、グローバルデータバスラインに載せられたデータがビットラインに載せられることになる。従って、ビットラインに載せられた書込みデータはワードラインが活性化された状態であるので、メモリセルに格納されることになる。
図４において、ｔＷＣＳは書込みコマンドセッアップ時間で、ｔＷＣＨは書込みコマンドホールド時間で、ｔＷＰは書込みコマンドパルス幅である。そして、ｔＤＳはデータセットアップ時間で、ｔＤＨはデータホールド時間である。
【００１６】
図５は、一般のＳＲＡＭの読込み動作タイミング図である。先ず、チップ選択信号／ＣＳが‘ロー’にアクティブされた状態で読もうとするメモリセルに該当するアドレスＡｎを加えると、このアドレス信号Ａｎはアドレスバッファを通じてプリデコーダに入力される。その際、読込み動作のため、出力イネーブル信号／ＯＥは‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥは‘ハイ’にディスエーブルされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢは全て‘ロー’にイネーブルされた状態である。前記プリデコーダにおいて、プリデコーディングされた信号は、ワードラインを選択するためのローデコーダに入力される。そして、ローデコーダの出力信号によりワードラインドライバが駆動されてワードラインを選択する。同様に、選択されたワードラインのカラムラインを選択すると、メモリセルが選択される。選択されたセルのデータがビットラインを経てデータビットラインに伝達され、センスアンプに入力される。そして、センスアンプから増幅されたデータＤｎは出力バッファを通じて出力段に出る。
【００１７】
図５に示すように、受信されたアドレス信号が変化する時、アドレスが変化することを感知するアドレス遷移検出（ＡＴＤ）回路（図示していない）が作動されてワンショットパルス（ｏｎｅ  ｓｈｏｔ  ｐｕｌｓｅ）を発生する。このパルス信号により出力バッファが制御されて変化されたアドレスＡｍに該当するセルのデータＤｍを出力することになる。その際、変化されたアドレス信号Ａｍにより新しいデータＤｍが出力される時間はアドレス信号が変化された時間から有効データが出力されることにかかる時間ｔＡＡが経た以後である。
図５に示すように、ＳＲＡＭは、チップ選択信号／ＣＳにより読込み動作がなされることもあり、アドレスＡＤＤが変わっても新しい読込み動作を遂行する。
図３に示すように、ＤＲＡＭに読込み動作と図５に示しているＳＲＡＭの読込み動作とを比較すると、ＳＲＡＭはＤＲＡＭと異なり、アドレスをマルチフレキシング（ｍｕｌｔｉｆｌｅｘｉｎｇ）しなく、また、アドレスが特定コントロールピンに対し、セッアップ及びホールドタイムがないということがある。従って、ＳＲＡＭは、全ての時間でアドレスを変化させることができ、入力されたアドレスが規定された時間を守るとアドレスが入力された後、有効データ（ｖａｌｉｄ  ｄａｔａ）が出力されることにかかる時間ｔＡＡ以内に有効データを出力する。
【００１８】
このように、ＳＲＡＭは、チップ選択信号／ＣＳとアドレスＡＤＤにより読込み動作がなされるが、ＤＲＡＭは１つのローアドレスをイネーブルした後、レストア（Ｒｅｓｔｏｒｅ）を行う前にプリチャージ動作を遂行することになると、データが流失される問題がある。だから、ＤＲＡＭはローアドレスをイネーブルした後、レストアを遂行する前には、プリチャージ動作を行うことができない。しかし、ＳＲＡＭのｔＡＡ時間がＤＲＡＭのレストア時間より十分に長くしたＤＲＡＭセルを具現したＳＲＡＭの読込み動作では何の問題がない。なぜならば、ＳＲＡＭは読込み動作の際、ｔＡＡ時間を維持しなく、アドレスが変化された場合、このアドレスにより出力されるデータは無視するためである。従って、ＤＲＡＭセルを用いたＳＲＡＭの読込み動作は読込みコマンドにより読込み動作を行って有効データを出力した後、レストア時間後に自動にプリチャージ動作を遂行し、その以後にアドレスが変化されると、新しい読込み動作を遂行するようにすればよい。もし、ＳＲＡＭのｔＡＡ時間がＤＲＡＭの内部的に可能なレストーア時間の２倍が超えるとリフレッシュ動作を見えないリフレッシュ（Ｈｉｄｄｅｎ  ｒｅｆｒｅｓｈ）動作により遂行すると問題がない。
【００１９】
次に、図６乃至図１０を参照して本発明の仮想型スタティックランダムアクセスメモリ装置の動作についてより詳細に考察する。
図６及び図７は、本発明での仮想型スタティックランダムアクセスメモリ装置の読込み動作時にリフレッシュ要求がある場合の動作タイミング図である。
先ず、図６を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、出力イネーブル信号／ＯＥが‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態で受信された第１のアドレス信号Ａｎにより、第１の読込み動作（Ｒｅａｄ  Ａｎ）が遂行される。その際、第１の読込み動作（Ｒｅａｄ  Ａｎ）により出力される信号は、第１のアドレス信号Ａｎにより選択されたセルデータＤｎであり、このデータＤｎはｔＡＡ時間を満たさないので、無効データ（ｉｎｖａｌｉｄ  ｄａｔａ）である。
リフレッシュ要求がない場合、一般のＳＲＡＭの読込み動作と類似しているが、セルを完全にレストアした以後に新しい命令を遂行し、リフレッシュ要求がある場合、第１の読込み動作（Ｒｅａｄ  Ａｎ）が遂行された後、ＤＲＡＭセルのデータをリフレッシュさせるためのリフレッシュ動作（Ｒｅｆｒｅｓｈ）を遂行する。図６にはリフレッシュ動作（Ｒｅｆｒｅｓｈ）が遂行された以後にもアドレス信号Ａｎは変化されなくて以前のアドレス信号Ａｎを維持している状態を示すものである。リフレッシュ動作（Ｒｅｆｒｅｓｈ）が遂行された以後、アドレス信号が変化されると新しく受信された第２のアドレス信号Ａｍにより第２の読込み動作（Ｒｅａｄ  Ａｍ）を遂行することになる。その際、第２の読込み動作（Ｒｅａｄ  Ａｍ）により出力される信号は有効データであって、第２のアドレス信号Ａｍにより選択されたセルデータＤｍがｔＡＡ時間以後出力される。
【００２０】
図７を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、出力イネーブル信号／ＯＥが‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態で受信された第１のアドレス信号Ａｎにより、第１の読込み動作（Ｒｅａｄ  Ａｎ）が遂行される。その際、第１の読込み動作（Ｒｅａｄ  Ａｎ）により出力される信号は、第１のアドレス信号Ａｎにより選択されたセルデータＤｎが出力されるが、このデータＤｎはｔＡＡ時間を満たさないので無効データである。
リフレッシュ要求がある場合、第１の読込み動作（Ｒｅａｄ  Ａｎ）が遂行された後、ＤＲＡＭセルのデータをリフレッシュさせるためのリフレッシュ動作（Ｒｅｆｒｅｓｈ）を遂行する。図７は、リフレッシュ動作が遂行される途中で、アドレス信号が変化された場合を示すものである。本発明では、リフレッシュ動作中にアドレスが変化してもリフレッシュを遂行した以後に変化された第２のアドレス信号Ａｍにより第２の読込み動作（Ｒｅａｄ  Ａｍ）が遂行されるようにする。その際、第２の読込み動作（Ｒｅａｄ  Ａｍ）により出力される信号は有効データであって、第２のアドレス信号Ａｍにより選択されたセルデータＤｍがｔＡＡ時間以後に出力される。
【００２１】
図８及び図９は、本発明での仮想型スタティックランダムアクセスメモリ装置の読込み動作時にレート書込み（Ｌａｔｅ  Ｗｒｉｔｅ）要求がある場合の動作タイミング図である。
先ず、図８を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、出力イネーブル信号／ＯＥが‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態で受信された第１のアドレス信号Ａｎにより、第１の読込み動作（Ｒｅａｄ  Ａｎ）が遂行される。その際、第１の読込み動作（Ｒｅａｄ  Ａｎ）により出力される信号は、第１のアドレス信号Ａｎにより選択されたセルデータＤｎであり、このデータＤｎはｔＡＡ時間を満たさないので、無効データ（ｉｎｖａｌｉｄ  ｄａｔａ）である。
レート書込み（Ｌａｔｅ  Ｗｒｉｔｅ）要求がある場合、第１の読込み動作（Ｒｅａｄ  Ａｎ）が遂行された後、ＤＲＡＭセルのデータを書込みさせるための書込み動作（Ｗｒｉｔｅ）を遂行する。図８は、レート書込み動作（Ｌａｔｅ  Ｗｒｉｔｅ）が遂行された以後にもアドレス信号Ａｎは変化されなく、以前のアドレス信号Ａｎを維持している状態を示すものである。レート書込み動作が遂行された以後、アドレス信号が変化されると新しく受信された第２のアドレス信号Ａｍにより第２の読込み動作（Ｒｅａｄ  Ａｍ）を遂行することになる。その際、第２の読込み動作（Ｒｅａｄ  Ａｍ）により出力される信号は有効データ（ｖａｌｉｄ  Ｄａｔａ）であって、第２のアドレス信号Ａｍにより選択されたセルデータＤｍがｔＡＡ時間以後に出力される。なお、ＤＲＡＭセルへの実際の書き込み動作については後述する。
【００２２】
図９を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、出力イネーブル信号／ＯＥが‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態で、受信された第１のアドレス信号Ａｎにより、第１の読込み動作（Ｒｅａｄ  Ａｎ）が遂行される。その際、第１の読込み動作（Ｒｅａｄ  Ａｎ）により出力される信号は第１のアドレス信号Ａｎにより選択されたセルデータＤｎであり、このデータＤｎはｔＡＡ時間を満たさないので無効データ（ｉｎｖａｌｉｄ  Ｄａｔａ）である。
レート書込み要求がある場合、第１の読込み動作（Ｒｅａｄ  Ａｎ）が遂行された後、ＤＲＡＭセルにデータを書込みさせるためのレート書込み動作を遂行する。図９は、レート書込み動作が遂行される途中で、アドレス信号が変化された場合を示すものである。本発明では、レート書込み動作中にアドレスが変化してもレート書込み動作を遂行した以後に変化された第２のアドレス信号Ａｍにより第２の読込み動作（Ｒｅａｄ  Ａｍ）が遂行されるようにする。その際、第２の読込み動作（Ｒｅａｄ  Ａｍ）により出力される信号は有効データであって、第２のアドレス信号Ａｍにより選択されたセルデータＤｍがｔＡＡ時間以後に出力される。ＤＲＡＭセルへの実際の書き込み動作については後述する。
【００２３】
図１０は、本発明での仮想型スタティックランダムアクセスメモリ装置の書込み動作を説明するための動作タイミング図である。ＳＲＡＭの書込み動作において、メモリセルの選択過程は読込み動作と同一で、書き込み動作時にチップが書込み状態になるので、センスアンプ及び出力バッファは動作しなくて、入力バッファが動作状態に入る。これによって、入／出力パッドで入力されたデータはデータの入力を通じてデータビットライン及び選択されたビットラインに伝達され、選択されたメモリセルに入って書込み動作を完了することになる。
図１０を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより、書込み動作が遂行される。その際、書込み動作によりメモリセルに書込まれる有効データ信号は書込みイネーブル信号／ＷＥが‘ロー’状態に遷移される時、受信されたデータ信号でなく、書き込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされる直前に受信されたデータ信号である。従って、読込み動作とは異なり書込み動作では、任意にプリチャージさせることができない。
【００２４】
しかし、ＤＲＡＭセルの場合、リフレッシュを遂行しないとセルのデータを維持することができないので、必ずリフレッシュしなければならない。従って、ＤＲＡＭセルを用いた本発明のＳＲＡＭは書込み動作で書込みイネーブル信号／ＷＥ、チップ選択信号／ＣＳ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢによりプリチャージを遂行する場合、書き込みサイクルが長い場合、リフレッシュを行うことができない。このような問題を解決するために、ＳＲＡＭでもＤＲＡＭのようにローサイクルタイム（Ｒｏｗ  Ｃｙｃｌｅ  ｔｉｍｅ：ｔＲＣ）に最大値を有するようにすると、このような問題を解決することができるが、この場合、ＳＲＡＭとはコンパチブルできない。従って、本発明では、レジスタ（ｒｅｇｉｓｔｅｒ）を使用してＤＲＡＭのように、ｔＲＣ時間を制限しなくてもサイクルが長くなる問題を解決した。参考に、図１０に示しているｔＤＷは有効データ幅を示す。一方、書き込み動作の際、有効データ信号は書き込みイネーブル信号／ＷＥのみならず、チップ選択信号／ＣＳ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢによっても決定されることができる。
【００２５】
以下、本発明による仮想型スタティックランダムアクセスメモリ装置の実施例について詳細に説明する。
図１１は、本発明の第１の実施例による仮想型スタティックランダムアクセスメモリ装置のブロック構成図であって、ＤＲＡＭのメモリセルを有するメモリセルアレイブロック３４とＤＱパッドＤＱ０〜ＤＱｉを通じてデータを入／出力するデータ入／出力バッファ部２０と、外部からアドレス信号Ａ０〜Ａｉを受信するアドレスバッファ部２２と、外部からコマンド信号／ＣＳ、／ＷＥ、／ＯＥ、／ＬＢ、／ＵＢを受信するコマンドバッファ部２４と、データ入／出力バッファ部２０から受信された書込みデータを格納し、格納された書込みデータをメモリセルアレイブロック３４に出力し、メモリセルアレイブロック３４から受信された読込みデータを格納し、格納された読込みデータをデータ入／出力バッファ部から出力するデータレジスタ部２６と、アドレスバッファ部２２から受信されたアドレス信号を格納し、格納されたアドレス信号をメモリセルアレイブロック３４から出力するアドレスレジスタ部２６と、メモリセルアレイブロック３４のメモリセルをプリチャージさせた後、リフレッシュさせるリフレッシュ制御部３２と、コマンドバッファ部２４からのコマンド信号とアドレスバッファ部２２からのアドレス信号とデータ入／出力バッファ部２０からのデータ信号とメモリセルアレイブロック３４からのデータ信号とを受信して、データ入／出力バッファ部２０とデータレジスタ部２６とアドレスレジスタ部２８とリフレッシュ制御部３２とメモリセルアレイブロック３４とを各々制御する制御部３０を備える。
【００２６】
制御部３０は、コマンドバッファ部２４から受信されたコマンド信号／ＣＳ、／ＷＥ、／ＯＥ、／ＬＢ、／ＵＢにより内部からリフレッシュ要求がない場合、読込み動作は図５のように一般のＳＲＡＭ読込みのように動作し、内部からリフレッシュ要求がある場合の読込み動作では、メモリセルアレイブロック３４からの読込みデータをＤＱパッドＤＱ０〜ＤＱｉを通じて出力した後、次のメモリセルアレイブロック３４をリフレッシュさせ、新しいコマンドにより更に読込み動作を遂行するように制御し、内部からリフレッシュ要求がない場合、書込み動作では、コマンドにより受信されたデータをメモリセルに格納し、内部からリフレッシュ要求がある場合、書込み動作では、メモリセルアレイブロック３４をリフレッシュさせた後、データレジスタ部２６に格納されたＤＱパッドＤＱ０〜ＤＱｉを通じて受信された書込みデータをメモリセルアレイブロック３４に格納させるように制御する。
【００２７】
図１２は、本発明の第２の実施例による仮想型スタティックランダムアクセスメモリ装置のブロック構成図であって、ＤＲＡＭのメモリセルを有するメモリセルアレイブロック６２とＤＱパッドＤＱ０〜ＤＱｉを通じてデータを入／出力するデータ入／出力バッファ部４０と、外部からアドレス信号Ａ０〜Ａｉを受信するアドレスバッファ部４２と、外部からコマンド信号／ＣＳ、／ＷＥ、／ＯＥ、／ＬＢ、／ＵＢを受信するコマンドバッファ部４４と、データ入力バッファ部４０から受信された書込みデータを一定時間遅延させて出力する信号遅延部４６と、信号遅延部４６から受信された書込みデータを格納し、格納された書込みデータをメモリセルアレイブロック６２に出力し、メモリセルアレイブロック６２から受信された読込みデータを格納し、格納された読込みデータをデータ入／出力バッファ部４０に出力するデータレジスタ部４８と、アドレスバッファ部４２から受信されたアドレス信号を格納し、格納されたアドレス信号をメモリセルアレイブロック６２に出力するアドレスレジスタ部５０とを備える。
【００２８】
そして、一定周期のパルス信号を発生するカウンタ部６０と、カウンタ部６０からのパルス信号と制御部５２からの制御信号によりメモリセルアレイブロック６２をプリチャージさせた後、リフレッシュさせるためのリフレッシュ制御部５８とを備える。また、データレジスタ部４８に格納された書込みデータとアドレスレジスタ部５０に格納されたアドレス信号を制御部からの制御信号によりメモリセルアレイブロック６２に伝送するように制御するレート書込み制御部５４と、制御部５２からの制御信号によりデータ入／出力バッファ部４０からのデータをメモリセルアレイブロック６２に伝送するか、または、メモリセルアレイブロック６２のデータを入／出力バッファ部４０に伝送するように制御するノーマル動作制御部５６と、コマンドバッファ部４４からのコマンド信号とアドレスバッファ部４２からのアドレス信号とデータ入／出力バッファ部４０からのデータ信号とノーマル動作制御部５６からのデータ信号を受信して、データ入／出力バッファ部４０とデータレジスタ部４８とアドレスレジスタ部５６とレート書込み制御部５４とノーマル動作制御部５６とリフレッシュ制御部５８とカウンタ部６０とメモリセルアレイブロック６２とを各々制御する制御部３０とを備える。
【００２９】
制御部３０は、コマンドバッファ部４４から受信されたコマンド信号／ＣＳ、／ＷＥ、／ＯＥ、／ＬＢ、／ＵＢにより、内部からリフレッシュ要求がない場合、読込み動作は図５のように一般のＳＲＡＭ読込みのように動作し、内部からリフレッシュ要求がある場合の読込み動作では、ノーマル動作制御部５６を通じて受信されたメモリセルアレイブロック６２のデータをデータ入／出力バッファ部４０を通じてＤＱパッドＤＱ０〜ＤＱｉに出力し、次にメモリセルアレイブロック６２をプリチャージ及びリフレッシュさせた後、新しいコマンドにより再度読込み動作を遂行するように制御する。そして、内部からリフレッシュ要求がない場合、書込み動作では、コマンドにより受信されたデータをメモリセルに格納し、内部からリフレッシュ要求がある場合、書込み動作では、メモリセルアレイブロック６２をプリチャージ及びリフレッシュさせた後、データレジスタ部４８に格納されたデータをメモリセルアレイブロック６２に格納するように制御する。一方、書込み動作の際、書込みサイクルが長い場合には有効データがチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢにより決定され、任意にプリチャージさせることができなかった。しかし、図１１及び図１２に示すように、レジスタを用いて制御することにより任意の時間にプリチャージを行うことができる。
【００３０】
図１３及び図１４は、図１１及び図１２に示している本発明の第１及び第２の実施例による仮想型スタティックランダムアクセスメモリ装置の書込み動作時にリフレッシュ要求がある場合の動作タイミング図である。先ず、図１３の動作タイミング図は、リフレッシュを遂行する途中で、チップ選択信号／ＣＳ１、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢがディスエーブルされた場合を示したものである。
【００３１】
図１３を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが‘ロー’にアクティブされた状態で、受信されたアドレス信号Ａｎにより、書込み動作可能状態となる。しかし、実際に書き込まれるデータは、有効データ（ＶａｌｉｄＤａｔａ）、つまり書込み動作可能状態になってから書き込みイネーブル信号／ＷＥが‘ロー’から‘ハイ’に遷移される直前の有効データパルス幅ｔＤＷを有する区間で受信されたデータである。
一方、チップ選択信号／ＣＳ１、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢにより書込み動作が行われた後、リフレッシュ要求が入ってから、カウンタ部６０により一定時間が経過した後にもチップ選択信号／ＣＳ１、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとの変化がないと、カウンター部６０の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。
その際、カウンタ部６０の出力信号を受信するリフレッシュ制御部５８は、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとに係わらず、メモリセルアレイブロック６２をプリチャージさせる。
その際、リフレッシュ動作はメモリセルアレイブロック６２がプリチャージされた以後に遂行されるようになる。
【００３２】
けれども、図１３でのように、リフレッシュ動作を遂行する途中で、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとがディスエーブルされると、有効データ（Ｖａｌｉｄ  Ｄａｔａ）をリフレッシュの前サイクルで書込むことができないので、アドレスとデータとをデータレジスタ部４８とアドレスレジスタ部５０に格納させることになる。その後、リフレッシュ動作が終わってから、更に書込み動作（Ｌａｔｅ  Ｗｒｉｔｅ）を遂行して、データレジスタ部４８に格納されたデータをアドレスレジスタ部５０に格納されたアドレスによりメモリセルアレイブロック３４に格納することになる。従って、書込みサイクルが長い場合にも本発明の仮想型スタティックランダムアクセスメモリ装置は正常にリフレッシュを遂行することができる。
【００３３】
図１４の動作タイミング図は、リフレッシュを遂行した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢの変化がないので、以前の書き込みサイクルが有効な場合を示したものである。図１４を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより、書込み動作が遂行される。その際、書込み動作時、有効データ（Ｖａｌｉｄ  Ｄａｔａ）は書込み動作により書き込みイネーブル信号／ＷＥが‘ロー’から‘ハイ’に遷移される直前の有効データパルス幅ｔＤＷを有する区間で受信されたデータである。
【００３４】
一方、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢにより書込み動作が行われた後、リフレッシュ要求が入ってから、カウンタ部６０により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢの変化がないと、カウンター部６０の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンタ部６０の出力信号を受信するリフレッシュ制御部５８は、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢに係わらず、メモリセルアレイブロック６２をプリチャージさせる。その際、リフレッシュ動作はメモリセルアレイブロック６２がプリチャージされた以後に遂行されるようになる。
【００３５】
けれども、図１４でのように、リフレッシュ動作を遂行し、更に書込み動作を遂行する途中で、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとがディスエーブルされると、データレジスタ部４８に格納されたデータを用いてアドレスレジスタ部５０に格納させたアドレスによりメモリセルアレイブロック３４に格納することになる。
【００３６】
図１５及び図１６は、図１１及び図１２に示している本発明の第１及び第２の実施例による仮想型スタティックランダムアクセスメモリ装置の書込み動作時にレート書込み要求がある場合の動作タイミング図である。ここで、レート書込み要求は、図１３のような場合により発生される。まず、図１５の動作タイミング図は、レート書込み動作を遂行する途中で、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとがディスエーブルされた場合を示したものである。
【００３７】
図１５を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより、書込み動作が遂行される。その際、書込み動作時、有効データ（Ｖａｌｉｄ  Ｄａｔａ）は書込み動作により書き込みイネーブル信号／ＷＥが‘ロー’から‘ハイ’に遷移される直前の有効データパルス幅ｔＤＷを有する区間で受信されたデータである。
一方、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢにより書込み動作が行われた後、レート書込み要求が入ってから、カウンタ部６０により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢの変化がないと、カウンター部６０の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンタ部６０の出力信号が‘ハイ’になる時、レート書き込み（Ｌａｔｅ  Ｗｒｉｔｅ）動作を遂行することになる。
【００３８】
けれども、図１５でのように、図１３のような場合により発生されたレート書き込み（Ｌａｔｅ  Ｗｒｉｔｅ）動作を遂行する途中で、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢがディスエーブルされると、有効データ（Ｖａｌｉｄ  Ｄａｔａ）をレート書き込み（Ｌａｔｅ  Ｗｒｉｔｅ）の前サイクルで書込むことができないので、アドレスとデータとをデータレジスタ部４８とアドレスレジスタ部５０とに格納させることになる。その後、レート書込み動作が終わってから、レート書き込み遂行中に発生された第２のレート書込み動作（Ｌａｔｅ  Ｗｒｉｔｅ）を遂行して、データレジスタ部４８に格納されたデータをアドレスレジスタ部５０に格納されたアドレスによりメモリセルアレイブロック３４に格納することになる。
【００３９】
図１６の動作タイミング図は、図１３のような場合により発生されたレート書込み動作を遂行した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとの変化がないので、以前の書込みサイクルが有効な場合を示したのである。図１６を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより、書込み動作（Ｗｒｉｔｅ  Ａｎ）が遂行される。その際、書込み動作時、有効データ（Ｖａｌｉｄ  Ｄａｔａ）は書込み動作により書き込みイネーブル信号／ＷＥが‘ロー’から‘ハイ’に遷移される直前の有効データパルス幅ｔＤＷを有する区間で受信されたデータである。
【００４０】
一方、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとにより書込み動作が行われた後、図１３、または、図１５のような場合により発生されたレート書き込み要求が入ってから、カウンタ部６０により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢの変化がないと、カウンター部６０の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンタ部６０の出力信号が‘ハイ’になる時、レート書き込み（Ｌａｔｅ  Ｗｒｉｔｅ）動作を遂行することになる。
【００４１】
けれども、図１６でのように、レート書き込みを遂行し、更に書込み動作（Ｗｒｉｔｅ  Ａｎ）を遂行する途中で、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとがディスエーブルされると、データレジスタ部４８に格納されたデータを用いてアドレスレジスタ部５０に格納されたアドレスによりメモリセルアレイブロック３４に格納することになる。
【００４２】
図１７は、本発明の第３の実施例による仮想型スタティックランダムアクセスメモリ装置のブロック構成図であって、図１２の仮想型スタティックランダムアクセスメモリ装置において、アドレス比較部７０を更に備えたものである。アドレス比較部７０は、アドレスバッファ部を通じて現在入力中であるアドレス信号とアドレスレジスタ部５０に格納されたアドレス信号とを比較して同一の可否を検出した信号を制御部５２に発生する。
リフレッシュ動作、または、レート書込み（Ｌａｔｅ  Ｗｒｉｔｅ）動作を遂行する途中で、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが変化されて有効データをデータレジスタ部４８に格納した場合、リフレッシュ動作、または、レート書込み動作が終了された以後にレート書込み、または、第２のレート書込み動作を遂行する。
【００４３】
けれども、レート書込み動作以前にアドレスレジスタ部５０に格納されたアドレス信号と同一なアドレス信号に読込み、または、書込みの命令が入力されると、アドレス比較部７０の出力信号により制御部５２は読込み動作である場合にはデータレジスタ部４８に格納されたデータをデータ入／出力バッファ部４０を通じてＤＱパッドＤＱ０〜ＤＱｉに出力するように制御し、書込み動作である場合には下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢに従って‘ロー’のバイトに限り、レジスタの内容を変更する。
【００４４】
図１９は、図１７に示される本発明の第３の実施例による仮想型スタティックランダムアクセスメモリ装置のリフレッシュが必要な状況で同じアドレスで読込み命令が入った場合を示している動作タイミング図である。図１９を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより、書込み動作（Ｗｒｉｔｅ  Ａｎ）が遂行される。
その後、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が行われた後、リフレッシュ要求が入ってから、カウンター部６０により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとの変化がないと、カウンター部６０の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンター部６０の出力信号を受信するリフレッシュ制御部５８は、チップ選択信号／ＣＳ１、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとに係わらず、メモリセルアレイブロック６２をプリチャージさせる。その際、リフレッシュ動作はメモリセルアレイブロック６２がプリチャージされた以後に遂行するようになる。
【００４５】
けれども、図１９でのように、リフレッシュ動作を遂行する途中で、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとがディスエーブルされると、有効データ（Ｖａｌｉｄ  Ｄａｔａ）をリフレッシュの前サイクルで書込むことができないので、アドレスとデータとをデータレジスタ部４８とアドレスレジスタ部５０とに格納させることになる。その後、リフレッシュ動作が終わってから、更にレート書込み動作を遂行しなければならないが、図１９に示すようにレート書込みが遂行される前に同一のアドレスで読込み命令が入った場合は、データレジスタ部４８に格納されたデータを先にデータ入／出力バッファ部４０を通じてＤＱパッドＤＱ０〜ＤＱｉに出力する。その後、書き込み動作を遂行してデータレジスタ部４８に格納されたデータを前記アドレスレジスタ部５０格納されたアドレスによりメモリセルアレイブロック６２に格納することになる。
【００４６】
図１８は、図１７に示される本発明の第３の実施例による仮想型スタティックランダムアクセスメモリ装置の図１３、または、図１５のような場合により発生されたレート書込みの遂行中、図１５のような場合により発生された第２のレート書込みを必要とする状況で、同じアドレスで読込み命令が入った場合を示す動作タイミング図である。図１８を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより、書込み動作（ＷｒｉｔｅＡｎ）が遂行される。
その後、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が行われた後、図１３、または、図１５のような場合により発生されたレート書き込み（Ｌａｔｅ  Ｗｒｉｔｅ）要求が入ってから、カウンター部６０により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとの変化がないと、カウンター部６０の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンター部６０の出力信号（‘ハイ’）によりレート書込み（ＬａｔｅＷｒｉｔｅ）動作が遂行される。
なお、上記レート書込み動作も第１及び第２の実施例で述べたレート書込み動作と同様であり、説明は省略する。
【００４７】
けれども、図１８でのように、図１３、または、図１５のような場合により発生されたレート書込み動作を遂行する途中で、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとがディスエーブルされると、有効データ（Ｖａｌｉｄ  Ｄａｔａ）をレート書込みの前サイクルで書込むことができなかったので、アドレスとデータとをデータレジスタ部４８とアドレスレジスタ部５０に格納させることになる。その後、レート書込み動作が終わってから、レート書込みの遂行中に発生されたアドレスＡｎに対するレート書込み（表示していない）動作を遂行しなければならないが、図１８に示すように、アドレスＡｎに対するレート書込みが遂行される前に同一のアドレスＡｎで読込み命令が入った場合は、データレジスタ部４８に格納されたデータを先にデータ入／出力バッファ部４０を通じてＤＱパッドＤＱ０〜ＤＱｉに出力する。その後、アドレスＡｎに対するレート書込み動作を遂行してデータレジスタ部４８に格納されたデータをアドレスレジスタ部５０格納されたアドレスによりメモリセルアレイブロック６２に格納することになる。
【００４８】
図２０は、本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置のブロック構成図であって、下位バイト及び上位バイト制御用ピンがある場合、バイト制御用ピンの入力状態により各々のデータレジスタを異にして制御するように構成したのである。本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置は、図２０に示すように、ＤＲＡＭのメモリセルを有するメモリセルアレイブロック１４４と、ＤＱパッドＤＱを通じて下位バイトデータを入／出力する下位バイトデータ入／出力バッファ部１０２と、下位バイトデータ入力バッファ部１０２から受信された上位バイトデータを一定時間遅延させて出力する信号遅延部１１４と、信号遅延部１１４から受信された下位バイトデータを格納する下位バイトデータレジスタ部１２２と、下位バイトコマンド信号ＬＢＣＭＤを受信する下位バイトコマンドバッファ部１０４と、下位バイトコマンドバッファ部から受信された下位バイトコマンドを一定時間遅延させて出力する信号遅延部１１６と、信号遅延部１１６から受信された下位バイトコマンドを格納する下位バイトコマンドレジスタ部１２４と、ＤＱパッドを通じて上位バイトデータを入／出力する上位バイトデータ入／出力バッファ部１０８と、上位バイトデータ入力バッファ部１０８から受信された上位バイトデータを一定時間遅延させて出力する信号遅延部１１８と、信号遅延部１１８から受信された上位バイトデータを格納する上位バイトデータレジスタ部１２６と、上位バイトコマンド信号ＵＢＣＭＤを受信する上位バイトコマンドバッファ部１１０と、上位バイトコマンドバッファ部１１０から受信された上位バイトコマンドを一定時間遅延させて出力する信号遅延部１２０と、信号遅延部１２０から受信された上位バイトコマンドを格納する上位バイトコマンドレジスタ部１２８とを備える。
【００４９】
そして、外部からアドレス信号Ａ０〜Ａｉを受信するアドレスバッファ部１５０と、アドレスバッファ部１５０から受信されたアドレス信号を格納するアドレスレジスタ部１３２と、外部からコマンド信号／ＣＳ、／ＷＥ、／ＯＥ、／ＬＢ、／ＵＢを受信するコマンドバッファ部１５２と、コマンドバッファ部１５２から受信されたコマンド信号を格納するコマンドレジスタ部１３４と、一定周期のパルス信号を発生するカウンタ部１４２と、カウンタ部１４２から発生されたパルス信号により長い書込みサイクル（ｌｏｎｇ  Ｗｒｉｔｅ  Ｃｙｃｌｅ）の際、適切なタイミングで書込み動作を停止し、メモリセルアレイブロック１４４のメモリセルをリフレッシュさせるためのリフレッシュ制御部１４０を備える。
【００５０】
また、下位バイトコマンドレジスタ部１２４、または、上位バイトコマンドレジスタ部１２８に格納されたコマンド信号により下位バイトデータレジスタ部１２２、または、上位バイトデータレジスタ部１２６に格納されたデータをアドレスレジスタ部１３２に格納されたアドレス信号とコマンドレジスタ部１３４に格納されたコマンド信号によりメモリセルアレイブロック１４４に格納するレート書込み制御部１３６とノーマル（ｎｏｒｍａｌ）動作時、メモリセルアレイブロック１４４の動作を制御するノーマル動作制御部１３８とを備える。
【００５１】
また、コマンドバッファ部１５２から受信されたコマンド信号／ＣＳ、／ＷＥ、／ＯＥ、／ＬＢ、／ＵＢにより、内部からリフレッシュ要求がない場合、読込み動作は図５のように一般のＳＲＡＭ読込みのように動作し、内部からリフレッシュ要求がある場合、読込み動作ではメモリセルアレイブロック１４４からの読込みデータを下位バイトコマンド信号ＬＢＣＭＤ、または、上位バイトコマンド信号ＵＢＣＭＤにより下位バイト領域のＤＱパッド、または、上位バイト領域のＤＱパッドに出力するようにした後、メモリセルアレイブロック１４４をリフレッシュさせ、新しいコマンドにより、その以後に再度読込み動作を遂行するようにし、内部からリフレッシュ要求がない場合、書込み動作では、コマンドにより受信されたデータをメモリセルに格納し、内部からリフレッシュ要求がある場合、書込み動作では、メモリセルアレイブロック１４４をリフレッシュさせた後、下位バイトデータレジスタ部１２２、または、上位バイトデータレジスタ部１２６に格納されたデータをメモリセルアレイブロック１４４に格納させるように制御する制御部１３０を備える。
【００５２】
また、アドレスバッファ部１５０を通じて現在入力中のアドレス信号とアドレスレジスタ部１３２に格納されたアドレス信号とを比較して同一の可否を検出した信号を制御部１３０に発生するアドレス比較部１１２を備える。
アドレスレジスタ部１３２に格納されたアドレス信号と同一のアドレス信号で読込み命令が入力されると、アドレス比較部１１２の出力信号により、制御部１３０は下位バイトコマンド信号ＬＢＣＭＤ、または、上位バイトコマンド信号ＵＢＣＭＤにより選択された下位バイト領域のＤＱパッド、または、上位バイト領域のＤＱパッドに、下位バイトデータレジスタ部１２２、または、上位バイトデータレジスタ部１２６に格納されたデータを下位バイトデータ入／出力バッファ部１０２、または、上位バイトデータ入／出力バッファ部１０８を通じてＤＱパッドＤＱに出力する。
【００５３】
一方、アドレスレジスタ部１３２に格納されたアドレス信号と同一のアドレス信号で書込み命令が入力されると、アドレス比較部１１２の出力信号により、制御部１３０は下位バイトコマンド信号ＬＢＣＭＤ、または、上位バイトコマンド信号ＵＢＣＭＤにより選択された下位バイトデータレジスタ部１２２、または、上位バイトデータレジスタ部１２６に格納されたデータをメモリセルアレイブロック１４４に格納させる。
【００５４】
図２１乃至図２４は、図２０に示される本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置のレート書込みが必要な状況で同じアドレスで書込み命令が入った場合を示す動作タイミング図である。先ず、図２１はリフレッシュ動作中に下位バイト選択信号／ＬＢにより制御されるデータレジスタは／ＬＢが‘ロー’から‘ハイ’にディスエーブルされ、その際、／ＬＢが‘ハイ’に遷移される前の有効データを格納し、／ＵＢはディスエーブル状態であるので格納しない。そして、次のサイクルでは、上位バイト選択信号／ＵＢが‘ハイ’から‘ロー’にアクティブされた状態を示したもので，／ＵＢにより制御される部分のみ書き込みされなければならない。図２１を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢが‘ロー’にアクティブされた状態で、上位バイト選択信号／ＵＢが‘ハイ’にディスエーブルされた状態で受信されたアドレス信号Ａｎにより書き込み動作（Ｗｒｉｔｅ  Ａｎ）が遂行される。
【００５５】
その後、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が行われた後、リフレッシュ要求が入ってきて、カウンター部１４２により、一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとの変化がないと、カウンター部１４２の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンター部１４２の出力信号を受信するリフレッシュ制御部１４０は、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢに係わらずメモリセルアレイブロック１４４をプリチャージさせる。その際、リフレッシュ動作はメモリセルアレイブロック１４４がプリチャージされた以後に遂行されることになる。
【００５６】
図に示すように、リフレッシュ動作を遂行する途中で、チップ選択信号／ＣＳは、‘ロー’に続けて維持され、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされから、更に‘ロー’にアクティブされ、また、下位バイト選択信号／ＬＢが‘ハイ’にディスエーブルされ、上位バイト選択信号／ＵＢが‘ロー’にアクティブされて変化される。その際、下位バイトの有効データ（／ＬＢ  Ｖａｌｉｄ  Ｄａｔａ）をリフレッシュの前サイクルで書込むことができなかったので、アドレスとデータとをデータレジスタ部１３２と下位バイトデータレジスタ部１２０に格納させることになる。
【００５７】
その後、リフレッシュ動作が終わってから、アドレスＡｎに対するレート書込み動作を遂行しなければならないが、図２１に示すように、レート書込みが遂行される前に同じアドレスで書き込み命令が入った場合は、下位バイト選択信号／ＬＢが‘ハイ’にディスエーブルされた状態で、上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態にあるので、ＤＱパッドを通じて受信された新しい書込みデータは上位バイトデータレジスタ部１２６に格納される。その後、レート書き込み動作（Ｌａｔｅ  Ｗｒｉｔｅ  Ａｎ）が遂行されて上位バイトデータレジスタ部１２６に格納されたデータをアドレスレジスタ部１３２に格納されたアドレスによりメモリセルアレイブロック１４４に格納する。
【００５８】
図２２は、リフレッシュ動作中に書込みイネーブル信号／ＷＥが一度ディスエーブルされてから、イネーブルされたが、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとはアクティブ状態を維持している場合を示すものである。図２２を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが全て‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が遂行される。その後、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が行われた後、リフレッシュ要求が入ってから、カウンター部１４２により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢの変化がないと、カウンター部１４２の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンタ部１４２の出力信号を受信するリフレッシュ制御部１４０は、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢに係わらず、メモリセルアレイブロック１４４をプリチャージさせる。その際、リフレッシュ動作は、メモリセルアレイブロック１４４がプリチャージされた以後に遂行するようになる。
【００５９】
図に示すように、リフレッシュ動作を遂行する途中で、チップ選択信号／ＣＳは、‘ロー’に続けて維持され、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされから、更に‘ロー’にアクティブされ、また、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢが全て‘ロー’にアクティブされた状態である。その際、リフレッシュの前サイクルで下位バイト及び上位バイトの有効データ（Ｖａｌｉｄ  Ｄａｔａ）を書込むことができなかったので、アドレスをアドレスレジスタ部１３２に格納し、データを下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６に格納させることになる。
その後、リフレッシュ動作が終わってから、アドレスＡｎに対するレート書込み動作を遂行しなければならないが、図２２に示すように、レート書込みが遂行される前に同じアドレスで書き込み命令が入った場合は、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが全て‘ロー’にアクティブされた状態であるので、ＤＱパッドを通じて受信された新しい書込みデータは下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６とに新しく各々格納される。その後、レート書き込み動作（Ｌａｔｅ  Ｗｒｉｔｅ  Ａｎ）が遂行され、下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６とに格納されたデータをアドレスレジスタ部１３２に格納されたアドレスによりメモリセルアレイブロック１４４に格納する。
【００６０】
図２３は、リフレッシュ動作中に書込みイネーブル信号／ＷＥが一度ディスエーブルされてから、イネーブルされ、下位バイト選択信号／ＬＢが‘ロー’から‘ハイ’にディスエーブルされるが、上位バイト選択信号／ＵＢはアクティブ状態をそのまま維持している場合を示すものである。図２３を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが全て‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が遂行される。
その後、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢにより書込み動作（Ｗｒｉｔｅ  Ａｎ）の遂行中に、リフレッシュ要求が入ってから、カウンタ部１４２により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとの変化がないと、カウンター部１４２の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンタ部１４２の出力信号を受信するリフレッシュ制御部１４０は、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢに係わらず、メモリセルアレイブロック１４４をプリチャージさせる。その際、リフレッシュ動作は、前記メモリセルアレイブロック１４４がプリチャージされた以後に遂行されるようになる。
【００６１】
図に示すように、リフレッシュを遂行する途中で、チップ選択信号／ＣＳは、‘ロー’に続けて維持され、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされから、更に‘ロー’にアクティブされ、下位バイト選択信号／ＬＢが‘ロー’から‘ハイ’にディスエーブルされ、上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態である。その際、リフレッシュの前サイクルで下位バイト及び上位バイトの有効データ（Ｖａｌｉｄ  Ｄａｔａ）を書込むことができなかったので、アドレスをアドレスレジスタ部１３２に格納し、データを下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６に格納させることになる。
その後、リフレッシュ動作が終わってから、アドレスＡｎに対するレート書込み動作を遂行しなければならないが、図２３に示すように、レート書込みが遂行される前に同じアドレスで書き込み命令が入った場合は、下位バイト選択信号／ＬＢは‘ハイ’にディスエーブルされた状態で、上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態であるので、ＤＱパッドを通じて受信された新しい書込みデータは上位バイトに限り、データレジスタ部１２６に新しく格納される。その後、レート書き込み動作（Ｌａｔｅ  Ｗｒｉｔｅ  Ａｎ）が遂行されて、下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６に格納されたデータをアドレスレジスタ部１３２に格納されたアドレスによりメモリセルアレイブロック１４４に格納する。
【００６２】
図２４は、リフレッシュ動作中に書込みイネーブル信号／ＷＥが一度ディスエーブルされてから、イネーブルされ、上位バイト選択信号／ＵＢが‘ロー’から‘ハイ’にディスエーブルされるが、下位バイト選択信号／ＬＢはアクティブ状態をそのまま維持している場合を示すものである。図２４を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが全て‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が遂行される。
その後、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢにより書込み動作（Ｗｒｉｔｅ  Ａｎ）の遂行中に、リフレッシュ要求が入ってから、カウンタ部１４２により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとの変化がないと、カウンター部１４２の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンター部１４２の出力信号を受信するリフレッシュ制御部１４０は、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢに係わらず、メモリセルアレイブロック１４４をプリチャージさせる。その際、リフレッシュ動作は、メモリセルアレイブロック１４４がプリチャージされた以後に遂行されるようになる。
【００６３】
図に示すように、リフレッシュ動作を遂行する途中で、チップ選択信号／ＣＳは、‘ロー’に続けて維持され、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされから、更に‘ロー’にアクティブされ、下位バイト選択信号／ＬＢは‘ロー’にアクティブされた状態で、上位バイト選択信号／ＵＢは‘ロー’から‘ハイ’にアクティブされた状態にある。その際、リフレッシュの前サイクルで下位バイト及び上位バイトの有効データ（Ｖａｌｉｄ  Ｄａｔａ）を書込むことができなかったので、アドレスをアドレスレジスタ部１３２に格納し、データを下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６に各々格納することになる。
その後、リフレッシュ動作が終わってから、アドレスＡｎに対するレート書込み動作を遂行しなければならないが、図２４に示すように、レート書込み（Ｌａｔｅ  Ｗｒｉｔｅ  Ａｎ）が遂行される前に同じアドレスで書き込み命令が入った場合は、下位バイト選択信号／ＬＢは‘ロー’にイネーブルされた状態で、上位バイト選択信号／ＵＢは‘ハイ’にディスエーブルされた状態であるので、ＤＱパッドを通じて受信された新しい書込みデータは下位バイトに限り、データレジスタ部１２２に新しく格納される。その後、レート書き込み動作（Ｌａｔｅ  Ｗｒｉｔｅ  Ａｎ）が遂行されて、下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６とに格納されたデータをアドレスレジスタ部１３２に格納されたアドレスによりメモリセルアレイブロック１４４に格納する。
【００６４】
図２５乃至図２７は、図２０に示される本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置の図１３、または、図１５のような場合により発生されたレート書込み動作遂行中、／ＷＥがディスエーブルされた場合にレート書込みの以前のサイクルで有効データを書込みしなかったので、以前のサイクル（アドレス  Ａｎ）に対する又別のレート書込みが必要であるが、新しく求められたレート書き込みを未だ遂行しなかった状況で同じアドレスで命令が入って来た場合を示す動作タイミング図である。
【００６５】
まず、図２５は、レート書込み動作の遂行中に書込みイネーブル信号／ＷＥが一度ディスエーブルされてから、イネーブルされたが、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとはアクティブ状態をそのまま維持している場合を示すのである。図２５を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが全て‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が遂行される。
その後、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとにより書込み動作（Ｗｒｉｔｅ  Ａｎ）の遂行中、図１３、または、図１５のような場合により発生されたレート書込み要求が入っている状況で、カウンター部１４２により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢの変化がないと、カウンター部１４２の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。カウンター部１４２の出力信号（Ｔｉｍｅｒ）により書込み動作（Ｗｒｉｔｅ  Ａｎ）を終了した後レート書き込み動作を開始する。
【００６６】
図に示すように、図１３、または、図１５のような場合により発生されたレート書き込み動作（ＬａｔｅＷｒｉｔｅ）を遂行する途中で、チップ選択信号／ＣＳは、‘ロー’に続けて維持され、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされから、更に‘ロー’にアクティブされ、また、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが全て‘ロー’にアクティブされた状態である。その際、レート書込みの前サイクルで下位バイト及び上位バイトの有効データ（Ｖａｌｉｄ  Ｄａｔａ）が書込むことができなかったので、アドレスをアドレスレジスタ部１３２に格納し、データを下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６とに格納させることになる。
その後、図１３、または、図１５のような場合により発生されたレート書込み動作が終わってから、アドレスＡｎに対するレート書込み動作を遂行しなければならないが、図２５に示すように、レート書込みが遂行される前に同じアドレスで書き込み命令が入った場合は、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが全て‘ロー’にアクティブされた状態であるので、ＤＱパッドを通じて受信された新しい書込みデータは下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６とに各々格納される。その後、レート書き込み動作（Ｌａｔｅ  Ｗｒｉｔｅ  Ａｎ）が遂行され、下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６に格納されたデータをアドレスレジスタ部１３２に格納されたアドレスによりメモリセルアレイブロック１４４に格納する。
【００６７】
図２６は、図１３、または、図１５のような場合により発生されたレート書込み動作の遂行中、書込みイネーブル信号／ＷＥが一度ディスエーブルされてから、イネーブルされ、下位バイト選択信号／ＬＢが‘ロー’から‘ハイ’にディスエーブルされるが、上位バイト選択信号／ＵＢはアクティブ状態をそのまま維持している場合を示すものである。図２６を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢが全て‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が遂行される。
その後、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとにより書込み動作（Ｗｒｉｔｅ  Ａｎ）の遂行中、図１３、または、図１５のような場合により発生されたレート書込み要求が入っている状況で、カウンター部１４２により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとの変化がないと、カウンター部１４２の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。カウンタ部１４２の出力信号（Ｔｉｍｅｒ）により書込み動作（Ｗｒｉｔｅ  Ａｎ）を終了した後、レート書き込み動作を開始する。
【００６８】
図に示すように、図１３、または、図１５のような場合により発生されたレート書き込み動作を遂行する途中で、チップ選択信号／ＣＳは、‘ロー’に続けて維持され、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされから、更に‘ロー’にアクティブされ、下位バイト選択信号／ＬＢが‘ロー’から‘ハイ’にディスエーブルされ、上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態である。その際、レート書込みの前サイクルで下位バイト及び上位バイトの有効データ（Ｖａｌｉｄ  Ｄａｔａ）を書込むことができなかったので、アドレスをアドレスレジスタ部１３２に格納し、データを下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６に新しく格納させることになる。
【００６９】
その後、図１３、または、図１５のような場合により発生されたレート書込み動作が終わってから、アドレスＡｎに対するレート書込み動作を遂行しなければならないが、図２６に示すように、レート書込みが遂行される前に同じアドレスで書き込み命令が入った場合は、下位バイト選択信号／ＬＢは‘ハイ’にディスエーブルされた状態で、上位バイト選択信号／ＵＢが‘ロー’にアクティブされた状態であるので、ＤＱパッドを通じて受信された新しい書込みデータは上位バイトデータレジスタ部１２６に新しく格納される。その後、レート書き込み動作（Ｌａｔｅ  Ｗｒｉｔｅ  Ａｎ）が遂行されて、下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６に格納されたデータをアドレスレジスタ部１３２に格納されたアドレスによりメモリセルアレイブロック１４４に格納する。
【００７０】
図２７は、図１３、または、図１５のような場合により発生されたレート書込み動作の遂行中に、書込みイネーブル信号／ＷＥが一度ディスエーブルされてから、イネーブルされ、下位バイト選択信号／ＬＢはアクティブ状態をそのまま維持し、上位バイト選択信号／ＵＢが‘ロー’から‘ハイ’にディスエーブルされた場合を示すものである。図２７を参照すると、チップ選択信号／ＣＳ１が‘ロー’にアクティブされ、書込みイネーブル信号／ＷＥが‘ロー’にアクティブされ、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとが全て‘ロー’にアクティブされた状態で受信されたアドレス信号Ａｎにより書込み動作（Ｗｒｉｔｅ  Ａｎ）が遂行される。
その後、チップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢとにより書込み動作（Ｗｒｉｔｅ  Ａｎ）の遂行中に図１３、または、図１５のような場合により発生されたレート書込み要求が入って来た状態で、カウンター部１４２により一定時間が経過した後にもチップ選択信号／ＣＳ、書込みイネーブル信号／ＷＥ、または、下位バイト選択信号／ＬＢと上位バイト選択信号／ＵＢの変化がないと、カウンター部１４２の出力信号（Ｔｉｍｅｒ）は‘ハイ’になる。その際、カウンター部１４２の出力信号により書込み動作（Ｗｒｉｔｅ）を停止し、図１３、または、図１５のような場合により発生されたレート書き込み動作（Ｌａｔｅ  Ｗｒｉｔｅ）を遂行する。
【００７１】
図に示すように、図１３、または、図１５のような場合により発生されたレート書き込み動作を遂行する途中で、チップ選択信号／ＣＳは、‘ロー’に続けて維持され、書込みイネーブル信号／ＷＥが‘ハイ’にディスエーブルされてから、更に‘ロー’にアクティブされ、下位バイト選択信号／ＬＢは、‘ロー’にアクティブされ、上位バイト選択信号／ＵＢは‘ロー’から‘ハイ’にアクティブされた状態である。その際、レート書込みの前サイクルで下位バイト及び上位バイトの有効データ（Ｖａｌｉｄ  Ｄａｔａ）を書込むことができなかったので、アドレスをアドレスレジスタ部１３２に格納し、データを下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６に各々格納することになる。
その後、図１３、または、図１５のような場合により発生されたレート書込み動作が終わってから、アドレスＡｎに対するレート書込み動作を遂行しなければならないが、図２７に示すように、レート書込み（Ｌａｔｅ  Ｗｒｉｔｅ）が遂行される前に同じアドレスで書き込み命令が入って来た場合は、下位バイト選択信号／ＬＢは‘ロー’にイネーブルされた状態で、上位バイト選択信号／ＵＢは‘ハイ’にディスエーブルされた状態であるので、ＤＱパッドを通じて受信された新しい書込みデータは下位バイトデータレジスタ部１２２に新しく格納される。その後、レート書き込み動作（Ｌａｔｅ  Ｗｒｉｔｅ  Ａｎ）が遂行されて、下位バイトデータレジスタ部１２２と上位バイトデータレジスタ部１２６に格納されたデータをアドレスレジスタ部１３２に格納されたアドレスによりメモリセルアレイブロック１４４に格納する。
【００７２】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００７３】
【発明の効果】
以上、説明したように、本発明による仮想型スタティックランダムアクセスメモリ装置によると、ＤＲＡＭセルを用いてＳＲＡＭを具現することができるので、従来のＳＲＡＭに比べてずっと高い集積度を達成することができ、これにより、コストを低減することができる利点がある。
【図面の簡単な説明】
【図１】  一般的なスタティック型メモリセルの回路図である。
【図２】  一般的なダイナミック型メモリセルの回路図である。
【図３】  一般的なＤＲＡＭの読込み動作タイミング図である。
【図４】  一般的なＤＲＡＭの書込み動作タイミング図である。
【図５】  一般的なＳＲＡＭの読込み動作タイミング図である。
【図６】  本発明での仮想型スタティックランダムアクセスメモリ装置の読込み動作時にリフレッシュ要求がある場合の動作タイミング図である。
【図７】  本発明での仮想型スタティックランダムアクセスメモリ装置の読込み動作時にリフレッシュ要求がある場合の動作タイミング図である。
【図８】  本発明での仮想型スタティックランダムアクセスメモリ装置の読込み動作時にレート書込み要求がある場合の動作タイミング図である。
【図９】  本発明での仮想型スタティックランダムアクセスメモリ装置の読込み動作時にレート書込み要求がある場合の動作タイミング図である。
【図１０】  本発明での仮想型スタティックランダムアクセスメモリ装置の書込み動作を説明するための動作タイミング図である。
【図１１】  本発明の第１の実施例による仮想型スタティックランダムアクセスメモリ装置のブロック構成図である。
【図１２】  本発明の第２の実施例による仮想型スタティックランダムアクセスメモリ装置のブロック構成図である。
【図１３】  図１１及び図１２に示している本発明の第１及び第２の実施例による仮想型スタティックランダムアクセスメモリ装置の書込み動作時にリフレッシュ要求がある場合の動作タイミング図である。
【図１４】  図１１及び図１２に示している本発明の第１及び第２の実施例による仮想型スタティックランダムアクセスメモリ装置の書込み動作時にリフレッシュ要求がある場合の動作タイミング図である。
【図１５】  図１１及び図１２に示している本発明の第１及び第２の実施例による仮想型スタティックランダムアクセスメモリ装置の書込み動作時にレート書込み要求がある場合の動作タイミング図である。
【図１６】  図１１及び図１２に示している本発明の第１及び第２の実施例による仮想型スタティックランダムアクセスメモリ装置の書込み動作時にレート書込み要求がある場合の動作タイミング図である。
【図１７】  本発明の第３の実施例による仮想型スタティックランダムアクセスメモリ装置のブロック構成図である。
【図１８】  図１７に示される本発明の第３の実施例による仮想型スタティックランダムアクセスメモリ装置の図１３、または、図１５のような場合により発生されたレート書込みの遂行中、図１５のような場合により発生された第２のレート書込みを必要とする状況で、同じアドレスで読込み命令が入る場合を示す動作タイミング図である。
【図１９】  図１７に示される本発明の第３の実施例による仮想型スタティックランダムアクセスメモリ装置のリフレッシュが必要な状況で、同じアドレスで読込み命令が入った場合を示す動作タイミング図である。
【図２０】  本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置のブロック構成図である。
【図２１】  図２０に示される本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置のレート書込みが必要な状況で同じアドレスで書込み命令が入る場合を示す動作タイミング図である。
【図２２】  図２０に示される本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置のレート書込みが必要な状況で同じアドレスで書込み命令が入る場合を示す動作タイミング図である。
【図２３】  図２０に示される本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置のレート書込みが必要な状況で同じアドレスで書込み命令が入る場合を示す動作タイミング図である。
【図２４】  図２０に示される本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置のレート書込みが必要な状況で同じアドレスで書込み命令が入る場合を示す動作タイミング図である。
【図２５】  図２０に示される本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置の図１３、または、図１５のような場合により発生されたレート書込み動作遂行中、／ＷＥがディスエーブルされた場合にレート書込みの以前のサイクルで有効データを書込みしなかったので、以前のサイクル（アドレス  Ａｎ）に対する又別のレート書込みが必要であるが、新しく求められたレート書き込みを未だ遂行しなかった状況で同じアドレスで命令が入って来た場合を示す動作タイミング図である。
【図２６】  図２０に示される本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置の図１３、または、図１５のような場合により発生されたレート書込み動作遂行中、／ＷＥがディスエーブルされた場合にレート書込みの以前のサイクルで有効データを書込みしなかったので、以前のサイクル（アドレス  Ａｎ）に対する又別のレート書込みが必要であるが、新しく求められたレート書き込みを未だ遂行しなかった状況で同じアドレスで命令が入って来た場合を示す動作タイミング図である。
【図２７】  図２０に示される本発明の第４の実施例による仮想型スタティックランダムアクセスメモリ装置の図１３、または、図１５のような場合により発生されたレート書込み動作遂行中、／ＷＥがディスエーブルされた場合にレート書込みの以前のサイクルで有効データを書込みしなかったので、以前のサイクル（アドレス  Ａｎ）に対する又別のレート書込みが必要であるが、新しく求められたレート書き込みを未だ遂行しなかった状況で同じアドレスで命令が入って来た場合を示す動作タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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