(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された素子分離膜と、
前記素子分離膜上に形成された下部電極と、
前記下部電極を囲んで前記素子分離膜上に形成され、前記下部電極の底面よりも低く位置する底面を有するトレンチ部と、
前記トレンチ部に埋め込まれたトレンチ埋め込み絶縁物と、
前記下部電極上に形成された絶縁膜と、
前記絶縁膜を介して前記下部電極上に形成された上部電極と、
を有し、前記下部電極と前記絶縁膜と前記上部電極とで容量素子を構成することを特徴とする半導体装置。
【請求項２】
前記下部電極の上面より前記トレンチ埋め込み絶縁物の上面の方が上方に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記半導体基板上に、
チャネル領域と、
ゲート絶縁膜を介して前記チャネル領域上に形成された、前記下部電極と同一工程で形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に前記下部電極上に形成された絶縁膜と同一工程で形成された絶縁膜を介して形成された、前記上部電極と同一工程で形成された電極からなる制御ゲート電極と、
からなる複数のメモリセルを備えた不揮発性メモリであり、
前記容量素子が前記トレンチ埋め込み絶縁物により素子分離されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記容量素子は、チャージポンプ回路を構成する容量であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板の表面に形成された素子分離膜上に選択的に下部電極層を形成する工程と、
前記下部電極層に対して自己整合的に、前記下部電極層を囲むように前記素子分離膜上にトレンチ部を形成する工程と、
前記トレンチ部をトレンチ埋め込み絶縁物で埋め込む工程と、
前記下部電極層上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記下部電極層及び前記絶縁膜とともに容量素子を構成する上部電極層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記トレンチ部を形成する工程は、前記素子分離膜上にトレンチ部を形成するのと同時に前記半導体基板上に形成されるメモリセルにトレンチを形成する工程と、を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記下部電極層の上面より前記トレンチ埋め込み絶縁物の上面の方が上方に位置するように前記トレンチ埋め込み絶縁物を形成することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に、チャネル領域と、前記半導体基板上に第１の絶縁膜を介して形成された第１の導電層と、前記第１の導電層上に第２の絶縁膜を介して形成された第２の導電層と、からなる複数のメモリセルを有し、メモリセル部と容量素子部を備えた半導体装置の製造方法において、
半導体基板の一主面上の前記容量素子部にフィールド酸化膜を形成する工程と、
前記一主面上に第１の絶縁膜を形成し、前記メモリセル部と前記容量素子部に前記第１の絶縁膜を介して前記第１の導電層を形成する工程と、
前記第１の導電層上に前記第２の絶縁膜を形成する工程と、
前記第２の絶縁膜と前記第１の導電層と前記第１の絶縁膜を所望のパターンにパターニングし、前記第２の絶縁膜をマスクに前記半導体基板をエッチングして前記メモリセル部には第１のトレンチ部を、前記容量素子部には前記フィールド酸化膜上に下部電極と第２のトレンチ部とを形成する工程と、
前記第１及び第２のトレンチ部を第３の絶縁膜で埋め込む工程と、
前記第２の絶縁膜の表面が露出するまで前記第３の絶縁膜を除去する工程と、
前記第２の絶縁膜を除去する工程と、
露出した前記第１の導電層の表面に第４の絶縁膜を形成し、前記第４の絶縁膜上に前記第２の導電層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記メモリセル部において浮遊ゲート電極は前記第１の導電層で、制御ゲート電極は前記第２の導電層で形成し、前記容量素子部において下部電極は前記第１の導電層で、容量絶縁膜は前記第４の絶縁膜で、上部電極は前記第２の導電層でそれぞれ形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板はシリコン半導体基板であり、前記第１の絶縁層、前記フィールド酸化膜及び前記第３の絶縁膜は酸化シリコンからなり、前記第２の絶縁膜は窒化シリコンからなり、前記第１及び第２の導電層は少なくともポリシリコン層を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記下部電極の上面より前記第３の絶縁膜の上面の方が上方に位置するように前記第３の絶縁膜を形成することを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ、ＥＥＰＲＯＭ（電気的消去可能プログラマブル読出し専用メモリ）などの半導体装置及びその製造方法に関し、特に、これらの半導体装置に含まれる昇圧回路部の容量素子の構造及びその製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ、ＥＥＰＲＯＭなどの不揮発性半導体メモリとしては、半導体基板上に、ソース及びドレインの両拡散領域と、ソース拡散領域及びドレイン拡散領域間のチャネル領域上にゲート絶縁膜を介して設けられた浮遊（フローティング）電極と、浮遊ゲート電極上に絶縁膜を介して設けられた制御ゲート電極とを有するセル構成のものが、一般的に用いられている。このような不揮発性半導体メモリを製造する方法として、本出願人は、既に、特公平７−２２１９５号公報において、浮遊ゲート電極に対して自己整合的に素子分離用のトレンチ（溝）部を形成するプロセスを提案している。このプロセスはＦＳＡプロセスとも呼ばれ、このプロセスによれば、ソース−ドレイン間のチャネル領域上のみに浮遊ゲート電極を局在化させることができるとともに、メモリセルが占める面積を極小化できるという利点が得られる。
【０００３】
ところで、フラッシュメモリ、ＥＥＰＲＯＭなどの不揮発性半導体メモリでは、データの書込みや消去のために、その半導体メモリ装置に供給される電源電圧よりも大きな正負の電圧を必要とする。不揮発性半導体メモリに外部から供給される電源電圧は、通常の場合、３Ｖ、３．３Ｖあるいは５Ｖであるのに対し、消去時には、例えば−１１Ｖや＋１２Ｖの電圧を必要とし、書込み時には、−１１Ｖ、＋５〜９Ｖといった大きい電圧を必要とする。これらの電圧は、不揮発性半導体メモリ装置の内部にチャージポンプ回路（昇圧回路）を設け、外部から供給される電源電圧をこのチャージポンプ回路で昇圧することにより、電源電圧より大きい電圧を不揮発性半導体メモリ装置の内部で生成するのが一般的である。チャージポンプ回路は、容量素子（キャパシタ）とスイッチング素子やダイオードとを組み合わせたものであり、容量素子としては典型的には１５００ｐＦ程度の容量のものが使用される。この容量素子は、通常の一連の半導体装置製造プロセスの過程内において、不揮発性半導体メモリ装置内に作り込まれる。特開２０００−４９２９９号公報には、フラッシュメモリなどへの応用に適した、正電位と負電位とを同時に発生するチャージポンプ回路が開示されている。
【０００４】
チャージポンプ回路の容量素子には、浮遊ゲート電極−チャネル領域間に通常印加され得る電圧よりもはるかに大きく、かつ、不揮発性半導体メモリ装置に供給される電源電圧よりも大きな電圧が印加される。そのため、この容量素子は、耐圧を確保するために、比較的厚い絶縁膜上に下部電極を設け、容量層となる絶縁膜を介して上部電極を設けるように形成する必要がある。上述した特公平７−２２１９５号公報に開示されるようなＦＳＡプロセスによって不揮発性半導体メモリを形成する場合には、薄いゲート酸化膜上に容量素子の下部電極を形成するわけにはいかないので、トレンチ埋め込み絶縁膜上に下部電極を形成し、チャージポンプ回路用の容量素子を設ける必要がある。
【０００５】
図２０は、このようにして容量素子を設けた不揮発性半導体メモリ装置の構成を示す断面図であり、（ａ）はメモリセル部分の構成を示し、（ｂ）はチャージポンプ回路の容量素子が形成される部分の構成を示している。図２０（ａ）は、メモリセル部のチャネル領域を含むとともに、ソース領域及びドレイン領域を結ぶ直線に直交する平面での断面を示している。
【０００６】
半導体基板１００の表面にトレンチ埋め込み絶縁物１０１が形成されており、容量素子部においては、このトレンチ埋め込み絶縁物１０１の上にポリシリコン（多結晶シリコン）などからなる下部電極１０２が形成され、絶縁膜１０３を介して下部電極１０２に対向するように上部電極１０４が設けられている。これら下部電極１０２及び上部電極１０４を覆うように層間絶縁膜１０５が形成されている。この層間絶縁膜１０５は、絶縁膜１０３と接続している。また、層間絶縁膜１０５を貫通して、下部電極１０２及び上部電極１０４にそれぞれ電気的に接続する配線コンタクト１０６，１０７が設けられている。上部電極１０４は、下部電極１０２側に配されたポリシリコン層１１１と、ポリシリコン層１１１上に設けられたシリサイド層１１２の２層構造となっている。
【０００７】
一方、メモリセル部においては、隣接するトレンチ埋め込み絶縁物１０１間のチャネル領域上に、ゲート絶縁膜１０８を介して、ポリシリコンからなる浮遊ゲート電極１０９が設けられている。そして、複数の浮遊ゲート電極１０９を上に、絶縁膜（ゲート間絶縁膜）１１０を介して、制御ゲート電極１１３が形成されている。制御ゲート電極１１３は、容量素子部の上部電極１０４と同一工程で形成できるものであり、上部電極１０４と同様に、ポリシリコン層１１１とシリサイド層１１２の２層構造となっている。さらに、制御ゲート電極１１３などを覆うように、層間絶縁膜１０５が形成されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、このように素子分離用のトレンチ埋め込み絶縁膜上にチャージポンプ回路の容量素子を形成する場合には、容量素子の下部電極１０２とメモリセル部での浮遊ゲート電極１０９とを同一工程で形成することができず、そのために、下部電極用のフォトリソグラフィ工程が別途必要になるという問題点がある。すなわち、浮遊ゲート電極１０９に対して自己整合的に溝（トレンチ）を形成しトレンチ内に絶縁物を埋め込んでトレンチ分離を行った後に、トレンチ埋め込み絶縁物１０１の上面に対して下部電極１０２形成のためのパターニングを行うことになる。また、不揮発性半導体メモリ装置内のレイアウトに対する制約条件ともなる。
【０００９】
さらに、上述したようにチャージポンプ回路用の容量素子の容量値は比較的大きいものであるので、素子分離の目的からは過剰にトレンチ分離領域を大きく形成する必要があり、さらに、必要な容量値を確保するために、下部電極を分割して複数のトレンチ分離領域に分けて配置する必要が生じるという問題点がある。トレンチ分離領域を大きく形成した場合には、半導体メモリ装置としてのチップ面積の増大につながるほか、トレンチ埋め込み絶縁物の表面を化学機械研磨（ＣＭＰ）により平坦化する際に、トレンチ埋め込み絶縁物の中央部付近にへこみが形成されやすくなり、ひいてはその上に形成すべき容量素子の形状に影響が及ぼされ、精度の高い容量形成が難しくなる。
【００１０】
本発明の目的は、チャージポンプ回路などに用いられる容量素子を備える不揮発性半導体メモリ装置などの半導体装置であって、チップ面積の増加が抑えられるとともに、容量素子の容量を高精度に設定でき、かつ、製造工程が削減された半導体装置を提供することにある。
【００１１】
本発明の別の目的は、チャージポンプ回路などに用いられる容量素子を備える不揮発性半導体メモリ装置などの半導体装置であって、チップ面積の増加が抑えられるとともに、容量素子の容量を高精度に設定でき、かつ、製造工程が削減された半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、半導体基板上に形成された素子分離膜と、素子分離膜上に選択的に形成された下部電極と、下部電極を囲んで素子分離膜上に形成され、下部電極の底面よりも低く位置する底面を有するトレンチ部と、トレンチ部に埋め込まれたトレンチ埋め込み絶縁物と、下部電極上に形成された絶縁膜と、絶縁膜を介して下部電極上に形成された上部電極と、を有し、下部電極と絶縁膜と上部電極とで容量素子を構成することを特徴とする。
【００１３】
本発明の第１の半導体装置の製造方法は、半導体基板の表面に形成された素子分離膜上に選択的に下部電極層を形成する工程と、下部電極層に対して自己整合的に、下部電極層を囲むように素子分離膜上にトレンチ部を形成する工程と、トレンチ部をトレンチ埋め込み絶縁物で埋め込む工程と、下部電極層上に絶縁膜を形成する工程と、絶縁膜上に、下部電極層及び絶縁膜とともに容量素子を構成する上部電極層を形成する工程と、を含むことを特徴とする。
【００１４】
本発明の第２の半導体装置の製造方法は、半導体基板上に、チャネル領域と、半導体基板上に第１の絶縁膜を介して形成された第１の導電層と、第１の導電層上に第２の絶縁膜を介して形成された第２の導電層と、からなる複数のメモリセルを有し、メモリセル部と容量素子部を備えた半導体装置の製造方法において、半導体基板の一主面上の容量素子部にフィールド酸化膜を形成する工程と、その一主面上に第１の絶縁膜を形成し、メモリセル部と容量素子部に第１の絶縁膜を介して第１の導電層を形成する工程と、第１の導電層上に第２の絶縁膜を形成する工程と、第２の絶縁膜と第１の導電層と第１の絶縁膜を所望のパターンにパターニングし、第２の絶縁膜をマスクに半導体基板をエッチングしてメモリセル部には第１のトレンチ部を、容量素子部にはフィールド酸化膜上に下部電極と第２のトレンチ部とを形成する工程と、第１及び第２のトレンチ部を第３の絶縁膜で埋め込む工程と、第２の絶縁膜の表面が露出するまで第３の絶縁膜を除去する工程と、第２の絶縁膜を除去する工程と、露出した第１の導電層の表面に第４の絶縁膜を形成し、第４の絶縁膜上に第２の導電層を形成する工程と、を含むことを特徴とする。
【００１５】
【発明の実施の形態】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。図１は本発明の実施の一形態の不揮発性半導体メモリ装置の構成を示す断面図である。図において、（ａ）は不揮発性半導体メモリ装置のうちメモリセル部分の構成を示し、（ｂ）は不揮発性半導体メモリ装置のうちチャージポンプ回路の容量素子が形成される部分の構成を示すものであって、メモリセル部のチャネル領域を含むとともに、ソース領域及びドレイン領域を結ぶ直線に直交する平面での断面を示している。ここでは、容量素子部とメモリセル部とを分けて描いているが、当然のことながら、容量素子部とメモリセル部とは、同一の不揮発性半導体メモリ装置内に設けられるものである。図２は、メモリセル部の構成を概略的に示す平面図であり、図３は、図２のＢ−Ｂ’線における要部の断面図である。なお、図２のＡ−Ａ’線における断面が、図１（ａ）に対応する。
【００１６】
この半導体装置は、チャージポンプ回路などに使用される容量素子を備えるものであり、図１（ｂ）に示す容量素子部において、シリコンなどの半導体基板１０の表面に設けられたフィールド酸化膜（ＬＯＣＯＳ酸化膜）１５の表面に容量素子の下部電極２０が形成されたものである。この下部電極２０は、ポリシリコンなどからなり、フィールド酸化膜１５領域内に形成されたトレンチ部によって囲まれている。トレンチ部には、トレンチ埋め込み絶縁物２５が埋め込まれている。下部電極２０の上には、絶縁膜３０を介して上部電極３５が形成されている。上部電極３５は、下部電極２０の上の領域から横方向にトレンチ埋め込み絶縁物２５の上まで伸びて形成されている。この上部電極３５は、下部電極２０と同材質のポリシリコン層３６とその上のシリサイド層３７との２層構造となっている。そして、以上の各層や各電極を覆うように層間絶縁膜４０が設けられている。層間絶縁膜４０を貫通してそれぞれ下部電極２０及び上部電極３５とアルミニウム配線９５とを電気的に接続するように、コンタクトプラグ４５，５０が設けられている。ここで絶縁膜３０は、層間絶縁膜４０と接続するとともにトレンチ埋め込み絶縁部２５とも接続して、下部電極２０と上部電極３５との間の電気的な絶縁を確実にし、さらに、下部電極２０と上部電極３５との間の容量膜すなわち容量素子の容量膜として機能する。
【００１７】
図示した例では、フィールド酸化膜１５に設けられたトレンチ埋め込み絶縁物２５の上面の位置は、下部電極２０の上面よりも下側（半導体基板１０に近い方向）であり、下部電極２０の上面と上部電極３５の下面、また、下部電極２０の側面と上部電極３５の側面とが相対向して、容量素子の容量部を構成し、断面が略逆Ｌ字型の構造を有している。ここでは、フィールド酸化膜１５上のトレンチ埋め込み絶縁物２５の膜厚よりも、下部電極２０の膜厚の方が厚くなっている。またこの容量素子部において、フィールド酸化膜１５に設けられるトレンチ部は、下部電極２０と自己整合的に形成されるものである。
【００１８】
一方、図１（ａ）に示すメモリセル部においては、半導体基板１０にトレンチ部が直接形成されており、各トレンチ部にはトレンチ埋め込み絶縁物２５が充填されている。このトレンチ部は、隣接するメモリセル間で素子分離を行うためのものである。半導体基板表面の領域であって隣接するトレンチ部の間の領域がチャネル領域であり、このチャネル領域の上には、ゲート絶縁膜５５を介して、ポリシリコンなどからなる浮遊ゲート電極６０が設けられている。トレンチ部は浮遊ゲート電極６０に対して自己整合的に形成されるものであるが、特に、ここでのトレンチ部及び浮遊ゲート電極６０は、容量素子部におけるトレンチ部及び下部電極２０と同じ工程で同時に形成されるものである。そして、複数の浮遊ゲート電極６０とこれらの間のトレンチ埋め込み絶縁物２５上に、絶縁膜７０を介して、制御ゲート電極７５が形成されている。制御ゲート電極７５は、容量素子部の上部電極３５と同一工程で形成できるものであり、上部電極３５と同様に、ポリシリコン層３６とシリサイド層３７の２層構造となっている。さらに、制御ゲート電極７５などの各層を覆うように、層間絶縁膜４０が形成されている。層間絶縁膜４０は、容量素子部とメモリセル部とで一体的に形成されている。
【００１９】
図２及び図３に示すように、図１（ａ）に示す方向とは直交する方向の断面において、浮遊ゲート電極６０の両側すなわち半導体基板１０におけるチャネル領域の両側の領域には、ソース・ドレイン拡散領域８０が形成されている。トレンチ部の長手方向と同じ方向に延びるアルミニウム配線８５とソース・ドレイン拡散領域８０との接続のためにコンタクトホール９０（図３には不図示）が層間絶縁膜４０に形成されている。
【００２０】
浮遊ゲート電極６０は、ソース・ドレイン拡散領域８０の端部においては制御ゲート電極７０と自己整合的に形成されており、またソース・ドレイン拡散領域８０間のチャネル領域側端部ではトレンチ部により自己整合的に形成されている。
【００２１】
以上述べた本実施形態の不揮発性半導体メモリ装置では、フィールド酸化膜１５上において、トレンチ部と自己整合させながら下部電極２０を形成するので、従来の素子分離用のトレンチ埋め込み絶縁物上に下部電極を形成する場合に比べ、下部電極２０と浮遊ゲート電極６０とを同一工程で同時に形成できるようになって工程数を削減することができる。また、素子分離用のトレンチ埋め込み絶縁物上に下部電極を形成しないので、素子分離用のトレンチ部の溝幅を小さくすることができ、セル密度の向上やチップ面積の縮小を図ることができる。
【００２２】
ここで本実施の形態におけるフィールド酸化膜（ＬＯＣＯＳ酸化膜）１５について説明する。
【００２３】
一般に、不揮発性半導体メモリ装置は、メモリセルがマトリクス状に配置したメモリセルアレイだけから構成されるのではなく、ビット線やワード線をプリチャージするためのプリチャージ回路、アドレスをデコードするためのアドレスデコーダ、入出力データを保持しあるいは増幅するバッファ回路、動作タイミング等の制御を行う制御回路、書込みや消去のための電圧を発生するチャージポンプ回路などの各種の周辺回路を備えている。周辺回路では、メモリセル部に比べて相対的に高い電圧や大きな電流を扱ったり、あるいは入出力端子などとの幾何学的位置関係があることなどにより、メモリセル部に比べて素子密度が疎であることが多く、したがって、素子分離の手法としてもトレンチ分離でなく、フィールド酸化膜による分離が用いられる。そこで本発明では、今までは周辺回路部での素子分離などのためにのみ使用されていたフィールド酸化膜上に、チャージポンプ回路などの容量素子を形成することにより、チップ面積の増加を防ぎつつ、耐圧が高くかつ高精度な容量素子を形成することを可能としている。また、フィールド酸化膜を用いることにより、下部電極のために比較的大面積を使用することが可能となるので、下部電極を分割する必要がなくなり、その分、さらに回路構成が簡単になって結果的にチップ面積等をより小さくできる。
【００２４】
以下、図１に示した不揮発性半導体メモリ装置の製造工程について、説明する。図４〜図１８は、製造工程を順に示す断面図であり、それぞれ、（ａ）は不揮発性半導体メモリ装置のうちメモリセル部分に対応する構成を示すものであって、メモリセル部のチャネル領域を含むとともに、ソース領域及びドレイン領域を結ぶ直線に直交する平面での断面を示し、（ｂ）は不揮発性半導体メモリ装置のうちチャージポンプ回路の容量素子が形成される部分に対応する構成を示している。ここでは（ａ），（ｂ）と分図によって示しているが、メモリセル部での工程と容量素子部での工程は同時に進行する。
【００２５】
まず、Ｐ型シリコンからなる半導体基板１０の表面に薄く（例えば１０ｎｍ程度）自然酸化膜１１が形成されているとして、全面に窒化シリコン膜１２を形成した後、図４に示すように、フォトリソグラフィ工程により、周辺回路部のフィールド酸化膜１５が形成される部分だけ窒化シリコン膜１２を取り除く。次に、フィールド酸化工程により、窒化シリコン膜１２が除去されている部分の半導体基板１０の表面にフィールド酸化膜１５を形成し、その後、窒化シリコン膜１２を全て除去する。このときの状態が図５に示されている。メモリセル部において半導体基板１０に対しイオン打ち込みを行ない、図６に示すように、いわゆるディープＮウェル１３及びＰウェル１４からなる二重ウェル構造を形成する。もちろん、必要に応じて周辺回路部に対しても同時にイオン打ち込みを行ってもよい。
【００２６】
次に、全面に例えば厚さ２５０ｎｍ程度のＰ型不純物ドープのポリシリコン層１６を形成し、その上に例えば厚さ１６０ｎｍ程度の窒化シリコン層１７を形成し、フォトリソグラフィ工程により、メモリセル部では浮遊ゲート電極６０の形状にまた容量素子部では下部電極２０の形状に窒化シリコン層１７をパターニングし、その後、エッチングを行って、ポリシリコン層１６を浮遊ゲート電極６０や下部電極２０の形状にパターニングし（図７に示す状態）、エッチングをさらに続行して、図８に示すように、浮遊ゲート電極６０や下部電極２０に対して自己整合的にトレンチ部２１を形成する。なお、このときの浮遊ゲート電極６０は、各メモリセルごとに独立したものではなく、図２に示す平面図におけるトレンチ埋め込み絶縁物２５（トレンチ部）の部分のみが除かれた形状のものである。同様に、容量素子部においても下部電極２０に対応する位置のほか、下部電極２０を取り囲むトレンチ部２１以外の部分においてもポリシリコン層１６は残されたままである。このとき、メモリセル部ではシリコン半導体基板１０に対するエッチングとなるのに対し、容量素子部ではフィールド酸化膜１５に対するエッチングとなるので、エッチングレートの差により、メモリセル部では深いトレンチ部２１が形成され、容量素子部では浅いトレンチ部２１が形成される。すなわち、メモリセル部のトレンチ部２１は、ディープＮウェル１３をも分離してＰ型半導体基板１０の本体部に達するのに対し、容量素子部では、トレンチ部２１は、フィールド酸化膜１５を薄く削る程度である。
【００２７】
次に、図９に示すように、上記の工程でエッチング除去された部分（トレンチ部２１に対応する部分）に対し、ＨＤＰ（高密度プラズマ；high-density plasma）ＣＶＤ（化学気相成長法）によって、酸化シリコン２２を埋め込む。このときは、窒化シリコン層１７の表面も含めて全面に酸化シリコン２２が堆積するから、ＣＭＰ（化学機械研磨）により、図１０に示すように、窒化シリコン層１７の表面が露出するまで酸化シリコン２２を研磨、除去する。その後、図１１に示すように、熱リン酸などを用いて窒化シリコン層１７をエッチング除去する。その際、ポリシリコン層１６（浮遊ゲート電極６０、下部電極２０）を保護するために、ポリシリコン層１６の表面に薄く酸化膜が形成されているようにしておくとよい。続いて、ポリシリコン層１６（浮遊ゲート電極６０、下部電極２０）をマスクとしてさらに酸化シリコン層２２をエッチングして、図１２に示すように、この酸化シリコン層２２をトレンチ埋め込み絶縁物２５とする。
【００２８】
その後、メモリセル部では浮遊ゲート電極６０と制御ゲート電極７５との間の絶縁膜７０となり、容量素子部では下部電極２０と上部電極３５との間の絶縁膜（容量膜）３０となるべきＯＮＯ絶縁膜２６を、図１３に示すように、全面に形成する。ＯＮＯ絶縁膜２６は、ＳｉＯ2／ＳｉＮ／ＳｉＯ2の積層構造となった絶縁膜である。このＯＮＯ絶縁膜２６を図１４に示すように所望の形状にパターニングする。次に、図１５に示すように、全面にポリシリコン層３１を形成し、図１６に示すように、ポリシリコン層３１を制御ゲート電極７５や上部電極３５の形状にパターニングする。このとき、周辺回路部における容量素子以外の他の回路部分のパターニングなども行う。また、メモリセル部においては、パターンニングされた制御ゲート電極７５と自己整合的に浮遊ゲート電極６０（ポリシリコン層１６）もエッチング除去し、各メモリセルごとに浮遊ゲート電極６０が分離した形状となるようにする。その結果、制御ゲート電極７５及び上部電極３５の第１層のポリシリコン層３６が形成されることになる。
【００２９】
その後、メモリセル部においては、制御ゲート電極７５（及びその下の浮遊ゲート電極６０）をマスクとしてＮ型不純物のイオン打ち込みを行ない、ソース・ドレイン拡散領域８０（図２及び図３参照）を形成する。
【００３０】
さらに、図１７に示すように、制御ゲート電極７５及び上部電極３５の第１層のポリシリコン層３６の上部をシリサイド層３７とする。このシリサイド層３７は、例えばＣｏＳｉからなり、下部電極２０を構成するポリシリコン層のうち、上部電極３５で覆われていない部分もシリサイド化されるようにする。その後、例えば、ＴＥＯＳ（テトラエトキシオルソ；Ｓｉ(ＯＣ2Ｈ5)4）＋オゾン（Ｏ3）の熱ＣＶＤによって、ＢＰＳＧ（ホウリン酸シリケートガラス）からなる層間絶縁膜４０を全面に形成する。そして、それぞれ下部電極２０及び上部電極３５に達するコンタクトホールを層間絶縁膜４０に形成し、これらのコンタクトホール内にタングステンを充填することによって、コンタクトプラグ４５，５０を形成する。その後、図１８に示すように、コンタクトプラグ４５，５０と接続するアルミニウム配線９５を層間絶縁膜４０上に形成することによって、図１に示す不揮発性半導体メモリ装置が完成する。
【００３１】
以上の説明から明らかなように、この製造工程は、メモリセル部については上述した特公平７−２２１９５号公報に開示されたものと同様であり、本願発明は、このようなメモリセル部での製造工程と並行して容量素子が形成できるように容量素子部側の製造工程を構成したものである。
【００３２】
次に、本発明の別の実施の形態の不揮発性半導体メモリ装置について、図１９を用いて説明する。図１９において、（ａ）は不揮発性半導体メモリ装置のうちメモリセル部分の構成を示すものであって、メモリセル部のチャネル領域を含むとともに、ソース領域及びドレイン領域を結ぶ直線に直交する平面での断面を示し、（ｂ）は不揮発性半導体メモリ装置のうちチャージポンプ回路の容量素子が形成される部分を構成を示している。
【００３３】
図１９に示す不揮発性半導体メモリ装置は、図１に示したものと同様の構成であり、上述したものと同じ製造工程を経て製造されるものである。しかしながら、トレンチ埋め込み絶縁物２５の膜厚を図１に示したものよりも厚くし、容量素子部においては、下部電極２０上面よりもトレンチ埋め込み絶縁物２５の上面の方が上方に位置するようにした点で、図１に示したものと相違している。このようにトレンチ埋め込み絶縁物２５を厚くしたため、メモリセル部においても、トレンチの形成領域において、トレンチ埋め込み絶縁物２５が厚くなり、制御ゲート電極７５に対し、凸状となっている。
【００３４】
図１９に示す不揮発性半導体メモリ装置では、容量素子は、下部電極２０の上面と上部電極３５の下面のみで形成されることとなる。図１に示したものでは、容量膜が逆Ｌ字形の断面形状を有するため、Ｌ字の角の部分（下部電極２０のエッジ部）で電界集中などが起こりやすくそのために絶縁耐圧が低下するおそれがあったが、図１９に示すものでは、図示破線の円で示すように、そのようなエッジ部が存在しないので、容量絶縁膜での電界集中がなくなり、容量素子の信頼性が向上する。
【００３５】
【発明の効果】
以上説明したように本発明は、フィールド酸化膜上において、トレンチ部と自己整合させながら容量素子の下部電極を形成することにより、従来の素子分離用のトレンチ埋め込み絶縁物上に下部電極を形成する場合に比べ、下部電極とメモリセル側の浮遊ゲート電極とを同一工程で同時に形成できるようになって工程数を削減することができるという効果がある。また、素子分離用のトレンチ埋め込み絶縁物上に下部電極を形成しないので、素子分離用のトレンチ部の溝幅を小さくすることができ、セル密度の向上やチップ面積の縮小を図ることができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態の不揮発性半導体メモリ装置を示す断面図である。
【図２】図１に示す不揮発性半導体メモリ装置のメモリセル部の構成を概略的に示す平面図である。
【図３】図２のＢ−Ｂ’線における要部の断面図である。
【図４】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図５】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図６】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図７】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図８】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図９】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１０】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１１】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１２】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１３】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１４】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１５】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１６】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１７】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１８】図１に示す不揮発性半導体メモリ装置の製造工程を説明する断面図である。
【図１９】本発明の別の実施の形態の不揮発性半導体メモリ装置を示す断面図である。
【図２０】従来の不揮発性半導体メモリの構成を示す断面図である。
【符号の説明】
１０    半導体基板
１５    フィールド酸化膜
２０    下部基板
２５    トレンチ埋め込み絶縁物
３０，７０    絶縁膜
３５    上部電極
３６    ポリシリコン層
３７    シリサイド層
４０    層間絶縁膜
４５，５０    コンタクトプラグ
５５    ゲート絶縁膜
６０    浮遊ゲート電極
７５    制御ゲート電極
８０    ソース・ドレイン拡散領域
８５，９５    アルミニウム配線
９０    コンタクトホール
【図１】
0004390412.tif 000002
【図２】
0004390412.tif 000003
【図３】
0004390412.tif 000004
【図４】
0004390412.tif 000005
【図５】
0004390412.tif 000006
【図６】
0004390412.tif 000007
【図７】
0004390412.tif 000008
【図８】
0004390412.tif 000009
【図９】
0004390412.tif 000010
【図１０】
0004390412.tif 000011
【図１１】
0004390412.tif 000012
【図１２】
0004390412.tif 000013
【図１３】
0004390412.tif 000014
【図１４】
0004390412.tif 000015
【図１５】
0004390412.tif 000016
【図１６】
0004390412.tif 000017
【図１７】
0004390412.tif 000018
【図１８】
0004390412.tif 000019
【図１９】
0004390412.tif 000020
【図２０】
0004390412.tif 000021