(57)【特許請求の範囲】
【請求項１】
NMOS領域とPMOS領域で成る周辺回路領域、及びNMOS領域で成るセル領域を備える半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部にゲート電極形状のアンドープド多結晶シリコン層パターンを形成する工程と、
全体表面上に所定厚さの酸化膜を形成する工程と、
前記酸化膜を形成した後、前記セル領域及び前記周辺回路領域のNMOS領域と、前記周辺回路領域のPMOS領域の前記アンドープド多結晶シリコン層パターンの両側の半導体基板にLDD領域をそれぞれ形成する工程と、
前記酸化膜の表面上に所定厚さの窒化膜を形成する工程と、
前記窒化膜と前記酸化膜を全面食刻工程で食刻し、前記アンドープド多結晶シリコン層パターンの側壁に前記窒化膜と前記酸化膜の二重構造を有するスペーサを形成する工程と、
前記周辺回路領域のNMOS領域及びPMOS領域の前記スペーサの両側に、高濃度の不純物をそれぞれイオン注入しソース／ドレイン領域を形成する工程と、
全体表面上に層間絶縁膜を形成した後、前記層間絶縁膜を平坦化食刻することにより、前記アンドープド多結晶シリコン層パターンの上面を露出させる工程と、
全面食刻により、前記層間絶縁膜及び前記窒化膜と酸化膜の二重構造を有するスペーサを残すとともに、前記アンドープド多結晶シリコン層パターンを所定厚さだけ残して除去することにより、溝及び溝内のアンドープド多結晶シリコン層パターンを形成する工程と、
前記セル領域のNMOS領域、及び前記周辺回路領域のNMOS領域及び前記周辺回路領域のPMOS領域の前記アンドープド多結晶シリコン層パターンに不純物をそれぞれイオン注入し、ゲート電極用のドープド多結晶シリコン層パターンを形成する工程と、
前記溝の上部の所定深さを除いた部分に、上面を除く周囲が拡散防止膜で囲まれた金属層を、前記ドープド多結晶シリコン層パターン上に形成する工程と、
前記溝内の前記拡散防止膜及び前記金属層上に埋め込まれたマスク絶縁膜パターンを形成する工程とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記酸化膜は、熱酸化工程で形成されるものであって、全工程における損傷（damage）を補償するために形成されることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記拡散防止膜は、前記金属層の酸化を防止するためにタングステン窒化膜（WN）で形成されることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記金属層は、タングステン膜、TiSiX層及びWsiX層の少なくとも１種であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記層間絶縁膜は、酸化膜及び窒化膜の少なくとも１種で形成されることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記マスク絶縁膜パターンは、窒化膜を全体表面上に形成した後、前記層間絶縁膜が露出するまで前記窒化膜を化学的・機械的研磨工程で除去することにより形成することを特徴とする請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関する。より詳しくは、高集積素子のCMOSトランジスタ又はDRAMセルで金属層と多結晶シリコン層の積層構造のゲート電極形成時、前記金属層の酸化を防止するためセミ・ダマシン（semi−damascene）工程でゲート電極を形成する方法に関する。
【０００２】
【従来技術】
従来のデュアルゲート電極を製造する方法は、アンドープド（undoped）されたポリシリコン層の上部にマスク（Mask）を用いてデュアルインプラント（dualimplant）（ｎ＋：AS・Ｐ、ｐ＋：Ｂ・BF2）するか、又はインシチュードーピング（in−situ doping）方法によりｎ＋ゲートとｐ＋ゲートをそれぞれ蒸着し、パターニング（patterning）する方法が主に用いられた。
【０００３】
しかし、前者の方法は工程が簡単な方であるがハイドーピング（high doping）が困難であり、ドーパントプロファイル（dopant profile）の特性上ゲートデプレッションが発生し易い。
【０００４】
さらに、後者の方法はn＋とp＋ポリシリコン層で成るゲート電極を形成しなければならないため、それぞれの工程をセットアップ（set−up）しなければならない問題点がある。
【０００５】
以下、添付の図面を参照しながら従来技術に係る半導体素子の製造方法を説明する。
【０００６】
図１（ａ）〜図１（ｃ）は、従来技術に係る半導体素子の製造工程順を示す断面図である。
【０００７】
図１（ａ）に示すように、半導体基板（１０）の活性領域を画定する素子分離絶縁膜（１２）を形成する。
【０００８】
次いで、NMOS領域（Ｉ）に予定される部分にｐウェルを形成し、PMOS領域（ＩＩ）に予定される部分にｎウェルを形成する。
【０００９】
その次に、全体表面上にゲート絶縁膜（１４）を形成し、前記ゲート絶縁膜（１４）の上部に多結晶シリコン層を形成する。
【００１０】
次いで、前記多結晶シリコン層の上部にNMOS領域（Ｉ）を露出させた第１感光膜パターンを形成する。なお、前記第１感光膜パターンをイオン注入マスクとして用いてｎ型不純物をインプラントし、ｎ＋多結晶シリコン層（１５ａ）を形成する。
【００１１】
その次に、前記第１感光膜パターンを除去する。
【００１２】
次いで、前記多結晶シリコン層の上部にPMOS領域（ＩＩ）を露出させる第２感光膜パターンを形成する。なお、前記第２感光膜パターンをイオン注入マスクとして用いてp型不純物をインプラントし、ｐ＋多結晶シリコン層（１６ａ）を形成する。
【００１３】
その次に、前記第２感光膜パターンを除去する。
【００１４】
次いで、全体表面上に拡散防止膜（１８ａ）、金属層（２０ａ）、及びマスク絶縁膜（２２ａ）の積層構造を形成する。
【００１５】
図１（ｂ）に示すように、ゲート電極に予定される部分を保護するゲート電極マスクを食刻マスクとして用い、前記積層構造及び不純物がイオン注入された多結晶シリコン層（１５ａ、１６ａ）を食刻し、マスク絶縁膜パターン（２２ｂ）、金属層パターン（２０ｂ）、拡散防止膜パターン（１８ｂ）、及びｎ＋ゲート電極（１５ｂ）とｐ＋ゲート電極（１６ｂ）を形成する。
【００１６】
その後、前記ｎ＋ゲート電極（１５ｂ）とｐ＋ゲート電極（１６ｂ）、及び露出した半導体基板（１０）のみ選択的に酸化させて緩衝絶縁膜（２４）を形成する。
【００１７】
次いで、NMOS領域（Ｉ）とPMOS領域（ＩＩ）にそれぞれマスク工程を行い、低濃度の不純物をイオン注入してｎ−LDD（Lightly Doped Drain）領域（２６ａ）とｐ−LDD領域（２６ｂ）を形成する。
【００１８】
図１（ｃ）に示すように、前記マスク絶縁膜パターン（２２ｂ）、金属層パターン（２０ｂ）、拡散防止膜パターン（１８ｂ）、及びｎ＋ゲート電極（１５ｂ）／ｐ＋ゲート電極（１６ｂ）の側壁に酸化膜スペーサ（２８）と窒化膜スペーサ（３０）を二重構造に形成する。
【００１９】
次いで、NMOS領域（Ｉ）とPMOS領域（ＩＩ）にそれぞれマスク工程を行い、高濃度の不純物をイオン注入してｎ＋ソース／ドレイン領域（２７ａ）とｐ＋ソース／ドレイン領域（２７ｂ）を形成する。このとき、前記窒化膜スペーサ（３０）は後続自己整列コンタクト（self aligned contact）工程で食刻障壁の役割を果たす。
【００２０】
その後、全体表面上に層間絶縁膜（３２）を形成したあと平坦化させる。
【００２１】
上記のように、従来技術に係る半導体素子の製造方法は、ゲート電極を構成する金属層パターンが後続熱工程により膨脹し、ゲート電極を形成するための食刻工程時にマスク絶縁膜との食刻選択比の差により前記金属層パターンが膨張し、後続LDD領域を形成するためのイオン注入工程時にゲート電極の縁部まで不純物がイオン注入されないという問題がある。さらに、前記金属層パターンの酸化によりゲート電極がリフティングされる現象が発生する等により、素子の特性及び信頼性が低下する問題がある。
【００２２】
【発明が解決しようとする課題】
本発明の主な目的は、前記の従来技術の問題点等を解決し、ゲート電極形状の多結晶シリコン層又は非晶質シリコン層の導電層パターンを形成し、前記導電層パターンの側壁に絶縁膜スペーサを形成した後、低濃度の不純物をイオン注入してLDD領域を形成し、前記導電層パターンの所定厚さを除去した後、金属層パターンを形成してゲート電極を形成することにより、前記金属層がイオン注入工程等の高温工程により酸化することを防止する半導体素子の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
すなわち、本発明は、NMOS領域とPMOS領域で成る周辺回路領域、及びNMOS領域で成るセル領域を備える半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上部にゲート電極形状のアンドープド多結晶シリコン層パターンを形成する工程と、全体表面上に所定厚さの酸化膜を形成する工程と、前記酸化膜を形成した後、前記セル領域及び前記周辺回路領域のNMOS領域と、前記周辺回路領域のPMOS領域の前記アンドープド多結晶シリコン層パターンの両側の半導体基板にLDD領域をそれぞれ形成する工程と、前記酸化膜の表面上に所定厚さの窒化膜を形成する工程と、前記窒化膜と前記酸化膜を全面食刻工程で食刻し、前記アンドープド多結晶シリコン層パターンの側壁に前記窒化膜と前記酸化膜の二重構造を有するスペーサを形成する工程と、前記周辺回路領域のNMOS領域及びPMOS領域のスペーサの両側に高濃度の不純物をそれぞれイオン注入し、ソース／ドレイン領域を形成する工程と、全体表面上に層間絶縁膜を形成した後、前記層間絶縁膜を平坦化食刻することにより、前記アンドープド多結晶シリコン層パターンの上面を露出させる工程と、全面食刻により、前記層間絶縁膜及び前記窒化膜と酸化膜の二重構造を有するスペーサを残すとともに、前記アンドープド多結晶シリコン層パターンを、所定厚さだけ残して除去することにより、溝及び溝内のアンドープド多結晶シリコン層パターンを形成する工程と、前記セル領域のNMOS領域、及び周辺回路領域のNMOS領域及びPMOS領域のアンドープド多結晶シリコン層パターンに不純物をそれぞれイオン注入し、ゲート電極用のドープド多結晶シリコン層パターンを形成する工程と、前記溝の上部の所定深さを除いた部分に、上面を除く周囲が拡散防止膜で囲まれた金属層を、前記ドープド多結晶シリコン層パターン上に形成する工程と、前記溝内の前記拡散防止膜及び前記金属層上に埋め込まれたマスク絶縁膜パターンを形成する工程とを含むことを特徴とする半導体素子の製造方法に係るものである。
【００２４】
【発明の実施の形態】
以下、添付の図面を参照しながら本発明を詳しく説明する。
【００２５】
図２〜図１１は、本発明に係る半導体素子の製造方法を示す断面図である。
【００２６】
図２に示すように、半導体基板（100）の活性領域を定義（区画）する素子分離絶縁膜（101）を形成する。
【００２７】
次いで、前記半導体基板（100）上に、セル領域のNMOS領域（ＩＩＩ）に予定される部分を露出させた第１感光膜パターン（102）を形成した後、前記第１感光膜パターン（102）をイオン注入マスクとして用いて前記半導体基板（100）にｐ型不純物をイオン注入してｐウェルを形成する。なお、同様の方法を繰り返し前記半導体基板（100）の周辺回路領域でNMOS領域（Ｉ）、及びPMOS領域（ＩＩ）にｐウェル及びｎウェルを形成する。
【００２８】
図３に示すように、前記第１感光膜パターン（102）等のNMOS領域（ＩＩＩ）、NMOS領域（Ｉ）及びPMOS領域（ＩＩ）のｐ又はｎウェルの形成に用いた感光膜パターンを除去した後、全体表面上にゲート絶縁膜（103）とアンドープド多結晶シリコン層（104ａ）の積層構造を形成する。このとき、前記アンドープド多結晶シリコン層（104ａ）の厚さはゲート電極を構成する導電層、金属層、及びマスク絶縁膜等の高さに形成される。
【００２９】
図４に示すように、ゲート電極に予定される部分を保護するゲート電極マスクを食刻マスクとして前記アンドープド多結晶シリコン層（104ａ）を食刻し、アンドープド多結晶シリコン層パターン（104ｂ）を形成する。
【００３０】
その次に、熱酸化工程で全体表面上に所定厚さの酸化膜（105ａ）を形成し、前記食刻工程時に損傷された半導体基板（100）を補償し、後続工程で窒化膜を形成する工程時に半導体基板（100）、及びアンドープド多結晶シリコン層パターン（104ｂ）が損傷されることを防止する。
【００３１】
次いで、前記酸化膜（105ａ）の上部に前記PMOS領域（ＩＩ）を保護する第２感光膜パターン（106）を形成する。
【００３２】
前記第２感光膜パターン（106）をイオン注入マスクとして用い、低濃度のｎ型不純物をイオン注入し、ｎ−LDD領域（107ａ）を形成する。
【００３３】
図５に示すように前記第２感光膜パターン（106）を除去し、同様の方法でPMOS領域（ＩＩ）にｐ−LDD領域（107ｂ）を形成する。
【００３４】
次いで、全体表面上に窒化膜（108ａ）を所定厚さ形成する。
【００３５】
図６に示すように、前記窒化膜（108ａ）及び酸化膜（105ａ）を全面食刻し、前記アンドープド多結晶シリコン層パターン（104ｂ）の側壁に窒化膜スペーサ（108ｂ）と酸化膜スペーサ（105ｂ）の積層構造を形成する。
【００３６】
その後、全体表面上に前記周辺回路領域のPMOS領域（ＩＩ）を露出させた第３感光膜パターン（109）を形成する。
【００３７】
次いで、前記第３感光膜パターン（109）をイオン注入マスクとして用い、前記積層構造の両側の半導体基板（100）に高濃度のｐ型不純物をイオン注入してｐ＋ソース／ドレイン領域（110ｂ）を形成する。
【００３８】
その次に、前記第３感光膜パターン（109）を除去し、同様の方法で前記周辺回路領域のNMOS領域（Ｉ）に高濃度のｎ型不純物をイオン注入してｎ＋ソース／ドレイン領域（110ａ）を形成する。
【００３９】
次に、全体表面上に層間絶縁膜（111）を形成した後、図７に示すように、化学的・機械的研磨（chemical mechanical polishing、以下「CMP」と言う）法により、アンドープド多結晶シリコン層パターン（104ｂ）が露出するまで、前記層間絶縁膜（111）を除去する。前記層間絶縁膜（111）は、酸化膜及び窒化膜の少なくとも１種で形成することができる。
【００４０】
図８に示すように、全面食刻工程により、前記アンドープド多結晶シリコン層パターン（104ｂ）を所望の厚さだけ残して除去し、ゲート電極のうち、後に形成される金属層及びマスク絶縁膜の部分に相当する深さの溝を形成する。
【００４１】
その次に、全体表面上に前記PMOS領域（ＩＩ）を保護する第４感光膜パターン（112）を形成する。
【００４２】
次いで、前記第４感光膜パターン（112）をイオン注入マスクとして用い、前記露出しているアンドープド多結晶シリコン層パターン（104ｂ）にｎ型不純物をイオン注入してｎ＋多結晶シリコン層パターン（104ｃ）を形成する。
【００４３】
図９に示すように、前記第４感光膜パターン（112）を除去し、前工程のような方法で前記PMOS領域（ＩＩ）のアンドープド多結晶シリコン層パターン（104ｂ）にｐ型不純物をイオン注入し、ｐ＋多結晶シリコン層パターン（104ｄ）を形成する。
【００４４】
次いで、全体表面上に拡散防止膜（113ａ）を所定厚さ形成し、前記拡散防止膜（113ａ）の上部に金属層（114ａ）を形成して前記の溝を完全に埋め込む。このとき、前記拡散防止膜（113ａ）はタングステン窒化膜（WN）を50〜150Åの厚さで形成する。金属層（114ａ）を形成した後、イオン注入等の高温処理が行われないので、金属層（114ａ）が酸化することを防止できる。前記金属層（114ａ）は、タングステン層、TiSiX層及びＷSiX層の少なくとも１種を用いて形成することができる。
【００４５】
図１０に示すように、全面食刻工程により、前記溝内の前記金属層（114ａ）及び拡散防止膜（113ａ）を所定の厚さだけ残し、それ以外の金属層（114ａ）及び拡散防止膜（113ａ）を除去することにより、溝内に金属層パターン（114ｂ）と拡散防止膜パターン（113ｂ）を形成する。この拡散防止膜パターン（113ｂ）により、金属層パターン（114ｂ）が、酸化膜スペーサ(105b)の酸素により酸化されることが防止される。
【００４６】
その後、全体表面上にマスク絶縁膜を形成した後、前記マスク絶縁膜をCMP工程で層間絶縁膜（111）が露出するまで除去することにより、溝内の上部に埋め込まれたマスク絶縁膜パターン（115）を形成する。
【００４７】
【発明の効果】
このように、本発明の半導体素子の製造方法は、高集積半導体素子のCMOS又はDRAMのセル製造工程で、タングステン層と多結晶シリコン層の積層構造でゲート電極を形成する工程時において、アンドープド多結晶シリコン層（undoped polysilicon layer）でゲート電極の形を形成し、前記多結晶シリコン層の側壁に絶縁膜スペーサを形成した後、LDD領域を形成してから前記アンドープド多結晶シリコン層を所定厚さ除去し、前記タングステン層を形成する部分を露出させた後、PMOS領域及びNMOS領域のそれぞれに形成されているアンドープド多結晶シリコン層に、不純物をそれぞれ別にイオン注入してドープト多結晶シリコン層を形成し、その後タングステン層を形成する。これにより、食刻残留物が発生すること及び半導体基板が損傷することを防止するとともに、LDD領域及びソース／ドレイン領域を形成するためのイオン注入工程等の高温工程により、タングステン層が酸化する現象を防止することができるので、素子の動作特性及び工程収率（製造歩留り）を向上させることができるという利点がある。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、従来技術に係る半導体素子の製造工程の順序を示す断面図である。
【図２】本発明に係る半導体素子の製造工程を示す断面図である。
【図３】本発明に係る半導体素子の製造工程を示す断面図である。
【図４】本発明に係る半導体素子の製造工程を示す断面図である。
【図５】本発明に係る半導体素子の製造工程を示す断面図である。
【図６】本発明に係る半導体素子の製造工程を示す断面図である。
【図７】本発明に係る半導体素子の製造工程を示す断面図である。
【図８】本発明に係る半導体素子の製造工程を示す断面図である。
【図９】本発明に係る半導体素子の製造工程を示す断面図である。
【図１０】本発明に係る半導体素子の製造工程を示す断面図である。
【符号の説明】
１０、100：半導体基板
１２、101：素子分離絶縁膜
１４、103：ゲート絶縁膜
１５ａ：ｎ＋多結晶シリコン層
１５ｂ、104ｃ：ｎ＋多結晶シリコン層パターン
１６ａ：ｐ＋多結晶シリコン層
１６ｂ、104ｄ：ｐ＋多結晶シリコン層パターン
１８ａ、113ａ：拡散防止膜
１８ｂ、113ｂ：拡散防止膜パターン
２０ａ、114ａ：金属層
２０ｂ、114ｂ：金属層パターン
２２ａ：マスク絶縁膜
２２ｂ、115：マスク絶縁膜パターン
２４：緩衝絶縁膜
２６ａ、107ａ：ｎ−LDD領域
２６ｂ、107ｂ：ｐ−LDD領域
２７ａ、110ａ：ｎ＋ソース／ドレイン領域
２７ｂ、110ｂ：ｐ＋ソース／ドレイン領域
２８、105ｂ：酸化膜スペーサ
３０、108ｂ：窒化膜スペーサ
３２、111：層間絶縁膜
102：第１感光膜パターン
104ａ：アンドープド多結晶シリコン層
104ｂ：アンドープド多結晶シリコン層パターン
105ａ：酸化膜
106：第２感光膜パターン
108ａ：窒化膜
109：第３感光膜パターン
112：第４感光膜パターン
Ｉ：周辺回路部のNMOS領域
ＩＩ：周辺回路部のPMOS領域
ＩＩＩ：セル部のNMOS領域
【図１】
0004378743.tif 000002
【図２】
0004378743.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004378743.tif 000009
【図９】
0004378743.tif 000010
【図１０】
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