(57)【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有する半導体集積回路装置の製造方法であって、以下の工程（ａ）ないし（ｌ）を含む、半導体集積回路装置の製造方法。
（ａ）半導体層の表面に素子分離領域を形成する工程、
（ｂ）前記半導体層上に、第１ゲート絶縁層、および該第１ゲート絶縁層上に配置されるワードゲートのための第１導電層を有する積層体を形成する工程であって、該積層体は、第１方向に延びる複数の開口部を有し、
（ｃ）前記半導体層上であって、前記第１ゲート絶縁層の両サイドに隣接するように第２ゲート絶縁層を形成する工程、
（ｄ）前記ワードゲートのための第１導電層の両サイドにサイド絶縁層を形成する工程、
（ｅ）上記工程（ａ）〜（ｄ）で形成された構造体を覆うように、該構造体の表面に第２導電層を全面的に形成する工程、
（ｆ）前記第２導電層上であって、少なくとも共通コンタクト部が形成される領域に第１マスク層を形成する工程、
（ｇ）コントロールゲートと共通コンタクト部とを形成する工程であって、
異方性エッチングによって前記第２導電層を全面的にエッチングすることにより、前記サイド絶縁層の両サイドに、前記第１方向に連続するサイドウォール状の第１および第２コントロールゲートを形成し、かつ、少なくとも共通コンタクト部が形成される領域にコンタクト用導電層を形成し、
ひとつの前記コンタクト用導電層は、前記第１方向と交差する第２方向に対して隣り合う１組の第１および第２コントロールゲートと連続して形成され、
（ｈ）前記第１および第２コントロールゲート間に位置する前記半導体層に不純物をドープし、ソース領域またはドレイン領域を構成する不純物拡散層を形成する工程、
（ｉ）前記第１および第２コントロールゲートを覆う絶縁層を形成する工程、
（ｊ）前記共通コンタクト部が形成される領域に第２マスク層を形成する工程、
（ｋ）ワード線のための導電層を形成した後、該導電層をレジストを用いてパターニングして第２方向に延在するワード線を形成する工程、および、
（ｌ）前記レジストあるいは前記ワード線と前記第２マスク層をマスクとして前記ワードゲートのための第１導電層をパターニングする工程。
【請求項２】
請求項１において、
前記コントロールゲートのための第２導電層は、ドープトポリシリコン層から構成される、半導体集積回路装置の製造方法。
【請求項３】
請求項１または２において、
前記第２ゲート絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層を順次成膜して形成される、半導体集積回路装置の製造方法。
【請求項４】
請求項３において、
前記サイド絶縁層は、前記第１酸化シリコン層、前記窒化シリコン層、および前記第２酸化シリコン層の成膜と同じ工程で形成される、半導体集積回路装置の製造方法。
【請求項５】
請求項３において、
前記共通コンタクト部は、前記半導体層上に形成された絶縁層を有し、該絶縁層は、前記第１酸化シリコン層、前記窒化シリコン層、および前記第２酸化シリコン層の成膜と同じ工程で形成される、半導体集積回路装置の製造方法。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記工程（ｂ）において、前記ワードゲートのための第１導電層上にさらに化学的機械的研磨のためのストッパ層を形成する工程を含み、
前記工程（ｉ）において、前記第１および第２コントロールゲートを覆う絶縁層は、前記工程（ａ）〜（ｈ）で形成された構造体上に全面的に絶縁層を形成した後、化学的機械的研磨によって前記ストッパ層が露出するまで該絶縁層を除去して形成される、半導体集積回路装置の製造方法。
【請求項７】
請求項６において、
前記ストッパ層は、その上面が前記コントロールゲートの上端より高い位置にあるように形成される、半導体集積回路装置の製造方法。
【請求項８】
請求項７において、
前記サイド絶縁層は、その上端が前記ストッパ層の上面と同じ位置にあるように形成される、半導体集積回路装置の製造方法。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記共通コンタクト部は、前記不純物拡散層の端部に隣接して設けられる、半導体集積回路装置の製造方法。
【請求項１０】
請求項９において、
前記共通コンタクト部は、複数配列された前記不純物拡散層に対して、該不純物拡散層の一方の側の端部と他方の側の端部とにおいて交互に設けられる、半導体集積回路装置の製造方法。
【請求項１１】
請求項１ないし１０のいずれかにおいて、
前記メモリセルアレイは複数のブロックに分割されて形成される、半導体集積回路装置の製造方法。
【請求項１２】
請求項１１において、
前記工程（ａ）の後に、前記半導体層にコンタクト用不純物拡散層が形成され、隣り合うブロックの前記不純物拡散層は該コンタクト用不純物拡散層を介して接続される、半導体集積回路装置の製造方法。
【請求項１３】
請求項１ないし１２のいずれかにおいて、
前記工程（ｆ）において、前記第１マスク層は、前記共通コンタクト部が形成される領域に対応して形成される、半導体集積回路装置の製造方法。
【請求項１４】
請求項１ないし１２のいずれかにおいて、
前記工程（ｆ）において、前記第１マスク層は、前記第２方向に並ぶ、複数の前記共通コンタクト部が形成される領域をカバーするように連続して形成される、半導体集積回路装置の製造方法。
【請求項１５】
請求項１４において、
前記工程（ｇ）において、前記第１マスク層によって、複数の前記共通コンタクト部が形成される領域を含むように連続する導電層が形成され、
前記工程（ｋ）および（ｌ）において、前記導電層を前記第１導電層とともにパターニングして、前記ワードゲートとともに前記コンタクト用導電層が形成される、半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、特に１つのワードゲートに対して２つの電荷蓄積領域を有する不揮発性半導体記憶装置がアレイ状に配置された半導体集積回路装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネルとゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal  Oxide  Nitride  Oxide  Substrate）型がある。
【０００３】
MONOS型の不揮発性半導体記憶装置として、図１６に示すデバイスが知られている（文献：Ｙ．Hayashi，et  al  ，2000  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers  ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両サイドには、それぞれサイドウォール状の第１コントロールゲート２０および第２コントロールゲート３０が配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間にはサイド絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層３２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間にはサイド絶縁層３４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物拡散層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのMONOS型メモリ素子を有する。そして、これらの２つのMONOS型メモリ素子は独立に制御でき、したがって、メモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
このMONOS型のメモリセルの動作は、以下のようにして行われる。メモリセル１００の一方のコントロールゲートは、他方のコントロールゲートをオーバライド電圧にバイアスすることで、書き込みおよび読み出しをそれぞれ独立に選択することができる。
【０００７】
書き込み（プログラム）については、図１６に示すＣＧ［ｉ＋１］の左側の第２ゲート絶縁層（ＯＮＯ膜）３２に電子を注入する場合を用いて説明する。この場合、ビット線（不純物拡散層）１８（Ｄ［ｉ＋１］）は、４〜５Ｖのドレイン電圧にバイアスされている。コントロールゲート３０（ＣＧ［ｉ＋１］）は、ホットエレクトロンをコントロールゲート３０（ＣＧ［ｉ＋１］）の左側の第２ゲート絶縁層３２に注入させるために、５〜７Ｖにバイアスされる。ワードゲート１４（Ｇｗ［ｉ］およびＧｗ［ｉ＋１］）に接続されるワード線は、書き込み電流を所定値（〜１０μＡ）に限定するために、ワードゲートのしきい値より少し高い電圧にバイアスされる。コントロールゲート２０（ＣＧ［ｉ］）は、オーバーライド電圧にバイアスされる。このオーバーライド電圧によって、記憶状態に関係なく、コントロールゲート２０（ＣＧ［ｉ］）の下のチャネルを導通させることができる。左側のビット線１６（Ｄ［ｉ］）は、グランド電圧にバイアスされる。そして、他の選択されないメモリセルのコントロールゲートおよび拡散層は、グランド電圧に設定される。
【０００８】
消去では、蓄積された電荷（電子）は、ホットホールの注入によってうち消される。ホットホールは、ビット拡散層１８の表面でＢ−Ｂトンネリングによって発生させることができる。このとき、コントロールゲートの電圧Ｖｃｇは負電圧（−５〜−６Ｖ）に、ビット拡散層の電圧は５〜６Ｖにバイアスされる。
【０００９】
この文献では、上述したMONOS型のメモリセルによれば、ひとつのメモリセル内に独立に制御可能な２つのプログラミングサイトを有し、３Ｆ2のビット密度（bit  density）を達成できることが記載されている。
【００１０】
本発明の目的は、２つのコントロールゲートを有するMONOS型の不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法であって、特にサイドウォール状コントロールゲートのコンタクト構造の形成に特徴を有する製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明にかかる半導体集積回路装置の製造方法は、不揮発性半導体記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有する半導体集積回路装置の製造方法であって、以下の工程（ａ）ないし（ｋ）を含む。
【００１２】
（ａ）半導体層の表面に素子分離領域を形成する工程、
（ｂ）前記半導体層上に、第１ゲート絶縁層、および該第１ゲート絶縁層上に配置されるワードゲートのための第１導電層を有する積層体を形成する工程であって、該積層体は、第１方向に延びる複数の開口部を有し、
（ｃ）前記半導体層上であって、前記第１ゲート絶縁層の両サイドに隣接するように第２ゲート絶縁層を形成する工程、
（ｄ）前記ワードゲートのための第１導電層の両サイドにサイド絶縁層を形成する工程、
（ｅ）上記工程（ａ）〜（ｄ）で形成された構造体を覆うように、該構造体の表面に第２導電層を全面的に形成する工程、
（ｆ）前記第２導電層上であって、少なくとも共通コンタクト部が形成される領域に第１マスク層を形成する工程、
（ｇ）コントロールゲートと共通コンタクト部とを形成する工程であって、
異方性エッチングによって前記第２導電層を全面的にエッチングすることにより、前記サイド絶縁層の両サイドに、前記第１方向に連続するサイドウォール状の第１および第２コントロールゲートを形成し、かつ、少なくとも共通コンタクト部が形成される領域にコンタクト用導電層を形成し、
ひとつの前記コンタクト用導電層は、前記第１方向と交差する第２方向に対して隣り合う１組の第１および第２コントロールゲートと連続して形成され、
（ｈ）前記第１および第２コントロールゲート間に位置する前記半導体層に不純物をドープし、ソース領域またはドレイン領域を構成する不純物拡散層を形成する工程、
（ｉ）前記第１および第２コントロールゲートを覆う絶縁層を形成する工程、
（ｊ）前記共通コンタクト部が形成される領域に第２マスク層を形成する工程、および
（ｋ）前記ワードゲートのための第１導電層をパターニングする工程。
【００１３】
この半導体集積回路装置の製造方法によれば、特に工程数を増加させることなく、前記サイドウォール状のコントロールゲートとともに前記共通コンタクト部を形成することができる。そして、前記共通コンタクト部は、パターニング時の前記第１および第２マスク層でそのサイズや形状を規定でき、充分なコンタクト面積を確保できる。したがって、前記共通コンタクト部を介して幅の小さいコントロールゲートの電気的接続を確実にとることができる。
【００１４】
この製造方法によれば、不揮発性半導体記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有する半導体集積回路装置であって、以下の構造を有するものを得ることができる。
【００１５】
この不揮発性半導体記憶装置は、
半導体層上に第１ゲート絶縁層を介して形成されたワードゲートと、
前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物拡散層と、
前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
前記第１コントロールゲートは、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置され、
前記第２コントロールゲートは、前記半導体層に対して第２ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置され、
前記第１および第２コントロールゲートは、それぞれ第１方向に連続して配置され、かつ、
前記第１方向と交差する第２方向に対して隣り合う１組の第１および第２コントロールゲートは、共通コンタクト部に接続されている。
【００１６】
本発明の製造方法は、以下の態様を取りうる。
【００１７】
（Ａ）コントロールゲートおよび共通コンタクト部を構成するための前記第２導電層は、ドープトポリシリコン層から構成されることができる。
【００１８】
（Ｂ）前記第２ゲート絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層を順次成膜して形成されることができる。そして、この工程と同一工程で、前記サイド絶縁層および前記共通コンタクト部の絶縁層を形成できる。
【００１９】
（Ｃ）前記工程（ｂ）において、前記ワードゲートのための第１導電層上にさらに化学的機械的研磨（ＣＭＰ：Chemical  Mechanical  Polishing）のためのストッパ層を形成する工程を含み、前記工程（ｉ）において、前記第１および第２コントロールゲートを覆う絶縁層は、前記工程（ａ）〜（ｈ）で形成された構造体上に全面的に絶縁層を形成した後、化学的機械的研磨によって前記ストッパ層が露出するまで該絶縁層を除去して形成することができる。以下、このようにして形成された絶縁層を「埋込み絶縁層」という。
【００２０】
（Ｄ）前記ストッパ層は、その上面が前記コントロールゲートの上端より高い位置にあるように形成できる。さらに、この場合、前記サイド絶縁層は、その上端が前記ストッパ層の上面と同じ位置にあるように形成できる。その結果、前記サイド絶縁層の上端は、前記半導体層に対して前記コントロールゲートより高い位置にある。この構成により、前記コントロールゲートと、該コントロールゲート上に埋込み絶縁層を介して形成されるワードゲートの配線層とのショート、および電流のリークを防ぐことができる。
【００２１】
（Ｅ）前記共通コンタクト部は、前記不純物拡散層の端部に隣接して設けることができる。さらに、前記共通コンタクト部は、複数配列された前記不純物拡散層に対して、該不純物拡散層の一方の側の端部と他方の側の端部とにおいて交互に設けることができる。
【００２２】
（Ｆ）前記メモリセルアレイは、複数のブロックに分割して形成できる。この場合、前記工程（ａ）の後に、前記半導体層にコンタクト用不純物拡散層が形成され、第１方向に隣り合うブロックの前記不純物拡散層は該コンタクト用不純物拡散層を介して接続できる。
【００２３】
（Ｇ）前記工程（ｆ）において、前記第１マスク層は、前記共通コンタクト部が形成される領域に対応して形成できる。
【００２４】
あるいは、前記工程（ｆ）において、前記第１マスク層は、前記第２方向に並ぶ、複数の前記共通コンタクト部が形成される領域をカバーするように連続して形成できる。この場合、前記工程（ｇ）において、前記第１マスク層によって、複数の前記共通コンタクト部が形成される領域を含むように連続する導電層が形成される。さらに、前記工程（ｋ）で、該導電層を前記第１導電層とともにパターニングすることで、前記ワードゲートとともに前記コンタクト用導電層が形成される。
【００２５】
【発明の実施の形態】
図１は、本発明の製造方法によって得られた、不揮発性半導体記憶装置を含む半導体集積回路装置のレイアウトを模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【００２６】
この半導体集積回路装置は、前述した公知の不揮発性半導体記憶装置（メモリセル）１００が、複数の行および列に格子状に配列されてメモリセルアレイを構成している。
【００２７】
（デバイスの構造）
まず、図１を参照しながら、半導体集積回路装置のレイアウトについて説明する。
【００２８】
図１においては、第１のブロックＢ１と、これに隣接する第２のブロックＢ２とを示している。第１のブロックＢ１と第２のブロックＢ２とは、行方向（Ｘ方向）に延びる素子分離領域３００によって分離されている。各ブロックＢ１，Ｂ２においては、行方向（Ｘ方向，第２方向）に伸びる複数のワード線５０（ＷＬ）と、列方向（Ｙ方向，第１方向）に伸びる複数のビット線６０（ＢＬ）とが設けられている。ワード線５０は、ワードゲート１４に接続して設けられ、ビット線６０は不純物拡散層１６，１８によって構成されている。
【００２９】
第１および第２コントロールゲート２０，３０は、それぞれ、列方向に、すなわち、ワードゲート１４の側面に沿って伸びる連続した導電層４０から構成されている。本実施の形態では、各不純物拡散層１６，１８を囲むように、第１，第２コントロールゲート２０，３０を構成する導電層４０が形成されている。第１，第２コントロールゲート２０，３０の一方の端部は連続し、他方の端部は、１つの共通コンタクト部２００に接続されている。したがって、各第１，第２コントロールゲート２０，３０は、メモリセルのコントロールゲートの機能と、列方向に配列された各コントロールゲートを接続する配線としての機能を有する。
【００３０】
単一のメモリセル１００は、１つのワードゲート１４と、このワードゲート１４の両側にある第１，第２コントロールゲート２０，３０と、これらのコントロールゲート２０，３０の外側の半導体基板１０内にある不純物拡散層１６，１８とを有する。そして、不純物拡散層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００３１】
列方向に隣接するブロックＢ１およびＢ２において、不純物拡散層１６は、共通コンタクト部２００を有さない側で、半導体基板内に形成されたコンタクト用不純物拡散層４００によって接続されている。このコンタクト用不純物拡散層４００上には、ビット線６０とのコンタクト２５０が形成される。同様に、列方向に隣接する不純物拡散層１８は、図示しないコンタクト用不純物拡散層によって接続されている。
【００３２】
次に、図２を参照しながら、半導体集積回路装置の断面構造について説明する。
【００３３】
メモリセル１００は、半導体基板１０の主面上に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０内に形成された、ソース領域またはドレイン領域を構成する不純物拡散層１６，１８と、ワードゲート１４の両側に沿ってそれぞれ形成された、サイドウォール状の第１および第２のコントロールゲート２０，３０とを有する。この例では、半導体基板１０は、Ｎ型の第１ウェル１０ａと、この第１ウェル１０ａ内に形成されたＰ型の第２ウェル１０ｂとを有する。第１ウェル１０ａは、第２ウェル１０ｂを半導体基板１０の他の領域から電気的に分離する機能を有する。
【００３４】
第１コントロールゲート２０は、半導体基板１０の第２ウェル１０ｂに対して第２ゲート絶縁層２２を介して配置され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２４を介して配置されている。同様に、第２コントロールゲート３０は、半導体基板１０の第２ウェル１０ｂに対して第２ゲート絶縁層２２を介して配置され、かつ、ワードゲート１４の他方の側面に対してサイド絶縁層２４を介して配置されている。そして、第２ゲート絶縁層２２およびサイド絶縁層２４は、第１酸化シリコン層２２ａ、窒化シリコン層２２ｂおよび第２酸化シリコン層２２ｃから構成されている。第２ゲート絶縁層２２は、電荷の蓄積領域として機能する。そして、第１酸化シリコン層２２ａは、主としてキャリア（たとえば電子）が通過するトンネル膜として機能し、窒化シリコン層２２ｂは、主としてキャリアをトラップする電荷蓄積層として機能する。
【００３５】
さらに、ワードゲート１４の両サイドに形成されたサイド絶縁層２４，２４は、ワードゲート１４と、コントロールゲート２０，３０とをそれぞれ電気的に分離する機能を有する。そのため、サイド絶縁層２４はかかる機能を有していれば、その構造は特に限定されない。この例では、サイド絶縁層２４と第２ゲート絶縁層２２とは、同じ成膜工程で形成され、同じ層構造を有する。さらに、サイド絶縁層２４は、その上端が半導体基板１０に対してコントロールゲート２０，３０より上に位置するように形成されている。そして、隣り合うメモリセル１００において、隣接する第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成されている。この埋め込み絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれを覆っている。
【００３６】
共通コンタクト部２００は、コントロールゲート２０，３０に電圧を印加させるためのものであり、素子分離領域３００上に形成された絶縁層２１０、導電層２２０およびキャップ層２３０から構成されている。絶縁層２１０は、第２ゲート絶縁層２２およびサイド絶縁層２４と同じ工程で形成され、第１酸化シリコン層２２ａ，窒化シリコン層２２ｂおよび第２酸化シリコン層２２ｃの積層体から構成されている。導電層２２０は、第１，第２コントロールゲート２０，３０と同一工程で形成される。そして、導電層２２０は、コントロールゲート２０，３０と連続しており、かつこれらと同じ材質を有する。さらに、キャップ層２３０は、たとえば窒化シリコン層などの絶縁層から構成されている。キャップ層２３０は、コントロールゲート２０，３０および導電層２２０のパターニングにおいて、マスク層（第２マスク層）として機能する。
【００３７】
メモリセル１００および共通コンタクト部２００などが形成された半導体基板１０上には、層間絶縁層７２が形成されている。そして、層間絶縁層７２には、コンタクト部２００の導電層２２０に到達するコンタクトホール内に導電層８２が充填され、この導電層８２は層間絶縁層７２上に形成された配線層８０と接続されている。
【００３８】
この例の半導体集積回路装置によれば、サイドウォール状のコントロールゲート２０，３０は、１組ごとに、コントロールゲート２０，３０と連続したパッド状の共通コンタクト部２００と接続されているので、コントロールゲートとの電気的接続を確実にとることができる。すなわち、本発明のコントロールゲートは、サイドウォール状の形状を有し、その幅は通常0 .1μｍより小さく、したがって、このようなコントロールゲートとの電気的接続を確保することは重要な課題となる。この例の半導体集積回路装置では、コントロールゲートとの電気的コンタクトを上記の共通コンタクト部によって必要最小限の面積で確保できる。
【００３９】
（半導体集積回路装置の製造方法）
次に、図３〜図１４を参照しながら、本実施の形態に係る半導体集積回路装置の製造方法について説明する。各断面図は、図１のＡ−Ａ線に沿った部分に対応する。図３〜図１４において、図１で示す部分と実質的に同じ部分には同じ符号を付し、重複する記載は省略する。
【００４０】
（１）図３および図４に示すように、まず、半導体基板１０の表面に、ＬＯＣＯＳ法あるいはトレンチアイソレーション法などによって素子分離領域３００を形成する。ついで、深いＮ型の第１ウエル１０ａおよび第１ウエル１０ａより浅いＰ型の第２ウエル１０ｂを形成する。ついで、ビット線６０のためのコンタクト２１０（図１参照）を形成するためのコンタクト用不純物拡散層４００を半導体基板１０内に形成する。
【００４１】
ついで、半導体基板１０の表面に第１ゲート絶縁層１２、ドープトポリシリコンからなるワードゲート層（第１導電層）１４０および後のＣＭＰ工程におけるストッパ層Ｓ１００を形成する。ストッパ層Ｓ１００としては、たとえば窒化シリコン層などを用いることができる。
【００４２】
ワードゲート層１４０およびストッパ層Ｓ１００の積層体は、図４に示すように、開口部１６０，１８０を除いて半導体基板１０上に全面的に形成される。開口部１６０，１８０は、後のイオン注入によって不純物拡散層１６，１８が形成される領域にほぼ対応している。図４におけるＡ−Ａ線は、図１のＡ−Ａ線に対応している。そして、後の工程で、開口部１６０，１８０の縁部に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００４３】
（２）図５に示すように、ワードゲート層１４０およびストッパ層Ｓ１００の積層体が形成された半導体基板１０上に、第１酸化シリコン層２２ａ、窒化シリコン層２２ｂおよび第２酸化シリコン層２２ｃを全面的に順次堆積させる。第１酸化シリコン層２２ａは、たとえば熱酸化法を用いて成膜することができる。窒化シリコン層２２ｂは、たとえばアンモニア雰囲気においてアニール処理した後、ＣＶＤ法などによって成膜することができる。第２酸化シリコン層２２ｃは、ＣＶＤ法、たとえば高温酸化法を用いて成膜することができる。これらの各層を成膜した後アニール処理を行い、各層を緻密化することが好ましい。
【００４４】
これらの第１酸化シリコン層２２ａ、窒化シリコン層２２ｂおよび第２酸化シリコン層２２ｃは、後のパターニングによって、図２に示すように、コントロールゲート２０，３０のための第２ゲート絶縁層２２およびサイド絶縁層２４、ならびに共通コンタクト部２００の絶縁層２１０を構成する。
【００４５】
（３）図６に示すように、ドープトポリシリコン層（第２導電層）２０ａ（３０ａ）を、第２酸化シリコン層２２Ｃ上に全面的に形成する。ドープトポリシリコン層２０ａ（３０ａ）は、後にパターニングされて、コントロールゲート２０，３０を構成する導電層４０（図１参照）および共通コンタクト部２００の導電層２２０（図２参照）を構成する。
【００４６】
ついで、共通コンタクト部が形成される領域（以下、「共通コンタクト部の形成領域」という）２００ａに、レジスト層（第１マスク層）Ｒ１００を形成する。この実施の形態では、このレジスト層Ｒ１００は、図７に示すように、共通コンタクト部の形成領域２００ａに対応した位置に設けられている。
【００４７】
（４）図８に示すように、ドープトポリシリコン層２０ａを異方性エッチングによって全面的にエッチングすることにより、第１および第２コントロールゲート２０，３０および共通コンタクト部のための導電層２２０ａを形成する。すなわち、この工程では、ワードゲート層１４０の開口部１６０，１８０（図４参照）の側面に沿って、サイド絶縁層２４を介在させた状態で、第２ゲート絶縁層２２上にサイドウォール状のコントロールゲート２０，３０が形成される。そして、これと同時に、レジスト層Ｒ１００でマスクされた部分には、コントロールゲート２０，３０と連続する、共通コンタクト部のための導電層２２０ａが形成される。ついで、レジスト層Ｒ１００は、溶解あるいはアッシングなどの方法で除去される。
【００４８】
（５）図９に示すように、不純物、たとえばＮ型不純物を全面的にイオン注入することにより、第２ウエル１０ｂ内に、ソース領域またはドレイン領域を構成する不純物拡散層１６，１８を形成する。なお、必要に応じて、不純物拡散層１６，１８を形成する領域上の第２絶縁層を除去することができる。そして、不純物拡散層１６，１８の露出部分にチタン，コバルトなどのシリサイド層を形成することができる。
【００４９】
（６）図１０に示すように、半導体基板１０上に第１，第２コントロールゲート２０，３０および導電層２２０ａなどが形成された構造体上に、酸化シリコン、窒化酸化シリコンなどの絶縁層７０ａを全面的に形成する。
【００５０】
（７）図１１に示すように、絶縁層７０ａをＣＭＰ法を用いて、ストッパ層Ｓ１００が露出するまで平坦化を行う。このとき、ワードゲート層１４０およびストッパ層Ｓ１００の側面に形成されたサイド絶縁層２４は、コントロールゲート２０，３０より上に突出する状態で残される。そして、コントロールゲート２０，３０をはさんで対向するサイド絶縁層２４，２４間には埋込み絶縁層７０が形成される。この工程によって、第１，第２コントロールゲート２０，３０が埋込み絶縁層７０によって完全に覆われるとともに、共通コンタクト部を構成する導電層２２０の少なくとも一部が露出する。
【００５１】
（８）図１２に示すように、埋め込み絶縁層７０およびストッパ層Ｓ１００が形成された構造体の表面全体に窒化シリコン層などの絶縁層２３０ａを形成する。ついで、図１３に示すように、共通コンタクト部の形成領域２００ａにレジスト層Ｒ２００を形成し、これをマスクとして絶縁層２３０ａをパターニングすることで、キャップ層（第２マスク層）２３０を形成する。ついで、レジスト層Ｒ２００を公知の方法で除去する。
【００５２】
（９）図１４に示すように、ドープトポリシリコン層、金属層あるいはシリサイドなどの合金層からなる導電層を形成した後、レジスト層Ｒ３００を形成し、前記導電層をパターニングすることにより、ワード線５０を形成する。さらに、レジスト層Ｒ３００あるいはワード線５０が金属層の場合にはこれをマスクとして、ドープトポリシリコンからなるワードゲート層１４０をパターニングすることにより、アレイ状に配列したワードゲート１４を形成する。
【００５３】
続いて、図２に示すように、公知の方法で層間絶縁層７２を形成した後、共通コンタクト部２００と接続された導電層８２および配線層８０を形成する。
【００５４】
以上の工程により、図１に示す半導体集積回路装置を製造することができる。
【００５５】
この製造方法によれば、特に工程数を増加させることなく、サイドウォール状のコントロールゲート２０，３０とともに共通コンタクト部２００を形成できる。そして、共通コンタクト部２００は、少なくとも不純物拡散層１６，１８の幅に近いサイズを有することができ、充分に大きなコンタクト面積を確保できる。したがって、本発明では、充分なコントクト領域をとりにくいサイドウォール状のコントロールゲート２０，３０であっても、共通コンタクト部２００を介して確実な電気的接続をとることができる。
【００５６】
（変形例）
次に、上記実施の形態の変形例について、図１５を参照して説明する。図１５は、上記実施の形態の工程（３）における平面図を示し、図７に相当する。図１５において図７に示す部分と実質的に同じ部分には同じ符号を付して、その説明を省略する。
【００５７】
図７に示す例においては、共通コンタクト部の形成領域２００ａに対応する部分のみにレジスト層Ｒ１００を形成している。これに対して図１５に示す例においては、行方向に複数存在する共通コンタクト部の形成領域２００ａ上を覆うように、連続するレジスト層（第１マスク層）Ｒ４００を用いている。このような連続するレジスト層Ｒ４００を用いることで、図７に示す分離されたレジスト層Ｒ１００を用いた場合に比べて、リソグラフィーにおける光の近接効果の影響を緩和でき、より正確なパターニングができる点で有利である。
【００５８】
この例の場合、共通コンタクト部の形成領域２００ａ以外の部分にもドープトポリシリコン層２０ａ（３０ａ）が残るが、不要な部分は上記実施の形態の工程（９）でワードゲート１４をパターニングする際に、キャップ層（第２マスク層）２３０をマスクとして同時に除去できる。
【００５９】
以上、本発明の実施の形態について述べたが、本発明はこれに限定されず、本発明の発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体集積回路装置のレイアウトを模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図３】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図４】図３に示す半導体集積回路装置の製造方法の一工程を示す平面図である。
【図５】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図６】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図７】図６に示す半導体集積回路装置の製造方法の一工程を示す平面図である。
【図８】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図９】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図１０】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図１１】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図１２】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図１３】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図１４】図１および図２に示す半導体集積回路装置の製造方法の一工程を示す断面図である。
【図１５】本発明にかかる半導体集積回路装置の製造方法の一工程の変形例を示す平面図である。
【図１６】公知のMONOS型メモリセルを示す断面図である。
【符号の説明】
１０  半導体基板
１０ａ，１０ｂ  ウェル
１２  第１ゲート絶縁層
１４  ワードゲート
１６，１８  不純物拡散層
２０  第１コントロールゲート
２０ａ  ドープドポリシリコン層
２２  第２ゲート絶縁層
２４  サイド絶縁層
３０  第２コントロールゲート
３０ａ  ドープドポリシリコン層
５０  ワード線
６０  ビット線
７０  埋込み絶縁層
７０ａ  絶縁層
７２  層間絶縁層
８０  配線層
１００  メモリセル
１４０  ドープドポリシリコン層
１６０，１８０  開口部
２００  共通コンタクト部
２００ａ  共通コンタクト部の形成領域
２１０  絶縁層
２２０，２２０ａ  導電層
２３０  キャップ層
３００  素子分離領域
４００  コンタクト用不純物拡散層
Ｓ１００  ストッパ層
Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００  レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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