(57)【特許請求の範囲】
【請求項１】
外部負荷に接続されて用いる半導体回路であって、
半導体装置と、入力端子に現れる電圧と出力端子に現れる電圧をほぼ等しくするとともに入力端子と出力端子の間に電流が流れることを防止する等電圧回路を備え、
前記半導体装置は、第１導電型半導体領域である第１領域と、その第１領域を囲繞する第２導電型半導体領域である第２領域を備え、
前記第１領域と前記第２領域は、逆の導電型半導体領域であり、
前記半導体装置の第１領域と第２領域の接合部を挟んで互いに近接した２つの部位が高電位と低電位のいずれか一方に固定され、その電位固定部位とは別の場所において第１領域と第２領域の接合部を挟んで互いに近接した２つの部位のうちの第１領域側の部位が前記等電圧回路の入力端子に接続されているとともに第２領域側の部位が前記等電圧回路の出力端子に接続され、
半導体回路を外部負荷に接続する際には、半導体回路内の前記半導体装置と外部負荷を、前記等電圧回路の入力端子を介して接続することを特徴とする半導体回路。
【請求項２】
外部負荷に接続されて用いる半導体回路であって、
半導体装置と、入力端子に現れる電圧と出力端子に現れる電圧をほぼ等しくするとともに入力端子と出力端子の間に電流が流れることを防止する第１及び第２の等電圧回路を備え、
前記半導体装置は、第１導電型半導体領域である第１領域と、その第１領域を囲繞する第２導電型半導体領域である第２領域を備え、
前記第１領域と前記第２領域は、逆の導電型半導体領域であり、
前記半導体装置の第１領域と第２領域の接合部を挟んで互いに近接した２つの部位のうちの第１領域側の部位が前記第１等電圧回路の入力端子に接続されているとともに第２領域側の部位が前記第１等電圧回路の出力端子に接続されており、それとは別の場所において第１領域と第２領域の接合部を挟んで互いに近接した２つの部位のうちの第１領域側の部位が前記第２等電圧回路の入力端子に接続されているとともに第２領域側の部位が前記第２等電圧回路の出力端子に接続され、
半導体回路を外部負荷に接続する際には、半導体回路内の前記半導体装置と外部負荷を、前記第１等電圧回路と前記第２等電圧回路のいずれかの入力端子を介して接続することを特徴とする半導体回路。
【請求項３】
前記半導体装置の第１領域が細長状に形成されており、その第１領域の細長状の一端の部位で第１等電圧回路の入力端子に固定されており、その細長状の他端の部位で低電位と高電位と第２等電圧回路の入力端子のいずれか１つに固定されていることを特徴とする請求項１または２に記載の半導体回路。
【請求項４】
前記半導体装置は、第１導電型半導体基板をさらに備え、その第１導電型半導体基板内にウェル状に第２領域が形成され、その第２領域の表層部に第１領域が形成されており、
第１導電型がｐ型の場合は前記第１導電型半導体基板が低電位に固定されており、第１導電型がｎ型の場合は前記第１導電型半導体基板が高電位に固定されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体回路。
【請求項５】
前記等電圧回路は、ボルテージフォロワ回路、ソースフォロワ回路またはエミッタフォロワ回路であることを特徴とする請求項１〜４のいずれか１項に記載の半導体回路。
【請求項６】
第１半導体装置と、第２半導体装置と、入力端子に現れる電圧と出力端子に現れる電圧をほぼ等しくするとともに入力端子と出力端子の間に電流が流れることを防止する等電圧回路を備えた半導体回路であって、
前記第１半導体装置は、第１導電型半導体領域である第１領域と、その第１領域を囲繞する第２導電型半導体領域である第２領域を有しており、
前記第２半導体装置は、第１導電型半導体領域である第３領域と、その第３領域を囲繞する第２導電型半導体領域である第４領域を有しており、
前記第１領域と前記第２領域は、逆の導通型半導体領域であり、
前記第３領域と前記第４領域は、逆の導通型半導体領域であり、
前記第１半導体装置の第１領域と第２領域の接合部を挟んで互いに近接した２つの部位が高電位に固定され、その高電位固定部位とは別の場所において第１領域と第２領域の接合部を挟んで互いに近接した２つの部位のうちの第１領域側の部位が前記等電圧回路の入力端子に接続されているとともに第２領域側の部位が前記等電圧回路の出力端子に接続されており、
前記第２半導体装置の第３領域と第４領域の接合部を挟んで互いに近接した２つの部位が低電位に固定され、その低電位固定部位とは別の場所において第３領域と第４領域の接合部を挟んで互いに近接した２つの部位のうちの第３領域側の部位が前記等電圧回路の入力端子に接続されているとともに第４領域側の部位が前記等電圧回路の出力端子に接続されている半導体回路。
【請求項７】
請求項６に記載の半導体回路の少なくとも２個が並列に接続されているブリッジ回路。
【請求項８】
請求項７のブリッジ回路を備えた半導体圧力センサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、半導体回路および半導体領域の絶縁分離方法に関する。特に、半導体領域を絶縁分離するためにｐｎ接合分離を行う場合の接合部でのリーク電流を減少させるための技術に関する。
【０００２】
【発明の背景技術】
半導体領域を絶縁分離するためにｐｎ接合分離を行う半導体装置の典型的な例として、半導体圧力センサがある。まず、一般的な半導体圧力センサの基本構成を説明する。図１は一般的な半導体圧力センサの平面図を示し、図２は図１のＡ−Ａ線の断面図を示す。
図１と図２に示す半導体圧力センサは、ｐ型シリコン基板６と、ｐ型ゲージ抵抗２６、３６と、ｐ型基準抵抗１６、４６（図１参照）と、支持部２（図２参照）と、絶縁膜２０（図２参照）と、電極２２（図２参照）等を備えている。
ｐ型シリコン基板６はチップ状に形成されており、圧肉部８と薄肉ダイアフラム部１０を有する。ｐ型ゲージ抵抗２６、３６とｐ型基準抵抗１６、４６は薄肉ダイアフラム１０内に形成されている。ｐ型ゲージ抵抗２６、３６は圧力が加わるとピエゾ抵抗効果によって抵抗値が変化する。ｐ型基準抵抗１６、４６は圧力が加わっても抵抗値が変化しない。図３に示すように、直列接続されたｐ型基準抵抗１６およびｐ型ゲージ抵抗２６と、直列接続されたｐ型ゲージ抵抗３６およびｐ型基準抵抗４６が並列接続されることでブリッジ回路が形成されている。
【０００３】
支持部２はガラスチューブ等で形成されており、ｐ型シリコン基板６の厚肉部８を固定する。支持部２には圧力導入口４が形成されている。絶縁膜２０はＳｉＯ２等で形成されており、ｐ型シリコン基板６の表面に堆積されている。絶縁膜２０にはコンタクト孔２０ａが形成されている。電極２２はアルミニウム等で形成されており、コンタクト孔２０ａに埋込まれてｐ型ゲージ抵抗２６、ｐ型基準抵抗３６に接している。電極２２には、一般にボンディングワイヤ（図示省略）が接続され、このボンディングワイヤによって外部と接続されている。
【０００４】
圧力導入口４から圧力ＰＬが導入されると、ｐ型ゲージ抵抗２６、３６（薄肉ダイアフラム部１０）が歪む。ｐ型ゲージ抵抗２６、３６が歪むと、ピエゾ抵抗効果によってｐ型ゲージ抵抗２６、３６の抵抗値が変化（例えば増加）する。ｐ型ゲージ抵抗２６、３６の抵抗値が増加すると、図３に示すブリッジ回路のｐ型基準抵抗１６とｐ型ゲージ抵抗２６の直列接続点（端子５０）に現れる電圧値は増加し、ｐ型ゲージ抵抗３６とｐ型基準抵抗４６の直列接続点（端子５２）に現れる電圧値は減少する。端子５０に現れた電圧から端子５２に現れた電圧を引くことで、ｐ型ゲージ抵抗２６、３６の抵抗値の変化量、即ち、圧力差ＰＨ−ＰＬの値がわかる。
【０００５】
【従来の技術】
上記した半導体圧力センサでは、ｐ型ゲージ抵抗２６、３６とｐ型基準抵抗１６、４６のそれぞれを絶縁分離するためにｐｎ接合分離が一般に用いられている。ｐｎ接合分離を行う場合の接合部でのリーク電流を減少させるための技術の一例が、特開平６−２０７８７１号公報に開示されている。図４に、この公報に記載のｐ型ゲージ抵抗２６とその周辺部（以下「ゲージ抵抗周辺部１」という）を含む回路と、ｐ型ゲージ抵抗２６とｎ型ウェル１２のｐｎ接合部１８に近接した部位での電位のグラフを示す。
図４に示すゲージ抵抗周辺部１は、ｐ型シリコン基板（第１導電型半導体基板に相当）６と、ｐ型シリコン基板６内にウェル状に形成されたｎ型ウェル（第２導電型半導体領域に相当）１２と、ｎ型ウェル１２の表層部に形成されたｐ型ゲージ抵抗（第１導電型半導体領域に相当）２６を備えている。即ち、ｎ型ウェル１２は、図２に示したｐ型ゲージ２６とｐ型シリコン基板６の間に配置され、それぞれｐｎ接合部１８とｐｎ接合部１４で接している。
そして、ｐ型ゲージ抵抗２６とｎ型ウェル１２のそれぞれは、ｐｎ接合部１８を挟んだ各部位２６ａ、１２ａで電極２４を介して電圧源２８に接続され、高電位に固定されている。また、ｐ型ゲージ抵抗２６は、その高電位固定部位２６ａとは別の部位２６ｂで電極２５を介して接地部位３０に接続され、低電位に固定されている。
【０００６】
上記公報に記載の技術は、この公報に記載の技術よりも従来の技術（ｐ型ゲージ抵抗とｎ型シリコン基板のｐｎ接合部を逆バイアスしてｐｎ接合分離を行う技術）で生じていた問題点（逆バイアスによってｎ型シリコン基板からｐ型ゲージ抵抗へｐｎ接合部を通じて流れるリーク電流が比較的大きい）を改善しようとするものである。上記構成とすることで、ｐ型ゲージ抵抗２６とｎ型ウェル１２のｐｎ接合部１８での電位差を小さくすることによって、ｐｎ接合部１８を通じて流れるリーク電流を減少させようとするものである。
【０００７】
【発明が解決しようとする課題】
上記公報に記載の技術によると、図４のグラフに示すように、ｐｎ接合部１８の一端（位置Ｘ）に近接した部位でのｐ型ゲージ抵抗２６の電位Ａとｎ型ウェル１２の電位Ｂをほぼ等しくことができる。
しかしながら、上記公報に記載の技術では、ｐｎ接合部１８の他端（位置Ｙ）に近接した部位に近づくにつれて、ｐ型ゲージ抵抗２６の電位Ａとｎ型ウェル１２の電位Ｂの電位差Ｃが徐々に大きくなってしまうという問題があった。この結果、リーク電流を充分に減少させることができなかった。特に高温時にリーク電流の主成分となる拡散電流は飽和特性を示し、１００ｍＶ以上の電位差でほぼ飽和してしまうため、電位差Ｃがそれほど大きくなくても、リーク電流が多量に流れてしまうという問題があった。
【０００８】
本発明は、半導体領域を絶縁分離するためにｐｎ接合分離を行う場合の接合部でのリーク電流を減少させることを目的とする。
【０００９】
【課題を解決するための手段および作用と効果】
本発明は、外部負荷に接続されて用いる半導体回路に関わる。本発明の半導体回路は、半導体装置と、入力端子に現れる電圧と出力端子に現れる電圧をほぼ等しくするとともに入力端子と出力端子の間に電流が流れることを防止する等電圧回路を備えている。半導体装置は、第１導電型半導体領域である第１領域と、その第１領域を囲繞する第２導電型半導体領域である第２領域を備えている。半導体装置の第１領域と第２領域は、逆の導電型半導体領域で形成されている。
本発明の１つの半導体回路では、半導体装置の第１領域と第２領域の接合部を挟んで互いに近接した２つの部位が高電圧と低電位のいずれか一方に固定され、その電位固定部位とは別の場所において第１領域と第２領域の接合部を挟んで互いに近接した２つの部位のうちの第１領域側の部位が等電圧回路の入力端子に接続されているとともに第２領域側の部位が等電圧回路の出力端子に接続されている（請求項１）。
本発明の別の半導体回路では、第１及び第２の２つの等電圧回路を備えており、半導体領域の第１領域と第２領域の接合部を挟んで互いに近接した２つの部位のうちの第１領域側の部位が第１等電圧回路の入力端子に接続されているとともに第２領域側の部位が第１等電圧回路の出力端子に接続されており、それとは別の場所において第１領域と第２領域の接合部を挟んで互いに近接した２つの部位のうちの第１領域側の部位が第２等電圧回路の入力端子に接続されているとともに第２領域側の部位が第２等電圧回路の出力端子に接続されている（請求項２）。
この場合、半導体装置の第１領域が細長状に形成されており、その第１領域の細長状の一端の部位で第１の等電圧回路の入力端子に固定され、その細長状の他端の部位で低電位と高電位と第２の等電圧回路の入力端子のいずれかに固定されているのが好ましい（請求項３）。
上記の半導体回路では、外部負荷と接続する際に、半導体回路内の半導体装置と外部負荷を、等電圧回路の入力端子を介して接続する。
ここで、「第１導電型半導体領域」の例としては、圧力が加わるとピエゾ抵抗効果によって抵抗値が変化するようなゲージ抵抗や、圧力が加わっても抵抗値が変化しない基準抵抗等が挙げられる。
この回路では、入力端子に現れる電圧と出力端子に現れる電圧をほぼ等しくする等電圧回路を用いるので、等電圧回路に接続している第１領域の部位の電位と、等電圧回路に接続している第２領域の部位の電位の電位を等しくすることができる。そのために、第１領域と第２領域の接合部を、その接合部の全体に亘ってほぼゼロバイアスにすることができる。この結果、接合部は高抵抗となるため、接合部でのリーク電流を減少させることができ、特に高温時におけるリーク電流を大幅に減少させることができる。
また、この回路では、半導体装置の第１領域が等電圧回路の入力端子に接続され、等電圧回路を介して第２領域に接続される。等電圧回路には、入力端子と出力端子間のインピーダンスが高く、両端子間に電流が流れることを防止する回路を用いる。このため、第２領域を流れた電流が第１領域に流れ込むことを防止できる。また、第１領域を流れた電流が第２領域に流れ込むことを防止できる。
この半導体回路によると、第１領域と第２領域を異なる導電型の半導体領域で形成し、第１領域と第２領域のｐｎ接合分離を行い、第１領域とそれを囲繞する第２領域を絶縁分離する。これによって、接合部でのリーク電流によって第１領域を流れる電流が第２領域に漏れ出ることがなく、また、第１領域を流れた電流が第２領域に流れ込むことがない。
従って、第１領域に流れ込む電流と第１領域から流れ出る電流を等しくすることができる。また、第１領域から流れ出る電流と等電圧回路の入力端子に流れ込む電流を等しくすることができる。そのため、等電圧回路の入力端子に外部負荷を接続して用いる場合に、第１領域を流れる電流と外部負荷を流れる電流が等しいという関係を得ることができる。外部負荷に流れる電流を計測することによって第１領域を流れる電流を計測することができる。例えば、第１領域を可変抵抗として用いる場合に、第１領域の抵抗を正確に測定すること等が可能となる。
【００１０】
半導体装置は第１導電型半導体基板をさらに備え、その第１導電型半導体基板内にウェル状に第２領域が形成され、その第２領域の表層部に第１領域が形成されており、第１導電型がｐ型の場合は第１導電型半導体基板が半導体装置に電流を供給する電源の低電位に固定されており、第１導電型がｎ型の場合は第１導電型半導体基板が半導体装置に電流を供給する電源の高電位に固定されていることが好ましい（請求項４）。
この場合、第１導電型半導体領域である第１領域と第２導電型半導体領域である第２領域の接合部はほぼゼロバイアスされる。しかも、第２導電型半導体領域である第２領域と第１導電型半導体基板の接合部は逆バイアスされる。即ち、第１導電型半導体領域と第２導電型半導体領域の間に加えて、第２導電型半導体領域と第１導電型半導体基板の間でも絶縁分離を行うことができる。
【００１１】
入力端子からみたインピーダンスが高くて入力端子と出力端子の間に電流が流れることを防止するとともに、入力端子に現れる電圧と出力端子に現れる電圧をほぼ等しくする等電圧回路は、ボルテージフォロワ回路、ソースフォロワ回路またはエミッタフォロワ回路であることが好ましい（請求項５）。
この場合、請求項１〜３に記載の作用効果を有する半導体回路を簡単な構成で実現することができる。
【００１２】
本発明は上記半導体装置を複数個用いた半導体回路も提供する。本発明の半導体回路は、第１半導体装置と、第２半導体装置と、入力端子に現れる電圧と出力端子に現れる電圧をほぼ等しくするとともに入力端子と出力端子の間に電流が流れることを防止する等電圧回路を備えている。第１半導体装置は第１導電型半導体領域である第１領域と、その第１領域を囲繞する第２導電型半導体領域である第２領域を有している。第２半導体装置は第１導電型半導体領域である第３領域と、その第３領域を囲繞する第２導電型半導体領域である第４領域を有している。第１半導体装置の第１領域と第２領域は、逆の導電型半導体領域で形成されている。第２半導体装置の第２領域と第３領域は、逆の導電型半導体領域で形成されている。
第１半導体装置の第１領域と第２領域の接合部を挟んで互いに近接した２つの部位は、高電位に固定され、その高電位固定部位とは別の場所において第１領域と第２領域の接合部を挟んで互いに近接した２つの部位のうちの第１領域側の部位が等電圧回路の入力端子に接続されているとともに第２領域側の部位がその等電圧回路の出力端子に接続されている。また、第２半導体装置の第３領域と第４領域の接合部を挟んで互いに近接した２つの部位が低電位に固定され、その低電位固定部位とは別の場所において第３領域と第４領域の接合部を挟んで互いに近接した２つの部位のうちの第３領域側の部位が等電圧回路（これは、第１半導体装置に接続していた等電荷回路に等しい）の入力端子に接続されているとともに第４領域側の部位がその等電圧回路の出力端子に接続されている（請求項６）。
この回路では、入力端子に現れる電圧と出力端子に現れる電圧をほぼ等しくする等電圧回路を用いるので、等電圧回路に接続している第１領域の部位の電位と、等電圧回路に接続している第２領域の部位の電位と、等電圧回路に接続している第３領域の部位の電位と、等電圧回路に接続している第４領域の部位の電位を等しくすることができる。そのために、第１半導体装置及び第２半導体装置の双方において、第１導電型半導体領域と第２導電型半導体領域の接合部を、その接合部の全体に亘ってほぼゼロバイアスにすることができる。この結果、接合部は高抵抗となるため、接合部でのリーク電流を減少させることができ、特に高温時におけるリーク電流を大幅に減少させることができる。
また、この回路では、第１半導体装置の第１領域が等電圧回路の入力端子に接続され、さらに、等電圧回路を介して第２半導体装置の第４領域に接続される。等電圧回路には、入力端子と出力端子間のインピーダンスが高く、両端子間に電流が流れることを防止する回路を用いる。このため、第１領域から第３領域に流れ込もうとする電流が分岐して第４領域に流れ込むことを防止できる。
この半導体回路によると、第１領域と第２領域を異なる導電型の半導体領域で形成し、第１領域と第２領域のｐｎ接合分離を行い、第１領域とそれを囲繞する第２領域を絶縁分離する。これによって、接合部でのリーク電流によって第１領域を流れる電流が第２領域に漏れ出ることがなく、また、第１領域を流れた電流が第４領域に分岐することもない。
従って、例えば第１領域を可変抵抗として用いる場合に、第１領域と第３領域に流れる電流を等しくすることができ、第１領域での電圧降下と第３領域での電圧降下の比から、第１領域の抵抗値を精度良く求めることができる。
【００１３】
本明細書で開示される半導体装置は、第１導電型半導体領域と、その第１導電型半導体領域を囲繞する第２導電型半導体領域を備え、両半導体領域の接合部を挟んで互いに近接した２つの部位の電位がほぼ等しいという関係が、接合部の全体に亘って成立している。
ここで、両半導体領域の接合部を挟んで互いに近接した２つの部位の電位が「ほぼ等しい」とは、接合部での電位差が５ｍＶ以下の場合をいう。
この装置によると、第１導電型半導体領域と第２導電型半導体領域の接合部を、その接合部の全体に亘ってほぼゼロバイアスにすることができる。この結果、接合部は高抵抗となるため、接合部でのリーク電流を減少させることができる。
【００１４】
本明細書では、第１導電型半導体領域の絶縁分離方法も開示する。この方法は、第１導電型半導体領域とその第１導電型半導体を囲繞する第２導電型半導体領域の接合部を挟んで互いに近接した２つの部位を高電位に固定し、その高電位固定部位とは別の場所において両半導体領域の接合部を挟んで互いに近接した２つの部位を低電位に固定することで、第１導電型半導体領域の高電位固定部位から低電位固定部位に電流を流し、両半導体領域の接合部には電流を流さないようにする。
この方法によっても、接合部でのリーク電流を減少させることができ、第１導電型半導体領域の絶縁分離を良好に行うことができる。
【００１５】
【発明の実施の形態】
図５に、本発明の実施例のゲージ抵抗周辺部２０１を含む回路と、ｐ型ゲージ抵抗２１６とｎ型ウェル２１２のｐｎ接合部２１８に近接した部位での電位のグラフを示す。図５の回路は、〔発明の背景技術〕で説明した図１から図３の半導体圧力センサの一部を構成するものであり、〔従来の技術〕で説明した図４の回路と対比されるものである。
図５に示すように、ゲージ抵抗周辺部２０１は、ｐ型シリコン基板（第１導電型半導体基板に相当）２０６と、ｎ型ウェル（第２導電型半導体領域に相当）２１２と、ｐ型ゲージ抵抗（第１導電型半導体領域に相当）２１６と、絶縁膜２２０と、電極２２４〜２２７を備えている。
【００１６】
ｐ型シリコン基板２０６は、接地部位２３１に接続されている。ｎ型ウェル２１２は、ｐ型シリコン基板２０６内にウェル状に形成されており、ｐ型シリコン基板２０６とｐｎ接合部２１４で接している。ｐ型ゲージ抵抗２１６は、ｎ型ウェル２１２の表層部に形成されており、ｎ型ウェル２１２とｐｎ接合部２１８で接している。図５の断面図でみると、ｎ型ウェル２１２はｐ型ゲージ抵抗２１６の側面と底面を覆っている。平面視すると（図示省略）、ｎ型ウェル２１２は細長状に形成されたｐ型ゲージ抵抗２１６の外周全部を囲繞している。絶縁膜２２０は、ｐ型シリコン基板２０６、ｎ型ウェル２１２、ｐ型ゲージ抵抗２１６の上面に亘って堆積されている。絶縁膜２２０には、後述する電極２２４〜２２７をｎ型ウェル２１２あるいはｐ型ゲージ抵抗２１６に接触させるためのコンタクト孔２２０ａ〜２２０ｄが各電極２２４〜２２７に対応して形成されている。
【００１７】
電極２２４〜２２７は、互いに隔離されて形成されている。電極２２４はｎ型ウェル２１２の上面部位２１２ａに接触しており、また、電圧源１２８に接続されている。これにより、ｎ型ウェル２１２の上面部位２１２ａは電圧源１２８の電位（高電位）に固定される。電極２２５はｐ型ゲージ抵抗２１６の上面部位２１６ａに接触しており、また、電圧源１２８に接続されている。これにより、ｐ型ゲージ抵抗２１６の上面部位２１６ａは電圧源１２８の電位（高電位）に固定される。電極２２６はｐ型ゲージ抵抗２１６の上面部位２１６ｂに接触しており、また、接地部位１３０に接続されている。これにより、ｐ型ゲージ抵抗２１６の上面部位２１６ｂは接地電位（低電位）に固定される。電極２２７はｎ型ウェル２１２の部位２１２ｂに接触しており、また、接地部位１３０に接続されている。これにより、ｎ型ウェル２１２の上面部位２１２ｂもまた接地電位（低電位）に固定される。
【００１８】
平面視すると（図示省略）、細長状のｐ型ゲージ抵抗２１６は、その細長状の一端の部位２１６ａで上記したように高電位に固定されている。また、その細長状の他端の部位２１６ｂで上記したように低電位に固定されている。
そして、ｐ型ゲージ抵抗２１６とｎ型ウェル２１２の高電位固定部位２１６ａ、２１２ａは、ｐｎ接合部２１８を挟んで互いに近接した位置にある。ｐ型ゲージ抵抗２１６とｎ型ウェル２１２の低電位固定部位２１６ｂ、２１２ｂは、高電位固定部位２１６ａ、２１２ａとは別の位置であって、ｐｎ接合部２１８を挟んで互いに近接した位置にある。
【００１９】
図５のグラフＡは、ｐ型ゲージ抵抗２１６のうちｐｎ接合部２１８に近接した部位の電位を示す。グラフＢは、ｎ型ウェル２１２のうちｐｎ接合部２１８に近接した部位の電位を示す。位置Ｘはｐｎ接合部２１８の一端を示す。位置Ｙはｐｎ接合部２１８の他端を示す。
上記した構成によると、図５のグラフに示すように、ｐ型ゲージ抵抗２１６は、ｐｎ接合部２１８の一端（位置Ｘ）に近接した部位が高電位となり、ｐｎ接合部２１８の一端（位置Ｘ）に近接した部位から他端（位置Ｙ）に近接した部位に向けて徐々に電位が低下し、ｐｎ接合部２１８の他端（位置Ｙ）に近接した部位が低電位となるような電位分布を形成する。また、上記した構成によると、図４のグラフに示すように、ｎ型ウェル２１２のｐｎ接合部２１８に近接した部位の電位についても、ｐｎ接合部２１８の全体に亘って、上記したｐ型ゲージ抵抗２１６の電位と等しくすることができる。
なお、図５のグラフＡとグラフＢは一致していないように示されているが、これは図示の便宜のためであって、実際にはグラフＡとグラフＢは一致している。ただし、ｐｎ接合部２１８が完全にゼロバイアスされていない場合であっても、例えば２００℃においては、ｐｎ接合部２１８での電位差が約５ｍＶ以下であれば、ｐｎ接合部２１８でのリーク電流を約１０分の１以下に減少させるという効果を充分に得ることができる。また、ｐｎ接合部２１８での電位差が数１０ｍＶ以下であっても、リーク電流を半分以下にすることができる。
また、上記したように、ｐ型シリコン基板２０６が接地されていることから、ｐ型シリコン基板２０６とｎ型ウェル２１２のｐｎ接合部２１４は逆バイアスされている。
【００２０】
例えば、ゲージ抵抗周辺部２０１に上記したような構成となるように電圧源１２８と接地部位１３０を接続することで、ｐ型ゲージ抵抗２１６の絶縁分離方法として実施することができる。
【００２１】
図６に、上記した図５の抵抗周辺部を組込んだブリッジ回路を示す。図７に、図６のブリッジ回路と概ね等価なブリッジ回路を示す。本実施例では、抵抗周辺部２０１、３０１の抵抗２１６、３１６は、圧力が加わると抵抗値が変化するゲージ抵抗として機能させる。一方、抵抗周辺部１０１、４０１の抵抗１１６、４１６は、圧力が加わっても抵抗値が変化しない基準抵抗として機能させる。
図６と図７に示すように、図示左上の基準抵抗周辺部（以下「左上部」という）１０１と、図示左下のゲージ抵抗周辺部（以下「左下部」という）２０１は直列接続されている。図示右上のゲージ抵抗周辺部（以下「右上部」という）３０１と、図示右下の基準抵抗周辺部（以下「右下部」という）４０１は直列接続されている。直列接続された左上部１０１および左下部２０１と、直列接続された右上部３０１および右下部４０１は、並列接続されている。
【００２２】
さらに詳細には、図６と図７に示すように（特に図７によく示されるように）、左上部１０１のｐ型基準抵抗１１６と左下部２０１のｐ型ゲージ抵抗２１６は、直列接続されている。左上部１０１のｎ型ウェル１１２と左下部２０１のｎ型ウェル２１２も、直列接続されている。直列接続されたｐ型基準抵抗１１６およびｐ型ゲージ抵抗２１６と、直列接続されたｎ型ウェル１１２および２１２は、並列接続されている。右上部３０１と右下部４０１についても同様である。
【００２３】
ｐ型基準抵抗１１６とｐ型ゲージ抵抗２１６の直列接続線１３８には、ボルテージフォロワ回路２４４の入力端子が接続されている。ｎ型ウェル１１２とｎ型ウェル２１２の直列接続線１４０には、ボルテージフォロワ回路２４４の出力端子が接続されている。同様にして、ボルテージフォロワ回路４４４が接続されている。ボルテージフォロワ回路２４４、４４４は、入力端子からみたインピーダンスが高くて入力端子に現れる電圧と出力端子に現れる電圧がほぼ等しい回路である。なお、このようなオペアンプを用いたボルテージフォロワ回路に代えて、ＦＥＴを用いたソースフォロワ回路や、バイポーラトランジスタを用いたエミッタフォロワ回路等を用いてもよい。
【００２４】
圧力が加えられ、左下部２０１のｐ型ゲージ抵抗２１６と右上部３０１のｐ型ゲージ抵抗３１６が歪み、抵抗値が変化（例えば増加）したとする。左下部２０１のｐ型ゲージ抵抗２１６の抵抗値が増加すると、ｐ型基準抵抗１１６とｐ型ゲージ抵抗２１６の直列接続点（端子１５０）に現れる電圧値は、加えられた圧力に応じた値だけ増加する。
一方、右上部３０１のｐ型ゲージ抵抗３１６の抵抗値が増加すると、ｐ型ゲージ抵抗３１６とｐ型基準抵抗４１６の直列接続点（端子１５２）に現れる電圧値は、加えられた圧力に応じた値だけ減少する。従って、端子１５０あるいは１５２に現れる電圧から、加えられた圧力を検出できる。実際には、端子１５０と１５２に現れた電圧の差をとることで、１つの端子１５０または１５２に現れた電圧から圧力を検出する場合の２倍の感度で加えられた圧力を検出でき、理想状態では、圧力ゼロ時に端子１５０、１５２間の電位差はゼロとなる。
【００２５】
基板１０１、２０１でハーフブリッジを構成した場合、上記したように、加えられた圧力を、ｐ型基準抵抗１１６とｐ型ゲージ抵抗２１６の直列接続点（端子１５０）に現れた電圧から求める。求める方法は具体的には種々の方法があるが一例を挙げると、まず、電圧源１２８の電圧（電源電圧）から直列接続点（端子１５０）に現れた電圧を引いた値をｐ型基準抵抗１１６の値（既知）で割ることで、ｐ型基準抵抗１１６に流れる電流値を求める。そして、ｐ型基準抵抗１１６に流れる電流が全てｐ型ゲージ抵抗２１６に流れるものとすれば、直列接続点（端子１５０）に現れた電圧をｐ型基準抵抗１１６に流れる電流値（この電流値をｐ型ゲージ抵抗２１６に流れる電流値とみなす）で割ることで、ｐ型ゲージ抵抗２１６の抵抗値、即ち、加えられた圧力が求められる。
【００２６】
仮に、図６と図７に示すブリッジ回路で左上部１０１のｐ型基準抵抗１１６を流れた電流の一部が左下部２０１のｎ型ウェル２１２に流れ込むことになると、左下部２０１のｐ型ゲージ抵抗２１６に流れる電流値が変動してしまう。この場合、上記のようにｐ型基準抵抗１１６に流れる電流値をｐ型ゲージ抵抗２１６に流れる電流値とみなすと、ｐ型ゲージ抵抗２１６に実際に流れる電流値とは異なった値を用いてｐ型ゲージ抵抗２１６の抵抗値を求めることになる。この結果、求められたｐ型ゲージ抵抗２１６の抵抗値、ひいては加えられた圧力値は実際の値とは異なってしまう。
このため、ｐ型基準抵抗１１６とｐ型ゲージ抵抗２１６に流れる電流は、同一であることが望ましい。
【００２７】
図６と図７に示すブリッジ回路では、上記したように、ｐ型ゲージ抵抗１１６とｐ型基準抵抗２１６の直列接続線１３８には、ボルテージフォロワ回路２４４の入力端子が接続されている。ｎ型ウェル１１２とｎ型ウェル２１２の直列接続線１４０には、ボルテージフォロワ回路２４４の出力端子が接続されている。
このため、左上部１０１のｐ型ゲージ抵抗１１６を流れた電流の一部が、左下部２０１のｎ型ウェル２１２に流れ込んでしまうことを防止でき、左上部１０１のｐ型ゲージ抵抗１１６を流れた電流はそのまま、左下部２０１のｐ型基準抵抗２１６に流れる。このため、加えられた圧力値を、上記した方法等で精度良く求めることができる。
【００２８】
また、上記のようにボルテージフォロワ回路２４４が接続されているため、左下部２０１のｐ型ゲージ抵抗２１６の部位２１６ａ（図６参照）とｎ型ウェル２１２の部位２１２ａ（図６参照）の電位（高電位）をほぼ等しくすることができる。即ち、ｐ型ゲージ抵抗２１６とｎ型ウェル２１２のうち、ｐｎ接合部２１８の一端（図６では左側、図７では上側）に近接した部位の電位をほぼ等しくすることができる。
また、左下部２０１のｐ型ゲージ抵抗２１６の部位２１６ｂ（図６参照）とｎ型ウェル２１２の部位２１２ｂ（図６参照）は接地部位１３０に接続されているため、電位（低電位）がほぼ等しい。即ち、ｐ型ゲージ抵抗２１６とｎ型ウェル２１２のうち、ｐｎ接合部２１８の他端（図６では右側、図７では下側）に近接した部位の電位はほぼ等しい。
【００２９】
このため、上記のようにボルテージフォロワ回路２４４を接続することで、ｐ型ゲージ抵抗２１６とｎ型ウェル２１２のそれぞれについて、ｐｎ接合部２１８の一端に近接した部位が高電位となり、ｐｎ接合部２１８の一端に近接した部位から他端に近接した部位に向けて徐々に電位が低下し、ｐｎ接合部２１８の他端に近接した部位が低電位となるような電位分布を形成することができる。即ち、ｐ型ゲージ抵抗２１６とｎ型ウェル２１２のｐｎ接合部２１８に近接した部位の電位がほぼ等しいという関係を、ｐｎ接合部２１８の全体に亘って成立させることができる。
【００３０】
なお、図６では、ｐ型シリコン基板１０６、２０６は別体として示されているが、一体的に形成して、ｐ型シリコン基板を共通化してもよいのは勿論である。この場合、１つのｎ型ウェルによって２つのｐ型ゲージ抵抗１１６、２１６を囲うように構成してもよい。ｐ型シリコン基板３０６、４０６についても同様である。
【００３１】
図８に、図７の電圧源１２８に代えて、電流源１２９を接続したブリッジ回路を示す。
図８に示すブリッジ回路では、左上部１０１のｐ型基準抵抗１１６と電流源１２９の直列接続線１３２に、ボルテージフォロワ回路１４４の入力端子が接続されている。左上部１０１のｎ型ウェル１１２にボルテージフォロワ回路１４４の出力端子が接続されている。同様にして、ボルテージフォロワ回路３４４が接続されている。これらの点で図７に示すブリッジ回路と主に異なる。
【００３２】
電流源１２９が接続される場合、ｐ型ゲージ抵抗２１６と３１６の抵抗値（圧力に対する抵抗値の変化量も含む）が等しく、ｐ型基準抵抗１１６と４１６の抵抗値が等しいとして、電流源１２９から流れる電流の半分がｐ型基準抵抗１１６とｐ型ゲージ抵抗２１６に流れるものとすれば、ｐ型ゲージ抵抗２１６の抵抗値は、直列接続点（端子１５０）に現れる電圧を、電流源１２９から流れ出る電流値の半分の値で割ることで求められる。
【００３３】
仮に、電流源１２９から流れ出た電流が、ｎ型ウェル１１２、３１２、あるいは２１２、４１２へ流れ込むことになると、左下部２０１のｐ型ゲージ抵抗２１６に流れる電流値が変動してしまう。この場合、直列接続点（端子１５０）に現れる電圧を電流源１２９から流れ出る電流値の半分の値で割ることで求めるとすると、求められたｐ型ゲージ抵抗２１６の抵抗値、ひいては加えられた圧力値は実際の値とは異なってしまう。
このため、電流源１２９が接続される場合は、左下部２０１のｎ型ウェル２１２や右下部４０１のｎ型ウェル４１２のみならず、左上部１０１のｎ型ウェル１１２や右上部３０１のｎ型ウェル３１２にも、電流源１２９から流れ出た電流を流れ込ませないようにすることが望ましい。
【００３４】
図８に示すブリッジ回路には、上記したようにボルテージフォロワ回路２４４と４４４のみならず、ボルテージフォロワ回路１４４と３４４が接続されているため、電流源１２９から流れ出た電流を、左下部２０１のｎ型ウェル２１２や右下部４０１のｎ型ウェル４１２のみならず、左上部１０１のｎ型ウェル１１２や右上部３０１のｎ型ウェル３１２にも流れ込ませないようにすることができる。このため、加えられた圧力値を、上記した方法等で精度良く検出することができる。
【００３５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】  一般的な半導体圧力センサの平面図を示す。
【図２】  図１のＡ−Ａ線の断面図を示す。
【図３】  半導体圧力センサに組込まれる一般的なブリッジ回路を示す。
【図４】  半導体圧力センサの一部を構成する、従来のゲージ抵抗周辺部を含む回路と、ｐ型ゲージ抵抗とｎ型ウェルのｐｎ接合部に近接した部位での電位のグラフを示す。
【図５】  半導体圧力センサの一部を構成する、本発明の実施例のゲージ抵抗周辺部を含む回路と、ｐ型ゲージ抵抗とｎ型ウェルのｐｎ接合部に近接した部位での電位のグラフを示す。
【図６】  図５の抵抗周辺部を組込んだブリッジ回路を示す。
【図７】  図６の回路と概ね等価なブリッジ回路を示す。
【図８】  図７の電圧源に代えて、電流源を接続したブリッジ回路を示す。
【符号の説明】
２０１：ゲージ抵抗周辺部
２０６：ｐ型シリコン基板
２１２：ｎ型ウェル
２１６：ｐ型ゲージ抵抗
２１８：ｐｎ接合部
２２０：絶縁膜
２２４〜２２７：電極
１２８：電圧源
１３０、２３１：接地部位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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