(57)【特許請求の範囲】
【請求項１】
２種以上の電源電圧を有する半導体装置において、相対的に低い電源電圧で駆動する電界効果トランジスタにおいては、
半導体基板中に形成された第２導電型の第１ウェルと、
前記第１ウェル中に形成された前記第２導電型とは逆の導電型である第１導電型の第１ソースおよび第１ドレインと、
前記第１ウェル中に形成され、かつ、前記第１ソースおよび前記第１ドレインに接するようにして形成された前記第２導電型の第１半導体領域と、
前記第１ウェル中に形成され、前記第１ソース、前記第１ドレインおよび前記第１半導体領域に接しないようにして形成され、かつ、前記第１ソース、前記第１ドレインおよび前記第１半導体領域よりも深い位置に形成された前記第２導電型の第２半導体領域とを有し、
相対的に高い電源電圧で駆動する電界効果トランジスタにおいては、
前記半導体基板中に形成された前記第２導電型の第２ウェルと、
前記第２ウェル中に形成された前記第１導電型の第２ソースおよび第２ドレインと、
前記第２ウェル中に形成され、前記第２ソースおよび前記第２ドレインに接しないように形成され、かつ、前記第２ソースおよび前記第２ドレインよりも深い領域に形成された前記第２導電型の第３半導体領域とを有することを特徴とする半導体装置。
【請求項２】
相対的に低い電源電圧で駆動する第１導電型の第１電界効果トランジスタと、相対的に高い電源電圧で駆動する前記第１導電型の第２電界効果トランジスタとを有し、
前記第１電界効果トランジスタにおいては、
半導体基板中に形成された前記第１導電型とは逆の導電型である第２導電型の第１ウェルと、
前記第１ウェル中に形成された前記第１導電型の第１ソースおよび第１ドレインと、
前記第１ウェル中に形成され、かつ、前記第１ソースおよび前記第１ドレインに接するようにして形成された前記第２導電型の第１半導体領域と、
前記第１ウェル中に形成され、前記第１ソース、前記第１ドレインおよび前記第１半導体領域に接しないようにして形成され、かつ、前記第１ソースのピーク濃度領域、前記第１ドレインのピーク濃度領域および前記第１半導体領域のピーク濃度領域よりも深い位置にピーク濃度領域が形成された前記第２導電型の第２半導体領域とを有し、
前記第２電界効果トランジスタにおいては、
前記半導体基板中に形成された前記第２導電型の第２ウェルと、
前記第２ウェル中に形成された前記第１導電型の第２ソースおよび第２ドレインと、
前記第２ウェル中に形成され、前記第２ソースおよび前記第２ドレインに接しないようにして形成され、かつ、前記第２ソースのピーク濃度領域および前記第２ドレインのピーク濃度領域よりも深い領域にピーク濃度領域が形成された前記第２導電型の第３半導体領域とを有し、
前記第１半導体領域は、前記第１ソース側と前記第１ドレイン側とに分かれて形成されていることを特徴とする半導体装置。
【請求項３】
相対的に低い電源電圧で駆動する第１導電型の第１電界効果トランジスタと、相対的に高い電源電圧で駆動する前記第１導電型の第２電界効果トランジスタとを有し、
前記第１電界効果トランジスタにおいては、
半導体基板中に形成された前記第１導電型とは逆の導電型である第２導電型の第１ウェルと、
前記第１ウェル中に形成された前記第１導電型の第１ソースおよび第１ドレインと、
前記第１ウェル中に形成され、かつ、前記第１ソースおよび前記第１ドレインに接するように形成された前記第２導電型の第１半導体領域と、
前記第１ウェル中に形成され、前記第１ソース、前記第１ドレインおよび前記第１半導体領域に接しないようにして形成され、かつ、前記第１ソースのピーク濃度領域、前記第１ドレインのピーク濃度領域および前記第１半導体領域のピーク濃度領域よりも深い位置にピーク濃度領域が形成された前記第２導電型の第２半導体領域とを有し、
前記第２電界効果トランジスタにおいては、
前記半導体基板中に形成された前記第２導電型の第２ウェルと、
前記第２ウェル中に形成された前記第１導電型の第２ソースおよび第２ドレインと、
前記第２ウェル中に形成され、前記第２ソースおよび前記第２ドレインに接しないようにして形成され、かつ、前記第２ソースのピーク濃度領域および前記第２ドレインのピーク濃度領域よりも深い領域にピーク濃度領域が形成された前記第２導電型の第３半導体領域とを有し、
前記第１半導体領域および前記第２半導体領域は、前記第１ソース側と前記第１ドレイン側とに分かれて形成され、
前記第３半導体領域は、前記第２ソース側と前記第２ドレイン側とに分かれて形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記第１半導体領域、前記第２半導体領域、および、前記第３半導体領域は、パンチスルーを防止するために形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記第２半導体領域および前記第３半導体領域の濃度と、前記第１半導体領域の濃度とは、異なっていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、２種以上の電源電圧を有する半導体装置およびその製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討した技術によれば、２種以上の電源電圧を有する半導体装置において、電界効果トランジスタのパンチスルーストッパには、電源電圧の高低にかかわらず、電界効果トランジスタのソース、ドレイン用の半導体領域やそのチャネル側端部に設けられた低濃度の半導体領域（いわゆるＬＤＤ（Lightly Doped drain））のチャネル側近傍に、その半導体領域とは逆導電型の半導体領域（いわゆるポケット）を設ける構造が採用されている。
【０００３】
特に、高電圧で駆動する電界効果トランジスタ（以下、単に高電圧電界効果トランジスタともいう）においては、その高いドレイン電圧によるホットキャリア耐性劣化を考慮して、上記ＬＤＤや上記ポケットを、低電圧で駆動する電界効果トランジスタ（以下、単に低電圧電界効果トランジスタともいう）のＬＤＤやポケットとは別に専用のマスクを用いて、低電圧で駆動する電界効果トランジスタのＬＤＤやポケットよりも低濃度になるように作り分けて形成している。高電圧で駆動する電界効果トランジスタにおいては、その高いドレイン電圧に起因してＬＤＤやソース・ドレイン用の半導体領域の空乏層が広がるので、チャネル長の短い低電圧の電界効果トランジスタと同様、パンチスルーを抑制または防止するためにポケットが必要である。
【０００４】
なお、パンチスルーについては、例えば日刊工業新聞社、昭和６２年９月２９日発行「ＣＭＯＳデバイスハンドブック」ｐ３４４〜ｐ３４５に記載があり、ポケット構造等について開示されている。
【０００５】
【発明が解決しようとする課題】
ところが、高電圧で駆動する電界効果トランジスタにおいて上記ポケットは、以下の課題を有することを本発明者は見出した。
【０００６】
すなわち、第１は、ホットキャリア耐性の劣化である。第２は、ＬＤＤおよびソース・ドレイン用の半導体領域とウエルとの間において逆導電型の高濃度の半導体領域同士が接触するので、バンド−バンド間のトンネル接合リーク電流が増加する課題である。第３は、ウエルとドレインとの間の耐圧の劣化である。
【０００７】
本発明の目的は、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのホットキャリア耐性を向上させることのできる技術を提供することにある。
【０００８】
また、本発明の他の目的は、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのソース・ドレイン用の半導体領域とウエルとの間のバンド−バンド間のトンネル接合リーク電流を低減することのできる技術を提供することにある。
【０００９】
また、本発明の他の目的は、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのウエルとドレインとの間の耐圧を向上させることのできる技術を提供することにある。
【００１０】
さらに、本発明の他の目的は、２種以上の電源電圧を有する半導体装置において、プロセスを複雑化することなく、高性能で、かつ、信頼性の高い半導体装置を実現することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明は、２種以上の電源電圧を有する半導体装置において、相対的に低電圧で駆動する電界効果トランジスタにおいてはその電界効果トランジスタのチャネルとは逆導電型の半導体領域を２重構造とし、相対的に高電圧で駆動する電界効果トランジスタにおいてはその電界効果トランジスタのチャネルとは逆導電型の半導体領域を１重構造としたものである。
【００１４】
また、本発明は、２種以上の電源電圧を有する半導体装置の製造方法において、相対的に高い電源電圧で駆動する電界効果トランジスタおよび相対的に低い電源電圧で駆動する電界効果トランジスタの両方の形成領域にその電界効果トランジスタのチャネルとは逆導電型の第１の半導体領域を形成する工程と、相対的に低い電源電圧で駆動する電界効果トランジスタの形成領域にその電界効果トランジスタのチャネルとは逆導電型の第２の半導体領域を形成する工程とを有するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態においては、電界効果トランジスタ（ＭＩＳＦＥＴ；Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、本明細書中において、短（ショート）チャネル効果とは、トランジスタのゲート長を短くしていき、ソースがドレイン近傍の空間電荷領域（ドレイン電圧の影響で電位が高くなっている領域）に接する状態となったときに、ゲート電極から遠い深い部分の電位がゲート電圧を下げてもドレイン電圧の影響で高いままとなる結果、トランジスタをオフしようとしてゲート電圧を０（零）Ｖにしてもこの基板の電位の高い部分を通って漏れ電流が流れてしまう現象をいう。この短チャネル効果の程度が大きく、ドレイン電流が流れたままの状態となる現象をパンチスルーという。短チャネル効果の程度が小さい場合は、しきい値電圧の低下となって現れる。
【００１６】
（実施の形態１）
本実施の形態１においては、例えば２種以上の電源電圧を有し、かつ、最小加工寸法が０．１４μｍ程度のＣＭＯＳ（Complementary MOS）を有するＡＳＩＣ（Application Specific IC：半導体装置）に本発明を適用した場合について説明する。
【００１７】
図１は、そのＡＳＩＣの要部断面図を示している。半導体基板１は、例えばｐ形のシリコン（Ｓｉ）単結晶からなり、その主面には、例えばｐウエル２ｐおよびｎウエル２ｎが形成されている。ｐウエル２ｐには、例えばホウ素（Ｂ）が導入され、ｎウエル２ｎには、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されている。また、半導体基板１の主面には、例えば溝型の分離部（トレンチアイソレーション）３が形成されている。この分離部３は、半導体基板１の厚さ方向に掘られた溝内に、例えば酸化シリコン膜からなる絶縁膜が埋め込まれて形成されている。なお、分離部３をＬＯＣＯＳ（Local Oxidization of Silicon）法等によって形成されたフィールド絶縁膜で形成しても良い。
【００１８】
この分離部３によって囲まれた活性領域には、ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２が形成されている。ｎＭＩＳＱＮ１およびｐＭＩＳＱＰ１は、相対的に高い電源電圧（例えば３．３Ｖ）で駆動するＭＩＳである（以下、単に高電圧ｎＭＩＳＱＮ１、高電圧ｐＭＩＳＱＰ１ともいう）。ｎＭＩＳＱＮ２およびｐＭＩＳＱＰ２は、相対的に低い電源電圧（例えば１．５Ｖ）で駆動するＭＩＳである（以下、単に低電圧ｎＭＩＳＱＮ２、低電圧ｐＭＩＳＱＰ２ともいう）。
【００１９】
ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２は、ＬＤＤ（Lightly Doped Drain）構造を有している。すなわち、ｎＭＩＳＱＮ１，ＱＮ２の半導体領域４ａ，４ｂは、例えばリンまたはヒ素が半導体基板１に導入されてなり、ＬＤＤ用の低濃度領域４ａ１，４ｂ１と、ソース・ドレイン用の高濃度領域４ａ２，４ｂ２とを有している。また、ｐＭＩＳＱＰ１，ＱＰ２のソース・ドレイン用の半導体領域５ａ，５ｂは、例えばホウ素が半導体基板１に導入されてなり、低濃度領域５ａ１，５ｂ１と高濃度領域５ａ２，５ｂ２とを有している。低濃度領域４ａ１，４ｂ１，５ａ１，５ｂ１は、相対的に不純物濃度が低く、チャネル側に設けられている。また、高濃度領域４ａ２，４ｂ２，５ａ１，５ｂ１は、相対的に不純物濃度が高く、チャネルから低濃度領域４ａ１，４ｂ１，５ａ１，５ｂ１分だけ半導体基板１の主面に水平な方向に離間した位置に形成されている。高電圧ＭＩＳ形成領域におけるｎＭＩＳＱＮ１およびｐＭＩＳＱＰ１のチャネル長は、例えば０．４μｍ程度であり、低電圧ＭＩＳ形成領域におけるｐＭＩＳＱＮ２，ＱＰ２のチャネル長は、例えば０．１４μｍ程度である。
【００２０】
ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２のゲート絶縁膜６は、例えば酸化シリコン膜からなるが、高電圧ＭＩＳ形成領域におけるｎＭＩＳＱＮ１およびｐＭＩＳＱＰ１のゲート絶縁膜６の方が、低電圧ＭＩＳ形成領域におけるｎＭＩＳＱＮ２およびｐＭＩＳＱＰ２のゲート絶縁膜６よりも厚く形成されている。なお、高電圧ｎＭＩＳＱＮ１および高電圧ｐＭＩＳＱＰ１のゲート絶縁膜６はほぼ同じ厚さである。このゲート絶縁膜６に対して窒化処理を施すことにより、ゲート絶縁膜６と半導体基板１との界面に窒素を偏析させても良い。これにより、各ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２のホットキャリア耐性を向上させることができるので、ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２の信頼性を向上させることが可能となる。
【００２１】
また、ｎＭＩＳＱＮ１，ＱＮ２およびｐＭＩＳＱＰ１，ＱＰ２のゲート電極７は、例えば低抵抗ポリシリコンの単体膜からなる。ただし、ゲート電極７は、例えば低抵抗ポリシリコン膜上にタングステンシリサイド等のようなシリサイド膜を設けた、いわゆるポリサイド構造としても良いし、低抵抗ポリシリコン膜上に窒化チタンや窒化タングステン等のようなバリア層を介してタングステン等のような金属膜を設けた、いわゆるポリメタル構造としても良い。なお、ゲート電極７の側面には、例えば酸化シリコン膜または窒化シリコン膜からなるサイドウォールＳＷが形成されている。また、ゲート電極７の上面に、例えば酸化シリコン膜または窒化シリコン膜からなるキャップ絶縁膜を形成しても良い。
【００２２】
ところで、本実施の形態１においては、高電圧ｎＭＩＳ形成領域および高電圧ｐＭＩＳ形成領域に１つの半導体領域８ａ（８ａｐ，８ａｎ）が形成され、低電圧ｎＭＩＳ形成領域および低電圧ｐＭＩＳ形成領域に２つの半導体領域８ａ（８ａｐ，８ａｎ），８ｂ（８ｂｐ，８ｂｎ）が形成されている。
【００２３】
この半導体領域８ａ（８ａｐ，８ａｎ）、８ｂ（８ｂｐ，８ｂｎ）は、短チャネル効果を抑制または防止し、パンチスルーを抑制または防止する機能を持った領域である。半導体領域８ａｐ、８ｂｐは、例えばホウ素が導入されてｐ型に設定され、半導体領域８ａｎ，８ｂｎは、例えばリンまたはヒ素が導入されてｎ型に設定されている。ただし、半導体領域８ａ，８ｂは、別々に形成され、その不純物濃度も別々に設定されている。半導体領域８ａｐは、そのピーク濃度領域が、低電圧および高電圧のＭＩＳの短チャネル効果を抑制または防止（すなわち、パンチスルーを抑制または防止）する深さに形成されており、ソース・ドレイン用の高濃度領域４ａ２，４ｂ２よりも深い位置に、平面で見た場合に各ＭＩＳ形成領域における活性領域（分離部３に囲まれた半導体基板１の領域）の全面にわたって形成されている。また、半導体領域８ａｎは、そのピーク濃度領域が、低電圧および高電圧のＭＩＳの短チャネル効果を抑制または防止（すなわち、パンチスルーを抑制または防止）する深さに形成されており、ソース・ドレイン用の高濃度領域５ａ２，５ｂ２よりも深い位置に、平面的に見た場合に各ＭＩＳ形成領域における活性領域の全面にわたって形成されている。一方、半導体領域８ｂ（８ｂｐ，８ｂｎ）は、そのピーク濃度領域が、低電圧ＭＩＳの短チャネル効果を抑制または防止（すなわち、パンチスルーを抑制または防止）する深さに形成されており、半導体領域４ｂ，５ｂよりも深く、半導体領域８ａ（８ａｐ，８ａｎ）よりも浅い位置になるように、かつ、半導体領域４ｂ、５ｂに平面的にほぼ重なるように形成されている。また、半導体領域８ｂ（８ｂｐ，８ｂｎ）は、その一部の不純物分布が半導体領域４ｂ，５ｂ，８ａに重なっている。
【００２４】
このように本実施の形態１においては、２種以上の電源電圧を有する半導体装置において、高電圧ｎＭＩＳＱＮ１および高電圧ｐＭＩＳＱＰ１のパンチスルーストッパを１重構造とすることにより、ＬＤＤ用の低濃度領域４ａ１，５ａ１およびソース・ドレイン用の高濃度領域４ａ２，５ａ２と接するｐウエル２ｐおよびｎウエル２ｎの不純物濃度を低減させることが可能となる。これにより、高電圧ｎＭＩＳＱＮ１および高電圧ｐＭＩＳＱＰ１のドレイン端の電界を緩和することができ、ホットキャリアの発生を低減させることができるので、高電圧ｎＭＩＳＱＮ１および高電圧ｐＭＩＳＱＰ１のホットキャリア耐性を向上させることが可能となる。また、ＬＤＤ用の低濃度領域４ａ１，５ａ１およびソース・ドレイン用の高濃度領域４ａ２，５ａ２とｐウエル２ｐおよびｎウエル２ｎとの間のバンド−バンド間のトンネル接合リーク電流を低減することが可能となる。さらに、ウエル（ｐウエル２ｐ、ｎウエル２ｎ）−ドレイン間の耐圧を向上させることが可能となる。一方、低電圧ｎＭＩＳＱＮ２および低電圧ｐＭＩＳＱＰ２のパンチスルーストッパを２重構造とすることにより、チャネル長の短い低電圧ｎＭＩＳＱＮ２および低電圧ｐＭＩＳＱＰ２でもパンチスルーを防止することが可能となる。したがって、製品全体としては、高性能で、かつ、信頼性の高い半導体装置を実現することが可能となる。
【００２５】
半導体基板１の主面上には、例えば酸化シリコン膜からなる層間絶縁膜９ａが形成されている。層間絶縁膜９ａには、例えば平面略円形状の複数の接続孔１０ａが穿孔されている。また、層間絶縁膜９ａの上面には、第１層配線１１Ｌが形成されている。第１層配線１１Ｌは、例えばアルミニウム、アルミニウム−シリコン−銅合金等からなり、接続孔１０ａを通じて半導体領域４ａ，４ｂ，５ａ，５ｂと電気的に接続されている。
【００２６】
次に、本実施の形態１の半導体装置の製造方法の一例を説明する。
【００２７】
まず、図２に示すように、半導体基板（この段階では、例えば平面略円形状のシリコン単結晶からなる半導体ウエハ）１に分離部３を形成した後、ｐウエル２ｐおよびｎウエル２ｎを形成する。
【００２８】
分離部３は、半導体基板１に溝を形成した後、半導体基板１の主面上に酸化シリコン膜等からなる絶縁膜をＣＶＤ（Chemical Vapor Deposition）法等によって堆積し、さらにその絶縁膜が溝内のみに残されるようにその絶縁膜を化学機械研磨法（ＣＭＰ：Chemical Mechanical Polish）によって研磨することで形成する。
【００２９】
また、ｐウエル２ｐは、分離部３形成後の半導体基板１の主面上に、ｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、それをマスクとして、例えばホウ素または２フッ化ホウ素（ＢＦ2）を半導体基板１にイオン打ち込みすることで形成する。また、ｎウエル２ｎは、分離部３形成後の半導体基板１の主面上に、ｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、それをマスクとして、例えばリンまたはヒ素を半導体基板１にイオン打ち込みすることで形成する。なお、ｐウエル２ｐおよびｎウエル２ｎを形成するための不純物のイオン打ち込み工程は、分離部３を形成する前に行っても良い。
【００３０】
続いて、図３に示すように、半導体基板１に第１の半導体領域８ａ（８ａｎ，８ａｐ）を形成する。
【００３１】
半導体領域８ａｐは、半導体基板１の主面上に、高電圧および低電圧のｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、それをマスクとして、例えばホウ素または２フッ化ホウ素（ＢＦ2）を半導体基板１にイオン打ち込みすることで形成する。また、半導体領域８ａｎは、半導体基板１の主面上に、高電圧および低電圧のｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、それをマスクとして、例えばリンまたはヒ素を半導体基板１にイオン打ち込みすることで形成する。この第１の半導体領域８ａを形成するためのイオン打ち込み工程においては、電源電圧の高低にかかわらず、同じ導電型のチャネルのＭＩＳ形成領域に同時にイオン打ち込みするので、工程の複雑化を招くことがない。
【００３２】
その後、図４に示すように、半導体基板１の主面上にゲート絶縁膜６を形成した後、その上にゲート電極７を形成する。
【００３３】
ゲート絶縁膜６は、高電圧ＭＩＳ形成領域側の方が、耐圧を確保する観点から低電圧ＭＩＳ形成領域よりも相対的に厚く形成されている。このような厚さの異なるゲート絶縁膜６を形成するには、例えば次のようにする。まず、半導体基板１に対して熱酸化処理を施すことにより、高電圧ＭＩＳ形成領域および低電圧ＭＩＳ形成領域の両方に同じ厚さの第１のゲート絶縁膜を形成する。続いて、半導体基板１の主面上に低電圧ＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜から露出される第１のゲート絶縁膜（すなわち、低電圧ＭＩＳ形成領域の第１のゲート絶縁膜）を除去する。その後、そのフォトレジスト膜を除去した後、２回目の熱酸化処理を施す。これにより、半導体基板１の主面上において、低電圧ＭＩＳ形成領域に相対的に薄いゲート絶縁膜６を形成すると同時に高電圧ＭＩＳ形成領域に相対的に厚いゲート絶縁膜６を形成する。この際の酸化処理においては、低電圧ＭＩＳに必要なゲート絶縁膜厚となるようにする。なお、高電圧ｎＭＩＳおよび高電圧ｐＭＩＳのゲート絶縁膜６はほぼ同じ厚さである。
【００３４】
また、ゲート電極７は、ゲート絶縁膜６形成後の半導体基板１の主面上に、例えば低抵抗ポリシリコンからなる導体膜をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、これを通常のフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより形成する。ポリサイド構造の場合には、低抵抗ポリシリコン膜上にシリサイド膜を形成した後にパターニングすれば良いし、ポリメタル構造の場合には、低抵抗ポリシリコン上にバリア金属層を介して金属層を形成した後にパターニングすれば良い。ゲート電極７上にキャップ絶縁膜を形成したい場合には、ゲート電極材料膜を堆積し、その上にキャップ用の絶縁膜を堆積した後、その積層膜をパターニングすれば良い。
【００３５】
次いで、図５に示すように、半導体基板１の主面上に、低電圧ｎＭＩＳ形成領域が露出され、それ以外の低電圧ｐＭＩＳ形成領域および高電圧ＭＩＳ（ｐＭＩＳおよびｎＭＩＳ）形成領域が覆われるようなフォトレジスト膜Ｒ１を形成した後、このフォトレジスト膜Ｒ１とゲート電極７とをマスクとして、半導体基板１に、例えばホウ素をイオン打ち込みする。これにより、第２の半導体領域８ｂｐをゲート電極７に対して自己整合的に形成する。このイオン打ち込みに際しては、半導体領域８ｂｐの不純物濃度ピーク領域が、第１の半導体領域８ａｐのピーク濃度領域よりも浅くなるようにする。
【００３６】
続いて、フォトレジスト膜Ｒ１を除去した後、図６に示すように、半導体基板１の主面上に、低電圧ｐＭＩＳ形成領域が露出され、それ以外の低電圧ｎＭＩＳ形成領域および高電圧ＭＩＳ形成領域が覆われるようなフォトレジスト膜Ｒ２を形成した後、このフォトレジスト膜Ｒ２とゲート電極７とをマスクとして、半導体基板１に、例えばリンをイオン打ち込みする。これにより、第２の半導体領域８ｂｎをゲート電極７に対して自己整合的に形成する。このイオン打ち込みに際しては、半導体領域８ｂｎの不純物濃度ピーク領域が、第１の半導体領域８ａｎのピーク濃度領域よりも浅くなるようにする。なお、高電圧ＭＩＳ形成領域には第２のパンチスルーストッパを形成する必要がないので、そのためのフォトレジスト膜を形成する必要がなくなる。したがって、フォトレジスト膜の塗布、露光、現像、洗浄および乾燥等のような一連の処理を無くせるので、製造プロセスの簡略化が可能となる。
【００３７】
その後、図７に示すように、ｎＭＩＳの低濃度領域４ａ１，４ｂ１を形成した後、ｐＭＩＳの低濃度領域５ａ１，５ｂ１を形成する。低濃度領域４ａ１，４ｂ１は、半導体基板１の主面上にｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜とゲート電極７とをマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることによりゲート電極７に対して自己整合的に形成する。低濃度領域５ａ１，５ｂ１は、半導体基板１の主面上にｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜とゲート電極７とをマスクとして、半導体基板１に、例えばホウ素をイオン打ち込みすることによりゲート電極７に対して自己整合的に形成する。
【００３８】
次いで、半導体基板１の主面上に、例えば酸化シリコン膜または窒化シリコン膜をＣＶＤ法等によって堆積した後、これをドライエッチング法によってエッチバックすることにより、図８に示すように、ゲート電極７の側面にサイドウォールＳＷを形成する。
【００３９】
続いて、ｎＭＩＳの高濃度領域４ａ２，４ｂ２およびｐＭＩＳの高濃度領域５ａ２，５ｂ２を形成する。高濃度領域４ａ２，４ｂ２は、半導体基板１の主面上にｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜、ゲート電極７およびサイドウォールＳＷをマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることによりゲート電極７に対して自己整合的に形成する。また、高濃度領域５ａ２，５ｂ２は、半導体基板１の主面上にｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜、ゲート電極７およびサイドウォールＳＷをマスクとして、半導体基板１に、例えばホウ素をイオン打ち込みすることによりゲート電極７に対して自己整合的に形成する。
【００４０】
その後、図１に示したように、半導体基板１の主面上に、例えば酸化シリコン膜からなる層間絶縁膜９ａをＣＶＤ法等によって堆積した後、接続孔１０ａをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。さらに、層間絶縁膜９ａ上に、例えばアルミニウム、アルミニウム−シリコン−銅合金をスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより第１層配線１１Ｌを形成する。
【００４１】
（実施の形態２）
本実施の形態２においては、図９に示すように、低電圧ＭＩＳ形成領域における半導体領域８ｃ（８ｃｐ，８ｃｎ）が、ＭＩＳの半導体領域４ｂ、５ｂのチャネル側端部近傍のみならず、ＭＩＳのチャネル下にも平面的に広がって形成されている。すなわち、半導体領域８ｃｐは、低電圧ｎＭＩＳＱＮ２のソース用の高濃度領域４ｂ２の端部からドレイン用の高濃度領域４ｂ２の端部にわたり広がって形成されている。また、半導体領域８ｃｎは、低電圧ｐＭＩＳＱＰ２のソース用の高濃度領域５ｂ２の端部からドレイン用の高濃度領域５ｂ２の端部にわたり広がって形成されている。この半導体領域８ｃ（８ｃｐ，８ｃｎ）は、短チャネル効果を抑制または防止し、パンチスルーを抑制または防止する機能を持った領域である。半導体領域８ｃｐ，８ｃｎの不純物分布は、ＭＩＳの半導体領域４ｂ，５ｂと重なって（接して）いるが、そのピーク濃度領域が半導体領域８ａｐ，８ａｎよりも浅い位置に形成されており、半導体領域８ａｐ，８ａｎに重る（接する）ことのないように形成されている。これ以外の構造は前記実施の形態１と同じなので説明を省略する。
【００４２】
このような半導体領域８ｃｐ，８ｃｎを形成するには、例えば次のようにする。まず、前記実施の形態１で用いた図３の工程後、半導体基板１の主面上に、低電圧ｎＭＩＳ形成領域が露出され、それ以外の低電圧ｐＭＩＳ形成領域および高電圧ＭＩＳ（ｎＭＩＳおよびｐＭＩＳ）形成領域が覆われるようなフォトレジスト膜を形成し、これをマスクとして半導体基板１に、例えばホウ素をイオン打ち込みすることにより、半導体領域８ｃｐを形成する。続いて、半導体基板１の主面上に、低電圧ｐＭＩＳ形成領域が露出され、それ以外の低電圧ｎＭＩＳ形成領域および高電圧ＭＩＳ（ｎＭＩＳおよびｐＭＩＳ）形成領域が覆われるようなフォトレジスト膜を形成し、これをマスクとして半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることにより半導体領域８ｃｎを形成する。これ以降の工程は、通常のＭＩＳＦＥＴの形成工程と同じなので説明を省略する。
【００４３】
本実施の形態２においても前記実施の形態１と同様の効果を得ることが可能となる。
【００４４】
（実施の形態３）
本実施の形態３においては、図１０に示すように、高電圧ＭＩＳ形成領域および低電圧ＭＩＳ形成領域のいずれにおいても、第１の半導体領域８ｄ（８ｄｐ、８ｄｎ）が、ゲート電極７に対して自己整合的に形成されており、ＭＩＳのチャネル下には形成されず、平面で見た場合に、ＭＩＳの半導体領域４ａ，４ｂ，５ａ，５ｂと平面的に重なる平面位置に形成されている。この半導体領域８ｄ（８ｄｐ，８ｄｎ）は、短チャネル効果を抑制または防止し、パンチスルーを抑制または防止する機能を持った領域であり、そのピーク濃度領域は、断面で見た場合に、ＭＩＳの半導体領域４ａ，４ｂ，５ａ，５ｂよりも深い位置に形成され、半導体領域４ａ，４ｂ，５ａ，５ｂと重なる（接する）ことのないように形成されている。
【００４５】
また、第２の半導体領域８ｅ（８ｅｐ，８ｅｎ）も、ゲート電極７に対して自己整合的に形成されており、ＭＩＳのチャネル下には形成されず、半導体領域４ｂ，５ｂのチャネル側端部近傍に形成されている。この半導体領域８ｄ（８ｄｐ，８ｄｎ）は、短チャネル効果を抑制または防止し、パンチスルーを抑制または防止する機能を持った領域であり、そのピーク濃度領域は、断面で見た場合に、ＭＩＳの半導体領域４ｂ，５ｂのピーク濃度領域よりは深く（あるいはほぼ同じ位置）、第１の半導体領域８ｄ（８ｄｐ、８ｄｎ）よりは浅い位置に形成されている。この半導体領域８ｅ（８ｅｐ，８ｅｎ）のピーク濃度領域は、断面で見た場合に、ＭＩＳの半導体領域４ｂ，５ｂとは重なって（接して）いるが、半導体領域８ｄ（８ｄｐ、８ｄｎ）とは重なる（接する）ことのないように形成されている。これ以外の構造は前記実施の形態１、２と同じなので説明を省略する。
【００４６】
このような半導体領域８ｄ，８ｅを形成するには、例えば次のようにする。まず、図２に示した工程後に半導体基板１上にゲート電極７を形成する。続いて、ｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばホウ素または２フッ化ホウ素等をイオン打ち込みすることにより、第１の半導体領域８ｄｐをゲート電極７に対して自己整合的に形成する。続いて、そのフォトレジスト膜を除去した後、半導体基板１の主面上に、ｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることにより、第１の半導体領域８ｄｎをゲート電極７に対して自己整合的に形成する。
【００４７】
その後、そのフォトレジスト膜を除去した後、半導体基板１上に、低電圧ｎＭＩＳ形成領域が露出され、それ以外の領域が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばホウ素または２フッ化ホウ素等をイオン打ち込みすることにより、第２の半導体領域８ｅｐをゲート電極７に対して自己整合的に形成する。この際は、第１の半導体領域８ｄｐよりも浅い位置に形成されるようにする。続いて、そのフォトレジスト膜を除去した後、半導体基板１上に、低電圧ｐＭＩＳ形成領域が露出され、それ以外の領域が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばリンまたはヒ素等をイオン打ち込みすることにより、第２の半導体領域８ｅｎをゲート電極７に対して自己整合的に形成する。この際は、第１の半導体領域８ｄｎよりも浅い位置に形成されるようにする。これ以降は前記実施の形態１，２と同じなので説明を省略する。
【００４８】
本実施の形態３においては、前記実施の形態１で得られた効果の他に以下の効果を得ることが可能となる。すなわち、ＭＩＳのチャネル下に第１，第２のパンチスルーストッパ用の半導体領域８ｄ，８ｅを設けないようにしてあるので、ＭＩＳのしきい値電圧が必要以上に上昇してしまうのを抑制することが可能となる。
【００４９】
（実施の形態４）
本実施の形態４においては、図１１に示すように、高電圧ＭＩＳ形成領域には、半導体領域８ｃ（８ｃｐ，８ｃｎ）のみが配置され、低電圧ＭＩＳ形成領域には、半導体領域８ｃ（８ｃｐ，８ｃｎ）および半導体領域８ｄ（８ｄｐ，８ｄｎ）が配置されている。これ以外は、前記実施の形態１〜３と同じなので説明を省略する。
【００５０】
このような半導体領域８ｃ，８ｄを形成するには、例えば次のようにする。まず、図２に示した工程後に半導体基板１上に高電圧ｎＭＩＳ形成領域および低電圧ｎＭＩＳ形成領域が露出し、それ以外が覆われるようなフォトレジスト膜を形成した後、これをマスクとして、半導体基板１に、例えばホウ素または２フッ化ホウ素をイオン打ち込みすることにより、半導体領域８ｃｎを形成する。続いて、そのフォトレジスト膜を除去した後、高電圧ｐＭＩＳ形成領域および低電圧ｐＭＩＳ形成領域が露出し、それ以外が覆われるようなフォトレジスト膜を形成した後、これをマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることにより、半導体領域８ｃｐを形成する。その後、そのフォトレジスト膜を除去した後、半導体基板１上にゲート電極７を形成する。
【００５１】
次いで、低電圧ｎＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばホウ素または２フッ化ホウ素等をイオン打ち込みすることにより、パンチスルーストッパ用の半導体領域８ｄｐをゲート電極７に対して自己整合的に形成する。この際は、パンチスルーストッパ用の半導体領域８ｃｐよりも深い位置に形成されるようにする。
【００５２】
続いて、そのフォトレジスト膜を除去した後、半導体基板１の主面上に、低電圧ｐＭＩＳ形成領域が露出され、それ以外が覆われるようなフォトレジスト膜を形成した後、そのフォトレジスト膜およびゲート電極７をマスクとして、半導体基板１に、例えばリンまたはヒ素をイオン打ち込みすることにより、半導体領域８ｄｎをゲート電極７に対して自己整合的に形成する。この際は、半導体領域８ｃｎよりも深い位置に形成されるようにする。これ以降は前記実施の形態１〜３と同じなので説明を省略する。
【００５３】
本実施の形態４においても前記実施の形態１と同様の効果を得ることができるほか、チャネル直下に半導体領域８ｄの不純物分布が存在しないことから、前記実施の形態１の場合よりもＭＩＳＦＥＴのしきい値電圧の必要以上の上昇を抑制することが可能となる。
【００５４】
（実施の形態５）
本実施の形態５においては、半導体基板としてＳＯＩ（Silicon On Insulator）基板を用いる。図１２に示すように、半導体基板１は、支持基板１ａ上に埋込絶縁層１ｂを介して半導体層１ｃを設けたＳＯＩ基板が使用されている。支持基板１ａは、例えばシリコン単結晶からなり、半導体基板１の機械的強度を保つ機能を有している。埋込絶縁層１ｂは、例えば酸化シリコン膜からなり、支持基板１ａと半導体層１ｃとを貼り付け、かつ、電気的に絶縁する機能を有している。半導体層１ｃは、例えばシリコン単結晶からなり、半導体素子を形成する薄い層である。この半導体層１ｃには、埋込絶縁層１ｂに達する溝が形成されており、その溝内に酸化シリコン膜等からなる絶縁膜が埋め込まれて分離部（トレンチアイソレーション）３が形成されている。半導体層１ｃにおいて、分離部３に囲まれた活性領域には、前記高電圧ｎＭＩＳＱＮ１、低電圧ｎＭＩＳＱＮ２、高電圧ｐＭＩＳＱＰ１および低電圧ｐＭＩＳＱＰ２が形成されている。
【００５５】
本実施の形態５においては、低電圧ｎＭＩＳＱＮ２および低電圧ｐＭＩＳＱＰ２のみに前記半導体領域８ｂ（８ｂｐ、８ｂｎ）が形成されている。この半導体領域８ｂは、ゲート電極７に対して自己整合的に形成されている。これ以外は、前記実施の形態１と同じなので説明を省略する。また、半導体領域８ｂの形成方法も、前記実施の形態１と同じなので説明を省略する。本実施の形態５においても前記実施の形態１と同様の効果を得ることができる。
【００５６】
（実施の形態６）
本実施の形態６は、前記実施の形態５の変形例を説明するものである。
【００５７】
本実施の形態６においては、図１３に示すように、ＳＯＩ構造の半導体基板１に形成された低電圧ｎＭＩＳＱＮ２および低電圧ｐＭＩＳＱＰ２の半導体層１ｃに前記半導体領域８ｃが形成されている。それ以外は、前記実施の形態５と同じなので説明を省略する。また、半導体領域８ｃの形成方法も、前記実施の形態２と基本的に同じなので説明を省略する。本実施の形態５においても前記実施の形態１と同様の効果を得ることができる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１〜６に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５９】
例えば前記実施の形態１〜６においては、半導体基板として通常の半導体基板、ＳＯＩ基板を用いた場合について説明したが、これに限定されるものではなく、例えば通常のシリコン単結晶からなる半導体基板の表面に、シリコン単結晶等からなるエピタキシャル層を形成してなるエピタキシャルウエハを用いることもできる。
【００６０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＯＳを有するＡＳＩＣに適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。
【００６１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
(1).本発明によれば、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのホットキャリア耐性を向上させることが可能となる。
(2).本発明によれば、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのソース・ドレイン用の半導体領域とウエルとの間のバンド−バンド間のトンネル接合リーク電流を低減することが可能となる。
(3).本発明によれば、２種以上の電源電圧を有する半導体装置において低電圧電界効果トランジスタの性能を維持したまま、高電圧で駆動する電界効果トランジスタのウエルとドレインとの間の耐圧を向上させることが可能となる。
(4).本発明によれば、２種以上の電源電圧を有する半導体装置において、プロセスを複雑化することなく、高性能で、かつ、信頼性の高い半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】図１の半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１０】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図１３】本発明のさらに他の実施の形態である半導体装置の要部断面図である。
【符号の説明】
１  半導体基板
１ａ  支持基板
１ｂ  埋込絶縁層
１ｃ  半導体層
２ｐ  ｐウエル
２ｎ  ｎウエル
３  分離部
４ａ，４ｂ  半導体領域
４ａ１  低濃度領域
４ａ２  高濃度領域
５ａ，５ｂ  半導体領域
５ａ１  低濃度領域
５ａ２  高濃度領域
６  ゲート絶縁膜
７  ゲート電極
８ａ  半導体領域
８ａｎ  半導体領域
８ａｐ  半導体領域
８ｂ  半導体領域
８ｂｎ  半導体領域
８ｂｐ  半導体領域
８ｃ  半導体領域
８ｃｎ  半導体領域
８ｃｐ  半導体領域
８ｄ  半導体領域
８ｄｎ  半導体領域
８ｄｐ  半導体領域
８ｅ  半導体領域
８ｅｎ  半導体領域
８ｅｐ  半導体領域
９ａ  層間絶縁膜
１０ａ  接続孔
１１Ｌ  第１層配線
ＱＰ１  ｐＭＩＳ
ＱＰ２  ｐＭＩＳ
ＱＮ１  ｎＭＩＳ
ＱＮ２  ｎＭＩＳ
Ｒ１，Ｒ２  フォトレジスト膜
ＳＷ  サイドウォール
【図１】
0004312915.tif 000002
【図２】
0004312915.tif 000003
【図３】
0004312915.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004312915.tif 000010
【図１０】
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【図１１】
0004312915.tif 000012
【図１２】
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【図１３】
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