【誤訳訂正書】
【提出日】平成25年10月4日(2013.10.4)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
行アドレス信号の変化に反応する第１検出パルスを生成する第１アドレス遷移検出器と、列アドレス信号の変化に反応する第２検出パルスを生成する第２アドレス遷移検出器と、前記第１検出パルスに基づいて、ブースト電圧を用いて選択電圧を生成するとともに、前記第１検出パルスと前記第２検出パルスの間の遅延時間に基づいて、前記ブースト電圧を用いて前記選択電圧を生成するかどうかを決定するブースト操作ユニットとを含むワード線ブースト回路。
【請求項２】
前記ブースト操作ユニットが、前記第１検出パルスに基づいて、ブーストパルスとイネーブルパルスを順番に生成するとともに、前記遅延時間に基づいて、前記ブーストパルスと前記イネーブルパルスを順番に生成するかどうかを決定するコントローラと、前記ブーストパルスに基づいて、前記ブースト電圧を生成するブースターと、前記イネーブルパルスに基づいて、前記選択電圧を前記ブースト電圧に切り替えるスイッチ素子とを含む請求項１記載のワード線ブースト回路。
【請求項３】
前記スイッチ素子が、前記第１検出パルスまたは前記第２検出パルスに基づいて、前記選択電圧を参照電圧に切り替える請求項２記載のワード線ブースト回路。
【請求項４】
前記遅延時間が所定の時間よりも長い時、前記コントローラが、前記ブーストパルスと前記イネーブルパルスを順番に生成し、前記遅延時間が前記所定の時間よりも短いか等しい時、前記コントローラが、前記ブーストパルスを生成しない請求項２記載のワード線ブースト回路。
【請求項５】
前記コントローラが、前記第１検出パルスを受信した時に再計数を行い、前記第２検出パルスを受信した時に計数値を生成する計数装置を含み、前記コントローラが、前記計数値に基づいて、前記遅延時間の大きさを決定する請求項２記載のワード線ブースト回路。
【請求項６】
前記ブースターが、接地電圧を受信するソースを有する第１ＰＭＯＳトランジスタと、前記接地電圧を受信するソース、前記第１ＰＭＯＳトランジスタのドレインに電気接続されたゲート、および前記第１ＰＭＯＳトランジスタのゲートに電気接続されたドレインを有し、前記ブースト電圧を生成する第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタの前記ドレインに電気接続された第１端を有する第１コンデンサと、前記第２ＰＭＯＳトランジスタの前記ドレインに電気接続された第１端を有する第２コンデンサと、ブーストクロック信号を受信する入力端、および前記第１コンデンサの第２端に電気接続された出力端を有する第１インバータと、前記第１インバータの前記出力端に電気接続された入力端、および前記第２コンデンサの第２端に電気接続された出力端を有する第２インバータとを含む請求項２記載のワード線ブースト回路。
【請求項７】
前記遅延時間が所定の時間よりも長い時、前記ブースト操作ユニットが、前記ブースト電圧を用いて前記選択電圧を生成し、前記遅延時間が前記所定の時間よりも短いか等しい時、前記ブースト操作ユニットが、前記ブースト電圧を再生成しない請求項１記載のワード線ブースト回路。
【請求項８】
行アドレス信号に基づいて、第１検出パルスを生成するかどうかを決定する第１アドレス遷移検出器と、列アドレス信号に基づいて、第２検出パルスを生成するかどうかを決定する第２アドレス遷移検出器と、前記第１検出パルスに基づいて、選択電圧をブースト電圧に切り替えるとともに、前記第１検出パルスと前記第２検出パルスの間の遅延時間に基づいて、前記選択電圧を前記ブースト電圧に切り替えるかどうかを決定するブースト操作ユニットとを含むワード線ブースト回路。
【請求項９】
前記ブースト操作ユニットが、前記第１検出パルスに基づいて、ブーストパルスとイネーブルパルスを順番に生成するとともに、前記遅延時間に基づいて、前記ブーストパルスと前記イネーブルパルスを順番に生成するかどうかを決定するコントローラと、前記ブーストパルスに基づいて、前記ブースト電圧を生成するブースターと、前記イネーブルパルスに基づいて、前記選択電圧を前記ブースト電圧に切り替えるスイッチ素子とを含む請求項８記載のワード線ブースト回路。
【請求項１０】
前記スイッチ素子が、前記第１検出パルスまたは前記第２検出パルスに基づいて、前記選択電圧を参照電圧に切り替える請求項９記載のワード線ブースト回路。
【請求項１１】
前記遅延時間が所定の時間よりも長い時、前記コントローラが、前記ブーストパルスと前記イネーブルパルスを順番に生成し、前記遅延時間が前記所定の時間よりも短いか等しい時、前記コントローラが、前記ブーストパルスを生成しない請求項９記載のワード線ブースト回路。
【請求項１２】
前記コントローラが、前記第１検出パルスを受信した時に再計数を行い、前記第２検出パルスを受信した時に計数値を生成する計数装置を含み、前記コントローラが、前記計数値に基づいて、前記遅延時間の大きさを決定する請求項９記載のワード線ブースト回路。
【請求項１３】
前記ブースターが、接地電圧を受信するソースを有する第１ＰＭＯＳトランジスタと、前記接地電圧を受信するソース、前記第１ＰＭＯＳトランジスタのドレインに電気接続されたゲート、および前記第１ＰＭＯＳトランジスタのゲートに電気接続されたドレインを有し、前記ブースト電圧を生成する第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタの前記ドレインに電気接続された第１端を有する第１コンデンサと、前記第２ＰＭＯＳトランジスタの前記ドレインに電気接続された第１端を有する第２コンデンサと、ブーストクロック信号を受信する入力端、および前記第１コンデンサの第２端に電気接続された出力端を有する第１インバータと、前記第１インバータの前記出力端に電気接続された入力端、および前記第２コンデンサの第２端に電気接続された出力端を有する第２インバータとを含む請求項９記載のワード線ブースト回路。
【請求項１４】
前記遅延時間が所定の時間よりも長い時、前記ブースト操作ユニットが、前記選択電圧を前記ブースト電圧に切り替え、前記遅延時間が前記所定の時間よりも短いか等しい時、前記ブースト操作ユニットが、前記ブースト電圧の再生成を停止する請求項８記載のワード線ブースト回路。
【請求項１５】
選択されたメモリセルをワード線アドレスとビット線アドレスによって指定するメモリアレイにおいてブースト電圧をブーストするために用いるワード線ブースト回路であって、前記ワード線アドレスの変化を検出する第１アドレス遷移検出器と、前記ビット線アドレスの変化を検出する第２アドレス遷移検出器と、前記第１アドレス遷移検出器と前記第２アドレス遷移検出器の検出結果に基づいて、ブーストクロック信号を生成するブースト操作ユニットとを含み、前記ブーストクロック信号が、前記選択されたメモリセルが前記同じワード線アドレスで指定された時に使用停止(disable)になり、
前記ワード線アドレスの前記変化が検出された時に、前記第１アドレス遷移検出器が第１検出パルスを生成し、前記ビット線アドレスの前記変化が検出された時に、前記第２アドレス遷移検出器が第２検出パルスを生成し、
前記ブースト操作ユニットが、前記第１検出パルスに基づいて、前記ブーストクロック信号を使用可能(enable)にして、イネーブルパルスを生成するとともに、前記第１検出パルスと前記第２検出パルスの間の遅延時間に基づいて、前記ブーストクロック信号を使用可能(enable)にして前記イネーブルパルスを生成するかどうかを決定するコントローラと、前記ブーストクロック信号に基づいて、前記ブースト電圧を生成するブースターと、前記イネーブルパルスに基づいて、前記選択されたメモリセルに印加される選択電圧を前記ブースト電圧に切り替えるスイッチ素子とを含む、ワード線ブースト回路。
【請求項１６】
前記スイッチ素子が、前記第１検出パルスまたは前記第２検出パルスに基づいて、前記選択電圧を参照電圧に切り替える請求項１５記載のワード線ブースト回路。
【請求項１７】
前記遅延時間が所定の時間よりも長い時、前記コントローラが、前記ブーストクロック信号を使用可能(enable)にして、前記イネーブルパルスを生成し、前記遅延時間が前記所定の時間よりも短いか等しい時、前記コントローラが、前記ブーストクロック信号を使用停止(disable)にする請求項１５記載のワード線ブースト回路。
【請求項１８】
前記コントローラが、前記第１検出パルスを受信した時に再計数を行い、前記第２検出パルスを受信した時に計数値を生成する計数装置を含み、前記コントローラが、前記計数値に基づいて、前記遅延時間の大きさを決定する請求項１５記載のワード線ブースト回路。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００２５
【訂正方法】変更
【訂正の内容】
【００２５】
それから、行アドレス信号ＰＡＸの第１ビットＰＡＸ＜０＞が時点ｔ４２で変化する。その時、第１アドレス遷移検出器３１０は、新しい第１検出パルスＡＴＤＸを生成し、ブースト操作ユニット３３０は、新しい第１検出パルスＡＴＤＸに基づいて、ブーストパルスＰ４１を生成する。そのため、時点ｔ４２とｔ４３の間の期間中、ブースト操作ユニット３３０のブースターは、ブーストパルスＰ４１に基づいて負のブースト操作を行うことによって、出力信号ＶＢＢを接地電圧ＶＳＳからブースト電なるＶＢ４に切り替える。また、ワード線ＷＬ（ｉ）に行アドレス信号ＰＡＸが送られないため、ワード線ドライバ３１０が、ワード線ＷＬ（ｉ）に操作電圧ＶＰＰを提供する。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００２８
【訂正方法】変更
【訂正の内容】
【００２８】
また、ブースター５２０は、ブーストパルスＰ４１に基づいてブースト操作を行い、ブースト電圧ＶＢ４を生成する。ブースター５２０の詳細構造について、さらに、以下に説明する。図７は、本発明の実施形態に係るブースターの回路図である。図７を参照すると、ブースター５２０は、ＰＭＯＳ（P-channel metal oxide semiconductor）トランジスタＭＰ７１と、ＰＭＯＳトランジスタＭＰ７２と、ＮＭＯＳ（N-channel metal oxide semiconductor）トランジスタＭＮ７１によって形成されたコンデンサＣ７１と、ＮＭＯＳトランジスタＭＮ７２によって形成されたコンデンサＣ７２と、インバータ７１０と、インバータ７２０とを含む。ＰＭＯＳトランジスタＭＰ７１およびＭＰ７２のソースは、接地電圧ＶＳＳを受信し、ＰＭＯＳトランジスタＭＰ７１およびＭＰ７２のドレインは、それぞれコンデンサＣ７１およびＣ７２の第１端に接続される。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００３０
【訂正方法】変更
【訂正の内容】
【００３０】
図６を参照すると、ブースター５２０は、負のブースト操作を行うため、ブースター５２０の出力信号ＶＢＢが接地電圧ＶＳＳからブースト電圧ＶＢ４に切り替えられる。また、スイッチ素子５３０は、イネーブルパルスＰ４２に基づいて、選択電圧ＶＢＷをブースト電圧ＶＢ４に切り替える。このように、行アドレス信号ＰＡＸによって指定されたワード線に印加された信号ＺＷＬｊは、ワード線ドライバを介して、操作電圧ＶＰＰからブースト電圧ＶＢ４に切り替えられる。また、行アドレス信号ＰＡＸによってその前に指定されたワード線に印加された信号ＺＷＬｉは、ブースト電圧ＶＢ４から操作電圧ＶＰＰに切り替えられる。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００４２
【訂正方法】変更
【訂正の内容】
【００４２】
１００  従来のメモリ素子
３００  ワード線ブースト回路
３０１  ワード線ドライバ
３１０  第１アドレス遷移検出器
３２０  第２アドレス遷移検出器
３３０  ブースト操作ユニット
５１０  コントローラ
５２０  ブースター
５３０  スイッチ素子
５１１  計数装置
７１０、７２０  インバータ
８００  メモリ素子
８１０  検出アンプ
８２０  ＯＰアンプ
８３０、８４０  電流源
ＭＳ１、ＭＳ８１〜ＭＳ８２  選択トランジスタ
ＭＣ１、ＭＣ８１〜ＭＣ８２  メモリセル
ＳＬ１、ＳＬ８  ソース線
ＷＬ１、ＷＬ８、ＷＬ（ｉ）  ワード線
ＣＬ１、ＣＬ８  制御線
ＢＬ１、ＢＬ８  ビット線
ＰＡＹ＜０＞〜ＰＡＹ＜３＞、ＰＡＸ＜１１＞  列‐行アドレス信号ＰＡ１のビット
ＫＩＣＫＢ  ブーストパルスによって形成された信号
ＶＢＢ  ブースターの出力信号
ＺＷＬ、ＺＷＬｉ、ＺＷＬｊ  ワード線が受信した信号
Ｐ２１〜Ｐ２５、Ｐ４１  ブーストパルス
ｔ２１、ｔ２２、ｔ４１、ｔ４２、ｔ４３  時点
ＶＢＷ  選択電圧
ＶＰＰ  操作電圧
ＰＡＸ  行アドレス信号
ＰＡＹ  列アドレス信号
ＡＴＤＸ  第１検出パルス
ＡＴＤＹ  第２検出パルス
ＰＡＹ＜０＞〜ＰＡＹ＜３＞  列アドレス信号ＰＡＹの前の４ビット
ＰＡＸ＜０＞  行アドレス信号ＰＡＸの最初のビット
ＶＢ４  ブースト電圧
ＶＳＳ  接地電圧
Ｐ４２  イネーブルパルス
ＶＲＥＦ  参照電圧
ＳＴＤＸ  第１検出パルスによって形成された信号
ＥＮＢＯＯＳＴ  イネーブルパルスによって形成された信号
ＭＰ７１、ＭＰ７２、ＭＰ８１  ＰＭＯＳトランジスタ
ＭＮ７１、ＭＮ７２、ＭＮ８１〜ＭＮ８９  ＮＭＯＳトランジスタ
Ｃ７１、Ｃ７２  コンデンサ
ＰＡ８  アドレス信号
ＰＡ８＜０＞〜ＰＡ８＜３＞  アドレス信号ＰＡ８の前の４ビット
Ｖ８１  電圧
Ｎ８１  ノード
Ｓ８１  検出信号
Ｉ８１  参照電流
ＡＴＤ８  検出パルス
Ｉ８２  プリチャージ電流