【手続補正書】
【提出日】平成25年10月18日(2013.10.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１乃至第８の配線と、
第１のトランジスタと、
第２のトランジスタと、
容量素子と、
第３のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
前記容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
前記第７の配線は、バイアス電位を供給することができる機能を有し、
前記第８の配線は、参照電位を供給することができる機能を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有し、
前記第１のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【請求項２】
第１乃至第８の配線と、
第１のトランジスタと、
第２のトランジスタと、
容量素子と、
第３のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
前記容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
前記第７の配線は、バイアス電位を供給することができる機能を有し、
前記第８の配線は、参照電位を供給することができる機能を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有し、
前記第１のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域は、酸化物半導体を有し、
前記第２のチャネル形成領域は、ｃ軸が前記半導体層の表面に垂直な方向になるように配向した結晶領域を有することを特徴とする半導体装置。
【請求項３】
第１乃至第８の配線と、
第１のトランジスタと、
第２のトランジスタと、
容量素子と、
第３のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
前記容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
前記第７の配線は、バイアス電位を供給することができる機能を有し、
前記第８の配線は、参照電位を供給することができる機能を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有し、
前記第１のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域は、ＩｎとＧａとＺｎとを有する酸化物を有することを特徴とする半導体装置。
【請求項４】
第１乃至第８の配線と、
第１のトランジスタと、
第２のトランジスタと、
容量素子と、
第３のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
前記容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
前記容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
前記第７の配線は、バイアス電位を供給することができる機能を有し、
前記第８の配線は、参照電位を供給することができる機能を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有し、
前記第１のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域は、ＩｎとＧａとＺｎとを有する酸化物を有し、
前記第２のチャネル形成領域は、ｃ軸が前記半導体層の表面に垂直な方向になるように配向した結晶領域を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第２のトランジスタのオフ電流は１×１０−１３Ａ以下であることを特徴とする半導体装置。
【請求項６】
請求項１乃至４のいずれか一において、
前記第２のトランジスタの２５℃での単位チャネル幅あたりのオフ電流は、１０ｚＡ／μｍ以下であり、
前記第２のトランジスタの８５℃での単位チャネル幅あたりのオフ電流は、１００ｚＡ／μｍ以下であることを特徴とする半導体装置。
【請求項７】
第１乃至第１０の配線と、
第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有する第１のメモリセルと、
第４のトランジスタ、第５のトランジスタ、及び第２の容量素子を有する第２のメモリセルと、
第３のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
前記第１の容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続されており、
前記第２の容量素子の一方の電極は、前記第４のトランジスタのゲートと電気的に接続されており、
前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第５のトランジスタのゲートは、前記第９の配線と電気的に接続されており、
前記第２の容量素子の他方の電極は、前記第１０の配線と電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
前記第７の配線は、バイアス電位を供給することができる機能を有し、
前記第８の配線は、参照電位を供給することができる機能を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有し、
前記第４のトランジスタは、第４のチャネル形成領域を有し、
前記第５のトランジスタは、第５のチャネル形成領域を有し、
前記第１のチャネル形成領域及び前記第４のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域及び前記第５のチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【請求項８】
第１乃至第１０の配線と、
第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有する第１のメモリセルと、
第４のトランジスタ、第５のトランジスタ、及び第２の容量素子を有する第２のメモリセルと、
第３のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
前記第１の容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続されており、
前記第２の容量素子の一方の電極は、前記第４のトランジスタのゲートと電気的に接続されており、
前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第５のトランジスタのゲートは、前記第９の配線と電気的に接続されており、
前記第２の容量素子の他方の電極は、前記第１０の配線と電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
前記第７の配線は、バイアス電位を供給することができる機能を有し、
前記第８の配線は、参照電位を供給することができる機能を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有し、
前記第４のトランジスタは、第４のチャネル形成領域を有し、
前記第５のトランジスタは、第５のチャネル形成領域を有し、
前記第１のチャネル形成領域及び前記第４のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域及び前記第５のチャネル形成領域は、酸化物半導体を有し、
前記第２のチャネル形成領域及び第５のチャネル形成領域は、ｃ軸が前記半導体層の表面に垂直な方向になるように配向した結晶領域を有することを特徴とする半導体装置。
【請求項９】
第１乃至第１０の配線と、
第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有する第１のメモリセルと、
第４のトランジスタ、第５のトランジスタ、及び第２の容量素子を有する第２のメモリセルと、
第３のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
前記第１の容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続されており、
前記第２の容量素子の一方の電極は、前記第４のトランジスタのゲートと電気的に接続されており、
前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第５のトランジスタのゲートは、前記第９の配線と電気的に接続されており、
前記第２の容量素子の他方の電極は、前記第１０の配線と電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
前記第７の配線は、バイアス電位を供給することができる機能を有し、
前記第８の配線は、参照電位を供給することができる機能を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有し、
前記第４のトランジスタは、第４のチャネル形成領域を有し、
前記第５のトランジスタは、第５のチャネル形成領域を有し、
前記第１のチャネル形成領域及び前記第４のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域及び前記第５のチャネル形成領域は、ＩｎとＧａとＺｎとを有する酸化物を有することを特徴とする半導体装置。
【請求項１０】
第１乃至第１０の配線と、
第１のトランジスタ、第２のトランジスタ、及び第１の容量素子を有する第１のメモリセルと、
第４のトランジスタ、第５のトランジスタ、及び第２の容量素子を有する第２のメモリセルと、
第３のトランジスタ及びセンスアンプを有する回路と、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第１の容量素子の一方の電極は、前記第１のトランジスタのゲートと電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第２のトランジスタのゲートは、前記第４の配線と電気的に接続されており、
前記第１の容量素子の他方の電極は、前記第５の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートと電気的に接続されており、
前記第２の容量素子の一方の電極は、前記第４のトランジスタのゲートと電気的に接続されており、
前記第５のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続されており、
前記第５のトランジスタのゲートは、前記第９の配線と電気的に接続されており、
前記第２の容量素子の他方の電極は、前記第１０の配線と電気的に接続されており、
前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続されており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続されており、
前記センスアンプの第１の入力端子は、前記第２の配線と電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、前記第６の配線と電気的に接続されており、
前記第３のトランジスタのゲートは、前記第７の配線と電気的に接続されており、
前記センスアンプの第２の入力端子は、前記第８の配線と電気的に接続されており、
前記第７の配線は、バイアス電位を供給することができる機能を有し、
前記第８の配線は、参照電位を供給することができる機能を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２のチャネル形成領域を有し、
前記第４のトランジスタは、第４のチャネル形成領域を有し、
前記第５のトランジスタは、第５のチャネル形成領域を有し、
前記第１のチャネル形成領域及び前記第４のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域及び前記第５のチャネル形成領域は、ＩｎとＧａとＺｎとを有する酸化物を有し、
前記第２のチャネル形成領域及び第５のチャネル形成領域は、ｃ軸が前記半導体層の表面に垂直な方向になるように配向した結晶領域を有することを特徴とする半導体装置。
【請求項１１】
請求項７乃至１０のいずれか一項において、
前記第２のトランジスタ及び前記第５のトランジスタのオフ電流は、１×１０−１３Ａ以下であることを特徴とする半導体装置。
【請求項１２】
請求項７乃至１０のいずれか一項において、
前記第２のトランジスタ及び前記第５のトランジスタの２５℃での単位チャネル幅あたりのオフ電流は、１０ｚＡ／μｍ以下であり、
前記第２のトランジスタ及び前記第５のトランジスタの８５℃での単位チャネル幅あたりのオフ電流は、１００ｚＡ／μｍ以下であることを特徴とする半導体装置。