(57)【特許請求の範囲】
【請求項１】
スキャン回路に障害を有する被試験体の前記スキャン回路の始端に、バウンダリスキャンテストの際に障害発生原因となったデータと同じパターンのデータをスキャン信号として入力する第１の工程と、
前記スキャン信号の入力に伴って前記スキャン回路内を伝播する信号を、前記スキャン回路内の測定箇所にてプローブにより読み出された信号を受け取る第２の工程と、
前記測定箇所にて読み出された信号よりなるデータのパターンを、前記測定箇所に信号が正常に伝播した場合の期待値データのパターンと比較する第３の工程とを含み、
前記測定箇所に信号が正常に伝播した場合の期待値データのパターンは、前記スキャン信号の入力端から前記測定箇所までの間に経由するスキャンレジスタ長分だけ前記スキャン信号のデータパターンより遅らせたものであり、
前記第１の工程から前記第３の工程までをこの順で、前記スキャン信号が入力された端部に近い側の測定箇所から順に繰り返しおこなうことによって、前記スキャン回路内を伝播する信号の正常な伝播が最初に遮られた箇所をスキャン回路の障害発生箇所として特定することを特徴とする、バウンダリスキャンテストに使用されるスキャン回路の障害発生箇所を特定するためのスキャン障害解析方法。
【請求項２】
スキャン回路に障害を有する被試験体の前記スキャン回路の始端に、バウンダリスキャンテストの際に障害発生原因となったデータと同じパターンのデータをスキャン信号として入力するテストデータ入力手段と、
前記スキャン信号の入力に伴って前記スキャン回路内を伝播する信号を、前記スキャン回路内の測定箇所にて読み出された信号を受け取るプローブ手段と、
前記測定箇所にて読み出された信号よりなるデータのパターンを、前記測定箇所に信号が正常に伝播した場合の期待値データのパターンと比較する比較手段とを含み、
前記測定箇所に信号が正常に伝播した場合の期待値データのパターンは、前記スキャン信号の入力端から前記測定箇所までの間に経由するスキャンレジスタ長分だけ前記スキャン信号のデータパターンより遅らせたものであり、
スキャン信号が入力された端部に近い側の測定箇所から順に前記プローブ手段を介してスキャン回路内の信号を読み出し、前記測定箇所にて読み出された信号よりなるデータのパターンを、前記測定箇所に信号が正常に伝播した場合の期待値データのパターンと比較し、前記スキャン回路内を伝播する信号の正常な伝播が最初に遮られた箇所をスキャン回路の障害発生箇所として特定する手段とを有することを特徴とする、バウンダリスキャンテストに使用されるスキャン回路の障害発生箇所を特定するための試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＥＥＥ１１４９．１規約（以下、ＪＴＡＧ規約とする（ＪＴＡＧ：Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ））に基づくバウンダリスキャンテストに使用されるスキャン回路の障害発生箇所を特定するためのスキャン障害解析方法およびその解析方法に用いられる試験装置に関する。
【０００２】
図８は、配線基板に対するＬＳＩチップ等の新しい実装形態と、その実装形態に対する従来の検査方法の限界を説明するための模式図である。図８に示すように、チップ・スケール・パッケージ（ＣＳＰ）１２やフィレットレス密着実装パッケージ１３やボール・グリッド・アレイ（ＢＧＡ、ＦＢＧＡ）１４やフリップチップ１５など、今後主流となるパッケージの実装形態では、配線基板１１に対する半田接合部が外部から見えないため、従来のカメラ１６による外観検査をおこなうことは不可能である。
【０００３】
また、Ｘ線１７を用いて半田付けの未着や剥離を検出することもできない。特に両面実装基板の場合、Ｘ線検査では両面の像が重なり、片面ずつの像を識別することができないため、検査不可能である。さらに、配線基板１１がビルドアップ基板の場合には、配線が基板表面にでないため、インサーキットテストのプローブ１８を当てることができない。
【０００４】
そこで、ＬＳＩチップ等にバウンダリスキャン回路を実装し、このスキャン回路を介して配線基板の配線に対してテスト信号を入出力させることによって配線の良否をテストするバウンダリスキャンテストが注目されている。
【０００５】
【従来の技術】
バウンダリスキャンテストをおこなうにあたっては、スキャン回路が正しく動作していなければならない。しかし、バウンダリスキャンテスト中にスキャン回路が正常に動作しなくなる場合がある。その原因がスキャン回路自体にある場合には、スキャン回路をテスト対象とした専用のテストをおこなうことにより、スキャン回路内の障害発生箇所を検出することができる。
【０００６】
スキャン回路専用のテスト方法として、ＩＲキャプチャ値を読み出す方法や、図９に示すように、ＴＤＩポート（テストデータ入力ポート）からテスト対象回路である配線にシリアル入力させたテスト信号パターンをスキャンチェーンを経由させてＴＤＯポート（テストデータ出力ポート）で読み出して確認する方法がある。
【０００７】
一方、スキャン回路自体は正常であるが、テスト対象回路にスキャン回路からある条件のテスト信号パターンが入力されたときに障害が発生する場合がある。その障害例として、たとえば図９に示すように、各スキャンデバイスＩＣ１〜ＩＣ４を接続するスキャン回路の配線２１とテスト（試験）対象回路２２の一般の信号配線との間の短絡故障がある。この場合、テスト対象回路２２にある特定のテスト信号パターンが入力されたときにスキャン動作が異常となる。
【０００８】
また、別の障害例として、たとえば、テスト信号がテスト対象回路２２の電源制御回路に入り、電源がオフもしくはパワーセーブモードになってスキャンデバイスが動作しなくなる場合や、テスト信号がテスト対象回路２２のリセット信号ピンや特殊モード信号ピンなどに入り、スキャンデバイスが特殊な状態となってスキャン動作しなくなる場合や、テスト信号の変化でテスト対象回路２２にノイズやクロストーク障害が発生してスキャン回路に影響を与え、それによってスキャン動作が異常となる場合などがある。なお、スキャンデバイスとは、バウンダリスキャンセルを内蔵したＩＣチップ等である。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述したＩＲキャプチャ値を読み出す方法や、ＴＤＯポートでテスト信号パターンを確認する方法では、専用のテストデータの作成および解析が必要である、本来のテスト動作ではないため障害を再現できない場合があるなどの問題点がある。また、ある条件のテスト信号パターンのときにスキャン動作そのものが異常となる障害が発生した場合は、テスト対象回路に対するテスト信号の入出力が広範囲にわたって異常となるので、ＴＤＩポートからテスト対象回路に入力させたテスト信号パターンをＴＤＯポートで観測しただけでは、テスト対象回路のどこで障害が発生したかということを知るのは極めて困難である。
【００１０】
仮に、オシロスコープやロジックアナライザ等の計測器を使用して問題と思われる複数箇所の信号を観測し、各測定点の観測結果をもとに総合的に判断して障害箇所の特定をおこなうにしても、計測器を使用するための専門知識および経験を有する作業者が必要である、解析に時間がかかるという問題点がある。
【００１１】
本発明は、上記問題点に鑑みてなされたものであって、スキャン回路の障害発生箇所を、オシロスコープやロジックアナライザ等の計測器を用いずに、短時間で正確かつ容易に解析することができるスキャン障害解析方法およびその解析方法の実施に供される試験装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、障害原因となった本来のテスト信号パターンをそのままスキャン信号としてスキャン回路に入力させるとともに、スキャン信号の伝播経路にあたる配線の複数の測定箇所に、スキャン信号の入力側から順にプローブを当てて信号を読み取り、正常にスキャン信号が伝播したか否かを調べ、最初にスキャン信号が正常に伝播していないことが検出された測定箇所を障害発生箇所とするものである。
【００１３】
図１は、本発明にかかるスキャン障害解析方法の実施に供される試験装置の一例の概略構成を示すブロック図である。図１において、被試験体３１は、スキャン回路に障害が発生した基板である。たとえばＪＴＡＧバスアダプタ３２は、制御コンピュータ３３のＰＣＩバス３４に接続される。ＪＴＡＧバスアダプタ３２と被試験体３１とは、ＩＥＥＥ１１４９．１バス３５を介して接続される。また、ＪＴＡＧバスアダプタ３２にはプローブ３６が接続されており、このプローブ３６はスキャン障害解析時に被試験体３１の適当な測定箇所に当てられる。
【００１４】
この発明によれば、スキャン回路が正常な部分ではスキャン信号は正常に伝播し、スキャン信号がスキャン回路の途中にある障害箇所で遮られて正常に伝播しなくなることによってスキャン障害が発生するため、スキャン信号の入力側から順にプローブを介してスキャン回路内の信号を読み取り、最初にスキャン信号が正常に伝播していない箇所を検出することによって、障害の発生箇所を特定することができる。
【００１５】
また、スキャン回路に、バウンダリスキャンテストの際に障害発生原因となったデータと同じパターンのデータをスキャン信号として入力させることにより、バウンダリスキャンテスト時の障害発生を再現させることができる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図２〜図７を参照しつつ詳細に説明するが、本発明は、バウンダリスキャンテストにおいてスキャン回路に障害が発生した場合にその障害解析をおこなう点に主たる特徴があるため、通常のバウンダリスキャンテストに関連する説明については省略する。
【００１７】
図２は、本発明にかかるスキャン障害解析方法の実施に供される試験装置をパーソナルコンピュータを用いて構成した例を示す外観図である。図２において、符号４１は、スキャン回路に障害が発生した被試験体である基板である。符号４２は、ＪＴＡＧバスアダプタ３２を構成するテスタ制御ボードである。符号４３は、制御コンピュータ３３として使用されているパーソナルコンピュータである。
【００１８】
テスタ制御ボード４２は、パーソナルコンピュータ４３内のたとえばＰＣＩバススロットに装着される。テスタ制御ボード４２は、ＩＥＥＥ１１４９．１バスを構成する信号ケーブル４５を介して被試験基板４１に接続される。また、テスタ制御ボード４２には、プローブ４６が接続される。
【００１９】
図３は、テスタ制御ボード４２の概略構成の一例を示すブロック図である。このテスタ制御ボード４２は、制御レジスタ群５１、テスト制御回路５２、入力データメモリ５３、期待データメモリ５４、マスクデータメモリ５５、比較回路５６、比較入力選択回路５７、フェイルメモリ５８、ＰＣＩバス５９およびＪＴＡＧポート６０を備えている。ＪＴＡＧポート６０は、たとえばテストリセット（ＴＲＳＴ）ポート６１、テストクロック（ＴＣＫ）ポート６２、テストモードセレクト（ＴＭＳ）ポート６３、ＴＤＩポート６４およびＴＤＯポート６５からなる。また、テスタ制御ボード４２はプローブ（ＰＲＯＢＥ）ポート６６を有する。
【００２０】
プローブポート６６は、プローブ４６（図２参照）を接続するためのコネクタである。プローブ４６を介して被試験基板４１（図２参照）から得られたプローブ信号は、このプローブポート６６を介してパーソナルコンピュータ４３（図２参照）に入力される。したがって、プローブ４６およびプローブポート６６はプローブ手段としての機能を有する。
【００２１】
ＪＴＡＧポート６０は、信号ケーブル４５（図２参照）を接続して被試験基板４１との間でＪＴＡＧ方式のテスト信号の入出力をおこなうためのコネクタである。ＴＲＳＴポート６１は、被試験基板４１にテストリセット信号を供給するためのポートである。ＴＣＫポート６２は、被試験基板４１にテストクロック信号を供給するためのポートである。
【００２２】
ＴＭＳポート６３は、被試験基板４１にテストモードセレクト信号を供給するためのポートである。ＴＤＩポート６４は、被試験基板４１にＴＤＩ入力信号を供給するためのポートである。ＴＤＯポート６５は、被試験基板４１から出力されたＴＤＯ出力信号が入力されるポートであり、テストデータ出力手段としての機能を有する。
【００２３】
ここで、ＴＤＩ入力信号は、通常のバウンダリスキャンテストの場合にはテスト信号であり、スキャン回路の障害解析のときにはスキャン信号である。特に限定しないが、本実施の形態では、たとえばスキャン信号はテスト信号と同一のデータパターンを有する。つまり、スキャン回路の障害解析時に、被試験基板４１にバウンダリスキャンテスト時のテスト信号と同じデータパターンの信号をスキャン信号として供給する。これによって、バウンダリスキャンテスト時の被試験基板４１内の信号変化が再現されるので、バウンダリスキャンテスト時のスキャン回路の障害が再現される。
【００２４】
前記制御レジスタ群５１は、テスト回路のリセットやテスト開始等の指令を与えるためのコントロールレジスタ、パーソナルコンピュータ４３（図２参照）の状態を読み出すためのステイタスレジスタ、およびテストモードやテストのパラメータ等を設定するための各種レジスタなどからなる。
【００２５】
前記テスト制御回路５２は、制御レジスタ群５１からのテスト開始指令によりスキャン動作およびテストを実行する。また、テスト制御回路５２は、テストリセット信号、テストクロック信号およびテストモードセレクト信号を生成し、それぞれ対応するポート、すなわちＴＲＳＴポート６１、ＴＣＫポート６２およびＴＭＳポート６３に出力する。
【００２６】
また、テスト制御回路５２は、入カデータメモリ５３、期待データメモリ５４およびマスクデータメモリ５５からのデータ読み出し、被試験基板４１の出力信号からなるデータと期待データとの比較（フェイル検出）、フェイルメモリ５８へのフェイルデータの格納を制御する。
【００２７】
前記入力データメモリ５３は、ＴＤＩポート６４を介して被試験基板４１に供給するデータを格納する。したがって、入力データメモリ５３およびＴＤＩポート６４はテストデータ入力手段としての機能を有する。前記期待データメモリ５４は、被試験基板４１から出力され、かつＴＤＯポート６５またはプローブポート６６を介して入力されてくる信号よりなるデータの期待値を格納する。前記マスクデータメモリ５５は、ＴＤＯポート６５またはプローブポート６６から入力されてくる被試験基板４１の出力値が不定な箇所を比較禁止とするためのデータを格納する。
【００２８】
特に限定しないが、本実施の形態では、期待データメモリ５４に格納されるデータは、通常のバウンダリスキャンテスト時には、ＴＤＯポート６５で読み出されるデータの期待値であり、一方、スキャン回路の障害解析時には、たとえば全て「０」が格納される。モードレジスタにより、期待データメモリ５４に格納するデータを指定する。また、スキャン回路の障害解析時には、たとえばマスクデータメモリ５５に全て「０」が格納される。
【００２９】
前記比較入力選択回路５７は、ＴＤＯポート６５を介して被試験基板４１から入力されてくる信号（ＴＤＯ出力信号）と、プローブポート６６を介して被試験基板４１から入力されてくる信号のいずれか一方を選択して比較回路５６に供給する。この選択は、制御レジスタ群５１から出力される入力切替え制御信号に基づいておこなわれる。入力切替え制御信号は、制御レジスタ群５１の中のテストモードを格納するレジスタにより設定された動作モードに対応して出力される。したがって、比較入力選択回路５７は比較入力選択手段としての機能を有する。
【００３０】
前記比較回路５６は、被試験基板４１から出力され、かつＴＤＯポート６５またはプローブポート６６を介して入力されてくる信号よりなるデータと、期待データメモリ５４に格納された期待値データとを比較してフェイル検出をおこなう。特に限定しないが、本実施の形態では、スキャン回路の障害解析時に、たとえばプローブポート６６を介して比較回路５６に入力されてくる信号が「０」の場合には、比較回路５６の比較結果は、フェイルなしとして「０」となる。一方、ＴＤＯポート６５またはプローブポート６６からの比較回路５６への入力信号が「１」の場合には、比較回路５６の比較結果は、フェイルありとして「１」となる。
【００３１】
前記フェイルメモリ５８は、比較回路５６の比較結果をフェイルデータとして格納する。前記ＰＣＩバス５９は、パーソナルコンピュータ４３とテスタ制御ボード４２とを相互に接続するバスであり、パーソナルコンピュータ４３の各種メモリやレジスタと、テスタ制御ボード４２の各種メモリやレジスタとの間でデータの授受をおこなう。
【００３２】
つぎに、本発明にかかるスキャン障害解析方法について説明する。図４は、本発明にかかるスキャン障害解析方法の一例を示すフローチャートである。被試験基板４１（図２参照）に対してバウンダリスキャンテストをおこなった結果、広範囲にわたってテスト信号の入出力が異常となるなど、スキャン回路に障害が発生していると判断される場合、スキャン回路の障害解析が開始される。その開始にあたって、あらかじめスキャン回路情報を読み込む。
【００３３】
スキャン回路情報は、スキャン回路の接続情報、スキャン回路を構成する各スキャンデバイスのスキャンレジスタ長、およびスキャン信号ピンの位置情報などを定義した情報である。スキャン回路情報は、パーソナルコンピュータ４３（図２参照）の表示装置の画面に、被試験基板４１に対してプローブ４６（図２参照）を当てる位置を表示したり、障害の解析処理結果や障害発生箇所を表示するために使用される。
【００３４】
つづいて、入力データメモリ５３（図３参照）に、本来のテスト（バウンダリスキャンテスト）用のＴＤＩ入力データ、すなわちバウンダリスキャンテスト時にスキャン回路の障害発生原因となったテストデータと同じパターンのデータを書き込む。また、期待データメモリ５４およびマスクデータメモリ５５（図３参照）に全て「０」となるデータを格納する。
【００３５】
上述した各種データの格納およびスキャン回路情報の取得が終了したら、パーソナルコンピュータ４３（図２参照）の表示装置の画面に、スキャン回路情報として、スキャン回路の各測定箇所の情報（たとえば、ピンのロケーション名、そのピンにおける期待値（期待値パターン））をたとえばスキャン回路の接続順、すなわちテストをおこなう順に並べて表示する。プローブ４６を当てる箇所は、たとえば色ちがい表示や点滅表示など、他の測定箇所と容易に識別されるような形態で表示される。
【００３６】
最初にプローブ４６を当てる箇所は、たとえば被試験基板４１の、ＴＤＩポート６４（図３参照）からのスキャン信号の入力箇所である。したがって、被試験基板４１の、ＴＤＩポート６４からのスキャン信号の入力箇所を最初の測定箇所として設定する（ステップＳ１）。ここで、被試験基板４１の測定箇所の指示はパーソナルコンピュータ４３によりおこなわれる。測定箇所の指示を作業者がおこなう場合は、測定箇所の位置を指示されたもとに、自動プローバがある場合はパーソナルコンピュータ４３が直接制御する。
【００３７】
つづいて、最初の測定箇所にてプローブ４６を介して読み出される信号よりなるデータの期待パターンを求める（ステップＳ２）。具体的には、ＴＤＩポート６４を介して被試験基板４１に供給されるスキャン信号よりなるデータと同じパターンである。すなわち、たとえば図５に示すように、ＴＤＩポート６４から入力されるスキャン信号が「０１１０１０１００１１１００１」であると仮定すると、最初の測定箇所（図５においてＡ点）における期待パターンは「０１１０１０１００１１１００１」である。なお、求められた期待パターンは、パーソナルコンピュータ４３の所定記憶領域に記憶される。
【００３８】
図４に戻り、ステップＳ２につづいて、最初の測定箇所にプローブ４６を当て、ＴＤＩポート６４を介して被試験基板４１にスキャン信号を供給する。また、被試験基板４１に供給すべき信号、たとえばテストクロック信号等も被試験基板４１に供給する。そして、比較回路５６（図３参照）により、スキャン信号の供給と同時にプローブ４６から読み出された信号よりなるデータと、期待データメモリ５４（図３参照）に格納されているデータとを比較する（ステップＳ３）。なお、その際、比較入力選択回路５７によりＴＤＯポート６５（図３参照）が無効となり、プローブポート６６が有効に設定されている。
【００３９】
上述したように、期待データメモリ５４にはに全て信号論理「０」期待となるデータが格納されている。また、比較回路５６は、フェイルなしの場合には「０」を出力し、フェイルありの場合には「１」を出力する。したがって、プローブ４６から読み出された信号よりなるデータはそのままフェイルデータとしてフェイルメモリ５８（図３参照）に格納される。
【００４０】
そして、フェイルメモリ５８に格納されたフェイルデータを、先にステップＳ２で求められた期待パターンと照合する（ステップＳ４）。このデータパターンの照合はたとえば比較回路５６またはパーソナルコンピュータ４３でおこなわれる。したがって、比較回路５６またはパーソナルコンピュータ４３は比較手段としての機能を有する。そして、その照合の結果、フェイルデータのパターンと期待パターンとが一致するか否か判定する（ステップＳ５）。
【００４１】
その判定の結果、フェイルデータのパターンと期待パターンとが一致していれば、被試験基板４１の、ＴＤＩポート６４からのスキャン信号の入力箇所までの間のスキャン回路には障害がないと判定してステップＳ６へ移行する。一方、両パターンが一致していなければ、被試験基板４１の、ＴＤＩポート６４からのスキャン信号の入力箇所までの間のスキャン回路に障害があると判定してステップＳ９へ移行する。
【００４２】
この判定結果およびプローブ４６から読み出された信号よりなるデータ（すなわちフェイルデータ）は即座にパーソナルコンピュータ４３の表示装置の画面に表示される。その画面表示例を図６および図７に示すが、それらの図にはすでに複数の測定箇所について測定をおこなった状態が示されている。図６はタイムチャート表示形式の表示例であり、図７は論理表示形式の表示例である。
【００４３】
図４に戻り、ステップＳ９では、被試験基板４１の、ＴＤＩポート６４からのスキャン信号の入力箇所を不良箇所に特定して解析を終了する。一方、ステップＳ６では、再びパーソナルコンピュータ４３の表示装置の画面にスキャン回路情報を表示し、つぎの測定箇所、すなわち第２番目の測定箇所を設定する。第２番目の測定箇所は、たとえば被試験基板４１の、ＴＤＩポート６４（図３参照）から入力されたスキャン信号が最初に入力されるスキャンデバイス（以下、第１スキャンデバイスとする）の入力ピンである。したがって、第１スキャンデバイスの入力ピンを第２番目の測定箇所として設定する（ステップＳ６）。
【００４４】
つづいて、最終デバイスであるか否か判定する（ステップＳ７）。最終デバイスであれば、そのデバイスまでは故障がなく、最後のデバイスとテスタ間の接続障害（基板の配線不良、接続ケーブル不良など）であると特定して解析を終了する（ステップＳ８）。最終デバイスでない場合にはステップＳ２へ戻り、第２番目の測定箇所、すなわち第１スキャンデバイスの入力ピンにてプローブ４６を介して読み出される信号よりなるデータの期待パターンを求める。ここでの期待パターンも、ＴＤＩポート６４を介して被試験基板４１に供給されるスキャン信号よりなるデータと同じパターンであり、たとえば図５の例では「０１１０１０１００１１１００１」である。
【００４５】
図４に戻り、つづいて、最初の測定箇所のときと同様にして、ステップＳ３〜ステップＳ５をおこなう。ステップＳ５での判定の結果、フェイルデータのパターンと期待パターンとが一致していれば、第１スキャンデバイスの入力ピンまでの間のスキャン回路には障害がないと判定してステップＳ６へ移行する。一方、両パターンが一致していなければ、第１スキャンデバイスの入力ピンに障害があると判定してステップ９へ移行し、第１スキャンデバイスを不良箇所に特定して解析を終了する。
【００４６】
一方、ステップＳ６では、再びパーソナルコンピュータ４３の表示装置の画面にスキャン回路情報を表示し、第１スキャンデバイスの出力ピンを第３番目の測定箇所として設定する。その際、スキャンデバイスでは入力信号がそのデバイス内のスキャンレジスタ長分だけ遅れて出力されるため、第１スキャンデバイス内のバウンダリスキャンレジスタ長分だけ遅れたタイミングで比較回路５６の比較動作を開始させる必要がある。そのためのマスクデータをマスクデータメモリ５５に格納する。
【００４７】
つづいて、最終デバイスであるか否か判定する（ステップＳ７）。最終デバイスであれば、ここでの最終デバイスである第１スキャンデバイスを不良箇所に特定して解析を終了する。最終デバイスでない場合にはステップＳ２へ戻り、この第１スキャンデバイスの出力ピンにてプローブ４６を介して読み出される信号よりなるデータの期待パターンを求める。
【００４８】
ここでの期待パターンは、ＴＤＩポート６４を介して被試験基板４１に供給されるスキャン信号よりなるデータに対して、第１スキャンデバイス内のバウンダリスキャンレジスタ長分だけ遅れたタイミングのパターンとなる。たとえば図５の例では、Ｂ点が第３番目の測定箇所に相当するため、期待パターンは、Ｂ点での期待値である「０１１０１０１００１」となる。
【００４９】
図４に戻り、つづいて、最初の測定箇所のときと同様にして、ステップＳ３〜ステップＳ５をおこなう。ステップＳ５での判定の結果、フェイルデータのパターンと期待パターンとが一致していれば、第１スキャンデバイスの出力ピンまでの間のスキャン回路には障害がないと判定してステップＳ６へ移行する。一方、両パターンが一致していなければ、第１スキャンデバイスの出力ピンに障害があると判定してステップ９へ移行し、第１スキャンデバイスを不良箇所に特定して解析を終了する。
【００５０】
ステップＳ６へ移行した後は、第１スキャンデバイスのつぎに接続された第２スキャンデバイス、第２スキャンデバイスのつぎに接続された第３スキャンデバイス、第３スキャンデバイスのつぎに接続された第４スキャンデバイスというように、ＴＤＩポート６４に近い側から順に、第１スキャンデバイスの場合と同様の処理をおこなう。そして、ステップＳ５での判定の結果、フェイルデータのパターンと期待パターンとが一致しない場合、あるいはステップＳ７での判定結果が最終デバイスである場合に、そのときの測定対象であるスキャンデバイスを不良箇所と特定して解析を終了する。
【００５１】
なお、たとえば図５の例によれば、第４番目の測定箇所となる第２スキャンデバイスＩＣ３の入力ピンはＢ点に相当するため、その期待パターンは「０１１０１０１００１」となる。また、第２スキャンデバイスＩＣ３の出力ピン（第５番目の測定箇所）および第３スキャンデバイスＩＣ２の入力ピン（第６番目の測定箇所）はともにＣ点に相当し、ＴＤＩポート６４を介して被試験基板４１に供給されるスキャン信号よりなるデータに対して、第１スキャンデバイスＩＣ４内のバウンダリスキャンレジスタ長と第２スキャンデバイスＩＣ３内のバウンダリスキャンレジスタ長とを合わせた分だけ遅れたタイミングのパターンとなる。したがって、その期待パターンは「０１１０１０１」となる。
【００５２】
同様に、図５の例では、第３スキャンデバイスＩＣ２の出力ピン（第７番目の測定箇所）および第４スキャンデバイスＩＣ１の入力ピン（第８番目の測定箇所）はともにＤ点に相当する。Ｄ点では、ＴＤＩポート６４を介して被試験基板４１に供給されるスキャン信号よりなるデータに対して、第１スキャンデバイスＩＣ４内のバウンダリスキャンレジスタ長と第２スキャンデバイスＩＣ３内のバウンダリスキャンレジスタ長と第３スキャンデバイスＩＣ２内のバウンダリスキャンレジスタ長とを合わせた分だけ遅れたタイミングのパターンとなる。したがって、その期待パターンは「０１１０」となる。
【００５３】
そして、たとえばＴＤＯポート６５に接続される第４スキャンデバイスＩＣ１の出力ピン（第９番目の測定箇所）はＥ点に相当する。Ｅ点では、第１スキャンデバイスＩＣ４〜第４スキャンデバイスＩＣ１までの全バウンダリスキャンレジスタ長を合わせた分だけ出力タイミングが遅れるため、比較対象として有効な期待パターンは得られない。図５では、各点の期待値においてマスクされたビットを「Ｘ」で表している。なお、各スキャンデバイスの入力ピンに対する測定を省略してもよい。
【００５４】
上述した実施の形態によれば、スキャン回路の障害解析時に、被試験基板４１のスキャン回路にテスタ制御ボード４２のＴＤＩポート６４を介して、バウンダリスキャンテストの際に障害発生原因となったデータと同じパターンのデータをスキャン信号として入力させて障害の発生を再現させるとともに、被試験基板４１のスキャン回路に設けられた複数の測定箇所に対して、スキャン信号の入力側、すなわちＴＤＩポート６４に近い側から順にプローブ４６を当て、スキャン回路内を伝播する信号を読み取り、最初にスキャン信号が正常に伝播していない箇所を検出することによって、障害の発生箇所を特定することができる。したがって、スキャン回路の障害発生箇所を、オシロスコープやロジックアナライザ等の計測器を用いずに、短時間で正確かつ容易に解析することができる。
【００５５】
また、上述した実施の形態によれば、プローブポート６６を設けることと、テスタ制御ボード４２のＴＤＯポート６５とプローブポート６６との切り替えを比較入力選択回路５７においておこなう以外は、従来のバウンダリスキャン試験装置の機能を利用するため、試験装置のコストアップを最小限に抑えることができる。
【００５６】
以上において本発明は種々設計変更可能である。たとえば、期待データメモリ５４およびマスクデータメモリ５５に、プローブ４６の測定箇所から読み出されるデータの実際の期待値を格納し、その期待値と実際にプローブ４６により読み出されたデータとを比較して良否判定する構成としていもよい。また、期待パターンレジスタの「０」を設定する構成としてもよい。
【００５７】
【発明の効果】
本発明によれば、スキャン回路が正常な部分ではスキャン信号は正常に伝播し、スキャン信号がスキャン回路の途中にある障害箇所で遮られて正常に伝播しなくなることによってスキャン障害が発生するため、スキャン信号の入力側から順にプローブを介してスキャン回路内の信号を読み取り、最初にスキャン信号が正常に伝播していない箇所を検出することによって、障害の発生箇所を特定することができる。
【００５８】
また、スキャン回路に、バウンダリスキャンテストの際に障害発生原因となったデータと同じパターンのデータをスキャン信号として入力させることにより、バウンダリスキャンテスト時の障害発生を再現させることができる。したがって、スキャン回路の障害発生箇所を、オシロスコープやロジックアナライザ等の計測器を用いずに、短時間で正確かつ容易に解析することができる。
【図面の簡単な説明】
【図１】本発明にかかるスキャン障害解析方法の実施に供される試験装置の一例の概略構成を示すブロック図である。
【図２】本発明にかかるスキャン障害解析方法の実施に供される試験装置をパーソナルコンピュータを用いて構成した例を示す外観図である。
【図３】本発明にかかるスキャン障害解析方法の実施に供される試験装置を構成するテスタ制御ボードの概略構成の一例を示すブロック図である。
【図４】本発明にかかるスキャン障害解析方法の一例を示すフローチャートである。
【図５】本発明にかかるスキャン障害解析方法においてプローブを介して読み取られる信号よりなるデータの期待パターンを求める方法を説明するための模式図である。
【図６】本発明にかかるスキャン障害解析方法において解析結果をタイムチャート表示形式で表示した画面表示例を示す図である。
【図７】本発明にかかるスキャン障害解析方法において解析結果を論理表示形式で表示した画面表示例を示す図である。
【図８】プリント配線基板に対するＬＳＩチップ等の新しい実装形態と、その実装形態に対する従来の検査方法の限界を説明するための模式図である。
【図９】スキャン回路からテスト対象回路にある条件のテスト信号パターンが出力されたときに発生する障害の一例を説明するための模式図である。
【符号の説明】
３１  被試験体
３２  ＪＴＡＧバスアダプタ
３３  制御コンピュータ
４６  プローブ
５３  入力データメモリ
５６  比較回路
５７  比較入力選択回路
６４  ＴＤＩポート
６５  ＴＤＯポート
６６  プローブポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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