(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長するとともに、前記ＳｉＧｅ層上にさらにＳｉ層をエピタキシャル成長する成膜工程と、
該成膜工程後に水分を含む雰囲気ガス中で前記Ｓｉ層全体および前記ＳｉＧｅ層上面を酸化させて酸化膜を形成する酸化膜形成工程と、
該酸化膜形成工程後に前記酸化膜をエッチングにより除去して、該半導体基板表面のクロスハッチを取り除く酸化膜除去工程と、
前記酸化膜除去工程後に、前記ＳｉＧｅ層表面を研磨する研磨工程と、
仕上げ研磨された前記ＳｉＧｅ層上に、該ＳｉＧｅ層の最終的なＧｅ組成比と同じＧｅ組成比でＳｉＧｅ層をエピタキシャル成長する研磨後成膜工程と、を有し、
前記成膜工程は、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することを特徴とする半導体基板の製造方法。
【請求項２】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
請求項１に記載の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。
【請求項３】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項２に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタに関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
上記従来技術、例えば、Ｇｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる場合等では、発生した転位のため、転位線の分布を反映した凹凸（いわゆるクロスハッチ）が発生してしまう。この凹凸はデバイス製造工程のフォトリソグラフィ工程で問題となるため、従来は、通常のＳｉ同様の研磨工程を用いて研磨が行われている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅ層は、貫通転位密度や表面ラフネスがデバイス及び製造プロセスとして要望されるレベルには及ばない状態であった。特に、上記クロスハッチは全面に均等な凹凸を生じるのではなく、およそ数μｍ周期で数十ｎｍの大きな凹凸を呈するものであり、このような凹凸は、通常のＳｉ同様の研磨では除去することができなかった。
【０００７】
本発明は、前述の課題に鑑みてなされたもので、ＳｉＧｅ層表面のクロスハッチを除去して表面粗さを改善することができる半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長するとともに、前記ＳｉＧｅ層上にさらにＳｉ層をエピタキシャル成長する成膜工程と、
該成膜工程後に水分を含む雰囲気ガス中で前記Ｓｉ層全体および前記ＳｉＧｅ層上面を酸化させて酸化膜を形成する酸化膜形成工程と、
該酸化膜形成工程後に前記酸化膜をエッチングにより除去して、該半導体基板表面のクロスハッチを取り除く酸化膜除去工程と、
前記酸化膜除去工程後に、前記ＳｉＧｅ層表面を研磨する研磨工程と、
仕上げ研磨された前記ＳｉＧｅ層上に、該ＳｉＧｅ層の最終的なＧｅ組成比と同じＧｅ組成比でＳｉＧｅ層をエピタキシャル成長する研磨後成膜工程と、を有し、
前記成膜工程は、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することを特徴とする。
本発明は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長する成膜工程と、該成膜工程後に前記ＳｉＧｅ層上面を酸化させて酸化膜を形成する酸化膜形成工程と、該酸化膜形成工程後に前記酸化膜をエッチングにより除去する酸化膜除去工程とを有することができる。
【０００９】
この半導体基板の製造方法では、成膜工程後にＳｉＧｅ層上面を酸化させて酸化膜を形成する酸化膜形成工程と、該酸化膜形成工程後に酸化膜をエッチングにより除去する酸化膜除去工程とを有するので、成膜後にクロスハッチが生じているＳｉＧｅ層上面の表面粗さが酸化過程で改善され、酸化膜を除去すると良好な表面ラフネスのＳｉＧｅ層表面を露出させることができる。
【００１０】
また、本発明の半導体基板の製造方法は、前記酸化膜形成工程において、水分を含む雰囲気ガス中で前記ＳｉＧｅ層上面を熱酸化することにより前記酸化膜を形成することが好ましい。この半導体基板の製造方法では、酸化膜形成工程において、水分を含む雰囲気ガス中でＳｉＧｅ層上面を熱酸化、いわゆるパイロ酸化することにより、ＳｉＧｅ層上面近傍のＧｅ組成比が高くなって欠陥が生じやすくなることを抑制することができる。すなわち、水分を含まない雰囲気ガス中での熱酸化、すなわちドライ酸化では、ＳｉＧｅ層上面にＧｅを含まない酸化膜（ＳｉＯ2）が形成されて、ＳｉＧｅ層上面近傍のＧｅ組成比が高くなってしまうのに対し、本発明ではパイロ酸化を行うので、ＳｉとＧｅとがほぼ同程度の速度で酸化されるため、ＳｉＧｅ層上面にＧｅを含んだ酸化膜（Ｓｉ1Ｇｅ1-xＯ2）が形成されて、ＳｉＧｅ層上面近傍のＧｅ組成比が高くなることを防ぐことができる。
【００１１】
また、本発明の半導体基板の製造方法は、前記成膜工程において、前記ＳｉＧｅ層上にさらにＳｉ層をエピタキシャル成長する技術が採用される。すなわち、この半導体基板の製造方法では、ＳｉＧｅ層上にさらにＳｉ層をエピタキシャル成長しているので、熱酸化の初期の段階に熱によりＳｉＧｅ層上面のＧｅが移動して表面が荒れることを防ぐことができる。
【００１２】
また、本発明の半導体基板の製造方法は、前記成膜工程において、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。すなわち、この半導体基板の製造方法では、ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成するので、傾斜組成領域においてＧｅ組成比が漸次増えるために、転位がＳｉＧｅ層に沿った方向にのび易くなってＳｉＧｅ層中の特に表面側で転位の密度を抑制することができる。
【００１３】
また、本発明の半導体基板の製造方法は、前記酸化膜除去工程後に、前記ＳｉＧｅ層表面を研磨する研磨工程を有することが好ましい。すなわち、この半導体基板の製造方法では、酸化膜除去工程後にＳｉＧｅ層表面を仕上げ研磨することにより、ＳｉＧｅ層表面の表面粗さがさらに改善される。
【００１４】
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。すなわち、この半導体基板は、上記本発明の半導体基板の製造方法により作製されているので、表面粗さが改善された良好な表面ラフネスを有している。
【００１５】
本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層が形成された半導体基板の製造方法により作製されたことを特徴とする。
【００１６】
これらの半導体基板の製造方法及び半導体基板では、ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、表面ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００１７】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉを有する半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００１８】
これらの電界効果型トランジスタの製造方法及び電界効果型トランジスタは、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、良好な表面ラフネスの歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明に係る一実施形態を、図１から図３を参照しながら説明する。
【００２０】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に示すように、表面に向けて層内のＧｅ組成比を漸次減少させたＳｉＧｅの傾斜組成領域として第１のＳｉＧｅ層２を例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２１】
次に、第１のＳｉＧｅ層２上に、該第１のＳｉＧｅ層２の最終的なＧｅ組成比で一定組成比の第２のＳｉＧｅ層３を、緩和層としてエピタキシャル成長する。さらに、第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成する。なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．７〜０．８μｍ、歪みＳｉ層４が１５〜２２ｎｍである。また、上記減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２２】
上記成膜直後のウェーハは、その表面にクロスハッチ、すなわち数μｍ周期で数十ｎｍの大きな凹凸が生じている。このクロスハッチを取り除くため、次に、上記成膜を行ったウェーハを熱酸化炉においてパイロ酸化、すなわち水分を含んだ雰囲気ガス中で熱酸化処理を行う。なお、熱処理温度は、８００℃から１３００℃の温度範囲内に設定する。この熱酸化処理により、図１の（ｂ）に示すように、歪みＳｉ層４全体が酸化されると共に、第２のＳｉＧｅ層３の上部では、ＳｉとＧｅとがほぼ同程度の速度で酸化されてＧｅを含んだ酸化膜３ａが形成される。なお、該酸化膜３ａは、十分な平坦化効果を得るために膜厚１００ｎｍ以上形成しておく。
【００２３】
次に、上記酸化膜３ａが形成されたウェーハをフッ酸によりエッチング処理することにより、図１の（ｃ）に示すように、酸化膜３ａが除去される。この際、酸化膜３ａが除去されて露出した第２のＳｉＧｅ層３の表面は、成膜直後のウェーハ表面に比べてその表面粗さがＰ-Ｖ(Peak to Valley)で１／５程度まで小さくなる。
【００２４】
さらに、酸化膜３ａが除去されたウェーハの表面を、機械的化学的研磨（ＣＭＰ：メカノケミカルポリッシング）により仕上げ研磨を行うことにより、表面粗さがさらに改善され、Ｐ-Ｖで１ｎｍ以下とすることができる。
次に、仕上げ研磨された第２のＳｉＧｅ層３上に、第２のＳｉＧｅ層３と同じＧｅ組成比でＳｉＧｅ層をエピタキシャル成長して、第２のＳｉＧｅ層３を所定の膜厚まで厚くし、さらにその上に新たに歪みＳｉ層５を膜厚１５〜２２ｎｍ程度エピタキシャル成長することにより、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷが作製される。
【００２５】
このように本実施形態の半導体ウェーハＷでは、成膜後に第２のＳｉＧｅ層３上面を酸化させて酸化膜３ａを形成し、さらに酸化膜３ａをエッチングにより除去するので、成膜後にクロスハッチが生じているウェーハ上面は酸化過程で表面粗さが改善され、酸化膜３ａを除去すると良好な表面ラフネスの第２のＳｉＧｅ層表面を露出させることができる。
【００２６】
また、水分を含む雰囲気ガス中で第２のＳｉＧｅ層３上面をパイロ酸化することにより、ＳｉとＧｅとがほぼ同程度の速度で酸化されて第２のＳｉＧｅ層３上面にＧｅを含んだ酸化膜３ａが形成され、第２のＳｉＧｅ層３上面近傍のＧｅ組成比が必要以上に高くなることを抑制することができる。
さらに、酸化膜形成前に、第２のＳｉＧｅ層３上にさらに歪みＳｉ層４をエピタキシャル成長して保護膜としているので、熱酸化時の熱により第２のＳｉＧｅ層３上面のＧｅが移動して表面が荒れることを防ぐことができる。
【００２７】
また、第１のＳｉＧｅ層２がＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域であるので、転位が第１のＳｉＧｅ層２に沿った方向にのび易くなってＳｉＧｅ層中の特に表面側で転位の密度を抑制することができる。
【００２８】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図３を参照して説明する。
【００２９】
図３は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲート酸化膜６及びゲートポリシリコン膜７を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜７上にゲート電極（図示略）をパターニングして形成する。
【００３０】
次に、ゲート酸化膜６もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層５及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３１】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層５にチャネル領域が形成されるので、表面粗さが改善された良質な歪みＳｉ層５により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００３２】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００３３】
例えば、上記各実施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で６５％から１００％Ｇｅあるいは１００％Ｇｅとなるように第１のＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、上記酸化膜形成、酸化膜除去及び仕上げ研磨した表面上にＩｎＧａＰ（インジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ素）やＡｌＧａＡｓ（アルミガリウムヒ素）を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、良好な表面ラフネスで高特性の太陽電池用基板が得られる。
【００３４】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、成膜工程後にＳｉＧｅ層上面を酸化させて酸化膜を形成する酸化膜形成工程と、該酸化膜形成工程後に酸化膜をエッチングにより除去する酸化膜除去工程とを有するので、酸化過程で表面粗さが改善され、酸化膜の除去により良好な表面ラフネスのＳｉＧｅ層表面を有する基板を得ることができる。
さらに、このＳｉＧｅ層上に歪みＳｉ層を形成すれば、表面ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００３５】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良好な表面ラフネスで良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】  本発明に係る一実施形態における半導体基板を工程順に示す断面図である。
【図２】  本発明に係る一実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図３】  本発明に係る一実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【符号の説明】
１  Ｓｉ基板
２  第１のＳｉＧｅ層
３  第２のＳｉＧｅ層
３ａ  酸化膜
４、５  歪みＳｉ層
６  ＳｉＯ2ゲート酸化膜
７  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｗ  半導体ウェーハ（半導体基板）
【図１】
0004378904.tif 000002
【図２】
0004378904.tif 000003
【図３】
0004378904.tif 000004