(57)【特許請求の範囲】
【請求項１】
ユーザの設定に応じた時期にタイミングパルスを発生する複数のタイミング発生手段と、
前記複数のタイミング発生手段からタイミングパルスが発せられる毎にピン出力を変化させる波形形成手段と、
全てのタイミング発生手段を、同一の周期内で、タイミングパルスを発生できるアクティブ状態とするインターリーブオフ状態と、一部のタイミング発生手段を、同一の周期内で、タイミングパルスを発生できるアクティブ状態とし、かつ、残るタイミング発生手段を、前記同一の周期に続く周期内で、タイミングパルスを発生できるアクティブ状態とするインターリーブオン状態と、を実現するインターリーブ手段と、
を備えることを特徴とするタイミングパルス発生回路。
【請求項２】
前記インターリーブ手段は、前記インターリーブオン状態が実現されている間は、前記一部のタイミング発生手段がタイミングパルスを発生する状態と、前記残るタイミング発生手段がタイミングパルスを発生する状態とを周期毎に交互に生じさせることを特徴とする請求項１記載のタイミングパルス発生回路。
【請求項３】
前記タイミング発生手段は、
ユーザの設定値を読み込んで、その設定値と計数値とが一致した時点で粗パルスを発生するカウンタと、
ユーザの設定値を読み込んで、前記粗パルスに基づいて正確なタイミングパルスを生成するバーニアと、
を備えることを特徴とする請求項２記載のタイミングパルス発生回路。
【請求項４】
前記インターリーブ手段は、
インターリーブオフ信号およびインターリーブオン信号を発生するインターリーブ信号発生手段と、
前記インターリーブオフ信号が発せられている場合には、全てのタイミング発生手段をアクティブ状態とし、かつ、前記インターリーブオン信号が発せられている場合には、周期毎に反転するチェンジ信号が第１レベルである状況下では前記一部のタイミング発生手段のみをアクティブ状態とし、前記チェンジ信号が第２レベルである状況下では前記残りのタイミング発生手段のみをアクティブ状態とする論理回路と、
を備えることを特徴とする請求項１乃至３の何れか１項記載のタイミングパルス発生回路。
【請求項５】
前記論理回路は、前記インターリーブオフ信号が発せられている場合には、全てのタイミングパルス発生手段のイネーブル端子に対して、常にアクティブ信号を供給し、前記インターリーブオン信号が発せられている場合には、前記一部のタイミングパルス発生手段のイネーブル端子に前記チェンジ信号およびその反転信号の一方を供給し、前記残るタイミングパルス発生手段のイネーブル端子に、前記チェンジ信号およびその反転信号の他方を供給することを特徴とする請求項４記載のタイミングパルス発生回路。
【請求項６】
前記一部のタイミング発生手段が備える前記カウンタおよびバーニアの一方は、周期毎に交互にタイミングパルスを生成するための処理を実行する第１バンクおよび第２バンクを備え、
前記インターリーブ手段は、前記インターリーブオン状態が実現されている間は、前記一部のタイミング発生手段に、内蔵するカウンタおよびバーニアにより前記タイミングパルスを生成させ、一方、前記残るタイミング発生手段には、前記一部のタイミング発生手段に内蔵される第１および第２バンクの一方と、前記残るタイミング発生手段に内蔵されるカウンタおよびバーニアの一方とを用いて前記タイミングパルスを生成させることを特徴とする請求項３記載のタイミングパルス発生回路。
【請求項７】
前記第１バンクおよび前記第２バンクは、周期毎に粗パルスを発生する第１カウンタバンクおよび第２カウンタバンクであることを特徴とする請求項６記載のタイミングパルス発生回路。
【請求項８】
前記インターリーブ手段は、
インターリーブオフ信号およびインターリーブオン信号を発生するインターリーブ信号発生手段と、
前記インターリーブオフ信号が発せられている場合には、前記一部のタイミング発生手段が備える第１および第２カウンタバンクの出力を、そのタイミング発生手段が備えるバーニアに供給し、かつ、前記残るタイミング発生手段が備えるカウンタの出力を、そのタイミング発生手段が備えるバーニアに供給するインターリーブオフ状態を実現し、更に、前記インターリーブオン信号が発せられている場合には、前記一部のタイミング発生手段が備える第１カウンタバンクの出力を、そのタイミング発生手段が備えるバーニアに供給し、かつ、前記第２カウンタバンクの出力を、前記残るタイミング発生手段が備えるバーニアに供給するインターリーブオン状態を実現する選択手段と、
を備えることを特徴とする請求項７記載のタイミングパルス発生回路。
【請求項９】
前記複数のタイミング発生手段は、前記タイミングパルスを発生する周期毎に、前記ユーザの設定を読み込むことを特徴とする請求項１乃至８の何れか１項記載のタイミングパルス発生回路。
【請求項１０】
請求項１乃至９の何れか１項記載のタイミングパルス発生回路と、
複数種類の半導体装置に関する試験に必要な処理を実行する試験処理実行手段と、
を備えることを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、タイミングパルス発生回路および半導体試験装置に係り、特に、LSIを対象とする種々の試験を実行する上で好適なタイミングパルス発生回路、および、そのタイミングパルス発生回路を用いた半導体試験装置に関する。
【０００２】
【従来の技術】
従来より、LSIを被測定デバイスとして種々の試験を実行する半導体試験装置が知られている。図１５は、従来の半導体試験装置が備えるタイミングパルス発生回路の回路図を示す。
従来のタイミングパルス発生回路は、基準信号発生部３を備えている。基準信号発生部３は、半導体試験装置の内部基準信号を発生する部分である。半導体試験装置においては、基準信号に基づいて、処理サイクルの実行周期が定められる。
【０００３】
基準信号発生部３には、複数のタイミング発生部（ＴＧ）、より具体的には、第１乃至第ｎのＴＧ、すなわち、ｎ個のＴＧが接続されている。第１乃至第ｎのＴＧは、それぞれ、第１乃至第ｎカウンタ１、および、第１乃至第ｎバーニア２を備えている。第１乃至第ｎカウンタ１には、基準信号発生部３で生成された基準信号が供給されている。一方、第１乃至第ｎバーニア２には、所定の遅延処理が施された基準信号（以下、遅延基準信号と称す）と、第１乃至第ｎカウンタ１の出力信号とが供給されている。
【０００４】
第１乃至第ｎカウンタ１は、基準信号に基づいて計数値をインクリメントすると共に、１周期毎にその計数値をリセットする。また、第１乃至第ｎカウンタ１は、それぞれ、１周期毎にユーザの設定を読み込んで、計数値がその設定に応じた値となった時点でタイミングパルスを発生することができる。第１乃至第ｎカウンタ１によれば、上記の処理を実行することにより、それぞれ、ユーザの設定に応じた粗いタイミングパルスを生成することができる。
【０００５】
第１乃至第ｎバーニア２は、それぞれ、第１乃至第ｎカウンタ１の出力パルスと、遅延基準信号とのOR論理をとり、その結果得られた信号を基に所望のタイミングパルスを発生する。第１乃至第ｎバーニア２は、それぞれ、１周期毎にユーザの設定を読み込み、正確にその設定に一致するエッジが得られるように、タイミングパルスを発生することができる。第１乃至第ｎバーニア２によれば、上記の処理を実行することにより、それぞれ、ユーザの設定に正確に対応するタイミングパルスを発生することができる。
【０００６】
第１乃至第ｎバーニアの出力、すなわち、第１乃至第ｎのＴＧの出力は、波形形成回路４に供給される。波形形成回路４は、１つの出力ピンに対応して設けられている。波形形成回路４は、第１乃至第ｎＴＧの何れかからタイミングパルスが供給される毎に、ピン出力を反転させる回路である。図１５に示すタイミングパルス発生回路において、波形供給回路４には、１周期のうちに第１乃至第ｎのＴＧからｎ個のタイミングパルスを供給することができる。このため、図１５に示すタイミングパルス発生回路によれば、１周期のうちにｎ個のタイミングパルスを発生させることができる。
【０００７】
波形形成回路４から出力されるタイミングパルスは、被測定デバイスの１ピンに対して、または、半導体試験装置に内蔵される判定回路に供給される。上記のタイミングパルスは、被測定デバイスの１ピンに供給される場合は、例えば、アドレス信号、または、クロック信号として用いられる。一方、上記のタイミングパルスは、判定回路に供給される場合には、被測定デバイスの出力を判定するタイミングを決める信号として用いられる。
【０００８】
半導体試験装置には、実行すべき試験の内容に応じて、タイミングパルスの発生時期をリアルタイムに変化させることが要求される場合がある。図１５に示す半導体試験装置によれば、第１乃至第ｎカウンタ１および第１乃至第ｎバーニア２に対する指令、すなわち、ユーザによる設定を変化させることにより、タイミングパルスの発生時期をリアルタイムに変化させることができる。
【０００９】
ところで、従来の半導体試験装置において、第１乃至第ｎカウンタ１、および、第１乃至第ｎバーニア２は、１周期毎にユーザの設定を読み込み、その設定に応じた時期にタイミングパルスを発生する。このため、第１乃至第ｎのＴＧは、１周期が開始された後、タイミングデータの設定等が終了する間は、タイミングパルスを発生できない状態となる。
【００１０】
図１６は、上記の状態の生ずる期間（以下、タイミングデッドゾーンと称す）と、半導体試験装置における処理サイクルの周期との関係を示す。従来の半導体試験装置において、図１６中に斜線で表す期間は、第１乃至第ｎのＴＧの全てにおけるタイミングデッドゾーンである。
【００１１】
半導体試験装置に対して高速でタイミングパルスを発生することが要求される場合は、同一のＴＧに対して、周期Ｎの終了間際と周期N+1の開始直後にタイミングパルスの発生が要求される事態が生じ得る。すなわち、図１６中に実線で示すタイミングパルスの後に、波線で示すタイミングパルスの発生が要求される事態が生じ得る。
【００１２】
しかし、上述したタイミングでのパルスの発生と共に、パルスの発生タイミングをリアルタイムに変化させることが要求されている場合には、後者のパルス、すなわち、波線で示すパルスを発生させるべき時期がタイミングデッドゾーン内となる。このため、図１５に示す従来の半導体試験装置によっては、このような状況下で所望のタイミングパルスを発生させることができない。
【００１３】
図１７は、タイミングデッドゾーンの問題を解決するために従来用いられているタイミングパルス発生回路の回路図を示す。図１７に示すタイミングパルス発生回路は、第１乃至第m+1のＴＧを備えている（ｍは奇数）。第１乃至第m+1のＴＧは、それぞれ、第１乃至第m+1カウンタ１と、第１乃至第m+1バーニア２とを備えている。
【００１４】
第１乃至第m+1のＴＧには、それぞれ、イネーブル回路５が設けられている。イネーブル回路５は、ＴＧに対する入力を選択的に有効または無効とする回路である。図１７に示すタイミングパルス発生回路において、基準信号発生部３は、処理サイクルの１周期毎に反転するチェンジ信号を出力する。
【００１５】
第１乃至第m+1のＴＧのうち、偶数番目のＴＧが備えるイネーブル回路５には、そのチェンジ信号が直接供給されている。一方、第１乃至第m+1のＴＧのうち、奇数番目のＴＧが備えるイネーブル回路５には、インバータ回路を介してそのチェンジ信号が供給されている。上記の構造によれば、半導体試験装置の処理サイクル毎に、偶数番目のＴＧ群と、奇数番目のＴＧ群とが交互に有効とされる。
【００１６】
また、第１乃至第m+1のＴＧには、隣接する２つのＴＧ毎に１つのインターリーブ回路６が設けられている。インターリーブ回路６は、２つのＴＧの何れか一方の出力を、周期毎に有効とする回路である。上記の構造によれば、処理サイクルの周期毎に、インターリーブ回路６から、偶数番目のＴＧで生成されるタイミングパルスと、奇数番目のＴＧで生成されるタイミングパルスとを交互に出力させることができる。
【００１７】
すなわち、図１７に示すタイミングパルス発生回路においては、偶数番目のＴＧがタイミングパルスを発生する周期中に、次の周期において奇数番目のＴＧがタイミングパルスを発生するための処理を終了させることができる。同様に、奇数番目のＴＧがタイミングパルスを発生する周期中には、次の周期において偶数番目のＴＧがタイミングパルスを発生するための処理を終了させることができる。このため、図１７に示すタイミングパルス発生回路によれば、各周期の開始直後にタイミングデッドゾーンが生ずるのを確実に防止することができる。
【００１８】
【発明が解決しようとする課題】
しかし、図１７に示すタイミングパルス発生回路の構成によれば、１周期中に発生させ得る最大のタイミングパルス数に対して２倍のＴＧが必要となる。すなわち、上記図１５に示す構成によれば、１周期中にｎ個のタイミングパルスを発生させる機能を、ｎ個のＴＧにより実現することができるのに対して、図１７に示す構成によれば、m+1個のＴＧを用いて、１周期中にm+1／２個のタイミングパルスしか発生させることができない。このため、図１７に示す従来のタイミングパルス発生回路は、実装部品の増大に伴う消費電力の増大および基板サイズの増大、装置の大型化、および、コストの上昇等の不都合を生じ易いものであった。
【００１９】
本発明は、上記のような課題を解決するためになされたもので、１ピン毎に１つの波形形成回路と複数のＴＧとを備え、全てのＴＧが１周期内にタイミングパルスを発生し得る状態と、一部のＴＧを他のＴＧにインターリーブさせることによりタイミングデッドゾーンの発生を防止する状態とを共に実現するタイミングパルス発生回路を提供することを第１の目的とする。
【００２０】
また、本発明は、上述したタイミングパルス発生回路を用いて半導体装置の試験を行う半導体試験装置を提供することを第２の目的とする。
【００２１】
【課題を解決するための手段】
本発明の請求項１に係るタイミングパルス発生回路は、ユーザの設定に応じた時期にタイミングパルスを発生する複数のタイミング発生手段と、
前記複数のタイミング発生手段からタイミングパルスが発せられる毎にピン出力を変化させる波形形成手段と、
全てのタイミング発生手段を、同一の周期内で、タイミングパルスを発生できるアクティブ状態とするインターリーブオフ状態と、一部のタイミング発生手段を、同一の周期内で、タイミングパルスを発生できるアクティブ状態とし、かつ、残るタイミング発生手段を、前記同一の周期に続く周期内で、タイミングパルスを発生できるアクティブ状態とするインターリーブオン状態と、を実現するインターリーブ手段と、
を備えることを特徴とするものである。
【００２２】
本発明の請求項２に係るタイミングパルス発生回路は、前記インターリーブ手段が、前記インターリーブオン状態が実現されている間は、前記一部のタイミング発生手段がタイミングパルスを発生する状態と、前記残るタイミング発生手段がタイミングパルスを発生する状態とを周期毎に交互に生じさせることを特徴とするものである。
【００２３】
本発明の請求項３に係るタイミングパルス発生回路は、前記タイミング発生手段が、
ユーザの設定値を読み込んで、その設定値と計数値とが一致した時点で粗パルスを発生するカウンタと、
ユーザの設定値を読み込んで、前記粗パルスに基づいて正確なタイミングパルスを生成するバーニアと、
を備えることを特徴とするものである。
【００２４】
本発明の請求項４に係るタイミングパルス発生回路は、前記インターリーブ手段が、
インターリーブオフ信号およびインターリーブオン信号を発生するインターリーブ信号発生手段と、
前記インターリーブオフ信号が発せられている場合には、全てのタイミング発生手段をアクティブ状態とし、かつ、前記インターリーブオン信号が発せられている場合には、周期毎に反転するチェンジ信号が第１レベルである状況下では前記一部のタイミング発生手段のみをアクティブ状態とし、前記チェンジ信号が第２レベルである状況下では前記残りのタイミング発生手段のみをアクティブ状態とする論理回路と、
を備えることを特徴とするものである。
【００２５】
本発明の請求項５に係るタイミングパルス発生回路は、前記論理回路が、前記インターリーブオフ信号が発せられている場合には、全てのタイミングパルス発生手段のイネーブル端子に対して、常にアクティブ信号を供給し、前記インターリーブオン信号が発せられている場合には、前記一部のタイミングパルス発生手段のイネーブル端子に前記チェンジ信号およびその反転信号の一方を供給し、前記残るタイミングパルス発生手段のイネーブル端子に、前記チェンジ信号およびその反転信号の他方を供給するものである。
【００２６】
本発明の請求項６に係るタイミングパルス発生回路は、
前記一部のタイミング発生手段が備える前記カウンタおよびバーニアの一方が、周期毎に交互にタイミングパルスを生成するための処理を実行する第１バンクおよび第２バンクを備え、
前記インターリーブ手段が、前記インターリーブオン状態が実現されている間は、前記一部のタイミング発生手段に、内蔵するカウンタおよびバーニアにより前記タイミングパルスを生成させ、一方、前記残るタイミング発生手段には、前記一部のタイミング発生手段に内蔵される第１および第２バンクの一方と、前記残るタイミング発生手段に内蔵されるカウンタおよびバーニアの一方とを用いて前記タイミングパルスを生成させることを特徴とするものである。
【００２７】
本発明の請求項７に係るタイミングパルス発生回路は、前記第１バンクおよび前記第２バンクが、周期毎に粗パルスを発生する第１カウンタバンクおよび第２カウンタバンクであることを特徴とするものである。
【００２８】
本発明の請求項８に係るタイミングパルス発生回路は、前記インターリーブ手段が、
インターリーブオフ信号およびインターリーブオン信号を発生するインターリーブ信号発生手段と、
前記インターリーブオフ信号が発せられている場合には、前記一部のタイミング発生手段が備える第１および第２カウンタバンクの出力を、そのタイミング発生手段が備えるバーニアに供給し、かつ、前記残るタイミング発生手段が備えるカウンタの出力を、そのタイミング発生手段が備えるバーニアに供給するインターリーブオフ状態を実現し、更に、前記インターリーブオン信号が発せられている場合には、前記一部のタイミング発生手段が備える第１カウンタバンクの出力を、そのタイミング発生手段が備えるバーニアに供給し、かつ、前記第２カウンタバンクの出力を、前記残るタイミング発生手段が備えるバーニアに供給するインターリーブオン状態を実現する選択手段と、
を備えることを特徴とするものである。
【００２９】
本発明の請求項９に係るタイミングパルス発生回路は、前記複数のタイミング発生手段が、前記タイミングパルスを発生する周期毎に、前記ユーザの設定を読み込むことを特徴とする。
本発明の請求項１０に係る半導体試験装置は、請求項１乃至９の何れか１項記載のタイミングパルス発生回路と、
複数種類の半導体装置に関する試験に必要な処理を実行する試験処理実行手段と、
を備えることを特徴とするものである。
【００３０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００３１】
実施の形態１．
図１は、本発明の実施の形態１のタイミングパルス発生回路の回路図を示す。本実施形態のタイミングパルス発生回路は、マイクロコンピュータ、同期式または非同期式メモリ等のLSIを被測定デバイスとして、所定の試験を実行する半導体試験装置の一部である。
【００３２】
図１に示す如く、タイミングパルス発生回路は、基準信号発生部３を備えている。基準信号発生部３は、所定の周期で反転する基準信号、および、半導体試験装置が実行する試験において、処理サイクルの１周期とされる期間毎に反転するチェンジ信号を出力する。
【００３３】
基準信号発生部３によって生成される基準信号は、第１乃至第ｎのタイミング発生回路、すなわち、第１乃至第ｎのＴＧに供給されている（ｎは偶数）。第１乃至第ｎのＴＧは、それぞれ、第１乃至第ｎカウンタ１および第１乃至第ｎバーニア２を備えている。また、第１乃至第ｎのＴＧには、それぞれイネーブル回路５が設けられている。イネーブル回路５は、“Ｌ”入力によりアクティブ状態、すなわち、ＴＧに対する入力信号を有効とする状態を実現し、かつ、“Ｈ”入力により非アクティブ状態、すなわち、ＴＧに対する入力信号を無効とする状態を実現する回路である。
【００３４】
第１乃至第ｎカウンタ１は、対応するイネーブル回路５がアクティブ状態を実現している場合に、基準信号を受けて計数値をインクリメントすると共に、１周期毎にその計数値をリセットする。また、第１乃至第ｎカウンタ１は、それぞれ、半導体試験装置が実行する処理の１周期毎にユーザの設定を読み込むと共に、計数値がその設定に応じた値となった時点でタイミングパルスを発生する。第１乃至第ｎカウンタ１によれば、上記の処理を実行することにより、それぞれ、ユーザの設定に応じた粗いタイミングパルスを生成することができる。
【００３５】
第１乃至第ｎバーニア２には、それぞれ、第１乃至第ｎカウンタ１の出力パルスが供給されていると共に、遅延回路を介して、基準信号発生部３から基準信号、すなわち、遅延基準信号が供給されている。第１乃至第ｎバーニア２は、第１乃至第ｎカウンタ１の出力パルスと遅延基準信号とのOR論理をとり、その結果得られた信号を基に所望のタイミングパルスを発生する。第１乃至第ｎバーニア２は、それぞれ、１周期毎にユーザの設定を読み込み、正確にその設定に一致するエッジが得られるように、タイミングパルスを発生する。第１乃至第ｎバーニア２によれば、上記の処理を実行することにより、それぞれ、ユーザの設定に正確に対応するタイミングパルスを発生することができる。
【００３６】
本実施形態のタイミングパルス発生回路は、複数の機能部６を備えている。機能部６は、隣接する２つのＴＧに対して１つずつ設けられている。機能部６は、奇数番目のＴＧに対応するイネーブル回路５に接続される２入力NOR回路６０４、および、偶数番目のＴＧに対応するイネーブル回路５に接続される２入力NOR回路６０５を備えている。
【００３７】
NOR回路６０４の一方の入力端子には、基準信号発生部３からチェンジ信号が供給されている。また、NOR回路６０５の一方の入力端子には、インバータ回路６０６を介して、基準信号発生部３からチェンジ信号が供給されている。更に、これら２つのNOR回路の他方の入力端子には、Ｄフリップフロップ６０３の出力信号が供給されている。
【００３８】
Ｄフリップフロップ６０３は、半導体試験装置のＣＰＵから供給されるバス信号により、または、専用線を介して供給される高速信号により制御される。具体的には、Ｄフリップフロップ６０３は、これらのバス信号または高速信号に応じて、“Ｈ”出力または“Ｌ”出力を発生する。
【００３９】
機能部６は、２入力AND回路６０１を備えている。AND回路６０１の一方の入力端子には、奇数番目のＴＧが備えるバーニア２の出力信号が供給されている。また、AND回路６０１の他方の入力端子には、２入力OR回路６０７の出力信号が供給されている。OR回路６０７の入力端子には、偶数番目のＴＧが備えるバーニアの出力信号と、Ｄフリップフロップ６０３の出力信号とが供給されている。
【００４０】
機能部６は、更に、２入力NAND回路６０２を備えている。NAND回路６０２の一方の入力端子には、インバータ回路６０８を介して偶数番目のＴＧが備えるバーニア２の出力信号が供給されている。また、NAND回路６０２の他方の入力端子には、Ｄフリップフロップ６０３の出力信号が供給されている。AND回路６０１の出力信号、および、NAND回路６０２の出力信号は、共に波形形成回路４に供給されている。
【００４１】
波形形成回路４は、１つの出力ピンに対応して設けられている。波形形成回路４は、AND回路６０１およびNAND回路６０２の何れかからタイミングパルスが供給される毎に、ピン出力を反転させる回路である。
【００４２】
波形形成回路４から出力されるタイミングパルスは、被測定デバイスの１ピンに対して、または、半導体試験装置に内蔵される判定回路に供給される。上記のタイミングパルスは、被測定デバイスの１ピンに供給される場合は、例えば、アドレス信号、または、クロック信号として用いられる。一方、上記のタイミングパルスは、判定回路に供給される場合には、被測定デバイスの出力を判定するタイミングを決める信号として用いられる。
【００４３】
次に、図２乃至図６を参照して、本実施形態のタイミングパルス発生回路の動作について説明する。
図２は、Ｄフリップフロップ６０３が“Ｈ”出力を発生する場合の状態を示す。Ｄフリップフロップ６０３が“Ｈ”出力を発生する場合、イネーブル回路５の入力が“Ｌ”入力に固定される。従って、この場合は常に第１乃至第ｎのＴＧがアクティブ状態となる。
【００４４】
また、Ｄフリップフロップ６０３が“Ｈ”出力を発生する場合、AND回路６０１の一方の入力端子への入力が“Ｈ”入力に固定されると共に、NAND回路６０２の一方の入力端子への入力が“Ｈ”入力に固定される。この場合、奇数番目のＴＧから発せられるタイミングパルスがAND回路６０１を介して波形形成回路４に供給されると共に、偶数番目のＴＧから発せられるタイミングパルスがNAND回路６０２を介して波形形成回路４に供給される。
【００４５】
つまり、Ｄフリップフロップ６０３が、“Ｈ”出力を発生する場合、第１乃至第ｎのＴＧは、それぞれ、ユーザの設定に対応する適当な時期に波形形成回路４に向けてタイミングパルスを発生する。この場合、第１乃至第ｎのＴＧは、半導体試験装置が実行する処理の１周期内に、最大ｎ個のタイミングパルスを波形形成回路４に供給することができる。
【００４６】
図３は、上記の状況下、すなわち、Ｄフリップフロップ６０３が“Ｈ”出力を発する状況下で実現されるタイミングチャートの１例を示す。
上記の状況下では、図３（Ｃ）および（Ｄ）に示す如く、第１および第２のＴＧは常にオン状態、すなわち、アクティブ状態に維持される。
【００４７】
図３（Ｅ）および（Ｆ）は、第１および第２のＴＧの設定値、すなわち、それらのＴＧがタイミングパルスを発生すべき時期としてユーザに設定された時期を示す。第１および第２のＴＧが常にアクティブ状態である場合、それらのＴＧから発せられたタイミングパルスは、図３（Ｇ）および（Ｈ）に示す如く、所定の遅延の後にAND回路６０１およびNAND回路６０２から出力される。従って、この場合は、図３（Ｉ）に示す如く、同一周期内で個々のＴＧがタイミングパルスを発生する毎に出力を反転させるピン出力を得ることができる。
【００４８】
次に、図４を参照して、本実施形態のタイミングパルス発生回路におけるタイミングデッドゾーンの影響について説明する。
図４は、Ｄフリップフロップ６０３の出力信号が“Ｈ”信号であり、かつ、図４（Ｅ）に示す如く、第１のＴＧが、周期１において、その終了間際にタイミングパルスを発生するように設定されている状況下で実現されるタイミングチャートを示す。
【００４９】
上述の如く、第１のＴＧは、１周期毎にユーザの設定を読み込んでその設定に応じた時期にタイミングパルスを発生する。このため、タイミングパルスを発生した後、タイミングデータの処理等が完了するまでの所定期間中は、新たにタイミングパルスを発生することができない。上記の理由により、周期１における第１のＴＧのタイミングパルス発生時期が、図４（Ｅ）に示す如く周期１の終了間際に設定されている場合は、周期２が開始された後、所定期間は、タイミングデッドゾーンとなる。
【００５０】
タイミングパルス発生回路に対して、高速でタイミングパルスを発生することが要求される場合には、第１のＴＧに対して、タイミングデッドゾーン内でタイミングパルスを発生することが要求される事態が生じ得る。この場合、Ｄフリップフロップ６０３の出力が“Ｈ”出力に固定されていると、図４（Ｇ）に示す如く、所望のタイミングパルスが生成できず、その結果、図４（Ｉ）に示す如く、所望のタイミングでピン出力を反転させ得ない事態が生ずる。
【００５１】
図５は、本実施形態のタイミングパルス発生回路において、Ｄフリップフロップ６０３の出力を“Ｌ”出力に固定した状態を示す。Ｄフリップフロップ６０３の出力が“Ｌ”出力である場合、イネーブル回路５の入力は、基準信号発生部３によって生成されるチェンジ信号に依存する。従って、この場合、奇数番目のＴＧ群と、偶数番目のＴＧ群とは、１周期毎に交互にアクティブ状態となる。
【００５２】
また、Ｄフリップフロップ６０３の出力が“Ｌ”出力である場合、AND回路６０１には、奇数番目のＴＧの出力信号とと共に、前段のOR回路６０７を介して、偶数番目のＴＧの出力信号が供給される。従って、この場合、AND回路６０１は、１周期毎に、奇数番目のＴＧの出力と、偶数番目のＴＧの出力とを交互に波形形成回路４に供給する。一方、Ｄフリップフロップ６０３の出力信号が“Ｌ”出力に固定されている場合、NAND回路６０２の出力は“Ｈ”出力に固定される。従って、この場合、NAND回路６０２から波形形成回路４へはタイミングパルスが供給されない。
【００５３】
図６は、上記の状況下で、すなわち、Ｄフリップフロップ６０３の出力が“Ｌ”出力に固定されている状況下で実現されるタイミングチャートを示す。
図６に示すタイミングチャートは、図６（Ｅ）および（Ｆ）に示す如く、第１のＴＧのタイミングパルス発生時期が周期１の終了間際に設定されており、第２のＴＧのタイミングパルス発生時期が周期２の終了間際に設定されている場合に実現される。
【００５４】
Ｄフリップフロップ６０３の出力が“Ｌ”出力に固定されている場合、周期１では第１のＴＧからタイミングパルスが発せられる一方、第２のＴＧからはタイミングパルスが発せられない。このため、第２のＴＧは、図６（Ｆ）に示す如く、周期２が開始された直後に、適正にタイミングパルスを発生することができる。
【００５５】
また、Ｄフリップフロップ６０３の出力が“Ｌ”出力に固定されている場合、第１のＴＧから発せられるタイミングパルス、および、第２のＴＧから発せられるタイミングパルスは、図６（Ｇ）に示す如く、共にAND回路６０１から出力される。その結果、タイミングデッドゾーンの無いタイミングで、２つのタイミングパルスが生成される。従って、上記の状況下では、図６（Ｉ）に示す如く、タイミングデッドゾーンの影響を受けること無く、所望のピン先波形を形成することができる。
【００５６】
上述の如く、本実施形態のタイミングパルス発生回路によれば、同一ピンに対応する複数のＴＧを全て使用して１周期内にタイミングパルスを発生させる必要がある場合は、インターリーブ機能をオフして、全てのＴＧが、同一の周期内で、個別に設定された適当な時期にタイミングパルスを発生する状態を実現することができる。また、同一ピンに対応する複数のＴＧの中に使用する必要の無いＴＧが存在する場合には、インターリーブ機能をオンとして、タイミングデッドゾーンの無いタイミング設定を可能とすることができる。
【００５７】
被測定デバイスが、例えば高速マイクロコンピュータ、または、高速同期式メモリである場合は、試験の実行のために、１周期内にタイミングパルスが１つしか設定されない場合がある。一方、被測定デバイスが、例えば非同期式メモリである場合は、試験の実行のために、１周期内に複数のタイミングパルスを設定することが必要である。
【００５８】
本実施形態のタイミングパルス発生回路によれば、１周期内に発生させるタイミングパルスの数を変化させることができると共に、使用されないＴＧが生じた場合に、そのＴＧを利用してタイミングデッドゾーンの発生を防止することができる。このため、本実施形態のタイミングパルス発生回路によれば、種々の被測定デバイスを試験するために必要とされる様々な状況を効率良く実現することができる。
【００５９】
また、本実施形態において、上記のタイミングパルス発生回路は、種々の被測定デバイスを対象とする複数の試験を実行する機能を備える半導体試験装置に搭載されている。より具体的には、高速マイクロコンピュータ、高速同期式メモリ、および、非同期式メモリ等を対象とする複数の試験を実行する機能を備える半導体試験装置に搭載されて用いられる。本実施形態の半導体試験装置によれば、上述した種々のLSIの他、例えば、メモリ内蔵マイコンや、メモリ内蔵ASIC等の種々のLSIに関する試験を効率的に実行することができる。
【００６０】
尚、上記の実施形態においては、第１乃至第ｎのＴＧが前記請求項１記載の「タイミング発生手段」に、波形形成回路４が前記請求項１記載の「波形形成手段」に、機能部６が前記請求項１記載の「インターリーブ手段」に、それぞれ相当している。
【００６１】
また、上記の実施形態においては、奇数番目および偶数番目のＴＧの一方が前記請求項２記載の「一部のタイミング発生手段」に、それらの他方が前記請求項２記載の「残るタイミング発生手段」に、それぞれ相当している。
【００６２】
また、上記の実施形態においては、第１乃至第ｎカウンタが前記請求項３記載の「カウンタ」に、第１乃至第ｎバーニアが前記請求項３記載の「バーニア」に、それぞれ相当している。
【００６３】
また、上記の実施形態においては、Ｄフリップフロップ６０３が前記請求項４記載の「インターリーブ信号発生手段」に、NOR回路６０４，６０５およびインバータ回路６０６が前記請求項４または５記載の「論理回路」に、それぞれ相当している。
【００６４】
実施の形態２．
次に、図７乃至図１４を参照して、本発明の実施の形態２について説明する。図７は、本発明の実施の形態２のタイミングパルス発生回路の回路図を示す。本実施形態のタイミングパルス発生回路は、実施の形態１のタイミングパルス発生回路と同様に、マイクロコンピュータ、同期式または非同期式メモリ等のLSIを被測定デバイスとして、所定の試験を実行する半導体試験装置の一部である。尚、図７において、上記図１に示す構成部分と同一の部分については、同一の符号を付してその説明を省略する。
【００６５】
図７に示す如く、本実施形態のタイミングパルス発生回路において、第１乃至第ｎのＴＧは、それぞれ、第１乃至第ｎカウンタ７を備えている。本実施形態において、基準信号発生部３は、上述した基準信号およびチェンジ信号と共に、ロード信号を発生する。ロード信号は、１テスト周期毎に繰り返し発せられる所定間隔のパルス信号で構成される信号である。これらの信号は、基準信号発生部３から第１乃至第ｎカウンタ７に供給されている。
【００６６】
図８は、第１カウンタ７の回路図を示す。尚、第１乃至第ｎカウンタ７は構成において同一である。このため、ここでは、第１カウンタ７の構造をそれらの代表例として説明する。
第１カウンタ７は、奇数テスト周期用の第１カウンタバンク７０１と、偶数テスト周期用の第２カウンタバンク７０２とを備えている。第１カウンタバンク７０１のロード端子LDには、OR回路７１１の出力信号が供給されている。OR回路７１１には、ロード信号と、チェンジ信号の反転信号とが供給されている。
【００６７】
一方、第２カウンタバンク７０２のロード端子LDには、OR回路７１２の出力信号が供給されている。OR回路７１２には、ロード信号と、チェンジ信号とが供給されている。上記の構造によれば、第１および第２カウンタバンク７０１，７０２に供給されるロード信号は、チェンジ信号により１周期毎に無効信号とされる。第１および第２カウンタバンク７０１、７０２は、基準信号を入力信号として計数値をインクリメントし、LD端子にパルス信号（エッジ）が入力されることにより計数値をクリアするカウンタである。従って、第１および第２カウンタバンク７０１，７０２は、それぞれ、２テスト周期を一つの単位として計数値のインクリメント処理を行う。
【００６８】
第１カウンタ７は、メモリ７０３を備えている。メモリ７０３は、試験の実行条件に関するユーザの設定を記憶するメモリである。メモリ７０３は、記憶している設定データD0(15,0)を１周期毎に出力する。メモリ７０３から出力されるデータD0(15,0)は、ラッチ回路７０４，７０５に供給される。ラッチ回路７０４，７０５は、それぞれ、トグル回路７０８の出力信号または反転出力信号のアップエッジを受けてデータD0(15,0)を取り込む。
【００６９】
トグル回路７０８は、ロード信号をクロック信号として出力を反転させる回路である。上記の構造によれば、ラッチ回路７０４、７０５に、１テスト周期毎に交互にデータD0(15,0)を取り込ませ、それぞれの回路に、取り込んだデータを２テスト周期の間保持させることができる。
【００７０】
ラッチ回路７０４，７０５の出力データD0は、それぞれ、比較回路７０６，７０７に供給される。また、比較回路７０６，７０７には、それぞれ、第１または第２カウンタバンク７０１，７０２の出力信号が供給されている。比較回路７０６，７０７には、それぞれ、NAND回路７１３，７１４が接続されている。NAND回路７１３，７１４は、第１または第２カウンタバンク７０１，７０２の計数値と、ラッチ７０４，７０５の出力データD0とが異なる場合にその出力を“Ｈ”に維持し、それらが一致することにより、出力パルスを生成する。
【００７１】
NAND回路７１３，７１４の出力は、Ｄフリップフロップ７０９，７１０に供給されている。Ｄフリップフロップ７０９，７１０は、基準信号の遅延信号をクロック信号としてNAND回路７１３，７１４の出力を外部に出力する。以下、Ｄフリップフロップ７０９，７１０の出力を、それぞれ、第１バンク出力、および、第２バンク出力と称す。
【００７２】
図９は、第１カウンタ７の動作を説明するためのタイミングチャートを示す。尚、図９に示すタイミングチャートは、図９（Ｊ），（Ｋ）に示す如く、周期１において、ラッチ回路７０４がユーザの設定値“１”をラッチし、周期２においてラッチ回路７０５がユーザの設定値“２”をラッチし、更に、周期３においてラッチ回路７０４がユーザの設定値“１”をラッチした場合に実現されるタイミングチャートである。
【００７３】
図９（Ｏ），（Ｐ）に示す如く、第１カウンタ７は、周期毎に交互に、ユーザの設定値と第１または第２カウンタバンクの計数値とが一致した時点で、第１バンク出力および第２バンク出力を発生する。本実施形態において、第１乃至第ｎカウンタ７は、上記の如く、周期毎に交互の出力信号を発するラインを備えている点に特徴を有している。
【００７４】
図７に示す如く、本実施形態のタイミングパルス発生回路は、複数の機能部８を備えている。機能部８は、隣接する２つのＴＧに対して一つずつ設けられている。それぞれの機能部８は、第１乃至第ｎカウンタ７のそれぞれに対応するOR回路８０４を備えている。それらのOR回路８０４には、第１乃至第ｎカウンタ７から、第１および第２バンク出力が供給されている。
【００７５】
また、機能部８は、２つの選択回路８０５，８０６を備えている。選択回路８０５，８０６は、２つの入力端子（Ａ端子およびＢ端子）、セレクト端子ＳＬおよび出力端子Ｑを備えている。選択回路８０５，８０６は、セレクト端子SLに“Ｌ”信号が供給されている場合にＡ端子に供給される信号を出力し、一方、セレクト端子SLに“Ｈ”信号が供給されている場合にＢ端子に供給されている信号を出力する回路である。
【００７６】
一方の選択回路８０５のＡ端子およびＢ端子には、それぞれ、奇数番目のＴＧが備えるカウンタ７の第１バンク出力、および、そのカウンタ７に対応するOR回路８０４の出力が供給されている。そして、この選択回路８０５の出力は、対応するバーニア２に供給されている。
【００７７】
他方の選択回路８０６のＡ端子およびＢ端子には、それぞれ、奇数番目のＴＧが備えるカウンタ７の第２バンク出力、および、偶数番目のカウンタ７から第１および第２バンク出力を受けているOR回路８０４の出力が供給されている。そして、この選択回路８０６の出力は、対応するバーニア２に供給されている。
【００７８】
また、選択回路８０５，８０６のセレクト端子SLには、Ｄフリップフロップ８０３の出力信号が供給されている。Ｄフリップフロップ８０３は、実施の形態１におけるＤフリップフロップ６０３と同様に、半導体試験装置のＣＰＵから供給されるバス信号により、または、専用線を介して供給される高速信号により制御される。
【００７９】
機能部８は、２入力AND回路８０１、２入力NAND回路８０２、OR回路６０７，および、インバータ回路８０７，８０８を備えている。これらは、実施の形態１におけるAND回路６０１,NAND回路６０２，OR回路６０７およびインバータ回路６０８と同様に、Ｄフリップフロップ８０３の出力信号に応じて、第１乃至第ｎバーニア２の出力信号を、適宜波形形成回路４に伝達する。
【００８０】
次に、本実施形態のタイミングパルス発生回路の動作について説明する。
図１０は、Ｄフリップフロップ８０３の出力が“Ｈ”に固定されている場合の状態を示す。Ｄフリップフロップ８０３の出力が“Ｈ”に固定されている場合、セレクト端子SLに対して“Ｈ”出力が供給される。この場合、選択回路８０５，８０６は、Ｂ入力を選択する。その結果、選択回路８０５は、奇数番目のＴＧに対応するOR回路８０４の出力をバーニア２に供給する。一方、選択回路８０６は、偶数番目のＴＧに対応するOR回路８０４の出力をバーニア２に供給する。
【００８１】
また、Ｄフリップフロップ８０３が“Ｈ”出力を発生する場合、AND回路８０１の一方の入力端子への入力が“Ｈ”入力に固定されると共に、NAND回路８０２の一方の入力端子への入力が“Ｌ”入力に固定される。この場合、AND回路８０１は、奇数番目のＴＧが備えるバーニア２の出力信号を波形形成回路４に供給する。また、NAND回路８０２は、偶数番目のＴＧが備えるバーニア２の出力信号を波形形成回路４に供給する。
【００８２】
従って、Ｄフリップフロップ８０３が、“Ｈ”出力を発生する場合、第１乃至第ｎのＴＧは、それぞれ、１テスト周期毎に、ユーザの設定に対応する適当な時期に波形形成回路４に向けてタイミングパルスを供給することができる。この場合、タイミングパルス発生回路は、１テスト周期内に、最大ｎ個のタイミングパルスを発生することができる。
【００８３】
図１１は、上記の状況下、すなわち、Ｄフリップフロップ８０３が“Ｈ”出力を発する状況下で実現されるタイミングチャートの１例を示す。
上記の状況下では、図１１（Ｉ）および（Ｊ）に示す如く、第１および第２バーニア２は、それぞれ、周期毎に、ユーザの設定に応じた適当な時期にタイミングパルスを発生する。
【００８４】
また、上記の状況下では、図１１（Ｋ），（Ｌ）に示す如く、第１および第２バーニア２から出力されるタイミングパルスは、それぞれ、AND回路８０１およびNAND回路８０２から出力される。従って、この場合は、図１１（Ｍ）に示す如く、同一周期内で、個々のＴＧがタイミングパルスを発生する毎に出力を反転させるピン出力を得ることができる。
【００８５】
次に、図１２を参照して、本実施形態のタイミングパルス発生回路におけるタイミングデッドゾーンの影響について説明する。
図１２は、Ｄフリップフロップ８０３の出力信号が“Ｈ”信号であり、かつ、図１２（Ｋ）に示す如く、第１のＴＧが、周期１において、その終了間際にタイミングパルスを発生するように設定されている状況下で実現されるタイミングチャートを示す。
【００８６】
第１のＴＧは、１周期毎にユーザの設定を読み込んでその設定に応じた時期にタイミングパルスを発生する。このため、タイミングパルスを発生した後、タイミングデータの処理等が完了する間での所定期間中は、新たにタイミングパルスを発生することができない。上記の理由により、、周期１における第１のＴＧのタイミングパルス発生時期が、図１２（Ｋ）に示す如く周期１の終了間際に設定されている場合は、周期２が開始された後、所定期間は、タイミングデッドゾーンとなる。
【００８７】
タイミングパルス発生回路に対して、高速でタイミングパルスを発生することが要求される場合には、第１のＴＧに対して、タイミングデッドゾーン内でタイミングパルスを発生することが要求される事態が生じ得る。この場合、Ｄフリップフロップ８０３の出力が“Ｈ”出力に固定されていると、図１２（Ｋ）に示す如く、所望のタイミングパルスが生成できず、その結果、図１２（Ｍ）に示す如く、所望のタイミングでピン出力を反転させ得ない事態が生ずる。
【００８８】
図１３は、本実施形態のタイミングパルス発生回路において、Ｄフリップフロップ８０３の出力を“Ｌ”出力に固定した状態を示す。Ｄフリップフロップ８０３の出力が“Ｌ”出力である場合、選択回路８０５，８０６は、Ａ入力を選択する。従って、この場合は、奇数番目のＴＧが備えるカウンタの第１バンク出力、および、第２バンク出力が、それぞれ、奇数番目のバーニア２および偶数番目のバーニア２に供給される。
【００８９】
また、Ｄフリップフロップ８０３の出力が“Ｌ”出力である場合、AND回路８０１には、奇数番目のＴＧの出力信号と共に、前段のOR回路８０７を介して、偶数番目のＴＧの出力信号が供給される。従って、この場合、AND回路８０１は、１周期毎に、奇数番目のＴＧの出力と、偶数番目のＴＧの出力とを交互に波形形成回路４に供給する。一方、Ｄフリップフロップ８０３の出力信号が“Ｌ”出力に固定されている場合、NAND回路８０２の出力は“Ｈ”出力に固定される。従って、この場合、NAND回路９０２から波形形成回路４へはタイミングパルスが供給されない。
【００９０】
図１４は、上記の状況下で、すなわち、Ｄフリップフロップ８０３の出力が“Ｌ”出力に固定されている状況下で実現されるタイミングチャートを示す。
図１４に示すタイミングチャートは、図１４（Ｉ）および（Ｊ）に示す如く、第１のＴＧのタイミングパルス発生時期が周期１の終了間際に設定されており、第２のＴＧのタイミングパルス発生時期が周期２の終了間際に設定されている場合に実現される。
【００９１】
Ｄフリップフロップ８０３の出力が“Ｌ”出力に固定されている場合、周期１では第１カウンタの第１バンク出力が、第１のＴＧからタイミングパルスとして発せられる一方、第２バーニア２（第２のＴＧ）からはタイミングパルスが発せられない。このため、第２バーニア２は、図１４（Ｊ）に示す如く、周期２が開始された直後に、適正にタイミングパルスを発生することができる。
【００９２】
また、Ｄフリップフロップ８０３の出力が“Ｌ”出力に固定されている場合、第１のＴＧから発せられるタイミングパルス、および、第２のＴＧから発せられるタイミングパルスは、図１４（Ｋ）に示す如く、共にAND回路８０１から出力される。その結果、タイミングデッドゾーンの無いタイミングで、２つのタイミングパルスが生成される。従って、上記の状況下では、図１４（Ｉ）に示す如く、タイミングデッドゾーンの影響を受けること無く、所望のピン先波形を形成することができる。
【００９３】
上述の如く、本実施形態のタイミングパルス発生回路によれば、同一ピンに対応する複数のＴＧを全て使用して１周期内にタイミングパルスを発生させる必要がある場合は、インターリーブ機能をオフして、全てのＴＧが、同一の周期内で、個別に設定された適当な時期にタイミングパルスを発生する状態を実現することができる。また、同一ピンに対応する複数のＴＧの中に使用する必要の無いＴＧが存在する場合には、インターリーブ機能をオンとして、タイミングデッドゾーンの無いタイミング設定を可能とすることができる。このため、本実施形態のタイミングパルス発生回路によれば、実施の形態１の場合と同様に、種々の被測定デバイスを試験するために必要とされる様々な状況を効率良く実現することができる。
【００９４】
特に、本実施形態のタイミング発生回路は、バーニア２のみをインターリーブすることにより、上述した所望の機能を実現している。バーニア２のみをインターリーブすることによれば、カウンタ１とバーニア２の双方をインターリーブする場合に比してインターリーブに要するメモリ容量を削減することができる。従って、本実施形態のタイミング発生回路によれば、実施の形態１の回路に比して少ないメモリ容量で所望の機能を実現し得るという効果を得ることができる。
【００９５】
また、本実施形態において、上記のタイミングパルス発生回路は、種々の被測定デバイスを対象とする複数の試験を実行する機能を備える半導体試験装置に搭載されて用いられる。より具体的には、高速マイクロコンピュータ、高速同期式メモリ、および、非同期式メモリ等を対象とする複数の試験を実行する機能を備える半導体試験装置に搭載されて用いられる。本実施形態の半導体試験装置によれば、上述した種々のLSIの他、例えば、メモリ内蔵マイコンや、メモリ内蔵ASIC等の種々のLSIに関する試験を効率的に実行することができる。
【００９６】
尚、上記の実施形態においては、第１カウンタバンク７０１および第２カウンタバンク７０２が、それぞれ、前記請求項６記載の「第１バンク」および「第２バンク」に、機能部８が前記請求項６記載の「前記インターリーブ手段」に、それぞれ相当している。
【００９７】
また、上記の実施形態においては、Ｄフリップフロップ８０３が前記請求項８記載の「インターリーブ信号発生手段」に、OR回路８０４、および、選択回路８０５，８０６が前記請求項８記載の「選択手段」に、それぞれ相当している。
【００９８】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
請求項１記載の発明によれば、全てのタイミング発生手段が個別にタイミングパルスを発生し得る状態と、使用されていないタイミング発生手段を用いてタイミングデッドゾーンを回避し得る状態とを実現することができる。このため、本発明のタイミングパルス発生回路によれば、種々の半導体装置に関する試験を実行することができる。
【００９９】
請求項２記載の発明によれば、一部のタイミング発生手段と、残るタイミング発生手段とが、交互にタイミングパルスを発生するため、タイミングデッドゾーンの影響を受けること無く連続的に所望のタイミングを生成することができる。
【０１００】
請求項３記載の発明によれば、カウンタにより粗パルスを発生させ、バーニアによりその粗パルスの精度を高めることにより、簡単な構造で高精度なタイミングパルスを生成することができる。
【０１０１】
請求項４記載の発明によれば、インターリーブオフ状態では、全てのタイミング発生手段をアクティブ状態とすることで、それら全てが個別にタイミングを発生し得る状態を実現できる。また、インターリーブオン状態では、周期毎に、一部のタイミング発生手段と、残るタイミング発生手段とを交互にアクティブ状態とすることができる。この場合、一部のタイミング発生手段と、残るタイミング発生手段とに対して、１周期おきにタイミングパルスの発生要求が生ずるため、タイミングデッドゾーンの発生が防止できる。
【０１０２】
請求項５記載の発明によれば、請求項４記載の機能を、簡単な構造で実現することができる。
【０１０３】
請求項６記載の発明によれば、インターリーブ状態においては、一部のタイミング発生手段については、カウンタとバーニアの双方にユーザの設定を記憶させる必要があるが、残るタイミング発生手段については、カウンタとバーニアの一方のみにユーザの設定を記憶させることにより所望の機能を実現できる。このため、本発明によれば、少ないメモリ容量で所望の機能を実現することができる。
【０１０４】
請求項７および８記載の発明によれば、請求項６記載の機能を、簡単な構造で実現することができる。
【０１０５】
請求項１０記載の発明によれば、タイミング発生回路が種々の半導体装置に対して適用可能であると共に、半導体装置自身が、種々の半導体装置に関する試験を実行する機能を有している。従って、本発明の半導体試験装置によれば、種々の半導体装置を被測定デバイスとして、効率良く試験を実行することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１のタイミングパルス発生回路の回路図である。
【図２】  インターリーブオフ状態下での図１に示すタイミングパルス発生回路の回路図である。
【図３】  インターリーブオフ状態下での図１に示すタイミングパルス発生回路の動作を説明するためのタイミングチャートである。
【図４】  図１に示すタイミングパルス発生回路におけるタイミングデッドゾーンの影響を説明するためのタイミングチャートである。
【図５】  インターリーブオン状態下での図１に示すタイミングパルス発生回路の回路図である。
【図６】  インターリーブオン状態下での図１に示すタイミングパルス発生回路の動作を説明するためのタイミングチャートである。
【図７】  本発明の実施の形態２のタイミングパルス発生回路の回路図である。
【図８】  図１に示すタイミングパルス発生回路が備える第１カウンタの回路図である。
【図９】  図８に示す第１カウンタの動作を説明するためのタイミングチャートである。
【図１０】  インターリーブオフ状態下での図７に示すタイミングパルス発生回路の動作を説明するためのタイミングチャートである。
【図１１】  インターリーブオフ状態下での図７に示すタイミングパルス発生回路の動作を説明するためのタイミングチャートである。
【図１２】  図７に示すタイミングパルス発生回路におけるタイミングデッドゾーンの影響を説明するためのタイミングチャートである。
【図１３】  インターリーブオン状態下での図７に示すタイミングパルス発生回路の回路図である。
【図１４】  インターリーブオン状態下での図１に示すタイミングパルス発生回路の動作を説明するためのタイミングチャートである。
【図１５】  従来のタイミングパルス発生回路の回路図である。
【図１６】  図１５に示すタイミングパルス発生回路におけるタイミングデッドゾーンの影響を説明するためのタイミングチャートである。
【図１７】  インターリーブ機能を備える従来のタイミングパルス発生回路の回路図である。
【符号の説明】
１；７  第１乃至第ｎカウンタ、    ２  第１乃至第ｎバーニア、    ３  基準信号発生部、    ４  波形形成回路、    ５  イネーブル回路、    ６；８  機能部、    ６０３；８０３  Ｄフリップフロップ、    ８０５，８０６    選択回路、    ＴＧ  タイミング発生部。
【図１】
0004215860.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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