(57)【特許請求の範囲】
【請求項１】
（Ｋ×Ｌ）個のＩ／Ｏと、
各々がＫ個のＩ／Ｏを有するＬ個のメモリ・ブロックからなるメモリ・アレイと、
連続するデータをＭビットのデータ単位で、前記複数のメモリ・ブロックの各々に記憶させるために、前記メモリ・アレイをマッピングする手段と、
前記各メモリ・ブロックにおいて、前記Ｍビットのデータ単位で記憶されたデータをＮビット（Ｎ＝Ｍ÷Ｋ）の固定のバースト長で、連続するデータとして読み出せるように、前記各メモリ・ブロック内のアドレスを各ブロック毎に独立して指定するアドレス指定手段とを備え、
前記Ｋ、Ｌ、Ｍ、Ｎは、いずれも２のべき乗の整数である、メモリ・チップ。
【請求項２】
前記連続するデータは画素データであり、前記Ｍビットのデータは一画素のデータであることを特徴とする、請求項１記載のメモリ・チップ。
【請求項３】
前記マッピング手段は、隣接する一画素のデータがそれぞれ異なるメモリ・ブロックに記憶されるようにメモリ・アレイをマッピングすることを特徴とする、請求項２記載のメモリ・チップ。
【請求項４】
前記アドレス指定手段は、各メモリ・ブロックに共通のロウ・アドレスを指定し、さらに各メモリ・ブロック毎に異なるカラム・アドレスを指定することを特徴とする、請求項１記載のメモリ・チップ。
【請求項５】
前記アドレス指定手段は、各メモリ・ブロック毎に、カラム・アドレスの共通の上位ビットを指定すると共に異なる下位２ビットを指定することを特徴とする、請求項４記載のメモリ・チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ・チップ及びデータ記憶方法に関し、より詳しくは、画像用メモリ・チップ及び画像データの記憶方法に関する。
【０００２】
【従来の技術】
現在はバンド幅の大きなＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）がメモリの主流になっている。特に画像用メモリにおいては、表示画像の多色化及び３Ｄ（３次元）画像の増加によって１画素あたりのデータ量が増加しており、大量のデータを高速に処理できるようにＳＤＲＡＭを用いることが多い。
【０００３】
ＤＲＡＭ（Dynamic Random Access Memory）について簡単に説明すると、ＤＲＡＭは、マトリックス状に配置されたメモリ・セルのロウ・アドレス（ワード・ライン）とカラム・アドレス（ビット・ライン）を指定し、指定されたメモリ・セルにアクセスする。アクセスしたいメモリ・セルのロウ・アドレスを指定すると、指定されたロウ・アドレスに対応するワード・ライン上の全データがセンス・アンプに送られる。続いて、カラム・アドレスを指定すると、センス・アンプに送られたデータの中から、指定されたカラム・アドレスに対応するデータが出力される。
【０００４】
指定されたロウ・アドレスの全データをセンス・アンプで増幅するため、続けて同じロウ・アドレスのデータを読み出す場合は、カラム・アドレスを指定するだけでよい。この同一ロウ・アドレスのデータを連続してアクセスするページ・モードでは、ロウ・アドレスを指定し直す必要がないため、高速にデータを出力できる。
【０００５】
ＳＤＲＡＭ（Synchronous DRAM）は、先頭データのロウ・アドレス及びカラム・アドレスを指定すると、それ以後のアドレスはメモリ・チップ内で自動生成され、クロックに同期してデータが連続出力される。連続出力されるデータ数（バースト長）は、２，４，８，１６等の数を選択できる。このクロックに同期してデータをアクセスするバースト・モードでは、クロック毎にデータを読み出すので、上述したページ・モードよりも更に高速にデータを出力できる。
【０００６】
このＳＤＲＡＭのバースト・モードは、クロックに同期してデータを出力する以外は基本的に従来のぺージ・モードと同じであり、１回のロウ・アクセスによって活性化された多教のセンス・アンプに対して、カラム・アドレスを指定することで高速アクセスを実現している。従って、同一ロウ・アドレスに対するアクセスでは読み出し速度は大きく向上する。しかし、異なるロウ・アドレスに対してはセンス・アンプに新たにデータを読み出さなければならず、速度の向上は少ない。
【０００７】
このような異なるロウ・アドレスへのアクセス速度を向上させるために、ＳＤＲＡＭは複数のメモリ・バンクを備えている。複数のメモリ・バンクは、各々がほぼ独立して動作することができ、例えば、あるバンクにアクセスしている間に他のバンクを活性化あるいはプリチャージして、この活性化あるいはプリチャージによる待ち時間がデータ転送に影響を与えないようにしている。
【０００８】
図１２にＳＤＲＡＭチップ９０の構成例を示す。このメモリ・チップ９０は、４個のバンクを備えている。メモリ・チップ９０は共通の一組のデータＩ／Ｏ（Input/Output）および共通の一組のアドレス入力を備えている。例えば、メモリ・チップ９０の容量が６４Ｍビット，Ｉ／Ｏ数が３２個の“２Ｍビット”×“３２Ｉ／Ｏ”構成であった場合、２Ｍビット（＝２21Ｍビット）のアドレスを指定するのに２１本のアドレス線が必要になる。通常は、ロウ・アドレスとカラム・アドレスを時分割で２つに分けて入力することで、アドレス線を半分（１１本）にすることが多い。アドレスを入力すると、３２個のＩ／Ｏのそれぞれにデータを読み出したり、３２個のＩ／Ｏからそれぞれ入力されたデータをメモリに書き込んだりできる。
【０００９】
ほとんどの画像表示装置では、表示画面最上段から最下段まで横１ラインずつ順に走査していく。そのため、横方向に並んだ画素データに高速にアクセスできるようにメモリへのマッピングが行われる。具体的には、図１３（ａ）に示すように、画像データの横一列に並んだ画素データが同一ワード線（同一ロウ・アドレス）に記憶されるようにマッピングが行われる。このようなマッピングを行うことにより、走査方向である横一列に並んだ画素データを高速に読み出すことができる。画素データのマッピングの詳細を図１３（ｂ）に示す。図面上、表示画像９２を構成する上からｍ行目、左からｎ列目の画素をＰＩＸ（ｍ，ｎ）で表している（ｍ，ｎ＝０，１，２，３）。最上段の横に並んだ４つの画素はバンク０の同一ワード線に記憶されている。同様に、上から２番目，３番目，４番目の横に並んだ４つの画素はバンク１，バンク２，バンク３の同一ワード線にそれぞれ記憶されている。
【００１０】
１画素のデータが６４ビットである場合、Ｉ／Ｏ数が３２であるので、１画素のデータは２ビットのバーストで読み出せる。８個のＩ／Ｏを１つのブロックとし、８個のＩ／Ｏと各バンクとの接続概念を示すブロック図を図１４に、８個のＩ／Ｏと各バンクとのデータ入出力の概念図を図１５（ａ）に示す。Ｓ０〜Ｓ１５は８ビットのバーストを表し、Ｓ０，Ｓ４，Ｓ８，Ｓ１２はバンク０のデータ、Ｓ１，Ｓ５，Ｓ９，Ｓ１３はバンク１のデータ、Ｓ２，Ｓ６，Ｓ１０，Ｓ１４はバンク２のデータ、Ｓ３，Ｓ７，Ｓ１１，Ｓ１５はバンク３のデータを表す。
【００１１】
横一列に並んだ最上段の４画素のデータを読み出す場合は、図１５（ｂ）に示すように、バンク０から読み出されたＳ０，Ｓ４，Ｓ８，Ｓ１２の８ビット・バーストの先頭から１番目と２番目がＰＩＸ（０，０）の画素データとして取り出され、８ビット・バーストの先頭から３番目と４番目，５番目と６番目，７番目と８番目が、ＰＩＸ（０，１），ＰＩＸ（０，２），ＰＩＸ（０，３）の画素データとしてそれぞれ取り出される。
【００１２】
このように、横一列に並んだ４画素のデータを読み出す場合は、８ビットのバースト長で１つのバンクからデータを読み出す。２画素×２画素の四角形状に並んだ４画素のデータを読み出す場合は、４ビットのバースト長で２つのバンクからそれぞれデータを読み出す。例えば、左上の四角形状に並んだ４画素のデータを読み出す場合は、図１５（ｃ）に示すように、バンク０から読み出されたＳ０，Ｓ４，Ｓ８，Ｓ１２の４ビット・バーストの先頭から１番目と２番目，３番目と４番目がＰＩＸ（０，０），ＰＩＸ（０，１）の画素データとして取り出され、バンク１から読み出されたＳ１，Ｓ５，Ｓ９，Ｓ１３の４ビット・バーストの先頭から１番目と２番目，３番目と４番目がＰＩＸ（１，０），ＰＩＸ（１，１）の画素データとして取り出される。縦一列に並んだ４画素のデータを読み出す場合は、２ビットのバースト長で４つのバンクからそれぞれデータを読み出す。
【００１３】
しかし、バースト長を変える場合は、メモリ・チップをスタンバイ状態にしてバースト長をセットし直す必要がある。メモリ・チップをスタンバイ状態にすると、データ転送は中断される。しかも、データ転送を再開するには、再度ワード線を活性化しなければならない。このように、バースト長の変更はデータ転送速度を低下させる。横方向以外の縦方向や斜め方向等に並んだ画素データにアクセスする場合は、横方向に並んだ画素データに比べてアクセス速度が低下する。
【００１４】
さらに、複数のバンクにアクセスすると、各バンクのワード線を活性化させるために消費電力が増加する。例えば、横一列に並んだ画素データを読み出す場合は１つのバンクしかアクセスしないが、縦一列に並んだ画素データを読み出す場合は４つのバンクにアクセスするために、消費電力は４倍に増加する。さらに、バンクを備えると、メモリ・チップの構造が複雑化し、コストも増加する。図１４に示すように、Ｉ／Ｏとバンク間の配線が、多数のシグナル線が交差する複雑な配線となる。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、メモリに記憶された表示画像の各画素へのアクセスを高速に行うことのできるメモリ・チップ及び画像データの記憶方法に関する。
【００１６】
【課題を解決するための手段】
本発明のメモリ・チップは、複数のブロックに分けられたデータ入出力部と、各データ入出力部から入力されたデータ又は各データ入出力部へ読み出されるデータがそれぞれ記憶される、データ入出力部と同数のブロックに分けられたメモリ・アレイと、データ入出力部から入力されたデータの書き込みアドレスまたはデータ入出力部へ出力するデータの読み出しアドレスを各ブロックごとにそれぞれ指定するアドレス指定手段とを含む。このようなメモリ・チップは、アドレス指定手段でメモリ・アレイの各ブロックごとにアドレスを指定し、各データ入出力部にそれぞれ指定したデータを出力することができる。同様に、各データ入出力部から入力されたデータを、アドレス指定手段で指定された各ブロックのアドレスにそれぞれ記憶することもできる。
【００１７】
本発明のデータ記憶方法は、複数のブロックに分けられたデータ入出力部から入力されたデータの書き込みアドレスを前記各ブロックごとにそれぞれ指定するアドレス指定ステップと、メモリ・アレイの指定された各アドレスに各データ入出力部から入力されたデータを書き込むステップとを含む。
【００１８】
【発明の実施の形態】
次に、本発明に係るメモリ・チップ及びデータ記憶方法の実施の形態について、図面に基づいて詳しく説明する。本実施形態では、容量が６４Ｍビット，Ｉ／Ｏ数が３２のメモリ・チップを例にして説明する。主にデータの読み出しを例にして説明するが、データの書き込みも同様に行うことができる。
【００１９】
図１に本発明のメモリ・チップ１０の一構成例を示す。メモリ・チップ１０は、４つのブロックに分けられたＩ／Ｏと、Ｉ／Ｏと同数の４つのブロックに分けられたメモリ・アレイ（ブロックＡ，Ｂ，Ｃ，Ｄ）と、各ブロックごとのアドレスが入力される４つのブロックに分けられたアドレス入力とを含む。１ブロックあたりの容量が１６Ｍビット、Ｉ／Ｏ数が８なので、各ブロックは“２Ｍビット”×“８Ｉ／Ｏ”の構成となり、２Ｍビット（＝２21ビット）のアドレスの指定には２１本のアドレス入力線がそれぞれ必要になる。ロウ・アドレスとカラム・アドレスを時分割で入力した場合は、半分の１１本のアドレス入力線が必要になる。４ブロックでは４４本のアドレス入力線が必要になる。
【００２０】
本実施形態では、バースト長を８ビットに固定している。そのため、従来のように２ビットや４ビットのバースト長でアクセスすることが無いため、カラム・アドレスのうち３ビットは不要になる。これにより、必要なアドレス入力線は１８本になる。さらに、クロックの立ち上がりと立ち下りに分けてアドレス入力を行えば、従来と同じアドレス・データを半分のアドレス入力線で入力できる。そのため、１ブロックのアドレス入力線は５本で済み、４ブロックのアドレス入力線の合計は２０本になる。
【００２１】
本発明では、各ブロックごとにアドレスを指定することができ、ブロックに分けられたＩ／Ｏ，アドレス入力及びメモリ・アレイのそれぞれをあたかも独立したメモリ・チップのように扱うことができる。各ブロックごとに、個別のロウ・アドレス及びカラム・アドレスを指定することができる。図１に示すように、各ブロックごとに個別のワード・ライン１６を活性化し、ワード・ライン１６上の個別のカラム・アドレスのデータ１８を読み出すことができる。
【００２２】
メモリ・チップ１０に記憶される画素データのマッピングの一例を図２（ａ），（ｂ）に示す。表示画像１２を構成する上からｍ行目、左からｎ列目の画素を、従来（図１３）と同様にＰＩＸ（ｍ，ｎ）で表している。本発明では、１画素単位のデータが各ブロックにそれぞれ記憶されるので、４つのブロックから４つの画素データを並行して読み出せるようにマッピングが行われる。
【００２３】
図２（ｂ）に示すように、ＰＩＸ（０，０），ＰＩＸ（０，１），ＰＩＸ（０，２），ＰＩＸ（０，３）の各画素データは、それぞれブロックＡ，ブロックＢ，ブロックＣ，ブロックＤに記憶される。ＰＩＸ（１，０），ＰＩＸ（１，１），ＰＩＸ（１，２），ＰＩＸ（１，３）の各画素データは、それぞれブロックＤ，ブロックＣ，ブロックＢ，ブロックＡに記憶される。ＰＩＸ（２，０），ＰＩＸ（２，１），ＰＩＸ（２，２），ＰＩＸ（２，３）の各画素データは、それぞれブロックＢ，ブロックＡ，ブロックＤ，ブロックＣに記憶される。ＰＩＸ（３，０），ＰＩＸ（３，１），ＰＩＸ（３，２），ＰＩＸ（３，３）の各画素データは、それぞれブロックＣ，ブロックＤ，ブロックＡ，ブロックＢに記憶される。
【００２４】
このマッピングでは、横一列に並んだ４つの画素データが、それぞれ異なるブロックに記憶される。されに、縦一列に並んだ４つの画素データも、それぞれ異なるブロックに記憶される。斜めに並んだ４つの画素データも、それぞれ異なるブロックに記憶される。２×２の四角形状に並んだ４つの画素データも、一部を除いてそれぞれ異なるブロックに記憶される。
【００２５】
さらに、図２（ａ）に示すように、横方向に並んだ４行の画素データは、各ブロックの同一ロウ・アドレスに記憶される。例えば、ＰＩＸ（０，０）とＰＩＸ（１，３）とＰＩＸ（２，１）とＰＩＸ（３，２）はブロックＡの同一ロウ・アドレスに記憶される。これらのマッピングは、メモリ・コントローラ（図示していない）によって制御される。
【００２６】
次に、このようなメモリ・チップ及びデータ記憶方法を用いたデータの読み出しを例にして、その作用を説明する。
【００２７】
本発明では、各ブロックから８ビットの固定バースト長で画素データを読み出す。各ブロックは８つのＩ／Ｏを備えているので、１回のバーストで１画素分のデータ（６４ビット）をそれぞれ読み出すことができる。８個のＩ／Ｏと各ブロックとのデータ入出力の概念図を図３（ａ）に示す。Ａ０〜Ｄ３は８ビットのバーストを表し、Ａ０〜Ａ３はブロックＡのデータ，Ｂ０〜Ｂ３はブロックＢのデータ，Ｃ０〜Ｃ３はブロックＣのデータ，Ｄ０〜Ｄ３はブロックＤのデータを表す。
【００２８】
Ａ０，Ｂ０，Ｃ０，Ｄ０はＰＩＸ（０，０），ＰＩＸ（０，１），ＰＩＸ（０，２），ＰＩＸ（０，３）の画素データをそれぞれ表し、Ａ１，Ｂ１，Ｃ１，Ｄ１はＰＩＸ（１，３），ＰＩＸ（１，２），ＰＩＸ（１，１），ＰＩＸ（１，０）の画素データをそれぞれ表し、Ａ２，Ｂ２，Ｃ２，Ｄ２はＰＩＸ（２，１），ＰＩＸ（２，０），ＰＩＸ（２，３），ＰＩＸ（２，２）の画素データをそれぞれ表し、Ａ３，Ｂ３，Ｃ３，Ｄ３はＰＩＸ（３，２），ＰＩＸ（３，３），ＰＩＸ（３，０），ＰＩＸ（３，１）の画素データをそれぞれ表す。
【００２９】
図２（ｂ）の横一列に並んだ最上段の４画素のデータを読み出す場合は、図３（ｂ）に示すように、ブロックＡからＡ０を読み出してＰＩＸ（０，０）の画素データを得る。同様に、ブロックＢ，Ｃ，ＤからＢ０，Ｃ０，Ｄ０を読み出してＰＩＸ（０，１），ＰＩＸ（０，２），ＰＩＸ（０，３）の画素データを得る。これら４画素の読み出しは並行して行われる。表示画面の走査方向である横方向に並んだ４つの画素データを読み出す場合は、各ブロックから１回の８ビット・バーストで画素データを並行して読み出すため、従来と同様に高速に読み出しを行うことができる。
【００３０】
図２（ｂ）の左端の縦一列の４画素を読み出す場合は、上述した横方向に並んだ４つの画素と同様に、ブロックＡ，Ｂ，Ｃ，ＤからＡ０，Ｂ２，Ｃ３，Ｄ１をそれぞれ並行して読み出す。縦方向に並んだ４つの画素データを読み出す場合も、各ブロックから８ビットのバーストでデータを読み出す。１回の８ビット・バーストで画素データを読み出すため、横方向と同様のアクセス速度で読み出しを行うことができる。
【００３１】
図２（ｂ）の左上の２画素×２画素の四角形状に並んだ４画素のデータを読み出す場合は、図３（ｃ）に示すように、ブロックＡ，Ｂ，Ｃ，ＤからＡ０，Ｂ０，Ｃ１，Ｄ１をそれぞれ８ビット・バーストで並行して読み出す。２画素×２画素の四角形状に並んだ４つの画素も、各ブロックからそれぞれ画素データを読み出す場合は、１回の８ビット・バーストで画素データを読み出すため、横方向と同様のアクセス速度で読み出しを行うことができる。
【００３２】
図４に示すように、任意の４つの画素データ（Ａ０，Ｂ２，Ｃ１，Ｄ３）又は（Ａ１，Ｂ３，Ｃ２，Ｄ２）を読み出す場合でも、異なるブロックから各データを読み出す場合は、横方向に並んだ画素と同様に１回の８ビット・バーストで読み出しを行うことができる。
【００３３】
本発明のメモリ・チップは、横方向以外の縦方向や斜め方向等に並んだ画素等であっても、異なるブロックからそれぞれ画素データを読み出す場合は、横方向に並んだ画素データと同様に、１回の８ビット・バーストでデータを読み出すことができる。この画素データのマッピングは任意である。従来のようにバースト長の変更を必要としないので、バースト長の変更によるデータ転送の中断は発生しない。
【００３４】
画素データは、各ブロックに１画素単位で記憶されているため、１画素のみにアクセスする場合は、１つのブロックのワード・ライン１８を活性化させるだけでよい。このとき、従来の４バンクから１画素のデータを読み出す場合に比べて、活性化させるワード・ライン数は１／４になるので、消費電力も１／４になる。
【００３５】
さらに従来（図１２）では各バンクから３２個のＩ／Ｏにそれぞれデータを取り出さなければならないので、１２８本のシグナル線が複雑に交差した配線となる。本発明（図１）では各ブロックから８個のＩ／Ｏにそれぞれデータを取り出すので、全体で３２本のシグナル線を交差させずに取り出すことができ、配線が簡単かつ容易になる。
【００３６】
各ブロックがアドレス入力、データＩ／Ｏも含めてほぼ完全に物理的に独立しており、メモリ・アレイが小さいことに加えてメモリを動作させる為の回路がメモリ・アレイに全て近接しており、アドレス系、データ・パス系に長い配線を必要としないので、各ブロックのアクセス時間やサイクル時間等の高速化が可能である。図１，図１４に示すように、通常のメモリ・チップではアドレスやデータ・ラインはほぼチップの長辺に等しい長さにわたって配線するため高速化が困難であるが、この４ブロック構造では最長でもそれらが４分の１以下になる。
【００３７】
以上、本発明の一実施例について説明したが、本発明はその他の態様でも実施し得るものである。例えば、図１では各ブロック毎にロウ・アドレス及びカラム・アドレスをそれぞれ別々に指定したが、ロウ・アドレスを各ブロックで共通に指定し、カラム・アドレスの一部を各ブロックごとに独立に指定することもできる。例えば図５に示すように、各ブロックに共通のロウ・アドレス（ワード・ライン２６）を指定し、カラム・アドレスはその上位ビットを共通とし、下位の２ビットを使って、各ブロック毎にアクセスするカラム・セグメント（２８）を別々に指定することもできる。
【００３８】
図５の例では、各ブロック内のワード・ライン（２６）は、指定されたカラム・アドレスに付随する４つのカラム・セグメント（２４）をそれぞれ含んでいる。メモリ・チップ２０は、各ブロックに共通のロウ・アドレスとカラム上位アドレスが時分割で入力される１１ピンのアドレス入力と、この共通のカラム上位アドレスで指定される４つのカラム・セグメント（２４）の中から１つのセグメント（２８）を指定する２ビットのカラム下位アドレス入力とを含む。各ブロックに入力される下位２ビットのカラム・アドレスにより、４つのセグメント（２４）の内の１つ（２８）が各ブロックごとに選択される。
【００３９】
各ブロックに共通のロウ・アドレス及びカラム・アドレスを指定し、カラム・アドレスの一部を各ブロックごとに指定することで、ブロックに分けられたＩ／Ｏ，アドレス入力及びメモリ・アレイをあたかも独立したメモリ・チップのように扱うことができる。
【００４０】
図６に、各ブロックに指定される共通のアドレスと、各ブロックで個別に指定されるカラム・セグメント（Ａ０〜Ｄ３）の概要を示す。このときのマッピングの一例を図７に示す。図６のＡ０〜Ｄ３は８ビット・バーストを表し、Ａ０，Ａ１，Ａ２，Ａ３はＰＩＸ（０，０），ＰＩＸ（２，１），ＰＩＸ（１，２），ＰＩＸ（３，３）のデータ、Ｂ０，Ｂ１，Ｂ２，Ｂ３はＰＩＸ（０，１），ＰＩＸ（２，０），ＰＩＸ（３，２），ＰＩＸ（１，３）のデータ、Ｃ０，Ｃ１，Ｃ２，Ｃ３はＰＩＸ（０，２），ＰＩＸ（１，０），ＰＩＸ（３，１），ＰＩＸ（２，３）のデータ、Ｄ０，Ｄ１，Ｄ２，Ｄ３はＰＩＸ（０，３），ＰＩＸ（３，０），ＰＩＸ（１，１），ＰＩＸ（２，２）のデータをそれぞれ表す。
【００４１】
図６に示すように、例えばＡ０，Ｂ０，Ｃ０，Ｄ０を指定するカラム下位アドレスは“０ ０”であり、Ａ１，Ｂ１，Ｃ１，Ｄ１を指定するカラム下位アドレスは“０ １”であり、Ａ２，Ｂ２，Ｃ２，Ｄ２を指定するカラム下位アドレスは“１ ０”であり、Ａ３，Ｂ３，Ｃ３，Ｄ３を指定するカラム下位アドレスは“１ １”である。
【００４２】
図７の最上段の横一列の４つの画素を読み出す際は、各ブロックに共通のロウ・アドレス及びカラム上位アドレスを指定すると共に、各ブロックごとにカラム下位アドレスを指定して、図３（ｂ）と同様にブロックＡ，Ｂ，Ｃ，ＤからＡ０，Ｂ０，Ｃ０，Ｄ０のデータをそれぞれ８ビット・バーストで並行して読み出す。左端の縦一列の４つの画素を読み出す場合も、各ブロックごとにカラム下位アドレスを指定して、ブロックＡ，Ｂ，Ｃ，ＤからＡ０，Ｂ１，Ｃ１，Ｄ１のデータをそれぞれ読み出す。図１のメモリ・チップ１０と同様に、異なる４つのブロックからデータを読み出す場合は、１回の８ビット・バーストで画素データを読み出すことができ、横方向の画素と同じ速度でデータを読み出すことができる。
【００４３】
各ブロックに含まれるＩ／Ｏ数及びブロック数は任意であり、例えば図８に示すように、３２個のＩ／Ｏを４個のＩ／Ｏを含んだ８つのブロックに分けることもできる。１画素が６４ビットの場合、Ｉ／Ｏ数が４なので、１６ビットのバースト長でデータを読み出す。この場合のカラム・セグメントの概要を図９に、マッピングの一例を図１０に示す。各ブロックには、共通のロウ・アドレス（ワード・ライン３６）とカラム上位アドレスで指定される８つのセグメント（３４）の中から１つのセグメント（３８）を選択する３ビットのカラム下位アドレスが入力される。
【００４４】
マッピングは、図１０に示すように、少なくとも横方向に並んだ画素データと縦方向に並んだ画素データがそれぞれ異なるブロックに記憶される。上述した４ブロックの場合と同様に、カラム下位アドレスを指定することにより、各ブロック毎に読み出す画素データを指定することができる。異なるブロックからそれぞれ画素データを読み出す場合は、１回の１６ビット・バーストで各画素データを並行して読み出せるため、横方向に並んだ画素データと同様のアクセス速度でデータを読み出すことができる。
【００４５】
図１１に示すように、１６Ｉ／Ｏずつ２ブロックに分けることもできる。Ｉ／Ｏ数が１６なので、１画素が６４ビットの場合は、４ビットのバースト長でアクセスする。バースト長が４ビットの場合は、シームレスにデータを読み出せるようにバンク（バンク０，バンク１）を備えるのが好ましい。
【００４６】
以上、本発明は特定の実施例について説明されたが、本発明はこれらに限定されるものではない。例えば、完全に独立な４分割（４ブロック）の場合、アドレスをロウとカラムの時分割に加え、さらにクロックの立ち上りと立ち下がりの計４回に分けて入力することで、本来４０本必要なアドレス・ピンを２０本に減らしたが、これをロウとカラムで各々３回、全体で６回に分けて入力すれば、各ブロックに３本、全体では１２本にさらにアドレス・ピンを減らすことも可能である。
【００４７】
分割数（ブロック数）も４分割に限定はされず、２，８，１６分割等も可能である。これらの場合も、全体で必要なアドレス・ピン数の著しい増大を４分割の場合と同様な方法で防ぎながら、多分割メモリ構造にすることができる。特に分割数を増やしていくと、各ブロックのメモリ・アレイが小さくなることで、メモリの高速化がさらに促進され、より速いクロックでの使用が可能になる。メモリの動作クロックが速くなると、その分単位時間あたりのアドレス入力回数を増加することができ、ピン数の増大無しにアドレス入力数の増加を実現できる。その他、本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良，修正，変形を加えた態様で実施できるものである。
【００４８】
【発明の効果】
本発明のメモリ・チップ及びデータ記憶方法は、縦方向や斜め方向等の横方向以外の方向に並んだ画素データも、横方向と同様の速度でアクセスすることができる。さらに、チップの消費電力が低減できると共に、Ｉ／Ｏの配線もシンプルになる。
【図面の簡単な説明】
【図１】本発明に係るメモリ・チップの一構成例を示すブロック図である。
【図２】図１に示すメモリ・チップの画素データのマッピング及びアクセスする画素データの一例を示す図である。
【図３】図１のメモリ・チップのデータ・アクセスを示す図であり、同図（ａ）は８個のＩ／Ｏと各ブロックとのデータ入出力の概念図であり、同図（ｂ）及び同図（ｃ）はデータ・アクセスを示す説明図である。
【図４】図２に示すアクセスする画素データの他の例を示す図である。
【図５】本発明に係るメモリ・チップの他の構成例を示すブロック図である。
【図６】図５に示すメモリ・チップのカラム・セグメントの概要を示すブロック図である。
【図７】図５に示すメモリ・チップの画素データのマッピング及びアクセスする画素データの一例を示す図である。
【図８】本発明に係るメモリ・チップの更に他の構成例を示すブロック図である。
【図９】図８に示すメモリ・チップのカラム・セグメントの概要を示すブロック図である。
【図１０】図８に示すメモリ・チップの画素データのマッピング及びアクセスする画素データの一例を示す図である。
【図１１】本発明に係るメモリ・チップの更に他の構成例を示すブロック図である。
【図１２】従来のメモリ・チップの一構成例を示すブロック図である。
【図１３】図１２に示すメモリ・チップの画素データのマッピング及びアクセスする画素データの一例を示す図である。
【図１４】図１２のメモリ・チップの８個のＩ／Ｏとバンクとの接続概要を示すブロック図である。
【図１５】図１２のメモリ・チップのデータ・アクセスを示す図であり、同図（ａ）は８個のＩ／Ｏとバンクとのデータ入出力の概念図であり、同図（ｂ）及び同図（ｃ）はデータ・アクセスを示す説明図である。
【符号の説明】
１０，２０，３０，４０：メモリ・チップ
１２，２２，３２：表示画像
１６，２６，３６：活性化されたワード線
１８，２８，４８：アクセスするデータ
２４，３４：複数のカラム・セグメント
９０：メモリ・チップ（従来）
９２：表示画像（従来）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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