(57)【特許請求の範囲】
【請求項１】
半導体基板上に所定パターンに形成された素子分離用絶縁膜と、当該素子分離用絶縁膜によって区画された素子形成領域である第１の素子領域および第２の素子領域に形成される半導体素子とを有する半導体装置を製造するための方法であって、
前記半導体基板上の前記第１の素子領域および第２の素子領域に、酸化膜を形成する工程、
前記酸化膜上に、所定パターンの酸化抑止膜を形成する工程、
前記酸化抑止膜に覆われていない酸化膜を熱酸化により成長させることにより、素子分離用絶縁膜を形成する工程、
前記第２の素子領域を覆うようにフォトレジストを形成した後、前記第１の素子領域において前記半導体基板が露出するように素子分離用絶縁膜を除去する工程、
前記第１の素子領域および第２の素子領域に形成される半導体素子の上にフォトレジストを形成し、当該フォトレジストをマスクとして同時にパタニングすることにより、前記第１の素子領域に積層ゲートを有する半導体素子を形成し、前記第２の素子領域に積層ゲートより薄い厚さの単層ゲートを有する半導体素子を形成する工程、
を備えており、
前記酸化抑止膜を形成する工程において、第１の素子領域に形成される酸化抑止膜の幅が、前記第２の素子領域に形成される酸化抑止膜の幅より狭くなるように設定し、
前記素子分離用絶縁膜を形成する工程において、前記第１の素子領域においては、素子形成領域を挟んで対峙する素子分離用絶縁膜のくちばし状端部が相互につながり、かつ、前記素子分離用絶縁膜が前記半導体基板側に成長するように形成し、前記第２の素子領域においては、素子形成領域を挟んで対峙する素子分離用絶縁膜のくちばし状端部が相互につながらないように素子分離用絶縁膜を形成することにより、前記素子分離用絶縁膜を除去する工程において第１の素子領域における素子形成領域の半導体基板の上面が、第２の素子領域における素子形成領域の半導体基板の上面よりも低くなるよう形成し、
前記半導体素子を形成する工程において、前記第１の素子領域に形成される積層ゲートの上面と、第２の素子領域に形成される単層ゲートの上面とを同一の高さに形成した、
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１の半導体装置の製造方法において、
前記第１の素子領域に形成される積層ゲートが、
第１の素子領域に下部絶縁膜、下部導電体層、上部絶縁膜、上部導電体層、ハードマスク層をこの順に積層したメモリセルとして形成され、
前記第２の素子領域に形成される単層ゲートが、
第２の素子領域に絶縁膜、導電体層、ハードマスク層をこの順に積層したトランジスタとして形成されており、
前記メモリセルを構成する上部絶縁膜、上部導電体層、ハードマスク層が、同一列を構成するメモリセルをつなぐように形成されている、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、くちばし状端部を有する素子分離用絶縁膜を備えた半導体装置に関する。
【０００２】
【従来の技術】
不揮発性メモリのひとつとして、フラッシュＥＥＰＲＯＭが知られている。フラッシュＥＥＰＲＯＭは、図８Ｃに模式的な断面図で示すように、積層ゲート部２２を持つメモリセルを多数行列配置したメモリアレイ部２と、ゲート部２４を持つＭＯＳＦＥＴを有する周辺回路部４とを備えている。
【０００３】
従来、メモリアレイ部２における積層ゲート部２２のパタニングと、周辺回路部４におけるゲート部２４のパタニングとは、別工程で行なっていた。すなわち、図８Ａに示すように、まず、フォトレジストＰＨ１をマスクとして、周辺回路部４のゲート部２４をパタニングし、その後、図８Ｂに示すように、別のフォトレジストＰＨ２をマスクとして、メモリアレイ部２の積層ゲート部２２をパタニングする。
【０００４】
一方、コンタクトホールＣＴ（図９Ｂ参照）のパタニングについては、メモリアレイ部２も周辺回路部４も同一の工程で行なっていた。
【０００５】
したがって、図９Ａに模式的な平面図で示すように、積層ゲート部２２のパタニングとゲート部２４のパタニングとが、ゲート部基準位置に対し、それぞれ逆方向にずれた場合、図９Ｂに示すように、コンタクトホールＣＴのパタニングの位置合せをメモリアレイ部２の積層ゲート部２２を基準に行なうとすると、周辺回路部４のゲート部２４とコンタクトホールＣＴとの位置ずれが大きくなる可能性がある。なお、図９Ａ、図９Ｂにおいて、３２はアクティブ領域である。
【０００６】
各パタニング工程における位置合せの精度をそれぞれ±０．１μｍ程度とすると、上述の場合、周辺回路部４のゲート部２４とコンタクトホールＣＴとの位置ずれは、最大０．３μｍ程度になる。これでは、図９Ｂに示すように、周辺回路部４のゲート部２４とコンタクトホールＣＴとが短絡してしまうおそれがある。
【０００７】
このような事態をさけるために、ハードマスクを用いるエッチング方法が提案されている。図１０Ａ〜図１０Ｃは、ハードマスクを用いたエッチング方法を説明するための図面である。
【０００８】
まず、図１０Ａに示すように、メモリアレイ部２の基板６上に、トンネル酸化膜８、第１ポリシリコン層１０、ＯＮＯ膜１２、第２ポリシリコン層１４およびシリコン窒化物により構成されたハードマスク層１６を、この順に積み上げる。一方、周辺回路部４の基板６上に、ゲート酸化膜１８、第２ポリシリコン層１４およびハードマスク層１６を、この順に積み上げる。
【０００９】
つぎに、ハードマスク層１６の上に、所定形状のフォトレジスト２０を形成し、フォトレジスト２０をマスクとして異方性エッチングを行なう。
【００１０】
このエッチングにより、図１０Ｂに示すように、メモリアレイ部２のハードマスク層１６、第２ポリシリコン層１４、ＯＮＯ膜１２の一部が所定形状にパタニングされる。同時に、周辺回路部４のハードマスク層１６、第２ポリシリコン層１４、ゲート酸化膜１８が所定形状にパタニングされて、ゲート部２４が形成される。
【００１１】
つぎに、フォトレジスト２０を除去した後、図１０Ｂに示すように、周辺回路部４を別のフォトレジスト２６で覆い、ポリシリコン／シリコン窒化物のエッチングレートが高い異方性エッチングを行なう。これにより、ハードマスク層１６をマスクとして、メモリアレイ部２のＯＮＯ膜１２の残部、第１ポリシリコン層１０、トンネル酸化膜８が所定形状にパタニングされて、図１０Ｃに示すように、積層ゲート部２２が形成される。
【００１２】
このようにすれば、積層ゲート部２２とゲート部２４とは、実質的にひとつのフォトレジスト２０により位置決めがなされることになる。したがって、積層ゲート部２２とゲート部２４との間で位置ずれを生ずることはない。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記のようなハードマスクを用いるエッチング方法には、つぎのような問題があった。図１０Ａに示すように、メモリアレイ部２のハードマスク層１６の上面と周辺回路部４のハードマスク層１６の上面とでは、高さが異なる。したがって、メモリアレイ部２と周辺回路部４とでは、フォトレジスト２０上面の高さが異なる。
【００１４】
このため、フォトレジスト２０を形成する工程において、フォトレジスト２０がマスクパターンどおり露光されない。たとえば、メモリアレイ部２のフォトレジスト寸法が所定値となるように設定しても、周辺回路部４のフォトレジスト寸法は所定値どおりにはならない。
【００１５】
このような事態を回避するためには、周辺回路部４のマスクパターンをあらかじめ、その分だけ寸法変更しておけばよい。しかし、マスクパターンを一部修正（リサイズ）する作業は煩雑であり、誤りも生じやすい。このため、フラッシュＥＥＰＲＯＭの信頼性を確保することが困難である。
【００１６】
この発明は、このような問題点を解決し、第１の素子領域に形成される半導体素子の上面と、第２の素子領域に形成される半導体素子の上面とが実質的に同じ高さであるような半導体装置およびその製造方法を実現することにより、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
【００１７】
また、周辺回路部４には、高耐圧ＭＯＳＦＥＴが含まれるため、図１１Ａに示すように、素子分離のためのフィールド酸化膜３０の膜厚を厚くしなければならない。これにともなって、フィールド酸化膜３０のバーズビーク部の長さＬ２も長くなる。したがって、このままでは、同一工程で形成されるメモリアレイ部２のフィールド酸化膜２８のバーズビーク部の長さもＬ２程度になってしまう。
【００１８】
しかし、メモリアレイ部２においては、集積度を上げるためにメモリセルの配置ピッチをできるだけ小さくする必要がある。そこで、メモリアレイ部２においては、図１１Ｂに示すように、バーズビーク部の長さＬ１を極力小さく抑えるようにしていた。
【００１９】
しかしながら、これでは、フィールド酸化膜２８のバーズビーク部に接する基板６部分の曲率半径が小さくなるため、基板６部分にストレスがかかり、結晶欠陥等が生ずるおそれがある。これでは、フラッシュＥＥＰＲＯＭの信頼性を確保することができない。
【００２０】
この発明は、このような問題点を解決し、集積度を確保するとともに素子分離用絶縁膜に接する半導体領域にストレスのかかりにくい半導体装置の製造方法を実現することにより、信頼性の高い半導体装置の製造方法を提供することを目的とする。
【００２１】
すなわち、この発明は、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段、発明の作用および効果】
この発明の半導体装置の製造方法においては、素子分離用絶縁膜を形成する工程において、第１の素子領域においては、素子形成領域を挟んで対峙する素子分離用絶縁膜のくちばし状端部が相互につながり、かつ、素子分離用絶縁膜が下方に成長するように形成し、前記第２の素子領域においては、素子形成領域を挟んで対峙する素子分離用絶縁膜のくちばし状端部が相互につながらないように素子分離用絶縁膜を形成することにより、前記絶縁膜を除去する工程において第１の素子領域における素子形成領域の半導体基板の上面が、第２の素子領域における素子形成領域の半導体基板の上面よりも低くなるよう形成し、前記絶縁膜を除去する工程を、第２の素子領域を覆うようにフォトレジストを形成した後に行い、前記半導体素子を形成する工程において、前記第１の素子領域に形成される第２の素子領域に形成される半導体素子より背の高い半導体素子の上面と、第２の素子領域に形成される半導体素子の上面とを実質的に同一の高さに形成したことを特徴とする。
【００２３】
したがって、つながったくちばし状端部の絶縁膜を除去することで、第１の素子領域における素子形成領域の半導体表面の高さを、第２の素子領域における素子形成領域の半導体表面よりも低くすることが可能となる。
【００２４】
すなわち、つながったくちばし状端部の絶縁膜の厚さを適当に調整することで、第２の素子領域に形成される半導体素子より背の高い半導体素子を第１の素子領域に形成するような場合であっても、第１の素子領域に形成される半導体素子の上面と、第２の素子領域に形成される半導体素子の上面とを実質的に同一の高さにすることが可能となる。
【００２５】
この発明の半導体装置の製造方法においては、素子分離用絶縁膜を形成する工程は、半導体領域上に酸化膜を形成する工程と、酸化膜上に、所定パターンの酸化抑止膜を形成する工程と、酸化抑止膜に覆われていない酸化膜を熱酸化により成長させることにより素子分離用絶縁膜を形成する工程とを備えたことを特徴とする。
【００２６】
したがって、酸化抑止膜を用いて酸化膜が上方に成長することを抑止することにより、くちばし状端部のつながった部分においては、酸化膜は、主に下方に成長する。このため、第１の素子領域における素子形成領域の半導体表面の高さを、第２の素子領域における素子形成領域の半導体表面よりも、より効率的に、低くすることが可能となる。
【００２９】
この発明の半導体装置の製造方法においては、第１の素子領域の素子形成領域には、積層ゲートを有する半導体素子を形成し、第２の素子領域の素子形成領域には、積層ゲートより薄い厚さの単層ゲートを有する半導体素子を形成することを特徴とする。
【００３０】
したがって、積層ゲートを有する半導体素子と単層ゲートを有する半導体素子とが混在するような半導体装置においても、各半導体素子の上面を実質的に同一の高さにすることが可能となる。
【００３１】
この発明の半導体装置の製造方法においては、第１の素子領域および第２の素子領域に形成される半導体素子の上に１つのフォトレジストを形成し、当該フォトレジストを利用して、エッチングにより積層ゲートおよび単層ゲートをパタニングするようにしたことを特徴とする。
【００３２】
したがって、積層ゲートおよび単層ゲートをパタニングするためのフォトレジストの上面を、実質的に同一の高さにすることができる。このため、マスクパターンのリサイズを行なうことなく、より正確に、積層ゲートおよび単層ゲートをパタニングすることができる。
【００３３】
この発明の半導体装置の製造方法においては、素子形成領域を挟んで対峙する素子分離用絶縁膜のくちばし状端部が相互につながるように素子分離用絶縁膜を形成し、その後、素子形成領域において半導体領域が実質的に露出するように、つながったくちばし状端部の絶縁膜を除去することを特徴とする。
【００３４】
したがって、素子形成領域を挟んで対峙する素子分離用絶縁膜の間隙が狭い場合であっても、対峙する素子分離用絶縁膜のくちばし状端部の曲率半径を小さくすることなく、素子形成領域の幅を確保することが可能となる。このため、集積度を確保するとともに素子分離用絶縁膜に接する半導体領域にストレスのかかりにくい半導体装置を得ることが可能となる。
【００３７】
この発明の半導体装置においては、第１の素子領域における素子形成領域の半導体領域の上面が、第２の素子領域における素子形成領域の半導体領域の上面よりも低いことを特徴とする。
【００３８】
したがって、第２の素子領域に形成される半導体素子より背の高い半導体素子を第１の素子領域に形成するような場合であっても、第１の素子領域に形成される半導体素子の上面と、第２の素子領域に形成される半導体素子の上面とを実質的に同一の高さにすることが可能となる。
【００３９】
なお、請求項において「積層ゲート」とは、相互に絶縁された状態で積層された２層以上の導電体層を備えた構造を有するゲートをいう。実施形態では、図５Ｂの積層ゲート部７２が、これに該当する。
【００４０】
「単層ゲート」とは、導電体層が実質的に１層のみである構造のゲートをいう。実施形態では、図５Ｂのゲート部６８がこれに該当する。
【００４１】
【発明の実施の形態】
図６に、この発明の一実施形態による半導体装置であるフラッシュＥＥＰＲＯＭのメモリアレイ部４２（第１の素子領域）の平面構成を概念的に表わした図面を示す。このフラッシュＥＥＰＲＯＭは、不揮発性の半導体記憶装置であり、メモリアレイ部４２には、積層ゲートを有する半導体素子である複数のメモリセルＭＣ（図６において、破線で囲んだ部分）が、直交する行列状に配置されている。なお、メモリセルＭＣのＸ方向の並びを行、Ｙ方向の並びを列と呼ぶ。
【００４２】
図７に、メモリアレイ部４２の一部を表わす斜視図を示す。メモリセルＭＣは、Ｐ型（第１導電型）の半導体基板４６（半導体領域）に設定されたチャネル形成領域ＣＨと、チャネル形成領域ＣＨを挟んで配置されたＮ型（第２導電型）のソースＳおよびドレインＤ（第２の高濃度不純物領域）と、チャネル形成領域ＣＨの上に形成された積層ゲートである積層ゲート部７２を備えている。
【００４３】
ソースＳは、Ｎ+型の高濃度ソースＨＳと、高濃度ソースＨＳを取り囲むように形成されたＮ-型の低濃度ソースＬＳ（低濃度不純物領域）とを備えている。ドレインＤおよび低濃度ソースＬＳは、それぞれ、行方向（Ｘ方向）に隣接する２つのメモリセル間で共用される。メモリセルの高濃度ソースＨＳは、列方向（Ｙ方向）に連結され、拡散ソース配線７４（第１の高濃度不純物領域）となっている。異なる行に属するメモリセルのドレインＤは、フィールド酸化膜５２（素子分離用絶縁膜）によって電気的に分離されている。
【００４４】
また、積層ゲート部７２は、このフラッシュＥＥＰＲＯＭの製造工程を説明するための図５Ｂに示すように、トンネル酸化膜ＴＭ（下部絶縁膜）、フローティングゲートＦＧ（下部導電体層）、ＯＮＯ膜５８（上部絶縁膜）、コントロールゲートＣＧ（上部導電体層）、後述するハードマスク層６４をこの順に積層した構成を備えている。
【００４５】
積層ゲート部７２のうち、トンネル酸化膜ＴＭ、フローティングゲートＦＧは、各メモリセルごとに独立しているが、ＯＮＯ膜５８、コントロールゲートＣＧおよびハードマスク層６４は、同一列を構成するメモリセル（Ｙ方向に並んだ複数のメモリセル）をつなぐように形成されている。なお、図６の右上がりのハッチング部（細線）がコントロールゲートＣＧを表わし、右下がりのハッチング部（太線）がフローティングゲートＦＧを表わす。
【００４６】
また、メモリアレイ部４２の周辺には、図５Ｂに示すように、周辺回路部４４（第２の素子領域）が設けられている。周辺回路部４４には、メモリセルの周辺回路を構成する単層ゲートを有する半導体素子であるトランジスタＰＴなどが配置されている。
【００４７】
トランジスタＰＴは、Ｐ型の半導体基板４６（半導体領域）に設定されたチャネル形成領域ＰＣＨと、チャネル形成領域ＰＣＨを挟んで配置されたＮ型のソースＰＳおよびドレインＰＤと、チャネル形成領域ＰＣＨの上に形成された単層ゲートであるゲート部６８を備えている。
【００４８】
ゲート部６８は、ゲート酸化膜ＧＭ（絶縁膜）、ゲートＧ（導電体層）、ハードマスク層６４をこの順に積層した構成を備えている。
【００４９】
図５Ｂに示すように、メモリアレイ部４２における素子形成領域の半導体基板４６の上面が、周辺回路部４４における素子形成領域の半導体基板４６の上面よりも低くなるよう形成されている。
【００５０】
したがって、周辺回路部４４の素子領域に形成されるトランジスタＰＴより背の高いメモリセルＭＣをメモリアレイ部４２に形成しても、メモリアレイ部４２に形成されるメモリセルＭＣの上面と、周辺回路部４４に形成されるトランジスタＰＴの上面とを実質的に同一の高さにすることができる。
【００５１】
つぎに、このフラッシュＥＥＰＲＯＭの製造方法について説明する。図１Ａ〜図５Ｂは、この発明の一実施形態による半導体装置であるフラッシュＥＥＰＲＯＭの製造工程を説明するための主要部分（メモリアレイ部４２および周辺回路部４４）の断面図である。図１Ａ〜図３Ｂに示すメモリアレイ部４２は、図６における断面３Ｂ−３Ｂに対応する部分の断面であり、図４Ａ〜図５Ｂに示すメモリアレイ部４２は、図６における断面５Ｂ−５Ｂに対応する部分の断面である。
【００５２】
フラッシュＥＥＰＲＯＭを製造するには、まず、ＬＯＣＯＳ法を用いてフィールド酸化膜５２を形成する（図１Ａ〜図２Ａ参照）。
【００５３】
フィールド酸化膜５２を形成するには、まず、図１Ａに示すように、Ｐ型の半導体基板４６を用意し、この上に酸化膜であるパッド酸化膜４８を熱酸化により形成する。
【００５４】
つぎに、図１Ｂに示すように、メモリアレイ部４２および周辺回路部４４の素子形成領域を覆うように、酸化抑止膜であるシリコン窒化膜５０を形成する。シリコン窒化膜５０は、パッド酸化膜４８の上にＣＶＤ（化学的気相成長）法等を用いてシリコン窒化物を堆積させ、その後、これをエッチング等によりパタニングすることにより形成される。
【００５５】
図１Ｂに示すように、この実施形態においては、メモリアレイ部４２に形成されたシリコン窒化膜５０の幅（約０．６μｍ）は、周辺回路部４４に形成されたシリコン窒化膜５０の幅（約０．８μｍ）よりも狭くなるように設定されている。なお、メモリアレイ部４２においては、シリコン窒化膜５０は、紙面に直交する方向（図６におけるＸ方向）を長手方向とするストライプ状に形成される。
【００５６】
パッド酸化膜４８の膜厚およびシリコン窒化膜５０の膜厚は特に限定されるものではないが、この実施形態においては、パッド酸化膜４８の膜厚を２００オングストローム程度に設定している。パッド酸化膜の膜厚は、通常１００〜１５０オングストローム程度である場合が多いことから、この実施形態では、通常よりやや厚めに設定していることになる。
【００５７】
また、シリコン窒化膜５０の膜厚を１５００オングストローム程度に設定している。シリコン窒化膜の膜厚は、通常２０００〜２５００オングストローム程度である場合が多いことから、この実施形態では、通常よりやや薄めに設定していることになる。
【００５８】
このように、パッド酸化膜４８の膜厚を通常より厚めに設定するとともに、シリコン窒化膜５０の膜厚を通常より薄めに設定することで、後述するように（図２Ａ参照）、フィールド酸化膜５２のバーズビーク（くちばし状端部）が、通常よりも長く延びるようになる。
【００５９】
つぎに、水蒸気雰囲気中で加熱することにより、シリコン窒化膜５０に覆われていない部分のパッド酸化膜４８を成長させる。このようにして、図２Ａに示すように、メモリアレイ部４２および周辺回路部４４に、選択的にフィールド酸化膜５２を形成する。なお、この実施形態においては、フィールド酸化膜５２の膜厚が６０００オングストローム程度になるように設定している。この程度であれば、周辺回路部４４におけるトランジスタＰＴが高耐圧型のトランジスタであっても、素子分離に支障はない。なお、メモリアレイ部４２においては、フィールド酸化膜５２は、紙面に直交する方向（図６におけるＸ方向）を長手方向とするストライプ状に形成されることになる。
【００６０】
上述のように、パッド酸化膜４８の膜厚を２００オングストローム程度、シリコン窒化膜５０の膜厚を１５００オングストローム程度に設定するとともに、フィールド酸化膜５２の膜厚が６０００オングストローム程度になるように設定すると、周辺回路部４４においてもメモリアレイ部４２においても、フィールド酸化膜５２のバーズビークの長さＬ３は、０．４μｍ程度になる。
【００６１】
バーズビークの長さＬ３がこの程度であれば、バーズビークの曲率半径も十分大きくなる。このため、バーズビークに接する部分の半導体基板４６に過度のストレスがかかることはない。
【００６２】
図２Ａから分るように、周辺回路部４４においては、素子形成領域（シリコン窒化膜５０に対応する領域）を挟んで対峙するフィールド酸化膜５２のバーズビークが相互につながっていない。このため、周辺回路部４４においては、シリコン窒化膜５０の中央近傍においては、パッド酸化膜４８が、ほぼ元の厚さ（２００オングストローム程度）のままで残っていることになる。
【００６３】
一方、メモリアレイ部４２においては、素子形成領域（シリコン窒化膜５０に対応する領域）を挟んで対峙するフィールド酸化膜５２のバーズビークが相互につながって、厚くなっていることが分る。この実施形態においては、バーズビークが相互につながった部分の酸化膜の厚さは１０００オングストローム程度であった。
【００６４】
このバーズビークが相互につながった部分においては、上方にシリコン窒化膜５０があるため、酸化は、その大部分が下方、すなわち半導体基板４６側に進行する。したがって、この実施形態においては、メモリアレイ部４２の素子形成領域における半導体基板４６の上面は、周辺回路部４４の素子形成領域における半導体基板４６の上面に比し、８００オングストローム程度低くなっていることになる。このようにして、フィールド酸化膜５２が形成される。
【００６５】
つぎに、エッチングによりシリコン窒化膜５０を除去したあと、図２Ｂに示すように、メモリアレイ部４２を露出させるとともに周辺回路部４４を覆うようにフォトレジスト５４を形成する。フォトレジスト５４をマスクとしてウエットエッチングを行なうことにより、メモリアレイ部４２のフィールド酸化膜５２をある程度除去する。ウエットエッチングは、メモリアレイ部４２の素子形成領域において半導体基板４６の上面が露出するまで行なう。
【００６６】
この実施形態においては、メモリアレイ部４２においては、ウエットエッチングにより、フィールド酸化膜５２が８００オングストローム程度薄くなることになる。このようにメモリアレイ部４２におけるフィールド酸化膜５２を薄くしたとしても、メモリセルＭＣ間の素子分離機能が損われることはない。
【００６７】
この理由は、図６に示すように、フィールド酸化膜５２のうち、Ｙ方向に隣接する２つのドレインＤを結ぶ位置の上にコントロールゲートＣＧが配置されていないためと考えられる。つまり、メモリセルに対する書込み時や消去時にコントロールゲートＣＧに高電圧が印加された場合であっても、Ｙ方向に隣接する２つのドレインＤを結ぶ位置にコントロールゲートＣＧがないため、ドレインＤに電源電圧を印加しても反転層が生ずることがないためと考えられる。
【００６８】
フォトレジスト５４を除去した後、メモリアレイ部４２に、積層ゲート部７２を有するメモリセルＭＣを形成するとともに、周辺回路部４４にゲート部６８を有するトランジスタＰＴを形成する（図３Ａ〜図５Ｂ参照）。
【００６９】
まず、図３Ａに示すように、メモリアレイ部４２に、トンネル酸化膜ＴＭ、ポリシリコン層５６、ＯＮＯ膜５８を形成する。トンネル酸化膜ＴＭは、熱酸化により形成する。
【００７０】
ポリシリコン層５６は、低圧ＣＶＤ法などによりポリシリコンを堆積させた後、堆積したポリシリコンにリンを拡散させ、その後、紙面に直交する方向（図６におけるＸ方向）を長手方向とするストライプ状にパタニングすることにより形成される。つまり、メモリアレイ部４２においては、ポリシリコン層５６は、フィールド酸化膜５２と並行のストライプ状に形成されることになる。
【００７１】
つぎに、この上に、ＯＮＯ膜５８が形成される。ＯＮＯ膜５８は、熱酸化膜、シリコン窒化膜、熱酸化膜をこの順に重ねて形成することにより得られる。なお、この実施形態においては、ポリシリコン層５６の膜厚（６００オングストローム程度）とＯＮＯ膜５８の膜厚（２００オングストローム程度）の合計が、８００オングストローム程度になるようにしている。
【００７２】
つぎに、ウエットエッチングにより周辺回路部４４のパッド酸化膜４８を除去した後、図３Ｂに示すように、熱酸化により、周辺回路部４４の素子形成領域にゲート酸化膜ＧＭを形成する。この時点で、周辺回路部４４のゲート酸化膜ＧＭの上面と、メモリアレイ部４２のＯＮＯ膜５８の上面とは、ほぼ同一の高さになっている。
【００７３】
つぎに、周辺回路部４４およびメモリアレイ部４２に、ポリシリコン層６０、タングステンシリサイド（ＷＳi）層６２、および、シリコン窒化物により構成されたハードマスク層６４をこの順に積み上げる。
【００７４】
この状態における、図３Ｂに直交する方向の断面を、図４Ａに示す。図４Ａに示すように、ハードマスク層６４の上面の高さは、周辺回路部４４の素子形成領域およびメモリアレイ部４２の素子形成領域において、ほぼ同一となっている。
【００７５】
つぎに、ハードマスク層６４の上に、所定形状のフォトレジスト６６を形成し、フォトレジスト６６をマスクとして異方性エッチングを行なう。上述のように、ハードマスク層６４の上面の高さは、周辺回路部４４の素子形成領域およびメモリアレイ部４２の素子形成領域において、ほぼ同一であるから、この上に形成されたフォトレジスト６６の上面の高さも、周辺回路部４４の素子形成領域およびメモリアレイ部４２の素子形成領域において、ほぼ同一となる。
【００７６】
したがって、フォトレジスト６６を形成する工程において、フォトレジスト６６は、ほぼマスクパターンどおり露光される。このため、たとえば周辺回路部４４のマスクパターンを修正（リサイズ）する等の必要はない。したがって、フラッシュＥＥＰＲＯＭの信頼性を向上することが可能となる。
【００７７】
このエッチングにより、図４Ｂに示すように、メモリアレイ部４２のハードマスク層６４、タングステンシリサイド層６２、ポリシリコン層６０、ＯＮＯ膜５８の一部が所定形状にパタニングされる。同時に、周辺回路部４４のハードマスク層６４、タングステンシリサイド層６２、ポリシリコン層６０、ゲート酸化膜ＧＭが所定形状にパタニングされて、ゲート部６８が形成される。
【００７８】
なお、メモリアレイ部４２においてパタニングされたタングステンシリサイド層６２およびポリシリコン層６０が、コントロールゲートＣＧとなる。一方、周辺回路部４４においてパタニングされたタングステンシリサイド層６２およびポリシリコン層６０が、ゲートＧとなる。
【００７９】
つぎに、フォトレジスト６６を除去した後、図５Ａに示すように、周辺回路部４４を別のフォトレジスト７０で覆い、ポリシリコン／シリコン窒化物のエッチングレートが高い異方性エッチングを行なう。これにより、ハードマスク層６４をマスクとして、メモリアレイ部４２のＯＮＯ膜５８の残部、ポリシリコン層５６が所定形状にパタニングされて、積層ゲート部７２が形成される。
【００８０】
このようにすれば、積層ゲート部７２とゲート部６８とは、実質的にひとつのフォトレジスト６６（図４Ｂ参照）により位置決めがなされることになる。したがって、積層ゲート部７２とゲート部６８との間で位置ずれを生ずることはない。なお、メモリアレイ部４２においてパタニングされたポリシリコン層５６が、フローティングゲートＦＧとなる。
【００８１】
つぎに、図５Ｂに示すように、周辺回路部４４において、ゲート部６８およびフィールド酸化膜５２（図３Ｂ参照）に対して自己整合的にドレインＰＤおよびソースＰＳを形成する。
【００８２】
また、メモリアレイ部４２において、積層ゲート部７２およびフィールド酸化膜５２（図７参照）に対して自己整合的にドレインＤおよび、低濃度ソースＬＳを形成する。ドレインＤおよび低濃度ソースＬＳは、それぞれ、行方向（Ｘ方向）に隣接する２つのメモリセル間で共用される。
【００８３】
つぎに、図７に示すドレインＤおよびドレインＤ間にあるフィールド酸化膜５２を覆うようにフォトレジスト（図示せず）を形成し、該フォトレジストおよび積層ゲート部７２をマスクとしてシリコン酸化物に対する選択性の高いエッチングをおこなう。このエッチングをＳＡＳエッチングと呼ぶ。このＳＡＳエッチングによって、低濃度ソースＬＳ間にあったフィールド酸化膜５２が、選択的に除去される。
【００８４】
この状態で、高濃度のヒ素（Ａs）をイオン注入する。したがって、高濃度のヒ素は、行方向に隣接するメモリセル間で共用されるソース形成領域と、当該ソース形成領域を列方向につなぐ領域すなわち先程のＳＡＳエッチングによってフィールド酸化膜５２が除去された領域とに注入される。
【００８５】
この後、加熱することにより、図７に示すように、メモリセルＭＣの高濃度ソースＨＳをＹ方向に連結した構造の拡散ソース配線７４が形成される。このようにして、積層ゲート部７２に対し自己整合的に、拡散ソース配線７４を形成することができる。これが、ＳＡＳ技術である。ＳＡＳ技術を用いることにより、メモリアレイ部４２をより高密度化することができる。
【００８６】
なお、上述の実施形態においては、半導体装置として不揮発性の半導体記憶装置であるフラッシュＥＥＰＲＯＭを例に説明したが、この発明はフラッシュＥＥＰＲＯＭに限定されるものではない。たとえば、トンネル電流を利用して書込みおよび消去を行なうＥＥＰＲＯＭや、紫外線等を用いてデータを消去するＥＰＲＯＭなど、他の不揮発性の半導体記憶装置にも、この発明を適用することができる。さらに、この発明は、不揮発性の半導体記憶装置に限定されるものではなく、半導体装置一般に適用することができる。
【００８７】
また、上述の実施形態においては、ハードマスク層を用いることで、ひとつのフォトレジストを利用してエッチングにより積層ゲートおよび単層ゲートをパタニングするようにした場合を例に説明したが、この発明はこれに限定されるものではない。積層ゲートおよび単層ゲートをそれぞれ別のフォトレジストを用いてパタニングするような場合であっても、この発明を適用することができる。すなわち、この発明を適用することにより、半導体素子の上面の凹凸を少なくすることができる。したがって、後の平坦化が容易かつ確実になる。このため、半導体素子の上に形成される配線などの集積化が容易になる。
【００８８】
また、上述の実施形態においては、第１の素子領域の素子形成領域には、積層ゲートを有する半導体素子を形成し、第２の素子領域の素子形成領域には、積層ゲートより薄い厚さの単層ゲートを有する半導体素子を形成するよう構成したが、この発明はこれに限定されるものではない。第２の素子領域の素子形成領域に形成される半導体素子自体の高さが、第１の素子領域の素子形成領域に形成される半導体素子自体の高さより低いものであればよい。
【００８９】
また、上述の実施形態においては、酸化膜（パッド酸化膜）の膜厚を通常よりも厚くするとともに酸化抑止膜（シリコン窒化膜）の膜厚を通常よりも薄くした場合を例に説明したが、酸化膜、酸化抑止膜の膜厚は、特に限定されるものではない。たとえば、酸化膜の膜厚を通常どおりの厚さとするとともに酸化抑止膜の膜厚を通常よりも薄くしたり、酸化膜の膜厚を通常よりも厚くするとともに酸化抑止膜の膜厚を通常どおりの厚さとすることもできる。
【００９０】
また、上述の実施形態においては、第１の素子領域および第２の素子領域における酸化膜の厚さを実質的に同一にし、第１の素子領域および第２の素子領域における酸化抑止膜の厚さを実質的に同一にするようにしたが、この発明はこれに限定されるものではない。たとえば、第１の素子領域における酸化膜の厚さと第２の素子領域における酸化膜の厚さとを実質的に異ならせたり、第１の素子領域における酸化抑止膜の厚さと第２の素子領域における酸化抑止膜の厚さとを実質的に異ならせたりすることができる。この場合、酸化膜を形成する工程や酸化抑止膜を形成する工程を、第１の素子領域と第２の素子領域とで別工程にすることができる。
【００９１】
また、上述の実施形態においては、素子分離用絶縁膜をＬＯＣＯＳ法により形成する場合を例に説明したが、他の方法により素子分離用絶縁膜を形成する場合にも、この発明を適用することができる。
【００９２】
さらに、上述の実施形態においては、第１の素子領域および第２の素子領域を備えた半導体装置を例に説明したが、この発明は、第１の素子領域および第２の素子領域を備えた半導体装置に限定されるものではない。たとえば、単一の素子領域のみからなる半導体装置にも、この発明を適用することができる。
【図面の簡単な説明】
【図１】図１Ａおよび図１Ｂは、この発明の一実施形態による半導体装置であるフラッシュＥＥＰＲＯＭの製造工程を説明するための主要部分の断面図である。
【図２】図２Ａおよび図２Ｂは、この発明の一実施形態による半導体装置であるフラッシュＥＥＰＲＯＭの製造工程を説明するための主要部分の断面図である。
【図３】図３Ａおよび図３Ｂは、この発明の一実施形態による半導体装置であるフラッシュＥＥＰＲＯＭの製造工程を説明するための主要部分の断面図である。
【図４】図４Ａおよび図４Ｂは、この発明の一実施形態による半導体装置であるフラッシュＥＥＰＲＯＭの製造工程を説明するための主要部分の断面図である。
【図５】図５Ａおよび図５Ｂは、この発明の一実施形態による半導体装置であるフラッシュＥＥＰＲＯＭの製造工程を説明するための主要部分の断面図である。
【図６】この発明の一実施形態によるフラッシュＥＥＰＲＯＭのメモリアレイ部の平面構成を概念的に表わした図面である。
【図７】この発明の一実施形態によるフラッシュＥＥＰＲＯＭのメモリアレイ部の斜視図である。
【図８】図８Ａ、図８Ｂ、図８Ｃは、フラッシュＥＥＰＲＯＭを製造する従来の方法を説明するための模式的な断面図である。
【図９】図９Ａ、図９Ｂは、フラッシュＥＥＰＲＯＭを製造する従来の方法を説明するための模式的な平面図である。
【図１０】図１０Ａ、図１０Ｂ、図１０Ｃは、フラッシュＥＥＰＲＯＭを製造する従来の他の方法を説明するための模式的な断面図である。
【図１１】図１１Ａ、図１１Ｂは、フラッシュＥＥＰＲＯＭを製造する従来の他の方法を説明するための模式的な断面図である。
【符号の説明】
４２・・・・・・メモリアレイ部
４４・・・・・・周辺回路部
４６・・・・・・半導体基板
５２・・・・・・フィールド酸化膜
Ｌ３・・・・・・バーズビークの長さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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