(57)【特許請求の範囲】
【請求項１】
２つの論理パターンでクロック発生を制御し、波形モードＤＮＲＺにて、連続して発生するサイクルで同一論理のパターンが連続して印加された場合、連続するパターンの前の論理パターンとの一致を検出するゲート手段を設け、２つ目以後のセットパルス、または２つ目以後のリセットパルスを禁止してクロックの近接制限を緩和し、クロックのオープン設定でクロックを出力させない半導体試験装置において、
連続して発生するサイクルにおいて、クロックのオープン設定によりセット信号またはリセット信号が禁止された場合に、次のサイクルのセット信号またはリセット信号の近接制限による禁止を禁止して、１つ目のセット信号またはリセット信号として出力させる近接制限緩和のロジック回路を設け、
たことを特徴とした半導体試験装置。
【請求項２】
前記近接制限緩和のロジック回路は、同一のサイクルにおいて、クロックのオープン設定により１つ目のセット信号またはリセット信号が禁止された場合に、２つ目のセット信号またはリセット信号の近接制限による禁止を禁止して、１つ目のセット信号またはリセット信号として出力させる請求項１に記載の半導体試験装置。
【請求項３】
２つの論理パターンでクロック発生を制御し、波形モードＤＮＲＺにて、連続して発生するサイクルで同一論理のパターンが連続して印加された場合、連続するパターンの前の論理パターンとの一致を検出するゲート手段を設け、２つ目以後のセットパルス、または２つ目以後のリセットパルスを禁止してクロックの近接制限を緩和し、クロックのオープン設定でクロックを出力させない半導体試験装置において、
前サイクルの第２の論理パターンと、続く本サイクルの第１の論理パターンとが論理１で、かつ前サイクルのクロックがオープン設定されているとき、本サイクルのセット出力の禁止を禁止し、
前サイクルの第２の論理パターンと、続く本サイクルの第１の論理パターンとが論理０で、かつ前サイクルのクロックがオープン設定されているとき、本サイクルのリセット出力の禁止を禁止し、
本サイクルの第１の論理パターンと、本サイクルの第２の論理パターンとが論理１で、かつ本サイクルの第１の論理パターンのクロックがオープン設定されているとき、本サイクルのセット出力の禁止を禁止し、
本サイクルの第１の論理パターンと本サイクルの第２の論理パターンとが論理０で、かつ本サイクルの第１の論理パターンのクロックがオープン設定されているとき、本サイクルのリセット出力の禁止を禁止する近接制限緩和のロジック回路を設け、
たことを特徴とした半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、波形モードＤＮＲＺにて、クロックの近接制限緩和機能を使用して、クロックを出力しないオープン設定をした場合でも期待の出力波形が得られる半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術の例について、図４〜図７を参照して説明する。
最初に、半導体試験装置の概要について、図４のブロック図を参照して説明する。
半導体試験装置の要部は、パターン発生器５と、波形整形器６と、論理比較器７と、ドライバＤＲと、コンパレータＣＰとで構成している。
但し、ドライバＤＲとコンパレータＣＰとは、被試験デバイスのＤＵＴ９１の各ピンに対応して多数あるが、図を簡明とするためそれぞれ１つを示している。
【０００３】
パターン発生器５は、基本クロック信号に同期して論理データの複数の試験パターンＰＡＴＡ／ＰＡＴＢと、試験周期ＲＡＴＥと、期待値とを発生する。
【０００４】
波形整形器６は、パターン発生器５からの試験周期のＲＡＴＥと論理データのパターンとで試験信号を生成しドライバＤＲに出力する。
【０００５】
波形整形器６から出力した試験信号は、ドライバＤＲにより所定の論理電圧（ＶＩＨ、ＶＩＬ）に設定され、ＤＵＴ９１の入力ピンに与える。
【０００６】
ＤＵＴ９１の出力ピンからの出力信号は、コンパレータＣＰの比較電圧（ＶＯＨ、ＶＯＬ）により電圧比較した後、論理信号として論理比較器７へ出力する。
【０００７】
論理比較器７は、コンパレータＣＰの論理出力信号と、パターン発生器５からの期待値とを論理比較してパス／フェイル判定をおこなう。
【０００８】
次に、波形整形器６について構成と詳細動作について図５を参照して説明する。
図５に示すように、波形整形器６は、制御部１０と、遅延設定メモリ２１、２２と、遅延回路３１、３２、３３、３４と、ＲＳフリップフロップ１１と、ＡＮＤゲート５１、５２、５３、５４と、ＯＲゲート６１、６２と、近接制限緩和部１２とで構成している。
但し、本実施例ではＡクロック（ＡＣＬＫ）は使用しないので省略している。
【０００９】
制御部１０は、試験周期ＲＡＴＥによりクロック設定と発生の制御等をおこなう。
【００１０】
遅延設定メモリ２１、２２は、制御部１０で発生出力した各クロックデータを最小試験周期ＲＡＴＥの整数倍の遅延時間のデータとして出力する。
例えば、最小の試験周期ＲＡＴＥ＝８ｎｓとしたとき、８ｎｓ、１６ｎｓ、・・・の遅延データを出力する。
また、プログラムにより各クロックのオープン（ＯＰＥＮ）設定されたパターンの遅延クロックを出力しない。
【００１１】
遅延回路３１、３２、３３、３４は、試験周期未満の遅延時間で信号を遅延出力する回路である。
【００１２】
ＲＳフリップフロップ１１は、ＯＲゲート６１、６２により論理和されたクロックＢＣＬＫとクロックＣＣＬＫのセット／リセット信号で波形整形された信号を出力する。
【００１３】
近接制限緩和部１２は、近接クロックパルスの出力を禁止して高速動作をさせるロジック回路で構成している。
【００１４】
次に、近接制限緩和部１２の機能について図６を参照して動作を説明する。
図６に示すように、近接制限緩和部１２は、フリップフロップ４１、４３、４４と、ゲート手段８１〜８８とでロジック回路を構成している。
【００１５】
そして、パターンＰＡＴＡの論理データの”１”は、フリップフロップ４１においてＲＡＴＥごとに取り込まれてカレントサイクル（本サイクル：Ｃ−ＰＡＴＡ）によるＢＣＬＫのセット信号（Ｂ−ＳＥＴ）としてゲート手段８１を介して出力される。
また、パターンＰＡＴＡの論理データの”０”は、フリップフロップ４１においてＲＡＴＥごとに取り込まれてカレントサイクル（本サイクル：Ｃ−ＰＡＴＡ）によるＢＣＬＫのリセット信号（Ｂ−ＲＳＴ）としてゲート手段８３を介して出力される。
【００１６】
同様に、パターンＰＡＴＢの論理データの”１”は、フリップフロップ４３においてＲＡＴＥごとに取り込まれてカレントサイクル（本サイクル：Ｃ−ＰＡＴＢ）によるＣＣＬＫのセット信号（Ｃ−ＳＥＴ）としてゲート手段８５を介して出力される。
また、パターンＰＡＴＢの論理データの”０”は、フリップフロップ４３においてＲＡＴＥごとに取り込まれてカレントサイクル（本サイクル：Ｃ−ＰＡＴＢ）によるＣＣＬＫのリセット信号（Ｃ−ＲＳＴ）としてゲート手段８７を介して出力される。
【００１７】
また、パターンＰＡＴＢの前サイクルの論理データの”１”または”０”は、フリップフロップ４４において１つ前サイクルのＲＡＴＥにより取り込まれて前サイクル（Previaus）のＰ−ＰＡＴＢとして出力される。
【００１８】
そして、フリップフロップ４１の出力と、フリップフロップ４４との出力とをゲート手段８２で受けて論理積をとって出力が一致したとき、フリップフロップ４１の出力をゲート手段８１で禁止する。
つまり、ゲート手段８２、８１により、前サイクルのパターンＰＡＴＢの論理が１で、続く本サイクルのパターンＰＡＴＡが論理１のとき、本サイクルのセット（Ｂ−ＳＥＴ）出力を禁止する。
【００１９】
また、ゲート手段８４、８３により、前サイクルのパターンＰＡＴＢの論理が０で、続く本サイクルのパターンＰＡＴＡが論理０のとき、本サイクルのリセット（Ｂ−ＲＳＴ）出力を禁止する。
【００２０】
同様に、ゲート手段８６、８５により、本サイクルのパターンＰＡＴＡの論理が１で、本サイクルのパターンＰＡＴＢが論理１のとき、本サイクルのセット（Ｃ−ＳＥＴ）出力を禁止する。
【００２１】
また、ゲート手段８８、８７により、本サイクルのパターンＰＡＴＡの論理が０で、本サイクルのパターンＰＡＴＢが論理０のとき、本サイクルのリセット（Ｃ−ＲＳＴ）出力を禁止する。
【００２２】
次に、試験信号の波形モードをＤＮＲＺ（Double  Nonreturn  to  Zero）として説明する。
ここで、波形モードＤＮＲＺとは、１サイクル中で２つのＮＲＺ（Nonreturn  to  Zero）を発生する波形である。
例えば、１サイクル中にパターンＰＡＴＡとＰＡＴＢとを交互に出力し、パターンＰＡＴＡが論理１のときクロックＢＣＬＫでセット信号を出力し、パターンＰＡＴＢが論理１のときクロックＣＣＬＫでセット信号を出力する。
また、１サイクル中にパターンＰＡＴＡとＰＡＴＢとを交互に出力し、パターンＰＡＴＡが論理０のときクロックＢＣＬＫでリセット信号を出力し、パターンＰＡＴＢが論理０のときクロックＣＣＬＫでリセット信号を出力する。
【００２３】
基本的に、クロック発生は、論理データのパターン制御によっておこなわれ、同一または連続サイクルで異なった論理データのパターンが印加された場合、全サイクルで設定クロックを発生するが、連続して発生するサイクルで同一論理パターンが印加された場合、２つのクロックが近接すると波形が分離されず１つとなって図５に示すＳＲフリップフロップ１１が誤動作する。
【００２４】
そこで、連続して発生するサイクルで同一論理パターンが連続して印加された場合、すなわちセット、セット、・・・のときの２つ目以後のセットパルス、またはリセット、リセット、・・・のときの２つ目以後のリセットパルスを出力禁止して近接制限を緩和している。
【００２５】
次に、図７のタイミングチャートを参照して下記の具体例で説明する。
ＲＡＴＥ＝８ｎｓ
ＢＣＬＫ＝２ｎｓ
ＣＣＬＫ＝５ｎｓ
そして、セット−リセットの最小パルス幅を３ｎｓで出力可とし、連続したサイクルにおいてセットーセットまたはリセットーリセットでは近接制限緩和機能により２つ目以降のパルス出力を禁止とする。
【００２６】
例えば、図７に示すように、近接制限緩和機能が無ければ、サイクル１において、パターンＰＡＴＡは論理０でＢＣＬＫのタイミング２ｎｓのリセット信号を出力し、パターンＰＡＴＢの論理は０でＣＣＬＫのタイミング５ｎｓのリセット信号を出力する。
しかし、近接制限緩和機能により連続して発生するサイクルでリセット信号の２つ目は出力が禁止されるので、ＢＣＬＫのタイミング２ｎｓのリセット信号は出力禁止（Ｘ）される。
【００２７】
また同様に、サイクル１のパターンＰＡＴＢに連続して発生するサイクル２のパターンＰＡＴＡが論理０であるので、３つ目のリセット信号の出力も禁止されるので、ＢＣＬＫのタイミング２ｎｓのリセット信号は出力禁止（Ｘ）される。
そして、次に発生するサイクル２のパターンＰＡＴＢが論理１であり、セット信号の１つ目は出力が禁止されないので、ＣＣＬＫのタイミング５ｎｓのセット信号は出力される。
【００２８】
以下同様に、次のサイクル３のＰＡＴＡの論理１において、２つ目のリセット信号は出力禁止（Ｘ）される。
【００２９】
次に、プログラムにより所定のクロックを出力させないオープン（ＯＰＥＮ）設定の動作について説明する。
例えば、図７に示すように、サイクル４において、Ｂクロックをオープン（ＢＣＬＫ  ＯＰＥＮ）設定した場合、Ｂクロックの２ｎｓのセット信号（Ｂ−ＳＥＴ）は出力されない。
従って、同じサイクル４のＣＣＬＫの５ｎｓがセット信号の１つ目として出力されることになるはずである。
しかし、近接制限緩和機能が働いているため、図７の出力波形に示すように、同じサイクル４のＣＣＬＫの５ｎｓはセット信号の１つ目となるが出力が禁止されて出力されないために、オープン設定したことによる本来の期待波形が出力されない。
【００３０】
【発明が解決しようとする課題】
上記説明したように、従来の半導体試験装置の近接制限緩和機能は、オープン設定した場合、期待波形が出力されない実用上の問題があった。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、ＤＮＲＺ波形モードにおけるクロックの近接制限緩和機能を使用して、クロックを出力しないオープン設定をした場合でも、期待する本来の出力波形が得られる半導体試験装置を提供することにある。
【００３１】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明の第１は、
２つの論理パターンでクロック発生を制御し、波形モードＤＮＲＺにて、連続して発生するサイクルで同一論理のパターンが連続して印加された場合、連続するパターンの前の論理パターンとの一致を検出するゲート手段を設け、２つ目以後のセットパルス、または２つ目以後のリセットパルスを禁止してクロックの近接制限を緩和し、クロックのオープン設定でクロックを出力させない半導体試験装置において、
連続して発生するサイクルにおいて、クロックのオープン設定した次のセット信号の１つ目またはリセット信号の１つ目として出力できる近接制限緩和のロジック回路を設け、
たことを特徴とした半導体試験装置を要旨としている。
【００３２】
また、上記目的を達成するためになされた本発明の第２は、
２つの論理パターンでクロック発生を制御し、波形モードＤＮＲＺにて、連続して発生するサイクルで同一論理のパターンが連続して印加された場合、連続するパターンの前の論理パターンとの一致を検出するゲート手段を設け、２つ目以後のセットパルス、または２つ目以後のリセットパルスを禁止してクロックの近接制限を緩和し、クロックのオープン設定でクロックを出力させない半導体試験装置において、
前サイクルの第２の論理パターンと、続く本サイクルの第１の論理パターンとが論理１で、かつ前サイクルのクロックがオープン設定されているとき、本サイクルのセット出力の禁止を禁止し、
前サイクルの第２の論理パターンと、続く本サイクルの第１の論理パターンとが論理０で、かつ前サイクルのクロックがオープン設定されているとき、本サイクルのリセット出力の禁止を禁止し、
本サイクルの第１の論理パターンと、本サイクルの第２の論理パターンとが論理１で、かつ本サイクルの第１の論理パターンのクロックがオープン設定されているとき、本サイクルのセット出力の禁止を禁止し、
本サイクルの第１の論理パターンと本サイクルの第２の論理パターンとが論理０で、かつ本サイクルの第１の論理パターンのクロックがオープン設定されているとき、本サイクルのリセット出力の禁止を禁止する近接制限緩和のロジック回路を設け、
たことを特徴とした半導体試験装置を要旨としている。
【００３３】
【発明の実施の形態】
本発明の実施例について、図１〜図３を参照して説明する。
半導体試験装置の概要については、従来の技術において説明したので説明を省略する。
【００３４】
次に、本発明の半導体試験装置の波形整形器６について、図２を参照して構成と動作を説明する。
図２に示すように、波形整形器６は、制御部１０と、遅延設定メモリ２１、２２と、遅延回路３１、３２、３３、３４と、ＲＳフリップフロップ１１と、ＡＮＤゲート５１、５２、５３、５４と、ＯＲゲート６１、６２と、近接制限緩和部１３とで構成している。
つまり、本実施例では、近接制限緩和部１３のブロックが従来と異なり、また各遅延設定メモリ２１、２２から近接制限緩和部１３へオープン設定の信号を与えている点が従来と異なる。
【００３５】
次に、近接制限緩和部１３のロジック回路について図１を参照して動作を説明する。
図１に示すように、近接制限緩和部１３は、フリップフロップ４１、４３、４４、４５、４６、４７と、ゲート手段８１〜８８と、インバータ７１、７２とでロジック回路を構成している。
但し、各ゲート手段８１〜８８の番号は、従来技術の図６と対応して同じ番号を付与している。
また、本実施例では従来と同様にＡクロック（ＡＣＬＫ）は使用しないので省略している。
【００３６】
そして、パターンＰＡＴＡの論理データの”１”は、フリップフロップ４１においてＲＡＴＥごとに取り込まれてカレントサイクル（本サイクル：Ｃ−ＰＡＴＡ）によるＢＣＬＫのセット信号（Ｂ−ＳＥＴ）としてゲート手段８１を介して出力される。
また、パターンＰＡＴＡの論理データの”０”は、フリップフロップ４１においてＲＡＴＥごとに取り込まれてカレントサイクル（本サイクル：Ｃ−ＰＡＴＡ）によるＢＣＬＫのリセット信号（Ｂ−ＲＳＴ）としてゲート手段８３を介して出力される。
【００３７】
同様に、パターンＰＡＴＢの論理データの”１”は、フリップフロップ４３においてＲＡＴＥごとに取り込まれてカレントサイクル（本サイクル：Ｃ−ＰＡＴＢ）によるＣＣＬＫのセット信号（Ｃ−ＳＥＴ）としてゲート手段８５を介して出力される。
また、パターンＰＡＴＢの論理データの”０”は、フリップフロップ４３においてＲＡＴＥごとに取り込まれてカレントサイクル（本サイクル：Ｃ−ＰＡＴＢ）によるＣＣＬＫのリセット信号（Ｃ−ＲＳＴ）としてゲート手段８７を介して出力される。
【００３８】
そして、パターンＰＡＴＢの前サイクルの論理データの”１”または”０”は、フリップフロップ４４において前サイクル（Previaus）のＲＡＴＥにより取り込まれて前サイクルのＰ−ＰＡＴＢとして出力される。
【００３９】
また、Ｂクロックオープン（ＢＣＬＫ  ＯＰＥＮ）の信号をフリップフロップ４５データとして受けて、ＲＡＴＥにより取り込んだ出力をゲート手段８８を介して前記ゲート手段８７に与え、またインバータ７１で反転してゲート手段８６を介して前記ゲート手段８５に与えている。
【００４０】
さらに、Ｂクロックオープン（ＢＣＬＫ  ＯＰＥＮ）の信号をフリップフロップ４６データとして受けて、ＲＡＴＥにより取り込んだ出力をフリップフロップ４７のデータに与え１つ前のＲＡＴＥで取り込んだ出力をゲート手段８４を介して前記ゲート手段８３に与え、またインバータ７２で反転してゲート手段８２を介して前記ゲート手段８１に与えている。
【００４１】
そして、フリップフロップ４１の出力と、フリップフロップ４４との出力と、フリップフロップ４７のインバータ７２で反転した出力とをゲート手段８２で受けて論理積をとり、フリップフロップ４１の出力をゲート手段８１で禁止する。
つまり、ゲート手段８２、８１により、前サイクルのパターンＰＡＴＢの論理が１で、続く本サイクルのパターンＰＡＴＡが論理１で、かつ前サイクルのＣＣＬＫがＯＰＥＮ設定されているとき、本サイクルのセット（Ｂ−ＳＥＴ）出力の禁止を禁止する。
【００４２】
また、ゲート手段８４、８３により、前サイクルのパターンＰＡＴＢの論理が０で、続く本サイクルのパターンＰＡＴＡが論理０で、かつ前サイクルのＣＣＬＫがＯＰＥＮ設定されているとき本サイクルのリセット（Ｂ−ＲＳＴ）出力の禁止を禁止する。
【００４３】
そして、ゲート手段８６、８５により、本サイクルのパターンＰＡＴＡの論理が１で、本サイクルの続くパターンＰＡＴＢが論理１で、かつ本サイクルのＢＣＬＫがＯＰＥＮ設定されているとき、本サイクルのセット（Ｃ−ＳＥＴ）出力の禁止を禁止する。
【００４４】
また、ゲート手段８８、８７により、本サイクルのパターンＰＡＴＡの論理が０で、本サイクルの続くパターンＰＡＴＢが論理０で、かつ本サイクルのＢＣＬＫがＯＰＥＮ設定されているとき、本サイクルのリセット（Ｃ−ＲＳＴ）出力の禁止を禁止する。
【００４５】
また、近接制限緩和する試験信号の波形モードは、ＤＮＲＺ（Double  Nonreturn  to  Zero）とするが、従来技術において説明したので説明を省略する。
【００４６】
次に、図３のタイミングチャートを参照して、従来と同じ設定の具体例として説明する。
但し、クロックを出力させないオープン設定のサイクル以外は従来と同じ動作なので説明を省略し、オープン設定したサイクルのみの動作例について説明する。
【００４７】
例えば、図３に示すように、サイクル４において、Ｂクロックをオープン（ＢＣＬＫ  ＯＰＥＮ）設定した場合、Ｂクロックの２ｎｓのセット信号（Ｂ−ＳＥＴ）は出力されない。
この場合、サイクル４のパターンＰＡＴＡの論理が１で、サイクル４のパターンＰＡＴＢが論理１で、かつサイクル４のＢＣＬＫがＯＰＥＮ設定されているので、本サイクル４のセット（Ｃ−ＳＥＴ）出力の禁止が禁止されないので出力される。
【００４８】
従って、波形モードＤＮＲＺでのクロックの近接制限緩和機能が働いていても、図３の出力波形に示すように、クロックＢＣＬＫのオープン設定した同じサイクル４のＣＣＬＫの５ｎｓがセット信号の１つ目として出力が禁止されることなく出力できる。
他の場合でも同様に近接制限緩和機能が働いていても、連続して発生するサイクルにおいて、クロックのオープン設定した次のセット信号の１つ目またはリセット信号の１つ目として出力できる。
【００４９】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、本発明では、波形モードＤＮＲＺでの近接制限緩和機能が働いていても、連続して発生するサイクルにおいて、クロックのオープン設定した次のセット信号の１つ目またはリセット信号の１つ目として出力できるので、クロックの近接制限緩和機能を使用して、クロックを出力しないオープン設定をした場合でも期待する本来の出力波形が得られる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置の近接制限緩和部の回路図である。
【図２】本発明の半導体試験装置の波形整形器のブロック図である。
【図３】本発明の半導体試験装置のタイミングチャートである。
【図４】半導体試験装置のブロック図である。
【図５】従来の半導体試験装置の波形整形器のブロック図である。
【図６】従来の半導体試験装置の近接制限緩和部の回路図である。
【図７】従来の半導体試験装置のタイミングチャートである。
【符号の説明】
１０  制御部
１１  ＲＳフリップフロップ
１２、１３  近接制限緩和部
２１、２２  遅延設定メモリ
３１、３２、３３、３４  遅延回路
４１〜４７  フリップフロップ
７１、７２  インバータ
８１〜８８  ゲート手段
９１  ＤＵＴ
【図１】
0004337966.tif 000002
【図２】
0004337966.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004337966.tif 000008