(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート酸化膜を介して形成されたゲート電極と、このゲート電極に隣接するように前記基板表層に形成された不純物領域と、一方の不純物領域上にコンタクトするセルキャパシタとを有する半導体装置の製造方法において、
前記基板上に形成した層間絶縁膜に円筒型ストレージノード電極形成用の溝を形成する工程と、
前記溝内を含む層間絶縁膜上に当該溝内が埋まらない膜厚でポリシリコン膜を形成する工程と、
前記ポリシリコン膜を介して前記溝内を含む層間絶縁膜上に当該溝が完全に埋まる膜厚でポジ型のフォトレジスト膜を形成する工程と、
前記フォトレジスト膜を前記溝の中央部に対応する所望の残しパターンを有するレチクルを用いて露光処理する工程と、
前記フォトレジスト膜を現像して、当該フォトレジスト膜を前記溝内部にのみ残膜させる工程と、
前記溝内部にのみ残膜させたフォトレジスト膜をマスクにして前記ポリシリコン膜をエッチングして溝の外部のポリシリコン膜を除去した後に、当該フォトレジスト膜を除去して円筒型ストレージノード電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記残しパターンが、棒状の残しパターンであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記残しパターンの大きさが、溝の大きさの６５〜８５％であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に言えばフォトリソグラフィーのハーフ露光によるフォトレジスト膜の埋め込み技術に関する。
【０００２】
【従来の技術】
以下、従来の半導体装置、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）構造について図面を参照しながら説明する。
【０００３】
図１１において、５１は一導電型、例えばＰ型の半導体基板で、前記基板上には素子分離膜５２及びゲート酸化膜５３が形成されており、このゲート酸化膜５３を介して形成されたゲート電極５４と、このゲート電極５４に隣接するように前記基板表層にＮ型不純物がイオン注入・拡散されたソース・ドレイン領域５５と、ドレイン領域５５上にコンタクトするビットライン５７と、ソース領域５５上にコンタクトするセルキャパシタ（ストレージノード電極５９，容量絶縁膜６０，セルプレート電極６１とで構成される。）とからダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという。）のメモリセルトランジスタが構成されている。尚、５６，５８，６２はそれぞれ層間絶縁膜であり、６３は層間絶縁膜６２上に形成された金属配線である。
【０００４】
【発明が解決しようとする課題】
上記ＤＲＡＭは、キャパシタ容量の増大を図ることが重要であり、各種構造を有したストレージノード電極が開発されている。
【０００５】
その中で、いわゆる円筒型と呼ばれるストレージノード電極構造のものがあり、この構造によりキャパシタ容量の増大を図っている。
【０００６】
本発明は、上記円筒型のストレージノード電極を安定して加工することを可能にした半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
そこで、本発明の半導体装置の製造方法は、半導体基板上にゲート酸化膜を介して形成されたゲート電極と、このゲート電極に隣接するように前記基板表層に形成された不純物領域と、一方の不純物領域上にコンタクトするセルキャパシタとを有するものにおいて、前記基板上に形成した層間絶縁膜に円筒型ストレージノード電極形成用の溝を形成する工程と、前記溝内を含む層間絶縁膜上に当該溝内が埋まらない膜厚でポリシリコン膜を形成する工程と、前記ポリシリコン膜を介して前記溝内を含む層間絶縁膜上に当該溝が完全に埋まる膜厚でポジ型のフォトレジスト膜を形成する工程と、前記フォトレジスト膜を前記溝の中央部に対応する所望の残しパターンを有するレチクルを用いて露光処理する工程と、前記フォトレジスト膜を現像して、当該フォトレジスト膜を前記溝内部にのみ残膜させる工程と、前記溝内部にのみ残膜させたフォトレジスト膜をマスクにして前記ポリシリコン膜をエッチングして溝の外部のポリシリコン膜を除去した後に、当該フォトレジスト膜を除去して円筒型ストレージノード電極を形成する工程とを具備することを特徴とする。
【０００９】
また、前記残しパターンが、棒状の残しパターンであることを特徴とするものである。
【００１０】
更に、前記残しパターンの大きさが、溝の大きさの６５〜８５％であることを特徴とするものである。
【００１１】
係る製造方法により、円筒型ストレージノード電極の安定加工が可能になる。
【００１２】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法に係る第１の実施形態について図面を参照しながら説明する。
【００１３】
図１において、１は一導電型、例えばＰ型の半導体基板で、前記基板上には素子分離膜２及びゲート酸化膜３が形成されており、このゲート酸化膜３を介して形成されたゲート電極４と、このゲート電極４に隣接するように前記基板表層にＮ型不純物がイオン注入・拡散されたソース・ドレイン領域５と、ドレイン領域５上にコンタクトするビットライン７と、ソース領域５上にコンタクトするセルキャパシタ（後述するストレージノード電極９，容量絶縁膜１０，セルプレート電極１１とで構成される。）とからダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという。）のメモリセルトランジスタが構成されている。尚、６，８，１２はそれぞれ層間絶縁膜であり、１３は層間絶縁膜１２上に形成された金属配線である。尚、前記ストレージノード電極９は、いわゆる円筒型と呼ばれるストレージノード電極であり、この構造によりキャパシタ容量の増大を図っている。
【００１４】
以下、本発明の特徴である、円筒型のストレージノード電極９を形成する製造方法について図２乃至図６を参照しながら説明する。尚、図２乃至図６はストレージノード電極９の形成工程を説明するために用いた簡略化した図面であり、前述した図１に示す構造の一部分（前記層間絶縁膜８を形成した後にこの層間絶縁膜８を介してソース領域５上にストレージノード電極９が形成されるまで）を抜き出したものである。
【００１５】
先ず、図２に示すように層間絶縁膜８にストレージノード電極形成用の溝２０を形成する。この溝２０は、開口径の異なる２枚のレジストマスクを用いて、前記層間絶縁膜８を２回に分けてエッチングすることで、上部の開口径がより幅広に形成されている。尚、当該溝２０の寸法は、例えば、高さ４００〜８００ｎｍ、溝の下部２０ａの幅１００〜４００ｎｍ、溝の上部２０ｂの幅５００〜１０００ｎｍである。
【００１６】
次に、図３に示すように前記溝２０を介してソース領域５（図１参照）上にポリシリコン膜等から成るストレージノード電極形成用のポリシリコン膜２１をおよそ５０〜２００ｎｍの膜厚で形成する。尚、溝２０の下部２０ａ内にポリシリコン膜を埋め込み、更に、溝の上部２０ｂを含む層間絶縁膜８上にポリシリコン膜を形成して、上記ポリシリコン膜２１を構成するものであっても構わない。
【００１７】
また、図４に示すように前記ポリシリコン膜２１上に前記溝２０が完全に埋まるようにフォトレジスト膜２２を形成する。続いて、当該フォトレジスト膜２２をパターン無しレチクル２３を用いて、ハーフ露光（完全に露光せずに、現像処理後に溝２０内にフォトレジスト膜２２が残膜する程度に調整した状態となるように）処理した後に現像処理することで、図５に示すように溝２０内部にフォトレジスト膜２２Ａを残膜させる。尚、上記ハーフ露光処理時には、パターンの無いガラスレチクルを使用している。
【００１８】
そして、当該フォトレジスト膜２２Ａをマスクにして全面をエッチングすることで、図６に示すように溝２０の外部に形成されたポリシリコン膜２１はエッチングされ、溝２０内部のポリシリコン膜２１Ａはエッチングされずに残る。
【００１９】
これにより、図６に示すように当該ポリシリコン膜２１Ａから成る円筒型のストレージノード電極９が形成される。尚、ストレージノード電極９を構成する前記ポリシリコン膜２１Ａには、Ｎ型不純物（例えば、リンイオン）がイオン注入されることで、導電化が図られている。更に言えば、例えば成膜中にＰＨ3をドープした、いわゆるドープドポリシリコン膜から成る導電膜を用いても良い。
【００２０】
以下、図１に示すように前記ストレージノード電極９上に容量絶縁膜１０（例えば、シリコン窒化膜あるいはシリコン酸化膜とシリコン窒化膜の積層膜あるいはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜等）をおよそ４〜５ｎｍの膜厚で形成し、その上に導電膜（例えば、およそ５０〜１５０ｎｍの膜厚で導電化されたポリシリコン膜）から成るセルプレート電極１１が形成されることで、セルキャパシタが構成される。
【００２１】
更に、全面にＣＶＤ酸化膜とＢＰＳＧ膜等から成る層間絶縁膜１２をおよそ８００〜１２００ｎｍの膜厚で形成し、この層間絶縁膜１２に前記ソース・ドレイン領域５上にコンタクトする不図示のコンタクト孔を形成した後に、このコンタクト孔内にバリアメタル膜（例えば、チタン膜とチタンナイトライド（ＴｉＮ）膜との積層膜）を介してタングステンプラグを埋設し、Ａｌ合金（例えば、Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）から成る金属配線（Ｍ）１３をおよそ３００〜８００ｎｍの膜厚で形成する。そして、以下図示した説明は省略するが、パッシベーション膜を形成して半導体装置が完成する。
【００２２】
また、本発明の第２の実施形態について図面を参照しながら説明する。
【００２３】
本実施形態の特徴は、上記第１の実施形態におけるハーフ露光技術を改良し、加工マージンを向上させるものである。
【００２４】
即ち、上記第１の実施形態でのハーフ露光処理時において、設定した露光量が少な過ぎた場合には、図７（ａ）に示すように前記溝２０の外部にもフォトレジスト膜２２Ｂが残ってしまう。また、設定した露光量が多過ぎた場合には、図７（ｂ）に示すように前記溝２０内部のフォトレジスト膜２２まで除去されてしまう（レジスト抜けが生じる）不都合があった。尚、２２Ｃは、溝２０の底部に残ったフォトレジスト膜である。
【００２５】
そして、この露光量のマージンが、上記第１の実施形態におけるパターンの無しレチクルを使用したハーフ露光では、少なくなってしまう（例えば、約６０ｍＪ／ｃｍ2程度）。そのため、更なる安定した加工精度が要望されていた。
【００２６】
そこで、第２の実施形態では、第１の実施形態と同様にして、図２に示すように層間絶縁膜８にストレージノード電極形成用の溝２０を形成し、溝２０を介してソース領域５（図１参照）上にポリシリコン膜等から成るストレージノード電極形成用のポリシリコン膜２１をおよそ５０〜２００ｎｍの膜厚で形成する。
【００２７】
また、図８に示すように前記ポリシリコン膜２１上に前記溝２０が完全に埋まるようにフォトレジスト膜２２を形成する。ここまでは、上記第１の実施形態と同等である。
【００２８】
続いて、当該フォトレジスト膜２２を所望のパターンが形成されたレチクル３３を用いて、ハーフ露光する。尚、前記レチクル３３に形成された所望のパターンは、溝２０の中央部に棒状の残しパターンが形成されたものである。
【００２９】
このような残しパターンを有するレチクル３３を用いることで、溝の中央部における光の量が従来に比して少なくなるため、多少、露光量が多くなったとしても溝２０内部にフォトレジスト膜２２が残り易くなる。また、溝２０の中央部における一番厚みの薄いフォトレジスト膜部分が残しパターン３３Ａによりカバーされているため、従来に比して露光量を多くすることができるため、溝２０の外部にフォトレジスト膜２２が残りにくくできる。
【００３０】
従って、従来に比して露光量のマージンが大きくなり、作業性が良く、安定した加工が可能になる。
【００３１】
ここで、前記レチクル３３における残しパターンは、小さ過ぎると効果が小さくなり、大き過ぎると少しのアライメントズレにより、溝２０の外部にレジスト残りが生じてしまう。
【００３２】
そのため、本実施形態では、上記残しパターンは、溝２０の大きさの６５〜８５％程度の大きさとなるように構成すると良い。例えば、溝２０の大きさが、０．２８μｍ×０．７μｍである場合、残しパターンの大きさは、０．２４μｍ×０．４６μｍ程度が好適である。
【００３３】
更に言えば、上述した残しパターンを有したレチクル３３を用いた場合において、溝の外部にレジスト残りと溝内部のレジスト抜けが発生する露光量の差（露光マージン）は、例えばｉ線使用の場合、約２５０ｍＪ／ｃｍ2程度（第１の実施形態では、同じく約６０ｍＪ／ｃｍ2程度）となり、露光マージンを増大させることができる。
【００３４】
次に、図９に示すように前述した露光処理後のフォトレジスト膜２２を現像することで、前記溝２０内部にのみフォトレジスト膜２２Ｂを残膜させる。
【００３５】
そして、前記溝２０内部に残膜させたフォトレジスト膜２２Ｂをマスクとして、溝２０の外部に成膜されたポリシリコン膜２１をエッチング除去する。これにより、図１０に示すように当該ポリシリコン膜２１Ｂから成る円筒型のストレージノード電極９が形成される。尚、ストレージノード電極９を構成する前記ポリシリコン膜２１Ｂには、Ｎ型不純物（例えば、リンイオン）がイオン注入されることで、導電化が図られている。更に言えば、例えば成膜中にＰＨ3をドープした、いわゆるドープドポリシリコン膜から成る導電膜を用いても良い。
【００３６】
以下、第１の実施形態と同様にして、図１に示すように前記ストレージノード電極９上に容量絶縁膜１０（例えば、シリコン窒化膜あるいはシリコン酸化膜とシリコン窒化膜の積層膜あるいはシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜等）をおよそ４〜５ｎｍの膜厚で形成し、その上に導電膜（例えば、およそ５０〜１５０ｎｍの膜厚で導電化されたポリシリコン膜）から成るセルプレート電極１１が形成されることで、セルキャパシタが構成される。
【００３７】
更に、全面にＣＶＤ酸化膜とＢＰＳＧ膜等から成る層間絶縁膜１２をおよそ８００〜１２００ｎｍの膜厚で形成し、この層間絶縁膜１２に前記ソース・ドレイン領域５上にコンタクトする不図示のコンタクト孔を形成した後に、このコンタクト孔内にバリアメタル膜（例えば、チタン膜とチタンナイトライド（ＴｉＮ）膜との積層膜）を介してタングステンプラグを埋設し、Ａｌ合金（例えば、Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）から成る金属配線（Ｍ）１３をおよそ３００〜８００ｎｍの膜厚で形成する。そして、以下図示した説明は省略するが、パッシベーション膜を形成して半導体装置が完成する。
【００３８】
以上説明したように本発明では、円筒型のストレージノード電極を構成するプロセスにおいて、層間絶縁膜８に形成した溝２０の内部を含む全面に、当該溝２０が埋まらない膜厚でポリシリコン膜２１を形成し、当該ポリシリコン膜２１上に当該溝２０が完全に埋まる膜厚でフォトレジスト膜２２を形成し、当該フォトレジスト膜２２をハーフ露光する際に、所望の残しパターンを有するレチクル３３を用いて前記フォトレジスト膜２２を露光することで、第１の実施形態に比して露光マージンが大きくなり、安定した加工が可能になる。
【００３９】
尚、第１，第２の実施形態の説明では、ＣＯＢ（キャパシタ・オーバー・ビットライン）構造のＤＲＡＭに適用して一例を紹介しているが、これに限らずＣＵＢ（キャパシタ・アンダー・ビットライン）構造のＤＲＡＭに適用しても良い。
【００４０】
【発明の効果】
本発明によれば、層間絶縁膜に形成した溝の内部を含む全面に、当該溝が埋まらない膜厚でポリシリコン膜を形成し、当該ポリシリコン膜上に当該溝が完全に埋まる膜厚でフォトレジスト膜を形成し、パターン無しレチクルを用いたハーフ露光技術により、当該フォトレジスト膜を露光することで、円筒型のストレージノード電極を形成することができる。
【００４１】
また、所望の残しパターンを有するレチクルを用いて当該フォトレジスト膜をハーフ露光することで、露光マージンが大きくなり、円筒型のストレージノード電極の安定加工が可能になり、生産性が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１１】従来の半導体装置を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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