(57)【特許請求の範囲】
【請求項１】
第１の電源電位が与えられる第１のメイン電源線と、
前記第１の電源電位より低い第２の電源電位が与えられる第２のメイン電源線と、
前記第１のメイン電源線に対応して設けられる第１のサブ電源線と、
前記第２のメイン電源線に対応して設けられる第２のサブ電源線と、
第１および第２の電源ノードを有し、前記第１の電源ノードが前記第１のサブ電源線に接続され、前記第２の電源ノードが前記第２のサブ電源線に接続され、少なくとも１つの入力信号をうけて所定の動作を行う第１の内部回路と、
動作モード時に前記第１のメイン電源線と前記第１のサブ電源線とを接続し、待機モード時に前記第１のメイン電源線と前記第１のサブ電源線とを分離する第１の接続回路と、
前記動作モード時に前記第２のメイン電源線と前記第２のサブ電源線とを接続し、前記待機モード時に前記第２のメイン電源線と前記第２のサブ電源線とを分離する第２の接続回路と、
前記第１、第２のメイン電源線および前記第１、第２のサブ電源線に接続される電源ノイズ低減回路とを備え、
前記電源ノイズ低減回路は、
前記第１のメイン電源線と前記第２のサブ電源線とのあいだに接続される第１のキャパシタと、
前記第１のサブ電源線と前記第２のメイン電源線とのあいだに接続される第２のキャパシタと、
前記第１のサブ電源線と前記第２のサブ電源線とのあいだに接続される第３のキャパシタとを含む、半導体装置。
【請求項２】
前記第１の接続回路は、
前記第１のメイン電源線と前記第１のサブ電源線との間に接続され、前記動作モードと前記待機モードとの切換えに応じて論理レベルが反転する第１の制御信号をゲートに受ける第１のＰチャネルＭＯＳトランジスタを含み、
前記第２の接続回路は、
前記第２のメイン電源線と前記第２のサブ電源線との間に接続され、前記第１の制御信号と相補な第２の制御信号をゲートに受ける第１のＮチャネルＭＯＳトランジスタを含み、
前記第１の内部回路は、
前記第１のＰチャネルＭＯＳトランジスタよりしきい値電圧の絶対値が小さい第２のＰチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタよりしきい値電圧の絶対値が小さい第２のＮチャネルＭＯＳトランジスタとを含む、請求項１に記載の半導体装置。
【請求項３】
前記第１の制御信号を伝達する第１の信号線をさらに備え、
前記第１の接続回路は、
ソースが前記第１のメイン電源線に接続される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインを前記第１のメイン電源線および前記第１のサブ電源線のいずれか一方と選択的に接続する第１のスイッチ回路と、
前記第３のＰチャネルＭＯＳトランジスタのゲートを前記第２のサブ電源線および前記第１の信号線のいずれか一方と選択的に接続する第２のスイッチ回路とをさらに含む、請求項２に記載の半導体装置。
【請求項４】
前記第１の制御信号を伝達する第１の信号線をさらに備え、
前記第１の接続回路は、
ドレインが前記第１のサブ電源線に接続される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのソースを前記第１のメイン電源線および前記第１のサブ電源線のいずれか一方と選択的に接続する第１のスイッチ回路と、
前記第３のＰチャネルＭＯＳトランジスタのゲートを前記第２のサブ電源線および前記第１の信号線のいずれか一方と選択的に接続する第２のスイッチ回路とをさらに含む、請求項２に記載の半導体装置。
【請求項５】
前記第２の制御信号を伝達する第２の信号線をさらに備え、
前記第２の接続回路は、
ソースが前記第２のメイン電源線に接続される第３のＮチャネルＭＯＳトランジスタと、
前記第３のＮチャネルＭＯＳトランジスタのドレインを前記第２のメイン電源線および前記第２のサブ電源線のいずれか一方と選択的に接続する第１のスイッチ回路と、
前記第３のＮチャネルＭＯＳトランジスタのゲートを前記第１のサブ電源線および前記第２の信号線のいずれか一方と選択的に接続する第２のスイッチ回路とをさらに含む、請求項２に記載の半導体装置。
【請求項６】
前記第２の制御信号を伝達する第２の信号線をさらに備え、
前記第２の接続回路は、
ドレインが前記第２のサブ電源線に接続される第３のＮチャネルＭＯＳトランジスタと、
前記第３のＮチャネルＭＯＳトランジスタのソースを前記第２のメイン電源線および前記第２のサブ電源線のいずれか一方と選択的に接続する第１のスイッチ回路と、
前記第３のＮチャネルＭＯＳトランジスタのゲートを前記第１のサブ電源線および前記第２の信号線のいずれか一方と選択的に接続する第２のスイッチ回路とをさらに含む、請求項２に記載の半導体装置。
【請求項７】
前記第１、第２のサブ電源線にそれぞれ接続される第１および第２のパッドをさらに備える、請求項２に記載の半導体装置。
【請求項８】
各々が、第３および第４の電源ノードを有し、かつ、少なくとも１つの入力信号をうけて所定の動作を行う第２の内部回路と、
前記第２の内部回路の前記第３の電源ノードに対応して設けられる第３のサブ電源線と、
前記第１のサブ電源線および前記第３のサブ電源線の電位を観測するための第１のパッドと、
前記第１のサブ電源線および前記第３のサブ電源線のうちいずれか１つを選択的に前記第１のパッドに接続する選択回路とをさらに備える、請求項２に記載の半導体装置。
【請求項９】
前記第１の接続回路は、
前記第１のメイン電源線と前記第１のサブ電源線との間に接続され、前記動作モードと前記待機モードとの切換えに応じて論理レベルが反転する第１の制御信号をゲートに受ける第１のＰチャネルＭＯＳトランジスタと、
前記第１のメイン電源線と前記第１のサブ電源線との間に順方向に接続され、前記第１のＰチャネルＭＯＳトランジスタが非導通状態の時に前記第１のサブ電源線の電位を保持する第１のダイオード回路とを含み、
前記第２の接続回路は、
前記第２のメイン電源線と前記第２のサブ電源線との間に接続され、前記第１の制御信号と相補な第２の制御信号をゲートに受ける第１のＮチャネルＭＯＳトランジスタと、
前記第２のサブ電源線と前記第２のメイン電源線との間に順方向に接続され、前記第１のＮチャネルＭＯＳトランジスタが非導通状態の時に前記第２のサブ電源線の電位を保持する第２のダイオード回路とを含む、請求項１に記載の半導体装置。
【請求項１０】
前記半導体装置は、半導体基板の主表面上に形成され、
前記電源ノイズ低減回路は、前記主表面上の四角形の領域内に配置され、
前記第１のキャパシタは、
ゲートが前記第２のサブ電源線に接続され、ソースおよびドレインが前記第１のメイン電源線に接続される第１のＭＯＳトランジスタを含み、
前記第２のキャパシタは、
ゲートが前記第２のメイン電源線に接続され、ソースおよびドレインが前記第１のサブ電源線に接続される第２のＭＯＳトランジスタを含み、
前記第３のキャパシタは、
ゲートが前記第２のサブ電源線に接続され、ソースおよびドレインが前記第１のサブ電源線に接続される第３のＭＯＳトランジスタを含み、
前記第１のメイン電源線および前記第１のサブ電源線は、前記四角形の領域の第１の辺に沿うように配置され、
前記第２のメイン電源線および前記第２のサブ電源線は、前記第１の辺に対向する前記四角形の第２の辺に沿うように配置される、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には階層的な電源線構造を有する半導体装置に関する。
【０００２】
【従来の技術】
トランジスタの微細化とともにトランジスタ耐圧が低下するので、必然的に動作電圧を下げる必要がある。また、携帯機器では電池駆動が前提であるが、電池駆動では低電圧、低電力動作が不可欠である。
【０００３】
一般に動作電圧を下げると動作速度は遅くなってしまうため、動作速度を損なわずに低電圧動作を実現するためには、ＭＯＳトランジスタのしきい値電圧を下げなければならない。しかしこのしきい値電圧を下げすぎると、トランジスタを十分カットオフできなくなり、トランジスタがオフ状態のときにも無視できないサブスレッショルド電流が流れるようになる。このため従来のＣＭＯＳ回路の最大の特徴である低消費電力特性が失われてしまう。
【０００４】
図４４は、従来の半導体装置におけるインバータ１５００の構成を示す回路図である。
【０００５】
図４４を参照して、インバータ１５００は、ゲートに入力信号ＩＮを受け、ソースが電源電位Ｖｄｄに結合されたＰチャネルＭＯＳトランジスタ１５０１と、ゲートに入力信号ＩＮを受け、ソースが接地電位にＶｓｓに結合されドレインがＰチャネルＭＯＳトランジスタ１５０１のドレインに接続されたＮチャネルＭＯＳトランジスタ１５０２とを含む。
【０００６】
ＮチャネルＭＯＳトランジスタ１５０２のドレインからは出力信号ＯＵＴが出力される。ＮチャネルＭＯＳトランジスタ１５０２のしきい値電圧をＶｔとすると、トランジスタの動作速度はほぼＶｄｄ−Ｖｔに反比例するので、速度低下を抑えるためには電源電位Ｖｄｄの低下に見合ってしきい値電圧Ｖｔも低くしなければならない。
【０００７】
しかし、しきい値電圧Ｖｔを低くしすぎると入力信号ＩＮとして電位０Ｖを与えたときにもＮチャネルＭＯＳトランジスタ１５０２には無視できないサブスレッショルド電流ＩＬが流れるようになる。
【０００８】
図４５は、ＮチャネルＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳとドレイン電流ＩＤＳとの関係を示す図である。
【０００９】
この図ではゲート−ソース間電圧ＶＧＳがしきい値電圧Ｖｔ付近においてゲート−ソース間電圧ＶＧＳが変化したときのドレイン電流の変化を示し、ドレイン電流を縦軸として対数プロットしたものである。
【００１０】
図４５を参照して、グラフ１５０４において一定の電流Ｉ０がトランジスタに流れる場合のゲート−ソース間電圧の値をしきい値電圧Ｖｔとする。低い電源電圧でも使用可能なようにしきい値電圧Ｖｔに代えてより低い値であるしきい値電圧Ｖｔ２を有するＮチャネルＭＯＳトランジスタを使用する場合を考える。
【００１１】
このＮチャネルＭＯＳトランジスタのドレイン電流とゲート−ソース間電圧の関係はグラフ１５０６で表わされる。ゲート−ソース間電圧ＶＧＳが０のときにおけるグラフ１５０４とグラフ１５０６のドレイン電流の値を比較すると、ドレイン電流ＩＤＳの値はＩＬからＩＬ２へと上昇してしまう。このため、高集積化および電源電圧の低電圧化とともにサブスレッショルド電流は無視できなくなり、電池駆動の携帯機器では待機電流の増加が致命的な問題となる。
【００１２】
図４６は、従来において提案されているソース電圧を切換えてサブスレッショルド電流を低減するインバータ１５１０を示す回路図である。
【００１３】
図４６を参照して、インバータ１５１０は、電源ノードに電源電位Ｖｄｄが結合され、接地ノードがノードＮ１００に接続され入力信号ＩＮを受けて出力信号ＯＵＴを出力するインバータ１５１１と、ゲートに制御信号ＳＣＲＣを受けてドレインがノードＮ１００に接続されソースが接地電位Ｖｓｓに結合されたＮチャネルＭＯＳトランジスタ１５１６とを含む。
【００１４】
インバータ１５１１は、ゲートに入力信号ＩＮを受けソースが電源ノードに接続されドレインが出力ノードに接続されたＰチャネルＭＯＳトランジスタ１５１２と、ゲートに入力信号ＩＮを受け、ソースがノードＮ１００に接続されドレインが出力ノードに接続されたＮチャネルＭＯＳトランジスタ１５１４とを含む。
【００１５】
図４７は、トランジスタの種類を説明するための図である。図４７（ａ）はしきい値電圧の高いトランジスタの記号を説明するための図であり、図４７（ｂ）はしきい値電圧の低いトランジスタの記号を説明するための図である。
【００１６】
図４７を参照して、本明細書においては（ａ）に示すトランジスタ１５１８の記号はしきい値電圧の高いトランジスタを表わし、（ｂ）に示すトランジスタ１５２０の記号はしきい値電圧の低いトランジスタを表わすものとする。
【００１７】
再び図４６を参照して、この回路は通常動作時には制御信号ＳＣＲＣによってＮチャネルＭＯＳトランジスタ１５１６を導通状態としノードＮ１００の電位ＶＮを接地電位としインバータ１５１１に通常の論理動作を行なわせる。
【００１８】
入力信号ＩＮによって与えられる電位がＬ（ロー）レベルの場合はＰチャネルＭＯＳトランジスタ１５１２は導通しＮチャネルＭＯＳトランジスタ１５１４は非導通状態となり、出力信号ＯＵＴの出力電位はＨ（ハイ）レベルとなる。この場合には非導通状態であるＮチャネルＭＯＳトランジスタ１５１４にサブスレッショルド電流が流れ電源電位Ｖｄｄが与えられている電源ノードから接地電位Ｖｓｓが与えられている接地ノードにサブスレッショルド電流による電流が流れる。
【００１９】
一方、入力信号ＩＮの入力レベルがＨ（ハイ）のときはＰチャネルＭＯＳトランジスタ１５１２は非導通状態となりＮチャネルＭＯＳトランジスタ１５１４は導通状態となり、出力信号ＯＵＴのレベルはＬレベルとなる。この場合は非導通状態であるＰチャネルＭＯＳトランジスタ１５１２にサブスレッショルド電流が流れ、電源ノードから接地ノードへとサブスレッショルド電流が流れてしまう。このように通常の動作状態においてはサブスレッショルド電流による電流消費は避けられない。
【００２０】
しかし、入力論理が予め固定されていることがわかっている期間中、たとえばチップが待機状態になっているスタンドバイ期間においてはこの回路を用いるとサブスレッショルド電流による電力消費は低減できる。
【００２１】
待機状態においてはこの回路の入力信号ＩＮはＬレベルになるとすると、ＰチャネルＭＯＳトランジスタ１５１２が導通しＮチャネルＭＯＳトランジスタ１５１４が非導通状態となる。このとき出力信号ＯＵＴのレベルはＨレベルである。
【００２２】
この状態で動作状態から待機状態に制御を切換えるため制御信号ＳＣＲＣのレベルをＨレベルからＬレベルへと切換えると、ＮチャネルＭＯＳトランジスタ１５１６は非導通状態となる。ここで、ＮチャネルＭＯＳトランジスタ１５１６のしきい値電圧はＮチャネルＭＯＳトランジスタ１５１４のしきい値電圧よりも絶対値が大きい値であるため、ＮチャネルＭＯＳトランジスタ１５１６によって流れるサブスレッショルド電流はＮチャネルＭＯＳトランジスタ１５１４に流れるサブスレッショルド電流よりも問題にならないほど小さい値になる。
【００２３】
したがって、電源ノードから接地ノードに流れるリーク電流はＮチャネルＭＯＳトランジスタ１５１６のサブスレッショルド電流によって決まるため、待機状態におけるサブスレッショルド電流による電力消費を低減することができる。
【００２４】
ＮチャネルＭＯＳトランジスタ１５１６のしきい値電圧が高くてもＮチャネルＭＯＳトランジスタ１５１６が導通状態にあるときは、インバータ１５１１の動作速度には影響が生じない。また動作状態から待機状態への切換速度は、インバータ１５１１の動作速度ほどはスピードが要求されないため、ＮチャネルＭＯＳトランジスタ１５１６のしきい値電圧が高く若干動作速度が遅くとも問題にはならない。
【００２５】
以上説明したように入力信号ＩＮがＬレベルの場合は制御信号ＳＣＲＣを制御することによりこの回路を待機状態とし出力信号ＯＵＴの出力電位をスタティックに保持しつつ待機させることができるのである。
【００２６】
図４８は、制御信号ＳＣＲＣの切換え前後のノードＮ１００の電位であるサブ接地電位ＶＮの変化を説明するための波形図である。
【００２７】
図４６、図４８を参照して、制御信号ＳＣＲＣのレベルが電源電位から０Ｖに変化すると、ＮチャネルＭＯＳトランジスタ１５１６が非導通状態となる。すると、ＮチャネルＭＯＳトランジスタ１５１６にはサブスレッショルド電流が流れ、その電流と同じ大きさの電流がＮチャネルＭＯＳトランジスタ１５１４にも流れる。
【００２８】
したがって、ノードＮ１００の電位は、制御信号ＳＣＲＣを切り替えて暫く立つと、０Ｖより少し浮き上がった０Ｖ＋Ｖｖｎとなる。
【００２９】
図４９は、待機状態におけるＮチャネルＭＯＳトランジスタ１５１４に流れるドレイン電流ＩＤＳとゲート−ソース間電圧ＶＧＳとの関係を説明するためのグラフである。
【００３０】
図４６、図４９を参照して、待機状態においては、ノードＮ１００の電位ＶＮは、Ｖｖｎとなり、この時の入力信号ＩＮのレベルは０Ｖである。したがって、ＮチャネルＭＯＳトランジスタ１５１４においては、ゲート−ソース間電圧ＶＧＳは負電圧−Ｖｖｎになる。図４９のグラフよりＮチャネルＭＯＳトランジスタ１５１４に流れるサブスレッショルド電流はＮチャネルＭＯＳトランジスタ１５１６を設けることによりＩＬからＩＬ１に減少する。この電流ＩＬ１は、すなわち、ＮチャネルＭＯＳトランジスタ１５１６のサブスレッショルド電流でもある。
【００３１】
また、待機時において入力信号ＩＮがＨレベルになる場合には、逆にしきい値電圧の高いＰチャネルＭＯＳトランジスタをインバータ１５１１の電源ノード側に挿入することにより同様の効果が得られる。
【００３２】
図５０は、図４６のインバータを直列接続して使用する回路１５３０の構成および待機時における各ノードの状態を説明するための回路図である。
【００３３】
図５０を参照して、この回路１５３０は、入力信号ＩＮを受けて反転しノードＮ１０６に出力するインバータ１５３６と、ノードＮ１０６の電位を受けて反転し出力をノードＮ１０８に出力するインバータ１５３８と、ノードＮ１０８の電位を受けて反転しノードＮ１１０に出力するインバータ１５４０と、ノードＮ１１０の電位を受けて反転し出力信号ＯＵＴを出力するインバータ１５４２とを含む。
【００３４】
回路１５３０はさらに、制御信号／ＳＣＲＣをゲートに受け、ソースが電源電位Ｖｄｄと結合されドレインがノードＮ１０２（サブ電源線）に接続されたＰチャネルＭＯＳトランジスタ１５３２と、制御信号ＳＣＲＣをゲートに受け、ソースが接地電位Ｖｓｓに結合されドレインがノードＮ１０４（サブ接地線）に接続されたＮチャネルＭＯＳトランジスタ１５３４とを含む。
【００３５】
インバータ１５３６の電源ノードおよびインバータ１５４０の電源ノードは電源電位Ｖｄｄに結合される。インバータ１５３８の電源ノードおよびインバータ１５４２の電源ノードはノードＮ１０２に接続される。インバータ１５３６の接地ノードおよびインバータ１５４０の接地ノードはノードＮ１０４に接続される。インバータ１５３８の接地ノードおよびインバータ１５４２の接地ノードは接地電位Ｖｓｓに結合される。
【００３６】
ＰチャネルＭＯＳトランジスタ１５３２はインバータ１５３６〜１５４２に含まれるＰチャネルＭＯＳトランジスタのしきい値電圧より絶対値の大きいしきい値電圧を有する。またＮチャネルＭＯＳトランジスタ１５３４は、インバータ１５３６〜１５４２に含まれるＮチャネルＭＯＳトランジスタのしきい値電圧より絶対値の大きいしきい値電圧を有する。
【００３７】
インバータ１５３６〜１５４２の構成は図４６に示したインバータ１５１１と同様であるので説明は繰返さない。
【００３８】
次に、回路１５３０の待機時の状態について説明する。
待機状態の場合は、制御信号／ＳＣＲＣはＨレベルに設定され、ノードＮ１０２は電源ノードから切離される。また、制御信号ＳＣＲＣはＬレベルに設定され、ノードＮ１０４は接地ノードから切離される。待機時には入力信号ＩＮはＬレベルであり、ノードＮ１０６およびノードＮ１１０の状態はＨレベルとなり、ノードＮ１０８および出力信号ＯＵＴの状態はＬレベルとなる。ノードＮ１０４の電位ＶＮは接地電位Ｖｓｓよりやや高くなり、インバータ１５３６、１５４０に含まれるＮチャネルＭＯＳトランジスタのサブスレッショルド電流は低減される。ノードＮ１０２の電位ＶＰは電源電位Ｖｄｄよりやや低くなり、インバータ１５３８、１５４２に含まれるＰチャネルＭＯＳトランジスタのサブスレッショルド電流は低減される。
【００３９】
図５１は、回路１５３０の通常動作時における各ノードの状態を説明するための回路図である。
【００４０】
通常動作状態では制御信号／ＳＣＲＣとしてＬレベルが与えられ、ノードＮ１０２の電位ＶＰは電源電位Ｖｄｄとなる。また、制御信号ＳＣＲＣとしてＨレベルが与えられ、ノードＮ１０４の電位ＶＮは接地電位となる。この状態において入力信号ＩＮをＨ／Ｌレベルに適宜切換えて論理動作が行なわれる。
【００４１】
入力信号ＩＮとしてＨレベルが与えられた場合の各ノードの状態が図５１に示されている。入力信号ＩＮがＨレベルのときは、ノードＮ１０６およびノードＮ１１０の状態はＬレベルとなり、ノードＮ１０８および出力信号ＯＵＴの状態はＨレベルとなる。
【００４２】
入力信号ＩＮとしてＬレベルが与えられた場合のノードＮ１０６、Ｎ１１０、Ｎ１０８および出力信号ＯＵＴの状態は、図５０の場合と同様であり説明は繰返さない。
【００４３】
【発明が解決しようとする課題】
以上説明したような、サブスレッショルド電流を低減するための階層的な電源線の構成をとった場合には、サブ電源電位ＶＰ、サブ接地電位ＶＮをコントロールするためのＰチャネルＭＯＳトランジスタＱＨＰとＮチャネルＭＯＳトランジスタＱＨＮとを制御する必要がある。これらのトランジスタは、サブ電源線に接続されている回路の消費電流量に応じて、サイズを調整する必要がある。
【００４４】
このような場合、トランジスタサイズが、消費する電流量に相当するサイズよりも小さければ回路の消費電流によるサブ電源線の電位降下が生じ、サブ電源線のノイズが大きくなり回路動作速度に悪影響を与える。
【００４５】
階層電源構造を採用する場合に、サブ電源を駆動するためのトランジスタのサイズを最適な状態に調整することが必要であるが、この調整が難しいという問題点があった。
【００４６】
図５２は、図５０、図５１で説明した回路１５３０が、待機状態と動作状態を繰返した場合におけるサブ電源線の電位ＶＰおよびサブ接地線の電位ＶＮを説明するための波形図である。
【００４７】
図５１、図５２を参照して、時刻ｔ１までに電源電位Ｖｄｄが立ち上がる。時刻ｔ１においては制御信号ＳＣＲＣ、／ＳＣＲＣはサブ電源線、サブ接地線を非活性な状態にするように設定されている。つまり、回路１５３０は、待機状態にされる。
【００４８】
電源電位Ｖｄｄとサブ電源線の電位ＶＰとの電位差ΔＶｄ０はＰチャネルＭＯＳトランジスタ１５３２のしきい値電圧Ｖｔｐｈとゲート幅によって定まる。接地電位Ｖｓｓとサブ接地線の電位ＶＮとの電位差ΔＶｇ０はＮチャネルＭＯＳトランジスタ１５３４のしきい値電圧Ｖｔｎｈとゲート幅によって定まる。これらは、最悪の状態を考慮すると、最大値をとる場合としてΔＶｄ０＝Ｖｔｐｈ、ΔＶｇ０＝Ｖｔｎｈとなる。
【００４９】
時刻ｔ２において、制御信号ＳＣＲＣ、／ＳＣＲＣが変化し、サブ電源線およびサブ接地線が活性化され、回路はアクティブ状態となる。この時の電位レベルの変動はあわせて１Ｖ近くにもなる。
【００５０】
このように、サブ電源線およびサブ接地線の電位変動が大きいと、回路の活性化に時間を要するため、回路動作をさせるタイミングにたいし、いつ制御信号ＳＣＲＣ、／ＳＣＲＣを切換えるかが問題となる。制御信号の切り替えタイミングが遅いと、回路の動作速度が遅くなり、切り替えタイミングが早すぎるとサブスレッショルド電流が増大し消費電流が増えてしまう。このタイミングを決めるのが難しいという問題点があった。
【００５１】
また、起動前後の電位差が大きいこと自体も、サブ電源線、サブ接地線を活性化するための起動時間が大きくなる原因である。しかし、電位差が小さすぎるとサブスレッショルド電流を小さく抑えることができない。この電位差は、製造時のプロセスパラメータのばらつきにより、しきい値電圧等の変動が生ずるため、最適値にすることが難しいという問題点があった。
【００５２】
この発明の目的は、階層電源構造を有する半導体装置において、サブ電源線およびサブ接地線上に生ずるノイズを低減させ回路動作の高速化を図った半導体装置を提供することである。
【００５３】
この発明の他の目的は、内部回路の動作タイミングに対してサブ電源線およびサブ接地線を活性化するタイミングを調整することが可能な半導体装置を提供することである。
【００５４】
この発明のさらに他の目的は、最適な待機時のサブ電源線、サブ接地線の電位を調査、調整することが可能な、半導体装置を提供することである。
【００５５】
【課題を解決するための手段】
この発明のある局面における半導体装置は、第１の電源電位が与えられる第１のメイン電源線と、第１の電源電位より低い第２の電源電位が与えられる第２のメイン電源線と、第１のメイン電源線に対応して設けられる第１のサブ電源線と、第２のメイン電源線に対応して設けられる第２のサブ電源線と、第１および第２の電源ノードを有し、第１の電源ノードが第１のサブ電源線に接続され、第２の電源ノードが第２のサブ電源線に接続され、少なくとも１つの入力信号をうけて所定の動作を行う第１の内部回路と、動作モード時に第１のメイン電源線と第１のサブ電源線とを接続し、待機モード時に第１のメイン電源線と第１のサブ電源線とを分離する第１の接続回路と、動作モード時に第２のメイン電源線と第２のサブ電源線とを接続し、待機モード時に第２のメイン電源線と第２のサブ電源線とを分離する第２の接続回路と、第１、第２のメイン電源線および第１、第２のサブ電源線に接続される電源ノイズ低減回路とを備え、電源ノイズ低減回路は、第１のメイン電源線と第２のサブ電源線とのあいだに接続される第１のキャパシタと、第１のサブ電源線と第２のメイン電源線とのあいだに接続される第２のキャパシタと、第１のサブ電源線と第２のサブ電源線とのあいだに接続される第３のキャパシタとを含む。
【００５６】
好ましくは、第１の接続回路は、第１のメイン電源線と第１のサブ電源線との間に接続され、動作モードと待機モードとの切換えに応じて論理レベルが反転する第１の制御信号をゲートに受ける第１のＰチャネルＭＯＳトランジスタを含み、第２の接続回路は、第２のメイン電源線と第２のサブ電源線との間に接続され、第１の制御信号と相補な第２の制御信号をゲートに受ける第１のＮチャネルＭＯＳトランジスタを含み、第１の内部回路は、第１のＰチャネルＭＯＳトランジスタよりしきい値電圧の絶対値が小さい第２のＰチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタよりしきい値電圧の絶対値が小さい第２のＮチャネルＭＯＳトランジスタとを含む。
【００５７】
より好ましくは、半導体装置は、第１の制御信号を伝達する第１の信号線をさらに備え、第１の接続回路は、ソースが第１のメイン電源線に接続される第３のＰチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタのドレインを第１のメイン電源線および第１のサブ電源線のいずれか一方と選択的に接続する第１のスイッチ回路と、第３のＰチャネルＭＯＳトランジスタのゲートを第２のサブ電源線および第１の信号線のいずれか一方と選択的に接続する第２のスイッチ回路とをさらに含む。
【００５８】
より好ましくは、半導体装置は、第１の制御信号を伝達する第１の信号線をさらに備え、第１の接続回路は、ドレインが第１のサブ電源線に接続される第３のＰチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタのソースを第１のメイン電源線および第１のサブ電源線のいずれか一方と選択的に接続する第１のスイッチ回路と、第３のＰチャネルＭＯＳトランジスタのゲートを第２のサブ電源線および第１の信号線のいずれか一方と選択的に接続する第２のスイッチ回路とをさらに含む。
【００５９】
より好ましくは、半導体装置は、第２の制御信号を伝達する第２の信号線をさらに備え、第２の接続回路は、ソースが第２のメイン電源線に接続される第３のＮチャネルＭＯＳトランジスタと、第３のＮチャネルＭＯＳトランジスタのドレインを第２のメイン電源線および第２のサブ電源線のいずれか一方と選択的に接続する第１のスイッチ回路と、第３のＮチャネルＭＯＳトランジスタのゲートを第１のサブ電源線および第２の信号線のいずれか一方と選択的に接続する第２のスイッチ回路とをさらに含む。
【００６０】
より好ましくは、半導体装置は、第２の制御信号を伝達する第２の信号線をさらに備え、第２の接続回路は、ドレインが第２のサブ電源線に接続される第３のＮチャネルＭＯＳトランジスタと、第３のＮチャネルＭＯＳトランジスタのソースを第２のメイン電源線および第２のサブ電源線のいずれか一方と選択的に接続する第１のスイッチ回路と、第３のＮチャネルＭＯＳトランジスタのゲートを第１のサブ電源線および第２の信号線のいずれか一方と選択的に接続する第２のスイッチ回路とをさらに含む。
【００６１】
より好ましくは、半導体装置は、第１、第２のサブ電源線にそれぞれ接続される第１および第２のパッドをさらに備える。
【００６２】
より好ましくは、半導体装置は、各々が、第３および第４の電源ノードを有し、かつ、少なくとも１つの入力信号をうけて所定の動作を行う第２の内部回路と、第２の内部回路の第３の電源ノードに対応して設けられる第３のサブ電源線と、第１のサブ電源線および第３のサブ電源線の電位を観測するための第１のパッドと、第１のサブ電源線および第３のサブ電源線のうちいずれか１つを選択的に第１のパッドに接続する選択回路とをさらに備える。
【００６３】
好ましくは、第１の接続回路は、第１のメイン電源線と第１のサブ電源線との間に接続され、動作モードと待機モードとの切換えに応じて論理レベルが反転する第１の制御信号をゲートに受ける第１のＰチャネルＭＯＳトランジスタと、第１のメイン電源線と第１のサブ電源線との間に順方向に接続され、第１のＰチャネルＭＯＳトランジスタが非導通状態の時に第１のサブ電源線の電位を保持する第１のダイオード回路とを含み、第２の接続回路は、第２のメイン電源線と第２のサブ電源線との間に接続され、第１の制御信号と相補な第２の制御信号をゲートに受ける第１のＮチャネルＭＯＳトランジスタと、第２のサブ電源線と第２のメイン電源線との間に順方向に接続され、第１のＮチャネルＭＯＳトランジスタが非導通状態の時に第２のサブ電源線の電位を保持する第２のダイオード回路とを含む。
【００６４】
好ましくは、半導体装置は、半導体基板の主表面上に形成され、電源ノイズ低減回路は、主表面上の四角形の領域内に配置され、第１のキャパシタは、ゲートが第２のサブ電源線に接続され、ソースおよびドレインが第１のメイン電源線に接続される第１のＭＯＳトランジスタを含み、第２のキャパシタは、ゲートが第２のメイン電源線に接続され、ソースおよびドレインが第１のサブ電源線に接続される第２のＭＯＳトランジスタを含み、第３のキャパシタは、ゲートが第２のサブ電源線に接続され、ソースおよびドレインが第１のサブ電源線に接続される第３のＭＯＳトランジスタを含み、第１のメイン電源線および第１のサブ電源線は、四角形の領域の第１の辺に沿うように配置され、第２のメイン電源線および第２のサブ電源線は、第１の辺に対向する四角形の第２の辺に沿うように配置される。
【００７５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００７６】
［実施の形態１］
図１は、本発明の実施の形態１における半導体装置１の主要部構成を機能的に示すブロック図である。
【００７７】
図１においては、半導体装置の例として×８ビット構成クロック信号に同期して動作する同期型ダイナミックランダムアクセスメモリ（以下、ＳＤＲＡＭと呼ぶ。）の１ビットの入出力データに関連する機能的部分の構成が示される。
【００７８】
データ入出力端子ＤＱｉに関連するメモリセルアレイ部分は、バンクＡを構成するメモリセルアレイ７１ａと、バンクＢを構成するメモリセルアレイ７１ｂを含む。
【００７９】
バンクＡは、アドレス信号に応じて選択されるメモリセルアレイバンクＡ０とメモリセルアレイバンクＡ１とに分割され、バンクＢは、メモリセルアレイバンクＢ０およびＢ１に分割されている。
【００８０】
メモリセルアレイバンクＡ０およびＡ１に対しては、それぞれ、アドレス信号Ａ０〜Ａｊをデコードしてメモリセルアレイ７１ａの対応する行を選択する複数のロウデコーダを含むＸデコーダ群５２ａと、列アドレス信号Ｙ１〜Ｙｋをデコードしてメモリセルアレイ７１ａの対応する列を選択する列選択信号を発生する複数のコラムデコーダを含むＹデコーダ群５３ａと、メモリセルアレイ７１ａの選択された行に接続されるメモリセルのデータを検知して増幅するセンスアンプ群５４ａが設けられている。
【００８１】
Ｘデコーダ群５２ａは、メモリセルアレイ７１ａの各ワード線に対応して設けられるロウデコーダを含む。アドレス信号Ｘ０〜Ｘｊに従って、対応するロウデコーダがワード線を選択状態とする。
【００８２】
Ｙデコーダ群５３ａは、メモリセルアレイ７１ａの列選択線それぞれに対して設けられるコラムデコーダを含む。１本の列選択線は、４対のビット線対を選択状態とする。Ｘデコーダ群５２ａおよびＹデコーダ群５３ａにより、メモリセルアレイバンクＡ０およびＡ１において、それぞれ４ビットのメモリセルが同時に選択状態とされる。Ｘデコーダ群５２ａおよびＹデコーダ群５３ａは、それぞれバンク指定信号ＢＡにより活性化される。一方、メモリセルアレイバンクＢ０およびＢ１に対しても、それぞれＸデコーダ群５２ｂおよびＹデコーダ群５３ｂが設けられ、これらはそれぞれバンク指定信号ＢＢにより活性化される。
【００８３】
バンクＡには、さらに、センスアンプ群５４ａにより検知増幅されたデータを伝達するとともに、書込データをメモリセルアレイ７１ａの選択されたメモリセルへ伝達するための内部データ伝達線（グローバルＩＯ線）が設けられている。メモリセルアレイバンクＡ０に対しては、グローバルＩＯ線バスＧＩＯ０が設けられ、メモリセルアレイバンクＡ１に対してはグローバルＩＯ線バスＧＩＯ１が設けられている。１つのグローバルＩＯ線バスは、同時に選択された４ビットのメモリセル同時にデータ授受を行なうために４対のグローバルＩＯ線対を含んでいる。
【００８４】
メモリセルアレイバンクＡ０に対するグローバルＩＯ線バスＧＩＯ０に対応して、ライト用レジスタ５９ａおよびライトバッファ群６０ａが設けられ、メモリセルアレイバンクＡ１に対するグローバルＩＯ線バスＧＩＯ１に対応して、ライト用レジスタ５９ａ２およびライトバッファ群６０ａ２が設けられている。
【００８５】
１ビット幅の入力バッファ５８ａは、データ入出力端子ＤＱｉに与えられた入力データから内部書込データを生成する。セレクタ６９ａは、第２の制御信号発生回路６３から出力されるセレクタ制御信号φＳＥＡにより制御され、入力バッファ５８ａの出力を切換えて２つのライト用レジスタ５９ａまたは５９ａ２に与える。すなわち、入出力バッファ５８ａは、入力バッファ活性化信号φＤＢＡに応じて活性化され、データ入出力端子ＤＱｉに与えられた入力データから内部書込データを生成し、セレクタ６９ａは、アドレス信号に応じて第２制御信号発生回路６３から出力されたセレクタ制御信号φＳＥＡに応じて制御され、ライト用レジスタ５９ａおよび５９ａ２のいずれか一方に対して、内部書込データを出力する。ライト用レジスタ５９ａおよび５９ａ２は、それぞれレジスタ活性化信号φＲｗＡ０またはφＲｗＡ１に応答して活性化され、セレクタ６９ａから出力された書込データを順次格納する。ライトバッファ群６０ａおよび６０ａ２は、書込バッファ活性化信号φＷＢＡ０またはφＷＢＡ１に応答して活性化され、対応するライト用レジスタ５９ａまたは５９ａ２に格納されたデータを増幅して対応するグローバルＩＯ線対バスＧＩＯ０またはＧＩＯ１へ伝達する。
【００８６】
イコライズ回路群６１ａは、２系統のグローバルＩＯ線バスＧＩＯ０およびＧＩＯ１に共通に設けられ、イコライズ活性化信号φＷＥＱＡに応答して活性化され、グローバルＩＯ線バスＧＩＯ０およびＧＩＯ１のイコライズを行なう。
【００８７】
ライトバッファ群６０ａおよび６０ａ２ならびにライトレジスタ５９ａおよび５９ａ２は、それぞれ８ビット幅を有する。
【００８８】
バンクＢも同様に、メモリセルアレイバンクＢ０およびＢ１を含む。メモリセルアレイバンクＢ０およびＢ１はおのおの、Ｘデコーダ群５２ｂと、Ｙデコーダ群５３ｂと、センスアンプ活性化信号φＳＡＢに応答して活性化されるセンスアンプ群５４ｂと、イコライズ回路活性化信号φＷＥＱＢに応答して活性化されるイコライズ回路群６１ｂと、バッファ活性化信号φＷＢＢ０またはφＷＢＢ１に応答して活性化されるライトバッファ群６０ｂおよび６０ｂ２と、レジスタ活性化信号φＲｗＢ０またはφＲｗＢ１に応答して活性化されるライト用レジスタ５９ｂおよび５９ｂ２と、セレクタ制御信号φＳＥＢによって制御されるセレクタ６９ｂと、およびバッファ活性化信号φＤＢＢに応答して活性化される入力バッファ５８ｂとを含む。
【００８９】
バンクＡの構成とバンクＢの構成は同一である。ライト用レジスタ５９ａおよび５９ａ２ならびに５９ｂおよび５９ｂ２を設けることにより、高速のクロック信号に同期してデータの入出力を行なうことが可能となる。
【００９０】
バンクＡおよびバンクＢに対する各制御信号については、バンク指定信号ＢＡおよびＢＢに従って、いずれか一方のバンクに対する制御信号のみが発生される。
【００９１】
図１に示す機能ブロック１００が各データ入出力端子に対応して設けられている。×８ビット構成のＳＤＲＡＭの場合、機能ブロック１００を各データ入出力端子に対応して８個含んでいる。
【００９２】
バンクＡおよびＢをほぼ同一の構成とし、バンク指定信号ＢＡおよびＢＢにより一方のみを選択することにより、バンクＡおよびＢは互いにほぼ完全に独立して動作することが可能となる。
【００９３】
バンクＡおよびＢを、それぞれ独立に駆動するための制御系として、第１の制御信号発生回路６２、第２の制御信号発生回路６３およびクロックカウンタ６４が設けられている。
【００９４】
第１の制御信号発生回路６２は、外部から与えられる制御信号、すなわち、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号ｅｘｔ．／ＯＥおよび、外部書込イネーブル信号（書込許可信号）ｅｘｔ．／ＷＥを、外部クロック信号ＣＬＫに同期して取込み、内部制御信号φｘａ、φｙａ、φＷ、φＯ、φＲ、およびφＣを発生する。
【００９５】
第２の制御信号発生回路６３は、バンク指定信号ＢＡおよびＢＢと、外部からのアドレス信号の最下位ビットのＹ０と、内部制御信号φＷ、φＯ、φＲおよびφＣとクロックカウンタ６４の出力に応答してバンクＡおよびＢをそれぞれ独立に駆動するための制御信号、すなわち、イコライズ回路活性化信号φＷＥＱＡおよびφＷＥＱＢ、センスアンプ活性化信号φＳＡＡおよびφＳＡＢ、ライトバッファ活性化信号φＷＢＡ０、φＷＢＡ１、φＷＢＢ０およびφＷＢＢ１と、ライト用レジスタ活性化信号φＲｗＡ０、φＲｗＡ１、φＲｗＢ０およびφＲｗＢ１と、セレクタ制御信号φＳＥＡおよびφＳＥＢと、入力バッファ活性化信号φＤＢＡおよびφＤＢＢと、内部からの制御信号のタイミングが書込動作であれば活性（Ｌレベル）となる信号ＣＡＳ０と、書込動作期間中は活性（Ｈレベル）となるライトデコードイネーブル信号ＷＤＥとを発生する。
【００９６】
半導体装置１はさらに、周辺回路として、内部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．Ａ０ないしｅｘｔ．Ａｉを取込み、内部アドレス信号Ｘ０〜Ｘｊとバンク指定信号ＢＡおよびＢＢを発生するＸアドレスバッファ６５と、内部制御信号φｙａに応答して活性化され、列選択線を指定するための列選択信号Ｙ０〜Ｙｋを出力するＹアドレスバッファ６６とを含む。
【００９７】
半導体装置１は更に、周辺回路として、外部クロック信号ＣＬＫにより制御され、Ｙアドレスバッファの出力信号である列選択信号Ｙ０〜Ｙｋ、信号ＣＡＳ０および信号ＷＤＥを受けて、列アドレス信号Ｙ１〜ＹｋとＹデコーダ活性化信号ＥＮＣＳＬとを出力するＹアドレスオペレーション回路６８を含む。
【００９８】
以上説明したようなＳＤＲＡＭにおいては、外部クロック信号ＣＬＫに同期して取込まれた外部から与えられる制御信号の値に応じて動作モードが決定される。たとえば、連続して読出あるいは書込が行われるデータのビット数はバースト長と呼ばれるが、ＳＤＲＡＭにおいては、内部から与えられる制御信号によって第１の制御信号発生回路６２中に含まれるモードレジスタの値を変更することによって１、２、４、８ビットのいずれかに設定される。他にも、モードレジスタにはＣＡＳレイテンシの設定値やバーストタイプのインターリーブ／シーケンシャルモードの設定値などが保持されている。
【００９９】
ここで、ＳＤＲＡＭは、常に外部とデータをやり取りしているわけではなく、たとえばマイクロプロセッサがデータ処理を行なっている間待機状態におかれる場合が一般的である。このような待機状態においてＳＤＲＡＭが消費する消費電力を低減するためにＭＯＳトランジスタのサブスレッショルド電流を減らすことが有効である。
【０１００】
本発明は待機時におけるサブスレッショルド電流を低減するものであり、ここでは半導体装置の例としてＳＤＲＡＭを示したが、特にＳＤＲＡＭをはじめとする半導体記憶装置には限定されるものではなく、ＭＯＳ回路を備えたすべての半導体装置（たとえばマイクロプロセッサ、ロジックＬＳＩなど）に共通して適用することが可能である。
【０１０１】
図２は、実施の形態１の半導体装置に含まれる内部回路の構成例を示す回路図である。
【０１０２】
図２を参照して、この内部回路は、電源電位Ｖｄｄが与えられるメイン電源線ＭＶＬと、接地電位Ｖｓｓが与えられるメイン接地線ＭＧＬと、制御信号／ＳＣＲＣに応じてメイン電源線より電流供給を受けるサブ電源線ＳＶＬと、制御信号ＳＣＲＣに応じてメイン接地線より電流供給を受けるサブ接地線ＳＧＬと、制御信号／ＳＣＲＣをゲートに受けメイン電源線ＭＶＬとサブ電源線ＳＶＬとの間に接続されるしきい値電圧の高いＰチャネルＭＯＳトランジスタＱＨＰと、制御信号ＳＣＲＣをゲートに受けメイン接地線ＭＧＬとサブ接地線ＳＧＬとの間に接続されるしきい値電圧の高いＮチャネルＭＯＳトランジスタＱＨＮとを含む。
【０１０３】
この内部回路は、さらに、メイン電源線ＭＶＬおよびサブ接地線ＳＧＬに接続され入力信号ＩＮを受けるインバータ１０４と、サブ電源線ＳＶＬおよびメイン接地線ＭＧＬに接続されインバータ１０４の出力を受けて反転し出力信号ＯＵＴを出力するインバータ１０６と、メイン電源線ＭＶＬ、サブ電源線ＳＶＬ、サブ接地線ＳＧＬおよびメイン接地線ＭＧＬに接続される電源間容量セル１０２とを含む。
【０１０４】
インバータ１０４は、メイン電源線ＭＶＬとサブ接地線ＳＧＬとの間に直列に接続されゲートにともに入力信号ＩＮを受けるＰチャネルＭＯＳトランジスタＱＬＰ１およびＮチャネルＭＯＳトランジスタＱＬＮ１を含む。ＰチャネルＭＯＳトランジスタＱＬＰ１とＮチャネルＭＯＳトランジスタＱＬＮ１との接続ノードからはインバータ１０４の出力信号が出力される。
【０１０５】
インバータ１０６は、サブ電源線ＳＶＬとメイン接地線ＭＧＬとの間に直列に接続されゲートにともにインバータ１０４の出力を受けるＰチャネルＭＯＳトランジスタＱＬＰ２およびＮチャネルＭＯＳトランジスタＱＬＮ２とを含む。ＰチャネルＭＯＳトランジスタＱＬＰ２とＮチャネルＭＯＳトランジスタＱＬＮ２との接続ノードからはインバータ１０６の出力信号ＯＵＴが出力される。
【０１０６】
ここで、ＰチャネルＭＯＳトランジスタＱＬＰ１、ＱＬＰ２はＰチャネルＭＯＳトランジスタＱＨＰよりもしきい値電圧が低い。また、ＮチャネルＭＯＳトランジスタＱＬＮ１、ＱＬＮ２は、ＮチャネルＭＯＳトランジスタＱＨＮよりしきい値電圧が低い。
【０１０７】
このように、メイン電源線、及びサブ電源線を設け、しきい値電圧が異なる２種類のＰチャネルＭＯＳトランジスタを使用しているのは、この回路が待機状態にある時の待機時の消費電流を抑えるためであり、このような階層電源構造を採用することにより待機時におけるサブスレッショルド電流が低減される。
【０１０８】
ＰチャネルＭＯＳトランジスタＱＨＰはサブスレッショルド電流を低減させるためにしきい値電圧の大きなトランジスタが使用され、ＰチャネルＭＯＳトランジスタＱＬＰ１、ＱＬＰ２は動作速度を上げるためしきい値電圧が低いトランジスタが使用される。ＮチャネルＭＯＳトランジスタ側にも同様なことがいえる。
【０１０９】
電源間容量セル１０２は、サブ電源線ＳＶＬとサブ接地線ＳＧＬとの間に接続されるキャパシタＳＣと、メイン電源線ＭＶＬとサブ接地線ＳＧＬとの間に接続されるキャパシタＶＤＣと、サブ電源線ＳＶＬとメイン接地線ＭＧＬとの間に接続されるキャパシタＶＳＣとを含む。
【０１１０】
電源間容量セル１０２は、キャパシタＳＣ、ＶＤＣ、ＶＳＣを１つのセルとして常に組合わせて配置することを示す。このようにキャパシタを各電源線と接続することにより、常にサブ電源線ＳＶＬおよびサブ接地線ＳＧＬを安定させることが可能となり、サブ電源線ＳＶＬおよびサブ接地線ＳＧＬに接続される回路の動作の安定化が図られる。
【０１１１】
図３は、図２における電源間容量セル１０２を使用した場合と使用しない場合との動作波形を示す図である。
【０１１２】
図２、図３を参照して、入力信号ＩＮがＬレベルからＨレベルに変化した場合を考える。このとき制御信号ＳＣＲＣはＨレベルになり、ＮチャネルＭＯＳトランジスタＱＨＮおよびＰチャネルＭＯＳトランジスタＱＨＰは導通状態となる。インバータ１０４、１０６の動作により、入力信号の変化に応じて出力信号ＯＵＴもＬレベルからＨレベルへと変化する。このときに、インバータ１０４、１０６において消費される電流により、サブ電源線ＳＶＬの電位すなわちサブ電源線電位ＶＰは、ＰチャネルＭＯＳトランジスタＱＨＰの抵抗分だけにより電圧降下する。一方、サブ接地線ＳＧＬの電位すなわちサブ接地電位ＶＮは、ＮチャネルＭＯＳトランジスタＱＨＮの抵抗分だけ電位が浮き上がってしまう。これらの電圧変動により、出力信号ＯＵＴに遅延が生じる。このときのサブ電源電位の波形、サブ接地電位の波形および出力信号の波形をそれぞれＶＰ１、ＶＮ１、ＯＵＴ１に示す。
【０１１３】
この出力遅延を小さくするために、電源間容量セル１０２を付加する。この場合は、インバータ１０４、１０６において消費される電流は、その一部が電源間容量セル１０２から供給される。したがって、サブ電源線ＳＶＬ、サブ接地線ＳＧＬ上に現われるノイズは低減される。このときのサブ電源電位ＶＰ、サブ接地電位ＶＮおよび出力信号ＯＵＴの波形は、それぞれ図３のＶＰ２、ＶＮ２、ＯＵＴ２である。
【０１１４】
図３より、電源間容量セル１０２を配置することにより内部回路の出力遅延が改善されることが示される。
【０１１５】
図４は、図２に示した電源間容量セル１０２をスタンダードセルにすることを説明するための概略図である。
【０１１６】
図４を参照して、電源間容量セル１１０は、長方形状のセル枠の短辺方向に沿ってそれぞれ平行に配置されるメイン電源線ＭＶＬ、サブ電源線ＳＶＬ、サブ接地線ＳＧＬおよびメイン接地線ＭＧＬを含む。
【０１１７】
サブ電源線とサブ接地線との間には、キャパシタＳＣ、ＶＤＣ、ＶＳＣが配置される。キャパシタＳＣの一方の電極はコンタクトセル１１４によってサブ電源線ＳＶＬと接続される。キャパシタＳＣの他方の電極は、コンタクトセル１１８によってサブ接地線ＳＧＬに接続される。
【０１１８】
キャパシタＶＤＣの一方の電極は、コンタクトセル１１２によってメイン電源線ＭＶＬに接続される。キャパシタＶＤＣの他方の電極は、サブ接地線ＳＧＬにコンタクトセル１２０によって接続される。
【０１１９】
キャパシタＶＳＣの一方の電極は、コンタクトセル１１６によってサブ電源線ＳＶＬに接続される。キャパシタＶＳＣの他方の電極は、メイン接地線ＭＧＬにコンタクトセル１２２によって接続される。
【０１２０】
ここで、コンタクトセルとは、層間絶縁膜にスルーホールが設けられる部分を示し、スルーホール内に金属層が充填されることにより各電源線と各キャパシタの電極層とが接続される部分である。
【０１２１】
図５は、図４に示した電源間容量セルの各素子の配置を示すレイアウト図である。
【０１２２】
図５を参照して、電源間容量セル１１０は、長方形状のＮウエルＮＷの長辺方向に沿ってそれぞれ平行に配置されるメイン電源線ＭＶＬ、サブ電源線ＳＶＬ、サブ接地線ＳＧＬおよびメイン接地線ＭＧＬを含む。これらの電源線、接地線は第２層目の金属配線が使用される。
【０１２３】
サブ電源線とサブ接地線との間には、キャパシタＳＣ、ＶＤＣ、ＶＳＣが配置される。キャパシタＳＣ、ＶＤＣ、ＶＳＣは、ＭＯＳトランジスタを用いて作られる。これらのＭＯＳトランジスタでは、それぞれソースとドレインとが接続されキャパシタの一方の電極とされ、ゲートがキャパシタの他方の電極とされる。
【０１２４】
以下、説明の便宜のため、与えられる電位の高低に関わらずＭＯＳトランジスタの一方の接続ノードをソースと呼び、他方の接続ノードをドレインと呼ぶ。
【０１２５】
キャパシタＳＣでは、ＭＯＳトランジスタのソース１６０とドレイン１８０とがコンタクトセル１５８、１７８、第１層金属配線１５６によって接続され、ポリシリコンで作られるゲート１３２は、コンタクトセル１３４によって第１層金属配線１３６と接続される。
【０１２６】
キャパシタＳＣの一方の電極である第１層金属配線１５６は、コンタクトセル１１４によってサブ電源線ＳＶＬと接続される。キャパシタＳＣの他方の電極である第１層金属配線１３６は、コンタクトセル１１８によってサブ接地線ＳＧＬに接続される。
【０１２７】
キャパシタＶＤＣでは、ＭＯＳトランジスタのソース１６６とドレイン１８６とがコンタクトセル１６４、１８４、第１層金属配線１６２によって接続され、ポリシリコンで作られるゲート１３２は、コンタクトセル１４２によって第１層金属配線１４４と接続される。
【０１２８】
キャパシタＶＤＣの一方の電極である第１層金属配線１６２は、コンタクトセル１１２によってメイン電源線ＭＶＬに接続される。キャパシタＶＤＣの他方の電極である第１層金属配線１４４は、サブ接地線ＳＧＬにコンタクトセル１２０によって接続される。
【０１２９】
キャパシタＳＣ、ＶＤＣはともに、他方の電極がサブ接地線ＳＧＬに接続されるためゲート１３２は共通のポリシリコンになっている。ゲート１３２は、電位安定化のため、キャパシタＳＣとキャパシタＶＤＣとの間の部分で、コンタクトセル１３８によって第１層金属配線１４０と接続され、第１層金属配線１４０は、コンタクトセル１１９によってサブ接地線ＳＧＬに接続される。
【０１３０】
キャパシタＶＳＣでは、ＭＯＳトランジスタのソース１７２とドレイン１９２とがコンタクトセル１７０、１９０、第１層金属配線１６８によって接続され、ポリシリコンで作られるゲート１５４は、コンタクトセル１５０によって第１層金属配線１５２と接続される。
【０１３１】
キャパシタＶＳＣの一方の電極である第１層金属配線１６８は、コンタクトセル１１６によってサブ電源線ＳＶＬに接続される。キャパシタＶＳＣの他方の電極である第１層金属配線１５２は、メイン接地線ＭＧＬにコンタクトセル１２２によって接続される。
【０１３２】
ゲート１５４は、電位安定化のため、キャパシタＶＤＣに隣接する部分で、コンタクトセル１４６によって第１層金属配線１４８と接続され、第１層金属配線１４８は、コンタクトセル１２３によってメイン接地線ＭＧＬに接続される。
【０１３３】
図６は、図４、図５に示した電源間容量セルを用いて回路ブロックのレイアウトを作成する場合を説明するためのフローチャートである。
【０１３４】
図６を参照して、まずステップＳＴ２１においてロジックゲートセルおよび電源間容量セルの配置を行なう。続いて、ステップＳＴ２２において、メイン電源線ＭＶＬ、サブ電源線ＳＶＬ、メイン接地線ＭＧＬおよびサブ接地線ＳＧＬの配線を行なう。通常は、これらの電源配線には２層目の金属配線層が用いられる。
【０１３５】
ステップＳＴ２１において配置された各ロジックゲートセルおよび電源間容量セルの各電源線同士が、ステップＳＴ２２においてそれぞれ接続される。
【０１３６】
次にステップＳＴ２３において、設計する回路ブロックへの入力信号から出力信号に至るまでの信号配線が配置される。
【０１３７】
そして回路ブロックのレイアウトデータが完成する。図６で示したスタンダードセルを用いた回路ブロックの設計フローは、回路の接続情報や、各ロジックセルおよび電源間容量セルのサイズの情報をもとにコンピュータが自動で実施する。
【０１３８】
図７は、回路の配置例を示す模式図である。
図７を参照して、ロジックゲートセル１３２に隣接して電源間容量セル１１０が配置される。そして、ロジックゲートセル１３２と電源間容量セル１１０との各電源線がそれぞれ接続されるようにメイン電源線ＭＶＬ、サブ電源線ＳＶＬ、サブ接地線ＳＧＬおよびメイン接地線ＭＧＬが配置される。
【０１３９】
このように、電源間容量セル中に３つのキャパシタを含ませ、１セルとし、これを用いてレイアウトデータを作成することにより、各キャパシタをそれぞれ別々に配置するよりも、配置面積を少なくできるとともに、配置点の管理が楽になる。図２に示した、サブ電源線ＳＶＬに電流供給をするＰチャネルＭＯＳトランジスタＱＨＰや、サブ接地線ＳＧＬに電流供給をするＮチャネルＭＯＳトランジスタＱＨＮから、ブロック内において離れた場所の回路に対して電源間容量セルを近くに配置することにより効果が上げられる。
【０１４０】
つまり、ブロック内において、この電源間容量セルの効果的な配置点を考慮せねばならず、その上で、３つのキャパシタを１つにまとめたセルとすることは半導体装置の設計工数の削減にもつながる。
【０１４１】
次に、この電源間容量セルを使用する第２の階層電源構造の例を示す。
図８は、第２の階層電源構造の説明をするための回路図である。
【０１４２】
図８を参照して、この階層電源構造を有する回路ブロックは、ＰチャネルＭＯＳトランジスタＱＨＰに換えて接続回路２０２を含み、ＮチャネルＭＯＳトランジスタＱＨＮに換えて接続回路２０４を含み、インバータ１０４、１０６は双方ともサブ電源線およびサブ接地線から電流供給を受ける点が、図２に示した内部回路と異なる。他の構成は図２に示した内部回路と同様であるので説明は繰返さない。
【０１４３】
接続回路２０２は、制御信号／ＳＣＲＣをゲートに受けメイン電源線ＭＶＬとサブ電源線ＳＶＬとの間に接続されるＰチャネルＭＯＳトランジスタＱＬＰ０と、メイン電源線ＭＶＬとサブ電源線ＳＶＬとの間に順方向に接続されるダイオード２０６とを含む。
【０１４４】
接続回路２０４は、制御信号ＳＣＲＣをゲートに受けサブ接地線ＳＧＬとメイン接地線ＭＧＬとの間に接続されるＮチャネルＭＯＳトランジスタＱＬＮ０と、サブ接地線ＳＧＬとメイン接地線ＭＧＬとの間に順方向に接続されるダイオード２０８とを含む。
【０１４５】
図８に示した回路では、ＰチャネルＭＯＳトランジスタＱＬＰ０、ＮチャネルＭＯＳトランジスタＱＬＰ０のしきい値電圧は、それぞれインバータ１０４等の内部回路に使用されるＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタと等しくてよい。したがって、しきい値電圧が複数必要とされないので製造プロセスも簡単にできる。
【０１４６】
このような構成を有する回路にも、電源間容量セル１０２を用いることによりサブ電源線、サブ接地線に生ずるノイズを低減でき、回路の高速動作に有利である。
【０１４７】
以上説明したように、実施の形態１における半導体装置は、階層電源構造を有する回路ブロックにおいて、電源間容量セルを使用することにより、回路の動作速度を改善する効果が得られる。また、このセルをスタンダードセル化してブロックのレイアウトデータ設計時に使用することで、設計工数の削減にもつながる。
【０１４８】
［実施の形態２］
実施の形態２では、サブ電源線のノイズ低減とサブ電源線の活性化に要する時間を小さくするための調整について述べる。
【０１４９】
図９は、サブ電源線の立上がりとサブ電源線のノイズについて説明するための回路図である。
【０１５０】
図９を参照して、この内部回路は、トランジスタ駆動回路３０２をさらに含む。トランジスタ駆動回路３０２は、制御信号ＳＣＲＣを受けて反転しＰチャネルＭＯＳトランジスタＱＨＰのゲートに出力するインバータ３０４と、制御信号／ＳＣＲＣを受けて反転しＮチャネルＭＯＳトランジスタＱＨＮのゲートに出力するインバータ３０６を含む。以上の点が図２に示した回路と異なる。他の構成は、図２に示した回路と同様であるので説明は繰返さない。
【０１５１】
この回路では、実施の形態１で示したように、電源間容量セル１０２でサブ電源線のノイズを低減している。
【０１５２】
図１０は、図９に示した回路の動作波形図である。
図９、図１０を参照して、時刻ｔ１までは、サブ電源線ＳＶＬおよびサブ接地線ＳＧＬにそれぞれ電流供給を行なうＰチャネルＭＯＳトランジスタＱＨＰおよびＮチャネルＭＯＳトランジスタＱＨＮは、ともに非導通状態であり、サブ電源線ＳＶＬおよびサブ接地線ＳＧＬはそれぞれ非活性化状態である。サブ電源線ＳＶＬおよびサブ接地線ＳＧＬに電流供給を行なうＰチャネルＭＯＳトランジスタＱＨＰおよびＮチャネルＭＯＳトランジスタＱＨＮを以降スリープトランジスタと称する。
【０１５３】
時刻ｔ１において、制御信号ＳＣＲＣがＨレベルとなり、応じてスリープトランジスタＱＨＰ、ＱＨＮが導通状態となる。すると、活性化時間Ｔａ経過後の時刻ｔ２において、サブ電源線ＳＶＬの電位は電源電位Ｖｄｄとなり、サブ接地線ＳＧＬの電位は、接地電位Ｖｓｓとなる。つまり時刻ｔ２以降は、サブ電源線ＳＶＬやサブ接地線ＳＧＬに接続された回路がアクティブな状態となる。ここで、時刻ｔ３において、入力信号ＩＮの変化に応じて出力信号ＯＵＴが変化するが、電源間容量セル１０２の有無によって動作遅延時間が変化する。すなわち、電源間容量セルがない場合には、時刻ｔ５において出力信号ＯＵＴが立上がり（波形ＯＵＴ１に示す）、電源間容量セル１０２がある場合には、時刻ｔ４において出力信号ＯＵＴが立上がる（波形ＯＵＴ２で示す）。したがって、電源間容量セルの有無により内部回路の動作遅延時間はＴｄ１、Ｔｄ２となる。
【０１５４】
スリープトランジスタのサイズが大きいほど、サブ電源線、サブ接地線を充電する電流をより多く供給できるため、活性化時間Ｔａは、短くなる。また、内部回路の出力遅延時間を短くする上では、電源間容量セル１０２の容量値を大きくする方が有利である。ここで、スリープトランジスタのサイズを大きくする代わりに、サイズの等しいスリープトランジスタを複数個並列的にメイン電源線とサブ電源線との間に設けても構わない。メイン接地線とサブ接地線との間に接続されるスリープトランジスタにも同様のことがいえる。一方、電源間容量セル１０２の容量値を大きくする代わりに、複数の電源間容量セルを並列的に配置しても同様の効果が得られる。
【０１５５】
図１１は、並列的にスリープトランジスタや容量セルを設けた場合の、活性化時間Ｔａおよび遅延時間Ｔｄの変化の関係を示す図である。
【０１５６】
図１１を参照して、並列的に設けるスリープトランジスタの数をより増やす場合は、活性化時間Ｔａは小さくなり、内部回路の遅延時間Ｔｄはスリープトランジスタの数が増えると小さくなる。
【０１５７】
一方、容量セルの数が増えると、サブ電源線およびサブ接地線の容量値が増えるため充電するための時間がかかるので活性化時間Ｔａは大きくなる。また、容量セルが増えると実施の形態１で説明したように、遅延時間Ｔｄは小さくなる。
【０１５８】
しかし、スリープトランジスタの数や容量セルの数を増やす場合でも、それらがどこに配置されるかによってそれぞれ効果は違ってくる。したがって、スリープトランジスタとしても使用が可能で、設定を切換えることにより電源間容量セルとしても使用できるセルの構成とすれば、内部回路の電流の消費状態に応じて、階層電源構造を有する内部回路における電源間容量セルおよびスリープトランジスタの配置の最適化を図ることができる。
【０１５９】
図１２は、ＰチャネルＭＯＳトランジスタＱＨＰを当初スリープトランジスタとして用いるセルＰ＿ＳＬＥＥＰの構成を示す回路図である。
【０１６０】
図１２を参照して、セルＰ＿ＳＬＥＥＰは、ＰチャネルＭＯＳトランジスタＱＨＰと、ＰチャネルＭＯＳトランジスタＱＨＰのゲートに接続されるスイッチ回路ＳＷ１Ｐと、ＰチャネルＭＯＳトランジスタＱＨＰのドレインに接続されるスイッチ回路ＳＷ２Ｐとを含む。ＰチャネルＭＯＳトランジスタＱＨＰのソースにはセルの入力ノードＰＶｃｃが接続される。
【０１６１】
スイッチ回路ＳＷ１Ｐは、初期設定時には、セルの入力ノードＰ／ＳＣＲＣとＰチャネルＭＯＳトランジスタＱＨＰのゲートとを接続するが、後に設定を変更することにより入力ノードＰＧＮＤをＰチャネルＭＯＳトランジスタＱＨＰのゲートに接続することが可能である。
【０１６２】
スイッチ回路ＳＷ２Ｐは、初期設定時には、セルの入力ノードＰＶＰとＰチャネルＭＯＳトランジスタＱＨＰのドレインとを接続するが、後に設定を変更することにより入力ノードＰＶｃｃをＰチャネルＭＯＳトランジスタＱＨＰのドレインに接続することが可能である。
【０１６３】
したがって、セルＰ＿ＳＬＥＥＰは、当初はスリープトランジスタとして動作するが、必要に応じて設定を変えることにより、ノードＰＶｃｃとノードＰＧＮＤとの間に接続されるキャパシタとなる。
【０１６４】
図１３は、ＰチャネルＭＯＳトランジスタＱＨＰを当初ＭＯＳキャパシタとして用いるセルＰ＿ＣＡＰの構成を示す回路図である。
【０１６５】
図１３を参照して、セルＰ＿ＣＡＰは、ＰチャネルＭＯＳトランジスタＱＨＰと、ＰチャネルＭＯＳトランジスタＱＨＰのゲートに接続されるスイッチ回路ＳＷ１Ｐと、ＰチャネルＭＯＳトランジスタＱＨＰのドレインに接続されるスイッチ回路ＳＷ２Ｐとを含む。ＰチャネルＭＯＳトランジスタＱＨＰのソースにはセルの入力ノードＰＶｃｃが接続される。
【０１６６】
スイッチ回路ＳＷ１Ｐは、初期設定時には、セルの入力ノードＰＧＮＤとＰチャネルＭＯＳトランジスタＱＨＰのゲートとを接続するが、後に設定を変更することにより入力ノードＰ／ＳＣＲＣをＰチャネルＭＯＳトランジスタＱＨＰのゲートに接続することが可能である。
【０１６７】
スイッチ回路ＳＷ２Ｐは、初期設定時には、セルの入力ノードＰＶｃｃとＰチャネルＭＯＳトランジスタＱＨＰのドレインとを接続するが、後に設定を変更することにより入力ノードＰＶＰをＰチャネルＭＯＳトランジスタＱＨＰのドレインに接続することが可能である。
【０１６８】
したがって、セルＰ＿ＣＡＰは、当初はノードＰＶｃｃとノードＰＧＮＤとの間に接続されるキャパシタとなるが、必要に応じて設定を変えることにより、スリープトランジスタとして動作する。
【０１６９】
図１４は、ＮチャネルＭＯＳトランジスタＱＨＮを当初スリープトランジスタとして用いるセルＮ＿ＳＬＥＥＰの構成を示す回路図である。
【０１７０】
図１４を参照して、セルＮ＿ＳＬＥＥＰは、ＮチャネルＭＯＳトランジスタＱＨＮと、ＮチャネルＭＯＳトランジスタＱＨＮのゲートに接続されるスイッチ回路ＳＷ１Ｎと、ＮチャネルＭＯＳトランジスタＱＨＮのドレインに接続されるスイッチ回路ＳＷ２Ｎとを含む。ＰチャネルＭＯＳトランジスタＱＨＮのソースにはセルの入力ノードＰＶｓｓが接続される。
【０１７１】
スイッチ回路ＳＷ１Ｎは、初期設定時には、セルの入力ノードＰＳＣＲＣとＮチャネルＭＯＳトランジスタＱＨＮのゲートとを接続するが、後に設定を変更することにより入力ノードＰＶＤＤをＮチャネルＭＯＳトランジスタＱＨＮのゲートに接続することが可能である。
【０１７２】
スイッチ回路ＳＷ２Ｎは、初期設定時には、セルの入力ノードＰＶＮとＮチャネルＭＯＳトランジスタＱＨＮのドレインとを接続するが、後に設定を変更することにより入力ノードＰＶｓｓをＮチャネルＭＯＳトランジスタＱＨＮのドレインに接続することが可能である。
【０１７３】
したがって、セルＮ＿ＳＬＥＥＰは当初はスリープトランジスタとして動作するが、必要に応じて設定を変えることにより、ノードＰＶｓｓとノードＰＶＤＤとの間に接続されるキャパシタとなる。
【０１７４】
図１５は、ＮチャネルＭＯＳトランジスタＱＨＮを当初ＭＯＳキャパシタとして用いるセルＮ＿ＣＡＰの構成を示す回路図である。
【０１７５】
図１５を参照して、セルＮ＿ＣＡＰは、ＮチャネルＭＯＳトランジスタＱＨＮと、ＮチャネルＭＯＳトランジスタＱＨＮのゲートに接続されるスイッチ回路ＳＷ１Ｎと、ＮチャネルＭＯＳトランジスタＱＨＮのドレインに接続されるスイッチ回路ＳＷ２Ｎとを含む。ＰチャネルＭＯＳトランジスタＱＨＮのソースにはセルの入力ノードＰＶｓｓが接続される。
【０１７６】
スイッチ回路ＳＷ１Ｎは、初期設定時には、セルの入力ノードＰＶＤＤとＮチャネルＭＯＳトランジスタＱＨＮのゲートとを接続するが、後に設定を変更することにより入力ノードＰＳＣＲＣをＮチャネルＭＯＳトランジスタＱＨＮのゲートに接続することが可能である。
【０１７７】
スイッチ回路ＳＷ２Ｎは、初期設定時には、セルの入力ノードＰＶｓｓとＮチャネルＭＯＳトランジスタＱＨＮのドレインとを接続するが、後に設定を変更することにより入力ノードＰＶＮをＮチャネルＭＯＳトランジスタＱＨＮのドレインに接続することが可能である。
【０１７８】
したがって、セルＮ＿ＣＡＰは、当初はノードＰＶｓｓとノードＰＶＤＤとの間に接続されるキャパシタとなるが、必要に応じて設定を変えることにより、スリープトランジスタとして動作する。
【０１７９】
図１６は、マスクパターンによる接続の切換を説明するための図である。
図１６を参照して、ノードＡとノードＹを接続するためには、ノードＢとノードＹとの間の配線の接続パターンを除去する。
【０１８０】
反対にノードＢをノードＹと接続する場合は、ノードＡとノードＹとの間の配線パターンを除去する。
【０１８１】
このように、配線層のマスクパターンだけを変更するだけで配線層以下のマスク（トランジスタの形成等に使用されるマスク）を変更することなく切換ができる。
【０１８２】
図１７は、図１２に示したセルＰ＿ＳＬＥＥＰのレイアウトを示す図である。
図１７を参照して、セルＰ＿ＳＬＥＥＰは、セルの入力ノードＰＶｃｃ、ＰＶＰ、ＰＧＮＤにそれぞれ相当する第２層金属配線２２０、２２２、２２４と、セルの入力ノードＰ／ＳＣＲＣに相当する第１層金属配線２２６と、Ｎウエル内部に設けられるＰチャネルＭＯＳトランジスタＱＨＰとを含む。
【０１８３】
ＰチャネルＭＯＳトランジスタＱＨＰでは、ソース２３６がコンタクトセル２３４、２３０および第１層金属配線２３２によって第２層金属配線２２０と接続され、ドレイン２５７はコンタクトセル２５８によって第１層金属配線２５６に接続される。ポリシリコンによって作られるゲート２６４は、コンタクトセル２６２によって第１層金属配線２６０と接続される。
【０１８４】
スイッチＳＷ１Ｐにおいては、第１層金属配線２６０が、コンタクトセル２４２によって第２層金属配線２２４に接続されている第１層金属配線２４６と入力ノードＰ／ＳＣＲＣに相当する第１層金属配線２２６とのいずれか一方に接続される。図１７の状態では切換えパターンである第１層金属配線２４８が、第１層金属配線２６０と第１層金属配線２２６とを接続するように設けられている。
【０１８５】
スイッチＳＷ２Ｐにおいては、第１層金属配線２５６が、コンタクトセル２５０によって第２層金属配線２２２に接続されている第１層金属配線２５２とコンタクトセル２３８によって第２層金属配線２２０に接続されている第１層金属配線２４０とのいずれか一方に接続される。図１７の状態では切換えパターンである第１層金属配線２５４が、第１層金属配線２５６と第１層金属配線２５２とを接続するように設けられている。
【０１８６】
図１８は、図１３に示したセルＰ＿ＣＡＰのレイアウトを示す図である。
図１８を参照して、セルＰ＿ＣＡＰは、スイッチＳＷ１Ｐにおいては、切換えパターンである第１層金属配線２４９が、第１層金属配線２６０と第１層金属配線２４６とを接続するように設けられ、スイッチＳＷ２Ｐにおいては、切換えパターンである第１層金属配線２５５が、第１層金属配線２５６と第１層金属配線２４０とを接続するように設けられている。以上の点が図１７に示したセルＰ＿ＳＬＥＥＰと異なる。他の構成は図１７に示したセルＰ＿ＳＬＥＥＰと同様であるので、説明は繰返さない。
【０１８７】
また、図１４、図１５に示したＮ＿ＳＬＥＥＰ、Ｎ＿ＣＡＰのレイアウトは、図示しないが、以上説明したＰ＿ＳＬＥＥＰ、Ｐ＿ＣＡＰのレイアウトから容易に作ることができる。
【０１８８】
図１９は、ヒューズ素子を用いてスイッチの切換を用いる回路例と接続状態を示す図である。
【０１８９】
図１９を参照して、スイッチ回路では、ノードＡとノードＢとのいずれか一方がノードＹに接続される。ノードＡとノードＹとの間には大きな抵抗値を有する抵抗Ｒ１が接続される。ノードＢとノードＹとの間にはヒューズ素子Ｈ１が接続される。ここで、ノードＢをノードＹと接続状態とする場合は、ヒューズ素子Ｈ１はそのままである。この場合は、ヒューズ素子Ｈ１の抵抗値が低く抵抗Ｒ１の抵抗値は大きいため、ノードＢとノードＹが接続されている状態となる。
【０１９０】
一方ノードＡがノードＹと接続される場合は、ヒューズ素子Ｈ１はレーザ光線等で切断される。すると、ノードＹはノードＢの影響を受けず、ノードＡがノードＹに接続される状態となる。
【０１９１】
図２０は、図１９で示したヒューズを含む切換えスイッチのレイアウトを説明するための図である。
【０１９２】
図１９、図２０を参照して、この切換えスイッチは、ノードＡに対応する第１層金属配線２７２と、一端がノードＢに対応し他端がノードＹに対応する第２層金属配線２８０と、抵抗Ｒ１と、抵抗Ｒ１とノードＹとを接続するための第１層金属配線２７８とを含む。
【０１９３】
抵抗Ｒ１は、例えば、高抵抗を有するＮ型またはＰ型の不純物領域である。抵抗Ｒ１の一端は、コンタクトセル２７４によって第１層金属配線２７２と接続される。抵抗Ｒ１の他端は、コンタクトセル２７６によって第１層金属配線２７８と接続される。
【０１９４】
第２層金属配線２８０の中央を横断するように半導体基板の保護酸化膜にヒューズブロー用窓２８４が設けられる。第２層金属配線２８０のうちヒューズブロー用窓２８４で囲まれた部分がヒューズ素子Ｈ１に相当する。第２層金属配線２８０のうちヒューズブロー用窓２８４よりノードＹ側の部分はコンタクトセル２７８によって第１層金属配線２８２に接続される。
【０１９５】
このような切換えスイッチを図１７で示したスイッチＳＷ１Ｐ、ＳＷ１Ｎとして対応する領域に配置することにより、配線形成後においても接続を変えることができ、スリープトランジスタからキャパシタに切換えたり、キャパシタからスリープトランジスタに切換えたりすることが可能となる。
【０１９６】
図２１は、図１２〜図１５の回路を階層電源構成を有する回路ブロックに配置した例を示す図である。
【０１９７】
図２１を参照して、この回路は、電源間容量セル１０２の代わりに、電源間容量セルＰＳ１〜ＰＳ３、ＮＳ１〜ＮＳ３と制御信号ＳＣＲＣを受けて反転し電源間容量セルＰＳ１〜ＰＳ３に供給するインバータ３１２と、制御信号／ＳＣＲＣを受けて反転し電源間容量セルＮＳ１〜ＮＳ３に与えるインバータ３１４とを含む点が図９の回路と異なる。他の構成は図９に示した回路と同様であるので説明は繰返さない。
【０１９８】
電源間容量セルＰＳ１は、図１２に示した構成を有しており、メイン電源線ＭＶＬとサブ電源線ＳＶＬとの間に設けられるスリープトランジスタとして動作する。
【０１９９】
電源間容量セルＰＳ２、ＰＳ３は図１３に示した構成を有しており、電源間容量セルＰＳ２は、メイン電源線ＭＶＬとサブ接地線ＳＧＬとの間に設けられるデカップリング容量となり、電源間容量セルＰＳ３は、サブ電源線ＳＶＬとサブ接地線ＳＧＬとの間に設けられるデカップリング容量となる。
【０２００】
電源間容量セルＮＳ１は、図１４に示したような構成を有し、メイン接地線ＭＧＬとサブ接地線ＳＧＬとの間に接続されるスリープトランジスタとして動作する。
【０２０１】
電源間容量セルＮＳ２、ＮＳ３は図１５に示した構成を有しており、電源間容量セルＮＳ２は、サブ電源線ＳＶＬとメイン接地線ＭＧＬとの間に設けられるデカップリング容量となり、電源間容量セルＮＳ３は、サブ電源線ＳＶＬとサブ接地線ＳＧＬとの間に設けられるデカップリング容量となる。
【０２０２】
これらの電源間容量セルは、内部にヒューズ等を含むスイッチ回路を有しており、必要に応じてスリープトランジスタに変更することができる。
【０２０３】
このような構成とすることにより、実際に内部回路の動作をさせてそのときのサブ電源の状態を見ながらスリープトランジスタの数および電源間容量の数と配置関係を調整し最適化を図ることが可能となる。
【０２０４】
［実施の形態３］
図２２は、実施の形態３の半導体装置の回路ブロックの構成を示す図である。
【０２０５】
図２２を参照して、この回路ブロックは、電源電位Ｖｄｄが与えられているメイン電源線ＭＶＬと、接地電位Ｖｓｓが与えられているメイン接地線ＭＧＬと、ＰチャネルＭＯＳトランジスタＱＨＰによって制御信号／ＳＣＲＣがＬレベルのときに電源電位Ｖｄｄが与えられるサブ電源線ＳＶＬと、制御信号ＳＣＲＣがＨレベルのときにＮチャネルＭＯＳトランジスタＱＨＮによって接地電位が与えられるサブ接地線ＳＧＬとを含む。
【０２０６】
この回路ブロックは、さらに、内部回路の例として直列に接続されたインバータ１０４、１０６を含む。
【０２０７】
インバータ１０４は、メイン電源線ＭＶＬとサブ接地線ＳＧＬとの間に直列に接続されともに入力信号ＩＮをゲートに受けるＰチャネルＭＯＳトランジスタＱＬＰ１およびＮチャネルＭＯＳトランジスタＱＬＮ１を含む。ＰチャネルＭＯＳトランジスタＱＬＰ１とＮチャネルＭＯＳトランジスタＱＬＮ１との接続ノードからはインバータ１０４の出力信号が出力される。
【０２０８】
インバータ１０６は、サブ電源線ＳＶＬとメイン接地線ＭＧＬとの間に直列に接続されともにゲートにインバータ１０４の出力を受けるＰチャネルＭＯＳトランジスタＱＬＰ２およびＮチャネルＭＯＳトランジスタＱＬＮ２を含む。ＰチャネルＭＯＳトランジスタＱＬＰ２とＮチャネルＭＯＳトランジスタＱＬＮ２との接続ノードからはインバータ１０６の出力信号ＯＵＴが出力される。
【０２０９】
ここで、ＰチャネルＭＯＳトランジスタＱＬＰ１、ＱＬＰ２はＰチャネルＭＯＳトランジスタＱＨＰよりもしきい値電圧が低い。また、ＮチャネルＭＯＳトランジスタＱＬＮ１、ＱＬＮ２はＮチャネルＭＯＳトランジスタＱＨＮよりもしきい値電圧が低い。
【０２１０】
この回路ブロックは、さらに、電源間容量セルＰＳ１、ＮＳ１を含む。電源間容量セルＰＳ１は、図１２に示したような回路構成を有する。そして、スリープトランジスタとして動作する。電源間容量セルＮＳ１は、図１４で示した回路と同様の構成を有する。そしてスリープトランジスタとして動作する。したがって、説明は繰返さない。
【０２１１】
この回路ブロックは、さらに、サブ電源線ＳＶＬに接続されるパッド３２２と、サブ接地線ＳＧＬに接続されるパッド３２４とを含む。これらのパッドを含む点が実施の形態３の半導体装置の特徴である。また、電源間容量セルＰＳ１、ＮＳ１は代表として電源側接地側にそれぞれ１つずつ示したが、実際には複数個の電源間容量セルが並列的に設けられる。
【０２１２】
パッド３２２、３２４を使用して外部からサブ電源線、サブ接地線の電位変動を観測しながら、複数個設けられた電源間容量セルのそれぞれの内部設定を変更することにより、スリープトランジスタとして動作させる電源間容量セルの個数と配置を最適化することができる。
【０２１３】
したがって、実際に回路動作をさせた状態でサブ電源線の状態を観測しながら調整することが可能となり、スリープトランジスタおよび電源間容量の最適化をより正確かつ簡単におこなうことができる。
【０２１４】
［実施の形態４］
図２３は、実施の形態４の半導体装置の概略構成を示すブロック図である。
【０２１５】
図２３を参照して、半導体装置４００は、クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥに応じて制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥおよび／ＣＳを取込むタイミングレジスタ４１４と、タイミングレジスタ４１４からの制御信号に従ってアドレス信号Ａ０〜Ａｉ（ｉは自然数）を内部に取込むロウアドレスバッファ４１６と、ロウアドレスバッファ４１６が取込んだ内部ロウアドレス信号をプリデコードするロウプリデコーダ４１８と、データ信号ＤＱ０〜ＤＱｎを外部との間でやり取りする入出力バッファ４２２と、タイミングレジスタ４１４の制御信号に応じてコラムアドレスを取込んでデコードするコラムデコーダ４２０と、ロウプリデコーダ４１８およびコラムデコーダ４２０が指定するアドレスにデータ信号が授受されるメモリアレイ４０４と、電源電位Ｖｃｃおよび接地電位Ｖｓｓを受けて階層電源の制御を行なう階層電源制御回路４１２とを含む。
【０２１６】
メモリアレイ４０４は、ロウプリデコーダ４１８からロウアドレス信号を受取りデコードするロウデコーダ４０７と、ロウデコーダ４０７およびコラムデコーダ４２０の出力する信号に応じて対応するメモリセルにデータを書込むサブメモリアレイＳＭＡ♯０〜ＳＭＡ♯ｎとを含む。各サブメモリアレイには、ワード線ＷＬを活性化するワードドライバＷＤと、ビット線に読出されたメモリセルのデータを増幅するセンスアンプＳ／Ａが設けられる。
【０２１７】
階層電源制御回路４１２は、サブ電源線ＳＶＬ１〜ＳＶＬ４とサブ接地線ＳＧＬ１〜ＳＧＬ４の制御を行なう。サブ電源線ＳＶＬ１およびサブ接地線ＳＧＬ１は、ロウデコーダ４０７を含む回路ブロック４０６に電源電位ＶＰ１、ＶＮ１をそれぞれ供給する。サブ電源線ＳＶＬ２、サブ接地線ＳＧＬ２はコラムデコーダ４２０を含む回路ブロック４０８に電源電位ＶＰ２、ＶＮ２をそれぞれ供給する。サブ電源線ＳＶＬ３、サブ接地線ＳＧＬ３は入出力バッファ４２２を含む回路ブロック４１０に電源電位ＶＰ３、ＶＮ３をそれぞれ供給する。サブ電源線ＳＶＬ４、サブ接地線ＳＧＬ４は、タイミングレジスタ４１４とロウアドレスバッファ４１６とロウプリデコーダ４１８とを含む回路ブロック４０２に電源電位ＶＰ４、ＶＮ４をそれぞれ供給する。
【０２１８】
このように、階層電源が回路ブロック単位やバンク単位で分割され複数のサブ電源線を持つ場合には、すべてのサブ電源線に対応するモニタ用のパッドを配置することはチップ面積の増大につながるという問題がある。実施の形態４では、モニタパッドを削減するための回路構成を示す。
【０２１９】
図２４は、実施の形態４の半導体装置における階層電源テスト回路の概略ブロック図である。
【０２２０】
図２４を参照して、この階層電源テスト回路は、外部パッドから入力されるテスト信号ＴＳ１、ＴＳ２を受けてその組合せをデコードするテストモードセレクタ４２４と、テストモードセレクタの出力信号ＴＭ１〜ＴＭ４を受け電源電位ＶＰ１〜ＶＰ４のいずれかをパッドＰＡＤＡに与え電源電位ＶＮ１〜ＶＮ４のいずれかをパッドＰＡＤＢに与える階層電源制御回路４１２とを含む。
【０２２１】
図２５は、階層電源制御回路４１２の構成を示す回路図である。
図２５を参照して、階層電源制御回路４１２は、電源電位Ｖｃｃおよび接地電位Ｖｓｓを受けて電源電位ＶＰ１〜ＶＰ４を出力するサブ電源回路４３４と、信号ＴＭ１がＨレベルのときに電源電位ＶＰ１をパッドＰＡＤＡに与えるスイッチ回路４２６と、信号ＴＭ２がＨレベルのときに電源電位ＶＰ２をパッドＰＡＤＡに与えるスイッチ回路４２８と、信号ＴＭ３がＨレベルのときに電源電位ＶＰ３をパッドＰＡＤＡに与えるスイッチ回路４３０と、信号ＴＭ４がＨレベルのときに電源電位ＶＰ４をパッドＰＡＤＡに与えるスイッチ回路４３２とを含む。
【０２２２】
スイッチ回路４２６は、信号ＴＭ１を受けて反転するインバータ４３６と、サブ電源線ＳＶＬ１とパッドＰＡＤＡとの間に接続されゲートに信号ＴＭ１を受けるＮチャネルＭＯＳトランジスタ４３８と、サブ電源線ＳＶＬ１とパッドＰＡＤＡとの間に接続されゲートにインバータ４３６の出力を受けるＰチャネルＭＯＳトランジスタ４４０とを含む。スイッチ回路４２８、４３０および４３２もスイッチ回路４２６と同様の構成を有するため説明は繰返さない。
【０２２３】
図２６は、図２４に示したテストモードセレクタ４２４の構成を示す回路図である。
【０２２４】
図２６を参照して、テストモードセレクタ４２４は、テスト信号ＴＳ１を受けて反転し信号／ＴＳ１を出力するインバータ４５４と、テスト信号ＴＳ２を受けて反転し信号／ＴＳ２を出力するインバータ４５２と、テスト信号ＴＳ１と信号／ＴＳ２とを受けるＮＡＮＤ回路４５６と、ＮＡＮＤ回路４５６の出力を受けて反転し信号ＴＭ１を出力するインバータ４５８とを含む。
【０２２５】
テストモードセレクタ４２４は、さらに、信号／ＴＳ２および／ＴＳ１を受けるＮＡＮＤ回路４６０と、ＮＡＮＤ回路４６０の出力を受けて反転し信号ＴＭ２を出力するインバータ４６２と、テスト信号ＴＳ１とテスト信号ＴＳ２とを受けるＮＡＮＤ回路４６４と、ＮＡＮＤ回路４６４の出力を受けて反転し信号ＴＭ３を出力するインバータ４６６と、信号／ＴＳ１とテスト信号ＴＳ２とを受けるＮＡＮＤ回路４６８と、ＮＡＮＤ回路４６８の出力を受けて反転し信号ＴＭ４を出力するインバータ４７０とを含む。
【０２２６】
このような構成とすることで、テスト信号ＴＳ１、ＴＳ２の論理の組合せにて信号ＴＭ１〜ＴＭ４のうちの１つがＨレベルとなり、それに対応したスイッチ回路が導通しモニタパッドＰＡＤＡとサブ電源線のモニタ配線を接続する。ここでは、切換のためのテスト信号ＴＳ１、ＴＳ２を専用パッドから入力したが、動作に影響のないピンを組合わせによりテスト信号を発生してもよい。
【０２２７】
以上説明したように、実施の形態４の半導体装置では、サブ電源線ごとにモニタパッドを設ける必要がないので、少ないモニタパッドの数で各サブ電源線の状況を観測することが可能であり、実施の形態３のようにそれぞれの回路ブロックにおいて電源間容量とスリープトランジスタとの切換の最適化を調整することが可能である。
【０２２８】
［実施の形態５］
図２７は、実施の形態５の半導体装置のロウ系の電源配線に関する構成を示す回路図である。
【０２２９】
図２７を参照して、実施の形態５の半導体装置は、データを記憶するメモリアレイＭＡ♯１〜ＭＡ♯４と、メモリアレイＭＡ♯１〜ＭＡ♯４のメモリセルに書込まれたデータを増幅して読出すセンスアンプＳＡ♯１〜ＳＡ♯５と、メモリアレイＭＡ♯１〜ＭＡ♯４のワード線を活性化するメインワードドライバＭＷＤ♯１〜ＭＷＤ♯４とを含む。
【０２３０】
メインワードドライバＭＷＤ♯１〜ＭＷＤ♯４にはサブ電源線ＳＶＬ♯１〜ＳＶＬ♯４がそれぞれ対応して設けられる。サブ電源線ＳＶＬ♯１〜ＳＶＬ♯４にはスリープトランジスタであるＰチャネルＭＯＳトランジスタＱＨＰ♯１〜ＱＨＰ♯４が対応して設けられる。
【０２３１】
スリープトランジスタＱＨＰ♯１は、電源電位Ｖｄｄが与えられるメイン電源線ＭＶＬとサブ電源線ＳＶＬ♯１との間に接続されゲートに制御信号／ＳＣＲＣを受ける。スリープトランジスタＱＨＰ♯２は、メイン電源線ＭＶＬとサブ電源線ＳＶＬ♯２との間に接続されゲートに制御信号／ＳＣＲＣを受ける。スリープトランジスタＱＨＰ♯３は、メイン電源線ＭＶＬとサブ電源線ＳＶＬ♯３との間に接続されゲートに制御信号／ＳＣＲＣを受ける。スリープトランジスタＱＨＰ♯４は、メイン電源線ＭＶＬとサブ電源線ＳＶＬ♯４との間に接続されゲートに制御信号／ＳＣＲＣを受ける。
【０２３２】
この半導体装置は、さらに、信号ＴＥＳＴ１、ＴＥＳＴ２およびＮＯＲＭＡＬの状態に応じてロウ系のタイミング信号ＲＡＳＦ、ＲＸ、ＲＸＤの中から１つの信号を反転して制御信号／ＳＣＲＣとして出力する選択回路４８２を含む。
【０２３３】
ロウ系のタイミング信号ＲＡＳＦ、ＲＸ、ＲＸＤは、外部からのコマンド信号およびクロック信号から制御信号を生成するチップ中央に通常設けられる制御回路で発生されるロウ系基準信号である。
【０２３４】
選択回路４８２は、タイミング信号ＲＡＳＦと信号ＴＥＳＴ１とを受けるＮＡＮＤ回路４８８と、タイミング信号ＲＸと信号ＴＥＳＴ２とを受けるＮＡＮＤ回路４９０と、タイミング信号ＲＸＤと信号ＮＯＲＭＡＬとを受けるＮＡＮＤ回路４９２と、ＮＡＮＤ回路４８８、４９０、４９２の出力を受ける３入力のＮＡＮＤ回路４８６と、ＮＡＮＤ回路４８６の出力を受けて反転し制御信号／ＳＣＲＣを出力するインバータ４８４とを含む。
【０２３５】
タイミング信号ＲＡＳＦ、ＲＸ、ＲＸＤは、外部から与えられる信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥをもとにチップ中央の制御信号発生回路で発生されるロウ系の制御信号である。例えば、ＲＡＳＦはロウ系の一番早い信号で、バンクの活性化等の基準となる信号であり、ＲＸはワード線の活性化のタイミングを制御する信号であり、ＲＸＤはセンスアンプの活性化のタイミングを制御する信号である。
【０２３６】
図２８は、ワード線ドライバとコラムデコーダに接続されるサブ電源線の活性化タイミングを説明するための波形図である。
【０２３７】
図２８を参照して、時刻ｔ１においてロウ系の回路の動作タイミングに先んじてメインワード線ドライバのサブ電源線がオン状態とされる。そしてロウアドレス信号等の入力信号に備える。時刻ｔ２において、ロウアドレス信号が各メモリアレイに到達すると、メインワード線が活性化され、続いて、サブワード線ＳＷＬが活性化される。そしてビット線対ＢＬ，／ＢＬにアドレスに対応するメモリセルのデータが読み出され、センスアンプＳＡの活性化によりデータが増幅される。
【０２３８】
時刻ｔ３においてコラムデコーダの電源線がオン状態とされ続いて、時刻ｔ４にてコラム選択線が活性化し対応するビット線が選択されデータがデータバスに読み出される。
【０２３９】
階層電源構造を有する回路では、ある程度の回路の塊を単位としてサブ電源線とメイン電源線を接続する。このときに、あまり早くサブ電源線を活性化すると、高速動作は実現できるが、その分リークによる消費電流が多くなる。一方、サブ電源線を活性化させるタイミングを遅らせると、リークによる消費電流は抑えることができるが、サブ電源線の電源電位が十分に回復しないうちにアドレス信号等の入力信号か入力され回路が動き出してしまうため高速動作ができなくなってしまう。
【０２４０】
図２９は、タイミング信号ＲＡＳＦ、ＲＸ、ＲＸＤの活性化のタイミングを説明するための波形図である。
【０２４１】
図２９を参照して、ロウ系のタイミング信号ＲＡＳＦが最初に活性化され、次いでタイミング信号ＲＸが活性化され、さらに続いてタイミング信号ＲＸＤが活性化される。
【０２４２】
図２７、図２９を参照して、通常動作時には信号ＮＯＲＭＡＬがＨレベルであるために、各サブ電源線はタイミング信号ＲＸＤが活性化されるに従って電源オン状態となる。テストモードに入った後に、信号ＴＥＳＴ１、ＴＥＳＴ２のいずれかがＨレベルになると、サブ電源線の活性化のトリガ信号が切換わる。
【０２４３】
つまり、ポイントとなるのは通常の設定では一番遅い信号で制御するが、さらに早いタイミングでサブ電源線に充電を開始するテストも行なうことができる点である。
【０２４４】
高速動作の実現と、リークによる消費電流の低減とが折り合う最適なタイミングをこのテストによって評価可能である。
【０２４５】
実施の形態５のようなテスト回路を備えることにより、サブ電源線を活性化する最適なタイミングを見つけ出すことが可能となる。
【０２４６】
［実施の形態６］
図３０は、実施の形態６の半導体装置のコラム系の電源配線に関する構成を示す回路図である。
【０２４７】
図３０を参照して、実施の形態６の半導体装置は、データを記憶するメモリアレイＭＡ♯１〜ＭＡ♯４と、メモリアレイＭＡ♯１〜ＭＡ♯４のメモリセルにアクセスするためのサブワード線を駆動するサブワードドライバＳＷＤ♯１〜ＳＷＤ♯５と、メモリアレイＭＡ♯１〜ＭＡ♯４のビット線を選択するコラムデコーダＣＤ♯１〜ＣＤ♯４とを含む。コラムデコーダＣＤ♯１〜ＣＤ♯４にはサブ電源線ＳＶＬ♯５〜ＳＶＬ♯８がそれぞれ対応して設けられる。サブ電源線ＳＶＬ♯５〜ＳＶＬ♯８にはスリープトランジスタであるＰチャネルＭＯＳトランジスタＱＨＰ♯５〜ＱＨＰ♯８が対応して設けられる。
【０２４８】
スリープトランジスタＱＨＰ♯５は、電源電位Ｖｄｄが与えられるメイン電源線ＭＶＬとサブ電源線ＳＶＬ♯５との間に接続されゲートに制御信号／ＳＣＲＣ２を受ける。スリープトランジスタＱＨＰ♯６は、メイン電源線ＭＶＬとサブ電源線ＳＶＬ♯６との間に接続されゲートに制御信号／ＳＣＲＣ２を受ける。スリープトランジスタＱＨＰ♯７は、メイン電源線ＭＶＬとサブ電源線ＳＶＬ♯７との間に接続されゲートに制御信号／ＳＣＲＣ２を受ける。スリープトランジスタＱＨＰ♯８は、メイン電源線ＭＶＬとサブ電源線ＳＶＬ♯８との間に接続されゲートに制御信号／ＳＣＲＣ２を受ける。
【０２４９】
この半導体装置は、さらに、信号ＴＥＳＴ３およびＮＯＲＭＡＬの状態に応じてコラム系のタイミング信号ＲＷ、ＴＡｄｄの中から１つの信号を選択し、反転して制御信号／ＳＣＲＣ２として出力する選択回路６０２を含む。
【０２５０】
選択回路６０２は、信号ＲＷと信号ＴＥＳＴ３とを受けるＮＡＮＤ回路６０８と、信号ＴＡｄｄと信号ＮＯＲＭＡＬとを受けるＮＡＮＤ回路６１０と、ＮＡＮＤ回路６０８、６１０の出力を受けるＮＡＮＤ回路６０６と、ＮＡＮＤ回路６０６の出力を受けて反転し制御信号／ＳＣＲＣ２を出力するインバータ６０４とを含む。
【０２５１】
コラム系の動作においては、リードライトの識別クロックである信号ＲＷがまず各メモリアレイに対して与えられ、続いてコラムアドレスを各メモリアレイに出力するタイミングを示す信号ＴＡｄｄが与えられる。信号ＴＡｄｄは、アドレスのプリデコードに要する時間だけ、信号ＲＷより遅く変化する。
【０２５２】
したがって、通常時とテスト時とでこのトリガ信号を切換えることにより、実施の形態５における場合と同様に階層電源線の活性化の最適なタイミングを調べることができる。
【０２５３】
［実施の形態７］
図３１は、実施の形態７の半導体装置の電源配線に関する構成を示す回路図である。
【０２５４】
図３１を参照して、実施の形態７の半導体装置は、選択回路４８２に代えて、タイミング信号ＲＡＳＦを受ける遅延回路６５０を備える点が図２７に示した構成と異なる。他の構成は図２７に示した構成と同様であるので説明は繰返さない。
【０２５５】
図３２は、遅延回路６５０の構成を示す回路図である。
図３２を参照して、遅延回路６５０は、タイミング信号ＲＡＳＦを受ける直列に接続されたインバータ６５２、６５４と、インバータ６５４の出力を受ける直列に接続されたインバータ６５８、６７０と、インバータ６７０の出力を受ける直列に接続されたインバータ６７４、６７６とを含む。
【０２５６】
遅延回路６５０は、さらに、信号ＮＯＲＭＡＬが活性化状態においてインバータ６７６の出力を制御信号／ＳＣＲＣとして出力ノードに与えるスイッチ６７８と、信号ＴＥＳＴ１が活性化状態においてインバータ６５４の出力信号を制御信号／ＳＣＲＣとして出力ノードに与えるスイッチ回路６５６と、信号ＴＥＳＴ２が活性化状態のときにインバータ６７０の出力信号を制御信号／ＳＣＲＣとして与えるスイッチ回路６７２とを含む。
【０２５７】
このような遅延回路を設けることにより、テストモードにおいて信号ＮＯＲＭＡＬを非活性化し信号ＴＥＳＴ１、ＴＥＳＴ２のいずれか一方を活性化することにより通常動作時に比べて制御信号／ＳＣＲＣの活性化のタイミングを早めることができるので、実施の形態１と同様の効果を得ることができ、サブ電源線の活性化の最適なタイミングを調べることが可能となる。
【０２５８】
［実施の形態８］
実施の形態８における半導体装置は、階層電源構造を有する半導体装置の待機状態のリーク電流のモニタが可能となるものである。
【０２５９】
図３３は、実施の形態８におけるリーク電流テスト回路の要部の構成を示す図である。
【０２６０】
図３３を参照して、内部回路７０４は、メイン電源線Ｌ１、サブ電源線Ｌ２、メイン接地線Ｌ３およびサブ接地線Ｌ４から動作電流の供給を受ける。内部回路７０４は、メイン電源線Ｌ１およびサブ接地線Ｌ４から動作電流の供給を受けるインバータＸ１と、サブ電源線Ｌ２およびメイン接地線Ｌ３から動作電源電流の供給を受けインバータＸ１の出力を受けて反転するインバータＸ２と、メイン電源線Ｌ１とサブ接地線Ｌ４から動作電源電流の供給を受けインバータＸ２の出力を受けて反転するインバータＸ３とを含む。メイン電源線Ｌ１とサブ電源線Ｌ２との間には、スリープトランジスタＰ０が設けられる。メイン接地線Ｌ３とサブ接地線Ｌ４との間にはスリープトランジスタＮ０が接続される。スリープトランジスタＰ０はしきい値電圧が高いＰチャネルＭＯＳトランジスタでありゲートに制御信号／ＤＬＣＣを受ける。スリープトランジスタＮ０は、しきい値電圧の高いＮチャネルＭＯＳトランジスタであり、ゲートに制御信号ＤＬＣＣを受ける。
【０２６１】
スリープトランジスタＰ０、Ｎ０を駆動する制御信号を発生するために制御信号／ＣＳおよび基準電位Ｖｒｅｆ０を受け制御信号／ＤＬＣＣ、ＤＬＣＣを発生する信号発生回路７０２が設けられる。
【０２６２】
さらに、メイン電源線Ｌ１とサブ電源線Ｌ２との間には、電位差が一定の値以上に大きくならないようにするため、ダイオード接続されたＮチャネルＭＯＳトランジスタＮ７が設けられる。また、サブ接地線Ｌ４とメイン接地線Ｌ３との間には、電位差が一定値以上に大きくならないようにするためダイオード接続されたＰチャネルＭＯＳトランジスタＰ７が設けられる。
【０２６３】
メイン電源線Ｌ１およびサブ電源線Ｌ２は、電圧発生回路ＶＤＣＨ１によってそれぞれの電位が与えられる。
【０２６４】
サブ接地線Ｌ４は電圧発生回路ＶＤＣＬ１によって電位が与えられる。メイン接地線Ｌ３には、接地電位Ｖｓｓが与えられる。
【０２６５】
サブ電源線Ｌ２およびサブ接地線Ｌ４にはそれぞれの電位に応じて内部回路７０４に発生するリーク電流をモニタするためのリークテスト回路７０６が接続される。リークテスト回路には外部端子ＴＬＣ、ＴＯＵＴＰ、ＴＯＵＴＮが接続される。
【０２６６】
図３４は、信号発生回路７０２の構成を示す回路図である。
図３４を参照して、信号発生回路７０２は、制御信号／ＣＳを受け基準電位Ｖｒｅｆ０と比較し信号／ＯＵＴを出力する差動増幅回路７０７と、差動増幅回路７０７の出力を受けるバッファ７０８と、バッファ７０８の出力を受け遅延させる遅延回路７１８、７０９と、遅延回路７１８の出力を受けて反転するインバータ７２０と、バッファ７０８の出力およびインバータ７２０の出力を受けるＮＡＮＤ回路７２２と、バッファ７０８の出力を受けて反転するインバータ７１０と、インバータ７１０の出力と遅延回路７０９の出力を受けるＮＡＮＤ回路７１２とを含む。
【０２６７】
信号発生回路７０２は、さらに、ＮＡＮＤ回路７２２、７１２の出力を受けるラッチ回路７１１と、ラッチ回路７１１の出力を受けて反転するインバータ７１３と、インバータ７１３の出力を受け制御信号／ＤＬＣＣを出力するバッファ７１４と、インバータ７１３の出力を受けて反転するインバータ７１５と、インバータ７１５の出力を受け制御信号ＤＬＣＣを出力するバッファ７１６とを含む。
【０２６８】
差動増幅回路７０７は、電源電位Ｖｃｃがゲートに与えられドレインが接地電位に結合されているＮチャネルＭＯＳトランジスタＮ４と、制御信号／ＣＳをゲートに受けソースがＮチャネルＭＯＳトランジスタＮ４のドレインに接続されるＮチャネルＭＯＳトランジスタＮ５ａと、ゲートおよびドレインがＮチャネルＭＯＳトランジスタＮ５ａのドレインに接続されソースが電源電位Ｖｃｃに結合されるＰチャネルＭＯＳトランジスタＰ５ａと、ゲートに基準電位Ｖｒｅｆ０を受けソースがＮチャネルＭＯＳトランジスタＮ４のドレインに接続されるＮチャネルＭＯＳトランジスタＮ５ｂと、ゲートがＮチャネルＭＯＳトランジスタＮ５ａに接続されソースが電源電位Ｖｃｃに結合されドレインがＮチャネルＭＯＳトランジスタＮ５ｂのドレインに接続されるＰチャネルＭＯＳトランジスタＰ５ｂを含む。ＮチャネルＭＯＳトランジスタＮ５ｂのドレインからは信号／ＯＵＴが出力される。
【０２６９】
ラッチ回路７１１は、交差結合されたＮＡＮＤ回路７１１ａ、７１１ｂを含む。ＮＡＮＤ回路７１１ａの入力ノードにはＮＡＮＤ回路７２２の出力が与えられる。ＮＡＮＤ回路７１１ｂの入力ノードにはＮＡＮＤ回路７１２の出力が与えられる。ＮＡＮＤ回路７１１ａの出力はラッチ回路７１１の出力ととしてインバータ７１３の入力ノードに与えられる。
【０２７０】
信号発生回路７０２は、制御信号／ＣＳの立下がり立上がりに応じて階層電源を制御する制御信号ＤＬＣＣ、／ＤＬＣＣを発生させる。
【０２７１】
図３５は、電圧発生回路ＶＤＣＨ１の構成を示す回路図である。
図３５を参照して、電圧発生回路ＶＤＣＨ１は、基準電位ＶｒｅｆＨ、ＶｒｅｆＬを発生する基準電位発生回路７３２ａと、基準電位ＶｒｅｆＨが正入力ノードに与えられ出力および負入力ノードがメイン電源線Ｌ１に接続され制御信号ＤＬＣＣに応じて活性化する差動増幅器Ｖ３ａと、基準電位ＶｒｅｆＬが正入力ノードに与えられ、負入力ノードおよび出力ノードがメイン電源線Ｌ１に接続される差動増幅器Ｖ３ｂと、正入力ノードに基準電位ＶｒｅｆＬが与えられ負入力ノードおよび出力ノードにメイン電源線Ｌ１が接続され信号ＡＣＴに応じて活性化する差動増幅器Ｖ３ｃと、基準電位ＶｒｅｆＬが正入力ノードに与えられ、負入力ノードおよび出力ノードがサブ電源線Ｌ２に接続される差動増幅器Ｖ３ｄとを含む。
【０２７２】
基準電位発生回路７３２ａは、電源ノードとノードＮＤ１の間に接続される定電流源７３４ａと、ノードＮＤ１とノードＮＤ２との間に並列に接続されるＰチャネルＭＯＳトランジスタＰ９ａ、可変抵抗７３６ａと、ノードＮＤ２とノードＮＤ３との間に接続されるＰチャネルＭＯＳトランジスタＰ８ａと、ノードＮＤ２とノードＮＤ３との間に直列に接続されるＰチャネルＭＯＳトランジスタＰ９ｂ、抵抗７３８ａと、ノードＮＤ３と接地ノードとの間に直列に接続される７つのＰチャネルＭＯＳトランジスタＰ８ｂ〜Ｐ８ｈとを含む。
【０２７３】
ＰチャネルＭＯＳトランジスタＰ９ａは、ゲートに制御信号ＴＥＳＴＰＨを受ける。ＰチャネルＭＯＳトランジスタＰ９ｂは、ゲートに制御信号ＴＥＳＴＰＬを受ける。ＰチャネルＭＯＳトランジスタＰ８ａ〜Ｐ８ｈは、ゲートがともに接地ノードに接続される。可変抵抗７３６ａは制御信号ＴＵＮａに応じて抵抗値が変化する。
【０２７４】
制御信号ＴＥＳＴＰＨは、通常の動作時にはＬレベルに設定され、制御信号ＴＥＳＴＰＬは、通常動作時にはＨレベルに設定される。したがって、通常動作時にはＰチャネルＭＯＳトランジスタＰ９ａは導通状態となり、制御信号ＴＵＮａの状態にかかわらず、ノードＮＤ１から出力される基準電位ＶｒｅｆＨとノードＮＤ３から出力される基準電位ＶｒｅｆＬとは一定の値になる。
【０２７５】
一方、リークモニタテストを実施する場合には、制御信号ＴＥＳＴＰＨはＨレベルとされ、制御信号ＴＥＳＴＰＬはＬレベルとされる。したがってテスト時においては、ＰチャネルＭＯＳトランジスタＰ９ａは非導通状態となり、制御信号ＴＵＮａの状態に応じて可変抵抗７３６ａの抵抗値が変化し、応じて基準電位ＶｒｅｆＨおよびＶｒｅｆＬの値を変化させることが可能となる。
【０２７６】
図３６は、電圧発生回路ＶＤＣＬ１の構成を示す回路図である。
図３６を参照して、電圧発生回路ＶＤＣＬ１は、基準電位ＶｒｅｆＬ２を発生する基準電位発生回路７３２ｂと基準電位ＶｒｅｆＬ２が正入力ノードに与えられ、負入力ノードおよび出力ノードはサブ接地線Ｌ４に接続され制御信号／ＤＬＣＣに応答して活性化される差動増幅器Ｖ４を含む。
【０２７７】
基準電位発生回路７３２ｂは、電源ノードとノードＮＤ４との間に接続される定電流源７３４ｂと、ノードＮＤ４とノードＮＤ６との間に接続されゲートに制御信号ＴＥＳＴＳＨを受けるＮチャネルＭＯＳトランジスタＮ９ａと、ノードＮＤ４とノードＮＤ６との間に接続され制御信号ＴＵＮｂに応じて抵抗値が変化する可変抵抗７３６ｂと、ノードＮＤ６とノードＮＤ７との間に接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタＰ８ｉと、ノードＮＤ６とノードＮＤ７との間に直列に接続されるＮチャネルＭＯＳトランジスタＮ９ｂおよび抵抗７３８ｂと、ノードＮＤ７と接地ノードとの間に直列に接続され、ともにゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタＰ８ｊ、Ｐ８ｋとを含む。
【０２７８】
ＮチャネルＭＯＳトランジスタＮ９ｂのゲートは制御信号ＴＥＳＴＳＬを受ける。
【０２７９】
電圧発生回路ＶＤＣＬ１においては、通常動作時には制御信号ＴＥＳＴＳＨはＨレベルに設定され、制御信号ＴＥＳＴＳＬはＬレベルに設定される。したがってＮチャネルＭＯＳトランジスタＮ９ａは導通状態となるので通常動作時には制御信号ＴＵＮｂの状態に影響されず基準電位ＶｒｅｆＬ２は一定の電位となる。
【０２８０】
リークモニタテストを実施するテスト時には、制御信号ＴＥＳＴＳＨはＬレベルに設定され、制御信号ＴＥＳＴＳＬはＨレベルに設定される。この場合は、ＮチャネルＭＯＳトランジスタＮ９ａは非導通状態となり、制御信号ＴＵＮｂに応じて可変抵抗７３６ｂの抵抗値が変化するために基準電位ＶｒｅｆＬ２を変化させることが可能となる。
【０２８１】
図３７は、図３３におけるリークテスト回路７０６の構成を示す回路図である。
【０２８２】
図３７を参照して、リークテスト回路７０６は、テスト端子ＴＬＣとノードＮＤ１０ａとの間に接続されゲートに制御信号ＥＮＰを受けるＮチャネルＭＯＳトランジスタ７４８ａと、サブ電源線Ｌ２とノードＮＤ１３ａとの間に接続されゲートに制御信号／ＥＮＰを受けるＰチャネルＭＯＳトランジスタ７５２ａと、ノードＮＤ１３ａとノードＮＤ１２ａとの間に接続されゲートにメイン電源線Ｌ１が接続されるＰチャネルＭＯＳトランジスタ７５０ａと、ノードＮＤ１０ａに流入する電流とノードＮＤ１２ａに流入する電流とを比較して比較結果をノードＮＤ１１ａに出力する電流比較回路７４２ａと、ノードＮＤ１１ａに入力が接続され出力がテスト端子ＴＯＵＴＰに接続されるバッファ７４６ａとを含む。
【０２８３】
リークテスト回路７０６は、さらに、テスト端子ＴＬＣとノードＮＤ１０ｂとの間に接続されゲートに制御信号ＥＮＮを受けるＮチャネルＭＯＳトランジスタ７４８ｂと、サブ接地線Ｌ４とノードＮＤ１３ｂとの間に接続されゲートに制御信号ＥＮＮを受けるＮチャネルＭＯＳトランジスタ７５２ｂと、ゲートがメイン接地線Ｌ３に接続されノードＮＤ１３ｂとノードＮＤ１２ｂとの間に接続されるＮチャネルＭＯＳトランジスタ７５０ｂと、ノードＮＤ１０ｂから流出する電流とノードＮＤ１２ｂから流出する電流とを比較し比較結果をノードＮＤ１１ｂに出力する電流比較回路７４２ｂと、ノードＮＤ１１ｂが入力に接続され出力がテスト端子ＴＯＵＴＮに接続されるバッファ７４６ｂとを含む。
【０２８４】
電流比較回路７４２ａは、ノードＮＤ１０ａにゲートとドレインが接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ７５４ａと、ゲートがＮチャネルＭＯＳトランジスタ７５４ａのドレインと接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ７５６ａと、ゲートとドレインがともにＮチャネルＭＯＳトランジスタ７５６ａのドレインに接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ７５８ａと、ノードＮＤ１１ａと電源ノードとの間に接続されゲートがＮチャネルＭＯＳトランジスタ７５６ａのドレインに接続されるＰチャネルＭＯＳトランジスタ７６０ａと、ノードＮＤ１１ａと接地ノードとの間に接続されゲートがノードＮＤ１２ａに接続されるＮチャネルＭＯＳトランジスタ７６２ａと、ゲートおよびドレインがともにノードＮＤ１２ａに接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ７６４ａとを含む。
【０２８５】
電流比較回路７４２ｂは、ゲートとドレインがともにノードＮＤ１０ｂに接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ７５４ｂと、ゲートがノードＮＤ１０ｂに接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ７５６ｂと、ゲートおよびドレインがともにＰチャネルＭＯＳトランジスタ７５６ｂのドレインに接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ７５８ｂと、ゲートがＰチャネルＭＯＳトランジスタ７５６ｂのドレインに接続されノードＮＤ１１ｂと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ７６０ｂと、電源ノードとノードＮＤ１１ｂとの間に接続されゲートがノードＮＤ１２ｂに接続されるＰチャネルＭＯＳトランジスタ７６２ｂと、ソースが電源ノードに接続されゲートおよびドレインがノードＮＤ１２ｂに接続されるＰチャネルＭＯＳトランジスタ７６４ｂとを含む。
【０２８６】
続いて、実施の形態８におけるリークテストの回路動作を説明する。
図３５、３７を参照して、まず、メイン電源線およびサブ電源線の電位に応じて内部回路に生ずるリーク電流をモニタする場合を説明する。この場合、制御信号ＥＮＰはＨレベルとされ制御信号ＥＮＮはＬレベルされる。これにより、ＰチャネルＭＯＳトランジスタ７５０ａのゲートにはメイン電源線Ｌ１が接続されソースにはサブ電源線Ｌ２が接続されることになる。この状態は、図３３のインバータＸ２に含まれるＰチャネルＭＯＳトランジスタの待機時の状態と同じである。したがって、内部回路７０４中におけるカットオフされているＰチャネルＭＯＳトランジスタに流れるリーク電流と同様のリーク電流がＰチャネルＭＯＳトランジスタ７５０ａに流れる。一方、電流比較回路７４２ａのノードＮＤ１０ａは、ＮチャネルＭＯＳトランジスタ７４８ａが導通するため、テスト端子ＴＬＣに接続される。そこで、外部からテスト端子ＴＬＣに電流を徐々に流し込むと、ある電流値において、ＰチャネルＭＯＳトランジスタ７５０ａのリーク電流より大きくなるため、テスト端子ＴＯＵＴＰに出力される論理レベルが反転する。このときの電流値が内部回路７０４に流れるＰチャネルＭＯＳトランジスタのリーク電流と相関関係がある。
【０２８７】
高速動作のためには、サブ電源線とメイン電源線との待機状態における電位差は小さければ小さいほどよい、一方、内部回路７０４におけるＰチャネルＭＯＳトランジスタのリーク電流を小さくするためには、メイン電源線Ｌ１とサブ電源線Ｌ２の間の電位差は大きい方がよい。同様に、高速の動作のためには、メイン接地線Ｌ３とサブ接地線Ｌ４との待機時における電位差は小さい方が有利である。しかし内部回路の待機時におけるＮチャネルＭＯＳトランジスタに生じるリーク電流を小さく抑えるためには、この電位差は大きい方がよい。
【０２８８】
このときに、図３５に示した電圧発生回路ＶＤＣＨ１の制御信号ＴＵＮａを変化させることによりメイン電源線Ｌ１の電位とサブ電源線Ｌ２の電位とを変化させることができ、リーク電流が生じない最適なメイン電源線Ｌ１の電位およびサブ電源線Ｌ２の電位を測定することが可能である。
【０２８９】
一方、制御信号ＥＮＰをＬレベルとし、制御信号ＥＮＮをＨレベルとすると、ＮチャネルＭＯＳトランジスタ７５０ｂには内部回路７０４におけるインバータＸ３が含むＮチャネルＭＯＳトランジスタの待機状態と同じ状態となるので、内部回路７０４のＮチャネルＭＯＳトランジスタに流れるリーク電流をモニタすることができる。
【０２９０】
この場合も、図３５に示した電圧発生回路ＶＤＣＬ１に入力される制御信号ＴＵＮｂを調整することによりサブ接地線Ｌ４の電位を変化させることができるのでリーク電流が生じない最適なサブ電源線の電位を測定することが可能である。
【０２９１】
［実施の形態９］
図３８は、実施の形態９におけるリークテストに関する回路構成の主要部を示す回路図である。
【０２９２】
図３８を参照して、実施の形態９の半導体装置の回路構成は、図３３に示した回路構成において、電圧発生回路ＶＤＣＨ１に代えて電圧発生回路ＶＤＣＨ２を含み、電圧発生回路ＶＤＣＬ１に代えて電圧発生回路ＶＤＣＬ２を含む点が図３３に示した回路と異なる。他の構成は図３３に示した回路と同様であるので説明は繰返さない。
【０２９３】
図３９は、図３８における電圧発生回路ＶＤＣＨ２の構成を示す回路図である。
【０２９４】
図３９を参照して、電圧発生回路ＶＤＣＨ２は、基準電圧発生回路７３２ａに代えて基準電圧発生回路７７１ａを含み、基準電圧発生回路が出力する基準電位ＶｒｅｆＨを受けて変換し差動増幅器Ｖ３ａに与える電圧変換回路７７０ａをさらに含み、基準電位ＶｒｅｆＬを受けて変換し差動増幅器Ｖ３ｂ、Ｖ３ｃ、Ｖ３ｄの正入力ノードに与える電圧変換回路７７０ｂをさらに含む点が図３５に示した電圧発生回路ＶＤＣＨ１と異なる。他の点は、電圧発生回路ＶＤＣＨ１と同様の構成を有するため説明は繰返さない。
【０２９５】
基準電位発生回路７７１ａは、可変抵抗７３６ａに代えて抵抗７８６ａを含む点が図３５に示した基準電位発生回路７３２ａと異なる。他の構成は基準電位発生回路７３２ａと同様であるので説明は繰返さない。
【０２９６】
電圧変換回路７７０ａは、基準電位発生回路７７１ａが発生する基準電位ＶｒｅｆＨを負入力ノードに受ける比較回路７７２ａと、比較回路７７２ａの出力をゲートに受けソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ７７４ａと、ＰチャネルＭＯＳトランジスタ７７４ａのドレインと接地ノードとの間に直列に接続される抵抗７７６ａ、７７８ａ、７８０ａおよび７８２ａとを含む。
【０２９７】
ＰチャネルＭＯＳトランジスタ７７４ａと抵抗７７６ａとの出力ノードの電位は変換電位Ｖｒ１となる。抵抗７７６ａと抵抗７７８ａとの出力ノードの電位は変換電位Ｖｒ２となる。抵抗７７８ａと抵抗７８０ａとの接続ノードの電位は変換電位Ｖｒ３となる。抵抗７８０ａと抵抗７８２ａとの出力ノードの電位は変換電位Ｖｒ４となる。変換電位Ｖｒ３は比較回路７７２ａの正入力ノードに与えられる。
【０２９８】
電圧変換回路７７０ａは、さらに、変換電位Ｖｒ１〜Ｖｒ４を受けて選択信号ＨＳＥＬ１に応じていずれか１の変換電位を出力するセレクタ７８４ａをさらに含む。セレクタ７８４ａの出力は差動増幅器Ｖ３ａの正入力ノードに与えられる。
【０２９９】
電圧変換回路７７０ｂは、基準電位発生回路７７１ａが発生する基準電位ＶｒｅｆＨを負入力ノードに受ける比較回路７７２ｂと、比較回路７７２ｂの出力をゲートに受けソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ７７４ｂと、ＰチャネルＭＯＳトランジスタ７７４ｂのドレインと接地ノードとの間に直列に接続される抵抗７７６ｂ、７７８ｂ、７８０ｂおよび７８２ｂとを含む。
【０３００】
ＰチャネルＭＯＳトランジスタ７７４ｂと抵抗７７６ｂとの出力ノードの電位は変換電位Ｖｒ５となる。抵抗７７６ｂと抵抗７７８ｂとの出力ノードの電位は変換電位Ｖｒ６となる。抵抗７７８ｂと抵抗７８０ｂとの接続ノードの電位は変換電位Ｖｒ７となる。抵抗７８０ｂと抵抗７８２ｂとの出力ノードの電位は変換電位Ｖｒ８となる。変換電位Ｖｒ７は比較回路７７２ｂの正入力ノードに与えられる。
【０３０１】
電圧変換回路７７０ｂは、さらに、変換電位Ｖｒ５〜Ｖｒ８を受けて選択信号ＨＳＥＬ２に応じていずれか１の変換電位を出力するセレクタ７８４ｂをさらに含む。セレクタ７８４ｂの出力は、差動増幅器Ｖ３ｂ、Ｖ３ｃ、Ｖ３ｄの正入力ノードに与えられる。
【０３０２】
図４０は、電圧発生回路ＶＤＣＬ２の構成を示す回路図である。
図４０を参照して、電圧発生回路ＶＤＣＬ２は、基準電位を発生する基準電位発生回路７７１ｂと、７７１ｂの発生する基準電位ＶｒｅｆＬ２を変換する電圧変換回路７７０ｃと、電圧変換回路７７０ｃの出力を正入力ノードに受け出力ノードと負入力ノードがサブ接地線Ｌ４に接続され制御信号／ＤＬＣＣに応じて活性化される差動増幅器Ｖ４とを含む。
【０３０３】
基準電位発生回路７７１ｂは、可変抵抗７３６ｂに代えて抵抗７８６ｂを含む点が図３６における基準電位発生回路７３２ｂと異なる。他の構成は基準電位発生回路７３２ｂと同様であるので説明は繰返さない。
【０３０４】
電圧変換回路７７０ｃは、基準電位発生回路７７１ｂが発生する基準電位ＶｒｅｆＬ２を負入力ノードに受ける比較回路７７２ｃと、ゲートに比較回路７７２ｃの出力を受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ７７４ｃと、電源ノードとＮチャネルＭＯＳトランジスタ７７４ｃのドレインとの間に直列に接続される抵抗７８２ｃ、７８０ｃ、７７８ｃ、７７６ｃとを含む。
【０３０５】
抵抗７８２ｃと抵抗７８０ｃとの接続ノードからは変換電位Ｖｒ９が出力される。抵抗７８０ｃと抵抗７７８ｃとの接続ノードからは変換電位Ｖｒ１０が出力される。抵抗７７８ｃと抵抗７７６ｃとの接続ノードからは変換電位Ｖｒ１１が出力される。抵抗７７６ｃとＮチャネルＭＯＳトランジスタ７７４ｃとの接続ノードからは変換電位Ｖｒ１２が出力される。変換電位Ｖｒ１０は比較回路７７２ｃの正入力ノードに与えられる。
【０３０６】
電圧変換回路７７０ｃは、さらに、変換電位Ｖｒ９〜Ｖｒ１２を受けて、制御信号ＬＳＥＬに応じていずれか１の変換電位を出力するセレクタ７８４ｃを含む。セレクタ７８４ｃの出力は差動増幅器Ｖ４の正入力ノードに入力される。
【０３０７】
以上のような構成とすることで、実施の形態９の半導体装置においては、図３７に示したリークモニタ用のトランジスタ７５０ａ、７５０ｂに流れる待機時のリーク電流をモニタしながら外部からサブ電源線およびサブ接地線のレベルを変化させることが可能であるので、最適な階層電源レベルに調整することができる。
【０３０８】
［実施の形態１０］
図４１は、実施の形態１０の半導体装置に用いられる回路ブロックの構成を示す回路図である。
【０３０９】
図４１を参照して、回路ブロック８００は、電源電位Ｖｄｄが与えられるメイン電源線ＭＶＬ９と接地電位Ｖｓｓが与えられるメイン接地線ＭＧＬ９と、制御信号φ１をゲートに受けソースがメイン接地線ＭＧＬ９に接続されるＮチャネルＭＯＳトランジスタＱＨＮ９と、制御信号φ２をゲートに受けソースがメイン接地線ＭＧＬ９に接続されるＮチャネルＭＯＳトランジスタＱＬＮ９と、ＮチャネルＭＯＳトランジスタＱＨＮ９のドレインおよびＮチャネルＭＯＳトランジスタＱＬＮ９のドレインに接続されるサブ接地線ＳＧＬ９と、制御信号／φ１をゲートに受けソースがメイン電源線に接続されるＰチャネルＭＯＳトランジスタＱＨＰ９と、制御信号／φ２をゲートに受けソースがメイン電源線ＭＶＬ９に接続されるＰチャネルＭＯＳトランジスタＱＬＰ９と、ＰチャネルＭＯＳトランジスタＱＨＰ９のドレインおよびＰチャネルＭＯＳトランジスタＱＬＰ９のドレインに接続されるサブ電源線ＳＶＬ９とを含む。
【０３１０】
ＰチャネルＭＯＳトランジスタＱＨＰ９およびＮチャネルＭＯＳトランジスタＱＨＮ９はしきい値電圧が高いトランジスタである。
【０３１１】
回路ブロック８００は、さらに、入力信号ＳＩＮを受ける直列に接続されたインバータ８０２、８０４、８０６、８０８および８１０を含む。
【０３１２】
インバータ８０２、８０６および８１０はメイン電源線ＭＶＬ９およびサブ接地線ＳＧＬ９によって動作電流が与えられる。インバータ８０４、８０８はサブ電源線ＳＶＬ９およびメイン接地線ＭＧＬ９により動作電流が与えられる。
【０３１３】
インバータ８０２〜８１０が含むＭＯＳトランジスタは、動作の高速化のためしきい値電圧が低いものが用いられ、ＰチャネルＭＯＳトランジスタＱＬＰ９およびＮチャネルＭＯＳトランジスタＱＬＮ９はこれらのインバータに用いられるトランジスタと同様な低いしきい値電圧を有する。
【０３１４】
図４２は、回路ブロック８００の各電源線の駆動状態を説明するための波形図である。
【０３１５】
図４１、図４２を参照して、時刻ｔ１までに電源電位Ｖｄｄが立上がる。時刻ｔ１〜ｔ２において、回路ブロック８００は待機状態となり、信号ＳＩＮはＬレベルにされ、制御信号φ１はＬレベルに設定され、制御信号／φ２はＨレベルに設定される。制御信号／φ１はＨレベルに設定され、φ２はＬレベルに設定される。したがって待機時すなわちスタンドバイ状態においてはＰチャネルＭＯＳトランジスタＱＨＰ９およびＮチャネルＭＯＳトランジスタＱＨＮ９は非導通状態となり、ＰチャネルＭＯＳトランジスタＱＬＰ９およびＮチャネルＭＯＳトランジスタＱＬＮ９も非導通状態となる。
【０３１６】
ここで、ＰチャネルＭＯＳトランジスタＱＨＰ９およびＮチャネルＭＯＳトランジスタＱＨＮ９はインバータ８０２〜８１０が動作するときに動作電流を供給するためのトランジスタでありゲート幅は大きいものが使用される。これに対し、ＰチャネルＭＯＳトランジスタＱＬＰ９およびＮチャネルＭＯＳトランジスタＱＬＮ９は、待機時にそれぞれサブ電源線ＳＶＬ９、サブ接地線ＳＧＬ９の電位レベルを保持するためのトランジスタであるため、ゲート幅Ｗは小さいものが用いられ、非導通状態においてサブスレッショルド電流が流れるが極めて高い抵抗値を有する。
【０３１７】
したがって、スタンドバイ時におけるサブ電源線ＳＶＬ９の電位ＶＰ９は電源電位ＶｄｄよりΔＶｄ１だけ低い電位となり、この電位差ΔＶｄ１は、ＮチャネルＭＯＳトランジスタＱＬＢ９を設けていない場合よりも小さな値となる。
【０３１８】
同様に、スタンドバイ時におけるサブ接地線ＳＧＬ９の電位ＶＮ９は接地電位ＶｓｓよりもΔＶｄ１だけ高い電位となる。この電位差ΔＶｄ１はＮチャネルＭＯＳトランジスタＱＬＮ９を設けていない場合よりも小さな値にすることができる。
【０３１９】
したがって、制御信号φ１がＨレベル、制御信号／φ１がＬレベルとなりサブ電源線およびサブ接地線が活性化する場合における活性化に要する時間を短くすることができる。サブ電源線およびサブ接地線を活性化させる場合における制御信号／φ２、φ２はそれぞれＬレベル、Ｈレベルに設定されＰチャネルＭＯＳトランジスタＱＬＰ９およびＮチャネルＭＯＳトランジスタＱＬＮ９は導通状態に設定されるが、制御信号／φ２をＨレベルに固定し、制御信号φ２をＬレベルに固定した場合でもサブ電源線およびサブ接地線の電位が同じになる（図４２の波形Ｗ１、Ｗ２に示す）。
【０３２０】
つまり、実施の形態１０における回路ブロック８００には、内部回路に動作時の電源電流を供給するゲート幅の大きなしきい値電圧の高いＰチャネルＭＯＳトランジスタＱＨＰ９、ＮチャネルＭＯＳトランジスタＱＨＮ９に加えて、待機時のサブ電源線およびサブ接地線の電位を決定するレベル保持用のＰチャネルＭＯＳトランジスタＱＬＰ９およびＮチャネルＭＯＳトランジスタＱＬＮ９を設ける。
【０３２１】
このような構成とすることにより、実施の形態１０の半導体装置は、サブ電源線およびサブ接地線の待機時における電位レベルをそれぞれメイン電源線およびメイン接地線の電位に近づけることにより、待機状態から回路ブロックを活性状態にするための起動時間を短くすることができる。また、レベル保持用のトランジスタのゲート幅を小さくすることにより、レベル保持用のトランジスタを設けることによるスタンドバイ時のリーク電流の増大は問題にならない。
【０３２２】
［実施の形態１１］
図４３は、実施の形態１１において用いられる回路ブロック８２０の構成を示す回路図である。
【０３２３】
図４３を参照して、回路ブロック８２０は、ＰチャネルＭＯＳトランジスタＱＬＰ９に代えて、メイン電源線ＭＶＬ９とサブ電源線ＳＶＬ９との間に接続される調整回路８２２を含み、ＮチャネルＭＯＳトランジスタＱＬＮ９に代えてサブ接地線ＳＧＬ９とメイン接地線ＭＧＬ９との間に接続される調整回路８２４を含む点が図４１に示した回路ブロック８００と異なる。他の構成は回路ブロック８００と同様であるので説明は繰返さない。
【０３２４】
調整回路８２２は、メイン電源線ＭＶＬ９とサブ電源線ＳＶＬ９との間に直列に接続されるヒューズ素子ＨＰ♯ｉ、ＰチャネルＭＯＳトランジスタＱＬＰ♯ｉを含む（ｉは１〜ｎ）。ＰチャネルＭＯＳトランジスタＱＬＰ♯ｉのゲートには電源電位Ｖｄｄが与えられる。
【０３２５】
調整回路８２４は、サブ接地線ＳＧＬ９とメイン接地線ＭＧＬ９との間に直列に接続されるＮチャネルＭＯＳトランジスタＱＬＮ♯ｉおよびヒューズ素子ＨＮ♯ｉを含む（ｉは１〜ｎ）。ＮチャネルＭＯＳトランジスタＱＬＮ♯ｉのゲートにはそれぞれ接地電位が与えられる。
【０３２６】
実施の形態１０で設けたレベル保持用のＰチャネルＭＯＳトランジスタＱＬＰ９およびＮチャネルＭＯＳトランジスタＱＬＮ９のゲート幅Ｗが大きすぎると、待機時における電流が大きくなりすぎてしまう。これらのトランジスタのゲート幅すなわちトランジスタサイズの最適値は、製造工程におけるプロセスパラメータのばらつきにより大きく左右され、予めこれを最適化することは困難である。つまり、製造工程におけるプロセスパラメータのばらつきにより待機時の消費電流すなわちリーク電流やサブ電源線およびサブ接地線を活性化するための所要時間が大きく作用されるという可能性がある。
【０３２７】
実施の形態１１においては、調整回路８２２、８２４を設け、レベル保持用のトランジスタをそれぞれヒューズ素子を介して並列的に接続する。調整回路８２２、８２４におけるヒューズ素子を適宜切断することにより、レベル保持用のトランジスタの数を調整することができる。このような構成とすることにより待機時のサブ電源線およびサブ接地線の電位レベルを調整することができ、これらの電位を最適値に調整することができる。したがって、階層電源構造を有する内部回路の回路動作の高速化と待機時におけるスタンドバイ電流の低減を図ることができる。
【０３２８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３２９】
【発明の効果】
本発明のある局面における半導体装置は、階層電源構造を有する回路ブロックにおいて、電源間容量セルを使用することにより、回路の動作速度を改善する効果が得られる。
【０３３０】
加えて、スリープトランジスタの数および電源間容量の数と配置関係を調整し最適化を図ることが可能となる場合がある。
【０３３１】
加えて、実際に内部回路の動作をさせてそのときのサブ電源の状態を見ながらスリープトランジスタの数および電源間容量の数と配置関係をより正確に調整し最適化を図ることが可能となる場合がある。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における半導体装置１の主要部構成を機能的に示すブロック図である。
【図２】  実施の形態１の半導体装置に含まれる内部回路の構成例を示す回路図である。
【図３】  図２における電源間容量セル１０２を使用した場合と使用しない場合との動作波形を示す図である。
【図４】  図２に示した電源間容量セル１０２をスタンダードセルにすることを説明するための概略図である。
【図５】  図４に示した電源間容量セルの各素子の配置を示すレイアウト図である。
【図６】  図４、図５に示した電源間容量セルを用いて回路ブロックのレイアウトを作成する場合を説明するためのフローチャートである。
【図７】  回路の配置例を示す模式図である。
【図８】  第２の階層電源構造の説明をするための回路図である。
【図９】  サブ電源線の立上がりとサブ電源線のノイズについて説明するための回路図である。
【図１０】  図９に示した回路の動作波形図である。
【図１１】  並列的にスリープトランジスタや容量セルを設けた場合の、活性化時間Ｔａおよび遅延時間Ｔｄの変化の関係を示す図である。
【図１２】  ＰチャネルＭＯＳトランジスタＱＨＰを当初スリープトランジスタとして用いるセルＰ＿ＳＬＥＥＰの構成を示す回路図である。
【図１３】  ＰチャネルＭＯＳトランジスタＱＨＰを当初ＭＯＳキャパシタとして用いるセルＰ＿ＣＡＰの構成を示す回路図である。
【図１４】  ＮチャネルＭＯＳトランジスタＱＨＮを当初スリープトランジスタとして用いるセルＮ＿ＳＬＥＥＰの構成を示す回路図である。
【図１５】  ＮチャネルＭＯＳトランジスタＱＨＮを当初ＭＯＳキャパシタとして用いるセルＮ＿ＣＡＰの構成を示す回路図である。
【図１６】  マスクパターンによる接続の切換を説明するための図である。
【図１７】  図１２に示したセルＰ＿ＳＬＥＥＰのレイアウトを示す図である。
【図１８】  図１３に示したセルＰ＿ＣＡＰのレイアウトを示す図である。
【図１９】  ヒューズ素子を用いてスイッチの切換を用いる回路例と接続状態を示す図である。
【図２０】  図１９で示したヒューズを含む切換えスイッチのレイアウトを説明するための図である。
【図２１】  図１２〜図１５の回路を階層電源構成を有する回路ブロックに配置した例を示す図である。
【図２２】  実施の形態３の半導体装置の回路ブロックの構成を示す図である。
【図２３】  実施の形態４の半導体装置の概略構成を示すブロック図である。
【図２４】  実施の形態４の半導体装置における階層電源テスト回路の概略ブロック図である。
【図２５】  階層電源制御回路４１２の構成を示す回路図である。
【図２６】  図２４に示したテストモードセレクタ４２４の構成を示す回路図である。
【図２７】  実施の形態５の半導体装置のロウ系の電源配線に関する構成を示す回路図である。
【図２８】  ワード線ドライバとコラムデコーダに接続されるサブ電源線の活性化タイミングを説明するための波形図である。
【図２９】  タイミング信号ＲＡＳＦ、ＲＸ、ＲＸＤの活性化のタイミングを説明するための波形図である。
【図３０】  実施の形態６の半導体装置のコラム系の電源配線に関する構成を示す回路図である。
【図３１】  実施の形態７の半導体装置の電源配線に関する構成を示す回路図である。
【図３２】  遅延回路６５０の構成を示す回路図である。
【図３３】  実施の形態８におけるリーク電流テスト回路の要部の構成を示す図である。
【図３４】  信号発生回路７０２の構成を示す回路図である。
【図３５】  電圧発生回路ＶＤＣＨ１の構成を示す回路図である。
【図３６】  電圧発生回路ＶＤＣＬ１の構成を示す回路図である。
【図３７】  図３３におけるリークテスト回路７０６の構成を示す回路図である。
【図３８】  実施の形態９におけるリークテストに関する回路構成の主要部を示す回路図である。
【図３９】  図３８における電圧発生回路ＶＤＣＨ２の構成を示す回路図である。
【図４０】  電圧発生回路ＶＤＣＬ２の構成を示す回路図である。
【図４１】  実施の形態１０の半導体装置に用いられる回路ブロックの構成を示す回路図である。
【図４２】  回路ブロック８００の各電源線の駆動状態を説明するための波形図である。
【図４３】  実施の形態１１において用いられる回路ブロック８２０の構成を示す回路図である。
【図４４】  従来の半導体装置におけるインバータ１５００の構成を示す回路図である。
【図４５】  ＮチャネルＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳとドレイン電流ＩＤＳとの関係を示す図である。
【図４６】  従来において提案されているソース電圧を切換えてサブスレッショルド電流を低減するインバータ１５１０を示す回路図である。
【図４７】  トランジスタの種類を説明するための図である。図４７（ａ）はしきい値電圧の高いトランジスタの記号を説明するための図であり、図４７（ｂ）はしきい値電圧の低いトランジスタの記号を説明するための図である。
【図４８】  制御信号ＳＣＲＣの切換え前後のノードＮ１００の電位であるサブ接地電位ＶＮの変化を説明するための波形図である。
【図４９】  待機状態におけるＮチャネルＭＯＳトランジスタ１５１４に流れるドレイン電流ＩＤＳとゲート−ソース間電圧ＶＧＳとの関係を説明するためのグラフである。
【図５０】  図４６のインバータを直列接続して使用する回路１５３０の構成および待機時における各ノードの状態を説明するための回路図である。
【図５１】  回路１５３０の通常動作時における各ノードの状態を説明するための回路図である。
【図５２】  図５０、図５１で説明した回路１５３０が、待機状態と動作状態を繰返した場合におけるサブ電源線の電位ＶＰおよびサブ接地線の電位ＶＮを説明するための波形図である。
【符号の説明】
１  半導体装置、ＤＱｉ  データ入出力端子、７１ａ，７１ｂ  メモリセルアレイ、５２ａ，５２ｂ  Ｘデコーダ群、５３ａ，５３ｂ  Ｙデコーダ群、Ｙ０〜Ｙｋ  列アドレス信号、５８ａ，５８ｂ  入力バッファ、６３  第２制御信号発生回路、６２  第１制御信号発生回路、６８  Ｙアドレスオペレーション回路、ＱＨＰ，ＱＬＰ１，ＱＬＰ２，ＱＨＰ♯１〜ＱＨＰ♯８，Ｐ０，Ｐ７，ＱＨＰ９，ＱＬＰ９，ＱＬＰ♯１〜ＱＬＰ♯ｎ，７５０ａ，７５２ａ  ＰチャネルＭＯＳトランジスタ、ＱＨＮ，Ｎ０，Ｎ７，ＱＨＮ９，ＱＬＮ９，ＱＬＮ♯１〜ＱＬＮ♯ｎ，７４８ａ，７４８ｂ，７５０ｂ，７５２ｂ  ＮチャネルＭＯＳトランジスタ、ＭＶＬ，Ｌ１，ＭＶＬ９  メイン電源線、ＭＧＬ，Ｌ３，ＭＧＬ９  メイン接地線、ＳＶＬ，ＳＶＬ１〜ＳＶＬ４，ＳＶＬ♯１〜ＳＶＬ♯８，ＳＶＬ９  サブ電源線、ＳＧＬ，ＳＧＬ１〜ＳＧＬ４，Ｌ４，ＳＧＬ９  サブ接地線、１０２，１１０，ＰＳ１〜ＰＳ３，ＮＳ１〜ＮＳ３  電源間容量セル、ＳＣ，ＶＤＣ，ＶＳＣ  キャパシタ、１０４，１０６，３０４，３０６，Ｘ１〜Ｘ３，６５２，６５４，６５８，６７０，６７４，６７６，８０２〜８１０  インバータ、ＳＷ１Ｐ，ＳＷ２Ｐ，ＳＷ１Ｎ，ＳＷ２Ｎ，４２６〜４３２  スイッチ回路、Ｈ１，ＨＰ♯１〜ＨＰ♯ｎヒューズ素子、Ｒ１，７３８ａ，７３８ｂ，７８６ａ，７７６ａ，７７８ａ，７８０，７８２ａ，７７６ｂ，７７８ｂ，７８０ｂ，７８２ｂ，７８２ｃ，７８０ｃ，７７０ｃ，７７６ｃ  抵抗、４０２，４０６，４０８，４１０，８００，８２０  回路ブロック、４１２  階層電源制御回路、４８２，６０２  選択回路、６５６，６７２，６７８  スイッチ回路、７０２  信号発生回路、ＶＤＣＨ１，ＶＤＣＨ２，ＶＤＣＬ１，ＶＤＣＬ２  電圧発生回路、７０６  リークテスト回路、７３２ａ，７３２ｂ，７７１ａ，７７１ｂ  基準電位発生回路、７４２ａ，７４２ｂ  電流比較回路、７７０ａ，７７０ｂ，７７０ｃ電圧変換回路、Ｖ３ａ，Ｖ３ｂ，Ｖ３ｃ，Ｖ３ｄ，Ｖ４  差動増幅器、８２２，８２４  調整回路。
【図１】
0004390305.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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