(57)【特許請求の範囲】
【請求項１】
クロック信号と反転クロック信号とが入力され、その入力された信号を比較して内部クロックを生成する入力手段と、
前記内部クロックが入力されて制御信号を生成する制御手段と、
該制御手段から出力された制御信号に応答して第1方向と第2方向とにリング発振をしながら時間遅延の加減を調節する両方向発振手段と、
該両方向発振手段から出力された信号が入力されて回転する回数をカウントし、そのカウント回数を比較するためのカウンタ手段と、
前記両方向発振手段と前記カウンタ手段との出力を合せて最終内部クロック信号を出力する出力手段と
を備えていることを特徴とする遅延固定ループ。
【請求項２】
前記制御手段が、
前記内部クロックがクロックで入力されて前記クロック信号の一周期に相当するパルス幅を有する第1フォワード信号と該第1フォワード信号と逆位相を有するバックワード信号とを出力するDフリップフロップと、
前記内部クロックがクロックで入力されてクロック信号の一周期に相当するパルス幅を有する第2フォワード信号と該第2フォワード信号と逆位相を有する第2バックワード信号とを出力するDフリップフロップと、
前記内部クロックをクロック信号に対して補償しようとするスキュー(Skew)分だけ時間遅延させるためのダミー遅延部と、
該ダミー遅延部の出力がクロックで入力されて第1遅延上昇クロックとこれと逆位相の第2遅延上昇クロックとを出力するDフリップフロップと、
前記第1遅延上昇クロックと前記第1フォワード信号とを論理積する第1ANDゲートと、
前記第2遅延上昇クロックと前記第2フォワード信号とを論理積する第2ANDゲートと
を備えている請求項1記載の遅延固定ループ。
【請求項３】
前記第1ANDゲートの出力信号である第1スタート信号が、外部クロックから内部クロックが生成されるまでの時間遅延分だけのパルス幅を有する信号であることを特徴とする請求項2記載の遅延固定ループ。
【請求項４】
前記第2ANDゲートの出力信号である第2スタート信号が、外部クロックから内部クロックが生成されるまでの時間遅延分だけのパルス幅を有する信号であることを特徴とする請求項2記載の遅延固定ループ。
【請求項５】
前記内部クロックが、クロック信号の立ち上がりエッジ(Rising Edge)に同期してパルス化される信号であることを特徴とする請求項1記載の遅延固定ループ。
【請求項６】
前記内部クロックが、クロック信号の立下りエッジ(Falling Edge)に同期してパルス化される信号であることを特徴とする請求項1記載の遅延固定ループ。
【請求項７】
前記両方向発振手段が、
第1スタート信号と第1フォワード信号と第1バックワード信号とに制御され、下記の両方向反転部からの第1出力信号A0＿Aが入力されて第1方向にフォワードループ信号を出力し、下記の両方向反転部からのバックワードループ信号が入力されて第2方向に第2出力信号B0＿Aを出力する直列接続された一つ以上の単位両方向遅延部と、
第1フォワード信号と第1バックワード信号とに制御され、前記フォワードループ信号が入力されて第1方向に第1出力信号A0＿Aを伝達し、前記第2出力信号B0＿Aが入力されて第2方向にバックワードループ信号を出力する一つ以上の奇数個の両方向反転部と
を備えている請求項1記載の遅延固定ループ。
【請求項８】
前記カウンタ手段が、
前記フォワードループ信号に応答して、第1方向に回転する両方向発振手段の回転回数をカウントするフォワードカウンタと、
前記バックワードループ信号に応答して第2方向に回転する両方向発振手段の回転回数をカウントするバックワードカウンタと、
前記フォワードカウンターとバックワードカウンターとの回転回数が一致するか否かを比較判断するカウンター比較器と
を備えている請求項1記載の遅延固定ループ。
【請求項９】
前記出力手段が、
前記カウンタト比較器の出力と前記両方向発振手段の出力とを論理積するANDゲートであることを特徴とする請求項1記載の遅延固定ループ。
【請求項１０】
クロック信号と反転クロック信号とが入力されて、その入力された信号を比較して内部クロックを生成する入力手段と、
前記内部クロックが入力されて前記クロック信号の一周期に相当するパルス幅を有する第1フォワード信号及び第2バックワード信号と、前記第1フォワード信号及び第2バックワード信号と逆位相を有する第1バックワード信号及び第2フォワード信号と、補償しようとする時間遅延分だけのパルス幅を有する第1スタート信号及び第2スタート信号を生成する制御手段と、
該制御手段から出力された第1フォワード信号と該第1バックワード信号と第1スタート信号とに応答し、両方向リング発振器とカウンタとから構成され、時間遅延の加減を調節する第１両方向遅延手段と、
前記制御手段から出力された第2フォワード信号と第2バックワード信号と第2スタート信号とに応答し、両方向リング発振器とカウンタとから構成され、時間遅延の加減を調節する第2両方向遅延手段と、
前記第1両方向遅延手段の出力と前記第2両方向遅延手段の出力とを論理和して、最終内部クロック信号を出力する出力手段と
を備えていることを特徴とする遅延固定ループ。
【請求項１１】
前記第1両方向遅延手段が、
前記第1スタート信号が入力されて第1方向と第2方向とにリング発振(Ring Oscillation)をする両方向発振器と、
該両方向発振器の第1方向に回転するフォワードループ信号が入力されて発振する回数をカウントするフォワードカウンタと、
前記両方向発振器の第2方向に回転するバックワードループ信号が入力されて発振する回数をカウントするバックワードカウンタと、
前記フォワードカウンタの出力と前記バックワードカウンタの出力を比較してカウントする回数が一致しているか否かを感知するためのカウント比較器と、
前記両方向発振器の出力と前記カウント比較器とを論理積するANDゲートと
を備えている請求項10記載の遅延固定ループ。
【請求項１２】
前記単位両方向遅延部が、
前記第1バックワード信号により制御されてフォワード方向に信号を伝達し、前記第1バックワード信号により制御されてバックワード方向に信号を伝達するものであることを特徴とする請求項7記載の遅延固定ループ。
【請求項１３】
前記単位両方向反転部が、
前記第1バックワード信号により制御されてフォワード方向に反転された信号を伝達し、前記第1バックワード信号により制御されてバックワード方向に反転された信号を伝達するものであることを特徴とする請求項7記載の遅延固定ループ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ装置に関し、特に両方向発振器とカウンターとを用いた遅延固定ループに関する。
【０００２】
【従来の技術】
一般に、遅延固定ループは、クロックとデータ、または外部クロックと内部クロックとのスキュー(Skew)を補償するためのクロック発生装置であって、クロックを用いる同期式メモリの内部クロックを誤りなしに外部クロックと一致させるために用いる回路である。即ち、外部から入力されるクロックが内部で用いられる時、タイミング遅延が発生するが、この遅延時間を制御して内部で用いるクロックを外部から入力されるクロックと同期させるために用いられる。
【０００３】
外部クロックと内部クロックとを同期させるためには、外部クロックの信号ジッター(Jitter)を内部の遅延固定ループで補償する動作と、内部クロックの遅延を電源雑音やランダム(Random)な雑音等に敏感に反応しないように時間遅延部を調節する動作と、時間遅延部を調節してロックキング(Locking)される時間を最大に速くする動作とが重要であるが、このような問題を解決して他のディジタル遅延固定ループよりも小さい信号ジッタ−と時間遅延部の制御が容易な遅延固定ループが、最近99年、NEC(株)によりISSCCの論文(A 250Mb/s/pin 1Gb Double Data Rate SDRAM with a Bi-Directional Delay and an Inter-Bank Shared Redundancy Scheme)で提示された。
【０００４】
図1は、従来のNEC(株)により提案された線形両方向遅延（BDD、Bi-Directional Delay）遅延固定ループを示す回路図である。
【０００５】
図1によれば、従来の遅延固定ループは、クロック信号CLKと反転クロック信号CLKBとが入力され、その入力された信号を比較して上昇クロックrclkを生成する入力部100と、前記上昇クロックrclkがクロック信号として入力されてクロックの一周期に該当するパルス幅を有する制御信号を出力するための第1Dフリップフロップ(D Flip-Flop)101と、第1Dフリップフロップ101の出力を反転して第1Dフリップフロップ101の入力端にフイードバックする第1インバーター102と、第1Dフリップフロップ101の出力と上昇クロックrclkとが入力されて第1Dフリップフロップ101の出力の一周期に該当するパルス幅を有する第1フォワード信号FWD＿Aと該第1フォワード信号FWD＿Aと反対の位相を有する第1バックワード信号BWD＿Aとを出力するための第2Dフリップフロップ103と、第1Dフリップフロップ101の出力が反転された信号と前記上昇クロックrclkとが入力されて第1Dフリップフロップ101の出力の一周期に該当するパルス幅を有する第2フォワード信号FWD＿Bと該第2フォワード信号FWD＿Bと反対位相を有する第2バックワード信号BWD＿Bとを出力するための第3Dフリップフロップ104と、前記上昇クロックrclkをクロック信号CLKに対して補償しようとするスキュー(Skew)分だけ時間遅延させるためのダミー遅延部105と、第2Dフリップフロップ103の出力とダミー遅延部105との出力に応答して論理積する第1ANDゲート106と、第3Dフリップフロップ104の出力とダミー遅延部105との出力に応答して論理積する第2ANDゲート107と、第1ANDゲート106の出力が入力されて、前記第1フォワード信号FWD＿Aと前記第1バックワード信号BWD＿Aとに制御されて第1方向や第2方向に時間遅延を調節するために単位両方向遅延部が直列接続された第1両方向遅延部108と、前記第2ANDゲート107の出力が入力されて前記第2フォワード信号FWD＿Bと前記第2バックワード信号BWD＿Bとに制御されて第1方向や第2方向に時間遅延を調節するため、単位両方向遅延部が直列接続された第2両方向遅延部109と、前記第1両方向遅延部108から出力された出力信号の立ち上がりエッジと立下りエッジにと同期されたパルスを生成する第1パルス発生部110と、前記第2両方向遅延部109から出力された出力信号が立ち上がりエッジと立下りエッジとに同期されたパルスを生成する第2パルス発生部111と、前記第1パルス発生部110と前記第2パルス発生部111との出力を論理和するORゲート112とを備えている。
【０００６】
図2Aは、FUJITSU(株)により提案された単位両方向遅延部(Bi-Directional Delay)を示す回路図である。
【０００７】
図2Aによれば、単位両方向遅延部は、PMOSトランジスタのゲートが第1、または第2バックワード信号(以下、「バックワード信号bwd」という)により制御され、NMOSトランジスタのゲートが第1、または第2フォワード信号(以下、「フォワード信号fwd」という)により制御され、第1、または第2ANDゲートからの出力である第1入力信号Amが入力されて、第2出力信号Bmを出力する第1三相バッファ200と、PMOSトランジスタのゲートが前記バックワード信号bwdにより制御され、NMOSトランジスタのゲートが前記フォワード信号fwdにより制御され、前記第2出力信号Bmが入力される第2三相バッファ201と、PMOSトランジスタのゲートが前記フォワード信号fwdにより制御され、NMOSトランジスタのゲートが前記バックワード信号bwdにより制御され、前段の単位両方向遅延部からの出力である第2入力信号Bm+1が入力されて第1出力信号Am+1を出力する第3三相バッファ202と、PMOSトランジスタのゲートが前記フォワード信号fwdにより制御され、NMOSトランジスタのゲートが前記バックワード信号bwdにより制御され、前記第1出力信号Am+1が入力されて第2出力信号Bmを出力する第4三相バッファ203とを備えている。
【０００８】
前記フォワード信号fwdが論理ハイ（high）であり前記バックワード信号bwdが論理ロー(low)である場合は、前記第1及び第2三相バッファ200,201が動作して第1方向(forward方向)に信号を伝達し、前記フォワード信号fwdが論理ローであり、前記バックワード信号bwdが論理ハイである場合は、前記第3及び第4三相バッファ202,203が動作して第2方向(backward方向)に信号を伝達する。
【０００９】
図2Bは、図2Aの単位両方向遅延部をシンボル(Symbol)で示したもので、詳細な構成と動作とは、図2Aと同一であるためここではその説明を省略する。
【００１０】
図2Cは、NEC(株)により提案された単位両方向遅延部を示す回路図である。
【００１１】
図2Cによれば、前記単位両方向遅延部は、上記図2Aにおける第1三相バッファと第4三相バッファとからPMOSトランジスタが除去され、第2三相バッファと第3三相バッファとからNMOSトランジスタが除去されることによって、前記第1入力信号Amの論理ローが伝達されなくなり、また前記第2入力信号Bm+1の論理ローも伝達されなくなっていることを特徴としている。
【００１２】
前述した前記遅延固定ループの構成は、クロック信号CLKの上昇クロックrclkに対して遅延固定ループ信号を発生することを示したものである。クロック信号CLKの下降クロックfclkを出力するための遅延固定ループの回路構成も前記上昇クロックrclkにおける場合と略同一であり、相違する点は、前記入力部100から出力される信号が下降クロックfclkであるという点である。
【００１３】
図3は、前記第1及び第2両方向遅延部の動作原理を示したタイミングチャートとブロック図である。
【００１４】
図3によれば、前記第1フォワード信号FWD＿Aが論理ハイであり、前記第1バックワード信号BWD＿Aが論理ローである場合、補償しようとするスキュー(Skew)であるtdm後に前記第1出力信号A0＿Aに論理ハイ信号が入力されれば、第1方向forwardにこの論理ハイ信号が伝達される。この前に全てのフォワードノード（Am＿A、m=0、1、2...40）は論理ローに、全てのバックワードノード(Bm＿A、m=0.1.2...40)は、論理ハイにセッティングされているべきである。フォワードノードが論理ハイとなれば、それに対応するバックワードノードは、論理ローとなるため、論理ハイが伝達された地点までバックワードノードは、論理ローにセッティングされる。それに対し、前記第1フォワード信号FWD＿Aが論理ロー、前記第1バックワード信号BWD＿Aが論理ハイに変われば、その地点からは第2方向backwardに論理ハイが伝達されてtclk(一クロックサイクル)-tdm後に出力信号B0＿Bに論理ハイが現れる。
【００１５】
これは、次のクロックの立ち上がりエッジからtdmほど先んじることとなる。このように2サイクルごとに一度ずつtdmほど先んじる信号を得ることができるため、両方向遅延ラインをもう一つ置いて交互に動作させれば、毎サイクルごとに遅延固定ループクロックを得ることができる。第2出力信号B0＿Bに論理ハイが現れたということは、全てのバックワードノード(Bm＿A、m=0、1、2...40)が論理ハイとなったことを意味し、これはまた全てのフォワードノード(Am＿A、m=0、1、2...40)は、論理ローとなったことを意味する。即ち、おのずから次の動作のためのリセットがなされるため、別途のリセット動作が不要である。
【００１６】
このように両方向遅延部を用いれば、容易に遅延固定ループを実現し得る。しかし、低周波であるほど一つのクロックサイクルtclkが大きくなるため、tclk-tdmも大きくなり、それだけ両方向遅延部のラインの長さはさらに長くするべきである。すなわち、さらに多くの単位両方向遅延部が連結されるべきである。
【００１７】
図1に示したNEC(株)の遅延固定ループの第1及び第2両方向遅延部108、109は、低周波で時間遅延量を調節するため、40段の単位両方向遅延部から構成されており、両方向遅延部を制御する信号のライン個数も4個により構成されている。
【００１８】
従って、チップで占める面積が大きいため、レイアウト(layout)面積が大きくなるという短所がある。これはチップの大きさを大きくしてウェーハ(wafer)のネットダイ(Net Die)数を減少させるため、コスト面で不利となる問題点が発生することとなる。
【００１９】
【発明が解決しようとする課題】
本発明は上記した課題に鑑みなされたものであって、小さい信号ジッタ-(Jitter)と安定した時間遅延調節機能とを有し、低周波でも小さい面積で両方向時間遅延を実現することができる遅延固定ループを提供することを目的としている。
【００２０】
【課題を解決するための手段】
上記目的を達成するために本発明に係る遅延固定ループは、クロック信号と反転クロック信号とが入力され、その入力された信号を比較して内部クロックを生成する入力手段と、前記内部クロックが入力されて制御信号を生成する制御手段と、前記制御手段から出力された制御信号に応答して第1方向と第2方向とにリング発振をしながら時間遅延の加減を調節する両方向発振手段と、該両方向発振手段から出力された信号が入力されて回転する回数をカウントし、そのカウント回数を比較するためのカウンタ手段と、前記両方向発振手段からの出力と前記カウンタ手段からの出力とを合せて最終内部クロック信号を出力する出力手段とを備えていることを特徴としている。
【００２１】
上記本発明に係る遅延固定ループによれば、線形構造をリング(Ring)構造に変え、カウンタを追加することにより、4段の単位両方向遅延部(BDD、Bi-directional Delay)と3ビットカウンタのみでも40MHzまで動作可能であり、4ビットカウンターを用いれば20MHzまでも動作可能となり、ウェーハテスト周波数に該当する25MHz以下までも極めて小さいレイアウト面積で、遅延固定ループを実現し得ることとなる。
【００２２】
【発明の実施の形態】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に本発明を詳細に説明するために、本発明の好ましい実施の形態を、添附した図面に基づいて説明する。
【００２３】
図4は、本発明の実施の形態に係る遅延固定ループを示す回路図である。
【００２４】
図4に示したように、実施の形態に係る遅延固定ループは、クロック信号CLKと反転クロック信号CLKBとが入力され、その入力された信号を比較して上昇クロックrclkを生成する入力部400と、前記上昇クロックrclkが入力されて前記クロック信号CLKの一周期に該当するパルス幅を有する第1フォワード信号FWD＿A及び第2バックワード信号BWD＿Bと、前記第1フォワード信号FWD＿A及び第2バックワード信号BWD＿Bの反対位相を有する第1バックワード信号BWD＿A及び第2フォワード信号FWD＿Bと、補償しようとする時間遅延分のパルス幅を有する第1スタート信号start＿A及び第2スタート信号start＿Bを生成するための制御部410と、制御部410から出力された第1フォワード信号FWD＿Aと第1バックワード信号BWD＿Aと第1スタート信号start＿Aとに応答し、両方向リング発振器とカウンターとから構成され、時間遅延の加減を調節するための第1両方向遅延部420と、制御部410から出力された第2フォワード信号FWD＿Bと第2バックワード信号BWD＿Bと第2スタート信号start＿Bとに応答し、両方向リング発振器とカウンターとから構成され、時間遅延の加減を調節するための第2両方向遅延部430と、第1両方向遅延部420と第2両方向遅延部430との出力を論理和して最終上昇クロック信号Rclk＿DLLを出力するためのORゲート440とを備えている。
【００２５】
制御部410は、前記上昇クロックrclkがクロックで入力されて前記クロック信号CLKの一周期に相当するパルス幅を有する第1フォワード信号FWD＿Aとこの第1フォワード信号FWD＿Aと逆位相を有する第1バックワード信号BWD＿Aとを出力するためのDフリップフロップ411と、前記上昇クロックrclkがクロックで入力されてクロック信号CLKの一周期に相当する第2フォワード信号FWD＿Bとこの第2フォワード信号FWD＿Bと逆位相を有する第2バックワード信号BWD＿Bとを出力するためのDフリップフロップ412と、前記上昇クロックrclkをクロック信号CLKに対して補償しようとするスキュー(Skew)分だけ時間遅延させるためのダミー遅延部413と、ダミー遅延部413の出力がクロックとして入力されて第1遅延上昇クロックrclkd＿Aと、これと逆位相を有する第2遅延上昇クロックrclkd＿Bとを出力するためのDフリップフロップ414と、前記第1遅延上昇クロックrclkd＿Aと前記第1フォワード信号FWD＿Aとを論理積するANDゲート415と、前記第2遅延上昇クロックrclkd＿Bと前記第2フォワード信号FWD＿Bとを論理積するANDゲート416とを備えている。
【００２６】
第1両方向遅延部420は、前記第1スタート信号start＿Aが入力されて、第1方向と第2方向とにリング発振(Ring Oscillation)するための両方向発振器421と、両方向発振器421のフォワードループ信号が入力されて発振する回数をカウンティングするフォワードカウンター422と、バックワードループ信号が入力されて発振する回数をカウンティングするバックワードカウンター423と、前記フォワードカウンター422の出力と前記バックワードカウンター423との出力を比較してカウントする回数が相互一致しているか否かを感知するためのカウンタ比較器424と、両方向発振器421の出力とカウンタ比較器424の出力とを論理積するANDゲート425とを備えている。
【００２７】
このように構成することによって、簡単な両方向発振器421は、相対的に長い線形両方向遅延部のような役割をする。
【００２８】
第2両方向遅延部430の構成は、第1両方向遅延部420の構成と略同一であり、相違する点は、前記第2スタート信号start＿Bが両方向発振器に入力されるという点である。
【００２９】
両方向発振器421は、第1スタート信号start＿Aと第1フォワード信号FWD＿Aと第1バックワード信号BWD＿Aとにより制御され、下記の両方向反転部429からの第1出力信号A0＿Aが入力されて第1方向にフォワードループ信号を出力し、下記の両方向反転部429からのバックワードループ信号が入力されて第2方向に第2出力信号B0＿Aを出力する直列接続された三つの単位両方向遅延部426、427、428と、第1フォワード信号FWD＿Aと第1バックワード信号BWD＿Aとにより制御され、前記フォワードループ信号が入力されて第1方向に第1出力信号A0＿Aを伝達し、前記第2出力信号B0＿Aが入力されて第2方向にバックワードループ信号を出力する両方向反転部429とを備えている。
【００３０】
図5は、制御部410に対する制御信号の流れを示したタイミングチャートである。
【００３１】
図5に基づいて、制御部410における動作を説明すれば、前記第1フォワード信号FWD＿Aと第1バックワード信号BWD＿Aとは、逆位相を有している2サイクル信号であり、前記第2フォワード信号FWD＿Bと第2バックワード信号BWD＿Bもやはり同様である。従って、前記第1フォワード信号FWD＿Aと第2バックワード信号BWD＿Bと、また第1バックワード信号BWD＿Aと第2フォワード信号FWD＿Bとは同じ信号であることが分かる。前記第1遅延上昇クロックrclkd＿Aと第2遅延上昇クロックrclkd＿Bとは、ダミー遅延(dummy delay)（図4のtdm)を反映した信号である。前記第1スタート信号start＿Aの上昇は、前記第1遅延上昇クロックrclkd＿Aによって制御され、下降は、前記第1フォワード信号FWD＿Aによって制御される信号である。前記第1両方向発振器420と前記第2両方向発振器430とは、同じ構造を有して一サイクル交錯して動作する。
【００３２】
遅延固定ループの基本動作は、外部クロックに対して補償しようとするスキュー(Skew)のtdm分だけ先んじるクロックを作ることである。tdmは、普通数ナノ秒ほどであり、固定された値である。従って、tclk-tdmを測定してクロックをその分だけ遅延させる機能が共通的である。
【００３３】
図6Aは、前記線形両方向遅延部の間に単位両方向反転部を挿入したことを示すブロック図である。
【００３４】
図6aに示したように、単位両方向反転部の反転動作により、論理ハイと論理ローとが交差しながら単位遅延ラインに沿って信号が伝達される。ただし、単位両方向反転部を過ぎる度に信号の位相が反転されるだけで、全体的な動作は、前記線形両方向遅延部の動作と同様である。即ち、フォワード方向に進行した時間だけバックワード方向への遅延が起きることとなる。
【００３５】
図6Bは、両方向発振器421の動作原理を概念的に示したブロック図である。
【００３６】
図6Bに示したように、両方向発振器421は、単位両方向遅延部と単位両方向反転部とをリング(Ring)のように連結したものにカウンターが設けられたものである。各カウンターは、信号が何回回転したのかを数える役割をする。このように構成することによって簡単な両方向発振器421が極めて長い線形両方向遅延ラインのような役割を果たし得る。単位両方向反転部一個と極めて少ない数の単位両方向遅延部と簡単なカウンターのみがあれば良いので、全体として必要な面積は、画期的に低減されるにもかかわらず、むしろさらに低い周波数(さらに大きいクロックサイクル)までカバーできるようになり、線形両方向遅延部の長所は全く損われない。両方向発振器421は、そのまま置けば続いて発振するため、前記第1スタート信号start＿Aが入力される前にリセット(reset)動作が必要となる。
【００３７】
図7Aは、初段の単位両方向遅延部426を示す回路図である。
【００３８】
図7Aに示したように、単位両方向遅延部426は、PMOSトランジスタのゲートが第1、または第2バックワード信号(以下、「バックワード信号bwd」という)により制御され、NMOSトランジスタのゲートが第1、または第2フォワード信号(以下、「フォワード信号fwd」という)とリングとを形成する両方向発振器のラインにスタート入力を印加するための前記第1及び第2スタート信号(start)により制御され、以前段の単位両方向遅延部の出力Amが入力されて第2出力信号Bmを出力する第1三相バッファ700と、PMOSトランジスタのゲートが前記バックワード信号bwdにより制御されNMOSトランジスタのゲートが前記フォワード信号fwdにより制御され前記第2出力信号Bmが入力されて第1出力信号Am+1を出力する第2三相バッファ710と、PMOSトランジスタのゲートが前記フォワード信号fwdにより制御されNMOSトランジスタのゲートが前記バックワード信号bwdにより制御され以前段の単位両方向遅延部の出力が入力されて第1出力信号Am+1を出力する第3三相バッファ730と、PMOSトランジスタのゲートが前記フォワード信号fwdにより制御されNMOSトランジスタのゲートが前記バックワード信号bwdにより制御され前記第1出力信号Am+1が入力されて第2出力信号Bmを出力する第4三相バッファ720と前記第1、または第2スタート信号(start＿A、またはstart＿B)がゲート端に入力されてソース-ドレインが電源電圧と前記第2出力信号Bmとの間に形成されたPMOSトランジスタ740とを備える。
【００３９】
図7Bは、単位両方向遅延部427、428をシンボルで示した回路図である。
【００４０】
図7Bに示したように、インバータが互いに対向している形態は、従来のFUJITSU(株)が開発した単位両方向遅延部と同様であり、違う点は、本発明には必要によりリセットのためのPMOSトランジスタを追加したことにある。
【００４１】
図8Aは、単位両方向反転部429を示す回路図である。
【００４２】
図8Aに示したように、PMOSトランジスタのゲートがバックワード信号bwdにより制御され、NMOSトランジスタのゲートがフォワード信号(fwd)により制御され以前段の単位両方向遅延部の第1出力信号Amが入力されてフォワードループ信号及び第2出力信号(Am+1及びBm)を出力する第1三相バッファ800と、PMOSトランジスタのゲートがフォワード信号(fwd)により制御され、NMOSトランジスタのゲートがバックワード信号bwdにより制御され以前段の単位両方向遅延部の出力であるバックワードループ信号Bm+1が入力されて第2出力信号及びフォワードループ信号(Am+1及びBm)を出力する第2三相バッファ810とを備えている。
【００４３】
図8Bは、シミュレーション(simulation)のため、単位両方向反転部429三つを直列に接続した状態を示す回路図である。
【００４４】
図9は、実施の形態に係る遅延固定ループの動作波形を示したタイミングチャートである。
【００４５】
図9に示したように、フォワード信号FWDが論理ハイとなり、スタート信号(start)が入力される前の時間の間、リセット信号(reset)が論理ローとなって両方向発振器をリセットする。スタート信号(start)が論理ハイとなれば、第1方向に信号が伝達され、フォワードループ信号A3が入力されるフォワードカウンターが伝達された信号の立ち上がりエッジの個数をカウントする。そしてバックワード信号bwdが論理ハイとなれば、信号は逆に進行してバックワードループ信号B3が入力されるバックワードカウンターとを動作させる。バックワードカウンターの結果とフォワードカウンターの結果とが同じであるば、前記カウンタト比較器424の出力であるカウンターマッチ(count＿match)信号が論理ハイとなって、両方向発振器の出力信号B0の立ち上がりエッジを最終上昇クロック信号Rclk＿DLLに出力させる。一つの両方向発振器は、クロックの2サイクルごとに一つの遅延固定ループクロックを生成するため、毎サイクルごとに遅延固定ループのクロックを得るためには両方向発振器がもう一つ必要となる。
【００４６】
本発明の技術思想は、上記好ましい実施の形態によって具体的に記述されたが、上記した実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野における通常の知識を有した専門家であるならば、本発明の技術思想の範囲内で種々の実施の形態に想到可能であることは理解されるべきである。
【００４７】
【発明の効果】
上記したように本発明に係る遅延固定ループによれば、両方向発振器とフォワードカウンター及びバックワードカウンターを用いることによって、小さな面積でありながらより低い周波数に対しても対応することができ、速いロックキング(Locking)と小さい信号ジッタ-(Jitter)等の長所をそのまま維持し得る。
【図面の簡単な説明】
【図１】  従来技術であるNEC(株)の両方向遅延部を有した遅延固定ループを示した概念的な回路図である。
【図２Ａ】  従来技術であるFUJITSU(株)により提案された単位両方向遅延部を示す回路図である。
【図２Ｂ】  従来のFUJITSU(株)により提案された単位両方向遅延部をシンボルで示した回路図である。
【図２Ｃ】  従来のNEC（株）により提案された単位両方向遅延部を示す回路図である。
【図３】  従来技術である線形両方向遅延部の動作原理を示した信号フローチャートとブロック図である。
【図  ４】  本発明の実施の形態に係る遅延固定ループを示す回路図である。
【図５】  本発明の実施の形態に係る制御部に対する制御信号の流れを示すタイミングチャートである。
【図６Ａ】  実施の形態に係る線形両方向遅延部の間に単位両方向反転部を挿入したことを示すブロック図である。
【図６Ｂ】  実施の形態に係る両方向発信器の動作原理を概念的に示したブロック図である。
【図７Ａ】  実施の形態に係る初段の単位両方向遅延部を示す回路図である。
【図７Ｂ】  実施の形態に係る単位両方向遅延部をシンボルで示した回路図である。
【図８Ａ】  実施の形態に係る単位両方向反転部をシンボルで示した回路図である。
【図８Ｂ】  シミュレーションのために実施の形態に係る単位両方向反転部三つを直列に接続したものをシンボルで示した回路図である。
【図９】  実施の形態に係る遅延固定ループの動作波形を示したタイミングチャートである。
【符号の説明】
400      入力部
410      制御部
420      第1両方向遅延部
430      第2両方向遅延部
421      両方向発振器
422      フォワードカウンタ
423      バックワードカウンタ
424      カウンタ比較器
【図１】
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【図２Ａ】
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【図２Ｂ】
0004378560.tif 000004
【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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