(57)【特許請求の範囲】
【請求項１】
パワーダウン（ＤＰＤ）進入／退出信号を含むＤＰＤ状態を知らせるための複数のＤＰＤ型信号をバッファリングする複数の入力バッファと、
前記ＤＰＤ進入／退出信号を別途にバッファする補助バッファと、
内部回路に動作電圧を提供する複数の電圧発生器と、
ＤＰＤ進入及び退出命令をデコードするために前記ＤＰＤ型信号を受取り、ＤＰＤ進入命令がデコードされる時に前記電圧発生器をターンオフし、前記補助バッファを除いた前記複数のバッファをターンオフするために、電圧発生器制御信号を出力するＤＰＤ制御回路と、
前記ＤＰＤ退出命令の受信時に電圧パルスを発生する自動パルス発生器と、
前記１つの電圧発生器がパワーダウンモードで動作しているか否かを決定するために、前記複数の電圧発生器のうち少なくとも１つの電圧出力を検出する電源電圧検出器と、
前記ＤＰＤ進入／退出信号及び前記電源電圧検出器の出力を入力として受取り、前記ＤＰＤ進入／退出命令がＤＰＤ退場モードを示し、前記１つの電圧発生器が実質的に接地の電圧を発生する時に、ＤＰＤ退出信号を出力するインターロック回路とを含むことを特徴とする半導体装置。
【請求項２】
前記インターロック回路は、前記１つの電圧発生器が実質的に接地電圧以外の電圧を出力する時に、前記ＤＰＤ進入／退出信号の出力を遮断するために交差連結された論理ゲートを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記内部回路は半導体メモリの内部回路であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体メモリはＤＲＡＭであることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の内部電圧制御方法及び装置に係り、特に、パワーダウンモードへの進入、退出、または動作時に、揮発性半導体メモリ内の内部回路を通じて揮発性半導体メモリを高い信頼性で動作させ、電流変動を減少させるパワーダウン電圧の制御方法及び装置と、該装置を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ設計者は、電源の消費を少なくしつつも大きなセル容量及び高速度を有する半導体メモリを設計することを目的としてきた。ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ）は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ）より小さなセルサイズを持ち、与えられたチップサイズに対してＳＲＡＭよりも多くのメモリ容量を提供するために、空間に限界を有する電子装置内ではＤＲＡＭの利用が選好される。しかし、ＤＲＡＭは一定のリフレッシュを必要とし、ＳＲＡＭに比べてより多くの電流を流す必要がある。携帯用または移動体装置内での使用のためには、ＤＲＡＭの小型の利点は、もし大型バッテリーが要求されるか、またはバッテリーが一定の再充電を必要とする場合には、なくなってしまう。移動体装置により多くの複雑性と機能が備えられるほど、より多くのメモリ容量に対する要求も自然に増えてくる。
【０００３】
【発明の属する技術分野】
本発明は半導体メモリ装置の内部電圧を制御する半導体装置に係り、特に、パワーダウンモードへの進入、退出、または動作時に、揮発性半導体メモリ内の内部回路を通じて揮発性半導体メモリを高い信頼性で動作させ、電流変動を減少させるパワーダウン電圧を制御する半導体装置と、該半導体装置を有する半導体メモリ装置に関する。
【０００４】
最近、いくつかのＤＲＡＭ製造者は、ＤＲＡＭでディープパワーダウン（ｄｅｅｐ  ｐｏｗｅｒ  ｄｏｗｎ；ＤＰＤ）動作モードへの進入（ｅｎｔｒｙ）及びからの退出（ｅｘｉｔ）を制御するＤＰＤ信号の使用を標準化するために、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）への提案（ｐｒｏｐｏｓａｌ）を用意した。この提案は、ＤＲＡＭが使われない時、ＤＲＡＭをパワーダウンするためにＤＰＤ信号を使用し、電源消費を減少するために用意された。
【０００５】
ＪＥＤＥＣに提案されたＤＰＤ進入及び退出モードを知らせるためのプロトコルは、図１Ｂ及び１Ｃに示されている。図１Ｂは、ＤＲＡＭがＤＰＤモードへ入るＤＰＤ進入モードのためのプロトコルを示す。図１Ｂに示されたように、ＤＰＤ進入モードは、クロックイネーブル信号ＣＫＥ、チップ選択信号ＣＳ、書込みイネーブル信号ＷＥがローとなり、行及び列アドレスストロボ信号（／ＲＡＳ及び／ＣＡＳ）がハイにある時に、ローからハイに変わるＣＬＯＣＫ信号によりトリガされて知らされる。図１Ｃは、ＤＰＤ退出を知らせる。図示されたように、ＤＰＤ退出モードは、クロックイネーブル信号ＣＫＥがハイになる時に、ローからハイに変わるＣＬＯＣＫ信号によりトリガされて知らされる。図示されたように、他の信号は、ＤＰＤ退出に影響を与えない。
【０００６】
図１Ｂ及び１Ｃに示されたプロトコルは、単にパワーダウンへの進入及び退出を知らせる目的で使用または適用されるプロトコルの一例を挙げたものであり、変形可能なのはもちろんである。例えば、ＷＥ及びＣＡＳのようないくつかの、またはあらゆる制御信号は、図示されたものと反転された信号レベルを有することも、またはＣＫＥのトリガに用いられないこともある。クロックイネーブル信号と等価の任意の信号が、ＤＰＤ進入及び退出を起こすためのＣＫＥとして使用されうる。
【０００７】
提案されたＤＰＤの使用は、ＤＲＡＭがアクティブ状態でない時、ＤＲＡＭをパワーダウンするのに使われる。このようにＤＰＤモードに進入すると、セルキャパシタプレート電圧、内部アレイ電源電圧、内部周辺電源電圧、基準電源電圧のような電圧をＤＲＡＭの内部回路に提供するための、多様な内部電源電圧発生器がターンオフされる。そして、ＤＰＤ退出モード信号を受け入れるために保たれる補助入力バッファを除いた、ＤＲＡＭのほとんど全ての入力バッファがターンオフされる。
【０００８】
【発明が解決しようとする課題】
ＤＰＤ進入及び退出の実行において、多数の入力バッファと内部電圧発生器とは実質的に同時にターンオン及びターンオフされる。これは、ＤＲＡＭを通した大量の急激な電流変化を誘発する。大きな電流変化はバッテリーが発生する熱に深刻な無理を生じ、回路の動作不能状態の原因となる。そして、ターンオフされた回路にある特定のノードは特定されない電圧にフローティングされるか、回路が適切にターンオンしない場合は、ＤＲＡＭ内部回路の誤ったトリガが生じることもある。
【００１０】
したがって、本発明が解決しようとする技術的課題は、ＤＰＤ進入または退出モード中にＤＲＡＭが動作する時、回路の誤ったトリガを防止できるパワーダウン電圧を制御する半導体装置と該半導体装置を有する半導体メモリ装置を提供するところにある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、ＤＰＤ進入／退出信号を含むＤＰＤ状態を知らせるための複数のＤＰＤ型信号をバッファする複数の入力バッファと、前記ＤＰＤ進入／退出信号を別途にバッファする補助バッファと、内部回路に動作電圧を提供する複数の電圧発生器と、ＤＰＤ進入／退出命令をデコードするために前記ＤＰＤ型信号を受取り、ＤＰＤ進入命令がデコードされる時に、前記電圧発生器をターンオフし、前記補助バッファを除いた前記複数のバッファをターンオフするために電圧発生器制御信号を出力するＤＰＤ制御回路と、前記ＤＰＤ退出命令の受信時に電圧パルスを発する自動パルス発生器とを含む。前記自動パルス発生器は、２つの入力のうち１つからＤＰＤ退出信号を直接受取り、前記２つの入力のうち他の１つから前記ＤＰＤ退出信号の遅延されたバージョンを受取る２入力論理ゲートを含む。
【００１４】
本発明の一実施形態によれば、前記１つの電圧発生器がパワーダウンモードで動作しているか否かを決定するために、前記複数の電圧発生器のうち少なくとも１つの前記電圧出力を検出する電源電圧検出器と、前記ＤＰＤ進入／退出信号及び前記電源電圧検出器の出力を入力として受取り、前記ＤＰＤ進入／退出信号がＤＰＤ退出モードを示し、前記１つの電圧発生器が実質的に接地電圧を発生する時、ＤＰＤ退出信号を出力するインターロック回路とをさらに含む。前記インターロック回路は、前記１つの電圧発生器が実質的に接地電圧以外の電圧を出力する時に、前記ＤＰＤ進入／退出信号の前記出力を遮断するために交差連結した論理ゲートを含む。
【００１７】
本発明に係る半導体装置によれば、ＤＰＤ進入／退出信号を含むＤＰＤ状態を知らせる複数のＤＰＤ型信号をバッファする複数の入力バッファと、動作電圧を内部回路に供給する複数の電圧発生器と、ＤＰＤ進入／退出命令をデコードするために前記ＤＰＤ型信号を受取り、ＤＰＤ進入命令がデコードされる時に、前記複数の電圧発生器と前記複数のバッファとをターンオフするために電圧発生器制御信号を出力する手段と、前記ＤＰＤ退出命令の受信時に、前記内部回路の初期化に用いられる電圧パルスを発する手段とを含む。
【００１８】
本発明に係る半導体メモリ装置は、パワーダウン（ＤＰＤ）モードにおける電圧発生を制御する半導体回路を有する半導体メモリ装置において、前記半導体回路が、ＤＰＤ進入／退出信号を含むパワーダウン（ＤＰＤ）状態を知らせる複数のＤＰＤ型信号をバッファする複数の入力バッファと、動作電圧を内部回路に供給する複数の電圧発生器と、ＤＰＤ進入／退出命令をデコードするために前記ＤＰＤ型信号を受取り、ＤＰＤ進入命令がデコードされる時に、前記複数の電圧発生器と前記複数のバッファとをターンオフするために電圧発生器制御信号を出力する手段と前記ＤＰＤ退出命令の受信時に、前記内部回路の初期化に用いられる電圧パルスを発生する手段とを含む
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ部材番号は同じ部材を示す。
【００１９】
本発明の望ましい実施形態によれば、電源節約動作モードへの進入、退出及び最中に、ＤＲＡＭの内部回路を作動させるための装置及び方法が提供される。本発明の態様によれば、電源節約モード中の漏れ電流は減るかあるいは除去され、電源節約モードを抜け出る時に回路がターンオンされている間の急激な電流変化量が減り、内部回路の誤ったトリガが除去される。本発明の望ましい実施形態は、半導体装置がＤＰＤモードへの進入あるいは退出する時に、入力バッファや内部電源電圧発生器がターンオンされる場合の急激な電流変化を減らす役割を行う。
【００２０】
本発明の望ましい実施形態に係る方法によれば、急激な電流変化は、例えば、内部電源電圧発生器のターンオンのセットアップ時間の変化、異なる内部電源電圧発生器またはバッファの駆動能力の変化、異なる電圧発生器またはバッファのターンオンの遅延、または電圧発生器及び入力バッファの旋回率（ｓｌｅｗ  ｒａｔｅ）の変化によって、減少する。
【００２１】
本発明は、ＤＰＤ進入及び退出モードについて説明されており、記載されたメモリ装置はＤＲＡＭについてのみ説明しているが、スタンバイモードまたは電源節約モードで動作するあらゆるタイプの半導体メモリ装置に対して本発明が適用可能なものと理解されうる。
【００２２】
図２は、本発明の望ましい実施形態によりＤＰＤモードでＤＲＡＭの制御を行う装置のブロック図である。
【００２３】
入力バッファ５１、５２、５３、５４、５５は／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥのような外部入力信号を受け入れ、これらをＤＰＤ検出及び制御器１５０に出力する。複数の内部電源電圧発生器２１０、２２０、２３０、２４０は、プレート電圧、内部アレイ電源電圧、基板バイアス電圧、内部周辺電圧（ＶＩＮＴＰ）及びブースト電圧のような多様なバイアス電圧と基準電圧を、メモリ装置の内部回路４００に提供する。ＶＩＮＴＰは、ＤＲＡＭの他の内部電源電圧に共有される特徴を持つ。本発明の実施形態の動作を説明するため、その説明にＶＩＮＴＰが用いられる時、かかる説明がＤＲＡＭの他の内部電源電圧にも適用可能なのは自明である。
【００２４】
簡単に言えば、ＤＰＤ検出及び制御器１５０が、ＤＰＤ進入及び退出モード（図１Ｂ及び１Ｃ参照）を知らせる入力バッファ５１〜５５からの前もって割当てられた（ｐｒｅ−ａｓｓｉｇｎｅｄ）信号の組合わせを検出する時、多様な入力バッファ５１〜５５と内部電源電圧発生器２１０〜２４０とをターンオフするために、ＤＰＤ命令信号ＰＤＰＤＥを発生する。本実施形態によれば、内部電源電圧発生器２１０〜２４０の出力はＶｓｓまたは接地に落ちる。このような特性については後述する。入力バッファと電圧発生器とがターンオフされることによって、極小量の電流しか流れず、電源が保護される。
【００２５】
補助入力バッファ５０は、ＤＰＤ進入及び退出を知らせるＣＫＥのような外部パワーダウン命令信号を単独に受け入れる。本発明の望ましい実施形態によれば、ＣＫＥはＤＰＤ進入を知らせるためにハイからローに、ＤＰＤ退出を知らせるためにローからハイに遷移する。パワーダウン退出命令を感知した時に、ＤＰＤ検出及び制御器１５０は、例えば、ＰＤＰＤＥをハイからローにして移行を知らせ、入力バッファ５１〜５５と内部電源電圧発生器２１０〜２４０とをターンオンし、内部バッファを通した外部データの通過と内部回路４００へのバイアス電圧及び基準電圧の適用を提供する。
【００２６】
ＤＰＤモード中に内部電源電圧発生器２１０〜２４０がターンオフされて、内部回路４００の回路がバイアスされず、回路の多数のノードがある特定されていない電圧レベルにフローティングされる。この回路がターンオンされる時、特定されていない電圧レベルは、ラッチまたは他の電圧レベルに敏感な装置を誤ってトリガすることがある。もし、電圧パルスがターンオンの前にフローティングされたノードに適用されるならば、誤ったトリガが除去される。
【００２７】
自動パルス発生器３００は、補助入力バッファ５０からのＤＰＤ退出命令を検出し、パルスＡＰを発生する。ＡＰパルスは、内部回路のターンオンを初期化させるために内部回路４００に伝送される。自動パルスＡＰは、メモリ装置の内部回路４００内にあるラッチ回路のノードに印加される。
【００２８】
図３は、自動パルス発生器の一例を示す。
【００２９】
図３に示されたように、補助入力バッファ５０によりバッファリングされたＣＫＥ信号ＣＫＥＢは、１つの２入力ＮＯＲゲート３１０に直接印加される。これと同一なＣＫＥＢ信号は、ＮＯＲゲート１３０の出力によりＡＰ信号を発するために、ＣＫＥＢ信号が反転されて遅延されるように一連のインバータ３２０、３２５、３３０を通過する。このような自動パルス発生器は、インバータ３２０、３２５、３３０の遅延と同じパルス幅を有するポジティブ進行パルスを発生する。図３に示された回路と等価な構造を有する回路によりロー進行パルスが生じうるということ、及びＮＡＮＤゲートが使用されることは、当業者に自明なことである。ＡＰパルスは、またＣＫＥＢ信号の代わりにＤＰＤ命令信号ＰＤＰＤＥからも生じうる。
【００３０】
図４は、本発明の他の実施形態により、パワーダウンモードへの進行または退出中にＤＲＡＭの内部電圧発生器及びバッファを制御するための装置を示すブロック図である。
【００３１】
この実施形態は、もし、内部電源電圧発生器２１０、２２０、２３０、２４０が特定されていない電圧レベルであると検出されれば、外部パワーダウン信号ＣＫＥを“閉鎖する（ｌｏｏｋｉｎｇ−ｏｕｔ）”ことによって、ＤＰＤへの誤った進入またはＤＰＤからの誤った退出を防止するのに使われる。本実施形態によれば、内部電源電圧検出器２００とインターロック回路１００は、内部電源電圧発生器２１０〜２４０の電圧出力を検出し、ＤＰＤ退出命令が受信される時、フローティングまたは特定されていない電圧レベルにより前記電圧発生器がターンオンされることを防止するのに使われる。
【００３２】
内部電源電圧検出器２００の構成は図５に示されており、インターロック回路１００の構成は図６に示されている。
【００３３】
図４、図５及び６を参照すれば、ＤＰＤ検出及び制御器１５０は、ＤＰＤモードへの進入及びＤＰＤモードからの退出中の遷移、例えば、ＤＰＤ進入モードを知らせるためのローからハイへのＰＤＰＤＥの遷移と、ＤＰＤ退出モードを知らせるためのハイからローへの遷移のために、入力バッファ５１〜５５と内部電圧発生器２１０〜２４０とに連結される制御信号ＰＤＰＤＥを出力する。
【００３４】
ＰＤＰＤＥ信号は、回路がＤＰＤモードに進入した時（ローからハイにＰＤＰＤＥが遷移された時）、内部電源電圧検出器をターンオンするために図５に示された回路のトランジスタＭＰ２、ＭＰ３及びＭＮ２と連結されている。ＰＤＰＤＥがハイの時、トランジスタＭＰ２及びＭＮ２はターンオンされ、バイアス電圧がトランジスタ８５を通じてトランジスタ８４に提供され、トランジスタＭＮ２を通じてＶｓｓに提供される。トランジスタＭＰ３はＰＤＰＤＥ信号がハイならターンオフ状態を保つ。したがって、トランジスタ８４の出力によりノード１がフローティングされる。ＶＩＮＴＰにより、代表的な内部電源電圧発生器（例えば、２１０）の出力はトランジスタ８４の入力に連結される。トランジスタ８４はＶＩＮＴＰがローになればターンオンされる。
【００３５】
このような構成において、ＶＩＮＴＰでの内部電源電圧発生器の出力がローであり、ＤＰＤモード中でＰＤＰＤＥがハイであれば、ノード１はＶｓｓまたは接地に落ち、ＰＤＰＤＨＢでの内部電源電圧検出器２００の出力はローとなる。ＶＩＮＴＰがハイで、ＰＤＰＤＥがハイである時、ノード１での電圧レベル、すなわちトランジスタ８４の出力は、ＶＩＮＴＰの電圧レベルに依存するトランジスタ８４の状態によって特定されない。もし、回路がＤＰＤモードから抜け出たならば、ＰＤＰＤＥ信号はローとなり、トランジスタＭＰ２及びＭＮ２はターンオフされ、トランジスタ８４はバイアスされない。トランジスタＭＰ３はノード１をハイレバル、すなわち外部バイアス電圧Ｖｃｃの電位に引上げるためにターンオンされる。
【００３６】
図６を参照すれば、インターロック回路は誤ったＤＰＤ退出状態を防止するために使われる。ＰＤＰＤＨＢでの内部電源電圧検出器２００の出力は、ＮＡＮＤゲート７１と交差連結されたＮＡＮＤゲート７２に印加される。ＮＡＮＤゲート７１はその入力で補助バッファ（図４参照）から出力されるＣＫＥＢを受け入れる。このＣＫＥＢは、ＤＰＤ進入または退出を知らせるために使われるＣＫＥをバッファリングした信号である。
【００３７】
ＤＰＤモード中にＣＫＥＢ信号はローとなる。ノード２にあるゲート７１の出力がハイとなり、交差連結したゲート７１の出力がハイになればゲート７２がイネーブルされる。ＰＤＰＤＨＢがハイになれば、ゲート７２の両入力はハイとなり、ＮＡＮＤゲート７１の入力に印加されるノード３がローとなり、ＮＡＮＤゲート７１がディセーブルとなり、ＣＫＥＢのレベルに関係なくノード２がハイとなる。したがって、ＤＰＤ退出のトリガにより望まないＣＫＥＢ信号が封鎖される。ＰＤＰＤＨＢ信号がローとなる時、ＣＫＥＢ信号が通過する。すなわち、ＰＤＰＤＨＢ信号がローとなった後に、ローまたはハイレバルにあるＣＫＥＢ信号がノード２に伝送される。ハイレベルのＣＫＥＢ信号はＤＰＤ退出命令に由来する。ＣＫＥＢ信号がインターロック回路１００により通過されるまでＰＤＰＤＥ信号の発生をディセーブルさせるために、ＰＤＰＤ＿ＥＸＩＴによるインターロック回路の出力がＤＰＤ検出及び制御器１５０に連結される。
【００３８】
回路がＤＰＤモードを抜け出る時、バイアス電圧及び基準電圧をＤＲＡＭの内部回路に供給するために、内部バッファ及び電圧発生器がターンオンされる。いくつかの場合において、バイアス電圧及び基準電圧が印加される時に望まないＤＣ経路が存在し、過度な電流が流れる。例えば、図１Ａの従来の技術を参照すれば、パワーダウン命令（ＰＢＰＵＢ）がローからハイになる時、トランジスタＭＮ０がターンオンされている間にトランジスタＭＰ０がターンオフされる。瞬時の間２つのトランジスタＭＰ０、ＭＮ０が導電される。この時、もしＭＰ１がターンオンされるならば、ＭＰ０、ＭＰ１及びＭＮ０を通過するＶｃｃから接地への電流経路が存在することになる。ＭＰ０が完全にターンオフされるまで過度電流が流れる。同様に、パワーダウンモードへの進入時、ＰＢＰＵＢはハイからローとなり、トランジスタＭＮ０が完全にターンオフされる前にトランジスタＭＰ０がターンオンされ、ＭＰ１を通じてＶｃｃからＶｓｓに電流が流れうる。
【００３９】
図７は、過度電流の流れまたは誤ったトリガ無しにＤＰＤモードに進入して抜け出る時の、電圧発生器のターンオン及びターンオフのために内部電源電圧発生器に適用されうる回路を示す。
【００４０】
図８は、図７の回路に印加するためにＤＰＤ命令信号をＰＤＰＤＥ０とＰＤＰＤＥ１とに分離する回路を示す。図７及び図８の動作はトランジスタＭＰ４及びＭＮ４が同時にターンオンされないようにする。
【００４１】
図９は、図８に示された回路によってＰＤＰＤＥ信号からＰＤＰＤＥ０及びＰＤＰＤＥ１信号が生じることを示すタイミング図である。図８及び図９を参照すれば、ＰＤＰＤＥ命令信号はディレー１０１及び１０２を通して２入力ＮＯＲゲート１０３及び２入力ＮＡＮＤゲート１０４に各々印加される。ＰＤＰＤＥのローからハイへのパルス発生時、ＮＯＲゲート１０３の出力はハイからローに直ちに変化することになり、インバータ１０５を通じてＰＤＰＤＥ０のローからハイへのパルスが発生される。
【００４２】
ＮＡＮＤゲート１０４の２つの入力は、その出力をローにするためにはハイになるべきなので、ＮＡＮＤゲート１０４のディレー１０２を通った第２入力においてローからハイへの遷移が生じるまで、（インバータ１０６を通った）ＰＤＰＤＥ１のローからハイへの遷移は生じなくなる。したがって、ローからハイへのＰＤＰＤＥ１の遷移は、少なくともディレー１０２の遅延時間だけＰＤＰＤＥ０の後に生じる。
【００４３】
反対に、ＰＤＰＤＥがハイからローになる時、ＮＡＮＤゲート１０４の出力はローからハイになり、インバータ１０６を通してＰＤＰＤＥ１がハイからローになる。ＰＤＰＤＥ０はＮＯＲゲート１０３の２つの入力がローである場合にのみハイからローとなる。ＰＤＰＤＥ０のハイからローへの遷移は、少なくともディレー１０１の遅延時間だけＰＤＰＤＥ１の後に生じる。
【００４４】
図７を参照すれば、ディープパワーダウン進入モード（ＰＤＰＤＥがローからハイになる）の間、トランジスタＭＮ４に印加されるＰＤＰＤＥ０とトランジスタＭＮ４に印加されるＰＤＰＤＥ１で、内部電源電圧発生器は、内部電源電圧発生器をターンオフするためのＰＭＯＳトランジスタＭＰ４を通してターンオフされる。そして、ＰＤＰＤＥ０がハイになった後にハイとなるＰＤＰＤＥ１で、ＮＭＯＳトランジスタＭＮ４はＭＰ２がターンオフされた後にのみターンオンされる。その結果、Ｖｃｃがカットオフされるので、内部電源電圧はＶｓｓに落ちるが、ＭＰ４を通してＭＮ４からＶｓｓに電流が流れない。
【００４５】
ディープパワーダウン退出モードの間に、ＰＤＰＤＥはハイからローになり、ＰＤＰＤＥ１はＰＤＰＤＥ０がローになる前にローとなる（図９参照）。トランジスタＭＮ４は、バイアス電圧を回路に提供し、一般の動作のための内部電源電圧モードを許容するために、トランジスタＭＰ４がターンオンされる前にＰＤＰＤＥ１によりターンオフされる。図７及び図８に示された回路が、任意の過渡ＤＣ経路、及びＤＰＤ進入及び退出動作中に図７の回路にあるＶｃｃとＶｓｓとの間の電流の流れを防止することが、確認される。
【００４６】
ディープパワーダウンモードへの進入及び退出を制御する回路についての他の考慮は、急激な電流変化に関する。回路がパワーダウンされたり、ＤＰＤモードにある時、入力バッファと内部電源電圧発生器がターンオフされ、最小の電流しか回路を通して流れない。回路がＤＰＤモードから退出する時、ＤＰＤモード中にオフしている入力バッファと内部電源電圧発生器とが実質的に同時にターンオンされ、急激な電流変化が誘発される。これはバッテリーに深刻な無理を引き起こし、半導体メモリ装置の内部回路を動作しない状態にすることもある。
【００４７】
本発明の望ましい実施形態は、半導体メモリ装置のＤＰＤモードへの進入または退出時に、入力バッファと内部電源電圧発生器とがターンオンされる場合の急激な電流変化を減らす役割を果たす。本発明の望ましい実施形態によれば、急激な電流の変化は、例えば、内部電源電圧発生器のターンオンのセットアップタイムの変化、異なる内部電源電圧発生器またはバッファの駆動能力の変化、異なる電圧発生器またはバッファのターンオンの遅延、または電圧発生器及び入力バッファの旋回率の変化によって、減少する。
【００４８】
図１０は、内部電源電圧発生器の駆動セットアップを変化させるための実施形態を説明する。
【００４９】
図１０を参照すれば、装置がＤＰＤモードにある時、ＤＰＤ命令信号ＰＤＰＤＥはハイとなり、その派生信号ＰＤＰＤＥ０及びＰＤＰＤＥ１もハイとなる。トランジスタ１１５は、内部電源電圧ＶＩＮＴＰをＶｓｓに立ち下げるためにターンオンされる。トランジスタ１１３及び１１４がオフされた状態を保つよう、前記トランジスタのゲートをＶｃｃにするために、トランジスタ１１７がターンオンされる。ＤＰＤ退出命令が検出されれば、（ＰＤＰＤＥ０及びＰＤＰＤＥ１がハイからローとなり）、トランジスタ１１７がターンオフされ、トランジスタ１１５がターンオフされる。
【００５０】
内部電源電圧発生器から発生された内部基準電源電圧は、ノードＮ１０をＶｓｓに立ち下げるためのトランジスタＴＸ１０、ＴＸ１１、ＴＸ１２をターンオンさせるために提供される。トランジスタ１１４（ドライバー１）は、内部電源電圧ＶＩＮＴＰをＶｃｃに駆動させるためにターンオンし始める。トランジスタ１１２は、トランジスタ１１４のターンオン以後にトランジスタ１１２をターンオンさせるために、ＰＤＰＤＥ０の遅延された信号をゲート入力として受け入れる。
【００５１】
トランジスタ１１２のターンオン時、ＶＩＮＴＰにさらに多くの駆動能力を提供するために、トランジスタ１１３がバイアスされる。トランジスタ１１４の大きさを変化させ、トランジスタ１１３を追加することによって半導体メモリ装置の内部回路４００に提供される内部電源電圧ＶＩＮＴＰのターンオンレートが変化することが分かる。
【００５２】
したがって、もし、異なるサイズのドライバー（例えば、トランジスタ１１４）が異なる内部電源電圧発生器に存在すれば、半導体メモリ装置の内部回路４００の異なる位置に提供される内部電源電圧は、異なる比率でターンオンされうる。幸いにも、本発明の実施形態に係る内部回路４００をバイアスする異なる比率は、ＤＰＤを抜け出る時に急激な電流変化を減らす役割を果たす。
【００５３】
内部電源電圧発生器のターンオンを変化させることにより、内部電源電圧のターンオンを変化させる他の方法が開示される。本発明の実施形態によれば、ＤＰＤ命令信号ＰＤＰＤＥが遅延され、前記命令が異なる内部電源電圧発生器に異なる時間に到着する。その結果、内部電源電圧発生器が異なる時間にターンオンされる。
【００５４】
図１１及び図１２は、ＤＰＤ命令信号ＰＤＰＤＥの到着時間を変化させる実施形態を説明する。
【００５５】
図１１を参照すれば、ＤＰＤ命令信号ＰＤＰＤＥは１２１のようなインバータ／増幅器を通じて内部電源電圧発生器２１０、２２０、２３０、２４０に送られる。内部電圧発生器に印加される信号Ｓ１、Ｓ２、…、Ｓｎの速度は、抵抗Ｒ１、Ｒ２、…、ＲｎとキャパシタＣ１、Ｃ２、…、Ｃｎのサイズを変化させることによって、個別に調節されうる。インバータ／増幅器に印加される異なるＲＣ時定数はＳ１、Ｓ２、…、ＳＮへのＰＤＰＤＥの到着時間を変化させる。したがって、内部電源電圧発生器が異なる時間にターンオン／オフされる。
【００５６】
図１２を参照すれば、ＤＰＤ命令信号ＰＤＰＤＥは各々が固有の遅延を有する一連のバッファ１２６、１２７、１２８、１２９を通じて供給される。Ｓ１、Ｓ２、Ｓ３、…、Ｓｎ信号は、それぞれの電源電圧発生器２１０、２２０、…、２４０に適用される。内部電源電圧発生器に適用されるバッファ１２６、１２７、…、１２９の異なる出力を選択することにより、内部電源電圧発生器を異なる時間にターンオンさせる。
【００５７】
本発明のさらに他の実施形態によれば、ＤＲＡＭのような半導体メモリ装置がディープパワーダウンモードに進入する時、内部電源電圧発生器から出力されて半導体装置の内部回路４００に印加される電圧は、内部回路４００に最小の電流しかながれないように、一般に接地またはＶｓｓに立ち下げられる。特定の場合において、ＤＰＤモード中であっても、Ｖｓｓと異なる所定の電圧レベルで内部回路４００の特定位置を保つことに利点が有る。例えば、パワーダウンモード中であっても、あらゆる時間に対して周辺回路またはブースト回路に所定の電圧レベルを保たせることによって、影響を受ける回路が接地からターンオンされなくても良く、より迅速にターンオンされうる。
【００５８】
図１３及び図１４は、ＶＩＮＴＰで内部回路４００に電圧を提供するための本発明の実施形態を示す。
【００５９】
図１３を参照すれば、本発明の実施形態では、ＶＩＮＴＰで所定の電圧レベルを保つために、ＤＰＤ命令信号ＰＤＰＤＥがインバータ１３１を通してトランジスタ１３２に印加される。インバータ１３１及びトランジスタ１３２は、外部電源電圧Ｖｃｃによりバイアスされる。パワーダウンモード中、ＰＤＰＤＥがハイとなり、トランジスタ１３２がターンオンされることにより、Ｖｃｃがトランジスタ１３４のゲートに入力され、前記トランジスタ１３４がターンオンされる。内部電源電圧ＶＩＮＴＰでの電位は、所定のレベルからＶｃｃに上がる。ＤＰＤモード中、このようなレベルが保持される。
【００６０】
ＶＩＮＴＰでの所定のレベルは、Ｖｃｃからダイオードとして動作するトランジスタ１３４の電圧降下スレショルド及びトランジスタ１３２がターンオンされる時の前記トランジスタ１３２の電圧降下を引いた電圧レベルとなる。トランジスタ１３３は、ダイオードのスレショルド電圧に相応する量の電圧降下をさらに提供するために連結される。必要な場合には、トランジスタ１３３を横切って連結されたヒューズが切られる。メタルライン連結は、ＶＩＮＴＰで電圧レベルを変化させるためにヒューズの代わりに使用されうる。
【００６１】
装置がＤＰＤモードから退出する時、ＤＰＤ命令信号ＰＤＰＤＥはハイからローになり、トランジスタ１３２及びトランジスタ１３４がターンオフされる。ＶＩＮＴＰでの内部電源電圧はフローティングされ、内部電源電圧発生器２１０、２２０、…、２４０のうち何れか１つから提供される電圧が、正規動作レベルで動作するためにＶＩＮＴＰに印加される。
【００６２】
図１４を参照すれば、ＤＰＤモード中に既定のブースト電圧を提供するための本発明の望ましい実施形態に係る回路が提供される。
【００６３】
図１３と同様に、ＤＰＤモード中にＰＤＰＤＥがハイの時、トランジスタ１３６はターンオンされる。内部回路４００内でブースト回路に提供される内部ブースト電圧Ｖｐｐはダイオード構造で連結されたトランジスタ１３８を通して、外部電源電圧Ｖｃｃに立ち上げられる。トランジスタ１３８は、ＮＭＯＳトランジスタよりなることが望ましい。トランジスタ１３７は、ブースト電圧Ｖｐｐレベルの更なる電圧調整を提供する。必要な場合には、トランジスタ１３７を横切って連結したヒューズは、トランジスタ１３７のスレショルド電圧と同一の他の電圧降下を提供するために切られる。また、当業者によって前記メタルラインがヒューズの代わりに使用されうることは自明である。
【００６４】
半導体装置がＤＰＤモードから退出する時、ＰＤＰＤＥはローとなり、トランジスタ１３６及び１３８はターンオフされ、ブースト電圧Ｖｐｐがフローティングされて、正規動作レベルでＶｐｐを提供するために内部電源電圧発生器のうち１つにより生じる電圧によって駆動される。したがって、その内部電源電圧発生器は、他の内部電源電圧発生器がターンオフされ、パワーダウンモードの間、電圧がＶｓｓに落ちている一方で、既定のレベルを保持するために選択的に作られている。
【００６５】
前述したように、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するために使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であればこれより多様な変形及び均等な他実施例が可能なのを理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって決まるべきである。
【００６７】
【発明の効果】
前述したように、本発明に係るパワーダウン電を制御する半導体装置と該半導体装置を有する半導体メモリ装置は、ＤＰＤ進入及び退出モード中にＤＲＡＭが動作する時、回路の誤ったトリガを防止しうる。
【図面の簡単な説明】
【図１Ａ】図１Ａは、パワーダウンモードを動作させるための従来の回路を示す図面である。
【図１Ｂ】図１Ｂは、図１ＡでのＤＰＤ進入周期を示すタイミング図である。
【図１Ｃ】図１Ｃは、図１ＡでのＤＰＤ退出周期を示すタイミング図である。
【図２】本発明の望ましい実施形態に係るＤＰＤ動作を行う装置を示すブロック図である。
【図３】図２の自動パルス信号を生じる自動パルス発生器の回路を示す図面である。
【図４】本発明の他の望ましい実施形態によるＤＰＤモード動作を行う装置を示すブロック図である。
【図５】図４の内部電源電圧検出器の回路を示す図面である。
【図６】図４のインターロック回路を示す図面である。
【図７】本発明の実施形態に係るＤＰＤ退出のための回路を示す図面である。
【図８】図７の回路の動作を有用にすべくＤＰＤ命令信号を分割する回路を示す図面である。
【図９】図８の回路動作を示すタイミング図である。
【図１０】メモリの内部回路をターンオンするセットアップタイムを変化させる本発明の望ましい実施形態による装置を示す図面である。
【図１１】ＤＰＤ命令語の速度を変化させるための回路を示す図面である。
【図１２】ＤＰＤ命令語の速度を変化させるための他の回路を示す図面である。
【図１３】ＤＰＤモード中に内部回路に適用される電圧を保持するための回路を示す図面である。
【図１４】ＤＰＤモード中に内部回路に適用される電圧を保持するための他の回路を示す図面である。
【符号の説明】
５０            補助入力バッファ
５１〜５５      入力バッファ
１００          インターロック回路
１５０          ＤＰＤ検出及び制御器
２００          内部電源電圧検出器
２５０          遅延回路
２１０〜２４０  内部電源電圧発生器
３００          自動パルス発生器
４００          内部回路
【図１Ａ】
0004261126.tif 000002
【図１Ｂ】
0004261126.tif 000003
【図１Ｃ】
0004261126.tif 000004
【図２】
0004261126.tif 000005
【図３】
0004261126.tif 000006
【図４】
0004261126.tif 000007
【図５】
0004261126.tif 000008
【図６】
0004261126.tif 000009
【図７】
0004261126.tif 000010
【図８】
0004261126.tif 000011
【図９】
0004261126.tif 000012
【図１０】
0004261126.tif 000013
【図１１】
0004261126.tif 000014
【図１２】
0004261126.tif 000015
【図１３】
0004261126.tif 000016
【図１４】
0004261126.tif 000017