(57)【特許請求の範囲】
【請求項１】
キャパシタのアレイを形成し、
該キャパシタのアレイ中の前記キャパシタを電気的にテストし、欠陥のあるキャパシタを示すデータと容認できるキャパシタを示すデータとを備えるテストデータを生成し、
該テストデータを情報記憶媒体に保存し、
前記キャパシタのアレイの上に、容認できるキャパシタに電気的に結合された複数の導電性エレメントを含む相互接続構造を形成し、該相互接続構造の形成は、
前記キャパシタのアレイの上に接着性結合シートをラミネートし、
前記容認できるキャパシタに隣接する前記結合シートに複数の開孔を形成すると共に、前記欠陥のあるキャパシタに隣接する前記結合シートには開孔を形成しないようにし、
該開孔内部に導電性材料をデポジットすることを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
【請求項２】
請求項１に記載の方法において、前記相互接続構造の形成は、スパッタリング、非電解メッキまたは電解メッキの少なくとも１つを使用して複数の導電性ポストを形成することを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
【請求項３】
キャパシタのアレイと、
該キャパシタのアレイに結合した平面状相互接続構造と、
前記平面状相互接続構造に結合した多層回路構造であって、該平面状相互接続構造は前記キャパシタと該多層回路構造とを電気的に導通させる複数の導電性エレメントを備えているものと、
前記多層回路構造に結合した複数の導電性ピンと、を備え、
前記キャパシタのアレイは、前記ピンから前記多層回路構造を通り、導電性エレメントを通って前記キャパシタに至る電流を提供することによって充電され得るようになっており、
接着性結合シートが、前記キャパシタのアレイの上にラミネートされ、
前記欠陥のあるキャパシタに隣接する前記結合シートには開孔が形成されることなく、前記容認できるキャパシタに隣接する前記結合シートに複数の開孔が形成され、そして、
導電性材料が、前記開孔内部にデポジットされている、ことを特徴とするチップモジュールエレメント。
【請求項４】
請求項３に記載のチップモジュールエレメントにおいて、前記導電性エレメントは、導電性ポストとＺ接続からなるグループの中から選択される、ことを特徴とするチップモジュールエレメント。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、埋め込キャパシタに関する。さらに、詳記すると、本発明は、マルチチップモジュールにキャパシタを埋め込むための構造および方法を提供するものである。
【０００２】
【従来の技術】
バイパスキャパシタは、半導体チップの近傍でマルチチップモジュール（ＭＣＭ：Multi-Chip Module）に電荷の溜めを供給することによってパワーシステムを信号誘発変動から保護している。現在、高性能メインフレームコンピュータは、半導体チップの近傍でＭＣＭに数百の表面実装型ＬＩＣＡ（Low Inductance Capacitor Array：低インピーダンスキャパシタのアレイ）を利用している。このＬＩＣＡは、ＭＣＭで価値のある表面エリアを消費し、現在のコストが１個当たり約３〜１０米国ドルとなっている。
【０００３】
ＭＣＭの周波数が増すにつれて、ＬＩＣＡの寄生直列インダクタンスが増大し、バイパスキャパシタとしてのＬＩＣＡの有益性は減少する。直列インダクタンスが増大すると、所与の距離を越えて半導体チップに電荷を迅速に供給するキャパシタの能力は減退する。しかも、半導体チップの中心にあるスイッチングドライバからＬＩＣＡキャパシタまでの距離は、これらのキャパシタが高周波における初期スイッチングノイズを減衰させるのをフライト時間が阻止するほど十分に離れている。周波数が〜１ＧＨｚに増加するのに従って、寄生インダクタンスのインピーダンスは、ＬＩＣＡのコンポーネントパフォーマンスを支配するポイントへと増大する。従って、ＬＩＣＡは、約１ＧＨｚの周波数を超えると、限られた有益性を有することになる。
【０００４】
ＬＩＣとチップとの間の距離およびインダクタンスが薄膜ＭＣＭの厚さおよびインダクタンスよりも大きいことを認めた上で、ＧＨｚレベルの周波数におけるバイパスキャパシタの問題を解決しようとするならば、薄膜キャパシタを薄膜ＭＣＭ内部に埋め込むことが１つの解決策である。このような解決策であれば、ＭＣＭ側のさらなるアクティブコンポーネントのために高周波（＞１ＧＨｚ）の性能を提供し、より多くの適用分野を開拓することができる。
【０００５】
【発明が解決しようとする課題】
ビルドアッププロセス（buildup process）を使ってＭＣＭを作るとき、埋め込まれた薄膜キャパシタの層に何らかの欠陥が生じる可能性がある。このような欠陥は、ＭＣＭを使用不能にする接地短絡への要因になりかねない。このような事態を回避するためには、全てのキャパシタをその接続に先立ち、後のビルドアップ層になる部分に至るまでテストすることが可能であろう。これは、ビルドアップ構造において、良好なキャパシタと欠陥のあるキャパシタとの考え得る全ての組み合わせに分割されたマスクが使用できないと、極めて困難である。キャパシタの数が多い場合、このようなマルチマスクを使用するアプローチの仕方は非常に現実的ではない。従って、必要なのは、上記した課題を克服する構造および方法であり、これが本発明の対象である。
【０００６】
【課題を解決するための手段】
本発明の第１の形態によれば、キャパシタのアレイを形成し、該キャパシタのアレイ中の前記キャパシタを電気的にテストし、欠陥のあるキャパシタを示すデータと容認できるキャパシタを示すデータとを備えるテストデータを生成し、該テストデータを情報記憶媒体に保存し、前記キャパシタのアレイの上に、容認できるキャパシタに電気的に結合された複数の導電性エレメントを含む相互接続構造を形成し、該相互接続構造の形成は、前記キャパシタのアレイの上に接着性結合シートをラミネートし、前記容認できるキャパシタに隣接する前記結合シートに複数の開孔を形成すると共に、前記欠陥のあるキャパシタに隣接する前記結合シートには開孔を形成しないようにし、該開孔内部に導電性材料をデポジットすることを備える、ことを特徴とするチップモジュールエレメントを製造する方法が提供される。
また、本発明の第２の形態によれば、キャパシタのアレイと、該キャパシタのアレイに結合した平面状相互接続構造と、前記平面状相互接続構造に結合した多層回路構造であって、該平面状相互接続構造は前記キャパシタと該多層回路構造とを電気的に導通させる複数の導電性エレメントを備えているものと、前記多層回路構造に結合した複数の導電性ピンと、を備え、前記キャパシタのアレイは、前記ピンから前記多層回路構造を通り、導電性エレメントを通って前記キャパシタに至る電流を提供することによって充電され得るようになっており、接着性結合シートが、前記キャパシタのアレイの上にラミネートされ、前記欠陥のあるキャパシタに隣接する前記結合シートには開孔が形成されることなく、前記容認できるキャパシタに隣接する前記結合シートに複数の開孔が形成され、そして、導電性材料が、前記開孔内部にデポジットされている、ことを特徴とするチップモジュールエレメントが提供される。
本発明の実施例は、キャパシタのアレイを形成し、キャパシタのアレイを電気的にテストし、どのキャパシタが欠陥を有するか或いはどのキャパシタが容認できるか特定し、欠陥のあるキャパシタのデータを情報記憶媒体に保存することを備えるチップモジュールエレメント製造の方法を提供する。この方法は、さらに、キャパシタのアレイの表面に相互接続構造を形成することを備える。ここで、相互接続構造は、複数の導電性エレメント（例えば、導電性ポストおよびＺ接続）を含み、導電性エレメントは容認できるキャパシタに電気的に結合されている。相互接続構造を形成することは、スパッタリング、無電解メッキ、電解メッキのうち少なくとも１つの方法を使用して複数の導電性エレメントを形成することを備える。或いは代わりに、相互接続構造の形成は、キャパシタのアレイの表面に接着結合シートをラミネート化させ、容認できるキャパシタに隣接する結合シートに複数の開孔を形成し、開孔内部に導電性材料をデポジットすることを備えてもよい。キャパシタのアレイの形成は、シリコン基板上にキャパシタのアレイを形成することを備えてもよい。
【０００７】
本発明の実施例は、さらに、キャパシタのアレイ、このキャパシタのアレイに結合した平面状相互接続構造、および、この平面状相互接続構造の結合した多層回路構造を有するチップモジュールエレメントを提供する。相互接続構造は、キャパシタと多層回路構造を電気的に通じさせる複数の導電性エレメント（例えば、Ｚ接続や導電性ポスト）を備える。多層回路構造には複数の導電性ピンが結合される。キャパシタのアレイは、前記ピンから多層回路構造を通過し、導電性エレメントを通過してキャパシタに至る電流を供給することによって充電され得る。
【０００８】
【発明の実施の形態】
これらの提供物は、下記の説明が進むにつれて当業者に明らかになるであろう様々な副次的提供物および特徴と共に、本発明に係る方法およびチップモジュールエレメントによって獲得される。以下、その好ましい実施例を、単なる例としての添付図面を参照して詳細に説明される。
【０００９】
図１〜図８について詳細に説明すると、ここに示してあるのは、複数の誘電層を支持する基板１２ａ（例えば、ＡｌＮ（窒化アルミニウム）基板またはセラミック基板）を有する基板アセンブリ（全体的に１０として描かれている）である。その全てが、以下に規定される。基板アセンブリ１０は、キャパシタ１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇからなるキャパシタのアレイ（全体的に１６として描かれている）を含み、キャパシタのアレイ１６の各キャパシタは、全てのキャパシタのための底部電極としての接地層１８、電極層セグメント（以下、１９ａ、１９ｂ等で表される）、および、これらの間の誘電層を含む。基板アセンブリ１０は、また、多層回路構造５４、相互接続構造５８、並びに、電圧ピン６０、６１、接地ピン２６ａ−２６ｂおよび信号ピン６３、６４を含む。各キャパシタ（例えば、キャパシタ１６ａ、１６ｂ等）は、何らかの適切な誘電体を含み、表面誘電層２０全体にわたって平面状であっても非平面状であってもよい。一例に過ぎないが、図１〜図５に示す通り、キャパシタのアレイ１６は、当業者によく知られている何らかの適切な手段によって形成することのできる共通の誘電層１７を含む。
【００１０】
接地層１８は、好ましくは連続的で、接地ピン２６ａ−２６ｂに電気的に結合する。接地層１８は、また、それぞれ接地パッド３１ａ−３１ｂと接地パッド３３ａ−３３ｂを含む導電性線路３０、３２を介して接地層２４に電気的に結合する。キャパシタのアレイ１６、すなわち、キャパシタ１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇは、セグメント形電極層（全体的に１９として描かれる）を含み、このセグメント形電極層の方は、一対のパッドとＺ接続の複数の組み合わせからなる相互接続構造５８を通して電極層３６に結合する。詳述すると、下記のパッドとＺ接続の組み合わせは、それぞれキャパシタ１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇと関連する電極層セグメント１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆに結合する。その組み合わせとは、パッド３７ａ、３７ｂとＺ接続３８、パッド３９ａ、３９ｂとＺ接続４０、パッド４１ａ、４１ｂとＺ接続４２、パッド４３ａ、４３ｂとＺ接続４４、パッド４５ａ、４５ｂとＺ接続４６、パッド４７ａ、４７ｂとＺ接続４８、そして、パッド４９ａ、４９ｂとＺ接続５０である。ここでは、以下に述べるようなテストから、キャパシタ１６ｄ、１６ｆに欠陥のあることが判明したと仮定する。そこで、導電性コラム（以下、８９ｄおよび８９ｆで表される）を点線で表し、これで、Ｚ接続４４、４８が実際には形成されなかったが形成されたものとし、キャパシタ１６ｄ、１６ｆが無欠陥または無傷で容認できることが判明したものとする。
【００１１】
先に示した通ように、電極層１９は、分割されたキャパシタ電極（すなわち、電極層セグメント１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ）にセグメント化されており、容認できるキャパシタのどれかと関連するピンのどれかに関して電圧または電荷がフローティングしている。セグメント形電極層１９は、好ましくは、図１に示す通り、誘電層１７の上に配置する。パッド（すなわち、パッド３７ｂ、３９ｂ、４１ｂ、４３ｂ、４５ｂ、４７ｂ、４９ｂ、図１参照）を、図９に最も良く示す通り、分割された電極層セグメント全ての上に直接載せてもよい。或いは代わりに、誘電層８７をセグメント形電極層１９および露出した誘電層１７の上に配置し、次に、開口（図示されていない）を誘電層８７に開け（例えば、レーザー７８／コンピュータ８０を使って）、続いて、図６、図７および図８に示す通り、電解メッキによって導電性コラム８９、例えば、導電性コラム８９ｃを形成してもよい。導電性コラム８９ｄを点線で表し、これで、導電性コラム８９ｄが実際には形成されなかったが、形成されたものとし、キャパシタ１６ｄが無欠陥または無傷で容認できることが判明したことを示す。その後、パッド４１ｂ等を、導電性コラム８９（例えば、図８に示す通りの導電性コラム８９ｃ）と接触するように誘電層８７の上に配置する。
【００１２】
キャパシタが容認できるかどうかテストするのに、パッド３７ｂ、３９ｂ、４１ｂ等を使用してもよい。詳記するならば、キャパシタ（すなわち、１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇ）のどれが短絡しているか特定するために、パッド（すなわち、パッド３９ｂ、４１ｂ、４３ｂ等）の各々を基板接地層（例えば、図１の接地層１８）に関してテストしてもよい。そして、そのテストデータ（“合格”キャパシタ対“不合格”キャパシタのデータ）をコンピュータ８０、詳記するならば、コンピュータ８０のメモリバンク８２に蓄積し、保存する（図２参照）。或いは代わりに、キャパシタの各々を、電極層セグメント１９ａ、１９ｂ、１９ｃ、１９ｄ等を介して、パッドを介さずにテストしてもよい。
【００１３】
集積回路チップのゲートがスイッチングに電荷を必要とすることは知られている。マルチチップモジュールでは、ゲートおよびチップの近傍に位置するキャパシタが、電荷の溜めとして働く。先に示した通り、キャパシタは、チップに近接する膜（例えば、誘電層１７）を含む。これもまた先に示した通り、キャパシタのアレイ１６を製造するプロセスでは、１つ以上のキャパシタに欠陥の生じることがあり得る。欠陥のあるキャパシタの短絡が、形成されたモジュールに欠陥を生じさせることもあり得る。
【００１４】
本発明の実施例では、欠陥のあるキャパシタをチップから電気的に絶縁する。例えば、好ましい実施例では、キャパシタのアレイ１６を、指示された手順に従って形成する。次に、このアレイ１６を電気的にテストし、欠陥のあるキャパシタの場所のデータをコンピュータ８０のメモリバンク８２に保存する。次に、関連する電極層セグメント１９ａ、１９ｂ、１９ｃ等を含むキャパシタのアレイ１６全体の上に結合シート（例えば、誘電層８７）を載置する。これにより、レーザー７８または他のフライス削り手段が、保存された欠陥キャパシタの場所データを使って、合格キャパシタに見合う場所で結合シートに開孔（図示されていない）を開ける。これで、開孔を充填して導電性コラム、例えば、導電性コラム８９ｃを生成できることになる。欠陥のあるキャパシタより上の領域は開放されない。つまり、キャパシタ１６ｄが欠陥ありと仮定されたので、開孔８９ｄは形成されなかったということになる。
【００１５】
キャパシタのテストで欠陥ありとされたキャパシタの絶縁は、製造されたアセンブリにおいて行ってもよい。典型的に、キャパシタのテストは、先に示した通り、誘電層８７およびパッド（例えば、パッド４１ｂ）を配置する前にも行われる。テスト手順の一例として、キャパシタにバイアス電圧をかけ、漏れ電流を測定することによって欠陥キャパシタをふるい分けることができる。そこで、漏れ電流の大きいキャパシタは、欠陥ありと判別されることになる。この情報は、次に、合格キャパシタにだけ電圧ビア（例えば、導電性コラム８９ｃ）が開けられるようにレーザーでドリリングするときに使用してもよい。合格キャパシタに開口を形成するのに使用されるレーザー７８は、コンピュータ８０によって操作される。欠陥キャパシタに関する情報は、レーザー７８の動作を制御するコンピュータ８０のメモリバンク８２に保存される。レーザー７８が欠陥キャパシタ（例えば、キャパシタ１６ｄ）の上方にあるとき、レーザー７８がアクティブ化するのを阻止し、続いて、レーザーでドリリングを行うためにレーザー７８を合格キャパシタの上方に移動させる。このようにして、コンピュータ８０は、レーザードリリングのためにレーザー７８を欠陥のない合格キャパシタの上方にだけ移動させていく。
【００１６】
さらに、先に示した通り、開口９５がレーザー７８等の手段によって形成される。図１に示す本発明の実施例では、はんだを開口９５の中にデポジットする。多層回路構造５４（例えば、Ｓ層、Ｖ層またはＧ層とパッドを有する）を別個に形成し、結合シート（例えば、誘電層８７）にラミネート化させることができる。欠陥キャパシタは、上方にＺ接続を持たず、絶縁される。別個に形成された回路構造５４を、そこで結合シートにラミネート化させる。合格キャパシタを荷電するための導電通路は、間接的である。電流が矢印Ａ、ＢおよびＣの方向に流れるにつれて、合格キャパシタが荷電される。図１に示す通り、電流は、Ｖピン６０を通ってＶ平面または多層回路構造５４の電極層３６まで流れ、パッド３７ａ、３７ｂを通ってキャパシタ１６ａへと流れていくのである。
【００１７】
図４に示す本発明の実施例では、基板１２ｂ（例えば、シリコン基板）をＺ接続アセンブリ１３の中に通して基板１２ａに結合させる。ここで、Ｚ接続アセンブリ１３は、Ｚ接続１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆを含む。基板１２ｂは、相互接続構造５８およびピン６０、２６ａ、６３、４１、２６ｂ、６４によってキャパシタのアレイ１６を支持する。従って、図３に示す本発明の実施例によれば、電気的通路が基板１２ｂを通して形成され、結合シートの代わりに除去可能なマスク（例えば、ＳｉＮ等のハードマスクまたはフォトレジスト）が使用される。図１１に示す通り、適切なマスク材料の層９７を層８７の頂部または層１７の頂部の上に配置する。そこで、レーザー７８は開孔９９を、開孔９９が合格キャパシタ（例えば、キャパシタ１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｇ）と整合するように形成する。開孔９９が形成された後、導電性ポストのアレイ７０（すなわち、導電性ポスト７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅ）を合格キャパシタの上に、例えば、電解メッキによって形成する。直立する導電性ポストのアレイ７０からマスクの層９７を剥がす。これにより、標準のビルドアッププロセスを使って多層回路構造５４（例えば、Ｓ層、Ｖ層またはＧ層とパッドを有する）を導電性ポストのアレイ７０の上に形成することができる。
【００１８】
図１２〜図２１について説明すると、そこに描かれているのは、高密度のスルーホールを有する多機能のマルチチップモジュール基板を作るための構造および方法である。将来のＭＣＭ基板は、入出力キャパシティを増大させるべく、より高い動作周波数、高いＣＰＵカウント、そして、より細かいピンピッチを有するのが望ましい。ペロフスカイト型キャパシタ（perovskite capacitor）を埋め込んだマイクロ加工シリコン（micromachined Si）基板を使用することによって、これら３つの目標全てを達成することが可能となり得る。埋め込みペロフスカイト型キャパシタ材料、例えば、ＰＺＴ、ＢＳＴ等は、イネーブル速度＞ＧＨｚとモジュール面上のフリーアップエリアの両方に十分なバイパスキャパシタンスを提供できる。この材料を使用しなければ、フリーアップエリアは、今や追加ＣＰＵに使用できるＬＩＣＡ等、数百のばらばらなパッシブコンポーネントによって占領されることになる。マイクロ加工シリコンは、ペロフスカイト型キャパシタの高い歩留まりのための平面性と、スルービアのピッチを約１ｍｍより小さい値に縮小する可能性の両方を提供する。基板において最高のスルーホール密度を達成するためには、シリコンのディープリアクティブイオンエッチング（ＤＲＩＥ：Deep Reactive Ion Etching）を使って、約１００μm程度または約２ｍｍ前後の直径、４５０μm程度の低い値のピッチを有するＳｉのスルーホールビアにほぼ９０度の壁を形成する。スルーホールは、この構造のユーティリティを確保すべく互いに電気的に絶縁しなければならない。両方のキャパシタを組入れ、スルービアを電気的に絶縁するためのプロセスおよび構造を図１２〜図２１に示す。詳述すると、図１２〜図２１は、高密度の導通スルーホールを有する多機能のマルチチップモジュール基板を作るための構造および方法を示す。強誘電性ペロフスカイトまたは寄生電気的ペロフスカイト（例えば、ＰＺＴまたはＢＳＴ）の薄膜等、キャパシタンス密度の高い材料を使って最良の歩留まりを得るためには、シリコンウエハの平面状であることが高い歩留まりにとって極めて望ましい。
【００１９】
より詳細に図１２〜図２１について説明すると、そこに見られるのは、厚さが約２００μｍから約３０００μｍまでの範囲のシリコン（Ｓｉ）ウエハ１００である。Ｓｉウエハ１００は、二酸化ケイ素（ＳｉＯ2）（すなわち、熱酸化物）を包む、厚さが約１μmから約３μmまでの範囲の層１０４に包まれている。ＳｉＯ2包囲層１０４は、酸化環境の中でＳｉウエハ１００から熱によって成長したものである。ＳｉＯ2層１０４は、ＤＲＩＥのためのエッチング止めとして機能させてもよい。ＳｉＯ2包囲層１０４を定着させた後、Ｓｉウエハ１００に構造的な支持を与え、ビア（下に、“１１６”で表される）が形成された後に平面性を確保するために、適切な誘電層１０８（例えば、Ｓｉ３Ｎ4、酸窒化物、ＴＥＯＳ、ＬＴＯ等）を図１２の酸化構造の上にデポジットする。
【００２０】
さらに、電極の接着状態または応力状態（例えば、引張応力または圧縮応力の度合い）を確保する目的で任意の誘電層１１０を誘電層１０８の上にデポジットさせてもよい。応力状態は、信頼性および歩留まり（例えば、クラッキング）およびキャパシタ歩留まり／性能に影響を及ぼし得る。ウエハ１００の背側をプラズマ、レーザーまたは化学的方法によってドリリングし、それで、ＳｉＯ2酸化物層１０４または誘電層１０８または１１０の上で止まるビア１１６を形成する（図１５参照）。この工程は、場合によっては、当業者によく知られている予備ドリルマスキングプロセスとその後のマスク除去プロセスを必要とする。
【００２１】
ビア１１６を互いに電気的に絶縁するために、その内部でＳｉＯ2熱酸化物層１１４を成長させる。ＳｉＯ2酸化物層１１４は、厚さが例えば約０．２５μｍから約３．００μｍまでの範囲内など、適切ないかなる厚さであってもよい。或いは代わりに、ビア１１６の表面のＣＶＤパッシベーションなど、他の処理を施してもよい。本発明の別の実施例では、このとき、ビア１１６を導通媒体１２０で満たすことができる。
【００２２】
キャパシタ１１８は、上側に任意の複数組のプロセスによって製造される。このとき、ビア１１６を導通媒体１２０で満たしてもよい（まだ行われていなかった場合）。接着を促進する層（例えば、ＴｉＮ等）が最初に要求されることもあり得る。
【００２３】
図１８のウエハアセンブリの上側は、導通媒体１２０の上で止まるビア１２４を生成するために、プラズマ、レーザーまたは化学的方法によってドリリングする。このビア１２４は、直径がスルービア１１４より小さいものとする。このステップは、場合によっては、当業者によく知られている予備ドリルマスキングプロセスとその後のマスク除去プロセスを必要とする。ビア１２４に、金属または導通充填材からなるプレート１２８でライニングまたはメッキを施す。この工程は、場合によっては、（ａ）背側の導体シードのデポジションとその後のエッチングおよび／または（ｂ）正面側のマスキングとその後のマスク除去を必要とする。
【００２４】
本発明のある実施例では、１３０として連係的に大きく描かれたパッド、相互接続構造、経路等をマスクし、メッキする追加的プロセスを行ってもよい（まだ行われていない場合）。ピン止め、その後の層ビルドアップ、Ｚ接続、表面マウント等の追加的プロセスをここで行ってもよい。
【００２５】
図２２〜図３４について説明すると、そこに描かれているのは、並列処理膜を使って埋め込みコンポーネントを持つ多層電気基板を作るための構造および方法である。コンポーネントには、ＩＣエレクトロニクスコンポーネントＳｉ、ＧａＡｓ、Ｓｉ／Ｇｅ等、並びに、十分に小さい市販のパッシブコンポーネント（passive component）が含まれる。この構造は、高周波モジュール用途におけるバイパス使用のために多量のマイクロファラドのキャパシタンスを有する。価値あるコンポーネントを基板に埋め込むことは、周波数と密度の要求が市場を駆り立てるにつれて、ますます重要になってこよう。最新技術水準の要求を満たすためには、分離したコンポーネントをコスト効率の高い仕方で埋め込むことが必要になるケースもあり得る。
【００２６】
図２２に見られるのは、単層または多層のコア基板１３０である。本発明の実施例は、銅被覆１３２を施したコア基板１３０と、施していないコア基板１３０とを含む。本発明の実施例はまた、内側Ｃｕ層を持つコア基板１３０も含む。本発明のさらなる実施例は、樹脂被覆銅（ＲＲＣ）を利用する。先在する導通スルービアを使用する実施例も、本発明の主旨および範囲から逸脱することなく実現できる。
【００２７】
コア基板１３０がＣｕ被覆１３２−１３２で形成された後、Ｃｕ被覆１３２−１３２は、図２３の構造を生成するためにパターン化し、エッチングしてもよい。本発明の実施例は、減法的パターン化、加法的パターン化および半加法的パターン化の全てを含む。本発明のある実施例では、Ｃｕ被覆１３２を完全にエッチングし、コンポーネント（下に“１４０”で表される）を埋め込むべき場所を空ける。他の実施例では、コア基板１３０の両側にコンポーネントを埋め込む。図２４に最も良く示す通りの追加的実施例では、予備形成される（例えば、フライス、カッタまたはドリルを使って）キャビティ１３４を、その後にコンポーネントが埋め込まれる場所に形成してもよい。内側Ｃｕ層を持つコア基板１３０の場合は、Ｃｕ層をレーザー止めとして使ってコアキャビティ１３４をレーザーで開けてもよい。
【００２８】
１３１として大きく描かれた埋め込むべきコンポーネント１４０（図２５参照）は、すでに作られた、好ましくは並列に作られた、同じく１３１として大きく描かれた分離した誘電膜（可能であれば、多層）または可撓膜の上に組み立てられる。ある実施例では、高温はんだ（例えば、Ａｕ−２０Ｓｎ、Ａｕ−１２Ｇｅ、Ａｕ−３．５ＳｉまたはＰｂ−５Ｓｎ）または導電性接着剤を使って、その後の処理およびコア基板１３０の使用における信頼性を確保する。他の実施例では、場合によっては、誘電膜１３１の上側となる下側にパッド層が存在しない。本発明の追加的実施例では、コア基板１３０の下側となるべく露出誘電膜１３１の表面にピン、スタッド瘤またははんだ瘤を取り付けてもよい。
【００２９】
コア基板１３０（キャビティ１３４を一切持たない、すなわち、キャビティなしのコア基板１３０）にコンポーネント１４０（１つ以上の誘電膜を含む）を取り付ける様々な実施例を描いた図２６〜図３０について説明すると、図２３のパターン化銅被覆コア基板１３０の上に誘電層１４４−１４４を置くか、流すか、展延させるか、吹付けるか、または、ラミネート化させる。或いは、プリカットされた“プリプレグ”（または、類似材料）のアライメントが必要となることもあり得る。誘電層１４４の１つに、コンポーネント１４０を受容するための誘電性キャビティ１４８を形成する。注目すべきは、補助の下込め材、“グロップトップ”、または、他の接着／密封材を任意に、後続の処理に先立ってコンポーネント１４０全体に施してもよいことである。誘電膜１３１は、取り付けられたコンポーネント１４０を含めて、図２７に最も良く示す通り、コンポーネント１４０がキャビティ１４８の中に留まるように図２６の層状構造にラミネート化してもよい。誘電膜１３１−１３１は、応力釣合いのために両側でラミネート化してもよい。
【００３０】
引き続き、スルービア・アセンブリ１５０をドリル、デスミア、ｅレス、Ｃｕシード／プレート、ｅプレートＣｕによって形成し、次に、スルービアを充填してから、パネル化する。誘電膜１３１の露出側にパッド層が存在しない実施例では、パターン化および／またはパッド層作成を行ってもよい。他の実施例では、スルービア・アセンブリ１５０にＣｕキャップをかぶせてもよい。追加的実施例では、二通りのドリリング工程を使用してよく、コア基板１３０を貫通しない程度のブラインドビア・アセンブリ１５４（図２８参照）を形成してもよい。
【００３１】
図２９で見られるのは、ラミネート化の間に、技術的に知られたはんだ付けまたは導電性ペースト充填によって接着性誘電膜１３１に作られるＺ接続１５８である。図３０では、金属ポスト１６０（例えば、Ｃｕ）をコア基板１３０（または、コア基板１３０の上に留まるスペーサ）の上に立てる。この場合は、Ｚ接続が、ラミネート化の間に、技術的に知られた薄肉はんだ、拡散結合過渡液または導電性ペースト充填によって接着性誘電膜に作られる。
【００３２】
次に、キャビティのあるコア基板の様々な実施例を描いた図３１〜図３５について説明すると、パターン化銅被覆コア基板１３０の上に誘電層１４４−１４４を置くか、流すか、展延させるか、吹付けるか、または、ラミネート化させる。或いは、プリカットされた“プリプレグ”（または、類似材料）のアライメントが必要となることもあり得る。補助の下込め材、“グロップトップ”、または、他の接着／密封材料を任意に、後続の処理に先立ってコンポーネント１４０全体に施してもよい。引き続き、図３２に最も良く示す通り、誘電膜１３１−１３１は、取り付けられたコンポーネント１４０を含めて、コンポーネント１４０がキャビティ１４８の中に留まるように図３１の構造にラミネート化してもよい。
【００３３】
誘電膜１３１−１３１は、図３２に最も良く示す通り、応力釣合いのために両側でラミネート化してもよい。引き続き、スルービア・アセンブリ１５０をドリル、デスミア（desmear）、ｅレス（e-less）、Ｃｕシード／プレート（Cu seed/plate）、ｅプレートＣｕ（e-plate Cu）によって形成し、次に、スルービアを充填してから、パネル化する。誘電膜１３１の露出側にパッド層が存在しない実施例では、パターン化および／またはパッド層作成を行ってもよい。他の実施例では、ビアにＣｕキャップをかぶせてもよい。追加的実施例では、二通りのドリリング工程を使用してよく、コア基板１３０を貫通しない程度のブラインドビア・アセンブリ１５４を形成してもよい。
【００３４】
図３４について説明すると、そこに見られるのは、ラミネート化の間に、技術的に知られたはんだ付けまたは導電性ペースト充填によって接着性誘電膜１３１に形成されたＺ接続１５８である。ピン１６４を使用する両側処理（Double sided processing）を図３４に示す。金属ポスト（例えば、Ｃｕ）１６０をコア基板１３０（または、コア上に留まるスペーサ）の上に立てる。この場合は、Ｚ接続１５８を、ラミネート化の間に、技術的に知られた薄肉はんだ（thin solder）、拡散結合過渡液（diffusion bonding transient liquid）または導電性ペースト充填（conductive paste methodology）によって接着性誘電膜１３１に形成する。今や、埋め込みラミネートボードが、技術的によく知られている手段によって最終組み立てか誘電ビルドアップかどちらかのために使用可能（例えば、最終的なＩＣ取り付けの組み立てのために使用可）である。或いは代わりに、積層ビアビルドアップ構造（stacked via build-up structure）またはもっと標準的な千鳥状ビア構造（staggered via structure）のためのポストメッキが、今や技術的に知られている通りに進行してもよい。
【００３５】
先に示した通り、埋め込みペロフスカイト型キャパシタ材料、例えば、ＰＺＴ、ＢＳＴ等は、イネーブル速度＞ＧＨｚとモジュール面上のフリーアップエリア（free up real estate）の両方に十分なバイパスキャパシタンスを提供できる。この材料を使用しなければ、フリーアップエリアは、ＬＩＣＡ等、数百のばらばらなパッシブコンポーネントによって占領されることになる。また、この材料は、周囲に沿って施されるＬＩＣＡと対照的にチップの直ぐ近くに配置することができる。注意すべきは、ペロフスカイトがその処理温度（例えば、温度＞６００℃）の高さのために、ある種の基板材料（すなわち、有機ラミネート）の上で直接加工できないことである。
【００３６】
図３６〜図４１について説明すると、そこに見られるのは、シリコン基板１７０に形成されたインピーダンス調整可能なスルービア構造１６８であり、また、スルービア構造１６８を製造する方法の図解である。
【００３７】
シリコン基板を集積回路（ＩＣ）パッケージに組入れるために、これまで数通りのアプローチが開発されてきた。一例として、シリコンは、埋め込みパッシブコンポーネントを包含し、ＩＣとＰＣＢの間のＣＴＥ整合を可能にし、極めて高い経路密度を許容する等々の多機能インタポーザ（multifunctional interposer）として使用できる。基板１７０等のシリコン基板をインタポーザとして使用するには、シリコン基板１７０に、ＩＣとＰＣＢの間の接続を形成する垂直スルービア（例えば、図３９のビア１７５）を提供しなければならない。シリコン基板１７０において、スルービアを適宜活用できるようにするためには幾つかの要件を満たさなければならない。信号反射等を最小限に抑えるために、ビアを導電性シリコン基板１７０から絶縁しなければならず、配線のインピーダンスを他のＩＣ線およびＰＣＢ線のインピーダンスに整合しなければならない。ここで図３９について説明すると、シリコン基板１７０は、多孔質シリコン領域１７９で包囲されたスルービア１７５を含んでおり、このスルービアは、ビア１７５をシリコン基板１７０から絶縁し、また、要件を満たすべくビア特性インピーダンスを調整するのに使用することができる。
【００３８】
集積パッシブ、高密度相互接続、ディジタル機能から隔離されたＲＦ機能、および、パッケージ内の光学系のためにマイクロ加工シリコンを使用するケースは、広く世界的に増えつつある。図３９〜図４０に描かれるように、新規のアプローチでは、５０〜７０Ωの範囲でコントロールされた一定の信号線路インピーダンスをマイクロ加工シリコンパッケージ内部に供給することができる。このようなパッケージ内部の信号インピーダンス整合は、将来の高周波パッケージの用途において不可避のものとなるであろう。シリコン基板１７０に形成されたビア１７５の構造を図３６〜図３９に示す。シリコン基板１７０は、マスク層１７６とフォトレジスト１７８で被覆する。フォトレジスト１７８をパターン化し、マスク層１７６においてスルーホール１７４を形成すべくエッチングする。これで、スルーホール１７４は、マスク層１７６を通してシリコン基板１７０に形成される。電気化学的な陽極処理技術を使って、多孔質シリコン領域１７９をスルーホール１７４の周囲に迅速に形成する。多孔質シリコン領域１７９の安定化を行う。マスク層１７６とフォトレジスト１７８を除去した後、スルーホール１７４をキャッピング層１８０で覆い、続いて、ビア１７５を金属メッキ１８４によって形成する。
【００３９】
多孔質シリコン（ＰＳ：porous silicon）は、その幾つかの材料特性により、マイクロエレクトロニクスパッケージに使用するのが実際上有利とされる。シリコン構造の結晶性が高い上、材料密度が相対的に高い（レギュラーシリコンの２０〜８０％）にも拘わらず、多孔質シリコンは絶縁材となっている。抵抗率が１０ｍΩ・ｃｍと低い高導電性シリコン基板に形成されたとしても、多孔質シリコンは、最大限１０12Ω・ｃｍの抵抗率を持つことができる。その多孔質の性質のために、多孔質シリコンは誘電率が２と極めて低い。しかしながら、標準的な有孔率（３０〜６０％）の材料であっても、誘電率はε＝３〜６の範囲内である。
【００４０】
フッ化水素酸の濃縮水溶液または濃縮エタノール溶液の中で、シリコン基板１７０を陽極エッチングすることによって多孔質シリコンを形成する。基板のドーピング条件またはエッチング条件に応じて、異なる種類の多孔質シリコンを作ることができる。エッチング速度は１０μｍ／ｍｉｎ程度高くてよく、従って、相対的に短い時間でシリコンに大きい多孔質領域を形成することができる。
【００４１】
多孔質シリコンがスルーホール１７４を包む絶縁構造を形成するのに数通りのプロセスフローを使用してもよい。一例に過ぎないが、シリコン基板１７０を、金属でも誘電体でもよい薄いマスク層１７６で覆う。唯一の要件は、マスク１７６がフッ化水素酸濃縮液に溶けてはならないことである。基板１７０は、次に、フォトリソグラフィによってパターン化されたフォトレジスト１７８で被覆する。マスク層１７６は、フォトレジスト１７８を通してパターン化される。スルーホール１７４を、例えば、ＤＲＥＩ（deep reactive ion etching）を使ってシリコンにエッチングする。フッ化水素酸溶液中での陽極処理により、多孔質シリコン領域１７９がスルーホール１７４の周囲に迅速に形成される。ウエハの残りはフォトレジスト１７８で覆われるので、多孔質シリコンはスルーホール１７４の内側にしか形成されない。多孔質シリコンの表面を、２５０〜３００℃の酸素雰囲気中での熱焼鈍によって安定させる（予備酸化）。形成された多孔質シリコン１７９を覆うため、この上にキャッピング層１８０、例えば、ＣＶＤ酸化シリコン層をデポジットする。これにより、予備酸化された多孔質シリコンは、大気汚染および水の吸い上げから保護される。
【００４２】
ここで注目すべきは、多孔質シリコン層１７９の特性を制御すべく調整できる可変パラメータが幾つか存在することである。先ず第１に、多孔質シリコン層１７９は様々な厚さに形成することができ、以下に示す通り、これがビアインピーダンスに影響する。加えて、多孔質シリコンの有孔率（porosity）は、ビア開口を包む多孔質シリコン層１７９の誘電率を変えるべく調整することができる。また、必要であれば、多孔質シリコンを完全に酸化する、すなわち、多孔質シリコン酸化物に変換することができる。これにより、絶縁特性は改善され、誘電率は下げられる。とはいっても、完全酸化は、約１０００℃とかなり高い処理温度を必要とするので、あらゆるプロセスにとって受入れ可能ということにはならないであろう。
【００４３】
多孔質シリコンで絶縁されたスルーホールの中にスルービアを形成する１つの例を図３９に示す。多孔質シリコン１７９で満たされたスルーホール１７４をキャッピング層１８０で覆う。スルービア１７５をメッキスルーホール（ＰＴＨ：plated through-hole）の形で形成するために、加法的電解メッキプロセスまたは減法的電解メッキプロセスを適用することができる。ホール１７４の縦横比に応じて、先端技術を使って、スルーホール１７４を金属で完全に満たすことができる。メッキスルーホールの場合、ビアは、標準プロセス材料の１つ、例えば、導電性エポキシで満たすことができる。満たされたビアの最終的構造を図３９に示す。
【００４４】
示された構造が配線インピーダンスの調整に使用できることを実証するために、数通りの多孔質シリコン誘電率について５線式線路インピーダンスを多孔質シリコン層の厚さの関数として計算した。前述したように、誘電率は、多孔質シリコン層の有孔率を変えることによって変更できる。計算によって得られた５線式線路構造の概略を図４０に示す。計算は、ピッチ（Ｒ）を１５０μｍと仮定して行ったが、これは、フィクスチャ（fixture）で使用されている半導体ロードマップ（semiconductor road map）によって予測された数字である。ビアの直径（Ｄ）は、一例として３０μｍに等しいとした。多孔質シリコンリングの厚さの範囲は０〜１５μｍであった。図４１に計算の結果を示す。多孔質シリコンリングを持たない本実施例の構成において特性インピーダンスを計算したところ、４２Ωとなった。得られた計算結果は、多孔質シリコン絶縁を使用すると、配線インピーダンスが４０Ωから１３０Ω超までの範囲内で変更できることを実証している。標準仕様は、通常、配線の特性インピーダンスが５０〜７０Ωの範囲内にあって、これが本実施例の多孔質シリコン絶縁をもって容易に達成できることを要求する。２つのパラメータ、すなわち、多孔質シリコンの層厚と有孔率は可変であるから、極めて精密なインピーダンス調整が可能となる。
【００４５】
このようにして、図３６〜図４１に示す本発明の実施により、電気的に絶縁されたスルービアをシリコン基板に形成できるようにするプロセスが提供される。円筒形の多孔質シリコン構造は、調整可能な特性、すなわち、誘電率と壁厚を有するので、このようにして形成されたスルービアのインピーダンスは、仕様要件に合致するように調整することができる。特性インピーダンスの整合により、ＩＣパッケージの電気的特性は著しく改善される。これが、伝送線における反射を減少させ、さらに、損失の少ない電気的相互接続を可能にする。ビア絶縁のために多孔質シリコンを使用することは、他にも有機ポリマー材料を超える多くの利点を有する。そのうちの幾つかを挙げると、ＣＴＥのシリコン基板との適合性がより優れている、機械的安定性がより高い、高温処理に耐えられる（例えば、非酸化多孔質シリコンの場合は７００℃以下、酸化多孔質シリコンの場合は１０００℃超）等々である。
【００４６】
以上、本発明をその特定の実施例に従って説明したが、先の開示では、様々な改良、変更および代替の例が意図されており、幾つかの例において本発明の幾つかの特徴が他の特徴を同様に使用することなく、また、述べた通りの本発明の範囲および主旨から逸脱することなく使用されることは理解されよう。従って、本発明の主たる範囲および主旨から逸脱することなく、特定の状態または特定の材料を本発明の特徴的な思想および主旨に適合させるべく多くの改良を加えてもよい。本発明は、本発明の実施のために考慮された最良の態様として開示された特定の実施例に限られるものでなく、付記請求項の範囲に属する全ての実施態様および等価の態様を含むものである。
【００４７】
（付記１）  キャパシタのアレイを形成し、
該キャパシタのアレイ中の前記キャパシタを電気的にテストし、欠陥のあるキャパシタを示すデータと容認できるキャパシタを示すデータとを備えるテストデータを生成し、
該テストデータを情報記憶媒体に保存し、
前記キャパシタのアレイの上に、容認できるキャパシタに電気的に結合された複数の導電性エレメントを含む相互接続構造を形成する、ことを特徴とするチップモジュールエレメントを製造する方法。
（付記２）  付記１に記載の方法において、前記相互接続構造の形成は、スパッタリング、非電解メッキまたは電解メッキの少なくとも１つを使用して複数の導電性ポストを形成することを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
（付記３）  付記１に記載の方法において、前記相互接続構造の形成は、
前記キャパシタのアレイの上に接着性結合シートをラミネートし、
前記容認できるキャパシタに隣接する前記結合シートに複数の開孔を形成し、
該開孔内部に導電性材料をデポジットすることを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
（付記４）  付記１に記載の方法において、前記キャパシタのアレイの形成は、シリコン基板上にキャパシタのアレイを形成することを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
【００４８】
（付記５）  付記１に記載の方法において、前記導電性エレメントは、導電性ポストとＺ接続からなるグループの中から選択される、ことを特徴とするチップモジュールエレメントを製造する方法。
【００４９】
（付記６）  キャパシタのアレイと、
該キャパシタのアレイに結合した平面状相互接続構造と、
前記平面状相互接続構造に結合した多層回路構造であって、該平面状相互接続構造は前記キャパシタと該多層回路構造とを電気的に導通させる複数の導電性エレメントを備えているものと、
前記多層回路構造に結合した複数の導電性ピンと、を備え、
前記キャパシタのアレイは、前記ピンから前記多層回路構造を通り、導電性エレメントを通って前記キャパシタに至る電流を提供することによって充電され得るようになっている、ことを特徴とするチップモジュールエレメント。
（付記７）  付記６に記載のチップモジュールエレメントにおいて、前記導電性エレメントは、導電性ポストとＺ接続からなるグループの中から選択される、ことを特徴とするチップモジュールエレメント。
（付記８）  付記１に記載の方法において、前記キャパシタのアレイは、共通の接地層、および、キャパシタ誘電層の上の電極セグメントを含む、ことを特徴とするチップモジュールエレメントを製造する方法。
【００５０】
（付記９）  付記８に記載の方法において、さらに、前記電極セグメントの上にそれぞれ複数のパッドをデポジットすることを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
【００５１】
（付記１０）  付記８に記載の方法において、さらに、前記キャパシタのアレイの上に第１誘電層をデポジットし、該第１誘電層に複数の開孔を形成し、その後、該開孔の中に導電性充填材をデポジットして複数の導電性コラムを形成することを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
【００５２】
（付記１１）  付記１０に記載の方法において、さらに、前記第１誘電層の上に複数のパッドを前記導電性ポストと接触するようにデポジットすることを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
【００５３】
（付記１２）  付記１１に記載の方法において、さらに、前記第１誘電層の上および前記パッドの上に第２誘電層をデポジットし、該第２誘電層に開口を形成して前記パッドを露出し、そして、前記開口を導電性材料で満たすことを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
【００５４】
（付記１３）  付記１２に記載の方法において、前記満たされた開口は、複数の導電性ポストを規定する、ことを特徴とするチップモジュールエレメントを製造する方法。
【００５５】
（付記１４）  付記１２に記載の方法において、前記満たされた開口は、複数のＺ接続を規定する、ことを特徴とするチップモジュールエレメントを製造する方法。
【００５６】
（付記１５）  付記９に記載の方法において、さらに、前記パッドおよび電極セグメントの上に第１誘電層をデポジットすることを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
【００５７】
（付記１６）  付記１５に記載の方法において、さらに、前記第１誘電層に複数の開孔を形成して前記パッドを露出し、そして、前記開孔を導電性材料で満たすことを備える、ことを特徴とするチップモジュールエレメントを製造する方法。
【００５８】
【発明の効果】
以上、詳述したように、本発明によれば、チップモジュールエレメントにおけるキャパシタに欠陥が生じても接地短絡によるチップモジュールエレメントの使用不能を回避することができる。
【図面の簡単な説明】
【図１】キャパシタのアレイ、相互接続構造および多層回路構造を支持する基板を有する基板アセンブリの側部断面図である。
【図２】コンピュータによって操作されるレーザーの概略図である。
【図３】図１の基板アセンブリの他の実施例の側部断面図である。
【図４】図１の基板アセンブリのさらなる実施例の側部断面図である。
【図５】基板によって支持された誘電層と、接地層、該接地層によって支持されたキャパシタ誘電層および該キャパシタ誘電層の頂部に配置されたセグメント形電極層とを有するキャパシタとを開示する縦断面の部分拡大図である。
【図６】セグメント形電極層を含むキャパシタ誘電層の上の第２誘電層をデポジットした後、該第２誘電層の上にパッドをデポジットし、導電性材料で満たされた開口を通してパッドの１つを電極セグメント層の１つに電気的に結合し、そして、第２誘電層の上に第３誘電層をデポジットし、コンピュータ操作式レーザーを使ってパッドを露出することによって第３誘電層に開口を形成した後の、図５のアセンブリの縦断面の部分拡大図である。
【図７】第３誘電層に形成された開口を導電性材料で満たし、導電性ポストを生成した後の、図６のアセンブリの縦断面の部分拡大図である。
【図８】第３誘電層の上にパッドをデポジットし、導電性ポストと接触させた後の、図７のアセンブリの縦断面の部分拡大図である。
【図９】電極セグメント層の上にパッドを直接配置した後の、図５のアセンブリの縦断面の部分拡大図である。
【図１０】マスク、誘電層または結合シートの１つをパッドおよび電極セグメント層の上に配置した後の、図９のアセンブリの縦断面の部分拡大図であり、ここで、点線は、マスク、誘電層または結合シートの１つから下へ、無欠陥のキャパシタに電気的に結合したパッドに向けてコンピュータ操作式レーザーによって形成される開口を表している。
【図１１】関連するセグメント形電極層を含むキャパシタの上の第２誘電層をデポジットした後、該第２誘電層の上にパッドをデポジットし、導電性材料で満たされた開口を通してパッドの１つを、存続するキャパシタに関連する電極セグメント層の１つに電気的に結合させた後、そして、第２誘電層の上にマスク層をデポジットし、コンピュータ操作式レーザーを使ってパッドを露出することによってマスク層に開口を形成した後の、図５のアセンブリの縦断面の部分拡大図である。
【図１２】熱酸化物（例えば、ケイ素酸化物）の中に包まれたシリコン基板の側部断面図である。
【図１３】熱酸化物表面に第１誘電膜をデポジットした後の、図１２の基板アセンブリの側部断面図である。
【図１４】第１誘電膜の上に第２誘電膜をデポジットした後の、図１３の基板アセンブリの側面図である。
【図１５】熱酸化物層をストップとして使って基板の底側または背側を通るビアホールを形成した後の、図１４の基板アセンブリの側面図である。
【図１６】図１５の形成されたビアホールの内壁に熱酸化物層を形成した後の、図１５の基板アセンブリの側面図である。
【図１７】第２誘電膜の上にキャパシタアセンブリを配置した後の、図１６の基板アセンブリの側面図である。
【図１８】ビアホールを導電性材料で満たした後の、図１７の基板アセンブリの側面図である。
【図１９】導電性材料に向けて小さいビアホールを形成した後の、図１８の基板アセンブリの側面図である。
【図２０】小さいビアホールを小さい導電性充填粒で満たした後の、図１９の基板アセンブリの側面図である。
【図２１】パッドを小さい導電性充填粒と接触させた後の、図２０の基板アセンブリの側面図である。
【図２２】対抗される金属（例えば、銅）被覆を施したコア基板を有する基板アセンブリの側面図である。
【図２３】金属被覆をパターン化した後の、図２２の基板アセンブリの側面図である。
【図２４】基板にキャビティを形成した後の、図２３の基板アセンブリの側面図である。
【図２５】図２４に示したキャビティの中に留まるコンポーネントを含む誘電アセンブリの側面図である。
【図２６】対抗されるパターン化金属被覆の上に一対の誘電膜を配置した後の、図２４の基板アセンブリの側面図である。
【図２７】誘電膜の一方の上に図２５の誘電アセンブリを配置した後の、図２６の基板アセンブリの側面図である。
【図２８】図２７の基板アセンブリの中にビアアセンブリを形成した後の、図２７の基板アセンブリの側面図である。
【図２９】基板、基板上に配置されたパターン化金属層、キャビティを有し、パターン化金属層の上に配置され、そこを通って延びる成形金属ポストを含む誘電層、および、関連するコンポーネントがキャビティの中に留まるように誘電層の上に配置された誘電膜を有する基板アセンブリの側面図である。
【図３０】図２９の基板アセンブリの他の実施例の側面図である。
【図３１】図２６の基板アセンブリ、ただし、基板の中まで延びるキャビティを有する基板アセンブリの側面図である。
【図３２】関連するコンポーネントが基板内部のキャビティ部分を含むキャビティの中まで延びるように図２５の誘電アセンブリを誘電膜の一方の上に配置した後の、図３１の基板アセンブリの側面図である。
【図３３】ビアアセンブリを内部に形成した後の、図３２の基板アセンブリの側面図である。
【図３４】両側が同様に処理してあり、基板が一対の誘電膜と関連するコンポーネントを収容する一対のキャビティを有し、示す通りのピンを備えた図２９の基板アセンブリの側面図である。
【図３５】図３０の基板アセンブリに類似した、内部にコンポーネントが留まるキャビティを含む基板アセンブリの側面図である。
【図３６】壁が多孔質シリコンでできたスルーホールを有するシリコン基板の縦断面図である。
【図３７】スルーホールおよび多孔質シリコン壁を描くシリコン基板の平面図である。
【図３８】図３６のシリコン基板の他の縦断面図である。
【図３９】スルービアを生成するためにスルーホールを導電性充填材で満たした後の、図３９のシリコン基板の縦断面図である。
【図４０】線路インピーダンス整合レンジの評価に使用される５線式線路構成を有する基板の平面図である。
【図４１】多孔質シリコン層の厚さ（μm）と５線式線路インピーダンス（Ω）との関係のグラフを示す図である。
【符号の説明】
１０…基板アセンブリ
１２ａ…基板
１６…キャパシタのアレイ
１６ａ〜１６ｇ…キャパシタ
１７，８７…誘電層
１８…接地層
１９…セグメント形電極層
１９ａ〜１９ｆ…電極層セグメント
２０…表面誘電層
２６ａ−２６ｂ…接地ピン
３０，３２…導電性線路
３１ａ−３１ｂ；３３ａ−３３ｂ…接地パッド
３６…電極層
３７ａ，３７ｂ；３９ａ，３９ｂ；４１ａ，４１ｂ；４３ａ，４３ｂ；４５ａ，３８，４０，４２，４４，４６，４８，５０…Ｚ接続
４５ｂ；４７ａ，４７ｂ；４９ａ，４９ｂ…パッド
５４…多層回路構造
５８…相互接続構造
６０，６１…電圧ピン
６３，６４…信号ピン
７８…レーザー
８０…コンピュータ
８２…メモリバンク
８９；８９ｃ，８９ｄ，８９ｆ…導電性コラム
１００…シリコンウエハ
１０４…ＳｉＯ2包囲層
１０８，１１０…誘電層
１１４…ＳｉＯ2熱酸化物層（スルービア）
１１６，１２４，１７５…ビア
１２０…導通媒体
１２８…プレート
１３０…コア基板
１３１…接着性誘電膜
１５４…ブラインドビア・アセンブリ
１５８…Ｚ接続
１６０…金属ポスト
１６４…ピン
１６８…スルービア構造
１７０…シリコン基板
１７４…スルーホール
１７６…マスク層
１７８…フォトレジスト
１７９…多孔質シリコン領域（多孔質シリコン層）
１８０…キャッピング層
１８４…金属メッキ
【図１】
0004234397.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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