(57)【要約】  データ信号デューティサイクルおよび位相変調/復調に基づく同期データリンクスループット強化技法が開示される。方法は、送信されるべき複数のビットを受け取るステップと、複数のビットを表すマルチビット信号を生成するために複数のビットを符号化するステップと、同期インターフェースを介して、同期信号のサイクルの半分に対応する時間期間中にマルチビット信号を送信するステップとを含む。
2016518794.tif 000002
【特許請求の範囲】
【請求項１】
送信されるべき複数のビットを受け取るステップと、
前記複数のビットを表すマルチビット信号を生成するために前記複数のビットを符号化するステップと、
バスを介して、同期信号のサイクルの半分に対応する時間期間中に前記マルチビット信号を送信するステップと
を含む方法。
【請求項２】
前記マルチビット信号は、位相変調およびデューティサイクル変調のうちの少なくとも1つを実行することによって生成される、請求項1に記載の方法。
【請求項３】
前記複数のビットに対応するシンボルを判定するステップをさらに含み、前記マルチビット信号は、前記シンボルに基づいて符号化される、請求項1に記載の方法。
【請求項４】
前記シンボルに基づいて前記マルチビット信号の位相および前記マルチビット信号のデューティサイクルのうちの少なくとも1つを変調するステップをさらに含み、前記マルチビット信号は、前記時間期間中に多くとも2つの推移を含む、請求項3に記載の方法。
【請求項５】
前記マルチビット信号の前記変調を実行するように構成された回路網は、第1のクロック信号に応答し、前記第1のクロック信号は、内部クロックによって生成され、前記同期信号は、前記内部クロックとは異なる第2のクロックに基づいて生成される、請求項4に記載の方法。
【請求項６】
前記内部クロックは、リング発振器を含む、請求項5に記載の方法。
【請求項７】
前記複数のビットは、プロセッサにおいて受け取られ、前記プロセッサは、前記バスを介してメモリデバイスに結合される、請求項1に記載の方法。
【請求項８】
前記メモリデバイスは、ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含む、請求項7に記載の方法。
【請求項９】
送信されるべき複数のビットを受け取るように構成された入力インターフェースと、
前記複数のビットを表すマルチビット信号を生成するために前記複数のビットを符号化し、
バスを介して、同期信号のサイクルの半分に対応する時間期間中に前記マルチビット信号を送信する
ように構成された信号生成論理と
を含む装置。
【請求項１０】
前記マルチビット信号は、位相変調およびデューティサイクル変調のうちの少なくとも1つを実行することによって生成される、請求項9に記載の装置。
【請求項１１】
前記信号生成論理は、前記複数のビットに対応するシンボルを判定するようにさらに構成され、前記信号生成論理は、前記シンボルに基づいて前記マルチビット信号を符号化する、請求項9に記載の装置。
【請求項１２】
前記信号生成論理は、前記シンボルに基づいて前記マルチビット信号の位相および前記マルチビット信号のデューティサイクルのうちの少なくとも1つを変調するように構成された変調論理をさらに含み、前記マルチビット信号は、前記時間期間中に多くとも2つの推移を含む、請求項11に記載の装置。
【請求項１３】
前記信号生成論理は、第1のクロック信号を生成するように構成された第1のクロックをさらに含み、前記変調論理は、前記マルチビット信号の前記変調中に前記第1のクロック信号に応答し、前記同期信号は、前記第1のクロックとは異なるシステムクロックから受け取られる第2のクロック信号に基づいて生成される、請求項12に記載の装置。
【請求項１４】
前記第1のクロックは、リング発振器を含む、請求項13に記載の装置。
【請求項１５】
少なくとも1つの半導体ダイに統合された、請求項13に記載の装置。
【請求項１６】
前記少なくとも1つの半導体ダイがそれに統合される、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、定位置データユニット、およびコンピュータから選択されたデバイスをさらに含む、請求項15に記載の装置。
【請求項１７】
前記入力インターフェースは、プロセッサに結合され、前記信号生成論理は、前記バスを介してメモリデバイスに結合される、請求項9に記載の装置。
【請求項１８】
前記メモリデバイスは、ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含む、請求項17に記載の装置。
【請求項１９】
プロセッサによって実行された時に、前記プロセッサに、
バスを介して、同期信号のサイクルの半分に対応する時間期間中にトランスミッタからマルチビット信号を受け取らせ、
前記マルチビット信号によって表される複数のビットを復号させ、
前記複数のビットをメモリデバイスの1つまたは複数のストレージ要素において記憶させる
命令を含む、コンピュータ可読ストレージデバイス。
【請求項２０】
前記複数のビットは、前記マルチビット信号をサンプリングすることによって復号される、請求項19に記載のコンピュータ可読ストレージデバイス。
【請求項２１】
前記複数のビットを復号することは、前記マルチビット信号に対応するシンボルを判定することをさらに含む、請求項19に記載のコンピュータ可読ストレージデバイス。
【請求項２２】
前記プロセッサによって実行された時に、前記プロセッサに前記マルチビット信号をサンプリングさせる命令をさらに含み、前記シンボルは、前記マルチビット信号の前記サンプリングに基づいて判定される、請求項21に記載のコンピュータ可読ストレージデバイス。
【請求項２３】
前記プロセッサによって実行された時に、前記プロセッサに第1のクロック信号を生成させる命令をさらに含み、前記マルチビット信号は、前記第1のクロック信号に対応する周波数でサンプリングされ、前記同期信号の前記サイクルの半分に対応する前記時間期間は、前記第1のクロック信号とは異なる第2のクロック信号に基づいて判定される、請求項22に記載のコンピュータ可読ストレージデバイス。
【請求項２４】
前記第2のクロック信号は、同期信号に対応し、前記第1のクロック信号は、前記第2のクロック信号の第2の周波数より高い第1の周波数を有する、請求項23に記載のコンピュータ可読ストレージデバイス。
【請求項２５】
前記マルチビット信号は、メモリデバイスにおいて受け取られ、前記メモリデバイスは、前記バスを介してプロセッサに結合される、請求項19に記載のコンピュータ可読ストレージデバイス。
【請求項２６】
前記メモリデバイスは、ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含む、請求項25に記載のコンピュータ可読ストレージデバイス。
【請求項２７】
送信されるべき複数のビットを受け取るための手段と、
前記複数のビットを表すマルチビット信号を生成するために前記複数のビットを符号化するための手段と、
バスを介して、同期信号のサイクルの半分に対応する時間期間中に前記マルチビット信号を送信するための手段と
を含む装置。
【請求項２８】
前記複数のビットに対応するシンボルを判定するための手段をさらに含み、符号化するための前記手段は、前記シンボルに基づいて前記マルチビット信号を生成する、請求項27に記載の装置。
【請求項２９】
前記シンボルに基づいて前記マルチビット信号の位相および前記マルチビット信号のデューティサイクルのうちの少なくとも1つを変調するための手段をさらに含み、前記マルチビット信号は、前記時間期間中に多くとも2つの推移を含む、請求項28に記載の装置。
【請求項３０】
第1のクロック信号を生成するための手段をさらに含み、変調するための前記手段は、前記マルチビット信号の前記変調中に前記第1のクロック信号に応答し、前記同期信号は、前記第1のクロック信号とは異なる第2のクロック信号に基づいて生成される、請求項29に記載の装置。
【請求項３１】
前記第1のクロック信号を生成するための前記手段は、リング発振器を含む、請求項30に記載の装置。
【請求項３２】
受け取るための前記手段は、プロセッサに結合され、送信するための前記手段は、前記バスを介してメモリデバイスに結合され、前記メモリデバイスは、ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含む、請求項27に記載の装置。
【請求項３３】
バスを介して、同期信号のサイクルの半分に対応する時間期間中にトランスミッタからマルチビット信号を受け取るための第1のステップと、
前記マルチビット信号によって表される複数のビットを復号するための第2のステップと、
前記同期信号に基づいてメモリデバイスの1つまたは複数のストレージ要素において前記複数のビットを記憶するための第3のステップと
を含む方法。
【請求項３４】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製造するステップであって、前記半導体デバイスは、同期信号のサイクルの半分に対応する時間期間中に複数のビットを表すマルチビット信号を符号化しまたは復号するための回路網を含む、製造するステップと
を含む方法。
【請求項３５】
前記データファイルは、GDSIIフォーマットを含む、請求項34に記載の方法。
【請求項３６】
前記データファイルは、GERBERフォーマットを含む、請求項34に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、その内容全体が参照によって特に本明細書に組み込まれている、本願と同一の譲受人が所有する2013年5月6日に出願した米国特許非仮出願第13/887,846号の優先権を主張するものである。
【０００２】
本開示は、全般的には、デューティサイクル変調および位相変調を使用する同期データリンクを介するデータの送信および受取に関する。
【背景技術】
【０００３】
ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM)メモリデバイスなどのメモリデバイスは、プロセッサにデータを送信し、プロセッサからデータを受け取るのに同期信号(たとえば、クロック信号)を利用する。同期信号は、第1の値(たとえば、論理ロウ値)から第2の値(たとえば、論理ハイ値)まで振動する振動信号とすることができる。同期信号は、特定の周波数で第1の値から第2の値まで振動することができる。同期信号およびデータは、バスを介して送信され得る。データの第1のビットは、プロセッサからメモリデバイスへまたはメモリデバイスからプロセッサへ、同期信号が第1の値を有する時間の間に(たとえば、同期信号のサイクルの第1の半分の間に)送信され得る。データの第2のビットは、プロセッサからメモリデバイスへまたはメモリデバイスからプロセッサへ、同期信号が第2の値を有する時間の間に(たとえば、同期信号のサイクルの第2の半分の間に)送信され得る。したがって、メモリデバイスは、同期信号の各サイクル中にプロセッサに2ビットのデータを送信し、またはプロセッサから2ビットのデータを受け取ることができる。
【０００４】
メモリデバイス(たとえば、DDR SDRAM)がバスを介してプロセッサにデータを送信可能な、またはプロセッサからデータを受信可能なレートの向上は、同期信号の周波数を高める(すなわち、同期信号が1サイクルを完了する時間の長さを減らす)ことによって実現することができ、この同期信号の周波数の向上は、メモリデバイスがプロセッサにデータを送信し、またはプロセッサからデータを受け取るレートの対応する向上をもたらす。メモリデバイスがプロセッサにデータを送信し、またはプロセッサからデータを受け取るレートの向上に対するこの手法は、プロセッサと、メモリデバイスと、バスのうちでデータおよび同期信号を搬送する部分を含む回路基板との変更を必要とし得る。同期信号の周波数の各向上は、プロセッサ、メモリ、デバイス、および回路基板の製造コストと複雑さとを増やす可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００５】
同期信号(たとえば、外部クロック信号)と同期化されていない内部クロック信号を使用する、メモリデバイスから送信されまたはメモリデバイスにおいて受け取られるマルチビット信号の位相および/またはデューティサイクルの変調は、同期信号の周波数の対応する向上を必要とせずに、同期信号の各サイクル中に送信することのできるビット数を増やすことができる。したがって、データスループット向上が、メモリデバイスと、プロセッサと、バスのうちでプロセッサからメモリデバイスへデータおよび同期信号を搬送する部分を含む回路基板との複雑さおよび製造コストを大幅に増やさずに実現することができる。
【０００６】
特定の実施形態では、方法は、送信されるべき複数のビットを受け取るステップを含む。この方法は、複数のビットを表すマルチビット信号を生成するステップをさらに含む。この方法は、同期インターフェースを介して、同期信号のサイクルの半分に対応する時間期間中にマルチビット信号を送信するステップをさらに含む。
【０００７】
別の特定の実施形態では、装置は、入力インターフェースと信号生成論理とを含む。入力インターフェースは、送信されるべき複数のビットを受け取るように構成され得る。信号生成論理は、複数のビットを表すマルチビット信号を生成し、同期インターフェースを介して、同期信号のサイクルの半分に対応する時間期間中にマルチビット信号を送信するように構成され得る。
【０００８】
別の特定の実施形態では、コンピュータ可読ストレージデバイスは、プロセッサによって実行された時に、プロセッサに、バスを介して、同期信号のサイクルの半分に対応する時間期間中にトランスミッタからマルチビット信号を受け取らせる命令を含む。このコンピュータ可読ストレージデバイスは、プロセッサによって実行された時に、プロセッサに、マルチビット信号によって表される複数のビットを判定させる命令をさらに含む。このコンピュータ可読ストレージデバイスは、プロセッサによって実行された時に、プロセッサに、同期信号に基づいて、複数のビットをメモリデバイスの1つまたは複数のストレージ要素において記憶させる命令をさらに含む。
【０００９】
別の特定の実施形態では、装置は、送信されるべき複数のビットを受け取るための手段を含む。この装置は、複数のビットを表すマルチビット信号を生成するための手段をさらに含む。この装置は、同期インターフェースを介して、同期信号のサイクルの半分に対応する時間期間中にマルチビット信号を送信するための手段をさらに含む。
【００１０】
別の特定の実施形態では、方法は、バスを介して、同期信号のサイクルの半分に対応する時間期間中にトランスミッタからマルチビット信号を受け取るための第1のステップを含む。この方法は、マルチビット信号によって表される複数のビットを判定するための第2のステップをさらに含む。この方法は、同期信号に基づいてメモリデバイスの1つまたは複数のストレージ要素において複数のビットを記憶するための第3のステップをさらに含む。
【００１１】
別の特定の実施形態では、方法は、半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップを含む。この方法は、設計情報に従って半導体デバイスを製造するステップをさらに含む。半導体デバイスは、同期信号のサイクルの半分に対応する時間期間中に複数のビットを表すマルチビット信号を符号化しまたは復号するための回路網を含む。
【００１２】
開示される実施形態のうちの少なくとも1つによって提供される一特定の利点は、プロセッサとメモリデバイス(たとえば、ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM))との間の同期データリンクなどの同期データリンク(たとえば、データおよび同期信号を搬送するバス)のデータスループットを、メモリデバイスと、プロセッサと、同期データリンクの一部を含む回路基板との複雑さおよび製造コストを大幅に増やさずに向上させることができることである。たとえば、開示される実施形態のうちの少なくとも1つでは、同期信号のサイクルの半分に対応する時間期間中に1ビットのデータを送信するシステムと比較して、2ビット以上のデータが、同期信号のサイクルの半分に対応する時間期間中にプロセッサからメモリデバイスへまたはメモリデバイスからプロセッサへ送信され得る。開示される実施形態のうちの少なくとも1つの別の特定の利点は、同期信号の周波数を高めることによって同期データリンクのスループットを高めるシステムと比較して、同期データリンクのスループットが、同期信号の周波数を変更せずに向上され、したがって、プロセッサ、メモリデバイス、および回路基板の製造コストおよび複雑さを減らすことができることである。本開示の他の態様、利点、および特徴は、「図面の簡単な説明」、「発明を実施するための形態」、および「特許請求の範囲」を含む、本願全体を再検討した後に明白になる。
【図面の簡単な説明】
【００１３】
【図１】同期信号のサイクルの半分に対応する時間期間中に送信される複数のビットを表すマルチビット信号を生成するためのトランスミッタと、同期信号のサイクルの半分に対応する時間期間中に受け取られるマルチビット信号によって表される複数のビットを判定するためのレシーバとを含むシステムの特定の例示的実施形態を示すブロック図である。
【図２】同期信号のサイクルの半分に対応する時間期間中に送信される複数のビットを表すマルチビット信号を示すタイミング図である。
【図３】同期信号のサイクルの半分に対応する時間期間中にMビットのデータを送信する際に使用されるシンボルの例示的実施形態を示す図である。
【図４】同期信号のサイクルの半分に対応する時間期間中に受け取られるマルチビット信号によって表される複数のビットを判定する方法の特定の例示的実施形態を示す流れ図である。
【図５】同期信号のサイクルの半分に対応する時間期間中に送信される複数のビットを表すマルチビット信号を生成する方法の特定の例示的実施形態を示す流れ図である。
【図６】同期信号のサイクルの半分に対応する時間期間中に複数のビットを表すマルチビット信号を符号化し、復号するように構成されたワイヤレス通信デバイスの特定の例示的実施形態を示すブロック図である。
【図７】同期信号のサイクルの半分に対応する時間期間中に複数のビットを表すマルチビット信号を符号化し、復号するように構成された電子デバイスを製造するための製造プロセスの特定の例示的実施形態を示すデータフロー図である。
【発明を実施するための形態】
【００１４】
図1を参照すると、同期信号のサイクルの半分に対応する時間期間中に送信される複数のビットを表すマルチビット信号を生成するためのトランスミッタと、同期信号のサイクルの半分に対応する時間期間中に受け取られるマルチビット信号によって表される複数のビットを判定するためのレシーバとを含むシステムの特定の例示的実施形態のブロック図が、開示され、全体的に100と指定されている。システム100は、トランスミッタ102(たとえば、ホストプロセッサのトランスミッタ)、バス140(たとえば、同期インターフェース)、およびレシーバ150(たとえば、DDR SDRAMメモリデバイスのレシーバ)を含む。
【００１５】
図1に示されているように、トランスミッタ102は、入力インターフェース104、信号生成論理130、および同期論理112を含む。信号生成論理130は、変調論理134および内部クロック132を含む。特定の実施形態では、内部クロック132を、リング発振器とすることができる。特定の実施形態では、同期論理112は、プログラム可能遅延論理114を含むことができる。動作中に、トランスミッタ102は、入力インターフェース104において複数のビット120を受け取ることができる。複数のビット120は、M個のビットを含み、M≧2である。複数のビット120は、メモリデバイス(たとえば、レシーバ150を含むDDR SDRAMメモリデバイス)に供給されるべきデータに対応し得る。入力インターフェース104は、複数のビット120を信号生成論理130に供給するように構成され得る。
【００１６】
信号生成論理130は、複数のビット120を表すマルチビット信号110を符号化するように構成され得る。信号生成論理130は、複数のビットに対応するシンボル(図1には図示せず)を判定し、そのシンボルに基づいてマルチビット信号110を符号化するように構成され得る。特定の実施形態では、信号生成論理130は、図3を参照して説明されるテーブルのうちの1つなどのテーブルを含むことができ、そのテーブルに基づいて複数のビットに対応するシンボルを判定するように構成され得る。
【００１７】
変調論理134は、シンボルに基づいてマルチビット信号110の位相およびデューティサイクルを変調するように構成され得る。マルチビット信号の位相は、マルチビット信号の初期値が第1の値(たとえば、論理ロウ値または0)または第2の値(たとえば、論理ハイ値または1)のどちらを有するのかに対応し得る。マルチビット信号のデューティサイクルは、マルチビット信号が異なる値に推移する前に初期値を有する時間の持続時間に対応し得る。
【００１８】
変調論理134は、マルチビット信号110の位相およびデューティサイクルの変調中に内部クロック132から受け取られる内部クロック信号136に応答するものとされ得る。たとえば、内部クロック信号136は、第1の周波数(f)を有する振動信号を含むことができる。振動信号は、振動信号が(1/f)に対応する時間期間の間に第1の値(たとえば、論理ハイ値)と第2の値(たとえば、論理ロウ値)との間で振動するような周期(T)を有することができる。周期(T)は、振動信号が1サイクルを完了する(たとえば、第1の値から第2の値へおよび第1の値へ戻る振動を完了する)のに必要な時間の長さを表す。
【００１９】
複数のビット120に対応するシンボルは、2(M-1)個のビットによって表すことができる。変調論理134は、2(M-1)個のビットのうちの2ビットが、内部クロック信号136の1周期(T)あたりにマルチビット信号内で符号化される(たとえば、1/2サイクルあたり2(M-1)個のビットのうちの1ビット)ように、マルチビット信号110の位相およびデューティサイクルを変調するように構成され得る。変調論理134は、バス140を介してレシーバ150にマルチビット信号110を供給するように構成され得る。マルチビット信号の位相およびデューティサイクルを変調する例示的実施形態を、図2および図3を参照して説明する。
【００２０】
同期信号論理112は、同期信号126を生成するように構成され得る。特定の実施形態では、同期信号126は、データストローブ信号(DQS)とされ得、外部クロック(図1には図示せず)によって生成される外部クロック信号118に基づいて生成され得る。特定の実施形態では、外部クロックは、トランスミッタ102およびレシーバ150の外部のシステムクロックを含むことができる。同期信号126は、内部クロック信号136の第1の周波数(f)より低い第2の周波数(f')を有することができる。同期信号126は、第2の周期(T')を有することができる。周期(T')は、同期信号が1サイクルを完了するのに必要な時間の長さを表す。同期信号126は、バス140を介してレシーバ150に供給され得る。
【００２１】
図1に示されているように、バス140は、代表的なデータ通信経路142などの1つまたは複数のデータ通信経路と、代表的な同期経路144などの1つまたは複数の同期経路とを含む。変調論理134は、データ通信経路142を介してレシーバ150にマルチビット信号110を供給するように構成され得、同期論理112は、同期経路144を介してレシーバ150に同期信号126を供給するように構成され得る。
【００２２】
図1に示されているように、レシーバ150は、オーバーサンプラ152、復号論理160、およびキャプチャフロップ162を含む。オーバーサンプラ152は、サンプリング論理154および内部クロック156を含む。特定の実施形態では、内部クロック156は、リング発振器とされ得る。マルチビット信号110は、データ通信経路142を介してレシーバ150において受け取られ、オーバーサンプラ152に供給され得る。サンプリング論理154は、内部クロック156によって供給される内部クロック信号158に基づいて、マルチビット信号110をサンプリングする。内部クロック信号158は、第3の周波数(f'')を有する振動信号を含むことができる。この振動信号は、この振動信号が(1/f'')に対応する時間期間中に第1の値(たとえば、論理ハイ値)と第2の値(たとえば、論理ロウ値)との間で振動するような周期(T'')を有することができる。周期(T'')は、振動信号が1サイクルを完了する(たとえば、第1の値から第2の値へおよび第1の値へ戻る振動を完了する)のに必要な時間の長さを表す。特定の実施形態では、内部クロック信号158の第3の周波数(f'')は、内部クロック信号136の第1の周波数(f)と同一とされ得る。
【００２３】
サンプリング論理154は、マルチビット信号110によって表される1つまたは複数のビットを判定するためにマルチビット信号110をサンプリングするように構成され得る。たとえば、変調論理134を参照して説明されるように、マルチビット信号110は、2(M-1)個のビットによって表されるシンボルを含むことができる。サンプリング論理154は、2(M-1)個のビットを判定するためにマルチビット信号110をサンプリングするように構成され得る。特定の実施形態では、サンプリング論理154は、マルチビット信号110の2進オーバーサンプリングを実行するように構成され得る。2進オーバーサンプリングは、複数のビット(たとえば、2(M-1)個のビット)を判定することを含むことができ、ここで、複数のビットの各々は、マルチビット信号110のデューティサイクルに基づいて判定される。第3の周波数(f'')が、第1の周波数(f)に対応するので、サンプリング論理154は、マルチビット信号110の2(M-1)個のビットの各々を検出する(すなわち、複数のビット120に対応するシンボルを検出する)ことができる。サンプリング論理154は、検出された2(M-1)個のビットを復号論理160に供給することができる。
【００２４】
復号論理160は、サンプリング論理から2(M-1)個のビットを受け取り、2(M-1)個のビットによって表されるシンボルを判定するように構成され得る。復号論理160は、シンボルに基づいて複数のビット(たとえば、複数のビット120)を判定するように構成され得る。特定の実施形態では、復号論理160は、信号生成論理130を参照して説明されるテーブルなどのテーブルを含むことができる。このテーブルは、シンボルに対応する複数のビットを判定するのに、復号論理160によって使用され得る。復号論理160は、複数のビットをキャプチャフロップ162に供給するように構成され得る。
【００２５】
キャプチャフロップ162は、複数のビットがレシーバ150に結合されまたはこれを含むメモリデバイスの1つまたは複数のストレージ要素(図1には図示せず)に書き込まれなければならないことを同期信号126が示すまで、複数のビット(たとえば、複数のビット120)を記憶するように構成され得る。特定の実施形態では、同期信号論理112は、プログラム可能遅延論理114を含む。プログラム可能遅延論理114は、同期信号126を較正するように構成され得る。同期信号126の較正は、トランスミッタ102およびレシーバ150の動作を同期化するために実行され得る。たとえば、プログラム可能遅延論理114は、マルチビット信号110内で符号化された完全なシンボルがそれに対応する複数のビットに復号論理160によって復号された後に限って、キャプチャフロップ162が複数のビット(たとえば、複数のビット120)の値をキャプチャするように、同期信号126を較正するように構成され得る。
【００２６】
図1には示されていないが、トランスミッタ102は、レシーバ150を参照して説明される機能および動作のうちの1つまたは複数を実施するように構成された回路網または他の論理を含むことができる。さらに、レシーバ150は、トランスミッタ102を参照して説明される機能および動作のうちの1つまたは複数を実施するように構成された回路網または他の論理を含むことができる。したがって、レシーバ150を含むメモリデバイス(たとえば、DDR SDRAMメモリデバイス)は、トランスミッタ102を含むプロセッサにマルチビット信号として複数のビット(たとえば、メモリデバイスの1つまたは複数のストレージ要素から読み取られた複数のビット)を送信するように構成されたトランスミッタをも含むことができる。プロセッサは、マルチビット信号を受け取り、そのマルチビット信号を複数のビット(たとえば、メモリデバイスの1つまたは複数のストレージ要素から読み取られた複数のビット)に復号するように構成されたレシーバを含むことができる。さらに、単一のマルチビット信号(たとえば、マルチビット信号110)が図1に示されているが、トランスミッタ102は、複数のマルチビット信号を生成し、バス140の1つまたは複数のデータ通信経路を介してレシーバ150に複数のマルチビット信号を送信するように構成され得る。さらに、単一の同期信号(たとえば、同期信号126)が図1に示されているが、同期信号論理112は、トランスミッタ102とレシーバ150との間で受取動作と送信動作とを同期化するために複数の同期信号を生成することができる。たとえば、第1の同期信号は、バス140の複数のデータ通信経路のうちの第1の個数のデータ通信経路のために使用され得、第2の同期信号は、バス140の複数のデータ通信経路のうちの第2の個数のデータ通信経路のために使用され得る。
【００２７】
信号生成論理130を使用して複数のビット120を符号化することによって、同期信号126の各1/2サイクル中にバス140を介してトランスミッタ102からレシーバ150に送信され得るビット数は、同期信号126の各1/2サイクル中に単一のビットを送信するシステムと比較して、増やされ得る。したがって、データスループット向上が、レシーバ150を含むメモリデバイス、トランスミッタ102を含むプロセッサ、およびバス140の一部を含む回路基板の複雑さおよび製造コストを大幅に増やすことなく、実現され得る。
【００２８】
図2を参照すると、同期信号のサイクルの半分に対応する時間期間中に送信される複数のビットを表すマルチビット信号を示すタイミング図が、図示され、全体的に200と指定されている。図2では、タイミング図200は、同期信号DQs(たとえば、ストローブ信号)およびマルチビット信号DQ(たとえば、データ信号)を含む。同期信号DQsは、図1の同期信号126に対応してよく、データ信号DQは、図1のマルチビット信号110に対応し得る。
【００２９】
図2に示されているように、同期信号DQsは、第1の部分212と第2の部分214とを含むサイクル210を有することができる。同期信号DQsのサイクル210の第1の部分212は、サイクル210の第1の半分とされ得、第2の部分214は、サイクル210の第2の半分とされ得る。図2に示されているように、同期信号DQsの第1の部分212中に、マルチビット信号DQは、データ220を含むことができる。データ220は、Mビットのデータ(たとえば、図1のM個のビット120)を含むことができる。図2では、データ220は、2ビットのデータを含む(たとえば、M=2)。
【００３０】
M=2の時には、2ビットが、データ221によって表される「0、0」の対応する値、データ223によって表される「0、1」の値、データ225によって表される「1、0」の値、データ227によって表される「1、1」の値を有することができる。データ221、223、225、227の各々は、図2に示されたシンボル222、224、226、228など、特定のシンボルに対応し得る。例示のために、データ221は、シンボル222に対応し、データ223は、シンボル224に対応し、データ225は、シンボル226に対応し、データ227は、シンボル228に対応する。
【００３１】
特定の実施形態では、マルチビット信号DQは、図1の信号生成論理130によって生成され得る。たとえば、複数のビット120が、データ221に対応する時に、信号生成論理130は、シンボル222がデータ221(たとえば、値「0、0」)に対応すると判定することができる。変調論理134は、シンボル222に基づいて、マルチビット信号DQに対する変調動作を実行することができる。変調動作は、マルチビット信号DQの位相を変調することと、マルチビット信号DQのデューティサイクルを変調することとを含むことができる。マルチビット信号DQの位相を変調することは、マルチビット信号DQの初期値に1または0の値をセットすることに対応し得る。マルチビット信号DQのデューティサイクルを変調することは、マルチビット信号DQの値を、マルチビット信号のサイクルの残りの間に初期値から第2の値に変更することに対応し得る。
【００３２】
例示のために、シンボル222は、0の位相変調および0%のデューティサイクルを有するマルチビット信号DQに対応する。したがって、複数のビットがシンボル222に対応する時に、マルチビット信号は、0の初期値を有し、マルチビット信号DQのサイクル全体の間に初期値のままであることができる。シンボル224は、0の位相および50%のデューティサイクルを有するマルチビット信号DQに対応する。したがって、複数のビットがシンボル224に対応する時に、マルチビット信号は、0の初期値を有する。このマルチビット信号DQは、マルチビット信号DQのサイクルの第1の半分の間に初期値のままであることができ、マルチビット信号DQの第2の1/2サイクルの間に初期値から第2の値(たとえば、1)に推移することができる。シンボル226は、1の位相および50%のデューティサイクルを有するマルチビット信号DQに対応する。したがって、複数のビットがシンボル226に対応する時に、マルチビット信号は、1の初期値を有する。このマルチビット信号DQは、マルチビット信号DQのサイクルの第1の半分の間に初期値のままであることができ、初期値から第2の値(たとえば、0)に推移することができる。シンボル228は、1の位相変調および100%のデューティサイクルを有するマルチビット信号DQに対応する。したがって、複数のビットがシンボル228に対応する時に、マルチビット信号は、1の初期値を有し、マルチビット信号DQのサイクル全体の間に初期値のままであることができる。
【００３３】
図3を参照すると、同期信号のサイクルの半分に対応する時間期間中にMビットのデータを送信する際に使用されるシンボルの例示的実施形態が、示され、300、320、および340と指定されている。M=2の時に、データ信号(たとえば、図1のマルチビット信号110または図2のデータ信号204)は、テーブル300に従って生成され得る。テーブル300に示されているように、M個のビットは、トランスミッタ(たとえば、図1のトランスミッタ102)からレシーバ(たとえば、図1のレシーバ150)に送信されるべき第1のビット302および第2のビット304を含む。M個のビットの行の各々は、第1の部分310および第2の部分312を含む対応するシンボル(矢印によって示される)を有する。
【００３４】
特定の実施形態では、トランスミッタ(たとえば、図1のトランスミッタ102)が、シンボルテーブルを含まない場合があり、レシーバ(たとえば、図1のレシーバ150)に送信されるべき複数のビットに対応するシンボルを判定しない場合がある。たとえば、図2に示されているように、M=2の時には、テーブル300の各シンボルの第1の部分310および第2の部分312は、それぞれ第1のビット302および第2のビット304の値に対応する。したがって、M=2の時には、変調論理は、シンボルテーブルを使用してルックアップを実行するのではなく、複数のビットに基づいてマルチビット信号(たとえば、マルチビット信号110)を変調することができる。
【００３５】
シンボルテーブルが使用される時には、各テーブルは、複数(S)のシンボルを含み、S=2(M)であり、Mは、同期信号の半分のサイクル内に送信されるべきデータのビット数に対応する。図3では、テーブル320は、3ビットのデータ(M=3)を送信するのに使用できるシンボルを示す。テーブル340は、4ビットのデータ(M=4)を送信するのに使用できるシンボルを示す。図3に示されているように、シンボルの各々は、2(M-1)個の部分に分割され得る。たとえば、テーブル320は、3ビットのデータ(たとえば、M=3)に対応するシンボルを示し、対応するシンボルの各々は、4つの部分(たとえば、2(3-1)=4)に分割される。特定の実施形態では、テーブル300、320、340に含まれるシンボルは、2(M-1)個のビットとして記憶され得、各ビットは、2(M-1)個の部分のうちの特定の1つの間のマルチビット信号の値(たとえば、0または1)を表す。したがって、サンプリング論理(たとえば、サンプリング論理154)は、マルチビット信号によって表される2(M-1)個のビットを判定するように構成され得、その2(M-1)個のビットを復号論理(たとえば、復号論理160)に供給することができる。復号論理は、サンプリング論理から受け取られた2(M-1)個のビットに基づいてシンボルを判定することができる。2(M-1)個のビットによって表されるシンボルに基づいて、復号論理は、マルチビット信号によって表される複数のビット(たとえば、複数のビット120)を判定することができる。
【００３６】
図3に示されているように、シンボルの各々は、多くとも2つの推移(たとえば、ロウ値からハイ値へまたはハイ値からロウ値へ)を含む。第1の推移は、マルチビット信号を初期値(たとえば、0または1)に初期化することに対応し得る。マルチビット信号の初期化は、マルチビット信号の位相変調に対応することができ、変調論理(たとえば、図1の変調論理134)によって実行され得る。第1の推移は、同期信号(たとえば、図1の同期信号126)の第1のエッジ(たとえば、リーディングエッジまたは立ち下がりエッジ)で発生することができる。第2の推移は、マルチビット信号のデューティサイクル変調に対応することができ、変調論理(たとえば、図1の変調論理134)によって実行され得る。第2の推移は、同期信号の第1のエッジ(たとえば、リーディングエッジまたは立ち下がりエッジ)と同期信号の第2のエッジ(たとえば、立ち下がりエッジまたはリーディングエッジ)との間に発生することができる。言い換えると、各シンボルは、マルチビット信号が初期値に初期化された後に、同期信号のリーディングエッジと立ち下がりエッジとの間の期間中に多くとも1つの推移を含むことができる。
【００３７】
テーブル300、320、340に示されたシンボルの各々は、同期信号(たとえば、図2の同期信号DQs)のサイクル(たとえば、図2のサイクル210)の一部(たとえば、図2の第1の部分212または第2の部分214)の間に送信され得る。したがって、複数のビットは、同期信号の周波数を高めることなく、マルチビット信号内で符号化され、同期信号のサイクルの各半分の間に送信され得る。さらに、同期信号の周波数を高めることなく、マルチビット信号が受け取られ得、複数のビットが、同期信号のサイクルの各半分の間に復号され得る。
【００３８】
図4を参照すると、同期信号のサイクルの半分に対応する時間期間中に受け取られるマルチビット信号によって表される複数のビットを判定する方法の特定の例示的実施形態の流れ図が示され、400と指定されている。方法400は、402で、バスを介して、同期信号のサイクルの半分に対応する時間期間中にトランスミッタからマルチビット信号を受け取ることを含む。404では、方法400は、マルチビット信号によって表される複数のビットを復号することを含む。マルチビット信号によって表される複数のビットを復号することは、408で、マルチビット信号をサンプリングすることと、410で、マルチビット信号のサンプリングに基づいてマルチビット信号に対応するシンボルを判定することとを含む。マルチビット信号によって表される複数のビットを復号することは、412で、シンボルに基づいて複数のビットを判定することを含む。406では、この方法は、同期信号に基づいてメモリデバイスの1つまたは複数のストレージ要素において複数のビットを記憶することを含む。
【００３９】
図4の方法400は、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、処理ユニット、たとえば中央処理装置(CPU)、デジタル信号プロセッサ(DSP)、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはこれらの任意の組合せによって実施され得る。一例として、図4の方法は、図6に関して説明されるように、命令を実行するプロセッサによって実行され得る。
【００４０】
図5を参照すると、同期信号のサイクルの半分に対応する時間期間中に送信される複数のビットを表すマルチビット信号を生成する方法の特定の例示的実施形態の流れ図が、示され、500と指定されている。方法500は、502で、送信するべき複数のビットを受け取ることを含む。504では、方法500は、複数のビットを表すマルチビット信号を生成するために複数のビットを符号化することを含む。複数のビットを表すマルチビット信号を生成することは、508で、複数のビットに対応するシンボルを判定することと、510で、シンボルに基づいてマルチビット信号の位相およびマルチビット信号のデューティサイクルのうちの少なくとも1つを変調することとを含むことができる。方法500は、506で、バスを介して、同期信号のサイクルの半分に対応する時間期間中にマルチビット信号を送信することを含む。
【００４１】
図5の方法は、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、処理ユニット、たとえば中央処理装置(CPU)、デジタル信号プロセッサ(DSP)、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはこれらの任意の組合せによって実施され得る。一例として、図5の方法は、図6に関して説明されるように、命令を実行するプロセッサによって実行され得る。
【００４２】
図6を参照すると、同期信号のサイクルの半分に対応する時間期間中に複数のビットを表すマルチビット信号を符号化し、復号するように構成されたワイヤレス通信デバイスの特定の例示的実施形態のブロック図が、示され、全体的に600と指定されている。デバイス600は、メモリ632に結合された、デジタル信号プロセッサ(DSP)610などのプロセッサを含む。DSP 610およびメモリ632は、同期信号のサイクルの半分に対応する時間期間中に複数のビットを表すマルチビット信号を符号化し、かつ/または復号するように構成され得る。図示の実施形態では、マルチビット信号は、図1のマルチビット信号110、図2のマルチビット信号DQに対応し、DSP 610およびメモリ632は、図1〜図3を参照して説明された動作または機能のうちの1つまたは複数を実行するように構成され得、あるいは、図4および/または図5の方法に従って動作することができ、あるいはその任意の組合せである。
【００４３】
特定の実施形態では、DSP 610は、DSP 610によって実行された時に、DSP 610に、同期信号のサイクルの半分に対応する時間期間中に複数のビットを表すマルチビット信号を符号化させ、かつ/または復号させる命令664を含むことができる。たとえば、命令664は、DSP 610によって実行された時に、DSP 610に、図1のレシーバ150および図4の方法を参照して説明されたように、マルチビット信号を複数のビットに復号させることができる。命令664は、DSP 610によって実行された時に、DSP 610に、図3を参照して説明されたシンボルテーブル300、320、340などの1つまたは複数のテーブルを使用してマルチビット信号を復号させる命令を含むことができる。命令664は、DSP 610によって実行された時に、DSP 610に、図1のトランスミッタ102および図5の方法を参照して説明されたように、マルチビット信号内で複数のビットを符号化させる命令を含むこともできる。命令664は、DSP 610によって実行された時に、DSP 610に、図3を参照して説明されたシンボルテーブル300、320、340などの1つまたは複数のテーブルを使用してマルチビット信号を復号させる命令を含むことができる。
【００４４】
特定の実施形態では、メモリ632は、メモリ632のメモリコントローラによって実行された時に、メモリコントローラに、同期信号のサイクルの半分に対応する時間期間中に複数のビットを表すマルチビット信号を符号化させ、かつ/または復号させる命令662を含むことができる。たとえば、命令662は、メモリ632のメモリコントローラによって実行された時に、メモリコントローラに、図1のレシーバ150および図4の方法を参照して説明されたように、マルチビット信号を複数のビットに復号させることができる。命令662は、メモリ632のメモリコントローラによって実行された時に、メモリコントローラに、図3を参照して説明されたシンボルテーブル300、320、340などの1つまたは複数のテーブルを使用してマルチビット信号を復号させる命令を含むことができる。命令662は、メモリ632のメモリコントローラによって実行された時に、メモリコントローラに、図1のトランスミッタ102および図5の方法を参照して説明されたように、マルチビット信号内で複数のビットを符号化させる命令を含むこともできる。命令662は、メモリ632のメモリコントローラによって実行された時に、メモリコントローラに、図3を参照して説明されたシンボルテーブル300、320、340などの1つまたは複数のテーブルを使用してマルチビット信号を復号させる命令を含むことができる。
【００４５】
図6は、デジタル信号プロセッサ610に結合されたディスプレイコントローラ626およびディスプレイ628をも示す。コーダ/デコーダ(コーデック)634も、デジタル信号プロセッサ610に結合され得る。スピーカ636およびマイクロホン638が、コーデック634に結合され得る。
【００４６】
図6は、ワイヤレスコントローラ640が、デジタル信号プロセッサ610とワイヤレスアンテナ642とに結合され得ることをも示す。ある特定の実施形態では、DSP 610、ディスプレイコントローラ626、メモリ632、コーデック634、およびワイヤレスコントローラ640は、システムインパッケージデバイスまたはシステムオンチップデバイス622に含まれる。特定の実施形態では、入力デバイス630および電源644が、システムオンチップデバイス622に結合される。その上、特定の実施形態では、図6に示されているように、ディスプレイ628、入力デバイス630、スピーカ636、マイクロホン638、ワイヤレスアンテナ642、および電源644が、システムオンチップデバイス622の外部にある。しかしながら、ディスプレイ628、入力デバイス630、スピーカ636、マイクロホン638、ワイヤレスアンテナ642、および電源644の各々は、インターフェースまたはコントローラなど、システムオンチップデバイス622のコンポーネントに結合され得る。
【００４７】
説明される実施形態に関連して、図1の入力インターフェース104、送信されるべき複数のビットを受け取るように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなどの送信されるべき複数のビットを受け取るための手段を含むことができるシステムが、開示される。このシステムは、図1の信号生成論理130もしくは図1の変調論理134、複数のビットを表すマルチビット信号を生成するように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、複数のビットを表すマルチビット信号を生成するために複数のビットを符号化するための手段を含むこともできる。このシステムは、図1の信号生成論理130または図1の変調論理134、複数のビットに対応するシンボルを判定するように構成された1つまたは複数のデバイスまたは回路など、複数のビットに対応するシンボルを判定するための手段をも含むことができる。このシステムは、図1の変調論理134、シンボルに基づいてマルチビット信号の位相およびマルチビット信号のデューティサイクルのうちの少なくとも1つを変調するように構成された1つまたは複数の他のデバイスまたは回路など、シンボルに基づいてマルチビット信号の位相およびマルチビット信号のデューティサイクルのうちの少なくとも1つを変調するための手段をも含むことができる。このシステムは、図1のトランスミッタ102もしくは図1の変調論理134、バスを介して同期信号のサイクルの半分に対応する時間期間中にマルチビット信号を送信するように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、バスを介して同期信号のサイクルの半分に対応する時間期間中にマルチビット信号を送信するための手段をも含むことができる。このシステムは、図1の内部クロック132、第1のクロック信号を生成するように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、第1のクロック信号を生成するための手段をも含むことができる。このシステムは、図1の同期論理112、同期信号を生成するように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、同期信号を生成するための手段をも含むことができる。このシステムは、図1のプログラム可能遅延論理114
、同期信号のプログラム可能な遅延を判定するように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、同期信号のプログラム可能な遅延を判定するための手段をも含むことができる。
【００４８】
このシステムは、図1のオーバーサンプラ152、バスを介して同期信号のサイクルの半分に対応する時間期間中にトランスミッタからマルチビット信号を受け取るように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、バスを介して同期信号のサイクルの半分に対応する時間期間中にトランスミッタからマルチビット信号を受け取るための手段をも含むことができる。このシステムは、図1のサンプリング論理154、マルチビット信号をサンプリングするように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、マルチビット信号をサンプリングするための手段をも含むことができる。このシステムは、図1の復号論理160、マルチビット信号に対応するシンボルを判定するように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、マルチビット信号に対応するシンボルを判定するための手段をも含むことができる。このシステムは、図1の復号論理160、マルチビット信号によって表される複数のビットを判定するように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、マルチビット信号によって表される複数のビットを復号するための手段をも含むことができる。このシステムは、図1のキャプチャフロップ162、メモリデバイスの1つまたは複数のストレージ要素において複数のビットを記憶するように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、メモリデバイスの1つまたは複数のストレージ要素において複数のビットを記憶するための手段をも含むことができる。このシステムは、図1の内部クロック156、第1のクロック信号を生成するように構成された1つもしくは複数の他のデバイスもしくは回路、またはその任意の組合せなど、第1のクロック信号を生成するための手段をも含むことができる。
【００４９】
前述の開示されるデバイスおよび機能性は、設計され、コンピュータ可読媒体上に記憶されたコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)に構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造するファブリケーションハンドラに供給され得る。結果の製品は、その後に半導体ダイに切断され、半導体チップにパッケージ化される半導体ウェハを含む。次いで、チップは、上で説明されたデバイス内で使用される。図7に、同期信号のサイクルの半分に対応する時間期間中に複数のビットを表すマルチビット信号を符号化し、復号するように構成された電子デバイスを製造するための製造プロセス700の特定の例示的実施形態のデータフロー図を示す。
【００５０】
物理デバイス情報702が、調査コンピュータ706など、製造プロセス700において受け取られる。物理デバイス情報702は、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せなど、半導体デバイスの少なくとも1つの物理特性を表す設計情報を含むことができる。たとえば、物理デバイス情報702は、調査コンピュータ706に結合されたユーザインターフェース704を介して入力される物理パラメータ、材料特性、および構造情報を含むことができる。調査コンピュータ706は、メモリ710などのコンピュータ可読媒体に結合された、1つまたは複数の処理コアなどのプロセッサ708を含む。メモリ710は、プロセッサ708に、ファイルフォーマットに従うように物理デバイス情報702を変換させ、ライブラリファイル712を生成させるために実行可能なコンピュータ可読命令を記憶することができる。
【００５１】
特定の実施形態では、ライブラリファイル712は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル712は、electronic design automation (EDA)ツール720とともに使用するために提供される、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せを含むデバイスを含む半導体デバイスのライブラリを含むことができる。
【００５２】
ライブラリファイル712は、メモリ718に結合された、1つまたは複数の処理コアなどのプロセッサ716を含む設計コンピュータ714においてEDAツール720に関連して使用され得る。EDAツール720は、設計コンピュータ714のユーザが、ライブラリファイル712の、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せを含む回路を設計することを可能にするために、メモリ718においてプロセッサ実行可能命令として記憶され得る。たとえば、設計コンピュータ714のユーザは、設計コンピュータ714に結合されたユーザインターフェース724を介して回路設計情報722を入力することができる。回路設計情報722は、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せなどの半導体デバイスの少なくとも1つの物理特性を表す設計情報を含むことができる。例示のために、回路設計特性は、特定の回路の識別と回路設計における他の要素に対する関係、位置決め情報、特徴サイズ情報、相互接続情報、または半導体デバイスの物理特性を表す他の情報を含むことができる。
【００５３】
設計コンピュータ714は、ファイルフォーマットに従うために、回路設計情報722を含む設計情報を変換するように構成され得る。例示のために、ファイルフォーメーションは、平面幾何形状、テキストラベル、およびグラフィックデータシステム(GDSII)ファイルフォーマットなどの階層フォーマット内の回路レイアウトに関する他の情報を表すデータベース2進ファイルフォーマットを含むことができる。設計コンピュータ714は、他の回路または情報に加えて、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せを記述する情報を含む、GDSIIファイル726などの変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数を含み、システムオンチップ(SOC)内の追加の電子回路およびコンポーネントをも含む、SOCに対応する情報を含むことができる。
【００５４】
GDSIIファイル726は、GDSIIファイル726内の変換された情報に従って、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せを製造するために、製造プロセス728において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク732として図示された、フォトリソグラフィ処理とともに使用されるマスクなど、1つまたは複数のマスクを作成するために、マスク製造業者730にGDSIIファイル726を供給することを含むことができる。マスク732は、試験され、代表的なダイ736などのダイに分離され得る1つまたは複数のウェハ734を生成するために、製造プロセス中に使用され得る。ダイ736は、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せを含むデバイスを含む回路を含む。
【００５５】
ダイ736は、パッケージ化プロセス738に供給され得、ここで、ダイ736が、代表的なパッケージ740に組み込まれる。たとえば、パッケージ740は、単一のダイ736またはシステムインパッケージ(SiP)配置などの複数のダイを含むことができる。パッケージ740は、Joint Electron Device Engineering Council (JEDEC)標準規格など、1つまたは複数の標準規格または仕様に従うように構成され得る。
【００５６】
パッケージ740に関する情報は、コンピュータ746において記憶されるコンポーネントライブラリを介するなど、様々な製品設計者に配布され得る。コンピュータ746は、メモリ750に結合された、1つまたは複数の処理コアなどのプロセッサ748を含むことができる。プリント回路基板(PCB)ツールが、ユーザインターフェース744を介してコンピュータ746のユーザから受け取られるPCB設計情報742を処理するために、メモリ750においてプロセッサ実行可能命令として記憶され得る。PCB設計情報742は、回路基板上のパッケージ化された半導体デバイスの物理位置決め情報を含むことができ、パッケージ化された半導体デバイスは、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せを含むパッケージ740に対応する。
【００５７】
コンピュータ746は、回路基板上のパッケージ化された半導体デバイスの物理位置決め情報ならびにトレースおよびビアなどの電気接続のレイアウトを含むデータを有するGERBERファイル752などのデータファイルを生成するためにPCB設計情報742を変換するように構成され得、パッケージ化された半導体デバイスは、図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せを含むパッケージ740に対応する。他の実施形態では、変換されたPCB設計情報によって生成されるデータファイルは、GERBERフォーマット以外のフォーマットを有することができる。
【００５８】
GERBERファイル752は、基板アセンブリプロセス754において受け取られ、GERBERファイル752内に記憶された設計情報に従って製造される代表的なPCB 756などのPCBを作成するのに使用され得る。たとえば、GERBERファイル752は、PCB生産プロセスの様々なステップを実行するために、1つまたは複数の機械にアップロードされ得る。PCB756は、パッケージ740を含む電子部品を装着されて、代表的なプリント回路アセンブリ(PCA)758を形成することができる。
【００５９】
PCA 758は、製品製造プロセス760において受け取られ、第1の代表的な電子デバイス762および第2の代表的な電子デバイス764などの1つまたは複数の電子デバイスに統合され得る。例示的な非限定的な例として、第1の代表的な電子デバイス762、第2の代表的な電子デバイス764、またはその両方は、図1のトランスミッタ102、図1のレシーバ150、および/または図3のテーブル300、320、340のうちの1つもしくは複数がそれに統合される、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、定位置データユニット、およびコンピュータという群から選択され得る。別の例示的な非限定的な例として、電子デバイス762および764のうちの1つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メーター検針機器などの定位置データユニット、またはデータもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、あるいはその任意の組合せなどのリモートユニットとされ得る。図7は、本開示の教示によるリモートユニットを示すが、本開示は、これらの図示のユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路網を含むアクティブな集積回路網を含む任意のデバイス内で適切に使用され得る。
【００６０】
図1のトランスミッタ102、図1のレシーバ150、図3のテーブル300、320、340のうちの1つもしくは複数、またはその任意の組合せを含むデバイスは、例示的なプロセス700内で説明されるように、製造され、処理され、電子デバイスに組み込まれ得る。図1〜図6に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル712、GDSIIファイル726、およびGERBERファイル752内など、様々な処理ステージにおいて含まれ、ならびに、調査コンピュータ706のメモリ710、設計コンピュータ714のメモリ718、コンピュータ746のメモリ750、基板アセンブリプロセス754においてなど様々なステージにおいて使用される1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリにおいて格納され、また、マスク732、ダイ736、パッケージ740、PCA 758、プロトタイプ回路もしくはデバイス(図示せず)などの他の製品、またはその任意の組合せなどの1つまたは複数の他の物理実施形態に組み込まれ得る。物理デバイス設計から最終生産までの生産の様々な代表的なステージが、図示されているが、他の実施形態では、より少数のステージが使用され得、あるいは、追加のステージが含められ得る。同様に、プロセス700は、単一のエンティティによって、またはプロセス700の様々なステージを実行する1つまたは複数のエンティティによって実行され得る。
【００６１】
当業者は、さらに、本明細書で開示される実施形態に関連して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはその両方の組合せとして実施され得ることを了解するはずである。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップは、上で全般的にその機能性に関して説明された。そのような機能性が、ハードウェアまたはプロセッサ実行可能命令のどちらとして実施されるのかは、特定の応用例と、システム全体に課せられる設計制約とに依存する。当業者は、説明される機能性を特定の応用例ごとに様々な形で実施することができるが、そのような実施判断が本開示の範囲からの逸脱を引き起こすと解釈されてはならない。
【００６２】
本明細書で開示される実施形態に関連して説明される方法またはアルゴリズムのステップは、ハードウェア内で直接に、プロセッサによって実行されるソフトウェアモジュール内で、またはこの2つの組合せにおいて、実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取専用メモリ(ROM)、プログラム可能読取専用メモリ(PROM)、消去可能プログラム可能読取専用メモリ(EPROM)、電気的消去可能プログラム可能読取専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取専用メモリ(CD-ROM)、または当技術分野で既知の任意の他の形の非一時的記憶媒体内に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替案では、記憶媒体は、プロセッサに一体とされ得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)内に存在することができる。ASICは、コンピューティングデバイスまたはユーザ端末内に存在することができる。代替案では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内にディスクリートコンポーネントとして存在することができる。
【００６３】
開示される実施形態の様々な説明は、当業者が開示される実施形態を作りまたは使用することを可能にするために提供される。これらの実施形態に対する様々な変更は、当業者にたやすく明白になり、本明細書で定義される原理は、本開示の範囲から逸脱せずに他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることを意図されてはおらず、以下の特許請求の範囲によって定義される原理および新規の特徴と一貫する可能な最も広い範囲に従わなければならない。
【符号の説明】
【００６４】
100  システム
102  トランスミッタ
104  入力インターフェース
110  マルチビット信号
112  同期論理
114  プログラム可能遅延論理
118  外部クロック信号
120  複数のビット
126  同期信号
130  信号生成論理
132  内部クロック
134  変調論理
136  内部クロック信号
140  バス
142  データ通信経路
144  同期経路
150  レシーバ
152  オーバーサンプラ
154  サンプリング論理
156  内部クロック
158  内部クロック信号
160  復号論理
162  キャプチャフロップ
210  サイクル
212  第1の部分
214  第2の部分
220  データ
221  データ
222  シンボル
223  データ
224  シンボル
225  データ
226  シンボル
227  データ
228  シンボル
300  テーブル
302  第1のビット
304  第2のビット
310  第1の部分
312  第2の部分
320  テーブル
340  テーブル
400  方法
500  方法
600  デバイス
610  デジタル信号プロセッサ(DSP)
622  システムオンチップデバイス
626  ディスプレイコントローラ
628  ディスプレイ
630  入力デバイス
632  メモリ
634  コーダ/デコーダ(コーデック)
636  スピーカ
638  マイクロホン
640  ワイヤレスコントローラ
642  ワイヤレスアンテナ
644  電源
662  命令
664  命令
700  製造プロセス
702  物理デバイス情報
704  ユーザインターフェース
706  調査コンピュータ
708  プロセッサ
710  メモリ
712  ライブラリファイル
714  設計コンピュータ
716  プロセッサ
718  メモリ
720  Electronic design automation (EDA)ツール
722  回路設計情報
724  ユーザインターフェース
726  GDSIIファイル
728  製造プロセス
730  マスク製造業者
732  マスク
734  ウェハ
736  ダイ
738  パッケージ化プロセス
740  パッケージ
742  PCB設計情報
744  ユーザインターフェース
746  コンピュータ
748  プロセッサ
750  メモリ
752  GERBERファイル
754  基板アセンブリプロセス
756  PCB
758  PCA
760  製品製造プロセス
762  電子デバイス
764  電子デバイス
DQ  マルチビット信号
DQs  同期信号
f  第1の周波数
f'  第2の周波数
f''  第3の周波数
M  データのビット数
S  シンボルの個数
T  周期
T'  第2の周期
T''  周期
【図１】
2016518794.tif 000003
【図２】
2016518794.tif 000004
【図３】
2016518794.tif 000005
【図４】
2016518794.tif 000006
【図５】
2016518794.tif 000007
【図６】
2016518794.tif 000008
【図７】
2016518794.tif 000009
【手続補正書】
【提出日】平成27年6月1日(2015.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランスミッタによって、送信されるべき複数のビットを受け取るステップと、
前記トランスミッタによって、クロック信号と前記クロック信号とは別個である同期信号とを生成するステップと、
前記トランスミッタによって、前記クロック信号に基づいて、前記複数のビットを表すマルチビット信号を生成するために前記複数のビットを符号化するステップと、
前記トランスミッタによって、バスを介して、前記同期信号のサイクルの半分に対応する時間期間中に前記マルチビット信号を送信するステップと
を含む方法。
【請求項２】
前記クロック信号は、前記同期信号を生成する第2のクロックとは別個である第1のクロックによって生成される、請求項1に記載の方法。
【請求項３】
前記複数のビットに対応するシンボルを判定するステップをさらに含み、前記マルチビット信号は、前記同期信号とは別個であり、前記シンボルに基づいて符号化される、請求項1に記載の方法。
【請求項４】
前記シンボルに基づいて前記マルチビット信号の位相および前記マルチビット信号のデューティサイクルのうちの少なくとも1つを変調するステップをさらに含み、前記マルチビット信号は、前記時間期間中に多くとも3つの推移を含む、請求項3に記載の方法。
【請求項５】
前記クロック信号は、内部クロックによって生成され、前記同期信号は、前記内部クロックとは異なる第2のクロックに基づいて生成され、前記クロック信号は、前記同期信号の第2の周波数より高い第1の周波数を有する、請求項1に記載の方法。
【請求項６】
前記クロック信号は、リング発振器を含む内部クロックによって生成される、請求項1に記載の方法。
【請求項７】
前記複数のビットは、前記バスを介してメモリデバイスに結合されたプロセッサにおいて受け取られる、請求項1に記載の方法。
【請求項８】
前記バスを介して前記同期信号を送信するステップをさらに含み、前記マルチビット信号は、位相変調およびデューティサイクル変調のうちの少なくとも1つを実行することによって生成され、前記メモリデバイスは、ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含む、請求項7に記載の方法。
【請求項９】
送信されるべき複数のビットを受け取るように構成された入力インターフェースと、
同期信号を生成するように構成された同期信号論理と、
クロック信号を生成することと、
前記クロック信号に基づいて、前記複数のビットを表すマルチビット信号を生成するために前記複数のビットを符号化することと、
バスを介して、前記同期信号のサイクルの半分に対応する時間期間中に前記マルチビット信号を送信することであって、前記同期信号が前記クロック信号とは別個である、ことと
を行うように構成された信号生成論理と
を含む装置。
【請求項１０】
前記クロック信号は、前記同期信号を生成する第2のクロックとは別個である第1のクロックによって生成される、請求項9に記載の装置。
【請求項１１】
前記信号生成論理は、前記複数のビットに対応するシンボルを判定するようにさらに構成され、前記マルチビット信号は、前記同期信号とは別個であり、前記信号生成論理は、前記シンボルに基づいて前記マルチビット信号を符号化する、請求項9に記載の装置。
【請求項１２】
前記信号生成論理は、前記シンボルに基づいて前記マルチビット信号の位相および前記マルチビット信号のデューティサイクルのうちの少なくとも1つを変調するように構成された変調論理を含み、前記マルチビット信号は、前記時間期間中に多くとも3つの推移を含む、請求項11に記載の装置。
【請求項１３】
前記信号生成論理は、前記マルチビット信号の変調中に前記クロック信号に応答し、前記同期信号は、前記クロック信号とは別個であるシステムクロック信号に基づいて生成され、前記クロック信号は、前記同期信号の第2の周波数より高い第1の周波数を有する、請求項9に記載の装置。
【請求項１４】
前記クロック信号を生成するように構成されたリング発振器をさらに含む、請求項9に記載の装置。
【請求項１５】
前記バスを介して前記同期信号を送信するように構成された同期信号論理をさらに含み、前記入力インターフェース、前記信号生成論理、および前記同期信号論理は、少なくとも1つの半導体ダイに統合される、請求項9に記載の装置。
【請求項１６】
前記少なくとも1つの半導体ダイは、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、定位置データユニット、コンピュータ、またはその組合せ内に統合される、請求項15に記載の装置。
【請求項１７】
前記入力インターフェースは、前記信号生成論理に結合され、前記信号生成論理は、前記バスを介してメモリデバイスに結合される、請求項9に記載の装置。
【請求項１８】
前記マルチビット信号は、位相変調およびデューティサイクル変調のうちの少なくとも1つを実行することによって生成され、前記メモリデバイスは、ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含む、請求項17に記載の装置。
【請求項１９】
プロセッサによって実行された時に、前記プロセッサに、
トランスミッタから同期信号を受け取らせ、
前記同期信号とは別個である第1のクロック信号を生成させ、
バスを介して、前記同期信号のサイクルの半分に対応する時間期間中に前記トランスミッタからマルチビット信号を受け取らせ、
前記第1のクロック信号に基づいて前記マルチビット信号によって表される複数のビットを復号させ、
前記複数のビットをメモリデバイスの1つまたは複数のストレージ要素において記憶させる
命令を含む、コンピュータ可読ストレージデバイス。
【請求項２０】
前記第1のクロック信号は、リング発振器を含む内部クロックによって生成され、前記複数のビットは、前記第1のクロック信号に基づいて前記マルチビット信号をサンプリングすることによって復号される、請求項19に記載のコンピュータ可読ストレージデバイス。
【請求項２１】
前記マルチビット信号は、前記第1のクロック信号とは別個であり、前記複数のビットを復号することは、前記マルチビット信号に対応するシンボルを判定することをさらに含む、請求項19に記載のコンピュータ可読ストレージデバイス。
【請求項２２】
前記プロセッサによって実行された時に、前記プロセッサに前記マルチビット信号をサンプリングさせる命令をさらに含み、前記マルチビット信号は、前記同期信号とは別個であり、シンボルは、前記マルチビット信号の前記サンプリングに基づいて判定される、請求項19に記載のコンピュータ可読ストレージデバイス。
【請求項２３】
前記プロセッサによって実行された時に、前記プロセッサに前記第1のクロック信号を生成させる命令をさらに含み、前記マルチビット信号は、前記第1のクロック信号に対応する周波数でサンプリングされ、前記同期信号の前記サイクルの半分に対応する前記時間期間は、前記第1のクロック信号とは別個であり、前記第1のクロック信号の周波数より低い周波数を有する、第2のクロック信号に基づいて判定される、請求項22に記載のコンピュータ可読ストレージデバイス。
【請求項２４】
前記命令は、セットトップボックス、音楽プレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、定位置データユニット、コンピュータ、またはその組合せから選択されたデバイス内に統合されたプロセッサによって実行可能である、請求項19に記載のコンピュータ可読ストレージデバイス。
【請求項２５】
前記同期信号は、前記バスを介して前記トランスミッタから受け取られ、前記マルチビット信号は、メモリデバイスにおいて受け取られ、前記メモリデバイスは、前記バスを介してプロセッサに結合される、請求項19に記載のコンピュータ可読ストレージデバイス。
【請求項２６】
前記マルチビット信号は、位相変調およびデューティサイクル変調のうちの少なくとも1つを実行することによって生成され、前記メモリデバイスは、ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含む、請求項25に記載のコンピュータ可読ストレージデバイス。
【請求項２７】
同期信号を生成するための手段と、
前記同期信号とは別個である第1のクロック信号を生成するための手段と、
送信されるべき複数のビットを受け取るための手段と、
前記第1のクロック信号に基づいて、前記複数のビットを表すマルチビット信号を生成するために前記複数のビットを符号化するための手段と、
前記同期信号のサイクルの半分に対応する時間期間中に前記マルチビット信号を送信するための手段と
を含む装置。
【請求項２８】
前記複数のビットに対応するシンボルを判定するための手段をさらに含み、符号化するための前記手段は、前記シンボルに基づいて前記マルチビット信号を生成し、前記同期信号を生成するための前記手段は、前記第1のクロック信号を生成するための前記手段とは別個である
請求項27に記載の装置。
【請求項２９】
前記シンボルに基づいて前記マルチビット信号の位相および前記マルチビット信号のデューティサイクルのうちの少なくとも1つを変調するための手段をさらに含み、前記マルチビット信号は、前記時間期間中に多くとも3つの推移を含む、請求項28に記載の装置。
【請求項３０】
変調するための前記手段は、前記マルチビット信号の前記変調中に前記第1のクロック信号に応答し、前記同期信号は、前記マルチビット信号とは別個であり、前記同期信号は、外部クロックから受け取られる第2のクロック信号に基づいて生成される、請求項29に記載の装置。
【請求項３１】
前記第1のクロック信号を生成するための前記手段は、リング発振器を含む、請求項28に記載の装置。
【請求項３２】
前記同期信号を送信するための手段をさらに含み、複数のビットを受け取るための前記手段は、プロセッサに結合され、前記同期信号を送信するための前記手段は、ダブルデータレート(DDR)シンクロナスダイナミックランダムアクセスメモリ(SDRAM)を含むメモリデバイスに結合される、請求項27に記載の装置。
【請求項３３】
トランスミッタから同期信号を受け取るための第1のステップと、
前記同期信号とは別個であるクロック信号を生成するための第2のステップと、
バスを介して、前記同期信号のサイクルの半分に対応する時間期間中に前記トランスミッタからマルチビット信号を受け取るための第3のステップと、
前記クロック信号に基づいて、前記マルチビット信号によって表される複数のビットを復号するための第4のステップと、
前記同期信号に基づいてメモリデバイスの1つまたは複数のストレージ要素において前記複数のビットを記憶するための第5のステップと
を含む方法。
【請求項３４】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製造するステップであって、前記半導体デバイスは、
送信されるべき複数のビットを受け取るように構成された入力インターフェースと、
同期信号を生成するように構成された同期論理と、
クロック信号を生成することと、
前記クロック信号に基づいて、前記複数のビットを表すマルチビット信号を生成するために前記複数のビットを符号化することと、
バスを介して、前記同期信号のサイクルの半分に対応する時間期間中に前記マルチビット信号を送信することであって、前記同期信号が前記クロック信号とは別個である、ことと
を行うように構成された信号生成論理と
を含む、製造するステップと
を含む方法。
【請求項３５】
前記データファイルは、グラフィックデータシステム(GDSII)フォーマットを含む、請求項34に記載の方法。
【請求項３６】
前記データファイルは、GERBERフォーマットを含む、請求項34に記載の方法。
【国際調査報告】
2016518794.tif 000010
2016518794.tif 000011
2016518794.tif 000012
2016518794.tif 000013
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