(57)【特許請求の範囲】
【請求項１】
低電圧演算増幅器（１０）であって、
差動入力信号（ＶＩＮ）を受けるための入力、
前記入力に結合されたＮチャネルデプレッションモードトランジスタの差動対（３０，３２）であって、前記差動入力信号（ＶＩＮ）を受けかつそこから交流（ＡＣ）入力を生成するもの、
前記差動対（３０，３２）に結合された電流バイアス回路（３９）であって、該電流バイアス回路（３９）は前記ＡＣ入力を受けかつそこから入力段出力（６７）を生成し、該入力段出力（６７）は差動入力信号（ＶＩＮ）の増幅されたものであり、かつ前記入力段出力はほぼ等しい電流供給（ｓｏｕｒｃｅ）および電流引き込み（ｓｉｎｋ）能力を有する、前記電流バイアス回路（３９）、
前記電流バイアス回路から前記入力段出力を受けるように結合され、第１のバイアス出力および第２のバイアス出力を提供するバイアス回路（２３）、そして
前記バイアス回路に結合され、前記第１のバイアス出力および前記第２のバイアス出力を受け、そこから出力ドライバ段出力を提供し、前記出力ドライバ段出力は前記差動入力信号を増幅したものである、出力ドライバ段（２９）、
を具備することを特徴とする低電圧演算増幅器（１０）。
【請求項２】
前記差動入力信号（ＶＩＮ）はほぼグランド基準に近く前記差動対（３０，３２）をグランド電源導体において検知させかつ正の電源導体において前記差動入力信号（ＶＩＮ）を検知するため基板効果によりしきい値をシフトさせることを特徴とする請求項１記載の低電圧演算増幅器。
【請求項３】
低電圧演算増幅器のための方法であって、
差動入力（ＶＩＮ）を受ける段階、
前記差動入力（ＶＩＮ）をＭＯＳトランジスタの差動対（３０，３２）のゲートに印加する段階、
増幅された入力を前記差動対（３０，３２）の飽和電流にもとづき前記差動対（３０，３２）のドレイン出力から提供する段階、
デプレッションモードＭＯＳトランジスタ（１３）をソースフォロワ構成に結合して前記増幅された入力を受けかつそれに応じて前記低電圧演算増幅器のドライバ段（２９）のための制御信号を提供する段階であって、前記デプレッションモードＭＯＳトランジスタはシリコン基板上に形成されている、段階、
前記ドライバ段を前記デプレッションモードＭＯＳトランジスタからの前記制御信号を受けるために結合して第１のバイアス出力および第２のバイアス出力を形成し、これに応じて前記ドライバ段の各第１，第２の出力トランジスタを制御して出力ドライバ段信号を形成する段階、
を具備することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的には集積回路設計に関し、かつ、より特定的には、電源導体対電源導体間の（ｒａｉｌ−ｔｏ−ｒａｉｌ）入力能力を達成するためにデプレッションモードの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）装置を使用する差動増幅入力段を有するモノリシック演算増幅器に関する。
【０００２】
【従来の技術】
演算増幅器を含む電子システムに対する産業上の傾向はバッテリ電源から供給されるより低い動作電圧に向かっている。従って、増幅器は、高い入力インピーダンス、低い入力オフセット電圧、低いノイズ、高い帯域幅、高速かつ十分な出力ドライブ能力のような伝統的なＯＰアンプの備えに加えて低い電圧の単一電源動作を必要とする用途を有している。集積回路に対する異なる製造プロセスによって、ＯＰアンプの入力段に対する上に述べた基準を満足することを目指した、ダーリントンＰＮＰトランジスタおよびＰチャネルデプレッションモードＭＯＳＦＥＴのような差動入力段のための技術が可能になっている。増幅器の出力段は、低いクロスオーバひずみ、電源導体から電源導体までの性能を含む大きな出力電圧スイング、卓越した位相および利得マージン、低い出力インピーダンス、および対称的な電流供給（ソース：ｓｏｕｒｃｅ）および電流引き込み（シンク：ｓｉｎｋ）能力を目指して、ＮＰＮ，ＰＮＰおよびＭＯＳＦＥＴを含むトランジスタの組合わせを含む技術を使用してきている。
【０００３】
【発明が解決しようとする課題】
種々の形式の入力段が単一供給電源から動作するが、増幅器の動作に対する低電圧の制限はおのおのの形式の入力段およびおのおのの集積回路製造プロセスに対して異なる。ＯＰアンプのための現在の入力段の設計は寿命の終りが１ボルトに近いバッテリによって給電される製品における用途を妨げる電圧動作限界を有している。例えば、温度の影響および電流経路を補償するために複数のバイポーラトランジスタを使用するＯＰアンプは標準的なトランジスタのベース−エミッタ電圧降下によって引き起こされる低動作電圧限界を有する。
【０００４】
従って、バッテリ電源から給電される種々の用途において、特に演算増幅器の特性を低下させない低電圧の用途において使用できる多用途の演算増幅器の必要性が存在する。高い入力インピーダンスおよび低い入力オフセット電圧を提供するＯＰアンプの入力段の必要性が存在する。また、高速度および広い帯域幅を可能にするため信号経路におけるトランジスタを最少化しかつ依然として入力および出力双方の電源導体から電源導体までの能力を有するＯＰアンプの必要性が存在する。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明によれば、低電圧演算増幅器入力段（１２）が提供され、該入力段は、差動入力信号（ＶＩＮ）を受けるための入力、前記入力に結合された金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の差動対（３０，３２）であって、該ＭＯＳＦＥＴの差動対（３０，３２）は前記差動入力信号（ＶＩＮ）を受けかつそこから交流（ＡＣ）入力を生成するもの、そして前記ＭＯＳＦＥＴの差動対（３０，３２）に結合された電流バイアス回路（３９）であって、該電流バイアス回路（３９）は前記ＡＣ入力を受けかつそこから入力段出力（６７）を生成し、該入力段出力（６７）は差動入力信号（ＶＩＮ）の増幅されたものである、前記電流バイアス回路（３９）を備えている。
【０００６】
この場合、前記ＭＯＳＦＥＴの差動対（３０，３２）はＮチャネルデプレッションモードトランジスタから構成することができる。
【０００７】
また、前記差動入力信号（ＶＩＮ）はほぼグランド基準に近く前記ＭＯＳＦＥＴの差動対（３０，３２）をグランド電源導体において検知させかつ正の電源導体において前記差動入力信号（ＶＩＮ）を検知するため基板効果によりしきい値をシフトさせると好都合である。
【０００８】
本発明の別の態樣では、低電圧演算増幅器に対し増幅された入力を提供する方法が提供され、該方法は、差動入力（ＶＩＮ）を受ける段階、前記差動入力（ＶＩＮ）を金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の差動対（３０，３２）のゲートに印加する段階、そして前記増幅された入力を前記ＭＯＳＦＥＴの差動対（３０，３２）の飽和電流にもとづき前記ＭＯＳＦＥＴの差動対（３０，３２）のドレイン出力から提供する段階を備えている。
【０００９】
本発明のさらに別の態樣では、低電圧演算増幅器に対し増幅された入力を提供する方法が提供され、該方法は、ＯＰアンプ入力段出力（６７）における電流供給（ｓｏｕｒｃｅ）および電流引き込み（ｓｉｎｋ）能力を整合する段階を具備している。
【００１０】
【発明の実施の形態】
低電圧演算増幅器１０のためのブロック図が図１に示されている。差動入力信号ＶＩＮがＯＰアンプ入力段１２への２つの入力の間に印加される。ＯＰアンプ入力段１２の端子６７はＭＯＳＦＥＴ  １３のゲートに結合されている。ドレイン端子、ソース端子、およびゲート端子を備えたＭＯＳＦＥＴデバイスは電流導通用トランジスタであり、第１の電流端子、第２の電流端子および制御端子を有する。以下の説明においてはバイポーラトランジスタの代わりに適切な場合にＭＯＳＦＥＴまたは他の等価物を使用できることに注意を要する。ＭＯＳＦＥＴ  １３のドレインは、１ボルトのような、正の電源で動作する電源導体ＶＣＣに結合されている。演算増幅器１０のための負の電源は図面および説明においてはグランド基準として示されている。ＭＯＳＦＥＴ  １３のソースはシンク（ｓｉｎｋ）制御回路１４の入力にかつ電流シンク（ｃｕｒｒｅｎｔ  ｓｉｎｋ）１５の第１の端子に結合され、ほぼ２５マイクロアンペアを引き込む（ｓｉｎｋ）。ＭＯＳＦＥＴ  １３のバルク（図示せず）はある電圧基準（図示せず）に結合されている。電流シンク１５の第２の端子はグランド基準に結合されている。シンク制御回路１４の端子１０７はトランスリニアループ（ｔｒａｎｓｌｉｎｅａｒ  ｌｏｏｐ）１６の第１の入力にかつＮＰＮトランジスタ１８のベースに結合されている。容量２０はトランジスタ１８のベースおよびコレクタの間に結合され、かつ好ましい実施形態ではほぼ８ピコファラッドの容量を有する。エミッタ端子、コレクタ端子、およびベース端子を備えたＮＰＮトランジスタまたはＰＮＰトランジスタは電流導通用トランジスタであり、第１の電流端子、第２の電流端子、および制御端子を有する。トランジスタ１８のエミッタはグランド基準に結合され、一方トランジスタ１８のコレクタは出力信号、ＶＯＵＴ、を提供するために端子２５に結合されている。
【００１１】
図１におけるソース制御回路２２の端子１４７はトランスリニアループ１６の出力にかつＰＮＰトランジスタ２４のベースに結合されている。容量２６がトランジスタ２４のベースとコレクタとの間に結合されかつ好ましい実施形態ではほぼ８ピコファラッドの容量を有する。トランジスタ２４のエミッタは動作電位ＶＣＣに結合されている。トランジスタ２４のコレクタは出力ドライバ段の出力として信号ＶＯＵＴを提供するために端子２５に結合されている。ほぼ２０ピコファラッドに選択された、容量２８および、ほぼ１．４キロオームに選択された、抵抗２７は直列に端子２５とＯＰアンプの入力段１２の端子６７の間に結合されている。
【００１２】
低電圧演算増幅器１０は２つの増幅段を有する。ＯＰアンプ入力段１２の出力は第１段の増幅としての増幅された差動入力信号を構成しかつ出力段２９は第２段の増幅を提供する。ＭＯＳＦＥＴ  １３はＮチャネルデプレッションモードのソースフォロワＭＯＳＦＥＴとして接続されかつ負のしきい値電圧をもつよう処理される。デプレッションモードのソースフォロワにおいては、ゲート端子に与えられる電位はソース端子に受け渡される。該ＭＯＳＦＥＴ装置は入力信号を変化させあるいは増幅することはなくかつ従ってＯＰアンプ入力段１２の低電圧演算増幅器入力段からの受信した出力を転送する上で単一利得（ｕｎｉｔｙ  ｇａｉｎ）を提供する。ＭＯＳＦＥＴ１３はＭＯＳＦＥＴ装置に固有の高い入力インピーダンスを提供する。この高い入力インピーダンスはＭＯＳＦＥＴ装置を処理する上で形成される誘電体酸化物により、グランド基準へあるいは動作電位ＶＣＣへの電流経路からゲート端子を隔離することに基づく。
【００１３】
図１を参照すると、シンク制御回路１４は低電圧演算増幅器１０の電流引き込みまたは電流シンク能力を制御するトランジスタ１８のためのベース電流ドライブを発生する。低電圧演算増幅器１０は８ボルトから１ボルトのＶＣＣ動作範囲を有する。３ボルトの動作電位ＶＣＣでは、トランジスタ１８の電流シンク能力は５０ミリアンペアである。ソース制御回路２２は低電圧演算増幅器１０の電流供給または電流ソース能力を制御するトランジスタ２４のためのベース電流ドライブを発生する。３ボルトの動作電位ＶＣＣにおいては、トランジスタ２４の電流ソース能力は５０ミリアンペアである。信号ＶＩＮがＯＰアンプ入力段１２によって増幅されたとき、端子１０７におけるトランスリニアループ１６への信号は端子６７における信号の転送された出力である。従って、ＯＰアンプ入力段１２への入力信号ＶＩＮに基づき、トランスリニアループ１６はシンク制御回路１４が動作しかつ低電圧演算増幅器１０がトランジスタ１８を通して電流を引き込んでいる（ｓｉｎｋｉｎｇ）かあるいはソース制御回路２２が動作しかつ低電圧演算増幅器１０がトランジスタ２４を通して電流を供給している（ｓｏｕｒｃｉｎｇ）かを選択する。
【００１４】
図１を参照すると、２つの増幅段を備えた、低電圧演算増幅器１０は２つの周波数ポールを有する。抵抗２７および容量２８の機能は一方の周波数ポールを低電圧演算増幅器１０の帯域幅より高く移動させかつ他方の支配的な周波数ポールを周波数の上でより低く移動させることである。このポール分割技術の目的は増幅器の安定性を保証することである。すなわち、第２のポールを単一利得ポイントを超えて外側に移動させることにより、十分な位相マージンが達成され、それによって位相シフトが単一利得ポイントで１８０度でないようになり、かつ低電圧演算増幅器１０は発振を防止される。
【００１５】
図２は図１に示されるＯＰアンプとともに使用するのに適したＯＰアンプ入力段１２の好ましい実施形態の回路図を示す。低電圧演算増幅器１０において増幅された入力を提供する第１ステージはＯＰアンプ入力段１２によって達成される。信号ＶＩＮはＮチャネルのデプレッションモード金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）３０および３２のゲートの間に結合される。ＭＯＳＦＥＴ３０のドレインは電流源３４の一方の端子に結合され、ほぼ８０マイクロアンペアの電流を供給する。ＭＯＳＦＥＴ  ３２のドレインは電流源３６の一方の端子に結合され、ほぼ８０マイクロアンペアの電流を供給する。電流源３４および３６の双方に対する第２の端子は動作電位ＶＣＣに結合されている。ＭＯＳＦＥＴ  ３０および３２の双方のソース端子は電流シンク３８の一方の端子に結合され、ほぼ４０マイクロアンペアの電流を引き込む。電流シンク３８の他方の端子はグランド基準に結合されている。両方のＭＯＳＦＥＴ  ３０およびＭＯＳＦＥＴ  ３２のバルク、またはウエル、端子はグランド基準に結合されている。
【００１６】
図２の差動対のＭＯＳＦＥＴ  ３０および３２は入力信号ＶＩＮを受け、交流（ＡＣ）信号入力として供給される、ＭＯＳＦＥＴ  ３０および３２のドレイン端子からの２つのドレイン出力を電流バイアス回路３９に供給する。電流バイアス回路３９の機能はＭＯＳＦＥＴ  ３０および３２のドレイン端子から結合された２つの入力に対して等しい負荷を提供し、出力端子６７におけるソースおよびシンク電流能力を整合させ、出力端子６７において高いインピーダンスを提供し、かつ入力信号ＶＩＮの差動−シングルエンデッド変換を行う。トランジスタ４０，４２，４４，４６および４８はＰＮＰ型であり、好ましい実施形態ではトランジスタ４８のコレクタに接続された共通のトランジスタベース端子を備えている。ほぼ２０マイクロアンペアの電流をシンクする、電流シンク５０は前記共通ベースおよびトランジスタ４８のコレクタ端子に結合された第１の端子を有する。電流シンク５０の第２の端子はグランド基準に結合されている。トランジスタ４０および４２のエミッタはＭＯＳＦＥＴ  ３０のドレインに結合されている。トランジスタ４４および４６のエミッタはＭＯＳＦＥＴ  ３２のドレインに結合されている。トランジスタ４８のエミッタは、ほぼ７．５キロオームに選択された、抵抗４９の一方の端子に結合され、かつ抵抗４９の第２の端子は動作電位ＶＣＣに結合されている。
【００１７】
トランジスタ５２，５４，５６，５８，６０，６２，６４，６６および７２は図２のＯＰアンプ入力段１２の好ましい実施形態ではＮＰＮ型である。トランジスタ４４および５２の共通コレクタはトランジスタ５４および５６の共通ベースに結合されている。トランジスタ４０，４２，５８および６０の共通コレクタはトランジスタ６２および６４の共通ベースに結合されている。トランジスタ５２のエミッタはトランジスタ５４のコレクタに結合されている。トランジスタ５６のコレクタはトランジスタ５８のエミッタに結合されている。トランジスタ５４および５６のエミッタはグランド基準に結合されている。トランジスタ６０のエミッタはトランジスタ６２のコレクタに結合されている。トランジスタ６４のコレクタはトランジスタ６６のエミッタに結合されている。トランジスタ６２および６４のエミッタはグランド基準に接続されている。トランジスタ５２，５８，６０および６６の共通ベース端子は、２０マイクロアンペアを供給する、電流源６８の一方の端子に、かつ９キロオームの抵抗７０の一方の端子に接続されている。電流源６８の第２の端子は動作電位ＶＣＣに結合されている。トランジスタ７０の第２の端子はトランジスタ７２の共通コレクタおよびベースに結合されている。トランジスタ７２のエミッタはグランド基準に結合されている。トランジスタ４６および６６の共通コレクタは出力端子６７に結合されＯＰアンプ入力段の出力としてステージ１出力（ＳＴＡＧＥ−１  ＯＵＴＰＵＴ）信号を提供する。これはＯＰアンプ入力段１２に対する接続を完成させる。
【００１８】
本発明の１つの特徴として、ＯＰアンプ入力段１２はＮチャネルデプレッションモードＭＯＳＦＥＴ３０および３２を使用して、ゲートがグランドであっても、動作電源または動作電源の半分の電圧であっても、電源導体から電源導体へスイングしかつ最小のトランスコンダクタンス変化を示す。トランスコンダクタンスはＭＯＳＦＥＴのゲート−ソース電圧のある変化に対するＭＯＳＦＥＴドレイン電流の変化として測定される。増幅器の帯域幅はトランスコンダクタンスに比例する。図１に見られるＭＯＳＦＥＴ１３およびＯＰアンプ入力段１２のＭＯＳＦＥＴ３０および３２はゲート、ドレイン、ソース、およびバルクとして表わされる４つの端子を有するシリコン基板上に構成されたＮチャネルデプレッションモードトランジスタである。処理マスク層は、ひ素（ａｒｓｅｎｉｃ）のような、Ｎ型ドーピング材料をシリコンに注入してソースおよびドレイン領域を形成するための領域を規定する。ゲート導体およびゲート酸化物が物理的にソースおよびドレイン領域を分離するように処理マスク層によってＭＯＳＦＥＴゲート領域も規定される。Ｎチャネルソースおよびドレイン領域は、ホウ素（ｂｏｒｏｎ）のような、Ｐ型材料注入を受けるためにウェル領域内に閉じ込められる。アルミニウム金属のような、低抵抗導体材料がゲート端子、ソース端子、ドレイン端子、およびウェル端子、またはバルク、への電気的接続を提供する。
【００１９】
図２のＯＰアンプ入力段１２は小さな差動信号入力を受けかつ正確に増幅を与える。ＮチャネルデプレッションモードＭＯＳＦＥＴ３０および３２は入力信号ＶＩＮの電圧範囲にわたりかつ動作電位ＶＣＣの範囲にわたり飽和モードで引き続き動作する。ＭＯＳＦＥＴ装置は装置のドレイン電圧が装置のゲート電圧およびしきい値電圧の差より大きい場合に飽和領域で動作するから、装置のしきい値電圧は重要なＭＯＳＦＥＴパラメータとなる。デプレッションモードＭＯＳＦＥＴ１３，３０および３２に対しては、しきい値電圧はドレイン−ソース電流導通が終了する点での測定されたゲート−ソース電圧である。
【００２０】
シリコンウェーハ上で製造されいるＮチャネル装置に対するしきい値電圧はドレイン−ソース導通チャネルを除去しかつ電流を終わらせるために４つの特定の物理的処理の製造の影響を克服するために必要とされるゲート電圧として規定される。第１および第２のしきい値の影響はシリコン−２酸化シリコン境界でのゲートの下での仕事関数および電荷を克服するためにゲートにおいて印加される電位として規定される。仕事関数電位はゲート材料におけるおよび半導体材料におけるフェルミレベルでの電子のエネルギの差異に基づく。シリコン−２酸化シリコン境界での電荷は結晶配向および集積回路の処理に依存する。ＭＯＳＦＥＴに対する第３および第４のしきい値電圧の効果は表面反転層を形成するのに必要な電位に帰する。ゲート導体に印加される電界によってソースからドレインへ誘起されるＮ型導電チャネル層はバルク材料における不純物の濃度に依存する。
【００２１】
ＮチャネルデプレッションモードＭＯＳＦＥＴに対するしきい値電圧項は、ウェーハ出発材料、導電ゲート材料のタイプ、ゲート酸化物境界のシリコンの不純物、そしてＰウェルバルク領域のドーピング濃度のような、集積回路の製造の間の処理に直接関係する４つの項目に基づいている。しきい値調整注入（ｔｈｒｅｓｈｏｌｄ  ａｄｊｕｓｔ  ｉｍｐｌａｎｔ）として知られた、処理フロー工程はゲート領域においてより高いＮ型ドーズ注入を与えることによりＮチャネルＭＯＳＦＥＴ装置がエンハンスメントモードからデプレッションモードへと変えることができるようにする。デプレッションモードのＭＯＳＦＥＴ３０および３２は負のしきい値電圧を備えて処理される。ゲートをグランド基準としても、負のしきい値を備えたＭＯＳＦＥＴのデプレッションモードの装置はドレインからソース端子への電流導通経路のための反転層を確立している。
【００２２】
デプレッションモードＭＯＳＦＥＴ３０または３２のゲートをグランド基準とすることにより、装置は飽和しかつ最小の基板効果（ｂｏｄｙ  ｅｆｆｅｃｔ）と共に通常のコモンモードの範囲内で動作する。ＮチャネルＭＯＳＦＥＴはシリコンウェーハ上で処理される場合装置領域ごとの高いトランスコンダクタンスのため望ましい。ＭＯＳＦＥＴ３０および３２のゲート電位がグランド基準より上昇すると、ＭＯＳＦＥＴ３０および３２のソース端子は正のゲート電圧にしたがう。ＭＯＳＦＥＴ３０および３２のバルク端子をグランド基準に結合することにより、バルク端子電圧よりソース端子電圧が高くなるとチャネル導通が変調され、これは基板効果である。ソースからバルクへの電圧の増大はＮチャネルデプレッションモードＭＯＳＦＥＴ装置のしきい値電圧を、バルクにおける注入ドーピングにより引き起こされる、負の値から正の値へと動的にシフトする。正のしきい値により、ＭＯＳＦＥＴ装置のコモンモード範囲は正の電源導体における検知に向けてシフトする。高いＰ型ウェルのドーピングはＮチャネルデプレッションモードＭＯＳＦＥＴ３０および３２の基板効果を増大させて正の電源導体で動作している間に両方の装置の飽和領域での動作を維持する。したがって、基板効果はしきい値電圧を変調しかつＭＯＳＦＥＴ装置を飽和領域で動作するよう保つことによりＮチャネルデプレッションモードＭＯＳＦＥＴを助ける。
【００２３】
ＯＰアンプ入力段１２の別の実施形態は４つのトランジスタ５２，５４，５６および５８をカレントミラーとして構成された２つのＮＰＮトランジスタで置き換え、かつ４つのトランジスタ６０，６２，６４および６６をこれもまたカレントミラーとして構成された２つのＮＰＮトランジスタによって置き換えることを含む。図２を参照すると、この別の実施形態は事実上トランジスタ５２，５８，６０および６６の各々に対しコレクタからエミッタへワイヤで短絡を行ないかつ次にこれらのトランジスタを回路図から除去したものである。この別の実施形態においては、ＯＰアンプ入力段１２の電流源６８、抵抗７０およびトランジスタ７２によって提供される電圧基準は除去される。
【００２４】
いま述べた別の実施形態を備えた図２で示されるＯＰアンプ入力段１２を参照すると、トランジスタ４０のコレクタに流れる電流は、Ｉｃｅであり、ほぼ３０マイクロアンペアである。同じ電流ＩｃｅはまたＯＰアンプ入力がコモンモードにある場合にトランジスタ４２，４４および４６の各々に流れる。トランジスタ４４におけるこのＩｃｅのコレクタ電流の２Ｉｂｅ部分はトランジスタ５４および５６へベース電流を流すために使用され、（Ｉｃｅ−２Ｉｂｅ）の電流をトランジスタ５４のコレクタに残す。トランジスタ５４および５６のカレントミラーは（Ｉｃｅ−２Ｉｂｅ）の電流がまたトランジスタ５６のコレクタにあることを意味する。トランジスタ４０および４２が各々等しいＩｃｅの電流、およびトランジスタ５６のコレクタに（Ｉｃｅ−２Ｉｂｅ）の電流を供給することにより、トランジスタ６２のコレクタ電流はトランジスタ６２および６４のベースへの電流２Ｉｂｅを減算した後Ｉｃｅである。トランジスタ６２および６４のカレントミラーはトランジスタ６２の同じＩｃｅのコレクタ電流がトランジスタ６４におけるコレクタ電流であり、それぞれトランジスタ４６により供給されるＩｃｅの電流に整合することを意味する。したがって、電流バイアス回路３９は「ステージ１出力」信号を供給するシンクトランジスタ６４およびソーストランジスタ４６の電流供給および電流引き込み（Ｉｃｅ）能力を整合させている。
【００２５】
いま述べた単純化した形式の別の実施形態は出力端子６７における前記信号「ステージ１出力」のための実効出力インピーダンスを改善する目的で図２に示される好ましい実施形態へと強化された。トランジスタ６４と直列のカスコードトランジスタ６６を加えることは出力端子６７における出力インピーダンスを増大する。トランジスタ６６にバランスさせるためにトランジスタ６０が加えられている。トランジスタ５２および５８をトランジスタ５４および５６に加えることはトランジスタ６０，６２，６４および６６によって形成されるカスコードカレントミラーへのＩｂｅ電流を整合しかつ打ち消すために他のカスコードカレントミラーを形成する。
【００２６】
図２に示されるＯＰアンプ入力段１２はゲート端子に印加される電圧に対して２乗則の関係にしたがうＭＯＳＦＥＴ３０および３２の飽和電流に基づき第１段の信号ＶＩＮの増幅を提供する。端子６７が前記「ステージ１出力」信号を供給する、電流バイアス回路３９はトランジスタ４６および６６の共通コレクタへの接続を考慮すると高インピーダンス出力である。電流バイアス回路３９はまた「ステージ１出力」信号を供給する上でトランジスタ４６および６６のソースおよびシンク電流能力を整合する。上に述べたように、トランジスタ５２，５４，５６および５８はＩｂｅの打ち消しを可能にするように一緒に接続され、この場合トランジスタ４６および６６は端子６７において「ステージ１出力」信号を供給する上でソースおよびシンク電流能力を整合する。
【００２７】
図２を参照すると、トランジスタ４８のコレクタに結合されたベースはＶｂｅダイオード電圧基準をセットしかつ、電流シンク５０から抵抗４９を通りほぼ２０マイクロアンペアの電流が加えられたとき、動作電位ＶＣＣよりほぼ０．７５ボルト低い電圧を設定する。トランジスタ４０，４２，４４および４６は動作電位ＶＣＣより低いトランジスタのベース基準電圧として供給されるこの０．７５ボルトによってアクティブ動作領域に保たれる。同様に、トランジスタ５２，５８，６０および６６をそれらのアクティブ領域にバイアスするためにグランド基準よりほぼ０．７５ボルト高い電位が使用される。この０．７５ボルトの電位は電流源６８からの２０マイクロアンペアの電流が９キロオームの抵抗７０を通ること、さらにトランジスタ７２のＶｂｅ電圧降下の組合わせである。
【００２８】
図３は、ＯＰアンプ入力段１２のさらに別の実施形態を示す。ＭＯＳＦＥＴ３０および３２は前に示したように電流供給源または電流源３４および３６にかつ電流シンク３８に結合されている。入力信号ＶＩＮを受ける差動対のＭＯＳＦＥＴ３０および３２はＭＯＳＦＥＴ３０および３２のドレイン端子から２つの出力を提供する。ＭＯＳＦＥＴ３０のドレインからの出力はＰＮＰトランジスタ２００のエミッタに結合されている。ＭＯＳＦＥＴ３２のドレインからの出力はＰＮＰトランジスタ２０２のエミッタに結合されている。トランジスタ２００および２０２の共通ベースは電圧基準を受けるよう結合されている。ＮＰＮトランジスタ２０４および２０６の共通ベースはトランジスタ２０４のコレクタに結合されている。トランジスタ２００のコレクタはトランジスタ２０４のコレクタに結合されている。トランジスタ２０２のコレクタは端子６７に結合されて出力信号「ステージ１出力」を提供する。トランジスタ２０６のコレクタは端子６７に結合されている。トランジスタ２０４および２０６のエミッタはグランド基準に結合されている。
【００２９】
さらに図３を参照すると、差動対のＭＯＳＦＥＴ３０および３２は入力信号ＶＩＮを受け、かつトランジスタ２００，２０２，２０４および２０６と共に入力信号の差動−シングルエンデッド変換を行なう。しかしながら、トランジスタ２０２および２０６は図２に示される好ましい実施形態のようにソースおよびシンク電流能力を整合せず、あるいは高い出力インピーダンスを端子６７に提供しない。
【００３０】
図４は、ＯＰアンプ入力段１２のさらに他の実施形態を示す。ＭＯＳＦＥＴ３０は抵抗２０８に結合されかつＭＯＳＦＥＴ３２は抵抗２１０に結合されている。抵抗２０８および２１０の第２の端子は動作電位ＶＣＣに結合されている。入力信号ＶＩＮを受ける差動対のＭＯＳＦＥＴ３０および３２はＭＯＳＦＥＴ３０および３２のドレイン端子から出力を提供する。ＭＯＳＦＥＴ３０のドレインからの出力はＰＮＰトランジスタ２１２のエミッタに結合されている。ＭＯＳＦＥＴ３２のドレインからの出力はＰＮＰトランジスタ２１４のエミッタに結合されている。トランジスタ２１２および２１４の共通ベースはトランジスタ２１２のコレクタに結合されている。電流シンク２１６の第１の端子はトランジスタ２１２のコレクタに結合されている。トランジスタ２１４のコレクタは出力端子６７に結合されて信号「ステージ１出力」を提供する。電流シンク２１８の第１の端子は端子６７に結合されている。電流シンク２１６および２１８の第２の端子はグランド基準に結合されている。図４に示される実施形態は図２に示される好ましい実施形態のようにソースおよびシンク電流能力を整合せずあるいは高い出力インピーダンスを端子６７に提供しない。
【００３１】
図５は、図１の低電圧演算増幅器１０において使用するのに適したシンク制御回路１４の回路図を示す。ＮＰＮトランジスタ７４，７６，７８および８０の共通ベースはシンク制御回路１４への入力として、図１に示されるような、ＭＯＳＦＥＴ１３のソースから出力を受ける。トランジスタ７４のエミッタは、好ましい実施形態ではほぼ３オームに選択された、抵抗８２の第１の端子に結合されている。トランジスタ７６のエミッタは、ほぼ１．５キロオームに選択された、抵抗８４の第１の端子に結合されている。トランジスタ７８のエミッタは、ほぼ１．５キロオームに選択された、抵抗８６の第１の端子に結合されている。トランジスタ８０のエミッタは、ほぼ１．５キロオームに選択された、抵抗８８の第１の端子に結合されている。抵抗８２，８４，８６および８８の第２の端子はグランド基準に結合されている。
【００３２】
図５におけるＮＰＮトランジスタ９０および９２の共通ベースは、ほぼ２５キロオームに選択された、抵抗９４の第１の端子に接続されている。トランジスタ９０のエミッタはトランジスタ７４のコレクタに接続されている。トランジスタ９２および９６の共通エミッタはトランジスタ７６のコレクタに接続されている。トランジスタ９２のコレクタはＰＮＰトランジスタ１００のエミッタにかつ、ほぼ４キロオームに選択された、抵抗９８の第１の端子に結合されている。ＮＰＮトランジスタ９６のコレクタはＰＮＰトランジスタ１０２のエミッタにかつ、ほぼ４キロオームに選択された、抵抗１０４の第１の端子に結合されている。トランジスタ１００および１０２の共通ベースはトランジスタ１００のコレクタにかつトランジスタ７８のコレクタに結合されている。トランジスタ１０２のコレクタはトランジスタ８０のコレクタにかつＰＮＰトランジスタ１０６のベースに結合されている。ほぼ５ピコファラッドの容量に選択された容量１０８の第１の端子はトランジスタ１０６のベースに結合している。容量１０８の第２の端子はグランド基準に結合されている。トランジスタ１０６のコレクタは、信号「シンク１パススルー（ＳＩＮＫ−１  ＰＡＳＳ  ＴＨＲＯＵＧＨ）」を提供する、端子１０７に結合されている。トランジスタ１０６のエミッタは、ほぼ２５キロオームに選択された、抵抗１１０の第１の端子に、かつ、ほぼ１キロオームに選択された、抵抗１１２の第１の端子に結合されている。トランジスタ１１０の第２の端子はトランジスタ９６のベースに結合されている。抵抗９４，９８，１０４および１１２の第２の端子、およびトランジスタ９０のコレクタは動作電位ＶＣＣに結合されている。
【００３３】
図５におけるシンク制御回路１４の機能は、図１に示される、出力トランジスタ１８によって要求される適切なベースドライブ電流を供給して低電圧演算増幅器１０の出力においてＩｏｕｔのような電流を引き込むことである。図１のトランジスタ１８のエミッタ形状は図５のトランジスタ７４のエミッタ形状のＮＴ倍の寸法になってる。この好ましい実施形態に対しては、前記ＮＴのトランジスタの比率のための乗数（ｍｕｌｔｉｐｌｉｅｒ）はほぼ２５である。したがって、出力トランジスタ１８はトランジスタ７４のコレクタ電流よりもＮＴ倍大きなコレクタ電流を有する。トランジスタ９０はトランジスタ７４と同じまたは同様のエミッタ形状寸法とされ、かつしたがって同じまたは同様のコレクタ電流Ｉｏｕｔ／ＮＴを導く。トランジスタ９０のベース電流はＩｏｕｔ／（ＮＴ・Ｂ）であり、この場合Ｂはトランジスタのコレクタ電流をトランジスタのベース電流で除算した比率として定義されるトランジスタの電流利得である。トランジスタ９２および９６は差動単一利得増幅器を形成し、トランジスタ９２のベースは抵抗９４における前記Ｉｏｕｔ／（ＮＴ・Ｂ）の電流から生じる電圧降下を検知する。
【００３４】
したがって、トランジスタ９０および抵抗９４はトランジスタ１８に見られるＩｏｕｔよりも比例してより小さな電流を前記差動単一利得増幅器への一方の入力となる抵抗９４にわたる電圧に変換する。トランジスタ９２のベースの電圧は、（Ｉｏｕｔ・Ｒ９４）／（ＮＴ・Ｂ）の電圧に対して、抵抗９４を通る電流を抵抗９４の抵抗値Ｒ９４によって乗算したものである。前記差動単一利得増幅器への両方の入力は整合する電位を有する。前記差動単一利得増幅器への他方の入力はトランジスタ９６のベースにおいて印加される。トランジスタ９６のベースの電圧は、抵抗値Ｒ１１２を有する、抵抗１１２を通して流れる電流ＩＣから生じる。整合する電位を有する前記差動単一利得増幅器への両方の入力の結果として、（ＩＣ・Ｒ１１２）＝（Ｉｏｕｔ・Ｒ９４）／（ＮＴ・Ｂ）となる。電流ＩＣについて解くことにより、（Ｉｏｕｔ・ＮＲ）／（ＮＴ・Ｂ）となり、ここでＮＲは抵抗９４および抵抗１１２の抵抗値の比率であり、Ｒ９４／Ｒ１１２の値である。抵抗１１２を通る電流ＩＣはほぼトランジスタ１０６のエミッタ−コレクタ電流となる。ＮＲをＮＴに整合するよう選択することにより、電流ＩＣはＩｏｕｔ／Ｂの値を有することになる。したがって、２つのトランジスタ、トランジスタ１８およびトランジスタ７４、の比率を２つの抵抗、すなわち抵抗９４および抵抗１１２、の比率と整合することにより、トランジスタ１０６を通る電流Ｉｏｕｔ／Ｂはシンクトランジスタ１８へのベース電流を供給する。図１に示されるトランジスタ１８におけるベース電流をＩｏｕｔ／Ｂとすると、トランジスタ１８のコレクタ電流はＩｏｕｔである。図５におけるシンク制御回路１４の機能は低電圧演算増幅器１０の出力において電流Ｉｏｕｔを引き込むために、図１に示される、出力トランジスタ１８によって必要とされる適切なベースドライブ電流を供給することである。
【００３５】
したがって、シンク制御回路１４は３つの変換ステップを行なう。第１のステップはトランジスタ１３０のベースにおいてＩｏｕｔ／（ＮＴ・Ｂ）の電流を発生するためトランジスタ１８およびトランジスタ７４のトランジスタエミッタ形状寸法比を提供することである。第２のステップでは、シンク制御回路１４は抵抗９４における前記発生されたＩｏｕｔ／（ＮＴ・Ｂ）の電流に依存して差動単一利得増幅器への入力において電圧を発生することである。最後のステップは低電圧演算増幅器１０の出力トランジスタ１８へのベースドライブ電流を供給するためにシンク制御回路１４のトランジスタ１０６がトランジスタ１０６のコレクタ電流Ｉｏｕｔ／Ｂを発生するように抵抗の比率を定めることを含む。図１に示されたトランジスタ１８に対するそのようなベースドライブ電流はトランジスタおよび抵抗の比率ならびに図５に示されるシンク制御回路１４に見られる差動単一利得増幅器によって展開される電圧の双方に依存する。この好ましい実施形態に対しては、ＮＴのトランジスタの比率はほぼ２５であり、かつＮＲの抵抗の比率はほぼ２５である。
【００３６】
図１の低電圧演算増幅器１０においては、入力信号ＶＩＮの増幅によって端子６７にＯＰアンプ入力段１２の出力として前記信号「ステージ１出力」を提供し、これはＭＯＳＦＥＴ１３が直接トランジスタ１８のベースに受け渡し、ベース−エミッタ電圧（Ｖｂｅ）変化を生じさせる。このＶｂｅ変化は、電流Ｉｏｕｔを引き込んでいる、トランジスタ１８に該電流を変更させかつ（Ｉｏｕｔ＋ΔＩｏｏｔ）を引き込ませる。シンク制御回路１４はトランジスタ１８のベースにおけるΔＶｂｅに応答し、かつシンクトランジスタ１８におけるΔＩｏｕｔのコレクタ電流変化を考慮してトランジスタ１８のための付加的なベース電流を発生する。シンク制御回路１４は低電圧演算増幅器１０が入力信号ＶＩＮへの変化に応答する際に図１に示される出力シンクトランジスタ１８によって要求されるトランジスタ１０６を通してのベースドライブ電流を供給する。
【００３７】
図１に示されるソース制御回路２２は図６に好ましい実施形態として示されている。ＰＮＰトランジスタ１１４，１１６，１１８および１２０の共通ベースは号「ソース１パススルー（ＳＯＵＲＣＥ−１  ＰＡＳＳ  ＴＨＲＯＵＧＨ）」を提供する端子１４７に結合されている。トランジスタ１１４のエミッタは、ほぼ１０オームに選択された、抵抗１２２の第１の端子に結合されている。トランジスタ１１６のエミッタは、ほぼ４キロオームに選択された、抵抗１２４の第１の端子に結合されている。トランジスタ１１８のエミッタは、ほぼ１キロオームに選択された、抵抗１２６の第１の端子に結合されている。トランジスタ２０のエミッタは、ほぼ１キロオームに選択された、抵抗１２８の第１の端子に結合されている。抵抗１２２，１２４，１２６および１２８の第２の端子は動作電位ＶＣＣに結合されている。
【００３８】
ＰＮＰトランジスタ１３０および１３２の共通ベースは、ほぼ２５キロオームに選択された、抵抗１３４の第１の端子に結合されている。トランジスタ１３０のエミッタはトランジスタ１１４のコレクタに結合されている。トランジスタ１３２および１３６の共通エミッタはトランジスタ１１６のコレクタに結合されている。トランジスタ１３２のコレクタはトランジスタ１４０のエミッタにかつ、ほぼ４キロオームに選択された、抵抗１３８の第１の端子に結合されている。ＰＮＰトランジスタ１３６のコレクタはトランジスタ１４２のエミッタにかつ、ほぼ４キロオームに選択された、抵抗１４４の第１の端子に結合されている。ＮＰＮトランジスタ１４０および１４２の共通ベースはトランジスタ１４０のコレクタにかつトランジスタ１１８のコレクタに結合されている。トランジスタ１４２のコレクタはトランジスタ１２０のコレクタにかつＮＰＮトランジスタ１４６のベースに結合されている。ほぼ１０ピコファラッドに選択された、容量１４８はトランジスタ１４６のベースに結合された第１の端子を有する。容量１４８の第２の端子はグランド基準に結合されている。トランジスタ１４６のコレクタは信号「ソース１パススルー」を提供する端子１４７に結合されている。トランジスタ１４６のエミッタは、ほぼ２５キロオームに選択された、抵抗１５０の第１の端子にかつ、ほぼ５００オームに選択された、抵抗１５２の第１の端子に結合されている。抵抗１５０の第２の端子はトランジスタ１３６のベースに結合されている。抵抗１３４，１３８，１４４および１５２の第２の端子およびトランジスタ１３０のコレクタはグランド基準に結合されている。
【００３９】
図６におけるソース制御回路２２の機能は低電圧演算増幅器１０の出力においてＩｏｕｔのような電流を供給する（ｓｏｕｒｃｉｎｇ）ために、図１に示される、出力トランジスタ２４によって要求される適切なベースドライブ電流を供給することである。図１のトランジスタ２４のエミッタ形状は図６のトランジスタ１１４のエミッタ形状のＮｔ倍の寸法である。この好ましい実施形態では、このＮｔのトランジスタ比率乗数はほぼ５０である。従って、出力トランジスタ２４はトランジスタ１１４のコレクタ電流よりＮｔ倍大きなコレクタ電流を有する。トランジスタ１３０はトランジスタ１１４と同じまたは同様のエミッタ形状寸法を備えた大きさとされ、かつ従って同じまたは同様のコレクタ電流Ｉｏｕｔ／Ｎｔを流す。トランジスタ１３０のベース電流はＩｏｕｔ／（Ｎｔ・Ｂ）であり、この場合Ｂはトランジスタのコレクタ電流をトランジスタのベース電流で除算した比率として定義されるトランジスタ電流利得である。トランジスタ１３２および１３６は差動単一利得増幅器を形成し、トランジスタ１３２のベースは抵抗１３４の電流Ｉｏｕｔ／（Ｎｔ・Ｂ）から生じる電圧降下を検知する。
【００４０】
従って、トランジスタ１３０および抵抗１３４はトランジスタ２４に見られるＩｏｕｔより比例して小さな電流を抵抗１３４にわたる電圧に変換し該電圧は差動単一利得増幅器への一方の入力になる。従って、トランジスタ１３２のベースの電圧は、（Ｉｏｕｔ・Ｒ１３４）／（Ｎｔ・Ｂ）に対し、抵抗１３４を通る電流を抵抗１３４の抵抗値Ｒ１３４で乗算したものである。差動単一利得増幅器への両方の入力は整合する電位を有する。差動単一利得増幅器への他方の入力はトランジスタ１３６のベースにおいて印加される。トランジスタ１３６のベースの電圧は、抵抗値Ｒ１５２を有する、抵抗１５２を通して流れる電流Ｉｃから生じる。差動単一利得増幅器への両方の入力が整合する電位を有することにより、結果として（Ｉｃ・Ｒ１５２）＝（Ｉｏｕｔ・Ｒ１３４）／（Ｎｔ・Ｂ）となる。電流Ｉｃに対して解くことにより（Ｉｏｕｔ・Ｎｒ）／（Ｎｔ・Ｂ）が得られ、この場合Ｎｒは抵抗１３４および抵抗１５２に対する抵抗値の比率であり、Ｒ１３４／Ｒ１５２の値を有する。抵抗１５２を通る電流Ｉｃはほぼトランジスタ１４６のコレクタ−エミッタ電流となる。値ＮｒをＮｔに整合するよう選択することにより、前記電流ＩｃはＩｏｕｔ／Ｂの値を有する。従って、２つのトランジスタ、トランジスタ２４およびトランジスタ１１４、の比率を２つの抵抗、すなわち抵抗１３４および抵抗１５２、の比率に整合させることにより、トランジスタ１４６を通る電流Ｉｏｕｔ／Ｂは前記ベース電流をソーストランジスタ２４に供給する。図１に示されるトランジスタ２４におけるＩｏｕｔ／Ｂのベース電流により、トランジスタ２４に対するコレクタ電流はＩｏｕｔである。図６のソース制御回路２２の機能は低電圧演算増幅器１０の出力において電流Ｉｏｕｔを供給する（ｓｏｕｒｃｉｎｇ）ために、図１に示される、出力トランジスタ２４によって要求される適切なベースドライブ電流をトランジスタ１４６に供給することである。
【００４１】
従って、ソース制御回路２２は３つの変換ステップを行う。第１のステップはトランジスタ９０のベースにおいてＩｏｕｔ／（Ｎｔ・Ｂ）の電流を発生するためトランジスタ２４およびトランジスタ１１４に対するトランジスタエミッタ形状寸法比を提供することを含む。第２のステップでは、ソース制御回路２２が抵抗１３４において発生されたＩｏｕｔ／（Ｎｔ・Ｂ）の電流に応じて差動単一利得増幅器への入力に電圧を発生する。最後のステップは低電圧演算増幅器１０において出力トランジスタ２４にベースドライブ電流を供給するためにソース制御回路２２におけるトランジスタ１４６がコレクタ電流Ｉｏｕｔ／Ｂを発生するように抵抗１５２および１３４の抵抗比を決めることを含む。図１に示されたトランジスタ２４に対するそのようなベースドライブ電流はトランジスタおよび抵抗の比率および図６に示されるソース制御回路２２において見られる差動単一利得増幅器によって展開される電圧の双方に依存する。この好ましい実施形態については、Ｎｔのトランジスタ比率はほぼ５０でありかつＮｒの抵抗比率はほぼ５０である。
【００４２】
図１の低電圧演算増幅器１０においては、入力信号ＶＩＮの増幅はＯＰアンプ入力段１２の出力として前記信号「ステージ１出力」を提供し、これはＭＯＳＦＥＴ１３が直接トランジスタ１８のベースに受け渡し、ベース−エミッタ電圧（Ｖｂｅ）を変化させる。トランスリニアループ１６はトランジスタ１８のベースに見られる同じ大きさのＶｂｅの電圧変化をトランジスタ２４のベースに受け渡す。しかしながら、前記Ｖｂｅの電圧変化は反対の符号を有し、すなわち、もしトランジスタ１８に対するＶｂｅが増大していれば、トランジスタ２４に対するＶｂｅは低減している。Ｖｂｅの変化は、電流Ｉｏｕｔを供給する、トランジスタ２４に前記電流を変化させかつ（Ｉｏｕｔ−ΔＩｏｕｔ）を供給させる。ソース制御回路２２は低電圧演算増幅器１０が入力信号ＶＩＮの変化に応答するとき、図１に示される出力ソーストランジスタ２４によって要求されるベースドライブ電流を供給する。
【００４３】
図７は、単純化したトランスリニアループ１６の１実施形態を示す。ＮＰＮトランジスタ２３０のベースは端子１０７に結合されている。ＮＰＮトランジスタ２３０および２３２の共通コレクタはＮＰＮトランジスタ２３２および２３４の共通ベースに結合されている。トランジスタ２３０，２３２および２３４の共通エミッタはグランド基準に結合されている。電流源２３６はトランジスタ２３２のコレクタに結合されている。電流源２３６の第２の端子は動作電位ＶＣＣに結合されている。ＰＮＰトランジスタ２３８のベースおよびコレクタはトランジスタ２３４のコレクタに結合されている。トランジスタ２３８のエミッタは動作電位ＶＣＣに結合されている。ＰＮＰトランジスタ２３８のベースおよびコレクタは出力端子１４７に結合されている。端子１４７は出力ドライバ段２９（図１を参照）のソーストランジスタ２４のベースに結合されている。
【００４４】
さらに図７を参照すると、一例として、トランスリニアループ１６の単純化した実施形態は端子１０７に正の電圧変化を受け、これはトランジスタ２３０のベース−エミッタ電圧Ｖｂｅを変化させる。出力ドライバ段２９（図１を参照）におけるトランジスタ１８の導電性を増大させる同じ＋ΔＶｂｅはまたトランジスタ２３０の導電性を増大させかつダイオード接続されたトランジスタ２３２からの電流をシャントする。従って、電流源２３６は、端子１０７において受けられた信号からトランジスタ２３０の前記ΔＶｂｅによって決定される、トランジスタ２３０が比例的にトランジスタ２３０のコレクタ端子に向けあるいはトランジスタ２３２へと迂回させる電流を供給する。トランジスタ２３４はトランジスタ２３２とカレントミラートランジスタを形成する。トランジスタ２３０における＋ΔＶｂｅはトランジスタ２３２によって導かれる低減する電流を生じさせ、かつ前記カレントミラーはトランジスタ２３４によって導かれる低減する電流を生じさせる。トランジスタ２３４における低減された電流はダイオード接続されたトランジスタ２３８における電流の低減を意味し、トランジスタ２３８における低減されたＶｂｅを生じさせる。トランジスタ２３８のベースに見られる同じ低減するＶｂｅは出力ドライバ段２９（図１を参照）における出力ソーストランジスタ２４のベースに見られる。従って、出力シンクトランジスタ１８（図１を参照）におけるより高い導電性に対する増大する＋ΔＶｂｅはトランスリニアループ１６によって出力ソーストランジスタ２４（図１を参照）におけるより低い導電性に対する等しい低減する−ΔＶｂｅへと変換される。
【００４５】
図７に示されるトランスリニアループ１６の単純化した実施形態が端子１０７に負の電圧変化を受けたとき、トランジスタ２３０のベース−エミッタ電圧Ｖｂｅは変更される。出力ドライバ段２９（図１を参照）におけるトランジスタ１８の導電率を低減させる同じ−ΔＶｂｅはまたトランジスタ２３０の導電率を低減させ、これはダイオード接続されたトランジスタ２３２への電流を増大する。従って、電流源２３６は端子１０７における受信信号によって引き起こされるトランジスタ２３０のＶｂｅ変化によって決定される、トランジスタ２３０が比例的にトランジスタ２３０のコレクタ端子に向けあるいはトランジスタ２３２へと迂回させる電流を供給する。トランジスタ２３４はトランジスタ２３２とのカレントミラートランジスタを形成する。トランジスタ２３０における前記−ΔＶｂｅは従ってトランジスタ２３４によって導かれる電流の増大を引き起こす。トランジスタ２３４における増大した電流はダイオード接続されたトランジスタ２３８における電流の増大を意味し、トランジスタ２３８におけるＶｂｅを増大させる。トランジスタ２３８のベースに見られる同じ増大するＶｂｅは出力ドライバ段２９（図１を参照）における出力ソーストランジスタ２４のベースに見られる。従って、出力シンクトランジスタ１８（図１を参照）における低減する導電率に対する低減するＶｂｅはトランスリニアループ１６によって出力ソーストランジスタ２４（図１を参照）における増大する導電性に対する同じ＋ΔＶｂｅに変換される。
【００４６】
図７を参照すると、低電圧トランスリニアループ１６に対する静止電流はトランジスタの形状寸法のサイジングに対する関係に依存している。トランジスタ１８（図１を参照）のエミッタ面積はトランジスタ２３０のエミッタ面積のＮｎ倍に寸法合わせされる。トランジスタ２４（図１を参照）のエミッタ面積はトランジスタ２３８のエミッタ面積のＮｐ倍に寸法設定される。また、前記カレントミラートランジスタはトランジスタ２３４のエミッタの形状寸法がトランジスタ２３２のエミッタの形状寸法のＭｎ倍となるように寸法合わせされる。エミッタの面積はトランジスタの電流容量を決定するから、電流源２３６からの電流にＩおよび３つの変数Ｎｎ，ＮｐおよびＭｎの選択は低電圧トランスリニアループ１６における他の電流を設定する。従って、シンクトランジスタ１８（図１を参照）における静止電流ＩＱはＩＱ＝（Ｎｎ・Ｉ）によって設定され、かつソーストランジスタ２４（図１を参照）における静止電流ＩＱはＩＱ＝（Ｍｎ・Ｎｐ・Ｉ）によって設定される。トランジスタ２３０，２３２および２３４に対しエミッタ端子のグランド基準への結合経路に抵抗を加え、あるいは動作電位ＶＣＣへのトランジスタ２３８に対するエミッタ端子の結合経路に抵抗を加えることはエミッタの負帰還（ｄｅｇｅｎｅｒａｔｉｏｎ）を引き起こしかつ乗数ファクタＮｎ，ＮｐおよびＭｎを変化させる。
【００４７】
図８は、図１において述べたトランスリニアループ１６の好ましい実施形態を示す。ＰＮＰトランジスタ１５４および１５６の共通ベースはトランジスタ１５４のコレクタにかつ、ほぼ１０マイクロアンペアの電流を引き込む、電流シンク１５８の第１の端子に結合されている。トランジスタ１５６のコレクタはＮＰＮトランジスタ１６０のベースにかつ、ほぼ３３キロオームに選択された、抵抗１６２の第１の端子に結合されている。抵抗１６２の第２の端子はＮＰＮトランジスタ１６４のベースおよびコレクタに結合されている。トランジスタ１６０のエミッタはＮＰＮトランジスタ１６６のコレクタに結合されている。トランジスタ１６６のベースは信号「シンク１パススルー（ＳＩＮＫ−１  ＰＡＳＳ  ＴＨＲＯＵＧＨ）」を受けるために端子１０７に結合されている。トランジスタ１６０のエミッタはＰＮＰトランジスタ１６８のコレクタに結合されている。トランジスタ１６０のエミッタはＮＰＮトランジスタ１７０および１７２の共通ベースに結合されている。トランジスタ１６０のエミッタはトランジスタ１７０のコレクタにかつ、ほぼ１７５マイクロアンペアの電流を供給する、電流源１７４の第１の端子に結合されている。トランジスタ１６６のエミッタは、ほぼ５０オームに選択された、抵抗１７６の第１の端子に結合されている。トランジスタ１７０のエミッタは、ほぼ１００オームに選択された、抵抗１７８の第１の端子に結合されている。トランジスタ１７２のエミッタは、ほぼ２５オームに選択された、抵抗１８０の第１の端子に結合されている。トランジスタ１６８のエミッタは、ほぼ３００オームに選択された、抵抗１８２に結合されている。トランジスタ１７２および１８４の共通コレクタはＰＮＰトランジスタ１８４のベースに結合されかつ信号「ソース１パススルー（ＳＯＵＲＣＥ−１  ＰＡＳＳ  ＴＨＲＯＵＧＨ）」を提供するために端子１４７に結合されている。トランジスタ１８４のエミッタは、ほぼ４００オームに選択された、抵抗１８６の第１の端子に結合されている。トランジスタ１５４および１５６のエミッタは動作電位ＶＣＣに結合されている。トランジスタ１６０のコレクタは動作電位ＶＣＣに結合されている。抵抗１８２および１８６の第２の端子および電流源１７４の第２の端子は動作電位ＶＣＣに結合されている。抵抗１７６，１７８および１８０の第２の端子はグランド基準に結合されている。トランジスタ１６４のエミッタおよび電流シンク１５８の第２の端子はグランド基準に結合されている。
【００４８】
図８のトランスリニアループは高周波応答特性を備えた高速出力段を提供する。すでに述べたトランスリニアループ１６の単純化した実施形態と同様に、端子１０７における増大する電圧信号「シンク１パススルー」はトランジスタ１６６にダイオード接続されたトランジスタ１７０から電流をシャント除去させる。トランジスタ１７０における少ない電流はまたカレントミラー装置、トランジスタ１７２、におけるより少ない電流を意味する。トランジスタ１７２の電流の低減はダイオード接続されたトランジスタ１８４のより低い電流を意味し、トランジスタ１８４におけるより低いＶｂｅ電圧を生じさせる。トランジスタ１８４に対するより低いベース−エミッタ電圧はまた図１に示されるトランジスタ２４に対するＶｂｅとして見られる。従って、トランジスタ１８のベース電圧をより正の電位に変調するＡＣ信号はトランジスタ１８がより導通するようにさせるが、トランスリニアループ１６はトランジスタ２４をより導通しないようにする。トランスリニアループ１６はトランジスタ１８のベースからのＡＣ信号を信号電圧利得を与えることなくトランジスタ２４のベースに置き換える。ＯＰアンプ入力段１２および出力トランジスタ１８および２４のみが信号利得を与える。端子１０７における信号「シンク１パススルー」によるシンクトランジスタ１８（図１を参照）における＋ΔＶｂｅはトランスリニアループ１６によってソーストランジスタ２４（図１を参照）における整合する−ΔＶｂｅに変換される。
【００４９】
すでに述べたトランスリニアループ１６の単純化した実施形態と同様に、端子１０７における電圧信号「シンク１パススルー」の低減によってトランジスタ１６６は電流をダイオード接続されたトランジスタ１７０へと向ける。トランジスタ１７０におけるより多くの電流はまたカレントミラー装置、トランジスタ１７２、におけるより多くの電流を意味する。トランジスタ１７２の電流の増大はダイオード接続されたトランジスタ１８４におけるより高い電流を意味し、トランジスタ１８４においてより高いＶｂｅを生じさせる。トランジスタ１８４のための増大するベース−エミッタ電圧はまた図１に示されるトランジスタ２４に対するＶｂｅについても見られる。従って、トランジスタ１８のベース電圧をより低い電位に変調するＡＣ信号はトランジスタ１８をより導通しないようにするが、トランスリニアループ１６はトランジスタ２４をより導通的にする。端子１０７における信号「シンク１パススルー」によるシンクトランジスタ１８（図１を参照）における−ΔＶｂｅはトランスニリアループ１６によってソーストランジスタ２４（図１を参照）における整合する＋ΔＶｂｅに変換される。低電圧トランスリニアループ１６は出力装置に対し低インピーダンス経路を提供し、従ってソーストランジスタ２４のベースに対し何らの電圧利得も提供しないことを保証する。
【００５０】
図１におけるシンク制御回路１４およびソース制御回路２２は出力ドライバ段２９における出力トランジスタ１８および２４のためのベース電流ドライブを提供する上で重要な直流（ＤＣ）発生機能を提供する。しかしながら、低電圧演算増幅器１０の周波数性能はシンク制御回路１４またはソース制御回路２２に依存しない。低電圧演算増幅器１０の周波数性能はＯＰアンプ入力段１２のＶＩＮから「ステージ１出力」への、ソースホロワＭＯＳＦＥＴ  １３を通り、直接出力電流シンクトランジスタ１８のベースに至るＡＣ信号経路に依存する。電流シンク側から電流ソース側へのＡＣ信号経路は出力電流シンクトランジスタ１８のベース、トランスリニアループ１６、出力電流ソーストランジスタ２４のベースへと続く。従って、該ＡＣ信号経路はシンク制御回路１４およびソース制御回路２２の回路をバイパスし、低電圧演算増幅器１０におけるより高い周波数性能を可能にする。低電圧演算増幅器１０の帯域幅は５メガヘルツである。バイアス回路２３はシンク制御回路１４、ソース制御回路２２、およびトランスリニアループ１６から構成される。第１のバイアス出力はソースホロワにわたって転送される信号およびシンク制御回路１４によって発生される電流に従って端子１０７において発生される。第２のバイアス出力はトランスリニアループ１６によって転送される信号およびソース制御回路２２によって発生される電流に従って端子１４７において発生される。
【００５１】
【発明の効果】
図１における低電圧演算増幅器１０はセ氏０度〜７０度の温度範囲にわたり８ボルトから１ボルトの電圧範囲で動作する。ＮチャネルデプレッションモードＭＯＳＦＥＴ３０および３２（図２を参照）は差動入力信号ＶＩＮの増幅を提供しかつ一定のトランスコンダクタンスを維持する。ＯＰアンプ入力段１２はゲート端子に印加される電圧に対して２乗則の関係に従うＭＯＳＦＥＴ３０および３２の飽和電流にもとづき第１段の信号ＶＩＮの増幅を提供する。ＯＰアンプ入力段１２はＭＯＳＦＥＴ装置によって提供されるゲートアイソレーションにより高い入力インピーダンスを達成する。「ステージ１出力」信号を供給する端子６７を備えた、電流バイアス回路３９はトランジスタ４６および６６の共通コレクタへの接続を考慮して高いインピーダンス出力となっている。電流バイアス回路３９はまた「ステージ１出力」信号を供給する上でトランジスタ４６および６６のソースおよびシンク電流能力を整合する。
【００５２】
従って、本発明によれば、広い範囲の電圧、特に低い電圧でも特性が低下することがなく、高い入力インピーダンスおよび低い入力オフセット電圧を備え、高速かつ広い帯域幅を有し、しかも電源導体から電源導体までのスイング能力を有する多用途の演算増幅器が実現できる。
【００５３】
本発明が好ましい実施形態に関して説明されたが、当業者には本発明は種々の方法で変更できかつ上に特に示しかつ説明したもの以外の数多くの実施形態を取り得ることが理解されるであろう。従って、添付の特許請求の範囲により本発明の真の精神および範囲内にある本発明のすべての変更をカバーすることを意図している。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態に係わる演算増幅器を示すブロック図である。
【図２】図１に示される低電圧演算増幅器のための入力段の好ましい実施形態を示す電気回路図である。
【図３】図１に示される低電圧演算増幅器のための入力段の別の実施形態を示す電気回路図である。
【図４】図１に示される低電圧演算増幅器のための入力段のさらに別の実施形態を示す電気回路図である。
【図５】図１に示される演算増幅器のための出力シンクトランジスタ用ベース電流発生段を示す電気回路図である。
【図６】図１に示される演算増幅器のための出力ソーストランジスタ用ベース電流発生段を示す電気回路図である。
【図７】図１に示される演算増幅器のための低電圧トランスリニアループの別の実施形態を示す電気回路図である。
【図８】図１に示される出力増幅器のソースまたはシンク能力を選択するための低電圧トランスリニアループの好ましい実施形態を示す電気回路図である。
【符号の説明】
１０  低電圧演算増幅器
１２  ＯＰアンプ入力段
１３  ＭＯＳＦＥＴ
１４  シンク制御回路
１５  電流シンク
１６  トランスリニアループ
１８  ＮＰＮトランジスタ
２０，２６，２８  容量
２２  ソース制御回路
２４  ＰＮＰトランジスタ
２５  出力端子
２７  抵抗
２８  容量
３０，３２  ＮチャネルデプレッションモードＭＯＳＦＥＴ
３４，３６  電流源
３８  電流シンク
３９  電流バイアス回路
５０  電流シンク
４８  ＰＮＰトランジスタ
４９  抵抗
６８  電流源
７０  抵抗
７２  ＮＰＮトランジスタ
４０，４２，４４，４６，４８  ＰＮＰトランジスタ
５２，５４，５６，５８，６０，６２，６４，６６，７２  ＮＰＮトランジスタ
【図１】
0004262790.tif 000002
【図３】
0004262790.tif 000003
【図２】
0004262790.tif 000004
【図４】
0004262790.tif 000005
【図５】
0004262790.tif 000006
【図６】
0004262790.tif 000007
【図７】
0004262790.tif 000008
【図８】
0004262790.tif 000009