(57)【要約】  記載される例において、バイポーラトランジスタ（１００）が、半導体表面（１０６）を有する基板（１０５）、及び第１及び第２のトレンチエンクロージャ（１２１、１２２）を含み、第１及び第２のトレンチエンクロージャ両方が、半導体表面の頂部側（１０６ａ）からトレンチ深さまで下向きに延在する誘電体で少なくともライニングされる。第１のトレンチエンクロージャは内部の囲まれたエリアを画定する。ベース（１４０）、及びベースに形成されるエミッタ（１５０）が、内部の囲まれたエリア内にある。埋め込み層（１２６）が、ベースの下を含み、トレンチ深さより下にある。シンカー拡散（１１５）が、第１及び第２のトレンチエンクロージャ間で、半導体表面の頂部側から埋め込み層まで延在する第１の部分（１１５ａ）と、内部の囲まれたエリア内の第２の部分（１１５ｂ）を含む。第２の部分は、半導体表面の頂部側まで延在しない。
2016526800.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタであって、
半導体表面を有する基板、
第１のトレンチエンクロージャ、及び前記第１のトレンチエンクロージャの外側の第２のトレンチエンクロージャであって、前記第１のトレンチエンクロージャ及び前記第２のトレンチエンクロージャ両方が、前記半導体表面の頂部側からトレンチ深さまで下向きに延在する誘電体で少なくともライニングされ、前記第１のトレンチエンクロージャが内部の囲まれたエリアを画定する、前記第１のトレンチエンクロージャ及び前記第２のトレンチエンクロージャ、
ベース、及び前記内部の囲まれたエリア内で前記ベースに形成されるエミッタ、
前記ベースの下を含む、前記トレンチ深さより下の埋め込み層、及び
シンカー拡散、
を含み、
前記シンカー拡散が、前記第１及び第２のトレンチエンクロージャ間の第１の部分であって、前記半導体表面の前記頂部側から前記埋め込み層まで延在する前記第１の部分と、前記内部の囲まれたエリア内の第２の部分であって、前記半導体表面の前記頂部側まで延在しない、前記第２の部分とを含む、
バイポーラトランジスタ。
【請求項２】
請求項１に記載のバイポーラトランジスタであって、前記トランジスタがＮＰＮトランジスタである、バイポーラトランジスタ。
【請求項３】
請求項１に記載のバイポーラトランジスタであって、第２のトレンチエンクロージャの外側の第３のトレンチエンクロージャを更に含む、バイポーラトランジスタ。
【請求項４】
請求項１に記載のバイポーラトランジスタであって、前記半導体表面がシリコンを含む、バイポーラトランジスタ。
【請求項５】
請求項１に記載のバイポーラトランジスタであって、前記シンカー拡散がリンを含む、バイポーラトランジスタ。
【請求項６】
請求項１に記載のバイポーラトランジスタであって、前記半導体表面がシリコン／ゲルマニウムを含み、前記基板がシリコンを含む、バイポーラトランジスタ。
【請求項７】
集積回路（ＩＣ）であって、
半導体表面を有する基板、
少なくとも第１の端子及び接地端子を含む複数の端子を有する機能性を実現及び実施するように構成される前記半導体表面を用いて形成される機能回路要素、
前記半導体表面に形成される前記ＩＣのための静電放電（ＥＳＤ）保護デバイスとして構成される少なくとも一つのバイポーラトランジスタであって、前記バイポーラトランジスタが、
第１のトレンチエンクロージャ、及び前記第１のトレンチエンクロージャの外側の第２のトレンチエンクロージャであって、前記第１のトレンチエンクロージャ及び前記第２のトレンチエンクロージャ両方が、前記半導体表面の頂部側からトレンチ深さまで下向きに延在する誘電体で少なくともライニングされ、前記第１のトレンチエンクロージャが内部の囲まれたエリアを画定する、前記第１のトレンチエンクロージャ及び前記第２のトレンチエンクロージャ、
ベース、及び前記内部の囲まれたエリア内で前記ベースに形成されるエミッタ、
前記ベースの下を含む、前記トレンチ深さより下の埋め込み層、及び
シンカー拡散、
を含み、
前記シンカー拡散が、前記第１及び第２のトレンチエンクロージャ間の第１の部分であって、前記半導体表面の前記頂部側から前記埋め込み層まで延在する前記第１の部分と、前記内部の囲まれたエリア内の第２の部分であって、前記半導体表面の前記頂部側まで延在しない、前記第２の部分とを含む、
ＩＣ。
【請求項８】
請求項７に記載のＩＣであって、前記トランジスタがＮＰＮトランジスタである、ＩＣ。
【請求項９】
請求項７に記載のＩＣであって、第２のトレンチエンクロージャの外側の第３のトレンチエンクロージャを更に含む、ＩＣ。
【請求項１０】
請求項７に記載のＩＣであって、前記半導体表面がシリコンを含む、ＩＣ。
【請求項１１】
請求項７に記載のＩＣであって、前記シンカー拡散がリンを含む、ＩＣ。
【請求項１２】
請求項７に記載のＩＣであって、前記半導体表面がシリコン／ゲルマニウムを含み、前記基板がシリコンを含む、ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して集積回路に関し、特に、トレンチの下にシンカー拡散を有するバイポーラトランジスタに関する。
【背景技術】
【０００２】
バイポーラ接合トランジスタは、エミッタ・ベース接合及びコレクタ・ベース接合を含む、ＰＮ接合の対によって形成される能動半導体デバイスである。ＮＰＮバイポーラ接合トランジスタは、エミッタ及びコレクタ領域を提供するＮ型材料の２つの領域間にベース領域を提供するＰ型材料の薄い領域を有する。ＰＮＰバイポーラ接合トランジスタは、エミッタ及びコレクタ領域を提供するＰ型材料の２つの領域間にベース領域を提供するＮ型材料の薄い領域を有する。コレクタ及びエミッタ領域間の電流フローを生成する、充電キャリアの動きは、エミッタ・ベース接合に印加される電圧により制御される。
【０００３】
他のデバイスの静電放電（ＥＳＤ）保護では、従来の垂直ＮＰＮバイポーラデバイスは典型的に、各デバイスストライプ（stripe）におけるコレクタとしてＮ＋シンカー拡散と共にｎ埋め込み層（ＮＢＬ）を含み、各デバイスストライプは、基板の頂部表面（例えば、頂部シリコン表面）まで戻るＥＳＤストライク誘導電流を導通するため低抵抗経路を提供する。Ｎ＋シンカーを形成するとき、ＮＢＬへの低抵抗接続を提供するために数マイクロメートルの深さに達するように、イオン注入に続いてドーパントの熱拡散が成される。Ｎ＋シンカーの大きな横方向拡散に起因して、デバイスピッチは大きな寸法に制限され、これは、集積回路（ＩＣ）ダイ上のかなりの面積を消費する。
【発明の概要】
【０００４】
記載される例において、バイポーラトランジスタが、半導体表面を有する基板と、第１及び第２のトレンチエンクロージャとを含む。第１及び第２のトレンチエンクロージャはいずれも、半導体表面の頂部側からトレンチ深さまで下向きに延在する誘電体で少なくともライニングされる。第１のトレンチエンクロージャは、内部の囲まれたエリアを画定する。ベース、及びベースに形成されるエミッタが、この内部の囲まれたエリア内にある。埋め込み層が、ベースの下を含み、トレンチ深さより下にある。シンカー拡散が、半導体表面の頂部側から埋め込み層まで延在する、第１及び第２のトレンチエンクロージャ間の第１の部分と、内部の囲まれたエリア内の第２の部分とを含む。第２の部分は半導体表面の頂部側まで延在しない。
【図面の簡単な説明】
【０００５】
【図１】例示の一実施例に従って、第１及び第２のトレンチエンクロージャ辺りでアップディフューズ（up-diffuse）するシンカー拡散を有する垂直バイポーラトランジスタの例示の断面図であり、これにより、垂直バイポーラトランジスタのコレクタを構築するためシンカーの横方向拡散が制限される。
【０００６】
【図２】例示の一実施例に従って、第１及び第２のトレンチエンクロージャ辺りでアップディフューズするシンカー拡散を有する垂直バイポーラトランジスタの例示の断面図であり、これは、ＥＳＤ事象によりトリガされる降伏ダイオードを、垂直バイポーラトランジスタの能動領域から横方向に離れてシフトさせる（及びそのため垂直バイポーラトランジスタの能動領域から分離させる）第３のトレンチエンクロージャと共に、垂直バイポーラトランジスタのコレクタを構築するためシンカーの横方向拡散を制限する。
【０００７】
【図３】例示の一実施例に従って、ＩＣの一つ又は複数の端子を保護するために、開示される垂直バイポーラトランジスタが実装され得るＥＳＤ保護された集積回路（ＩＣ）のブロック図である。
【０００８】
【図４Ａ】シミュレートされたＥＳＤストライクを受け取る際の、コレクタとして従来のトレンチのないＮ＋シンカー拡散を有するＮＰＮ垂直バイポーラトランジスタのためのエミッタ（Ｅ）からコレクタ（Ｃ）への電流フローの図であり、図示する線はＥＳＤ誘導電流フローを示す。
【０００９】
【図４Ｂ】第３のトレンチエンクロージャと共に、垂直バイポーラトランジスタのコレクタを提供するためシンカーの横方向拡散を制限する、図２のＮＰＮ垂直バイポーラトランジスタのためのエミッタ（Ｅ）からコレクタ（Ｃ）への電流フローの図である。
【発明を実施するための形態】
【００１０】
記載される例において、垂直バイポーラトランジスタが、一対の第１及び第２のトレンチエンクロージャ辺りでアップディフューズするシンカー拡散を含み、これが、垂直バイポーラトランジスタのコレクタを提供するためシンカーの横方向拡散を制限する。シンカーの横方向拡散のこの開示される制限は、シンカー拡散の横方向サイズを、またそのため、トランジスタのフットプリントを著しく低減する。
【００１１】
トレンチエンクロージャの対の外側に、別のトレンチエンクロージャが追加され得る。このようにして、静電放電（ＥＳＤ）保護応用例では、ＥＳＤ事象によりトリガされる降伏ダイオードが、垂直バイポーラトランジスタの能動領域から横方向に離れてシフトされ、そのため、垂直バイポーラトランジスタの能動領域から分離される。この余分のトレンチエンクロージャの追加により、ＥＳＤ誘導電流の一層良好な制御が可能となり、結果的に生じるホットスポットを基板の頂部表面から一層深くさせる。これは、ＩＥＣ（例えば、ＩＥＣ６１０００‐４‐２規格）パルスなど、極ＥＳＤ事象下のロバスト性を増大させる。
【００１２】
図１は、例示の一実施例に従って、第１のトレンチエンクロージャ１２１及び第２のトレンチエンクロージャ１２２辺りでアップディフューズするＮ＋シンカー拡散１１５を有するＮＰＮ垂直バイポーラトランジスタ１００の例示の断面図であり、これにより、垂直バイポーラトランジスタのコレクタを構築するためにＮ＋シンカー拡散１１５の横方向拡散が制限される。開示される垂直バイポーラトランジスタは概してＮＰＮとして記載されるが、他の軽微な設計変形と共にドーピングタイプを逆にすることによってＰＮＰバイポーラトランジスタが形成され得る。
【００１３】
また、簡潔にするため概して単一のバイポーラデバイスとして示されるが、単一の大面積バイポーラトランジスタに比して、開示されるバイポーラトランジスタのアレイが実際のＥＳＤ保護応用例に有効である。例えば、一対のトレンチエンクロージャ辺りのアップディフュージョンによってコレクタが形成されるので、開示されるコレクタは、境界（perimeter）デバイスにつながる。従って、概して、結果的にＮ＋シンカー拡散１１５又はｎ埋め込み層（ＮＢＬ）１２６の抵抗が電流処理能力を制限し得るので、単一ＮＰＮバイポーラユニットセルの縮小の有効性は制限される。ユニットバイポーラセルのアレイは概して電流処理能力に対して有利であり得るが、Ｎ＋シンカー拡散及びトレンチエンクロージャにより消費される面積に幾らかの不利益がある。
【００１４】
第１のトレンチエンクロージャ１２１及び第２のトレンチエンクロージャ１２２は、少なくとも誘電体ライニングされ、Ｐ基板１０５として示される基板の半導体表面１０６の頂部側１０６ａから下に延在する。基板１０５及び／又は半導体表面１０６は、シリコン、シリコンゲルマニウム（ＳｉＧｅ）、又はその他の半導体材料を含み得る。一つの特定の配置は、シリコン基板上のＳｉＧｅ半導体表面である。例えば、第１のトレンチエンクロージャ１２１及び第２のトレンチエンクロージャ１２２は、シャロートレンチアイソレーション（ＳＴＩ）、又はその他の適切な誘電性隔離構造を含み得る。第１のトレンチエンクロージャ１２１は、内部の囲まれたエリアを画定する。第１のトレンチエンクロージャ１２１及び第２のトレンチエンクロージャ１２２のためのトレンチ深さは、いずれも、典型的に０．５μｍから８μｍまでの範囲にある。
【００１５】
第１及び第２のトレンチエンクロージャ１２１及び１２２は、誘電体（シリコン酸化物、シリコン窒化物、又はシリコンオキシナイトライドなど）で充填され得、又は誘電体によりライニングされた後別の材料（ポリシリコンなど）で充填され得る。例示のトレンチプロセスが、パターンを形成すること、及びその後ハードマスク（パッド酸化物、及びシリコン窒化物又は必要な場合一層厚い層など）にホールをエッチングすること、トレンチを切るためドライエッチングすること、及び第１の誘電体層を形成するための熱的ライナー酸化を含む。堆積される酸化物が更にトレンチを充填し得、堆積されるポリシリコン（ドーピングされた又はドーピングされない）も誘電体ライニングされたトレンチを充填する際に用いられ得る。
【００１６】
垂直バイポーラトランジスタ１００は、ベース１４０、及びベースに形成されるエミッタ１５０を含む。単一のエミッタ１５０が示されているが、開示されるバイポーラトランジスタは複数のエミッタを有し得る。エミッタ１５０は、リン、砒素、又はアンチモンを含み得る。ＮＢＬ１２６が、ベース１４０の下を含み、トレンチ深さより下にある。ＮＢＬ１２６は概してリンを含むが、他のｎドーパントも含み得る。コンタクト１５８が、ベース１４０に接するためＰ＋領域１４８まで示されている。コンタクト１５４が、半導体表面１０６及び基板１０５に接するためＰ＋領域１４６まで示されている。コンタクト１５６がエミッタ１５０まで示されている。また、コンタクト１６０も、Ｎ＋シンカー拡散１１５の頂部側表面まで示されている。誘電体層１６７が、半導体表面１０６の頂部側１０６ａ上のそれぞれのコンタクトに対して横方向にある。
【００１７】
Ｎ＋シンカー拡散１１５は、半導体表面１０６の頂部側１０６ａからＮＢＬ１２６まで延在する、第１及び第２のトレンチエンクロージャ１２１及び１２２間の第１の部分１１５ａと、第１のトレンチエンクロージャ１２１により画定される囲まれたエリア内の第２の部分１１５ｂとを含む。第２の部分１１５ｂは、半導体表面１０６の頂部側１０６ａまで延在しない。トレンチエンクロージャ１２１及び１２２の対は、Ｎ＋シンカー拡散１１５を制限し、Ｎ＋シンカー拡散１１５を一次元（１Ｄ）で拡散させ、これにより、２次元（２Ｄ）でＮ＋シンカー拡散１１５を拡散するのに比べ、同じサーマルサイクルで一層深くなる。
【００１８】
トランジスタ１００は、半導体表面１０６の頂部側１０６ａまで戻るよう電流を導通させるために、トレンチエンクロージャ１２１及び１２２間にある、Ｎ＋シンカー拡散１１５を介する電流フローを用いる。この垂直アーキテクチャの結果、ベース・コレクタ接合における「ホットスポット」が、半導体表面１０６又は基板１０５（例えば、シリコン）内で深くなり、その結果、熱を放散させるため立体角のフル４πステラジアンとなり、そのため、ＥＳＤ保護デバイスとして用いられるとき高電流パルスに対する良好なロバスト性となる。また、Ｎ＋シンカー拡散１１５がトレンチエンクロージャ１２１及び１２２間にあるため、シンカーの横方向拡散が低減され、結果のトランジスタフットプリントがコンパクトになる。
【００１９】
これに対し、ＥＳＤ保護のための従来のＮＰＮは、埋め込みコレクタとしてＮＢＬ接続に対する従来のトレンチのないＮ＋シンカー拡散を用いて構築される。このような設計は、（ａ）Ｎ＋シンカーが数マイクロメートル横方向に拡散するため、及び（ｂ）ＥＳＤ誘導電流のかなり部分が表面近くに流れ、これが低ＥＳＤパワー密度で局地的欠陥を起こすため、問題となり得る。これら二つの要因が組み合わさり、ＥＳＤ保護のための従来のＮＰＮは、所与のＥＳＤレーティングに対し面積が非常に大きくなっている。
【００２０】
図２は、例示の一実施例に従って、第１及び第２のトレンチエンクロージャ１２１及び１２２辺りでアップディフューズする開示されるＮ＋シンカー拡散１１５を有する垂直バイポーラトランジスタ２００の例示の断面図であり、これは、ＥＳＤ事象によりトリガされる降伏ダイオードを、垂直バイポーラトランジスタの能動領域から横方向に離れてシフトさせる（及び垂直バイポーラトランジスタの能動領域から分離させる）第３のトレンチエンクロージャ１２３と共に、垂直バイポーラトランジスタのコレクタを構築するためシンカー拡散１１５の横方向拡散を制限する。この実施例において１４０’として示されるベースは、第３のトレンチエンクロージャ１２３の外側に延在する。この実施例において、降伏電圧は、第１のトレンチエンクロージャ１２１と第３のトレンチエンクロージャ１２３との間のベース１４０’の端部において接合を有する、横方向アバランシェダイオードにより設定され、これは幾つかの実施例において１５Ｖから２０Ｖである。
【００２１】
ＥＳＤ事象に耐える能力は、集積回路（ＩＣ）のための主要な仕様である。このようなＥＳＤ保護を提供するための従来の一つの方法は、ＩＣの外部ピンに接続される一つ又は複数のＥＳＤクランピングデバイスを含むことである。より一般的には、ＥＳＤ保護又はクランピングデバイスは、保護されるべき回路要素の入力端子間に、及びそのため、保護されるべき回路要素に並列に、接続される。これらのクランピングデバイスは概して、ＩＣの内部回路要素を損傷させ得る電圧を下回る電圧でブレークダウンするように設計され、そのため、ＥＳＤエネルギーを吸収し、ＩＣ回路要素を保護する。開示される垂直バイポーラトランジスタは、ＩＣ上の金属酸化物半導体（ＭＯＳ）トランジスタなど、ＩＣ回路要素を保護するためバイポーラ回復（snapback）モードにおいて動作するように設計され得る。
【００２２】
開示される垂直バイポーラトランジスタは、パワーＭＯＳトランジスタ又はパワーバイポーラトランジスタを保護するためなど、ＥＳＤ保護を含む種々の応用例に適している。これに対し、ＭＯＳトランジスタのＥＳＤ保護のための従来の一つの解決策は、コレクタシンカーとしてトレンチのないＮ＋シンカー拡散を有するＮＰＮ垂直バイポーラトランジスタを用いることである。このようなデバイスは、Ｎ＋シンカーの横方向拡散に起因して面積が大きい。ＥＳＤ保護のためのこのような従来のデバイスは、（図４Ａに関連して以下に説明するように）欠陥におけるホットスポットの浅い深さに起因して、ロバスト性も乏しい。別の従来の解決策は横方向ＮＰＮバイポーラを用いることであるが、この場合、欠陥におけるホットスポットは頂部表面近くであるためこの場合もロバスト性が乏しい。これに対し、上述のように、トレンチエンクロージャの対によるシンカーの横方向拡散の開示される制限は、シンカー拡散の横方向サイズを著しく低減し、これにより、（図４Ｂに関連して以下に説明するように）コンパクトなレイアウト、一層深いホットスポット、及びＥＳＤストライクの間の改善されたロバスト性が可能になる。
【００２３】
ベースドーピングは、ターゲットデバイスに対するＥＳＤ保護を提供するための降伏電圧と共に設計され得る。例えば、デバイスの降伏電圧を低減するため、図１における垂直バイポーラトランジスタ１００のためのベース１４０及び図２における垂直バイポーラトランジスタ２００のためのベース１４０’など、開示されるベースに対してベースドーピングが追加され（増大され）得る。一実施例において、開示されるバイポーラトランジスタは、一つ又は複数の横方向拡散されたパワーＭＯＳトランジスタ（例えば、横方向拡散されたＭＯＳ（ＬＤＭＯＳ）又は二重拡散（double-diffused）ＭＯＳ（ＤＭＯＳ））となど、ＭＯＳトランジスタと同時に製造される。この実施例において、ウェル（ＤＷＥＬＬ）拡散（ＬＤＭＯＳ又はＤＭＯＳデバイスのボディのためのボロンを含む）も、開示される垂直バイポーラトランジスタのベースに用いられ得る。開示される垂直バイポーラトランジスタにこのようなＤＷＥＬＬ拡散を付加することは、アバランシェ接合の一層軽くドープされたベース側のドーピングレベルを増大させるために便利な方式であり、５Ｖデバイスの保護に一層適切となるよう、降伏電圧が約７Ｖ又は８Ｖ又はそれ以下まで低減される。
【００２４】
ＬＤＭＯＳ又はＤＭＯＳプロセスフローにおいて、動作電圧を増大させるためＮＭＯＳトランジスタのドレイン辺りにＳＮＷＥＬＬ又はＤＮＷＥＬＬ（一層深く、より軽くドープされた拡散）を用いることができる。同様に、ＰＭＯＳトランジスタのドレイン辺りにＳＰＷＥＬＬを用いることができる。また、ＳＰＷＥＬＬを、ＮＭＯＳトランジスタのボディとして用いることもできる（ＤＷＥＬＬはＬＤＭＯＳのボディにあり、そのため、ＳＰＷＥＬＬはそこでは用いられない）。ＳＮＷＥＬＬをＰＭＯＳのボディとして用いることが可能である。
【００２５】
開示される２０Ｖ（又は１５Ｖ又は２５Ｖ）ＮＰＮバイポーラトランジスタにおける降伏ダイオードは、横方向ＳＮＷＥＬＬ‐ＳＰＷＥＬＬアバランシェダイオードにより設定され得る。ＳＮＷＥＬＬ及びＳＰＷＥＬＬインプラントを区切るためのフォトマスク端部間の分離は、降伏電圧を低減するために接し得（ゼロＳＮＷＥＬＬ‐ＳＰＷＥＬＬ分離）、又は降伏電圧を増大させるために最大１から２マイクロメートル分離され得る。接したＳＮＷＥＬＬ‐ＳＰＷＥＬＬ接合は、約１１Ｖから１５Ｖのアバランシェ降伏電圧を生成する。この降伏電圧は、ＳＮＷＥＬＬ‐ＳＰＷＥＬＬ分離を、例えば１又は２マイクロメートル、増大させることによって数ボルト増大され得る。
【００２６】
５ＶのＮＰＮは、従来のＮＳＤ‐ＳＰＷＥＬＬ又はＰＳＤ‐ＳＮＷＥＬＬ接合により提供されるより低いなど、一層低い降伏接合を必要とする。これらの接合の降伏電圧は典型的に７Ｖから１１Ｖの範囲である。上述したように、この範囲は広く、５Ｖをはるかに超えた値を含むため、ベースドーピングを増大させるためにＤＷＥＬＬを用いることで降伏電圧が最大数ボルト下がり、これは５ＶのＭＯＳデバイスのＥＳＤ保護に有用であり得る。
【００２７】
図３は、例示の一実施例に従った、垂直バイポーラトランジスタ１００がＩＣの一つ又は複数の端子を保護するために実装され得る、ＥＳＤ保護されたＩＣの高レベルの図を図示する。図３においてそれぞれのＥＳＤ保護デバイス１００の頂部に示される「Ｔ」は適切なトリガ回路からの入力を表す。
【００２８】
ＩＣ３００は機能回路要素３２４を含んで示されており、機能回路要素３２４は、相補型金属酸化物半導体（ＣＭＯＳ）機能回路要素及び／又はバイポーラ機能回路要素を含み得、これは、デジタルＩＣ（例えば、デジタルシグナルプロセッサ）又はアナログＩＣ（例えば、増幅器又はパワーコンバータ）のものなど、ＩＣ３００の所望の機能性を実現及び実施する回路要素である。ＩＣ３００によって提供される機能回路要素３２４の能力は、シンプルなデバイスから複雑なデバイスまでわたって、異なり得る。
【００２９】
ＩＣ３００は多数の外部端子を更に含み、これらの外部端子を介して、機能回路要素３２４は機能回路要素３２４のオペレーションを実施する。それらの外部端子の幾つかを図３に図示する。端子の数及びそれらの機能も幅広く異なり得る。ＩＣ３００の例において、２つの端子が共通入力及び出力端子（Ｉ／Ｏ）として動作し、それらを介して機能回路要素３２４は、入信信号を受信し得、出力を生成し得る。図３はまた、専用の入力端子ＩＮ及び専用の出力端子ＯＵＴも示す。端子ＩＮ及びＯＵＴの各々も機能回路要素３２４に接続される。電力供給端子ＶＤＤが、この例では正の電力供給電圧を受け取り、一方、接地端子ＶＳＳがシステム接地など、基準電圧を受け取るために提供される。図示していないが、ＥＳＤ保護デバイス１００に接続される図示される接地が、抵抗性結合又は共に短絡することなどにより、ＶＳＳに結合される。
【００３０】
ＩＣ３００は、その端子の各々に接続される開示される垂直バイポーラトランジスタ１００を含む。各垂直バイポーラトランジスタ１００は、機能回路要素３２４に並列にその対応する端子に接続される。垂直バイポーラトランジスタ１００は、機能回路要素３２４に並列に電力供給及び基準電圧端子ＶＤＤ及びＶＳＳにも接続される。しかし、幾つかの応用例において、保護されたデバイスの幾つかのピンは、ダイオード保護された電力供給ピンなど、自己保護であり得る。ピンはまた、ＥＳＤストライク（人体モデル（ＨＢＭ）、充電されたデバイスモデル（ＣＤＭ）、及びＩＥＣなど）の異なるレベルに対して保護され得る。
【００３１】
図４Ａは、シミュレートされたＥＳＤストライクを受け取る際の、コレクタとして従来のトレンチのないＮ＋シンカー拡散を有するＮＰＮ垂直バイポーラトランジスタのためのエミッタ（Ｅ）からコレクタ（Ｃ）までの電流フローを示し、図示される線はＥＳＤ誘導電流フローを示す。その結果生じるＥＳＤ誘導ホットスポット欠陥の浅い深さに起因して、トランジスタの頂部表面近くの電流のラインは、ＥＳＤストライクの際のロバスト性の欠落を明確に示す。
【００３２】
図４Ｂは、第３のトレンチエンクロージャと共に、垂直バイポーラトランジスタ２００のコレクタを提供するためシンカーの横方向拡散を制限する、第１及び第２のトレンチエンクロージャ辺りでアップディフューズする開示されるシンカー拡散を有する図２のＮＰＮ垂直バイポーラトランジスタ２００のためのエミッタ（Ｅ）からコレクタ（Ｃ）への電流フローを示す。図示される電流のラインは、頂部表面近くのＥＳＤ誘導電流のラインがないことを明確に示し、図示される電流のラインは、シミュレートされたＥＳＤ事象によりトリガされる降伏ダイオードも、垂直バイポーラトランジスタの能動領域から横方向に離れてシフトされる（及びそのため分離される）ことを明確に示している。上述のように、この実施例において、デバイス降伏電圧は、第１のトレンチエンクロージャ（図２の第１のトレンチエンクロージャ１２１のポリシリコン充填されたバージョンを表すため図４Ｂにおいて１２１’として示される）と第３のトレンチエンクロージャ（図２の第３のトレンチエンクロージャ１２３のポリシリコン充填されたバージョンを表すため１２３’として示される）と間のベース（図２における１４０’）の端部において接合を有する横方向アバランシェダイオードにより設定される。
【００３３】
開示される実施例は、種々の異なるデバイス及び関連製品を形成するために、種々のアッセンブリフローに統合され得る半導体ダイを形成するために用いることができる。半導体ダイは、その中の種々の要素及び／又はその上の層を含み得る。これらは、障壁層、誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性の線、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、半導体ダイは、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスから形成され得る。
【００３４】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。
【図１】
2016526800.tif 000003
【図２】
2016526800.tif 000004
【図３】
2016526800.tif 000005
【図４Ａ】
2016526800.tif 000006
【図４Ｂ】
2016526800.tif 000007
【国際調査報告】
2016526800.tif 000008