【手続補正書】
【提出日】平成24年12月5日(2012.12.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ入力信号をサンプリングおよびホールドするスイッチトキャパシタ型の入力回路であって、
差動増幅器および第１と第２のキャパシタを含み、
前記第１のキャパシタの一端は前記差動増幅器の正側入力端子に接続され、
前記第２のキャパシタの一端は前記差動増幅器の負側入力端子に接続され、
前記入力回路は、
前記第１のキャパシタの他端を第１の基準電圧または第２の基準電圧に接続するための第１のスイッチと、
前記第２のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第２のスイッチと、
前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを接続する第３のスイッチとを有し、
サンプリング時には、前記第１のキャパシタの前記他端を前記第１のスイッチにより前記第１の基準電圧に接続し、前記第２のキャパシタの前記他端を前記第２のスイッチにより前記第２の基準電圧に接続し、
ホールド時には、前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを前記第３のスイッチで接続することを特徴とする入力回路。
【請求項２】
アナログ入力信号をサンプリングおよびホールドするスイッチトキャパシタ型の入力回路であって、
差動増幅器および第１と第２のキャパシタを含み、
前記第１のキャパシタの一端は前記差動増幅器の正側入力端子に接続され、
前記第２のキャパシタの一端は前記差動増幅器の負側入力端子に接続され、
前記入力回路は、
前記第１のキャパシタの他端を第１の基準電圧または第２の基準電圧に接続するための第１のスイッチと、
前記第２のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第２のスイッチと、
前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを接続する第３のスイッチとを有し、
サンプリング時には、前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを前記第３のスイッチで接続し、
ホールド時には、前記第１のキャパシタの前記他端を前記第１のスイッチにより前記第１の基準電圧に接続し、前記第２のキャパシタの前記他端を前記第２のスイッチで前記第２の基準電圧に接続すること特徴とする入力回路。
【請求項３】
前記第１のキャパシタは、１：１：２の容量比を有する３つの第１の容量素子を含み、該３つの第１の容量素子の一端は前記差動増幅器の正側入力端子に接続され、該３つの第１の容量素子の他端のそれぞれは前記第１の基準電圧に接続するための３つの前記第１のスイッチのそれぞれに接続され、
前記第２のキャパシタは、１：１：２の容量比を有する３つの第２の容量素子を含み、該３つの第２の容量素子の一端は前記差動増幅器の負側入力端子に接続され、該３つの第２の容量素子の他端のそれぞれは前記第１の基準電圧に接続するための３つの前記第２のスイッチのそれぞれに接続され、
前記３つの第１の容量素子の容量比における１に対応する第１の容量素子の他端と前記３つの第２の容量素子の容量比における１に対応する第２の容量素子の他端との前記第３のスイッチによる接続を最下位ビットとし、
前記３つの第１の容量素子の容量比における１に対応する第１の容量素子の他端の前記第１のスイッチによる前記第２の基準電圧への接続と前記３つの第２の容量素子の容量比における１に対応する第２の容量素子の他端の前記第２のスイッチによる前記第１の基準電圧への接続を中間ビットとし、
前記３つの第１の容量素子の容量比における２に対応する第１の容量素子の他端と前記３つの第２の容量素子の容量比における２に対応する第２の容量素子の他端との前記第３のスイッチによる接続を最上位ビットとして、
オフセット補正が３ビットの２進重み付けで行われること特徴とする請求項１または２に記載の入力回路。
【請求項４】
前記第１のキャパシタは、１：３：９の容量比を有する３つの第１の容量素子を含み、該３つの第１の容量素子の一端は前記差動増幅器の正側入力端子に接続され、該３つの第１の容量素子の他端のそれぞれは前記第１の基準電圧に接続するための３つの前記第１のスイッチのそれぞれに接続され、
前記第２のキャパシタは、１：３：９の容量比を有する３つの第２の容量素子を含み、該３つの第２の容量素子の一端は前記差動増幅器の負側入力端子に接続され、該３つの第２の容量素子の他端のそれぞれは前記第１の基準電圧に接続するための３つの前記第２のスイッチのそれぞれに接続され、
前記第１のキャパシタの各第１の容量素子の他端の前記第１のスイッチによる前記第１の基準電圧への接続と前記第２のキャパシタの各第２の容量素子の他端の前記第２のスイッチによる前記第２の基準電圧への接続を３進での重み０のオフセット補正とし、
前記第１のキャパシタの各第１の容量素子の他端と前記第２のキャパシタの各第２の容量素子の他端との前記第３のスイッチによる接続を３進での重み１のオフセット補正とし、
前記第１のキャパシタの各第１の容量素子の他端の前記第１のスイッチによる前記第２の基準電圧への接続と前記第２のキャパシタの各第２の容量素子の他端の前記第２のスイッチによる前記第１の基準電圧への接続を３進での重み２のオフセット補正とし、
当該オフセット補正が、前記容量比における１に対応する容量素子を最下位ビット、前記容量比における３に対応する容量素子を中間ビット、前記容量比における９に対応する容量素子を最上位ビットとする３ビットの３進重み付けで行われること特徴とする請求項１または２に記載の入力回路。
【請求項５】
アナログ入力信号をサンプリングおよびホールドするスイッチトキャパシタ型の入力回路であって、
差動増幅器と、
一端が前記差動増幅器の負側入力端子に接続された第１のキャパシタと、
一端が前記差動増幅器の正側入力端子に接続された第２のキャパシタと、
第１の制御信号に応じて前記第１のキャパシタの他端を第１の基準電圧または第２の基準電圧に接続するための第１のスイッチと、
第２の制御信号に応じて前記第２のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第２のスイッチと、
第３の制御信号に応じて前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを接続する第２のスイッチと、
を備えることを特徴とする入力回路。
【請求項６】
各々の一端が前記差動増幅器の前記負側入力端子に接続された複数の第３のキャパシタと、
第４の制御信号に応じて前記複数の第３のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための複数の第４のスイッチと、
各々の一端が前記差動増幅器の前記正側入力端子に接続された複数の第４のキャパシタと、
第５の制御信号に応じて前記複数の第４のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための複数の第５のスイッチと、
を更に備えることを特徴とする請求項５に記載の入力回路。
【請求項７】
一端が前記差動増幅器の前記負側入力端子に接続された第３のキャパシタと、
第４の制御信号に応じて前記第３のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第４のスイッチと、
一端が前記差動増幅器の前記負側入力端子に接続された第４のキャパシタと、
第５の制御信号に応じて前記第４のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第５のスイッチと、
一端が前記差動増幅器の前記正側入力端子に接続された第５のキャパシタと、
第６の制御信号に応じて前記第５のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第６のスイッチと、
一端が前記差動増幅器の前記正側入力端子に接続された第６のキャパシタと、
第７の制御信号に応じて前記第６のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第７のスイッチと、を更に備え、
前記第１のキャパシタ、前記第３のキャパシタ、前記第４のキャパシタの容量比が１：１：２であり、前記第２のキャパシタ、前記第５のキャパシタ、前記第６のキャパシタの容量比が１：１：２である、
ことを特徴とする請求項５に記載の入力回路。
【請求項８】
一端が前記差動増幅器の前記負側入力端子に接続された第３のキャパシタと、
第４の制御信号に応じて前記第３のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第４のスイッチと、
一端が前記差動増幅器の前記負側入力端子に接続された第４のキャパシタと、
第５の制御信号に応じて前記第４のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第５のスイッチと、
一端が前記差動増幅器の前記正側入力端子に接続された第５のキャパシタと、
第６の制御信号に応じて前記第５のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第６のスイッチと、
一端が前記差動増幅器の前記正側入力端子に接続された第６のキャパシタと、
第７の制御信号に応じて前記第６のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第７のスイッチと、を更に備え、
前記第１のキャパシタ、前記第３のキャパシタ、前記第４のキャパシタの容量比が１：３：９であり、前記第２のキャパシタ、前記第５のキャパシタ、前記第６のキャパシタの容量比が１：３：９である、
ことを特徴とする請求項５に記載の入力回路。
【請求項９】
前記差動増幅器は、全差動増幅器である、
ことを特徴とする請求項５乃至８のいずれか１項に記載の入力回路。
【請求項１０】
前記差動増幅器の前記負側入力端子に接続された第１の入力キャパシタと、
前記差動増幅器の前記正側入力端子に接続された第２の入力キャパシタと、
前記差動増幅器の前記負側入力端子と前記差動増幅器の第１の出力端子との間に接続された第１のフィードバックキャパシタと、
前記差動増幅器の前記正側入力端子と前記差動増幅器の第２の出力端子との間に接続された第２のフィードバックキャパシタと、
を更に備えることを特徴とする請求項９に記載の入力回路。
【請求項１１】
ホールド時に前記第１のキャパシタの前記他端に提供される電圧は、サンプリング時に前記第１のキャパシタの前記他端に提供される電圧と異なり、
ホールド時に前記第２のキャパシタの前記他端に提供される電圧は、サンプリング時に前記第２のキャパシタの前記他端に提供される電圧と異なる、
ことを特徴とする請求項５乃至１０のいずれか１項に記載の入力回路。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の入力回路を含み、前記入力回路からの出力信号に対してアナログ／デジタル変換を行うアナログ／デジタル変換回路を有することを特徴とするアナログ／デジタルコンバータ。