(57)【特許請求の範囲】
【請求項１】
所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源回路において、該回路は、
入力電圧を充放電する複数のキャパシタと、
該キャパシタに交互に、かつ直列に配置されてループ回路を形成し、そのループ回路における前記キャパシタの接続数を制御する複数の第１のスイッチング手段と、
前記キャパシタのそれぞれ一方の電極を接地自在に制御する複数の第２のスイッチング手段と、
前記キャパシタのそれぞれ他方の電極に所定の入力電圧を印加自在に制御する複数の第３のスイッチング手段と、
前記キャパシタのそれぞれ他方の電極から充電電圧を出力自在に制御する複数の第４のスイッチング手段と、
前記第１〜第４のスイッチング手段を制御するパルス信号を発生するパルス発生手段と、
該パルス発生手段からのパルス信号に基づいて前記第１〜第４のスイッチング手段の駆動パルスを生成するスイッチ駆動手段であって、入力電圧および前記キャパシタの非接地側のそれぞれの電圧が供給されてそれらの最大電圧を抽出しその最大電圧をさらに昇圧した駆動パルスを第１〜第４のスイッチング手段に供給する複数のスイッチ駆動手段とを含むことを特徴とするスイッチトキャパシタ電源回路。
【請求項２】
請求項１に記載のスイッチトキャパシタ電源回路において、
前記スイッチ駆動手段は、入力電圧が供給される入力端子および前記キャパシタの非接地側の電極にそれぞれ接続された複数のダイオードを含む最大電圧抽出手段と、前記パルス発生手段からの入力パルスが第１の状態において前記最大電圧抽出手段からの最大電圧により充電されるキャパシタと、前記パルス発生手段からの入力パルスが第１の状態において前記第１〜第４のスイッチング手段をオフにし、入力パルスが第２の状態において前記キャパシタの充電電圧および前記最大電圧抽出手段からの最大電圧を前記第１〜第４のスイッチング手段に印加する駆動電圧供給手段と、を含む回路により形成されていることを特徴とするスイッチトキャパシタ電源回路。
【請求項３】
請求項１または請求項２に記載のスイッチトキャパシタ電源回路において、前記第１〜第４のスイッチング手段は、Ｎ−ＭＯＳＦＥＴにより形成されて、そのゲート端子に前記スイッチ駆動手段からの駆動パルスが印加されることを特徴とするスイッチトキャパシタ電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ電源回路に係り、特に、たとえば携帯電話やディジタルカメラなどのモバイル機器または固定電話機やパーソナルコンピュータなどの家電機器に用いて好適なスイッチトキャパシタ電源回路に関するものである。
【０００２】
【従来の技術】
近年、電子機器の電源回路として、コイルまたはトランス等の磁性部品を用いずに、基板上にＭＯＳＦＥＴなどの微細加工自在なスイッチング素子とキャパシタを配置して、そのスイッチング素子を制御することによりキャパシタの接続を自在に切り替えて所望の出力電圧を得ることができる小型、軽量なスイッチトキャパシタ電源回路が開発されている。
【０００３】
従来、上記のようなスイッチトキャパシタ電源回路として、たとえば図１２に示すものが提案されている。このスイッチトキャパシタ電源回路は、Ｑ／Ｐ倍（｛Ｐ，Ｑ｝∈｛１，２，３，４，．．．｝）の昇降圧型の電源回路であり、図１３には、その３〜１／３倍昇降圧型のものが示されている。図１２において、Ｖinは、バッテリ等から供給される直流の入力電圧であり、Ｖout は、負荷Ｒｏに供給される直流の出力電圧である。主回路は、ｎ個の電荷転送用キャパシタＣ１〜Ｃｎと、それぞれｎ個の第１〜第４のパワースイッチＳij（ｉ＝１，２，３，４、ｊ＝１，２，３，．．．ｎ）と、（４×ｎ）個のスイッチ駆動回路Ｂijと、平均化用キャパシタＣｏとを含む。すなわち、主回路には、ループ回路Ｌが形成されて、そのループ回路Ｌに、第１のパワースイッチＳ11〜Ｓ1nと電荷転送用キャパシタＣ１〜Ｃｎがそれぞれ交互になるように直列に接続されている。第１のパワースイッチＳ11〜Ｓ1nは、ループ回路Ｌにおいて電荷転送用キャパシタＣ１〜Ｃｎの接続数を制御するスイッチであり、たとえば、複数個のＮ−ＭＯＳＦＥＴが並列に接続されて集積されたスイッチング素子がそれぞれ適用されている。
【０００４】
第２のパワースイッチＳ21〜Ｓ2nは、それぞれの電荷転送用キャパシタＣ１〜Ｃｎの一方の電極とグランド接点との間に接続されて、それぞれの電荷転送用キャパシタＣ１〜Ｃｎを接地自在に制御するスイッチであり、第１のパワースイッチＳ11〜Ｓ1nと同様に複数個のＮ−ＭＯＳＦＥＴが集積されて形成されたスイッチング素子が用いられている。第３のパワースイッチＳ31〜Ｓ3nは、入力電圧Ｖinが供給される入力端子と電荷転送用キャパシタＣ１〜Ｃｎの他方の電極との間にそれぞれ接続されて、電荷転送用キャパシタＣ１〜Ｃｎにそれぞれ入力電圧Ｖinを印加自在に制御するスイッチング素子であり、第１のパワースイッチＳ11〜Ｓ1nと同様に、複数個のＮ−ＭＯＳＦＥＴが集積されたスイッチング素子が用いられている。第４のパワースイッチＳ41〜Ｓ4nは、出力端子と電荷転送用キャパシタＣ１〜Ｃｎの他方の電極との間に接続されて、電荷転送用キャパシタＣ１〜Ｃｎの充電電圧を放電自在に制御するスイッチであり、第１のパワースイッチＳ11〜Ｓ1nと同様にＮ−ＭＯＳＦＥＴが集積されたスイッチング素子が用いられている。平均化用キャパシタＣｏは、負荷Ｒｏに並列に接続されて、第４のパワースイッチＳ41〜Ｓ4nからの出力電圧を平均化して負荷Ｒｏに供給する出力キャパシタである。
【０００５】
一方、スイッチ駆動回路Ｂij（Ｂ11〜Ｂ4n）は、パルス発生回路１０からの入力パルスφin,jに基づいて第１〜第４のパワースイッチＳijをそれぞれ駆動するクロックパルスφijを生成する回路であり、たとえば、図１４に示すブートストラップ回路が用いられている。このブートストラップ回路は、電源電圧として入力電圧Ｖinがそれぞれ供給され、かつ第１〜第４のパワースイッチＳijのソース端子またはドレイン端子のいずれか高電位側に接続されており、入力パルスφin,jをソースまたはドレイン電圧Ｖｙより高い値に昇圧したクロックパルスφijを生成する昇圧回路である。より具体的には、入力パルスを２倍に昇圧する部位１２と、２倍昇圧したパルスを（Ｖin＋Ｖｙ）に昇圧する部位１４とを含む。昇圧部位１４は、パルスφinが第１の状態において入力電圧Ｖinを充電するキャパシタＣｂと、その際、パワースイッチＳijのゲート端子を接地電位に接続するＦＥＴ（Ｍ３，Ｍ４）と、パルスφinが第２の状態においてキャパシタＣｂの充電電圧ＶinにパワースイッチＳijの高電位側の電圧Ｖｙを加算した電圧をパワースイッチＳijのゲート端子に接続するＦＥＴ（Ｍ５）とを含む。
【０００６】
このような構成において、パルス発生回路１０を起動すると、所定の入力パルスφin,jがスイッチ駆動回路Ｂijに供給されて、スイッチ駆動回路Ｂijにより反転昇圧されたクロックパルスφijが第１〜第４のパワースイッチＳijにそれぞれ供給される。これにより、電荷転送用キャパシタＣ１〜Ｃｎの接続を切り替えつつ所定の電圧を充放電して所望の出力電圧Ｖout を得る。つまり、入力端子、出力端子に直接接続されている第３および第４のパワースイッチＳ3j、Ｓ4jならびに接地された第２のパワースイッチＳ2jをそれぞれ１つ開放し、さらに、第１のパワースイッチＳ1j中のいくつかのパワースイッチを開放してキャパシタＣ１〜Ｃｎのいくつかを直列に接続すると、入力端子にはキャパシタＣ１〜ＣｎのうちＰ個のキャパシタが直列に接続されて、出力端子には、キャパシタＣ１〜ＣｎのうちＱ個のキャパシタが直列に接続される。入力端子に直列に接続されたキャパシタは、入力電圧Ｖinにより、Ｖin／Ｐまで充電される。次に、パワースイッチＳ2j，Ｓ3j，Ｓ4jにおいて前工程で使用した以外のパワースイッチをそれぞれ１つ開放し、さらに、第１のパワースイッチＳ1j中のいくつかのパワースイッチを開放して、上記と同様に経路の異なるキャパシタＣ１〜Ｃｎを直列に接続する。その経路において入力端子に接続されたＰ個のキャパシタが上記と同様に接続されて、また、出力端子に接続された前工程までに充電されたキャパシタを含むＰ個のキャパシタが放電される。以上２つの工程を、パワースイッチ群間において巡回的に繰り返すことにより、出力端子に接続されている平均化キャパシタＣｏに入力電圧ＶinのＱ／Ｐ倍の電圧が充電されて、その平均化された出力電圧Ｖout が負荷Ｒｏに供給される。
【０００７】
すなわち、出力電圧Ｖout は、次式（１）により表わされる。
Ｖout ＝（Ｑ／Ｐ）・Ｖin
・・・（１）
上式（１）において、ＰとＱは、それぞれ入力端子と出力端子に直列に接続されるキャパシタの数を表わしている。パラメータＰ、Ｑの値は、パワースイッチＳijを駆動するクロックパルスφijのタイミングによって、それぞれ決定される。このように図１２または図１３に示すスイッチトキャパシタ電源回路は、パラメータＰ、Ｑを変化させることにより、入力電圧Ｖinを線形的に昇降圧することができる。また、その際、図１４に示すスイッチ駆動回路Ｂijによって、パワースイッチＳijのソース端子またはドレイン端子の電圧Ｖｙよりも高い電圧（Ｖｙ＋Ｖin）に昇圧したクロックパルスφijを生成して、それぞれのゲート端子に供給するので、パワースイッチＳijのオン抵抗値を低減して、回路の電圧変換効率を向上させることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術では、それぞれのパワースイッチＳijを駆動するために、そのソースまたはドレインの高電位側にそれぞれブートストラップ回路Ｂijを接続しなければならないので、パワースイッチＳijと同数のブートストラップ回路Ｂijが必要となり、回路規模が大となる問題があった。また、その際、ブートストラップ回路Ｂijは、パワースイッチＳijのソース端子またはドレイン端子の電圧Ｖｙよりも入力電圧Ｖinの値だけ高い電圧振幅を発生する構成であったが、さらにパワースイッチＳijのオン抵抗を減少させて電圧効率を向上させるためには、さらに高い電圧により駆動することが望ましい。
【０００９】
本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、パワースイッチを駆動するクロックパルスの電圧振幅を高くすることができ、かつ回路規模を小さくすることができる小型、高効率のスイッチトキャパシタ電源回路を提供することにある。
【００１０】
【発明を解決するための手段】
本発明によるスイッチトキャパシタ電源回路は、上記課題を解決するために、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源回路において、入力電圧を充放電する複数のキャパシタ（Ｃ１〜Ｃｎ）と、これらキャパシタに交互に、かつ直列に配置されてループ回路（Ｌ）を形成し、そのループ回路におけるキャパシタの接続数を制御する複数の第１のスイッチング手段（Ｓ11〜Ｓ1n）と、キャパシタのそれぞれ一方の電極を接地自在に制御する複数の第２のスイッチング手段（Ｓ21〜Ｓ2n）と、キャパシタのそれぞれ他方の電極に所定の入力電圧を印加自在に制御する複数の第３のスイッチング手段（Ｓ31〜Ｓ3n）と、キャパシタのそれぞれ他方の電極から充電電圧を出力自在に制御する複数の第４のスイッチング手段（Ｓ41〜Ｓ4n）と、第１〜第４のスイッチング手段を制御するパルス信号を発生するパルス発生手段（１００）と、パルス発生手段からのパルス信号に基づいて第１〜第４のスイッチング手段の駆動パルスを生成するスイッチ駆動手段であって、入力電圧およびキャパシタの非接地側のそれぞれの電圧が供給されてそれらの最大電圧を抽出しその最大電圧をさらに昇圧した駆動パルスを第１〜第４のスイッチング手段（Ｓ11〜Ｓ4n）に供給する複数のスイッチ駆動手段（Ｋ１〜Ｋｎ）とを含むことを特徴とするスイッチトキャパシタ電源回路から構成される。
【００１１】
この場合、スイッチ駆動手段（Ｋ１〜Ｋｎ）は、入力電圧が供給される入力端子およびキャパシタの非接地側の電極にそれぞれ接続された複数のダイオード（Ｄ０〜Ｄｎ）を含む最大電圧抽出手段（１０２）と、パルス発生手段（１００）からの入力パルスが第１の状態において最大電圧抽出手段からの最大電圧（Ｖmax）により充電されるキャパシタ（Ｃｂ）と、パルス発生手段からの入力パルスが第１の状態において第１〜第４のスイッチング手段（Ｓ11〜Ｓ4n）をオフにし、入力パルスが第２の状態においてキャパシタの充電電圧（Ｖin）および最大電圧抽出手段からの最大電圧（Ｖmax）を第１〜第４のスイッチング手段に印加する駆動電圧供給手段（Ｍ２〜Ｍ５）とを含む回路により形成されているとよい。
【００１２】
これらの場合、第１〜第４のスイッチング手段は、Ｎ−ＭＯＳＦＥＴにより形成されて、そのゲート端子にスイッチ駆動手段からの駆動パルスが印加されるとよい。
【００１３】
【発明の実施の形態】
次に、添付図面を参照して本発明によるスイッチトキャパシタ電源回路の実施の形態を詳細に説明する。図１には、本発明によるスイッチトキャパシタ電源回路の一実施形態が示されている。本実施形態によるスイッチトキャパシタ電源回路は、所定の入力電圧Ｖinを複数のパワースイッチＳij（ｉ＝１，２，３，４、ｊ＝１，２，３，．．．ｎ）を介して複数のキャパシタＣ１〜Ｃｎに充放電してその昇降圧した所望の出力電圧Ｖout を負荷Ｒｏに供給する電源回路であり、本実施形態では、入力電圧ＶinおよびキャパシタＣ１〜Ｃｎの充電電圧のうち最大電圧を抽出してそれぞれのパワースイッチＳijを駆動するｎ個のスイッチ駆動回路Ｋｊを有する点が主な特徴点である。なお、図２には、３〜１／３倍昇降圧型の場合が示されている。この図において、図１と同様の部分には、同符号が付されている。
【００１４】
詳細には、本実施形態によるスイッチトキャパシタ電源回路は、図１に示すように、ｎ個の電荷転送用キャパシタＣ１〜Ｃｎと、それぞれｎ個の第１〜第４のパワースイッチＳij（Ｓ11〜Ｓ4n）と、ｎ個のスイッチ駆動回路Ｋｊ（Ｋ１〜Ｋｎ）と、平均化キャパシタＣｏと、パルス発生回路１００とを含む。電荷転送用キャパシタＣ１〜Ｃｎと第１のパワースイッチＳ11〜Ｓ1nは、交互に、かつ直列に接続されてループ回路Ｌを形成している。第１のパワースイッチＳ11〜Ｓ1nはループ回路Ｌにおいて電荷転送用キャパシタＣ１〜Ｃｎの接続数を制御するスイッチであり、本実施形態では、複数個のＮ−ＭＯＳＦＥＴが並列に接続されて集積されたスイッチング素子がそれぞれ適用されている。
【００１５】
第２のパワースイッチＳ21〜Ｓ2nは、それぞれの電荷転送用キャパシタＣ１〜Ｃｎの一方の電極とグランド接点との間に接続されて、それぞれの電荷転送用キャパシタＣ１〜Ｃｎを接地自在に制御するスイッチであり、第１のパワースイッチＳ11〜Ｓ1nと同様に複数個のＮ−ＭＯＳＦＥＴが集積されて形成されたスイッチング素子が用いられている。第３のパワースイッチＳ31〜Ｓ3nは、入力電圧Ｖinが供給される入力端子と電荷転送用キャパシタＣ１〜Ｃｎの他方の電極との間にそれぞれ接続されて、電荷転送用キャパシタＣ１〜Ｃｎにそれぞれ入力電圧Ｖinを印加自在に制御するスイッチング素子であり、第１のパワースイッチＳ11〜Ｓ1nと同様に、複数個のＮ−ＭＯＳＦＥＴが集積されたスイッチング素子が用いられている。第４のパワースイッチＳ41〜Ｓ4nは、出力端子と電荷転送用キャパシタＣ１〜Ｃｎの他方の電極との間に接続されて、電荷転送用キャパシタＣ１〜Ｃｎの充電電圧を放電自在に制御するスイッチであり、第１のパワースイッチＳ11〜Ｓ1nと同様にＮ−ＭＯＳＦＥＴが集積されたスイッチング素子が用いられている。平均化用キャパシタＣｏは、負荷Ｒｏに並列に接続されて、第４のパワースイッチＳ41〜Ｓ4nからの出力電圧を平均化して負荷Ｒｏに供給する出力キャパシタである。
【００１６】
一方、スイッチ駆動回路Ｋｊ（Ｋ１〜Ｋｎ）は、パルス発生回路１００からの入力パルスφin,jに基づいて第１〜第４のパワースイッチＳijをそれぞれ駆動するクロックパルスφijを生成する回路であり、本実施形態では、図３に示す本実施形態特有の昇圧回路が適用されている。なお、図４には、図２に示す電源回路に適用されるスイッチ駆動回路Ｋｊの例が示されている。これらのスイッチ駆動回路Ｋｊは、入力電圧Ｖinが供給される入力端子およびそれぞれの電荷転送用キャパシタＣ１〜Ｃｎの非接地側の電極に共通に接続されてそれらの最大電圧の２倍の電圧にクロックパルスφijを昇圧してパワースイッチＳijに供給する。より詳しくは、図３において、入力電圧Ｖinおよびそれぞれの電荷転送用キャパシタＣ１〜Ｃｎからの充電電圧Ｖx0，Ｖx1，．．．Ｖxnは、最大電圧抽出部１０２に供給される。最大電圧抽出部１０２は、（ｎ＋１）個のダイオードＤ０〜Ｄｎにより形成されており、それぞれのアノード端子が入力端子または電荷転送用キャパシタＣ１〜Ｃｎの電極に接続されて、それらのカソード端子が共通接続されている。共通接続されたカソード端子は、ＦＥＴ（Ｍ４，Ｍ５）のドレイン端子にそれぞれ接続されている。ＦＥＴ（Ｍ５）のソース端子は、入力インバータを含むそれぞれの部位の電源電圧端子に接続されて、最大電圧抽出部１０２からの最大電圧Ｖmax を電源電圧として各部に供給する。Ｖmax は、ダイオードの閾値電圧をＶthとすると、次式（２）により表わされる。
Ｖmax ＝ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）−Ｖth          （２）
上式（２）において、ｍａｘ（・）は、最大値演算子であり、Ｖthは０．６Ｖ程度の値である。
【００１７】
最大電圧Ｖmax が供給されるＦＥＴ（Ｍ４）のソース端子とＦＥＴ（Ｍ５）の間には、キャパシタＣｂが接続されて、入力パルスφinがハイレベルとなったときに最大電圧Ｖmax により充電される。入力パルスφinは、複数のＦＥＴ（ＭI0，ＭI1，．．．）が縦列接続された入力インバータにより反転増幅されて、さらに次段のインバータにより反転されてＦＥＴ（Ｍ１，Ｍ４）のゲート端子に供給される。ＦＥＴ（Ｍ４）は、ＦＥＴ（Ｍ１）とそのゲート端子が共通接続されて、そのＦＥＴ（Ｍ４）がオン状態のとき、キャパシタＣｂの充電電圧Ｖmax と最大電圧抽出部１０２からの最大電圧Ｖmax を加算した電圧が、ＦＥＴ（Ｍ４）を介して、次段のインバータ（Ｍ２，Ｍ３）の電源電圧として供給される。インバータ（Ｍ２，Ｍ３）は、その出力が第１〜第４のパワースイッチＳijのゲート端子に接続されて入力パルスφinがハイレベルのときにオフとして、入力パルスφinがローレベルのときに次式（３）により表わされるクロックパルスφijを出力する。
φij＝２｛ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）−Ｖth｝      （３）
さらに、入力電圧Ｖinがダイオードの閾値Ｖthに比べて非常に大きい場合、もしくは昇圧動作時においてｍａｘ（・）が閾値Ｖthより非常に大きい場合は、クロックパルスφijは、次式（４）の条件下において次式（５）により表わされる。
ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）≫Ｖth
（４）
φij≒２｛ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）｝
（５）
つまり、生成されたクロックパルスφijは、最大電圧の２倍の値の電圧振幅としてそれぞれのパワースイッチＳijに供給される。
【００１８】
以上のような構成において、パルス発生回路１００を起動すると、所定の入力パルスφin,jがスイッチ駆動回路Ｋｊに供給されて、スイッチ駆動回路Ｋｊにより生成されたクロックパルスφijが第１〜第４のパワースイッチＳijにそれぞれ供給される。これにより、電荷転送用キャパシタＣ１〜Ｃｎの接続を切り替えつつ所定の電圧を充放電して所望の出力電圧Ｖout を得る。たとえば、入力端子、出力端子に直接接続されている第３および第４のパワースイッチＳ3j、Ｓ4jならびに接地された第２のパワースイッチＳ2jをそれぞれ１つ開放し、さらに、第１のパワースイッチＳ1j中のいくつかのパワースイッチを開放してキャパシタＣ１〜Ｃｎのいくつかを直列に接続すると、入力端子にはキャパシタＣ１〜ＣｎのうちＰ個のキャパシタが直列に接続されて、出力端子には、キャパシタＣ１〜ＣｎのうちＱ個のキャパシタが直列に接続される。入力端子に直列に接続されたキャパシタは、入力電圧Ｖinにより、Ｖin／Ｐまで充電される。次に、パワースイッチＳ2j，Ｓ3j，Ｓ4jにおいて前工程で使用した以外のパワースイッチをそれぞれ１つ開放し、さらに、第１のパワースイッチＳ1j中のいくつかのパワースイッチを開放して、上記と同様に経路の異なるキャパシタＣ１〜Ｃｎを直列に接続する。その経路において入力端子に接続されたＰ個のキャパシタが上記と同様に接続されて、また、出力端子に接続された前工程までに充電されたキャパシタを含むＰ個のキャパシタが放電される。以上２つの工程を、パワースイッチ群間において巡回的に繰り返すことにより、出力端子に接続されている平均化キャパシタＣｏに入力電圧ＶinのＱ／Ｐ倍の電圧が充電されて、その平均化された出力電圧電圧Ｖout が負荷Ｒｏに供給される。
【００１９】
すなわち、出力電圧Ｖout は、次式（６）により表わされる。
Ｖout ＝（Ｑ／Ｐ）・Ｖin
・・・（６）
上式（６）において、ＰとＱは、それぞれ入力端子と出力端子に直列に接続されるキャパシタの数を表わしている。パラメータＰ、Ｑの値は、パワースイッチＳijを駆動するクロックパルスφijのタイミングによって、それぞれ決定される。このように、本実施形態によるスイッチトキャパシタ電源回路は、パラメータＰ、Ｑを変化させることにより、入力電圧Ｖinを線形的に昇降圧することができる。また、その際、図３に示すスイッチ駆動回路Ｋｊによって、入力電圧ＶinおよびキャパシタＣ１〜Ｃｎの充電電圧のうちの最大電圧Ｖmax の２倍の電圧に昇圧したクロックパルスφijを生成して、それぞれのゲート端子に供給するので、パワースイッチＳijのオン抵抗値を低減して、回路の電圧変換効率をさらに向上させることができる。この場合、上述した従来の技術の場合の（１）式と比較すると、次式（７），（８）の条件を満足する。
Ｖin≦ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）
（７）
Ｖｙ≦ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）
（８）
したがって、これらの式（７）、（８）から次式（９）が成立する。
Ｖin＋Ｖｙ≦２｛ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）｝    （９）
この結果、本実施形態のスイッチ駆動回路Ｋｊは、図１４に示す従来のものと比較して高い電圧のクロックパルスφijを生成して、パワースイッチＳijを駆動することができる。図７には、本実施形態のスイッチ駆動回路Ｋｊの出力電圧特性が示され、図８には、従来のスイッチ駆動回路の出力電圧特性が示されている。この場合、入力パルスφinの振幅３Ｖ、節点電圧Ｖｙ＝Ｖxo＝６Ｖ，Ｖｘ１＝１Ｖ、Ｖｘ２＝２Ｖに設定し、たとえば回路シミュレータＳＰＩＣＥなどのプログラムによりシミュレーションすると、図７および図８に示す結果が得られた。これらの図から明らかなように、本実施形態によるスイッチ駆動回路Ｋｊは、図１２に示す従来のスイッチ駆動回路Ｂijよりも高い電圧振幅を有するクロックパルスφijをパワースイッチＳijに供給することができる。
【００２０】
次に、図９には、本実施形態のスイッチトキャパシタ電源回路による電圧変換の出力特性と従来の技術での出力特性とを比較したものが示されている。この場合、入力電圧Ｖin＝３Ｖ，電荷転送用キャパシタの容量Ｃｊ＝５００ｎＦ，負荷抵抗Ｒｏ＝１００Ωの条件下で、理想の出力電圧が３Ｖin＝（９Ｖ）、２Ｖin／３（＝２Ｖ）となるようにクロックパルスφijを設定し、回路シミュレータによりシミュレーションすると、実線により表わされる本実施形態の出力電圧特性と破線により表わされる従来技術の出力電圧特性とが得られた。同様に、図１０には、本実施形態のスイッチトキャパシタ電源回路の出力電流特性と従来の技術での出力電流特性とを比較したものが示されている。これらの図から明らかなように、本実施形態によるスイッチトキャパシタ電源回路は、スイッチ駆動回路の数を少なくして回路規模を小さくしたにもかかわらず、昇圧変換時における出力特性を大幅に改善することができる。
【００２１】
さらに、図１１には、本実施形態のスイッチトキャパシタ電源回路の電圧変換効率と、従来技術における電圧変換効率とを比較したものが示されている。この場合、図２および図１３に示す３倍昇降圧型の場合において、入力電圧Ｖin＝３Ｖ、キャパシタの容量Ｃｊ＝５００ｎＦの条件下で、理想の出力電圧３Ｖin＝（９Ｖ）、２Ｖin／３（＝２Ｖ）となるようにクロックパルスφijを設定し、回路シミュレータによりシミュレーションすると、実線による本実施形態のスイッチトキャパシタ電源回路の変換効率特性と、破線による従来の技術の変換効率が得られた。この図から明らかなように、本実施形態のスイッチトキャパシタ電源回路は、回路規模を小さくしたにもかかわらず、昇圧変換時における変換効率を改善することができる。
【００２２】
次に、図５および図６には、図１および図２の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路Ｋｊの他の実施形態が示されている。これらの図において、図３または図４と異なる点は、それぞれのインバータの電源電圧としてＦＥＴ（Ｍ５）を介して入力電圧Ｖinが供給されている点である。すなわち、最大電圧抽出部１０２からの最大電圧Ｖmax は、ＦＥＴ（Ｍ４）のドレイン端子のみに供給されて、ＦＥＴ（Ｍ５）のドレイン端子には入力電圧Ｖinが供給される。入力電圧Ｖinが供給されるＦＥＴ（Ｍ５）のソース端子は、入力インバータを含むそれぞれの部位の電源電圧端子に接続されて、入力電圧Ｖinを電源電圧として各部に供給する。最大電圧Ｖmax が供給されるＦＥＴ（Ｍ４）のソース端子とＦＥＴ（Ｍ５）の間には、キャパシタＣｂが接続されて、入力パルスφinがハイレベルとなったときに入力電圧Ｖinにより充電される。入力パルスφinは、複数のＦＥＴが縦列接続された入力インバータにより反転増幅されて、さらに次段のインバータにより反転されてＦＥＴ（Ｍ１）、（Ｍ４）のゲート端子に供給される。ＦＥＴ（Ｍ４）は、ＦＥＴ（Ｍ１）とそのゲート端子が共通接続されて、そのゲート出力がキャパシタＣｂの充電電圧Ｖinと最大電圧抽出部１０２からの最大電圧Ｖmax を加算した出力として次段のインバータ（Ｍ２，Ｍ３）のゲート端子に供給される。インバータ（Ｍ２，Ｍ３）は、その出力が第１〜第４のパワースイッチＳijのゲート端子に接続されて入力パルスφinがハイレベルのときにオフとして、入力パルスφinがローレベルのときに次式（１０）により表わされるクロックパルスφijを出力する。
φij＝Ｖin＋ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）−Ｖth      （１０）
上式（１０）は、前記と同様に、入力電圧Ｖinがダイオードの閾値Ｖthに比べて非常に大きい場合、もしくは昇圧動作時においてｍａｘ（・）が閾値Ｖthより非常に大きい場合は、式（４）の条件下において次式（１１）により表わされる。
φij≒Ｖin＋ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）
（１１）
これにより、従来技術と比較した場合、上式（７）、（８）の条件下により、次の関係式（１２）が成立する。
Ｖin＋Ｖｙ≦Ｖin＋ｍａｘ（Ｖxo，Ｖx1，．．．Ｖxn）
（１２）
したがって、本実施形態によれば、図３に示すスイッチ駆動回路Ｋｊによって、入力電圧ＶinおよびキャパシタＣ１〜Ｃｎの充電電圧のうちの最大電圧Ｖmax と入力電圧Ｖinを加算した電圧により昇圧したクロックパルスφijを生成してそれぞれのゲート端子に供給するので、パワースイッチＳijのオン抵抗値を低減して、回路の電圧変換効率をさらに向上させることができる。
【００２３】
以上、本実施形態では、実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【００２４】
【発明の効果】
以上説明したように、本発明のスイッチトキャパシタ電源回路によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源回路において、入力電圧を充放電する複数のキャパシタと、これらキャパシタに交互に、かつ直列に配置されてループ回路を形成し、そのループ回路におけるキャパシタの接続数を制御する複数の第１のスイッチング手段と、キャパシタのそれぞれ一方の電極を接地自在に制御する複数の第２のスイッチング手段と、キャパシタのそれぞれ他方の電極に所定の入力電圧を印加自在に制御する複数の第３のスイッチング手段と、キャパシタのそれぞれ他方の電極から充電電圧を出力自在に制御する複数の第４のスイッチング手段と、第１〜第４のスイッチング手段を制御するパルス信号を発生するパルス発生手段と、パルス発生手段からのパルス信号に基づいて第１〜第４のスイッチング手段の駆動パルスを生成するスイッチ駆動手段であって、入力電圧およびキャパシタの非接地側のそれぞれの電圧が供給されてそれらの最大電圧に基づいて駆動パルスの値を設定する複数のスイッチ駆動手段とを含むので、第１〜第４のそれぞれのスイッチング手段の高電位側の電圧を検出することなく十分高い電圧の駆動パルスを第１〜第４のスイッチング手段に供給して、所望の出力電圧を得ることができる。この場合、従来のものと比較して１／４の数のスイッチ駆動手段により回路を構成することができ、回路規模の縮小を有効に実現することができる。
【００２５】
また、スイッチ駆動手段は、入力電圧が供給される入力端子および前記キャパシタの非接地側の電極にそれぞれ接続された複数のダイオードを含む最大電圧抽出手段と、パルス発生手段からの入力パルスが第１の状態において最大電圧抽出手段からの最大電圧により充電されるキャパシタと、パルス発生手段からの入力パルスが第１の状態において第１〜第４のスイッチング手段をオフにし、入力パルスが第２の状態においてキャパシタの充電電圧および最大電圧抽出手段からの最大電圧を第１〜第４のスイッチング手段に印加する駆動電圧供給手段とを含む回路に形成されているので、第１〜第４のスイッチング手段を駆動する際に最大電圧の２倍の電圧により駆動するため、第１〜第４のスイッチング手段のオン抵抗が減少して電圧変換効率を高めることができる。さらに、第１〜第４のスイッチング手段を駆動する際に最大電圧と入力電圧を加算した電圧により駆動することにより、第１〜第４のスイッチング手段のオン抵抗が減少して電圧変換効率を高めることができる。
【００２６】
また、第１〜第４のスイッチング手段は、Ｎ−ＭＯＳＦＥＴにより形成されて、そのゲート端子に前記スイッチ駆動手段からの駆動パルスが印加されるので、Ｐ−ＭＯＳＦＥＴより駆動電圧が高く、そのチップ面積が少ないＮ−ＭＯＳＦＥＴを有効に適用することができる。
【図面の簡単な説明】
【図１】  本発明によるスイッチトキャパシタ電源回路の一実施形態を示すブロック図である。
【図２】  本発明によるスイッチトキャパシタ電源回路の一実施例を示すブロック図である。
【図３】  図１の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の一例を示す回路構成図である。
【図４】  図２の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の一例を示す図である。
【図５】  図１の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の他の例を示す回路構成図である。
【図６】  図２の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の他の例を示す回路構成図である。
【図７】  図１の実施形態によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路を回路シミュレーションした場合の出力電圧特性を示すグラフである。
【図８】  図１２の従来の技術によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路を回路シミュレーションした場合の出力電圧特性を示すグラフである。
【図９】  図１の実施形態によるスイッチトキャパシタ電源回路と図１２の従来の技術によるスイッチトキャパシタ電源回路を回路シミュレーションした場合の電圧特性を比較するためのグラフである。
【図１０】  図１の実施形態によるスイッチトキャパシタ電源回路と図１２の従来の技術によるスイッチトキャパシタ電源回路を回路シミュレーションした場合の電流特性を比較するためのグラフである。
【図１１】  図２の実施形態によるスイッチトキャパシタ電源回路と図１３の従来の技術によるスイッチトキャパシタ電源回路を回路シミュレーションした場合の変換効率を比較するためのグラフである。
【図１２】  従来のスイッチトキャパシタ電源回路の一例を示す回路図である。
【図１３】  従来のスイッチトキャパシタ電源回路の具体例を示す回路図である。
【図１４】  図１２または図１３の従来の技術によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の一例を示す回路構成図である。
【符号の説明】
１００
パルス発生回路
Ｃ１〜Ｃｎ
電荷転送用キャパシタ
Ｃｏ  平均化キャパシタ
Ｋｊ  スイッチ駆動回路
Ｓ11〜Ｓ1n  第１のパワースイッチ
Ｓ21〜Ｓ2n  第２のパワースイッチ
Ｓ31〜Ｓ3n  第３のパワースイッチ
Ｓ41〜Ｓ4n  第４のパワースイッチ
１０２
最大電圧抽出部
Ｃｂ  充電キャパシタ
Ｍ１〜Ｍ５
ＭＯＳＦＥＴ
【図１】
0004221647.tif 000002
【図２】
0004221647.tif 000003
【図３】
0004221647.tif 000004
【図４】
0004221647.tif 000005
【図５】
0004221647.tif 000006
【図６】
0004221647.tif 000007
【図７】
0004221647.tif 000008
【図８】
0004221647.tif 000009
【図９】
0004221647.tif 000010
【図１０】
0004221647.tif 000011
【図１１】
0004221647.tif 000012
【図１２】
0004221647.tif 000013
【図１３】
0004221647.tif 000014
【図１４】
0004221647.tif 000015