(57)【要約】本発明は、アクティブマトリクス型表示装置の走査駆動回路、アクティブマトリクス型表示装置及びその走査駆動方法を提供する。該走査駆動回路は時間遅延モジュールを含み、該時間遅延モジュールは、入力端で初期クロックボルテージパルス信号とスタートボルテージパルス信号との合成によって生成された入力信号を受信し、かつ該入力信号に対して２つの時間遅延を行う。これによって時間遅延モジュールの第一出力端からアウトプットイネーブル信号が出力され、第二出力端から時間遅延クロックボルテージパルス信号が出力される。上述した方法により、本発明は、送信ラインの数量を減少させ、かつタイミング制御チップの出力リードワイヤと走査駆動チップの入力リードワイヤの数量を減少させ、チップの実装コストを低減することができる。
2016526700.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス型表示装置の走査駆動回路であって、該走査駆動回路は時間遅延モジュールを含み、該時間遅延モジュールは、入力端で初期クロックボルテージパルス信号とスタートボルテージパルス信号との合成によって生成された入力信号を受信し、かつ該入力信号に対して２つの時間遅延を行い、第一部分の時間遅延が行われると、前記時間遅延モジュールの第一出力端はアウトプットイネーブル信号を出力し、第二部分の時間遅延が行われると、前記時間遅延モジュールの第二出力端は時間遅延クロックボルテージパルス信号を出力し、前記アウトプットイネーブル信号と前記時間遅延クロックボルテージパルス信号は前記アクティブマトリクス型表示装置の走査ラインに送信されるアクティブマトリクス型表示装置の走査駆動回路。
【請求項２】
前記スタートボルテージパルス信号のパルス幅はｔ１であり、前記初期クロックボルテージパルス信号のパルス幅はｔ２であり、前記初期クロックボルテージパルス信号のパルス周期はＴであり、前記ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１≦ｔ２＋Ｔを満たす請求項１に記載の走査駆動回路。
【請求項３】
前記ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１＜Ｔを満たす請求項２に記載の走査駆動回路。
【請求項４】
前記ｔ１、ｔ２及びＴは条件Ｔ≦ｔ１≦ｔ２＋Ｔを満たす請求項２に記載の走査駆動回路。
【請求項５】
時間遅延モジュールは２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を含み、入力信号が２ｎ個の前記第一位相反転器を通過すると、この第一出力端からアウトプットイネーブル信号が出力され、前記入力信号が２ｎ個の前記第一位相反転器と２ｍ個の前記第二位相反転器を通過すると、この第二出力端から時間遅延クロックボルテージパルス信号が出力され、前記ｎとｍは自然数である請求項２に記載の走査駆動回路。
【請求項６】
前記第一位相反転器の遅延時間はΔｔｎであり、前記第二位相反転器の遅延時間はΔｔｍであり、
ｔ２＜（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）＜ｔ１
０＜２ｍ＊Δｔｍ＜ｔ２
である請求項５に記載の走査駆動回路。
【請求項７】
アクティブマトリクス型表示装置であって、該アクティブマトリクス型表示装置はタイミング制御回路、信号合成回路及び走査駆動回路を含み、
前記タイミング制御回路は初期クロックボルテージパルス信号とスタートボルテージパルス信号を生成し、
前記信号合成回路の入力端は前記タイミング制御回路の出力端に接続され、当該信号合成回路は前記初期クロックボルテージパルス信号と前記スタートボルテージパルス信号を合成することにより入力信号を生成し、
前記走査駆動回路は時間遅延モジュールを含み、該時間遅延モジュールの入力端は前記信号合成回路の出力端に接続されて前記入力信号を受信し、かつ該入力信号に対して２つの時間遅延を行い、第一部分の時間遅延が行われると、前記時間遅延モジュールの第一出力端はアウトプットイネーブル信号を出力し、第二部分の時間遅延が行われると、前記時間遅延モジュールの第二出力端は時間遅延クロックボルテージパルス信号を出力し、前記アウトプットイネーブル信号と前記時間遅延クロックボルテージパルス信号は前記アクティブマトリクス型表示装置の走査ラインに送信されるアクティブマトリクス型表示装置。
【請求項８】
前記スタートボルテージパルス信号のパルス幅はｔ１であり、前記初期クロックボルテージパルス信号のパルス幅はｔ２であり、前記初期クロックボルテージパルス信号のパルス周期はＴであり、前記ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１≦ｔ２＋Ｔを満たす請求項７に記載のアクティブマトリクス型表示装置。
【請求項９】
前記ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１＜Ｔを満たす請求項８に記載のアクティブマトリクス型表示装置。
【請求項１０】
前記ｔ１、ｔ２及びＴは条件Ｔ≦ｔ１≦ｔ２＋Ｔを満たす請求項８に記載のアクティブマトリクス型表示装置。
【請求項１１】
時間遅延モジュールは２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を含み、入力信号が２ｎ個の前記第一位相反転器を通過すると、この第一出力端からアウトプットイネーブル信号が出力され、前記入力信号が２ｎ個の前記第一位相反転器と２ｍ個の前記第二位相反転器を通過すると、この第二出力端から時間遅延クロックボルテージパルス信号が出力され、前記ｎとｍは自然数である請求項８に記載のアクティブマトリクス型表示装置。
【請求項１２】
前記第一位相反転器の遅延時間はΔｔｎであり、前記第二位相反転器の遅延時間はΔｔｍであり、
ｔ２＜（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）＜ｔ１
０＜２ｍ＊Δｔｍ＜ｔ２
である請求項１１に記載のアクティブマトリクス型表示装置。
【請求項１３】
前記アクティブマトリクス型表示装置は走査駆動チップを更に含み、前記時間遅延モジュールは前記走査駆動チップの内部に設けられる請求項７に記載のアクティブマトリクス型表示装置。
【請求項１４】
アクティブマトリクス型表示装置の走査駆動方法であって、該アクティブマトリクス型表示装置はタイミング制御回路と走査駆動回路を含み、前記走査駆動方法は、
前記タイミング制御回路が生成した初期クロックボルテージパルス信号とスタートボルテージパルス信号とを重畳して得た信号を走査駆動回路の入力信号にするステップと、
前記走査駆動回路は時間遅延モジュールを含み、該時間遅延モジュールは、入力端で前記入力信号を受信するとともに該入力信号に対して２つの時間遅延を行い、第一部分の時間遅延が行われると、前記時間遅延モジュールの第一出力端はアウトプットイネーブル信号を出力し、第二部分の時間遅延が行われると、前記時間遅延モジュールの第二出力端は時間遅延クロックボルテージパルス信号を出力するステップであって、前記アウトプットイネーブル信号と前記時間遅延クロックボルテージパルス信号は前記アクティブマトリクス型表示装置の走査ラインに送信されるステップと、を含むアクティブマトリクス型表示装置の走査駆動方法。
【請求項１５】
前記スタートボルテージパルス信号のパルス幅はｔ１であり、前記初期クロックボルテージパルス信号のパルス幅はｔ２であり、前記初期クロックボルテージパルス信号のパルス周期はＴであり、前記ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１≦ｔ２＋Ｔを満たす請求項１４に記載の走査駆動方法。
【請求項１６】
前記ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１＜Ｔを満たす請求項１５に記載の走査駆動方法。
【請求項１７】
前記ｔ１、ｔ２及びＴは条件Ｔ≦ｔ１≦ｔ２＋Ｔを満たす請求項１５に記載の走査駆動方法。
【請求項１８】
時間遅延モジュールは２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を含み、入力信号が２ｎ個の前記第一位相反転器を通過すると、この第一出力端からアウトプットイネーブル信号が出力され、前記入力信号が２ｎ個の前記第一位相反転器と２ｍ個の前記第二位相反転器を通過すると、この第二出力端から時間遅延クロックボルテージパルス信号が出力され、前記ｎとｍは自然数である請求項１５に記載の走査駆動方法。
【請求項１９】
前記第一位相反転器の遅延時間はΔｔｎであり、前記第二位相反転器の遅延時間はΔｔｍであり、
ｔ２＜（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）＜ｔ１
０＜２ｍ＊Δｔｍ＜ｔ２
である請求項１８に記載の走査駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示技術に関し、特にアクティブマトリクス型表示装置の走査駆動回路、アクティブマトリクス型表示装置及びその走査駆動方法に関するものである。
【背景技術】
【０００２】
現在、走査駆動チップの制御信号は主として３種があり、これらでアクティブマトリクス型表示装置の各行のオンとオフを制御する。これらはそれぞれ、スタートボルテージパルス信号（start  voltage  pulse、ＳＴＶ）、初期クロックボルテージパルス信号（clock  voltage  pulse、ＣＫＶ）及びアウトプットイネーブル信号（output  enable、ＯＥ）である。図１を参照する。図１は従来の技術の走査駆動信号の波形を示す図である。図１に示されるとおり、スタートボルテージパルス信号ＳＴＶは第一行の開始を制御し、初期クロックボルテージパルス信号ＣＫＶは第一行の開閉周波数を制御し、スタートボルテージパルス信号ＳＴＶの立ち上がりエッジを検出すると作動を始める。アウトプットイネーブル信号ＯＥは、行と行との間のオンとオフを切り替えることに用いられ、ハイレベルである場合出力電圧を強制的に下げる。これにより、アウトプットイネーブル信号ＯＥは、行と行との間のオン時間とオフ時間が重なることを防ぎ、寄生キャパシタンスによる走査信号の遅延を避けることができる。したがって、隣接する二行のオン時間とオフ時間とが重なることを防ぐことができる。
【０００３】
前記３つの制御信号はタイミング制御チップが生成したものであり、これがタイミング制御チップのフレキシブル回路基板によってガラス基板に送信された後、ガラス基板によって走査駆動チップに送信される。そのため、ガラス基板上に３本の送信ラインを設けなければ、信号の送信を実現することができない。
【０００４】
上述したとおり、複数本の送信ラインを設ける必要があるので、アクティブマトリクス型表示装置（特に、狭額縁化アクティブマトリクス型表示装置）の製作難度が増加する。
【０００５】
また、データ駆動チップのフレキシブル回路基板上に複数本の送信ラインを設けると、送信ラインの間の距離が小さくなるので、ボンディング（bonding）の難度が増加する。
【０００６】
また、複数本の送信ラインを実装するとき、複数個のタイミング制御チップの出力リードワイヤと走査駆動チップの入力リードワイヤとを設ける必要があるので、チップ実装のコストが高くなる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明が解決しようとする課題は、送信ラインの本数を減少させることにより、送信ラインの間の距離を増加させ、製作難度を低減し、また、タイミング制御チップの出力リードワイヤの数量と走査駆動チップの入力リードワイヤの数量とを減少させことにより、タイミング制御チップと走査駆動チップの数量を減少させることができる、アクティブマトリクス型表示装置の走査駆動回路、アクティブマトリクス型表示装置及びその走査駆動方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した問題を解決するため、本発明はアクティブマトリクス型表示装置の走査駆動回路を提供する。該走査駆動回路は時間遅延モジュールを含む。該時間遅延モジュールは、入力端で初期クロックボルテージパルス信号とスタートボルテージパルス信号との合成によって生成された入力信号を受信し、かつ該入力信号に対して２つの時間遅延を行う。第一部分の時間遅延が行われると、時間遅延モジュールの第一出力端はアウトプットイネーブル信号を出力し、第二部分の時間遅延が行われると、時間遅延モジュールの第二出力端は時間遅延クロックボルテージパルス信号を出力する。アウトプットイネーブル信号と時間遅延クロックボルテージパルス信号はアクティブマトリクス型表示装置の走査ラインに送信される。
【０００９】
前記走査駆動回路において、スタートボルテージパルス信号のパルス幅はｔ１であり、初期クロックボルテージパルス信号のパルス幅はｔ２であり、初期クロックボルテージパルス信号のパルス周期はＴであり、ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１≦ｔ２＋Ｔを満たす。
【００１０】
前記走査駆動回路において、ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１＜Ｔを満たす。
【００１１】
前記走査駆動回路において、ｔ１、ｔ２及びＴは条件Ｔ≦ｔ１≦ｔ２＋Ｔを満たす。
【００１２】
前記走査駆動回路において、時間遅延モジュールは２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を含む。入力信号が２ｎ個の第一位相反転器を通過すると、この第一出力端からアウトプットイネーブル信号が出力され、入力信号が２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を通過すると、この第二出力端から時間遅延クロックボルテージパルス信号が出力される。ｎとｍは自然数である。
【００１３】
前記走査駆動回路において、各第一位相反転器の遅延時間はΔｔｎであり、各第二位相反転器の遅延時間はΔｔｍであり、
ｔ２＜（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）＜ｔ１、
０＜２ｍ＊Δｔｍ＜ｔ２  である。
【００１４】
上述した問題を解決するため、本発明はアクティブマトリクス型表示装置を更に提供する。該アクティブマトリクス型表示装置はタイミング制御回路、信号合成回路及び走査駆動回路を含む。タイミング制御回路は初期クロックボルテージパルス信号とスタートボルテージパルス信号を生成する。信号合成回路の入力端はタイミング制御回路の出力端に接続され、当該信号合成回路は初期クロックボルテージパルス信号とスタートボルテージパルス信号を合成することにより入力信号を生成する。走査駆動回路は時間遅延モジュールを含み、該時間遅延モジュールの入力端は信号合成回路の出力端に接続されて入力信号を受信し、かつ該入力信号に対して２つの時間遅延を行う。第一部分の時間遅延が行われると、時間遅延モジュールの第一出力端はアウトプットイネーブル信号を出力し、第二部分の時間遅延が行われると、時間遅延モジュールの第二出力端は時間遅延クロックボルテージパルス信号を出力する。アウトプットイネーブル信号と時間遅延クロックボルテージパルス信号は、アクティブマトリクス型表示装置の走査ラインに送信される。
【００１５】
前記表示装置において、スタートボルテージパルス信号のパルス幅はｔ１であり、初期クロックボルテージパルス信号のパルス幅はｔ２であり、初期クロックボルテージパルス信号のパルス周期はＴであり、ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１≦ｔ２＋Ｔを満たす。
【００１６】
前記表示装置において、ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１＜Ｔを満たす。
【００１７】
前記表示装置において、ｔ１、ｔ２及びＴは条件Ｔ≦ｔ１≦ｔ２＋Ｔを満たす。
【００１８】
前記表示装置において、時間遅延モジュールは２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を含む。入力信号が２ｎ個の第一位相反転器を通過すると、この第一出力端からアウトプットイネーブル信号が出力され、入力信号が２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を通過すると、この第二出力端から時間遅延クロックボルテージパルス信号が出力される。ｎとｍは自然数である。
【００１９】
前記表示装置において、各第一位相反転器の遅延時間はΔｔｎであり、各第二位相反転器の遅延時間はΔｔｍであり、
ｔ２＜（２ｎｎ＋２ｍ＊Δｔｍ）＜ｔ１、
０＜２ｍ＊Δｔｍ＜ｔ２  である。
【００２０】
前記表示装置において、アクティブマトリクス型表示装置は走査駆動チップを更に含み、時間遅延モジュールは走査駆動チップの内部に設けられる。
【００２１】
上述した問題を解決するため、本発明はアクティブマトリクス型表示装置の走査駆動方法を更に提供する。該アクティブマトリクス型表示装置はタイミング制御回路と走査駆動回路を含む。走査駆動方法は、タイミング制御回路が生成した初期クロックボルテージパルス信号とスタートボルテージパルス信号とを重畳して得た信号を走査駆動回路の入力信号にするステップと、走査駆動回路は時間遅延モジュールを含み、該時間遅延モジュールは、入力端で入力信号を受信するとともに該入力信号に対して２つの時間遅延を行い、かつ第一部分の時間遅延が行われると、時間遅延モジュールの第一出力端はアウトプットイネーブル信号を出力し、第二部分の時間遅延が行われると、時間遅延モジュールの第二出力端は時間遅延クロックボルテージパルス信号を出力ステップとを含む。アウトプットイネーブル信号と時間遅延クロックボルテージパルス信号は、アクティブマトリクス型表示装置の走査ラインに送信される。
【００２２】
前記走査駆動方法において、スタートボルテージパルス信号のパルス幅はｔ１であり、初期クロックボルテージパルス信号のパルス幅はｔ２であり、初期クロックボルテージパルス信号のパルス周期はＴであり、ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１≦ｔ２＋Ｔを満たす。
【００２３】
前記走査駆動方法において、ｔ１、ｔ２及びＴは条件ｔ２＜ｔ１＜Ｔを満たす。
【００２４】
前記走査駆動方法において、ｔ１、ｔ２及びＴは条件Ｔ≦ｔ１≦ｔ２＋Ｔを満たす。
【００２５】
前記走査駆動方法において、時間遅延モジュールは２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を含む。入力信号が２ｎ個の第一位相反転器を通過すると、この第一出力端からアウトプットイネーブル信号が出力され、入力信号が２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を通過すると、この第二出力端から時間遅延クロックボルテージパルス信号が出力される。ｎとｍは自然数である。
【００２６】
前記走査駆動方法において、各第一位相反転器の遅延時間はΔｔｎであり、各第二位相反転器の遅延時間はΔｔｍであり、
ｔ２＜（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）＜ｔ１、
０＜２ｍ＊Δｔｍ＜ｔ２  である。
【発明の効果】
【００２７】
従来の技術と比較してみると、本発明は下記の発明の効果を奏することができる。本発明のアクティブマトリクス型表示装置の走査駆動回路は時間遅延モジュールを含み、該時間遅延モジュールは、初期クロックボルテージパルス信号とスタートボルテージパルス信号との合成によって生成された入力信号を受信し、かつ該入力信号に対して２つの時間遅延を行う。第一部分の時間遅延が行われると、時間遅延モジュールがアウトプットイネーブル信号を出力し、第二部分の時間遅延が行われると、時間遅延クロックボルテージパルス信号を出力する。アウトプットイネーブル信号と時間遅延クロックボルテージパルス信号はアクティブマトリクス型表示装置の走査ラインに送信される。上述した方法により、本発明の時間遅延モジュールが合成された入力信号を受信することができるので、送信ラインの数量を減少させ、狭額縁化を容易に実現することができる。また、フレキシブル回路基板上の送信ラインの間の距離を増加させ、ボンディング工程を簡単にすることができる。また、本発明はタイミング制御チップの出力リードワイヤの数量と走査駆動チップの入力リードワイヤの数量とを減少させ、チップの実装コストを低減することもできる。
【図面の簡単な説明】
【００２８】
【図１】従来の技術の走査駆動信号の波形を示す図である。
【図２】本発明の第一実施例に係るアクティブマトリクス型表示装置の構造を示す図である。
【図３】所定の条件を満たすとき、本発明の初期クロックボルテージパルス信号とスタートボルテージパルス信号が合成される過程を示す図である。
【図４】図２に示された走査駆動回路の構造を示す図である。
【図５】時間遅延モジュールを通過した本発明の入力信号の波形を示す図である。
【図６】本発明のアクティブマトリクス型表示装置の走査駆動信号の波形を示す図である。
【図７】他の条件を満たすとき、本発明の初期クロックボルテージパルス信号とスタートボルテージパルス信号が合成される過程を示す図である。
【図８】本発明のアクティブマトリクス型表示装置の走査駆動信号の他の波形を示す図である。
【図９】本発明の第一実施例に係るアクティブマトリクス型表示装置の走査駆動方法を示す図である。
【発明を実施するための形態】
【００２９】
以下、図面と実施例により本発明を詳細に説明する。
【００３０】
図２を参照する。図２は本発明の第一実施例に係るアクティブマトリクス型表示装置の構造を示す図である。図２に示すとおり、本発明のアクティブマトリクス型表示装置２０は、タイミング制御回路２１、信号合成回路２２及び走査駆動回路２３を含む。
【００３１】
タイミング制御回路２１は、初期クロックボルテージパルス信号ＣＫＶとスタートボルテージパルス信号ＳＴＶを生成する。
【００３２】
信号合成回路２２の入力端はタイミング制御回路２１の出力端に接続され、信号合成回路２２は、初期クロックボルテージパルス信号ＣＫＶとスタートボルテージパルス信号ＳＴＶとを重畳することにより合成された入力信号Ｖｉｎを生成する。具体的な過程は図３を参照することができる。図３は本発明の初期クロックボルテージパルス信号とスタートボルテージパルス信号が合成される過程を示す図である。図３に示すとおり、スタートボルテージパルス信号ＳＴＶのパルス幅はｔ１であり、初期クロックボルテージパルス信号ＣＫＶのパルス幅はｔ２であり、（初期クロックボルテージパルス信号ＣＫＶの）パルス周期はＴである。本実施例において、ｔ１、ｔ２及びＴは、条件（１）ｔ２＜ｔ１＜Ｔを満たす。
【００３３】
走査駆動回路２３は走査駆動チップ２３１を更に含み、該走査駆動チップ２３１は時間遅延モジュール２３２（図４を参照）を含む。
【００３４】
図４は時間遅延モジュール２３２の具体的な構造を示す図である。図４に示すとおり、時間遅延モジュール２３２は走査駆動チップ２３１の内部に設けられる。時間遅延モジュール２３２は入力端で入力信号Ｖｉｎを受信し、かつ該入力信号Ｖｉｎに対して２つの時間遅延を行う。第一部分２３３の時間遅延が行われると、時間遅延モジュール２３２の第一出力端はアウトプットイネーブル信号ＯＥを出力し、第二部分２３４の時間遅延が行われると、時間遅延モジュール２３２の第二出力端は時間遅延クロックボルテージパルス信号ＣＫＶ'を出力する。アウトプットイネーブル信号ＯＥと時間遅延クロックボルテージパルス信号ＣＫＶ'は、アクティブマトリクス型表示装置２０の走査ラインに送信される。
【００３５】
具体的に、時間遅延モジュール２３２は２ｎ個の第一位相反転器２３３１と２ｍ個の第二位相反転器２３３２を含む。入力信号Ｖｉｎが時間遅延モジュール２３２の入力端で走査駆動チップ２３１のスタートボルテージパルス信号ＳＴＶ'として作動することにより、アクティブマトリクス型表示装置２０の第一行のレジスタの開始を触発させる。時間遅延モジュール２３２に入力された入力信号Ｖｉｎが２ｎ個の第一位相反転器２３３１を通過すると、第一出力端からアウトプットイネーブル信号ＯＥが出力され、この後２ｍ個の第二位相反転器２３３２を通過すると、第二出力端から時間遅延クロックボルテージパルス信号ＣＫＶ'が出力される。本実施例において、ｎとｍは自然数である。
【００３６】
図５を参照する。図５は時間遅延モジュールを通過した本発明の入力信号の波形を示す図である。本実施例において、第一位相反転器２３３１の遅延時間はΔｔｎであり、第二位相反転器２３３２の遅延時間はΔｔｍである。Δｔｎ、Δｔｍ、ｔ１及びｔ２は、下記の条件を満たす。
条件（２）：ｔ２＜（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）＜ｔ１であることにより、スタートボルテージパルス信号ＳＴＶ'は第一行のレジスタにのみ役割をする。具体的に、（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）＜ｔ１であることにより、第一行のレジスタは触発することができ、ｔ２＜（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）であることにより、第一行のレジスタは一回しか触発しない。
条件（３）：０＜２ｍ＊Δｔｍ＜ｔ２であることにより、時間遅延クロックボルテージパルス信号ＣＫＶ'の立ち上がりエッジがアウトプットイネーブル信号ＯＥのハイレベル中に置かれることを確保することができる。
【００３７】
具体的な作動原理は図６を参照することができる。図６は本発明のアクティブマトリクス型表示装置の走査駆動信号の波形を示す図である。図６に示すとおり、スタートボルテージパルス信号ＳＴＶ'、アウトプットイネーブル信号ＯＥ及び時間遅延クロックボルテージパルス信号ＣＫＶ'はいずれもハイレベル型触発である。アウトプットイネーブル信号ＯＥがハイレベルであるとき、すべてのレベルが低くなるように強制的に制御する。
【００３８】
スタートボルテージパルス信号ＳＴＶ'と時間遅延クロックボルテージパルス信号ＣＫＶ'がいずれもハイレベルであるとき、アウトプットイネーブル信号ＯＥがハイレベルになるので、出力電圧を強制的に下げる。これによって第一行の波形はローレベルになる。アウトプットイネーブル信号ＯＥがローレベルになっているが、スタートボルテージパルス信号ＳＴＶ'が依然としてハイレベルであるとき、ハイレベル信号を出力し、第一行のレジスタを触発させる。アウトプットイネーブル信号ＯＥがローレベルからハイレベルに変化するとき、スタートボルテージパルス信号ＳＴＶ'の出力のレベルは低くされる。スタートボルテージパルス信号ＳＴＶ'の出力のレベルがハイレベルからローレベルに変化する過程において、時間遅延クロックボルテージパルス信号ＣＫＶ'は、先にローレベルからハイレベルに変化する。したがって、この過程において、アウトプットイネーブル信号ＯＥがハイレベルからローレベルに変化するとき、次の行の触発出力が動き始める。すなわち、次行がハイレベル信号を出力し始め、このようなステップを繰り返す。本実施例において、時間遅延クロックボルテージパルス信号ＣＫＶ'の立ち上がりエッジがアウトプットイネーブル信号ＯＥのハイレベル中に置かれるので、次の行の触発出力が起動し始めるとき、前の行のレベルが低くされる。これにより、二行のオン時間とオフ時間が重なることを防ぐことができる。
【００３９】
図６に示されるとおり、第一行の波形は他の行の波形と異なり、これを走査ラインに使うことができないので、第一行の波形を放棄しなければならない。本実施例のスタートボルテージパルス信号ＳＴＶ'に対応する第一行のレジスタにおいて、走査ラインに接続される出力端をそのまま放っておくことができる。したがって、データを出力するとき一行を空ける必要がある。すなわち、Ｔ時間空ける必要がある。
【００４０】
他の実施例において、前記条件（２）〜（３）が変化せず、ｔ１、ｔ２及びＴが条件T≦ｔ１≦ｔ２＋Ｔを満たす場合、初期クロックボルテージパルス信号ＣＫＶとスタートボルテージパルス信号ＳＴＶとの合成過程は図７に示されたとおりであり、最後は入力信号Ｖｉｎを獲得することができる。入力信号Ｖｉｎは走査駆動チップ２３１のスタートボルテージパルス信号ＳＴＶ'であり、出力されない。この場合、図８に示すとおり、データを出力するとき二行を空ける必要がある。すなわち、２Ｔ時間空ける必要がある。
【００４１】
上述したとおり、本発明において、タイミング制御回路２１が生成した初期クロックボルテージパルス信号ＣＫＶとスタートボルテージパルス信号ＳＴＶとを合成して１つの入力信号Ｖｉｎを生成した後、これを走査駆動チップ２３１に送信する。したがって、必要な送信ラインを一本のみ設けることにより入力信号Ｖｉｎの伝送を実現することができるので、送信ラインの数量を低減することができる。図２を再度参照すると、本発明のアクティブマトリクス型表示装置２０は、データ駆動チップ２４、フレキシブル回路基板２５、ガラス基板２６及びプリント回路基板２７を更に含む。入力信号Ｖｉｎは、まずプリント回路基板２７によってデータ駆動チップ２４のフレキシブル回路基板２５に送信される。次に、フレキシブル回路基板２５上の送信ラインによってガラス基板２６に送信される。最後に、ガラス基板２６上の送信ラインによって走査駆動チップ２３１に送信される。
【００４２】
本発明はアクティブマトリクス型表示装置の走査駆動方法を更に提供する。以下、前記実施例に基づいてこの方法を詳細に説明する。図９に示すとおり、該方法は下記のステップを含む。
【００４３】
ステップＳ１において、タイミング制御回路の初期クロックボルテージパルス信号とスタートボルテージパルス信号とを重畳して得た信号を走査駆動回路の入力信号にする。
【００４４】
ステップＳ１において、初期クロックボルテージパルス信号の周期はＴであり、パルス幅はｔ２であり、スタートボルテージパルス信号のパルス幅はｔ１である。ｔ１、ｔ２及びＴは、条件ｔ２＜ｔ１≦ｔ２＋Ｔを満たす。
【００４５】
ｔ２＜ｔ１＜Ｔであるとき、信号を重畳する過程は図３に示されたとおりである。Ｔ≦ｔ１≦ｔ２＋Ｔであるとき、信号を重畳する過程は図７に示されたとおりである。
【００４６】
ステップＳ２において、走査駆動回路は時間遅延モジュールを含み、時間遅延モジュールは、入力端で入力信号を受信しかつ該入力信号に対して２つの時間遅延を行う。第一部分の時間遅延が行われると、時間遅延モジュールの第一出力端はアウトプットイネーブル信号を出力し、第二部分の時間遅延が行われると、時間遅延モジュールの第二出力端は時間遅延クロックボルテージパルス信号を出力する。アウトプットイネーブル信号と時間遅延クロックボルテージパルス信号は、アクティブマトリクス型表示装置の走査ラインに送信される。
【００４７】
ステップＳ２における、時間遅延モジュールは、２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を含む。入力信号を走査駆動チップのスタートボルテージパルス信号にし、入力信号が２ｎ個の第一位相反転器を通過すると、第一出力端からアウトプットイネーブル信号が出力され、入力信号が２ｎ個の第一位相反転器と２ｍ個の第二位相反転器を通過すると、第二出力端から時間遅延クロックボルテージパルス信号が出力される。本実施例において、ｎとｍは自然数である。
【００４８】
本実施例において、第一位相反転器の遅延時間はΔｔｎであり、第二位相反転器の遅延時間はΔｔｍである。ｔ２＜（２ｎｎ＋２ｍ＊Δｔｍ）＜ｔ１であることにより、スタートボルテージパルス信号は第一行のレジスタにのみ役割をする。具体的に、（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）＜ｔ１であることにより、第一行のレジスタは触発することができ、ｔ２＜（２ｎ＊Δｔｎ＋２ｍ＊Δｔｍ）であることにより、第一行のレジスタは一回しか触発しない。０＜２ｍ＊Δｔｍ＜ｔ２であることにより、時間遅延クロックボルテージパルス信号ＣＫＶ'の立ち上がりエッジがアウトプットイネーブル信号ＯＥのハイレベル中に置かれることを確保することができる。
【００４９】
ｔ２＜ｔ１＜Ｔであるとき、第一行の出力波形は図６に示されたとおりである。Ｔ≦ｔ１≦ｔ２＋Ｔであるとき、第一行の出力波形は図８に示されたとおりである。
【００５０】
上述したとおり、本発明のアクティブマトリクス型表示装置は、まずタイミング制御回路で初期クロックボルテージパルス信号とスタートボルテージパルス信号を生成する。次に、信号合成回路で初期クロックボルテージパルス信号とスタートボルテージパルス信号を合成することにより入力信号を生成し、かつ該入力信号を走査駆動チップのタイミング制御回路の入力端に送信する。時間遅延モジュールは該入力信号に対して２つの時間遅延を行う。時間遅延モジュールは、第一部分の時間遅延が行われた後、アウトプットイネーブル信号を出力し、第二部分の時間遅延が行われた後、時間遅延クロックボルテージパルス信号を出力する。アウトプットイネーブル信号と時間遅延クロックボルテージパルス信号は、アクティブマトリクス型表示装置の走査ラインに送信される。上述したことにより、本発明の時間遅延モジュールが合成された入力信号を受信することができるので、送信ラインの数量を減少させ、狭額縁化を容易に実現することができる。また、フレキシブル回路基板上の送信ラインの間の距離を増加させ、ボンディング工程を簡単にすることができる。また、本発明はタイミング制御チップの出力リードワイヤの数量と走査駆動チップの入力リードワイヤの数量とを減少させ、チップの実装コストを低減することができる。
【００５１】
以上、これらの発明の実施例を図面により詳述してきたが、実施例はこの発明の例示にしか過ぎないものであるため、この発明は実施例の構成にのみ限定されるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれることは勿論である。また、例えば、各実施例に複数の構成が含まれている場合には、特に記載がなくとも、これらの構成の可能な組合せが含まれることは勿論である。また、複数の実施例や変形例が示されている場合には、特に記載がなくとも、これらに跨がった構成の組合せのうちの可能なものが含まれることは勿論である。
【符号の説明】
【００５２】
２０  アクティブマトリクス型表示装置
２１  タイミング制御回路
２２  信号合成回路
２３  走査駆動回路
２３１  走査駆動チップ
２３２  時間遅延モジュール
２３３  第一部分
２３４  第二部分
２４  データ駆動チップ
２５  フレキシブル回路基板
２６  ガラス基板
２７  プリント回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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