(57)【特許請求の範囲】
【請求項１】
パラレル情報になるディジタルデータを外部入出力とするコンピュータシステムのディジタルデータの入出力装置であって、
前記ディジタルデータになる各外部入力データを二重化した各絶縁手段へそれぞれ入力し、前記二重化した各絶縁手段からのペアの各ディジタルデータ出力を各排他的論理和回路へそれぞれ入力して両絶縁手段の正常を検出し、この検出で正常となる各絶縁手段のペア出力の一方をパラレル・シリアル変換回路の各パラレルデータ入力とし、かつ前記各排他的論理和回路の各出力の論理和信号をエラー検出用データとして前記パラレル・シリアル変換回路の１つのパラレルデータ入力とし、前記各パラレルデータ入力を前記パラレル・シリアル変換回路でシリアルデータに変換して伝送する入出力端子台と、
前記入出力端子台とはツイストペアのシリアル伝送路で接続され、該シリアル伝送路を通して入力される前記シリアルデータをパラレルデータに変換してＩ／Ｏボードにディジタル入力データおよび前記エラー検出用データを再生するＣＰＵユニットとを備えたことを特徴するディジタルデータの入出力装置。
【請求項２】
パラレル情報になるディジタルデータを外部入出力とするコンピュータシステムのディジタルデータの入出力装置であって、
パラレルデータをシリアルデータに変換するＩＣを２個搭載し、前記ディジタルデータになる各外部入力データを二重化した各絶縁手段へそれぞれ入力し、前記二重化した各絶縁手段からのペアの各ディジタルデータ出力を前記２個のＩＣに個別に入力し、前記２個のＩＣでそれぞれ変換したシリアルデータを時分割で出力する入出力端子台と、
前記入出力端子台とはツイストペアのシリアル伝送路で接続され、該シリアル伝送路を通して入力される前記シリアルデータをパラレルデータに変換してＩ／Ｏボードにディジタル入力データとして再生し、かつ前記シリアルデータから前記入力端子台側の故障をソフトウェア的に判定するＣＰＵユニットとを備えたことを特徴するディジタルデータの入出力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータシステムにおけるディジタルデータの入出力装置に係り、特に入出力端子台とＣＰＵユニット間のディジタルデータの伝送方式に関する。
【０００２】
【従来の技術】
ディジタル形の保護継電システムや遠方監視制御システムなど、コンピュータを中枢部とする制御システムでは、外部機器の状態等の監視データを入力し、このデータ等からコンピュータ側で制御を必要とするときに外部機器の制御データを出力する。
【０００３】
このようなシステムにおいて、ディジタルデータの入出力端子台とコンピュータユニット（ＣＰＵユニット）とのデータ入出力装置は、図４にデータ入力部を示すように、端子台１が取り込む外部入力をコンピュータユニット２の内部回路（ＤＩボード）２Ａに取り込むまでの区間の配線は、パラレルに配線するのが一般的である。また、外部入力と内部回路の絶縁をとるために、同図に示すように、ＤＩユニット３などを中継させるのも一般的である。
【０００４】
ここで、パラレル配線とは、例えば、１入力に対して１本の配線と共通コモンを用いるよう装置である。また、ＤＩユニット３は、リレーやフォトモス、フォトカプラ等を用いて強電回路からの外部信号と弱電回路の内部信号の絶縁をとるためのものである。
【０００５】
【発明が解決しようとする課題】
従来のデータ入出力装置において、パラレル配線によるデータ入出力には、ＤＩ１点につき１本の配線が必要であり、装置内での限られたスペースのなかで、配線が大きな容積をとり、また製作時の作業も増えるためコスト高になる。
【０００６】
また、強電の配線と弱電の配線の実装を互いに分離するなど、絶縁や誘導を考慮する必要があり、盤内の実装について検討する要素が多い。
【０００７】
また、従来システムは、ＣＰＵユニット内でのＩ／Ｏボード上では二重化されているが、端子台１、ＤＩユニット３などは二重化されておらず、例えば、ＤＩユニット３内での誤入力は検出することができない。
【０００８】
本発明の目的は、データ入出力部の実装を簡略化でき、しかもデータチェックを可能にしたデータ入出力装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、入出力端子台ではパラレルデータの外部入出力をシリアルデータに変換してシリアル伝送路を介してＣＰＵユニットと伝送を行い、ＣＰＵユニットではシリアルデータをパラレルデータに変換して内部Ｉ／Ｏボードに入出力するようにし、さらに入出力端子台ではデータの二重化とそのエラー検出機能をもつ構成としたもので、以下の構成を特徴とする。
【００１０】
パラレル情報になるディジタルデータを外部入出力とするコンピュータシステムのディジタルデータの入出力装置であって、
前記ディジタルデータになる各外部入力データを二重化した各絶縁手段へそれぞれ入力し、前記二重化した各絶縁手段からのペアの各ディジタルデータ出力を各排他的論理和回路へそれぞれ入力して両絶縁手段の正常を検出し、この検出で正常となる各絶縁手段のペア出力の一方をパラレル・シリアル変換回路の各パラレルデータ入力とし、かつ前記各排他的論理和回路の各出力の論理和信号をエラー検出用データとして前記パラレル・シリアル変換回路の１つのパラレルデータ入力とし、前記各パラレルデータ入力を前記パラレル・シリアル変換回路でシリアルデータに変換して伝送する入出力端子台と、
前記入出力端子台とはツイストペアのシリアル伝送路で接続され、該シリアル伝送路を通して入力される前記シリアルデータをパラレルデータに変換してＩ／Ｏボードにディジタル入力データおよび前記エラー検出用データを再生するＣＰＵユニットとを備えたことを特徴する。
【００１１】
また、パラレル情報になるディジタルデータを外部入出力とするコンピュータシステムのディジタルデータの入出力装置であって、
パラレルデータをシリアルデータに変換するＩＣを２個搭載し、前記ディジタルデータになる各外部入力データを二重化した各絶縁手段へそれぞれ入力し、前記二重化した各絶縁手段からのペアの各ディジタルデータ出力を前記２個のＩＣに個別に入力し、前記２個のＩＣでそれぞれ変換したシリアルデータを時分割で出力する入出力端子台と、
前記入出力端子台とはツイストペアのシリアル伝送路で接続され、該シリアル伝送路を通して入力される前記シリアルデータをパラレルデータに変換してＩ／Ｏボードにディジタル入力データとして再生し、かつ前記シリアルデータから前記入力端子台側の故障をソフトウェア的に判定するＣＰＵユニットとを備えたことを特徴する。
【００１４】
【発明の実施の形態】
図１は、本発明の実施形態を示すデータ入出力部の構成図である。外部入力を取り込む入出力端子台１１は、絶縁手段としてのフォトカプラを含むＤＩ／Ｏ（データ入出力）回路１１Ａと、パラレル情報とシリアル情報の双方向に変換する機能をもつＩＣ化パラレル・シリアル変換回路１１Ｂを搭載する。
【００１５】
ＣＰＵユニット１２は、端子台１１とはシリアル伝送路１３で接続される。ＣＰＵユニット１２に搭載するシリアル伝送Ｉ／Ｏボード１２Ａには、シリアル情報とパラレル情報を双方向に変換するＩＣ化パラレル・シリアル変換回路１２Ｂを設ける。
【００１６】
伝送路１３は、ツイストペア線で構成され、パラレル・シリアル変換回路１１Ｂとパラレル・シリアル変換回路１２Ｂとの間を接続する。
【００１７】
以上の構成において、パラレルデータになる外部入力を取り込む端子台１１では、ＤＩ／Ｏ回路１１Ａのフォトカプラによって強電回路と弱電回路との絶縁を得、このＤＩ情報をパラレル・シリアル変換回路１１Ｂによってシリアル情報に変換する。そして、ＣＰＵユニット１２側のシリアル伝送Ｉ／Ｏボード１２Ａでは、シリアル情報を伝送路１３を通してパラレル・シリアル変換回路１２Ｂに取り込んでパラレル情報に変換し、シリアル・伝送Ｉ／ＯボードにＤＩ情報として再生し、この情報をＣＰＵから参照して利用する。
【００１８】
なお、ＣＰＵ側から出したパラレルデータのＤＯ指令を外部出力として伝送するには、シリアル・パラレル変換回路１２Ｂ及びパラレル・シリアル変換回路１１Ｂにより、ＤＯ指令をシリアル情報化し、伝送路１３経由で端子台１１に伝え、それをパラレル・シリアル変換回路１１ＢによってＤＯ指令に再生しフォトカプラを含むＤＩ／Ｏ回路によりデータ出力することができる。
【００１９】
また、近年では、Ｉ／Ｏの情報をシリアル情報に変換しツイストペア線の伝送路を介して情報を送る機能や、伝送路よりシリアル情報を受信してＩ／Ｏ情報に再生するような機能をもつＩＣが市販されており、このようなＩＣ化回路は、１つのセンターＩＣと、ユニークなアドレスを持った複数のサテライトＩＣで構成される。したがって、実施形態でのＩＣ化したパラレル・シリアル変換回路１１Ｂ、１２Ｂはこれら市販のものを利用することができる。
【００２０】
なお、サテライトＩＣが取り込んだＤＩ情報は、例えばサイクリックな伝送方式によりセンターＩＣに送られ、そこでセンターＩＣからアクセスできかつ、例えばディジタル継電器装置のＣＰＵからもアクセスできるようなメモリ上に展開することでＤＩを実現することが可能となる。このとき、各サテライトＩＣは、それぞれユニークなアドレスで認識され、それらに基づいてメモリ空間に展開される。
【００２１】
また、図１の実施形態では、ＤＩ情報の入力とＤＯ指令の出力の双方向機能をもつ場合を示すが、ＤＩ情報の入力とＤＯ指令の出力の一方の機能をもつ構成にできる。
【００２２】
以上のように、本実施形態では、端子台内にフォトカプラを搭載することによって、従来のＤＩユニット３を省略できる。また、入力データをシリアルデータに変換しＣＰＵユニット側で再生するという方式をとるために、端子台から、ＣＰＵユニットまでの配線が、１ペアのツイストペア線のみとなり大幅な省配線化が図れる。さらに、シリアル伝送路のみの配線に注意すれば配線の実装の検討が容易になる。さらにまた、実装スペースに余裕ができるので、別の新たな機能を追加することができる。
【００２３】
なお、以上のことは、ＣＰＵユニットから外部にデータを出力するデータ出力回路に適用して同等の作用効果を得ることができる。
【００２４】
図２は、本発明の他の実施形態を示す端子台のデータ入力部の二重化構成図である。図１の端子台１１において、例えば、ＤＩ／Ｏ回路１１のＤＩ入力が１６点の場合、ＤＩ／Ｏ回路１１を２個用意して外部入力端子を３２点分を確保し、パラレル・シリアル変換回路１１Ｂ1、１１Ｂ2の２個用意することで、入力用の端子台の二重化を図る。
【００２５】
図２は、端子台１１の内部構成を示している。ここで、１６点の外部入力を２つのフォトカプラ（ＰＣ）をペアとしてそれぞれ共通に入力し、そのペア出力を伝送用ＩＣとしてのパラレル・シリアル変換回路１１Ｂ１、１１Ｂ２にそれぞれ入力し、シリアルデータを変換回路１１Ｂ１、１１Ｂ２では時分割でデータ出力し、１つの伝送路１３を介してＣＰＵユニット側のパラレル・シリアル変換回路１２Ｂ側に送る。
【００２６】
ＣＰＵユニット２側では、２つの同じ入力の比較など、ソフトウエア的にフォトカプラと伝送用ＩＣからなる入力端子台側の故障検出を行う。
【００２７】
なお、図２の伝送路１３は二重化されていないが、伝送路の不具合は、伝送システムの誤り検定方式、例えばＣＲＣなどで検出でき、その場合は情報を更新せずに前の情報を使用する（前値保持）方法で対応できる。また、２つの入力の不一致発生時も同様に前値保持の方法で対応できる。
【００２８】
したがって、本実施形態によれば、入力データをシリアルデータに変換する伝送用ＩＣとしての１１Ｂ1、１１Ｂ2を設けることで、従来の構成、つまり入力データのシリアル伝送方式で装置の入り口である端子台からの二重化を図り、誤入力を防ぐことが可能となる。そして、伝送路の異常はＣＰＵユニット側でソフトウエアにより検出でき、このことから前値保持を行うことが可能であるため、誤入力を防ぐことができる。
【００２９】
図３は、本発明の他の実施形態を示すデータ入力部の二重化構成図である。本実施形態では、伝送用ＩＣになるパラレル・シリアル変換回路１１に１６点のＤＩがあったとすると、そのうちの１５点（ＤＩ0〜ＤＩ14）をＤＩとして使い、残り１点（ＤＩ15）をエラー検出の入力として使用することで、図２の伝送用ＩＣの１１Ｂ1、１１Ｂ2の一方を省略し、なおかつエラー検出を行うことができるようにしたものである。
【００３０】
図３において、外部入力をそれぞれペアのフォトカプラに取り込み、その出力（正論理）を排他的論理和回路ＥＸ−ＯＲを通すことでペアのフォトカプラ出力の不一致を検出する。そして、排他的論理和回路ＥＸ−ＯＲの出力を抑止信号として論理積回路ＡＮＤを通してパラレル・シリアル変換回路１１のデータ入力ＤＩ0〜ＤＩ14として取り込み、フォトカプラの故障の検出を行う。さらに、各排他的論理和回路ＥＸ−ＯＲからのエラー出力を、論理和回路ＯＲで論理和を取り、外部入力の一括エラー検出情報としてデータ入力ＤＩ15に取り込む。
【００３１】
したがって、本実施形態によれば、図２の実施形態では外部入力の状態の不一致をＣＰＵユニット側で判定していたものを、端子台側にインテリジェントな機能を持たせることで、端子台でフォトカプラの故障を検出可能となる。また、図２における伝送用ＩＣを省略できるメリットもある。
【００３２】
【発明の効果】
以上のとおり、本発明によれば、入出力端子台ではパラレルデータの外部入出力をシリアルデータに変換してシリアル伝送路を介してＣＰＵユニットと伝送を行い、ＣＰＵユニットではシリアルデータをパラレルデータに変換して内部Ｉ／Ｏボードに入出力するようにし、さらに入出力端子台ではデータの二重化とそのエラー検出機能をもつ構成としたため、データ入出力部の実装を簡略化でき、しかもデータチェックが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すデータ入出力部の構成図。
【図２】本発明の他の実施形態を示すデータ入力部の二重化構成図。
【図３】本発明の他の実施形態を示すデータ入力部の二重化構成図。
【図４】従来のデータ入力部の構成図。
【符号の説明】
１１…入出力端子台
１１Ａ…ＤＩ／Ｏ回路
１１Ｂ、１１Ｂ1、１１Ｂ2…パラレル・シリアル変換回路
１２…ＣＰＵユニット
１２Ａ…シリアル伝送Ｉ／Ｏボード
１２Ｂ…パラレル・シリアル変換回路
１３…シリアル伝送路
【図１】
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【図２】
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【図３】
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【図４】
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