(57)【特許請求の範囲】
【請求項１】
光電変換素子、この光電変換素子で得られた信号電荷を蓄積部に読み出す読み出しトランジスタ、この読み出しトランジスタによる信号電荷の読み出しを選択する読み出し選択トランジスタと、前記蓄積部の信号電荷を電気信号に変換して画素信号として出力する増幅トランジスタ、前記蓄積部をリセットするリセットトランジスタおよび前記増幅トランジスタによる画素信号の出力を選択する出力選択トランジスタを有する単位画素が行列状に配置されてなる画素部と、
前記画素部に列単位で配線され、自列の前記出力選択トランジスタと隣接する列の前記リセットトランジスタとが１本の水平選択線に接続された複数列分の水平選択線と、
前記画素部に行単位で配線された複数行分の水平信号線と、
前記複数行分の水平信号線に対して共通に配線された単一の垂直信号線と、
前記画素部の各画素を行単位で選択するとともに、前記複数行分の水平信号線に前記画素部の各画素から出力された画素信号を順次前記垂直信号線に出力する垂直駆動手段と、
前記読み出し選択トランジスタおよび前記出力選択トランジスタに対して水平選択パルスを与えるとともに、前記リセットトランジスタに対してリセットパルスを与える水平駆動手段と、
前記単位画素から前記水平信号線を通して前記垂直信号線に出力される、前記リセットトランジスタによるリセット時のリセットレベルと前記光電変換素子で光電変換された信号電荷に基づく信号レベルとの差分をとる差分回路とを備え、
前記読み出し選択トランジスタは、前記水平選択パルスの発生期間において前記垂直駆動手段による行選択走査に同期する垂直走査パルスと読み出しパルスの論理積に同期して出力されるパルスを前記読み出しトランジスタに与え、
前記水平選択パルスは、前記出力選択トランジスタに対して前記１本の水平選択線を介して与えられ、列方向において隣接する画素の前記リセットトランジスタに与えられるリセットパルスを兼ねる
固体撮像素子。
【請求項２】
前記差分回路は相関二重サンプリング回路である
請求項１記載の固体撮像素子。
【請求項３】
前記垂直駆動手段による行単位での選択に先立って行単位でシャッター動作を行う電子シャッター走査回路を有する
請求項１記載の固体撮像素子。
【請求項４】
前記単位画素は、前記水平選択パルスの発生期間においてオン状態になり、読み出しパルスを前記読み出しトランジスタに与えることによって当該読み出しトランジスタによる信号電荷の読み出しを選択する読み出し選択トランジスタを有する
請求項１記載の固体撮像素子。
【請求項５】
光電変換素子、この光電変換素子で得られた信号電荷を蓄積部に読み出す読み出しトランジスタ、この読み出しトランジスタによる信号電荷の読み出しを選択する読み出し選択トランジスタと、前記蓄積部の信号電荷を電気信号に変換して画素信号として出力する増幅トランジスタ、前記蓄積部をリセットするリセットトランジスタおよび前記増幅トランジスタによる画素信号の出力を選択する出力選択トランジスタを有する単位画素が行列状に配置されてなる画素部と、前記画素部に列単位で配線され、自列の前記出力選択トランジスタと隣接する列の前記リセットトランジスタとが１本の水平選択線に接続された複数列分の水平選択線と、前記画素部に行単位で配線された複数行分の水平信号線と、前記複数行分の水平信号線に対して共通に配線された単一の垂直信号線とを具備し、水平走査手段から出力される水平選択パルスを、前記出力選択トランジスタに対して前記１本の水平選択線を介して与え、列方向において隣接する画素の前記リセットトランジスタに与えるリセットパルスとして兼ねる固体撮像素子の駆動に当たって、
垂直選択パルスによって選択された画素行において、
先ず前記リセットトランジスタに対して前の列の水平選択パルスを与えることによって前記蓄積部をリセットし、そのリセットレベルを前記出力選択トランジスタに対して自列の水平選択パルスを与えことによって前記増幅トランジスタ、前記出力選択トランジスタおよび前記水平信号線を通して前記垂直信号線に出力し、
続いて前記自列の水平選択パルスの発生期間において行選択走査に同期する垂直走査パルスと読み出しパルスの論理積に同期して出力されるパルスを前記読み出し選択トランジスタを介して前記読み出しトランジスタに与えることによって前記光電変換素子の信号電荷を当該読み出しトランジスタを介して前記蓄積部に読み出し、その信号電荷に基づく信号レベルを前記増幅トランジスタ、前記出力選択トランジスタおよび前記水平信号線を通して前記垂直信号線に出力し、
前記垂直信号線に出力される前記リセットレベルと前記信号レベルとの差分をとる
固体撮像素子の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子およびその駆動方法に関し、特に単位画素ごとに増幅機能を持つＸ‐Ｙアドレス型の固体撮像素子およびその駆動方法に関する。
【０００２】
【従来の技術】
従来、この種の固体撮像素子として、図１１に示すように、単位画素１０１が行列状に２次元配置され、垂直走査回路１０２によって垂直選択線１０３を介して行選択がなされる構成のものにおいて、垂直信号線１０４の各々にカラムアンプ１０５が接続され、単位画素１０１の各々の画素信号がカラムアンプ１０５に行単位で蓄えられるとともに、水平走査回路１０６によって列選択がなされ、水平信号線１０７およびセンスアンプ１０８を介して出力される構成のものが知られている（例えば、米国特許第５，３４５，２６６号参照）。
【０００３】
【発明が解決しようとする課題】
上記構成の従来の固体撮像素子では、１Ｈ（１水平走査期間）分の信号電荷をカラムアンプ１０５に一度に送り、このカラムアンプ１０５内のキャパシタに一度蓄えた後に読み出す構成となっているため、カラムアンプ１０５のリセットレベルのバラツキを含んだ信号量がキャパシタ部に取り込まれる。その結果、各カラムアンプ１０５に使われているトランジスタの特性のバラツキが信号に重畳され、画面上に縦筋状の固定パターンノイズ（ＦＰＮ;Fixed Patern Noise)として現れることになる。
【０００４】
この縦筋状の固定パターンノイズを抑圧するためには、デバイスの外部にフレームメモリを用いたノイズ除去回路を設け、暗時の出力信号（ノイズ成分）および明時の出力信号（映像成分）の一方を各画素ごとにフレームメモリにあらかじめ記憶しておき、もう一方の画素の信号との間で引き算を行うことにより、トランジスタの特性のバラツキに起因するノイズ成分を除去する必要があった。したがって、固体撮像素子を撮像デバイスとして用いるカメラシステムにあっては、フレームメモリを用いたノイズ除去回路を外付けにする必要があり、その分だけ規模の大きなものとなってしまう。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、固定パターンノイズをデバイス内部で抑圧可能な固体撮像素子およびそのノイズを除去するための駆動方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明では、単位画素が、光電変換素子に対して読み出しトランジスタ、読み出し選択トランジスタ、増幅トランジスタ、リセットトランジスタおよび出力選択トランジスタの少なくとも５つのトランジスタを有する画素構成となっている。この単位画素が行列状に配置されており、これら単位画素に対して列単位で自列の前記出力選択トランジスタと隣接する列の前記リセットトランジスタとが１本の水平選択線に接続された複数列分の水平選択線が配線され、行単位で複数行分の水平信号線が配線され、またこれら水平信号線に対して単一の垂直信号線が共通に配線されている。そして、画素部の各画素を行単位で選択するとともに、複数行分の水平信号線に各画素から出力された画素信号を順次垂直信号線に出力する垂直駆動手段と、単位画素の読み出し選択トランジスタおよび出力選択トランジスタに対して水平選択パルスを与えるとともに、リセットトランジスタに対してリセットパルスを与える水平駆動手段と、単位画素から水平信号線を通して垂直信号線に出力される、リセットトランジスタによるリセット時のリセットレベルと光電変換素子で光電変換された信号電荷に基づく信号レベルとの差分をとる差分回路とが設けられている。読み出し選択トランジスタは、水平選択パルスの発生期間において行選択走査に同期する垂直走査パルスと読み出しパルスの論理積に同期して出力されるパルスを読み出しトランジスタに与える。水平選択パルスは、読み出し選択トランジスタおよび出力選択トランジスタに対して１本の水平選択線を介して与えられ、列方向において隣接する画素のリセットトランジスタに与えられるリセットパルスを兼ねる。
【０００７】
上記の構成において、垂直駆動手段によってある行が選択されたら、先ず、水平駆動手段からリセットトランジスタに対して前の列の水平選択パルス（水平走査パルス）をリセットパルスとして与えることによって蓄積部をリセットし、そのリセットレベルを出力選択トランジスタに対して自列の水平選択パルスを与えことによって増幅トランジスタ、出力選択トランジスタおよび水平信号線を通して垂直信号線に出力する。続いて、自列の水平選択パルスの発生期間において読み出しパルスを、読み出し選択トランジスタを介して読み出しトランジスタに与えることで、光電変換素子で光電変換されかつ蓄積された信号電荷を読み出しトランジスタを通して蓄積部に読み出し、この信号電荷を増幅トランジスタ、読み出しトランジスタおよび水平信号線を通して信号レベルとして垂直信号線に出力する。これにより、リセットレベルと信号レベルが水平信号線を通して垂直信号線へ出力される。そして、この垂直信号線に出力されるリセットレベルと信号レベルとの差分をとる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１実施形態に係る固体撮像素子を示す概略構成図である。本実施形態に係る固体撮像素子は、電子シャッター機能を備えたＸ‐Ｙアドレス型撮像素子であり、このＸ‐Ｙアドレス型撮像素子の場合の電子シャッターは、ＣＣＤ(Charge Coupled Device) 型撮像素子の場合と違い、１行（１ライン）ごとにシャッターを切る動作となる。
【０００９】
図１において、破線で囲まれた領域が単位画素１１を表している。この単位画素１１は、光電変換素子であるフォトダイオード（ＰＤ）１２に対して、読み出しトランジスタ１３、読み出し選択トランジスタ１４、増幅トランジスタ１５、リセットトランジスタ１６および出力選択トランジスタ１７の５つのＮｃｈＭＯＳトランジスタを有する構成となっている。そして、この単位画素１１が行列状に配置されて画素部２１を構成している。
【００１０】
なお、ここでは、図面の簡略化のために、画素部２１が２列（ｍ−１列目，ｍ列目）２行（ｎ行目，ｎ＋１行目）の画素構成の場合を例にとって示している。この画素部２１には、水平信号線２２ｎ＋１，２２ｎおよび読み出し線２３ｎ＋１，２３ｎが行単位で配線されている。さらに、水平選択線２４ｍ−１，２４ｍが列単位で配線されている。
【００１１】
ｍ列ｎ＋１行目の単位画素１１において、フォトダイオード１２は、光電変換と電荷蓄積の各機能を兼ね備えている。すなわち、入射光をその光量に応じた電荷量の信号電荷に光電変換し、かつその信号電荷を蓄積する機能を持っている。このフォトダイオード１２は、埋め込みダイオードのセンサ構造、例えばｎｐダイオードの基板表面側ｐ+ 層からなる正孔蓄積層を付加したＨＡＤ(Hole Accumulated Diode)センサ構造となっている。
【００１２】
フォトダイオード１２のカソードには、読み出しトランジスタ１３のソースが接続されている。読み出しトランジスタ１３は、ドレインが蓄積部である浮遊拡散領域ＦＤに接続され、ゲートが読み出し選択トランジスタ１４のソース／ドレインに接続されている。読み出し選択トランジスタ１４は、ドレイン／ソースが読み出し線２３ｎ＋１に接続され、ゲートが水平選択線２４ｍに接続されている。増幅トランジスタ１５は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが電源ＶＤＤに接続されている。
【００１３】
リセットトランジスタ１６は、ソースが浮遊拡散領域ＦＤに、ドレインが電源ＶＤＤにそれぞれ接続され、ゲートが隣接するｍ−１列目の水平信号線２４ｍ−１に接続されている。このリセットトランジスタ１６は、浮遊拡散領域ＦＤを電源ＶＤＤにリセットするためにデプレッション型である。出力選択トランジスタ１７は、ドレインが増幅トランジスタ１５のソースに、ソースが水平信号線２２ｎ＋１にそれぞれ接続され、ゲートが水平選択線２４ｍに接続されている。
【００１４】
また、複数行分、本例では２行分の水平信号線２２ｎ，２２ｎ＋１に対して、これらと直交する方向に単一の垂直信号線２５が配線されている。そして、水平信号線２２ｎ，２２ｎ＋１の各々と垂直信号線２５との間には、垂直選択トランジスタ２６ｎ，２６ｎ＋１がそれぞれ接続されている。これら垂直選択トランジスタ２６ｎ，２６ｎ＋１も、ＮｃｈＭＯＳトランジスタからなっている。
【００１５】
画素部２１の周辺部には、列選択のための水平走査回路２７が水平駆動系として、行選択のための垂直走査回路２８および１Ｈ（Ｈは水平走査期間）の整数倍の蓄積時間（露光時間）を制御するための電子シャッター走査回路２９が垂直駆動系としてそれぞれ設けられている。これらの走査回路２７，２８，２９は、例えばシフトレジスタによって構成され、タイミングジェネレータ（ＴＧ）３０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。
【００１６】
水平走査回路２７からは、水平走査（選択）パルスφＨｍ−１，φＨｍが順次出力される。これら水平走査パルスφＨｍ−１，φＨｍは、水平選択線２４ｍ−１，２４ｍを通して列単位で単位画素１１の読み出し選択トランジスタ１４、リセットトランジスタ１６および出力選択トランジスタ１７の各ゲートに与えられる。
【００１７】
垂直走査回路２８からは垂直走査パルスφＶｎ，φＶｎ＋１が、電子シャッター走査回路２９からはシャッターパルスφＳｎ，φＳｎ＋１がそれぞれ順次出力される。垂直走査パルスφＶｎ，φＶｎ＋１は、行ごとにＯＲゲート３１ｎ，３１ｎ＋１の一方の入力になるととともに、垂直選択線３２ｎ，３２ｎ＋１を通して垂直選択トランジスタ２６ｎ，２６ｎ＋１のゲートに与えられる。
【００１８】
シャッターパルスφＳｎ，φＳｎ＋１は、行ごとにＯＲゲート３１ｎ，３１ｎ＋１の他方の入力となる。ＯＲゲート３１ｎ，３１ｎ＋１の各出力は、ＡＮＤゲート３３ｎ，３３ｎ＋１の各一方の入力となる。ＡＮＤゲート３３ｎ，３３ｎ＋１の各他方の入力としては、タイミングジェネレータ３０で発生される読み出しパルスφＰＲＤが与えられる。ＡＮＤゲート３３ｎ，３３ｎ＋１の各出力は、読み出し線２３ｎ，２３ｎ＋１を通して各画素における読み出し選択トランジスタ１４のドレインに与えられる。
【００１９】
垂直信号線２５の出力端側には、Ｉ（電流）‐Ｖ（電圧）変換回路３４と差分回路としての例えば相関二重サンプリング回路（以下、ＣＤＳ(Correlated Double Sampling)回路と称す）３５とが設けられている。Ｉ‐Ｖ変換回路３４は、垂直信号線２５を通して信号電流として供給される画素信号を信号電圧に変換してＣＤＳ回路３５に供給する。
【００２０】
ＣＤＳ回路３５は、タイミングジェネレータ３０から与えられるサンプリングパルスに基づいて、画素リセット直後のノイズレベルと信号レベルとの差分をとる処理を行う。また、ＣＤＳ回路３５の後段には、必要に応じてＡＧＣ(Automatic  Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路等を設けることも可能である。
【００２１】
次に、上記構成の第１実施形態に係る固体撮像素子の動作について、図２および図３のタイミングチャートを用いて説明する。なお、図２は電子シャッター非動作時のタイミングチャート、図３は電子シャッター動作時のタイミングチャートである。
【００２２】
先ず、電子シャッター非動作時のｍ列ｎ行目の画素に着目とすると、垂直走査回路２８の垂直走査により、当該走査回路２８から垂直走査パルスφＶｎが出力され、ｎ行目の垂直選択トランジスタ２６ｎのゲートに印加され、ｎ行目が読み出し行として選択される。
【００２３】
この状態において、水平走査回路２７の水平走査により、当該走査回路２７から水平走査パルスφＨｍ−１が出力され、ｍ−１列目の水平選択線２４ｍ−１に印加される。すると、ｍ列目の画素のリセットトランジスタ１６がオン状態となる。これにより、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。このとき、ｍ−１列の水平走査パルスφＨｍ−１は、隣接するｍ列のリセットパルスとして機能する。
【００２４】
続いて、水平走査回路２７から水平走査パルスφＨｍが出力され、ｍ列目の水平選択線２４ｍに印加されると、ｍ列目の画素の出力選択トランジスタ１７がオン状態となる。これにより、垂直選択されたｎ行目、水平選択されたｍ列目のリセットされた画素（ｍ，ｎ）のリセットレベルに応じた電流が、水平信号線２２ｎおよび垂直選択トランジスタ２６ｎを通して垂直信号線２５に出力される。
【００２５】
また、水平走査パルスφＨｍの発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３３ｎで垂直走査パルスφＶｎと論理積がとられ、その結果ｎ行目の読み出し線２３ｎにパルスが立つ。このとき、画素（ｍ，ｎ）の読み出し選択トランジスタ１４は、水平走査パルスφＨｍがゲートに印加されていることからオン状態にある。
【００２６】
したがって、読み出し線２３ｎに印加された読み出しパルスφＰＲＤは、読み出し選択トランジスタ１４のドレイン‐ソースを介して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００２７】
読み出しパルスφＰＲＤが消滅すると、読み出しトランジスタ１３がオフ状態となる。そして、浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎおよび垂直選択トランジスタ２６ｎを通して垂直信号線２５に出力される。
【００２８】
この画素（ｍ，ｎ）の選択時には、その水平走査パルスφＨｍによって次の列の画素（ｍ＋１，ｎ）のリセットが行われる。そして、水平走査パルスφＨｍが消滅し、水平走査パルスφＨｍ＋１が水平走査回路２７から出力されることで、次の列の画素（ｍ＋１，ｎ）が選択状態となる。
【００２９】
上述した一連の動作の繰り返しにより、ｎ行目の１ライン分の単位画素１１のリセットレベルと信号レベルが同一の経路（水平信号線２２ｎや垂直選択トランジスタ２６ｎなど）を通して点順次に垂直信号線２５上に読み出される。これらはさらに、Ｉ‐Ｖ変換回路３４で電流から電圧に変換された後ＣＤＳ回路３５に送られ、相関二重サンプリングによるノイズキャンセルが行われる。
【００３０】
続いて、電子シャッター動作時について、ｎ行目の各画素を電子シャッター画素行とし、ｎ−ｉ行目の各画素を選択画素行（信号読み出し画像行）とした場合を例にとって、図３のタイミングチャートを用いて説明する。このときの蓄積時間は１Ｈ×ｉとなる。
【００３１】
垂直シャッター走査回路２９の走査により、シャッターパルスφＳｎが出力され、ＯＲゲート３１ｎを通過後タイミングジェネレータ３０で発生される読み出しパルスφＰＲＤとＡＮＤゲート３３ｎで論理積がとられる。これにより、ｎ行目がシャッター行として選択可能な状態となる。そして、読み出しパルスφＰＲＤが出力されるごとに、ｎ行目の読み出し線２３ｎにパルスが立つ。
【００３２】
その際、ｎ行目の垂直選択線３２ｎにはパルスは立たない。このとき、垂直走査回路２８からは垂直走査パルスφＶｎ−ｉが出力され、ｎ−ｉ行目の垂直選択トランジスタ２６ｎ−ｉのゲートに印加され、これによりｎ−ｉ行目が読み出し行として選択状態となる。そして、ＯＲゲート３１ｎ−ｉを通過後タイミングジェネレータ３０で発生される読み出しパルスφＰＲＤとＡＮＤゲート３３ｎ−ｉで論理積がとられる。そして、読み出しパルスφＰＲＤが出力されるごとに、ｎ−ｉ行目の読み出し線２３ｎ−ｉにパルスが立つ。
【００３３】
この状態において、水平走査回路２７の水平走査により、当該走査回路２７から水平走査パルスφＨｍ−１が出力され、ｍ−１列目の水平選択線２４ｍ−１に印加されると、ｍ列目の各リセットトランジスタ１６がオン状態となる。これにより、これら各画素において、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。
【００３４】
続いて、水平走査回路２７から水平走査パルスφＨｍが出力され、ｍ列目の水平選択線２４ｍに印加されると、ｍ列目の出力選択トランジスタ１７がオン状態となる。これにより、垂直選択されたｎ−ｉ行目、水平選択されたｍ列目のリセットされた画素（ｍ，ｎ−ｉ）のリセットレベルに応じた電流が、水平信号線２２ｎ−ｉおよび垂直選択トランジスタ２６ｎ−ｉを通して垂直信号線２５に出力される。
【００３５】
その際、画素（ｍ，ｎ）については、ｎ行目の垂直選択トランジスタ２６ｎがオフ状態にあるため、リセットレベルに応じた電流が垂直信号線２５に出力されることはない。
【００３６】
また、水平走査パルスφＨｍの発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３３ｎ−ｉで垂直走査パルスφＶｎ−ｉと論理積がとられ、その結果ｎ−ｉ行目の読み出し線２３ｎ−ｉにパルスが立つ。このとき、画素（ｍ，ｎ−ｉ）の読み出し選択トランジスタ１４は、水平走査パルスφＨｍがゲートに印加されていることからオン状態にある。
【００３７】
したがって、画素（ｍ，ｎ−ｉ）において、読み出し線２３ｎ−ｉに印加された読み出しパルスφＰＲＤは、読み出し選択トランジスタ１４のドレイン‐ソースを通して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００３８】
また、読み出しパルスφＰＲＤはＡＮＤゲート３３ｎでシャッターパルスφＳｎとも論理積がとられ、その結果ｎ行目の読み出し線２３ｎにパルスが立つ。このとき、画素（ｍ，ｎ）の読み出し選択トランジスタ１４は、水平走査パルスφＨｍがゲートに印加されていることからオン状態にある。
【００３９】
したがって、画素（ｍ，ｎ）において、読み出し線２３ｎに印加された読み出しパルスφＰＲＤは、読み出し選択トランジスタ１４のドレイン‐ソースを通して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００４０】
読み出しパルスφＰＲＤが消滅すると、画素（ｍ，ｎ）および画素（ｍ，ｎ−ｉ）の各読み出しトランジスタ１３がオフ状態となる。そして、画素（ｍ，ｎ−ｉ）の浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎ−ｉおよび垂直選択トランジスタ２６ｎ−ｉを通して垂直信号線２５に出力される。
【００４１】
その際、画素（ｍ，ｎ）については、ｎ行目の垂直選択トランジスタ２６ｎがオフ状態にあるため、信号電荷の電荷量に応じた電流が垂直信号線２５に出力されることはない。また、画素（ｍ，ｎ）のフォトダイオード１２に蓄積された信号電荷は浮遊拡散領域ＦＤに送られることでフォトダイオード１２が空となり、新たに蓄積が開始される。
【００４２】
この画素（ｍ，ｎ−ｉ）の選択時には、その水平走査パルスφＨｍによって次の列の画素（ｍ＋１，ｎ−ｉ）のリセットが行われる。また、水平走査パルスφＨｍが消滅し、水平走査パルスφＨｍ＋１が水平走査回路２７から出力されることで、次の列の画素（ｍ＋１，ｎ−ｉ）が選択状態となる。
【００４３】
そして、画素（ｍ，ｎ−ｉ）の選択後、（１Ｈ×ｉ）の時間が経過した時点で画素（ｍ，ｎ）が選択される。これにより、画素（ｍ，ｎ）の蓄積時間（露光時間＝シャッタースピード）は、図４のタイミングチャートから明らかなように、１Ｈ×ｉとなる。図５は、本例の場合、即ちｎ−ｉ行を信号読み出し画素行、ｎ行を電子シャッター画素行とした場合の電子シャッター走査の模式図である。
【００４４】
この電子シャッター動作時にも、非動作時と同様に、ｎ−ｉ行目の１ライン分の単位画素１１のリセットレベルと信号レベルが同一の経路を通して点順次に垂直信号線２５上に読み出される。そして、Ｉ‐Ｖ変換回路３４で電流から電圧に変換された後ＣＤＳ回路３５に送られ、相関二重サンプリングによるノイズキャンセルが行われる。
【００４５】
上述したように、第１実施形態では、５トランジスタ構成の単位画素１１を行列状に配置してなるＸ‐Ｙアドレス型撮像素子において、行単位で各画素１１の浮遊拡散領域ＦＤをリセットしてそのリセットレベルを、次いでフォトダイオード１２の信号電荷に基づく信号レベルを読み出して同一経路を経由して点順次に出力するようにしたことで、後段のＣＤＳ回路３５でリセットレベルと信号レベルとの差分をとることができる。これにより、単位画素１１ごとの特性バラツキに起因する固定パターンノイズおよびリセット時に発生するリセットノイズ（ｋＴＣノイズ）を抑制することができる。
【００４６】
また、例えばｍ−１列の水平走査（選択）パルスφＨｍ−１を、ｍ列目（隣接画素）のリセットパルスとして兼用するようにしたことにより、専用のリセット線を設ける必要がないため、画素部２１への配線の本数を減らすことができる。しかも、１本の水平選択線２４ｍに対してｍ列の読み出し選択トランジスタ１４と出力選択トランジスタ１７およびｍ＋１列のリセットトランジスタ１６の各ゲートを接続する構成を採ったことにより、３個のトランジスタの３つのノードに対してコンタクトが１個で済むため面積的にも有利である。
【００４７】
さらに、従来、電子シャッター動作時に発生していたクロストークの問題も解決できる。すなわち、従来は、各画素の信号を列単位で配線された垂直信号線に出力する構成を採っていたために、読み出し画素行の各画素から信号を読みだしている垂直信号線上に、シャッター画素行の各画素のフォトダイオード１２の電荷を捨てることになり、よってクロストークの問題が発生していた。
【００４８】
これに対して、本実施形態に係るＸ‐Ｙアドレス型撮像素子では、各画素の信号を行単位で配線された水平信号線２２ｎ，２２ｎ＋１に出力する構成を採ったことにより、シャッター画素行の各画素のフォトダイオード１２の電荷が、読み出し画素行の各画素から信号電荷を読み出す水平信号線とは別の水平信号線に捨てられるため、クロストークの問題は発生しない。
【００４９】
なお、本実施形態では、単位画素１１の構成において、増幅トランジスタ１５のドレインを電源ＶＤＤに接続し、ソースを出力選択トランジスタ１７を介して水平信号線２２ｎ＋１に接続する構成としたが、図６に示すように、増幅トランジスタ１５のドレインを水平信号線２２ｎ＋１に接続し、ソースを出力選択トランジスタ１７を介してＧＮＤに接続する構成も、Ｉ‐Ｖ変換回路３４の構成次第で可能となる。
【００５０】
図７は、本発明の第２実施形態に係る固体撮像素子を示す概略構成図である。本実施形態に係る固体撮像素子は、電子シャッター機能を備えたＸ‐Ｙアドレス型撮像素子であり、このＸ‐Ｙアドレス型撮像素子の場合の電子シャッターは、ＣＣＤ型撮像素子の場合と違い、１行（１ライン）ごとにシャッターを切る動作となる。
【００５１】
図７において、単位画素５１は、第１実施形態の場合と同様に、フォトダイオード（ＰＤ）５２に対して、読み出しトランジスタ５３、読み出し選択トランジスタ５４、増幅トランジスタ５５、リセットトランジスタ５６および出力選択トランジスタ５７の５つのＮｃｈＭＯＳトランジスタを有する構成となっており、また各トランジスタの機能も第１実施形態の各トランジスタと同じである。
【００５２】
そして、この単位画素５１が行列状に配置されて画素部６１を構成している。なお、ここでは、図面の簡略化のために、画素部５１が２列（ｍ列目，ｍ＋１列目）２行（ｎ行目，ｎ＋１行目）の画素構成の場合を例にとって示している。この画素部５１には、水平信号線６２ｎ＋１，６２ｎおよび垂直／シャッター選択線線６３ｎ＋１，６３ｎが行単位で配線されている。さらに、水平選択／読み出し／リセット線６４ｍ−１，６４ｍが列単位で配線されている。
【００５３】
ｍ列ｎ＋１行目の単位画素５１において、読み出しトランジスタ５３、読み出し選択トランジスタ５４、増幅トランジスタ５５、リセットトランジスタ５６および出力選択トランジスタ５７の相互の接続関係も第１実施形態の場合と同様となっている。そして、読み出し選択トランジスタ５４については、ドレイン／ソースが隣接するｍ＋１列目の水平選択／読み出し／リセット線６４ｍ＋１に接続され、ゲートが垂直／シャッター選択線６３ｎ＋１に接続されている。また、リセットトランジスタ５６については、ゲートが隣接するｍ−１列目の水平選択／読み出し／リセット線６４ｍ−１に接続されている。
【００５４】
また、２行分の水平信号線６２ｎ，６２ｎ＋１に対して、これらと直交する方向に単一の垂直信号線６５が配線されている。そして、水平信号線６２ｎ，６２ｎ＋１の各々と垂直信号線６５との間には、垂直選択トランジスタ６６ｎ，６６ｎ＋１がそれぞれ接続されている。これら垂直選択トランジスタ６６ｎ，６６ｎ＋１も、ＮｃｈＭＯＳトランジスタからなっている。
【００５５】
画素部６１の周辺部には、列選択のための水平走査回路６７、行選択のための垂直走査回路６８および１Ｈの整数倍の蓄積時間（露光時間）を制御するための電子シャッター走査回路６９が設けられている。これらの走査回路６７，６８，６９は、例えばシフトレジスタによって構成され、タイミングジェネレータ（ＴＧ）７０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。
【００５６】
水平走査回路６７からは、水平走査パルスφＨｍ−１，φＨｍ，φＨｍ＋１が順次出力される。これら水平走査パルスφＨｍ−１，φＨｍ，φＨｍ＋１は、ＯＲゲート７１ｍ−１，７１ｍ，７１ｍ＋１の各一方の入力となるとともに、ＡＮＤゲート７２ｍ，７２ｍ＋１，７２ｍ＋２の各一方の入力となる。ＡＮＤゲート７２ｍ，７２ｍ＋１，７２ｍ＋２の各他方の入力としては、タイミングジェネレータ７０で発生される読み出しパルスφＰＲＤが与えられる。
【００５７】
ＡＮＤゲート７２ｍ，７２ｍ＋１，７２ｍ＋２の各出力は、ＯＲゲート７１ｍ，７１ｍ＋１，７１ｍ＋２の各他方の入力となる。そして、ＯＲゲート７１ｍ−１，７１ｍ，７１ｍ＋１の各出力は、水平選択／読み出し／リセット線６４ｍ−１，６４ｍ，６４ｍ＋１に印加される。これにより、例えばｍ列の画素について言えば、読み出し選択トランジスタ５４のドレインにはＯＲゲート７１ｍ＋１の出力が与えられ、リセットトランジスタ５６のゲートにはＯＲゲート７１ｍ−１の出力が与えられ、出力選択トランジスタ５７のゲートにはＯＲゲート７１ｍの出力が与えられることになる。
【００５８】
垂直走査回路６８からは垂直走査パルスφＶｎ，φＶｎ＋１が、電子シャッター走査回路６９からはシャッターパルスφＳｎ，φＳｎ＋１がそれぞれ順次出力される。垂直走査パルスφＶｎ，φＶｎ＋１は、行ごとにＯＲゲート７３ｎ，７３ｎ＋１の一方の入力になるととともに、垂直選択線７４ｎ，７４ｎ＋１を通して垂直選択トランジスタ６６ｎ，６６ｎ＋１のゲートに与えられる。
【００５９】
シャッターパルスφＳｎ，φＳｎ＋１は、行ごとにＯＲゲート７３ｎ，７３ｎ＋１の他方の入力となる。ＯＲゲート７１ｎ，７１ｎ＋１の各出力は、垂直／シャッター選択線６３ｎ，６３ｎ＋１を通して各画素における読み出し選択トランジスタ５４のゲートに与えられる。
【００６０】
垂直信号線６５の出力端側には、Ｉ‐Ｖ変換回路７５と差分回路としての例えばＣＤＳ回路７６とが設けられている。Ｉ‐Ｖ変換回路７５は、垂直信号線６５を通して信号電流として供給される画素信号を信号電圧に変換してＣＤＳ回路７６に供給する。ＣＤＳ回路７６は、タイミングジェネレータ７０から与えられるサンプリングパルスに基づいて、画素リセット直後のノイズレベルと信号レベルとの差分をとる処理を行う。また、ＣＤＳ回路７６の後段には、必要に応じてＡＧＣ回路やＡＤＣ回路等を設けることも可能である。
【００６１】
次に、上記構成の第２実施形態に係る固体撮像素子の動作について、図８および図９のタイミングチャートを用いて説明する。なお、図８は電子シャッター非動作時のタイミングチャート、図９は電子シャッター動作時のタイミングチャートである。
【００６２】
先ず、電子シャッター非動作時のｍ列ｎ行目の画素に着目とすると、垂直走査回路６８の垂直走査により、当該走査回路６８から垂直走査パルスφＶｎが出力され、ｎ行目の垂直選択トランジスタ６６ｎのゲートに印加されるとともに、ＯＲゲート７３ｎを通してｎ行目の垂直／シャッター選択線６３ｎに印加される。これにより、ｎ行目が読み出し行として選択された状態となる。
【００６３】
ｎ行目が選択された状態において、水平走査回路６７の水平走査により、当該走査回路６７から水平走査パルスφＨｍ−１が出力されると、この水平走査パルスφＨｍ−１はＯＲゲート７１ｍ−１を通してｍ−１列目の水平選択／読み出し／リセット線６４ｍ−１に印加される。すると、隣接するｍ列目の画素のリセットトランジスタ５６がオン状態となり、ｍ列目の画素の浮遊拡散領域ＦＤがリセットトランジスタ５６を通して電源ＶＤＤにリセットされる。このとき、ｍ−１列目の水平走査パルスφＨｍ−１は、隣接するｍ列目のリセットパルスとして機能する。
【００６４】
なお、水平走査パルスφＨｍ−１の発生期間において、タイミングジェネレータ７から読み出しパルスφＰＲＤが出力されると、水平走査パルスφＨｍ−１と読み出しパルスφＰＲＤとの論理積がＡＮＤゲート７２ｍでとられ、ｍ列目の水平選択／読み出し／リセット線６４ｍにパルスが立つため、画素（ｍ，ｎ）の出力選択トランジスタ５７が一時的にオン状態となる。しかしながら、この期間では画素（ｍ，ｎ−１）の読み出しが行われており、後段のＣＤＳ回路７６において画素（ｍ，ｎ−１）の画素信号についてリセットレベルのサンプリングと信号レベルのサンプリングの間であり、画素（ｍ，ｎ）のリセットレベルが出力されても信号処理上問題になることはない。
【００６５】
続いて、水平走査回路６７から水平走査パルスφＨｍが出力されると、この水平走査パルスφＨｍはＯＲゲート７１ｍを通してｍ列目の水平選択／読み出し／リセット線６４ｍに印加される。すると、画素（ｍ，ｎ）の出力選択トランジスタ５７がオン状態となり、リセットされた画素（ｍ，ｎ）のリセットレベルに応じた電流が、水平信号線６２ｎおよび垂直選択トランジスタ６６ｎを通して垂直信号線６５に出力される。
【００６６】
また、水平走査パルスφＨｍはタイミングジェネレータ７０から出力される読み出しパルスφＰＲＤと論理積がとられる。これにより、水平走査パルスφＨｍの発生期間において読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート７２ｍ＋１を通過し、ＯＲゲート７１ｍ＋１を通してｍ＋１列目の水平選択／読み出し／リセット線６４ｍに印加される。
【００６７】
水平選択／読み出し／リセット線６４ｍに印加された読み出しパルスφＰＲＤはさらに、画素（ｍ，ｎ）の読み出し選択トランジスタ５４のドレイン‐ソースを介して読み出しトランジスタ５３のゲートに印加される。これにより、読み出しトランジスタ５３がオン状態となり、フォトダイオード５２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ５３を通して浮遊拡散領域ＦＤに読み出される。
【００６８】
読み出しパルスφＰＲＤが消滅すると、読み出しトランジスタ５３がオフ状態となる。そして、浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ５５で増幅されて信号電流となり、出力選択トランジスタ５７、水平信号線６２ｎおよび垂直選択トランジスタ６６ｎを通して垂直信号線６５に出力される。
【００６９】
この画素（ｍ，ｎ）の選択時には、その水平走査パルスφＨｍによって次の列の画素（ｍ＋１，ｎ）のリセットが行われる。そして、水平走査パルスφＨｍが消滅し、水平走査パルスφＨｍ＋１が水平走査回路６７から出力されることで、次の列の画素（ｍ＋１，ｎ）が選択状態となる。
【００７０】
上述した一連の動作の繰り返しにより、ｎ行目の１ライン分の単位画素５１のリセットレベルと信号レベルが同一の経路（水平信号線６２ｎや垂直選択トランジスタ６６ｎなど）を通して点順次に垂直信号線６５上に読み出される。これらはさらに、Ｉ‐Ｖ変換回路７５で電流から電圧に変換された後ＣＤＳ回路７６に送られ、相関二重サンプリングによるノイズキャンセルが行われる。
【００７１】
続いて、電子シャッター動作時について、ｎ行目の各画素を電子シャッター画素行とし、ｎ−ｉ行目の各画素を選択画素行（信号読み出し画像行）とした場合を例にとって、図９のタイミングチャートを用いて説明する。このときの蓄積時間は１Ｈ×ｉとなる。
【００７２】
垂直シャッター走査回路６９の走査により、シャッターパルスφＳｎが出力され、ＯＲゲート７３ｎを通してｎ行目の垂直／シャッター選択線６３ｎに印加される。その際、ｎ行目の垂直選択線７４ｎにはパルスは立たない。このとき、垂直走査回路６８からは垂直走査パルスφＶｎ−ｉが出力され、ｎ−ｉ行目の垂直選択トランジスタ６６ｎ−ｉのゲートに印加される。
【００７３】
この状態において、水平走査回路６７の水平走査により、当該走査回路６７から水平走査パルスφＨｍ−１が出力されると、この水平走査パルスφＨｍ−１はＯＲゲート７１ｍ−１を通してｍ−１列目の水平選択／読み出し／リセット線６４ｍ−１に印加される。すると、ｍ列目の画素の各リセットトランジスタ５６がオン状態となり、各浮遊拡散領域ＦＤがリセットトランジスタ５６を通して電源ＶＤＤにリセットされる。
【００７４】
続いて、水平走査回路６７から水平走査パルスφＨｍが出力されると、この水平走査パルスφＨｍはＯＲゲート７１ｍを通してｍ列目の水平選択／読み出し／リセット線６４ｍに印加される。すると、ｍ列目の出力選択トランジスタ５７がオン状態となり、リセットされた画素（ｍ，ｎ−ｉ）のリセットレベルに応じた電流が、水平信号線６２ｎ−ｉおよび垂直選択トランジスタ６６ｎ−ｉを通して垂直信号線６５に出力される。
【００７５】
その際、画素（ｍ，ｎ）については、ｎ行目の垂直選択トランジスタ６６ｎがオフ状態にあるため、リセットレベルに応じた電流が垂直信号線６５に出力されることはない。
【００７６】
また、水平走査パルスφＨｍはタイミングジェネレータ７０から出力される読み出しパルスφＰＲＤと論理積がとられる。これにより、水平走査パルスφＨｍの発生期間において読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート７２ｍ＋１を通過し、ＯＲゲート７１ｍ＋１を通してｍ＋１列目の水平選択／読み出し／リセット線６４ｍに印加される。
【００７７】
水平選択／読み出し／リセット線６４ｍに印加された読み出しパルスφＰＲＤはさらに、画素（ｍ，ｎ）および画素（ｍ，ｎ−ｉ）の各読み出し選択トランジスタ５４のドレイン‐ソースを介して読み出しトランジスタ５３のゲートに印加される。これにより、読み出しトランジスタ５３がオン状態となり、フォトダイオード５２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ５３を通して浮遊拡散領域ＦＤに読み出される。
【００７８】
読み出しパルスφＰＲＤが消滅すると、画素（ｍ，ｎ）および画素（ｍ，ｎ−ｉ）の各読み出しトランジスタ５３がオフ状態となる。そして、画素（ｍ，ｎ−ｉ）の浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ５５で増幅されて信号電流となり、出力選択トランジスタ５７、水平信号線６２ｎ−ｉおよび垂直選択トランジスタ６６ｎ−ｉを通して垂直信号線６５に出力される。
【００７９】
その際、画素（ｍ，ｎ）については、ｎ行目の垂直選択トランジスタ６６ｎがオフ状態にあるため、信号電荷の電荷量に応じた電流が垂直信号線６５に出力されることはない。また、画素（ｍ，ｎ）のフォトダイオード５２に蓄積された信号電荷は浮遊拡散領域ＦＤに送られることでフォトダイオード５２が空となり、新たに蓄積が開始される。
【００８０】
この画素（ｍ，ｎ−ｉ）の選択時には、その水平走査パルスφＨｍによって次の列の画素（ｍ＋１，ｎ−ｉ）のリセットが行われる。また、水平走査パルスφＨｍが消滅し、水平走査パルスφＨｍ＋１が水平走査回路６７から出力されることで、次の列の画素（ｍ＋１，ｎ−ｉ）が選択状態となる。そして、画素（ｍ，ｎ−ｉ）の選択後、（１Ｈ×ｉ）の時間が経過した時点で画素（ｍ，ｎ）が選択される。
【００８１】
この電子シャッター動作時にも、非動作時と同様に、ｎ−ｉ行目の１ライン分の単位画素５１のリセットレベルと信号レベルが同一の経路を通して点順次に垂直信号線６５上に読み出される。そして、Ｉ‐Ｖ変換回路７５で電流から電圧に変換された後ＣＤＳ回路７６に送られ、相関二重サンプリングによるノイズキャンセルが行われる。
【００８２】
上述したように、第２実施形態では、５トランジスタ構成の単位画素５１を行列状に配置してなるＸ‐Ｙアドレス型撮像素子において、行単位で各画素５１の浮遊拡散領域ＦＤをリセットしてそのリセットレベルを、次いでフォトダイオード５２の信号電荷に基づく信号レベルを読み出して同一経路を経由して点順次に出力するようにしたことで、後段のＣＤＳ回路７６でリセットレベルと信号レベルとの差分をとることができる。これにより、単位画素５１ごとの特性バラツキに起因する固定パターンノイズおよびリセット時に発生するリセットノイズ（ｋＴＣノイズ）を抑制することができる。
【００８３】
また、例えばｍ−１列の水平走査（選択）パルスφＨｍ−１を、ｍ列目（隣接画素）のリセットパルスとして兼用するようにしたことにより、専用のリセット線を設ける必要がないため、画素部６１への配線の本数を減らすことができる。しかも、１本の水平選択／読み出し／リセット線６４ｍに対してｍ列の出力選択トランジスタ５７とｍ＋１列のリセットトランジスタ５６各ゲートおよびｍ−１列の読み出し選択トランジスタ５４のドレイン／ソースを接続する構成を採ったことにより、３個のトランジスタの３つのノードに対してコンタクトが１個で済むため面積的にも有利である。さらに、第１実施形態の場合と同様の理由によって、電子シャッター動作時にクロストークが発生することもない。
【００８４】
なお、本実施形態では、単位画素５１の構成において、増幅トランジスタ５５のドレインを電源ＶＤＤに接続し、ソースを出力選択トランジスタ５７を介して水平信号線６２ｎ＋１に接続する構成としたが、図１０に示すように、増幅トランジスタ５５のドレインを水平信号線６２ｎ＋１に接続し、ソースを出力選択トランジスタ７７を介してＧＮＤに接続する構成も、Ｉ‐Ｖ変換回路７５の構成次第で可能となる。
【００８５】
【発明の効果】
以上説明したように、本発明によれば、５トランジスタ構成の単位画素が行列状に配置され、これら単位画素に対して行単位で複数行分の水平信号線が配線されるとともに、これら水平信号線に対して単一の垂直信号線が共通に配線された構成の固体撮像素子において、先ずリセットトランジスタによって蓄積部をリセットし、そのリセットレベルを増幅トランジスタを通して水平信号線に出力し、続いて光電変換素子の信号電荷を蓄積部に読み出し、その信号電荷に基づく信号レベルを増幅トランジスタを通して水平信号線に出力することにより、リセットレベルと信号レベルとを同一経路を経由して点順次に出力できるため、出力回路部でリセットレベルと信号レベルとの差分をとることによって単位画素ごとの特性バラツキに起因する固定パターンノイズおよびリセット時に発生するリセットノイズを、デバイス外部にフレームメモリを用いたノイズ除去回路を設けなくても内部で抑制することができる。これにより、当該固体撮像素子を撮像デバイスとして用いるカメラシステムの規模の縮小化に寄与できることになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る固体撮像素子を示す概略構成図である。
【図２】第１実施形態に係る固体撮像素子における電子シャッター非動作時のタイミングチャートである。
【図３】第１実施形態に係る固体撮像素子における電子シャッター動作時のタイミングチャートである。
【図４】電子シャッター動作と露光時間の関係を示すタイミングチャートである。
【図５】電子シャッター走査の模式図である。
【図６】第１実施形態の変形例に係る画素構成を示す回路図である。
【図７】本発明の第２実施形態に係る固体撮像素子を示す概略構成図である。
【図８】第２実施形態に係る固体撮像素子における電子シャッター非動作時のタイミングチャートである。
【図９】第２実施形態に係る固体撮像素子における電子シャッター動作時のタイミングチャートである。
【図１０】第２実施形態の変形例に係る画素構成を示す回路図である。
【図１１】従来例を示す概略構成図である。
【符号の説明】
１１，５１…単位画素、１２，５２…フォトダイオード（ＰＤ）、１３，５３…読み出しトランジスタ、１４，５４…読み出し選択トランジスタ、１５，５５…増幅トランジスタ、１６，５６…リセットトランジスタ、１７，５７…出力選択トランジスタ、２１，６１…画素部、２２ｎ，２２ｎ＋１，６２ｎ，６２ｎ＋１…水平信号線、２５，６５…垂直信号線、２６ｎ，２６ｎ＋１，６６ｎ，６６ｎ＋１…垂直選択トランジスタ、２７，６７…水平走査回路、２８，６８…垂直走査回路、２９，６９…電子シャッター走査回路、３０，７０…タイミングジェネレータ、３５，７６…ＣＤＳ（相関二重サンプリング）回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004337177.tif 000009
【図９】
0004337177.tif 000010
【図１０】
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【図１１】
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