(57)【特許請求の範囲】
【請求項１】
外部から入力される相補な差動入力信号の電圧差を増幅するＭＯＳトランジスタで構成された差動アンプ回路部と、
前記差動入力信号より振幅が大きい入力信号を受け、該入力信号に基づいた信号を伝搬する伝搬部と、
制御信号に基づいて、前記差動アンプ回路部と前記伝搬部を相補的に活性状態又は非活性状態にする制御手段と、
を備えたことを特徴とする入力バッファ回路。
【請求項２】
請求項１に記載の入力バッファ回路において、
前記差動アンプ回路部から出力される信号、又は前記伝搬部から出力される信号を内部回路に出力する駆動回路部を備えたことを特徴とする入力バッファ回路。
【請求項３】
請求項１又は２に記載の入力バッファ回路において、
前記制御手段は、前記差動アンプ回路部が備える定電流部を構成するトランジスタをオフ状態にすることにより、該差動アンプ回路部を非活性状態にすることを特徴とする入力バッファ回路。
【請求項４】
請求項１乃至３のいずれか１項に記載の入力バッファ回路において、
前記制御手段は、前記制御信号に基づいて、活性状態の前記差動アンプ回路部から出力される信号、又は、活性状態の前記伝搬部から出力される信号を選択して後段に伝搬する出力選択部を備えることを特徴とする入力バッファ回路。
【請求項５】
請求項４に記載の入力バッファ回路において、
前記出力選択部を、前記制御信号に基づいて、出力端子がフローティング状態となるトライステートインバータにて構成したことを特徴とする入力バッファ回路。
【請求項６】
請求項５に記載の入力バッファ回路において、
前記伝搬部は、前記トライステートインバータと兼用したことを特徴とする入力バッファ回路。
【請求項７】
使用状態で、前記制御手段にて前記差動アンプ回路部を非活性状態にするとともに前記伝搬部を活性状態にする請求項１乃至６に記載の入力バッファ回路と、
前記入力バッファ回路の入力信号が入力されるパッドを介して信号を外部に出力する出力バッファ回路と、
を備えた半導体装置の動作試験方法であって、
前記パッドに終端抵抗を接続する動作試験状態において、前記制御手段にて前記差動アンプ回路部を活性状態にさせるとともに前記伝搬部を非活性状態にさせるようにしたことを特徴とする半導体装置の動作試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、小振幅の信号が入力される半導体集積回路装置の入力バッファ回路に関するものである。
【０００２】
近年、半導体集積回路の動作速度は、高速化の一途をたどっている。これに伴ない、実装ボード上における集積回路間の信号伝達速度も高速化が図られつつあり、フル振幅信号を用いたインターフェイスでは、周波数応答が厳しくなってきている。そのため、集積回路では、小振幅（高周波数）信号での伝達を可能とするために差動アンプ回路を用いた入力バッファ回路を使用するようになってきている。又、近年の半導体集積回路では、高集積化及び大容量化が益々進み、低消費電力化が進んでいる。これに伴なって、入力バッファ回路の消費電力を低減することが要求されている。
【０００３】
【従来の技術】
図６は、半導体集積回路に備えられる従来の入力バッファ回路５１を示す。入力バッファ回路５１は、差動アンプ回路部５２、及び駆動回路部５３を備える。
【０００４】
差動アンプ回路部５２は、カレントミラー型であって、カレントミラー部を構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｔp1，Ｔp2、差動増幅部を構成するＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｔn1，Ｔn2、定電流部を構成するＮＭＯＳトランジスタＴn3を有する。
【０００５】
ＮＭＯＳトランジスタＴn1，Ｔn2の各ソースは互いに接続され、その接続点はＮＭＯＳトランジスタＴn3を介して低電位電源ＶSSに接続されている。ＮＭＯＳトランジスタＴn3のゲートには、常時バイアス電圧ＢＩＡＳが印可される。ＮＭＯＳトランジスタＴn1のドレインはＰＭＯＳトランジスタＴp1を介して高電位電源ＶDDに接続されている。ＮＭＯＳトランジスタＴn2のドレインはＰＭＯＳトランジスタＴp2を介して高電位電源ＶDDに接続されている。ＰＭＯＳトランジスタＴp1，Ｔp2の各ゲートは、ＮＭＯＳトランジスタＴn1のドレインに接続されている。ＮＭＯＳトランジスタＴn2のドレインは駆動回路部５３に接続されている。
【０００６】
駆動回路部５３は、ＣＭＯＳトランジスタからなるインバータ回路にて構成されている。駆動回路５３は、入力される信号に応じて出力信号ＯＵＴを図示しない集積回路の内部回路に出力する。
【０００７】
このように構成された入力バッファ回路５１において、ＮＭＯＳトランジスタＴn1のゲートには、外部から入力信号ＩＮが入力される。又、ＮＭＯＳトランジスタＴn2のゲートには、入力信号ＩＮの相補信号である信号ＩＮバーが入力される。従って、差動アンプ回路部５２からは、入力信号ＩＮとＩＮバーの電位差を増幅した信号Ｚが出力される。そして、その増幅信号Ｚは、駆動回路部５３を介して出力信号ＯＵＴとして半導体集積回路の内部回路に出力される。
【０００８】
この入力バッファ回路５１は、小振幅の入力信号ＩＮ，ＩＮバーに応答してフル振幅の出力信号ＯＵＴを出力する。このように、入力バッファ回路５１は、高周波数での信号入力を可能としている。
【０００９】
【発明が解決しようとする課題】
ところで、集積回路は、その開発費の低減を目的として、多方面（異なる使用条件）で使用できるように、即ち汎用性を有するように、その設計が行われる。従って、外部から入力される入力信号ＩＮ，ＩＮバーが、小振幅で入力される可能性がある場合には、差動アンプ回路部５２を有した入力バッファ回路５１を採用する必要がある。言い換えると、外部から入力される入力信号ＩＮ，ＩＮバーが、小振幅で入力される可能性がある場合には、ＣＭＯＳトランジスタ型のインバータ回路から構成される入力バッファ回路を採用することはできない。
【００１０】
従って、入力バッファ回路５１を採用した集積回路では、常に差動アンプ回路部５２が動作する。このことから、該集積回路では、フル振幅の入力信号ＩＮ、即ち差動アンプ回路部５２の増幅動作が必要でない場合にも、差動アンプ回路部５２で常時定電流が流れるため、消費電力が増大するという問題がある。
【００１１】
この発明の目的は、差動アンプ回路を備えた入力バッファ回路において、入力される信号が差動アンプ回路の増幅動作を必要としない場合には、低消費電力化を図ることができる半導体集積回路装置の入力バッファ回路を提供することにある。
【００１２】
又、他の目的としては、入力バッファ回路と出力バッファ回路を備えた半導体装置における出力バッファ回路の動作試験を正常に行なうことができる動作試験方法を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明によれば、外部から入力される相補な差動入力信号が小振幅のとき、制御信号にて差動アンプ回路部を活性状態にするとともに伝搬部を非活性状態にすれば、小振幅の相補な差動入力信号が差動アンプ回路部にて増幅される。従って、小振幅の相補な差動入力信号が正常に入力される。又、入力される入力信号が差動入力信号より大きな振幅、例えばフル振幅のとき、制御信号にて差動アンプ回路部を非活性状態にするとともに伝搬部を活性状態にすれば、フル振幅の入力信号が伝搬部にて伝搬される。即ち、入力信号が差動アンプ回路部の増幅動作を必要としない場合には、差動アンプ回路部が非活性状態とされる。従って、小振幅でない、例えばフル振幅の入力信号が入力されるときには、差動アンプ回路部での消費電力が略なくなり、低消費電力となる。
【００１４】
請求項２に記載の発明によれば、差動アンプ回路部から出力される信号、又は伝搬部から出力される信号は、駆動回路部にて内部回路に出力される。即ち、１つの駆動回路部にて、差動アンプ回路部から出力される信号、又は伝搬部から出力される信号が内部回路に出力される。従って、該入力バッファ回路の回路規模の増大が抑制される。
【００１５】
請求項３に記載の発明によれば、差動アンプ回路部は、制御手段にて定電流部を構成するトランジスタがオフ状態とされることにより、非活性状態とされる。即ち、定電流部を構成するトランジスタと、非活性状態とするためスイッチ回路（トランジスタ）とが１つのトランジスタで兼用される。従って、差動アンプ回路部を非活性状態とするために別のスイッチ回路（トランジスタ）を必要とせず、該入力バッファ回路の回路規模の増大が抑制される。
【００１６】
請求項４に記載の発明によれば、差動アンプ回路部から出力される信号、又は伝搬部から出力される信号は、制御手段の出力選択部にて選択されて後段に伝搬される。従って、非活性状態の差動アンプ回路部又は伝搬部は、後段から切り離される。これにより、非活性状態の差動アンプ回路部又は伝搬部が後段に悪影響をおよぼすことは防止される。
【００１７】
請求項５に記載の発明によれば、出力選択部は、制御信号に基づいて、出力端子がフローティング状態となるトライステートインバータにて構成される。従って、非活性状態の差動アンプ回路部又は伝搬部は、確実に後段から切り離される。
【００１８】
請求項６に記載の発明によれば、入力信号を伝搬する伝搬部は、制御信号に基づいて、出力端子がフローティング状態となるトライステートインバータと兼用される。従って、該入力バッファ回路の回路規模の増大が抑制される。
【００１９】
請求項７に記載の発明によれば、入力バッファ回路と出力バッファ回路とを備えた半導体装置は、使用状態で伝搬部が活性状態とされ、フル振幅の入力信号が低消費電力で正常に入力される。又、動作試験状態では、差動アンプ回路部が活性状態とされ、入力バッファ回路に入力される信号が差動アンプ回路部にて増幅される。従って、入力バッファ回路に入力される信号が、動作試験状態における終端抵抗の影響等を受け、その振幅が小さくなっても、入力バッファ回路の出力信号は差動アンプ回路部にて増幅された信号であるため、その出力信号により出力バッファ回路の良否が正常に判定される。
【００２０】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１に従って説明する。尚、説明の便宜上、従来技術で述べた図６と同様の構成については同一の符号を付してその説明を一部省略する。
【００２１】
入力バッファ回路１は、差動アンプ回路部２、駆動回路部３、伝搬部４、及び制御信号出力部５を備える。
差動アンプ回路部２は、カレントミラー型であって、カレントミラー部を構成するＰＭＯＳトランジスタＴp1，Ｔp2、差動増幅部を構成するＮＭＯＳトランジスタＴn1，Ｔn2、定電流部を構成するＮＭＯＳトランジスタＴn3を有する。
【００２２】
ＮＭＯＳトランジスタＴn1，Ｔn2の各ソースは互いに接続され、その接続点はゲートに常時バイアス電圧ＢＩＡＳが印可されるＮＭＯＳトランジスタＴn3を介して低電位電源ＶSSに接続されている。ＮＭＯＳトランジスタＴn1，Ｔn2のドレインはＰＭＯＳトランジスタＴp1，Ｔp2を介して高電位電源ＶDDに接続されている。ＰＭＯＳトランジスタＴp1，Ｔp2の各ゲートは、ＮＭＯＳトランジスタＴn1のドレインに接続されている。又、ＮＭＯＳトランジスタＴn3と低電位電源の間には、ＮＭＯＳトランジスタＴn4が挿入接続されている。
【００２３】
差動アンプ回路部２の出力端子であるＮＭＯＳトランジスタＴn2のドレインは、ＮＭＯＳトランジスタＴn5を介して駆動回路部３に接続されている。差動アンプ回路部２の入力端子を構成するＮＭＯＳトランジスタＴn1のゲートには、外部から入力信号ＩＮが入力される。又、差動アンプ回路部２の入力端子を構成するＮＭＯＳトランジスタＴn2のゲートには、入力信号ＩＮの相補信号である信号ＩＮバーが入力される。
【００２４】
ＮＭＯＳトランジスタＴn4は、ゲートに供給される信号に応答してオン／オフし、オンしたＮＭＯＳトランジスタＴn4によりＮＭＯＳトランジスタＴn3に定電流が流れる。従って、差動アンプ回路部２は、ＮＭＯＳトランジスタＴn4がオン状態のときに活性化し、入力信号ＩＮ，ＩＮバーの電位差を増幅した信号ＺをオンしたＮＭＯＳトランジスタＴn5を介して駆動回路部３に出力する。
【００２５】
伝搬部４は、ＣＭＯＳトランジスタからなる２つのインバータ回路６，７が直列接続されて構成されている。各インバータ回路６，７の各高電位側電源端子は、それぞれＰＭＯＳトランジスタＴp3，Ｔp4を介して高電位電源ＶDDに接続されている。又、各インバータ回路６，７の各低電位側電源端子は、それぞれ低電位電源ＶSSに接続されている。
【００２６】
この伝搬部４の入力端子であるインバータ回路６の入力端子には、前記入力信号ＩＮが入力される。伝搬部４の出力端子であるインバータ回路７の出力端子は、ＰＭＯＳトランジスタＴp5を介して前記駆動回路部３に接続されている。従って、伝搬部４は、ＰＭＯＳトランジスタＴp3，Ｔp4がオン状態のときに活性化し、入力信号ＩＮと同じ論理の信号ＹをオンしたＰＭＯＳトランジスタＴp5を介して駆動回路部３に出力する。
【００２７】
尚、本実施の形態では、ＮＭＯＳトランジスタＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5が制御手段を構成する。又、ＮＭＯＳトランジスタＴn5及びＰＭＯＳトランジスタＴp5が出力選択部を構成する。
【００２８】
駆動回路部３は、ＣＭＯＳトランジスタからなるインバータ回路にて構成されている。駆動回路部３は、入力される信号に応じた出力信号ＯＵＴを図示しない集積回路の内部回路に出力する。
【００２９】
制御信号出力部５は、ＣＭＯＳトランジスタからなるインバータ回路にて構成されている。制御信号出力部５には、外部から入力制御信号Ｓが入力される。そして、制御信号出力部５は、入力制御信号Ｓの反転信号である制御信号Ｓバーを前記ＮＭＯＳトランジスタＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5の各ゲートに出力する。
【００３０】
次に、このように構成された入力バッファ回路１の作用について説明する。
外部から小振幅の入力信号ＩＮ，ＩＮバーが入力されるときは、Ｌレベルの入力制御信号Ｓが入力される。尚、本実施の形態で述べる小振幅とは、高電位電源ＶDDと低電位電源ＶSSが供給されるＣＭＯＳトランジスタからなるインバータ回路が所定の反転動作を行なわない振幅をいう。
【００３１】
すると、制御信号出力部５からＨレベルの制御信号Ｓバーが出力され、ＮＭＯＳトランジスタＴn4，Ｔn5がオンされるとともに、ＰＭＯＳトランジスタＴp3〜Ｔp5がオフされる。すると、ＮＭＯＳトランジスタＴn4がオンすることにより、差動アンプ回路部２が活性化され、入力信号ＩＮ，ＩＮバーの電位差を増幅した信号Ｚが出力される。又、ＰＭＯＳトランジスタＴp3，Ｔp4がオフすることにより、伝搬部４が非活性化される。
【００３２】
このとき、差動アンプ回路部２から出力される信号Ｚは、ＮＭＯＳトランジスタＴn5がオンすることにより、選択されて駆動回路部３に伝搬される。又、伝搬部４の出力端子は、ＰＭＯＳトランジスタＴp5がオフすることにより、駆動回路部３に対して切り離される。
【００３３】
従って、駆動回路部３からは、差動アンプ回路部２からの信号Ｚに応じた出力信号ＯＵＴが内部回路に出力される。このようにして、入力バッファ回路１では、小振幅の入力信号ＩＮ，ＩＮバーの入力動作が行われる。このことから、入力バッファ回路１では、小振幅信号の入力が可能となり、高周波数の入力信号に適している。
【００３４】
外部からフル振幅の入力信号ＩＮが入力されるときは、Ｈレベルの入力制御信号Ｓが入力される。尚、入力信号の振幅は、ＣＭＯＳトランジスタからなるインバータ回路が動作可能であればよい。
【００３５】
すると、制御信号出力部５からＬレベルの制御信号Ｓバーが出力され、ＮＭＯＳトランジスタＴn4，Ｔn5がオフされるとともに、ＰＭＯＳトランジスタＴp3〜Ｔp5がオンされる。すると、ＰＭＯＳトランジスタＴp3，Ｔp4がオンすることにより、伝搬部４が活性化され、入力信号ＩＮがインバータ回路６，７を介して信号Ｙとして出力される。又、ＮＭＯＳトランジスタＴn4がオフすることにより、差動アンプ回路部２が非活性化される。
【００３６】
このとき、伝搬部４から出力される信号Ｙは、ＰＭＯＳトランジスタＴp5がオンすることにより、選択されて駆動回路部３に伝搬される。又、差動アンプ回路部２の出力端子は、ＮＭＯＳトランジスタＴn5がオフすることにより、駆動回路部３に対して切り離される。
【００３７】
従って、駆動回路部３からは、伝搬部４からの信号Ｙに応じた出力信号ＯＵＴが内部回路に出力される。このようにして、該入力バッファ回路１では、フル振幅の入力信号ＩＮの入力動作が行われる。
【００３８】
上記したように、本実施の形態では、以下に示す効果を得ることができる。
（１）Ｈレベルの制御信号Ｓバーにて差動アンプ回路部２が活性化され、伝搬部４が非活性化される。従って、小振幅の入力信号ＩＮ，ＩＮバーは、その電位差が差動アンプ回路部にて増幅され、駆動回路部３に入力される。このとき、伝搬部４は、非活性化される。即ち、入力信号ＩＮ，ＩＮバーが小振幅のとき、入力バッファ回路１の消費電力は、従来技術と略同様になる。
【００３９】
Ｌレベルの制御信号Ｓバーにて伝搬部４が活性化され、差動アンプ回路部２が非活性化される。従って、フル振幅の入力信号ＩＮは、伝搬部４のインバータ回路６，７を介して駆動回路部３に入力される。このとき、差動アンプ回路部２は、非活性化されるため、定電流部であるトランジスタＴn3で定電流が流れなくなり、消費電力が略生じない。これにより、フル振幅の入力信号ＩＮを受けるとき、その消費電力は、従来技術に比べて大幅に低減される。
【００４０】
（２）駆動回路部３は１つのみ設けられている。そして、その駆動回路部３を介して、差動アンプ回路部２から出力される信号Ｚ、又は伝搬部４から出力される信号Ｙが内部回路に出力される。従って、該入力バッファ回路１の回路規模の増大が抑制される。
【００４１】
（３）活性化された差動アンプ回路部２から出力される信号Ｚは、選択されて駆動回路部３に伝搬される。このとき、非活性化された伝搬部４の出力端子は、駆動回路部３に対して切り離される。逆に、活性化された伝搬部４から出力される信号Ｙは、選択されて駆動回路部３に伝搬される。このとき、非活性化された差動アンプ回路部２の出力端子は、駆動回路部３に対して切り離される。これにより、非活性状態の差動アンプ回路部２又は伝搬部４が駆動回路部３の入力信号に悪影響をおよぼすことは防止される。
【００４２】
上記実施の形態は、以下のように変更して実施してもよい。
・上記実施の形態では、差動アンプ回路部２の定電流部であるＮＯＭＳトランジスタＴn3と低電位電源ＶSSとの間にＮＭＯＳトランジスタＴn4を介在させて、そのＮＭＯＳトランジスタＴn4をオフさせることにより該差動アンプ回路部２を非活性化させたが、定電流が流れないようにできれば他の構成に変更してもよい。
【００４３】
例えば、図２に示すように、差動アンプ回路部１１の定電流部を構成するＮＭＯＳトランジスタＴn3を、非活性化させるためのＮＭＯＳトランジスタＴn3として兼用してもよい。尚、このとき、ＮＭＯＳトランジスタＴn3のゲートには、前記制御信号Ｓバーを入力させる。このようにすると、上記実施の形態と同様の効果に加え、差動アンプ回路部１１を非活性化させるために別のスイッチ回路（トランジスタＴn4）を必要とせず、総トランジスタの数を低減することができる。従って、入力バッファ回路の回路規模を小さくすることができる。
【００４４】
・上記実施の形態及び別例の差動アンプ回路部２，１１は、定電流を停止することが可能な構成であれば、どうような差動アンプ回路部に変更してもよい。
例えば、図３に示す差動アンプ回路部１２に変更してもよい。差動アンプ回路部１２は、カレントミラー型であって、カレントミラー部を構成するＮＭＯＳトランジスタＴn6，Ｔn7、差動増幅部を構成するＰＭＯＳトランジスタＴp6，Ｔp7、定電流部を構成するＰＭＯＳトランジスタＴp8を有する。
【００４５】
ＰＭＯＳトランジスタＴp6，Ｔp7の各ソースは互いに接続され、その接続点はＰＭＯＳトランジスタＴp8を介して高電位電源ＶDDに接続されている。ＰＭＯＳトランジスタＴp6のドレインはＮＭＯＳトランジスタＴn6を介して低電位電源ＶSSに接続されている。ＰＭＯＳトランジスタＴp7のドレインはＮＭＯＳトランジスタＴn7を介して低電位電源ＶSSに接続されている。ＮＭＯＳトランジスタＴn6，Ｔn7の各ゲートは、ＰＭＯＳトランジスタＴp6のドレインに接続されている。
【００４６】
ＰＭＯＳトランジスタＴp8のゲートには、前記制御信号Ｓバーを更に反転した信号である制御信号Ｓが入力される。差動アンプ回路部１２の入力端子を構成するＰＭＯＳトランジスタＴP6のゲートには、外部から入力信号ＩＮが入力される。又、差動アンプ回路部１２の入力端子を構成するＰＭＯＳトランジスタＴp7のゲートには、入力信号ＩＮバーが入力される。この差動アンプ回路部１２は、ＰＭＯＳトランジスタＴp8がオン状態のときに活性化し、入力信号ＩＮ，ＩＮバーの電位差を増幅した信号Ｚを差動アンプ回路部１２の出力端子であるＰＭＯＳトランジスタＴp7のドレインから出力する。このようにしても、上記実施の形態及び別例と同様の各効果を得ることができる。
【００４７】
・上記実施の形態では、差動アンプ回路部２からの信号Ｚ、又は伝搬部４からの信号Ｙを選択して駆動回路部３に伝搬するために、出力選択部としてのＮＭＯＳトランジスタＴn5及びＰＭＯＳトランジスタＴp5を備えたが、信号Ｚ又は信号Ｙを選択して駆動回路部３に伝搬することができれば、出力選択部をどのように構成してもよい。
【００４８】
例えば、図４に示すように、出力選択部を、前記制御信号Ｓバー，及びその反転信号である制御信号Ｓに基づいて、出力端子がフローティング状態となるトライステートインバータ回路１３，１４を用いて構成してもよい。
【００４９】
詳述すると、トライステートインバータ回路１３は、ＣＭＯＳトランジスタからなるインバータ回路１５の高電位側電源端子がＰＭＯＳトランジスタＴp9を介して高電位電源ＶDDに接続されるとともに、低電位側電源端子がＮＭＯＳトランジスタＴn8を介して低電位電源ＶSSに接続されて構成されている。又、トライステートインバータ回路１４は、ＣＭＯＳトランジスタからなるインバータ回路１６の高電位側電源端子がＰＭＯＳトランジスタＴp10を介して高電位電源ＶDDに接続されるとともに、低電位側電源端子がＮＭＯＳトランジスタＴn9を介して低電位電源ＶSSに接続されて構成されている。
【００５０】
そして、前記差動アンプ回路部１１の出力端子は、トライステートインバータ回路１３を介して駆動回路部３に接続されている。又、トライステートインバータ回路１４の入力端子には、前記入力信号ＩＮが入力され、その出力端子は駆動回路部３に接続されている。即ち、トライステートインバータ回路１４は、出力選択部に加えて、入力信号ＩＮを伝搬する伝搬部を構成している。
【００５１】
制御信号出力部１７は、ＣＭＯＳトランジスタからなる２段のインバータ回路にて構成されている。制御信号出力部１７には、外部から入力制御信号Ｓが入力される。そして、制御信号出力部１７は、初段のインバータ回路から入力制御信号Ｓの反転信号である制御信号Ｓバーを前記ＮＭＯＳトランジスタＴn3，Ｔn8及びＰＭＯＳトランジスタＴp10の各ゲートに出力する。又、制御信号出力部１７は、後段のインバータ回路から制御信号Ｓバーの反転信号である制御信号Ｓを前記ＮＭＯＳトランジスタＴn9及びＰＭＯＳトランジスタＴp9の各ゲートに出力する。
【００５２】
このように構成された入力バッファ回路１８では、外部から小振幅の入力信号ＩＮ，ＩＮバーが入力されるときは、Ｌレベルの入力制御信号Ｓが入力される。
すると、制御信号出力部１７からの制御信号Ｓ，Ｓバーに基づいて、ＮＭＯＳトランジスタＴn3，Ｔn8及びＰＭＯＳトランジスタＴp9がオンされるとともに、ＮＭＯＳトランジスタＴn9及びＰＭＯＳトランジスタＴp10がオフされる。すると、ＮＭＯＳトランジスタＴn3がオンすることにより、差動アンプ回路部１１が活性化され、入力信号ＩＮ，ＩＮバーの電位差を増幅した信号Ｚが出力される。又、ＮＭＯＳトランジスタＴn9及びＰＭＯＳトランジスタＴp10がオフすることにより、伝搬部としてのトライステートインバータ回路１４は非活性化される。
【００５３】
このとき、差動アンプ回路部１１から出力される信号Ｚは、ＮＭＯＳトランジスタＴn8及びＰＭＯＳトランジスタＴp9がオンすることにより、トライステートインバータ回路１３を介して駆動回路部３に伝搬される。又、伝搬部としてのトライステートインバータ回路１４の出力端子は、フローティング状態となる。
【００５４】
従って、駆動回路部３からは、差動アンプ回路部１１からの信号Ｚに応じた出力信号ＯＵＴが内部回路に出力される。このようにして、該入力バッファ回路１８では、小振幅の入力信号ＩＮ，ＩＮバーの入力動作が行われる。
【００５５】
外部からフル振幅の入力信号ＩＮ，ＩＮバーが入力されるときは、Ｈレベルの入力制御信号Ｓが入力される。
すると、制御信号出力部１７からの制御信号Ｓ，Ｓバーに基づいて、ＮＭＯＳトランジスタＴn3，Ｔn8及びＰＭＯＳトランジスタＴp9がオフされるとともに、ＮＭＯＳトランジスタＴn9及びＰＭＯＳトランジスタＴp10がオンされる。すると、ＮＭＯＳトランジスタＴn9及びＰＭＯＳトランジスタＴp10がオンすることにより、伝搬部としてのトライステートインバータ回路１４は活性化され、入力信号ＩＮがインバータ回路１６を介した信号Ｙとして出力される。又、ＮＭＯＳトランジスタＴn3がオフすることにより、差動アンプ回路部１１が非活性化される。
【００５６】
このとき、差動アンプ回路部１１の出力端子に接続されたトライステートインバータ回路１３の出力端子は、フローティング状態となる。
従って、駆動回路部３からは、トライステートインバータ回路１４からの信号Ｙに応じた出力信号ＯＵＴが内部回路に出力される。このようにして、該入力バッファ回路１８では、フル振幅の入力信号ＩＮ，ＩＮバーの入力動作が行われる。
【００５７】
このようにしても、上記実施の形態及び別例の各効果と同様の効果を得ることができる。又、出力選択部としてのトライステートインバータ回路１４は、伝搬部と兼用されている。従って、伝搬部４と駆動回路部３との間に単にトライステートインバータ回路１４を挿入する構成に比べて、入力バッファ回路の総トランジスタの数が低減され、その回路規模が小さくなる。
【００５８】
・上記実施の形態及び別例では、差動アンプ回路部２，１１，１２が１段の入力バッファ回路に具体化したが、差動アンプ回路部を複数段備えた入力バッファ回路に具体化してもよい。このようにすると、入力信号ＩＮ，ＩＮバーがフル振幅のとき、その消費電力は、従来技術に比べてさらに大幅に低減される。
【００５９】
・上記実施の形態及び別例の差動アンプ回路部２，１１，１２は、その２つの入力端子に相補信号である入力信号ＩＮ，ＩＮバーが入力されるものとしたが、一方の入力端子に、例えば入力信号ＩＮが入力され、他方の入力端子に一定電位の電圧が入力されるものとしてもよい。このようにしても、上記実施の形態と同様の効果を得ることができる。
【００６０】
・上記実施の形態及び別例の入力バッファ回路１は、使用状態（該集積回路装置が実装ボード上に搭載され使用される状態）によって、入力信号ＩＮ，ＩＮバーの振幅が小振幅となる、又はフル振幅となる場合に採用すると効果的であるように述べたが、使用状態で必ず小振幅の入力信号ＩＮ，ＩＮバーが入力される場合において用いてもよい。
【００６１】
・上記実施の形態及び別例では、単なる入力バッファ回路に具体化したが、勿論、入力バッファ回路１，１８を備えた入出力バッファ回路や、バスバッファ回路に具体化してもよい。
【００６２】
又、前記構成の入力バッファ回路１，１８を備えた入出力バッファ回路や、バスバッファ回路は、以下のように使用してもよい。
例えば、図５に示すように、半導体集積回路装置２１は、入出力バッファ回路２２を備えている。入出力バッファ回路２２は、出力バッファ回路２３と、入力バッファ回路１とを備えている。尚、この入力バッファ回路１は、別例で述べたように、差動アンプ回路部２の一方の入力端子に入力信号ＩＮが入力され、他方の入力端子に一定電位の電圧が入力されるものである。
【００６３】
この入力バッファ回路１は、使用状態（該集積回路装置が実装ボード上に搭載され使用される状態）において、必ずフル振幅の入力信号ＩＮが入力されるものである。
【００６４】
この入力バッファ回路１は、通常の使用において伝搬部４が利用される。即ち、入力バッファ回路１には、制御信号Ｓに代えてＨレベルの入力制御信号ＳｔがパッドＰ２を介して入力される。すると、図１のＮＭＯＳトランジスタＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5のゲートにＬレベルの制御信号Ｓｔバーが入力される。従って、前述したように、該入力バッファ回路１では、伝搬部４が活性化され、フル振幅の入力信号ＩＮの入力動作が低消費電力で行われる。
【００６５】
又、出力バッファ回路２３は、内部回路からの信号をパッドＰ１を介して外部に出力する。
このような集積回路装置は、出荷前に動作試験が行なわれる。そして、出力バッファ回路２３においても、その動作試験が行なわれる。
【００６６】
その際、出力インピーダンスが高い低駆動能力の入出力バッファ等では、試験装置のインピーダンスとの不整合によって、反射現象等で出力波形が乱れて適切な試験ができない現象が発生する。従って、出力インピーダンスが高い低駆動能力バッファの動作試験には、終端を行なうなどの方法を用いて、出力波形の整形を行なうことが必要となる。
【００６７】
そこで、この動作試験は、まずパッドＰ１に終端抵抗Ｒを接続し、出力バッファ回路２３から出力される信号を観測してその良否を判定する。
ここで、動作試験状態における終端抵抗Ｒの値（例えば、５０Ω）は、使用状態の抵抗値、即ちユーザが使用する際の出力インピーダンスと合っていない場合が多い。従って、入力バッファ回路１に入力される入力信号ＩＮは、インピーダンスのマッチングミスにより立ち上がりが遅延すると共にそのレベルが不安定になる等の現象が発生する。又、出力バッファ回路２３の駆動能力に応じて終端抵抗Ｒの影響を受け、その振幅が小さくなる。このことから、動作試験において、伝搬部４を介して入力信号ＩＮを入力させると、不安定な出力信号ＯＵＴが内部回路に影響を与え、動作試験が正常に行なえない。
【００６８】
従って、動作試験状態では、Ｌレベルの入力制御信号Ｓｔを入力させ、差動アンプ回路部２を活性化させる。すると、出力バッファ回路２３から出力される出力信号（入力信号ＩＮ）は差動アンプ回路部２を介してフル振幅の信号として内部回路に伝搬される。これにより、出力バッファ回路２３の動作試験が正常に行われる。
【００６９】
即ち、動作試験時においては差動アンプ回路部２を活性化させて、出力バッファ回路２３の正常な動作試験を行なわせることができ、ユーザが使用する状態においては伝搬部４を活性化させて、入力バッファ回路１の消費電力を小さくすることができる。尚、バスバッファ回路においても、同様な方法で同様な効果を得ることができる。又、この入力バッファ回路１は、勿論、別例に記載した各入力バッファ回路１８に変更してもよい。
【００７０】
【発明の効果】
以上詳述したように、請求項１〜６に記載の発明によれば、入力される信号が差動アンプ回路の増幅動作を必要としない場合には、低消費電力化を図ることができる差動アンプ回路を備えた入力バッファ回路を提供することができる。
【００７１】
又、請求項７に記載の発明によれば、入力バッファ回路と出力バッファ回路を備えた半導体装置における出力バッファ回路の動作試験を正常に行なうことができる動作試験方法を提供することができる。
【図面の簡単な説明】
【図１】  一実施の形態における入力バッファ回路の回路図である。
【図２】  別例における差動アンプ回路部の回路図である。
【図３】  別例における差動アンプ回路部の回路図である。
【図４】  別例における入力バッファ回路の回路図である。
【図５】  別例における半導体集積回路装置の回路図である。
【図６】  従来技術における入力バッファ回路の回路図である。
【符号の説明】
１                入力バッファ回路
２，１１，１２    差動アンプ回路部
３                駆動回路部
４                伝搬部
５，１７          制御信号出力部
１３，１４        トライステートインバータ回路
２１              半導体集積回路装置
２３              出力バッファ回路
Ｔn3，Ｔp8        定電流部を構成するトランジスタ
ＩＮ，ＩＮバー    入力信号
Ｓ，Ｓバー        制御信号
【図１】
0004226710.tif 000002
【図２】
0004226710.tif 000003
【図３】
0004226710.tif 000004
【図４】
0004226710.tif 000005
【図５】
0004226710.tif 000006
【図６】
0004226710.tif 000007