(57)【特許請求の範囲】
【請求項１】
ビットラインと、
ソースラインと、
コントロールゲートと、
フローティングゲートと、
前記ビットラインと前記ソースラインとを連結する第１アクティブラインと、
前記ビットラインを前記フローティングゲートの下部に形成されたトンネルウィンドウに連結する第２アクティブラインと、
前記第１アクティブラインを制御可能な第１ワードラインと、
前記第２アクティブラインを制御可能な第２ワードラインと、
を含み、
前記第２アクティブラインは、一端が前記第１アクティブラインと接続され、他端が前記第１アクティブライン及び前記ソースラインと分離されており、
前記第１アクティブラインは、前記第１ワードラインに印加される第１ワード電圧と、前記コントロールゲートに印加される制御電圧とに基づいて、前記ビットラインと前記ソースラインとを連結するように制御され、
前記第２アクティブラインは、前記第２ワードラインに印加される第２ワード電圧に基づいて、前記ビットラインを前記トンネルウィンドウに連結するように制御される、ことを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１アクティブラインに設けられた第１セレクトトランジスタと、
前記第２アクティブラインに設けられた第２セレクトトランジスタと、
をさらに含み、
前記第１ワードラインは、前記第１ワード電圧に応じて前記第１セレクトトランジスタの動作の可否を決定し、前記第１セレクトトランジスタを介して前記第１アクティブラインを制御し、
前記第２ワードラインは、前記第２ワード電圧に応じて前記第２セレクトトランジスタの動作の可否を決定し、前記第２セレクトトランジスタを介して前記第２アクティブラインを制御する、
ことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記コントロールゲート及び前記フローティングゲートと前記第１アクティブラインとが交差する位置に形成された第１ストレージトランジスタと、
前記コントロールゲート及び前記フローティングゲートと前記第２アクティブラインとが交差する位置に形成された第２ストレージトランジスタと、
をさらに含み、
前記コントロールゲートは、前記制御電圧に応じて前記第１ストレージトランジスタの動作の可否を決定し、前記第１ストレージトランジスタを介して前記第１アクティブラインを制御する、
ことを特徴とする請求項２に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ素子に係り、例えば読出し動作の実行回数が多い装置におけるデータのエラーを防止すべくデータの保持特性を向上させた不揮発性メモリ素子に関する。
【０００２】
【従来の技術】
半導体メモリ装置には、電源供給が遮断されるとメモリの内容を失う揮発性メモリ装置と、電源供給が遮断されてもメモリの内容を保持し続ける不揮発性メモリ装置がある。不揮発性メモリ装置は入力されたメモリの読出しのみできるROM（Read Only Memory）と入力されたデータを電気的方法を用いて修正しうるEEPROM（Electrically Erasable Progammable Read Only Memory）とに大きく分類することができる。不揮発性メモリ装置において、EEPROMは一般的にはフローティングゲートとコントロールゲートとを具備している。
【０００３】
以下、従来の技術による不揮発性メモリ素子を添付された図面に基づいて詳しく説明する。
【０００４】
まず、図１に示すように、従来の技術による不揮発性メモリ素子の中で、EEPROMのメモリセルは、ビットライン（Ｂ／Ｌ）とソースライン（Ｓ／Ｌ）との間のアクティブライン上に各セルを選択するための１つのセレクトトランジスタ１１０、フローティングゲートに電子を注入させたり、電子を放出させたりするためのトンネルウィンドウ１２１が形成された１つのストレージトランジスター１２０を具備する。
【０００５】
図２において、セレクトトランジスタ１１０はチャンネルエンハンスメント形（channel enhancement mode）のNMOSであって、ドレイン領域１１８はビットライン（Ｂ／Ｌ）に連結され、ゲート１１５はワードライン（Ｗ／Ｌ）に連結され、ソース領域１１９はストレージトランジスタ１２０のドレイン領域１２３と共有されることになる。ストレージトランジスタ１２０はフローティングゲート１２６とコントロールゲート１２７及び絶縁層１２８を具備し、ソース領域１２４はソースライン（Ｓ／Ｌ）と連結されている。このような接続関係は、図１の等価回路である図３を参照すれば容易に理解される。上記のように構成される従来の技術によるEEPROMにおける動作を、書込み、消去、読出しに区分して以下に説明する。
【０００６】
［第１：書込動作］
図３を参照して説明する。ビットライン（Ｂ／Ｌ）とワードライン（Ｗ／Ｌ）に印加される電圧を各々ハイとして、セレクトトランジスタ１１０をターンオンさせ、ビットライン（Ｂ／Ｌ）に印加された高電位をストレージトランジスタ１２０のドレイン領域に伝達させる。
【０００７】
その後、ストレージトランジスタ１２０のコントロールゲート１２７を接地し、ストレージトランジスタ１２０のソース領域と連結されるソースライン（Ｓ／Ｌ）をフローティング状態にすることにより、ストレージトランジスタ１２０のトンネルウィンドウ１２１を通してフローティングゲート１２６からドレイン領域に電子を移動せしめるトンネリング現象を発生させる。これによりフローティングゲート１２６は正に帯電される。
【０００８】
［第２：消去動作］
ビットライン（Ｂ／Ｌ）を接地し、ワードライン（Ｗ／Ｌ）に印加される電圧をハイとして、セレクトトランジスタ１１０をターンオンさせる。これによりビットライン（Ｂ／Ｌ）に印加された低電位をストレージトランジスタ１２０のドレイン領域に伝達させる。
【０００９】
その後、ストレージトランジスタ１２０のコントロールゲート１２７に印加する電圧をハイとし、ストレージトランジスタ１２０のソース領域と連結されるソースライン（Ｓ／Ｌ）をフローティング状態にすることによりストレージトランジスタ１２０のトンネルウィンドウ１２１を通してドレイン領域からフローティングゲート１２６に電子を移動せしめるトンネリング現象を発生させる。これによりフローティングゲート１２６は負に帯電される。
【００１０】
［第３：読出動作］まず、ワードライン（Ｗ／Ｌ）に５Ｖの駆動電圧を印加してセレクトトランジスタ１１０をターンオンさせる。次いで、ビットライン（Ｂ／Ｌ）に２Ｖ乃至４Ｖの電圧を印加してからソースライン（Ｓ／Ｌ）を接地する。その後、ストレージトランジスタ１２０のコントロールゲート１２７に所定の読出し電圧（V read）を印加する。
【００１１】
この際、ストレージトランジスタ１２０がオンされるか否か、即ち電流が流れるか否かに応じて、１または０の蓄積されたデータ値が区別される。読出し電圧（V read）としては、書込み動作が行われた場合にストレージトランジスタ１２０が持つことになる第１スレショルド電圧Ｖｔ１と、消去動作が行われた場合にストレージトランジスタ１２０が持つことになる第２スレショルド電圧Ｖｔ２との間の電圧を使用する。
【００１２】
【発明が解決しょうとする課題】
前記のような動作を行う従来のEEPROMは、読出し動作でソースライン（Ｓ／Ｌ）とビットライン（Ｂ／Ｌ）との間に流れる電流がトンネルウィンドウ１２１の下を通る。このような電流の流れによりフローティングゲートに帯電されたホールが形成され、トンネルウィンドウ下のチャンネル電子等をフローティングゲート側に引寄せることになる。また、このような電流の流れによりドレイン領域に隣接したチャンネル領域からホットエレクトロンが発生し、トンネルウィンドウを通してフローティングゲートに移動される。従って、潜在的なデータ判読のエラーが発生する。これらエラーに対する潜在性は、データ判読の動作回数の増加に伴って増加される。結果的に、従来のEEPROMがIＣカードのように反復的な読出し動作を行うべきデバイスに使用される場合、EEPROMの寿命が短縮される問題点がある。EEPROMに関するさらに詳しい内容は“AMillion-Cycle CMOS 256K EEPROM，”by D．Coaca，et al．，IEEE Journal of Solid-StateCircuit，Vol．SC-22，No．5，October 1987に記載されている。
【００１３】
本発明は、前記のような問題点を解決するためになされたものであって、データの保持特性（data retention）を向上させることによりデータの判読可能回数を増加させることを目的とする。
【００１４】
【発明を解決するための手段】
上記目的を達成するため本発明に係る不揮発性メモリ素子は、ビットラインと、ソースラインと、コントロールゲートと、フローティングゲートと、前記ビットラインと前記ソースラインとを連結する第１アクティブラインと、前記ビットラインを前記フローティングゲートの下部に形成されたトンネルウィンドウに連結する第２アクティブラインと、前記第１アクティブラインを制御可能な第１ワードラインと、前記第２アクティブラインを制御可能な第２ワードラインと、を含み、前記第２アクティブラインは、一端が前記第１アクティブラインと接続され、他端が前記第１アクティブライン及び前記ソースラインと分離されており、前記第１アクティブラインは、前記第１ワードラインに印加される第１ワード電圧と、前記コントロールゲートに印加される制御電圧とに基づいて、前記ビットラインと前記ソースラインとを連結するように制御され、前記第２アクティブラインは、前記第２ワードラインに印加される第２ワード電圧に基づいて、前記ビットラインを前記トンネルウィンドウに連結するように制御されることを特徴とする。
【００１５】
前記第１アクティブラインに設けられた第１セレクトトランジスタと、前記第２アクティブラインに設けられた第２セレクトトランジスタと、をさらに含み、前記第１ワードラインは、前記第１ワード電圧に応じて前記第１セレクトトランジスタの動作の可否を決定し、前記第１セレクトトランジスタを介して前記第１アクティブラインを制御し、前記第２ワードラインは、前記第２ワード電圧に応じて前記第２セレクトトランジスタの動作の可否を決定し、前記第２セレクトトランジスタを介して前記第２アクティブラインを制御することが好ましい。
【００１６】
前記コントロールゲート及び前記フローティングゲートと前記第１アクティブラインとが交差する位置に形成された第１ストレージトランジスタと、前記コントロールゲート及び前記フローティングゲートと前記第２アクティブラインとが交差する位置に形成された第２ストレージトランジスタと、をさらに含み、前記コントロールゲートは、前記制御電圧に応じて前記第１ストレージトランジスタの動作の可否を決定し、前記第１ストレージトランジスタを介して前記第１アクティブラインを制御することが好ましい。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳しく説明する。
【００３０】
［第１の実施の形態］
図４は、本発明の第１の実施の形態に係る不揮発性メモリ素子のレイアウトである。図５は、第１アクティブラインを示す断面図であって、図４のＢ−Ｂ’線における断面図である。図６は、第２アクティブラインを示す断面図であって、図４のＣ−Ｃ’線における断面図である。
【００３１】
図４乃至図６に示した第１の実施の形態に係る不揮発性メモリ素子は、ビットライン（Ｂ／Ｌ）とソースライン（Ｓ／Ｌ）との間に形成されたコントロールゲート２７がソースライン（Ｓ／Ｌ）と平行に形成される。コントロールゲート２７の下部には、当該コントロールゲート２７と同じサイズのフローティングゲート２６が形成されている。フローティングゲート２６とコントロールゲート２７との間には、当該フローティングゲート２６と当該コントロールゲート２７とを分離させる絶縁層２８が形成されている。
【００３２】
また、ビットライン（Ｂ／Ｌ）とソースライン（Ｓ／Ｌ）との間には、コントロールゲート２７に交差すると共にコントロールゲート２７に印加される制御電圧によりビットライン（Ｂ／Ｌ）とソースライン（Ｓ／Ｌ）とを連結する第１アクティブラインと、コントロールゲート２７の印加電圧の状態によりフローティングゲート２６に電子を注入させたり、フローティングゲート２６から電子等を放出させたりするためのトンネル酸化膜２５よりなるトンネルウィンドウにビットライン（Ｂ／Ｌ）が連結されると共に前記第１アクティブライン及びソースライン（Ｓ／Ｌ）とはフィールド酸化膜１０により絶縁される第２アクティブラインとが形成されている。
【００３３】
前記第１アクティブラインがコントロールゲート２７と交差する位置には第１ストレージトランジスタ１２が形成されている。しかし、第１ストレージトランジスタ１２のフローティングゲート２６にはトンネルウィンドウが形成されない。
【００３４】
第１ストレージトランジスタ１２のソースはソースライン（Ｓ／Ｌ）に連結されている。
【００３５】
前記第２アクティブラインは、コントロールゲート２７と交差する位置に、第１ストレージトランジスタ１２と同一の状態を保つフローティングゲート２６を具備する第２ストレージトランジスタ２２が形成されている。第２ストレージトランジスタ２２は、フィールド酸化膜１０によりソースライン（Ｓ／Ｌ）と絶縁されている。従って、第２ストレージトランジスタ２２はソース領域を有していない。
【００３６】
トンネル酸化膜２５よりなるトンネルウィンドウ２３が、フローティングゲート２６と２ストレージトランジスタ２２のドレインとの間に形成されている。ビットライン（Ｂ／Ｌ）は、ビットラインコンタクト（Ｂ／Ｃ）を通して前記第１ストレージトランジスタ１２及び第２ストレージトランジスタ２２のドレインに連結されている。
【００３７】
以下に、前記のような構成を有する本発明の第１の実施の形態に係る不揮発性メモリ素子の動作を、書込み、消去、読出し動作に分けて個別的に詳しく説明する。
【００３８】
［第１：書込み動作］
まず、ビットライン（Ｂ／Ｌ）に印加される電圧をハイとする。これによりビットライン（Ｂ／Ｌ）に印加された高電位が第１ストレージトランジスタ１２及び第２ストレージトランジスタ２２のドレイン領域に伝達される。その後、コントロールゲート２６を接地（即ち０Ｖを印加）すると、第２ストレージトランジスタ２２のフローティングゲート２６に形成されたトンネルウィンドウ２３においてトンネリング現象が発生し、第２ストレージトランジスタ２２のフローティングゲート２６からドレイン領域に電子が移動する。これによりフローティングゲート２６は正に帯電される。
【００３９】
一方、このとき、第１アクティブラインの第１ストレージトランジスタ１２においてはトンネルウィンドウが存在しないため電子の移動は起こらない。しかし、前記第２アクティブラインの第２ストレージトランジスタ２２のフローティングゲートと前記第１アクティブラインの第１ストレージトランジスタ１２のフローティングゲートとが連結されているため、第１ストレージトランジスタ１２のフローティングゲートが正に帯電された状態を保つことになる。
【００４０】
［第２：消去動作］
まず、ビットライン（Ｂ／Ｌ）を接地し、第１ストレージトランジスタ１２及び第２ストレージトランジスタ２２のドレイン領域に低電位を伝達させる。その後、フローティングゲート２６に印加される電圧をハイとすることにより第２ストレージトランジスタ２２のドレイン領域からフローティングゲート２６への電子のトンネリング現象が発生する。これによりフローティングゲート２６は負に帯電される。このとき、第１アクティブラインの第１ストレージトランジスタ１２においてはトンネルウィンドウが存在しないため電子の移動は起こらない。しかし、前記第２アクティブラインの第２ストレージトランジスタ２２のフローティングゲートと前記第１アクティブラインの第１ストレージトランジスタ１２のフローティングゲート２６とが連結されているため、第１ストレージトランジスタ１２のフローティングゲート２６は負に帯電された状態を保つことになる。
【００４１】
［第３：読出し動作］
まず、ビットライン（Ｂ／Ｌ）に２Ｖ乃至４Ｖの電圧を印加してからソースライン（Ｓ／Ｌ）を接地する。その後、コントロールゲート２６に所定の読出し電圧（V read）を印加する。このとき、第１ストレージトランジスタ１２がオンされるか否か、即ち第１ストレージトランジスタ１２を通して電流が流れるか否かに応じて、１または０の状態を判別する。読出し電圧（V read）は、書込動作が行われた場合に第１ストレージトランジスタ１２が持つことになる第１スレショルド電圧Ｖｔ１と消去動作が行われた場合に第１ストレージトランジスタ１２が持つことになる第２スレショルド電圧Ｖｔ２との間の電圧を使用する。
【００４２】
［第２の実施の形態］
図７は、本発明の第２の実施の形態に係る不揮発性メモリ素子を示すレイアウトである。図８は、第１アクティブラインを示す断面図であって、図７のＢ−Ｂ’線における断面図である。図９は、第２アクティブラインを示す断面図であって、図７のＣ−Ｃ’線における断面図である。
【００４３】
図７乃至図９に示すように、本発明の第２の実施の形態に係る不揮発性メモリ素子は、ビットライン（Ｂ／Ｌ）とソースライン（Ｓ／Ｌ）との間にワードライン（Ｗ／Ｌ）とコントロールゲート２７とが平行に形成されている。コントロールゲート２７の下部には、当該コントロールゲート２７と同じサイズのフローティングゲート２６が形成されている。そして、フローティングゲート２６は、絶縁層２８によりコントロールゲート２７と分離されている。
【００４４】
また、ビットライン（Ｂ／Ｌ）とソースライン（Ｓ／Ｌ）との間には、ワードライン（Ｗ／Ｌ）に垂直に交差すると共にワードライン（Ｗ／Ｌ）及びコントロールゲート２７の印加電圧の状態により前記ビットライン（Ｂ／Ｌ）とソースライン（Ｓ／Ｌ）とを連結する第１アクティブラインと、コントロールゲート２７の印加電圧の状態によりフローティングゲート２６に電子を注入させたり、放出させたりするためのトンネルウィンドウ２３にビットライン（Ｂ／Ｌ）を連結すると共に前記第１アクティブライン及びソースライン（Ｓ／Ｌ）とはフィールド酸化膜１０により絶縁された第２アクティブラインが形成されている。
【００４５】
図７及び図８に示すように、前記第１アクティブラインは、ワードライン（Ｗ／Ｌ）と交差する位置に第１セレクトトランジスタ１１と、第１ストレージトランジスタ１２と、２つのトランジスタ１１及び１２により共有される共通ドーイング領域１９とを有する。ここで共通ドーイング領域１９は、第１ストレージトランジスタ１２のドレインであると共に第１セレクトトランジスタ１１のソースでもある。
【００４６】
第１セレクトトランジスタ１１は、ワードライン（Ｗ／Ｌ）が第１アクティブラインと交差する位置に形成されている。そして、前記第１アクティブラインがコントロールゲート２６と交差する位置には第１ストレージトランジスタ１２が形成されている。ここで、第１セレクトトランジスタ１１はチャンネルエンハンスメント形NMOSで構成され、第１ストレージトランジスタ１２はトンネルウィンドウを具備しない。そして、第１ストレージトランジスタ１２のソースはソースライン（Ｓ／Ｌ）に連結されている。
【００４７】
図７及び図９に示すように、前記第２アクティブラインは、ワードライン（Ｗ／Ｌ）と交差する位置に第２セレクトトランジスタ２１を具備し、コントロールゲート２７と交差する位置に第１ストレージトランジスタ１２と同一の状態を保つフローティングゲート２６を有する第２ストレージトランジスタ２２を具備している。そして、前記第２アクティブラインは、２つのトランジスタ２１及び２２により共有される共通ドーイング領域１９を有している。ここで共通ドーイング領域１９は、第２ストレージトランジスタ２２のドレインであると共に第２セレクトトランジスタ２１のソースでもある。
【００４８】
第２セレクトトランジスタ２１は、チャンネルエンハンスメント形のNMOSで構成され、第２ストレージトランジスタ２２は、ソースライン（Ｓ／Ｌ）と絶縁されるためソース領域が存在しない。また、第２ストレージトランジスタ２２のフローティングゲート２６にはトンネルウィンドウ２３が形成されている。
【００４９】
以下に、上記のような構成を有する本発明の第２の実施の形態に係る不揮発性メモリ素子の動作を、書込、消去、読出動作に分けて詳しく説明する。
【００５０】
［第１：書込み動作］
まず、ビットライン（Ｂ／Ｌ）に印加される電圧をハイとする。このとき、ワードライン（Ｗ／Ｌ）に印加される電圧をハイとすることにより、第１セレクトトランジスタ１１及び第２セレクトトランジスタ２１がターンオンされ、ビットライン（Ｂ／Ｌ）に印加された高電位が第１ストレージトランジスタ１２及び第２ストレージトランジスタ２２のドレイン領域、即ちドーピングされた領域１９、２９に各々伝達される。その後、コントロールゲート２７を接地すると、第２ストレージトランジスタ２２のフローティングゲート２６に形成されたトンネルウィンド２３におけるトンネリング現象が発生し、第２ストレージトランジスタ２２のフローティングゲート２６からドレイン領域に電子が移動される。これによりフローティングゲート２６は正に帯電される。このとき、第１アクティブラインの第１ストレージトランジスタ１２においてはトンネルウィンドウが存在しないため電子の移動は起こらない。しかし、前記第２アクティブラインの第２ストレージトランジスタ２２のフローティングゲートと前記第１アクティブラインの第１ストレージトランジスタ１２のフローティングゲートとが連結されているため、第１ストレージトランジスタ１２のフローティングゲートは正に帯電された状態を保つことになる。
【００５１】
［第２：消去動作］
まず、ビットライン（Ｂ／Ｌ）を接地し、ワードライン（Ｗ／Ｌ）に印加される電圧をハイとして、第１セレクトトランジスタ１１及び第２セレクトトランジスタ２１をターンオンさせることにより、ビットライン（Ｂ／Ｌ）に印加された低電位を第１ストレージトランジスタ１２及び第２ストレージトランジスタ２２のドレイン領域に伝達する。その後、コントロールゲート２７に印加される電圧をハイとすることにより、第２ストレージトランジスタ２２のドレイン領域からフローティングゲート２６への電子のトンネリング現象が発生する。これによりフローティングゲート２６は負に帯電する。このとき、第１アクティブラインの第１ストレージトランジスタ１２においてはトンネルウィンドウが存在しないため電子の移動は起こらない。しかし、前記第２アクティブラインの第２ストレージトランジスタ２２のフローティングゲートと前記第１アクティブラインの第１ストレージトランジスタ１２のフローティングゲートとが連結されているため、第１ストレージトランジスタ１２のフローティングゲートは負に帯電された状態を保つことになる。
【００５２】
［第３：読出し動作］
まず、ワードライン（Ｗ／Ｌ）に５Ｖの駆動電圧を印加して第１セレクトトランジスタ１１及び第２セレクトトランジスタ２１をターンオンさせ、ビットライン（Ｂ／Ｌ）に２Ｖ乃至４Ｖの電圧を印加してからソースライン（Ｓ／Ｌ）を接地する。
【００５３】
その後、コントロールゲート２７に所定の読出し電圧（V read）を印加する。このとき、第１ストレージトランジスタ１２がオンされるか否か、即ち電流が流れるか否かに応じて、１または０の状態を判読する。読出電圧（V read）としては、書込動作が行われた場合に第１ストレージトランジスタ１２が持つことになる第１スレショルド電圧Ｖｔ１と消去動作が行われた場合に第１ストレージトランジスタ１２が持つことになる第２スレショルド電圧Ｖｔ２との間の電圧を使用する。
【００５４】
［第３の実施の形態］
図１０は、本発明の第３の実施の形態に係る不揮発性メモリ素子を示すレイアウトである。図１１は、第１アクティブラインを示す断面図であって、図１０のＢ−Ｂ’線における断面図である。図１２は、第２アクティブラインを示す断面図であって、図１０のＣーＣ’線における断面図である。図１３は、図１０の等価回路図である。
【００５５】
図１０に示すように、第３の実施の形態に係る不揮発性メモリ素子は、分離された形のワードライン（Ｗ／Ｌ１，Ｗ／Ｌ２）を具備している。具体的には、この不揮発性メモリ素子は、第１アクティブラインの第１セレクトトランジスタ１１のターンオンを決定する第１ワードライン（Ｗ／Ｌ１）と、第２アクティブラインの第２セレクトトランジスタ２７のターンオンを決定する第２ワードライン（Ｗ／Ｌ２）とを具備し、この構造は第２の実施の形態に係る不揮発性メモリ素子のワードライン（図７のＷ／Ｌ）を分割した構造と実質的に同様である。
【００５６】
第３の実施の形態において、第１ワードライン（Ｗ／Ｌ１）及び第２ワードライン（Ｗ／Ｌ２）とは、第１及び第２セレクトトランジスタ１１及び２１を夫々制御する手段となる。この構成に拠れば、第１アクティブラインと第２アクティブラインとを個別的に制御することができる。これにより読出し動作時において、ビットライン（Ｂ／Ｌ）及び前記第２アクティブラインを通して流れる漏れ電流を完全に遮断することができる。
【００５７】
以下に、上記のような構成を有する本発明の第３の実施の形態に係る不揮発性メモリ素子の動作を、書込、消去、読出し動作に分けて詳しく説明する。
【００５８】
［第１：書込み動作］
まず、ビットライン（Ｂ／Ｌ）に印加される電圧をハイとする。このとき、第１ワードライン（Ｗ／Ｌ１）に印加される電圧をローとし、第２ワードライン（Ｗ／Ｌ２）に印加される電圧をハイとすることにより、第１セレクトトランジスタ１１はターンオフされ、第２セレクトトランジスタ２１はターンオンされる。この結果、ビットライン（Ｂ／Ｌ）に印加された高電位が第２ストレージトランジスタ２２のドレイン領域に伝達される。
【００５９】
その後、コントロールゲート２７を接地すると、第２ストレージトランジスタ２２のフローティングゲート２６に形成されたトンネルウィンドウ２３においてトンネリング現象が発生し、第２ストレージトランジスタ２２のフローティングゲート２６からドレイン領域に電子が移動される。これによりフローティングゲート２６は正に帯電される。このとき、前記第１アクティブラインの第１ストレージトランジスタ１２は、第１ワードライン（Ｗ／Ｌ１）がターンオフされており、トンネルウィンドウ２３も存在しないため電子の移動を起さない。しかし、前記第２アクティブラインの第２ストレージトランジスタ２２のフローティングゲートと前記第１アクティブラインの第１ストレージトランジスタ１２のフローティングゲートとが連結されているため、第１ストレージトランジスタ１２のフローティングゲートは正に帯電された状態を保つことになる。
【００６０】
［第２：消去動作］
まず、ビットライン（Ｂ／Ｌ）を接地し、第１ワードライン（Ｗ／Ｌ１）に印加される電圧をローとし、第２ワードライン（Ｗ／Ｌ２）に印加される電圧をハイとすることにより、第１セレクトトランジスタ１１はターンオフされ、第２セレクトトランジスタ２１はターンオンされる。その結果、ビットライン（Ｂ／Ｌ）に印加された低電位が第２ストレージトランジスタ２２のドレイン領域に伝達される。
【００６１】
その後、コントロールゲート２７に印加される電圧をハイとすることにより、第２ストレージトランジスタ２２のドレイン領域からフローティングゲート２６に電子が移動されるトンネリング現象が発生する。これによりフローティングゲート２６は負に帯電される。このとき、第１アクティブラインの第１ストレージトランジスタ１２は、第１ワードライン（Ｗ／Ｌ１）がターンオフされており、トンネルウィンドウ２３も存在しないため電子の移動を起さない。しかし、前記第２アクティブラインの第２ストレージトランジスタ２２のフローティングゲートと第１ストレージトランジスタ１２のフローティングゲートとが連結されているため、第１ストレージトランジスタ１２のフローティングゲートは正に帯電された状態を保つことになる。
【００６２】
［第３：読出し動作］
まず、第２ワードライン（Ｗ／Ｌ２）をターンオフさせ、第１ワードライン（Ｗ／Ｌ１）をターンオンさせて、トンネルウィンドウとビットライン（Ｂ／Ｌ）とを絶縁し、第１ストレージトランジスタ１２とビットライン（Ｂ／Ｌ）とを導通させる。その後、ビットライン（Ｂ／Ｌ）に２Ｖ乃至４Ｖの電圧を印加してからソースライン（Ｓ／Ｌ）を接地させる。そして、コントロールゲート２７に所定の読出し電圧（V read）を印加する。このとき、第１ストレージトランジスタ１２がオンされるか否か、即ち電流が流れるか否かに応じて、１または０の状態を判読する。
【００６３】
読出し電圧（V read）としては、書込み動作が行われた場合に前記第１ストレージトランジスタ１２が持つことになる第１スレショルド電圧Ｖｔ１と前記消去動作が行われた場合に第１ストレージトランジスタ１２が持つことになる第２スレショルド電圧Ｖｔ２との間の電圧を使用する。
【００６４】
ここで、前記第２アクティブラインには第２セレクトトランジスタ２１がターンオフされて電流が流れないためフローティングゲート２６の状態が変化することが防止される。
【００６５】
上記のように構成され、動作する不揮発性メモリ素子を製造してテストした結果を図１４乃至図１７を参照しながら説明する。
【００６６】
図１４は、チャンネルの長さに対するセルのスレショルド電圧を示すグラフである。符号ａは消去動作時における従来技術に係る不揮発性メモリ素子の結果、符号ｂは消去動作時における本実施の形態に係る不揮発性メモリ素子の結果を示す。また、符号ｃは書込動作時における従来技術に係る不揮発性メモリ素子の結果、符号ｄは本実施の形態に係る不揮発性メモリ素子の結果を示す。図１４から明らかなように、書込動作時において、本実施の形態におけるチャンネルの長さに対するセルスレショルド電圧は、従来技術に比べて２Ｖ以上低くなる。
【００６７】
図１５は、チャンネルの幅に対するセルスレショルド電圧を示すグラフである。符号ａは消去動作時における従来技術に係る不揮発性メモリ素子の結果、符号ｂは本実施の形態に係る不揮発性メモリ素子の果を示す。また、符号ｃは書込動作時における従来技術に係る不揮発性メモリ素子の結果、符号ｄは本実施の形態に係る不揮発性メモリ素子の結果を示す。消去動作時においては変化が殆どないが、書込動作時においては、本実施の形態に係る不揮発性メモリ素子は、従来の技術に比べて２Ｖほど低いことがわかる。
【００６８】
図１６は、チャンネルの長さに対するセル電流を示すグラフである。符号ａは従来技術に係る不揮発性メモリ素子の結果、符号ｂは本実施の形態に係る不揮発性メモリ素子の結果を示す。図１７は、チャンネルの幅に対するセル電流を示すグラフである、符号ａは従来技術に係る不揮発性メモリ素子の結果、符号ｂは本実施の形態に係る不揮発性メモリ素子の結果を示す。
【００６９】
本実施の形態に拠れば、書込動作時において従来よりも小さいセルスレショルド電圧を有し、その結果、セル電流を大きくすることができ、もって読出動作の速度及び正確性を向上させ得るという付随的な効果を得ることができる。
【００７０】
図１８は、書込時間に対する従来技術及び本発明によるセルスレショルド電圧の変化を比較したグラフである。符号◇及び△は従来技術によるセルスレショルド電圧の変化を示し、符号□及び×は本実施の形態によるセルスレショルド電圧の変化を示す。図１８を参照すれば、従来技術に比べて本実施の形態の方が、読出し動作によるセルスレショルド電圧の変化が小さく、データ保持の特性に優れていることがわかる。特に、外挿法（extrapolation）の適用した場合、非常に大きな差があることが予想される。
【００７１】
本実施の形態に拠れば、対をなす各アクティブラインに対して別個のワードラインを割当てることにより、読出し動作時に第２アクティブラインに流れる漏れ電流を完全に遮断してデータの保持特性をさらに向上させることができる。
【００７２】
本発明は、上記の特定の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形をなし得る。
【００７３】
【発明の効果】
本発明に係るメモリ素子は、読出し動作と書込み動作のために相異なるアクティブラインを有し、また読出し動作が行われるアクティブラインにはトンネルウィンドウを備えないため、反復的な読出し動作に起因するデータエラーの発生を防止できる。
【００７４】
本発明は、例えば長時間の読出し保持時間を必要とするデバイスに適する。
【００７５】
【図面の簡単な説明】
【図１】従来技術に係る不揮発性メモリ素子のレイアウトである。
【図２】図１のＩ−Ｉ’線における断面図である。
【図３】図１の等価回路図である。
【図４】本発明の第１の実施の形態に係る不揮発性メモリ素子のレイアウトを示す図である。
【図５】図４のＢ−Ｂ’線における断面図である。
【図６】図４のＣ−Ｃ’線における断面図である。
【図７】本発明の第２の実施の形態に係る不揮発性メモリ素子のレイアウトを示す図である。
【図８】図７のＢ−Ｂ’線における断面図である。
【図９】図７のＣ−Ｃ’線における断面図である。
【図１０】本発明の第３の実施の形態に係る不揮発性メモリ素子のレイアウトを示す図である。
【図１１】図１０のＢ−Ｂ’線における断面図である。
【図１２】図１０のＣ−Ｃ’線における断面図である。
【図１３】図１０の等価回路図である。
【図１４】チャンネル長に対するセルスレショルド電圧を示すグラフである。
【図１５】従来技術及び図７に示す不揮発性メモリ素子のチャンネル幅に対するセルスレショルド電圧を示すグラフである。
【図１６】従来技術及び図７に示す不揮発性メモリ素子のチャンネル長に対するセル電流を示すグラフである。
【図１７】従来技術及び図７に示す不揮発性メモリ素子のチャンネル幅に対するセル電流を示すグラフである。
【図１８】従来技術及び図７に示す不揮発性メモリ素子の読出し時間に対するセルスレショルド電圧の変化を示すグラフである。
【符号の説明】
Ｓ／Ｌ  ソースライン
Ｗ／Ｌ  ワードライン
Ｂ／Ｃ  ビットラインコンタクト
１０  フィールド絶縁層
１１  第１セレクトトランジスタ
１２  第１ストレージトランジスタ
１９  共通ドーイング領域
２１  第２セレクトトランジスタ
２２  第２ストレージトランジスタ
２３  トンネルウインドウ
２５  トンネル酸化膜
２６  フローティングゲート
２７  コントロールゲート
２８  絶縁層
１１０  セレクトトランジスタ
１１５  ゲート
１１８  ドレイン領域
１１９  ソース領域
１２０  ストレージトランジスタ
１２１  トンネルウインドウ
１２３  ドレイン領域
１２４  ソース領域
１２６  フローティングゲート
１２７  コントロールゲート
１２８  絶縁層
【図１】
0004262313.tif 000002
【図２】
0004262313.tif 000003
【図３】
0004262313.tif 000004
【図４】
0004262313.tif 000005
【図５】
0004262313.tif 000006
【図６】
0004262313.tif 000007
【図７】
0004262313.tif 000008
【図８】
0004262313.tif 000009
【図９】
0004262313.tif 000010
【図１０】
0004262313.tif 000011
【図１１】
0004262313.tif 000012
【図１２】
0004262313.tif 000013
【図１３】
0004262313.tif 000014
【図１４】
0004262313.tif 000015
【図１５】
0004262313.tif 000016
【図１６】
0004262313.tif 000017
【図１７】
0004262313.tif 000018
【図１８】
0004262313.tif 000019