(57)【特許請求の範囲】
【請求項１】
入力クロックの位相に対して、所定の時間の整数倍の時間、位相がずれているシフトクロックを生成する移相器であって、
第１入力電圧に基づいて第１クロックを生成する第１電圧制御発振器と、
前記第１クロックを分周する第１分周器と、
前記入力クロックの位相と前記第１分周器が生成したクロックの位相とを比較して前記第１入力電圧を出力する第１位相比較器と、
前記第１クロックを前記第１分周器と異なるタイミングで分周する第２分周器と、
第２入力電圧に基づいて前記シフトクロックを生成する第２電圧制御発振器と、
前記第２分周器が生成したクロックの位相と前記シフトクロックの位相とを比較して前記第２入力電圧を出力する第２位相比較器とを備えることを特徴とする移相器。
【請求項２】
前記第１分周器及び前記第２分周器は、前記第１クロックを１／M（Mは自然数）に分周することを特徴とする請求項１に記載の移相器。
【請求項３】
前記入力クロックを１／N（Nは自然数）に分周する第３分周器と、
前記シフトクロックを１／N（Nは自然数）に分周する第４分周器と、
前記第２分周器に設定される入力したクロックの分周タイミングを設定する設定値は、前記第１分周器、前記第３分周器及び前記第４分周器に設定される前記設定値と異なることを特徴とする請求項１または請求項２に記載の移相器。
【請求項４】
半導体デバイスを試験する半導体試験装置であって、
請求項１に記載する移相器と、
前記移相器が生成するシフトクロックに基づいて、前記半導体デバイスの試験に用いるタイミングを設定することを特徴とする半導体試験装置。
【請求項５】
前記第１分周器及び前記第２分周器は、前記第１クロックを１／M（Mは自然数）に分周することを特徴とする請求項４に記載の
半導体試験装置。
【請求項６】
前記入力クロックを１／N（Nは自然数）に分周する第３分周器と、
前記シフトクロックを１／N（Nは自然数）に分周する第４分周器と、
前記第２分周器に設定される入力したクロックの分周タイミングを設定する設定値は、前記第１分周器、前記第３分周器及び前記第４分周器に設定される前記設定値と異なることを特徴とする請求項４または請求項５に記載の半導体試験装置。
【請求項７】
前記シフトクロックに基づいて所定の遅延量を有する遅延クロックを生成するタイミング発生器と、
半導体デバイスへ入力する試験パターンを発生するパターン発生器と、
前記タイミング発生器が生成した前記遅延クロックと前記試験パターンに基づいて、被試験半導体デバイスに適用するように前記試験パターンを整形した整形試験パターンを出力する波形整形器と、
前記被試験半導体デバイスを載置し、前記整形試験パターンを前記被試験半導体デバイスに入力するデバイス差込部と、
前記整形試験パターンを入力した前記被試験半導体デバイスから出力される出力信号と、前記パターン発生器から出力される前記被試験半導体デバイスから出力されるべき期待値を比較して前記被試験半導体デバイスの良否を判定する比較器とを備えることを特徴とする請求項４ないし請求項６のいずれかに記載の半導体試験装置。
【請求項８】
請求項７に記載のタイミング発生器は、前記入力クロックの位相に対してそれぞれ異なる遅延量だけ位相のずれた複数の前記シフトクロックを生成する請求項４に記載の移相器を複数有し、前記シフトクロックに基づいて、異なる遅延量を有する複数の遅延クロックを生成することを特徴とする請求項７に記載の半導体試験装置。
【請求項９】
請求項７に記載のタイミング発生器は、複数の遅延素子を有し複数の前記遅延素子の組み合わせで所定の遅延量を有する遅延クロックを生成する遅延回路と、
前記遅延クロックと前記シフトクロックが一致しているか否かに基づいて前記遅延素子の組み合わせを変更する遅延量判定部とを更に有することを特徴とする請求項７または請求項８に記載の半導体試験装置。
【請求項１０】
請求項７に記載のタイミング発生器は、請求項４に記載の移相器を複数有し、複数の前記移相器により、前記入力クロックの位相に対してそれぞれ異なる遅延量だけ位相のずれた複数の前記シフトクロックを生成し、
生成された複数の前記シフトクロックから一のシフトクロックを選択するセレクタと、
選択された前記一のシフトクロックに基づいて、遅延クロックを生成することを特徴とする請求項７に記載の半導体試験装置。
【請求項１１】
入力信号を遅延させる遅延回路の遅延時間が、所定の遅延時間と等しいか否かを判定する遅延時間判定装置において、
請求項１に記載する移相器と、
前記シフトクロックの位相と、前記入力クロックを前記遅延回路により遅延させた遅延クロックの位相とを比較して得られる比較信号を出力する位相比較部と、
前記比較信号に基づいて、前記遅延回路の前記遅延時間が、前記所定の遅延時間と等しいか否かを判定する遅延量判定部とを備えることを特徴とする
遅延時間判定装置。
【請求項１２】
前記遅延量判定部は、前記入力クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックを生成することを指定するシフトクロック設定データを前記移相器に出力すると共に、前記遅延クロックの位相と前記シフトクロックの位相が一致するまで、遅延経路データを変更することを特徴とする請求項１１に記載の
遅延時間判定装置。
【請求項１３】
前記遅延量判定部は、パターン発生器から供給されるタイミングセット信号に基づいて、前記シフトクロック設定データを生成することを特徴とする請求項１２に記載の
遅延時間判定装置。
【請求項１４】
前記第１分周器及び前記第２分周器は、前記第１クロックを１／M（Mは自然数）に分周することを特徴とする請求項１１ないし請求項１３のいずれかに記載の
遅延時間判定装置。
【請求項１５】
前記入力クロックを１／N（Nは自然数）に分周する第３分周器と、
前記シフトクロックを１／N（Nは自然数）に分周する第４分周器と、
前記第２分周器に設定される入力したクロックの分周タイミングを設定する設定値は、前記第１分周器、前記第３分周器及び前記第４分周器に設定される前記設定値と異なることを特徴とする請求項１１ないし請求項１４のいずれかに記載の
遅延時間判定装置。
【請求項１６】
入力信号を可視化するオシロスコープであって、
第１入力電圧に基づいて第１クロックを生成する第１電圧制御発振器と、
前記第１クロックを分周する第１分周器と、
入力クロックの位相と前記第１分周器が生成したクロックの位相とを比較して前記第１入力電圧を出力する第１位相比較器と、
前記第１クロックを前記第１分周器と異なるタイミングで分周する第２分周器と、
第２入力電圧に基づいて、前記入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２電圧制御発振器と、
前記第２分周器が生成したクロックの位相と前記シフトクロックの位相とを比較して前記第２入力電圧を出力する第２位相比較器とを備え、
前記シフトクロックのタイミングで前記入力信号をアナログ・デジタル変換するＡ／Ｄ変換部と、
前記入力信号が入力されたタイミングの遅延時間を測定する時間補間器と、
前記Ａ／Ｄ変換部が生成したデータと前記遅延時間に基づいて前記入力信号を表示装置に表示するデータを生成する処理装置と、
前記処理装置が生成したデータに基づいて前記入力信号を表示する前記表示装置とを備えることを特徴とするオシロスコープ。
【請求項１７】
前記第１分周器及び前記第２分周器は、前記第１クロックを１／M（Mは自然数）に分周することを特徴とする請求項１６に記載のオシロスコープ。
【請求項１８】
前記入力クロックを１／N（Nは自然数）に分周する第３分周器と、
前記シフトクロックを１／N（Nは自然数）に分周する第４分周器と、
前記第２分周器に設定される入力したクロックの分周タイミングを設定する設定値は、前記第１分周器、前記第３分周器及び前記第４分周器に設定される前記設定値と異なることを特徴とする請求項１６または請求項１７に記載のオシロスコープ。
【請求項１９】
半導体デバイスを試験する半導体試験部を有する半導体デバイスであって、
第１入力電圧に基づいて第１クロックを生成する第１電圧制御発振器と、
前記第１クロックを分周する第１分周器と、
入力クロックの位相と前記第１分周器が生成したクロックの位相とを比較して前記第１入力電圧を出力する第１位相比較器と、
前記第１クロックを前記第１分周器と異なるタイミングで分周する第２分周器と、
第２入力電圧に基づいて、前記入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２電圧制御発振器と、
前記第２分周器が生成したクロックの位相と前記シフトクロックの位相とを比較して前記第２入力電圧を出力する第２位相比較器を有するタイミング発生器と、
前記タイミング発生器から供給される遅延クロックに基づいて、パターンデータを整形する波形整形器と、
前記シフトクロックに基づいて被試験デバイスの試験に用いるタイミングを設定する半導体試験部と、
前記半導体試験部に試験されるべき被試験部とを備えることを特徴とする半導体デバイス。
【請求項２０】
前記第１分周器及び前記第２分周器は、前記第１クロックを１／M（Mは自然数）に分周することを特徴とする請求項１９に記載の半導体デバイス。
【請求項２１】
前記入力クロックを１／N（Nは自然数）に分周する第３分周器と、
前記シフトクロックを１／N（Nは自然数）に分周する第４分周器と、
前記第２分周器に設定される入力したクロックの分周タイミングを設定する設定値は、前記第１分周器、前記第３分周器及び前記第４分周器に設定される前記設定値と異なることを特徴とする請求項１９または請求項２０に記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力クロックの位相に対して、所定の時間、位相がずれているシフトクロックを生成する移相器に関する。特に本発明は、入力クロックに基づいて所定の時間と等しい周期の第１クロックを生成し、第１クロックの所定のタイミングでシフトクロックを生成する移相器に関する。
【０００２】
【従来の技術】
図１は、従来の移相器１０のブロック図を示す。移相器１０は、位相比較器１２、Ｄ／Ａ変換器１４、加算器１５、誤差増幅器１６及び電圧制御発振器１８を備える。
【０００３】
Ｄ／Ａ変換器１４は、生成するシフトクロックの基準クロックの位相に対する位相差を設定する位相設定データに基づいて、位相設定電圧を加算器１５に出力する。
【０００４】
位相比較器１２は、基準クロックの位相と電圧制御発振器１８から供給されるシフトクロックの位相とを比較して電圧値を出力する。加算器１５は、位相比較器１２から供給される電圧値と、Ｄ／Ａ変換器１４から供給される位相設定電圧を加算する。
【０００５】
誤差増幅器１６は、加算器１５から供給される加算電圧を増幅し電圧制御発振器１８に出力する。電圧制御発振器１８は、基準クロックの位相に対して位相のずれたシフトクロックを出力する。
【０００６】
【発明が解決しようとする課題】
図１に示される従来の移相器１０は、周囲温度、電源電圧などの変化により、位相比較器１２の比較ゲイン、Ｄ／Ａ変換器１４の変換ゲイン、Ｄ／Ａ変換器１４のオフセット誤差などを生じる。また、位相設定データに対するシフトクロックの位相の変化量の直線性は、位相比較器１２の２つのクロックの位相差に対する出力電圧の直線性と、Ｄ／Ａ変換器の位相設定データに対する出力電圧の直線性に依存する。
【０００７】
そこで本発明は、上記の課題を解決することのできる移相器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、入力クロックの位相に対して、所定の時間の整数倍の時間、位相がずれているシフトクロックを生成する移相器であって、前記入力クロックに基づいて所定の周期の第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のタイミングで前記シフトクロックを生成する第２クロック生成部とを備えることを特徴とする移相器を提供する。
【０００９】
第１の形態の一つの態様においては、前記第１クロック生成部は、第１入力電圧に基づいて前記第１クロックを生成する第１電圧制御発振器と、前記第１クロックを分周する第１分周器と、前記入力クロックの位相と前記第１分周器が生成したクロックの位相とを比較して前記第１入力電圧を出力する第１位相比較器とを有してもよい。
【００１０】
第１の形態の別の態様においては、前記第２クロック生成部は、前記第１クロックを前記第１分周器と異なるタイミングで分周する第２分周器と、第２入力電圧に基づいて前記シフトクロックを生成する第２電圧制御発振器と、前記第２分周器が生成したクロックの位相と前記シフトクロックの位相とを比較して前記第２入力電圧を出力する第２位相比較器とを有してもよい。
【００１１】
第１の形態の更に別の態様においては、前記第１クロック生成部は、前記入力クロックを分周する第３分周器を更に有し、前記第１電圧制御発振器は、前記入力クロックの周期に前記所定の時間を加えた周期の前記第１クロックを生成してもよい。
【００１２】
第１の形態の更に別の態様においては、前記第２クロック生成部は、前記シフトクロックを分周する第４分周器を更に有してもよい。
【００１３】
第１の形態の更に別の態様においては、前記第１分周器及び前記第２分周器は、前記第１クロックを１／Ｍ（Ｍは自然数）に分周してもよい。
【００１４】
第１の形態の更に別の態様においては、前記第３分周器は、前記入力クロックを１／Ｎ（Ｎは自然数）に分周し、前記第４分周器は、前記シフトクロックを１／Ｎ（Ｎは自然数）に分周してもよい。
【００１５】
第１の形態の更に別の態様においては、前記第２分周器に設定される入力したクロックの分周タイミングを設定する設定値は、前記第１分周器、前記第３分周器及び前記第４分周器に設定される前記設定値と異なってもよい。
【００１６】
本発明の第２の形態は、半導体デバイスを試験する半導体試験装置であって、入力クロックに基づいて第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のサイクルのタイミングで前記入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２クロック生成部とを備え、前記シフトクロックに基づいて、前記半導体デバイスの試験に用いるタイミングを設定することを特徴とする半導体試験装置を提供する。
【００１７】
第２の形態の一つの態様においては、前記シフトクロックに基づいて所定の遅延量を有する遅延クロックを生成するタイミング発生器と、半導体デバイスへ入力する試験パターンを発生するパターン発生器と、前記タイミング発生器が生成した前記遅延クロックと前記試験パターンに基づいて、被試験半導体デバイスに適用するように前記試験パターンを整形した整形試験パターンを出力する波形整形器と、前記被試験半導体デバイスを載置し、前記整形試験パターンを前記被試験半導体デバイスに入力するデバイス差込部と、前記整形試験パターンを入力した前記被試験半導体デバイスから出力される出力信号と、前記パターン発生器から出力される前記被試験半導体デバイスから出力されるべき期待値を比較して前記被試験半導体デバイスの良否を判定する比較器とを備えてもよい。
【００１８】
第２の形態の別の態様においては、前記タイミング発生器は、異なる位相のシフトクロックに基づいて、異なる遅延量を有する複数の遅延クロックを生成してもよい。
【００１９】
第２の形態の更に別の態様においては、前記タイミング発生器は、複数の遅延素子を有し複数の前記遅延素子の組み合わせで所定の遅延量を有する遅延クロックを生成する遅延回路と、前記遅延クロックと前記シフトクロックが一致しているか否かに基づいて前記遅延素子の組み合わせを変更する遅延量判定部とを更に有してもよい。
【００２０】
第２の形態の更に別の態様においては、入力信号を遅延させる遅延回路の遅延時間が、所望の遅延時間と等しいか否かを判定する遅延時間判定装置において、入力クロックに基づいて第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のサイクルのタイミングで入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２クロック生成部と、  前記シフトクロックの位相と、前記入力クロックを前記遅延回路により遅延させた遅延クロックの位相とを比較して得られる比較信号を出力する位相比較部と、前記比較信号に基づいて、前記遅延回路の前記遅延時間が、前記所望の遅延時間と等しいか否かを判定する遅延量判定部と
を備えてもよい。
【００２１】
本発明の第３の形態は、入力信号を可視化するオシロスコープであって、入力クロックに基づいて第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のサイクルのタイミングで入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２クロック生成部と、前記シフトクロックのタイミングで前記入力信号をアナログ・ディジタル変換するＡ／Ｄ変換部と、前記入力信号が入力されたタイミングと前記シフトクロックが出力されたタイミングの遅延時間を測定する時間補間器と、前記Ａ／Ｄ変換部が生成したデータと前記遅延時間に基づいて前記入力信号を表示装置に表示するデータを生成する処理装置と、前記処理装置が生成したデータに基づいて前記入力信号を表示する前記表示装置とを備えることを特徴とするオシロスコープを提供する。
【００２２】
本発明の第４の形態は、半導体デバイスを試験する半導体試験部を有する半導体デバイスであって、入力クロックに基づいて第１クロックを生成する第１クロック生成部と、前記第１クロックの所定のサイクルのタイミングで入力クロックの位相に対して、前記第１クロックの周期の整数倍の時間、位相がずれているシフトクロックを生成する第２クロック生成部と、前記シフトクロックに基づいて被試験デバイスの試験に用いるタイミングを設定する半導体試験部と、前記半導体試験部に試験されるべき被試験デバイスとを備えることを特徴とする半導体デバイスを提供する。
【００２３】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２４】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２５】
図２は、半導体試験装置の１つの実施形態を示すブロック図である。半導体試験装置は、パターン発生器２０、遅延信号生成装置２２、デバイス差込部２８及び比較器３２を備える。遅延信号生成装置２２は、波形整形器２４及びタイミング発生器２６を有する。
【００２６】
被試験デバイス３０が、デバイス差込部２８に差し込まれる。パターン発生器２０は、被試験デバイス３０に入力する試験パターンであるパターンデータ及び、被試験デバイス３０がパターンデータを入力して出力すべき期待値データを生成する。パターン発生器２０は、パターンデータを波形整形器２４に出力し、期待値データを比較器３２に出力する。また、パターン発生器２０は、被試験デバイス３０の動作特性に応じた所定の遅延量を有する遅延クロックの生成を指定するタイミングセット信号をタイミング発生器２８に出力する。
【００２７】
タイミング発生器２６は、タイミングセット信号で指定される遅延量を有する遅延クロックを生成して波形整形器２４に出力する。タイミング発生器２６は、遅延クロックを基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックに基づいて生成する。また、タイミング発生器２６は、被試験デバイス３０から供給される出力値とパターン発生器２０から供給される期待値データを比較するタイミングを指定する比較タイミング信号を比較器３２に出力する。
【００２８】
波形整形器２４は、タイミング発生器２６から供給される遅延クロックに基づいて、パターンデータを整形し、被試験デバイス３０の動作特性に応じた整形パターンデータをデバイス差込部２８に出力する。被試験デバイス３０は、整形パターンデータに対する出力値をデバイス差込部２８を介して比較器３２に出力する。比較器３２は、出力値とパターン発生器２０から供給される期待値データを、タイミング発生器２６から供給される比較タイミング信号のタイミングで比較して被試験デバイス３０の良否を判定する。
【００２９】
図３は、半導体デバイスを試験する半導体試験部を有する半導体デバイスを示す。半導体デバイスは、半導体試験部５６及び被試験部５８を備える。
【００３０】
半導体試験部５６は、パターン発生器２０、遅延信号生成装置２２、比較器３２を備える。遅延信号生成装置２２は、波形整形器２４及びタイミング発生器２６を有する。
【００３１】
パターン発生器２０は、被試験部５８に入力する試験パターンであるパターンデータ及び、被試験部５８がパターンデータを入力して出力すべき期待値データを生成する。パターン発生器２０は、パターンデータを波形整形器２４に出力し、期待値データを比較器３２に出力する。また、パターン発生器２０は、被試験部５８の動作特性に応じた所定の遅延量を有する遅延クロックの生成を指定するタイミングセット信号をタイミング発生器２８に出力する。
【００３２】
タイミング発生器２６は、タイミングセット信号で指定される遅延量を有する遅延クロックを生成して波形整形器２４に出力する。タイミング発生器２６は、遅延クロックを基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックに基づいて生成する。また、タイミング発生器２６は、被試験部５８から供給される出力値とパターン発生器２０から供給される期待値データを比較するタイミングを指定する比較タイミング信号を比較器３２に出力する。
【００３３】
波形整形器２４は、タイミング発生器２６から供給される遅延クロックに基づいて、パターンデータを整形し、被試験部５８の動作特性に応じた整形パターンデータを被試験部５８に出力する。被試験部５８は、整形パターンデータに対する出力値を比較器３２に出力する。比較器３２は、出力値とパターン発生器２０から供給される期待値データを、タイミング発生器２６から供給される比較タイミング信号のタイミングで比較して被試験部５８の良否を判定する。
【００３４】
図４は、タイミング発生器２６のブロック図を示す。タイミング発生器２６は、基準クロック発生器４０及び遅延クロック発生部（３９ａ〜３９ｎ）を備える。遅延クロック発生部（３９ａ〜３９ｎ）は、パターンデータを入力する被試験デバイス３０の入力ピン数（ｎピン）だけ設けられることが好ましい。遅延クロック発生部３９（３９ａ〜３９ｎ）は、可変遅延回路３５及び遅延時間判定装置３８を有する。可変遅延回路３５は、複数の遅延素子を有し、複数の遅延素子の組み合わせで所定の遅延量を有する遅延クロックを生成する。遅延時間判定装置３８は、遅延量判定部３６、位相比較部３４及び移相器１０を有する。
【００３５】
遅延量判定部３６は、パターン発生器２０から供給されるタイミングセット信号に基づいて、基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックを生成することを指定するシフトクロック設定データを移相器１０に出力する。また、遅延量判定部３６は、遅延量を生成する遅延素子の組み合わせを設定する遅延経路データを可変遅延回路３５に出力する。
【００３６】
基準クロック発生器４０は、基準クロックを可変遅延回路３５及び移相器１０に出力する。可変遅延回路３５は、遅延量判定部３６から供給される遅延経路データに基づいて基準クロックを遅延して遅延クロックを生成する。
【００３７】
移相器１０は、遅延量判定部３６から供給されるシフトクロック設定データに基づいて、基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックを生成する。
【００３８】
位相比較部３４は、遅延クロックとシフトクロックの位相を比較して比較結果を遅延量判定部３６に出力する。遅延量判定部３６は、位相比較部３４から供給される比較結果に基づいて、遅延クロックの位相とシフトクロックの位相が一致しているか否かの判定をする。遅延クロックの位相とシフトクロックの位相が一致していない場合、遅延量判定部３６は、遅延素子の組み合わせを変更する遅延経路データを可変遅延回路３５に出力する。遅延時間判定装置３８は、遅延クロックの位相とシフトクロックの位相が一致するまで、遅延経路データを変更する。従って、可変遅延回路３５は、所定の遅延量を有する遅延クロックを波形整形器２４及び比較器３２に出力する。
【００３９】
図５は、タイミング発生器２６のブロック図を示す。タイミング発生器２６は、基準クロック発生器４０及び遅延クロック発生部（３９ａ〜３９ｎ）を備える。遅延クロック発生部（３９ａ〜３９ｎ）は、パターンデータを入力する被試験デバイス３０の入力ピン数（ｎピン）だけ設けられることが好ましい。遅延クロック発生部（３９ａ〜３９ｎ）は、移相器（１０ａ〜１０ｎ）及びセレクタ１１を有する。
【００４０】
基準クロック発生器４０は、基準クロックを移相器（１０ａ〜１０ｎ）に出力する。移相器１０ａは、基準クロック発生器４０から供給される基準クロックの位相に対して、第１の遅延量だけ位相のずれた第１シフトクロックを生成する。移相器１０ｂは、基準クロックの位相に対して、第２の遅延量だけ位相のずれた第２シフトクロックを生成する。移相器（１０ａ〜１０ｎ）は、被試験デバイス３０の試験に必要な遅延量の種類だけ設けられることが好ましく、移相器（１０ａ〜１０ｎ）は、試験に必要な遅延量だけ位相のずれたシフトクロックをそれぞれ生成することが好ましい。例えば、被試験デバイス３０の試験に、２．５ｎｓ、２．８ｎｓ、３．７ｎｓの３種類の遅延量を有する遅延クロックが必要な場合、３つの移相器１０ａ、１０ｂ及び１０ｃを設けることが好ましく、２．５ｎｓ、２．８ｎｓ、３．７ｎｓだけ位相のずれたシフトクロックを生成することが好ましい。
【００４１】
セレクタ１１は、パターン発生器２０から供給されるタイミングセット信号に基づいて、基準クロックの位相に対して所定の遅延量だけ位相のずれたシフトクロックを選択して波形整形器２４及び比較器３２に出力する。
【００４２】
図６は、オシロスコープのブロック図を示す。オシロスコープは、アナログフロントエンド４２、Ａ／Ｄ変換器４４、記憶部４６、処理部４８、表示装置５０、時間補間器５２及び移相器１０を備える。
【００４３】
移相器１０は、基準クロックの位相に対して所定量位相のずれたシフトクロックをＡ／Ｄ変換器４４及び時間補間器５２に出力する。アナログフロントエンド４２は、アナログ信号を入力してトリガ信号を時間補間器５２に出力し、入力信号をＡ／Ｄ変換器４４に出力する。Ａ／Ｄ変換器４４は、入力したアナログ信号を移相器１０から供給されるシフトクロックのタイミングでディジタル信号に変換して記憶部４６に出力する。記憶部４６は、Ａ／Ｄ変換器４４から供給されるディジタル信号を格納する。
【００４４】
時間補間器５２は、アナログフロントエンド４２から供給されるトリガ信号及び移相器１０から供給されるシフトクロックの位相差を測定して処理部４８に出力する。
【００４５】
処理部４８は、記憶部４６に格納されたデータ及び時間補間器５２から供給される位相差データに基づいて、アナログ信号を表示装置５０に表示するための処理をして表示データを表示装置５０に出力する。表示装置５０は、処理部４８から供給される表示データに基づいてアナログ信号を表示する。
【００４６】
図７は、移相器１０のブロック図を示す。移相器１０は、第１クロック生成部６６ａ及び第２クロック生成部６６ｂを備える。第１クロック生成部６６ａは、第１分周器６０ａ、第３分周器６０ｂ、第１位相比較器６２ａ及び第１電圧制御発振器６４ａを有する。第２クロック生成部６６ｂは、第２分周器６０ｃ、第４分周器６０ｄ、第２位相比較器６２ｂ及び第２電圧制御発振器６４ｂを有する。
【００４７】
第１分周器６０ａ、第３分周器６０ｂ、第２分周器６０ｃ及び第４分周器６０ｄは、それぞれ入力したクロックのパルス数をカウントするカウンタを有することが好ましい。カウンタは、クロックのパルス数を所定の回数カウントするとカウント値を初期値に戻すカウンタであってよい。例えば、１／Ｎ（Ｎは自然数）に分周する分周器の場合、入力したクロックのパルスを初期値“０”からカウントして、カウント値が（Ｎ−１）になったときにカウント値を初期値“０”に戻すカウンタであってよい。
【００４８】
また、第１分周器６０ａ、第３分周器６０ｂ、第２分周器６０ｃ及び６０ｄは、カウント値が所定のカウント値である設定値になったときに１パルス出力する。例えば、１／Ｎ（Ｎは自然数）に分周する分周器において、設定値が５の場合、分周器は、入力したクロックのパルス数を初期値“０”からカウントして、カウント値が５になったときに１パルス出力する。そして、Ｎ回パルスをカウントすると、カウント値を初期に“０”に戻す。１／Ｎ分周器は、この動作を繰り返し行う。また、初期値を設定値としてもよい。
【００４９】
本実施形態において、第１分周器６０ａは、入力したクロックを１／Ｋ（Ｋは自然数）に分周し、設定値は“Ａ”（０≦Ａ≦Ｋ）に設定される。第３分周器６０ｂは、入力したクロックを１／（Ｋ＋１）に分周し、設定値は“Ａ”に設定される。第２分周器６０ｃは、入力したクロックを１／Ｋに分周し、設定値は“Ｄ”（Ａ≦Ｄ≦Ｋ−１）に設定される。第４分周器６０ｄは、入力したクロックを１／（Ｋ＋１）に分周し、設定値は、“Ａ”に設定される。
【００５０】
移相器１０は、基準クロックの位相に対して、所定量位相のずれたシフトクロックを生成する。第３分周器６０ｂは、基準クロックを設定値“Ａ”のタイミングで１／（Ｋ＋１）に分周して入力クロックを生成し、第１位相比較器６２ａに出力する。第１電圧制御発振器６４ａは、第１位相比較器６２ａから供給される第１入力電圧に基づいて、基準クロックの周期に、基準クロックの位相に対するシフトクロックの位相の最小のずれ量である所定の時間を加えた周期の第１クロックを生成する。第１分周器６０ａは、第１クロックを設定値“Ａ”のタイミングで１／Ｋに分周する。
【００５１】
第１位相比較器６２ａは、第３分周器６０ｂから供給される入力クロックの位相と、第１分周器６０ａから供給されるクロックの位相とを比較して第１入力電圧を第１電圧制御発振器６４ａに出力する。第１位相比較器６２ａは、第３分周器６０ｂから出力される入力クロックの位相と第１分周器６０ａから出力されるクロックの位相が一致するように第１入力電圧を生成する。従って、第１電圧制御発振器６４ａは、第３分周器６０ｂが出力する入力クロックのＫ倍の周波数の第１クロックを第１分周器６０ａに出力する。
【００５２】
第２分周器６０ｃは、第１電圧制御発振器６４ａから供給される第１クロックを、第１分周器６０ａが第１クロックを分周するタイミングと異なる設定値“Ｄ”のタイミングで１／Ｋに分周する。第２電圧制御発振器６４ｂは、第２位相比較器６２ｂから供給される第２入力電圧に基づいて基準クロックの位相に対して、所定の時間の整数倍の時間、位相がずれているシフトクロックを生成する。
【００５３】
第４分周器６０ｄは、シフトクロックを設定値“Ａ”のタイミングで１／（Ｋ＋１）に分周する。第２位相比較器６２ｂは、第２分周器６０ｃから供給されるクロックの位相と、第４分周器６０ｄから供給されるクロックの位相とを比較して第２入力電圧を出力する。従って、第２分周器６０ｃから出力されるクロックの位相と、第４分周器６０ｄから出力されるクロックの位相が一致する。第４分周器６０ｄは、第２電圧制御発振器６４ｂから出力されるシフトクロックを１／（Ｋ＋１）分周するので、第２電圧制御発振器６４ｂは、基準クロックと同じ周期で、位相が所定の時間の整数倍ずれたシフトクロックを出力する。
【００５４】
例えば、基準クロックの周期がＴｎｓの場合、第３分周器６０ｂは、周期Ｔ・（Ｋ＋１）ｎｓの入力クロックを第１位相比較器６２ａに出力する。第１分周器６０ａから出力されるクロックの周期と、入力クロックの周期は等しくなるので、第１分周器６０ａは、周期Ｔ・（Ｋ＋１）ｎｓのクロックを第１位相比較器６２ａに出力する。従って、第１電圧制御発振器６４ａは、（Ｔ＋Ｔ／Ｋ）ｎｓの周期の第１クロックを出力する。
【００５５】
第２分周器６０ｃは、第１クロックを１／Ｋに分周するので、Ｔ・（Ｋ＋１）ｎｓの周期のクロックを出力する。また、分周タイミングを設定する設定値が第１分周器６０ａと異なるので、第２分周器６０ｃは、第１クロックの位相に対して、
【００５６】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけ位相のずれたクロックを出力する。例えば、設定値の差が５の場合、第２分周器６０ｃは、第１クロックの位相に対して、（Ｔ／Ｋ）・５ｎｓだけ位相のずれたクロックを出力する。
【００５７】
第４分周器６０ｄから出力されるクロックの周期と、第２分周器６０ｃから出力されるクロックの周期は等しくなるので、第４分周器６０ｄは、Ｔ・（Ｋ＋１）ｎｓの周期のクロックを出力する。また、位相も第２分周器６０ｃから出力されるクロックと等しくなるので、第４分周器６０ｄは、第１クロックの位相に対して、
【００５８】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけ位相のずれたクロックを出力する。従って、第２電圧制御発振器６４ｂは、周期が基準クロックの周期に等しいＴｎｓであり、位相が基準クロックの位相に対して
【００５９】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけずれたシフトクロックを出力する。
【００６０】
また、他の実施形態において第３分周器６０ｂ及び第４分周器６０ｄは設けられなくてもよい。第１位相比較器６２ａに入力される入力クロックの周期がＴであり、第１分周器６０ａが入力したクロックを設定値“Ａ”のタイミングで１／Ｋ（Ｋは自然数）に分周し、第２分周器６０ｃが入力したクロックを設定値“Ｄ”のタイミングで１／Ｋに分周する場合を例に説明する。
【００６１】
例えば、入力クロックの周期がＴｎｓの場合、第１分周器６０ａから出力されるクロックの周期と、入力クロックの周期は等しくなるので、第１分周器６０ａは周期Ｔのクロックを出力する。従って、第１電圧制御発振器６４ａは、Ｔ／Ｋｎｓの周期の第１クロックを出力する。
【００６２】
第２分周器６０ｃは、第１クロックを１／Ｋに分周するので、Ｔｎｓの周期のクロックを出力する。また、分周タイミングを設定する設定値が第１分周器６０ａと異なるので、第２分周器６０ｃは、第１クロックの位相に対して、
【００６３】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけ位相のずれたクロックを出力する。例えば、設定値の差が５の場合、第２分周器６０ｃは、第１クロックの位相に対して、（Ｔ／Ｋ）・５ｎｓだけ位相のずれたクロックを出力する。
【００６４】
第２位相比較器６２ｂは、第２分周器６０ｃから出力されるクロックと第２電圧制御発振器６４ｂから出力されるシフトクロックが等しくなるように第２入力電圧を第２電圧制御発振器６４ｂに出力する。従って、第２電圧制御発振器６４ｂは、入力クロックの位相に対して、
【００６５】
（Ｔ／Ｋ）×設定値の差（｜Ａ−Ｄ｜）
だけ位相のずれたシフトクロックを出力する。
【００６６】
図８は、図７を用いて説明した移相器１０の一例として、入力したクロックの分周比を設定するＫを“２５６”、分周タイミングを設定する設定値Ａを“０”及び設定値Ｄを“１”に設定し、基準クロックの周期が４ｎｓの場合のタイミングチャートを示す。
【００６７】
第３分周器６０ｂは、周期４ｎｓの基準クロック（Ａ点）を１／２５７分周して、１０２８ｎｓの周期のクロックを出力する。第１分周器６０ａは、第３分周器６０ｂが出力するクロックと周期及び位相が等しいクロックを出力する（Ｃ点）。第３分周器６０ｂは、第１電圧制御発振器６４ａが出力した第１クロックを１／２５６分周するので、第１電圧制御発振器６４ａは、４．０１５６２５ｎｓの周期の第１クロックを出力する（Ｄ点）。
【００６８】
第２分周器６０ｃは、第１クロックを設定値“１”のタイミングで１／２５６分周するので、第１クロックの位相に対して４．０１５６２５ｎｓ位相のずれた１０２８ｎｓの周期のクロックを出力する（Ｅ点）。第４分周器６０ｄは、第２分周器６０ｃが出力するクロックと周期及び位相が等しいクロックを出力する（Ｆ点）。第４分周器６０ｄは、第２電圧制御発振器６４ｂが出力したクロックを１／２５７分周するので、第２電圧制御発振器６４ｂは、基準クロックの位相に対して０．０１５６２５ｎｓぶん位相のずれたシフトクロックを出力する（Ｇ点）。
【００６９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７０】
【発明の効果】
上記説明から明らかなように、本発明によれば基準クロックの位相に対して所定量位相のずれたシフトクロックを生成することができる。
【図面の簡単な説明】
【図１】従来の移相器１０のブロック図を示す。
【図２】半導体試験装置のブロック図を示す。
【図３】半導体デバイスを試験する半導体試験部を有する半導体デバイスを示す。
【図４】タイミング発生器２６のブロック図を示す。
【図５】タイミング発生器２６のブロック図を示す。
【図６】オシロスコープのブロック図を示す。
【図７】移相器１０のブロック図を示す。
【図８】図７に示される移相器１０のタイミングチャートを示す。
【符号の説明】
１０・・・移相器、１２・・・位相比較器、１４・・・Ｄ／Ａ変換器、１５・・・加算器、１６・・・誤差増幅器、１８・・・電圧制御発振器、２０・・・パターン発生器、２２・・・遅延信号生成装置、２４・・・波形整形器、２６・・・タイミング発生器、２８・・・デバイス差込部、３０・・・被試験デバイス、３２・・・比較器、３４・・・位相比較部、３６・・・遅延量判定部、３８・・・遅延時間判定装置、４０・・・基準クロック発生器、４２・・・アナログフロントエンド、４４・・・Ａ／Ｄ変換器、４６・・・記憶部、４８・・・処理部、５０・・・表示装置、５２・・・時間補間器、５４・・・半導体デバイス、５６・・・半導体試験部、５８・・・被試験部、６０・・・分周器、６２・・・位相比較器、６４・・・電圧制御発振器、６６ａ・・・第１クロック生成部、６６ｂ・・・第２クロック生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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