(57)【特許請求の範囲】
【請求項１】
入力した光信号を電流信号に変換する受光素子を有し該電流信号を出力する受光部と、
第１および第２の入力端子ならびに第１および第２の出力端子を有し第１の入力端子に前記受光部からの電流信号を入力する第１のフルディファレンシャルアンプと、前記受光素子の接合容量と略等しい容量を有し前記第１のフルディファレンシャルアンプの第２の入力端子に一端が接続された付加容量素子と、前記第１のフルディファレンシャルアンプの第１の入力端子と第１の出力端子との間に設けられた第１の容量素子と、前記第１の容量素子に対して並列に設けられた第１のスイッチ素子と、前記第１のフルディファレンシャルアンプの第２の入力端子と第２の出力端子との間に設けられた第２の容量素子と、前記第２の容量素子に対して並列に設けられた第２のスイッチ素子と、積分動作に先だって前記第１のフルディファレンシャルアンプの第１および第２の出力端子それぞれを基準電位に設定する第１の基準電位設定手段と、を含み、前記受光部から出力された電流信号を入力し積分して前記第１の容量素子に電荷を蓄積し、その蓄積電荷量に応じた積分信号を前記第１のフルディファレンシャルアンプの第１の出力端子から出力し、その蓄積電荷量の符号を反転したものに応じた積分信号を第１のフルディファレンシャルアンプの第２の出力端子から出力する積分回路と、
前記積分回路の前記第１のフルディファレンシャルアンプの第１および第２の出力端子それぞれから出力された積分信号を入力し、両者の差に基づいて前記光信号の強度に応じた信号を出力する差動増幅回路と、
を備えることを特徴とする光検出装置。
【請求項２】
前記受光部は、Ｍ行Ｎ列にアレイ状に配列された受光素子を有し、Ｍ行それぞれについて、Ｎ個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、
前記積分回路は、前記受光部のＭ行それぞれについて設けられ、
前記差動増幅回路は、前記受光部のＭ行それぞれについて設けられた前記積分回路から出力された積分信号を順次に入力して、Ｍ行Ｎ列にアレイ状に配列された受光素子それぞれに入力した前記光信号の強度に応じた信号を順次に出力する、
ことを特徴とする請求項１記載の光検出装置。
【請求項３】
前記積分回路と前記差動増幅回路との間に設けられ、第１および第２の入力端子ならびに第１および第２の出力端子を有し第１および第２の入力端子に前記積分回路の第１および第２の出力端子からの積分信号を入力する第２のフルディファレンシャルアンプと、前記第２のフルディファレンシャルアンプの第１の入力端子と第１の出力端子との間に設けられた第１の容量素子と、前記第１の容量素子に対して並列に設けられた第１のスイッチ素子と、前記第２のフルディファレンシャルアンプの第２の入力端子と第２の出力端子との間に設けられた第２の容量素子と、前記第２の容量素子に対して並列に設けられた第２のスイッチ素子と、を含み、前記積分回路の前記第１のフルディファレンシャルアンプの第１および第２の出力端子それぞれから出力された積分信号の変動分を、前記第２のフルディファレンシャルアンプの第１および第２の出力端子それぞれから出力するＣＤＳ回路を更に備え、
前記差動増幅回路は、前記ＣＤＳ回路の前記第２のフルディファレンシャルアンプの第１および第２の出力端子それぞれから出力された積分信号の変動分を入力し、両者の差に基づいて前記光信号の強度に応じた信号を出力する、
ことを特徴とする請求項１記載の光検出装置。
【請求項４】
前記ＣＤＳ回路は、前記積分信号の変動分を求める動作に先だって前記第２のフルディファレンシャルアンプの第１および第２の出力端子それぞれを基準電位に設定する第２の基準電位設定手段を備えることを特徴とする請求項３記載の光検出装置。
【請求項５】
前記受光部は、Ｍ行Ｎ列にアレイ状に配列された受光素子を有し、Ｍ行それぞれについて、Ｎ個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、
前記積分回路および前記ＣＤＳ回路それぞれは、前記受光部のＭ行それぞれについて設けられ、
前記差動増幅回路は、前記受光部のＭ行それぞれについて設けられた前記ＣＤＳ回路から出力された積分信号の変動分を順次に入力して、Ｍ行Ｎ列にアレイ状に配列された受光素子それぞれに入力した前記光信号の強度に応じた信号を順次に出力する、
ことを特徴とする請求項３記載の光検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、到達した光信号を受光素子で受光して、その光信号の強度を検出する光検出装置に関するものである。
【０００２】
【従来の技術】
光検出装置は、受光素子および積分回路を備え、受光素子により、入力した光信号を電流信号に変換して該電流信号を出力し、積分回路により、その受光素子から出力された電流信号を入力し積分して電圧信号を出力する。そして、この積分回路から出力された積分信号に基づいて光信号の強度が検出される。
【０００３】
従来の光検出装置における積分回路は、通常、２入力１出力のディファレンシャルアンプを備えている。すなわち、ディファレンシャルアンプの第１の入力端子には受光素子が接続され、ディファレンシャルアンプの第２の入力端子は基準電位とされ、ディファレンシャルアンプの第１の入力端子と出力端子との間に容量素子とスイッチ素子とが並列に設けられている。そして、この積分回路は、スイッチ素子を閉じてディファレンシャルアンプの出力を初期化し、その後、スイッチ素子を一定期間だけ開いて受光素子から出力された電流信号を容量素子に電荷として蓄え、その容量素子に蓄えられた電荷に応じた電圧信号を出力する。
【０００４】
また、受光素子が１次元的または２次元的に配置されており、入力した光信号の空間的な強度分布すなわち像を検出（撮像）することができる光検出装置（固体撮像装置）も知られている（例えば、特開平９−２７０９６１号公報や特開平１０−４５２０号公報を参照）。このような光検出装置は、受光素子の各々または受光素子の各列に対応して積分回路を備えており、この積分回路も、上述したような構成となっている。
【０００５】
【発明が解決しようとする課題】
このような光検出装置は、例えば、放射線ＣＴ装置における放射線検出器として用いられる。この場合、光検出装置から出力される信号は極めて優れたＳ／Ｎ比を有することが要求され、ノイズは極限まで小さいことが要求される。しかしながら、従来の光検出装置は、充分なＳ／Ｎ比の信号を出力することができなかった。
【０００６】
本発明は、上記問題点を解消する為になされたものであり、優れたＳ／Ｎ比の信号を出力することができる光検出装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る光検出装置は、(1) 入力した光信号を電流信号に変換する受光素子を有し該電流信号を出力する受光部と、(2) 第１および第２の入力端子ならびに第１および第２の出力端子を有し第１の入力端子に受光部からの電流信号を入力する第１のフルディファレンシャルアンプと、受光素子の接合容量と略等しい容量を有し第１のフルディファレンシャルアンプの第２の入力端子に一端が接続された付加容量素子と、第１のフルディファレンシャルアンプの第１の入力端子と第１の出力端子との間に設けられた第１の容量素子と、第１の容量素子に対して並列に設けられた第１のスイッチ素子と、第１のフルディファレンシャルアンプの第２の入力端子と第２の出力端子との間に設けられた第２の容量素子と、第２の容量素子に対して並列に設けられた第２のスイッチ素子と、積分動作に先だって第１のフルディファレンシャルアンプの第１および第２の出力端子それぞれを基準電位に設定する第１の基準電位設定手段と、を含み、受光部から出力された電流信号を入力し積分して第１の容量素子に電荷を蓄積し、その蓄積電荷量に応じた積分信号を第１のフルディファレンシャルアンプの第１の出力端子から出力し、その蓄積電荷量の符号を反転したものに応じた積分信号を第１のフルディファレンシャルアンプの第２の出力端子から出力する積分回路と、(3) 積分回路の第１のフルディファレンシャルアンプの第１および第２の出力端子それぞれから出力された積分信号を入力し、両者の差に基づいて光信号の強度に応じた信号を出力する差動増幅回路と、を備えることを特徴とする。
【０００８】
この光検出装置によれば、入力した光信号は、受光部の受光素子により電流信号に変換され、その電流信号は、積分回路の第１のフルディファレンシャルアンプの第１の入力端子に入力する。第１および第２のスイッチが開かれていると、入力した電流信号は、第１の容量素子に電荷として蓄積される。第１のフルディファレンシャルアンプの第２の入力端子には、受光素子の接合容量と略等しい容量を有する付加容量素子が接続されているので、第１のフルディファレンシャルアンプの第１の出力端子からは、第１の容量素子に蓄積された電荷に応じた積分信号が出力されるとともに、第１のフルディファレンシャルアンプの第２の出力端子からは、その電荷の符号を反転したものに応じた積分信号が出力される。第１のフルディファレンシャルアンプの第１および第２の出力端子それぞれから出力された積分信号は差動増幅回路に入力し、差動増幅回路からは、両者の差に基づいて光信号の強度に応じた信号が出力される。この差動増幅回路から出力される信号は、ノイズ成分が相殺されて、受光部から出力される電流信号の大きさに応じた信号のみとなり、優れたＳ／Ｎ比を有する。
【０００９】
また、本発明に係る光検出装置では、積分回路は、積分動作に先だって第１のフルディファレンシャルアンプの第１および第２の出力端子それぞれを基準電位に設定する第１の基準電位設定手段を備えることを特徴とする。この場合には、第１のフルディファレンシャルアンプの２つの出力端子それぞれの電位が不定となることがあっても、第１のフルディファレンシャルアンプから出力される積分信号それぞれは安定したものとなる。
【００１０】
また、本発明に係る光検出装置では、受光部は、Ｍ行Ｎ列にアレイ状に配列された受光素子を有し、Ｍ行それぞれについて、Ｎ個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、積分回路は、受光部のＭ行それぞれについて設けられ、差動増幅回路は、受光部のＭ行それぞれについて設けられた積分回路から出力された積分信号を順次に入力して、Ｍ行Ｎ列にアレイ状に配列された受光素子それぞれに入力した光信号の強度に応じた信号を順次に出力する、ことを特徴とする。ここで、Ｍ＝Ｎ＝１である場合は、各構成要素が１つずつ存在する場合である。Ｍ≧２であってＮ＝１である場合は、受光部にＭ個の受光素子が１次元アレイ状に配列されている場合である。Ｍ≧２であってＮ≧２である場合は、受光部にＭ行Ｎ列の受光素子が２次元アレイ状に配列されている場合である。差動増幅回路からは、受光部のＭ行Ｎ列の受光素子それぞれに入力した光信号の強度に応じた信号が順次に出力される。
【００１１】
さらに、本発明に係る光検出装置は、積分回路と差動増幅回路との間にＣＤＳ（correlated double sampling）回路を更に備えることを特徴とする。このＣＤＳ回路は、第１および第２の入力端子ならびに第１および第２の出力端子を有し第１および第２の入力端子に積分回路の第１および第２の出力端子からの積分信号を入力する第２のフルディファレンシャルアンプと、第２のフルディファレンシャルアンプの第１の入力端子と第１の出力端子との間に設けられた第１の容量素子と、第１の容量素子に対して並列に設けられた第１のスイッチ素子と、第２のフルディファレンシャルアンプの第２の入力端子と第２の出力端子との間に設けられた第２の容量素子と、第２の容量素子に対して並列に設けられた第２のスイッチ素子と、を含み、積分回路の第１のフルディファレンシャルアンプの第１および第２の出力端子それぞれから出力された積分信号の変動分を、第２のフルディファレンシャルアンプの第１および第２の出力端子それぞれから出力する。また、差動増幅回路は、ＣＤＳ回路の第２のフルディファレンシャルアンプの第１および第２の出力端子それぞれから出力された積分信号の変動分を入力し、両者の差に基づいて光信号の強度に応じた信号を出力する。この場合にも、差動増幅回路から出力される信号は、ノイズ成分が相殺されて、受光部から出力される電流信号の大きさに応じた信号のみとなり、更に優れたＳ／Ｎ比を有する。
【００１２】
また、本発明に係る光検出装置では、ＣＤＳ回路は、積分信号の変動分を求める動作に先だって第２のフルディファレンシャルアンプの第１および第２の出力端子それぞれを基準電位に設定する第２の基準電位設定手段を備えることを特徴とする。この場合には、第２のフルディファレンシャルアンプの２つの出力端子それぞれの電位が不定となることがあっても、第２のフルディファレンシャルアンプから出力される積分信号の変動分それぞれは安定したものとなる。
【００１３】
また、本発明に係る光検出装置では、受光部は、Ｍ行Ｎ列にアレイ状に配列された受光素子を有し、Ｍ行それぞれについて、Ｎ個の受光素子それぞれからの電流信号を互いに異なるタイミングで順次に出力し、積分回路およびＣＤＳ回路それぞれは、受光部のＭ行それぞれについて設けられ、差動増幅回路は、受光部のＭ行それぞれについて設けられたＣＤＳ回路から出力された積分信号の変動分を順次に入力して、Ｍ行Ｎ列にアレイ状に配列された受光素子それぞれに入力した光信号の強度に応じた信号を順次に出力する、ことを特徴とする。ここで、Ｍ＝Ｎ＝１である場合は、各構成要素が１つずつ存在する場合である。Ｍ≧２であってＮ＝１である場合は、受光部にＭ個の受光素子が１次元アレイ状に配列されている場合である。Ｍ≧２であってＮ≧２である場合は、受光部にＭ行Ｎ列の受光素子が２次元アレイ状に配列されている場合である。差動増幅回路からは、受光部のＭ行Ｎ列の受光素子それぞれに入力した光信号の強度に応じた信号が順次に出力される。
【００１４】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１５】
先ず、本発明を想到するに到った経緯について説明する。従来の光検出装置における主なノイズ発生箇所は積分回路におけるアンプであると考えられることから、本願発明者は、このアンプに起因するノイズを低減すべく種々の対策を行ってきた。その一方で、従来の光検出装置におけるノイズ発生箇所は、アンプだけでなく、そのアンプの出力端子に続く配線経路および後段の回路にもあることを、本願発明者は見出した。すなわち、従来の光検出装置の積分回路は２入力１出力のディファレンシャルアンプを用いており、このディファレンシャルアンプの唯一の出力端子から出力された電圧信号が配線経路を経て後段の回路に到達する間に、その電圧信号にノイズが重畳されてることを本願発明者は見出した。本願発明者は、このような知見に基づいて本発明を想到したものである。
【００１６】
（第１の実施形態）
次に、本発明に係る光検出装置の第１の実施形態について説明する。図１は、第１の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、受光素子であるフォトダイオードＰＤ、積分回路１０、ホールド回路３０、差動増幅回路４０およびタイミング制御回路５０を備えている。なお、この図では、タイミング制御回路５０から出力され積分回路１０およびホールド回路３０それぞれへ入力される制御信号の経路を一部省略してある。
【００１７】
フォトダイオードＰＤは、そのカソード端子が電源電圧Ｖccに接続されている。このフォトダイオードＰＤのアノード端子から出力される電流信号を入力する積分回路１０は、２入力２出力のフルディファレンシャルアンプＡ0 、容量素子Ｃ01およびＣ02、スイッチ素子Ｓ01，Ｓ02，Ｓ11およびＳ12、ならびに、付加容量素子Ｃa を備える。
【００１８】
フルディファレンシャルアンプＡ0 の−入力端子と＋出力端子との間に、容量素子Ｃ01およびスイッチ素子Ｓ01が並列接続されて設けられている。フルディファレンシャルアンプＡ0 の−入力端子は、フォトダイオードＰＤのアノード端子と接続されている。フルディファレンシャルアンプＡ0 の＋出力端子は、スイッチ素子Ｓ11を介して基準電位Ｖref に接続されている。
【００１９】
フルディファレンシャルアンプＡ0 の＋入力端子と−出力端子との間に、容量素子Ｃ02およびスイッチ素子Ｓ02が並列接続されて設けられている。フルディファレンシャルアンプＡ0 の＋入力端子は、付加容量素子Ｃa と接続されている。この付加容量素子Ｃa は、フォトダイオードＰＤの接合容量と略等しい容量を有する。フルディファレンシャルアンプＡ0 の−出力端子は、スイッチ素子Ｓ12を介して基準電位Ｖref に接続されている。
【００２０】
スイッチ素子Ｓ01およびＳ02それぞれは、タイミング制御回路５０から出力されるReset1信号により開閉制御される。また、スイッチ素子Ｓ11およびＳ12それぞれは、タイミング制御回路５０から出力されるReset2信号により開閉制御される。
【００２１】
ホールド回路３０は、スイッチ素子Ｓ81およびＳ82、容量素子Ｃ31およびＣ32、ならびに、バッファアンプＡ21およびＡ22を備える。スイッチ素子Ｓ81は、フルディファレンシャルアンプＡ0 の＋出力端子とバッファアンプＡ21の入力端子との間に設けられている。容量素子Ｃ31は、バッファアンプＡ21の入力端子と接地電位との間に設けられている。スイッチ素子Ｓ82は、フルディファレンシャルアンプＡ0 の−出力端子とバッファアンプＡ22の入力端子との間に設けられている。容量素子Ｃ32は、バッファアンプＡ22の入力端子と接地電位との間に設けられている。スイッチ素子Ｓ81およびＳ82それぞれは、タイミング制御回路５０から出力されるHold信号により開閉制御される。
【００２２】
スイッチ素子Ｓ91は、バッファアンプＡ21の出力端子と差動増幅回路４０の一方の入力端子との間に設けられている。スイッチ素子Ｓ92は、バッファアンプＡ22の出力端子と差動増幅回路４０の他方の入力端子との間に設けられている。スイッチ素子Ｓ91およびＳ92それぞれは、タイミング制御回路５０から出力される Shift信号により開閉制御される。差動増幅回路４０は、スイッチ素子Ｓ91およびＳ92それぞれを介して入力した信号の差を演算して出力する。タイミング制御回路５０は、Reset1信号、Reset2信号、Hold信号および Shift信号それぞれを所定のタイミングで出力して、この光検出装置の動作を制御する。
【００２３】
図２は、第１の実施形態に係る光検出装置の動作を説明するタイミングチャートである。Reset1信号およびReset2信号それぞれは、一定周期のパルス信号であって、互いに同一のタイミングで変化する。本実施形態に係る光検出装置は、図２（ａ）に示すようにReset1信号およびReset2信号それぞれの或るパルス立ち上がり時刻から次のパルス立ち上がり時刻までの期間を１サイクルとして動作し、タイミング制御回路５０から出力される他の制御信号も、この１サイクルを周期として繰り返される。なお、以下では、タイミング制御回路５０から出力される Shift信号は常にハイレベルであるとし、スイッチ素子Ｓ91およびＳ92は常に閉じているとする。
【００２４】
Reset1信号およびReset2信号がハイレベルであると、スイッチ素子Ｓ01，Ｓ02，Ｓ11およびＳ12それぞれは閉じた状態となる。そして、フルディファレンシャルアンプＡ0 の−入力端子と＋出力端子との間が短絡状態となって、容量素子Ｃ01は放電される。フルディファレンシャルアンプＡ0 の＋入力端子と−出力端子との間も短絡状態となって、容量素子Ｃ02も放電される。また、フルディファレンシャルアンプＡ0 の２つの出力端子それぞれは基準電位Ｖref に設定される。
【００２５】
Reset1信号およびReset2信号がローレベルになると、スイッチ素子Ｓ01，Ｓ02，Ｓ11およびＳ12それぞれは開いた状態となる。そして、フォトダイオードＰＤから出力された電流信号は容量素子Ｃ01に電荷として蓄積される。フルディファレンシャルアンプＡ0 の＋出力端子からは、容量素子Ｃ01に蓄積された電荷に応じた電圧信号（積分信号）が出力されるとともに、フルディファレンシャルアンプＡ0 の−出力端子からは、その電荷の符号を反転したものに応じた電圧信号（積分信号）が出力される。
【００２６】
すなわち、フルディファレンシャルアンプＡ0 の＋出力端子から出力される電圧信号ＶA+は、Reset1信号およびReset2信号がハイレベルであるときには基準電位Ｖref であり、Reset1信号およびReset2信号がローレベルであるときには基準電位Ｖref から漸減していく（図２（ｂ））。一方、フルディファレンシャルアンプＡ0 の−出力端子から出力される電圧信号ＶA-は、Reset1信号およびReset2信号がハイレベルであるときには基準電位Ｖref であり、Reset1信号およびReset2信号がローレベルであるときには基準電位Ｖref から漸増していく（図２（ｃ））。電圧信号ＶA+の漸減および電圧信号ＶA-の漸増それぞれの速度は、互いに同一であって、フォトダイオードＰＤから出力される電流信号の大きさに応じたものであり、フォトダイオードＰＤに入力した光信号の強度に応じたものである。これら電圧信号ＶA+およびＶA-それぞれが、積分回路１０から出力される信号となる。
【００２７】
Hold信号は、Reset1信号およびReset2信号のパルス立ち下がり時刻から一定時間経過後に一定時間だけハイレベルとなるパルス信号である（図２（ｄ））。このHold信号がハイレベルである期間に、スイッチ素子Ｓ81およびＳ82それぞれは閉じた状態となり、容量素子Ｃ31は、その時のフルディファレンシャルアンプＡ0 の＋出力端子から出力される電圧信号ＶA+の電圧値で充電され、また、容量素子Ｃ32は、その時のフルディファレンシャルアンプＡ0 の−出力端子から出力される電圧信号ＶA-の電圧値で充電される。その後にHold信号が立ち下がった時点における容量素子Ｃ31の充電電圧値ＶH+および容量素子Ｃ32の充電電圧値ＶH-それぞれが以降も保持される（図２（ｅ），（ｆ））。これら電圧値ＶH+およびＶH-それぞれが、ホールド回路３０から出力される信号となる。
【００２８】
容量素子Ｃ31に保持された電圧値ＶH+は、バッファアンプＡ21およびスイッチ素子Ｓ91を介して差動増幅回路４０に入力し、容量素子Ｃ32に保持された電圧値ＶH-は、バッファアンプＡ22およびスイッチ素子Ｓ92を介して差動増幅回路４０に入力する。そして、差動増幅回路４０は、電圧値ＶH+から電圧値ＶH-を差し引いて、その結果の信号Ｖout を出力する（図２（ｇ））。この信号Ｖout が、本実施形態に係る光検出装置から出力される信号となる。
【００２９】
以上のように本実施形態に係る光検出装置では、積分回路１０に２入力２出力のフルディファレンシャルアンプＡ0 が用いられ、このフルディファレンシャルアンプＡ0 の第１の入力端子にフォトダイオードＰＤが接続され、このフルディファレンシャルアンプＡ0 の第２の入力端子に、フォトダイオードＰＤの接合容量と略等しい容量を有する付加容量素子Ｃa が接続されている。フルディファレンシャルアンプＡ0 の各出力端子それぞれから出力される電圧信号ＶA+，ＶA-は、フォトダイオードＰＤから出力される電流信号の大きさに応じて、一方が漸増し他方が漸減するものであって、その増減の絶対値が互いに同程度である。また、フルディファレンシャルアンプＡ0 の各出力端子それぞれから出力される電圧信号ＶA+，ＶA-に重畳されるノイズは互いに同程度である。さらに、フルディファレンシャルアンプＡ0 の各出力端子それぞれから差動増幅回路４０に到る経路上で重畳されるノイズも互いに同程度である。したがって、差動増幅回路４０から出力される信号Ｖout は、フルディファレンシャルアンプＡ0 で重畳されたノイズが相殺され、差動増幅回路４０に到るまでの経路上で重畳されたノイズも相殺されて、フォトダイオードＰＤから出力される電流信号の大きさに応じた信号のみとなり、優れたＳ／Ｎ比を有する。
【００３０】
また、本実施形態に係る光検出装置では、フルディファレンシャルアンプＡ0 の２つの出力端子それぞれの電位が不定となることがあっても、積分回路１０における積分動作に先だってスイッチ素子Ｓ11，Ｓ12が一旦閉じられてフルディファレンシャルアンプＡ0 の２つの出力端子それぞれが基準電位に設定されるので、フルディファレンシャルアンプＡ0 から出力される電圧信号ＶA+，ＶA-それぞれは安定したものとなる。
【００３１】
（第２の実施形態）
次に、本発明に係る光検出装置の第２の実施形態について説明する。図３は、第２の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、受光素子であるフォトダイオードＰＤ、積分回路１０、ＣＤＳ（correlated double sampling）回路２０、ホールド回路３０、差動増幅回路４０およびタイミング制御回路５１を備えている。なお、この図でも、タイミング制御回路５１から出力され積分回路１０、ＣＤＳ回路２０およびホールド回路３０それぞれへ入力される制御信号の経路を一部省略してある。
【００３２】
本実施形態に係る光検出装置は、第１の実施形態に係る光検出装置と比べると、積分回路１０とホールド回路３０との間にＣＤＳ回路２０が設けられている点、および、タイミング制御回路５０に替えてタイミング制御回路５１が設けられている点で異なる。積分回路１０、ホールド回路３０および差動増幅回路４０それぞれは、第１の実施形態におけるものと同様のものである。ＣＤＳ回路２０は、２入力２出力のフルディファレンシャルアンプＡ1 、容量素子Ｃ11，Ｃ12，Ｃ21およびＣ22、ならびに、スイッチ素子Ｓ21，Ｓ22，Ｓ31，Ｓ32，Ｓ41，Ｓ42，Ｓ51，Ｓ52，Ｓ61，Ｓ62，Ｓ71およびＳ72を備える。
【００３３】
積分回路１０のフルディファレンシャルアンプＡ0 の＋出力端子とＣＤＳ回路２０のフルディファレンシャルアンプＡ1 の−入力端子との間に、スイッチ素子Ｓ21、容量素子Ｃ11およびスイッチ素子Ｓ51が順に縦続接続されて設けられている。スイッチ素子Ｓ31は、スイッチ素子Ｓ21および容量素子Ｃ11の間の接続点と接地電位との間に設けられている。スイッチ素子Ｓ41は、容量素子Ｃ11およびスイッチ素子Ｓ51の間の接続点と接地電位との間に設けられている。フルディファレンシャルアンプＡ1 の−入力端子と＋出力端子との間に、容量素子Ｃ21およびスイッチ素子Ｓ61が並列接続されて設けられている。フルディファレンシャルアンプＡ1 の＋出力端子は、スイッチ素子Ｓ71を介して基準電位Ｖref に接続されている。
【００３４】
積分回路１０のフルディファレンシャルアンプＡ0 の−出力端子とＣＤＳ回路２０のフルディファレンシャルアンプＡ1 の＋入力端子との間に、スイッチ素子Ｓ22、容量素子Ｃ12およびスイッチ素子Ｓ52が順に縦続接続されて設けられている。スイッチ素子Ｓ32は、スイッチ素子Ｓ22および容量素子Ｃ12の間の接続点と接地電位との間に設けられている。スイッチ素子Ｓ42は、容量素子Ｃ12およびスイッチ素子Ｓ52の間の接続点と接地電位との間に設けられている。フルディファレンシャルアンプＡ1 の＋入力端子と−出力端子との間に、容量素子Ｃ22およびスイッチ素子Ｓ62が並列接続されて設けられている。フルディファレンシャルアンプＡ1 の−出力端子は、スイッチ素子Ｓ72を介して基準電位Ｖref に接続されている。
【００３５】
スイッチ素子Ｓ21およびＳ22それぞれは、タイミング制御回路５１から出力される Sample1信号により開閉制御される。スイッチ素子Ｓ31およびＳ32それぞれは、タイミング制御回路５１から出力されるClamp1信号により開閉制御される。スイッチ素子Ｓ41およびＳ42それぞれは、タイミング制御回路５１から出力されるClamp2信号により開閉制御される。スイッチ素子Ｓ51およびＳ52それぞれは、タイミング制御回路５１から出力される Sample2信号により開閉制御される。スイッチ素子Ｓ61およびＳ62それぞれは、タイミング制御回路５１から出力されるReset3信号により開閉制御される。また、スイッチ素子Ｓ71およびＳ72それぞれは、タイミング制御回路５１から出力されるReset4信号により開閉制御される。
【００３６】
タイミング制御回路５１は、Reset1信号、Reset2信号、 Sample1信号、Clamp1信号、Clamp2信号、Sample2信号、Reset3信号、Reset4信号、Hold信号および Shift信号それぞれを所定のタイミングで出力して、この光検出装置の動作を制御する。
【００３７】
図４は、第２の実施形態に係る光検出装置の動作を説明するタイミングチャートである。Reset1信号およびReset2信号それぞれは、一定周期のパルス信号であって、互いに同一のタイミングで変化する。本実施形態に係る光検出装置は、図４（ａ）に示すようにReset1信号およびReset2信号それぞれの或るパルス立ち上がり時刻から次のパルス立ち上がり時刻までの期間を１サイクルとして動作し、タイミング制御回路５１から出力される他の制御信号も、この１サイクルを周期として繰り返される。なお、以下では、タイミング制御回路５１から出力される Shift信号は常にハイレベルであるとし、スイッチ素子Ｓ91およびＳ92は常に閉じているとする。
【００３８】
Reset1信号およびReset2信号がハイレベルであると、スイッチ素子Ｓ01，Ｓ02，Ｓ11およびＳ12それぞれは閉じた状態となる。そして、フルディファレンシャルアンプＡ0 の−入力端子と＋出力端子との間が短絡状態となって、容量素子Ｃ01は放電される。フルディファレンシャルアンプＡ0 の＋入力端子と−出力端子との間も短絡状態となって、容量素子Ｃ02も放電される。また、フルディファレンシャルアンプＡ0 の２つの出力端子それぞれは基準電位Ｖref に設定される。
【００３９】
Clamp1信号およびClamp2信号は、Reset1信号およびReset2信号と同一タイミングで変化するパルス信号である（図４（ａ））。Clamp1信号およびClamp2信号がハイレベルであると、スイッチ素子Ｓ31，Ｓ32，Ｓ41およびＳ42それぞれは閉じた状態となり、容量素子Ｃ11およびＣ12は放電される。
【００４０】
Reset3信号およびReset4信号は、Reset1信号およびReset2信号と同一タイミングで立ち上がり、Reset1信号およびReset2信号の立ち下がり時刻から一定時間経過後に立ち下がるパルス信号である（図４（ｂ））。Reset3信号およびReset4信号がハイレベルであると、スイッチ素子Ｓ61，Ｓ62，Ｓ71およびＳ72それぞれは閉じた状態となる。そして、フルディファレンシャルアンプＡ1 の−入力端子と＋出力端子との間が短絡状態となって、容量素子Ｃ21は放電される。フルディファレンシャルアンプＡ1 の＋入力端子と−出力端子との間も短絡状態となって、容量素子Ｃ22も放電される。また、フルディファレンシャルアンプＡ1 の２つの出力端子それぞれは基準電位Ｖref に設定される。
【００４１】
Sample1信号および Sample2信号は、Reset3信号およびReset4信号を反転したパルス信号である（図４（ｃ））。すなわち、Reset3信号およびReset4信号がハイレベルであるときに、 Sample1信号および Sample2信号はローレベルであり、スイッチ素子Ｓ21，Ｓ22，Ｓ51およびＳ52それぞれは開いた状態となる。
【００４２】
Reset1信号およびReset2信号がローレベルになると、スイッチ素子Ｓ01，Ｓ02，Ｓ11およびＳ12それぞれは開いた状態となる。そして、フォトダイオードＰＤから出力された電流信号は容量素子Ｃ01に電荷として蓄積される。フルディファレンシャルアンプＡ0 の＋出力端子からは、容量素子Ｃ01に蓄積された電荷に応じた電圧信号（積分信号）が出力されるとともに、フルディファレンシャルアンプＡ0 の−出力端子からは、その電荷の符号を反転したものに応じた電圧信号（積分信号）が出力される。
【００４３】
すなわち、フルディファレンシャルアンプＡ0 の＋出力端子から出力される電圧信号ＶA+は、Reset1信号およびReset2信号がハイレベルであるときには基準電位Ｖref であり、Reset1信号およびReset2信号がローレベルであるときには基準電位Ｖref から漸減していく（図４（ｄ））。一方、フルディファレンシャルアンプＡ0 の−出力端子から出力される電圧信号ＶA-は、Reset1信号およびReset2信号がハイレベルであるときには基準電位Ｖref であり、Reset1信号およびReset2信号がローレベルであるときには基準電位Ｖref から漸増していく（図４（ｅ））。電圧信号ＶA+の漸減および電圧信号ＶA-の漸増それぞれの速度は、互いに同一であって、フォトダイオードＰＤから出力される電流信号の大きさに応じたものであり、フォトダイオードＰＤに入力した光信号の強度に応じたものである。これら電圧信号ＶA+およびＶA-それぞれが、積分回路１０から出力される信号となる。
【００４４】
Reset1信号およびReset2信号がローレベルになると同時に、Clamp1信号およびClamp2信号もローレベルとなり、スイッチ素子Ｓ31，Ｓ32，Ｓ41およびＳ42それぞれは開いた状態となる。Reset1信号およびReset2信号の立ち下がり時刻から一定時間経過後に、Reset3信号およびReset4信号はローレベルとなって、スイッチ素子Ｓ61，Ｓ62，Ｓ71およびＳ72それぞれは開いた状態となり、また、 Sample1信号および Sample2信号はハイレベルとなって、スイッチ素子Ｓ21，Ｓ22，Ｓ51およびＳ52それぞれは閉じた状態となる。
【００４５】
この時点以降、積分回路１０のフルディファレンシャルアンプＡ0 の２つの出力端子から出力された電圧信号ＶA+，ＶA-それぞれは、ＣＤＳ回路２０の容量素子Ｃ11，Ｃ12を介して、フルディファレンシャルアンプＡ1 の入力端子に入力する。すなわち、ＣＤＳ回路２０は、この時点以降における積分回路１０のフルディファレンシャルアンプＡ0 から出力される電圧信号ＶA+，ＶA-の変動分を、ＶC+，ＶC-としてフルディファレンシャルアンプＡ1 の２つの出力端子から出力する（図４（ｆ），（ｇ））。
【００４６】
Hold信号は、 Sample1信号および Sample2信号のパルス立ち上がり時刻から一定時間経過後に一定時間だけハイレベルとなるパルス信号である（図４（ｈ））。このHold信号がハイレベルである期間に、スイッチ素子Ｓ81およびＳ82それぞれは閉じた状態となり、容量素子Ｃ31は、その時のフルディファレンシャルアンプＡ1 の＋出力端子から出力される電圧信号ＶC+の電圧値で充電され、また、容量素子Ｃ32は、その時のフルディファレンシャルアンプＡ1 の−出力端子から出力される電圧信号ＶC-の電圧値で充電される。その後にHold信号が立ち下がった時点における容量素子Ｃ31の充電電圧値ＶH+および容量素子Ｃ32の充電電圧値ＶH-それぞれが以降も保持される（図４（ｉ），（ｊ））。これら電圧値ＶH+およびＶH-それぞれが、ホールド回路３０から出力される信号となる。
【００４７】
容量素子Ｃ31に保持された電圧値ＶH+は、バッファアンプＡ21およびスイッチ素子Ｓ91を介して差動増幅回路４０に入力し、容量素子Ｃ32に保持された電圧値ＶH-は、バッファアンプＡ22およびスイッチ素子Ｓ92を介して差動増幅回路４０に入力する。そして、差動増幅回路４０は、電圧値ＶH+から電圧値ＶH-を差し引いて、その結果の信号Ｖout を出力する（図４（ｋ））。この信号Ｖout が、本実施形態に係る光検出装置から出力される信号となる。
【００４８】
本実施形態に係る光検出装置では、第１の実施形態に係る光検出装置が奏する効果に加えて以下のような効果をも奏する。すなわち、ＣＤＳ回路２０に２入力２出力のフルディファレンシャルアンプＡ1 が用いられ、このフルディファレンシャルアンプＡ1 の各入力端子に、容量素子Ｃ11，Ｃ12を介して積分回路１０のフルディファレンシャルアンプＡ0 の各出力端子が接続されている。ＣＤＳ回路２０のフルディファレンシャルアンプＡ1 の各出力端子それぞれから出力される電圧信号ＶC+，ＶC-は、積分回路１０のフルディファレンシャルアンプＡ0 の各出力端子から出力される電圧信号ＶA+，ＶA-の変動に応じて、一方が漸増し他方が漸減するものであって、その増減の絶対値が互いに同程度である。また、フルディファレンシャルアンプＡ1 の各出力端子それぞれから出力される電圧信号ＶC+，ＶC-に重畳されるノイズは互いに同程度である。さらに、フルディファレンシャルアンプＡ1 の各出力端子それぞれから差動増幅回路４０に到る経路上で重畳されるノイズも互いに同程度である。したがって、差動増幅回路４０から出力される信号Ｖout は、フルディファレンシャルアンプＡ1 で重畳されたノイズが相殺され、差動増幅回路４０に到るまでの経路上で重畳されたノイズも相殺されて、フォトダイオードＰＤから出力される電流信号の大きさに応じた信号のみとなり、優れたＳ／Ｎ比を有する。
【００４９】
また、本実施形態に係る光検出装置では、フルディファレンシャルアンプＡ1 の２つの出力端子それぞれの電位が不定となることがあっても、ＣＤＳ回路２０における動作に先だってスイッチ素子Ｓ71，Ｓ72が一旦閉じられてフルディファレンシャルアンプＡ1 の２つの出力端子それぞれが基準電位に設定されるので、フルディファレンシャルアンプＡ1 から出力される電圧信号ＶC+，ＶC-それぞれは安定したものとなる。
【００５０】
（第３の実施形態）
次に、本発明に係る光検出装置の第３の実施形態について説明する。図５は、第３の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、Ｍ個のフォトダイオードＰＤが１次元アレイ状に配列された受光部を有するものである。この図に示す各ユニット１００1 〜１００M それぞれは、互いに同一の構成であって、第２の実施形態で説明したものと同様のフォトダイオードＰＤ、積分回路１０、ＣＤＳ回路２０、ホールド回路３０ならびにスイッチ素子Ｓ91およびＳ92を備える。各ユニット１００1 〜１００M それぞれの２出力は、共通の差動増幅回路４０に接続されている。なお、この図でも、タイミング制御回路５２から出力され各ユニット１００1 〜１００M それぞれへ入力される制御信号の経路を省略してある。
【００５１】
タイミング制御回路５２は、第２の実施形態で説明したタイミング制御回路５１と略同様のものであり、Ｍ個のユニット１００1 〜１００M それぞれの積分回路１０に対して同時にReset1信号およびReset2信号を出力し、Ｍ個のユニット１００1 〜１００M それぞれのＣＤＳ回路２０に対して同時にReset3信号、Reset4信号、Sample1信号、Sample2信号、 Clamp1信号および Clamp2信号を出力し、また、Ｍ個のユニット１００1 〜１００M それぞれのホールド回路３０に対して同時にHold信号を出力する。
【００５２】
ただし、タイミング制御回路５２は、Ｍ個のユニット１００1 〜１００M それぞれのスイッチ素子Ｓ91およびＳ92に対して、Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に順次に互いに異なるタイミングでハイレベルとなる Shift信号を出力する。
【００５３】
したがって、Ｍ個のユニット１００1 〜１００M それぞれにおいて、積分回路１０は互いに同一のタイミングで動作し、ＣＤＳ回路２０も互いに同一のタイミングで動作し、また、ホールド回路３０も互いに同一のタイミングで動作する。これらの動作は、第２の実施形態で説明したものと同様である（図４（ａ）〜（ｊ））。
【００５４】
Ｍ個のユニット１００1 〜１００M それぞれのスイッチ素子Ｓ91およびＳ92は、Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に、 Shift信号の指示に基づいて順次に閉じて、各ユニットのホールド回路３０から出力された電圧信号ＶH+，ＶH-が順次に差動増幅回路４０に入力する。差動増幅回路４０は、電圧値ＶH+から電圧値ＶH-を差し引いて、その結果の信号Ｖout を出力する。すなわち、この光検出装置は、Ｍ個のユニット１００1 〜１００M それぞれのフォトダイオードＰＤに入力した光信号の強度に応じた値を１サイクルの期間内に順次に出力する。
【００５５】
本実施形態に係る光検出装置は、第２の実施形態に係る光検出装置が奏する効果と同様の効果を奏する。特に、本実施形態では、Ｍ個のユニット１００1 〜１００M それぞれのスイッチ素子Ｓ91およびＳ92が Shift信号により開閉し、この開閉により差動増幅回路４０に到達する信号にノイズが重畳される場合があるが、その場合であっても、差動増幅回路４０から出力される信号Ｖout は、そのノイズが相殺されて、各フォトダイオードＰＤから出力される電流信号の大きさに応じた信号のみとなり、優れたＳ／Ｎ比を有する。
【００５６】
（第４の実施形態）
次に、本発明に係る光検出装置の第４の実施形態について説明する。図６は、第４の実施形態に係る光検出装置の回路図である。本実施形態に係る光検出装置は、Ｍ行Ｎ列のフォトダイオードＰＤが２次元アレイ状に配列された受光部を有するものである。この図に示す各ユニット２００1 〜２００M それぞれは、互いに同一の構成であって、Ｎ個のフォトダイオードＰＤ1 〜ＰＤN 、第２の実施形態で説明したものと同様の積分回路１０、ＣＤＳ回路２０、ホールド回路３０ならびにスイッチ素子Ｓ91およびＳ92を備える。各ユニット２００1 〜２００M それぞれの２出力は、共通の差動増幅回路４０に接続されている。なお、この図でも、タイミング制御回路５３から出力され各ユニット２００1 〜２００M それぞれへ入力される制御信号の経路を省略してある。
【００５７】
各ユニット２００1 〜２００M それぞれにおいて、Ｎ個のフォトダイオードそれぞれのアノード端子はスイッチ素子を介して積分回路１０のフルディファレンシャルアンプＡ0 の＋入力端子に接続されている。
【００５８】
タイミング制御回路５３は、第２の実施形態で説明したタイミング制御回路５１と略同様のものであり、Ｍ個のユニット２００1 〜２００M それぞれの積分回路１０に対して同時にReset1信号およびReset2信号を出力し、Ｍ個のユニット２００1 〜２００M それぞれのＣＤＳ回路２０に対して同時にReset3信号、Reset4信号、Sample1信号、Sample2信号、 Clamp1信号および Clamp2信号を出力し、また、Ｍ個のユニット２００1 〜２００M それぞれのホールド回路３０に対して同時にHold信号を出力する。
【００５９】
ただし、タイミング制御回路５２は、Ｍ個のユニット１００1 〜１００M それぞれのスイッチ素子Ｓ91およびＳ92に対して、Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に順次に互いに異なるタイミングでハイレベルとなる Shift信号を出力する。また、タイミング制御回路５３は、各ユニット２００1 〜２００M のＮ個のフォトダイオードＰＤ1 〜ＰＤN それぞれに対応するスイッチ素子を１サイクル毎に順次に閉じるためのScan信号を出力する。
【００６０】
したがって、Ｍ個のユニット２００1 〜２００M それぞれにおいて、積分回路１０は互いに同一のタイミングで動作し、ＣＤＳ回路２０も互いに同一のタイミングで動作し、また、ホールド回路３０も互いに同一のタイミングで動作する。これらの動作は、第２の実施形態で説明したものと同様である（図４（ａ）〜（ｊ））。
【００６１】
Ｍ個のユニット２００1 〜２００M それぞれのスイッチ素子Ｓ91およびＳ92は、Hold信号の立ち下がり時刻から次の立ち上がり時刻までの期間に、 Shift信号の指示に基づいて順次に閉じて、各ユニットのホールド回路３０から出力された電圧信号ＶH+，ＶH-が順次に差動増幅回路４０に入力する。差動増幅回路４０は、電圧値ＶH+から電圧値ＶH-を差し引いて、その結果の信号Ｖout を出力する。すなわち、この光検出装置は、Ｍ個のユニット２００1 〜２００M それぞれにおけるScan信号により選択された第ｎ番目のフォトダイオードＰＤn に入力した光信号の強度に応じた値を１サイクルの期間内に順次に出力する。そして、次の１サイクルでは、光検出装置は、Ｍ個のユニット２００1 〜２００M それぞれにおける第ｎ＋１番目のフォトダイオードＰＤn+1 に入力した光信号の強度に応じた値を１サイクルの期間内に順次に出力する。
【００６２】
本実施形態に係る光検出装置は、第３の実施形態に係る光検出装置が奏する効果と同様の効果を奏する。
【００６３】
本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、第３の実施形態における各ユニット１００1 〜１００M や第４の実施形態における各ユニット２００1 〜２００M は、第２の実施形態の如くＣＤＳ回路２０を含むものであったが、第１の実施形態の如くＣＤＳ回路を含まないものであってもよい。
【００６４】
【発明の効果】
以上、詳細に説明したとおり、本発明によれば、積分回路に２入力２出力のディファレンシャルアンプを採用して、受光素子を一方の入力端子に接続し、この受光素子の接合容量と略等しい容量を有する付加容量素子を他方の入力端子に接続したことにより、また、ＣＤＳ回路を含む場合にはＣＤＳ回路にも２入力２出力のディファレンシャルアンプを採用したことにより、差動増幅回路から出力される信号すなわち光検出装置から出力される信号は、フルディファレンシャルアンプで重畳されたノイズが相殺され、差動増幅回路に到るまでの経路上で重畳されたノイズも相殺されて、受光素子から出力される電流信号の大きさに応じた信号のみとなり、極めて優れたＳ／Ｎ比を有する。したがって、ノイズが極限まで小さいことが要求される放射線ＣＴ装置における放射線検出器として好適に用いられる。
【００６５】
また、各動作に先だってフルディファレンシャルアンプの２つの出力端子それぞれを基準電位に設定する場合には、フルディファレンシャルアンプの２つの出力端子それぞれの電位が不定となることがあっても、フルディファレンシャルアンプから出力される積分信号の変動分それぞれは安定したものとなる。
【図面の簡単な説明】
【図１】第１の実施形態に係る光検出装置の回路図である。
【図２】第１の実施形態に係る光検出装置の動作を説明するタイミングチャートである。
【図３】第２の実施形態に係る光検出装置の回路図である。
【図４】第２の実施形態に係る光検出装置の動作を説明するタイミングチャートである。
【図５】第３の実施形態に係る光検出装置の回路図である。
【図６】第４の実施形態に係る光検出装置の回路図である。
【符号の説明】
１０…積分回路、２０…ＣＤＳ回路、３０…ホールド回路、４０…差動増幅回路、５０〜５３…タイミング制御回路、Ａ0 ，Ａ1 …フルディファレンシャルアンプ。
【図１】
0004390881.tif 000002
【図２】
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【図３】
0004390881.tif 000004
【図４】
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【図５】
0004390881.tif 000006
【図６】
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