(57)【特許請求の範囲】
【請求項１】
データを格納する複数のメモリセルを含むメインセル部と、前記メモリセルが不良である場合に、当該不良のメモリセルを救済するための複数の予備メモリセルを含む予備セル部とを有する救済機能付ブロックを複数有する半導体メモリにおける、不良メモリセルを示す不良セル識別情報を取り込むフェイル情報取り込み装置であって、
前記不良セル識別情報を入力する入力部と、
前記不良セル識別情報が示す前記不良メモリセルを特定する不良セル特定情報を記憶するメモリと、
前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示すブロック特定情報を記憶するブロック情報メモリと、
前記不良セル識別情報が示す前記不良メモリセルの属する、前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を出力するサブブロック識別情報選択部と、
前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出する取り込み検出部と、
前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合に、前記サブブロック識別情報が示す前記サブブロックを特定するサブブロック特定情報を記憶し、前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属さないと検出された場合に、前記サブブロック識別情報が示す前記サブブロックを示すサブブロック特定情報を記憶しないサブブロック情報メモリと、
を備えたことを特徴とするフェイル情報取り込み装置。
【請求項２】
前記サブブロック情報メモリは、前記出力されたサブブロック識別情報に対応するアドレスのビットを用いてサブブロック特定情報を記憶することを特徴とする請求項１に記載のフェイル情報取り込み装置。
【請求項３】
前記サブブロック識別情報選択部は、前記不良セル識別情報の中の所定ビットを前記サブブロック識別情報として選択することを特徴とする請求項１又は２に記載のフェイル情報取り込み装置。
【請求項４】
前記取り込み検出部は、前記不良セル識別情報中の所定のビットに基づいて、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出することを特徴とする請求項１から３のいずれかに記載のフェイル情報取り込み装置。
【請求項５】
前記取り込み検出部は、前記不良セル識別情報中の所定ビットの値と、所定の論理値との論理積演算を行う論理積回路を有し、
前記論理積回路の演算結果により、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出することを特徴とする請求項４に記載のフェイル情報取り込み装置。
【請求項６】
データを格納する複数のメモリセルを含むメインセル部と、前記メモリセルが不良である場合に、当該不良のメモリセルを救済するための複数の予備メモリセルを含む予備セル部とを有する救済機能付ブロックを複数有する半導体メモリに対して動作試験を行う半導体メモリ試験装置であって、
前記半導体メモリに与える試験パターン信号、前記半導体メモリの前記メモリセルの各々を示す識別情報及び前記メモリセルが正常である場合に前記半導体メモリから出力されると期待される期待値データとを発生するパターン発生器と、
前記試験パターン信号の波形を整形する波形整形器と、前記整形された前記試験パターン信号が前記半導体メモリに与えられたときに当該半導体メモリから出力される出力データと、前記期待値データとが一致するか否かを検出する論理比較器と、
前記論理比較器により前記出力データと前記期待値データとが一致しないと検出された場合に、前記識別情報を不良セル識別情報として入力する入力部と、
前記不良セル識別情報が示す前記メモリセルを特定する不良セル特定情報を記憶するメモリと、
前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示すブロック特定情報を記憶するブロック情報メモリと、
前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を出力するサブブロック識別情報選択部と、
前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出する取り込み検出部と、
前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合に、前記サブブロック識別情報が示す前記サブブロックを示すサブブロック特定情報を記憶し、前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属さないと検出された場合に、前記サブブロック識別情報が示す前記サブブロックを示すサブブロック特定情報を記憶しないサブブロック情報メモリと、
を備えたことを特徴とする半導体メモリ試験装置。
【請求項７】
データを格納する複数のメモリセルを含むメインセル部と、前記メモリセルが不良である場合に当該不良のメモリセルを救済するための複数の予備メモリセルを含む予備セル部とを有する救済機能付ブロックを複数有する半導体メモリに対して、前記メインセル部の前記不良メモリセルを救済するための前記予備メモリセルを解析する方法であって、
予め記憶した不良メモリセルが属する前記救済機能付ブロックを示すブロック特定情報を読み出すステップと、
予め記憶した不良メモリセルを示す不良メモリセル識別情報に基づいて、前記ブロック特定情報に対応する前記救済機能付ブロック内の前記予備メモリセルについて解析するステップと、
予め記憶した前記救済機能付ブロック内の前記メインセル部の前記不良メモリセルが属するサブブロックを示すサブブロック特定情報のうち、前記ブロック特定情報に対応する前記救済機能付ブロック内の前記メインセル部内に前記不良メモリセルがある前記サブブロックを示すサブブロック特定情報を読み出すステップと、
前記不良メモリセル識別情報に基づいて、読み出された前記サブブロック特定情報に対応する前記サブブロック内の前記メインセル部の前記不良メモリセルを解析するステップと、
を有することを特徴とする半導体メモリ解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、試験対象となる半導体メモリの動作試験を行うための半導体メモリ試験装置、並びに、例えば半導体メモリ試験装置に使用されるフェイル情報取り込み装置及び半導体メモリ解析方法に関する。
【０００２】
【従来の技術】
図１は、半導体メモリ４０の構成を示す図である。半導体メモリ４０としては、例えばＤＲＡＭ（dynamic random-access memory）が知られている。半導体メモリ４０は、救済機能付きのメモリブロック（以下単に「救済ブロック」とよぶ）１４０を有する。救済ブロック１４０は、データを格納するカラム（縦）方向及びロウ（横）方向に並ぶ複数のメモリセル（セル）を含むメインセル部１２０を有する。更に、救済ブロック１４０は、メインセル部１２０近傍に、メインセル部１２０のカラム方向の不良セルを救済するための予備メモリセルを含む予備セル部１１０としてのスペアカラム１１０Ｂと、メインセル部１２０のロウ方向の不良セルを救済するための予備メモリセルを含む予備セル部１１０としてのスペアロウ１１０Ａとを有する。
【０００３】
図２は、不良メモリセルを有する半導体メモリ４０の救済処理を説明する概念図である。図２（ａ）に示すように、救済ブロック１４０内のメインセル部１２０のカラム方向に複数の不良セル１０２（図中の×）が存在する場合には、この状態では、当該救済ブロック１４０を有する半導体メモリ４０によりデータを記憶することは不可能である。そこで、図２（ｂ）に示すように、不良セル１０２が存在するカラム方向のメモリセルのラインとスペアカラム１１０Ｂとを置き換える処理を行う。
【０００４】
この処理においては、不良セル１０２が存在するラインのアドレスラインのフューズをレーザで切り、更に、不良セルが存在するラインに対応するアドレスが入力された時に、置き換える対象のスペアカラム１１０Ｂが選択されるように、スペアカラム１１０Ｂのアドレスラインのフューズをレーザで切る。これによって、図２（ｃ）に示すように、不良セルを正常なセルに置き換えることができ、半導体メモリ４０によりデータを支障なく記憶することができる。すなわち、半導体メモリ４０をいわゆる良品チップにすることができる。
【０００５】
図３は、不良メモリセルを有する半導体メモリ４０の救済処理を説明する他の図である。図３（ａ）に示すように、救済ブロック１４０内のメインセル部１２０のカラム方向に複数の不良セル１０２が存在し、且つスペアカラム１１０Ｂの１つにも不良セル１０２が存在する場合において、図３（ｂ）に示すように不良セル１０２が存在するカラム方向のラインとスペアカラム１１０Ｂとを置き換える処理をした場合に、置き換える対象のスペアカラム１１０Ｂが不良セルを含んでいると、図３（ｃ）に示すように不良セルが残ってしまう。したがって、図３（ｄ）に示すように、不良セルを正常なセルに置き換えるためには、不良セル１０２が存在するカラム方向のラインを不良セルが存在しないスペアカラム１１０Ｂと置き換える必要がある。
【０００６】
そこで、半導体メモリの試験を行う半導体メモリ試験装置では、半導体メモリ４０について、メインセル部１２０に含まれるメモリセルのみならず、予備セル部１１０に含まれるメモリセルについても動作試験を行って、動作試験の結果（フェイル情報）を半導体メモリ試験装置内のフェイル情報取り込み装置に取り込んでいる。これにより、取り込まれている試験結果を解析して適切な救済処理を行うことができる。
【０００７】
次に、取り込まれている試験結果を解析する半導体メモリ試験装置の解析部の処理について説明する。
図４は、不良メモリセルを解析する処理を説明する概念図である。ここで、メインセル部１２０及び予備セル部１１０に含まれる各メモリセルが不良であるか否かの試験結果は、既に半導体メモリ試験装置により試験されて、図示しないフェイル情報取り込み装置のメモリに格納されているものとする。
【０００８】
解析部は、メモリに格納されている各メモリセルが不良であるか否かの試験結果に基づいて、救済ブロック単位で、ロウアドレスに存在する不良セルの数（フェイル数）を計数して自己のＲＦＣＭ（Row Fail Count Memory）に記憶し、カラムアドレスに存在する不良セルの数を計数して自己のＣＦＣＭ（Column Fail Count Memory）に記憶し、全ての不良セルの数を計数して自己のＴＦＣＭ（Total Fail Count Memory）に記憶するというＳＣＡＮ（スキャン）動作を行う。次いで、解析部は、ＲＦＣＭ、ＣＦＣＭ及びＴＦＣＭに記憶したフェイル数に基づいて、置き換えを行うメインセル部１２０内のメモリセルのラインと予備セル部１１０のメモリセルのラインとを解析するＳＥＡＲＣＨ（サーチ）動作を行う。
【０００９】
上記ＳＣＡＮ動作は、フェイル情報取り込み装置のメモリに記憶されている全てのメモリセルについての不良であるか否かの試験結果を読み出して、フェイル数を計数するので、かなりの時間を要する。特に、試験対象の半導体メモリ４０の容量が増大するほど要する時間が増大する。
【００１０】
そこで、上記した解析処理の時間を短縮するために、従来は以下に示すフェイル情報取り込み装置８０を用いている。
図５は、従来のフェイル情報取り込み装置８０の構成を示す図である。フェイル情報取り込み装置８０は、アドレス選択部６０２と、メモリコントロール部６０４と、メモリ６０６と、ＢＦＭ（Block Fail Memory:ブロックフェイルメモリ）６１２と、ＳＢＦＭ（Sub Block Fail Memory:サブブロックフェイルメモリ）６１４と、ＢＦＭアドレス選択部６０８と、ＳＢＦＭアドレス選択部６１０とを備える。メモリ６０６は、所定の記憶容量を有する複数のメモリ部材を有している。
【００１１】
アドレス選択部６０２は、図示しないパターン発生器から入力されたアドレスに基づいて試験対象の半導体メモリ４０のメモリセルに対応するＡＦＭアドレスを選択して出力する。メモリコントロール部６０４は、図示しない論理比較部から半導体メモリ４０のメモリセルが不良であることを示すフェイル信号が入力されると、メモリ６０６を構成する複数のメモリ部材の中のフェイル情報を取り込むメモリ部材を選択し、フェイル取り込み信号／ＳＴＲ（／は負論理）を”Ｌ（Ｌｏｗ：ロウ）”にして出力する。
【００１２】
メモリ６０６は、メモリコントロール部６０４から端子／ＣＳを介して入力されるフェイル取り込み信号／ＳＴＲが”Ｌ”の時に動作し、アドレス選択部６０２から端子Ａｎを介して入力されるＡＦＭアドレスに対応する自己の領域に、端子Ｄｎを介して入力される論理値”Ｈ（Ｈｉｇｈ：ハイ）”をフェイル情報として格納する。
【００１３】
ＢＦＭアドレス選択部６０８は、アドレス選択部６０２から入力されるＡＦＭアドレスから当該ＡＦＭアドレスの示すメモリセルが属する救済ブロック１４０のアドレスを選択する。ＢＦＭ６１２は、メモリコントロール部６０４から端子／ＣＳを介して入力されるフェイル取り込み信号／ＳＴＲが”Ｌ”の時に動作し、ＢＦＭアドレス選択部６０８から端子Ａｎを介して入力されるアドレスに対応する自己の領域に、端子Ｄｎを介して入力される論理値”Ｈ”をフェイル情報として格納する。
【００１４】
ＳＢＦＭアドレス選択部６１０は、アドレス選択部６０２から入力されるＡＦＭアドレスから当該ＡＦＭアドレスの示すメモリセルが属する救済ブロック１４０のサブブロックのアドレスを選択する。ＳＢＦＭ６１４は、メモリコントロール部６０４から端子／ＣＳを介して入力されるフェイル取り込み信号／ＳＴＲが”０”の時に動作し、ＳＢＦＭアドレス選択部６１０から端子Ａｎを介して入力されるアドレスに対応する自己の領域に、端子Ｄｎを介して入力される論理値”Ｈ”をフェイル情報として格納する。ここで、ＳＢＦＭアドレス選択部６１０によるアドレスの選択方法には２通りあり、アドレスの選択方法によりＳＢＦＭ６１４への取り込み方法が異なる。
【００１５】
図６は、半導体メモリ４０の救済ブロック１４０における不良メモリセルの一例を示す図である。図６に示すように、救済ブロック１４０には、スペアロウ１１０Ａ及びスペアカラム１１０Ｂに不良セル１０２が存在している。
図７は、従来のＳＢＦＭ６１４による図６に示す救済ブロック１４０についてのフェイル情報の取り込み方法を説明する図である。図７（ａ）は、スペアロウ１１０Ａ及びスペアカラム１１０Ｂについてのフェイル情報を、メインセル部１２０のサブブロックについてのフェイル情報の領域とは別のスペアロウ１１０Ａ及びスペアカラム１１０Ｂのための領域に取り込む方法を示す。図７（ｂ）は、スペアロウ１１０Ａ及びスペアカラム１１０Ｂについてのフェイル情報を、メインセル部１２０のサブブロックについてのフェイル情報を取り込む領域に併せて取り込む方法を示す。
【００１６】
上記したフェイル情報取り込み装置８０のメモリ６０６、ＢＦＭ６１２、ＳＢＦＭ６１４を使用することにより、半導体メモリ４０の救済解析処理の時間を短縮することができる。すなわち、ＢＦＭ６１２により不良セルの存在する救済ブロック１４０を検出し、更に、ＳＢＦＭ６１４により救済ブロック１４０の中の不良セルが存在するサブブロックを検出し、当該サブブロックについてメモリ６０６内の各メモリセルのフェイル情報を読出す一方、不良メモリセルの存在しないサブブロック及び救済ブロック１４０については、各メモリセルのフェイル情報の読出しをスキップ（省略）するというスキップスキャン動作により解析処理のＳＣＡＮ動作に要する時間を短縮することができる。
【００１７】
【発明が解決しようとする課題】
上記した従来のフェイル情報取り込み装置８０において、図７（ａ）に示す方法によりフェイル情報をＳＢＦＭ６１４に取り込む場合には、ＳＢＦＭ６１４に、メインセル部１２０のサブブロックについてのフェイル情報を取り込む領域の他に、予備セル部１１０のサブブロックについてのフェイル情報を取り込む領域を備えておく必要がある。一般にメインセル部１２０内のサブブロックは２のべき乗個として扱われており、また、一般にＳＢＦＭ６１４として使用されるメモリは２のべき乗のビット数の記憶領域を有する構成となっている。
【００１８】
したがって、ＳＢＦＭ６１４としては、予備セル部１１０用の記憶領域を備える場合には、メインセル部１２０内のサブブロックについてのフェイル情報に必要な領域の少なくとも４倍の領域を有するメモリを使用することとなってしまう。そして、予備セル部１１０のサブブロック数はメインセル部１２０のサブブロック数より少ないので、ＳＢＦＭ６１４に使用されない無駄な領域（図７（ａ）の斜線部分）が多く存在してしまうという問題が生じる。
【００１９】
また、図７（ｂ）に示す方法によりフェイル情報をＳＢＦＭ６１４に取り込む場合には、同図中のアドレス＃０、＃１、＃２、＃３、＃４、＃８、＃Ｃに示すように、メインセル部１２０のサブブロックに不良セルがなくても、ＳＢＦＭ６１４の同一の領域に取り込まれる予備セル部１１０のサブブロックに不良セルがある場合には、不良セルがあるとのフェイル情報が取り込まれる。このため、図６に示すように救済ブロック１４０のメインセル部１２０内に１つも不良セルが存在しないような救済処理を行う必要がない場合にあっても、解析処理において不良セルがあるとのフェイル情報が取り込まれている部分に対応するメインセル部１２０のサブブロックの各メモリセルについてフェイル情報の読出しが行われることとなり、ＳＣＡＮ動作に長時間要してしまう問題が生じる。
【００２０】
本発明は、上記した従来の事情に鑑みてなされたもので、必要なメモリ量を抑えるとともに、半導体メモリ４０に対する救済解析処理の時間を短縮することのできるフェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析方法を提供することを目的としている。
【００２１】
【課題を解決するための手段】
上記課題を解決するために、本発明の一実施の形態に係るフェイル情報取り込み装置は、データを格納する複数のメモリセルを含むメインセル部と、前記メモリセルが不良である場合に、当該不良のメモリセルを救済するための複数の予備メモリセルを含む予備セル部とを有する救済機能付ブロックを複数有する半導体メモリにおける、不良メモリセルを示す不良セル識別情報を取り込む。この装置は、前記不良セル識別情報を入力する入力部と、前記不良セル識別情報が示す前記不良メモリセルを特定する不良セル特定情報を記憶するメモリと、前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示すブロック特定情報を記憶するブロック情報メモリと、前記不良セル識別情報が示す前記不良メモリセルの属する、前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を出力するサブブロック識別情報選択部と、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出する取り込み検出部と、前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合に、前記サブブロック識別情報が示す前記サブブロックを特定するサブブロック特定情報を記憶するサブブロック情報メモリとを備える。
【００２２】
この構成では、前記不良メモリセルが前記メインセル部に属さない場合、前記サブブロック特定情報がサブブロック情報メモリに格納されない。
本発明の半導体メモリ試験装置のある形態は、救済機能付ブロックを複数有する半導体メモリに対して動作試験を行う装置である。この装置は、前述のフェイル情報取り込み装置を利用することができる。この装置は、前記半導体メモリに与える試験パターン信号、前記半導体メモリの前記メモリセルの各々を示す識別情報及び前記メモリセルが正常である場合に前記半導体メモリから出力されると期待される期待値データとを発生するパターン発生器と、前記試験パターン信号の波形を整形する波形整形器と、前記整形された前記試験パターン信号が前記半導体メモリに与えられたときに当該半導体メモリから出力される出力データと、前記期待値データとが一致するか否かを検出する論理比較器と、前記論理比較器により前記出力データと前記期待値データとが一致しないと検出された場合に、前記識別情報を不良セル識別情報として入力する入力部と、前記不良セル識別情報が示す前記メモリセルを特定する不良セル特定情報を記憶するメモリと、前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示すブロック特定情報を記憶するブロック情報メモリと、前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を出力するサブブロック識別情報選択部と、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出する取り込み検出部と、前記取り込み検出部により前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合に、前記サブブロック識別情報が示す前記サブブロックを示すサブブロック特定情報を記憶するサブブロック情報メモリとを備える。この構成でも、前記不良メモリセルが前記メインセル部に属さない場合、前記サブブロック特定情報がサブブロック情報メモリに格納されない。
【００２３】
以上の任意の装置において、サブブロック情報メモリは、前記出力されたサブブロック識別情報に対応するアドレスのビットを用いてサブブロック特定情報を記憶してもよく、前記サブブロック識別情報選択部は前記不良セル識別情報の中の所定ビットを前記サブブロック識別情報として選択してもよい。前記取り込み検出部は、例えば前記不良セル識別情報中の所定のビットに基づいて、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出してもよい。
【００２４】
前記取り込み検出部はまた、前記不良セル識別情報中の所定ビットの値と、所定の論理値との論理積演算を行う論理積回路を有してもよい。その場合、論理積回路の演算結果により、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出してもよい。前記所定のビットは、前記メインセル部に属する領域のアドレス、またはそれ以外のアドレスに対して固有の値をとるビットであってもよい。
【００２５】
本発明の不良セル識別情報取込方法のある形態は、不良メモリセルを示す不良セル識別情報を取得するステップと、前記不良セル識別情報が示す前記不良メモリセルを特定する情報を記憶するステップと、前記不良セル識別情報が示す前記不良メモリセルの属する前記救済機能付ブロックを示す情報を記憶するステップと、前記不良セル識別情報が示す前記不良メモリセルの属する、前記救済機能付ブロック内のサブブロックを示すサブブロック識別情報を取得するステップと、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属するか否かを検出するステップと、前記不良セル識別情報が示す前記不良メモリセルが前記メインセル部に属すると検出された場合、前記サブブロック識別情報が示す前記サブブロックを特定する情報を記憶するステップとを含む。
【００２６】
本発明の半導体メモリ解析方法のある形態は、前述の不良セル識別情報取込方法を利用可能である。この方法は、予め記憶した不良メモリセルが属する前記救済機能付ブロックを示すブロック特定情報を読み出すステップと、予め記憶した不良メモリセルを示す不良メモリセル識別情報に基づいて、前記ブロック特定情報に対応する前記救済機能付ブロック内の前記予備メモリセルについて解析するステップと、予め記憶した前記救済機能付ブロック内の前記メインセル部の前記不良メモリセルが属するサブブロックを示すサブブロック特定情報のうち、前記ブロック特定情報に対応する前記救済機能付ブロック内の前記メインセル部内に前記不良メモリセルがある前記サブブロックを示すサブブロック特定情報を読み出すステップと、前記不良メモリセル識別情報に基づいて、読み出された前記サブブロック特定情報に対応する前記サブブロック内の前記メインセル部の前記不良メモリセルを解析するステップとを有する。
【００２７】
またこの方法は、前記予備セル部の前記予備メモリセルについての解析結果と、前記メインセル部の前記不良メモリセルについての解析結果とに基づいて、前記メインセル部の前記不良メモリセルと置き換えるべき前記予備セル部の前記予備メモリセルを検出するステップをさらに有してもよい。また一般に、以上述べた方法のステップは、先に述べた装置の任意の動作または機能に対応し、それらを実現するものであってもよい。
なお、上記発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これら特徴群のサブコンビネーションもまた発明となる。
【００２８】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施の形態は請求項に係る発明を限定するものではなく、また、実施の形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。
図８は、本発明の１実施形態に係る半導体メモリ試験装置１００の基本構成を示すブロック図である。半導体メモリ試験装置１００は、図１に示した動作試験対象の半導体メモリ４０を試験する装置であり、タイミング発生器１０と、パターン発生器２０と、波形整形器３０と、論理比較器５０と、フェイル情報取り込み装置６０と、救済解析器７０とを備える。
【００２９】
タイミング発生器１０は、動作試験用の試験パターン信号を半導体メモリ４０に与える際の基準となる基準クロックを生成してパターン発生器２０に出力する。パターン発生器２０は、試験パターン信号及び期待値データを作成する。ここで、試験パターン信号は、半導体メモリ４０のメモリセルを試験するために半導体メモリ４０に入力される信号であり、例えば、テストデータ信号、制御信号及びアドレス信号等を含む。また、期待値データは、試験パターン信号が半導体メモリ４０に入力された場合に、正常な半導体メモリ４０であれば出力すると予定されている期待値を含む。また、パターン発生器２０は、タイミング発生器１０から入力された基準クロックに同期して、試験パターン信号を波形整形器３０に出力し、期待値データを論理比較器５０に出力し、試験パターン信号に含まれているアドレスデータをフェイル情報取り込み装置６０へ出力する。
【００３０】
波形整形器３０は、パターン発生器２０から入力された試験パターン信号を整形して半導体メモリ４０へ出力する。論理比較器５０は、論理素子（例えば、コンパレータ）を備えており、半導体メモリ４０から出力された出力データと、パターン発生器２０から入力された期待値データとが一致するか否かを検出することにより、半導体メモリ４０のメモリセルが正常か否かを判定する。また、論理比較器５０は、期待値データと出力データとが一致しないときには、フェイル信号をフェイル情報取り込み装置６０へ出力する。
【００３１】
フェイル情報取り込み装置６０は、論理比較器５０からフェイル信号が入力されると、パターン発生器２０から入力されるアドレスデータに基づいてフェイル情報の取り込み処理を行う。
【００３２】
救済解析器７０は、フェイル情報取り込み装置６０に取り込まれたフェイル情報に基づいて、置き換えを行うメインセル部１２０内のメモリセルのラインと予備セル部１１０のメモリセルのラインとを解析する。例えば、救済解析器７０は、救済ブロック１４０単位でロウアドレスに存在する不良セルの数を記憶するＲＦＣＭ７０Ａと、救済ブロック単位１４０でカラムアドレスに存在する不良セルの数を記憶するＣＦＣＭ７０Ｃと、救済ブロック１４０単位で全ての不良セルの数を記憶するＴＦＣＭ７０Ｂと、フェイル情報取り込み装置６０に取り込まれたフェイル情報に基づいて不良セル数を計数してＲＦＣＭ７０Ａ、ＴＦＣＭ７０Ｂ及びＣＦＣＭ７０Ｃに記憶させると共に、ＲＦＣＭ７０Ａ、ＴＦＣＭ７０Ｂ及びＣＦＣＭ７０Ｃに記憶させたフェイル数に基づいて、置き換えを行うメインセル部１２０内のラインと予備セル部１１０のラインとを解析する解析部７０Ｄとを備える。救済解析器７０の解析結果により、不良メモリセルを予備メモリセルで置き換える救済処理を行うことができる。
【００３３】
図９は、本発明の１実施形態に係るフェイル情報取り込み装置６０の構成を示す図である。フェイル情報取り込み装置６０は、アドレス選択部６０２と、メモリコントロール部６０４と、メモリ６０６と、ＢＦＭ６１２と、ＳＢＦＭ６１４と、ＢＦＭアドレス選択部６０８と、ＳＢＦＭアドレス選択部６１０と、ＳＢＦＭフェイル取り込み制御部６１６と、論理和回路（ＯＲ）６１８とを備える。
【００３４】
ここで、特許請求範囲にいう入力部は、主に、アドレス選択部６０２及びメモリコントロール部６０４により構成され、特許請求範囲にいうブロック情報メモリは、主に、ＢＦＭ６１２により構成され、請求範囲にいうサブブロック識別情報選択部は、主に、ＳＢＦＭアドレス選択部６１０により構成され、請求範囲にいう取り込み検出部は、主に、ＳＢＦＭフェイル取り込み制御部６１６により構成され、請求範囲にいうサブブロック情報メモリは、主に、ＳＢＦＭ６１４により構成される。
【００３５】
アドレス選択部６０２は、パターン発生器２０から入力されたアドレスから試験対象の半導体メモリ４０のメモリセルに対応するＡＦＭアドレスを選択して出力する。メモリコントロール部６０４は、論理比較部５０から半導体メモリ４０のメモリセルが不良であることを示すフェイル信号が入力されると、メモリ６０６を構成する複数のメモリ部材の中のフェイル情報を取り込むメモリ部材を選択し、フェイル取り込み信号／ＳＴＲ（／は負論理）を”Ｌ”にして出力する。
【００３６】
メモリ６０６は、所定の記憶容量を有する複数のメモリ部材を有している。メモリ６０６は、半導体メモリ４０の各メモリセルについて不良セルであるか否かを示すフェイル情報を記憶する。本実施形態では、メモリ６０６は、メモリコントロール部６０４から端子／ＣＳを介して入力されるフェイル取り込み信号／ＳＴＲが”Ｌ”の時に動作し、アドレス選択部６０２から端子Ａｎを介して入力されるＡＦＭアドレスに対応する自己の領域に、端子Ｄｎを介して入力される論理値”Ｈ”をフェイル情報として格納する。
【００３７】
ＢＦＭアドレス選択部６０８は、アドレス選択部６０２から入力されるＡＦＭアドレスに基づいて当該ＡＦＭアドレスの示すメモリセルが属する救済ブロック１４０のアドレス（救済ブロックアドレス）を選択する。ＢＦＭ６１２は、半導体メモリ４０の各救済ブロック１４０について不良セルが存在するか否かを示すフェイル情報を記憶する。本実施形態では、ＢＦＭ６１２は、メモリコントロール部６０４から端子／ＣＳを介して入力されるフェイル取り込み信号／ＳＴＲが”Ｌ”の時、すなわち、救済ブロック１４０内に不良セルがある時に動作し、ＢＦＭアドレス選択部６０８から端子Ａｎを介して入力される救済ブロックアドレスに対応する自己の領域に、端子Ｄｎを介して入力される論理値”Ｈ”をフェイル情報として格納する。
【００３８】
ＳＢＦＭアドレス選択部６１０は、アドレス選択部６０２から入力されるＡＦＭアドレスから当該ＡＦＭアドレスの示すメモリセルが属する救済ブロック１４０のサブブロックのアドレス（サブブロックアドレス）を選択する。ＳＢＦＭフェイル取り込み制御部６１６は、アドレス選択部６０２から入力されるＡＦＭアドレスに基づいて、当該ＡＦＭアドレスに対応するメモリセルが予備セル部１１０に属するか否かを検出し、メモリセルが予備セル部１１０に属すると検出した場合には、信号ＩＮＨを”Ｈ”にして出力する。
【００３９】
ＯＲ６１８は、ＳＢＦＭフェイル取り込み制御部６１６によりメモリセルが予備セル部１１０に属すると検出された場合に、ＳＢＦＭ６１４への当該メモリセルの属するサブブロックのフェイル情報の格納を禁止する信号を出力する。本実施形態では、ＯＲ６１８は、メモリコントロール部６０４から入力されるフェイル取り込み信号／ＳＴＲと、ＳＢＦＭフェイル取り込み制御部６１６から入力される信号ＩＮＨとの論理和演算を行って、演算結果を信号として出力する。すなわち、ＯＲ６１８は、入力されるフェイル取り込み信号／ＳＴＲが”Ｌ”であり、且つ入力される信号ＩＮＨが”Ｌ”である時、すなわち、メインセル部１２０のメモリセルが不良である時に、ＳＢＦＭ６１４を動作させる論理値”Ｌ”の信号を出力し、それ以外の時には、ＳＢＦＭ６１４の動作を禁止させる論理値”Ｈ”の信号を出力する。
【００４０】
ＳＢＦＭ６１４は、半導体メモリ４０の救済ブロックのメインセル部１２０に属するサブブロックに不良セルがあるか否かを示すフェイル情報を記憶する。本実施形態では、ＳＢＦＭ６１４は、ＯＲ６１８から端子／ＣＳを介して入力される信号が”Ｌ”の時、すなわち、メインセル部１２０のメモリセルが不良である時に動作し、ＳＢＦＭアドレス選択部６１０から端子Ａｎを介して入力されるサブブロックアドレスに対応する自己の領域に、端子Ｄｎを介して入力される論理値”Ｈ”をフェイル情報として格納する。
【００４１】
図１０は、本発明の１実施形態に係るＳＢＦＭフェイル取り込み制御部６１６の構成図である。ＳＢＦＭフェイル情報取り込み制御部６１６は、レジスタ（ＩＮＨＲＥＧ）６２０と、複数の論理積回路（ＡＮＤ）６２２（６２２Ａ〜６２２Ｎ）と、論理和回路（ＯＲ）６２４とを備える。
【００４２】
ＩＮＨＲＥＧ６２０は、予備セル部に属するメモリセルである場合にのみ”１”となるＡＦＭアドレスのビットが入力されるＡＮＤ６２２（６２２Ａ〜６２２Ｎのいずれか）に論理値”Ｈ”を出力し、その他のＡＦＭアドレスのビットが入力されるＡＮＤ６２２に論理値”Ｌ”を出力する。ＡＮＤ６２２（６２２Ａ〜６２２Ｎ）は、アドレス選択部６０２から入力されるＡＦＭアドレスの各ビットの値と、ＩＮＨＲＥＧ６２０から入力される論理値との論理積演算を行って、演算結果を出力する。予備セル部１１０に属するメモリセルである場合にのみ”１”となるＡＦＭアドレスのビットが入力される１又は複数のＡＮＤ６２２の少なくともいずれか１つは、入力されるＡＦＭアドレスが予備セル部１１０に属するメモリセルを示す場合に論理値”Ｈ”を出力する。
【００４３】
ＯＲ６２４は、ＡＮＤ６２２（６２２Ａ〜６２２Ｎ）から入力される複数の演算結果に対して論理和演算を行い、演算結果を信号ＩＮＨとしてＯＲ６１８に出力する。ＯＲ６２４によると、ＡＮＤ６２２（６２２Ａ〜６２２Ｎ）のいずれかから論理値”Ｈ”が入力された場合、すなわち、アドレス選択部６０２から入力されるＡＦＭアドレスが予備セル部１１０に属するメモリセルを示す場合には、論理値”Ｈ”の信号ＩＮＨをＯＲ６１８に出力する。
【００４４】
図１１は、本発明の１実施形態に係るＳＢＦＭ６１４へのフェイル情報の取り込みを説明する図である。図１１（ａ）は、半導体メモリ４０の救済ブロック１４０内におけるサブブロックのアドレスを示している。救済ブロック１４０内において、メインセル部１２０に属するサブブロックにはアドレス＃０〜＃Ｆが割り当てられ、スペアカラム１１０Ａに属するサブブロックにはアドレス＃１０、＃１４、＃１Ｂ、＃１Ｃが割り当てられ、スペアロウ１１０Ｂに属するサブブロックにはアドレス＃２０、＃２１、＃２２、＃２３が割り当てられている。
【００４５】
このようにサブブロックにアドレスが割り当てられている場合、メインセル部１２０以外の領域に属するサブブロックを検出すべく、ＩＮＨＲＥＧ６２０は、それらのサブブロックに特徴的なアドレスビットに着目する。すなわちＩＮＨＲＥＧ６２０は、ＡＦＭアドレスの中の上記救済ブロック１４０内におけるサブブロックのアドレスが入力される複数のＡＮＤ６２２に対して、”＃３０”の各ビットを出力し、他の各々のＡＮＤ６２２に”Ｌ”を出力する。これにより、スペアカラム１１０Ａに属するサブブロックのアドレス”＃１０”、またはスペアロウ１１０Ｂに属するサブブロックのアドレス”＃２０”のいずれかが現れたとき、それらを検出することができる。
【００４６】
例えば、アドレス選択部６０２から入力されるＡＦＭアドレス中の救済ブロック１４０内におけるサブブロックのアドレスが＃１０、＃１４、＃１Ｂ、＃１Ｃ、＃２０、＃２１、＃２２、＃２３の場合、すなわち、サブブロックが予備セル部１１０に属する場合には、いずれかのＡＮＤ６２２が論理値”Ｈ”を出力する。この結果、ＯＲ６２４が”Ｈ”の信号ＩＮＨをＯＲ６１８に出力する。これにより、ＯＲ６１８は、入力されるフェイル取り込み信号／ＳＴＲが”Ｌ”であっても論理値”Ｈ”の信号を出力するので、ＳＢＦＭ６１４はフェイル情報の取り込み動作を行わない。したがって、予備セル部１１０に属するサブブロックについてのフェイル情報はＳＢＦＭ６１４に記憶されない。すなわち、図１１（ａ）のアドレス＃１０、＃１４、＃１Ｂ、＃１Ｃ、＃２０、＃２１、＃２２、＃２３の部分は、説明上示されるだけであって、現実にはＳＢＭＦ６１４内部には存在しない。
【００４７】
一方、救済ブロック１４０内におけるサブブロックのアドレスが＃０〜＃Ｆの場合、すなわち、メインセル部１２０に属するサブブロックの場合には、全てのＡＮＤが論理値”Ｌ”を出力する。この結果、ＯＲ６２４が”Ｌ”の信号ＩＮＨをＯＲ６１８に出力する。これにより、ＯＲ６１８は、入力されるフェイル取り込み信号／ＳＴＲが”Ｌ”である場合には、論理値”Ｌ”の信号を出力するので、ＳＢＦＭ６１４は動作し、ＳＢＦＭアドレス選択部６１０から端子Ａｎを介して入力されるサブブロックアドレスに対応する領域に、端子Ｄｎを介して入力される論理値”Ｈ”をフェイル情報として格納する。したがって、メインセル部１２０に属するサブブロックについてのフェイル情報はＳＢＦＭ６１４に記憶される。
【００４８】
図１１（ｂ）は、ＳＢＦＭ６１４にフェイル情報が取り込まれたサブブロックを説明する図であり、図中の斜線部分はＳＢＦＭ６１４にフェイル情報が取り込まれていないサブブロックを示し、その他の部分はＳＢＦＭ６１４にフェイル情報が取り込まれているサブブロックを示している。同図に示すように、予備セル部１１０に属するサブブロックについてのフェイル情報はＳＢＦＭ６１４に記憶されず、メインセル部１２０に属するサブブロックについてのフェイル情報はＳＢＦＭ６１４に記憶される。
【００４９】
図１２は、本発明の１実施形態に係るフェイル情報取り込み動作を説明する概念図である。図１２（ａ）は、半導体メモリ４０の救済ブロック１４０における不良メモリセルの存在状況を示している。同図中各救済ブロック１４０に記載されている＃０、＃１、…、＃１Ｆは各救済ブロック１４０のアドレスを示し、記号○は該当する救済ブロック１４０に各不良セルが存在しないことを示し、記号×は該当する救済ブロック１４０に不良セルが存在することを示している。図１２（ｂ）は救済ブロックの１つ（同図ではアドレス＃１９の救済ブロック１４０）を拡大して示したものであり、救済ブロック１４０のメインセル部１２０内の複数のサブブロックにおける不良メモリセルの存在状況を示している。同図中各サブブロックに記載されている＃０、＃１、…、＃Ｆは救済ブロック１４０内のサブブロックのアドレスを示し、記号○は該当するサブブロックに不良セルが存在しないことを示し、記号×は該当するサブブロックに不良セルが存在することを示している。
【００５０】
半導体メモリ４０が図１２（ａ）、（ｂ）に示す状態である場合には、ＢＦＭ６１２は、図１２（ｃ）に示すように救済ブロック１４０のフェイル情報を取り込む。すなわち、不良セルを有する救済ブロック１４０のアドレス（例えば、＃１、＃５、＃６、＃７…）に対応するビットに＃１が設定され、その他の救済ブロックのアドレス（＃０、＃２、＃３、＃４…）に対応するビットに＃０が設定される。
【００５１】
半導体メモリ４０が図１２（ａ）、（ｂ）に示す状態である場合には、ＳＢＦＭ６１４は、図１２（ｄ）に示すようにサブブロックのフェイル情報を取り込む。すなわち、不良セルを有するメインセル部１２０のサブブロックのアドレス（例えば、＃１、＃５、＃９、＃Ｄ）に対応するビットに＃１が設定され、その他のメインセル部１２０のサブブロックのアドレス（＃０、＃２、＃３、＃４…）に対応するビットに＃０が設定される。
【００５２】
図１３は、図１２に示すようにＢＦＭ６１２及びＳＢＦＭ６１４にフェイル情報が取り込まれた場合における、本発明の１実施形態に係る救済解析器７０による半導体メモリ４０の救済解析動作を説明する概念図である。
救済解析器７０の解析部７０Ｄは、ＢＦＭ６１２の先頭アドレスからビットの内容を取り出す。そして、ＢＦＭ６１２から取り出したビットの内容が不良セルがあるというフェイル情報（本実施の形態では”＃１”）ではない場合には、ＢＦＭ６１２の次のアドレスからビットの内容を取り出す（図１３（ａ）のＳｋｉｐ動作）。一方、ＢＦＭ６１２から取り出したビットの内容が不良セルがあるというフェイル情報である場合には、解析部７０Ｄはメモリ６０６から当該アドレスに対応する救済ブロック１４０に属する予備セル部１１０の各メモリセルのフェイル情報を取り出して、不良メモリセルの数を計数し、ＲＦＣＭ７０Ａ、ＴＦＣＭ７０Ｂ及びＣＦＣＭ７０Ｃに記憶させる（図１３（ａ）のＳＣＡＮ動作の一部）。
【００５３】
また、ＢＦＭ６１２から取り出したビットの内容が不良セルがあるというフェイル情報である場合には、解析部７０Ｄは、ＳＢＦＭ６１４の当該アドレスに対応する救済ブロック１４０のサブブロックの先頭のアドレスからビットの内容を順次取り出す。そして、ＳＢＦＭ６１４から取り出したビットの内容が不良セルがあるというフェイル情報（本実施の形態では”＃１”）ではない場合には、ＳＢＦＭ６１４の次のアドレスからビットの内容を取り出す（図１３（ａ）のＳＣＡＮ動作の一部に含まれる図１３（ｂ）のｓｋｉｐ動作）。
【００５４】
一方、ＳＢＦＭ６１４から取り出したビットの内容が不良セルがあるというフェイル情報である場合には、解析部７０Ｄはメモリ６０６から当該アドレスに対応するサブブロックに属する各メモリセルについてのフェイル情報を取り出して、不良メモリセルの数を計数して、ＲＦＣＭ７０Ａ、ＴＦＣＭ７０Ｂ及びＣＦＣＭ７０Ｃに記憶させる（図１３（ａ）のＳＣＡＮ動作の一部に含まれる図１３（ｂ）のＳＣＡＮ動作）。次いで、解析部７０Ｄは、このような処理によってＲＦＣＭ７０Ａ、ＴＦＣＭ７０Ｂ及びＣＦＣＭ７０Ｃに記憶させたフェイル数に基づいて、置き換えを行うメインセル部１２０内のメモリセルのラインと予備セル部１１０のメモリセルのラインとを解析する。
【００５５】
以上説明したように、本発明の１実施形態に係るフェイル情報取り込み装置では、ＳＢＦＭ６１４に予備セル部１１０のサブブロックのフェイル情報が格納されない。したがって、ＳＢＦＭ６１４のメモリ容量を抑えることができる。更に、ＳＢＦＭ６１４に予備セル部１１０のサブブロックのフェイル情報が取り込まれないようにしたので、救済ブロック１４０のメインセル部１２０内に１つも不良セルが存在しないという救済処理を行う必要がない場合には、解析処理においてメモリ６０６からメインセル部１２０の各メモリセルについてフェイル情報の読出しを行わずにすみ、ＳＣＡＮ動作に要する時間を短縮することができる。なお、ＢＦＭ６１２においてフェイル情報が設定されている場合には、常に、予備セル部１１０の各メモリセルについてフェイル情報を読み出すことになるが、予備セル部１１０のメモリセル数はメインセル部１２０のメモリセル数に比して非常に少ないので、これによるＳＣＡＮ動作に要する時間への影響はほとんどない。
【００５６】
本発明は上記の実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では、サブブロックのアドレスに対応するＳＢＦＭ６１４の領域に”Ｈ”を取り込むことによってサブブロックのフェイル情報を取り込んでいたが、本発明はこれに限られず、サブブロックのアドレスそのものをＳＢＦＭ６１４の領域に取り込むようにしてもよい。
【００５７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態の記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。
【００５８】
ひとつの変形例として、実施の形態では、メインセル部１２０以外の領域に属するサブブロックを検出し、それらのサブブロックに関するフェイル情報の格納を禁止したが、この部分の論理は逆であってもよい。すなわち、メインセル部１２０に属するサブブロックを検出し、それらのサブブロックに関するフェイル情報を積極的に格納する構成としてもよい。
その他、いろいろな変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが特許請求の範囲の記載から理解される。
【００５９】
【発明の効果】
本発明のフェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析装置によれば、必要なメモリ量を抑えるとともに、半導体メモリの救済解析処理に要する時間を短縮することができる。
【図面の簡単な説明】
【図１】半導体メモリの構成を示す図である。
【図２】不良メモリセルを有する半導体メモリの救済処理を説明する図である。
【図３】不良メモリセルを有する半導体メモリの救済処理を説明する他の図である。
【図４】不良メモリセルを検索する処理を説明する概念図である。
【図５】従来のフェイル情報取り込み装置の構成を示す図である。
【図６】半導体メモリの救済ブロックにおける不良メモリセルの一例を示す図である。
【図７】従来のＳＢＦＭのデータの管理を説明する図である。
【図８】本発明の１実施形態に係るメモリ試験装置の構成を示す図である。
【図９】本発明の１実施形態に係るフェイル情報取り込み装置の構成を示す図である。
【図１０】本発明の１実施形態に係るＳＢＦＭフェイル取り込み制御部の構成を示す図である。
【図１１】本発明の１実施形態に係るＳＢＦＭのフェイル情報の取り込みを説明する図である。
【図１２】本発明の１実施形態に係るフェイル情報取り込み動作を説明する概念図である。
【図１３】本発明の１実施形態に係る半導体メモリの救済解析動作を説明する概念図である。
【符号の説明】
１０  タイミング発生器
２０  パターン発生器
３０  波形整形器
４０  半導体メモリ
５０  論理比較器
６０  フェイル情報取り込み装置
７０  救済解析器
１００  半導体メモリ試験装置
６０２  アドレス選択部
６０４  メモリコントロール部
６０６  メモリ
６０８  ＢＦＭアドレス選択部
６１０  ＳＢＦＭアドレス選択部
６１２  ＢＦＭ
６１４  ＳＢＦＭ
６１６  ＳＢＦＭフェイル取り込み制御部
６１８、６２４  論理和回路
６２０  レジスタ
６２２、６２２Ａ〜６２２Ｎ  論理積回路
【図１】
0004234863.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0004234863.tif 000012
【図１２】
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【図１３】
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