(57)【特許請求の範囲】
【請求項１】
第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、所定の第１のバイアス電圧が、また、前記第２及び第３のトランジスタのベースには、前記入力信号の大きさに応じたバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第２及び第３のトランジスタの極性と異なる極性の２つのトランジスタを用いてなり、前記第２及び第３のトランジスタのコレクタが入力段に接続されてなる第１のカレントミラー回路と、
前記第１のカレントミラー回路の出力段が入力段に接続される一方、２つの出力段の内、一方の出力段が前記第１及び第２のトランジスタのエミッタに、他方の出力段が前記第３及び第４のトランジスタのエミッタにそれぞれ接続されてなる第２のカレントミラー回路と、
前記第２のカレントミラー回路の前記入力段に接続された第１の定電流源とを具備してなることを特徴とする可変利得増幅回路。
【請求項２】
第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、所定の第１のバイアス電圧が、また、前記第２及び第３のトランジスタのベースには、前記入力信号の大きさに応じたバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第２及び第３のトランジスタの極性と異なる極性の２つのトランジスタを有し、前記２つのトランジスタは、ベースが相互に接続されると共に、各々のエミッタに前記直流電源電圧が印加される一方、前記２つのトランジスタの内、一方のトランジスタは、ベースとコレクタが前記第２及び第３のトランジスタのコレクタに接続されてなる第１のカレントミラー回路と、
前記第１のカレントミラー回路の前記２つのトランジスタの内、他方のトランジスタのコレクタが入力段に接続される一方、２つの出力段の内、一方の出力段が前記第１及び第２のトランジスタのエミッタに、他方の出力段が前記第３及び第４のトランジスタのエミッタにそれぞれ接続されてなる第２のカレントミラー回路と、
前記第２のカレントミラー回路の入力段に接続された第１の定電流源とを具備してなることを特徴とする可変利得増幅回路。
【請求項３】
請求項１記載の可変利得増幅回路において、
第１の定電流源に代えて、第１及び第２のトランジスタのエミッタとアースとの間に第２の定電流源が設けられ、
第３及び第４のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。
【請求項４】
請求項２記載の可変利得増幅回路において、
第１の定電流源に代えて、第１及び第２のトランジスタのエミッタとアースとの間に第２の定電流源が設けられ、
第３及び第４のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。
【請求項５】
第２のカレントミラー回路と第１及び第２の差動増幅回路との間に、２つのトランジスタを有してなる平衡増幅回路が設けられ、当該平衡増幅回路を介して入力信号が印加されるよう構成されてなることを特徴とする請求項１又は請求項２記載の可変利得増幅回路。
【請求項６】
平衡増幅回路は、２つのトランジスタを用いてなり、前記２つのトランジスタの内、一方のトランジスタのコレクタは、第１及び第２のトランジスタのエミッタに、前記２つのトランジスタの内、他方のトランジスタのコレクタは、第３及び第４のトランジスタのエミッタに、それぞれ接続され、
前記２つのトランジスタのベースには、所定の第２のバイアス電圧が印加される一方、
前記一方のトランジスタのエミッタが第２のカレントミラー回路の一方の出力段に、前記他方のトランジスタのエミッタが第２のカレントミラー回路の他方の出力段に、それぞれ接続されると共に、前記一方のトランジスタのエミッタと他方のトランジスタのエミッタとの間に入力信号が印加されるよう構成されてなることを特徴とする請求項５記載の可変利得増幅回路。
【請求項７】
請求項５記載の可変利得増幅回路において、
第１の定電流源に代えて、平衡増幅回路を構成する２つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第２の定電流源が設けられ、
前記２つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。
【請求項８】
請求項６記載の可変利得増幅回路において、
第１の定電流源に代えて、平衡増幅回路を構成する２つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第２の定電流源が設けられ、
前記２つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。
【請求項９】
第２のカレントミラー回路と第１及び第２の差動増幅回路との間に、２つのトランジスタを有してなる第３の差動増幅回路が設けられ、当該第３の差動増幅回路を介して入力信号が印加されるよう構成されてなることを特徴とする請求項１又は請求項２記載の可変利得増幅回路。
【請求項１０】
第３の差動増幅回路は、２つのトランジスタを有し、前記２つのトランジスタのエミッタは、インピーダンス素子を介して相互に接続されると共に、前記２つのトランジスタの内、一方のトランジスタのエミッタは、第２のカレントミラー回路の一方の出力段に、前記２つのトランジスタの内、他方のトランジスタのエミッタは、第２のカレントミラー回路の他方の出力段にそれぞれ接続され、
前記一方のトランジスタのコレクタは、第１及び第２のトランジスタのエミッタに、前記他方のトランジスタのコレクタは、前記第３及び第４のトランジスタのエミッタに、それぞれ接続され、
前記一方のトランジスタのベースは、第１のバイアス抵抗器を介して、また、前記他方のトランジスタのベースは、第２のバイアス抵抗器を介して、それぞれ所定の第２のバイアス電圧が印加されると共に、
前記一方のトランジスタのベースと前記他方のトランジスタのベースとの間に入力信号が印加されるよう構成されてなることを特徴とする請求項９記載の可変利得増幅回路。
【請求項１１】
請求項９記載の可変利得増幅回路において、
第１の定電流源に代えて、第３の差動増幅回路を構成する２つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第２の定電流源が設けられ、
前記２つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。
【請求項１２】
請求項１０記載の可変利得増幅回路において、
第１の定電流源に代えて、第３の差動増幅回路を構成する２つのトランジスタの内、一方のトランジスタのエミッタとアースとの間に、第２の定電流源が設けられ、
前記２つのトランジスタの内、他方のトランジスタのエミッタとアースとの間に第３の定電流源が設けられてなることを特徴とする可変利得増幅回路。
【請求項１３】
第３の差動増幅回路は、２つのトランジスタを有し、前記２つのトランジスタのエミッタは、相互に接続されて第２のカレントミラー回路の出力段に接続され、
前記２つのトランジスタの内、一方のトランジスタのコレクタは、第１及び第２のトランジスタのエミッタに、前記２つのトランジスタの内、他方のトランジスタのコレクタは、前記第３及び第４のトランジスタのエミッタに、それぞれ接続され、
前記一方のトランジスタのベースは、第１のバイアス抵抗器を介して、また、前記他方のトランジスタのベースは、第２のバイアス抵抗器を介して、それぞれ所定の第２のバイアス電圧が印加されると共に、
前記一方のトランジスタのベースと前記他方のトランジスタのベースとの間に入力信号が印加されるよう構成されてなることを特徴とする請求項９記載の可変利得増幅回路。
【請求項１４】
請求項１３記載の可変利得増幅回路において、
第１の定電流源に代えて、第３の差動増幅回路を構成する２つのトランジスタのエミッタとアースとの間に、第４の定電流源が設けられてなることを特徴とする可変利得増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＴＶチューナやＢＳチューナ等における高周波帯の信号を増幅するための可変利得増幅回路に係り、特に、電源電圧変動時における歪み特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の増幅回路としては、例えば、図３４に示されたような構成を有してなる可変利得増幅回路が知られている。
すなわち、同図を参照しつつこの可変利得増幅回路の構成、動作について説明すれば、まず、この可変利得増幅回路は、２つの差動増幅回路１１１，１１２と、入力段を形成する平衡増幅回路１１３とに大別されて構成されたものとなっているものである。
第１の差動増幅回路１１１は、ｎｐｎ形の第１及び第２のトランジスタ６１，６２を有してなるもので、相互にエミッタが接続される一方、第１のトランジスタ６１のコレクタは、第１のコレクタ抵抗器７１を介して直流電源８０に接続されると共に第１の出力端子８７に接続され、また、第２のトランジスタ６２のコレクタは、直流電源８０に直接接続されたものとなっている。
第２の差動増幅回路１１２は、ｎｐｎ形の第３及び第４のトランジスタ６３，６４を有してなるもので、相互にエミッタが接続される一方、第４のトランジスタ６４のコレクタは、第２のコレクタ抵抗器７２を介して直流電源８０に接続されると共に第２の出力端子８８に接続され、また、第３のトランジスタ６３のコレクタは、直流電源８０に直接接続されたものとなっている。
【０００３】
上述した第１及び第４のトランジスタ６１，６４のベースは、所定電圧の第１のバイアス電源８１に接続される一方、第２及び第３のトランジスタ６２，６３は、入力信号の変化に応じてその出力電圧が変化するよう構成されてなる可変バイアス電源８３に接続されている。
一方、平衡増幅回路１１３は、ｎｐｎ形の第５及び第６のトランジスタ６５，６６によるベース接地回路となっており、各々のベースは、相互に接続されると共に、所定電圧の第２のバイアス電源８２に接続されたものとなっている。そして、第５のトランジスタ６５のコレクタは、先の第１及び第２のトランジスタ６１，６２のエミッタに、第６のトランジスタ６６のコレクタは、先の第３及び第４のトランジスタ６３，６４のエミッタに、それぞれ接続されている。
【０００４】
また、第５及び第６のトランジスタ６５，６６のエミッタ側には、ｎｐｎ形の第７及び第８のトランジスタ６７，６８による定電流回路が構成されたものとなっている。すなわち、第７及び第８のトランジスタ６７，６８は、ベースが相互に接続される一方、第７のトランジスタ６７のコレクタは、先の第５のトランジスタ６５のエミッタと共に第１の入力端子８５に、第８のトランジスタ６８のコレクタは、先の第６のトランジスタ６６のエミッタと共に第２の入力端子８６に、それぞれ接続されている。
さらに、第７のトランジスタ６７のエミッタは、第１のエミッタ抵抗器７３を介して、第８のトランジスタ６８のエミッタは、第２のエミッタ抵抗器７４を介して、それぞれ共にアースに接続されたものとなっている。
【０００５】
またさらに、先の第１のトランジスタ６１のコレクタには、ｎｐｎ形の第９のトランジスタ６９のベースが、第４のトランジスタ６４のコレクタには、ｎｐｎ形の第１０のトランジスタ７０のベースが、それぞれ接続されている。
これら第９及び第１０のトランジスタ６９，７０のコレクタは、共に直流電源８０に接続される一方、第９のトランジスタ６９のエミッタは、第３及び第４のエミッタ抵抗器７５，７６を介してアースに接続されると共に、第３及び第４のエミッタ抵抗器７５，７６の相互の接続点が先の第７及び第８のトランジスタ６７，６８のベースに接続されたものとなっている。
また、第１０のトランジスタ７０のエミッタは、第５の抵抗器７７を介して第７及び第８のトランジスタ６７，６８のベースに接続されている。
【０００６】
かかる構成の可変利得増幅回路においては、可変バイアス電源８３の出力電圧は、第１及び第２の入力端子８５，８６に印加される入力信号に応じて変化されるようになっており、入力信号が小さい場合には、可変バイアス電源８３の電圧は、第１のバイアス電源８１の電圧より小さくなるように制御されるようになっている。そして、この場合、第１及び第４のトランジスタ６１，６４のコレクタ電流が流れ、コレクタ電圧は第１及び第２のコレクタ抵抗器７１，７２における電圧降下分だけ直流電源８０の出力電圧よりも小さな値となる。
そして、第９のトランジスタ６９のベースには、第１のトランジスタ６１のコレクタ電圧が、第１０のトランジスタ７０のベースには、第４のトランジスタ６４のコレクタ電圧が、それぞれ印加され、第９及び第１０のトランジスタ６９，７０のエミッタ電圧は、そのベース電圧よりベース・エミッタ間電圧ＶBEだけ低いものとなる。
【０００７】
第７及び第８のトランジスタ６７，６８のベースには、第９及び第１０のトランジスタ６９，７０の各エミッタから、抵抗器７５，７６，７７により分圧されたバイアス電圧が印加され、第７及び第８のトランジスタ６７，６８にコレクタ電流が流れることとなる。
一方、入力信号が大きくなると、可変バイアス電源８３の電圧は、第１のバイアス電源８１の電圧より大きくなり、先とは逆に、第１及び第４のトランジスタ６１，６４のコレクタ電流は小さくなり、それぞれのコレクタ電圧が上昇する。そのため、第７及び第８のトランジスタ６７，６８のベースに印加される電圧が大きくなり、第７及び第８のトランジスタ６７，６８のコレクタ電流は増大することとなる。すなわち、入力信号が大きい場合には、第７及び第８のトランジスタ６７，６８の電流も大きくなり、可変利得増幅回路の歪み特性の改善が図られるものとなっていた。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した構成においては、直流電源８０の電圧、すなわち電源電圧が何らかの原因で低下したような場合、第７及び第８のトランジスタ６７，６８のベース電圧が低下し、当然ながら第７及び第８のトランジスタ６７，６８のコレクタ電流も減少するため、可変利得増幅回路の電流も減少し、歪み特性が大きく劣化してしまうという問題があった。
本発明は、上記実状に鑑みてなされたもので、電源電圧が変動しても歪み特性が大きく劣化することがなく回路動作の安定した可変利得増幅回路を提供するものである。
【０００９】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る可変利得増幅回路は、
第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、所定の第１のバイアス電圧が、また、前記第２及び第３のトランジスタのベースには、前記入力信号の大きさに応じたバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第２及び第３のトランジスタの極性と異なる極性の２つのトランジスタを用いてなり、前記第２及び第３のトランジスタのコレクタが入力段に接続されてなる第１のカレントミラー回路と、
前記第１のカレントミラー回路の出力段が入力段に接続される一方、２つの出力段の内、一方の出力段が前記第１及び第２のトランジスタのエミッタに、他方の出力段が前記第３及び第４のトランジスタのエミッタにそれぞれ接続されてなる第２のカレントミラー回路と、
前記第２のカレントミラー回路の前記入力段に接続された第１の定電流源とを具備してなるものである。
【００１０】
かかる構成においては、第１及び第２の差動増幅回路の動作に応じて、換言すれば、入力信号の大小に応じて第１のカレントミラー回路の電流が増減され、それによって第２のカレントミラー回路の電流も増減されると共に、定電流源からの電流が第２のカレントミラー回路に供給されるよう構成されて、第２のカレントミラー回路により第１及び第２の差動増幅回路のエミッタ電流の供給がなされるので、電源電圧が低下しても、従来と異なり、電流の減少が少なくて済み、歪み特性の劣化が小さくなるものである。
【００１１】
かかる構成においては、第２のカレントミラー回路は、例えば、第７乃至第９の３つのトランジスタを有してなり、
この第７乃至第９第のトランジスタは、相互にベースが接続され、
第７のトランジスタのベースとコレクタとが相互に接続されると共に、第１のカレントミラー回路の２つのトランジスタの内、他方のトランジスタのコレクタに接続され、
第８のトランジスタのコレクタは、第１の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、第９のトランジスタのコレクタは、第２の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続される一方、
第７乃至第９のトランジスタのエミッタが共にアースに接続されるよう構成されてなるものが好適である。
【００１２】
また、第２のカレントミラー回路は、例えば、第７乃至第１０の４つのトランジスタを有してなり、
第７乃至第９のトランジスタは、相互にベースが接続されると共に、第１０のトランジスタのエミッタに接続され、
第７のトランジスタのコレクタは、第１０のトランジスタのベースと第１のカレントミラー回路の２つのトランジスタの内、他方のトランジスタのコレクタとにそれぞれ接続され、
第８のトランジスタのコレクタは、第１の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、第９のトランジスタのコレクタは、第２の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続される一方、
第７乃至第９のトランジスタのエミッタが共にアースに接続され、
第１０のトランジスタのコレクタには、直流電源電圧が印加されるよう構成されてなるものも好適である。
【００１３】
また、第２のカレントミラー回路は、例えば、第７乃至１１の５つのトランジスタを有してなり、
第７乃至第９のトランジスタ及び第１１のトランジスタは、相互にベースが接続されると共に、第１１のトランジスタのベースとコレクタとが相互に接続されて第１０のトランジスタのエミッタに接続され、
第７のトランジスタのコレクタは、第１０のトランジスタのベースと第１のカレントミラー回路の２つのトランジスタの内、他方のトランジスタのコレクタとにそれぞれ接続され、
第８のトランジスタのコレクタは、第１の差動増幅回路を構成する第１及び第２のトランジスタのエミッタに、第９のトランジスタのコレクタは、第２の差動増幅回路を構成する第３及び第４のトランジスタのエミッタに、それぞれ接続される一方、
第７乃至第９のトランジスタ及び第１１のトランジスタのエミッタが共にアースに接続され、
第１０のトランジスタのコレクタには、直流電源電圧が印加されるよう構成されてなるものも好適である。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図１乃至図４を参照しつつ第１の発明に係る可変利得増幅回路について説明する。
まず、図１を参照しつつ第１の発明に係る可変利得増幅回路の基本回路構成について説明する。
この第１の発明に係る可変利得増幅回路Ｓ１は、第１の差動増幅回路１０１と、第２の差動増幅回路１０２と、第１のカレントミラー回路１０４と、第２のカレントミラー回路１０５とを主たる構成要素としてなるものである（図１参照）。
第１の差動増幅回路１０１はｎｐｎ形の第１及び第２のトランジスタ１，２を有しなり、第２の差動増幅回路１０２は、ｎｐｎ形の第３及び第４のトランジスタ３，４を有してなるものとなっている。
【００１５】
第１の差動増幅回路１０１において、第１及び第２のトランジスタ１，２は、相互にエミッタが接続される一方、第１のトランジスタ１のコレクタは、第１のインピーダンス素子２１を介して直流電源３４に接続されると共に第１の出力端子５３に接続され、また、第２のトランジスタ２のコレクタは、第２の差動増幅回路１０２の第３のトランジスタ３のコレクタと共に、第１のカレントミラー回路１０４を構成するｐｎｐ形の第５及び第６のトランジスタ５，６のベースに接続されている。
この第５及び第６のトランジスタ５，６のコレクタは、共に直流電源３４に直接接続される一方、第５のトランジスタ５は、ベースとコレクタとが相互に接続されたものとなっている。
第２の差動増幅回路１０２において、第３及び第４のトランジスタ３，４は、相互にエミッタが接続される一方、第４のトランジスタ４のコレクタは、第２のインピーダンス素子２２を介して直流電源３４に接続されると共に第２の出力端子５４に接続されている。
【００１６】
そして、先の第１及び第４のトランジスタ１，４のベースは、相互に接続されると共に、所定の第１のバイアス電圧を出力する第１のバイアス電源３１に接続される一方、第２及び第３のトランジスタ２，３のベースが相互に接続され、可変バイアス電源３３に接続されたものとなっている。この可変バイアス電源３３は、後述する第１及び第２の入力端子５１，５２に印加される入力信号の大きさに応じて、その出力電圧が変化するよう構成されたものとなっている。
【００１７】
一方、第１のカレントミラー回路１０４を構成する第６のトランジスタ６のコレクタと直流電源３４との間には、第１の定電流源４１が接続されると共に、第６のトランジスタ６のコレクタは、第２のカレントミラー回路１０５に接続されるようになっている。
また、先の第１及び第２のトランジスタ１，２のエミッタと、第３及び第４のトランジスタ３，４のエミッタも、それぞれ第２のカレントミラー回路１０５に接続されると共に、第１及び第２のトランジスタ１，２のエミッタには、第１の入力端子５１が、第３及び第４のトランジスタ３，４のエミッタには、第２の入力端子５２が、それぞれ接続されたものとなっている。
【００１８】
かかる構成における動作について説明すれば、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなる。その結果、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れ、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれのインピーダンス素子２１，２２における電圧降下分だけ減じた大きさとなる。
一方、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第１のカレントミラー回路１０４において、第５のトランジスタ５のコレクタ電流も流れず、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も流れない状態となる。
このため、第２のカレントミラー回路１０５には、第１及び第２の入力端子５１，５２への入力信号が小さい場合には、いわば初期電流として第１の定電流源４１からの電流が供給されることとなる。
その結果、第１及び第２のトランジスタ１，２のエミッタと第２のカレントミラー回路１０５とを接続する線路と（換言すれば第２のカレントミラー回路１０５の一方の出力段）、第３及び第４のトランジスタ３，４のエミッタと第２のカレントミラー回路１０５とを接続する線路（換言すれば第２のカレントミラー回路１０５の他方の出力段）には、第１の定電流源４１の電流がいわゆるカレントミラー比によって配分された大きさの電流が流れることとなる。
【００１９】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。
そして、第２のカレントミラー回路１０５には、先の場合と異なり、第１の定電流源４１からの電流に加えて、第６のトランジスタ６のコレクタ電流も流れ込むこととなる。
したがって、入力信号の増大に対応して、第１及び第２のトランジスタ１，２のエミッタと第２のカレントミラー回路１０５とを接続する線路と、第３及び第４のトランジスタ３，４のエミッタと第２のカレントミラー回路１０５とを接続する線路には、第１の定電流源４１からの電流と第６のトランジスタ６のコレクタ電流の和の電流がいわゆるカレントミラー比で配分されて流れるため、入力信号の増大による歪みの改善が図られることとなる。
【００２０】
また、電源電圧が低下したとしても、第１及び第２のトランジスタ１，２のエミッタと第２のカレントミラー回路１０５とを接続する線路と、第３及び第４のトランジスタ３，４のエミッタと第２のカレントミラー回路１０５とを接続する線路のそれぞれに流れる電流は、第２のカレントミラー回路１０５により供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００２１】
次に、第１の発明に係る可変利得増幅回路Ｓ１のより具体的な第１の構成例について図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、この図２に示された可変利得増幅回路Ｓ１ａは、次述するように第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図１において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが用いられてなる点を除けば、他の回路構成は、基本的に先の図１に示されたものと同一のものである。
【００２２】
第２のカレントミラー回路１０５Ａは、ｎｐｎ形の第７乃至第９のトランジスタ７〜９を有して構成されたものとなっており、まず、第７のトランジスタ７は、ベースとコレクタとが接続されると共に、第６のトランジスタ６のコレクタに接続される一方、エミッタは、アースに接続されたものとなっている。
また、この第７のトランジスタ７のベースは、第８及び第９のトランジスタ８，９のベースとも相互に接続されたものとなっている。
そして、第８のトランジスタ８のコレクタは、第１及び第２のトランジスタ１，２のエミッタに接続されると共に、第１の入力端子５１に接続される一方、第８のトランジスタ８のエミッタは、アースに接続されている。
さらに、第９のトランジスタ９のコレクタは、第３及び第４のトランジスタ３，４のエミッタに接続されると共に、第２の入力端子５２に接続される一方、エミッタは、アースに接続されている。
【００２３】
次に、かかる構成における動作について説明する。
まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれの抵抗器２１ａ，２２ａにおける電圧降下分だけ減じた大きさとなるのは先の図１に示された回路構成の場合と同一である。
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となるのも先の図１に示された回路構成の場合と同一である。
【００２４】
そのため、第２のカレントミラー回路１０５Ａの第７のトランジスタ７のコレクタには、第１及び第２の入力端子５１，５２への入力信号が小さい場合には、いわば初期電流として第１の定電流源４１からの電流がコレクタ電流として流れることとなると共に、カレントミラー比に応じて第８及び第９のトランジスタ８，９にもコレクタ電流が流れることとなる。
【００２５】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。
そして、第２のカレントミラー回路１０５Ａの第７のトランジスタ７には、先の場合と異なり、第１の定電流源４１からの電流に加えて、第６のトランジスタ６のコレクタ電流も流れ込むこととなる。
【００２６】
したがって、第８及び第９のトランジスタ８，９のコレクタにも、第１の定電流源４１の電流と第６のトランジスタ６のコレクタ電流の和の電流がカレントミラー比によって配分されて流れるため、入力信号の増大による歪みの改善が図られることとなる。
また、電源電圧が低下したとしても、第８及び第９のトランジスタ８，９のコレクタ電流は、上述したように第７のトランジスタ７によるカレントミラー動作による電流供給によるものであるため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００２７】
次に、第１の発明に係る可変利得増幅回路Ｓ１のより具体的な第２の構成例について図３を参照しつつ説明する。なお、図１又は図２に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図３に示された可変利得増幅回路Ｓ１ｂは、図２に示された回路構成を基本として、図２に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
すなわち、ベース電流補償用トランジスタとしてｎｐｎ形の第１０のトランジスタ１０が、そのコレクタが直流電源３４に接続される一方、そのベースが第６及び第７のトランジスタ６，７のコレクタに、また、エミッタが第７乃至第９のトランジスタ７〜９のベースに、それぞれ接続されて設けられたものとなっている。
【００２８】
かかる構成においては、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図２に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
なお、この可変利得増幅回路Ｓ１ｂの全体的な回路動作は、上述した点を除けば、図２の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００２９】
次に、第１の発明に係る可変利得増幅回路Ｓ１のより具体的な第３の構成例について図４を参照しつつ説明する。なお、図１、図２又は図３に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図４に示された可変利得増幅回路Ｓ１ｃは、図２に示された回路構成を基本として、第２のカレントミラー回路１０５Ａに代えて、次述するように構成されてなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
第２のカレントミラー回１０５Ｃは、ベース電流の補償とトランジスタのコレクタ・エミッタ間電圧に応じてコレクタ電流がまちまちとなるいわゆるアーリ効果対策を講じた回路構成となっているものである。
【００３０】
すなわち、第７乃至第９のトランジスタ７〜９といわゆるカレントぺアとなるｎｐｎ形の第１１のトランジスタ１１と、ベース電流補償用トランジスタとしてｎｐｎ形の第１０のトランジスタ１０が次述するように設けられている。
まず、第１０のトランジスタ１０のベースは、第６及び第７のトランジスタ６，７のコレクタに接続される一方、第１１のトランジスタ１１は、そのベースとコレクタとが相互に接続されると共に、第７乃至第９のトランジスタ７〜９のベースに接続されたものとなっている。
そして、第１０のトランジスタ１０のコレクタは、直流電源３４に接続される一方、エミッタは、第１１のトランジスタ１１のコレクタと接続されており、第１１のトランジスタ１１のエミッタは、アースに接続されたものとなっている。
【００３１】
かかる構成においては、第１０のトランジスタ１０により第７乃至第９のトランジスタ７〜９及び第１１のトランジスタ１１のベース電流が補償されて、第７のトランジスタ７には、第６のトランジスタ６からの電流がほぼ全て流れ込みコレクタ電流となると共に、第７及び第１１のトランジスタ７，１１のコレクタ・エミッタ間電圧がベース・エミッタ間電圧に保持されるため、いわゆるアーリ効果によるコレクタ電流のばらつきが低減されることとなる。
なお、この可変利得増幅回路Ｓ１ｃの全体的な回路動作は、上述した点を除けば、図２の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００３２】
次に、第２の発明に係る可変利得増幅回路Ｓ２の基本回路構成について、図５を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図５に示された可変利得増幅回路Ｓ２は、先に図１に示された回路構成を基本とし、図１に示された回路構成における第１の定電流源４１に代えて、第２及び第３の定電流源４２，４３が次述するようにして設けられたものである。
【００３３】
すなわち、この可変利得増幅回路Ｓ２は、第１の差動増幅回路１０１と、第２の差動増幅回路１０２と、第１のカレントミラー回路１０４と、第２のカレントミラー回路１０５とを主たる構成要素としてなるものである点は、先の図１に示されたものと同一である。
そして、この可変利得増幅回路Ｓ２においては、図１における第１の定電流源４１に代えて、第１及び第２のトランジスタ１，２のエミッタとアースとの間に第２の定電流源４２が、また、第３及び第４のトランジスタ３，４のエミッタとアースとの間に、第３の定電流源４３が、それぞれ設けられたものとなっている。
【００３４】
かかる構成における動作について説明すれば、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれのインピーダンス素子２１，２２における電圧降下分だけ減じた大きさとなるのは先の図１に示された回路構成の場合と同一である。
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となるのも先の図１に示された回路構成の場合と同一である。したがって、この場合、第２のカレントミラー回路１０５には、第６のトランジスタ６からの電流供給はなされず、このため、第２のカレントミラー回路１０５による第１及び第２のトランジスタ１，２のエミッタ電流及び第３及び第４のトランジスタ３，４のエミッタ電流の発生はなくなるが、第１及び第２のトランジスタ１，２のエミッタ電流は、第２の定電流源４２により、第３及び第４のトランジスタ３，４のエミッタ電流は、第３の定電流源４３により、それぞれ確保されることとなる。
【００３５】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加する。したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。この第６のトランジスタ６のコレクタ電流は、第２のカレントミラー回路１０５にも流れることとなる。
したがって、第１及び第２のトランジスタ１，２のエミッタ電流は、先の第２の定電流源４２の電流と第２のカレントミラー回路１０５の電流との和となり、また、第３及び第４のトランジスタ３，４のエミッタ電流は、先の第３の定電流源４３の電流と、第２のカレントミラー回路１０５の電流との和となり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【００３６】
また、電源電圧が低下したとしても、第１及び第２のトランジスタ１，２のエミッタ電流及び第３及び第４のトランジスタ３，４のエミッタ電流は、上述のように、第２及び第３の定電流源４２，４３並びに第２のカレントミラー回路１０５により供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００３７】
次に、可変利得増幅回路Ｓ２のより具体的な第１の構成例について図６を参照しつつ説明する。なお、図２及び図５に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、この図６に示された可変利得増幅回路Ｓ２ａは、次述するように第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図５において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが用いられてなる点を除けば、他の回路構成は、基本的に先の図５に示されたものと同一のものである。
そして、第２のカレントミラー回路１０５Ａの具体的構成は、先の図２に示された構成と同一のものであり、その詳細についての再度の説明は省略することとする。
【００３８】
次に、かかる構成における動作について説明する。
まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれの抵抗器２１ａ，２２ａにおける電圧降下分だけ減じた大きさとなるのは先の図５に示された回路構成の場合と同一である。
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となるのも先の図５に示された回路構成の場合と同一である。
【００３９】
そのため、第２のカレントミラー回路１０５Ａの第７のトランジスタ７のコレクタには、第６のトランジスタ６からの電流は流れず、したがって、第８及び第９のトランジスタ８，９にも第７のトランジスタ７による電流は生じない。
しかしながら、この場合、第１及び第２のトランジスタ１，２のエミッタ電流は、第２の定電流源４２により、第３及び第４のトランジスタ３，４のエミッタ電流は、第３の定電流源４３により、それぞれ供給されることとなる。
【００４０】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加する。したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。そして、第８及び第９のトランジスタ８，９にもカレントミラー比に応じたコレクタ電流が流れることとなる。
したがって、第１及び第２のトランジスタ１，２のエミッタ電流は、先の第２の定電流源４２の電流と第８のトランジスタ８のコレクタ電流との和の電流が、カレントミラー比により配分された大きさとなり、また、第３及び第４のトランジスタ３，４のエミッタ電流は、先の第３の定電流源４３の電流と、第９のトランジスタ９のコレクタ電流との和の電流がカレントミラー比により配分された大きさとなり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【００４１】
また、電源電圧が低下したとしても、第１及び第２のトランジスタ１，２のエミッタ電流及び第３及び第４のトランジスタ３，４のエミッタ電流は、上述のように、第２及び第３の定電流源４２，４３並びに第２のカレントミラー回路１０５Ａにより供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００４２】
次に、可変利得増幅回路Ｓ２のより具体的な第２の構成例について図７を参照しつつ説明する。なお、図３又は図６に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図７に示された可変利得増幅回路Ｓ２ｂは、先の図６に示された回路構成例を基本として、図６に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
すなわち、ベース電流補償用トランジスタとして第１０のトランジスタ１０は、そのコレクタが直流電源３４に接続される一方、そのベースが第６及び第７のトランジスタ６，７のコレクタに、また、エミッタが第７乃至第９のトランジスタ７〜９のベースに、それぞれ接続されて設けられたものとなっている。そして、第２のカレントミラー回路１０５Ｂは、先の図３に示された第２のカレントミラー回路１０５Ｂと同一構成のものである。
【００４３】
かかる構成においては、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図６に示された回路構成例の場合に比して、第８及び第９のトランジスタ８，９のコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
なお、この可変利得増幅回路Ｓ２ｂの全体的な回路動作は、上述した点を除けば、図６の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００４４】
次に、可変利得増幅回路Ｓ２のより具体的な第３の構成例について図８を参照しつつ説明する。なお、図４又は図６に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図８に示された可変利得増幅回路Ｓ２ｃは、先の図７に示された回路構成例を基本として、第２のカレントミラー回路１０５Ｂに代えて、先に図４において示された構成を有してなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
【００４５】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｃが構成されており、その接続の詳細についての再度の説明は省略することとする。
【００４６】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ２ｃの全体的な回路動作は、図６の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００４７】
次に、第３の発明に係る可変利得増幅回路Ｓ３の基本回路構成について、図９を参照しつつ説明する。なお、図１又は図３に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図９に示された可変利得増幅回路Ｓ３は、先に図１に示された回路構成を基本とし、これに次述するような平衡増幅回路１０６が付加されて構成されたものとなっている。
すなわち、平衡増幅回路１０６は、ｎｐｎ形の第１２及び第１３のトランジスタ１２，１３を有して構成されたもので、第１２及び第１３のトランジスタ１２，１３は、相互にベースが接続されると共に、第２のバイアス電源３２による所定の第２のバイアス電圧が印加されるようになっている一方、第１２のトランジスタ１２のコレクタは、第１の差動増幅回路１０１の第１及び第２のトランジスタ１，２のエミッタに、また、第１３のトランジスタ１３のコレクタは、第２の差動増幅回路１０２の第３及び第４のトランジスタ３，４のエミッタに、それぞれ接続されたものとなっている。
さらに、第１２のトランジスタ１２のエミッタは、第２のカレントミラー回路１０５の一方の出力段と共に第１の入力端子５１に接続されており、また、第１３のトランジスタ１３のエミッタは、第２のカレントミラー回路１０５の他方の出力段と共に第２の入力端子５２に接続されたものとなっている。
【００４８】
かかる構成においては、平衡増幅回路１０６は、ベース接地回路の構成を採るものであるため、その入力側と出力側との容量的な結合が小さいことから、第１及び第２の入力端子５１，５２に接続される図示されない前段の回路からの電気的な影響が第１及び第２の差動増幅回路１０１，１０２に及ぶことを抑圧でき、安定した回路動作が確保されることとなる。
なお、この可変利得増幅回路Ｓ３の全体的な回路動作は、上述した点を除けば、図１の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００４９】
次に、第３の発明に係る可変利得増幅回路Ｓ３のより具体的な第１の構成例について図１０を参照しつつ説明する。なお、図２又は図９に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１０に示された可変利得増幅回路Ｓ３ａは、第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図９において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが用いられてなる点を除けば、他の回路構成は、基本的に先の図９に示されたものと同一のものである。
そして、第２のカレントミラー回路１０５Ａの回路構成は、先に図２に示された回路構成例と同一のものとなっている。
【００５０】
次に、かかる構成における動作について説明すれば、まず、平衡増幅回路１０６は、ベース接地回路の構成を採るものであるため、その入力側と出力側との容量的な結合が小さいことから、第１及び第２の入力端子５１，５２に接続される図示されない前段の回路からの電気的な影響が第１及び第２の差動増幅回路１０１，１０２に及ぶことを抑圧でき、安定した回路動作が確保されることとなる。
そして、かかる平衡増幅回路１０６による作用を除けば、この可変利得増幅回路Ｓ３ａ全体の回路動作は、図２の構成例で説明したと基本的に同様のものである。
すなわち、再度ここで説明をすれば、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれの抵抗器２１ａ，２２ａにおける電圧降下分だけ減じた大きさとなる。
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となる。
【００５１】
そのため、第２のカレントミラー回路１０５Ａの第７のトランジスタ７のコレクタには、第１及び第２の入力端子５１，５２への入力信号が小さい場合には、いわば初期電流として第１の定電流源４１からの電流がコレクタ電流として流れることとなると共に、カレントミラー比に応じた電流が第８及び第９のトランジスタ８，９のコレクタ電流として流れることとなる。
【００５２】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。
そして、第２のカレントミラー回路１０５Ａの第７のトランジスタ７には、先の場合と異なり、第１の定電流源４１からの電流に加えて、第６のトランジスタ６のコレクタ電流も流れ込むこととなる。
【００５３】
したがって、第８及び第９のトランジスタ８，９のコレクタには、第１の定電流源４１の電流と第６のトランジスタ６のコレクタ電流の和が、カレントミラー比に応じて配分された電流が流れるため、入力信号の増大による歪みの改善が図られることとなる。
また、電源電圧が低下したとしても、第８及び第９のトランジスタ８，９のコレクタ電流は、上述したように第７のトランジスタ７によるカレントミラー動作による電流供給によるものであるため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【００５４】
次に、第３の発明に係る可変利得増幅回路Ｓ３のより具体的な第２の構成例について図１１を参照しつつ説明する。なお、図３又は図１０に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１１に示された可変利得増幅回路Ｓ３ｂは、図１０に示された構成を基本として、図１０に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。そして、第２のカレントミラー回路１０５Ｂは、先に図３に示されたものと同一のものであり、ここでの再度の詳細な説明は省略することとする。
【００５５】
かかる構成において、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図１０に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ３ｂの全体的な回路動作は、上述した点を除けば、図１０の構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００５６】
次に、第３の発明に係る可変利得増幅回路Ｓ３のより具体的な第３の構成例について図１２を参照しつつ説明する。なお、図４又は図１０に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１２に示された可変利得増幅回路Ｓ３ｃは、図１０に示された回路構成例を基本として、第２のカレントミラー回路１０５Ａに代えて、第２のカレントミラー回路１０５Ｃが設けられてなるもので、この第２のカレントミラー回路１０５Ｃは、先に図４に示されたものと同一のものであり、その詳細な説明は省略することとする。
【００５７】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ３ｃの全体的な回路動作は、図１０の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００５８】
次に、第４の発明に係る可変利得増幅回路Ｓ４の基本回路構成について、図１３を参照しつつ説明する。なお、図５又は図９に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１３に示された可変利得増幅回路Ｓ４は、先に図９に示された回路構成を基本とし、これに、図５に示された回路構成例における第２及び第３の定電流源４２，４３を付加して構成されたものとなっている。
すなわち、第２の定電流源４２が、第１２のトランジスタ１２のエミッタ、第１の出力端子５３及び第２のカレントミラー回路１０５の一方の出力段と、アースとの間に設けられ、また、第３の定電流源４３が第１３のトランジスタ１３のエミッタ、第２の出力端子５４及び第２のカレントミラー回路１０５の他方の出力段と、アースとの間に設けられて構成されたものとなっている。
【００５９】
かかる構成における動作は、平衡増幅回路１０６がある点を除けば、先に図５に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００６０】
次に、第４の発明に係る可変利得増幅回路Ｓ４のより具体的な第１の構成例について図１４を参照しつつ説明する。なお、図２、図６又は図１３に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１４に示された可変利得増幅回路Ｓ４ａは、第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図１３において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが用いられてなる点を除けば、他の回路構成は、基本的に先の図１３に示されたものと同一のものである。
【００６１】
そして、第２のカレントミラー回路１０５Ａは、先に図２に示された回路構成例の場合と同一のものである。
すなわち、ｎｐｎ形の第７乃至第９のトランジスタ７〜９によって、第２のカレントミラー回路  が構成されており、第８のトランジスタ８のコレクタ、第１２のトランジスタ１２のエミッタ及び第１の入力端子５１と、アースとの間に第２の定電流源４２が、また、第９のトランジスタ９のコレクタ、第１３のトランジスタ１３のエミッタ及び第２の入力端子５２と、アースとの間に第３の定電流源４３が、それぞれ設けられた構成となっているものである。
【００６２】
かかる構成における動作は、平衡増幅回路１０６が設けられて、それにより先に図９に示された回路構成例において説明したように、第１及び第２の入力端子５１，５２に接続される図示されない前段の回路が、第１及び第２の差動増幅回路１０１，１０２へ及ぼす影響が極めて小さいという点を除けば、先に図６に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００６３】
次に、第４の発明に係る可変利得増幅回路Ｓ４のより具体的な第２の構成例について図１５を参照しつつ説明する。なお、図３又は１４図に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１５に示された可変利得増幅回路Ｓ４ｂは、図１４に示された回路構成例を基本として、図１５に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
すなわち、第１０のトランジスタ１０は、先に図３で示された回路構成例の場合と同様な回路接続で設けられたもので、その回路接続についてここでの再度の詳細な説明は省略することとする。
【００６４】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図１４に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ４ｂの全体的な回路動作は、上述した点を除けば、図１４に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【００６５】
次に、第４の発明に係る可変利得増幅回路Ｓ４のより具体的な第３の構成例について図１６を参照しつつ説明する。なお、図４又は図１４に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１６に示された可変利得増幅回路Ｓ４ｃは、先に図１４に示された回路構成例を基本として、第２のカレントミラー回路１０５Ａに代えて、先に図４において示された構成を有してなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
【００６６】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｃが構成されており、その接続の詳細についての再度の説明は省略することとする。
【００６７】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ４ｃの全体的な回路動作は、図１４の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００６８】
次に、第５の発明に係る可変利得増幅回路Ｓ５の基本回路構成について、図１７を参照しつつ説明する。なお、図１に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１７に示された可変利得増幅回路Ｓ５は、先に図１に示された回路構成を基本とし、これに、第３の差動増幅回路１０３が次述するように付加されて構成されたものとなっている。
【００６９】
すなわち、第３の差動増幅回路１０３は、ｎｐｎ形の第１４及び第１５のトランジスタ１４，１５、第１及び第２のバイアス抵抗器２４，２５、第３のインピーダンス素子２３及び第２のバイアス電源３２を主たる構成要素としてなるものである。
まず、第１４のトランジスタ１４は、そのコレクタが第１及び第２のトランジスタ１，２のエミッタに、また、第１５のトランジスタ１５のコレクタは、第３及び第４のトランジスタ３，４のエミッタに、それぞれ接続されている一方、第１４及び第１５のトランジスタ１４，１５のエミッタは、それぞれ第２のカレントミラー回路１０５の出力段に接続されたものとなっていると共に、第３のインピーダンス素子２３を介して相互に接続されたものとなっている。
【００７０】
また、第１４のトランジスタ１４のベースは、第１の入力端子５１に接続されると共に、第１のバイアス抵抗器２４を介して、所定の第２のバイアス電圧を出力する第２のバイアス電源３２に接続される一方、第１５のトランジスタ１５のベースは、第２の入力端子５２に接続されると共に、第２のバイアス抵抗器２５を介して、第２のバイアス電源３２に接続されたものとなっている。
【００７１】
かかる構成における動作は、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３により増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、先に図１に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略すなお、第３の差動増幅回路１０３は、後述する図２５における第３の差動増幅回路１０３Ａの回路と異なり、第１４及び第１５のトランジスタ１４，１５のエミッタが第３のインピーダンス素子２３を介して接続されているため、良く知られているようにエミッタ同士が直接接続された構成の第３の差動増幅回路１０３Ａに比して、入力信号のいわゆるダイナミック・レンジが大きく、比較的大きな信号入力にも十分対応できるものとなっている。
【００７２】
次に、第５の発明に係る可変利得増幅回路Ｓ５のより具体的な第１の構成例について図１８を参照しつつ説明する。なお、図２又は図１７に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１８に示された可変利得増幅回路Ｓ５ａは、第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図１７において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａ、第３のインピーダンス素子２３として第３の抵抗器２３ａが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図１７に示されたものと同一のものである。
そして、第２のカレントミラー回路１０５Ａの回路構成は、先に図２に示された回路構成例の場合と同一のものとなっており、第８のトランジスタ８のコレクタは、第１４のトランジスタ１４のエミッタ及び第３の抵抗器２３ａの一方の端子に、また、第９のトランジスタ９のコレクタは、第１５のトランジスタ１５のエミッタ及び第３の抵抗器２３ａの他方の端子に、それぞれ接続されたものとなっている。
【００７３】
かかる構成における動作は、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３により増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、先に図２に示された回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００７４】
次に、第５の発明に係る可変利得増幅回路Ｓ５のより具体的な第２の構成例について図１９を参照しつつ説明する。なお、図３又は図１８に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図１９に示された可変利得増幅回路Ｓ５ｂは、図１８に示された回路構成例を基本とし、図１８に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
そして、第２のカレントミラー回路１０５Ｂは、先に図３で示されたものと同一構成を有してなるもので、ここでの再度の詳細な説明は省略することとする。
【００７５】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図１８に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ５ｂの全体的な回路動作は、上述した点を除けば、図１８に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【００７６】
次に、第５の発明に係る可変利得増幅回路Ｓ５のより具体的な第３の構成例について図２０を参照しつつ説明する。なお、図４又は図１８に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２０に示された可変利得増幅回路Ｓ５ｃは、先に図１８に示された回路構成例を基本として、第２のカレントミラー回路１０５Ｂに代えて、先に図４において示された構成を有してなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
【００７７】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｃが構成されており、その接続の詳細についての再度の説明は省略することとする。
【００７８】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ５ｃの全体的な回路動作は、図１８の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００７９】
次に、第６の発明に係る可変利得増幅回路Ｓ６の基本回路構成について、図２１を参照しつつ説明する。なお、図５又は図１７に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２１に示された可変利得増幅回路Ｓ６は、先に図１７に示された回路構成を基本とし、これに、図１７に示された回路構成例における第１の定電流源４１に代えて、第２及び第３の定電流源４２，４３が次述するように付加されて構成されたものとなっている。
【００８０】
すなわち、可変利得増幅回路Ｓ６においては、図１７における第１の定電流源４１に代えて、第１４のトランジスタ１４のエミッタとアースとの間に第２の定電流源４２が、第１５のトランジスタ１５のエミッタとアースとの間に、第３の定電流源４３が、それぞれ設けられたものとなっている。
【００８１】
かかる構成における動作は、まず、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３により増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、基本的には、先に図５に示された回路構成例で説明したと同様である。
すなわち、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなり、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる結果、それぞれのコレクタ電圧は、直流電源３４による電源電圧から、それぞれのインピーダンス素子２１，２２における電圧降下分だけ減じた大きさとなる。
【００８２】
またこのとき、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となる。
したがって、この場合、第２のカレントミラー回路１０５には、第６のトランジスタ６からの電流供給はなされず、このため、第２のカレントミラー回路１０５による第１４及び第１５のトランジスタ１４，１５のエミッタ電流の供給はなくなるが、第２及び第３の定電流源４２，４３により確保されることとなる。
【００８３】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。この第６のトランジスタ６のコレクタ電流は、第２のカレントミラー回路１０５にも流れることとなる。
したがって、第１４のトランジスタ１４のエミッタ電流は、先の第２の定電流源４２の電流と第２のカレントミラー回路１０５による電流との和となり、また、第１５のトランジスタ１５のエミッタ電流は、先の第３の定電流源４３の電流と、第２のカレントミラー回路１０５による電流との和となり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【００８４】
次に、第６の発明に係る可変利得増幅回路Ｓ６のより具体的な第１の構成例について図２２を参照しつつ説明する。なお図２又は図２１に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２２に示された可変利得増幅回路Ｓ６ａは、第２のカレントミラー回路１０５Ａの具体的な構成が示されたものである点と、先の図２１において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａ、第３のインピーダンス素子２３として第３の抵抗器２３ａが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図２１に示されたものと同一のものである。
【００８５】
そして、第２のカレントミラー回路１０５Ａの回路構成は、先に図２に示された回路構成例の場合と同一のものとなっている。
すなわち、ｎｐｎ形の第７乃至第９のトランジスタ７〜９によって、第２のカレントミラー回路１０５Ａが構成されており、第８のトランジスタ８のコレクタと第１４のトランジスタ１４のエミッタとが相互に接続され、この接続点とアースとの間に第２の定電流源４２が、また、第９のトランジスタ９のコレクタと第１５のトランジスタ１５のエミッタとが相互に接続され、この接続点とアースとの間に第３の定電流源４３が、それぞれ設けられた構成となっているものである。
【００８６】
かかる構成における動作は、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３により増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、先に図６に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【００８７】
次に、第６の発明に係る可変利得増幅回路Ｓ６のより具体的な第２の構成例について図２３を参照しつつ説明する。なお図３又は図２２に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２３に示された可変利得増幅回路Ｓ６ｂは、図２２に示された回路構成例を基本として、図２２に示された第２のカレントミラー回路１０５Ａにベース電流補償のための構成が付加されて第２のカレントミラー回路１０５Ｂとして構成されたものである。
すなわち、第１０のトランジスタ１０は、先に図３で示された回路構成例の場合と同様な回路接続で設けられたもので、その回路接続についてここでの再度の詳細な説明は省略することとする。
【００８８】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃至第９のトランジスタ７〜９のベース電流が十分に補償されるため、図２２に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃至第９のトランジスタ７〜９のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ６ｂの全体的な回路動作は、上述した点を除けば、図２２に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【００８９】
次に、第６の発明に係る可変利得増幅回路Ｓ６のより具体的な第３の構成例について図２４を参照しつつ説明する。なお、図４又は図２２に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２４に示された可変利得増幅回路Ｓ６ｃは、先に図２２に示された回路構成例を基本として、第２のカレントミラー回路１０５Ａに代えて、先に図４において示された構成を有してなる第２のカレントミラー回路１０５Ｃが設けられてなるものである。
【００９０】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｃが構成されており、その接続の詳細についての再度の説明は省略することとする。
【００９１】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｃにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ６ｃの全体的な回路動作は、図２２の回路構成例で説明したと基本的に同様であるので、ここでの詳細な説明は省略する。
【００９２】
次に、第７の発明に係る可変利得増幅回路Ｓ７の基本回路構成について、図２５を参照しつつ説明する。なお、図１７に示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２５に示された可変利得増幅回路Ｓ７は、先に図１７に示された回路構成を基本として、図１７に示された第３のインピーダンス素子２３を用いることなく次述するように第３の差動増幅回路１０３Ａが構成されたものとなっている。さらに、第２のカレントミラー回路１０５Ｄの出力段が一つとなっているものである。
【００９３】
すなわち、第３の差動増幅回路１０３Ａは、ｎｐｎ形の第１４及び第１５のトランジスタ１４，１５、第１及び第２のバイアス抵抗器２４，２５及び第２のバイアス電源３２を主たる構成要素としてなるものである。
まず、第１４のトランジスタ１４は、そのコレクタが第１及び第２のトランジスタ１，２のエミッタに、また、第１５のトランジスタ１５のコレクタは、第３及び第４のトランジスタ３，４のエミッタに、それぞれ接続されている一方、第１４及び第１５のトランジスタ１４，１５のエミッタは相互に接続されて第２のカレントミラー回路１０５Ｄの出力段に接続されたものとなっている。
また、第１４のトランジスタ１４のベースは、第１の入力端子５１に接続されると共に、第１のバイアス抵抗器２４を介して、所定の第２のバイアス電圧を出力する第２のバイアス電源３２に接続される一方、第１５のトランジスタ１５のベースは、第２の入力端子５２に接続されると共に、第２のバイアス抵抗器２５を介して、第２のバイアス電源３２に接続されたものとなっている。
【００９４】
かかる構成において、第３の差動増幅回路１０３Ａは、第１４及び第１５のトランジスタ１４，１５のエミッタが直接接続された構成となっており、この点において先の図１８に示された第３の差動増幅回路１０３においては、第３の抵抗器２３ａを介して第１４及び第１５のトランジスタ１４，１５のエミッタが相互に接続された構成と異なるものとなっている。
この第３の差動増幅回路１０３Ａのように第１４及び第１５のトランジスタ１４，１５のエミッタが直接接続された構成においては、入力信号のいわゆるダイナミック・レンジが大きい場合には飽和状態となってしまうため、比較的小信号入力に適するものである。
そして、入力信号のダイナミック・レンジを拡大するべく構成されたものが先の第３の差動増幅回路１０３であり、第３の差動増幅回路１０３は、第３の抵抗器２３ａを介して第１４及び第１５のトランジスタ１４，１５のエミッタを相互に接続して、いわゆるコンダクタンスを低下させて入力信号のダイナミック・レンジの拡大が図られたものとなっている。
【００９５】
この可変利得増幅回路Ｓ７の動作は、上述したように第３の差動増幅回路１０３Ａが小信号入力に適するものである点を除けば、基本的な動作は、先に図１７に示された回路構成例の場合と同様であるので、ここでの詳細な説明は省略する。
【００９６】
次に、第７の発明に係る可変利得増幅回路Ｓ７のより具体的な第１の構成例について図２６を参照しつつ説明する。なお、図２５に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２６に示された可変利得増幅回路Ｓ７ａは、第２のカレントミラー回路１０５Ｅの具体的な構成が示されたものである点と、先の図２５において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図２５に示されたものと同一のものである。
【００９７】
すなわち、第２のカレントミラー回路１０５Ｅは、ｎｐｎ形の第７及び第８のトランジスタ７，８を用いてなり、まず、第７のトランジスタ７は、ベースとコレクタとが接続されると共に、第６のトランジスタ６のコレクタに接続される一方、エミッタは、アースに接続されたものとなっている。
また、この第７のトランジスタ７のベースは、第８のトランジスタ８のベースとも相互に接続されたものとなっている。
そして、第８のトランジスタ８のコレクタは、第１４及び第１５のトランジスタ１４，１５のエミッタに接続される一方、第８のトランジスタ８のエミッタは、アースに接続されたものとなっている。
【００９８】
かかる構成における動作は、第１及び第２の入力端子５１，５２に印加された入力信号が、第３の差動増幅回路１０３Ａにより増幅されて第１及び第２の差動増幅回路１０１，１０２へ入力されることとなる点を除けば、先に図１８に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【００９９】
次に、第７の発明に係る可変利得増幅回路Ｓ７のより具体的な第２の構成例について図２７を参照しつつ説明する。なお、図３又は図２６に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２７に示された可変利得増幅回路Ｓ７ｂは、図２６に示された回路構成例を基本として、図２６に示された第２のカレントミラー回路１０５Ｅに代えてベース電流補償がなされた第２のカレントミラー回路１０５Ｆが設けられたものである。
すなわち、第１０のトランジスタ１０は、先に図３で示された回路構成例の場合と同様な回路接続で設けられたもので、その回路接続についてここでの再度の詳細な説明は省略することとする。
【０１００】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃び第８のトランジスタ７，８のベース電流が十分に補償されるため、図２６に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃び第８のトランジスタ７，８のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ７ｂの全体的な回路動作は、上述した点を除けば、図２６に示された回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【０１０１】
次に、第７の発明に係る可変利得増幅回路Ｓ７のより具体的な第３の構成例について図２８を参照しつつ説明する。なお、図４又は図２６に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２８に示された可変利得増幅回路Ｓ７ｃは、先に図２６に示された回路構成例を基本として、第２のカレントミラー回路１０５Ｅに代えて、ベース電流補償及びアーリ効果対策がなされた第２のカレントミラー回路１０５Ｇが設けられたものである。
【０１０２】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｇが構成されており、その接続の詳細についての再度の説明は省略することとする。
【０１０３】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５Ｇにおいては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ７ｃの全体的な回路動作は、図２６の回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【０１０４】
次に、第８の発明に係る可変利得増幅回路Ｓ８の基本回路構成について、図２９を参照しつつ説明する。なお、図１５示された構成例と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２９に示された可変利得増幅回路Ｓ８は、先に図２５に示された回路構成を基本とし、図２５における第１の定電流源４１に代えて、第２の定電流源４２が、第１４及び第１５のトランジスタ１４，１５とアースとの間に設けられた構成となっているものである。
【０１０５】
かかる構成においては、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さく、そのため、第２及び第３のトランジスタ２，３にコレクタ電流が殆ど流れず、同時に第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態においては、第２のカレントミラー回路１０５Ｄには、第６のトランジスタ６からの電流供給はなされない。このため、第２のカレントミラー回路１０５Ｄによる第３の差動増幅回路１０３Ａの第１４及び第１５のトランジスタ１４，１５のエミッタ電流の供給はなされないが、第２の定電流源４２によって電流供給がなされることとなる。
【０１０６】
一方、第１及び第２の入力端子５１，５２への入力信号が大きい場合には、第２及び第３のトランジスタ２，３のコレクタ電流の増加により、第５及び第６のトランジスタ５，６のコレクタ電流も増加することとなるため、第６のトランジスタ６のコレクタ電流が第２のカレントミラー回路１０５Ｄに流れ込むこととなりる。
したがって、第１４及び第１５のトランジスタ１４，１５のエミッタ電流は、第２のカレントミラー回路１０５Ｄによる電流供給を受けると共に、第２の定電流源４２による電流供給も受けることとなり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【０１０７】
次に、第８の発明に係る可変利得増幅回路Ｓ８のより具体的な第１の構成例について図３０を参照しつつ説明する。なお図２６又は図２９に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図３０に示された可変利得増幅回路Ｓ８ａは、第２のカレントミラー回路１０５Ｅの具体的な構成が示されたものである点と、先の図２９において示された第１のインピーダンス素子２１として第１の抵抗器２１ａ、第２のインピーダンス素子として第２の抵抗器２２ａが、それぞれ用いられてなる点を除けば、他の回路構成は、基本的に先の図２９に示されたものと同一のものである。
そして、第２のカレントミラー回路１０５Ｅの回路構成は、先に図２６に示された回路構成例の場合と同一のものであり、その詳細についての再度の説明は省略することとする。
【０１０８】
かかる構成における動作について説明すれば、まず、第１及び第２の入力端子５１，５２に印加される入力信号（交流信号）が比較的小さい場合、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧に比して小さいものとなるため、第１及び第４のトランジスタ１，４に多くのコレクタ電流が流れる一方、第２及び第３のトランジスタ２，３には、コレクタ電流が殆ど流れないため、第５及び第６のトランジスタ５，６のコレクタ電流も流れない状態となる。
【０１０９】
そのため、第２のカレントミラー回路１０５Ｅの第７のトランジスタ７のコレクタには、第６のトランジスタ６からの電流は流れず、したがって、第８のトランジスタ８にも第７のトランジスタ７による電流は生じない。
しかしながら、この場合、第３の差動増幅回路１０３Ａの第１４及び第１５のトランジスタ１４，１５のエミッタ電流は、第２の定電流源４２により供給されることとなる。
【０１１０】
一方、第１及び第２の入力端子５１，５２への入力信号が大きくなると、可変バイアス電源３３の出力電圧は、第１のバイアス電源３１の電圧より大となり、これが第２及び第３のトランジスタ２，３のベースに印加されることとなる。
その結果、第２及び第３のトランジスタ２，３のコレクタ電流が増加し、それに伴い第５のトランジスタ５のコレクタ電流も増加し、したがって、第５のトランジスタ５といわゆるカレントペアである第６のトランジスタ６のコレクタ電流も増加することとなる。そして、第７及び第８のトランジスタ７，８にもコレクタ電流が流れることとなる。
したがって、第１４及び第１５のトランジスタ１４，１５のエミッタ電流は、先の第２の定電流源４２の電流と第８のトランジスタ８のコレクタ電流との和となり、そのため、入力信号の増大による歪みの改善が図られることとなる。
【０１１１】
また、電源電圧が低下したとしても、第１４及び第１５のトランジスタ１４，１５のエミッタ電流は、上述のように第２の定電流源４２並びに第２のカレントミラー回路１０５Ｅにより供給されるものとなっているため、極端な電流の減少が生ぜず、そのため歪み特性の大きな劣化が防止されることとなる。
【０１１２】
次に、第８の発明に係る可変利得増幅回路Ｓ８のより具体的な第２の構成例について図３１を参照しつつ説明する。なお、図２７又は図３０に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図３１に示された可変利得増幅回路Ｓ８ｂは、図３０に示された回路構成例を基本として、図３０に示された第２のカレントミラー回路１０５Ｅに代えてベース電流補償がなされた第２のカレントミラー回路１０５Ｆが設けられたものである。
すなわち、第２のカレントミラー回路１０５Ｆは、図２７に示されたものと同一のものであり、ここでの再度の詳細な説明は省略することとする。
【０１１３】
かかる構成における動作は、まず、ベース電流補償用トランジスタとしての第１０のトランジスタ１０により、第７乃び第８のトランジスタ７，８のベース電流が十分に補償されるため、図３０に示された構成におけるように第７のトランジスタ７のコレクタ電流の一部で第７乃び第８のトランジスタ７，８のベース電流供給が行われることによるコレクタ電流の設計値からのずれがなくなり、本来予定した大きさのコレクタ電流が確実に確保されることとなるものである。
そして、この可変利得増幅回路Ｓ８ｂの全体的な回路動作は、上述した点を除けば、図３０に示された回路構成例の場合と基本的に同様であるので、ここでの詳細な説明は省略する。
【０１１４】
次に、第８の発明に係る可変利得増幅回路Ｓ８のより具体的な第３の構成例について図３２を参照しつつ説明する。なお、図２８又は図３０に示された構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図３２に示された可変利得増幅回路Ｓ８ｃは、先に図３０に示された回路構成例を基本として、第２のカレントミラー回路１０５Ｅに代えて、ベース電流補償及びアーリ効果対策がなされた第２のカレントミラー回路１０５Ｇが設けられたものである。
【０１１５】
すなわち、ｎｐｎ形の第１０及び第１１のトランジスタ１０，１１は、先に図４に示された回路構成例で述べたと同様に接続されて、第２のカレントミラー回路１０５Ｇが構成されており、その接続の詳細についての再度の説明は省略することとする。
【０１１６】
かかる構成においては、先に図４に示された回路構成例において説明したと同様に、第２のカレントミラー回路１０５においては、ベース電流の補償がなされると共に、いわゆるアーリ効果の低減がなされる。
そして、上述した点を除けば、この可変利得増幅回路Ｓ８ｃの全体的な回路動作は、図３０の回路構成例と基本的に同様であるので、ここでの詳細な説明は省略する。
【０１１７】
次に、本発明に係る可変利得増幅回路の代表的な歪み特性について、従来回路との比較において図３３及び図３５を参照しつつ説明すれば、まず、図３３及び図３５において、横軸の利得制御電圧は、本発明に係る可変利得増幅回路においては第２及び第３のトランジスタ２，３のベースに、従来回路（図３４参照）においては、第２及び第３のトランジスタ６２，６３のベースに、それぞれ印加される電圧であって、入力信号の大きさに応じて変化するものであり、縦軸は出力端子において得られる信号のレベルである。
本発明に係る可変利得増幅回路においては、利得制御電圧が極小さい場合（０〜１ｖ付近）、換言すれば、入力信号が小さな場合、歪み信号のレベルは約−１２０ｄＢｍ弱であるのに対し、従来例においては、−１１０ｄＢｍ強となっており、本発明に係る可変利得増幅回路の歪み特性が従来に比して明らかに改善されていることが確認できる。また、利得制御電圧が大きな領域においても、本発明に係る可変利得増幅回路の歪み特性は、従来例に比して数ｄＢｍ程度改善されたものとなっている。
【０１１８】
なお、上述した回路構成例において用いた各々のバイポーラ形のトランジスタの極性をそれぞれ逆のものとし、それに応じたバイアス電圧が供給されるように回路を構成しても良いことは勿論であり、また、バイポーラ形以外の他の種類のトランジスタを用いて同様に構成してもよいことは勿論である。
【０１１９】
【発明の効果】
以上、述べたように、本発明によれば、可変利得増幅回路の利得制御がカレントミラー回路と定電流源により行われるよう構成することにより、従来と異なり、電源電圧の減少の際に増幅回路における電流の減少が少なくなり、電源電圧の変動による歪み特性の劣化を抑圧することができ、安定した動作の可変利得増幅回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】第１の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図２】図１に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図３】図１に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図４】図１に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図５】第２の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図６】図５に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図７】図５に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図８】図５に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図９】第３の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図１０】図９に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図１１】図９に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図１２】図９に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図１３】第４の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図１４】図１３に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図１５】図１３に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図１６】図１３に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図１７】第５の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図１８】図１７に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図１９】図１７に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図２０】図１７に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図２１】第６の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図２２】図２１に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図２３】図２１に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図２４】図２１に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図２５】第７の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図２６】図２５に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図２７】図２５に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図２８】図２５に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図２９】第８の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図３０】図２９に示された可変利得増幅回路のより具体的な第１の回路構成例を示す回路図である。
【図３１】図２９に示された可変利得増幅回路のより具体的な第２の回路構成例を示す回路図である。
【図３２】図２９に示された可変利得増幅回路のより具体的な第３の回路構成例を示す回路図である。
【図３３】本発明に係る可変利得増幅回路の代表的な歪み特性を示す特性線図である。
【図３４】従来の可変利得増幅回路の一構成例を示す回路図である。
【図３５】従来回路の歪み特性の例を示す特性線図である。
【符号の説明】
３１…第１のバイアス電源
３２…第２のバイアス電源
３３…可変バイアス電源
３４…直流電源
４１…第１の定電流源
４２…第２の定電流源
４３…第３の定電流源
５１…第１の入力端子
５２…第２の入力端子
５３…第１の出力端子
５４…第２の出力端子
１０１…第１の差動増幅回路
１０２…第２の差動増幅回路
１０３…第３の差動増幅回路
１０４…第１のカレントミラー回路
１０５…第２のカレントミラー回路
１０６…平衡増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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