(57)【特許請求の範囲】
【請求項１】
（ａ）シラン系ガスとアンモニアガスとを含む第１のソースガスを用いた熱ＣＶＤ法によって、半導体ウエハの主面上に第１の窒化シリコン膜を堆積する工程と、
（ｂ）前記半導体ウエハの主面上に、パターン密度が疎な領域と密な領域とを有する複数の第１パターンを形成する工程と、
（ｃ）シラン系ガスとアンモニアガスとを含む第２のソースガスを用いた熱ＣＶＤ法によって、前記複数の第１パターンが形成された前記半導体ウエハの主面上に第２の窒化シリコン膜を堆積する工程とを有し、
前記第２のソースガスは、前記シラン系ガスに対する前記アンモニアガスの流量比が前記第１のソースガスよりも大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記第１および第２の窒化シリコン膜は、枚葉式熱ＣＶＤ法によって堆積することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、前記第１の窒化シリコン膜は、第１の枚葉式熱ＣＶＤ装置を用いて堆積し、前記第２の窒化シリコン膜は、第２の枚葉式熱ＣＶＤ装置を用いて堆積することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項３記載の半導体集積回路装置の製造方法において、前記第１および第２の窒化シリコン膜は、コールドウォール型の枚葉式熱ＣＶＤ装置を用いて堆積することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記半導体ウエハは、その主面に複数のチップ領域を有し、前記複数の第１パターンは、前記複数のチップ領域のそれぞれに形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法において、前記パターン密度が疎な領域と密な領域とにおける前記第２窒化シリコン膜の膜厚比は、８０％以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６記載の半導体集積回路装置の製造方法において、前記パターン密度が疎な領域と密な領域とにおける前記第２窒化シリコン膜の膜厚比は、８５％以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項７記載の半導体集積回路装置の製造方法において、前記パターン密度が疎な領域と密な領域とにおける前記第２窒化シリコン膜の膜厚比は、９０％以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法において、前記シラン系ガスは、モノシランであることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法において、前記シラン系ガスは、ジシラン、ジクロルシランまたはテトラエトキシシランであることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１記載の半導体集積回路装置の製造方法において、前記シラン系ガスに対する前記アンモニアガスの流量比は、４０倍以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１記載の半導体集積回路装置の製造方法において、前記シラン系ガスに対する前記アンモニアガスの流量比は、１００倍以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記シラン系ガスに対する前記アンモニアガスの流量比は、２５０倍以上であることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
（ａ）シラン系ガスとアンモニアガスとを含む第１のソースガスを用いた熱ＣＶＤ法によって、ウエハの平坦な主面上に第１の窒化シリコン膜を堆積する工程と、
（ｂ）前記ウエハの主面上に、パターン密度が疎な領域と密な領域とを有する複数のゲート電極を形成する工程と、
（ｃ）シラン系ガスとアンモニアガスとを含む第２のソースガスを用いた熱ＣＶＤ法によって、前記複数のゲート電極が形成された前記ウエハの主面上に第２の窒化シリコン膜を堆積する工程と、
（ｄ）前記第２の窒化シリコン膜を異方的にエッチングすることによって、前記複数のゲート電極のそれぞれの側壁に、前記第２の窒化シリコン膜からなるサイドウォールスペーサを形成する工程とを有し、
前記第２のソースガスは、前記シラン系ガスに対する前記アンモニアガスの流量比が前記第１のソースガスよりも大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１４記載の半導体集積回路装置の製造方法において、前記第１および第２の窒化シリコン膜は、枚葉式熱ＣＶＤ法によって堆積することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５記載の半導体集積回路装置の製造方法において、前記第１および第２の窒化シリコン膜は、コールドウォール型の枚葉式熱ＣＶＤ装置を用いて堆積することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１４記載の半導体集積回路装置の製造方法において、前記ウエハは、その主面に複数のチップ領域を有し、前記複数のゲート電極は、前記複数のチップ領域のそれぞれに形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１４記載の半導体集積回路装置の製造方法において、前記（ｄ）工程の後、さらに、
（ｅ）シラン系ガスとアンモニアガスとを含む第３のソースガスを用いた熱ＣＶＤ法によって、前記ウエハの主面上に第３の窒化シリコン膜を堆積する工程と、
（ｆ）前記第３の窒化シリコン膜の上部に酸化シリコン膜を堆積する工程と、
（ｇ）前記酸化シリコン膜および前記第３の窒化シリコン膜をドライエッチングすることによって、前記ウエハの主面に達するコンタクトホールを形成する工程とを有し、
前記第３のソースガスは、前記シラン系ガスに対する前記アンモニアガスの流量比が前記第１のソースガスよりも大きいことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１４記載の半導体集積回路装置の製造方法において、前記複数のゲート電極の一部は、ｎ型の多結晶シリコン膜を含み、他の一部は、ｐ型の多結晶シリコン膜を含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、熱ＣＶＤ(Chemical Vapor Deposition)法を用いて基板上に窒化シリコン膜を堆積する工程を有する半導体集積回路装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年の微細化、高集積化されたＬＳＩの製造プロセスでは、酸化シリコン膜と窒化シリコン膜とのエッチング速度差を利用することによって、シリコン基板上に素子分離溝(Shallow Groove Isolation；ＳＧＩ)を形成したり、この素子分離溝やＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のゲート電極に対してコンタクトホールを自己整合的に形成したりすることが行われている。なお、素子分離溝（ＳＧＩ）の形成については、例えば特開平１１−１６９９９号公報などに記載があり、セルフアライン・コンタクト（Self Align Contact；ＳＡＣ）の形成については、例えば特開平１１−１７１４７号公報などに記載がある。
【０００３】
上記した素子分離溝の形成工程やセルフアライン・コンタクトの形成工程で使用される窒化シリコン膜は、一般にモノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とをソースガスに用いた熱ＣＶＤ法によって形成されている。また、ＣＶＤ装置としては、複数枚（例えば１００枚程度）の半導体ウエハを一括して熱処理するホットウォール型のパッチ式熱ＣＶＤ装置が使用されている。ホットウォール型ＣＶＤ装置は、半導体ウエハを間接的に加熱する方式を採用したものであり、チャンバの内壁やチャンバ内の雰囲気が加熱されるようになっている。
【０００４】
【発明が解決しようとする課題】
ホットウォール型のパッチ式熱ＣＶＤ装置は、多数枚の半導体ウエハを一括して処理するのでスループットが高いという利点がある反面、半導体ウエハの径が大きくなると、ウエハ面内での膜厚均一性の確保が困難になったり、半導体ウエハに転位が発生したりするという問題がある。
【０００５】
また最近は、微細化されたＭＩＳＦＥＴのしきい値電圧の低下を防ぐ対策として、ｎチャネル型ＭＩＳＦＥＴのゲート電極をｎ型多結晶シリコン、ｐチャネル型ＭＩＳＦＥＴのゲート電極をｐ型多結晶シリコンによって構成し、両者を共に表面チャネル型とする、いわゆるデュアルゲートＣＭＯＳ構造の採用が進められている。
【０００６】
この場合、ゲート電極形成後の工程で高温の熱処理が加わると、ｐ型多結晶シリコンで構成されたゲート電極中のｐ型不純物（ホウ素）がゲート酸化膜を通じて半導体基板（ウエル）内に拡散し、ＭＩＳＦＥＴのしきい値電圧を変動させる虞れがある。そのため、ゲート電極形成後の工程で窒化シリコン膜を堆積する場合は、成膜の温度条件を精密に制御する必要があるが、パッチ式熱ＣＶＤ装置では、精密な温度条件の設定が困難である。また、窒化シリコン膜を比較的低温で堆積する方法として、プラズマＣＶＤ法があるが、プラズマによるゲート酸化膜の損傷やチャージアップの問題があるため、サイドウォールスペーサ用窒化シリコン膜やセルフアライン・コンタクト用窒化シリコン膜への適用は困難である。
【０００７】
一つのチャンバ内でウエハを一枚ずつ処理する枚葉式熱ＣＶＤ装置は、上記したパッチ式熱ＣＶＤ装置に比べて精密な温度条件の設定が容易であり、かつウエハ面内での膜厚均一性の確保も良好であることから、サイドウォールスペーサ用窒化シリコン膜やセルフアライン・コンタクト用窒化シリコン膜への適用が進められている。特に、チャンバの内壁温度をウエハ温度よりも低温にして成膜を行うコールドウォール型の枚葉式熱ＣＶＤ装置は、枚葉方式で問題となるスループットの低下を補償できることから、窒化シリコン膜熱ＣＶＤ装置の主流になるものと考えられる。
【０００８】
本発明者らは、さらにメモリＬＳＩの製造工程に上記コールドウォール型枚葉式熱ＣＶＤ装置の導入を検討していた過程で次のような問題を見出した。
【０００９】
メモリＬＳＩは、一つのチップ内にメモリマットと周辺回路とを含んでいる。このうち、メモリマットは、記憶容量の大規模化を実現するために、メモリセルを構成するＭＩＳＦＥＴ同士が極めて密に配置されるが、周辺回路はメモリマットに比べてＭＩＳＦＥＴ同士が疎に配置される。そのため、ウエハの主面上にＭＩＳＦＥＴのゲート電極を形成すると、ウエハの主面に区画された複数のチップ領域のそれぞれには、ゲート電極のパターン密度が疎な領域（周辺回路）と密な領域（メモリマット）とが生じる。
【００１０】
ところが、このようなウエハの主面上に熱ＣＶＤ法で窒化シリコン膜を堆積すると、複数のチップ領域のそれぞれにおいて、メモリマットに堆積された窒化シリコン膜の膜厚が周辺回路に堆積された窒化シリコン膜に比べて約３０％も薄くなるという現象が見られた。その原因として、ゲート電極が密な領域（メモリマット）は、疎な領域（周辺回路）に比べてウエハ単位面積あたりの実効的な表面積が大きいためにソースガスの供給量が相対的に不足し、膜の堆積量が少なくなるからと考えられる。
【００１１】
上記のような問題が生じると、上記窒化シリコン膜をドライエッチングすることによって、メモリマットのゲート電極の側壁および周辺回路のゲート電極の側壁にサイドウォールスペーサを形成したり、ゲート電極や素子分離領域に対して自己整合でコンタクトホールを形成したりする際、周辺回路に堆積された厚い窒化シリコン膜を完全にエッチングしようとすると、メモリマットに堆積された薄い窒化シリコン膜の下地（ゲート酸化膜や基板）表面までもが削られてしまうため、メモリセルを構成するＭＩＳＦＥＴの特性が劣化してしまう。
【００１２】
本発明者らは、窒化シリコン膜の堆積のメカニズムを詳細に検討し、ソースガスから反応により生じ、そしてＣＶＤ反応に寄与する窒素成分の不足が、上記したパターン密度が疎な領域と密な領域で膜厚差を生じる原因であることを明らかにした。すなわち、パターンが密な領域は、実効的な表面積が大きいため、アンモニアが熱分解することによって生じる窒素原子の数が不足し、膜厚が薄くなるものと考えられる。
【００１３】
本発明の目的は、パターン密度が疎な領域と密な領域とを有する半導体ウエハの主面上に窒化シリコン膜を堆積する技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体集積回路装置の製造方法は、（ａ）シラン系ガスとアンモニアガスとを含む第１のソースガスを用いた熱ＣＶＤ法によって、半導体基板の主面上に第１の窒化シリコン膜を堆積する工程と、（ｂ）前記半導体基板の主面上に、パターン密度が疎な領域と密な領域とを有する複数の第１パターンを形成する工程と、（ｃ）シラン系ガスとアンモニアガスとを含む第２のソースガスを用いた熱ＣＶＤ法によって、前記複数の第１パターンが形成された前記半導体基板の主面上に第２の窒化シリコン膜を堆積する工程とを有し、前記第１のソースガスと前記第２のソースガスとは、前記シラン系ガスと前記アンモニアガスとの流量比が互いに異なるものである。
【００１７】
本発明の半導体集積回路装置の製造方法は、（ａ）シラン系ガスとアンモニアガスとを含む第１のソースガスを用いた熱ＣＶＤ法によって、半導体ウエハの主面上に第１の窒化シリコン膜を堆積する工程と、（ｂ）前記半導体ウエハの主面上に、パターン密度が疎な領域と密な領域とを有する複数の第１パターンを形成する工程と、（ｃ）シラン系ガスとアンモニアガスとを含む第２のソースガスを用いた熱ＣＶＤ法によって、前記複数の第１パターンが形成された前記半導体ウエハの主面上に第２の窒化シリコン膜を堆積する工程とを有し、前記第２のソースガスは、前記シラン系ガスに対する前記アンモニアガスの流量比が前記第１のソースガスよりも大きいものである。
【００１８】
本発明の半導体集積回路装置の製造方法は、（ａ）シラン系ガスとアンモニアガスとを含む第１のソースガスを用いた熱ＣＶＤ法によって、半導体ウエハの主面上に第１の窒化シリコン膜を堆積する工程と、（ｂ）前記半導体ウエハの主面上に、パターン密度が疎な領域と密な領域とを有する複数のゲート電極を形成する工程と、（ｃ）シラン系ガスとアンモニアガスとを含む第２のソースガスを用いた熱ＣＶＤ法によって、前記複数のゲート電極が形成された前記半導体ウエハの主面上に第２の窒化シリコン膜を堆積する工程と、（ｄ）前記第２の窒化シリコン膜を異方的にエッチングすることによって、前記複数のゲート電極のそれぞれの側壁に、前記第２の窒化シリコン膜からなるサイドウォールスペーサを形成する工程とを有し、前記第２のソースガスは、前記シラン系ガスに対する前記アンモニアガスの流量比が前記第１のソースガスよりも大きいものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
図１は、本実施形態のＳＲＡＭ(Static Random Access Memory)が形成されたシリコンチップ１Ａのブロック図である。このＳＲＡＭが形成されたシリコンチップ１Ａは、携帯用電子機器などに内蔵されて使用されるものであり、その主面には、複数のメモリマットに分割された記憶部と、入出力回路（入力バッファデコーダ、出力回路）、コントロール回路および基準電圧発生回路（降圧電源回路）などからなる周辺回路とが形成されている。
【００２１】
図２は、上記記憶部に形成されたメモリセルの等価回路図である。ＳＲＡＭのメモリセルは、一対の相補性データ線（ＤＬ、／ＤＬ）とワード線（ＷＬ）との交差部に配置された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）によって構成されている。駆動用ＭＩＳＦＥＴ（Ｑｄ1、Ｑｄ2）および転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）はｐチャネル型ＭＩＳＦＥＴで構成されている。すなわち、メモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。完全ＣＭＯＳ型メモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個の高抵抗負荷素子とを使った負荷抵抗型メモリセルに比べて待機時のリーク電流が少ないため、消費電力が低いという特徴を備えている。
【００２２】
メモリセルを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1および負荷用ＭＩＳＦＥＴＱｐ1は第１のインバータ（ＩＮＶ1）を構成し、駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥＴＱｐ2は第２のインバータ（ＩＮＶ2）を構成している。これら一対のインバータ（ＩＮＶ1、ＩＮＶ2）はメモリセル内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２３】
上記フリップフロップ回路の一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ1のソース、ドレインの一方に接続され、もう一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ2のソース、ドレインの一方に接続されている。転送用ＭＩＳＦＥＴＱｔ1のソース、ドレインの他方は、データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2のソース、ドレインの他方は、データ線／ＤＬに接続されている。また、フリップフロップ回路の一端（２個の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのソース、ドレインの一方）は、例えば３．３Ｖの電源電圧（Ｖcc）に接続され、他端（２個の駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のそれぞれのソース、ドレインの一方）は、例えば０ＶのＧＮＤ電圧に接続されている。
【００２４】
図３は、メモリセルを構成する上記６個のＭＩＳＦＥＴのそれぞれのゲート電極パターンを示す平面図である。なお、図に示す４個の＋印を直線で結んだ矩形の領域は、メモリセル１個分の領域を示している。
【００２５】
メモリセルを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2）は、基板１の主面の素子分離溝４によって周囲を囲まれたアクティブ領域（Ｌｎ、Ｌｐ）に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ｐ型ウエルが形成されたアクティブ領域Ｌｐに形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2は、ｎ型ウエルが形成されたアクティブ領域Ｌｎに形成されている。
【００２６】
転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2は、ワード線ＷＬと一体に構成されたゲート電極９Ａを有している。このゲート電極９Ａは、リン（Ｐ）がドープされたｎ型多結晶シリコン膜とその上部に形成されたＣｏ（コバルト）シリサイド層とからなる。
【００２７】
フリップフロップ回路の第１のインバータ（ＩＮＶ1）を構成する駆動用ＭＩＳＦＥＴＱｄ1および負荷用ＭＩＳＦＥＴＱｐ1は、一体に構成されたゲート電極を有している。このゲート電極のうち、駆動用ＭＩＳＦＥＴＱｄ1のゲート電極として使用される部分（ゲート電極９Ｂ）は、リンがドープされたｎ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなり、負荷用ＭＩＳＦＥＴＱｐ1のゲート電極として使用される部分（ゲート電極９Ｃ）は、ホウ素（Ｂ）がドープされたｐ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなる。
【００２８】
同様に、フリップフロップ回路の第２のインバータ（ＩＮＶ2）を構成する駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥＴＱｐ2は、一体に構成されたゲート電極を有し、駆動用ＭＩＳＦＥＴＱｄ2のゲート電極として使用される部分（ゲート電極９Ｂ）は、リンがドープされたｎ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなり、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極として使用される部分（ゲート電極９Ｃ）は、ホウ素がドープされたｐ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなる。
【００２９】
一方、入出力回路（入力バッファデコーダ、出力回路）、コントロール回路および基準電圧発生回路（降圧電源回路）などの周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わせた相補性ＭＩＳＦＥＴによって構成されている。ｎチャネル型ＭＩＳＦＥＴのゲート電極は、リンがドープされたｎ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなり、ｐチャネル型ＭＩＳＦＥＴのゲート電極は、ホウ素がドープされたｐ型多結晶シリコン膜とその上部に形成されたＣｏシリサイド層からなる。
【００３０】
次に、上記ＳＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの製造方法を図４〜図１９を用いて説明する。
【００３１】
まず、図４に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板（シリコンウエハ）１を約８５０℃で熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成した後、酸化シリコン膜２の上部にＣＶＤ法で膜厚１２０ｎｍ程度の窒化シリコン膜３を堆積する。窒化シリコン膜３は、素子分離領域の基板１をエッチングして溝を形成する際のマスクとして使用される。また、窒化シリコン膜３は、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜３の下部の酸化シリコン膜２は、基板１と窒化シリコン膜３との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。
【００３２】
図５は、上記窒化シリコン膜３の堆積に用いるコールドウォール型の枚葉式熱ＣＶＤ装置１００の概略図である。
【００３３】
枚葉式熱ＣＶＤ装置１００のチャンバ１０１の中央部には、シリコンウエハ（基板）１を搭載するステージ１０２が設けられている。ステージ１０２の内部には、シリコンウエハ１を加熱するヒータ（図示せず）が設けられている。ステージ１０２の上方には、モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とからなるソースガスを窒素（Ｎ2）などのキャリアガスと共にシリコンウエハ１の表面に供給するシャワーヘッドが設けられている。また、チャンバ１０１の外部には、チャンバ１０１の内壁をステージ１０２やシリコンウエハ１の温度よりも低い温度に設定する温調機構（図示せず）が設けられている。
【００３４】
一つのチャンバ１０１内でシリコンウエハ１を一枚ずつ処理する枚葉式熱ＣＶＤ装置１００は、パッチ式熱ＣＶＤ装置に比べて精密な温度条件の確保が容易であり、かつウエハ面内での膜厚均一性も良好であるという特徴がある。特に、チャンバ１０１の内壁温度をステージ１０２やシリコンウエハ１の温度よりも下げて成膜を行うコールドウォール型のＣＶＤ装置は、ソースガスの大部分がシリコンウエハ１の表面で反応して膜を形成し、温度が低いチャンバ１０１の内壁には膜が殆ど堆積しないので、スループットの高い成膜が可能となる。
【００３５】
これに対し、チャンバの内部全体を一様な温度に加熱して成膜を行うホットウォール型ＣＶＤ装置の場合は、ウエハの表面だけでなく、チャンバ１０１の内壁表面にも膜が堆積してしまう。そのため、ウエハ表面に堆積する膜が所望の厚さとなるまでに多くの時間を要し、かつチャンバ１０１の内壁表面に堆積した膜を定期的に除去する手間が必要となる。
【００３６】
本実施形態では、シリコンウエハ１の温度を７５０℃、チャンバ１０１の内壁温度を３０℃にそれぞれ設定し、モノシラン流量＝２０ｓｃｃｍ、アンモニア流量＝１４００ｓｃｃｍ、窒素流量＝３６００ｓｃｃｍ、ガス圧＝２７５Ｔｏｒｒの条件で窒化シリコン膜３を堆積する。窒化シリコン膜３は、下地の酸化シリコン膜２の表面が平坦なため、基板（シリコンウエハ）１の全面でほぼ均一な膜厚となる。
【００３７】
次に、図６に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３とその下部の酸化シリコン膜２とを選択的に除去した後、窒化シリコン膜３をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０〜４００ｎｍ程度の溝４ａを形成する。
【００３８】
次に、図７に示すように、溝４ａの内部を含む基板１上に酸化シリコン膜５を堆積する。酸化シリコン膜５は、溝４ａの深さよりも厚い膜厚（例えば４５０〜５００ｎｍ程度）で堆積し、溝４ａの内部が酸化シリコン膜５によって完全に埋め込まれるようにする。酸化シリコン膜５は、例えば酸素とテトラエトキシシラン((Ｃ2Ｈ5)4Ｓｉ)とをソースガスに使ったプラズマＣＶＤ法で堆積する。
【００３９】
次に、基板１を約１０００℃で熱酸化し、溝４ａに埋め込んだ酸化シリコン膜５の膜質を改善するためのデンシファイ（焼き締め）を行った後、図８に示すように、化学機械研磨（ＣＭＰ）法を用いて溝４ａの上部の酸化シリコン膜５を研磨し、その表面を平坦化することによって素子分離溝４を形成する。この研磨は、アクティブ領域の基板１表面を覆っている窒化シリコン膜３をストッパに用いて行ない、酸化シリコン膜５の表面の高さが窒化シリコン膜３のそれと同じになった時点を終点とする。その後、アクティブ領域の基板１表面を覆っている窒化シリコン膜３を熱リン酸で除去する。
【００４０】
次に、図９に示すように、基板１の一部にｎ型不純物（例えばリン）をイオン注入し、他の一部にｐ型不純物（ホウ素）をイオン注入した後、基板１を約９５０℃で熱処理して上記不純物を拡散させることにより、基板１の一部にｎ型ウエル６を形成し、他の一部にｐ型ウエル７を形成する。
【００４１】
次に、フッ酸を用いたウェットエッチングで基板１の表面を洗浄した後、図１０に示すように、基板１を約８００〜８５０℃で熱酸化することによって、ｎ型ウエル６およびｐ型ウエル７のそれぞれの表面に清浄なゲート酸化膜８を形成し、続いてゲート酸化膜８の上部にゲート電極９Ａ〜９Ｅを形成する。ゲート電極９Ａ〜９Ｅは、ゲート酸化膜８の上部にＣＶＤ法で膜厚２００ｎｍ〜２５０ｎｍ程度の多結晶シリコン膜を堆積し、続いて多結晶シリコン膜の一部にｎ型不純物（リン）をイオン注入し、他の一部にｐ型不純物（ホウ素）をイオン注入した後、フォトレジスト膜をマスクにして多結晶シリコン膜をドライエッチングすることによって形成する。
【００４２】
ゲート電極９Ａは、リンがドープされたｎ型多結晶シリコン膜からなり、メモリセルの一部を構成する転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2のゲート電極およびワード線ＷＬとして使用される。ゲート電極９Ｂは、同じくｎ型多結晶シリコン膜からなり、メモリセルの一部を構成する駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2のゲート電極として使用される。ゲート電極９Ｃは、ホウ素がドープされたｐ型多結晶シリコン膜からなり、メモリセルの一部を構成する負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2のゲート電極として使用される。
【００４３】
ゲート電極９Ｄは、リンがドープされたｎ型多結晶シリコン膜からなり、周辺回路の一部を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑａ）のゲート電極として使用される。ゲート電極９Ｅは、ホウ素がドープされたｐ型多結晶シリコン膜からなり、周辺回路の一部を構成するｐチャネル型ＭＩＳＦＥＴ（Ｑｂ）のゲート電極として使用される。
【００４４】
メモリセルを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ1、Ｑｄ2、負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2）は極めて密に配置されるため、ゲート電極９Ａ〜９Ｃは互いに近接して配置される。これに対し、周辺回路を構成するＭＩＳＦＥＴは疎に配置されるため、ゲート電極９Ｄ、９Ｅは互いに離間して配置される。そのため、シリコンウエハ（基板）１の主面上にゲート電極９Ａ〜９Ｅを形成すると、ウエハの主面に区画された複数のチップ領域のそれぞれには、ゲート電極パターンが密な領域（メモリマット）と疎な領域（周辺回路）とが生じる。
【００４５】
次に、図１１に示すように、ｐ型ウエル７にリンまたはヒ素（Ａｓ）をイオン注入して低不純物濃度のｎ-型半導体領域１０を形成し、ｎ型ウエル６にホウ素をイオン注入して低不純物濃度のｐ-型半導体領域１１を形成した後、基板１の主面上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１２を堆積する。
【００４６】
上記窒化シリコン膜１２の堆積には、前記図５に示したコールドウォール型の枚葉式熱ＣＶＤ装置１００を使用する。
【００４７】
ここで、窒化シリコン膜１２を堆積するときの各種パラメータを変えたときに、ゲート電極パターンが密な領域（メモリマット）に堆積された窒化シリコン膜１２と疎な領域（周辺回路）に堆積された窒化シリコン膜１２との膜厚差がどのように変わるかを測定した結果を図１２に示す。図に示す８種類の折れ線グラフは、左から順にＡ：アンモニアのアニール時間、Ｂ：チャンバ１０１の内壁の温度、Ｃ：ステージ１０２からシャワーヘッド１０３までの距離、Ｄ：チャンバ１０１内のガス圧力、Ｅ：ウエハ温度、Ｆ：窒素流量、Ｇ：アンモニア流量およびＨ：モノシラン流量である。縦軸は、これら８種類のパラメータのそれぞれを図１３に示す３種類（アンモニアのアニール時間のみ２種類）の数値に設定したときに、上記した窒化シリコン膜１２の膜厚差がどの程度変化するかを示したもので、数値が大きくなる程、膜厚差が小さくなることを示している。
【００４８】
この図から、チャンバ１０１内のガス圧力（Ｄ）、アンモニア流量（Ｇ）、モノシラン流量（Ｈ）が窒化シリコン膜１２の膜厚差の変動に大きく寄与していることが判る。また、チャンバ１０１内のガス圧力（Ｄ）を大きくしたり、アンモニア流量（Ｇ）を増やしたりするほど窒化シリコン膜１２の膜厚差が小さくなり、逆にモノシラン流量（Ｈ）を増やすほど窒化シリコン膜１２の膜厚差が大きくなることが判る。
【００４９】
図１４は、チャンバ１０１内のガス圧力を２００Ｔｏｒｒ、３５０Ｔｏｒｒにそれぞれ設定し、アンモニアとモノシランの流量比（％）を変えたときに窒化シリコン膜１２の膜厚差がどのように変わるかを測定した結果を示している。この図から、アンモニアの流量比が大きくなるほど窒化シリコン膜１２の膜厚差が小さくなることが判る。
【００５０】
上記測定結果から、ゲート電極パターンが密な領域（メモリマット）に堆積された窒化シリコン膜１２と疎な領域（周辺回路）に堆積された窒化シリコン膜１２との膜厚差を小さくするためには、モノシランに対するアンモニアの流量比を大きくすること、およびチャンバ１０１内のガス圧力を大きくすることが有効である。
【００５１】
具体的には、ゲート電極パターンが疎な領域（周辺回路）に堆積された窒化シリコン膜１２の膜厚に対する密な領域（メモリマット）に堆積された窒化シリコン膜１２の膜厚の比を８０％以上（膜厚差を２０％以下）とするためには、ガス圧を３５０Ｔｏｒｒとしたとき、モノシランに対するアンモニアの流量比を少なくとも４０倍以上とすることが望ましい。また、上記膜厚の比を８５％以上（膜厚差を１５％以下）とするためには、モノシランに対するアンモニアの流量比を少なくとも１００倍以上とし、上記膜厚の比を９０％以上（膜厚差を１０％以下）とするためには、上記流量比を少なくとも２５０倍以上とすることが望ましい。
【００５２】
本実施形態では、シリコンウエハ１の温度を７５０℃、チャンバ１０１の内壁温度を２５℃にそれぞれ設定し、モノシラン流量＝１０ｓｃｃｍ、アンモニア流量＝５０００ｓｃｃｍ、窒素流量＝５０００ｓｃｃｍ、ガス圧＝３５０Ｔｏｒｒの条件で窒化シリコン膜１２を堆積することにより、ゲート電極パターンが密な領域（メモリマット）と疎な領域（周辺回路）とで窒化シリコン膜１２の膜厚をほぼ均一にすることができた。
【００５３】
次に、図１５に示すように、上記窒化シリコン膜１２を異方的にドライエッチングすることによって、ゲート電極９Ａ〜９Ｅのそれぞれの側壁にサイドウォールスペーサ１２Ａを形成する。本実施形態では、メモリマットと周辺回路とで窒化シリコン膜１２の膜厚をほぼ均一にすることができたので、メモリマットのゲート酸化膜８や基板１を削ることなくサイドウォールスペーサ１２Ａを形成することができる。
【００５４】
次に、図１６に示すように、ｐ型ウエル７にリンまたはヒ素（Ａｓ）をイオン注入して高不純物濃度のｎ+型半導体領域（ソース、ドレイン）１３を形成し、ｎ型ウエル６にホウ素をイオン注入して高不純物濃度のｐ+型半導体領域（ソース、ドレイン）１４を形成する。続いて、フッ酸を用いたウェットエッチングでｎ+型半導体領域（ソース、ドレイン）１３およびｐ+型半導体領域（ソース、ドレイン）１４のそれぞれの表面のゲート酸化膜８を除去した後、基板１上にスパッタリング法でＣｏ膜を堆積し、熱処理によるシリサイド反応でゲート電極９Ａ〜９Ｅ、ｎ+型半導体領域（ソース、ドレイン）１３およびｐ+型半導体領域（ソース、ドレイン）１４のそれぞれの表面にＣｏシリサイド層１５を形成した後、未反応のＣｏ膜をウェットエッチングで除去する。ここまでの工程により、メモリマットに駆動用ＭＩＳＦＥＴＱｄ、負荷用ＭＩＳＦＥＴＱｐおよび転送用ＭＩＳＦＥＴＱｔが形成され、周辺回路にｎチャネル型ＭＩＳＦＥＴＱａおよびｐチャネル型ＭＩＳＦＥＴＱｂが形成される。
【００５５】
次に、図１７に示すように、基板１の主面上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１６を堆積する。この窒化シリコン膜１６の堆積には、前記図５に示したコールドウォール型の枚葉式熱ＣＶＤ装置１００を使用する。また、成膜条件は、前記サイドウォールスペーサ１２Ａの形成に用いた窒化シリコン膜１２のそれと同一とする。これにより、ゲート電極パターンが密な領域（メモリマット）と疎な領域（周辺回路）とで窒化シリコン膜１６の膜厚をほぼ均一にすることができる。
【００５６】
次に、図１８に示すように、例えば酸素とテトラエトキシシランとをソースガスに使ったプラズマＣＶＤ法で窒化シリコン膜１６の上部に酸化シリコン膜１７を堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１７および窒化シリコン膜１６を順次ドライエッチングすることにより、ｎ+型半導体領域（ソース、ドレイン）１３、ｐ+型半導体領域（ソース、ドレイン）１４およびゲート電極９Ｂの上部にコンタクトホール２０〜２９を形成する。
【００５７】
上記酸化シリコン膜１７のドライエッチングは、窒化シリコン膜１６をエッチングのストッパに用い、酸化シリコン膜１７のエッチング速度が窒化シリコン膜１６のエッチング速度よりも大きくなる条件で行う。また、窒化シリコン膜１６のエッチングは、そのエッチング速度が素子分離溝４に埋め込まれた酸化シリコン膜５のエッチング速度よりも大きくなる条件で行う。これにより、メモリマットのコンタクトホール２０〜２５をゲート電極９Ａ〜９Ｃおよび素子分離溝４に対してそれぞれ自己整合で形成することができる。本実施形態では、メモリマットと周辺回路とで窒化シリコン膜１６の膜厚をほぼ均一にすることができたので、メモリマットの素子分離溝４に埋め込まれた酸化シリコン膜５や基板１を削ることなくコンタクトホール２０〜２９を形成することができる。
【００５８】
次に、図１９に示すように、酸化シリコン膜１７の上部に堆積したメタル膜をパターニングして第１層目の配線３０〜３９を形成する。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
前記実施の形態では、シラン系ガスとしてモノシランを使用したが、ジシラン、ジクロルシランまたはテトラエトキシシランを使用することができる。また、アンモニアに代えて、分子中にシアノ基を含む有機材料やアミノ基を含む有機材料を使用することもできる。
【００６１】
また、前記実施の形態では、ＳＲＡＭの製造に適用した場合について説明したが、これに限定されるものではなく、各チップ領域内にパターン密度が疎な領域と密な領域とを有する半導体ウエハ上に窒化シリコン膜を堆積する工程を有するすべての半導体集積回路装置の製造に適用することができる。
【００６２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６３】
本発明によれば、パターン密度が疎な領域と密な領域とを有する半導体ウエハの主面上に、均一な膜厚の窒化シリコン膜を堆積することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＳＲＡＭが形成された半導体チップのブロック図である。
【図２】本発明の一実施形態であるＳＲＡＭのメモリセルの等価回路図である。
【図３】本発明の一実施の形態であるＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのゲート電極パターンを示す平面図である。
【図４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＳＲＡＭの製造に用いるコールドウォール型枚葉式熱ＣＶＤ装置の概略図である。
【図６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】窒化シリコン膜を堆積するときの各種パラメータと、窒化シリコン膜の膜厚疎密差との関係を示すグラフである。
【図１３】窒化シリコン膜を堆積するときの各種パラメータとその変化量を示す図である。
【図１４】モノシラン／アンモニア流量比と窒化シリコン膜の膜厚疎密差との関係を示すグラフである。
【図１５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  シリコンウエハ（基板）
１Ａ  シリコンチップ
２  酸化シリコン膜
３  窒化シリコン膜
４  素子分離溝
４ａ  溝
５  酸化シリコン膜
６  ｎ型ウエル
７  ｐ型ウエル
８  ゲート酸化膜
９Ａ〜９Ｅ  ゲート電極
１０  ｎ-型半導体領域
１１  ｐ-型半導体領域
１２  窒化シリコン膜
１２Ａ  サイドウォールスペーサ
１３  ｎ+型半導体領域（ソース、ドレイン）
１４  ｐ+型半導体領域（ソース、ドレイン）
１５  Ｃｏシリサイド層
１６  窒化シリコン膜
１７  酸化シリコン膜
２０〜２９  コンタクトホール
３０〜３９  配線
１００  枚葉式熱ＣＶＤ装置
１０１  チャンバ
１０２  ステージ
１０３  シャワーヘッド
ＤＬ、／ＤＬ  相補性データ線
ＩＮＶ1、ＩＮＶ2  インバータ
Ｌｎ、Ｌｐ  アクティブ領域
Ｑ1〜Ｑ6  ＭＩＳＦＥＴ
Ｑｄ1、Ｑｄ2  駆動用ＭＩＳＦＥＴ
Ｑｐ1、Ｑｐ2  負荷用ＭＩＳＦＥＴ
Ｑｔ1、Ｑｔ2  転送用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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