(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ領域と周辺領域とが定義された基板を提供する工程と、
前記メモリセルアレイ領域の前記基板に、夫々がメモリセルのソース／ドレンジャンクションとして機能する複数の埋没層を形成する工程と、
前記埋没層が形成された基板にゲート絶縁膜を介在させ、不純物がドーピングされた多結晶シリコン層又は非晶質シリコン層のいずれか一方のシリコン層、チタン層又はタングステン層のいずれか一方の金属層を、順次に蒸着して形成することによりゲート用物質層を形成する工程と、
フォトリソグラフィ工程により、前記周辺領域の前記ゲート用物質層をマスクした状態で前記メモリセルアレイ領域の前記ゲート用物質層の一部分を蝕刻することにより、前記メモリセルアレイ領域に第１ゲートを形成する工程と、
前記第１ゲートが形成された基板の全面に前記第１ゲート間の空間を詰め、前記第１ゲート表面を露出させるように絶縁パターンを形成する工程と、
フォトリソグラフィ工程により、前記メモリセルアレイ領域をマスクした状態で前記周辺領域に残されている前記ゲート用物質層の一部分を蝕刻することにより、前記周辺領域に第２ゲートを形成する工程と、
前記第１ゲート及び前記第２ゲートを有する、結果として得られる基板の全表面に対して第１不純物をドーピングし、それにより、前記メモリセルアレイ領域の前記第１ゲートを選択的にドーピングした後に、第１不純物を活性化するための熱処理を行うことにより前記第１ゲートにチタン−サリサイド又はタングステン−サリサイドを形成し、同時に前記周辺領域の前記第２ゲートの両側にソース／ドレンを形成する工程とを含むことを特徴とするマスクＲＯＭ製造方法。
【請求項２】
前記絶縁パターンを形成する工程は、前記第１ゲートが形成された基板全面に前記第１ゲート間の空間を詰める絶縁層を形成する工程と、
前記第１ゲートの表面を露出させるように、前記絶縁層を蝕刻する工程とを含むことを特徴とする請求項１に記載のマスクＲＯＭ製造方法。
【請求項３】
前記絶縁層は、エッチバック又は化学機械的研磨方法で蝕刻することを特徴とする請求項２に記載のマスクＲＯＭ製造方法。
【請求項４】
前記基板にゲート絶縁膜を介在させゲート用物質層を形成する前に、前記メモリセルアレイ領域の外郭に素子隔離膜を形成する工程と、前記素子隔離膜が形成された基板にウェルを形成する工程とを実行することを特徴とする請求項１に記載のマスクＲＯＭ製造方法。
【請求項５】
前記基板にゲート絶縁膜を介在させゲート用物質層を形成する前に、前記基板にウェルを形成する工程と、前記ウェルが形成された基板のメモリセルアレイ領域の外郭に素子隔離膜を形成する工程とを実行することを特徴とする請求項１に記載のマスクＲＯＭ製造方法。
【請求項６】
前記素子隔離膜は、ロコス工程を利用して形成することを特徴とする請求項４又は請求項５に記載のマスクＲＯＭ製造方法。
【請求項７】
前記素子隔離膜は、トレンチ工程を利用して形成することを特徴とする請求項４又は請求項５に記載のマスクＲＯＭ製造方法。
【請求項８】
前記第２ゲートの両側に絶縁スペーサを形成する工程と、
前記第２ゲートを含む絶縁スペーサをマスクにして前記基板に第２不純物をドーピングしてＬＤＤを形成する工程とを含み、
前記絶縁スペーサを形成する工程及び前記ＬＤＤを形成する工程は、前記基板の全表面に前記第１不純物をドーピングする前に実施されることを特徴する請求項１に記載のマスクＲＯＭ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスクＲＯＭ製造方法に関するもので、より詳細には、ロジック工程で使用されるデュアルゲート工程、及びサリサイド工程をフラットセルタイプのマスクＲＯＭ（マスクロム）に適用することのできるマスクＲＯＭ製造方法に関するものである。
【０００２】
マスクＲＯＭは、不揮発性素子の一種で、素子の隔離工程、メタル工程、又はメモリセルのチャンネル領域に対するイオン注入工程等、素子の製造でマスク工程を適用して得られ、イオン注入工程を例示的に説明すれば、イオン注入を実施したメモリセルとイオン注入を実施しないメモリセルとの間の臨界電圧の差が発生し、かかる差異点を利用しデータを判別して必要な情報を記録する。
【０００３】
【従来の技術】
図８は、従来技術に従うセルアレイレイアウト図である。
ロジック工程を利用してマスクＲＯＭを製作する場合、最も多く使用される形態が図８に図示されているフラットセルタイプのマスクＲＯＭである。
【０００４】
フラットセルタイプのマスクＲＯＭ製作の際、図８に図示したように、隔離工程は、メモリセル間の隔離のために別のロコス（LOCOS；Local−Oxidation of Silicon）又はトレンチ（STI；Shallow Trench Isolation)工程が進行されず、メモリセルアレイ領域１０外郭に進行され、メモリセルアレイ領域１０全体を取り囲む構造を有する。メモリセルのソース／ドレンジャンクションはゲート工程の以前に形成される埋没層１１６であり、前記ジャンクション間の隔離は不必要である。
【０００５】
前記埋没層ジャンクションに対するコンタクトホール１５０はメモリセルアレイ領域１０内に設けられず、セグメントセレクト領域（segment select region）２０のみに設けられる。又、埋没層ジャンクションと直交する方向にゲートが形成され、前記ゲートの幅はメモリセルのチャンネル幅となる。
【０００６】
従って、フラットセルタイプのマスクＲＯＭは、前記のように、メモリセル内に隔離パターンとコンタクトホールとがないため、メモリセルサイズが４Ｆ2（Ｆはフォトリソグラフィ（photolithography）の最小線幅を意味する）程度になるので、高集積化が可能であり、工程が単純であるため製造費用が安い。
【０００７】
かかる長所を有するフラットセルタイプのマスクＲＯＭを製作する際、０．３５μｍ以下のデザインルール（design rule）のロジック工程を適用した場合
１）隔離工程はロコスによって進行され、
２）ゲート形成用物質にはＮタイプの不純物がドーピングされた多結晶シリコンとチタンーサリサイド（Ti-salicide）、又はタングステンーポリサイド（Tungsten-polycide）が利用され、
３）ソース／ドレンジャンクションにはゲート形成用物質と同一のチタンーサリサイドが利用される。
【０００８】
又、前記フラットセルタイプのマスクＲＯＭを、０．２５μｍ以下のデザインルールのロジック工程を利用して製作する場合、
１）隔離工程はトレンチ（ＳＴＩ）によってメモリセルアレイ領域の全体を取り囲む形態で進行され、
２）ゲート形成用物質にはチタンーサリサイド又はコバルトーサリサイド（Co-salicide）が利用され、
３）ソース／ドレンジャンクションにはゲート形成用物質と同一のチタン−サリサイド、又はコバルト‐サリサイドが利用される。
【０００９】
今までは０．３５μｍ以下のデザインルールのロジック工程と互換性を有するフラットセルタイプのマスクＲＯＭは商用化されているが、０．２５μｍ以下のロジック工程と互換性を有するフラットセル工程は開発されていないため、これに対する研究が急を要する実情である。
【００１０】
図９は、従来技術に従うマスクＲＯＭ製造の工程図である。
従来のマスクＲＯＭ製造方法は、図９に示したように、メモリセルアレイ領域の外郭に素子隔離膜を形成する隔離工程と、ウェル形成工程と、埋没層形成工程と、メモリセルアレイ領域及び周辺領域にゲート絶縁膜を形成するゲート絶縁膜形成工程、ゲート形成工程を備え、さらに、メモリセルアレイ領域にセル隔離用イオン注入を行うセル隔離用イオン注入工程、周辺領域のゲートにソース／ドレンを形成するソース／ドレン形成工程、コーティング工程、セグメントセレクト領域の埋没層にコンタクトホールを形成するコンタクトホール形成工程と、ビットライン形成工程とに、区分される。
【００１１】
図１０、１１、１２、１３、１４、１５は、図８のＡ−Ｂ線とＣ−Ｄ線に沿って切断した切断面で、従来技術に従うマスクＲＯＭの製造工程を示した工程断面図である。
図１０、１１、１２、１３、１４、１５において、Ｉ領域はＡ−Ｂ線の切断面を図示したものであり、ＩＩ及びＩＩＩ領域はＣ−Ｄ線の切断面を図示したものである。
【００１２】
以下、０．３５μｍ以下のデザインルールを有するロジック工程を適用して従来技術に従うマスクＲＯＭ製造方法を説明する。
図１０に図示したように、先ず、メモリセルアレイ領域（Ｉ＋ＩＩ）と前記領域１０の外郭に形成された周辺領域（ＩＩＩ）が定義された基板１００を用意する。
【００１３】
次に、前記基板１００のメモリセルアレイ領域（Ｉ＋ＩＩ）外郭部分にロコス等の工程を利用して素子隔離膜１０３を形成する。
その次に、素子隔離膜１０３が形成された基板上にウェル１０２を形成する。その時、前記素子隔離膜形成工程と前記ウェル形成工程の順序を変えて進行しても構わない。
【００１４】
この後、図１１に図示したように、素子隔離膜１０３及びウェル１０２が形成された基板上に感光膜を塗布した後、露光及び現像して所定領域を開口させる第１感光膜パターン１０４を形成する。この時、基板１００と第１感光膜パターン１０４との間には緩衝酸化膜（buffer oxide）１０５を介在させる。
【００１５】
次に、前記第１感光膜パターン１０４をマスクにして前記基板１００上にＮタイプのＡｓ+イオン注入工程１０６を施す。図面符号１０８は、基板の所定深さに注入されたＡｓ+イオン層を図示したものである。
【００１６】
その次に、第１感光膜パターンを除去し、前記Ａｓ+イオンが注入された基板に熱処理（図示しない）を施す。この時、図１２に図示したように、前記熱処理工程によりＡｓ+イオンが拡散され埋没層１１６を形成すると同時に、埋没層１１６の上部に酸化膜１１２が形成される。
【００１７】
この後、埋没層１１６及び酸化膜１１２が形成された基板上に、ゲート酸化膜１２２及びゲート形成用物質層１２５を順次に形成する。前記ゲート形成用物質層１２５には、不純物がドーピングされた多結晶シリコン又は非晶質シリコンのうち、いずれか一方のシリコン層を採用するとともに、さらに、順次、高速の信号伝達のために低い抵抗値を有するチタン（Ｔｉ）又はタングステン（Ｗ）の金属層、窒化膜を積層する。
【００１８】
図１３に図示したように、ゲート形成用物質層の全面に周辺領域及びメモリセルアレイ領域のゲート形成領域を覆う第２マスクパターン（図示しない）を形成した後、第２マスクパターンを利用し前記ゲート形成用物質層を蝕刻してメモリセルアレイ領域（Ｉ＋ＩＩ）及び周辺領域（ＩＩＩ）にゲート１２５を形成する。この時、ゲート形成用物質層を蝕刻の際、基板の露出されたシリコン領域（図上１２６で矢示される領域に対応）はそれぞれのメモリセルチャンネル間の間隔となる。
【００１９】
引き続いて、基板全体にさらに感光膜を塗布した後、露光及び現像してメモリセルアレイ領域１０を露出させ周辺領域（ＩＩＩ）を覆う第３感光膜パターン１３０を形成する。
【００２０】
この後、図１３に示すように、前記第３感光膜パターン１３０をマスクにして利用して、前記メモリセルアレイ領域（Ｉ＋ＩＩ）のチャンネル間の間隔１２６にセル隔離のためのイオン注入１３２（図１３に矢印で示す）を実施する。
次に、第３感光膜パターンを除去し、図１４に図示したように、得られた基板上に感光膜を塗布した後、露光、及び現像してメモリセルアレイ領域（Ｉ＋ＩＩ）を覆い周辺領域（ＩＩＩ）を露出させる第４感光膜パターン１３４を形成する。
【００２１】
次に、第４感光膜パターン１３４をマスクにして周辺領域（ＩＩＩ）のゲート１２５両側の基板にＬＤＤ（Lightly  Doped  Drain）イオンを注入し、ゲート１２５の側壁に絶縁スペーサ１３８を形成した後、ゲート１２５を含む絶縁スペーサ１３８をマスクにして基板にソース／ドレン用不純物注入工程１３６（図１４に矢印で示す）を進行してソース／ドレン１４０を形成する。
【００２２】
次に、データ記録のためのデータコーディングイオン注入を行い、図１５に図示したように、メモリセルのゲート１２５間の空間を詰めるようにＢＰＳＧ（Ｂoron-Doped Phosphosilicate Glass）を蒸着して保護膜１４２を形成した後に、前記保護膜１４２をエッチバック、または化学機械的研磨（Chemical Mechanical Polishing）方法で平坦化させる。
【００２３】
この後、図８に図示したように、セグメントセレクト領域２０の埋没層１１６にコンタクトホール１５０を形成して、メモリセルのビットライン（図示しない）を形成してフラットセルタイプのマスクＲＯＭ製造を完了する。
【００２４】
【発明が解決しようとする課題】
０．３５μｍ以下のデザインルールを有するロジック工程を適用した従来のフラットセルマスクＲＯＭ製造方法では、ゲート用物質で不純物がドーピングされた多結晶シリコン（または、非晶質シリコン）を蒸着するので、別の不純物ドーピング工程が不必要であり、ゲートの抵抗を減少させるためにタングステン−ポリサイド、またはタングステン−サリサイド工程を進行させた。
【００２５】
しかし、デュアルゲート工程を基にする０．２５μｍ以下のロジック工程を適用してフラットセルマスクＲＯＭを製造する場合、ゲート形成用多結晶シリコンまたは非晶質シリコンを蒸着した後、ゲートドーピングを実施する工程が随伴されることにより別のマスク工程が必要となる。
【００２６】
また、ゲートの抵抗を減少させるためにポリサイドを形成しようとする際は、ゲート形成用多結晶シリコンまたは非晶質シリコンを蒸着した後、ゲートドーピング（Arsenic及びboron）を実施する工程が随伴されることにより追加的なイオン注入装備が必要となるので、工程費用が上昇されるだけでなく、ゲートドーピング以後の熱処理工程でゲートに注入されたボロンがアクティブ領域に浸透される。
【００２７】
そして、従来の方法ではロジック工程でソース／ドレンの直後にサリサイド工程を進行する場合には、メモリセルゲート間の間隔で露出されたアクティブ領域にサリサイドが形成されることにより隣接埋没間のショートが引き起こされる問題点があった。
【００２８】
従って、本発明は前記従来の問題点を解決するために案出したもので、ロジック工程で使用されるゲートドーピング工程及びサリサイド工程をフラットセルに適用することのできるマスクＲＯＭ製造方法を提供することにその目的がある。
【００２９】
【課題を解決するための手段】
前記目的を達成するための本発明のマスクＲＯＭ製造方法は、請求項１に記載されているように、メモリセルアレイ領域と周辺領域とが定義された基板を提供する工程と、前記メモリセルアレイ領域の前記基板に、夫々がメモリセルのソース／ドレンジャンクションとして機能する複数の埋没層を形成する工程と、前記埋没層が形成された基板にゲート絶縁膜を介在させ、不純物がドーピングされた多結晶シリコン層又は非晶質シリコン層のいずれか一方のシリコン層、チタン層又はタングステン層のいずれか一方の金属層を、順次に蒸着して形成することによりゲート用物質層を形成する工程と、フォトリソグラフィ工程により、前記周辺領域の前記ゲート用物質層をマスクした状態で前記メモリセルアレイ領域の前記ゲート用物質層の一部分を蝕刻することにより、前記メモリセルアレイ領域に第１ゲートを形成する工程と、前記第１ゲートが形成された基板の全面に前記第１ゲート間の空間を詰め、前記第１ゲート表面を露出させるように絶縁パターンを形成する工程と、フォトリソグラフィ工程により、前記メモリセルアレイ領域をマスクした状態で前記周辺領域に残されている前記ゲート用物質層の一部分を蝕刻することにより、前記周辺領域に第２ゲートを形成する工程と、前記第１ゲート及び前記第２ゲートを有する、結果として得られる基板の全表面に対して第１不純物をドーピングし、それにより、前記メモリセルアレイ領域の前記第１ゲートを選択的にドーピングした後に、第１不純物を活性化するための熱処理を行うことにより前記第１ゲートにチタン−サリサイド又はタングステン−サリサイドを形成し、同時に前記周辺領域の前記第２ゲートの両側にソース／ドレンを形成する工程とを含むことを特徴とする。
【００３０】
さらに、ここで、請求項２に記載されているように、前記絶縁パターンを形成する工程は、前記第１ゲートが形成された基板全面に前記第１ゲート間の空間を詰める絶縁層を形成する工程と、
前記第１ゲートの表面を露出させるように、前記絶縁層を蝕刻する工程とを含むことが好ましい。
【００３１】
また、請求項３に記載されているように、前記絶縁層は、エッチバック又は化学機械的研磨方法で蝕刻することが好ましい。
【００３４】
また、請求項４に記載されているように前記基板にゲート絶縁膜を介在させゲート用物質層を形成する前に、前記メモリセルアレイ領域の外郭に素子隔離膜を形成する工程と、前記素子隔離膜が形成された基板にウェルを形成する工程とを実行することが好ましい。
【００３５】
ここで、請求項５に記載されるように、前記基板にゲート絶縁膜を介在させゲート用物質層を形成する前に、前記基板にウェルを形成する工程と、前記ウェルが形成された基板のメモリセルアレイ領域の外郭に素子隔離膜を形成する工程とを実行することが好ましい。
【００３６】
さらに、請求項６に記載されているように、前記素子隔離膜は、ロコス工程を利用して形成することが好ましい。
【００３７】
又、請求項７に記載されているように、前記素子隔離膜は、トレンチ工程を利用して形成することが好ましい。
【００３８】
さらに、請求項８に記載されているように、前記第２ゲートの両側に絶縁スペーサを形成する工程と、
前記第２ゲートを含む絶縁スペーサをマスクにして前記基板に第２不純物をドーピングしてＬＤＤを形成する工程とを含み、
前記絶縁スペーサを形成する工程及び前記ＬＤＤを形成する工程は、前記基板の全表面に前記第１不純物をドーピングする前に実施されることが好ましい。
【００３９】
【発明の実施の形態】
以下、本発明の望ましい実施例を、添付した図面を参照しながら詳細に説明すれば、次の通りである。
【００４０】
図１、２、３、４、５、６、７は、本発明に従うマスクＲＯＭ製造過程を示す工程断面図である。図１、２、３、４、５、６、７において、ＩＶ領域はゲートと水平の方向にセルを切断した断面図であり、Ｖ領域及びＶＩ領域はゲートと垂直の方向にセルを切断した断面図である。
【００４１】
本発明のマスクＲＯＭ製造方法は、図１に図示したように、まず、メモリセルアレイ領域（ＩＶ＋Ｖ）と周辺領域（ＶＩ）が定義された基板２００の前記メモリセルアレイ領域（ＩＶ＋Ｖ）の外郭部分にロコスまたはＳＴＩ等の工程を利用して素子隔離膜２０３を形成する。
【００４２】
次に、素子隔離膜２０３が形成された基板上にウェル２０２を形成する。この時、前記素子隔離膜２０３の形成工程と、前記ウェル２０２の形成工程を順番を変えて進行しても構わない。
【００４３】
その次に、図２に図示したように、前記素子隔離膜２０３及びウェル２０２が形成された基板の全面に感光膜を塗布した後、露光、及び現像して所定領域を開口させる第１感光膜パターン２０４を形成する。
【００４４】
図面符号２０５は緩衝酸化膜を図示したものである。
この後、前記第１感光膜２０４をマスクにして前記基板２００上にＮタイプのＡｓ+イオン注入工程２０６（図２に矢印で示す）を進行する。図面符号２０８はＡｓ+イオン層を図示したものである。
【００４５】
その次に、第１感光膜パターンを除去し、図３に図示したように、前記Ａｓ+イオンが注入された基板に熱処理工程を進行させる。この時、前記熱処理工程によりＡｓ+イオンが拡散され埋没層２１６を形成すると同時に、埋没層２１６上部に酸化膜２１２が生成される。
【００４６】
この後、前記埋没層２１６及び酸化膜２１２が形成された基板の全面にゲート絶縁膜２２２を蒸着した後、前記ゲート絶縁膜２２２上にゲート形成用物質層２２５を順次に形成する。
前記ゲート形成用物質層２２５には、不純物がドーピングされた多結晶シリコンまたは不純物がドーピングされた非晶質シリコンのいずれか一方のシリコン層を形成し、順次、低抵抗値を有するチタンまたはタングステン等の高融点金属層、窒化膜を積層する。
【００４７】
次に、図４に図示したように、ゲート形成用物質層が形成された基板上に感光膜を塗布し、露光及び現像して、周辺領域（ＶＩ）及びメモリセルアレイ領域（ＩＶ＋Ｖ）のゲート形成領域を覆う第２感光膜パターン２３４を形成する。
次に、前記第２感光膜パターン２３４をマスクにして、ゲート形成用物質層を蝕刻してメモリセルアレイ領域（ＩＶ＋Ｖ）にゲート２２５を形成する。
【００４８】
この時、ゲート形成用物質層蝕刻の際、基板の露出されたシリコン領域（図４に２２６で示す領域）はそれぞれのメモリセルチャンネル間の間隔になる。
【００４９】
この後、第２感光膜パターン２３４をマスクに利用してメモリセルアレイ領域（ＩＶ＋Ｖ）のチャンネル間の隙間２２６にセル隔離のためのイオン注入工程２３２（図４に矢印で示す）を実施する。
【００５０】
次に、第２感光膜パターンを除去し、図５に図示したように、前記結果の基板上にメモリセルのゲート２２５間の空間を詰めるようにＢＰＳＧの保護膜２２６を蒸着した後、前記保護膜２２６をエッチバック、または化学機械的研磨方法で平坦化させる。
【００５１】
引き続いて、図６に図示したように、保護膜２２６が形成された基板上に感光膜を塗布した後、露光及び現像してメモリセルアレイ領域（ＩＶ＋Ｖ）及び周辺領域（ＶＩ）のゲート形成領域を覆う第３感光膜パターン２３６を形成する。
この後、前記第３感光膜２３６をマスクにして前記周辺領域（ＶＩ）にゲート２２５を形成する。
【００５２】
次に、第３感光膜パターンをマスクにして周辺領域（ＶＩ）のゲート２２５両側の基板にＬＤＤイオン注入２３３（図６に矢印で示す）を実施する。
その次に、第３感光膜パターンを除去し、図７に図示したように、周辺領域（ＶＩ）のゲート２２５の側壁に絶縁スペーサ２３８を形成した後、ゲート２２５を含む絶縁スペーサ２３８をマスクにして基板に不純物注入工程２３９（図７に矢印で示す）を実施してメモリセルアレイ領域（ＶＩ＋Ｖ）のゲート２２５にチタン−サリサイドまたはタングステン−サリサイドを形成すると同時に、周辺領域（ＶＩ）のゲート２２５の両側にソース／ドレン２４０を形成する。
【００５３】
即ち、本発明では周辺領域を除外したメモリセルのゲートに不純物ドーピング及びサリサイドを形成し、メモリセルのゲート間の空間には、不純物ドーピング及びサリサイドは形成されない。
【００５４】
続いて、データ記録のためのデータコーディングイオン注入を行い、セグメントセレクト領域（図示しない）の埋没層に、コンタクトホール（図示しない）を形成し、メモリセルのビットライン（図示しない）を形成してフラットセルタイプのマスクＲＯＭ製造を完了する。
【００５５】
【発明の効果】
以上のように、本発明のマスクＲＯＭ製造方法は、ロジック工程で使用されるゲートドーピング工程及びサリサイド工程を使用してフラットセルタイプのマスクＲＯＭを製造することができることによって０．２５μｍ以下のデザインルールのロジック工程とも互換性を有する。
【００５６】
また、本発明では、周辺領域のソース／ドレンイオン注入とメモリセルアレイ領域のゲートにドーピングを同時に進行することによって製造工程を単純化させることができる。
【００５７】
そして、メモリセルアレイ領域のゲート形成用マスクを利用してセルチャンネル隔離用イオン注入工程を進行することによってマスク工程を短縮させることができる。
その他、本発明は、この要旨を逸脱しない範囲で多様に変更し実施することができる。
【図面の簡単な説明】
【図１】本発明に従うマスクＲＯＭの製造工程を示す工程断面図
【図２】本発明に従うマスクＲＯＭの製造工程を示す工程断面図
【図３】本発明に従うマスクＲＯＭの製造工程を示す工程断面図
【図４】本発明に従うマスクＲＯＭの製造工程を示す工程断面図
【図５】本発明に従うマスクＲＯＭの製造工程を示す工程断面図
【図６】本発明に従うマスクＲＯＭの製造工程を示す工程断面図
【図７】本発明に従うマスクＲＯＭの製造工程を示す工程断面図
【図８】従来技術に従うメモリセルアレイレイアウト図
【図９】従来技術に従うマスクＲＯＭの製造工程図
【図１０】図８のＡ−Ｂ線とＣ−Ｄ線を切断した切断面で、従来技術に従うマスクＲＯＭの製造工程を示す工程断面図
【図１１】図８のＡ−Ｂ線とＣ−Ｄ線を切断した切断面で、従来技術に従うマスクＲＯＭの製造工程を示す工程断面図
【図１２】図８のＡ−Ｂ線とＣ−Ｄ線を切断した切断面で、従来技術に従うマスクＲＯＭの製造工程を示す工程断面図
【図１３】図８のＡ−Ｂ線とＣ−Ｄ線を切断した切断面で、従来技術に従うマスクＲＯＭの製造工程を示す工程断面図
【図１４】図８のＡ−Ｂ線とＣ−Ｄ線を切断した切断面で、従来技術に従うマスクＲＯＭの製造工程を示す工程断面図
【図１５】図８のＡ−Ｂ線とＣ−Ｄ線を切断した切断面で、従来技術に従うマスクＲＯＭの製造工程を示す工程断面図
【符号の説明】
２００    基板
２０２    ウェル
２０３    素子隔離膜
２０４    感光膜パターン
２２２    ゲート絶縁膜
２２５    ゲート
２１６    埋没層
２２６    保護膜
２０４    感光膜パターン
２３４    感光膜パターン
２３６    感光膜パターン
２３８    絶縁スペーサ
２４０    ソース／ドレン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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