(57)【特許請求の範囲】
【請求項１】
入力音圧により静電容量が変化するマイクユニットと、上記静電容量に応じて周波数が変化する音声信号を出力する第１発振器と、制御電圧に応じて周波数が変化する追従信号を出力する第２発振器と、上記音声信号と上記追従信号とを得て、上記追従信号に対して上記音声信号が位相進みを持つときに第１制御信号を出力し、位相遅れを持つときに第２制御信号を出力して、上記追従信号と上記音声信号とが同位相となるように上記制御電圧を制御する位相同期手段と、クロックパルスを発生するクロック発生器と、上記第１制御信号と上記クロックパルスとの論理積により加算パルス信号を出力する第１論理積回路と、上記第２制御信号と上記クロックパルスとの論理積により減算パルス信号を出力する第２論理積回路と、上記加算パルス信号と減算パルス信号とを計数して音声データ信号を出力する加減算計数器とを備えていることを特徴とするコンデンサマイクロフォン。
【請求項２】
上記マイクユニットが成極電圧を必要としないマイクユニットである請求項１に記載のコンデンサマイクロフォン。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンデンサマイクロフォンに関し、さらに詳しく言えば、マイクユニットの静電容量変化をディジタル処理して音声信号を得るディジタルマイクロフォンの音声出力技術に関するものである。
【０００２】
【従来の技術】
コンデンサマイクロフォンは、振動板と固定電極との組合せからなる一種のコンデンサを備え、音波による振動板の変位に伴う静電容量変化を電気信号として取り出す方式のマイクロフォンで、これには振動板と固定電極との間に直流電圧を加える必要がある。この直流電圧が成極電圧と呼ばれるもので、マイクユニットの外部から電圧を印加する方法と、エレクトレット材により成極電圧を与える方法とがある。
【０００３】
また、コンデンサマイクロフォンにおいては、振動板と固定電極との間のインピーダンスが非常に高いことから、ＦＥＴや真空管といったインピーダンス変換器を用いて、所定のレベルの電圧信号を得るようにしている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のコンデンサマイクロフォンは、静電容量変化を電圧に変換する際に、外部からの電界や磁界の影響を受けやすい。また、インピーダンス変換器を用いているために、例えば周囲の湿度が高いときには、インピーダンス変換器に固有の電荷漏洩を起こして雑音を発生させることがある。
【０００５】
さらには、エレクトレット型コンデンサマイクロフォンは、例えば携帯電話機用などとして小型化が可能であるが、エレクトレットは熱に弱いため、基板に実装する場合、リフローハンダ法が適用できない。したがって、抵抗やコンデンサなどのチップ部品とは別に実装しなければならなかった。
【０００６】
本発明は、上記課題を解決するためになされたものであり、その目的は、マイクユニットの静電容量変化をディジタル信号に変換して音声信号を得るようにしたコンデンサマイクロフォンを提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、入力音圧により静電容量が変化するマイクユニットと、上記静電容量に応じて周波数が変化する音声信号を出力する第１発振器と、制御電圧に応じて周波数が変化する追従信号を出力する第２発振器と、上記音声信号と上記追従信号とを得て、上記追従信号に対して上記音声信号が位相進みを持つときに第１制御信号を出力し、位相遅れを持つときに第２制御信号を出力して、上記追従信号と上記音声信号とが同位相となるように上記制御電圧を制御する位相同期手段と、クロックパルスを発生するクロック発生器と、上記第１制御信号と上記クロックパルスとの論理積により加算パルス信号を出力する第１論理積回路と、上記第２制御信号と上記クロックパルスとの論理積により減算パルス信号を出力する第２論理積回路と、上記加算パルス信号と減算パルス信号とを計数して音声データ信号を出力する加減算計数器とを備えていることを特徴としている。
【０００８】
この構成によれば、静電容量変化を電圧に変換しないために、周囲の電磁界の影響を受けにくい。また、インピーダンス変換器の電荷漏洩による雑音も発生しない。さらには、エレクトレット材などによる成極電圧を必要としないため、抵抗やコンデンサなどのチップ部品と一緒にリフローハンダ法による表面実装も可能になる。
【０００９】
【発明の実施の形態】
次に、図面を参照しながら、本発明のマイクロフォンの実施形態について説明する。
【００１０】
図１に示すように、このマイクロフォンＭは、マイクユニット１を有する第１発振器２と、ＶＣＯ（電圧制御発振器）からなる第２発振器３と、第１および第２発振器２，３から出力される各周波数の位相を比較する位相比較器４と、１対のＦＥＴ６、７を含む電荷供給用のチャージポンプ５と、抵抗およびコンデンサなどからなるループフィルタ８と、水晶発振回路などのクロック発生器１１と、第１論理積回路１２と、第２論理積回路１３と、ディジタル音声データを出力する加減算計数器１４とを備えている。
【００１１】
マイクユニット１は、入力音圧にて振動する振動板と固定極とを備え、振動板の変位により静電容量が変化する。本発明において、マイクユニット１はもっともシンプルな構成であってよく、エレクトレット材などによる成極電圧は不要である。
【００１２】
第１発振器２は、マイクユニット１の静電容量変化に応じて発振周波数を変化させる。すなわち、第１発振器２はＣ−Ｆ変換器として動作し、マイクユニット１に入力される音圧に比例した周波数の音声信号を位相比較器４の一方の入力端子４ａに与える。位相比較器４の他方の入力端子４ｂには、第２発振器３から上記音声信号に対する追従信号が与えられる。
【００１３】
位相比較器４は、第１発振器２からの音声信号と第２発振器３からの追従信号の位相を比較し、追従信号に対して音声信号が位相進みを持つときに第１出力端子４ｕに第１制御信号Ｓ１を出力し、追従信号に対して音声信号が位相遅れを持つときに第２出力端子４ｄに第２制御信号Ｓ２を出力する。
【００１４】
この実施形態において、位相比較器４は、入力波形の立ち上がりで動作する位相周波数型比較器（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｍｐａｒａｔｏｒ）であって、例えばモトローラ社製の集積回路ＭＣ４０４４などを使用することができる。
【００１５】
位相比較器４は、その出力側に接続されるチャージポンプ５およびループフィルタ８とともに、第２発振器３の位相同期ループを構成している。チャージポンプ５は１対のＦＥＴ６，７を含み、位相比較器４の第１出力端子４ｕには一方のＦＥＴ６のゲート端子が接続され、第２出力端子４ｄには他方のＦＥＴ７のゲート端子が接続されている。
【００１６】
ＦＥＴ６のドレイン端子は、装置内電源Ｖｃｃに接続されており、ＦＥＴ７のドレイン端子は接地されている。ＦＥＴ６，７の各ソース端子同士が接続されており、その接続点がチャージポンプ５の出力端子ＯＵＴで、この出力端子ＯＵＴがループフィルタ８を介して第２発振器３の制御端子に接続されている。
【００１７】
追従信号に対して音声信号が位相進みを持つとき、第１出力端子４ｕに現れる第１制御信号Ｓ１により一方のＦＥＴ６がオンとなり、装置内電源Ｖｃｃから所定の電圧がループフィルタ８を介して第２発振器３の制御端子に加えられる。
【００１８】
これに対して、追従信号に対して音声信号が位相遅れを持つとき、第２出力端子４ｄに現れる第１制御信号Ｓ２により他方のＦＥＴ７がオンとなり、第２発振器３の制御端子側から所定の電圧が接地側に引き込まれる。このようにして、追従信号が音声信号に対して同位相となるように制御される。なお、この実施形態では、ＦＥＴ６，７にＭＯＳ型のものを用いているが、接合型ＦＥＴであってもよい。
【００１９】
クロック発生器１１のクロック出力端子は、二入力型の第１論理積回路１２の一方の入力端子に接続され、また、同じく二入力型の第２論理積回路１３の一方の入力端子にも接続されている。
【００２０】
第１論理積回路１２の他方の入力端子には、位相比較器４の第１出力端子４ｕが接続され、第２論理積回路１３の他方の入力端子には、位相比較器４の第２出力端子４ｄが接続されている。
【００２１】
第１論理積回路１２の出力端子は、加減算計数器１４の加算パルス入力端子１４ｕに接続され、第２論理積回路１３の出力端子は、加減算計数器１４の減算パルス入力端子１４ｄに接続されている。
【００２２】
次に、図２および３を参照して、このマイクロフォンＭの動作について説明する。例えば図２（ａ）に示すような音圧Ｗがマイクユニット１に入力されると、マイクユニット１の静電容量が変化し、その容量変化に応じて第１発振器２の発振周波数が変化する。
【００２３】
すなわち、第１発振器２にてマイクユニット１の静電容量が周波数に変換され、図２（ｂ）に示す音声信号Ｗ１として位相比較器４の一方の入力端子４ａに出力される。なお、図２（ｂ）の縦軸は周波数軸、横軸は時間軸である。
【００２４】
位相比較器４の他方の入力端子４ｂには、第２発振器３から追従信号が入力され、図３（ａ）に音声信号Ｗ１と追従信号Ｗ２との関係を示す。位相比較器４において、音声信号Ｗ１と追従信号Ｗ２の位相が比較されるが、上記位相同期ループには第２発振器３の制御に要する伝搬時間があるため、追従信号Ｗ２が音声信号Ｗ１と同一の発振周波数となるには、時間差ΔＴだけの時間がかかることになる。
【００２５】
図３（ａ）の例において、区間Ｔ１および区間Ｔ３では、音声信号Ｗ１の周波数が追従信号Ｗ２の周波数よりも大きいため、音声信号Ｗ１は追従信号Ｗ２に対して、位相進みを生じていることになる。
【００２６】
したがって、図３（ｂ）に示すように、区間Ｔ１および区間Ｔ３では、位相比較器４の一方の出力端子４ｕのみから第１制御信号Ｓ１が出力される。この第１制御信号Ｓ１のパルス幅は位相差に比例して変化する。
【００２７】
これに対して、区間Ｔ２では、音声信号Ｗ１の周波数が追従信号Ｗ２の周波数よりも小さいため、音声信号Ｗ１は追従信号Ｗ２に対して、位相遅れを生じていることになる。
【００２８】
したがって、図３（ｃ）に示すように、区間Ｔ２では、位相比較器４の他方の出力端子４ｄのみから第２制御信号Ｓ２が出力される。この第２制御信号Ｓ２も、位相遅れ量に応じてパルス幅を変化させている。
【００２９】
このようにして、位相比較器４において、図１の入力音圧Ｗが音声信号Ｗ１と追従信号Ｗ２の位相差により、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）され、位相差に応じたパルス幅の第１，第２制御信号Ｓ１，Ｓ２が出力される。
【００３０】
この第１，第２制御信号Ｓ１，Ｓ２により、チャージポンプ５のＦＥＴ６，７がオンオフされ、チャージポンプ５の出力端子ＯＵＴには図４に示すような電圧Ｖ１が現れる。
【００３１】
すなわち、第１制御信号Ｓ１が出力されている区間Ｔ１，Ｔ３においては、そのパルス幅に応じて電圧Ｖ１が階段状に上昇し、第２制御信号Ｓ２が出力されている区間Ｔ２においては、そのパルス幅に応じて電圧Ｖ１が階段状に減少する。
【００３２】
ループフィルタ８により、電圧Ｖ１に含まれている高調波成分および雑音が除去され、第２発振器３の制御電圧ＣＶとして入力される。これにより、第２発振器３は第１発振器２と同じ周波数で発振するように動作する。なお、第２発振器３には、モトローラ社製の集積回路ＭＣ４０２４などが例示される。
【００３３】
クロック発生器１１は、図５（ａ）に示すように、第１，第２制御信号Ｓ１，Ｓ２の時間幅に比較して十分に短いパルス幅のクロックパルスＣＫを発生し、第１論理積回路１２と第２論理積回路１３とに入力している。
【００３４】
第１論理積回路１２は、クロックパルスＣＫと進み位相時の第１制御信号Ｓ１との論理積を求めて、図５（ｂ）に示すような加算パルス信号Ｐ１を加減算計数器１４の加算パルス入力端子１４ｕに与える。
【００３５】
また、第２論理積回路１３は、クロックパルスＣＫと遅れ位相時の第２制御信号Ｓ２との論理積を求めて、図５（ｃ）に示すような減算パルス信号Ｐ２を加減算計数器１４の減算パルス入力端子１４ｄに与える。
【００３６】
すなわち、第１，第２論理積回路１２，１３によりＰＮＭ（Ｐｕｌｓｅ  Ｎｕｍｂｅｒ  Ｍｏｄｕｌａｔｉｏｎ）が行われ、第１，第２制御信号Ｓ１，Ｓ２のパルス幅がクロックパルスＣＫのパルス数に変換される。
【００３７】
加減算計数器（アップダウンカウンタ）１４は、加算パルス信号Ｐ１と、減算パルス信号Ｐ２とに基づいて可逆的な加減算を行い、その音声データをビット端子ＭＳＢ〜ＬＳＢからパラレルデータとして出力する。
【００３８】
なお、加減算計数器１４は位相が変化する前の状態を保持し、位相変化が起こったときにのみアップもしくはダウンカウントする。また、加減算計数器１４から出力される音声データは必要に応じてＤ／Ａ変換された後、図示しない音声出力部に与えられる。
【００３９】
上記実施形態では、クロック発生器として水晶発振回路を用いているが、これに代えて、ＣＲ発振回路、ＬＣ発振回路、マルチバイブレータなどを用いてもよい。また、加減算計数器はマイクロプロセッサなどであってもよい。さらには、位相比較器４はアナログ型位相比較器であってもよいが、その場合には、出力信号を例えばＡ／Ｄ変換して論理積回路に入力することになる。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、マイクユニットの静電容量変化をディジタル信号に変換して音声信号を得るようにしたことにより、周囲の電磁界の影響による雑音を抑えることが可能になる。
【００４１】
また、マイクユニットにエレクトレット材などによる成極電圧が不要であるため、回路基板に実装する際、リフローハンダ法を適用できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るコンデンサマイクロフォンの回路図。
【図２】マイクユニットに入力される音圧の波形図、および第１発振器から出力される音声信号の波形図。
【図３】音声信号と追従信号の比較波形図、および位相比較器から出力される制御信号の波形図。
【図４】チャージポンプの出力波形図。
【図５】クロックパルス、加算パルスおよび減算パルスを示す波形図。
【符号の説明】
１  マイクユニット
２  第１発振器
３  第２発振器
４  位相比較器
４ａ，４ｂ  入力端子
４ｕ  第１出力端子
４ｄ  第２出力端子
５  チャージポンプ
６，７  ＦＥＴ
８  ループフィルタ
１１  クロック発生器
１２  第１論理積回路
１３  第２論理積回路
１４  加減算計数器
１４ｕ  加算パルス入力端子
１４ｄ  減算パルス入力端子
Ｍ  マイクロフォン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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