(57)【特許請求の範囲】
【請求項１】
組織畳み込み符号化して得られた符号系列を、誤りを有する伝送路を介して受信した受信系列に対して誤り訂正を行う誤り訂正復号器において、
受信した受信信号から過去の時点に溯って処理を行って生き残りパスを求める加算比較選択手段と、
この加算比較選択手段により求められた前記生き残りパスについてのデータを受信した信号から過去に受信した信号の順にアドレスに対応付けて保存するための保存手段と、
この保存手段に保存された前記生き残りパスについて、最も過去に受信した信号のアドレスを開始点として受信系列の順にトレース処理を行うトレース手段と、
を具備することを特徴とする誤り訂正復号器。
【請求項２】
前記保存手段には所定長の時間に対応するデータが保存され、この保存された所定時間分のデータごとに前記トレース手段によるトレース処理を繰り返し行って受信系列全体に対する誤り訂正を行うようにしたことを特徴とする請求項１記載の誤り訂正復号器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は誤り訂正復号器に関するものである。
【０００２】
【従来の技術】
所定の情報源から発生された情報系列を誤りのある伝送路を介して送信する場合には、冗長度を付加することにより符号化して送信することが一般に行なわれている。符号化には情報系列を一定長のブロックに分割し、各ブロックの符号化を他のブロックの符号化とは独立して行うブロック符号化と、ある情報ブロックの符号化にそれ以前の情報ブロックが関与する木符号化とがある。
【０００３】
前記木符号化において、任意の時点ｔにおける符号器の状態σｔを考慮して行う符号化はトレリス符号化と呼ばれ、トレリス符号化により得られる符号系列の遷移状態はトレリス線図で表わせることが知られている。また、線形なトレリス符号は畳み込み符号と呼ばれている。
【０００４】
ところで、畳み込み符号化された符号系列を復号する際の開始点を復号側で知るために、トレリス符号化時にトレリス符号を終端する処理が行なわれる。このトレリス終端処理は、符号器の状態を全零状態にリセットする処理であり、非再帰符号であれば、テールビットとして、０を符号器内のシフトレジスタの数だけ情報ビットに付け加えることによりトレリス終端を行うことができる。
【０００５】
しかし、再帰符号の場合には、このようなテールビットを単に付け加えるだけではトレリス終端処理を行うことができず、以下に述べるように複雑な機構を用いなければならない。また、２つの再帰符号器を連結した構成としてターボコーダが知られているが、このようなターボコーダにおいては、２つの符号器の状態を零にする必要があるので、トレリス終端処理がさらに複雑になってしまう。
【０００６】
図７は前記したターボコーダの構成を示す図であり、第１の符号器１０Ａと第２の符号器１０Ｂとがインターリーブ処理部１１を介して接続された構成になっている。第１の符号器１０Ａはスイッチ１２Ａと、加算器１３Ａ、１６Ａと、シフトレジスタで構成される遅延器（Ｄ）１４Ａ、１５Ａとからなる。第２の符号器１０Ｂも第１の符号器１０Ａと同様に、スイッチ１２Ｂと、加算器１３Ｂ、１６Ｂと、遅延器（Ｄ）１４Ｂ、１５Ｂとから構成される。
【０００７】
第１の符号器１０Ａに入力された情報系列を構成する情報ビットＩをパリティビットを付加して符号化する場合にはスイッチ１２Ａは閉じられるが、情報ビットＩの符号化が終了したときにはスイッチ１２Ａが開放されてシフトレジスタの数だけテールビットＹ１、Ｙ２が送信される。
【０００８】
また、情報ビットＩはインタリーブ処理部１１にも入力されて所定の規則に基づいてデータの並び替えが行なわれた後、第２の符号器１０Ｂに入力されて第１の符号器１０Ａと同様の処理が行なわれる。
【０００９】
しかし、このような構成を用いた場合には、テールビットを求めるためにスイッチ１２Ａ、１２Ｂを所定のタイミングで切り換える処理が必要であり、また、図からわかるように、符号化された情報ビットとテールビットとは異なる出力位置から出力されるので、これら２つのビットを結合する回路が新たに必要となり、符号器の構成が複雑になってしまう。
【００１０】
また、ターボコーダのトレリス終端処理を行わないで、テールビットとして既知の情報ビットを付加することで、終端処理を行わない場合の性能劣化を防止する方法も知られている。しかし、この場合には十分長いテールビットを付加することが必要であり、結果的に符号化率が低下してしまうという欠点がある。
【００１１】
【発明が解決しようとする課題】
以上のように、ターボコーダに用いられる再帰符号のトレリス終端処理を行う場合には、符号器の構成が複雑になったり、トレリス終端処理を回避しようとすると十分長いテールビットが必要になって符号化率が低下してしまうという問題があった。
【００１２】
本発明はこのような課題に着目してなされたものであり、その目的とするところは、テールビットを付加する処理を不要にして符号器の構成を簡単にするとともに、符号化率の低下を防止することができる誤り訂正復号器を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、第１の発明に係る誤り訂正復号器は、組織畳み込み符号化して得られた符号系列を、誤りを有する伝送路を介して受信した受信系列に対して誤り訂正を行う誤り訂正復号器において、受信した受信信号から過去の時点に溯って処理を行って生き残りパスを求める加算比較選択手段と、この加算比較選択手段により求められた前記生き残りパスについてのデータを受信した信号から過去に受信した信号の順にアドレスに対応付けて保存するための保存手段と、この保存手段に保存された前記生き残りパスについて、最も過去に受信した信号のアドレスを開始点として受信系列の順にトレース処理を行うトレース手段とを具備する。
【００１４】
また、第２の発明に係る誤り訂正復号器は、第１の発明において、前記保存手段には所定長の時間に対応するデータが保存され、この保存された所定時間分のデータごとに前記トレース手段によるトレース処理を繰り返し行って受信系列全体に対する誤り訂正を行う。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を詳細に説明する。図１は本発明の誤り訂正復号器を適用したターボデコーダの構成を示す図である。図１に示すようにターボデコーダでは、誤り訂正能力を高めるために２つの軟入力軟出力復号器を有している。第１の軟入力軟出力復号器３０５は、組織畳み込み符号化して得られた符号系列を、誤りを有する伝送路を介して受信した受信系列の情報ビットＩを格納するためのメモリ３０１Ａと、受信系列の第１のパリティビットＹ１を格納するためのメモリ３０１Ｂと、外部情報尤度を格納するためのメモリ３１０の出力を軟入力として受信して復号処理を行い軟判定結果を加算器３０９に出力する。加算器３０９はメモリ３０１Ａの出力と、軟入力軟出力復号器３０５の出力と、インタリーバにより並び替えられた信号を元の配置に戻す処理を行うデインタリーバ３０４の出力とを入力として加算演算を行ってその結果を信号の並び替えを行うインタリーバ３０３Ｂに出力する。
【００１６】
また、第２の軟入力軟出力復号器３０６は、メモリ３０１Ａの出力をインタリーバ３０３Ａにて並べ替えた信号と、加算器３０９の出力をインタリーバ３０３Ｂにて並び替えた信号と、受信系列の第２のパリティビットＹ２を格納するためのメモリ３０１Ｃの出力を軟入力として受信して復号処理を行い軟判定結果を加算器３０７に出力する。加算器３０７は、第２の軟入力軟出力復号器３０６の出力と、メモリ３０１Ａの出力をインタリーバ３０３Ａにて並べ替えた信号と、加算器３０９の出力をインタリーバ３０３Ｂにて並び替えた信号とを入力として加算演算を行ってその結果をデインタリーバ３０４に出力する。さらに、硬判定出力部３０８は第２の軟入力軟出力復号器３０６の軟判定出力（多値データ）を対応する硬判定出力（２値データ）に変換して出力するものである。
【００１７】
図２は、上記した第１の軟入力軟出力復号器３０５及び第２の軟入力軟出力復号器３０６の構成を示す図である。図２において、ＡＣＳ(Add Compare Select)・パスメトリック差分演算部４０１の第１の出力は保存手段としてのパスメモリ４０２に、第２の出力はＭＬ(Most Likelihood)パストレース・硬判定部４０３に、第３の出力は競合パストレース・軟出力計算部４０４に接続されている。また、パスメモリ４０２は競合パストレース・軟出力計算部４０４に直接かつＭＬ(Most Likelihood)パストレース・硬判定部４０３を介して接続されている。
【００１８】
ＡＣＳ(Add Compare Select)・パスメトリック差分演算部４０１では、トレリス線図におけるすべてのブランチ（枝）について求められたブランチメトリックを累積加算してパスメトリックを計算し、各パスのパスメトリックを比較して最大の尤度を与えるパスメトリックを生き残りパスとして選択する。各状態に流入した２つのパスのパスメトリックの差分Δを計算することですべての生き残りパスについてパスメトリックの差分を求める。
【００１９】
ただしここでのＡＣＳ処理は、ＳＯＶＡ(Soft  Output  Viterbi  Algorithm)を用いて図３に示すように受信系列とは逆の順番でデータを入力してＡＣＳ処理を行うようにしている。すなわち、図３の→で示すように、最も最近の時点ｔで受信した受信信号から、時点ｔ−１、ｔ−２、…へと過去の時点に溯ってＡＣＳ処理を行って生き残りパスを求めている。また、この結果、パスメモリ４０２には、ＡＣＳ処理により得られた生き残りパスが最も最近受信した信号から過去に受信した信号の順にアドレスに対応付けて保存される。
【００２０】
次にトレース手段としてのＭＬパストレース・硬判定部４０３及び競合パストレース・軟出力計算部４０４では、パスメモリ４０３に保存されている生き残りパスに基づいて、最も過去に受信した信号のアドレスを開始点として受信系列の順にトレース処理を実行する。ここで、従来のトレース処理はトレースバックと呼ばれており、受信系列とは逆の順、すなわち最も最近受信したデータを開始点として過去の受信信号へとトレース処理を行っていた。しかし、本実施形態では図４のトレリス線図の→で示すように、最も過去に受信した信号から時点０，１，２，３，〜ｔ−１，ｔへと受信系列の順にトレース処理を実行することを特徴とする。ここでトレース処理を開始する状態はＳ０から行うようにしている。これは符号器の初期状態が０であるので、トレース処理を状態Ｓ０から行うとその信頼性が向上するからである。
【００２１】
また、本実施形態の誤り訂正復号器はターボデコーダにより構成されておりインタリーブ処理を行うために受信系列をパスメモリ４０２に記憶しておく必要がある。一方、このようにして受信系列を記憶しているために、トレース処理を開始するためのアドレス位置（状態Ｓ０）を容易に検索することができる。さらに、トレース処理は受信したデータの終わりまで行えば良いので、受信系列に従来のようなトレリス終端のテールビットが付加されているかどうかとは無関係に本実施形態を適用することができる。
【００２２】
また、実際には、パスメモリ４０２には窓と呼ばれる所定長の時間に対応するデータが保存され、この保存された所定時間分のデータごとにトレース手段によりトレース処理を繰り返し行うことで受信系列全体に対する誤り訂正を行うようにしている。
【００２３】
さらに、トレース処理の最終状態（Ｓ３）はトレース長を十分長くとることにより信頼性を上げることができる。
【００２４】
以下に図５を参照して本実施形態のトレース処理について詳細に説明する。トレース処理部７０５において、ＭＬパストレース処理によりパスメモリ４０２内のＭＬパス７０１が選択され、競合パストレース処理により競合パス７０２が選択される。次に選択されたＭＬパス７０１と競合パス７０２とを比較して異なるデコード結果を与えるトレリス遷移の位置について軟出力計算を行う軟出力計算部７０３に通知する。軟出力計算部７０３ではＭＬパス７０１と競合パス７０２の異なるビット位置に関して、ＡＣＳ・パスメトリック演算部４０１からのパスメトリックの差分と現在保存されている値とを比較し、小さいほうを選択して保存する。軟出力計算部７０４の出力とＭＬパス７０１によりデコードされた符号とが乗算器７０４により乗算されて軟判定出力（多値データ）として出力される。
【００２５】
図６は上記した本実施形態のターボデコーダに対応するターボコーダの構成を示す図である。図６からわかるように、上記した復号方法を用いることによりテールビットを付加する必要がなくなるので、テールビット付加時の切り換え処理を行うスイッチや、情報ビットとテールビットを結合する回路等が不要となり、ターボコーダの構成が簡略化される。また、ターボコーダの初期値は全零となっている。
【００２６】
上記したように、ターボデコーダにおいて、ＡＣＳ処理を受信系列の逆順で行い、トレース処理を受信系列の順番にて行うようにしたので、ターボコーダの構成が簡略化され、かつ符号化率を低下させることなしにトレリス符号を終端することができる。
【００２７】
【発明の効果】
本発明によれば、誤り訂正復号器における復号処理において、ＡＣＳ処理を受信系列の逆順で行うとともに、トレース処理を受信系列の順番にて行うようにしたので、符号化時にテールビットを付加する必要がなくなり、これによって符号器の構成が簡略化されるとともに、符号化率を低下させることなしにトレリス符号を終端することができる。
【図面の簡単な説明】
【図１】本発明の誤り訂正復号器を適用したターボデコーダの構成を示す図である。
【図２】図１に示す第１の軟入力軟出力復号器３０５及び第２の軟入力軟出力復号器３０６の構成を示す図である。
【図３】本実施形態のＡＣＳ処理の手順を説明するためのトレリス線図である。
【図４】本実施形態のトレース処理の手順を説明するためのトレリス線図である。
【図５】本実施形態のトレース処理について説明するための図である。
【図６】本実施形態のターボデコーダに対応するターボコーダの構成を示す図である。
【図７】従来のターボコーダの構成を示す図である。
【符号の説明】
３０１Ａ、３０１Ｂ、３０１Ｃ、
３０３Ａ、３０３Ｂ…インタリーバ、
３０４…デインタリーバ、
３０５、３０６…軟入力軟出力復号器、
３０７…加算器、
３０８…硬判定出力部、
３０９…加算器、
３１０…メモリ、
４０１…ＡＣＳ・パスメトリック差分演算部、
４０２…パスメモリ、
４０３…ＭＬパストレース・硬判定部、
４０４…競合パストレース・軟出力計算部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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