(57)【特許請求の範囲】
【請求項１】
入力信号のバウンダリを検出および判定するバウンダリ検出判定回路と、
前記入力信号のデータを検出および判定するデータ検出判定回路からの出力および該バウンダリ検出判定回路からの出力を受け取って位相比較を行う位相比較器と、
該位相比較器の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記バウンダリ検出判定回路に第２の内部クロックを供給するクロック信号発生回路と、
前記第２の内部クロックに与えるスキューを制御して前記バウンダリ検出判定回路におけるバウンダリの検出タイミングを変化させるバウンダリスキュー発生回路と、を備えることを特徴とするクロック復元回路。
【請求項２】
請求項１に記載のクロック復元回路において、前記バウンダリ検出判定回路は、複数のバウンダリ検出ユニットを備え、該各バウンダリ検出ユニットは、各バウンダリ検出ユニット制御信号に応じてそれぞれバウンダリの検出を行うことを特徴とするクロック復元回路。
【請求項３】
請求項２に記載のクロック復元回路において、前記バウンダリスキュー発生回路は、前記入力信号のバウンダリを検出する本来のタイミングに対して時間的にばらついたタイミングの前記各バウンダリ検出ユニット制御信号をそれぞれ前記各バウンダリ検出ユニットに供給することを特徴とするクロック復元回路。
【請求項４】
請求項３に記載のクロック復元回路において、前記バウンダリスキュー発生回路は、前記各バウンダリ検出ユニット制御信号をそれぞれ異なる時間だけ遅延させる位相インターポレータを備え、該位相インターポレータのコードに変調を与えて前記スキューを制御することを特徴とするクロック復元回路。
【請求項５】
請求項３に記載のクロック復元回路において、前記バウンダリスキュー発生回路は、前記各バウンダリ検出ユニット制御信号を異なる時間だけ遅延させる複数の可変遅延回路を備えることを特徴とするクロック復元回路。
【請求項６】
入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号のバウンダリを検出および判定するバウンダリ検出判定回路と、
該データ検出判定回路および該バウンダリ検出判定回路からの出力を受け取って位相比較を行う位相比較器と、
該位相比較器の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記バウンダリ検出判定回路に第２の内部クロックを供給するクロック信号発生回路と、
前記第２の内部クロックに与えるスキューを制御して前記バウンダリ検出判定回路におけるバウンダリの検出タイミングを変化させるバウンダリスキュー発生回路と、を備えることを特徴とする受信回路。
【請求項７】
請求項６に記載の受信回路において、前記バウンダリ検出判定回路は、複数のバウンダリ検出ユニットを備え、該各バウンダリ検出ユニットは、各バウンダリ検出ユニット制御信号に応じてそれぞれバウンダリの検出を行うことを特徴とする受信回路。
【請求項８】
請求項７に記載の受信回路において、前記バウンダリスキュー発生回路は、前記入力信号のバウンダリを検出する本来のタイミングに対して時間的にばらついたタイミングの前記各バウンダリ検出ユニット制御信号をそれぞれ前記各バウンダリ検出ユニットに供給することを特徴とする受信回路。
【請求項９】
請求項８に記載の受信回路において、前記バウンダリスキュー発生回路は、前記各バウンダリ検出ユニット制御信号をそれぞれ異なる時間だけ遅延させる位相インターポレータを備え、該位相インターポレータのコードに変調を与えて前記スキューを制御することを特徴とする受信回路。
【請求項１０】
請求項８に記載の受信回路において、前記バウンダリスキュー発生回路は、前記各バウンダリ検出ユニット制御信号を異なる時間だけ遅延させる複数の可変遅延回路を備えることを特徴とする受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、帰還ループ型のクロック信号発生回路を用いたクロック復元回路および受信回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。
【０００４】
そこで、高速の信号伝送を実現するために、リミットサイクル信号の振幅が小さく、帰還ループ特性のジッター依存性や信号レベル依存性の小さい（すなわち、回路特性の予測が容易な）クロック復元回路および受信回路の提供が要望されている。
【０００５】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった極めて高い値（高速の信号伝送）になることが予想されている。
【０００６】
例えば、ＬＳＩ間の信号伝送を高速化するには、送られてくる信号に対して受信回路が正確なタイミングで動作する（データの検出および判定を行う）ことが必要である。従来、このような正確なタイミングのクロック（内部クロック）を発生させるために、帰還ループ型のクロック信号発生回路を用いたクロック復元回路を信号受信回路に設ける手法が知られている。ここで、クロック復元における位相可変の重みの値は、例えば、外部からの入力クロックと内部クロックとの位相比較を行う位相比較器から発生される。
【０００７】
図１は従来のクロック復元回路を含む受信回路の一例を概略的に示すブロック図であり、４−ｗａｙ×２型のインターリーブ回路として構成したものである。図１において、参照符号１１１〜１１４はデータ検出ユニット、１２１〜１２４はバウンダリ検出ユニット、１０４は位相インターポレータ、そして、１０５は位相比較器を示している。また、参照符号ＤＩＬはデータ入力ライン、ＤＣＬはデータ検出用クロックライン、ＢＣＬはバウンダリ検出用クロックライン、そして、ＦＬはフィードバックラインを示している。
【０００８】
図１に示されるように、従来のクロック復元回路（受信回路）は、位相インターポレータ（位相可変タイミング信号発生回路）１０４に対して２組の差動クロック信号を４位相の入力信号（四相クロック）を与え、その位相インターポレータ１０４によりそれらの入力の重み付きの和を積分および比較することで重みの値に対応した位相のクロック（ＣＬＫｄ，ＣＬＫｂ）を発生するようになっている。ここで、クロックＣＬＫｄは、データ検出ユニット（データ検出判別回路）１１１〜１１４に与えられるもので、例えば、それぞれ９０度の位相差を有する４つのデータ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4により構成される。
【０００９】
また、クロックＣＬＫｂは、バウンダリ検出ユニット（バウンダリ検出判定回路）１２１〜１２４に与えられるもので、例えば、それぞれ９０度の位相差を有する４つのバウンダリ検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4により構成される。なお、各データ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4と各バウンダリ検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4とは、それぞれ４５度の位相差を有している。
【００１０】
従って、例えば、入力データラインＤＩＬに対して２．５Ｇ［ｂｐｓ］の速度でデータが供給される場合、各データ検出ユニット１１１〜１１４およびバウンダリ検出ユニット１２１〜１２４は、それぞれ６２５ＭＨｚのクロックでインターリーブ動作を行うことになる。
データ検出ユニット１１１〜１１４は、例えば、それぞれ６２５ＭＨｚのクロック（データ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータを検出および判定し、受信データ（再生データ）として出力する。また、データ検出ユニット１１１〜１１４の出力は、位相比較器１０５にも供給されるようになっている。
【００１１】
同様に、バウンダリ検出ユニット１２１〜１２４は、例えば、それぞれ６２５ＭＨｚのクロック（バウンダリ検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータのバウンダリを検出および判定して位相比較器１０５に供給する。
位相比較器１０５は、入力されたデータ検出ユニット１１１〜１１４およびバウンダリ検出ユニット１２１〜１２４の出力を“０”および“１”のディジタル的判定による比較処理を行い、フィードバックラインＦＬを介してフィードバック信号を位相インターポレータ１０４に供給（フィードバック）する。
【００１２】
図２は図１の受信回路における位相インターポレータの一構成例を示すブロック図である。
図２に示されるように、位相インターポレータ１０４は、ミキサー回路１４１，１４２、ディジタル・アナログ変換器（ＤＡＣ：Digital to Analog Converter）１４３、および、分周器１４４を備えている。ミキサー回路１４１および１４２は、それぞれクロック信号（四相クロック）およびＤＡＣ１４３の出力を受け取って、四相クロックからそれぞれ９０度の位相差をもつ信号の組を合成し、それぞれの中間位相を作り、その中間位相を有する信号に重み（ＤＡＣ１４３の出力）による位相シフトを加算したクロックを発生し、そして、分周器１４４を介してそれぞれデータ検出用クロックＣＬＫｄ（ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4）およびバウンダリ検出用クロックＣＬＫｂ（ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4）を生成する。
【００１３】
ミキサー回路１４１および１４２は、重みを表す電流値を基に位相を制御しており、位相可変のための重みは、位相比較器（１０５）において、データ検出ユニット１１１〜１１４およびバウンダリ検出ユニット１２１〜１２４の出力から、外部からの入力クロックと内部クロック（データ検出用クロックＣＬＫｄおよびバウンダリ検出用クロックＣＬＫｂ）がディジタル的に位相比較され、位相制御信号としてＤＡＣ１４３に供給される。
【００１４】
ＤＡＣ１４３は、定電流および位相制御信号（位相比較器１０５の出力）を受け取り、位相可変重みを電流に変換してミキサー回路１４１，１４２に供給し、この電流の変化量によりクロックＣＬＫｄ，ＣＬＫｂの位相可変が行われる。
ここで、クロック復元回路（クロックリカバリー回路）は、入力信号からデータ検出用のクロックを復元する点に注目して与えた名称であり、また、受信回路は、復元されたクロックを用いてデータ検出判定回路が入力信号のデータを検出および判定して出力する点に注目して与えたものである。
【００１５】
図１および図２に示す受信回路（クロック復元回路）において、位相比較（クロックの復元）に使用するバウンダリ検出ユニット１２１〜１２４としてデータ検出ユニット１１１〜１１４と同じ回路を用いると、システマティックな位相ずれを生じることがなく、クロックの復元を高い精度で行うことができ、また、位相比較の感度も高くすることができる。
【００１６】
図３は入力信号におけるデータおよびバウンダリのラッチタイミングの例を示す図である。
図３において、参照符号Ｄt（Ｄto）, Ｄt+1, Ｄt+2, Ｄt+3は、データ検出ユニット１１１，１１２，１１３，１１４によりラッチ（検出）されるデータの理想的なタイミングを示し、また、Ｂt, Ｂt+1, Ｂt+2, Ｂt+3は、バウンダリ検出ユニット１２１，１２２，１２３，１２４によりラッチされるバウンダリの理想的なタイミングを示している。
【００１７】
【発明が解決しようとする課題】
図１〜図３を参照して説明した従来の受信回路（クロック復元回路）において、位相比較器１０５の入出力特性には大きな非線型性があるため、クロックの復元を行うためのフィードバック動作には、いわゆるバンバン（bang-bang）制御固有のリミットサイクル振動が含まれる。また、従来の受信回路では、クロック復元回路に入力されるジッター（jitter）の大きさによって回路の帯域が変化するといった不都合もある。
【００１８】
本発明は、上述した従来の技術が有する課題に鑑み、リミットサイクル信号の振幅が小さく、帰還ループ特性のジッター依存性や信号レベル依存性の小さいクロック復元回路および受信回路の提供を目的とする。
【００１９】
【課題を解決するための手段】
本発明の第１の形態によれば、入力信号のバウンダリを検出および判定するバウンダリ検出判定回路と、前記入力信号のデータを検出および判定するデータ検出判定回路からの出力および該バウンダリ検出判定回路からの出力を受け取って位相比較を行う位相比較器と、該位相比較器の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記バウンダリ検出判定回路に第２の内部クロックを供給するクロック信号発生回路と、前記第２の内部クロックに与えるスキューを制御して前記バウンダリ検出判定回路におけるバウンダリの検出タイミングを変化させるバウンダリスキュー発生回路と、を備えることを特徴とするクロック復元回路が提供される。
【００２０】
本発明の第２の形態によれば、データ検出判定回路、バウンダリ検出判定回路、位相比較器、クロック信号発生回路、および、バウンダリスキュー発生回路を備えた受信回路が提供される。データ検出判定回路は、入力信号のデータを検出および判定し、また、バウンダリ検出判定回路は、入力信号のバウンダリを検出および判定する。位相比較器は、データ検出判定回路およびバウンダリ検出判定回路からの出力を受け取って位相比較を行い、また、クロック信号発生回路は、位相比較器の出力を受け取ってデータ検出判定回路に第１の内部クロックを供給すると共にバウンダリ検出判定回路に第２の内部クロックを供給する。そして、バウンダリスキュー発生回路は、第２の内部クロックに与えるスキューを制御してバウンダリ検出判定回路におけるバウンダリの検出タイミングを変化させる。
【００２１】
図４は本発明に係るクロック復元回路を含む受信回路の原理構成を示すブロック図であり、図５は図４の受信回路（クロック復元回路を含む）の動作を説明するための図である。図４において、参照符号１はデータ検出回路、２はバウンダリ検出回路、３はバウンダリスキュー発生回路、４はクロック信号発生回路、そして、５は位相比較器を示している。また、参照符号ＤＩＬはデータ入力ライン、ＤＣＬはデータ検出用クロックライン、ＢＣＬ，ＢＣＬ’はバウンダリ検出用クロックライン、そして、ＦＬはフィードバックラインを示している。
【００２２】
図４に示す本発明のクロック復元回路（受信回路）において、クロック信号発生回路４はデータ検出用クロックＣＬＫｄおよびバウンダリ検出用クロックＣＬＫｂ’を発生し、データ検出用クロックＣＬＫｄはデータ検出用クロックラインＤＣＬを介してデータ検出ユニット１に供給される。また、バウンダリ検出用クロックＣＬＫｂ’は、バウンダリ検出用クロックラインＢＣＬ’を介してバウンダリスキュー発生回路３に供給され、このバウンダリスキュー発生回路３で所定のスキュー（skew）が与えられたバウンダリ検出用クロックＣＬＫｂがバウンダリ検出用クロックラインＢＣＬを介してバウンダリ検出ユニットに供給される。
【００２３】
位相比較器５は、供給されたデータ検出回路１およびバウンダリ検出回路２の出力を比較処理し、フィードバックラインＦＬを介してフィードバック信号をクロック信号発生回路４に供給（フィードバック）する。
図５に示されるように、本発明のクロック復元回路によれば、クロック信号発生回路４から出力されるクロックＣＬＫｂ’は、バウンダリスキュー発生回路３により所定のスキュー（所定の時間量τ）が与えられてバウンダリ検出用クロックＣＬＫｂとしてバウンダリ検出回路２に供給され、バウンダリ検出のタイミング（Ｂt）を本来のバウンダリ検出タイミング（Ｂto）の位置の前後に実効的にτだけずらすようになっている。
【００２４】
位相比較器５は、連続した何個かのビットセル（bit cell）で位相の進み遅れを判定し、その和を位相比較器５の出力としている。この何回かの判定において、各判定ごとに意図的に判定タイミングに異なるスキューを与え、本来のバウンダリ判定タイミングＢtoからスキューτだけ異なるタイミング位置Ｂtを判定する。
【００２５】
図６は本発明の受信回路（クロック復元回路）における位相比較器の動作を説明するための図である。
図６（ａ）は、内部クロックによるラッチタイミング（Ｂｔ；Ｄｔ）が理想的なラッチタイミング（Ｂto；Ｄto）よりも早い場合（ＥＡＲＬＹ）を示し、また、図６（ｂ）は、内部クロックによるラッチタイミング（Ｂｔ；Ｄｔ）が理想的なラッチタイミング（Ｂto；Ｄto）よりも遅い場合（ＬＡＴＥ）を示す。
【００２６】
さらに、図６（ｃ）は、データ（Ｄｔ）と次のデータ（Ｄt+1）の間に遷移（０→１、または、１→０）が現れないとき、つまり同じデータが続くとき（ＮＯＴＲＡＮＳＩＴＩＯＮ）を示し、そして、図６（ｄ）は、同じデータが続くような場合において、バウンダリ位置に生じたノイズをバウンダリ検出回路がラッチしてしまったときや、データ検出回路がバウンダリ位置を検出してしまったとき、或いは、バウンダリ検出回路がデータ位置を検出してしまったときなど（ＧＬＩＴＣＨ）を示す。データ検出タイミング（Ｄｔ）とバウンダリ検出タイミング（Ｂｔ）との関係を次の表１に示す。
【００２７】
【表１】
0004233236.tif 000002
【００２８】
本発明の受信回路（クロック復元回路）によれば、クロック信号発生回路４から出力されるバウンダリ検出用クロックＣＬＫｂは、本来のバウンダリ検出タイミング（Ｂto）の位置の前後にずらすようになっており、これにより、位相比較器５の入出力特性は単一のステップ的な特性ではなく、何段階かのステップで構成された階段状特性となり、位相比較器５の線形性が改善され、クロック復元のための帰還回路の動作に安定性を与えることができる。
【００２９】
図７は本発明の受信回路の動作の一例を説明するための図であり、図７（ａ）は非線形入出力特性を示し、また、図７（ｂ）は階段状入出力特性を示している。
上述した本発明の原理構成を示す図４の回路では、従来のクロック復元回路に対してバウンダリスキュー発生回路３を加えることにより、バウンダリ検出のタイミングを本来の位置の前後にずらすことができるようになっている。
【００３０】
位相比較器５は、連続した何個かのビットセルで位相の進み遅れを判定し、その和を位相比較出力としている。本発明は、この何回かの判定において、判定ごとに意図的に判定タイミングに異なるスキューを与える。
ここで、一例として、本来のバウンダリのタイミングに対してバッファ遅延によりスキューを−３／２τ，−１／２τ，１／２τ，３／２τと作り込んだ場合について説明する。この場合は、位相比較器の入出力特性は、図７（ｂ）に示されるような４段階のステップで構成された階段状の特性となる。これは、従来の単一ステップ的な非線型を持つ入出力特性（図７（ａ）参照）に対して線型性が改善されていると解釈できる。この例の場合は、時間にして４τの範囲にわたってほぼ線型な特性が得られる。そして、４τの値をこのシステムに入力されるジッターの最大値と同程度に設定しておけば、位相比較器５を常に線型な範囲で動作させることができることになる。具体的な数値として、例えば、４τの量を０．５ＵＩ（Unit Interval：データ側のクロック周期：例えば、２．５ＧＨｚの外部クロック周期）程度に設定しておけば実用的には十分と考えられる。
【００３１】
従来の単一のステップ的な非線形性を持つクロック復元回路（受信回路）に対して、本発明では、位相比較器の入出力特性の線型性が改善されているため、非線形系に特有のリミットサイクル信号の振幅を小さくすると共に、帰還ループ特性のジッター依存性や信号レベル依存性を小さくしてクロック復元回路の特性の予測性を改善することができる。
【００３２】
【発明の実施の形態】
以下、本発明に係るクロック復元回路および受信回路の実施例を添付図面に従って詳述する。
図８は本発明に係る受信回路の第１実施例を概略的に示すブロック図であり、４−ｗａｙ×２型のインターリーブ回路として構成したものである。図８において、参照符号１１〜１４はデータ検出ユニット、２１〜２４はバウンダリ検出ユニット、３１〜３４はバウンダリスキュー発生ユニット（バッファ遅延回路）、４はクロック信号発生回路、そして、５は位相比較器を示している。また、参照符号ＤＩＬはデータ入力ライン、ＤＣＬはデータ検出用クロックライン、ＢＣＬはバウンダリ検出用クロックライン、そして、ＦＬはフィードバックラインを示している。
【００３３】
図８に示されるように、本第１実施例の受信回路（クロック復元回路）は、前述した従来の受信回路と同様に、４つのデータ検出ユニット１１〜１４および４つのバウンダリ検出ユニット２１〜２４を備え、各データ検出ユニット１１〜１４および各バウンダリ検出ユニット２１〜２４はインターリーブ動作を行うようになっている。ここで、クロックＣＬＫｄは、４つのデータ検出ユニット（データ検出判別回路）１１〜１４に与えられるもので、例えば、それぞれ９０度の位相差を有する４つのデータ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4により構成される。
【００３４】
また、クロックＣＬＫｂは、バウンダリ検出ユニット（バウンダリ検出判定回路）２１〜２４に与えられるもので、例えば、それぞれ９０度の位相差を有する４つのバウンダリ検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4により構成される。なお、各データ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4と各バウンダリ検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4とは、それぞれ４５度の位相差を有している。
【００３５】
従って、例えば、入力データラインＤＩＬに対して２．５Ｇ［ｂｐｓ］の速度でデータが供給される場合、各データ検出ユニット１１〜１４およびバウンダリ検出ユニット２１〜２４は、それぞれ６２５ＭＨｚのクロックでインターリーブ動作を行うことになる。
データ検出ユニット１１〜１４は、例えば、それぞれ６２５ＭＨｚのクロック（データ検出ユニット制御信号ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータを検出および判定し、受信データ（再生データ）として出力する。また、データ検出ユニット１１〜１４の出力は、位相比較器５にも供給されるようになっている。
【００３６】
同様に、バウンダリ検出ユニット２１〜２４は、例えば、それぞれ６２５ＭＨｚのクロック（バウンダリ検出ユニット制御信号ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4）により駆動され、入力データラインＤＩＬに供給された入力信号のデータのバウンダリを検出および判定して位相比較器５に供給する。
位相比較器５は、入力されたデータ検出ユニット１１〜１４およびバウンダリ検出ユニット２１〜２４の出力を比較処理して、フィードバックラインＦＬを介してフィードバック信号をクロック信号発生回路４に供給（フィードバック）する。
【００３７】
図９は図８の受信回路の動作を説明するための図である。図９と前述した図３との比較から明らかなように、本第１実施例の受信回路（クロック復元回路）においては、バウンダリ検出ユニット２１，２２，２３，２４によりラッチされるバウンダリのタイミングは、ある時間量をτとして、本来のタイミング（理想的なタイミング）に対してバウンダリスキュー発生ユニット３１，３２，３３，３４によるスキューをバウンダリ順に−３／２τ，−１／２τ，１／２τ，３／２τと設定することにより、バウンダリのラッチタイミングを本来のタイミング位置からずらすようになっている。
【００３８】
すなわち、ある時間量をτとして、本来のバウンダリのタイミングに対してバッファ遅延によるスキューをバウンダリ順に−３／２τ，−１／２τ，１／２τ，３／２τと作り込んだ場合、前述した図７（ｂ）に示されるような４段階のステップで構成された階段状の特性として線形性の改善を見込むことができる。この線形化は、スキューが±２τの範囲、すなわち、大きさとして４τの範囲で行われる。この４τの量は、最低限、システムに与えられるジッター量の大きさを持つ。具体的な数値としては、例えば、４τの量を０．５ＵＩ程度に設定する。
【００３９】
入出力特性に関して、従来の単一のステップ的な非線形性を持つ位相比較器の入出力特性を示す図７（ａ）に対して、スキューを与えることによる４段階のステップで構成された階段状の入出力特性は図７（ｂ）のようになり、これは位相比較器５の線形性の改善を表している。この位相比較器の線形性の改善により、非線形系に特有のリミットサイクル信号の振幅を小さくすると共に、帰還ループ特性のジッター依存性や信号レベル依存性を小さくしてクロック復元回路（受信回路）の特性の予測性を改善することができる。
【００４０】
図１０は本発明および従来のクロック復元回路モデルによる受信回路の位相安定性のシミュレーション結果の一例を比較して示す図であり、Ｃ言語によるモデリングにおける位相安定性のシミュレーション結果である。なお、図１０では、パターン『１，０，１，０，…』のデータを入力し、各クロック復元回路のモデルにおけるバンバン（bang-bang）制御による振幅をみている。
【００４１】
図１０において、参照符号Ｌ０（破線）は従来の受信回路のシミュレーション結果を示し、また、Ｌ１（実線）は本発明の受信回路のシミュレーション結果を示す。さらに、図１０において、縦軸は位相ずれ（タイミングのゆらぎ）を表し、横軸は時間を表している。
図１０に示されるように、本発明（第１実施例：Ｌ１）では、従来例（Ｌ０）に対して、データを取り込むタイミングのゆらぎ（位相のずれ）が小さくなっており、本発明のクロック復元回路の方が明らかに安定性が高いことが分かる。
【００４２】
図１１は本発明に係る受信回路の第２実施例を概略的に示すブロック図である。図１１と前述した図１との比較から明らかなように、図１１に示す本第２実施例は、基本的な回路ブロックの構成としては図１と同様であるが、位相インターポレータ４０の構成が異なる。すなわち、本第２実施例においては、位相インターポレータ４０がバウンダリ検出ユニット２１〜２４におけるバウンダリ検出タイミングを変化させる機能を備えている。
【００４３】
図１２は図１１の受信回路における位相インターポレータの一構成例を示すブロック図である。
図１２に示されるように、位相インターポレータ４０は、ミキサー回路４１，４２、ディジタル・アナログ変換器（ＤＡＣ）４３、分周器４４，および、変調用ＤＡＣ４５を備えている。ミキサー回路４１は、クロック信号（四相クロック）およびＤＡＣ４３の出力を受け取って、四相クロックからそれぞれ９０度の位相差をもつ信号の組を合成し、それぞれの中間位相を作り、その中間位相を有する信号に重み（ＤＡＣ４３の出力）による位相シフトを加算したクロックを発生する。また、ミキサー回路４２は、クロック信号，ＤＡＣ４３の出力および変調用ＤＡＣ４５の出力を受け取って、四相クロックからそれぞれ９０度の位相差をもつ信号の組を合成し、それぞれの中間位相を作り、その中間位相を有する信号に重み（ＤＡＣ４３の出力および変調用ＤＡＣ４５の出力）による位相シフトを加算したクロックを発生する。
【００４４】
ミキサー回路４１およびミキサー回路４２の出力は分周器４４に供給され、データ検出用クロックＣＬＫｄ（ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4）およびバウンダリ検出用クロックＣＬＫｂ（ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4）が生成される。
ミキサー回路４１および４２は、重みを表す電流値を基に位相を制御しており、位相可変のための重みは、位相比較器（５）において、データ検出ユニット１１〜１４およびバウンダリ検出ユニット２１〜２４の出力から、外部からの入力クロックと内部クロック（データ検出用クロックＣＬＫｄおよびバウンダリ検出用クロックＣＬＫｂ）がディジタル的に位相比較され、位相制御信号としてＤＡＣ４３に供給される。
【００４５】
ＤＡＣ４３は、定電流および位相制御信号（位相比較器５の出力）を受け取り、位相可変重みを電流に変換してミキサー回路４１，４２に供給する。そして、ミキサー回路４１では、ＤＡＣ４３からの電流の変化量により、また、ミキサー回路４２では、ＤＡＣ４３および変調用ＤＡＣ４５からの電流の変化量によりクロックＣＬＫｄ，ＣＬＫｂの位相可変が行われる。
【００４６】
本第２実施例では、変調用ＤＡＣ４５に対して、外部からディジタルな変調コードを与えて電流へと変換し、その変調用ＤＡＣ４５からの出力電流をミキサー回路４２に供給することにより、バウンダリ・クロック信号（バウンダリ検出用クロック）に対してスキューを与えることができるようになっている。なお、変調用ＤＡＣ４５に供給する変調コードはディジタルに表現されているので、プログラマブルなスキューを発生することができ、これにより、バウンダリ検出のタイミングを本来のバウンダリの位置の前後に実効的にずらすことが可能となる。
【００４７】
図１３は本発明に係る受信回路の第３実施例を概略的に示すブロック図であり、また、図１４は図１３の受信回路におけるバウンダリ検出判定回路用クロックバッファ（バウンダリ検出用クロックバッファ）の一構成例を示すブロック図である。
図１３に示されるように、本第３実施例の受信回路（クロック復元回路）において、クロック信号発生回路４は、クロック信号発生部４００と、クロックバッファ４０１および４０２とを備えている。データ検出用クロックＣＬＫｄ（ＣＬＫd1〜ＣＬＫd4）は、データ検出用クロックバッファ４０１を介して各データ検出ユニット１１〜１４に供給され、また、バウンダリ検出用クロックＣＬＫｂ（ＣＬＫb1〜ＣＬＫb4）は、バウンダリ検出用クロックバッファ４０２を介して各バウンダリ検出ユニット２１〜２４に供給される。
【００４８】
図１４に示されるように、バウンダリ検出用クロックバッファ４０２は、クロック信号発生部４００からの四相のクロックを受け取り、それぞれ２段のインバータ４２１〜４２４，４３１〜４３４を介してバウンダリ検出用クロックＣＬＫｄ（ＣＬＫd1〜ＣＬＫd4）を生成するようになっている。ここで、各初段のインバータ４２１〜４２４において、ｐチャネル型ＭＯＳトランジスタ４２１ｐ〜４２４ｐおよびｎチャネル型ＭＯＳトランジスタ４２１ｎ〜４２４ｎは、トランジスタのゲート幅Ｗをそれぞれ変化させるようになっている。
【００４９】
すなわち、標準のクロックバッファ（データ検出用クロックバッファ４０１）におけるトランジスタのゲート幅をｗｐとしたとき、トランジスタ４２１ｐおよび４２１ｎのゲート幅はそれぞれＷ＝１．７５ｗｐとされ、トランジスタ４２２ｐおよび４２２ｎのゲート幅はそれぞれＷ＝１．２５ｗｐとされ、トランジスタ４２３ｐおよび４２３ｎのゲート幅はそれぞれＷ＝０．７５ｗｐとされ、そして、トランジスタ４２４ｐおよび４２４ｎのゲート幅はそれぞれＷ＝０．２５ｗｐとされている。これにより、各初段のインバータ４２１〜４２４の駆動力を制御して、バウンダリ検出用クロックＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4に対してそれぞれ、例えば、−３／２τ，−１／２τ，１／２τ，３／２τのスキューを与え、バウンダリのラッチタイミングを本来のタイミング位置からずらすようになっている。なお、図１４において、参照符号ＶＤは電源、ＧＮＤはグラウンド、そして、ｃｐ，ｃｎは固定値を示している。
【００５０】
このようにして、異なるスキューが与えられたバウンダリ検出用クロックＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4は、それぞれバウンダリ検出ユニット２１，２２，２３，２４に供給される。なお、図１４に示す構成では、バウンダリ検出判定回路２（バウンダリ検出ユニット２１〜２４）に供給するクロックを出力するバウンダリ検出用クロックバッファ４０２における初段インバータのトランジスタのサイズを制御して各バウンダリ検出用クロックＣＬＫb1〜ＣＬＫb4にそれぞれ所定のスキューを与えるようになっているが、例えば、初段のインバータ４２１〜４２４を同じサイズのトランジスタで構成し、各インバータ４２１〜４２４の出力に対してそれぞれ容量４４１〜４４４を設け、その容量の大きさを４４１＜４４２＜４４３＜４４４として各バウンダリ検出用クロックＣＬＫb1〜ＣＬＫb4に異なるスキューを与えるようにしてもよい。また、次段のインバータ４３１〜４３４におけるトランジスタのサイズを調整することも可能である。
【００５１】
図１５は本発明に係る受信回路の第４実施例を概略的に示すブロック図である。
本第４実施例の受信回路（クロック復元回路）は、バウンダリスキュー発生回路３を可変遅延回路（ＶＤＬ回路：Variable Delay Line Circuit）で構成したものである。すなわち、本第４実施例においては、クロック信号発生回路４からのバウンダリ検出用クロックＣＬＫｂがＶＤＬ回路３を介してバウンダリ検出回路２に供給されるようになっている。
【００５２】
図１５に示されるように、ＶＤＬ回路３は、例えば、外部からの制御信号ＣＳにより選択制御される複数の遅延線３０１〜３０４を有し、各遅延線３０１〜３０４は、例えば、バッファおよびスイッチ等により構成されている。そして、外部からの制御信号により各スイッチのオン・オフを制御して適切なスキューをバウンダリ検出用クロックＣＬＫｂに与えるようになっている。なお、複数のバウンダリ検出用クロックＣＬＫb1〜ＣＬＫb4に対してそれぞれ所定のスキューを与える場合、例えば、各遅延線３０１〜３０４のスイッチをサイクリックに変化させて、各バッファの特性のばらつきや配線等の要素による影響を低減させて再現性を向上させるように構成することもできる。
【００５３】
以上のように、本発明では、バウンダリ検出のタイミングを本来のバウンダリの位置の前後に実効的にずらすことになるが、この具体的な構成は、上述した各実施例に限定されることなく様々なものが適用可能である。
以上説明したように、本発明の受信回路（クロック復元回路）の各実施例によれば、位相比較器の線型性の改善により、リミットサイクル信号の振幅を小さくすることができ、帰還ループ特性のジッター依存性や信号レベル依存性を小さくして特性の予測性を改善することができる。
【００５４】
（付記１）  第１の信号に応じて入力信号のバウンダリを検出および判定するバウンダリ検出判定回路を有し、該検出されたバウンダリに応じて該第１の信号のタイミングを制御してクロックの復元を行うクロック復元回路であって、
前記第１の信号を制御して前記バウンダリ検出判定回路におけるバウンダリの検出タイミングを変化させるようにしたことを特徴とするクロック復元回路。
【００５５】
（付記２）  付記１に記載のクロック復元回路において、前記バウンダリ検出判定回路は、前記入力信号のバウンダリを検出する本来のタイミングに対して時間的にばらついたタイミングでバウンダリの検出を行うことを特徴とするクロック復元回路。
（付記３）  付記２に記載のクロック復元回路において、前記バウンダリ検出判定回路による前記入力信号のバウンダリの検出を、予め定めたタイミングで行うことを特徴とするクロック復元回路。
【００５６】
（付記４）  付記２に記載のクロック復元回路において、前記バウンダリ検出判定回路による前記入力信号のバウンダリの検出を、動的に制御されたタイミングで行うことを特徴とするクロック復元回路。
（付記５）  付記２に記載のクロック復元回路において、さらに、前記第１の信号を異なる時間だけ遅延させる位相インターポレータを備え、該位相インターポレータへのコードに変調を与えることを特徴とするクロック復元回路。
【００５７】
（付記６）  付記５に記載のクロック復元回路において、さらに、前記位相インターポレータへのコードに変調を与えるディジタル−アナログ変換器を備え、該ディジタル−アナログ変換器により重み付け変調を行うことを特徴とするクロック復元回路。
（付記７）  付記２に記載のクロック復元回路において、さらに、前記第１の信号を異なる時間だけ遅延させる可変遅延回路を備えることを特徴とするクロック復元回路。
【００５８】
（付記８）  付記１に記載のクロック復元回路において、前記バウンダリ検出判定回路は、複数のバウンダリ検出ユニットを備え、該各バウンダリ検出ユニットは、各バウンダリ検出ユニット制御信号に応じてそれぞれバウンダリの検出を行うことを特徴とするクロック復元回路。
（付記９）  付記８に記載のクロック復元回路において、前記各バウンダリ検出ユニットは、それぞれ前記入力信号のバウンダリを検出する本来のタイミングに対して時間的にばらついたタイミングで各バウンダリの検出を行うことを特徴とするクロック復元回路。
【００５９】
（付記１０）  付記９に記載のクロック復元回路において、前記各バウンダリ検出ユニットによる前記入力信号のバウンダリの検出を、それぞれ予め定めたタイミングで行うことを特徴とするクロック復元回路。
（付記１１）  付記９に記載のクロック復元回路において、前記各バウンダリ検出ユニットによる前記入力信号のバウンダリの検出を、それぞれ動的に制御されたタイミングで行うことを特徴とするクロック復元回路。
【００６０】
（付記１２）  付記９に記載のクロック復元回路において、さらに、前記各バウンダリ検出ユニット制御信号をそれぞれ異なる時間だけ遅延させる複数のバッファを備えることを特徴とするクロック復元回路。
（付記１３）  付記１２に記載のクロック復元回路において、前記複数のバッファは、それぞれ負荷となる容量と当該負荷を駆動するトランジスタのサイズとの比率を調整して異なる遅延時間を持たせることを特徴とするクロック復元回路。
【００６１】
（付記１４）  付記９に記載のクロック復元回路において、さらに、前記各バウンダリ検出ユニット制御信号をそれぞれ異なる時間だけ遅延させる位相インターポレータを備え、該位相インターポレータへのコードに変調を与えることを特徴とするクロック復元回路。
（付記１５）  付記１４に記載のクロック復元回路において、さらに、前記位相インターポレータへのコードに変調を与えるディジタル−アナログ変換器を備え、該ディジタル−アナログ変換器により重み付け変調を行うことを特徴とするクロック復元回路。
【００６２】
（付記１６）  付記９に記載のクロック復元回路において、さらに、前記各バウンダリ検出ユニット制御信号を異なる時間だけ遅延させる複数の可変遅延回路を備えることを特徴とするクロック復元回路。
（付記１７）  入力信号のデータを検出および判定するデータ検出判定回路と、
該入力信号のバウンダリを検出および判定するバウンダリ検出判定回路と、
該データ検出判定回路および該バウンダリ検出判定回路からの出力を受け取って位相比較を行う位相比較器と、
該位相比較器の出力を受け取って前記データ検出判定回路に第１の内部クロックを供給すると共に前記バウンダリ検出判定回路に第２の内部クロックを供給するクロック信号発生回路と、
前記第２の内部クロックに与えるスキューを制御して前記バウンダリ検出判定回路におけるバウンダリの検出タイミングを変化させるバウンダリスキュー発生回路と、を備えることを特徴とする受信回路。
【００６３】
（付記１８）  付記１７に記載の受信回路において、前記バウンダリスキュー発生回路は、前記入力信号のバウンダリを検出する本来のタイミングに対して時間的にばらついたタイミングの前記第２の内部クロックを前記バウンダリ検出判定回路に供給することを特徴とする受信回路。
（付記１９）  付記１８に記載の受信回路において、前記バウンダリスキュー発生回路は、前記第２の内部クロックに対して予め定められたスキューを与えることを特徴とする受信回路。
【００６４】
（付記２０）  付記１８に記載の受信回路において、前記バウンダリスキュー発生回路は、前記第２の内部クロックに対して動的に変化するスキューを与えることを特徴とする受信回路。
（付記２１）  付記１８に記載の受信回路において、前記バウンダリスキュー発生回路は、前記第２の内部クロックを異なる時間だけ遅延させる位相インターポレータを備え、該位相インターポレータのコードに変調を与えて前記スキューを制御することを特徴とする受信回路。
【００６５】
（付記２２）  付記２１に記載の受信回路において、前記位相インターポレータは、前記コードに変調を与えるディジタル−アナログ変換器を備え、該ディジタル−アナログ変換器により重み付け変調を行うことを特徴とする受信回路。
（付記２３）  付記１８に記載の受信回路において、前記バウンダリスキュー発生回路は、前記第２の内部クロックを異なる時間だけ遅延させる可変遅延回路を備えることを特徴とする受信回路。
【００６６】
（付記２４）  付記１７に記載の受信回路において、前記バウンダリ検出判定回路は、複数のバウンダリ検出ユニットを備え、該各バウンダリ検出ユニットは、各バウンダリ検出ユニット制御信号に応じてそれぞれバウンダリの検出を行うことを特徴とする受信回路。
（付記２５）  付記２４に記載の受信回路において、前記データ検出判定回路は、複数のデータ検出ユニットを備え、且つ、前記第１の内部クロックは、位相の異なる複数のデータ検出ユニット制御信号を備え、該各データ検出ユニットは、該各バウンダリ検出ユニット制御信号に応じて前記各バウンダリ検出ユニットとインターリーブ動作を行うことを特徴とする受信回路。
【００６７】
（付記２６）  付記２４に記載の受信回路において、前記バウンダリスキュー発生回路は、前記入力信号のバウンダリを検出する本来のタイミングに対して時間的にばらついたタイミングの前記各バウンダリ検出ユニット制御信号をそれぞれ前記各バウンダリ検出ユニットに供給することを特徴とする受信回路。
（付記２７）  付記２６に記載の受信回路において、前記バウンダリスキュー発生回路は、前記各バウンダリ検出ユニット制御信号に対してそれぞれ予め定められたスキューを与えることを特徴とする受信回路。
【００６８】
（付記２８）  付記２６に記載の受信回路において、前記バウンダリスキュー発生回路は、前記各バウンダリ検出ユニット制御信号に対してそれぞれ動的に変化するスキューを与えることを特徴とする受信回路。
（付記２９）  付記２６に記載の受信回路において、前記バウンダリスキュー発生回路は、前記各バウンダリ検出ユニット制御信号をそれぞれ異なる時間だけ遅延させる複数のバッファを備えることを特徴とする受信回路。
【００６９】
（付記３０）  付記２６に記載の受信回路において、前記バウンダリスキュー発生回路は、前記各バウンダリ検出ユニット制御信号をそれぞれ異なる時間だけ遅延させる位相インターポレータを備え、該位相インターポレータのコードに変調を与えて前記スキューを制御することを特徴とする受信回路。
（付記３１）  付記３０に記載の受信回路において、前記位相インターポレータは、前記コードに変調を与えるディジタル−アナログ変換器を備え、該ディジタル−アナログ変換器により重み付け変調を行うことを特徴とする受信回路。
【００７０】
（付記３２）  付記２６に記載の受信回路において、前記バウンダリスキュー発生回路は、前記各バウンダリ検出ユニット制御信号を異なる時間だけ遅延させる複数の可変遅延回路を備えることを特徴とする受信回路。
【００７１】
【発明の効果】
以上、詳述したように、本発明によれば、高速の信号伝送を実現するために、リミットサイクル信号の振幅が小さく、帰還ループ特性のジッター依存性や信号レベル依存性の小さい（すなわち、回路特性の予測が容易な）クロック復元回路および受信回路が提供される。
【図面の簡単な説明】
【図１】従来のクロック復元回路を含む受信回路の一例を概略的に示すブロック図である。
【図２】図１の受信回路における位相インターポレータの一構成例を示すブロック図である。
【図３】入力信号におけるデータおよびバウンダリのラッチタイミングの例を示す図である。
【図４】本発明に係るクロック復元回路を含む受信回路の原理構成を示すブロック図である。
【図５】図５の受信回路（クロック復元回路を含む）の動作を説明するための図である。
【図６】本発明の受信回路における位相比較器の動作を説明するための図である。
【図７】本発明の受信回路の動作の一例を説明するための図である。
【図８】本発明に係る受信回路の第１実施例を概略的に示すブロック図である。
【図９】図８の受信回路の動作を説明するための図である。
【図１０】本発明および従来のクロック復元回路モデルによる受信回路の位相安定性のシミュレーション結果の一例を比較して示す図である。
【図１１】本発明に係る受信回路の第２実施例を概略的に示すブロック図である。
【図１２】図１１の受信回路における位相インターポレータの一構成例を示すブロック図である。
【図１３】本発明に係る受信回路の第３実施例を概略的に示すブロック図である。
【図１４】図１３の受信回路におけるバウンダリ検出判定回路用クロックバッファの一構成例を示すブロック図である。
【図１５】本発明に係る受信回路の第４実施例を概略的に示すブロック図である。
【符号の説明】
１…データ検出判定回路
１１〜１４；１１１〜１１４…データ検出ユニット
２…バウンダリ検出判定回路
２１〜２４；１２１〜１２４…バウンダリ検出ユニット
３…バウンダリスキュー発生回路（可変遅延回路）
３１〜３４…バウンダリスキュー発生ユニット（バッファ遅延回路）
３０１〜３０４…遅延線
４…クロック信号発生回路
４０，１０４…位相インターポレータ
４１，４２…ミキサー回路
４３…ディジタル・アナログ変換器（ＤＡＣ）
４４…分周器
４５…変調用ＤＡＣ
４００…クロック信号発生部
４０１…データ検出用クロックバッファ
４０２…バウンダリ検出用クロックバッファ
５，１０５…位相比較器
Ｄｔ，Ｄt+1, Ｄt+2, Ｄt+3…データ検出タイミング
Ｂｔ，Ｂt+1, Ｂt+2, Ｂt+3…バウンダリ検出タイミング
ＣＬＫｂ；ＣＬＫb1，ＣＬＫb2，ＣＬＫb3，ＣＬＫb4…バウンダリ検出ユニット制御信号（バウンダリ検出用クロック）
ＣＬＫｄ；ＣＬＫd1，ＣＬＫd2，ＣＬＫd3，ＣＬＫd4…データ検出ユニット制御信号（データ検出用クロック）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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