(57)【特許請求の範囲】
【請求項１】
下部シリコン層、埋没酸化層、ＳＯＩ層からなるＳＯＩ型基板に、
前記ＳＯＩ層の素子領域と接地領域との間に形成されたトレンチと、
前記ＳＯＩ層のうち、前記トレンチの下部に形成された連結部と、
前記ＳＯＩ層のうち、素子領域、接地領域及び連結部を除外した残余部に、前記埋没酸化層が露出されるトレンチと、
前記連結部のトレンチと前記残余部のトレンチに埋め込まれた素子分離膜と、
前記素子領域に形成された、少なくとも一つのＭＯＳトランジスタのソース／ドレイン領域と、を備え、
前記接地領域には導電性不純物がドーピングされており、
前記連結部表面には、不純物を含むシリコン層を含み、前記不純物を含むシリコン層に含まれた不純物はゲルマニウムまたはアルゴンであり、前記素子領域のボディーと前記接地領域が、前記不純物を含むシリコン層を介して電気的に連結されていることを特徴とする基板連結方式のＳＯＩ型半導体装置。
【請求項２】
前記不純物を含むシリコン層はボロンが含まれてなるシリコンゲルマニウム単結晶層であることを特徴とする請求項１に記載の基板連結方式のＳＯＩ型半導体装置。
【請求項３】
前記シリコンゲルマニウム単結晶層はエピタキシアル層であることを特徴とする請求項２に記載の基板連結方式のＳＯＩ型半導体装置。
【請求項４】
前記シリコンゲルマニウム単結晶層のゲルマニウム含量は１０乃至４０重量％であることを特徴とする請求項３に記載の基板連結方式のＳＯＩ型半導体装置。
【請求項５】
前記シリコンゲルマニウム単結晶層は５０乃至５００Åの厚さからなることを特徴とする請求項３に記載の基板連結方式のＳＯＩ型半導体装置。
【請求項６】
前記シリコンゲルマニウム単結晶層は前記連結部のトレンチに埋め込まれた素子分離膜底面と離れるように設置されたことを特徴とする請求項２に記載の基板連結方式のＳＯＩ型半導体装置。
【請求項７】
前記シリコンゲルマニウム単結晶層は３００乃至１０００Åの厚さからなることを特徴とする請求項６に記載の基板連結方式のＳＯＩ型半導体装置。
【請求項８】
前記不純物を含むシリコン層はアルゴンイオン注入シリコン層であることを特徴とする請求項１に記載の基板連結方式のＳＯＩ型半導体装置。
【請求項９】
前記素子領域のボディーにはボロンをチャネル領域不純物とするＮＭＯＳ型トランジスタが形成され、
前記接地領域には高濃度Ｐ型不純物がドーピングされたことを特徴とする請求項１に記載の基板連結方式のＳＯＩ型半導体装置。
【請求項１０】
前記素子領域はＮＭＯＳトランジスタ領域であり、
前記ＳＯＩ型基板にＰＭＯＳトランジスタ領域がさらに形成され、
前記連結部は前記ＮＭＯＳトランジスタ領域と前記接地領域の間にのみ形成され、
前記ＮＭＯＳトランジスタ領域と前記ＰＭＯＳトランジスタ領域に形成されるトランジスタ素子はＣＭＯＳ型半導体装置を構成することを特徴とする請求項１に記載の基板連結方式のＳＯＩ型半導体装置。
【請求項１１】
下部シリコン層、埋没酸化層、ＳＯＩ層からなるＳＯＩ型基板を準備する工程、
前記ＳＯＩ層の素子領域と接地領域との間に、エッチング防止膜をエッチングマスクとしてトレンチを形成することにより、前記ＳＯＩ層が一定厚さ残留する連結部を形成する工程、
前記連結部上に、不純物を含むシリコン層を形成する工程、
前記ＳＯＩ層のうち、素子領域、接地領域及び連結部を除外した残余部に、前記埋没酸化層が露出されるトレンチを形成する工程、
前記連結部のトレンチと前記残余部のトレンチに絶縁膜を満たして素子分離膜を形成する工程、
前記接地領域に、導電性不純物イオンを注入する工程、
前記素子領域に、ＭＯＳトランジスタのソース／ドレイン領域形成のための導電性不純物イオンを注入する工程を備え、
前記不純物を含むシリコン層を形成する工程は前記連結部の表面にゲルマニウムまたはアルゴンをイオン注入する工程を含む基板連結方式のＳＯＩ型半導体装置形成方法。
【請求項１２】
前記不純物を含むシリコン層を形成する工程の前に前記連結部のトレンチ側壁にスペーサを形成する工程をさらに備えることを特徴とする請求項１１に記載の基板連結方式のＳＯＩ型半導体装置形成方法。
【請求項１３】
前記スペーサを形成する工程は、
前記連結部のトレンチ幅の半分より薄い厚さでスペーサ絶縁膜をスタックし、
前記スペーサ絶縁膜がスタックされた基板に全面異方性エッチングを実施することにより、前記スペーサを形成すると共に、前記連結部に残留されたＳＯＩ層が一定厚さエッチングされるように過エッチングを実施することを特徴とする請求項１２に記載の基板連結方式のＳＯＩ型半導体装置形成方法。
【請求項１４】
前記素子分離膜を形成する工程は、
前記連結部のトレンチと前記残余部のトレンチにキュアリングを実施する工程、
次いで、前記連結部のトレンチと前記残余部のトレンチをＣＶＤ酸化膜で満たす工程を含むことを特徴とする請求項１１に記載の基板連結方式のＳＯＩ型半導体装置形成方法。
【請求項１５】
前記素子分離膜を形成する工程の後に、
前記素子領域にチャネルイオン注入を実施する工程、
前記素子領域にゲート絶縁膜を介してゲート電極を形成する工程、
前記ゲート電極をイオン注入マスクとして、前記素子領域に対して前記ソース／ドレイン領域形成のための不純物イオンを注入する工程をさらに備えることを特徴とする請求項１１に記載の基板連結方式のＳＯＩ型半導体装置形成方法。
【請求項１６】
前記素子領域に対するチャネルイオン注入と前記ソース／ドレイン領域形成のための不純物イオン注入工程は、ＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域に対して一回ずつ実施し、
前記ゲート電極を形成する工程において、前記ゲート電極のパターニングは、前記ＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域に対して同時に実施されることを特徴とする請求項１５に記載の基板連結方式のＳＯＩ型半導体装置形成方法。
【請求項１７】
前記ＮＭＯＳトランジスタの接地領域に導電性不純物イオンを注入する工程は、前記ＰＭＯＳトランジスタ領域のソース／ドレイン領域形成のための不純物イオン注入と共に行うことを特徴とする請求項１６に記載の基板連結方式のＳＯＩ型半導体装置形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＯＩ型半導体基板を利用した半導体装置及びその形成方法に関するものであり、より詳細にはＳＯＩ型基板に形成される各素子が完全に絶縁されることにより発生するフローティングボディー現象（ＦＢＥ：Ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｅｆｆｅｃｔ）を抑制できる半導体装置及びその形成方法に関するものである。
【０００２】
【従来の技術】
半導体装置を形成する際に、多くの素子がシリコンウェーハ表層に形成され、かつ配線を通じてこれらの素子が電気的に連結される。従って、狭い領域に形成される各素子が電気的に周辺素子により影響を受けないように分離する必要がある。このために、半導体装置では不純物接合と素子分離膜が利用される。しかし、半導体装置の集積度が高くなり、素子の大きさが小さくなって素子間の距離も短くなり、従来の素子分離膜によるシリコン表層の区画のみでは素子間の影響を排除し難い。
【０００３】
一方、不純物型が他の半導体層を互いに接するよう設置する接合方式の素子分離方法は接合面の内圧の限界により高電圧素子を採択する半導体装置には適さない。又、ガンマ線のような放射線により接合の空乏層で電流が生成するので、高い放射線環境では接合方式の素子領域分離方法は適していない。
【０００４】
従って、このような問題を解決するための方法として、素子下部に埋没酸化層を形成したＳＯＩ型基板を使用する半導体装置が使用されている。特に、ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）のような高性能半導体装置としては、素子分離領域が絶縁層により完全に隔離されるＳＯＩ型半導体装置を多く使用している。
【０００５】
図１を参照すると、ＳＯＩ型基板にトレンチ素子分離膜１１２を形成して素子分離を実施すれば、埋没酸化層１１０と素子分離膜１１２で分離された各々の区域でＳＯＩ層は半導体素子のボディー１２２を形成する。即ち、ボディーは下部と側方の絶縁膜により電気的に完全に隔離（フローティング）状態を形成するようになる。これはＳＯＩ型基板が目的とすることであるが、一方、フローティングボディー現象によるいろいろな副作用が発生する。例えば、図１に示したようにＮＭＯＳＦＥＴ（Ｎ  ｔｙｐｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）トランジスタでチャネル領域１２０に電流が流れながら電子とボディー１２２を形成する原子とが衝突してホール（ＨＯＬＥ）と電子の対が発生しうる。通常のバルク型基板を使用する半導体装置で発生したホールは基板と連結された接地線を通じて制御することができる。しかし、ＳＯＩ型基板を利用した半導体装置では各区域の孤立した半導体層であるボディー１２２の低電位領域、即ち、ソース領域１１４とチャネル領域１２０境界面の下部を中心にホールが続いて蓄積される。蓄積されたホールは図２に示すようにチャネルの電位を高くする役割をし、スレショルド電圧を低くするようになり、キンク現象（ｋｉｎｋ  ｅｆｆｅｃｔ）のようなトランジスタのドレイン電圧―電流特性変化を齎す可能性がある。
【０００６】
又、ホール蓄積が深化されれば、ソース／ドレイン領域１１４、１１６間のチャネル領域１２０はｐ型不純物でドーピングされたバイポーラトランジスタのベースのような役割をして、ソース／ドレイン領域１１４、１１６を形成するｎ型不純物領域はエミッタとコレクタの役割をして一種のｎｐｎバイポーラトランジスタを構成するようになる。（ｐａｒａｓｉｔｉｃ  ｂｉｐｏｌａｒ  ａｃｔｉｏｎ）。このような現象が起こると、トランジスタ装置の降伏電圧を低下させて素子の正常作動を不可能にする。そして、特定電流が流れる時、これら累積されたホールがトランジスタ作動のための電流の一部を構成する電子と結合する場合には一種の漏洩電流になって回路上の誤作動が生じる原因になれる。
【０００７】
従って、ＳＯＩ型基板を利用した半導体装置で各区域のボディーに蓄積されるホールを制御できるよう別途の接地手段が要請されている。接地手段として先ず考えられることが、ボディーの一部領域（ソース及びチャネル境界のホールが集積される領域）と連結されるコンタクトを形成して別途の接地線と連結させることである。従って、接地のためのコンタクト形成のためには、図３の平面図に示されたよう既存のソース／ドレイン領域１１４、１１６及びゲート電極１１８下部のチャネル領域に追加して既存の素子分離膜１１２を突き抜けてチャネル領域のホール集積部で延長形成される接地コンタクト領域１３０を作らなければならない。即ち、コンタクトと接地線を形成するために既存の素子領域の集約的形態が変更される。このような変更は素子集積度を低くする要因になり、新しい構造による多様な工程変更要因を発生させて工程費用を増加させ、寄生コンデンサ（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔｏｒ）を増大させる。
【０００８】
他の接地手段としては、既存の素子分離領域２２２と別途に素子領域２２２の周囲に接地のための接地領域２３０を形成することである。そして、素子領域２２２と接地領域２３０との間の素子分離膜形成区間の一部である連結部２２０で素子分離膜１１２の底面が埋没酸化層１１０に接しないように浅いトレンチ素子分離膜２１２を形成する。このような構成は図４及び図５に示されている。従って、連結部２２０で素子分離膜１１２と埋没酸化層１１０との間に存在するＳＯＩ層を通じて素子領域２２２のボディーと接地領域２３０のボディーが連結され、素子領域２２２で発生して累積されるホールがこの連結部２２０のＳＯＩ層を通じて接地領域に排出される。接地領域２３０に排出されたホールはコンタクトプラグ２３２と接地配線２３４を通じて外部に排出させることができる。しかし、半導体装置でこのようなボディー連結構造を使用する場合にも、連結部のＳＯＩ層の抵抗が大きくてホールが円滑に排出されない可能性がある。
【０００９】
例えば、浅いトレンチ素子分離膜の下にホールがよく排出されるためには連結部の浅いトレンチ素子分離膜底面と埋没酸化層の間でホールの通路になる連結部半導体層でｐ型不純物の濃度が高いことは望ましい。しかし、この連結部にｐ型不純物としてボロンイオン注入を実施する場合にも周辺の埋没酸化膜またはトレンチ素子分離膜にボロンが容易に拡散されて不純物の濃度が低くなる問題がある。従って、ホールが円滑に排出されないといった問題は依然として解消されない。
【００１０】
【発明が解決しようとする課題】
本発明は、前述したＳＯＩ型半導体装置のフローティングボディー現象による問題点を減らすためのものであり、高速動作及び厳密な素子分離を可能にしながら同時にフローティングボディー現象による素子動作異常を防止できるＳＯＩ型半導体装置及びその形成方法を提供することを目的とする。
【００１１】
又、本発明は直接的に、隔離されたＮＭＯＳトランジスタ素子領域のボディーに蓄積されるホールを効率的に排出させることができるＳＯＩ型半導体装置及びその形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前述した目的を達成するための本発明のＳＯＩ型半導体装置は、下部シリコン層、埋没酸化層、ＳＯＩ層からなるＳＯＩ型基板に形成する。
【００１３】
そして、トランジスタ型素子分離膜と埋没酸化層により隔離されながらＳＯＩ層からなるボディーに少なくとも一つのＭＯＳ型電界トランジスタ形成のためのソース／ドレイン領域が形成されて成る素子領域と、トレンチ素子分離膜によりこの素子領域と分離され、導電性不純物でドーピングされたＳＯＩ層ボディーからなる接地領域を備える。接地領域と素子領域との間のトレンチ素子分離膜が形成された領域の一部である連結部では素子分離膜底面が埋没酸化層と離れるよう浅い深さで形成される。従って、連結部で素子分離膜下側に導電物質層が存在して素子領域のボディーと接地領域のボディーが導電物質層を通じて電気的に連結される。そして、少なくとも、連結部に形成される部分トレンチ型素子分離膜下側の導電物質層には不純物が含まれたシリコン層が含まれる。
【００１４】
不純物が含まれたシリコン層は浅いトレンチ素子分離膜の底面だけではなく、側面でも形成することができる。この時、不純物は半導体装置製造でよく言及されるｎ型又はＰ型不純物と相違な概念であり、半導体工程の通常の不純物は導電性不純物又はＮ型不純物、ｐ型不純物と称するとする。不純物は主にゲルマニウムが適しているが、アルゴンのように電気的に中性であり、シリコンより大きな元素からなることが望ましい。不純物層はエピタキシアル層であるか、イオン注入による不純物層であり、エピタキシアル層で形成される場合には連結部の浅い素子分離膜下側の導電物質層の厚さは５０乃至５００Å、イオン注入による不純物層の場合には導電物質層厚さは３００乃至１０００Åが望ましい。
【００１５】
不純物層としてシリコンゲルマニウム層の場合単結晶エピタキシアル層で形成されることが望ましい。シリコンゲルマニウム層にはゲルマニウム含量が１０乃至４０％程度で存在することが本発明の効果を十分に収めるために望ましい。一方、シリコンゲルマニウム層にはソースガス供給とか、イオン注入を通じてｐ型不純物としてボロンが高濃度で含まれることを想定できる。
【００１６】
前記目的を達成するための本発明のＳＯＩ型半導体装置形成方法によると、ＳＯＩ型基板に素子領域と接地領域との間の素子分離膜形成領域の一部である連結部にエッチング防止膜パターンを利用して、浅いトレンチを形成する。浅いトレンチ底面に不純物層を形成する。素子領域と接地領域との間の素子分離膜形成領域中間連結部を除外した残余部にエッチング防止膜パターンを利用して埋没酸化層が露出される深いトレンチを形成する。そして、浅いトレンチと深いトレンチを有した基板に絶縁膜を満たして素子分離膜を形成するようになる。
【００１７】
この時、トレンチの形成方法は通常のトレンチ素子分離膜形成方法を使用できる。即ち、基板にシリコン窒化膜を覆い、トレンチエッチングマスクパターンを形成した後、これをエッチングマスクでＳＯＩ型基板のＳＯＩ層をエッチングするようになる。
【００１８】
浅いトレンチ底面に不純物層を形成する段階は先ず、露出された浅いトレンチのシリコン側壁及び底面にシリコン―ゲルマニウムの単結晶エピタキシアル層を形成する方法を使用できる。この時、底面にのみシリコンゲルマニウムを形成させるためにはトレンチ側壁に先ず絶縁膜スペーサを形成して、トレンチ底面にのみシリコン層が露出された状態でシリコンゲルマニウム単結晶層を形成させる。条件により浅いトレンチ底面にはシリコンゲルマニウム多結晶を形成することができる。
【００１９】
浅いトレンチ底面に不純物層を形成する段階では、イオン注入を通じてトレンチ底面に不純物イオン注入を実施できる。不純物ではゲルマニウム、アルゴン等シリコンと関連して電気的に非活性物質（導電性を高めない物質）であり、イオン注入時衝撃量が大きくて重い元素のイオンを利用することが望ましい。イオン注入のエネルギーを調節したら不純物層が形成される深さを調節できる。従って、トレンチ型素子分離膜と不純物層とが着いていないことも可能である。
【００２０】
トレンチ素子分離膜形成に次いで通常イオン注入マスクを形成して、接地領域のＳＯＩ層に電極形成のための不純物イオン注入を実施する段階、ゲート電極パターンを形成する段階、ゲートパターンをイオン注入マスクでソース／ドレイン領域形成のための不純物イオン注入段階が後続的にさらに備わる。
【００２１】
ＣＭＯＳ型半導体装置でＰＭＯＳトランジスタ領域にはフローティングボディー効果によるホール蓄積の問題が深刻ではないので、通路ではＮＭＯＳトランジスタ領域と近隣の接地領域との間でのみ形成されることができる。
【００２２】
【発明の実施の形態】
以下図面を参照して本発明の実施形態を通じて本発明をより詳細に説明する。
【００２３】
図６乃至図１２は本発明装置の実施形態で連結部を通る断面を工程段階別に示す工程断面図である。
【００２４】
図６を参照すると、先ず下部シリコン層１００、埋没酸化層１１０、ＳＯＩ層３００の積層構造を有するＳＯＩ型基板を準備する。ＳＯＩ型基板を準備する方法には種々あり得る。例えば、一バルクシリコン基板を準備して、他の一バルクシリコン基板表面に酸化膜を形成させて二基板表面を熱で接着させる方法、又は二バルクシリコン基板表面を酸化させて二酸化層を熱で接着させる方法を挙げることができる。この時、一バルクシリコンの相当部分はＳＯＩ層形成のためにＣＭＰ等の研磨手段で除外される。
【００２５】
図７を参照すると、ＳＯＩ層３００で素子領域２２２と接地領域２３０とを分離するトレンチ素子分離膜が形成される領域が決定される。先ず、ＳＯＩ層３００にシリコン窒化膜のようなエッチング防止膜がスタックされる。素子分離膜が形成される領域の中間の一部になる連結部を露出させるエッチングマスク４００がエッチング防止膜で形成される。エッチングマスク４００を介してのエッチングでＳＯＩ３００に浅いトレンチ２１１が形成される。浅いトレンチ２１１はトレンチ底面に埋没酸化層１１０が現れず、即ち、ＳＯＩ層３００下部が２００乃至５００Å残留されるよう、ＳＯＩ層３００をエッチングして形成する。通常のトレンチ形成方法は、先ず、パッド酸化膜が形成されたＳＯＩ基板にシリコン窒化膜をスタックしてフォトレジストをスタックする。フォトマスクを利用した露光を実施して、現像を実施してフォトレジストパターンを形成する。フォトレジストパターンを利用してシリコン窒化膜とパッド酸化膜をエッチングしてエッチングマスクパターンを形成する。フォトレジストパターンを除去してエッチングマスクパターンを利用してＳＯＩ層をエッチングする。適正量の調節により、浅いトレンチ又は埋没酸化層が露出する深いトレンチが形成される。
【００２６】
図８を参照すると、浅いトレンチ２１１が形成された状態で先ずトレンチ内壁のエッチング損傷による結晶欠陥をキュアするためにキュアリングを実施してシリコンゲルマニウムエピタキシアル層３１０を形成する。キュアリングは非酸化性雰囲気で実施し、又は酸化性雰囲気で実施する。酸化性雰囲気で実施したキュアリングにより表面酸化膜が形成されれば湿式エッチングで除去する。エピタキシアル層３１０はゲルマニウム含量が１０乃至４０重量％で形成することが望ましい。シリコンゲルマニウムエピタキシアル層３１０の形成は通常７００乃至９００℃温度、数Ｔｏｒｒ乃至数十Ｔｏｒｒ程度の低圧でシラン（ＳｉＨ4）、ゲルマン（ＧｅＨ4：ｇｅｒｍａｎｅ）のようなソースガスとＨＣＬの混合ガスを注入して行われる。圧力が低い場合、温度を低下させることができる。ＨＣＬガスはエッチングマスク４００表面にシリコンゲルマニウム多結晶層が形成されることを除去する役割をする。
【００２７】
図９を参照すると、図８の状態で連結部を除外した素子分離膜形成領域を現すフォトレジストパターン５００を形成し、これを利用してシリコンゲルマニウムエピタキシアル層３１０が形成された浅いトレンチを保護しながらＳＯＩ３００に深いトレンチ３１１を形成する。即ち、全面にフォトレジストを覆い、露光及び現像を通じて深いトレンチ領域を除去したフォトレジストパターン５００を形成する。浅いトレンチ形成のために形成されたエッチングマスク４００をエッチングして深いトレンチ領域がさらに除去されたエッチングマスクパターン４１０を形成する。フォトレジストパターン５００とエッチングマスクパターン４１０を利用してＳＯＩ層３００をエッチングして埋没酸化層１１０を露出させる深いトレンチ３１１を形成する。この時、シリコンゲルマニウムエピタキシアル層３１０が形成された浅いトレンチはフォトレジストパターン５００により保護される。
【００２８】
図１０を参照すると、フォトレジストパターン５００を除去して、深いトレンチ３１１内壁のエッチング損傷をキュアするためにキュアリングを実施する。浅いトレンチと深いトレンチ３１１が形成された基板にＣＶＤ酸化膜をスタックして、全てのトレンチを満たす。ＣＭＰでエッチングマスクパターン４１０上に形成されたＣＶＤ酸化膜を除去して、露出されたエッチングマスクパターン４１０はリン酸等の湿式エッチ液で除去する。従って、浅いトレンチ素子分離膜２１２と深いトレンチ素子分離膜３１２が完成される。
【００２９】
本実施形態では浅いトレンチと深いトレンチが形成された後にこれらのトレンチにＣＶＤシリコン酸化膜を満たす工程が共に実施されるが、浅いトレンチ素子分離膜２１２を完成した後、深いトレンチ素子分離膜３１２を形成する方法も可能である。この場合、深いトレンチ素子分離膜３１２と浅いトレンチ素子分離膜２１２の形成順序は変わることができる。
【００３０】
図１１を参照すると、接地のために形成した接地領域２３０に選択的にボロンのようなｐ不純物イオン注入を実施して導電性を高める。選択的イオン注入のために示されていないフォトレジストイオン注入マスクを形成した後イオン注入を実施する。別途の示されていないフォトレジストパターンを利用して素子領域２２２全体にチャネルイオン注入も実施する。図面上には示されていないが、本実施形態がＣＭＯＳ型半導体装置に適用される場合であれば、ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域に対するチャネルイオン注入が一つずつ実施される。接地領域に対するｐ型不純物イオン注入がＮＭＯＳトランジスタ領域のチャネルイオン注入と共に実施される可能性もある。通常、接地領域のためのイオン注入はドーズ量ＩＥ１４乃至ＩＥ１６イオン／ｃｍ2程度の高濃度イオン注入になり、チャネルイオン注入はＩＥ１２イオン／ｃｍ2程度の低濃度イオン注入になるだろう。
【００３１】
図１２を参照すると、素子分離膜で分離された各領域のＳＯＩ層表面に熱酸化を通じてゲート絶縁膜３４０を形成する。ゲート膜を形成して、ゲート膜をパターニングしてゲート電極１１８を形成する。そして、ＮＭＯＳトランジスタのソース／ドレイン領域形成のためのＮ型イオン注入等の通常の後続工程が実施される。ゲート膜は単一導電膜又はポリシリコンと金属シリサイドの複層膜からなることができる。
【００３２】
通常、ＣＭＯＳ型半導体装置でゲート電極パターニングはＮＭＯＳ及びＰＭＯＳトランジスタ領域のために同時に行われる。一方、これら二形態のトランジスタ領域でソース／ドレイン領域を形成するためのイオン注入は各領域別に実施される。図１１の説明で示される接地領域２３０に対するイオン注入は場合によってゲート電極形成後、ＰＭＯＳトランジスタ領域にソース／ドレイン領域を形成するための深いイオン注入が実施されると共に実施されることができる。ソース／ドレイン領域形成のための深いイオン注入のドーズ量はＩＥ１４乃至ＩＥ１６イオン／ｃｍ2程度になる。
【００３３】
より一般的な形態で、ゲート電極の両側壁にはスペーサが形成される場合を仮定すると、ゲート電極形成後先ず各領域に対してＬＤＤ領域を形成するためのイオン注入が実施される。この時イオン注入はＩＥ１２イオン／ｃｍ2程度の低濃度イオン注入が実施される。ゲート電極の上にスペーサ酸化膜が全面に均等にスタックされ、全面異方性エッチングが実施されてゲート電極両側にスペーサが形成される。次いで、各領域に対してソース／ドレイン領域形成のための高濃度イオン注入が実施される。
【００３４】
図１３を参照すると、実施形態１の図７のように浅いトレンチ２１１を形成した状態で、基板全面にシリコン酸化膜を数百Å厚さで、ＣＶＤ方式でスタックされ、全面異方性エッチングを実施する。浅いトレンチ側壁には酸化膜スペーサ３５０が形成される。異方性エッチングは過エッチング量を与えて浅いトレンチ底面に現れたＳＯＩ層３００の一部が除去されるように実施することが望ましい。次いで、シリコンゲルマニウムエピタキシアル層３１０を形成する。トレンチ内側のエッチング損傷による結晶欠陥をキュアするためにキュアリングがエピタキシアル層３１０の形成前に実施されることが望ましい。他の部分はエッチングマスク４００及びスペーサ３５０で覆われてエピタキシアル層３１０の成長が阻止される。実施形態１のようにエピタキシアル層３１０の形成は通常７００乃至９００℃の温度、数Ｔｏｒｒ乃至数十Ｔｏｒｒ程度の低圧でシラン（ＳｉＨ4）、ゲルマン（ＧｅＨ4：ｇｅｒｍａｎｅ）のようなソースガスとＨＣＩの混合ガスを注入しながら行われる。
【００３５】
本実施形態の後続工程は実施形態１と類似な形態で進行することができる。このような方法で得られた結果物半導体装置で部分トレンチ型素子分離膜が形成された連結部では素子分離膜下部にのみ素子領域と接地領域との連結通路の役割をしながら抵抗を低くしたシリコンゲルマニウムエピタキシアル層が形成される。素子領域と接地領域がボディーを連結することにおいて、隘路になる部分が連結部であるので実施形態により形成された半導体装置で素子領域に発生したホールの排出に十分な効果を有することができる。
【００３６】
図１４を参照すると、実施形態１の図７のように浅いトレンチを形成する。この時浅いトレンチ２１１の下側に残るＳＯＩ層の厚さは３００乃至１０００Åとする。この状態で、基板にゲルマニウムイオン注入を実施する。連結部を除外した部分にはシリコン窒化膜エッチングマスク４００が形成されているのでイオン注入マスクの役割をする。従って、浅いトレンチ２１１の底面に露出したＳＯＩ層３００に限定してシリコンゲルマニウム層３６０が形成される。この時ボロンを共にイオン注入することもできる。イオン注入のドーズ量は通常のソース／ドレイン領域形成のためのドーズ量であるＩＥ１４乃至ＩＥ１６イオン／ｃｍ2より高い濃度からなることが望ましい。イオン注入が実施されれば、トレンチ側壁と底面のエッチング損傷及びイオン注入損傷をキュアするためのキュアリングを実施する。従って、実施形態２のように連結部の浅いトレンチ底面にのみシリコンゲルマニウム層が形成される。後続工程は実施形態１、２と同一に進行されることができる。
【００３７】
シリコンゲルマニウム層３６０は後続のイオン注入過程で行われる投入されるボロン原子を吸収する特性を有しているのでシリコンゲルマニウム層が形成された連結部ＳＯＩ層には不純物濃度が増加する。又、ボロンを含む層の多数キャリアはホールになるので、接地領域と素子領域の間の通路であるＳＯＩ層には抵抗が低減され素子領域に発生するホールの排出が容易に行うことができる。
【００３８】
図１５を参照すると、実施形態１の図７のような浅いトレンチ２１１を形成した状態で、先ずトレンチ側壁の結晶損傷をキュアするためのキュアリングを実施する。基板にアルゴンイオン注入を実施する。連結部を除外した部分にはシリコン窒化膜エッチングマスク４００が形成されているのでイオン注入マスクの役割をする。従って、浅いトレンチ底面に露出したＳＯＩ層に限定してアルゴンを含むシリコン層３７０が形成される。イオン注入のドーズ量はＩＥ１４乃至ＩＥ１６イオン／ｃｍ2程度、イオン注入エネルギーは６０乃至１００ＫｅＶでできる。後続工程は実施形態１，２と同一に進行されることができる。
【００３９】
本実施形態ではアルゴンを含むシリコン層３７０は後続に投入されるボロン等のＰ型不純物を含む能力を改善しないのでゲルマニウムをイオン注入することのような連結部ＳＯＩ層のホール流動に対する抵抗減少効果を奏することが難しい。しかし、イオン注入により結晶が損傷されて、結晶損傷部はホールがソース領域等で漏出される電子と再組合される場所（Ｒｅｃｏｍｂｉｎａｔｉｏｎ  ｃｅｎｔｅｒ、  ｈｏｌｅ  ｔｒａｐ）で作用して素子領域ボディー部に集積したホールを除去させる役割は可能である。従って、ホールの蓄積によって素子領域に形成されたＮＭＯＳトランジスタが誤動作が生じることを予防できる。
【００４０】
以上の実施形態により形成された基板連結方式ＳＯＩ型半導体装置でホールが発生して除去される過程を見ると、先ず、素子作動によりＮＭＯＳトランジスタのチャネルに電子を多数キャリアとする電流が流れながら素子領域のチャネルに電子とボディー原子の衝突によってホール−電子対が発生する。電子はチャネル電流を構成しながらドレイン領域に移動して、ホールは従来のようにソース領域とチャネル境界面下部の低電位領域に誘導される。ある程度ホールが蓄積された場合に、ホールはホール密度が低くて電位が低い接地領域に移動する。この過程でホールは連結部素子分離膜下側ＳＯＩ層を通過する。この部分のＳＯＩ層はシリコンゲルマニウム層を有していて、ボロン不純物濃度が高く維持されるので、抵抗が低くホールの移動が容易に行われる。接地端子に若干のマイナス電圧が印加される場合には、ホールの排出はより円滑に行うことができる。
【００４１】
連結部素子分離膜下側のＳＯＩ層に不純物層がイオン注入されてなる場合に、ＳＯＩ層結晶損傷が発生した部位がソースから伝達された電子と素子領域に蓄積されるホールが結合してシリコン中性原子になる場所を提供する。従って、素子領域で発生したホールは一部が接地領域に排出され、一部はＳＯＩ層結晶損傷部で電子と結合するのでホールの蓄積問題が防止される。
【００４２】
【発明の効果】
本発明によると、ＳＯＩ型半導体装置でフローティングボディー効果によるホール累積と、これによる半導体素子の動作不良、特性熱化を既存の構成で大きな変化なく、効果的に防止できる。
【図面の簡単な説明】
【図１】  従来のフローティングボディー現象を示すための概念図である。
【図２】  従来のフローティングボディー現象によるチャネル電位変化を示すための概念図である。
【図３】  フローティングボディー現象を防止するための従来の一構成形態を示す素子部平面図である。
【図４】  従来の他の構成例を示す半導体装置部分切断斜視図及び側面断面図である。
【図５】  従来の他の構成例を示す半導体装置部分切断斜視図及び側面断面図である。
【図６】  連結部を中心に本発明の一実施形態による工程の各段階を示す工程断面図である。
【図７】  連結部を中心に本発明の一実施形態による工程の各段階を示す工程断面図である。
【図８】  連結部を中心に本発明の一実施形態による工程の各段階を示す工程断面図である。
【図９】  連結部を中心に本発明の一実施形態による工程の各段階を示す工程断面図である。
【図１０】  連結部を中心に本発明の一実施形態による工程の各段階を示す工程断面図である。
【図１１】  連結部を中心に本発明の一実施形態による工程の各段階を示す工程断面図である。
【図１２】  連結部を中心に本発明の一実施形態による工程の各段階を示す工程断面図である。
【図１３】  本発明の他の実施形態を説明するための工程端面図である。
【図１４】  本発明の他の実施形態を説明するための工程端面図である。
【図１５】  本発明の他の実施形態を説明するための工程端面図である。
【符号の説明】
１００  乗圧回路
１１０  埋没酸化層
１１２  素子分離膜
１１４  ソース領域
１１６  ドレイン領域
１１８  ゲート電極
１２０  チャネル領域
１２２  ボディー
１３０  接地コンタクト領域
２１１  トレンチ
２１２  トレンチ素子分離膜
２２０  連結部
２２２  素子領域
２３０  接地領域
２３２  コンタクトプラグ
２３４  接地配線
３００  ＳＯＩ層
３１０  エピタキシアル層
３１１  深いトレンチ
３１２  素子分離膜
３４０  ゲート絶縁膜
３５０  酸化膜スペーサ
３７０  シリコン層
４００  エッチングマスク
４１０  エッチングマスクパターン
５００  フォトレジストパターン
【図１】
0004282269.tif 000002
【図２】
0004282269.tif 000003
【図３】
0004282269.tif 000004
【図４】
0004282269.tif 000005
【図５】
0004282269.tif 000006
【図６】
0004282269.tif 000007
【図７】
0004282269.tif 000008
【図８】
0004282269.tif 000009
【図９】
0004282269.tif 000010
【図１０】
0004282269.tif 000011
【図１１】
0004282269.tif 000012
【図１２】
0004282269.tif 000013
【図１３】
0004282269.tif 000014
【図１４】
0004282269.tif 000015
【図１５】
0004282269.tif 000016