(57)【特許請求の範囲】
【請求項１】
基板上に順に積層した、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層、第２の導電型の第４の半導体層のＰＮＰＮ構造を構成する当該第３の半導体層にショットキー接触する金属端子を有し、当該ショットキー接触により構成されるショットキーバリアダイオードを含むＰＮＰＮ構造の発光サイリスタ。
【請求項２】
前記金属端子は、Ａｕ，Ａｌ，Ｐｔ，Ｔｉ，Ｍｏ，Ｗ，ＷＳｉ，ＴａＳｉよりなる群から選ばれた金属よりなることを特徴とする請求項１に記載の発光サイリスタ。
【請求項３】
前記第３の半導体層は、ＡｌＧａＡｓで形成され、前記金属端子は、Ａｌ配線で形成されることを特徴とする請求項１に記載の発光サイリスタ。
【請求項４】
基板上に順に積層した、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層、第２の導電型の第４の半導体層のＰＮＰＮ構造を構成する当該第３の半導体層にショットキー接触する金属端子を有し、当該ショットキー接触により構成されるショットキーバリアダイオードと、
１次元的に配列された前記ショットキーバリアダイオードを含むＰＮＰＮ構造の複数個の発光サイリスタと、
隣接する発光サイリスタのゲート電極間を結合する結合ダイオードとを備え、
前記結合ダイオードとして、前記ショットキーバリアダイオードを用いたことを特徴とする自己走査型発光素子アレイ。
【請求項５】
基板上に順に積層した、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層、第２の導電型の第４の半導体層のＰＮＰＮ構造を構成する当該第３の半導体層にショットキー接触する金属端子を有し、当該ショットキー接触により構成されるショットキーバリアダイオードを含み、
ＰＮＰＮ構造の発光サイリスタ複数個を一次元的に接続し、
隣接する発光サイリスタのゲート電極間を結合ダイオードにて互いに接続し、
電源電圧ラインを、前記各発光サイリスタに、各負荷抵抗を介して接続し、
前記一次元的に配列された各発光サイリスタに、２相のクロックパルスラインを、それぞれ１素子おきに接続し、
前記２相のクロックパルスラインの一方を、スタートパルス形成用ダイオードを介して、最初に発光すべき発光サイリスタのゲート電極に接続した自己走査型発光素子アレイにおいて、
前記結合ダイオードおよび前記スタートパルス形成用ダイオードを、前記ＰＮＰＮ構造に形成されたショットキーバリアダイオードで構成することを特徴とする自己走査型発光素子アレイ。
【請求項６】
基板上に順に積層した、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層、第２の導電型の第４の半導体層のＰＮＰＮ構造を構成する当該第３の半導体層にショットキー接触する金属端子を有し、当該ショットキー接触により構成されるショットキーバリアダイオードを含み、
ＰＮＰＮ構造の発光サイリスタ複数個を一次元的に接続し、
隣接する発光サイリスタのゲート電極間を結合ダイオードにて互いに接続し、
電源電圧ラインを、前記各発光サイリスタに、各負荷抵抗を介して接続し、
前記一次元的に配列された各発光サイリスタに、２相のクロックパルスラインを、それぞれ１素子おきに接続し、
前記２相のクロックパルスラインを、ダイオード−ダイオード・ロジックの論理和回路または論理積回路を介して、前記電源電圧ラインに接続した自己走査型発光素子アレイにおいて、
前記結合ダイオードおよび前記論理和回路または論理積回路を、前記ショットキーバリアダイオードで構成することを特徴とする自己走査型発光素子アレイ。
【請求項７】
基板上に順に積層した、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層、第２の導電型の第４の半導体層のＰＮＰＮ構造を構成する当該第３の半導体層にショットキー接触する金属端子を有し、当該ショットキー接触により構成されるショットキーバリアダイオードを含み、
ＰＮＰＮ構造の発光サイリスタ複数個を一次元的に接続し、
隣接する発光サイリスタのゲート電極間を結合ダイオードにて互いに接続し、
電源電圧ラインを、前記各発光サイリスタに、各負荷抵抗を介して接続し、
前記一次元的に配列された各発光サイリスタに、２相のクロックパルスラインを、それぞれ１素子おきに接続し、
前記２相のクロックパルスラインの一方を、スタートパルス形成用ダイオードを介して、最初に発光すべき発光サイリスタのゲート電極に接続し、
前記２相のクロックパルスラインを、ダイオード−ダイオード・ロジックの論理和回路または論理積回路を介して、前記電源電圧ラインに接続した自己走査型発光素子アレイにおいて、
前記結合ダイオード，前記スタートパルス形成用ダイオード，および前記論理和回路または論理積回路を、前記ショットキーバリアダイオードで構成することを特徴とする自己走査型発光素子アレイ。
【請求項８】
前記ショットキーバリアダイオードは、前記ＰＮＰＮ構造のＡｌＧａＡｓ層と、このＡｌＧａＡｓ層に接触するＡｌ配線とにより構成されることを特徴とする請求項４〜７のいずれかに記載の自己走査型発光素子アレイ。
【請求項９】
基板上に順に積層した、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層、第２の導電型の第４の半導体層のＰＮＰＮ構造を構成する当該第３の半導体層にショットキー接触する金属端子を有し、当該ショットキー接触により構成されるショットキーバリアダイオードで構成された論理回路であって、発光状態をコントロールする論理回路が接続されたＰＮＰＮ構造の発光サイリスタ。
【請求項１０】
前記論理回路は、ダイオード−ダイオード・ロジックのＯＲゲートであることを特徴とする請求項９に記載の発光サイリスタ。
【請求項１１】
前記論理回路は、ダイオード−ダイオード・ロジックのＡＮＤゲートであることを特徴とする請求項９に記載の発光サイリスタ。
【請求項１２】
基板上に順に積層した、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層、第２の導電型の第４の半導体層のＰＮＰＮ構造を構成する当該第３の半導体層にショットキー接触する金属端子を有し、当該ショットキー接触により構成されるショットキーバリアダイオードで構成され、発光状態をコントロールするセット端子およびリセット端子が接続されたＰＮＰＮ構造の発光サイリスタ。
【請求項１３】
前記ショットキーバリアダイオードは、前記ＰＮＰＮ構造のＡｌＧａＡｓ層と、このＡｌＧａＡｓ層に接触するＡｌ端子とにより構成されることを特徴とする請求項９〜１２のいずれかに記載の発光サイリスタ。
【請求項１４】
基板上に順に積層した、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層、第２の導電型の第４の半導体層のＰＮＰＮ構造を構成する当該第３の半導体層にショットキー接触する金属端子を有し、当該ショットキー接触により構成されるショットキーバリアダイオードで構成され、発光状態をコントロールするセット端子およびリセット端子が接続されたＰＮＰＮ構造の発光サイリスタを有するフリップフロップ回路。
【請求項１５】
前記ショットキーバリアダイオードは、前記ＰＮＰＮ構造のＡｌＧａＡｓ層と、このＡｌＧａＡｓ層に接触するＡｌ端子とにより構成されることを特徴とする請求項１４に記載のフリップフロップ回路。
【請求項１６】
ゲート入力端子が２個の請求項１０または１１に記載の発光サイリスタを２次元マトリックス状に配列し、前記２個のゲート入力端子の一方を行ラインに、ゲート入力端子の他方を列ラインに接続して構成された２次元マトリックス発光素子アレイ。
【請求項１７】
ゲート入力端子がＮ個（Ｎは２以上の整数）の請求項１１に記載の第１の発光サイリスタを１次元状に配列し、各第１の発光サイリスタのゲート入力端子を、Ｎ×Ｎ本のラインにマトリックス状に接続して構成された１次元マトリックス発光素子アレイ。
【請求項１８】
１次元状に配列された第２の発光サイリスタをさらに備え、第１の発光サイリスタのゲートは、対応する第２の発光サイリスタのゲートに接続され、
前記第１の発光サイリスタはメモリ用に用いて、第１の発光サイリスタに記憶されているデータにしたがって、前記第２の発光サイリスタの発光状態をコントロールすることを特徴とする請求項１７に記載の１次元マトリックス発光素子アレイ。
【請求項１９】
基板上に順に積層した、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層、第２の導電型の第４の半導体層のＰＮＰＮ構造を構成する当該第３の半導体層にショットキー接触する金属端子を有し、当該ショットキー接触により構成されるショットキーバリアダイオードと、
隣接するゲート間が結合ダイオードで結合されて、一次元的に配列された複数個のＰＮＰＮ構造の第１の発光サイリスタよりなるシフト部と、
一次元的に配列された複数個のＰＮＰＮ構造の第２の発光サイリスタよりなるメモリ部と、
一次元的に配列された複数個のＰＮＰＮ構造の第３の発光サイリスタよりなる発光部と、
前記メモリ部へデータを書き込むための書き込みラインと、
２入力ＡＮＤゲートとを備え、
前記２入力ＡＮＤゲートの一方の入力は前記書き込みラインに接続され、他方の入力は前記シフト部の対応する第１の発光サイリスタのゲートに接続され、
前記２入力ＡＮＤゲートの出力は、前記メモリ部の対応する第２の発光サイリスタのゲートに接続され、
前記発光部の第３の発光サイリスタのゲートは、前記メモリ部の対応する第２の発光サイリスタのゲートに接続されている自己走査型発光素子アレイにおいて、
前記結合ダイオードおよび前記２入力ＡＮＤゲートを、前記ショットキーダイオードで構成することを特徴とする自己走査型発光素子アレイ。
【請求項２０】
前記ショットキーバリアダイオードは、前記ＰＮＰＮ構造のＡｌＧａＡｓ層と、このＡｌＧａＡｓ層に接触するＡｌ配線とにより構成されることを特徴とする請求項１９に記載の自己走査型発光素子アレイ。
【請求項２１】
３．０Ｖで動作することを特徴とする請求項４，５，６，７または１９に記載の自己走査型発光素子アレイ。
【請求項２２】
３．０Ｖで動作することを特徴とする請求項１６に記載の２次元マトリックス発光素子アレイ。
【請求項２３】
３．０Ｖで動作することを特徴とする請求項１７または１８に記載の１次元マトリックス発光素子アレイ。
【請求項２４】
請求項４〜８のいずれかに記載の自己走査型発光素子アレイを有する書き込み用光源。
【請求項２５】
請求項２４に記載の光源を備える光プリンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、論理機能を有する発光素子および発光素子アレイに関し、特に、３．０Ｖで駆動する自己走査型発光素子アレイに関する。本発明は、また、自己走査型発光素子アレイを有する書き込み用光源、さらには書き込み用光源を備える光プリンタに関する。
【０００２】
【従来の技術】
デジタル回路の電源電圧は、高速，低消費電力の要請から、低電源電圧化が進んでおり、従来の５Ｖ系から、３．３Ｖ系へ、さらに低電圧の方向へ移行している。３．３Ｖの電源電圧では、±１０％の誤差が許されており、３．０Ｖでの動作保証が必要である。
【０００３】
デジタル回路の一例として、発光素子アレイを考える。多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の書き込み用光源として利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特開平１−２３８９６２号公報、特開平２−１４５８４号公報、特開平２−９２６５０号公報、特開平２−９２６５１号公報）し、光プリンタ用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００４】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特開平２−２６３６６８号公報）。これらの提案に係る自己走査型発光素子アレイは、５Ｖ電源系の駆動用ＩＣで駆動されるように構成されている。
【０００５】
前述したように、駆動用ＩＣの電源電圧も、５Ｖ系から３．３Ｖ系へ、さらに低電圧へと変化している。これは、電源電圧を下げることで消費電力を下げることができるためである。このため、発光サイリスタも３．３Ｖ電源系で、駆動できることが望ましい。
【０００６】
図１に、５Ｖで駆動され、かつ、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイの等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、書込み用発光素子Ｌ1 ，Ｌ2 ，Ｌ3 …からなる。スイッチ素子および発光素子のいずれも３端子発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードＤで結合されている。ＶGAは電源（通常−５Ｖ）であり、負荷抵抗を経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、書込み用発光素子のゲート電極にも接続される。スイッチ素子Ｔ1 のゲート電極にはスタートパルスφS が加えられ、スイッチ素子のカソード電極には、交互に転送用クロックパルスφ１，φ２が加えられ、書込み用発光素子のカソード電極には、書込み信号φI が加えられている。
【０００７】
図２は、チップ上に形成された自己走査型発光素子アレイの構造を示し、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線断面図である。図中、１０はＰ型のＧａＡｓ基板、１１はＰ型のＡｌＧａＡｓエピタキシャル膜、１２はＮ型のＡｌＧａＡｓエピタキシャル膜、１３はＰ型のＡｌＧａＡｓエピタキシャル膜、１４はＮ型のＡｌＧａＡｓエピタキシャル膜、２１はＰ型のＡｌＧａＡｓのためのオーミック電極、２２はＮ型のＡｌＧａＡｓのためのオーミック電極、２３はＰ型のＧａＡｓのためのオーミック電極（裏面共通電極）、６０は保護膜、７０はＶGA配線、７１はφ１配線、７２はφ２配線、７３はφI 配線、８０はシフト部カソード島、８１は結合ダイオード用カソード島、８２は発光点用カソード島、９０は抵抗を、それぞれ示している。
【０００８】
上記構造では、結合ダイオードとして、ＰＮＰＮ構造の上部ＰＮ部分を利用している。
【０００９】
動作を簡単に説明する。まず転送用クロックパルスφ２の電圧がＬレベルで、スイッチ素子Ｔ2 がオン状態であるとする。このとき、スイッチ素子Ｔ2 のゲート電極の電位はＶGAの−５Ｖからほぼ０Ｖにまで上昇する。この電位上昇の影響はダイオードＤによってスイッチ素子Ｔ3 のゲート電極に伝えられ、その電位を約−１Ｖに（ダイオードＤの順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオードＤは逆バイアス状態であるためゲート電極Ｇ1 への電位の接続は行われず、ゲート電極Ｇ1 の電位は約−５Ｖのままとなる。発光サイリスタのオン電圧は、ゲート電極電圧＋ゲート・カソード間のＰＮ接合の拡散電位（約１Ｖ）で近似されるから、次の転送用クロックパルスφ２のＨレベル電圧は約−２Ｖ（スイッチ素子Ｔ3 をオンせるために必要な電圧）以下でありかつ約−４Ｖ（スイッチ素子Ｔ5 をオンさせるために必要な電圧）以上に設定しておけばスイッチ素子Ｔ3 のみがオンし、これ以外のスイッチ素子はオフのままにすることができる。従って２本の転送用クロックパルスでオン状態が転送されることになる。
【００１０】
スタートパルスφS は、このような転送動作を開示させるためのパルスであり、スタートパルスφS をＨレベル（約０Ｖ）にすると同時に転送用クロックパルスφ2 をＬレベル（約−２〜約−４Ｖ）とし、スイッチ素子Ｔ1 をオンさせる。その後すぐ、スタートパルスφS はＬレベルに戻される。
【００１１】
いま、スイッチ素子Ｔ2 がオン状態にあるとすると、スイッチ素子Ｔ2 のゲート電極の電位は、ＶGAより上昇し、約０Ｖとなる。したがって、書込み信号φI の電圧が、ＰＮ接合の拡散電位（約１Ｖ）以下であれば、発光素子Ｌ2 を発光状態とすることができる。
【００１２】
これに対し、スイッチ素子Ｔ1 のゲート電極は約−５Ｖであり、スイッチ素子Ｔ3 のゲート電極は約−１Ｖとなる。したがって、発光素子Ｌ1 の書込み電圧は約−６Ｖ、発光素子Ｌ3 の書込み電圧は約−２Ｖとなる。これから、発光素子Ｌ2 のにみ書込める書込み信号φI の電圧は、−１〜−２Ｖの範囲となる。発光素子Ｌ2 がオン、すなわち発光状態に入ると、発光強度は書込み信号φI に流す電流量で決められ、任意の強度にて画像書込みが可能となる。また、発光状態を次の発光素子に転送するためには、書込み信号φI ラインの電圧を一度０Ｖにまでおとし、発光している発光素子をいったんオフにしておく必要がある。
【００１３】
以上のような構成のダイオード結合型自己走査型発光素子アレイの動作可能な電圧（クロックパルスのＬレベル電圧）ＶL は、
ＶL ＜ＶGON −２ＶD −Ｉth×ＲP
である。ここで、ＶGON はオンしているサイリスタのゲート電圧であり、ＶD は結合ダイオードＤの順方向立ち上がり電圧、Ｉthはサイリスタがオンできるしきい電流、ＲP はサイリスタのゲートの寄生抵抗である。それぞれの値は、ＶGON が約０．３Ｖ、ＶD は１．３Ｖ、Ｉth×ＲP は約０．３Ｖであり、ＶL ＜−３．１Ｖとなる。更に、安定動作を実現するには、０．２Ｖ程度の余裕が必要であり、結局、現状の自己走査型発光素子アレイを動作させるには、３．３Ｖ程度の電圧が必要となる。このため、いわゆる３．０Ｖ系電源では動作できない。
【００１４】
本発明の目的は、動作電圧を引き下げて、３．０Ｖで動作する自己走査型発光素子アレイを提供することにある。
【００１５】
本発明の他の目的は、論理機能を有する発光素子を提供することにある。
【００１６】
本発明のさらに他の目的は、論理機能を有する発光素子アレイを提供することにある。
【００１７】
【課題を解決するための手段】
本発明によれば、結合ダイオードとして、ＰＮ接合の代わりにショットキー接合を使う。ショットキー接合はＰＮ接合に比べて本質的に障壁高さが低く、順方向立ち上がり電圧ＶS は約０．８Ｖ程度となる。このため、電源電圧は、ＰＮ接合を結合素子として使う場合よりも約０．５Ｖ動作電圧を引き下げることができる。
【００１８】
また、ＰＮＰＮ構造のサイリスタの上側のＰＮ接合を結合ダイオードとして使うと、このダイオードにしきい電流以上が流れると、サイリスタがオンしてしまい、ダイオードが基板から絶縁されなくなってしまう。しかし、ＰＮＰ構造の上に金属を設けたショットキー接合では、サイリスタ動作ができないため、ＰＮＰ構造によって常に基板から絶縁された状態を保つことができる。このため、ショットキー接合を用いることにより、自己走査型発光素子アレイと同じプロセス，素子構造で、種々の論理回路，論理機能を付加できる。
【００１９】
本発明の第１の態様は、ゲート層にショットキー接触する金属端子を有し、前記ショットキー接触により構成されるショットキーバリアダイオードを含むＰＮＰＮ構造の発光サイリスタである。
【００２０】
本発明の第２の態様は、１次元的に配列された、ショットキーバリアダイオードを含むＰＮＰＮ構造の複数個の発光サイリスタと、隣接する発光サイリスタのゲート電極間を結合する結合ダイオードとを備え、前記結合ダイオードとして、前記ショットキーバリアダイオードを用いたことを特徴とする自己走査型発光素子アレイである。
【００２１】
本発明の第３の態様は、ＰＮＰＮ構造の発光サイリスタ複数個を一次元的に接続し、隣接する発光サイリスタのゲート電極間を結合ダイオードにて互いに接続し、電源電圧ラインを、前記各発光サイリスタに、各負荷抵抗を介して接続し、前記一次元的に配列された各発光サイリスタに、２相のクロックパルスラインを、それぞれ１素子おきに接続し、前記２相のクロックパルスラインの一方を、スタートパルス形成用ダイオードを介して、最初に発光すべき発光サイリスタのゲート電極に接続した自己走査型発光素子アレイにおいて、前記結合ダイオードおよび前記スタートパルス形成用ダイオードを、前記ＰＮＰＮ構造に形成されたショットキーバリアダイオードで構成することを特徴とする自己走査型発光素子アレイである。
【００２２】
本発明の第４の態様は、ＰＮＰＮ構造の発光サイリスタ複数個を一次元的に接続し、隣接する発光サイリスタのゲート電極間を結合ダイオードにて互いに接続し、電源電圧ラインを、前記各発光サイリスタに、各負荷抵抗を介して接続し、前記一次元的に配列された各発光サイリスタに、２相のクロックパルスラインを、それぞれ１素子おきに接続し、前記２相のクロックパルスラインを、ダイオード−ダイオード・ロジックの論理和回路または論理積回路を介して、前記電源電圧ラインに接続した自己走査型発光素子アレイにおいて、前記結合ダイオードおよび前記論理和回路または論理積回路を、前記ＰＮＰＮ構造に形成されたショットキーダイオードで構成することを特徴とする自己走査型発光素子アレイである。
【００２３】
本発明の第５の態様は、ＰＮＰＮ構造の発光サイリスタ複数個を一次元的に接続し、隣接する発光サイリスタのゲート電極間を結合ダイオードにて互いに接続し、電源電圧ラインを、前記各発光サイリスタに、各負荷抵抗を介して接続し、前記一次元的に配列された各発光サイリスタに、２相のクロックパルスラインを、それぞれ１素子おきに接続し、前記２相のクロックパルスラインの一方を、スタートパルス形成用ダイオードを介して、最初に発光すべき発光サイリスタのゲート電極に接続し、前記２相のクロックパルスラインを、ダイオード−ダイオード・ロジックの論理和回路または論理積回路を介して、前記電源電圧ラインに接続した自己走査型発光素子アレイにおいて、前記結合ダイオード，前記スタートパルス用ダイオード，および前記論理和回路または論理積回路を、前記ＰＮＰＮ構造に形成されたショットキーバリアダイオードで構成することを特徴とする自己走査型発光素子アレイである。
【００２４】
本発明の第６の態様は、アノード，カソード，ゲートのいずれかに、ＰＮＰＮ構造に含まれるショットキーバリアダイオードで構成された論理回路であって、発光状態をコントロールする論理回路が接続されたＰＮＰＮ構造の発光サイリスタである。
【００２５】
本発明の第７の態様は、ＰＮＰＮ構造に含まれるショットキーバリアダイオードで構成され、発光状態をコントロールするセット端子およびリセット端子が接続されたＰＮＰＮ構造の発光サイリスタである。
【００２６】
本発明の第８の態様は、ＰＮＰＮ構造に含まれるショットキーバリアダイオードで構成され、発光状態をコントロールするセット端子およびリセット端子が接続されたＰＮＰＮ構造の発光サイリスタを有するフリップフロップ回路である。
【００２７】
本発明の第９の態様は、第６の態様の論理回路が、ダイオード−ダイオード・ロジックのＯＲゲートまたはＡＮＤゲートである場合に、ゲート入力端子が２個の発光サイリスタを２次元マトリックス状に配列し、前記２個のゲート入力端子の一方を行ラインに、ゲート入力端子の他方を列ラインに接続して構成された２次元マトリックス発光素子アレイである。
【００２８】
本発明の第１０の態様は、第６の態様の論理回路が、ダイオード−ダイオード・ロジックのＡＮＤゲートである場合に、ゲート入力端子がＮ個（Ｎは２以上の整数）の第１の発光サイリスタを１次元状に配列し、各第１の発光サイリスタのゲート入力端子を、Ｎ本のラインにマトリックス状に接続して構成された１次元マトリックス発光素子アレイである。
【００２９】
本発明の第１１の態様は、隣接するゲート間が結合ダイオードで結合されて、一次元的に配列された複数個のＰＮＰＮ構造の第１の発光サイリスタよりなるシフト部と、一次元的に配列された複数個のＰＮＰＮ構造の第２の発光サイリスタよりなるメモリ部と、一次元的に配列された複数個のＰＮＰＮ構造の第３の発光サイリスタよりなる発光部と、前記メモリ部へデータを書き込むための書き込みラインと、２入力ＡＮＤゲートとを備え、前記２入力ＡＮＤゲートの一方の入力は前記書き込みラインに接続され、他方の入力は前記シフト部の対応する第１の発光サイリスタのゲートに接続され、前記２入力ＡＮＤゲートの出力は、前記メモリ部の対応する第２の発光サイリスタのゲートに接続され、前記発光部の第３の発光サイリスタのゲートは、前記メモリ部の対応する第２の発光サイリスタのゲートに接続されている自己走査型発光素子アレイにおいて、前記結合ダイオードおよび前記２入力ＡＮＤゲートを、前記ＰＮＰＮ構造に形成されたショットキーダイオードで構成することを特徴とする自己走査型発光素子アレイである。
【００３０】
【発明の実施の形態】
【００３１】
【実施例１】
本実施例は、ショットキー接触のゲート電極を持った発光サイリスタ、すなわちゲート層にショットキー接触端子を持った発光サイリスタである。
【００３２】
図３に、チップ上に形成された発光サイリスタの構造を示す。（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線断面図である。図中、１０は第１の導電型のＧａＡｓ基板、１１は第１の導電型のＡｌＧａＡｓエピタキシャル膜、１２は第２の導電型のＡｌＧａＡｓエピタキシャル膜、１３は第１の導電型のＡｌＧａＡｓエピタキシャル膜、１４は第２の導電型のＡｌＧａＡｓエピタキシャル膜、２１は第１の導電型のＡｌＧａＡｓのためのオーミック電極、２２は第２の導電型のＡｌＧａＡｓのためのオーミック電極、２３は第１の導電型のＧａＡｓのためのオーミック電極（裏面共通電極）、６０は保護膜である。
【００３３】
第１の導電型がＰ型の場合、３０はカソード配線、４０はショットキー接触カソード配線、５０はゲート配線である。第１の導電型がＮ型の場合、３０はアノード配線、４０はショットキー接触アノード配線、５０はゲート配線である。
【００３４】
以上の構造の製造方法を、図４を参照して説明する。なお、第１の導電型は、Ｐ型であるものとする。
【００３５】
まず、図４（Ａ）に示すように、Ｐ型のＧａＡｓ基板１０上に、Ｐ型のＡｌＧａＡｓエピタキシャル膜１１、Ｎ型のＡｌＧａＡｓエピタキシャル膜１２，Ｐ型のＡｌＧａＡｓエピタキシャル膜（ゲート層）１３、Ｎ型のＡｌＧａＡｓエピタキシャル膜（カソード層）１４をエピタキシャル成長させる。
【００３６】
次に、図４（Ｂ）に示すように、カソード層１４をパターニングし、ゲート層１３を露出させる。ゲート層１３上には、ゲートオーミック電極２１（ＡｕＺｎ）を、カソード層１４上にはカソードオーミック電極２２（ＡｕＧｅ）をリフトオフで形成する。
【００３７】
次に、図４（Ｃ）に示すように、素子分離をエッチングによって行う。
【００３８】
次に、図４（Ｄ）に示すように、保護膜６０として、ＳｉＯ2 をプラズマＣＶＤで形成する。保護膜６０に、コンタクトホールをリアクティブイオンエッチング（ＲＩＥ）で形成する。
【００３９】
次に、図４（Ｅ）に示すように、アルミ膜をスパッタリングで形成する。アルミ膜をスパッタで形成することにより、アルミ膜がゲート層１３に接触する部分に、初期のクリーニング効果で安定した金属−半導体接触が実現できる。
【００４０】
アルミ膜をパターニングして、カソード配線３０，ショットキー接触カソード配線４０，ゲート配線５０を形成する。ＧａＡｓ基板１０の裏面に、裏面電極２３を形成する。
【００４１】
以上のような構造の発光サイリスタにおけるショットキー接触カソード配線４０とゲート配線５０との間の電流−電圧特性を図５に示す。ショットキー接触カソード配線４０を基準に、ゲート配線５０の電位を変化させた。順方向立ち上がり電圧は約０．８Ｖであり、逆方向電流は−１０ｎＡ（−５Ｖ時）となった。
【００４２】
以上のように、本実施例では、Ｐ型基板を用いた発光サイリスタのゲート層上にＡｌショットキー接触を得た。この構成では、Ａｌ配線材料をそのままショットキー電極材料に使えるため、工程が簡便である。しかし、Ａｌ配線材料とは別のショットキー電極を別に形成してもよい。この場合、Ａｕ，Ａｌ，Ｐｔ，Ｔｉ，Ｍｏ，Ｗ，ＷＳｉ，ＴａＳｉなどの材料が使える。
【００４３】
【実施例２】
本実施例は、ショットキーバリアダイオードを結合ダイオードとして使った自己走査型発光素子アレイである。
【００４４】
図６に、回路図を示す。図１の回路の結合ダイオードＤがショットキーバリアダイオードＳＢに置き換わっている。
【００４５】
図７に、チップ上に形成された自己走査型発光素子アレイの構造を示す。（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線断面図である。図中、１０はＰ型のＧａＡｓ基板、１１はＰ型のＡｌＧａＡｓエピタキシャル膜、１２はＮ型のＡｌＧａＡｓエピタキシャル膜、１３はＰ型のＡｌＧａＡｓエピタキシャル膜、１４はＮ型のＡｌＧａＡｓエピタキシャル膜、２１はＰ型のＡｌＧａＡｓのためのオーミック電極、２２はＮ型のＡｌＧａＡｓのためのオーミック電極、２３はＰ型のＧａＡｓのためのオーミック電極（裏面共通電極）、６０は保護膜、７０はＶGA配線、７１はφ１配線、７２はφ２配線、７３はφI 配線、８０はシフト部カソード島、８２は発光部用カソード島、８３は結合ダイオードとして用いられるショットキーバリアダイオード、９０は抵抗である。
【００４６】
以上の構成のように、ダイオード結合型自己走査型発光素子アレイにおける結合ダイオードに、ショットキーバリアダイオードを使うと、順方向電圧がＰＮダイオードに比べて約０．５Ｖ低いため、ＶL ＝−２．８Ｖで安定した動作が可能となった。
【００４７】
【実施例３】
本実施例は、実施例２の自己走査型発光素子アレイにおいてスタートパルス端子を省略したときに、結合ダイオードとしてショットキーバリアダイオードを使った自己走査型発光素子アレイである。スタートパルス端子を省略することにより、チップ上のボンディングパッドの数を減らしている。図６の回路においてスタートパルス端子φS を省き、クロックパルス端子φ２に兼ねさせている。
【００４８】
このようにスタートパルス端子を省略する技術は、特開２００１−６８７３６号公報に開示されているが、この場合はＰＮダイオードを用いることにより実現していた。
【００４９】
本実施例では、ショットキーバリアダイオードを用いている。図８に、その回路構成を示す。この場合、発光素子Ｔ1 のゲートは、ショットキーバリアダイオード９１を介してクロックパルス端子φ２に接続される。実施例２と同様、ショットキーバリアダイオードを使った方がより低い電源電圧で動作可能となる。
【００５０】
【実施例４】
本実施例は、実施例２の自己走査型発光素子アレイにおいてスタートパルス端子およびＶGA端子を省略したときに、結合ダイオードとしてショットキーバリアダイオードを使った自己走査型発光素子アレイである。スタートパルス端子およびＶGA端子を省略することにより、チップ上のボンディングパッドの数を減らしている。図８の回路においてＶGA端子を省き、φ１とφ２のクロックパルスから合成する。
【００５１】
このようにスタートパルス端子およびＶGA端子を省略する技術は、特開２００１−６８７３６号公報に開示されているが、この場合はＰＮダイオードを用いることにより実現していた。
【００５２】
本実施例では、ショットキーバリアダイオードを用いる。図９に、その回路構成を示す。ダイオード−ダイオード・ロジックのＯＲゲートのダイオードとして、ショットキーバリアダイオード９２，９３を用いている。
【００５３】
従来のように、ダイオードとして、ゲート−カソード間のＰＮ接合を使うと、このダイオードにある値以上の電流を流した場合、このＰＮ接合を含むＰＮＰＮ寄生サイリスタがオンしてしまい、ＶGA端子の電圧は、おおよそＶD （ダイオードの順方向立ち上がり電圧）に固定されてしまう。このため、ＶGAラインに流せる電流には限度があった。しかし、本実施例のように、ＰＮ接合の代わりにショットキーバリアダイオード９２，９３を使うことで、寄生サイリスタができないため、ＶGAラインに流す電流値に制限がなくなった。このＶGAラインに流れる電流により、自己走査型発光素子アレイの転送速度が規定されるため、ショットキーバリアダイオードを使うことによって、高速に転送する自己走査型発光素子アレイを実現できた。
【００５４】
以上の実施例では、スタートパルス端子およびＶGA端子の両方を省略したが、ＶGA端子のみを省略してもよい。この場合には、図１の回路において、ショットキーバリアダイオード９２，９３よりなるＯＲゲートを設けることになる。
【００５５】
【実施例５】
本実施例は、ダイオード−ダイオード・ロジックのＯＲゲートを発光サイリスタのゲート上に設け、２つ以上のゲート信号の論理和によって発光状態をコントロールできる発光サイリスタである。
【００５６】
図１０は、その回路構成と真理値表を示す。真理値表において、「＊」は、ＨレベルおよびＬレベルのどちらでもよいことを表す。図１０（Ａ）に示すように、３端子サイリスタ（第１導電型はＮ型）９４のゲート端子Ｇにショットキーバリアダイオード９５，９６よりなるダイオード−ダイオード・ロジックのＯＲゲートが付加されている。発光サイリスタ９４のカソードは直接に接地され、ダイオード９６のカソードは、抵抗１２０を介して接地されている。Ｄ1 ，Ｄ2 は、ダイオード９５，９６のアノード端子１１０，１１１である。
【００５７】
図１１は、その構造を示す図であり、（Ａ）は平面図、（Ｂ）は断面図である。なお、図１１において、図３と同一の要素には、同一の参照番号を付して示してある。ダイオード９５，９６は、アノード端子１１０，１１１と、ゲート層１３とのショットキー接触により形成される。抵抗１２０は、ゲート層１３の幅を細め、くびれ状態となるようにして形成した。一方、抵抗１２０の他端はゲート層１３上に電極２１でオーミック接触をとり、これに接続される配線１００は接地される。
【００５８】
３端子発光サイリスタ９４は、もともとゲートとアノードの２つの端子でコントロールされる論理回路と考えられる。すなわち、発光状態Ｌ（１が発光、０が非発光を表す）は、ゲートレベルＧ（Ｈレベルが１、Ｌレベルが０を表す）とアノードレベルＡ（Ｈレベルが１、Ｌレベルが０を表す）を使い、
【００５９】
【数１】
0004292747.tif 000002
【００６０】
で表される。このため、発光サイリスタ９４をオンさせるには、図１０（Ｂ）の真理値表に示すように、Ｄ1 ，Ｄ2 の両端子が共にＬレベルのときにアノードレベルＡをＨレベルとしたとき点灯させることができる。
【００６１】
以上の実施例では、発光サイリスタの第１の導電型をＮ型とした場合を示したが、Ｐ型の場合も、同様に構成できる。図１２に、その回路図および真理値表を示す。図１２（Ａ）に示すように、発光サイリスタ９７のゲートにダイオード−ダイオード・ロジックのＡＮＤゲートが付加されている。このＡＮＤゲートは、ショットキーバリアダイオード９５，９６で構成される。ショットキーバリアダイオードの向きが図１０の場合とは逆向きになる。
【００６２】
以上の構成において、発光サイリスタのカソードレベルをＫ（Ｈレベルが１、Ｌレベルが０を表す）とすると、
【００６３】
【数２】
0004292747.tif 000003
【００６４】
となる。
【００６５】
また、第１の導電型がＮ型の場合で、ダイオード−ダイオード・ロジックのＡＮＤゲートと組み合わせた場合の回路構成および真理値表を図１３に示す。図１４に、その構造を示す。図中、１３はゲート層、２１はオーミック電極、１１２，１１３はＡＮＤ入力端子Ｄ1 ，Ｄ2 、１１４はＡＮＤ出力端子、１３０はダイオード−ダイオード・ロジックでのＡＮＤゲートである。
【００６６】
ダイオード−ダイオード・ロジックによるＡＮＤゲート１３０は、図１４に示すように、発光サイリスタのゲートとは独立した島の上に形成される。
【００６７】
図１３の回路構成において、第１の導電型がＰ型の場合の回路図および真理値表を図１５に示す。発光サイリスタ９４のゲートにダイオード−ダイオード・ロジックのＯＲゲートが付加される。ＯＲゲートは、ショットキーバリアダイオード９５，９６で構成される。
【００６８】
以上では、発光サイリスタのゲートにダイオード−ダイオード・ロジック（ＤＤＬ）を付加した例を示したが、アノードまたはカソードにＤＤＬを付加してもよい。式（１），（２）で示したように、アノードまたはカソードとゲートとの論理値が逆のときにオンしているため、ＮＯＴゲートを準備しなくても、種々の論理を実現できる。論理回路の例を図１６〜図１９に示す。
【００６９】
図１６は、発光サイリスタ９４のアノードにショットキーバリアダイオード９８を付加した例である。
【００７０】
図１７は、発光サイリスタ９４のアノードに、ショットキーバリアダイオード９５，９６よりなるＯＲゲートを付加した例である。
【００７１】
図１８は、発光サイリスタ９７のカソードにショットキーバリアダイオード９８を付加した例である。
【００７２】
図１９は、発光サイリスタ９７のカソードに、ショットキーバリアダイオード９５，９６よりなるＡＮＤゲートを付加した例である。
【００７３】
本実施例では、各論理ゲートの入力を２本の場合について述べたが、同様の考え方で３本以上に拡張できることは、当業者であれば容易に理解できるであろう。
【００７４】
【実施例６】
本実施例は、順序回路としてＲＳ−ＦＦ（セット・リセット・フリップフロップ）を付加し、発光状態をコントロールできる発光サイリスタである。
【００７５】
図２０に、その構成と、状態遷移動作を示す。状態遷移動作を表す図２０（Ｂ）では、２つの状態［ＯＮ］と［ＯＦＦ］から、セット，リセットパルスによって、状態が変化する様子を表している。この構成によれば、発光サイリスタ９７がオン状態を保持する特性を生かし、セットおよびリセット端子をショットキーバリアダイオード９５，９６で付加した。セット端子をＨレベルとすることで、発光サイリスタのゲート端子の電圧が基板電位に近づき、発光サイリスタがオンする。オン状態でリセット端子をＨレベルとすると、ショットキーバリアダイオード９５の立ち上がり電圧のほうがオン状態の発光サイリスタのカソード電圧よりも絶対値として小さくなり、ショットキーバリアダイオード９５の立ち上がり電圧でクランプされる。このため、発光サイリスタはオフ状態となる。
【００７６】
第１の導電型がＰ型である構造例を図２１に示す。（Ａ）は上面図、（Ｂ）は断面図である。図中、１４０はセット端子、１４１はカソード端子、１４２はリセット端子である。なお、その他の構成要素で、図３の構成要素と同一の要素には、同一の参照番号を付して示している。この構造では、リセット端子用のショットキーバリアダイオードを発光サイリスタ９７のカソード島上に作製している。
【００７７】
さらに、２個の発光サイリスタを用い、セット端子，リセット端子を２個ずつとし、それぞれの論理積によりコントロールできる構成例を図２２に示す。図中、ＳＢはショットキーバリアダイオードを示す。それぞれが２本のアドレス線でコントロールできるようになるため、任意のビットをセット／リセットできる、スタティックなメモリとして使える。もちろん、セット／リセット端子を３本以上とすることも可能である。
【００７８】
【実施例７】
本実施例は、実施例５のダイオード−ダイオード・ロジックのＡＮＤゲート付き発光サイリスタ（図１２）を用いて、２次元マトリックスの発光素子アレイを実現したものである。
【００７９】
図２３に、その回路を示す。発光サイリスタＴij（ｉ＝１，２，３，…、ｊ＝１，２，３，…）がマトリックス状に配列され、各発光サイリスタのゲートには、２個のショットキーバリアダイオードＳＢにより構成される２入力ＡＮＤゲートが接続されている。ＡＮＤゲートの２個の入力端子は、それぞれ、行ラインＲｉ（ｉ＝１，２，３，…）および列ラインＣｊ（ｊ＝１，２，３，…）に接続されている。
【００８０】
発光サイリスタの各ゲートは、また、対応する各抵抗Ｒを介して基板電位端子Ｖsub に接続され、発光サイリスタの各カソードは、抵抗ＲK を介して共通のカソード端子Ｋに接続されている。
【００８１】
以上のような構成の２次元マトリックス発光素子アレイにおいて、行ラインＲｉおよび列ラインＣｊがともにＨレベルのとき、端子ＫがＬレベルでサイリスタＴijが点灯する。また、ある発光サイリスタが点灯した状態でも、別の発光サイリスタを指定すれば、この指定された発光サイリスタも同時に点灯できる。すなわち、複数の発光点をスタティックに点灯できる。
【００８２】
以上の実施例では、ＡＮＤゲートを用いたが、ＯＲゲートを用いることもできることは、当業者には容易に理解できるであろう。
【００８３】
【実施例８】
本実施例は、実施例５のダイオード−ダイオード・ロジックのＡＮＤゲート付き発光サイリスタ（図１２）を用いて、１次元配列発光サイリスタアレイを実現したものである。
【００８４】
図２４に、その回路を示す。各発光サイリスタＴのゲートには、３個のショットキーバリアダイオードＳＢよりなる３入力ＡＮＤゲートが設けられている。これら各ＡＮＤゲートの３個の入力端子は、３組の信号線（Ａ1 ，Ａ2 ，Ａ3 ）、（Ｂ1 ，Ｂ2 ，Ｂ3 ）、（Ｃ1 ，Ｃ2 ，Ｃ3 ）にマトリックス状に接続することによって、９本の信号線（Ａ1 〜Ａ3 ，Ｂ1 〜Ｂ3 ，Ｃ1 〜Ｃ3 ）によって、２７個の発光サイリスタの発光をコントロールできる（図では、ゲート入力端子の１つが信号線Ａ1 につながっている部分しか描いていないが、実際にはこの３倍の発光素子が並ぶ）。
【００８５】
各発光サイリスタＴのカソードは、抵抗ＲK を介してφI ラインに接続され、各発光サイリスタのゲートは、抵抗Ｒを経て、基板電位Ｖsub に接続されている。
【００８６】
図２５に、チップ上に形成された発光サイリスタアレイの構造を示す。（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ線断面図である。図中、図３の構成要素と同一の要素には、同一の参照番号を付して示している。なお、図２５では抵抗ＲK は図示していない。
【００８７】
【実施例９】
本実施例は、実施例８の回路（図２４）に、発光サイリスタ列をもう１列設けたものである。すなわち、３入力ＡＮＤゲート付き発光サイリスタＴを使った発光サイリスタアレイを、データを記憶するメモリ用とし、さらに発光サイリスタＬ列を設けたものである。図２６に、回路構成を示す。各発光サイリスタＬのゲートは、対応する発光サイリスタＴのゲートに接続され、各発光サイリスタＬのカソードは抵抗ＲK Ｌを介してφL ラインに接続されている。
【００８８】
この構成では、φI ラインに接続されている発光サイリスタＴをメモリ素子として使い、データを書き込んだ後、φL ラインをＬレベルとすることで、発光サイリスタＴに記憶されているデータにしたがって発光サイリスタＬが点灯する。
【００８９】
駆動タイミング波形を図２７に示す。２７点のデータをφI ラインに接続された発光サイリスタに記憶させ、その後、φL ラインをＬレベルとすることで、φI ラインのデータに従って点灯する。図２６では、各発光サイリスタＬのカソードは直接φL ラインに接続されているため、φL ラインを駆動するドライバは点灯数に応じた電流を供給できる回路となっている。
【００９０】
【実施例１０】
本実施例は、２入力ＡＮＤゲートと自己走査型発光素子アレイとを組み合わせた例である。図２８に、その回路を示す。ゲート間がショットキーゲートダイオードで接続された発光サイリスタ列よりなるシフト部１５０と、メモリ用の発光サイリスタＴn 列よりなるメモリ部１６０と、点灯用の発光サイリスタＬn 列よりなる発光部１７０とを備え、サイリスタＴのゲートは、ショットキーバリアダイオードで構成される２入力ＡＮＤゲート１８０に接続され、ＡＮＤゲートの入力端子は、書き込み（Ｗｒｉｔｅ）ラインおよびシフト部サイリスタのゲートにそれぞれ接続されている。
【００９１】
以上の構成において、シフト部が指定するメモリ部サイリスタＴn を点灯させたい場合は、ＷｒｉｔｅラインをＨレベルとし、点灯させたくない場合はＬレベルとする。この情報は、メモリ部サイリスタＴn （メモリ素子）に記憶され、発光部サイリスタＬn は発光ラインφL をＬレベルとしたとき、この情報に基づいて点灯する。
【００９２】
以上の構成を採ることにより、複数の発光データをメモリ部サイリスタＴn 上に書き込んだ上で、一度に発光部サイリスタＬn を同時点灯することにより、積分光量を稼ぐことができる。
【００９３】
図２８の構造例を、図２９に示す。図２９では、φM およびφL ラインと発光サイリスタのカソードとの間の抵抗は図示を省略した。なお図２９において、図３と同一の構成要素には同一の参照番号を付して示す。ただし、２４は、ショットキー電極を示している。
【００９４】
図３０に駆動パルスの例を示す。シフト部１５０の指定する発光点番号のメモリ部サイリスタＴn （メモリ素子）をオンさせるには、Ｗｒｉｔｅ端子をＨレベルとし、オンさせないときはＬレベルとする。データセット第１〜第８の８発光点用データをメモリ部サイリスタＴ1 〜Ｔ8 に記憶させた後、Ｗｒｉｔｅ端子をＬレベルとし、発光ラインφL をＬレベルとすることで、発光部サイリスタＬ1 〜Ｌ8 のうち、Ｗｒｉｔｅ端子に入力されたデータによって指定される発光部サイリスタが点灯する。その後、メモリラインφM をＨレベルとして、メモリ素子を消去する。所定の点灯時間の後に、発光ラインφL をＨレベルとして、発光部サイリスタＬn を消灯した後、次のデータセット第９〜第１６の８発光点用データをＷｒｉｔｅ端子から読み込んでいく。
【００９５】
このように、８発光点を一区切りとし、この区切り毎に発光ラインφL をＬレベルとして発光させている。このような駆動方法を採ることにより、チップ側の構成は同じでも駆動波形を変化させることによって同時点灯数を変更できる。
【図面の簡単な説明】
【図１】５Ｖで駆動され、かつ、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイの等価回路図である。
【図２】チップ上に形成された自己走査型発光素子アレイを示し、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線断面図である。
【図３】実施例１の発光サイリスタの構造を示す図であり、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線断面図である。
【図４】図３の発光サイリスタの製造方法を示す図である。
【図５】図３の発光サイリスタの電流−電圧特性を示す図である。
【図６】実施例２の自己走査型発光素子アレイの等価回路図である。
【図７】図６の自己走査型発光素子アレイの構造を示す図であり、（Ａ）は平面図、（Ｂ）は平面図のＸ−Ｘ線断面図である。
【図８】実施例３の自己走査型発光素子アレイの等価回路図である。
【図９】実施例４の自己走査型発光素子アレイの等価回路図である。
【図１０】実施例５の発光サイリスタの構成を示す図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１１】図１０の発光サイリスタの構造を示す図であり、（Ａ）は平面図、（Ｂ）は断面図である。
【図１２】実施例５の発光サイリスタの他の構成を示す図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１３】実施例５の発光サイリスタの他の構成を示す図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１４】図１３の発光サイリスタの構成を示す図であり、（Ａ）は平面図、（Ｂ）は断面図である。
【図１５】実施例５の発光サイリスタの他の構成を示す図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１６】実施例５の発光サイリスタの他の構成を示す図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１７】実施例５の発光サイリスタの他の構成を示す図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１８】実施例５の発光サイリスタの他の構成を示す図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図１９】実施例５の発光サイリスタの他の構成を示す図であり、（Ａ）は回路図、（Ｂ）は真理値表である。
【図２０】実施例６の発光サイリスタの構成を示す図であり、（Ａ）は回路図、（Ｂ）は論理動作を示す図である。
【図２１】図２０の発光サイリスタの構造を示す図であり、（Ａ）は平面図、（Ｂ）は断面図である。
【図２２】実施例６の発光サイリスタの他の構成を示す回路図である。
【図２３】実施例７の２次元マトリックスの発光素子アレイの回路図である。
【図２４】実施例８の１次元マトリックスの発光素子アレイの回路図である。
【図２５】図２４の発光サイリスタアレイの構造を示す図であり、（Ａ）は平面図、（Ｂ）は断面図である。
【図２６】実施例９の発光サイリスタアレイの構成を示す回路図である。
【図２７】図２６の発光サイリスタアレイの駆動タイミング波形を示す図である。
【図２８】実施例１０の自己走査型発光素子アレイの構成を示す回路図である。
【図２９】図２８の自己走査型発光素子アレイの構造を示す平面図である。
【図３０】図２８の自己走査型発光素子アレイの駆動パルスを示す図である。
【符号の説明】
１０  第１の導電型のＧａＡｓ基板
１１  第１の導電型のＡｌＧａＡｓエピタキシャル膜第１層
１２  第２の導電型のＡｌＧａＡｓエピタキシャル膜第２層
１３  第１の導電型のＡｌＧａＡｓエピタキシャル膜第３層
１４  第２の導電型のＡｌＧａＡｓエピタキシャル膜第４層
２１  第１の導電型のＡｌＧａＡｓのためのオーミック電極
２２  第２の導電型のＡｌＧａＡｓのためのオーミック電極
２３  第１の導電型のＧａＡｓのためのオーミック電極（裏面共通電極）
２４  第１の導電型のＡｌＧａＡｓのためのショットキー電極
３０  発光電流配線
４０  ショットキーバリア配線
５０  ゲート配線
６０  保護膜
７０  ＶGA配線
７１  φ１配線
７２  φ２配線
７３  φI 配線
８０  シフト部カソード島
８２  発光点用カソード島
８３  ショットキーバリア型結合ダイオード
９０  抵抗
９４，９８  発光サイリスタ
９５，９６  ショットキーバリアダイオード
１００  ゲート端子（基板電位を与える）
１１０，１１１  ＯＲ入力端子
１１２，１１３  ＡＮＤ入力端子
１１４  ＡＮＤ出力端子
１２０  抵抗（くびれ）
１３０  ダイオード−ダイオード・ロジックでのＡＮＤゲート
１４０  セット端子
１４１  カソード端子
１４２  リセット端子
１５０  シフト部
１６０  メモリ部
１７０  発光部
【図１】
0004292747.tif 000004
【図２】
0004292747.tif 000005
【図３】
0004292747.tif 000006
【図４】
0004292747.tif 000007
【図５】
0004292747.tif 000008
【図６】
0004292747.tif 000009
【図７】
0004292747.tif 000010
【図８】
0004292747.tif 000011
【図９】
0004292747.tif 000012
【図１０】
0004292747.tif 000013
【図１１】
0004292747.tif 000014
【図１２】
0004292747.tif 000015
【図１３】
0004292747.tif 000016
【図１４】
0004292747.tif 000017
【図１５】
0004292747.tif 000018
【図１６】
0004292747.tif 000019
【図１７】
0004292747.tif 000020
【図１８】
0004292747.tif 000021
【図１９】
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【図２０】
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【図２１】
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【図２２】
0004292747.tif 000025
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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