(57)【特許請求の範囲】
【請求項１】
対向する第一および第二表面を有する半導体ウエハは第一乃至第六の連続する領域を含んで成り、前記第一乃至第六領域は順に重ねて配置され、前記第一領域は前記第二表面を含み、前記第二乃至第六領域のそれぞれは前記第一表面まで延びる部分を少なくとも有し、前記第一、第三および第六領域は第一のタイプの導電性を有し、また前記第二、第四および第五領域は第二のタイプの導電性を有し、そして底部および側壁を備えたトレンチは前記第一表面から延び、かつ前記第四、第五および第六領域を貫通し、かつ前記第三領域内に延び、誘電体物質をもって前記底部および側壁が被覆され、また導電性物質で前記トレンチが充填されることを特徴とする金属酸化膜半導体制御サイリスタ。
【請求項２】
前記トレンチが前記第一表面から前記ウエハ内に延び、前記第二領域および前記第三領域間の阻止接合部の上方で終結する請求項１記載のサイリスタ。
【請求項３】
対向する第一および第二表面を有する半導体ウエハは第一乃至第六の連続する領域を含んで成り、前記第一乃至第六領域は順に重ねて配置され、前記第一領域は前記第二表面を含み、前記第三乃至第六領域のそれぞれは前記第一表面まで延びる部分を少なくとも有し、前記第一、第四および第六領域は第一のタイプの導電性を有し、また前記第二、第三および第五領域は第二のタイプの導電性を有しており、そして
底部および側壁を備えたトレンチは前記第一表面から延び、かつ前記第五および第六領域を貫通し、かつ前記第四領域内に延び、誘電体物質によって前記底部および側壁が被覆され、また導電性物質で前記トレンチが充填されることを特徴とする金属酸化膜半導体制御サイリスタ。
【請求項４】
前記トレンチが前記第一表面から前記ウエハ内に延び、前記第三領域および第四領域間の阻止接合部の上方で終結する請求項３記載の金属酸化膜半導体制御サイリスタ。
【請求項５】
ＮＰＮトランジスタに対して前記第一領域がロワー・エミッタ領域であり、前記第二領域はロワー・ベース領域であり、そして前記第三領域はロワー・コレクタ領域であり、ＰＮＰトランジスタに対して前記第二領域はアッパー・コレクタ領域であり、前記第三領域はアッパー・ベース領域であり、そして前記第四領域がアッパー・エミッタ領域である請求項１または２記載のサイリスタ。
【請求項６】
前記第一表面に延びている前記第二領域の前記部分が前記第三領域のストリップによって覆われ、前記第二領域の前記部分が前記トレンチ内の底部上方に延びている請求項５記載のサイリスタ。
【請求項７】
前記トレンチが前記第三領域の中間点よりは延びない請求項５または６記載のサイリスタ。
【発明の詳細な説明】
【０００１】
【従来の技術】
従来技術によるＰ形金属酸化膜半導体制御サイリスタ（ＭＣＴ）１０が図１中に例示されている。ＭＣＴ１０はＰＮＰトランジスタ１２、ＮＰＮトランジスタ１４、Ｎチャネルオフ−ＦＥＴ１６およびＰチャネルオン−ＦＥＴ１８を含んでいる。オフ−ＦＥＴ１６およびオフ−ＦＥＴ１８のゲートＧ１およびＧ２は互いに連結されている。ＰＮＰトランジスタ１２のアッパー・エミッタＵＥは陽極Ａに、オフ−ＦＥＴ１６のソースＳ１およびオン−ＦＥＴ１８のソースＳ２に接続されている。ＰＮＰトランジスタ１２のアッパー・ベースＵＢはオフ−ＦＥＴ１６のドレインＤ１に、そしてＮＰＮトランジスタ１４のロワー・コレクタＬＣに連結されている。ＰＮＰトランジスタ１２のアッパー・コレクタＵＣはオン−ＦＥＴ１８のドレインＤ２に、そしてＮＰＮトランジスタ１４のロワー・ベースＬＢに接続されている。ＮＰＮトランジスタ１４のロワー・エミッタＬＥは陰極Ｃに接続されている。
【０００２】
Ｐ型ＭＣＴ１０は２種類の状態、すなわちオンまたはオフの一方において作動する。オン−ＦＥＴ閾値電圧より一層負の電圧がゲートＧ１およびＧ２に入力されると、Ｐ型ＭＣＴ１０はターンオンされる。この電圧はオン−ＦＥＴ１８をターンオンさせ、これが電流をＮＰＮトランジスタ１４のロワー・ベースＬＢに供給して、ＮＰＮトランジスタ１４をターンオンする。一度、ＮＰＮトランジスタ１４がオンになると、ＮＰＮトランジスタ１４のロワー・コレクタＬＣはＰＮＰトランジスタ１２のアッパー・ベースＵＢから電流を引き出（draw）しＰＮＰトランジスタ１２をターンオンする。オフ−ＦＥＴ閾値電圧より一層正の電圧がゲートＧ１およびＧ２に入力されると、Ｐ型ＭＣＴ１０はターンオフされる。この正電圧はオフ−ＦＥＴ１６をターンオンし、これがアッパー・ベースＵＢのアッパー・エミッタＵＥを短絡させ、ＰＮＰトランジスタ１２をターンオフし、これがＮＰＮトランジスタ１４をターンオンする。ＭＣＴの一例が米国特許第4,816,892 号中に開示されている。
【０００３】
ＭＣＴ、たとえば上記したＰ型ＭＣＴに関する現在の研究の一領域はＭＣＴのセル密度を増加させ得る探索方法にある。ＭＣＴのセル密度を増加させると、より以上の電流を制御することができる。セル密度を増加させる一つの方法は、トレンチ内にオフ−ＦＥＴを配置することである。トレンチ中にオフ−ＦＥＴを配置することが多くの問題をもたらすことはない。図１中に示すように、ターンオンする際、オフ−ＦＥＴはＰＮＰトランジスタ１２のアッパー・エミッタＵＥをＰＮＰトランジスタ１２のアッパー・ベースＵＢに接続することを要する。Ｐ型ＭＣＴ１０を形成する半導体ウエハ中のアッパー・エミッタＵＥおよびアッパー・ベースＵＢに関する領域は、その半導体ウエハの上面近傍に典型的に配置されているので、トレンチは２、３ミクロンの深さを必要とするに過ぎない。この浅いトレンチはＰＮＰトランジスタ１２のアッパー・ベースＵＢおよびＮＰＮトランジスタ１４のロワー・ベースＬＢ間の阻止接合部を貫通することはなく、従って破壊電圧あるいはＰ型ＭＣＴのミラー・キャパシタンスに影響を及ぼすことはない。ところが、オフ−ＦＥＴとは異なり、トレンチ内にオン−ＦＥＴを配置することは問題をもたらす。
【０００４】
図２を参照すると、上で論述したようにトレンチ２２内に配置されたオン−ＦＥＴを備えるＰ型ＭＣＴ２２が、トレンチ内にオン−ＦＥＴを配置する問題を例示するために示されている。この例において、Ｐ型ＭＣＴ２０は対向する上面および下面２４および２６を備える半導体ウエハを含んでいる。陰極ＣはＮ型ロワー・エミッタ領域２８に接続されている。Ｎ型ロワー・エミッタ領域２８はウエハの下面２６に沿って存在する。Ｐ型ロワー・ベース、アッパー・コレクタおよびオン−ＦＥＴドレイン領域（Ｐ型ロワー・領域）３０はＮ型ロワー・エミッタ領域２８およびＮ＋型アッパー・ベース、ロワー・コレクタ上に配置されており、またオフ−ＦＥＴドレイン領域（Ｎ型アッパー・ベース領域）３２はＰ型ロワー・ベース領域３０上に配置されている。Ｐ型アッパー・エミッタ領域３４は、Ｐ型アッパー・エミッタ領域３４上に配置されたＰ＋型オン−ＦＥＴソース領域３６と共にＮ型アッパー・エミッタ領域３４上に配置されている。Ｐ＋型オン−ＦＥＴソース領域３６の一部は上面２４に延びている。複数個のＮ＋型オフ−ＦＥＴソース領域３８は上面２４に沿って配置され、かつＰ＋型オン−ＦＥＴソース領域３６のくぼみに下方へ延びている。誘電体層４０はＰ＋型オン−ＦＥＴソース領域３６およびＮ＋型オフ−ＦＥＴソース領域を覆っている。陽極（図示せず）はＰ＋型オン−ＦＥＴソース領域およびＮ＋型オフ−ＦＥＴ領域３８の各部分に接続されており、前記領域３８は誘電体層４０を経由してエッチングした開口部（図示せず）を介し上面２４に沿って配置されている。
【０００５】
図１に示すように、ターンオンする際、Ｐ型ＭＣＴ１０用のオン−ＦＥＴ１８はアッパー・エミッタＵＥをロワー・ベースＬＢに接続することを要する。従って、オン−ＦＥＴ用のトレンチ２２はウエハの上面２４からＰ型ロワー・ベース領域３０に延在せねばならない。図２に示すように、底部４２および側壁４４を備えたトレンチ２２は、上面２４に対しほぼ垂直方向にあるウエハ内へ延び、Ｎ＋型オフ−ＦＥＴソース領域３８、Ｐ＋型オン−ＦＥＴソース領域、Ｐ型アッパー・エミッタ領域３４およびＮ型アッパー・ベース領域３２を下方へ延在し、そして部分的にＰ型ロワー・ベース領域３０内に延びている。ゲート酸化物層４６は底部４２および側壁４４に被覆され、そしてトレンチ４４内のドープされたポリシリコン領域をＮ＋型オフ−ＦＥＴソース、Ｐ＋型オン−ＦＥＴソース、Ｐ型アッパー・エミッタおよびＮ型アッパー・ベース、更にＰ型ロワー・ベース領域３８、３６、３４、３２および３０から分離する。残念なことに、トレンチ２２がこれらの領域３８、３６、３４、３２および３０を介して延在する場合、トレンチ２２もまたＭＣＴ２０用の高圧阻止接合部４８を経由して延びる。阻止接合部４８はＮ型アッパー・ベース領域３２およびＰ型ロワー・ベース領域３０間に配置され、そしてもし、ＭＣＴ２０がトリガされなければ、破壊電圧までの電圧に耐える。ＭＣＴ２０のＰ型ロワー・ベース領域３０へ下るエッチング・トレンチ２２はロワー・トレンチコーナーを下降させてロワー・ベースの破壊電圧を低下させ、そしてゲートキャパシタンス、特にミラー・キャパシタンスを実質的に増加させる。更に、エッチングせねばならないそれぞれの付加的な領域はＭＣＴの製造における時間、費用および困難性を付加するものである。
【０００６】
【発明が解決しようとする課題】
従って、トレンチオン−ＦＥＴを備えたＭＣＴであって、破壊電圧を低下させず、ミラー・キャパシタンスを増加させず、あるいはＭＣＴ製造の困難性または費用を付加することなしに、ＭＣＴのセル密度を増加させることが可能なものについてのニーズが存在する。
【０００７】
【課題を解決するための手段】
本発明による金属酸化膜半導体制御サイリスタの一実施態様は、対向する第一および第二表面を有する半導体ウエハを含んでいる。このウエハは第一乃至第六の連続的な領域を有しており、これらは相互に上下に重ねて配置されている。第一領域はウエハの第二表面を含み、そして第二乃至第六領域は第一表面まで延びる少なくとも一部を有している。第一、第三および第六領域は第一のタイプの導電率を有し、また第二、第四および第五領域は第二のタイプの導電率を有している。底部および側壁を備えるトレンチは第一表面から延びて、第四、第五および第六領域を貫通し、そして第三領域中に延在する。誘電体物質をトレンチの底部および側壁に被覆し、また導電性物質はトレンチの残部を充填している。
【０００８】
代替的実施態様において、第三乃至第六領域は第一表面まで延びる部分を少なくとも有しており、第一、第四および第六領域は第一のタイプの導電性を有しており、第二、第三および第五領域は第二のタイプの導電性を有し、そしてトレンチは第一表面から延び、かつ第五および第六領域を貫通し、そして第四領域内に延びている。
【０００９】
上記したトレンチ内のオン−ＦＥＴを備えた金属酸化膜半導体制御サイリスタ（ＭＣＴ）は数多くの利点を提供する。本発明によって、トレンチ内にオン−ＦＥＴを備えていないＭＣＴにおけるよりも大きなセル密度を有するＭＣＴを達成することが出来る。ＭＣＴのセル密度における増加は破壊電圧に悪影響を及ぼさず、あるいは実質的にゲート・キャパシタンス、特にミラー・キャパシタンスを増加させることなく達成される。それはトレンチが阻止接合部を貫通せず、また阻止接合部の近傍に配置されることがないからである。ＭＣＴ用のオン−ＦＥＴについてのトレンチは数多くの領域を貫通することを要しないので、ＭＣＴはエッチング、再充填および平坦化することが一層容易である。
【００１０】
本発明は対向する第一および第二表面を有する半導体ウエハを備えるＭＣＴを包含し、前記ウエハは第一乃至第六の連続する領域を含んで成り、これらは相互に上下に重なり合って配置され、前記第一領域は第二表面を含み、そして第二乃至第六領域のそれぞれは第一表面まで延びる部分を少なくとも有しており、前記第一、第三および第六領域は第一のタイプの導電性を有し、また前記第二、第四および第五領域は第二のタイプの導電性を有しており、そして底部および側壁を備えたトレンチは第一表面から延び、かつ前記第四、第五および第六領域を貫通し、更に前記第三領域内に延び、誘電体物質をもって前記底部および側壁を被覆し、導電性物質が前記トレンチを充填している。
【００１１】
【発明の実施の形態】
次いで、本発明を具体例により添付図面を参照しながら説明する。本発明によるＰ形金属酸化膜半導体制御サイリスタ（ＭＣＴ）５０の一実施態様が図３に例示されている。ＭＣＴ５０はトレンチ６２内のオン−ＦＥＴを包含し、これは破壊電圧に悪影響を及ぼすことなく、あるいはゲートキャパシタンス、そして特にミラー・キャパシタンスを増加させずにトレンチ内にオン−ＦＥＴを備えていないＭＣＴのそれより大きなセル密度の獲得を可能とするものである。ＭＣＴ５０のオン−ＦＥＴ用トレンチ６２は数多くの領域を貫通することを要しないので、ＭＣＴ５０はエッチング、再充填および平坦化するのが容易である。トレンチ６２中にオン−ＦＥＴを備えたＰ型ＭＣＴ５０を例示したが、本発明はまた、他の実施態様、たとえば図７に示すＰ型ＭＣＴ１１０およびトレンチ内にオン−ＦＥＴを備えたＮ型ＭＣＴをもカバーするものである。
【００１２】
図３を参照すると、Ｐ型ＭＣＴ５０は対向する第一および第二表面５４および５６を有する半導体ウエハ５２を含んでいる。この特定の実施態様において、陰極６０はＮ型ロワー・エミッタ領域６４に接続されており、この領域はウエハ５２の第二表面５６を形成している。Ｐ型ロワー・ベース、アッパー・コレクタおよびオン−ＦＥＴドレイン領域（Ｐ型ロワー・ベース領域）６６は、ウエハ５２の第一表面５４まで延びるＰ型ロワー・ベース領域６６の一部６８を伴うＮ型ロワー・エミッタ領域６４の上方に配置されている。Ｎ型アッパー・ベース、ロワー・コレクタおよびオン−ＦＥＴドレイン領域（Ｎ型アッパー・ベース領域）７０はＰ型ロワー・ベース領域６６であって、第一表面５４の下方にあり、かつ第一表面５４に延びる部分７２を含むものの部分上方に配置されている。Ｐ型アッパー・エミッタ領域７４はＮ型アッパー・ベース領域７０であって、第一表面５４の下方にあり、かつまた第一表面５４に延びる部分７６をも含むものの部分上方に配置されている。Ｐ型オン−ＦＥＴソース領域７８はＰ型アッパー・エミッタ領域７４の部分上に配置され、第一表面５４の下方にあり、かつ第一表面５４に延びる部分８０を含む。複数個のＮ＋型オン−ＦＥＴソース領域８２は第一表面５４に暴露され、かつＰ＋型ソースオン−ＦＥＴ領域７８あるいはＰ＋型ソースオン−ＦＥＴ領域７８およびＰ型アッパー・エミッタ領域７４のいずれか上方に配置されている。誘電体層８４は第一表面５４に沿ってＰ型ロワー・ベース領域６６、Ｎ型アッパー・ベース領域７０、Ｐ型アッパー・エミッタ領域７４、Ｐ＋型オン−ＦＥＴソース領域７８およびＮ＋型オン−ＦＥＴソース領域８２の上方に配置される。陽極（図示せず）はＰ型アッパー・エミッタ領域およびＰ＋型オン−ＦＥＴソース領域の部分７６、８０に、また誘電体層８４介してエッチングされた開口部（図示せず）を経由してＮ＋型オフ−ＦＥＴソース領域８２に接続されることになろう。
【００１３】
Ｐ型ＭＣＴ５０の阻止接合部８６はＰ型ロワー・ベース領域６６およびＮ型アッパー・ベース領域７０間に配置される。もし、ＭＣＴがトリガされなければ、阻止接合部８６が破壊電圧までの電圧に耐える。Ｐ型ＭＣＴ５０において、ゲート８８は底部９０および側壁９２（一方の側壁のみが示されている）を備えたトレンチ６２内に配置される。トレンチ６２は第一表面５４にほぼ垂直な方向において、かつＮ＋型オフ−ＦＥＴソース領域８２、Ｐ＋型オン−ＦＥＴソース領域７８およびＰ型アッパー・エミッタ領域７４を経由し、更にＮ型アッパー・ベース領域７０中に延びている。この特定の実施態様において、トレンチ６２はＮ型アッパー・ベース領域７０をほぼ中間点まで通過して延在する。トレンチ６２の底部９０は平面９４上に配置されており、またトレンチ６２の側壁９２の一方側にはＮ＋型オフ−ＦＥＴソース領域８２、Ｐ＋型オン−ＦＥＴソース領域７８、Ｐ型アッパー・エミッタ領域７４、更にＮ型アッパー・ベース領域７０が配置されている。平面９４は図３および５において破線によって示されている。図３に戻ると、トレンチ６２はゲート酸化物層９６または他の適切な誘電体、たとえば窒化珪素により内面が被覆されており、次いで導電性物質、たとえばドープされたポリシリコン９８によって充填される。ドープされたポリシリコンがトレンチ６２を充填するために用いられているが、他のタイプの導電性物質、たとえば金属を使用することも可能である。トレンチ６２の頂部１００は誘電体層８４により覆われているが、トレンチ６２内のゲート８８をエッチングして他のコネクタと接続させるように出来る。
【００１４】
図３、５および６中に示すように、Ｐ型ロワー・ベース領域６６の一部６８はウエハ５２の第一表面５４まで延びている。この部分６６は平面９４上方まで延在していなければならない。平面９４上方の部分６８は、酸化物層９６によって内面が被覆され、かつドープされたポリシリコン９８で充填されたトレンチ６２の側壁９２の一方に配置されている。図３において部分６８は平面９４の上方で第一表面５４まで延びているが、図６中に示すように、Ｎ型アッパー・ベース領域７０のストリップ１０２はＰ型ロワー・ベース領域６６の部分６８を第一表面５４から分離してもよい。
【００１５】
トレンチ６２内にオン−ＦＥＴを配置し、かつ平面９４上方のＰ型ロワー・ベース領域６６の一部６８を延在させることによって、先に論述した問題を伴うことなく、トレンチ内にオン−ＦＥＴを備えていないＭＣＴのそれよりも大きなセル密度を有するＭＣＴを得ることが出来る。特に、そのＭＣＴセルの寸法を各辺約２０ミクロンから各辺約５ミクロンに減少させることが出来る。更に、この発明のトレンチ６２はＰ型ロワー・ベース領域６６およびＮ型アッパー・ベース領域７０間の阻止接合部８６に向かって下降させる必要がない。Ｎ型アッパー・ベース領域の実質的区分１０４はゲート８８を阻止接合部８６から遮蔽する。その結果、破壊電圧が低下することはなく、そしてゲート・キャパシタンス、特にミラー・キャパシタンスは殆ど増加しない。この特定の実施態様において、縦型の装置が示されているが、本発明はまた横型装置にも適用される。
【００１６】
図１ならびに図４−５を参照すると、トレンチ６２中にオン−ＦＥＴを設けたＰ型ＭＣＴ５０の作用が例示されている。図４中に示されるように、負電圧がゲート８８に印加されると、ゲート８８の酸化物層９６近傍のＮ型アッパー・ベース領域７０内の電子が追い払われて、アッパー・エミッタ領域７４およびＰ＋型オン−ＦＥＴソース領域７８からＰ型ロワー・ベース領域６６に至るＰチャネル１０６（矢印により示す）をトレンチ６２の側壁９２に沿って提供する。次いで、図４−６に示すように、オン−ＦＥＴ電流がアッパー・エミッタ領域７４およびＰ＋型オン−ＦＥＴソース領域７８から矢印の方向においてＰ型ロワー・ベース領域６６に対し流れる。図１に関して先に述べたように、電流がＰ型ロワー・ベース領域６６に達すると、その電流がＮＰＮトランジスタ１４をターンオンする。一度、ＮＰＮトランジスタ１４がターンオンされると、ＮＰＮトランジスタ１４のロワー・コレクタＬＣはＰＮＰトランジスタ１２のＮ型アッパー・ベース領域７０から電圧を得て、ＰＮＰトランジスタ１２をターンオンし、その結果Ｐ型ＭＣＴ５０をターンオンする。
【００１７】
オン−ＦＥＴ閾値電圧より一層正の電圧がゲート８８に印加されると、Ｐ型ＭＣＴ５０はターンオフされる。ゲート８８における正電圧はＰ型アッパー・エミッタ領域７４およびＰ＋型オン−ＦＥＴソース領域７８において電子をゲート８８の酸化物層９６の方向に引き寄せてＮチャネルをトレンチ６２の側壁９２に沿って、Ｎ＋型オフ−ＦＥＴソース領域８２およびＮ＋型オフ−ＦＥＴドレイン領域７０間に形成する。次に、オン−ＦＥＴ電流がＮ＋型オフ−ＦＥＴソース領域８２からＮ＋型オフ−ＦＥＴドレイン領域７０へ流れ、Ｐ型アッパー・エミッタ領域７４をＮ型アッパー・ベース領域７０に短絡させる。図１に関して先に述べたように、Ｐ型アッパー・エミッタ領域７４がＮ型アッパー・ベース領域７０に短絡されると、ＰＮＰトランジスタ１２はターンオフされ、これは次いで、ＮＰＮトランジスタ１４をターンオフし、その結果Ｐ型ＭＣＴ５０をターンオフする。
【００１８】
図７を参照すると、Ｐ型ＭＣＴ１１０に関する他の実施態様が例示されている。図７中で対応するエレメントは図３−６において用いられたそれらの参照符号に対応する参照符号を示すものとし、また再度説明はしない。Ｐ型ＭＣＴ１１０は対向する第一および第二表面１１２および１１４を備えている。この特定の実施態様において、陰極６０はＮ＋型ロワー・エミッタ領域６５に接続され、これは第二表面１１４を形成する。Ｐ型領域６７はＮ＋型ロワー・エミッタ領域６５上方に配置される。Ｐ型ロワー・ベース、アッパー・コレクタおよびＰ型ロワー・ベース領域６９の一部と共にオン−ＦＥＴドレイン領域（Ｐ型ロワー・ベース領域）６９は第一表面１１２に向かって延在しているが、（図６に示す実施態様のように）第一表面１１２に達してはいない。Ｎ型アッパー・ベース、ロワー・コレクタおよびオン−ＦＥＴドレイン領域（Ｎ型アッパー・ベース領域）７１はＰ型ロワー・ベース領域６９であって、第一表面５４の下方にあり、かつＮ型アッパー・ベース領域の一部を含むものの上に配置され、これは第一表面１１２に延びている。Ｐ型アッパー・エミッタおよびオン−ＦＥＴソース領域（Ｐ型アッパー・エミッタ領域）７４はＮ型アッパー・ベース領域７１であって、第一表面１１２の下方にあり、かつまた一部分を含むものの区分上方に配置され、これは第一表面１１２に延在している。複数個のＮ＋型オン−ＦＥＴソース領域８２は第一表面１１２に対し暴露されており、またそれらはＰ型アッパー・エミッタ領域７４の上方に配置されている。誘電体層８４は第一表面１１２に沿って、Ｐ型ロワー・ベース領域６９、Ｎ型アッパー・ベース領域７１、Ｐ型アッパー・エミッタ領域７４およびＮ＋型オフ−ＦＥＴソース領域８２の上方に配置されている。陽極１１６は、誘電体層８４を介してエッチングされた開口部を経由してＰ型アッパー・エミッタ領域７４に、そしてまたＮ＋型オン−ＦＥＴソース領域８２に接続されている。
【００１９】
Ｐ型ＭＣＴ５０の阻止接合部１１８はＰ型ロワー・ベース領域６９およびＮ型アッパー・ベース領域７１間に設けられる。もし、ＭＣＴ１１０がトリガされなければ、阻止接合部１１８は破壊電圧までの電圧に耐える。ドープされたポリシリコンまたはゲート９８はＰ型ＭＣＴ１１０におけるトレンチ６２内に配置される。トレンチ６２は第一表面１１２に対しほぼ垂直な方向に延び、そしてＮ＋型オフ−ＦＥＴソース領域８２、Ｐ型アッパー・エミッタ領域７４を経由し、更にＮ型アッパー・ベース領域７１中に延在する。トレンチ６２はゲート酸化物層９６または他の適切な誘電体、たとえば窒化珪素により内面が被覆され、次いで導電性物質、たとえばドープされたポリシリコン９８をもって充填される。ドープされたポリシリコンがトレンチ６２を充填するために使用されるが、他のタイプの導電性物質、たとえば金属を用いることも可能である。トレンチ６２の頂部はゲート酸化物層９６によって覆われ、次いで誘電体層でカバーされ、そしてこれをエッチングしてトレンチ内のドープされたポリシリコン９８を他のコネクタと接続させることも出来る。
【００２０】
トレンチ６２中にオン−ＦＥＴを設けたＰ型ＭＣＴ１１０の作用はＰ型ＭＣＴ５０と同じである。オン−ＦＥＴ閾値電圧より一層負の電圧がドープされたポリシリコン９８に印加されると、ドープされたポリシリコン９８の酸化物層９６近傍のＮ型アッパー・ベース領域７１内の電子が追い払われ、図４と同様に示すように、Ｐ型アッパー・エミッタ領域７４からＰ型ロワー・ベース領域６９に至るＰチャネル１０６をトレンチ６２の側壁に沿って提供する。次いで、オン−ＦＥＴ電流がＰ型アッパー・エミッタ領域７４からＰ型ロワー・ベース領域６９に対し流れる。図１に関して先に述べたように、電流がＰ型ロワー・ベース領域６９に達すると、その電流がＮＰＮトランジスタ１４をターンオンする。一度、ＮＰＮトランジスタ１４がターンオンされると、ＮＰＮトランジスタ１４のロワー・コレクタＬＣはＰＮＰトランジスタ１２のＮ型アッパー・ベース領域７１から電圧を得て、ＰＮＰトランジスタ１２をターンオンし、その結果Ｐ型ＭＣＴ１１０をターンオンする。
【００２１】
オフ−ＦＥＴ閾値電圧より一層正の電圧がドープされたポリシリコン９８に印加されると、Ｐ型ＭＣＴ１１０はターンオフされる。この正電圧はＰ型アッパー・エミッタ領域７４において電子をドープされたポリシリコン９８の酸化物層９６の方向に引き寄せてＮチャネルをトレンチ６２の側壁に沿って、Ｎ＋型オフ−ＦＥＴソース領域８２およびＮ型オフ−ＦＥＴドレイン領域７１間に形成する。次に、オン−ＦＥＴ電流がＮ＋型オフ−ＦＥＴソース領域８２からＮ型オフ−ＦＥＴドレイン領域７１へ流れ、Ｐ型アッパー・エミッタ領域７４をＮ型アッパー・ベース領域７１に短絡させる。図１に関して先に述べたように、Ｐ型アッパー・エミッタ領域７４がＮ型アッパー・ベース領域７１に短絡されると、ＰＮＰトランジスタ１２はターンオフされ、これは次いで、ＮＰＮトランジスタ１４をターンオフし、その結果Ｐ型ＭＣＴ１１０をターンオフする。
【００２２】
金属酸化膜半導体制御サイリスタは、対向する第一および第二表面を備える半導体ウエハを有している。このウエハは第一乃至第六の連続する領域であって、相互に上下に重なり合って配置されたものを含んでいる。第一領域はウエハの第二表面を含み、そして第二乃至第六領域のそれぞれは第一表面まで延びる一部分を少なくとも有している。第一、第三および第六領域は第一のタイプの導電性を有し、また第二、第四および第五領域は第二のタイプの導電性を有している。底部および側壁を備えるトレンチは第一表面から延び、そして第四、第五および第六領域を通過し、更に第三領域内に延びている。誘電体物質がトレンチの底部および側壁に被覆され、更に導電性物質がトレンチの残部を充填する。好ましくは、第三乃至第六領域は第一表面まで延在する一部分を少なくとも有し、第一、第四および第六領域は第一のタイプの導電性を有し、第二、第三および第五領域は第二タイプの導電性を有し、またトレンチは第一表面から延びて、第五および第六領域を通過し、そして第四領域内に延びるものとする。
【図面の簡単な説明】
【図１】従来技術による金属酸化膜半導体制御サイリスタを示す回路図である。
【図２】従来技術によるトレンチ・オン−電界効果トランジスタ（オン−ＦＥＴ）を備えたＭＣＴを示す斜視図である。
【図３】本発明によるトレンチ・オン−ＦＥＴを備えたＭＣＴの一実施態様を示す斜視図である。
【図４】図３の４−４線に沿うＭＣＴの部分的横断面図である。
【図５】図３の５−５線に沿うＭＣＴの他の部分的横断面図である。
【図６】図５において点線で輪郭を描いたＭＣＴの部分的横断面の区分についての他の実施例を示す図である。
【図７】本発明によるトレンチ・オン−ＦＥＴを備えたＭＣＴの他の実施態様を示す斜視図である。
【符号の説明】
５０、１００ Ｐ型ＭＣＴ
５２ 半導体ウエハ
５４、１１２ 第一表面
５６、１１４ 第二表面
６０ 陰極
６２ トレンチ
６４ Ｎ型ロワー・エミッタ領域
６６ Ｐ型ロワー・ベース領域
７０ Ｎ型アッパー・ベース領域
７４ Ｐ型アッパー・エミッタ領域
７８ Ｐ＋型ソースオン−ＦＥＴ領域
８２ Ｎ＋型オン−ＦＥＴソース領域
８４ 誘電体層
８６、１１８ 阻止接合部
８８ ゲート
９０ 底部
９２ 側壁
９４ 平面
９６ ゲート酸化物層
９８ ドープされたポリシリコン
１０２ ストリップ
１１６ 陽極
【図１】
0004283346.tif 000002
【図２】
0004283346.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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