(57)【特許請求の範囲】
【請求項１】
複数本のビットラインと、
前記ビットラインに交差する方向に形成される複数本のワードライン／プレートラインと、
前記各ビットラインと前記ワードライン／プレートラインとが交差する箇所毎に形成されるメインセルとからなるメインセルブロックと、
前記メインセルブロックの一方の側に前記ワードライン／プレートラインと交差する方向に形成される参照ビットラインと、
前記参照ビットラインと前記ワードライン／プレートラインとが交差する箇所に形成される参照セルとからなる参照セルブロックと、
前記メインセルブロックと前記参照セルブロックが対となって繰り返し配置されて構成される多数のセルアレイ部と、
ビットライン入出力ノードが前記各ビットラインに連結され、参照ビットライン入出力ノードが参照ビットラインに連結され、ビットライン及び参照ビットラインのデータをセンシングする各ビットラインと対応して設けられた複数個のセンスアンプからなる第１センスアンプブロックと、
第１制御信号（Ｃ１）に基づいて各ビットラインと各センスアンプのビットライン入出力ノードとを選択的に連結させる第１スイッチング部と、
第２制御信号（Ｃ２）に基づいて前記参照ビットラインと各センスアンプの参照ビットライン入出力ノードとを選択的に連結させる第２スイッチング部と、
第３制御信号（Ｃ３）に基づいて前記参照ビットラインのレベルを電源電圧のレベルにプルアップさせるプルアップトランジスタとを備え、同じ行の前記メインセルと前記参照セルが同じ前記プレートラインに共通に連結されることを特徴とする不揮発性強誘電体メモリ装置の駆動回路。
【請求項２】
前記メインセルブロックと参照セルブロックが対となって繰り返し配置されて１つのセルアレイ部が構成され、かつ、前記第１センスアンプブロックが繰り返し反復されて１つのセンスアンプアレイ部が構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の駆動回路。
【請求項３】
複数本のビットラインと、
前記ビットラインに交差する方向に形成される複数本のワードライン／プレートラインと、
前記各ビットラインと前記ワードライン／プレートラインとが交差する箇所毎に形成されるメインセルとからなるメインセルブロックと、
前記メインセルブロックの一方の側に前記ワードライン／プレートラインと交差する方向に形成される第１、第２参照ビットラインと、
前記第１、第２参照ビットラインと前記ワードライン／プレートラインとが交差する箇所に形成される参照セルとからなる参照セルブロックと、
前記メインセルブロックと前記参照セルブロックが対となって繰り返し配置されて構成される多数のセルアレイ部と、
奇数番目のビットラインがビットライン入出力ノードに、前記第１参照ビットラインが参照ビットライン入出力ノードにそれぞれ連結され、ビットライン及び第１参照ビットラインに乗せたデータをセンシングする各ビットラインと対応して設けられた複数のセンスアンプからなる下側センスアンプブロックと、
偶数番目のビットラインがビットライン入出力ノードに、前記第２参照ビットラインが参照ビットライン入出力ノードにそれぞれ連結され、ビットライン及び第２参照ビットラインに乗せたデータをセンシングする各ビットラインと対応して設けられた複数個のセンスアンプからなる上側センスアンプブロックと、
第１制御信号（Ｃ１）に基づいて前記奇数番目のビットラインと前記下側センスアンプブロックの各センスアンプのビットライン入出力ノードとの連結可否を決める第１スイッチング部と、
第２制御信号（Ｃ２）に基づいて前記参照ビットラインと前記下側センスアンプブロックの各センスアンプの参照ビットライン入出力ノードとの連結可否を決める第２スイッチング部と、
第１制御信号（Ｃ１）に基づいて前記偶数番目のビットラインと前記上側センスアンプブロックの各センスアンプのビットライン入出力ノードとの連結可否を決める第３スイッチング部と、
第２制御信号（Ｃ２）に基づいて前記参照ビットラインと前記上側センスアンプブロックの各センスアンプの参照ビットライン入出力ノードとの連結可否を決める第４スイッチング部と、
第３制御信号（Ｃ３）に基づいて前記第１、第２参照ビットラインのレベルをそれぞれ電源電圧レベルにプルアップさせるプルアップトランジスタとを備え、同じ行の前記メインセルと前記参照セルが同じ前記プレートラインに共通に連結されることを特徴とする不揮発性強誘電体メモリ装置の駆動回路。
【請求項４】
前記第１、第２参照ビットラインは、ｎ本（ｎ＝２、４、６・・）のビットラインのうち最後のビットラインに隣接して構成されることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置の駆動回路。
【請求項５】
前記メインセルブロックと参照セルブロックが繰り返し反復されて１つのセルアレイ部が構成され、前記上側及び下側センスアンプブロックがそれぞれ繰り返し反復されて１つの上側及び下側センスアンプアレイ部が構成されることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置の駆動回路。
【請求項６】
複数本のビットラインと、
前記ビットラインに交差する方向に形成される複数本のワードライン／プレートラインと、
前記各ビットラインとそれと交差する前記ワードライン／プレートラインの一本おきにの位置に形成されるメインセルとからなるメインセルブロックと、
前記メインセルブロックの一方の側に前記ワードライン／プレートラインと交差する方向に形成される第１、第２参照ビットラインと、
前記第１、第２参照ビットラインとそれと交差する前記ワードライン／プレートラインの一本おきに形成される参照セルとからなる参照セルブロックと、
前記メインセルブロックと前記参照セルブロックが対となって繰り返し配置されて構成される多数のセルアレイ部と、
ビットライン入出力ノードが前記メインセルブロックの各ビットラインに連結され、参照ビットライン入出力ノードのうち奇数番目の参照ビットライン入出力ノードが第１参照ビットラインに連結され、偶数番目の参照ビットライン入出力ノードが第２参照ビットラインに連結され、前記ビットライン及び前記第１、第２参照ビットラインのデータをセンシングする各ビットラインと対応して設けられた複数個のセンスアンプからなる第１センスアンプブロックと、
第１制御信号（Ｃ１）に基づいて前記各ビットラインと前記各センスアンプのビットライン入出力ノードとの連結可否を決める第１スイッチング部と、
第２制御信号（Ｃ２）に基づいて前記第１、第２参照ビットラインと前記各センスアンプの参照ビットライン入出力ノードとの連結可否を決める第２スイッチング部と、
第３制御信号（Ｃ３）に基づいて前記第１、第２参照ビットラインのレベルを電源電圧のレベルにプルアップさせるプルアップトランジスタと、を備え、同じ行の前記メインセルと前記参照セルが同じ前記プレートラインに共通に連結されることを特徴とする不揮発性強誘電体メモリ装置の駆動回路。
【請求項７】
前記第１参照ビットラインに対応する参照セルと前記第２参照ビットラインに対応する参照セルは互い違いに配置されることを特徴とする請求項６記載の不揮発性強誘電体メモリ装置の駆動回路。
【請求項８】
前記メインセルブロックと参照セルブロックが繰り返し反復されて１つのセルアレイ部が構成され、前記第１センスアンプブロックが繰り返し反復されて１つのセンスアンプアレイ部が構成されることを特徴とする請求項６記載の不揮発性強誘電体メモリ装置の駆動回路。
【請求項９】
複数本のビットラインと、
前記ビットラインに交差する方向に形成される複数本のワードライン／プレートラインと、
前記各ビットラインとそれに交差する前記ワードライン／プレートラインの一本おきに形成されるメインセルとからなるメインセルブロックと、
前記メインセルブロックの一方の側に前記ワードライン／プレートラインと交差する方向に形成される第１、第２参照ビットラインと、
前記第１、第２参照ビットラインとそれに交差する前記ワードライン／プレートラインの一本おきに形成される参照セルとからなる参照セルブロックと、
前記メインセルブロックと前記参照セルブロックが対となって繰り返し配置されて構成される多数のセルアレイ部と、
奇数番目の各ビットラインがビットライン入出力ノードに、前記第１参照ビットラインが参照ビットライン入出力ノードにそれぞれ連結され、各々のビットライン及び第１参照ビットラインに乗せたデータをセンシングする各ビットラインと対応して設けられた複数個のセンスアンプからなる下側センスアンプブロックと、
偶数番目の各ビットラインがビットライン入出力ノード、前記第２参照ビットラインが参照ビットライン入出力ノードにそれぞれ連結され、各々のビットライン及び第２参照ビットラインに乗せたデータをセンシングする各ビットラインと対応して設けられた複数個のセンスアンプからなる上側センスアンプブロックと、
第１制御信号（Ｃ１）に基づいて前記奇数番目のビットラインと前記下側センスアンプブロックの各センスアンプのビットライン入出力ノードとの連結可否を決める第１スイッチング部と、
第２制御信号（Ｃ２）に基づいて前記第１参照ビットラインと前記下側センスアンプブロックの各センスアンプの参照ビットライン入出力ノードとの連結可否を決める第２スイッチング部と、
第１制御信号（Ｃ１）に基づいて前記偶数番目のビットラインと前記上側センスアンプブロックの各センスアンプのビットライン入出力ノードとの連結可否を決める第３スイッチング部と、
第２制御信号（Ｃ２）に基づいて前記第２参照ビットラインと前記上側センスアンプブロックの各センスアンプの参照ビットライン入出力ノードとの連結可否を決める第４スイッチング部と、
第３制御信号（Ｃ３）に基づいて前記第１、第２参照ビットラインのレベルをそれぞれ電源電圧レベルにプルアップさせるプルアップトランジスタとを備え、同じ行の前記メインセルと前記参照セルが同じ前記プレートラインに共通に連結されることを特徴とする不揮発性強誘電体メモリ装置の駆動回路。
【請求項１０】
前記第１、第２参照ビットラインは、ｎ本（ｎ＝２、４、６・・）のビットラインのうち最後のビットラインに隣接して構成されることを特徴とする請求項９記載の不揮発性強誘電体メモリ装置の駆動回路。
【請求項１１】
前記メインセルブロックと参照セルブロックが繰り返し反復されて１つのセルアレイ部が構成され、前記下側センスアンプブロックが繰り返し反復されて下側センスアンプアレイ部が構成され、前記上側センスアンプブロックが繰り返し反復されて上側センスアンプアレイ部が構成されることを特徴とする請求項９記載の不揮発性強誘電体メモリ装置の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に不揮発性強誘電体メモリ装置の駆動回路に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置として用いられるＤＲＡＭ程度のデータ処理速度を有する共に電源のオフ時にもデータを保存する強誘電体メモリ（ＦＲＡＭ）が、次代の記憶装置として注目されている。ＦＲＡＭは、ＤＲＡＭと略同じ構造を有する記憶装置であり、強誘電体をキャパシタの材料として用いて（つまり、強誘電体特性である高い残留分極を利用して）電界を除去してもデータを消失しないようにした記憶装置である。すなわち、図１のヒステリシスループに示すように、電界によって誘起された分極が、電界を除去しても自発分極の存在によって消滅されずに一定量（ｄ、ａ状態）に維持される。このｄ、ａ状態をそれぞれ１、０に対応させて記憶装置として応用したのである。
【０００３】
以下、添付図面を参照して従来の技術の強誘電体メモリを説明する。
図２は従来の技術の強誘電体メモリによる単位セルの構成図である。
図２に示すように、一方向に形成されるビットライン（Ｂ／Ｌ）と、ビットラインに交差する方向に形成されるワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同方向に形成されるプレートライン（Ｐ／Ｌ）とを備えている。そのワードラインとビットラインの交差する箇所にＤＲＡＭと同様にトランジスタＴ１とキャパシタＦＣ１とが接続されている。そのトランジスタＴ１のゲートはワードラインに連結され、ソースはビットラインに連結され、ドレインはキャパシタＦＣ１の第１端子に接続されている。キャパシタの第２端子はプレートラインに接続されている。このキャパシタＦＣ１が電極間の誘電膜として強誘電体を使用している。
【０００４】
次に、かかる従来の技術の強誘電体メモリを駆動する駆動回路について図３、４を参照して説明する。
従来の１Ｔ／１Ｃ構造の強誘電体メモリによる駆動回路は、参照電圧を発生する参照電圧発生部１と、複数個のトランジスタＱ１〜Ｑ４、キャパシタＣ１等からなり、参照電圧発生部１から出力される参照電圧を直接にセンスアンプに供給できないため隣接する２本のビットラインの参照電圧を安定化させる参照電圧安定化部２と、複数のトランジスタＱ６〜Ｑ７、キャパシタＣ２〜Ｃ３等からなり、隣接するビットラインに供給するそれぞれロジック値「１」とロジック値「０」の参照電圧を蓄積している第１参照電圧蓄積部３と、トランジスタＱ５からなり、隣接する２本のビットラインを等しい電位する第１等化器部４と、互いに異なるワードライン／プレートラインに連結されてデータを格納する第１メインセルアレイ部５と、複数のトランジスタＱ１０〜Ｑ１５、Ｐ−センスアンプＰＳＡ等からなり、第１メインセルアレイ部５の複数のセルのうちワードラインによって選択されたセルのデータをセンシングする第１センスアンプ部６と、互いに異なるワードライン／プレートラインに連結されてデータを蓄積する第２メインセルアレイ部７と、複数のトランジスタＱ２８〜Ｑ２９、キャパシタＣ９〜Ｃ１０等からなり、隣接するビットラインに供給するそれぞれロジック値「１」とロジック値「０」の参照電圧を蓄積している第２参照電圧蓄積部８と、複数のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプＮＳＡ等からなり、第２メインセルアレイ部７のデータをセンシングして出力する第２センスアンプ部９とを備える。
【０００５】
このように構成される従来の１Ｔ／１Ｃ構造の強誘電体メモリによるデータ入出力動作は以下の通りである。
図５は従来の技術の強誘電体メモリの書込モードの動作を示すタイミング図であり、図６は読取りモードの動作を示すタイミング図である。
まず、書込モードの場合、外部からのチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化されるとともに書込イネーブル信号ＷＥＢｐａｄが「ハイ」から「ロー」にすると、書込モードが開始される。次いで、書込モードでのアドレスデコードが始まると、該当ワードラインＷ／Ｌに印加されるパルスが「ロー」から「ハイ」に遷移されてセルが選択される。このように、ワードラインが「ハイ」状態に維持される間にそのワードラインと対とされたプレートラインＰ／Ｌに一定の間の「ハイ」信号と一定の間の「ロー」信号が順に印加され、選択されたセルにロジック値「１」又は「０」を書き込む。一方、選択されたセルにロジック「１」又は「０」を書き込むために、該当ビットラインに書込イネーブル信号に同期する「ハイ」又は「ロー」信号が印加される。すなわち、ワードラインに「ハイ」信号が印加される間にプレートラインに印加される信号が「ロー」である場合に、ビットラインに「ハイ」信号が印加されると強誘電体キャパシタにロジック値「１」が書き込まれる。一方、ビットラインに「ロー」信号が印加され、プレートラインに「ハイ」信号が印加される場合には強誘電体キャパシタにはロジック値「０」が書き込まれる。
【０００６】
かかる書込モードの動作によりセルに格納されたデータを読み出すための動作について以下に説明する。
まず、外部からのチップイネーブル信号ＣＳＢｐａｄを「ハイ」から「ロー」に活性化させ、該当ワードラインが選択される前に全てのビットラインは等化信号によりローに等電位化される。すなわち、図３、図４において、等化器部４に「ハイ」信号を印加し、トランジスタＱ１８、Ｑ１９に「ハイ」信号を印加すると、ビットラインはトランジスタＱ１８、Ｑ１９を通じて接地されるため、低電圧Ｖｓｓに等電位となる。その際、同時にトランジスタＱ１０〜Ｑ１５もオンとされ、さらに、トランジスタＱ１７、１８もオンとされる。そして、トランジスタＱ５、Ｑ１８、Ｑ１９をオフさせて各ビットラインを不活性化した後、アドレスをデコードする。デコードされたアドレスにより該当ワードラインに印加される信号が「ロー」から「ハイ」に遷移されて該当セルが選択される。そして、選択されたセルのプレートラインに「ハイ」信号を印加して強誘電体メモリに格納されたロジック値「１」に相当するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されている場合にはそれに相当するデータは破壊されない。
【０００７】
このように、破壊されたデータ、破壊されないデータは、上記したようなヒステリシスループの原理により互いに異なる値を出力し、センスアンプではロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は図１のヒステリシスループにおいてｄからｆへ変更される場合であり、データが破壊されない場合はａからｆへ変更される場合である。したがって、一定の時間が経てからセンスアンプがイネーブルされると、データが破壊された場合は増幅してロジック値「１」を出力し、データが破壊されない場合には増幅してロジック値「０」を出力する。その読み出し動作時に参照セルが読み出される。
このように、センスアンプからデータを出力した後には、本来のデータに復元しなければならないため、該当ワードラインに「ハイ」を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【０００８】
このような１Ｔ／１Ｃ構造を有する従来の強誘電体メモリにおいては、データ入出力の動作時に参照セルがメインメモリセルよりも多く動作しなければならない。従来の強誘電体メモリの誘電体膜はアクセス回数が多くても何ら問題もない等ほど完全なものがない。そのため、アクセスが多くなるにしたがい、参照セルが急激に劣化するという問題がある。
【０００９】
【発明が解決しようとする課題】
かかる従来の強誘電体メモリ装置及び駆動回路においては以下のような問題点があった。
強誘電体膜の特性が完ぺきに確保されていない状態で、一参照セルが約数百倍以上の多くのメインメモリの読取り動作に使用されるように構成されているため、参照セルがメインメモリセルよりも多く動作しなければならない。このため、参照セルの特性が急に悪化して参照電圧が不安定となる。それにより、装置の動作特性が悪化し、寿命が短縮される。
【００１０】
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、メインセルと参照セルとのアクセス数をほぼ同じくなるように構成して、参照セルによるビットライン誘導電圧とメインセルによるビットライン誘導電圧を一定に維持させて動作特性を向上させ且つ寿命を延長させることができる不揮発性強誘電体メモリ装置の駆動回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置の駆動回路は、複数本のビットラインと、ビットラインに交差する方向に形成される複数本のワードライン／プレートラインと、前記ビットラインに続いて形成される参照ビットラインとを備える不揮発性強誘電体メモリ装置であって、複数本のビットラインと参照ビットラインとが繰り返し反復されたセルアレイ部と、そのセルアレイ部のビットラインと参照ビットラインのデータをセンシングする複数のセンスアンプからなるセンスアンプアレイ部と、ワードライン／プレートラインに選択的に駆動信号を印加するワードライン／プレートライン駆動部と、ビットライン・参照ビットラインとセンスアンプアレイ部の入出力ノードとを選択的にオン／オフさせるスイッチング部とを備えることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態の不揮発性強誘電体メモリ装置の駆動回路を添付図面を参照して説明する。
図７は本発明の第１実施形態による不揮発性強誘電体メモリ装置の駆動回路のブロック構成図である。
本実施形態の不揮発性強誘電体メモリ装置の駆動回路は、図７に示すように、メインセルアレイ部６１がブロックとして示されており、そのメインセルアレイ部６１のブロックの一方側にワードライン／プレートライン駆動部６２が配置され、メインセルアレイ部６１のブロックの他方の側にブロックとして示されている参照セルアレイ部６３が配置されている。メインセルアレイ部６１のブロックと参照セルアレイ部６３のブロックはそれを組として多数並べられており、それらの多数のメインセルアレイ部６１のブロックと参照セルアレイ部６３のブロックに対してワードライン／プレートライン駆動部６２は一つあればよい。またこれらのメインセルアレイ部６１のブロックと参照セルアレイ部６３のブロックが多数並べられたブロックの一方の側（図では下側）にセンスアンプアレイ部６４が配置されている。すなわち、本実施形態は一定の数のビットラインを含むメインセルアレイに対して参照セルアレイが対として、それを多数配置して全体のセルアレイを構成させている。
【００１３】
かかる本実施形態の詳細を図８に基づいてさらに説明する。図８においてはメインセルアレイ部６１のブロックと参照セルアレイ部６３のブロックはそれぞれ一つずつしか示されていない。前記のように、これが多数配置される。
すなわち、図８に示すように、一定の間隔を有して一方向に形成される複数本のワードライン（Ｗ／Ｌ＿ｎ，Ｗ／Ｌ＿ｎ＋１，Ｗ／Ｌ＿ｎ＋２，Ｗ／Ｌ＿ｎ＋３）と、各ワードラインの間に形成されるプレートライン（Ｐ／Ｌ＿ｎ，Ｐ／Ｌ＿ｎ＋１，Ｐ／Ｌ＿ｎ＋２，Ｐ／Ｌ＿ｎ＋３）と、ワードライン／プレートラインと交差する方向に形成される複数本のビットライン（Ｂ＿ｎ，Ｂ＿ｎ＋１，Ｂ＿ｎ＋２，Ｂ＿ｎ＋３）と、各ビットラインとワードライン／プレートラインとが交差する箇所に形成されるメインセル７０とからなるメインセルブロック７１と、メインセルブロック７１の隣にビットラインに平行に配置される参照ビットラインＲＢ０と、参照ビットラインとワードライン／プレートラインとが交差する箇所に形成される参照セル７２からなる参照セルブロック７３とを備えている。さらに、ビットライン入出力ノード（Ｂ１−Ｂ４）が各ビットラインにそれぞれトランジスタ（Ｔ１−Ｔ４）を介して連結され、参照ビットライン入出力ノード（Ｒ１−Ｒ４）が参照ビットライン（ＲＢ０）にそれぞれトランジスタ（Ｔ１１−Ｔ４４）を介して連結されている。ビットライン及び参照ビットラインのデータをセンシングする複数のセンスアンプ（ＳＡ１−ＳＡ４）がそれぞれの入出力ノードにそれぞれの参照ビットラインのデータとビットラインのデータとを入力するように配置されている。それぞれのセンスアンプで第１センスアンプブロック７４を構成している。
【００１４】
トランジスタ（Ｔ１−Ｔ４）は、それらのベースが第１制御信号Ｃ１を入力するように連結され、各ビットラインと各センスアンプのビットライン入出力ノード（Ｂ１−Ｂ４）とを選択的に連結させる第１スイッチング部７５を形成している。また、トランジスタ（Ｔ１１−Ｔ４４）は、それらのベースが第２制御信号Ｃ２を入力するように連結され、参照ビットラインＲＢ０を各センスアンプの参照ビットライン入出力ノード（Ｒ１−Ｒ４）に選択的に連結させる第２スイッチング部７６を形成している。そして、第３制御信号Ｃ３に基づいて参照ビットラインＲＢ０のレベルを電源電圧のレベルにプルアップさせるプルアップトランジスタＰＵ０を更に備えている。
第１、第２スイッチング部７５、７６はＮＭＯＳトランジスタ或いはＰＭＯＳトランジスタで構成可能である。
【００１５】
当然ながら、メインセルブロック７１と参照セルブロック７３とを一組として繰り返し反復する構成として１つのセルアレイ部を構成し、それに対応させて第１センスアンプブロック７４を繰り返し反復して１つのセンスアンプアレイ部を構成することができる。さらに、ワードラインとプレートラインとの組の数もこれに限定されるものでない。
図８では４本のビットラインが構成され、それに続けて１本の参照ビットラインを構成させた場合を図示しているが、実際的には２本又はそれ以上、つまり複数本のビットラインごとに参照ビットラインを配置してもよい。符号７７はワードライン及びプレートラインに駆動信号を印加するワードライン／プレートライン駆動部である。
前述した本発明の第１実施形態は、セルアレイ部の構造が各ビットラインとワードライン／プレートラインとの交差箇所毎にメモりセルが構成される正方向構造を有する。
【００１６】
かかる本発明の第１実施形態による不揮発性強誘電体メモリ装置の駆動回路の動作を以下に説明する。
図８に示すように、第１制御信号Ｃ１がハイにイネーブルされると、第１スイッチング部７５を構成するトランジスタ（Ｔ１−Ｔ４）が全てターンオンする。これにより、メインセルブロック７１のビットライン（Ｂ＿ｎ，Ｂ＿ｎ＋１，Ｂ＿ｎ＋２，Ｂ＿ｎ＋３）が第１センスアンプブロック７４のビットライン入出力ノード（Ｂ１−Ｂ４）にそれぞれ電気的に連結される。このとき、第２制御信号Ｃ２がハイにイネーブルされると、第２スイッチング部７６を構成するトランジスタ（Ｔ１１−Ｔ４４）がターンオンし、参照ビットラインＲＢ０が第１センスアンプブロック７４の参照ビットライン入出力ノード（Ｒ１−Ｒ４）にそれぞれ電気的に連結される。
【００１７】
このように、第１制御信号Ｃ１及び第２制御信号Ｃ２がハイ状態にイネーブルされた状態で、ワードライン／プレートライン駆動部７７がワードライン及びプレートラインにハイ信号を印加すると、メインセル７０に格納されたデータはビットライン（Ｂ＿ｎ，Ｂ＿ｎ＋１，Ｂ＿ｎ＋２，Ｂ＿ｎ＋３）を経て第１センスアンプブロック７４のビットライン入出力ノード（Ｂ１−Ｂ４）へ伝達される。そして、参照セル７２に格納されたデータは参照ビットラインＲＢ０を経て第１センスアンプブロック７４の参照ビットライン入出力ノード（Ｒ１−Ｒ４）へ伝達される。
【００１８】
メインセル７０及び参照セル７１に格納されたデータがビットライン及び参照ビットラインへ十分に伝達されたとき、第１制御信号Ｃ１及び第２制御信号Ｃ２をディスエーブルさせると、第１スイッチング部７５、第２スイッチング部７６を構成するトランジスタが全てターンオフする。この後、第１センスアンプブロック７４のセンスアンプ（ＳＡ１−ＳＡ４）はビットライン入出力ノード、参照ビットライン入出力ノードに伝達された微少な電圧を増幅する。増幅が終了すると、第１制御信号Ｃ１を再びハイにイネーブルさせ、各センスアンプで増幅されたデータを第１スイッチング部７５を経てビットラインへ伝達させる。再格納のためである。
【００１９】
次いで、参照セル７２の破壊されたデータ「１」を再格納するために、第３制御信号Ｃ３を活性化させて参照ビットラインＲＢ０のレベルを電源電圧Ｖｃｃレベルにプルアップさせる。そして、プレートラインをローにして破壊された参照セル７２のデータとメインセル７０のデータを参照セル７２及びメインセル７０に再格納させる。
【００２０】
一方、図９は本発明の第２実施形態による不揮発性強誘電体メモリ装置の駆動回路のブロック構成図である。
図９に示すように、この実施形態は、メインセルアレイ部８１と、メインセルアレイ部８１の一方の側に形成される参照セルアレイ部８３と、必要に応じてこれらを多数繰り返して構成させたセルアレイブロックの一方の側に形成されるワードライン／プレートライン駆動部８２と、メインセルアレイ部の下側に形成される下側センスアンプアレイ部８４ａと、メインセルアレイ部８１の上側に形成される上側センスアンプアレイ部８４ｂとから構成される。すなわち、この実施形態ではセンスアンプアレイ部がセルアレイブロックの両側（図示の実施形態では上下側）に分かれて配置されている。
【００２１】
かかる本発明の第２実施形態による不揮発性強誘電体メモリ装置の駆動回路を更に詳細に以下に説明する。
図１０はこの第２実施形態による不揮発性強誘電体メモリ装置の駆動回路図である。
図１０に示すように、一定の間隔を有して一方向に形成される複数本のワードライン（Ｗ／Ｌ＿ｎ，Ｗ／Ｌ＿ｎ＋１，Ｗ／Ｌ＿ｎ＋２，Ｗ／Ｌ＿ｎ＋３）と、各ワードラインの間々に形成されるプレートライン（Ｐ／Ｌ＿ｎ，Ｐ／Ｌ＿ｎ＋１，Ｐ／Ｌ＿ｎ＋２，Ｐ／Ｌ＿ｎ＋３・・）と、ワードライン／プレートラインと交差する方向に形成される複数本のビットライン（Ｂ＿ｎ，Ｂ＿ｎ＋１，Ｂ＿ｎ＋２，Ｂ＿ｎ＋３・・）と、各ビットラインとワードライン／プレートラインとが交差する箇所に形成されるメインセル９０からなるメインセルブロック９１と、メインセルブロック９１の一側にワードライン／プレートラインと交差する方向に形成される第１、第２参照ビットライン（ＲＢ０，ＲＢ１）と、第１、第２参照ビットライン（ＲＢ０，ＲＢ１）とワードライン／プレートラインとが交差する箇所に形成される参照セル９２とからなる参照セルブロック９３とを備えている。奇数番目の各ビットライン（Ｂ＿ｎ，Ｂ＿ｎ＋２）が奇数番目のビットライン入出力ノード（Ｂ１，Ｂ３）にトランジスタ（Ｔ１、Ｔ２）を介して、第１参照ビットライン（ＲＢ０）が奇数番目の参照ビットライン入出力ノード（Ｒ１，Ｒ３）にトランジスタ（Ｔ１１、Ｔ１２）を介してそれぞれ連結されている。また、ビットライン及び第１参照ビットラインに乗せたデータをセンシングする複数のセンスアンプ（ＳＡ１，ＳＡ３）からなる第１下側センスアンプブロック９４ａがセルアレイブロックの下側に配置されている。偶数番目の各ビットライン（Ｂ＿ｎ＋１，Ｂ＿ｎ＋３）が偶数番目のビットライン入出力ノード（Ｂ２，Ｂ４）にトランジスタ（Ｔ３、Ｔ４）を介して、第２参照ビットライン（ＲＢ１）が偶数番目の参照ビットライン入出力ノード（Ｒ２，Ｒ４）にトランジスタ（Ｔ２１、Ｔ２２）を介してそれぞれ連結されている。また、ビットライン及び第２参照ビットラインに乗せたデータをセンシングする複数のセンスアンプ（ＳＡ２，  ＳＡ４）からなる第１上側センスアンプブロック９４ｂがセルアレイブロックの下側に配置されている。
【００２２】
トランジスタ（Ｔ１、Ｔ２）は、それらのベースが第１制御信号Ｃ１を入力するように連結され、各奇数番目のビットラインと各センスアンプのビットライン入出力ノード（Ｂ１、Ｂ３）とを選択的に連結させる第１スイッチング部９５を形成している。また、トランジスタ（Ｔ１１、１２）は、それらのベースが第２制御信号Ｃ２を入力するように連結され、参照ビットラインＲＢ０を各センスアンプの参照ビットライン入出力ノード（Ｒ１、Ｒ３）に選択的に連結させる第２スイッチング部７６を形成している。
さらに、上側にあるトランジスタ（Ｔ２１、Ｔ２２）は、それらのベースが第１制御信号Ｃ１を入力するように連結され、各偶数番目のビットラインと各センスアンプのビットライン入出力ノード（Ｂ２、Ｂ４）とを選択的に連結させる第３スイッチング部９５ａを形成している。同様に、トランジスタ（Ｔ３１、Ｔ３２）は、それらのベースが第２制御信号Ｃ２を入力するように連結され、参照ビットラインと各センスアンプの参照ビットライン入出力ノード（Ｒ２、Ｒ４）とを選択的に連結させる第４スイッチング部９５ａを形成している。
前記第１、第２、第３、第４スイッチング部９５、９６、９５ａ、９６ａはＮＭＯＳトランジスタ又はＰＭＯＳトランジスタで構成可能である。
【００２３】
そして、参照ビットライン（ＲＢ０，ＲＢ１）のレベルをそれぞれ電源電圧のレベルにプルアップさせるように第３制御信号Ｃ３により動作されるプルアップトランジスタ（ＰＵ０，ＰＵ１）が参照ビットライン（ＲＢ０，ＲＢ１）にそれぞれ連結される。
図１０では、上側及び下側のセンスアンプブロック（９４ａ、９４ｂ）に連結される４本のビットラインに続いて２本の参照ビットライン（ＲＢ０，ＲＢ１）が配置されたものを図示しているが、６、８、１０・・からなる偶数本のビットラインおきに参照ビットライン（ＲＢ０，ＲＢ１）を配置してもよい。
センスアンプ関係を上下に配置しただけであり、その動作は先の実施形態と特に異なるところはない。
【００２４】
図１１は本発明の第３実施形態による不揮発性強誘電体メモリ装置の駆動回路図である。
前述した本発明の第１、第２実施形態はセルアレイ部のメモリセルの配列が正方向に配列されている場合である。すなわち、各ビットラインと、ビットラインに交差するワードライン／プレートラインとの間にメモりセルが構成される。一方、この第３実施形態においては、セルアレイ部のメモリセルの配列が折り返し構造を有する。
【００２５】
すなわち、一定の間隔で一方向に複数本のワードラインが形成され、各ワードラインの間にはワードラインに平行に複数本のプレートラインが形成されている。各ワードライン／プレートラインに交差する方向に一定の間隔で複数本のビットラインが形成される。単位メモリセルは、各ビットラインとワードライン／プレートラインとの交差箇所毎には構成されず、１本のビットラインに対してワードライン１本おきにメモリセルが構成される。ワードラインで見た場合も同様に１本おきのビットラインと交差する位置にセルが配置されている。すなわち、第３実施形態によれば、セルアレイ部の構造が、隣接する２本のビットラインに対応するメモリセルが互いにジグザグ状に構成され、第１参照ビットラインに対応する参照セルと第２参照ビットラインに対応する参照セルとも互いにジグザグ状に構成される構造を有する。
【００２６】
このように、セルアレイ部の構造が折り返し構造を有する場合は、参照ビットラインは２つの列、つまり第１参照ビットラインＲＢ０と第２参照ビットラインＲＢ１を必要とする。奇数番目のビットラインに構成されるメモリセルの配列と第１参照ビットラインＲＢ０に構成される参照セルの配列とが同一であり、偶数番目のビットラインに構成されるメモリセルの配列と第２参照ビットライン（ＲＢ１）に構成される参照セルの配列とが同一である。
【００２７】
これをより詳細に以下に説明する。
すなわち、図１１に示すように、ワードライン／プレートラインとビットラインとは先の例と同様に、配置されている。メインセルブロック１０１のメインセル１００は、各ビットラインにこれに交差するワードライン／プレートラインの一本おきに形成される。ワードライン／プレートラインに沿っても１本のビットラインおきに配置されている。メインセルブロック１０１の一方の側にワードライン／プレートラインと交差する方向に第１、第２参照ビットライン（ＲＢ０，ＲＢ１）が形成され、第１、第２参照ビットライン（ＲＢ０，ＲＢ１）に沿って、ワードライン／プレートラインの一対おきに参照セル１０２が配置されている。この参照セル１０２が配置されているブロックを参照セルブロック１０３という。ビットライン入出力ノード（Ｂ１−Ｂ４）がメインセルブロック１０１の各ビットラインにトランジスタ（Ｔ１−Ｔ４）を介して連結され、参照ビットライン入出力ノード（Ｒ１−Ｒ４）のうち奇数番目の参照ビットライン入出力ノード（Ｒ１，Ｒ３）が第１参照ビットラインＲＢ０にトランジスタ（Ｔ１１、Ｔ３３）を介して連結され、偶数番目の参照ビットライン入出力ノード（Ｒ２，Ｒ４）が第２参照ビットラインＲＢ１にトランジスタ（Ｔ２２、Ｔ４４）を介して連結される複数個のセンスアンプ（ＳＡ１−ＳＡ４）からなる第１センスアンプブロック１０４とを備える。
【００２８】
トランジスタ（Ｔ１−Ｔ４）は、第１制御信号Ｃ１に基づいて各ビットラインと各センスアンプのビットライン入出力ノード（Ｂ１−Ｂ４）とを選択的に連結させる第１スイッチング部１０５を構成している。そして、トランジスタ（Ｔ１１−Ｔ４４）は、第２制御信号Ｃ２に基づいて第１参照ビットラインＲＢ０と第２参照ビットラインＲＢ０１とを各センスアンプの参照ビットライン入出力ノード（Ｒ１−Ｒ４）に選択的に連結させる第２スイッチング部１０６を構成している。第１、第２スイッチング部１０５、１０６はＮＭＯＳトランジスタ又はＰＭＯＳトランジスタで構成可能である。そして、第３制御信号Ｃ３に基づいて双方の参照ビットライン（ＲＢ０，ＲＢ１）のレベルを参照電圧レベルにプルアップさせるプルアップトランジスタ（ＰＵ０，ＰＵ１）を更に備えている。
【００２９】
メインセルブロック１０１と参照セルブロック１０３を繰り返し並べても良いのは前の例と同様であり、第１センスアンプブロック１０４が繰り返し反復されて１つのセンスアンプアレイ部を構成させてもよいのも同様である。
図１１では、４本のビットラインが構成され、それに続いて参照ビットラインが構成されているが、２本又はそれ以上、つまり複数本のビットラインおきに参照ビットラインを構成してもよいのも同様である。
【００３０】
図１２は本発明の第４実施形態による不揮発性強誘電体メモリ装置の駆動回路図である。この第４実施形態は、本発明の第３実施形態と同様に、セルアレイ部を構成するメモリセルの配列は前述の第３実施形態の構造を有する。この第４実施形態は、第２実施形態と第１実施形態との関係と同様に、第３実施形態のセルアレイ部の構造にセンスアンプ関連が上下に配置されたものである。その上下に配置されたセンスアンプの配置・構造は第２実施形態と同じであるので、その詳細な説明は省略する。
【００３１】
【発明の効果】
以上説明したように、本発明の強誘電体メモリ装置の駆動回路は、メインセルブロックに対して参照セルブロックを対応させ、メインセルブロックのメインセルに参照セルブロックの参照セルを対応させた構造としたために、従来のような全てのメインセルに対して１つの参照セルを利用するものと比べて、参照セルがメインセルに比べて過度にアクセスされることを防ぎ、参照セルのアクセス数とメインセルのアクセス数とをほぼ同じくすることができるので、ビットライン誘導電圧と参照ビットライン誘導電圧との違いが発生することがなく、チップの動作特性を向上させ、寿命を延長させることができる。
また、名セルブロックのビットラインの数と参照ライン数は設計者が任意に選択することができ、融通性のある回路構造とすることができる。
【図面の簡単な説明】
【図１】  一般的な強誘電体のヒステリシスループを示す特性図、ｂは一般的な強誘電体メモリの単位キャパシタの構成図。
【図２】  従来の不揮発性強誘電体メモリ装置による単位セルの構成図。
【図３】  従来の不揮発性強誘電体メモリ装置の駆動回路による回路図。
【図４】  従来の不揮発性強誘電体メモリ装置の駆動回路による回路図。
【図５】  従来の不揮発性強誘電体メモリ装置の書込モードによる動作タイミング図。
【図６】  従来の不揮発性強誘電体メモリ装置の読取りモードによる動作タイミング図。
【図７】  本発明の第１実施形態による不揮発性強誘電体メモリ装置の駆動回路を示すブロック構成図。
【図８】  本発明の第１実施形態による不揮発性強誘電体メモリ装置の駆動回路を示す回路図。
【図９】  本発明の第２実施形態による不揮発性強誘電体メモリ装置の駆動回路を示すブロック構成図。
【図１０】  本発明の第２実施形態による不揮発性強誘電体メモリ装置の駆動回路を示す回路図。
【図１１】  本発明の第３実施形態による不揮発性強誘電体メモリ装置の駆動回路を示す回路図。
【図１２】  本発明の第４実施形態による不揮発性強誘電体メモリ装置の駆動回路を示す回路図。
【符号の説明】
７０    メインセル（単位セル）
７１、９１、１０１、１１１  メインセルブロック
７２    参照セル（単位セル）
７３、９３、１０３、１１３    参照セルブロック
７４、１０４    第１センスアンプブロック
９４ａ、１１４ａ    第１下側センスアンプブロック
９４ｂ、１１４ｂ    第１上側センスアンプブロック
７５、９５、１０５、１１５    第１スイッチング部
７６、９６、１０６、１１６    第２スイッチング部
９５ａ、１１５ａ    第３スイッチング部
９６ａ、１１６ａ    第４スイッチング部
７７、９７、１０７、１１７    ワードライン及びプレートライン駆動部
【図１】
0004331804.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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