(57)【特許請求の範囲】
【請求項１】
自系のＣＰＵモジュールとは別体をなし、データ伝送可能なバスを介して自系の前記ＣＰＵモジュールと相互にデータを送受信する系切替制御装置であって、
自系の装置の状態を監視し、この監視結果から異常を検知して自系の異常を示す異常信号を出力する異常監視回路と、
自系の前記ＣＰＵモジュールに対して制御の切替えを指示するための制御移行指示表示値と、自系及び他系の装置の正常／異常の状態表示値及び制御／待機の状態表示値とを保持するレジスタ群と、
前記異常信号と、前記レジスタ群に保持された制御移行指示表示値及び自系の状態表示値を各々示す制御モード信号及びステータス信号とを他系に送信し、また、他系から受信したステータス信号を他系の装置の正常／異常の状態表示値及び制御／待機の状態表示値を示す信号として前記レジスタ群に出力して保持させるとともに、他系から制御モード信号及び異常信号を受信する送受信回路と、
前記送受信回路によって前記他系から受信された他系の前記制御モード信号、前記自系及び他系の異常信号、及び前記レジスタ群に保持された状態表示値に基づいて、系切替制御処理を行い、自系のＣＰＵモジュールに対して制御移行を指示するために、制御移行指示表示値を前記レジスタ群に出力して保持させる二重系切替え回路と
を備え、
前記二重系切替え回路は、系の切替動作過渡期における切替異常の誤検知を防ぐために、前記制御移行指示表示値の出力から所定時間経過後に、自系の状態表示値を示すステータス信号を確認することにより、前記制御移行指示表示値に基づく系切替えの異常を確認することを特徴とする系切替制御装置。
【請求項２】
二つのＣＰＵモジュールを有し、二つの前記ＣＰＵモジュールにおける制御／待機の状態を必要に応じて交互に変更する制御装置のＣＰＵ二重化システムにおいて、
請求項１に記載の系切替制御装置を二つの前記ＣＰＵモジュールのそれぞれに対して別体に設けるとともに、二つの前記系切替制御装置間を接続し、
前記ＣＰＵモジュールと該ＣＰＵモジュールに対応した前記系切替制御装置とをデータ伝送可能なバスで接続し、二つの前記ＣＰＵモジュールは、それぞれ、前記バスを介して前記系切替制御装置にアクセスして制御移行指示と自系及び他系装置の正常／異常の状態、及び制御／待機の状態を把握し、これらの情報に基づいて前記制御／待機の状態の変更を行うことを特徴とする制御装置のＣＰＵ二重化システム。
【請求項３】
二つの前記ＣＰＵモジュールはそれぞれに通信ポートを有し、前記通信ポート間を接続して専用通信回線を確立することを特徴とする請求項２に記載の制御装置のＣＰＵ二重化システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高信頼性が求められるプラント等の制御装置に用いて好適な系切替制御装置、及び制御装置のＣＰＵ（中央演算装置）二重化システムに関する。
【０００２】
【従来の技術】
一般に、高い信頼性が求められるような重要プラント等の制御装置においては、その制御演算を行うＣＰＵモジュールを二重に備えることが求められる。これは、制御中（現用系）のＣＰＵモジュールに異常が発生した場合に、即座にもう片方の待機中（予備系）のＣＰＵモジュールに制御権を移し、制御対象となるプラント等の運転を正常に維持するためであり、そのためのシステムをＣＰＵ二重化システムと呼ぶ。
【０００３】
図６及び図７は、従来のＣＰＵ二重化システムの構成例を示すブロック図である。図６に示すシステムでは、ＣＰＵモジュール１０１に、異常診断回路１０２と二重系切替え回路１０３を搭載している。この構成において、各々のＣＰＵモジュール１０１は、それぞれの異常診断回路１０２によって自己（自系）の異常を監視しており、また、二重系切替え回路１０３を介してもう一方（他系）の正常／異常、及び制御／待機の状態を監視している。ここで、現用系のＣＰＵモジュール１０１に異常が発生した場合や、その他の制御／待機の切替え条件が成立した場合には、双方の二重系切替え回路１０３によって予備系のＣＰＵモジュール１０１へ制御権が移され、現用系と予備系が入れ替わる。
【０００４】
また、図７に示す構成では、ＣＰＵモジュール１１１は、異常診断回路１０２を搭載し、ＣＰＵモジュール１１１の外部に外置きの二重系切替えユニット１０４を配している。各々のＣＰＵモジュール１１１は、それぞれの異常診断回路１０２によって自系の異常を監視しており、監視した結果を二重系切替えユニット１０４へ伝える。従って、二重系切替えユニット１０４は、常に現用系、予備系双方のＣＰＵモジュール１１１の状態を把握している。ここで、同様に、現用系のＣＰＵモジュール１１１に異常が発生した場合や、その他の制御／待機の切替え条件が成立した場合には、二重系切替えユニット１０４によって予備系のＣＰＵモジュール１１１へ制御権が移される。
【０００５】
従来はこのようなＣＰＵ二重化システムを設けることによって、ＣＰＵモジュールにおけるトラブル時の回避を図っていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来のＣＰＵ二重化システムでは、ＣＰＵモジュール上に種々の異常を監視できる十分な機能を有する異常診断回路、二重系切替え回路、及び他系との信号伝達機能を有する必要があり、このようなＣＰＵ二重化システムを構築するためには、従来、高価なＦＡ専用ＣＰＵモジュールを使用するか、あるいは同等の機能を持ったＣＰＵモジュールを独自に開発しなければならなかった。この結果として、制御装置のＣＰＵ二重化システムには、産業向けのコンパクトＰＣＩ（Peripheral Component Interconnect）バス規格など、汎用のバス規格に準拠した市販の安価なＣＰＵモジュールを使用することができない。従って、従来のシステム構成では、コストダウンを図ることができず、また、ＣＰＵモジュールのタイプを容易に変更できないという問題があった。
【０００７】
ところで、制御装置のＣＰＵ二重化システムにおいては、現用系、予備系双方のＣＰＵモジュールの処理状態を一致させるために、データトラッキングを行う。このデータトラッキングとは、現用系のＣＰＵモジュールの処理状態に、予備系のＣＰＵモジュールの処理状態を一致させる処理のことであり、現用系のＣＰＵモジュールの処理データを予備系のＣＰＵモジュールに伝送し、この伝送されたデータに基づいて予備系のＣＰＵモジュールが自己の処理状態を現用系の処理状態に一致させるものである。
【０００８】
しかしながら、従来のＣＰＵ二重化システムでは、データトラッキングに用いる通信回線が他の処理にも用いられており、この結果、現用系、予備系間のデータ通信（トラッキング通信）に時間がかかり、トラッキング通信の周期を短くすることができないという問題があった。
【０００９】
本発明は、このような事情を考慮してなされたもので、その目的は、低コストで構築が可能であり、また柔軟にＣＰＵモジュールのタイプを変更することのできる制御装置のＣＰＵ二重化システムを提供することにある。また、このような制御装置のＣＰＵ二重化システムに適用される系切替制御装置を提供することも目的とする。
【００１０】
さらに、本発明は、トラッキング通信の周期を短くすることができる制御装置のＣＰＵ二重化システムを提供することも目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に記載の系切替制御装置の発明は、自系のＣＰＵモジュールとは別体をなし、データ伝送可能なバスを介して自系の前記ＣＰＵモジュールと相互にデータを送受信する系切替制御装置であって、自系の装置の状態を監視し、この監視結果から異常を検知して自系の異常を示す異常信号を出力する異常監視回路と、自系の前記ＣＰＵモジュールに対して制御の切替えを指示するための制御移行指示表示値と、自系及び他系の装置の正常／異常の状態表示値及び制御／待機の状態表示値とを保持するレジスタ群と、前記異常信号と、前記レジスタ群に保持された制御移行指示表示値及び自系の状態表示値を各々示す制御モード信号及びステータス信号とを他系に送信し、また、他系から受信したステータス信号を他系の装置の正常／異常の状態表示値及び制御／待機の状態表示値を示す信号として前記レジスタ群に出力して保持させるとともに、他系から制御モード信号及び異常信号を受信する送受信回路と、前記送受信回路によって前記他系から受信された他系の前記制御モード信号、前記自系及び他系の異常信号、及び前記レジスタ群に保持された状態表示値に基づいて、系切替制御処理を行い、自系のＣＰＵモジュールに対して制御移行を指示するために、制御移行指示表示値を前記レジスタ群に出力して保持させる二重系切替え回路とを備え、前記二重系切替え回路は、系の切替動作過渡期における切替異常の誤検知を防ぐために、前記制御移行指示表示値の出力から所定時間経過後に、自系の状態表示値を示すステータス信号を確認することにより、前記制御移行指示表示値に基づく系切替えの異常を確認することを特徴とする。
【００１３】
請求項２に記載の発明は、二つのＣＰＵモジュールを有し、二つの前記ＣＰＵモジュールにおける制御／待機の状態を必要に応じて交互に変更する制御装置のＣＰＵ二重化システムにおいて、請求項１に記載の系切替制御装置を二つの前記ＣＰＵモジュールのそれぞれに対して別体に設けるとともに、二つの前記系切替制御装置間を接続し、前記ＣＰＵモジュールと該ＣＰＵモジュールに対応した前記系切替制御装置とをデータ伝送可能なバスで接続し、二つの前記ＣＰＵモジュールは、それぞれ、前記バスを介して前記系切替制御装置にアクセスして制御移行指示と自系及び他系装置の正常／異常の状態、及び制御／待機の状態を把握し、これらの情報に基づいて前記制御／待機の状態の変更を行うことを特徴とする。
【００１４】
請求項３に記載の発明は、請求項２に記載の発明において、二つの前記ＣＰＵモジュールはそれぞれに通信ポートを有し、前記通信ポート間を接続して専用通信回線を確立することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態について説明する。
図１は本発明の第１の実施形態によるＣＰＵ二重化システムの構成を示すブロック図であって、このＣＰＵ二重化システムは制御装置に用いられるものである。この図において、符号１は、汎用的なＣＰＵモジュールであって、その外部接続バス仕様がコンパクトＰＣＩバス規格に準拠したものである。符号２は、本発明の一実施形態による系切替制御装置である。符号３は、コンパクトＰＣＩバスである。符号４は、コンパクトＰＣＩバス３が配線されたＣＰＵラックであって、ＣＰＵモジュール１及び系切替制御装置２に加えて、図示しない他の装置を格納する。このＣＰＵラック４に格納されたＣＰＵモジュール１や系切替制御装置２などの装置は、コンパクトＰＣＩバス３に接続され、このコンパクトＰＣＩバス３を介して相互にデータを送受信する。
【００１６】
図１に示すＣＰＵ二重化システムにおいては、ＣＰＵラック４を２つ備え、各ＣＰＵラック４にＣＰＵモジュール１及び系切替制御装置２を１つずつ格納する。さらに、各ＣＰＵラック４の系切替制御装置２間をケーブル５で接続する構成となっている。この図１のＣＰＵ二重化システムは、ＣＰＵモジュール１、系切替制御装置２、及びＣＰＵラック４を各一つずつ備えたものを一系統分のＣＰＵシステムとし、このＣＰＵシステムを２系統分具備するものである。なお、以下の説明においては、同一系統の系のことを自系と称し、他系統の系のことを他系と称する。言い換えれば、同一ＣＰＵラック４に格納された各装置は自系の装置であり、他方のＣＰＵラック４に格納された装置は他系の装置である。
【００１７】
ＣＰＵモジュール１は、ＣＰＵ１１と、ＣＰＵ１１の周辺回路部１２と、ＣＰＵ１１が外部と通信するための通信ポート１３と、コンパクトＰＣＩバス３を介してデータを送受信するＰＣＩバスインタフェース１４とから構成される。なお、上記周辺回路部１２は、例えば、ＣＰＵ１１で実行されるプログラムが記憶されたＲＯＭ（リードオンリメモリ）やデータ一時記憶用のＲＡＭ（ランダムアクセスメモリ）、割り込み制御回路、タイマ、各種レジスタなどで構成されている。また、通信ポート１３は、例えば、ＩＥＥＥ８０２．３系列の規格やＲＳ−２３２Ｃ規格などに準拠した通信インタフェースを備えている。
【００１８】
系切替制御装置２は、ＣＰＵモジュール１に対する系切替制御処理と自系装置の異常監視処理を行う二重系切替え・異常監視部２１と、接続されたケーブル５を介して他系の系切替制御装置２とデータを送受信する送受信回路２２と、接続されたコンパクトＰＣＩバス３を介してデータを送受信するＰＣＩバスインタフェース２３とから構成される。なお、上記ＰＣＩバスインタフェース２３は、コンパクトＰＣＩバス３の故障検出機能を備えたものである。
【００１９】
上記図１に示すＣＰＵ二重化システムにおいては、系切替制御装置２が自系装置の異常を監視し、この監視結果及び他系装置の正常／異常の状態と自系及び他系装置制御／待機の状態に基づいて、系切替制御処理を行い、自系ＣＰＵモジュール１に対して制御移行を指示する。ＣＰＵモジュール１は、この制御移行指示により所定の系切替え動作を行う。なお、系切替制御装置２は、ケーブル５を介してデータを送受し、他系装置の正常／異常の状態、及び制御／待機の状態を監視している。また、各ＣＰＵモジュール１は、コンパクトＰＣＩバス３を介して、自系の系切替制御装置２にアクセスすることにより、自系及び他系装置の正常／異常の状態、及び制御／待機の状態を把握し、これらの情報に基づいて上記系切替え動作を行う。
【００２０】
次に、図２〜図４を参照して、図１に示す系切替制御装置２の構成とその動作について詳細に説明する。
図２は、図１に示す系切替制御装置２の構成を示すブロック図である。この図２において、二重系切替え・異常監視部２１は、自系装置の異常監視処理を行う異常監視回路２４と、異常監視回路２４の監視結果及び他系装置の正常／異常の状態と自系及び他系装置制御／待機の状態に基づいて、系切替制御処理を行う二重系切替え回路２５から構成される。また、系切替制御装置２は、内部の各ブロックで使用される内部クロックＣ６を発生するクロック発生器２６を備える。なお、内部クロックＣ６の異常監視回路２４以外の各ブロックへの信号線は、図示していない。
【００２１】
送受信回路２２は、入力された自系ＣＰＵ正常信号Ａ１、自系ＣＰＵステータス信号Ａ２、及び自系制御モード信号Ａ３をケーブル５を介して他系の系切替制御装置２に送信する。また、ケーブル５を介して他系の系切替制御装置２から受信した他系ＣＰＵ正常信号Ｂ１、及び他系ＣＰＵステータス信号Ｂ２を異常監視回路２４と二重系切替え回路２５に出力し、また、同様に受信した他系制御モード信号Ｂ３を二重系切替え回路２５に出力する。また、送受信回路２２は、ケーブル５の接続用コネクタの脱落検知機能を備え、脱落を検知するとコネクタ脱落検知信号Ｃ２を異常監視回路２４に出力する。
【００２２】
ＰＣＩバスインタフェース２３は、コンパクトＰＣＩバス３の故障を検出するとバス異常信号Ｃ３を異常監視回路２４に出力する。また、コンパクトＰＣＩバス３のバスクロックＣ４及びバスデータ信号Ｃ５も異常監視回路２４に出力する。
【００２３】
異常監視回路２４は、自系装置の異常を監視し、この監視結果として自系ＣＰＵ正常信号Ａ１を送受信回路２２と二重系切替え回路２５に出力する。また、自系ＣＰＵモジュール１から設定された自系ＣＰＵステータスを保持し、この保持値を自系ＣＰＵステータス信号Ａ２として送受信回路２２と二重系切替え回路２５に出力する。また、異常監視回路２４には内部クロックＣ６が入力される。
【００２４】
二重系切替え回路２５は、異常監視回路２４から入力された自系ＣＰＵ正常信号Ａ１、自系ＣＰＵステータス信号Ａ２、他系ＣＰＵ正常信号Ｂ１、及び他系制御モード信号Ｂ３に基づいて系切替制御処理を行い、制御移行指示として自系制御モード信号Ａ３を送受信回路２２と異常監視回路２４に出力する。また、この系切替えが異常なものであるか否かを判定し、異常である場合には切替え異常信号Ｃ１を異常監視回路２４に出力する。
【００２５】
ここで、送受信回路２２がケーブル５を介して、他系の系切替制御装置２と送受信する信号Ａ１〜Ａ３、Ｂ１〜Ｂ３について説明する。
自系ＣＰＵ正常信号Ａ１は、自系ＣＰＵモジュール１が正常であることを示す。自系ＣＰＵステータス信号Ａ２は、自系制御ステータス信号Ａ２−１、自系待機ステータス信号Ａ２−２、及び自系初期化完了ステータス信号Ａ２−３の３つの信号で構成されており、自系制御ステータス信号Ａ２−１は自系ＣＰＵモジュール１が制御状態であることを示し、自系待機ステータス信号Ａ２−２は自系ＣＰＵモジュール１が待機状態であることを示し、自系初期化完了ステータス信号Ａ２−３は自系ＣＰＵモジュール１の初期化が完了していることを示す。自系制御モード信号Ａ３は、自系ＣＰＵモジュール１に対して制御状態への移行を指示していることを示す。
【００２６】
他系ＣＰＵ正常信号Ｂ１、他系ＣＰＵステータス信号Ｂ２（他系制御ステータス信号Ｂ２−１、他系待機ステータス信号Ｂ２−２、他系初期化完了ステータス信号Ｂ２−３）、及び他系制御モード信号Ｂ３は、上記自系の各信号Ａ１、Ａ２（Ａ２−１、Ａ２−２、Ａ２−３）、及びＡ３と同様に、他系の各状態を示す。
【００２７】
図３は、図２に示す異常監視回路２４の構成を示すブロック図である。この図３を参照して異常監視回路２４について詳細に説明する。図３において、符号３１は、入力されたバスクロックＣ４と内部クロックＣ６の入力状態を監視し、いずれかのクロック入力の異常を検知するとクロック異常信号Ｃ７を出力するクロック監視回路である。符号３２は、系切替制御装置２で使用する電源電圧を監視し、電源電圧が所定範囲外となった場合に電源異常信号Ｃ８を出力する電源監視回路である。符号３３は、ウォッチドッグタイマ（ＷＤＴ）と呼ばれる異常監視用のタイマであって、入力されたバスクロックＣ４を計数し、所定のタイムアウト値に達したときにタイムアウトしてＷＤＴ異常信号Ｃ９を出力する。符号３４は、７入力の否定的論理和回路であって、この出力が自系ＣＰＵ正常信号Ａ１となる。
【００２８】
符号３５は、複数のレジスタ４１〜４６からなるレジスタ群である。符号３６は、入力されたバス信号Ｃ５に基づいてレジスタ群３５の各レジスタ４１〜４６にアクセスするレジスタアクセスインタフェースである。なお、自系ＣＰＵモジュール１は、コンパクトＰＣＩバス３、ＰＣＩバスインタフェース２３、及びレジスタアクセスインタフェース３６を介してレジスタ群３５にアクセスし、各レジスタ４１〜４６に対して読み書きを行うことが可能である。
【００２９】
レジスタ群３５において、符号４１は、ＷＤＴ３３からアクセス可能な制御用のレジスタであって、タイムアウト値やＷＤＴ３３の計数値、ＷＤＴ３３の計数動作の可否設定などを保持する。なお、自系ＣＰＵモジュール１がこのＷＤＴ用レジスタ４１に対してアクセスすると、ＷＤＴクリア信号が出力されてＷＤＴ３３の計数動作が初期化される。符号４２は、自系ＣＰＵモジュール１の重故障状態を表示するレジスタであって、自系ＣＰＵモジュール１が自己の重故障を検出してこのレジスタをセットする。
【００３０】
符号４３は、入力された自系制御モード信号Ａ３の値（制御移行指示表示値）を保持する制御／待機モードレジスタであって、このレジスタのセット時は、自系ＣＰＵモジュール１に対して制御状態への移行が指示されていることになる。符号４４は、自系ＣＰＵ正常信号Ａ１、自系ＣＰＵステータス信号Ａ２（Ａ２−１、Ａ２−２、Ａ２−３）、他系ＣＰＵ正常信号Ｂ１、及び他系ＣＰＵステータス信号Ｂ２（Ｂ２−１、Ｂ２−２、Ｂ２−３）の各値（状態表示値）を保持する自系／他系ＣＰＵステータスレジスタである。符号４５は、自系ＣＰＵモジュール１の制御状態表示値、待機状態表示値、及び初期化状態表示値を保持する自系ＣＰＵステータスレジスタであって、自系ＣＰＵモジュール１が自己の各状態に基づいて各表示値をセットする。この自系ＣＰＵステータスレジスタ４５から、制御状態表示値、待機状態表示値、及び初期化状態表示値が、各々自系制御ステータス信号Ａ２−１、自系待機ステータス信号Ａ２−２、及び自系初期化完了ステータス信号Ａ２−３の値として出力される。
【００３１】
符号４６は、信号Ｃ１〜Ｃ３、Ｃ７〜Ｃ１０の各値を保持する異常ステータスレジスタであって、信号Ｃ１〜Ｃ３、Ｃ７〜Ｃ１０に対応した要因毎に異常を示すものである。この信号Ｃ１〜Ｃ３、Ｃ７〜Ｃ１０に対応した各要因とは、系切替えに基づく異常、ケーブル５の接続コネクタ脱落、コンパクトＰＣＩバス３の異常、クロック（バスクロックＣ４または内部クロックＣ６）の異常、電源異常、ＷＤＴ３３のタイムアウト、自系ＣＰＵモジュール１の重故障である。
【００３２】
自系ＣＰＵモジュール１は、制御／待機モードレジスタ４３の値を読み取ることによって制御状態への移行指示を知り、自系／他系ＣＰＵステータスレジスタ４４の値を読み取ることによって自系及び他系装置の正常／異常の状態、及び制御／待機の状態を把握することができる。また、異常ステータスレジスタ４６の値を読み取れば、自系装置の異常状態を要因毎に把握することができる。
【００３３】
なお、自系ＣＰＵモジュール１は、ＷＤＴ３３のタイムアウト値に応じた計数周期内に、少なくとも一度はＷＤＴ用レジスタ４１にアクセスしてＷＤＴ３３の計数動作を初期化する。したがって、自系ＣＰＵモジュール１がソフトウェアの暴走等により、ＷＤＴ用レジスタ４１にアクセス不可となれば、ＷＤＴ３３がタイムアウトすることになり、この結果、自系ＣＰＵモジュール１の異常を検出することができる。このウォッチドッグタイマ機能を備えることによって、異常監視回路２４は、自系装置のハードウェア故障による異常だけでなく、ソフトウェアバグなどによって発生したソフトウェア暴走による異常も検知することができる。
【００３４】
図３の異常監視回路においては、否定的論理和回路３４により信号Ｃ１〜Ｃ３、Ｃ７〜Ｃ１０の否定的論理和を行い、この結果を自系ＣＰＵ正常信号Ａ１として出力する。すなわち、上記信号Ｃ１〜Ｃ３、Ｃ７〜Ｃ１０に対応した各要因の内、少なくとも一つの要因が発生すると、自系ＣＰＵ正常信号Ａ１は未出力となり、自系装置の異常を示すことになる。言い換えれば、自系ＣＰＵ正常信号Ａ１は自系の異常を示す異常信号となる。
【００３５】
図４は、図２に示す二重系切替え回路２５が行う系切替制御処理の流れを示すフローチャートである。この図４を参照して、二重系切替え回路２５の動作を説明する。
先ず、二重系切替え回路２５は、自系ＣＰＵ正常信号Ａ１の入力を確認する。ここで、自系ＣＰＵ正常信号Ａ１が未入力であると判定した場合にはその処理を終了する。一方、入力されていると判定した場合には、さらに、自系制御ステータス信号Ａ２−１の入力を確認する（ステップＳＰ１〜ＳＰ３）。
【００３６】
次いで、自系制御ステータス信号Ａ２−１が未入力であると判定した場合（ステップＳＰ４の判定結果が「ＮＯ」の場合）には、他系制御モード信号Ｂ３の入力を確認し（ステップＳＰ５）、未入力であると判定した場合に、自系制御モード信号Ａ３を出力する。これにより、自系ＣＰＵモジュール１に対して、制御移行を指示したことになる。一方、他系制御モード信号Ｂ３が入力されていると判定した場合にはその処理を終了する（ステップＳＰ６、ＳＰ７）。
【００３７】
上記ステップＳＰ４において、自系制御ステータス信号Ａ２−１が入力されていると判定した場合には、他系ＣＰＵ正常信号Ｂ１の入力を確認し、未入力であると判定した場合には、上記ステップＳＰ５に処理を移行する。一方、他系ＣＰＵ正常信号Ｂ１が入力されていると判定した場合には、自系制御モード信号Ａ３の出力を確認する（ステップＳＰ１１〜ＳＰ１３）。次いで、自系制御モード信号Ａ３を出力していると判定した場合には、上記ステップＳＰ５に処理を移行し、一方、未出力であると判定した場合には、その処理を終了する（ステップＳＰ１４）。
【００３８】
次いで、上記ステップＳＰ７において自系制御モード信号Ａ３を出力し、所定時間経過後に、系切替えの異常を確認する。このように自系制御モード信号Ａ３出力後、所定時間待ってから系切替え異常の確認を行うことにより、自系ＣＰＵモジュール１の系切替え動作過渡期における切替え異常の誤検知を防ぐことができる。次いで、系切替えが正常なものであると判定した場合にはその処理を終了し、一方、系切替えが異常なものであると判定した場合には切替え異常信号Ｃ１を出力する（ステップＳＰ８〜ＳＰ１０）。
【００３９】
なお、上記ステップＳＰ８、ＳＰ９においては、系切替え異常の確認及び判定手段として、例えば、自系制御ステータス信号Ａ２−１の入力と自系制御モード信号Ａ３の出力を確認することにより、系切替え正常の確認を行い、自系制御ステータス信号Ａ２−１の入力且つ自系制御モード信号Ａ３の出力であると判定した場合に系切替え正常とし、そうでないと判定した場合に系切替え異常とする。また、この系切替え異常として出力された切替え異常信号Ｃ１によって、系切替えの異常が通知可能となる。
【００４０】
なお、二重系切替え回路２５は、上記図４に示す系切替制御処理を常時行うものであってもよく、あるいは、一定周期で行うものであってもよい。
【００４１】
上述した第一の実施形態によれば、コンパクトＰＣＩバスに接続可能なＣＰＵモジュールであれば、汎用で安価なＣＰＵモジュールを用いて制御装置のＣＰＵ二重化システムを構築することができる。この結果、低コストで構築が可能であり、また、柔軟にＣＰＵモジュールのタイプを変更することができる。
【００４２】
次に、図５は本発明の第２の実施形態によるＣＰＵ二重化システムの構成を示すブロック図である。この図５において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。この図５に示すＣＰＵ二重化システムにおいて、図１に示す構成と異なるのは、各ＣＰＵモジュール１の通信ポート１３間をケーブル６で接続し、データトラッキング用に専用の通信回線を確立する点である。すなわち、各通信ポート１３は、ＣＰＵ１１同士がデータトラッキング用の通信をいつでも行えるように、ケーブル６を介してデータを通信するための通信回線を常時確立しておく。したがって、ＣＰＵ１１は、この通信回線を専有して使用することができ、データトラッキングを高速に行うことができる。この結果、トラッキング通信の周期が短縮されて演算周期毎のトラッキングが可能となり、ＣＰＵ１１の処理を連続的に継続させたまま、ＣＰＵ二重系の系切替えを実現することができるという効果が得られる。
【００４３】
なお、上述した実施形態においては、コンパクトＰＣＩバスに接続可能なＣＰＵモジュールを用いたＣＰＵ二重化システムに適用したが、ＣＰＵモジュールの外部接続バスはコンパクトＰＣＩバスに限定されるものではない。例えば、パーソナルコンピュータの拡張用高速バスとして普及しているＰＣＩバスがＣＰＵモジュールの外部接続バスであってもよい。この場合には、系切替制御装置のＰＣＩバスインタフェースをＰＣＩバス規格に準拠したものとするだけで、同様に適用可能である。また、他のバス規格への適用も同様に可能である。
【００４４】
以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【００４５】
【発明の効果】
以上説明したように、本発明による系切替制御装置によれば、自系の装置の状態を監視し、自系の異常信号を出力する異常監視回路と、制御移行指示表示値と自系及び他系の装置の正常／異常の状態表示値及び制御／待機の状態表示値とを保持するレジスタ群と、自系及び他系の異常信号と状態表示値を示す自系及び他系のステータス信号と自系及び他系の制御移行指示表示値を示す制御モード信号とを送受信する送受信回路と、自系及び他系の異常信号と他系の制御モード信号とレジスタ群に保持された状態表示値に基づいて、系切替制御処理を行い、自系のＣＰＵモジュールに対して制御移行を指示するために、制御移行指示表示値を示す信号をレジスタ群に出力して保持させる二重系切替え回路と、データ伝送可能なバスに接続され、レジスタ群に対してアクセス可能なインタフェース回路とを備えるようにしたので、制御装置のＣＰＵ二重化システムに適用すれば、汎用で安価なＣＰＵモジュールを用いて制御装置のＣＰＵ二重化システムを構築することができる。この結果、低コストで構築が可能であり、また、柔軟にＣＰＵモジュールのタイプを変更することができる。
【００４６】
さらに、二重系切替え回路が制御移行指示表示値を示す信号の出力後、所定時間経過後に、制御移行指示が異常なものであるか否かを判定するようにすれば、系切替えの異常を検出して通知することができるとともに、系切替え異常の誤検出を防止することができるという効果が得られる。
【００４７】
さらに、制御装置のＣＰＵ二重化システムが有する二つのＣＰＵモジュールがそれぞれに通信ポートを有し、これら通信ポート間を接続して専用通信回線を確立するようにすれば、この通信回線をデータトラッキング用に専有して使用することができ、データトラッキングを高速に行うことができる。この結果、トラッキング通信の周期が短縮されて演算周期毎のトラッキングが可能となり、ＣＰＵの処理を連続的に継続させたまま、ＣＰＵ二重系の系切替えを実現することができるという効果が得られる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態によるＣＰＵ二重化システムの構成を示すブロック図である。
【図２】  図１に示す系切替制御装置２の構成を示すブロック図である。
【図３】  図２に示す異常監視回路２４の構成を示すブロック図である。
【図４】  図２に示す二重系切替え回路２５が行う系切替制御処理の流れを示すフローチャートである。
【図５】  本発明の第２の実施形態によるＣＰＵ二重化システムの構成を示すブロック図である。
【図６】  従来のＣＰＵ二重化システムの第１の構成例を示すブロック図である。
【図７】  従来のＣＰＵ二重化システムの第２の構成例を示すブロック図である。
【符号の説明】
１  ＣＰＵモジュール
２  系切替制御装置
３  コンパクトＰＣＩバス
４  ＣＰＵラック
５、６  ケーブル
１１  ＣＰＵ（中央演算装置）
１２  周辺回路部
１３  通信ポート
１４、２３  ＰＣＩバスインタフェース
２１  二重系切替え・異常監視部
２２  送受信回路
２４  異常監視回路
２５  二重系切替え回路
２６  クロック発生器
３１  クロック監視回路
３２  電源監視回路
３３  ウォッチドッグタイマ（ＷＤＴ）
３４  否定的論理和回路
３５  レジスタ群
３６  レジスタアクセスインタフェース
４１  ＷＤＴ用レジスタ
４２  ＣＰＵモジュール重故障レジスタ
４３  制御／待機モードレジスタ
４４  自系／他系ＣＰＵステータスレジスタ
４５  自系ＣＰＵステータスレジスタ
４６  異常ステータスレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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