(57)【特許請求の範囲】
【請求項１】
第１のグループの個々のメモリセルの記憶エレメント内の複数の電荷レベルのうちの異なる電荷レベルとして記憶されたマルチビットデータを読み出す方法であって、前記第１のグループのメモリセルの記憶エレメントがフィールド結合された、第２のグループの隣接メモリセルの記憶エレメント内の複数の電荷レベルのうちの異なる電荷レベルとして記憶された別のデータにより読み出されたマルチビットデータが破損される方法において、
前記第２のグループのメモリセルの記憶エレメントに記憶された電荷レベルを読み出すことによって、前記第２のグループのメモリセルに記憶されたマルチビットデータを読み出すステップと、
前記第２のグループのメモリセルの記憶エレメントから読み出されたマルチビットデータを前記第１のグループまたは第２のグループのメモリセルの外側の場所に記憶するステップと、
前記第１のグループの記憶エレメントに記憶されたマルチビットデータの正確な読み出しを十分に可能とするように前記第１のグループの記憶エレメントから読み出された見かけの電荷レベルを変更するレベルに前記第２のグループのメモリセルの個々の記憶エレメントに記憶された電荷をその後変更するステップと、                            前記第１のグループのメモリセルの記憶エレメントに記憶された電荷レベルをその後読み出すことによって、前記第２のグループのメモリセルの記憶エレメントに記憶された変更済の電荷レベルを用いて、前記第１のグループのメモリセルの記憶エレメントに記憶されたマルチビットデータを読み出すステップと、
を有する方法。
【請求項２】
請求項１記載の方法において、
前記第２のグループのメモリセルの個々の記憶エレメントに記憶された電荷を変更するステップが、前記第２のグループのメモリセルの個々の記憶エレメントに記憶された電荷レベルを共通の電荷レベルにセットするステップを含む方法。
【請求項３】
請求項２記載の方法において、
前記共通の電荷レベルが複数の電荷レベルのうちで最も高い電荷レベルであることにより、前記第２のグループのメモリセルの記憶エレメントにマルチビットデータを記憶する方法。
【請求項４】
請求項３記載の方法において、
前記メモリセルの個々の記憶エレメントに記憶された複数の電荷レベルが２よりも大きい電荷レベルであることによって、個々の記憶エレメントに１以上のマルチビットデータを記憶する方法。
【請求項５】
請求項１記載の方法において、
前記メモリセルの個々の記憶エレメントに記憶された複数の電荷レベルが正確に２つの電荷レベルであることによって、個々の記憶エレメントに正確に１マルチビットデータを記憶する方法。
【請求項６】
請求項１記載の方法において、
電荷レベルが、前記第１のグループの記憶エレメントに最初に記憶され、次いで前記第２のグループの記憶エレメントに連続して記憶される方法。
【請求項７】
請求項６記載の方法において、
前記方法が、メモリセルのＮＡＮＤアレイの一部として前記第１および第２のグループのメモリセルに対して実施される方法。
【請求項８】
請求項１記載の方法において、
前記方法が、メモリセル当たり単一の記憶エレメントを有するメモリセルのＮＯＲアレイの一部として前記第１および第２のグループのメモリセルに対して実施される方法。
【請求項９】
請求項１記載の方法において、
前記方法が、メモリセル当たり２つの記憶エレメントを有するメモリセルのＮＯＲアレイの一部として前記第１および第２のグループのメモリセルに対して実施される方法。
【請求項１０】
請求項１記載の方法において、
前記第１および第２のグループのメモリセルが不揮発性メモリセルアレイの一部であり、その場合、前記記憶エレメントが導電性フローティング・ゲートである方法。
【請求項１１】
請求項１記載の方法において、
前記第１および第２のグループのメモリセルが不揮発性メモリセルアレイの一部であり、その場合、前記記憶エレメントが誘電体の領域として規定される方法。
【請求項１２】
互いにフィールド結合された、メモリセルの記憶エレメントの電荷レベルを有する少なくとも第１および第２のグループのメモリセルを含むメモリセルアレイの中に、前記メモリセルの個々の記憶エレメント内の複数の電荷レベルのうちの異なる電荷レベルとして記憶されたデータを読み出す方法であって、
第１のグループのメモリセルの記憶エレメントに記憶された電荷レベルを第１のセットの基準レベルを用いて読み出すことによって、前記第１のグループのメモリセルの記憶エレメントに記憶されたデータの読み出しを行うステップと、
前記第１のグループのメモリセルの記憶エレメントから読み出されたデータが有効であるか否かを決定するステップと、
前記第１のグループのメモリセルの記憶エレメントから読み出されたデータが有効でないことが決定された場合、前記第２のグループのメモリセルの記憶エレメントに記憶された電荷レベルを読み出すことによって、前記第２のグループのメモリセルに記憶されたデータの読み出しを行うステップと、
前記第２のグループのメモリセルから読み出されたデータを前記第１のグループまたは第２のグループのメモリセルの外側の場所に記憶するステップと、
前記第１のグループの記憶エレメントに記憶されたデータの正確な読み出しを可能とするために、前記第１および第２のグループのメモリセルの記憶エレメント間のフィールド結合に起因して、前記第１のグループの記憶エレメントに記憶された見かけの電荷レベルを変更するレベルに前記第２のグループのメモリセルの個々の記憶エレメントに記憶された電荷をその後変更するステップと、
前記第１のセットの基準レベルとは異なる第２のセットの基準レベルを用いて、前記第１のグループのメモリセルの記憶エレメントに記憶された電荷レベルをその後読み出すことによって、前記第１および第２のグループのメモリセルの記憶エレメント間のフィールド結合の影響について補償される、前記第１のグループのメモリセルに記憶されたデータの読み出しを行うステップと、
を有する方法。
【請求項１３】
請求項１２記載の方法において、
前記第２のグループのメモリセルの個々の記憶エレメントに記憶された電荷を変更するステップが、複数の電荷レベルのうちの最も高いレベルと少なくとも同じ高さの共通レベルに、前記第２のグループのメモリセルの個々の記憶エレメントに記憶された電荷レベルをセットすることにより、前記第２のグループのメモリセルの記憶エレメントにデータを記憶するステップを含む方法。
【請求項１４】
請求項１３記載の方法において、
前記第２のセットの基準レベルのほうが、前記第１のセットの基準レベルよりも高い方法。
【請求項１５】
請求項１４記載の方法において、
前記メモリセルの個々の記憶エレメントに記憶された複数の電荷レベルが２よりも大きい電荷レベルであることによって、個々の記憶エレメントに１以上のビットデータを記憶する方法。
【請求項１６】
請求項１２記載の方法において、
前記第１のグループのメモリセルの記憶エレメントから読み出されたデータが有効であるか否かを決定するステップが、前記第１のグループのメモリセルのデータをプログラムするときに記憶されたエラー訂正符号を使用するステップを含む方法。
【請求項１７】
請求項１６記載の方法において、
前記メモリセルの個々の記憶エレメントに記憶された複数の電荷レベルが２よりも大きい電荷レベルであることによって、個々の記憶エレメントに１以上のビットデータを記憶する方法。
【請求項１８】
請求項１２記載の方法において、
前記メモリセルの個々の記憶エレメントに記憶された複数の電荷レベルが２よりも大きい電荷レベルであることによって、個々の記憶エレメントに１以上のビットデータを記憶する方法。
【請求項１９】
請求項１８記載の方法において、
前記メモリセルアレイ内のメモリセルが、フラッシュＥＥＰＲＯＭセルである方法。
【請求項２０】
請求項１２記載の方法であって、
前記方法が、メモリセルアレイで実施され、その場合、前記第１および第２のグループのメモリセルがそれぞれの第１および第２の隣接行のメモリセルを含む方法。
【請求項２１】
列を形成するためにＮＡＮＤストリングで接続され、前記列を横切ってセルの行にわたって延びるワード線を有するメモリセルアレイを含むフラッシュ不揮発性メモリ・システムであって、隣接行を互いに容量性結合し、第１のプログラミング・ステップで４またはそれ以上の電荷レベルのうちの１つの電荷レベルまで、さらに、第２のプログラミング・ステップで少なくとも最も高い２以上の電荷レベルのうちの１つの電荷レベルまで、個々のセルに記憶された電荷レベルを上げることにより固定シーケンスの中に前記隣接行をプログラムするように構成されるシステムにおいて、隣接する第２の行に後で記憶されたデータに起因して無効なものとして読み出された第１の行に記憶されたデータを再構成する方法であって、
前記第２の行のセルに記憶された電荷レベルを読み出し、それによって、表される前記データを前記メモリ・システム内の別の位置へ書き込むステップと、
それらのプログラムされたレベルから前記最も高いプログラミング電荷レベルへ前記第２の行の個々のセルの電荷レベルをその後上げるステップと、
前記第１の行のセルに記憶された電荷レベルをその後読み出すステップと、
を有する方法。
【請求項２２】
請求項２１記載の方法において、
前記方法が、導電性フローティング・ゲートに前記電荷レベルを記憶するメモリセルを備えたメモリ・システムにおいて実施される方法。
【請求項２３】
請求項２１記載の方法において、
前記方法が、誘電体に前記電荷レベルを記憶するメモリセルを備えたメモリ・システムにおいて実施される方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にデータ・メモリの分野に関し、さらに詳しくは、導電性フローティング・ゲートまたは誘電材料のいずれかを電荷蓄積素子として利用する電気的に消去可能でプログラム可能なリードオンリーメモリ（フラッシュＥＥＰＲＯＭ）を含む（但し、このメモリに限定されるものではない）、電荷レベルとしてデータを記憶するタイプのメモリに関する。
【０００２】
【従来の技術】
現在の市販製品では、フラッシュＥＥＰＲＯＭアレイの各記憶エレメントは、２進モード動作により単一ビットのデータを記憶するものが一般的であり、その場合、記憶エレメント・トランジスタの２つの範囲のしきい値レベルが記憶レベルとして規定される。トランジスタのしきい値レベルは上記ＥＥＰＲＯＭの記憶エレメントに記憶される電荷レベルの範囲に対応する。メモリ・アレイのサイズの縮小に加えて、トレンドとして、各記憶エレメント・トランジスタに１以上のビットデータを記憶することによりこのようなメモリ・アレイのデータ記憶密度がさらに増加している。上記１以上のビットデータの記憶は、各記憶エレメント・トランジスタの記憶状態として３以上のしきい値レベルを規定することにより達成され、このような４つの状態（１記憶エレメント当たり２ビットデータ）が市販製品の中に含まれている。１記憶エレメント当たり１６個の状態のようなさらに多くの記憶状態が可能である。各記憶エレメントメモリ・トランジスタはしきい値電圧を示す一定の合計範囲（ウィンドウ）を備え、この範囲内で、上記メモリ・トランジスタはその実際の動作が可能となる。さらに、当該範囲は、各記憶エレメントメモリ・トランジスタ＋マージンについて規定された数の状態に該状態間が分画されて、上記規定された数の状態が互いに明瞭に区別できるようになっている。
【０００３】
各メモリセルに記憶される状態の数が増加するにつれて、記憶エレメントにプログラムされた電荷レベル内の任意のシフトの許容範囲は減少する。各メモリセル記憶エレメントに記憶された状態の数が増加するにつれて、各記憶状態の電荷範囲が必然的に狭められ、上記電荷範囲をより接近させて一緒に配置しなければならなくなるため、精度の度合いを上げてプログラミングを行う必要があり、実際に生じるシフトであれ見かけのシフトであれ、記憶する電荷レベルのいずれのポストプログラミング・シフトの範囲も狭くなる。当該セルのプログラミングや読出しの際に、また、ラインまたはノードを共有する同じ列内や同じ行内のセルのような、当該セルとある程度の電気的結合を持つ別のセルの読出しやプログラミングや消去を行う際に、１つのセルに記憶された電荷に対して実際に妨害が生じる可能性がある。
【０００４】
記憶エレメント間でのフィールド結合に起因して、記憶された電荷レベルの見かけのシフトが生じる。集積回路製造技術の向上の結果生じるメモリセル・アレイのサイズの縮小に伴い、必然的にこの結合度は大きくなっていく。異なる時点でプログラムされる２つのグループの隣接セル間でこの問題は最も顕著に生じる。１つのグループのセルをプログラムして、１組のデータに対応する上記セルの記憶エレメントに電荷レベルが加えられる。第２のグループのセルが第２の組のデータでプログラムされた後、第１のグループのセルの記憶エレメントから読み出された電荷レベルは、第１のグループと容量性結合された第２のグループの記憶エレメントに対する電荷の影響に起因して、プログラムされたものとは異なる見かけのものになる場合が多い。これはユーピン（Yupin）効果として知られ、本明細書でその全体が参照文献として取り入れられている米国特許第５，８６７，４２９号に記載されている。該特許には、２つのグループの記憶エレメントの物理的相互分離、または、第１のグループの記憶エレメントを読み出す際の、第２のグループの記憶エレメントに対する電荷の影響に対する考慮のいずれかについての記載がある。
【０００５】
磁気ディスク記憶システムを含む本明細書に記載のタイプのメモリ・システムでは、他のタイプのシステムの場合と同様、記憶されているデータの完全性がエラー訂正技法の利用により維持される。最も一般的には、エラー訂正符号（ＥＣＣ）が、一度に記憶される各セクタまたは別の単位のデータについて計算され、さらに、当該ＥＣＣがデータと共に記憶される。ＥＣＣは、最も一般的には、ＥＣＣの計算を行うベースであるユーザ・データのセクタと共に記憶される。上記データがメモリから読み出されると、ＥＣＣを用いてユーザ・データの完全性が決定される。データ・セクタの範囲内の、１つまたは数個のエラービットデータであればＥＣＣを利用して訂正が可能である場合が多いが、さらに多くのエラーが存在する場合にはデータ読出しの試みは失敗に帰する。したがって、隣接メモリセルとの近接フィールド結合に起因して誤って読み出されたビットが存在した場合、データ読出しの試みが失敗する原因となる可能性がある。
【０００６】
【発明が解決しようとする課題】
ＥＣＣの利用や別様の原因により失敗が決定した場合、第１のグループのメモリセルの失敗した読出しから有効データを回復できるように、第１のグループとフィールド結合された少なくとも隣接する第２のグループのメモリセル内でのデータの読出しと書込みが、一時的であれ、永久的であれ別の場所で行われ、それに続いて、第１のグループのセルに最初に書き込まれたデータの正確な読出しを可能とするプログラムされたセル・レベルに合わせて第２のグループのセル・レベルの調整が行われる。理想的には、第２のグループのメモリセルのプログラム・レベルは、現在読み出されているデータと共に第１のグループのセルがプログラムされたときに存在していたプログラム・レベルへ戻されることが望ましい。そうすれば、第２のグループのセルから結合されたフィールドは第１のグループをプログラムした場合と同じフィールドとなるため、データは第１のグループから正確に読み出されることになる。しかし、当該初期状態が未知であるという理由、あるいは、別の理由のいずれかのために、第１のグループがプログラムされたときに存在していた状態へ第２のグループを戻すことは実際的ではないことが多いため、第２のグループのプログラムされたセル・レベルは、共通のレベル、通常、メモリ・システムの最も高いプログラム・レベルに合わせて上記とは別に調整される。
【０００７】
【課題を解決するための手段】
様々なタイプのフラッシュＥＥＰＲＯＭセル・アレイで本発明の実現が可能である。１つの設計のＮＯＲアレイは、隣接ビット（列）ライン間で接続された該アレイのメモリセルと、ワード（行）ラインと接続された制御ゲートとを備えている。上記個々のセルには、１つの記憶エレメント・トランジスタ（上記１つの記憶エレメント・トランジスタと直列に形成された選択トランジスタを備えている場合もあれば、備えていない場合もある）か、選択トランジスタにより分離された２つの記憶エレメント・トランジスタかのいずれかが含まれる。上記のようなアレイの例と、記憶システムにおけるアレイの利用例とが、本明細書でその全体が参照文献として取り入れられている、サンディスク  コーポレイションの以下の米国特許および係属中の特許出願に記載されている。第５，０９５，３４４号、第５，１７２，３３８号、第５，６０２，９８７号、第５，６６３，９０１号、第５，４３０，８５９号、第５，６５７，３３２号、第５，７１２，１８０号、第５，８９０，１９２号、第６，０９１，６３３号、第６，１０３，５７３号、第６，１５１，２４８号、および、特許出願第０９／５０５，５５５号（２０００年２月１７日出願）、特許出願第０９／６６７，３４４号（２０００年９月２２日出願）、特許出願第０９／９２５，１０２号（２００１年８月８日出願）、特許出願第０９／９２５，１３４号（２００１年８月８日出願）。
【０００８】
１つの設計のＮＡＮＤアレイは、いずれかの端部の選択トランジスタを介してビットラインと基準電位との間で直列に接続された８、１６または３２などの複数のメモリセルを備える。ワード線は、異なる直列にわたって制御セルゲートと接続されている。このようなアレイとその動作とに関連する例については、本明細書でその全体が参照文献として取り入れられている以下の米国特許および特許出願に記載がある。特許第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、および、特許出願第０９／８９３，２７７号（２００１年６月２７日出願）。手短に言えば、着信データの異なる論理ページから得た２ビットデータをプログラムして２回のステップで個々のセルの４つの状態のうちの１つの状態が形成される。すなわち、まず１つのセルをプログラミングし、１ビットデータに基づいて１つの状態に変えるステップと、データが再プログラムを必要とする場合、当該セルを再プログラムして、着信データの第２のビットに基づいて当該セルの状態のもう一方の状態に変えるステップとが行われる。
【０００９】
上記参照した特許および特許出願にはメモリセル記憶エレメントとして導電性フローティング・ゲートを用いるフラッシュＥＥＰＲＯＭシステムについての記載がある。或いは、フローティング・ゲートの代わりに電荷トラッピング誘電材料を用いるメモリセルを備えたフラッシュＥＥＰＲＯＭシステムがほぼ同じ方法で動作される。上記の例は、Harariらの“誘電体記憶エレメントを用いる多重状態不揮発性集積回路メモリ・システム”という特許出願第１０／００２，６９６号（２００１年１０月３１日出願）の中に含まれている。上記特許出願は本明細書で参照文献として取り入れられている。隣接メモリセルの誘電体記憶エレメント間でのフィールド結合はこのようなメモリ・システムから読み出されるデータの精度に影響を与える場合もある。
【００１０】
本発明の実施態様の好適例についての以下の詳細な説明から本発明の追加態様、特徴と利点を理解することができる。添付図面を参照しながら以下の説明を読むことが望ましい。
【００１１】
【発明の実施の形態】
本発明と例示の実施構成について説明するために、一例として大容量メモリ・システムの主要構成要素の相互関係を示す全体図を図１に示す。このシステムの主要構成要素は、半導体基板上に形成されるメモリセルのアレイのようなメモリ１１であり、その場合、メモリセルの個々の記憶エレメントに２以上の電荷レベルのうちの１つを記憶することにより１以上のビットデータが個々のメモリセルに記憶される。不揮発性フラッシュＥＥＰＲＯＭはこのようなシステムのための一般的タイプのメモリであり、本例で使用される。
【００１２】
図１のメモリ・システムの第２の主要構成要素はコントローラ１３である。コントローラ１３は、バス１５を介して、ホスト・コンピュータ、或いは、メモリ・システムを利用してデータを記憶する別のシステムと交信を行う。また、コントローラ１３はメモリセル・アレイ１１の動作の制御を行って、ホストが供給したデータを書き込み、ホストが要求するデータを読み出し、メモリの動作時に様々な段取り機能を行う。コントローラ１３には通常、関連づけられた不揮発性ソフトウェア・メモリと、種々の論理回路および同種の回路を備えた汎用マイクロプロセッサが含まれる。専用ルーチンのパフォーマンスを制御するために１以上の状態マシンが備えられることも多い。
【００１３】
コントローラ１３により、アドレス復号器１７を介してメモリセル・アレイ１１のアドレス指定が行われる。復号器１７は、アレイ１１のゲート・ラインとビットラインとに正確な電圧を印加し、データをプログラムして、コントローラ１３によりアドレス指定された１グループのメモリセルからデータを読み出し、上記メモリセルを消去するようにする。追加回路１９は、アレイの要素に印加される電圧を制御するプログラミング用ドライバを備え、上記アレイの要素はデータに対応してプログラムされ、アドレス指定されたグループのセルに変えられる。また、回路１９には、センスアンプ、および、アドレス指定されたグループのメモリセルからのデータの読出しに必要な別の回路も備えられる。回路１７と１９の様々な固有の形態については、前述の従来の技術の段落で特定した特許および特許出願に記載がある。プログラムされてアレイの中へ入れられたデータやアレイから最近読み出されたデータは、一般に、コントローラ１３内のバッファメモリ２１に記憶される。また、コントローラ１３にはコマンドと状態データ等を一時的に記憶する様々なレジスタが通常含まれる。
【００１４】
アレイ１１はメモリセルの多数のブロック０−Ｎに分画される。フラッシュＥＥＰＲＯＭシステムについては普通のことであるが、このブロックは消去を行う単位である。すなわち、各ブロックには、まとめて消去される最小数のメモリセルが含まれる。図１に示すように、各ブロックは一般に複数のページに分画される。１ページがプログラミングを行う単位である。すなわち、基本プログラミング処理により最低１ページのセルの中へデータが書き込まれる。１以上のデータ・セクタが各ページ内に記憶される。図１に示すように、１セクタにはユーザ・データとオーバーヘッド・データとが含まれる。オーバーヘッド・データには一般にセクタのユーザ・データから計算されたＥＣＣが含まれる。データがアレイ１１の中へプログラムされると、コントローラ１３の一部分２３によりＥＣＣが計算され、次いで、アレイ１１からデータが読み出されたとき、ＥＣＣがチェックされる。或いは、ＥＣＣは、ＥＣＣが関係するユーザ・データとは異なるページや異なるブロックに記憶される。
【００１５】
ユーザ・データのセクタは磁気ディスク装置のセクタの大きさに対応して一般に５１２バイトである。オーバーヘッド・データは一般に追加の２８バイトである。１つのデータ・セクタは最も一般的には各ページに含まれるが、代わりに２以上のセクタが１ページを形成してもよい。任意のページ、例えば、８ページから５１２、１０２４あるいはそれ以上のページまでのブロックにより多数のページが形成される。ブロック数が選択され、メモリ・システムの所望のデータ記憶容量が供給される。アレイ１１は一般に２、３のサブアレイ（図示せず）に分画され、これらサブアレイの各々には、互いから多少独立に動作するブロックの１部分が含まれ、様々なメモリ動作の実行時に同時性の度合いが上げられる。複数のサブアレイの利用例については、本明細書で参照文献として取り入れられている米国特許第５，８９０，１９２号に記載がある。
【００１６】
図２は、メモリセルのアレイ内の記憶エレメント（正方形）の構成を示す図であり、メモリセルの行間の容量性結合（破線）を示す。例えば、行３５の記憶エレメント２５について考えると、記憶エレメント２５は隣接行３７と３９の各々において記憶エレメントとフィールド結合される。記憶エレメント２５は、記憶エレメントの近接に起因して記憶エレメント２７と３１と最も密接に結合されているが、もっと離れている記憶エレメント２６、２８、３２、３０とはより低い度合いの結合を行う。２つの記憶エレメント間での結合量は、上記記憶エレメント間に何らかの導電面等が存在するかどうかに関らず、これら２つの記憶エレメント間の距離と、上記記憶エレメント間の絶縁材料の誘電率とに依存する。
【００１７】
図２は記憶エレメントの行の間の唯一のフィールド結合を示すものであるが、このような結合は記憶エレメントの列の間にも存在する。上記フィールド結合の存在は本明細書の記載例では考慮されていない。なぜなら、上記例ではデータは個々の行単位でプログラムされてメモリセルの中に入れられるため、行間での結合はプログラム・レベルの見かけのシフトを引き起す原因となることが知られているからである。例えば、行３５の記憶エレメントに別個の電荷レベルとしてデータがプログラムされる場合、隣接行３７と３９のいずれかあるいは双方の行の電荷レベルのその後の変更は、行３５の記憶エレメントからその時読み出される見かけの電荷レベルのシフトを引き起す原因となる。行３５の或る特定の記憶エレメントから読み出される見かけの電荷レベルのこのようなシフトの量は、その後変更される電荷レベルを持つ他の記憶エレメントとの結合度と、当該変化量とにより決められる。データをプログラムして隣接行の中へ入れることによりその後の変更が生じた場合、プログラムされて各行の中へ入るデータのパターンをモニタし、各読出し動作の一部としてこれらのパターンが及ぼす影響を計算しない限り、結果として生じる上記シフト量はわからない。
【００１８】
図３Ａは、セルの隣接行のような第２のグループのメモリセルのその後のプログラミングの第１のグループのメモリセルに対する影響の一例を示す。この例では、各記憶エレメントについて４つの別個の電荷レベルが規定され、それによって各記憶エレメントに２ビットデータが記憶される。記憶エレメントに記憶された電荷レベルはそのメモリセル・トランジスタのしきい値電圧（ＶT ）を変化させるので、しきい値電圧は図３Ａの曲線の横軸に示されている。実線は、隣接ページに対して何らかの変更が行われる前の、プログラムされた直後のページにおけるすべてのセルのしきい値電圧の数の分布を示す。縦軸は、各しきい値レベルでのセルの数であり、その曲線はほぼガウス分布を示す。曲線４５は消去された状態でのセルの分布であり、この消去された状態はこの例ではビット１１のプログラムされた状態としても示されている。セルのブロックが消去されると、セルは１１状態にリセットされる。
【００１９】
その他のプログラムされた状態４７、４９、５１のうちの１つセットされてプログラムされるページの各セルには、このセルのしきい値がプログラムされてセルの中へ入れられるデータ０１、００または０１に対応する状態に達するまで、その記憶エレメント上へ注入された電子が含まれる。好適なプログラミング技法については上記従来の技術で特定した他の特許に記載がある。手短に言えば、プログラムされる１つのページのセルは、ページ容量の一部であるデータのブロック、あるいは、アレイとシステムとが許せば、ページ全体と同時にプログラムが行われる。プログラムされて１０状態になる当該セルは、プログラミング電圧と交互にパルス出力され、次いで、読み出されたしきい値レベルＶ10を利用することによりこのページの検証が行われる。セルが、Ｖ10以上のしきい値レベルにプログラムされたことが決定されたとき、当該セルに関してはプログラミングは停止するが、その検証レベルにまだ達していない他のセルについては続行される。００にプログラムされている場合、検証レベルＶ00が使用される。０１にプログラムされている場合には、検証レベルＶ01が使用される。分布４５、４７、４９、５１の各々に割り当てられた特定のデータ・ビット対は、図３Ａに示すものと異なるものであってもよい。また、上記ビット対はアレイの負荷を分散するためにメモリ・システムの動作中回転される場合もある。
【００２０】
各セルの状態を曖昧性のない仕方で読み出せるように状態４５、４７、４９、５１間で十分なマージンを維持することが望ましい。上述したように、プログラムされたセルのページが読み出されると、これらセルの状態は上記状態間のマージンの範囲内で基準しきい値レベルと個々に比較される。これらはＲ10（ＶT＝０）、Ｒ00、Ｒ01として図３Ａの例に示されている。言うまでもなく、利用可能なしきい値範囲を十分利用できるようにするために、示されている４つの状態である、実際に使用する同数の異なる状態が含まれる。別の例として１６個の状態がある。連続パルスの小さな電圧増分値でプログラミングを行うことにより、狭められた分布の幅から結果としてさらに大きな数の状態を得ることが可能ではあるが、その場合、これを行うにはプログラミングの実行にさらに多くの時間がかかる。したがって、プログラムされたセル分布を狭めるだけにするにせよ、プログラムされたセル分布を一緒に狭めるようにするにせよ、状態間の上記のような広いマージンをとる必要性を少なくするステップを行うことが望ましい。経験的に示されることであるが、プログラムされたセル分布を処理して、プログラミング後に生じる反復的動作サイクルの結果として上記分布のシフトや拡散を行うためにかなり広いマージンが通常維持される。上記のようなシフトと拡散とを小さくして、状態間のマージン量の幅を減少できるように図ることが非常に望ましい。
【００２１】
セルの隣接行を後でプログラミングした結果生じる分布の拡散が図３Ａに破線で示されている。セル行の最初のプログラミングの間かなりのマージンが維持されている場合でさえ、セルの隣接行のその後のプログラミングの結果として分布の拡散が行われるとき、上記マージンを大幅に狭めることが可能となる。しきい値Ｒ10、Ｒ00および／またはＲ01の読出し値のうちの１つがほんの数セル分だけ下から上へ拡散した場合、ＥＣＣを圧倒する数のエラーを含む読取り値が発生する可能性がある。このような場合、当該しきい値を用いてデータの読出しを行うことはできなくなり、何らかの訂正アクションをとらない限りこれらのデータは無効データとして示される。過去に利用された１つの訂正技法として、読出し用しきい値レベルＲ10、Ｒ00および／またはＲ01をマージンの範囲内で単に移動させて拡散の影響を回避することによりページの再読出しを行う技法がある。上記拡散は各マージンの両側から生じる場合もあるため、隣接状態の分布がオーバーラップしないようにするために通常望ましいマージンよりも広いマージンの維持が必要となる。したがって、プログラムされた状態間で広いマージンを必要としないような状況でデータ回復を行うための何らかの別のアクションをとることが望ましい。
【００２２】
その後のプログラムにより隣接ページの中へ入れられたデータがランダムになった場合、すなわち、各記憶エレメントに記憶された状態が４つの可能な状態のいずれかになり得る場合、プログラムされた分布は図３Ａに示すように拡散するように見える。例えば、分布４７の下端部で或るレベルにプログラムされた記憶エレメントは、隣接記憶エレメントの電荷レベルが変化しなければ、その後のプログラミングの間、分布４７’内で同じレベルを持つように読み出される。一方、隣接記憶エレメントが消去された状態１１から最も高い状態０１へその後プログラムされた場合、分布４７の上端部に最初にプログラムされた記憶エレメントが量Δ分だけ増加したレベルを持つように読み出される。隣接記憶エレメントのさらに高い電荷レベルが、読み出されたレベルを持つ、前にプログラムされた記憶エレメントと結合される。分布４７の隣接セルの最初のプログラミングとその後のプログラミングとの別の組み合わせは上記両極端の間に含まれ、それによって、見かけの分布４７’が結果として得られる。この見かけの分布４７’の下端部は同じレベルのままであるが、その拡散部はΔ分だけ増加する。
【００２３】
先頭行からの読出しデータが無効となった場合、そのデータの回復のために思い切った（heroic）処理が行われる。このシステムは十分なマージンを持つように設計されるため、先頭行からの読出しデータが無効となるような状態はそう頻繁に生じることはないとはいえ、同時に、必要な場合にはこの無効データを処理する技法を提供するように設計され、それによって、マージンを非常に広くする必要性を避けて上記状態が決して生じることのないようにする。この回復処理にはその後プログラムされるページでの電荷レベルの変更が関与する。メモリ・アレイが１ブロック当たり１ページしかないタイプのものである場合、後でプログラムされたこのブロックは消去してもよい（もちろん、そのブロックのデータを読み出し、別の記憶場所にそのデータを書き込んだ後で）。これにより、セルの隣接ページは、厄介な問題を含むページが最初にプログラムされたセルの状態へ戻ることになる。次いで、その最初のページにより元の分布４５、４７、４９、５１が示され、同じ読出し基準レベルを用いてこのページの読出しが可能となることが望ましい。少なくとも隣接ページのその後のプログラミングの影響は取り除かれる。
【００２４】
しかし、ほとんどのフラッシュＥＥＰＲＯＭシステムは図１に示すタイプのものであり、１つのブロックの中には多数のページが含まれる。その後プログラムされたページはブロックのすべての他のページを消去しないと消去することはできないようになっている。したがって、このようなケースでは、さらなるプログラミングによりすでに最も高い状態にはない、後で書き込まれたページの記憶エレメントに電荷が追加され、これらの記憶エレメントがすべて最も高いしきい値状態になるまで上記追加が行われる。元々プログラムされたページでの結果が図３Ｂに示されているが、この場合、見かけの分布が減少している。例えば、分布４７”の上端部は、図３Ａの分布４７’の端部と同じままであるが、これに対して下端部はおよそΔ分だけ上方へ移動している。元々プログラムされたすべてのページの記憶エレメントは別のページの記憶エレメントの高い電荷レベルの影響により引っ張りあげられている。次いで、元々プログラムされたページがΔ分だけシフトされたしきい値を用いて読み出される。このΔは、見かけの分布４５”、４７”、４９”、５１”がそれぞれの元の分布４５、４７、４９、５１からシフトされた量と同じ量である。図３Ｂに示すように、読み出された新しいしきい値レベルはＲ10＋Δ、Ｒ00＋Δ、Ｒ01＋Δである。
【００２５】
或るデータ・ページの読出し処理が図４のフローチャートにより略述されている。第１のステップ５５は、ユーザ・データとその記憶されたＥＣＣの通常の方法による読出しである。例えば、上記ユーザ・データとその記憶されたＥＣＣは、図２に示すメモリセルの行３７により形成されたページであってもよい。次いで、この読出しデータはステップ５７でＥＣＣと比較される。ステップ５９により示されているように、ＥＣＣとの比較により決定された場合データにエラーが存在しなければ、読出しデータは図示のようにステップ６５によりホストへ送られる。これはほとんどすべての読出しが行われる場合に先行する処理である。読出しデータの中に１以上のビット・エラーが存在する他のケースでは、ステップ６１により決定されるようにエラーの訂正が可能である。そのような場合、読出しデータがステップ６３で訂正され、次いで、この訂正されたデータはステップ６５を介してホストへ送られる。有用なシステムで読み出されたページのほとんどすべては上記処理に従う。
【００２６】
データが訂正不能である旨がステップ６１により決定される稀な場合がないかぎり、上述の特別なステップがとられる。次いで、図２の行３５により形成されるページのような次の隣接ページの電荷レベルが最も高いプログラム・レベルに調整される。この処理の第１のステップ６７としてその次のページからのデータの読出しがある。ステップ６９と７１により決定されるように、データの中にエラーが存在しなければ、あるいは、ステップ７３と７５により達成されるように訂正可能なエラーが存在すれば、この読出しデータはステップ７９により示されるように、どこか別の場所に記憶される。データのページはメモリセル・アレイ内の別のページへ直接書き込むことが可能であり、あるいは、最初にコントローラメモリ２１に一時的に記憶し、アレイ内への後の書き戻し用とすることが可能である。ページ３５のデータのコピーがどこかに安全に記憶された後、ある当該ページの記憶エレメントの電荷レベルが、通常のプログラミング処理の最大しきい値レベルにとって最も好都合となるように共通のレベルまで上げられる。これはステップ８１により示されている。予め当該レベルにセットされているページ３５内の当該記憶エレメントにはさらなるプログラムは行われず、それ以外の記憶エレメントは、各記憶エレメントが最大電荷を含むようになる（しきい値レベル０１に達する）まで通常のプログラム／検証サイクルの対象となる。これは、システムの通常のプログラミング処理により行うことが可能であるが、言うまでもなく、ユーザ・データはプログラムされない。すべてのメモリセル・トランジスタは最も高い０１状態にプログラムされる。
【００２７】
その後、ステップ８３により示されるように、ページ３７は、図３Ｂとの関連で前に説明したようにより高い読出ししきい値レベルを用いて再び読み出される。次いで、ステップ８５、８７、８９、９１により示されるように、この読出しデータはＥＣＣチェックにかけられる。データ内にエラーが存在しない場合、または、もし何らかのエラーを訂正できる場合、読出しデータはステップ６５によりホストへ送られる。その場合データ回復処理は成功したことになる。一方、ステップ８３により読み出されたデータの中に、利用すべきあまりに多くのエラーが含まれる場合、ステップ９３により示されるように、読み出すことができないページのアドレスが記憶される。次いで、データ回復処理の試みは終了する。データの回復を試みるために利用可能な別の代替技法がが存在しない場合、データの当該ページをホストへ返すことはできない。しかし、メモリ・アレイの隣接ページ間でのフィールド結合から結果としてめったに生じないような絶対的失敗が万一生じた場合のときのためにこのシステムと回復処理とは設計されている。
【００２８】
ステップ７３で、次のページ３５からの読出しデータにエラーがあり、訂正できないことが決定された場合、次のステップ７７は失敗したページのアドレスを記憶し、次いで、ページ３７への物理的接近時に次のページを求めてステップ６７へ戻るステップがとられる。図２のページ３９がこのページとなる。これにより決定されることとして、ページ３７と３５の双方がこれらページの双方からのデータの回復のために適用される処理を必要とするという点が挙げられる。次いで、ページ３７と３５の近くにある次のページ３９にステップ８１が適用される。ステップ９５で、第２の失敗したページ３５のためにデータ読出しステップ８３〜９１が反復される。３以上の失敗したページが連続して存在する場合、有効データがページから読み出されるまで各処理を通じて処理は１ステップずつ進む。
【００２９】
図５Ａは、少なくとも１つの市販ＮＡＮＤアレイで利用される１つの技法に基づいてメモリセルの行がプログラムされるシーケンスを示す。消去されたブロックの各行は連続して次々にプログラムされる。その場合１つの行には１以上のページのメモリが含まれる。図２〜４に関して上述したデータ回復の詳細がこのタイプのメモリに適用される。これらのページの行のプログラミングの順序が既知であるため、行読出しの失敗後に書き込まれる行も既知である。読出し失敗行のデータを回復するためにより高い状態にセットされて書き込まれるのは、まさにこの書き込まれた行である。例えば、行１０１から有効データを読み出すことができない場合、それらの最も高い状態に合わせてプログラムされるのはまさに次にプログラムされる行１０３のセルである。次いで、有効データになる可能性がさらに大きそうなデータが行１０１から読み出される。失敗した読出しページの他方の側の隣接行１０５については考える必要はない。なぜなら、行１０１のデータの前に隣接行１０５のデータが書き込まれているからである。したがって、行１０５に記憶されたデータ・レベルは行１０１から読み出された見かけのデータ・レベルを変化させていない。
【００３０】
しかし、別のタイプのメモリ・システムでは、この種のプログラミング行は制約とはならない。図５Ｂを参照すると、例えば、ブロックの範囲内の行はそれらの相対位置とは無関係の順序でプログラムされることが示される。例えば、行１０５が第１にプログラムされ、その後に行１０７、１０９、１１１、１１３、１１５がこの順序で続く。しかし、上記行により形成されるページの読出し動作中、上記行のプログラミングの順序が未知の場合もある。例えば、行１０７から読み出されたデータが有効でなく、ＥＣＣにより訂正できない場合、隣接行１０５と１０９のいずれがその後プログラムされたものであるか、したがって、行１０７の読出しの際の予想されるエラー原因であったかがわからない場合がある。これがわからない場合、隣接行１０５と１０９双方は行１０７からデータが再び読み出されるまで上記隣接行１０５と１０９双方の最も高い状態に合わせて再プログラムされる。言うまでもなく、順序が既知であれば、その後プログラムされた隣接行のみが上記のように処理される。この場合、行１０９はそのように処理されるが、これに対して行１０７の方はそのように処理されない。例えば、タイム・スタンプを維持することにより、あるいは、ユーザ・データの個々のセクタと関連づけられたオーバーヘッド・データの一部として順序番号をプログラミングすることにより上記順序を知ることが可能となる。
【００３１】
図５Ｂに示すある特定の例についていくつかの興味深いことを付記することができる。ブロックの中にまずプログラムすべき行１０５から最初に無効データが読み出された場合、行１０５の両側の行１４７と１１３のセル・レベルはそれらの最高レベルまで上げる必要がある。その理由として、行１０５のプログラミング後ユーザ・データを用いて双方の行がプログラムされることが挙げられる。行１０７と１１３の一方または双方から得られるフィールドが行１０５の無効な読出しを引き起す可能性があるので、これら双方の行のレベルを上げる必要がある。さらに、行１１３から無効データが最初に読み出された場合、隣接行１０５と１１１とから作成されるフィールドがエラーの原因ではないことが予想される。なぜなら行１１３がその隣接行のいずれかよりも前にプログラムされているからである。このようなケースでは、回復処理を行わずにすむことができ、行１１３内データを無効なものとしてマークすることができる。
【００３２】
図５Ｃは、上述のデータ回復処理の実行が可能な別のアレイ・アーキテクチャを示す。このアーキテクチャの１つの特定の例に関する記載が米国特許第５，５７９，２５９号にある。該特許は本明細書で上記で参照文献として取り入れられている。２つの隣接行１１７と１１９の範囲内のメモリセルに１つのブロックが形成される。すなわち、共通の消去ゲート・ライン１２１から双方の行のセルが消去される。上記ブロックの容量は１データ・セクタから多くのデータ・セクタまであるが、このブロックはプログラミングを行う単位でもある。中間消去ゲートを備えた一対のメモリセル行からなるこの構造はアレイの両端にわたって反復される。１つのブロックから無効データが読み出されると、本発明の回復処理は後でプログラムされた隣接ブロックに適用される。あるいは、どの隣接ブロックが後でプログラムされたかがわからない場合、無効データが読み出された源であるブロックに隣接するブロックの双方に対して上記回復処理は両側で適用される。
【００３３】
図６Ａと６Ｂとは、本明細書で参照文献として取り入れられている特許および特許出願と関連して、上記従来の技術で説明したある特定のＮＡＮＤシステムと共に用いられる既存のプログラミング技法を説明する図である。図３Ａと３Ｂの例の場合と同様、これらの図は、各記憶エレメントが２ビットデータすなわち４つのデータ状態を記憶する場合のメモリセル・アレイのしきい値電圧分布を示すものである。曲線１２５は、消去された状態（“１１”データ状態）でのアレイ内のセルのしきい値レベルＶTの分布を表し、このしきい値レベルＶTは負のしきい値電圧レベルである。“１０”と“００”のユーザ・データを記憶するメモリセルのしきい値電圧分布１２６と１２７は、それぞれ、０ボルトと１ボルトとの間および１ボルトと２ボルトとの間にある。曲線１２８は、“０１”データ状態に合わせてプログラムされたセルの分布を示し、これらのセルは、２ボルト以上４．５ボルト未満にセットされた最も高いしきい値電圧レベルにおけるセルである。
【００３４】
単一メモリセルに記憶されの２ビットの各ビットは、この例では、異なる論理ページから得られたものである。すなわち、各メモリセルに記憶された２ビットの各ビットは互いから得た異なる論理ページ・アドレスを持っている。下位のページ・アドレスが入力されると、図示の下位ビットがアクセスされる。上位のページ・アドレスが入力されると、図示の上位ビットがアクセスされる。
【００３５】
また、図６Ａと６Ｂは、上述したタイプのアレイ内の４状態ＮＡＮＤメモリセルのプログラムに利用される特定の既存技法を示す。第１のプログラミング・パスでは、セルのしきい値レベルは下位の論理ページから得られるビットに基づいてセットされる。当該ビットが“１”であれば、以前に消去された結果として該ビットは“１”の状態にあるので何も行われない。しかし、当該ビットが“０”であれば、セルのレベルは最初にプログラムされた状態１２６まで上げられる。それで第１のプログラミング・パスが終了する。
【００３６】
第２のプログラミング・パスでは、セルのしきい値レベルは上位の論理ページから得られるセル内に記憶されているビットに基づいてセットされる。ビットが“１”ならば、セルは、下位のページ・ビットのプログラミングに依り決められる状態１２５または１２６の一方にあるため、プログラミングは行われない。上記２つの状態の双方共“１”の上位のページ・ビットを持っている。しかし、上位のページ・ビットが“０”ならば、セルは２度プログラムされる。第１のパスが消去された状態１２５の残りのセルに結果としてなった場合、図６Ｂの上向きの矢印により示すように当該状態から最も高い状態１２８へセルはプログラムされる。しかし、セルがプログラムされて状態１２６になっている場合、第１のプログラミング・パスの結果としてセルは、図６Ｂの下向きの矢印により示すように当該状態から状態１２７へ第２のパスでさらにプログラムされる。第２のパスの結果、第１のパス・プログラミングの結果を変えることなく上位のページから“０”を記憶するように示される状態にセルはプログラムされることになる。
【００３７】
言うまでもなく、４以上の状態でメモリが動作される場合、メモリセルの規定された電圧しきい値の範囲内に状態の数に等しい複数の分布が生じることになる。さらに、固有のビット・パターンが各分布に割り当てられているとはいえ、様々なビット・パターンを割り当てることも可能である。その場合、上記ビット・パターンの間でプログラミングが行われる状態は図６Ａと６Ｂに示す状態とは異なるものであってもよい。このような変形例のいくつかが上記従来の技術で説明した特許に解説されている。
【００３８】
一般的なプログラミング電圧Ｖｐｇｍ波形が図７に示されている。プログラミング電圧Ｖｐｇｍは多くのパルスに分割され、０．２ボルトのパルスずつ上昇する。Ｖｐｇｍのステップ・サイズは０．２ボルトである。したがって、この結果得られる分布の最大幅は０．２ボルトである。
【００３９】
パルス間の時間でプログラム検証動作が実行される。すなわち、同時にプログラムされている各セルのプログラム・レベルが各プログラミング用パルス間で読み出され、プログラムされた検証レベルに等しいかこの検証レベルより大きいかが決定される。所定のメモリセルのしきい値電圧がこの検証レベルを上回った場合、Ｖｐｇｍは、所定のセルの連続セル単位が０ボルトからＶｄｄまで接続されているビットラインの電圧を上げることにより取り除かれる。同時にプログラムされているセルのうちの他のセルのプログラミングはそれらの検証レベルに達するまで続行する。
【００４０】
図６Ａ、６Ｂ、７との関連で説明した特定のＮＡＮＤシステム動作を用いて、隣接ページからのデータ回復が行われたとき、通常のプログラミング処理により、１ページのすべてのセルが最高レベル１２８まで上がることは許されない。状態１２７内のセルについては、最も高い状態１２８までセルのしきい値レベルＶTを移動させる標準的プログラミング処理は存在しない。したがって、隣接ページからの回復用データの一部として最も高いレベル１２８まで任意のページのすべてのセルを移動させることができるように、別のプログラミング様動作が追加される。“ＡＬＬ０１”コマンドに基づいて開始されるこの追加の動作が図８のフローチャートに示されている。
【００４１】
まず、システム・プログラミング・アルゴリズムがセットされて（１３１）ＡＬＬ０１コマンドが実行され、その後に、ページのアドレスをセットするアクション１３３が後続する。上記ページのメモリセルは、０１にプログラムされた状態までそのしきい値電圧が上げられる。次に、アドレス指定されたページのセルに記憶されたデータが読み出され（１３５）、その後に、すでに０１状態（１３７）にあるすべてのセルのロック・アウトが後続する。すなわち、０１状態にあるページのセルのいずれもプログラミング電圧を受け取ることはない。最も高い０１状態１２８以外の残りのセルについては、この特定の例では、１３９に図示のように、プログラミング電圧Ｖｐｇｍが１４ボルトにセットされ、パルス・カウンタ（“ＰＣ”）は０にセットされる。
【００４２】
次いで、上記動作は１つのプログラミングまたはより多くのパルスの印加（１４１）から始まるループを続け、それに、プログラムされたセルの状態の読出し（１４３）が後続する。１４５により示されるようにいずれかのセルが０１状態に達した場合、該セルが通過した（１４９）ことが決定され、次いで、それらのセルのさらなるプログラミングがロック・アウトされる。しかし、これらのセルのうちにいくつかが０１状態になっていなかった場合、処理は或る最大数（この場合３５）のプログラミング用パルスが印加されたかどうかの判定（１４７）へと続く。印加された場合、０１状態にないそのセルに関して処理が失敗したこと、および、処理が終了した（１５３）ことが述べられる。しかし、３５よりも少ないプログラミング用パルスが印加されていた場合、プログラミング電圧Ｖｐｇｍは０．２ボルトだけ上げられ、次いで、パルス・カウンタが１だけ増分される（１５５）。次いで、アクション１４１〜１５５のプログラミング・サイクルが反復される。通常の場合、ページのすべてのセルが０１状態にプログラムされたとき処理は終了する（１５３）。図６Ｃは、アドレス指定されたページのメモリセルを最も高い状態１２８に合わせてプログラムする方法を示す。上述したように、第１に読み出されて無効だった隣接ページ内のデータは当該データの回復のために再び読み出される。
【００４３】
実施態様の好適例に関連して本発明を説明してきたが、本発明が添付の請求項の最大の範囲内の保護を受ける権利を与えられるものであることが理解できよう。
【図面の簡単な説明】
【図１】本発明を実現できる例示のメモリ・システムと動作とを概略的に示す。
【図２】図１のシステムのメモリセルのアレイ内にあるメモリセルの記憶エレメントを平面図で表した例である。
【図３】図３Ａおよび３Ｂは、本発明の１つの適用を示すプログラムされたメモリセル・レベルの分布曲線である。
【図４】図１〜３Ｂのメモリ・システムの動作の一例を示すフローチャートである。
【図５Ａ】本発明を実現できる例示の構造と３つのタイプのメモリセル・アレイの動作とを示す。
【図５Ｂ】本発明を実現できる例示の構造と３つのタイプのメモリセル・アレイの動作とを示す。
【図５Ｃ】本発明を実現できる例示の構造と３つのタイプのメモリセル・アレイの動作とを示す。
【図６Ａ】データをプログラムして特定タイプの既存の不揮発性メモリセル・アレイの中へ入れる１つの技法を示す。
【図６Ｂ】データをプログラムして特定タイプの既存の不揮発性メモリセル・アレイの中へ入れる１つの技法を示す。
【図６Ｃ】図８に例示される特別の動作の一部として実行される別のプログラミング技法を示す。
【図７】図６Ａ、６Ｂ、６Ｃに示すプログラミングと共に使用できる不揮発性メモリセルのプログラミングに使用される反復プログラミング用パルスの１つのフォーマットを示す。
【図８】図６Ａと６Ｂに示す通常のデータ・プログラミングを持つ既存の不揮発性メモリセル・アレイの特定タイプの特別の動作を示すフローチャートである。
【符号の説明】
１１  メモリ
１３  コントローラ
１５  バス
１７  アドレス復号器
１９  プログラム＆読出し
２１  ＲＡＭ
２３  ＥＣＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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