(57)【特許請求の範囲】
【請求項１】
平坦化絶縁層及び該平坦化絶縁層上に形成されたエッチングストップ層からなるベース層と、
該ベース層内に形成されたビアと、
該ビア内に形成された第１のクラウン・ベース、及び、該第１のクラウン・ベースに隣接すると共に、前記ビアの上方に略円筒状の伸長部を形成する第１のクラウンを備えた第１の導電層と、
前記ビア内に形成されると共に、前記第１のクラウン・ベースを覆う少なくとも１つの周囲クラウン・ベース、及び、前記少なくとも１つの周囲クラウン・ベースに接続されると共に、前記第１のクラウンから離隔して該第１のクラウンを取り囲む前記ベース層の上部の略円筒状の伸長部を形成する少なくとも１つの周囲クラウンを備えた少なくとも１つの周囲導電層と、
を具備した半導体記憶セル構造。
【請求項２】
半導体メモリデバイスに使用する自己整合式多クラウン記憶セルの形成方法において、
平坦化絶縁層及び該平坦化絶縁層上に形成されたエッチングストップ層からなるベース層を設ける段階と、
該ベース層上に第１のサクリファイス層を形成する段階と、
前記ベース層及び前記第１のサクリファイス層を貫通したコンタクト・ビアをパターニング形成する段階と、
前記パターニング形成したビア及び前記第１のサクリファイス層上に第１の導電層を被着する段階と、
該第１の導電層をエッチングして前記第１のサクリファイス層を露出させる段階と、
該第１のサクリファイス層を除去する段階と、
前記第１の導電層でコートされパターニング形成されたビア上及び前記ベース層上に第２の導電層を被着する段階と、
該第２の導電層上に第２のサクリファイス層を被着して前記ビアを充填する段階と、
前記第２のサクリファイス層をエッチングして前記第２の導電層の一部分を露出させる段階と、
該第２の導電層の露出された部分及び残存する前記第２のサクリファイス層上に第３の導電層を被着する段階と、
該第３の導電層のエッチングを行って前記ベース層の一部分を露出させる段階と、
前記第２のサクリファイス層の残存する部分を除去してダブルクラウン記憶セル構造を形成する段階と、
を具備する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、半導体デバイス及びその製造方法に関し、特に、メモリデバイスに使用する自己整合式多クラウン記憶セル、及び該自己整合式多クラウン記憶セルの製造方法に関する。
【０００２】
【従来の技術及びその課題】
半導体装置の寸法を低減することは、半導体製造における一般に望ましい目標である。このことは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体メモリデバイスに対して当てはまる。半導体メモリデバイスの寸法が微細化し続けると共に、対応する集積密度が４×ルールによって増大し続けるにつれて、要求される蓄積電荷は略同一のままでありながら記憶セルは増々小さくなる。従来のオキシ窒化物（Ｎ／ＯまたはＯ／Ｎ／Ｏ）誘電体は、潜在的な高いトンネルリークのために記憶容量を制限する比較的低い単位面積当りの容量（４．５ｎｍの有効酸化物厚に対して、約７．７ｆＦ／μｍ２）を有している。この問題に対処するために、半球粒子状（ＨＳＧ：ｈｅｍｉｓｐｈｅｒｉｃａｌ  ｇｒａｉｎ）のでこぼこしたポリ，ディスク，フィン及び波形円筒状セル（ＣＣＣ：ｃｏｒｒｕｇａｔｅｄ  ｃｙｌｉｎｄｒｉｃａｌ  ｃｅｌｌ）を含めて種々の面積増大技術が提案されてきた。しかしながら、これらの面積増大技術は固有の限界を有している。
【０００３】
ＨＳＧ技術は狭い温度ウィンドウ内で複雑な成膜プロセスを必要とする。フィン，ディスク及びＣＣＣ形成を組み込んだ記憶セルは、主として、多数の水平方向のフィンから構成される。記憶セルの寸法が一層減少するにつれて、フィンは垂直方向の側壁に比して付加する表面積が小さい。更に、代表的なフィン型の構造物の製造は、ロバストな製造プロセスではなく、このことによって、記憶セルは、特に水平方向のフィン間の酸化物の除去及び微粒子除去の際に機械的安定性に欠けることになる。
【０００４】
従来のオキシ窒化物誘電体の限界を克服しようとする別の試みにおいて、Ｔａ２Ｏ５，Ｂａ１−ｘＳｒｘＴｉＯ３（ＢＳＴ），ＳｒＴｉＯ３及びＰｂ１−ｘＺｒｘＴｉＯ３（ＰＺＴ）を含めた高誘電率材料が、それらの高い単位面積当りの容量のために記憶用誘電体として提案されてきた。高い単位面積当りの容量は、単純なスタック型記憶セル構造の使用を理論的に許容し得るものである。しかしながら、高誘電率材料は半導体の製造に対して新しいものであり、トランジスタの汚染，ロバストな成膜プロセスの開発，新材料のエッチング，集積化の経験及び信頼性を含めた幾つかの障害が半導体製造の実施に対して存在する。
【０００５】
【課題を解決するための手段】
本発明は、従来の記憶セルシステム及び製造方法に関連する欠点及び諸問題を実質的に除去するかまたは低減する、半導体メモリデバイス記憶セルシステム及びその製造方法を提供するものである。
【０００６】
詳述すると、本発明は、増大した容量を有する記憶用コンデンサをもたらす、半導体メモリデバイスに使用する自己整合式多クラウン記憶セル構造及び該自己整合式多クラウン記憶セルを製造する方法を提供するものである。記憶セル構造の一実施例は、積層された平坦化絶縁層／エッチングストップ層／ハードマスク層にコンタクト・ビアをパターニング形成すると共に、第１の導電層を被着することによって形成することができる。前記第１の導電層及び前記ハードマスク層をエッチングして第１のクラウン及び関連する第１のクラウン・ベースを形成する。前記導電材料でコートされパターニング形成されたビア及びエッチングストップ層上に第２の導電層を被着し、該第２の導電層上に酸化物層を被着する。前記酸化物層をエッチングして、第３の導電層を被着する。前記導電材料をエッチングして、前記エッチングストップ層を露出させることができると共に、残存する酸化物層をエッチングして、記憶セル構造のダブルクラウン実施例における第２のクラウンを形成する。
【０００７】
前記導電性材料でコートされパターニング形成されたビア及び前記エッチングストップ層上に第２の導電層を被着し、該第２の導電層上に酸化物層を被着し、該酸化物層をエッチングし、第３の導電層を被着し、該第３の導電層をエッチングして前記エッチングストップ層を露出させ、残存する酸化物層をエッチングする前記各段階を繰り返すことによって、付加的なクラウンを形成して、３つ以上のクラウンの形成された記憶セル構造をもたらすことができる。
【０００８】
本発明の自己整合式半導体記憶セルは、製造プロセスの際に多数のクラウンを形成することによって、表面積が増加するという技術的利点をもたらすものである。表面積を増大することによって、同等の寸法の従来の記憶セルと比較して記憶容量を増大させることができる。
【０００９】
本発明は幾つかの製造上の利点をもたらすものである。ビア形成を使用することによって、記憶セルの多クラウン形成が真に自己整合され、これによって、記憶セルの形成において１つのフォトマスク段階が除去される。最初のビアから各クラウンを形成する簡略化されたプロセスの流れは、ポリシリコン・ビア形成を助ける。本発明の製造プロセスはまた、簡易なクラウン・プロセス及びでこぼこしたポリの形成プロセスと両立できる。これらの製造上の利点によって、記憶セルを製造する上での複雑さ及びコストが低減される。
【００１０】
本発明の教示によって形成される多クラウン記憶セルは、ビア内に含まれる各クラウンのクラウン・ベースを有する構造を組み込んでいる。この構造は製造の際及び最終的形成のとき双方にて改良された機械的安定性をもたらす。この構造はまた容易に拡張可能であって、比較的小さいセル構造内にクラウンの数を増大することができる。
【００１１】
【発明の実施の形態】
本発明の自己整合式多クラウン記憶セルは、２５６Ｍｂ及び１ＧｂのＤＲＡＭを含んだ半導体装置に使用される誘電体を用いて形成される。多クラウン記憶セルは、他の比較的高い誘電率材料は勿論のこと、Ｎ／Ｏ，Ｏ／Ｎ／Ｏ，Ｔａ２Ｏ５，ＢＳＴ及びＰＺＴ等の誘電率材料を用いて形成することができる。本発明の多クラウン記憶セル構造形成方法論は、１つのフォトパターニング（ＳＮパターニング）段階を除去しながら規定された寸法の自己整合式記憶セルの形成を可能にする。本発明は一層ロバストな記憶セル形成プロセス及び優れた機械的安定性を有する記憶セル構造を提供する。
【００１２】
図１ないし図１１は、ダブルクラウン記憶セル構造に対する自己整合式多クラウン記憶セル形成プロセスを図示している。しかしながら、本発明の形成方法論は３つ以上のクラウンを有する記憶セルを提供できることを了知すべきである。ビアの寸法，ポリシリコンの厚さ及びクラウンの間隔を低減することにより、略同一のメモリアレイ表面積内に３つ以上のクラウンが形成された多クラウン記憶セルを構築することができる。本発明の自己整合式記憶セル製造プロセスは、記憶ノード（ＳＮ）パターニング段階を除去すべく、プロセスの流れを変更することによって単一のクラウンセルを形成するのに使用することができることを更に了知すべきである。
【００１３】
図１は、テトラエチルオキシレンの分解によって形成された酸化物（ＴＥＯＳ酸化物）またはＢＰＳＧ（ｂｏｒｏｎ  ｐｈｏｓｐｈａｔｅ  ｓｉｌｉｃａｔｅｇｌａｓｓ）等の絶縁材料から成り得るメモリセル平坦化層１２を示しており、この平坦化層１２はこの層の上に被着された比較的薄いエッチングストップ層１４及びこのエッチングストップ層１４の上に被着された比較的厚いハードマスク層１６を有している。ハードマスク層１６は第１のサクリファイス層（ｆｉｒｓｔ  ｓａｃｒｉｆｉｃｉａｌ  ｌａｙｅｒ）である。エッチングストップ層１４及びハードマスク層１６は、スパッタリングまたは化学的気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）プロセスを用いて被着することができる。エッチングストップ層１４は、ハードマスク層１６をエッチングするときのエッチングストップとして用いられる。エッチングストップ層１４はＳｉ３Ｎ４を含んだ種々の絶縁材料から成り得るのに対し、ハードマスク層１６は酸化物（例えば、ドープトまたはノンドープトＳｉＯ２），ＴｉＮ及びＳＯＧ（ｓｐｕｎ−ｏｎ−ｇｌａｓｓ）を含む種々のマスク材料から成り得る。図１ないし図６に示す典型的多クラウン記憶コンデンサ及び形成方法論に対して、エッチングストップ層１４はＳｉ３Ｎ４から成り、ハードマスク層１６はＴＥＯＳ酸化物から成っている。
【００１４】
図２に示すように記憶ノードビア１８をパターニング形成して、半導体層１０内にコンタクトを露出させる。略円筒状断面のビア１８は、自己整合式セルの形成後に記憶ノード（ＳＮ：ｓｔｏｒａｇｅ  ｎｏｄｅ）形状にフィットさせるために、平坦化層，エッチングストップ層及びハードマスク層の種々の高さに応じた変化する高さを有する。ハードマスク層１６及びエッチングストップ層１４の組み合わされた厚さは、所望する記憶セルのクラウンの高さに応じて決定される。多クラウン記憶セル形成パラメータの１つの典型的なセットを表１にまとめてある。
【００１５】
【表１】
0004282101.tif 000002
【表２】
0004282101.tif 000003
【００１６】
普通の丸いビアと比較して本発明の低減されたビアの幅のために、自已整合式ビアエッチング段階を好ましくは用いるべきである。導電層のエッチングは記憶ノードを形成しこれを分離するために、この自己整合式ＳＮエッチングは何らの付加的なフォトパターニング段階を要求するものではない。
【００１７】
ビア１８をパターニングして異方性エッチングを行った後、インシトゥーＰドープト（ＩＳＤ：ｉｎ−ｓｉｔｕ  Ｐ−ｄｏｐｅｄ）ポリシリコン等の導電性材料をビア１８の内表面及びハードマスク層１６の表面上に被着して、図３に示すように第１の導電層２０を形成する。第１の導電層２０は、図３に示すように、ビア１８の側壁を覆ってビア１８内に延びている。多クラウン記憶セル構造を形成すべく本発明のプロセスによって説明された各連続する導電層は、ＣＶＤまたはプラズマＣＶＤ成膜プロセスの何れかを用いて被着されたＩＳＤポリシリコンから成り得る。
【００１８】
図４に示すように適切なエッチングによって第１の導電層２０をエッチバックして、導電層２０をビア１８の垂直な側壁上に残すようにする。次に、図５に示すように、ハードマスク層１６を除去するエッチングを行う。図３、図４及び図５に示すプロセス段階によって、記憶セルの第１のクラウン２２及び第１のクラウン・ベース２３が形成される。図５に示すように、第１のクラウン・ベース２３はビア１８領域内に形成され、一方、第１のクラウン２２はビア１８の上方に伸長する。第１のクラウン２２は、第１のクラウン・ベース２３からビア１８の上方に伸長する略円筒状の伸長部を形成する。ビア１８内に第１のクラウン・ベース２３を形成することにより、第１のクラウン２２には機械的安定性が与えられる。
【００１９】
図６に示すように、露出したエッチングストップ層１４，ビア１８，第１のクラウン２２の壁面及び第１のクラウン・ベース２３に沿って第２の導電層２４を被着して、ビア１８の底部，第１のクラウン２２及び第２のクラウン３０の間にコンタクトをもたらすようにする。第２のサクリファイス層２６即ちスペーサ層２６を第２の導電層２４上に成長させて、ビア１８を充填して、連続的なクラウン間のスペーサとして機能するようにする。このスペーサ層２６は、ＣＶＤまたはプラズマＣＶＤ成膜プロセスを用いて被着されたドープトまたはノンドープトＳｉＯ２から成り得る。次いで、スペーサ層２６をエッチバックして、図８に示すように特定の領域の第２の導電層２４及びスペーサ層２６を露出させる。
【００２０】
次いで、図９に示すように、スペーサ層２６及び第２の導電層２４の露出部分に沿って第３の導電層２８を被着して、第２のクラウン３０を形成する。次いで、エッチバック・プロセスを図９の構造に適用して、記憶セルの上面に関連する第３の導電層２８及び記憶セル間に関連する底部の導電層（ポリシリコン）をエッチング除去して、図１０に示すような第２のクラウン３０及び多クラウン記憶セル１０を形成する。次に、残存する酸化物スペーサ層２６をエッチバックして、図１１に示すように、本発明の教示による自己整合式ダブルクラウン記憶セル構造１０をもたらす。代替実施例において、導電層エッチバック・プロセスは、スペーサ層２６及び第２の導電層２４が露出されるまで第３の導電層２８について行うことができる。次いで、酸化物スペーサ層２６をエッチバックすることができ、引き続き、第２の導電層２４のエッチバック及び残存するエッチングストップ層１４の除去を行って、ダブルクラウン記憶セル構造１０をもたらす。図６ないし図１１に説明したプロセスを多数回繰り返して、付加的クラウンを成長させることができる。
【００２１】
第１のクラウン２２と同様に、第３の導電層２８は、ビア１８の上方に第２のクラウン３０を、またビア１８内に第２のクラウン・ベース３３を形成する。第２のクラウン３０は第１のクラウン２２の回りを取り囲んで形成されると共に、スペーサ２６によって規定される距離だけ第１のクラウン２２から離隔している。第２のクラウン・ベース３３はビア１８内に形成されて、製造の際及び製造の後の双方にて第２のクラウン３０の機械的安定性を高める構造をもたらす。
【００２２】
図１１の実施例の製造されたダブルクラウン記憶セル構造１０は、この自己整合式ダブルクラウン記憶セル１０が１つのビア及び１つのＳＮパターンを有するこれまで提案された記憶セルに比して小さいセル分離を有するので、これまで開発された２５６Ｍ記憶セルに比して大きなセル寸法を有する。例えば、図１１のダブルクラウン記憶セル１０の全表面積は、０．５μｍのＳＮ高さにて簡易なスタック型セル（ＳＴＣ：ｓｔａｃｋｅｄ  ｃｅｌｌ）の寸法の略３．２倍であり得る。
【００２３】
一実施例において、各導電層をエッチングするのに使用される導電層エッチバック・プロセスは、各ポリシリコン層の表面を粗くして、平滑なダブルクラウン・セルと比較してダブルクラウン記憶セル１０の表面積を増大すべく、ＡＭＡＴＰ−５０００エッチャーを使用することを含み得る。更に、多クラウン記憶セル１０の全表面積をより小さなビア及びより幅の狭いスペーサを使用することによって増大してトリプルクラウンセルを形成するとすれば、または導電層（例えば、ポリシリコン）エッチング・プロセスによってダブルクラウンセルに関連してでこぼこしたポリシリコン表面が得られれば、この自己整合式多クラウン記憶セル１０の使用を１Ｇｂ  ＤＲＡＭに拡張することができる。本発明の記憶セル構造は、適切な誘電体の成膜及び上部プレートの形成に基づいて多クラウン型コンデンサを形成するものである。
【００２４】
図１２は、本発明の２つのダブルクラウン記憶セル構造実施例を組み込れたＤＲＡＭセルを示している。図１２において、メモリセル平坦化層１２は、トランジスタ対が形成された半導体基板１００上に形成されている。各トランジスタは、ドレイン領域１６０及び接続されたビット線２００を共有しながら、ソース領域１４０及びゲート電極１８０を有している。ビット線２００及びドレイン領域１６０は、フィールド酸化物１２０によってアクティブ領域及び素子分離領域に分割された半導体基板１００のアクティブ領域上に形成されている。絶縁層１９０を得られた構造体の全表面に渡って形成して、トランジスタ同士を絶縁することができる。平坦化層１２は絶縁層１９０の機能を果たすことができる。次いで、図１ないし図１１及び関連する本文で説明したプロセスによって、得られた構造体上に多クラウン記憶セル構造１０を形成する。トランジスタは記憶ノード・コンタクトをビット線２００に結合している。Ｏ／Ｎ／Ｏなどの誘電体材料２１０が、多クラウン記憶セル構造１０の全表面上に被着される。不純物がドープされたポリシリコン等の上部プレート材料が誘電体材料２１０上に被着されて、上部プレート２２０を形成する。得られたＤＲＡＭセル構造は２つのダブルクラウン記憶コンデンサ２４０，２５０を組み込んでいる。
【００２５】
要約すると、本発明は、半導体メモリデバイスに使用される自己整合式多クラウン記憶セル構造及びその製造方法を提供して、容量が増大した記憶コンデンサをもたらすものである。一実施例において、積層された平坦化絶縁層／エッチングストップ層／ハードマスク層中にコンクタト・ビアをパターニング形成し、第１の導電層を被着し、該第１の導電層をエッチングし、前記ハードマスク層をエッチングし、前記導電層がコートされパターニング形成されたビア及び前記エッチングストップ層上に第２の導電層を被着し、該第２の導電層上に酸化物層を被着し、該酸化物層をエッチングし、第３の導電層を被着し、（ポリシリコン等の）導電層材料をエッチンク化て前記エッチングストップ層を露出させ、かつ残りの酸化物層をエッチングすることによって、ダブルクラウン記憶セル構造を形成することができる。最後の幾つかの段階を繰り返して、３つ以上のクラウンを有する記憶セル構造を形成することができる。本発明の自己整合式多クラウン記憶セルは、所定のメモリアレイ表面領域内にて、増大した記憶セル表面積及び増大した電荷蓄積容量をもたらすものである。本発明の製造方法論は、フォトパターンレベルを除去すると共に、一層ロバストな製造プロセス及び機械的安定性が増大した記憶セルをもたらす。
【００２６】
以上、本発明を詳細に説明したが、特許請求の範囲によって述べられるこの発明の精神及び範囲にもとること無く、種々の修正、変換及び変更を行い得ることを了知すべきである。
【００２７】
以上の説明に関して更に以下の項を開示する。
【００２８】
（１）ベース層と、
該ベース層内に形成されたビアと、
該ビア内に形成された第１のクラウン・ベース、及び、該第１のクラウン・ベースに隣接すると共に前記ビアの上方に略円筒状の伸長部を形成する第１のクラウンを備えた第１の導電層と、
前記ビア内に形成されると共に前記第１のクラウン・ベースを覆う少なくとも１つの周囲クラウン・ベース、及び、前記少なくとも１つの周囲クラウン・ベースに接続されると共に前記第１のクラウンから離隔して該第１のクラウンを取り囲む前記ベース層の上部の略円筒状の伸長部を形成する少なくとも１つの周囲クラウンを備えた少なくとも１つの周囲導電層と、を具備した半導体記憶セル構造。
【００２９】
（２）前記少なくとも１つの周囲導電層が、前記ビア内に形成されると共に前記第１のクラウン・ベースを覆う第２のクラウン・ベース、及び、該第２のクラウン・ベースに接続されると共に前記第１のクラウンから離隔して該第１のクラウンを取り囲む前記ベース層の上部の略円筒状の伸長部を形成する第２のクラウンを備えた第２の導電層を含む、第１項記載の記憶セル構造。
【００３０】
（３）前記少なくとも１つの周囲導電層が第２の導電層及び第３の導電層を含み、
第２の導電層が、
前記ビア内に形成されると共に、前記第１のクラウン・ベースを覆う第２のクラウン・ベースと、
該第２のクラウン・ベースに接続されると共に、前記第１のクラウンから離隔して該第１のクラウンを取り囲む前記ベース層の上部の略円筒状の伸長部を形成する第２のクラウンと、を備え、
前記第３の導電層が、
前記ビア内に形成されると共に、前記第２のクラウン・ベースを覆う第３のクラウン・ベースと、
該第３のクラウン・ベースに接続されると共に、前記第２のクラウンから離隔して該第２のクラウンを取り囲む前記ベース層の上部の略円筒状の伸長部を形成する第３のクラウンと、を備えた、第１項記載の記憶セル構造。
【００３１】
（４）前記第１のクラウン及び前記第１のクラウン・ベースが、
積層された平坦化絶縁層／エッチング・ストップ層／ハードマスク層中にコンタクト・ビアをパターニング形成し、
前記パターニング形成されたビア及び前記ハードマスク層上に第１の導電層を被着し、
該第１の導電層をエッチングして前記ハードマスク層を露出させ、
該ハードマスク層をエッチングして前記エッチングストップ層を露出させる、ことによって形成される、第１項記載の記憶セル構造。
【００３２】
（５）前記ベース層は酸化物で形成された絶縁層を備えた第１項記載の記憶セル構造。
【００３３】
（６）各導電層はポリシリコンを備えた第１項記載の記憶セル構造。
【００３４】
（７）各導電層は化学的気相成長法を用いて被着されたポリシリコンを備えた第１項記載の記憶セル構造。
【００３５】
（８）多数のクラウン上に被着された誘電体と、
該誘電体及び前記記憶セル構造に渡って被着されて多クラウン記憶コンデンサを形成する上部プレート層と、を更に具備した第１項記載の記憶セル構造。
【００３６】
（９）半導体メモリデバイスに使用する自己整合式多クラウン記憶セルの形成方法において、
平坦化されたベース層を設ける段階と、
該ベース層中にコンタクト・ビアをパターニング形成する段階と、
前記ベース層上に第１のサクリファイス層を形成する段階と、
前記パターニング形成したビア及び前記第１のサクリファイス層上に第１の導電層を被着する段階と、
該第１の導電層をエッチングして前記第１のサクリファイス層を露出させる段階と、
該第１のサクリファイス層を除去する段階と、
前記導電性材料でコートされパターニング形成されたビア上及び前記ベース層上に第２の導電層を被着する段階と、
該第２の導電層上に第２のサクリファイス層を被着して前記ビアを充填する段階と、
前記第２のサクリファイス層をエッチングして前記第２の導電層の一部分を露出させる段階と、
該第２の導電層の露出された部分及び残存する前記第２のサクリファイス層上に第３の導電層を被着する段階と、
前記導電層のエッチングを行って前記ベース層の一部分を露出させる段階と、
前記第２のサクリファイス層の残存する部分を除去してダブルクラウン記憶セル構造を形成する段階と、を具備する方法。
【００３７】
（１０）前記第１のサクリファイス層及び前記第２のサクリファイス層の双方は酸化物を備えた第９項記載の方法。
【００３８】
（１１）前記ベース層はエッチングストップ層を更に備えた第９項記載の方法。
【００３９】
（１２）前記導電性材料でコートされパターニング形成されたビア及び前記ベース層上に第４の導電層を被着する段階と、
該第４の導電層上に第３のサクリファイス層を被着する段階と、
該第３のサクリファイス層をエッチングして前記第４の導電層の一部分を露出させる段階と、
該第４の導電層の露出された部分及び残存する前記第３のサクリファイス層上に第５の導電層を被着する段階と、
エッチングを行って前記ベース層を露出させる段階と、
残存する前記第３のサクリファイス層をエッチングすることによって、３つのクラウンを有する記憶セル構造を形成する段階と、を更に具備した第９項記載の方法。
【００４０】
（１３）前記導電性材料でコートされパターニング形成されたビア及び前記ベース層上に第４の導電層を被着する段階と、
該第４の導電層上に第４のサクリファイス層を被着する段階と、
該第４のサクリファイス層をエッチンク化て前記第４の導電層の一部分を露出させる段階と、
該第４の導電層の露出部分及び残存する前記第４のサクリファイス層上に第５の導電層を被着する段階と、
導電性材料をエッチングして前記ベース層を露出させる段階と、
前記残存する第４のサクリファイス層をエッチングする段階と、
前記導電性材料でコートされパターニング形成されたビア及び前記エッチングストップ層上に第６の導電層を被着する段階と、
該第６の導電層上に第５のサクリファイス層を被着する段階と、
該第５のサクリファイス層をエッチングして前記第６の導電層の一部分を露出させる段階と、
該第６の導電層の露出部分及び残存する前記第５のサクリファイス層上に第７の導電層を被着する段階と、
導電性材料をエッチングして前記ベース層を露出させる段階と、
前記残存する第５のサクリファイス層をエッチングすることにより４つのクラウンを有する記憶セル構造を形成する段階と、を更に具備した第９項記載の前記方法。
【００４１】
（１４）前記導電性材料をエッチングして前記ベース層を露出させる段階が、
前記第３の導電層をエッチングして、残存する前記第２のサクリファイス層及び前記第２の導電層の一部分を露出させる段階と、
前記第２の導電層の露出部分をエッチングして、前記ベース層を露出させる段階と、を更に備えた第９項記載の方法。
【００４２】
（１５）前記ベース層は酸化物から形成された絶縁層及び該絶縁層上に被着されたＳｉ３Ｎ４を含むエッチングストップ層を更に備えた第９項記載の方法。
【００４３】
（１６）各導電層は化学的気相成長法を用いて被着されたポリシリコンを含む第９項記載の方法。
【００４４】
（１７）前記第２のサクリファイス層は化学的気相成長法を用いて被着されたＳｉＯ２を含む第９項記載の方法。
【００４５】
（１８）前記記憶セル構造上に誘電体を被着する段階と、該誘電体一面に上部プレートを被着して多クラウン記憶コンデンサを形成する段階と、を更に具備した第９項記載の方法。
【００４６】
（１９）半導体メモリデバイスに使用する多クラウン記憶コンデンサにおいて、
酸化物から形成された平坦化絶縁層を備えたベース層と、
該ベース層内に形成されたビアと、
該ビア内に形成された第１のクラウン・ベース、及び、該第１のクラウン・ベースに隣接すると共に前記ビアの上方に略円筒状の伸長部を形成する第１のクラウンを備えた第１のドープト導電層と、
前記ビア内に形成されると共に前記第１のクラウン・ベースを覆う第２のクラウン・ベース、及び、該第２のクラウン・ベースに接続されると共に前記第１のクラウンから離隔して該第１のクラウンを取り囲む前記ベース層の上部の略円筒状の伸長部を形成する第２の周囲クラウンを備えた第２のドープト導電層と、
前記クラウンの各表面及び前記クラウン・ベースの各表面上に被着された誘電体と、
該誘電体を覆ってダブルクラウン記憶コンデンサを形成する上部プレートと、を具備した多クラウン記憶コンデンサ。
【００４７】
（２０）前記ビア内に形成されると共に前記第２のクラウン・ベースを覆う第３のクラウン・ベース、及び、該第３のクラウン・ベースに接続されると共に前記第２のクラウンから離隔して該第２のクラウンを取り囲む前記ベース層の上部の略円筒形の伸長部を形成する第３の周囲クラウンを備えた第３のＰドープト導電層と、
前記第３のクラウン及び前記第３のクラウン・ベース上に被着されて、トリプルクラウン記憶コンデンサを形成する誘電体と、を更に具備した第１９項記載の多クラウン記憶コンデンサ。
【００４８】
（２１）半導体層と、
該半導体層の表面に設けられると共に、第１及び第２のソース／ドレイン領域及びゲートを備えたトランジスタと、
前記第１のソース／ドレイン領域に電気的に結合されたビット線と、
メモリデバイス一面に設けられると共に、前記第２のソース／ドレイン領域上にビアを含む絶縁領域と、
前記第２のソース／ドレイン領域と接触する記憶ノード構造体であって、前記ビアの内壁に沿って形成されると共に、該ビアから離隔して前記絶縁領域を超えて伸長する第１のクラウン、及び、前記絶縁領域から離隔すると共に前記第１のクラウンから距離を置いて伸長する第２のクラウンを備えた前記記憶ノード構造体と、
該記憶ノード構造体一面に形成された誘電体層と、
該誘電体層一面に形成された上部プレート層と、を具備したメモリデバイス。
【００４９】
（２２）前記記憶ノード領域が、前記絶縁領域から離隔すると共に前記第２のクラウンから距離を置いて伸長する第３のクラウンを更に備えた第２１項記載のメモリデバイス。
【００５０】
（２３）前記記憶ノード構造体が、前記絶縁領域から離隔して伸長する複数の付加的なクラウンを更に備え、各クラウンが他の全てのクラウンから距離を置いている、第２１項記載のメモリデバイス。
【００５１】
（２４）前記各クラウンが導電性材料を含む第２１項記載のメモリデバイス。
【００５２】
（２５）前記各クラウンがポリシリコンを含む第２１項記載のメモリデバイス。
【００５３】
（２６）容量が増大した記憶コンデンサをもたらす、半導体メモリデバイスに使用する自己整合式多クラウン記憶セル構造１０及びその製造方法。ダブルクラウン記憶セル構造実施例１０は、絶縁層１２，エッチングストップ層１４及びハードマスク層１６を含み得る平坦化ベース層にコンタクト・ビア１８をパターニング形成し、第１の導電層２０を被着し、第１の導電層２０をエッチングし、ハードマスク層１６をエッチングし、導電性材料でコートされパターニング形成されたビア１８及びエッチングストップ層１４上に第２の導電層２４を被着し、第２の導電層２４上にサクリファイス（酸化物）層２６を被着し、サクリファイス層２６をエッチングし、第３の導電層２８を被着し、かつ導電性材料及び残存するサクリファイス層２６をエッチングすることによって形成することができる。最後の幾つかの段階を繰り返して、３つ以上のクラウンを有する記憶セル構造１０を形成することができる。
【図面の簡単な説明】
【図１】絶縁層上に積層されたエッチングストップ層／ハードマスク層の平面的な被着状態を示す断面図である。
【図２】図１の積層された絶縁層／エッチングストップ層／ハードマスク層内のビア領域の形成を示す断面図である。
【図３】図２のビアを有する構造内に記憶ノードをパターン形成すべく導電層を被着した状態を示す断面図である。
【図４】導電性材料をエッチングした後の図３の構造を示す断面図である。
【図５】ハードマスクをエッチングして、本発明による多クラウン記憶セルの第１のクラウンを形成した後の図４の構造を示す断面図である。
【図６】図５の構造一面に第２の導電層を成長させた状態を示す断面図である。
【図７】図６の構造上に酸化物層を被着した状態を示す断面図である。
【図８】酸化物層をエッチングした後の図７の構造を示す断面図である。
【図９】図８の構造上に導電層を被着形成した状態を示す断面図である。
【図１０】導電性材料をエッチングした後の図９の構造を示す断面図である。
【図１１】酸化物を選択的にエッチングして、本発明による多クラウン記憶セルの一実施例を得た状態を示す断面図である。
【図１２】本発明の教示によって２つのダブルクラウン記憶コンデンサを組み込んだＤＲＡＭセルを示す断面図である。
【符号の説明】
１０  多クラウン記憶セル
１２  平坦化層
１４  エッチングストップ層
１６  ハードマスク層
１８  ビア
２０  第１の導電層
２２  第１のクラウン
２３  第１のクラウン・ベース
２４  第２の導電層
２６  第２のサクリファイス層（スペーサ層）
２８  第３の導電層
３０  第２のクラウン
３３  第２のクラウン・ベース
１００  半導体基板
１２０  フィールド酸化物
１４０  ソース領域
１６０  ドレイン領域
１８０  ゲート電極
２００  ビット線
２１０  誘電体材料
２２０  上部プレート
【図１】
0004282101.tif 000004
【図２】
0004282101.tif 000005
【図３】
0004282101.tif 000006
【図４】
0004282101.tif 000007
【図５】
0004282101.tif 000008
【図６】
0004282101.tif 000009
【図７】
0004282101.tif 000010
【図８】
0004282101.tif 000011
【図９】
0004282101.tif 000012
【図１０】
0004282101.tif 000013
【図１１】
0004282101.tif 000014
【図１２】
0004282101.tif 000015