(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差するように配置される複数のビット線と、
前記ワード線に対して平行に延びるように設けられた導電層と、
前記導電層と前記ビット線とが交差する位置に配置されるメモリセルと、
所定の数の前記メモリセルごとに設けられ、前記ワード線と前記導電層とを接続する複数の裏打ち配線とを備え、
所定の数の前記ビット線がそれぞれ配置される第１ブロックおよび第２ブロックにおいて、データの読み出し時に同時に選択される前記第１ブロックのビット線の前記第１ブロックの端部を基準とする位置と、前記第２ブロックのビット線の前記第２ブロックの端部を基準とする位置とが異なるように構成されている、メモリ。
【請求項２】
複数のワード線と、
前記複数のワード線に交差するように配置される複数のビット線と、
前記ワード線に対して平行に延びるように設けられた導電層と、
前記導電層と前記ビット線とが交差する位置に配置されるメモリセルと、
所定の数の前記メモリセルごとに設けられ、前記ワード線と前記導電層とを接続する複数の裏打ち配線とを備え、
所定の数の前記ビット線がそれぞれ配置される複数の第１ブロックおよび複数の第２ブロックにおいて、データの読み出し時に同時に選択される前記複数の第１ブロックのうちの１つの前記第１ブロックのビット線の前記第１ブロックの端部を基準とする位置と、前記複数の第２ブロックのうちの１つの前記第２ブロックのビット線の前記第２ブロックの端部を基準とする位置とが異なるように構成されている、メモリ。
【請求項３】
前記第１ブロックの複数のビット線のうち、端部側に配置されるビット線が選択された場合に、前記第２ブロックの複数のビット線のうち、中央部側に配置されるビット線が選択されるように構成されている、請求項１または２に記載のメモリ。
【請求項４】
前記第１ブロックの前記端部側のビット線のうち、端部に配置されるビット線が選択された場合に、前記第２ブロックの前記中央部側のビット線のうち、中央部近傍に配置されるビット線が選択されるように構成されている、請求項３に記載のメモリ。
【請求項５】
所定の数の前記ビット線に接続されるセンスアンプと、
前記ビット線と前記センスアンプとの間に配置され、前記ビット線のそれぞれと接続されるトランジスタと、
前記トランジスタのゲートに接続される第１配線とをさらに備え、
前記第１配線は、データの読み出し時に、前記第１ブロックおよび前記第２ブロックのビット線を同時に選択する際に、前記第１ブロックに含まれる前記ビット線のそれぞれに接続される前記トランジスタのうち、端部側に配置される前記トランジスタをオン状態にするとともに、前記第２ブロックに含まれる前記ビット線のそれぞれに接続される前記トランジスタのうち、中央部側に配置される前記トランジスタをオン状態にするように構成されている、請求項３または４に記載のメモリ。
【請求項６】
前記第１ブロックに含まれる前記複数のビット線と接続される第１センスアンプと、前記第２ブロックに含まれる前記複数のビット線と接続される第２センスアンプとをさらに備え、
前記第１センスアンプは、実質的に端部側から中央部近傍に向かってデータが読み出される複数の前記ビット線に接続され、前記第２センスアンプは、実質的に中央部側から端部側に向かってデータが読み出される複数の前記ビット線に接続され、
前記第１センスアンプと前記第２センスアンプとは、同時に選択されるように構成されている、請求項３または４に記載のメモリ。
【請求項７】
前記センスアンプと前記ビット線との間に設けられる第２配線をさらに備え、
前記第２配線は、前記第１センスアンプと前記第２センスアンプとを接続するように構成されている、請求項６に記載のメモリ。
【請求項８】
前記ビット線から出力されるデータを出力する第１出力回路および第２出力回路と、
一方端が前記複数のビット線のうちの一定数のビット線に接続され、他方端が前記第１出力回路または前記第２出力回路に接続される複数のセンスアンプとをさらに備え、
前記第１出力回路に接続される前記複数のセンスアンプには、前記複数の第１ブロックに配置されるビット線が接続されるとともに、前記第２出力回路に接続される前記複数のセンスアンプには、前記複数の第２ブロックに配置されるビット線が接続され、
前記センスアンプは、前記第１出力回路に接続される前記複数のセンスアンプのうち、第１センスアンプに接続される前記一定数のビット線は、前記第１ブロックの端部から中央部に向かってデータが読み出され、前記第２出力回路に接続される前記複数のセンスアンプのうち、第２センスアンプに接続される前記一定数のビット線は、前記第２ブロックの中央部近傍から端部に向かってデータが読み出され、
前記第１センスアンプと前記第２センスアンプとは、同時に選択されるように構成されている、請求項２に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、ダイオードを含むメモリセルを備えたメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、ダイオードをそれぞれ含む複数のメモリセルがマトリクス状に配置されたクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示された従来のダイオードＲＯＭでは、複数のワード線と、複数のワード線に交差するように配置され、所定の間隔を隔てて隣接するように配置される複数のビット線と、ワード線とビット線とが交差する位置に配置されるダイオードからなる複数のメモリセルと、ビット線に接続され、選択されたメモリセルから読み出されるデータを判別するためのセンスアンプとを備えている。このダイオードＲＯＭでは、センスアンプから、ビット線およびダイオードを介してワード線に流れる電流をセンスアンプが検知することにより、メモリセルのデータの判別を行っている。なお、各ワード線に接続される各メモリセルを構成する各ダイオードのカソードは、共通の導電層（不純物領域）により構成されている。
【０００４】
【特許文献１】特開２００７−５５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された従来のダイオードＲＯＭでは、各ビット線からワード線の端部まで流れる電流が通過する導電層の距離がビット線ごとに異なる。このため、ビット線とワード線の端部との間の導電層の距離が短い場合には、セル電流は大きくなり、ビット線とワード線の端部との間の導電層の距離が長い場合には、セル電流は小さくなる。したがって、ビット線とワード線の端部との間の導電層の距離が短い場合には、ビット線には大きな電流が流れる。たとえば、多ビットからなるメモリセルでは、各ビットにおいて大きな電流が流れるビット線が選択された場合、全体として大きな電流が流れるという不都合がある。その結果、全体として消費電流（消費電力）が増加するという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明のメモリは、複数のワード線と、複数のワード線に交差するように配置される複数のビット線と、ワード線に対して平行に延びるように設けられた導電層と、導電層とビット線とが交差する位置に配置されるメモリセルと、所定の数のメモリセルごとに設けられ、ワード線と導電層とを接続する複数の裏打ち配線とを備え、隣接する裏打ち配線によって挟まれる所定の数のビット線がそれぞれ配置される第１ブロックおよび第２ブロックにおいて、データの読み出し時に同時に選択される第１ブロックのビット線の第１ブロックの端部を基準とする位置と、第２ブロックのビット線の第２ブロックの端部を基準とする位置とが異なるように構成されている。
【発明の効果】
【０００８】
本発明では、上記のように、第１ブロックおよび第２ブロックにおいて、データの読み出し時に同時に選択される第１ブロックのビット線の第１ブロックの端部を基準とする位置と第２ブロックのビット線の第２ブロックの端部を基準とする位置とが異なるように構成する。これにより、たとえば、メモリセルがダイオードを含み、各導電層に接続されるメモリセルのそれぞれに含まれるダイオードのカソードが、共通の導電層により構成される場合において、第１ブロックでは、第１ブロックの端部に位置するビット線のデータを読み出すとともに、第２ブロックでは、第２ブロックの中央部近傍に位置するビット線のデータを読み出すように構成することができる。この場合、端部に位置するビット線は、ビット線に接続されるメモリセルと裏打ち配線との間の導電層の距離が小さいので、大きな電流が流れるとともに、中央部近傍に位置するビット線は、メモリセルと裏打ち配線との間の導電層の距離が大きいので、小さな電流が流れる。そして、第１ブロックでは端部に位置するビット線のデータを読み出すとともに、第２ブロックでは中央部近傍に位置するビット線のデータを読み出すように構成すれば、第１ブロックおよび第２ブロックの両方において端部に位置するビット線からデータを読み出す場合と異なり、同時に読み出されるビット線に大きな電流と小さな電流とが流れる。これにより、大きな電流同士が流れる場合よりも流れる電流量の大きさを小さくすることができる。その結果、消費電流（消費電力）が増加するのを抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）の構成を示した回路図である。
【００１１】
第１実施形態によるダイオードＲＯＭは、図１に示すように、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ領域６とを備えている。アドレス入力回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、ワード線（ＷＬ）７が接続されている。また、ワード線７に対して平行に延びるように導電層８が設けられている。また、ワード線７と導電層８とは、後述する８つのメモリセル１１ごとに設けられる裏打ち配線９により接続されている。また、ロウデコーダ２は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線７を選択して、そのワード線７の電位をＬレベル（ＧＮＤ＝０Ｖ）に立ち下げるとともに、選択したワード線７以外のワード線７の電位を、Ｈレベル（Ｖｃｃ）にする機能を有する。
【００１２】
また、カラムデコーダ３には、ワード線７と直交するように配置された複数のビット線（ＢＬ）１０が接続されている。また、隣接する裏打ち配線９間には、８つのビット線１０（１０ａ〜１０ｈ、１０ｉ〜１０ｐ）が挟まれている。なお、裏打ち配線９に挟まれている複数のビット線１０ａ〜１０ｈが配置される領域を、第１ブロックとし、複数のビット線１０ｉ〜１０ｐが配置される領域を、第２ブロックとする。
【００１３】
また、メモリセルアレイ領域６には、複数のメモリセル１１がマトリクス状に配置されている。これらの複数のメモリセル１１は、互いに直交するように配置された複数の導電層８およびビット線１０の交点にそれぞれ配置されている。また、メモリセルアレイ領域６には、ビット線１０にアノードが接続されたダイオード１２を含むメモリセル１１と、ビット線１０にアノードが接続されていないダイオード１２を含むメモリセル１１とが設けられている。
【００１４】
また、カラムデコーダ３は、その選択したビット線１０とセンスアンプ４とをｐ型のトランジスタ１３を介して接続するように構成されている。そして、各トランジスタ１３のゲートには、それぞれ、配線１４が接続されている。なお、配線１４は、本発明の「第１配線」の一例である。カラムデコーダ３は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線１０を選択する。ここで、第１実施形態では、第１ブロックに含まれるビット線１０ａに接続されるトランジスタ１３のゲートと、第２ブロックに含まれるビット線１０ｍに接続されるトランジスタ１３のゲートとは、同一の配線１４に接続されている。なお、ビット線１０ａは、第１ブロックにおいて端部に配置されおり、ビット線１０ｍは、第２ブロックにおいて中央部近傍に配置されている。
【００１５】
また、センスアンプ４は、カラムデコーダ３により選択されたビット線１０に流れる電流を検知し、選択されたビット線１０に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線１０に所定の電流未満の電流が流れる場合にＬレベルの信号を出力する。また、出力回路５は、センスアンプ４の出力が入力されることにより外部へ信号を出力するように構成されている。
【００１６】
次に、図１を参照して、第１実施形態によるダイオードＲＯＭの動作について説明する。
【００１７】
まず、所定のアドレスがアドレス入力回路１に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路１からロウデコーダ２およびカラムデコーダ３にそれぞれ出力される。そして、ロウデコーダ２によりアドレスデータがデコードされることによって、アドレスデータに対応する所定のワード線７が選択される。そして、その選択されたワード線７の電位がＬレベル（ＧＮＤ）に立ち下げられるとともに、選択されていないワード線７の電位がＨレベル（Ｖｃｃ）にされる。
【００１８】
一方、アドレス入力回路１からアドレスデータが入力されたカラムデコーダ３では、入力されたアドレスデータに対応する所定のビット線１０が選択されるとともに、その選択されたビット線１０がセンスアンプ４に接続される。そして、センスアンプ４からＶｃｃに近い電位が選択されたビット線１０に供給される。そして、選択されたワード線７に対して延びるように設けられた導電層８と選択されたビット線１０との交点に位置する選択されたメモリセル１１のダイオード１２のアノードが、ビット線１０に繋がっている場合には、センスアンプ４からビット線１０およびダイオード１２を介してワード線７へ電流が流れる。この際、センスアンプ４では、ビット線１０に所定以上の電流が流れることを検知して、Ｈレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＨレベルの信号を出力する。
【００１９】
また、選択されたワード線７と選択されたビット線１０との交点に位置する選択されたメモリセル１１のダイオード１２のアノードがビット線１０に繋がっていない場合には、ビット線１０からワード線７へ電流が流れない。この場合には、センスアンプ４が電流が流れないことを検知して、Ｌレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＬレベルの信号を出力する。
【００２０】
ここで、配線１４に信号が入力され、トランジスタ１３がオン状態にされることにより、第１ブロックおよび第２ブロックに含まれるビット線１０が、それぞれ、１つずつ選択される。第１ブロックに含まれるビット線１０は、第１ブロックの一方端に位置するビット線１０ａから他方端に位置するビット線１０ｈに順次に選択される。第１実施形態では、第２ブロックでは、第１ブロックの一方端のビット線１０ａが選択される場合には、第２ブロックの中央部近傍に位置するビット線１０ｍが選択される。この後、ビット線１０ｎ〜ビット線１０ｐが順次選択される。また、第１ブロックの中央部近傍のビット線１０ｅが選択される場合には、第２ブロックの一方端に位置するビット線１０ｉが選択される。この後、第２ブロックの中央部に向かって、ビット線１０ｊ〜ビット線１０ｌが順次選択される。このように、第１実施形態では、第１ブロックの端部側に位置するビット線１０が選択された場合、第２ブロックでは、中央部側に位置するビット線１０が選択される。また、第１ブロックの中央部側に位置するビット線１０が選択された場合、第２ブロックでは、端部側に位置するビット線１０が選択される。
【００２１】
第１実施形態では、上記のように、第１ブロックの端部側に位置するビット線１０のデータと、第２ブロックの中央部側に位置するビット線１０のデータとを同時に読み出すように構成することによって、流れる電流量が多い端部側のビット線１０と、流れる電流量が少ない中央部側のビット線１０とを同時に呼び出すことができる。このため、第１ブロックおよび第２ブロックの両方において端部に位置するビット線１０からデータを読み出す場合と異なり、同時に読み出されるビット線１０に大きな電流と小さな電流とが流れるので、大きな電流同士が流れる場合よりも流れる電流量の大きさを小さくすることができる。その結果、消費電流（消費電力）が増加するのを抑制することができる。
【００２２】
また、第１実施形態では、上記のように、第１ブロックの端部に位置するビット線１０ａのデータと、第２ブロックの中央部近傍に位置するビット線１０ｍのデータとを同時に読み出すように構成する。これにより、第１ブロックおよび第２ブロックの両方において端部に位置するビット線１０からデータを読み出す場合と異なり、容易に、同時に読み出されるビット線１０に大きな電流同士が流れる場合よりも流れる電流量の大きさを小さくすることができる。
【００２３】
また、第１実施形態では、上記のように、配線１４は、データの読み出し時に、第１ブロックおよび第２ブロックのビット線１０を同時に選択する際に、裏打ち配線９に挟まれる第１ブロックの複数のビット線１０のそれぞれに接続されるトランジスタ１３のうち、端部側に配置されるトランジスタ１３をオン状態にするとともに、裏打ち配線９に挟まれる第２ブロックの複数のビット線１０のそれぞれに接続されるトランジスタ１３のうち、中央部近傍に配置されるトランジスタ１３をオン状態にするように構成する。これにより、流れる電流量が多いビット線１０ａと流れる電流量が少ないビット線１０ｍとを同時に呼び出すことができるので、第１ブロックおよび第２ブロックの両方において端部に位置するビット線１０からデータを読み出す場合と異なり、容易に、同時に読み出されるビット線１０に大きな電流同士が流れる場合よりも流れる電流量の大きさを小さくすることができる。
【００２４】
（第２実施形態）
図２は、本発明の第２実施形態によるクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）の構成を示した平面レイアウト図である。図３は、本発明の第２実施形態によるダイオードＲＯＭの構成の拡大図である。この第２実施形態のダイオードＲＯＭでは、上記第１実施形態と異なり、３２本のビット線３１が裏打ち配線３０に挟まれている。
【００２５】
第２実施形態によるダイオードＲＯＭは、図２に示すように、アドレス入力回路２１と、ロウデコーダ２２と、カラムデコーダ２３と、センスアンプ（ＳＡ）２４ａ〜２４ｈと、ＮＡＮＤ回路２５ａおよび２５ｂと、出力回路２６ａおよび２６ｂと、メモリセルアレイ領域２７とを備えている。なお、センスアンプ２４ａ、２４ｃ、２４ｅおよび２４ｇは、本発明の「第１センスアンプ」の一例であるとともに、センスアンプ２４ｂ、２４ｄ、２４ｆおよび２４ｈは、本発明の「第２センスアンプ」の一例である。アドレス入力回路２１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２２とカラムデコーダ２３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２２には、ワード線２８が接続されている。また、ワード線２８に対して平行に延びるように導電層２９が設けられている。また、ワード線２８と導電層２９とは、後述する１６本のメモリセル３２ごとに設けられる裏打ち配線３０により接続されている。また、ロウデコーダ２２は、アドレス入力回路２１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線２８を選択して、そのワード線２８の電位をＬレベル（ＧＮＤ＝０Ｖ）に立ち下げるとともに、選択したワード線２８以外のワード線２８の電位を、Ｈレベル（Ｖｃｃ）にする機能を有する。
【００２６】
また、カラムデコーダ２３には、ワード線２８と直交するように配置された複数のビット線３１が接続されている。また、ビット線３１は、隣合う裏打ち配線３０に３２本のビット線３１が挟まれている。
【００２７】
また、メモリセルアレイ領域２７には、複数のメモリセル３２がマトリクス状に配置されている。これらの複数のメモリセル３２は、互いに直交するように配置された複数のワード線２８に対して平行に延びるように配置される導電層２９と複数のビット線３１との交点にそれぞれ配置されている。また、メモリセルアレイ領域２７には、ビット線３１にアノードが接続されたダイオード３３を含むメモリセル３２と、ビット線３１にアノードが接続されていないダイオード３３を含むメモリセル３２とが設けられている。
【００２８】
図３に示すように、カラムデコーダ２３は、アドレス入力回路２１（図２参照）からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線３１を選択するとともに、その選択されたビット線３１とセンスアンプ２４ａ〜２４ｈのうちの１つとをｐ型のトランジスタ３４を介して接続する。なお、各トランジスタ３４のゲートには、それぞれ、配線３５が接続されている。また、複数のビット線３１は、隣接する１６本のビット線３１のうち、一方端に位置するビット線３１から、他方端に位置するビット線３１に順次選択されるように構成されている。
【００２９】
また、図２に示すように、裏打ち配線３０に挟まれた３２本のビット線３１は、１６本づつセンスアンプ２４ａ〜２４ｈに接続されている。また、センスアンプ２４ａ〜２４ｄは、ＮＡＮＤ回路２５ａに接続されているとともに、ＮＡＮＤ回路２５ａは、出力回路２６ａに接続されている。また、センスアンプ２４ｅ〜２４ｈは、ＮＡＮＤ回路２５ｂに接続されているとともに、ＮＡＮＤ回路２５ｂは、出力回路２６ｂに接続されている。このように、センスアンプ２４ａ〜２４ｄ（センスアンプ２４ｅ〜２４ｈ）に接続される６４本のビット線３１から、１つの出力が得られるように構成されている。なお、センスアンプ２４ａ（２４ｃ）および２４ｂ（２４ｄ）に接続されるビット線３１が配置される領域を、第１ブロックとし、センスアンプ２４ｅ（２４ｇ）および２４ｆ（２４ｈ）に接続されるビット線３１が配置される領域を、第２ブロックとする。
【００３０】
また、センスアンプ２４ａ（２４ｃ）は、第１ブロックのビット線３１うち、第１ブロックの端部から中央部近傍に向かってデータが読み出される複数のビット線３１に接続され、センスアンプ２４ｂ（２４ｄ）は、第１ブロックの中央部近傍から端部に向かってデータが読み出される複数のビット線３１に接続されている。また、センスアンプ２４ｅ（２４ｇ）は、第２ブロックのビット線３１うち、第２ブロックの端部から中央部近傍に向かってデータが読み出される複数のビット線３１に接続され、センスアンプ２４ｆ（２４ｈ）は、第２ブロックの中央部近傍から端部に向かってデータが読み出される複数のビット線３１に接続されている。
【００３１】
また、センスアンプ２４ａ〜２４ｈの一方端は、ビット線３１に接続されているとともに、配線３６に接続されている。なお、配線３６は、本発明の「第２配線」の一例である。また、センスアンプ２４ａ（２４ｂ）とセンスアンプ２４ｆ（２４ｅ）とは、同一の配線３６によって接続されていることにより、センスアンプ２４ａ（２４ｂ）とセンスアンプ２４ｆ（２４ｅ）とは、同時に選択されるように構成されている。また、センスアンプ２４ｃ（２４ｄ）とセンスアンプ２４ｈ（２４ｇ）とは、同一の配線３６によって接続されていることにより、センスアンプ２４ｃ（２４ｄ）とセンスアンプ２４ｈ（２４ｇ）とは、同時に選択されるように構成されている。
【００３２】
このように、第２実施形態では、出力回路２６ａに接続されるセンスアンプ２４ａ〜２４ｄのうち、ビット線３１が第１ブロックの端部から中央部に向かってデータが読み出される、センスアンプ２４ａ（２４ｃ）と、出力回路２６ｂに接続されるセンスアンプ２４ｅ〜２４ｈのうち、接続されるビット線３１が第２ブロックの中央部近傍から端部に向かってデータが読み出される、センスアンプ２４ｆ（２４ｈ）とが同時に選択されるように構成されている。また、第２実施形態では、出力回路２６ａに接続されるセンスアンプ２４ａ〜２４ｄのうち、ビット線３１が第１ブロックの中央部近傍から端部に向かってデータが読み出されるセンスアンプ２４ｂ（２４ｄ）と、出力回路２６ｂに接続されるセンスアンプ２４ｅ〜２４ｈのうち、接続されるビット線３１が第２ブロックの端部から中央部に向かってデータが読み出されるセンスアンプ２４ｅ（２４ｇ）とが同時に選択されるように構成されている。
【００３３】
次に、図２および図３を参照して、第２実施形態によるダイオードＲＯＭの動作について説明する。
【００３４】
まず、所定のアドレスがアドレス入力回路２１に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路２１からロウデコーダ２２およびカラムデコーダ２３にそれぞれ出力される。そして、ロウデコーダ２２によりアドレスデータがデコードされることにより、アドレスデータに対応する所定のワード線２８が選択される。そして、その選択されたワード線２８の電位がＬレベル（ＧＮＤ）に立ち下げられるとともに、選択されていないワード線２８の電位がＨレベル（Ｖｃｃ）にされる。
【００３５】
一方、アドレス入力回路２１からアドレスデータが入力されたカラムデコーダ２３では、配線３５にゲートが接続されるトランジスタ３４がオン状態にされることにより、入力されたアドレスデータに対応する所定のビット線３１が選択され、その選択されたビット線３１が接続されるセンスアンプ２４ａ〜２４ｈのうちの１つに接続される。ここでは、センスアンプ２４ａに接続される第１ブロックのビット線３１ａが選択されると仮定する。次に、センスアンプ２４ａからＶｃｃに近い電位が選択されたビット線３１ａに供給される。そして、センスアンプ２４ａに接続される配線３６から信号が入力されることにより、選択されたワード線２８と選択されたビット線３１ａとの交点に位置する選択されたメモリセル３２のダイオード３３のアノードが、ビット線３１ａに繋がっている場合には、センスアンプ２４からビット線３１ａおよびダイオード３３を介してワード線２８へ電流が流れる。この際、センスアンプ２４ａでは、ビット線３１ａに所定以上の電流が流れることを検知して、Ｈレベルの信号を出力する。そして、出力回路２６ａは、ＮＡＮＤ回路２５ａを介してセンスアンプ２４ａの出力信号を受けて外部へＨレベルの信号を出力する。
【００３６】
また、ビット線３１ａが接続される配線３５と同一の配線３５に接続されているビット線３１ｂが、ビット線３１ａと同時に選択されるとともに、センスアンプ２４ａが接続される配線３６と同一の配線３６に接続されているセンスアンプ２４ｆが、センスアンプ２４ａと同時に選択される。その結果、選択されたワード線２８と選択されたビット線３１ｂとの交点に位置する選択されたメモリセル３２のダイオード３３のアノードが、ビット線３１ｂに繋がっている場合には、センスアンプ２４からビット線３１ｂおよびダイオード３３を介してワード線２８へ電流が流れる。この際、センスアンプ２４ｆでは、ビット線３１ｂに所定以上の電流が流れることを検知して、Ｈレベルの信号を出力する。そして、出力回路２６ｂは、ＮＡＮＤ回路２５ｂを介してセンスアンプ２４ｆの出力信号を受けて外部へＨレベルの信号を出力する。
【００３７】
また、選択されたワード線２８と選択されたビット線３１ａ（３１ｂ）との交点に位置する選択されたメモリセル３２のダイオード３３のアノードがビット線３１ａ（３１ｂ）に繋がっていない場合には、ビット線３１ａ（３１ｂ）からワード線２８へ電流が流れない。この場合には、センスアンプ２４ａ（２４ｆ）が電流が流れないことを検知して、Ｌレベルの信号を出力する。そして、出力回路２６ａ（２５ｂ）は、ＮＡＮＤ回路２５ａ（２５ｂ）を介してセンスアンプ２４ａ（２４ｆ）の出力信号を受けて外部へＬレベルの信号を出力する。
【００３８】
第２実施形態では、上記のように、ダイオードＲＯＭは、第１ブロックのビット線３１のうち、端部から中央部近傍に向かってデータが読み出される複数のビット線３１に接続されるセンスアンプ２４ａ（２４ｃ）と、第２ブロックのビット線３１のうち、中央部近傍から端部に向かってデータが読み出される複数のビット線３１に接続されるセンスアンプ２４ｆ（２４ｈ）とを含んで構成される。これにより、センスアンプ２４ａ（２４ｃ）とセンスアンプ２４ｆ（２４ｈ）とを、同時に選択するため、流れる電流量が多い第１ブロックの端部のビット線３１と流れる電流量が少ない第２ブロックの中央部近傍のビット線３１とを同時に呼び出すことができる。したがって、第１ブロックおよび第２ブロックの両方において端部に位置するビット線からデータを読み出す場合と異なり、同時に呼び出される複数のビット線３１に大きな電流同士が流れる場合よりも流れる電流量の大きさを小さくすることができる。これにより、消費電流（消費電力）が増加するのを抑制することができる。同様に、ダイオードＲＯＭは、第１ブロックのビット線３１のうち、中央部近傍から端部に向かってデータが読み出される複数のビット線３１に接続されるセンスアンプ２４ｂ（２４ｄ）と、第２ブロックのビット線３１のうち、端部から中央部近傍に向かってデータが読み出される複数のビット線３１に接続されるセンスアンプ２４ｅ（２４ｇ）とを含んで構成される。これにより、センスアンプ２４ｂ（２４ｄ）とセンスアンプ２４ｅ（２４ｇ）とを、同時に選択するように構成するため、流れる電流量が少ない第１ブロックの中央部近傍のビット線３１と、流れる電流量が多い第２ブロックの端部のビット線３１とを同時に呼び出すことができる。したがって、第１ブロックおよび第２ブロックの両方において端部に位置するビット線からデータを読み出す場合と異なり、同時に呼び出される複数のビット線３１に大きな電流同士が流れる場合よりも流れる電流量の大きさを小さくすることができる。なお、センスアンプ２４ａ〜２４ｈの内、選択されないセンスアンプは、ビット線３１に対し分離された状態となるように、センスアンプ２４ａ〜２４ｈ内でコントロールされている。
【００３９】
また、第２実施形態では、上記のように、センスアンプ２４ａ〜２４ｈとビット線３１との間に設けられる配線３６を備えている。配線３６は、センスアンプ２４ａ、２４ｂ、２４ｃおよび２４ｄを、センスアンプ２４ｆ、２４ｅ、２４ｈおよび２４ｇにそれぞれ接続する。これにより、容易に、第１ブロックおよび第２ブロックの、一方の端部のビット線３１と、他方の中央部近傍のビット線３１とに接続される、それぞれのセンスアンプを同時に選択することができる。
【００４０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４１】
たとえば、上記第１および第２実施形態では、クロスポイント型のマスクＲＯＭに本発明を適用したが、本発明はこれに限らず、クロスポイント型のマスクＲＯＭ以外のダイオードを含むメモリセルを備えたメモリにも広く適用可能である。
【００４２】
また、上記第１および第２実施形態では、それぞれ、８本および３２本のビット線ごとに、裏打ち配線が配置される例を示したが、本発明はこれに限らず、８本および３２本以外のビット線ごとに裏打ち配線を配置してもよい。
【００４３】
また、上記第１および第２実施形態では、第１ブロックのビット線が端部側から中央部側に向かって順次選択されるとともに、第２ブロックのビット線が中央部側から端部側に向かって順次選択される例を示したが、本発明はこれに限らず、図１に示す第１ブロックのビット線１０を、ビット線１０ｂ、１０ａ、１０ｃ、１０ｄ、１０ｆ、１０ｅ、１０ｇおよび１０ｈの順に選択するとともに、第２ブロックのビット線１０を、ビット線１０ｎ、１０ｍ、１０ｏ、１０ｐ、１０ｊ、１０ｉ、１０ｋおよび１０ｌの順に選択してもよい。つまり、第１ブロックのビット線１０を実質的に端部側から中央部側に向かって選択するとともに、第２ブロックのビット線１０を実質的に中央部側から端部側に向かって選択してもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態によるクロスポイント型のマスクＲＯＭの構成を示した回路図である。
【図２】本発明の第２実施形態によるクロスポイント型のマスクＲＯＭの構成を示した平面レイアウト図である。
【図３】本発明の第２実施形態によるクロスポイント型のマスクＲＯＭの構成の拡大図である。
【符号の説明】
【００４５】
４  センスアンプ
５、２６ａ、２６ｂ  出力回路
７、２８  ワード線
８、２９  導電層
９、３０  裏打ち配線
１０、３１  ビット線
１１、３２  メモリセル
１３、３４  トランジスタ
１４  配線（第１配線）
２４ａ、２４ｃ、２４ｅ、２４ｇ  センスアンプ（第１センスアンプ）
２４ｂ、２４ｄ、２４ｆ、２４ｈ  センスアンプ（第２センスアンプ）
３６  配線（第２配線）
【図１】
0004383478.tif 000002
【図２】
0004383478.tif 000003
【図３】
0004383478.tif 000004