(57)【特許請求の範囲】
【請求項１】
フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有する半導体集積回路装置であって、前記ＭＩＳＦＥＴの半導体領域とこの半導体領域に接続されるデータ線との間にパッド層を設けると共に、前記Ａ／Ｄ変換器の抵抗素子を前記パッド層と同一工程で形成された膜で構成し、
前記フローティングゲートを構成する多結晶シリコン膜は、前記パッド層および前記抵抗素子を構成する多結晶シリコン膜とシート抵抗が異なる値であり、且つ異なる工程で形成されたものであることを特徴とする半導体集積回路装置。
【請求項２】
フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有する半導体集積回路装置であって、前記ＭＩＳＦＥＴの半導体領域とこの半導体領域に接続されるデータ線との間に多結晶シリコン膜からなるパッド層を設けると共に、前記Ａ／Ｄ変換器の抵抗素子を前記多結晶シリコン膜と同一工程で形成された多結晶シリコン膜で構成し、
前記フローティングゲートを構成する多結晶シリコン膜は、前記パッド層および前記抵抗素子を構成する多結晶シリコン膜と不純物濃度が異なる値であり、且つ異なる工程で形成されたものであることを特徴とする半導体集積回路装置。
【請求項３】
フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有する半導体集積回路装置であって、前記ＭＩＳＦＥＴの半導体領域とこの半導体領域に接続されるデータ線との間に多結晶シリコン膜からなるサブデータ線を設けると共に、前記Ａ／Ｄ変換器の抵抗素子を前記多結晶シリコン膜と同一工程で形成された多結晶シリコン膜で構成し、
前記フローティングゲートを構成する多結晶シリコン膜は、前記サブデータ線および前記抵抗素子を構成する多結晶シリコン膜とシート抵抗が異なる値であり、且つ異なる工程で形成されたものであることを特徴とする半導体集積回路装置。
【請求項４】
フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有する半導体集積回路装置であって、
前記ＭＩＳＦＥＴの半導体領域と、前記ＭＩＳＦＥＴに接続されるデータ線との間に多結晶シリコン膜からなるサブデータ線を設けると共に、前記Ａ／Ｄ変換器の抵抗素子を前記多結晶シリコン膜と同一工程で形成された多結晶シリコン膜で構成し、
前記フローティングゲートを構成する多結晶シリコン膜は、前記サブデータ線および前記抵抗素子を構成する多結晶シリコン膜と不純物濃度が異なる値であり、且つ異なる工程で形成されたものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項１、２、３または４記載の半導体集積回路装置であって、前記不揮発性メモリは、フラッシュメモリであることを特徴とする半導体集積回路装置。
【請求項６】
フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有する半導体集積回路装置の製造方法であって、
前記半導体チップ上に、多結晶シリコン膜からなる前記フローティングゲートを形成する工程と、
前記フローティングゲートを構成する前記多結晶シリコン膜とは異なるシート抵抗値を有する多結晶シリコン膜を前記ＭＩＳＦＥＴの上層に堆積してパターニングすることにより、前記ＭＩＳＦＥＴの半導体領域に接続されるパッド層および前記Ａ／Ｄ変換器の抵抗素子を形成する工程と、
前記パッド層の上層に堆積した導電膜をパターニングすることにより、前記パッド層を介して前記ＭＩＳＦＥＴの半導体領域に接続されるデータ線を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有する半導体集積回路装置の製造方法であって、
前記半導体チップ上に、多結晶シリコン膜からなる前記フローティングゲートを形成する工程と、
前記フローティングゲートを構成する前記多結晶シリコン膜とは異なるシート抵抗値を有する多結晶シリコン膜を前記ＭＩＳＦＥＴの上層に堆積してパターニングすることにより、前記ＭＩＳＦＥＴの半導体領域に接続されるサブデータ線および前記Ａ／Ｄ変換器の抵抗素子を形成する工程と、
前記サブデータ線の上層に堆積した導電膜をパターニングすることにより、前記サブデータ線を介して前記ＭＩＳＦＥＴの半導体領域に接続されるデータ線を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、電気的に書込みおよび消去が可能な不揮発性メモリ（フラッシュメモリ）とＡ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
マイクロコンピュータは、ＣＰＵ(Central Processing Unit) 、ＲＡＭ(Random Access Memory)、ＲＯＭ(Read Only Memory)、アナログ／ディジタル（Ａ／Ｄ）変換器、入出力部（Ｉ／Ｏ）などの機能ブロックを１チップ上に形成したものである。
【０００３】
近年、この種のマイクロコンピュータに内蔵されるＲＯＭには、電気的に書込みおよび消去を行うことのできるフラッシュメモリが使用されている。フラッシュメモリは、通常、半導体基板に形成したソース、ドレイン領域と、膜厚１０nm程度の酸化シリコンからなる第１ゲート絶縁膜（トンネル酸化膜）と、多結晶シリコンからなるフローティングゲートと、酸化シリコン膜／窒化シリコン膜（あるいは酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）からなる第２ゲート絶縁膜と、ポリサイド膜（タングステンシリサイド膜／多結晶シリコン膜）からなるコントロールゲート（ワード線）とで構成されたＭＩＳＦＥＴでメモリセルを構成している。また、このＭＩＳＦＥＴのドレイン領域には、Ａｌのデータ線が接続される。
【０００４】
なお、フラッシュメモリを内蔵したマイクロコンピュータについては、例えば特開平７−１４７３８９号公報などに記載がある。
【０００５】
【発明が解決しようとする課題】
本発明者は、前記のようなフラッシュメモリを内蔵するマイクロコンピュータの製造プロセスを検討した。その概要は、次の通りである。
【０００６】
マイクロコンピュータは、ＣＰＵ、ＲＡＭ、ＲＯＭ、Ａ／Ｄ変換器などといった多くの機能ブロックを同一半導体チップ上に形成するので、各機能ブロックを構成する素子の製造工程を共通化して工程数の減少を図る必要がある。
【０００７】
例えばＡ／Ｄ変換器の回路には抵抗素子（ラダー抵抗）や容量素子が使われるが、この抵抗素子と容量素子の下部電極とは、フラッシュメモリのフローティングゲートと同じ導電層（多結晶シリコン膜）を使って同一工程で形成される。また、容量素子の上部電極は、フラッシュメモリのコントロールゲートと同じ導電層（ポリサイド膜）を使って同一工程で形成される。さらに、容量素子の誘電体膜は、フラッシュメモリの第２ゲート絶縁膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜など）を使って同一工程で形成される。
【０００８】
この場合、Ａ／Ｄ変換器の抵抗素子とフラッシュメモリのフローティングとを構成する多結晶シリコン膜には、同量の不純物（リンまたはヒ素）がドープされるので、抵抗素子のシート抵抗はフローティングのシート抵抗と同じになる。つまり、Ａ／Ｄ変換器の抵抗素子のシート抵抗を最適化するために多結晶シリコン膜に所定量の不純物をドープした場合、フラッシュメモリのフローティングは、このシート抵抗値の多結晶シリコン膜を使用せざるを得ない。
【０００９】
しかし、本発明者の検討によれば、この場合には次のような問題が生じる。
【００１０】
（１）多結晶シリコン膜中の不純物（リンまたはヒ素）のドープ量が多くなると、フラッシュメモリの消去ばらつきが大きくなり、信頼性が低下する。また、フラッシュメモリの第２ゲート絶縁膜の一部である酸化シリコン膜の膜厚が増速酸化によって厚くなり、コントロールゲート／フローティングゲート間の容量が低下する結果、書込み・消去特性が劣化する。
【００１１】
（２）また、これとは逆に、不純物（リンまたはヒ素）のドープ量が少なくなると、書込み・消去時にフローティングゲートの表面が空乏化し、第１ゲート絶縁膜（トンネル酸化膜）に印加される電界が低下してしまうので、書込み・消去特性が劣化する。
【００１２】
本発明の目的は、フラッシュメモリとＡ／Ｄ変換器とを内蔵するマイクロコンピュータの製造工程数を増やすことなく、フラッシュメモリを構成する素子（ＭＩＳＦＥＴ）の導電層とＡ／Ｄ変換器を構成する素子（抵抗素子）の導電層のそれぞれの不純物濃度を最適化することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体集積回路装置は、フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有し、前記ＭＩＳＦＥＴの半導体領域とこの半導体領域に接続されるデータ線との間に多結晶シリコン膜からなるパッド層を設けると共に、前記Ａ／Ｄ変換器の抵抗素子を前記多結晶シリコン膜で構成したものである。
【００１６】
本発明の半導体集積回路装置は、フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有し、前記ＭＩＳＦＥＴの半導体領域とこの半導体領域に接続されるデータ線との間に多結晶シリコン膜からなるサブデータ線を設けると共に、前記Ａ／Ｄ変換器の抵抗素子を前記多結晶シリコン膜で構成したものである。
【００１７】
本発明の半導体集積回路装置の製造方法は、フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有し、前記ＭＩＳＦＥＴの上層に堆積した多結晶シリコン膜をパターニングすることにより、前記ＭＩＳＦＥＴの半導体領域に接続されるパッド層および前記Ａ／Ｄ変換器の抵抗素子を形成する工程と、前記多結晶シリコン膜の上層に堆積した導電膜をパターニングすることにより、前記パッド層を介して前記ＭＩＳＦＥＴの半導体領域に接続されるデータ線を形成する工程とを含むものである。
【００１８】
本発明の半導体集積回路装置の製造方法は、フローティングゲートおよびコントロールゲートを備えたＭＩＳＦＥＴでメモリセルを構成した不揮発性メモリと、Ａ／Ｄ変換器とを同一半導体チップ上に形成したマイクロコンピュータを有し、前記ＭＩＳＦＥＴの上層に堆積した多結晶シリコン膜をパターニングすることにより、前記ＭＩＳＦＥＴの半導体領域に接続されるサブデータ線および前記Ａ／Ｄ変換器の抵抗素子を形成する工程と、前記多結晶シリコン膜の上層に堆積した導電膜をパターニングすることにより、前記サブデータ線を介して前記ＭＩＳＦＥＴの半導体領域に接続されるデータ線を形成する工程とを含むものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本実施の形態のマイクロコンピュータを示すブロック図である。このマイクロコンピュータは、一例としてＣＰＵ、ＲＡＭ、ＲＯＭ、シリアルコミュニケーションインターフェイス（ＳＣＩ）、タイマ（ＴＩＭＥＲ）、Ａ／Ｄ変換器（Ａ／Ｄ）および入出力部（Ｉ／Ｏ）を内蔵している。
【００２１】
ＣＰＵは演算部であり、その内部に演算のための種々のレジスタや制御回路を含んでいる。本実施例のフラッシュメモリを含んだＲＯＭは、プログラムおよび辞書データを記憶しておくために使用される。ＲＡＭは、演算途中のデータを一時記憶しておくために使用される。これらＣＰＵ、ＲＯＭ、ＲＡＭ、ＳＣＩ、ＴＩＭＥＲ、Ａ／ＤおよびＩ／Ｏは、ＢＵＳを介して相互に接続されている。ＢＵＳは、データバス、アドレスバスおよび制御バスで構成されている。
【００２２】
次に、このマイクロコンピュータに内蔵されたフラッシュメモリおよびＡ／Ｄ変換器の製造方法を図２〜図１４を用いて説明する。
【００２３】
まず、図２に示すように、ｐ型の半導体基板１の主面上にＬＯＣＯＳ法（選択酸化法）で素子分離用のフィールド酸化膜２を形成した後、このフィールド酸化膜２で囲まれたアクティブ領域の主面上に酸化シリコンのゲート絶縁膜３を形成する。
【００２４】
次に、図３に示すように、半導体基板１上にＣＶＤ法でｎ型の多結晶シリコン膜４を堆積した後、フォトレジストをマスクにしたエッチングでこの多結晶シリコン膜４をパターニングすることにより、図４に示すように、フラッシュメモリのメモリセル形成領域（図の左端）にＭＩＳＦＥＴのフローティングゲート４Ａを形成すると共に、Ａ／Ｄ変換器形成領域（図の右側）にＡ／Ｄ変換器の回路の一部を構成する容量素子の下部電極４Ｂを形成する。この多結晶シリコン膜４には、フローティングゲート４Ａのシート抵抗を最適化するために、１×１０20cm-3程度のリン（またはヒ素）がドープされる。
【００２５】
次に、図５に示すように、半導体基板１上に絶縁膜５を堆積する。この絶縁膜５は、ＣＶＤ法で堆積した酸化シリコン膜上にＣＶＤ法で窒化シリコン膜を堆積した二層膜で構成される。あるいは、この窒化シリコン膜の表面をさらに酸化して、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の三層膜で構成してもよい。
【００２６】
次に、フォトレジストをマスクにしたエッチングで上記絶縁膜５をパターニングすることにより、図６に示すように、前記ＭＩＳＦＥＴのフローティングゲート４Ａ上に第２ゲート絶縁膜５Ａを形成すると共に、前記容量素子の下部電極４Ｂ上に容量絶縁膜５Ｂを形成する。
【００２７】
次に、図７に示すように、半導体基板１上にＣＶＤ法でポリサイド膜６を堆積する。このポリサイド膜６は、多結晶シリコン膜とタングステンシリサイド膜の二層膜で構成される。
【００２８】
次に、図８に示すように、フォトレジストをマスクにしたエッチングで上記ポリサイド膜６、その下層の前記第２ゲート絶縁膜５Ａ、さらにその下層の前記フローティングゲート４Ａをパターニング（重ね切り）することにより、ポリサイド膜６でＭＩＳＦＥＴのコントロールゲート６Ａ（ワード線）を形成する。コントロールゲート６Ａ（ワード線）を多結晶シリコン膜よりも低抵抗のポリサイド膜６で構成することにより、高速動作を図ることができる。
【００２９】
次に、図９に示すように、フラッシュメモリのメモリセル形成領域以外の領域に残った前記ポリサイド膜６をフォトレジストをマスクにしたエッチングでパターニングすることにより、前記容量素子の容量絶縁膜５Ｂ上に上部電極６Ｂを形成すると共に、フラッシュメモリ以外の機能ブロックの回路を構成するＭＩＳＦＥＴのゲート電極６Ｃを形成する。
【００３０】
次に、図１０に示すように、半導体基板１にｎ型不純物（リン）をイオン注入することにより、フラッシュメモリのＭＩＳＦＥＴの半導体領域（ソース、ドレイン領域）７およびフラッシュメモリ以外の機能ブロックの回路を構成するＭＩＳＦＥＴの半導体領域（ソース、ドレイン領域）８を形成する。
【００３１】
次に、図１１に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜（または窒化シリコン膜）などの絶縁膜９を堆積した後、フラッシュメモリのＭＩＳＦＥＴの一方の半導体領域７上のゲート絶縁膜３および絶縁膜９をエッチングして接続孔１０を形成する。
【００３２】
次に、図１２に示すように、半導体基板１上にＣＶＤ法でｎ型の多結晶シリコン膜１１を堆積した後、フォトレジストをマスクにしたエッチングでこの多結晶シリコン膜１１をパターニングすることにより、図１３に示すように、前記接続孔１０を通じてフラッシュメモリのＭＩＳＦＥＴの半導体領域７に接続されるパッド層１１Ａを形成すると共に、Ａ／Ｄ変換器の回路の一部を構成する抵抗素子（ラダー抵抗）１１Ｂを形成する。多結晶シリコン膜１１には、抵抗素子１１Ｂのシート抵抗を最適化するために、４×１０20cm-3程度のリン（またはヒ素）がドープされる。
【００３３】
次に、図１４に示すように、半導体基板１上にＣＶＤ法で酸化シリコン膜などの層間絶縁膜１２を堆積し、次いでこの層間絶縁膜１２に接続孔１３〜１８を形成した後、層間絶縁膜１２上にスパッタリング法で堆積したＡｌ膜をパターニングすることにより、データ線ＤＬおよび配線１９〜２３を形成する。その後、半導体基板１の表面に酸化シリコン膜と窒化シリコン膜との積層膜などからなるパッシベーション膜２４を堆積する。
【００３４】
以上の構成からなる本実施の形態によれば、ＭＩＳＦＥＴのフローティングゲート４ＡとＡ／Ｄ変換器の抵抗素子１１Ｂとを異なる導電膜で形成することにより、フローティングゲート４Ａ、抵抗素子１１Ｂのそれぞれのシート抵抗を最適化することができるので、動作速度および信頼性が向上したフラッシュメモリと、Ａ／Ｄ変換精度の向上したＡ／Ｄ変換器とを有するマイクロコンピュータを実現することができる。
【００３５】
また、本実施の形態によれば、フラッシュメモリのＭＩＳＦＥＴの半導体領域７上にパッド層１１Ａを形成することにより、データ線ＤＬと半導体領域７とを接続する接続孔のマスク合わせ余裕を無くすことができるので、フラッシュメモリのＭＩＳＦＥＴを微細化してフラッシュメモリの高集積化を実現することができる。
【００３６】
また、本実施の形態によれば、フラッシュメモリのＭＩＳＦＥＴの半導体領域７に接続されるパッド層１１Ａを形成する工程で同時にＡ／Ｄ変換器の抵抗素子１１Ｂを形成するので、マイクロコンピュータの製造工程数が増加することもない。
【００３７】
（実施の形態２）
フラッシュメモリは、ファウラー・ノルドハイム(Fowler-Nordoheim)トンネル電流でデータの書き換えを行うために、Ａｌのデータ線の下層に多結晶シリコンのサブデータ線を設ける場合がある。このような場合は、サブデータ線を形成する工程で同時にＡ／Ｄ変換器の抵抗素子を形成することにより、マイクロコンピュータの製造工程数を増加させることなく、フラッシュメモリのＭＩＳＦＥＴのフローティングゲート、Ａ／Ｄ変換器の抵抗素子のそれぞれのシート抵抗を最適化することができる。
【００３８】
サブデータ線および抵抗素子を形成するには、まず図１５に示すように、半導体基板１上にＣＶＤ法でｎ型の多結晶シリコン膜２５を堆積する。この多結晶シリコン膜２５を堆積する工程は、前記実施の形態１のパッド層１１Ａを構成する多結晶シリコン膜１１を堆積する工程と同じである。
【００３９】
次に、フォトレジストをマスクにしたエッチングで上記多結晶シリコン膜２５をパターニングすることにより、図１６に示すように、フラッシュメモリのＭＩＳＦＥＴの半導体領域７に接続されるサブデータ線ｄｌと、Ａ／Ｄ変換器の抵抗素子２５Ｂとを形成する。多結晶シリコン膜２５には、抵抗素子２５Ｂのシート抵抗を最適化するために、４×１０20cm-3程度のリン（またはヒ素）がドープされる。
【００４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４１】
前記実施の形態では、マイクロコンピュータに内蔵するＲＯＭをフラッシュメモリで構成した場合について説明したが、このＲＯＭをフローティングゲートとコントロールゲートとを有するＥＰＲＯＭやＥＥＰＲＯＭで構成する場合にも適用することができる。
【００４２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４３】
本発明によれば、ＲＯＭを構成するＭＩＳＦＥＴのフローティングゲートと、Ａ／Ｄ変換器の抵抗素子のそれぞれのシート抵抗を最適化することができるので、動作速度および信頼性が向上したＲＯＭと、Ａ／Ｄ変換精度の向上したＡ／Ｄ変換器とを有するマイクロコンピュータを実現することができる。
【００４４】
しかも、本発明によれば、マイクロコンピュータの製造工程数を増加させることなく、上記の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるマイクロコンピュータの全体構成を示すブロック図である。
【図２】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態２であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態２であるマイクロコンピュータの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  フィールド酸化膜
３  ゲート絶縁膜
４  多結晶シリコン膜
４Ａ  フローティングゲート
４Ｂ  下部電極
５  絶縁膜
５Ａ  第２ゲート絶縁膜
５Ｂ  容量絶縁膜
６  ポリサイド膜
６Ａ  コントロールゲート（ワード線）
６Ｂ  上部電極
６Ｃ  ゲート電極
７  半導体領域（ソース、ドレイン領域）
８  半導体領域（ソース、ドレイン領域）
９  絶縁膜
１０  接続孔
１１  多結晶シリコン膜
１１Ａ  パッド層
１１Ｂ  抵抗素子
１２  層間絶縁膜
１３〜１８  接続孔
１９〜２３  接続孔
２４  パッシベーション膜
２５  多結晶シリコン膜
２５Ｂ  抵抗素子
ＤＬ  データ線
ｄｌ  サブデータ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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