(57)【特許請求の範囲】
【請求項１】
複数個の入力ピンと複数個の入出力ピンを有する複数個のメモリ装置を搭載し、前記複数個のメモリ装置のそれぞれの入力ピンに対応する信号入力ピンをそれぞれ連結する第１信号線、及び前記複数個のメモリ装置のそれぞれの入出力ピンに対応する入出力ピンをそれぞれ連結する第２信号線を有するメモリモジュールをテストするためのテスト装置において、
命令及びアドレスを印加するための第１及び第２ドライバ、データを入出力するための第３及び第４ドライバ、並びに前記第４ドライバの出力端子に連結された第１入力端子と比較データを入力するための第２入力端子を有する比較器を有するテスタと、
前記第１入力ドライバの出力端子と前記第１信号線の一端に連結された第１共通端子との間に連結された第１伝送線、前記第２入力ドライバの出力端子と前記第１共通端子との間に連結された第２伝送線、前記第３ドライバの出力端子と前記第２信号線の一端に連結された第２共通端子との間に連結された第３伝送線、前記第４ドライバの出力端子と前記第２共通端子との間に連結された第４伝送線、並びに前記第１及び第２信号線のそれぞれの他端と接地電圧との間にそれぞれ直列に連結された第１電源と第１インピダンス整合手段、及び第２電源と第２インピダンス整合手段を有するロードボードと、
を備えることを特徴とするメモリモジュールのテスト装置。
【請求項２】
前記第１及び第２ドライバは、前記命令及びアドレスを印加するときに、一つのドライバを通じて所定の直流信号を印加することを特徴とする請求項１に記載のメモリモジュールのテスト装置。
【請求項３】
前記第３及び第４ドライバは、ライトデータの入力時に前記第３ドライバを通じて前記所定の直流信号を印加し、リードデータの出力時に前記第３及び第４ドライバを通じて前記所定の直流信号を印加することを特等とする請求項１に記載のメモリモジュールのテスト装置。
【請求項４】
前記第１及び第２インピダンス整合手段のそれぞれは、可変抵抗であることを特徴とする請求項１に記載のメモリモジュールのテスト装置。
【請求項５】
複数個の入力ピンと複数個の入出力ピンを有する複数個のメモリ装置を搭載し、前記複数個のメモリ装置のそれぞれの入力ピンに対応する信号入力ピンをそれぞれ連結する第１信号線、及び前記複数個のメモリ装置のそれぞれの入出力ピンの共通入出力ピンをそれぞれ連結する第２信号線を有するメモリモジュールをテストするためのテスト装置において、
命令及びアドレスを印加するための第１及び第２ドライバ、データを印加するための第３及び第４ドライバ、並びに前記第４ドライバの出力端子に連結された第１入力端子と比較データを入力する第２入力端子を有する比較器を備え、これによりテストを実行するテスタと、
前記第１ドライバの出力端子と前記第１信号線の一端に連結された第１共通端子との間に連結された第１伝送線、前記第２ドライバの出力端子と前記第１信号線の他端に連結された第２共通端子との間に連結された第２伝送線、前記第３ドライバの出力端子と前記第２信号線の一端に連結された第３共通端子との間に連結された第３伝送線、前記第４ドライバの出力端子と前記第２信号線の他端に連結された第４共通端子との間に連結された４伝送線、並びに前記第１、第２、第３及び第４共通端子と接地電圧との間にそれぞれ直列に連結された第１電源と第１インピダンス整合手段、第２電源と第２インピダンス整合手段、第３電源と第３インピダンス整合手段、及び第４電源と第４インピダンス整合手段を有するロードボードと、
を備えることを特徴とするメモリモジュールのテスト装置。
【請求項６】
前記第１及び第２ドライバは、前記命令を印加するときに、一つのドライバを通じて所定の直流信号を印加することを特徴とする請求項５に記載のメモリモジュールのテスト装置。
【請求項７】
前記第３及び第４ドライバは、ライトデータの入力時に前記第４ドライバを通じて前記所定の直流信号を印加し、リードデータの出力時に前記第３及び第４ドライバを通じて前記所定の直流信号を印加することを特徴とする請求項５に記載のメモリモジュールのテスト装置。
【請求項８】
前記第１、第２、第３、及び第４インピダンス整合手段のそれぞれは、可変抵抗であることを特徴とする請求項５に記載のメモリモジュールのテスト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリモジュールのテスト装置に係るもので、特に高速で動作する半導体メモリ装置からなるメモリモジュールをテストすることが容易になる共通信号線方式を用いたメモリモジュールのテスト装置に関する。
【０００２】
【従来の技術】
高速な中央処理装置の開発の加速に従い、これを支援できる高速メモリ装置の開発も加速している。そして、このような装置では、複数個の半導体メモリ装置が搭載されたメモリモジュールを必要とする。このようなメモリモジュールは、正常と判断された複数個のメモリ装置を連結して構成される。しかし、このようなメモリ装置をモジュールとして構成する際に、正常なメモリ装置に不良が発生する場合が生ずるため、モジュール上における半導体メモリ装置が正確に動作するか否かをテストする必要がある。
【０００３】
図５は、従来のメモリモジュールをテストするためのテスト装置の構成を模式的に示した図である。このテスト装置は、テスト動作を制御するためにハードウェアとソフトウェアからなるテスタ100、テスタ100からの信号を伝送するロードボード120、ロードボード120に搭載されるソケット印刷回路基板140、基板140上に搭載されるソケット160、及びソケット160に搭載されるメモリモジュール180から構成されている。
【０００４】
以下、このテスト装置におけるテスト方法を説明する。
【０００５】
テスタ100は、ロードボード120、ソケット印刷回路基板140、ソケット160を通じて、メモリモジュール180に設けられたメモリ装置にライト又はリード命令を印加し、ライト又はリードデータを入出力することによりメモリ装置の該当メモリセルにライトされたデータと該当メモリセルからのリードデータとを比較し、両者が同一であるか否やかを比較して、これにより当該メモリ接が正常であるか否か判断する。
【０００６】
図６は、従来の独立信号線方式を用いたメモリモジュールのテスト装置を概略的に示した図である。テスタ100は、制御信号並びにアドレスを印加するための各入力端子10-1,10-5,...,10-(4n-3)からデータを受け取るデータ入力ドライバ12-1,12-3,...,12-(2n-1)、データ入力端子10-2,10-6,..,10-(4n-2)からライトデータを受け取るデータ入力ドライバ12-2,12-4,...,12-2n、及びリードデータとそれに対応するデータ入力端子10-4,10-8,...,10-4nからの比較データとをそれぞれ比較して、その比較結果をデータ出力端子10-3,10-7,10-(4n-1)にそれぞれ出力する比較器14-1,14-2,...,14-nから構成されている。ロードボード120は、入力ドライバ12-1,12-3,...,12-(2n-1)の各出力端子に連結された伝送線20-1,20-3,...,20-(2n-1)、及び入力ドライバ12-2,12-4,...,12-2nの各出力端子と比較器14-1,14-2,..,14-nの各入力端子との接続ノードに連結された伝送線20-2,20-4,...,20-2nから構成されている。メモリモジュール180は、伝送線20-1,20-3,...,20-(2n-1)にそれぞれ連結された入力ピン30-1,30-3,...,30-(2n-1)と伝送線20-2,20-4,...,20-2nにそれぞれ連結された入出力ピン30-2,30-4,...,30-2nとを有するメモリ装置32-1,32-2,...,32-nから構成されている。なお、図６において、メモリモジュールの各メモリ装置について、一つの入力ピンと一つの入出力ピンだけを代表的に示しているが、実際には、各メモリ装置は、複数個の入力ピンと複数個の入出力ピンを有する。
【０００７】
以下、図６に示した独立信号線方式を用いたメモリモジュールのテスト方法を説明する。
【０００８】
テスト動作は、ライト命令並びにライトアドレスの印加、データライト動作の実行、リード命令並びにリードアドレスの印加、データリード動作の実行の順に反復して行われるため、この順に従ってその動作を説明する。
【０００９】
テスタ100が入力端子10-1,10-5,...,10-(4n-3)を通じてライト命令とライトアドレスを印加すると、その命令とアドレスは入力ドライバ12-1,12-3,...,12-(2n-1)並びにロードボード120上の伝送線20-1,20-3,...,20-(2n-1)を通じてメモり装置32-1,32-2,...,32-nの入力ピン30-1,30-3,...,30-(2n-1)にそれぞれ印加される。これに応答して、メモリ装置32-1,32-2,...,32-nはライト動作のための準備をする。
【００１０】
次いで、テスタ100がライトデータを印加すると、該ラインとデータは、入力端子10-2,10-6,...,10-(4n-2)、入力ドライバ12-2,12-4,...,12-2n、及びロードボード120上の伝送線20-2,20-4,...,20-2nを通じてメモり装置の入出力ピン30-2,30-4,...,30-2nにそれぞれ印加される。そして、メモリ装置は入力されたデータを選択されたメモリセルにライトする。
【００１１】
次いで、テスタ100は、リード命令とアドレスを印加すると共に、該アドレスに相当するセルに先にライトしたデータを入力端子10-4,10-8,...,10-4nを通じて入力する。リード命令とアドレスは、入力端子10-1,10-5,...,10-(4n-3)を通じてライト命令の入力と同様の経路を通してメモリ装置32-1,32-2,...,32-nの入力ピン30-1,30-3,...,30-(2n-1)にそれぞれ印加される。この印加に応答して、メモリ装置はリード動作を実行するための準備をする。
【００１２】
次いで、メモリ装置のそれぞれの入出力ピンを通じて上述のライトデータの入力経路と反対方向にリードデータが出力される。比較器14-1,14-2,..,14-nは、それぞれのリードデータと、リード命令の入力時に入力端子10-4,10-8,...,10-4nを通じて印加されるデータとをそれぞれ比較し、その比較結果をデータ出力端子10-3,10-7,..,10-(4n-1)を通じて出力する。
【００１３】
テスタ100は、リードデータが、ライト時に与えたデータと同一であるか否かを比較し、その比較結果が同一であれば当該メモリ装置が正常であると判断し、同一でなければ不良であると判断する。
【００１４】
つまり、図６に示したようなメモリモジュールのテスト方法は独立信号線方式で構成されているので、メモリモジュールに搭載された全てのメモリ装置を同時にテストすることができる。
【００１５】
又、図６に示したテスト方法は、低速で動作するメモリ装置を搭載したメモリモジュールをテストする場合は、リード命令からライト命令への転換が遅いため、ラウンドトリップ遅延時間(round trip delay time)による影響を受けない。
【００１６】
しかし、高速で動作するメモリ装置を搭載したメモリモジュールをテストする場合は、リード命令からライト命令への転換が速いため、ラウンドトリップ遅延時間によりデータの入出力が正しく行われず、テストが不可能になるという問題点があった。従って、ラウンドトリップ遅延時間による影響を除去するようにテストプログラムを修正しなければならないという不便さがあった。
【００１７】
又、図６に示したテスト方法は、低速で動作するメモリ装置を搭載したメモリモジュールの場合、インピーダンス不整合による信号歪みの問題は発生しない。しかし、高速で動作するメモリ装置を搭載したメモリモジュールの場合は、メモリモジュール上の信号伝送線が有するインピーダンスとテスタ又はロードボード上の信号線が有するインピーダンスとを整合させるべきである。これにより信号歪みが発生を抑え、正確なテストを行うことができる。
【００１８】
ところが、テスタ及びロードボード上のインピーダンスは固定されているため、これらの間のインピーダンスは一致しており、従って、整合の問題を考慮しなくてもよいが、テスタ及びロードボード上のインピーダンスは、メモリモジュール上の信号線が有するインピーダンスと違う場合があるため、これらの間のインピーダンスを整合させなければならない。
【００１９】
即ち、従来の独立信号線方式を用いたメモリモジュールのテスト方法は、低速で動作するメモリ装置を搭載したメモリモジュールをテストする場合は問題がないが、高速で動作するメモリ装置を搭載したメモリモジュールをテストする場合には適さないという問題点があった。
【００２０】
図７は、従来の共通信号線方式を用いたメモリモジュールのテスト装置を概略的に示した図である。テスタ100は、命令並びにアドレス入力端子10-1に連結された入力ドライバ12-1、データ入力端子10-2に連結されたデータ入力ドライバ12-2、及び比較データ入力端子10-4とリードデータとを比較してその比較結果を出力端子10-3に出力する比較器14から構成されている。ロードボード120は、入力ドライバ12-1の出力端子に連結された伝送線20-1、及び入力ドライバ12-1の出力端子と比較器14の入力端子との共通点に連結された伝送線20-2から構成されている。メモリモジュール180は、伝送線20-1に共通に連結された各入力ピン30-1,30-3,...,30-(2n-1)と、伝送線20-2に共通に連結された各入出力ピン30-2,30-4,...,30-2nとを有するメモリ装置32-1,32-2,...,32-nから構成されている。
【００２１】
なお、図７においては、一つのチャンネルにメモリモジュール上の全てのメモリ装置が共に連結された構成を示しているが、ｎ個のメモリ装置を所定数のグループに分けてそれぞれのグループのメモリ装置を共通信号線方式で束ねてテストすることもできる。
【００２２】
図７に示した共通信号線方式のメモリモジュールのテスト装置は、一つの入力端子と一つの入出力端子にメモリ装置の入力ピンと入出力ピンがそれぞれ共通に連結されて構成されている。従って、メモリ装置を同時にテストすることができず、また、メモリ装置を一つずつイネーブルさせながらテストを行わなければならないという問題点を有する。
【００２３】
また、図７に示した方法は図６に示した方法とその構成は異なっているが、図６に示した方法と同一な問題点をも有している。
【００２４】
つまり、図６及び図７に示した従来のメモリモジュールのテスト装置は、高速で動作するメモリ装置を具備したメモリモジュールをテストする場合に、インピーダンスを整合させなければならない他、ラウンドトリップ遅延時間を考慮しなければ正確なテストが不可能であるという問題点があった。
【００２５】
【発明が解決しようとする課題】
本発明の目的は、ラウンドトリップ遅延時間及びインピダンス不整合の問題を解決することにより、高速で動作する半導体メモリ装置を搭載したメモリモジュールのテストが可能なメモリモジュールのテスト装置を提供することにある。
【００２６】
【課題を解決するための手段】
前記目的を達成するため、本発明に係るメモリモジュールのテスト装置は、複数個の入力ピンと複数個の入出力ピンを有する複数個のメモリ装置を搭載し、前記複数個のメモリ装置のそれぞれの入力ピンに対応する信号入力ピンをそれぞれ連結する第１信号線、及び前記複数個のメモリ装置のそれぞれの入出力ピンに対応する入出力ピンをそれぞれ連結する第２信号線を有するメモリモジュールをテストするためのテスト装置において、
命令及びアドレスを印加するための第１及び第２ドライバ、データを入出力するための第３及び第４ドライバ、並びに前記第４ドライバの出力端子に連結された第１入力端子と比較データを入力するための第２入力端子を有する比較器を具備したテスタと、
前記第１入力ドライバの出力端子と前記第１信号線の一端に連結された第１共通端子との間に連結された第１伝送線、前記第２入力ドライバの出力端子と前記第１共通端子との間に連結された第２伝送線、前記第３ドライバの出力端子と前記第２信号線の一端に連結された第２共通端子との間に連結された第３伝送線、前記第４ドライバの出力端子と前記第２共通端子との間に連結された第４伝送線、並びに前記第１及び第２信号線のそれぞれの他端と接地電圧との間にそれぞれ直列に連結された第１電源と第１インピーダンス整合手段及び第２電源と第２インピダンス整合手段を有するロードボードとを備えることを特徴とする。
【００２７】
又は、前記目的を達成するため、本発明に係る他のメモリモジュールのテスト装置は、複数個の入力ピンと複数個の入出力ピンを有する複数個のメモリ装置を搭載し、前記複数個のメモリ装置のそれぞれの入力ピンに対応する信号入力ピンをそれぞれ連結する第１信号線、及び前記複数個のメモリ装置のそれぞれの入出力ピンに対応する入出力ピンの共通入出力ピンをそれぞれ連結する第２信号線を有するメモリモジュールをテストするためのテスト装置において、
命令及びアドレスを印加するための第１及び第２ドライバ、データを印加するための第３及び第４ドライバ、並びに前記第４ドライバの出力端子に連結された第１入力端子と比較データを入力する第２入力端子を有する比較器を備え、これによりテストを実行するテスタと、
前記第１ドライバの出力端子と前記第１信号線の一端に連結された第１共通端子との間に連結された第１伝送線、前記第２ドライバの出力端子と前記第１信号線の他端に連結された第２共通端子との間に連結された第２伝送線、前記第３ドライバの出力端子と前記第２信号線の一端に連結された第３共通端子との間に連結された第３伝送線、前記第４ドライバの出力端子と前記第２信号線の他端に連結された第４共通端子との間に連結された４伝送線、並びに前記第１、第２、第３及び第４共通端子と接地電圧との間にそれぞれ直列に連結された第１電源と第１インピダンス整合手段、第２電源と第２インピダンス整合手段、第３電源と第３インピダンス整合手段及び第４電源と第４インピダンス整合手段を有するロードボードとを備えることを特徴とする。
【００２８】
又は、本発明に係るメモリモジュールの更に他のテスト装置は、命令及びアドレスを印加するための複数個の入力ピンとデータを入出力するための複数個の入出力ピンを有する複数個のメモリ装置を搭載したメモリモジュールをテストするためのテスト装置において、
前記命令及びアドレスを印加するための第１及び第２ドライバ、前記データを入出力するための第３及び第４ドライバ、並びに前記第４ドライバの出力端子に連結された第１入力端子と比較データを入力するための第２入力端子を有する比較器を前記複数個のメモリ装置の各入力ピン及び入出力ピンに対応して有するテスタと、
前記第１及び第２ドライバの出力端子に連結された第１及び第２伝送線と前記第３及び第４ドライバの出力端子に連結された第３及び第４伝送線とを具備し、接地電圧と前記第１、第２伝送線及び前記入力ピンの共通端子との間に直列に連結された第１電源と第１インピダンス整合手段、並びに前記接地電圧と前記第３、第４伝送線及び前記入出力ピンとの共通端子との間に直列に連結された第２電源と第２インピダンス整合手段を、前記複数個のメモリ装置のそれぞれの入力ピン及び入出力ピンに対応して有するロードボードとを備えることを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明の好適の実施形態について説明する。
【００３０】
図１は、本発明に係る一実施例のメモリモジュールのテスト方法を説明するための構成を概略的に示した図である。テスタ100は、命令及びアドレス入力端子50-1に連結された入力ドライバ52-1、データ入力端子50-2に連結された入力ドライバ52-2、データ入力端子50-3に連結された入力ドライバ52-3、データ入力端子50-4に連結された入力ドライバ52-4、及び、比較データ入力端子50-6と入力ドライバ52-4の出力端子に連結された入力端子と出力端子50-5とを有する比較器54から構成されている。
【００３１】
ロードボード200は、入力ドライバ52-1の出力端子に連結された伝送線60-1、入力ドライバ52-2の出力端子に連結された伝送線60-2、入力ドライバ52-3の出力端子に連結された伝送線60-3、入力ドライバ52-4の出力端子に連結された伝送線60-4、接地電圧にそれぞれ直列に連結された電源VTと抵抗素子80、及び電源VTと抵抗素子82から構成されている。
【００３２】
メモリモジュール180は、伝送線60-1,60-2の共通ノードにそれぞれ連結された入力ピン70-1,70-3,...,70-(2n-1)と伝送線60-3,60-4の共通ノードにそれぞれ連結された入出力ピン70-2,70-4,..,70-2nとを有するメモリ装置72-1,72-1,...,72-n、各入力ピンを連結する信号線90、及び各入出力ピンを連結する信号線92から構成されている。
【００３３】
以下、図1に示したメモリモジュールのテスト装置におけるテスト方法を説明する。
【００３４】
テスト動作は、ライト命令及びライトアドレスの印加、データライト動作の実行、リード命令及びリードアドレスの印加、データリード動作の実行の順に反復的に行われるため、その順に従ってその動作を説明する。
【００３５】
まず、テスタ100がメモリ装置72-1に対するテストを行うためにメモリ装置72-1をイネーブル状態にしたものと仮定して説明する。
【００３６】
テスタ100が入力端子50-1を通してライト命令とライトアドレスを印加すると、この命令とアドレスは入力ドライバ52-1及びロードボード200上の伝送線60-1を通じてメモリ装置72-1,72-2,...,72-nのそれぞれの入力ピン70-1,70-3,...,70-(2n-1)に印加される。この場合、メモリ装置72-1,72-2,...,72-nはライト動作のための準備をする。
【００３７】
ここで、伝送線60-1を通じて伝送される信号は、メモリモジュール180上の信号線90を通じて抵抗素子80にも伝送されて、特定の電位差を有する電圧VTで終端される。又、前記信号は伝送線60-1を通じて伝送線60-2にも信号が伝送され、この信号は入力ドライバ52-2で終端される。このとき、テスタ100は入力端子50-2を通じて一定の直流信号を連続的に発生して一定の電位差を維持させるようにする。
【００３８】
次いで、テスタ100が入力端子50-3を通じてライトデータを印加すると、該ライトデータは、入力ドライバ52-3、ロードボード200上の伝送線60-3を通じてメモリ装置72-1の入出力ピン70-2に印加される。この場合、メモリ装置72-1は、入力されたデータを選択されたメモリセルにライトする。そして、伝送線60-3に伝送される信号は、メモリモジュール180の伝送線92を通じて抵抗素子82に伝送されて特定電位差VTを有する電圧VTで終端される。又、前記信号は伝送線60-4を通じて入力ドライバ52-4にも伝送され、入力ドライバ52-4で終端される。このとき、テスタ100は入力ドライバ52-4を通じて一定の直流信号を連続的に印加して一定の電位差を維持させるようにする。
【００３９】
次いで、テスタ100は、リード命令とアドレスを印加すると共に該アドレスに相当するセルに先にライトしたデータを入力端子50-6を通じて印加する。リード命令とアドレスは、入力端子50-1を通じてライト命令の入力の場合と同様の経路を通してメモリ装置72-1の入力ピン70-1に印加される。これに応答して、メモリ装置はリード動作を行うための準備をする。
【００４０】
そして、入力されるリード命令とアドレスは、信号線90を通じて抵抗素子80に伝送されて終端される他、信号線60-2を通じても伝送されて入力ドライバ52-2で終端される。このとき、テスタ100は、入力ドライバ52-2を通じて一定の直流信号を連続的に印加して一定の電位差を維持させるようにする。
【００４１】
次いで、メモリ装置72-1の入出力ピン70-2を通じて上述のようなライトデータの入力経路と反対方向にリードデータが出力される。
【００４２】
比較器54は、信号線60-4を通じて出力されるリードデータと、リード命令の入力時に入力端子50-6を通じて印加されたデータとを比較してその比較結果を出力端子50-5を通じて出力する。このとき、信号線60-4を通じてリードされるデータは、信号線60-3を通じて伝送されて入力ドライバ52-3で終端される他、信号線92を通じても伝送されて抵抗素子82で終端される。このとき、テスタ100は、入力ドライバ52-3,52-4を通じて一定の直流信号を連続的に印加して一定の電位差を維持させるようにする。テスタ100は、リードデータと先にライトしたデータとを比較して、その比較結果が同一であれば当該メモリ装置が正常であるものと判断し、同一でなければ不良であるものと判断する。
【００４３】
上述のような動作の実行時において、信号線90,92に印加される電圧VTは、該信号線に対して一貫して特定電圧が印加されるようにして、これにより入力信号のスイング幅を減らし信号の伝送速度を改善させる。ここで、電源電圧VTは、入力信号の"ハイ"レベルと"ロー"レベルの中間レベルの電圧に設定される。
【００４４】
テスタ100は、上述のような動作を反復的に実行してメモリ装置の全てに対するテストを実行する。
【００４５】
即ち、図１に示したメモリモジュールのテスト装置の抵抗素子を可変抵抗で構成して抵抗値を調節することにより、テスタロードボードとメモリモジュールとの間のインピーダンスを整合させることができる。又、抵抗素子を設けることにより、伝送される信号を終端してテスタとメモリモジュールとの間の信号反射を減衰させることができる。従って、この実施例によれば、高速で動作するメモリ装置を搭載したメモリモジュールをテストする際の信号歪みを防止することができる。
【００４６】
そして、入力ピンに命令及びアドレスを印加するための入力ドライバと入出力ピンにデータを印加するためのドライバとを２個ずつで構成することによりラウンドトリップ遅延時間を最小化することができる。
【００４７】
又、信号伝送線に所定の電圧VTを印加して、これをプリチャージさせることにより信号の伝送速度を改善することができる。
【００４８】
図２は、本発明に係る他の実施例のメモリモジュールのテスト方法を説明するための構成を概略的に示している。テスタ100は、入力端子50-1,50-2,50-3,50-4にそれぞれ連結された入力ドライバ52-1,52-2,52-3,52-4、及び入力ドライバ52-4の出力端子からの信号と入力端子50-6からの信号とを比較して、その比較結果を出力端子50-5に出力する比較器54により構成される。
【００４９】
ロードボード300は、入力ドライバ52-1,52-2,52-3,52-4の出力端子にそれぞれ連結された伝送線60-1,60-2,60-3,60-4、その伝送線60-1,60-2,60-3,60-4と接地電圧との間にそれぞれ直列に連結された抵抗素子83,84,85,86、及び電源VTから構成される。メモリモジュール180は、伝送線60-1と抵抗素子83との共通ノード及び伝送線60-3と抵抗素子85との共通ノードの間に連結された信号線90、伝送線60-2と抵抗素子84との共通ノード及び伝送線60-4と抵抗素子86との共通ノードの間に連結された信号線92、並びに信号線90にそれぞれ連結された入力ピン70-1,70-3,...,70-(2n-1)と信号線92にそれぞれ連結された入出力ピン70-2,70-4,..,70-2nとを有するメモリ装置72-1,72-2,..,72-nから構成される。
【００５０】
以下、図２に示したメモリモジュールのテスト装置におけるテスト方法を説明する。
【００５１】
テスト動作は、ライト命令及びライトアドレスの印加、データライト動作の実行、リード命令及びリードアドレスの印加、データリード動作の実行の順に反復して実行されるため、その順に従ってその動作を説明する。
【００５２】
まず、テスタ100がメモリ装置72-1に対するテストを実行するためにメモリ装置72-1をイネーブル状態にした場合を仮定して説明する。
【００５３】
テスタ100が入力端子50-1を通じてライト命令とライトアドレスを印加すると、この命令とアドレスは、入力ドライバ52-1、及びロードボード300上の伝送線60-1を通じて、メモリ装置72-1,72-2,...,72-nのそれぞれの入力ピン70-1,70-3,..,70-(2n-1)に印加される。これに応答して、メモリ装置72-1,72-2,...,72-nはライト動作のための準備をする。
【００５４】
伝送線60-1を通じて伝送される信号は、抵抗素子83、及びメモリモジュール180上の信号線90を通じて抵抗素子85にも伝送されて、特定電位差を有する電圧VTで終端される。そして、この信号は、信号線90及び伝送線60-3を通じて入力ドライバ52-3にも伝送され、入力ドライバ52-3で終端される。このとき、テスタ100は、入力端子50-3を通じて一定の直流信号を連続して発生して一定の電位差を維持させるようにする。
【００５５】
次いで、テスタ100が入力端子50-2を通じてライトデータを印加すると、該ライトデータは、入力ドライバ52-2、ロードボード300上の伝送線60-2を通じてメモり装置72-1の入出力ピン70-2に印加される。この場合、メモリ装置72-1は、入力されたデータを選択されたメモリセルにライトする。そして、伝送線60-2に伝送された信号は、抵抗素子84及びメモリモジュール180の伝送線92を通じて抵抗素子86にも伝送されて特定電位差VTを有する電圧で終端される。又、この信号は、信号線92及び伝送線60を通じて入力ドライバ52-4にも伝送されて入力ドライバ50-4で終端される。このとき、テスタ100は、入力ドライバ52-4を通じて一定の直流信号を連続して印加して一定の電位差を維持させるようにする。
【００５６】
次いで、テスタ100がリード命令とアドレスを印可すると同時に入力されるアドレスに相当するセルにライトしたデータを入力端子50-6を通じて印可する。リード命令とアドレスは入力端子50-1を通じてライト命令の入力と同様な経路を通してメモリ装置72-1の入力ピン70-1に印可される。メモリ装置はリード動作を実行するための準備をする。そして、入力されるリード命令とアドレスは抵抗素子83,85に伝送されて終端され、又、信号線60-3を通じても伝送されて入力ドライバ52-2で終端される。このとき、テスタ100は入力ドライバ52-3を通じて一定の直流信号を連続して印加して一定の電位差を維持させるようにする。
【００５７】
次いで、メモリ装置72-1の入出力ピン70-2を通じて、上述のようなライトデータの入力経路と反対方向にリードデータが出力される。
【００５８】
比較器54は、信号線60-4を通じて出力されるリードデータと、リード命令の入力時に入力端子50-6を通じて印加されたデータとを比較してその比較結果を出力端子50-5を通じて出力する。このとき、信号線60-4を通じてリードされるデータは抵抗素子84,86を通じて伝送されて終端されると共に、入力ドライバ52-4を通じて伝送されて終端される。このとき、テスタ100は、入力ドライバ52-2,52-4を通じて一定の直流信号を連続して印加して一定の電位差を維持させるようにする。
【００５９】
テスタ100は、リードデータと、先にライトしたデータとを比較して、その比較結果が同一であれば当該メモリ装置が正常であるものと判断し、同一でなければ不良であるものと判断する。
【００６０】
上述のような動作の実行ときに、信号線90,92に印加される電圧VTは、信号線に一貫して特定電圧が印加されるようにして、これにより入力信号のスイング幅を減少させて信号の伝送速度を改善する。ここで、電源電圧VTは、入力信号の"ハイ"レベルと"ロー"レベルの中間レベルの電圧に設定される。
【００６１】
テスタ100は、上述のような動作を反復して実行することによりメモリ装置の全てに対するテストを実行する。
【００６２】
即ち、図２に示したメモリモジュールのテスト装置も図１に示したテスト装置と同様に抵抗素子を用いてインピーダンスを整合させることができる。そして、入力ピン及び入出力ピンに連結されるドライバを２個ずつ構成してラウンドトリップ遅延時間を最小化することができる。
【００６３】
図３及び図４は、図１及び図２のメモリ装置の入出力ピンの出力信号Aがロードボードの伝送線を通過してテスタの比較器54の出力端子に現れる信号Bを示す。
【００６４】
図３及び図４からわかるように、抵抗素子によりインピーダンスが整合されることにより入出力信号の歪みが最小化されている。
【００６５】
上述の実施例においては、共通信号線方式のメモリモジュールに対するテスト方法を説明しているが、本発明に係るテスト方法は、独立信号線方式のメモリモジュールにも適用することが可能である。
【００６６】
言い換えれば、図６に示した独立信号線方式のメモリモジュールのそれぞれのメモリ装置の入力ピン及び入出力ピンのそれぞれに図１又は図２に示したテスト方法を適用して２個のドライバを共通に連結して構成し、共通端子と接地電圧との間に抵抗素子と電源を連結して構成することもできる。
【００６７】
つまり、独立信号線方式のメモリモジュールをテストする場合も、図１及び図２に示したようなテスト回路を構成することにより、上述の実施例の効果と同様な効果が奏される。
【００６８】
【発明の効果】
以上説明したように、本発明に係るメモリモジュールのテスト装置は、高速で動作するメモリ装置を搭載したメモリモジュールをテストするとき、抵抗素子を用いてテスト装置及びロードボードとメモリモジュールとの間のインピーダンスを整合させることができる。
【００６９】
又、入力ピンと入出力ピンに連結されるドライバを２個ずつ用い、信号線に一貫して一定電圧を印加することにより、ラウンドトリップ遅延時間を最小化することができる。
【図面の簡単な説明】
【図１】本発明に係る一実施例のメモリモジュールのテスト方法を説明するための構成を概略的にに示した図である。
【図２】本発明に係る他の実施例のメモリモジュールのテスト方法を説明するための構成を概略的に示した図である。
【図３】図１及び図２に示したメモリ装置の入出力ピンの出力信号Aがロードボード上の伝送線を経過してテスタの比較器の出力端子に現れる信号Bを示す図である。
【図４】図１及び図２に示したメモリ装置の入出力ピンの出力信号Aがロードボード上の伝送線を経過してテスタの比較器の出力端子に現れる信号Bを示す図である。
【図５】従来のメモリモジュールをテストするためのテスト装置の構成を模式的に示した図である。
【図６】従来の独立信号線方式を用いたメモリモジュールのテスト装置を概略的に示した図である。
【図７】従来の共通信号線方式を用いたメモリモジュールのテスト装置の概略的に示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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