(57)【特許請求の範囲】
【請求項１】
クロック信号を受信すると共に複数の偶数番アドレス信号および複数の奇数番アドレス信号を生成するアドレス・シーケンサであって、
各々が上記クロック信号を受信して上記複数の偶数番アドレス信号のひとつを生成する複数の偶数番アドレス信号生成器と、
各々が上記クロック信号を受信して上記複数の奇数番アドレス信号のひとつを生成する複数の奇数番アドレス信号生成器と、
複数の偶数番トグル信号のひとつと複数の偶数番トグル・アドレス信号のひとつを生成する複数の偶数番トグル論理セルであって、各偶数番トグル論理セルは、上記複数の偶数番アドレス信号生成器のひとつと組合されると共に、上記複数の偶数番アドレス信号生成器のひとつと組合された上記複数の偶数番アドレス信号のひとつを受信する複数の偶数番トグル論理セルと、
複数の奇数番トグル信号のひとつと複数の奇数番トグル・アドレス信号のひとつを生成する複数の奇数番トグル論理セルであって、各奇数番トグル論理セルは、上記複数の奇数番アドレス信号生成器のひとつと組合されると共に、上記複数の奇数番アドレス信号生成器のひとつと組合された上記複数の奇数番アドレス信号のひとつを受信する複数の奇数番トグル論理セルと、
を備え、
前記複数の偶数番トグル論理セルの各々は、前記複数の偶数番アドレス信号のひとつが入力され前記偶数番トグル信号を出力する第１論理セルを備え、
前記奇数番トグル論理セルの各々は、前記偶数番トグル信号が入力され前記奇数番トグル信号を出力するとともに、前記第１論理セルとは異なる、第２論理セルを備え、
前記偶数番トグル信号及び前記奇数番トグル信号を伝搬するためのゲート段数がそれぞれ一段であること
を特徴とする、
アドレス・シーケンサ。
【請求項２】
クロック信号を受信すると共に複数の第１アドレス信号および複数の第２アドレス信号を生成するアドレス・シーケンサであって、
各々が上記クロック信号を受信して上記複数の第１アドレス信号のひとつを生成する複数の第１アドレス信号生成器と、
各々が上記複数の第１アドレス信号のひとつを受信して上記複数の第２アドレス信号のひとつを生成する複数の第２アドレス信号生成器と、
当該複数の第１トグル論理セルの各々が、上記複数の第１アドレス信号生成器のひとつに組合されると共に上記複数の第１アドレス信号生成器の上記組合されたものから上記複数の第１アドレス信号のひとつを受信し、且つ、上記複数の第１トグル信号のひとつおよび複数の第１トグル・アドレス信号のひとつを生成する複数の第１トグル論理セルと、
当該複数の第２トグル論理セルの各々が、上記複数の第２アドレス信号生成器のひとつに組合されると共に上記複数の第２アドレス信号生成器の上記組合されたものから上記複数の第２アドレス信号のひとつを受信し、且つ、上記複数の第２トグル信号のひとつおよび複数の第２トグル・アドレス信号のひとつを生成する複数の第２トグル論理セルと、
を備え、
前記複数の第１トグル論理セルの各々は、前記複数の第１アドレス信号のひとつが入力され前記第１トグル信号を出力する第１論理セルを備え、
前記第２トグル論理セルの各々は、前記第１トグル信号が入力され前記第２トグル信号を出力するとともに、前記第１論理セルとは異なる、第２論理セルを備え、
前記第１トグル信号及び前記第２トグル信号を伝搬するためのゲート段数がそれぞれ一段であること
を特徴とする、
アドレス・シーケンサ。
【請求項３】
複数の偶数番アドレス信号および複数の奇数番アドレス信号を生成するアドレス生成方法であって、
クロック信号を受信する段階と、
複数の偶数番トグル論理セルを使用して複数の偶数番トグル論理信号を生成する段階であって、上記複数の偶数番トグル論理信号の各々は上記複数の偶数番トグル信号の対応するものを生成する段階と、
複数の奇数番トグル論理セルを使用して複数の奇数番トグル論理信号を生成する段階であって、上記複数の奇数番トグル論理セルの各々は上記複数の奇数番トグル信号の対応するものを生成する段階と、
複数の偶数番アドレス信号生成器を使用して複数の偶数番アドレス信号を生成する段階であって、上記複数の偶数番アドレス信号生成器の各々は上記クロック信号と上記複数の奇数番トグル信号のひとつとを受信して上記複数の偶数番アドレス信号の内で対応するものを生成する段階と、
複数の奇数番アドレス信号生成器を使用して複数の奇数番アドレス信号を生成する段階であって、上記複数の奇数番アドレス信号生成器の各々は上記クロック信号と上記複数の偶数番トグル信号のひとつとを受信して上記複数の奇数番アドレス信号の内で対応するものを生成する段階と、
を備えて、
前記複数の偶数番トグル論理信号の各々は、所定値又は入力される奇数番トグル信号に基づいて偶数番トグル論理セルに含まれる第１論理セルのみを介して偶数トグル信号を隣合う奇数番アドレス信号生成器および奇数番トグル論理セルに供給し、
前記複数の奇数番トグル論理信号の各々は、入力される偶数番トグル信号に基づいて奇数番トグル論理セルに含まれる、前記第１の論理セルとは異なる第２論理セルのみを介して奇数トグル信号を隣合う偶数番アドレス信号生成器および偶数番トグル論理セルに供給し、
前記偶数番トグル信号及び前記奇数番トグル信号を伝搬するためのゲート段数がそれぞれ一段であること
を特徴とするアドレス生成方法。
【請求項４】
行および列を有するメモリ・セル配列として編成された複数のメモリ・セルであって、所定個数の隣接列は１個のメモリ・セル・ブロックを構成すると共に上記メモリ・セル配列は複数のメモリ・セル・ブロックを構成する複数のメモリ・セルと、
各々が、ひとつのメモリ・セル列に対応し且つ上記対応列における各メモリ・セルの各ドレインに結合された複数の列制御トランジスタと、
各アドレス信号を受信し、且つ、上記列制御トランジスタの夫々の各ゲートに結合される列デコード信号を生成する列デコーダ回路と、
各アドレス信号を受信して各行デコード信号を生成する行デコーダ回路であって、行デコード信号は各々がひとつのメモリ・セル行に対応して該対応行における各メモリ・セルの各制御ゲートと結合される行デコーダ回路と、
各アドレス信号を受信し、各アドレス信号をバッファリングし、且つ、各アドレス信号を上記列デコーダ回路に供給する列バッファと、
各アドレス信号を受信し、各アドレス信号をバッファリングし、且つ、各アドレス信号を上記行デコーダ回路に供給する行バッファと、
内部クロック信号を受信すると共に各アドレス信号を生成して各アドレス信号を上記列バッファおよび上記行バッファに供給するアドレス・シーケンサと、
外部クロック信号および上記トリガ信号を受信して上記内部クロック信号を生成するクロック制御回路であって、該内部クロック信号は同期的なデータ読取りおよびプログラミングに使用されるクロック制御回路と、
上記複数のメモリ・セル・ブロックのひとつに各々が結合された複数の書込増幅器と、
上記複数のメモリ・セル・ブロックのひとつに各々が結合された複数の検知増幅器と、
外部クロック信号を受信すると共に、上記複数の書込増幅器のひとつおよび上記複数の読取増幅器のひとつと各々が結合された複数の入力／出力バッファと、
上記複数のメモリ・セルの各ソースに結合されたソース電圧源と、
上記列デコーダ回路および上記行デコーダ回路に結合され、当該フラッシュ・メモリ・デバイスの制御ゲート電圧を供給するデコーダ電圧源と、
を備え、
前記アドレス・シーケンサは、
各々が前記内部クロック信号を受信して上記複数の偶数番アドレス信号のひとつを生成する複数の偶数番アドレス信号生成器と、
各々が前記内部クロック信号を受信して上記複数の奇数番アドレス信号のひとつを生成する複数の奇数番アドレス信号生成器と、
複数の偶数番トグル信号のひとつと複数の偶数番トグル・アドレス信号のひとつを生成する複数の偶数番トグル論理セルであって、各偶数番トグル論理セルは、上記複数の偶数番アドレス信号生成器のひとつと組合されると共に、上記複数の偶数番アドレス信号生成器のひとつと組合された上記複数の偶数番アドレス信号のひとつを受信する複数の偶数番トグル論理セルと、
複数の奇数番トグル信号のひとつと複数の奇数番トグル・アドレス信号のひとつを生成する複数の奇数番トグル論理セルであって、各奇数番トグル論理セルは、上記複数の奇数番アドレス信号生成器のひとつと組合されると共に、上記複数の奇数番アドレス信号生成器のひとつと組合された上記複数の奇数番アドレス信号のひとつを受信する複数の奇数番トグル論理セルと、
を備え、
前記複数の偶数番トグル論理セルの各々は、前記複数の偶数番アドレス信号のひとつが入力され前記偶数番トグル信号を出力する第１論理セルを備え、
前記奇数番トグル論理セルの各々は、前記偶数番トグル信号が入力され前記奇数番トグル信号を出力するとともに、前記第１論理セルとは異なる、第２論理セルを備え、
前記偶数番トグル信号及び前記奇数番トグル信号を伝搬するためのゲート段数がそれぞれ一段であること
同期式フラッシュ・メモリ。
【請求項５】
前記複数の偶数番トグル論理セルの各々は
所定値又は入力される奇数番トグル信号に基づいて前記第１論理セルのみを介して偶数トグル信号を隣合う奇数番アドレス信号生成器および奇数番トグル論理セルに供給し、
前記複数の奇数番トグル論理セルの各々は、
入力される偶数番トグル信号に基づいて前記第２論理セルのみを介して奇数トグル信号を隣合う偶数番アドレス信号生成器および偶数番トグル論理セルに供給すること
を特徴とする請求項１に記載のアドレス・シーケンサ。
【請求項６】
前記複数の偶数番トグル論理セルの各々は、
更に第３論理セルを備え、前記第３論理セルは所定値又は入力される奇数番トグル信号とに基づいて対応する前記偶数番アドレス信号生成器に入力する入力信号を生成し、
前記奇数番トグル論理セルの各々は、
更に第４論理セルを備え、前記第４論理セルは入力される偶数トグル信号とに基づいて対応する前記奇数番アドレス信号生成器に入力する入力信号を生成すること
を特徴とする請求項１又は請求項５に記載のアドレス・シーケンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスに関し、より詳細には、特にフラッシュ・メモリ・デバイスなどの不揮発性半導体メモリデバイスなどの半導体デバイスに対する高速アドレス・シーケンサに関する。
【０００２】
【従来の技術】
フラッシュ・メモリ・デバイスは一般的に、アドレス・シーケンサ、行および列デコーダ、検知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）、書込増幅器（ｗｒｉｔｅ  ａｍｐｌｉｆｉｅｒ）、および、メモリ・セル配列を備えている。フラッシュ・メモリ・デバイスの一例は米国特許第５，４９０，１０７号に記述されているが、その開示内容は言及したことにより本明細書中に援用する。メモリ・セル配列は、行および列の形態で配置された複数のメモリ・セルを含む。各メモリ・セルは、単一ビットの情報を保持し得る。メモリ・セル配列におけるひとつのメモリ・セル列は、ビット・ラインに共通接続される。而して列デコーダはアドレス・シーケンサと協働してビット・ラインを選択する。同様に、メモリ・セル配列のひとつの行に配置された各メモリ・セルはワード・ラインに共通接続される。而して行デコーダはアドレス・シーケンサと協働してワード・ラインを選択する。行および列デコーダおよびアドレス・シーケンサは協働して個々のメモリ・セルもしくは一群のメモリ・セルを選択する。
【０００３】
フラッシュ・メモリ・デバイスのメモリ・セル配列における各メモリ・セルは一般的に、メモリ・セル・ブロックと称される下位配列にグループ化される。各メモリ・セル・ブロックは、検知増幅器および書込増幅器に結合される。書込増幅器（Ｗ／Ａ）は情報を記憶すべく、選択されたメモリ・セルに一群の所定電圧を印加する。この動作は、プログラム動作もしくは書込み動作と称される。同様に、選択されたメモリ・セルに印加された一群の所定電圧により、検知増幅器（Ｓ／Ａ）は情報を判別かつ読出すことができる。この動作は、読取り動作と称される。
【０００４】
読取り動作およびプログラム動作の間においてアドレス・シーケンサは、開始アドレスから開始して終了アドレスで終了する如く、アドレスをひとつずつインクリメントする。アドレスがインクリメントされる毎にアドレスは行および列バッファに夫々供給され、これらのバッファは一時的にアドレスを記憶する。
行および列バッファに記憶されたアドレスは夫々、行および列デコーダに提供される。行デコーダは、そのアドレスに関連するワード・ラインを選択する。また、列デコーダはそのアドレスに関連するビット・ラインを選択する。故に、アドレス・シーケンサならびに行および列デコーダは、関連するワード・ラインおよびビット・ラインを選択することにより、読取り動作もしくはプログラム動作に対して一個以上のメモリ・セルを選択する。
【０００５】
各アドレスは複数のアドレス・ビットから成ることから、ひとつのアドレスを生成する上では一般的に複数のアドレス信号を生成することが必要である。各アドレス信号は、そのアドレスのひとつのビットを表す。たとえば２１ビットのアドレスでは、２１個のアドレス信号を生成する必要がある。複数のアドレス信号を生成すべく、アドレス・シーケンサは複数のアドレス信号生成器を含んでいる。各アドレス信号生成器は、ひとつのアドレス・ビットを表すひとつのアドレス信号を生成する。
【０００６】
上記アドレス・シーケンサは典型的には順次的に各アドレス信号を生成し、任意の次続アドレスは先行アドレス信号が生成された後にのみ生成される。換言すると、たとえば、第ｋ番目のアドレス・ビットを表すアドレス信号は、第１番目から第（ｋ−１）番目のアドレス・ビットを表す各アドレス信号の後においてのみ生成されるのが典型的である。同様に、第（ｋ＋１）番目のアドレス・ビットを表すアドレス信号は、第１番目から第ｋ番目のアドレス・ビットを表すアドレス信号の後においてのみ生成される。更なる例として、アドレス・ビットＡ5を表すアドレス信号は、各アドレス・ビットＡ1、Ａ2、Ａ3およびＡ4が順次に生成されるまで生成されない。
【０００７】
最下位ビットを表すアドレス信号Ａ0を除き、各アドレス信号を生成する間、順次的ゲート遅延（ｓｅｑｕｅｎｔｉａｌ  ｇａｔｅ  ｄｅｌａｙ）が生ずる。ひとつのアドレス信号に伴う順次的ゲート遅延は、そのアドレス信号の生成に伴う全てのゲート遅延の合計である。たとえば、もし順次的ゲート遅延ｔaが各アドレス信号の生成に伴うとすれば、アドレス信号Ａ1の生成の間に生ずる遅延の合計量は少なくともｔaである。同様に、アドレス信号Ａ2、Ａ3、Ａ4およびＡ5の生成の間においては、夫々、少なくとも２ｔa、３ｔa、４ｔaおよび５ｔaの合計遅延が生ずる。アドレス信号Ａ0を除き、任意のひとつのアドレス信号の生成は順次的ゲート遅延を必要とすることから、ひとつのアドレスを構成する各アドレス信号の全てを生成する為には、全ての順次的ゲート遅延の合計に等しい遅延が必要となる。たとえば、アドレス信号Ａ0以外の各アドレス信号にはｔaの順次的ゲート遅延が伴うとすれば、２１ビット・アドレス・システムの全てのアドレス信号を生成するには少なくとも２０ｔaの合計遅延時間を費やすが、この合計遅延時間は、第２１番目のビットすなわち最上位アドレス・ビットを表すアドレス信号を生成する間に生ずる全ての順次的ゲート遅延の合計に等しい。
【０００８】
アドレス・シーケンサは一般的に、略々一定のクロック周波数を有するクロックと同期して作動する。而してクロック周期（ｃｌｏｃｋ  ｐｅｒｉｏｄ）は、そのクロックの２つの連続する立ち上がり縁の間における時間長である。ｆをＨｚ単位のクロック周波数とすれば、クロック周期は１／ｆ秒である。また、クロック周波数ｆ0で動作するアドレス・シーケンサは一般的にクロック周期１／ｆ0内にアドレス・インクリメントを完了する。
【０００９】
故に、アドレス・シーケンサが動作するクロック周期は一般的に、該当アドレスに伴う全ての順次的ゲート遅延の合計により下方限界が定められる。各アドレス信号は一度にひとつずつ順次的に生成されることから、全ての順次的ゲート遅延の合計は、最上位アドレス・ビットを表すアドレス信号を生成する間に生ずる合計遅延に略々等しい。換言すると、１クロック周期内にアドレスをインクリメントする為に該クロック周期は、全ての順次的ゲート遅延の合計以上の長さとされねばならない。
【００１０】
【発明が解決しようとする課題】
故に各順次的ゲート遅延は、ひとつのアドレスの生成における遅延時間と関連付けられる。ゲート遅延が過剰であれば、任意の所定クロック速度に対するアドレスのサイズを制限してしまう。おそらくは更に重要な点として、ゲート遅延が過剰であれば、システムの動作速度を制限してしまう。
【００１１】
たとえば、各アドレス信号に１ｎｓの遅延が伴い、すなわち、ｔa＝１ｎｓであれば、２１ビット・アドレス・システムにおいて全てのアドレス信号を生成するには、２０ｎｓが必要とされよう。故に、約２０ｎｓのクロック周期以内に全ての２１個のアドレス信号の生成を完了する為には、斯かるシステムと共に使用され得るクロック周波数の最大値は約５０ＭＨｚとなる。斯かる制限は、通常的に５０ＭＨｚ以上の周波数のクロックを使用する最近の多くの用途において不都合である。
【００１２】
本発明の目的は、より高い周波数のクロックを使用可能とする高速アドレス・シーケンサを提供することにある。
【００１３】
【課題を解決するための手段】
本発明の一実施例は、クロック信号を受信して複数の偶数番および奇数番アドレス信号を生成するアドレス・シーケンサである。上記アドレス・シーケンサは、複数の偶数番アドレス信号生成器を備えている。上記偶数番アドレス信号生成器は上記クロック信号を受信すると共に、上記複数の偶数番アドレス信号のひとつを生成する。上記アドレス・シーケンサは更に、複数の奇数番アドレス信号生成器を備えている。上記奇数番アドレス信号生成器は上記クロック信号を受信すると共に、上記複数の奇数番アドレス信号のひとつを生成する。
【００１４】
上記アドレス・シーケンサは更に、複数の偶数番および奇数番トグル論理セルを備えている。該偶数番および奇数番トグル論理セルは夫々、上記複数の偶数番および奇数番アドレス信号のひとつを受信する。上記偶数番および奇数番トグル論理セルは夫々、偶数番および奇数番アドレス信号生成器と組合されている。上記偶数番および奇数番トグル論理セルは、夫々、複数の偶数番および奇数番トグル信号および複数の偶数番および奇数番トグル・アドレス信号を生成する。
【００１５】
本発明の別実施例は、複数の偶数番アドレス信号生成器と、複数の奇数番アドレス信号生成器と、複数の偶数番トグル論理セルと、複数の奇数番トグル論理セルと、最終アドレス信号生成器と、を備えたアドレス・シーケンサである。
本発明の更なる別実施例は、上記複数の偶数番および奇数番アドレス信号のひとつであるトリガ信号を出力するアドレス・シーケンサである。
【００１６】
本発明の更なる別実施例は、上記複数の偶数および奇数番トグル信号のひとつであるトリガ信号を出力するアドレス・シーケンサである。
本発明の更なる別実施例は、複数の第１および第２トグル論理セルを備えたアドレス・シーケンサである。複数の第１トグル論理セルは直列である。直列とされた複数の第１トグル論理セルの最初のものは、論理“１”を受信する。直列とされた他の第１トグル・セルの各々は、直前の第１トグル論理セルにより生成された第１トグル信号を受信する。複数の第２トグル・セルは直列である。直列とされた複数の第２トグル・セルの最初のものは、直列とされた上記複数の第１トグル論理セルの最後のものにより生成された第１トグル信号を受信する。直列とされた他の第２トグル・セルの各々は、直前の第２トグル論理セルにより生成された第２トグル信号を受信する。
【００１７】
本発明の更なる別実施例は、複数の偶数番アドレス信号および複数の奇数番アドレス信号を生成する方法である。クロック信号が受信される。複数の偶数番トグル論理信号は、複数の偶数番トグル論理セルを使用して生成される。上記複数の偶数番トグル論理セルの各々は、上記複数の偶数番トグル信号の内で対応するものを生成する。複数の奇数番トグル信号は、複数の奇数番トグル論理セルを使用して生成される。上記複数の奇数番トグル論理セルの各々は、上記複数の奇数番トグル信号の内で対応するものを生成する。
【００１８】
複数の偶数番アドレス信号は、複数の偶数番アドレス信号生成器を使用して生成される。上記複数の偶数番アドレス信号生成器の各々は上記クロック信号と上記複数の奇数番トグル信号のひとつとを受信し、且つ、上記複数の偶数番アドレス信号の内で対応するものを生成する。複数の奇数番アドレス信号は、複数の奇数番アドレス信号生成器を使用して生成される。上記複数の奇数番アドレス信号生成器の各々は上記クロック信号と上記複数の奇数番トグル信号のひとつとを受信し、且つ、上記複数の奇数番アドレス信号の内で対応するものを生成する。
【００１９】
本発明の更なる別実施例は、アドレス・シーケンシングを実施する方法である。クロック信号が受信される。上記クロック信号を使用して複数の第１アドレス信号が生成される。上記複数の第１アドレス信号のひとつを使用して、複数の第２アドレス信号が生成される。
本発明の更なる別実施例は、アドレス・シーケンシングを実施する方法である。複数の第１アドレス信号が生成される。上記複数の第１アドレス信号は、複数の偶数番第１アドレス信号および複数の奇数番第１アドレス信号を含む。複数の第２アドレス信号が生成される。上記複数の第２アドレス信号は、複数の偶数番第２アドレス信号および複数の奇数番第２アドレス信号を含む。
【００２０】
本発明の更なる別実施例は、複数のメモリ・セルと、複数の列制御トランジスタと、列デコーダ回路と、行デコーダ回路と、列バッファと、行バッファと、内部クロックを受信すると共にアドレス信号を生成して該アドレス信号を上記列バッファおよび上記行バッファに供給するアドレス・シーケンサと、クロック制御回路と、複数の書込増幅器と、複数の検知増幅器と、複数の入力／出力バッファと、ソース電圧源と、デコーダ電圧源と、上記アドレス・シーケンサと、を備えた同期式フラッシュ・メモリである。上記アドレス・シーケンサは、トリガ信号を生成する。上記アドレス・シーケンサは、複数の偶数番トグル論理セルおよび複数の奇数番トグル論理セルを備えている。上記偶数番トグル論理セルは上記奇数番トグル論理セルと構造的に異なっている。
【００２１】
【発明の実施の形態】
Ｉ．概要
図１には、同期式フラッシュ・メモリが示されている。該同期式フラッシュ・メモリは、クロック制御回路２を有している。該クロック制御回路２は外部クロック信号３を受信すると共に、この外部クロック信号をトリガ信号５と組合せて内部クロック信号７を生成する。アドレス・シーケンサ４は内部クロック信号７を受信すると共に、各アドレスを一定順序に配列して、内部クロック信号７と同期して各アドレス信号を生成する。各アドレス信号は、列バッファ６および行バッファ８に供給される。各アドレス信号は選択的に改変され、列デコーダ回路２４および行デコーダ回路２６に供給される。上記列デコーダ回路および行デコーダ回路は夫々、列デコード信号および行デコード信号を生成して、読取り動作およびプログラム動作の為にメモリ・セル配列５１内の特定のメモリ・セルを選択する。
【００２２】
各メモリ・セルはＭＯＳトランジスタと同様の構造を有することから、メモリ・セルは基板上のソース領域およびドレイン領域を有している。基板の間においてメモリは、浮動ゲートおよび制御ゲートを有している。情報は、メモリ・セルに対して一群の所定電圧を印加することにより、メモリ・セル内にすなわち浮動ゲート内に記憶される。同様に、メモリ・セルに印加された一群の所定電圧は、メモリ・セル内に含まれる情報を読み取るべく使用される。
【００２３】
メモリ・セル配列５１は、複数のメモリ・セル３６、３８、４０、４２、４４、４６、４８および５０を含んでいる。明確化の為に、メモリ・セル配列５１内における各メモリ・セルの部分集合のみが示されている。メモリ・セル３６、３８、４４および４６は第１メモリ・セル・ブロックへとグループ化されると共に、メモリ・セル４０、４２、４８および５０は第２メモリ・セル・ブロックへとグループ化される。各メモリ・セル・ブロックは、対応する各制御トランジスタを介して、対応する書込増幅器および検知増幅器に結合される。詳細には、各制御トランジスタの各ドレインが書込増幅器および検知増幅器に結合される。たとえば第１列制御トランジスタ２８のドレインは、書込増幅器１６および検知増幅器１８に結合される。
【００２４】
同様に、各メモリ・セルの各ドレインは各制御トランジスタに結合される。たとえばメモリ・セル３６および４４の各ドレインは、第１列制御トランジスタ２８のソースに結合される。各制御トランジスタの各ゲートは、各デコード済信号ラインを介して列デコーダ回路２４に結合される。たとえば第１列制御トランジスタ２８および第３列制御トランジスタ３０の各ゲートは、列デコーダ回路２４からの第１列デコード済信号ライン２９へと結合される。
【００２５】
書込増幅器および検知増幅器の各対は、対応する入力／出力バッファにも結合される。図１において書込増幅器１６および検知増幅器１８は入力／出力バッファ１２に結合されると共に、書込増幅器２０および検知増幅器２２は入力／出力バッファ１４に結合される。
入力／出力バッファ１２および１４は更に、外部クロック信号３およびデータ入力／出力バス１に結合される。プログラム動作に先立ち、データ入力／出力バスから到来するプログラム・データは対応する入力／出力バッファ内に外部クロック信号３と同期的に記憶される。次に、プログラム動作が非同期的に実行される。読取り動作の間は、検出もしくは検知されたデータは対応する入力／出力バッファ内に内部クロック信号７と同期的に記憶され、次に、外部クロック信号３と同期的にデータ入力／出力バス１上を転送される。各入力／出力バッファに対する入力転送および出力転送は、同時に実行され得る。これらの同期的転送に依れば、読取り動作およびプログラム動作の両者に対する速度が最大化される。但し、各読取り動作はクロック制御回路２により生成された内部クロック信号７に依存する一方、各プログラム動作は非同期的に実施される。
【００２６】
II．クロック制御回路
図１を参照して上述した如く、読取り動作を実施する為には適切なメモリ・セルに対して所定電圧レベルが印加されねばならない。これらの読取り電圧は、ワード・ラインおよびビット・ラインを介して印加される。これらのワード・ラインおよびビット・ラインは本来、所定のライン上における抵抗および静電容量に依る遅延を有している。読取り動作の間において、或るワード・ライン上の最後の群のメモリ・セルから次のワード・ライン上の次の群のメモリ・セルへと遷移が生じる場合、すなわち、境界交差もしくはワード・ライン切替えが生じる場合、これらの遅延は大きくなる。動作用読取り電圧レベルはひとつのワード・ラインから除去されて別のワード・ラインに印加されねばならないことから、同一のワード・ライン上におけるひとつのメモリ・セルから別のメモリ・セルへの読取り動作である限りにおいて、ひとつのワード・ラインに対する読取り動作は２度に亙り生ずることが多い。換言すると、データ検知は外部クロック信号３の１クロック周期よりも長く掛かることがある。
【００２７】
データ検知に対して付加的な時間を提供すべく、内部クロック信号７は図２のクロック制御回路２により生成される。該内部クロック信号７は上記外部クロック信号と同期されるが、除外（ｂｌｏｃｋｅｄ  ｏｕｔ）された一個以上のクロック・サイクルを含んでいる。内部クロック信号７を上記アドレス・シーケンサに供給することにより、データＩ／Ｏバスに対してクロック・アウト（ｃｌｏｃｋ  ｏｕｔ）されつつあるデータは必要に応じて遅延されて、データ検知に対する更なる時間を許容する。
【００２８】
クロック制御回路２は、シフト・レジスタ・アセンブリ１００、クロック・トリガ信号生成器１３０およびクロック・バッファ１４０を含んでいる。外部クロック信号３およびトリガ信号５が入力されることにより、クロック制御回路２は内部クロック信号７を生成する。シフト・レジスタ・アセンブリ１００は外部クロック信号３を使用し、遅延したトリガ信号をクロック・トリガ信号生成器１３０へと供給する。外部クロック信号３、および、クロック・トリガ信号生成器１３０により生成されたクロック・トリガ信号２７が入力されることにより、上記クロック・バッファは内部クロック信号７を生成する
図３は、シフト・レジスタ・アセンブリ１００の一実施例を示している。トリガ信号５は図１に示されたアドレス・シーケンサから生成される。アドレス・シーケンサ４は、アドレスがインクリメントされる毎にトリガ信号５を生成する。トリガ信号５は、インバータ１０２の入力に結合される。インバータ１０２の出力は、第１シフト・レジスタ１０４の入力に結合される。第１シフト・レジスタ１０４の出力すなわち第１時間遅延トリガ信号Ｌ0は、第２シフト・レジスタ１０６の入力に結合される。第２シフト・レジスタ１０６の出力すなわち第２時間遅延トリガ信号Ｌ1は、第３シフト・レジスタ１０８の入力に結合される。第３シフト・レジスタ１０８は、出力として第３時間遅延トリガ信号Ｌ2を生成する。シフト・レジスタ１０４、１０６および１０８の各々は、外部クロック３に結合される。図３はシフト・レジスタ・アセンブリ１００における３個のシフト・レジスタのみを示しているが、使用されるシフト・レジスタの個数は自由に変更可能なものであり、内部クロック信号７から除外されるべき外部クロック・サイクルの個数に依存する。
【００２９】
図４には、図３のシフト・レジスタ・アセンブリ１００におけるシフト・レジスタ１０４、１０６、１０８の一実施例が示されている。外部クロック３はインバータ１１０の入力に結合される。インバータ１１０の出力は、トランジスタ１１２のゲートに結合される。トランジスタ１１２のドレインは、上記シフト・レジスタ１０４の入力に結合される。トランジスタ１１２のソースは、インバータ１１４の入力およびインバータ１１６の出力に結合される。インバータ１１４および１１６は、第１ラッチを構成する。該第１ラッチは外部クロック３の立ち下がり縁と同期的に上記シフト・レジスタの入力を記憶する。
【００３０】
インバータ１１４の出力およびインバータ１１６の入力は、トランジスタ１１８のドレインに結合される。トランジスタ１１８のゲートは、外部クロック３に結合される。トランジスタ１１８のソースは、インバータ１２０の入力およびインバータ１２２の出力に結合される。インバータ１２０および１２２は、第２ラッチを構成する。この第２ラッチは、外部クロック３の立ち上がり縁と同期的に上記第１ラッチの内容を記憶する。インバータ１２０の出力およびインバータ１２２の入力は相互に結合されて、上記シフト・レジスタの出力すなわち時間遅延トリガ信号を提供する。
【００３１】
クロック・トリガ信号生成回路１３０は、上記シフト・レジスタ・アセンブリ１００から生成された時間遅延トリガ信号Ｌ0、Ｌ1およびＬ2を受信する。図５においてクロック・トリガ信号生成回路１３０は、並列な第１、第２および第３の２入力ＮＯＲゲート１３２、１３４および１３６を含んでいる。第１時間遅延トリガ信号Ｌ0は、第１の２入力ＮＯＲゲート１３２の第１入力に結合される。第２時間遅延トリガ信号Ｌ1は第２の２入力ＮＯＲゲート１３４の第１入力に結合されると共に、第３時間遅延トリガ信号Ｌ2は、第３の２入力ＮＯＲゲート１３６の第１入力に結合される。
【００３２】
各２入力ＮＯＲゲート１３２、１３４および１３６の各第２入力は、夫々、クロック・ブロック信号Ｂ１、Ｂ２およびＢ３に結合される。クロック・ブロック信号Ｂ１、Ｂ２およびＢ３は典型的には同期式フラッシュ・メモリ・デバイスを作製する前に設定されるが、これらのクロック・ブロック信号は同期式フラッシュ・メモリ・デバイスの動作の間においても設定され得る。クロック・ブロック信号Ｂ１、Ｂ２およびＢ３は、内部クロック信号７から除外されるべき外部クロック・サイクルの個数を決定する。
【００３３】
たとえば第１クロック・ブロック信号Ｂ１がローレベルに設定されると共に第２および第３クロック・ブロック信号Ｂ２およびＢ３がハイレベルに設定されたならば、内部クロック信号７からは１個の外部クロック・サイクルが除外される。また、第１および第２クロック・ブロック信号Ｂ１およびＢ２がローレベルに設定されると共に第３クロック・ブロック信号Ｂ３がハイレベルに設定されたなら、内部クロック信号７からは２個の外部クロック・サイクルが除外される。
【００３４】
図５はクロック・トリガ信号生成回路１３０における３個の２入力ＮＯＲゲートを示しているが、使用される２入力ＮＯＲゲートの個数は内部クロック信号７から除外されるべきクロック・サイクルの個数のみに依存する。
クロック・トリガ信号生成回路１３０は、３入力ＮＯＲゲート１３８も備えている。上記３個の２入力ＮＯＲゲートの各出力は、３入力ＮＯＲゲート１３８の各入力に結合されている。３入力ＮＯＲゲート１３８の出力は上記クロック・トリガ信号生成回路の出力であると共に、図２におけるクロック・バッファ１４０の入力に結合される。対応するクロック・ブロック信号および対応する時間遅延トリガ信号の両者がローレベルとなったとき、２入力ＮＯＲゲート１３２、１３４および１３６の各々の出力はハイレベルとなる。各２入力ＮＯＲゲートの各出力の一個以上がハイレベルとなったとき、３入力ＮＯＲゲート１３８の出力はローレベルとなる。３入力ＮＯＲゲート１３８のこの出力は、クロック・バッファ１４０における外部クロック３と組合されたときに上記外部クロック信号のひとつ以上を除外すべく使用されるクロック・トリガ信号である。
【００３５】
図６には、図２のクロック・バッファ１４０が示されている。クロック・バッファの入力、すなわち図５におけるクロック・トリガ信号生成回路の出力は、インバータ１４２の入力に結合される。インバータ１４２の出力は、トランジスタ１４３のドレインに結合される。トランジスタ１４３のソースは、インバータ１４６の入力およびインバータ１４８の出力に結合される。インバータ１４６および１４８は、ラッチを構成する。
【００３６】
外部クロック３は、インバータ１４４の入力および２入力ＮＡＮＤゲート１５０の第１入力に結合される。インバータ１４４の出力は、トランジスタ１４３のゲートに結合される。インバータ１４６の出力およびインバータ１４８の入力は、２入力ＮＡＮＤゲート１５０の第２入力に結合される。２入力ＮＡＮＤゲート１５０の出力は、インバータ１５２の入力に結合される。
【００３７】
クロック・バッファ１４０の入力すなわちクロック・トリガ信号は、内部クロック信号７が生成される間に何個の外部クロック・サイクルが除外されるべきかに関する情報を含んでいる。クロック・バッファ１４０の出力は内部クロック信号７であり、これから、一個以上の外部クロック・サイクルが除外される。
図７は、図２乃至図６のクロック制御回路２の動作を要約するタイミング図である。外部クロック信号タイミング８２、トリガ信号タイミング８４、第１時間遅延トリガ信号８６、第２時間遅延トリガ信号８８および内部クロック信号タイミング９０が示されている。
【００３８】
上記各タイミング図から理解される如く、トリガ信号５がハイレベルになるとき、第１時間遅延トリガ信号Ｌ0は外部クロック３の立ち上がり縁にてローレベルとなる。第１時間遅延トリガ信号Ｌ0がローレベルであるとき、第２時間遅延トリガ信号Ｌ1は外部クロック３の立ち上がり縁によりローレベルとなる。時間遅延信号Ｌ0およびＬ1の両者がクロック・ブロック信号Ｂ１およびＢ２を使用して実現されるとき、隣り合う２個のクロック・サイクルは外部クロック３に関して内部クロック信号７から除外される。故に、図７に示された如く、内部クロック信号は外部クロック信号と類似しておりすなわち同期している。但し、内部クロック信号７は２個のクロック・サイクルを欠いている。斯かるクロック・サイクルを除去することにより、読取り動作もしくはデータ検知動作に対する付加的時間が提供される。
【００３９】
II．（ａ）データ・タイミング制御回路
内部クロック信号７は、データ・タイミング制御回路を使用してメモリ・セルからデータ検知すなわちデータ読み取りを行う為に上記各検知増幅器に対し、外部クロック信号に関して更なるクロック・サイクルすなわち付加的時間を提供する。図８は、データ検知信号６３を生成するデータ・タイミング制御回路１５を示している。データ・タイミング制御回路１５は、延長データ回路（ｅｘｔｅｎｄｅｄ  ｄａｔａ  ｃｉｒｃｕｉｔ）７１およびＡＴＤ回路９に結合される。ＡＴＤ回路９に対しては、Ａ0信号すなわち上記アドレス・シーケンサからの各アドレス信号の最下位ビットが供給される。上記アドレス・シーケンサは、アドレス・インクリメント毎に、パルスすなわちＡ信号を生成する。
【００４０】
ＡＴＤ回路９は、ｐ−チャネル・トランジスタ９１およびｎ−チャネル・トランジスタ９５を有している。ｐ−チャネル・トランジスタ９１のドレインには基準電圧Ｖｃｃが接続されると共に、ｐ−チャネル・トランジスタ９１のソースには抵抗器９３が接続される。抵抗器９３の他端には、ｎ−チャネル・トランジスタ９５のドレイン、コンデンサ９７の一端、および、２入力ＮＯＲゲート９９の第１入力が接続される。上記Ａ0信号は、ｐ−チャネル・トランジスタ９１およびｎ−チャネル・トランジスタ９５の両者に供給される。これらの２個のトランジスタは協働して、Ａ0信号を反転するインバータとして作用する。たとえばＡ0信号がハイレベルであればｐ−チャネル・トランジスタ９１はオフとなり且つ上記ｎ−チャネル・トランジスタはオンとなることから、アースへの経路を生成する。故に、ｎ−チャネル・トランジスタ９５に接続されたＮＯＲゲート９９の第１入力は、アースすなわちローレベルへと引張られる。逆に、Ａ0信号がローレベルであれば、ｐ−チャネル・トランジスタ９１はオンとなり且つ上記ｎ−チャネル・トランジスタはオフとなることから、Ｖｃｃへの経路を生成する。故に、ｎ−チャネル・トランジスタ９５に接続されたＮＯＲゲート９９の第１入力は漸進的にＶｃｃすなわちハイレベルへと引張られる。
【００４１】
ＮＯＲゲート９９への第２入力は、Ａ0信号に結合される。Ａ0信号がローレベルからハイレベルへと遷移する毎に、ＮＯＲゲート９９の出力すなわちＡＴＤ信号はローレベルとなる、と言うのも、ＮＯＲゲート９９の第１入力はアースに引張られるからである。Ａ0信号がハイレベルからローレベルへと遷移する際に、ＮＯＲゲート９９の第１入力は漸進的にハイレベルへと引張られる。このローレベルからハイレベルへのＮＯＲゲート９９の第１入力の漸進的な遷移の間、ＮＯＲゲート９９の両入力はローレベルである。故にＮＯＲゲート９９の出力はハイレベルからローレベルになり、ＡＴＤ信号に対する立ち上がり縁を生成する。ＮＯＲゲート９９の第１入力が遷移を行いハイレベルとなるまで、上記ＡＴＤ信号はハイレベルのままである。ＮＯＲゲート９９の第１入力がハイレベルとなれば、上記ＡＴＤ信号はローレベルとなり、故に、上記ＡＴＤ信号の立ち下がり縁が生成される。抵抗器９３およびコンデンサ９７は、生成されるＡＴＤ信号の時間長すなわちパルス幅を決定する時定数を決定する。上記ＡＴＤ信号は、データ・タイミング制御回路１５に対するひとつの入力を提供する。データ・タイミング制御回路１５の他方の入力は、延長データ検知［ｅｘｔｅｎｄｅｄ  ｄａｔａ  ｓｅｎｓｅ］（ＥＸＳＮＳ）信号７０である。
【００４２】
ＥＸＳＮＳ信号７０は、データ延長回路７１により生成される。ＥＸＳＮＳ信号７０の論理状態は、データ延長回路７１に対する各入力、すなわち、延長リセットデータ検知［ｅｘｔｅｎｄｅｄ  ｒｅｓｅｔ  ｄａｔａ  ｓｅｎｓｅ］（ＲＥＳＥＴＥＸ）信号７５および延長セットデータ検知［ｅｘｔｅｎｄｅｄ  ｓｅｔ  ｄａｔａ  ｓｅｎｓｅ］（ＳＥＴＥＸ）信号７３に依存する。図９の（ａ）に示されたデータ検知セット・バッファはＳＥＴＥＸ信号７３を生成すると共に、図９の（ｂ）に示されたデータ検知リセット・バッファはＲＥＳＥＴＸ信号７５を生成する。上記データ検知セット・バッファおよびデータ検知リセット・バッファは、各バッファに対する各入力を除き、同一である。データ検知セット・バッファには入力として、上記内部クロック信号および上記トリガ（ＴＲＧ）信号が供給される。一方、データ検知リセット・バッファは入力として、上記内部クロック信号および上記Ａ0信号を有している。
【００４３】
図９の（ａ）において、内部クロック（ＩＮＴＣＬＫ）信号はＮＡＮＤゲート９０１の第１入力およびインバータ９０３の入力に接続される。インバータ９０３は、トランジスタ・スィッチ９０５のゲートに接続される。ＩＮＴＣＬＫ信号がローレベルになるときにトランジスタ・スィッチ９０５はオンとなる。トランジスタ・スィッチ９０５がオンであるときに、トランジスタ・スィッチ９０５のドレインに接続されたインバータ９０７の出力はトランジスタ・スィッチ９０５のソースを介してインバータ９０９および９１１へと受け渡される。インバータ９０７に対する入力は上記ＴＲＧ信号に接続される。インバータ９０９および９１１はトランジスタ・スィッチ９０５のソースからの信号を反転すると共に、この信号をＮＡＮＤゲート９０１の第２入力へと供給する。インバータ９０９および９１１はまた、基本的に上記ＴＲＧ信号であるＮＡＮＤゲート９０１の第２入力における論理状態を維持するラッチとしても作用する。ＮＡＮＤゲート９０１の出力は、インバータ９１３の入力に結合される。インバータ９１３の出力は、ＳＥＴＥＸ信号７３である。ＩＮＴＣＬＫ信号がローレベルであり且つＮＡＮＤゲート９０１の出力がハイレベルであれば、ＳＥＴＥＸ信号７３はローレベルである。
【００４４】
ＩＮＴＣＬＫ信号がハイレベルとなると、トランジスタ・スィッチ９０５はオフとなり且つＮＡＮＤゲート９０１の第１入力もハイレベルである。故に、ＩＮＴＣＬＫ信号がハイレベルとなるとき、基本的にＴＲＧ信号であるＮＡＮＤゲート９０１の第２入力における信号は“クロック”されてＳＥＴＥＸ信号７３の論理状態を設定する。故に、ＩＮＴＣＬＫ信号がハイレベルとなる前にＴＲＧ信号がローレベルであれば、上記ＳＥＴＥＸ信号もローレベルである。しかし乍ら、ＩＮＴＣＬＫ信号がハイレベルとなる前にＴＲＧ信号がハイレベルであれば、ＳＥＴＥＸ信号はハイレベルとなる。故に、ＳＥＴＥＸ信号はＩＮＴＣＬＫの立ち上がり縁にて且つＴＲＧ信号がハイレベルであるときにハイレベルとなり、且つ、ＳＥＴＥＸ信号はＩＮＴＣＬＫの立ち下がり縁にて且つＴＲＧ信号がローレベルとなるときにローレベルとなる。
【００４５】
前述の如く、図９の（ｂ）におけるデータ検知リセット・バッファは上述した図９の（ａ）のデータ検知セット・バッファと同様であるが、各バッファに対する入力は異なる。故に、ＲＥＳＥＴＸ信号７５はＳＥＴＥＸ信号と同様の手法で生成される。しかし乍ら、上記Ａ0信号はＲＥＳＥＴＸ信号７５の論理状態に影響を与える。故に、ＩＮＴＣＬＫ信号がハイレベルとなるときに、Ａ0信号は“クロック”されてＲＥＳＥＴＸ信号７５の論理状態を設定する。ＩＮＴＣＬＫ信号がハイレベルになる前にＡ0信号がローレベルであれば、ＲＥＳＥＴＸ信号もローレベルである。しかし乍ら、ＩＮＴＣＬＫ信号がハイレベルになる前にＡ0信号がハイレベルであれば、ＲＥＳＥＴＸ信号もハイレベルになる。故に、ＲＥＳＥＴＸ信号はＩＮＴＣＬＫの立ち上がり縁にて且つＡ0信号がハイレベルであるときにハイレベルとなり、且つ、ＲＥＳＥＴＸ信号はＩＮＴＣＬＫの立ち下がり縁にて且つＡ0信号がローレベルとなるときにローレベルとなる。
【００４６】
図８に戻ると、ＲＥＳＥＴＸ信号７５およびＳＥＴＥＸ信号７３は、データ延長回路７１に対する入力として供給される。ＳＥＴＥＸ信号７３は、第１トランジスタ７７のゲートおよびインバータ８３の入力に結合される。インバータ８３の出力は、第２トランジスタ８１のゲートに結合される。ＳＥＴＥＸ信号がハイレベルとなるときに、介在インバータ８３により、第１トランジスタ７７はオンとなり且つ第２トランジスタ８１はオフとなる。第１トランジスタ７７のソースはアースに結合されると共に、該第１トランジスタ７７のドレインはインバータ８５および８７に結合される。ＥＸＳＮＳ信号７０はインバータ８７の出力である。インバータ８５および８７は、ラッチとして作用すると共に、第１トランジスタ７７のドレインにおける論理状態を維持する。故に、上記第１トランジスタがオンとなるときに、アースに対する経路が展開されると共にＥＸＳＮＳ信号７０はハイレベルとなる。
【００４７】
逆に、ＳＥＴＥＸ信号がローレベルとなるときに、第１トランジスタ７７はオフとなり且つ第２トランジスタ８１はオンとなる。ＲＥＳＥＴＥＸ信号７５は第３トランジスタ７９のゲートに結合される。この第３トランジスタ７９は、アースに結合されたソースと、第２トランジスタ８１のソースに結合されたドレインとを有している。上記第２トランジスタのドレインはインバータ８５および８７に結合されると共に、ＥＸＳＮＳ信号７０を供給する第２ソースとしても作用する。ＳＥＴＥＸ信号７３がローレベルであるときに、ＲＥＳＥＴＥＸ信号７５がハイレベルとなれば、アースに対する経路が展開される。故にＥＸＳＮＳ信号７０はアースへと引張られてローレベルとなる。
【００４８】
ＥＸＳＮＳ信号７０はデータ・タイミング制御回路１５に供給されると共にＡＴＤ回路９からのＡＴＤ信号と組合されてデータ検知信号６３を生成する。図８において、データ・タイミング制御回路１５における各トランジスタは、前述のＡＴＤ回路９の各トランジスタと同様に動作する。故に、上記ＡＴＤ信号を受信するトランジスタ１０１ａおよび１０１ｂならびにトランジスタ１０５ａおよび１０５ｂはインバータとして作用する。抵抗器１０３ａおよび１０７ａはコンデンサ１０３ｂ、１０７ｂおよび１０７ｃと協働してＡＴＤ回路９の抵抗器９３およびコンデンサ９７と同様に動作し、すなわち、ＲＣ遅延もしくは時定数を生成する。但し、コンデンサ１０７ｃの付加により、ＮＯＲゲート１０９ｂの入力が遭遇する遅延は、ＮＯＲゲート１０９ａの入力にて見られる遅延よりも長い。但し、これらの遅延はＥＸＳＮＳ信号７０がハイレベルとなるときにのみ認識可能となる。
【００４９】
ＥＸＳＮＳ信号７０がハイレベルであるとき、ＮＯＲゲート１０９ｂの他の入力がローレベルであればＮＯＲゲート１０９ｂの出力はハイレベルとなる。もしＮＯＲゲート１０９ｂの各入力がローレベルであれば、ＮＯＲゲート１０９ａに結合された構成要素の類似性および各構成要素の相互接続に依り、ＮＯＲゲート１０９ａに対する各入力もローレベルである。ＮＯＲゲート１０９ａの各入力がローレベルであれば、ＮＯＲゲート１０９ａの出力はハイレベルとなる。ＮＯＲゲート１１１の各入力でもあるＮＯＲゲート１０９ａ、１０９ｂの出力の両者がハイレベルになると、ＳＮＳ信号６３もハイレベルとなる。
【００５０】
同様に、ＥＸＳＮＳ信号７０がローレベルとなるときに、ＮＯＲゲート１０９ｂの出力はローレベルとなる。ＮＯＲゲート１０９ａの各入力もローレベルであることから、ＮＯＲゲート１０９ａの出力はハイレベルとなる。ＮＯＲゲート１１１の各入力でもあるＮＯＲゲート１０９ａ、１０９ｂの出力の両者がローレベルであれば、ＳＮＳ信号６３もローレベルとなる。
【００５１】
図１０において、上記のＥＸＳＮＳ信号、ＴＲＧ信号、Ａ0信号、ＡＴＤ信号、ＳＮＳ信号および内部ならびに外部クロック信号のタイミング図は、これらの信号の相互作用と、データ・タイミング制御回路１５の動作とを示している。上記内部クロック信号は上記アドレス・シーケンサに対する入力を提供することから、Ａ0信号はＩＮＴＣＬＫ信号の状態に依存する。故にＡ0信号は、ＩＮＴＣＬＫ信号の立ち上がり縁毎に切替わり、すなわち、状態を変更する。ＡＴＤ回路９からのＡＴＤ信号は、Ａ0信号の状態に依存して、Ａ0信号の立ち下がり縁にて生成される。ＡＴＤ信号は、ひとつのアドレスから別のアドレスへの遷移の開始を表す。ＳＮＳ信号６３は、期間ＴＳ１およびＴＳ２の間において各検知増幅器がトリガされることによりＳＮＳ信号の立ち上がり縁にて各メモリ・セルを読み取る如く、各検知増幅器を制御すべく作用する。図８に関して記述された如く、期間ＴＳ１およびＴＳ２の存続時間は、抵抗器１０７ａおよびコンデンサ１０７ｂ、１０７ｃにより制御される。故に、もしデータ検知に更なる時間が必要とされるなら、付加的なキャパシタンスが加えられて期間ＴＳ１およびＴＳ２の存続時間を延長する。
【００５２】
上記各検知増幅器は、ＳＮＳ信号の立ち下がり縁にて各メモリ・セルの読み取りを停止すべくトリガされる。標準的な読取り動作に対しては、上記各検知増幅器はメモリ・セルを読み取るべく２つの外部クロック・サイクルが許容されるものとする。図１０において、ＴＲＧ信号がハイレベルであれば、外部クロック信号の立ち上がり縁において、次の内部クロック・サイクルはスキップされる。図７に関して先に示された如く、ＴＲＧ信号がハイレベルであるとき、境界交差が生ずる。境界交差が生ずるとき、各検知増幅器はデータを読み取る為に付加的な時間を必要とする。上記ＩＮＴＣＬＫ信号は上記アドレス・シーケンサに供給されて各アドレスのインクリメントを制御することから、Ａ0信号はＩＮＴＣＬＫ信号の立ち上がり縁まで変化しない。もしＡ0信号が変化しなければ、ＡＴＤ信号は生成されない。もしＡＴＤ信号が生成されず且つＡ0信号が変化しなければ、ＳＮＳ信号はハイレベルのままであり且つ各検知増幅器は各メモリ・セルからのデータの読み取りを継続する。故に、ひとつの余分な外部クロック・サイクルだけ内部クロック信号を遅延することにより、各検知増幅器には読取り動作を実施する為に付加的時間が提供される。
【００５３】
III．デコーダ回路
図１に関して先に示された如く列および行デコーダ６および８は、アドレス・シーケンサ４により生成された各アドレス信号に基づき列および行デコード信号を生成する。分離された高電圧部分および低電圧部分を備えた図１１における本発明のデコーダ回路の一実施例は、図１に示された列もしくは行デコーダ回路２４、２６として使用される。アドレス信号Ａ0・・Ａn-1は、図１に示された行バッファ８もしくは列バッファ６からの入力として提供される。図１１においてアドレス選択回路１６２は、アドレス信号Ａ0・・Ａn-1をゲート電圧供給回路２４０ａ、２４０ｂ、２４０ｃおよび２４０ｄの各々に提供する前に、必要に応じてアドレス信号Ａ0・・Ａn-1のゼロ個以上を反転する。アドレス信号Ａ0・・Ａn-1が特定のゲート電圧供給回路の選択を示すとき、アドレス信号Ａ0・・Ａn-1のゼロ個以上は反転されることにより、その特定のゲート電圧供給回路に対する全ての信号入力にて“ハイレベル”の論理を付与する。
【００５４】
たとえば、全てのアドレス信号Ａ0・・Ａn-1が論理「ロー」であるときにゲート電圧供給回路２４０ａが選択されるべきであれば、ゲート電圧供給回路２４０ａに供給される信号１６４、１６６、１６８および１７０の全てはアドレス選択回路１６２にて反転されることから、ゲート電圧供給回路２４０ａの入力に付与される信号１６４、１６６、１６８および１７０の全ては付与されるときに論理「ハイ」である。別の例として、アドレス信号Ａ0・・Ａn-1の全てが論理「ハイ」であるときにゲート電圧供給回路２４０ｄが選択されるべきであれば、ゲート電圧供給回路２４０ｄに供給される信号１８８、１９０、１９２および１９４はいずれもアドレス選択回路１６２にて反転されないことから、ゲート電圧供給回路２４０ｄの入力に付与される信号１８８、１９０、１９２および１９４の全ては付与されるときに論理「ハイ」である。
【００５５】
図１２の（Ａ）および図１２の（Ｂ）は、図１１のアドレス・デコーダ回路のゲート電圧選択回路２００およびゲート電圧供給回路２４０ａ乃至２４０ｄとして夫々使用される従来の回路である。図１２の（Ａ）は、電圧出力Ｖppi ２０３を出力するゲート電圧選択回路２００を示している。電圧出力Ｖppi ２０３の電圧レベルはＶccもしくはＶppのいずれかであると共に、読取り信号Ｒに依存する。該読取り信号Ｒは、上記同期式フラッシュ・メモリを使用しているシステムにより生成されると共に、読取り動作が必要なときに同期式フラッシュ・メモリ・デバイスに対して供給されるものである。
【００５６】
読取り信号Ｒは、デプレション形Ｎ−チャネル・トランジスタ２０２のゲートに結合される。デプレション形Ｎ−チャネル・トランジスタ２０２のドレインはＶccに結合されると共に、デプレション形Ｎ−チャネル・トランジスタ２０２のソースは電圧出力Ｖppi ２０３に結合される。読取り信号Ｒはまた、インバータ２１０の入力にも結合される。インバータ２１０の出力は、Ｐ−チャネル・トランジスタ２０８のゲートに結合される。Ｐ−チャネル・トランジスタ２０８のソースは、コモン２０９に結合される。Ｐ−チャネル・トランジスタ２０８のドレインは、エンハンスト形Ｎ−チャネル・トランジスタ２０４のゲートに結合される。エンハンスト形Ｎ−チャネル・トランジスタ２０４のドレインはＶppに結合される。
【００５７】
Ｐ−チャネル・トランジスタ２０８のドレインは、デプレション形Ｎ−チャネル・トランジスタ２０６のソースおよびゲートにも結合される。エンハンスト形Ｎ−チャネル・トランジスタ２０４のゲートはＰ−チャネル・トランジスタ２０８のドレインに結合される。エンハンスト形Ｎ−チャネル・トランジスタ２０４は厚寸の酸化物層と低導電率とを有する高電圧トランジスタである、と言うのも、それはゲート・プログラム用高電圧Ｖppを取扱う必要があるからである。
【００５８】
上記読取り信号Ｒは、読取り動作の間においてハイレベルになる。読取り信号Ｒがハイレベルであるとき、Ｎ−チャネル・トランジスタ２０２はオンとなり且つ該トランジスタ２０２のソースにおける電圧はＶccに近くなる。故に、電圧出力Ｖppi ２０３はＶccに近くなる。読取り信号Ｒがハイレベルであるとき、インバータ２１０の出力はローレベルとなる。インバータ２１０の出力がローレベルとなるとき、上記Ｐ−チャネル・トランジスタはオンとなり、略々アース電位がデプレション形Ｎ−チャネル・トランジスタ２０６のゲートおよびソースに供給される。略々アース電位はエンハンスト形Ｎ−チャネル・トランジスタ２０４のゲートにも付与されて該トランジスタをオフとすることにより、該トランジスタが電圧出力Ｖppi ２０３に対してＶppを供給するのを防止する。
【００５９】
読取り信号Ｒがプログラム動作の間においてローレベルとなるとき、デプレション形Ｎ−チャネル・トランジスタ２０２はオフとされることにより、該トランジスタが電圧出力Ｖppi ２０３に対してＶccを供給するのを防止する。読取り信号Ｒがローレベルであるときに、インバータ２１０の出力はハイレベルとなることから、Ｐ−チャネル・トランジスタ２０８をオフとする。エンハンスト形Ｎ−チャネル・トランジスタ２０４はオンとされると共に、プログラム・ドレイン電圧Ｖppが電圧出力Ｖppi ２０３に供給される。
【００６０】
列デコーダ回路２４および行デコーダ回路２６は共に、ひとつの出力毎にひとつとして、図１２の（Ｂ）の複数のゲート電圧供給回路２２０を備えている、と言うのも、各ゲート電圧供給回路は必要な電圧を、特定の列制御トランジスタに対し又は各メモリ・セルの特定行に対して供給するからである。
ゲート電圧供給回路２２０において、アドレス選択回路１６２からの各信号は、入力信号としてＮＡＮＤゲート２２２に入力される。ＮＡＮＤゲート２２２の出力は、Ｎ−チャネル・トランジスタ２２４のドレインおよびＮ−チャネル・トランジスタ２３０のゲートに結合される。Ｎ−チャネル・トランジスタ２２４のゲートはＶccに結合される。Ｎ−チャネル・トランジスタ２２４のソースは、Ｐ−チャネル・トランジスタ２２６のソースおよびＰ−チャネル・トランジスタ２２８のゲートに結合される。
【００６１】
Ｐ−チャネル・トランジスタ２２６および２２８の各ドレインは、Ｖppi入力端子２２５および２２７に夫々結合される。Ｖppi入力は、ゲート電圧選択回路２００により供給される。Ｐ−チャネル・トランジスタ２２６のゲート、Ｐ−チャネル・トランジスタ２２８のソースおよびＮ−チャネル・トランジスタ２３０のドレインは、ゲート電圧供給回路２２０の出力電圧２３１に結合される。Ｎ−チャネル・トランジスタ２３０のソースは、コモン２２９に結合される。
【００６２】
特定のゲート電圧供給回路２２０が選択されないとき、ＮＡＮＤゲート２２２に対する入力信号Ｉ0・・Ｉn-1の少なくともひとつは論理「ロー」である。ＮＡＮＤゲート２２２に対する少なくともひとつの入力が論理「ロー」であるとき、ＮＡＮＤゲート２２２の出力は論理「ハイ」である。ＮＡＮＤゲート２２２の出力が論理「ハイ」であるとき、Ｎ−チャネル・トランジスタ２３０はオンとなり、出力電圧２３１をコモン２２９の略々アースまで引き下げる。出力電圧２３１がローレベルに引張られるときにＰ−チャネル・トランジスタ２２６はオンとされ、Ｐ−チャネル・トランジスタ２２８のゲートに論理「ハイ」電圧を供給することから、該Ｐ−チャネル・トランジスタ２２８が出力電圧２３１にて高電圧を供給するのを防止する。故に、ゲート電圧供給回路２２０は自身が選択されなければ読取り動作もしくはプログラム動作に対して出力電圧を供給しない。
【００６３】
特定のゲート電圧供給回路２２０が選択されたとき、入力信号Ｉ0・・Ｉn-1の全ては論理「ハイ」であると共にＮＡＮＤゲート２２２の出力は論理「ロー」である。Ｎ−チャネル・トランジスタ２３０のゲートにローレベル論理が付与されると該Ｎ−チャネル・トランジスタ２３０はオフとされることから、出力２３１はローレベルに引張られない。ＮＡＮＤゲート２２２の出力からの論理「ロー」は、Ｎ−チャネル・トランジスタ２２４を介してＰ−チャネル・トランジスタ２２８のゲートに付与される。Ｐ−チャネル・トランジスタ２２８はオンとなると共に、Ｖppi ２２７の電圧レベルに依存して、出力２３１をハイレベルからＶppもしくはＶccへと引張る。
【００６４】
トランジスタ２２６、２２８および２３０はＶppを取扱わねばならないことから、それらは厚寸の酸化物層および比較的に低い導電率を有する高電圧トランジスタである。Ｖccが通常より低いとき、Ｐ−チャネル・トランジスタ２２８の導電率は実際に低くなり、低速の読取り動作に帰着する。その結果、Ｖppi ２０３に対してＶccを供給するトランジスタ２０２は大きくなければならない。
【００６５】
図１３において、本発明のゲート電圧供給回路２４０の一実施例は、別体の高電圧部分および別体の低電圧部分を有して示されている。上記ゲート電圧供給回路の低電圧部分は、高速切替を必要とする動作を実施する。ゲート電圧供給回路２４０においては、該ゲート電圧供給回路２４０が選択されたときにＮＡＮＤゲート２４２は、従来の回路のＮＡＮＤゲート２２２と同一様式にて入力信号を受信する。
【００６６】
ＮＡＮＤゲート２４２の出力２４３は、Ｎ−チャネル・トランジスタ２４８のゲート、インバータ２４６の入力およびＮ−チャネル・トランジスタ２５２のドレインに結合される。インバータ２４６の出力２４７は、Ｎ−チャネル・トランジスタ２５０のドレインに結合される。Ｎ−チャネル・トランジスタ２５０のゲートは、Ｎ−チャネル・トランジスタ２４８のソースおよびＮ−チャネル・トランジスタ２５２のソースに結合される。Ｎ−チャネル・トランジスタ２５０のソースは、上記ゲート電圧供給回路の出力電圧２６０に結合される。読取り信号Ｒは、インバータ２４４の入力に供給される。インバータ２４４の出力は、トランジスタ２５２のゲートに付与される。上記トランジスタ２４８および２５０は、０Ｖのスレッショルド電圧を有する低電圧Ｎ−チャネル・トランジスタである。Ｎ−チャネル・トランジスタ２５０は、上記高電圧部分を上記低電圧部分から分離すべく使用される。
【００６７】
特定のゲート電圧供給回路が選択されないとき、ＮＡＮＤゲート２４２の出力２４３はハイレベルであり、故に、インバータ２４６の出力２４７はローレベルである。Ｎ−チャネル・トランジスタ２４８はオンとなることから、Ｎ−チャネル・トランジスタ２５０はオンとなり且つノード２４９はハイレベルとなる。故に、インバータ２４６からのローレベル出力は上記特定のゲート電圧供給回路の出力として出力される。上記ゲート電圧供給回路のローレベル出力がインバータとして動作するトランジスタ２５４および２５６のゲートに付与されたとき、Ｐ−チャネル・トランジスタ２５４はオンとなってＰ−チャネル・トランジスタ２５８のゲートにＶppiを付与し、且つ、Ｎ−チャネル・トランジスタ２５６はオフとなる。結果として、Ｐ−チャネル・トランジスタ２５８はオフとなり且つＶppiは出力２６０に供給されない。
【００６８】
特定のゲート電圧供給回路が選択されたとき、ＮＡＮＤゲート２４２の出力２４３はローレベルであることから、インバータ２４６の出力２４７はハイレベルである。読取り信号Ｒがハイレベルであり読取り動作を示すとき、インバータ２４４の出力はローレベルであり、Ｎ−チャネル・トランジスタ２５２をオフとする。出力２６０は、ハイレベルからＶppiに引張られる。
【００６９】
Ｎ−チャネル・トランジスタ２５０のチャネル・キャパシタンスの故に、Ｎ−チャネル・トランジスタ２５０のゲートのノード２４９はハイレベルに結合され、Ｎ−チャネル・トランジスタ２５０の高導電率を維持する。インバータ２４６は高導電率トランジスタにより形成されることから、出力２６０は強く駆動され、読み取りに対する高速動作に帰着する。これに加え、インバータ２４６はハイレベル出力を生成することにより、Ｖppi電圧を低下させない。故に、図１２の（Ａ）におけるゲート電圧選択回路のデプレション形Ｎ−チャネル・トランジスタ２０２は、Ｖppiにおける一切の電圧低下を補償すべく大型である必要は無い。
【００７０】
特定のゲート電圧供給回路が選択されると共に読取り信号Ｒがローレベルであることからプログラム動作を示しているとき、インバータ２４４の出力はハイレベルであることから、Ｎ−チャネル・トランジスタ２５２をオンとする。Ｎ−チャネル・トランジスタ２４８は、ノード２４９がローレベルに引張られるにつれて、漸進的にオフとなる。読取り動作に関して上述された如く、出力２６０はハイレベルからＶppiへと引張られる。しかし乍らＮ−チャネル・トランジスタ２４８はオフとなることにより、上記ゲート電圧供給回路の高電圧部分から該ゲート電圧供給回路の低電圧部分を分離するバッファとして作用する。故に、プログラム電圧、すなわち、読取り電圧と比較して高電圧が、ゲート電圧供給回路の低電圧部分に影響せずに出力２６０に供給される。
【００７１】
IV．アドレス・シーケンサ
図１に示された如く、アドレス・シーケンサ４はクロック制御回路２からの内部クロック信号７を受信する。上記アドレス・シーケンサは、トリガ信号５をクロック制御回路へと供給する。上記アドレス・シーケンサはまた、各アドレス信号を列バッファ６および行バッファ８に供給する。これに加えて上記アドレス・シーケンサは、最下位アドレス・ビットを表すアドレス信号Ａ0をＡＴＤ回路９に供給する。
【００７２】
アドレス・シーケンサ４は、アドレスを順次にインクリメントする。アドレスの順次的インクリメントの各々は、内部クロック信号７の立ち上がり縁と同期される。アドレス・シーケンサ４により生成されるアドレスは、各アドレス信号をコンパイルしたものである。各アドレス信号は、一連のトグル信号を使用してアドレス・シーケンサ４により個別に生成される。
【００７３】
図１４は、本発明のアドレス・シーケンサ３００（ａ）の実施例のブロック図である。上記アドレス・シーケンサは、一連のアドレス信号生成器である。各アドレス信号生成器は、アドレス信号Ａ0、Ａ1、・・Ａn-1を生成する。図１４においては明確化の為に、アドレス信号Ａ0、Ａ1およびＡn-1を生成しているアドレス信号生成器のみが示されている。故に図１４に示された如く、第１アドレス信号生成器３０４はアドレス信号Ａ0を生成する。同様に、第２アドレス信号生成器３０８は第２アドレス信号Ａ1を生成する。最後に、第ｎアドレス信号生成器３１２は、第ｎアドレス信号Ａn-1を生成する。
【００７４】
アドレス信号生成器３０４は、偶数番アドレス信号を生成する偶数番アドレス信号生成器である。アドレス信号生成器３０８は、奇数番アドレス信号を生成する奇数番アドレス信号生成器である。
上記各アドレス信号生成器は、クロック信号変化に基づいて入力信号をクロック・アウトするラッチすなわちシフト・レジスタとして作用する。上記各アドレス信号生成器は２個のラッチを含み、第１のラッチに対してはクロック信号を反転した信号が供給されると共に第２のラッチに対してはクロック信号が供給される。故に、各アドレス信号生成器には差分的クロック信号が供給される。差分的クロック信号は、内部クロック信号７および反転内部クロック信号７ａから成る。反転内部クロック信号は、内部クロック信号をインバータ３０２に通過させることにより形成される。入力信号はクロック信号の立ち上がり縁時に第１ラッチにクロック入力され、且つ、入力信号はクロック信号の立ち上がり縁時に第２ラッチにクロック入力される。
【００７５】
アドレス信号生成器３０４、３０８および３１２には、夫々、２入力ＸＯＲゲート３０３、３０７および３１１により供給された入力信号が供給される。第１アドレス信号生成器に対して入力信号を供給するＸＯＲゲート３０３の第１入力は、論理“１”に結合される。ＸＯＲゲート３０３の第２入力は、第１アドレス信号生成器３０４の出力すなわちアドレス信号Ａ0に結合される。故に、クロック信号の立ち上がり縁毎に、アドレス信号Ａ0は論理“０”と論理“１”との間でトグルされる。
【００７６】
アドレス信号Ａ0は、ＮＡＮＤゲート３２２の第１入力にも結合される。ＮＡＮＤゲート３２２の第２入力は、論理“１”に結合される。故にＮＡＮＤゲート３２２の出力は、アドレス信号Ａ0の反転である、第１トグル信号の反転Ｔｇｌ(0)バーを提供する。故に、ＸＯＲゲート３０３およびＮＡＮＤゲート３２２は、偶数番アドレス信号生成器３０４に組合された偶数番トグル論理セルを表す。換言すると、偶数番アドレス信号生成器３０４に組合されたトグル論理セルは、第１トグル信号の反転Ｔｇｌ(0)バーを生成する。
【００７７】
ＮＡＮＤゲート３２２により供給される第１トグル信号の反転Ｔｇｌ(0)バーは、インバータ３２４を介してＸＯＲゲート３０７の第１入力に結合される。インバータ３２４は上記入力をＸＯＲゲート３０７を介してアドレス信号生成器３０８に供給する。第１トグル信号の反転Ｔｇｌ(0)バーは、ＮＯＲゲート３２８の第１入力にも供給される。アドレス信号生成器３０８により生成されたアドレス信号Ａ1は、ＸＯＲゲート３０７の第２入力に対し、且つ、インバータ３２６を介してＮＯＲゲート３２８の第２入力に対し、結合される。故に、アドレス信号Ａ1はアドレス信号Ａ0が１であり且つアドレス信号Ａ1が０であるときに１へと移行し、且つ、アドレス信号Ａ1はアドレス信号Ａ0が１でありアドレス信号Ａ1も１であるときに０へ移行する。換言すると、アドレス信号Ａ1はアドレス信号Ａ0が１であるときには常にトグル動作を行う。
【００７８】
ＮＯＲゲート３２８の出力は、第２トグル信号Ｔｇｌ(1)である。故に、アドレス信号生成器３０８に組合されたトグル論理セルは、奇数番トグル信号である第２トグル信号Ｔｇｌ(1)を生成する。アドレス信号生成器３０８に組合されたトグル論理セルは、ＸＯＲゲート３０７、インバータ３２４、３２６およびＮＯＲゲート３２８により表される奇数番トグル論理セルである。
【００７９】
ＸＯＲゲート３１１の第１入力は、第（ｎ−１）トグル信号Ｔｇｌ(n-2)に結合される。ＸＯＲゲート３１１の第２入力は、アドレス信号生成器３１２により生成されたアドレス信号Ａn-1に結合される。アドレス信号生成器３１２は、最上位アドレス・ビットを表す上記アドレス信号を生成する。インバータ３３０は、アドレス信号生成器３１２が反転トグル信号を反転する奇数番アドレス信号生成器であることを示している。但しアドレス信号生成器３１２は、各アドレス信号により表されるアドレス・ビットの個数に依存して偶数番アドレス信号生成器となることもある。アドレス信号生成器３１２が偶数番アドレス信号生成器である場合、インバータ３３０は存在しない。
【００８０】
アドレス信号生成器３１２は最上位ビットを表すアドレス信号Ａn-1を生成することから、アドレス信号生成器３１２は最終アドレス信号を生成する最終アドレス信号生成器である。従って、最終アドレス信号がアドレス信号生成器３１２により生成されたなら、生成されるべき更なるアドレス信号は無い。故に、アドレス信号生成器３１２は偶数番もしくは奇数番トグル論理セルのいずれとも組合されない、と言うのも、任意の特定のアドレス信号生成器に組合されたトグル論理セルは、該特定のアドレス信号生成器により生成されたアドレス信号により表されるアドレス・ビットよりも上位のビットを表すアドレス信号を生成すべく使用されるからである。
【００８１】
上記アドレス・シーケンサはまた、図２乃至図７に関して前述された如く内部クロック信号のクロック・サイクルの阻止を開始すべく、クロック制御回路２に対してトリガ信号５を供給する。本発明の一実施例において、トリガ信号５はトグル信号のひとつである。上記トリガ信号は、第５トグル信号Ｔｇｌ(4)であり得る。
【００８２】
他の実施例において、トリガ信号５はフラッシュ・メモリ・デバイスの他の動作の開始もしくは操作の為に生成される。別実施例においては、アドレス信号Ａ0−Ａn-1に対してトリガ信号生成器が結合される。アドレス信号Ａ0−Ａn-1を使用することによりトリガ信号生成器はトリガ信号５を生成する。
図１５の（ｃ）は、各アドレス信号を生成する間に生ずる遅延経路を形成する、直列に接続された各論理ゲートを示している。各論理ゲートは、アドレス信号Ａ0を除き、各アドレス信号に順次的ゲート遅延が伴う場合に順次的ゲート遅延を引き起こす。換言すると、各アドレス信号に伴う順次的ゲート遅延は、そのアドレス信号に伴うゲート遅延の合計である。最下位アドレス・ビットを表すアドレス信号Ａ0を除き、全てのアドレス信号には順次的ゲート遅延が伴う。
【００８３】
故に、各アドレス信号を生成する間に生ずる遅延経路における合計遅延は、そのアドレス信号に伴う順次的ゲート遅延と、そのアドレス信号により表されるアドレス・ビットよりも下位の各アドレス・ビットを表す他の各アドレス信号に伴う全ての順次的ゲート遅延と、の合計である。たとえば、アドレス信号Ａ1を生成する間に生ずる遅延経路における合計遅延は、そのアドレス信号Ａ1に伴う順次的ゲート遅延であり、且つ、アドレス信号Ａkを生成する間に生ずる遅延経路における合計遅延は、アドレス信号Ａ1乃至Ａkに夫々伴う順次的ゲート遅延の合計である。
【００８４】
図１５の（ｃ）において、ＮＡＮＤゲート４１２の第１入力はトグル信号Ｔｇｌ(k-1)である。ＮＡＮＤゲート４１２の出力は、ＮＯＲゲート４１４の第１入力に結合される。ＮＡＮＤゲート４１８の出力は、ＮＯＲゲート４２０の第１入力に結合される。ＮＯＲゲート４２０の出力は、ＮＡＮＤゲート４２４の第１入力に結合される。
【００８５】
ＮＡＮＤゲート４１２、４１８および４２４の各第２入力は夫々、組合された（不図示の）各アドレス信号生成器からのアドレス信号Ａk、Ａk+2およびＡk+4に結合される。ＮＯＲゲート４１４および４２０の第２入力は夫々、インバータ４１６および４２２により夫々反転されたアドレス信号Ａk+1およびＡk+3に結合される。
【００８６】
該実施例においてＮＯＲゲート遅延は、ＮＡＮＤゲート遅延に略々等しい。故にたとえば、ＮＯＲゲートもしくはＮＡＮＤゲートの遅延がＴanであれば、２１ビット・アドレスの第２１番目のアドレス信号の生成に伴う順次的ゲート遅延は、Ｊ＝２０  ｘ  Ｔanである。
遅延の合計量は概略的にひとつのクロック周期以内に生じるべきであることから、クロック周期はＪ秒により下方限界を定められる。故に、クロック周波数は（１／Ｊ）Ｈｚにより上方限界を定められる。アドレス・シーケンサの遅延経路におけるゲート遅延の個数を減少することにより、メモリ・デバイスは更に高い周波数クロックで動作し得る。
【００８７】
完全を期す為、図１５の（ａ）は偶数番アドレス信号生成器３７１の一実施例を示している。アドレス信号生成器３７１に対する入力として、ＸＯＲゲート３７２の出力トグル・アドレス信号が供給される。アドレス信号生成器３７１に対する入力は、トランジスタ３７４のドレインに供給される。ＸＯＲゲート３７２の第１入力はトグル信号Ｔｇｌ(k-1)に結合されるとと共に、ＸＯＲゲート３７２の第２入力はアドレス信号生成器３７１により生成されるアドレス信号Ａkに結合される。
【００８８】
トランジスタ３７４のゲートは、反転クロック信号ＣＬＫバーに結合される。トランジスタ３７４のソースは、インバータ３７８および３８０から成る第１ラッチに結合される。該第１ラッチの出力は、トランジスタ３８２のドレインに結合される。トランジスタ３８２のゲートは、クロック信号ＣＬＫに結合される。トランジスタ３８２のソースは、インバータ３８４および３８６から成る第２ラッチに結合される。該第２ラッチの出力は、生成されたアドレス信号Ａkである。
【００８９】
偶数番アドレス信号生成器３７１において、入力は、クロック信号ＣＬＫの立ち下がり縁、すなわち、反転クロック信号ＣＬＫバーの立ち上がり縁に同期して、上記第１ラッチにクロック入力される。而して第１ラッチの内容は、クロック信号ＣＬＫの立ち上がり縁に同期して上記第２ラッチにクロック入力される。上記第２ラッチの内容は上記偶数番アドレス信号生成器の出力を形成するが、これは上述のアドレス信号Ａkである。
【００９０】
同様に完全を期す為、図１５の（ｂ）は奇数番アドレス信号生成器３９１の一実施例を示している。奇数番アドレス信号生成器３９１の構造は、偶数番アドレス信号生成器３７１と類似している。但しインバータ３９２がＸＯＲゲート３９４の第１入力に結合されて、トグル信号の反転Ｔｇｌ(k-1)バーを反転する。
図１４および図１５の（ａ）乃至図１５の（ｃ）に示された各論理ゲートは、次のブール式により表され得る。偶数番アドレス信号、すなわちｋが偶数番であるとき、ブール式は：
【００９１】
【数１】
0004297606.tif 000002
【００９２】
故に、図１４および図１５の（ａ）乃至図１５の（ｃ）に関して上述された本発明の実施例においては、各トグル信号はひとつのアドレス信号が生成される間に使用される。換言すると、各トグル信号と各アドレス信号との間には概略的に１対１の対応がある。もし各トグル信号が一個以上のアドレス信号を生成すべく使用されるのであれば、生成されるトグル信号の個数は減少され得る。換言すると、各トグル信号と各アドレス信号との間に１対２（又はそれ以上）の対応があれば、同一数のアドレス信号を生成する上では更に少ないトグル信号が使用される。
【００９３】
ふたつの実施例において生成されるアドレス信号の個数が同一であるとすれば、１個のトグル信号を使用して２個のアドレス信号が生成されるという実施例においては、１個のトグル信号を使用して１個のアドレス信号が生成されるという実施例と比較して、トグル信号の個数は半分に減少される。更に、トグル論理セルの個数も半分に減少される、と言うのも、１個のトグル論理セルが１個のトグル信号を生成するからである。而して、各トグル論理セルの各論理ゲートは各アドレス信号の遅延経路内に在ることから、トグル論理セルの個数が半分に減少される場合には、各アドレス信号の生成に伴う順次的ゲート遅延におけるゲート遅延の量は概略的に半分に減少される。
【００９４】
図１６の（ａ）および図１６の（ｂ）は夫々、各トグル信号が２個のアドレス信号の生成の間に使用されるという実施例の奇数番および偶数番アドレス信号生成器を示している。図１６の（ａ）は、ＸＯＲゲート４３２の出力トグル・アドレス信号、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫバーに結合された奇数番アドレス信号生成器４３１を示している。奇数番アドレス信号生成器４３１の構造は、図１５（ｂ）に示された奇数番アドレス信号生成器３９１の構造と類似している。ＸＯＲゲート４３２の各入力は、トグル信号Ｔｇｌ(2(m-1))、および、奇数番アドレス信号生成器４３１により生成されたアドレス信号Ａ(2m-1)に結合される。
【００９５】
図１６の（ｂ）は、ＸＯＲゲート４５６の出力トグル・アドレス信号、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫバーに結合された偶数番アドレス信号生成器４５１を示している。偶数番アドレス信号生成器４５１は、図１５の（ａ）における偶数番アドレス信号生成器３７１と類似している。ＸＯＲゲート４５６の第１入力は、偶数番アドレス信号生成器４５１により生成されたアドレス信号Ａ(2m)に結合される。ＸＯＲゲート４５６の第２入力は、インバータ４５４の出力に結合される。インバータ４５４の入力は、ＮＡＮＤゲート４５２の出力に結合される。ＮＡＮＤゲート４５２の各入力は、トグル信号Ｔｇｌ(2(m-1))およびアドレス信号Ａ(2m-1)に結合される。故に、１個のトグル信号Ｔｇｌ(2(m-1))が２個のアドレス信号Ａ(2m-1)およびＡ(2m)を生成する間に使用される。
【００９６】
同様に、該実施例における他のトグル信号の各々は、２個のアドレス信号を生成する間に使用される。たとえば、トグル信号Ｔ(2m)はアドレス信号Ａ(2m+1)およびアドレス信号Ａ(2m+2)を生成すべく使用され、且つ、トグル信号Ｔ(2(m+1))はアドレス信号Ａ(2m+3)およびＡ(2m+4)を生成すべく使用される。故に、生成されるトグル信号の個数は２の係数で減少される。図１６の（ｃ）は、直列に接続されて遅延経路を形成すると共に順次的ゲート遅延を引き起こすゲート・ロジックを示している。３入力ＮＡＮＤゲート４８２の各入力は、トグル信号Ｔｇｌ(2(m-2))、アドレス信号Ａ(2m-2)およびアドレス信号Ａ(2m-1)に夫々結合される。ＮＡＮＤゲート４８２の出力は、インバータ４８４の入力に結合される。インバータ４８４の出力は、２個のアドレス信号Ａ(2m-1)およびＡ(2m)を生成する間に使用されるトグル信号Ｔｇｌ(2(m-1))である。
【００９７】
トグル信号Ｔｇｌ(2(m-1))は３入力ＮＡＮＤゲート４８６の入力に結合されるが、該ＮＡＮＤゲート４８６の他の２個の入力はアドレス信号Ａ(2m-1)およびＡ(2m)に夫々結合される。ＮＡＮＤゲート４８６の出力はインバータ４８８の入力に結合されるが、該インバータ４８８の出力すなわちトグル信号Ｔｇｌ(2m)は、次の３入力ＮＡＮＤゲート４９０に直列に結合される。故に、３入力ＮＡＮＤゲートの各々には、１個のトグル信号および２個のアドレス信号が供給される。
【００９８】
図１６に関して記述された実施例において、使用されるＮＡＮＤゲートおよびインバータの個数は（ｎ−１）／２である。これは、第１アドレス信号の生成には何らの順次的ゲート遅延が伴わず、且つ、各トグル論理セルは２個のアドレス信号を生成すべく使用されるからである。故に、２１ビット・アドレス・システムにおける第２１番目のアドレス信号を生成する為には、Ｔan＝Ｔai＝１ｎｓとして、一連のトグル論理セルに依る順次的ゲート遅延は１０×（Ｔan＋Ｔai）すなわち２０ｎｓである。
【００９９】
図１６の（ａ）乃至図１６の（ｃ）に示された各論理ゲートは、ブール式（３）、（４）および（５）により表される：
【０１００】
【数２】
0004297606.tif 000003
【０１０１】
式（３）は、図１６の（ｂ）の偶数番アドレス信号生成器４５１を示している。信号Ｔｇｌ(2(m-1))（Ｔ−１）およびＡ(2m-1)（Ｔ−１）は夫々、時間Ｔの直前の時間Ｔ−１において選択されたトグル信号Ｔｇｌ(2(m-1))、および、第（２ｍ−１）番目のアドレス・ビットを表すアドレス信号である。換言すると、時間Ｔ−１および時間Ｔの間の時間差は概略的に、クロック信号ＣＬＫの１クロック周期である。信号Ｔｇｌ(2(m-1))（Ｔ−１）およびＡ(2m-1)（Ｔ−１）は、ＮＡＮＤゲート４５２およびインバータ４５４により協働してＡＮＤされる。
【０１０２】
インバータ４５４の出力はＸＯＲゲート４５６にて、時間Ｔ−１における第（２ｍ）番目のアドレス・ビットを表すアドレス・ビットであるＡ(2m)（Ｔ−１）と共にＸＯＲされる。ＸＯＲゲート４５６の出力は、クロック信号ＣＬＫから次のクロック・サイクルへの立ち下がり縁時に、インバータ４６２および４６４から成る第１ラッチにクロック入力される。第１ラッチの出力は、クロック信号ＣＬＫの立ち上がり縁時に、インバータ４６８、４７０から成る第２ラッチにクロック入力される。故に、クロック信号の立ち下がり縁および立ち上がり縁（１個のクロック・サイクルもしくは１個のクロック周期）の後、時間Ｔ−１における信号Ｔｇｌ(2(m-1))（Ｔ−１）およびＡ(2m-1)（Ｔ−１）の組合せは、時間Ｔにおける第Ａ(2m)番目のアドレス・ビットを表すアドレス信号Ａ(2m)（Ｔ）としての出力である。
【０１０３】
式（４）は、図１６の（ａ）の奇数番アドレス信号生成器４３１を表している。信号Ｔｇｌ(2(m-1))（Ｔ−１）およびＡ(2m-1)（Ｔ−１）は、式（３）に見られる対応信号と同一である。式（３）において、これらの信号は、時間Ｔにおける第Ａ(2m)番目のアドレス・ビットを表すアドレス信号Ａ(2m)（Ｔ）を生成すべく使用される。式（４）において、信号Ｔｇｌ(2(m-1))（Ｔ−１）およびＡ(2m-1)（Ｔ−１）は、時間Ｔにおける第Ａ(2m-1)番目のアドレス・ビットを表すアドレス信号Ａ(2m-1)（Ｔ）を生成すべく使用される。故に、時間Ｔ−１において生成されたトグル信号Ｔｇｌ(2m-1)（Ｔ−１）は、時間Ｔにおけるアドレス信号Ａ(2m)（Ｔ）およびＡ(2m-1)（Ｔ）の両者を生成すべく使用される。
【０１０４】
式（５）は、偶数番トグル信号Ｔｇｌ(2m)（Ｔ−１）がブール演算により奇数番トグル信号Ｔｇｌ(2m-1)（Ｔ−１）からでは無く別の偶数番トグル信号Ｔｇｌ(2(m-1))（Ｔ−１）から生成されることを表している。Ｔｇｌ(2m-1)（Ｔ−１）はＡ(2m-1)（Ｔ−１）によりＡＮＤされたＴｇｌ(2m-1)（Ｔ−１）に等しいことを認識することにより、式（５）は、ｍが正の整数、１、２、３などとすればＴｇｌ(2m-1)（Ｔ−１）の生成をバイパスする手法を提供する。故に、全ての奇数番トグル信号すなわちＴｇｌ(1)、Ｔｇｌ(3)、Ｔｇｌ(5)などの生成が回避される。結果として、各トグル信号を生成する間に生ずるゲート遅延の数は半分に減少され、故に、各アドレス信号の生成の間に生ずる順次的ゲート遅延の存続時間は半分に減少される。
【０１０５】
上述の各実施例において、遅延の合計量は１クロック周期により上方限界を定められる。この結果、クロック信号の立ち上がり縁がアドレス信号生成器の出力としての各アドレス信号をクロック・アウトする前に、全てのアドレス信号を生成することが許容される。
但し、アドレスをインクリメントする毎に全てのアドレス・ビットがローレベルからハイレベルへと又はハイレベルからローレベルへと状態を変更するのでは無い。たとえば、最下位ビットを表すアドレス信号は全てのクロック周期毎にトグルし、最下位ビットの次を表すアドレス信号は１個おきのクロック周期毎にトグルするなどである。
【０１０６】
もし、クロック周期よりも長い周期を有する信号が、１クロック周期毎にはトグルしない各アドレス信号の幾つかをクロック・アウトすべく使用されたなら、これらのアドレス信号を生成すべく付加的時間が利用可能となる。換言すると、１クロック周期毎にはトグルしないアドレス信号の幾つかが、クロック周期より長い周期を有する信号を使用して生成されるなら、これらのアドレス信号を生成すべく更なる時間が許容される。各アドレス信号は、１クロック周期より長いサイクル時間（周期）を有している。故に、各アドレス信号生成器が夫々のアドレス信号を生成する為の更なる時間を許容すべく、これらのアドレス信号生成器の幾つかに対してクロック信号の代わりにアドレス信号が使用され得る。
【０１０７】
アドレス信号のサイクル時間は、そのアドレス信号の２個の連続する立ち上がり縁の間における時間長である。アドレスは順次的にインクリメントされることから、上位側のアドレス・ビットを表す各アドレス信号は、下位側のアドレス・ビットを表す各アドレス信号よりも少ない頻度で変化する。故に、上位側のビットを表すアドレス信号のサイクル時間は、下位側のビットを表すアドレス信号のサイクル時間よりも長い。たとえば、アドレス信号Ａ1に対するサイクル時間は、アドレス信号Ａ0に対するサイクル時間よりも長い。実際、Ａ1のサイクル時間はＡ0のサイクル時間の約２倍である。換言するとアドレス信号Ａ0は、アドレス信号Ａ1の１遷移毎に２回遷移する。
【０１０８】
アドレス信号Ａ0は、１クロック周期毎にローレベルからハイレベル又はハイレベルからローレベルへと状態が変化する。故に、アドレス信号Ａ0のサイクル時間（周期）は１クロック周期の２倍である。然るに、アドレス信号Ａ0は最下位アドレス・ビットを表すと共にアドレス信号Ａ0のサイクル時間はクロック周期よりも長いことから、他の全てのアドレス信号は内部クロック信号のクロック周期よりも長いサイクル時間を有している。
【０１０９】
故に、アドレス信号Ａ(m-1)のサイクル時間は、内部クロック信号のクロック周期よりも長い。上記アドレス・シーケンサは一度に１ずつアドレスをインクリメントすることから、下位側のアドレス・ビットは上位側のアドレス・ビットよりも頻繁に更新される。たとえばアドレス信号Ａ0により表されるアドレス・ビットは、アドレス・インクリメント毎に更新される。また、アドレス信号Ａ1により表されるアドレス・ビットは、１回置きのアドレス・インクリメント毎に更新される。一般的に、アドレス信号Ａmにより表されるアドレス・ビットは、アドレスが２m回だけインクリメントされる毎に更新される。
【０１１０】
故に、Ａ0を除き、任意のアドレス信号を生成する為の時間は、クロック周期により限界を定められない。換言すると、Ａ0を除く全てのアドレス信号は、生成の為に１クロック周期よりも長い周期を取り得る。故に、アドレス信号Ａm乃至Ａn-1を生成するクロック信号として、内部クロックの代わりにアドレス信号Ａ(m-1)を供給することにより、アドレスをインクリメントする為の内部クロックとして更に高速の周波数を有するクロックが使用され得る。換言すると、所定アドレス信号により表されるアドレス・ビットよりも上位（ｍｏｒｅ  ｓｉｇｎｉｆｉｃａｎｔ）のアドレス・ビットを表するアドレス信号を生成する為にクロック信号の代わりに上記所定アドレス信号が使用されるのであれば、アドレス遷移を完了する上で更に長い周期が利用可能である。
【０１１１】
図１７のアドレス・シーケンサにおいて、各アドレス信号生成器の幾つかに供給されるクロックは、クロック信号の代わりにアドレス信号である。図１７は、第１アドレス・シーケンサ部分３００ｂおよび第２アドレス・シーケンサ部分３００ｃを示している。第１アドレス・シーケンサ部分３００ｂにおいては、アドレス信号生成器３０４ｂ、３０８ｂおよび３１２ｂに対してクロック信号として内部クロック信号７が供給される。上記内部クロック信号はインバータ３０２ｂにより反転されると共に、各アドレス信号生成器に対して反転クロック信号として供給される。
【０１１２】
ＸＯＲゲート３０３ｂの第１入力は論理“１”に結合される。ＸＯＲゲート３０３ｂの第２入力は、アドレス信号生成器３０４ｂの出力すなわちアドレス信号Ａ0に結合される。ＸＯＲゲート３０３ｂの第１入力はＮＡＮＤゲート３０５ｂの第１入力にも結合される。ＸＯＲゲート３０３ｂの第２入力は、ＮＡＮＤゲート３０５ｂの第２入力にも結合される。ＮＡＮＤゲート３０５ｂの出力は、インバータ３０６ｂの入力に結合される。
【０１１３】
ＸＯＲゲート３０３ｂ、ＮＡＮＤゲート３０５ｂおよびインバータ３０６ｂは、アドレス信号生成器３０４ｂに組合されたトグル論理セルを表す。アドレス信号生成器３０４ｂに組合されたトグル論理セルは、第１トグル信号Ｔｇｌ(0)を生成する。同様に、アドレス信号生成器３０８ｂに組合されたトグル論理セルは、第２トグル信号Ｔｇｌ(1)を生成する。アドレス信号生成器３０８ｂに組合されたこのトグル論理セルは、ＸＯＲゲート３０７ｂ、ＸＯＲゲート３０９ｂおよびインバータ３１０ｂにより表される。
【０１１４】
インバータ３０６ｂの出力である第１トグル信号Ｔｇｌ(0)は、ＸＯＲゲート３０７ｂの第１入力およびＮＡＮＤゲート３０９ｂの第１入力に結合される。アドレス信号生成器３０８ｂにより生成されたアドレス信号Ａ1は、ＮＡＮＤゲート３０９ｂの第２入力に結合される。ＮＡＮＤゲート３０９ｂの出力は、インバータ３１０ｂの入力に結合される。インバータ３１０ｂの出力は、第２トグル信号Ｔｇｌ(1)である。ＸＯＲゲート３１１ｂの第１入力は、第（ｍ−１）トグル信号Ｔｇｌ(m-2)に結合される。ＸＯＲゲート３１１ｂの第２入力は、アドレス信号生成器３１２ｂにより生成されたアドレス信号Ａ(m-1)に結合される。
【０１１５】
図１７において、アドレス信号Ａ0乃至Ａ(m-1)は第１アドレス・シーケンサ部分３００ｂにより生成される。アドレス信号Ａm乃至Ａnは、第２アドレス・シーケンサ部分３００ｃにより生成される。アドレス信号生成器３０４ｃ、３０８ｃおよび３１２ｃは、第１アドレス・シーケンサ部分のアドレス信号生成器３０４ｂ、３０８ｂおよび３１２ｂと同様である。同様に、夫々、ＸＯＲゲート３０３ｃ、ＮＡＮＤゲート３０５ｃ、インバータ３０６ｃ、および、ＸＯＲゲート３０７ｃ、ＮＡＮＤゲート３０９ｃ、インバータ３１０ｃから成るトグル論理セルは第１アドレス・シーケンサ部分の各トグル論理セルと同様である。
【０１１６】
第２アドレス・シーケンサ部分３００ｃのアドレス信号生成器３０４ｃ、３０８ｃおよび３１２ｃには、内部クロック信号７の代わりにクロック信号として、上記第１アドレス・シーケンサ部分のアドレス信号Ａ(m-1)が供給される。アドレス信号Ａ(m-1)は第２アドレス・シーケンサ部分のインバータ３０２ｃにより反転されると共に、反転クロック信号としてアドレス信号生成器３０４ｃ、３０８ｃおよび３１２ｃに供給される。一例として、２１ビット・アドレスを生成するアドレス・シーケンサに対し且つｍが６であれば、Ａ0乃至Ａ5を生成すべく使用される最初の６個のアドレス信号生成器には、クロック信号として内部クロック信号が供給される。Ａ6乃至Ａ20を生成すべく使用される残りの１５個のアドレス信号生成器には、アドレス信号Ａ5がクロック信号として供給される。ひとつのアドレス・ビットを表す任意のアドレス信号は、該アドレス信号により表されるアドレス・ビットよりも上位側のビットを表す各アドレス信号を生成する各アドレス信号生成器に対して、クロック信号として供給され得る。
【０１１７】
一実施例においては、第２アドレス・シーケンサ部分３００ｃに対するクロック信号としてワード・ライン切替アドレス信号が使用される。図２のクロック制御回路に関して前述された如く、ひとつのワード・ラインの終了から次のワード・ラインの開始への遷移は、境界交差もしくはワード・ライン切替と称される。読取り動作の間、ワード・ライン上のキャパシタンスおよび抵抗に依る遅延は、ワード・ライン切替にて増加される。ワード・ライン切替アドレス信号の遷移は、ワード・ライン切替にて生ずる。故に、ワード・ライン切替アドレス信号がクロック信号Ａ(m-1)として使用される場合には、アドレス・シーケンサに対して利用可能な最大遅延時間が使用される。但し、第２アドレス・シーケンサ部分３００ｃに対しては他のアドレス信号がクロック信号として使用され得る。
【０１１８】
図１７におけるアドレス・シーケンサの実施例を図１４および図１５の（ａ）乃至図１５の（ｃ）の実施例、又は、図１６の（ａ）乃至図１６の（ｃ）の実施例と組合せることにより、高クロック周波数で動作し得るアドレス・シーケンサの実施例が形成される。アドレス・シーケンサの該実施例は、幾つかのアドレス信号生成器に対するクロック信号としてアドレス信号を使用することに加え、偶数番および奇数番アドレス信号生成器に対して異なるトグル論理セルを使用する。
【０１１９】
Ｖ．データ検知
図１に戻ると、検知増幅器１８および２２は個々のデータ・ラインに結合される。これらのデータ・ラインは、個々のメモリ・ブロックのビット・ラインに結合される。通常、これらのデータ・ラインの初期電圧レベルはゼロである。但し多くの場合にデータ・ラインは、近傍のデータ・ラインにより形成されたキャパシタンスに依り、アース・レベルよりも高い電圧レベルを有している。故に、各データ・ラインに対して所定読取り電圧が印加されると共にＳ／Ａ  １８および２２が各メモリ・セルからデータの検知を試行するときに、遅延が見られる。従来、遅延を除去すべく各データ・ラインは分離されており、すなわち、各データ・ラインの間には大きな空間が提供されていた。しかし乍ら、各データ・ライン間に大きな空間を付加すると、メモリ用金型サイズ、すなわち、フラッシュ・メモリ・デバイスにより占有される物理的空間も大きくなる。
【０１２０】
メモリ用金型サイズを増大せずに遅延を除去する為に、データ・ライン中にはプルダウン・トランジスタが導入される。図１８においては、データ・ライン８０３に対してプルダウン・トランジスタ８０１が結合される。プルダウン・トランジスタ８０１のゲートは、リセット信号ライン８０５に結合される。メモリ・セルを読み取る前に、リセット信号ライン８０５は短時間に亙りハイレベルとなる。故に上記プルダウン・トランジスタはオンとなり、データ・ラインをアースする。全てのデータ・ラインをアース電圧レベルにて最初にスタートすることにより、各データ・ラインを結合するキャパシタンスならびに個々のデータ・ライン上のキャパシタンスは減少される。故に、各データ・ラインが遭遇する遅延は、メモリ用金型サイズを増大せずに減少される。
【０１２１】
VI．高電圧比較器
図１に関して示された如く、プログラム動作では、一群の所定電圧が各メモリ・セルに印加される必要がある。図１の高電圧比較器回路５４は、メモリ・セルのプログラムを開始するに十分なほど所定電圧が高い正確なタイミングを決定すべく、一群のトランジスタから成る。図１９は、図１の高電圧比較器回路５４の一実施例を示している。図１９における高電圧比較器回路は、ラインＡＡにおける電圧レベルすなわち所定プログラム電圧がラインＢＢにおける電圧レベルに対応する瞬間を検出する。ラインRef.における電圧レベルは定常的にハイレベルであるとし、且つ、ラインＶppにおける電圧レベルは上昇しつつあるものとする。ラインＶppは、Ｖppトランジスタ１８１のゲートに結合される。ラインＶppの電圧レベルが上昇するにつれてＶppトランジスタ１８１はオンとなり、該Ｖppトランジスタ１８１のドレインに結合されたラインＢＢを低速でＶccに引張る。故に、ラインＶppにおける電圧レベルが上昇するにつれて、ラインＢＢにおける電圧レベルも漸進的に上昇する。
【０１２２】
ラインＢＢは、ＢＢトランジスタ１８３およびＡＡトランジスタ１８５の各ゲートにも結合される。故に、ラインＢＢにおける電圧レベルが漸進的に上昇するにつれて、ＢＢおよびＡＡトランジスタは漸進的にオンとなる。ＡＡトランジスタ１８５のソースには、基準トランジスタ１８７のドレインにも結合されたラインＡＡが結合される。ラインRef.は、基準トランジスタ１８７のゲートに結合される。ラインRef.に印加されている一定電圧レベルに依り、基準トランジスタ１８７はオンであることから、ラインＡＡにおける電圧レベルは電圧Ｖccに近い。上記ＡＡトランジスタが漸進的にオンとなるにつれて、電圧Ｖccからはアースへの経路が形成されることから、ラインＡＡにおける電圧レベルは漸進的に引き下げられる。故に、ラインＡＡにおける電圧レベルは、ラインＢＢにおける電圧レベルが漸進的に上昇するにつれて、漸進的に低下する。
【０１２３】
ラインＡＡはＡＡデプレション形トランジスタ１６７のゲートにも結合されると共に、ラインＢＢはＢＢデプレション形トランジスタ１６９のゲートに結合される。ラインＢＢにおける電圧レベルが漸進的に上昇するにつれ、ＡＡデプレション形トランジスタ１６７は漸進的にオンとなる。同様に、ラインＡＡにおける電圧レベルが漸進的に低下するにつれ、ＡＡデプレション形トランジスタ１６７は漸進的にオフとなる。ＢＢデプレション形トランジスタ１６９のソースは、第１のｐ−チャネル・トランジスタ１６３および第２のｐ−チャネル・トランジスタ１６５の共通接続された各ゲートに結合される。ＢＢデプレション形トランジスタ１６９がオンとなったなら、アースに対する経路が形成されることにより、第１のｐ−チャネル・トランジスタ１６３および第２のｐ−チャネル・トランジスタ１６５はオンとなる。
【０１２４】
ラインＶPROKは、ＡＡデプレション形トランジスタ１６７のソースおよび第２のｐ−チャネル・トランジスタ１６５のドレインに結合される。上記第２のｐ−チャネル・トランジスタがオンとなり且つＡＡデプレション形トランジスタ１６７が低速でオフとなるときに、ラインＶPROKには電圧Ｖccに対する経路が供給される。故に、ラインＶPROKは急激に上昇する。換言すると、ラインＢＢにおける電圧レベルが上昇して、低下しつつあるラインＡＡにおける電圧レベルに対応するときに、ラインＶPROKにおける電圧レベルは上昇する。故に、ラインＢＢにおける電圧レベルがラインＡＡにおける電圧レベルよりも高くなると直ちに、ラインＶPROKにおける電圧レベルは急激に上昇する、と言うのも、該ラインＶPROKは電圧Ｖccに引張られるからである。ラインＶPROKは、ラインＢＢにおける電圧レベルがメモリ・セルのプログラムを開始するに十分なほど高いこと、すなわち、ラインＢＢにおける電圧レベルがラインＡＡにおける電圧レベルよりも高いことを表す。故に、所定プログラム電圧すなわちラインＢＢおよびラインＡＡにおける電圧レベルがその特定動作電圧レベルを達成したとき、メモリ・セルのプログラミングが直ちに開始される。
【０１２５】
VII．結論
故に本発明は、高速アドレス・シーケンサを提供する。ＮＯＲアーキテクチャに基づく同期式フラッシュ・メモリ・デバイスにおける用途が記述されたが、上記高速アドレス・シーケンサは同様の高速アドレッシングを必要とする任意の半導体デバイスにおける広範囲な用途を有している。特に上記高速アドレス・シーケンサは、ＮＡＮＤアーキテクチャに基づく同期式フラッシュ・メモリ・デバイスにおいても等しく有用である。
【０１２６】
これに加え、本発明は一定の特定実施例において記述されたが、当業者であれば多くの付加的改変および異形は明らかであろう。従って、本発明は詳細に記述された処とは異なる様に実施され得ることは理解されよう。故に、現在における発明の各実施例は全ての点において例示的であって限定的なものでなく、発明の範囲は上記説明では無く添付の請求の範囲ならびにその均等物により決定される。
（付記１）クロック信号を受信すると共に複数の偶数番アドレス信号および複数の奇数番アドレス信号を生成するアドレス・シーケンサであって、
各々が上記クロック信号を受信して上記複数の偶数番アドレス信号のひとつを生成する、複数の偶数番アドレス信号生成器と、
各々が上記クロック信号を受信して上記複数の奇数番アドレス信号のひとつを生成する、複数の奇数番アドレス信号生成器と、
複数の偶数番トグル信号のひとつと複数の偶数番トグル・アドレス信号のひとつを生成する複数の偶数番トグル論理セルであって、各偶数番トグル論理セルは、上記複数の偶数番アドレス信号生成器のひとつと組合されると共に、上記複数の偶数番アドレス信号生成器のひとつと組合された上記複数の偶数番アドレス信号のひとつを受信する、複数の偶数番トグル論理セルと、
複数の奇数番トグル信号のひとつと複数の奇数番トグル・アドレス信号のひとつを生成する複数の奇数番トグル論理セルであって、各奇数番トグル論理セルは、上記複数の奇数番アドレス信号生成器のひとつと組合されると共に、上記複数の奇数番アドレス信号生成器のひとつと組合された上記複数の奇数番アドレス信号のひとつを受信する、複数の奇数番トグル論理セルと、
を備えて成る、アドレス・シーケンサ。
（付記２）前記クロック信号を受信して最終アドレス信号を生成する最終アドレス信号生成器であって、前記複数の偶数番トグル論理セルのいずれとも且つ前記複数の奇数番トグル論理セルのいずれとも組合されていない最終アドレス信号生成器を更に備えて成る、付記１記載のアドレス・シーケンサ。
（付記３）前記複数の偶数番および奇数番アドレス信号のひとつであるトリガ信号を更に出力する、付記１記載のアドレス・シーケンサ。
（付記４）前記複数の偶数番および奇数番トグル信号のひとつであるトリガ信号を更に出力する、付記１記載のアドレス・シーケンサ。
（付記５）前記複数の偶数番アドレス信号生成器の各々は、前記複数の偶数番トグル・アドレス信号の内で、前記複数の偶数番トグル論理セルの内の対応するものにより生成された偶数番トグル・アドレス信号を受信する、付記１記載のアドレス・シーケンサ。
（付記６）前記複数の奇数番アドレス信号生成器の各々は、前記複数の奇数番トグル・アドレス信号の内で、前記複数の奇数番トグル論理セルの内の対応するものにより生成された奇数番トグル・アドレス信号を受信する、付記１記載のアドレス・シーケンサ。
（付記７）前記各偶数番トグル論理セルおよび前記複数の奇数番トグル論理セルは直列に接続され、
上記複数の偶数番トグル論理セルの各々は、上記複数の奇数番トグル論理セルからの先行奇数番トグル論理セルおよび次続奇数番トグル論理セルに結合される、付記１記載のアドレス・シーケンサ。
（付記８）前記複数の偶数番および奇数番トグル論理セルの前記直列体は、該直列体において論理“１”を受信する最初の偶数番トグル論理セルを含み、
上記直列体における他の全ての偶数番トグル論理セルの各々は、直前の奇数番トグル論理セルにより生成された奇数番トグル信号を受信し、且つ、
上記直列体における上記複数の奇数番トグル論理セルの全ての各々は、上記直列体における直前の偶数番トグル論理セルにより生成された偶数番トグル信号を受信する、付記７記載のアドレス・シーケンサ。
（付記９）前記複数の偶数番アドレス信号生成器の各々は、
前記クロック信号のハイレベルからローレベルへの遷移時に、前記複数の偶数番トグル・アドレス信号のひとつを受信して記憶する第１ラッチと、
上記クロック信号のローレベルからハイレベルへの遷移時に、上記第１ラッチから上記複数の偶数番トグル・アドレス信号のひとつを受信して記憶する第２ラッチと、を備え、
上記第２ラッチは、上記複数の偶数番トグル・アドレス信号のひとつを受信して記憶した後に前記複数の偶数番アドレス信号のひとつを出力する、
付記５記載のアドレス・シーケンサ。
（付記１０）前記複数の奇数番アドレス信号生成器の各々は、
前記クロック信号のハイレベルからローレベルへの遷移時に、前記複数の奇数番トグル・アドレス信号のひとつを受信して記憶する第１ラッチと、
上記クロック信号のローレベルからハイレベルへの遷移時に、上記第１ラッチから上記複数の奇数番トグル・アドレス信号のひとつを受信して記憶する第２ラッチと、を備え、
上記第２ラッチは、上記複数の奇数番トグル・アドレス信号のひとつを受信して記憶した後に前記複数の奇数番アドレス信号のひとつを出力する、
付記６記載のアドレス・シーケンサ。
（付記１１）クロック信号を受信すると共に複数の第１アドレス信号および複数の第２アドレス信号を生成するアドレス・シーケンサであって、
各々が上記クロック信号を受信して上記複数の第１アドレス信号のひとつを生成する、複数の第１アドレス信号生成器と、
各々が上記複数の第１アドレス信号のひとつを受信して上記複数の第２アドレス信号のひとつを生成する、複数の第２アドレス信号生成器と、
当該複数の第１トグル論理セルの各々が、上記複数の第１アドレス信号生成器のひとつに組合されると共に上記複数の第１アドレス信号生成器の上記組合されたものから上記複数の第１アドレス信号のひとつを受信し、且つ、上記複数の第１トグル信号のひとつおよび複数の第１トグル・アドレス信号のひとつを生成する、複数の第１トグル論理セルと、
当該複数の第２トグル論理セルの各々が、上記複数の第２アドレス信号生成器のひとつに組合されると共に上記複数の第２アドレス信号生成器の上記組合されたものから上記複数の第２アドレス信号のひとつを受信し、且つ、上記複数の第２トグル信号のひとつおよび複数の第２トグル・アドレス信号のひとつを生成する、複数の第２トグル論理セルと、
を備えて成る、アドレス・シーケンサ。
（付記１２）前記複数の第１および第２アドレス信号のひとつであるトリガ信号を更に出力する、付記１１記載のアドレス・シーケンサ。
（付記１３）前記複数の第１および第２トグル信号のひとつであるトリガ信号を更に出力する、付記１１記載のアドレス・シーケンサ。
（付記１４）前記複数の第１アドレス信号生成器の各々は、前記複数の第１トグル・アドレス信号の内で、前記複数の第１トグル論理セルの内の対応するものにより生成された第１トグル・アドレス信号を受信する、付記１１記載のアドレス・シーケンサ。
（付記１５）前記複数の第２アドレス信号生成器の各々は、前記複数の第２トグル・アドレス信号の内で、前記複数の第２トグル論理セルの内の対応するものにより生成された第２トグル・アドレス信号を受信する、付記１１記載のアドレス・シーケンサ。
（付記１６）前記複数の第１トグル論理セルは直列に接続され、
上記複数の第１トグル論理セルの各々は先行第１トグル論理セルに結合され、直列とされた上記複数の第１トグル論理セルの最初のものは論理“１”を受信し、且つ、
直列とされた上記複数の第１トグル論理セルの他の全ての各々は、上記複数の第１トグル論理セルの内で直前の第１トグル論理セルにより生成された第１トグル信号を受信する、
付記１１記載のアドレス・シーケンサ。
（付記１７）前記複数の第２トグル論理セルは直列に接続され、
上記複数の第２トグル論理セルの各々は先行第２トグル論理セルに結合され、直列とされた上記複数の第２トグル論理セルの最初のものは、直列とされた上記複数の第１トグル論理セルの最後のものにより生成された第１トグル信号を受信し、且つ、
直列とされた上記複数の第２トグル論理セルの他の全ての各々は、上記複数の第２トグル論理セルの内で直前の第２トグル論理セルにより生成された第２トグル信号を受信する、
付記１６記載のアドレス・シーケンサ。
（付記１８）前記複数の第１アドレス信号生成器の各々は、
前記クロック信号のハイレベルからローレベルへの遷移時に、前記複数の第１トグル・アドレス信号のひとつを受信して記憶する第１ラッチと、
上記クロック信号のローレベルからハイレベルへの遷移時に、上記第１ラッチから上記複数の第１トグル・アドレス信号のひとつを受信して記憶する第２ラッチと、を備え、
上記第２ラッチは、上記複数の第１トグル・アドレス信号のひとつを受信して記憶した後に前記複数の第１アドレス信号のひとつを出力する、
付記１４記載のアドレス・シーケンサ。
（付記１９）前記複数の第２アドレス信号生成器の各々は、
前記複数の第１アドレス信号のひとつのハイレベルからローレベルへの遷移時に、前記複数の第２トグル・アドレス信号のひとつを受信して記憶する第１ラッチと、
上記複数の第１アドレス信号のひとつのローレベルからハイレベルへの遷移時に、上記第１ラッチから上記複数の第２トグル・アドレス信号のひとつを受信して記憶する第２ラッチと、を備え、
上記第２ラッチは、上記複数の第２トグル・アドレス信号のひとつを受信して記憶した後に前記複数の第２アドレス信号のひとつを出力する、
付記１４記載のアドレス・シーケンサ。
（付記２０）前記複数の第１アドレス信号生成器は、
複数の偶数番第１アドレス信号生成器と、
複数の奇数番第１アドレス信号生成器とを備え、
上記複数の偶数番第１アドレス信号生成器に組合された前記第１トグル論理セルは、上記複数の奇数番第１アドレス信号生成器に組合されたトグル論理セルとは構造的に異なる、付記１１記載のアドレス・シーケンサ。
（付記２１）前記複数の第２アドレス信号生成器は、
複数の偶数番第２アドレス信号生成器と、
複数の奇数番第２アドレス信号生成器とを備え、
上記複数の偶数番第２アドレス信号生成器に組合された前記第２トグル論理セルは、上記複数の奇数番第２アドレス信号生成器に組合されたトグル論理セルとは構造的に異なる、付記２０記載のアドレス・シーケンサ。
（付記２２）前記複数の第１アドレス信号の各々は、前記クロック信号の１クロック周期以内に生成される、付記１１記載のアドレス・シーケンサ。
（付記２３）前記複数の第２アドレス信号の各々は、前記複数の第２アドレス信号生成器の各々により受信された前記複数の第１アドレス信号のひとつの１サイクル時間以内に生成される、付記１１記載のアドレス・シーケンサ。
（付記２４）クロック信号を受信する段階と、
複数の偶数番トグル論理セルを使用して複数の偶数番トグル論理信号を生成する段階であって、上記複数の偶数番トグル論理信号の各々は上記複数の偶数番トグル信号の対応するものを生成する、段階と、
複数の奇数番トグル論理セルを使用して複数の奇数番トグル論理信号を生成する段階であって、上記複数の奇数番トグル論理セルの各々は上記複数の奇数番トグル信号の対応するものを生成する、段階と、
複数の偶数番アドレス信号生成器を使用して複数の偶数番アドレス信号を生成する段階であって、上記複数の偶数番アドレス信号生成器の各々は上記クロック信号と上記複数の奇数番トグル信号のひとつとを受信して上記複数の偶数番アドレス信号の内で対応するものを生成する、段階と、
複数の奇数番アドレス信号生成器を使用して複数の奇数番アドレス信号を生成する段階であって、上記複数の奇数番アドレス信号生成器の各々は上記クロック信号と上記複数の偶数番トグル信号のひとつとを受信して上記複数の奇数番アドレス信号の内で対応するものを生成する、段階と、
を備えて成る、複数の偶数番アドレス信号および複数の奇数番アドレス信号を生成する方法。
（付記２５）クロック信号を受信する段階と、
上記クロック信号を使用して複数の第１アドレス信号を生成する段階と、
上記複数の第１アドレス信号のひとつを使用して複数の第２アドレス信号を生成する段階と、
を備えて成る、アドレス・シーケンシングを実施する方法。
（付記２６）前記複数の第１アドレス信号は複数の偶数番第１アドレス信号および複数の奇数番第１アドレス信号を備えて成る、付記２５記載のアドレス・シーケンシングを実施する方法。
（付記２７）前記複数の第２アドレス信号は複数の偶数番第２アドレス信号および複数の奇数番第２アドレス信号を備えて成る、付記２６記載のアドレス・シーケンシングを実施する方法。
（付記２８）行および列を有するメモリ・セル配列として編成された複数のメモリ・セルであって、所定個数の隣接列は１個のメモリ・セル・ブロックを構成すると共に上記メモリ・セル配列は複数のメモリ・セル・ブロックを構成する、複数のメモリ・セルと、
各々が、ひとつのメモリ・セル列に対応し且つ上記対応列における各メモリ・セルの各ドレインに結合された、複数の列制御トランジスタと、
各アドレス信号を受信し、且つ、上記列制御トランジスタの夫々の各ゲートに結合される列デコード信号を生成する、列デコーダ回路と、
各アドレス信号を受信して各行デコード信号を生成する行デコーダ回路であって、行デコード信号は各々がひとつのメモリ・セル行に対応して該対応行における各メモリ・セルの各制御ゲートと結合される、行デコーダ回路と、
各アドレス信号を受信し、各アドレス信号をバッファリングし、且つ、各アドレス信号を上記列デコーダ回路に供給する列バッファと、
各アドレス信号を受信し、各アドレス信号をバッファリングし、且つ、各アドレス信号を上記行デコーダ回路に供給する行バッファと、
内部クロック信号を受信すると共に各アドレス信号を生成して各アドレス信号を上記列バッファおよび上記行バッファに供給するアドレス・シーケンサであって、該アドレス・シーケンサはトリガ信号を生成し、該アドレス・シーケンサは複数の偶数番トグル論理セルおよび複数の奇数番トグル論理セルを備え、上記複数の偶数番トグル論理セルは上記複数の奇数番トグル論理セルとは構造的に異なる、アドレス・シーケンサと、
外部クロック信号および上記トリガ信号を受信して上記内部クロック信号を生成するクロック制御回路であって、該内部クロック信号は同期的なデータ読取りおよびプログラミングに使用される、クロック制御回路と、
上記複数のメモリ・セル・ブロックのひとつに各々が結合された複数の書込増幅器と、
上記複数のメモリ・セル・ブロックのひとつに各々が結合された複数の検知増幅器と、
外部クロック信号を受信すると共に、上記複数の書込増幅器のひとつおよび上記複数の読取増幅器のひとつと各々が結合された、複数の入力／出力バッファと、
上記複数のメモリ・セルの各ソースに結合されたソース電圧源と、
上記列デコーダ回路および上記行デコーダ回路に結合され、当該フラッシュ・メモリ・デバイスの制御ゲート電圧を供給するデコーダ電圧源と、
を備えて成る、同期式フラッシュ・メモリ。
【図面の簡単な説明】
【図１】本発明のフラッシュ・メモリ・デバイスの最高レベルのブロック図である。
【図２】クロック制御回路の一実施例の最高レベルのブロック図である。
【図３】図２のクロック制御回路のシフト・レジスタ・アセンブリの一実施例のブロック図である。
【図４】図３のシフト・レジスタ・アセンブリにおけるひとつのシフト・レジスタの概略図である。
【図５】図２のクロック・トリガ信号生成回路の一実施例の概略図である。
【図６】図２のクロック・バッファの一実施例の概略図である。
【図７】図２のクロック制御回路を使用した種々の信号間の関係を示すタイミング図である。
【図８】図１のデータ・タイミング回路の一実施例の概略図である。
【図９】（ａ）は、検知延長セット・バッファ回路の一実施例の概略図、（ｂ）は、検知延長リセット・バッファ回路の一実施例の概略図である。
【図１０】図８のデータ・タイミング回路を使用した種々の信号間の相互作用を示すタイミング図である。
【図１１】行デコーダ回路および列デコーダ回路の両者として使用されるアドレス・デコーダ回路のブロック図である。
【図１２】（Ａ）は、従来のアドレス・デコーダ回路のゲート電圧選択回路、（Ｂ）は、従来のアドレス・デコーダ回路の単一ゲート電圧供給回路である。
【図１３】本発明の単一ゲート電圧供給回路である。
【図１４】本発明のアドレス・シーケンサである。
【図１５】（ａ）は、偶数番アドレス信号に対する本発明の改良されたアドレス信号生成器の一実施例、（ｂ）は、奇数番アドレス信号に対する本発明の改良されたアドレス信号生成器の一実施例、（ｃ）は、本発明のアドレス信号生成器を使用してアドレス信号を生成する為の信号遅延経路である。
【図１６】（ａ）は、奇数番アドレス信号に対するアドレス信号生成器の一実施例、（ｂ）は、偶数番アドレス信号に対するアドレス信号生成器の一実施例、（ｃ）は、図１６（ａ）および図１６（ｂ）のアドレス信号生成器を使用してアドレス信号を生成する為の信号遅延経路である。
【図１７】本発明のアドレス・シーケンサの一実施例のブロック図である。
【図１８】データ検知方式の一実施例のブロック図である。
【図１９】高電圧比較器の一実施例の概略図である。
【符号の説明】
４…アドレス・シーケンサ
５…トリガ信号
３００ａ…アドレス・シーケンサ
３００ｂ…第１アドレス・シーケンサ部分
３００ｃ…第２アドレス・シーケンサ部分
３０４…第１アドレス信号生成器（偶数番アドレス信号生成器）
３０８…第２アドレス信号生成器（奇数番アドレス信号生成器）
３０３…ＸＯＲゲート
３２２…ＮＡＮＤゲート
３０３、３２２…偶数番トグル論理セル
３０７、３２４、３２６、３２８…奇数番トグル論理セル
３１２…アドレス信号生成器（最終アドレス信号生成器）
４３１…奇数番アドレス信号生成器
４５１…偶数番アドレス信号生成器
４６２、４６４…第１ラッチ
４６８、４７０…第２ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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