(57)【特許請求の範囲】
【請求項１】
活性層が設けられた基板と、
前記活性層と電気接続され、前記基板に設けられた下部電極と、
柱状構造を有する、前記下部電極上に形成されたＰＺＴまたはＰＬＺＴを含有するペロブスカイト型の強誘電体膜と、
前記強誘電体膜上に設けられたSrRuO3を含有するペロブスカイト型の導電酸化物膜の上部電極と、
を備え、
前記強誘電体膜は、Ca及びSrを更に含有し、前記強誘電体膜は、１μｍ２当たり１７個を超えない密度でピンホールが設けられていることを特徴とする、強誘電体ランダムアクセスメモリ装置。
【請求項２】
前記強誘電体膜は、含まれている結晶粒子に対応した凹凸を有する、請求項１記載の強誘電体ランダムアクセスメモリ装置。
【請求項３】
前記ピンホールは数十ナノメートルのサイズを有する、請求項１記載の強誘電体ランダムアクセスメモリ装置。
【請求項４】
ＰＺＴ又はＰＬＺＴのターゲットを使用してスパッタ法を用いてペロブスカイト型の強誘電体膜を下部電極上に成膜する工程と、
SrRuO3を含有するペロブスカイト型の導電膜を前記強誘電体膜上に成膜する工程と、
を含み、
前記ターゲットは、該ターゲット中のZr原子及びTi原子の和で正規化された濃度で表わしたときに、０．０２を超えない濃度のCaと、０．０１を超えない濃度のSrとを含有することを特徴とする、強誘電体ランダムアクセスメモリ装置の製造方法。
【請求項５】
前記強誘電体膜を前記下部電極上に成膜する工程は、
O2とArを含有する第１の雰囲気で行われる第１の熱処理工程と、
O2を含有する第２の雰囲気で行われる第２の熱処理工程と、
を有することを特徴とする、請求項４記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【請求項６】
前記第１の熱処理工程は、第１の温度で行なわれ、前記第２の熱処理工程は、前記第１の温度よりも高い第２の温度で行なわれることを特徴とする、請求項５記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【請求項７】
前記強誘電体膜を前記下部電極上に成膜する工程の後、
O2を含有する第１の雰囲気中で前記強誘電体膜を熱処理する第１の熱処理工程と、
前記上部電極を前記強誘電体膜上に成膜する工程の後、
O2を含有する第２の雰囲気中で前記強誘電体膜及び前記上部電極を熱処理する第２の熱処理工程と、
を含むことを特徴とする、請求項４記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【請求項８】
前記第１の雰囲気は、O2を含有するAr雰囲気であり、該O2の分圧は５％を超えないことを特徴とする、請求項５又は６記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【請求項９】
前記第２の熱処理後の前記強誘電体膜には、１μｍ２当たり１７個を超えない密度でピンホールが含まれることを特徴とする、請求項５乃至８のいずれか一項に記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、強誘電体キャパシタを有する半導体メモリに関する。
【０００２】
【従来の技術】
DRAM及びSRAMのような半導体装置は、コンピュータを含む多種の情報処理装置において、高速主記憶装置として普及している。しかし、従来の半導体装置は、本質的に揮発性であり、半導体装置に保持された情報は、電源を切ったときに失われる。そのため、通常のコンピュータ及びコンピュータシステムでは、実際には、プログラム及びデータを保持する大容量補助記憶装置として、磁気ディスク装置が使用されている。
【０００３】
しかし、磁気ディスク装置は、嵩が大きく、壊れやすく、本質的に機械的衝撃によって損傷しやすい。さらに、磁気ディスク装置は、一般的に、大量の電力を消費し、アクセス速度が低い、という欠点がある。
【０００４】
上述の問題点に鑑みて、コンピュータ及びコンピュータシステムでは、不揮発性補助記憶装置としてフラッシュメモリを使用する傾向が増え始めている。フラッシュメモリは、MOSトランジスタと類似の構造をもち、情報を電荷の形で絶縁性浮遊ゲートに保持する。フラッシュメモリは、LSIの形式で、半導体チップ上にモノリシック集積させるために適した構造をもつことに注意する必要がある。したがって、磁気ディスク装置に匹敵する大容量記憶装置を、フラッシュメモリを用いて設計しようとする試みがなされている。
【０００５】
フラッシュメモリの場合、情報の書き込みは、熱電子をトンネル絶縁膜を通過させて浮遊ゲート型電極へ流すことによって実現される。一方、情報の消去は、浮遊ゲート中の電子を、トンネル絶縁膜を通して、ソース領域又はチャネル領域へ流すことによって実現される。したがって、フラッシュメモリには、情報の書き込みや消去にかなりの時間を要する、という本質的な欠点がある。さらに、フラッシュメモリは、一般的に、書き込み動作及び消去動作の繰り返し後にトンネル絶縁膜が損なわれる、という問題を生ずる。トンネル絶縁膜が劣化すると、読み出し動作又は消去動作は不安定になり、信頼性が低下する。フラッシュメモリと類似した構造を有するEEPROMにも同様の問題が生じる。
【０００６】
上記の従来の不揮発性半導体装置の多数の欠点に鑑みて、コンピュータの補助記憶装置として、更には、高速主記憶装置として、強誘電体半導体メモリ（以下では、FeRAMのように呼ぶ）が提案されている。強誘電体半導体メモリは、情報を自発分極の形で強誘電体キャパシタ絶縁膜に保持する。
【０００７】
強誘電体半導体メモリは、典型的に、DRAMと同様にメモリセルトランジスタ及びメモリセルキャパシタを含む。メモリセルキャパシタは、キャパシタ絶縁膜のため、PZT (Pb(Zr,Ti)O3)  又は  PLZT ((Pb,La)(Zr,Ti)O3)  のような強誘電体材料を使用する。そのため、強誘電体半導体メモリは、LSIを形成するためのモノリシック集積に好適である。
【０００８】
強誘電体半導体メモリは、強誘電体キャパシタ絶縁膜の自発分極を制御することによって情報の書き込みを行なうので、書き込み動作は、フラッシュメモリの１０００倍以上の高速で実現される。上述の通り、フラッシュメモリでは、情報の書き込みは、熱電子をトンネル絶縁膜を通して浮遊ゲートへ注入することによって行なわれる。また、分極は、電圧を印加するだけ制御されるので、電力消費量もフラッシュメモリの場合の約１０分の１に低減される。さらに、トンネル絶縁膜を使用しない強誘電体半導体メモリの寿命は、フラッシュメモリの寿命の１０万倍に延びる。
【０００９】
図１には、従来のFeRAM１０の構造が示されている。
【００１０】
図１に示されたFeRAM１０は、ｐ型とｎ型の何れの型でもよいSi基板１１に構築されたメモリセルトランジスタを含む。図１には、セル構造体の半分が示されているが、図１で使用されたプロセスは、通常のCMOSプロセスにすぎないことに注意する必要がある。ｐウエル１１Ａは、Si基板１１に形成され、Si基板１１にはフィールド酸化膜１２によって活性領域が画成される。Si基板１１には、活性領域に対応したゲート電極１３が設けられ、ゲート電極１３は、FeRAMのワード線を構成する。さらに、図示されないゲート酸化膜がSi基板１１とゲート電極１３の間に挟まれ、ｎ＋型の拡散領域１１Ｂ及び１１Ｃが、メモリセルトランジスタのソース領域及びドレイン領域として、ゲート電極１３の両側面でｐウエル１１Ａ内に形成される。これにより、チャネル領域が拡散領域１１Ｂと拡散領域１１Ｃの間のｐウエルに形成される。
【００１１】
ゲート電極１３は、活性領域に対応してSi基板１１の表面を覆うように設けられたCVD酸化膜１４によって覆われる。Pt/Ti構造を有する下部電極１５を、CVD酸化膜１４に堆積する。ここで、下部電極１５は、FeRAMのドライブ線を構成する。PZT若しくはPLZTからなる強誘電体キャパシタ絶縁膜１６は、下部電極１５を多い、Ptからなる上部電極１７は、強誘電体キャパシタ絶縁膜１６に形成される。
【００１２】
下部電極１５、強誘電体キャパシタ絶縁膜１６及び上部電極１７は、一体として強誘電体キャパシタを形成する。強誘電体キャパシタは、全体として、別の中間層絶縁膜１８によって覆われる。
【００１３】
コンタクトホール１８Ａは、上部電極パターン１７を露出させるため中間層絶縁膜１８に形成され、コンタクトホール１８Ｂ及び１８Ｃは、それぞれ、拡散層１１Ｂ及び１１Ｃを露出させるため中間層絶縁膜１８及び１４に形成される。
【００１４】
局所配線パターン１９Ａは、コンタクトホール１８Ａとコンタクトホール１８Ｂを電気的に接続するようにAl合金によって形成される。
【００１５】
Al合金からなるビット線パターン１９Ｂが、コンタクトホール１８Ｃで拡散領域１１Ｃと電気的に接触するように中間層絶縁膜１８に設けられる。局所配線パターン１９Ａ及びビット線１９Ｂは、パッシベーション膜２０によって覆われる。
【００１６】
このようなFeRAMの場合、強誘電体絶縁膜１６のスイッチング電荷を最大にさせ、リーク電流を最小限に抑えることが重要である。さらに、強誘電体キャパシタ膜１６は、長時間に亘って初期スイッチング電荷を維持する。
【００１７】
スイッチング電荷を最大限にするため、従来、スパッタリングプロセスを用いて、アモルファス相の形で強誘電体キャパシタ絶縁膜１６を成膜させ、O2雰囲気中で結晶化プロセスを適用している。
【００１８】
強誘電体キャパシタ絶縁膜１６に大きいスイッチング電荷を維持するため、強誘電体キャパシタ絶縁膜に酸素欠陥が形成されないように酸化雰囲気中で上部電極１７を形成することが望ましい。したがって、上部電極１７にPtではなくIrO2のような導電酸化物を使用することが提案されている。
【００１９】
しかし、PZTからなる強誘電体キャパシタ絶縁膜１６と、IrO2からなる上部電極とを備えた強誘電体キャパシタは、スイッチング電荷の値が時間経過と共に減少するというPZT膜１６の経年疲労の問題を生じる。この疲労の問題を回避するためには、PZT膜１６に相当な量のCa及びSrをドープすることが必要であるが、このようなPZT膜１６のドーピングは、スイッチング電荷の値を減少を招く。
【００２０】
上記の問題点に鑑みて、スパッタ法で形成されたPZT膜を含む強誘電体キャパシタ絶縁膜がSrRuO3を含む上部電極と組み合わされたFeRAMに関する発明がなされている。しかし、上述の構造を有する強誘電体キャパシタは、疲労を抑制することが可能ではあるが、リーク電流による悪影響をうける。IrO2又はSrRuO3の上部電極と組み合わされたPZT膜のリーク特性の低下に関しては、たとえば、Stolichnov, I., et al., "ELECTRICAL TRANSPORT PROPERTIES OF Pb(Zr,Ti)O3/OXIDE ELECTRODE INTERFACE, 9th European Meeting on Ferroelectricity, Praha, Czech Republic, July 12, 1999を参考にするとよい。
【００２１】
【発明が解決しようとする課題】
本発明は、主として、上記の従来技術の問題点に鑑みて、疲労特性や劣化や信頼性が改善された、新しいタイプの強誘電体ランダムアクセスメモリ装置の提供を目的とする。
【００２２】
さらに、本発明は、より特定的には、使用される強誘電体キャパシタに対するリーク電流が少ない強誘電体ランダムアクセスメモリ装置の提供を目的とする。
【００２３】
また、本発明は、強誘電体ランダムアクセスメモリ装置の製造方法の提供を目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明により提供される強誘電体ランダムアクセスメモリは、
活性層を載せる基板と、
上記基板に設けられ、上記活性層と電気的に接続する下部電極と、
少なくともPb、Zr及びTiを含有し、ペロブスカイト構造を有し、下面から上面へ連続的に広がって柱状微構造を形成する多数の結晶粒子を含み、上記結晶粒子は数十ナノメートルのサイズのピンホールを有する、強誘電体膜と、
上記強誘電体膜に設けられた導電酸化物膜を含み、ペロブスカイト構造を有し、Sr及びRuを含有する上部電極と、
を備え、
上記強誘電体膜は、Ca及びSrを更に含有し、
上記強誘電体膜は、３４／μｍ２を超えない密度でピンホールが設けられている。
【００２５】
本発明による強誘電体ランダムアクセスメモリの製造方法は、
少なくともPb、Zr、Ti、Ca及びSrを含有するターゲットを使用するスパッタ法によりペロブスカイト構造を有する強誘電体膜を下部電極に成膜する工程と、
分圧が低いO2を含有する第１の不活性雰囲気中で上記強誘電体膜を熱処理する工程と、
第２の酸化雰囲気中で上記強誘電体膜を熱処理する工程と、
ペロブスカイト構造を有し、Sr及びRuを含有する導電膜を上記強誘電体膜に成膜する工程と、
を含み、
上記ターゲットは、Caの濃度が０．０３５を超えず、Srの濃度が０．０２５を超えないように、上記ターゲット中のZr原子及びTi原子の和に正規化された夫々の濃度でCa及びSrを含有する。
【００２６】
本発明によれば、強誘電体膜を流れるリーク電流は、強誘電体膜内のピンホール密度を３４／μｍ２未満、好ましくは、約１７／μｍ２以下になるように制御することによって最小限に抑えられる。このようなピンホール密度の低下は、強誘電体膜中のCa及びSrの含有量を減少させることによって実現される、という点で、本発明の強誘電体キャパシタは、スイッチング電荷の値を大きくすることが可能である。本発明において、強誘電体膜の疲労の問題は、
強誘電体膜と上部電極の両方がペロブスカイト構造をもつこと、並びに、強誘電体膜と上部電極の間の格子ミスフィットの程度が上部電極にIrO2を使用する場合よりも減少することによって、Ca及びSrの含有量が強誘電体膜中で減少した場合でも、巧く回避される。
【００２７】
また、本発明の強誘電体ランダムアクセスメモリの製造方法は、
Pb、Zr及びTiを含有する強誘電体膜をスパッタ法により下部電極に成膜する工程と、
分圧が低いO2を含有する第１の不活性雰囲気中で上記強誘電体膜を熱処理する工程と、
ペロブスカイト構造を有し、Sr及びRuを含有する導電膜の上部電極を、上記強誘電体膜に成膜する工程と、
第２の酸化雰囲気中で上記強誘電体膜及び上記上部電極を熱処理する工程と、を含む。
【００２８】
本発明によれば、上部電極は、酸化雰囲気中で行われる熱処理工程の前に、したがって、強誘電体膜にピンホールを形成する前に、強誘電体膜に形成される。さらに、強誘電体膜中のピンホールの形成は、強誘電体膜の上面を上部電極で機械的に保持する間に、２回目の熱処理工程の結果として抑制される。このように処理された強誘電体膜は、特徴的な平坦かつ滑らかな上面を備える。
【００２９】
本発明のその他の目的及び特徴は、添付図面と共に以下の詳細な説明から明らかになるであろう。
【００３０】
【発明の実施の形態】
［原理の説明］
図２に示されるような構造を有する多種の強誘電体キャパシタのリーク特性に関する調査研究を行なった。
【００３１】
図２を参照するに、強誘電体キャパシタ３０は、酸化膜３２によって覆われたSi基板３１に形成される。Ti層３３ＡとPt層３３Ｂの積層により構成される下部電極３３は、スパッタ法によって２０ｎｍの厚さのTi層３３Ａと１７５ｎｍの厚さのPt層３３Ｂを続けて堆積することによって、酸化膜３２に形成される。
【００３２】
このようにして形成された下部電極３３に、種々の条件下で、スパッタ法によってPZT膜３４を約２００ｎｍの厚さで形成した。このように形成したPZT膜３４は、５％を超えない割合のO2を含有するAr雰囲気中、９０秒間の非常に短い時間に亘って６００℃の第１の熱処理（アニール処理）が加えられ、次に、O2雰囲気中、２０秒間に亘って７２５℃の第２の熱処理（アニール処理）が加えられる。
【００３３】
第１のアニーリングプロセスの結果として、下部電極３３に緻密化が生じ、Ti層３３ＡからPt層３３Ｂの表面へのTiの移動は最小限に抑えられる。さらに、PZT膜３４に結晶化が起こり、最初にアモルファス相の形で成膜させたPZT膜３４は、強誘電性を帯びる。これに対し、第２のアニーリングプロセスの結果として、PZT膜３４は、更なる緻密化が加えられ、酸素欠陥が補われる。したがって、PZT膜３４の強誘電性が一層高められる。第１のアニーリングプロセス及び第２のアニーリングプロセスを加えられたPZT膜３４は、膜が緻密化した結果としてピンホールをもつことに注意する必要がある。
【００３４】
次に、Pt、IrO2又はSrRuO3の上部電極３５がスパッタ法によってPZT膜３４に形成される。かくして形成された上部電極３５は、IrO2又はSrRuO3を含む場合、結晶化のため更なるアニーリングが加えられる。IrO2又はSrRuO3を含む上部電極３５の結晶化は、７２５℃の温度の酸化雰囲気中で行なわれる。
【００３５】
以下の表１から表４には、図２のキャパシタに対して、上部電極３５に種々の変更を加えた場合に、測定されたリーク電流が示されている。表１は、Zr原子及びTi原子の和に関して正規化された夫々の濃度（Ca＝Ca/(Zr＋Ti), Sr=Sr/(Zr+Ti)）が０．０５及び０．０２５であるCa及びSrを含む従来のPZTターゲットが、PZT膜３４のスパッタプロセス中に使用されている場合を表わす。表２は、Zr原子及びTi原子の和に関して正規化された夫々の濃度が０．０３５及び０．０２５であるCa及びSrを含むPZTターゲットが、PZT膜３４のスパッタプロセス中に使用されている場合を表わす。表３は、Zr原子及びTi原子の和に関して正規化された夫々の濃度が０．０２及び０．０１であるCa及びSrを含むPZTターゲットが、PZT膜３４のスパッタプロセス中に使用されている場合を表わす。表４は、実質的にCa及びSrを含まないPZTターゲットがPZT膜３４のスパッタプロセス中に使用されている場合を表わす。
【００３６】
【表１】
0004295464.tif 000002
ターゲット中のCa/(Zr+Ti)=０．０５
ターゲット中のSr/(Zr+Ti)＝０．０２５
ターゲット＝Std
【００３７】
【表２】
0004295464.tif 000003
ターゲット中のCa/(Zr+Ti)=０．０３５
ターゲット中のSr/(Zr+Ti)＝０．０２５
ターゲット＝2CS5
【００３８】
【表３】
0004295464.tif 000004
ターゲット中のCa/(Zr+Ti)=０．０２
ターゲット中のSr/(Zr+Ti)＝０．０１
ターゲット＝1CS8
【００３９】
【表４】
0004295464.tif 000005
ターゲット中のCa/(Zr+Ti)=０
ターゲット中のSr/(Zr+Ti)＝０
ターゲット＝QL
表１〜表４を参照すると、PZT膜３４中のピンホール密度は、スパッタターゲット中のCa及びSrの含有量、すなわち、SrRuO3を含む上部電極３５がPZT膜３４に形成されている場合には、PZT膜３４中のCa及びSrの含有量の減少に伴って減少することがわかる。さらに、リーク電流は、上部電極３５がPt又はIrO2により構成される場合には、ピンホール密度の影響を受けないことに注意する必要がある。
【００４０】
上部電極３５がSrRuO3から形成される場合、PZTターゲットが表１に示される濃度レベル０．０５及び０．０２５、並びに、表２に示される濃度レベル０．０３５及び０．０２５のように、Zr原子及びTi原子に関して正規化された濃度レベルのCa及びSrを含有するとき、１０−２Ａ／ｃｍ２の大きいリーク電流が観測されることがわかる。さらに、リーク電流は、表３又は表４に示されるように、正規化濃度レベルが０．０２以下のCa及び正規化濃度レベルが０．０１以下のSrを含有するターゲットを使用するとき、１×１０−５Ａ／ｃｍ２のレベルまで減少する。
【００４１】
表１若しくは表２の条件下で形成されたPZT膜３４が約３４／μｍ２のピンホール密度を有し、Ca及びSrを含む表３若しくは表４の条件下で形成されたPZT膜３４が約１７／μｍ２のピンホール密度を有するという点から見て、上部電極３５がSr及びRuを含有する導電ペロブスカイトにより形成される場合に、PZT膜３４のピンホールは、何らかの形でリークパスとしての役割を果たす、と考えられる。
【００４２】
上部電極３５がPt又はIrO2により形成される場合、このようなリーク特性の依存性は見られない。この観測結果は、リーク電流のメカニズムが、IrO2もしくはPtが上部電極３５のために使用された場合と、SrRuO3が上部電極３５のために使用された場合との間で異なる、ということを示す。
【００４３】
図３の（Ａ）には、上部電極３５の堆積前の状態において、走査電子顕微鏡によって観察された表２に対応したPZT膜３４の表面微構造が示されている。
【００４４】
図３の（Ａ）を参照すると、表２のPZTターゲット2CS5を使用するスパッタ法によって形成されたPZT膜３４は、上方向から見たとき、顆粒状テクスチャーを有し、PZT膜３４は、数１０ナノメートルの略均一サイズの結晶粒子により形成され、各結晶粒子は、下部電極３３への下側境界面まで、PZT膜３４の主面に対し略垂直に広がる。
【００４５】
さらに、各結晶粒子は、走査電子顕微鏡の分解能から判断して、数ナノメートルのサイズを有する多数のピンホールを含み、各ピンホールは、図５に示されるように、PZT膜３４の主面に対して略垂直に広がる。ピンホールは、酸化雰囲気中で行なわれる第２のアニーリング工程の結果として現れ、PZT膜３４の緻密化の結果として形成されることに注意する必要がある。
【００４６】
図３（Ａ）のPZT膜３４において、ピンホールの平均表面密度は、約３４／μｍ２であることに注意する必要がある。このピンホール密度の値は、PZT膜３４が表１に示された従来のPZTターゲットStdを使用してスパッタ法によって形成された図３（Ｂ）の場合にも得られる。
【００４７】
図４（Ａ）は、上部電極３５の堆積前の状態で走査電子顕微鏡によって観察された、表３に対応したPZT膜３４の表面微構造を示す。
【００４８】
図４（Ａ）を参照すると、PZT膜３４は、PZT膜３４が数１０ナノメートルの略均一サイズの結晶粒子により形成されているという点で、図３（Ａ）の顆粒状テクスチャーと類似した顆粒状テクスチャーを表面に具備することが判る。但し、図４（Ａ）のテクスチャーの場合、ピンホール密度は、１７／μｍ２まで低減される。
【００４９】
図４（Ｂ）は、上部電極３５の堆積前の状態で、表３に対応したPZT膜３４を、走査電子顕微鏡によって観察した表面微構造を示す。
【００５０】
図４（Ｂ）を参照するに、PZT膜３４は、PZT膜３４が数１０ナノメートルの略均一サイズの結晶粒子により形成されているという点で、図３（Ａ）の顆粒状テクスチャーと類似した顆粒状テクスチャーを表面に具備することが判る。但し、図４（Ｂ）のテクスチャーの場合、ピンホール密度は、１／μｍ２未満まで低減される。
【００５１】
このように、図３（Ａ）及び（Ｂ）と図４（Ａ）及び（Ｂ）の観察から、SrRuO3を含む上部電極３５がPZT膜３４に設けられた場合、PZT膜３４のピンホール密度、すなわち、ピンホールに沿ってPZT膜３４を流れるリーク電流は、PZT膜が表３若しくは表４の条件下で形成されたとき、有効に減少させられることに注意する必要がある。
【００５２】
以下の表５〜表７は、PZT膜３４がゾルゲル法によって形成された場合の図２における強誘電体キャパシタ３０のリーク特性を示す。表５、６及び７は、上部電極３５がPt、IrO2、及び、SrRuO3によって形成された場合に対するリーク電流を表現する。表５は、PZT膜３４が密度３４／μｍ２のピンホールを含む場合を表わし、表６は、PZT膜３４が密度１７／μｍ２のピンホールを含む場合を表わす。さらに、表７は、PZT膜３４が約１／μｍ２未満の密度のピンホールを含む場合を表わす。
【００５３】
【表５】
0004295464.tif 000006
【００５４】
【表６】
0004295464.tif 000007
【００５５】
【表７】
0004295464.tif 000008
表５〜７からわかるように、PZT膜３４がゾルゲル法によって形成されるならば、PZT膜３４のピンホール密度は、SrRuO3膜が上部電極３５としてPZT膜３４に設けられている場合でも、リーク電流に影響を与えない。そのため、PZT膜３４のリーク電流のPZT膜３４のピンホール密度への依存性は、上部電極３５がSrRuO3により形成されるのと同時に、PZT膜３４がスパッタ法によって形成されたときに顕著に現れる現象である。
【００５６】
また、表１〜４の結果から、スパッタ法により形成されたPZTキャパシタ絶縁膜３４がSrRuO3上部電極と組み合わされた強誘電体キャパシタ３０のリーク電流を最小限に抑えるため、O2雰囲気中で行なわれる２回目のアニーリングプロセスによる結晶化プロセス後に、スパッタ法で形成されたPZT膜３４が３４／μｍ２未満のピンホール密度を有するように、それぞれの正規化された濃度レベルが０．０３５及び０．０２５未満であるCa及びSrを含有するPZTスパッタターゲットを用いることが好ましい。より好ましくは、結晶化プロセス後に、スパッタ法で形成されたPZT膜３４が約１７／μｍ２以下のピンホール密度を有するように、正規化濃度レベルが約０．０２のCa及び約０．０１のSrを含有するPZTスパッタターゲットを使用する。
【００５７】
スパッタ法で形成されたPZT膜３４の疲労が、Ca及びSrの含有量が減少したときに顕著になり始めるという傾向はあるが、正規化されたCa及びSrの濃度レベルが約０．０２及び０．０１まで減少したとしても、PZT膜がPZT膜３４と類似したペロブスカイト構造を有するSrRuO3上部電極３５で覆われている限り、重大な疲労の問題は生じない。
【００５８】
図６（Ａ）には、図２の強誘電体キャパシタ３０における種々の要素のＳＩＭＳプロファイルが、PZT膜３４が表１のスパッタターゲットを用いて形成され、SrRuO3(SRO)の上部電極３５と組み合わされた場合について示されている。表１に示したように、このようにして形成された強誘電体キャパシタ３０は、１×１０−２Ａ／ｃｍ２の大きいリーク電流を示す。
【００５９】
図６（Ａ）を参照すると、Sr及びRuの上部電極３５からPZT膜３４への広範囲に亘る拡散が発生していることがわかる。図６（Ａ）に示されるようなSr及びRuの広範囲の拡散は、図５に概略的に示されるようにPZT膜３４に形成されたピンホールに沿って発生する。換言すると、図６（Ａ）の結果は、PZT膜３４中のピンホールがSr及びRuの上部電極３５からPZT膜３４への拡散パスとしての役割を果たす、という仮説を裏付ける。
【００６０】
図５に示されているように、図３及び図４のＳＥＭ像のPZT膜３４の表面で観察される凹凸は、PZT膜３４の結晶化の結果として、PZT膜３４に成長したPZTの柱状結晶粒子に対応する。
【００６１】
これに対し、図６（Ｂ）には、表３の条件に従って形成されたPZT膜３４がSrRuO3からなる上部電極と組み合わされた場合のＳＩＭＳプロファイルが示されている。
【００６２】
図５（Ｂ）を参照するに、Sr及びRuのPZT膜３４への侵入は実質的に抑制される。このSr及びRu拡散の顕著な減少は、ピンホール密度が約１７／μｍ２以下のレベルまで減少した結果として生じる。
【００６３】
表１〜３の実験例の場合に、PZTターゲットは、Zr原子及びTi原子を４：６の比で含有していた。これに対し、表４の実験例では、PZTターゲットは、３：７の比のZr原子及びTi原子を含有している。
【００６４】
そのため、PZTターゲット内のZr/Tiの割合の影響を調べるため、含有するZrとTiの比が３：７である点を除いて従来使用されているPZTターゲットと類似したPZTターゲットを用いて、PZT膜３４を図２の強誘電体キャパシタ３０に堆積させた。
【００６５】
表８は、この調査に使用したPZTターゲットの組成を示している。
【００６６】
【表８】
0004295464.tif 000009
表８を参照するに、ターゲット2CS5は、表２の実験で使用したターゲットに対応し、ターゲット1CS8は、表３の実験で使用したターゲットに対応し、ターゲットQLは、表４の実験で使用したターゲットに対応する。さらに、ターゲットstdは、表１の実験で使用したターゲットに対応する。
【００６７】
PZT膜３４が、表１の従来のターゲットStdを用いて形成された場合、SrRuO3の上部電極がPZT膜３４に形成されたときに、１×１０−２Ａ／ｃｍ２の大きいリーク電流が観測される。これに対し、表８のターゲットZr/TiをPZT膜３４の堆積のため使用した場合、リーク電流は、１×１０−５Ａ／ｃｍ２未満のレベルまで低下する。
【００６８】
この観測から、PZTスパッタターゲット中のZr/Ti比は、SrRuO3上部電極３５をPZTキャパシタ絶縁膜３４と共に使用する強誘電体キャパシタ３０のリーク特性に影響を与えることがわかり、また、Zr/Ti比は、好ましくは２／３未満、より好ましくは、３／７未満にセットすべきであることがわかる。
【００６９】
他の局面において、本発明は、SrRuO3の上部電極３５とPZT膜３４を組み合わせて使用する図２の強誘電体キャパシタ３０内のPZT膜３４を通るリーク電流を抑制するため、図７（Ａ）に示すように、スパッタ法を用いてPZT膜３４を形成し、図７（Ｂ）に示すように、予備的な結晶化のため、約６５０℃の適度な温度のArとO2の混合雰囲気中でPZT膜３４をアニーリングし、図７（Ｃ）に示すように、スパッタ法を用いてSrRuO3からなる上部電極３５を上述の如く処理されたPZT膜３４に成膜し、図７（Ｄ）に示すように、完全な結晶化と緻密化のため、約７２５℃の高温のＯ2雰囲気中で更なるアニーリングを加える。
【００７０】
本発明によれば、図７（Ｃ）の工程におけるSrRuO3の上部電極３５の成膜は、PZT膜３４に図７（Ｄ）の工程で完全な結晶化と緻密化が行なわれる前に実行される。換言すると、上部電極３５がPZT膜３４に形成される段階で、ピンホールは、PZT膜３４に殆ど形成されない。図７（Ｃ）の状態におけるピンホール密度は、約１７／μｍ２であると考えられる。
【００７１】
図７の（Ａ）〜（Ｄ）のプロセスによれば、PZT膜３４に、より高温で行なわれる２回目のアニーリングで完全結晶化プロセスが加えられたとしても、図７（Ｄ）の構造体において、リーク電流の増加は観測されず、リーク電流の大きさは１×１０−５Ａ／ｃｍ２以下のオーダーに抑制される、ことが確認された。
【００７２】
図７（Ｄ）に示された構造体は、PZT膜３４の上面においてピンホール密度が低下し、或いは、実質的に零にされているだけではなく、PZT膜３４の上面が平坦かつ滑らかであることを特徴とする。図７（Ｄ）のプロセス中に、PZT膜３４の緻密化の結果として、PZT膜３４に離散的な空隙が形成される場合があるが、これらの空隙は、Sr原子及びRu原子の拡散パス、すなわち、リーク電流の電流パスを与えるために、連結、或いは、整列されることはない。SrRuO3上部電極が存在するため、ピンホールの形成が効率的に抑制され、PZT膜３４に粗い面が出現することも効率的に抑制される、と考えられる。
【００７３】
［第１の実施例］
図８〜図１３には、本発明の第１の実施例による半導体装置の製造方法が示されている。
【００７４】
図８（Ａ）を参照するに、ｐ型ウエル４１Ａ及びｎ型ウエル４１ＢがSi基板４１に形成される。Si基板４１はｐ型とｎ型の何れでも構わない。Si基板４１は、ｐ型ウエル４１Ａ及びｎ型ウエル４１Ｂの夫々に活性領域を画成するフィールド酸化膜４２によって覆われる。
【００７５】
次に、ゲート酸化膜４３がｐ型ウエル４１Ａの活性領域及びｎ型ウエル４１Ｂの活性領域に形成され、ｐ型ポリシリコンゲート電極４４Ａがｐ型ウエル４１Ａ内のゲート酸化膜４３に形成される。同様に、ｎ型ポリシリコンゲート電極４４Ｂがｎ型ウエル４１Ｂに対応したゲート酸化膜４３に形成される。図示された例では、ポリシリコン配線パターン４４Ｃ及び４４Ｄが、ポリシリコンゲート電極４４Ａ及び４４Ｂと同様に、フィールド酸化膜４２に形成される。
【００７６】
図８（Ａ）の構造体では、ゲート電極４４Ａ及び側壁絶縁膜をセルフ・アライメント・マスクとして使用して、ｎ型不純物素子をイオン注入プロセスによって導通させることにより、ｎ型拡散領域４１ａ及び４１ｂがｐ型ウエル４１Ａの活性領域に形成される。同様に、ｐ型拡散領域４１ｃ及び４１ｄは、ゲート電極４４Ｂ及び側壁絶縁膜をセルフ・アライメント・マスクとして使用したｐ型不純物素子のイオン注入プロセスによって、ｎ型ウエル４１Ｂの活性領域に形成される。
【００７７】
ここまでのプロセスは、通常のCMOSプロセス以上のプロセスではない。
【００７８】
次に、図８（Ｂ）の工程で、CVD法を用いて、約２００ｎｍの厚さでSiON膜４５を図８（Ｂ）の構造体に堆積し、さらに、CVD法を用いてSiO2膜４６を約１０００ｎｍの厚さでSiON膜に堆積する。
【００７９】
図８（Ｃ）の工程では、SiON膜４５を研磨ストッパーとして用いてSiO2膜４６にCMPプロセスを施し、図９（Ａ）の工程で、コンタクトホール４６Ａ〜４６ＤをSiO2膜４６に形成し、拡散領域４１ａ、４１ｂ、４１ｃ及び４１ｄがコンタクトホール４６Ａ、４６Ｂ、４６Ｃ及び４６Ｄによって露出されるようにプレーナー化する。図示した例では、SiO2膜４６には、さらに、コンタクトホール４６Ｅが形成され、配線パターン４４Ｃを露出する。
【００８０】
次に、図９（Ｂ）の工程において、Ｗ層４７が図９（Ａ）の構造体に堆積され、コンタクトホール４６Ａ〜４６Ｅを埋める。このように堆積されたＷ層４７は、SiO2膜４６をストッパーとして用いてCMPプロセスが施される。研磨プロセスの結果として、Wプラグ４７Ａ〜４７Ｅがコンタクトホール４６Ａ〜４６Ｅに対応させて形成される（図９（Ｃ））。
【００８１】
次に、図１０（Ａ）の工程において、SiNからなる酸化ストッパー膜４８と、SiO2膜４９を、それぞれ、１００ｎｍ及び１３０ｎｍの厚さで図９（Ｃ）の構造体に順番に堆積させ、その後に、N2雰囲気中でアニーリングプロセスを行なう。
【００８２】
次に、図１０（Ｂ）の工程において、スパッタ法を用いて、２０ｎｍの厚さのTi膜５０及び１７５ｎｍの厚さのPt膜５１を続けてSiO2膜４９に堆積させる。Ti膜５０及びPt膜５１には、形成されるべき強誘電体キャパシタの下部電極層が構成される。
【００８３】
Ti膜５０及びPt膜５１の堆積後、PZT若しくはPLZTの強誘電体膜５２が、図１０（Ｂ）の工程で、Zr原子とTi原子の合計に関して正規化された濃度レベルが０．０３５未満のCaと０．０２５未満のSr、より好ましくは、約０．０２以下のCaと約０．０１以下のSrを含有するスパッタターゲットを使用するスパッタ堆積法を用いて形成される。或いは、約３／７以下の比でZr原子及びTi原子を含有するPZT若しくはPLZTのスパッタターゲットが図１０（Ｂ）の工程で使用される。
【００８４】
さらに、図１０（Ｂ）の工程において、強誘電体膜５２は、最初に行なわれる６００℃のO2とArの混合雰囲気中のアニーリングと、次に行なわれる７２５℃の酸化雰囲気中のアニーリングとによって、結晶化させられる。
【００８５】
さらに、図１０（Ｂ）の工程において、SrRuO3膜５３を、強誘電体膜５２に成膜し、厚さ５０ｎｍのスパッタプロセスによって上部電極層として処理される。
【００８６】
次に、図１０（Ｃ）の工程において、レジストパターンが上部電極層５３に形成され、続いて、強誘電体膜５２にSrRuO3の上部電極パターン５３Ａを形成するためドライエッチング法によって上部電極層５３のパターニング処理が行なわれる。図１０（Ｃ）の工程では、強誘電体膜５２は、上部電極パターン５３Ａのスパッタリング及びパターニングの後に、上記のスパッタリング及びパターニング処理の結果として強誘電体膜５２に生じた損傷を回復させるため、O2雰囲気中でリカバリー・アニーリングが施されることに注意する必要がある。このようなリカバリー・アニーリングの結果として、SrRuO3上部電極パターン５３Ａは、結晶化される。
【００８７】
次に、図１１（Ａ）の工程において、形成されるべきキャパシタ絶縁膜の形状に対応した形状を有するレジストパターンが強誘電体絶縁膜５２に形成され、強誘電体絶縁膜５２は、上記のレジストパターンをマスクとして用いて、ドライエッチング法で処理される。その結果として、所望のキャパシタ絶縁膜パターン５２Ａが下側にある下部電極層５１に形成される。さらに、エンキャプシュレート層５２Ｂが、厚さ約２０ｎｍのスパッタ法を用いて、強誘電体膜５２を構成する材料の組成と実質的に同一の組成である強誘電体材料によって下部電極層５１に形成される。このようにして堆積したエンキャプシュレート層５２Ｂは、O2雰囲気中でRTA法によってアニーリングされる。エンキャプシュレート層５２Ｂは、強誘電体キャパシタ絶縁膜パターン５２Ａを還元から保護する。
【００８８】
次に、図１１（Ｂ）の工程において、レジストパターンが下部電極層５１に形成され、エンキャプシュレート層５２Ｂを形成されるべき下部電極パターンに対応したパターンで覆う。さらに、エンキャプシュレート層５２Ｂと、エンキャプシュレート層５２Ｂの下側にあるPt膜５０及びTi膜５１にドライエッチング法を実施することにより、下部電極パターン５１Ａが形成される。
【００８９】
下部電極パターン５１Ａの形成後、レジストパターンは、図１１（Ｂ）の工程で除去され、下部電極パターン５１Ａのドライエッチングプロセス中に強誘電体キャパシタ膜５２Ａに加えられた損傷は、O2雰囲気中で再生アニーリング処理を実施することによって復元される。
【００９０】
次に、図１１（Ｃ）の工程において、CVD法を用いてSiO2膜５４を図１１（Ｂ）の構造体に、典型的に約２００ｎｍの厚さで堆積させ、続いて、SOG膜５５をSiO2膜５４に形成する。ここで、SOG膜５５は、下にあるSiO2膜５４に形成された任意の鋭い段差を平滑化する。SiO2膜５４及びSOG膜５５は、一体として、中間層絶縁膜５６を形成する。
【００９１】
次に、図１２（Ａ）の工程において、上部電極パターン５３Ａ及び下部電極バターン５１Ａをそれぞれ露出させるため、コンタクトホール５６Ａ及び５６Ｂが中間層絶縁膜５６に形成され、さらに、コンタクトホール５６Ｃ及び５６Ｄが、下側にあるSiO2膜４９及びSiN膜４８を通してＷプラグ４７Ｂ及び４７Ｄをそれぞれ露出させるため、図１２（Ｂ）の工程で、中間層絶縁膜５６に形成される。さらに、図１２（Ａ）の工程では、コンタクトホール５６Ａ及び５６Ｂを形成するドライエッチングプロセスの後に、O2雰囲気中で再生アニーリング処理が行なわれる。再生アニーリングプロセスの結果として、ドライエッチングプロセス中に強誘電体膜パターン５２Ａ及び５２Ｂに生じた損傷は取り除かれる。
【００９２】
次に、図１２（Ｃ）の工程において、局所配線パターン５７Ａがコンタクトホール５６Ａとコンタクトホール５６Ｃを電気的に接続するようTiN膜によって形成される。同様に、局所配線パターン５７Ｂ及び５７Ｃは、コンタクトホール５６Ｂ及び５６Ｃに関して形成される。
【００９３】
次に、図１３（Ａ）の工程において、SiO2膜５８が図１２（Ｃ）の構造体に形成され、コンタクトホール５８Ａ、５８Ｂ及び５８Ｃが、Wプラグ４７Ａ、局所配線パターン５８Ｂ、及び、Wプラグ４７Ｃを夫々露出させるため、図１３（Ｂ）の工程で、SiO2膜に形成される。
【００９４】
さらに、図１３（Ｃ）の工程において、電極５９Ａ、５９Ｂ及び５９Ｃが、それぞれ、コンタクトホール５８Ａ、５８Ｂ及び５８Ｃに対応して形成される。
【００９５】
さらに、中間層絶縁膜及び配線パターンを形成する処理は、多層配線構造体を形成刷るため、必要に応じて繰り返される。
【００９６】
本発明によれば、強誘電体キャパシタ絶縁膜パターン５２Ａを通るリーク電流は、Ca及びSrの含有量が減少させられたPZTスパッタターゲットを用いて、強誘電体膜５２内のピンホールを約１７／μｍ２以下のレベルまで減少させることによって、巧く最小限に抑えられる。
【００９７】
［第２の実施例］
以下では、図８〜図１３を参照して、本発明の第２の実施例を説明する。
【００９８】
本発明の第２の実施例では、製造方法のプロセスは、図８（Ａ）の工程から図１０（Ｂ）の工程まで第１の実施例と同じように進む。PZT若しくはPLZTの強誘電体膜５２は、第１の実施例の場合と類似したスパッタ法を用いて、下部電極層５２に堆積する。
【００９９】
第２の実施例において、このようにして堆積させられた強誘電体膜５２は、結晶化のためのArとO2の混合雰囲気中で、第１のRTAプロセスを用いてアニーリングが加えられ、SrRuO3からなる上部電極層５３が、上記の第１のRTAプロセスの直後に強誘電体膜５２に成膜される。
【０１００】
上部電極層５３の堆積後、強誘電体膜５２は、完全結晶化及び緻密化のためのO2雰囲気中で、第２のRTAプロセスに対応した第２のアニーリングが加えられる。
【０１０１】
図１０（Ｂ）の工程の後に、第１の実施例と同様に、図１０（Ｃ）〜図１３（Ｃ）の工程が順番に行なわれる。
【０１０２】
本発明の第２の実施例では、スパッタ法により形成され、SrRuO3の上部電極５３Ａが上に堆積させられたPZTの強誘電体キャパシタ絶縁パターン５２Ａを流れるリーク電流を最小限に抑えることが可能である。
【０１０３】
本発明は、上述の実施例に制限されることはなく、多様な変形及び変更が本発明の精神を逸脱することなく実施される。
【０１０４】
以上の説明に関して更に以下のような態様が考えられる。
【０１０５】
（付記１）  活性層が設けられた基板と、
該活性層と電気接続され、該基板に設けられた下部電極と、
少なくともPb、Zr及びTiを含み、下面から上面へ連続的に広がって柱状微構造を形成する多数の結晶粒子を含み、該結晶粒子はピンホールを有する、ペロブスカイト型の強誘電体膜と、
該強誘電体膜に設けられ、Sr及びRuを含有するペロブスカイト型の導電酸化物膜の上部電極と、
を備え、
該強誘電体膜は、Ca及びSrを更に含有し、
該強誘電体膜は、１μｍ２当たり３４個を超えない密度でピンホールが設けられている、
強誘電体ランダムアクセスメモリ装置。・・・（１）。
【０１０６】
（付記２）  該ピンホールは数十ナノメートルのサイズを有する、付記１記載の強誘電体ランダムアクセスメモリ装置。
【０１０７】
（付記３）  該強誘電体膜は、１μｍ２当たり１７個の密度でピンホールが設けられている、付記１記載の強誘電体ランダムアクセスメモリ装置。
【０１０８】
（付記４）  該強誘電体膜は、１μｍ２当たり１個の密度でピンホールが設けられている、付記１記載の強誘電体ランダムアクセスメモリ装置。
【０１０９】
（付記５）  各ピンホールは該強誘電体膜の主面に対し垂直に延びる、付記１乃至４のうちいずれか一項記載の強誘電体ランダムアクセスメモリ装置。
【０１１０】
（付記６）  該強誘電体膜は、含まれている結晶粒子に対応した凹凸を有する、付記１乃至５のうちいずれか一項記載の強誘電体ランダムアクセスメモリ装置。・・・（２）。
【０１１１】
（付記７）  少なくともPb、Zr、Ti、Ca及びSrを含有するターゲットを使用してスパッタ法を用いてペロブスカイト型の強誘電体膜を下部電極に成膜する工程と、
低い分圧のO2を含有する第１の不活性雰囲気中で該強誘電体膜を熱処理する工程と、
第２の酸化雰囲気中で該強誘電体膜を熱処理する工程と、
Sr及びRuを含有するペロブスカイト型の導電膜を該強誘電体膜に成膜する工程と、
を含み、
該ターゲットは、該ターゲット中のZr原子及びTi原子の和で正規化された濃度で表わしたときに、０．０３５を超えない濃度のCaと、０．０２５を超えない濃度のSrを含有する、
強誘電体ランダムアクセスメモリ装置の製造方法。・・・（３）。
【０１１２】
（付記８）  該ターゲットは、該ターゲット中のZr原子及びTi原子の和で正規化された濃度で表わしたときに、０．０２以下の濃度のCaと、０．０１以下の濃度のSrを含有する、付記７記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【０１１３】
（付記９）  該ターゲットは、Zr原子とTi原子の比が２：３未満となる割合でZr原子及びTi原子を含有する、付記７又は８記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【０１１４】
（付記１０）  該ターゲットは、Zr原子とTi原子の比が３：７以下となる割合でZr原子及びTi原子を含有する、付記７又は８記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【０１１５】
（付記１１）  該強誘電体膜を該下部電極に成膜する工程は、該第２の酸化雰囲気中で該強誘電体膜を熱処理する工程の後に、該強誘電体膜が１μｍ２当たりに３４個未満の密度でピンホールが含まれるように行なわれる、付記７乃至１０のうちいずれか一項記載の強誘電体ランダムアクセスメモリ装置の製造方法。・・・（４）。
【０１１６】
（付記１２）  該強誘電体膜を該下部電極に成膜する工程は、該第２の酸化雰囲気中で該強誘電体膜を熱処理する工程の後に、該強誘電体膜が１μｍ２当たりに１７個以下の密度でピンホールが含まれるように行なわれる、付記１１記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【０１１７】
（付記１３）  該第１の不活性雰囲気は、O2を含有するAr雰囲気であり、
該第２の雰囲気は、O2雰囲気であり、
該第１の不活性雰囲気中で該強誘電体膜を熱処理する工程は、第１の温度で行なわれ、
該第２の雰囲気中で該強誘電体膜を熱処理する工程は、第１の温度よりも高い第２の温度で行なわれる、
付記７乃至１２のうちいずれか一項記載の強誘電体ランダムアクセスメモリ装置の製造方法。・・・（５）。
【０１１８】
（付記１４）  Pb、Zr及びTiを含有する強誘電体膜をスパッタ法により下部電極に成膜する工程と、
低い分圧のO2を含有する第１の不活性雰囲気中で該強誘電体膜を熱処理する工程と、
Sr及びRuを含有するペロブスカイト型の導電膜の上部電極を、該強誘電体膜に成膜する工程と、
第２の酸化雰囲気中で該強誘電体膜及び該上部電極を熱処理する工程と、
を含む、強誘電体ランダムアクセスメモリ装置の製造方法。・・・（６）。
【０１１９】
（付記１５）  該第１の不活性雰囲気は、O2を含有するAr雰囲気であり、
該第２の酸化雰囲気は、O2雰囲気であり、
該第１の不活性雰囲気中で該強誘電体膜を熱処理する工程は、第１の温度で行なわれ、
該第２の雰囲気中で該強誘電体膜を熱処理する工程は、第１の温度よりも高い第２の温度で行なわれる、
付記１４記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【０１２０】
（付記１６）  該第１の温度は、該第１の温度で行なわれる熱処理の工程の後に、該強誘電体膜にピンホールが形成されないように選択される、付記１５記載の強誘電体ランダムアクセスメモリ装置の製造方法。・・・（７）。
【０１２１】
（付記１７）  該第１の温度は、該第１の温度で行なわれる熱処理の工程の後に、該強誘電体膜の上面に滑らかで平坦な表面が維持されるように選択される、付記１５記載の強誘電体ランダムアクセスメモリ装置の製造方法。・・・（８）。
【０１２２】
（付記１８）  該第２の温度は、該第２の温度で行なわれる熱処理の工程の後に、該強誘電体膜に完全な緻密化が生じるように選択される、付記１５乃至１７のうちいずれか一項記載の強誘電体ランダムアクセスメモリ装置の製造方法。・・・（９）。
【０１２３】
（付記１９）  該上部電極はSrRuO3である、付記１４乃至１８のうち何れか一項記載の強誘電体ランダムアクセスメモリ装置の製造方法。・・・（１０）。
【０１２４】
（付記２０）  該強誘電体膜はPb(Zr,Ti)O3である、付記１４乃至１９のうち何れか一項記載の強誘電体ランダムアクセスメモリ装置の製造方法。
【０１２５】
【発明の効果】
本発明によれば、強誘電体ランダムアクセスメモリ装置の疲労特性や劣化や信頼性を改善することができる。
【図面の簡単な説明】
【図１】従来のFeRAMの構造の説明図である。
【図２】本発明の原理を説明する強誘電体キャパシタの断面図である。
【図３】多種のスパッタターゲットを用いて形成されたPZT膜の表面微構造の説明図（その１）である。
【図４】多種のスパッタターゲットを用いて形成されたPZT膜の表面微構造の説明図（その２）である。
【図５】図３及び図４のPZT膜の略断面図である。
【図６】図２の強誘電体キャパシタのSIMS分析結果のグラフである。
【図７】本発明の他の局面の説明図である。
【図８】本発明の第１及び第２の実施例によるFeRAMの製造方法の工程図（その１）である。
【図９】本発明の第１及び第２の実施例によるFeRAMの製造方法の工程図（その２）である。
【図１０】本発明の第１及び第２の実施例によるFeRAMの製造方法の工程図（その３）である。
【図１１】本発明の第１及び第２の実施例によるFeRAMの製造方法の工程図（その４）である。
【図１２】本発明の第１及び第２の実施例によるFeRAMの製造方法の工程図（その５）である。
【図１３】本発明の第１及び第２の実施例によるFeRAMの製造方法の工程図（その６）である。
【符号の説明】
３０    強誘電体キャパシタ
３１    Si基板
３２    酸化膜
３３    下部電極
３３Ａ    Ti層
３３Ｂ    Pt層
３４    PZT膜
３５    上部電極
４１    Si基板
４１ａ，４１ｂ    ｎ型拡散領域
４１ｃ，４１ｄ    ｐ型拡散領域
４１Ａ    ｐ型ウエル
４１Ｂ    ｎ型ウエル
４２    フィールド酸化膜
４３    ゲート酸化膜
４４Ａ    ｐ型ポリシリコンゲート
４４Ｂ    ｎ型ポリシリコンゲート
４４Ｃ，４４Ｄ    ポリシリコン配線パターン
４５    SiON膜
４６    SiO2膜
４６Ａ〜４６Ｄ，４６Ｅ    コンタクトホール
４７    Ｗ層
４７Ａ〜４７Ｅ    Ｗプラグ
４８    酸化ストッパー膜
４９    SiO2膜
５０    Ti膜
５１    Pt膜
５２    強誘電体膜
５２Ａ    キャパシタ絶縁膜パターン
５２Ｂ    エンキャプシュレート層
５３    SrRuO3層
５３Ａ    上部電極パターン
５４    SiO2膜
５５    SOG膜
５６    中間層絶縁膜
５６Ａ，５６Ｂ，５６Ｃ，５６Ｄ    コンタクトホール
５７Ａ，５７Ｂ，５７Ｃ    局所配線パターン
５８    SiO2膜
５８Ａ，５８Ｂ，５８Ｃ    コンタクトホール
５９Ａ，５９Ｂ，５９Ｃ    電極
【図１】
0004295464.tif 000010
【図２】
0004295464.tif 000011
【図３】
0004295464.tif 000012
【図４】
0004295464.tif 000013
【図５】
0004295464.tif 000014
【図６】
0004295464.tif 000015
【図７】
0004295464.tif 000016
【図８】
0004295464.tif 000017
【図９】
0004295464.tif 000018
【図１０】
0004295464.tif 000019
【図１１】
0004295464.tif 000020
【図１２】
0004295464.tif 000021
【図１３】
0004295464.tif 000022