(57)【特許請求の範囲】
【請求項１】
同一なデータバスラインに各々のデータを出力する多数個のメモリモジュールを有するシステムにおいて、前記データバスラインと、出力されるデータのバースト長さに対応する活性化幅を有する連結制御信号を生じる制御信号発生回路を各々含む前記多数個のメモリモジュールと、前記連結制御信号の活性に応答し、データが出力される前記メモリモジュールの出力端を前記データバスラインに電気的に連結する多数個のスイッチ部とを備え、前記制御信号発生回路は、ＣＡＳ待ち時間情報、読出し命令信号及び読出しデータのバースト長さ情報を入力し、読出しモードにおいて指定されたバースト長さのデータが出力される間に活性して前記連結制御信号を生じる読出し制御部を備えてなり、
前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とするメモリモジュールシステム。
【請求項２】
前記読出し制御部は、第１ＣＡＳ待ち時間でイネーブルされる第１待ち時間応答部と、第２ＣＡＳ待ち時間でイネーブルされる第２待ち時間応答部と、前記第１待ち時間応答部の出力信号または前記第２待ち時間応答部の出力信号をラッチする第１ラッチ部と、外部クロック信号に同期する第１内部クロック信号に応答し、前記第１ラッチ部にラッチされた信号を伝送して究極的に前記読出し制御信号を生じる第１伝送部とを備えることを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項３】
前記第１ＣＡＳ待ち時間は１．５であり、前記第２ＣＡＳ待ち時間は２であることを特徴とする請求項２に記載のメモリモジュールシステム。
【請求項４】
前記第１待ち時間応答部は、前記第１ＣＡＳ待ち時間及び所定の読出し命令信号の活性に応答する論理ゲートと、前記論理ゲートの出力信号により応答して前記第１ラッチ部に出力信号を駆動する駆動トランジスタとを備えることを特徴とする請求項２に記載のメモリモジュールシステム。
【請求項５】
前記第２待ち時間応答部は、所定の読出しストローブ信号に応答する論理ゲートを備え、前記読出しストローブ信号は、最小限データのバースト長さに該当する周期中には活性状態を維持することを特徴とする請求項２に記載のメモリモジュールシステム。
【請求項６】
前記メモリモジュールは、外部のクロック信号に同期し、前記読出し制御部は、前記外部のクロック信号に同期する第２内部クロック信号に応答し、前記第２待ち時間応答部の出力信号を前記第１ラッチ部に伝送する第２伝送部と、前記第１伝送部により伝送された信号をラッチして前記読出し制御信号を生じる第２ラッチ部をさらに備えることを特徴とする請求項２に記載のメモリモジュールシステム。
【請求項７】
前記連結制御信号は、前記第１ＣＡＳ待ち時間及び前記バースト長さ情報を含む読出しストローブ信号により活性状態を維持することを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項８】
前記連結制御信号は、前記第１ＣＡＳ待ち時間及び第２ＣＡＳ待ち時間より大きい第３ＣＡＳ待ち時間に対しては、バースト長さ情報を含む読出しストローブ信号の活性に応答して活性されることを特徴とする請求項３に記載のメモリモジュールシステム。
【請求項９】
前記制御信号発生回路は、前記読出し制御部から出力される読出し制御信号の活性に応答する前記連結制御信号を生じる制御信号発生部をさらに備えることを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項１０】
前記制御信号発生部は、前記読出し制御信号に応答する論理ゲートと、前記論理ゲートの出力信号によりゲーティングされ、前記読出し制御信号の活性により前記連結制御信号を活性させる駆動トランジスタとを備えることを特徴とする請求項９に記載のメモリモジュールシステム。
【請求項１１】
同一なデータバスラインに各々のデータを入出力する多数個のメモリモジュールを有するシステムにおいて、所定の連結制御信号の活性に応答し、前記メモリモジュール中からデータが入出力される前記メモリモジュールのみ前記データバスラインに電気的に連結されるようにするスイッチ部を備え、前記連結制御信号は、入出力される前記データのバーストの長さに対応する活性化幅を有してなり、
前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とするメモリモジュールシステム。
【請求項１２】
同一なデータバスラインに各々のデータを出力する多数個のメモリモジュールを有するシステムにおいて、前記データバスラインと、前記多数個のメモリモジュールと、所定の連結制御信号の活性に応答し、前記メモリモジュール中からデータが出力される前記メモリモジュールのみ前記データバスラインに電気的に連結する多数個のスイッチ部とを備え、前記連結制御信号は、データを出力するメモリモジュールから発生され、出力される前記データのバーストの長さに対応する活性化幅を有してなり、
前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とするメモリモジュールシステム。
【請求項１３】
同一なデータバスラインに各々のデータを入力する多数個のメモリモジュールを有するシステムにおいて、前記データバスラインと、入力されるデータのバースト長さに対応する活性化幅を有する連結制御信号を生じる制御信号発生回路を各々含む前記多数個のメモリモジュールと、前記連結制御信号の活性に応答し、データが入力される前記メモリモジュールの入力端を前記データバスラインに電気的に連結する多数個のスイッチとを備え、前記制御信号発生回路は、書込み命令及び書込みデータのバースト長さ情報を入力し、書込みモードにおいて指定されたバースト長さのデータが入力される間に活性して前記連結制御信号を生じる書込み情報発生部を備えてなり、
前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とするメモリモジュールシステム。
【請求項１４】
前記書込み情報発生部は、前記書込み命令信号を受信し書込み情報信号とカウンター制御信号とを提供する書込み制御部と、前記カウンター制御信号の活性に応答しイネーブルされ、外部から入力されるデータの数をカウントし前記書込み制御部に供給するバーストカウンターとを備えることを特徴とする請求項１３に記載のメモリモジュールシステム。
【請求項１５】
前記書込み制御部は、前記バーストカウンターの出力信号に応答し、指定されたバースト長さのデータが入力されることに応答する出力信号を生じるカウント応答部と、前記書込み命令信号に応答してイネーブルされて前記カウント応答部の出力信号をラッチさせ、前記書込み情報信号を提供するラッチ部と、前記書込み命令信号に応答してイネーブルされ、前記書込み情報信号を入力して前記カウンター制御信号を提供するカウント制御信号発生部とを備えることを特徴とする請求項１４に記載のメモリモジュールシステム。
【請求項１６】
前記メモリモジュールは、外部のクロック信号に同期し、前記ラッチ部は、第１書込み命令信号によりイネーブルされて前記書込み制御信号を発生させる第１論理ゲートと、第２書込み命令信号によりイネーブルされて、前記カウント応答部の出力信号に応答する第２論理ゲートとを備えて、前記バースト長さのデータが入力された後、前記カウント応答部の出力信号により前記書込み情報信号が不活性化されることを特徴とする請求項１５に記載のメモリモジュールシステム。
【請求項１７】
前記カウント制御信号発生部は、外部クロック信号の第１遷移に応答して前記ラッチ部の出力信号を伝送する第１伝送部と、前記第１伝送部により伝送された信号をラッチさせる第１ラッチと、前記外部クロック信号の第２遷移に応答し前記第１ラッチによりラッチされた信号を伝送する第２伝送部と、前記第１伝送部により伝送された信号をラッチし、前記カウント制御信号を発生させる第２ラッチとを備え、前記第１遷移と前記第２遷移は相互反対方向であることを特徴とする請求項１５に記載のメモリモジュールシステム。
【請求項１８】
前記制御信号発生回路は、前記書込み命令に応答して活性し、前記書込み情報信号により活性状態が維持される前記連結制御信号を生じる制御信号発生部をさらに備えることを特徴とする請求項１３に記載のメモリモジュールシステム。
【請求項１９】
前記制御信号発生部は、前記書込み情報信号に応答する論理ゲートと、前記論理ゲートの出力信号によりゲーティングされ、前記書込み情報信号の活性により前記連結制御信号を活性させる駆動トランジスタとを備えることを特徴とする請求項１８に記載のメモリモジュールシステム。
【請求項２０】
半導体メモリ装置において、出力されるデータのバースト長さに対応する活性化幅を有する連結制御信号を生じる制御信号発生回路を含む多数個の集積メモリ回路装置と、前記連結制御信号の活性に応答し、データが出力される前記集積メモリ回路装置の出力端とデータバスラインとを連結するスイッチ部とを備え、前記制御信号発生回路は、ＣＡＳ待ち時間情報、読出し命令及び読出しデータのバースト長さ情報を入力し、読出しモードにおいて指定されたバースト長さのデータが出力される間に活性し前記連結制御信号を生じる読出し制御部を備えてなり、
前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とする半導体メモリ装置。
【請求項２１】
前記読出し制御部は、第１ＣＡＳ待ち時間でイネーブルされる第１待ち時間応答部と、第２ＣＡＳ待ち時間でイネーブルされる第２待ち時間応答部と、前記第１待ち時間応答部の出力信号または前記第２待ち時間応答部の出力信号をラッチする第１ラッチ部と、外部クロック信号に同期する第１内部クロック信号に応答し、前記第１ラッチ部にラッチされた信号を伝送して究極的に前記読出し制御信号を生じる第１伝送部とを備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記第１ＣＡＳ待ち時間は１．５であり、第２ＣＡＳ待ち時間は２であることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記第１待ち時間応答部は、前記第１ＣＡＳ待ち時間及び所定の読出し命令信号の活性に応答する論理ゲートと、前記論理ゲートの出力信号により前記第１ラッチ部に出力信号を生成する駆動トランジスタとを備えることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２４】
前記第２待ち時間応答部は、所定の読出しストローブ信号に応答する論理ゲートを備え、前記読出しストローブ信号は、最小限データのバースト長さに該当する周期中には活性状態を維持することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２５】
前記半導体メモリ装置は、外部のクロック信号に同期し、前記読出し制御部は、前記外部のクロック信号に同期する第２内部クロック信号に応答し、前記第２待ち時間応答部の出力信号を前記第１ラッチ部に伝送する第２伝送部と、前記第１伝送部により伝送された信号をラッチして前記読出し制御信号を生じる第２ラッチ部をさらに備えることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２６】
前記読出し制御信号は、前記第１ＣＡＳ待ち時間及び前記バースト長さ情報を含む読出しストローブ信号により活性状態を維持することを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２７】
前記読出し制御信号は、前記第１ＣＡＳ待ち時間及び第２ＣＡＳ待ち時間より大きい第３ＣＡＳ待ち時間に対しては、バースト長さ情報を含む読出しストローブ信号の活性に応答して活性されることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
半導体メモリ装置において、入力されるデータのバースト長さに対応する活性化幅を有する連結制御信号を生じる制御信号発生回路を含む多数個の集積メモリ回路装置と、前記連結制御信号の活性に応答し、データが入力される前記集積メモリ回路装置の入力端とデータバスラインとを連結するスイッチ部とを備え、前記制御信号発生回路は、書込み命令及び書込みデータのバースト長さ情報を入力し、書込みモードにおいて指定されたバースト長さのデータが入力される間に活性し前記連結制御信号を生じる書込み情報発生部を備えてなり、
前記連結制御信号は、第１及び第２ＣＡＳ待ち時間に対しては、前記ＣＡＳ待ち時間及び読出し命令信号に応答して活性化され、前記バースト長さ情報を含む読出しストローブ信号により活性状態が維持され、前記第１及び第２ＣＡＳ待ち時間より長い第３ＣＡＳ待ち時間に対しては、前記読出しストローブ信号の活性に応答して活性されて、活性状態が維持されることを特徴とする半導体メモリ装置。
【請求項２９】
前記書込み情報発生部は、前記書込み命令信号を受信して前記書込み情報信号とカウンター制御信号とを提供する書込み制御部と、前記カウンター制御信号の活性に応答してイネーブルされ、外部から入力されるデータの数をカウントして前記書込み制御部に供給するバーストカウンターとを備えることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３０】
前記書込み制御部は、前記バーストカウンターの出力信号に応答し、指定されたバースト長さのデータが入力されることに応答する出力信号を生じるカウント応答部と、前記書込み命令信号に応答しイネーブルされて前記カウント応答部の出力信号をラッチさせ、前記書込み情報信号を提供するラッチ部と、前記書込み命令信号に応答してイネーブルされ、前記書込み情報信号を入力し前記カウンター制御信号を提供するカウント制御信号発生部とを備えることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
前記半導体メモリ装置は、外部のクロック信号に同期し、前記ラッチ部は、第１書込み命令信号によりイネーブルされて前記書込み制御信号を発生させる第１論理ゲートと、第２書込み命令信号によりイネーブルされて、前記カウント応答部の出力信号に応答する第２論理ゲートとを備えて、前記書込み情報信号は、前記バースト長さのデータが入力された後、前記カウント応答部の出力信号により不活性化されることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３２】
前記カウント制御信号発生部は、外部クロック信号の第１遷移に応答し前記ラッチ部の出力信号を伝送する第１伝送部と、前記第１伝送部により伝送された信号をラッチさせる第１ラッチと、前記外部クロック信号の第２遷移に応答して前記第１ラッチによりラッチされた信号を伝送する第２伝送部と、前記第１伝送部により伝送された信号をラッチし、前記カウント制御信号を発生させる第２ラッチとを備え、前記第１遷移と前記第２遷移とは相互反対方向であることを特徴とする請求項３０に記載の半導体メモリ装置。
【請求項３３】
前記制御信号発生回路は、前記書込み命令に応答して活性し、前記書込み情報信号により活性状態が維持される前記連結制御信号を生じる制御信号発生部をさらに備えることを特徴とする請求項２８に記載の半導体メモリ装置。
【請求項３４】
前記制御信号発生部は、前記書込み情報信号に応答する論理ゲートと、前記論理ゲートの出力信号によりゲーティングされ、前記書込み情報信号の活性により前記連結制御信号を活性させる駆動トランジスタとを備えることを特徴とする請求項３３に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は多数個のメモリモジュールを有するシステム及びデータ入出力方法に係り、特に同一なデータラインを通してデータを入出力する多数個のメモリモジュールを有するシステム及びこれを利用したデータ入出力方法に関する。
【０００２】
【従来の技術】
一般にＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)のような半導体メモリ装置は、コンピュータなどのシステムにおいてメインメモリとして用いられることができる。メインメモリとして用いられる半導体メモリ装置は、デュアルインーラインメモリモジュール(ＤＩＭＭ：ｄｕａｌ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ)またはシングルインーラインメモリモジュール(ＳＩＭＭ：ｓｉｎｇｌｅ ｉｎ−ｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ)のようなメモリモジュール(Ｍｏｄｕｌｅ)レベルにより構成される。またメインメモリは、使用用途によっていくつのメモリモジュールを一緒に用いる。この際、各々のメモリモジュールはシステムにおいて同一なデータラインを用いる必要性を有する。
【０００３】
例えば、メインメモリの容量が３２Ｍバイトであり、１Ｍ×１６bitのＤＲＡＭ(１６ＭＤＲＡＭ)４個を利用して作ったＤＩＭＭにおいて８Ｍバイトでメインメモリを構成すると仮定しよう。そうすると、一つのＤＩＭＭ当たりの大きさは８Ｍバイトであるから、３２Ｍバイトのメインメモリを構成するには４個のスロット(４個のＤＩＭＭ)が必要である。
【０００４】
この際、システムのデータバスライン数は６４個であり、一つのＤＩＭＭから出力されるデータピンも６４本になる。このように、３２Ｍバイト程度のメインメモリを構成するためには、多数のデータピンが用いられる。それゆえ、３２Ｍバイト程度のメインメモリを構成することに用いられる４個のＤＩＭＭは、システムの同一なデータバスラインを用いるように設計される。そしてメインメモリの容量が増えれば増えるほど、多数個のメモリモジュールが同一なデータラインを用いる必要性はより一層増える。
【０００５】
ところが、一つのＤＩＭＭモジュールのデータピン当たりのキャパシタンスは約２０〜２５ｐＦ程度である。したがって、１Ｍ×６４bitのＤＩＭＭを４個用いて３２Ｍバイトを構成する場合、データピン当たりのキャパシタンスは約８０〜１００ｐＦになる。
【０００６】
このようなデータピン当たりのキャパシタンスは非常に大きい値であり、出力ドライバの負荷の増加は、電流の消耗を大きくするだけでなく、データ書込み及び読出し動作速度を著しく落とす問題点を誘発する。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、データピン当たり負担されるキャパシタンスを最小化してデータの書込み及び読出し速度を改善するメモリモジュール及びメモリモジュールシステムを提供することである。
本発明の他の目的は、前記システムを利用して書込み及び読出し速度を改善するデータ入出力方法を提供することである。
【０００８】
【課題を解決するための手段】
前記のような本発明の目的を達成するために、本発明の一面は同一なデータバスラインに各々のデータを出力する多数個のメモリモジュールを有するシステムに関する。本発明のメモリモジュールシステムは所定の連結制御信号の活性に応答し、前記メモリモジュール中からデータが入力または出力される前記メモリモジュールのみ前記データバスラインに電気的に連結される。そして前記連結制御信号は、入力または出力される前記データのバーストの長さに対応する活性化幅を有する。そして前記連結制御信号を生じる制御信号発生回路は、読出し制御部及び書込み情報発生部を備える。読出し制御部は、ＣＡＳ待ち時間情報、読出し命令及び読出しデータのバースト長さ情報を入力し、読出しモードで指定されたバースト長さのデータが出力される間に活性して究極的には前記連結制御信号を生じる。そして書込み情報発生部は、書込み命令及び書込みデータのバースト長さ情報を入力し、書込みモードで指定されたバースト長さのデータが入力される間に活性して究極的には前記連結制御信号を生じる。
【０００９】
前記のような本発明の他の目的を達成するために、本発明の他の一面は同一なデータバスラインに各々のデータを出力する多数個のメモリモジュールを有するシステムのデータ入出力方法に関する。本発明のデータ入出力方法は、前記メモリモジュール中からデータが入出力される前記メモリモジュールのみを前記データバスラインに、入出力される前記データのバーストの長さに対応する時間、電気的に連結する。そして前記連結は、データが入出力される前記メモリモジュールから発生される信号により制御される。
【００１０】
本発明の多数メモリモジュールシステム及びデータ入出力方法によると、選択されるメモリモジュールのみをデータが入出力されるデータのバースト長さ間にデータラインに連結される。それゆえデータピン当たりの負荷が最小化されて、データの書込み及び読出し速度が改善される。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照しながら本発明の望ましい実施形態をより詳しく説明する。
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照すべきである。
【００１２】
図１は、本発明の第１実施の形態による多数メモリモジュールシステムを概略的に示すブロック図である。これを参照すると、本発明の多数メモリモジュールシステムは多数個のメモリモジュールを有する。本明細書では説明の便宜のために、３個のメモリモジュール１１１、１１２、１１３のみ示される。第１ないし第３メモリモジュール１１１、１１２、１１３はそれ自体が選択されて、データを入出力する時、それ自体の出力データをスイッチ部１２１、１２２、１２３を通して共通のデータラインバス１３１に伝送する。
【００１３】
望ましくは、前述したスイッチ部には、対応するメモリモジュールからデータが出力される出力端の数に対応する数のスイッチが内蔵される。そして内蔵されたスイッチを通して出力されるデータがデータラインバス１３１に伝送される。
【００１４】
この際、スイッチ部１２１、１２２、１２３の各々は、対応するメモリモジュールからデータが入出力される時ターンオンされる。しかし、対応するメモリモジュールからデータが入出力されない場合には、各スイッチ部１２１、１２２、１２３はターンオフされる。例として、第１メモリモジュール１１１が選択されて、第１メモリモジュール１１１に/からデータが入出力されると仮定しよう。そうすると、第１連結制御信号/ＦＳＥ１が“ロー”に活性されて、第１スイッチ部１２１がターンオンされる。したがって、第１メモリモジュール１１１の出力データは、第１スイッチ部１２１を通して、データラインバス１３１に伝送される。この際、第２ないし第３連結制御信号/ＦＳＥ２、/ＦＳＥ３は各々のメモリモジュール１１２、１１３の外部に配置される抵抗Ｒを通して外部電源電圧ＶＤＤにより“ハイ”になる。
【００１５】
これに対して具体的に記述すると、次の通りである。本実施の形態において各メモリモジュールの外部に配置される抵抗Ｒは、比較的大きい抵抗値を有する。それゆえ第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３の電圧レベルは、これらと連結されるメモリモジュール内部の信号により決定される。しかし第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３と連結されるメモリモジュール内部の信号がフローティング状態であれば、第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３の電圧レベルはメモリモジュールの外部に配置される各々の抵抗Ｒを通して外部電源電圧ＶＤＤになって“ハイ”になる。すなわち、第１メモリモジュール１１１が選択される場合には、第２ないし第３連結制御信号/ＦＳＥ２、/ＦＳＥ３は“ハイ”になる。
【００１６】
そして第２ないし第３連結制御信号/ＦＳＥ２、/ＦＳＥ３は“ハイ”に不活性されて第２ないし第３スイッチ１２２、１２３をターンオフさせる。したがって、メモリモジュール１１２、１１３のデータピンの負荷は、データバスライン１３１から分離される。
【００１７】
このように選択されるメモリモジュールを除いた残りメモリモジュールはデータライン１３１と分離されることによって、データバスライン１３１の負荷は省かれることができる。
【００１８】
望ましくは、第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３の各々はそれ自体と対応するメモリモジュール１１１、１１２、１１３から発生される。すなわち、第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３を生じる制御信号発生回路１１１ａ、１１２ａ、１１３ａが、対応するメモリモジュール１１１、１１２、１１３の内部に具備される。そして第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３の活性化区間は入出力されるデータのバーストの長さ に対応して決定される。
【００１９】
また第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３は、データが入力される時、メモリモジュールの外部からデータを伝送するコントローラにより発生される信号の場合もある。
【００２０】
図２は、図１に示される制御信号発生回路１１１ａ、１１２ａ、１１３ａを示すブロック図である。前述したように、制御信号発生回路１１１ａ、１１２ａ、１１３ａは各メモリモジュール内に配置される。本明細書では、説明の便宜のために、第１ないし第３連結制御信号/ＦＳＥ１、/ＦＳＥ２、/ＦＳＥ３を代表的に/ＦＳＥｉと示して、単純に“連結制御信号”と称する。
【００２１】
図２を参照すると、制御信号発生回路は、読出し制御部２０１、制御信号発生部２０３、書込み制御部２０５及びバーストカウンター２０７を備える。
読出し制御部２０１は、ＣＡＳ待ち時間信号ＣＬ１．５、ＣＬ２、読出し命令信号ＰＣＲ、読出しストローブ信号ＰＴＲＳＴＤＳＢを入力し、読出し制御信号/ＦＳＥＢ＿ＲＤを生じる。ここで、ＣＡＳ待ち時間信号ＣＬ１．５、ＣＬ２は、/ＣＡＳ待ち時間情報を含む信号であり、読出し命令信号ＰＣＲは、読出し命令が生じて読出しモードに進入することを示す信号である。読出しストローブ信号ＰＴＲＳＴＤＳＢは、読出されるデータのバースト長さ情報を含む信号であり、望ましくは、書込み制御部２０５に入力されるバースト信号ＢＬ２、ＢＬ４、ＢＬ８の情報を含む信号である。
【００２２】
そして読出し制御信号/ＦＳＥＢ＿ＲＤは、読出しモードから出力されるデータのバースト長さに対応して活性する。読出し制御部２０１は、後述される図３を参照し、具体的に記述される。
【００２３】
制御信号発生部２０３は、読出し制御信号/ＦＳＥＢ＿ＲＤ及び書込み制御信号/ＦＳＥＢ＿ＷＲに応答し、連結制御信号/ＦＳＥｉを提供する。書込み制御信号/ＦＳＥＢ＿ＷＲは、書込み制御部２０５から提供される信号であり、後述されるように、書込みモードにおいて入力されるデータのバースト長さに対応して活性する信号である。したがって、連結制御信号/ＦＳＥｉは、読出しモードにおいては読出し制御信号/ＦＳＥＢ＿ＲＤに応答して活性し、書込みモードにおいては書込み制御信号/ＦＳＥＢ＿ＷＲに応答して活性する。制御信号発生部２０３は、後述される図４を参照し、具体的に記述される。
【００２４】
書込み制御部２０５は、バースト信号ＢＬ２、ＢＬ４、ＢＬ８及び第１ないし第２書込み命令信号ＰＷＡ、ＰＷＲを入力し、書込み制御信号/ＦＳＥＢ＿ＷＲ及びカウンター制御信号ＰＦＳＥを生じる。ここで、バースト信号ＢＬ２、ＢＬ４、ＢＬ８は書込まれるデータのバースト長さに対する情報を含む信号である。第１書込み命令信号ＰＷＡは、書込み命令に応答し、メモリモジュールが書込みモードに進入されることを示すパルスである。そして第２書込み命令信号ＰＷＲは、メモリモジュールが続けて書込みモード状態にいることを示す信号である。
【００２５】
書込み制御信号/ＦＳＥＢ＿ＷＲは、書込みモードにおいてデータが入力されるデータのバースト長さに対応する区間の間に活性する信号であり、制御信号発生部２０３に提供される。そしてカウンター制御信号ＰＦＳＥは、バーストカウンター２０７に提供される信号であり、書込み命令信号が生じた後の最初に生じる反転クロック信号ＣＬＫＢＴに応答して活性され、指定された数のデータが入力された後に不活性される。ここで、反転クロック信号ＣＬＫＢＴは、外部から入力されるクロック信号ＣＬＫ(図示せず)の反転信号である。書込み制御部２０５は、後述される図１１を参照し、具体的に記述される。
【００２６】
バーストカウンター２０７は、カウンター制御信号ＰＦＳＥの活性に応答してイネーブルされる。バーストカウンター２０７は、第１書込み命令信号ＰＷＡ、データストローブ信号ＰＤＳを入力し、入力されるデータの数をカウントする。そして入力されたデータの数を示すカウント信号ＦＳＥＣＮＴｉ(ｉ＝０〜２)は書込み制御部２０５に提供される。データストローブ信号ＰＤＳは、データが入力されたことを示す信号であり、メモリモジュールの外部から入力される外部データストローブ信号/ＤＳにより形成される信号である。データストローブ信号ＰＤＳは、具体的に二重データ率(ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ)モードでは一度の遷移により一つのデータが入力または出力されることを示す。しかし、本明細書の実施の形態の作用は、説明の便宜上、ＤＤＲモードに対して記述される。
【００２７】
そしてカウント信号ＦＳＥＣＮＴｉ(ｉ＝０〜２)の組合せは、既に入力されたデータの数を示す。バーストカウンター２０７は、後述される図８を参照し、具体的に記述される。
【００２８】
図２に示された読出し制御部２０１及び制御信号発生部２０３により、読出しモードにおいて連結制御信号/ＦＳＥｉを生じる制御信号発生回路が具現できる。
書込み制御部２０５とバーストカウンター２０７により、書込みモードにおいてデータバーストが入力される区間の間に活性する書込み制御信号/ＦＳＥＢ＿ＷＲを生じる書込み情報発生部２０９が具現できる。
そして図２に示された書込み情報発生部２０９と制御信号発生部２０３により、書込みモードにおいて連結制御信号/ＦＳＥｉを生じる制御信号発生回路が具現できる。
【００２９】
図３は、図２の読出し制御部２０１を示す図面である。これを参照すると、前記読出し制御部２０１は、第１待ち時間応答部３０１、第２待ち時間応答部３０３、第１伝送部３０９、第１ラッチ部３０７、第２伝送部３０５及び第２ラッチ部３１１を備える。
【００３０】
第１待ち時間応答部３０１は、所定の待ち時間長さより短いＣＡＳ待ち時間を有する動作でイネーブルされる。本発明の望ましい実施の形態によると、ＣＡＳ待ち時間が１．５の場合には第１待ち時間応答部３０１がイネーブルされる。
【００３１】
第１待ち時間応答部３０１は、具体的に論理ゲート３０１ａ及び駆動トランジスタ３０１ｂを備える。論理ゲート３０１ａは、ＣＡＳ待ち時間が１．５であることを知らせるＣＬ１．５の活性によりイネーブルされ、読出し命令信号ＰＣＲに応答する。読出し命令信号ＰＣＲは、読出し命令が生じた後の最初クロックに応答して活性し、１クロック周期中活性状態を維持する。駆動トランジスタ３０１ｂは、論理ゲート３０１ａの出力信号３０１ｎによりゲーティングされる。それゆえ駆動トランジスタ３０１ｂは、読出し命令信号ＰＣＲの活性に応答して第１ラッチ部３０７に出力信号を生じる。望ましくは、論理ゲート３０１ａは、ＮＡＮＤゲートであり、駆動トランジスタ３０１ｂは、ＰＭＯＳトランジスタである。
【００３２】
そしてＣＡＳ待ち時間が２以上の場合には、第２待ち時間応答部３０３がイネーブルされる。そして第２待ち時間応答部３０３の出力信号Ｎ３０４は、読出しストローブ信号ＰＴＲＳＴＤＳＢの活性により“ハイ”に維持される。第２待ち時間応答部３０３は、具体的に論理ゲート３０３ａ、３０３ｂを備える。論理ゲート３０３ａは、ＣＡＳ待ち時間が２であることを知らせるＣＬ２の活性によりイネーブルされ、読出し命令信号ＰＣＲに応答する。そして論理ゲート３０３ｂは、論理ゲート３０３ａの出力信号３０３nによりイネーブルされて、読出しストローブ信号ＰＴＲＳＴＤＳＢに応答する。望ましくは、論理ゲート３０３ａ、３０３ｂはＮＡＮＤゲートである。
【００３３】
第２伝送部３０５は、第１クロック信号ＣＬＫ＿ＳＭに応答して第２待ち時間応答部３０３の出力信号Ｎ３０４を伝送する。第１ラッチ部３０７は、第１待ち時間応答部３０１の出力信号または第２伝送部３０５により伝送された第２待ち時間応答部３０３の出力信号Ｎ３０４をラッチする。第１伝送部３０９は、第２クロック信号ＣＬＫ＿ＦＭに応答して第１ラッチ部３０７によりラッチされた信号を伝送する。第２ラッチ部３１１は、第１伝送部３０９により伝送された信号Ｎ３０６をラッチし、読出し制御信号/ＦＳＥＢ＿ＲＤとして出力する。
【００３４】
ここで、第１及び第２クロック信号ＣＬＫ＿ＳＭ、ＣＬＫ＿ＦＭは、外部から入力されるクロック信号ＣＬＫの立上り遷移及び立下り遷移に各々応答し、パルスとして発生される信号である。第１及び第２クロック信号ＣＬＫ＿ＳＭ、ＣＬＫ＿ＦＭは、データが出力されるタイミングを制御する信号であり、クロック信号ＣＬＫに対して図５ないし図７に示されたようなタイミングを有する。
【００３５】
このようなタイミングを有する第１及び第２クロック信号ＣＬＫ＿ＳＭ、ＣＬＫ＿ＦＭを生じる回路の具現は当業者には自明なことであるから、これに対する詳細な記述は本明細書で省略する。
【００３６】
図４は、図２の制御信号発生部２０３を示す図面である。これを参照すると、制御信号発生部２０３は、ＮＡＮＤゲート４０１、ＰＭＯＳトランジスタ４０３及びＮＭＯＳトランジスタ４０５を備える。
【００３７】
ＮＡＮＤゲート４０１は、読出し制御信号/ＦＳＥＢ＿ＲＤ、書込み制御信号/ＦＳＥＢ＿ＷＲ及び第１書込み命令信号ＰＷＡの反転信号を入力信号とする。すなわち、ＮＡＮＤゲート４０１は、第１書込み命令信号ＰＷＡによりイネーブルされて、読出し制御信号/ＦＳＥＢ＿ＲＤまたは書込み制御信号/ＦＳＥＢ＿ＷＲに応答する論理ゲートとして作用する。
【００３８】
ＮＭＯＳトランジスタ４０５は、ＮＡＮＤゲート４０１の出力信号によりゲーティングされる。それゆえ、ＮＭＯＳトランジスタ４０５は、読出し制御信号/ＦＳＥＢ＿ＲＤまたは書込み制御信号/ＦＳＥＢ＿ＷＲに応答し、連結制御信号を駆動させる駆動トランジスタとして作用する。
【００３９】
ＰＭＯＳトランジスタ４０３はソースとゲート端子が連結される。そしてＰＭＯＳトランジスタ４０３のドレーン端子とＮＭＯＳトランジスタ４０５のドレーン端子は共通接合され、連結制御信号/ＦＳＥｉを生じる。
【００４０】
したがって、読出し制御信号/ＦＳＥＢ＿ＲＤ及び書込み制御信号/ＦＳＥＢ＿ＷＲがすべて“ハイ”であり第１書込み命令信号ＰＷＡが“ロー”であるプリチャージ状態では、ＮＡＮＤゲート４０１の出力信号が“ロー”になる。この際、ＮＭＯＳトランジスタ４０５も“ターンオフ”される。そして連結制御信号/ＦＳＥｉは、メモリモジュールの外部から抵抗Ｒを通して連結された外部電源電圧ＶＤＤにより“ハイ”状態になる。
【００４１】
前述したように、読出し制御部２０１及び制御信号発生部２０３により、読出しモードにおいて連結制御信号を生じる制御信号発生回路が具現できる。
【００４２】
図５ないし図７は、ＣＡＳ待ち時間が各々１．５、２、２．５である読出しモードにおいて、図３及び図４に関連する制御信号及び主要端子における信号のタイミング図である。この際、データバースト長さはすべて４と仮定する。そして望ましい実施の形態のメモリモジュールはＤモードで動作することと仮定して記述される。
【００４３】
図３、図４及び図５を参照し、ＣＡＳ待ち時間が１．５である時の読出し制御部２０１の動作を記述すると、次の通りである。ＣＡＳ待ち時間信号ＣＬ１．５の論理状態は“ハイ”であり、ＣＡＳ待ち時間信号ＣＬ２の論理状態は“ロー”である。そして図５で/ＲＥＡＤが“ロー”に活性化されることは読出し命令が生じることを示す。
【００４４】
読出し命令信号ＰＣＲは、読出し命令が発生された後最初クロック信号ＣＬＫ１の立上り端部に応答し、１クロック周期中活性する。それゆえ第１待ち時間応答部３０１の出力信号は、読出し命令信号ＰＣＲにより“ハイ”になり、第１ラッチ部３０７により“ハイ”にラッチされる。すなわち、第１待ち時間応答部３０１の出力信号Ｎ３０６は読出し命令が発生されると、クロック信号と関係なく、第１ラッチ部３０７により“ハイ”にラッチされる。
【００４５】
読出しストローブ信号ＰＴＲＳＴＤＳＢは、読出し命令信号の活性に応答して“ロー”に活性され、データのバースト長さに該当する周期が経過された後に“ハイ”に不活性する。第２待ち時間応答部３０３の出力信号Ｎ３０４は、第１クロック信号ＣＬＫ＿ＳＭに応答して“ターンオン”される第２伝送部３０５により、第１ラッチ部３０７に伝送される。
【００４６】
それゆえ、たとえ読出し命令信号ＰＣＲが“ロー”に不活性されても読出しストローブ信号ＰＴＲＳＴＤＳＢが“ロー”に活性する間には、第１ラッチ部３０７の入力端子Ｎ３０６は“ハイ”に維持される。
【００４７】
そして第１ラッチ部３０７によりラッチされたデータは、第２クロック信号ＣＬＫ＿ＦＭに応答し“ターンオン”される第１伝送部３０９により、第２ラッチ部３１１に伝送される。第２ラッチ部３１１の出力信号は読出し制御信号/ＦＳＥＢ＿ＲＤと連結される。
【００４８】
したがって、読出し制御信号/ＦＳＥＢ＿ＲＤは、究極的に読出し命令の発生に応答して“ロー”に活性されてから、バースト長さに該当する周期が経過された後に“ハイ”に不活性される。すなわち、読出し制御信号/ＦＳＥＢ＿ＲＤの活性化幅はバースト長さに相当する。
【００４９】
読出しモードにおいて、第１書込み命令信号ＰＷＡは“ロー”状態を、書込み制御信号/ＦＳＥＢ＿ＷＲは“ハイ”状態を維持する。したがって、読出しモードでは連結制御信号/ＦＳＥｉの活性は読出し制御信号/ＦＳＥＢ＿ＲＤの活性に従うようになる。
【００５０】
本発明に望ましい実施の形態において、ＣＡＳ待ち時間が１．５の場合に、第１ラッチ部３０７の入力信号Ｎ３０６がクロック信号と関係なく活性され読出しストローブ信号ＰＴＲＳＴＤＳＢにより活性状態を維持する。このように、回路を具現する理由は次の通りである。すなわち、ＣＡＳ待ち時間が１．５に短いにもかかわらず、読出し制御信号/ＦＳＥＢ＿ＲＤが第１クロック信号ＣＬＫ＿ＳＭに応答して活性されるように具現されるならば、連結制御信号/ＦＳＥｉはデータバースト中から最初データが読出される時までも活性されない誤作動が生じる場合があるためである。
【００５１】
図３、図４及び図６を参照し、ＣＡＳ待ち時間が２である時の読出し制御部２０１の動作を記述すると、次の通りである。ＣＡＳ待ち時間信号ＣＬ２の論理状態は“ハイ”であり、ＣＡＳ待ち時間信号ＣＬ１．５の論理状態は“ロー”である。それゆえ、第１待ち時間応答部３０１の出力信号は読出し命令信号ＰＣＲに応答しない。
【００５２】
第２待ち時間応答部３０３の出力信号Ｎ３０４は読出し命令信号ＰＣＲの活性に応答して“ハイ”に活性され、第１クロック信号ＣＬＫ＿ＳＭの活性に応答して第１ラッチ部３０７に伝送される。そして読出しストローブ信号ＰＴＲＳＴＤＳＢの活性と続く第１クロック信号ＣＬＫ＿ＳＭの活性に応答し、第１ラッチ部３０７の入力信号Ｎ３０６の論理状態は“ハイ”に維持される。
【００５３】
したがって、読出し制御信号/ＦＳＥＢ＿ＲＤは、ＣＡＳ待ち時間が１．５の場合と同様に、読出し命令の発生に応答して“ロー”に活性され、バースト長さに該当する周期が経過された後に“ハイ”に不活性される。すなわち、読出し制御信号/ＦＳＥＢ＿ＲＤはバースト長さに相当する活性化幅を有する。
【００５４】
図３、図４及び図７を参照し、ＣＡＳ待ち時間が２より大きい値である時の読出し制御部２０１の動作を記述すると、次の通りである。ＣＡＳ待ち時間信号ＣＬ１．５及びＣＬ２の論理状態は“ロー”である。それゆえ第２待ち時間応答部３０３の出力信号Ｎ３０４は読出しストローブ信号ＰＴＲＳＴＤＳＢが“ロー”に活性化された以後に“ハイ”になる。そして第２待ち時間応答部３０３の出力信号Ｎ３０４は第１クロック信号ＣＬＫ＿ＳＭの活性に応答して第１ラッチ部３０７に伝送される。そして第１ラッチ部３０７の入力信号Ｎ３０６は、読出しストローブ信号ＰＴＲＳＴＤＳＢが“ハイ”に不活性すると、“ロー”になる。したがって、読出し制御信号/ＦＳＥＢ＿ＲＤは、ＣＡＳ待ち時間が１．５または２の場合と違って、読出しストローブ信号ＰＴＲＳＴＤＳＢにより活性及び不活性される。
【００５５】
前述したように、本発明の望ましい実施の形態による制御信号発生回路は読出しモードにおいてメモリモジュールからデータが読出されるバースト長さに対応して活性する連結制御信号を生じる。そして連結制御信号により選択されるメモリモジュールのみをデータが出力されるデータのバースト長さの間にデータラインに連結する。
【００５６】
図８は、図２のバーストカウンター２０７を示す回路図である。図８には８個までのデータバーストをカウントできるバーストカウンターが例として記述される。図８に示されたバーストカウンター２０７は１個の予備カウンター８０７及び２個の主カウンター８０３、８０５を備える。
【００５７】
予備カウンター８０７及び主カウンター８０３、８０５は、カウンター制御信号ＰＦＳＥの活性によりリセットされる。すなわち、書込み命令が生じてカウンター制御信号ＰＦＳＥが“ハイ”に活性すると、予備カウンター８０７及び主カウンター８０３、８０５はリセットされる。そして予備カウンター８０７及び主カウンター８０３、８０５の出力信号である第１ないし第３カウント信号ＦＳＥＣＮＴ０〜２は“ロー”にリセットされる。
【００５８】
前述したように、データストローブ信号ＰＤＳはＤＤＲモードにおいて立上り及び立下り遷移時に、外部からデータが入力されることが示される。本明細書ではＤＤＲモードにおけるバーストカウンター２０７の構成及び作用が例として記述される。
【００５９】
本実施の形態において、データストローブ信号ＰＤＳの立上り及び立下り時にデータが入力され、続けてデータストローブ信号ＰＤＳが位相遷移を繰り返せばデータが継続的に入力される。第１カウント信号ＦＳＥＣＮＴ０は入力されるデータストローブ信号の立下り端部ごとに、位相遷移を遂行する。そして第２ないし第３カウント信号ＦＳＥＣＮＴ１〜２は主カウンター８０３、８０５のキャリＣＡＲＲＹＢが“ロー”に活性された状態で、２個のデータが入力される時ごとに、位相遷移を繰り返す。
【００６０】
図８を参照すると、主カウンター８０５のキャリＣＡＲＲＹＢは第１カウント信号ＦＳＥＣＮＴ０が“ハイ”の状態である時、“ロー”に活性する。そして主カウンター８０３のキャリＣＡＲＲＹＢは第１及び第２カウント信号ＦＳＥＣＮＴ０〜１がすべて“ハイ”の状態である時、“ロー”に活性する。図８の予備カウンター８０７及び主カウンター８０３、８０５は続く図９及び図１０を参照して具体的に記述される。
【００６１】
図９は、図８の予備カウンター８０７を示す具体的な回路図である。これを参照すると、予備カウンター８０７は第１ないし第２伝送部９０１、９０５、第１ないし第２ラッチ部９０３、９０７及びＮＯＲゲート９０９を備える。ＮＯＲゲート９０９は、リセット信号ＦＳＥＳＥＴとデータストローブ信号ＰＤＳの反転信号ＰＤＳＢを論理和して反転する。ここでリセット信号ＦＳＥＳＥＴは、カウンター制御信号ＰＦＳＥと連結される。したがって、リセット信号ＦＳＥＳＥＴが“ロー”にディスエーブルされると、予備カウンター８０７はイネーブルされて反転信号ＰＤＳＢの位相遷移に応答する。すなわち、反転信号ＰＤＳＢが“ハイ”から“ロー”に位相遷移すると、第１伝送部９０１が“ターンオン”される。そして反転信号ＰＤＳＢが“ロー”から“ハイ”に位相遷移すると、第２伝送部９０５が“ターンオン”される。
それゆえ反転信号ＰＤＳＢが再び不活性される時ごとに、第１カウント信号ＦＳＥＣＮＴ０は位相遷移を繰り返す。
【００６２】
図１０は、図８の主カウンター８０３、８０５を示す具体的な回路図である。本発明の望ましい実施の形態によると、主カウンター８０３、８０５は相互同一な構成に具現される。したがって本明細書では、説明の便宜上、主カウンター８０３、８０５の出力信号である第２及び第３カウント信号ＦＳＥＣＮＴ１〜２は単純にカウント信号ＦＳＥＣＮＴｉで表示される。
【００６３】
主カウンターは、図９に示された予備カウンター８０７とほぼ同一な構成及び作用を有する。ただし、ＮＯＲゲート１００９は３個の入力端子を有するが、入力端子にはリセット信号ＦＳＥＳＥＴと反転信号ＰＤＳＢ及びキャリＣＡＲＲＹＢが連結される。したがってリセット信号ＦＳＥＳＥＴとキャリＣＡＲＲＹＢとが“ロー”の状態において、予備カウンター８０７はイネーブルされて反転信号ＰＤＳＢの位相遷移に応答する。すなわち、リセット信号ＦＳＥＳＥＴとキャリＣＡＲＲＹＢとがすべて“ロー”の状態において、反転信号ＰＤＳＢが不活性される時ごとに、カウント信号ＦＳＥＣＮＴｉは位相遷移を繰り返す。
【００６４】
図１１は、図２の書込み制御部２０５を示す具体的な回路図である。これを参照すると、書込み制御部２０５はカウント応答部１１０１、ラッチ部１１０３及びカウンター制御信号発生部１１０５を備える。
【００６５】
カウント応答部１１０１は、入力されるデータのデータバーストを指定する。そしてカウント応答部１１０１は、指定された数のデータの入力が完了した際、その出力信号Ｎ１１０２の位相を遷移する。
【００６６】
ラッチ部１１０３は、第１書込み命令信号ＰＷＡが“ハイ”に活性すると、イネーブルされてカウント応答部１１０１の出力信号Ｎ１１０２に応答する。そして第２書込み命令信号ＰＷＲが“ハイ”になれば、ラッチ部１１０３の出力信号Ｎ１１０４は“ハイ”にラッチされる。この際、ラッチ部１１０３の出力信号Ｎ１１０４の反転信号と連結される書込み制御信号/ＦＳＥＢ＿ＷＲは“ロー”に活性する。そして第１書込み命令信号ＰＷＡが“ロー”になっても、ラッチ部１１０３の出力信号Ｎ１１０４は続けて“ハイ”を維持する。
【００６７】
そして続けて第２書込み命令信号ＰＷＲが“ハイ”の状態において、指定された数のデータが入力されてカウント応答部１１０１の出力信号Ｎ１１０２が“ロー”に位相遷移をすれば、ラッチ部１１０３の出力信号Ｎ１１０４は“ロー”になり、書込み制御信号/ＦＳＥＢ＿ＷＲは“ハイ”に不活性する。
【００６８】
カウンター制御信号発生部１１０５は、具体的に第１ないし第２伝送部１１０５ａ、１１０５ｃ及び第１ないし第２ラッチ１１０５ｂ、１１０５ｄを備える。第１伝送部１１０５ａは、反転クロック信号ＣＬＫＢＴの立下り遷移に応答してラッチ部１１０３の出力信号Ｎ１１０４を伝送する。そして第１ラッチ１１０５ｂは、第１伝送部１１０５ａにより伝送された信号をラッチする。第２伝送部１１０５ｃは、反転クロック信号ＣＬＫＢＴの立上り遷移に応答して第１ラッチ１１０５ａの出力信号を伝送する。そして第２ラッチ１１０５ｄは、第２伝送部１１０５ｃにより伝送された信号をラッチし、カウンター制御信号ＰＦＳＥを生じる。ここで、反転クロック信号ＣＬＫＢＴは、外部から入力されるクロック信号ＣＬＫの反転信号である。
【００６９】
図１２は、書込みモードにおける図２及び図８ないし図１１のバーストカウンターと関連する主要信号のタイミング図である。図１２には、ＤＤＲモードにおけるデータバーストが８の場合が代表的に示される。図１２を参照し、書込み制御部２０５、バーストカウンター２０７及びバーストカウンター２０７の予備カウンター８０７及び主カウンター８０３、８０５の動作が記述される。
【００７０】
データバーストが８であるから、バースト信号ＢＬ８は“ハイ”であり、バースト信号ＢＬ２及びＢＬ４は“ロー”である。そしてＤＤＲモードであるから、データストローブ信号ＰＤＳの位相遷移時ごとにデータが入力されることを示す。
【００７１】
まず、第１書込み命令信号ＰＷＡが“ハイ”になれば（ｔ１）、ラッチ部１１０３の出力信号Ｎ１１０４は“ハイ”にラッチされ、書込み制御信号/ＦＳＥＢ＿ＷＲは“ロー”に活性される。そして第２書込み命令信号ＰＷＲが“ハイ”に活性されデータストローブ信号ＰＤＳが４回の活性及び不活性の遂行を完了すれば、すなわち８個のデータの入力が完了すれば、第１及び第２カウント信号ＦＳＥＣＮＴ０〜１が“ロー”になり第３カウント信号ＦＳＥＣＮＴ２は“ハイ”になる。
【００７２】
この際、カウント応答部１１０１の出力信号Ｎ１１０２は“ハイ”から“ロー”に位相遷移して、ラッチ部１１０３の出力信号Ｎ１１０４は“ロー”になる。そして書込み制御信号/ＦＳＥＢ＿ＷＲは“ハイ”に不活性する。そして続けて反転クロック信号の“ハイ”への立上り遷移に応答し、カウンター制御信号ＰＦＳＥが“ロー”に不活性される。そして予備カウンター８０７及び主カウンター８０３、８０５がリセットされて、第１ないし第３カウント信号ＦＳＥＣＮＴ０〜２がすべて“ロー”になる。
【００７３】
そして再び図４を参照すると、書込みモードにおいて連結制御信号/ＦＳＥｉは書込み制御信号/ＦＳＥＢ＿ＷＲに応答して活性及び不活性する。この時読出し制御信号/ＦＳＥＢ＿ＲＤは書込みモードにおいて“ハイ”に不活性状態を維持する。
【００７４】
図１３は、本発明の第１実施の形態によるＤＤＲモードの読出し時、メモリモジュールの外部信号のタイミング図である。これを参照すると、図１３にはＣＡＳ待ち時間が２であり、バースト長さが４の場合の例が開示される。
【００７５】
読出し命令が入力された後(すなわち、信号/ＲＥＡＤが活性された後)に所定のプリアンブル(Ｐｒｅ−Ａｍｂｌｅ)区間(１クロック)が経過すれば、外部データストローブ信号/ＤＳが“ロー”にイネーブルされる。そして連結制御信号/ＦＳＥｉが“ロー”にイネーブルされて、アクティブされたメモリモジュールに連結されたスイッチ部１２１、１２２、１２３(図１参照)を“ターンオン”させる。そしてメモリモジュールから最初データが出力された後、出力されたデータはデータラインバス１３１(図１参照)に伝達される。そしてバースト長さ程のデータ中から最後データが出力され始めた後からポストアンブル(Ｐｏｓｔ−Ａｍｂｌｅ)区間(１/２クロック)が経過すれば、外部データストローブ信号/ＤＳが高インピーダンス(Ｈｉ−Ｉｍｐｅｄａｎｃｅ)状態になる。この際、連結制御信号/ＦＳＥｉも“ロー”から“ハイ”にディスエーブルされてスイッチ部１２１、１２２、１２３を“ターンオフ”させる。
【００７６】
図１４は、本発明の第２実施の形態によるＤＤＲモードの書込み時、メモリモジュールの外部信号のタイミング図である。これを参照すると、図１４には、バースト長さが４の場合の例が開示される。
【００７７】
書込み命令が入力されると(すなわち、信号/ＷＲＩＴＥが活性されれば)、約１/４クロック後に、連結制御信号/ＦＳＥｉが“ロー”にイネーブルされる。そしてアクティブされたメモリモジュールは、データバスライン１３１(図１参照)を通してコントローラ(図示せず)からバースト長さ程のデータを受信する。そして最後データが受信され始めた後からデータホールディングタイム(ｔＤＨ、ｄａｔａ ｈｏｌｄｉｎｇ ｔｉｍｅ)が経過すれば、連結制御信号/ＦＳＥｉは“ロー”から“ハイ”にディスエーブルされてスイッチ部１２１、１２２、１２３を“ターンオフ”させる。
【００７８】
前述したように、本発明の望ましい実施の形態による制御信号発生回路は書込みモードにおいてデータが書込まれるバースト長さに対応して活性する連結制御信号を生じる。そして連結制御信号により選択されるメモリモジュールのみをデータが入力されるデータのバースト長さ間にデータラインに連結する。
【００７９】
図１５は、本発明の第２実施の形態による多数メモリモジュールシステムを概略的に示すブロック図である。図１５の第２実施の形態による多数メモリモジュールシステムの構成及び作用は図１の実施の形態とほぼ同一である。ただし、図１のスイッチ部１２１、１２２、１２３に対応するスイッチ部１５１１ａ、１５１２ａ、１５１３ａがメモリモジュール１５１１、１５１２、１５１３内に内蔵されるという点で差がある。
【００８０】
図１５で示されたように、各メモリモジュール内には多数個の同期式ＤＲＡＭ(ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ)が内蔵される。また各メモリモジュール内には各ＳＤＲＡＭに対応してスイッチ部１５１１ｂ、１５１２ｂ、１５１３ｂが内蔵される。そしてスイッチ部を制御する連結制御信号/ＦＳＥ１１、/ＦＳＥ２１、/ＦＳＥ３１はメモリモジュールを構成するＳＤＲＡＭから生成される。本明細書では、説明の便宜のために、多数個のＳＤＲＡＭ中から一番前に示されたＳＤＲＡＭに対応するスイッチ部１５１１ｂ、１５１２ｂ、１５１３ｂを制御する連結制御信号/ＦＳＥ１１、/ＦＳＥ２１、/ＦＳＥ３１とデータの流れのみを示す。図１５には未図示されたが、残りＳＤＲＡＭに対しても同様に対応するスイッチ部が存在して、またスイッチ部を制御する連結制御信号も対応するＳＤＲＡＭから生じる。
【００８１】
望ましくは、前述したスイッチ部には、対応するＳＤＲＡＭからデータが出力される出力端の数に対応する数のスイッチが内蔵される。そして内蔵されたスイッチを通して出力されるデータがデータラインバス１５３１に伝送される。
【００８２】
そして制御信号発生回路１５１１ａ、１５１２ａ、１５１３ａの具体的な構成と動作は、図２ないし図１４に示された図１の第１実施の形態による制御信号発生回路１１１ａ、１１２ａ、１１３ａの構成及び動作と同一である。それゆえ、本明細書では制御信号発生回路１５１１ａ、１５１２ａ、１５１３ａの構成と動作に対する詳細な記述は省略される。
【００８３】
本発明は、図面に示された１実施の形態を参考に説明されたがこれは例示的なことに過ぎなく、本技術分野の通常の知識を有する者であればこれから多様な変形及び均等な他の実施の形態が可能であるという点を理解することである。
本明細書のスイッチがＳＤＲＡＭの外部に配置される場合のみ例として記述されたが、ＳＤＲＡＭの内部に配置されることもできる。そしてＳＤＲＡＭはＤＲＡＭ、ＳＲＡＭなどの他の集積メモリ回路装置が適用されることもできる。
【００８４】
【発明の効果】
本明細書ではＤＤＲモードにおいて１個の予備カウンターと２個の主カウンターを用いて、８個のデータをカウントするカウンター回路が例として記述された。しかし、主カウンターの数を拡張することによって、カウントされるデータの数が拡張可能という事実は当業者には自明である。
したがって、本発明の真の技術的保護範囲は添付された請求範囲の技術的思想により定まるべきである。
本発明の多数メモリモジュールシステム及びデータ入出力方法によると、選択されるメモリモジュールのみをデータが入出力されるデータのバースト長さ間にデータラインに連結することによって、データピン当たりの負荷を最小化することによってデータの書込み及び読出し速度を改善する。
【図面の簡単な説明】
【図１】  本発明の第１実施の形態による多数メモリモジュールシステムを概略的に示すブロック図である。
【図２】  図１に示される制御信号発生回路１１１ａ、１１２ａ、１１３ａを示すブロック図である。
【図３】  図２の読出し制御部を示す回路図である。
【図４】  図２の制御信号発生部を示す回路図である。
【図５】  ＣＡＳ待ち時間が１．５の読出モードにおいて、図３及び図４に関連する制御信号及び主要端子における信号のタイミング図である。
【図６】  ＣＡＳ待ち時間が２の読出モードにおいて、図３及び図４に関連する制御信号及び主要端子における信号のタイミング図である。
【図７】  ＣＡＳ待ち時間が２．５の読出モードにおいて、図３及び図４に関連する制御信号及び主要端子における信号のタイミング図である。
【図８】  図２のバーストカウンターを示す回路図である。
【図９】  図８の予備カウンターを示す具体的な回路図である。
【図１０】  図８の主カウンターを示す具体的な回路図である。
【図１１】  図２の書込み制御部を示す具体的な回路図である。
【図１２】  図２のバーストカウンターと関連する主要信号のタイミング図である。
【図１３】  本発明の第１実施の形態によるＤＤＲモードの読出し時、メモリモジュールの外部信号のタイミング図である。
【図１４】  本発明の第２実施の形態によるＤＤＲモードの書込み時、メモリモジュールの外部信号のタイミング図である。
【図１５】  本発明の第２実施の形態による多数メモリモジュールシステムを概略的に示すブロック図である。
【符号の説明】
１１１、１１２、１１３：メモリモジュール
１２１、１２２、１２３：スイッチ部
１３１：データラインバス
Ｒ１、Ｒ２、Ｒ３：抵抗
ＶＤＤ：外部電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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