(57)【特許請求の範囲】
【請求項１】
集積回路装置のバーンインストレステストモード回路において、
複数個のダイオードからなるダイオードスタックが設けられており、前記複数個のダイオードは直列接続されており前記複数個のダイオードのうちの第一ダイオードは第一供給電圧へ接続されており、
前記第一供給電圧へ接続されているゲートを具備する第一トランジスタが設けられており、
パワーオンリセット信号によって制御されるゲートを具備する第二トランジスタが設けられており、
第一制御信号によって制御されるゲートと、前記第一トランジスタの第一ソース／ドレイン及び前記第二トランジスタの第一ソース／ドレインへ接続している第一ソース／ドレインと、第二供給電圧へ接続している第二ソース／ドレインとを具備する第三トランジスタが設けられており、
入力端子と出力端子とを具備する第一論理要素が設けられており、前記第一論理要素の前記入力端子、前記ダイオードスタックの前記複数個のダイオードのうちの第二ダイオード、前記第一トランジスタの第二ソース／ドレイン、前記第二トランジスタの第二ソース／ドレインの電気的接続によってノードが画定されており、
前記集積回路装置の第一供給電圧が前記ダイオードスタックのダイオード順方向バイアス電圧降下＋前記第一論理要素の電圧トリップ点に等しい所定電圧レベルを超える場合に、前記集積回路装置がバーンインモードへ入る、
ことを特徴とするバーンインストレステストモード回路。
【請求項２】
請求項１において、更に、
前記第一制御信号によって制御されるゲートと、前記第一供給電圧へ接続される第二ソース／ドレインとを具備する第四トランジスタが設けられている、
ことを特徴とするバーンインストレステストモード回路。
【請求項３】
請求項２において、前記ノードが更に前記第四トランジスタの第二ソース／ドレインを有していることを特徴とするバーンインストレステストモード回路。
【請求項４】
請求項２において、バーンインモードにある間に、制御信号が前記ダイオードスタック、前記第一トランジスタ、前記第二トランジスタ、前記第三トランジスタを介して前記第二電源電圧へ流れる前記集積回路装置のＤＣ電流経路をディスエーブルさせることを特徴とするバーンインストレステストモード回路。
【請求項５】
請求項１において、更に、前記第一論理要素の出力端子へ接続している第一入力端子を具備すると共に前記集積回路装置のピンによって供給される第二制御信号によって制御される第二入力端子を具備している第二論理要素が設けられており、前記第二論理要素が前記集積回路装置がバーンインモードにあるか否かを表わす出力信号を発生することを特徴とするバーンインストレステストモード回路。
【請求項６】
請求項１において、更に、前記ダイオードスタックの複数個のダイオードのうちの一つのダイオードへ並列接続されているヒューズ要素が設けられていることを特徴とするバーンインストレステストモード回路。
【請求項７】
請求項１において、前記第一トランジスタが非常に弱いトランジスタであり且つ第二トランジスタが強いトランジスタであることを特徴とするバーンインストレステストモード回路。
【請求項８】
請求項１において、前記第一論理要素がシュミットトリガであり、
前記第一供給電圧へ接続している第一ソース／ドレインと、前記シュミットトリガの入力端子へ接続しているゲートとを具備する第三トランジスタが設けられており、
前記第三トランジスタの第二ソース／ドレインへ接続している第一ソース／ドレインと、前記シュミットトリガの入力端子へ接続しているゲートとを具備する第四トランジスタが設けられており、
前記第四トランジスタの第二ソース／ドレインへ接続している第一ソース／ドレインと、前記シュミットトリガの入力端子へ接続しているゲートとを具備する第五トランジスタが設けられており、
前記第五トランジスタの第二ソース／ドレインへ接続している第一ソース／ドレインと、前記第二供給電圧へ接続している第二ソース／ドレインと、前記シュミットトリガの入力端子へ接続しているゲートとを具備する第六トランジスタが設けられており、
前記第五トランジスタの第一ソース／ドレイン及び前記第四トランジスタの第二ソース／ドレインへ接続しているゲートと、前記第一供給電圧へ接続している第一ソース／ドレインと、前記第六トランジスタの第一ソース／ドレイン及び前記第五トランジスタの第二ソース／ドレインへ接続している第二ソース／ドレインとを具備する第七トランジスタが設けられており、
前記第七トランジスタのゲートと前記シュミットトリガの出力端子へ接続しているゲートと、前記第三トランジスタの第二ソース／ドレイン及び前記第四トランジスタの第一ソース／ドレインへ接続している第一ソース／ドレインと、前記第二供給電圧へ接続している第二ソース／ドレインとを具備する第八トランジスタが設けられている、
ことを特徴とするバーンインストレステストモード回路。
【請求項９】
請求項１において、更に、前記集積回路装置がバーンインモードにある場合を決定するためにモニタされる手段を有していることを特徴とするバーンインストレステストモード回路。
【請求項１０】
請求項９において、前記集積回路装置がバーンインモードにある場合を決定するためにモニタされる手段が、モニタされる前記集積回路装置のフラッグであることを特徴とするバーンインストレステストモード回路。
【請求項１１】
請求項１０において、前記フラッグが前記集積回路装置のテストパッドであることを特徴とするバーンインストレステストモード回路。
【請求項１２】
請求項９において、前記集積回路装置がバーンインモードにある場合を決定するためにモニタされる手段が前記集積回路装置のピンであることを特徴とするバーンインストレステストモード回路。
【請求項１３】
請求項１において、前記集積回路装置の温度が所定温度レベルを超える場合に、前記集積回路装置がバーンインモードへ入ることを特徴とするバーンインストレステストモード回路。
【請求項１４】
請求項１３において、前記供給電圧が前記所定電圧レベルを超えるか又は前記集積回路装置の温度が前記所定温度レベルを超える場合であっても前記集積回路装置のピンの論理状態によってバーンインモードへ入ることが禁止され、前記供給電圧が前記所定電圧レベルを超えるか又は前記集積回路装置の温度が前記所定温度レベルを超える場合であっても前記ピンの論理状態に基づいて入った後に前記バーンインモードから出ることを特徴とするバーンインストレステストモード回路。
【請求項１５】
請求項１において、前記ダイオードスタックが複数個のＰＮ接合ダイオードを有していることを特徴とするバーンインストレステストモード回路。
【請求項１６】
請求項１において、前記ダイオードスタックが複数個のＭＯＳＦＥＴダイオードを有していることを特徴とするバーンインストレステストモード回路。
【請求項１７】
請求項１において、前記供給電圧が前記所定電圧レベルを超える場合であっても前記集積回路装置のピンの論理状態によってバーンインモードへ入ることが禁止され、前記供給電圧が前記所定電圧レベルを超える場合であっても前記ピンの論理状態に基づいて入った後に前記バーンインモードから出ることを特徴とするバーンインストレステストモード回路。
【請求項１８】
請求項１において、バーンインモードにある間に、制御信号が前記集積回路装置のＤＣ電流経路をディスエーブルさせることを特徴とするバーンインストレステストモード回路。
【請求項１９】
請求項１８において、前記ＤＣ電流経路が前記ダイオードスタック、前記第一トランジスタ、前記第二トランジスタを介して第二供給電圧へ通ずることを特徴とするバーンインストレステストモード回路。
【請求項２０】
集積回路装置のバーインストレステストモード回路において、
各々が第一供給電圧へ接続しているコレクタと、ベースと、エミッタとを具備している複数個のバイポーラトランジスタが設けられており、第一バイポーラトランジスタのエミッタは第二バイポーラトランジスタのベースへ接続しており且つ前記第一バイポーラトランジスタのベースは前記第一供給電圧へ接続しており、
各々が第一ソース／ドレインと、第二ソース／ドレインと、ゲートとを具備する複数個のＥＴＤトランジスタが設けられており、各ＥＴＤトランジスタのゲートは信号によって制御され且つ第一ＥＴＤトランジスタの第一ソース／ドレインは前記第一バイポーラトランジスタのエミッタへ接続しており且つ第二ＥＴＤトランジスタの第一ソース／ドレインは前記第二バイポーラトランジスタのエミッタへ接続しており、
入力端子と出力端子とを具備する第一論理要素が設けられており、前記第一論理要素の入力端子、前記第二ＥＴＤトランジスタの第二ソース／ドレイン、前記第二バイポーラトランジスタのエミッタ、前記第二ＥＴＤトランジスタの第一ソース／ドレインの電気的接続によってノードが画定されており、
前記第一ＥＴＤトランジスタは、前記第一バイポーラトランジスタのエミッタが前記第一バイポーラトランジスタのＶｂ（ベース電圧）よりもＶｂｅ（ベース対エミッタ電圧）電圧低いことを確保すべく動作し、且つ前記第二ＥＴＤトランジスタは、前記第二バイポーラトランジスタのエミッタが前記第二バイポーラトランジスタのＶｂ（ベース電圧）よりＶｂｅ（ベース対エミッタ電圧）電圧低いことを確保すべく動作する、
ことを特徴とするバーインストレステストモード回路。
【請求項２１】
請求項２０において、更に、前記第一論理要素の出力端子へ接続している第一入力端子を具備すると共に前記集積回路装置のピンによって供給される第二制御信号によって制御される第二入力端子を具備する第二論理要素が設けられており、前記第二論理要素は前記集積回路装置がテストモードにあるか否かを表わす出力信号を発生することを特徴とするバーインストレステストモード回路。
【請求項２２】
請求項２０において、前記第一論理要素がシュミットトリガであり、
前記第一供給電圧へ接続している第一ソース／ドレインと、前記シュミットトリガの入力端子へ接続しているゲートとを具備する第一トランジスタが設けられており、
前記第一トランジスタの第二ソース／ドレインへ接続している第一ソース／ドレインと、前記シュミットトリガの入力端子へ接続しているゲートとを具備する第二トランジスタが設けられており、
前記第二トランジスタの第二ソース／ドレインへ接続している第一ソース／ドレインと、前記シュミットトリガの入力端子へ接続しているゲートとを具備する第三トランジスタが設けられており、
前記第三トランジスタの第二ソース／ドレインへ接続している第一ソース／ドレインと、前記第二供給電圧へ接続している第二ソース／ドレインと、前記シュミットトリガの入力端子へ接続しているゲートとを具備する第四トランジスタが設けられており、
前記第二トランジスタの第二ソース／ドレイン及び前記第三トランジスタの第一ソース／ドレインへ接続しているゲートと、前記第一供給電圧へ接続している第一ソース／ドレインと、前記第三トランジスタの第二ソース／ドレイン及び前記第四トランジスタの第一ソース／ドレインへ接続している第二ソース／ドレインとを具備している第五トランジスタが設けられており、
前記第五トランジスタのゲート、前記シュミットトリガの出力端子へ接続しているゲートと、前記第一トランジスタの第二ソース／ドレイン及び前記第二トランジスタの第一ソース／ドレインへ接続している第一ソース／ドレインと、前記第二供給電圧へ接続している第二ソース／ドレインとを具備している第六トランジスタが設けられている、
ことを特徴とするバーインストレステストモード回路。
【請求項２３】
請求項２０において、更に、前記集積回路装置がテストモードにあるか否かを決定するためにモニタされる手段が設けられていることを特徴とするバーインストレステストモード回路。
【請求項２４】
請求項２３において、前記集積回路装置がテストモードにあるか否かを決定するためにモニタされる手段がモニタされる前記集積回路装置のフラッグであることを特徴とするバーインストレステストモード回路。
【請求項２５】
請求項２４において、前記フラッグが前記集積回路装置のテストパッドであることを特徴とするバーインストレステストモード回路。
【請求項２６】
請求項２３において、前記集積回路装置がテストモードにある場合を決定するためにモニタされる手段が前記集積回路装置のピンであることを特徴とするバーインストレステストモード回路。
【請求項２７】
請求項２０において、前記信号がＥＴＤパルスであることを特徴とするバーインストレステストモード回路。
【請求項２８】
請求項２０において、更に、
第一ソース／ドレインと、第二ソース／ドレインと、ゲートとを具備する第一トランジスタが設けられており、前記第一ソース／ドレインは前記第一ＥＴＤトランジスタの第二ソース／ドレイン及び前記第二ＥＴＤトランジスタの第二ソース／ドレインへ接続しており、前記第二ソース／ドレインは第二供給電圧へ接続しており、且つ前記ゲートは制御信号によって制御され、
第一ソース／ドレインと、第二ソース／ドレインと、ゲートとを具備する第二トランジスタが設けられており、前記第一ソース／ドレインは前記第一供給電圧へ接続しており且つ前記ゲートは前記制御信号によって制御される、
ことを特徴とするバーインストレステストモード回路。
【請求項２９】
請求項２０において、前記複数個のバイポーラトランジスタのうちの各バイポーラトランジスタが前記コレクタと前記第一供給電圧との間に直列接続されているＰチャンネルトランジスタを有していることを特徴とするバーインストレステストモード回路。
【請求項３０】
請求項２０において、バーンインモードにある間に、制御信号が前記集積回路装置のＤＣ電流経路をディスエーブルさせることを特徴とするバーインストレステストモード回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大略、集積回路（ＩＣ）メモリ装置に関するものであって、更に詳細には、同期型ＩＣメモリ装置のバーンインストレステスト方法及び装置に関するものである。
【０００２】
【従来の技術】
低パワー集積回路（ＩＣ）メモリ装置は、該装置がパワー即ち電力を節約することを可能とするタイムアウト特徴を有している。例えば、スタチックランダムアクセスメモリ（ＳＲＡＭ）装置のタイムアウト特徴は、与えられた時間期間の後にメモリセルの全てのワード線をターンオフさせることによってパワーを節約する。１メガＳＲＡＭ装置の場合には、このタイムアウト特徴は、約４０ｎｓ乃至５０ｎｓの後に、メモリセルのワード線をターンオフさせる。
【０００３】
このタイムアウト特徴は電力を節約し従って該装置を低パワー装置とさせるものであるが、このタイムアウト特徴を有する装置は、バーンインオーブンにおいてストレステストを行うことが困難である。なぜならば、装置のメモリセルにストレスをかけるためにはワード線がオンでなければならないからである。該装置は、数マイクロ秒より早い速度でサイクル動作を行うものではない。従って、本例においては４０ｎｓ乃至５０ｎｓ以外の全てである、与えられたメモリサイクルの大部分の時間に対して、ワード線はオフであり且つメモリセルは全くストレスがかけられることはない。該装置のメモリセルをストレステストすることの可能なこの小さな機会の窓を補償するために、該装置はバーンインオーブンにある間に多数のサイクルを介して動作されねばならない。バーンインオーブン内に存在することが必要とされる時間を増加させることは、装置のストレステストを行うコストを増加させる。
【０００４】
従って、バーンインオーブンにおける該装置のストレステストを迅速に且つ経済的な態様で実施することが可能であるように、該装置のストレステストモード期間中にＩＣメモリ装置のタイムアウト特徴をディスエーブルさせることが可能であることが当該技術分野において必要とされている。ＩＣメモリ装置のタイムアウト特徴をディスエーブルさせることが可能な解決手段がＩＣメモリ装置の既存のピンアウトと互換性を有するものであることが望ましい。
【０００５】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、ＩＣメモリ装置のバーンインオーブン内におけるストレステストを迅速に且つ経済的な態様で実行することを可能とするために該装置のストレステストモード期間中に該装置のタイムアウト特徴をディスエーブルさせることを可能とする技術を提供することを目的とする。本発明の別の目的とするところは、最大のバーンイン効率のためにメモリサイクルの期間に対しＩＣメモリ装置のワード線をオン状態とさせたままとすることにより該装置のストレステストモード期間中に該装置のタイムアウト特徴をディスエーブルさせることである。本発明の更に別の目的とするところは、ＩＣメモリ装置の既存のピンアウトを使用して該装置のストレステストモード期間中に該装置のタイムアウト特徴をディスエーブルすることの可能な技術を提供することである。
【０００６】
【課題を解決するための手段】
本発明によれば、集積回路装置及び方法がバーンインオーブンにおける集積回路装置のストレステストを簡単化させるバーンインストレステストモードを提供している。本集積回路装置及び方法は、バーンインオーブンにおけるＩＣメモリ装置のストレステストを簡単化させるために該装置のストレステストモード期間中に該装置のタイムアウト特徴をディスエーブルさせることが可能である。そのために、本集積回路装置はバーンインストレステストモード回路を有している。本集積回路装置は、集積回路装置へ供給される供給電圧が所定電圧レベルを超えるか及び／又は該集積回路装置の温度が所定温度レベルを超える場合にバーンインストレステストモードへ入る。供給電圧及び／温度はモニタされており、且つ供給電圧及び／又は温度が所定レベルを超える場合には、集積回路装置のバーンインモードへ入り、そのことが集積回路装置のタイムアウト特徴をディスエーブルさせる。集積回路装置がバーンインモードにある場合を決定するために、集積回路装置の装置ピン又は装置フラッグをモニタすることが可能である。
【０００７】
【発明の実施の形態】
本発明はバーンインオーブン中におけるＩＣメモリ装置のストレステストを迅速に且つ経済的な態様で行うことを簡単化させるために該装置のストレステストモード期間中に該装置のタイムアウト特徴をディスエーブルさせることの可能なバーンインストレスモード回路及び方法を提供している。ＩＣメモリ装置のタイムアウト特徴は、最大のバーンイン効率とするためにメモリサイクルの期間に対し該装置のワード線をオンのままとさせることによりバーンインストレステストモード期間中にディスエーブル即ち動作不能状態とされる。
【０００８】
本発明の主要な懸念事項は、装置のパッケージレベルにおいてバーンインストレステストモードへ入るための能力である。多くのＩＣメモリ装置においては、バーンインストレステストモードをイネーブル即ち動作可能状態とさせるか又はエンタ即ち該モードに入るための専用とすることのために使用可能なピンは存在していない。例えば、非同期メモリ装置に関しては、装置動作のためには何れかのピンシーケンス又はピンシーケンスの組合わせが必要とされる場合があり、従って、バーンインストレステストモードへ入るために装置ピンを使用することは実現可能な解決方法ではない。バーンインストレステストモードへ入るために使用可能な装置ピンが欠乏していることに加えて、装置ピン上において例えばＣＭＯＳ（相補的金属酸化物シリコン）装置に対し１５Ｖのような著しく高い電圧を使用することも、バーンインオーブンが著しく高い電圧レベルを使用することを受付けない事実に鑑み、使用可能な解決方法ではない。
【０００９】
集積回路メモリ装置の通常動作モード及びバーンイン動作モードに対する動作条件は電圧レベル及び温度範囲の点で異なっている。集積回路装置の温度は該装置の操作電圧における変化をトラッキング即ち追従する。１メガＳＲＡＭメモリ装置の場合について考える。１メガＳＲＡＭメモリ装置は約８５℃の最大温度において約２．７Ｖ乃至３．６Ｖの通常動作範囲を有している。集積回路メモリ装置のバーンインは、弱いビット欠陥及び時期早尚の寿命欠陥を加速させるために僅かにより高い電圧及び温度条件において行われる。従って、バーンイン動作モード期間中の１メガＳＲＡＭ装置のバーンインは６Ｖ及び１２５℃において行うことが可能である。
【００１０】
通常動作とバーンイン動作との間の電圧動作条件における差は、バーンイン動作と一貫性のある増加させた電圧条件期間中においてのみバーンインストレステストモードへエントリ即ち入るために本発明によって使用される。バーンインストレステストモードへのエントリは、バーンイン動作の特性である増加された電圧及び／又は温度条件を検知した場合にメモリ装置内部において行われる。従って、バーンインストレステストモードへエントリ即ち入るためには装置ピンを介しての外部的な制御は必要とはされない。
【００１１】
図１を参照すると、バーンインストレステストモード回路１０は、該装置への供給電圧Ｖｃｃが所定電圧レベルを超える場合を検知し且つ該所定電圧レベルを超える場合にストレステストモードへのエントリを受付ける。回路１０はｎ個のダイオード２０ａ，．．．，２０ｎと、ヒューズ２１ａ，２１ｂと、ＮチャンネルＭＯＳトランジスタ２２，２４，２６，２８，３６，３８，４０，５０とＰチャンネルＭＯＳトランジスタ３０，３２，３４，４２と、インバータ４４と、論理要素ＮＡＮＤゲート４６と、バーンインフラッグ５４とを有している。トランジスタ３２，３４，３６，３８，４０，４２はシュミットトリガ３１を形成している。パワーオンリセット（ＰＯＲ）信号１２、ＥＴＤ（エッジ遷移検知）信号１４、無接続ピン（不図示）に関連する無接続信号（ＮＣ）１６、及びＣＯＮＴＲＯＬ＿（反転制御）信号１８が回路１０へ供給される。回路１０はＢＵＲＮ−ＩＮ  ＭＯＤＥ＿（反転バーンインモード）信号５８を発生する。尚、本明細書において、英文字の記号の後にアンダーラインを付したものは、その英文字記号の信号を反転した信号であることを表わしている。バーンインフラッグ５４は、該ＩＣ装置がバーンインモードにある場合を表わし、一方、弱いトランジスタ５０が入力又は出力装置ピン４８へ接続されており、それを介して、該装置がバーンインテストモードにあるか否かを決定するためにモニタすることが可能である。
【００１２】
ノードｎ１は、プログラム可能ダイオードスタック２０ａ，．．．，２０ｎの出力端、トランジスタ２２，２４，３０のソース／ドレイン、シュミットトリガ３１のトランジスタ３２，３４，３６，３８のゲートの電気的接続によって図１に示されているように形成されている。注意すべきことであるが、ダイオードスタック２０ａ，．．．，２０ｎは多数のダイオードを有するものとして示してあるが、ダイオードスタックは単に１個のダイオードか又は任意の数のダイオードから構成することが可能である。トランジスタ２２は非常に弱いトランジスタであり、従って、ノードｎ１はその上に非常に弱い静的負荷を有するものとして特性付けられる。トランジスタ２４は強いトランジスタであり、そのゲートはＰＯＲ信号１２によって制御される。トランジスタ２６は弱いトランジスタであり、そのゲートはＥＴＤ信号１４によって制御される。
【００１３】
上述した如く、シュミットトリガ３１のトランジスタ３２，３４，３６，３８のゲートはノードｎ１を形成することに貢献している。トランジスタ３２，３４，３６，３８は、図１に示した如く直列接続されており、トランジスタ３２の第一ソース／ドレインは供給電圧Ｖｃｃへ接続しており且つトランジスタ３８の第二ソース／ドレインは供給電圧Ｖｓｓへ接続している。トランジスタ４０は供給電圧Ｖｃｃへ接続している第一ソース／ドレインを有すると共に、トランジスタ３６の第二ソース／ドレインとトランジスタ３８の第一ソース／ドレインとによって形成されている共通ノードへ接続している第二ソース／ドレインを有している。トランジスタ４０のゲートはトランジスタ３４の第二ソース／ドレイン、トランジスタ３６の第一ソース／ドレイン、トランジスタ４２のゲート、インバータ４４の入力端子へ接続してノードｎ２を形成している。トランジスタ４２の第一ソース／ドレインはトランジスタ３２の第二ソース／ドレイン及びトランジスタ３４の第二ソース／ドレインへ接続しており、トランジスタ４２の第二ソース／ドレインは供給電圧Ｖｓｓへ接続している。ノードｎ３は、インバータ４４の出力端子及び論理要素ＮＡＮＤゲート４６の第一入力端子によって形成されている。ＮＡＮＤゲート４６の第二入力端子はＮＣ信号１６によって駆動される。ＮＡＮＤゲート４６は反転バーンインモード信号５８を発生する。
【００１４】
ダイオードスタック２０ａ，．．．，２０ｎは、図示した如く、ダイオードスタック２０ａ，．．．，２０ｎのダイオード２０と並列接続させることの可能なヒューズ２１の存在によってプログラム可能なものとされている。ヒューズ２１を飛ばすと、ヒューズ２１が並列接続されているダイオード２０をダイオードスタック２０ａ，．．．，２０ｎ内に包含させることとなる。なぜならば、ダイオード２０はヒューズ２１が飛ばされるともはや短絡状態にはないからである。従って、図１に示した例においては、ヒューズ２１ａを飛ばすがヒューズ２１ｂを飛ばさない場合には、ダイオード２０ａがダイオードスタック２０ａ，．．．，２０ｎ内に包含されることとなるがダイオード２０ｂはダイオードスタック２０ａ，．．．，２０ｎから排除されることとなる。注意すべきことであるが、ヒューズ２１はダイオードスタック２０ａ，．．．，２０ｎのダイオード２０と並列接続させるか又はさせない場合があり、図１に示したように、ダイオード２０ａ及び２０ｂはそれらとそれぞれ並列接続されてヒューズ２１ａ及び２１ｂを有しており、一方ダイオード２０ｎ−１及び２０ｎはそれらと並列接続してヒューズを有するものではない。従って、ダイオードスタック２０ａ，．．．，２０ｎのダイオード２０のうちの幾つをヒューズ２１と並列接続させるべきかの決定はダイオードスタック２０ａ，．．．，２０ｎに対して所望されるプログラム可能性のレベルの関数である。
【００１５】
本装置をパワーアップすると、ＰＯＲ信号１２が高状態のパルスを与え、それはノードｎ１を初期的に低状態へ強制させる。プログラム可能なダイオードスタック２０ａ，．．．，２０ｎが図示した如くノードｎ１とＶｃｃとの間に接続されている。ダイオードスタック２０ａ，．．．，２０ｎのうちの一つのダイオードは、図２に示したタイプのＮ基板ＮＰＮ装置を仮定する場合に、Ｐウエル内のＮ＋接合である。これらのＰＮダイオード２０は、トランジスタによって与えることが可能であるものよりも処理変動に対して著しく大きな安定性を与えるものである。ダイオードスタック２０ａ，．．．，２０ｎのダイオードは他の回路から離してレイアウトされるべきであり、良好にストラップさせ且つ装置ラッチアップを防止するためにガードリング／ダミーコレクタ構造を使用すべきである。ＭＯＳＦＥＴ接続型ダイオードを図示したＰＮダイオードの代わりに使用することが可能である。しかしながら、ＭＯＳＦＥＴ接続型ダイオードはＰＮダイオードほど望ましいものでない場合がある。なぜならば、それらは、処理及び温度変動に対してより厳格に制御されるＰＮ接合ダイオードと比較して処理及び温度に関してより多く変動するからである。
【００１６】
供給電圧Ｖｃｃが上昇する場合に、Ｖｃｃがダイオード順方向バイアス電圧降下を超えるとノードｎ１が上昇を開始する。約１２５℃のバーンイン温度において、各ダイオードのダイオード順方向電圧降下は約０．３Ｖである。ダイオードスタック２０ａ，．．．，２０ｎが１３個のダイオードスタック２０ａ，．．．，２０ｎを直列接続しているものと仮定すると、ノードｎ１は３．９Ｖにおいて上昇を開始する。注意すべきことであるが、ダイオードスタック２０ａ，．．．，２０ｎにおけるダイオードの数を慎重に選択することによって、３．６Ｖ以下の通常動作範囲においてＤＣ（直流）消費することはない。
【００１７】
本装置がバーンインストレステストモードへエントリ即ち入ることをトリガするために、供給電圧Ｖｃｃはダイオードスタック２０ａ，．．．，２０ｎのダイオード順方向バイアス電圧降下＋シュミットトリガ３１のトリップ点として定義される所定電圧レベルを超えねばならない。従って、ダイオードスタック２０ａ，．．．，２０ｎのダイオード順方向バイアス電圧降下が約３．９Ｖであり且つシュミットトリガ３１のトリップ点が約１．６Ｖであると仮定すると、バーンインストレステストモードへのエントリをトリガするためにはＶｃｃは５．５Ｖより大きなものでなければならない。５．５Ｖにおいて、ノードｎ２は低状態へ移行し且つノードｎ３は高状態へ移行する。
【００１８】
ノードｎ１とｎ２との間に位置されているシュミットトリガ３１は、供給電圧Ｖｃｃがゆっくりとランプアップ即ち所定の勾配で上昇する場合に、ヒステリシス及びノイズ免疫性を与える。各ダイオード２０と関連するダイオード順方向バイアス電圧降下は、低温度においては約−２．１ｎＶ／℃の割合で増加する。従って、約２５℃の低温においては、ダイオード順方向バイアス電圧降下は約０．５Ｖであり、これは上述した１２５℃における０．３Ｖ降下と比較される。従って、シュミットトリガ３１は通常動作モードの下で誤ってバーンインストレステストモードへ入ることがないことを確保している。なぜならば、上述した例を使用すると、ノードｎ１が上昇を開始する前に、Ｖｃｃは１３×０．５Ｖ即ち６．５Ｖでなければならないからである。
【００１９】
反転制御信号１８がプルダウントランジスタ２８及びプルアップトランジスタ３０のゲートを制御する。反転制御信号１８はチップイネーブル信号又は該メモリ装置のその他の適宜の制御信号の関数とすることが可能である。従って、反転制御信号１８は低真信号であって、それは、ストレステストモードにある場合又は該メモリ装置が脱選択状態にある場合に低へ移行する。バーンインストレステストモード期間中、反転制御信号１８は低へ移行してダイオードスタック２０ａ，．．．，２０ｎを介して、トランジスタ２２，２４を介して、トランジスタ２８を介して接地へ通ずるＤＣ（直流）電流経路をディスエーブル即ち動作不能状態とさせ、それは、本装置が６Ｖ以上の増加された電圧にストレスされる場合に存在している。ＮＣ信号１６はオプションの信号であって、それは所望によりバーンインストレステストモードへのエントリを外部的に禁止するために使用することが可能である。ＮＣ信号１６を供給する無接続（Ｎｏ  Ｃｏｎｎｅｃｔ）ピンは、装置のデータシートのピンアウトにおいて無接続として特定されている任意の装置ピンか又は励起されることが必要でない任意の装置ピンとすることが可能である。例えば、装置の出力イネーブル（ＯＥ）ピンは、無接続ピンの代わりに容易に使用することが可能である。無接続ピンは該装置のタイムアウト特徴を認識し、その際にＮＡＮＤゲート４６の出力、即ち反転バーンインモード信号５８をしてシュミットトリガ３１の出力を無視させる。ノードｎ３における信号及びＮＣ信号１６はＮＡＮＤ論理ゲート４６への入力信号である。ＮＣ信号１６が低状態であると、反転バーンインモード信号５８が高状態へ強制され、その際に該装置のタイムアウト回路が動作することを許容し、従って該装置の動作寿命の検査を行うことが可能である。動作寿命検査は、通常動作モードにおいて該装置がどれほど長い間持つかを推測することが可能であることを予測する。
【００２０】
反転バーンインモード信号５８は、該装置が成功裡にバーンインストレステストモードへエンタ即ち入った場合を表わす。反転バーンインモード信号５８のステータスはバーンインフラッグ５４を介してか又は装置ピン４８を介しての何れかによりモニタすることが可能である。バーンインフラッグ５４は、該装置がバーンインストレステストモードへエンタした場合を表わすのに有用である。なぜならば、それは何時該装置がタイムアウトしたか否かは容易には明らかではないからである。バーンインフラッグ５４は該装置のテストを行うことを受付けるウエハレベルにおけるテストパッドとすることが可能である。装置ピン４８は該装置の入力ピン又は出力ピンとすることが可能である。装置パッケージレベルにおいては、弱いリークトランジスタ５０が装置ピン４８へ接続しており、トランジスタ５０は、弱いリークトランジスタとして、約１０乃至１００μＡのピンリークを発生させる。無接続ピン１６はＩＣメモリ装置のパッケージピンであり、それも同様にモニタすることが可能である。
【００２１】
図１のバーンインストレステストモード回路１０はエッジ遷移検知（ＥＴＤ）能力も有している。ＥＴＤ（エッジ遷移検知）パルス１４は高状態へ移行するパルスであって、それは図１に示したように弱いＮチャンネルＥＴＤトランジスタ２６のゲートを制御する。ＥＴＤパルス１４はパルス毎にノードｎ１を初期化し且つＩＣメモリ装置のアドレスピン又は制御ピンの状態変化によってトリガされる。ＥＴＤパルス１４は集積回路装置をリセットさせ、従って該装置が誤ってテストモードへ入ることを防止する。
【００２２】
図１のＥＴＤ能力は、上述したバーンインテストモードの他に、テストモードエントリの異なる形態と関連して使用することが可能である。例えば、図１のＥＴＤ側面は、ＩＣメモリ装置のピンへ増加された（超電圧）が印加されることを必要とするテストモードエントリのために使用することが可能である。ＥＴＤパルス１４は、そのゲートを制御することによって弱いＥＴＤトランジスタ２６を制御する。ダイオードスタック２０ａ，．．．，２０ｎは、ダイオードスタック２０ａ，．．．，２０ｎのダイオードが導通状態にある場合に、ＥＴＤトランジスタ２６に打ち勝つことが可能であるが、ダイオードスタック２０ａ，．．．，２０ｎのダイオードが導通状態にない場合には、弱いＥＴＤトランジスタ２６はノードｎ１を迅速に放電させることが可能である。従って、ＩＣメモリ装置の各サイクル毎に、ノードｎ１は再初期化されて、テストモードへ誤ってエントリすることをトリガすることの可能なＶｃｃノイズスパイクに対して保護を与える。一例として、ＥＴＤパルス１４によって制御される弱いＥＴＤトランジスタ２６の恩恵がない場合の電圧スパイクの影響について検討する。供給電圧Ｖｃｃが一次的に５．５Ｖとなるスパイクを有するものとすると、ノードｎ１がそれに対応してプルアップされ、次いで非常に弱いトランジスタ２２によって非常にゆっくりと放電される。図１の回路に対してＥＴＤトランジスタ２６を付加すると、Ｖｃｃの電圧スパイク条件に応答してノードｎ１を非常に迅速にプルダウンし、従って、誤ってテストモードへのエントリをトリガすることを回避する。ＥＴＤトランジスタ２６は、テストピンに関する複雑な増加させた電圧の複数回のクロック動作、及び超電圧テストモードへエンタするために必要とされる多数のレジスタ、及び超電圧テストモードから出るために必要とされるような種々のシーケンスを補償している。
【００２３】
ＥＴＤトランジスタ２６に打ち勝つことが可能である代わりに、ダイオードスタックのダイオードは、ＥＴＤトランジスタ２６に打ち勝つことができないように寸法設定することが可能である。ＥＴＤトランジスタ２６は弱いトランジスタではなく、従って、本メモリ装置がテストモードへ誤ってトリガ即ちエントリすることを防止するために、テストモードの期間中に対し、各サイクル毎に、本メモリ装置はテストモードから少なくとも一次的に外される。このことは、本メモリ装置がテストモードにあることが仮定されるか否かに拘らずに発生する。ＥＴＤパルスの後に、本メモリ装置は、それがテストモードにあることが意図されている場合であって且つ本メモリ装置のタイムアウト特徴が開始していない場合には、テストモードへエンタする。
【００２４】
図３を参照すると、本発明に基づくストレステストモード回路の別の実施例が示されている。図３のＥＴＤ能力はノードｎ１を再初期化させて誤ってテストモードへのエントリをトリガする可能性のあるＶｃｃノイズスパイクに対する保護を図っている。図３のＥＴＤ能力は図１及び２に関連して説明した方法に加えて、テストモードエントリの任意の数の異なる方法と共に使用することが可能である。例えば、テストモードへエンタするために装置ピン上において増加された即ち「超電圧」を必要とするメモリ装置は図３の回路を使用することが可能である。
【００２５】
図３のテストモード回路６０は多数のバイポーラトランジスタ６２ａ，．．．，６２ｎと、ＥＴＤトランジスタ６４ａ，．．．，６４ｎと、トランジスタ６８と、トランジスタ７０と、図１に示してあり且つ上述したシュミットトリガ３１と、インバータ４４，５２と、図１の場合と異なり二つの入力信号の代わりに三つの入力信号を有するＮＡＮＤ論理ゲート４６と、トランジスタ５０と、出力装置ピン４８と、テストフラッグ７２とを有している。回路６０はＥＴＤパルス１４、ＣＯＮＴＲＯＬ＿（反転制御）信号１８、無接続（ＮＣ）信号１６が供給され、且つＴＥＳＴ  ＭＯＤＥ＿（反転テストモード）信号７４を発生する。テストフラッグ７２は、ＩＣ装置がテストモードにある場合を表わし、一方、弱いトランジスタ５０は入力又は出力装置ピン４８へ接続しており、それを介して、本装置はそれがテストモードにあるか否かを決定するためにモニタすることが可能である。
【００２６】
ＥＴＤトランジスタ６４ａ，．．．，６４ｎは静的負荷で置換させることが可能であり、その場合には、ＥＴＤパルス１４を供給電圧Ｖｃｃへ結合させることが可能である。一方、各ＥＴＤトランジスタ６４ａ，．．．，６４ｎと並列にトランジスタを配置させることが可能であり、その場合には、この様な各トランジスタはＥＴＤトランジスタ６４と並列に配置され、そのゲートは供給電圧Ｖｃｃによって制御される。
【００２７】
図３において、図１のダイオードスタック２０ａ，．．．，２０ｎのダイオードは寄生バイポーラトランジスタ６２ａ，．．．，６２ｎで置換されている。ＥＴＤトランジスタ６４ａ，．．．，６４ｎはＥＴＤパルス１４によって制御される弱いトランジスタであり且つ各バイポーラトランジスタ６２のエミッタがそのベース電圧ＶｂよりもＶｂｅ（ベース対エミッタ電圧）低いものであることを確保すべく動作する。従って、ＥＴＤトランジスタ６４ａ，．．．，６４ｎは、バイポーラトランジスタ６２ａ，．．．，６２ｎがコレクタとエミッタとの間でリーク性であり且つ該エミッタを供給電圧Ｖｃｃ近くへプルアップさせるべく動作する場合に対処している。ＥＴＤトランジスタ６４ａ，．．．，６４ｎがない場合には、バイポーラトランジスタ６２のエミッタからの唯一の電流の排出は次のバイポーラトランジスタの非常に小さなベース電流である。ＥＴＤトランジスタ６４ａ，．．．，６４ｎは、Ｖｃｃノイズ問題にも対処している。
【００２８】
供給電圧Ｖｃｃへ接続しているゲートを有する弱いトランジスタは、ＥＴＤトランジスタ６４ａ，．．．，６４ｎと並列に配置させることが可能であるが、この様な構成は電流経路を与え、従って、これら弱いトランジスタの負荷によって導入されるスタンバイ電流を与える。図３におけるチップイネーブル信号の関数である反転制御信号１８を包含させることにより、メモリ装置が脱選択状態にある場合（チップイネーブル信号が低）このタイプのＤＣ経路を除去するという点において顕著な利点を与える。
【００２９】
反転制御信号１８はプルダウントランジスタ６８及びプルアップトランジスタ７０のゲートを制御する。テストモード期間中、反転制御信号１８は低へ移行してバイポーラトランジスタ６２ａ，．．．，６２ｎ、ＥＴＤトランジスタ６４ａ，．．．，６４ｎ、及びトランジスタ６８を介して接地へ通じるＤＣ（直流）電流経路をディスエーブル即ち動作不能とさせる。反転制御信号１８は、更に、ゲート４６に対する入力信号であり、それはメモリ装置の通常動作期間中に高へ移行して、テストモードへのエントリを禁止するか又はテストモードから出させる。同様に、ＮＣ信号１６はオプションの信号であって、それは所望とする場合に、バーンインストレステストモードへのエントリを外部的に禁止するため又はメモリ装置を強制的にテストモードから出させるために使用することが可能である。反転制御信号１８及びＮＣ信号１６の何れかのアクティブ低信号は、ＮＡＮＤゲート４６の出力、即ち反転テストモード信号７４をしてシュミットトリガ３１の出力を無視させる。
【００３０】
同様に、Ｐチャンネルトランジスタをバイポーラトランジスタ６２ａ，．．．，６２ｎのコレクタと直列に電源Ｖｃｃに対して配置させることが可能であり且つトランジスタ７０をノードｎ１と接地との間に接続されるＮチャンネルトランジスタで置換させることが可能である。Ｐチャンネルトランジスタ及びＮチャンネルトランジスタのゲートは反転制御信号１８によって制御される。Ｐチャンネルトランジスタのソースは供給電圧Ｖｃｃへ接続される。この構成においては、ＮＡＮＤゲート４６はそれに対して供給される二つの入力信号、即ちノードｎ３における信号とＮＣ信号１６のみを有する二入力ゲートである。
【００３１】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  本発明の一実施例に基づくバーンインストレステストモード回路を示した概略図。
【図２】  本発明に基づくダイオードスタックのダイオードの装置表示を示した概略図。
【図３】  本発明の別の実施例に基づくストレステストモード回路を示した概略図。
【符号の説明】
１０  バーンインストレステストモード回路
１２  パワーオンリセット信号
１４  ＥＴＤ信号
１６  ＮＣ信号
１８  ＣＯＮＴＲＯＬ＿（反転制御）信号
２０  ダイオード
２１  ヒューズ
２２，２４，２６，２８，３６，３８，４０，５０  ＮチャンネルＭＯＳトランジスタ
３０，３２，３４，４２  ＰチャンネルＭＯＳトランジスタ
３１  シュミットトリガ
４４  インバータ
４６  論理要素ＮＡＮＤゲート
４８  装置ピン
５０  弱いトランジスタ
５４  バーンインフラッグ
５８  ＢＵＲＮ−ＩＮ  ＭＯＤＥ＿（反転バーンインモード）信号
【図１】
0004249812.tif 000002
【図２】
0004249812.tif 000003
【図３】
0004249812.tif 000004