(57)【特許請求の範囲】
【請求項１】
互いに相補する相補データを貯蔵する第１及び第２メモリセルを有するツインセル構造のスタティックランダムアクセスメモリのデータアクセス方法であって、
前記第１メモリセルの第１セルトランジスタと前記第２メモリセルの第２セルトランジスタとに連結されたワードラインを活性化させる工程と、
前記第１セルトランジスタを通じて前記第１メモリセルの第１セルキャパシタに連結された第１ビットラインと、前記第２セルトランジスタを通じて前記第２メモリセルの第２セルキャパシタに連結された第２ビットラインとの電圧差を感知増幅する工程と、
読み出し動作モードでは、前記第１又は第２ビットラインの電圧がほぼ０Ｖに到達する時に前記活性化されたワードラインを非活性化させる工程と、
リフレッシュ動作モードでは、前記第１又は第２ビットラインの電圧が、前記メモリセルのアレイ用電源電圧のほぼ８０％に到達する時に前記活性化されたワードラインを非活性化させる工程と、
を有することを特徴とする方法。
【請求項２】
互いに相補する相補データを貯蔵する第１及び第２メモリセルを有するツインセル構造のスタティックランダムアクセスメモリにおいてデータをリフレッシュする方法であって、
前記第１メモリセルの第１セルトランジスタと前記第２メモリセルの第２セルトランジスタとに連結されたワードラインを活性化させる工程と、
前記第１セルトランジスタを通じて前記第１メモリセルの第１セルキャパシタに連結された第１ビットラインと、前記第２セルトランジスタを通じて前記第２メモリセルの第２セルキャパシタに連結された第２ビットラインとの電圧差を感知増幅する工程と、
リフレッシュ動作モードで、前記第１及び第２ビットラインの中、ハイレベルデータに対応する、いずれか一つの電圧が前記メモリセルのアレイ用電源電圧のほぼ８０％に到達したかを判別する工程と、
前記ハイレベルデータに対応するビットラインの電圧が前記メモリセルのアレイ用電源電圧のほぼ８０％に到達した時に、前記活性化されたワードラインを非活性化させる工程と、
を有し、且つ、
読み出し動作モードでは、前記第１及び第２ビットラインの中、ローレベルデータに対応する、ビットラインの電圧がほぼ０Ｖに到達した時、前記活性化されたワードラインを非活性化させることを特徴とする方法。
【請求項３】
行と列とのマトリックス状に配列される複数のツインセルを含むメモリセルアレイであって、前記複数のツインセルのそれぞれは互いに相補する相補データを貯蔵する第１メモリセルと第２メモリセルとを含み、前記第１メモリセルは所定の行に連結される第１セルトランジスタと前記第１セルトランジスタを通じて第１ビットラインに連結される第１セルキャパシタとを具備し、前記第２メモリセルは前記行に共通に連結される第２セルトランジスタと前記第２セルトランジスタを通じて第２ビットラインに連結される第２セルキャパシタとを具備し、前記第１及び第２ビットラインは前記列の中いずれか一つに対応し、
行のアドレスに応答して前記行の中いずれか一つを活性化させる行選択回路と、
感知イネーブル信号に応答して各選択列の前記第１及び第２ビットラインの間の電圧差を感知増幅する感知増幅回路と、
リフレッシュ動作モードの間、前記各選択列の第１及び第２ビットラインの中いずれか一つの電圧が前記第１及び第２メモリセルのアレイ用電源電圧のほぼ８０％に到達したかを検出すると共に、読み出し動作モード時に、前記第１及び第２ビットラインの中いずれか一つの電圧がほぼ０Ｖに到達したかを検出する検出手段とを有し、
前記検出手段は、前記リフレッシュモード時には、前記各選択列の第１及び第２ビットラインの中いずれか一つの電圧が前記第１及び第２メモリセルのアレイ用電源電圧のほぼ８０％に到達した時、前記活性化された行を非活性化させ、前記読み出し動作モード時には、前記各選択列の第１及び第２ビットラインの中、ローレベルデータに対応するビットラインの電圧がほぼ０Ｖに到達した時、前記活性化された行を非活性化させるように構成されたことを特徴とするスタティックランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、より詳しくは一つのメモリユニットとして二つのメモリセルを用いたスタティックランダムアクセスメモリ（static random access memory）に関するものである。
【０００２】
【従来の技術】
図１は、単一のＤＲＡＭセル構造を示す図である。図１では、単に２個のＤＲＡＭセルＭＣ１，ＭＣ２又はメモリセルが示されている。図１に示すように、各ＤＲＡＭセルＭＣ１，ＭＣ２は一つのセルトランジスタ（one cell transistor）（ＴＲ）と、一つのセルキャパシタ（one cell capacitor）（Ｃ）とを備えている。ＤＲＡＭセルＭＣ１の場合、セルトランジスタＴＲのゲートはワードラインＷＬ１に連結され、セルトランジスタＴＲの電流経路は、ビットラインＢＬとセルキャパシタＣの一電極との間に形成される。このセルキャパシタＣの他の電極はＶｐ電圧に連結されている。一方、ＤＲＡＭセルＭＣ２の場合、セルトランジスタＴＲのゲートはワードラインＷＬ２に連結され、セルトランジスタＴＲの電流経路はビットラインＢＬＢとセルキャパシタＣの一電極との間に形成される。このセルキャパシタＣの他の電極はＶｐ電圧に連結されている。ビットラインＢＬ，ＢＬＢは感知増幅器（sense amplifier）１２に連結されている。
【０００３】
図１のＤＲＡＭセル構造において、ワードラインＷＬ１が選択される時、ＤＲＡＭセルＭＣ１のセルキャパシタＣに貯蔵されたセルデータはチャージシェアリング（charge sharing）を通じてビットラインＢＬに伝達される。よく知られたように、ビットラインＢＬ，ＢＬＢは、感知動作が遂行される以前にアレイ用電源電圧ＡＩＶＣの半分、即ち、１／２×ＡＩＶＣ電圧にプリチャージされる。チャージシェアリングを通じてビットラインＢＬの電位が増加又は減少される。いま、“１”のデータがメモリセルＭＣ１に貯蔵される時は、ビットラインＢＬの電位が増加され、“０”のデータがメモリセルＭＣ１に貯蔵される時は、ビットラインＢＬの電位が減少される。この際、感知増幅器１２はビットラインＢＬ，ＢＬＢの間の電圧差を感知増幅する。
【０００４】
よく知られたように、ＤＲＡＭセル構造の特性上、漏れ電流によりセルデータの損失が相存してセルキャパシタに貯蔵された電荷が減少される。これにより、正常的な感知動作が不可能になる程度までビットライン間の電位差が小さくなりリフレッシュフェイルを誘発する。このためＤＲＡＭセル構造では、その貯蔵されたデータを維持するために、よく知られたリフレッシュ動作が必要となる。一つのセルキャパシタと一つのセルトランジスタとを有するＤＲＡＭセルのリフレッシュ周期は、“１”のセルデータのリフレッシュ時間ｔＲＥＦ（メモリセルに貯蔵されたデータが維持されることができる最大時間）を基準に決定される。
【０００５】
このようなＤＲＡＭセル構造を採用した半導体メモリで低電力を具現できる最も良い方法は、リフレッシュ周期又はリフレッシュ時間を長くすることである。リフレッシュ時間又はリフレッシュ周期は、このようなツインセル構造を採用することにより延ばすことができる。この分野によく知られたツインセル構造が図２に示されている。
【０００６】
先ず、図２を参照すると、ツインセルは二つのＤＲＡＭセルＭＣ１，ＭＣ２とを有し、各ＤＲＡＭセルは、一つのセルトランジスタＴＲと一つのセルキャパシタＣとを備えている。ＤＲＡＭセルＭＣ１の場合、セルトランジスタＴＲのゲートはワードラインＷＬ１に連結され、セルトランジスタＴＲの電流経路はビットラインＢＬとセルキャパシタＣの一電極との間に形成される。このセルキャパシタＣの他の電極はＶｐ電圧に連結されている。またＤＲＡＭセルＭＣ２の場合、セルトランジスタＴＲのゲートはワードラインＷＬ１に連結され、セルトランジスタＴＲの電流経路は、ビットラインＢＬＢとセルキャパシタＣの一電極との間に形成される。このセルキャパシタＣの他の電極はＶｐ電圧に連結されている。ビットラインＢＬ，ＢＬＢは、感知増幅器２２に連結されており、ツインセルを構成するＤＲＡＭセルは相補的にデータを貯蔵する。例えば、ＤＲＡＭセルＭＣ１が“１”のセルデータを貯蔵する時、ＤＲＡＭセルＭＣ２は“０”のセルデータを貯蔵する。これと反対に、ＤＲＡＭセルＭＣ１が“０”のセルデータを貯蔵する時は、ＤＲＡＭセルＭＣ２は“１”のセルデータを貯蔵する。
【０００７】
また他のツインセル構造を示す図３を参照すると、各ＤＲＡＭセルＭＣ１〜ＭＣ４は、一つのセルトランジスタＴＲと一つのセルキャパシタＣとを備えている。ＤＲＡＭセルＭＣ１の場合、セルトランジスタＴＲのゲートはワードラインＷＬ１に連結され、セルトランジスタＴＲの電流経路はビットラインＢＬ１とセルキャパシタＣの一電極との間に形成される。ＤＲＡＭセルＭＣ２の場合、セルトランジスタＴＲのゲートはワードラインＷＬ１に連結され、セルトランジスタＴＲの電流経路はビットラインＢＬ３とセルキャパシタＣの一電極との間に形成される。これらビットラインＢＬ１，ＢＬ３は感知増幅器３２に連結され、ＤＲＡＭセルＭＣ１，ＭＣ２は一つのツインセルを構成する。ＤＲＡＭセルＭＣ３の場合、セルトランジスタＴＲのゲートはワードラインＷＬ２に連結され、セルトランジスタＴＲの電流経路は、ビットラインＢＬ２とセルキャパシタＣの一電極との間に形成される。またＤＲＡＭセルＭＣ４の場合、セルトランジスタＴＲのゲートはワードラインＷＬ２に連結され、セルトランジスタＴＲの電流経路はビットラインＢＬ４とセルキャパシタＣの一電極との間に形成される。ここでビットラインＢＬ２，ＢＬ４は感知増幅器３４に連結され、ＤＲＡＭセルＭＣ３，ＭＣ４は一つのツインセルを構成する。このようにして各ツインセルを構成するＤＲＡＭセルは相補的にデータを貯蔵する。このような構成により、ツインセル構造を採用した半導体メモリ装置は、単一セル構造を採用した半導体メモリ装置よりも長いリフレッシュ周期又は時間を有する。これを以下詳細に説明する。
【０００８】
図４は、ツインセル構造を有するＳＲＡＭ装置のリフレッシュ動作を説明するための動作タイミング図である。ここでは前述の図２及び図４を参照して、このＳＲＡＭ装置のリフレッシュ動作を説明する。
【０００９】
ワードラインＷＬ１が活性化される以前に、ビットラインＢＬ，ＢＬＢは、プリチャージ電圧ＶＢＬ（１／２×ＡＩＶＣ）にプリチャージされる。この際、ＤＲＡＭセルＭＣ１には“１”のセルデータが貯蔵され、ＤＲＡＭセルＭＣ２には“０”のセルデータが貯蔵されると仮定する。この仮定によると、ＤＲＡＭセルＭＣ１のセルノードＣＮ１（即ち、セルキャパシタＣとセルトランジスタＴＲの接続ノード）は、“１”のセルデータに対応する電源電圧ＡＩＶＣを有し、ＤＲＡＭセルＭＣ２のセルノードＣＮ２は、“０”のセルデータに対応する接地電圧ＧＮＤとなる。
【００１０】
ここでワードラインＷＬ１が活性化されることにより、ビットラインＢＬとＤＲＡＭセルＭＣ１のセルキャパシタＣとの間、及びビットラインＢＬＢとＤＲＡＭセルＭＣ２のセルキャパシタＣとの間に各々チャージシェアリングが生ずる。そうしたチャージシェアリングの結果、図４に示されたように、ビットラインＢＬの電圧はＶｃｓ（チャージシェアリングされたビットライン電圧で、プリチャージ電圧ＶＢＬを差し引いた電圧）だけ増加され、ビットラインＢＬＢの電圧は電圧ＶＢＬからＶｃｓだけ減少される。その後、感知増幅器２２はビットラインＢＬ，ＢＬＢの間の電圧差を感知増幅する。その結果、ビットラインＢＬの電圧は漸次的に電源電圧ＡＩＶＣまで増加され、一方、ビットラインＢＬＢの電圧は接地電圧ＧＮＤまで低下する。この際、セルノードＣＮ１，ＣＮ２にはそれぞれ、ビットラインＢＬ，ＢＬＢの電圧により本来のセルデータが再貯蔵される（restored）。そしてワードラインＷＬ１が非活性化された後、ビットラインＢＬ，ＢＬＢは、ＶＢＬ電圧にプリチャージされる。
【００１１】
図５は、ツインセル構造を有するＳＲＡＭ装置のリフレッシュ動作を説明するための動作タイミング図である。当業者によく知られたように、読み出し動作はビットライン上の感知データが入出力ラインに伝達されるという点を除外するとリフレッシュ動作と同一である。
【００１２】
図５に示すように、チャージシェアリング動作後、ビットラインＢＬ，ＢＬＢの間の電圧差が充分に増幅され、列選択ラインＣＳＬが活性化される。このように列選択ラインＣＳＬが活性化されることにより、入出力ラインとビットラインＢＬ，ＢＬＢが電気的に連結される。大きいローディングキャパシタンスを有する入出力ラインが内部電源電圧ＡＩＶＣにプリチャージされているので、図５に示すように、接地電圧ＧＮＤ方向に立下がったビットラインＢＬＢ、及びセルノードＣＮ１の電圧は特定電圧レベルにクランプされる。この際、ビットラインＢＬ及びセルノードＣＮ１の電圧は、列選択ラインＣＳＬの活性化に影響を殆ど受けない。そして列選択ラインＣＳＬが非活性化された後、ビットラインＢＬＢ及びセルノードＣＮ２の電圧は、接地電圧ＧＮＤ方向に立下る。ビットラインＢＬ，ＢＬＢの電圧により“１”及び“０”のセルデータがセルノードＣＮ１，ＣＮ２にそれぞれ再貯蔵されると、ワードラインＷＬ１が非活性化され、ビットラインＢＬ，ＢＬＢは、ＶＢＬ電圧にプリチャージされる。
【００１３】
前述したように、ツインセルを構成するＤＲＡＭセルは相補的なデータを貯蔵するので、単一セル構造と比較すると、ビットラインの間には２倍の電圧差が生ずる。即ち、図４及び図５に示すように、“１”のセルデータを貯蔵するＤＲＡＭセルＭＣ１に連結されるビットラインＢＬは、チャージシェアリングを通じて電圧ＶＢＬよりもＶｃｓだけ増加される。一方、“０”のセルデータを貯蔵するＤＲＡＭセルＭＣ２に連結されるビットラインＢＬＢは、チャージシェアリングを通じて電圧ＶＢＬよりもＶｃｓだけ減少される。これを感知増幅器２２からみたとき、ビットラインＢＬ，ＢＬＢ間の電圧差は２Ｖｃｓになる。このように漏れ電流により“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノードの電位が、ビットラインプリチャージ電圧ＶＢＬよりも低くなっても正常的な感知動作が可能であるため、ツインセル構造の場合、リフレッシュ周期又は時間を定義する必要がなくなる。従って、ツインセル構造を採用した半導体メモリ装置のリフレッシュ時間又は周期は、大幅に増加させる（例えば数秒まで）ことができる。例えば、単一セル構造の場合は、従来は１００〜２００ｍｓのリフレッシュ時間を有しているが、ツインセル構造の場合は、数秒のリフレッシュ周期又はリフレッシュ時間ｔＲＥＦで間に合う。また、このような理由から、ツインセル構造を採用したメモリ装置のスタンバイ電流（stand-by current）をも画期的に減少することができる。
【００１４】
このようなツインセル構造を採用した半導体メモリ装置の代表的なものにＤＲＡＭ装置がある。しかし、スタティックランダムアクセスメモリ装置（以下、ＳＲＡＭ装置という）も、このようなツインセル構造を用いて具現することができる。ツインセル構造を採用したＳＲＡＭ装置が“2M×16bit Uni-Transistor Random Access Memory”というタイトルの三星電子株式会社の製品番号“Ｋ１Ｓ３２１６１５Ｍ”（２００１年５月）のデータシートに記載されており、いわゆるＵtＲＡＭと呼ばれる。このようなツインセル構造を採用したＳＲＡＭ装置は、内部的にＤＲＡＭ装置と同一に構成される反面、外部で提供されるコマンドはＳＲＡＭ装置と同一である。このようなツインセル構造を採用したＳＲＡＭ装置はＤＲＡＭ装置とは違ってリフレッシュ動作のための別途の外部命令を有さない。即ち、ツインセル構造を採用したＳＲＡＭ装置のリフレッシュ動作は、外部のリフレッシュ命令なしで、内部に具現されたリフレッシュ制御手段を通じて自動的に遂行される。よく知られたように、リフレッシュ動作は感知されたデータが外部へ出力されない点を除外すると読み出し動作と実質的に同一である。
【００１５】
ツインセル構造を採用した従来ＳＲＡＭ装置の場合、外部のリフレッシュ命令なしでリフレッシュ動作が遂行されるので、読み出し／書き込み命令を実行中でも、少なくとも一つの周期のリフレッシュ動作が保障されなければならない。このリフレッシュ動作が各周期で実施されないと、読み出し／書き込み動作と同時にリフレッシュ動作が遂行され、これは貯蔵されたデータの損失原因になる。このため、ツインセル構造を採用したＳＲＡＭ装置ではアクセス時間が長くなり、単一セルのＤＲＡＭと比べて動作速度が低下するという問題がある。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、アクセス時間及びアクセス速度を向上させ得るＤＲＡＭセル構造を有するＳＲＡＭ装置を提供することにある。
【００１７】
本発明の他の目的は、ＤＲＡＭセル構造を有するＳＲＡＭ装置のワードライン制御方法を提供することにある。
【００１８】
本発明の他の目的は、ＤＲＡＭセル構造を有するＳＲＡＭ装置の読み出し、書き込み、そしてリフレッシュ方法を提供することにある。
【００１９】
【課題を解決するための手段】
上述した目的を達成するための本発明の特徴によると、スタティックランダムアクセスメモリを制御する方法が提供される。そうした制御方法において、互いに相補する相補データを貯蔵する第１及び第２メモリセルを有するツインセル構造のスタティックランダムアクセスメモリのデータアクセス方法であって、前記第１メモリセルの第１セルトランジスタと前記第２メモリセルの第２セルトランジスタとに連結されたワードラインを活性化させる工程と、前記第１セルトランジスタを通じて前記第１メモリセルの第１セルキャパシタに連結された第１ビットラインと、前記第２セルトランジスタを通じて前記第２メモリセルの第２セルキャパシタに連結された第２ビットラインとの電圧差を感知増幅する工程と、読み出し動作モードでは、前記第１又は第２ビットラインの電圧がほぼ０Ｖに到達する時に前記活性化されたワードラインを非活性化させる工程と、リフレッシュ動作モードでは、前記第１又は第２ビットラインの電圧が、前記メモリセルのアレイ用電源電圧のほぼ８０％に到達する時に前記活性化されたワードラインを非活性化させる工程とを有することを特徴とする。
又本実施形態において、基準電圧は読み出し／書き込み動作モードでは略０Ｖであり、リフレッシュ動作モードでは、アレイ用電源電圧より０．３Ｖ乃至０．４Ｖだけ低い電圧である。
【００２２】
本発明の他の特徴によると、スタティックランダムアクセスメモリのリフレッシュ動作を制御する方法が提供される。こうした方法において、互いに相補する相補データを貯蔵する第１及び第２メモリセルを有するツインセル構造のスタティックランダムアクセスメモリにおいてデータをリフレッシュする方法であって、前記第１メモリセルの第１セルトランジスタと前記第２メモリセルの第２セルトランジスタとに連結されたワードラインを活性化させる工程と、前記第１セルトランジスタを通じて前記第１メモリセルの第１セルキャパシタに連結された第１ビットラインと、前記第２セルトランジスタを通じて前記第２メモリセルの第２セルキャパシタに連結された第２ビットラインとの電圧差を感知増幅する工程と、リフレッシュ動作モードで、前記第１及び第２ビットラインの中、ハイレベルデータに対応する、いずれか一つの電圧が前記メモリセルのアレイ用電源電圧のほぼ８０％に到達したかを判別する工程と、前記ハイレベルデータに対応するビットラインの電圧が前記メモリセルのアレイ用電源電圧のほぼ８０％に到達した時に、前記活性化されたワードラインを非活性化させる工程とを有し、且つ、読み出し動作モードでは、前記第１及び第２ビットラインの中、ローレベルデータに対応する、ビットラインの電圧がほぼ０Ｖに到達した時、前記活性化されたワードラインを非活性化させることを特徴とする。
【００２３】
本発明の又他の特徴によると、スタティックランダムアクセスメモリの読み出し動作を制御する方法が提供される。この方法によれば、互いに相補する相補データを貯蔵する第１及び第２メモリセルを有するツインセル構造のスタティックランダムアクセスメモリのデータを読み出す方法であって、第１セルトランジスタと第２セルトランジスタとに連結されたワードラインを活性化させる工程と、前記第１メモリセルの前記第１セルトランジスタを通じて第１セルキャパシタに連結された第１ビットラインと、前記第２セルトランジスタを通じて前記第２メモリセルの第２セルキャパシタに連結された第２ビットラインとの電圧差を感知増幅する工程と、前記第１及び第２ビットライン上の電圧を対応する入出力ラインに各々伝達する工程と、前記第１及び第２ビットラインの中、ローレベルデータに対応する、ビットラインの電圧がほぼ０Ｖに到達した時、前記活性化されたワードラインを非活性化させる工程とを有することを特徴とする。
【００２４】
本発明の又他の特徴によると、スタティックランダムアクセスメモリの書き込み動作を制御する方法であって、互いに相補する相補データを貯蔵する第１及び第２メモリセルを有するツインセル構造のスタティックランダムアクセスメモリにデータを書き込む方法であって、前記第１メモリセルの第１セルトランジスタと前記第２メモリセルの第２セルトランジスタとに連結されたワードラインを活性化させる工程と、第１及び第２入出力ライン上のデータビットを第１及び第２ビットラインに各々伝達する工程と、前記第１セルトランジスタを通じて前記第１メモリセルの第１セルキャパシタに連結された前記第１ビットラインと、前記第２セルトランジスタを通じて前記第２メモリセルの第２セルキャパシタに連結された前記第２ビットラインとの電圧差を感知増幅する工程と、前記第１及び第２ビットラインの中、ローレベルデータに対応する、ビットラインの電圧がほぼ０Ｖに到達した時、前記活性化されたワードラインを非活性化させる工程とを有することを特徴とする。
【００２５】
本発明の又他の特徴によると、スタティックランダムアクセスメモリは、行と列とのマトリックス状に配列される複数のツインセルを含むメモリセルアレイであって、前記複数のツインセルのそれぞれは互いに相補する相補データを貯蔵する第１メモリセルと第２メモリセルとを含み、前記第１メモリセルは所定の行に連結される第１セルトランジスタと前記第１セルトランジスタを通じて第１ビットラインに連結される第１セルキャパシタとを具備し、前記第２メモリセルは前記行に共通に連結される第２セルトランジスタと前記第２セルトランジスタを通じて第２ビットラインに連結される第２セルキャパシタとを具備し、前記第１及び第２ビットラインは前記列の中いずれか一つに対応し、行のアドレスに応答して前記行の中いずれか一つを活性化させる行選択回路と、感知イネーブル信号に応答して各選択列の前記第１及び第２ビットラインの間の電圧差を感知増幅する感知増幅回路と、リフレッシュ動作モードの間、前記各選択列の第１及び第２ビットラインの中いずれか一つの電圧が前記第１及び第２メモリセルのアレイ用電源電圧のほぼ８０％に到達したかを検出すると共に、読み出し動作モード時に、前記第１及び第２ビットラインの中いずれか一つの電圧がほぼ０Ｖに到達したかを検出する検出手段とを有し、前記検出手段は、前記リフレッシュモード時には、前記各選択列の第１及び第２ビットラインの中いずれか一つの電圧が前記第１及び第２メモリセルのアレイ用電源電圧のほぼ８０％に到達した時、前記活性化された行を非活性化させ、前記読み出し動作モード時には、前記各選択列の第１及び第２ビットラインの中、ローレベルデータに対応するビットラインの電圧がほぼ０Ｖに到達した時、前記活性化された行を非活性化させるように構成されたことを特徴とする。
【００２６】
本実施形態において、この検出手段は、基準電圧を発生する基準電圧発生回路と、基準ワードラインに連結され、ハイレベルデータを貯蔵する基準メモリセルと、リフレッシュイネーブル信号に応答して基準ワードラインを駆動する駆動回路と、リフレッシュ動作モードにおいて、感知イネーブル信号に応答して検出イネーブル信号を発生する信号発生回路と、基準メモリセルの基準トランジスタと基準キャパシタとのセルノードに連結され、セルノードの電圧が基準電圧に到達するかを検出する電圧検出回路とを含み、セルノードの電圧が基準電圧と一致すると、その活性化された行は電圧検出回路により非活性化される。ここで、基準ワードラインは、セルノードがアレイ用電源電圧まで充電された後に非活性化される。又、このメモリは列ゲート回路を付加的に含み、この列ゲート回路は読み出し動作時、各選択列の第１及び第２ビットライン上の増幅された電圧を対応する入出力ラインに伝達し、書き込み動作時、入出力ライン上のデータビットを各選択列の第１及び第２ビットラインに伝達する。ここで、活性化された行は、読み出し及び書き込み動作時、各選択列の第１及び第２ビットラインの中、ローレベルデータに対応する、ビットラインの電圧が所定の基準電圧になると、非活性化される。
【００２７】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
【００２８】
図６は、本発明の実施の形態に係るＳＲＡＭ装置のリフレッシュ動作を説明するための流れ図であり、図７は本実施の形態に係るＳＲＡＭ装置のリフレッシュ動作時における、セルノードの電圧変化及びビットラインの電圧変化を示す図である。尚、本実施の形態に係るＳＲＡＭ装置は、２つのＤＲＡＭセルを含むツインセル構造を有する。例えば、本実施の形態に係るＳＲＡＭ装置は、前述の図２及び図３に示されたような一つのツインセル構造を有する。しかし、これら図２及び図３に示す内容及び、他のツインセル構造が採用されることができることはこの当業者には自明である。従って、ここでは便宜上、図２に示されたツインセル構造が採用されるという仮定の下で、ＳＲＡＭ装置のリフレッシュ動作を図６及び図７を参照して詳細に説明するが、このような構成は本願発明を限定するものではない。
【００２９】
前述したように、ツインセル構造を採用したＳＲＡＭ装置（又は、ＵtＲＡＭ）は、別途の外部命令なしで内部的にリフレッシュ動作を遂行する。このリフレッシュ動作は、感知されたデータを外部へ出力しないという点を除いて、読み出し動作と実質的に同一である。プリチャージ区間中、ビットラインＢＬ，ＢＬＢは、ビットラインプリチャージ電圧ＶＢＬ（１／２×ＡＩＶＣ）にプリチャージされる。ツインセルを構成するＤＲＡＭセルＭＣ１，ＭＣ２の中一つ（例えば、ＭＣ１）には“１”のセルデータが貯蔵され、他のＤＲＡＭセル（例えば、ＭＣ２）には“０”のセルデータが貯蔵される。或いは一方、ＤＲＡＭセルＭＣ１には“０”のセルデータが貯蔵され、ＤＲＡＭセルＭＣ２には“１”のセルデータが貯蔵されることは自明である。ここでは便宜上、前者を基準にしてリフレッシュ動作を説明する。このような仮定に基づいて、図７に示すように、ＤＲＡＭセルＭＣ１のセルノードＣＮ１は、アレイ用電源電圧ＡＩＶＣを有し、ＤＲＡＭセルＭＣ２のセルノードＣＮ２は接地電圧ＧＮＤを有する。
【００３０】
リフレッシュ動作が始まると、ＤＲＡＭセルＭＣ１，ＭＣ２の各セルトランジスタＴＲに連結されたワードラインＷＬ１が活性化される（Ｓ１００）。これによりＤＲＡＭセルＭＣ１，ＭＣ２の各セルトランジスタＴＲがターンオンし、ＤＲＡＭセルＭＣ１，ＭＣ２のセルキャパシタＣのそれぞれは、このターンオンされた各セルトランジスタＴＲを通じて、対応するビットラインＢＬ，ＢＬＢのそれぞれと電気的に連結される。このチャージシェアリングの結果として、図７に示すように、ビットラインＢＬの電圧は、電圧ＶＢＬよりもＶｃｓだけ増加され、一方、ビットラインＢＬＢの電圧は、ＶＢＬよりもＶｃｓだけ減少される。こうしてビットラインＢＬ，ＢＬＢの間の電圧差が充分に生ずると、感知増幅器２２が活性化される（Ｓ１２０）。こうしてビットラインＢＬの電圧がアレイ用電源電圧ＡＩＶＣの方向に増加され、一方、ビットラインＢＬＢの電圧が接地電圧ＧＮＤの方向に減少される。これと同時に、ビットラインＢＬ，ＢＬＢの電圧は、ＤＲＡＭセルＭＣ１，ＭＣ２のセルノードＣＮ１，ＣＮ２に伝達される。これは再貯蔵動作が遂行されることを意味する。
【００３１】
その後、ハイレベルデータに対応するビットラインＢＬの電圧が所定の基準電圧ＶREFに到達したかの可否が判別される（Ｓ１４０）。もしハイレベルデータに対応するビットラインＢＬの電圧が所定の基準電圧ＶREFに到達しなければ、ワードラインＷＬ１は続けて活性化されて再貯蔵動作が遂行される。そしてハイレベルデータに対応するビットラインＢＬの電圧が、所定の基準電圧ＶREFに到達すると、その活性化されたワードラインＷＬ１は非活性化される（Ｓ１６０）。これはリフレッシュ動作が完了したことを意味する。ここで、基準電圧ＶREFはアレイ用電源電圧ＡＩＶＣの約８０％に相応する電圧に設定される。この電圧は、例えばアレイ用電源電圧ＡＩＶＣより０．３Ｖ乃至０．４Ｖだけ低い電圧である。
【００３２】
本実施の形態に係るＳＲＡＭ装置のリフレッシュ動作によると、ハイレベルデータに対応するＤＲＡＭセルＭＣ１のセルノードＣＮ１がアレイ用電源電圧ＡＩＶＣまで充分に再充電されない時点で、ワードラインＷＬ１が非活性化される。これはリフレッシュ周期又はリフレッシュ時間に影響を及ぼすリフレッシュ電流、スタンバイ電流を減少できることを意味しており、更には、これによりワードラインの活性化時間を短縮できる。より詳しく説明すると次の通りである。
【００３３】
一つのメモリセルから構成される単一セル構造の場合、“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノード電圧が“ＡＩＶＣ−Ｖx”（ＶxはＡＩＶＣよりも低い所定電圧）になる時、リフレッシュフェイルが起こると仮定する。この仮定によると、二つのメモリセルから構成されるツインセル構造の場合、リフレッシュフェイルが起こるＤＲＡＭセルのセルノード電圧は、“（ＡＩＶＣ／２）＋Ｖx”又は“ＶＢＬ＋Ｖx”になる。即ち、単一セル構造の場合、“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノード電圧が、漏れ電流により、電源電圧ＡＩＶＣよりもＶxだけ低下するとリフレッシュフェイルが起こるのに対してツインセル構造の場合、“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノード電圧が漏れ電流により“（ＡＩＶＣ／２）＋Ｖx”又は“ＶＢＬ＋Ｖx”まで低下するとリフレッシュフェイルが起こる。これはツインセル構造を採用したＳＲＡＭ装置では、リフレッシュの周期を長く設定できることを意味している。その結果、リフレッシュ電流又はスタンバイ電流が減少される。セルノード電圧が低くなる程、漏れ電流量が指数関数的に減少するので、リフレッシュ周期及び時間の立場から見る時、理論的にツインセル構造を有するＳＲＡＭ装置は、単一セル構造の場合に比べて、数十倍以上リフレッシュの周期を長くできるという効果を有する。
【００３４】
一般的に、感知増幅器２２は、ビットライン電圧を接地電圧に低下させるＮＭＯＳドライバ又はプルダウンＮＭＯＳトランジスタと、ビットライン電圧をアレイ用電源電圧に立ち上がらせるＰＭＯＳドライバ又はプルアップ用ＰＭＯＳトランジスタを含む。チップサイズの問題により、ＰＭＯＳドライバのサイズを大きく設計することができない。同じサイズの場合、ＰＭＯＳトランジスタの電流駆動能力はＮＭＯＳトランジスタの電流駆動能力に比べて劣るので、感知動作時、ビットラインのプルアップ動作は、ビットラインのプルダウン動作よりも速くできる。ツインセル構造の場合、“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノードの電圧が“ＶＢＬ＋Ｖx”まで低下しても感知フェイルが起こらないためには、“０”のセルデータが貯蔵されたＤＲＡＭセルのセルノードの電圧がアクセス動作以前に、接地電圧ＧＮＤに再貯蔵されなければならない。“０”のセルデータが貯蔵されたＤＲＡＭセルと連結されたビットライン（例えば、ＢＬＢ）と、“１”のセルデータが貯蔵されたＤＲＡＭセルと連結されたビットライン（例えば、ＢＬ）の電圧が変化していく過程で、図７で分かるように、接地電圧ＧＮＤに再充電されるセルノード（例えば、ＣＮ１）の再充電動作は、アレイ用電源電圧ＡＩＶＣに再充電されるセルノード（例えば、ＣＮ２）の再充電動作より速い。
【００３５】
“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノードの電圧を低下させる漏れ電流が、セルノード電圧に応じて指数関数的に減少するので、セルノードがアレイ用電源電圧に再充電される時に必要なリフレッシュ周期は、セルノードがアレイ用電源電圧より０．３Ｖ乃至０．４Ｖ程度の低い電圧に再充電される時に必要なリフレッシュの周期と殆ど同一である。感知増幅器２２による感知動作が遂行される時、“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノードがアレイ用電源電圧ＡＩＶＣに再充電される再貯蔵動作（active restore operation）の最終過程では、感知増幅器２２のＰＭＯＳドライバのソース−ドレーン電圧差が小さいので、再貯蔵動作の初期過程より少ない量の充電電流により再貯蔵動作が遅くなる。そうした理由で、図７に示されたように、アレイ用電源電圧ＡＩＶＣに再充電される時点と、０．３Ｖ乃至０．４Ｖ程度の低い電圧に再充電される時点の間には相当な時間差が生ずる。
【００３６】
本実施の形態に係るＳＲＡＭ装置のツインセル構造の場合、“０”のセルデータが貯蔵されたＤＲＡＭセルのセルノードには接地電圧が再充電され、“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノードにはアレイ用電源電圧ＡＩＶＣの８０％程度が再充電されるので、リフレッシュ時間の大きい損失なしで、ワードラインの活性化時間を大きく短縮することができる。
【００３７】
図８は、本実施の形態に係るＳＲＡＭ装置の読み出し動作を説明するための流れ図であり、図９は、本実施の形態に係るＳＲＡＭ装置の読み出し動作時のセルノードの電圧変化及びビットラインの電圧変化を示す図面である。前述したように、読み出し動作は、ビットライン上に電圧又はデータビットが対応する入出力ラインに伝達されるという点を除外すると、リフレッシュ動作と実質的に同一である。本実施の形態に係るＳＲＡＭ装置において、リフレッシュ動作とは違って、読み出し動作時に活性化されたワードラインは、ローレベルデータに対応するビットラインの電圧が基準電圧（例えば、０Ｖ）になる時点で非活性化される。ツインセル構造の場合、前述したように、“１”のセルデータが貯蔵されたＤＲＡＭセルのセルノードが“ＶＢＬ＋Ｖx”まで低下しても感知フェイルが起こらないように、“０”のセルデータが貯蔵されたＤＲＡＭセルのセルノードには接地電圧が再充電されなければならない。
【００３８】
先ず、図９を参照すると、プリチャージ区間中、ビットラインＢＬ，ＢＬＢはビットラインのプリチャージ電圧ＶＢＬ（１／２×ＡＩＶＣ）にプリチャージされる。ツインセルを構成するＤＲＡＭセルＭＣ１，ＭＣ２の中一つ（例えば、ＭＣ１）には“１”のセルデータが貯蔵され、他のＤＲＡＭセル（例えば、ＭＣ２）には“０”のセルデータが貯蔵されると仮定する。この仮定によると、図９に示すように、ＤＲＡＭセルＭＣ１のセルノードＣＮ１は、アレイ用電源電圧ＡＩＶＣを有し、ＤＲＡＭセルＭＣ２のセルノードＣＮ２は、接地電圧ＧＮＤを有する。
【００３９】
そして読み出し動作が始まると、ＤＲＡＭセルＭＣ１，ＭＣ２の各セルトランジスタＴＲに連結されたワードラインＷＬ１が活性化される（Ｓ２００）。これによりＤＲＡＭセルＭＣ１，ＭＣ２の各セルトランジスタＴＲがターンオンされ、ＤＲＡＭセルＭＣ１，ＭＣ２の各セルキャパシタＣは、このターンオンされたセルトランジスタＴＲを通じて、対応するビットラインＢＬ，ＢＬＢと電気的に連結される。チャージシェアリングの結果として、図９に示すように、ビットラインＢＬの電圧は、ＶＢＬよりもＶｃｓだけ増加され、ビットラインＢＬＢの電圧は、ＶＢＬよりもＶｃｓだけ減少される。ビットラインＢＬ，ＢＬＢの間の電圧差が充分に生ずると、感知増幅器２２が活性化される（Ｓ２４０）。これによりビットラインＢＬの電圧がアレイ用電源電圧ＡＩＶＣの方向に増加し、ビットラインＢＬＢの電圧が接地電圧ＧＮＤの方向に減少する。これと同時に、ビットラインＢＬ，ＢＬＢの電圧が、ＤＲＡＭセルＭＣ１，ＭＣ２のセルノードＣＮ１，ＣＮ２に伝達される。これは再貯蔵動作が遂行されることを意味する。
【００４０】
その後、列選択ラインＣＳＬが活性化されることにより、ビットラインＢＬ，ＢＬＢ上の各電圧がスイッチングトランジスタ（図示せず）を通じて、対応する入出力ラインに伝達される。この際、図９に示すように、大きいローディングキャパシタンスを有する入出力ラインが内部電源電圧ＡＩＶＣにプリチャージされているので、図示されたように、接地電圧ＧＮＤの方向に立下がったビットラインＢＬＢ及びセルノードＣＮ１の電圧が特定電圧レベルにクランプされる。この際、ビットラインＢＬ及びセルノードＣＮ１の電圧は、列選択ラインＣＳＬの活性化にほとんど影響されない。列選択ラインＣＳＬが非活性化された後、ローレベルデータに対応するビットラインＢＬＢの電圧が所定の基準電圧ＶＲＥＦに到達する時、活性化されたワードラインＷＬ１が非活性化される（Ｓ２６０）。
【００４１】
本実施の形態に係るＳＲＡＭ装置の読み出し動作によると、ローレベルデータに対応するＤＲＡＭセルＭＣ２のセルノードＣＮ２が接地電圧に再充電される時点で、ワードラインＷＬ１が非活性化される。読み出し動作時、“０”のセルデータが貯蔵されるＤＲＡＭセルのセルノードＣＮ２が充分に再充電される時点は、“１”のセルデータが貯蔵されるＤＲＡＭセルのセルノードＣＮ１が、アレイ用電源電圧ＡＩＶＣの８０％まで再充電される時点より遅く、そして“１”のセルデータが貯蔵されるＤＲＡＭセルノードがアレイ用電源電圧ＡＩＶＣまで充分に再充電される時点より早い。この理由により、“０”のセルデータが貯蔵されるＤＲＡＭセルのセルノードが接地電圧に充分に再充電される時点でワードラインを非活性化させると、ツインセル構造のワードライン活性化の期間は、単一セル構造のワードラインの活性化期間よりも短くなる。その結果、ワードラインの活性化時間を短縮することができる。
【００４２】
本実施の形態に係るＳＲＡＭ装置のアクセス時間及びアクセス速度は、前述したリフレッシュ及び読み出し方法により短縮することができる。より詳しく説明すると次の通りである。前述したように、ツインセル構造を採用したＳＲＡＭ装置は、外部命令なしで内部的にリフレッシュ動作を遂行する。そのため、読み出し／書き込み命令が入力されても、一つのサイクルのリフレッシュ時間が保障されなければならない。即ち、読み出し／書き込み動作のための外部命令が入力される時、内部的に遂行されるリフレッシュ動作が保障された後、実質的なアクセス動作が遂行される。その結果、一回のアクセス動作のために、２回のアクセス動作に相応する時間が必要となる。
【００４３】
従来技術によるＳＲＡＭ装置の場合、図１０に示すように、一回のアクセス動作のためには、リフレッシュ動作のためのワードラインの活性化時間Ｔ１と、読み出し／書き込み動作に対するワードラインの活性化時間Ｔ３が必要である。
【００４４】
これに対して本実施の形態に係るＳＲＡＭ装置の場合、一回のアクセス動作のためには、リフレッシュ動作のためのワードラインの活性化時間Ｔ２と、読み出し／書き込み動作に対するワードラインの活性化時間Ｔ４が必要である。
【００４５】
本実施の形態に係るＳＲＡＭ装置のワードラインの活性化期間は、従来技術によるＳＲＡＭ装置のそれより短いので、リフレッシュ動作のためのワードラインの活性化時間が△Ｔ１時間だけ短縮され、更に、読み出し／書き込み動作のためのワードラインの活性化時間が△Ｔ２時間だけ短縮される。これにより、本実施の形態に係るＳＲＡＭ装置の行アクセス時間は、合計（△Ｔ１＋△Ｔ２）時間だけ短縮される。その結果、アクセス速度を向上することができる。尚、図面に示していないが、読み出し動作だけではなく、書き込み動作においても同様な効果を得ることができることは明らかである。
【００４６】
図１１は、本実施の形態に係るＳＲＡＭ装置の構成を示すブロック図で、図１２は図１１に示されたＳＲＡＭ装置の動作タイミング図である。
【００４７】
先ず、図１１を参照すると、本実施の形態に係るＳＲＡＭ装置は、複数のツインセルを備えたメモリセルアレイ１１０を含む。各ツインセルは二つのＤＲＡＭセルから構成され、各ＤＲＡＭセルは一つのセルトランジスタと一つのセルキャパシタとを備えている。本実施の形態に係るＳＲＡＭ装置は、行選択回路（row selecting circuit）１２０、感知増幅及び列ゲート回路（sense amplifier and column gate circuit）１４０、列選択回路（column selecting circuit）１３０、そして制御ロジック（control logic）１５０を含む。行選択回路１２０はメモリセルアレイ１１０に配列される行（又はワードライン）の中いずれか一つを選択し、その選択された行を活性化させる。感知増幅及び列ゲート回路１４０は、制御ロジック１５０から感知イネーブル信号ＰＬＡに応答して、選択された行に連結されるツインセルに貯蔵されたデータを感知及び増幅し、列選択回路１４０の制御下で、その感知されたデータを入出力ラインＩ／Ｏiへ出力する。制御ロジック１５０は、外部からの制御信号／ＣＳ，／ＯＥ，／ＷＥ（／は負論理を示す）を受け入れ、感知イネーブル信号ＰＬＡとリフレッシュイネーブル信号ＲＦｅｎを発生する。
【００４８】
続けて図１１を参照すると、本実施の形態に係るＳＲＡＭ装置は、基準メモリセルＲＭＣを含み、この基準メモリセルＲＭＣは、一つのセルトランジスタと一つのセルキャパシタとを備えている。このセルトランジスタのゲートは、基準ワードラインＲＷＬに連結され、それの電流経路は、基準ビットラインＲＢＬとセルキャパシタの一方の電極との間に形成される。本実施の形態において、基準メモリセルＲＭＣには、“１”のセルデータが常に貯蔵される。ビットラインＲＢＬ，ＲＢＬＢには、感知増幅及び列ゲート回路１４０が連結されている。尚、図示していないが、パワーアップ時、基準メモリセルＲＭＣには、感知増幅及び列ゲート回路１４０を通じて、常に“１”のセルデータが記入される。ここで、基準ビットラインＲＢＬに連結される一つの基準メモリセルＲＭＣのみが示されているが、基準ビットラインＲＢＬＢにも同様の基準メモリセルが連結されることは明らかである。又、この基準メモリセルは、ツインセル構造の代わりに単一セル構造で構成できることは当業者には自明である。
【００４９】
基準ワードラインＲＷＬは、駆動回路（driver circuit）１７０に連結され、駆動回路１７０は、制御ロジック１５０からのリフレッシュイネーブル信号ＲＦｅｎに応答して基準ワードラインＲＷＬを駆動する。この際、図１２に示すように、メモリセルアレイ１１０のワードライン（例えば、ＷＬ１）は、行選択回路１２０を通じて活性化される。この基準ワードラインＲＷＬが活性化されることにより、基準ビットラインＲＢＬ，ＲＢＬＢの電圧は、チャージシェアリングを通じて可変である。例えば、“１”のセルデータが貯蔵された基準メモリセルに連結された基準ビットラインＲＢＬの電圧が増加される反面、“０”のセルデータが貯蔵された基準メモリセルに連結された基準ビットラインＲＢＬＢの電圧は減少される。
【００５０】
再び、図１１を参照すると、信号発生回路（signal generating circuit）１８０は、リフレッシュイネーブル信号ＲＦｅｎと、感知イネーブル信号ＰＬＡに応答して、検出イネーブル信号ＤＥＴｅｎを活性化させる。例えば、基準ワードラインＲＷＬが活性化された後、感知イネーブル信号ＰＬＡ（図１２の感知時点で活性化される）が活性化される時、検出イネーブル信号ＤＥＴｅｎがローレベルからハイレベルへ遷移される。その結果、図１２に示すように、リフレッシュ動作が遂行される時、感知時点で検出イネーブル信号ＤＥＴｅｎが活性化される。図１１に示された検出回路（detection circuit）２００は、基準メモリセルＲＭＣのセルノードに連結され、基準メモリセルＲＭＣのセルノードの電圧が基準電圧発生回路（reference voltage generating circuit）１９０からの基準電圧ＶＲＥＦと一致するか否かを検出する。ここで基準電圧ＶＲＥＦは、アレイ用電源電圧ＡＩＶＣより０．３Ｖ乃至０．４Ｖだけ低い電圧に決定される。しかし、メモリ装置の工程変数及びローディング値に応じた最適の電圧値としても良いことはもちろんである。
【００５１】
もし基準メモリセルＲＭＣのセルノードの電圧が基準電圧発生回路１９０からの基準電圧ＶＲＥＦより低ければ、検出回路２００はローレベルのワードラインの非活性化信号ＷＬｄｉｓを出力する。これはワードラインＷＬ１が続けて活性化状態に維持されることを意味している。そして基準メモリセルＲＭＣのセルノードの電圧が、基準電圧発生回路１９０からの基準電圧ＶＲＥＦと一致すると、検出回路２００は、ハイレベルのワードライン非活性化信号ＷＬｄｉｓを出力する。これにより選択された行又はワードラインＷＬ１は、図１２に示すように検出回路２００から出力されるハイレベルのワードラインの非活性化信号ＷＬｄｉｓにより非活性化される。以後、“１”のセルデータが貯蔵された基準メモリセルのセルノードがアレイ用電源電圧ＡＩＶＣまで充分に再充電された後、基準ワードラインＲＷＬが自動的に非活性化される。この基準ワードラインＲＷＬの非活性化により、検出イネーブル信号ＤＥＴｅｎとワードライン非活性化信号ＷＬｄｉｓが順次に非活性化される。即ち、リフレッシュ動作が終了される。
【００５２】
本実施の形態に係るＳＲＡＭ装置において、前述したように、リフレッシュ動作が遂行される時、活性化されるワードラインＷＬ１は、基準メモリセルＲＭＣから検出されるセルノード電圧が、電源電圧ＡＩＶＣの略８０％に到達する時、自動的に非活性化される。従って、従来技術によるＳＲＡＭ装置と比較すると、リフレッシュ動作に対するワードラインの活性化期間を短縮できる。
【００５３】
上述の実施の形態は、ＤＲＡＭ装置にも適用できることは明らかであろう。また、本実施の形態に係る回路の構成及び動作を前述した説明及び図面により示したが、これは例を上げて説明したことに過ぎなく、本発明の技術的思想及び範囲を外さない範囲内で多様な変化及び変更が可能なことは勿論である。
【００５４】
以上説明したように本実施の形態によれば、ハイレベルデータに対応するＤＲＡＭセルのセルノードがアレイ用電源電圧の８０％程度まで再充電される時点でリフレッシュ動作時に選択されたワードラインを非活性化させることにより、リフレッシュ電流又はスタンバイ電流を減少できるだけでなく、ワードラインの活性化の時間を短縮することができる。
【００５５】
また、ローレベルデータに対応するＤＲＡＭセルのセルノードが接地電圧に充分に再充電される時点で、読み出し／書き込み動作時に選択されたワードラインを非活性化させることにより、ワードラインの活性化期間を短縮することができる。その結果、一回の読み出し／書き込み動作のために、２回のアクセス動作に相応する時間が要求されるツインセル構造を有するＳＲＡＭ装置であっても、アクセス時間を短縮でき、アクセス速度が早くなる。
【００５６】
【発明の効果】
以上説明したように本発明によれば、ツインセル構造を採用したスタティックランダムアクセスメモリであっても、そのメモリへのアクセス時間を短くできるという効果がある。
【図面の簡単な説明】
【図１】一般的なメモリセルアレイ構造を示す図である。
【図２】一般的なツインセルアレイ構造を示す図である。
【図３】一般的なツインセルアレイ構造を示す図である。
【図４】図２及び図３に示されたツインセルのリフレッシュ動作のタイミング図である。
【図５】図２及び図３に示されたツインセルの読み出し動作のタイミング図である。
【図６】本実施の形態に係るＳＲＡＭ装置によるリフレッシュ動作を説明するためのフローチャートである。
【図７】本実施の形態に係るＳＲＡＭ装置のリフレッシュ動作時におけるセルノードの電圧変化及びビットラインの電圧変化を示す図である。
【図８】本実施の形態に係るＳＲＡＭ装置による読み出し動作を示すフローチャートである。
【図９】本実施の形態に係るＳＲＡＭ装置の読み出し動作時におけるセルノードの電圧変化及びビットラインの電圧変化を示す図である。
【図１０】本実施の形態と従来技術によるＳＲＡＭ装置のアクセス時間を説明するための図である。
【図１１】本実施の形態に係るＳＲＡＭ装置のブロック図である。
【図１２】図１１に示されたＳＲＡＭ装置の動作タイミング図である。
【符号の説明】
１１０  メモリセルアレイ
１２０  行選択回路
１３０  列選択回路
１４０，１６０  感知増幅及び列ゲート回路
１５０  制御ロジック
１７０  駆動回路
１８０  信号発生回路
１９０  基準電圧発生回路
２００  検出回路
【図１】
0004331484.tif 000002
【図２】
0004331484.tif 000003
【図３】
0004331484.tif 000004
【図４】
0004331484.tif 000005
【図５】
0004331484.tif 000006
【図６】
0004331484.tif 000007
【図７】
0004331484.tif 000008
【図８】
0004331484.tif 000009
【図９】
0004331484.tif 000010
【図１０】
0004331484.tif 000011
【図１１】
0004331484.tif 000012
【図１２】
0004331484.tif 000013