(57)【特許請求の範囲】
【請求項１】
少なくとも一方が透明な一対の基板と、前記基板間に、はさまれた液晶組成物層と、前記基板のいずれか一方の基板の向き合った表面にマトリックス状に配置された複数の走査線と映像信号配線、および画素電極およびアクティブ素子を備えた液晶表示装置において、前記走査線を形成するプロセスとして次の工程を用いる。
ｉ）基板の上に酸化チタン膜または、酸化亜鉛膜または、酸化チタンと酸化亜鉛の複合酸化膜を形成する。
ｉｉ）その上にパラジウムイオンまたは銀イオンまたはルテニウムイオンを吸着する。
ｉｉｉ）走査線用のホトマスクを用いて紫外線を照射する。
ｉｖ）紫外線の照射されなかった領域の金属イオンを洗い流す。
ｖ）走査線の形状に還元された金属を足場として無電界メッキ法を用いて銅または、銀またはルテニウムを成長させる。
上記の製造方法を用いて走査線を形成した後、アクティブ素子のゲート絶縁膜と半導体層を基板上に堆積する時、有効画素領域と有効画素領域の周囲に形成される静電気対策用保護アクティブ素子を含む基板の局部領域のみに部分的に堆積する。
その次に映像信号配線と画素電極を形成するための金属電極層を形成した後、映像信号配線と画素電極を連結する薄膜トランジスタ素子のチャネル部分のホトマスク透過光量を変調し、ホトレジスト現像後に、薄膜トランジスタ素子のチャネル部分のホトレジスト膜厚を薄くする製造方法を用いることで、映像信号配線と画素電極と薄膜半導体素子分離を同時に１回のホトリソグラフィー工程でおこなう。この工程と、走査線を形成するホトマスク工程をふくめ、全工程を２回のホトマスク工程で完了し、ホトレジスト工程は、薄膜半導体素子分離と映像信号配線と画素電極を形成する時の１回だけしか用いないことを特徴とする横電界方式液晶表示装置の製造方法。
【請求項２】
少なくとも一方が透明な一対の基板と、前記基板間にはさまれた液晶組成物層と、前記基板のいずれか一方の基板の向き合った表面にマトリックス状に配置された複数の走査線と映像信号配線および画素電極およびアクティブ素子を備えた液晶表示装置において、前記走査線を形成するプロセスとして次の工程を用いる。
ｉ）基板の上にパラジウムイオンや銀イオンを印刷法を用いて走査線のパターン状に吸着させる。
ｉｉ）Ｈ２プラズマ処理によりパラジウムイオンや銀イオンを還元して金属パラジウムや金属銀にもどす。
ｉｉｉ）走査線の形状に還元された金属を足場として無電界メッキ法を用いて銅または、銀またはルテニウムを成長させる。
上記の製造方法を用いて走査線を形成した後、アクティブ素子のゲート絶縁膜と半導体層を基板上に堆積する時、有効画素領域と有効画素領域の周囲に形成される静電気対策用保護アクティブ素子を含む基板の局部領域のみに部分的に堆積する。
その次に、映像信号配線と画素電極を形成するための金属電極層を形成した後、映像信号配線と画素電極を連結する薄膜トランジスタ素子のチャネル部分のホトマスク透過光量を変調し、ホトレジスト現像後に、薄膜トランジスタ素子のチャネル部分のホトレジスト膜厚を薄くする製造方法を用いることで、映像信号配線と画素電極と薄膜半導体素子分離を同時に１回のホトリソグラフィー工程でおこなう。上記の工程を用いることで、ホトレジスト工程は、薄膜半導体素子分離と映像信号配線と画素電極を形成する時の１回だけしか用いないことを特徴とする横電界方式液晶表示装置の製造方法。
【請求項３】
請求項１の製造方法を用いて作られた横電界方式液晶表示装置。
【請求項４】
請求項２の製造方法を用いて作られた横電界方式液晶表示装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は低コストで広視野角・高画質の大画面アクティブマトリックス型液晶表示装置に関する。
【０００２】
【従来の技術】
従来のアクティブマトリックス型液晶表示装置では、走査線のパターンを形成する場合、ガラス基板にスパッタリング装置を用いてアルミニウムやモリブデンなどの金属を堆積した後、ホトレジストをコートしてホトマスクを用いて露光・現象していた。このレジストパターンを用いて堆積した金属をエッチングした後、ホトレジストをはくりする工程を用いていた。
カラーフィルターのブラックマスクの形成方法も走査線のパターン形成法とほぼ同じようにガラス基板にクロム酸化膜と金属クロム膜をスパッタリング装置を用いて堆積した後、ホトレジストをコートしてホトマスクを用いて露光・現象していた。このレジストパターンを用いてクロム酸化膜と金属クロム膜をエッチングした後、ホトレジストをはくりする工程を用いていた。
【０００３】
【発明が解決しようとする課題】
図１，図２にあるように従来のＴＮモードのアクティブ素子基板では、全工程でホトマスク工程が５回必要である。横電界液晶モードのアクティブ素子基板では全工程でホトマスク工程が４回以上必要であった。ホトレジスト工程が多い場合、高価な露光装置の台数も多く必要となり、初期投資の金額も大きくなる。さらにホトレジストを塗布する工程では塗布膜厚の均一性が要求され大型基板になればなるほどレジストの使用量は多くなり、現象工程で使用する現象液も大量に使用しなければならない。このため生産で使用するランニングコストも高くなる傾向にあった。基板が大型になればなるほどレジスト塗布に必要な時間は長くなりスループットの低下は、さけられない。
ガラス基板を投入してからアクティブ素子基板が完成するまでの時間を短縮しないと、保管のためのストッカーを大量にクリーンルーム内に設置しなければならない。同様な問題はカラーフィルター基板の製造工程にも発生しており、大型液晶パネルの製造コストアップの原因になっていた。
【０００４】
さらに従来金属膜をガラス基板に堆積する時、真空装置（スパッタリング装置）を用いており、ガラス基板が大型化するにつれ、真空装置も大型化し、装置価格も急激に上昇してきた。
ガラス基板が大きくなるにつれ真空排気速度を大きくしなければスループットが低下してくるので高価なクライオポンプの台数も急激に増加してきている。
【０００５】
金属膜をガラス基板全面に堆積した後ホトレジスト工程をおえてから、エッチングして目的のパターンを形成するが、パターン形成後不要となったレジストをとりのぞく工程が必要である。このレジストをとりのぞく工程で用いられる有機溶剤は、非常に危険で有害な化学物質であり、すてる場合には非常に高い処理コストが必要であった。
【０００６】
ガラス基板が大型化するにつれ薄膜半導体層を形成する装置も大型化してきた。従来の装置をただスケールアップしただけでは薄膜トランジスタの性能は低下する傾向にあり、液晶パネルが大画面高精細化すればするほど薄膜トランジスタの性能向上が必要とされる。
【０００７】
大画面広視野角液晶モードとして横電界方式液晶モードが量産されはじめてきたが、残像問題や表示ムラの問題が多発し安定して生産するには多くのノウハウが必要とされる。
【０００８】
本発明は、これらの課題を解決する手段を提供するもので、その目的とするところは、大型液晶表示装置の量産工場の投資効率を高め、超大型・超広視野角液晶表示装置を安価に歩留り良く製造できる方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決し、上記目的を達成するために本発明では以下の手段を用いる。
【００１０】
少なくとも一方が透明な一対の基板と、前記基板間にはさまれた液晶組成物層と前記基板のいずれか一方の基板の向き合った表面にマトリックス状に配置された複数の走査線と映像信号配線および画素電極およびアクティブ素子を備えた液晶表示装置において、
〔手段１〕前記走査線を形成するプロセスとして次の工程を用いた。
ｉ）基板の上に酸化チタン膜または酸化亜鉛膜または酸化チタンと酸化亜鉛の複合酸化膜を形成する。
ｉｉ）その上にパラジウムイオンまたは銀イオンまたはルテニウムイオンを吸着させる。
ｉｉｉ）走査線用のホトマスクを用いて紫外線を基板上に照射する。
ｉｖ）紫外線の照射されなかった領域の金属イオンを洗い流す。
ｖ）走査線の形状に還元された金属を足場として無電界メッキ法を用いて、銅または、銀またはルテニウムを成長させる。
これ以外に、基板上にパラジウムイオンを印刷法を用いて走査線の形状に印刷し、Ｈ２プラズマなどにより還元してから無電界メッキ法を用いても良い。
【００１１】
〔手段２〕手段１を用いて形成した銅または銀またはルテニウムの表面に無電界Ｎｉメッキまたは電界Ｎｉメッキをほどこす。
【００１２】
〔手段３〕手段１を用いて形成した銅または銀またはルテニウムの堆積膜厚を２μｍ以下とした。
【００１３】
〔手段４〕手段１に記載の走査線を形成するプロセスにおいて基板の上に形成する金属酸化物の成分として、酸化チタンのほかに酸化インジウム，酸化スズ，酸化シリコン，酸化アルミニウム，酸化ジルコニウム，酸化マグネシウム，酸化タンタルなどの可視光を透過する金属酸化物を２種類以上ふくむ複合金属酸化膜を用いる。
【００１４】
〔手段５〕手段１により走査線を形成した後、前記アクティブ素子のゲート絶縁膜と半導体層とパッシベーション保護膜層を基板上に堆積する時、有効画素領域を含む局部のみに部分的に堆積し、かつ前記共通電極と前記走査線を連結している静電気対策用保護アクティブ素子と、前記共通電極と前記映像信号配線を連結している静電気対策用保護アクティブ素子の両方をパッシベーション膜によって完全に被覆した。
【００１５】
〔手段６〕透過光量変調ホトマスクを薄膜トランジスタ素子のチャネル部分に用いることで映像信号配線と画素電極を同時に分離形成しチャネル部のｎ＋層も除去して薄膜トランジスタ素子を完成してしまう。この技術と手段１を組み合せることでホトレジスト工程を１回だけしか使用しない。
【００１６】
〔手段７〕手段１と５を用いて、映像信号配線と画素電極を同時に形成した後、表面に露出したｎ＋層を除去し、パッシベーション膜を基板全面または、有効画素領域を含む局部のみに、部分的に堆積する。その後薄膜トランジスタのチャネル部と映像信号配線ならびに画素電極を形成するために余分なパッシベーション膜と半導体層を除去した。
【００１７】
〔手段８〕手段１と５を用いて、ゲート絶縁膜と半導体層を有効画素領域を含む局部のみに堆積した後、薄膜トランジスタ素子の半導体部分をパターンニングする。その後映像信号配線と画素電極を同時に形成してから薄膜トランジスタのチャネル部分のｎ＋層を除去する。それからパッシベーション膜を有効画素領域を含む局部のみに堆積する。
【００１８】
〔手段９〕手段１と５を用いて、映像信号配線と画素電極を同時に形成した後、透明導電膜を堆積し、映像信号配線と画素電極を分離形成する時に薄膜トランジスタ部のチャネル部分の金属膜とｎ＋層を除去する。その後パッシベーション膜を有効画素領域を含む、局部のみに部分的に堆積する。
【００１９】
〔手段１０〕手段１と５を用いて、ゲート絶縁膜を有効画素領域を含む局部のみに部分的に堆積した後、半導体層とエッチングストッパー層は基板全面か、または、有効画素領域を含む局部のみに部分的に堆積し、オーミックコンタクトをとるためのｎ＋層は、イオン注入する場合には、有効画素領域を含む局部のみに部分的に注入する。ｎ＋層をプラズマＣＶＤ法で堆積する場合には、基板全面、または有効画素領域を含む局部のみに、部分的に堆積する。そして映像信号配線と画素電極を同時に形成する時、余分なｎ＋層と半導体層を同時に両方とも除去した後、パッシベーション膜を有効画素領域を含む局部のみに部分的に堆積する。
【００２０】
〔手段１１〕手段６，７，８，９においてｎ＋層を除去するのではなく、ｎ＋層を酸化して絶縁膜化させた。
【００２１】
〔手段１２〕ガラス基板をのせるサセプターと、このサセプターに平行に対向しているメッシュ電極または、ハニカム電極から構成されるプラズマ発生装置においてサセプター電極に高周波電圧を印加し、接地したメッシュ電極またはハニカム電極のあいだで酸素プラズマ放電を発生させる。そして放電中に石英ガラス窓をかいして大気中側に設置した紫外線ランプからガラス基板に紫外光を均一に照射する。
【００２２】
〔手段１３〕ガラス基板をのせるサセプターと、前記サセプターに平行に対向している複数のワイヤー電極または複数の棒状電極または、複数の短冊状電極から構成されるプラズマ発生装置において、前記複数の電極に位相の異なる高周波電圧を印加し、サセプターに対して水平な横方向放電を生じさせる。この横方向放電時に石英ガラス窓をかいして大気中に設置されている紫外線ランプからガラス基板に紫外光を均一に照射する。
【００２３】
〔手段１４〕基板上に走査線と映像信号配線と、前記走査線と映像信号配線との各交差部に形成された薄膜トランジスタと、前記薄膜トランジスタに接続された画素電極を、備えた液晶表示装置において、前記薄膜トランジスタ素子のゲート絶縁膜にプラズマシリコン窒化膜とダイヤモンドライクカーボン膜の２層膜または、プラズマシリコン窒化膜とアモルファスカーボン膜の２層膜を用いる。
【００２４】
〔手段１５〕基板上に走査線と映像信号配線と前記走査線と映像信号配線との各交差部に形成された薄膜トランジスタと前記薄膜トランジスタ素子に接続された画素電極を備えた液晶表示装置において、前記薄膜トランジスタ素子のゲート絶縁膜にアルミニウムの陽極酸化膜とプラズマシリコン窒化膜とダイヤモンドライクカーボン膜の３層膜または、アルミニウムの陽極酸化膜とプラズマシリコン窒化膜とアモルファスカーボン膜の３層膜またはプラズマシリコン窒化膜とシリコン酸化膜とアモルファスカーボン膜またはプラズマシリコン窒化膜とシリコン酸化膜とダイヤモンドライクカーボン膜の３層膜を用いる。
【００２５】
〔手段１６〕前記薄膜半導体素子の半導体層を、ポリシン層とアモルファスシリコン層とｎ＋アモルファスシリコン層の３層またはポリシリコン層とアモルファスシリコン層とｎ＋マイクロクリスタルシリコン層の３層または、アモルファス炭化シリコン層とアモルファスシリコン層とｎ＋アモルファスシリコン層の３層または、アモルファス炭化シリコン層とアモルファスシリコン層とｎ＋マイクロクリスタルシリコン層の３層から構成した。
【００２６】
〔手段１７〕手段１４，１５に記載のアクティブ素子においてダイヤモンドライクカーボン層とポリシリコン層とアモルファスシリコン層とｎ＋アモルファスシリコン層の４層または、アモルファスカーボン層とポリシリコン層とアモルファスシリコン層とｎ＋アモルファスシリコン層の４層をそれぞれの界面を大気中にさらさずに連続成膜する。
【００２７】
〔手段１８〕手段１４，１５に記載のアクティブ素子においてダイヤモンドライクカーボン層またはアモルファスカーボン層の膜厚が２オングストロームから２０００オングストロームの膜厚になるように成膜する。
【００２８】
〔手段１９〕少なくとも一方が透明な一対の基板と前記基板間にはさまれた液晶組成物層と前記基板のいずれか一方の基板の向き合った表面に、マトリックス状に配置された複数の走査線と映像信号配線、および共通電極と対をなす画素電極と、アクティブ素子を備えた液晶表示装置において、前記共通電極と共通電極と対をなす画素電極の両方の電極の上に形成された配向膜の高さよりも、両方の電極にはさまれたバックライトの光が透過する領域に形成された配向膜の高さの方が高くなるようにする。
【００２９】
〔手段２０〕手段１９において共通電極と共通電極と対をなす画素電極の両方にはさまれた、バックライト光が透過する領域に形成された凸部領域が、共通電極と画素電極の両方に対して０．１μｍから３μｍ程度かさなりあうようにした。
【００３０】
〔手段２１〕少なくとも一方が透明な一対の基板と前記基板間に、はさまれた液晶組成物層と、前記基板のいずれか一方の基板の向き合った表面にマトリックス状に配置された複数の走査線と映像信号配線、および共通電極と対をなす画素電極とアクティブ素子を備えた液晶表示装置において、アクティブ素子の形成された基板側の配向膜または、アクティブ素子の形成された基板とカラーフィルター基板の両方の配向膜に、高分子型帯電防止材（ポリエチレンオキシド，ポリエーテルエステルアミド，ポリエーテルアミドイミド，エチレンオキシド−エピフロヒドリン共重合体，ポリエチレングリコールメタクリレート共重合体，カルボベタイングラフト共重合体，ボロンエステル高分子電荷移動型結合体）を０．１％〜１０％程度混入させることで配向膜のシート抵抗値を１×１０１２Ω／□から１×１０１４Ω／□の範囲に設定した。
【００３１】
〔手段２２〕手段２１で用いた高分子型帯電防止材料であるポリエーテル類やベタイン類、ボロンエステル類を主鎖中に持つジアミン化合物と、テトラカルボン酸化合物を原料とするポリアミック酸をポリアミック酸タイプの配向膜やポリイミドタイプの配向膜にブレンドすることで、横電界方式液晶モードの配向膜のシート抵抗値を１×１０１２Ω／□から１×１０１４Ω／□の範囲に設定した。
【００３２】
〔手段２３〕手段２１または手段２２に記載の配向膜を用い、２枚の基板間にはさまれた液晶組成物にフッ素系の液晶のみを使用した。
【００３３】
〔手段２４〕手段２１に記載されている高分子型帯電防止剤であるポリエーテル類や、ベタイン類、ボロンエステル類を高分子接着剤に混入し接着材のシート抵抗値を１×１０７Ω／□から１×１０１２Ω／□の範囲に設定した偏光板を用いる。
【００３４】
〔手段２５〕手段２４で用いた偏光板の基材フィルムの表面にダイヤモンドライクカーボンをコーティングした。
【００３５】
〔手段２６〕少なくとも一方が透明な一対の基板と、前記基板間にはさまれた液晶組成物層と、前記基板のいずれか一方の基板の向き合った表面にマトリックス状に配置された複数の走査線と映像信号配線、および共通電極と対をなす画素電極およびアクティブ素子を備えた液晶表示装置において、基板の両方の表面、または、アクティブ素子やカラーフィルターを形成しない片方の表面のみに、チタンやインジウムやスズや亜鉛の酸化物を含む抵抗薄膜をディッピング法やスピンコート法やフレキソ印刷法で塗布し、焼成して形成した。
【００３６】
〔手段２７〕手段２６の製造法で形成された抵抗薄膜のシート抵抗値を１０８Ω／□〜１０１３Ω／□の範囲に設定した。
【００３７】
〔手段２８〕アクティブマトリックス型液晶表示セルを形成する時、メインシールの接着している部分の両側にメインシールの周辺全領域にわたり配向膜でメインシールをとりかこむようにした。
【００３８】
〔手段２９〕少なくとも一方が透明な一対の基板と、前記基板間に、はさまれた液晶組成物層と前記基板のいずれか一方の基板の向き合った表面に、マトリックス状に配置された複数の走査線と、映像信号配線を備えた液晶表示装置の製造工程で、前記基板にポリイミド配向膜を塗布する時に基板の最外周全領域をポリイミドで連続塗布した。
【００３９】
〔手段３０〕少なくとも一方が透明な一対の基板と前記基板間にはさまれた液晶組成物層と前記基板のいずれか一方の基板の向き合った表面に、マトリックス状に配置された複数の走査線と、映像信号配線を備えた液晶表示装置において、透明な基板にブラックマスクを形成するプロセスとして次の工程を用いる。
ｉ）基板の上に酸化チタン膜または、酸化亜鉛膜または酸化チタンと酸化亜鉛の複合酸化膜を形成する。
ｉｉ）ブラックマスク用のホトマスクを用いて紫外線を照射する。この場合ブラックマスクの形成される部分には紫外線を照射しない。
ｉｉｉ）紫外線を照射された領域に水を吸着させる。
ｉｖ）水の吸着していない領域に黒色インクを塗布する。
【００４０】
〔手段３１〕透明な基板にブラックマスクを形成するプロセスとして次の工程を用いる。
ｉ）基板の上に酸化チタン膜または酸化亜鉛膜または酸化チタンと酸化亜鉛の複合酸化膜を形成する。
ｉｉ）前記金属酸化膜の上にシリコン系または、フッ素系のはっすい処理をほどこす。
ｉｉｉ）ブラックマスク用のホトマスクを用いて紫外線を照射する。この場合ブラックマスクの形成される部分のみに紫外線を照射する。
ｉｖ）紫外線の照射された領域に黒色インクを塗布する。
【００４１】
〔手段３２〕手段３０，または手段３１のプロセスによってブラックマスクを形成した基板にＲ，Ｇ，Ｂ３色のカラーフィルターをインクジェット法やフレキソ印刷法を用いて形成した。
【００４２】
〔手段３３〕手段１，３０，３１に用いた酸化チタン膜または、酸化亜鉛膜または、酸化チタンと酸化亜鉛の複合酸化膜の膜厚を０．１μｍから１０μｍ以下とした。
【００４３】
〔手段３４〕手段１４または手段１５に記載のアクティブ素子においてダイヤモンドライクカーボン層とアモルファスシリコン層とｎ＋アモルファスシリコン層の３層、または、ダイヤモンドライクカーボン層とアモルファスシリコン層とｎ＋マイクロクリスタル層の３層、または、アモルファスカーボン層とアモルファスシリコン層とｎ＋アモルファスシリコン層の３層、またはアモルファスカーボン層とアモルファスシリコン層とｎ＋マイクロクリスタルシリコン層の３層を、それぞれの界面を大気中にさらさずに連続成膜する。
【００４４】
〔手段３５〕手段１６に記載のアクティブ素子においてポリシコン層とアモルファス炭化シリコン層を２オングストロームから５００オングストロームの膜厚でアモルファスシリコン層は３００オングストロームから２０００オングストロームの膜厚で形成する。
【００４５】
【作用】
従来のＴＮ液晶モード用の薄膜トランジスタ素子基板の断面図は図１のとうりである。従来のＩＰＳ液晶モード用の薄膜トランジスタ素子基板の断面図は図２のとうりである。両方ともにゲート絶縁膜と半導体膜とパッシベーション膜の３層をガラス基板全面に堆積する製造方法を用いている。ホトマスク工程は全工程で５回必要である。走査線の金属はアルミニウムの合金系とキャップメタルとしてモリブデンやチタン、クロム，タンタルなどが用いられる。
従来の製造方法では、これらの金属は、真空スパッタリング方法によってガラス基板上に堆積された後、ホトレジストを塗布し、露光、現像、エッチングしてからホトレジストを除去する。ガラス基板が大きくなればなるほど真空装置も大型になりコストも急激に高くなる。さらに問題なのは基板が大きくなるとスループットは低下する傾向があることです。
このため、生産量を増加させるには、大きなクリーンルームを作り装置の台数を増加させる方法が用いられた。投資コストもランニングコストも非常に高いものになってきた。従来のプロセスを採用していては、コストダウンに限界があった。
【００４６】
手段１，２，３，４，３３を用いることで高価な真空装置を用いないで低抵抗な銅走査線を形成することが可能となる。
無電界メッキ処理には、バッチ処理が可能でありスループットの大幅な改善ができる。レジスト工程を用いないのでレジストのはくり工程が必要なくなるので工程の大幅な短縮が可能となる。
【００４７】
手段１，５，６，７，８，９，１０を用いることで従来最低でも５回必要となっていたホトリソ工程が２回から３回で終了することになり大幅な工程短縮が可能となり、大幅なコストダウンと生産性効率向上が実現できる。量産工場のクリーンルーム面積も縮少化でき、高価なレジストコーター、露光装置、現像装置、真空スパッタリング装置が従来の半分以下ですむので初期の投資コストも大幅に縮少できる。
【００４８】
手段１１，１２，１３を用いることで薄膜半導体トラジスタ素子の半導体層を従来の半分以下にすることができるようになるのでプラズマＣＶＤ装置の生産効率を向上することができる。ｎ＋層とリンの拡散した半導体層を酸化する速度は酸素プラズマ中に紫外光を強く照射することで大幅に大きくなる。従来酸化速度が遅いために量産に用いられなかったが、手段１２，１３を用いることで量産に用いることが可能となった。ｎ＋層をエッチングする場合には塩素系やフッ素系のガスを用いなければならず排ガス処理装置のランニングコストも必要であったが、本プロセスと本装置を用いることでランニングコストの安いプロセスを実現できる。
【００４９】
手段１４，１５，１６，１７，１８，３４，３５を用いることで電子移動度の低いアモルファスシリコンの特性を大幅に改善できる。表示面積を大きくしても解像度が向上しなければ美しい映像を表現することはできない。従来のアモルファスシリコンのみを用いた薄膜トランジスタでは走査線の本数は１２００本程度が限界であったが、本発明の構造により２０００本程度まで本数を増加させることが可能である。プロセスそのものは従来のものとほとんど同じプロセスですみコスト増加は非常にわずかなものにおさえることが可能である。
【００５０】
手段１９，２０を用いることで横電界方式液晶生産工程のラビング処理不良を激減することができる。従来の横電界方式の薄膜トランジスタ素子基板は、図２のようであり、バックライトの光が透過する領域は、共通電極や画素電極よりもへこんでおり、ポリイミド配向膜を塗布してラビング処理する場合、ラビングの布の毛先きがあたりにくい構造となっていた。むりにラビング密度をあげると配向膜がこすれて薄くなり膜はがれが多発した。
本発明の手段１９，２０を用いることでバックライトの光が透過する領域の配向膜は、ラビングされやすくなり膜はがれは発生しなくなり大幅な歩留りを向上できる。
【００５１】
手段２１，２２，２３，２８を用いることで横電界方式液晶表示装置の信頼性を大幅に向上できる。従来の横電界方式液晶モードでは残像を防止するために液晶そのものに抵抗をもたせていた。抵抗をさげるためにシアノ系の液晶をフッ素系の液晶にブレンドしていた。シアノ系の液晶化合物は、加水分解しやすく温度特性も悪るい。導光板タイプのバックライトユニットを用いた場合ランプに近い領域と画面中央部での温度差が大きく液晶セル内部での液晶の抵抗値が大きく異なる現象が発生する。このため表示画面領域の周辺ムラが多発しやすかった。本発明を用いると液晶組成物は信頼性に実績のあるフッ素系の液晶だけを使用することができるようになるのでムラの発生は激減する。さらにアクティブ基板とＣＦ基板をはりあわせたすきまに水分が侵入すると、シール周辺ムラが発生しやすくなるが、シールの両側にポリイミド配向膜が印刷されていると水の浸入がなくなり信頼性を向上できる。
【００５２】
手段２４，２５，２６，２７を用いることで横電界方式液晶表示装置の静電気に対する画像変化を防止できる。従来の横電界方式液晶表示装置では、アクティブマトリックス基板やＣＦ基板の外側面に数１００Åの透明導電膜を真空スパッタリング法を用いて形成していた。この方式では、装置コストが高くスループットも低くかった。本方式を用いることでコストの安い静電気対策が可能となる。
【００５３】
手段２９を用いることで、２枚の基板を合着した後、合着ガラス基板をフッ酸溶液中に投入してもフッ酸液は合着基板のすきまにしみこまない。本発明によってコストｕｐせずに合着ガラス基板を薄くエッチングすることが可能となる。４０インチの液晶パネルを作ってもガラス板厚を全体で１ｍｍ以下にすることが可能となり薄型軽量化を実現できる。
【００５４】
手段３０，３１，３２，３３を用いることでレジスト工程が必要なくなり、露光プロセス１回でカラーフィルターを生産することが可能となる。生産工程の大幅な短縮化・簡素化が可能となり小さなクリーンルームでも量産可能となり大幅なコストダウンを実現できる。
【００５５】
【実施例】
〔実施例１〕図３は本発明の第１の実施例の工程説明図である。
ガラス基板の上に酸化チタン膜または酸化亜鉛膜または酸化チタンと酸化亜鉛の複合酸化膜を形成する。その上にパラジウムイオンを吸着させる。走査線用のホトマスクを用いて紫外線を基板に照射する。
パラジウムイオンを洗い流す。次に無電界メッキの手法を用いてパラジウムの上に銅を成長させる。この工程では酸化チタン膜や酸化亜鉛膜を用いているが、これらの膜は紫外線を当てると電子と正孔を作る光触媒効果があり、紫外線が照射された所のパラジウムイオンだけが金属パラジウムに還元される。金属パラジウムは基板に残り、パラジウムイオンは、洗い流される。残った金属パラジウムを核として銅を析出させる。
可視光に対して透明で紫外線に対して光触媒効果を持っている金属酸化膜であれば酸化チタンや酸化亜鉛以外のものでも良い。
本発明ではパラジウムイオンを利用しているが、無電界メッキの足場となるものであれば、なんでもよい。金，ルテニウム，ロジウム，オスミウム，イリジウムプラチナなどのイオンでも適用可能である。コスト的な点からは銀，ルテニウム，パラジウムが低価格である。比抵抗の点からは銀，金，ロジウム，イリジウムがすぐれている。上記パラジウム金属を核として銅を析出させた後、銅は酸化されやすいので銅の表面にＮｉメッキをほどこす。Ｎｉメッキは無電界メッキでもよいし電気メッキでもよい。
本発明では走査線用のホトマスクを用いて、紫外線を必要な部分に照射しているが、ホトマスクを用いずにスポット状の紫外線を走査する方法でも必要な部分に紫外線を照射して走査線を形成可能である。
図６７にあるようにはじめから印刷法を用いて走査線の形状にパラジウムイオンを吸着させてからＨ２プラズマ処理などによりパラジウムイオンを金属パラジウムに還元する。この後無電界メッキ法を用いて金属パラジウムの上に銅を成長させる方法も可能である。
無電界メッキで成長させた金属が銅の場合、後の工程で酸化されやすいので銅の表面にＮｉメッキをほどこすとよい。
【００５６】
手段１で用いられている走査配線の形成方法は液晶ばかりでなくプラズマディスプレイパネルやＥＬ表示パネルの走査配線にも利用可能である。ガラス基板ばかりでなくポリイミドテープを用いたＴＡＢやＣＳＰやＢＧＡの銅配線、ガラスエポキシ基板を用いたプリント回路基板の銅配線形成にも応用可能である。ＩＣの銅配線用プロセスとしても利用できる。この場合バリヤ層としてＴａもしくはＴａＮをスパッタリング法で堆積した後、同じスパッタリング法でパラジウムを連続堆積してから銅を無電界メッキする。電気メッキ法では表面の形状によって膜厚ムラが発生しやすいが無電界メッキではこのようなことは発生しない。深い穴の中に銅をうめこむ場合にはバリヤ層のＴａやＴａＮをスパッタリング法で堆積した後、パラジウムイオンを吸着させた後Ｈ２プラズマ処理による還元法を用いてパラジウムイオンを還元してから無電界メッキにより銅を成長させ穴をうめこむとよい。
【００５７】
〔実施例２〕図４は、本発明の第２の実施例の断面図である。
ガラス基板全面に透明な光触媒膜▲１９▼をコーティングしてあるが走査線を形成する領域のみに光触媒膜を部分的にコーティングしてもよい。
実施例１で記載した方法を用いて走査線（ゲート電極）▲２▼と共通電極▲１８▼を形成した後、ゲート絶縁膜▲４▼とアモルファスシリコン半導体膜▲５▼とｎ＋アモルファスシリコン膜▲６▼を局所的に部分堆積している。堆積後走査線端子部▲３▼は、金属電極が露出している。それから映像信号配線▲７▼と液晶駆動電極▲１７▼と走査線端子部接合金属電極▲２５▼を同時に形成するために、金属膜をスパッタリング方式で堆積する。透過光量変調ホトマスク（図５０……ホトマスク断面図）（図６０……ホトマスク平面図）を用いてポジレジストを露光すると図６１のような断面形状が得られる。本発明で用いた透過光量変調ホトマスクは、解像力の１／１０から１／５程度のパターンを用いて平均透過光量を調整しているが、アメリカのキャニオンマテリアル社のＨＥＢＳ（Ｈｉｇｈ  Ｅｎｅｒｇｙ  Ｂｅａｍ  Ｓｅｎｓｉｔｉｖｅ）ガラスプレートを用いても同様な透過光量変調ホトマスクを作成することが可能である。
未露光部のポジレジスト膜厚▲６５▼は１．２〜２．０μｍ程度であり、半透過光量領域の露光領域のポジレジスト膜厚▲６６▼は、０．０５〜０．２μｍ付近を利用する。図６２は、本発明で用いたプロセスフローの図である。ｎ＋層の上の金属層はウェットエッチングで加工して映像信号配線と液晶駆動用の画素電極と端子部領域のみを残す。次にドライエッチングで必要のない領域のｎ＋層とノンドープ半導体層を除去する。それから薄膜トランジスタ素子のチャネル部分▲６３▼の薄く残ったポジレジストをプラズマアッシング処理により除去してから、チャネル部の金属層とｎ＋層を前と同じウェットエッチングとドライエッチングにより除去する。次にホトレジストをはくりした後パッシベーション膜を局所的に部分堆積してアクティブ素子基板が完成する。
ホトマスクプロセスは全工程で２回だけであるが、ホトレジスト工程は１回だけしか用いていない。
【００５８】
〔実施例３〕図５は本発明の第３の実施例の断面図である。共通電極を走査線と同時に形成しないで、一番最後にパッシベーション膜の上に形成するプロセスになっている。ホトマスクプロセスは、全工程で３回である。ホトレジスト工程は２回だけである。
【００５９】
〔実施例４〕図６は、本発明の第４の実施例の断面図である。第２の実施例とほとんど同じであるが、パッシベーション膜を基板全面に堆積した後端子部の部分をエッチングしてコンタクトホールを形成している。ホトマスクプロセスは全工程で３回ある。ホトレジスト工程は２回だけである。
【００６０】
〔実施例５〕図７は、本発明の第５の実施例の断面図である。実施例１により走査線▲２▼を形成後、ゲート絶縁膜▲４▼を局所的に部分堆積する。アモルファスシリコン半導体層▲５▼とｎ＋アモルファスシリコン膜▲６▼は、基板全面に堆積する。次に金属膜を全面に堆積してから、映像信号配線▲７▼と、液晶駆動電極▲１７▼を同時形成するために金属膜をウェットエッチングやドライエッチングによりパターンニング加工した後金属膜がなくなった領域のｎ＋アモルファスシリコン膜も同様にエッチングして除去する。それから基板全面にパッシベーション膜を堆積して、薄膜トランジスタ素子のチャネル部と、映像信号配線と液晶駆動電極を分離させるために余分な領域のパッシベーション膜とアモルファスシリコン半導体膜を除去する。この時同時に端子部の電極を被覆している余分なパッシベーション膜とアモルファスシリコン半導体膜も除去する。パッシベーション膜は、全面堆積でなく局所的な部分堆積でもよい。
【００６１】
〔実施例６〕図８は、本発明の第６の実施例の断面図である。
実施例５とほぼ同じ考え方のプロセスである。実施例１により走査線▲２▼を形成後、ゲート絶縁膜▲４▼とアモルファスシリコン半導体層▲５▼とｎ＋アモルファスシリコン膜▲６▼を局所的に部分堆積する。堆積後走査線の端子部▲３▼は金属電極が露出している。次に映像信号配線▲７▼と液晶駆動電極▲１７▼を同時に形成するために金属膜をスパッタリング法を用いて堆積する。金属膜をウェットエッチングやドライエッチングを用いてパターンニング加工した後、金属膜がなくなった部分のｎ＋層も同様にドライエッチングにより除去する。それから基板全面にパッシベーション膜を堆積して、薄膜トタンジスタ素子のチャネル部分と映像信号配線と液晶駆動電極を分離させるために余分な領域のパッシベーション膜とアモルファスシリコン半導体層を除去する。ホトマスクプロセスは全工程で３回である。ホトレジスト工程は２回だけである。
【００６２】
〔実施例７〕図９は、本発明の第７の実施例の断面図である。実施例１により走査線▲２▼を形成後、ゲート絶縁膜▲４▼とアモルファスシリコン半導体層▲５▼とｎ＋アモルファスシリコン膜▲６▼を局所的に部分堆積する。
次に金属膜を基板全面に堆積し映像信号配線と液晶駆動電極とをパターンニングする。金属の除去された部分のｎ＋アモルファスシリコン膜とアモルファスシリコン半導体層を除去してから、再度透明導電膜や金属膜を基板全面に堆積する。次に映像信号配線と液晶駆動電極とを電気的に分離するために、薄膜トランジスタ素子のチャネル部分の最初の金属膜とｎ＋アモルファスシリコン膜を除去する。最後に局部的にパッシベーション膜を堆積する。ホトマスクプロセスは全工程で３回である。ホトレジスト工程は２回だけである。
【００６３】
〔実施例８〕図１０，図１２，図５１は、本発明の第８の実施例の断面図である。ガラス基板に光触媒層をアクティブ素子側の片面側だけに形成したのが図１０，図１２，であり図５１は、基板の両面に光触媒層を形成している。実施例１により走査線▲２▼と共通電極▲１８▼を同時に形成した後、ゲート絶縁膜▲４▼と、アモルファスシリコン半導体膜▲５▼とｎ＋アモルファスシリコン膜▲６▼を局所的に部分堆積する。次にアモルファスシリコン半導体膜とｎ＋アモルファスシリコン膜をパターンニングしてトランジスタのチャネル部分を形成する。その後、金属膜を基板全面に堆積してから映像信号配線▲７▼と液晶駆動用画素電極▲１７▼をパターンニングする。次にトランジスタのチャネル部分のｎ＋層を除去してから最後に局部的にパッシベーション膜を堆積する。図１２の場合には、液晶駆動用画素電極▲１７▼の下にアモルファスシリコン層が存在しているが、まったく同じプロセスで作ることができる。
ホトマスクプロセスは全工程で３回である。ホトレジスト工程は２回だけである。
【００６４】
〔実施例９〕図１１は、本発明の第９の実施例の断面図である。実施例１により走査線▲２▼を形成後、ゲート絶縁膜▲４▼とアモルファスシリコン半導体膜▲５▼とエッチングストッパー膜▲２６▼を局所的に部分堆積する。堆積後走査線の端子部▲３▼は、金属電極が露出している。次にトランジスタのチャネル部を形成するための領域だけにエッチングストッパー膜▲２６▼を残こし、他の領域は、有効画素領域周辺半導体層以外のエッチングストッパー膜はすべて除去する。その後、オーミックコンタクトをとるためにｎ＋アモルファスシリコン膜または、ｎ＋マイクロクリスタルシリコン層を局部的に堆積する。イオンシャワードービングやイオンインプランテーションを有効画素領域と静電気対策用保護トランジスタ領域のみに実施することでもオーミックコンタクトを得ることは、可能である。
次に映像信号配線と液晶駆動電極を形成するために金属膜を基板全面に堆積する。映像信号配線と液晶駆動電極をパターンニングしてから、よぶんなｎ＋アモルファスシリコン膜とアモルファスシリコン半導体膜を除去する。最後にパッシベーション膜を局部的に堆積する。本工程では最後のパッシベーション膜は絶対に必要というわけではない。ホトマスクプロセスは全工程で３回である。ホトレジスト工程は２回だけである。
【００６５】
〔実施例１０〕図１３，図１４，図１５，図１６，図５２，図５３は、本発明の第１０の実施例の回路モデルと回路の配置図と回路のパターンの平面図である。静電気対策用の保護アクティブ素子▲３１▼は、有効画素の２辺以上に形成されており、共通電極と映像信号配線の接合領域と、共通電極と走査線の接合領域は、ゲート絶縁膜の堆積領域外に存在しており、静電気対策用の保護アクティブ素子と上記接合領域は、すべて完全にパッシベーション膜により被覆されている。
図５２，図５３は、実施例８に記載したプロセスで形成した静電気対策用保護アクティブ素子の平面図である。実施例３，４，５，６，７に記載したプロセスでも同様な静電気対策用保護アクティブ素子を形成することは可能である。液晶画面が大型化すればするほど静電気の帯電エネルギーは大きくなり量産ラインでの歩留りを大きく左右する。
ホトマスク工程とホトレジスト工程を削減しても静電気対策用保護アクティブ素子を形成できなければ高歩留りは確保できない。
【００６６】
〔実施例１１〕図１７，図１８，図２５，図５４は本発明の第１１の実施例の断面図である。ガラス基板が大型化するにつれアモルファスシリコン半導体を堆積するプラズマＣＶＤ装置の放電電極の表面面積に対するアース側に接地された表面積が縮少する傾向にありガラス基板の表面プラズマ電位が高くなる。このためプラズマ窒化膜の膜質は向上するがアモルファスシリコン半導体を堆積する時、プラズマ窒化膜の界面にダメージを得えてしまう。このためガラス基板が大型化するにつれ薄膜トランジスタ素子の特性が悪化する傾向にあった。さらに表示画面が大型化するにつれ高精細化が要求され、走査線の動作時間は１０μｓｅｃ以下になってきている。薄膜トランジスタの性能を向上するために本発明では、ゲート絶縁膜とアモルファスシリコン半導体の界面にポリシリコン半導体層を形成した。ポリシリコン半導体層とアモルファスシリコン半導体層は真空をやぶらないで連続堆積する。ポリシリコン半導体層の膜厚は３００Å〜５００Åもあれば十分である。
【００６７】
〔実施例１２〕図１９，図２０，図２６，図５５は、本発明の第１２の実施例の断面図である。実施例１１と同様に薄膜トランジスタの性能を向上するために本発明では、ゲート絶縁膜とアモルファスシリコン半導体の界面にダイヤモンドライクカーボン層またはアモルファスカーボン層とポリシリコン半導体層を形成している。カーボン層とポリシリコン半導体層とアモルファスシリコン半導体層は、真空をやぶらずに三層連続堆積する。カーボン層は数Å程度あれば十分な効果があり、電子移動度を大幅に向上できる。
【００６８】
〔実施例１３〕図２１，図２２，図５６は本発明の第１３の実施例の断面図である。実施例１１，実施例１２では薄膜トランジスタのチャネル部分のｎ＋アモルファスシリコン膜をドライエッチングにより除去していたが、この場合にはアモルファスシリコン半導体膜▲３２▼は最低でも１０００Å程度の膜厚が必要であった。本発明の場合ポリシリコン半導体層が３００Å〜５００Å程度あるのでアモルファスシリコン半導体膜▲３２▼は５００Å程度あれば十分に満足できる特性が得られる。ｎ＋アモルファスシリコン膜またはｎ＋マイクロクリスタルシリコン膜の膜厚はオーミックコンタクトがとれれば５０Å〜１００Å程度で十分である。本発明の場合ｎ＋アモルファスシリコン膜やｎ＋マイクロクリスタルシリコン膜をプラズマ酸化により絶縁膜化するプロセスを用いている。
【００６９】
〔実施例１４〕図２３，図２４，図５７は本発明の第１４の実施例の断面図である。実施例１２と同様にゲート絶縁膜とアモルファスシリコン半導体の界面にダイヤモンドライクカーボン層またはアモルファスカーボン層とポリシリコン半導体層を形成している。カーボン層とポリシリコン半導体層とアモルファスシリコン半導体膜は、真空をやぶらずに三層連続堆積する。カーボン層は数Å程度あれば十分な効果がある。実施例１３と同様に本発明の場合ｎ＋層をエッチングせずにプラズマ酸化するためにアモルファスシリコン半導体膜▲３２▼は５００Å程度あれば十分である。
【００７０】
〔実施例１５〕図２７，図５８は本発明の第１５の実施例である。実施例１３，実施例１４のプロセスで使用するプラズマ酸化装置の断面図である。ｎ＋アモルファスシリコン膜やｎ＋マイクロクリスタルシリコン膜は酸化されやすいがノンドープのアモルファスシリコン半導体膜▲３２▼は酸化速度が遅い。不純物のリンの拡散層を完全に酸化しなければ実施例１３，実施例１４の薄膜トランジスタ素子のリーク電流を低減できない。本発明の装置では、酸化速度をはやめるためにアクティブ素子基板に強力な紫外線を照射するためのランプ▲３６▼を設置してある。
紫外線照射の状態でプラズマ酸化処理をおこなう。基板をのせているサセプターには高周波電圧を印加している。メッシュ状のアース電極▲３９▼の開口部から紫外線が透過できるようにする場合と、スダレ状の電極に交流電圧を印加できるようにし、スダレ状の電極の開口部から紫外線を透過する場合とがある。
【００７１】
〔実施例１６〕図２９，図３０，図３１，図６６は、本発明の第１６の実施例の断面図である。従来の構造は図２８にあるように光の透過する領域の配向膜は、共通電極▲１８▼や液晶駆動電極▲１７▼の上に塗布された配向膜よりもくぼんだ位置にある。このためにラビング布でラビング処理をした時に布の毛先きが十分に光の透過する領域の配向膜にあたらない。横電界方式の液晶モードでは従来構造の場合、ラビング密度が十分にはいらない場合が生じやすい。さらに、横電界方式のアクティブ素子基板は、プラズマ窒化膜で有効画素領域が被覆されているために配向膜との接着力が非常に弱いため、ラビング強度をあげると配向膜がはがれやすく配向不良が多発しやすかった。本発明の場合、従来構造とは逆に光の透過する領域の配向膜の位置が共通電極▲１８▼や液晶駆動電極▲１７▼の上に塗布された配向膜よりもとび出た位置にある。このためラビング処理の時ラビング布の毛先きが配向膜にあたりやすいので十分なラビング密度が得られ液晶分子の安定した配向が得られる。図２９では共通電極を形成した後、透明平坦化絶縁膜▲４４▼を光が透過する領域に形成している。
図３０ではパッシベーション膜を堆積後透明平坦化絶縁膜▲４５▼を光が透過する領域に形成している。図３１では、共通電極▲１８▼を形成する前にガラス基板をエッチングして光が透過する領域がとび出た構造になるようにしている。プロセス的には図３０の場合ネガタイプの透明レジストを有効画素領域に塗布し、裏面から紫外光を照射することで精度よくこの構造を再現できる。図６６にあるように共通電極▲１８▼と液晶駆動電極▲１７▼の電極エッジ部から電極の内部への透明平坦化絶縁膜▲４５▼のオーバーラップ幅▲７３▼，▲７４▼は、裏面露光の光の方向を制御することで０．１μｍから３μｍ程度まで自由にコントロール可能である。本発明のように電極エッジ部を被覆することで電極エッジ部の電界集中を緩和できるのでディスクリネーションの発生を防止できる。
【００７２】
〔実施例１７〕図６８，図７０，図７２，図７４は、本発明の第１７の実施例である。アルミニウム合金ゲート金属▲７６▼を陽極酸化処理してアルミニウムの陽極酸化膜▲７７▼を形成した後、プラズマ窒化膜▲７８▼を堆積する。その後アモルファスカーボン膜またはダイヤモンドライクカーボン膜を堆積してからアモルファスシリコン半導体膜▲３２▼とｎ＋アモルファスシリコン膜▲６▼を堆積している。カーボン膜はアモルファスシリコン膜が存在している領域のみに残こし、アモルファスシリコン膜のない領域にはカーボン膜▲３４▼は残らないようにする。カーボン膜▲３４▼がアモルファスシリコン膜以外の領域に残る場合、映像信号配線のはくり断線が多発しやすくなるからである。カーボン膜は数Å程度あれば、界面準位低減の効果があり薄膜トランジスタ素子の電子移動度を大幅に向上できる。
【００７３】
〔実施例１８〕図６９，図７１，図７３，図７５は、本発明の第１８の実施例である。走査線▲２▼の上にプラズマ窒化膜▲７８▼を堆積した後、シリコン酸化膜を堆積する。その後アモルファスカーボン膜またはダイヤモンドライクカーボン膜を堆積してからアモルファスシリコン半導体膜▲３２▼とｎ＋アモルファスシリコン膜を堆積する。カーボン膜は数Å程度あれば、十分に電子移動度を向上できる。実施例１７と同様に薄膜トランジスタのアモルファスシリコン膜が存在する領域のみにカーボン膜を残すようにする。
実施例１７，実施例１８ともに実施例１２と同様にカーボン膜▲３４▼とアモルファスシリコン半導体膜▲３２▼とｎ＋アモルファスシリコン膜▲６▼は、真空をやぶらずに連続堆積することが薄膜トランジスタ特性向上に重要である。実施例１７，実施例１８ともにカーボン膜は界面準位密度低減効果がある。カーボン膜はゲート絶縁膜として作用しており実施例１７，実施例１８ではゲート絶縁膜は３層構造となり走査線と映像信号配線のショートを大幅に低減できる。
【００７４】
〔実施例１９〕図３２，図５１は本発明の第１９の実施例である。カラーフィルター用ガラス基板▲５１▼や薄膜トランジスタ素子用ガラス基板▲１▼の基板の両面に透明高抵抗膜がコートされている。この膜は静電気帯電防止の効果がありシート抵抗値が１０８Ω／□から１０１３Ω／□の範囲にあればよい。酸化チタン、酸化タンタル、酸化ジルコニウム、酸化インジウム，酸化スズなどの複合金属酸化膜から形成されている。両面形成の場合ディッピング法により塗布後、焼成することで硬い膜が得られる。片面形成の場合には、スピンコート法やフレキソ印刷法で塗布した後焼成する。
【００７５】
〔実施例２０〕図３３，図３４，図３６は、本発明の第２０の実施例の断面図と平面図である。従来の配向膜塗布形状は図３５にあるようにメインシールライン▲５５▼の外側には配向膜は塗布されていない。
本発明の配向膜塗布形状は、図３４にあるようにメインシールライン▲５５▼の両側に配向膜を塗布している。ＬＣＤセルに分離した時の断面図が図３３である。ガラスの切断した端部まで配向膜が存在するために液晶注入して注入口を封止した後の洗浄プロセスで洗浄液がＬＣＤセルのすき間に浸入することを防止できる。このためシール周辺からの水分の浸入が減少し、シール周辺ムラの発生が防止できる。横電界方式液晶モードでは液晶化合物としてシアノ系の液晶が混入されているためにＬＣＤセル内部に水分が浸入するとシアノ系の液晶が加水分解して液晶の特性変化が生じやすかった。本発明によりこの問題を大幅に改善できる。
【００７６】
〔実施例２１〕図３８，図７７は本発明の第２１の実施例の平面図と断面図である。従来の配向膜の印刷パターンは図３７のように有効画素領域のみにポリイミド配向膜を塗布していた。この場合には、カラーフィルター基板とアクティブ素子基板を合着した状態でフッ酸水溶液中でガラス基板をエッチングすると毛管現象により合着したすきまにフッ酸水溶液がしみこんでしまう。図３８のような配向膜パターンで基板周辺をかこってしまうと合着した時に図７７のような断面形状となる。実施例２０の図３３と同じような構造となり配向膜によってフッ酸水溶液は、はじかれてしまいガラス基板のすきまにしみこむことができなくなる。本発明のように水溶液のしみこみを配向膜の形状で防止するシーリング方法は信頼性が高く設計の自由度が大きい。ガラス基板の周辺全周を配向膜で塗布できない場合には、図７８のように配向膜の塗布してない部分にメインシール接着材を用いてシールすることで十分なシール効果が得られる。
【００７７】
〔実施例２２〕図３９，図４４，図４５，図４６，図４７，図４８図４９，図５０は本発明で用いる高分子型帯電防止剤の構造式である。
従来は、非イオン性の界面活性剤型帯電防止剤が用いられていたが、分子量が小さく、耐熱性が悪るく、分解しやすかった。ラビング後の洗浄時に配向膜中から脱落しやすく、洗浄後の乾燥に注意をはらわないとムラの発生の原因となっていた。本発明では高分子型帯電防止材料（ポリエチレンオキシド，ポリエーテルエステルアミド，ポリエーテルアミドイミド，エチレンオキシド−エピフロヒドリン共重合体，ポリエチレングリコールメタクリレート共重合体，カルボベタイングラフト共重合体，ボロンエステル高分子電荷移動型結合体）をポリアミック酸タイプの配向膜やポリイミドタイプの配向膜にブレンドすることで配向膜のシート抵抗値を１×１０１２Ω／□から１×１０１４Ω／□の範囲でコントロール可能である。本発明の配向膜を用いることで横電界方式の液晶モードに用いる液晶はすべてフッ素系の液晶だけでも残像の問題が発生しなくなり、ＬＣＤセルの信頼性が大幅に向上する。図４０，図４１，図４２，図４３にあるように主鎖中にボロンエステル類を持つジアミン化合物とテトラカルボン酸化合物を原料とするポリアミック酸をポリアミック酸タイプの配向膜やポリイミドタイプの配向膜にブレンドすることでも同様な効果が得られる。ポリエーテル類やベタイン類を用いても同様な効果が得られる。
【００７８】
〔実施例２３〕図７６は、本発明の第２３の実施例の断面図である。実施例２２で用いた高分子帯電防止剤を偏光板の接着材に混入することで接着材のシート抵抗値を１×１０７Ω／□から１×１０１２Ω／□の範囲に設定している。本発明の偏光板を用いれば、偏光板はりつけ時の静電気トラブルが減少し歩留りが向上する。
さらに偏光板の表面に酸化チタン層とダイヤモンドライクカーボン層▲８０▼をもうけることできずのつきにくい偏光板を作ることができる。
【００７９】
〔実施例２４〕図６３は、本発明の第２４の実施例の工程説明図である。ガラス基板▲５１▼の上に酸化チタン膜、または酸化亜鉛膜または酸化チタンと酸化亜鉛の複合酸化膜を形成する。
カラーフィルターのブラックマスク用ホトマスクを用いて紫外線を照射する。
この場合ブラックマスクの形成される部分には紫外線を照射しない。
次に紫外線の照射された領域に水を吸着させる。それから水の吸着していない領域に黒インクを塗布してから基板を加熱し黒インクを硬化させる。次にＲ，Ｇ，Ｂ三色のカラーフィルターをインクジェット法やフレキソ印刷法を用いて形成する。図６５は本工程により作られたカラーフィルター基板の断面図である。
【００８０】
〔実施例２５〕図６４は、本発明の第２５の実施例の工程説明図である。ガラス基板▲５１▼の上に酸化チタン膜または酸化亜鉛膜または、酸化チタンと酸化亜鉛の複合酸化膜▲１９▼を形成する。その上にシリコン系またはフッ素系のはっすい処理層▲７０▼を形成する。ブラックマスク用のホトマスクを用いて紫外線を照射する。この場合ブラックマスクの形成される部分のみに紫外線を照射する。次に紫外線の照射された領域に黒色インクを塗布し、加熱して黒インクを硬化させる。それからシリコン系またはフッ素系のはっすい処理層▲７０▼を紫外線を全面照射することでとりのぞく。次にＲ，Ｇ，Ｂ三色のカラーフィルターをインクジェット法やフレキソ印刷法を用いて形成する。完成したカラーフィルターは実施例２４と同じく図６５の断面構造をしている。実施例２４，実施例２５で使用している金属酸化膜（光触媒膜）の膜厚は０．１μｍから１０μｍ程度あれば良い。
実施例２４，実施例２５の工程を用いるとホトレジスト工程をまったく使用しないカラーフィルター工程を作ることができる。製造工程の大幅な短縮化が可能となりコストの安い大型画面のカラーフィルターを作ることができる。
【００８１】
【発明の効果】
本発明によれば、アクティブ素子基板の全工程でホトマスク工程の回数を２回から３回程度まで大幅に低減可能となる。
さらにホトレジスト工程は１回から２回程度までに減少できるのでクリーンルームの面積を減少でき、露光装置や洗浄装置、レジスト関連装置やクリーン保管庫の数を大幅に低減できる。初期投資の金額も大幅に低減でき、工場のランニングコストも大幅に改善できる。
工程が短縮化できるので、品質管理もしやすく量産工場の運営人員数も大幅に減少できる。生産効率も大幅に向上しコストの安いアクティブ素子が作れる。横電界方式の液晶モードで一番問題となっていた配向処理のしにくさや残像問題も本発明により解決された。信頼性の高いフッ素系の液晶だけを使用できるのでバックライトの熱による経時変化も生じなくなりＬＣＤモジュール全体の信頼性が向上する。
本発明のカラーフィルター基板はホトレジスト工程はまったくなくホトマスクによるパターン焼きつけの工程が一回だけですむので、従来の顔料レジストを用いたカラーフィルター工程とくらべると大幅な工程短縮化がはかれる。生産コストも大幅に低減できる。
本発明の薄膜トランジスタ素子を用いることで従来のアモルファスシリコントランジスタにくらべて電子移動度を大幅に改善できる。さらに抵抗の低い銅をゲート金属に用いることで走査信号波形の歪をおさえることができ、大型高精細広視野角の液晶パネルを低コストで実現できる。
【図面の簡単な説明】
【図１】従来の縦電界方式薄膜半導体基板の単位画素の断面図
【図２】従来の横電界方式薄膜半導体基板の単位画素の断面図
【図３】本発明の無電界メッキ法を用いたレジスト不要走査線形成プロセスフロー図
【図４】本発明の横電界方式薄膜半導体基板の単位画素の断面図
【図５】本発明の横電界方式薄膜半導体基板の単位画素の断面図
【図６】本発明の横電界方式薄膜半導体基板の単位画素の断面図
【図７】本発明の横電界方式薄膜半導体基板の単位画素の断面図
【図８】本発明の横電界方式薄膜半導体基板の単位画素の断面図
【図９】本発明の横電界方式薄膜半導体基板の単位画素の断面図
【図１０】本発明の横電界方式薄膜半導体基板の単位画素の断面図
【図１１】本発明の横電界方式薄膜半導体基板の単位画素の断面図
【図１２】本発明の横電界方式薄膜半導体基板の単位画素の断面図
【図１３】本発明で使用した静電気対策用保護回路図
【図１４】静電気対策用保護回路図
【図１５】本発明の薄膜半導体素子基板の平面図
【図１６】本発明の薄膜半導体素子基板の平面図
【図１７】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図１８】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図１９】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図２０】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図２１】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図２２】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図２３】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図２４】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図２５】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図２６】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図２７】本発明の紫外光アシスト・プラズマ酸化装置
【図２８】従来の横電界方式液晶表示画素電極の断面図
【図２９】本発明の横電界方式液晶表示画素電極の断面図
【図３０】本発明の横電界方式液晶表示画素電極の断面図
【図３１】本発明の横電界方式液晶表示画素電極の断面図
【図３２】本発明の横電界方式液晶表示用カラーフィルター基板の断面図
【図３３】本発明の液晶セルの断面図
【図３４】本発明の配向膜塗布パターンの平面図
【図３５】従来の液晶セルの注入口付近の平面図
【図３６】本発明の液晶セルの注入口付近の平面図
【図３７】従来の配向膜塗布パターンの平面図
【図３８】本発明の配向膜塗布パターンの平面図
【図３９】ボロン高分子化合物の構造式
【図４０】ボロンを含むジアミン化合物の構造式
【図４１】ボロンを含むジアミン化合物の構造式
【図４２】ボロンを含むジアミン化合物の構造式
【図４３】ボロンを含むジアミン化合物の構造式
【図４４】高分子型帯電防止剤（ポリエチレンオキシド）
【図４５】高分子型帯電防止剤（ポリエーテルエステルアミド）
【図４６】高分子型帯電防止剤（ポリエーテルアミドイミド）
【図４７】高分子型帯電防止剤（エチレンオキシド−エピフロヒドリン共重合体）
【図４８】高分子型帯電防止剤（メトキシポリエチレングリコール（メタ）アクリレート共重合体）
【図４９】高分子型帯電防止剤（カルボベタイングラフト共重合体）
【図５０】高分子型帯電防止剤（高分子電荷移動型結合体）
【図５１】本発明の横電界方式液晶表示用薄膜トランジスタ素子基板の断面図
【図５２】本発明の静電気対策用保護トランジスタ素子の平面図
【図５３】本発明の静電気対策用保護トランジスタ素子の平面図
【図５４】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図５５】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図５６】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図５７】本発明の高移動度低リーク電流薄膜トランジスタ素子の断面図
【図５８】本発明の紫外光アシストプラズマ酸化装置
【図５９】本発明の透過光量調整ホトマスクの断面図
【図６０】本発明の透過光量調整ホトマスクの平面図
【図６１】本発明の透過光量調整ホトマスクを用いて露光・現像処理したポジレジストの断面図。
【図６２】本発明の透過光量調整ホトマスクを用いた薄膜トランジスタ素子のプロセスフロー。
【図６３】本発明のブラックマスクパターン形成のプロセスフロー。
【図６４】本発明のブラックマスクパターン形成のプロセスフロー。
【図６５】本発明のブラックマスクパターン形成法を用いたカラーフィルターの断面図
【図６６】本発明の横電界方式液晶表示画素電極と共通電極と平坦化膜のオーバーラップ部分の断面図
【図６７】本発明の無電界メッキ法を用いたレジスト不要走査線形成プロセスフロー図
【図６８】本発明の高性能薄膜トランジスタ素子の断面図
【図６９】本発明の高性能薄膜トランジスタ素子の断面図
【図７０】本発明の高性能薄膜トランジスタ素子の断面図
【図７１】本発明の高性能薄膜トランジスタ素子の断面図
【図７２】本発明の高性能薄膜トランジスタ素子の断面図
【図７３】本発明の高性能薄膜トランジスタ素子の断面図
【図７４】本発明の高性能薄膜トランジスタ素子の断面図
【図７５】本発明の高性能薄膜トランジスタ素子の断面図
【図７６】本発明の偏光板の断面構造図
【図７７】本発明のカラーフィルター基板とアクティブ素子基板のセル合着断面図
【図７８】本発明の配向膜塗布パターンの平面図とフッ酸水溶液しみこみ防止シール接着材のパターン図
【符号の説明】
１……ガラス基板
２……走査線（ゲート電極）
３……走査線端子部
４……ゲート絶縁膜
５……薄膜半導体層（ノンドープ層）
６……リンをドープしたｎ＋半導体層
７……映像信号配線
８……ドレイン電極
９……映像信号配線端子部
１０……画素電極コンタクト・ホール
１１……走査線端子部コンタクトホール
１２……映像信号配線コンタクトホール
１３……走査線端子部駆動ＩＣ接合電極（透明電極）
１４……画素電極（透明電極）
１５……映像信号配線端子部駆動ＩＣ接合電極（透明電極）
１６……パッシベーション膜
１７……横電界方式液晶駆動電極（画素電極）
１８……横電界方式共通電極
１９……透明光触媒膜
２０……パラジウムイオン吸着層
２１……紫外光
２２……金属パラジウム膜
２３……銅メッキ膜
２４……ニッケルメッキ膜
２５……走査線端子部駆動ＩＣ接合電極（金属電極）
２６……エッチングストッパー絶縁膜
２７……有効画素領域周辺共通電極
２８……共通電極端子部
２９……ゲート絶縁膜局所堆積領域
３０……パッシベーション膜局所堆積領域
３１……静電気対策用保護アクティブ素子
３２……アモルファスシリコン層
３３……ポリシリコン層
３４……アモルファスカーボン層またはダイヤモンドライクカーボン層
３５……ｎ＋−ａ−ｓｉ層が酸化され絶縁膜化した層
３６……紫外線ランプ
３７……紫外線反射ミラー
３８……石英窓ガラス
３９……ワイヤーメッシュ電極
４０……アクティブマトリックス基板
４１……サセプター電極
４２……Ｒｆ高周波電源
４３……配向膜
４４……透明平坦化絶縁膜
４５……透明ネガ型ホト平坦化膜
４６……ガラス基板エッチング領域
４７……静電気帯電防止用オーバーコート膜
４８……樹脂ＢＭ（ブラックマスク）
４９……カラーフィルター層
５０……透明オーバーコート膜
５１……カラーフィルター用ガラス基板
５２……ＬＣＤセル・有効画面内部の配向膜
５３……ＬＣＤセル・有効画面外部の配向膜
５４……メインシール材
５５……メインシールライン
５６……液晶注入口封止材
５７……ガラスエッチング液侵入防止用配向膜
５８……横方向放電用ワイヤー電極
５９……ホトマスク用石英ガラス基板
６０……半透過ホトマスク領域
６１……ホトマスク金属（ＣｒまたはＭｏ）
６２……映像信号配線ホトマスク完全遮断領域
６３……トランジスタ・チャネル部半透過領域
６４……ドレイン電極ホトマスク完全遮断領域
６５……ポジレジストＵＶ露光完全遮断領域の現像後の膜厚
６６……ポジレジストＵＶ露光半透過領域の現像後の膜厚
６７……ポジレジスト
６８……浸し水
６９……黒色インク
７０……インク反発処理層
７１……オーバーコート膜
７２……カラーフィルター層
７３……共通電極と平坦化膜のオーバーラップ長
７４……画素電極と平坦化膜のオーバーラップ長
７５……印刷されたパラジウムイオン層
７６……アルミニウム合金走査線
７７……アルミニウム陽極酸化膜
７８……ゲート絶縁膜（プラズマＣＶＤシリコン窒化膜）
７９……ゲート絶縁膜（シリコン酸化膜）
８０……ダイヤモンドライクカーボン層
８１……ベースフィルム
８２……偏光層
８３……静電気対策用透明抵抗接着材層
８４……酸化チタン膜
８５……フッ酸水溶液しみこみ防止シール接着材（ＬＣセルメインシール材と同じ材料）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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