(57)【特許請求の範囲】
【請求項１】
ハブ回路と、複数のシリアルインタフェース回路と、前記複数のシリアルインタフェース回路と前記ハブ回路との間を各々接続するシリアル転送路とを有し、大規模集積回路またはプリント回路板に搭載されるバスエミュレーション装置であって、
前記シリアルインタフェース回路は、
当該シリアルインタフェース回路に接続された周辺回路からのパラレルデータをシリアルデータに変換して前記シリアル転送路に供給するパラレル／シリアル変換回路と、
前記ハブ回路から前記シリアル転送路を介して供給されるシリアルデータをパラレルデータに変換して前記周辺回路に供給するシリアル／パラレル変換回路と
を有し、
前記ハブ回路は、
前記シリアルインタフェース回路から前記シリアル転送路を介して供給されるシリアルデータを保持するバッファと、
当該シリアルデータに含まれる転送先を示すアドレス情報を抽出する抽出回路と、
同一転送先に対する複数の転送要求がある場合に転送の優先順位を決定する制御回路と、
前記抽出回路で抽出されたアドレス情報と前記制御回路で決定された優先順位とに基づき、前記シリアルデータの転送経路を選択する選択回路と、
前記前回のパラレルデータに対応する前回のシリアルデータを保持するキャッシュメモリと
を有し、
前記シリアルインタフェース回路は、前記周辺回路から供給された今回のパラレルデータが前回のパラレルデータと同一または略同一である場合に、前記同一または略同一であることを示すフラグを生成し、生成した当該フラグを前記ハブ回路に供給し、
前記ハブ回路は、前記キャッシュメモリに保持されたシリアルデータと前記フラグとに基づき、前記今回のパラレルデータに対応する今回のシリアルデータを生成し、前記シリアルインタフェース回路から前記シリアル転送路を介して供給されるシリアルデータを、前記アドレス情報に基づき、前記複数のシリアルインタフェース回路のうちで前記パラレルデータの転送先の周辺回路に接続されたシリアルインタフェース回路に対して、前記シリアル転送路を介して供給する
バスエミュレーション装置。
【請求項２】
前記シリアルインタフェース回路は、前回のパラレルデータと今回のパラレルデータとの差が±１であることを検出して当該差を示す前記フラグを生成し、
前記ハブ回路は、前記キャッシュメモリに保持された前回のシリアルデータに対し、前記フラグに基づいて±１の演算を行って前記今回のシリアルデータを生成する
請求項１記載のバスエミュレーション装置。
【請求項３】
前記ハブ回路は、前記シリアルインタフェース回路から前記シリアル転送路を介して供給された今回のシリアルデータが前回のシリアルデータと同一または略同一である場合に、前記同一または略同一であることを示すフラグを生成し、
転送先の周辺回路に接続された前記シリアルインタフェース回路は、前記ハブ回路からの前回のシリアルデータに対応する前回のパラレルデータを保持するキャッシュメモリを有し、前記キャッシュメモリに保持されたパラレルデータと前記ハブ回路からの前記フラグとに基づいて今回のパラレルデータを生成する
請求項１記載のバスエミュレーション装置。
【請求項４】
前記ハブ回路は、前回のシリアルデータと今回のシリアルデータとの差が±１であることを検出して当該差を示す前記フラグを生成し、
前記転送先の周辺回路に接続された前記シリアルインタフェース回路は、前記キャッシュメモリに保持された前回のパラレルデータに対し、前記フラグに基づいて±１の演算を行って前記今回のパラレルデータを生成する
請求項３記載のバスエミュレーション装置。
【請求項５】
転送元の周辺回路に接続された前記シリアルインタフェース回路は、前記周辺回路から供給された今回のパラレルデータが前回のパラレルデータと同一または略同一である場合に、前記同一または略同一であることを示すフラグを生成し、生成した当該フラグを前記ハブ回路に供給し、
前記転送先の周辺回路に接続された前記シリアルインタフェース回路は、前記ハブ回路からの前回のシリアルデータに対応する前回のパラレルデータを保持するキャッシュメモリを有し、前記キャッシュメモリに保持されたパラレルデータと前記ハブ回路からの前記フラグとに基づいて今回のパラレルデータを生成する
請求項１記載のバスエミュレーション装置。
【請求項６】
前記転送元の周辺回路に接続された前記シリアルインタフェース回路は、前回のパラレルデータと今回のパラレルデータとの差が±１であることを検出して当該差を示す前記フラグを生成し、
前記転送先の周辺回路に接続された前記シリアルインタフェース回路は、前記キャッシュメモリに保持された前回のパラレルデータに対し、前記フラグに基づいて±１の演算を行って前記今回のパラレルデータを生成する
請求項５記載のバスエミュレーション装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ハブ回路を介して周辺回路間のデータ転送を行うバスエミュレーション装置に関する。
【０００２】
【従来の技術】
特開平１１−２８４６３６号公報、特開平１１−１６８４９３号公報、特開平１１−８８３９７号公報、特開昭６２−２２００４７号公報、特開平７−２９７８５３号公報には、ハブまたはハブを有するネットワークに関する記載がある。
【０００３】
例えば、特開平１１−２８４６３６号公報には、ＨＵＢ装置およびＵＳＢ通信方法の発明が開示されている。この公報には、デバイス間のデータ経路を直接接続する接続機能をＨＵＢ装置に付加することが開示されている。
【０００４】
また、特開平１１−８８３９７号公報には、スイッチングハブの発明が開示されている。この公報には、複数の高速ネットワークインタフェース部と複数の低速スイッチング部との間にシリアル／パラレル変換部を設け、高速ネットワークインタフェース部の間ではシリアルデータで転送を行い、低速スイッチング部の間ではパラレルデータで転送を行い、データ転送速度を切り換えることが開示されている。
【０００５】
また、特開平７−２９７８５３号公報には、拡張可能なラウンドロビンローカルエリアハブネットワークにおいて、リモートステーションをポーリングすることが開示されている。
【０００６】
【発明が解決しようとする課題】
従来のパーソナルコンピュータ（ＰＣ）やディジタル家電機器の筐体内では、パラレル配線のバスによるマルチドロップの接続形態が一般的である。
このような、従来の接続形態では、配線経路のインピーダンス平坦化や終端が困難なため、１信号線あたりのデータ転送速度を上げるのが難しい。そのため、配線本数が増加し、配線面積の増大、電磁波の不要輻射（ＥＭＣ）の増大、配線長の制限等の問題がある。
【０００７】
さらに、従来の大規模集積回路（ＬＳＩ）またはプリント回路板におけるバス配線およびバスアーキテクチャでは、周辺回路間でオーディオもしくはビデオ等のディジタル信号を転送している場合に、同時に他の信号を他の周辺回路間で転送することが困難である。
このため、従来のパラレルバス配線、バスドライバ、バスレシーバ等の機能を満たし、さらに前述のような既存バスの問題を解消するバスエミュレーション装置が望まれる。
【０００８】
なお、ＩＥＥＥ（Institute of Electrical and Electronics Engineers ）１３９４やＵＳＢ（Universal Serial Bus）、イーサネット（Ethernet）のようなシリアルネットワーク規格は、基本的に時分割多重接続（ＴＤＭＡ：Time-Division Multiple Access ）方式なので、通常のバスと同様に同時複数転送が困難である。
電話やＡＴＭ（Asynchronous Transfer Mode switching system ）を用いた広域ネットワークは、ハブ＆スポーク形トポロジーを有するが、対象とする物理エリア、装置規模、タイミング要求等が大きく異なり、バスの置換えとは概念が本質的に異なる。
【０００９】
本発明の第１の目的は、ＬＳＩまたはプリント回路板に搭載されるバスエミュレーション装置であって、パラレルバスと置換え可能なバスエミュレーション装置を提供することにある。
本発明の第２の目的は、周辺回路間でのデータ転送中に、他の周辺回路間でデータ転送を可能とするバスエミュレーション装置を提供することにある。
【００１９】
【課題を解決するための手段】
本発明に係るバスエミュレーション装置は、ハブ回路と、複数のシリアルインタフェース回路と、前記複数のシリアルインタフェース回路と前記ハブ回路との間を各々接続するシリアル転送路とを有し、大規模集積回路またはプリント回路板に搭載されるバスエミュレーション装置であって、前記シリアルインタフェース回路は、当該シリアルインタフェース回路に接続された周辺回路からのパラレルデータをシリアルデータに変換して前記シリアル転送路に供給するパラレル／シリアル変換回路と、前記ハブ回路から前記シリアル転送路を介して供給されるシリアルデータをパラレルデータに変換して前記周辺回路に供給するシリアル／パラレル変換回路とを有し、前記ハブ回路は、前記シリアルインタフェース回路から前記シリアル転送路を介して供給されるシリアルデータを保持するバッファと、当該シリアルデータに含まれる転送先を示すアドレス情報を抽出する抽出回路と、同一転送先に対する複数の転送要求がある場合に転送の優先順位を決定する制御回路と、前記抽出回路で抽出されたアドレス情報と前記制御回路で決定された優先順位とに基づき、前記シリアルデータの転送経路を選択する選択回路と、前記前回のパラレルデータに対応する前回のシリアルデータを保持するキャッシュメモリとを有し、前記シリアルインタフェース回路は、前記周辺回路から供給された今回のパラレルデータが前回のパラレルデータと同一または略同一である場合に、前記同一または略同一であることを示すフラグを生成し、生成した当該フラグを前記ハブ回路に供給し、前記ハブ回路は、前記キャッシュメモリに保持されたシリアルデータと前記フラグとに基づき、前記今回のパラレルデータに対応する今回のシリアルデータを生成し、前記シリアルインタフェース回路から前記シリアル転送路を介して供給されるシリアルデータを、前記アドレス情報に基づき、前記複数のシリアルインタフェース回路のうちで前記パラレルデータの転送先の周辺回路に接続されたシリアルインタフェース回路に対して、前記シリアル転送路を介して供給する。
【００２０】
本発明に係るバスエミュレーション装置では、より好適には、前記シリアルインタフェース回路は、前回のパラレルデータと今回のパラレルデータとの差が±１であることを検出して当該差を示す前記フラグを生成し、前記ハブ回路は、前記キャッシュメモリに保持された前回のシリアルデータに対し、前記フラグに基づいて±１の演算を行って前記今回のシリアルデータを生成する。
【００２１】
本発明に係るバスエミュレーション装置では、より好適には、前記ハブ回路は、前記シリアルインタフェース回路から前記シリアル転送路を介して供給された今回のシリアルデータが前回のシリアルデータと同一または略同一である場合に、前記同一または略同一であることを示すフラグを生成し、転送先の周辺回路に接続された前記シリアルインタフェース回路は、前記ハブ回路からの前回のシリアルデータに対応する前回のパラレルデータを保持するキャッシュメモリを有し、前記キャッシュメモリに保持されたパラレルデータと前記ハブ回路からの前記フラグとに基づいて今回のパラレルデータを生成する。
【００２２】
本発明に係るバスエミュレーション装置では、より好適には、前記ハブ回路は、前回のシリアルデータと今回のシリアルデータとの差が±１であることを検出して当該差を示す前記フラグを生成し、前記転送先の周辺回路に接続された前記シリアルインタフェース回路は、前記キャッシュメモリに保持された前回のパラレルデータに対し、前記フラグに基づいて±１の演算を行って前記今回のパラレルデータを生成する。
【００２３】
本発明に係るバスエミュレーション装置では、好適には、転送元の周辺回路に接続された前記シリアルインタフェース回路は、前記周辺回路から供給された今回のパラレルデータが前回のパラレルデータと同一または略同一である場合に、前記同一または略同一であることを示すフラグを生成し、生成した当該フラグを前記ハブ回路に供給し、前記転送先の周辺回路に接続された前記シリアルインタフェース回路は、前記ハブ回路からの前回のシリアルデータに対応する前回のパラレルデータを保持するキャッシュメモリを有し、前記キャッシュメモリに保持されたパラレルデータと前記ハブ回路からの前記フラグとに基づいて今回のパラレルデータを生成する。
【００２４】
本発明に係るバスエミュレーション装置では、より好適には、前記転送元の周辺回路に接続された前記シリアルインタフェース回路は、前回のパラレルデータと今回のパラレルデータとの差が±１であることを検出して当該差を示す前記フラグを生成し、前記転送先の周辺回路に接続された前記シリアルインタフェース回路は、前記キャッシュメモリに保持された前回のパラレルデータに対し、前記フラグに基づいて±１の演算を行って前記今回のパラレルデータを生成する。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００３６】
図１は、本発明に係るバスエミュレーション装置を示す概略的な構成図である。
このバスエミュレーション装置９０は、ハブ回路８０と、複数のシリアルインタフェース回路１０〜７０と、前記複数のシリアルインタフェース回路１０〜７０とハブ回路８０との間を各々接続するシリアル転送路１０Ｓ〜７０Ｓとを有する。
バスエミュレーション装置９０は、大規模集積回路（ＬＳＩ）および／またはプリント回路板に搭載される。
【００３７】
シリアルインタフェース回路１０〜７０には、パラレル転送路１９Ｐ〜７９Ｐを介して周辺回路１９〜７９が接続されている。また、ハブ回路８０には、不図示の外部装置からのシリアル転送路８０Ｓが接続されている。
周辺回路１９〜７９の何れかは、オーディオおよび／またはビデオのディジタル信号を処理する信号処理回路を有する。周辺回路１９〜７９は、例えば、中央処理装置（ＣＰＵ）、ハードディスク装置（ＨＤＤ）、メモリ、ディジタル・シグナル・プロセッサ（ＤＳＰ）、フロントエンド・プロセッサ（ＦＥＰ）等により構成される。
【００３８】
図２は、図１のバスエミュレーション装置９０において、周辺回路、シリアルインタフェース回路およびハブ回路の間の接続関係を示す概略的な構成図である。
なお、周辺回路１９〜７９、シリアルインタフェース回路１０〜７０およびハブ回路８０の間の各接続関係は同様の構成を有しており、ここでは、周辺回路１９、シリアルインタフェース回路１０およびハブ回路８０の間の接続関係を例示して説明する。
【００３９】
シリアルインタフェース回路１０は、パラレルデータをシリアルデータに変換するパラレル／シリアル変換回路（Ｐ／Ｓ変換回路）１１と、シリアルデータをパラレルデータに変換するシリアル／パラレル変換回路（Ｓ／Ｐ変換回路）１８とを有する。
シリアルデータおよびクロック信号の各信号線は、ハブ回路８０の接続ポート（不図示）に対して１対１に接続されている。なお、伝送距離が長く高レートのデータ転送を行う場合は、終端（termination ）を行って信号波形の乱れを防ぐことが望ましい。
【００４０】
周辺回路１９は、アドレス情報を示す信号、パラレルデータを示す信号、リード／ライトの制御信号等を、Ｐ／Ｓ変換回路１１に供給する。
Ｐ／Ｓ変換回路１１は、周辺回路１９からの信号に基づき、パラレルデータをシリアルデータに変換し、当該シリアルデータを送信用のクロック信号と共にハブ回路８０に送る。
Ｓ／Ｐ変換回路１８は、シリアルデータと受信用のクロック信号とがハブ回路８０から供給される。Ｓ／Ｐ変換回路１８は、シリアルデータをパラレルデータに変換し、当該パラレルデータを応答信号ＡＣＫ等と共に周辺回路１９に送る。
【００４１】
このように、Ｐ／Ｓ変換回路１１は、周辺回路１９からパラレルにデータを受け取り、受け取ったデータを時間軸上でシリアルデータに変換してシリアル転送路１０Ｓを通してハブ回路８０に送る。
ハブ回路８０では、シリアルデータの送信元のＰ／Ｓ変換回路１１（または周辺回路１９）を示す情報やデータ転送先のアドレス、Ｒ（リード、読出し）／Ｗ（ライト、書込み）等の制御情報に基づき、データをシリアル転送路経由で適切なＳ／Ｐ変換回路へ転送する。
【００４２】
Ｓ／Ｐ変換回路は、ハブ回路８０からシリアル転送路１０Ｓ経由で送られてきたシリアルデータをパラレルデータに変換し、当該パラレルデータを最終的なデータ転送先である周辺回路へ送る。
例えば、Ｓ／Ｐ変換回路１８は、ハブ回路８０からシリアル転送路１０Ｓ経由で送られてきたシリアルデータをパラレルデータに変換し、当該パラレルデータをデータ転送先である周辺回路１９へ送る。
【００４３】
ある周辺回路から他の周辺回路へデータを書き込む場合は、書込み（Ｗ）を示す信号と書込み先（転送先）のアドレス情報（Address ）を示す信号と書込みデータ（Write Data）とを、ハブ回路８０を介して送る。
一方、ある周辺回路が他の周辺回路からデータを読み出す場合は、読出し（Ｒ）を示す信号と読出し先（読出し対象）のアドレス情報（Address ）を示す信号とを、ハブ回路８０経由で読出し対象の周辺回路へ送る。そして、当該他の周辺回路から読み出されたデータは、Ｐ／Ｓ変換回路、ハブ回路８０およびＳ／Ｐ変換回路を経由して、読出しを要求した周辺回路に送られる。
このようにして、図１のバスエミュレーション装置９０は、パラレルインタフェースを有する周辺回路１９〜７９間を相互に接続し、データ転送の中継を行う。
【００４４】
図３は、周辺回路と双方向バスドライバとの接続関係を示す参考図であり、本発明のバスエミュレーション装置に対比される構成を示す説明図である。
図３では、周辺回路１１９は、双方向バスドライバ１１９Ｗを介してパラレルバスの信号線Ｂ１，Ｂ２，…に接続されている。
同様にして、周辺回路１２９，１３９は、双方向バスドライバ１２９Ｗ，１３９Ｗを介して信号線Ｂ１，Ｂ２，…に接続されている。
なお、周辺回路１１９〜１３９、双方向バスドライバ１１９Ｗ〜１３９Ｗおよび信号線Ｂ１，Ｂ２，…の各接続関係は同様の構成を有しており、ここでは、周辺回路１１９、双方向バスドライバ１１９Ｗおよび信号線Ｂ１，Ｂ２，…の接続関係を例示して説明する。
【００４５】
双方向バスドライバ１１９Ｗは、バスドライバＤ１ｔ，Ｄ２ｔ，…と、バスレシーバＤ１ｒ，Ｄ２ｒ，…とを有する。
バスドライバＤ１ｔ，Ｄ２ｔ，…の出力端子は、対応するバスレシーバＤ１ｒ，Ｄ２ｒの入力端子と、対応する信号線Ｂ１，Ｂ２，…とに接続されている。
バスドライバＤ１ｔ，Ｄ２ｔ，…の出力信号は、対応する信号線Ｂ１，Ｂ２，…に出力される。
バスレシーバＤ１ｒ，Ｄ２ｒ，…は、対応する信号線Ｂ１，Ｂ２，…からの信号が入力される。
【００４６】
バスドライバＤ１ｔは、３ステートドライバにより構成され、その入力端子には周辺回路１１９からデータ信号Ｐ１Ｑ１が供給され、制御端子には周辺回路１１９から制御信号Ｐ１Ｃ１が供給される。
バスレシーバＤ１ｒは、ドライバにより構成され、その出力信号Ｐ１Ｒ１を周辺回路１１９に供給する。
【００４７】
バスドライバＤ２ｔは、３ステートドライバにより構成され、その入力端子には周辺回路１１９からデータ信号Ｐ１Ｑ２が供給され、制御端子には周辺回路１１９から制御信号Ｐ１Ｃ２が供給される。
バスレシーバＤ２ｒは、ドライバにより構成され、その出力信号Ｐ１Ｒ２を周辺回路１１９に供給する。
【００４８】
図３では、テータ転送時では、双方バスドライバ１１９Ｗ〜１３９Ｗ，…のうち何れか１つの双方向バスドライバ内の各３ステートドライバがオン状態となり、他の双方向バスドライバを介して周辺回路１１９〜１３９，…の何れかにデータが転送されるようになっている。
【００４９】
図４は、双方向バスドライバを例示する回路図であり、図３の双方向バスドライバに代えて図４（Ａ）または図４（Ｂ）に示す双方向バスドライバを用いることによっても、周辺回路の間を接続可能である。なお、図４（Ａ）および図４（Ｂ）の双方向バスドライバは、等価な回路である。
【００５０】
図４（Ａ）の双方向バスドライバは、バスドライバＥ１ｔと、バスレシーバＤ１ｒと、プルアップ抵抗Ｒｕとを有する。
バスドライバＥ１ｔは、オープンドレインドライバであり、出力端子がバスレシーバＤ１ｒの入力端子、プルアップ抵抗Ｒｕおよび信号線Ｂ１に接続されている。
図４（Ａ）の双方向バスドライバを信号線Ｂ１に対して並列に接続することで、信号Ｄがローレベルである場合に信号線Ｂ１をハイレベルに保持して信号Ｒをハイレベルにすることができ、信号Ｄがハイレベルである場合に信号線Ｂ１をローレベルに保持して信号Ｒをローレベルにすることができる。
【００５１】
図４（Ｂ）の双方向バスドライバは、バスドライバＦ１ｔと、バスレシーバＤ１ｒと、プルアップ抵抗Ｒｕとを有する。
バスドライバＦ１ｔは、３ステートドライバであり、出力端子がバスレシーバＤ１ｒの入力端子、プルアップ抵抗Ｒｕおよび信号線Ｂ１に接続されている。
図４（Ｂ）の双方向バスドライバを信号線Ｂ１に対して並列に接続することで、信号Ｄがローレベルである場合に信号線Ｂ１をハイレベルに保持して信号Ｒをハイレベルにすることができ、信号Ｄがハイレベルである場合に信号線Ｂ１をローレベルに保持して信号Ｒをローレベルにすることができる。
【００５２】
なお、３ステートドライバやオープンドレインドライバを用いたワイヤードオア接続では、複数のドライバが同一信号線に接続される。このため、効果的な終端や、信号経路の特性インピーダンスの平坦化が困難であり、信号波形に乱れが生じ易い。したがって、１対１接続の場合に比べ、１本の信号線当たりのデータ転送速度を高くすることが困難であり、転送速度を維持して長距離転送を行うことが困難である。
また、信号を送出していない３ステートドライバやオープンドレインドライバは、容量負荷が大きいので、接続数の増加に伴って転送速度が低下する、という側面がある。
【００５３】
図５は、図１に示すバスエミュレーション装置９０の一実施の形態を示す概略的な構成図である。図５の構成図において、シリアルインタフェース回路とハブ回路との間のクロック信号の送受は省略して描いてある。
以下に、前記図３、図４に示したような既存の３ステートドライバ（トライステートドライバ）やオープンドレインドライバとバス配線の機能を、本発明の回路構成でそのままエミュレーションする手法を示す。なお、図５中の信号Ｐ１Ｃ１，Ｐ１Ｑ１，Ｐ１Ｒ１，Ｐ１Ｃ２，Ｐ１Ｑ２，Ｐ１Ｒ２は、図３における双方向バスドライバに接続された制御信号または送受信信号と同じものである。
このバスエミュレーション装置９０1 は、シリアルインタフェース回路１０1 〜３０1 ，…と、シリアル転送路１０Ｓ1 〜３０Ｓ1 ，…と、ハブ回路８０1 とを有する。
【００５４】
なお、シリアルインタフェース回路１０1 〜３０1 ，…は、対応する図１中のシリアルインタフェース回路１０〜３０，…の一例である。
同様に、シリアル転送路１０Ｓ1 〜３０Ｓ1 ，…は、対応する図１中のシリアル転送路１０Ｓ〜３０Ｓ，…の一例である。
また、ハブ回路８０1 は、図１中のハブ回路８０の一例である。
【００５５】
シリアルインタフェース回路１０1 〜３０1 ，…は、対応する周辺回路１９1 〜３９1 ，…からの信号をパラレルデータからシリアルデータに変換してハブ回路８０1 に転送する。
【００５６】
ハブ回路８０1 は、シリアルインタフェース回路１０1 〜３０1 ，…からのシリアルデータに基づき、周辺回路に供給する信号を選定するセレクト演算を行う。
ハブ回路８０1 は、Ｐ１Ｒ１＝Ｐ１Ｃ１×Ｐ１Ｑ１＋Ｐ２Ｃ１×Ｐ２Ｑ２＋Ｐ３Ｃ１×Ｐ３Ｑ３＋…に示される演算を行う。
また、Ｐ１Ｒ２＝Ｐ１Ｃ２×Ｐ１Ｑ２＋Ｐ２Ｃ２×Ｐ２Ｑ２＋Ｐ３Ｃ２×Ｐ３Ｑ３＋…に示される演算を行い、Ｐ１Ｒ３，…についても、同様の演算を行う。
そして、ハブ回路８０1 は、Ｐ１Ｒ１，Ｐ１Ｒ２，…をシリアルデータとして各シリアル転送路１０Ｓ1 〜３０Ｓ1 ，…に供給する。
【００５７】
シリアル転送路１０Ｓ1 〜３０Ｓ1 ，…に接続されたシリアルインタフェース回路１０1 〜３０1 ，…では、ハブ回路８０1 からのシリアルデータをパラレルデータに変換して周辺回路１９1 〜３９1 ，…に供給する。
前記転送先の周辺回路は、当該信号Ｐ１Ｒ１，Ｐ１Ｒ２，…を受け取る。例えば、転送先のアドレス情報を示す信号を転送先の周辺回路に送信することで、転送先の周辺回路に対してデータ転送を知らせることができる。
上記したように、図３のような既存のバスでの１回の転送を、本発明の回路構成ではＰ／Ｓ変換、シリアル転送、ハブ回路での信号選択演算、シリアル転送、Ｓ／Ｐ変換という処理手順でエミュレーションができる。
既存バスの一部で用いられる、オープンドレインドライバを用いたワイヤードオア演算も、図４（Ａ），（Ｂ）に示す回路が等価な動作を行うことから、同様にして本発明の回路構成でエミュレーションを行うことができる。
【００５８】
ハブ回路８０1 は、前記セレクト演算に際し、周辺回路１９1 〜３９1 ，…を、データ転送を行う周辺回路同士でグループ分けしてもよい。例えば、ハブ回路８０1 に対してシリアルデータを転送したシリアルインタフェース回路に基づき、転送先の周辺回路を絞り込み、絞り込まれた周辺回路に対応するセレクト演算を行う。
このグループ分けにより、複数の分離されたバスが同時に存在するようなエミュレーションを行うことができ、複数のグループ間でのデータ転送を同時に行うことが可能である。また、セレクト演算の演算回数を減らして演算時間を短縮することが可能である。
以上に説明したように、図３に示す信号線（バス）および当該バスに接続された双方向バスドライバを、ハブ回路８０1 およびシリアルインタフェース回路１０1 〜３０1 ，…により構成することが可能である。上記のハブ回路中の論理演算をダイナミックに変更することで、グループ分けもダイナミックに変更することができ、それぞれのグループ間では同時並行でデータ転送が可能である。
【００５９】
図６は、図１のバスエミュレーション装置９０のハブ回路の一例を示す概略的な構成図である。以降では、前述のバスドライバ、バスレシーバ、バス配線のレベルではなく、アドレスを用いた転送という機能レベルで既存バスのエミュレーションを行う手法について述べる。
このハブ回路８０2 は、アドレス抽出回路１８１Ａ，１８２Ａ，…，１８ＮＡと、バッファレジスタ１８１Ｂ，１８２Ｂ，…，１８ＮＢと、転送先選択回路１８１Ｃ，１８２Ｃ，…，１８ＮＣと、入力選択回路１８１Ｄ，１８２Ｄ，…，１８ＮＤとを有する。
【００６０】
例えば、バッファレジスタ１８１Ｂの入力端子は、シリアル転送路１０Ｓを介してシリアルインタフェース回路１０に接続される。
同様に、バッファレジスタ１８２Ｂ〜１８ＮＢ（但し、Ｎ＝７）は、対応するシリアル転送路２０Ｓ〜７０Ｓを介してシリアルインタフェース回路２０〜７０に接続される。
例えば、入力選択回路１８１Ｄの出力端子は、シリアル転送路１０Ｓを介してシリアルインタフェース回路１０に接続される。
同様に、入力選択回路１８２Ｄ〜１８ＮＤ（但し、Ｎ＝７）の出力端子は、対応するシリアル転送路２０Ｓ〜７０Ｓを介してシリアルインタフェース回路２０〜７０に接続される。
なお、バッファレジスタ１８１Ｂ，１８２Ｂ，…，１８ＮＢは、ＦＩＦＯ（First-In First-Out）により構成してもよい。
【００６１】
バッファレジスタ１８１Ｂ〜１８ＮＢ、アドレス抽出回路１８１Ａ〜１８ＮＡ、転送先選択回路１８１Ｃ〜１８ＮＣ、および、入力選択回路１８１Ｄ〜１８ＮＤの接続関係は、同様の構成となっている。そこで、バッファレジスタ１８１Ｂ、アドレス抽出回路１８１Ａ、転送先選択回路１８１Ｃ、および、入力選択回路１８１Ｄ〜１８ＮＤの間の接続関係を主に説明する。
【００６２】
バッファレジスタ１８１Ｂは、シリアルインタフェース回路１０からシリアル転送路１０Ｓを介してシリアルデータが供給され、当該シリアルデータを保持する。
アドレス抽出回路１８１Ａは、ハブ回路８０2 に入力された前記シリアルデータから、転送先のアドレス情報を抽出する。具体的には、バッファレジスタ１８１Ｂに保持されたシリアルデータからアドレス情報を抽出する。
【００６３】
転送先選択回路１８１Ｃは、アドレス抽出回路１８１Ａが抽出したアドレス情報に基づき、バッファレジスタ１８１Ｂに保持されているシリアルデータの転送経路を選択する。
入力選択回路１８１Ｄ〜１８ＮＤのうち前記アドレス情報に対応する入力選択回路は、転送先選択回路１８１Ｃからシリアルデータが入力され、入力されたシリアルデータをシリアル転送路を介してシリアルインタフェース回路に供給する。当該シリアルインタフェース回路には、前記アドレス情報に対応する転送先の周辺回路が接続されている。
【００６４】
ハブ回路８０2 は、異なる転送経路（パス）を用いてデータ転送を同時に並行して行うことができる。
なお、ハブ回路８０2 では、同一転送先に対する複数の転送要求が生じる可能性がある。このような場合に対処するため、優先順位を予め定めておくか、または優先順位を決める制御回路を設けて、優先順位に基づいてデータ転送を行うことが望ましい。
【００６５】
図７は、図１のバスエミュレーション装置９０のハブ回路の一例を示す概略的な構成図である。
このハブ回路８０3 は、図６のハブ回路８０2 に対して、さらに制御回路２８０Ｐと、信号生成回路２８０と、検出回路２８１Ｅ〜２８ＮＥとを設けた構成である。なお、図６のハブ回路８０2 と同一構成部分には同一符号を付しており、同一構成部分の説明を適宜省略する。
【００６６】
ハブ回路８０3 は、信号生成回路２８０と、制御回路２８０Ｐと、検出回路２８１Ｅ〜２８ＮＥと、アドレス抽出回路１８１Ａ〜１８ＮＡと、バッファレジスタ１８１Ｂ〜１８ＮＢと、転送先選択回路２８１Ｃ〜２８ＮＣと、入力選択回路２８１Ｄ〜２８ＮＤとを有する。
【００６７】
例えば、入力選択回路２８１Ｄの出力端子は、シリアル転送路１０Ｓを介してシリアルインタフェース回路１０に接続される。
同様に、入力選択回路２８２Ｄ〜２８ＮＤ（但し、Ｎ＝７）の出力端子は、対応するシリアル転送路２０Ｓ〜７０Ｓを介してシリアルインタフェース回路２０〜７０に接続される。
【００６８】
バッファレジスタ１８１Ｂ〜１８ＮＢ、アドレス抽出回路１８１Ａ〜１８ＮＡ、検出回路２８１Ｅ〜２８ＮＥ、転送先選択回路２８１Ｃ〜２８ＮＣ、および、入力選択回路２８１Ｄ〜２８ＮＤの接続関係は、同様の構成となっている。そこで、バッファレジスタ１８１Ｂ、アドレス抽出回路１８１Ａ、検出回路２８１Ｅ、転送先選択回路２８１Ｃ、および、入力選択回路２８１Ｄ〜２８ＮＤの間の接続関係を主に説明する。
【００６９】
バッファレジスタ１８１Ｂは、シリアルインタフェース回路１０からシリアル転送路１０Ｓを介してシリアルデータが供給され、当該シリアルデータを保持する。
アドレス抽出回路１８１Ａは、ハブ回路８０3 に入力された前記シリアルデータから、転送先のアドレス情報を抽出する。例えば、バッファレジスタ１８１Ｂに保持されたシリアルデータからアドレス情報を抽出する。
【００７０】
検出回路２８１Ｅは、ハブ回路８０3 に入力された前記シリアルデータから、バースト転送の終了および／または割込みを示す情報を検出する。具体的には、バッファレジスタ１８１Ｂに保持されたシリアルデータから、バースト転送終了および／または割込みを検出し、検出信号を信号生成回路２８０に出力する。
この検出回路２８１Ｅは、バースト転送終了を示すマーカーデータの検出に基づき、または、当該転送経路でのデータ転送が一定期間行われないことの検出に基づき、検出信号を信号生成回路２８０に出力する。
【００７１】
信号生成回路２８０は、検出回路２８１Ｅからの検出信号に基づき、バースト転送終了フラグまたは割込み信号を生成して制御回路２８０Ｐに供給する。
制御回路２８０Ｐは、例えばハブ回路８０3 の全体の制御を司り、信号生成回路２８０からのバースト転送終了フラグまたは割込み信号に基づき、優先順位を示す優先順位制御信号を入力選択回路２８１Ｄ〜２８ＮＤに供給し、入力選択回路２８１Ｄ〜２８ＮＤが転送先選択回路を選択する順位を制御する。
【００７２】
この制御回路２８０Ｐは、ラウンドロビン等の優先順位の決定アルゴリズムを、バースト転送終了フラグまたは割込み信号に基づいて一時的に変更し、変更された優先順位を示す優先順位制御信号を入力選択回路２８１Ｄ〜２８ＮＤに供給する。一例として、バースト転送が異常終了した場合に、バースト転送を再度実行するときに、当該転送経路を最優先するような優先順位制御信号を生成する。
制御回路２８０Ｐは、ハブ回路８０3 内に設けてもよく、ハブ回路８０3 の外部に設けてもよい。
【００７３】
転送先選択回路２８１Ｃは、アドレス抽出回路１８１Ａが抽出したアドレス情報に基づき、バッファレジスタ１８１Ｂに保持されているシリアルデータの転送経路を選択する。
入力選択回路２８１Ｄ〜２８ＮＤのうち前記アドレス情報に対応する入力選択回路は、優先順位制御信号に従って転送先選択回路２８１Ｃを選択し、選択した転送先選択回路２８１Ｃからシリアルデータが入力され、入力されたシリアルデータをシリアル転送路を介してシリアルインタフェース回路に供給する。
【００７４】
ハブ回路８０3 は、異なる転送経路（パス）を用いてデータ転送を同時に並行して行うことができる。
また、同一転送先に対する複数の転送要求が生じた場合に、優先順位に従ってデータ転送を行うことができる。また、周辺回路に対して優先順位を付与してデータ転送を行うことが可能である。
【００７５】
図６のハブ回路８０2 および／または図７のハブ回路８０3 において、複数の周波数のクロック信号を生成するクロック信号生成回路を設け、前記複数のクロック信号により、バッファレジスタ１８１Ｂ〜１８ＮＢのシリアル転送速度を可変としてもよい。複数のクロック信号の選択は、一例として制御回路２８０Ｐで行い、クロック信号生成回路は、一例として複数の発振回路で構成する。
バッファレジスタ１８１Ｂ〜１８ＮＢのシリアル転送速度を可変とすることで、各シリアル転送路および各周辺回路の特性に応じてシリアル転送速度を設定することが可能であり、周辺回路が受信するデータの信頼性を向上可能である。
【００７６】
図６のハブ回路８０2 および／または図７のハブ回路８０3 において、データ転送の起動、終了、転送先のアドレス生成等を行うＤＭＡコントローラを設けてもよい。
例えば、ハブ回路８０2 内またはハブ回路８０3 内に、当該ハブ回路に接続される各シリアルインタフェース回路（または各周辺回路）に対応するＤＭＡコントローラ（Direct Memory Access controller ）を設け、転送元アドレス（ソースアドレス）、転送先アドレス（デスティネーションアドレス）、読出し制御信号、書込み制御信号、ワードカウンタ等を制御する構成としてもよい。当該ＤＭＡコントローラは、少なくとも２系統のデータ転送インタフェースを有し、前記２系統のうちの一方がデータ送信側周辺回路に対応し、前記２系統のうちの他方がデータ受信側周辺回路に対応する。
ハブ回路内にＤＭＡコントローラを設けることで、データ転送速度を向上可能である。
【００７７】
図６のハブ回路８０2 および／または図７のハブ回路８０3 において、クロック信号を生成する発振回路または外部装置からのクロック信号を送出する回路を設けてもよい。そして、ハブ回路からシリアルインタフェース回路に送出されたシリアルデータ転送用のクロック信号を、周辺回路が受け取り、周辺回路は、受け取ったクロック信号を当該周辺回路内のクロック信号として使用する構成としてもよい。
【００７８】
このようにしてクロック信号を共通にして使用することで、ハブ回路と周辺回路との間で正確な同期を図ることができると共に、クロック信号を受け取る周辺回路ではクロック信号用の発振回路を不要とすることができる。
なお、定常的なクロック信号がハブ回路から周辺回路に供給される場合は、そのまま当該周辺回路で使用する構成としてもよい。間欠的なクロック信号がハブ回路から周辺回路に供給される場合は、そのまま当該周辺回路で使用してもよく、または周辺回路は、間欠的なクロック信号に基づいてクロック再生回路でクロック信号を再生して使用する構成としてもよい。
【００７９】
図８は、図１のバスエミュレーション装置９０のシリアルインタフェース回路の一例を示す概略的な構成図である。
このシリアルインタフェース回路１０1 は、Ｐ／Ｓ変換回路１１１と、転送制御回路１１２と、応答フラグ検出回路１１４と、Ｓ／Ｐ変換回路１１８とを有する。
例えば、シリアルインタフェース回路１０1 は、パラレル転送路１９Ｐを介して周辺回路１９に接続され、シリアル転送路１０Ｓを介してハブ回路８０に接続される。
【００８０】
Ｐ／Ｓ変換回路１１１は、周辺回路１９からの書込み制御信号ＷＥと書込みデータとに基づき、パラレルデータからなる書込みデータを生成してハブ回路８０に供給する。
Ｓ／Ｐ変換回路１１８は、ハブ回路８０からの信号に基づき、パラレルデータからなる読出しデータ、読出しデータの存在を示す信号（Data-Exist）、応答フラグ（応答信号）ＡＣＫ等を周辺回路１９に供給する。
【００８１】
応答フラグ検出回路１１４は、ハブ回路８０からＳ／Ｐ変換回路１１８に供給されたデータの中から応答信号ＡＣＫを検出し、フラグ検出信号を転送制御回路１１２に供給する。
転送制御回路１１２は、シリアルインタフェース回路１０1 の送信制御および受信制御を行う回路であり、カウンタ１１３を有する。転送制御回路１１２は、カウンタ１１３のカウント値に基づき、Ｐ／Ｓ変換回路１１１の送信制御およびＳ／Ｐ変換回路１１８の受信制御を行う。
【００８２】
カウンタ１１３は、ハブ回路８０内のバッファ（バッファレジスタ）中のデータ数を計数する。このカウンタ１１３は、データ送信毎にカウント値を１だけ増加させ、バッファが満杯になる値でカウンタ１１３はキャリー信号を生成する。
このキャリー信号は、バッファフル信号（Buffer-Full ）としてデータ送出側の周辺回路へ送られ、当該周辺回路でのデータ送信はバッファの空きができるまで一時中断される。
カウンタ１１３は、バッファの容量が１つ空いたことを示す応答信号ＡＣＫをフラグ検出回路１１４が検出すると、カウント値を１だけ減少させ、キャリー信号の出力を停止する。
このようにして、ハブ回路８０内のバッファとシリアルインタフェース回路１０1 との間のハンドシェーキング方式のデータ転送が可能となる。
【００８３】
キャッシュ機構
図９は、図１のバスエミュレーション装置９０内のシリアルインタフェース回路において、周辺回路からの信号が入力される部分からＰ／Ｓ変換回路に到るまでの部分的な構成を例示する概略的な部分構成図である。
【００８４】
このシリアルインタフェース回路１０2 は、書込制御回路２１２と、キャッシュメモリ２１３と、比較回路２１４と、選択回路２１５と、Ｐ／Ｓ変換回路２１１とを有する。
シリアルインタフェース回路１０2 は、キャッシュ機構によりデータ転送の効率化を図っている。
【００８５】
シリアルインタフェース回路１０2 を用いたバスエミュレーション装置では、一例として、アドレス情報および／または転送データをシリアルインタフェース回路１０2 とハブ回路８０の双方でそれぞれに設けたキャッシュメモリにオーバーライトコピーしておく。
そして、転送開始前にキャッシュメモリ内に転送に使うのと同じアドレス情報またはデータが有るか否かを調べ、もしあればアドレス情報やデータそのものではなく、当該キャッシュメモリへのポインタ値を送る。通常のアドレス情報やデータの転送とポインタ値の転送とを区別するため、シリアルデータの先頭部にフラグビットを設ける。
【００８６】
例えば、書込制御回路２１２には、周辺回路から転送データおよび書込制御信号ＷＥが供給されると共に、比較回路２１４の出力信号が供給される。
書込制御回路２１２は、書込制御信号ＷＥおよび比較回路２１４の出力信号に基づき、周辺回路からの転送データをキャッシュメモリ２１３に書き込む。
キャッシュメモリ２１３は、書込制御回路２１２が書き込んだ転送データを一時的に保持して比較回路２１４に供給する。
比較回路２１４は、周辺回路からの転送データとキャッシュメモリ２１３からの転送データ（キャッシュデータ）とを比較し、比較結果を示す信号を選択回路２１５に出力する。
【００８７】
比較回路２１４での比較の結果、周辺回路からの転送データとキャッシュデータとが一致する場合、すなわちキャッシュにヒットした場合、比較回路２１４は一致箇所を示すポインタ値を選択回路２１５に出力する。
選択回路２１５は、当該ポインタ値をＰ／Ｓ変換回路２１１に出力すると共に、シリアルデータの先頭部にポインタ値の送出を示すフラグをセットする。
Ｐ／Ｓ変換回路２１１は、ポインタ値とフラグとを出力することで、データを圧縮して転送することができる。
そして、ハブ回路８０では、フラグおよびポインタ値に基づいてハブ回路内のキャッシュメモリから同一データを抽出し、抽出したデータをハブ回路内のバッファレジスタに複写することで、データ転送速度を向上可能である。
【００８８】
比較回路２１４での比較の結果、周辺回路からの転送データとキャッシュデータとが一致しない場合、すなわちキャッシュにヒットしない場合、比較回路２１４は不一致を示す不一致信号を選択回路２１５に出力する。
選択回路２１５は、不一致信号に基づいて周辺回路からの転送データをＰ／Ｓ変換回路２１１に出力する。また、書込制御回路２１２は、不一致信号に基づいて周辺回路からの転送データをキャッシュメモリ２１３にオーバーライトする。
【００８９】
図９のシリアルインタフェース回路１０2 において、比較回路２１４は、周辺回路からの転送データとキャッシュデータとを比較する場合に、キャッシュデータに対して１だけ加算および／または減算した演算データを生成し、生成した演算データについても比較も行う。
周辺回路からの転送データと演算データとが一致した場合は、±１の演算を示すフラグをＰ／Ｓ変換回路２１１のシリアルデータの先頭部にセットする。
例えば、アドレス情報や単調なデータの場合は、前回の転送データとは±１だけ異なることがあり、このような場合にデータ転送の効率化を図ることができる。
【００９０】
なお、シリアル転送時に、最初に送受信側の双方で１フレームの長さを固定して決めた場合に、１フレーム分のデータをシリアル転送していく途中で残りの送信ビット列が前回と同じになったとき、フレーム終了信号を送って１フレームの送信を終了する。そして、受信側では、足りない残りのビット列を、前回受信のデータから取り出す構成としてもよい。
このように、１フレームのシリアル転送途中で後続データが前回のデータと同じである場合、１フレームの送信を途中で中断し、受信側は前回分から残りビットを持ってくることで、データ転送の効率化を図ることができる。
【００９１】
また、Ｐ／Ｓ変換回路２１１は、頻繁に使用されるポートのアドレス情報や高転送速度が必要なポートのアドレス情報をパラレル／シリアル変換する場合に、他のアドレス情報に比べて短いパターンを割り付けることで、短いデータ長のアドレスシリアルデータを生成する構成としてもよい。
アドレス情報のシリアルデータ長を短くすることで、データ転送の効率化を図ることができる。
【００９２】
図１０は、図１のバスエミュレーション装置９０内のシリアルインタフェース回路において、ハブ回路８０からの信号が入力される部分からパラレルデータを復元するまでの部分的な構成を例示する概略的な部分構成図である。
このシリアルインタフェース回路１０3 は、書込制御回路２１７と、キャッシュメモリ２１９と、選択回路２１６と、Ｓ／Ｐ変換回路２１８とを有する。
シリアルインタフェース回路１０3 は、キャッシュ機構によりデータ転送の効率化を図っている。
【００９３】
シリアルインタフェース回路１０3 を用いたバスエミュレーション装置では、アドレス情報および／または転送データをシリアルインタフェース回路１０3 ，１０2 の双方でそれぞれのキャッシュメモリにオーバーライトコピーしておく。シリアルインタフェース回路１０2 ，１０3 の間は、ハブ回路８０を介して転送経路が形成されている。
Ｓ／Ｐ変換回路２１８には、ハブ回路８０からのシリアルデータが供給され、供給されたデータをパラレルデータに変換して選択回路２１６および書込制御回路２１７に供給する。
【００９４】
書込制御回路２１７は、Ｓ／Ｐ変換回路２１８からのパラレルデータ、Ｓ／Ｐ変換回路２１８にデータが存在することを示す存在信号（Data-Exist）、前記フラグおよびポインタ値が供給される。
書込制御回路２１７は、存在信号、前記フラグおよびポインタ値に基づき、Ｓ／Ｐ変換回路２１８の出力データをキャッシュメモリ２１９に書き込む。
キャッシュメモリ２１９は、書込制御回路２１７が書き込んだ転送データを一時的に保持して選択回路２１６に供給する。
【００９５】
選択回路２１６は、前記フラグがポインタ値の存在を示す場合、すなわちキャッシュにヒットした場合に、当該ポインタ値に基づき、キャッシュメモリ２１９に保持された転送データ（キャッシュデータ）からポインタ値に対応する箇所を抽出して復元データを生成し、当該復元データをパラレルデータとして周辺回路に送る。
【００９６】
一方、選択回路２１６は、前記フラグがポインタ値の不在を示す場合、すなわちキャッシュにヒットしなかった場合に、Ｓ／Ｐ変換回路２１８からのパラレルデータを選択して周辺回路に送る。また、書込制御回路２１７は、Ｓ／Ｐ変換回路２１８からのパラレルデータをキャッシュメモリ２１９にオーバーライトする。
【００９７】
シリアルインタフェース回路１０3 において、フラグが±１の演算を示す場合は、書込制御回路２１７は、キャッシュデータに対して±１の演算を施し、前記演算データと同じデータが選択回路２１６で選択されて周辺回路に供給される。
【００９８】
なお、ハブ回路は、転送元のシリアルインタフェース回路からシリアル転送路を介して供給された今回のシリアルデータが前回のシリアルデータと同一または略同一である場合に、前記同一または略同一であることを示すフラグを生成する。そして、転送先の周辺回路に接続されたシリアルインタフェース回路１０3 は、前記ハブ回路からの前回のシリアルデータに対応する前回のパラレルデータを保持するキャッシュメモリ２１９に保持されたパラレルデータと前記フラグとに基づいて今回のパラレルデータを生成する構成としてもよい。
【００９９】
テスト
バスエミュレーション装置９０において、シリアルインタフェース回路内にＳ／Ｐ変換回路の出力信号をＰ／Ｓ変換回路の入力信号にする切替回路を設け、ハブ回路とシリアルインタフェース回路との間でループを形成し、データ転送のテストを行うことができる。
この場合、１つのシリアル転送路（単方向信号伝送経路×２）でループを形成し、シリアル転送路上に複数の転送速度でデータを送出して受信し、データエラーを検出する。テスト結果に基づき、最適な転送速度および／または転送用クロック周波数を検出して使用する。
【０１００】
具体的には、以下のようにして転送テストを行う。
シリアルインタフェース回路とハブ回路との間で通信する場合に、データの種別をあらわすフラグを付加し、その種別の中に転送テストの開始または終了を示すフラグ形式を用意する。
システムのイニシャルリセット後などにハブ回路内、または外部のシステム制御を行う回路がハブ回路を経由してシリアルインタフェース回路に転送テスト開始のフラグを送信する。転送テストのフラグを受信したシリアルインタフェース回路は、Ｓ／Ｐ変換回路で生成したパラレルデータをＰ／Ｓ変換回路でシリアルデータに変換して送信するテストモードとなる。
【０１０１】
このテストモードでは、ハブ回路から送出されたシリアルデータがＵターンしてハブ回路に戻ってくるテスト機構が構成される。
そこでハブ回路から複数の転送レートでシリアルデータを送信し、返送されたシリアルデータを受信し、送受信した両シリアルデータ間にデータエラーがあるか否かを検出する。
また、シリアルインタフェース回路やハブ回路の入出力部（Ｉ／Ｏ部）に、遅延やスルーレイト、しきい電圧Ｖｔｈ、終端抵抗値、送受信クロック周波数などの調整機構が付いている場合に、前述のテスト機構を用いて適切な条件を検出し、それらの調節を行う。
なお、ハブ回路８０は、データ転送の空き時間に、前記複数のシリアルインタフェース回路１０〜７０とハブ回路８０との接続テストや自己テストを行う構成としてもよい。
【０１０２】
ハブ回路８０に、デバッグやテストのためのデータ転送状態を監視するモニタ回路を設けてもよい。このモニタ回路は、シリアルインタフェース回路との間でデータを送受している各ポートの稼動状況を監視（スヌープ）する機能を持ち、ハブ回路内の制御回路、または外部のシステム制御回路の指示に従って監視して報告する。例えば、バッファレジスタの稼働状況を監視して報告し、または、検出回路２８１Ｅ〜２８ＮＥの出力信号もしくは信号生成回路２８０の出力信号を監視し、転送制御やエラーリカバリー等を行う制御回路および／またはコントロールシステムに報告する。
【０１０３】
ハブ回路８０に、仮想ポートエミュレーション機能を設けてもよい。
例えば、デバッグ時において、特定の接続ポートが他の接続ポートまたは実在しない仮想の接続ポートに成りすましてデータ転送を行う仮想ポートエミュレーション機能を、ハブ回路内に設ける。具体的には各接続ポートのポートアドレス切替え機構を設ける（各ポートのポートアドレスを決めるためのレジスタを設け、初期設定で切替えできるようにする）。
ハブ回路８０は、デバッグ時において、前記複数のシリアルインタフェース回路１０〜７０のうちで特定のシリアルインタフェース回路からのシリアルデータを、当該シリアルデータ内のアドレス情報が示す転送先の周辺回路とは異なる周辺回路に接続されたシリアルインタフェース回路に対して供給する構成としてもよい。
【０１０４】
図１１は、図１のバスエミュレーション装置９０内のハブ回路およびシリアルインタフェース回路の一例であって、転送経路の終端用の複数のトランジスタを有するシリアルインタフェース回路を例示する概略的な構成図である。
ハブ回路８０4 は、異なる複数の周波数のクロック信号ＣＬＫ１〜ＣＬＫＮを生成する発振回路Ｃ１〜ＣＮと、セレクタＳＬとを有し、不図示の制御回路からの選択制御信号によりセレクタＳＬはクロック信号ＣＬＫ１〜ＣＬＫＮから特定のクロック信号を選択してバスドライバ８０Ｄに供給する。
【０１０５】
シリアルインタフェース回路１０4 は、ハブ回路８０4 内のバスドライバ８０Ｄから送信されたクロック信号を受けるバスレシーバ１０Ｒを有する。バスレシーバ１０Ｒの入力側には、並列接続された複数のトランジスタが接続されている。なお、バスレシーバ１０Ｒは、クロック信号に代えてシリアルデータを受信するバスレシーバとしてもよい。
【０１０６】
ｎチャネル型電界効果トランジスタ（Ｐch  Ｔｒ）のソースが接地されてアース電位ＧＮＤとなっており、ドレインはバスレシーバ１０Ｒの入力端に接続されており、ゲートにはシリアルインタフェース回路１０4 内の不図示の制御回路から終端抵抗値の制御信号が供給されている。
ｐチャネル型電界効果トランジスタ（Ｎch  Ｔｒ）のソースには電源電圧ＶDDが供給され、ドレインはバスレシーバ１０Ｒの入力端に接続されており、ゲートにはシリアルインタフェース回路１０4 内の制御回路から終端抵抗値の制御信号が供給されている。
終端抵抗値の制御信号により複数のトランジスタを選択的にオン状態に設定し、バスレシーバ１０Ｒの終端抵抗値を設定可能である。
【０１０７】
なお、シリアルインタフェース回路１０4 のバスドライバから送出されたシリアルデータを受けるハブ回路８０4 内のバスレシーバについても、図１１のように、バスレシーバの入力側に複数のトランジスタを並列接続して選択的にオン状態に設定して終端抵抗値を設定することが可能である。
【０１０８】
図１２は、図１のバスエミュレーション装置９０におけるシリアルインタフェース回路とハブ回路との接続形態を例示する概略的な構成図である。
シリアルインタフェース回路１０5 は、Ｐ／Ｓ変換回路５１１と、Ｓ／Ｐ変換回路５１８と、バスドライバ５１１Ｃ，５１１Ｄと、バスレシーバ５１８Ｃ，５１８Ｄとを有する。シリアルインタフェース回路１０5 とハブ回路８０5 は、シリアル転送路１０Ｓ5 を介して接続されている。
【０１０９】
バスドライバ５１１Ｃは、Ｐ／Ｓ変換回路５１１からのクロック信号をハブ回路８０5 内のバスレシーバ５８１Ｃに送る。
バスドライバ５１１Ｄは、Ｐ／Ｓ変換回路５１１からのシリアルデータをハブ回路８０5 内のバスレシーバ５８１Ｄに送る。
バスレシーバ５１８Ｃは、ハブ回路８０5 内のバスドライバ５８８Ｃからのクロック信号を受け取る。
バスレシーバ５１８Ｄは、ハブ回路８０5 内のバスドライバ５８８Ｄからのシリアルデータを受け取る。
【０１１０】
主電源配線（Main Power line ）は、シリアルインタフェース回路１０5 とハブ回路８０5 とに対して電源電圧を供給する。
バスドライバ駆動用およびバスレシーバ駆動用の電源電圧を供給する電源配線（I/O Power line）は、バスドライバ５１１Ｃ，５１１Ｄ，５８８Ｃ，５８８Ｄおよびバスレシーバ５１８Ｃ，５１８Ｄ，５８１Ｃ，５８１Ｄの電源端子に接続されている。
【０１１１】
シリアル転送路１０Ｓ5 において、駆動用電源配線（I/O Power line）は、接地用の配線と共に、シリアル転送路１０Ｓ5 の信号線のシールドとして使用されている。また、この共通の電源配線からの同一の電源電圧をバスドライバ５１１Ｃ，５１１Ｄ，５８８Ｃ，５８８Ｄに使用することで、異なる電源電圧のＩＣチップ間でのシリアルデータの送受における消費電力の削減が可能であり、信号の低振幅化による消費電力の削減が可能である。
【０１１２】
バスレシーバ５１８Ｃ，５１８Ｄ，５８１Ｃ，５８１Ｄは、差動増幅回路からなり、非反転入力端子には信号線が接続されており、反転入力端子には駆動用電源配線（I/O Power line）の電源電圧を分圧して生成した電圧が供給されており、差動増幅回路はシリアル転送路１０Ｓ5 からのシリアルデータを受け取って出力する。
【０１１３】
前記駆動用電源配線からのドライブ用電源電圧を、シリアルインタフェース回路１０5 側では抵抗Ｒ１１，Ｒ１２で分圧し、ハブ回路８０5 側では抵抗Ｒ８１，Ｒ８２で分圧し、分圧で生成した電圧（Reference Voltage ）をシリアルデータの入力閾値として使用することで、共通の電源電圧を用いたデータ送受が可能である。なお、ドライブ用電源電圧をスイッチドキャパシタ演算で分圧し、シリアルデータの信号入力時に入力閾値として使用することも可能である。
【０１１４】
図１３は、図１のバスエミュレーション装置９０におけるシリアル転送路を例示する概略的な構成図である。
シリアルインタフェース回路１０9 内のバスドライバ９１１Ｄは、シリアルデータをシリアル転送路１０Ｓ9 を介してハブ回路８０9 内のバスレシーバ９８１Ｄに送る。
このシリアル転送路１０Ｓ9 では、直列接続されたコンデンサＣ９３および終端抵抗素子Ｒ９３を受信端またはその近傍に接続して終端し、さらにはシリアルデータが通過する信号線を接地電位ＧＮＤの配線によってシールドしている。コンデンサＣ９３および終端抵抗素子Ｒ９３により、信号線がハイレベルの時に、終端抵抗から接地線に電流が流れることを防止することができ、データ転送時の消費電力を低減可能である。
【０１１５】
なお、入出力セル（Ｉ／Ｏセル）として、差動入力を行う入力回路と、複数のシングル入力および１つの基準電圧入力を行う回路とを、切り替える回路を入出力部に設けてもよい。
また、シングル出力と、差動出力またはマルチドライブ出力とを切り替える回路を入出力部に設け、スルーレート（slew rate ）の調整および入出力ピンの有効活用を図ってもよい。
【０１１６】
図１４は、図１のバスエミュレーション装置９０におけるシリアルインタフェース回路とハブ回路との接続形態を例示する概略的な構成図である。
シリアルインタフェース回路１０6 は、Ｐ／Ｓ変換回路６１１と、Ｓ／Ｐ変換回路６１８と、バスドライバ６１１Ｃ，６１１Ｄと、バスレシーバ６１８Ｃ，６１８Ｄと、レジスタ６１９とを有する。シリアルインタフェース回路１０6 とハブ回路８０6 は、シリアル転送路１０Ｓを介して接続されている。
【０１１７】
バスドライバ６１１Ｃは、Ｐ／Ｓ変換回路６１１からのクロック信号をハブ回路８０6 内のバスレシーバ６８１Ｃに送る。
バスドライバ６１１Ｄは、Ｐ／Ｓ変換回路６１１からのシリアルデータをハブ回路８０6 内のバスレシーバ６８１Ｄに送る。
バスレシーバ６１８Ｃは、ハブ回路８０6 内のバスドライバ６８８Ｃからのクロック信号を受け取る。
バスレシーバ６１８Ｄは、ハブ回路８０6 内のバスドライバ６８８Ｄからのシリアルデータを受け取る。
【０１１８】
主電源配線（Main Power line ）は、シリアルインタフェース回路１０6 とハブ回路８０6 とに対して電源電圧を供給すると共に、バスドライバ駆動用およびバスレシーバ駆動用の電源電圧を供給する。この主電源配線は、バスドライバ６１１Ｃ，６１１Ｄ，６８８Ｃ，６８８Ｄおよびバスレシーバ６１８Ｃ，６１８Ｄ，６８１Ｃ，６８１Ｄの電源端子に接続されている。
【０１１９】
ハブ回路８０6 は、Ｉ／Ｏ用電源電圧または入力基準電源電圧を主電源配線を介してシリアルインタフェース回路１０6 に供給する。
但し、ハブ回路８０6 の交流電源がダウンした場合等の電源障害が発生した場合は、主電源配線からの電源電圧に代えてバックアップ用の電源電圧（バックアップ用電力）が、不図示のバッテリから供給される。
バッテリと主電源配線との間には、ダイオードＤ６１，Ｄ６２が接続されており、電流の逆流を防止している。
【０１２０】
バックアップ用の電源電圧により、周辺チップ（シリアルインタフェース回路内のＩＣチップ）内のレジスタ６１９でＩＣチップの識別信号および／または暗号キーを保持し、この識別信号および／または暗号キーを通信用の暗号化またはデコードに用いる。なお、レジスタ６１９に代えてＲＡＭ（Random Access Memory）を用いてもよい。
【０１２１】
暗号化と復号化
Ｐ／Ｓ変換回路内およびＳ／Ｐ変換回路内のシフトレジスタに排他的論理和（ＥＸＯＲ）やセレクタなどを付加してＰ／Ｓ変換回路が転送データの暗号化を行い、Ｓ／Ｐ変換回路が転送データの復号化を行う構成としてもよい。
図１５は、図１のバスエミュレーション装置９０におけるシリアルインタフェース回路内のＰ／Ｓ変換回路の一例を示す回路図である。
【０１２２】
このＰ／Ｓ変換回路１１1 は、セレクタ７１０〜７１８と、Ｄ型フリップフロップ（ＤＦＦ）７２０〜７２８と、反転回路７２９と、論理積回路７３１，７４１と、排他的論理和回路（ＥＸＮＯＲ）７４０と、フリップフロップ（ＦＦ）７３０とを有する。
パラレルデータＤ０〜Ｄ８、開始信号ＸＬＤ、出力許可信号ＯＵＴＥＮ、および、クロック信号ＣＫは、一例として、Ｐ／Ｓ変換回路１１1 に接続された周辺回路から供給され、またはＰ／Ｓ変換回路１１1 を有するシリアルインタフェース回路内の制御回路から供給される。
【０１２３】
セレクタ７１０〜７１８は、暗号化の開始信号ＸＬＤが入力端子Ｓに供給され、開始信号ＸＬＤがローレベルの時は入力端子Ａに供給される信号を選択して出力端子Ｘに出力し、開始信号ＸＬＤがハイレベルの時は入力端子Ｂに供給される信号を選択して出力端子Ｘに出力する。
セレクタ７１０〜７１８の入力端子Ａには、対応するパラレルデータＤ０〜Ｄ８が供給される。
セレクタ７１１〜７１８の入力端子Ｂには、対応するＤＦＦ７２０〜７２７の出力端子Ｑから出力信号が供給される。
【０１２４】
ＤＦＦ７２０〜７２８の入力端子Ｄには、対応するセレクタ７１０〜７１８の出力端子Ｘから出力信号が供給される。
ＤＦＦ７２０〜７２８のクロック入力端子には、クロック信号ＣＫが供給される。
排他的論理和回路７４０は、ＤＦＦ７２４，７２８の出力信号が供給され、供給された信号の排他的論理和の否定値をセレクタ７１０の入力端子Ｂに供給する。
【０１２５】
ＦＦ７３０は、出力許可信号ＯＵＴＥＮが入力端子Ｄに供給され、出力端子Ｑから出力信号を論理積回路７３１に供給する。ＦＦ７３０は、クロック信号ＣＫがハイレベルの時に、出力許可信号ＯＵＴＥＮをラッチし、ラッチした値を出力端子Ｑから論理積回路７３１に供給する。
反転回路７２９は、クロック信号ＣＫを反転し、反転された信号をＦＦ７３０の入力端子Ｇおよび論理積回路７３１に供給する。
論理積回路７３１は、反転回路７２９の出力信号とＦＦ７３０の出力信号との論理積を演算し、演算結果を転送用クロック信号ＳＣＫとして出力する。
【０１２６】
論理積回路７４１は、ＤＦＦ７２８の出力信号と出力許可信号ＯＵＴＥＮとが供給され、出力許可信号ＯＵＴＥＮがハイレベルの時にＤＦＦ７２８の出力信号を出力信号ＳＯとして出力する。出力信号ＳＯは、暗号化されたシリアルデータである。
Ｐ／Ｓ変換回路１１1 では、開始信号ＸＬＤがハイレベルの時に、ＤＦＦ７２０〜７２８に保持されているデータを、クロック信号ＣＫにより循環させて暗号化している。
開始信号ＸＬＤがハイレベルになってから出力許可信号ＯＵＴＥＮがハイレベルになるまでのクロック信号ＣＫのパルス数（またはクロック周期）が暗号キーに対応し、例えばパルス数を１０とする。
【０１２７】
図１６は、図１のバスエミュレーション装置９０におけるシリアルインタフェース回路内のＳ／Ｐ変換回路の一例を示す回路図である。
このＳ／Ｐ変換回路１８1 は、セレクタ８１０〜８１８と、ＤＦＦ８２０〜８２８，８３０〜８３８と、排他的論理和回路８４０と、論理和回路８１９とを有する。
なお、図１６中の信号ＯＵＴＥＮ、クロック信号ＤＥＣＣＫ、ロード信号ＤＥＣＬＤは、一例として、Ｓ／Ｐ変換回路１８1 を有するシリアルインタフェース回路内の制御回路から供給する。
【０１２８】
セレクタ８１０〜８１８は、信号ＯＵＴＥＮが入力端子Ｓに供給され、信号ＯＵＴＥＮがハイレベルの時は入力端子Ｂに供給された信号を選択して出力端子Ｘに出力し、信号ＯＵＴＥＮがローレベルの時は入力端子Ａに供給された信号を選択して出力端子Ｘに出力する。
セレクタ８１０の入力端子Ｂには、シリアルデータＳＯが供給される。
セレクタ８１１〜８１８の入力端子Ｂには、対応するＤＦＦ８２０〜８２７の出力端子Ｑから出力信号が供給される。
セレクタ８１０〜８１７の入力端子Ａには、対応するＤＦＦ８２１〜８２８の出力端子Ｑから出力信号が供給される。
【０１２９】
論理和回路８１９は、転送用クロック信号ＳＣＫとデコード用クロック信号ＤＥＣＣＫとの論理和を演算し、演算結果をＤＦＦ８２０〜８２８のクロック入力端子に供給する。
排他的論理和回路８４０は、ＤＦＦ８２０の出力信号とＤＦＦ８２５の出力信号との排他的論理和の否定値を、セレクタ８１８の入力端子Ａに供給する。
【０１３０】
ＤＦＦ８３０〜８３８の入力端子Ｄには、対応するＤＦＦ８２０〜８２８の出力信号が供給され、クロック入力端子にはデコード用クロック信号ＤＥＣＣＫが供給され、出力端子Ｑからの出力信号ＤＥＣ０〜ＤＥＣ８をパラレルデータとして出力する。
【０１３１】
ＤＦＦ８２０〜８２８は、信号ＯＵＴＥＮがハイレベルの時に、シリアルデータＳＯをクロック信号ＳＣＫに基づいてラッチする。
次に、信号ＯＵＴＥＮがローレベルとなり、ＤＦＦ８２０〜８２８に保持されているデータを、クロック信号ＤＥＣＣＫにより循環させて復号化する。
このデコード用クロック信号ＤＥＣＣＫのパルス数は、暗号キーに対応しており、図１５のＰ／Ｓ変換回路１１1 での暗号化時に用いたパルス数１０を用いる。
この場合、クロック信号ＤＥＣＣＫ中のパルス数が１０になると、ロード信号ＤＥＣＬＤがパルス状にハイレベルになり、ＤＦＦ８２０〜８２８に保持されているデータはＤＦＦ８３０〜８３８にコピーされ、パラレルデータＤＥＣ０〜ＤＥＣ８が生成される。
図１７は、図１５のＰ／Ｓ変換回路１１1 および図１６のＳ／Ｐ変換回路１８1 の動作を示す概略的なタイムチャートである。
【０１３２】
以上のようにして、Ｐ／Ｓ変換回路１１1 内およびＳ／Ｐ変換回路１８1 内のシフトレジスタに、排他的論理和回路やセレクタ等を付加してリニアフィードバックシフトレジスタ（ＬＦＳＲ）を構成し、ＬＦＳＲを用いて暗号化および復号化を行うことができる。Ｓ／Ｐ変換回路１８1 内のＬＦＳＲとＰ／Ｓ変換回路１１1 内のＬＦＳＲは、互いに逆演算を行う。
【０１３３】
Ｐ／Ｓ変換回路１１1 では、Ｐ／Ｓ変換用にロードしたデータＤ０〜Ｄ８に対し、Ｐ／Ｓ変換前にシフトレジスタ７２０〜７２８をＬＦＳＲ構成にしてＮクロック回（例えばＮ＝１０）だけＬＦＳＲを動作させてデータを暗号化し、その後にＰ／Ｓ変換してシリアルデータＳＯを送信する。
Ｓ／Ｐ変換回路１８1 では、シリアルデータをすべて受け取った後、Ｓ／Ｐ変換用のシフトレジスタ８２０〜８２８をＰ／Ｓ変換側とは逆演算を行うＬＦＳＲに切り替え、前記Ｎクロック回だけＬＦＳＲを動作させて復号化してデータを復元する。
なお、ＬＦＳＲ構成を複数設けて切り替えたり、前記Ｎを切り替えたりすることで、暗号強度を向上可能である。
【０１３４】
Ｐ／Ｓ変換、Ｓ／Ｐ変換およびデータ転送の動作周波数は、シリアル転送路の特性等によって低く設定されることがあるが、上記ＬＦＳＲ動作はシフトレジスタ（シフタ）およびフィードバック用ゲートが動作してデータを巡回すれば良いので高速動作が可能である。そこで、複数のクロック信号を用いる構成とし、ＬＦＳＲ構成時では、シリアルデータの送信動作時および／またはシリアルデータの受信動作時よりも高い周波数のクロック信号でＬＦＳＲを動作させることで、暗号化および復号化の演算速度を向上可能である。
【０１３５】
図１、図２、図５、図６等に示すような構成とすることで、複数のデータ転送要求がある場合に、同時に並行して処理可能である。また、転送帯域幅の確保が容易であり、転送要求から転送終了までの待ち時間を短縮可能であり、待ち時間の予測が容易になる。
【０１３６】
図１、図２、図５、図１１、図１２、図１３等に示すような構成とすることで、従来のバス配線に比べて信号本数や信号振幅を小さくすることができ、電磁妨害（ＥＭＩ：Electromagnetic interference）を低減可能である。また、周辺回路間の距離が長い場合に、特性インピーダンスを一定として終端することで、データ転送速度を向上可能である。
【０１３７】
図１、図２、図５等に示すような構成とすることで、従来のバス配線に比べて、配線面積を減らすことが可能である。また、シリアルインタフェース回路を周辺回路に組み込むことで、ＩＣチップやコネクタのピン数を削減可能である。また、テストや転送エラー発生時における問題発生部を、トポロジー的に容易に切り離し可能である。
【０１３８】
図１、図２、図５、図１２、図１３等に示すような構成とすることで、転送速度を落とさずに、周辺回路の接続数を増加させることが可能である。
図８、図９、図１０等に示すような構成とすることで、シリアル転送の効率を向上可能である。
【０１３９】
図１４、図１５、図１６、図１７等に示すような構成とすることで、著作権等を有するデータのデータ転送のセキュリティ性を向上可能である。
図１、図２、図８、図９、図１０等に示すような構成とすることで、消費電力を削減可能である。
図１、図２、図１１等に示すような構成とすることで、部品点数やＩＣチップ数を削減可能である。
【０１４０】
図１、図２、図５、図１１等に示すような構成とすることで、高速転送を要求する周辺回路と、高速転送を要求しない周辺回路とに対し、シリアル転送路の実装形態を最適化することが可能である。例えば、シリアルデータ転送速度、シリアル転送路の本数、差動入力の有無、終端の有無、配線形状の選択等について、最適化を図ることが可能である。
【０１４１】
なお、上記実施の形態は本発明の例示であり、本発明は上記実施の形態に限定されない。
【０１４２】
【発明の効果】
以上に説明したように、本発明によれば、ＬＳＩまたはプリント回路板に搭載されるバスエミュレーション装置であって、パラレルバスと置換え可能なバスエミュレーション装置を提供することができる。
また、本発明によれば、周辺回路間でのデータ転送中に、他の周辺回路間でデータ転送を可能とするバスエミュレーション装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るバスエミュレーション装置を示す概略的な構成図である。
【図２】図１のバスエミュレーション装置９０において、周辺回路、シリアルインタフェース回路およびハブ回路の間の接続関係を示す概略的な構成図である。
【図３】周辺回路と双方向バスドライバとの接続関係を示す参考図であり、本発明のバスエミュレーション装置に対比される構成を示す説明図である。
【図４】双方向バスドライバを例示する回路図である。
【図５】図１に示すバスエミュレーション装置の一実施の形態を示す概略的な構成図である。
【図６】図１のバスエミュレーション装置内のハブ回路の一例を示す概略的な構成図である。
【図７】図１のバスエミュレーション装置内のハブ回路の一例を示す概略的な構成図である。
【図８】図１のバスエミュレーション装置内のシリアルインタフェース回路の一例を示す概略的な構成図である。
【図９】図１のバスエミュレーション装置内のシリアルインタフェース回路において、周辺回路からの信号が入力される部分からＰ／Ｓ変換回路に到るまでの部分的な構成を例示する概略的な部分構成図である。
【図１０】図１のバスエミュレーション装置内のシリアルインタフェース回路において、ハブ回路からの信号が入力される部分からパラレルデータを復元するまでの部分的な構成を例示する概略的な部分構成図である。
【図１１】図１のバスエミュレーション装置内のハブ回路およびシリアルインタフェース回路の一例を示す概略的な構成図である。
【図１２】図１のバスエミュレーション装置におけるシリアルインタフェース回路とハブ回路との接続形態を例示する概略的な構成図である。
【図１３】図１のバスエミュレーション装置におけるシリアル転送路を例示する概略的な構成図である。
【図１４】図１のバスエミュレーション装置におけるシリアルインタフェース回路とハブ回路との接続形態を例示する概略的な構成図である。
【図１５】図１のバスエミュレーション装置におけるシリアルインタフェース回路内のＰ／Ｓ変換回路の一例を示す回路図である。
【図１６】図１のバスエミュレーション装置におけるシリアルインタフェース回路内のＳ／Ｐ変換回路の一例を示す回路図である。
【図１７】図１５のＰ／Ｓ変換回路および図１６のＳ／Ｐ変換回路の動作を示す概略的なタイムチャートである。
【符号の説明】
１０〜７０…シリアルインタフェース回路、１０Ｒ，６１８Ｃ，６１８Ｄ，６８１Ｃ，６８１Ｄ，９８１Ｄ…バスレシーバ、１０Ｓ〜８０Ｓ…シリアル転送路、１１，１１１，２１１，５１１，６１１…Ｐ／Ｓ変換回路（パラレル／シリアル変換回路）、１８，１１８，２１８，５１８，６１８…Ｓ／Ｐ変換回路（シリアル／パラレル変換回路）、１９〜７９，１１９〜１３９…周辺回路、１９Ｐ〜７９Ｐ…パラレル転送路、８０…ハブ回路（ＨＵＢ）、８０Ｄ，５１１Ｃ，５１１Ｄ，５８８Ｃ，５８８Ｄ，６１１Ｃ，６１１Ｄ，６８８Ｃ，６８８Ｄ，９１１Ｄ…バスドライバ、９０…バスエミュレーション装置、１１２…転送制御回路、１１３…カウンタ、１１４…フラグ検出回路、１１９Ｗ〜１３９Ｗ…双方向バスドライバ、１８１Ａ〜１８ＮＡ…アドレス抽出回路（抽出回路）、１８１Ｂ〜１８ＮＢ…バッファレジスタ、１８１Ｃ〜１８ＮＣ，２８１Ｃ〜２８ＮＣ…転送先選択回路（選択回路）、１８１Ｄ〜１８ＮＤ，２８１Ｄ〜２８ＮＤ…入力選択回路（選択回路）、２１２，２１７…書込制御回路、２１３，２１９…キャッシュメモリ、２１４…比較回路、２１５，２１６，７１０〜７１８，８１０〜８１８，ＳＬ…セレクタ、２８０…信号生成回路、２８０Ｐ…制御回路、２８１Ｅ〜２８ＮＥ…検出回路、５１８Ｃ，５１８Ｄ，５８１Ｃ，５８１Ｄ…バスレシーバ（差動増幅回路）、６１９…レジスタ、７２０〜７２８，８２０〜８２８，８３０〜８３８…Ｄ型フリップフロップ（ＤＦＦ）、Ｂ１，Ｂ２…信号線、Ｃ１〜ＣＮ…発振回路、Ｃ９３…コンデンサ、Ｄ０〜Ｄ８，ＤＥＣ０〜ＤＥＣ８…パラレルデータ、Ｄ６１，Ｄ６２…ダイオード、ＧＮＤ…接地電位、Ｐch  Ｔｒ，ＮchＴｒ…トランジスタ（終端抵抗）、Ｒ１１，Ｒ１２，Ｒ８１，Ｒ８２…抵抗（分圧抵抗）、Ｒ９３…終端抵抗素子、Ｒｕ…プルアップ抵抗、ＳＯ…シリアルデータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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