(57)【特許請求の範囲】
【請求項１】
位相比較器より出力される信号に基づき定電流源を利用して充電動作または放電動作を行うことにより、上記位相比較器にて検出された位相差に比例した信号を出力するチャージポンプ回路を備えた周波数シンセサイザにおいて、
上記チャージポンプ回路は、上記充電動作または放電動作を行うためのカレントミラー回路と、上記カレントミラー回路に接続された定電流源回路とを備えて構成され、
上記位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路であって、上記位相比較器の２つの出力端子から出力される信号を２入力とし、その論理レベルの積をとって出力するＡＮＤ回路により構成されたロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて、上記定電流回路の接続の有無を切り替えるスイッチング回路とを備えたことを特徴とする周波数シンセサイザ。
【請求項２】
位相比較器より出力される信号に基づき定電流源を利用して充電動作または放電動作を行うことにより、上記位相比較器にて検出された位相差に比例した信号を出力するチャージポンプ回路を備えた周波数シンセサイザにおいて、
上記チャージポンプ回路は、上記充電動作または放電動作を行うためのカレントミラー回路と、上記カレントミラー回路に接続された定電流源回路とを備えて構成され、
上記位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路であって、上記位相比較器の２つの出力端子から出力される信号を２入力とし、その論理レベルの積をとって出力する第１のＡＮＤ回路と、上記位相比較器の２つの出力端子から出力される信号を２入力とし、その論理レベルの積をとって出力する第２のＡＮＤ回路と、上記位相比較器の一方の出力端子から出力される信号と上記第１のＡＮＤ回路から出力される信号とを２入力とし、その論理レベルの和をとって出力する第１のＯＲ回路と、上記位相比較器の他方の出力端子から出力される信号と上記第２のＡＮＤ回路から出力される信号とを２入力とし、その論理レベルの和をとって出力する第２のＯＲ回路とにより構成されたロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて、上記定電流回路の接続の有無を切り替えるスイッチング回路とを備えたことを特徴とする周波数シンセサイザ。
【請求項３】
位相比較器より出力される信号に基づき定電流源を利用して充電動作または放電動作を行うためのカレントミラー回路と、上記カレントミラー回路に接続された定電流源回路とを備えて構成されたチャージポンプ回路であって、
上記位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて、上記定電流回路の接続の有無を切り替えるスイッチング回路とを備え、
上記ロック検出回路は、上記位相比較器の２つの出力端子から出力される信号を２入力とし、その論理レベルの積をとって出力するＡＮＤ回路により構成されることを特徴とするチャージポンプ回路。
【請求項４】
位相比較器より出力される信号に基づき定電流源を利用して充電動作または放電動作を行うためのカレントミラー回路と、上記カレントミラー回路に接続された定電流源回路とを備えて構成されたチャージポンプ回路であって、
上記位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路と、
上記ロック検出回路によるロック状態の検出結果に応じて、上記定電流回路の接続の有無を切り替えるスイッチング回路とを備え、
上記ロック検出回路は、上記位相比較器の２つの出力端子から出力される信号を２入力とし、その論理レベルの積をとって出力する第１のＡＮＤ回路と、
上記位相比較器の２つの出力端子から出力される信号を２入力とし、その論理レベルの積をとって出力する第２のＡＮＤ回路と、
上記位相比較器の一方の出力端子から出力される信号と上記第１のＡＮＤ回路から出力される信号とを２入力とし、その論理レベルの和をとって出力する第１のＯＲ回路と、
上記位相比較器の他方の出力端子から出力される信号と上記第２のＡＮＤ回路から出力される信号とを２入力とし、その論理レベルの和をとって出力する第２のＯＲ回路とにより構成されることを特徴とするチャージポンプ回路。
【発明の詳細な説明】
【技術分野】  本発明は、周波数シンセサイザおよびこれに用いるチャージポンプ回路に関するものである。
【背景技術】  一般に、無線通信機では、局部発振回路として、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いた周波数シンセサイザが用いられる。図２は、ＰＬＬを用いた従来の周波数シンセサイザの構成を示す図である。図２に示すように、周波数シンセサイザは、水晶発振回路１、基準分周器２、位相比較器３、チャージポンプ回路４、ローパスフィルタ（ＬＰＦ）５、電圧制御発振器（ＶＣＯ）６、可変分周器７を備えて構成されている。
水晶発振回路１は、所定の周波数の信号を発生する。基準分周器２は、水晶発振回路１から出力される信号の周波数を固定の分周比で分周し、基準周波数の基準信号を発生する。位相比較器３は、基準分周器２から出力される基準信号と、可変分周器７から出力されるフィードバック信号との位相差を検出し、その結果に応じて、論理「Ｌ」または「Ｈ」の信号をＵｐ端子およびＤｏｗｎ端子より出力する。チャージポンプ回路４は、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される信号に基づいてチャージ動作またはディスチャージ動作を行うことにより、位相比較器３にて検出された位相差に比例した信号を出力する。
ＬＰＦ５は、チャージポンプ回路４から出力される信号の高周波成分を除去してＶＣＯ６に出力する。ＶＣＯ６は、ＬＰＦ５から出力される信号の電圧に比例した周波数で発振し、局部発振信号として周波数シンセサイザの外部に出力するとともに、可変分周器７に出力する。可変分周器７は、ＶＣＯ４の出力周波数を指定された分周比で分周し、その結果をフィードバック信号として位相比較器３にフィードバックする。
次に、このように構成された従来の周波数シンセサイザの動作を説明する。位相比較器３は、基準分周器２から出力される基準信号と、可変分周器７から出力されるフィードバック信号との位相差を検出する。フィードバック信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｌ」の信号が位相比較器３のＵｐ端子から出力される。このとき位相比較器３のＤｏｗｎ端子には、論理「Ｈ」の信号が出力されている。
一方、フィードバック信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「Ｌ」の信号が位相比較器３のＤｏｗｎ端子から出力される。このとき位相比較器３のＵｐ端子には、論理「Ｈ」の信号が出力されている。また、フィードバック信号の位相が基準信号の位相と同期すると、位相比較器３のＵｐ端子およびＤｏｗｎ端子の両方から論理「Ｈ」の信号が出力される。
チャージポンプ回路４は、位相比較器３のＵｐ端子およびＤｏｗｎ端子がゲートに接続されたトランジスタ（スイッチング素子）と、当該トランジスタに接続された定電流源回路とを備えて構成されている。そして、位相比較器３のＵｐ端子から論理「Ｌ」の信号を受けると、定電流源を利用して自ら充電するように動作する。また、位相比較器３のＤｏｗｎ端子から論理「Ｌ」の信号を受けると、定電流源を利用して自ら放電するように動作する。
チャージポンプ回路４がチャージ動作をすることによって出力端子電圧が上昇すると、ＶＣＯ６の発振周波数は上昇する。一方、チャージポンプ回路４がディスチャージ動作をすることによって出力端子電圧が下降すると、ＶＣＯ６の発振周波数は下降する。ＶＣＯ６より出力される局部発振信号は、可変分周器７を介して位相比較器３にフィードバックされる。
フィードバック信号の周波数が基準信号の周波数よりも小さい場合（フィードバック信号の位相が基準信号の位相よりも遅れている場合）は、上述のようにＶＣＯ６の出力周波数が上昇するので、フィードバック信号の周波数は上昇し、基準信号との位相差が小さくなる。これにより、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
また、フィードバック信号の周波数が基準信号の周波数よりも大きい場合（フィードバック信号の位相が基準信号の位相よりも進んでいる場合）は、上述のようにＶＣＯ６の出力周波数が下降するので、フィードバック信号の周波数は下降し、基準信号との位相差が小さくなる。これにより、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このように、周波数シンセサイザは、フィードバック信号の周波数（ＶＣＯ６の出力周波数に比例した周波数）が基準信号の周波数より大きくても小さくても、最終的には、フィードバック信号の周波数が基準信号の周波数に近づくように動作し、それによってＶＣＯ６の発振周波数は一定周波数にロックされる。このロック状態のときに、位相比較器３から出力される信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｈ」の信号とされる。
従来、このように構成された周波数シンセサイザにおいて、その消費電力を低減するための試みが成され、いくつかの手法が提案されている（例えば、特許文献１，２参照）。
特許文献１：特開平１０−２２４２１２号公報
特許文献２：特開平６−２８４０６９号公報
特許文献１に記載の技術では、位相比較器にパワーカット入力端子を設け、パワーカット信号が入力したときに位相比較器のＤｏｗｎ端子およびＵｐ端子から出力される信号を共に強制的に論理「Ｈ」とすることにより、チャージポンプ回路をハイインピーダンス状態（フローティング状態）にして、その中のトランジスタに流れる電流をなくすようにしている。
また、特許文献２に記載の技術では、待ち受け時における間欠信号がオフになったときに、基準分周器、可変分周器およびプリスケーラの動作を停止させて低消費電流状態にし、チャージポンプ回路をハイインピーダンス状態にして、その出力電圧を周波数シンセサイザのロック時における値に保持させるようにしている。
【発明の開示】
しかしながら、上記特許文献１，２に記載の技術では、パワーカット信号や間欠信号といった制御信号を外部で生成し、それを周波数シンセサイザに入力する必要がある。そして、外部より入力した制御信号に従ってチャージポンプ回路をハイインピーダンス状態にする必要がある。そのため、いったん制御信号を入力してハイインピーダンス状態にすると、その後で制御信号が切り替わらない限りハイインピーダンス状態が維持されてしまい、その間に基準信号とフィードバック信号の位相がずれても、ＰＬＬのロック状態を解除することができないという問題があった。
本発明は、このような問題を解決するために成されたものであり、パワーカット信号や間欠信号といった外部からの制御信号を用いることなく、チャージポンプ回路の中にある定電流回路の動作をスタンバイ状態にして、トランジスタに流れる電流をなくすことによって消費電流の低減を図ることができるようにすることを目的とする。
上記した課題を解決するために、本発明では、位相比較器より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路と、ロック検出回路によるロック状態の検出結果に応じて、チャージポンプ回路を構成する定電流回路の接続の有無を切り替えるスイッチング回路とを備える。
上記のように構成した本発明によれば、周波数シンセサイザがロック状態になり、チャージポンプ回路がハイインピーダンス状態になったことがロック検出回路によって検出されると、スイッチング回路によって定電流回路の接続が切られることとなるので、パワーカット信号や間欠信号といった外部からの制御信号を用いることなく、ハイインピーダンス状態のときにチャージポンプ回路の中に流れる電流をなくすことができ、消費電流を低減することができる。
【図面の簡単な説明】  図１は、本実施形態によるチャージポンプ回路の構成例を示す図である。
図２は、周波数シンセサイザの全体構成例を示す図である。
図３は、本実施形態によるチャージポンプ回路の他の構成例を示す図である。
図４は、本実施形態によるチャージポンプ回路の他の構成例を示す図である。
【発明を実施するための最良の形態】  以下、本発明の一実施形態を図面に基づいて説明する。図１は、本実施形態によるチャージポンプ回路４の構成例を示す図である。このチャージポンプ回路４を用いた周波数シンセサイザの全体構成は、図２と同様である。
図１に示すように、本実施形態のチャージポンプ回路４は、第１のカレントミラー回路１１と、第２のカレントミラー回路１２と、これらのカレントミラー回路１１，１２に接続された第１および第２の定電流源回路１４，１５とを備えている。第１のカレントミラー回路１１は、３つのｐＭＯＳトランジスタＴｒ１〜Ｔｒ３をカレントミラー接続して構成され、位相比較器３のＵｐ端子より出力される信号に基づき第１の定電流源回路１４を利用して充電動作を行う。第２のカレントミラー回路１２は、３つのｎＭＯＳトランジスタＴｒ４〜Ｔｒ６をカレントミラー接続して構成され、位相比較器３のＤｏｗｎ端子より出力される信号に基づき第２の定電流源回路１５を利用して放電動作を行う。
第１のカレントミラー回路１１の前段（位相比較器３のＵｐ端子と第１のカレントミラー回路１１との間）には、入力される信号の論理レベルを反転して出力する反転回路１３が設けられている。反転回路１３の出力ノードは、第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに接続されている。ｐＭＯＳトランジスタＴｒ１のソースは電源端子に接続され、ドレインはカレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートに接続されている。ｐＭＯＳトランジスタＴｒ２，Ｔｒ３のソースは共に電源端子に接続され、ｐＭＯＳトランジスタＴｒ２のドレインは第１の定電流源回路１４に、ｐＭＯＳトランジスタＴｒ３のドレインはチャージポンプ回路４の出力端子Ｏｕｔに接続されている。
第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートは、位相比較器３のＤｏｗｎ端子に接続されている。当該ｎＭＯＳトランジスタＴｒ４のソースは接地端子に接続され、ドレインはカレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートに接続されている。ｎＭＯＳトランジスタＴｒ５，Ｔｒ６のソースは共に接地端子に接続され、ｎＭＯＳトランジスタＴｒ５のドレインは第２の定電流源回路１５に、ｎＭＯＳトランジスタＴｒ６のドレインはチャージポンプ回路４の出力端子Ｏｕｔに接続されている。
第１および第２のカレントミラー回路１１，１２とチャージポンプ回路４の出力端子Ｏｕｔとの間には、ループフィルタ１６が設けられている。ループフィルタ１６はコンデンサＣを備えている。本実施形態のチャージポンプ回路４は、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される信号に基づいてループフィルタ１６のコンデンサＣに対して充電動作または放電動作を行うことにより、位相比較器３にて検出された位相差に比例した信号を出力するようになっている。
本実施形態のチャージポンプ回路４はさらに、ＡＮＤ回路１７と２つのｐＭＯＳトランジスタ１８，１９とを備えている。ＡＮＤ回路１７は、位相比較器３のＵｐ端子およびＤｏｗｎ端子から出力される信号を２入力とし、その論理レベルの積をとって出力する。
ＡＮＤ回路１７は、位相比較器３のＵｐ端子およびＤｏｗｎ端子から出力される信号の双方が論理「Ｈ」の信号のときにのみ、論理「Ｈ」の信号を出力する。Ｕｐ端子およびＤｏｗｎ端子の信号が双方とも「Ｈ」の場合とは、チャージポンプ回路４がハイインピーダンスの状態、つまり周波数シンセサイザがロック状態の場合である。したがって、ＡＮＤ回路１７は、位相比較器３より出力される信号に基づいて周波数シンセサイザがロック状態か否かを検出するロック検出回路として機能する。
ＡＮＤ回路１７の出力ノードは、２つのｐＭＯＳトランジスタ１８，１９のゲートに接続されている。第１のｐＭＯＳトランジスタ１８は、第１の定電流源回路１４と接地端子との間に接続されている。また、第２のｐＭＯＳトランジスタ１９は、第２の定電流源回路１５と第２のカレントミラー回路１２との間に接続されている。
これら２つのｐＭＯＳトランジスタ１８，１９は、ＡＮＤ回路１７から論理「Ｌ」の信号が出力されたときにはオンし、論理「Ｈ」の信号が出力されたときにはオフとなる。すなわち、ｐＭＯＳトランジスタ１８，１９は、周波数シンセサイザが非ロック状態のときにはオンとなり、ロック状態のときにはオフとなる。このように、２つのｐＭＯＳトランジスタ１８，１９は、ＡＮＤ回路１７によるロック状態の検出結果に応じて、定電流回路１４，１５の接続の有無を切り替えるスイッチング回路として機能する。
次に、図１のように構成したチャージポンプ回路４およびこれを含む図２のような周波数シンセサイザの動作を説明する。位相比較器３は、基準分周器２から出力される基準信号と、可変分周器７から出力されるフィードバック信号との位相差を検出する。フィードバック信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｌ」の信号が位相比較器３のＵｐ端子から出力される。このとき位相比較器３のＤｏｗｎ端子には、論理「Ｈ」の信号が出力されている。
チャージポンプ回路４は、位相比較器３のＵｐ端子から論理「Ｌ」の信号を受けると、第１の定電流源回路１４を利用してループフィルタ１６のコンデンサＣを充電するように動作する。すなわち、位相比較器３のＵｐ端子から出力された論理「Ｌ」の信号は、反転回路１３によって論理レベルが反転される。これにより、第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに論理「Ｈ」の信号が入力される。そのため、ｐＭＯＳトランジスタＴｒ１はオフとなる。ｐＭＯＳトランジスタＴｒ１がオフになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには論理「Ｌ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオンとなる。
一方、位相比較器３のＵｐ端子から論理「Ｌ」の信号が出力されているので、ＡＮＤ回路１７の出力は「Ｌ」となり、第１のｐＭＯＳトランジスタ１８はオンとなる。これにより、電源端子からｐＭＯＳトランジスタＴｒ２、第１の定電流源回路１４、第１のｐＭＯＳトランジスタ１８を通じて接地端子に向かって定電流Ｉ１が流れる。
また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｈ」の信号は、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートに入力される。これにより、ｎＭＯＳトランジスタＴｒ４はオンとなる。ｎＭＯＳトランジスタＴｒ４がオンになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには「Ｌ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオンになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオフになることにより、ｐＭＯＳトランジスタＴｒ２を流れる定電流Ｉ１に起因して、これにカレントミラー接続されたｐＭＯＳトランジスタＴｒ３からチャージポンプ回路４の出力端子Ｏｕｔに向かって定電流ＩＣが流れる。そして、このように出力端子Ｏｕｔに向かって吐き出すように流れる定電流ＩＣによって、ループフィルタ１６のコンデンサＣが充電される。
このようなコンデンサＣの充電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が上昇すると、ＶＣＯ６の発振周波数は上昇する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が上昇する。これにより、基準信号の周波数よりも小さかったフィードバック信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
一方、フィードバック信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「Ｌ」の信号が位相比較器３のＤｏｗｎ端子から出力される。このとき位相比較器３のＵｐ端子には、論理「Ｈ」の信号が出力されている。チャージポンプ回路４は、位相比較器３のＤｏｗｎ端子から論理「Ｌ」の信号を受けると、第２の定電流源回路１５を利用してループフィルタ１６のコンデンサＣを放電するように動作する。
すなわち、位相比較器３のＤｏｗｎ端子から出力された論理「Ｌ」の信号は、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートに入力される。これにより、ｎＭＯＳトランジスタＴｒ４はオフとなる。ｎＭＯＳトランジスタＴｒ４がオフになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには「Ｈ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオンとなる。
一方、位相比較器３のＤｏｗｎ端子から論理「Ｌ」の信号が出力されているので、ＡＮＤ回路１７の出力は「Ｌ」となり、第２のｐＭＯＳトランジスタ１９はオンとなる。これにより、電源端子から第２の定電流源回路１５、第２のｐＭＯＳトランジスタ１９、ｎＭＯＳトランジスタＴｒ５を通じて接地端子に向かって定電流Ｉ２が流れる。
また、位相比較器３のＵｐ端子から出力された論理「Ｈ」の信号は、反転回路１３によって論理レベルが反転される。これにより、第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに論理「Ｌ」の信号が入力される。そのため、ｐＭＯＳトランジスタＴｒ１はオンとなる。ｐＭＯＳトランジスタＴｒ１がオンになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには「Ｈ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオフになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオンになることにより、ｎＭＯＳトランジスタＴｒ５を流れる定電流Ｉ２に起因して、これにカレントミラー接続されたｎＭＯＳトランジスタＴｒ６を介して接地端子に向かってループフィルタ１６のコンデンサＣから引き込むように定電流ＩＤが流れ、コンデンサＣが放電される。
このようなコンデンサＣの放電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が下降すると、ＶＣＯ６の発振周波数は下降する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が下降する。これにより、基準信号の周波数よりも大きかったフィードバック信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このように、周波数シンセサイザは、フィードバック信号の周波数が基準信号の周波数より大きくても小さくても、最終的には、フィードバック信号の周波数が基準信号の周波数に近づくように動作し、それによってＶＣＯ６の発振周波数は一定周波数にロックされる。このロック状態のとき、すなわち、フィードバック信号の位相が基準信号の位相と同期したときに、位相比較器３から出力される信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｈ」の信号とされる。
チャージポンプ回路４は、位相比較器３のＵｐ端子およびＤｏｗｎ端子の両方から論理「Ｈ」の信号を受けると、ハイインピーダンスの状態になる。すなわち、Ｕｐ端子およびＤｏｗｎ端子の両方とも「Ｈ」になると、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ１および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ４は共にオンとなる。これにより、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６は何れもオフとなり、定電流ＩＣ，ＩＤの何れも流れないハイインピーダンスの状態となる。
このとき、位相比較器３のＵｐ端子およびＤｏｗｎ端子から出力された論理「Ｈ」の信号がＡＮＤ回路１７に入力されることにより、ＡＮＤ回路１７の出力は「Ｈ」となり、第１および第２のｐＭＯＳトランジスタ１８，１９は共にオフとなる。これにより、電源端子から接地端子に向かう定電流Ｉ１，Ｉ２が何れも流れなくなる。
このように、本実施形態では、チャージポンプ回路４のハイインピーダンス状態をＡＮＤ回路１７によって検出し、ハイインピーダンス状態のときは第１および第２のｐＭＯＳトランジスタ１８，１９によって定電流回路１４，１５の接続の切るようにしているので、ハイインピーダンス状態のときにチャージポンプ回路４の中に流れる電流Ｉ１，Ｉ２をなくすことができ、消費電流を低減することができるようになる。
なお、上記実施形態では、第１のｐＭＯＳトランジスタ１８と第２のｐＭＯＳトランジスタ１９とに対して１つのＡＮＤ回路１７を共通に接続しているが、本発明はこれに限定されない。例えば、図３に示すように、ロック検出回路として２つのＡＮＤ回路２１，２２と２つのＯＲ回路２３，２４との組を設けるようにしても良い。
図３に示す構成において、第１のＡＮＤ回路２１は、位相比較器３のＵｐ端子およびＤｏｗｎ端子から出力される信号を２入力とし、その論理レベルの積をとって出力する。また、第１のＯＲ回路２３は、位相比較器３のＵｐ端子から出力される信号および第１のＡＮＤ回路２１から出力される信号を２入力とし、その論理レベルの和をとって出力する。この第１のＯＲ回路２３の出力ノードは、第１のｐＭＯＳトランジスタ１８のゲートに接続されている。
一方、第２のＡＮＤ回路２２は、位相比較器３のＵｐ端子およびＤｏｗｎ端子から出力される信号を２入力とし、その論理レベルの積をとって出力する。また、第２のＯＲ回路２４は、位相比較器３のＤｏｗｎ端子から出力される信号および第２のＡＮＤ回路２２から出力される信号を２入力とし、その論理レベルの和をとって出力する。この第２のＯＲ回路２４の出力ノードは、第２のｐＭＯＳトランジスタ１９のゲートに接続されている。
フィードバック信号の位相が基準信号の位相より遅れ、位相比較器３のＵｐ端子から論理「Ｌ」の信号、Ｄｏｗｎ端子から論理「Ｈ」の信号が出力されると、第１および第２のＡＮＤ回路２１，２２は共に論理「Ｌ」の信号を出力する。また、第１のＯＲ回路２３は論理「Ｌ」の信号、第２のＯＲ回路２４は論理「Ｈ」の信号をそれぞれ出力する。これにより、第２のｐＭＯＳトランジスタ１９はオフとなり、第１のｐＭＯＳトランジスタ１８だけがオンとなる。よって、非ロック状態のときでも、チャージポンプ回路４の中に流れる電流Ｉ２をなくすことができ、消費電流を低減することができるようになる。
また、フィードバック信号の位相が基準信号の位相より進み、位相比較器３のＵｐ端子から論理「Ｈ」の信号、Ｄｏｗｎ端子から論理「Ｌ」の信号が出力されると、第１および第２のＡＮＤ回路２１，２２は共に論理「Ｌ」の信号を出力する。また、第１のＯＲ回路２３は論理「Ｈ」の信号、第２のＯＲ回路２４は論理「Ｌ」の信号をそれぞれ出力する。これにより、第１のｐＭＯＳトランジスタ１８はオフとなり、第２のｐＭＯＳトランジスタ１９だけがオンとなる。よって、非ロック状態のときでも、チャージポンプ回路４の中に流れる電流Ｉ１をなくすことができ、消費電流を低減することができるようになる。
また、フィードバック信号の位相が基準信号の位相と同期し、位相比較器３のＵｐ端子およびＤｏｗｎ端子の双方から論理「Ｈ」の信号が出力されると、第１および第２のＡＮＤ回路２１，２２は共に論理「Ｈ」の信号を出力する。また、第１および第２のＯＲ回路２３，２４も共に論理「Ｈ」の信号を出力する。これにより、第１および第２のｐＭＯＳトランジスタ１８，１９は共にオフとなる。よって、ロック状態のときには、チャージポンプ回路４の中に流れる電流Ｉ１，Ｉ２を共になくすことができ、消費電流を大幅に低減することができる。
また、上記実施形態では、充電用および放電用にそれぞれ第１および第２の定電流回路１４，１５を設ける例について説明したが、本発明はこれに限定されない。例えば、図４に示すように、充電用および放電用に１つの定電流回路を兼用するようにしても良い。この場合、例えば第２の定電流回路１５と第２のｐＭＯＳトランジスタ１９とを不要とし、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ５のドレインを第１のｐＭＯＳトランジスタ１８に接続するようにすることが可能である。
また、上記実施形態では、ロック検出回路がチャージポンプ回路４の内部に備えられる例について説明したが、チャージポンプ回路４の外部に設けても良い。例えば、ロック検出回路を位相比較器３の内部に設けるようにしても良い。
また、上記実施形態では、第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに論理「Ｌ」のＵｐ信号が入力されたときにｐＭＯＳトランジスタＴｒ１がオンとなり、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートに論理「Ｈ」のＤｏｗｎ信号が入力されたときにｎＭＯＳトランジスタＴｒ４がオンとなる例について説明したが、これとは逆論理の回路によってチャージポンプ回路を構成することも可能であり、その場合にも本発明を適用することが可能である。
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】  本発明は、周波数シンセサイザおよびこれに用いるチャージポンプ回路において、チャージポンプ回路の中のトランジスタに流れる電流をなくすことによって消費電流を低減するための技術に有用である。
【図１】
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【図２】
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【図３】
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【図４】
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