(57)【特許請求の範囲】
【請求項１】
第１期間で第１制御信号を発生し、イネーブル信号が発生される第２、３、４期間で各々第２、３、４制御信号をその順序で発生する制御信号発生手段と、
前記第１制御信号に応答して第１、２、３ノードをプリチャージする第１、２、３プリチャージ手段と、
前記第２制御信号に応答して前記第１ノードを昇圧して、前記第１、２ノード間で電荷共有動作を実行する第１昇圧・電荷伝送手段と、
前記第２制御信号に応答して前記第３ノードを昇圧して、前記第３、４ノード間で電荷共有動作を実行する第２昇圧・電荷伝送手段と、
前記第３制御信号に応答して前記第２ノードを昇圧して、前記第２、４ノード間で電荷共有動作を実行する第３昇圧・電荷伝送手段と、
前記第４ノードをプリチャージして、前記第４ノードに電荷を供給するプリチャージ・電荷供給手段と、
前記第４制御信号に応答して前記第４ノードを昇圧して、前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧・電荷伝送手段を備えることを特徴とする高電圧発生回路。
【請求項２】
前記第１昇圧及び電荷伝送手段は、
前記第２制御信号に応答して前記第１ノードを昇圧する第１キャパシタと、
前記第２制御信号のレベルをシフトする第１レベルシフタと、
前記第１レベルシフタの出力信号に応答してオンされて前記第１、２ノード間で電荷を伝送する第１ＮＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項３】
前記第２昇圧・電荷伝送手段は、
前記第２制御信号に応答して前記第３ノードを昇圧する第２キャパシタと、
前記第２制御信号のレベルをシフトする第２レベルシフタと、
前記第２レベルシフタの出力信号に応答してオンされて前記第３、４ノード間で電荷を伝送する第２ＮＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項４】
前記第３昇圧・電荷伝送手段は、
前記第３制御信号に応答して前記第２ノードを昇圧する第３キャパシタと、
前記第３制御信号のレベルをシフトする第３レベルシフタと、
前記第３レベルシフタの出力信号に応答してオンされて前記第２、４ノード間で電荷を伝送する第３ＮＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項５】
前記第４昇圧・電荷伝送手段は、
前記第４制御信号に応答して前記第４ノードを昇圧する第４キャパシタと、
前記第４制御信号のレベルをシフトする第４レベルシフタと、
前記第４レベルシフタの出力信号に応答してオンされて前記第４ノードの電荷を前記高電圧発生端子に伝送する第４ＮＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項６】
前記プリチャージ・電荷供給手段は、
電源電圧に連結されたゲート及び第１電極と前記第４ノードに連結された第２電極を有する第５ＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の高電圧発生回路。
【請求項７】
第１期間で第１制御信号を発生して、第２、３、４期間で第２、３、４制御信号を発生する制御信号発生手段と、
前記第１制御信号に応答して第１、２、３、４ノードをプリチャージする第１、２、３、４プリチャージ手段と、
前記第２制御信号に応答して前記第１ノードを昇圧して、前記第１、２ノード間で電荷共有動作を実行する第１昇圧・電荷伝送手段と、
前記第２制御信号に応答して前記第３ノードを昇圧して、前記第３、４ノード間で電荷共有動作を実行する第２昇圧・電荷伝送手段と、
前記第３制御信号に応答して前記第２ノードを昇圧して、前記第２、４ノード間で電荷共有動作を実行する第３昇圧・電荷伝送手段と、
前記第４制御信号に応答して前記第４ノードを昇圧して、前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧・電荷伝送手段とを備えることを特徴とする高電圧発生回路。
【請求項８】
前記第１昇圧・電荷伝送手段は、
前記第２制御信号に応答して前記第１ノードを昇圧する第１キャパシタと、
前記第２制御信号のレベルをシフトする第１レベルシフタと、
前記第１レベルシフタの出力信号に応答してオンされて前記第１、２ノード間で電荷を伝送する第１ＮＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の高電圧発生回路。
【請求項９】
前記第２昇圧・電荷伝送手段は、
前記第２制御信号に応答して前記第３ノードを昇圧する第２キャパシタと、
前記第２制御信号のレベルをシフトする第２レベルシフタと、
前記第２レベルシフタの出力信号に応答してオンされて前記第３、４ノード間で電荷を伝送する第２ＮＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の高電圧発生回路。
【請求項１０】
前記第３昇圧及び電荷伝送手段は、
前記第３制御信号に応答して前記第２ノードを昇圧する第３キャパシタと、
前記第３制御信号のレベルをシフトする第３レベルシフタと、
前記第３レベルシフタの出力信号に応答してオンされて前記第２、４ノード間で電荷を伝送する第３ＮＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の高電圧発生回路。
【請求項１１】
前記第４昇圧・電荷伝送手段は、
前記第４制御信号に応答して前記第４ノードを昇圧する第４キャパシタと、
前記第４制御信号のレベルをシフトする第４レベルシフタと、
前記第４レベルシフタの出力信号に応答してオンされて前記第４ノードの電荷を前記高電圧発生端子に伝送する第４ＮＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の高電圧発生回路。
【請求項１２】
第１期間で第１制御信号を発生して、第２、３期間で第２、３制御信号をその順序で発生する制御信号発生手段と、
前記第１制御信号に応答して前記第１ノードを昇圧して前記第１、２ノード間で電荷共有動作を実行する第１昇圧及び電荷伝送手段と、
前記第１制御信号に応答して前記第３ノードを昇圧して前記第３、４ノード間で電荷共有動作を実行する第２昇圧及び電荷伝送手段と、
前記第２制御信号に応答して前記第２ノードを昇圧して前記第２、４ノード間で電荷共有動作を実行する第３昇圧及び電荷伝送手段と、
前記第１制御信号の反転された信号に応答して前記第１、３ノードをプリチャージする第１、２プリチャージ手段と、
前記第３制御信号に応答して前記第２ノードをプリチャージする第３プリチャージ手段と、
前記第４ノードをプリチャージして、前記第４ノードに電荷を供給するプリチャージ・電荷供給手段と、
前記第３制御信号に応答して前記第４ノードを昇圧して前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧・電荷伝送手段とを備えることを特徴とする高電圧発生回路。
【請求項１３】
前記第１昇圧・電荷伝送手段は、
前記第１制御信号に応答して前記第１ノードを昇圧する第１キャパシタと、
前記第１制御信号のレベルをシフトする第１レベルシフタと、
前記第１レベルシフタの出力信号に応答してオンされて前記第１、２ノード間に電荷を伝送する第１ＮＭＯＳトランジスタとを備えることを特徴とする請求項１２に記載の高電圧発生回路。
【請求項１４】
前記第２昇圧・電荷伝送手段は、
前記第１制御信号に応答して前記第３ノードを昇圧する第２キャパシタと、
前記第１制御信号のレベルをシフトする第２レベルシフタと、
前記第２レベルシフタの出力信号に応答してオンされて前記第３、４ノード間に電荷を伝送する第２ＮＭＯＳトランジスタとを備えることを特徴とする請求項１２に記載の高電圧発生回路。
【請求項１５】
前記第３昇圧・電荷伝送手段は、
前記第２制御信号に応答して前記第２ノードを昇圧する第３キャパシタと、
前記第２制御信号のレベルをシフトする第３レベルシフタと、
前記第３レベルシフタの出力信号に応答してオンされて前記第２、４ノード間に電荷を伝送する第３ＮＭＯＳトランジスタとを備えることを特徴とする請求項１２に記載の高電圧発生回路。
【請求項１６】
前記第４昇圧・電荷伝送手段は、
前記第３制御信号に応答して前記第４ノードを昇圧する第４キャパシタと、
前記第３制御信号のレベルをシフトする第４レベルシフタと、
前記第４レベルシフタの出力信号に応答してオンされて前記第４ノードの電荷を前記高電圧発生端子に伝送する第４ＮＭＯＳトランジスタとを備えることを特徴とする請求項１２に記載の高電圧発生回路。
【請求項１７】
前記プリチャージ・電荷供給手段は、
電源電圧に連結されたゲート及び第１電極と前記第４ノードに連結された第２電極を有する第５ＮＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の高電圧発生回路。
【請求項１８】
第１期間で発生する第１制御信号に応答して第１、２、３ノードをプリチャージするプリチャージ段階と、
イネーブル信号が発生する第２期間で発生する第２制御信号に応答して前記第１ノードを昇圧して、前記第１、２ノード間で電荷共有動作を実行する第１昇圧及び電荷伝送段階と、
前記第２制御信号に応答して前記第３ノードを昇圧して、前記第３、４ノード間で電荷共有動作を実行する第２昇圧及び電荷伝送段階と、
前記イネーブル信号が発生する第３期間で発生する第３制御信号に応答して前記第２ノードを昇圧して、前記第２、４ノード間で電荷共有動作を実行する第３昇圧及び電荷伝送段階と、
前記イネーブル信号が発生する第４期間で発生する第４制御信号に応答して前記第４ノードを昇圧して、前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧及び電荷伝送段階とを備えることを特徴とする高電圧発生方法。
【請求項１９】
前記プリチャージ段階では、
前記第１、２、３ノードのプリチャージ時に前記第４ノードを同時にプリチャージすることを特徴とする請求項１８に記載の高電圧発生方法。
【請求項２０】
第１期間で発生する第１制御信号に応答して第１ノードを昇圧して、第１、２ノード間で電荷共有動作を実行する第１昇圧及び電荷伝送段階と、
前記第１制御信号に応答して第３ノードを昇圧して、第３、４ノード間で電荷共有動作を実行する第２昇圧及び電荷伝送段階と、
イネーブル信号が発生する第２期間で発生する第２制御信号に応答して前記第２ノードを昇圧して前記第２、４ノード間で電荷共有動作を実行する第３昇圧及び電荷伝送段階と、
前記第１制御信号の反転された信号に応答して前記第１、３ノードをプリチャージする第１プリチャージ段階と、
前記イネーブル信号が発生する第３期間で発生する第３制御信号に応答して前記第２ノードをプリチャージする第２プリチャージ段階と、
前記第３制御信号に応答して前記第４ノードを昇圧して前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧及び電荷伝送段階とを備えることを特徴とする高電圧発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高電圧発生回路に係り、特に半導体メモリ装置の高電圧発生回路及び方法に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置の高電圧発生回路は、外部電源電圧より高い高電圧を発生する。このような高電圧発生回路は、ワードラインドライバ、ビットラインアイソレーション回路、及びデータ出力バッファのような回路を構成するＮＭＯＳトランジスタのゲートに印加されて電源電圧レベルをスレショルド電圧分の損失なしにソース・ドレイン間で伝送するために用いられる。
【０００３】
一般的に、ダイナミック半導体メモリ装置のメモリセルは、データを保持するためのキャパシタと、ワードラインに印加される信号に応答してオンされてビットラインとキャパシタとの間にデータを伝送するためのＮＭＯＳトランジスタとで構成されている。ところで、ＮＭＯＳトランジスタはその特性上電源電圧レベルを伝送する際にスレショルド電圧分の損失が発生する。それで、スレショルド電圧の損失なしにデータを伝送するためにはアクティブ命令に応答してワードラインに高電圧を印加する。
【０００４】
図１は、従来の高電圧発生回路の構成を示すものであって、パルス信号発生回路１０、ＮＭＯＳトランジスタＮ１、Ｎ２−１〜Ｎ２−ｎ、及びＣＭＯＳキャパシタＣ１１〜Ｃ１ｎで構成されている。
【０００５】
図１に示した高電圧発生回路は、ｎ段で構成された高電圧発生回路の構成を示すものである。図１に示した回路の機能を説明すると次のとおりである。
【０００６】
パルス信号発生回路１０は、反対の位相を有するパルス信号Ｐ１、Ｐ２を繰り返して発生する。キャパシタＣ１１〜Ｃ１ｎの各々は、パルス信号Ｐ１、Ｐ２に応答してノードｎ１〜ｎｎを昇圧する。ＮＭＯＳトランジスタＮ１は、ダイオード構成でノードｎ１に電圧（ＶＤＤ−ＶＴ）を伝送する。ＮＭＯＳトランジスタＮ２−１〜Ｎ２−ｎの各々は、ノードｎ１〜ｎｎに印加される電圧に応答してノードｎ１〜ｎｎの電圧をノードｎ２〜ｎｎ及び高電圧発生端子ＶＰＰに伝送する。
【０００７】
図２は、図１に示した回路の動作を説明するための作動タイミング図であって、図２を利用して図１に示した回路の動作を説明すると次のとおりである。
【０００８】
ノードｎ１は、電圧（ＶＤＤ−ＶＴ）レベルでプリチャージされる。ここで、電圧ＶＴは、ＮＭＯＳトランジスタＮ１のスレショルド電圧レベルを意味する。
【０００９】
期間Ｔ１で、“ハイ”レベルのパルス信号Ｐ１に応答してノードｎ１、．．．、ｎ（ｎ−１）が電圧（２ＶＤＤ−ＶＴ）レベルに昇圧される。昇圧された電圧は、ＮＭＯＳトランジスタＮ２−１、．．．、Ｎ２−（ｎ−１）を通してノードｎ２、．．．、ｎｎに伝送されて、このときノードｎ２、．．．、ｎｎの電圧は、電圧（２ＶＤＤ−２ＶＴ）レベルになる。
【００１０】
次に、期間Ｔ２で、“ハイ”レベルのパルス信号Ｐ２に応答してノードｎ２、．．．、ｎｎが電圧（３ＶＤＤ−２ＶＴレベル）に昇圧される。昇圧された電圧は、ＮＭＯＳトランジスタＮ２−２、．．．、Ｎ２−ｎを通してノードｎ３、．．．、ｎ（ｎ−１）及び高電圧発生端子ＶＰＰに伝送されて、このとき、ノードｎ３、．．．、ｎ（ｎ−１）及び高電圧発生端子ＶＰＰの電圧は電圧（３ＶＤＤ−３ＶＴ）レベルになる。
【００１１】
ところで、図１に示した回路は、高電圧ＶＰＰを昇圧するために多段を経るべきであり、これによって電流消耗が大きくなって、また、所望の高電圧ＶＰＰを迅速に発生できないという問題点があった。
【００１２】
図３は、従来の高電圧発生回路の構成を示すものであって、制御信号発生回路２０、プリチャージ回路２２、２４、キャパシタＣ２、Ｃ３、レベルシフタ２６、２８、及びＮＭＯＳトランジスタＮ３、Ｎ４で構成されている。
【００１３】
図３に示した高電圧発生回路は、プリチャージ回路を備えた２段昇圧回路の構成を示すものである。図３に示した回路の機能を説明すると次のとおりである。
【００１４】
制御信号発生回路２０は、アクティブ命令ＡＣＴと反対位相のパルス信号Ｐ３を発生する他、“ハイ”レベルのアクティブ命令ＡＣＴが印加されると互いに反対位相のパルス信号Ｐ４、Ｐ５を発生する。プリチャージ回路２２、２４の各々は、パルス信号Ｐ３に応答してノードＡ、Ｂをプリチャージする。キャパシタＣ２、Ｃ３の各々は、パルス信号Ｐ４、Ｐ５に応答してノードＡ、Ｂを昇圧する。レベルシフタ２６、２８の各々は、パルス信号Ｐ４、Ｐ５のレベルを変換する。ＮＭＯＳトランジスタＮ３、Ｎ４の各々は、レベルシフタ２６、２８の出力信号に応答してオンされてノードＡ、Ｂの電圧を伝送する。
【００１５】
図４は、図３に示した回路の動作を説明するための動作タイミング図であって、図４を利用して図３に示した回路の動作を説明すると次のとおりである。
【００１６】
期間Ｔ３で、“ロー”レベルのアクティブ命令ＡＣＴが印加されると制御信号発生回路２０が“ハイ”レベルのパルス信号Ｐ３が発生する。“ハイ”レベルのパルス信号Ｐ３が発生されるとプリチャージ回路２２、２４がノードＡ、Ｂを電圧ＶＤＤレベルにプリチャージする。
【００１７】
期間Ｔ４で、“ハイ”レベルのアクティブ命令ＡＣＴが印加されると制御信号発生回路２０が“ハイ”レベルのパルス信号Ｐ４が発生する。“ハイ”レベルのパルス信号Ｐ４が発生されるとキャパシタＣ２によってノードＡの電圧が電圧２ＶＤＤレベルに昇圧される。レベルシフタ２６は、電源電圧ＶＤＤレベルのパルス信号Ｐ４を高電圧ＶＰＰレベルに変換する。ＮＭＯＳトランジスタＮ３は、高電圧ＶＰＰレベルに応答してオンされる。そうすると、ノードＡとノードＢとの間に電荷共有がなされてノードＡ、Ｂの電圧が各々１．５ＶＤＤになる。
【００１８】
期間Ｔ５で、制御信号発生回路２０が“ロー”レベルのパルス信号Ｐ４と“ハイ”レベルのパルス信号Ｐ５を発生する。“ハイ”レベルのパルス信号Ｐ５が発生されるとキャパシタＣ３によってノードＢの電圧が電圧２．５ＶＤＤレベルに昇圧される。レベルシフタ２８は、電源電圧ＶＤＤレベルのパルス信号Ｐ５を高電圧ＶＰＰレベルに変換する。ＮＭＯＳトランジスタＮ４は、高電圧ＶＰＰレベルに応答してオンされる。そうすると、ノードＢと高電圧ＶＰＰ発生端子との間に電荷共有がなされて高電圧ＶＰＰレベルが昇圧される。
【００１９】
図３に示した従来の高電圧発生回路は、昇圧ノードであるノードＢの電圧を２．５ＶＤＤレベルまで昇圧できる。すなわち、図３に示した従来の高電圧発生回路は、昇圧ノードの電圧を図１に示した高電圧発生回路の昇圧ノードの電圧より高く昇圧でき、高電圧昇圧タイミングを速くすることができるという長所がある。
【００２０】
図３に示した高電圧発生回路は、電源電圧が高い場合には問題にならない。しかし、半導体メモリ装置の電源電圧ＶＤＤが低下するにつれて高電圧ＶＰＰレベルも低下し、しかも電源電圧ＶＤＤの低下の度合より高電圧ＶＰＰの低下の度合の方が大きい。したがって、図３に示した高電圧発生回路の昇圧能力では、所望の高電圧ＶＰＰを発生することが容易でないという問題点がある。
【００２１】
【発明が解決しようとする課題】
本発明の目的は、電源電圧のレベルが低くなっても、所望の高電圧レベルを好ましくは迅速に発生することができる高電圧発生回路を提供することにある。
【００２２】
本発明の他の目的は、前記目的を達成するための高電圧発生回路の高電圧発生方法を提供することにある。
【００２３】
【課題を解決するための手段】
前記目的を達成するための本発明の高電圧発生回路の第１形態は、イネーブル信号が発生しない第１期間で第１制御信号を発生して、前記イネーブル信号が発生する第２、３、４期間で第２、３、４制御信号をその順序で発生する制御信号発生手段、前記第１制御信号に応答して第１、２、３ノードをプリチャージする第１、２、３プリチャージ手段、前記第２制御信号に応答して前記第１、３ノードを昇圧して、前記第１、２ノード間及び前記第３、４ノード間で電荷共有動作を実行する第１、２昇圧及び電荷伝送手段、前記第３制御信号に応答して前記第２ノードを昇圧して、前記第２、４ノード間で電荷共有動作を実行する第３昇圧・電荷伝送手段、前記第４ノードをプリチャージして、前記第４ノードに電荷を供給するプリチャージ・電荷供給手段、及び、前記第４制御信号に応答して前記第４ノードを昇圧して、前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧及び電荷伝送手段を備えることを特徴とする。
【００２４】
前記目的を達成するための本発明の高電圧発生回路の第２形態は、イネーブル信号が発生しない第１期間で第１制御信号を発生して、前記イネーブル信号が発生する第２、３、４期間で第２、３、４制御信号をその順序で発生する制御信号発生手段、前記第１制御信号に応答して第１、２、３、４ノードをプリチャージする第１、２、３、４プリチャージ手段、前記第２制御信号に応答して前記第１、３ノードを昇圧して、前記第１、２ノード間及び前記第３、４ノード間で電荷共有動作を実行する第１、２昇圧及び電荷伝送手段、前記第３制御信号に応答して前記第２ノードを昇圧して、前記第２、４ノード間に電荷共有動作を実行する第３昇圧及び電荷伝送手段、及び、前記第４制御信号に応答して前記第４ノードを昇圧して、前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧及び電荷伝送手段を備えることを特徴とする。
【００２５】
前記目的を達成するための本発明の高電圧発生回路の第３形態は、イネーブル信号が発生しない第１期間で第１制御信号を発生して、前記イネーブル信号が発生する第２、３期間で第２、３制御信号をその順序で発生する制御信号発生手段、前記第１制御信号に応答して前記第１、３ノードを昇圧して前記第１、２ノード間及び前記第３、４ノード間で電荷共有動作を実行する第１、２昇圧及び電荷伝送手段、前記第２制御信号に応答して前記第２ノードを昇圧して前記第２、４ノード間で電荷共有動作を実行する第３昇圧及び電荷伝送手段、前記第１制御信号の反転された信号に応答して前記第１、３ノードをプリチャージする第１、２プリチャージ手段、前記第３制御信号に応答して前記第２ノードをプリチャージする第３プリチャージ手段、前記第４ノードをプリチャージして、前記第４ノードに電荷を供給するプリチャージ・電荷供給手段、及び、前記第３制御信号に応答して前記第４ノードを昇圧して前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧・電荷伝送手段を備えることを特徴とする。
【００２６】
前記目的を達成するための本発明の高電圧発生回路の第４形態は、イネーブル信号を入力して複数個の制御信号を発生する制御信号発生手段、前記複数個の制御信号中の２個以上の制御信号に応答して、昇圧された電圧を発生する複数個の昇圧手段、及び、前記複数個の制御信号中の少なくとも一つの制御信号に応答して前記複数個の昇圧手段をプリチャージするプリチャージ手段を備え、ここで、前記複数個の昇圧手段中の少なくとも２個の昇圧手段からの出力が他の昇圧手段に共通に連結されていることを特徴とする。
【００２７】
前記目的を達成するための本発明の高電圧発生回路の第５形態は、半導体メモリ装置の高電圧発生回路において、イネーブル信号を入力してプリチャージ制御信号と昇圧電圧制御信号を発生する制御信号発生回路、前記プリチャージ制御信号に応答して前記複数個の昇圧手段の各々をプリチャージする複数個のプリチャージ手段、前記昇圧電圧制御信号によって昇圧された電圧を発生する複数個の昇圧手段、前記昇圧電圧制御信号中の少なくとも一つの昇圧電圧制御信号が前記複数個の昇圧手段を制御する前記昇圧電圧制御回路とを備え、ここで、少なくとも２個の前記昇圧手段からの出力が他の昇圧手段に共通に連結されていることを特徴とする。
【００２８】
前記他の目的を達成するための本発明の高電圧発生方法の第１形態は、イネーブル信号が発生しない第１期間で発生する第１制御信号に応答して第１、２、３ノードをプリチャージするプリチャージ段階、前記イネーブル信号が発生する第２期間で発生する第２制御信号に応答して前記第１、３ノードを昇圧して、前記第１、２ノード間及び前記第３、４ノード間で電荷共有動作を実行する第１、２昇圧及び電荷伝送段階、前記イネーブル信号が発生する第３期間で発生する第３制御信号に応答して前記第２ノードを昇圧して、前記第２、４ノード間で電荷共有動作を実行する第３昇圧及び電荷伝送段階、及び、前記イネーブル信号が発生する第４期間で発生する第４制御信号に応答して前記第４ノードを昇圧して、前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧及び電荷伝送段階とを備えることを特徴とする。
【００２９】
前記他の目的を達成するための本発明の高電圧発生方法の第２形態は、イネーブル信号が発生しない第１期間で発生する第１制御信号に応答して第１、３ノードを昇圧して、第１、２ノード間及び第３、４ノード間で電荷共有動作を実行する第１、２昇圧及び電荷伝送段階、前記イネーブル信号が発生する第２期間で発生する第２制御信号に応答して前記第２ノードを昇圧して前記第２、４ノード間で電荷共有動作を実行する第３昇圧及び電荷伝送段階、前記第１制御信号の反転された信号に応答して前記第１、３ノードをプリチャージする第１プリチャージ段階、前記イネーブル信号が発生する第３期間で発生する第３制御信号に応答して前記第２ノードをプリチャージする第２プリチャージ段階、及び前記第３制御信号に応答して前記第４ノードを昇圧して前記第４ノードの電荷を高電圧発生端子に伝送する第４昇圧・電荷伝送段階を備えることを特徴とする。
【００３０】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明の高電圧発生回路及び方法を説明すると次のとおりである。
【００３１】
図５は、本発明の高電圧発生回路の一実施例の構成を示すものであって、この高電圧発生回路は、制御信号発生回路３０、プリチャージ回路３２−１、３２−２、３２−３、キャパシタＣ４〜Ｃ７、レベルシフタ３４−１〜３４−４、及びＮＭＯＳトランジスタＮ５〜Ｎ９で構成されている。
【００３２】
図５に示した構成の機能を説明すると次のとおりである。制御信号発生回路３０は、アクティブ命令ＡＣＴと反対位相のパルス信号Ｐ６を発生する他、“ハイ”レベルのアクティブ命令ＡＣＴが印加される期間に互いに異なる位相で“ハイ”レベルのパルス信号Ｐ７、Ｐ８、Ｐ９を発生する。プリチャージ回路３２−１、３２−２、３２−３の各々は、“ハイ”レベルのパルス信号Ｐ６に応答してノードＣ、Ｄ、Ｅを電圧ＶＤＤレベルにプリチャージする。
【００３３】
ＮＭＯＳトランジスタＮ９は、初期にノードＦを電圧（ＶＤＤ−ＶＴ）（電圧ＶＴは、ＮＭＯＳトランジスタＮ９のスレショルド電圧を意味する）レベルにプリチャージする。この状態で“ハイ”レベルのパルス信号Ｐ９によってノードＦが高電圧ＶＰＰになる。その後、パルス信号Ｐ９が“ロー”レベルに遷移されるとノードＦが電圧（ＶＰＰ−ＶＤＤ）になる。すなわち、ＮＭＯＳトランジスタＮ８がオンされて高電圧ＶＰＰを昇圧した後にノードＦの電圧が電圧（ＶＰＰ−ＶＤＤ）レベルに低くなる。このとき、ノードＦの電圧（ＶＰＰ−ＶＤＤ）レベルが電源電圧ＶＤＤのレベルより低ければ、ノードＦの電荷損失が補償される。
【００３４】
キャパシタＣ４、Ｃ６は、“ハイ”レベルのパルス信号Ｐ７に応答してノードＣ、Ｅを電圧２ＶＤＤレベルに昇圧する。キャパシタＣ５は、“ハイ”レベルのパルス信号Ｐ８に応答してノードＤを電圧２ＶＤＤレベルに昇圧する。キャパシタＣ７は、“ハイ”レベルのパルス信号Ｐ９に応答してノードＦを電圧２ＶＤＤレベルに昇圧する。
【００３５】
レベルシフタ３４−１、３４−３は、パルス信号Ｐ７の“ハイ”レベルの電圧ＶＤＤレベルを高電圧ＶＰＰレベルに変換する。レベルシフタ３４−２は、パルス信号Ｐ８の“ハイ”レベルの電圧ＶＤＤレベルを高電圧ＶＰＰレベルに変換する。レベルシフタ３４−３は、パルス信号Ｐ７の“ハイ”レベルの電圧ＶＤＤレベルを高電圧ＶＰＰレベルに変換する。
【００３６】
ＮＭＯＳトランジスタＮ５は、レベルシフタ３４−１から出力される高電圧ＶＰＰレベルに応答してオンされて、ノードＣ、Ｄ間で電荷共有動作がなされるようにする。ＮＭＯＳトランジスタＮ６は、レベルシフタ３４−２から出力される高電圧ＶＰＰレベルに応答してオンされて、ノードＤ、Ｆ間で電荷共有動作がなされるようにする。ＮＭＯＳトランジスタＮ７は、レベルシフタ３４−３から出力される高電圧ＶＰＰレベルに応答してオンされて、ノードＥ、Ｆ間で電荷共有作動がなされるようにする。ＮＭＯＳトランジスタＮ８は、レベルシフタ３４−４から出力される高電圧ＶＰＰレベルに応答してオンされる。したがって、ノードＦの電荷が高電圧ＶＰＰ発生端子に伝送されて高電圧ＶＰＰを昇圧する。
【００３７】
図６は、図５に示した高電圧発生回路の動作を説明するための動作タイミング図であって、図６を利用して図５に示した回路の動作を説明すると次のとおりである。
【００３８】
アクティブ命令ＡＣＴが印加されると、制御信号発生回路３０がアクティブ命令ＡＣＴと反対位相のパルス信号Ｐ６を発生する。“ハイ”レベルのアクティブ命令ＡＣＴが印加されると、期間Ｔ７に電源電圧ＶＤＤレベルのパルス信号Ｐ７を、期間Ｔ８に電源電圧ＶＤＤレベルのパルス信号Ｐ８を、期間Ｔ９に電源電圧ＶＤＤレベルのパルス信号Ｐ９をこのような順序で発生する。
【００３９】
数回ないし数十回動作が繰り返して実行された後の期間Ｔ６で“ロー”レベルのアクティブ命令ＡＣＴが印加されると、制御信号発生回路３０が“ハイ”レベルのパルス信号Ｐ６が発生する。そうすると、プリチャージ回路３２−１〜３２−３が動作してノードＣ、Ｄ、Ｅがプリチャージされて、ノードＦは電圧（ＶＰＰ−ＶＤＤ）になる。
【００４０】
期間Ｔ７で“ハイ”レベルの電源電圧ＶＤＤレベルのパルス信号Ｐ７が発生されると、キャパシタＣ４によってノードＣが電圧２ＶＤＤレベルに昇圧される。レベルシフタ３４−１は、電源電圧ＶＤＤレベルのパルス信号Ｐ７を高電圧ＶＰＰレベルに変換する。そうすると、ＮＭＯＳトランジスタＮ５がオンされてノードＣ、Ｄ間で電荷共有がなされてノードＣ、Ｄが電圧１．５ＶＤＤレベルになる。そして、キャパシタＣ６によってノードＥが電圧２ＶＤＤレベルに昇圧される。レベルシフタ３４−３は、電源電圧ＶＤＤレベルのパルス信号Ｐ７を高電圧ＶＰＰレベルに変換する。そうすると、ＮＭＯＳトランジスタＮ７がオンされてノードＥ、Ｆ間で電荷共有がなされてノードＥ、Ｆが電圧（０．５ＶＰＰ＋０．５ＶＤＤ）レベルになる。
【００４１】
期間Ｔ８で“ハイ”レベルの電源電圧ＶＤＤレベルのパルス信号Ｐ８が発生されると、キャパシタＣ５によってノードＤ、Ｅが電圧２．５ＶＤＤレベルに昇圧される。レベルシフタ３４−２は、電源電圧ＶＤＤレベルのパルス信号Ｐ８を高電圧ＶＰＰレベルに変換する。そうすると、ＮＭＯＳトランジスタＮ６がオンされてノードＤ、Ｆ間で電荷共有がなされてノードＤ、Ｆが電圧０．２５ＶＰＰ＋１．５ＶＤＤレベルになる。
【００４２】
期間Ｔ９で“ハイ”レベルの電源電圧ＶＤＤレベルのパルス信号Ｐ９が発生されると、キャパシタＣ７によってノードＦが電圧（０．２５ＶＰＰ＋２．５ＶＤＤ）レベルに昇圧される。レベルシフタ３４−４は、電源電圧ＶＤＤレベルのパルス信号Ｐ９を高電圧ＶＰＰレベルに変換する。そうすると、ＮＭＯＳトランジスタＮ８がオンされてノードＦから高電圧発生端子ＶＰＰに電荷が伝送されて高電圧ＶＰＰが発生する。
【００４３】
上述したような動作が繰り返して実行されることによって高電圧ＶＰＰが発生する。
【００４４】
図５に示した高電圧発生回路は、図６に示したように、昇圧ノードであるノードＦの電圧を電圧（０．２５ＶＰＰ＋２．５ＶＤＤ）レベルまで昇圧することによって電源電圧ＶＤＤのレベルが低下しても所望の高電圧ＶＰＰに昇圧できる。すなわち、図３に示した従来の高電圧発生回路が昇圧ノードを電圧２．５ＶＤＤレベルまで昇圧することに比べて、図５に示した本発明の高電圧発生回路は、昇圧ノードを電圧（０．２５ＶＰＰ＋２．５ＶＤＤ）レベルまで昇圧できる。
【００４５】
図７は、本発明の高電圧発生回路の他の実施例の回路図であって、図５に示した回路にプリチャージ回路３２−４を追加してＮＭＯＳトランジスタＮ９を除去して構成されている。
【００４６】
図７に示した高電圧発生回路は、ノードＦをプリチャージするためのプリチャージ回路３２−４が追加されていて、ノードＣ、Ｄ、Ｅがプリチャージされる時にノードＦが一緒にプリチャージされる。
【００４７】
図８は、図７に示した回路の動作を説明するための動作タイミング図であって、図８に示した動作タイミング図を利用して図７に示した回路の動作を説明すると次のとおりである。
【００４８】
図８に示したタイミング図で、パルス信号Ｐ６、Ｐ７、Ｐ８、Ｐ９は図６に示したタイミング図のように発生する。
【００４９】
期間Ｔ６で、“ロー”レベルのアクティブ命令が印加されると制御信号発生回路３０が“ハイ”レベルのパルス信号Ｐ６が発生する。そうすると、プリチャージ回路３２−１〜３２−３、３２−４が動作してノードＣ、Ｄ、Ｅ、Ｆがプリチャージされる。
【００５０】
期間Ｔ７で、“ハイ”レベルの電源電圧ＶＤＤレベルのパルス信号Ｐ７が発生されると、キャパシタＣ４によってノードＣが電圧２ＶＤＤレベルに昇圧される。レベルシフタ３４−１は、電源電圧ＶＤＤレベルのパルス信号Ｐ７を高電圧ＶＰＰレベルに変換する。そうすると、ＮＭＯＳトランジスタＮ５がオンされてノードＣ、Ｄ間で電荷共有がなされてノードＣ、Ｄが電圧１．５ＶＤＤレベルになる。そして、キャパシタＣ６によってノードＥが電圧２ＶＤＤレベルに昇圧される。レベルシフタ３４−３は、電源電圧ＶＤＤレベルのパルス信号Ｐ７を高電圧ＶＰＰレベルに変換する。そうすると、ＮＭＯＳトランジスタＮ７がオンされてノードＥ、Ｆ間で電荷共有がなされてノードＥ、Ｆが電圧１．５ＶＤＤレベルになる。
【００５１】
期間Ｔ８で、“ハイ”レベルの電源電圧ＶＤＤレベルのパルス信号Ｐ８が発生されるとキャパシタＣ５によってノードＤ、Ｅが電圧２．５ＶＤＤレベルに昇圧される。レベルシフタ３４−２は、電源電圧ＶＤＤレベルのパルス信号Ｐ８を高電圧ＶＰＰレベルに変換する。そうすると、ＮＭＯＳトランジスタＮ６がオンされてノードＤ、Ｆ間で電荷共有がなされてノードＤ、Ｆの電圧が電圧２ＶＤＤレベルになる。
【００５２】
期間Ｔ９で、“ハイ”レベルの電源電圧ＶＤＤレベルのパルス信号Ｐ９が発生されるとキャパシタＣ７によってノードＦが電圧３ＶＤＤレベルに昇圧される。レベルシフタ３４−４は、電源電圧ＶＤＤレベルのパルス信号Ｐ９を高電圧ＶＰＰレベルに変換する。そうすると、ＮＭＯＳトランジスタＮ８がオンされてノードＦから高電圧発生端子ＶＰＰに電荷が伝送されて高電圧ＶＰＰが昇圧される。
【００５３】
図７に示した本発明の高電圧発生回路は、図８に示したように、昇圧ノードであるノードＦの電圧を電圧３．０ＶＤＤレベルまで昇圧することによって電源電圧ＶＤＤのレベルが低下しても所望の高電圧ＶＰＰに昇圧できる。すなわち、図３に示した従来の高電圧発生回路に比べて昇圧ノードの電圧を高めることができる。
【００５４】
図５及び図７に示した本発明の高電圧発生回路は、電源電圧ＶＤＤのレベルが低くなっても所望の高電圧ＶＰＰに昇圧できる。ただし、この高電圧発生回路は、高電圧昇圧動作が“ハイ”レベルのアクティブ命令ＡＣＴが印加される期間内において３段階でなされるので、図３に示した従来の高電圧発生回路に比べて高速に昇圧動作を行うことができない。すなわち、図５及び図７に示した本発明の高電圧発生回路は、図６及び図８のタイミング図に示したように期間Ｔ７〜Ｔ９で高電圧ＶＰＰ昇圧動作が行われるので、図３に示した従来の高電圧発生回路に比べて高速に昇圧動作を行うことができない。
【００５５】
図９は、本発明の高電圧発生回路の更に他の実施例の構成を示すものであって、制御信号発生回路４０、インバータＩＮＶ、プリチャージ回路４２−１、４２−２、４２−３、キャパシタＣ８〜Ｃ１１、レベルシフタ４４−１〜４４−４、及びＮＭＯＳトランジスタＮ１０〜Ｎ１４で構成されている。
【００５６】
図９に示した回路の機能を説明すると次のとおりである。制御信号発生回路４０は、アクティブ命令ＡＣＴが印加されるとアクティブ命令ＡＣＴと反対位相のパルス信号Ｐ１０を発生して、“ハイ”レベルのアクティブ命令ＡＣＴが印加される期間内に互いに異なる位相の“ハイ”レベルのパルス信号Ｐ１１、Ｐ１２を発生する。インバータＩＮＶは、パルス信号Ｐ１０を反転してパルス信号Ｐ１０Ｂを発生する。プリチャージ回路４２−１、４２−２の各々は、パルス信号Ｐ１０Ｂに応答してノードＧ、Ｉをプリチャージする。プリチャージ回路４２−３は、パルス信号Ｐ１２に応答してノードＨをプリチャージする。
【００５７】
ＮＭＯＳトランジスタＮ１４は、初期にノードＪを電圧（ＶＤＤ−ＶＴ）レベルにプリチャージして、その後、ノードＪのレベルが電源電圧ＶＤＤのレベルより小さい場合にノードＪに電荷を供給する。キャパシタＣ８は、パルス信号Ｐ１０に応答してノードＧを昇圧する。レベルシフタ４４−１は、電源電圧ＶＤＤレベルのパルス信号Ｐ１０を高電圧ＶＰＰレベルに変換する。ＮＭＯＳトランジスタＮ１０は、レベルシフタ４４−１の出力信号に応答してオンされてノードＧ、Ｈ間で電荷を共有させる。
【００５８】
キャパシタＣ９は、パルス信号Ｐ１１に応答してノードＨを昇圧する。レベルシフタ４４−２は、電源電圧ＶＤＤレベルのパルス信号Ｐ１１を高電圧ＶＰＰレベルに変換する。ＮＭＯＳトランジスタＮ１１は、レベルシフタ４４−２の出力信号に応答してオンされてノードＨ、Ｊ間で電荷を共有させる。キャパシタＣ１０は、パルス信号Ｐ１０に応答してノードＩを昇圧する。レベルシフタ４４−３は、電源電圧ＶＤＤレベルのパルス信号Ｐ１０を高電圧ＶＰＰレベルに変換する。ＮＭＯＳトランジスタＮ１２は、レベルシフタ４４−３の出力信号に応答してオンされてノードＩ、Ｊ間で電荷を共有させる。キャパシタＣ１１は、パルス信号Ｐ１２に応答してノードＪを昇圧する。レベルシフタ４４−４は、電源電圧ＶＤＤレベルのパルス信号Ｐ１２を高電圧ＶＰＰレベルに変換する。ＮＭＯＳトランジスタＮ１３は、レベルシフタ４４−４の出力信号に応答してオンされてノードＪの昇圧された電圧を高電圧発生端子ＶＰＰに伝達する。
【００５９】
図１０は、図９に示した回路の動作を説明するための動作タイミング図であって、図１０を利用して図９に示した回路の動作を説明すると次のとおりである。
【００６０】
アクティブ命令ＡＣＴが印加されると制御信号発生回路４０がアクティブ命令ＡＣＴと反対位相の信号Ｐ１０を発生して、アクティブ命令ＡＣＴと同一位相のパルス信号Ｐ１０Ｂを発生する。そして、期間Ｔ１１で電圧ＶＤＤレベルのパルス信号Ｐ１１を発生して、期間Ｔ１２で電圧ＶＤＤレベルのパルス信号Ｐ１２を発生する。
【００６１】
数回ないし数十回の動作が繰り返して実行された後の期間Ｔ１０で電源電圧ＶＤＤレベルのパルス信号Ｐ１０に応答してキャパシタＣ８、Ｃ１０が昇圧動作を実行してノードＧ、Ｉを電圧２ＶＤＤレベルに昇圧する。そうすると、レベルシフタ４４−１、４４−３は、電源電圧ＶＤＤレベルのパルス信号Ｐ１０を高電圧ＶＰＰレベルに変換する。ＮＭＯＳトランジスタＮ１０、Ｎ１２は、高電圧ＶＰＰレベルの信号に応答してオンされてノードＧ、Ｈ及びノードＩ、Ｊの電荷共有動作を実行する。したがって、ノードＧ、Ｈが電圧１．５ＶＤＤレベルになされて、ノードＩ、Ｊが電圧０．５ＶＤＤ＋０．５ＶＰＰレベルになる。
【００６２】
期間Ｔ１１で、電源電圧ＶＤＤレベルのパルス信号Ｐ１１に応答してキャパシタＣ９が昇圧動作を実行してノードＨを電圧２．５ＶＤＤレベルに昇圧する。レベルシフタ４４−２は、電源電圧ＶＤＤレベルのパルス信号Ｐ１１を高電圧ＶＰＰレベルに変換する。ＮＭＯＳトランジスタＮ１１は、高電圧ＶＰＰレベルの信号に応答してオンされてノードＨ、Ｊの電荷共有動作を実行する。したがって、ノードＨ、Ｊが電圧１．５ＶＤＤ＋０．２５ＶＰＰレベルになる。
【００６３】
期間Ｔ１２で、電圧ＶＤＤレベルのパルス信号Ｐ１２に応答してキャパシタＣ１１が昇圧動作を実行してノードＪを電圧（２．５ＶＤＤ＋０．２５ＶＰＰ）レベルに昇圧する。レベルシフタ４４−４は、電源電圧ＶＤＤレベルのパルス信号Ｐ１２を高電圧ＶＰＰレベルに変換する。ＮＭＯＳトランジスタＮ１３は、高電圧ＶＰＰレベルの信号に応答してオンされてノードＪと高電圧ＶＰＰ発生端子との間で電荷共有動作を実行する。したがって、ノードＪが高電圧ＶＰＰレベルになる。
【００６４】
上述したような動作が繰り返して実行されるによって高電圧ＶＰＰが発生される。
【００６５】
図９に示した本発明の高電圧発生回路は、昇圧ノードであるノードＪの電圧を電圧（２．５ＶＤＤ＋０．２５ＶＰＰ）レベルまで昇圧することが可能であるので電圧ＶＤＤレベルが低くなっても所望の高電圧ＶＰＰを発生しうる。
【００６６】
また、図９に示した本発明の高電圧発生回路は、“ロー”レベルのアクティブ命令ＡＣＴが印加される区間で１回の昇圧動作が実行されて、“ハイ”レベルのアクティブ命令ＡＣＴが印加される区間内の期間Ｔ１２で２回の昇圧動作が実行されて、合計で３回の昇圧動作が実行される。
【００６７】
したがって、図９に示した高電圧発生回路は、図１０のタイミング図に示したように、アクティブ命令ＡＣＴが印加される区間内で２回の昇圧動作が実行されて、期間Ｔ１１を期間Ｔ１２より長く設定することによって図５及び図７に示した高電圧発生回路に比べて高電圧昇圧動作を高速に実行することができる。
【００６８】
以上、本発明の望ましい実施例を参照しながら説明したが、この技術分野における当業者であれば特許請求の範囲に記載された本発明の思想から逸脱しない範囲内で本発明を多様に修正及び変更することができる。
【００６９】
【発明の効果】
したがって、本発明の１つの側面の高電圧発生回路及び方法によれば、電源電圧のレベルが低くなっても所望の高電圧を発生することができる。
【００７０】
また、本発明の他の側面の高電圧発生回路及び方法によれば、高電圧昇圧動作を高速に実行することができる。
【図面の簡単な説明】
【図１】従来の高電圧発生回路の構成を示す図である。
【図２】図１に示した回路の動作を説明するための動作タイミング図である。
【図３】従来の高電圧発生回路の構成を示す図である。
【図４】図３に示した回路の動作を説明するための動作タイミング図である。
【図５】本発明の高電圧発生回路の一実施例の構成を示す図である。
【図６】図５に示した高電圧発生回路の動作を説明するための動作タイミング図である。
【図７】本発明の高電圧発生回路の他の実施例の回路図である。
【図８】図７に示した回路の動作を説明するための動作タイミング図である。
【図９】本発明の高電圧発生回路の他の実施例の構成を示す図である。
【図１０】図９に示した回路の動作を説明するための動作タイミング図である
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004249458.tif 000009
【図９】
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【図１０】
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