(57)【特許請求の範囲】
【請求項１】
半導体基板、該半導体基板の上面に形成された埋込絶縁膜及び該埋込絶縁膜の上面に形成された半導体本体層を有するＳＯＩ基板と、
前記半導体基板の上面が露出されるように、前記埋込絶縁膜及び前記半導体本体層を選択的に食刻して形成される各トレンチと、
前記トレンチの内部の前記半導体本体層及び前記埋込絶縁膜の側壁に、前記半導体基板の上面に接するように形成される半導体性側壁スペーサと、
前記半導体性側壁スペーサの上面及び側面に形成された金属膜と、
前記トレンチの内部に充填される素子隔離用絶縁膜と、
を包含して構成されることを特徴とするＳＯＩ素子の基板構造。
【請求項２】
前記半導体性側壁スペーサは、不純物がドーピングされたポリシリコンであることを特徴とする請求項１に記載のＳＯＩ素子の基板構造。
【請求項３】
前記半導体性側壁スペーサと前記金属膜間に、バリヤ金属膜が形成されることを特徴とする請求項１または２に記載のＳＯＩ素子の基板構造。
【請求項４】
前記金属膜は、タングステン膜又はチタン膜であることを特徴とする請求項１〜３のいずれか１つに記載のＳＯＩ素子の基板構造。
【請求項５】
前記バリヤ金属膜は、タングステン窒化膜又はチタン窒化膜であることを特徴とする請求項３又は４に記載のＳＯＩ素子の基板構造。
【請求項６】
半導体基板、該半導体基板の上面に形成された埋込絶縁膜及び該埋込絶縁膜の上面に形成された半導体本体層を有するＳＯＩ基板を形成する工程と、
前記半導体基板の上面が露出されるように、前記埋込絶縁膜及び前記半導体本体層を選択食刻してトレンチを形成する工程と、
前記トレンチの内部の前記半導体本体層及び前記埋込絶縁膜の側壁に半導体性側壁スペーサを形成する工程と、
前記半導体性側壁スペーサの上面及び側面に金属膜を形成する工程と、
前記トレンチの内部に素子隔離用絶縁膜を充填する工程と、
を順次行うことを特徴とするＳＯＩ素子の基板構造の製造方法。
【請求項７】
前記半導体性側壁スペーサを形成する工程は、
前記トレンチを包含する前記ＳＯＩ基板の上面全体に半導体本体層を形成する工程と、
前記半導体本体層に対して食刻マスクを用いずに異方性エッチングを行う工程と、
を順次行うことを特徴とする請求項６に記載のＳＯＩ素子の基板構造の製造方法。
【請求項８】
前記半導体性側壁スペーサは、不純物がドーピングされたポリシリコンにより形成されることを特徴とする請求項６又は７に記載のＳＯＩ素子の基板構造の製造方法。
【請求項９】
前記半導体性側壁スペーサを形成した後、前記金属膜を形成する前に、該半導体性側壁スペーサの上面及び側面にバリヤ金属膜を形成する工程を追加して行うことを特徴とする請求項６〜８のいずれか１つに記載のＳＯＩ素子の基板構造の製造方法。
【請求項１０】
前記バリヤ金属膜は、タングステン窒化膜又はチタン窒化膜であることを特徴とする請求項９に記載のＳＯＩ素子の基板構造の製造方法。
【請求項１１】
前記金属膜は、タングステン膜又はチタン膜であることを特徴とする請求項９又は１０に記載のＳＯＩ素子の基板構造の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（silicon on insulator）素子の基板構造及びその製造方法に関するもので、詳しくは、ＳＯＩ素子から頻繁に発生するフローティングボディー効果を抑制し得るＳＯＩ素子の基板構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＳＯＩ素子（ＳＯＩ  ＭＯＳＦＥＴ）は、図５に示したように、半導体基板であるシリコンバルク基板１０１と、該シリコンバルク基板１０１の上面に形成された埋込酸化膜１０２と、該埋込酸化膜１０２の上面に形成され、ＭＯＳＦＥＴのソース／ドレイン領域１０７が形成される半導体本体層１０３と、からなるＳＯＩ基板１００に形成される。ここで、前記半導体本体層１０３及び埋込酸化膜１０２は部分的に食刻除去され、前記各半導体本体層１０３間には素子隔離用絶縁膜１０４が形成されている。
【０００３】
そして、前記半導体本体層１０３は、ｐ-型又はｎ-型の不純物によりドーピングされる。従って、例えば、ｐ-型不純物によりドーピングされたｐ-型半導体本体層１０３にはｎチャンネルＭＯＳＦＥＴ（ＮＴ）が形成され、ｎ-型不純物によりドーピングされたｎ-型半導体本体層１０３にはｐチャンネルＭＯＳＦＥＴ（ＰＴ）が形成される。
【０００４】
そして、前記半導体本体層１０３の上面には、ゲート酸化膜１０５及びゲート電極１０６が順次積層され、前記ゲート電極１０６の両側の前記半導体本体層１０３にはソース／ドレイン領域１０７が形成される。
また、前記ゲート電極１０６、前記半導体本体層１０３及び前記素子隔離用絶縁膜１０４の上面全体に層間絶縁膜１０８が形成される。
【０００５】
さらに、前記ゲート電極１０６及びソース／ドレイン領域１０７の上部には前記層間絶縁膜１０８を選択的に食刻して形成した複数個の接触ホール１０９が形成される。それら接触ホール１０９内には、前記ゲート電極１０６及びソース／ドレイン領域１０７に所定電圧を印加するための導電経路として金属配線１１０が形成される。
【０００６】
一方、前記半導体基板１００の下側面には、固定電圧であるグラウンド電源（図示せず）が接続される。
このように構成された従来のＳＯＩ素子は、シリコンバルク基板に製造された半導体素子に比べ、ソース／ドレイン領域のキャパシタンスが減少するため、高速回路動作に優れ、素子間の隔離信頼性が高く、アルファ粒子によるソフトエラーに対する耐性が強いというメリットがある。
【０００７】
【発明が解決しようとする課題】
然るに、このような従来のＳＯＩ素子においては、図５に示したように、前記埋込酸化膜１０２の下方側のシリコンバルク基板１０１は、グラウンド電源に接続されて固定電圧を維持する一方、前記埋込絶縁膜１０２の上方側の半導体本体層１０３は外部電源から隔離されているため、ソース／ドレイン領域１０７及びゲート電極１０６に加えられる電圧の変動によって電位が変動される。よって、半導体素子の機能を不安定にさせるフローティングボディー効果が発生するという問題点があった。ここで、前記フローティングボディー効果の例としては、キンク効果及び寄生バイポーラ効果がある。
【０００８】
具体的には、ドレイン領域に高電圧が印加されると高電界が発生され、よって、衝突イオン化が発生して、ドレイン領域の近傍で電子−正孔対が生成される。そのうちの正孔は半導体本体層１０３に注入されて、半導体本体層１０３を陽の電荷に荷電させる。このように陽の電荷が半導体本体層１０３に蓄積されると、半導体本体層１０３の電位が増加してしきい値電圧が変動されるため、ドレイン電流（Ｉｄ）−電圧（Ｖｄ）曲線によりキンク効果が発生する。
【０００９】
また、半導体本体層１０３の電位が増加すると、ソース領域−半導体本体層接合であるエミッタ−ベース接合は、徐々に順方向にバイアスされて、電子がソース領域から半導体本体層１０３側に注入される。このように半導体本体層１０３に注入された電子は、ドレイン空乏領域に到達してドレイン電流を増加させる。その結果、ゲート電極１０６によるドレイン−ソース電流（Ｉｄｓ）の制御が不可能になる寄生バイポーラ効果が発生する。
【００１０】
そこで、従来のＳＯＩ素子の製造においては、上述したようなフローティングボディー効果を抑制するために、半導体本体層１０３を固定電圧に接続するべきであるが、シリコンバルク基板１０１と半導体本体層１０３とが、絶縁膜である埋込酸化膜１０２によって電気的に分離されているため、半導体本体層１０３を固定電圧に接続することが困難であるという問題点があった。
【００１１】
本発明は、このような従来の課題に鑑みてなされたもので、フローティングボディー効果を抑制し得るＳＯＩ素子の基板構造及びその製造方法を提供することを目的とする。
また、本発明の他の目的は、従来のＳＯＩ素子に別の配線構造を追加せずに、製造工程が容易で、基板専有面積を増加させない、ＳＯＩ素子の基板構造及びその製造方法を提供することである。
【００１２】
さらに、本発明の他の目的は、素子隔離領域に半導体性側壁スペーサを形成して、半導体本体層と半導体基板間の接触経路を形成し得るＳＯＩ素子の基板構造及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
このような目的を達成するため、本発明に係るＳＯＩ素子の基板構造は、半導体基板、該半導体基板の上面に形成された埋込絶縁膜及び該埋込絶縁膜の上面に形成された半導体本体層を有するＳＯＩ基板と、前記半導体基板の上面が露出されるように、前記埋込絶縁膜及び前記半導体本体層を選択的に食刻して形成される各トレンチと、前記トレンチの内部の前記半導体本体層及び前記埋込絶縁膜の側壁に、前記半導体基板の上面に接するように形成される半導体性側壁スペーサと、前記半導体性側壁スペーサの上面及び側面に形成された金属膜と、前記トレンチの内部に充填される素子隔離用絶縁膜と、を包含して構成されるものである。
【００１４】
そして、前記半導体性側壁スペーサは、不純物がドーピングされたポリシリコンである。また、前記半導体性側壁スペーサと前記金属膜間に、バリヤ金属膜が形成される。
【００１５】
なお、前記金属膜は、タングステン膜又はチタン膜であり、前記バリヤ金属膜は、タングステン窒化膜又はチタン窒化膜である。そして、本発明に係るＳＯＩ素子の基板構造の製造方法は、半導体基板、該半導体基板の上面に形成された埋込絶縁膜及び該埋込絶縁膜の上面に形成された半導体本体層を有するＳＯＩ基板を形成する工程と、前記半導体基板の上面が露出されるように、前記埋込絶縁膜及び前記半導体本体層を選択食刻してトレンチを形成する工程と、前記トレンチ内部の前記半導体本体層及び前記埋込絶縁膜の側壁に半導体性側壁スペーサを形成する工程と、前記半導体性側壁スペーサの上面及び側面に金属膜を形成する工程と、前記トレンチの内部に素子隔離用絶縁膜を充填する工程と、を順次行うものである。
【００１６】
また、前記半導体性側壁スペーサを形成する工程は、前記トレンチを包含する前記ＳＯＩ基板の上面全体に半導体本体層を形成する工程と、前記半導体本体層に対して食刻マスクを用いずに異方性エッチングを行う工程と、を順次行う。
また、前記半導体性側壁スペーサは、不純物がドーピングされたポリシリコンにより形成される。
【００１７】
さらに、前記半導体性側壁スペーサを形成した後、前記金属膜を形成する前に、該半導体性側壁スペーサの上面にバリヤ金属膜及を形成する工程を追加して行う。なお、前記バリヤ金属膜は、タングステン窒化膜又はチタン窒化膜であり、前記金属膜は、タングステン膜又はチタン膜である。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
本発明に係るＳＯＩ素子の基板構造は、図１に示したように、半導体基板としてのシリコンバルク基板２０１、該シリコンバルク基板２０１の上面に形成された埋込絶縁膜２０２及び該埋込絶縁膜２０２の上面に形成された半導体本体層２０３からなるＳＯＩ基板２００が形成される。
【００１９】
また、前記半導体本体層２０３及び前記埋込絶縁膜２０２が部分食刻されて、前記シリコンバルク基板２０１の上面が露出されるようにトレンチ２０４が形成される。
さらに、該トレンチ２０４内部の前記半導体本体層２０３及び前記埋込絶縁膜２０２の側壁には、前記シリコンバルク基板２０１の上面に接するように半導体性側壁スペーサ２０５が形成される。
【００２０】
ここで、該半導体性側壁スペーサ２０５は、前記半導体本体層２０３とシリコンバルク基板２０１とを接続する経路であって、前記半導体本体層２０３と同様な材料、例えば、不純物がドーピングされたポリシリコンにより形成することが好ましい。
また、前記半導体本体層２０３は、トランジスタのソース／ドレイン領域となる。
【００２１】
そして、前記半導体性側壁スペーサ２０５の上面及び側面には、バリヤ金属膜２０６及び金属膜２０７が順次形成される。ここで、前記金属膜２０７は、前記半導体本体層２０３と前記シリコンバルク基板２０１とを接続する経路である前記半導体性側壁スペーサ２０５の抵抗を低減させるために形成されたもので、該半導体性側壁スペーサ２０５の抵抗が低くなるほど、前記半導体本体層２０３に蓄積された電荷が前記半導体基板２０１側に迅速に排出されて、フローティングボディー効果を効果的に抑制することができる。前記金属膜２０７の材料としては、タングステン又はチタンを用いることが好ましい。
【００２２】
また、前記バリヤ金属膜２０６は、前記金属膜２０７と前記ポリシリコンから成る半導体性側壁スペーサ２０５間のシリサイド化反応を防止するために形成されたもので、窒化タングステン膜又は窒化チタン膜により形成される。前記半導体性側壁スペーサ２０５と前記金属膜２０７とによりシリサイド化反応が発生すると、シリコンが残触されてシリサイド層が形成され、前記半導体性側壁スペーサ２０５の上部で、該半導体性側壁スペーサ２０５と接している前記半導体本体層２０３まで残触されてシリサイド層が形成される。これにより、ＭＯＳＦＥＴのソース領域とドレイン領域とが短絡してＭＯＳＦＥＴの正常な動作が行われないため、そのシリサイド化反応の防止策として、前記金属膜２０７と前記半導体性側壁スペーサ２０５間にバリヤ金属膜２０６を形成する。
【００２３】
なお、図１において、符号２０８、２０９及び２１０は、それぞれ、素子隔離用絶縁膜、ゲート酸化膜及びゲート電極を示したものである。
以下、本発明に係るＳＯＩ素子の基板構造の製造方法について、図２〜図４を用いて説明する。
先ず、図２（Ａ）に示したように、半導体基板としてのシリコンバルク基板３０１、該シリコンバルク基板３０１の上面に形成された埋込酸化膜３０２及び該埋込酸化膜３０２の上面に形成された第１半導体本体層３０３からなるＳＯＩ基板３００を形成する。
【００２４】
次いで、図２（Ｂ）に示したように、前記第１半導体本体層３０３の上面に熱酸化法を施してパッド酸化膜３０４を形成した後、該パッド酸化膜３０４の上面にシリコン窒化膜３０５を形成する。
次いで、図２（Ｃ）に示したように、フォトレジストマスクを利用した選択的食刻法を施して、前記シリコン窒化膜３０５、パッド酸化膜３０４、第１半導体本体層３０３及び埋込酸化膜３０２を順次食刻して、複数のトレンチ３０６をそれぞれ形成し、前記シリコンバルク基板３０１の上面を部分的に露出させる。
【００２５】
次いで、図２（Ｄ）に示したように、図２（Ｃ）に示した基板上の全ての構造物の上面に、ポリシリコン層又はアモルファスシリコン層等の第２半導体本体層３０７を形成し、該第２半導体本体層３０７にｎ型又はｐ型不純物イオンを注入した後、前記半導体基板３００に急速熱処理のアニーリングを施して、前記不純物を電気的に活性化させる。このとき、前記第２半導体本体層３０７がアモルファスシリコン層である場合は、前記アニーリング工程を行うとポリシリコンに変化する。
【００２６】
次いで、図３（Ａ）に示したように、前記第２半導体本体層３０７に対し、食刻マスクを用いずに全面異方性エッチングを施して、前記トレンチ３０６内の前記第１半導体本体層３０３及び埋込酸化膜３０２の側壁に前記第２半導体本体層３０７からなる半導体性側壁スペーサ３０７ａを形成する。この後、図３（Ａ）に示したトレンチ３０６の内部の半導体性側壁スペーサ３０７ａの上面及び側面に、バリヤ金属膜３０８及び金属膜３０９を順次形成する。ここで、前記バリヤ金属膜３０８は窒化タングステン又は窒化チタンを、前記金属膜３０９はタングステン又はチタンを用いて形成する。
【００２７】
次いで、図３（Ｂ）に示したように、前記各トレンチ３０６内の前記金属膜３０９の上面にフォトレジストパターン３１０を形成し、該フォトレジストパターン３１０を食刻マスクとして、前記シリコン窒化膜３０５の上面の前記バリヤ金属膜３０８及び金属膜３０９を食刻除去して、それらバリヤ金属膜３０８及び金属膜３０９を前記トレンチ３０６内だけに残留させる。
【００２８】
次いで、図３（Ｃ）に示したように、前記フォトレジストパターン３１０を除去し、前記トレンチ３０６の内部及び前記シリコン窒化膜３０５の上面に化学気相蒸着法を施してシリコン酸化膜３１１を形成する。
次いで、図３（Ｄ）に示したように、前記シリコン酸化膜３１１に対し、前記パッド酸化膜３０４の上面がほぼ露出されるまで化学的機械研磨工程を行って、前記トレンチ３０６の内部のみに前記シリコン酸化膜３１１を残留させる。ここで、前記トレンチ３０６内の前記シリコン酸化膜３１１は、ＭＯＳＦＥＴ素子間を電気的に隔離させる素子隔離用絶縁膜である。
【００２９】
次いで、図４に示したように、前記パッド酸化膜３０４を選択的に食刻除去して、トランジスタのソース／ドレイン領域が形成される第１半導体本体層３０３とシリコンバルク基板３０１間を半導体性側壁スペーサ３０７ａが接続するような半導体本体層−半導体基板間の接触構造を形成する。このとき、前記シリコンバルク基板３０１の下側面にはグラウンド電圧のような固定電圧が接続されているため、前記第１半導体本体層３０３は前記シリコンバルク基板３０１を介して固定電圧に接続される。よって、前記第１半導体本体層３０３に形成されたソース／ドレイン領域に印加される電圧によって前記第１半導体本体層３０３の電位は変動されず、安定した電圧を維持できるので、フローティングボディー効果の発生を防止することができる。
【００３０】
【発明の効果】
以上説明したように、本発明に係るＳＯＩ基板の基板構造及びその製造方法においては、半導体本体層の側壁に半導体性側壁スペーサを形成して半導体本体層と半導体基板とを電気的に接続するように構成されるため、ＳＯＩ素子のフローティングボディー効果を抑制し得るという効果がある。
【００３１】
また、半導体性側壁スペーサは素子隔離領域を利用して形成されるため、半導体本体と基板とを接続するための基板占有面積を必要としないので、ＳＯＩ素子の集積度を向上し得るという効果がある。
また、半導体本体層−半導体基板間の接触用の配線ラインを別に必要としないため、ＳＯＩ素子の製造及び設計が容易であるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るＳＯＩ素子の基板構造を示した断面図である。
【図２】本発明に係るＳＯＩ素子の基板構造の製造方法の各工程を示した断面図である。
【図３】同じくＳＯＩ素子の基板構造の各工程を示した断面図である。
【図４】同じくＳＯＩ素子の基板構造の各工程を示した断面図である。
【図５】従来のＳＯＩ素子の構造を示した断面図である。
【符号の説明】
２００、３００：ＳＯＩ基板
２０１、３０１：シリコンバルク基板
２０２、３０２：埋込絶縁膜
２０３：半導体本体層
２０４、３０６：トレンチ
２０５、３０７ａ：半導体性側壁スペーサ
２０６、３０８：金属バリヤ膜
２０７、３０９：金属膜
２０８：素子隔離用絶縁膜
２０９：ゲート酸化膜
２１０：ゲート電極
３０３：第１半導体本体層
３０４：パッド酸化膜
３０５：シリコン窒化膜
３０７：第２半導体本体層
３１０：フォトレジストパターン
３１１：シリコン酸化膜
【図１】
0004340831.tif 000002
【図２】
0004340831.tif 000003
【図３】
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【図４】
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【図５】
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