(57)【特許請求の範囲】
【請求項１】
ループフィルタを有し、入力信号としてベースバンド変調信号が入力され、変調されたＲＦ信号を出力する位相ロックループと、
前記位相ロックループが出力する前記ＲＦ信号の位相情報を取り出す位相復調器と、
前記位相復調器で取り出された前記ＲＦ信号の位相情報と、前記ベースバンド変調信号の位相情報とを比較し、比較によって得られた誤差信号を出力する比較器と、
前記ベースバンド変調信号を入力し、前記比較器が出力する誤差信号に従った利得で前記ベースバンド変調信号を増幅し、前記ベースバンド変調信号の振幅を制御する調整可能な利得増幅器と、
前記利得増幅器で制御されたベースバンド変調信号を前記ループフィルタの出力信号に加算する加算器とを備えたＲＦ変調器。
【請求項２】
前記ベースバンド変調信号を入力し、変調されたベースバンド変調信号を、前記位相ロックループに入力信号として出力する直接ディジタルシンセシス回路をさらに備えた請求項１に記載のＲＦ変調器。
【請求項３】
前記ディジタルシンセシス回路が、番号制御変調発振器を有する請求項１に記載のＲＦ変調器。
【請求項４】
前記位相ロックループが、Ｎ分割カウンタを有する請求項１に記載のＲＦ変調器。
【請求項５】
前記位相ロックループが、ダウンカウンタを有する請求項１に記載のＲＦ変調器。
【請求項６】
前記位相ロックループが出力する前記ＲＦ信号の振幅変調を行う振幅変調ステージをさらに備えた請求項１記載のＲＦ変調器。
【請求項７】
ループフィルタを有した位相ロックループを用い、変調されたＲＦ信号において正確で安定した位相シフトを実現する方法であって、
ベースバンド変調信号を利用して、変調されたベースバンド変調信号を生成するステップと、
前記変調されたベースバンド変調信号を基準信号として、位相ロックループに入力するステップと、
前記位相ロックループが出力する前記ＲＦ信号の位相情報を取り出すステップと、
前記取り出された前記ＲＦ信号の位相情報と、前記ベースバンド変調信号の位相情報とを比較し、比較によって得られた誤差信号を生成するステップと、
前記誤差信号に従った利得で前記ベースバンド変調信号を増幅し、前記ベースバンド変調信号の振幅を制御するステップと、
前記振幅が制御されたベースバンド変調信号を前記ループフィルタの出力信号に加算するステップとを備えた方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、無線受信機に関し、より詳しくは、ディジタル無線受信機に関する。
【０００２】
【従来の技術】
変調は、既知の信号または波形すなわちキャリヤの或る特性の変更、すなわち、情報を搬送する或る未知の信号または波形の関数として定義される。無線周波数（ＲＦ）通信システムでは、キャリヤは一般に正弦波であり、キャリヤを変調する幾つかの方法がある。これらの方法として、直線変調、角度変調および種々の形式のパルス変調がある。正弦波キャリヤが式A(t)cos(ωct＋φ(t))で表される場合には、情報信号に従って変化される２つのパラメータ、振幅および位相がある。直線変調は、振幅が情報信号の一次関数として変化されるときに得られる。角度変調として、位相変調および周波数変調がある。期間が情報信号に比例して変化する正弦関数の独立変項（argument）に含まれる場合には、得られる結果は位相変調となる。瞬時周波数と搬送周波数との差が情報信号に比例するような独立変項であるときは、得られる結果は周波数変調となる。
【０００３】
ＲＦ信号の復調には、一般に、２つのブランチすなわちＩ（"in-phase"、同相）ブランチおよびおよびＱ（"quadrature：クァドラチュア"すなわち直角位相シフト）ブランチを有するクァドラチュア検波器が使用される。Ｉブランチでは、受信信号は、余弦波形態の搬送信号が掛けられ、次に低域フィルタに通される。Ｑブランチでは、受信信号は正弦波形態の搬送信号が乗じられ、次に低域フィルタに通される。この形式のクァドラチュア検波器は良く知られた線形であり、ほぼ万能的に使用されている。クァドラチュア検波器のそれぞれＩおよびＱブランチにより形成されるＩおよびＱ成分から情報信号を得るには、信号処理が行なわれる。より詳しくは、Ｑ／Ｉの比の逆正接を求めることにより、信号の位相が得られる。信号の振幅は、ＩおよびＱの二乗の和の平方根を求めることにより、ピタゴラスの定理に従って得られる。これらの数学的演算は非線形である。
【０００４】
【発明が解決しようとする課題】
従って、クァドラチュア検波に関して２つの際立つ観察がなされている。第１に、検波は２段階、すなわち線形の第１混合段階（ＩおよびＱを得るためのもの）と、非線形性が所属されている第２信号処理段階とで行なわれる。第２に、座標系の変換が最初に行なわれ、次に反転される。すなわち、受信信号（該受信信号は、所望量の振幅および位相に関して、極座標で容易に説明できる）は、極座標の瞬時信号ベクトルをＸ（Ｉ）軸およびＹ（Ｑ）軸上に投影することにより最初に直角座標に変換され、次に極座標に戻されて振幅および位相が得られる。このような変換は、スペースを占拠しかつ電力を消費する回路を必要とし、スペース占拠および電力消費の両者は、特にセルラー電話、ページャ等の移動用機器において難点となる。また、このような変換は必然的にかなり不正確なものとなる。
【０００５】
同様の状況が、ＲＦ変調器に関する送信側でも生じる。すなわち、振幅と位相の情報は、本来は、反対の極の形態となる。次いで、Ｉの処理およびＱの処理が実行され、振幅情報および位相情報が、Ｉ信号およびＱ信号に符号化される。Ｉ信号およびＱ信号は、次いで、極の形態に再度変換され、合計されて最終的な出力信号が形成される。この処理を図１に示す。ある種の変調として広く使用されている位相シフトキーイング(Phase Shift Keying:ＰＳＫ)は、正確な位相シフトをなし、かつ、良好な位相安定性を呈するための送信信号を必要としている。ＰＳＫは、たとえば、ＧＳＭセルラフォンに利用されている。クァドラチュア(Quadrature)タイプの従来の変調器は、良好な位相安定性を呈するが、不充分な正確さを達成できるに過ぎない。精巧な符号化手法が、変調器の不正確さを補償するために必要とされる場合があり、また、雑音状況の下での性能が、著しく低下する場合がある。
【０００６】
従来のクァドラチュア技術に加えて、種々の他の変調法が知られている。ある技術では、位相ロックループ(Phase Lock Loop:ＰＬＬ)が、周波数および位相において変調された信号を乗じるために利用され、高周波数（たとえば、９００ＭＨｚ）の信号を得ている。図２を参照すると、ＰＬＬは、位相検波器２０１、ループフィルタ２０３、電圧制御発振器（ＶＣＯ）２０５、および、Ｎ分割カウンタ(Devide by N Counter)２０７を有している。９００ＭＨｚの出力信号の場合に、たとえば、典型的な除数は６４となり得る。変調された信号ｃｏｓ（ωct＋φ(t)）が回路の入力に与えられる場合に、理想的には、回路の出力では、ｃｏｓ（Ｎωct＋Ｎφ(t)）が生成される。しかしながら、ループフィルタが狭いバンド幅を有するように作られている限り、回路の安定性は貧弱なものとなる。狭いバンド幅のループフィルタでは、回路は、変調された入力信号のすばやい変化に追従することができず、変調された出力信号に不正確さを生じさせてしまう。
【０００７】
上記問題点を克服するために、図３に示すような構成が考え出されてきた。ベースバンド変調信号が、電圧制御水晶発振器（ＶＣＸＯ）３０９に与えられ、上述したものと同様に、ＰＬＬの入力に与えられる変調信号が生成される。付加的なフィードフォアードパスが用いられ、ベースバンド変調信号が、ループフィルタを過ぎた位置で、ＰＬＬにベースバンド変調信号を導入するために利用される。より詳細には、ベースバンド変調信号が、調整可能な利得増幅器３１１に与えられる。調整可能な利得増幅器の出力は、ループフィルタとＶＣＯとの間に設けられた加算器３１３に与えられる。増幅器の利得は、変調の幾分かを取り除くときのループフィルタの効果が、変調信号を再導入することにより正確にオフセットされるように調整される。不幸にも、正確な補正調整をなすことは、骨の折れる手作業である。さらに、ＦＭ無線通信のために十分な精密性が得られたとしても、ＰＳＫ無線通信のために必要な精密性には欠ける。
【０００８】
【課題を解決するための手段】
本発明は、概していうと、正確で安定した位相シフトを得ることができるＲＦ変調器を提供することを目的とする。変調器は、ＰＬＬのループフィルタを過ぎた位置でＰＬＬにベースバンド変調信号を導入するために利用される、補助的なフィードフォアードパスを有するＰＬＬ構造を用いている。位相復調器は、ＰＬＬの出力信号から位相情報を取り出す。取り出された位相情報は、ベースバンド変調信号の位相情報と比較される。結果の誤差信号は、ＰＬＬへのベースバンド変調信号の導入を制御するために利用され、補正された「投入(dosage)」を自動的に達成する。正確で適応力があり、かつ、位相が安定した変調器が得られる。変調器の適応力は、種々のＶＣＯや他のＰＬＬの構成部品を補償する。
【０００９】
【発明の実施の形態】
（発明を実施するための最良の形態）
図４を参照すると、本発明にしたがったＲＦ変調器のブロックダイヤグラムが示されている。破線にて示された変調器の部分は、図３に示す従来の変調器の対応する部分とほぼ同一である。付加的に、図４に示す変調器は、周波数シンセサイザ、ミキサおよびローパスフィルタから構成されるダウンコンバータ４２０を有している。変調器の出力周波数が非常に高い場合に、ダウンコンバータは、Ｎ分割カウンタによる除算によって、より用意に取り扱うことができる周波数に減じる。しかしながら、他の場合には、Ｎが「１」であることに留意すべきである。また、図４に示す変調器は、付加的に、振幅変調ステージ４２１を含み得る。ある変調手法においては、振幅変調ステージが所望の振幅変調を授けるために使用される場合に、信号の振幅特性および位相特性の双方を変調することができる。
【００１０】
好ましくは、図３に示すＶＣＸＯの代わりに、図４の変調器がダイレクトディジタルシンセシス（ＤＤＳ）回路４１５を使用して、ＰＬＬに基準信号として与えられる変調された入力信号を作り出しても良い。このようなＤＤＳ回路は、１９８８年５月２４日に、番号制御の変調発振器という米国特許第4,746,880号に記載された、既知の番号制御の変調発振器（ＮＣＭＯ）に基づいたものであって良い。上記特許は引用によりここに取り込まれている。ＤＤＳ回路に与えられるベースバンド変調信号は、変調された入力信号を生成し、これは、基準信号としてＰＬＬに与えられる。
【００１１】
本発明にかかる変調器の安定性および正確さは、位相復調器４１９および比較回路４１７を含む付加的なフィードバックループに由来する。この位相復調器は、１９９８年１月１４日に提出された、「周波数サンプリングに基づくディジタル位相分別」という表題の米国特許出願第09／006,938号（代理人事件番号32219−003）に記載されたタイプのものであって良い。上記特許出願は、引用によりここに取り込まれている。
【００１２】
位相復調器４１９は、ＰＬＬの出力信号から位相情報を取り出す。比較回路４１７を利用して、取り出された位相情報は、ベースバンド変調信号の位相情報と比較される。得られた誤差信号は、ベースバンド変調信号のＰＬＬへの導入を制御するために利用され、補正された「導入」を自動的に達成する。すなわち、比較回路４１７の出力信号は、調整可能な利得増幅器４１１の利得を、出力信号により伝搬された位相情報を所望の位相情報に整合させるために求められる値にセットする。従来技術を特徴付ける骨の折れる調整処理を省略できる。さらに、本発明にかかる変調器により実現される調整可能な処理は、変調器がオンにされた場合にも連続して実行することができる。周囲の状況、構成部品の種類、構成部品の老化などの影響をすべて補償することができる。
【００１３】
「周波数サンプリングに基づくディジタル位相弁別（DIGITAL PHASE DISCRIMINATION BASED ON FREQUENCY SAMPLING）」という名称に係る１９９８年１月１４日付けの米国特許出願第０９／００６，９３８号に開示された位相復調器について説明する。本発明のディジタル周波数弁別器を後続させるアプローチは、例えばCandy他の論文「Oversampling Delta-Sigma Data Converters」（IEEEプレス、第１〜第６頁、１９９２年、Piscataway、ニュージャージ州）に記載された従来技術のシグマ−デルタＡ／Ｄ変換と同様であることが理解されよう。シグマ−デルタ変換器は、ナイキスト速度より非常に高い周波数で、振幅が変化するアナログ入力信号を、簡単なディジタルコードに変調する。この変調器の設計は、時間分解能を振幅分解能と交換することを可能にする。図１に示したシグマ−デルタ変調器のサンプリングされたデータ回路モデルは、前述の周波数サンプリングに直接適用される。
【００１４】
図１１に示すように、サンプル時間ｉで発生する入力振幅Ｘｉは、これから、サンプル時間ｉでの出力振幅Ｙiを減算する。この結果は、出力信号Ｗiをもつアキュムレータに適用される。サンプル時間ｉでのアキュムレータの「新」入力信号は、アキュムレータの「旧」信号と結合され、アキュムレータの新出力信号を形成する。アキュムレータの出力信号は量子化され、この量子化は、誤差ｅｉを付加したものとして表される。量子化器の出力信号は最終出力信号Ｙiである。
【００１５】
ここで、入力信号Ｘは２つの周波数の比であり、量子化器は２レベル量子化器であると仮定する。また、ここで対象とする時限での２つの周波数の比は、約０．６８７５であると仮定する。図１２に示すように、この値は最初に累算（アキュムレート）され、０．６８７５の累算値が得られる。この値は１より小さく、値０．６８７５は再び累算値に加算され、新しい累算値１．３７５を得る。今やこの値は１より大きいので、０．６８７５から１を減じ、その結果（０．６８７５−１＝−０．３１２５）がアキュムレータに加算すれば、１．０６２５の値が得られる。この態様で演算が続けられる。上記一連の演算の間、各累算値の整数部分１または０を取り出すことにより、１つのデータ流が作られる。
【００１６】
図１３を参照すれば、図１２に示した一連の数字の解釈が理解されよう。２つのクロック信号が示されている。ここでも、対象とする時限内での、下方クロック信号の周波数に対する上方クロック信号の周波数の比は０．６８７５であると仮定する。時間ｔ＝０で、両クロック信号の立上り縁は一致する。下方クロック信号の最初の連続立上り縁で、上方クロック信号の０．６８７５時限が経過している。下方クロック信号の次の立上り縁では、上方クロック信号の１．３７５時限が経過している。下方クロック信号の次の立上り縁では、上方クロック信号の第１時限の経過により、上方クロック信号の１．０６２５時限が経過している。以下、同様に続けられる。
【００１７】
図１４には、上記例で説明したデータ流に対応するデータサンプルに使用できる捕獲回路（capture circuit）すなわち周波数サンプリング回路の概略図が示されている。図示の実施形態では、クロック信号の比は、より速いクロックの１つのみの立上り縁が、より遅いクロックの単一時限中に生じるような比であると仮定する。他の実施形態では、この仮定は不要である。
【００１８】
捕獲回路は、入力部２１０１および出力部２１０３を有している。入力部は、誤差を最小にするため入念にマッチングされなくてはならない２つのセクションＣｈ１、Ｃｈ２を有している。各セクションは、直列に接続された２つ以上のＤフリップ−フロップの連鎖からなる。以下の説明において、それぞれのフリップ−フロップ自体およびこれらのそれぞれの出力信号を示すのに同じ参照番号が使用される。
【００１９】
各セクション内で、連鎖の最初のフリップ−フロップはサンプリングされたクロック信号ＦXによりクロックされる。連鎖内の連続するフリップ−フロップは、サンプリングクロック信号ＦSによりクロックされる。上方セクションの最初のフリップ−フロップＱ１のＤ入力は、同じＱ１の〜Ｑ（〜Ｑ：Ｑの反転）出力に接続される。下方セクションの最初のフリップ−フロップのＤ入力は、上方セクションの最初のフリップ−フロップのＱ出力に接続される。両セクションの残余のフリップ−フロップは直列に、すなわち、ＱからＤ、ＱからＤへと接続される。
【００２０】
入力部の機能は、１）クロック信号ＦXの立上り縁上で遷移する互いに論理的に逆の２つの信号を発生すること、２）クロック信号ＦSの立上り縁上に２つの信号の値をラッチすること、および３）１つのクロックから他のクロックへの遷移を検出することにある。２つのクロック信号の非同期から生じる不安定性を最小にするには、直列の付加中間段Ｑ３、Ｑ４が必要になり、実際に、特定の設計ではこのような多段が望まれる。
【００２１】
例示の実施形態では、出力部は３つの２入力ＮＡＮＤゲートを有している。それぞれのＮＡＮＤゲートＮ１、Ｎ２は、入力部の最終フリップ−フロップ段のＤおよび〜Ｑ信号に接続される。ＮＡＮＤゲートＮ１、Ｎ２の出力信号は別のＮＡＮＤゲートＮ３に組み合わされ、捕獲回路の最終出力を形成する。
出力部の機能は、２つの入力セクションにより形成される２つのチャンネルのいずれかで、１つのサンプルクロックから次のサンプルクロックへの入力クロック信号レベルの変化を検出することにある。２つの入力セクションはピンポン態様で機能し、入力クロック信号レベルの変化を交互に検出する。
【００２２】
図１４の捕獲回路の作動は、図５のタイミング図を参照することにより一層完全に理解されよう。２つのチャンネルの第１段は、入力クロック信号の立上り縁とほぼ一致（但し、僅かに遅延）する逆信号Ｑ１、Ｑ２を形成する。信号Ｑ３、Ｑ４は、サンプルクロックに従って、それぞれ信号Ｑ１、Ｑ２をサンプリングすることにより形成される。信号Ｑ５、Ｑ６は、それぞれ、信号Ｑ３、Ｑ４の遅延複製である。ＮＡＮＤゲートは、協働して、論理関数Ｘ＝Ｑ３・〜Ｑ５ｖＱ４・〜Ｑ６を実現する。
【００２３】
図５の例では、例示の信号は、全て、理想化された方形波信号である。実際には、信号は有限の立上り時間および立下り時間を有している。信号Ｑ１、Ｑ２の有限立上り時間および立下り時間および回路の非同期性の可能な効果は、図６に示すような不安定性にある。ここで、信号Ｑ３、Ｑ５および信号Ｑ４、Ｑ６の各々は、１サイクルについて不確定状態にある。この結果得られる回路の出力は、必ずしも正確でない。しかしながら、回路の全作動についての時折の誤決定の効果は無視できる。不安定性の時間窓（time window）は、経路の全利得を増大させることにより減少される。Ｑ３、Ｑ４での利得が誤差の確率を許容レベルに定義かさせるのに充分な大きさであれば、付加回路は全く不要である。そうでない場合には、利得を増大させる付加回路が必要になる。
【００２４】
図１４に示すような捕獲回路により作られるデータ流から２つのクロック信号の周波数の比を回復させるため、ディジタルフィルタリングが適用される。シグマ−デルタ（またはデルタ−シグマ）Ａ／Ｄ変換器に適用できるディジタルフィルタリング技術の広範囲の部分がディジタル流に直接適用される。また、適当に選択される重み関数を使用することにより、高精度を得ることができる。
【００２５】
重み付き積和（weighted sum of products）は、ＦＩＲフィルタの一例である。従って、これまでに説明された重み関数は、ディジタルフィルタリング論理でのＦＩＲフィルタの重み関数である。しかしながら、ＦＩＲフィルタを使用できることも認識すべきである。ＦＩＲディジタルフィルタリングのプロセスでは、データサンプルの「窓」の中央での周波数の比の評価を得るには、窓に重み関数が適用される。次に、窓は、次のサンプルのシーケンスに「ピックアップされかつ移動」される。窓は一般にオーバーラップする。窓には、例えば２５６個のサンプルを設けることができる。
【００２６】
図７を参照すると、２５６個のサンプルを有する窓についての２つの別の重み関数が示されている。重み関数は正規化され、これは、重み関数で囲まれた領域の面積は１であることを意味する。破線で示す１つの重み関数は直線からなる一定の重み関数である。実線で示す他の重み関数は、三角形の重み関数である。重み関数は、ディジタルフィルタにおけるインパルス応答関数である。
【００２７】
図８および図９には、それぞれ直線重み関数および三角形重み関数を用いた場合のディジタルフィルタリングの結果が示されている。図８および図９の両場合において、周波数比は、０．６８７の直ぐ下から０．６９３の直ぐ上まで増大している。図８から明らかなように、直線重み関数を用いると、量子化信号は局部平均が平均入力に等しくなるような態様で、入力に隣接する２つの２つのレベル間で振動する。平均誤差は、１７７２ｐｐｍであると計算された。図９に示すように、三角形重み関数を使用して、量子化信号は８３ｐｐｍの平均誤差で入力を追跡する。
【００２８】
図１０は、三角形重み関数を適用しかつ所望のディジタルフィルタリングを達成するのに使用される周波数アキュムレータの一例を示す概略図である。図示の例では、周波数アキュムレータは、７ビットカウンタ１０１と、１４ビット加算器１０３と、１４ビットレジスタ１０５とを使用している。７ビットカウンタは、サンプル周波数ＦSによりクロックされる。７ビットカウンタ１０１の出力は、加算器の１つの入力に供給される。７ビットカウンタの機能は、０から１２７までカウンとアップし、次に、１２７から０までカウントダウンすることである。１２７のカウントは、連続して２回行なわれる。この動作は、フリップ−フロップ１０７を用いて達成される。フリップ−フロップは、サンプル周波数ＦSによりクロックされる。７ビット加算器のターミナルカウント信号は、フリップ−フロップ１０７に入力される。フリップ−フロップ１０７の出力は、７ビットカウンタ１０１のカウントダウン入力に入力される。
【００２９】
「オーバサンプリングされた」データ流は、加算器１０３の制御入力に接続される。データ流の現在のビットが１であるとき、加算が行なわれる。現在のビットが０であるとき、いかなる加算も行なわれない。加算器のキャリーイン入力（Carry In input）は高に設定され、重み範囲が有効に１〜１２８になるようにする。
【００３０】
１４ビットレジスタ１０５はサンプル周波数ＦSによりクロックされる。その出力加算器の他の入力に供給される。その入力は、加算器により作られる出力語を受け入れる。１４ビット加算器の機能は、２５６クロックの累算を行なうことである。２５６クロックの終時に、１４ビット加算器の出力は周波数比の推定量（estimator）として使用される。より詳しくは、図示の例では、アキュムレータの出力はＲ×１２８×１２９（ここで、Ｒは周波数比推定量）に等しくなる。
【図面の簡単な説明】
【図１】  従来のクァドラチュアＲＦ変調器のブロックダイヤグラムである。
【図２】  従来のＰＬＬベースのＲＦ変調器のブロックダイヤグラムである。
【図３】  バースバンド変調信号の導入構成を有する、従来のＰＬＬベースのＲＦ変調器のブロックダイヤグラムである。
【図４】  本発明にかかるＲＦ変調器のブロックダイヤグラムである。
【図５】  図１４の周波数サンプリング回路の動作を例示する第１のタイミングダイヤグラムである。
【図６】  図１４の周波数サンプリング回路の動作を例示する第２のタイミングダイヤグラムである。
【図７】  図１４に示すような回路により作られるディジタルビット流のディジタルフィルタリングを行なうのに使用できる２つの異なる重み関数を示すグラフである。
【図８】  一定重み関数を用いたディジタル周波数弁別器から得られる精度を示すグラフである。
【図９】  三角形重み関数を用いたディジタル周波数弁別器から得られる精度を示すグラフである。
【図１０】  図１４に示すような周波数サンプリング回路と組合せて使用できるディジタルフィルタの一例を示すブロック図である。
【図１１】  本発明の一実施形態による周波数サンプリングに適用されるシグマ−デルタ変調器およびサンプリング回路のサンプリングされたデルタモデルを示すブロック図である。
【図１２】  基準周波数の０．６８７５倍の入力周波数の場合の図１１の回路モデルの作動の説明を補助する表である。
【図１３】  周波数サンプリングに適用される図１１の回路モデルの作動原理を示すタイミング図である。
【図１４】  図１１の回路モデルにより説明される周波数サンプリング回路の一例を示す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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