(57)【特許請求の範囲】
【請求項１】
制御装置と、
前記制御装置の片側方向に一列に配置されて、データを入出力するための複数の連結手段を収容した複数のコネクタと、
前記制御装置を前記複数のコネクタに連結させ、少なくとも一つの分岐点を含む信号ラインと、
前記分岐点から分岐された複数の信号ラインであって、前記分岐点から前記複数の連結手段までをそれぞれ連結する複数のサブ信号ラインを備え、
前記複数のサブ信号ラインの長さが同一であり、
前記複数のコネクタは、
前記制御装置から第１の距離分離隔して配置される第１のコネクタと、
前記制御装置から第１の距離よりも長い第２の距離に配置される第２のコネクタと、を備え、
前記分岐点は、前記第１のコネクタと前記第２のコネクタとの間に配置され、
前記第１コネクタ及び前記第２コネクタが搭載されている領域間に配列されていて前記信号ラインに連結されている第１ビアホールを含む第１層と、
前記第１ビアホールと対応する位置に配列されていて前記第１ビアホールと連結されている第２ビアホールと、前記第１コネクタ及び前記第２コネクタが搭載されている領域に配列されていて前記サブ信号ラインを通して前記第２ビアホールと連結されている第３ビアホールと、を含む第２層と、をさらに備え、
前記信号ラインと前記サブ信号ラインとは、異なる層に形成されていることを特徴とするシステムボード。
【請求項２】
制御装置と、
前記制御装置の片側方向に一列に配置されて、データを入出力するための複数の連結手段を収容した複数のコネクタと、
前記制御装置を前記複数のコネクタに連結させ、少なくとも一つの分岐点を含む信号ラインと、
前記分岐点から分岐された複数の信号ラインであって、前記分岐点から前記複数の連結手段までをそれぞれ連結する複数のサブ信号ラインを備え、
前記複数のサブ信号ラインの長さが同一であり、
前記複数のコネクタは、
前記制御装置から第１の距離分離隔して配置される第１のコネクタと、
前記制御装置から第１の距離よりも長い第２の距離に配置される第２のコネクタと、
前記制御装置から第２の距離よりも長い第３の距離に配置される第３のコネクタと、
前記制御装置から第３の距離よりも長い第４の距離に配置される第４のコネクタと、を備え、
前記分岐点は前記第２のコネクタと前記第３のコネクタとの間に配置され、
前記サブ信号ラインが第１サブ信号ライン及び第２サブ信号ラインを含み、
前記信号ラインに連結されて前記第２コネクタ及び前記第３コネクタが搭載されている領域間に配列されている第１ビアホールを含む第１層と、
前記第１ビアホールに対応する位置に配列されて前記第１ビアホールに連結された第２ビアホールと、前記第２ビアホールが配列されている位置を除外した前記第１コネクタ及び前記第２コネクタが搭載されている領域間及び前記第３コネクタ及び前記第４コネクタが搭載されている領域間それぞれに配列されていて前記第１サブ信号ラインを通して前記第２ビアホールとそれぞれ連結されている第３ビアホールと、を含む第２層と、
前記第３ビアホールに対応する位置に配列されていて前記第３ビアホールに連結された第４ビアホールと、前記第４ビアホールが配列されている位置を除外した前記第１ないし前記第４コネクタが連結される領域に配列されて前記第２サブ信号ラインにより前記第４ビアホールにそれぞれ連結されている第５ビアホールと、を含む第３層と、をさらに備え、
前記信号ラインと前記第１サブ信号ラインと前記第２サブ信号ラインとは、それぞれ異なる層に形成されていることを特徴とする記載のシステムボード。
【請求項３】
前記コネクタは、スロット状に構成されていることを特徴とする請求項１または２に記載のシステムボード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシステムボードに係り、特に制御回路と制御回路によって制御されるモジュールが装着されるスロットを備えたシステムボードに関する。
【０００２】
【従来の技術】
従来のコンピューターシステムのシステムボードは、制御回路から一定間隔を置いて離れた所に同一間隔でスロットを配置して、これらのスロットを順次に一列で連結する配線で構成されている。したがって、制御回路からスロットまでの信号ラインの長さが異なる。
【０００３】
このような信号ラインの配置は、コンピューターシステムが低速で動作する場合には問題にならない。すなわち、コンピューターシステムが低速で動作する場合には、単純に制御回路とスロットとの間の該当ピンを連結するだけでも動作上に問題がない。
【０００４】
しかし、コンピューターシステムが高速で動作する場合に、このような信号ラインの配置はシステムの作動速度を制限する。
【０００５】
図１は、従来のコンピューターシステムのシステムボードの概略的な構成を示す図である。このシステムボードは、メモリ制御回路１０、スロットＳ１〜Ｓ４、信号ラインＳＬ、終端抵抗Ｒｔ、及び終端電圧Ｖｔが配置されたメインボードＭＢで構成されている。
【０００６】
図１で、メモリ制御回路１０から距離ｌほど離れた位置に第１スロットＳ１が配置されて、同一な距離Ｌを置いて残りのスロットＳ２、Ｓ３、Ｓ４が一列で順次に配置されている。そして、信号ラインＳＬがスロットＳ１、Ｓ２、Ｓ３、Ｓ４を通して連結されて、信号ラインＳＬの各々の端に終端抵抗Ｒｔが連結されて、終端抵抗Ｒｔに終端電圧Ｖｔが連結されている。
【０００７】
図１に示したブロック各々の機能を説明すると次のとおりである。
【０００８】
メモリ制御回路１０は、信号ラインＳＬを通して命令語を与えて、信号ラインＳＬを通して信号を入出力する。スロットＳ１、Ｓ２、Ｓ３、Ｓ４では、メモリ制御回路１０の制御の下で信号ラインＳＬを通して伝送される命令語が入力されて、命令語に応答して信号を入出力する。終端抵抗Ｒｔと終端電圧Ｖｔは、信号ラインＳＬを通して伝送される信号を終端する。
【０００９】
図２Ａ、図１に示したシステムボードの上部層の実施例の信号ラインの配置を示す図である。図２Ｂは、図１に示したシステムボードの下部層の実施例の信号ラインの配置を示す図である。
【００１０】
一般的に、信号ラインＳＬは一つの層に配置されず、分けて配置される。図２Ａ、図２Ｂの実施例では、信号ラインＳＬが２個の層に分けて配置されることを示すものである。
【００１１】
図２Ａ、図２Ｂで、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々は、総数４４ピンのスロットＳ１、Ｓ２、Ｓ３、Ｓ４が装着される領域を、信号ラインＳＬ１は図１に示した信号ラインＳＬ中の一部の信号ラインを、信号ラインＳＬ２は図１に示した信号ラインＳＬ中の他の一部の信号ラインを、ビアホールh１、h２、h３、h４のグループＨ１、Ｈ２、Ｈ３、Ｈ４は、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々の各列のビアホールのグループを示すものである。領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々のビアホールh１、h４のグループＨ１、Ｈ４は、それぞれ信号ラインが連結されるビアホールのグループを、ビアホールh２、h３のグループＨ２、Ｈ３の各々は、接地電圧ライン及び電源電圧ラインが連結されるビアホールのグループを示すものである。そして、ビアホールh１、h２、h３、h４のグループＨ１、Ｈ２、Ｈ３、Ｈ４の各々のビアホールの内部は、導電性物質で埋められてあって、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々のビアホールh１、h２、h３、h４のグループＨ１、Ｈ２、Ｈ３、Ｈ４のビアホールにスロットＳ１、Ｓ２、Ｓ３、Ｓ４の各々のピンが挿入される。以上のようにして、層の信号ラインとスロットＳ１、Ｓ２、Ｓ３、Ｓ４のピンが連結される。
【００１２】
図２Ａで、信号ラインＳＬ１は、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々のビアホールh４のグループＨ４の該ビアホールを連結する信号ラインである。
【００１３】
図２Ｂで、信号ラインＳＬ２は、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々のビアホールh１のグループＨ１の該ビアホールを連結する信号ラインである。
【００１４】
そして、図示しなかったが、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々のビアホールh２、h３のグループＨ２、Ｈ３のビアホールは、接地電圧ライン層と電源電圧ライン層に連結される。
【００１５】
図２Ａ、図２Ｂに示したように、従来のシステムボードのメモリ制御回路１０からスロットＳ１、Ｓ２、Ｓ３、Ｓ４までの信号ラインの長さは、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の位置によって異なる。すなわち、スロットＳ１、Ｓ２、Ｓ３、Ｓ４の位置がメモリ制御回路１０から遠ざかるほど、メモリ制御回路１０とスロットＳ１、Ｓ２、Ｓ３、Ｓ４との間の信号ラインＳＬ１の長さが長くなる。例えば、メモリ制御回路１０から領域Ｓ１′までの信号ラインＳＬ１の長さは、メモリ制御回路１０から領域Ｓ２′、Ｓ３′、Ｓ４′までの信号ラインＳＬ１の長さより短く配置されている。
【００１６】
図３は、図１に示したシステムボードの信号ラインの配置を示す図であって、図１に示したスロットＳ１、Ｓ２、Ｓ３、Ｓ４の断面と信号ラインの配置を示すものである。
【００１７】
図３に示したように、各スロットＳ１、Ｓ２、Ｓ３、Ｓ４間の距離はＬである。信号ラインＳＬは、スロットＳ１、Ｓ２、Ｓ３、Ｓ４の下部を通して配置されて、信号ラインＳＬの分岐点ａ、ｂ、ｃ、ｄから分岐されたサブ信号ラインｓｌ１、ｓｌ２、ｓｌ３、ｓｌ４がスロットＳ１、Ｓ２、Ｓ３、Ｓ４に連結されている。
【００１８】
すなわち、従来のコンピューターシステムのシステムボードでは、メモリ制御回路１０からスロットＳ１、Ｓ２、Ｓ３、Ｓ４までの信号ラインＳＬの長さが相異なる。
【００１９】
したがって、従来のシステムボードでは、メモリ制御回路１０からスロットＳ１、Ｓ２、Ｓ３、Ｓ４に伝送される信号の伝送時間が異なる。
【００２０】
図４Ａ、図４Ｂは、二個のスロットが順次に構成された従来のシステムボードのメモリ制御回路から一番目、二番目のスロットの各々に伝送される信号波形をシミュレーションしたグラフである。横軸は時間ｔを、縦軸は電圧Ｖをそれぞれ示す。
【００２１】
図４Ａに示したグラフから、メモリ制御回路１０から一番目のスロットとしての第１スロットＳ１までの信号伝送時間は短いが、信号電圧の振幅が小さくてアイオプニング（アイパターンの開口度；ｅｙｅ  ｏｐｅｎｉｎｇ）ｘが小さいことが分かる。アイオプニングは、信号伝送特性を示すものであって、アイオプニングが大きいほど信号電圧の振幅が大きくて、信号伝送特性が良く、アイオプニングが小さいほど信号電圧の振幅が小さくて、信号伝送特性が良くない。すなわち、メモリ制御回路１０から第１スロットＳ１までの信号伝送特性は良くない。
【００２２】
しかし、図４Ｂのグラフに示したように、メモリ制御回路１０から二番目のスロットとしての第２スロットＳ２までの信号伝送時間は長く、信号電圧の振幅が大きく、アイオプニングｙが大きい。すなわち、メモリ制御回路１０から第２スロットＳ２までの信号伝送特性は良い。
【００２３】
このように従来のメモリシステムは、各スロット別に信号伝送時間や時間忠実度に差が大きいという短所がある。これによりシステムの複数のスロット中のいずれか特定のスロットの信号伝送特性が特に悪い場合、この一つのスロットにより全体システムの性能が制限される。またスロット別にそれぞれ信号伝送速度が変わるために、これを考慮して最適のタイミングでデータを入出力するための信号タイミング制御が複雑化する。
【００２４】
【発明が解決しようとする課題】
本発明は上記の問題点に鑑みてなされたものであり、信号伝送時間及び信号伝送特性を改善することができるシステムボードを提供することを目的とする。
【００２５】
【課題を解決するための手段】
前記目的を達成するための本発明の好適な実施の形態に係るシステムボードは、制御手段、及び前記制御手段の片側方向に一列で順次に配置されて前記制御手段の制御の下でデータを入出力するｎ個の連結手段が装着されるｎ個のコネクターを備えて、前記制御手段で前記ｎ個のコネクターにメイン信号ラインが連結されて、前記メイン信号ラインのｍ個の分岐点の各々から前記ｎ個のコネクターのｍ個のグループのｋ個のコネクターに印加されるサブ信号ラインの長さ及び／またはサブ信号ラインの経路の負荷を均一したことを特徴とする。
【００２６】
前記目的を達成するための本発明のシステムボードの他の実施形態は、制御手段、及び前記制御手段の片側方向に一列で順次に配置されて前記制御手段の制御の下でデータを入出力するｎ個の手段が装着されるｎ個のコネクターを備えて、前記制御手段から前記ｎ個のコネクターにメイン信号ラインが連結されて、前記メイン信号ラインの一つの第１分岐点からｍ個の第２分岐点に第１サブ信号ラインが連結されて、前記ｍ個の第２分岐点の各々から前記ｎ個のコネクターのｍ個のグループの各々のｋ個のコネクターに第２サブ信号ラインが連結されて、前記制御手段から前記ｎ個のコネクターに印加される信号ラインの長さ及び／または信号ラインの経路の負荷が均一したことを特徴とする。
【００２７】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明の好適な実施の形態に係るシステムボードを説明する。なお、コンピューターシステムのシステムボードには、メモリモジュールを搭載するためのスロットと、メモリモジュールを制御するための制御装置が備えられている。
【００２８】
図５Ａは、本発明の好適な実施の形態に係るシステムボードの上部層の信号ラインの配置を示す図である。図５Ｂは、本発明の好適な実施の形態に係るシステムボードの上部層の信号ラインの配置を示す図である。
【００２９】
図５Ａ、図５Ｂに示した層は、電源電圧ライン層と接地電圧ライン層とを除外した２本の信号ライン層を各々示す図である。また、本実施形態において、信号ラインは、不図示の制御装置から供給されている。
【００３０】
図５Ａ、図５Ｂで、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々は、総数４４ピンのコネクタとしてのスロットＳ１、Ｓ２、Ｓ３、Ｓ４が装着される領域を、ＳＬは図１に示したメイン信号ラインを、連結手段としてのビアホールh１、h２、h３、h４のグループＨ１、Ｈ２、Ｈ３、Ｈ４は、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々の各列のビアホールのグループを示すものである。領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々のビアホールh１、h４のグループＨ１、Ｈ４の各々は、信号ラインが連結されるビアホールのグループを、ビアホールh２、h３のグループＨ２、Ｈ３の各々は、接地電圧ライン及び電源電圧ラインが連結されるビアホールのグループを示すものである。そして、ビアホールh１、h２、h３、h４のグループＨ１、Ｈ２、Ｈ３、Ｈ４の各々のビアホールの内部は、導電性物質で埋められてあって、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々のビアホールh１、h２、h３、h４のグループＨ１、Ｈ２、Ｈ３、Ｈ４のビアホールにスロットＳ１、Ｓ２、Ｓ３、Ｓ４の各々のピンが挿入される。以上のようにして、層の信号ラインとスロットＳ１、Ｓ２、Ｓ３、Ｓ４のピンとが連結される。そして、領域Ｓ１′、Ｓ３′の各々の右側に導電性物質で埋められたビアホールh５のグループＨ５と、領域Ｓ２′、Ｓ４′の各々の左側に導電性物質で埋められたビアホールh６のグループＨ６と、が各々配置されている。
【００３１】
図５Ａで、メイン信号ラインＳＬは、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′を通してビアホールh５のグループＨ５に連結されて、メイン信号ラインＳＬは領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′を通してビアホールh６のグループＨ６に連結されている。
【００３２】
図５Ｂで、ビアホールのグループＨ５は、図５Ａに示したビアホールh５のグループＨ５のビアホールと連結されて、ビアホールh６のグループＨ６は図５Ａに示したビアホールh６のグループＨ６のビアホールと連結されている。すなわち、ビアホールh５のグループＨ５のビアホールと、ビアホールh６のグループＨ６のビアホールと、が図５Ａに示したメイン信号ラインＳＬと連結される。
【００３３】
そして、分岐点としてのビアホールh５のグループＨ５の各々のビアホールから、領域Ｓ１′、Ｓ３′のビアホールh１のグループＨ１の各々のビアホールにサブ信号ラインｓｓｌ１が連結されて、領域Ｓ２′、Ｓ４′のビアホールh１のグループＨ１の各々のビアホールにサブ信号ラインｓｓｌ２が連結されている。また、分岐点としてのビアホールh６のグループＨ６の各々のビアホールから、領域Ｓ１′、Ｓ３′の各々のビアホールh４のグループＨ４の各々のビアホールにサブ信号ラインｓｓｌ３が連結されて、領域Ｓ２′、Ｓ４′のビアホールh４のグループＨ４の各々のビアホールh４にサブ信号ラインｓｓｌ４が連結されている。このとき、サブ信号ラインｓｓｌ１、ｓｓｌ２、ｓｓｌ３、ｓｓｌ４の長さはすべて同一である。
【００３４】
本発明の好適な実施の形態に係るシステムボードは、メモリ制御回路１０からスロットＳ１とスロットＳ２に至る信号伝送特性及び信号伝送時間が同一になる。また、スロットＳ３とスロットＳ４も同一な信号伝送特性を示す。したがって、４個のスロットが用いられているが、信号伝送特性上には相異なる２個の信号伝送特性のみがあらわれて、メモリ制御回路１０とスロットとの間の信号特性の差が大幅に減少する。
【００３５】
図６は、本発明の好適な実施の形態に係るコンピューターシステムの信号ラインの配置を示すものであって、スロットＳ１、Ｓ２、Ｓ３、Ｓ４の断面と信号ラインの配置を示すものである。
【００３６】
図６に示したように、スロットＳ１、Ｓ２、Ｓ３、Ｓ４間の距離はＬであって、メイン信号ラインＳＬがスロットＳ１、Ｓ２、Ｓ３、Ｓ４の下部を通して配置されて、メイン信号ラインＳＬの分岐点ｅ、ｆから分岐されたサブ信号ラインｓｌ５、ｓｌ６、ｓｌ７、ｓｌ８が、スロットＳ１、Ｓ２、Ｓ３、Ｓ４に連結されている。したがって、分岐点ｅからスロットＳ１、Ｓ２までのサブ信号ラインｓｌ５、ｓｌ６の長さが同一であって、分岐点ｆからスロットＳ３、Ｓ４までのサブ信号ラインｓｌ７、ｓｌ８の長さが同一である。もちろん、メイン信号ラインＳＬから分岐点ｅまでの信号ラインの長さと分岐点ｆまでの信号ラインの長さが異なるが、従来のシステムボードの信号ラインの配置方法に比べて、信号ラインの長さの差が減るために、信号伝送速度及び信号伝送特性のスロット別の差が大幅も減って次のシミュレーション結果が示すように、最も特性が悪かったスロットでの信号特性も従来のシステムに比べて改善される。
【００３７】
図７Ａ〜図７Ｃは、本発明の他の実施の形態に係るシステムボードの信号ラインの配置を示す図であって、電源電圧ライン層と接地電圧ライン層を除外した３個の信号ライン層を示すものである。図７Ａは上部層、図７Ｂは中間層、図７Ｃは下部層をそれぞれ示す。また、本実施形態において、信号ラインは、不図示の制御装置から供給されている。
【００３８】
図５Ａ、図５Ｂに示したものと同様に、図７Ａ、図７Ｂ、図７Ｃに示した領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々は、総数４４ピンのコネクタとしてのスロットＳ１、Ｓ２、Ｓ３、Ｓ４が装着される領域を、ＳＬは図１に示したメイン信号ラインを、連結手段としてのビアホールh１、h２、h３h４のグループＨ１、Ｈ２、Ｈ３、Ｈ４は、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々の各列のビアホールのグループを示すものである。領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々のビアホールh１、h４のグループＨ１、Ｈ４の各々は、信号ラインが連結されるビアホールのグループを、ビアホールh２、h３のグループＨ２、Ｈ３の各々は、接地電圧ライン及び電源電圧ラインが連結されるビアホールのグループを示すものである。そして、ビアホールh１、h２、h３、h４のグループＨ１、Ｈ２、Ｈ３、Ｈ４の各々のビアホールの内部は、導電性物質で埋められてあって、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′の各々のビアホールh１、h２、h３、h４のグループＨ１、Ｈ２、Ｈ３、Ｈ４のビアホールにスロットＳ１、Ｓ２、Ｓ３、Ｓ４の各々のピンが挿入される。以上のようにして、層の信号ラインとスロットＳ１、Ｓ２、Ｓ３、Ｓ４のピンが連結される。
【００３９】
図７Ａで、領域Ｓ２′の右側に導電性物質で埋められたビアホールh７のグループＨ７と、領域Ｓ３′の左側に導電性物質で埋められたビアホールh８のグループＨ８と、が各々配置されている。そして、メモリ制御回路１０からのメイン信号ラインＳＬは、領域Ｓ１′、Ｓ２′、Ｓ３′、Ｓ４′を通して該ビアホールh７、h８のグループＨ７、Ｈ８に連結されている。
【００４０】
図７Ｂで、領域Ｓ１′、Ｓ３′の右側に導電性物質で埋められたビアホールh５のグループＨ５と、領域Ｓ２′、Ｓ４′の左側に導電性物質で埋められたビアホールh６のグループＨ６と、が各々配置されている。そして、領域Ｓ２′の右側に導電性物質で埋められたビアホールh７のグループＨ７と、領域Ｓ３′の左側に導電性物質で埋められたビアホールh８のグループＨ８と、が各々配置されている。図７Ｂに示したビアホールh７のグループＨ７とビアホールh８のグループＨ８は、図７Ａに示したビアホールh７のグループＨ７とビアホールh８のグループＨ８に各々連結される。
【００４１】
領域Ｓ２′の右側の分岐点としてのビアホールh７のグループＨ７は、領域Ｓ１′の右側のビアホールh５のグループＨ５とサブ信号ラインｓｓｌ５によって連結されるとともに、領域Ｓ３′の右側のビアホールh５のグループＨ５とサブ信号ラインｓｓｌ６によって連結されている。そして、領域Ｓ３′の左側の分岐点としてのビアホールh８のグループＨ８は、領域Ｓ２′の左側のビアホールh６のグループＨ６とサブ信号ラインｓｓｌ７によって連結されるとともに、領域Ｓ４′の左側のビアホールh６のグループＨ６とサブ信号ラインｓｓｌ８によって連結されている。サブ信号ラインｓｓｌ５、ｓｓｌ６、ｓｓｌ７、ｓｓｌ８の長さはすべて同一である。
【００４２】
図７Ｃで、ビアホールh５のグループＨ５は、図７Ｂに示したビアホールh５のグループＨ５の該ビアホールと連結されて、ビアホールh６のグループＨ６は図７Ｂに示したビアホールh６のグループＨ６の該ビアホールと連結されている。すなわち、ビアホールh５のグループＨ５のビアホールとビアホールh６のグループＨ６のビアホールが、図７Ａに示したメイン信号ラインＳＬと連結される。
【００４３】
そして、分岐点としてのビアホールh５のグループＨ５の各々から、領域Ｓ１′、Ｓ３′のビアホールh１のグループＨ１の各々のビアホールにサブ信号ラインｓｓｌ１が連結されて、領域Ｓ２′、Ｓ４′のビアホールh１のグループＨ１の各々のビアホールにサブ信号ラインｓｓｌ２が連結されている。また、分岐点としてのビアホールh６のグループＨ６の各々から領域Ｓ１′、Ｓ３′のビアホールh４のグループＨ４の各々のビアホールにサブ信号ラインｓｓｌ３が連結されて、領域Ｓ２′、Ｓ４′のビアホールh４のグループＨ４の各々のビアホールにサブ信号ラインｓｓｌ４が連結されている。このとき、サブ信号ラインｓｓｌ１、ｓｓｌ２、ｓｓｌ３、ｓｓｌ４の長さはすべて同一である。
【００４４】
すなわち、本発明の好適な他の実施の形態に係るシステムボードの信号ラインの配置方法は、上述した実施形態の信号ラインの配置方法に比べてシステムボード上に信号ライン層がもう一つ追加されるが、メモリ制御回路１０からスロットＳ１、Ｓ２、Ｓ３、Ｓ４までの信号ラインの長さ及び信号伝送途中に通過する線路分岐点やビアホールの個数及び位置が、各スロットに対して同一であるので、信号ラインの経路の負荷が同一であって、信号伝送特性がほとんど同一になる。したがって、メモリ制御回路１０からスロットＳ１、Ｓ２、Ｓ３、Ｓ４までの信号ラインの長さがほとんど同一であって、信号伝送時間及び信号伝送特性の差がほとんど発生しない。
【００４５】
図８は、本発明の他の好適な実施の形態に係るコンピューターシステムの信号ラインの配置を示す図であって、スロットＳ１、Ｓ２、Ｓ３、Ｓ４の断面と信号ラインの配置を示すものである。
【００４６】
図８に示したように、各スロットＳ１、Ｓ２、Ｓ３、Ｓ４間の距離はＬであって、メイン信号ラインＳＬがスロットＳ１、Ｓ２、Ｓ３、Ｓ４の下部を通して配置されて、メイン信号ラインＳＬの分岐点ｇから分岐されたサブ信号ラインｓｌ９、ｓｌ１０の長さが同一であって、分岐点ｉ、ｊから分岐されたサブ信号ラインｓｌ１１、ｓｌ１２、ｓｌ１３、ｓｌ１４の長さがすべて同一である。したがって、メモリ制御回路１０からスロットＳ１、Ｓ２、Ｓ３、Ｓ４までのメイン信号ラインＳＬの長さがすべて同一になることによって信号伝送時間が同一になる。また、信号伝送過程で通過する線路の分岐点やビアホールなどの個数や位置が、すべてのスロットに対してほとんど同一であって、各スロットに到達する信号が電気的にほとんど同一な信号経路を通して伝送されるので、各スロットで入出力される信号の波形などがほとんど均一になる。
【００４７】
図９Ａ、図９Ｂは、二個のスロットで構成された本発明の好適な実施の形態に係るシステムボードのメモリ制御回路から、第１、第２スロットの各々に伝送される信号波形をシミュレーションしたグラフである。横軸は時間ｔを、縦軸は電圧Ｖをそれぞれ示す。
【００４８】
図９Ａに示したグラフから、メモリ制御回路１０から第１スロットＳ１までの信号伝送時間は、図４Ａに示した従来のメモリ制御回路１０から第１スロットＳ１までの信号伝送時間に比べて若干遅くなったが、信号伝送電圧の振幅は大きくなったことが分かる。すなわち、アイオプニングｚが大きくなって、信号伝達特性が良くなったことが分かる。
【００４９】
また、図９Ｂに示したグラフの信号伝送波形と図９Ａに示したグラフの信号伝送波形が同一であることが分かる。すなわち、メモリ制御回路１０から第１スロットＳ１までの信号伝送時間及び信号伝達特性とメモリ制御回路１０から第２スロットＳ２までの信号伝送時間及び信号伝達特性が互いに同一である。
【００５０】
すなわち、本発明の好適な実施の形態に係るシステムボードでは、メモリ制御回路１０からスロットＳ１、Ｓ２、Ｓ３、Ｓ４までの信号ラインの長さ及び信号ラインの経路の負荷の差を減らすことによって、信号伝送時間及び信号伝送特性が改善される。
【００５１】
上述した実施形態では、メモリモジュールが装着されるスロットがシステムボードに装着される場合を利用して、本発明の信号ラインの配置方法を説明したが、スロットでなく他の形態の部品が装着される場合にも、本発明の信号ラインの配置方法が適用されうる。
【００５２】
そして、上述した実施形態では、一つの分岐点から二個のスロットに信号ラインが分岐される実施の形態を示したが、一つの分岐点から３個以上のスロットに信号ラインが分岐される場合にも、本発明の信号ラインの配置方法が適用されうる。
【００５３】
以上のように、本発明の好適な実施の形態を参照しながら説明したが、当業者であれは、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を多様に修正及び変更させることができることを理解できよう。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、メモリ制御回路からスロットまでの信号ラインの長さ及び信号ラインの経路の負荷差を減らすことによって、スロット間信号伝送時間及び信号伝送特性の差が改善されて、これを通して各スロットでの信号特性を改善することができる。
【００５５】
また、本発明によれば、システムの作動速度を改善することができる。
【図面の簡単な説明】
【図１】従来のコンピューターシステムのシステムボードの概略的な構成を示す図である。
【図２Ａ】図１に示したシステムボードの上部層の実施例の信号ラインの配置を示す図である。
【図２Ｂ】図１に示したシステムボードの下部層の実施例の信号ラインの配置を示す図である。
【図３】図１に示したコンピューターシステムの信号ラインの配置を示す図である。
【図４Ａ】二個のスロットで構成された従来のシステムボードのメモリ制御回路から第１スロットに伝送される信号波形をシミュレーションしたグラフである。
【図４Ｂ】二個のスロットで構成された従来のシステムボードのメモリ制御回路から第２スロットに伝送される信号波形をシミュレーションしたグラフである。
【図５Ａ】本発明の好適な実施の形態に係るシステムボードの上部層の信号ラインの配置を示す図である。
【図５Ｂ】本発明の好適な実施の形態に係るシステムボードの下部層の信号ラインの配置を示す図である。
【図６】本発明の好適な実施の形態に係るコンピューターシステムの信号ラインの配置を示す図である。
【図７Ａ】本発明の他の実施の形態に係るシステムボードの上部層の信号ラインの配置を示す図である。
【図７Ｂ】本発明の他の実施の形態に係るシステムボードの中間層の信号ラインの配置を示す図である。
【図７Ｃ】本発明の他の実施の形態に係るシステムボードの下部層の信号ラインの配置を示す図である。
【図８】本発明の他の実施形態に係るコンピューターシステムの信号ラインの配置を示す図である。
【図９Ａ】二個のスロットで構成された本発明の好適な実施の形態に係るシステムボードのメモリ制御回路から第１スロットに伝送される信号波形をシミュレーションしたグラフである。
【図９Ｂ】二個のスロットで構成された本発明の好適な実施の形態に係るシステムボードのメモリ制御回路から第２スロットに伝送される信号波形をシミュレーションしたグラフである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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