(57)【特許請求の範囲】
【請求項１】
Ｚｎがドーパントされたｐ型ＩｎＰ基板上に、少なくともｐ型のクラッド層、活性層及びｎ型クラッド層からなるメサストライプ状の積層体があり、該積層体の両側が電流ブロック層で埋め込まれ、該電流ブロック層と前記積層体の上にｎ型オーバークラッド層及びｎ型コンタクト層が配置されている半導体光素子において、
前記電流ブロック層は、ＲｕがドーパントされたＩｎＰ結晶からなる高抵抗層であり、
前記ｎ型オーバークラッド層は、前記電流ブロック層と前記積層体の上面の凹凸を平坦化するために、ＳｅがドーパントされたＩｎＰ結晶であることを特徴とする半導体光素子。
【請求項２】
請求項１に記載の半導体光素子において、前記Ｓｅのドーピング濃度は、５×１０１８ｃｍ−３以上であることを特徴とする半導体光素子。
【請求項３】
Ｚｎがドーパントされたｐ型ＩｎＰ基板上に、少なくともｐ型のクラッド層、活性層及びｎ型クラッド層からなる積層体を形成する工程と、
前記積層体をメサストライプ状に加工する工程と、
前記メサストライプ状の積層体の両側を、ＲｕがドーパントされたＩｎＰ半導体結晶からなる電流ブロック層で埋め込む工程と、
前記電流ブロック層と前記積層体の上面の凹凸を平坦化するために、ＳｅがドーパントされたＩｎＰ結晶からなるｎ型オーバークラッド層を形成する工程と、
前記ｎ型オーバークラッド層の上にｎ型コンタクト層を形成する工程と
を備えたことを特徴とする半導体光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体結晶を電流ブロック埋め込み層とする埋め込み構造が、半導体レーザなどの半導体光素子に用いられている。この構造は、電流ブロック機能による半導体レーザの発振閾値の低減、横モード制御による光出力ビームの安定化、半導体埋込みにより活性層からの熱の拡散が良いこと、長期信頼性が向上することなどの利点を有することから、素子の実用化には非常に重要である。
【０００３】
大容量光伝送システムに必要な部品の一つである直接変調レーザは、中・短距離の高速光伝送システムの信号光源として重要な部品であり、低コスト化が強く求められている。具体的には、低コスト化のため、レーザ素子の実装においてペルチェ素子等の冷却機構を用いないアンクールドでの状態で動作させること、および製造歩留まりを向上させることが必要となっている。従って、直接変調レーザの特性としては、より高温で高速動作する特性が望まれている。
【０００４】
直接変調レーザの高温高速動作化のためには、レーザ素子の容量低減と、高温での光出力効率の増大とが求められている。この直接変調レーザの動作原理は、レーザヘの注入電流を変調させることでレーザ光出力を直接変調している。変調速度は、レーザの緩和振動周波数と素子容量に制限される。緩和振動周波数が大きい程、変調速度は増加するが、そのためには、光子寿命の減少、微分利得と光子密度の増大が必要である。
【０００５】
半導体埋込み構造には、大きく分けてハイメサ埋込み構造とローメサ埋込み構造とがある。ハイメサ埋込み構造は、基板上に下部クラッドと活性層と上部クラッドとコンタクト層とが形成され、さらに、絶縁マスクを用いてメサ幅２μｍ程度でメサ高さ３μｍ前後の比較的高いメサストライプが形成され、そのメサの両脇を電流ブロック層で埋込み成長して形成される。
【０００６】
一方、ローメサ埋込み構造は、基板上に下部クラッドと活性層と上部クラッドの一部とが形成され、絶縁マスクを用いてメサ幅２μｍ程度でメサ高さ１.５μｍ前後の比較的低いメサストライプが形成されている。さらに、そのメサの両脇を電流ブロック層で埋込み成長し、絶縁マスクを除去した後、上部オーバークラッド層とコンタクト層とを成長させて、ローメサ埋込み構造が完成する。直接変調半導体レーザなどのレーザ素子において、高温での光出力効率を向上させるためには、ハイメサ埋込み構造よりローメサ埋込み構造が適している。その理由は、上部電極の面積は、ハイメサ埋込み構造よりローメサ埋込み構造の方が大きくとれるため、素子抵抗が低減できるからである。
【０００７】
また、ローメサ埋込み構造は、メサの高さが低いため、埋込み成長がハイメサ埋込み構造より容易で異常成長が発生しにくく、結晶性の良い埋込み層が形成できる。しかしながら、ローメサ埋込み構造の場合、電流ブロック機能を十分に働かせるために必要な埋込み層の厚さにするためには、埋込み層の表面の高さは、メサの高さより高くなるため、メサを埋め込んだ後の表面は凹凸形状となる。この凹凸形状の上に、さらにオーバークラッド層とコンタクト層を成長させると、その凹凸形状がコンタクト層まで残ってしまう。オーバークラッド層は通常２元系膜であるが、コンタクト層は通常３元混晶以上の多元系膜であるので、コンタクト層の組成に変調が発生する。その結果、オーバークラッド層とコンタクト層との間に格子不整合が発生するため、歪みによる結晶性の劣化が発生するという問題があった。
【０００８】
この問題は、素子特性の劣化は勿論、面内歩留まりやｒｕｎ−ｔｏ−ｒｕｎの再現性の劣化を引き起こす。コンタクト層の成長前、すなわちオーバークラッド層を成長した後の凹凸形状が、コンタクト層の結晶性に問題を与えない程度に平坦化される必要がある。
【０００９】
また、半導体光素子を作製するために用いる基板の伝導型は、素子特性に与える影響が大きい。接触抵抗がｎ型半導体に比べて大きいｐ型半導体を、大きい接触面積がとれる下部基板電極とすることで、素子抵抗が低減でき、素子特性を向上させることができる。高速動作が求められる直接変調半導体レーザでは、基板がｐ型基板であれば、レーザ駆動用のドライバーとして高速動作に優れたｎｐｎ型トランジスタ回路との整合性がとれる利点がある。従って、半導体レーザ素子、とくに直接変調レーザにおいては、ｐ型墓板上のローメサ埋め込み素子構造が有効であり、さらに、高い素子特性を持ち、製造歩留まりとｒｕｎ−ｔｏ−ｒｕｎの再現性を向上させる素子構造および製造方法が、素子の低コスト化のために不可欠である。
【００１０】
【特許文献１】米国特許第５４７０７８５号明細書
【非特許文献１】A.Dadger et. al, “Ruthenium: A superior compensator of InP”, App1ied physics Letters Vol.73, No.26, pp.3878-3880, 1998
【非特許文献２】A.van Geelen et. Al，“Ruthenium doped high power 1.48μm SIPBH laser”，11th International conference on lndium Phosphide and related materials TuBl-2, 1999
【発明の開示】
【００１１】
ｐ型基板上のローメサ埋め込み素子構造において、高い素子特性を持たせ、製造歩留まりとｒｕｎ−ｔｏ−ｒｕｎの再現性を向上させるためには、コンタクト層の成長前、すなわちオーバークラッド層を成長した後の凹凸形状を、コンタクト層の結晶性に問題を与えない程度に平坦化しなければならないという課題があった。
【００１２】
上記課題を解決するために、Ｚｎがドーパントされたｐ型ＩｎＰ基板上に、少なくともｐ型のクラッド層、活性層及びｎ型クラッド層からなるメサストライプ状の積層体があり、該積層体の両側が電流ブロック層で埋め込まれ、該電流ブロック層と前記積層体の上にｎ型オーバークラッド層及びｎ型コンタクト層が配置されている半導体光素子において、電流ブロック層を、ＲｕがドーパントされたＩｎＰ結晶からなる高抵抗層であり、ｎ型オーバークラッド層を、電流ブロック層と前記積層体の上面の凹凸を平坦化するために、ＳｅがドーパントされたＩｎＰ結晶とした。
【００１３】
好ましくは、Ｓｅのドーピング濃度は、５×１０１８ｃｍ−３以上が好適である。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。通常、ｐ型基板上に形成したローメサ構造を埋め込んだ後の素子の断面形状は、凹凸をもった断面形状となり、従来の方法ではオーバークラッド層とコンタクト層を形成すると凹凸形状が残ってしまう。その結果、３元系以上の混晶を用いるコンタクト層の結晶品質の制御が困難となり、素子の特性を著しく劣化させることになる。そこで、本実施形態では、ローメサ構造を埋め込んだ後に、凹凸をもった断面形状を平坦化する性質を持つ結晶からなるオーバークラッド層を用いる。
【００１５】
本実施形態は、ｐ型基板上に形成したローメサ埋込み構造の素子である。メサを埋め込んだ後の表面の凹凸形状を平坦化する性質を持つ結晶からなるオーバークラッド層を用いて、メサの両側を電流ブロック層で埋め込んだ後に、素子特性を劣化させないコンタクト層の結晶性が得られる様にする。このように、表面の凹凸形状を平坦化する性質を持つ結晶からなるオーバークラッド層を用いるため、メサの両側を埋め込んだ後に形成される凹凸のある表面であっても、オーバークラッド層の表面が平坦となる。そのため、オーバークラッド層の上にコンタクト層を形成しても、素子特性を劣化させないコンタクト層を得ることができる。
【００１６】
メサを埋め込んだ後の表面の凹凸形状を平坦化するオーバークラッド層の一例は、セレン（Ｓｅ）をドーピングした半導体結晶である。このオーバークラッド層は、ドーピングするＳｅの濃度が高いほど、平坦化の効果が大きく、Ｓｅのドーピング濃度が５×１０18ｃｍ-3以上であることが望ましい。具体的には、ｐ型ＩｎＰ基板上に形成したローメサ埋込み構造の素子でＳｅのドーピング濃度が５×１０18ｃｍ-3以上のＩｎＰ結晶をｎ型オーバークラッド層に用いることにより、平坦化のより効果的な結果が得られる。詳しくは、実施例１を参照して後述する。
【００１７】
ローメサ埋込み構造の素子に適用可能な埋込み構造には、半絶縁性半導体結晶を用いた高抵抗埋込み層のみから形成される構造、ｐｎ半導体埋込み構造、および半絶縁性半導体結晶を用いた高抵抗埋込み層とｎ型半導体とを用いた埋込み構造がある。これらいずれの埋込み構造においても、本実施形態における優れた効果が得られる。上記の３種類の埋込み構造の中では、ローメサ埋込み構造素子の素子特性、面内歩留まり、ｒｕｎ−ｔｏ−ｒｕｎの再現性をより向上させるために、素子の電流ブロック埋込み構造がシンプルな構造であることが望ましい。
【００１８】
複雑な多層埋込み構造は、リーク電流増加による素子特性の劣化、基板面内での歩留まりの低下、およびｒｕｎ−ｔｏ−ｒｕｎの再現性低下の要因となる。電流ブロック埋込み構造をシンプルな構造にするためには、半絶縁性半導体結晶からなる高抵抗層のみを用いた構造を用いると良い。しかしながら、半絶縁性半導体結晶を用いた高抵抗埋込み層には、従来、鉄（Ｆｅ）をドーピングした半導体結晶が用いられているが、ドーパントのＦｅと、ｐ型基板のドーパントである亜鉛（Ｚｎ）が埋め込み成長界面で相互拡散する問題があった。
【００１９】
その結果、ＺｎがＦｅをドープした埋め込み層中に深く拡散し、埋め込み層の半絶縁性を劣化させ、電流ブロック機能を低下させるため、素子特性の劣化の要因となっていた。最近、Ｒｕをドーピングした半絶縁性半導体結晶は、Ｚｎとほとんど相互拡散を起こさないことが見いだされ、ｎ型ＩｎＰ基板上にＲｕをドーパントとした高抵抗埋め込み層を用いた半導体レーザが、作製されている（例えば、非特許文献１，２参照）。そこでＲｕをドーパントとした半絶縁性結晶からなる高抵抗層で埋込めば、シンプルな埋込み構造が実現し、素子特性、製造歩留まり、再現性の向上により良い効果が得られる。
【００２０】
本実施形態によれば、優れた素子の特性、基板面内の製造歩留まりの向上、良好なｒｕｎ−ｔｏ−ｒｕｎの再現性を実現することができる。また、Ｒｕをドーパントとした半絶縁性結晶からなる高抵抗層で埋込めば、シンプルな埋込み構造が実現し、素子特性と製造歩留まり、再現性により良い効果が得られる。特に、直接変調半導体レーザに本発明を応用した場合には、低コスト化を図ることができる。
【実施例１】
【００２１】
図１Ａ〜図１Ｇに、本発明の第１の実施例にかかる半導体素子の製造工程を示す。ＭＱＷを活性層にした直接変調半導体ＤＦＢレーザの断面図である。先ず、図１Ａに示すように、面方位（１００）のＺｎドープｐ型ＩｎＰ基板１上に、有機金属気相成長法（ＭＯＶＰＥ）法により、層厚０．５μｍのＺｎドープｐ型ＩｎＰクラッド層２、層厚０．０５μｍのノンドープＩｎＧａＡｓＰ下部光閉じ込め（ＳＣＨ）層３、層厚０．１５μｍの発光波長１．３μｍのノンドープＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ歪多重量子井戸（ＭＱＷ）活性層４、層厚０．０５μｍのノンドープＩｎＧａＡｓＰ上部光閉じ込め（ＳＣＨ）層５を順に成長させた。ＩｎＧａＡｓＰ上部光閉じ込め（ＳＣＨ）層５の上部に回折格子を形成した後、層厚０．２μｍのＳｅドープｎ型ＩｎＰクラッド層６を成長させた。
【００２２】
次に、図１Ｂに示すように、ＳｉＯ2をマスク７としてＲＩＥ（反応性イオンエッチング）により、幅２μｍで高さ１．５μｍ程度のメサストライプを形成した。引き続き、図１Ｃに示すように、メサストライプの両側における基板上に、ＭＯＶＰＥ法により、電流ブロック層として、ＲｕドープＩｎＰ層８（層厚３μｍ）を成長させた。Ｒｕの原料は、ビスエチルシクロペンタディエニルルテニウム（bis (ethylcyclopentadienyl) ruthenium (II)）を用いた。ＲｕドープＩｎＰ層８の層厚は、メサ近傍の盛り上がった埋め込み領域から離れ、平坦となった領域（図１Ｃの符号ａ，ａ’）において３μｍである。
【００２３】
図１Ｄに示すように、ＳｉＯ2よりなるマスク７を除去すると、深さ１．５μｍ以上のＶ字型に近い溝構造が形成される。この溝の凹凸形状を平坦化するため、図１Ｅに示すように、Ｓｅをドーピングしたｎ型ＩｎＰオーバークラッド層９を、ＭＯＶＰＥ成長させる。
【００２４】
オーバークラッド層にドーピングするＳｅの濃度について説明する。Ｓｅのドーピング濃度を増加すると平坦化の度合いが増すことが、本願発明者の一人である近藤により明らかにされている（例えば、特許文献１参照）。これを基に、平坦化の度合いに対するＳｅのドーピング濃度の影響を説明する。図２Ａに示すように、幅２．１μｍ、高さ１．０μｍのリッジ型メサ１０１の上に、層厚１．０μｍのＺｎドープｐ型ＩｎＰ（１０２）を成長させ、さらに層厚０．８μｍのＳｅドープｎ型ＩｎＰ（１０３）を成長させたときの、平坦化の度合いを計測した。Ｓｅドープｎ型ＩｎＰ（１０３）のメサ上の層厚をｄとし、メサから離れた平坦な領域の層厚をｄ０とし、平坦化の度合いｄ／ｄ０で表す。すなわち、ｄ／ｄ０が小さいほど平坦化の度合いが高いことを意味する。
【００２５】
図２Ｂに、Ｓｅのドーピング濃度と平坦化の度合いの関係を示す。Ｓｅのドーピング濃度が増加するに従って、ｄ／ｄ０が減少し、平坦化の度合いが高くなることがわかる。そして、ｄ／ｄ０が１／２以下になるＳｅのドーピング濃度は、５×１０１８ｃｍ−３以上であった。
【００２６】
本実施例においては、Ｓｅをドーピングしたｎ型ＩｎＰオーバークラッド層の層厚が、ｄ／ｄ０＜１／２となれば、平坦な領域における層厚の増加を極力抑えながら、溝の凹凸形状を平坦化することができ、素子の作製に適用することができる。
【００２７】
なお、ここではＳｅのドーピングについて述べたが、同じＶＩ族元素である硫黄（Ｓ）、テルル（Ｔｅ）についても、ドーピング濃度を増加すると、平坦化の度合いが増すことが知られている。
【００２８】
図１Ｅに示すように、層厚２μｍでＳｅドーピング濃度が６×１０１８ｃｍ−３のｎ型ＩｎＰオーバークラッド層９をＭＯＶＰＥ成長させることで、電流ブロック層成長後の凹凸形状を平坦化した。ここで、ｎ型ＩｎＰオーバークラッド層９の層厚とは、メサ近傍のＲｕドープＩｎＰ層８が盛り上がった埋め込み領域から離れ、平坦となった領域（図１Ｅの符号ａ，ａ’）における厚さである。
【００２９】
その後、図１Ｆに示すように、層厚０．４μｍのＳｅをドーパントとするｎ型インジウムガリウム砒素燐（ＩｎＧａＡｓＰ）コンタクト層１０をＭＯＶＰＥ成長させた。活性層以外の化合物半導体は特に断らない限り、ＩｎＰ基板に格子整合する組成である。
【００３０】
次に、図１Ｇに示すように、ｎ型電極１１、基板側にｐ型電極１２を形成した。この後、図示しないが、素子全体の容量をできるだけ下げるために、図１Ｂに示したメサストライプから、離れたところにある不要なＲｕドープＩｎＰ層８、ｎ型ＩｎＰオーバークラッド層９およびコンタクト層１０をドライエッチングにより除去し、メサストライプを含むようなメサ形状に加工した。このとき、素子全体の層厚は、できるだけ薄い方がメサ形状を最適化しやすく、素子容量を減少させることができ、素子の特性を劣化させない点で有利である。一方、半絶縁層であるＲｕドープＩｎＰ層８の層厚は、素子容量の低減と順方向リーク電流の低減のために、できるだけ厚い方がよい。従って、ｎ型ＩｎＰオーバークラッド層９の層厚は、できるだけ薄い方が素子全体の層厚の増加を抑えることができるので、素子特性の向上に有利である。溝の凹凸形状を平坦化する場合に、Ｓｅのドーピング濃度を増加して、より薄いｎ型ＩｎＰオーバークラッド層９で平坦化することができれば、本発明の効果がより一層発揮される。
【００３１】
図３に、上述した素子を用いて作製した直接変調半導体レーザの小信号特性の温度依存性を示す。半導体レーザの３ｄＢ帯域は、チップ温度が２５℃で約２５ＧＨｚ、８５℃で約１８ＧＨｚ、９５℃で約１５ＧＨｚである。発振しきい値は、チップ温度が２５℃で約６ｍＡ、９５℃で約３２ｍＡである。光出力効率は、チップ温度が２５℃で約０．３８Ｗ／Ａ、９５℃で約０．１６Ｗ／Ａである。
【００３２】
一方、ｎ型ＩｎＰオーバークラッド層９のＳｅのドーピング濃度が、５×１０１８ｃｍ−３より小さい場合には、表面の凹凸形状の平坦化が不十分である。そのため、ｎ型ＩｎＧａＡｓＰコンタクト層１０の結晶性が劣化し、素子特性の劣化を生ずる。
【００３３】
次に、ＲｕドープＩｎＰ層８の層厚がさらに厚い場合について説明する。ｎ型ＩｎＰオーバークラッド層９のＳｅのドーピング濃度を８×１０１８ｃｍ−３とし、層厚１μｍとして、直接変調半導体レーザを作製した。このとき、ＲｕドープＩｎＰ層８の層厚は、４μｍである。直接変調半導体レーザの小信号特性は、３ｄＢ帯域が、チップ温度が２５℃で約２８ＧＨｚ、９５℃で約１７ＧＨｚであった。発振しきい値は、チップ温度が２５℃で約５ｍＡ、９５℃で約２７ｍＡであった。光出力効率は、チップ温度が２５℃で約０．４０Ｗ／Ａ、９５℃で約０．１８Ｗ／Ａであった。図３に示した直接変調半導体レーザと比較して、素子特性が向上していることがわかる。
【００３４】
さらに、ｎ型ＩｎＰオーバークラッド層９のＳｅのドーピング濃度を２×１０１９ｃｍ−３とし、直接変調半導体レーザを作製した。このとき、ＲｕドープＩｎＰ層８の層厚は、５μｍである。ｎ型ＩｎＰオーバークラッド層９は、メサ近傍のＲｕドープＩｎＰ層８が盛り上がった埋め込み領域から離れ、平坦となった領域ではほとんど成長せず、Ｖ字型に近い溝構造で成長して、凹凸形状を平坦化した。直接変調半導体レーザの小信号特性は、３ｄＢ帯域が、チップ温度が２５℃で約３０ＧＨｚ、９５℃で約１９ＧＨｚであった。発振しきい値は、チップ温度が２５℃で約５ｍＡ、９５℃で約２４ｍＡであった。光出力効率は、チップ温度が２５℃で約０．４２Ｗ／Ａ、９５℃で約０．２０Ｗ／Ａであった。上述した直接変調半導体レーザと比較して、さらに、素子特性が向上していることがわかる。
【００３５】
このように、電流ブロック層であるＲｕドープＩｎＰ層８の層厚が増大することにより、直接変調半導体レーザの順方向リーク電流が低減するので、光出力効率が増加し、素子容量が減少することにより、変調特性が著しく向上している。
【００３６】
従来から、電流ブロック層である半絶縁層の層厚を増加させて、素子特性を向上することが試みられている。しかし、半絶縁層の層厚の増加により、溝の凹凸形状が深くなり、溝を埋め込んで平坦化することが困難となる上に、素子の層厚全体が増加した。これに対して、オーバークラッド層の層厚を、より薄くするために、さらに平坦化が困難となるという問題があった。本実施形態によれば、Ｓｅドーピング濃度が５×１０１８ｃｍ−３以上のｎ型ＩｎＰオーバークラッド層を用いることにより、より薄いオーバークラッド層と、より厚い半絶縁層を形成することができるので、直接変調半導体レーザの素子特性を向上することができる。
【実施例２】
【００３７】
図４Ａ〜図４Ｇに、本発明の第２の実施例にかかる半導体素子の製造工程を示す。ＭＱＷを活性層にした直接変調半導体ＤＦＢレーザの断面図である。先ず、図４Ａに示すように、面方位（１００）のＺｎドープｐ型ＩｎＰ基板２１上に、有機金属気相成長法（ＭＯＶＰＥ）法により、層厚０．５μｍのＺｎドープｐ型ＩｎＰクラッド層２２、層厚０．０５μｍのノンドープＩｎＧａＡｓＰ下部光閉じ込め（ＳＣＨ）層２３、層厚０．１５μｍの発光波長１．３μｍのノンドープＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ歪多重量子井戸（ＭＱＷ）活性層２４、層厚０．０５μｍのノンドープＩｎＧａＡｓＰ上部光閉じ込め（ＳＣＨ）層２５を順に成長させた。ＩｎＧａＡｓＰ上部光閉じ込め（ＳＣＨ）層２５の上部に回折格子を形成した後、層厚０．２μｍのＳｅドープｎ型ＩｎＰクラッド層２６を成長させた。
【００３８】
次に、図４Ｂに示すように、ＳｉＯ２をマスク２７としてＲＩＥ（反応性イオンエッチング）により、幅２μｍで高さ１．５μｍ程度のメサストライプを形成した。引き続き、図４Ｃに示すように、メサストライプの両側における基板上に、ＭＯＶＰＥ法により、電流ブロック層として、ｎ型ＩｎＰ層２８（層厚０．５μｍ）成長させ、さらにＦｅドープＩｎＰ層２９（層厚３μｍ）を成長させた。Ｆｅの原料としてフェロセンを用いた。
【００３９】
図４Ｄに示すように、ＳｉＯ２よりなるマスク２７を除去すると、Ｖ字型に近い溝構造が形成される。この溝の凹凸形状を平坦化するため、図４Ｅに示すように、層厚２μｍでＳｅのドーピング濃度が６×１０１８ｃｍ−３のｎ型ＩｎＰオーバークラッド層３０を、ＭＯＶＰＥ成長させた。
【００４０】
その後、図４Ｆに示すように、層厚０．４μｍのＳｅをドーパントとするｎ型インジウムガリウム砒素燐（ＩｎＧａＡｓＰ）コンタクト層３１をＭＯＶＰＥ成長させた。活性層以外の化合物半導体は特に断らない限り、ＩｎＰ基板に格子整合する組成である。
【００４１】
次に、図４Ｇに示すように、ｎ型電極３２、基板側にｐ型電極３３を形成した。この後、実施例１と同様のメサ加工を行った。
【００４２】
上述した素子を用いて作製した直接変調用半導体レーザの小信号特性を測定した。半導体レーザの３ｄＢ帯域は、チップ温度が２５℃で約２２ＧＨｚ、９５℃で約１１ＧＨｚである。発振閾値は、チップ温度が２５℃で約７ｍＡ、９５℃で約３５ｍＡである。光出力効率は、チップ温度が２５℃で約０．３５Ｗ／Ａ、９５℃で約０．１５Ｗ／Ａである。
【実施例３】
【００４３】
図５Ａ〜図５Ｇに、本発明の第３の実施例にかかる半導体素子の製造工程を示す。ＭＱＷを活性層にした直接変調半導体ＤＦＢレーザの断面図である。先ず、図５Ａに示すように、面方位（１００）のＺｎドープｐ型ＩｎＰ基板４１上に、有機金属気相成長法（ＭＯＶＰＥ）法により、層厚０．５μｍのＺｎドープｐ型ＩｎＰクラッド層４２、層厚０．０５μｍのノンドープＩｎＧａＡｓＰ下部光閉じ込め（ＳＣＨ）層４３、層厚０．１５μｍの発光波長１．３μｍのノンドープＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ歪多重量子井戸（ＭＱＷ）活性層４４、層厚０．０５μｍのノンドープＩｎＧａＡｓＰ上部光閉じ込め（ＳＣＨ）層４５を順に成長させた。ＩｎＧａＡｓＰ上部光閉じ込め（ＳＣＨ）層４５の上部に回折格子を形成した後、層厚０．２μｍのＳｅドープｎ型ＩｎＰクラッド層４６を成長させた。
【００４４】
次に、図５Ｂに示すように、ＳｉＯ２をマスク４７としてＲＩＥ（反応性イオンエッチング）により、幅２μｍで高さ１．５μｍ程度のメサストライプを形成した。引き続き、図５Ｃに示すように、メサストライプの両側における基板上に、ＭＯＶＰＥ法により、電流ブロック層として、ｐ型ＩｎＰ層４８（層厚０．６μｍ）、ｎ型ＩｎＰ層４９（層厚０．６μｍ）、ｐ型ＩｎＰ層５０（層厚０．６μｍ）を順に成長させた。
【００４５】
図５Ｄに示すように、ＳｉＯ２よりなるマスク４７を除去すると、Ｖ字型に近い溝構造が形成される。この溝の凹凸形状を平坦化するため、図５Ｅに示すように、層厚２μｍでＳｅのドーピング濃度が６×１０１８ｃｍ−３のｎ型ＩｎＰオーバークラッド層５１を、ＭＯＶＰＥ成長させた。
【００４６】
その後、図５Ｆに示すように、層厚０．４μｍのＳｅをドーパントとするｎ型インジウムガリウム砒素燐（ＩｎＧａＡｓＰ）コンタクト層５２をＭＯＶＰＥ成長させた。活性層以外の化合物半導体は特に断らない限り、ＩｎＰ基板に格子整合する組成である。
【００４７】
次に、図５Ｇに示すように、ｎ型電極５３、基板側にｐ型電極５４を形成した。この後、実施例１と同様のメサ加工を行った。
【００４８】
上述した素子を用いて作製した直接変調用半導体レーザの小信号特性を測定した。半導体レーザの３ｄＢ帯域は、チップ温度が２５℃で約１５ＧＨｚ、９５℃で約８ＧＨｚである。発振閾値は、チップ温度が２５℃で約８ｍＡ、９５℃で約３５ｍＡである。光出力効率は、チップ温度が２５℃で約０．３５Ｗ／Ａ、９５℃で約０．１５Ｗ／Ａである。
【００４９】
本実施形態では、レーザの活性層にＩｎＧａＡｓＰ多重量子井戸（ＭＱＷ）層を取り扱っているが、ＩｎＰ−ＩｎＧａＡｓＰ−ＩｎＧａＡｓ系、ＩｎＡｌＡｓ−ＩｎＧａＡ１Ａｓ−ＩｎＧａＡｓ系など、ＩｎＰを基板とするすべての系におけるバルク層、多重量子井戸層等の構造に有効である。また、電流ブロック埋込み構造は、上記の実施例以外の層構造であっても同様な効果が得られる。上述した実施例では、半導体レーザについて述べたが、光変調器、半導体アンプ、フォトダイオード等の他の半導体素子や、単体素子だけでなく、半導体レーザに光変調器を集積した素子、半導体アンプと光変調器を集積した素子等の集積素子に有効であることは言うまでもない。
【００５０】
上述したように、本実施形態は、半導体レーザなどの半導体光素子に関し、埋め込み成長を行った後に表面が凹凸になった場合でも、表面が平坦になる性質を持つ結晶からなるオーバークラッド層を用いることにより、素子特性を劣化させないコンタクト層が得られる。
【産業上の利用可能性】
【００５１】
本発明は、半導体レーザに限らず、光変調器、半導体アンプ、フォトダイオード等の他の半導体素子や、単体素子だけでなく、半導体レーザに光変調器を集積した素子、半導体アンプと光変調器を集積した素子等の集積素子に有効である。
【図面の簡単な説明】
【００５２】
【図１Ａ】本発明の実施例１にかかる半導体素子の製造工程を示す断面図である。
【図１Ｂ】本発明の実施例１にかかる半導体素子の製造工程を示す断面図である。
【図１Ｃ】本発明の実施例１にかかる半導体素子の製造工程を示す断面図である。
【図１Ｄ】本発明の実施例１にかかる半導体素子の製造工程を示す断面図である。
【図１Ｅ】本発明の実施例１にかかる半導体素子の製造工程を示す断面図である。
【図１Ｆ】本発明の実施例１にかかる半導体素子の製造工程を示す断面図である。
【図１Ｇ】本発明の実施例１にかかる半導体素子の製造工程を示す断面図である。
【図２Ａ】平坦化の度合いを測定した素子の構造を示す断面図である。
【図２Ｂ】Ｓｅのドーピング濃度と平坦化の度合いの関係を示す図である。
【図３】直接変調半導体レーザの小信号特性の温度依存性を示す図である。
【図４Ａ】本発明の実施例２にかかる半導体素子の製造工程を示す断面図である。
【図４Ｂ】本発明の実施例２にかかる半導体素子の製造工程を示す断面図である。
【図４Ｃ】本発明の実施例２にかかる半導体素子の製造工程を示す断面図である。
【図４Ｄ】本発明の実施例２にかかる半導体素子の製造工程を示す断面図である。
【図４Ｅ】本発明の実施例２にかかる半導体素子の製造工程を示す断面図である。
【図４Ｆ】本発明の実施例２にかかる半導体素子の製造工程を示す断面図である。
【図４Ｇ】本発明の実施例２にかかる半導体素子の製造工程を示す断面図である。
【図５Ａ】本発明の実施例３にかかる半導体素子の製造工程を示す断面図である。
【図５Ｂ】本発明の実施例３にかかる半導体素子の製造工程を示す断面図である。
【図５Ｃ】本発明の実施例３にかかる半導体素子の製造工程を示す断面図である。
【図５Ｄ】本発明の実施例３にかかる半導体素子の製造工程を示す断面図である。
【図５Ｅ】本発明の実施例３にかかる半導体素子の製造工程を示す断面図である。
【図５Ｆ】本発明の実施例３にかかる半導体素子の製造工程を示す断面図である。
【図５Ｇ】本発明の実施例３にかかる半導体素子の製造工程を示す断面図である。
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【図３】
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