(57)【特許請求の範囲】
【請求項１】
同期式半導体メモリ装置に記入されるデータを受信する回路において、
外部ストローブ信号に基づいてｎビットデータに対応してＳ（ｎ）個の内部ストローブを発生するためのフリップフロップ及び多数個の論理ゲートを具備するストローブ発生回路と、
Ｓ（ｎ）番目内部ストローブによってそれぞれクロックされてｎビットのデータをラッチするラッチを複数具備する少なくとも一つのラッチセットと前記一つのラッチセットから出力される出力信号を受信するためのラッチを複数具備する他のラッチセットとを含むｎビットデータを受信する多数個のラッチと、
前記他のラッチセットのラッチの出力信号を受信し、外部クロックのクロッキング制御下で前記同期式半導体メモリ装置のメモリセルで前記ｎビットデータをドライビングするデータ記入ドライバとを具備し、
前記Ｓ（ｎ）個の内部ストローブの各々は、前記外部ストローブ信号により生成される信号と該信号を分周した信号とに応答して順次発生するラッチ−トリガリング−遷移を有し、
前記他のラッチセットのラッチは内部クロック信号によってクロックされることを特徴とするデータ受信回路。
【請求項２】
前記データ受信回路は、前記他のセットのラッチをクロッキングするための前記内部クロック信号を得るための外部クロック信号より生成される内部クロック信号を２分周する周波数分周回路をさらに具備する請求項１に記載のデータ受信回路。
【請求項３】
前記多数個のラッチは、
前記ｎビットデータの（ｎ−１）ビットの各々を受信するためのＬ（ｎ−１）個のラッチを有する第１セットと、
前記第１セットの出力信号及び前記ｎ番目のビットデータの各々を受信できるラッチを有する第２セットと、
前記第２セットの出力信号の各々を受信するためのラッチを有する第３セットとを具備し、
前記第１セットの各ラッチはＳ（ｎ−１）個の内部ストローブの各々によってクロックされ、前記第２セットのラッチはＳ（ｎ）番目内部ストローブによってクロックされ、
前記第３セットのラッチは前記内部クロック信号によってクロックされ、前記外部クロック信号は外部メモリコントローラから由来することを特徴とする請求項１に記載のデータ受信回路。
【請求項４】
前記データ受信回路は、
前記第３セットをクロッキングするための前記クロック信号を得るために前記外部クロック信号より生成される内部クロック信号を２分周する周波数分周回路をさらに具備することを特徴とする請求項３に記載のデータ受信回路。
【請求項５】
前記ストローブ発生回路内にある前記フリップフロップは前記外部ストローブ信号を２分周するための周波数分周回路で実現され、前記フリップフロップの相補出力は前記Ｓ（ｎ）個の内部ストローブを発生するための４つの論理積ゲートの入力に供給されることを特徴とする請求項１に記載のデータ受信回路。
【請求項６】
前記半導体メモリ装置は、ＤＤＲ ＳＤＲＡＭであることを特徴とする請求項１に記載のデータ受信回路。
【請求項７】
前記（ｎ）は、４であることを特徴とする請求項１に記載のデータ受信回路。
【請求項８】
同期式半導体メモリ装置に記入されるデータを受信する回路において、
第１内部ストローブ信号の遷移に基づいてｎビットデータを受信するラッチを有する第１セットと、
第２内部ストローブ信号の遷移の個数を計数し、前記第２内部ストローブ信号のストリングの最後を計数して計数信号を出力するカウンタと、前記カウンタから提供される前記計数信号に応答して指示信号を発生する指示信号発生回路と、
前記第１セットの出力信号を受信するラッチを有する第２セットと、
前記第２セットの出力信号を受信するラッチを有する第３セットとを具備し、前記第２セットのラッチは前記指示信号によってクロックされ、前記第３セットのラッチは外部クロック信号に応答したクロック信号によってクロックされることを特徴とするデータ受信回路。
【請求項９】
前記カウンタは、前記システムクロックから由来した第１クロックによってクロックされることを特徴とする請求項８に記載のデータ受信回路。
【請求項１０】
前記第１クロックは、前記システムクロックの立下りエッジから由来することを特徴とする請求項９に記載のデータ受信回路。
【請求項１１】
前記カウンタをリセットさせるためのカウンタリセット信号は、記入命令後に発生する前記システムクロックの立下りエッジに基づいて発生することを特徴とする請求項９に記載のデータ受信回路。
【請求項１２】
前記第１セットは、前記内部ストローブ信号によるクロッキング制御下でｎビットデータを直列に受信することを特徴とする請求項９に記載のデータ受信回路。
【請求項１３】
前記第２セットは、ラッチされたｎビットデータを並列に受信することを特徴とする請求項８に記載のデータ受信回路。
【請求項１４】
前記指示信号は、前記指示信号発生回路により前記第２内部ストローブ信号の２つの遷移が検出されて生成され、出力されることを特徴とする請求項８に記載のデータ受信回路。
【請求項１５】
前記（ｎ）は、４であることを特徴とする請求項８に記載のデータ受信回路。
【請求項１６】
前記クロック信号は、前記外部クロック信号に応答して発生されることを特徴とする請求項８に記載のデータ受信回路。
【請求項１７】
前記（ｎ）が４である場合、前記第１セットの少なくとも一つのラッチはｎビットデータの第１及び第３番目のデータを直列にシフトさせることを特徴とする請求項８に記載のデータ受信回路。
【請求項１８】
前記第２内部ストローブ信号は、外部データストローブ信号の立下りエッジに応答して発生することを特徴とする請求項８に記載のデータ受信回路。
【請求項１９】
同期式半導体メモリ装置に記入されるデータを受信する回路において、
内部ストローブ信号の遷移に基づいてｎビットデータを受信するラッチを有する第１セットと、
外部ストローブ信号の立下りエッジの個数を計数して計数信号を出力するカウンタと、
前記カウンタから出力される前記計数信号を受信して指示信号を出力する指示信号発生回路と、
前記第１セットのラッチの出力信号を受信するラッチを有する第２セットと、
前記第２セットのラッチの出力信号を受信するラッチを有する第３セットとを具備し、
前記第２セットのラッチは前記指示信号によってクロックされ、前記第３セットのラッチは外部クロック信号に応答したクロック信号によってクロックされることを特徴とするデータ受信回路。
【請求項２０】
前記カウンタは、前記システムクロックから由来した第１クロックによってクロックされることを特徴とする請求項１９に記載のデータ受信回路。
【請求項２１】
前記第１クロックは、前記システムクロックの立下りエッジから由来することを特徴とする請求項２０に記載のデータ受信回路。
【請求項２２】
前記カウンタをリセットさせるためのカウンタリセット信号は、記入命令後に発生する前記システムクロックの立下りエッジに基づいて発生することを特徴とする請求項２０に記載のデータ受信回路。
【請求項２３】
前記クロック信号は、前記外部クロック信号に応答して発生されることを特徴とする請求項１９に記載のデータ受信回路。
【請求項２４】
同期式半導体メモリ装置に記入されるデータを受信する回路において、
データストローブバッファによってバッファリングされた第１内部ストローブ信号の遷移に基づいてｎビットデータを受信するラッチを具備する第１セットと、
前記データストローブバッファから出力された第２内部ストローブ信号の立上りエッジの個数を計数して計数信号を出力するカウンタと、
前記カウンタから出力される前記計数信号を受信して指示信号を出力する指示信号発生回路と、
前記第１セットのラッチの出力信号を受信するためのラッチを具備する第２セットと、
前記第２セットのラッチの出力信号を受信するためのラッチを具備する第３セットとを具備し、
前記第２セットのラッチは前記指示信号によってクロックされ、前記第３セットのラッチは外部クロック信号に応答したクロック信号によってクロックされることを特徴とするデータ受信回路。
【請求項２５】
前記カウンタは、前記システムクロックから由来した第１クロックによってクロックされることを特徴とする請求項２４に記載のデータ受信回路。
【請求項２６】
前記第１クロックは、前記システムクロックの立下りエッジから由来することを特徴とする請求項２５に記載のデータ受信回路。
【請求項２７】
前記カウンタをリセットさせるためのカウンタリセット信号は、記入命令が入力された後に発生する前記システムクロックの立下りエッジに基づいて発生することを特徴とする請求項２５に記載のデータ受信回路。
【請求項２８】
前記クロック信号は、前記外部クロック信号に応答して発生されることを特徴とする請求項２４に記載のデータ受信回路。
【請求項２９】
クロック信号の立上り及び立下りエッジに同期してデータをアクセスする半導体メモリ装置において、
第１データストローブ信号を分周して第２データストローブ信号を発生する分周回路と、
前記第１データストローブ信号と前記第２データストローブ信号とを受信して多数個の内部ストローブ信号を発生する多数個の内部ストローブ信号発生回路と、
前記多数個の内部ストローブ信号の各々に同期して受信された多数個の直列データを連続的にラッチする多数個の第１ラッチ回路と、
前記多数個の内部ストローブ信号のうち一つのストローブ信号に同期して前記第１ラッチ回路から出力されるデータを受信して貯蔵する第２ラッチ回路と、
外部クロック信号より生成されるクロック信号を分周して発生されるクロック信号に応答して前記第２ラッチ回路から出力されるデータを受信し、前記受信されたデータをデータバスラインに伝送する出力回路と
を具備することを特徴とする半導体メモリ装置。
【請求項３０】
前記半導体メモリ装置は、
第１クロック信号を分周して第２クロック信号を発生する第２分周回路をさらに具備し、
前記出力回路は、前記第２クロック信号に応答して前記第２ラッチ回路の出力信号をデータバスラインに伝送することを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
データを半導体メモリ装置に入力するデータ入力回路において、
第１のデータストローブ信号の立上り及び立下りエッジに同期して直列データを並列データに変換する変換回路と、
第２のデータストローブ信号と内部クロック信号とを受信し、前記第２のデータストローブ信号がイネーブルされる区間で前記第２のデータストローブ信号のパルス数を計数し、前記第２のデータストローブ信号のパルス数に相応する計数信号を出力するデータストローブカウンタと、
前記計数信号に応答して前記変換回路の出力データを受信してラッチする第１ラッチ回路と、
前記内部クロック信号に応答して前記第１ラッチ回路の出力データを受信してラッチする第２ラッチ回路と
を具備することを特徴とするデータ入力回路。
【請求項３２】
前記データストローブカウンタは、記入命令信号を受信して有効データストローブ信号が入力期間中に発生する前記内部クロック信号の第１遷移に応答して初期化されることを特徴とする請求項３１に記載のデータ入力回路。
【請求項３３】
前記データ入力回路は、前記計数信号を受信して前記第１ラッチ回路をクロッキングするための指示信号を出力する指示信号発生回路をさらに具備することを特徴とする請求項３１に記載のデータ入力回路。
【請求項３４】
前記変換回路は、
前記第１データストローブ信号に応答して前記直列データの奇数番号目データをラッチする第３ラッチ回路と、
前記第１データストローブ信号に応答して前記直列データの偶数番号目データをラッチする第４ラッチ回路とを具備し、
前記計数信号は前記第２データストローブ信号がイネーブルされる区間で前記データストローブ信号の立下りエッジの個数を計数して発生することを特徴とする請求項３１に記載のデータ入力回路。
【請求項３５】
データ入力回路において、
データストローブ信号の第１パルス信号の立上りエッジに応答して入力される第１データをラッチするための第１レジスタ、前記第１パルス信号の立下りエッジに応答して前記第１レジスタの出力データを受信して貯蔵する第２レジスタ、前記データストローブ信号の第２パルス信号の立上りエッジに応答して第２データを受信して貯蔵する第３レジスタ、及び前記第２パルス信号の立下りエッジに応答して前記第３レジスタの出力データを受信して貯蔵する第４レジスタを具備する第３ラッチ回路と、
前記データストローブ信号の前記第１パルス信号の前記立下りエッジに応答して入力される前記第２データをラッチするための第５レジスタ、前記データストローブ信号の前記第２パルス信号の立上りエッジに応答して前記第５レジスタの出力データを受信して貯蔵する第６レジスタ、及び前記第２パルス信号の立下りエッジに応答して前記第６レジスタのデータを受信して貯蔵する第７レジスタを具備する第４ラッチ回路と、
前記データストローブ信号の前記第２パルス信号の前記立上りエッジに応答して入力された第３データを前記第１レジスタと前記第２レジスタとを介して前記第３レジスタに貯蔵し、前記データストローブ信号の前記第２パルス信号の前記立下りエッジに応答して入力された第４データを前記第５レジスタを介して前記第６レジスタに貯蔵し、前記データストローブ信号の前記第２パルス信号の前記立上りエッジに応答して発生した指示信号に応答して前記第１ラッチ回路の前記第４レジスタから出力されるデータを受信して貯蔵するための第１ラッチ回路と、
前記指示信号に応答して前記第４ラッチ回路の前記第７レジスタに貯蔵されたデータを受信して貯蔵する第９レジスタと、
前記指示信号に応答して前記第３ラッチ回路の前記第３レジスタに貯蔵されたデータを受信して貯蔵する第１０レジスタと、
前記指示信号に応答して前記第４ラッチ回路の前記第６レジスタに貯蔵されたデータを受信して貯蔵する第１１レジスタと
を具備することを特徴とするデータ入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には同期式半導体メモリ装置のデータ入力回路及びデータ入力方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭの動作速度を向上させるために外部のシステムクロックに同期して動作する同期式ＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ；以下‘ＳＤＲＡＭ’という）が開発された。
またデータ処理速度をさらに向上させるために一クロックの立上りエッジ及び立下りエッジに同期してデータを処理する二重データ率（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ；以下‘ＤＤＲ’という）ＳＤＲＡＭとラムバスＤＲＡＭが開発された。
【０００３】
ＤＤＲ ＳＤＲＡＭの場合、データが高速で伝送されるのでソースシンクロナスインターフェースを使用する。これはデータの入出力がデータソースでデータと共に作られたデータストローブ信号（ｄａｔａ ｓｔｒｏｂｅ ｓｉｇｎａｌ：以下‘ＤＱＳ’という）に同期されて伝えられることを意味する。
米国特許６,０７８,５４６号は、クロック信号とデータストローブ信号とに応答して同期式半導体メモリ装置にデータを記入できるＤＤＲ入力回路を具備する同期式半導体メモリ装置を記載している。
【０００４】
図１は、クロック信号またはデータストローブ信号に同期してデータ対を貯蔵できる米国特許６,０７８,５４６号に記載された入力回路を示す。図１を参照すれば、外部から供給されるデータストローブ信号ＤＳはデータ記入動作中に受信される。
第１エッジ検出回路３００は、データストローブ信号ＤＳのエッジを検出して、データストローブ信号ＤＳの立上りエッジと立下りエッジとに各々同期した第１内部ストローブ信号ＤＳ１と第２内部ストローブ信号ＤＳ２とを発生する。
【０００５】
第１内部ストローブ信号ＤＳ１は、データレジスタ３０３ａに奇数データをストローブするために使われ、第２内部ストローブ信号ＤＳ２はデータレジスタ３０３ｂに偶数データをストローブするために使われる。
第２エッジ検出回路３０１は、システムクロックＣＬＫの活性エッジを検出する。遅延回路３０４は第２エッジ検出回路３０１の出力を遅延させ、遅延されたクロック信号ＣＬＫＤはデータレジスタ３０３ａ、３０３ｂの出力データを記入ドライバ３０５に出力させるために使われる。
【０００６】
図２はデータレジスタ３０３の構造を示す。図２を参照すれば、データ対の最初のデータまたは奇数データは単位セルＲ１に入力される。単位セルＲ１の出力は単位セルＲ２に入力される。
単位セルＲ３は前記データ対の二番目のデータまたは偶数データを受信する。単位セルＲ２、Ｒ３はストローブ信号ＤＳ２（∧ＷＲ）と相補ストローブ信号／ＤＳ２（∧ＷＲ）とに応答して最初にストローブされる。
【０００７】
ＤＳ２（∧ＷＲ）はストローブ信号ＤＳ２と前記ストローブ信号を前記記入動作に同期させるための記入パルスとの積である。奇数及び偶数データ対は遅延クロック信号ＣＬＫＤにクロッキングされて出力される。
図３は、図１の半導体メモリ装置のデータ記入動作のタイミング図である。タイミング図は入力される４ビットデータストリングに対するストローブとクロック動作とを示す。貯蔵セルＲ１は内部データストローブ信号ＤＳ１、／ＤＳ１に同期して前記データストリングの奇数データＤ０、Ｄ２を貯蔵する。内部データストローブ信号ＤＳ１、／ＤＳ１は互いに相補的な信号である。
【０００８】
貯蔵セルＲ３は内部データストローブ信号ＤＳ２、／ＤＳ２に同期して前記データストリングの偶数番データＤ１、Ｄ３を貯蔵する。内部データストローブ信号ＤＳ２、／ＤＳ２は互いに相補的な信号である。
記入ドライバ３０５ａ、３０５ｂは記入命令ＷＲが発生した後、外部クロック信号ＣＬＫが最初に活性化される時に活性化される。ケースＩ（ＣＡＳＥＩ）は、基準クロック信号ＣＬＫ（０）が入力された後に、データが有効なデータストローブ信号と共にレジスタ回路３０３に到達することを示す。すなわち、ケースＩで、ｔＤＱＳＳの値は最大である。
【０００９】
ケースII（ＣＡＳＥII）は、基準クロック信号ＣＬＫ（０）が入力される前にデータが有効なデータストローブ信号と共にレジスタ回路３０３に到達することを示す。すなわち、ケースIIでｔＤＱＳＳの値は最小である。
メモリ装置の動作速度が速くなるにつれて、外部システムクロックとデータストローブ信号ＤＳとの間のタイミングマージンは次第に短くなる。したがって、増加したタイミングマージンを有し、データストリングを同期式メモリ装置に記入できるシステムと方法とが必要である。
【００１０】
【課題が解決しようとする課題】
したがって本発明が解決しようとする技術的な課題は、データがデータストローブ信号に同期して入力された後、外部クロック信号に再同期してメモリアレイに記入される場合、前記データストローブ信号と外部クロック信号との間にタイミングマージンを増加させ、安定的にＮビットのデータをラッチするデータ入力回路及びデータ入力方法を提供することである。
【００１１】
【課題を解決するための手段】
前記課題を解決するための、本発明の一実施例による同期式半導体メモリ装置に記入されるデータを受信する回路は、外部ストローブ信号に基づいてＳ（ｎ）個の内部ストローブを発生するためのフリップフロップ及び多数個の論理ゲートを具備するストローブ発生回路と、Ｓ（ｎ）番目内部ストローブによってクロックされるラッチを具備する少なくとも一つのセットと前記一つのセットから出力される出力信号を受信するためのラッチを具備する他のセットとを含むｎビットデータを受信する多数個のラッチと、前記他のセットのラッチの出力信号を受信し、外部クロックのクロッキング制御下で前記同期式半導体メモリ装置のメモリセルで前記ｎビットデータをドライビングするデータ記入ドライバとを具備し、前記Ｓ（ｎ）個の内部ストローブの各々は前記外部ストローブ信号に応答して順次発生するラッチ−トリガリング−遷移を有し、前記他のセットのラッチは外部クロック信号より長い周期を有する内部クロック信号によってクロックされる。
【００１２】
前記データ受信回路は、前記他のセットのラッチをクロッキングするための前記内部クロック信号を得るための外部クロック信号を２分周する周波数分周回路をさらに具備する。
前記多数個のラッチは、ｎビットデータの（ｎ−１）ビットの各々を受信するためのＬ（ｎ−１）個のラッチを有する第１セットと、前記第１セットの出力信号及び前記ｎ番目ビットデータの各々を受信できるラッチを有する第２セットと、前記第２セットの出力信号の各々を受信するためのラッチを有する第３セットとを具備し、前記第１セットの各ラッチはＳ（ｎ−１）個の内部ストローブの各々によってクロックされ、前記第２セットのラッチはＳ（ｎ）番目内部ストローブによってクロックされ、前記第３セットのラッチは前記内部クロック信号によってクロックされ、前記外部クロック信号は外部メモリコントローラから由来する。
【００１３】
前記データ受信回路は、前記ラッチを有する第３セットをクロッキングするための前記クロック信号を得るために前記外部クロック信号を２分周する周波数分周回路をさらに具備する。
前記ストローブ発生回路内にある前記フリップフロップは前記外部ストローブ信号を２分周するための周波数分周回路で実現され、前記フリップフロップの相補出力は前記Ｓ（ｎ）個の内部ストローブを発生するための４つの論理和ゲートの入力で供給される。前記半導体メモリ装置はＤＤＲ ＳＤＲＡＭであり、前記（ｎ）は４であることが望ましい。
【００１４】
また、同期式半導体メモリ装置に記入されるデータを受信する回路は、内部ストローブ信号の遷移に基づいてｎビットデータを受信するラッチを有する第１セットと、前記内部ストローブ信号の遷移の個数を計数し、内部ストローブ信号のストリングの最後を計数して指示信号を出力するカウンタと、前記第１セットの出力信号を受信するラッチを有する第２セットと、前記第２セットの出力信号を受信するラッチを有する第３セットとを具備し、前記第２セットのラッチは前記指示信号によってクロックされ、前記第３セットのラッチはシステムクロックから由来したクロック信号によってクロックされる。
【００１５】
前記カウンタは、前記システムクロックから由来した第１クロックによってクロックされ、前記第１クロックは、前記システムクロックの立下りエッジから由来する。
前記カウンタをリセットさせるためのカウンタリセット信号は、記入命令後に発生する前記システムクロックの立下りエッジに基づいて発生する。前記第１セットは、前記内部ストローブ信号によるクロッキング制御下でｎビットデータを直列に受信する。前記第２セットは、ラッチされたｎビットデータを並列に受信する。
【００１６】
前記指示信号は、前記内部ストローブ信号の２つの遷移を検出してすぐ前記カウンタによって出力され、前記（ｎ）は４である。前記クロック信号は、前記システムクロックを２分周して発生する。
前記（ｎ）が４である場合、前記第１セットの少なくとも一つのラッチはｎビットデータの第１及び第３番目データを直列にシフトさせる。前記内部ストローブ信号は外部データストローブ信号の立下りエッジに応答して発生する。
【００１７】
そして、本発明による同期式半導体メモリ装置に記入されるデータを受信する回路は、内部ストローブ信号の遷移に基づいてｎビットデータを受信するラッチを有する第１セットと、外部ストローブ信号の立下りエッジの個数を計数して計数信号を出力するカウンタと、前記カウンタから出力される前記計数信号を受信して指示信号を出力する指示信号発生回路と、前記第１セットのラッチの出力信号を受信するラッチを有する第２セットと、前記第２セットのラッチの出力信号を受信するラッチを有する第３セットとを具備し、前記第２セットのラッチは前記指示信号によってクロックされ、前記第３セットのラッチはシステムクロックから由来したクロック信号によってクロックされる。
【００１８】
前記カウンタは、前記システムクロックから由来した第１クロックによってクロックされる。前記第１クロックは、前記システムクロックの立下りエッジから由来する。前記カウンタをリセットさせるためのカウンタリセット信号は記入命令後に発生する前記システムクロックの立下りエッジに基づいて発生する。前記クロック信号は前記システムクロックを２分周して発生する。
【００１９】
本発明による同期式半導体メモリ装置に記入されるデータを受信する回路は、データストローブバッファによってバッファリングされた第１内部ストローブ信号の遷移に基づいてｎビットデータを受信するラッチを具備する第１セットと、前記データストローブバッファから出力された第２内部ストローブ信号の立上りエッジの個数を計数して計数信号を出力するカウンタと、前記カウンタから出力される前記計数信号を受信して指示信号を出力する指示信号発生回路と、前記第１セットのラッチの出力信号を受信するためのラッチを具備する第２セットと、前記第２セットのラッチの出力信号を受信するためのラッチを具備する第３セットとを具備し、前記第２セットのラッチは前記指示信号によってクロックされ、前記第３セットのラッチはシステムクロックから由来したクロック信号によってクロックされる。
【００２０】
前記カウンタは、前記システムクロックから由来した第１クロックによってクロックされる。前記第１クロックは、前記システムクロックの立下りエッジから由来する。前記カウンタをリセットさせるためのカウンタリセット信号は、記入命令が入力された後に発生する前記システムクロックの立下りエッジに基づいて発生する。前記クロック信号は、前記システムクロックを２分周して発生する。
【００２１】
本発明による外部クロック信号に同期されてデータをアクセスする半導体メモリ装置は、データストローブ信号に応答して少なくとも４ビットの直列データを少なくとも４ビットの並列データで出力する変換回路と、第１クロック信号に応答して前記４ビットの並列データを受信して前記第１クロック信号に応答して前記４ビットの並列データをデータ記入回路に出力するラッチ回路を具備し、前記４ビットの並列データの各々は少なくとも前記外部クロック信号の２クロックサイクルに相応する有効データウィンドウを有する。
【００２２】
前記半導体メモリ装置は、クロックバッファから出力される内部クロック信号を分周して前記第１クロック信号を出力する分周回路をさらに具備する。
そして、クロック信号の上上り及び立下りエッジに同期してデータをアクセスする半導体メモリ装置は、第１データストローブ信号を分周して第２データストローブ信号を発生する分周回路と、前記第１データストローブ信号と前記第２データストローブ信号とを受信して多数個の内部ストローブ信号を発生する多数個の内部ストローブ信号発生回路と、前記多数個の内部ストローブ信号の各々に同期して受信された多数個の直列データを連続的にラッチする多数個の第１ラッチ回路と、前記多数個の内部ストローブ信号のうち一つのストローブ信号に同期して前記第１ラッチ回路から出力されるデータを受信して貯蔵する第１ラッチ回路と、所定のクロック信号に応答して前記第２ラッチ回路から出力されるデータを受信し、前記受信されたデータをデータバスラインに伝送する出力回路とを具備する。
【００２３】
前記半導体メモリ装置は、第１クロック信号を分周して第２クロック信号を発生する第２分周回路と、前記第２クロック信号に応答して前記第２ラッチ回路の出力信号をデータバスラインに伝送する出力回路とをさらに具備する。
データを半導体メモリ装置に入力するデータ入力回路は、データストローブ信号の上上り及び立下りエッジに同期して直列データを並列データに変換する変換回路と、前記データストローブ信号と内部クロック信号とを受信し、前記データストローブ信号がイネーブルされる区間で前記データストローブ信号のパルス数を計数し、前記データストローブ信号のパルス数に相応する計数信号を出力するデータストローブカウンタと、前記計数信号に応答して前記変換回路の出力データを受信してラッチする第１ラッチ回路と、前記内部クロック信号に応答して前記第１ラッチ回路の出力データを受信してラッチする第２ラッチ回路とを具備する。
【００２４】
前記データストローブカウンタは、記入命令信号を受信して有効データストローブ信号が入力された後に発生する前記内部クロック信号の第１遷移に応答して初期化される。
前記データ入力回路は、前記計数信号を受信して前記第１ラッチ回路をクロッキングするための指示信号を出力する指示信号発生回路をさらに具備する。前記変換回路は、前記データストローブ信号に応答して前記直列データの奇数データをラッチする第３ラッチ回路と、前記データストローブ信号に応答して前記直列データの偶数番号目データをラッチする第４ラッチ回路とを具備し、前記計数信号は前記データストローブ信号がイネーブルされる区間で前記データストローブ信号の立下りエッジの個数を計数して発生する。
【００２５】
本発明によるデータ入力回路は、データストローブ信号の第１パルス信号の立上りエッジに応答して入力される第１データをラッチするための第１レジスタ、前記第１パルス信号の立下りエッジに応答して前記第１レジスタの出力データを受信して貯蔵する第２レジスタ、前記データストローブ信号の第２パルス信号の立上りエッジに応答して前記第２データを受信して貯蔵する第３レジスタ、及び前記第２パルス信号の立下りエッジに応答して前記第３レジスタの出力データを受信して貯蔵する第４レジスタを具備する第１ラッチ回路と、前記データストローブ信号の前記第１パルス信号の前記立下りエッジに応答して入力される第２データをラッチするための第５レジスタ、前記データストローブ信号の前記第２パルス信号の立上りエッジに応答して前記第５レジスタの出力データを受信して貯蔵する第６レジスタ、及び前記第２パルス信号の立下りエッジに応答して前記第６レジスタのデータを受信して貯蔵する第７レジスタを具備する第２ラッチ回路と、前記データストローブ信号の前記第２パルス信号の前記立上りエッジに応答して入力された第３データを前記第１レジスタと前記第２レジスタとを介して前記第３レジスタに貯蔵し、前記データストローブ信号の前記第２パルス信号の前記立下りエッジに応答して入力された第４データを前記第５レジスタを介して前記第６レジスタに貯蔵し、前記データストローブ信号の前記第２パルス信号の前記立下りエッジに応答して発生した指示信号に応答して前記第１ラッチ回路の前記第４レジスタから出力されるデータを受信して貯蔵するための第３ラッチ回路と、前記指示信号に応答して前記第２ラッチ回路の前記第７レジスタに貯蔵されたデータを受信して貯蔵する第４ラッチ回路と、前記指示信号に応答して前記第１ラッチ回路の前記第３レジスタに貯蔵されたデータを受信して貯蔵する第５ラッチ回路と、前記指示信号に応答して前記第２ラッチ回路の前記第６レジスタに貯蔵されたデータを受信して貯蔵する第６ラッチ回路とを具備する。
【００２６】
本発明による半導体メモリ装置にデータを入力するデータ入力方法は、データストローブ信号に同期されてＮビット直列データをＮビット並列データに変換する段階と、前記データストローブ信号の最後の立下りエッジ後に出力された所定の信号に応答して前記Ｎビットの並列データを第１回路に伝送する段階と、外部クロックから由来したクロック信号に応答して前記第１回路のＮビット並列データを第２回路に出力する段階とを具備する。
前記所定の信号は、カウンタから発生した計数信号から由来する。前記クロック信号は、前記外部クロック信号を分周して発生する。
【００２７】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同一の参照符号は同一の部材を示す。
【００２８】
図４は本発明の第１実施例によるデータプリフェッチシステムのブロック図である。図４を参照すれば、データプリフェッチシステム１００はクロックバッファ１１０、データストローブバッファ１３０、データ入力バッファ１５０、データ入力回路１７０及びデータ入力ドライバ１９０を具備する。
クロックバッファ１１０は、外部クロック信号ＣＬＫの第１エッジに応答して内部クロック信号ＰＣＬＫを発生させ、データストローブバッファ１３０はデータストローブ信号ＤＱＳをバッファリングして第１内部データストローブ信号ＰＤＳｂ０を発生させる。
【００２９】
データ入力バッファ１５０は、Ｎビットのデータストリングを有する外部データＤＩＮをバッファリングしてＮビットのデータストリングを有する内部データＰＤＩＮを発生させ、データ入力回路１７０は、内部クロック信号ＰＣＬＫ及び第１内部データストローブ信号ＰＤＳｂ０に応答してＮビットのシリアルデータＰＤＩＮをＮビットの並列データに変換する。データ入力ドライバ１９０は、データ入力回路１７０の出力信号をメモリセルアレイ（図示せず）にドライビングする。
【００３０】
図５は、図４に示されたデータ入力回路の回路図である。データ入力回路１７０は、４ビットプリフェッチで動作する直列入力−並列出力回路である。データ入力バッファ１５０によってバッファリングされた４ビット直列データＰＤＩＮは、データ入力回路１７０に入力される。
【００３１】
データ入力回路１７０は、第１内部データストローブ信号ＰＤＳｂ０の立上りエッジ及び立下りエッジに同期して４ビット直列データを４ビット並列データに変換する。４ビット並列データは、システムクロックから由来したクロック信号に応答してメモリアレイに記入される。
図５を参照すれば、データ入力回路１７０は、第１ラッチ回路１０、論理回路２０、第２ラッチ回路３０、出力回路４０及びクロック周波数分周回路５０を具備する。
【００３２】
図６は図５に示されたデータ入力回路の記入動作のタイミング図である。以下図５及び図６を参照して、本発明の実施例による４ビットプリフェッチデータ入力回路１７０のデータ記入動作を詳細に説明する。
【００３３】
論理回路２０は、内部データストローブ分周回路２０ａ及び多数個の論理ゲート１、３、５及び７を具備する。内部データストローブ分周回路２０ａは、第１内部データストローブ信号ＰＤＳｂ０の周波数を２分周するフリップフロップで構成される。第１内部データストローブ信号ＰＤＳｂ０は、前記フリップフロップのクロック入力端に入力されて第２内部データストローブ信号ＰＤＳｂ１を出力する。
【００３４】
メモリコントローラ（図示せず）から発生した記入イネーブル信号ＰＤＩＮ＿ｅｎが活性化（例えば論理ハイ）された場合、内部データストローブ分周回路２０ａは第１内部ＤＳ ＰＤＳｂ０に応答して第２内部データストローブ信号ＰＤＳｂ１を発生させる。
内部データストローブ分周回路２０ａは、Ｄフリップフロップで構成されることが望ましく、Ｄフリップフロップ２０ａの入力端ＤとＤフリップフロップ２０ａの第２出力端ＱＢとは互いに電気的に接続される。内部データストローブ分周回路２０ａの多様な変形は当業者であれば容易にできる。
【００３５】
論理ゲート２０は、Ｎ個の内部ストローブ信号を発生させるための多数個の論理ゲートを具備する。Ｎはデータ入力バッファに入力されるデータのビットと同数である。本発明の実施例では４つの論理和ＡＮＤゲートが使われる。
各論理和ゲートは、第１及び第２内部データストローブ信号ＰＤＳｂ０、ＰＤＳｂ１とこれらの相補信号ＰＤＳｂ０ｂ、ＰＤＳｂ１ｂとの４個の組合わせのうち一つの信号が入力される。
【００３６】
すなわち、論理ゲート１は、第１内部データストローブ信号ＰＤＳｂ０及び第２内部データストローブ信号ＰＤＳｂ１を論理積して第３内部データストローブ信号ＰＤＳ０を出力し、論理ゲート３は、第１内部データストローブ信号ＰＤＳｂ０を反転させた信号ＰＤＳｂ０ｂと第２内部データストローブ信号ＰＤＳｂ１とを論理積して第４内部データストローブ信号ＰＤＳ１を出力する。
【００３７】
また、論理ゲート５は、第１内部データストローブ信号ＰＤＳｂ０及び第２内部データストローブ信号ＰＤＳｂ１を反転させた信号ＰＤＳｂ１ｂを論理積して第５内部データストローブ信号ＰＤＳ２を出力し、論理ゲート７は、第１内部データストローブ信号ＰＤＳｂ０を反転させた信号ＰＤＳｂ０ｂと第２内部データストローブ信号ＰＤＳｂ１を反転させた信号ＰＤＳｂ１ｂとを論理積して第６内部データストローブ信号ＰＤＳ１を出力する。
【００３８】
論理ゲート１、３、５、７の各々の出力信号である第３内部データストローブ信号ないし第６内部データストローブ信号ＰＤＳ０ないしＰＤＳ３は、第１内部データストローブ信号ＰＤＳｂ０を４分周した周波数を有する。
すなわち、第３内部データストローブ信号ないし第６内部データストローブ信号ＰＤＳ０ないしＰＤＳ３に応答して動作するデータ入力回路１７０の電力消耗は減少し、データ入力回路１７０の再同期に要求されるタイミングマージンは増加する。
【００３９】
第１ラッチ回路１０はＮ個のフリップフロップ（本発明の場合にＮは４）、すなわち、Ｄフリップフロップ１０ａ、１０ｂ、１０ｃ及び１０ｄを具備する。Ｄフリップフロップ１０ａ、１０ｂ、１０ｃ及び１０ｄの各々は記入イネーブル信号ＰＤＩＮ＿ｅｎが活性化された場合、第３内部データストローブ信号ないし第６内部データストローブ信号ＰＤＳ０ないしＰＤＳ３の立上りエッジに応答して第１ラッチ回路１０で入力されるＮビットデータストリングＰＤｉｎの一つずつを各々ラッチする。
しかし、Ｄフリップフロップ１０ａ、１０ｂ、１０ｃ及び１０ｄの各々は、記入イネーブル信号ＰＤＩＮ＿ｅｎが非活性化（例えば論理‘ロー’）される時リセットされる。
【００４０】
次に、第１ラッチ回路１０の動作を詳細に説明する。まず、Ｄフリップフロップ１０ａは、第３内部データストローブ信号ＰＤＳ０の立上りエッジに応答して４ビットデータストリングＰＤＩＮの最初のデータＤ０をラッチし、Ｄフリップフロップ１０ｂは第４内部データストローブ信号ＰＤＳ１の立上りエッジに応答して４ビットデータストリングＰＤＩＮの二番目のデータＤ１をラッチする。
【００４１】
Ｄフリップフロップ１０ｃは、第５内部データストローブ信号ＰＤＳ２の立上りエッジに応答してデータストリングＰＤＩＮの三番目のデータＤ２をラッチし、Ｄフリップフロップ１０ｄは、第６内部データストローブ信号ＰＤＳ３の立上りエッジに応答してデータストリングＰＤＩＮの４番目のデータＤ３をラッチする。
【００４２】
第２ラッチ回路３０は、多数個のラッチ回路、例えばＤフリップフロップ３０ａ、３０ｂ、及び３０ｃを具備する。第２ラッチ回路３０は、第６（または最後の内部データストローブ信号ＰＤＳ３の立上りエッジに応答してラッチ回路１０ａ、１０ｂ及び１０ｃの出力信号をラッチする。
したがって、第２ラッチ回路３０の出力信号Ｄｉ０ＤないしＤｉ２Ｄは、内部クロック信号ＰＣＬＫの２クロックサイクルに相応する有効データウィンドウを有することができる。
【００４３】
クロック周波数分周回路５０は、第２命令信号ＰＣＡＳに応答して内部クロック信号ＰＣＬＫを受信し、内部クロック信号ＰＣＬＫを２分周したクロック信号ＰＣＬＫ２Ｔを出力する。内部クロック信号ＰＣＬＫは、システムクロックから由来してシステムクロックと同期される。第２命令信号ＰＣＡＳは、コラムアドレスストローブＣＡＳに応答して半導体メモリ装置から発生する。
【００４４】
出力回路４０は、記入イネーブル信号ＰＤＩＮ＿ｅｎが活性化される時、クロック信号ＰＣＬＫ２Ｔに応答して４ビット並列データをデータ記入ドライバ１９０に出力する。
図６を参照すれば、ケースＩ（ＣＡＳＥＩ）は内部クロック信号ＰＣＬＫとデータストローブ信号ＤＱＳとのタイミングマージンを示す規格ｔＤＱＳＳが最大ｔＤＱＳＳｍａｘの場合を示し、ケースII（ＣＡＳＥII）はｔＤＱＳＳが最小ｔＤＱＳＳｍｉｎの場合を示す。
【００４５】
図５及び図６を参照すれば、論理回路２０から発生した第３内部データストローブ信号ないし第６内部データストローブ信号ＰＤＳ０ないしＰＤＳ３は、順次活性化される。ＰＳＤ０はＰＤＳｂ０とＰＤＳｂ１とが同時にハイの場合に活性化され、ＰＳＤ１はＰＤＳｂ０ｂとＰＤＳｂ１とが同時にハイの場合に活性化され、ＰＳＤ２はＰＤＳｂ０とＰＤＳｂ１ｂとが同時にハイの場合に活性化され、ＰＳＤ３はＰＤＳｂ０ｂとＰＤＳｂ１ｂとが同時にハイの場合に活性化される。
【００４６】
データＰＤＩＮを構成するＤ０ないしＤ３の各々は、第３内部データストローブ信号ないし第６内部データストローブ信号ＰＤＳ０ないしＰＤＳ３の各々に応答して第１ラッチ回路１０にラッチされる。最後の内部データストローブ信号ＰＤＳ３に応答して第２ラッチ回路３０は、データＤ０ないしＤ３を出力する。
【００４７】
本発明の実施例による半導体メモリ装置で、各データウィンドウ、すなわち、ｔＤＱＳＳｍａｘとｔＤＱＳＳｍｉｎとの間は内部クロック信号ＰＣＬＫの２クロックサイクルに対応する。すなわち、内部クロック信号ＰＣＬＫとデータストローブＤＱＳとの間のタイミングマージンは増加する。
データストローブ信号に同期して２（ｎ＋１）の直列データを２（ｎ＋１）の並列データに変換するデータ入力回路が図７に示される。図７を参照すれば、データプリフェッチシステムは、ｔＤＱＳＳが最小から最大まで変化する場合にも、ｔＤＱＳＳの変化に関係なく有効データを安定的にフェッチできる構造である。
【００４８】
図７を参照すれば、データプリフェッチシステム２００はクロックバッファ２１０、データストローブバッファ２２０、データ入力バッファ２３０、データストローブカウンタ２４０、指示信号発生回路２５０、データ入力回路２６０及びデータ入力ドライバ２７０を具備する。
【００４９】
クロックバッファ２１０は、外部クロック信号ＣＬＫの立上りエッジに応答して第１内部クロックＰＣＬＫを発生し、外部クロック信号ＣＬＫの立下りエッジに応答して第２内部クロックＰＣＬＫＢを発生させる。第１内部クロックＰＣＬＫと第２内部クロックＰＣＬＫＢとはパルスでありうる。
データストローブバッファ２２０は、データストローブ信号ＤＱＳをバッファリングして第１内部データストローブ信号ＰＤＳＤを発生し、データストローブ信号ＤＱＳの立下りエッジに応答して第２内部データストローブ信号ＰＤＳＢＰを発生させる。第２内部データストローブ信号ＰＤＳＢＰは、ストローブ信号またはパルスでありうる。
【００５０】
データ入力バッファ２３０は、ＮビットのデータストリングＤＩＮをバッファリングする。図７及び図８に示されるように、カウンタリセット信号ＣＮＴＲＳＴは、記入命令後の第２内部クロック信号ＰＣＬＫＢの相応エッジに応答してデータストローブカウンタ２４０を初期化させるために発生する。
データストローブカウンタ２４０を活性化させるためのカウンタイネーブル信号ＣＮＴＥＮは、カウンタリセット信号ＣＮＴＲＳＴの立上りエッジに応答して発生する。
【００５１】
データストローブカウンタ２４０は、カウンタリセット信号ＣＮＴＲＳＴが活性化される区間中に、第２内部データストローブ信号ＰＤＳＢＰの立上りエッジの個数を計数し、第２内部データストローブ信号ＰＤＳＢＰの立上りエッジの個数に相応する第１計数信号ＣＮＴ０を発生する。
データストローブカウンタ２４０は、第２内部データストローブ信号ＰＤＳＢＰの第２立上りエッジに応答して非活性化される。データストローブカウンタ２４０は、第１計数信号ＣＮＴ０の非活性化に応答して第２計数信号ＣＮＴ１を発生しうる。
【００５２】
カウンタイネーブル信号ＣＮＴＥＮは、活性化された第２計数信号ＣＮＴ１に応答して非活性化されたり、第１計数信号ＣＮＴ０の非活性化に応答して非活性化されうる。カウンタイネーブル信号ＣＮＴＥＮが非活性化されれば、データストローブカウンタ２４０は非活性化される。
例えば、データストローブカウンタ２４０は、第２内部データストローブ信号ＰＤＳＢＰの立上りエッジの個数を計数する。第２内部データストローブ信号ＰＤＳＢＰはデータストローブ信号ＤＱＳが‘ハイ’から‘ロー’に遷移する度に発生する狭幅パルス信号である。
【００５３】
データストローブカウンタ２４０は、プリアンブルとポストアンブルとの間のデータストローブ信号ＤＱＳの立下りエッジの個数を計数する。データストローブカウンタ２４０がデータストローブ信号ＤＱＳの立下りエッジの個数を全部計数した後、データストローブカウンタ２４０は非活性化される。データストローブカウンタ２４０は、第１データストローブ信号ＰＤＳＤ（図示せず）を介して有効データストローブパルスの個数を計数できる。
【００５４】
指示信号発生回路２５０は、データストローブカウンタ２４０の出力信号ＣＮＴｉ（ｉは０、１、２、３、．．．）、すなわち、非活性化された第１計数信号ＣＮＴ０に応答して自動パルス信号の指示信号ＰＤＳＥＮを発生する。指示信号ＰＤＳＥＮは、プリアンブルとポストアンブルとの間にあるデータストローブ信号ＤＱＳのあらゆる立下りエッジを指示する。
【００５５】
データ入力回路２６０は、第１内部データストローブ信号ＰＤＳＤに応答してＮビット直列データＰＤＩＮをＮビット並列データに変換してラッチし、Ｎビット並列データが全部ラッチされた後に発生する指示信号ＰＤＳＥＮに応答してＮビット並列データを再びラッチした後、指示信号ＰＤＳＥＮに次いで発生する第１内部クロックＰＣＬＫのアクチブエッジに応答してラッチされたＮビット並列データＤＩＮＩｉを、データ入力ドライバ２７０に出力する。データ入力ドライバ２７０は、ラッチされたＮビットの並列データをメモリセルアレイ（図示せず）に出力する。
【００５６】
図９は最小ｔＤＱＳＳ及び最大ｔＤＱＳＳによるデータストローブバッファ及びデータ入力バッファの入／出力波形のタイミング図である。
ケースＩ（ＣＡＳＥＩ）は、ｔＤＱＳＳが最小ｔＤＱＳＳｍｉｎの場合のデータストローブバッファ２２０及びデータ入力バッファ２３０の入／出力波形を示し、ケースII（ＣＡＳＥII）は、ｔＤＱＳＳが最大ｔＤＱＳＳｍａｘの場合のデータストローブバッファ２２０及びデータ入力バッファ２３０の入／出力波形を示す。
データＤＩＮはデータストローブ信号ＤＱＳに同期して出力される。区間Ａ、Ａ′、Ｂ、Ｂ′は無効な第１内部データストローブ信号を示す。
【００５７】
図１０は図７に示されたデータ入力回路の回路図である。図１０を参照すれば、データ入力回路２６０は直列入力−並列出力回路２６１、第１ラッチ回路２６５及び第２ラッチ回路２６７を具備する。
直列入力−並列出力回路２６１は、第３ラッチ回路２６２及び第４ラッチ回路２６３を具備する。第３ラッチ回路２６２は、直列シフト形態に接続された多数個のラッチ回路、例えば第１内部データストローブ信号ＰＤＳＤに応答する４個のＤフリップフロップ２６１ａ、２６１ｂ、２６１ｃ及び２６１ｄを具備する。
【００５８】
内部データＰＤＩＮは、第１内部データストローブ信号ＰＤＳＤに応答してＤフリップフロップ２６１ａに入力され、Ｄフリップフロップ２６１ａ、２６１ｂ、２６１ｃの各々の出力端はＤフリップフロップ２６１ｂ、２６１ｃ、２６１ｄの各々の入力端と電気的に接続される。
【００５９】
第３ラッチ回路２６２は、ＮビットのデータストリングＰＤＩＮの奇数データをラッチするためにＮ（Ｎは自然数）個のラッチを直列に具備する。本発明の一実施例の４ビットプリフェッチデータ入力回路２６０の第３ラッチ回路２６２は、４つのＤフリップフロップを具備してデータストリングＰＤＩＮの奇数データのＤ０とＤ２とを各々ラッチする。
第４ラッチ回路２６３は、多数個のラッチ回路と多数個の反転回路ＩＮ１、ＩＮ２、ＩＮ３とを具備する。多数個のラッチ回路は、例えば第１内部データストローブ信号ＰＤＳＤに応答する多数個のＤフリップフロップ２６３ａ、２６３ｂ、２６３ｃを具備する。
【００６０】
内部データＰＤＩＮは、反転回路ＩＮ１の入力端に入力され、反転回路ＩＮ１の出力端は、Ｄフリップフロップ２６３ａの入力端に接続され、Ｄフリップフロップ２６３ｂの入力端は、Ｄフリップフロップ２６３ａの出力端に接続され、Ｄフリップフロップ２６３ｃの入力端は、Ｄフリップフロップ２６３ｂの出力端に接続される。
【００６１】
反転回路ＩＮ２の入力端は、Ｄフリップフロップ２６１ｃの出力端に接続され、反転回路ＩＮ３の入力端は、Ｄフリップフロップ２６３ｂの出力端に接続される。
第４ラッチ回路２６３は、ＮビットのデータストリングＰＤＩＮの偶数番号目データをラッチするために（Ｎ−１）個のラッチ回路を具備する。本発明の一実施例の４ビットプリフェッチデータ入力回路２６０の第４ラッチ回路２６３は、データストリングＰＤＩＮの偶数番目データＤ１とＤ３とを各々ラッチする。
したがって直列入力−並列出力回路２６２は、Ｎビット直列データストリングＰＤＩＮをＮビット並列データに変換する。
【００６２】
第１ラッチ回路２６５は多数個のラッチ回路、例えばＤフリップフロップ２６５ａ、２６５ｂ、２６５ｃ、２６５ｄを具備し、指示信号ＰＤＳＥＮが活性化された時、Ｎビットのラッチされた並列データＤＯ１、ＤＥ１、ＤＯ２、ＤＥ２を第２ラッチ回路２６７に出力する。
【００６３】
Ｄフリップフロップ２６５ａの入力端は、Ｄフリップフロップ２６１ｄの出力端に接続され、Ｄフリップフロップ２６５ｂの入力端は、Ｄフリップフロップ２６３ｃの出力端に接続され、Ｄフリップフロップ２６５ｃの入力端は、反転回路ＩＮ２の出力端に接続され、Ｄフリップフロップ２６５ｄの入力端は、反転回路ＩＮ３の出力端に接続される。Ｎビットデータをラッチするための第１ラッチ回路２６５は、Ｎ個のＤフリップフロップを具備する。
【００６４】
第２ラッチ回路２６７は、第１内部クロック信号ＰＣＬＫの立上りエッジに応答して第１ラッチ回路２６５の出力信号ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４をラッチし、ラッチされた出力信号をデータ入力ドライバ２７０に出力する。
第２ラッチ回路２６７は、多数個のラッチ回路、例えば多数個のＤフリップフロップ２６７ａ、２６７ｂ、２６７ｃ、２６７ｄを具備する。多数個のＤフリップフロップ２６７ａ、２６７ｂ、２６７ｃ、２６７ｄの各々の入力端は、Ｄフリップフロップ２６５ａ、２６５ｂ、２６５ｃ、２６５ｄの各々の出力端に接続される。
【００６５】
図１１は図１０に示された回路の詳細な回路図である。図１０と図１１とが等価回路であるということは当業者であれば十分に理解できる。
図１２は図１０及び図１１に示された直列入力−並列出力回路２６１、第１ラッチ回路２６５及び第２ラッチ回路２６７の出力データのタイミング図である。図１０、図１１及び図１２を参照すれば、第１ラッチ回路２６５は、指示信号ＰＤＳＤの活性エッジに応答して直列入力−並列出力回路２６１の出力データＤＯ１、ＤＥ１、ＤＯ２、ＤＥ２をラッチし、ＰＤＳＥＮパルスが活性化された後第１内部クロック信号ＰＣＬＫの相応エッジに応答して第１ラッチ回路２６５の出力信号ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４をラッチする。
【００６６】
図７ないし図１２を参照して、記入ＷＲＩＴＥ命令以後に有効なデータストローブ信号ＤＱＳが入力される外部クロックＣＬＫを基準に、データ入力回路２６０のデータ記入動作を詳細に説明する。そしてＮビットの内部データストリングＰＤＩＮは４ビットと仮定して説明する。
【００６７】
まず、直列入力−並列出力回路２６１の動作を説明する。まず、第１内部データストローブ信号ＰＤＳＤが最初のローの時、Ｄフリップフロップ２６１ａはデータ＜Ｄ０＞をラッチする。
次いで、第１内部データストローブ信号ＰＤＳＤが第１状態（例えば論理‘ハイ’）に遷移すれば、Ｄフリップフロップ２６１ｂはデータ＜Ｄ０＞をラッチする。同時にデータ＜Ｄ１＞は第４ラッチ回路２６３のＤフリップフロップ２６３ａにラッチされる。
【００６８】
そして、第１内部データストローブ信号ＰＤＳＤが第２状態（例えば論理‘ロー’）に遷移（以下‘第１立下りエッジ’という）すれば、データ＜Ｄ０＞はＤフリップフロップ２６１ｃにラッチされ、同時にデータ＜Ｄ１＞はＤフリップフロップ２６３ｂにラッチされる。そしてデータ＜Ｄ２＞はＤフリップフロップ２６１ａにラッチされる。
【００６９】
次いで、第１内部データストローブ信号ＰＤＳＤが第１状態に遷移（以下‘第２立上りエッジ’という）すれば、データ＜Ｄ０＞はＤフリップフロップ２６１ｄにラッチされ、データ＜Ｄ１＞はＤフリップフロップ２６３ｃにラッチされ、データ＜Ｄ２＞はＤフリップフロップ２６１ｂにラッチされる。同時にデータ＜Ｄ３＞はＤフリップフロップ２６３ａにラッチされる。
【００７０】
次いで、第１内部データストローブ信号ＰＤＳＤが第２状態に遷移（以下‘第２立下りエッジ’という）すれば、データ＜Ｄ０＞はＤフリップフロップ２６１ｄにラッチされ、データ＜Ｄ３＞はＤフリップフロップ２６３ｂにラッチされる。
すなわち、直列入力−並列出力回路２６１は、有効なデータストローブ信号ＤＱＳに応答して４ビットの直列データストリングＰＤＩＮを４ビット並列データＤＯ１、ＤＥ１、ＤＯ２、ＤＥ２に変換する。
【００７１】
本発明の実施例によってデータストローブ信号ＤＱＳが２個の立下りエッジを有する場合、第１計数信号ＣＮＴ０は、論理‘ロー’から論理‘ハイ’に、そして論理‘ハイ’から論理‘ロー’に２回のロジック遷移を行う。
したがって、データストローブ信号ＤＱＳがデータストローブイネーブル区間でＮ個の立上りエッジとＮ個の立下りエッジとを有する場合、第１計数信号ＣＮＴ０はＮ回のロジック遷移を行うので、指示信号発生回路２５０はＮ番目（または最後）のロジック遷移に応答して指示信号ＰＤＳＥＮを生じる。
【００７２】
したがって、４ビットプリフェッチデータ入力回路２６０の活性化信号ＰＤＳＥＮはデータストローブカウンタ２４０が２つの立下りエッジをカウンティングしてから生じる。
【００７３】
第１ラッチ回路２６５は、指示信号ＰＤＳＥＮの立上りエッジに応答して直列入力−並列出力回路２６１の出力データＤＯ１、ＤＥ１、ＤＯ２、ＤＥ２をラッチする。
第２ラッチ回路２６７は、ＰＤＳＥＮパルスが活性化された後第１内部クロック信号ＰＣＬＫの立上りエッジに応答して第１ラッチ回路２６５の出力信号ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４をラッチし、第２ラッチ回路２６７のデータＤＩＮｉ、Ｉは１ないし４はデータ入力ドライバ２７０に出力される。
【００７４】
本発明によるデータ入力回路及びデータ入力方法はｔＤＱＳＳのタイミングマージンを増加させる効果がある。有効データはｔＤＱＳＳの変化に関係なくプリフェッチできる効果がある。
本発明は図面に示された一実施例を参考して説明されたが、これは例示的なものに過ぎず、当業者であればこれより多様な変形及び均等な他の実施例が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００７５】
【発明の効果】
前述したように本発明によるデータ入力回路及びデータ入力方法は、ｔＤＱＳＳのタイミングマージンを増加させるのでシステム設計が容易であるという長所がある。また、ｔＤＱＳＳの可変に関係なくＮ個の有効データを安定的にプリフェッチできる。
【図面の簡単な説明】
【図１】従来の同期式半導体メモリ装置のブロック図である。
【図２】図１に示されたデータレジスタの詳細な回路図である。
【図３】図１の半導体メモリ装置のデータ記入動作のタイミング図である。
【図４】本発明の第１実施例によるデータプリフェッチシステムのブロック図である。
【図５】図４に示されたデータ入力回路の回路図である。
【図６】図５に示されたデータ入力回路の記入動作のタイミング図である。
【図７】本発明の第２実施例によるデータプリフェッチ回路のブロック図である。
【図８】図７に示された回路の入／出力波形のタイミング図である。
【図９】最小ｔＤＱＳＳと最大ｔＤＱＳＳ範囲内のデータストローブバッファとデータ入力バッファとの間のタイミング図を示す。
【図１０】、図７に示されたデータ入力回路の回路図である。
【図１１】図１０に示された回路の詳細な回路図である。
【図１２】図１０に示されたデータプリフェッチシステムのタイミング図を示す。
【符号の説明】
１７０  データ入力回路
１５０  データ入力バッファ
１０  第１ラッチ回路
２０  論理回路
３０  第２ラッチ回路
４０  出力回路
５０  クロック周波数分周回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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