(57)【特許請求の範囲】
【請求項１】
スクリーンリフレッシュ動作を行うフレームバッファ領域とDRAMリフレッシュ動作を行うDRAMリフレッシュデータ貯蔵領域とに分離されたメモリセルアレイと、
行アドレスに応じて前記メモリセルアレイのワードラインを選択するためのワードライン選択信号を発生する行アドレスデコーダーと、
列アドレスに応じて前記メモリセルアレイのビットラインを選択するための列選択信号を発生する列アドレスデコーダーと、
第１状態のリフレッシュ制御信号に応じて前記行アドレスを前記行アドレスデコーダーに伝送する第１スイッチ手段と、
第２状態のリフレッシュ制御信号に応じて前記DRAMリフレッシュデータ貯蔵領域のワードラインを選択するための行アドレスを行アドレスデコーダーに出力するDRAMリフレッシュ制御手段と、
前記フレームバッファ領域でスクリーンリフレッシュタイミングに合わせてデータがリードされる前記スクリーンリフレッシュ動作を行う制御手段と、
を備え、
前記DRAMリフレッシュ制御手段は、
前記フレームバッファの開始アドレスをラッチする開始アドレスレジスタと、
前記フレームバッファの終了アドレスに１を加算したアドレスをラッチする終了アドレスレジスタと、
第１信号に応じて前記終了アドレスレジスタにラッチされたアドレスを伝送する第２スイッチ手段と、
前記第２状態のリフレッシュ制御信号に応じて印加されるクロック信号に応じて上昇計数する計数手段と、
反転された第２信号に応じて前記計数手段の出力信号を伝送する第３スイッチ手段と、
前記第２又は第３スイッチ手段の出力信号をラッチする第１ラッチ手段と、
前記クロック信号に応じて前記第１ラッチ手段の出力信号をラッチする第２ラッチ手段と、
前記第２状態のリフレッシュ制御信号に応じて前記第２ラッチ手段にラッチされた信号を伝送する第４スイッチ手段と、
前記第３スイッチ手段の出力信号と前記開始アドレスを比較して第２信号を発生する比較手段と、
前記クロック信号と前記比較手段の出力信号との論理積を演算して前記第１信号を発生する論理積手段と、
を備えることを特徴とするグラフィックメモリ装置のリフレッシュ制御回路。
【請求項２】
グラフィックデータを貯蔵するグラフィックメモリ装置と、前記グラフィックメモリ装置を制御するグラフィック制御手段と、前記グラフィック制御手段の制御の下で前記グラフィックメモリ装置からのデジタル信号をアナログ信号に変換させるデジタル/アナログ変換手段と、前記デジタル/アナログ変換手段により変換されたアナログ信号が表示されるモニタとを具備するグラフィックシステムにおけるグラフィックメモリ装置のDRAMリフレッシュ制御回路であって、前記グラフィックメモリ装置は、
スクリーンリフレッシュ動作を行うフレームバッファ領域とDRAMリフレッシュ動作を行うDRAMリフレッシュデータ貯蔵領域に分離されたメモリセルアレイと、
前記グラフィック制御手段から発生される行アドレスに応じて前記メモリセルアレイのワードラインを選択するためのワードライン選択信号を発生する行アドレスデコーダーと、
前記グラフィック制御手段から発生される列アドレスに応じて前記メモリセルアレイのビットラインを選択するための列選択信号を発生する列アドレスデコーダーと、
前記グラフィック制御手段から発生される第１状態のリフレッシュ制御信号に応じて前記行アドレスを前記行アドレスデコーダーに伝送する第１スイッチ手段と、
前記グラフィック制御手段から発生される第２状態のリフレッシュ制御信号に応じて前記DRAMリフレッシュデータ貯蔵領域のワードラインを選択するための行アドレスを行アドレスデコーダーに出力するDRAMリフレッシュ制御手段と、
前記フレームバッファ領域でスクリーンリフレッシュタイミングに合わせてデータがリードされる前記スクリーンリフレッシュ動作を行う制御手段と、
を備え、
前記DRAMリフレッシュ制御手段は、
前記フレームバッファの開始アドレスをラッチする開始アドレスレジスタと、
前記フレームバッファの終了アドレスに１を加算したアドレスをラッチする終了アドレスレジスタと、第１信号に応じて前記終了アドレスレジスタにラッチされたアドレスを伝送する第２スイッチ手段と、
前記第２状態のリフレッシュ制御信号に応じて印加されるクロック信号に応じて上昇計数する計数手段と、
反転された第２信号に応じて前記計数手段の出力信号を伝送する第３スイッチ手段と、
前記第２又は第３スイッチ手段の出力信号をラッチする第１ラッチ手段と、
前記クロック信号に応じて前記第１ラッチ手段の出力信号をラッチする第２ラッチ手段と、
前記第２状態のリフレッシュ制御信号に応じて前記第２ラッチ手段にラッチされた信号を伝送する第４スイッチ手段と、
前記第３スイッチ手段の出力信号と前記開始アドレスを比較し前記第２信号を発生する比較手段と、
前記クロック信号と前記比較手段の出力信号との論理積を演算して前記第１信号を発生する論理積手段と、
を備えることを特徴とするグラフィックシステムにおけるグラフィックメモリ装置のリフレッシュ制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はグラフィックメモリ装置に係り、特にリフレッシュ(refresh)を必要とする領域のみにリフレッシュ動作を行うことにより、電力消耗を減らし動作性能を向上させ得るグラフィックメモリ装置のリフレッシュ制御方法及び回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置において、ダイナミックメモリ装置はメモリセルがキャパシタからなっている。しかし、セルキャパシタは完全ではないので、貯蔵された電荷は漏洩電流により減少する。従って、データが完全に消滅する前に、貯蔵されたデータを読み出して増幅して書き込む動作が必要であり、この動作をリフレッシュ動作という。即ち、ダイナミックメモリ装置には、DRAMリフレッシュタイムが存在し、この決められた時間の間隔でリフレッシュ動作が行われる。このようにリフレッシュ動作が行われる間はメモリ装置の全ての動作が遅延されるためメモリ装置の性能を低下させる要因となる。
【０００３】
一方、グラフィックデータを処理する方法としては、スクリーンリフレッシュ(screen refresh)動作がある。スクリーンリフレッシュは、グラフィックデータをDRAMセルからなる装置に貯蔵し、該貯蔵されたデータをモニタに表示するためにリードする動作を反復的に行う。このとき、スクリーンリフレッシュタイムが存在し、この決められた時間の間隔でリフレッシュ動作が行われる。即ち、スクリーンリフレッシュは、モニタに表示される画面が連続的に自然に表示されるようにするために、決められた時間の間隔でメモリ装置からデータを読み出す動作をいう。そして、一般的に、スクリーンリフレッシュタイムは、DRAMリフレッシュタイムよりも短いためスクリーンリフレッシュを行うDRAMセルは、DRAMリフレッシュ動作を行う必要がない。
【０００４】
従来のグラフィックデータを貯蔵するグラフィックメモリ装置は、外部から入力するフレームデータを貯蔵するフレームバッファ、３次元映像を表現するために必要されるｚバッファ、及び所定パターンのデータを貯蔵するテクスチャ(texture)貯蔵領域からなる。即ち、グラフィックメモリ装置は、スクリーンリフレッシュ動作のためのデータを貯蔵しているフレームバッファ、DRAMリフレッシュを必要とするデータを貯蔵しているｚバッファ、及びテキスチャ貯蔵領域に区分される。
【０００５】
図４は、通常のグラフィックシステムのブロック図である。図示のグラフィックシステムは、中央処理装置10、グラフィックカード20、及びモニタ30から構成される。グラフィックカード20は、グラフィック制御器22、デジタル/アナログ変換回路24、及びグラフィックメモリ装置26から構成される。
【０００６】
中央処理装置10は、グラフィックカード20内のグラフィック制御器22を制御する。グラフィックメモリ装置26は、グラフィック制御器22の制御の下で入力画素データをライトし、貯蔵された画素データをリードする。また、グラフィックメモリ装置26は、フレームデータを表示するために必要される情報を貯蔵している。グラフィック制御器22は、中央処理装置10の制御の下でグラフィックメモリ装置26に画素データを貯蔵し、グラフィックメモリ装置26を制御してデジタル/アナログ変換回路24にデータを出力する。また、グラフィック制御器は、ｚバッファ又はテクスチャ貯蔵領域とフレームバッファに貯蔵されたフレームデータをグラフィック処理してデジタル/アナログ変換回路24に出力する。デジタル/アナログ変換回路20は、グラフィック制御器22を通じて入力されるデジタルデータをアナログ信号に変換する。モニタ30はアナログ/デジタル変換回路24から伝送される信号を表示する。
【０００７】
図５は、図４に示したグラフィックメモリ装置のメモリマップを示す図であり、このグラフィックメモリ装置は、フレームバッファ、ｚバッファ、及びテキスチャ貯蔵領域に区分される。
【０００８】
フレームバッファは、画素データを入力してフレームデータを貯蔵する。ｚバッファは、フレームデータを３次元映像に表現するためにデータを貯蔵する。テキスチャ貯蔵領域は、フレームの反復される映像をパターン化したデータを貯蔵する。
【０００９】
即ち、ｚバッファ又はテクスチャ貯蔵領域にはデータが予め貯蔵され、フレームバッファには表示するデータが貯蔵される。そして、フレームバッファは、貯蔵されたフレームデータが、画面に表示するためにスクリーンリフレッシュ動作により全領域が周期的にリードされる領域であり、ｚバッファとテキスチャ貯蔵領域は、周期的に全領域がリードされないのでDRAMリフレッシュを必要とする領域である。
【００１０】
従って、フレームバッファに貯蔵されるデータに対してはスクリーンリフレッシュ動作だけを行えばよく、フレームバッファ以外の他の領域に貯蔵されたデータに対してはDRAMリフレッシュを行う必要がある。
【００１１】
図６は、従来のグラフィックメモリ装置を概略的に示すブロック図である。このグラフィックメモリ装置は、スクリーンリフレッシュを必要とするフレームバッファ40とDRAMリフレッシュを必要とする貯蔵領域42から構成されたセルアレイ50、行アドレスデコーダー52、センス増幅器53-1,53-2,...、列選択スイッチ54-1,54-2,...、ライトドライバ56、データ入力バッファ58、センス増幅器60、データ出力バッファ62、列アドレスデコーダー64、インバーター66、行アドレススイッチ70、リフレッシュアドレススイッチ72、及びカウンタ74から構成される。
【００１２】
以下、上述のように構成された各部の機能を説明する。
【００１３】
メモリセルアレイ50は、ワードライン選択信号WL1,WL2,...WLm-1,WLmとビットラインとの間に連結されたDRAMメモリセルMCからなるフレームバッファ40、及びワードライン選択信号WLm+1,WLm+2,...WLnとビットラインとの間に連結されたDRAMメモリセルMCからなる貯蔵領域42から構成される。
【００１４】
行アドレスデコーダ52は、行アドレスをデコーディングしてワードライン選択信号を発生する。センス増幅器53-1,53-2,...は、ビットライン対に伝送されたデータを増幅する。列選択スイッチ54-1,54-2,...は、ビットライン対を選択する。ライトドライバ56は、データをデータライン対DLx,DLBxに伝送する。データ入力バッファ58は、入力データDinをバッファしてライトドライバ56に伝送する。センス増幅器60は、データライン対DLx,DLBxに伝送されたリードデータを増幅する。データ出力バッファ62は、センス増幅器により増幅されたデータをバッファして出力する。列アドレスデコーダー64は、列アドレスをデコーディングして列選択信号S1,S2,...を発生する。インバーター66は、リフレッシュ制御信号REFを反転させて反転リフレッシュ制御信号REFBを発生する。行アドレススイッチ70は、反転リフレッシュ制御信号に応じて行アドレスX1,X2,...Xiを伝送する。リフレッシュアドレススイッチ72は、反転リフレッシュ制御信号REFBに応じてリフレッシュアドレスA1,A2,A3,...Aiを伝送する。カウンター74は、クロック信号CKに応じて計数してリフレッシュアドレスA1,A2,A3,...Aiを発生する。リフレッシュ制御信号REFとクロック信号CKは、外部の制御器から入力される信号である。
【００１５】
以下、図６に示したグラフィックメモリ装置のフレームバッファ40にフレームデータを貯蔵する方法を説明する。
【００１６】
図４に示した中央処理装置10の制御の下で、グラフィック制御器22は、グラフィックメモリ装置26にライト命令を印加する。グラフィック制御器22は、入力された画素データをグラフィックメモリ装置26に供給する。画素データは、所定ビットで構成されモニタ30上の一つの画素に対応する情報を有している。そして、グラフィックメモリ装置26は、モニタ30の画面上の位置と同一な位置に表示される画素データを貯蔵する。
【００１７】
このような方法によりフレームデータをフレームバッファ42に貯蔵する。
【００１８】
次に、グラフィックメモリ装置内部のライト動作を説明する。
【００１９】
グラフィック制御器22から印加される行X1,X2,...Xi及び列Y1,Y2,...Yjアドレスが行アドレススイッチ70を通じてそれぞれ行及び列アドレスデコーダー52,64に印加される。データ入力バッファ58は、グラフィック制御器22から印加される画素データをバッファリングして出力する。ライトドライバ56は、バッファされた画素データをデータライン対DLx,DLBxに伝送する。これにより、ワードライン選択信号WL1及び該当列選択信号S1,S2,...にイネーブルされてデータライン対に伝送された画素データがビットライン対に伝送される。センス増幅器53-1,53-2,...は、ビットライン対に伝送されたデータを増幅して、選択されたメモリセルMCに画素データをライトする。即ち、モニタの画面上に対応する位置（アドレス）に画素データを貯蔵する動作を反復的に行って、フレームデータがフレームバッファに貯蔵される。
【００２０】
次に、スクリーンリフレッシュ動作を説明する。
【００２１】
スクリーンリフレッシュ動作は、スクリーンリフレッシュタイミングに合わせてデータをリードする動作である。上述のようにフレームデータがフレームバッファ40に貯蔵された後、グラフィック制御器22はグラフィックメモリ装置26にリード命令を印加する。これにより、グラフィックメモリ装置26は、リード命令と行・列アドレスに応じて画素データ単位でデータをリードしてグラフィック制御器22に伝送する。グラフィック制御器22は、グラフィックメモリ装置26から伝送される画素データを演算してデジタル/アドレス変換回路24に伝送する。デジタル/アナログ変換回路24は、デジタル画素データをアナログ信号に変換して、該データによりモニタ30の画面上をスキャンする。
【００２２】
次に、グラフィックメモリ装置26内部のリード動作を説明する。
【００２３】
グラフィック制御器22から入力する行アドレスを行アドレススイッチ70を通じて行アドレスデコーダー52に入力する。列アドレスは列アドレスデコーダー64に入力される。行及び列アドレスデコーダー52,64は、行及び列アドレスをデコーディングしてフレームバッファ40内のメモリセルMCを選択する。選択されたメモリセルMCは、貯蔵されたデータをビットライン対に伝送する。センス増幅器53-1,53-2は、ビットレイン対に伝送されたデータを増幅する。列選択スイッチ54-1,54-2,...は、ビットライン対のデータをデータライン対DLx,DLBxに伝送する。センス増幅器60は、データライン対に伝送された画素データを増幅する。データ出力バッファ62は、センス増幅器60により増幅されたデータをグラフィック制御器22に出力する。
【００２４】
上述のような動作の実行中においても、リフレッシュ制御信号REFが"ハイ"レベルになると、全ての動作が中断されてリフレッシュ動作が実行される。以下、DRAMリフレッシュ動作を説明する。
【００２５】
"ハイ"レベルのリフレッシュ制御信号REFが入力されるとリフレッシュアドレススイッチ74がオンされ、行アドレススイッチ70の全てがオフされて、外部からの行及び列アドレスが行及び列アドレスデコーダー52,64に入力されることを防止し、リフレッシュアドレスA1,A2,...AＩがリフレッシュアドレススイッチ72を通じて行アドレスデコーダー52に入力される。
【００２６】
ここで、従来のグラフィックメモリ装置のリフレッシュ動作を説明する。
【００２７】
行アドレスデコーダー52は、カウンタ74により計数されたリフレッシュアドレスに応じてワードライン選択信号WL1,WL2,...,WLm-1,WLm,...,WLm+1,WLm+2,..,WLmを順次イネーブル状態にする。
【００２８】
まず、ワードライン選択信号WL1が選択されると、ワードラインに連結されたメモリセルMCはライトデータをビットライン対に伝送する。センス増幅器53-1,53-2,...は、ビットライン対に伝送されたライトデータをそれぞれ増幅する。このようなセンス増幅器により増幅されたデータはそれぞれビットライン対に伝送され、それぞれのビットライン対に伝送されたデータは列選択スイッチ54-1,54-2,...がオフされているためワードライン選択信号WL1により選択されたメモリセルMCに再びライトされる。
【００２９】
上述のような動作がワードライン選択信号WL2,WL3,...,WLmに応じて順次実行されて全メモリセルがリフレッシュされる。
【００３０】
【発明が解決しようとする課題】
しかしながら、従来のグラフィックメモリ装置は、全てのメモリセルに対しDRAMリフレッシュ動作を行うために電力消耗が大きく、リフレッシュ動作に時間が長時間が割かれるため、メモリ装置の動作性能を低下させるという問題点があった。
【００３１】
本発明の目的は、例えば、電力消耗を減らし動作性能を向上させ得るグラフィックメモリ装置のリフレッシュ制御方法を提供する。
【００３２】
本発明の他の目的は、例えば、電力消耗を減らし動作性能を向上させ得るグラフィックメモリ装置のリフレッシュ制御回路を提供する。
【００３３】
【課題を解決するための手段】
このような目的を達成するため、本発明のグラフィックメモリ装置のリフレッシュ制御回路は、スクリーンリフレッシュ動作を行うフレームバッファ領域とDRAMリフレッシュ動作を行うDRAMリフレッシュデータ貯蔵領域とに分離されたメモリセルアレイと、行アドレスに応じて前記メモリセルアレイのワードラインを選択するためのワードライン選択信号を発生する行アドレスデコーダーと、列アドレスに応じて前記メモリセルアレイのビットラインを選択するための列選択信号を発生する列アドレスデコーダーと、第１状態のリフレッシュ制御信号に応じて前記行アドレスを前記行アドレスデコーダーに伝送する第１スイッチ手段と、第２状態のリフレッシュ制御信号に応じて前記DRAMリフレッシュデータ貯蔵領域のワードラインを選択するための行アドレスを行アドレスデコーダーに出力するDRAMリフレッシュ制御手段と、前記フレームバッファ領域でスクリーンリフレッシュタイミングに合わせてデータがリードされる前記スクリーンリフレッシュ動作を行う制御手段と、を備え、前記DRAMリフレッシュ制御手段は、前記フレームバッファの開始アドレスをラッチする開始アドレスレジスタと、前記フレームバッファの終了アドレスに１を加算したアドレスをラッチする終了アドレスレジスタと、第１信号に応じて前記終了アドレスレジスタにラッチされたアドレスを伝送する第２スイッチ手段と、前記第２状態のリフレッシュ制御信号に応じて印加されるクロック信号に応じて上昇計数する計数手段と、反転された第２信号に応じて前記計数手段の出力信号を伝送する第３スイッチ手段と、前記第２又は第３スイッチ手段の出力信号をラッチする第１ラッチ手段と、前記クロック信号に応じて前記第１ラッチ手段の出力信号をラッチする第２ラッチ手段と、前記第２状態のリフレッシュ制御信号に応じて前記第２ラッチ手段にラッチされた信号を伝送する第４スイッチ手段と、前記第３スイッチ手段の出力信号と前記開始アドレスを比較して第２信号を発生する比較手段と、前記クロック信号と前記比較手段の出力信号との論理積を演算して前記第１信号を発生する論理積手段と、を備えることを特徴とする。
【００３４】
前記他の目的を達成するため、グラフィックデータを貯蔵するグラフィックメモリ装置と、前記グラフィックメモリ装置を制御するグラフィック制御手段と、前記グラフィック制御手段の制御の下で前記グラフィックメモリ装置からのデジタル信号をアナログ信号に変換させるデジタル/アナログ変換手段と、前記デジタル/アナログ変換手段により変換されたアナログ信号が表示されるモニタとを具備するグラフィックシステムにおけるグラフィックメモリ装置のDRAMリフレッシュ制御回路であって、前記グラフィックメモリ装置は、スクリーンリフレッシュ動作を行うフレームバッファ領域とDRAMリフレッシュ動作を行うDRAMリフレッシュデータ貯蔵領域に分離されたメモリセルアレイと、前記グラフィック制御手段から発生される行アドレスに応じて前記メモリセルアレイのワードラインを選択するためのワードライン選択信号を発生する行アドレスデコーダーと、前記グラフィック制御手段から発生される列アドレスに応じて前記メモリセルアレイのビットラインを選択するための列選択信号を発生する列アドレスデコーダーと、前記グラフィック制御手段から発生される第１状態のリフレッシュ制御信号に応じて前記行アドレスを前記行アドレスデコーダーに伝送する第１スイッチ手段と、前記グラフィック制御手段から発生される第２状態のリフレッシュ制御信号に応じて前記DRAMリフレッシュデータ貯蔵領域のワードラインを選択するための行アドレスを行アドレスデコーダーに出力するDRAMリフレッシュ制御手段と、前記フレームバッファ領域でスクリーンリフレッシュタイミングに合わせてデータがリードされる前記スクリーンリフレッシュ動作を行う制御手段と、を備え、前記DRAMリフレッシュ制御手段は、前記フレームバッファの開始アドレスをラッチする開始アドレスレジスタと、前記フレームバッファの終了アドレスに１を加算したアドレスをラッチする終了アドレスレジスタと、第１信号に応じて前記終了アドレスレジスタにラッチされたアドレスを伝送する第２スイッチ手段と、前記第２状態のリフレッシュ制御信号に応じて印加されるクロック信号に応じて上昇計数する計数手段と、反転された第２信号に応じて前記計数手段の出力信号を伝送する第３スイッチ手段と、前記第２又は第３スイッチ手段の出力信号をラッチする第１ラッチ手段と、前記クロック信号に応じて前記第１ラッチ手段の出力信号をラッチする第２ラッチ手段と、前記第２状態のリフレッシュ制御信号に応じて前記第２ラッチ手段にラッチされた信号を伝送する第４スイッチ手段と、
前記第３スイッチ手段の出力信号と前記開始アドレスを比較し前記第２信号を発生する比較手段と、前記クロック信号と前記比較手段の出力信号との論理積を演算して前記第１信号を発生する論理積手段と、を備えることを特徴とする。
【００３５】
【発明の実施の形態】
本発明の好適な実施の形態では、スクリーンリフレッシュを行うフレームバッファに対してはDRAMリフレッシュを行わないようにリフレッシュアドレスを制御することにより電力消耗を減らし、動作性能を改善する。
【００３６】
図１は、本発明の好適な実施の形態に係るグラフィックメモリ装置のブロック図である。このグラフィックメモリ装置は、図６に示したブロック図のカウンタ74の代わりに、開始アドレスレジスタ80、終了アドレスレジスタ82、比較器84、ANDゲート86、カウンタ90、インバーター92、スイッチ88,94,98、及びラッチ96,100を有する。
【００３７】
図１に示したブロック図のフレームデータのライトとリード方法及びスクリーンリフレッシュ動作は図６に示した装置における方法と同様である。但し、DRAMリフレッシュ動作上に差異がある。
【００３８】
以下、図１に示したブロック図のDRAMリフレッシュ動作を説明する。
【００３９】
このグラフィックメモリ装置26では、図４に示したグラフィック制御器22から"ハイ"レベルのリフレッシュ制御信号REFが印加されると、行アドレススイッチ70がオフされて行アドレスが伝送されることを防止し、一方、リフレッシュアドレススイッチ72がオンされてリフレッシュアドレスA1,...Aiが行アドレスデコーダー52に伝送される。そして、グラフィック制御器22により、グラフィックメモリ装置26のリフレッシュを必要とない領域の開始アドレス、及び終了アドレス＋１が、開始アドレスレジスタ80及び終了アドレスレジスタ82にそれぞれ貯蔵される。
【００４０】
また、リフレッシュ制御信号REFが印加されると、グラフィック制御器22からグラフィックメモリ装置26にクロック信号CKが印加される。クロック信号CKが印加されると、カウンター90は、"(MSB)000...000(LSB)"から１ずつ計数値を増加させながら計数する。このように、カウンター90は、順次上昇計数を行う。
【００４１】
比較器84は、アドレス(B)と開始アドレス(As)を比較し、両者が同一であれば"ハイ"レベルの信号を発生し、両者が同一でなければ"ロー"レベルの信号を発生する。従って、比較器84の出力信号が"ハイ"レベルになるまでスイッチ94はオン状態を維持する。スイッチ94は、オン状態の場合、カウンタ90の出力信号をラッチ96に供給しラッチさせる。そして、スイッチ98は、"ハイ"レベルのクロック信号CKに応じてラッチ96にラッチされた信号を伝送する。ラッチ100は、スイッチ98の出力アドレス(Ai)をラッチする。
【００４２】
比較器84は、アドレス(B)と開始アドレス(As)を比較し、両者が同一であれば"ハイ"レベルの信号を発生する。インバーター92は、"ハイ"レベルの信号を反転して"ロー"レベルの信号を発生し、ANDゲート86は、"ハイ"レベルのクロック信号CKと"ハイ"レベルの比較器84の出力信号とが入力された場合に、論理積演算により、"ハイ"レベルの信号を発生する。この場合、スイッチ94はオフされ、スイッチ88がオンされて、終了アドレスレジスタ82にラッチされた”終了アドレス(Ae)+1”のアドレスがスイッチ88を通じてラッチ96に貯蔵される。
【００４３】
スイッチ98は、"ハイ"レベルのクロック信号CKに応じてラッチ96にラッチされたアドレスをラッチ100に出力する。スイッチ72は、ラッチ100にラッチされたアドレスを行アドレスデコーダー52に出力する。
【００４４】
この時、比較器84は、ラッチ96の出力信号である”終了アドレス＋１”と開始アドレスAsとを比較した結果が同一ではないので"ロー"信号を発生する。従って、スイッチ94はオンされ、スイッチ88はオフされてカウンタ90の出力信号がスイッチ94を通じてラッチ96に供給されラッチされる。
【００４５】
カウンター90は、ラッチ96のラッチされた信号を入力としてトグルする信号を発生するので、”終了アドレス＋２”から上昇計数（アップカウント）をする。
【００４６】
スイッチ98は、"ハイ"レベルのクロック信号CKに応じてラッチ96にラッチされた信号をラッチ100に伝送する。伝送ゲート74は、ラッチ100にラッチされた信号を行アドレスデコーダー52に出力する。
【００４７】
即ち、図１に示した本発明の好適な実施の形態に係るグラフィックメモリ装置のDRAMリフレッシュ動作は、グラフィックメモリ装置のスクリーンリフレッシュが要求される領域、即ち、フレームバッファ領域ではDRAMリフレッシュを必要としないので、この領域を除いた残りの領域のみに対しDRAMリフレッシュを行う。
【００４８】
図２は、図１に示したグラフィックメモリ装置のDRAMリフレッシュ動作を説明する動作タイミング図であって、開始アドレスAsが"(MSB)000...000(LSB)"で、”終了アドレスAe+1”が"(MSB)0111...111(LSB)"である場合の動作を説明するタイミング図である。即ち、図２に示す例は、フレームバッファ領域が"000...000"から"0111...110"までで、開始アドレスレジスタ80には開始アドレスAsがラッチされ、終了アドレスレジスタ82には”終了アドレス(Ae)+1”がラッチされた場合である。
【００４９】
リフレッシュ制御信号REFが"ハイ"レベルにイネーブルされると、スイッチ70がオフされ、スイッチ72がオンされる。そして、カウンタ90にクロック信号CKが印加される。カウンタ90の初期状態は"000...000"で、比較器84の出力の初期状態は"ロー"レベルであるのでインバーター92の出力信号は"ハイ"レベルになる。従って、スイッチ94は初期状態でオンされている。従って、初期状態で、ラッチ96には"000...000"がラッチされる。
【００５０】
次いで、比較器84は"000...000"と開始アドレスAsを比較し、その結果、両者が同一であるので"ハイ"レベルの信号を発生する。インバーター92は当該信号を反転して"ロー"レベルの信号C1を発生し、ANDゲート86は"ハイ"レベルの信号C2を発生する。従って、スイッチ94はオフされ、スイッチ88はオンされて終了アドレスレジスタ82に貯蔵された"011...111"がラッチ96にラッチされる。
【００５１】
スイッチ98は、ラッチ96にラッチされたアドレスをラッチ100にラッチする。スイッチ74は、ラッチ100にラッチされた"011...111"を行アドレスデコーダー52に伝送する。また、ラッチ96にラッチされた"011...111"は、比較器84に印加される。
【００５２】
この時、比較器84は、"000...000"と"011...111"が異なっているので"ロー"レベルの信号C1を発生する。インバーター92は、"ロー"レベルの信号C1を反転して"ハイ"レベルの信号を発生し、ANDゲート86は、"ロー"レベルの信号C2を発生する。従って、スイッチ94がオンされ、スイッチ88がオフされてカウンタ90の出力信号がスイッチ94を通じてラッチ96に伝送される。しかし、直前にラッチされたアドレスが"011...111"であるので、カウンタ90は、このアドレスの次のアドレスから上昇計数してアドレスAiとして発生する。従って、フレームバッファ領域を除いた残りの領域のみに対しDRAMリフレッシュ動作が実行される。
【００５３】
図３は、図１に示したグラフィックメモリ装置のDRAMリフレッシュ動作を説明する動作タイミング図であって、開始アドレスが"(MSB)100...000(LSB)"で、終了アドレス＋１が"(MSB)111...101(LSB)"である場合の動作を説明するタイミング図である。即ち、図３に示す例は、フレームバッファ領域が"100...000"から"111...100"までで、開始アドレスレジスタ80には開始アドレス(As)がラッチされ、終了アドレスレジスタ82には終了アドレス(Ae)+1がラッチされた場合である。
【００５４】
図３に示したタイミング図は、フレームバッファ領域がグラフィックメモリ装置の中間部分に位置した場合の動作を説明するもので、この場合も図１に示した回路が正確にDRAMリフレッシュアドレスを発生させることを示す。
【００５５】
図２及び図３に示したタイミング図から分かるように、本発明の好適な実施の形態に係るグラフィックメモリ装置は、DRAMリフレッシュを必要とする領域のアドレスだけをリフレッシュアドレスとして発生する。
【００５６】
本発明は、上述の実施の形態に限定されず、本発明は、その技術的思想の範囲から逸脱しない範囲内で多様な変更又は修正を加えた形態にも適用される。
【００５７】
【発明の効果】
本発明に係るグラフィックメモリ装置によれば、例えば、リフレッシュを必要とする領域のみにリフレッシュ動作を行うことにより電力の消耗を減らし、動作性能を向上させることができるという効果がある。
【００５８】
また、本発明に係るグラフィックメモリ装置の制御方法によれば、例えば、システムの電力消耗を減らし、動作性能を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るグラフィックメモリ装置のブロック図である。
【図２】図１に示した装置のリフレッシュ動作を説明する動作タイミング図である。
【図３】図１に示した装置のリフレッシュ動作を説明する動作タイミング図である。
【図４】一般のグラフィックシステムのブロック図である。
【図５】図４に示したグラフィックメモリ装置のメモリマップを示す図である。
【図６】従来のグラフィックメモリ装置のブロック図である。
【図１】
0004383567.tif 000002
【図２】
0004383567.tif 000003
【図３】
0004383567.tif 000004
【図４】
0004383567.tif 000005
【図５】
0004383567.tif 000006
【図６】
0004383567.tif 000007