(57)【特許請求の範囲】
【請求項１】
第２の伝送経路に伝送される複数のデジタル信号をアナログ信号に変換して、各アナログ信号をそれぞれあらかじ決められた第４の伝送経路に出力する変換回路であって、
入力されたデジタル信号を信号処理した後に所定の規則により区分された奇数画像データと偶数画像データに分離して、第１の伝送経路に出力する信号処理回路と、
画像用の垂直同期信号を受けて、互いに異なる上記第１の伝送路に伝送された上記奇数画像データと偶数画像データが供給され、該第１の伝送経路を切替えて第２の伝送経路を介して上記デジタル／アナログ変換器へ転送する第１の切替回路と、
上記第２の伝送経路に伝送された複数のデジタル信号をそれぞれアナログ信号に変換する複数のデジタル／アナログ変換器と、
上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、
上記第１の伝送経路に伝送された複数のデジタル信号が所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた上記第４の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と
を有する変換回路。
【請求項２】
上記奇数または偶数画像データは水平ラインの奇数ラインの画素データまたは偶数ラインの画素データである
請求項１記載の変換回路。
【請求項３】
上記奇数または偶数画像データは１水平ライン内の奇数または偶数画素データである
請求項１記載の変換回路。
【請求項４】
第２の伝送経路に伝送される複数のデジタル画像信号をアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた第４の伝送経路に出力する画像処理装置であって、
入力されたデジタル信号を画像処理した後に奇数画像データと偶数画像データに分離して、第１の伝送経路に出力する信号処理回路と、画像用の垂直同期信号を受けて、互いに異なる上記第１の伝送路に伝送された上記奇数画像データと偶数画像データが供給され、該第１の伝送経路を切り替えて第２の伝送経路を介して上記デジタル／アナログ変換器へ転送する第１の切替回路と、上記第２の伝送経路に伝送された複数の奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数のデジタル信号が所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた上記第４の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路
を有する画像処理装置。
【請求項５】
上記奇数または偶数画像データは水平ラインの奇数ラインの画素データまたは偶数ラインの画素データである
請求項４記載の画像処理装置。
【請求項６】
上記奇数または偶数画像データは１水平ライン内の奇数または偶数画素データである
請求項４記載の画像処理装置。
【請求項７】
１画面分のデジタル画像信号を複数のアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた伝送経路に出力する画像処理装置であって、
上記１画面分のデジタル画像信号を所定の規則により区分された複数の奇数画像データと偶数画像データに分離して第１の伝送経路へ出力する信号処理回路と、
垂直同期信号の入力レベルに応じて、上記複数の奇数画像データと偶数画像データの上記複数のデジタル／アナログ変換器への上記第１の伝送経路を切替可能な第１の切替回路と、
上記第１の切替回路の出力に接続された第２の伝送経路から出力された複数の上記奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数の奇数画像データと偶数画像データが所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ画像信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべきあらかじめ決められた上記第４の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路と
を有する画像処理装置。
【請求項８】
上記信号処理回路は、上記奇数画像データを奇数ラインとし、上記偶数画像データを偶数ラインとして分離する
請求項７記載の画像処理装置。
【請求項９】
上記信号処理回路は、上記奇数画像データを１水平ライン内の奇数画素データとし、上記偶数画像データを１水平ライン内の偶数画素データとして分離する
請求項７記載の画像処理装置。
【請求項１０】
第２の伝送経路に伝送される複数のデジタル画像信号をアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた第４の伝送経路を介して対応する駆動回路に出力し、当該複数の駆動回路により表示部に画像を表示する表示装置であって、
入力されたデジタル画像信号を所定の規則により区分された複数の奇数画像データと偶数画像データに分離して複数の第１の伝送経路の出力する信号処理回路と、垂直同期信号の入力レベルに応じて、上記複数の奇数画像データと偶数画像データの上記複数のデジタル／アナログ変換器への上記第１の伝送経路を切替可能な第１の切替回路と、上記第１の切替回路の出力に接続された第２の伝送経路から出力された複数の上記奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数の奇数画像データと偶数画像データが所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ画像信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた第４の複数の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路
を有する表示装置。
【請求項１１】
上記表示部は、離散的な画素構造を有し、かつ複数のブロックに分割されて、当該分割ブロック単位で駆動される
請求項１０記載の表示装置。
【請求項１２】
上記信号処理回路は、上記奇数画像データを奇数ラインとし、上記偶数画像データを偶数ラインとして分離する
請求項１０記載の表示装置。
【請求項１３】
上記信号処理回路は、上記奇数画像データを１水平ライン内の奇数画素データとし、上記偶数画像データを１水平ライン内の偶数画素データとして分離する
請求項１０記載の表示装置。
【請求項１４】
１画面分のデジタル画像信号を複数のアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた第４の伝送経路を介して対応する駆動回路に出力し、当該複数の駆動回路により表示部に画像を表示する表示装置であって、
上記１画面分のデジタル画像信号を所定の規則により区分された複数の奇数画像データと偶数画像データに分離して第１の伝送経路の出力する信号処理回路と、
垂直同期信号の入力レベルに応じて、上記複数の奇数画像データと偶数画像データの上記複数のデジタル／アナログ変換器への上記第１の伝送経路を切替可能な第１の切替回路と、上記第１の切替回路の出力に接続された第２の伝送経路から出力された複数の上記奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数の奇数画像データと偶数画像データが所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ画像信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた第４の複数の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路と
を有する表示装置。
【請求項１５】
上記表示部は、離散的な画素構造を有し、かつ複数のブロックに分割されて、当該分割ブロック単位で駆動される
請求項１４記載の表示装置。
【請求項１６】
上記信号処理回路は、上記奇数画像データを奇数ラインとし、上記偶数画像データを偶数ラインとして分離する
請求項１４記載の表示装置。
【請求項１７】
上記信号処理回路は、上記奇数画像データを１水平ライン内の奇数画素データとし、上記偶数画像データを１水平ライン内の偶数画素データとして分離する
請求項１４記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号をアナログ信号に変換するデジタル／アナログ（Ｄ／Ａ）変換器を複数有する変換回路、並びにそれを用いた画像処理装置および表示装置に関するものである。
【０００２】
【従来の技術】
たとえば、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）等、離散的画素（固定画素）構造を有する表示装置においては、一般的に、入力アナログ信号をデジタル信号に変換してデジタル信号処理を行っている。
デジタル信号処理を行う主な理由は、以下の通りである。
入力信号と表示装置の縦横の画素数は異なる場合があり、信号処理により画素数の変換を行う必要がある。この処理はアナログで行うより、デジタルで行う方が適している（この処理は、スキャンコンバートと呼ばれる）。
また、コントラスト、ブライト、ホワイトバランス、ガンマ調整等を行うこともある。
そして、デジタル信号処理が行われた後で、表示装置がアナログ入力対応の場合、デジタル／アナログ変換器でデジタル信号をアナログ信号に変換して、表示装置の駆動回路に供給する。
【０００３】
図１５は、デジタル信号処理を行う表示装置の基本的な構成例を示すブロック図である。
この表示装置１０は、図１５に示すように、アナログ／デジタル（Ａ／Ｄ）変換器１１、信号処理回路１２、Ｄ／Ａ変換器１３、ＬＣＤ駆動回路１４、駆動系を含むＬＣＤパネル１５、クロック発振回路１６、およびタイミングジェネレータ１７により構成されている。
この表示装置１０においては、Ａ／Ｄ変換器１１と信号処理回路１２は、入力端子ＴHIN から入力された水平同期ＨSYNCに同期して発振するクロック発振回路１６によるクロック信号ＣＬＫに同期して動作する。
また、信号処理回路１２、Ｄ／Ａ変換器１３、ＬＣＤ駆動回路１４、およびＬＣＤパネル１５は、タイミングジェネレータ１７により生成されるタイミング信号ＳＴＭに同期して動作する。
【０００４】
このような構成において、入力端子ＴSIN に入力されたアナログ画像信号ＡＩＭは、Ａ／Ｄ変換器１１でデジタル信号Ｓ１１に変換されて、信号処理回路１２に入力される。
信号処理回路１２においては、入力したデジタル画像信号に対して、ホワイトバランス、コントラスト、ブライト、ガンマ補正、さらに、画素数変換等の処理が行われる。
このようにデジタル信号処理が施された画像信号Ｓ１２は、Ｄ／Ａ変換器１３でアナログ画像信号Ｓ１３に変換されてＬＣＤ駆動回路１４に供給される。
そして、ＬＣＤ駆動回路１４によりＬＣＤパネル１５が駆動されて入力画像信号に応じた画像が表示される。
【０００５】
【発明が解決しようとする課題】
ところで、上述した表示装置では、表示装置の解像度が高い場合、そのアナログ系回路の周波数特性が不足することがある。
このとき、前段でデジタル信号処理をしている場合には、画面を複数に分割して複数のアナログ信号に変換し出力することで必要な周波数帯域を下げることができる。
たとえば、１画面を奇数画素と偶数画素に分けて、奇数画素をＤ／Ａ変換した信号の２系統に分ければ、各々のアナログ回路に必要な周波数帯域を１／２にすることができる。
これを水平方向に４画素毎に４分割して各々Ｄ／Ａ変換すれば、各々のアナログ回路に必要な周波数帯域は１／４となる。
【０００６】
また、周波数帯域を下げる別の方法としては、信号処理により、数ラインを並列化する方法もある。
２ラインを同時に２ライン分の時間をかけて読み出して、２つのＤ／Ａ変換器でＤ／Ａ変換すれば、各々の周波数帯域を１／２にすることができる。
以上の方法で高解像度の表示装置に必要なアナログ回路の周波数帯域を下げる処理が行われている。
【０００７】
図１６は、２つのＤ／Ａ変換器を用いて高解像度の表示装置に必要なアナログ回路の周波数帯域を下げるように構成した表示装置の構成例を示すブロック図である。
【０００８】
この表示装置２０は、図１６に示すように、Ａ／Ｄ変換器２１、信号処理回路２２、Ｄ／Ａ変換器２３，２４、ＬＣＤ駆動回路２５，２６、駆動系を含むＬＣＤパネル２７、クロック発振回路２８、およびタイミングジェネレータ２９により構成されている。
この表示装置２０においては、図１５の装置と同様に、Ａ／Ｄ変換器２１と信号処理回路２２は、入力端子ＴHIN から入力された水平同期ＨSYNCに同期して発振するクロック発振回路２８によるクロック信号ＣＬＫに同期して動作する。
また、信号処理回路２２、Ｄ／Ａ変換器２３，２４、ＬＣＤ駆動回路２５，２６、およびＬＣＤパネル２７は、タイミングジェネレータ２９により生成されるタイミング信号ＳＴＭに同期して動作する。
【０００９】
このような構成において、入力端子ＴSIN に入力されたアナログ画像信号ＡＩＭは、Ａ／Ｄ変換器２１でデジタル信号ＤＧ２１に変換されて、信号処理回路２２に入力される。
信号処理回路２２においては、入力したデジタル画像信号に対して、ホワイトバランス、コントラスト、ブライト、ガンマ補正、さらに、画素数変換等の処理が行われる。
また、信号処理回路２２では、ＬＣＤ駆動回路に入力するアナログ信号の周波数帯域を下げるため、デジタル信号処理が施された画像信号は、奇数画素データＯＤ２２と偶数画素データＥＤ２２に分離され、それぞれＤ／Ａ変換器２３，２４に供給される。
これら２系統のデジタルデータＯＤ２２，ＥＤ２２は、それぞれＤ／Ａ変換器２３，２４でアナログデータＯＡ２３，ＥＡ２３に変換されて、それぞれＬＣＤ駆動回路２５，２６に供給される。
そして、ＬＣＤ駆動回路２５，２６によりＬＣＤパネル２７が駆動されて入力画像信号に応じた画像が表示される。
【００１０】
ところが、上述したように、１画面を複数のＤ／Ａ変換器でアナログ信号に変換する場合に、各々のＤ／Ａ変換器の特性を完全に揃えることはできない。
一般には、黒レベルと１００％白レベルを揃える調整を行うことはできる。
しかし、Ｄ／Ａ変換器の入力と出力のリニアリティは調整することができないため、図１７に示すように、中間レベルで各Ｄ／Ａ変換器２３，２４の出力レベルを揃えることはできない。
【００１１】
図１７において、▲１▼で示す実線がＤ／Ａ変換器２３の入力データに対する出力電圧特性例を示し、▲２▼で示す実線がＤ／Ａ変換器２４の入力データに対する出力電圧特性例を示している。
このような特性を有するＤ／Ａ変換器２３，２４を用いた表示装置２０では、中間の明るさの場合、Ｄ／Ａ変換器２３の出力に応じた表示に比べ、Ｄ／Ａ変換器２４の出力に応じた表示は暗くなる。
【００１２】
そのため、表示される画面は、水平方向の画素を分割してＤ／Ａを２個使用した場合は、図１８に示すように、２画素周期の縦縞が中間調で見えることになる。
また、垂直方向のラインを分割して、Ｄ／Ａを２個使用した場合は、図１９に示すように、２ライン周期の横縞が中間調で見えることになる。
さらに、水平方向の画素を分割してＤ／Ａを４個使用した場合は、図２０に示すようび、４画素周期の縦縞が中間調で見えることになる。
【００１３】
これを防ぐには、Ｄ／Ａ変換のリニアリティを厳密に揃える必要がある。
これには、Ｄ／Ａ変換器の内部抵抗をレーザートリミングして精度を挙げる方法が考えられるが、価格の点から現実的ではない。
【００１４】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、複数のＤ／Ａ変換器のリニアリティを厳密に揃えるような調整を行うことなく、Ｄ／Ａ変換のリニアリティを一様に揃えることができる変換回路およびそれを用いた画像処理装置を提供することにある。
また、本発明の目的は、Ｄ／Ａ変換器のリニアリティを厳密に揃えるような調整を行うことなく、画面に現出するｎ画素毎の筋が目立たないような一様な画面を実現できる表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第２の伝送経路に伝送される複数のデジタル信号をアナログ信号に変換して、各アナログ信号をそれぞれあらかじ決められた第４の伝送経路に出力する変換回路であって、入力されたデジタル信号を信号処理した後に所定の規則により区分された奇数画像データと偶数画像データに分離して、第１の伝送経路に出力する信号処理回路と、画像用の垂直同期信号を受けて、互いに異なる上記第１の伝送路に伝送された上記奇数画像データと偶数画像データが供給され、該第１の伝送経路を切替えて第２の伝送経路を介して上記デジタル／アナログ変換器へ転送する第１の切替回路と、上記第２の伝送経路に伝送された複数のデジタル信号をそれぞれアナログ信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数のデジタル信号が所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた上記第４の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路とを有する。
【００１６】
また、本発明は、第２の伝送経路に伝送される複数のデジタル画像信号をアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた第４の伝送経路に出力する画像処理装置であって、入力されたデジタル信号を画像処理した後に奇数画像データと偶数画像データに分離して、第１の伝送経路に出力する信号処理回路と、画像用の垂直同期信号を受けて、互いに異なる上記第１の伝送路に伝送された上記奇数画像データと偶数画像データが供給され、該第１の伝送経路を切り替えて第２の伝送経路を介して上記デジタル／アナログ変換器へ転送する第１の切替回路と、上記第２の伝送経路に伝送された複数の奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数のデジタル信号が所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた上記第４の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路を有する。
【００１７】
また、本発明は、１画面分のデジタル画像信号を複数のアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた伝送経路に出力する画像処理装置であって、上記１画面分のデジタル画像信号を所定の規則により区分された複数の奇数画像データと偶数画像データに分離して第１の伝送経路へ出力する信号処理回路と、垂直同期信号の入力レベルに応じて、上記複数の奇数画像データと偶数画像データの上記複数のデジタル／アナログ変換器への上記第１の伝送経路を切替可能な第１の切替回路と、上記第１の切替回路の出力に接続された第２の伝送経路から出力された複数の上記奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数の奇数画像データと偶数画像データが所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ画像信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべきあらかじめ決められた上記第４の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路とを有する。
【００１８】
また、本発明は、第２の伝送経路に伝送される複数のデジタル画像信号をアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた第４の伝送経路を介して対応する駆動回路に出力し、当該複数の駆動回路により表示部に画像を表示する表示装置であって、入力されたデジタル画像信号を所定の規則により区分された複数の奇数画像データと偶数画像データに分離して複数の第１の伝送経路の出力する信号処理回路と、垂直同期信号の入力レベルに応じて、上記複数の奇数画像データと偶数画像データの上記複数のデジタル／アナログ変換器への上記第１の伝送経路を切替可能な第１の切替回路と、上記第１の切替回路の出力に接続された第２の伝送経路から出力された複数の上記奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数の奇数画像データと偶数画像データが所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ画像信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた第４の複数の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路を有する。
【００１９】
また、本発明は、１画面分のデジタル画像信号を複数のアナログ画像信号に変換して、各アナログ画像信号をそれぞれあらかじ決められた第４の伝送経路を介して対応する駆動回路に出力し、当該複数の駆動回路により表示部に画像を表示する表示装置であって、
上記１画面分のデジタル画像信号を所定の規則により区分された複数の奇数画像データと偶数画像データに分離して第１の伝送経路の出力する信号処理回路と、垂直同期信号の入力レベルに応じて、上記複数の奇数画像データと偶数画像データの上記複数のデジタル／アナログ変換器への上記第１の伝送経路を切替可能な第１の切替回路と、上記第１の切替回路の出力に接続された第２の伝送経路から出力された複数の上記奇数画像データと偶数画像データをそれぞれアナログ画像信号に変換する複数のデジタル／アナログ変換器と、上記垂直同期信号を受けて、上記複数のデジタル／アナログ変換器から出力されたアナログ信号が供給される第３の伝送経路を切替えて上記第４の伝送経路に出力する第２の切替回路と、上記第１の伝送経路に伝送された複数の奇数画像データと偶数画像データが所定の確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力し、上記複数のデジタル／アナログ変換器から出力された各アナログ画像信号が上記第３の伝送経路と上記第２の切替回路を介して伝送されるべき上記あらかじめ決められた第４の複数の伝送経路へ伝送されるように上記垂直同期信号を上記第２の切替回路に出力する切替制御回路と備えた変換回路とを有する。
【００２０】
また、本発明では、上記切替制御回路は、上記複数の伝送経路に伝送された複数のデジタル画像信号が略同じ確率で上記複数のデジタル／アナログ変換器に入力されるように上記垂直同期信号を上記第１の切替回路に出力する。
【００２１】
また、本発明では、上記切替制御回路は、画像用垂直同期信号により切り替えられる。
【００２２】
また、本発明では、上記信号処理回路は、画像データを１水平ライン内の奇数画素データと偶数画素データに分離する。
【００２３】
また、本発明では、上記信号処理回路は、画像データを奇数ラインと偶数ラインに分離する。
【００２４】
また、本発明では、上記切替制御回路は、画像用垂直同期信号に同期して上記第１の切替信号および第２の切替信号の出力レベルを切り替える。
【００２６】
また、本発明では、信号処理回路で画像信号を奇数画像データと偶数画像データに分離し、切替制御回路で、画像用水平同期信号の出力レベルを切り替える場合に、切替制御回路は、さらに画像用垂直同期信号の出力レベルを反転させる。
【００２７】
本発明によれば、複数のデジタル信号、たとえばデジタル奇数画像データおよび偶数画像データが第１の切替回路に入力される。
このとき、切替制御回路では、第１の伝送経路に伝送された複数のデジタル信号が所定の確率、たとえば略同じ確率で、複数のＤ／Ａ変換器に入力されるように垂直同期信号が生成されて第１の切替回路に供給される。
垂直同期信号を受けた第１の切替回路では、第１の伝送経路に伝送された複数のデジタル信号が所定の確率で、複数のＤ／Ａ変換器に入力されるように第１の伝送経路の切り替えが行われ、切り替えられて第２の伝送経路に伝送されたデジタル信号は、それぞれＤ／Ａ変換器に入力される。
各Ｄ／Ａ変換器では、デジタル信号がそれぞれアナログ信号に変換されて第２の切替回路に出力される。
このとき、切替制御回路では、複数のＤ／Ａ変換器から出力された各アナログ信号が伝送されるべきあらかじめ決められた第４の伝送経路へ伝送されるように垂直同期信号が第２の切替回路に出力される。
垂直同期信号を受けた第２の切替回路では、複数のＤ／Ａ変換器から出力された各アナログ信号が伝送されるべきあらかじめ決められた第４の伝送経路へ伝送されるように第３の伝送経路の切り替えが行われる。
そして、第２の切替回路により伝送されるべきあらかじめ決められた第４の伝送経路へ伝送されたアナログ信号は、たとえば画像表示部の駆動回路にそれぞれ供給される。これにより、入力画像データに応じた画像が表示部に表示される。
この画像が表示される表示部の画面は、変換回路において、不均一な各Ｄ／Ａ変換器のリニアリティが、厳密に揃えるような調整を行うことなく一様に揃うことから、ｎ画素毎の筋が目立たないような一様な画面となる。
【００２９】
【発明の実施の形態】
以下、図面を参照しながら本発明を実施形態について説明する。
【００３０】
第１実施形態
本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第１の実施形態を示すブロック図である。
【００３１】
この表示装置１００は、図１に示すように、Ａ／Ｄ変換器１０１、信号処理回路１０２、第１の切替回路としてのデジタルパス切替回路１０３、Ｄ／Ａ変換器１０４，１０５、第２の切替回路としてのアナログ信号切替回路１０６、ＬＣＤ駆動回路１０７，１０８、駆動系を含むＬＣＤパネル１０９、クロック発振回路１１０、タイミングジェネレータ１１１、および切替制御回路１１２により構成されている。
そして、第１の切替回路としてのデジタルパス切替回路１０３、Ｄ／Ａ変換器１０４，１０５、第２の切替回路としてのアナログ信号切替回路１０６、および切替制御回路１１２により、本発明に係る変換回路が構成されている。
この表示装置１００においては、Ａ／Ｄ変換器１０１と信号処理回路１０２は、入力端子ＴHIN から入力された水平同期ＨSYNCに同期して発振するクロック発振回路１１０によるクロック信号ＣＬＫに同期して動作する。
また、信号処理回路１０２、Ｄ／Ａ変換器１０４，１０５、ＬＣＤ駆動回路１０７，１０８、およびＬＣＤパネル２７は、タイミングジェネレータ２９により生成されるタイミング信号ＳＴＭに同期して動作する。
【００３２】
Ａ／Ｄ変換器１０１は、入力端子ＴSIN に入力されたアナログ画像信号ＡＩＭをデジタル信号ＤＧ１０１に変換して、信号処理回路１０２に出力する。
【００３３】
信号処理回路１０２は、入力したデジタル画像信号ＤＧ１０１に対して、ホワイトバランス、コントラスト、ブライト、ガンマ補正、さらに、画素数変換等の処理を行う。
また、信号処理回路２２は、ＬＣＤ駆動回路に入力するアナログ信号の周波数帯域を下げるため（本実施形態では１／２）、デジタル信号処理を施した画像信号を奇数画素データＯＤ１０２と偶数画素データＥＤ１０２に分離して、それぞれ異なるデジタルパス（伝送経路）ＤＰ１０１，ＤＰ１０２に出力する。
なお、このデジタルパス（伝送経路）ＤＰ１０１，ＤＰ１０２を伝送される奇数画素データおよび偶数画素データは、後述するように、あらかじめ決められたパスＡＰ１０３，ＡＰ１０４を伝送されて、それぞれ対応するＬＣＤ駆動回路１０７，１０８に供給される。
【００３４】
デジタルパス切替回路１０３は、２つの第１および第２の回路入力端子ＴIN11，ＴIN12、および２つの第１および第２の回路出力端子ＴOUT11 ，ＴOUT12 を有し、切替制御回路１１２による第１の切替信号ＳＳＷ１の入力レベルに応じて、デジタルパスＤＰ１０１に接続された第１の回路入力端子ＴIN11をデジタルパスＤＰ１０３に接続された第１の回路出力端子ＴOUT11 またはデジタルパスＤＰ１０４に接続された第２の回路出力端子ＴOUT12 に接続し、デジタルパスＤＰ１０２に接続された第２の回路入力端子ＴIN12を第２の回路出力端子ＴOUT12 または第１の回路出力端子ＴOUT11 に接続する。
本実施形態では、デジタルパス切替回路１０３は、第１の切替信号ＳＳＷ１がローレベルのときは第１の回路入力端子ＴIN11と第１の回路出力端子ＴOUT11 を接続するとともに、第２の回路入力端子ＴIN12と第２の回路出力端子ＴOUT12 を接続し、第１の切替信号ＳＳＷ１がハイレベルのときは第１の回路入力端子ＴIN11と第２の回路出力端子ＴOUT12 を接続するとともに、第２の回路入力端子ＴIN12と第１の回路出力端子ＴOUT11 を接続する。
すなわち、デジタルパス切替回路１０３は、第１の切替信号ＳＳＷ１がローレベルのときはデジタルパスＤＰ１０１を伝送された奇数画素データをデジタルパスＤＰ１０３に伝送させ、デジタルパスＤＰ１０２を伝送された偶数画素データをデジタルパスＤＰ１０４に伝送させ、第１の切替信号ＳＳＷ１がハイレベルのときはデジタルパスＤＰ１０１を伝送された奇数画素データをデジタルパスＤＰ１０４に伝送させ、デジタルパスＤＰ１０２を伝送された偶数画素データをデジタルパスＤＰ１０３に伝送させる。
【００３５】
図２は、デジタルパス切替回路１０３の構成例を示す回路図である。
このデジタルパス回路１０３は、２入力１出力の２つのセレクタ１０３１、および１０３２により構成されている。
【００３６】
セレクタ１０３１は、第１入力端子Ａが第１の回路入力端子ＴIN11に接続され、第２入力端子Ｂが第２の回路入力端子ＴIN12に接続され、出力端子Ｙが第１の回路出力端子ＴOUT11 に接続され、端子Ｓが第１の切替信号ＳＳＷ１の入力ラインに接続されている。
そして、セレクタ１０３１は、端子Ｓに入力される第１の切替信号ＳＳＷ１がローレベルのときは第１入力端子Ａに入力される奇数画素データを出力端子Ｙから第１の回路出力端子ＴOUT11 に出力し、第１の切替信号ＳＳＷ１がハイレベルのときは第２入力端子Ｂに入力される偶数画素データを出力端子Ｙから第１の回路出力端子ＴOUT11 に出力する。
【００３７】
セレクタ１０３２は、第１入力端子Ａが第２の回路入力端子ＴIN12に接続され、第２入力端子Ｂが第１の回路入力端子ＴIN11に接続され、出力端子Ｙが第２の回路出力端子ＴOUT12 に接続され、端子Ｓが第１の切替信号ＳＳＷ１の入力ラインに接続されている。
そして、セレクタ１０３２は、端子Ｓに入力される第１の切替信号ＳＳＷ１がローレベルのときは第１入力端子Ａに入力される偶数画素データを出力端子Ｙから第２の回路出力端子ＴOUT12 に出力し、第１の切替信号ＳＳＷ１がハイレベルのときは第２入力端子Ｂに入力される奇数画素データを出力端子Ｙから第２の回路出力端子ＴOUT12 に出力する。
【００３８】
Ｄ／Ａ変換器１０４は、デジタルパス切替回路１０３の第１の回路出力端子ＴOUT11 からデジタルパスＤＰ１０３に伝送される奇数画素データまたは偶数画素データをアナログ信号Ｓ１０４に変換して、アナログ信号切替回路１０６に接続されたパスＡＰ１０１に伝送させる。
【００３９】
Ｄ／Ａ変換器１０５は、デジタルパス切替回路１０３の第２の回路出力端子ＴOUT12 からデジタルパスＤＰ１０４に伝送される偶数画素データまたは奇数画素データをアナログ信号Ｓ１０５に変換して、アナログ信号切替回路１０６に接続されたパスＡＰ１０２に伝送させる。
【００４０】
アナログ信号切替回路１０６は、２つの第１および第２の回路入力端子ＴIN21，ＴIN22、および２つの第１および第２の回路出力端子ＴOUT21 ，ＴOUT22 を有し、切替制御回路１１２による第２の切替信号ＳＳＷ２の入力レベルに応じて、パスＡＰ１０１に接続された第１の回路入力端子ＴIN21をパスＡＰ１０３に接続された第１の回路出力端子ＴOUT21 またはパスＡＰ１０４に接続された第２の回路出力端子ＴOUT22 に接続し、パスＡＰ１０２に接続された第２の回路入力端子ＴIN22を第２の回路出力端子ＴOUT22 または第１の回路出力端子ＴOUT21 に接続する。
本実施形態では、アナログ信号切替回路１０６は、第２の切替信号ＳＳＷ２がローレベルのときは第１の回路入力端子ＴIN21と第１の回路出力端子ＴOUT21 を接続するとともに、第２の回路入力端子ＴIN22と第２の回路出力端子ＴOUT22 を接続し、第２の切替信号ＳＳＷ２がハイレベルのときは第１の回路入力端子ＴIN21と第２の回路出力端子ＴOUT22 を接続するとともに、第２の回路入力端子ＴIN22と第１の回路出力端子ＴOUT21 を接続する。
すなわち、アナログ信号切替回路１０６は、第２の切替信号ＳＳＷ２がローレベルのときはパスＡＰ１０１を伝送されたアナログ奇数画素データＳ１０４をＯＡ１０６としてパスＡＰ１０３に伝送させ、パスＡＰ１０２を伝送されたアナログ偶数画素データをＥＡ１０６としてパスＡＰ１０４に伝送させ、第２の切替信号ＳＳＷ２がハイレベルのときはパスＡＰ１０１を伝送されたアナログ偶数画素データＳ１０４をＥＡ１０６としてパスＡＰ１０４に伝送させ、パスＡＰ１０２を伝送されたアナログ奇数画素データＳ１０５をＯＡ１０６としてパスＡＰ１０３に伝送させる。
【００４１】
図３は、アナログ信号切替回路１０６の構成例を示す回路図である。
このアナログ信号切替回路１０６は、アナログスイッチとしての転送ゲートＴＧ１１〜ＴＧ１４、およびインバータＩＮＶ１１により構成されている。
【００４２】
転送ゲートＴＧ１１は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１とｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１のソース・ドレイン同士がそれぞれ接続されて構成され、一方の接続点が第１の回路入力端子ＴIN21に接続され、他方の接続点が第１の回路入力端子ＴOUT21 に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１１のゲートが第２の切替信号ＳＳＷ２の入力レベルを反転させるインバータＩＮＶ１１の出力端子に接続され、ＰＭＯＳトランジスタＰＴ１１のゲートが第２の切替信号ＳＳＷ２の入力ラインに接続されている。
したがって、転送ゲートＴＧ１１は、第２の切替信号ＳＳＷ２がローレベルのときは、導通状態に保持され、第１の回路入力端子ＴIN21に入力されたアナログ信号Ｓ１０４、具体的には、奇数画素データを第１の回路出力端子ＴOUT21 に転送する。
一方、転送ゲートＴＧ１１は、第２の切替信号ＳＳＷ２がハイレベルのときは、非導通状態に保持され、第１の回路入力端子ＴIN21に入力されたアナログ信号Ｓ１０４、具体的には、偶数画素データを第１の回路出力端子ＴOUT21 に転送しない。
【００４３】
転送ゲートＴＧ１２は、ＮＭＯＳトランジスタＮＴ１２とＰＭＯＳトランジスタＰＴ１２のソース・ドレイン同士がそれぞれ接続されて構成され、一方の接続点が第２の回路入力端子ＴIN22に接続され、他方の接続点が第１の回路入力端子ＴOUT21 に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１２のゲートが第２の切替信号ＳＳＷ２の入力ラインに接続され、ＰＭＯＳトランジスタＰＴ１２のゲートが第２の切替信号ＳＳＷ２の入力レベルを反転させるインバータＩＮＶ１１の出力端子に接続されている。
したがって、転送ゲートＴＧ１２は、第２の切替信号ＳＳＷ２がローレベルのときは、非導通状態に保持され、第２の回路入力端子ＴIN22に入力されたアナログ信号Ｓ１０４、具体的には、偶数画素データを第１の回路出力端子ＴOUT21 に転送しない。
一方、転送ゲートＴＧ１２は、第２の切替信号ＳＳＷ２がハイレベルのときは、導通状態に保持され、第２の回路入力端子ＴIN22に入力されたアナログ信号Ｓ１０４、具体的には、奇数画素データを第１の回路出力端子ＴOUT21 に転送する。
【００４４】
転送ゲートＴＧ１３は、ＮＭＯＳトランジスタＮＴ１３とＰＭＯＳトランジスタＰＴ１３のソース・ドレイン同士がそれぞれ接続されて構成され、一方の接続点が第２の回路入力端子ＴIN22に接続され、他方の接続点が第２の回路入力端子ＴOUT22 に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１３のゲートが第２の切替信号ＳＳＷ２の入力レベルを反転させるインバータＩＮＶ１１の出力端子に接続され、ＰＭＯＳトランジスタＰＴ１３のゲートが第２の切替信号ＳＳＷ２の入力ラインに接続されている。
したがって、転送ゲートＴＧ１３は、第２の切替信号ＳＳＷ２がローレベルのときは、導通状態に保持され、第２の回路入力端子ＴIN22に入力されたアナログ信号Ｓ１０４、具体的には、偶数画素データを第２の回路出力端子ＴOUT22 に転送する。
一方、転送ゲートＴＧ１３は、第２の切替信号ＳＳＷ２がハイレベルのときは、非導通状態に保持され、第２の回路入力端子ＴIN22に入力されたアナログ信号Ｓ１０４、具体的には、奇数画素データを第２の回路出力端子ＴOUT22 に転送しない。
【００４５】
転送ゲートＴＧ１４は、ＮＭＯＳトランジスタＮＴ１４とＰＭＯＳトランジスタＰＴ１４のソース・ドレイン同士がそれぞれ接続されて構成され、一方の接続点が第１の回路入力端子ＴIN21に接続され、他方の接続点が第２の回路入力端子ＴOUT22 に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１４のゲートが第２の切替信号ＳＳＷ２の入力ラインに接続され、ＰＭＯＳトランジスタＰＴ１４のゲートが第２の切替信号ＳＳＷ２の入力レベルを反転させるインバータＩＮＶ１１の出力端子に接続されている。
したがって、転送ゲートＴＧ１４は、第２の切替信号ＳＳＷ２がローレベルのときは、非導通状態に保持され、第１の回路入力端子ＴIN21に入力されたアナログ信号Ｓ１０４、具体的には、奇数画素データを第２の回路出力端子ＴOUT22 に転送しない。
一方、転送ゲートＴＧ１４は、第２の切替信号ＳＳＷ２がハイレベルのときは、導通状態に保持され、第１の回路入力端子ＴIN21に入力されたアナログ信号Ｓ１０４、具体的には、偶数画素データを第２の回路出力端子ＴOUT22 に転送する。
【００４６】
本実施形態においては、信号処理回路１０２で分離され、デジタルパスＤＰ１０１に伝送された奇数画素データは、変換回路のデジタルパス切替回路１０３で伝送パスの切り替えが行われて、Ｄ／Ａ変換器１０４またＤ／Ａ変換器１０５でアナログ信号に変換されたとしても、アナログ切替信号回路１０６を介して、必ず奇数画素データを処理しＬＣＤパネルを駆動するＬＣＤ駆動回路１０７に接続されたパスＡＰ１０３に伝送される。すなわち、デジタルパスＤＰ１０１に伝送された奇数画素データは、変換回路を介してあらかじめ決められた伝送されるべきパスＡＰ１０３に伝送される。
同様に、信号処理回路１０２で分離され、デジタルパスＤＰ１０２に伝送された偶数画素データは、変換回路のデジタルパス切替回路１０３で伝送パスの切り替えが行われて、Ｄ／Ａ変換器１０５またＤ／Ａ変換器１０４でアナログ信号に変換されたとしても、アナログ切替信号回路１０６を介して、必ず偶数画素データを処理しＬＣＤパネルを駆動するＬＣＤ駆動回路１０８に接続されたパスＡＰ１０４に伝送される。すなわち、デジタルパスＤＰ１０２に伝送された偶数画素データは、変換回路を介してあらかじめ決められた伝送されるべきパスＡＰ１０４に伝送される。
【００４７】
ＬＣＤ駆動回路１０７は、パスＡＰ１０３を伝送されたアナログ奇数画素データを受けてＬＣＤパネル１０９の分割された奇数ブロックを駆動して画像を表示させる。
【００４８】
ＬＣＤ駆動回路１０８は、パスＡＰ１０４を伝送されたアナログ偶数画素データを受けてＬＣＤパネル１０９の分割された偶数ブロックを駆動して画像を表示させる。
【００４９】
表示部としてのＬＣＤパネル２７は、たとえば奇数画素ブロックと偶数画素ブロックの２ブロックに分割された形態で、ＬＣＤ駆動回路１０７およびＬＣＤ駆動回路１０８により駆動され、入力アナログ画像データＡＩＭに応じた画像を表示する。
【００５０】
タイミングジェネレータ１１１は、自身でＬＣＤ駆動用水平同期信号ＨSYNCおよび垂直同期信号ＶSYNCを生成し、さらにタイミング信号ＴＭを生成してＤ／Ａ変換器１０４，１０５、ＬＣＤ駆動回路１０７，１０８、ＬＣＤパネル１０９に供給するとともに、切替制御回路１１２に、水平同期信号ＨSYNCおよび垂直同期信号ＶSYNCのうち少なくとも垂直同期信号ＶSYNCを供給する。
【００５１】
切替制御回路１１２は、たとえばタイミングジェネレータ１１１による垂直同期信号ＶSYNCに同期し、かつ垂直同期信号ＶSYNCの入力毎にそのレベルを切り替えた第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２を生成し、第１の切替信号ＳＳＷ１をデジタルパス切替回路１０３に出力し、第１の切替信号ＳＳＷ１と同レベルの第２の切替回路ＳＳＷ２をアナログ信号切替回路１０６に出力する。
切替制御回路１１２は、垂直同期信号ＶSYNCを入力すると、まずローレベルの第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２を次の垂直同期信号ＶSYNCを入力するまで出力し、次の垂直同期信号ＶSYNCを入力するとハイレベルの第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２を次の垂直同期信号ＶSYNCを入力するまで出力する。
このように、切替制御回路１１２は、垂直同期信号ＶSYNC毎に、第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２のレベルを切り替えて、デジタルパス切替回路１０３とアナログ信号切替回路１０６とを同期して切り替えている。
【００５２】
換言すれば、切替制御回路１１２は、信号処理回路１０２で分離されたでデジタル奇数画素データと偶数画素データが、略同じ確率でＤ／Ａ変換器１０４および１０５に入力されるように第１の切替信号ＳＳＷ１を生成し出力している。
かつ、切替制御回路１１２は、Ｄ／Ａ変換器１０４および１０５でアナログ信号に変換された奇数画素データは、必ずあらかじめ決められた伝送されるべきパスＡＰ１０３に伝送されてＬＣＤ駆動回路１０７で処理され、Ｄ／Ａ変換器１０４および１０５でアナログ信号に変換された偶数画素データは、必ずあらかじめ決められた伝送されるべきパスＡＰ１０４に伝送されてＬＣＤ駆動回路１０８で処理されように第２の切替信号ＳＳＷ２を生成し出力している。
【００５３】
次に、上記構成による動作を図４のタイミングチャートに関連付けて説明する。
入力端子ＴSIN に入力されたアナログ画像信号ＡＩＭは、Ａ／Ｄ変換器１０１でデジタル信号ＤＧ１０１に変換されて、信号処理回路２２に入力される。
信号処理回路１０２においては、入力したデジタル画像信号に対して、ホワイトバランス、コントラスト、ブライト、ガンマ補正、さらに、画素数変換等の処理が行われる。
また、信号処理回路１０２では、ＬＣＤ駆動回路に入力するアナログ信号の周波数帯域を下げるため、デジタル信号処理が施された画像信号は、奇数画素データＯＤ１０２と偶数画素データＥＤ１０２に分離される。
そして、図４（Ｅ）に示すように、分離された奇数画素データＯＤ１０２は、デジタルパスＤＰ１０１を伝送されてデジタルパス切替回路１０３の第１の回路入力端子ＴIN11に入力される。
一方、図４（Ｆ）に示すように、分離された偶数画素データＥＤ１０２は、デジタルパスＤＰ１０２を伝送されてデジタルパス切替回路１０３の第２の回路入力端子ＴIN12に入力される。
【００５４】
また、タイミングジェネレータ１１１においては、図４（Ａ），（Ｂ）に示すように、ＬＣＤ駆動用水平同期信号ＨSYNCおよび垂直同期信号ＶSYNCが生成され、切替制御回路１１２に供給される。
切替制御回路１１２では、入力した垂直同期信号ＶSYNCに同期して、まず図４（Ｃ），（Ｄ）に示すように、ローレベルの第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２が生成され、第１の切替信号ＳＳＷ１がデジタルパス切替回路１０３に、第２の切替信号ＳＳＷ２がアナログ信号切替回路１０６に、次の垂直同期信号ＶSYNCが入力されるまでローレベルのままで出力される。
【００５５】
ローレベルの第１の切替信号ＳＳＷ１が供給されたデジタルパス切替回路１０３では、第１の回路入力端子ＴIN11と第１の回路出力端子ＴOUT11 が接続されるとともに、第２の回路入力端子ＴIN12と第２の回路出力端子ＴOUT12 が接続される。
これにより、図４（Ｇ）に示すように、デジタルパスＤＰ１０１に伝送されたデジタル奇数画素データＯＤ１０２がデジタルパスＤＰ１０３に伝送されてＤ／Ａ変化器１０４に入力され、図４（Ｈ）に示すように、デジタルパスＤＰ１０２を伝送されたデジタル偶数画素データＥＤ１０２がデジタルパスＤＰ１０４に伝送されてＤ／Ａ変換器１０５に入力される。
【００５６】
Ｄ／Ａ変換器１０４では、デジタルパス切替回路１０３の第１の回路出力端子ＴOUT11 からデジタルパスＤＰ１０３に伝送された奇数画素データがアナログ信号Ｓ１０４に変換され、図４（Ｉ）に示すように、このアナログ奇数画素データＳ１０４はパスＡＰ１０１を伝送されて、アナログ信号切替回路１０６の第１の回路入力端子ＴIN21に入力される。
また、Ｄ／Ａ変換器１０５では、デジタルパス切替回路１０３の第２の回路出力端子ＴOUT12 からデジタルパスＤＰ１０４に伝送された偶数画素データがアナログ信号Ｓ１０５に変換され、図４（Ｊ）に示すように、このアナログ偶数画素データＳ１０５がパスＡＰ１０２に伝送されて、アナログ信号切替回路１０６の第２の回路入力端子ＴIN22に入力される。
【００５７】
このとき上述したように、アナログ信号切替回路１０６には、ローレベルの第２の切替信号ＳＳＷ２が供給されている。
このように、ローレベルの第２の切替信号ＳＳＷ２が供給されたアナログ信号切替回路１０６では、第１の回路入力端子ＴIN21と第１の回路出力端子ＴOUT21 が接続されるとともに、第２の回路入力端子ＴIN22と第２の回路出力端子ＴOUT22 が接続される。
これにより、図４（Ｋ）に示すように、パスＡＰ１０１を伝送されたアナログ奇数画素データＳ１０４がＯＡ１０６としてパスＡＰ１０３に伝送されてＬＣＤ駆動回路１０７に入力され、図４（Ｌ）に示すように、パスＡＰ１０２を伝送されたアナログ偶数画素データがＥＡ１０６としてパスＡＰ１０４に伝送されてＬＣＤ駆動回路１０８に入力される。
【００５８】
ＬＣＤ駆動回路１０７では、パスＡＰ１０３を伝送されたアナログ奇数画素データを受けてＬＣＤパネル１０９の分割された奇数画素ブロックが駆動され、また、ＬＣＤ駆動回路１０８では、パスＡＰ１０４を伝送されたアナログ偶数画素データを受けてＬＣＤパネル１０９の分割された偶数画素ブロックが駆動されて、入力アナログ画像データＡＩＭに応じた画像が表示される。
【００５９】
そして、図４（Ａ）に示すように、タイミングジェネレータ１１１で生成された次の垂直同期信号ＶSYNCが切替制御回路１１２に入力されると、切替制御回路１１２では、図４（Ｃ），（Ｄ）に示すように、第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２がローレベルからハイレベルに切り替えられて、デジタルパス切替回路１０３およびアナログ信号切替回路１０６にそれぞれ出力される。なお、第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２は次の垂直同期信号ＶSYNCが入力されるまでハイレベルのままで出力される。
【００６０】
ハイレベルの第１の切替信号ＳＳＷ１が供給されたデジタルパス切替回路１０３では、第１の回路入力端子ＴIN11と第２の回路出力端子ＴOUT12 が接続されるとともに、第２の回路入力端子ＴIN12と第１の回路出力端子ＴOUT11 が接続される。
これにより、図４（Ｇ）に示すように、デジタルパスＤＰ１０１に伝送されたデジタル奇数画素データＯＤ１０２がデジタルパスＤＰ１０４に伝送されてＤ／Ａ変化器１０５に入力され、図４（Ｈ）に示すように、デジタルパスＤＰ１０２を伝送されたデジタル偶数画素データＥＤ１０２がデジタルパスＤＰ１０３に伝送されてＤ／Ａ変換器１０４に入力される。
【００６１】
Ｄ／Ａ変換器１０４では、デジタルパス切替回路１０３の第１の回路出力端子ＴOUT11 からデジタルパスＤＰ１０３に伝送された偶数画素データがアナログ信号Ｓ１０４に変換され、図４（Ｉ）に示すように、このアナログ偶数画素データＳ１０４はパスＡＰ１０１を伝送されて、アナログ信号切替回路１０６の第１の回路入力端子ＴIN21に入力される。
また、Ｄ／Ａ変換器１０５では、デジタルパス切替回路１０３の第２の回路出力端子ＴOUT12 からデジタルパスＤＰ１０４に伝送された奇数画素データがアナログ信号Ｓ１０５に変換され、図４（Ｊ）に示すように、このアナログ奇数画素データＳ１０５がパスＡＰ１０２に伝送されて、アナログ信号切替回路１０６の第２の回路入力端子ＴIN22に入力される。
【００６２】
このとき上述したように、アナログ信号切替回路１０６には、ハイレベルの第２の切替信号ＳＳＷ２が供給されている。
このように、ハイレベルの第２の切替信号ＳＳＷ２が供給されたアナログ信号切替回路１０６では、第１の回路入力端子ＴIN21と第２の回路出力端子ＴOUT22 が接続されるとともに、第２の回路入力端子ＴIN22と第１の回路出力端子ＴOUT21 が接続される。
これにより、図４（Ｋ）に示すように、パスＡＰ１０２を伝送されたアナログ奇数画素データＳ１０５がＯＡ１０６としてパスＡＰ１０３に伝送され、ＬＣＤ駆動回路１０７に入力され、図４（Ｌ）に示すように、パスＡＰ１０１を伝送されたアナログ偶数画素データがＥＡ１０６としてパスＡＰ１０４に伝送され、ＬＣＤ駆動回路１０８に入力される。
【００６３】
ＬＣＤ駆動回路１０７では、パスＡＰ１０３を伝送されたアナログ奇数画素データを受けてＬＣＤパネル１０９の分割された奇数画素ブロックが駆動され、また、ＬＣＤ駆動回路１０８では、パスＡＰ１０４を伝送されたアナログ偶数画素データを受けてＬＣＤパネル１０９の分割された偶数画素ブロックが駆動されて、入力アナログ画像データＡＩＭに応じた画像が表示される。
【００６４】
このように、本第１の実施形態では、垂直同期信号ＶSYNC毎に、デジタルパス切替回路１０３とアナログ信号切替回路１０６を同期して切替えていることから、表示部としてのＬＣＤパネル１０９には、図５（Ａ）と（Ｂ）に示すような画面が、１画面毎の交互に表示されることになる。
これは、ある画素についてみると、Ｄ／Ａ変換処理したＤ／Ａ変換器１０４，１０５が、１画面毎に入れ替わっている。
そのため、誤差が時間軸で積分され平均化するので、Ｄ／Ａ変換器１０４，１０５の出力レベル差による特定のパターンが見えにくくなる。
【００６５】
以上説明したように、本第１の実施形態によれば、第１の切替信号ＳＳＷ１がローレベルのときはデジタルパスＤＰ１０１を伝送された奇数画素データをデジタルパスＤＰ１０３に伝送させ、デジタルパスＤＰ１０２を伝送された偶数画素データをデジタルパスＤＰ１０４に伝送させ、第１の切替信号ＳＳＷ１がハイレベルのときはデジタルパスＤＰ１０１を伝送された奇数画素データをデジタルパスＤＰ１０４に伝送させ、デジタルパスＤＰ１０２を伝送された偶数画素データをデジタルパスＤＰ１０３に伝送させるデジタルパス切替回路１０３と、第２の切替信号ＳＳＷ２がローレベルのときはＤ／Ａ変換器１０４によりパスＡＰ１０１を伝送されたアナログ奇数画素データＳ１０４をＯＡ１０６としてパスＡＰ１０３に伝送させ、Ｄ／Ａ変換器１０５によりパスＡＰ１０２を伝送されたアナログ偶数画素データをＥＡ１０６としてパスＡＰ１０４に伝送させ、第２の切替信号ＳＳＷ２がハイレベルのときはＤ／Ａ変換器１０４によりパスＡＰ１０１を伝送されたアナログ偶数画素データＳ１０４をＥＡ１０６としてパスＡＰ１０４に伝送させ、Ｄ／Ａ変換器１０５によりパスＡＰ１０２を伝送されたアナログ奇数画素データＳ１０５をＯＡ１０６としてパスＡＰ１０３に伝送させるアナログ信号切替回路１０６と、垂直同期信号ＶSYNC毎に、第１の切替信号ＳＳＷ１と第２の切替回路ＳＳＷ２のレベルを切り替えて、デジタルパス切替回路１０３とアナログ信号切替回路１０６とを同期して切り替える切替制御回路１１２とを設けたので、Ｄ／Ａ変換処理するＤ／Ａ変換器１０４，１０５を１画面毎に入れ替えることができ、その結果、黒レベルと１００％白レベルを揃えリニアリティを厳密に揃えるような調整を行うことなく、また、温度特性等の影響を受けたとしても両Ｄ／Ａ変換器１０４，１０５の特性誤差を時間軸で積分し平均化することができる。
したがって、Ｄ／Ａ変換器１０４，１０５の出力レベル差による特定のパターンが見えにくくなり、画面に現出する２画素毎の筋が目立たないような一様な画面を実現できる表示装置を提供することができる利点がある。
【００６６】
第２実施形態
図６は、本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第２の実施形態を示すブロック図である。
【００６７】
本第２の実施形態が上述した第１の実施形態と異なる点は、切替制御回路１１２Ａが垂直同期信号ＶSYNC毎に、第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２のレベルを反転させ、かつ、水平同期信号ＨSYNC毎に第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２のレベルを切り替えて、水平同期信号ＨSYNC毎にデジタルバス切替回路１０３とアナログ信号切替回路１０６を同期して切替えていることにある。
その他の構成は、第１の実施形態と同様である。
【００６８】
図７は、図６の表示装置のタイミングチャートである。
図７に示すように、本第２の実施形態では、図７（Ａ）〜（Ｄ）に示すように、水平同期信号ＨSYNC毎に第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２のレベルを切り替えて、１ライン毎にデジタルバス切替回路１０３とアナログ信号切替回路１０６を同期して切り替え、かつ、デジタルバス切替回路１０３とアナログ信号切替回路１０６を切り替えさせる第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２の始めのレベルを垂直同期信号ＶSYNC毎に、逆にしている（反転させている）。
【００６９】
このような制御を行うことにより、表示部としてのＬＣＤパネル１０９には、図８（Ａ）および（Ｂ）に示すような画面が、１画面毎の交互に表示されることになる。
【００７０】
本第２の実施形態に場合も、上述した第１の実施形態と同様に、ある画素についてみると、Ｄ／Ａ変換処理したＤ／Ａ変換器１０４，１０５が、１画面毎に入れ替わっている。
そのため、誤差が時間軸で積分され平均化するので、Ｄ／Ａ変換器１０４，１０５の出力レベル差による特定のパターンが見えにくくなる。
本第２の実施形態によれば、第１の実施形態に比較して、Ｄ／Ａ変換器１０４，１０５の出力レベル差による特定のパターンがさらに見えにくくなる利点がある。
【００７１】
第３実施形態
図９は、本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第３の実施形態を示すブロック図である。
【００７２】
本第３の実施形態が上述した第１の実施形態と異なる点は、奇数画素データおよび偶数画素データに分離して出力する代わりに、信号処理回路１０２Ａで、奇数ラインと偶数ラインとに分離して、それぞれデジタルパスＤＰ１０１，ＤＰ１０２に伝送させるようにしたことにある。
その他の構成は上述した第１の実施形態と同様である。
【００７３】
図１０は、図９の表示装置のタイミングチャートである。
図１０に示すように、本第２の実施形態では、図１０（Ａ）〜（Ｄ）に示すように、垂直同期信号ＶSYNC毎に第１の切替信号ＳＳＷ１および第２の切替信号ＳＳＷ２のレベルを切り替え、デジタルバス切替回路１０３とアナログ信号切替回路１０６を同期して切替えている。
【００７４】
本第３の実施形態の場合、表示部としてのＬＣＤパネル１０９には、図１１（Ａ）および（Ｂ）に示すような画面が、１画面毎の交互に表示されることになる。
【００７５】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００７６】
なお、上述した各実施形態では、Ｄ／Ａ変換器を２個用いた場合を例に説明したが、本発明は、これに限定されるものではなく、さらに多くのＤ／Ａ変換器を用いた場合にも適用できることはいうまでもない。
たとえば、Ｄ／Ａ変換器を４個用いて、奇数偶数画素分離処理を行う場合には、表示部としてのＬＣＤパネル１０９には、図１２（Ａ），（Ｂ）、さらには図１３（Ａ），（Ｂ）に示すような画面が、１画面毎の順次に表示されることになる。
【００７７】
この場合も、上述した第１の実施形態と同様に、ある画素についてみると、Ｄ／Ａ変換処理した４つのＤ／Ａ変換器が、１画面毎に入れ替わり、誤差が時間軸で積分され平均化するので、４つのＤ／Ａ変換器の出力レベル差による特定のパターンが見えにくくなる。
【００７８】
図１４には、ｎ個のＤ／Ａ変換器を用いた回路例を示す。
この場合、切替制御回路１１２Ｂは、画面の各々の画素についてｎ個のＤ／Ａ変換器を同じ確立で使用するようにデジタルバス切替回路１０３Ａとアナログ信号切替回路１０６Ａを同期して切替える。
この場合も上述した各実施形態の効果と同様の効果を得ることができる。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、Ｄ／Ａ変換処理する複数のＤ／Ａ変換器を１画面毎に入れ替えることができる。
その結果、黒レベルと１００％白レベルを揃えリニアリティを厳密に揃えるような調整を行うことなく、また、温度特性等の影響を受けたとしても複数のＤ／Ａ変換器の特性誤差を時間軸で積分し平均化することができる。
したがって、複数のＤ／Ａ変換器の出力レベル差による特定のパターンが見えにくくなり、画面に現出するｎ画素毎の筋が目立たないような一様な画面を実現できる表示装置を提供することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第１の実施形態を示すブロック図である。
【図２】本発明に係るデジタルパス切替回路の構成例を示す回路図である。
【図３】本発明に係るアナログ信号切替回路の構成例を示す回路図である。
【図４】第１の実施形態の動作を説明するためのタイミングチャートである。
【図５】第１の実施形態に係る表示装置の表示画面を説明するための図である。
【図６】本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第２の実施形態を示すブロック図である。
【図７】図６の装置のタイミングチャートである。
【図８】第２の実施形態に係る表示装置の表示画面を説明するための図である。
【図９】本発明に係る変換回路を適用した画像処理装置を含む液晶表示装置の第３の実施形態を示すブロック図である。
【図１０】図９の装置のタイミングチャートである。
【図１１】第３の実施形態に係る表示装置の表示画面を説明するための図である。
【図１２】Ｄ／Ａ変換器を４個用いて奇数偶数画素分離処理を行う表示装置の表示画面を説明するための図である。
【図１３】Ｄ／Ａ変換器を４個用いて奇数偶数画素分離処理を行う表示装置の表示画面を説明するための図である。
【図１４】Ｄ／Ａ変換器をｎ個用いた表示装置の構成例を示すブロック図である。
【図１５】デジタル信号処理を行う表示装置の基本的な構成例を示すブロック図である。
【図１６】２つのＤ／Ａ変換器を用いて高解像度の表示装置に必要なアナログ回路の周波数帯域を下げるように構成した表示装置の構成例を示すブロック図である。
【図１７】図１６の装置に適用された２つのＤ／Ａ変換器の入力データに対する出力電圧特性例を示す図である。
【図１８】図１６の装置で水平方向の画素を分割してＤ／Ａを２個使用した場合の表示画面を示す図である。
【図１９】図１６の装置で垂直方向のラインを分割して、Ｄ／Ａを２個使用した場合の表示画面を示す図である。
【図２０】図１６の装置で水平方向の画素を分割してＤ／Ａを４個使用した場合の表示画面を示す図である。
【符号の説明】
１００，１００Ａ，１００Ｂ，１００Ｃ…表示装置、１０１…Ａ／Ｄ変換器、１０２…信号処理回路、１０３，１０３Ａ…デジタルパス切替回路、１０４，１０５，１０４−１〜１０４−ｎ…Ｄ／Ａ変換器、１０６，１０６Ａ…アナログ信号切替回路、１０７，１０８，１０７−１〜１０７−ｎ…ＬＣＤ駆動回路、１０９…ＬＣＤパネル、１１０…クロック発振回路、１１１１…タイミングジェネレータ、１１２，１１２Ａ，１１２Ｂ…切替制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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