(57)【特許請求の範囲】
【請求項１】
データの記憶されたレジスタブロックと、
前記レジスタブロックから出力されたデータを一時記憶するデータ書き込みブロックと、
前記データ書き込みブロックに記憶されたデータを前記レジスタブロックに読み出すデータ復元ブロックと、
を含み、ロジック・チップに組み込まれるレジスタにおいて、
前記データ書き込みブロックが、
データ書き込み線の信号が活性状態であることを条件として、前記レジスタブロックから出力される真と偽のデータを受けて、相補の信号を出力する２つの論理回路と、
前記データ書き込み線の信号が活性状態であることを条件としてオン状態となる第１のスイッチと、
前記相補の信号の論理状態によってオンまたはオフ状態となる複数のスイッチと、
それぞれの固定層の磁化の方向が互いに逆である第１および第２のＭＴＪ素子またはＧＭＲ素子であり、前記第１のスイッチがオン状態であることを条件として、前記相補の信号の論理状態に応じて自由層の磁化の方向が、第１または第２のＭＴＪ素子またはＧＭＲ素子のいずれか一方の固定層の磁化の方向と同一となるような電流が流される第１および第２のＭＴＪ素子またはＧＭＲ素子と、
からなり、
前記データ復元ブロックが、
直列接続された前記第１および第２のＭＴＪ素子またはＧＭＲ素子の抵抗部分と、
データ復元線の信号の活性化に応じて導通状態となり、前記抵抗部分同士の接続点をアースに接続するスイッチと、
前記直列接続の両端と電源間に接続された電流ミラー回路と、
前記直列接続の両端の電位の変化を検出して前記レジスタブロックにデータ復元信号として送出する回路とからなる、前記不揮発性の記憶素子がロジック・チップに含められたレジスタ。
【請求項２】
前記２つの論理回路が、
前記レジスタブロックから出力されたデータおよび前記データ書き込み線の信号が入力されるＡＮＤ回路と、
前記レジスタブロックから出力されたデータが入力されるＮＯＴ回路、および該ＮＯＴ回路の出力と前記データ書き込み線の信号とが入力されるＡＮＤ回路とからなる回路と、
からなる請求項１に記載のレジスタ。
【請求項３】
前記スイッチがＭＯＳＦＥＴである請求項１または２に記載のレジスタ。
【請求項４】
前記レジスタブロックにデータ復元信号として送出する回路は、前記直列接続した両端に現れる差動信号を増幅し、保持する回路である請求項１乃至３のいずれかに記載のレジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップにおける不揮発性の記憶素子、特にＭＲＡＭ（Magnetic Random Access
Memory）に使用されるＭＴＪ（Magnetic Tunnel Junction）素子を使用したレジスタに関する。
【０００２】
【従来の技術】
レジスタブロック２０はデータを一時記憶するための回路ブロックである。レジスタブロック２０は、図４に示すように、ＮＡＮＤ回路４０ａ，４０ｂを組み合わせたフリップフロップ（Flip-Flop）で構成される。入力線Ｓ及びＲに入力される信号の組み合わせで「０」か「１」のデータを記憶する。
【０００３】
レジスタブロック２０は、入力線Ｓに「ハイ（High）」の信号を入力し、入力線Ｒに「ロー（Low）」の信号を入力すると、Ｑ２が「ハイ」になりＱ１が「ロー」になる。入力線Ｒに「ハイ（High）」の信号を入力し、入力線Ｓに「ロー（Low）」の信号を入力すると、Ｑ１が「ハイ」になりＱ２が「ロー」になる。レジスタに書き込むデータによって、入力線Ｓ及びＲの信号のレベルを決定する。また、入力線Ｓ及びＲに同時に「ハイ」の信号を入力することによって、レジスタブロック２０に入力されたデータが保持される。一般的に入力線Ｓ及びＲに同時に「ロー」の信号を入力すると、レジスタブロック２０の状態が予想不能となるため、入力線Ｓ及びＲに同時に「ロー」の信号を入力することは行われない。
【０００４】
従来、ロジック・チップ（logic chip）の中に組み込まれるラッチ回路やレジスタは、コンデンサなどの揮発性の記憶素子にデータ記憶するため、電源を切るとデータを失ってしまう。従って、不揮発性の記憶素子を使用することは、システムアプリケーションの多くにとって非常に有用な機能であるだけでなく、システムの機能を強化する要素のひとつでもある。
【０００５】
フラッシュメモリのような不揮発性の半導体メモリチップもあるが、不揮発性記憶機能を内蔵したロジック・チップの設計や開発は行われてこなかった。その理由は、フラッシュメモリのような不揮発性の記憶素子を内蔵することは、従来の半導体のロジック・チップより構造が複雑になる。既存の半導体チップの製造工程では、フラッシュメモリのような不揮発性の記憶素子を内蔵することは不可能であるためである。従って、既存のコンピュータシステムおよびアプリケーションのロジック・チップでは、このような不揮発性のデータ記憶機能を有していない。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、不揮発性のデータ記憶機能を備えるレジスタを提供することにある。
【０００７】
【課題を解決するための手段】
本発明のレジスタの要旨は、データの記憶されたレジスタブロックと、前記レジスタブロックから出力されたデータを一時記憶するデータ書き込みブロックと、前記データ書き込みブロックに記憶されたデータを読み出すデータ復元ブロックと、を含み、ロジック・チップに組み込まれるレジスタにおいて、前記データ書き込みブロックが、不揮発性の記憶素子である２個のＭＴＪ素子または２個のＧＭＲ素子と、複数のスイッチと、前記スイッチがオンすることによって形成され、前記２個のＭＴＪ素子または２個のＧＭＲ素子に真と偽のデータを書き込むための電流を流す電気経路と、データを書き込むための信号を送信するためのデータ書き込み線と、前記レジスタブロックから出力されたデータおよびデータ書き込み線の信号がそれぞれ入力される２つの論理回路と、を含み、前記２つの論理回路の出力およびデータ書き込み線の信号が入力される前記スイッチが異なり、該論理回路の出力によってオンとなる該スイッチが異なり、前記データ復元ブロックにおいて、前記２個のＭＴＪ素子または２個のＧＭＲ素子の抵抗部分が直列接続され、該抵抗部分同士の接続点がスイッチを介してアースに接続されており、該直列接続の両端に接続された電流ミラー回路を含み、前記不揮発性の記憶素子がロジック・チップに含められる。
【０００８】
データの記憶方法は、レジスタブロックから出力されたデータに従って、２個の論理回路の内、いずれか一方の論理回路からハイの信号を出力するステップと、ハイの信号が出力された論理回路に接続された２個のスイッチをオンにするステップと、２個の記憶素子にデータを書き込むステップと、を含む。
【０００９】
データの読み出し方法は、電流ミラー回路を作動させるステップと、電流ミラー回路を作動させるステップによって発生した差動信号を増幅するステップと、増幅された差動信号を保持するステップと、を含む。
【００１０】
【発明の実施の形態】
本発明のレジスタの実施の形態について図面を用いて説明する。
【００１１】
図１に示すように本発明のレジスタ１０は、従来のレジスタブロック２０に加えて、レジスタブロック２０のデータを一時記憶するデータ書き込みブロック１２と、データ書き込みブロック１２に記憶されたデータを復元するデータ復元ブロック１４とを有する。図１では１ビットのレジスタ機能または１ビットのラッチ機能を示すレジスタ１０であるが、一般的なマルチビットのレジスタは、ビット毎に同じ上記の各ブロックを持つことになる。
【００１２】
データ書き込みブロック１２は不揮発性の記憶素子であるＭＴＪ（Magnetic Tunnel Junction）素子１６ａ，１６ｂを有する。ＭＴＪ素子１６ａ，１６ｂはＭＲＡＭ（Magnetic Random Access Memory）のメモリセルに使用される記憶素子である。
【００１３】
一般的なＭＴＪ素子１６ａは、図２に示すように、強磁性体の層である自由層（Free layer）２６、トンネルバリアー（Tunneling barrier）２８及び強磁性体の層である固定層（Pinned layer）３０が重ね合わさった構造である。固定層３０の磁化の方向は一定であり、自由層２６の磁化の方向は外部からの磁界の方向によって変えることが可能になっている。固定層３０の磁化の方向と自由層２６の磁化の方向との組み合わせによって、記憶されるデータが「０」であるか「１」であるかを区別する仕組みになっている。例えば、固定層３０と自由層２６の磁化の方向が同一であればＭＴＪ素子の抵抗が小さく、「０」のデータであり、反対方向であればＭＴＪ素子の抵抗が高く、「１」のデータである。
【００１４】
データ書き込みブロック１２は、レジスタブロック２０から出力されるデータが入力されるＡＮＤ回路２２ｂと、そのデータの値を反転するためのＮＯＴ回路２４ａと、ＮＯＴ回路２４ａの出力が入力されるＡＮＤ回路２２ａと、が含まれる。ＮＯＴ回路２４ａとＡＮＤ回路２２ａを１個の論理回路とすると、その１個の論理回路とＡＮＤ回路２２ｂとで２個の論理回路が含まれることになる。更に、ＡＮＤ回路２２ａ，２２ｂには、データ書き込み線（Data Write：ＤＷ）の信号が入力される。データ書き込み線に「ロー（Low）」の信号を入力する限り、ＡＮＤ回路２２ａ，２２ｂの出力はローに固定される。
【００１５】
２個のＭＴＪ素子１６ａと１６ｂはスイッチＴ５を介して接続されている。２個のＭＴＪ素子１６ａと１６ｂのそれぞれの固定層の磁化の方向は、互いに反対方向を向くように構成されている。例えば、図中の矢印で示すように、スイッチＴ５を介して互いに向き合う方向になっている。
【００１６】
ＭＴＪ素子１６ａ、１６ｂにはスイッチＴ１，Ｔ２，Ｔ３，Ｔ４が接続されている。上記のスイッチＴ５と合わせて、データ書き込みブロック１２の電気経路を形成するのに使用される。例えば、スイッチＴ１，Ｔ３及びＴ５がオンになると、スイッチＴ１からＭＴＪ素子１６ａ，スイッチＴ５，ＭＴＪ素子１６ｂ及びスイッチＴ３が直列に接続されて電気経路が形成される。また、スイッチＴ２，Ｔ４及びＴ５がオンになると、スイッチＴ２からＭＴＪ素子１６ｂ，スイッチＴ５，ＭＴＪ素子１６ａ及びスイッチＴ４が直列に接続されて電気経路が形成される。図１において、スイッチＴ５を左から右に電流が流れれば、ＭＴＪ素子１６ａは固定層と自由層の磁化の方向が同方向となり「０」のデータが書き込まれ、ＭＴＪ素子１６ｂは固定層と自由層の磁化の方向が反対方向となり「１」のデータが書き込まれる。また、逆にスイッチＴ５を右から左に電流が流れれば、ＭＴＪ素子１６ｂは固定層と自由層の磁化の方向が同方向となり「０」のデータが書き込まれ、ＭＴＪ素子１６ａは固定層と自由層の磁化の方向が反対方向となり「１」のデータが書き込まれる。いずれの場合もＭＴＪ素子１６ａ，１６ｂにはTrue（真）とComplement（偽）のデータが書き込まれる。
【００１７】
ＡＮＤ回路２２ａの出力が「ハイ」になると、スイッチＴ１及びＴ３がオンになる。ＡＮＤ回路２２ｂの出力が「ハイ」になると、スイッチＴ２及びＴ４がオンになる。スイッチＴ５は、データ書き込み線に「ハイ」の信号を入力することによってオンになる。
【００１８】
データ復元ブロック１４は、ＭＴＪ素子１６ｃ、１６ｄを含む。ＭＴＪ素子１６ｃ、１６ｄは図２に示すように、ＭＴＪ素子の抵抗部分であり、ＭＴＪ素子１６ａまたは１６ｂとＭＴＪ素子１６ｃまたは１６ｄは一体構造である。
【００１９】
データ復元線（Data Restore：ＤＲＳ）の信号が入力されるスイッチＴ８と、ＮＯＴ回路２４ｂと、ＮＯＴ回路２４ｂの出力が入力されるスイッチＴ７が設けられている。データ復元線に「ロー」の信号が入力されることによって、スイッチＴ７とＴ８はオンになる。また、スイッチＴ７及びＴ８がオンになったことによって自動的にオンになるスイッチＴ６，Ｔ９，Ｔ１０が含まれる。図中のスイッチＴ９及びＴ１０部分は電流ミラー回路である。データ復元ブロック１４の全てのスイッチがオンになると、ＭＴＪ素子１６ｃ及び１６ｄ対のノード上に差動信号（ノードＭＬとノードＭＲの信号レベルの差）が現れる。差動信号の値によって「０」か「１」が判断される。ノードＭＬ及びＭＲに接続されたアンプ・ラッチ回路（AMP & Latch）１８は、差動信号を増幅し、保持するための回路である。差動信号によって決定されるデータを保持するためにＣＭＯＳＦＥＴ（Complementary MOSFET）が使用される。データを保持するための回路構成は図３のようになっており、２個のＣＭＯＳＦＥＴ３２ａ，３２ｂでデータが保持される仕組みになっている。
【００２０】
データ書き込みブロック１２及びデータ復元ブロック１４に使用されるスイッチＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７はｎ型ＭＯＳＦＥＴを使用する。スイッチＴ８，Ｔ９，Ｔ１０は、ｐ型ＭＯＳＦＥＴを使用する。
【００２１】
レジスタブロック２０へのデータの入力はレジスタ入出力（Register I/Os）線より行われる。データ書き込み線やデータ復元線に信号が入力されることによって、データ書き込みブロック１２やデータ復元ブロック１４が動作する。
【００２２】
レジスタ１０の作用について説明する。レジスタ１０の回路操作中は、データ書き込み線とデータ復元線にそれぞれ「ロー（Low）」と「ハイ（High）」の信号を送信することで、データ書き込みブロック１２とデータ復元ブロック１４の回路動作がオフになる。この状態で、レジスタ１０はレジスタ入出力線を通じて、データ書き込みブロック１２及びデータ復元ブロック１４を起動せずに信号の送受信を行う。その信号は、レジスタ１０を動作させる際にタイミングを取るクロック信号を含む。レジスタブロック２０に記憶されたデータはいつも図中のＲＯ上に現れるが、ＤＷが「ロー」に固定されると、ＡＮＤ回路２２ａ，２２ｂによって、図中のＤＬとＤＲはいずれも「ロー」に固定され、スイッチＴ１，Ｔ２，Ｔ３，Ｔ４はオフになる。
【００２３】
データを書き込むためにＤＷに「ハイ」の信号を送信し、スイッチＴ５をオンにする。同時に、ＤＬとＤＲのいずれかが、書き込まれるデータによって「ハイ」になる。例えば、レジスタブロック２０の出力信号が「ハイ」であれば、ＤＲが「ハイ」になる。また、レジスタブロック２０の出力信号が「ロー」であれば、ＤＬが「ハイ」になる。
【００２４】
図１の矢印は、ＭＴＪ素子１６ａ，１６ｂの固定層３０の磁化の方向を示す。スイッチＴ５を介して接続されたＭＴＪ素子１６ａ，１６ｂの固定層３０の磁化の方向は、互いに反対の方向を向いている。データ書き込みブロック１２は、真（true、「１」）と偽（complement、「０」）のデータをＭＴＪ素子１６ａ，１６ｂ対に書き込む。例えば、ＤＬが「ハイ」の場合、スイッチＴ１，Ｔ３及びＴ５がオンになる。従って、電流はスイッチＴ１から左のＭＴＪ素子１６ａ，スイッチＴ５，右のＭＴＪ素子１６ｂ，更にスイッチＴ３に流れる。電流による磁界の方向は、左のＭＴＪ素子１６ａが固定層３０の磁化の方向に対して同方向であり、右のＭＴＪ素子１６ｂは反対方向である。この場合、左のＭＴＪ素子１６ａの固定層３０と自由層２６の磁化の方向は同じになり、右のＭＴＪ素子１６ｂは反対方向になる。レジスタブロック２０の出力が「ロー」の場合、左のＭＴＪ素子１６ａは「０」のデータが書き込まれ、右のＭＴＪ素子１６ｂは「１」のデータが書き込まれる。ＤＲが「ハイ」の場合、スイッチＴ２，Ｔ４，Ｔ５がオンになり、上記とは逆の磁化の組み合わせになる。ＤＬを「ハイ」にするかＤＲを「ハイ」にするかによって、データ書き込みブロック１２に記憶されるデータが異なる。上記のようにＭＴＪ素子１６ａ、１６ｂ対は簡易にデータを書き換えることができ、更にデータは不揮発性であるので電源を切ってもデータは保存される。
【００２５】
従来のＭＲＡＭはマトリックス構造のため、書き込みワードラインと自由層の電流で格子のアドレス指定するため、より容易なアドレス指定を切り替えるスイッチを設ける必要がある。しかし、本発明のレジスタの書き込み操作では、記憶素子の構造がＭＲＡＭのように書き込みワードラインとビットラインがマトリックス状に構成された構造ではないので、書き込みワードラインを持つ必要はない。
【００２６】
ＭＴＪ素子を含んだ通常のＭＲＡＭでは、メモリアレーが上記のようにマトリックス状に構成され、交叉部にＭＴＪ素子配置しており、縦方向のビットラインと横方向のワードラインとで選ばれた交叉部のＭＴＪ素子のみにデータを書き込むため、ビットラインの他に書き込みワードラインにも電流を流す。しかし、図１のようなＭＴＪ素子１６ａ，１６ｂはスイッチＴ５を介して対になって接続されており、固定層３０の磁化の方向が図１に示すように、互いに反対方向を向いてスイッチＴ５の方向を向いている。従って、本発明のＭＴＪ素子１６ａ，１６ｂは上記のＭＲＡＭのメモリアレーと同じ構造ではないので、縦横の交叉部で書き込む素子を選択する必要はない。また、従来のＭＲＡＭにおけるＭＴＪ素子の自由層の磁化方向の反転は、ビットラインに流す電流のみでも可能であるため、本発明のレジスタの記憶素子は、従来のＭＲＡＭのＭＴＪ素子の書き込みワードラインを省いた構成である。レジスタは、上記の書き込み操作を通して、電力を消費せずにデータを保存するTrueとComplementのペアを基本構造とするメモリにデータを転送する。
【００２７】
動作原理を理解しやすくするため、データ書き込みブロック１２にＭＴＪ素子１６ａ，１６ｂの固定層３０を示し、データ復元ブロック１４にＭＴＪ素子１６ｃ，１６ｄの抵抗を表す抵抗部分を示したが、図２に示すように符号１６ａと１６ｃ、または１６ｂと１６ｄはそれぞれ一体の構造である。データ復元ブロック１４のＭＴＪ素子１６ｃ、１６ｄ対は、本発明では電流ミラー回路（スイッチＴ９及びスイッチＴ１０部分）用の抵抗として使用される。
【００２８】
不揮発性データをレジスタ１０から読み出すためには、ＤＷの信号は「ロー」のままある。ＤＲＳの信号は、最初は「ハイ」でその後「ロー」のレベルに切り替える。「ハイ」から「ロー」に切り替えたことにより、スイッチＴ７及びＴ８がオンになる。更に、スイッチＴ６，Ｔ９，Ｔ１０も動作し、電流ミラー回路（current mirror circuit）が使用可能になり、スイッチＴ９，Ｔ１０に同じ値の電流が流れる。
【００２９】
差動信号がＭＴＪ素子１６ｃ、１６ｄ対のノードＭＬ，ＭＲ上に現れる。そのノードＭＬ，ＭＲ上に現れた差動信号は、アンプ・ラッチ回路１８で増幅され、且つ保持される。言い換えると、ノードＭＬとＭＲの電位差によって決定されるデータが、アンプ・ラッチ回路１８で増幅され、保持される。ノードＭＬとノードＭＲの電位はＭＴＪ素子１６ｃ、１６ｄの抵抗値によって決定される。即ち、ＭＴＪ素子１６ａ，１６ｂに書き込まれているデータによって決定される。
【００３０】
図３の回路でデータの保持が行われる。ノードＭＬ'には増幅されたノードＭＬの電位が現れ、ノードＭＲ'には増幅されたノードＭＲの電位が現れる。ｎ型ＭＯＳＦＥＴ３８ａ及び３８ｂをオンにすることによって、ノードＭＬ'及びノードＭＲ'の電位が、それぞれノードＣＬとノードＣＲに現れる。ＣＭＯＳＦＥＴが２個使用されており、ノードＣＲが「ハイ」であればノードＣＬは「ロー」が保持される。反対にノードＣＬが「ハイ」であればノードＣＲは「ロー」が保持される。
【００３１】
レジスタ１０にデータを入力するため、ＤＲＳの信号でレジスタブロック２０がアンプ・ラッチ回路１８に保持されたデータを取り込む。上記の工程によって、データ復元操作が完了する。この後、ＤＲＳは「ロー」から「ハイ」に戻り、電流ミラー回路がオフになる。
【００３２】
以上の一連の工程における各ノードの信号状態やＭＴＪ素子の記憶状態を表１に示す。
【００３３】
【表１】
0004282919.tif 000002
【００３４】
ＭＴＪ素子は、ロジック・チップに使用される半導体製造工程における金属層の後半段階で実装できる。従って、ロジック回路の設計に加えてトランジスタの設計もまったく別個に必要とするフラッシュメモリのような他の既存の不揮発性記憶素子に対し、このＭＴＪ記憶素子の製造工程はずっと簡単でコストが非常に安い。本発明は、従来のロジック・チップに不揮発性記憶素子を容易に実装できる。
【００３５】
不揮発性記憶素子は、ひとつのラッチレジスタからマルチビットレジスタまでさまざまに使用可能である。電力消費なしにデータをレジスタに保存することは、電源を切る前の操作環境に復帰するのに非常に役立つ。ロジック・チップの電気による変更機能付き不揮発性記憶機能は非常に広範囲の用途も持つ。その機能は、論理機能を柔軟に変更することも達成できる。
【００３６】
以上、本発明のレジスタ、データの記憶方法及びデータの読み出し方法について説明したが、本発明はこれらに限定されるものではない。例えば、ＭＴＪ素子に代えてＧＭＲ（Giant Magnetoresistive）素子を使用することも可能である。
【００３７】
本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良，修正，変形を加えた態様で実施できるものである。
【００３８】
【発明の効果】
本発明によると、ロジック・チップに不揮発性の記憶素子であるＭＴＪ素子を含むように構成されており、簡易に設計及び製造ができ、コスト削減が可能である。また、不揮発性の記憶素子を使用するため、電源を切って電力消費無しにデータを記憶することができる。
【図面の簡単な説明】
【図１】本発明に係るレジスタの構成を示した図である。
【図２】ＭＴＪ素子の構造を示す図である。
【図３】ＣＭＯＳＦＥＴを使用したデータを保持する回路の図である。
【図４】一般的なレジスタブロックに使用される回路図である。
【符号の説明】
１０：レジスタ
１２：データ書き込みブロック
１４：データ復元ブロック
１６ａ，１６ｂ，１６ｃ，１６ｄ：ＭＴＪ素子
１８：アンプ・ラッチ回路（Amp and Latch）
２０：レジスタブロック
２２ａ，２２ｂ：ＡＮＤ回路
２４ａ，２４ｂ：ＮＯＴ回路
２６：自由層
２８：トンネルバリアー
３０：固定層
３２ａ，３２ｂ：ＣＭＯＳＦＥＴ
３４ａ，３４ｂ：ｐ型ＭＯＳＦＥＴ
３６ａ，３６ｂ，３８ａ，３８ｂ：ｎ型ＭＯＳＦＥＴ
４０ａ，４０ｂ：ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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