(57)【特許請求の範囲】
【請求項１】
入射光に応じた信号電荷を蓄積する受光素子と、
前記受光素子から容量に前記信号電荷を転送する電荷転送用ＭＯＳスイッチと、
前記容量に蓄積された信号電荷に対応する信号電圧を生成する増幅素子と、
前記容量の信号電荷をリセットするリセット用ＭＯＳスイッチと、
行選択用ＭＯＳスイッチと、
がそれぞれマトリクス状に配列されており、
前記行選択用ＭＯＳスイッチと垂直列ごとに接続され、前記増幅素子から前記信号電圧を読み出す垂直読み出し線と、
シフトレジスタおよび論理回路からなり、行方向に配列された前記行選択用ＭＯＳスイッチ、前記電荷転送用ＭＯＳスイッチおよび前記リセット用ＭＯＳスイッチに制御パルスを出力する出力回路と、
前記垂直読み出し線と接続され、前記増幅素子から出力される前記信号電圧を保持する後処理回路と、を有し、
前記出力回路は、
１フレーム期間において、同一行では前記リセット用ＭＯＳスイッチおよび前記電荷転送用ＭＯＳスイッチのオン状態とオフ状態とを切り替える制御パルスをそれぞれ複数回出力して、１フレーム期間に複数の露光期間を設定するとともに、
前記１フレーム期間に一度だけ前記行選択ＭＯＳスイッチをオン状態とし、前記複数の露光期間に対応するそれぞれの前記信号電圧を前記垂直読み出し線に出力させる
ことを特徴とする撮像装置。
【請求項２】
請求項１に記載の撮像装置において、
前記出力回路は、
第１の露光期間に前記受光素子で生成された信号電荷を、前記電荷転送用ＭＯＳスイッチをオン状態として前記容量に転送させるとともに、前記受光素子で第２の露光期間を開始させる動作と、
前記行選択ＭＯＳスイッチをオン状態として前記容量に転送された信号電荷に対応する信号電圧を前記垂直読み出し線に出力させる動作と、
前記リセットＭＯＳスイッチをオン状態として前記容量をリセットした後に、前記第２の露光期間に前記受光素子で生成された信号電荷を、前記電荷転送用ＭＯＳスイッチをオン状態として前記容量に転送させて、当該信号電荷に対応する信号電圧を垂直読み出し線に出力させる動作と、
を行わせるための制御パルスを出力することを特徴とする撮像装置。
【請求項３】
請求項１または請求項２に記載の撮像装置において、
前記出力回路は、
行方向に配列された前記行選択ＭＯＳスイッチに対して、行毎に制御パルスを出力する転送回路と、
行方向に配列された前記電荷転送用ＭＯＳスイッチおよび前記リセット用ＭＯＳスイッチに対して、行毎に制御パルスを出力する制御回路と、
を含むことを特徴とする撮像装置。
【請求項４】
請求項２に記載の撮像装置において、
前記後処理回路は、前記第１の露光期間で得た前記信号電圧と、前記第２の露光期間で得た前記信号電圧との差分電圧を生成する差異信号生成回路であることを特徴とする撮像装置。
【請求項５】
請求項４に記載の撮像装置において、
前記差異信号生成回路は、
入力側の第１ＭＯＳスイッチと、出力側の第２ＭＯＳスイッチと、第３ＭＯＳスイッチと、第１コンデンサと、第２コンデンサと、を含み、
前記第１ＭＯＳスイッチは、前記垂直読み出し線と接続され、
前記第１ＭＯＳスイッチ、前記第１コンデンサおよび前記第２ＭＯＳスイッチは直列に接続され、
前記第１ＭＯＳスイッチと前記第１コンデンサとの中点は、前記第２コンデンサを介してグランドに接続され、
前記第１コンデンサと前記第２ＭＯＳスイッチとの中点は、前記第３ＭＯＳスイッチを介してグランドに接続されることを特徴とする撮像装置。
【請求項６】
請求項２に記載の撮像装置において、
前記後処理回路は、
前記第１の露光期間に生成された信号電荷に対応する信号電圧と前記リセットの後に出力される暗信号との差分電圧を保持し、
前記リセットの後に出力される暗信号と前記第２の露光期間に生成された信号電荷に対応する信号電圧との差分電圧を保持し、
それらの前記差分電圧を選択的または並行に出力する分配回路であることを特徴とする撮像装置。
【請求項７】
請求項６に記載の撮像装置において、
前記分配回路は、第１系統の回路と、第２系統の回路と、第１系統および第２系統を選択する選択スイッチと、を含み、
前記第１系統の回路は、
入力側の第１ＭＯＳスイッチと、出力側の第２ＭＯＳスイッチと、第３ＭＯＳスイッチと、第１コンデンサと、第２コンデンサと、を有し、
前記第１のＭＯＳスイッチは、前記垂直読み出し線と接続され、
前記第１ＭＯＳスイッチ、前記第１コンデンサおよび前記第２ＭＯＳスイッチは直列に接続され、
前記第１ＭＯＳスイッチと前記第１コンデンサとの中点は、前記第２コンデンサを介してグランドに接続され、
前記第１コンデンサと前記第２ＭＯＳスイッチとの中点は、前記第３ＭＯＳスイッチを介してグランドに接続され、
前記第２の系統の回路は、
入力側の第４ＭＯＳスイッチと、出力側の第５ＭＯＳスイッチと、第６ＭＯＳスイッチと、第３コンデンサと、第４コンデンサと、を有し、
前記第４ＭＯＳスイッチは、前記垂直読み出し線と接続され、
前記第４ＭＯＳスイッチ、前記第３コンデンサおよび前記第５ＭＯＳスイッチは直列に接続され、
前記第４ＭＯＳスイッチと前記第３コンデンサとの中点は、前記第４コンデンサを介してグランドに接続され、
前記第３コンデンサと前記第５ＭＯＳスイッチとの中点は、前記第６ＭＯＳスイッチを介してグランドに接続される
ことを特徴とする撮像装置。
【請求項８】
請求項２に記載の撮像装置において、
前記後処理回路は、
前記第１の露光期間に生成された信号電荷に対応する信号電圧と前記リセットの後に出力される暗信号との第１差分電圧を保持し、
前記リセットの後に出力される暗信号と前記第１の露光期間の時間とは異なる時間である前記第２の露光期間に生成された信号電荷に対応する信号電圧との第２差分電圧を保持し、
前記第１の露光時間と前記第２の露光時間との差による出力レベルを揃え、出力レベルを揃えた後の前記第１差分電圧と前記第２差分電圧を比較して何れか一方を出力し、
出力レベルを揃えた後の前記第１差分電圧と前記第２差分電圧の差異信号を生成する合成回路であることを特徴とする撮像装置。
【請求項９】
請求項８に記載の撮像装置において、
前記合成回路は、第１系統の回路と、第２系統の回路と、コンパレータと、差異検出回路と、前記第１系統の回路からの出力と前記第２系統の回路からの出力のいずれか一方に切り替える切り替えスイッチと、を含み、
前記第１系統の回路は、
入力側の第１ＭＯＳスイッチと、出力側の第２ＭＯＳスイッチと、第３ＭＯＳスイッチと、第１コンデンサと、第２コンデンサと、第１可変ゲインアンプと、を有し、
前記第１ＭＯＳスイッチは、前記垂直読み出し線と接続され、
前記第１ＭＯＳスイッチ、前記第１コンデンサ、前記第２ＭＯＳスイッチおよび前記第１可変ゲインアンプは直列に接続され、
前記第１ＭＯＳスイッチと前記第１コンデンサとの中点は、前記第２コンデンサを介してグランドに接続され、
前記第１コンデンサと前記第２ＭＯＳスイッチとの中点は、前記第３ＭＯＳスイッチを介してグランドに接続され、
前記第２系統の回路は、
入力側の第４ＭＯＳスイッチと、出力側の第５ＭＯＳスイッチと、第６ＭＯＳスイッチと、第３コンデンサと、第４コンデンサと、第２可変ゲインアンプと、を有し、
前記第４ＭＯＳスイッチは、前記垂直読み出し線と接続され、
前記第４ＭＯＳスイッチ、前記第３コンデンサ、前記第５ＭＯＳスイッチおよび前記第２可変ゲインアンプは直列に接続され、
前記第４ＭＯＳスイッチと前記第３コンデンサとの中点は、前記第４コンデンサを介してグランドに接続され、
前記第３コンデンサと前記第５ＭＯＳスイッチとの中点は、前記第６ＭＯＳスイッチを介してグランドに接続され、
前記コンパレータは、前記露光時間が長い方の系統の前記可変ゲインアンプと接続され、当該可変ゲインアンプの出力と基準値とを比較し、比較結果を前記切り替えスイッチの切り替え制御端子に供給し、
前記差異検出回路は、前記第１可変ゲインアンプおよび前記第２可変ゲインアンプと接続される
ことを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光像を撮像する撮像装置に関する。
【０００２】
【従来の技術】
［従来例１］  従来技術として、画像のフレーム間差に基づいて動体エッジを検出して、動体画像を生成する技術が知られている。
【０００３】
［従来例２］  また、特開平６−１３９３６１号公報の式（８）〜（１３）には、受光素子の電流出力先にリセッタブル型積分器を設け、受光素子の出力電流極性を読み出し途中に反転する動作が記載されている。このような構成により、画素出力の時間変化を電流積分値として得ることが可能となる。
【０００４】
【発明が解決しようとする課題】
ところで、上述した従来例１は、画像のフレーム間差に基づいて動体エッジを検出する。そのため、動体が高速移動すると、フレーム間における動体位置が大きくずれてしまい、動体エッジの検出が困難になる。また、極端に高速移動する動体にあっては、フレーム画像間で動体位置が完全に離れてしまう。このような状態では、動体エッジに基づいて動体の形状や数を識別することが非常に困難となる。
【０００５】
一方、上述した従来例２では、リセッタブル型積分器が、受光素子の出力電流変化をリアルタイムに蓄積しなければならない。そのため、行単位の露光動作と電流出力動作とが同時に実行されなければならない。したがって、画素１行当たり受光素子の露光時間は、１行当たりの読み出し時間（いわゆる水平走査期間）に実質限定される。そのため、通常の撮像素子に比べても露光時間が極端に短く、暗い被写界には適さないという問題点があった。
【０００６】
また、従来例２は、行単位に上記動作を個別に実行するため、たとえ隣接行であっても時間変化の検出タイミングが一切重複しない。そのため、動体が高速移動すると、動体画像は行単位にバラバラになってしまう。したがって、動体の形状を識別する用途には不向きとなる。
以上のような問題点に鑑みて、本発明者は、画素出力の読み出し動作に先だって、画素出力の時間変化を検出するための前処理を先行して実行しておくことが、高速移動物体の動体画像を生成する上で好ましいと考えた。
【０００７】
そこで、本発明の一態様では、画素出力の読み出し動作に並行して、画素出力に所定の前処理を先行して実行することが可能な撮像装置を提供することを目的とする。
さらに、別の態様では、上記の一態様の撮像装置を応用して、高速移動体の動体画像の生成に適した撮像装置を提供することを目的とする。
別の態様では、上記の一態様の撮像装置を応用して、１フレーム期間に複数コマの画像を撮像可能な撮像装置を提供することを目的とする。
別の態様では、上記の一態様の撮像装置を応用して、画素出力のダイナミックレンジを拡大することが可能な撮像装置を提供することを目的とする。
別の態様では、上記の各態様の撮像装置において、露光時間やシャッタチャンスなどの選択自由度を一段と高めることが可能な撮像装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
第１の発明は、入射光に応じた信号電荷を蓄積する受光素子と、前記受光素子から容量に前記信号電荷を転送する電荷転送用ＭＯＳスイッチと、前記容量に蓄積された信号電荷に対応する信号電圧を生成する増幅素子と、前記容量の信号電荷をリセットするリセット用ＭＯＳスイッチと、行選択用ＭＯＳスイッチと、がそれぞれマトリクス状に配列されており、前記行選択用ＭＯＳスイッチと垂直列ごとに接続され、前記増幅素子から前記信号電圧を読み出す垂直読み出し線と、シフトレジスタおよび論理回路からなり、行方向に配列された前記行選択用ＭＯＳスイッチ、前記電荷転送用ＭＯＳスイッチおよび前記リセット用ＭＯＳスイッチに制御パルスを出力する出力回路と、前記垂直読み出し線と接続され、前記増幅素子から出力される前記信号電圧を保持する後処理回路と、を有し、前記出力回路は、１フレーム期間において、同一行では前記リセット用ＭＯＳスイッチおよび前記電荷転送用ＭＯＳスイッチのオン状態とオフ状態とを切り替える制御パルスをそれぞれ複数回出力して、１フレーム期間に複数の露光期間を設定するとともに、前記１フレーム期間に一度だけ前記行選択ＭＯＳスイッチをオン状態とし、前記複数の露光期間に対応するそれぞれの前記信号電圧を前記垂直読み出し線に出力させることを特徴とする。
【０００９】
第２の発明は、第１の発明において、前記出力回路は、第１の露光期間に前記受光素子で生成された信号電荷を、前記電荷転送用ＭＯＳスイッチをオン状態として前記容量に転送させるとともに、前記受光素子で第２の露光期間を開始させる動作と、前記行選択ＭＯＳスイッチをオン状態として前記容量に転送された信号電荷に対応する信号電圧を前記垂直読み出し線に出力させる動作と、前記リセットＭＯＳスイッチをオン状態として前記容量をリセットした後に、前記第２の露光期間に前記受光素子で生成された信号電荷を、前記電荷転送用ＭＯＳスイッチをオン状態として前記容量に転送させて、当該信号電荷に対応する信号電圧を垂直読み出し線に出力させる動作と、を行わせるための制御パルスを出力することを特徴とする。
【００１０】
第３の発明は、第１または第２の発明において、前記出力回路は、行方向に配列された前記行選択ＭＯＳスイッチに対して、行毎に制御パルスを出力する転送回路と、行方向に配列された前記電荷転送用ＭＯＳスイッチおよび前記リセット用ＭＯＳスイッチに対して、行毎に制御パルスを出力する制御回路と、を含むことを特徴とする。
【００１１】
第４の発明は、第２の発明において、前記後処理回路は、前記第１の露光期間で得た前記信号電圧と、前記第２の露光期間で得た前記信号電圧との差分電圧を生成する差異信号生成回路であることを特徴とする。
【００１２】
第５の発明は、第４の発明において、前記差異信号生成回路は、入力側の第１ＭＯＳスイッチと、出力側の第２ＭＯＳスイッチと、第３ＭＯＳスイッチと、第１コンデンサと、第２コンデンサと、を含み、前記第１ＭＯＳスイッチは、前記垂直読み出し線と接続され、前記第１ＭＯＳスイッチ、前記第１コンデンサおよび前記第２ＭＯＳスイッチは直列に接続され、前記第１ＭＯＳスイッチと前記第１コンデンサとの中点は、前記第２コンデンサを介してグランドに接続され、前記第１コンデンサと前記第２ＭＯＳスイッチとの中点は、前記第３ＭＯＳスイッチを介してグランドに接続されることを特徴とする。
【００１３】
第６の発明は、第２の発明において、前記後処理回路は、前記第１の露光期間に生成された信号電荷に対応する信号電圧と前記リセットの後に出力される暗信号との差分電圧を保持し、前記リセットの後に出力される暗信号と前記第２の露光期間に生成された信号電荷に対応する信号電圧との差分電圧を保持し、それらの前記差分電圧を選択的または並行に出力する分配回路であることを特徴とする。
【００１４】
第７の発明は、第６の発明において、前記分配回路は、第１系統の回路と、第２系統の回路と、第１系統および第２系統を選択する選択スイッチと、を含み、前記第１系統の回路は、入力側の第１ＭＯＳスイッチと、出力側の第２ＭＯＳスイッチと、第３ＭＯＳスイッチと、第１コンデンサと、第２コンデンサと、を有し、前記第１のＭＯＳスイッチは、前記垂直読み出し線と接続され、前記第１ＭＯＳスイッチ、前記第１コンデンサおよび前記第２ＭＯＳスイッチは直列に接続され、前記第１ＭＯＳスイッチと前記第１コンデンサとの中点は、前記第２コンデンサを介してグランドに接続され、前記第１コンデンサと前記第２ＭＯＳスイッチとの中点は、前記第３ＭＯＳスイッチを介してグランドに接続され、前記第２の系統の回路は、入力側の第４ＭＯＳスイッチと、出力側の第５ＭＯＳスイッチと、第６ＭＯＳスイッチと、第３コンデンサと、第４コンデンサと、を有し、前記第４ＭＯＳスイッチは、前記垂直読み出し線と接続され、前記第４ＭＯＳスイッチ、前記第３コンデンサおよび前記第５ＭＯＳスイッチは直列に接続され、前記第４ＭＯＳスイッチと前記第３コンデンサとの中点は、前記第４コンデンサを介してグランドに接続され、前記第３コンデンサと前記第５ＭＯＳスイッチとの中点は、前記第６ＭＯＳスイッチを介してグランドに接続されることを特徴とする。
【００１５】
第８の発明は、第２の発明において、前記後処理回路は、前記第１の露光期間に生成された信号電荷に対応する信号電圧と前記リセットの後に出力される暗信号との第１差分電圧を保持し、前記リセットの後に出力される暗信号と前記第１の露光期間の時間とは異なる時間である前記第２の露光期間に生成された信号電荷に対応する信号電圧との第２差分電圧を保持し、前記第１の露光時間と前記第２の露光時間との差による出力レベルを揃え、出力レベルを揃えた後の前記第１差分電圧と前記第２差分電圧を比較して何れか一方を出力し、出力レベルを揃えた後の前記第１差分電圧と前記第２差分電圧の差異信号を生成する合成回路であることを特徴とする。
【００１６】
第９の発明は、第８の発明において、前記合成回路は、第１系統の回路と、第２系統の回路と、コンパレータと、差異検出回路と、前記第１系統の回路からの出力と前記第２系統の回路からの出力のいずれか一方に切り替える切り替えスイッチと、を含み、前記第１系統の回路は、入力側の第１ＭＯＳスイッチと、出力側の第２ＭＯＳスイッチと、第３ＭＯＳスイッチと、第１コンデンサと、第２コンデンサと、第１可変ゲインアンプと、を有し、前記第１ＭＯＳスイッチは、前記垂直読み出し線と接続され、前記第１ＭＯＳスイッチ、前記第１コンデンサ、前記第２ＭＯＳスイッチおよび前記第１可変ゲインアンプは直列に接続され、前記第１ＭＯＳスイッチと前記第１コンデンサとの中点は、前記第２コンデンサを介してグランドに接続され、前記第１コンデンサと前記第２ＭＯＳスイッチとの中点は、前記第３ＭＯＳスイッチを介してグランドに接続され、前記第２系統の回路は、入力側の第４ＭＯＳスイッチと、出力側の第５ＭＯＳスイッチと、第６ＭＯＳスイッチと、第３コンデンサと、第４コンデンサと、第２可変ゲインアンプと、を有し、前記第４ＭＯＳスイッチは、前記垂直読み出し線と接続され、前記第４ＭＯＳスイッチ、前記第３コンデンサ、前記第５ＭＯＳスイッチおよび前記第２可変ゲインアンプは直列に接続され、前記第４ＭＯＳスイッチと前記第３コンデンサとの中点は、前記第４コンデンサを介してグランドに接続され、前記第３コンデンサと前記第５ＭＯＳスイッチとの中点は、前記第６ＭＯＳスイッチを介してグランドに接続され、前記コンパレータは、前記露光時間が長い方の系統の前記可変ゲインアンプと接続され、当該可変ゲインアンプの出力と基準値とを比較し、比較結果を前記切り替えスイッチの切り替え制御端子に供給し、前記差異検出回路は、前記第１可変ゲインアンプおよび前記第２可変ゲインアンプと接続されることを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面に基づいて本発明における実施の形態を説明する。
【００１９】
《第１の実施形態》
図１は、撮像装置１３の内部回路構成を示す図である。
図１において、撮像装置１３には、単位画素１が、ｎ行ｍ列でマトリックス配列される。これらの単位画素１は、光電変換を行うホトダイオードＰＤと、電荷転送用のＭＯＳスイッチＱＴと、電荷リセット用のＭＯＳスイッチＱＰと、行選択用のＭＯＳスイッチＱＸと、接合型電界効果トランジスタからなる増幅素子ＱＡとから構成されている。
【００２０】
このような単位画素１の出力は、垂直列ごとに共通接続され、ｍ本分の垂直読み出し線２を形成する。これらの垂直読み出し線２には、電流源４がそれぞれ接続される。
また、撮像装置１３には、２つの垂直シフトレジスタ３ａ、３ｂが設けられる。この内、垂直シフトレジスタ３ａには、クロックφＣＫおよび直列入力φＤＴａが与えられる。この垂直シフトレジスタ３ａのシフト出力φＴａ１〜ｎは、論理積回路ＡＰ１〜ｎの第１入力にそれぞれ与えられる。この論理積回路ＡＰ１〜ｎの第２入力には、制御パルスφＰＸが共通に与えられる。この論理積回路ＡＰ１〜ｎの出力φＰＸ１〜ｎは、各行のＭＯＳスイッチＱＸのゲートに与えられる。
【００２１】
一方、垂直シフトレジスタ３ｂには、クロックφＣＫおよび直列入力φＤＴｂが与えられる。この垂直シフトレジスタ３ｂのシフト出力φＴｂ１〜ｎは、論理積回路ＡＴ１〜ｎおよび論理積回路ＡＲ１〜ｎの第１入力にそれぞれ与えられる。論理積回路ＡＴ１〜ｎの第２入力には、制御パルスφＴＧが与えられる。この論理積回路ＡＴ１〜ｎの出力φＴＧ１〜ｎは、各行のＭＯＳスイッチＱＴのゲートに与えられる。また、論理積回路ＡＲ１〜ｎの第２入力には、制御パルスφＲＧが与えられる。この論理積回路ＡＲ１〜ｎの出力φＲＧ１〜ｎは、各行のＭＯＳスイッチＱＰのゲートに与えられる。
また、垂直読み出し線２には、後処理回路６がそれぞれ接続される。この後処理回路６の出力は、水平読み出し線９を介して順次読み出される。
【００２２】
［第１の実施形態における後処理回路６の回路構成］
図２は、第１の実施形態における後処理回路６の回路構成を示す図である。
後処理回路６の内部では、垂直読み出し線２が、緩衝増幅器ＡＡ、ＭＯＳスイッチＱＢ、コンデンサＣＣおよびＭＯＳスイッチＱＤを直列に介して、水平読み出し線９に接続される。このＭＯＳスイッチＱＢとコンデンサＣＣとの中点は、コンデンサＣＢを介してグランドに接続される。また、コンデンサＣＣとＭＯＳスイッチＱＤとの中点は、ＭＯＳスイッチＱＣを介してグランドに接続される。
【００２４】
［第１の実施形態の動作説明］
図３は、第１の実施形態の動作を説明するタイミングチャートである。
以下、図３を用いて、第１の実施形態の動作を説明する。
まず、図３中のＴ１時点において、垂直シフトレジスタ３ｂの直列入力φＤＴｂに、単発パルスが入力される。垂直シフトレジスタ３ｂは、この単発パルスを１段シフトし、シフト出力φＴｂ１として出力する。このシフト出力φＴｂ１により、１行目の論理積回路ＡＲ１、ＡＴ１が活性状態となり、制御パルスφＲＧ１、φＴＧ１が続けて出力される。
【００２５】
この制御パルスφＲＧ１により、１行目のＭＯＳスイッチＱＰがオン状態となる。その結果、１行目の増幅素子ＱＡのゲート電圧がリセットされる。
続いて、制御パルスφＴＧ１により、１行目のＭＯＳスイッチＱＴがオン状態となる。すると、１行目のホトダイオードＰＤの信号電荷は、増幅素子ＱＡのゲート容量に吸収されてリセットされる。１行目のホトダイオードＰＤは、このリセット時点から、新たに信号電荷の蓄積を開始する。
【００２６】
このようなリセット動作は、垂直シフトレジスタ３ｂのシフト動作によって、２行目以降についても順次実行される。図４中のＬ行は、ホトダイオードＰＤのリセット処理を行単位に順次実行する様子を示したものである。
次に、図３中のＴ２時点において、垂直シフトレジスタ３ｂの直列入力φＤＴｂに、単発パルスが入力される。垂直シフトレジスタ３ｂは、この単発パルスを１段シフトし、シフト出力φＴｂ１として出力する。このシフト出力φＴｂ１により、１行目の論理積回路ＡＲ１、ＡＴ１が活性状態となり、制御パルスφＲＧ１、φＴＧ１が続けて出力される。
【００２７】
この制御パルスφＲＧ１により、１行目のＭＯＳスイッチＱＰがオン状態となる。その結果、１行目の増幅素子ＱＡのゲート電圧がリセットされる。
続いて、制御パルスφＴＧ１により、１行目のＭＯＳスイッチＱＴがオン状態となる。すると、１行目のホトダイオードＰＤの信号電荷は、増幅素子ＱＡのゲート容量に転送されて保持される。
【００２８】
このような保持動作は、垂直シフトレジスタ３ｂのシフト動作によって、２行目以降についても順次実行される。図４中のＫ行は、増幅素子ＱＡの保持処理を行単位に順次実行する様子を示したものである。
次に、図３中のＴ３時点において、２つの垂直シフトレジスタ３ａ、３ｂの直列入力φＤＴａ、φＤＴｂに、単発パルスが同時に入力される。
【００２９】
垂直シフトレジスタ３ａは、この単発パルスを１段シフトし、シフト出力φＴａ１として出力する。このシフト出力φＴａ１により、１行目の論理積回路ＡＰ１が活性状態となり、制御パルスφＰＸ１が出力される。
この制御パルスφＰＸ１により、１行目のＭＯＳスイッチＱＸがオン状態となる。このとき、１行目の増幅素子ＱＡのゲート容量には、図３中に示す第１露光期間に蓄積された信号電荷が保持される。１行目の増幅素子ＱＡは、この信号電荷に応じた信号電圧を垂直読み出し線２に出力する。
【００３０】
この状態で、後処理回路６は、ＭＯＳスイッチＱＢ、ＱＣをオン状態に設定する。その結果、コンデンサＣＣを介して充電経路が形成され、垂直読み出し線２上の信号電圧は、コンデンサＣＣに保持される。後処理回路６は、信号電圧の保持後に、ＭＯＳスイッチＱＣをオフ状態に設定する。
このような動作に続いて、制御パルスφＲＧ１が出力される。この制御パルスφＲＧ１により、１行目のＭＯＳスイッチＱＰがオン状態となる。その結果、１行目の増幅素子ＱＡのゲート電圧がリセットされる。
【００３１】
続いて、制御パルスφＴＧ１が出力される。この制御パルスφＴＧ１により、１行目のＭＯＳスイッチＱＴがオン状態となる。このとき、１行目のホトダイオードＰＤには、図３中に示す第２露光期間に蓄積された信号電荷が存在する。この信号電荷は、ＭＯＳスイッチＱＴを介して転送され、増幅素子ＱＡのゲート容量に保持される。１行目の増幅素子ＱＡは、この信号電荷に応じた信号電圧を垂直読み出し線２に出力する。
【００３２】
この状態で、後処理回路６は、ＭＯＳスイッチＱＢをオン状態に設定する。その結果、コンデンサＣＢを介して充電経路が形成され、垂直読み出し線２上の信号電圧は、コンデンサＣＢに保持される。
この状態で、１〜ｍ列のＭＯＳスイッチＱＤは、入れ替わりオン状態に設定される。その結果、水平読み出し線９には、コンデンサＣＢの信号電圧とコンデンサＣＣの信号電圧との差分電圧が１行分だけ順次読み出される。この差分電圧は、図３中に示す第１露光期間と第２露光期間とにおける画素出力変化を示す差異信号となる。
【００３３】
このような読み出し動作は、垂直シフトレジスタ３ａ、３ｂのシフト動作によって、２行目以降についても順次実行される。図４中のＪ行は、信号電圧の読み出し動作を行単位に順次実行する様子を示したものである。
上述した一連の動作が１フレーム分だけ繰り返されることにより、１画面分の差異信号が生成される。
【００３４】
［第１の実施形態の効果など］
以上説明した動作により、第１の実施形態では、図３中に示す第１露光期間と第２露光期間との間における画素出力変化を捉えた差異信号が得られる。この第１露光期間と第２露光期間との時間間隔は、１フレーム期間よりも短い。したがって、高速移動体についても動体エッジを確実に捉えることが可能となる。
【００３５】
また、読み出し処理に先行して、過去の画素出力を保持する処理などを先行して実施する。したがって、従来例２とは異なり、読み出し期間に露光時間が限定されることがなく、暗い状況下でも動体画像を撮像することができる。
また、第１の実施形態では、リセット動作を組み合わせることにより、第１露光時間および第２露光時間の時間間隔やシャッタチャンスなどを自在に変更することが可能となる。
次に、別の実施形態について説明する。
【００３６】
《第２の実施形態》
第２の実施形態における構成上の特徴点は、第１の実施形態（図１）の後処理回路６および水平読み出し線９の代わりに、後処理回路１６および水平読み出し線９ａ〜ｃが設けられている点である。以下、図５を用いて、この分配出力用の後処理回路１６の回路構成について説明する。
【００３７】
［第２の実施形態における後処理回路１６の回路構成］
図５において、後処理回路１６の内部では、垂直読み出し線２が、緩衝増幅器ＡＡを介して２つの系統に分岐される。
一方の第１系統側は、ＭＯＳスイッチＱＢ１、コンデンサＣＣ１、可変ゲインアンプＡ１およびＭＯＳスイッチＱＤ１を順に介して、水平読み出し線９ａに接続される。このＭＯＳスイッチＱＢ１とコンデンサＣＣ１との中点は、コンデンサＣＢ１を介してグランドに接続される。また、コンデンサＣＣ１と可変ゲインアンプＡ１との中点は、ＭＯＳスイッチＱＣ１を介してグランドに接続される。
【００３８】
他方の第２系統側は、ＭＯＳスイッチＱＢ２、コンデンサＣＣ２、可変ゲインアンプＡ２およびＭＯＳスイッチＱＤ２を順に介して、水平読み出し線９ｂに接続される。このＭＯＳスイッチＱＢ２とコンデンサＣＣ２との中点は、コンデンサＣＢ２を介してグランドに接続される。また、コンデンサＣＣ２と可変ゲインアンプＡ２との中点は、ＭＯＳスイッチＱＣ２を介してグランドに接続される。さらに、２つの可変ゲインアンプＡ１、Ａ２の出力は、スイッチＳＷを介して切り替え選択された後、ＭＯＳスイッチＱＤ３を介して水平読み出し線９ｃに接続される。
【００４０】
［第２の実施形態の動作説明］
図６は、第２の実施形態における行単位の処理動作を模式的に示した図である。
第２の実施形態では、第１の先行処理（リセット処理）、第２の先行処理（保持処理）および呼び出し動作が、不等間隔に同期実行される。その結果、１フレーム期間に、露光期間の異なる２種類の画素出力が得られる。これら２種類の画素出力は、読み出し処理に際して垂直読み出し線２に時分割出力される。
【００４１】
第１系統側では、１種類目の画素出力が出力されている間に、ＭＯＳスイッチＱＢ１、ＱＣ１をオン状態に設定する。その結果、コンデンサＣＣ１を介して充電路が形成され、１種類目の画素出力がコンデンサＣＣ１に充電される。
１種類目の画素出力の充電後、第１系統側は、ＭＯＳスイッチＱＣ１をオフ状態に設定し、１種類目の画素出力をコンデンサＣＣ１に保持する。
【００４２】
この状態で、垂直読み出し線２に暗信号が出力されると、コンデンサＣＢ１を介して充電路が形成され、暗信号がコンデンサＣＢ１に充電される。
暗信号の充電後、第１系統側は、ＭＯＳスイッチＱＢ１をオフ状態に設定し、暗信号をコンデンサＣＢ１に保持する。
このような２重サンプリング動作により、コンデンサＣＣ１の他端側には、暗信号と１種類目の画素出力との差分電圧が発生する。この差分電圧は、暗信号分を除いた１種類目の（真の）画素出力に相当する。この真の画素出力は、可変ゲインアンプＡ１の入力端子に供給される。
【００４３】
一方、第２系統側は、垂直読み出し線２に暗信号が出力されている期間に、ＭＯＳスイッチＱＢ２、ＱＣ２をオン状態に設定する。その結果、コンデンサＣＣ２を介して充電路が形成され、暗信号がコンデンサＣＣ２に充電される。
暗信号の充電後、第２系統側は、ＭＯＳスイッチＱＣ２をオフ状態に設定し、暗信号をコンデンサＣＣ２に保持する。
【００４４】
この状態で、垂直読み出し線２に２種類目の画素出力が出力されると、コンデンサＣＢ２を介して充電路が形成され、２種類目の画素出力がコンデンサＣＢ２に充電される。
２種類目の画素出力の充電後、第２系統側は、ＭＯＳスイッチＱＢ２をオフ状態に設定し、２種類目の画素出力をコンデンサＣＢ２に保持する。
【００４５】
このような２重サンプリング動作により、コンデンサＣＣ２の他端側には、２種類目の画素出力と暗信号との差分電圧が発生する。この差分電圧は、暗信号分を除いた２種類目の（真の）画素出力に相当する。この真の画素出力は、可変ゲインアンプＡ２の入力端子に供給される。
２つの可変ゲインアンプＡ１、Ａ２は、２種類の画素出力における露光時間の違いに応じてゲインおよび極性を調整して、２種類の画素出力の出力レベルを揃える。
【００４６】
この状態で、１〜ｍ列のＭＯＳスイッチＱＤ１〜３は、入れ替わりオン状態に設定される。その結果、水平読み出し線９ａには、１種類目の画素出力が１行分だけ順次読み出される。水平読み出し線９ｂには、２種類目の画素出力が１行分だけ順次読み出される。水平読み出し線９ｃには、２種類の画素出力のどちらかが１行分だけ順次読み出される。
このような一連の動作が１フレーム分だけ繰り返されることにより、１フレーム期間内に露光時間の異なる複数種類の画像信号が選択的または並行に出力される。
【００４７】
［第２の実施形態の効果など］
以上説明した動作により、第２の実施形態では、１フレーム期間内に露出時間の異なる複数の画素出力を選択的または並行に得ることが可能となる。したがって、１フレーム期間内においてオートブラケッティング（露出状態を変えて複数コマの画像を撮像すること）を行うことなどが可能となる。この場合、１フレーム期間に複数コマを高速に撮影できるので、オートブラケッティング動作中にシャッタチャンスを逃すなどのおそれが確実に低くなる。
【００４８】
なお、上述した第２の実施形態では、露光時間の異なる画素出力を分配して出力しているが、これに限定されるものではない。例えば、露光時間の異なる画素出力をゲイン調整して信号レベルを揃えた上で、両出力の差分を取る後処理回路を設けてもよい。この場合は、第１の実施形態と同様に、高速動体の動き検出が可能となる。
【００４９】
また、上述した第２の実施形態では、露光時間の異なる画素出力を得ているが、これに限定されるものではない。例えば、図４に示すように、第１の先行処理（リセット処理）、第２の先行処理（保持処理）および読み出し動作を、等間隔に同期実行してもよい。この場合には、１フレーム期間内に、同一露出状態の複数画像を得ることが可能となる。このような複数画像を順番に外部記録することにより、スローモーション撮影や高速連続撮影を行うことなどが可能となる。
次に、別の実施形態について説明する。
【００５０】
《第３の実施形態》
第３の実施形態における構成上の特徴点は、第１の実施形態（図１）の後処理回路６および水平読み出し線９の代わりに、後処理回路２６および水平読み出し線９ｄ〜ｅが設けられている点である。以下、図７を用いて、この分配出力用の後処理回路２６の回路構成について説明する。
【００５１】
［第３の実施形態における後処理回路２６の回路構成］
図７において、後処理回路２６の内部では、垂直読み出し線２が、緩衝増幅器ＡＡを介して２つの系統に分岐される。
そのうち、第１系統側は、ＭＯＳスイッチＱＢ１、コンデンサＣＣ１を順に介して、可変ゲインアンプＡ１に入力される。このＭＯＳスイッチＱＢ１とコンデンサＣＣ１との中点は、コンデンサＣＢ１を介してグランドに接続される。また、コンデンサＣＣ１と可変ゲインアンプＡ１との中点は、ＭＯＳスイッチＱＣ１を介してグランドに接続される。
【００５２】
可変ゲインアンプＡ１の出力は、コンパレータＣＭＰ、スイッチＳＷおよび差異検出回路ＤＥＦにそれぞれ供給される。このコンパレータＣＭＰの比較出力は、スイッチＳＷの切り替え制御端子に供給される。
一方、第２系統側は、ＭＯＳスイッチＱＢ２、コンデンサＣＣ２を順に介して、可変ゲインアンプＡ２に入力される。このＭＯＳスイッチＱＢ２とコンデンサＣＣ２との中点は、コンデンサＣＢ２を介してグランドに接続される。また、コンデンサＣＣ２と可変ゲインアンプＡ２との中点は、ＭＯＳスイッチＱＣ２を介してグランドに接続される。
【００５３】
可変ゲインアンプＡ２の出力は、スイッチＳＷおよび差異検出回路ＤＥＦにそれぞれ供給される。
スイッチＳＷの切り替え出力は、ＭＯＳスイッチＱＤ４を介して、水平読み出し線９ｄに接続される。一方、差異検出回路ＤＥＦの出力は、ＭＯＳスイッチＱＤ５を介して、水平読み出し線９ｅに接続される。
【００５６】
［第３の実施形態の動作説明］
第３の実施形態においても、第２の実施形態と同様に、可変ゲインアンプＡ１、Ａ２から、異なる露光時間の２種類の（真の）画素出力が出力される。
この内、長露光時間側の画素出力の方が、画像Ｓ／Ｎが高く、かつ黒側の潰れも少ない。そのため、通常、スイッチＳＷは、長露光時間側の画素出力を出力する。
【００５７】
しかしながら、この長露光時間側の画素出力レベルが、図８に示す閾値電圧Ｖｔｈを上回ると、飽和領域に入って階調特性に白側の潰れが生じる。そこで、コンパレータＣＭＰは、この長露光時間側の画素出力レベルが閾値電圧Ｖｔｈを上回ると、スイッチＳＷを短露光時間側の画素出力へ切り替える。この短露光時間側の画素出力は、飽和領域まで十分な余裕があり、階調特性に白側の潰れは生じない。その上、この切り替え動作時には、信号レベルが十分なレベルにあるため、短露光時間側の画素出力においても、画像Ｓ／Ｎとして十分なレベルが得られる。この短露光時間側の画素出力は、可変ゲインアンプＡ１、Ａ２により、ゲインと極性が調整されて長露光時間側の画素出力と出力レベルが予め揃えられているので、このような切り替え時に段差やヒゲ波形などが生じるおそれもない。
【００５８】
このような切り替え動作により、１フレーム期間内の２種類の画素出力から、図８中の点線特性に示すように、広ダイナミックレンジの画素出力を合成することが可能となる。
この広ダイナミックレンジの画素出力は、ＭＯＳスイッチＱＤ４を介して、水平読み出し線９ｄに順次出力される。
【００５９】
一方、差異検出回路ＤＥＦにも、可変ゲインアンプＡ１、Ａ２から、異なる露光時間の２種類の（真の）画素出力がレベルおよび極性を揃えた上で、それぞれ入力される。長露光時間側の画素出力レベルが閾値Ｖｔｈ以下であれば、２種類の画素出力はほぼ同一レベルの信号となる。このようなレベルの揃った２種類の画素出力に基づいて、差異検出回路ＤＥＦは、１フレーム期間よりも短い時間間隔の画素出力変化を示す差異信号を生成する。この差異信号は、ＭＯＳスイッチＱＤ５を介して、水平読み出し線９ｅに順次読み出される。
【００６０】
［第３の実施形態の効果など］
以上説明したように、第３の実施形態では、図８中の点線特性に示すような、広ダイナミックレンジの画素出力を得ることが可能となる。
特に、２種類の画素出力は、撮像タイムラグが明らかに短い。したがって、これら２種類の画素出力が１画面に混在しても、画像が破綻するなどの弊害はほとんど生じない。
【００６１】
なお、上述した第３の実施形態では、画素出力の切り替えにより画素出力のダイナミックレンジを拡大しているが、これに限定されるものではない。例えば、露光時間の異なる画素出力を重み付け加算する回路を設けることにより、ダイナミックレンジを拡大してもよい。また、露光時間の異なる画素出力についてレベルを揃えた上でＭＡＸ演算（またはＭＩＮ演算）を行う回路を設けることにより、白潰れ（黒潰れ）の少ない画素出力を合成してもよい。
【００６２】
《実施形態の補足事項》
なお、上述した実施形態では、垂直読み出し線２ごとに後処理回路６、１６、２６を設けている。このような構成により、水平読み出し線を時分割に使用する必要がなくなり、水平走査周波数が極端に高くなるのを防ぐことができる。しかしながら、これに限定されるものではない。例えば、水平読み出し線の出力端に後処理回路を設けてもよい。この場合には、列単位の画素処理のバラツキが発生しないという利点がある。
【００６３】
また、上述した実施形態では、リセット処理→保持処理→読み出し動作の順番で説明を行ったが、これに限定されるものではない。例えば、１フレーム期間を二分割して露光期間を設定するような場合には、リセット処理を省略してもよい。また、リセット処理の挿入タイミングや回数を適宜変更することにより、第１露光期間と第２露光期間を自在に設定してもよい。また、画素処理部において複数の画素出力を保持可能にすることにより、１フレーム期間内に３種類以上の画素出力を生成するようにしてもよい。
【００６４】
なお、上述した実施形態では、画素処理部の処理機能として保持処理を挙げて説明しているが、これに限定されるものではない。一般的には、画素出力の前処理として所望の処理機能を持たせることが可能である。例えば、画素処理部の処理機能として、量子化処理、画素補間処理、階調変換処理、直交変換処理、空間周波数フィルタ処理などの機能を持たせてもよい。
【００６５】
なお、請求項中の『１フレーム期間』は、撮像面上を二次元走査して画像を読み出す期間（例えば、１垂直走査周期のこと）という広義の意味である。したがって、上述した実施形態は、プログレッシブ走査を行う撮像装置に限定されるものではない。例えば、インターレース走査を行う撮像装置に本発明を適用することも可能である。
【００６６】
【発明の効果】
本発明の一態様では、画素出力の前処理動作と読み出し動作とが、互いに衝突することなく、円滑に並行実行される。その結果、画素出力の読み出し時点において、画素処理部には、前処理を終えた画素出力が存在する。一方、受光素子には、前処理後の露光分を含む画素出力が存在する。このように、本発明の構成では、従来不可能であった、１フレーム期間内に複数時点の画素出力を生成することが可能になる。これら複数時点の画素出力は、一般的なフレーム間の画素出力に比べて、撮像タイムラグが明らかに短縮されている。したがって、その後の画像処理において撮像タイムラグに起因する問題（発明が解決しようとする課題で述べたような問題）が生じにくいという際立った利点がある。
【００６７】
本発明の別の態様では、読み出し時点において、画素処理部に、過去保持した画素出力が存在する。一方、併設される受光素子には、その保持時点以降に蓄積された画素出力が存在する。差異信号生成回路は、これら新旧の画素出力から、１フレーム期間よりも短い時間間隔の画素出力変化を捉えた差異信号を生成する。この場合、従来例１に比べて画素出力の撮像タイムラグが短いので、高速移動体の動体エッジを確実に捉えることが可能になる。また、従来例２とは異なり、露光時間が読み出し時間に実質限定されることがないので、暗い状況下においても確実に動体画像を生成することが可能になる。さらに、従来例２とは異なり、画素出力変化の検出タイミングが隣接行において大部分重複するので、動体画像が行単位にずれるなどの弊害が明らかに生じにくい。
【００６８】
本発明の別の態様では、読み出し時点において、画素処理部に、過去保持した画素出力が存在する。一方、併設される受光素子には、その保持時点以降に蓄積された画素出力が存在する。分配回路は、これら複数時点の画素出力を分配することにより、１フレーム期間内に複数画像を生成することが可能になる。このような動作により、短時間に複数コマの撮影を行う用途（オートブラケッティングやスローモーション撮影や高速連続撮影など）に好適な複数画像が得られる。
【００６９】
本発明の別の態様では、読み出し時点において、画素処理部に、過去保持した画素出力が存在する。一方、併設される受光素子には、その保持時点以降に蓄積された画素出力が存在する。これら複数時点の画素出力は、撮像タイムラグが１フレーム期間未満であり、明らかに短い。合成回路は、これら複数時点の画素出力を合成することにより、撮像タイムラグに起因する画像の破綻を回避しつつ、画素出力のダイナミックレンジを拡大することが可能となる。
【００７０】
本発明の別の態様では、画素処理部に画素出力をリセットする機能を持たせる。このリセットタイミングを可変することにより、読み出し時点において画素処理部および受光素子にそれぞれ存在する画素出力について、そのシャッタチャンスや露光期間を自在に変更することが可能になる。
【図面の簡単な説明】
【図１】撮像装置１３の内部回路構成を示す図である。
【図２】動き検出用の後処理回路６の回路構成を示す図である。
【図３】垂直読み出し動作を説明するタイミングチャートである。
【図４】１フレーム期間内に同一露光時間の複数画素出力を生成する場合の動作を示す図である。
【図５】分配出力用の後処理回路１６の回路構成を示す図である。
【図６】１フレーム期間内に異なる露光時間の複数画素出力を生成する場合の動作を示す図である。
【図７】ダイナミックレンジ拡大用の後処理回路２６の回路構成を示す図である。
【図８】画素出力の切り替えによる画素合成を説明する図である。
【符号の説明】
ＰＤ  ホトダイオード
ＱＴ  電荷転送用のＭＯＳスイッチ
ＱＰ  電荷リセット用のＭＯＳスイッチ
ＱＸ  行選択用のＭＯＳスイッチ
ＱＡ  増幅素子
１  単位画素
２  垂直読み出し線
３ａ  垂直シフトレジスタ
３ｂ  垂直シフトレジスタ
６、１６、２６  後処理回路
９  水平読み出し線
１３  撮像装置
【図１】
0004385479.tif 000002
【図２】
0004385479.tif 000003
【図３】
0004385479.tif 000004
【図４】
0004385479.tif 000005
【図５】
0004385479.tif 000006
【図６】
0004385479.tif 000007
【図７】
0004385479.tif 000008
【図８】
0004385479.tif 000009