(57)【特許請求の範囲】
【請求項１】
半導体デバイスに対して所定の試験範囲に含まれるパス／フェイルの境界をバイナリサーチ法に基づいて検出する半導体デバイスの試験装置において、
前記試験範囲の上限値と下限値のいずれか一方をパス値、他方をフェイル値に設定する初期値設定手段と、
前記初期値設定手段によって設定された前記パス値および前記フェイル値における測定をスキップして、前記半導体デバイスに対するバイナリサーチ法による測定を行うデバイス測定手段と、
前記初期値設定手段によって設定された前記パス値および前記フェイル値の両方の値を、前記試験範囲が所定値分広くなるように変更する初期値変更手段と、
を備え、前記試験範囲の上限値と下限値のそれぞれは、エラー処理の対象となるか否かを判定する値が設定されており、
前記デバイス測定手段は、前記初期値変更手段によって値が変更された後の前記パス値および前記フェイル値を用いて前記測定を行うことを特徴とする半導体デバイスの試験装置。
【請求項２】
請求項１において、
前記所定値は、測定の分解能に相当する値であることを特徴とする半導体デバイスの試験装置。
【請求項３】
半導体デバイスに対して所定の試験範囲に含まれるパス／フェイルの境界をバイナリサーチ法に基づいて検出する半導体デバイスの試験方法において、
前記試験範囲の上限値と下限値のいずれか一方をパス値、他方をフェイル値に設定するとともに、これらパス値およびフェイル値の両方の値を、前記試験範囲が所定値分広くなるように変更する第１のステップと、
前記パス値および前記フェイル値を用いて、バイナリサーチ法にしたがった測定位置を設定する第２のステップと、
前記第２のステップにおいて設定された前記測定位置において前記半導体デバイスに対する所定の測定を行う第３のステップと、
前記第３のステップにおいて得られる測定結果がパスの場合には、前記第２のステップにおいて設定された前記測定位置を前記パス値にセットし、前記測定結果がフェイルの場合には、前記第２のステップにおいて設定された前記測定位置を前記フェイル値にセットする第４のステップと、
前記第４のステップの処理が終了した後に、前記パス値と前記フェイル値の差を計算し、この差が測定の分解能以下になるまで、前記第２のステップ以降の処理を繰り返す指示を行う第５のステップと、
を有し、前記試験範囲の上限値と下限値のそれぞれは、エラー処理の対象となるか否かを判定する値が設定されていることを特徴とする半導体デバイスの試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに対するＡＣ試験等をバイナリサーチ法を用いて実施する場合の半導体デバイスの試験装置および試験方法に関する。
【０００２】
【従来の技術】
従来から、出荷前のロジックＩＣや半導体メモリ等の各種の半導体デバイスに対して試験を行うものとして半導体試験装置が知られている。この半導体試験装置によって実施される試験には、ファンクション試験、ＡＣパラメトリック試験、ＤＣパラメトリック試験等がある。この中で、ＡＣパラメトリック試験は、被測定デバイスＤＵＴ（Device Under Test）としての半導体デバイスの時間軸特性、周波数特性等のＡＣパラメータを評価する試験であり、代表的な試験方法としてバイナリサーチ法（２分検索法）と呼ばれる手法が知られている。
【０００３】
図５は、バイナリサーチ法を用いて半導体デバイスのパス／フェイル境界値を求める場合の従来の処理手順を示す流れ図である。例えば、正常な半導体デバイスについては、試験範囲の上限値に測定ポイントをセットしたときに測定結果としてパスが得られ、試験範囲の下限値に測定ポイントをセットしたときに測定結果としてフェイルが得られるものとし、これら上限値と下限値の間でパス／フェイル境界値を検索する場合について考える。
【０００４】
（１）まず、パス値ＰＶを試験範囲の上限値にセットし（ステップ２００）、このパス値に対応する測定位置において被測定デバイスの出力値を調べ（ステップ２０１）、パスしていることを確認する（ステップ２０２）。ここで、パスしなかった場合には、所定のエラー処理が行われる（ステップ２０３）。
【０００５】
（２）同様に、フェイル値ＦＶを試験範囲の下限値にセットし（ステップ２０４）、このフェイル値に対応する測定位置において被測定デバイスの出力値を調べ（ステップ２０５）、フェイルしていることを確認する（ステップ２０６）。ここでフェイルしなかった場合には、所定のエラー処理が行われる（ステップ２０７）。
【０００６】
（３）次の測定位置を（ＰＶ＋ＦＶ）／２にセットし（ステップ２０８）、この測定位置における被測定デバイスの出力値を調べ（ステップ２０９）、パスかフェイルかをチェックする（ステップ２１０）。測定結果がパスの場合には、パス値ＰＶに今回の測定位置（ＰＶ＋ＦＶ）／２が代入される（ステップ２１１）。一方、測定結果がフェイルの場合には、フェイル値ＦＶに今回の測定位置（ＰＶ＋ＦＶ）／２が代入される（ステップ２１２）。
【０００７】
（４）パス値ＰＶとフェイル値ＦＶの差の絶対値｜ＰＶ−ＦＶ｜が分解能ＲＥ以下になるまで、上述した（３）の処理が繰り返される（ステップ２１３）。
【０００８】
【発明が解決しようとする課題】
ところで、バイナリサーチ法を用いた従来の手法によると、試験範囲の上限値と下限値における測定は、被測定デバイスが正常であることを確認するために行われるものであり、この試験範囲外でパス／フェイル境界値が存在する可能性は少ない。実際の試験では、試験範囲の上限でフェイルになっていたり、試験範囲の下限でパスになっていたりする割合は数％であるという実測値が得られている。したがって、バイナリサーチ法を用いた従来の手法においては、当然の結果が得られる非効率的な確認作業を行っていたため、試験時間が長くなるという問題があった。特に、多くの被測定デバイスを順番に試験するような場合には、一つ一つの試験時間が累積されるため、少しでも効率的な試験を行って、全体の試験時間の短縮が可能な手法が望まれている。
【０００９】
本発明は、このような点に鑑みて創作されたものであり、その目的は、試験時間を短縮することができる半導体デバイスの試験装置および試験方法を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明の半導体デバイスの試験装置は、半導体デバイスに対して所定の試験範囲に含まれるパス／フェイルの境界をバイナリサーチ法に基づいて検出する場合に、初期値設定手段によって、試験範囲の上限値と下限値のいずれか一方をパス値、他方をフェイル値に設定するとともに、デバイス測定手段によって、これらのパス値およびフェイル値における測定をスキップして、半導体デバイスに対するバイナリサーチ法による測定を行う。通常は、上限値および下限値のいずれか一方においてパスが、他方においてフェイルが観測されるような試験範囲が設定されるため、これら上限値および下限値においてエラーとなる可能性は少ない。したがって、これらの測定位置における測定をスキップすることにより、効率的な試験を行うことができ、試験時間の短縮が可能になる。
【００１１】
特に、上述した初期値設定手段によって設定されたパス値およびフェイル値の少なくとも一方の値を、試験範囲が所定値分広くなるように初期値変更手段によって変更することが望ましい。バイナリサーチ法では、前回のパス値とフェイル値の中間の値を計算してパス値あるいはフェイル値の更新が行われるため、この計算を行う限り、試験範囲の上限値および下限値のいずれか一方に対応する測定位置でのパス／フェイル判定を行うことができなくなってしまう。このような不都合は、最初の試験範囲を所定値分広くすることにより回避することができる。
【００１２】
また、この所定値は、測定の分解能に相当する値であることが望ましい。上述した不都合を回避するためには、分解能分だけ試験範囲を広げれば十分であり、このように試験範囲を必要最小限だけ広げることにより、不必要に試験時間が長くなることを防止することができる。
【００１３】
また、本発明の半導体デバイスの試験方法は、半導体デバイスに対して所定の試験範囲に含まれるパス／フェイルの境界をバイナリサーチ法に基づいて検出するために、以下に示す第１のステップ〜第５のステップの処理を行っている。第１のステップにおいて、試験範囲の上限値と下限値のいずれか一方をパス値、他方をフェイル値に設定する。第２のステップにおいて、パス値およびフェイル値を用いて、バイナリサーチ法にしたがった測定位置を設定する。第３のステップにおいて、第２のステップにおいて設定された測定位置において半導体デバイスに対する所定の測定を行う。第４のステップにおいて、第３のステップにおいて得られる測定結果がパスの場合には、第２のステップにおいて設定された測定位置をパス値にセットし、この測定結果がフェイルの場合には、第２のステップにおいて設定された測定位置をフェイル値にセットする。第５のステップにおいて、第４のステップの処理が終了した後に、パス値とフェイル値の差を計算し、この差が測定の分解能以下になるまで、第２のステップ以降の処理を繰り返す指示を行う。測定範囲の上限値と下限値に対応する測定位置でのパス／フェイル判定を省略することにより、それらの中間値に対応する測定位置でのパス／フェイル判定が行われることになるため、効率的な試験を行うことができ、試験時間の短縮が可能になる。
【００１４】
また、上述した第１のステップは、試験範囲を所定値分広げて、その上限値と下限値に対応するパス値およびフェイル値を設定することが望ましい。試験範囲を広げることにより、バイナリサーチ法を用いて次の測定位置を計算する場合に、範囲を広げる前の試験範囲の上限値あるいは下限値が測定位置として設定されなくなってしまうという不都合を回避することができる。
【００１５】
【発明の実施の形態】
以下、本発明を適用した一実施形態の半導体試験装置について、図面を参照しながら説明する。
図１は、本実施形態の半導体試験装置の構成を示す図である。同図に示す半導体試験装置は、ＤＵＴ（被測定デバイス）１００に対してＡＣパラメトリック試験、ＤＣパラメトリック試験、ファンクション試験等を行うためのものであり、ＤＵＴ１００に対して試験に必要な各種の信号を入出力するために、テスタプロセッサ１０、タイミングジェネレータ２０、パターンジェネレータ３０、データセレクタ４０、フォーマットコントロール部５０、ピンカード６０、デジタルコンペア部７０を含んで構成されている。
【００１６】
上述したテスタプロセッサ１０は、オペレーティングシステム（ＯＳ）によって所定のテストプログラムを実行してＤＵＴ１００に対するＡＣパラメトリック試験等を行うために半導体試験装置の全体を制御する。
タイミングジェネレータ２０は、試験に必要な基本周期を設定するとともに、この設定した基本周期内に含まれる各種のタイミングエッジを生成する。パターンジェネレータ３０は、ＤＵＴ１００のクロックピンを含む各ピンに入力するパターンデータを発生する。データセレクタ４０は、パターンジェネレータ３０から出力される各種のパターンデータと、これを入力するＤＵＴ１００の各ピンとを対応させる。フォーマットコントロール部５０は、パターンジェネレータ３０によって発生されデータセレクタ４０によって選択されたパターンデータと、タイミングジェネレータ２０によって生成されたタイミングエッジとに基づいて、ＤＵＴ１００に対する波形制御を行う。
【００１７】
また、ピンカード６０は、フォーマットコントロール部５０およびデジタルコンペア部７０とＤＵＴ１００との間の物理的なインタフェースをとるためのものである。ピンカード６０は、ＤＵＴ１００の対応するピンに所定のパターン波形を印加するドライバと、ピンに現れる電圧波形と所定のローレベル電圧およびハイレベル電圧との比較を同時に行うデュアルコンパレータと、任意に負荷電流の値が設定可能なプログラマブル負荷と、ピンに接続された所定の抵抗値（例えば５０Ω）を有する終端抵抗とを含んで構成されている。なお、ＤＵＴ１００のピンの中には、アドレス端子に対応するピンのように所定のデータを入力するだけのピンもあり、このようなピンについては上述したデュアルコンパレータやプログラマブル負荷、終端抵抗は不要であって、ドライバのみが接続されている。
【００１８】
デジタルコンペア部７０は、ＤＵＴ１００の各ピンの出力に対して、データセレクタ４０で選択された各ピン毎の期待値データを比較する。この比較を行うタイミングは、タイミングジェネレータ２０で生成されるストローブ信号のタイミングエッジＳＴＲＢで指定される。
【００１９】
上述したテスタプロセッサ１０が初期値設定手段、初期値変更手段に、テスタプロセッサ１０、タイミングジェネレータ２０、パターンジェネレータ３０、データセレクタ４０、フォーマットコントロール部５０、ピンカード６０、デジタルコンペア部７０がデバイス測定手段にそれぞれ対応する。
【００２０】
本実施形態の半導体試験装置はこのような構成を有しており、次に、これを用いてＤＵＴ１００に対するＡＣパラメトリック試験を、バイナリサーチ法によって行う場合の動作を説明する。
図２は、本実施形態の半導体試験装置のＡＣパラメトリック試験時の動作手順を示す図である。例えば、所定の試験範囲におけるパス／フェイル境界値をバイナリサーチ法を用いて検出する動作手順が示されている。
【００２１】
（１）まず、テスタプロセッサ１０は、初期状態におけるパス値ＰＶに、試験範囲の上限値Ｐ０に分解能ＲＥを加えた値（Ｐ０＋ＲＥ）をセットする（ステップ１００）。
（２）また、テスタプロセッサ１０は、初期状態におけるフェイル値ＦＶに、試験範囲の下限値Ｆ０から分解能ＲＥを減じた値（Ｆ０−ＲＥ）をセットする（ステップ１０１）。
【００２２】
（３）次に、テスタプロセッサ１０は、測定位置を（ＰＶ＋ＦＶ）／２にセットし（ステップ１０２）、この測定位置におけるＤＵＴ１００の着目ピンの出力値を調べ（ステップ１０３）、パスかフェイルかをチェックする（ステップ１０４）。具体的には、テスタプロセッサ１０からタイミングジェネレータ２０、パターンジェネレータ３０、データセレクタ４０、フォーマットコントロール部５０に対して指示を送ることにより、ＤＵＴ１００の着目ピンに対して所定の試験パターン波形を入力する。この試験パターン波形の入力動作と並行して、テスタプロセッサ１０からタイミングジェネレータ２０に対して指示を送ることにより、上述した測定位置（ＰＶ＋ＦＶ）／２に対応するタイミングを有するストローブ信ＳＴＲＢが生成され、デジタルコンペア部７０による出力値のパス／フェイル判定が行われる。
【００２３】
出力結果がパスの場合には、テスタプロセッサ１０は、パス値ＰＶに今回の測定位置（ＰＶ＋ＦＶ）／２をセットする（ステップ１０５）。一方、出力結果がフェイルの場合には、テスタプロセッサ１０は、フェイル値ＦＶに今回の測定位置（ＰＶ＋ＦＶ）／２をセットする（ステップ１０６）。
【００２４】
（４）また、テスタプロセッサ１０は、範囲を広げる前の試験範囲の下限値Ｆ０に対応する測定位置で測定結果がパスとなった場合には（ステップ１０７）、エラー判定を行って所定のエラー処理に移行する（ステップ１０８）。同様に、テスタプロセッサ１０は、試験範囲の上限値Ｐ０に対応する測定位置で測定結果がフェイルとなった場合には（ステップ１０９）、エラー判定を行って所定のエラー処理に移行する（ステップ１１０）。
【００２５】
（５）次に、テスタプロセッサ１０は、パス値ＰＶとフェイル値ＦＶの差の絶対値｜ＰＶ−ＦＶ｜が分解能ＲＥ以下であるか否かを判定し、絶対値｜ＰＶ−ＦＶ｜が分解能ＲＥ以下になるまで、ステップ１０２以降の測定動作を繰り返す（ステップ１１１）。
【００２６】
このように、本実施形態の半導体試験装置では、試験範囲の上限値と下限値における測定を省略してＤＵＴ１００に対するバイナリサーチ法を用いたＡＣパラメトリック試験が実施されるため、これらの測定ポイントにおける非効率的な測定を行わないことによる試験時間の短縮が可能になる。また、最初に試験範囲の上限値と下限値における測定を行わないために、これらの測定ポイントにおけるエラーチェックができない場合も生じるが、本実施形態では、試験範囲を上下方向にそれぞれ１分解能分広げているため、これらにおけるエラーチェックを実施することができる。
【００２７】
測定回数の具体的検討
次に、本実施形態の手法を用いることにより、どの程度測定回数を減らすことができるかを検討する。
図３は、所定の試験範囲に対応してＤＵＴ１００の出力波形が変化した場合の測定回数を検討した結果を示す説明図である。例えば、広げる前の試験範囲をａ〜ｆとし、ＤＵＴ１００の出力波形の全てのパターンについて考えるものとする。ａ、ｂ、…は、測定位置として設定される可能性のある位置を示しており、それらの隣接間隔の最小値が測定の分解能ＲＥとなる。また、測定位置ａ、ｂ、…の下に付された数字は測定順番を、さらにその下に付されたＰはその測定位置に対応した測定結果がパスであることを、Ｆはその測定位置に対応した測定結果がフェイルであることを示している。
【００２８】
図３（Ａ）には、本来の試験範囲の下限値（測定位置ａ）よりも以前にＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ａにおける測定が終了し、測定結果としてパス判定が行われた時点で、エラー判定が行われるため、測定回数は２回となる。
【００２９】
図３（Ｂ）には、測定位置ａとｂの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｂにおける測定が終了し、測定結果としてパス判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ａとｂの間にパス／フェイル境界があるものと判定される。したがって、測定回数は３回となる。
【００３０】
図３（Ｃ）には、測定位置ｂとｃの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｂにおける測定が終了し、測定結果としてフェイル判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ｂとｃの間にパス／フェイル境界があるものと判定される。したがって、測定回数は３回となる。
【００３１】
図３（Ｄ）には、測定位置ｃとｄの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｄにおける測定が終了し、測定結果としてパス判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ｃとｄの間にパス／フェイル境界があるものと判定される。したがって、測定回数は３回となる。
【００３２】
図３（Ｅ）には、測定位置ｄとｅの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｄにおける測定が終了し、測定結果としてフェイル判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ｄとｅの間にパス／フェイル境界があるものと判定される。したがって、測定回数は３回となる。
【００３３】
図３（Ｆ）には、測定位置ｅとｆの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｆにおける測定が終了し、測定結果としてパス判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ｅとｆの間にパス／フェイル境界があるものと判定される。したがって、測定回数は３回となる。
【００３４】
図３（Ｇ）には、本来の試験範囲の上限値（測定位置ｆ）よりも以降にＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｆにおける測定が終了し、測定結果としてフェイル判定が行われた時点で、エラー判定が行われるため、測定回数は３回となる。
【００３５】
本実施形態の手法を用いることにより、全てのパターンが均等に現れるものとした場合の全体の測定回数（図３（Ａ）〜図３（Ｇ）のそれぞれに対応する測定回数を合計した回数）は、２＋３＋３＋３＋３＋３＋３＝２０回となる。
また、実際に図３（Ａ）や図３（Ｇ）に対応する測定パターンの出現確率は低いため（実測では数％）、仮にこれらの出現確率を１０％として、全体の測定回数を計算すると、（２＋３）×１０％＋（３＋３＋３＋３＋３）×９０％＝１４．０回となる。
【００３６】
図４は、バイナリサーチ法を用いた従来手法による測定結果を示す説明図であり、測定条件等は図３に示した場合に合わせてある。
図４（Ａ）には、試験範囲の下限値（測定位置ａ）よりも以前にＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ａにおける測定が終了し、測定結果としてパス判定が行われた時点で、エラー判定が行われるため、測定回数は２回となる。
【００３７】
図４（Ｂ）には、測定位置ａとｂの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｂにおける測定が終了し、測定結果としてパス判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ａとｂの間にパス／フェイル境界があるものと判定される。したがって、測定回数は４回となる。
【００３８】
図４（Ｃ）には、測定位置ｂとｃの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｂにおける測定が終了し、測定結果としてフェイル判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ｂとｃの間にパス／フェイル境界があるものと判定される。したがって、測定回数は４回となる。
【００３９】
図４（Ｄ）には、測定位置ｃとｄの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｄにおける測定が終了し、測定結果としてパス判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ｃとｄの間にパス／フェイル境界があるものと判定される。したがって、測定回数は４回となる。
【００４０】
図４（Ｅ）には、測定位置ｄとｅの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｅにおける測定が終了し、測定結果としてパス判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ｄとｅの間にパス／フェイル境界があるものと判定される。したがって、測定回数は５回となる。
【００４１】
図４（Ｆ）には、測定位置ｅとｆの間でＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｅにおける測定が終了し、測定結果としてパス判定が行われた時点で、パス値ＰＶとフェイル値ＦＶの差の絶対値が分解能ＲＥと等しくなって、測定位置ｅとｆの間にパス／フェイル境界があるものと判定される。したがって、測定回数は５回となる。
【００４２】
図４（Ｇ）には、本来の試験範囲の上限値（測定位置ｆ）よりも以降にＤＵＴ１００の出力波形が立ち上がる場合の試験結果が示されている。この場合には、測定位置ｆにおける測定が終了し、測定結果としてフェイル判定が行われた時点で、エラー判定が行われるため、測定回数は１回となる。
【００４３】
従来の手法を用いることにより、全てのパターンが均等に現れるものとした場合の全体の測定回数（図４（Ａ）〜図４（Ｇ）のそれぞれに対応する測定回数を合計した回数）は、２＋４＋４＋４＋５＋５＋１＝２５回となる。
また、実際に図４（Ａ）や図４（Ｇ）に対応する測定パターンの出現確率を１０％として、全体の測定回数を計算すると、（２＋１）×１０％＋（４＋４＋４＋５＋５）×９０％＝２０．１回となる。
【００４４】
このように、全てのパターンが均等に現れるものとした場合の測定回数は、本実施例の手法を用いた場合には２０回であり、従来の手法を用いた場合には２５回となる。したがって、本実施形態の手法を用いることにより、測定回数が２０／２５＝８０％に低減され、２０％の効率アップを達成することができる。
【００４５】
また、試験範囲の上限と下限において測定を行った場合にエラーとなる確率を１０％としたときの測定回数は、本実施形態の手法を用いた場合には１４．０回であり、従来の手法を用いた場合には２０．１回となる。したがって、本実施形態の手法を用いることにより、測定回数が１４．０／２０．１＝６９％に低減され、約３０％の効率アップを達成することができる。
【００４６】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した半導体試験装置では、ＡＣパラメトリック試験をバイナリサーチ法を用いて行う場合を説明したが、ＡＣパラメトリック試験以外であってもバイナリサーチ法を用いる試験であれば本発明を適用することができる。
【００４７】
また、上述した実施形態では、ＤＵＴ１００の着目ピンの出力波形が試験範囲において立ち上がる場合について説明したが、この出力波形が試験範囲において立ち下がる場合も同様に本発明を適用することができる。この場合には、試験範囲の下限（測定位置ａ）において測定結果がフェイル、あるいは上限（測定位置ｆ）において測定結果がパスとなったときにエラー判定が行われる。
【００４８】
【発明の効果】
上述したように、本発明によれば、エラー判定が行われる可能性が低い試験範囲の上限と下限における測定をスキップして、バイナリサーチ法による被測定デバイスに対する測定を行うことにより、効率的な試験を行うことができ、試験時間の短縮が可能になる。
【図面の簡単な説明】
【図１】一実施形態の半導体試験装置の構成を示す図である。
【図２】本実施形態の半導体試験装置のＡＣパラメトリック試験時の動作手順を示す図である。
【図３】所定の試験範囲に対応して被測定デバイスの出力波形が変化した場合の測定回数を検討した結果を示す説明図である。
【図４】バイナリサーチ法を用いた従来手法による測定結果を示す説明図である。
【図５】バイナリサーチ法を用いて半導体デバイスのパス／フェイル境界値を求める場合の従来の処理手順を示す流れ図である。
【符号の説明】
１０  テスタプロセッサ
２０  タイミングジェネレータ
３０  パターンジェネレータ
４０  データセレクタ
５０  フォーマットコントロール部
６０  ピンカード
７０  デジタルコンペア部
１００  ＤＵＴ（被測定デバイス）
【図１】
0004295894.tif 000002
【図２】
0004295894.tif 000003
【図３】
0004295894.tif 000004
【図４】
0004295894.tif 000005
【図５】
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