(57)【特許請求の範囲】
【請求項１】
２入力と出力増幅段の１入力に接続可能な１出力とを持つ入力増幅段と、第１の入力と第２の入力とコンパレータ出力とを持つコンパレータと、前記入力増幅段のオフセット調整入力に接続されたフィードバックキャパシタと、複数のスイッチと、を有する回路配置であって、前記複数のスイッチが、前記回路配置が第１の相から第２の相に切り換わることを可能にするためのスイッチング信号によって制御され、前記第１の相の期間を通じて、前記入力増幅段の前記出力と前記出力増幅段の前記入力とが、前記複数のスイッチのうちの第１のスイッチによって分離されており、
前記入力増幅段の前記２入力が、前記複数のスイッチのうちの第２のスイッチを介して互いに接続されており、
前記コンパレータ出力を介して、前記フィードバックキャパシタ上の電荷、したがって、前記オフセット調整入力の電圧を変更させて、前記入力増幅段のオフセットが抑制されるように、前記コンパレータの前記第１の入力が、前記入力増幅段の前記出力に接続され、かつ前記コンパレータの前記第２の入力が、前記出力増幅段の前記入力に接続されていることを特徴とする回路配置。
【請求項２】
請求項１に記載の回路配置であって、前記第２の相の期間を通じて、
前記入力増幅段の前記出力と前記出力増幅段の前記入力とが、前記複数のスイッチのうちの前記第１のスイッチによって接続されており、
前記入力増幅段の前記２入力が、前記複数のスイッチのうちの前記第２のスイッチによって互いに分離されており、
前記コンパレータ出力が、前記複数のスイッチのうちのもう１つのスイッチによって前記キャパシタから分離されていることを特徴とする回路配置。
【請求項３】
請求項１または２に記載の回路配置であって、前記第１の相の期間を通じて閉じている２つのスイッチと、前記第２の相の期間を通じて閉じている２つのスイッチと、を有することを特徴とする回路配置。
【請求項４】
請求項１，２または３に記載の回路配置であって、前記第１の相が、前記第２の相より短い
ことを特徴とする回路配置。
【請求項５】
上記のいずれか１つの請求項に記載の回路配置であって、前記出力増幅段が、出力が、補償キャパシタを介して、前記出力増幅段の前記入力に、フィードバック方式で接続されている増幅器を有することを特徴とする回路配置。
【請求項６】
上記のいずれか１つの請求項に記載の回路配置であって、前記増幅器の前記出力が負荷に接続可能であることを特徴とする回路配置。
【請求項７】
上記のいずれか１つの請求項に記載の回路配置であって、前記増幅器の前記出力が、真性的に安定であることを特徴とする回路配置。
【請求項８】
上記のいずれか１つの請求項に記載の回路配置であって、前記コンパレータの前記第１の入力と前記コンパレータの前記第２の入力との間に電圧差があるときに、前記コンパレータが、前記コンパレータ出力に電流を発生させることを特徴とする回路配置。
【請求項９】
上記のいずれか１つの請求項に記載の回路配置であって、前記入力増幅段が、ミラートポロジで実現されていることを特徴とする回路配置。
【請求項１０】
請求項９に記載の回路配置であって、前記入力増幅段が、カレントミラーと補助入力段とを有することを特徴とする回路配置。
【請求項１１】
上記のいずれか１つの請求項に記載の回路配置であって、前記出力増幅段が、ＡＢ級トポロジまたはＡ級トポロジで実現されていることを特徴とする回路配置。
【請求項１２】
請求項１０に記載の回路配置であって、前記出力増幅段が、ＡＢ級出力の２段演算増幅器を有することを特徴とする回路配置。
【請求項１３】
上記のいずれか１つの請求項に記載の回路配置であって、前記コンパレータが、差動段で実現されていることを特徴とする回路配置。
【請求項１４】
請求項１から１３のいずれか１つに記載の回路配置を有するシステムであって、前記スイッチング信号が、前記システムによって、前記回路配置の前記複数のスイッチに供給されることを特徴とするシステム。
【請求項１５】
請求項１４に記載のシステムであって、ディスプレイの一部であることを特徴とするシステム。
【請求項１６】
複数のソースラインと複数のゲートラインとを持つディスプレイ画面と、ゲートドライバと、ソースドライバモジュールと、を有するディスプレイシステムであって、前記ディスプレイ画面に表示されるべき情報に相当する入力信号を受信するディスプレイシステムにおいて、前記ソースドライバモジュールが、請求項１から１３のいずれか１つに記載の回路配置を備えたバッファを有していることを特徴とするディスプレイシステム。
【請求項１７】
請求項１６に記載のディスプレイシステムであって、前記出力増幅段が、前記複数のソースラインのうちの１つのソースラインに接続されていることを特徴とするディスプレイシステム。
【請求項１８】
請求項１６または１７に記載のディスプレイシステムであって、前記ディスプレイ画面が、ＬＣＤディスプレイ画面であることを特徴とするディスプレイシステム。
【請求項１９】
請求項１８に記載のディスプレイシステムであって、前記ディスプレイ画面が、ＴＦＴディスプレイ画面であることを特徴とするディスプレイシステム。
【請求項２０】
２入力と１出力とを持つ入力増幅段のオフセット電圧を補償するための方法であって、前記入力増幅段が、
前記入力増幅段の前記出力に接続可能な１入力を持つ出力増幅段と、
第１の入力と第２の入力とコンパレータ出力とを持ち、前記コンパレータの前記第１の入力が、前記入力増幅段の前記出力に接続され、かつ前記コンパレータの前記第２の入力が、前記出力増幅段の前記入力に接続されているコンパレータと、
前記入力増幅段のオフセット調整入力に接続されたフィードバックキャパシタと、
第１のスイッチ群と第２のスイッチ群と、
を有する回路配置の一部である方法において、
（ａ）前記第１のスイッチ群を閉じ、前記第２のスイッチ群を開く過程と、
（ｂ）前記コンパレータ出力に出力電流を発生させるために、前記入力増幅段の前記入力の電圧と、前記出力増幅段の前記入力の電圧とを比較することによって、前記コンパレータの前記第１の入力と前記第２の入力との間の電圧差を検知する過程と、
（ｃ）前記出力電流を用いて、前記フィードバックキャパシタを充電または放電させる過程と、
（ｄ）前記入力増幅段の前記オフセット電圧を補償するために、前記オフセット調整入力を介して前記入力増幅段のオフセットを調節する過程と、を有する方法。
【請求項２１】
請求項２０に記載の方法であって、
（ｅ）前記第２のスイッチ群を閉じ、前記第１のスイッチ群を開く過程と、
（ｆ）前記入力増幅段の前記２入力のうちの１つに印加されている入力信号（ＩＮ）を、前記出力増幅段の出力に、対応する出力信号を生ぜしめるために、増幅する過程と、を有することを特徴とする方法。
【請求項２２】
請求項２０または２１に記載の方法であって、過程（ａ）の期間を通じて、前記入力増幅段の前記出力が、前記第２のスイッチ群のなかの１つのスイッチによって、前記出力増幅段の前記入力から接続を切られていることを特徴とする方法。
【請求項２３】
請求項２０または２１に記載の方法であって、過程（ａ）の期間を通じて、前記コンパレータ出力が、前記フィードバックキャパシタの１つの端子に接続されていることを特徴とする方法。
【請求項２４】
請求項２０または２１に記載の方法であって、過程（ａ）の期間を通じて、前記入力増幅段の前記２入力が、互いに接続されていることを特徴とする方法。
【請求項２５】
請求項２１に記載の方法であって、過程（ｅ）の期間を通じて、前記入力増幅段の前記出力が、前記第２のスイッチ群のなかの１つのスイッチによって、前記出力増幅段の前記入力に接続されていることを特徴とする方法。
【請求項２６】
請求項２１に記載の方法であって、過程（ｅ）の期間を通じて、前記コンパレータの前記第１の入力と前記第２の入力とが、互いに接続されていることを特徴とする方法。
【請求項２７】
請求項２０または２１に記載の方法であって、過程（ａ）と過程（ｅ）とが、周期的に繰り返されることを特徴とする方法。
【請求項２８】
請求項２０または２１に記載の方法であって、（ａ）〜（ｄ）の過程が、オフセット補償相の間に遂行され、前記オフセット補償相の持続期間がＴ１であることを特徴とする方法。
【請求項２９】
請求項２８に記載の方法であって、（ｅ）〜（ｆ）の過程が、能動相の間に遂行され、前記能動相の持続期間がＴ２であることを特徴とする方法。
【請求項３０】
請求項２８に記載の方法であって、Ｔ１ ＜ Ｔ２であることを特徴とする方法。
【請求項３１】
請求項２８に記載の方法であって、Ｔ１が、Ｔ２の約０．１％から４９％であることを特徴とする方法。
【請求項３２】
請求項３１に記載の方法であって、Ｔ１が、Ｔ２の約１％から２０％であることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、演算増幅器のオフセット補償に関するものである。とりわけ、本発明は、液晶ディスプレイのディスプレイドライバに用いるオフセット補償に関するものである。
【０００２】
【従来の技術】
演算増幅器（オペアンプ）の出力のオフセットを補償するための種々のアプローチが知られている。オフセット補償に対しては、2つの基本的なアプローチを、挙げることが出来る。
【０００３】
第1のアプローチは、オフセットを蓄えるためのキャパシタを用いる。それに対応するブロックダイアグラムが、図1に与えられている。図1の回路構成は、以下のように動作する。第1の相(1)から第2の相(2)へと、および、その逆に、回路配列を切り換えるために、一連のパルスが、スイッチS1, S2に印加される。それぞれの配線は、図1に図示されていない。相(1)において、スイッチS1は、閉じており、演算増幅器10は、演算増幅器10の出力12における出力電圧がオフセット電圧(Voff)に等しい、単位利得ループで作動する。
【０００４】
相(1)の期間を通じて、出力12における電圧(Voff)は、キャパシタ13 (Coff)に蓄えられている。相(2)の期間を通じて、スイッチS1は開いており、スイッチS2は閉じている。したがって、キャパシタ13は、演算増幅器10の逆相入力14に直列に置かれる。オフセット電圧(Voff)が、キャパシタ13 (Coff)に蓄えられているので、演算増幅器10の逆相入力と正相入力との両者は、互いに同ポテンシャルになる。その結果、入力15と16との間の電圧差も零であれば、演算増幅器10の出力12が、補正される。このようなシステムの1例が、米国特許第4,781,437号に記載されている。
【０００５】
この第1のアプローチの典型的な欠点は、オフセット補正が、オートゼロスイッチS1, S2によってもたらされる電荷注入によって損なわれるということである。
【０００６】
第2のアプローチに対応する回路の典型例が、図2に図示されている。この場合には、付加利得段21が使用される。この利得段21は、演算増幅器20の入力側ではなくて出力側におけるオフセットの補償を考慮している。第2のアプローチによる回路も、スイッチS1, S2に一連のパルスを印加することによって、第1の相(1)から第2の相(2)へと切り換えられる。相(1)の期間を通じて、スイッチS1は、閉じており、演算増幅器20（増幅度A1）の入力24, 25は、互いに接続され（短絡され）、利得段21の演算増幅器22（増幅度A2）は、閉ループで作動される。閉ループは、演算増幅器23の出力26を線形領域の動作点に押し込む。キャパシタ27の上のスイッチS1が開く相(2)では、そこ（キャパシタ27）に注入されていた電荷が、付加オフセット電圧をもたらす。この付加オフセット電圧は、因数A2だけ増幅され、出力26に現れる。そうすると、演算増幅器20の出力28におけるオフセットが補償される。
【０００７】
前節で議論された2つのアプローチは、通常同じ長さを持つ2つの相(1), (2)でオフセットを抑制する。言い換えれば、これらのアプローチは、約50％のデューティサイクルを持っている。
【０００８】
より高い（100％までの）デューティサイクルを得ることができるように、演算増幅器の出力側の負荷を常に駆動することができる、いわゆるピンポントポロジが使用される。これは、並列にさらに段を増やし、それらを「マルチプレックスされた」態様で用いることによって達成される。1つの段がオフセットを補償している間に、他の段は、負荷を駆動する。
【０００９】
高いデューティサイクルが要請され、そして、相異なる種々の相の間で、オフセット抑制に利用できる時間が、システム全体の整定時間よりも短くなることがあり得る応用というものがある。ピンポンアプローチは、理論的にはこの問題を解決することができるが、それは、回路構成を、したがって、シリコンチップ面積を2倍（あるいは、それ以上）にすることを意味する。
【００１０】
同一のダイ上に何百というこのような回路が存在する応用において、競争に耐える価格およびシリコン面積を持つデバイスを得るためには、異なる解決法が必要とされる。
【００１１】
既知の解決法のもう1つの欠点は、オフセット抑制相(1)から能動相(2)へのトランジェントが長過ぎるということである。
【００１２】
本発明の1つの目的は、低速であるか、ダイに過剰のシリコン面積を要するかの何れかの、既知のアプローチの欠点を克服する方策を提供することである。
【００１３】
本発明のさらなる目的は、より優れたオフセット補償、あるいは、オフセット補正さえ、可能にする方策を提供することである。
【００１４】
本発明の他の目的は、ディスプレイドライバ、とりわけLCDディスプレイドライバに備えた方策を提供することである。
【００１５】
【課題を解決するための手段】
本発明は、増幅器回路配置の出力電圧を、その増幅器の種々のオフセット電圧に対して補償することを可能にする方策に関するものである。
【００１６】
これらのそして他の目的は、2入力と出力増幅段の1入力に接続可能な1出力とを持つ入力増幅段を有する回路配置によって達成される。前記回路配置は、さらに、第1の入力と第2の入力とコンパレータ出力とを持つコンパレータと、前記入力増幅段のオフセット調整入力に接続されたフィードバックキャパシタと、スイッチング信号によって制御可能な複数のスイッチも有している。これらの信号により、前記回路配置が第1の相(1)から第2の相(2)に切り換わることが可能になる。前記第1の相の期間を通じて、前記入力増幅段の前記出力と前記出力増幅段の前記入力とが、前記複数のスイッチの1つによって互いに分離されており、前記入力増幅段の前記2入力が、他の1つのスイッチを介して互いに接続されており、また、前記コンパレータ出力を介して、前記フィードバックキャパシタ上の電荷が、したがって、前記オフセット調整入力の電圧が変更するように、前記コンパレータの前記第1の入力が、前記入力増幅段の前記出力に接続され、かつ前記コンパレータの前記第2の入力が、前記出力増幅段の前記入力に接続されている。したがって、前記入力増幅段のオフセットが抑制される。
【００１７】
さらなる利点を有する実施が、請求項2〜16に請求されている。
【００１８】
さらに、複数のソースラインと複数のゲートラインとを持つディスプレイ画面と、ゲートドライバと、ソースドライバモジュールと、を有するディスプレイシステムであって、前記ディスプレイ画面に表示されるべき情報に相当する入力信号を受信するディスプレイシステムが、提供される。前記ソースドライバモジュールは、本発明に係る回路配置を備えたバッファを有している。
【００１９】
本発明に係るディスプレイシステムのさらなる利点を有する実施が、請求項18〜19に請求されている。
【００２０】
本発明に係る方法は、2入力と1出力とを持つ入力増幅段のオフセット電圧を補償することを可能にする。前記入力増幅段は、前記入力増幅段の前記出力に接続可能な1入力を持つ出力増幅段と、第1の入力と第2の入力とコンパレータ出力とを持つコンパレータと、前記入力増幅段のオフセット調整入力に接続されたフィードバックキャパシタと、いくつかのスイッチと、を有する回路配置の一部である。本発明によれば、前記入力増幅段のオフセット電圧を補償するために、
【００２１】
第1のスイッチ群を閉じ、第2のスイッチ群を開く過程と、
前記コンパレータ出力に出力電流を発生させるために、前記コンパレータの前記第1の入力と前記第2の入力との間の電圧差を検知する過程と、
前記出力電流を用いて、前記フィードバックキャパシタを充電または放電させる過程と、
前記オフセット調整入力を介して前記入力増幅段のオフセットを調節する過程と、が実行される。
【００２５】
種々の利点を有する遂行および種々の方法が、請求項21〜31に請求されている。
【００２６】
【発明の実施の形態】
本発明のより完全な説明のために、および、そのさらなる目的および利点のために、以下の説明と添付図面とが参照される。
【００２７】
本発明の骨子を、第1の実施例に関連して説明する。この実施例は、図3に図示されている。本発明に係る回路配列は、入力増幅段31と、出力増幅段32と、コンパレータ33と、を有する。入力増幅段31の出力34は、スイッチS2を介して、出力増幅段32の入力35に結合されている。コンパレータ33は、第1の入力41と第2の入力42とを持ち、第1の入力41は、入力増幅段31の出力34に接続されていて、第2の入力42は、出力増幅段32の入力35に接続されている。
【００２８】
コンパレータ出力44は、スイッチS1を介して、フィードバックキャパシタ43 (Coff)に接続されている。このフィードバックキャパシタ43は、入力増幅段31のオフセット調整入力45に結合されている。この配置によって、入力増幅段31のオフセットを、フィードバックキャパシタ43にかかる電圧の制御よって制御することが可能になる。
【００２９】
従来のオフセット補償回路配置におけると同様に、スイッチング信号V1, V2によって、それぞれ制御される、いくつかのスイッチS1, S2がある。それらのスイッチS1, S2は、回路配置を、第1の相(1)から第2の相(2)へと、および、その逆に、切り換えるために用いられる。相(1)の期間を通じて、オフセット補償が起こる。相(2)は、この相の期間を通じて、回路配置が、入力ノードINとIN-との間に印加される信号を増幅するために用いられるので、能動相と呼ばれる。
【００３０】
相(1)の期間を通じて、全てのスイッチS1は閉じられており、スイッチS2は開かれている。入力増幅段31の出力34と、出力増幅段32の入力35とは、スイッチS2の1つによって分離されている。コンパレータ33の第1の入力41は、入力増幅段31の出力34に接続され、コンパレータ33の第2の入力42は、出力増幅段32の入力35に接続されている。この配置によって、コンパレータ33は、出力34と入力35との間の電圧差を感知することができる。コンパレータ33は、コンパレータ出力44に電流を備える。コンパレータ33の出力側のスイッチS1は、相(1)の期間を通じて、閉じられているので、この電流は、フィードバックキャパシタ43を充電させるか、または、放電させる。そうすると、キャパシタ43上の電荷、したがって、演算増幅器30のオフセット調整入力45の電圧が変更され、そして、入力増幅段31の出力34のオフセット電圧Voffが抑制される。この相(1)の期間を通じて、入力増幅段31の2つの入力36, 37は、スイッチS1の1つを介して、互いに接続（短絡）されている。
【００３１】
相(2)の期間を通じて、全てのスイッチS2は閉じられており、スイッチS1は開かれている。入力増幅段31の出力34と、出力増幅段32の入力35とは、スイッチS2の第1のスイッチによって接続されている。入力増幅段31の2つの入力36, 37は、スイッチS1の第2のスイッチを介して、分離されている。最後になったが、コンパレータ出力44が、スイッチS1の他の1つによって、キャパシタ43から分離されていることは、重要である。相(2)の期間を通じて、コンパレータ33は、その出力44がフローティング状態にあるので、作動していない。このことは、コンパレータ33を、電流節約の目的でスイッチオフすることも可能であることを意味している。
【００３２】
図4に、時間tの関数として、種々の電圧が表わされている。図4の信号曲線は、単なる例にすぎないということに注意する必要がある。スイッチング信号V1は、スイッチS1をスイッチするために使用される信号である。V1が“high”のとき、そのスイッチは、閉じられている。スイッチング信号V2は、スイッチS2をスイッチするために使用される信号である。V2が“high”のとき、そのスイッチは、閉じられている。図4に図示されるように、スイッチング信号V1は、その信号が“high”となる、一連の比較的短いパルスを有する。それらのパルスの持続期間が、T1である。与えられている例では、スイッチング信号V2は、反転された信号V1である。言い換えれば、信号V2は、信号V1が“high”のときに“low”であり、また、その逆のときに逆である。信号V2は、期間T2を通じて“high”である。図4から得られるように、期間T1に対応する第1の相(1)が、期間T2に対応する第2の相(2)よりも短い。このことは、能動期間（相(2)）の方が、オフセット補償相(1)よりも、ずっと長いということを意味する。典型的には、T1は、T2の0.1％と49％との間である。T1は、T2の1％と20％との間であることが望ましい。
【００３３】
図4の下部の2つのダイヤグラムは、演算増幅器30の入力36のオフセット電圧Voff、および、キャパシタ43にかかる電圧Vcを図示している。本例においては、t0におけるオフセット電圧は、V3である。コンパレータ33およびキャパシタ43と、オフセット調整入力45との相互作用によって、オフセット電圧Voffは、一歩一歩、補償されていく。T1の期間を通じて、オフセット電圧Voffは、減少され、最後にはほとんど零になるまで補正される。この時点が、図4に参照番号46で印されている。理想状態では、オフセット電圧は、完全に補正することが出来る。キャパシタ43にかかる電圧Vcは、オフセット電圧Voffが減少するにつれて増加する。
【００３４】
中心的な考え方は、オフセット電圧Voffを単一の相で抑制するのではなく、オペアンプの内部ノードの全てが、出力40における負荷を駆動するのに必要とされる最終値にできるだけ近く保たれる、さらなる相をも通じて、それを抑制するということである。そのようにして、オフセット抑制相(1)と活性相(2)との間のトランジェントが、できるだけ減少せしめられる。一定の条件では、このトランジェントは、完全に排除することが出来る。
【００３５】
オフセット抑制相(1)（期間T1）の期間を通じて、第1段31と第2段32とは、スイッチS2によって隔てられている。第1段31は、短絡された2つの入力36, 37を持つ。第2段32は、補償キャパシタCcomp 39によってフィードバックループが閉じられた単位利得ループの利得段として働く。第2段32は、一定電圧Voutで、出力40における負荷を駆動する。これらの条件で、出力段32は、単一極系であり、真正的に安定である。2つの段31, 32の間に存在するコンパレータ33は、第2段32の入力35にサンプルされた電圧と、第1段31の34における出力電圧(Vout1)とを比較する。34における出力電圧(Vout1)は、その入力36, 37に存在するオフセット電圧Voffの値に従って、より高い電圧値になったり、より低い電圧値になったりする。これにより、コンパレータ33が、オフセット補正フィードバックループキャパシタ43に電荷を注入させるか、または、それから電荷を取り去るようにさせ、それによって、その（オフセット補正フィードバックループキャパシタ43の）電圧(VC)を変更させて、オフセット電圧Voffを抑制させる。
【００３６】
本発明の詳細な１実施例が、図5に示されている。入力段31は、ミラートポロジで実現されている。これは、トランジスタペアを持ついくつかのカレントミラーを採用しているので、ミラートポロジと称される。増幅器30の入力ダブレットは、2つのトランジスタM1, M2で実現されている。入力ライン36は、トランジスタM1のゲートに接続されている。トランジスタM20のドレインが、増幅器30の出力34を形成している。入力段31は、レイル・トゥ・レイル出力を持つ1段増幅器である。
【００３７】
本例のオフセット調整回路構成は、トタンジスタM7, M8, M9、および、フィードバックキャパシタ43 Coffを有している。
【００３８】
出力段32は、例えば、“A Compact Power Efficient 3V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries”, IEEE J. of Solid-State Circuits, Vol. 29, No. 12, pp. 1505-1513, Dec. 1994に、Ron Hogervorst, J. P. Tero, R. G. H. EschauzierおよびJ. H. Huijsingによって記載されているような、既知のAB段である。AB級増幅器は、当業者によく知られたものであるので、詳細には記載されない。段32は、トランジスタM10, M11、および、M14〜M19を有している。出力増幅段32は、AB級出力40を持つ2段演算増幅器を有することが望ましい。例えば、A級出力を持つ演算増幅器を、AB級出力に代わって用いることも出来る。
【００３９】
図5に表された出力段32と同様な出力段が、例えば、上述のIEEE J. of Solid-State Circuits論文によって既知である。
【００４０】
コンパレータ33は、トランジスタM3〜M6を持つ、通常の差動段である。オフセット補償は、トランジスタM7〜M9を有する補助入力段を介した、カレントミラートランジスタM12, M13のデジェネレーションによって実現される。カレントミラートランジスタM12, M13の配置は、カレントリピータ配置としても知られている。与えられた例においては、相(1)の期間を通じて、演算増幅器32は、補償キャパシタCc1, Cc2を介して、単位利得閉ループ形態をなしている。
【００４１】
補助入力段の非反転入力51（トランジスタM9のゲート）は、2つのゲート−ソース間電圧Vgs17+Vgs16でバイアスされている。ここで、Vgs16は、トランジスタM16のゲート−ソース間電圧であり、Vgs17は、トランジスタM17のゲート−ソース間電圧である。このとき、トランジスタM9は、抵抗素子として、線形領域で作動する。初期トランジェント（図4に示すような）の後、補助段の反転入力52（トランジスタM7のゲート）の電圧は、トランジスタM7//M8の抵抗が、オフセット抑制に必要とされる量のトランジスタM12, M13を有するカレントミラーをデジェネレートさせる値をとるようになる。トランジスタM7に並列のトランジスタM8は、トランジスタM7が完全にスイッチオフしたときに、トランジスタM12への接地経路を備えるために使用されている。この回路構成50では、限られた範囲のオフセットしか抑制できないが、不釣合いな組合せや製法／工程差に起因するランダムオフセットをカバーするためには、10分の何ミリボルトかで十分である。
【００４２】
（スイッチS1が閉じ、スイッチS2が開いている）オフセット抑制相の期間を通じて、トランジスタM10, M11のゲート電圧が、それら自身のゲート容量にサンプルされている。第1段31の出力は、その入力オフセットに応じて変化する。コンパレータ33は、トランジスタM10のゲート上にサンプルされた電圧値に関してどんな出力電圧変化も感知し、トランジスタM3, M4に流れるバイアス電流を切り換えることによって、フィードバックキャパシタ43 (Coff)にかかる電圧を増減させる。通常動作モード（信号V2が論理“high”である相(2)）の期間を通じて、トランジスタM3, M4に流れ込む電流は、可能な限り電流消費を少なくするためにスイッチオフすることが出来る。
【００４３】
トランジスタM3, M4, M10, M14, M18, M19, M20, M21, M22, M23は、p型MOSFETであり、他のトランジスタは、n型MOSFETである。
【００４４】
図5で表された実施例は、n型およびp型のMOSFETトランジスタを有しているが、本発明は、制御端子（ゲートまたはベースのような）に印加された制御電圧が、2つの負荷端子（エミッタまたはコレクタまたはソースおよびドレインのような）に流れる電流を制御することのできる、npn型、pnp型、MESFET、あるいはそれらに類似のものを含む種々の型のトランジスタを採用して実施してもよい。
【００４５】
オフセット電圧が補償された後、あるいは、さらに、完全に相殺されてしまった後でさえ、フィードバックキャパシタ43は、漏洩電流による電荷を開放するために、時々、リフレッシュされる必要がある。本発明の他の1つの実施例において、信号V1, V2が、リフレッシュモードと呼ばれる第3の相(3)の間、変更される。リフレッシュモードの間、持続期間T1は、定常相(1)の間におけるよりも短くすることが出来るし、さらに／または、持続期間T2は、長くすることが出来る。それら3相(1), (2), (3)の1例が、図6のダイアグラムに表されている。相(1), (2)の間、信号V1, V2は、図4の場合と同じである。オフセット電圧が補償されてしまった後、相(3)が始まる。この時点が、t*で表されている。t*がオンした後、V2信号パルスは長くなり、V1パルスは短くなる。与えられた例では、T2*は、T2の約2倍の長さであり、T1*は、T1の半分の長さである。必要な信号V1, V2を発生させるための特定のドライバを、使用することが出来る。
【００４６】
もう1つの実施例において、このドライバは、フィードバックキャパシタ43の電圧をモニタする閾ディテクタを有している。その電圧が、ある予め定められたレベル以下に低下すると、そのドライバは、T2*が短くなるように、さらに／または、T1*が長くなるように、V1パルスの周波数を増加させる。
【００４７】
本発明のもう1つの実施例の場合、スイッチS1, S2は、例えば、電界効果(FET)型の、トランジスタスイッチである。オートゼロスイッチを使用するのが、望ましい。
【００４８】
スイッチング信号V1, V2を発生させるマルチプレクサが使用されてもよい。その回路構成が使用されている環境からスイッチング信号が供給することが出来る実施例では、そのようなマルチプレクサは、必要ないということに留意する必要がある。
【００４９】
本明細書に説明されている種々の実施例は、LCDドライバに用いるのに非常に好適である。このようなディスプレイにおいては、PGBビデオ信号のようなアナログ信号が、各ディスプレイセル、即ち、“ピクセル”の諧調を制御するために使われる。この信号は、複数の供給バス、即ち、TFT画面のソースラインを介して印加され、複数の行、即ち、ゲート供給バスに印加されるゲート信号によってディスプレイの各ディスプレイセルに、適切な時間に選択的にゲートされる。通常、ソースラインドライバが、ソースラインを駆動するために使用される。本明細書に記載されている種々の実施例は、そのようなディスプレイのためのソースドライバとして用いられることができる。この場合に、第2段32の出力40が、例えばLCDのソースラインバスに接続される。出力40は、図5に線図的に幻像的に表わされている容量Cloadを“見る”。このキャパシタは、ソースラインバスの容量を表現している。ビデオ信号（例えばRGB信号）が、第1段31の入力(IN)に印加される。一連のスイッチング信号V1, V2が、LCDドライバが、本発明にしたがって、ビデオ信号のサンプルを取り上げ、それらのサンプルを保持することを可能にする。
【００５０】
本発明に係る1実施例が、図7に図示されている。この図は、制御回路構成を備えたLCDディスプレイのブロックダイアグラムを示している。そのLCDディスプレイは、複数のソースライン67と複数のゲートライン68とを備えたLCD画面60を有している。ソースドライバモジュール61が、個々のソースライン67を駆動するために使用されている。各1つが、通常、1行のゲートライン68全体を駆動するゲートドライバ63が使用される。CPU 62が、ゲートライン68およびソースライン67全ての走査を制御する。この目的で、CPU 62は、バス66を介してソースドライバモジュール61に、例えばRGB信号のようなビデオ信号（データ信号および制御信号）を供給し、バス69を介してゲートドライバ63に、行タイミング信号（制御信号）を供給する。ソースドライバモジュール61は、いくつかのソースドライバを有していてもよい。通常、1ソースライン当り1ソースドライバが存在する。しかしながら、1つの、かつ、同一のソースドライバが、いくつかのソースライン67を駆動するために用いることが出来るようなマルチプレックス方式のソースドライバを用いることも可能である。
【００５１】
各ソースドライバは、図8に図示されるように、1つのデジタル−アナログ(D/A)コンバータ64と1つのバッファ65とを有する。バッファ65は、LCD画面60の各ピクセルによって必要とされる電圧でソースラインを駆動する。本発明に係る回路配置が、バッファの増幅器の内部のオフセット電圧を補償するために、バッファ65の内部に使用されている。
【００５２】
本発明に係るLCDドライバは、LCDディスプレイを制御するために用いられる他の構成要素とともに共通の基板上に集積化することができる。
【００５３】
本明細書に開示されている解決法の1つの利点は、第1近似において、オフセット抑制相(1)の持続期間T1が、オフセット補正ループバンド幅(offset cancellation loop bandwidth)に依存せず、回路配置全体を、それが使用されている環境のタイミングに順応させることが出来るということである。
【００５４】
もう1つの利点は、オフセット補正相(1)の期間を通じて、全ての内部ノード電圧が、その前の値を保持しているということである。これによって、内部ノードをそれらの元の値にするのに何らのトランジェントも必要とされないので、相(1)からの高速の復帰が得られる。
【００５５】
本発明のさらにもう1つの利点は、出力の負荷が、相(1)と(2)との両方の期間を通じて接続されたままでよいということである。
【００５６】
本発明は、オフセット補償に利用可能な時間が短く、高デューティサイクルが必要とされるシステムおよび応用に用いるのに非常に好適である。そのような応用の1つの典型は、例えば、TFTディスプレイのソースドライバである。非常に低いオフセット、ならびに、ディスプレイピクセルを駆動するのに必要とされる時間に影響を与えないように、可能な限りオフセット抑制時間を減少させることが、出力バッファには、要請される。これらのドライバでは、400個に達する出力バッファが、単一のチップ上に存在することがあり得るので、高デューティサイクルオフセット補正回路、低電流消費、ならびに、小面積が、必要とされる。
【００５７】
以上の図面および明細書においては、本発明の好適な実施例が記載されているのみであり、また、特定の用語が用いられているが、このような記述は、一般的かつ説明的な意味合いで専門用語を用いているものであって、発明の範囲を制限するためのものではない。
【図面の簡単な説明】
【図１】オフセット補償を備えた従来の演算増幅器を示す。
【図２】オフセット補償のために用いられる付加利得段を備えた，他の従来の演算増幅器を示す。
【図３】本発明に係る1実施例を示す。
【図４】図3の実施例の種々の信号を備えたダイヤグラムを示す。
【図５】本発明に係る、より詳細な1実施例を示す。
【図６】本発明の他の実施例のスイッチング信号を備えたダイヤグラムを示す。
【図７】本発明に係るLCDディスプレイを示す。
【図８】本発明に係る図7のLCDディスプレイのソースドライバモジュールを示す。
【符号の説明】
30  演算増幅器
31  入力増幅段
32  出力増幅段
33  コンパレータ
43  フィードバックキャパシタ
60  ディスプレイ画面
61  ソースドライバモジュール
63  ゲートドライバ
64  デジタル−アナログコンバータ
65  バッファ
67  ソースライン
68  ゲートライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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