(57)【特許請求の範囲】
【請求項１】
ディジタル出力信号シーケンス（ｙ（ｋ））を生成することを目的として、コントロール信号（Ｓ）によって指定される補間時点（Δｔ／Ｔｒ１）においてディジタル入力信号シーケンス（ｘ（ｋ））の補間を行うインターポーレータにおいて、
それぞれの場合に、前記入力信号シーケンス（ｘ（ｋ））の各サンプリング周期（Ｔｒ１）の中央において前記入力信号シーケンス（ｘ（ｋ））の補間を行い、それにより中間信号シーケンス（ｚ（ｋ））を生成する第１のハーフ・バンド・フィルタ、
前記コントロール信号（Ｓ）によって指定される前記補間時点（Δｔ／Ｔｒ１）の前の時点で、可能性のある補間時点のあらかじめ決定されたパターン内にある時点（ｔＬ）において前記中間信号シーケンス（ｚ（ｋ））の補間を行う第１の多相フィルタ、
前記コントロール信号（Ｓ）によって指定される前記補間時点（Δｔ／Ｔｒ１）の後の時点で、可能性のある補間時点のあらかじめ決定されたパターン内にある時点（ｔＲ）において前記中間信号シーケンス（ｚ（ｋ））の補間を行う第２の多相フィルタ、及び
前記第１及び第２の多相フィルタの前記補間時点（ｔＬ、ｔＲ）に関連する前記コントロール信号（Ｓ）によって指定される前記補間時点（Δｔ／Ｔｒ１）の位置に依存するように前記第１及び第２の多相フィルタの補間値（ｙＰＰＦ＿Ｌ（ｋ）、ｙＰＰＦ＿Ｒ（ｋ））の間の線形補間を行う線形補間フィルタ
を含み
前記多相フィルタが、それぞれの場合において直列に配置された複数の遅延エレメントの第１の系列であって、それに対して中間信号シーケンスの奇数番の値（ｚ（２ｋ＋１））が供給される第１の系列、直列に配置された複数の遅延エレメントの第２の系列であって、それに対して中間信号シーケンスの偶数番の値（ｚ（２ｋ））が供給される第２の系列及び複数の乗算器であって、その第１の入力が、それぞれの場合において割り当て済みの切り替えデバイスを介して、前記第１の系列及び前記第２の系列のうちの一方の遅延エレメントに接続され得る複数の乗算器を有することを特徴とするインターポーレータ。
【請求項２】
少なくとも１つの第２のハーフ・バンド・フィルタが前記第１のハーフ・バンド・フィルタの上流に接続されており、前記第１のハーフ・バンド・フィルタの伝達関数（Ｈ２（ｆ））が概略で一定となる周波数範囲への帯域制限を行うことを特徴とする請求項１記載のインターポーレータ。
【請求項３】
前記多相フィルタが、それぞれの場合において直列に配置された複数の遅延エレメントの系列及び複数の乗算器を有し、前記乗算器の第１の入力は、それぞれの場合において割り当て済みの切り替えデバイスを介して、割り当て済みの遅延エレメントの入力若しくは出力に接続され得ることを特徴とする請求項１記載のインターポーレータ。
【請求項４】
前記乗算器の第２の入力が、係数メモリに接続されており、それにおいて、コントロール信号（Ｓ）に依存するように、それぞれの切り替えデバイスに関する補間時点（ｔＬ、ｔＲ）に関連付けされた係数（ａ、ｂ、ｃ、ｄ）が選択されることを特徴とする請求項３記載のインターポーレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本出願は、２００１年３月１４日に出願されたドイツ特許出願第１０１  １２２７５．６号に対する優先権を主張するものであり、当該出願の全内容は、参照を通じてこれに採り入れられている。
【０００２】
本発明は、補間時点の微調整が可能なインターポーレータに関する。例えば、その種のインターポーレータは、リサンプラにおいて使用されている。
【０００３】
【従来の技術】
該当するインターポーレータを備えたリサンプラが、ヨーロッパ特許公報第０６６５  ５４６  Ａ２号に開示されている。それにおいては、インターポーレータが、対応する係数メモリを伴う２つのＦＩＲフィルタを含む。周知のインターポーレータにおける欠点は、１ステージの中だけで設計されていることである。高い精度が要求される場合には、インターポーレータの位相ステップ・サイズが比較的小さくなければならず、その結果、係数メモリ内に比較的多数の係数を記憶（ｓｔｏｒｅ）、即ち、各位相ステップ・サイズに関する係数の完全なセットを記憶しなければならない。これによってメモリに係るコストが高くなり、リサンプラのモノリシック集積化が行われる場合には、係数メモリのためのチップ・エリアが大きくなるという結果がもたらされる。更に、メモリ・アクセス時間が比較的長く、その結果として処理速度が遅くなる。
【０００４】
【発明が解決しようとする課題】
本発明は、メモリ・コストを比較的低く抑えつつ、高い補間精度を実現することができるインターポーレータ及び補間方法を明細に記すという目的を基礎としている。
【０００５】
【課題を解決するための手段】
本発明のこの目的及びその他の目的は、インターポーレータに関しては特許請求の範囲の請求項１の特徴、即ち、入力信号シーケンスの各サンプリング周期の中央において前記入力信号シーケンスの補間を行い、それにより中間信号シーケンスを生成する第１のハーフ・バンド・フィルタ、前記コントロール信号によって指定される前記補間時点の前の時点で、可能性のある補間時点のあらかじめ決定されたパターン内にある時点において前記中間信号シーケンスの補間を行う第１の多相フィルタ、前記コントロール信号によって指定される前記補間時点の後の時点で、可能性のある補間時点のあらかじめ決定されたパターン内にある時点において前記中間信号シーケンスの補間を行う第２の多相フィルタ、及び前記第１及び第２の多相フィルタの前記補間時点に関連する前記コントロール信号によって指定される前記補間時点の位置に依存するように前記第１及び第２の多相フィルタの補間値の間の線形補間を行う線形補間フィルタことを通じて達成され、補間方法に関しては請求項６の特徴、即ち、入力信号シーケンスの各サンプリング周期の中央において前記入力信号シーケンスの補間を行うこと及びそれにより中間信号シーケンスを生成すること、前記コントロール信号によって指定される前記補間時点の前の時点で、可能性のある補間時点のあらかじめ決定されたパターン内にある第１の時点で第１の多相フィルタの前記中間信号シーケンスの補間を行うこと及びそれぞれの場合において第１の補間値を生成すること、前記コントロール信号によって指定される前記補間時点の後の時点に、可能性のある補間時点のあらかじめ決定されたパターン内にある第２の時点で第２の多相フィルタにおける前記中間信号シーケンスの補間を行うこと及び第２の補間値を生成すること並びに前記第１及び第２の補間時点に関連する前記コントロール信号によって指定される前記補間時点の位置に依存するように前記第１及び第２の補間値の線形補間を行うことを含むことことを通じて達成される。従属請求項は、本発明の追加の好適な発展に関連する。
【０００６】
本発明は、ハーフ・バンド・フィルタ内において、入力信号シーケンスのサンプリング周期の中央における補間を行い、それにより入力信号シーケンスのサンプリング周期を１／２にするアプローチを基礎としている。従って、同一の精度を前提とした場合には、ハーフ・バンド・フィルタを上流に接続していない場合に比べて、下流に接続される多相フィルタの位相ステップ数が、その１／２でなければならないことになる。多相フィルタの係数のためのメモリ・コストは、この方法によって既に、１／２になる。下流に接続される線形補間から、一層のメモリ・コストの削減がもたらされる。
【０００７】
２つの多相フィルタが使用され、それにおいて一方の多相フィルタが、補間時点前のあらかじめ決定された位相ステップのパターンにおいて補間を行い、他方の多相フィルタが、補間時点後の位相ステップのパターンにおいて補間を行うという事実、そして、線形補間フィルタが、２つの多相フィルタの２つの補間の結果の間における線形補間を行うという事実から精度の向上が得られる。また、線形補間が下流に接続されていることから、多相フィルタの位相ステップ幅を抑えることが可能になり、その結果、メモリ・コストが下げられる。更に、顕著な利点として、同一の補間精度を達成する場合に、多相フィルタ内に備えられる乗算器の数が著しく少なくなることが挙げられる。
【０００８】
帯域幅を制限するために、第２のハーフ・バンド・フィルタを上流に接続してもよい。
【０００９】
第１のハーフ・バンド・フィルタ内におけるアップ−サンプリングにもかかわらず多相フィルタ内のプロセッシング・クロック・レートの増加を行わなくて済むようにするため、直列配置された遅延エレメントの第１の系列に対して第１のハーフ・バンド・フィルタの偶数番の出力値を供給し、直列配置された遅延エレメントの第２の系列に対して第１のハーフ・バンド・フィルタの奇数番の出力値を供給する。多相フィルタの乗算器は、切り替えデバイス（マルチプレクサ）を介して、交互に遅延エレメントの第１及び第２の系列に接続される。
【００１０】
補間時点が、多相フィルタの最後の位相ステップと次のサンプリング時点の間に存在する場合には、サンプリング周期によるシフトがなされた第１のハーフ・バンド・フィルタの出力信号シーケンスを２つの多相フィルタの一方に供給しなければならない。これは、切り替えデバイス（マルチプレクサ）を用いて行うことが可能であり、この場合においては、それが、１遅延エレメント分のオフセットがある態様の一連の遅延エレメントにアクセスする。
【００１１】
このように、本発明のインターポーレータは、請求項１に記載の通り、ディジタル出力信号シーケンス（ｙ（ｋ））を生成することを目的として、コントロール信号（Ｓ）によって指定される補間時点（Δｔ／Ｔｒ１）においてディジタル入力信号シーケンス（ｘ（ｋ））の補間を行うインターポーレータにおいて、
それぞれの場合に、前記入力信号シーケンス（ｘ（ｋ））の各サンプリング周期（Ｔｒ１）の中央において前記入力信号シーケンス（ｘ（ｋ））の補間を行い、それにより中間信号シーケンス（ｚ（ｋ））を生成する第１のハーフ・バンド・フィルタ、
前記コントロール信号（Ｓ）によって指定される前記補間時点（Δｔ／Ｔｒ１）の前の時点で、可能性のある補間時点のあらかじめ決定されたパターン内にある時点（ｔＬ）において前記中間信号シーケンス（ｚ（ｋ））の補間を行う第１の多相フィルタ、
前記コントロール信号（Ｓ）によって指定される前記補間時点（Δｔ／Ｔｒ１）の後の時点で、可能性のある補間時点のあらかじめ決定されたパターン内にある時点（ｔＲ）において前記中間信号シーケンス（ｚ（ｋ））の補間を行う第２の多相フィルタ、及び
前記第１及び第２の多相フィルタの前記補間時点（ｔＬ、ｔＲ）に関連する前記コントロール信号（Ｓ）によって指定される前記補間時点（Δｔ／Ｔｒ１）の位置に依存するように前記第１及び第２の多相フィルタの補間値（ｙＰＰＦ＿Ｌ（ｋ）、ｙＰＰＦ＿Ｒ（ｋ））の間の線形補間を行う線形補間フィルタ
を含み
前記多相フィルタが、それぞれの場合において直列に配置された複数の遅延エレメントの第１の系列であって、それに対して中間信号シーケンスの奇数番の値（ｚ（２ｋ＋１））が供給される第１の系列、直列に配置された複数の遅延エレメントの第２の系列であって、それに対して中間信号シーケンスの偶数番の値（ｚ（２ｋ））が供給される第２の系列及び複数の乗算器であって、その第１の入力が、それぞれの場合において割り当て済みの切り替えデバイスを介して、前記第１の系列及び前記第２の系列のうちの一方の遅延エレメントに接続され得る複数の乗算器を有することを特徴とする。
また、請求項２記載のインターポーレータは、請求項１記載のインターポーレータにおいて、少なくとも１つの第２のハーフ・バンド・フィルタが前記第１のハーフ・バンド・フィルタの上流に接続されており、前記第１のハーフ・バンド・フィルタの伝達関数（Ｈ２（ｆ））が概略で一定となる周波数範囲への帯域制限を行うことを特徴とする。
また、請求項３記載のインターポーレータは、請求項１記載のインターポーレータにおいて、前記多相フィルタが、それぞれの場合において直列に配置された複数の遅延エレメントの系列及び複数の乗算器を有し、前記乗算器の第１の入力は、それぞれの場合において割り当て済みの切り替えデバイスを介して、割り当て済みの遅延エレメントの入力若しくは出力に接続され得ることを特徴とする。
また、請求項４記載のインターポーレータは、請求項３記載のインターポーレータにおいて、前記乗算器の第２の入力が、係数メモリに接続されており、それにおいて、コントロール信号（Ｓ）に依存するように、それぞれの切り替えデバイスに関する補間時点（ｔＬ、ｔＲ）に関連付けされた係数（ａ、ｂ、ｃ、ｄ）が選択されることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の例として示す実施の形態について、図面を参照して詳細に説明する。
図１は、本発明によるインターポーレータ１のブロック図を表している。ディジタル入力信号シーケンスｘ（ｋ）は、オプションの１つとして、切り替えデバイス（マルチプレクサＭＵＸ）２を介し、第１のハーフ・バンド・フィルタ（ＨＢＦ２）３に直接渡すことも可能であり、また第２のハーフ・バンド・フィルタ（ＨＢＦ１）４を介して間接的に第１のハーフ・バンド・フィルタ３に渡すこともできる。第２のハーフ・バンド・フィルタ４は、伝達関数Ｈ１（ｆ）を有し、サンプリング・レートを変更しない（アップ−サンプリング・ファクタｕｐ１＝１）。第１のハーフ・バンド・フィルタ３は、伝達関数Ｈ２（ｆ）を有し、因数を２としてサンプリング・レートを増加させる（アップ−サンプリング・ファクタｕｐ２＝２）。第１のハーフ・バンド・フィルタ３は、中間信号シーケンスｚ（ｋ）を生成する。
【００１３】
第１のハーフ・バンド・フィルタ３の下流には、多相フィルタ（ＰＰＦ）５が接続されている。図４を参照するとわかるが、多相フィルタ５は、第１の多相フィルタ５ａ及び第２の多相フィルタ５ｂに更に分割され、それぞれの場合において、伝達関数Ｈ３（ｆ）を有し、例えば、因数を１２８（アップ−サンプリング・ファクタｕｐ３＝３）としてサンプリング・レートを増加させる。
【００１４】
多相フィルタ５の下流には、伝達関数Ｈ４（ｆ）を有する線形補間フィルタ（ＬＩＮＴ）６が接続されている。出力信号シーケンスｙ（ｋ）は、この線形補間フィルタ６の出力において得られる。
【００１５】
図２は、入力信号シーケンスｘ（ｋ）の−帯域幅に関する−許容スペクトルＩｎ（ｆ）を、第１のハーフ・バンド・フィルタ３の伝達関数Ｈ２（ｆ）、多相フィルタ５の伝達関数Ｈ３（ｆ）及び線形補間フィルタ６の伝達関数Ｈ４（ｆ）とともに示している。出力信号シーケンスｙ（ｋ）のスペクトルＯｕｔ（ｆ）は、入力スペクトルＩｎ（ｆ）に伝達関数Ｈ２（ｆ）、Ｈ３（ｆ）及びＨ４（ｆ）を乗ずることによって生成される。この場合においては、切り替えデバイス２が、第２のハーフ・バンド・フィルタ４をバイパスするように切り替えられている。
【００１６】
周知のように、ハーフ・バンド・フィルタ３の伝達関数Ｈ２（ｆ）は、ｆ／ｆｒ２＝０．２５に関して対称であり、０．３１・ｆｒ１又は０．１１５ｆｒ２において勾配が始まる。これにおいて、ｆｒ１は、入力信号シーケンスｘ（ｋ）のサンプリング周期であり、ｆｒ２は、第１のハーフ・バンド・フィルタ３の出力における中間信号シーケンスｚ（ｋ）のサンプリング周期である。入力信号シーケンスｘ（ｋ）のフーリエ変換が間隔ｆｒ１において周期的に繰り返されるのに対し、伝達関数Ｈ２（ｆ）は、間隔ｆｒ２において周期的に繰り返される。
【００１７】
多相フィルタ５の伝達関数Ｈ３（ｆ）は、同様に０．３１・ｆｒ１又は０．１１５・ｆｒ２において開始し、ｆｒ３＝１２８・ｆｒ２において周期性を呈する勾配を有する。寄生パスバンドが間に挟まれる形で生じるが、それらは第１のハーフ・バンド・フィルタ３の伝達関数Ｈ２（ｆ）がブロックするスペクトル範囲内に落ちる。伝達関数Ｈ３（ｆ）のタスクには、Ｈ２（ｆ）の反復スペクトルの抑圧が含まれている。
【００１８】
線形補間フィルタ６の伝達関数Ｈ４（ｆ）は、連続的に下がり、ｆ／ｆｒ３＝１においてゼロ・ポイントに到達する。従って、線形補間フィルタ６の伝達関数Ｈ４（ｆ）は、ｆ／ｆｒ３＝１において伝達関数Ｈ２（ｆ）及びＨ３（ｆ）のパスバンドが一致する状態をブロックする。入力信号シーケンスｘ（ｋ）の帯域幅ｆｐａｓｓが０．３１・ｆｒ１より小さい限り、入力信号シーケンスｘ（ｋ）が、ひずみならびに干渉を受けることのない形で出力信号シーケンスｙ（ｋ）に写像される。
【００１９】
入力信号シーケンスｘ（ｋ）が帯域制限を受けていない場合には、図３にその伝達関数Ｈ１（ｆ）を示した第２のハーフ・バンド・フィルタ４が上流に接続される。この第２のハーフ・バンド・フィルタ４の伝達関数Ｈ１（ｆ）は、０．１９・ｆｒ１において開始し、０．３１・ｆｒ１においてゼロ・ポイントに到達する勾配を有する。従って、第２のハーフ・バンド・フィルタ４は、第１のハーフ・バンド・フィルタ３の伝達関数Ｈ２（ｆ）が一定になる周波数範囲に帯域の制限を行う。
【００２０】
図４は、第２のハーフ・バンド・フィルタ４及び切り替えデバイス２を除いた、インターポーレータ１の、幾分か詳細なブロック図を示している。図４を参照すると、第１の多相フィルタ５ａ及び第２の多相フィルタ５ｂが、第１のハーフ・バンド・フィルタ３の下流に接続されており、第１の多相フィルタ５ａの補間値ｙＰＰＦ＿Ｌ（ｋ）及び第２の多相フィルタ５ｂの補間値ｙＰＰＦ＿Ｒ（ｋ）が、ともに線形補間フィルタ６に供給されていることがわかる。入力信号シーケンスｘ（ｋ）のサンプリング周期Ｔｒ１＝１／ｆｒ１に相対的な補間時点Δｔ／Ｔｒ１は、タイマ７が生成するコントロール信号Ｓによって指定される。
【００２１】
本発明による補間方法について、図５を参照して説明する。時間の関数として表されるアナログ信号が、時点ｋ・Ｔｒ１においてサンプリングされる。これらのサンプルは、入力信号シーケンスｘ（ｋ）を構成する。入力信号シーケンスｘ（ｋ）は、中黒の丸によって図５に示されている。図示の例においては、サンプリング時点が、リサンプラによって少なくなるように意図されている。つまり、図５に図示されているように、サンプリング時点間の間隔は、出力信号シーケンスｙ（ｋ）の方が大きくなる。インターポーレータ１のタスクは、出力信号シーケンスｙ（ｋ）のサンプリング時点における振幅値を、これらは斜方形を用いて図５に示され、入力信号シーケンスｘ（ｋ）から補間することである。入力信号シーケンスｘ（ｋ）の先行するサンプリング時点を基準とした補間時点Δｔ／Ｔｒ１が、タイマ７により、コントロール信号Ｓの形でインターポーレータ１に伝えられる。更に、入力信号シーケンスｘ（ｋ）の、それぞれのサンプリング間隔内において、出力信号シーケンスｙ（ｋ）の値の補間を行うべきか否かを示すイネーブル信号Ｅも送られる。
【００２２】
補間が行われる間の本発明による手順は、次のようになる。即ち、第１のハーフ・バンド・フィルタ３において、それぞれの場合に、入力信号シーケンスｘ（ｋ）の各サンプリング周期Ｔｒ１の中央における補間が実行され、中間信号シーケンスｚ（ｋ）が生成される。補間が、必ずサンプリング周期Ｔｒ１の中央においてもたらされることから、言い換えると入力信号シーケンスｘ（ｋ）に対して常に同一となる位相シフトを伴うことから、ハーフ・バンド・フィルタ３が固定係数を伴って動作可能な限りはハーフ・バンド・フィルタ３の複雑性が制限される。しかしながら、位相ステップ・サイズＴｒ３が同一であることを前提とすれば、中間信号シーケンスｚ（ｋ）のサンプリング周期Ｔｒ２に関する位相ステップ数が、入力信号シーケンスｘ（ｋ）のサンプリング周期Ｔｒ１に関する位相ステップ数の１／２にしかならない。従って、多相フィルタ５ａ及び５ｂの係数メモリ内に用意しておかなければならない係数の数がわずか１／２となり、それは、同一精度であればメモリのコストが１／２になることを意味する。更に、多相フィルタ５ａ及び５ｂ内において必要とされる乗算器の数がはるかに少なくなる。
【００２３】
第１の多相フィルタ５ａは、コントロール信号Ｓによって指定される補間時点Δｔの前の時点ｔＬにおいて中間信号シーケンスｚ（ｋ）の補間を行うが、この補間時点ｔＬは、多相フィルタについてあらかじめ決定された、可能性のある補間時点のパターン内に含まれている。これに対して、第２の多相フィルタ５ｂは、コントロール信号Ｓによって指定される補間時点Δｔの後の時点ｔＲにおいて中間信号シーケンスｚ（ｋ）の補間を行うが、この補間時点は、あらかじめ決定された、可能性のある補間時点のパターン内に含まれている。
【００２４】
最後に、それぞれｔＬ及びｔＲにおいて求められたこれら２つの補間値ｙＰＰＦ＿Ｌ及びｙＰＰＦ＿Ｒの間の線形補間が、線形補間フィルタ６によってもたらされる。続いて行われる線形補間により、最終的な補間値ｙＬＩＮＴが求められる。
【００２５】
図７は、多相フィルタ５ａの実施の形態を例示しており、多相フィルタ５ｂについてもこれと同様になる。図を参照すると、一連の遅延エレメント（レジスタ）８ａ、８ｂ、８ｃ及び８ｄが備わっていることがわかる。ここでは、４つの遅延エレメント８ａ〜８ｄだけを備えた非常に簡略化された例を示した。遅延エレメント８ａ〜８ｄは、それぞれ切り替えデバイス（マルチプレクサＭＵＸ）９ａ、９ｂ、９ｃ及び９ｄを介して、対応する乗算器１１ａ、１１ｂ、１１ｃ及び１１ｄのそれぞれの第１の入力１０ａ、１０ｂ、１０ｃ及び１０ｄに接続される。乗算器１１ａ、１１ｂ、１１ｃ及び１１ｄのそれぞれの第２の入力１２ａ、１２ｂ、１２ｃ及び１２ｄは、係数メモリ１３ａ、１３ｂ、１３ｃ及び１３ｄに接続されている。コントロール信号ｔＢ／Ｔｒ２は、多相フィルタ５ａが補間を行うべき位相ステップを指定する。
【００２６】
図５及び図７に例示した、非常に簡略化した実施の形態においては、中間信号シーケンスｚ（ｋ）のサンプリング周期Ｔｒ２が８つの位相ステップに更に分割されており、言い換えるとそれは、多相フィルタ５ａが、可能性のある８つの補間時点のパターンで補間を行うことができるということになる。従って、図６の左端に示されているように、位相ステップ数を３ビットで表すことができる。可能性のある８つの位相ステップのそれぞれに関して、それぞれの場合に関連付けされた係数が係数メモリ１３ａ〜１３ｄから選択される。例を示せば、位相ステップ００１の場合には、乗算器１１ａ用に係数ａ２が選択され、乗算器１１ｂ用に係数ｂ２が選択され、乗算器１２ｃ用に係数ｃ２が選択され、乗算器１２ｄ用に係数ｄ２が選択される。最後の、７番目の位相ステップ１１１の場合においては、係数のセットａ８、ｂ８、ｃ８及びｄ８が選択される。これら２つの多相フィルタ５ａ及び５ｂは、図５を参照するとわかるように、それぞれの場合に、隣接する補間時点において補間を行う。
【００２７】
独特な特徴が現れるケースがあり、中間信号シーケンスｚ（ｋ）のサンプリング間隔の最後の位相ステップにおいて、即ち、この例であれば７番目の位相ステップ１１１で、多相フィルタ５ａは補間を行うが、多相フィルタ５ｂは、既に、中間信号シーケンスｚ（ｋ）の、その後に続く次のサンプリング間隔の最初の位相ステップ０００において補間を行っている。図７に例示した実施の形態においては、最初の位相ステップ０００に関して、それぞれの場合に係数メモリ１３ａ〜１３ｄから、中間信号シーケンスの最後のサンプルと相対的な位相シフトを行わない係数０を読み出すことによってこの問題を解決している。しかしながら、中間信号シーケンスの次のサンプルｚ（ｋ＋１）は、切り替えデバイス９ａ〜９ｄを介してアクセスされる。図６を参照するとわかるが、多相フィルタ５ｂの係数が、それぞれの場合に、多相フィルタ５ａの係数に対して１位相ステップだけ循環シフトされており、即ち、多相フィルタ５ａに係数のセットａ８、ｂ８、ｃ８及びｄ８が割り当てられる場合には、既に、多相フィルタ５ｂには、係数０、１、０、０が割り当てられている。
【００２８】
乗算器１１ａ〜１１ｄの出力は、従来的な方法で加算器１４に渡される。加算器１４の出力１５は、線形補間フィルタ６に接続されている。
【００２９】
図８は、多相フィルタ５ａ及び５ｂそれぞれの第２の例とする実施の形態を示している。中間信号シーケンスｚ（ｋ）のサンプリング・レートｆｒ２は、入力信号シーケンスｘ（ｋ）のサンプリング・レートｆｒ１の２倍の大きさである。従って、図７に例示した多相フィルタ５ａ及び５ｂの実施の形態は、２倍のクロック・レートで動作しなければならないことになる。しかしながら、インターポーレータ１内において統一されたクロック・レートを使用すると有利である。これを達成するため、図８に例示した実施の形態においては、遅延エレメント８ａ、８ｂ、８ｃ．．．が、２つの系列１６及び１７にそれぞれ配置されている。第１のハーフ・バンド・フィルタ３の奇数番の出力値、つまり中間信号シーケンスの奇数番の値ｚ（２ｋ＋１）は、遅延エレメント８ａ、８ｃの第１の系列１７に送られる。これに対して、第１のハーフ・バンド・フィルタ３の偶数番の出力値、つまり中間信号シーケンスの偶数番の値ｚ（２ｋ）は、遅延エレメント８ｂ．．．を含む第２の系列１６に渡される。続いて、クロックｆｒ１を伴う遅延エレメント８ａ、８ｂ、８ｃの２つの系列１６及び１７をクロックすることができる。それぞれの場合における中間信号シーケンスｚ（ｋ）の値が、既に、２つの系列１６及び１７に割り当てられていることから、切り替えデバイス９ａ〜９ｄの接続割り当ては、図８に示されているような形に修正されることになる。それぞれの場合において、切り替えデバイス９ａ〜９ｄの一方の入力が第１の系列１７に接続され、切り替えデバイス９ａ〜９ｄの他方の入力が第２の系列１６に接続される。
【００３０】
図９は、線形補間フィルタ６の手順を示している。多相フィルタ５ａは、補間値ｙＰＰＦ＿Ｌ（ｋ）を生成する。多相フィルタ５ｂは、補間値ｙＰＰＦ＿Ｒ（ｋ）を生成する。多相フィルタ５ｂは、補間値ｙＬＩＮＴ（ｋ）を生成する。線形補間フィルタ６は、その時点で有効な時間オフセットΔｔｃ／Ｔｒ３に従って補間を行い（図５及び９参照）、その結果として最終的な補間値ｙＬＩＮＴ（ｋ）が求められる。
【００３１】
コントロール信号Ｓの解釈においては、最上位ビットが、サンプリング間隔Ｔｒ１の前半において補間が行われるか、あるいは後半において補間が行われるかについて決定し、一連の中位のビットが、多相フィルタ５ａ及び５ｂの位相ステップを定義し、まだ考慮されていない最下位ビットが、線形補間フィルタ６をドライブするといった態様でその手順を考えることができる。
【００３２】
本発明は、例示した実施の形態に限定されることなく、例えば、多相フィルタ５ａ及び５ｂの別の実施の形態においても使用することが可能である。
【図面の簡単な説明】
【図１】  本発明によるインターポーレータのブロック図である。
【図２】  入力信号及び出力信号のスペクトルを、第１のハーフ・バンド・フィルタ、多相フィルタ及び線形補間フィルタの伝達関数とともに示した説明図である。
【図３】  入力信号及び出力信号のスペクトルを、第２のハーフ・バンド・フィルタ、第１のハーフ・バンド・フィルタ、多相フィルタ及び線形補間フィルタの伝達関数とともに示した説明図である。
【図４】  本発明によるインターポーレータの別のブロック図である。
【図５】  本発明による補間方法を説明するための説明図である。
【図６】  ２つの多相フィルタの係数を位相ステップの関数として示した説明図である。
【図７】  本発明によるインターポーレータの多相フィルタの、第１の例として示した実施の形態のブロック図である。
【図８】  本発明によるインターポーレータの多相フィルタの、第２の例として示した実施の形態のブロック図である。
【図９】  線形補間を説明するための説明図である。
【符号の説明】
１    インターポーレータ
２    切り替えデバイス
３    第１のハーフ・バンド・フィルタ
４    第２のハーフ・バンド・フィルタ
５    多相フィルタ
５ａ  第１の多相フィルタ
５ｂ  第２の多相フィルタ
６    線形補間フィルタ
８ａ  遅延エレメント（レジスタ）
８ｂ  遅延エレメント（レジスタ）
８ｃ  遅延エレメント（レジスタ）
８ｄ  遅延エレメント（レジスタ）
９ａ  切り替えデバイス（マルチプレクサＭＵＸ）
９ｂ  切り替えデバイス（マルチプレクサＭＵＸ）
９ｃ  切り替えデバイス（マルチプレクサＭＵＸ）
９ｄ  切り替えデバイス（マルチプレクサＭＵＸ）
１０ａ  乗算器の第一の入力
１０ｂ  乗算器の第一の入力
１０ｃ  乗算器の第一の入力
１０ｄ  乗算器の第一の入力
１１ａ  乗算器
１１ｂ  乗算器
１１ｃ  乗算器
１１ｄ  乗算器
１２ａ  乗算器の第二の入力
１２ｂ  乗算器の第二の入力
１２ｃ  乗算器の第二の入力
１２ｄ  乗算器の第二の入力
１３ａ  係数メモリ
１３ｂ  係数メモリ
１３ｃ  係数メモリ
１３ｄ  係数メモリ
１４    加算器（ｓｕｍｍｅｒ）
１６    遅延エレメントの第２の系列
１７    遅延エレメントの第１の系列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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