(57)【特許請求の範囲】
【請求項１】
同一の半導体基板に、パワーデバイスとＮＰＮ，ＰＮＰバイポーラトランジスタとダブルウエルＣＭＯＳが形成された半導体装置であって、
ダブルウエルＣＭＯＳで使用するｎおよびｐウエル領域を、パワーデバイス形成領域およびＮＰＮ，ＰＮＰバイポーラトランジスタ形成領域においてもそれぞれ形成し、かつ前記パワーデバイスのｐウエル領域が形成されたソースセル間、ＮＰＮバイポーラトランジスタのコレクタ、ＰＮＰバイポーラトランジスタのコレクタ・エミッタ間にも、前記ダブルウエルＣＭＯＳで使用するｎウエル領域をそれぞれ形成し、パワーデバイスおよびバイポーラトランジスタを構成したことを特徴とする半導体装置。
【請求項２】
前記パワーデバイスをＬＤＭＯＳＦＥＴとし、ソースのチャネルをＣＭＯＳのｐウエル領域で形成し、さらにドレインからソースのチャネルにその一部が重なるようにＣＭＯＳのｎウエル領域を形成したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パワーデバイスをＩＧＢＴとし、エミッタのチャネルをＣＭＯＳのｐウエル領域で形成し、さらにコレクタからエミッタのチャネルにその一部が重なるようにＣＭＯＳのｎウエル領域を形成したことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記パワーデバイスをサイリスタとし、ゲート・カソードのチャネルにおいてＣＭＯＳのｐウエル領域で局所的に形成し、さらにゲート・カソードのチャネルとアノードのチャネルとの間においてＣＭＯＳのｎウエル領域を局所的に形成したことを特徴とする請求項１に記載の半導体装置。
【請求項５】
同一の半導体基板に、ＭＯＳ構造を有するパワーデバイスとＮＰＮ，ＰＮＰバイポーラトランジスタとダブルウエルＣＭＯＳが形成された半導体装置の製造方法であって、
半導体基板の上に配置したｐウエルのマスクを用いて、パワーデバイスとＮＰＮ，ＰＮＰバイポーラトランジスタとダブルウエルＣＭＯＳのそれぞれの形成領域に同時にｐウエル領域を形成する工程と、
半導体基板の上に配置したｎウエルのマスクを用いて、パワーデバイスとＮＰＮ，ＰＮＰバイポーラトランジスタとダブルウエルＣＭＯＳのそれぞれの形成領域に、かつ前記パワーデバイスのｐウエル領域が形成されるソースセル間、ＮＰＮバイポーラトランジスタのコレクタ、ＰＮＰバイポーラトランジスタのコレクタ・エミッタ間にも、同時に前記ダブルウエルＣＭＯＳのｎウエル領域を形成する工程と、
前記パワーデバイスおよびダブルウエルＣＭＯＳの形成領域に同時にゲート電極を配置する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記パワーデバイスをＬＤＭＯＳＦＥＴとし、ソースのチャネルをＣＭＯＳのｐウエル領域で形成し、さらにドレインからソースのチャネルにその一部が重なるようにＣＭＯＳのｎウエル領域を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記パワーデバイスをＩＧＢＴとし、エミッタのチャネルをＣＭＯＳのｐウエル領域で形成し、さらにコレクタからエミッタのチャネルにその一部が重なるようにＣＭＯＳのｎウエル領域を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、同一の半導体基板上にパワーデバイスとＢｉＣＭＯＳを形成した半導体装置に係り、例えば、自動車用コントローラに使われる複合ＩＣに適用できるものである。
【０００２】
【従来の技術】
従来、自動車の負荷駆動に供されるディスクリートのパワーＭＯＳＦＥＴには縦型ＤＭＯＳ（以下、ＶＤＭＯＳ）があるが、パワーＭＯＳＦＥＴにバイポーラトランジスタやＣＭＯＳを１チップ上に集積した、いわゆる、複合ＩＣの分野では、その集積のし易さからＶＤＭＯＳの基板底面のドレインを基板表面にもってくるアップドレイン（ＵｐＤｒａｉｎ）型のパワーＭＯＳＦＥＴ、あるいはドレイン・ソースを交互に配置したＬＤＭＯＳがよく利用される。図２３にはパワーデバイスとしてアップドレインＭＯＳＦＥＴを用いた場合の縦断面図を、図２４には同じくパワーデバイスとしてＬＤＭＯＳＦＥＴを用いた場合の縦断面図を示す。また、図２５には、複合ＩＣとしてパワーデバイスとＢｉＣＭＯＳを形成した場合におけるＢｉＣＭＯＳを構成するＮＰＮトランジスタの縦断面図を、図２６には同じくＢｉＣＭＯＳを構成すべくＰＮＰトランジスタを用いた場合の縦断面図を示す。
【０００３】
ところが、複合ＩＣに必要な耐圧、オン抵抗を有するパワーデバイスを形成するには、ＣＭＯＳ工程にはないチャネルｐウエル領域２００（図２３，２４参照）、アップドレインＭＯＳＦＥＴ用ｎウエル領域２１０（図２３参照）、ＬＤＭＯＳＦＥＴ用ウエル領域２２０（図２４参照）といったパワーデバイス専用のウエル領域の形成が必要であった。また、バイポーラトランジスタを形成するにはベース領域２３０、エミッタ領域２４０（図２５，２６参照）といった専用工程が必要で、このため工程数が多く、製造コストが高いという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、この発明の目的は、新規な構成にてコストダウンを図ることができる半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明によれば、ダブルウエルＣＭＯＳにおいてはｎおよびｐウエル領域が使用され、このｎおよびｐウエル領域が、パワーデバイス形成領域およびＮＰＮ，ＰＮＰバイポーラトランジスタ形成領域においてもそれぞれ形成される。かつ、パワーデバイスのｐウエル領域が形成されたソースセル間、ＮＰＮバイポーラトランジスタのコレクタ、ＰＮＰバイポーラトランジスタのコレクタ・エミッタ間にも、ダブルウエルＣＭＯＳのｎウエル領域が形成される。このウエル領域にてパワーデバイスおよびバイポーラトランジスタが構成される。
【０００６】
よって、パワーデバイスの専用マスクおよびバイポーラトランジスタの専用マスクを使わずに、半導体基板にパワーデバイス、バイポーラトランジスタを形成することができる。その結果、同一の半導体基板上にパワーデバイスとＢｉＣＭＯＳを形成した半導体装置において、コストダウンを図ることができる。
【０００７】
請求項５に記載の発明によれば、半導体基板の上に配置したｐウエルのマスクを用いて、パワーデバイスとＮＰＮ，ＰＮＰバイポーラトランジスタとダブルウエルＣＭＯＳのそれぞれの形成領域に同時にｐウエル領域が形成される。さらに、半導体基板の上に配置したｎウエルのマスクを用いて、パワーデバイスとＮＰＮ，ＰＮＰバイポーラトランジスタとダブルウエルＣＭＯＳのそれぞれの形成領域に、かつパワーデバイスのｐウエル領域が形成されるソースセル間、ＮＰＮバイポーラトランジスタのコレクタ、ＰＮＰバイポーラトランジスタのコレクタ・エミッタ間にも、同時にダブルウエルＣＭＯＳのｎウエル領域が形成される。その後、パワーデバイスおよびダブルウエルＣＭＯＳの形成領域に同時にゲート電極が配置される。
【０００８】
このように、パワーデバイスの専用マスクおよびバイポーラトランジスタの専用マスクを使わずに、半導体基板にパワーデバイス、バイポーラトランジスタを形成することができる。その結果、同一の半導体基板上にパワーデバイスとＢｉＣＭＯＳを形成した半導体装置において、コストダウンを図ることができる。
【０００９】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図１に、本実施の形態における複合ＩＣの縦断面図を示す。この複合ＩＣは自動車用コントローラを構成する部材として使用されるものであって、フューエルインジェクタ（電磁弁）等の負荷を駆動するためのものである。
【００１０】
複合ＩＣには、アップドレイン（ＵｐＤｒａｉｎ）ＭＯＳＦＥＴ８、ＮＰＮトランジスタ９、ＣＭＯＳ１０が集積化されている。ＭＯＳ構造を有するパワーデバイスであるアップドレインＭＯＳＦＥＴ８の仕様は数アンペア、数１０ボルトのオーダーであり、ＮＰＮトランジスタ９およびＣＭＯＳ１０の仕様（ＢｉＣＭＯＳの仕様）はミリアンペアのオーダーで、印加電圧が１０ボルト程度である。また、ＣＭＯＳ１０は、ｎＭＯＳ，ｐＭＯＳともウエル内に形成された、ダブルウエルＣＭＯＳである。
【００１１】
図１において、半導体基板としてＳＯＩ基板１が使用されており、ＳＯＩ基板１はｐ型シリコン基板２の上にシリコン酸化膜３を介して薄膜のシリコン層４を配置した構成となっている。シリコン層４においては、ｎ- 型シリコン層６の下にｎ+ 型シリコン層５が埋め込まれている。ｎ+ 型シリコン層５はアンチモン（Ｓｂ）をドープしたものである。
【００１２】
シリコン層４にはトレンチ７が形成され、その内壁面にはシリコン酸化膜が形成されるとともに同トレンチ７内にはポリシリコンが充填されている。このトレンチ７により多数の島が区画形成されている。各島に、アップドレインＭＯＳＦＥＴ８、ＮＰＮトランジスタ９、ＣＭＯＳ１０を構成するｎＭＯＳ，ｐＭＯＳがそれぞれ形成されている。
【００１３】
アップドレインＭＯＳＦＥＴ８の詳細な構成を図２に示す。また、図１のＮＰＮトランジスタ９の詳細な構成を図３に示す。さらに、図１のＣＭＯＳ１０の詳細な構成を図４に示す。
【００１４】
まず、図４のＣＭＯＳ１０について説明する。
ｎＭＯＳ形成島において、ｎ- 型シリコン層６の表層部にはｐウエル領域５０が形成されている。ｎ- 型シリコン層６の上にはゲート酸化膜５１を介してポリシリコンゲート電極５２が形成されている。ｐウエル領域５０の内部においてその表層部にはｎ+ 型領域５３とｎ+ 型領域５４が離間した位置に形成されている。ｎ- 型シリコン層６上のＬＯＣＯＳ酸化膜５５の上にはソース電極（アルミ層）５６およびドレイン電極（アルミ層）５７が配置され、このソース電極（アルミ層）５６はｎ+ 型領域５３と、また、ドレイン電極（アルミ層）５７はｎ+ 型領域５４と接触している。
【００１５】
また、図４のｐＭＯＳ形成島において、ｎ- 型シリコン層６の表層部にはｎウエル領域５８が形成され、ｎウエル領域５８はｎ- 型シリコン層６の表層部からｎ+ 型シリコン層５に達している。ｎウエル領域５８の上にはゲート酸化膜５９を介してポリシリコンゲート電極６０が形成されている。ｎウエル領域５８の内部においてその表層部にはｐ+ 型領域６１とｐ+ 型領域６２が離間した位置に形成されている。ｎ- 型シリコン層６上のＬＯＣＯＳ酸化膜５５の上にはドレイン電極（アルミ層）６３およびソース電極（アルミ層）６４が配置され、このドレイン電極（アルミ層）６３はｐ+ 型領域６１と、また、ソース電極（アルミ層）６４はｐ+ 型領域６２と接触している。
【００１６】
図２のアップドレインＭＯＳＦＥＴ８について説明する。シリコン層４の上にはゲート酸化膜１１を介してポリシリコンゲート電極１２が配置されている。ポリシリコンゲート電極１２の端部でのｎ- 型シリコン層６の表層部にはｐウエル領域１３が形成されている。このｐウエル領域１３はダブルウエルＣＭＯＳ１０（図４）のｐウエル領域５０と同時に形成されたものである。ｐウエル領域１３の内部においてその表層部にはｎ+ 型領域１４およびｐ+ 型領域１５が形成されている。前述のポリシリコンゲート電極１２の上はシリコン酸化膜１６にて覆われている。シリコン酸化膜１６の上にはソース電極（アルミ層）１７が配置され、このソース電極（アルミ層）１７はｎ+ 型領域１４およびｐ+ 型領域１５と接触している。
【００１７】
また、ｐウエル領域１３の間、つまり、ソースセル間にはｎウエル領域１８が形成され、ｎウエル領域１８はｎ- 型シリコン層６の表層部からｎ+ 型シリコン層５に達している。このｎウエル領域１８はダブルウエルＣＭＯＳ１０（図４）のｎウエル領域５８と同時に形成されたものである。さらに、ｎ型シリコン層５，６の表層部にはディープｎ+ 型領域１９がｎウエル領域１８よりも深く形成されている。ディープｎ+ 型領域１９の内部においてその表層部にはｎ+ 型領域２０が形成されている。ｎ型シリコン層５，６上のＬＯＣＯＳ酸化膜２１の上にはドレイン電極（アルミ層）２２が配置され、このドレイン電極（アルミ層）２２はｎ+ 型領域２０と接触している。ドレイン電極（アルミ層）２２およびソース電極（アルミ層）１７の上にはシリコン酸化膜２３が形成されている。
【００１８】
このようなアップドレインＭＯＳＦＥＴ８においては、ポリシリコンゲート電極１２への電圧印加により、ソース電極（アルミ層）１７から電流が、ｎ+ 型領域１４およびｐ+ 型領域１５→ｐウエル領域１３の表層部→ｎウエル領域１８→ｎ+ 型シリコン層５→ディープｎ+ 型領域１９→ｎ+ 型領域２０→ドレイン電極（アルミ層）２２へと流れる。
【００１９】
図３のＮＰＮトランジスタ９について説明する。ｎ- 型シリコン層６の表層部にはｐウエル領域３１が形成されている。このｐウエル領域３１はダブルウエルＣＭＯＳ１０（図４）のｐウエル領域５０と同時に形成されたものである。ｐウエル領域３１の内部においてその表層部にはｎ+ 型領域３２とｐ+ 型領域３３が離間した位置に形成されている。ｎ- 型シリコン層６上のＬＯＣＯＳ酸化膜３４の上にはエミッタ電極（アルミ層）３５およびベース電極（アルミ層）３６が配置され、このエミッタ電極（アルミ層）３５はｎ+ 型領域３２と、また、ベース電極（アルミ層）３６はｐ+ 型領域３３と接触している。
【００２０】
また、ｎ- 型シリコン層６の表層部にはｎウエル領域３７が形成され、ｎウエル領域３７はｎ- 型シリコン層６の表層部からｎ+ 型シリコン層５に達している。このｎウエル領域３７はダブルウエルＣＭＯＳ１０（図４）のｎウエル領域５８と同時に形成されたものである。さらに、ｎウエル領域３７の内部においてその表層部にはｎ+ 型領域３８が形成され、ＬＯＣＯＳ酸化膜３４の上のコレクタ電極（アルミ層）３９と接触している。
【００２１】
次に、複合ＩＣの製造方法を、図５〜図１５を用いて説明する。
まず、図５に示すように、ＳＯＩウエハ（ＳＯＩ基板）１を用意する。シリコン層４の厚さは約１３μｍであり、埋め込まれたｎ+ 層５は厚さが約３μｍ、濃度が約１×１０15ｃｍ-3、ρｓが約２０Ω／□である。そして、このウエハ１に対し、素子分離のためのトレンチ７を形成する。詳しくは、ドライエッチングで埋め込み酸化膜３に達する深さまで分離溝を掘り、ケミカルドライエッチング（ＣＤＥ）を行い、さらに、アニールを行ってダメージを回復させる。、その後、側壁酸化するとともに、ポリシリコン埋め込みを行い、さらに、ケミカルメカニカルポリッシュ（ＣＭＰ）処理を行い不要なポリシリコンを除去する。その後、トレンチ上部を平坦化するとともに、埋め込みポリシリコンの表面酸化を行う。
【００２２】
そして、図６に示すように、ディープｎ+ 型領域１９の形成のためにリン（Ｐ）をインプラ（１×１０15ｃｍ-2ドーズ）し、熱処理として１１７０℃で約３時間行う。
【００２３】
さらに、図７に示すように、ｎウエル領域（１８，３７，５８）を形成すべく、ウエハ１上にマスクＭ１を配置してリン（Ｐ）をインプラ（１×１０12ｃｍ-2）し、さらに、熱処理として１１７０℃で約３時間行う。
【００２４】
引き続き、図８に示すように、ｐウエル領域１３，３１，５０を形成すべく、ウエハ１上にマスクＭ２を配置してボロン（Ｂ）をインプラ（１×１０13ｃｍ-2）し、熱処理として１１７０℃で３時間程度行う。この工程においてアップドレインＭＯＳＦＥＴ形成領域においては、図１５に示すように、マスク７０を配置した状態で各ソースセルに開口した領域７０ａからイオン注入にてシリコン層６に不純物が打ち込まれる。
【００２５】
その後、図９に示すように、厚さ１μｍのＬＯＣＯＳ酸化膜２１，３４，５５を同時に形成する。さらに、図１０に示すように、ゲート酸化を行い、膜厚が約３０ｎｍのゲート酸化膜１１，５１，５９を形成する。そして、全面に閾値調整用インプラ（ボロンを１×１０12ｃｍ-2ドーズ）し、熱処理を行う。その後、ゲートとなるポリシリコン膜を堆積し（厚さ約３００ｎｍ）、これをパターニングしてゲート電極１２，５２，６０を形成する。
【００２６】
引き続き、図１１に示すように、砒素（Ａｓ）を約５×１０15インプラし、ｎ+ 型領域１４，２０，３２，３８，５３，５４を形成する。さらに、図１２に示すように、ボロン（Ｂ）をインプラ（５×１０15ｃｍ-2ドーズ）し、ｐ+ 型領域１５，３３，６１，６２を形成する。これで、パワーＭＯＳ、バイポーラトランジスタ、ＣＭＯＳの全デバイス工程が終了する。
【００２７】
さらに、図１３に示すように、ＢＰＳＧ膜を堆積するとともにリフローし、さらに、エッチングによりコンタクトホール７１を形成する。その後、図１４に示すように、アルミのスパッタにより、厚さ０．５μｍ程度のアルミ層（第１層目）を形成し、これをパターニングしてアルミ層２２，１７，３５，３６，３９，５６，５７，６３，６４を形成する。
【００２８】
その後に、図１に示すように、１層目のアルミ層（２２等）の上に、厚さ１μｍ程度の絶縁膜（ＴＥＯＳ膜）２４を堆積し、この膜２４に対しビアホール形成用エッチングを行いビアホール２５を形成する。さらにその上に、アルミのスパッタにより、厚さ１μｍ程度のアルミ層（第２層目）を形成し、これをパターニングして２層目のアルミ層２６を形成する。その後、厚さ１．５μｍ程度のＳｉＮ膜をデポし、表面保護膜２７を形成する。そして、表面保護膜２７に対しパッド部をエッチングすることにより２層目のアルミ層２６のパッド部を露出させて配線が完了する。
【００２９】
以上で、複合ＩＣの製造が終了するが、トレンチ７の形成工程はデバイスの形成工程の後でもよい。
図２に示すアップドレインＭＯＳＦＥＴ８の代わりに、同じく横型のＭＯＳＦＥＴであるＬＤＭＯＳＦＥＴを用いてもよい。この例を図１６に示す。図１６において、シリコン層４の上にはゲート酸化膜１０１を介してポリシリコンゲート電極１０２が配置されている。ポリシリコンゲート電極１０２の端部でのｎ- 型シリコン層６の表層部にはｐウエル領域１０３が形成されるとともに、ｐウエル領域１０３の内部においてその表層部にはｎ+ 型領域１０４およびｐ+ 型領域１０５が形成されている。前述のポリシリコンゲート電極１０２の上はシリコン酸化膜１０６にて覆われている。シリコン酸化膜１０６の上にはソース電極（アルミ層）１０７が配置され、このソース電極（アルミ層）１０７はｎ+ 型領域１０４およびｐ+ 型領域１０５と接触している。ｐウエル領域１０３はダブルウエルＣＭＯＳ１０（図４）のｐウエル領域５０と同時に形成されたものである。
【００３０】
また、図１６のｐウエル領域１０３の間、つまり、ソースセル間にはｎウエル領域１０８が形成され、ｎウエル領域１０８はｎ- 型シリコン層６の表層部からｎ+ 型シリコン層５に達している。ｎウエル領域１０８の内部での表層部にはｎ+ 型領域１０９が形成され、ｎ+ 型領域１０９はドレイン電極（アルミ層）１１０と接触している。ｎウエル領域１０８はダブルウエルＣＭＯＳ１０（図４）のｎウエル領域５８と同時に形成されたものである。
【００３１】
このＬＤＭＯＳＦＥＴ１００の製造工程において、図１７に示すように、マスク１１１を配置した状態で各ソースセルに開口した領域１１１ａからイオン注入にてシリコン層６に不純物が打ち込まれる。
【００３２】
また、図３のＮＰＮトランジスタの代わりに、図１８に示すＰＮＰトランジスタを形成してもよい。つまり、ｎ- 型シリコン層６の表層部にはｐウエル領域１２１，１２２が形成されている。ｐウエル領域１２１，１２２はダブルウエルＣＭＯＳ１０（図４）のｐウエル領域５０と同時に形成されたものである。また、ｐウエル領域１２１の内部においてその表層部にはｐ+ 型領域１２３が形成されている。シリコン層４上のＬＯＣＯＳ酸化膜１２４の上にはコレクタ電極（アルミ層）１２５が配置され、このコレクタ電極（アルミ層）１２５はｐ+ 型領域１２３と接触している。ｐウエル領域１２２の内部においてその表層部にはｐ+ 型領域１２６が形成され、エミッタ電極１２７と接している。
【００３３】
また、ｎ- 型シリコン層６の表層部にはｎウエル領域１２８が形成され、ｎウエル領域１２８はｎ- 型シリコン層６の表層部からｎ+ 型シリコン層５に達している。さらに、ｎウエル領域１２８の内部においてその表層部にはｎ+ 型領域１２９が形成され、ＬＯＣＯＳ酸化膜１２４の上のベース電極（アルミ層）１３０と接触している。同じく、ｎ- 型シリコン層６の表層部におけるｐウエル領域１２１とｐウエル領域１２２の間にはｎウエル領域１３１が形成されている。ｎウエル領域１２８，１３１はダブルウエルＣＭＯＳ１０（図４）のｎウエル領域５８と同時に形成されたものである。
【００３４】
このように、図２のパワーデバイス８のチャネルｐウエル領域１３に図４のダブルウエルＣＭＯＳ１０のｐウエル領域５０を、図２のアップドレインＭＯＳＦＥＴ８のｎウエル領域１８、図１６のＬＤＭＯＳＦＥＴのウエル領域１０８に図４のダブルウエルＣＭＯＳのｎウエル領域５８を部分的に入れることで必要な耐圧、オン抵抗の最適設計を行う。たとえば、図２３，２４の従来のＤＳＡＭＯＳ（Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  Ｓｅｌｆ  Ａｌｉｇｎｅｄ  ＭＯＳ）においてはチャネルｐウエル領域２００は、ゲートポリシリコンをマスクにインプラし熱拡散で形成していたのを、図８のように、ポリシリコン配置の前工程においてｐウエル領域１３，３１，５０をポリシリコンの配置予定領域から（ポリシリコンウィンドウから）、たとえば１μｍ程度広げてインプラすることにより従来のチャネルｐウエルと同等のウエルを形成する。また、図２のアップドレインＭＯＳＦＥＴのｎウエル領域１８は、図２４に示すように、従来、素子領域全面にインプラし拡散させて形成していたが、図２のごとく、単純に図４のＣＭＯＳのｎウエル領域５８に代えると、濃度が濃すぎるため、耐圧が低下する。従って、図２のソースセルの間にだけ、ＣＭＯＳでのｎウエル領域５８の形成時に同時にインプラし熱拡散で下地の埋め込みｎ+ 拡散層５まで到達させることにより、チャネル抵抗、エピ基板抵抗を削減でき、耐圧を低下させることなく素子のオン抵抗だけを下げることができる。
【００３５】
同じく図１６のＬＤＭＯＳＦＥＴについても、図２４に示すように、従来、ｎウエルを素子領域全面にいれて耐圧、オン抵抗の最適設計していたのを、図４のＣＭＯＳでのｎウエル領域５８の形成時に同時にインプラしてｎウエル領域１０８とすることで、濃いウエルであっても耐圧、オン抵抗の最適化が図られる。
【００３６】
また、図３のＮＰＮトランジスタについては、図２５に示す従来のベース・エミッタを図４のＣＭＯＳのｐウエル領域５０，ｎ+ 領域５３，５４と同時に形成する。また、図１８のＰＮＰトランジスタについてはエミッタ・コレクタ領域（１２１，１２２）をＣＭＯＳのｐウエル領域５０で、さらに、ベース領域（１２８）をＣＭＯＳのｎウエル領域５８で形成する。こうすることで、工程削減、サイズ削減を行うことができる。
【００３７】
次に、ｐウエル、ｎウエルの各領域について言及する。
まず、ｐウエル領域について説明する。
従来、複合ＩＣ工程のパワーＭＯＳＦＥＴ（アップドレイン，ＬＤＭＯＳ）は、パワーデバイス専用のウエル（チャネルｐウエル）をゲートポリシリコンをマスクにしてチャネル領域形成のためのイオン注入を行うとともに、熱処理を行い、さらに、同じポリシリコンをマスクにしてｎ+ ソース領域形成のためのイオン注入を行ってデバイスを形成していた。こうしたゲートポリシリコンをインプラ用拡散窓に利用した二重拡散ＭＯＳ（ＤＭＯＳ：Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳ）が開発されたそもそもの理由は、開発当時（１９７０年頃）のＩＣプロセス技術では露光装置をはじめデバイス加工精度が悪く（開発当時の最小加工寸法は約１０μｍ程度）、チャネル抵抗の小さい、つまり、ゲートチャネル長が十分短い（約１μｍ程度）ＭＯＳを作ることができず、そのためゲートポリシリコンをマスクにしてチャネル領域およびｎ+ 領域形成のために二重拡散する方法が考え出された。この技術は、チャネル領域形成のためのイオン注入層とゲートポリシリコンマスクのアライメントが自動的にでき熱処理による不純物の拡散でチャネル長が決められ、短いチャネル長でも安定して製作できるので、ＶＤＭＯＳやＩＧＢＴなどのディスクリートパワーデバイスでは現在でも利用されている。また、パワーデバイスを形成する複合ＩＣ工程でもこうした従来のパワーＭＯＳのデバイス設計、ゲートチャネル加工方法を踏襲してきた。
【００３８】
しかし、最近の超ＬＳＩ加工技術はサブミクロン（約０．１μｍ程度）のゲート長を形成できるまでに進歩しており、そのマスクアライメント精度も１９７０年代とは比較にならないほど高い（標準偏差３σが０．１μｍ以下）。バイポーラトランジスタ，ＣＭＯＳ，パワーデバイスを１チップに形成する複合ＩＣ工程も現在ではＬＳＩ工程と同じ高精度な加工、露光装置を使用するので、必ずしも従来のようにポリシリコンをマスクにした二重拡散をする必要はなくなりつつある。つまり、ＤＭＯＳのチャネル領域をＣＭＯＳのｐウエル層で代用して、ＬＯＣＯＳ工程、ポリシリコン形成工程、ソース用ｎ+ 領域の形成工程といったＣＭＯＳ工程順序でＤＭＯＳを加工しても従来の二重拡散法と同様１μｍ程度のチャネル長をもつ、つまり、チャネル抵抗の小さいパワーＭＯＳを作ることが可能である。
【００３９】
ただし、ゲート形成とチャネル領域の形成についてその順序が従来と逆になるので、ｐウエル領域のレイアウトには工夫が必要となる。つまり、チャネル長を１μｍ程度に設計するには、ポリシリコンウィンドウに対して１μｍ以下のオーバーラップとなるサイズにｐウエル（図２の符号１３）をインプラする必要がある（図２３の従来のチャネルはソースセル全面にイオン注入していた）。
【００４０】
換言すれば、チャネル長は、従来、熱処理温度と時間で調整していたのを、ｐウエルの形成マスクとポリシリコンマスクで決定することになる。マスク精度（アライメント、最小寸法）は、０．１μｍ以下で、チャネル長、セル内の対称性は十分確保できる。
【００４１】
次に、ｎウエル（ＣＭＯＳ）の入れ方について説明する。
エピ抵抗（アップドレインＭＯＳＦＥＴの場合）、ドリフト抵抗（ＬＤＭＯＳの場合）を下げる目的でＣＭＯＳのｎウエルを入れる場合、従来のようにパワーデバイス形成領域の全面にイオン注入するとチャネル部のｐウエル濃度がｎウエルと重ね打ちされることで低下し（例えば、図２のｐ領域１３が全面に形成したｎウエル領域１８にて重ね打ちされ）、チャネル部でパンチスルーしやすくなりドレイン耐圧の低下を招く。なぜなら、一般にＣＭＯＳの閾値電圧Ｖｔｈ（約１ボルト）はＤＭＯＳのＶｔｈ値（約２ボルト）より低いので、ｐウエル濃度は、従来、ＤＭＯＳのチャネルｐウエル濃度より低く（ドーズ量で約１／５）、また逆にＣＭＯＳのｎウエルは全面にイオン注入していたＤＭＯＳの従来のｎウエル（アップドレインＭＯＳでのｎウエル，ＬＤＭＯＳでのｎウエル）より濃度が濃い（およそ約２倍）からである。故に、ｎウエル（ＣＭＯＳ）はパワーＭＯＳ全面ではなくチャネルウエル部にはかからないようにイオン注入している。具体的には、図２のアップドレインＭＯＳならチャネルｐウエル領域１３とチャネルｐウエル領域１３の間（つまり、隣接するソースセルの間）、図１６のＬＤＭＯＳならソースセルと隣接したドレインセルにだけ入れるなど工夫している。
【００４２】
こうすることでＣＭＯＳのｎ，ｐウエル領域で、パワーＭＯＳのチャネルｐウエル、アップドレインＭＯＳＦＥＴでのｎウエル領域，ＬＤＭＯＳＦＥＴでのｎウエル領域を代用でき、ホト、インプラ工程、およびマスク削減ができる。
【００４３】
次に、バイポーラトランジスタについて説明を加える。
図２６に示した従来のラテラルのＰＮＰトランジスタ構造では、エミッタ・コレクタ間の耐圧を維持するために、ある程度その距離Ｌを大きくしてレイアウトする必要があった。詳しくは、ＮＰＮトランジスタのコレクタ耐圧（自動車用複合ＩＣ仕様ではコレクタ耐圧Ｖｃｅｏが２５ボルト以上）を確保するためにｎ- 基板濃度を約１×１０15ｃｍ-3程度に下げているためｎ- 基板をそのままラテラルのＰＮＰトランジスタのベース層に利用する図２６の従来のＰＮＰトランジスタ構造では、コレクタ・エミッタ間がパンチスルーしやすいため間隔を離す（Ｖｃｅｏが２５ボルト以上なら約１０μｍ）必要から、デバイスサイズを縮小するにはこうした耐圧設計上の理由から限界があった。また同様の理由で、ｎ- ベース層の上にポリシリコン（図２６の符号２５０）を配置してポリシリコン電位をエミッタ共通とすることで空乏層の延びを抑え、耐圧を確保するなどの特別な工夫が必要であった。このポリシリコン２５０を逆フィールドプレートとする方法では、コレクタ電圧がエミッタ電圧より大きい場合のコレクタ・エミッタ間の耐圧は確保できるが（Ｖｃｅｏが約６０ボルト）、逆に、エミッタ電圧がコレクタ電圧より大きい場合のエミッタ・コレクタ間の耐圧は逆に低下する（Ｖｅｃｏが約６ボルト）ため、電位関係を逆にしないなど回路設計に注意を要していた。
【００４４】
そこで、図１８の本例ではｎ- ベース領域の一部に、ＣＭＯＳのｎウエル領域１３１を入れることで、ｎ- 濃度を部分的に上げて空乏層の延びを抑える。これにより、従来より狭い間隔（図１８中のＬ寸法）でエミッタ・コレクタ間の耐圧を確保し、かつポリシリコン逆フィールドプレート方法のような耐圧の極性をもたない構造であるから回路設計が簡単でかつ素子サイズの小さいＰＮＰトランジスタが実現できる。電流増幅率に関しては、ｎウエル領域１３１をエミッタ・コレクタ間のほぼ中央に配置してエミッタ・ベース界面の濃度低下を防ぐことでエミッタの注入効率を下げず、かつエミッタ・コレクタ間隔を狭めることからエミッタから注入されたホールの輸送効率は実質ほとんど変わらないため電流増幅率ｈｆｅの低下は殆ど起きない。
【００４５】
同様に、図３のＮＰＮトランジスタのベース・エミッタに図４のＣＭＯＳのｐウエル領域５０およびソース・ドレイン領域５３，５４，６１，６２を使っても、図２５の従来の専用ベース・エミッタ工程のベース活性層（ベース層２３０から重ね打ちしたエミッタ層２４０を差し引いた部分）とＣＭＯＳのｐウエル濃度が近く（約１×１０16ｃｍ-3）、さらにエミッタ層２４０、ｎ+ ソース・ドレイン濃度も約１×１０20ｃｍ-3と同じなので注入効率、輸送効率は変わらず電流増幅率ｈｆｅは殆ど低下しない。また、図２５の従来のエミッタ層２４０の拡散深さが約２μｍであり、これを、図３においてＣＭＯＳのｎ+ を用いて拡散深さが約０．２μｍの領域３２とすることで、ベースコンタクト・エミッタコンタクトの間隔（図３のＬ寸法）を縮小でき、素子サイズを小さくできる。
【００４６】
スイッチング速度については、ＳＯＩ／トレンチ分離構造ではオンからオフ動作への遅延時間が支配的になるが、これは、もともと酸化膜分離したデバイス領域に溜まった残留ホールが原因であり、素子サイズが縮小すれば残留ホール数の絶対数も低減できるのでスイッチング速度は増加する。
【００４７】
以上説明したように、パワーデバイス形成に必要なチャネルウエル、アップドレインＭＯＳＦＥＴでのｎウエル，ＬＤＭＯＳＦＥＴでのウエルをすべてＣＭＯＳのウエルで代用することにより、パワーデバイスの専用工程を削減することができる。また、バイポーラトランジスタのベース、エミッタもＣＭＯＳのｐウエル、ｎ+ で代用してバイポーラトランジスタの専用工程を削減することで製造コストの低減を図ることができる。
【００４８】
このように、本実施の形態は下記の特徴を有する。
（イ）同一のＳＯＩ基板１に、少なくともアップドレインＭＯＳＦＥＴ８とＮＰＮトランジスタ９とダブルウエルＣＭＯＳ１０が形成された半導体装置を製造すべく、図７に示すように、ＳＯＩ基板１の上に配置した第１のマスクＭ１を用いて、アップドレインＭＯＳＦＥＴ８とＮＰＮトランジスタ９とダブルウエルＣＭＯＳ１０のそれぞれの形成領域に同時にｎウエル領域（第１導電型のウエル領域）１８，３７，５８を形成し、図８に示すように、ＳＯＩ基板１の上に配置した第２のマスクＭ２を用いて、アップドレインＭＯＳＦＥＴ８とＮＰＮトランジスタ９とダブルウエルＣＭＯＳ１０のそれぞれの形成領域に同時にｐウエル領域（第２導電型のウエル領域）１３，３１，５０を形成し、図１０に示すように、アップドレインＭＯＳＦＥＴ８およびダブルウエルＣＭＯＳ１０の形成領域に同時にポリシリコンゲート電極１２，５２，６０を配置した。
【００４９】
つまり、図１に示すように、ダブルウエルＣＭＯＳ１０で使用するｎおよびｐウエル領域５０，５８を、アップドレインＭＯＳＦＥＴ８の形成領域およびＮＰＮトランジスタ９の形成領域においてもそれぞれ形成し、このウエル領域（１３，１８，３１，３７）にてアップドレインＭＯＳＦＥＴ８およびＮＰＮトランジスタ９を構成した。
【００５０】
よって、自動車用コントローラに使用されるパワーＭＯＳＦＥＴには一般に、低コスト、低オン抵抗、高耐量が要求されるが、アップドレインＭＯＳＦＥＴ８、ＮＰＮトランジスタ９の専用マスクを使わずにＳＯＩ基板１にパワーデバイス８、バイポーラトランジスタ９を形成することができる。その結果、同一のＳＯＩ基板１上にパワーデバイス８とＢｉＣＭＯＳを形成した複合ＩＣにおいて、コストダウンを図ることができる。
【００５１】
以上は、Ｎチャネル型ＭＯＳで説明したが、ＰチャネルＭＯＳについてもｎウエルとｐウエルを交換すれば同じ効果が期待できる。
また、パワーデバイスはＭＯＳＦＥＴに限らずＩＧＢＴ、サイリスタ等のパワーデバイスについても同様である。
【００５２】
詳しくは、ＩＧＢＴに関しては、図１９に示すように、エミッタにおいてｐウエル領域１４０を局所的に形成するとともに、コレクタにおいてｎウエル領域１４１を局所的に形成する。従来のＩＧＢＴは図２０に示すように、ＳｉＯ2 上のシリコン層での表層側においてｐウエル領域１５０が形成されるとともに、その表層部にｎウエル領域１５１が全面に形成されていたが、図１９の場合はＣＭＯＳでのウエルと同時に形成されるｐウエル領域１４０およびｎウエル領域１４１を用いてＩＧＢＴを構成している。また、サイリスタに関しては、図２１に示すように、ゲート・カソードにおいてｐウエル領域１６０を局所的に形成するとともに、ゲート・カソード〜アノード間においてｎウエル領域１６１を局所的に形成する。従来のサイリスタは、図２２に示すように、ＳｉＯ2 上のシリコン層での表層側においてｐウエル領域１７０が形成されるとともに、その表層部にｎウエル領域１７１が全面に形成されていたが、図２１の場合はＣＭＯＳでのウエルと同時に形成されるｎウエル領域１６１およびｐウエル領域１６０を用いてサイリスタを構成している。
【図面の簡単な説明】
【図１】  実施の形態における複合ＩＣの縦断面図。
【図２】  アップドレインＭＯＳＦＥＴの構成図。
【図３】  ＮＰＮトランジスタの構成図。
【図４】  ダブルウエルＣＭＯＳの構成図。
【図５】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図６】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図７】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図８】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図９】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１０】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１１】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１２】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１３】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１４】  実施の形態における複合ＩＣの製造工程を示す縦断面図。
【図１５】  複合ＩＣの製造工程を説明するための図。
【図１６】  ＬＤＭＯＳＦＥＴの構成図。
【図１７】  複合ＩＣの製造工程を説明するための図。
【図１８】  ＰＮＰトランジスタの構成図。
【図１９】  本例のＩＧＢＴの構成図。
【図２０】  従来のＩＧＢＴの構成図。
【図２１】  本例のサイリスタの構成図。
【図２２】  従来のサイリスタの構成図。
【図２３】  従来のアップドレインＭＯＳＦＥＴの構成図。
【図２４】  従来のＬＤＭＯＳＦＥＴの構成図。
【図２５】  従来のＮＰＮトランジスタの構成図。
【図２６】  従来のＰＮＰトランジスタの構成図。
【符号の説明】
１…ＳＯＩ基板、８…アップドレインＭＯＳＦＥＴ、９…ＮＰＮトランジスタ、１０…ダブルウエルＣＭＯＳ、１２…ポリシリコンゲート電極、１３…ｐウエル領域、１８…ｐウエル領域、３１…ｐウエル領域、３７…ｎウエル領域、５０…ｐウエル領域、５２…ポリシリコンゲート電極、５８…ｎウエル領域、６０…ポリシリコンゲート電極、Ｍ１…マスク、Ｍ２…マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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