(57)【特許請求の範囲】
【請求項１】
メモリコントローラから導出されるメモリバス信号を受ける入力側端子と前記メモリバス信号を次段に導出する出力側端子とを一辺に並設したコネクタを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置に於いて、少なくとも２つの高速メモリモジュールのコネクタ相互を少なくとも一部を対向して平面的に配置して、前記各高速メモリモジュールに設けられたコネクタの入力側端子と出力側端子とを縦続接続したことを特徴とする高速メモリ装置。
【請求項２】
メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、
第１の高速メモリモジュールと第２の高速メモリモジュールのコネクタ相互の少なくとも一部を対向して平面的に配置し、第１の高速メモリモジュールの出力側端子を第２の高速メモリモジュールの入力側端子に接続したことを特徴とする高速メモリ装置。
【請求項３】
メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、
第１の高速メモリモジュールと第２の高速メモリモジュールのコネクタ相互の一部を対向して平面的に配置し、対向していないコネクタ部分の近傍に、メモリコントローラ、クロックジェネレータ、終端抵抗モジュールの少なくともいずれかを配置して、前記第１の高速メモリモジュールの出力側端子を第２の高速メモリモジュールの入力側端子に接続し、前記第１の高速メモリモジュールの入力側端子にメモリコントローラを接続し、第２の高速メモリモジュールの出力側端子に、終端抵抗モジュール及びクロックジェネレータ、又は第３の高速メモリモジュールの入力側端子を接続してなることを特徴とする高速メモリ装置。
【請求項４】
メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、
第１の高速メモリモジュールと第２の高速メモリモジュールのコネクタ相互を対向して平面的に配置し、当該コネクタ相互の間に、メモリコントローラ、クロックジェネレータ、終端抵抗モジュールの少なくともいずれかを配置して、前記第１の高速メモリモジュールの出力側端子を第２の高速メモリモジュールの入力側端子に接続し、前記第１の高速メモリモジュールの入力側端子にメモリコントローラを接続し、第２の高速メモリモジュールの出力側端子に、終端抵抗モジュール及びクロックジェネレータ、又は第３の高速メモリモジュールの入力側端子を接続してなることを特徴とする高速メモリ装置。
【請求項５】
高速メモリモジュール相互の高速信号の回路接続を多層回路基板の表層パターンを用いて行う請求項１または２または３記載の高速メモリ装置。
【請求項６】
メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、
コネクタ相互の少なくとも一部を近接させて基板両面にそれぞれ高速メモリモジュールを平面的に配置し、前記基板の一方面に設けられた高速メモリモジュールの出力側端子を前記基板のスルーホールを介し前記基板の他方面に設けられた高速メモリモジュールの入力側端子に接続してなることを特徴とする高速メモリ装置。
【請求項７】
インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を同一辺に並設したコネクタを有する扁平状の高速メモリモジュールを実装する複数ソケットの実装構造に於いて、
ソケット相互の少なくとも一部が背合わせとなるようにモジュール挿入方向を互いに離反させて基板面に実装したことを特徴とする高速メモリ装置のソケット実装構造。
【請求項８】
インピーダンスがコントロールされた複数ビット幅の高速信号を扱う２組の端子を一辺に並設したコネクタを有し、表面に金属カバーを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置の実装方法に於いて、少なくとも２つの高速メモリモジュール相互のコネクタ間の高速信号配線を高速メモリモジュールの金属カバー面を避け、多層回路基板の表層パターンを用いて行うことを特徴とする高速メモリ装置の実装方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子及び出力側端子を一辺に並設してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置に関する。
【０００２】
また本発明は、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う２組の端子を一辺に並設したコネクタを有し、表面に金属カバーを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置の実装方法に関する。
【０００３】
【従来の技術】
メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子及び出力側端子を一辺に並設してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置として、例えば、ＳＯ−ＲＩＭＭ（米国Ｒａｍｂｕｓ社が提唱するノート型パーソナルコンピュータ向けのＲＩＭＭ（Rambus Inline Memory Module））の実装技術により実現されるメモリ装置がある。
【０００４】
ＳＯ−ＲＩＭＭは、ソケット（ＳＯ−ＲＩＭＭソケット）を用い、［メモリコントローラ］−［ＳＯ−ＲＩＭＭソケット１］−［ＳＯ−ＲＩＭＭソケット２］−［終端抵抗］と直線的に配置するようなレイアウトが一般となっている。また一定のインピーダンス精度が必要なＲａｍｂｕｓ信号は、８層以上の多層回路基板を用い、当該基板の内層にインピーダンスの整合を保って配線される。
【０００５】
このＳＯ−ＲＩＭＭの外装構造を図５に示す。図５に於いて、ＳＯ−ＲＩＭＭ５０は、矩形扁平状をなし、その一辺に、メモリコントローラから終端抵抗に至るＲａｍｂｕｓ信号の入力側端子と出力側端子とを並設したコネクタ５１ａ，５１ｂが設けられ、モジュール表面に金属製のカバー（保護を兼ねたヒートスプレッター）５２が設けられる。
【０００６】
上記したような構造をなすＳＯ−ＲＩＭＭが、ＳＯ−ＲＩＭＭソケットを用いて、ＳＯ−ＲＩＭＭ相互間、及びＳＯ−ＲＩＭＭと、メモリコントローラ、終端抵抗モジュール、クロックジェネレータ等との間で回路接続される。
【０００７】
一般には図６に示すように、メモリコントローラ（ＭＥＭ−ＣＯＮＴ）６１と、ＳＯ−ＲＩＭＭソケット６２Ａに実装されたＳＯ−ＲＩＭＭ６３Ａと、ＳＯ−ＲＩＭＭソケット６２Ｂに実装されたＳＯ−ＲＩＭＭ６３Ｂと、終端抵抗モジュール（ＲＭ）６４とが直線的に配置するようになっている。尚、クロックジェネレータ（ＣＬＫ−Ｇｅｎ）６５は終端側のＳＯ−ＲＩＭＭから高速クロック信号を供給し一巡する。
【０００８】
また、図６に於いて、各ユニット間を帯状につないでいるのは、一定のインピーダンス精度が要求されるＲａｍｂｕｓ信号のマザーボード上のパターン配線（７１，７２，７３）であり、この一定のインピーダンス精度が要求されるＲａｍｂｕｓ信号はマザーボード（多層回路基板）の内層を使って配線するようになっている（パターン配線７１，７２の波線部分参照）。使用するマザーボードの層数は８層以上が推奨され、Ｒａｍｂｕｓ信号は２８Ω±１０％の精度で引くことが要求される。
【０００９】
しかしながら８層の多層回路基板は、コストが高く、また、内層にＲａｍｂｕｓ信号を引くことは表層に引く場合と比べインピーダンスの精度を出すことが困難となっている。即ち、一般に多層回路基板に於いて、決められた所定のインピーダンス精度を出す際、内層と表層とでは、表層の方がパターンの精度が出せるためインピーダンス制御も容易であり、内層はパターン精度が出し難く、かつ隣接層のパターン配線、スルーホール等に大きな影響を受けることからインピーダンス制御が表層に比べて難しい。
【００１０】
この際、基板のコスト高を抑えるために、８層より層の薄い例えば４層や６層の基板を用いてＲａｍｂｕｓ信号を表層配線すると、図６に示すように、ＳＯ−ＲＩＭＭが実装される部分の下を表層の信号パターンが走ることになってしまう。ところが、ＳＯ−ＲＩＭＭは、図５に示したように、金属カバーで覆われているため、表層の信号パターンは金属カバーの影響を受けて適正なインピーダンスを維持できなくなってしまい、従ってＳＯ−ＲＩＭＭ実装時には決められた２８Ω±１０％の条件を満たすことができなくなってしまう。この影響により高速のＲａｍｂｕｓ信号は反射等により波形の乱れが生じて、正しい信号の伝播が困難になり、動作上に於いて一定の信頼性を保つことができなくなるという問題が生じる。
【００１１】
【発明が解決しようとする課題】
上記したように従来では、複数のＳＯ−ＲＩＭＭを縦続接続して高速メモリ装置を実現しようとする際、８層以上の多層回路基板を用い、Ｒａｍｂｕｓ信号を内層を通して実現するようになっているために、コストが大幅に上昇してしまうという問題があり、更に内層にＲａｍｂｕｓ信号を引くことは表層に引く場合と比べインピーダンスの精度を出すことが難しく、従って設計上の難しさ及び製造上の高精度要求に伴う歩留低下から製品コストの上昇を招くという種々の問題があった。
【００１２】
本発明は上記実情に鑑みなされたもので、安価な多層回路基板構成でメモリバス信号を一定のインピーダンスを保ち高速メモリモジュール間で縦続接続できる高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法を提供することを目的とする。
【００１３】
また、本発明は、多層回路基板の表層パターンを用いてインピーダンスの一定した複数ビット幅の高速信号を複数の高速メモリモジュール間で縦続接続でき、これにより、安価な多層回路基板構成にて安定した高速メモリ動作が行える高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法を提供することを目的とする。
【００１４】
また、本発明は、複数のＳＯ−ＲＩＭＭを用いて高速メモリ装置を実現する際に、コスト的に有利な層数の少ない安価なマザーボードを使用して、その表層に、決められた所定のインピーダンス精度が必要なＲａｍｂｕｓ信号を配線し、ＳＯ−ＲＩＭＭを実装してもマザーボード上のＲａｍｂｕｓ信号パターンに影響を与えることなく、安価な層構成のマザーボードでＳＯ−ＲＩＭＭを安定して動作させることができる、高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は、インピーダンスがコントロールされた複数ビット幅の高速信号（例えばＲａｍｂｕｓ信号）を扱う２組の端子を一辺に並設したコネクタを有し、表面に金属カバーを有してなる扁平状の高速メモリモジュール（例えばＳＯ−ＲＩＭＭ）を複数個接続して構成される高速メモリ装置を実現する際に、少なくとも２つの高速メモリモジュール相互のコネクタ間の高速信号配線を高速メモリモジュールの金属カバー面を避け、多層回路基板の表層パターンを用いて行うことで、４層、６層等の回路基板（マザーボード）を使用して、表層に複数ビット幅の高速信号（例えばＲａｍｂｕｓ信号）を引き、Ｒａｍｂｕｓ信号配線のインピーダンスへの影響を防止したことを特徴とする。
【００１６】
即ち、本発明は、メモリコントローラから導出されるメモリバス信号を受ける入力側端子と前記メモリバス信号を次段に導出する出力側端子とを一辺に並設したコネクタを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置に於いて、少なくとも２つの高速メモリモジュールのコネクタ相互を少なくとも一部を対向して平面的に配置して、前記各高速メモリモジュールに設けられたコネクタの入力側端子と出力側端子とを縦続接続したことを特徴とする。
【００１７】
また、本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、第１の高速メモリモジュールと第２の高速メモリモジュールのコネクタ相互の少なくとも一部を対向して平面的に配置し、第１の高速メモリモジュールの出力側端子を第２の高速メモリモジュールの入力側端子に接続したことを特徴とする。
【００１８】
また、本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、第１の高速メモリモジュールと第２の高速メモリモジュールのコネクタ相互の一部を対向して平面的に配置し、対向していないコネクタ部分の近傍に、メモリコントローラ、クロックジェネレータ、終端抵抗モジュールの少なくともいずれかを配置して、前記第１の高速メモリモジュールの出力側端子を第２の高速メモリモジュールの入力側端子に接続し、前記第１の高速メモリモジュールの入力側端子にメモリコントローラを接続し、第２の高速メモリモジュールの出力側端子に、終端抵抗モジュール及びクロックジェネレータ、又は第３の高速メモリモジュールの入力側端子を接続してなることを特徴とする。
【００１９】
また、本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、第１の高速メモリモジュールと第２の高速メモリモジュールのコネクタ相互を対向して平面的に配置し、当該コネクタ相互の間に、メモリコントローラ、クロックジェネレータ、終端抵抗モジュールの少なくともいずれかを配置して、前記第１の高速メモリモジュールの出力側端子を第２の高速メモリモジュールの入力側端子に接続し、前記第１の高速メモリモジュールの入力側端子にメモリコントローラを接続し、第２の高速メモリモジュールの出力側端子に、終端抵抗モジュール及びクロックジェネレータ、又は第３の高速メモリモジュールの入力側端子を接続してなることを特徴とする。
【００２０】
また、本発明は、上記高速メモリ装置に於いて、上記高速メモリモジュール相互の高速信号の回路接続を多層回路基板の表層パターンを用いて行うことを特徴とする。
【００２１】
また、本発明は、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置に於いて、コネクタ相互の少なくとも一部を近接させて基板両面にそれぞれ高速メモリモジュールを平面的に配置し、前記基板の一方面に設けられた高速メモリモジュールの出力側端子を前記基板のスルーホールを介し前記基板の他方面に設けられた高速メモリモジュールの入力側端子に接続してなることを特徴とする。
【００２２】
また、本発明は、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を同一辺に並設したコネクタを有する扁平状の高速メモリモジュールを実装する複数ソケットの実装構造に於いて、ソケット相互の少なくとも一部が背合わせとなるようにモジュール挿入方向を互いに離反させて基板面に実装したことを特徴とする。
【００２３】
また、本発明は、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う２組の端子を一辺に並設したコネクタを有し、表面に金属カバーを有してなる扁平状の高速メモリモジュールを複数個接続して構成される高速メモリ装置の実装方法に於いて、少なくとも２つの高速メモリモジュール相互のコネクタ間の高速信号配線を高速メモリモジュールの金属カバー面を避け、多層回路基板の表層パターンを用いて行うことを特徴とする。
【００２４】
上記したような手段により高速メモリ装置を実現することにより、コスト的に有利な例えば４層や６層のマザーボードを使用して、表層に決められた所定のインピーダンス精度が必要な高速メモリバス信号を配線し、マザーボード上に高速メモリモジュールを実装してもマザーボード上の高速メモリバス信号パターンに影響を与えない、低層の安価なマザーボードで高速メモリモジュールを安定して動作させることができる。
【００２５】
具体例を挙げると、ＳＯ−ＲＩＭＭを複数用いて高速メモリ装置を実現する際に、８層のマザーボードを使用することなく、コスト的に有利な４層や６層のマザーボードを使用して、表層に決められた所定のインピーダンス精度が必要なＲａｍｂｕｓ信号を配線し、そのマザーボード上にＳＯ−ＲＩＭＭを実装してもマザーボード上のＲａｍｂｕｓ信号パターンに影響を与えない、コスト的に有利なマザーボード構成でＳＯ−ＲＩＭＭを安定して高速動作させることができる。
【００２６】
【発明の実施の形態】
以下図面を参照して本発明の実施形態を説明する。ここでは、高速メモリ装置を構成する複数の高速メモリモジュールをＳＯ−ＲＩＭＭ、インピーダンスがコントロールされた複数ビット幅の高速信号をＲａｍｂｕｓ信号として構成及び作用を説明する。
【００２７】
図１は本発明の第１実施形態に於ける、２つのＳＯ−ＲＩＭＭを用いて構成される高速メモリ装置のマザーボード上に於ける実装構造を示す図であり、ここではマザーボードを省略して示している。
【００２８】
図中、１１はＤｉｒｅｃｔ  Ｒａｍｂｕｓメモリのコントローラとなるメモリコントローラ（ＭＥＭ−ＣＯＮＴ）、１２Ａは前段のＳＯ−ＲＩＭＭが実装されるＳＯ−ＲＩＭＭソケット、１２Ｂは後段のＳＯ−ＲＩＭＭが実装されるＳＯ−ＲＩＭＭソケット、１３ＡはＳＯ−ＲＩＭＭソケット１２Ａに実装された前段のＳＯ−ＲＩＭＭ、１３ＢはＳＯ−ＲＩＭＭソケット１２Ｂに実装された後段のＳＯ−ＲＩＭＭ、１４はＲａｍｂｕｓ信号の終端抵抗となる終端抵抗モジュール（ＲＭ）、１５はクロックジェネレータ（ＣＬＫ−Ｇｅｎ）、１６は終端側から供給されるＲａｍｂｕｓ用のクロック信号線である。ＴＩは上記ＳＯ−ＲＩＭＭ１２Ａ，１２Ｂに設けられたコネクタの入力側端子、ＴＯは同コネクタの出力側端子である。
【００２９】
１７はメモリコントローラ（ＭＥＭ−ＣＯＮＴ）１１からＳＯ−ＲＩＭＭソケット１２Ａに実装された前段のＳＯ−ＲＩＭＭ１３Ａに設けられたコネクタの入力側端子ＴＩにＲａｍｂｕｓ信号を受け渡すマザーボード上の表層のパターン配線である。
【００３０】
１８はＳＯ−ＲＩＭＭソケット１２Ａに実装された前段のＳＯ−ＲＩＭＭ１３Ａに設けられたコネクタの出力側端子ＴＯから、ＳＯ−ＲＩＭＭソケット１２Ｂに実装された後段のＳＯ−ＲＩＭＭ１３Ｂに設けられたコネクタの入力側端子ＴＩにＲａｍｂｕｓ信号を受け渡すマザーボード上の表層のパターン配線である。
【００３１】
１９はＳＯ−ＲＩＭＭソケット１２Ｂに実装された後段のＳＯ−ＲＩＭＭ１３Ｂに設けられたコネクタの出力側端子ＴＯに終端抵抗モジュール（ＲＭ）１４を接続するためのマザーボード上の表層パターン配線である。
【００３２】
また、上記各パターン配線１７，１８，１９に示す一方向矢印はそれぞれＲａｍｂｕｓ信号の受け渡し方向を示している。
【００３３】
上記図１に示す実装構造に於いては、前段のＳＯ−ＲＩＭＭ１３Ａを実装するＳＯ−ＲＩＭＭソケット１２Ａと、後段のＳＯ−ＲＩＭＭ１３Ｂを実装するＳＯ−ＲＩＭＭソケット１２Ｂとがそれぞれコネクタの片方分ずつずらせて背合わせとなるように配置される。
【００３４】
即ち、換言すると、前段のＳＯ−ＲＩＭＭ１３Ａに設けられたコネクタの出力側端子ＴＯと、後段のＳＯ−ＲＩＭＭ１３Ｂに設けられたコネクタの入力側端子ＴＩとが至近距離で対向するように、ＳＯ−ＲＩＭＭソケット１２Ａ、及びＳＯ−ＲＩＭＭソケット１２Ｂをマザーボード上に配置する。
【００３５】
このような配置及び信号配線とすることにより、メモリコントローラ（ＭＥＭ−ＣＯＮＴ）１１からＳＯ−ＲＩＭＭソケット１２Ａ、ＳＯ−ＲＩＭＭソケット１２ＡからＳＯ−ＲＩＭＭソケット１２Ｂ、ＳＯ−ＲＩＭＭソケット１２Ｂから終端抵抗モジュール（ＲＭ）１４のいずれのパターン配線１７，１８，１９に於いても、ＳＯ−ＲＩＭＭソケット１２Ａに実装される前段のＳＯ−ＲＩＭＭ１３Ａ、及びＳＯ−ＲＩＭＭソケット１２Ｂに実装される後段のＳＯ−ＲＩＭＭ１３Ｂのエリア（ＳＯ−ＲＩＭＭの少なくとも金属カバーのエリア）をＲａｍｂｕｓ信号が通過しないため、ＳＯ−ＲＩＭＭの金属カバー（図５参照）によるインピーダンス（２８Ω±１０％）への影響を避けることができる。
【００３６】
従って４層や６層の比較的コストの安い多層回路基板をマザーボードに用いることができ、装置全体のコスト低減が図れる。
【００３７】
また、上記した実施形態の実装構造によれば、マザーボードの表層にＲａｍｂｕｓ信号の各パターン配線１７，１８，１９を設けることで、Ｒａｍｂｕｓ信号を内層に配線する場合に比べ、一定のインピーダンス精度を出すことが容易であり、また、上述したようなＳＯ−ＲＩＭＭソケット１２Ａ，１２Ｂの背合わせ配置により、図７に示す従来構造に比べてトータルの配線長も短くすることができ、決められたインピーダンス（２８Ω±１０％）の精度が必要なＲａｍｂｕｓ信号のエリアを狭くできるので、よりパターン設計が容易になり、かつ安定した動作が期待できる。
【００３８】
図２は本発明の第２実施形態に於ける実装構造を示す図であり、ここでもマザーボードを省略して示している。尚、図中、図１と同一部分には同一符号を付して、その説明を省略する。
【００３９】
この第２実施形態では、ＳＯ−ＲＩＭＭソケット１２ＡとＳＯ−ＲＩＭＭソケット１２Ｂとを背合わせにし、そのソケット相互の間に、メモリコントローラ（ＭＥＭ−ＣＯＮＴ）１１と、終端抵抗モジュール（ＲＭ）１４を配置している。
【００４０】
この図２に示す第２実施形態に於いても、メモリコントローラ（ＭＥＭ−ＣＯＮＴ）１１からＳＯ−ＲＩＭＭソケット１２Ａ、ＳＯ−ＲＩＭＭソケット１２ＡからＳＯ−ＲＩＭＭソケット１２Ｂ、ＳＯ−ＲＩＭＭソケット１２Ｂから終端抵抗モジュール（ＲＭ）１４のいずれのパターン配線１７，１８，１９に於いても、ＳＯ−ＲＩＭＭソケット１２Ａに実装される前段のＳＯ−ＲＩＭＭ１３Ａ、及びＳＯ−ＲＩＭＭソケット１２Ｂに実装される後段のＳＯ−ＲＩＭＭ１３Ｂのエリア（ＳＯ−ＲＩＭＭの少なくとも金属カバーのエリア）をＲａｍｂｕｓ信号が通過しないため、ＳＯ−ＲＩＭＭの金属カバー（図５参照）によるインピーダンス（２８Ω±１０％）への影響を避けることができる。
【００４１】
従って４層や６層の比較的コストの安い多層回路基板をマザーボードに用いることができ、装置全体のコスト低減が図れる。
【００４２】
また、上記した実施形態の実装構造によれば、マザーボードの表層にＲａｍｂｕｓ信号の各パターン配線１７，１８，１９を設けることで、Ｒａｍｂｕｓ信号を内層に配線する場合に比べ、一定のインピーダンス精度を出すことが容易であり、パターン設計が容易になるとともに、安定した動作が期待できる。更にこの第２実施形態に於いては、一定のインピーダンス精度が必要なＲａｍｂｕｓ信号を基板の表層に、直線的に配線できるため、マザーボード上でのインピーダンス制御も、より容易にできる。
【００４３】
次に、図３及び図４を参照して本発明の第３実施形態を説明する。
【００４４】
上記した各実施形態がそれぞれマザーボードの同一面（一方面）に複数（実施形態では２つ）のＳＯ−ＲＩＭＭを配置する構成であったが、この第３実施形態に於いては、３つのＳＯ−ＲＩＭＭのうちの、一つのＳＯ−ＲＩＭＭを異なる面（他方面）に配置した構造を例示している。尚、図中、図１と同一部分には同一符号を付して、その説明を省略する。
【００４５】
この図３及び図４に示す第３実施形態に於いては、第１（第１段）のＳＯ−ＲＩＭＭ１３Ａと、第２（第２段）のＳＯ−ＲＩＭＭ１３Ｂとが、マザーボード４０を挟んで向き合う形で同位置に配置されるように、マザーボード４０の両面にＳＯ−ＲＩＭＭソケット１２Ａ，１２Ｂが設けられ、ＳＯ−ＲＩＭＭソケット１２Ａと背合わせになるように、第３（第３段）のＳＯ−ＲＩＭＭ１３Ｃを実装するＳＯ−ＲＩＭＭソケット１２Ｃが設けられる。この際、第１（第１段）のＳＯ−ＲＩＭＭ１３Ａを実装するＳＯ−ＲＩＭＭソケット１２Ａと、第２（第２段）のＳＯ−ＲＩＭＭ１３Ｂを実装するＳＯ−ＲＩＭＭソケット１２Ｂとの間はスルーホールを用いたパターン配線１８により配線され、第２（第２段）のＳＯ−ＲＩＭＭ１３Ｂを実装するＳＯ−ＲＩＭＭソケット１２Ｂと、第３（第３段）のＳＯ−ＲＩＭＭ１３Ｃを実装するＳＯ−ＲＩＭＭソケット１２Ｃとの間は当該ソケットが設けられた表層パターン及びスルーホールを用いたパターン配線２０により配線され、第３（第３段）のＳＯ−ＲＩＭＭ１３Ｃを実装するＳＯ−ＲＩＭＭソケット１２Ｃと終端抵抗モジュール（ＲＭ）１４との間は当該終端抵抗モジュール（ＲＭ）１４の実装面に於いてパターン配線２１により配線される。
【００４６】
尚、ここでは、３つのソケットをすべてＳＯ−ＲＩＭＭソケットとしているが、上記３つのソケットのうち、その１つのソケットをＳＯ−ＲＩＭＭソケットではなく、ＣＳＰ（Chip Size Package）としてマザーボードにオンボード実装してもよい。
【００４７】
また、メモリコントローラ（ＭＥＭ−ＣＯＮＴ）１１→ＳＯ−ＲＩＭＭソケット１２Ｂ→ＳＯ−ＲＩＭＭソケット１２Ａ→ＳＯ−ＲＩＭＭソケット１２Ｃ→終端抵抗モジュール（ＲＭ）１４に至るＲａｍｂｕｓ信号路を形成してもよい。
【００４８】
また、２つのＳＯ−ＲＩＭＭを実装する構成のメモリ装置に於いては、メモリコントローラ（ＭＥＭ−ＣＯＮＴ）１１→ＳＯ−ＲＩＭＭソケット１２Ａ→ＳＯ−ＲＩＭＭソケット１２Ｂ→終端抵抗モジュール（ＲＭ）１４に至るＲａｍｂｕｓ信号路を形成してもよい。
【００４９】
何れの場合もＲａｍｂｕｓ信号は、ＳＯ−ＲＩＭＭソケットのＳＯ−ＲＩＭＭが実装されるエリアを通過しないように配線されるので、ＳＯ−ＲＩＭＭの金属カバー（図５参照）によるインピーダンス（２８Ω±１０％）への影響を避けることができる。
【００５０】
従って４層や６層の比較的コストの安い多層回路基板をマザーボードに用いることができ、装置全体のコスト低減が図れる。
【００５１】
また、上記した実施形態の実装構造によれば、マザーボードの表層にＲａｍｂｕｓ信号の各パターン配線１７，１８，２０，２１を設けることで、Ｒａｍｂｕｓ信号を内層に配線する場合に比べ、一定のインピーダンス精度を出すことが容易であり、パターン設計が容易になる。
【００５２】
尚、上記した実施形態に於いては、マザーボードの同一面に２つのＳＯ−ＲＩＭＭを実装するメモリ構成を例示したが、これに限らず、マザーボードの同一面に３つまたはそれ以上の高速メモリモジュールを実装するメモリ構成に於いても適用できる。
【００５３】
【発明の効果】
以上詳記したように本発明によれば、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置を実現する際に、安価な多層回路基板構成でメモリバス信号を一定のインピーダンスを保ち高速メモリモジュール間で縦続接続できる高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法が提供できる。
【００５４】
また、本発明によれば、メモリコントローラから終端抵抗に至る、インピーダンスがコントロールされた複数ビット幅の高速信号を扱う入力側端子と出力側端子を一辺に並設したコネクタを有する扁平状の高速メモリモジュールを複数個接続してなる高速メモリ装置を実現する際に、多層回路基板の表層パターンを用いてインピーダンスの一定した複数ビット幅の高速信号を複数の高速メモリモジュール間で縦続接続でき、これにより、安価な多層回路基板構成にて安定した高速メモリ動作が行える高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法が提供できる。
【００５５】
また、本発明によれば、複数のＳＯ−ＲＩＭＭを用いて高速メモリ装置を実現する際に、コスト的に有利な層数の少ない安価なマザーボードを使用して、その表層に、決められた所定のインピーダンス精度が必要なＲａｍｂｕｓ信号を配線し、ＳＯ−ＲＩＭＭを実装してもマザーボード上のＲａｍｂｕｓ信号パターンに影響を与えることなく、安価な層構成のマザーボードでＳＯ−ＲＩＭＭを安定して動作させることができる、高速メモリ装置、高速メモリ装置のソケット実装構造、及び高速メモリ装置の実装方法が提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に於ける装置の構成を示すブロック図。
【図２】本発明の第２実施形態に於ける装置の構成を示すブロック図。
【図３】本発明の第３実施形態に於ける装置の構成を示すブロック図。
【図４】上記図３に示す装置のＲａｍｂｕｓ信号路を示すブロック図。
【図５】ＳＯ−ＲＩＭＭの構成を示す図。
【図６】従来の複数ＳＯ−ＲＩＭＭ構成によるメモリ装置の構成を示す図。
【符号の説明】
１１…メモリコントローラ（ＭＥＭ−ＣＯＮＴ）
１２Ａ，１２Ｂ…ＳＯ−ＲＩＭＭソケット
１３Ａ…前段（第１段）のＳＯ−ＲＩＭＭ
１３Ｂ…後段（第２段）のＳＯ−ＲＩＭＭ
１３Ｃ…第３（第３段）のＳＯ−ＲＩＭＭ
１４…終端抵抗モジュール（ＲＭ）
１５…クロックジェネレータ（ＣＬＫ−Ｇｅｎ）
１６…Ｒａｍｂｕｓ用のクロック信号線
１７，１８，１９，２０…パターン配線
ＴＩ…コネクタの入力側端子
ＴＯ…コネクタの出力側端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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