(57)【特許請求の範囲】
【請求項１】
セルアレー領域、周辺領域及びコア領域を有する非揮発性メモリ装置の製造方法において、
半導体物質層上に第１絶縁層を形成する段階と、
前記半導体物質層の表面が露出されるように前記第１絶縁層をエッチングしてコンタクトホールを形成する段階と、
前記コンタクトホールを含んだ前記第１絶縁層上に第１導電層からなるビットラインを形成する段階と、
前記ビットライン上に表面が平坦な第２絶縁層を形成する段階と、
前記第２絶縁層にハンドリングウェーハをボンディングする段階と、
前記半導体物質層が所定厚さで残るように前記半導体物質層を研摩する段階と、
前記半導体物質層全面に第１導電型の不純物イオンをドーピングする段階と、
前記半導体物質層上に第３絶縁層及び第２導電層を順次的に形成する段階と、
前記半導体物質層に第２導電型の不純物イオンを注入してソース／ドレーン領域を形成する段階と、
前記第３絶縁層の表面が露出されるように前記第２導電層をエッチングして下部電極を形成する段階と、
前記下部電極を含んだ前記第３絶縁層上に強誘電層を形成するが、前記半導体物質層のセルアレー領域上部全面に形成させる段階と、
前記強誘電層上に上部電極を形成する段階とを含み、
前記ソース／ドレーン領域の一方は、前記コンタクトホール上に形成され、前記下部電極は、前記ソース／ドレーン領域の間の領域の上部に形成されることを特徴とする非揮発性メモリ装置の製造方法。
【請求項２】
前記第１及び第２絶縁層は、ＳｉＯ2 からなることを特徴とする請求項１に記載の非揮発性メモリ装置の製造方法。
【請求項３】
前記第１導電型の不純物イオンはｐ型であり、前記第２導電型の不純物イオンはｎ型であることを特徴とする請求項１に記載の非揮発性メモリ装置の製造方法。
【請求項４】
前記第１導電層は、ポリシリコンからなることを特徴とする請求項１に記載の非揮発性メモリ装置の製造方法。
【請求項５】
前記第３絶縁層は、ＳｉＯ2 、ＴｉＯ2 、Ｙ2Ｏ3 、ＣｅＯ3 、ＳｒＴｉＯ3 、ＢａＳｒＴｉＯ3 のうちのいずれか１つからなることを特徴とする請求項１に記載の非揮発性メモリ装置の製造方法。
【請求項６】
前記下部電極は、Ｐｔ、ＩｒＯ2 、そしてＲｈＯ2 のうちのいずれか１つからなることを特徴とする請求項１に記載の非揮発性メモリ装置の製造方法。
【請求項７】
前記上部電極は、Ｐｔ、ＩｒＯ2 、そしてＲｈＯ2 のうちのいずれか１つからなることを特徴とする請求項１に記載の非揮発性メモリ装置の製造方法。
【請求項８】
前記ソース／ドレーン領域を形成する段階は、前記第２導電層上にフォトレジストパターンを形成するが、ビットライン用の前記コンタクトホールの幅より相対的に広い幅で前記第２導電層が露出されるように形成する段階を含み、前記フォトレジストパターンをマスクで使用してイオン注入工程を行うことを特徴とする請求項１に記載の非揮発性メモリ装置の製造方法。
【請求項９】
前記下部電極形成段階は、前記フォトレジストパターンをマスクで使用することを特徴とする請求項８に記載の非揮発性メモリ装置の製造方法。
【請求項１０】
前記強誘電層を形成する段階は、
前記下部電極を含んだ前記第３絶縁層上に強誘電物質をコーティングする段階と、
前記強誘電物質の強誘電結晶格子構造を形成するため前記強誘電物質を加熱する段階とを含み、
前記下部電極上に形成された強誘電層が前記第３絶縁層上に形成された強誘電層に対して相対的によい強誘電体特性を示す結晶格子構造を有するため、隣接するセルの間の干渉が防止できることを特徴とする請求項１に記載の非揮発性メモリ装置の製造方法。
【請求項１１】
前記強誘電物質は、ＰＺＴとＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、そしてＰｂＴｉＯ3 とＰＺＴの混合物質のうちのいずれか１つからなることを特徴とする請求項１０に記載の非揮発性メモリ装置の製造方法。
【請求項１２】
セルアレー領域、周辺領域及びコア領域を有する非揮発性メモリ装置において、
第１絶縁層と、
前記第１絶縁層上に形成されているが、ソース／ドレーン領域及びチャンネル領域が形成された半導体物質層と、
前記第１絶縁層内に形成されているが、前記半導体物質層のソース／ドレーン領域の一方と電気的に連結されたプラグを有するビットラインと、
前記半導体物質層上に形成された第２絶縁層と、
前記チャンネル領域の前記第２絶縁層上に形成された下部電極と、
前記下部電極を含んだ前記第２絶縁層上に形成されているが、前記半導体物質層のセルアレー領域上部全面に形成された強誘電層と、
前記強誘電層上に形成された上部電極を含むことを特徴とする非揮発性メモリ装置。
【請求項１３】
２つの電極を有し、前記２つの電極の間に強誘電物質で満たされた１つの強誘電体キャパシタと、ソース／ドレーン領域、前記ソース／ドレーン領域間のチャンネル領域及びゲート電極を有する１つの電界効果トランジスターを含む少なくとも１つのメモリセルと、
前記２つの電極のうち、第１電極がワードラインとして作用し、前記２つの電極のうち、第２電極が前記電界効果トランジスターのゲート電極として作用し、
前記強誘電物質の分極方向の反転、又は初期の分極方向の維持のための書き込み電界を前記強誘電体キャパシタに印加することによって、前記メモリセルにデータを書き込むための書き込み手段と、
前記電界効果トランジスターが導電されたか否かを検出することによって、前記メモリセルに書き込まれたデータを読出するための読出手段と、
前記ソース／ドレーン領域の一方と電気的に連結されるビットラインと、を含み、
前記電界効果トランジスターは、前記ソース／ドレーン領域及び前記チャンネル領域が形成された半導体物質層と、前記第２電極の下部に形成されたゲート絶縁膜をさらに備え、前記ビットラインは、前記半導体物質層の下部の絶縁層内に形成され、
前記キャパシタの強誘電物質は、前記第２電極を含んだ前記ゲート絶縁膜上に形成されているが、前記半導体物質層のセルアレー領域上部全面に形成されていることを特徴とする非揮発性メモリ装置。
【請求項１４】
前記書き込み手段は、前記強誘電物質の分極方向が反転されるように、又は初期の分極方向を維持させることによって、前記メモリセルにデータを書き込むため前記第１電極に書き込み電圧を印加し、前記チャンネル領域に第１駆動電圧を印加することによって、前記書き込み電界を前記強誘電体キャパシタに印加させることを特徴とする請求項１３に記載の非揮発性メモリ装置。
【請求項１５】
前記書き込み手段は、前記書き込み動作が行われる間に前記メモリセルのソース／ドレーン領域をフローティング状態で維持させることを特徴とする請求項１４に記載の非揮発性メモリ装置。
【請求項１６】
前記書き込み電圧は、前記強誘電物質の分極を十分に飽和させることができるレベルの電圧であることを特徴とする請求項１４に記載の非揮発性メモリ装置。
【請求項１７】
前記第１駆動電圧は、接地電圧のレベルを有することを特徴とする請求項１４に記載の非揮発性メモリ装置。
【請求項１８】
前記読出手段は、前記電界効果トランジスターのソース／ドレーン領域に感知電圧を印加する手段と、前記電界効果トランジスターのソース／ドレーン領域の電位変化を検出するための手段を含むことを特徴とする請求項１３に記載の非揮発性メモリ装置。
【請求項１９】
前記読出手段は、前記メモリセルからデータを読み出しする際に、前記ワードラインを書き込み電圧と接地電圧の間のレベルを有する第２駆動電圧で駆動することを特徴とする請求項１８に記載の非揮発性メモリ装置。
【請求項２０】
前記書き込み電圧は、前記強誘電物質の分極を十分に飽和させることができるレベルの電圧であることを特徴とする請求項１９に記載の非揮発性メモリ装置。
【請求項２１】
前記書き込み手段は、前記強誘電物質の分極方向を変えるため、前記第１電極に消去電圧を印加し、前記チャンネル領域に前記第１駆動電圧を印加して前記強誘電体キャパシタに消去電界を印加させることによって、前記メモリセルのデータを消去することを特徴とする請求項１４に記載の非揮発性メモリ装置。
【請求項２２】
前記消去電圧は、前記強誘電物質の分極を十分に飽和させることができるレベルの電圧であることを特徴とする請求項２１に記載の非揮発性メモリ装置。
【請求項２３】
前記消去電圧は、前記書き込み電圧と反対の極性を有することを特徴とする請求項２１又は２２に記載の非揮発性メモリ装置。
【請求項２４】
前記書き込み手段は、前記消去電界が生成される間に、前記ソース／ドレーン領域をフローティング状態で維持させることを特徴とする請求項２１に記載の非揮発性メモリ装置。
【請求項２５】
行と列とのマトリックス形態に配列されたメモリセルと、前記行によって伸長する複数のワードラインと、
前記各ワードラインに対応する各メモリセルは２つの電極の間に強誘電物質で満たされた強誘電体キャパシタと、ゲート電極、ソース／ドレーン領域及び前記ソース／ドレーン領域の間のチャンネル領域を有する電界効果トランジスターで構成され、前記強誘電体キャパシタの１電極が対応するワードラインに連結され、他の電極が前記電界効果トランジスターのゲート電極に連結され、そして前記各ワードラインに対応するメモリセルの電界効果トランジスターのうち、隣接する電界効果トランジスターはソース／ドレーン領域を共有し、
前記各行にはそれぞれ２本のビットラインが割り当てられ、前記各行の電界効果トランジスターの共有されたソース／ドレーン領域のうち、偶数番目の領域は、前記各行に対応する２本のビットラインに交互に連結されているが、前記ビットラインのそれぞれは隣接する行に共有され、
前記各行の電界効果トランジスターのソース／ドレーン領域のうち、奇数番目の領域にそれぞれ連結された複数の第１駆動ラインと、
前記各列の電界効果トランジスターのチャンネル領域にそれぞれ連結された複数の第２駆動ラインと、
データを書き込もうとするメモリセルに対応するワードラインを選択し、そして前記選択されたワードラインに書き込み電圧を印加するための手段と、前記選択されたメモリセルに連結された第２駆動ラインを第１電圧で駆動するための手段を備え、前記選択されたメモリセルの強誘電体キャパシタの分極方向の反転、又は初期の分極方向の維持のための書き込み電界を前記強誘電体キャパシタに印加することによって、前記選択されたメモリセルにデータを書き込むための書き込み手段と、
前記選択されたメモリセルに連結された第１駆動ラインを第２電圧で駆動するための手段と、前記選択されたメモリセルに対応するビットラインの電位変化を感知するための感知手段を含み、前記電界効果トランジスターが導電されたか否かを検出することによって、前記メモリセルに書き込まれたデータを読出するための読出手段とを含み、
前記電界効果トランジスターは、前記ソース／ドレーン領域及び前記チャンネル領域が形成された半導体物質層と、前記ゲート電極の下部に形成されたゲート絶縁膜をさらに備え、
前記キャパシタの強誘電物質は、前記他の電極を含んだ前記ゲート絶縁膜上に形成されているが、前記半導体物質層のセルアレー領域上部全面に形成され、
前記ビットラインが、前記半導体物質層の下部の絶縁層内に形成されて、前記ソース／ドレーン領域の一方と電気的に連結され、
前記強誘電体キャパシタの前記２つの電極の一方がワードラインとして作用し、前記２つの電極の他方が前記電界効果トランジスターのゲート電極として作用していることを特徴とする非揮発性メモリ装置。
【請求項２６】
前記メモリセルは絶縁層上に半導体物質層が積層されたＳＯＩ基板に形成されることを特徴とする請求項２５に記載の非揮発性メモリ装置。
【請求項２７】
前記ビットラインは、前記ＳＯＩ基板の絶縁層の間に形成され、前記半導体物質層のチャンネル領域に電気的に連結されたプラグを備えたことを特徴とする請求項２６に記載の非揮発性メモリ装置。
【請求項２８】
前記強誘電物質は、単に前記メモリセルが形成される領域の前記半導体物質層上部全面に形成されることを特徴とする請求項２７に記載の非揮発性メモリ装置。
【請求項２９】
前記第１電圧は、接地電圧のレベルを有することを特徴とする請求項２５に記載の非揮発性メモリ装置。
【請求項３０】
前記書き込み電圧は、前記選択されたメモリセルの強誘電体キャパシタを構成する強誘電物質の分極を十分に飽和させることができるレベルを有することを特徴とする請求項２５に記載の非揮発性メモリ装置。
【請求項３１】
前記書き込み手段は、前記選択されたメモリセルにデータを書き込む間に前記第１駆動ラインをフローティング状態で維持させるための手段を付加的に含むことを特徴とする請求項２５に記載の非揮発性メモリ装置。
【請求項３２】
前記書き込み手段は、前記選択されたメモリセルにデータを書き込む間に、非選択とされたワードラインと、前記選択されたメモリセルの第２駆動ラインを除外した全ての第２駆動ラインをフローティング状態で維持させることを特徴とする請求項３１に記載の非揮発性メモリ装置。
【請求項３３】
前記読出手段は、前記選択されたメモリセルからデータを読出する間に前記選択されたワードラインを第３電圧で駆動する手段を付加的に含むことを特徴とする請求項２５に記載の非揮発性メモリ装置。
【請求項３４】
前記第３電圧は、前記選択されたメモリセルの強誘電体キャパシタを構成する強誘電物質の分極を十分に飽和させることができるレベルの電圧と接地電圧との間のレベルを有することを特徴とする請求項３３に記載の非揮発性メモリ装置。
【請求項３５】
前記読出手段は、前記選択されたメモリセルからデータを読出する間に非選択されたワードライン、非選択されたメモリセルの第１駆動ライン及び前記全ての第２駆動ラインをフローティング状態で維持させることを特徴とする請求項３３に記載の非揮発性メモリ装置。
【請求項３６】
前記書き込み手段は、前記選択されたメモリセルに対応するワードラインを選択した後、前記選択されたワードラインに消去電圧を印加し、そして前記選択されたメモリセルの第２駆動ラインを第３電圧で駆動して、前記強誘電物質の分極方向の反転、又は初期の分極方向の維持するための消去電界が前記強誘電体キャパシタに印加されることによって、前記メモリセルに貯蔵されたデータを消去することを特徴とする請求項２５に記載の非揮発性メモリ装置。
【請求項３７】
前記第３電圧は、接地電圧のレベルであることを特徴とする請求項３６に記載の非揮発性メモリ装置。
【請求項３８】
前記消去電圧は、前記選択されたメモリセルの強誘電体キャパシタを構成する強誘電物質の分極を飽和させることができるレベルを有することを特徴とする請求項３６に記載の非揮発性メモリ装置。
【請求項３９】
前記消去電圧は、前記書き込み電圧と反対の極性のレベルを有することを特徴とする請求項３６に記載の非揮発性メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非揮発性メモリ装置に関するものであり、より詳しくはメモリセルが１つの強誘電体キャパシタと１つの電界効果トランジスターで構成された単一トランジスター型強誘電体ランダムアクセスメモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
最近、電源オフ時までデータを維持する機能を有する非揮発性メモリはヒステリシス特性（ｈｙｓｔｅｒｅｓｉｓ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示すＰＺＴのような強誘電体物質の使用を通して実現されてきた。メモリセルにそのような強誘電物質を使用することによって、非揮発性メモリは簡単な構造で具現されることができる。強誘電体ランダムアクセスメモリ（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置は、非揮発性の特性を有し、高速低電圧動作ができるため多くのメモリチップメーカーの関心と競争が高潮されている。例えばＦＲＡＭの動作速度は、分極反転時間によって決定される。強誘電体キャパシタの分極反転速度はキャパシタの面積、強誘電体薄膜の厚さ、印加電圧等によって決定されるが、通常ｎｓ単位である。これはμｓ単位の書き込み／読出時間を有する電気的に消去及びプログランダムアクセスメモリできる読出専用メモリ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ：ＥＥＲＰＯＭ）とかフラッシュメモリと比較する時、非常に早い速度で動作できることを意味する。
【０００３】
図１は、強誘電体キャパシタのヒステリシスＩ−Ｖスイッチングループを示すグラフである。グラフの横座標（ａｂｓｃｉｓｓａ）は、キャパシタの２つの電極の間の電位差、即ち両端の電圧（ｖｏｌｔｓ）を示し、縦座標（ｏｒｄｉｎａｔｅ）は、強誘電物質の自発分極によって、その表面に発生される電荷の量、即ち分極度（μＣ／ｃｍ2）を示す。
【０００４】
ＯＶの電圧が印加されて強誘電物質にどのような電界が印加されないと、概して分極ドメイン（ｐｏｌａｒｉｚａｔｉｏｎ  ｄｏｍａｉｎｓ）は不均一で、分極が発生されない。キャパシタの両端の電圧が正の方向に増加される時、分極度（又は電化量）は０（ｚｅｒｏ）から正の分極領域内の点Ａまで増加する。点Ａで、全てのドメインは、１方向に分極され、点Ａでの分極度は、最大値に達するようになる。この時、分極度、即ち強誘電物質が保有する電化の量はＱｓで表示され、キャパシタ両端に印加された電圧の大きさが動作電圧＋Ｖｓである。以後、キャパシタ両端の電圧が再び０Ｖまで落しても、分極度は０まで低めないで、点Ｂに残留するようになる。このような残留分極によって強誘電物質が保有する電化の量、即ち残留分極度は、Ｑｒで表示される。
【０００５】
次、キャパシタ両端の電圧が負の方向に増加すると、分極度は、点Ｂから負の電荷分極領域内の点Ｃに変わる。点Ｃで、強誘電物質の全てのドメインは、点Ａでの分極方向と反対になる方向に分極される。この時、分極度は−Ｑｓで表示され、キャパシタ両端に印加された電圧の大きさは−Ｖｓである。以後、キャパシタ両端の電圧が再び０Ｖまで落しても、分極値は０まで落さないで点Ｄに残留するようになる。この時の残留分極度は−Ｑｒで表示される。キャパシタ両端に印加される電圧の大きさをもう一度正の方向に増加させると、強誘電物質の分極度は点Ｄから点Ａに変わる。
【０００６】
強誘電物質を利用したＦＲＡＭ装置は、大まかには、データが破壊されるデータ破壊（ｄｅｓｔｒｕｃｔｉｖｅ  ｒｅａｄ−ｏｕｔ：以下、ＤＲＯと称する）型と、読出動作時データが破壊されないデータ非破壊（ｎｏｎｄｅｓｔｒｕｃｔｉｖｅ  ｒｅａｄ−ｏｕｔ：以下、ＮＤＲＯと称する）型で分類されることができる。
【０００７】
ＤＲＯ型ＦＲＡＭにおいて、強誘電体キャパシタの主電極の間に挿入された強誘電物質の分極方向を変えるようにため、一般的に単位メモリセル（ｕｎｉｔ  ｍｅｍｏｒｙ  ｃｅｌｌ）は１Ｔ（トランジスタ）／１Ｃ（キャパシタ）、又は２Ｔ／２Ｃで構成される。このようなＤＲＯ型ＦＲＡＭは基本的にダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＤＲＡＭ）の動作原理と類似である。単に、ＤＲＯ型ＦＲＡＭにおいて、ＤＲＡＭと別にリフレッシュ（ｒｅｆｒｅｓｈ）が要らないの。従がって、電源が供給されなくても貯蔵された情報が消えない。即ちＤＲＯ型ＦＲＡＭは非揮発性メモリである。しかし、ＤＲＯ型ＦＲＡＭは強誘電体キャパシタの本来分極方向を反転させてデータを読出するため、１回貯蔵されたデータが読出されると、同一のデータを再書き込み（ｗｒｉｔｅｂａｃｋ、又はｒｅｗｒｉｔｅ）する必要がある。
【０００８】
前述されたＤＲＯ型ＦＲＡＭとは異なるデータを読出しても、データが破壊されないように読出できる方法が研究されてきた。そのような結果として提案されたＮＤＲＯ型ＦＲＡＭは、基本的に電界効果トランジスター（Ｆｉｌｅｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極上に強誘電体キャパシタを形成することによって、強誘電体キャパシタの分極方向によってゲート絶縁膜に接した基板表面に電流が流れることができる電流通路が形成されたり形成されなかったりする原理は同じである。ＮＤＲＯ型ＦＲＡＭは、ＤＲＡＭ、又はＤＲＯ型ＦＲＡＭに比較して前述された構造−電界効果トランジスターのゲート電極として強誘電体キャパシタを使用した構造でメモリセルを構成するため集積化の側面では有利であるが、ＤＲＡＭのようにランダムアクセス動作のため特定セルを選択するためのアクセス、又は選択トランジスターが強誘電体ゲートキャパシタを有するトランジスターとは別に必要とされる。
【０００９】
上述のＮＤＲＯ型ＦＲＡＭに関連された技術がＵ．Ｓ．Ｐ．Ｎｏ．５、３４５、４１４“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＨＡＶＩＮＧ  ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＦＩＬＭ”とＵ．Ｓ．Ｐ．  Ｎｏ．５、５１９、８１２“ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＡＤＡＰＴＩＶＥ−ＬＥＡＲＮＩＮＧ  ＴＹＰＥ  ＰＲＯＤＵＣＴ−ＳＵＭ  ＯＰＥＲＡＴＩＯＮ  ＣＩＲＣＵＩＴ  ＥＬＥＭＥＮＴ  ＡＮＤ  ＣＩＲＣＵＩＴ  ＵＳＩＮＧＳＵＣＨ  ＥＬＥＭＥＮＴ”に掲載された。
【００１０】
Ｕ．Ｓ．Ｐ．Ｎｏ．５、３４５、４１４に掲載されたＮＤＲＯ型ＦＲＡＭは、強誘電体トランジスターと強誘電体トランジスターを駆動するため書き込み／消去用トランジスター及び読出用トランジスターで構成されている。即ち１つのメモリセルが３つのトランジスターで構成されるため高集積化に不適合である。そして、Ｕ．Ｓ．Ｐ．Ｎｏ．５、５１９、８１２に掲載されたＮＤＲＯ型単一トランジスターＦＲＡＭの場合、神経網回路の抵抗素子として具現された。従って、書き込み動作はできるが、読出動作に不適合な構造である。
【００１１】
又、言及された技術（Ｕ．Ｓ．Ｐ．Ｎｏ．５、３４５、４１４及びＵ．Ｓ．Ｐ．Ｎｏ．５、５１９、８１２）によってメモリセルを製造する場合、ＰＺＴ、又はＳＢＴのような強誘電物質とＳｉ、又はＳｉＯ2の強い化学反応、又は相互拡散によって強誘電体キャパシタの特性、即ちＰｂとＳｉの結合によって強誘電体キャパシタ内のＰｂ不足のため要求される強誘電性結晶格子構造（即ち、ｐｅｒｏｖｓｋｉｔｅ）が破壊される。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、電界効果トランジスター及び強誘電体キャパシタで構成された単一トランジスター型強誘電体ランダムアクセスメモリで電界効果トランジスターのゲート上に強誘電体キャパシタを形成する時、強誘電物質とＳｉ、又はＳｉＯ2の間の化学反応、又は相互拡散が防止できる非揮発性メモリ装置の製造方法を提供することである。
【００１３】
本発明の他の目的は、単一トランジスター型強誘電体ランダムアクセスメモリで電界効果トランジスターが形成されるＳＯＩ基板の半導体物質層をパタニングしないことによって、高集積できる単一トランジスター型非揮発性メモリ装置を提供することである。
【００１４】
本発明の他の目的は、強誘電体キャパシタを構成する強誘電体物質をパタニングしないで、アレー領域全面（ｅｎｔｉｒｅ  ｓｕｒｆａｃｅ）に形成することによって、優秀な強誘電特性を示す単一トランジスター型強誘電体ランダムアクセスメモリ装置を提供することである。
【００１５】
【課題を解決するための手段】
上述の目的を達成するための本発明の１特徴によると、セルアレー領域、周辺領域及びコア領域を有する非揮発性メモリ装置製造方法において、半導体物質層上に第１絶縁層を形成する段階と、半導体物質層の表面が露出されるように第１絶縁層をエッチングしてコンタクトホールを形成する段階と、コンタクトホールを含んだ第１絶縁層上にビットラインを形成する段階と、ビットライン上に表面が平坦な第２絶縁層を形成する段階と、第２絶縁層にハンドリングウェーハをボンディングする段階と、半導体物質層が所定厚さで残るように半導体物質層を研磨する段階と、半導体物質層を第１導電型の不純物でドーピングする段階と、半導体物質層上に第３絶縁層及び第２導電層を順次的に形成する段階と、半導体物質層に第２導電型の不純物イオンを注入してソース／ドレーン領域を形成する段階と、第３絶縁層の表面が露出されるように第２導電層をエッチングして下部電極を形成する段階と、下部電極を含んだ第３絶縁層上に強誘電層を形成するが、半導体物質層のセルアレー領域上部全面に形成させる段階と、強誘電層上に上部電極を形成する段階とを含む。
【００１６】
この望ましい実施の形態において、第１及び第２絶縁層はＳｉＯ2からなる。
【００１７】
この望ましい実施の形態において、第１導電型の不純物イオンはｐ型であり、第２導電型の不純物イオンはｎ型である。
【００１８】
この望ましい実施の形態において、第１導電層は、ポリシリコンからなる。
【００１９】
この望ましい実施の形態において、第２絶縁層は、ＳｉＯ2、ＴｉＯ2、Ｙ2Ｏ3、ＣｅＯ3、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3のうち、いずれか選択された１つからなる。
【００２０】
この望ましい実施の形態において、下部電極は、Ｐｔ、ＩｒＯ2、そしてＲｈＯ2のうち、ある１つからなる。
【００２１】
この望ましい実施の形態において、上部電極は、Ｐｔ、ＩｒＯ2、そしてＲｈＯ2のうち、ある１つからなる。
【００２２】
この望ましい実施の形態において、ソース／ドレーン領域を形成する段階は、第２導電層の間にフォトレジストパターンを形成するが、ビットライン用コンタクトホールの幅より相対的に広い幅で第２導電層が露出されるように形成する段階を含み、フォトレジストパターンをマスクで使用してイオン注入工程を行う。
【００２３】
この望ましい実施の形態において、下部電極形成段階は、フォトレジストパターンをマスクで使用する。
【００２４】
この望ましい実施の形態において、強誘電層を形成する段階は、下部電極を含んだ第３絶縁層上に強誘電物質をコティングする段階と強誘電物質を熱処理して強誘電層を形成する段階を含み、下部電極上に形成された強誘電層が第３絶縁層上に形成された強誘電層の割に相対的にいいし強誘電体特性を示す結晶格子構造を有するようにすることによって、隣接なセルの間の干渉が防止できる。
【００２５】
この望ましい実施の形態において、強誘電物質は、ＰＺＴとＳＢＴ（ＳｒＢｉＴａ）、そしてＰｂＴｉＯ3とＰＺＴの混合物質のうち、ある１つからなる。
【００２６】
本発明の他の特徴によると、セルアレー領域、周辺領域及びコア領域を有する非揮発性メモリ装置において、第１絶縁層と、第１絶縁層上に形成されているが、ソース／ドレーン及びチャンネル領域が形成された半導体物質層と、第１絶縁層内に形成されているが、半導体物質層のソース／ドレーン領域と電気的に連結されたプラグを有するビットラインと、半導体物質層上に形成された第２絶縁層と、チャンネル領域の第２絶縁層上に形成された下部電極と、下部電極を含んだ第２絶縁層上に形成されているが、半導体物質層のセルアレー領域上部全面に形成された強誘電層と、強誘電層上に形成された上部電極とを含む。
【００２７】
本発明の他の特徴によると、２つの電極を有し、２つ電極の間に強誘電物質で満たされた１つの強誘電体キャパシタと、ソース／ドレーン領域、領域の間のチャンネル領域及びゲート電極を有する１つの電界効果トランジスターを含む少なくとも１つのメモリセルと、２つの電極のうち、第１電極がワードラインで作用し、電極のうち、第２電極が電界効果トランジスターのゲート電極で作用し、強誘電物質の分極方向の反転、又は初期の分極方向の維持のための書き込み電界を強誘電体キャパシタに印加することによって、メモリセルにデータを書き込むための書き込み手段と、電界効果トランジスターが導電されたか否かを検出することによって、メモリセルに書き込まれたデータを読出するための読出手段とを含む。
【００２８】
この望ましい実施の形態において、書き込み手段は、強誘電物質の分極方向が反転されるように、又は初期の分極方向を維持させることによって、メモリセルにデータを書き込むため第１電極に書き込み電圧を印加し、反転領域に第１駆動電圧を印加することによって、書き込み電界を強誘電体キャパシタに印加させる。
【００２９】
この望ましい実施の形態において、書き込み手段は、書き込み動作が行われる間にメモリセルのソース／ドレーン領域をフローティング状態で維持させる。
【００３０】
この望ましい実施の形態において、書き込み電圧は、強誘電物質の分極を十分に飽和させることができるレベルの電圧である。
【００３１】
この望ましい実施の形態において、第１駆動電圧は、接地電圧のレベルを有する。
【００３２】
この望ましい実施の形態において、読出手段は、電界効果トランジスターのソース／ドレーン領域に感知電圧を印加する手段と、電界効果トラインスターのソース／ドレーン領域の電位変化を検出するための手段を含む。
【００３３】
この望ましい実施の形態において、読出手段は、メモリセルからデータを読出する間、ワードラインを第２駆動を電圧で駆動するが、書き込み電圧と接地電圧との間のレベルを有する第２駆動電圧で駆動する。
【００３４】
この望ましい実施の形態において、書き込み電圧は、強誘電物質の分極を十分に飽和させることができるレベルの電圧である。
【００３５】
この望ましい実施の形態において、書き込み手段は、強誘電物質の分極方向を変えるため、第１電極に消去電圧を印加し、チャンネル領域に第１駆動電圧を印加して強誘電体キャパシタに消去電界を印加させることによって、メモリセルのデータを消去する。
【００３６】
この望ましい実施の形態において、消去電圧は、強誘電物質の分極を十分に飽和させることができるレベルの電圧である。
【００３７】
この望ましい実施の形態において、消去電圧は、書き込み電圧と反対の極性を有する。
【００３８】
この望ましい実施の形態において、書き込み手段は、消去電界が生成される間に、ソース／ドレーン領域をフロティング状態で維持させる。
【００３９】
本発明の他の特徴によると、行と列とのマトリックス形態に配列されたメモリセルと、行によって伸長する複数のワードラインと、各ワードラインに対応する各メモリセルは、２つの電極の間に強誘電物質で満たされた強誘電体キャパシタと、ゲート電極、ソース／ドレーン領域及び領域の間のチャンネル領域を有する電界効果トランジスターで構成され、強誘電体キャパシタの１電極が対応するワードラインに連結され、他の電極が電界効果トランジスターのゲート電極に連結され、そして各ワードラインに対応するメモリセルの電界効果トランジスターのうち、隣接な電界効果トランジスターはソース／ドレーン領域を共有し、ワードラインと同一の方向に伸長する複数のビットラインと、ワードラインとビットラインとの比は、１：２であり、各行の電界効果トランジスターの共有されたソース／ドレーン領域のうち、偶数番目の領域は、各行に対応するビットラインに交互に連結されているが、１つのワードラインに対応するビットラインが隣接な行に共有され、各行の電界効果トランジスターのソース／ドレーン領域のうち、奇数番目の領域に連結された複数の第１駆動ラインと、各列の電界効果トランジスターのチャンネル領域に連結された複数の第２駆動ラインと、データを書き込もようとするメモリセルに対応するワードラインを選択し、そして選択されたワードラインに書き込み電圧を印加するための手段と、選択されたメモリセルに連結された第２駆動ラインを第１電圧で駆動するための手段を備え、選択されたメモリセルの強誘電体キャパシタの分極方向の反転、又は初期の分極方向の維持のための書き込み電界を強誘電体キャパシタに印加することによって、選択されたメモリセルにデータを書き込むための書き込み手段と、選択されたメモリセルに連結された第１駆動ラインを第２電圧で駆動するための手段と、選択されたメモリセルに対応するビットラインの電位変化を感知するための感知手段を含み、電界効果トランジスターが導電されたかの可否を検出することによって、メモリセルに書き込まれたデータを読出するための読出手段とを含む。
【００４０】
この望ましい実施の形態において、メモリセルは絶縁層上に半導体物質層が積層されたＳＯＩ基板に形成される。
【００４１】
この望ましい実施の形態において、ビットラインは、ＳＯＩ基板の絶縁層の間に形成され、半導体物質層のチャンネル領域に電気的に連結されたプラグを備える。
【００４２】
この望ましい実施の形態において、強誘電物質は、単にメモリセルが形成される領域の半導体物質層上部全面に形成される。
【００４３】
この望ましい実施の形態において、第１電圧は、接地電圧のレベルを有する。
【００４４】
この望ましい実施の形態において、書き込み電圧は、選択されたメモリセルの強誘電体キャパシタを構成する強誘電物質の分極を十分に飽和させることができるレベルを有する。
【００４５】
この望ましい実施の形態において、書き込み手段は、選択されたメモリセルにデータを書き込む間に第１駆動ラインをフローティング状態で維持させるための手段を付加的に含む。
【００４６】
この望ましい実施の形態において、書き込み手段は、選択されたメモリセルにデータを書き込む間に、非選択されたワードラインと、選択されたメモリセルの第２駆動ラインを除外した全ての第２駆動ラインをフロティング状態で維持させる。
【００４７】
この望ましい実施の形態において、読出手段は、選択されたメモリセルからデータを読出する間に選択されたワードラインを第３電圧で駆動する手段を付加的に含む。
【００４８】
この望ましい実施の形態において、第３電圧は、選択されたメモリセルの強誘電体キャパシタを構成する強誘電物質の分極を十分に飽和させることができるレベルの電圧と接地電圧との間のレベルを有する。
【００４９】
この望ましい実施の形態において、読出手段は、選択されたメモリセルからデータを読出する間に非選択されたワードライン、非選択されたメモリセルの第１駆動ライン及び全ての第２駆動ラインをフローティング状態で維持させる。
【００５０】
この望ましい実施の形態において、書き込み手段は、選択されたメモリセルに対応するワードラインを選択した後、選択されたワードラインに消去電圧を印加し、そして選択されたメモリセルの第２駆動ラインを第３電圧で駆動して、強誘電物質の分極方向の反転、又は初期の分極方向の維持するための消去電界が強誘電体キャパシタに印加されることによって、メモリセルに貯蔵されたデータを消去する。
【００５１】
この望ましい実施の形態において、第３電圧は、接地電圧のレベルである。
【００５２】
この望ましい実施の形態において、消去電圧は、選択されたメモリセルの強誘電体キャパシタを構成する強誘電物質の分極を飽和させることができるレベルを有する。
【００５３】
この望ましい実施の形態において、消去電圧は、書き込み電圧と反対の極性のレベルを有する。
【００５４】
このような装置及び製造方法によって、高集積ができ、強誘電特性が優秀な単一トランジスター型強誘電体ランダムアクセスメモリ装置を具現できる。
【００５５】
【発明の実施の形態】
以下、本発明の実施の形態による参照図面、図２乃至図１０に基づいて詳細に説明する。
【００５６】
図１０に図示された本発明の新規した非揮発性メモリ装置は、ＭＦＭＩＳ電界効果トランジスター（Ｍｅｔａｌ−ｆｅｒｒｏｅｌｅｃｔｒｉｃ−ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｌｅｄ  ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒｓ）のセルアレー１００からなる単一トランジスター型強誘電体ランダムアクセスメモリ（ｓｉｇｎｌｅ−ｔｒａｎｓｉｓｔｏｒ−ｔｙｐｅ  ＦＲＡＭ）装置である。そして、本発明の新規した非揮発性メモリ装置の製造方法において、図３を参照すると、ＳＯＩ基板１１の絶縁層１３内にビットライン１４が形成された後、ＳＯＩ基板１１の半導体物質層１０をパタニングしないで、それに電界効果トランジスターＦＥＴを形成する。
【００５７】
その次、ゲート絶縁膜（例えば、ＴｉＯ2）２０を間に置いて、半導体物質層１０上にゲート電極２６、即ち下部電極を形成した後、メモリセルが形成されるＳＯＩ基板１１上部全面（ｅｎｔｉｒｅ  ｓｕｒｆａｃｅ）に強誘電物質２８をコティングするが、電界効果トランジスターのようにパタニングされない。というわけで、電界効果トランジスターのパタニング過程なしに単一トランジスターとしてメモリセルを構成するため高集積ができる非揮発性メモリ装置を具現するだけではなく、従来強誘電物質のエッチング工程時、強誘電性が破壊されることを防止できる。
【００５８】
図２は、本発明の望ましい実施の形態による単一トランジスター型強誘電体ランダムアクセスメモリ装置のレイアウトを示す平面図であり、図３は、本発明による非揮発性メモリ装置、即ち単一トランジスター強誘電体ランダムアクセスメモリ装置の構造を示す断面図である。そして、図４から図９までは、本発明の望ましい実施の形態による非揮発性メモリ装置の製造段階を順次的に示す断面図である。
【００５９】
再び、図３を参照すると、本発明による単一トランジスター強誘電体ランダムアクセスメモリ装置は、第１絶縁層１２上に形成された半導体物質層１０を有するＳＯＩ基板１１に形成されているし、ＳＯＩ基板１１の半導体物質層１０にソース／ドレーン領域１５ａ／１５ｂ及びチャンネル領域１７が形成されている。ソース／ドレーン領域１５ａ／１５ｂは高濃度のｎ型不純物でドーピングされた領域であり、チャンネル領域１７は低濃度のｐ型不純物でドーピングされた領域である。
【００６０】
図２で知られたように、領域１５及び１７はパターニングされない状態でＮＭＯＳトランジスターとして作用し、本実施の形態でワードラインの間のソース領域１５ｂは素子間絶縁を目的でエッチングされたが、ワードライン３０の間のソース領域１５ｂがエッチングされなくても素子間絶縁には大きな影響を受けない。
【００６１】
そして、ビットライン１４は、絶縁層１３内に形成されているが、そのプラグが対応する半導体物質層１０の共通ソース領域と電気的に連結されている。ビットライン１４は、図２でわかるように、１つのワードライン３０当り２つの比率で配列され、１つのワードライン３０に該当する共通ソース領域に交互に連結されている。
【００６２】
そして、第２絶縁層２０は半導体物質層１０上の全面に形成され、ゲート電極で使用される下部電極２６がチャンネル領域１７の第２絶縁層２０上に形成されている。そして、強誘電層２８は、下部電極２６を含む第２絶縁層２０上に形成されているが、半導体物質層１０のセル領域上部全面に形成されている。上部電極３０、即ちワードラインは強誘電層２８上に形成されている。
【００６３】
以下、図４から図９までを参照して、本発明による単一トランジスター型強誘電体ランダムアクセスメモリの製造段階が以下説明される。図４はビットライン１４を形成する段階を示す。
【００６４】
まず、半導体物質層１０全面に第１絶縁層（例えば、ＳｉＯ2）１２を積層し、その次、ビットライン用コンタクトホールを形成するため半導体物質層１０表面が露出されるように、第１絶縁層１２をエッチングする。その次コンタクトホールを満たしながら第１絶縁層１２上にビットライン１４を形成する。
【００６５】
ここで、ビットライン１４は、ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）からなる。そして、第１絶縁層１２に満たし、半導体物質層１０と電気的に連結された（ｐｏｒｙｓｉｌｉｃｏｎ）からなる。そして、第１絶縁層１２に満たされ、半導体物質層１０と電気的に連結されたポリシリコン膜は、以下プラグ（ｐｌｕｇ）と称する。
【００６６】
図５は、ハンドリングウェーハ１８、絶縁層１３及び半導体物質層１０で構成されたＳＯＩ基板１１を形成する段階を示す。
【００６７】
図４で形成されたビットライン１４上に第２絶縁層１６を積層した後、平坦化工程を利用して第２絶縁層１６の表面を平坦化する。その次に、平坦な表面を有する第２絶縁層１６上にハンドリングウェーハ（ｈａｎｄｌｉｎｇ  ｗａｆｅｒ）をボンディングする。ハンドリングウェーハボンディング過程は、この分野の通常的な知識を持っている者によく知られたいるため、便宜上、それに対する説明は省略する。その次、半導体物質層１０が所定厚さで残るように研磨すると、図５に図示されたようにＳＯＩ基板１１が形成される。
【００６８】
ここで、平坦化工程で機械化学的研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰ工程と称する）を使用することができる。図６を参照すると、マスクを使用しない状態で半導体物質層１０全面に低濃度Ｐ（Ｐ-）型不純物注入して、半導体物質層１０をＰ-型でドピングする。
【００６９】
図７は、半導体物質層１０にソース／ドレーン領域及びチャンネル領域を形成し、ゲート絶縁膜ゲート電極用導電物質を形成する段階を示す。
【００７０】
まず、半導体物質層１０上にゲート絶縁層２０及び導電物質２２が順次、積層される。その次、導電物質２２上にソース／ドレーン領域を定義するためのフォトレジストパターン２４が、図７に図示されたように形成される。続いて、フォトレジストパターン２４をマスクで使用して高濃度のＮ型不純物をイオン注入することによってパターン２４が覆われない領域の半導体物質層１０をＮ+でドピングする。従って、半導体物質層１０にＰ-チャンネル領域１７を間において、Ｎ+のソース／ドレーン領域１５ａ／１５ｂは形成される。即ち半導体物質層１０にＮＭＯＳトランジスターが形成される。この時、半導体物質層１０と電気的に連結されたビットライン用プラグはドーピングされたソース領域１５ｂに連結されているが、それらのうち、単に偶数番目（又は奇数番目）領域に連結されている。
【００７１】
ここで、ゲート絶縁層２０はＴｉＯ2からなり、大略３００オングストロームの厚さを有する。そして導電物質２２はゲート電極、即ち強誘電体キャパシタ（以後段階で形成される）の下部電極を構成するためのものであり、大略５００オングストロームの厚さを有するＩｒＯ2、又はＰｔからなる。
【００７２】
図８は、ゲート電極２６、即ちキャパシタ下部電極を形成する段階を示す。
【００７３】
前段階でイオン注入が完了した後、フォトレジストパターン２４が除去されない状態でゲート電極を形成するため、導電物質を乾式エッチング（ｄｒｙ  ｅｔｃｈ）すると、図８に図示されたように、ゲート電極２６、即ち以後段階で形成される強誘電体キャパシタの下部電極２６が低濃度でドーピングされた半導体物質層１０領域の上部に形成される。
【００７４】
ここで、フォトレジストパターン２４は、図６の高濃度の不純物を注入する段階で硬質化されるため、別途、フォトレジスト硬化工程（ｈａｒｄｅｎｉｎｇ  ｐｒｏｃｅｓｓ）を行わないでも導電物質２２、ＩｒＯ2、又はＰｔがエッチングできる。
【００７５】
図９は、強誘電体キャパシタの誘電体層２８及び上部電極３０、即ちワードラインを形成する段階を示す。
【００７６】
下部電極２６を含むゲート絶縁層２０上に誘電体層、即ち強誘電体物質で構成された強誘電体層２８及び上部電極３０を順次的に形成する。ここで、強誘電体層２８は、パターニングされない状態でメモリセルが形成されるアレー領域（図１０で参照番号１００）全面に均一にコーティングされる。というわけで、パターニング段階で強誘電体層２８の強誘電性が破壊されることが防止できる。
【００７７】
そして、強誘電層２８は、全ての領域で要求される結晶格子構造を示さない点に注意しなければならない。即ちＰｔ、又はＩｒＯ2からなる下部電極２６上に形成された強誘電層２８は要求される強誘電性（図１に図示されたようなヒステリシス特性）を示す結晶格子構造（ｐｅｒｏｖｓｋｉｔｅ）を有する反面、ゲート絶縁層２２上に形成された強誘電層２８は強誘電性を示さない（又は強誘電性の悪い）結晶格子構造で形成される。
【００７８】
従って、下部電極２６上に形成された強誘電層２８の自発分極（ｓｐｏｎｔａｎｅｏｕｓ  ｐｏｌａｒｉｚａｔｉｏｎ）値及び抗電界（ｃｏｅｒｃｉｖｅ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）は余りの領域に形成された強誘電層２８のそれの割に相対的に低い。結果的に強誘電体２８のため隣接なセルの間の干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）は劣化された強誘電層２８によって減少されることができる。
【００７９】
図１０を参照すると、本発明の望ましい実施の形態による単一トランジスター型強誘電体メモリ装置の構成を示すブロック図である。
【００８０】
本発明による単一トランジスター型（ｓｉｎｇｌｅ−ｔｒａｎｓｉｓｔｏｒ−ｔｙｐｅ）強誘電体メモリ装置は、メモリセルアレー（ｍｅｍｏｒｙ  ｃｅｌｌａｒｒａｙ）１００、行（ロー）ディコーダ回路（ｒｏｗ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ）１１０、第１駆動電圧印加回路（ｆｉｒｓｔ  ｄｒｉｖｉｎｇ  ｖｏｌｔａｇｅ  ａｐｐｌｙｉｎｇ  ｃｉｒｃｕｉｔ）１２０、第２駆動電圧印加回路（ｓｅｃｏｎｄ  ｄｒｉｖｉｎｇ  ｖｏｌｔａｇｅ  ａｐｐｌｙｉｎｇ  ｃｉｒｃｕｉｔ）１３０、感知増幅器回路（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ  ｃｉｒｃｕｉｔ）１４０及び列（カラム）ディコーダ回路（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ）１５０とを含む。
【００８１】
メモリセルアレー１００は、図９に図示されたように、ＳＯＩ基板（ＳＯＩ  ｓｕｂｓｔｒａｔｅ）１１上に形成される。アレー１００は行と列のマトリックス形態で配列されたＭＦＭＩＳ（ｍｅｔａｌ−ｆｅｒｒｏｅｌｅｃｔｒｉｃ−ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスターのメモリセル（ｍｅｍｏｒｙ  ｃｅｌｌ）ＭＣmn（ここで、ｍ＝１、２、３、…等、ｎ＝１、２、３、…、等）、各行に対応する複数のワードラインＷＬm、行方向に伸長する複数のビットラインＢＬm+1を含む。ここで、ビットラインＢＬm+1は、図９に図示されたように、ＳＯＩ基板の絶縁層１３内に形成される。
【００８２】
ワードラインＷＬmは、メモリセルアレー１００の１側に配列された行ディコーダ回路１００に連結されているし、ビットラインＢＬmは、アレー１００が他側に配列された感知増幅器回路１４０及び列ディコーダ回路１５０に連結されている。
【００８３】
各メモリセルＭＣmnは、１つの強誘電体キャパシタＣFと１つの電界効果トランジスターＦＥＴで構成されている。強誘電体キャパシタＣFは、２つの電極及びその間に挿入された強誘電体からなり、強誘電体キャパシタの１電極は対応する各行のワードラインＷＬmに接続されている。そして電界効果トランジスターＦＥＴはゲート電極、Ｎ+の不純物でドーピングされたソース／ドレーン、そしてソース／ドレーンの間に形成されたチャンネルを有し、強誘電体キャパシタＣFの他の電極は、図９で知られたように、電界効果トランジスターＦＥＴのゲート電極として作用する。ここで、チャンネルが形成される半導体物質層１０はＰ-の不純物でドピングされているし、ソース／ドレーンが形成される半導体物質層１０はＮ+の不純物でドーピングされている。
【００８４】
各行のメモリセルＭＣmnは、隣接なメモリセルのソース／ドレインが形成される半導体物質層、即ちＮ+ドピングされた領域を共有し、第１列に配列されたメモリセルＭＣm1のドレインを含んで各列のメモリセルの共有された領域（ソース／ドレイン）のうち、偶数番目領域は対応する第１駆動ラインＤＬ１１、ＤＬ１２、ＤＬ１３、…、等）を通して第１駆動電圧印加回路１２０に連結される。そして、各列のメモリセルのチャンネルが形成された半導体物質層は対応する第２駆動ラインＤＬ２１、ＤＬ２２、ＤＬ２３、…、等）を通して第２駆動電圧印加回路１３０に連結されている。
【００８５】
図１０でもわかるように、ビトラインＢＬm+1とワードラインＷＬmの比は２：１である。例えば、ビットラインＢＬ１及びＢＬ２は第１ワードラインＷＬ１に対応し、ビットラインＢＬ２及びＢＬ３は第２ワードラインＷＬ２に対応する。即ち、１つのワードライン（例えば、ＷＬ１）に対応する２つのビットライン（例えば、ＢＬ１及びＢＬ２）のうち、１つのビトライン（例えば、ＢＬ２）は隣接なワードライン（例えば、ＷＬ２）に共有される。
【００８６】
さらに、各行に配列されたメモリセルの共有された領域（ソース／ドレーン）のうち、奇数番目領域（ソース／ドレーン）は対応する２つのビットラインに交互に連結されている。例えば、第１行に配列されたメモリセルの共有された奇数番目領域のうち、奇数の領域はビットラインＢＬ１に連結され、偶数の領域は、ビットラインＢＬ２に連結される。便宜上、図面には図示されていなかったが、このような配列方式で余りの行もなお対応するビットラインに交互に連結されることができることは自明である。
【００８７】
次に、書き込み動作について説明する。
本発明の望ましい実施の形態による単一トランジスター型強誘電体ランダムアクセスメモリ装置の書き込み動作が図１０に基づいて以下説明される。
【００８８】
まず、全てのメモリセルＭＣmnの初期状態がデータ‘０’の状態で維持されると仮定する。ここで、データ‘０’の状態は、各メモリセルを構成する電界効果トランジスターＦＥＴが導電されない状態を示し、データ‘１’の状態は、電界効果トランジスターが導電された状態を示す。即ち、チャンネルが形成される時、データ‘１’が貯蔵されたことを意味し、チャンネルが形成されない時データ‘０’が貯蔵されたことを意味する。
【００８９】
第１行及び第１列が交差する領域に配列されたメモリセルＭＣ１１にデータ‘１’が書き込まれたことを説明すると次のようである。まず、行ディコーダ回路１１０は第１ワードラインＷＬ１を選択し、それに書き込み電圧Ｖｗを印加する。そして第２駆動電圧印加回路１３０はメモリセルＭＣ１１に対応する第２駆動ラインＤＬ２１に接地電圧ＧＮＤを提供する。
【００９０】
この時、第１駆動ライン（ＤＬ１１、ＤＬ１２、ＤＬ１３、…、等）、非選択されたワードラインＷＬ２−ＷＬｍ、そして非選択された第２駆動ライン（ＤＬ２２、ＤＬ２３、…、等）は、各々第１駆動電圧印加回路１２０、第２駆動電圧印加回路１３０によってフローテング状態で維持される。ここで、書き込み電圧Ｖｗは強誘電体物質が図１の点Ａ、又は点Ｃで十分に分極されることができるレベルの動作電圧を示す。
【００９１】
以上のように、選択されたメモリセルＭＣ１１の強誘電体キャパシタＣFに書き込み電界（ｗｒｉｔｉｎｇ  ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）が印加される。言い換えて、選択されたワードラインＷＬ１で駆動ラインＤＬ２１方向に、強誘電体キャパシタ両端に、正の電圧＋Ｖｓが印加されるため、図１に図示されたように、強誘電体キャパシタの分極度は０から点Ａまで移動する。このため、下部電極２６、即ちゲート電極２６は＋になり、その結果ゲート電極下部の半導体物質層の表面に負の電荷が集まるようになる。
【００９２】
結局、一般的に使用されるＮＭＯＳ電界効果トランジスターのように電流（ｅｌｅｃｔｒｉｃ  ｃｕｒｒｅｎｔ）がドレーンからソースに流れる電流通路（ｃｕｒｒｅｎｔ  ｐａｔｈ）が電界効果トランジスターのチャンネル領域に形成される。定義されたように、選択されたメモリセルにデータ‘１’が書き込みされる。以後、電界効果トランジスターのチャンネル領域に形成された電流通路は、強誘電体キャパシタに印加された書き込み電界が無くしても、よく知られたように、強誘電体キャパシタの強誘電性のためそのまま維持される。
【００９３】
これと反対に、選択されたメモリセルにデータ‘０’を書き込もうとする場合、書き込み電圧Ｖｗと反対の極性を有する電圧が選択された第１ワードラインＷＬ１に印加する。余りの電圧条件は、データ‘１’を書き込む時と同一であるため、説明の重複を避けるためここでは省略される。というわけで、選択されたメモリセルＭＣ１１の強誘電体キャパシタ両端に負の電荷−Ｖｓが印加され、その結果強誘電体キャパシタの分極度は０から点Ｃまで移動する。
【００９４】
このため、ゲート電極は−になり、電界効果トランジスターは導電されない。結局、電流通路が形成されない。上で定義されたように、選択されたメモリセルにデータ‘０’が書き込みされる。前述されたメモリセルＭＣ１１に対する書き込み動作が説明されたが、余りのメモリセルもなお同一の方法によって書き込みされることができる点と、データ消去状態がデータ‘０’の状態で定義される時、メモリセルに貯蔵されたデータを消去する方法がデータ‘０’を書き込む方法と同一に行われることができることは、この分野の通常的な知識を持っている者に自明である。
【００９５】
次に、読出動作について説明する。
本発明による読み出し動作について、以下、図１０に基づいて説明される。便宜上、第１行及び第１列が交差する領域に配列されたメモリセルＭＣ１１に対する読出動作が説明される。
【００９６】
まず、行デコーダ回路１１０は、第１ワードラインＷＬ１を選択し、それに強誘電体キャパシタの分極を変えない程度のレベルを有する電圧を印加する。そして、メモリセルＭＣ１１に対応する第１駆動ラインＤＬ１１は、第１駆動電圧印加回路１２０を通して感知電圧で駆動される（又は、感知電流を供給する）。
【００９７】
非選択されたワードラインＷＬ２−ＷＬｍは、行デコーダ回路１１０によってフローティング状態で維持され、第２駆動ライン（ＤＬ１２、ＤＬ２２、ＤＬ２３、…、等）は、第２駆動電圧印加回路１３０によってフローティング状態で維持される。その上に選択されたメモリセルＭＣ１１に対応する第１駆動ラインＤＬ１１を除外した余りの第１駆動ライン（ＤＬ１２、ＤＬ１３、…、等）は、第１駆動電圧印化回路１２０によってフローティング状態で維持される。
【００９８】
そして、列デコーダ回路１５０によって、メモリセルに対応するビットラインＢＬ１が選択され、選択されたビットラインＢＬ１上の電位変化が感知増幅器回路１４０によって感知される。もし、選択されたメモリセルＭＣ１１にデータ‘１’が貯蔵されたら、言い換えれば、電界効果トランジスターが導電されていたら、第１駆動ラインＤＬ１に印加された感知電圧によってビットラインＢＬ１の電位が変化される。従って、感知増幅器回路１４０はヒットラインの電位変化を感知して増幅するようになる。即ち、データ１‘１’が読出されたことが分かる。
【００９９】
これと反対に、選択されたメモリセルＭＣ１１にデータ‘０’が貯蔵されたら、即ち電界効果トランジスターが導電されなかったら、第１駆動ラインＤＬ１に印加された感知電圧によってビットラインＢＬ１の電位は変化されない。結局、感知増幅器回路１４−は、ビットラインＢＬ１の電位変化がないことを感知して増幅するようになる。即ち、データ‘０’が読出されたことが分かる。
【０１００】
【発明の効果】
本発明の製造方法によって高集積ができ、優秀な強誘電特性を示す単一トランジスター強誘電体ランダムアクセスメモリ装置が提供できる。
【図面の簡単な説明】
【図１】  強誘電体キャパシタの電極の間に挿入された強誘誘電体物質のヒステリシス特性を示す図面である。
【図２】   本発明の望ましい実施の形態による非揮発性メモリ装置のレイアウトを示す平面図である。
【図３】  本発明による非揮発性メモリ装置、即ち単一トランジスター型強誘電体ランダムアクセスメモリ装置の構造を示す断面図である。
【図４】  本発明の望ましい実施の形態による非揮発性メモリ装置、即ち単一トランジスター型強誘電体ランダムアクセスメモリ装置の製造方法を示す断面図である。
【図５】  本発明の望ましい実施の形態による非揮発性メモリ装置、即ち単一トランジスター型強誘電体ランダムアクセスメモリ装置の製造方法を示す断面図である。
【図６】  本発明の望ましい実施の形態による非揮発性メモリ装置、即ち単一トランジスター型強誘電体ランダムアクセスメモリ装置の製造方法を示す断面図である。
【図７】  本発明の望ましい実施の形態による非揮発性メモリ装置、即ち単一トランジスター型強誘電体ランダムアクセスメモリ装置の製造方法を示す断面図である。
【図８】  本発明の望ましい実施の形態による非揮発性メモリ装置、即ち単一トランジスター型強誘電体ランダムアクセスメモリ装置の製造方法を示す断面図である。
【図９】  本発明の望ましい実施の形態による非揮発性メモリ装置、即ち単一トランジスター型強誘電体ランダムアクセスメモリ装置の製造方法を示す断面図である。
【図１０】 本発明の望ましい実施の形態による非揮発性メモリ装置の構成を示すブロック図である。
【符号の説明】
１０：半導体物質層
１１：ＳＯＩ基板
１２、１３、１６：絶縁層
１４：ビットライン
１８：ハンドリングウェーハ
２０：ゲート絶縁膜
２４：フォトレジストパターン
２６：下部電極
２８：強誘電体層
３０：上部電極
１００：メモリセルアレー
１１０：行デコーダ回路
１２０：第１駆動電圧印加回路
１３０：第２駆動電圧印加回路
１４０：感知増幅器回路
１５０：列デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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