(57)【特許請求の範囲】
【請求項１】
表面及び、Ｘ×Ｙのディメンションを有した外縁を有する半導体ダイと、該半導体ダイの外縁ディメンションＸと外縁ディメンションＹとは互いに直交することと、互いに直交する外縁ディメンションＸ’及び外縁ディメンションＹ’を有する基板とを有し、前記基板の外縁ディメンションＸ’は対応する前記基板の外縁ディメンションＸよりも小さく、前記基板の外縁ディメンションＹ’は対応する前記基板の外縁ディメンションＹよりも小さい、半導体デバイスの製造方法であって、
複数の前記半導体ダイを有するウェハを設ける工程と、
前記半導体ダイのそれぞれの表面に複数の電気コンタクトを形成する工程と、
前記複数の基板のそれぞれが前記複数の半導体ダイのうちの対応する半導体ダイの前記複数の電気コンタクトに電気接続するように、前記複数の半導体ダイの上に複数の基板を載置する工程と、
前記複数の基板を載置した後で、前記複数の半導体ダイを個別化する工程とを備え、
前記複数の半導体ダイの上に複数の基板を載置する工程において、前記複数の基板の前記半導体ダイに載置される面と反対側の面にはＢＧＡボールが設けられている、半導体デバイスの製造方法。
【請求項２】
前記それぞれの基板は１つの外縁を有し、前記複数の電気コンタクトは前記それぞれの基板の前記外縁の内部に設けられる、請求項１に記載の半導体デバイスの製造方法。
【請求項３】
表面及び、Ｘ×Ｙのディメンションを有した外縁を有する半導体ダイと、該半導体ダイの外縁ディメンションＸと外縁ディメンションＹとは互いに直交することと、互いに直交する外縁ディメンションＸ’及び外縁ディメンションＹ’を有する基板とを有し、前記基板の外縁ディメンションＸ’は対応する前記基板の外縁ディメンションＸよりも小さく、前記基板の外縁ディメンションＹ’は対応する前記基板の外縁ディメンションＹよりも小さい、半導体デバイスの製造方法であって、
複数の前記半導体ダイを有するウェハを設ける工程と、
前記半導体ダイのそれぞれの表面に複数の電気コンタクトを形成する工程と、
前記それぞれの基板と前記それぞれの半導体ダイとの間にアンダーフィル・封止層をデポジットする工程と、
前記アンダーフィル・封止層をデポジットする工程の後で、前記複数の基板のそれぞれが前記複数の半導体ダイのうちの対応する半導体ダイの前記複数の電気コンタクトに電気接続するように、前記複数の半導体ダイの上に複数の基板を載置する工程と、
前記複数の基板を載置した後で、前記複数の半導体ダイを個別化する工程とを備える、半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、実装された半導体デバイスおよび半導体デバイスを実装するための方法に関し、特に本発明はチップ-スケール型パッケージ（chip-scale type package）に関する。
【０００２】
【発明の背景】
チップ-スケール・パッケージ（CSP）は、現代の半導体パッケージングに対する現在の関心事である。チップ-スケール・パッケージは、比較的新しいパッケージング技術である、ここで半導体ダイが、基板（例えば、プラスチックまたはセラミック）に結合され、基板は、半導体ダイとほぼ同じ大きさであるか、または半導体ダイよりわずかに大きい。チップ-スケール・パッケージへの現在の焦点は、主にこの種のパッケージがもたらす減少した占有面積である。そして、それは、所与のスペース内に半導体デバイスの最大数を組み込むことによって、デバイスの機能性を改善するために、電子デバイスの最後のアセンブラを可能にする。
【０００３】
到達水準によれば、主にこの種のパッケージに関連する複雑さのために、チップ-スケール・パッケージは、比較的高価で、多数の信頼性問題を有する。更に、チップ-スケール・パッケージの信頼性は、すべての実装された半導体デバイスと同じく、ダイの大きさに正比例する。半導体製造業者が単一のダイにより多くの機能性を組み込む場合、ダイの機能サイズを減少させることを可能にする技術なしに、ダイ・サイズは増加する。ダイ・サイズが増加するとき、半導体ダイとサブストレートとの間の相互接続（すなわち第1レベル・パッケージング相互接続）の信頼性は、より疑わしくなる。更に、パッケージされた半導体デバイスのサイズが増加する（このことにより、占有面積（footprint）サイズを増加させる）とき、実装された半導体デバイスとＰＣボードとの間の相互接続（すなわち第2レベル・パッケージング相互接続）の信頼性は、より大きな関心事である。この種の信頼性問題は、主に半導体ダイ、サブストレートとＰＣボードの材料との間の熱膨張率における差による。そして、その差は、室温と電力サイクリングの変化の間、相互接続に対する強調に結果としてなる。
【０００４】
パッケージ・サイズを減少させ、信頼性を維持する問題に加えて、ウエハレベル・パッケージングに対する関心の増加があった。すなわち、個別化される前に、ウェーハ形態において、半導体ダイをパッケージすることである。オートメーション化した機械により処理されなければならない個々の構成要素の数を減少させることによって、ウエハレベル・パッケージングが信頼性と減少コストを改善できると思われる。しかし、半導体ダイとパッケージ・サブストレートとの間の熱膨張ストレス不整合の衝撃を確実に吸収するチップ-スケール・パッケージを生産するために、ローコスト方法が従来のパッケージング技術を利用する。一方、確かな、BGA（ボール・グリッド・アレイ）（モトローラ株式会社の登録商標である）信頼性は、ウエハレベル・パッケージングを可能にするようには、まだ発展していなかった。従って、標準の構成機器を使用でき、より少ないコストで、高信頼性で、ウエハレベル・パッケージングを可能にする、改善されたチップ-スケール・パッケージ用の技術の必要性が存在する。
図1に示すように、回路コンタクト・パッド14の形成を提供するためにパターニングされる能動領域11と能動領域11上の中間誘電性の（ILD）層12を含む、半導体ダイ10はダイ外面30に隣り合うように配置される。能動領域11がシリコン基盤を含み、そのシリコン基盤は形成された能動素子が、公知技術のように、能動表面11a（より高水準の金属層（図示せず）によって、相互接続している能動表面11a）を決定することに注意されたい。技術において、理解されているように、より高水準の金属層は、例えばM6（金属層6）を介してM1（金属層1）と呼ばれる。能動領域11の詳細は、普通の当業者の一つにより理解され、そして、本発明の完成した理解のためには特に重要でない。再分配トレース16が、回路コンタクト・パッド14へ接続され、半導体ダイの中心の一部分の方の内部方向に電気的接続をもたらす。図示するように、再分配トレース16は、アンダー・バンプ金属被覆（UBM）パッド15において、終わる。
その後で、不活性化層18は堆積させられて、開口部をUBMパッド15上に残すためにパターニングされ、そして、ハンダ・バンプ20はそれぞれUBMパッド15の上に形成される。
【０００５】
上記した半導体ダイ10によれば、ハンダ・バンプ20は、電気的に半導体ダイ10の能動表面に接続される。技術的に周知のように、図1に示される半導体ダイ10では、「バンプ」が考えられる。バンプされたダイは、能動表面がサブストレートに次のボンディングのために下方へ向き（示されるように）に面するようにはじかれる。ハンダ・バンプは、既知の制御陥没チップ接続（C4）技術に従って形成されることができ、または代替バンプ技術（すなわちステンシル印刷またはハンダ・ジェット・アプリケーション）により形成されることができる。更に、ダイシング・ストリート102はダイ外面30に描写される。そして、それは更に詳細に図3に関して下記されている。ILD層12は、いかなる適する誘電媒質（例えば二酸化珪素、窒化シリコン、シリコン・オキシナイトライド、ポリイミド、その他）で形成されることができる。不活性化層18は、能動表面の保護のために提供されたものであって、そして、フォスフォ・シリケート・ガラス（ＰＳＧ）、窒化シリコン、ポリイミド層、その他を含む混成構造という形をとることができる。更に、図1と関連して使用される命名をはっきりさせるために、UBMパッド15と組み合わさったハンダ・バンプ20は、半導体ダイの表面の上に形成されて、一般に、一緒に電気的コンタクトと呼ばれる。この種の電気的コンタクトが他の形態に表現されることができることは、理解されるであろう。例えば、ハンダ・バンプ20は、他の金属バンプ（例えば金線スタッド・バンプ、そして、非電着性金属析出のニッケル/金めっきしたバンプ）または伝導性のポリマ・バンプに置き換えることができる。電気的コンタクトはまた、熱硬化性または熱可塑性のフィルムまたはペーストに拡散させた伝導性の構成要素（例えばニッケル・パウダーまたは金めっきしたポリマ・ビーズ）を含むポリマ層でもって層にされる非バンプ金属パッドのように、具体化できる。技術では周知のように、サブストレート上の非バンプ金属コンタクト・パッドと接合体トレース（例えばダイレクト・チップ・アタッチ（DCA）ボンド・パッド）との間の伝導性の構成要素の薄膜層を残すために、半導体ダイとサブストレートとの間の圧力を適用することによって、電気的接続は実行される。この種のポリマ材料が、異方性の伝導性の接着材と一般に呼ばれる。この接着材は、また、上述の金線スタッド・バンプ、非電着性金属析出のニッケル／金バンプおよび同様の構造を用いて使用されることができる。
【０００６】
図1、2のサブストレート50に戻り、構造が、絶縁層51を含むように示され、好適には、有機的なポリマで形成される。しかし、反対側の表面上に形成され、バイアが伸びている絶縁フィルムを有している金属層と同様に、絶縁層51は、また、周知技術である絶縁セラミック材料で形成されることができる。本発明の一つの実施例によれば、絶縁層51を形成している有機的なポリマはポリイミド・フレキシブル回路から成ることができ、ファイバーグラスはエポキシのラミネートを補強する。アラミド繊維のような有機的な補強は、また、ファイバーグラス構成要素の代わりに利用できる。図1に示すように、絶縁層51の第1表面（すなわち上表面）上に、複数のダイレクト・チップ・アタッチ（DCA）ボンド・パッド52が形成され、それぞれ、半導体ダイ10のうちのハンダ・バンプ20を用いてラインアップされる。ハンダ・マスク53は、ハンダ・バンプ20を構成しているハンダ材料の望ましくない流れが,リフロ段階の間に、基板50と半導体ダイ10との間の接続するような影響を妨ぐたようにする。図示するように、バイア54の形成において、複数の電気的相互接続またはめっきしたスルーホール、ボール格子アレイ（BGA）ボンド・パッド56へのDCAボンド・パッド52の接続が、基板の裏面（第2面）にもたらされる。第2ハンダ・マスク57は、BGAボンド・パッド56上にもたらされる。ここで一般的に、ハンダ材料で形成される、ボール・グリッド・アレイ（BGA）ボール58が形成される。参照番号60は、基板の外周表面を描写する。ここで使用しているように、用語「基板」は、半導体ダイを運び、かつ、半導体ダイから相互接続の次のレベルまで（例えばプリント回路基板を介して）電気的接続をもたらすように電気的接続要素（すなわちサポート）（ここでは、要素52、54、56および58）を有する機械的コンポーネントと称される。
【０００７】
図2へを参照し、完了され、パッケージされた半導体デバイス1が示される。ここで、サブストレート50は、半導体ダイ10に接合される。基板50は半導体ダイ10の上に配置され、アンダーフィル・封止層70は半導体ダイ10および基板50との間にもたらされる。アンダーフィル・封止層は、基板および外周表面60により露出される半導体ダイの能動表面に及ぶヒレ（fillet）72を含む。ヒレは、外周表面60に沿ってアンダーフィル・封止層70の材料の濡れ作用により形成される。電気的接続は、アンダーフィル・封止層70の形成と同時に遂行され、またはアンダーフィル・封止層70の形成の前に（例えば、リフロによって、）達成されることができる。アンダーフィル・封止層の材料は球形の溶解されたシリカ粒子（エポキシ樹脂でみたされる）で一般的に形成され、それは従来の技術（例えば、加熱していること）によって、硬化させられる。アンダーフィル・封止層70は、例えば以下のように、既知の技術の任意の一つによっても堆積できる。ダイの少なくとも一つのエッジのまわりに材料を堆積させ、毛管現象に依存し材料が半導体ダイ10と基板50との間のインタフェースに引き寄せられる。
【０００８】
更に、複数の電気的コンタクトの全て（すなわちハンダ・バンプ20とUBMパッド15）は、基板50の外面に位置付けられる。この特別な本発明の特徴は、パッケージされた半導体デバイスへの全ての電気的接続を外部の環境から絶縁するのに有利である。更に、本発明は周辺接合よりむしろCSPにおける基板と半導体ダイとの間の結合アレイを許可する。さらに、本発明に従って接着しているアレイが、半導体ダイと基板との間の、周辺接合を使用する既知のCSPを通じて比較的大きいサイズの差異を可能にする。この種の既知のCSPにおいて、基板のサイズにおける削減がボンディング・ダイと基板との間の非常に長いボンディング・リードに結果としてなる。この種の長く続くボンディング・リードが、が現在の周辺接合（CSPタイプ）において、使用される比較的短いボンディング・リードにある熱安定性に欠け、より容易に損害を与えることになる。
【０００９】
図1、2に示される実施例において、BGAボール58は半導体ダイ10への付着の前に基板50上にもたらされるが、好適なウェハ・フォーマット中の、またはダイ個別化後の半導体ダイ10への付着に続いて、BGAボール58が基板50へ取り付けられることが可能であることが理解される。図1、2に示される実施例によれば、ハンダ・バンプ20は、基板50と半導体ダイ10との間の電気的相互接続を遂行するために利用され、続いて、アンダーフィル・封止化材料を用いて欠肉する。アンダーフィル封止は、同時に、電気的接続として形成することもできる。本実施例において、アンダーフィル・封止層70を形成している材料は、最初に半導体ダイに置かれ、その上に基板の配置が続いている。次のプロセスにおいて、バンプ20とDCAボンド・パッド52との間の電気的相互接続（例えば、リフロによる）、およびアンダーフィル・封止層70の付着が、完遂される（例えば、キュアによる）。リフロとキュアは、同時に実行できる。
【００１０】
図3を参照し、ウェハ形成における複数の半導体ダイのパッケージングの平面図が示される。図示するように、複数の半導体ダイ（本実施例における13）が、同時にパッケージされる。半導体ダイの寸法XとYと同じく、基板の素寸法Xと素寸法Yが、互いに垂直になっている。ここでは、両方とも以下ののように示される：(i) 基板のX素寸法（prime. dimension）は、半導体ダイのX寸法より小さく、(ii)基板のY素寸法は、半導体ダイのY寸法より小さい。しかし、本発明に従い、1またはその他のX素寸法およびY素寸法は、半導体ダイの対応する寸法XまたはYより小さくすることができることに注意されたい。本実施例における、ダイシング・ストリート102に沿ってダイ個別化の間、ダイ10のエッジを越えて伸びる基板エッジが、基板のエッジと位置あわせされたダイ・エッジを残して同時に切断される。しかし、X素寸法およびY素寸法の両方ともを半導体ダイの寸法X、Yより小さくすることは好ましい。
【００１１】
図3に示すように、半導体ウェハ100は、個々のダイを互いに切り離すダイシング・ストリート102を有する。点線により図1、2に示すように、ダイシング・ストリート102沿った材料は、実質的に除去される。
【００１２】
図4、5、6は、本発明の別の実施例（多少、上記した図1-3の実施例に似ているが）を例示する。図4-6において、半導体ダイ10は、10mmスクエアであって、0.4mmの厚みを有して、100個の電気的コンタクトを有する。基板は、厚さ0.5mmである。図4-6は本質的に全く同じ半導体ダイ10を描写するが、三つの異なる再分配機構が示される。
【００１３】
最初に、図4において、比較的積極的な再分配機構が示され、81個のBGAボール58が0.5mmピッチで5mmスクエア基板の上に配置される。図5は、7.5mmスクエア基板上の0.65mmピッチで配置される120個のBGAボール58を例示する。最後に、図6は9.5mmスクエア基板上の0.80mmピッチで配置される144個のBGAボール58を例示する。図4によれば、比較的積極的な再分配機構は示され、基板50の占有面積を最小にする観点から有利であるということができる。基板50の占有面積の最小化が、基板50、およびそれを取り付けるプリント回路基板との結合における信頼性の改良に結果としてなる。図示するように、基板50を囲み、基板50を越えて伸びる半導体ダイ10のその一部分は、かなりBGAボールにより決定される回路基板（図示せず）への接続に対するストレスに寄与せず、そのストレスは熱膨張係数ミスマッチによる。基板50のエッジの向こうに伸びているこのダイ領域は、図3に示されるアンダーフィル・封止層70のヒレ72によって、ただ熱-機械的に基板50に結合させられるだけである。この利点にもかかわらず、回路コンタクト・パッドが、半導体ダイ10の外面と隣り合うように形成されると仮定した場合、図1-2と関連して示される実施例に記載されるように、望ましくない寄生的な損失を誘発し、半導体ダイ10から基板50への伝熱の消極的影響（a negative impact）を有する比較的長い再分配が必要とされる。また、ピン・カウントが100個の（ダイと基板との間の）電気的コンタクトから、81個のコンタクトへ減少する点に注意されたい。電気的コンタクトの数にこの種の減少は、基板の共通電力と接地平面または平面区分の使用を介して達成される。
【００１４】
図1に示される積極的再分配機構（aggressive redistribution scheme）と関連がある関連設計制約からみて、より高い周波数および／またはより高い電力を供給されたデバイスは、図5、6で示すより少ない積極的再分配機構を必要とする。図示するように、図5、6は電気的性能と電力消散とを改善するBGAボールの数における増加をもたらす。全ての実施例が到達水準の技術であるヒートシンク（例えば、それは半導体ダイ10の不活性表面に取り付けられることが可能である）と互換性を持つ点に注意されたい。
【００１５】
上で示したように、本発明が到達水準に従う必要のいくつかに対処する改善されたサブ・チップ・スケール・パッケージをもたらすことは、自明である。本発明によると、ダイと基板との間の相互接続信頼性を改善するだけでなく、基板の占有面積を減少させることによって、基板とプリント回路基板との間の相互接続信頼性をも改善する。この関連（実際のチップ・スケール・パッケージと違った）内のここで基板は半導体ダイと同じサイズであり、本発明は、代表的なCSP内のこの領域におけるダイの上に在る基板の区分の変わりに基板エッジを越えて伸びているダイの領域をおおうアンダーフィル封入剤ヒレの形成を提供する。このことは、基板とダイとの間の熱膨張係数ミスマッチのために、ストレスを和らげる効果的を示す。更に、現在の最高水準の技術チップ・スケール・パッケージと違って、本発明は、ここで開示される比較的率直な構造のために、製造および器具に対して比較的経済的である。さらに、本発明は基板コストをおよそ40〜80%だけ、基板サイズ削減により、減少させる手段を提供する。さらに、本発明は、従来のフリップチップ・パッケージング機器が本発明の教示に従う形成パッケージされた半導体デバイスから組み込むことができるので、半導体製造業者によって、追加または更なる機器支出を必要としない。そして、本発明はウエハレベル・パッケージングを可能にする、それによって、ウェーハ上の全ての半導体ダイは、同時に実装されてもよい。
【００１６】
更に、本発明は、パッケージング動作の間より高いイールドで増加したスループットを提供する。特に、従来技術と違って、本発明の実施例に従う基板は、半導体ダイ上に、個別化の前、ウェハ形状のまま配置される。ウェハの上に半導体ダイが、正確に形成されることにより、非常に正確な基底（fiducials）が包括的にウェハの上に形成され、それはウェハ上のダイに関して本質的に正確な関連性を有する。該当する画像処理システムはウェハ上の全体的な基底を検出できる。それによって、全体的な基底だけを用いて所定のダイ上に、非常に正確な基板配置を提供する。対照的に、従来技術によると、複数の基板に個別化されるプリント回路基板が、提供される。ここでは、個別化されたダイが、取り付けられる。しかし、従来技術に従って、プリント回路基板は比較的正確性の悪い全体的基底で形成され、それは、本発明によるウェハ上の全体的な基底によって、提供するような程度の調整を提供することができない。ビジョン・システムが、ダイおよび局所的基底を基板に置かなければならないので、このことは製造スループットを減少させる。
【００１７】
本発明に対する変化が、添付の請求項に記載としての本発明の精神および技術的範囲から逸脱せずに、されることができる点に注意されたい。例えば、図面に示されないが、基板は一緒に単結晶シートまたはいくつかのマルチ装置区分（multi-unit segment）の形態で接続されることができる。それは、次に、全ウェハの上に横たわられる。次にダイシングが、基板を互いに切り離すのに役立つ。あらかじめプローブ・テストされたウェハに配置される基板の浪費、および、コストを節約するので、単結晶基板の使用はむしろ好まれる。
【００１８】
図の簡素化および明確化のために、図において、例示される要素がスケールどおりに必ずしも描かれるというわけではないことを理解されたい。例えば、明瞭さのために他の要素に関連するいくつかの要素の大きさは、誇張される。更に、対応または類似している要素を示すために、適宜、参照番号は図において、繰り返される。
【図面の簡単な説明】
【図１】本発明の実施例に従った、ダイがサブストレートにつながれ、アンダーフィル・封止層で欠肉された図。
【図２】本発明の実施例に従った、ダイがサブストレートにつながれ、アンダーフィル・封止層で欠肉された図。
【図３】本発明の実施例に従った、複数のダイがウエハレベル・スケールに同時にパッケージされる平面図。
【図４】本発明の別の実施例に従った、関連する半導体ダイ/サブストレート・サイズ差を描写している図。
【図５】本発明の別の実施例に従った、関連する半導体ダイ/サブストレート・サイズ差を描写している図。
【図６】本発明の別の実施例に従った、関連する半導体ダイ/サブストレート・サイズ差を描写している図。
【符号の説明】
１０  半導体ダイ
１１  能動領域
１２  （ILD）層
１４  分配バー回路コンタクト・パッド
１５  アンダー・バンプ金属被覆（UBM）パッド
１６  再分配トレース
１８  不活性化層
２０  ハンダ・バンプ
５０  サブストレート
５１  絶縁層
５２  ダイレクト・チップ・アタッチ（DCA）ボンド・パッド
５３  ハンダ・マスク
５４  バイア
５６  ボール格子アレイ（BGA）ボンド・パッド
５７  第2ハンダ・マスク
５８  ボール・グリッド・アレイ（BGA）ボール
６０  外周表面
７０  アンダーフィル・封止層
７２  ヒレ
１００  半導体ウェハ
１０２  ダイシング・ストリート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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