(57)【特許請求の範囲】
【請求項１】
複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリセルアレイと、
前記メモリセルアレイのメモリセルのフェイルセルを、単位ロースキャン又は単位カラムスキャンでテストするテスト手段と、
前記テスト手段を用いて検出されたフェイルセルに対するアドレスデータを、ロー又はカラム単位で移動又は交換による再配列を行って貯蔵し、リペア解析を行うリペア解析手段とを備え、
前記リペア解析手段が、
前記フェイルセルに対するアドレスデータを貯蔵する複数の臨時バッファを含む臨時バッファ手段と、
前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルに対するアドレスデータが貯蔵された臨時バッファのアドレスデータが順次入力されるデータバッファ手段と、
前記データバッファ手段に貯蔵されたアドレスデータを貯蔵し、前記データバッファ手段と前記アドレスデータを交換し再配列を行うデータ貯蔵手段と、
前記臨時バッファ手段、前記データバッファ手段及び前記データ貯蔵手段を制御する制御信号を出力する制御手段とで構成され、
前記臨時バッファ手段が、
前記テスト手段から入力されたアドレスデータを貯蔵する複数の臨時バッファと、
前記テスト手段から入力されたアドレスデータを、前記複数の臨時バッファのうち一つの臨時バッファを選択し伝送する入力選択手段と、
前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルのアドレスデータが貯蔵された臨時バッファのアドレスデータを選択的に出力する出力選択手段と、
前記入力選択手段及び前記出力選択手段の選択動作を制御する制御手段とで構成されていることを特徴とする半導体メモリ装置。
【請求項２】
複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリセルアレイと、
前記メモリセルアレイのメモリセルのフェイルセルを、単位ロースキャン又は単位カラムスキャンでテストするテスト手段と、
前記テスト手段を用いて検出されたフェイルセルに対するアドレスデータを、ロー又はカラム単位で移動又は交換による再配列を行って貯蔵し、リペア解析を行うリペア解析手段とを備え、
前記リペア解析手段が、
前記フェイルセルに対するアドレスデータを貯蔵する複数の臨時バッファを含む臨時バッファ手段と、
前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルに対するアドレスデータが貯蔵された臨時バッファのアドレスデータが順次入力されるデータバッファ手段と、
前記データバッファ手段に貯蔵されたアドレスデータを貯蔵し、前記データバッファ手段と前記アドレスデータを交換し再配列を行うデータ貯蔵手段と、
前記臨時バッファ手段、前記データバッファ手段及び前記データ貯蔵手段を制御する制御信号を出力する制御手段とで構成され、
それぞれの前記臨時バッファが、
テストのスキャンタイプに従い決定されるメインアドレスデータを貯蔵する第１メインレジスターと、
テストのスキャンタイプに従い決定されるサブアドレスデータを貯蔵する複数の第１サブレジスターと、
前記メインレジスターに、データが貯蔵されているか否かを示すフラグを貯蔵するフラグ貯蔵手段とで構成されていることを特徴とする半導体メモリ装置。
【請求項３】
複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリセルアレイと、
前記メモリセルアレイのメモリセルのフェイルセルを、単位ロースキャン又は単位カラムスキャンでテストするテスト手段と、
前記テスト手段を用いて検出されたフェイルセルに対するアドレスデータを、ロー又はカラム単位で移動又は交換による再配列を行って貯蔵し、リペア解析を行うリペア解析手段とを備え、
前記リペア解析手段が、
前記フェイルセルに対するアドレスデータを貯蔵する複数の臨時バッファを含む臨時バッファ手段と、
前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルに対するアドレスデータが貯蔵された臨時バッファのアドレスデータが順次入力されるデータバッファ手段と、
前記データバッファ手段に貯蔵されたアドレスデータを貯蔵し、前記データバッファ手段と前記アドレスデータを交換し再配列を行うデータ貯蔵手段と、
前記臨時バッファ手段、前記データバッファ手段及び前記データ貯蔵手段を制御する制御信号を出力する制御手段とで構成され、
前記データバッファ手段が、
テストのスキャンタイプに従い決定されるメインアドレスデータを貯蔵する第２メインレジスターと、
テストのスキャンタイプに従い決定されるサブアドレスデータを貯蔵する複数の第２サブレジスターとで構成されていることを特徴とする半導体メモリ装置。
【請求項４】
複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリセルアレイと、
前記メモリセルアレイのメモリセルのフェイルセルを、単位ロースキャン又は単位カラムスキャンでテストするテスト手段と、
前記テスト手段を用いて検出されたフェイルセルに対するアドレスデータを、ロー又はカラム単位で移動又は交換による再配列を行って貯蔵し、リペア解析を行うリペア解析手段とを備え、
前記リペア解析手段が、
前記フェイルセルに対するアドレスデータを貯蔵する複数の臨時バッファを含む臨時バッファ手段と、
前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルに対するアドレスデータが貯蔵された臨時バッファのアドレスデータが順次入力されるデータバッファ手段と、
前記データバッファ手段に貯蔵されたアドレスデータを貯蔵し、前記データバッファ手段と前記アドレスデータを交換し再配列を行うデータ貯蔵手段と、
前記臨時バッファ手段、前記データバッファ手段及び前記データ貯蔵手段を制御する制御信号を出力する制御手段とで構成され、
前記データ貯蔵手段が、
アドレスデータを貯蔵するエントリー貯蔵手段と、
前記エントリー貯蔵手段に前記アドレスデータを貯蔵する際に、前記アドレスデータのロー又はカラム単位での移動機能又は交換機能を制御する機能手段とで構成されていることを特徴とする半導体メモリ装置。
【請求項５】
前記エントリー貯蔵手段が、
複数の単位エントリー貯蔵手段で構成され、
前記複数の単位エントリー貯蔵手段のうち一部の単位エントリー貯蔵手段に、ローアドレスデータがメインエントリーとなって貯蔵され、
前記複数の単位エントリー貯蔵手段のうち残りの単位エントリー貯蔵手段に、カラムアドレスデータがメインエントリーとなって貯蔵されるように構成されていることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記機能手段が、
前記制御手段から出力したアドレスのうち下位アドレスをデコーディングし、前記エントリー貯蔵手段の単位エントリー貯蔵手段を選択する複数の選択信号を出力するデコーディング手段と、
前記制御手段から出力された制御信号等を用いて制御され、前記データバッファ手段に貯蔵されたデータと前記エントリー貯蔵手段の単位エントリー貯蔵手段に貯蔵されたデータとを比較し、比較したデータ及び比較した結果を出力するデータ比較手段と、
前記制御手段から出力された制御信号等を用いて制御され、前記データ比較手段からの出力信号等を組み合わせて前記制御手段に出力し、前記制御手段に制御信号等を出力させるようにするデータ位置状態比較手段とで構成されていることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記エントリー貯蔵手段の各単位エントリー貯蔵手段が、
前記メインエントリーが貯蔵されるメインエントリー貯蔵手段と、
前記メインエントリー貯蔵手段の状態を示すフラグを貯蔵するメイン状態フラグ貯蔵手段と、
サブエントリーが貯蔵される複数のサブエントリー貯蔵手段と、
それぞれの前記サブエントリー貯蔵手段の状態を示すフラグを貯蔵する複数のサブ状態フラグ貯蔵手段と、
前記メインエントリーによって指定されるスペアロー、又はスペアカラムを固定させる固定フラグを貯蔵する固定フラグ貯蔵手段とで構成されていることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリセルアレイをロースキャンテスト又はカラムスキャンテストし、テストの結果として検出されたフェイルセルに対するアドレスデータを用いてリペア解析を行うリペア解析手段を含む半導体メモリ装置において、
前記リペア解析手段が、
前記フェイルセルに対するアドレスデータを貯蔵する複数の臨時バッファを含む臨時バッファ手段と、
前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルに対するアドレスデータが貯蔵された前記臨時バッファのアドレスデータが入力されるデータバッファ手段と、
前記データバッファ手段に貯蔵された前記アドレスデータを貯蔵し、前記データバッファ手段と前記アドレスデータを交換し再配列を行うデータ貯蔵手段と、
前記臨時バッファ手段、前記データバッファ手段及び前記データ貯蔵手段を制御する制御手段とで構成され、
前記臨時バッファ手段が、
前記テスト手段から入力された前記アドレスデータを貯蔵する複数の臨時バッファと、
前記テスト手段から入力されたアドレスデータを、前記複数の臨時バッファのうち一つの臨時バッファを選択して伝送する入力選択手段と、
前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルのアドレスデータが貯蔵された前記臨時バッファのアドレスデータを選択的に出力する出力選択手段と、
前記入力選択手段及び前記出力選択手段の選択動作を制御する制御手段とで構成されていることを特徴とする半導体メモリ装置。
【請求項９】
それぞれの前記臨時バッファが、
テストのスキャンタイプに従い決定されるメインアドレスデータを貯蔵する第１メインレジスターと、
テストのスキャンタイプに従い決定されるサブアドレスデータを貯蔵する複数の第１サブレジスターと、
前記メインレジスターに、データが貯蔵されているか否かを示すフラグを貯蔵するフラグ貯蔵手段とで構成されていることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリセルアレイをロースキャンテスト又はカラムスキャンテストし、テストの結果として検出されたフェイルセルに対するアドレスデータを用いてリペア解析を行うリペア解析手段を含む半導体メモリ装置において、
前記リペア解析手段が、
前記フェイルセルに対するアドレスデータを貯蔵する複数の臨時バッファを含む臨時バッファ手段と、
前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルに対するアドレスデータが貯蔵された臨時バッファのアドレスデータが入力されるデータバッファ手段と、
前記データバッファ手段に貯蔵されたアドレスデータを貯蔵し、前記データバッファ手段と前記アドレスデータを交換し再配列を行うデータ貯蔵手段と、
前記臨時バッファ手段、前記データバッファ手段及び前記データ貯蔵手段を制御する制御手段とで構成され、
前記データバッファ手段が、
テストのスキャンタイプに従い決定されるメインアドレスデータを貯蔵する第２メインレジスターと、
テストのスキャンタイプに従い決定されるサブアドレスデータを貯蔵する複数の第２サブレジスターとで構成されていることを特徴とする半導体メモリ装置。
【請求項１１】
複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリセルアレイをロースキャンテスト又はカラムスキャンテストし、テストの結果として検出されたフェイルセルに対するアドレスデータを用いてリペア解析を行うリペア解析手段を含む半導体メモリ装置において、
前記リペア解析手段が、
前記フェイルセルに対するアドレスデータを貯蔵する複数の臨時バッファを含む臨時バッファ手段と、
前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルに対するアドレスデータが貯蔵された臨時バッファのアドレスデータが入力されるデータバッファ手段と、
前記データバッファ手段に貯蔵されたアドレスデータを貯蔵し、前記データバッファ手段と前記アドレスデータを交換し再配列を行うデータ貯蔵手段と、
前記臨時バッファ手段、前記データバッファ手段及び前記データ貯蔵手段を制御する制御手段とで構成され、
前記データ貯蔵手段が、
アドレスデータを貯蔵するエントリー貯蔵手段と、
前記エントリー貯蔵手段に前記アドレスデータを貯蔵する際に、前記アドレスデータのロー又はカラム単位での移動機能又は交換機能を制御する機能手段とで構成されていることを特徴とする半導体メモリ装置。
【請求項１２】
前記エントリー貯蔵手段が、複数の単位エントリー貯蔵手段で構成され、
前記複数の単位エントリー貯蔵手段のうち一部の単位エントリー貯蔵手段には、ローアドレスデータがメインエントリーとなって貯蔵され、
前記複数の単位エントリー貯蔵手段のうち残りの単位エントリー貯蔵手段には、カラムアドレスデータがメインエントリーとなって貯蔵されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記機能手段が、
前記制御手段から出力されたアドレスのうち下位アドレスをデコーディングし、前記エントリー貯蔵手段の単位エントリー貯蔵手段を選択する選択信号を出力するデコーディング手段と、
前記制御手段から出力した制御信号等を用いて制御され、前記データバッファ手段に貯蔵されたデータと、前記エントリー貯蔵手段の単位エントリー貯蔵手段に貯蔵されたデータとを比較し、比較したデータ及び比較した結果を出力するデータ比較手段と、
前記制御手段から出力された制御信号等を用いて制御され、前記データ比較手段からの出力信号等を組み合わせて制御手段に出力し、制御手段をして制御信号等を出力するようにするデータ位置状態比較手段とで構成されていることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記エントリー貯蔵手段の各単位エントリー貯蔵手段が、
前記メインエントリーが貯蔵されるメインエントリー貯蔵手段と、
前記メインエントリー貯蔵手段の状態を示すフラグを貯蔵するメイン状態フラグ貯蔵手段と、
サブエントリーが貯蔵される複数のサブエントリー貯蔵手段と、
それぞれの前記サブエントリー貯蔵手段の状態を示すフラグを貯蔵する複数のサブ状態フラグ貯蔵手段と、
前記メインエントリーによって指定されたスペアロー、又はスペアカラムを固定させる固定フラグを貯蔵する固定フラグ貯蔵手段とで構成されていることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリセルアレイをロースキャンテスト又はカラムスキャンテストし、テストの結果として検出されたフェイルセルに対するアドレスデータを用いてリペア解析を行う、請求項１に記載された半導体メモリ装置のリペア解析方法において、
単位ロースキャン又は単位カラムスキャンテストにより検出されたフェイルアドレスデータが、臨時バッファ手段に貯蔵される時まで待機するデータ待機段階と、
前記テストを終了し、前記臨時バッファ手段に貯蔵されたフェイルアドレスデータをデータバッファ手段に伝送するライト段階と、
データ貯蔵手段に貯蔵されたフェイルアドレスデータを前記データバッファ手段に伝送した後、前記データ貯蔵手段のデータを再配列する第１のエントリー収集段階と、
前記データバッファ手段に貯蔵されたデータを、前記データ貯蔵手段にライトする動作を行うリペア解析段階と、
前記データバッファ手段のフェイルアドレスデータを前記データ貯蔵手段にライトした後、前記データ貯蔵手段のデータを再配列する第２のエントリー収集段階とを含むことを特徴とする半導体メモリ装置のリペア解析方法。
【請求項１６】
前記データバッファ手段に伝送するライト段階が、
前記データ貯蔵手段に貯蔵されたローフェイルアドレスデータと、前記臨時バッファ手段に貯蔵されたローフェイルアドレスデータとを比較して同じものがあれば、同じローフェイルアドレスデータ及び前記同じローフェイルアドレスデータに該当するカラムフェイルアドレスデータを前記データバッファ手段に伝送し、前記臨時バッファ手段のデータを前記データバッファ手段に伝送する第１データライト段階と、
前記データ貯蔵手段に貯蔵されたローフェイルアドレスデータと、前記臨時バッファ手段に貯蔵されたローフェイルアドレスデータとを比較して同じものがなく、前記データ貯蔵手段に貯蔵されたカラムフェイルアドレスデータと、前記臨時バッファ手段に貯蔵されたローフェイルアドレスデータとを比較して同じものがあれば、同じカラムフェイルアドレスデータ及び前記同じカラムフェイルアドレスデータに該当するローフェイルアドレスデータを前記データバッファ手段に伝送し、前記臨時バッファ手段のデータを前記データバッファ手段に伝送する第２データライト段階と、
前記データ貯蔵手段に貯蔵されたフェイルアドレスデータと、前記臨時バッファ手段のローフェイルアドレスデータとを比較して同じものがなければ、前記臨時バッファ手段のデータを前記データバッファ手段に伝送する第３データライト段階と含むことを特徴とする請求項１５に記載の半導体メモリ装置のリペア解析方法。
【請求項１７】
前記第１データライト段階が、
第１のテストアイテムでテストを行った後、第２のテストアイテムでテストを行う場合の規則に従うことを特徴とする請求項１６に記載の半導体メモリ装置のリペア解析方法。
【請求項１８】
前記第２データライト段階が、
前記第１のテストアイテムでテストを行う場合の規則に従うことを特徴とする請求項１６に記載の半導体メモリ装置のリペア解析方法。
【請求項１９】
前記第２データライト段階が、
第１のテストアイテムでテストを行った後、第２のテストアイテムでテストを行う場合の規則に従うことを特徴とする請求項１６に記載の半導体メモリ装置のリペア解析方法。
【請求項２０】
前記リペア解析段階が、
前記データ貯蔵手段のロースキャンテストである場合にはローフェイルアドレスデータが貯蔵され、カラムスキャンテストである場合にはカラムフェイルアドレスデータが貯蔵される第１メイン貯蔵手段のうち空いている第１メイン貯蔵手段があれば、空いている第１メイン貯蔵手段にデータバッファ手段に貯蔵されたデータを貯蔵する第１リペア解析段階と、
前記データ貯蔵手段のロースキャンテストである場合にはカラムフェイルアドレスデータが貯蔵され、カラムスキャンテストである場合にはローフェイルアドレスデータが貯蔵される第２メイン貯蔵手段に貯蔵されたデータと、
データがバッファのロースキャンテストである場合にはカラムフェイルアドレスデータが貯蔵され、カラムスキャンテストである場合にはローフェイルアドレスデータが貯蔵される第１サブ貯蔵手段に貯蔵されたデータとを比較して、同じデータがあれば、前記データバッファ手段のデータを前記同じデータが貯蔵された第２メイン貯蔵手段に貯蔵する第２リペア解析段階と、
前記第１リペア解析段階及び前記第２リペア解析段階を行い、前記データバッファ手段のデータを前記データ貯蔵手段にすべて貯蔵できなければ、前記データ貯蔵手段の第１メイン貯蔵手段に該当する第２サブ貯蔵手段の数と、前記データバッファ手段の前記第１サブ貯蔵手段に貯蔵されたデータの数とを比較する第３リペア解析段階と、
前記データ貯蔵手段の前記第１メインエントリー貯蔵手段に該当する前記第２サブ貯蔵手段の数が、前記データバッファ手段の前記第１サブ貯蔵手段に貯蔵されたデータの数より多ければ、前記第２メイン貯蔵手段に前記データバッファ手段の第１サブ貯蔵手段に貯蔵されたデータをライトする第４リペア解析段階と、
前記データバッファ手段の前記第１サブ貯蔵手段に貯蔵されたデータを、前記データ貯蔵手段の前記第２メイン貯蔵手段にすべてライトできなければ、前記データ貯蔵手段に貯蔵されたデータを再配列し、前記第１リペア解析段階及び前記第２リペア解析段階を行う第４リペア解析段階と、
前記データ貯蔵手段の前記第１メインエントリー貯蔵手段に該当する前記第２サブ貯蔵手段の数が、前記データバッファ手段の前記第１サブ貯蔵手段に貯蔵されたデータの数より少なければ、前記データ貯蔵手段のデータを再配列し前記第１リペア解析段階及び前記第２リペア解析段階を行う、第５リペア解析段階とを含むことを特徴とする請求項１５に記載の半導体メモリ装置のリペア解析方法。
【請求項２１】
前記第１リペア解析段階で、前記データ貯蔵手段の前記第１メイン貯蔵手段及び前記第２サブ貯蔵手段が空いているか否かを、状態フラグを用いて判断することを特徴とする請求項２０に記載の半導体メモリ装置のリペア解析方法。
【請求項２２】
前記第２リペア解析段階が、
前記データバッファ手段の第１サブ貯蔵手段に貯蔵されたデータが複数であれば、その数だけ前記第２リペア解析段階を繰り返すことを特徴とする請求項２０に記載の半導体メモリ装置のリペア解析方法。
【請求項２３】
前記第３リペア解析段階における前記第２サブ貯蔵手段の数が、
有効な状態フラグの数であることを特徴とする請求項２０に記載の半導体メモリ装置のリペア解析方法。
【請求項２４】
前記第１エントリー収集段階が、
前記データ貯蔵手段の前記第１メイン貯蔵手段に該当する前記第２サブ貯蔵手段に貯蔵されたデータと、前記第２メイン貯蔵手段に貯蔵されたデータとを比較して同じデータがある場合、前記同じデータに該当する前記第１メイン貯蔵手段に貯蔵されたデータを、前記第２メイン貯蔵手段の前記同じデータに該当する前記第３サブ貯蔵手段に伝送する段階を含むことを特徴とする請求項１５に記載の半導体メモリ装置のリペア解析方法。
【請求項２５】
前記第２エントリー収集段階が、
前記データ貯蔵手段の前記第１メイン貯蔵手段に該当する前記第２サブ貯蔵手段に貯蔵されたデータと、前記第２メイン貯蔵手段に貯蔵されたデータとを比較して同じデータがある場合、前記同じデータに該当する前記第１メイン貯蔵手段に貯蔵されたデータを、前記第２メイン貯蔵手段に貯蔵された前記同じデータに該当する前記第３サブ貯蔵手段に伝送する段階を含むことを特徴とする請求項１５に記載の半導体メモリ装置のリペア解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びそのリペア解析方法に関し、より詳しくはローとカラムリダンダンシー構造を適用した半導体メモリ装置に対しメモリブロックのテスト動作と、テストされ貯蔵されたフェイルセルに対するアドレスデータによるリペア解析（repair analysis）動作を同時に行うことができ、フェイルセルに対するアドレスデータをロー及びカラム単位に移動及び交換機能による再配列動作を行い、ローヒューズとカラムヒューズを効果的に用いることができる半導体メモリ装置とそのリペア解析方法に関するものである。
【０００２】
【従来の技術】
一般にリダンダンシー構造が適用された半導体メモリ装置で、リペアを行う場合は全てのセルをテストした後フェイルアドレスデータ（fail address data）を活用し、外部装備をリペアする方式が用いられている。
【０００３】
リダンダンシー構造が適用された半導体メモリ装置において、ビルトインセルフテスト（built-in self test、BIST）が適用され、これに従いリペア解析の機能を内部回路に含ませている。
【０００４】
このようなリペア方式は、全てのメモリセルに対するフェイルアドレスデータ等を内部に貯蔵する空間が必要であるため、貯蔵空間不足（area overhead）という問題点が発生した。
【０００５】
したがって、全てのメモリセルをテストせず単位ロー（又は単位カラム）ごとにテストしてリペアする方式が用いられる。
【０００６】
しかし、このような方法は半導体メモリ装置のリダンダンシー構造がローリダンダンシーとカラムリダンダンシーを全て用いる構造で、リペア解析アルゴリズムはフェイルアドレスデータFADを参照し、ローリダンダンシーを基準に用いるか又はカラムリダンダンシーを基準に用いなければならないため、ローリダンダンシーとカラムリダンダンシーを相互に交換して適用することが不可能という問題点があった。
【０００７】
【発明が解決しようとする課題】
このような問題点を解決するための本発明の目的は、ロースキャン又はカラムスキャンテスト動作と、テストにより検出されたフェイルアドレスデータを活用してリペア解析動作を同時に行うことである。
【０００８】
本発明のさらに他の目的は、テストにより検出されたフェイルアドレスデータをCAMに貯蔵するとき、又は貯蔵した後ロー又はカラム単位に移動及び交換等を介した再配列を行うことである。
【０００９】
【課題を解決するための手段】
前記の目的を達成するための本発明の半導体メモリ装置は、複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリアレイセルと、前記メモリセルアレイのメモリセルのフェイルセルを、単位ロースキャン又は単位カラムスキャンでテストするテスト手段と、前記テスト手段により検出されたフェイルセルに対するアドレスデータを、ロー又はカラム単位で移動又は交換による再配列を行って貯蔵し、リペア解析を行うリペア解析手段とを備え、前記リペア解析手段が、前記フェイルセルに対するアドレスデータを貯蔵する複数の臨時バッファを含む臨時バッファ手段と、前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルに対するアドレスデータが貯蔵された臨時バッファのアドレスデータが順次入力されるデータバッファ手段と、前記データバッファ手段に貯蔵された前記アドレスデータを貯蔵し、前記データバッファ手段と前記アドレスデータを交換し再配列を行うデータ貯蔵手段と、前記臨時バッファ手段、前記データバッファ手段及び前記データ貯蔵手段を制御する制御信号を出力する制御手段とで構成され、前記臨時バッファ手段が、前記テスト手段から入力されたアドレスデータを貯蔵する複数の臨時バッファと、前記テスト手段から入力されたアドレスデータを、前記複数の臨時バッファのうち一つの臨時バッファを選択し伝送する入力選択手段と、前記複数の臨時バッファのうち、以前のテストにより検出されたフェイルセルのアドレスデータが貯蔵された臨時バッファのアドレスデータを選択的に出力する出力選択手段と、前記入力選択手段及び前記出力選択手段の選択動作を制御する制御手段とで構成されていることを特徴とする。
【００１０】
さらに、前記の目的を達成するための半導体メモリ装置のリペア解析方法は、複数のリダンダンシーローとリダンダンシーカラムを有するリペア手段を備えたメモリセルアレイをロー又はカラムスキャンテストし、テストの結果として検出されたフェイルセルに対するアドレスデータを用いてリペア解析を行う半導体メモリ装置のリペア解析方法において、単位ロースキャン又は単位カラムスキャンテストにより検出されたフェイルアドレスデータが、臨時バッファ手段に貯蔵されるまで待機するデータ待機段階と、前記テストを終了し、前記臨時バッファ手段に貯蔵されたフェイルアドレスデータをデータバッファ手段に伝送するライト段階と、データ貯蔵手段に貯蔵されたフェイルアドレスデータを前記データバッファ手段に伝送した後、前記データ貯蔵手段のデータを再配列する第１のエントリー収集段階と、前記データバッファ手段に貯蔵されたデータを、前記データ貯蔵手段にライトする動作を行うリペア解析段階と、前記データバッファ手段の前記フェイルアドレスデータを前記データ貯蔵手段にライトした後、前記データ貯蔵手段のデータを再配列する第２のエントリー収集段階とを含むことを特徴とする。
【００１１】
【発明の実施の形態】
前述の目的及びその他の目的と、本発明の特徴及び利点を添付する図面を参照して詳細に説明する。  図１は、本発明に係るリペア解析を行うための半導体メモリ装置の主要部分を示すブロック図である。一実施例として、四つのスペアローラインと四つのスペアカラムラインを有するリダンダンシー回路を含む半導体メモリ装置を説明する。
【００１２】
図１に示されているように、データを貯蔵するためのメモリセル及びフェイルセル等を取り替えるためのリダンダンシーセル等で構成されたメモリ部（３）と、メモリ部（３）のメモリセルに対しビルトインセルフテストを行うテスト部（１）と、テスト部（１）により検出されたフェイルアドレスデータFADを用いてリペア動作を行うリペア部（２）で構成される。
【００１３】
ここで、リペア部（２）はテスト部（１）により検出されたフェイルアドレスデータFADを臨時貯蔵する臨時バッファ部（４）と、臨時バッファ部（４）からフェイルアドレスデータFADが入力され貯蔵されるデータバッファ（５）と、データバッファ（５）に貯蔵されたフェイルアドレスデータFADを貯蔵するCAM（６）と、臨時バッファ部（４）、データバッファ（５）及びCAM（６）の動作を制御する制御部（７）を含む。
【００１４】
図２は、図１のブロック図のうちのCAM（６）を示す詳細なブロック図である。ここに示されたように、CAM（６）はフェイルアドレスデータFADを貯蔵するためのエントリー貯蔵部（８）と、エントリー貯蔵部（８）を選択するためアドレス信号Ａ＜５：３＞をデコーディングするデコーディング部（９）と、エントリー貯蔵部（８）にフェイルアドレスデータFADを貯蔵するための動作を制御する制御信号を出力する機能部（１０）を含む。
【００１５】
エントリー貯蔵部（８）は、リペア解析動作でCAM（６）にアクセスするとき、実質的なコア（core）となる八つのレジスター（register）で構成されるが、各レジスターが単位エントリー貯蔵部（１１ａ−１１ｈ）となる。
【００１６】
図３は、図２のエントリー貯蔵部（８）のうちの単位エントリー貯蔵部（１１ａ）を示す詳細なブロック図である。ここでは単位エントリー貯蔵部（１１ａ）が一つのメインエントリー貯蔵所（１２）と四つのサブエントリー貯蔵所（１３ａ−１３ｄ）を有する場合を一例に説明する。
【００１７】
ここに示されたように、単位エントリー貯蔵部（１１ａ−１１ｈ）はメインエントリーを貯蔵する一つのメインエントリー貯蔵所（１２）と、サブエントリーを貯蔵する四つのサブエントリー貯蔵所（１３ａ−１３ｄ）と、メインエントリーの状態を示す状態フラグ（state flag）を貯蔵するメイン状態貯蔵所（１４）と、サブエントリーの状態を示す状態フラグ（state flag）を貯蔵する四つのサブ状態貯蔵所（１５ａ−１５ｄ）と、フェイルアドレスデータFADの個数がサブエントリーの個数を超過する場合に、そのサブエントリーに対するヒューズラインを固定（fix）させるための固定フラグ（fix flag）を貯蔵する固定フラグ貯蔵所（１６）を含む。ここで、ロースキャンテストの場合、四つの単位エントリー貯蔵部（１１ａ−１１ｄ）のメインエントリー貯蔵所（１２）にはローフェイルアドレスデータFADが貯蔵され、残りの四つの単位エントリー貯蔵部（１１ｅ−１１ｈ）のメインエントリー貯蔵所（１２）にはカラムフェイルアドレスデータFADが貯蔵される。
【００１８】
機能部（１０）は、CAM（６）に貯蔵されたフェイルアドレスデータFADがテストによりデータバッファ（５）に貯蔵されたフェイルアドレスデータFADを比較し、マッチ（match）するか否かを判断するデータ比較部（１７ａ−１７ｈ）と有効なエントリーをカウントし、空いているメインエントリー貯蔵空間を探すデータ位置状態比較部（１８）を含む。
【００１９】
ここで、メインエントリー貯蔵所（１２）とサブエントリー貯蔵所（１３ａ−１３ｄ）は、自由なインタフェースとするため表１のようにアドレス値が指定されている。  例えば、第３のカラム単位エントリー貯蔵部（１１ｇ）のアドレス値を示せば表２の通りである。
【００２０】
ここで、メインエントリー貯蔵所（１２）のアドレス値は(110000)2となり、第２のサブエントリー貯蔵所（１３）のアドレス値は(110101)2になる。
【００２１】
【表１】
0004348718.tif 000002
【００２２】
【表２】
0004348718.tif 000003
【００２３】
デコーディング部（９）は、制御部（７）から出力されるアドレスADD＜５：３＞を用いてエントリー貯蔵部（８）を選択する。ここで、デコーディング部（９）はクロック信号CLKに同期されず、ただ、アドレス値を利用しエントリー貯蔵部（８）の単位エントリー貯蔵部（１１ａ−１１ｈ）を選択することになる。
【００２４】
即ち、アドレスADD＜５：３＞をデコーディングしエントリー貯蔵部（８）の単位エントリー貯蔵部（１１ａ−１１ｈ）を選択する選択アドレスBS＜７：０＞を出力する。
【００２５】
図４は、図２の機能部（１０）のうちのデータ比較部（１７ａ）を示す詳細なブロック図である。
【００２６】
図４に示されているように、データ比較部（１７ａ）はアドレスADD＜１：０＞を用いてCAM（６）の選択された単位エントリー貯蔵部（１１ａ−１１ｈ）に貯蔵されているサブエントリーデータIN１＜７：０＞乃至IN４＜７：０＞中の一つを選択的に出力するマルチプレクサ（１９）と、アドレスADD＜３＞を用いてマルチプレクサ（１９）の出力とメインエントリーデータIN０＜７：０＞中で一つを選択的に出力するマルチプレクサ（２０）と、状態データST＜４：０＞を用いてエントリーデータIN０＜７：０＞乃至IN４＜７：０＞とデータバッファ（５）に貯蔵されたフェイルアドレスデータFAD＜７：０＞を比較し、比較データCOMP＜４：０＞を出力する比較データ出力部（２１）を含む。
【００２７】
図５を参照し、データ比較部（１７ａ）の比較データ出力部（２１）の細部構成を説明すると次の通りである。比較データ出力部（２１）は、データバッファ（５）のフェイルアドレスデータFAD＜７：０＞とメインエントリーデータIN０＜７：０＞を比較し組み合わされた結果を求める単位比較部（２１ａ）と、データバッファ（５）のフェイルアドレスデータFAD＜７：０＞とサブエントリーデータIN１＜７：０＞、IN２＜７：０＞、IN３＜７：０＞、及びIN４＜７：０＞をそれぞれ比較し組み合わされた結果を求める単位比較部等（２１ｂ、２１ｃ、２１ｄ及び２１ｅ）を備え、単位比較部等（２１ａ，２１ｂ、２１ｃ、２１ｄ及び２１ｅ）は比較データCOMP＜４：０＞を順次出力するように構成される。
【００２８】
先ず、単位比較部（２１ａ）はデータバッファ（５）のフェイルアドレスデータFAD＜７：０＞と、メインエントリーデータIN０＜７：０＞を比較するイクスクルシブノアゲートXNOR０−XNOR７と、そのイクスクルシブノアゲートXNOR０−XNOR７の出力信号を順次四つずつ否定論理乗算するナンドゲートND０、ND１と、そのナンドゲートND０、ND１の出力信号と状態データST＜０＞がインバータINV０により反転された信号を否定論理合算し、比較データCOMP＜０＞を出力するノアゲートNOR０を含む。
【００２９】
なお、他の単位比較部（２１ｂ、２１ｃ、２１ｄ及び２１ｅ）は単位比較部（２１ａ）と同じ構成を有し、これら単位比較部（２１ｂ、２１ｃ、２１ｄ及び２１ｅ）に含まれるイクスクルシブノアゲート等XNOR８−XNOR１５、XNOR１６−XNOR２３、XNOR２４−XNOR３１及びXNOR３２−XNOR３９には、それぞれサブエントリーデータIN１＜７：０＞、IN２＜７：０＞、IN３＜７：０＞及びIN４＜７：０＞が対応する。さらに、これら単位比較部（２１ｂ、２１ｃ、２１ｄ及び２１ｅ）に含まれるナンドゲートND２、ND３、ND４、ND５、ND６、ND７、及びND８、ND９は単位比較部（２１ａ）のナンドゲートND０、ND１に、インバータINV１、INV２、INV３及びINV４は単位比較部（２１ａ）のインバータINV０に、ノアゲートNOR１、NOR２、NOR３及びNOR４は単位比較部（２１ａ）のノアゲート（NOR０）に対応する。
【００３０】
図６は、機能部（１０）のうちのデータ位置状態比較部（１８）を示す詳細なブロック図である。図６に示されているように、データ位置状態比較部（１８）はマッチタイプ命令MTTYPE＜２：０＞及びアドレスADD＜５：３＞に従い比較データCOMP＜３９：０＞、状態データST＜３９：０＞、ロー固定状態データXFIXST＜３：０＞及びカラム固定状態データYFIXST＜３：０＞を活用し、データレジスターDATAREG＜１９：０＞を生成するデータレジスター部（２２）と、クロック信号CLKに同期し、マッチ命令MATCH、リセット信号RESET及びシフト信号SHIFTの制御を受け、データレジスター部（２２）のデータレジスターDATAREG＜１９：０＞を利用しマッチアドレス生成入力データADDGENIN＜１９：０＞を生成するアドレス生成部（２３）と、アドレス生成部（２３）のマッチアドレス生成入力データADDGENIN＜１９：０＞をエンコーディングしてアドレス生成データADDGEN＜４：０＞を生成し、マッチタイプ命令MTTYPE＜２：０＞及びアドレスADD＜５＞に従いローアドレス、カラムアドレス又はマッチアドレスのいずれかを決定するアドレス生成データADDGEN＜５＞を生成するアドレスエンコーディング部（２４）と、アドレスエンコーディング部（２４）のアドレス生成データADDGEN＜５：０＞に従い一回出力されたアドレス生成入力データADDGENIN＜１９：０＞を消去するポイントデータPNT＜３：０＞を出力するポイント部（２５）と、アドレス生成入力データADDGENIN＜１９：０＞に従いアドレス情報を有するアドレス番号データADDNO＜２：０＞を出力するアドレス番号付与部（２６）を含む。
【００３１】
ここで、データレジスター部（２２）は比較データCOMP＜３９：０＞及び状態データST＜３９：０＞をローデータCOMP＜１９：０＞、ST＜１９：０＞とカラムデータCOMP＜３９：２０＞、ST＜３９：２０＞に分けてデータレジスターDATAREG＜１９：０＞と比較すると、メインに該当するデータレジスターはDATAREG＜０＞、＜５＞、＜１０＞、＜１５＞であり、ロー又はカラムのいずれかはマッチタイプ命令MTTYPE＜２：０＞により決定され、残りはサブに該当する
【００３２】
ここで、データレジスターDATAREG＜１９：０＞値は、比較データCOMP＜３９：０＞、状態データST＜３９：０＞、ロー固定状態データXFIXST＜３：０＞及びカラム固定状態データYFIXST＜３：０＞の組み合わせにより決定されるが、このときアドレスADD＜５：３＞によりロー又はカラムのいずれかを決定し、メインデータレジスターDATAREG＜０＞、＜５＞、＜１０＞、＜１５＞値は、マッチタイプ命令MTTYPE＜２：０＞がメインマッチの場合（マッチタイプ命令MTTYPE＜２：０＞が(000、001)２）、固定の場合(100、101)２、空いている（empty）場合(111、111)２、状態カウントの場合(110、110)２に従い決定され、サブデータレジスターDATAREG＜４：１＞、＜９：６＞、＜１４：１１＞、＜１９：１６＞値は、マッチタイプ命令MTTYPE＜２：０＞がサブマッチの場合(010、011)２に従い決定される。
【００３３】
例えば、データレジスターDATAREG＜４：０＞の値の中データレジスターDATAREG＜０＞の値がメインマッチの場合は比較データCOMP＜０＞、＜２０＞があり、ロー固定状態データXFIXST＜３：０＞及びカラム固定状態データYFIXST＜３：０＞は全て(０)2の場合であり、値が空いている（empty）場合は状態データST＜０＞、＜２０＞が(０)2の場合であり、状態カウントの場合は状態データST＜０＞、＜２０＞値がある場合である。
【００３４】
データレジスターDATAREG＜４：０＞の値のうち、データレジスターDATAREG＜４：１＞の値はサブマッチの場合のみ考慮すればいいため、比較データCOMP＜４：１＞、＜２４：２１＞がある場合とロー固定状態データXFIXST＜３：０＞及びカラム固定状態データYFIXST＜３：０＞がない場合のみ考慮すれば決定することができる。
【００３５】
このような方法によりデータレジスターDATAREG＜４：０＞の値は決定され、同じ方法により残りのデータレジスターDATAREG＜１９：５＞の値を決定することができる。
【００３６】
アドレス生成部（２３）はマッチ命令MATCHがイネーブルされればデータレジスターDATAREG＜１９：０＞が入力され、次いでシフト命令SHIFTがイネーブルされればマッチアドレス生成入力データADDGENIN＜１９：０＞がフィードバック入力され、そのマッチアドレス生成入力データADDGENIN＜１９：０＞の出力された値はポイント部（２５）のポイントデータPNT＜３：０＞により消去される。
【００３７】
例えば、マッチ命令MATCHがイネーブルされ、データレジスターDATAREG＜１９：０＞(00001000010000100001)2はソフト命令SHIFTがイネーブルされ、ポイントデータPNT＜３：０＞に従いその出力された値が消去されて(0000100001000010000)2となり、再びシフト命令SHIFTがイネーブルされればポイントデータPNT＜３：０＞によりその出力された値が消去されることになり(00001000010000000000)2となる。
【００３８】
アドレスエンコーディング部（２４）はアドレス生成部（２３）のマッチアドレス生成入力データADDGENIN＜１９：０＞をエンコーディングし、アドレス生成データADDGEN＜４：０＞を生成するエンコーディング部（２７）と、マッチタイプ命令MATTYPE＜２：０＞及びアドレスADD＜５＞に従いローアドレスマッチ又はカラムアドレスマッチのいずれかを決定するアドレス生成データADDGEN＜５＞を生成する決定部（２８）を含む。
【００３９】
アドレスエンコーディング部（２４）のエンコーディング部（２７）は、マッチアドレス生成入力データADDGENIN＜１９：０＞をエンコーディングしアドレスを探す素子であり、決定部（２８）はマッチタイプ命令MTTYPE＜２：０＞とアドレスADD＜５＞を比較しロー又はカラムのいずれかを決定して出力するが、マッチ命令MATCHがイネーブルされたあとロー、カラム又はマッチアドレスのいずれかを決定する。
【００４０】
ポイント部（２５）は、アドレス生成データADDGEN＜４：３＞に従いアドレスエンコーディング部（２４）で代表される位置を知ることができるが、大きく四つの部分（00、01、10、11）に分けられているため、例えばアドレス生成データADDGEN＜４：０＞が(01111)２であるとき、代表されるアドレス生成データADDGEN＜４：３＞は(01)２である。したがって、メインとサブに拘らず代表される位置に該当するポイントデータPNT＜３：０＞は(0010)２となる。
【００４１】
なお、その代表される位置に該当するアドレス生成データADDGEN＜４：０＞(01111)2は出力されたので、次に該当するアドレス生成データADDGEN＜４：０＞を出力するためポイントデータPNT＜３：０＞は、その代表される位置に該当するデータレジスターDATAREG＜１９：０＞を消去し、シフト命令SHIFTにより次のアドレス生成入力データADDGENIN＜１９：０＞を出力するが、このような動作はシフト動作が終了されるまで引き続き繰り返して行われる。
【００４２】
アドレス番号付与部（２６）は、アドレス生成入力データADDGENIN＜１９：０＞を５ビットずつ組み合わせる四つのオアゲート（図示せず）で構成された組み合わせ部（２９）と、組み合わせ部（２９）により組み合わせられた組み合わせデータADDNOIN＜３：０＞を用いてカウント情報であるアドレス番号データADDNO＜２：０＞を出力するアドレス番号生成部（３０）を含む。
【００４３】
カウントに該当するデータは、各サブの状態値を確認しなければならないためデータレジスターDATAREG＜０＞を、例えばローカウントマッチタイプであるとき該当する状態はST＜１＞、＜６＞、＜１１＞、＜１６＞である。なお、アドレスADD＜５：３＞により該当する状態ST＜１＞、＜６＞、＜１１＞、＜１６＞中で選択する。このような方法によりデータレジスターDATAREG＜５＞、＜１０＞、＜１５＞に対するカウント情報を知ることができ、この値により何個があるかをカウントすることができる。したがって、組み合わせデータADDNOIN＜３：０＞が(0010)2であるとしたとき、アドレス番号生成部（３０）で演算しアドレス番号データADDNO＜２：０＞(001)2という情報を出力し、これと同じく組み合わせデータADDNOIN＜３：０＞が(0110)2であればアドレス番号データADDNO＜２：０＞(010)2という情報を出力し、組み合わせデータADDNOIN＜３：０＞が(1110)2であればアドレス番号データADDNO＜２：０＞(011)2という情報を出力する。
【００４４】
データ位置状態比較部（１８）の動作は、マッチタイプ命令データMTTYPE＜２：０＞に従い、ａ）メインエントリーデータにマッチされる場合(000、001)2、ｂ）サブエントリーデータにマッチされる場合(010、011)2、ｃ）固定（fixed）される場合(100、101)2、ｄ）状態値が空いて（empty）いる場合(111、111)2、ｅ）状態値を計算する場合(110、110)2に分けることができる。
【００４５】
前記のような場合は、一つの実施例としてマッチタイプ命令データMTYPE＜２：０＞に従い決定されるが、命令は次の表３のように定義することができる。
【００４６】
データ位置状態比較部（１８）は、前記のデータ比較部（１７ａ−１７ｈ）で説明したように、比較したデータを直接送り出す場合とは別に状態値ST、COMPに表現しその値を比較するため多様な場合の演算ができる。
【００４７】
例えば、比較状態値COMP＜３９：０＞はマッチタイプ命令MTYPE＜２：０＞（＜図３＞参照）に従って演算を行うが、固定した値XFIXST＜３：０＞又はYFIXST＜３：０＞（データがレジスターに全て貯蔵されているとプロセッサに知らせる値）がなく比較状態値COMPがあれば、新しいデータレジスターに指定された一つのビット値は(１)2となり、比較状態値COMPがなければ、新しいデータレジスターに指定された一つのビットの値は(０)2となる。
【００４８】
【表３】
0004348718.tif 000004
【００４９】
データ状態値STは、ｄ）の場合でデータが空いているか否かと、ｅ）の場合でデータ状態を計算する場合に分け実際のデータとは拘りなく状態等のビットのみで演算を行う。
【００５０】
データ状態値STは、サブのデータ状態ビットで新しいレジスターの０番、５番、１０番、１５番に書き込まれるようにする。新しいデータレジスターDATAREG＜１９：０＞は、マッチタイプ命令MTTYPE＜２：０＞と比較データ状態値COMP＜３９：０＞、データ状態値ST＜３９：０＞をアドレスADD＜５：３＞と組み合わせて２０ビットに縮小させたものである。
【００５１】
新たに作られたデータレジスターDATAREG＜１９：０＞は、データがマッチする部分のアドレス値を出力する場合と、データ状態値から一つずつ差し引きながら値を示す機能を行う。
【００５２】
先ず、データがマッチされる部分の番地の値を出力する場合は、エンコーダ（エンコーディング部（２７））を用いる。即ち、２０ビットを５ビットに作り２０ビットデータレジスターDATAREG＜１９：０＞にあるそれぞれの値にデコーディング部（９）で示した選択アドレス値BS＜７：０＞を代入する。上位ビットの５番ビットは、マッチタイプ命令MTTYPE＜２：０＞（表３参照）でのようにメインになる部分が(１)2となる値のみチェックし、残りは(０)2の値を送り出せば良い。したがって、２０ビットに関する６ビットアドレスデコーダ（決定部（２８））を容易に設計することができる。
【００５３】
マッチ信号MATCHがイネーブルされ、２０ビットデータレジスターDATAREG＜１９：０＞に、以前の状態値がクロック信号CLKのフォーリングエッジに同期して値を貯蔵したあと出力し、次のデータ状態値ST＜３９：０＞を送り出せとの制御信号SHIFTがイネーブルされると、最初の上位値は消去されその次の値に該当するアドレスを出力することになる。
【００５４】
例えば、マッチ信号MATCHがイネーブルし貯蔵される状態値は、データレジスターDATAREG＜１９：０＞が(00001000010000100001)2、アドレス生成データADDGEN＜５：０＞が(011000)2となる。このとき、マッチ信号MATCHがディスエーブルされ、制御信号SHIFTがイネーブルされながらデータレジスターDATAREG＜１９：０＞とアドレス生成データADDGEN＜５：０＞は次のように変化する。
データレジスターDATAREG＜１９：０＞が(00000000010000100001)2、アドレス生成データADDGEN＜５：０＞が(010000)2になる。
【００５５】
このようにアドレス値を消去するためには、第４と第３のアドレスをもってエンコーダ（図示せず）を作らなければならないが、例でアドレス生成データ値(011000)2を与えると二つのアドレス値をもってインコーダ（図示せず）でアドレス生成データ値(011000)2を解析し、エンコーダ（図示せず）に該当する部分に(１)2を与えるとインバータ（図示せず）を経てアンドゲート（図示せず）の入力値で受けて消去する機能を行うのである。ここで、第５のアドレスはマッチタイプ命令MTTYPE＜２：０＞に従い決定される。
【００５６】
このような方法で、マッチタイプ命令MTTYPE＜２：０＞に従う値とアドレス値ADD＜５：３＞の組み合わせに従い、比較データ値COMP＜３９：０＞及びデータ状態値ST＜３９：０＞に関するアドレス情報を知ることができるのである。
【００５７】
終りに、データ状態値ST＜３９：０＞を計算する場合（ｅ）はデータレジスターに値DATAREG＜１９：０＞により計算する。ここでは、(１)2の値が四つ以上表現されないため３ビットに表現した。
【００５８】
CAM（６）でエントリー貯蔵部（８）の各単位エントリー貯蔵部（１１ａ−１１ｈ）は、単位ロー（又は単位カラム）ごとのテストで一つのローリダンダンシー（又はカラムリダンダンシー）でフェイルセルが五つ以上検出されると、該当するロー又はカラムリダンダンシーを固定させる固定フラグ（fix flag）を貯蔵する固定フラグ貯蔵所（１６）を含む。
【００５９】
このような固定フラグ（fix flag）は、単位ロー（又は単位カラム）ごとにテストを行うとき一つのロー（又はカラム）で五つ以上のフェイルセルが発生すれば、ヒューズの構成上ローヒューズ（又はカラムヒューズ）を必ず用いなければならないためである。
【００６０】
図７ａは、図１のブロック図のうちの臨時バッファ部（４）を示す詳細なブロック図である。図７aに示されているように、臨時バッファ部（４）はテスト部（１）でテストして出力されたフェイルアドレスデータFADを貯蔵する二つの臨時バッファ（３１、３２）と、フェイルアドレスデータFADを二つの臨時バッファ（３１、３２）中一つの臨時バッファ（３１又は３２）に選択的に伝送する入力選択部（３３）と、各臨時バッファ（３１又は３２）から出力されたデータを選択的に出力する出力選択部（３４）と、入力選択部（３３）と出力選択部（３４）の選択動作を制御する選択制御部（３５）を含む。
【００６１】
図７ｂは、図７ａのブロック図のうちの臨時バッファ（３１）を示す詳細なブロック図である。図７bに示されているように、入力選択部（３３）から入力されたフェイルアドレスデータFADを貯蔵する複数個のレジスター（３６、３７ａ−３７ｄ）と、レジスター（３６、３７ａ−３７ｄ）にリペア解析動作を行わなければならないデータが入っている状態を示す有効フラグ（valid flag）を貯蔵する有効フラグ貯蔵部（３８）を含む。
【００６２】
レジスター（３６、３７ａ−３７ｄ）は、メインデータを貯蔵する一つのメインレジスター（３６）とサブデータを貯蔵する四つのサブレジスター（３７ａ−３７ｄ）で構成される。ここで、サブレジスター（３７ａ−３７ｄ）の個数が四つになる理由はスペアローとスペアカラムの個数が四つずつであるためである。
【００６３】
入力選択部（３３）は、現在のテストタイプがローアドレスを固定させ、カラムアドレスを変化させながらテストを進めさせるタイプであれば、制御部（７）からのテストタイプ信号TSTPがローレベルとなり、ローフェイルアドレスデータFADをメインデータMDに選択してメインレジスター（３６）に貯蔵し、カラムフェイルアドレスデータFADをサブデータSDに選択してサブレジスター（３７ａ−３７ｄ）に貯蔵する。
【００６４】
逆に、現在のテストタイプがカラムアドレスを固定させローアドレスを変化させながらテストを進めさせるタイプであれば、テストタイプ信号TSTPがハイレベルとなり、カラムフェイルアドレスデータFADをメインデータMDに選択してメインレジスター（３６）に貯蔵し、ローフェイルアドレスデータFADをサブデータSDに選択してサブレジスター（３７ａ−３７ｄ）に貯蔵する。
【００６５】
さらに、入力選択部（３３）はテストが行われフェイルセルが発生すると、データ記録信号DWRが入力され臨時バッファ（３１又は３２）にバッファライト信号BWRを印加し、メインデータMDとサブデータSDが選択された臨時バッファ（３１又は３２）のメインレジスター（３６）とサブレジスター（３７ａ−３７ｄ）にそれぞれ貯蔵する。
【００６６】
制御部（７）からリペア解析イネーブル信号RAENが印加されると、以前の単位ロー（又は単位カラム）のテストが終了し次の単位ロー（又は単位カラム）のテストを行い、以前のテストが進められた単位ロー（又は単位カラム）のフェイルセルに対するリペア解析動作を行うことになる。
【００６７】
さらに、選択された臨時バッファ（３１又は３２）に入力選択部（３３）からの有効データセット信号VSETを印加し、有効フラグをセットして処理すべきデータが入っていることを示し、入力選択部（３３）からのバッファ選択信号BSELのレベル状態を変化させ、臨時バッファ等（３１、３２）の入力経路と出力経路を互いに替えることになる。
【００６８】
バッファ制御部（３５）はバッファ選択信号BSELを入力選択部（３３）に印加し、バッファ選択信号BSELと位相が逆、即ち反転した信号の反転バッファ選択信号／BSELを出力選択部（３４）に印加し、二つの臨時バッファ（３１、３２）中で何れか一つの臨時バッファ（３１又は３２）にテスト部（１）からのフェイルアドレスデータRADが入力されて貯蔵され、他の一つの臨時バッファ（３２又は３１）はリペア解析を行うため貯蔵されたデータを出力することになる。したがって、テスト動作とリペア解析を同時に行うことができる。
【００６９】
このように構成される半導体メモリ装置によるリペア解析動作は次の通りである。
【００７０】
先ず、テスト部（１）が任意の何番目のロー（又はカラム）をテストしフェイルセルが発生する場合、発生したフェイルセルのフェイルアドレスデータFADをデータライト命令DWRを用いて二つの臨時バッファ（３１、３２）中で、空いている臨時バッファ（３１又は３２）にライトする。ここで、空いているバッファの選択は入力選択部（３３）のバッファ選択信号BSELを用いて制御される。
【００７１】
次いで、任意の何番目のロー（又はカラム）のテストが終了すると、次番目のロー（又はカラム）のテストを行いフェイルセルが発生する場合、前記の段階で検出されたフェイルセルのフェイルアドレスデータFADが貯蔵された臨時バッファ（３１又は３２）でない残りの一つの臨時バッファ（３１又は３２）に、データライト命令DWRを用いてフェイルセルのフェイルアドレスデータFADをライトする。
【００７２】
これとともに、最初の段階で貯蔵された臨時バッファ（３１又は３２）のフェイルセルに対するフェイルアドレスデータFADをデータバッファ（５）に伝送し、任意の何番目のロー（又はカラム）のフェイルセルに対しリペア解析を行う。
【００７３】
次いで、前記の第２の段階から再び繰り返して行う。
【００７４】
前記の半導体メモリ装置の動作を、図８に示すフローチャートを参照して詳しく説明する。
【００７５】
先ず、データ待機状態Ｓ１は、単位ローテストが進められ、臨時バッファ部（４）にフェイルアドレスデータFADが貯蔵されるまで待機する段階である。
【００７６】
データバッファライト状態Ｓ２は、ビルトインセルフテストによる単位ローテストの実施を終了し、臨時バッファ部（４）に貯蔵されたフェイルアドレスデータFADをデータバッファ（５）に伝送する段階である。
【００７７】
次いで、第１のエントリー収集状態（first entry collection state）Ｓ３は、CAM（６）の内部に貯蔵されたフェイルアドレスデータFADをデータバッファ（５）に伝送した後、単位エントリー貯蔵部（１１ａ−１１ｈ）を再配列する段階である。
【００７８】
次に、リペア解析プロセス状態Ｓ４はデータバッファ（５）に貯蔵されたデータをCAM（６）にライトする動作を行う。
【００７９】
終りに、第２のエントリー収集状態（second entry collection state）Ｓ５は、データバッファ（５）のフェイルアドレスデータFADをCAM（６）の内部にライトした後、単位エントリー貯蔵部（１１ａ−１１ｈ）を再配列する段階である。
【００８０】
第２のエントリー収集状態Ｓ５でデータ整理過程が終了すると、再びデータ待機状態Ｓ１に戻り、前記の動作等を繰り返すことになる。
【００８１】
ここで、データバッファライト状態Ｓ２で臨時バッファ部（４）の臨時バッファ（３１又は３２）に貯蔵されたアドレスデータFADをデータバッファ（５）に伝送する方法は、次のような規則に従って行われる。
【００８２】
先ず、CAM（６）内部の単位エントリー貯蔵部（１１ａ−１１ｄ）のメインエントリー貯蔵所（１２）と臨時バッファ部（４）のローデータと比較し同じものがあれば、メインエントリー貯蔵所（１２）とサブエントリー貯蔵所（１３ａ−１３ｄ）のデータをデータバッファ（５）に伝送し、臨時バッファ部（４）のデータをデータバッファ（５）に伝送する。
このような動作は、第１のテストアイテム（例えば、バーンインテスト）でテストを行った後、第２のテストアイテム（例えば、スペシャルテスト）でテストを行う場合の規則である。
【００８３】
次に、単位エントリー貯蔵部（１１ａ−１１ｄ）のメインエントリー貯蔵所（１２）のデータと臨時バッファ部（４）のローデータを比較して同じものがなく、単位エントリー貯蔵部（１１ｅ−１１ｈ）のサブエントリー貯蔵所（１３ａ−１３ｄ）に同じデータがあれば、単位エントリー貯蔵部（１１ｅ−１１ｈ）のその同じサブエントリーデータ、及びそのサブエントリーデータに該当するメインエントリーデータをデータバッファ（５）に伝送し、臨時バッファ部（４）のデータをデータバッファ（５）に伝送する。
【００８４】
このような動作は、第１のテストアイテム（例えば、バーンインテスト）でテストが進められている場合であるか、又は第２のテストアイテム（例えば、スペシャルテスト）でテストが進められている場合の規則である。何故ならば、第１のテストアイテムでテストを行い検出されたフェイルセルが、第２のテストアイテムでテストを進めて必ずフェイルにならない場合が発生するためである。
【００８５】
終りに、臨時バッファ部（４）のローデータと同じデータが単位エントリー貯蔵部（１１ａ−１１ｄ）のメインエントリー貯蔵所（１２）と、単位エントリー貯蔵部（１１ｅ−１１ｈ）のサブエントリー貯蔵所（１３ａ−１３ｄ）に存在しなければ、臨時バッファ部（４）のデータをデータバッファ（５）に伝送する。
【００８６】
さらに、第１のエントリー収集状態Ｓ３は、次に進められるリペア解析プロセッシング、即ちデータバッファ（５）のフェイルアドレスデータFADをCAM（６）の内部にライトする作業に備えて効率的な再配列（rearrangement）を行うことである。
【００８７】
図９は、第１のエントリー収集状態（Ｓ３）で行われる再配列の一例であり、ここに示されたように、現在のテストアイテムがロースキャンテストであれば、単位エントリー貯蔵部（１１ａ−１１ｄ）を整え、単位エントリー貯蔵部（１１ｅ−１１ｈ）にデータを伝送する。
【００８８】
即ち、単位エントリー貯蔵部（１１ａ−１１ｄ）のサブエントリー貯蔵所（１３ａ−１３ｄ）のデータと、単位エントリー貯蔵部（１１ｅ−１１ｈ）のメインエントリー貯蔵所（１２）のデータを比較し同じデータがある場合、その同じデータ（図８で第２のカラムデータ、及び第６のローデータ）のメインエントリー貯蔵所（１２）に貯蔵されたローデータ（図８で第１、３及び５）を単位エントリー貯蔵部（１１ｅ−１１ｈ）の同じデータのサブエントリー貯蔵所（１３ａ−１３ｄ）に伝送し、単位エントリー貯蔵部（１１ａ−１１ｄ）を最大限空けておく。
このような動作を行う理由は、ロースキャンテストでデータバッファ（５）に貯蔵されたデータが一つのローアドレスと多数のカラムアドレスを有するためである。
一方、現在のテストアイテムがカラムスキャンテストであれば、単位エントリー貯蔵部（１１ｅ−１１ｈ）を前記のような方法に従って整え、同じデータを単位エントリー貯蔵部（１１ａ−１１ｄ）に伝送する。
【００８９】
データバッファライト状態Ｓ２と、第１のエントリー収集状態Ｓ３でCAM（６）内部のデータを移動する動作が終了すれば、伝送されたデータを貯蔵していた以前の単位エントリー貯蔵部（１１ａ−１１ｈ）のメイン又はサブエントリー貯蔵所（１２、１３ａ−１３ｄ）は、状態フラグ貯蔵所（１４、１５ａ−１５ｄ）にそのメイン又はサブエントリー貯蔵所（１２、１３ａ−１３ｄ）が空いていることを知らせる状態フラグ（state flag）を貯蔵させ、再びデータを貯蔵することができる状態であることを示す。
【００９０】
図１０ａ及び図１０ｂは、データ再配列（data rearrangement）動作中に移動（move）動作を行う場合を、例を挙げて概略的に示したブロック図である。
【００９１】
図１０ａは、フェイルセルのアドレスデータに従う配置を示した配置図であり、黒色で示されたのは以前のテストアイテムに従い発生したフェイルセルのアドレスデータを示し、白色で示されたのは現在のテストアイテムに従い発生したフェイルセルのアドレスデータを示す。
【００９２】
即ち、第１のテストアイテム（例えば、バーンインテスト）によるテストの結果、第１のローで第２、３、５及び７のカラムのセルがフェイルになり、第２のローで第２、３及び５のカラムのセルがフェイルになり、第３のローで第２及び３のカラムのセルがフェイルになり、第４のローで第２のカラムのセルがフェイルになった場合、第２のテストアイテム（例えば、スペシャルテスト）によるテストの結果、第５のローで第３、４、６及び８のカラムのセルがフェイルになったのであれば、単位エントリー貯蔵部（１１ａ−１１ｄ）は四つのメインエントリー貯蔵所（１５）を有するため貯蔵する空間がなくなる。
【００９３】
もし、第５のローで四つのフェイルセルが見出された場合、単位エントリー貯蔵部（１１ａ−１１ｄ）に空いた空間がなくなるが、単位エントリー貯蔵部（１１ａ−１１ｄ）の第４のメインエントリー貯蔵所（１２）に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）の個数が一つなので、データを単位エントリー貯蔵部（１１ｅ−１１ｈ）に移動（move）する。
【００９４】
このとき、他のメインエントリー貯蔵所（１２）に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）のデータ等と比較し、同じものがあれば同時に移動する。
【００９５】
したがって、単位エントリー貯蔵部（１１ａ−１１ｄ）の第４のメインエントリー貯蔵所（１２）に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）を空け、第５のローで発生した四つのフェイルセルに対するアドレスを貯蔵することができるため、効果的にリペアすることができるできるようになる。
【００９６】
図１０ｂは、前記の動作を簡略に示すクロック図である。
【００９７】
ここに示されたように、単位エントリー貯蔵部（１１ａ、１１ｄ）の第４のメインエントリー貯蔵所（１２）に該当するサブエントリー貯蔵所（１３ａ、１３ｄ）には一つのカラムフェイルアドレスデータFAD、即ち第２のカラムフェイルアドレスデータFADのみ貯蔵されているため、これを単位エントリー貯蔵部（１１ｅ−１１ｈ）のメインエントリー貯蔵所（１２）に移動させる。
【００９８】
このとき、第４のメインエントリー貯蔵所（１２）に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）のカラムアドレスデータ、即ち第２のカラムアドレスデータと同じカラムアドレスデータが第１、２及び３のメインエントリー貯蔵所（１２）に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）に存在するので、第４のメインエントリー貯蔵所（１２）のサブエントリー貯蔵所（１３ａ−１３ｄ）に貯蔵されたデータを移動させるとき、同時に同じカラムフェイルアドレスデータFADを移動させる。
【００９９】
したがって、単位エントリー貯蔵部（１１ａ−１１ｄ）の第４のメインエントリー貯蔵所（１２）に第５のローのフェイルアドレスデータFADを貯蔵することができる。
【０１００】
図１１ａ及び図１１ｂは、データ再配列（data rearrangement）動作中で交換（exchange）動作を行う場合を例に挙げ、概略的に示すブロック図である。
【０１０１】
図１１ａは、フェイルセルのアドレスデータに従う配置を示す配置図であり、黒色で示されたのは以前のテストアイテムに従い発生したフェイルセルのアドレスデータを示し、白色で示されたのは現在のテストアイテムに従い発生したフェイルセルのアドレスデータを示す。
【０１０２】
即ち、第１のテストアイテム（例えば、バーンインテスト）によるテストの結果、第１、２、３及び４のローで第２、３、４及び５のカラムのセルがフェイルになり単位エントリー貯蔵部（１１ａ−１１ｄ）に貯蔵し、第５、６、７及び８のローで第６、７、８及び９のカラムのセルがフェイルになり単位エントリー貯蔵部（１１ｅ−１１ｈ）に貯蔵された場合、第２のテストアイテム（例えば、スペシャルテスト）によるテストの結果、第８のローで第１のカラムのセルがフェイルになったのであれば、第８のローでは四つ以上（ここでは五つ）のフェイルセルが発生したため、第８のローヒューズを無条件用いるよう固定フラグを利用して固定させる。
【０１０３】
しかし、単位エントリー貯蔵部（１１ａ−１１ｄ）のメインエントリー貯蔵所（１２）には、固定させなければならない第８のローアドレスデータが貯蔵されていない。
【０１０４】
それで、単位エントリー貯蔵部（１１ｅ−１１ｈ）のサブエントリー貯蔵所等（１３ａ−１３ｄ）に第８のローアドレスデータが貯蔵されているため、単位エントリー貯蔵部（１１ａ−１１ｄ）に貯蔵されたデータと単位エントリー貯蔵部（１１ｅ−１１ｈ）のデータを交換（exchange）し、第８のローを固定（fix）させることができるようにする。
【０１０５】
このような動作は、図２に示したように単位エントリー貯蔵部（１１ａ−１１ｈ）中で、単位エントリー貯蔵部（１１ａ−１１ｄ）のデータをデータバッファ（４）に伝送した後、単位エントリー貯蔵部（１１ａ−１１ｄ）のデータを消去してからローフェイルアドレスデータFADと、カラムフェイルアドレスデータFADを合せて単位エントリー貯蔵部（１１ｅ−１１ｈ）のデータを単位エントリー貯蔵部（１１ａ−１１ｄ）に伝送し、データバッファ（４）に貯蔵されたアドレスデータをローフェイルアドレスデータFADと、カラムフェイルアドレスデータFADを合わせて単位エントリー貯蔵部（１１ｅ−１１ｈ）に伝送することにより達成することができる。
【０１０６】
ここで、前記の全ての再配列動作を用いてデータバッファ（５）のアドレスデータをCAM（６）の内部にライトできなければ、現在テストしたチップはリペアが不可能な（unrepairable）チップになる。
【０１０７】
図１２は、リペア解析プロセス状態（Ｓ４）で行われる動作を示すフローチャートである。
【０１０８】
ここに示されたようなフローチャートに従いデータバッファ（５）のデータをCAM（６）にライトする。
【０１０９】
第１に、単位エントリー貯蔵部（１１ａ−１１ｄ）中で空いている単位エントリー貯蔵部（１１ａ−１１ｄ）（即ち、メインエントリー貯蔵所（１２）及びそれに伴うサブエントリー貯蔵所（１３ａ−１３ｄ））があれば、空いている単位エントリー貯蔵部（１１ａ−１１ｄ）にデータバッファ（５）のデータを貯蔵する（Ｓ１１）。
【０１１０】
ここで、単位エントリー貯蔵部（１１ａ−１１ｄ）中で空いているか否かはメイン状態貯蔵所（１４）、及びサブ状態貯蔵所（１５ａ−１５ｄ）に貯蔵された状態フラグを用いて判断することになる。
【０１１１】
第２に、単位エントリー貯蔵部（１１ｅ−１１ｈ）のメインエントリー貯蔵所（１２）等とデータバッファ（５）のカラムフェイルアドレスデータ等FADと比較し同じデータがあれば、データバッファ（５）のローフェイルアドレスデータFADをその同じデータが貯蔵された単位エントリー貯蔵部（１１ｅ−１１ｈ）のメインエントリー貯蔵所（１２）に該当する、サブエントリー貯蔵所（１３ａ−１３ｄ）に貯蔵することになる（Ｓ１２）。
【０１１２】
このとき、データバッファ（５）のカラムフェイルアドレスデータFADが複数個あれば、その個数ほど前記の第２の動作（Ｓ１２）を繰り返すことになる。
【０１１３】
CAM（６）の機能部（１０）で、データ比較部（１７ａ−１７ｈ）でデータバッファ（５）に貯蔵されたカラムフェイルアドレスデータFADと、単位エントリー貯蔵部（１１ｅ−１１ｈ）のメインエントリー貯蔵所（１２）に貯蔵されたデータを比較する。
【０１１４】
このとき、単位エントリー貯蔵部（１１ｅ−１１ｈ）の選択はアドレスADD＜５：３＞をデコーディング部（９）でデコーディングした選択信号BS＜７：０＞に従い制御される。
【０１１５】
さらに、アドレスADD＜２：０＞を用いて現在比較されているデータがメインエントリー貯蔵所（１２）に貯蔵されたデータであるか、又はサブエントリー貯蔵所（１３ａ−１３ｄ）に貯蔵されたデータであるか否かを判断して出力することになる。
【０１１６】
次いで、データ位置状態比較部（１８）は前記の動作による比較データCOMP＜３９：０＞を参照し、制御部（７）にアドレス番号ADDNO＜２：０＞、アドレス生成データADDGEN＜５：０＞及びデータレジスターDATAREG＜１９：０＞を出力し、データ比較部（１７ａ−１７ｈ）の比較結果同じデータのある場合、ライト命令WRを出力し該当する単位エントリー貯蔵部（１１ｅ−１１ｈ）のメインエントリー貯蔵所（１２）に対するサブエントリー貯蔵所（１３ａ−１３ｄ）に貯蔵することになる。
【０１１７】
第３に、前記の第１の動作Ｓ１１と第２の動作Ｓ１２を行いデータバッファ（５）のアドレスデータをCAM（６）に全て貯蔵できなければ、単位エントリー貯蔵部（１１ｅ−１１ｈ）で各メインエントリー貯蔵所（１２）に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）の個数（ここで、個数は状態貯蔵所（１４、１５ａ−１５ｄ）の有効状態フラグが貯蔵されている状態貯蔵所（１４、１５ａ−１５ｄ）の個数である）と、データバッファ（５）内のカラムフェイルアドレスデータFADの個数とを比較する（Ｓ１３）。
【０１１８】
先ず、特定のメインエントリー貯蔵所（１２）に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）の個数が、データバッファ（５）に貯蔵されたカラムフェイルアドレスデータFADの個数より多ければ、単位エントリー貯蔵部（１１ｅ−１１ｈ）の空いているメインエントリー貯蔵所（１２）にデータバッファ（５）のカラムフェイルアドレスデータFADをライトする（Ｓ１４）。
【０１１９】
しかし、データバッファ（５）のカラムアドレスデータをCAM（６）内部の単位エントリー貯蔵部（１１ｅ−１１ｈ）の空いているメインエントリー貯蔵所（１２）に全てライトできなければ、CAM（６）内部の単位エントリー貯蔵部（１１ａ−１１ｈ）のデータ等を再配列し（Ｓ１５）、前記の第１のＳ１１及び第２の動作Ｓ１２を再び行う。
【０１２０】
一方、特定のメインエントリー貯蔵所（１２）に該当するサブエントリー貯蔵所（１３ａ−１３ｄ）の個数が、データバッファ（５）内のカラムフェイルアドレスデータFADの個数より少なければ、データ再配列（data rearrangement）により、効率的にCAM（６）内部の貯蔵空間を再配列する（Ｓ１５）。その理由は、ローヒューズを用いてもカラムフェイルが多く発生したカラムリペアラインを用いなければならないからである。
【０１２１】
次いで、再配列動作Ｓ１５が完了すれば前記の第１の動作Ｓ１１及び第２の動作Ｓ１２を行うことになる。
【０１２２】
前記の全ての動作Ｓ１１、Ｓ１２及びＳ１４でデータバッファ（５）の全てのデータをCAM（６）にライトしたのであれば、スタンバイ状態Ｓ１０に戻る。
【０１２３】
本発明はスペアローとスペアカラムの個数が四つであるため、任意の何番目ローで五つ以上のフェイルセルが発生する場合、任意の何番目のローは四つのスペアカラムを用いて取り替えることができないため、必ずスペアローを用いて取り替えなければならない。
【０１２４】
さらに、任意の何番目のカラムで五つ以上のフェイルセルが発生する場合、任意の何番目のカラムは四つのスペアローを用いて取り替えることができないため、必ずスペアカラムを用いて取り替えなければならない。
【０１２５】
したがって、一つのローやカラムで五つ以上のフェイルセルが発生する場合、テストが進行中であるローやカラムアドレスのみリペア解析過程に必要であり、四つ以下のフェイルセルが発生した場合、次のテスト結果に従い発生するフェイルセルの位置によりスペアロー又はスペアカラムに取り替えるか否かが決定されるため、臨時バッファ部（４）の臨時バッファ等（２３、２４）は、現在テスト中であるロー（又はカラム）のアドレスを貯蔵する一つのメインレジスター（２８）と、四つ以下のフェイルセルのアドレスを貯蔵する四つのサブレジスター（２９）を含む。
【０１２６】
メモリ部（３）の一つのロー又はカラムをテストするとき、数百クロックのサイクルが所要されるため、テストと同時にリペア解析を進めるため第４のローのテストを行いながら発生するフェイルセルのアドレスを第１の臨時バッファ（３１）に貯蔵し、第３のローで発生したフェイルセルのアドレスが貯蔵された第２の臨時バッファ（３２）のデータをデータバッファ（５）に伝送し、第４のローをテストするクロックサイクルの間、第３のローのフェイルセルのアドレスを処理するリペア解析サイクルを確保することができる。
【０１２７】
次いで、第５のローをテストし発生したフェイルセルのアドレスを第２の臨時バッファ（３２）に貯蔵する間、第１の臨時バッファ（３１）に貯蔵された第４のローで見出されたフェイルセルのアドレスをリペア解析処理し、テストとリペア解析を同時に行うことによりリアルタイムでリペア解析を行うことができる。
【０１２８】
即ち、一つの臨時バッファ（３１又は３２）がテスト部（１）からフェイルセルのフェイルアドレスデータ（FAD）が入力される間、他の臨時バッファ（３２又は３１）に貯蔵された以前のテスト結果であるフェイルアドレスデータFADをデータバッファ（５）に伝送し、テストを行いながらリペア解析を同時に進めることができる。
【０１２９】
【発明の効果】
以上で検討してみたように、本発明はメモリテストとリペア解析を同時に行うことができるためテスト及びリペア解析時間を短縮することができ、リペア解析動作でCAMに貯蔵されるデータを再配列動作を行いローとカラムデータを移動、交換することができるため、半導体メモリ装置の収率を向上させることができるという効果がある。
【０１３０】
併せて、本発明の好ましい実施例は例示の目的のためのものであり、当業者であれば、前記の特許請求範囲に示した技術的思想と範囲を基に、多様な修正、変更、取替及び付加が可能なはずであり、このような修正・変更等も前記の特許請求範囲に属するものである。
【図面の簡単な説明】
【図１】本発明に係るリペア解析を行う半導体メモリ装置の構成を示すブロック図である。
【図２】図１のブロック図のうちのCAMを示す詳細なブロック図である。
【図３】図２のブロック図のうちの単位エントリー貯蔵部を示す詳細なブロック図である。
【図４】図２のブロック図のうちのデータ比較部を示す詳細なブロック図である。
【図５】図４のブロック図のうちの比較データ出力部を示す詳細な回路図である。
【図６】図２のブロック図のうちのデータ位置状態比較部を示す詳細な回路図である。
【図７ａ】図１のブロック図のうちの臨時バッファ部を示す詳細なブロック図である。
【図７ｂ】図７ａのブロック図のうちの臨時バッファを示す詳細なブロック図である。
【図８】図１のブロック図に従いリペア解析動作が行われるフローチャートである。
【図９】図８のフローチャートのうちのエントリー収集状態の一例であり、単位エントリー貯蔵部を整える方法を示す概念図である。
【図１０ａ】図８のフローチャートのうちのエントリー収集状態の再配列の一例であり、データ移動動作を示す概念図である。
【図１０ｂ】図８のフローチャートのうちのエントリー収集状態の再配列の一例であり、データ移動動作を示す概念図である。
【図１１ａ】図８のフローチャートのうちのエントリー収集段階の再配列の一例であり、データ交換動作を示す概念図である。
【図１１ｂ】図８のフローチャートのうちのエントリー収集段階の再配列の一例であり、データ交換動作を示す概念図である。
【図１２】図８のフローチャートのうちのリペア解析プロセス状態の一例であり、データバッファのデータをCAMにライトする動作を示すフローチャートである。
【符号の説明】
１：テスト部                         ２：リペア解析部
３：メモリ部                         ４：臨時バッファ部
５：データバッファ                   ６：CAM
７：制御部                           ８：エントリー貯蔵部
９：デコーディング部                 １０：機能部
１１ａ−１１ｈ：単位エントリー貯蔵部 １２：メインエントリー貯蔵所
１３ａ−１３ｄ：臨時エントリー貯蔵所 １４：メイン状態貯蔵所
１５ａ−１５ｄ：サブ状態貯蔵所       １６：固定フラグ貯蔵所
１７ａ−１７ｈ：データ比較部         １８：データ位置状態比較部
１９、２０：マルチプレクサ           ２１：比較データ出力部
２２：データレジスター部             ２３：アドレス生成部
２４：アドレスエンコーディング部     ２５：ポイント部
２６：アドレス番号付与部             ２７：エンコーディング部
２８：決定部                         ２９：組み合わせ部
３０：番号生成部                     ３１、３２：臨時バッファ
３３：入力選択部                     ３４：出力選択部
３５：バッファ制御部                 ３６：メインレジスター
３７ａ−３７ｄ：サブレジスター
３８：有効フラグ貯蔵部
【図１】
0004348718.tif 000005
【図２】
0004348718.tif 000006
【図３】
0004348718.tif 000007
【図４】
0004348718.tif 000008
【図５】
0004348718.tif 000009
【図６】
0004348718.tif 000010
【図７ａ】
0004348718.tif 000011
【図７ｂ】
0004348718.tif 000012
【図８】
0004348718.tif 000013
【図９】
0004348718.tif 000014
【図１０ａ】
0004348718.tif 000015
【図１０ｂ】
0004348718.tif 000016
【図１１ａ】
0004348718.tif 000017
【図１１ｂ】
0004348718.tif 000018
【図１２】
0004348718.tif 000019