(57)【特許請求の範囲】
【請求項１】
半導体素子のキャパシタ製造方法において、所定の下部構造が設けられた半導体基板の上に下部電極を形成する段階と、前記下部電極の上に１次酸化タンタル膜を形成した後、プラズマ処理を行なう段階と、２次酸化タンタル膜を形成し、連続的に酸化窒化タンタル膜を形成する段階と、前記酸化窒化タンタル膜の上に上部電極を形成する段階とを含んでなることを特徴とする半導体素子のキャパシタ製造方法。
【請求項２】
前記下部電極は窒化チタン膜及びタングステン膜の積層構造であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項３】
前記下部電極は窒化チタン膜であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項４】
前記タングステン膜の代わりに窒化タングステン膜、ルテニウム膜、白金膜、イリジウム膜、酸化ルテニウム膜、酸化イリジウム膜のいずれか一つを使用することを特徴とする請求項２記載の半導体素子のキャパシタ製造方法。
【請求項５】
前記タングステン膜の表面を熱処理することを特徴とする請求項２記載の半導体素子のキャパシタ製造方法。
【請求項６】
前記熱処理は６００℃の温度で水素、窒素及びヘリウムのいずれかの雰囲気中で３０分間行なうことを特徴とする請求項５記載の半導体素子のキャパシタ製造方法。
【請求項７】
前記１次酸化タンタル膜は３３０乃至４２０℃の温度で形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項８】
前記プラズマ処理は１５０乃至４００℃の温度で行なうＮ２ＯまたはＯ２プラズマ処理であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項９】
前記プラズマ処理は酸化タンタル膜の蒸着と同一の装備でインサイチュをもって行なうことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項１０】
前記酸化窒化タンタル膜は前記２次酸化タンタル膜の蒸着の最終段階でタンタルソース供給量及び酸素量を減らしながらＮＨ３ガスを供給して全体流入量を一定に保持し、高周波によるプラズマ励起方法で形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項１１】
前記プラズマ処理は５０乃至２００Ｗの電力を１０秒乃至５分間印加して行なうことを特徴とする請求項１０記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のキャパシタ製造方法に係り、特に酸化タンタル膜を１次に形成した後、プラズマ処理を行ない、２次に酸化タンタル膜を形成する最終段階で注入されるソースを調節して酸化窒化タンタル膜を形成することにより、高い静電容量及び低い漏洩電流特性が得られる半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
２５６Ｍ ＤＲＡＭ以上素子のキャパシタの誘電体膜として酸化タンタル（Ｔａ２Ｏ５）の使用が具体化されている。酸化タンタルは既存のＤＲＡＭ製造工程においてキャパシタの誘電体膜として用いられるＯＮＯ(Oxide-Nitride-Oxide)膜より誘電率が５倍程大きいので、高集積度の要求されるＤＲＡＭ製造工程でキャパシタの誘電体膜物質として脚光を浴びている。また、Ｔａ２Ｏ５はＣＶＤ工程を用いてステップカバレッジを得ることができ、後続の熱処理工程によって誘電特性に優れ且つ漏洩電流の小さい膜に具現されることができる。特に、下部電極としてタングステンを用いて酸化タンタル膜を誘電体膜として用いるキャパシタの有効酸化膜の膜厚を１７Åまで減少させようとする努力が試みられている。
【０００３】
この場合、酸化タンタル膜内の不純物を除去するために酸化雰囲気中で熱処理を行なわなければならないが、下部電極としてのタングステンが酸化されないので、高温で十分実施できない。従って、酸化タンタル膜内不純物の完全除去が難しく、このため、酸化タンタルを誘電体膜として用いるキャパシタの漏洩電流が増加するという問題点がある。また、上部電極として窒化チタン膜をＣＶＤ方法で蒸着する間に非晶質の酸化タンタル膜と窒化チタン膜とが反応してキャパシタの電気的特性を劣化させる可能性が非常に高くなる。
【０００４】
【発明が解決しようとする課題】
従って、本発明の目的は漏洩電流及び電気的特性を向上させることのできる半導体素子のキャパシタ製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するための本発明は、半導体素子のキャパシタ製造方法において、所定の下部構造が形成された半導体基板上に下部電極を形成する段階と、前記上部電極上に１次酸化タンタル膜を形成した後、プラズマ処理を行なう段階と、２次酸化タンタル膜を形成し、連続的に酸化窒化タンタル膜を形成する段階と、前記酸化窒化タンタル膜上に上部電極を形成する段階とを含んでなることを特徴とする。
【０００６】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【０００７】
図１（ａ）乃至図１（ｄ）は本発明に係る半導体素子のキャパシタ製造方法を説明するための素子の断面図である。
【０００８】
図１（ａ）を参照すると、所定の工程によって下部構造が形成された半導体基板１の上にチタン膜（Ｔｉ）１２、第１窒化チタン膜（ＴｉＮ）１３及びタングステン膜（Ｗ）１４を順次形成して下部電極を形成する。下部電極としては窒化チタン膜を単独で使用することができ、タングステンの代わりに窒化タングステン（ＷＮ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）を使用することができる。
【０００９】
タングステン膜１４の表面を６００℃の温度で水素（Ｈ２）、窒素（Ｎ２）或いはヘリウム（Ｈ２）雰囲気中で３０分間熱処理を行なう。タングステン膜の熱処理はフッ化タングステン（ＷＦ６）を用いてタングステン膜を蒸着する場合、タングステン膜内にフッ素（Ｆ）残留物が残留するが、これを除去して後続工程で蒸着される酸化タンタル膜のフッ素による損傷を防止する。熱処理工程を行なう間に雰囲気ガス中の水分及び酸素濃度を最大限抑制しなければならないが、さもなければ、熱酸化に弱いタングステン電極全体が酸化されてリフティング現象が発生する虞がある。また、タングステン膜の熱処理過程中、タングステン膜の表面に自然酸化膜（ＷＯ３）が薄く成長するが、これを除去するために、ＨＦ溶液を用いた洗浄工程を行なう。タングステン膜の表面に成長した自然酸化膜を除去しなければ、キャパシタの電気的特性を劣化させる。更に、自然酸化膜の除去にＢＯＥ溶液を使用すると、タングステン膜がエッチングされて表面が粗くなり、キャパシタの電気的特性を劣化させる。
【００１０】
図１（ｂ）を参照すると、タングステン膜１４の上部に１次酸化タンタル膜１５を形成する。１次酸化タンタル膜１５は形成しようとする酸化タンタル膜の一部をＬＰＣＶＤ法で例えば膜厚５０〜１００Åに形成する。この際、１次酸化タンタル膜１５は３３０〜４２０℃の低温度で蒸着しなければならない。酸化タンタル膜の蒸着温度が高い場合、下部タングステン膜１４の表面にＷＯ３膜が形成され、キャパシタの有効酸化膜の膜厚を増加させ、漏洩電流特性を劣化させる。また、酸化タンタル膜は気相状態のタンタルエチラート（Ｔａ（ＯＣ２Ｈ５）５）と反応ガスとして酸素またはＮ２Ｏを反応炉に流入して圧力１００ｍＴｏｒｒ〜５Ｔｏｒｒで蒸着する。１次酸化タンタル膜１５をＮ２ＯまたはＯ２プラズマ処理を温度１５０〜４００℃で行なう。ＬＰＣＶＤ法で酸化タンタル膜を蒸着する場合、膜内の炭素及び酸素欠陥が存在してキャパシタ漏洩電流の原因となり、プラズマ処理は酸化タンタル薄膜内に存在する欠陥を除去するために行なう。更に、プラズマ処理を酸化タンタル膜の蒸着と同一の装備でインサイチュをもって行なうと、大気露出による汚染から生ずる特性劣化を防止することができる。全体酸化タンタル膜の残りの厚さだけ２次酸化タンタル膜１６を形成する。２次酸化タンタル膜１６はＬＰＣＶＤ法で蒸着し、蒸着の最終段階でタンタルソース供給量及び酸素量を減らしながら、ＮＨ３ガスを供給して全体流入量を一定に維持すると共に、高周波によるプラズマ励起方法で２次酸化タンタル膜１６の上部に酸化窒化タンタル膜１７を形成する。酸化窒化タンタル膜１７は後続の高温熱処理による酸化タンタル膜の結晶化を酸素雰囲気中で十分実施できないため、キャパシタの形成後、熱工程または窒化チタン膜の蒸着時に酸化タンタル膜と上部に蒸着される窒化チタン膜との反応を遮断するためのバッファ層の役割を果たす。この際、５０〜２００Ｗの電力を１０秒〜５分程印加してプラズマ処理を行う。
【００１１】
図１（ｃ）を参照すると、酸化タンタル膜（１５及び１６）及び酸化窒化タンタル膜１７をプラズマ処理する。一般に、酸化タンタル膜内の欠陥を除去するための後続工程として酸素またはＮ２Ｏプラズマ処理、ＵＶ／Ｏ３処理を行なう。しかし、この場合、酸化タンタル膜の表面近傍の一定厚さまでのみプラズマ処理（またはＵＶ／Ｏ３処理）による膜質改善の効果があるので、界面に近接する酸化タンタル膜の内部は膜質の改善効果を期待し難い。全体上部面にＴｉＣｌ４ガスを６００℃以下の温度で熱分解して第２窒化チタン膜１８を形成した後、ポリシリコン膜１９を形成して上部電極を形成する。
【００１２】
【発明の効果】
上述したように、本発明によれば、キャパシタの誘電体膜として酸化タンタル膜を１次に形成した後プラズマ処理を行ない、２次に酸化タンタル膜を形成する最終段階で注入されるソースを調節して酸化窒化タンタル膜を形成することにより、高い静電容量及び低い漏洩電流特性を得ることができる。
【図面の簡単な説明】
【図１】図１（ａ）乃至図１（ｃ）は本発明に係る半導体素子のキャパシタ製造方法を説明するための素子の断面図である。
【符号の説明】
１１  半導体基板
１２  チタン膜
１３  第１窒化チタン膜
１４  タングステン膜
１５  １次酸化タンタル膜
１６  ２次酸化タンタル膜
１７  酸化窒化タンタル膜
１８  第２窒化チタン膜
１９  ポリシリコン膜
【図１】
0004233735.tif 000002