(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたソース・ドレイン領域、ゲート電極及び素子分離領域からなるトランジスタ部、当該半導体基板上に形成された絶縁膜、当該絶縁膜上に下部電極、容量絶縁膜及び上部電極が順に積層された容量素子構造、及び前記ソース・ドレイン領域と前記下部電極とを接続するコンタクトプラグを有するメモリセルを複数個備えるアレイ領域と、同一列のメモリセルのトランジスタ部の一端側に共通に接続された複数本のビット線と、同一行のメモリセルのトランジスタ部のゲート電極に共通に接続された複数本のワード線とを有する半導体装置の製造方法において、前記容量素子構造を形成する工程は、前記下部電極となる第１の導電層を前記絶縁膜上に形成した後、同一の行に属する複数のメモリセルの間に位置する島状領域について前記第１の導電層を除去しつつ他の領域については前記第１の導電層を残存させる工程と、前記残存させる工程を行ったのち、前記絶縁膜及び第１の導電層上に前記容量絶縁膜となる強誘電体薄膜及び前記上部電極となる第２の導電膜を形成する工程と、前記第２の導電膜と前記強誘電体薄膜と前記第１の導電層とを前記島状領域とは異なる領域であって、前記行方向に延在する帯状領域について、除去することにより、分離加工して、それぞれが行方向に延在する複数の帯形状の第２の導電膜と、それぞれが行方向に延在する複数の帯形状の前記強誘電体薄膜と、それぞれがメモリセル毎に分離形成された前記第１の導電層とを形成する工程とを有し、前記帯形状の第２の導電膜の、前記容量素子構造に対応する部分を、前記上部電極とし、前記メモリセル毎に分離形成された前記第１の導電層をそれぞれ前記下部電極とすることを特徴とする半導体装置の製造方法。
【請求項２】
前記上部電極の前記列方向に沿っての長さと、前記下部電極の前記列方向に沿っての長さとが等しいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記下部電極は四角形であり、その向かい合う２辺は前記残存させる工程によって形成され、他の２辺は前記形成する工程によって形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記下部電極の前記他の２辺は、前記強誘電体薄膜及び前記上部電極と略面一の加工面をなすように形成されることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に半導体基板上に形成された記憶を保持するための強誘電体容量素子とスイッチングトランジスタとによりメモリセルが構成される強誘電体メモリの製造方法に関するものである。
【０００２】
【従来の技術】
近年、強誘電体を利用した強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が活発に研究開発されている。
この強誘電体メモリは、電圧を加えることによって物質内の自発分極の方向を自由に変化させ、電圧をかけなくてもその分極方向を持続させることのできる誘電体を記憶素子として用いた不揮発メモリである。
【０００３】
以下、強誘電体メモリの従来の構造及び製造方法を図面を参照して説明する。
図４は、従来技術１として、従来の強誘電体メモリの構造及び製造方法を示す断面図である。
図４（ｃ）に示すように、従来技術１の強誘電体メモリは、半導体基板上に形成されたソース・ドレイン領域、ゲート電極及び素子分離領域からなるトランジスタ部と、ソース・ドレイン領域に接続するコンタクトプラグを有する絶縁膜が前記半導体基板上に形成されている。
その絶縁膜上には、前記コンタクトプラグと接続する態様で下部電極、強誘電体薄膜及び上部電極が順に積層されてなる容量素子部とを複数個集めてアレイ領域をなすメモリセルが形成されている。
また、同一列のメモリセルのトランジスタ部の一端側に共通に接続された複数本のビット線、同一行のメモリセルのトランジスタのゲートに共通に接続された複数本のワード線及び同一行のメモリセルの容量素子に共通に接続された複数本のプレート線が形成されている。
【０００４】
また、この強誘電体メモリの製造は、以下の工程で行われる。
（ｉ）ソース・ドレイン領域、ゲート電極及び素子分離領域からなるトランジスタ部を半導体基板上にアレイ状に形成する工程
（ｉｉ）その半導体基板上に絶縁膜を形成する工程
（ｉｉｉ）同一列のメモリセルのトランジスタ部の一端側に共通に接続された複数本のビット線を形成する工程
（ｉｖ）同一行のメモリセルのトランジスタ部のゲート電極に共通に接続された複数本のワード線（図示せず）を形成する工程
（ｖ）絶縁膜上に下部電極膜、強誘電体薄膜及び上部電極膜を順に積層し（図４（ａ））、下部電極、強誘電体薄膜及び上部電極を分離形成して容量素子部を形成する工程（図４（ｂ））
（ｖｉ）前記ソース・ドレイン領域と下部電極とを接続するコンタクトプラグを絶縁膜に形成する工程
（ｖｉｉ）前記トランジスタ部及び容量素子部を複数個集めてアレイ領域をなすメモリセルを形成する工程
（ｖｉｉｉ）同一行のメモリセルの容量素子に共通に接続された複数本のプレート線を形成する工程
とから図４（ｃ）に示す強誘電体メモリが形成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の強誘電体薄膜を製造するにあっては、次に説明するようなエッチング加工に伴う問題点があった。
【０００６】
前述したように、強誘電体メモリの従来の製造（加工）方法は、まず図４（ａ）に示すように、半導体基板上に素子分離領域、ソース・ドレイン領域、ゲート電極等を形成した後、図４（ｂ）に示すように、層間絶縁膜を堆積しコンタクトプラグを形成した上に、下部電極膜、強誘電体薄膜及び上部電極膜を順次成膜する。
その後、ドライエッチングによって、上部電極から下部電極膜まで切断することによって図４（ｃ）に示すような分離を行っていた。
【０００７】
前記下部電極としては、Ｐｔ、Ｉｒ、Ｒｕ等の貴金属やこれらの酸化物が用いられることが多く、これらの物質の反応性エッチングが難しいため、ミリングによる下部電極エッチングが一般的に行われる。
そして、下部電極膜をエッチングするときは、強誘電体薄膜の端面が露出した状態で行うことになる。
しかし、図４（ｂ）までの工程の後、垂直にエッチングを進めて行った場合、下部電極膜のエッチング時にミリングによる下部電極膜のエッチング残査が生じ、これが強誘電体薄膜の露出した端面に付着して容量ショートの原因となることが指摘されている。
【０００８】
そこで、図４（ｂ）までの工程後のエッチング方法として、エッチング部にテーパを付けて強誘電体薄膜の端部をスパッタしながらエッチングすることにより容量ショートを避ける方法が一般的に用いられている。
しかし、この方法では、強誘電体薄膜の端部には大きなエッチングダメージが入る。
容量面積が小さくなると、このダメージ部の容量面積全体に対する比率が増えるため、エッチングによる容量の劣化が深刻な問題となる。
また、テーパを設けてエッチングを行うため微細化には向かない。
このように、従来技術１の製造方法においては、下部電極、強誘電体薄膜及び上部電極を分離加工する際に四側面を加工するわけであるが、特に強誘電体薄膜の四側面に加工する際のダメージが顕著であると、キャパシタ特性が低下する恐れがあった。
【０００９】
ここで、特開平１１−３１７５００号（従来技術２）によれば、図５（ａ）に示すように、先に下部電極膜をエッチングして所定形状の下部電極を形成した後、図５（ｂ）に示すように強誘電体薄膜及び上部電極膜を成膜し、上部電極膜のみエッチング除去して所定形状の上部電極とする方法を提案している。
このような構造にすれば、図５（ｃ）に示したような強誘電体薄膜の端部のエッチングが不要となるため、先に述べた強誘電体薄膜の端部でのエッチングダメージを防ぐことができる。
また、上部電極をプレート線として加工することが可能であり、従来のように上部電極上にさらにプレート線を配する必要が無く、製造コストの低減を図ることができる。
さらに、プレート線形成時に誘起される強誘電体薄膜の劣化を最小にするという効果が得られる。また、エッチング時にテーパを設ける必要が無く、微細化に向いているという特長がある。
【００１０】
しかしこの方法でも、強誘電体薄膜の形成をゾルゲル法、スパッタ法によって行う限り、６００℃以上の高い結晶化温度が必要である。
このような高い温度を用いると、電極以外の絶縁膜露出部分で、強誘電体薄膜を構成している金属と絶縁膜が反応し、先に分離した下部電極間が絶縁不良を起こすという問題点が生じる。
また、金属は、絶縁膜中を拡散し、トランジスタ部の特性を著しく劣化させるという問題が生じる。
すなわち、この従来技術２においては、下部電極が存在しない絶縁膜上では強誘電体薄膜の結晶成長が十分でなく、それが下部電極周辺での結晶成長の阻害を招き、結果としてキャパシタ特性が低下する恐れがあった。
【００１１】
本発明は、以上の従来技術における問題に鑑みてなされたものであり、キャパシタ特性を低下させることなく有効に機能する容量素子部を備えた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記課題を解決する本発明の半導体装置の製造方法は、半導体基板上に形成されたソース・ドレイン領域、ゲート電極及び素子分離領域からなるトランジスタ部、当該半導体基板上に形成された絶縁膜、当該絶縁膜上に下部電極、容量絶縁膜及び上部電極が順に積層された容量素子構造、及び前記ソース・ドレイン領域と前記下部電極とを接続するコンタクトプラグを有するメモリセルを複数個備えるアレイ領域と、同一列のメモリセルのトランジスタ部の一端側に共通に接続された複数本のビット線と、同一行のメモリセルのトランジスタ部のゲート電極に共通に接続された複数本のワード線とを有する半導体装置の製造方法において、前記容量素子構造を形成する工程は、前記下部電極となる第１の導電層を前記絶縁膜上に形成した後、同一の行に属する複数のメモリセルの間に位置する島状領域について前記第１の導電層を除去しつつ他の領域については前記第１の導電層を残存させる工程と、前記残存させる工程を行ったのち、前記絶縁膜及び第１の導電層上に前記容量絶縁膜となる強誘電体薄膜及び前記上部電極となる第２の導電膜を形成する工程と、前記第２の導電膜と前記強誘電体薄膜と前記第１の導電層とを前記島状領域とは異なる領域であって、前記行方向に延在する帯状領域について、除去することにより、分離加工して、それぞれが行方向に延在する複数の帯形状の第２の導電膜と、それぞれが行方向に延在する複数の帯形状の前記強誘電体薄膜と、それぞれがメモリセル毎に分離形成された前記第１の導電層とを形成する工程とを有し、前記帯形状の第２の導電膜の、前記容量素子構造に対応する部分を、前記上部電極とし、前記メモリセル毎に分離形成された前記第１の導電層をそれぞれ前記下部電極とすることを特徴とする。
【００１３】
係る方法を採用することによって、分離形成された各メモリセルの下部電極の４側面のうち、ビット線に平行な２側面が予め形成されているため、下部電極の分離形成時における物理的な加工ダメージを低減させることができる。
また、強誘電体薄膜を成膜する下地となる領域が下部電極を個々に分離形成する構造に比べて下部電極の占める割合が大きくなり、強誘電体薄膜の結晶成長を阻害することなく、安定した成膜を行うことができる。
すなわち、下部電極の分離形成が健全になされることと、強誘電体薄膜の良好な結晶成長とによって容量素子部のキャパシタ特性を有効に維持することができ、結果として良好な半導体装置を提供することができる。
ここで、前記「プレート線方向に下部電極を分離する領域」とは、例えば前記絶縁膜上全体に形成された下部電極膜をプレート線方向に並んだ島形状にエッチングし、絶縁膜を露出させた領域を指すものである。
また、この領域は上部電極を形成する工程において、プレート線に平行な方向に切断することによって、各下部電極がそれぞれ対応するコンタクトを有するアレイ状に形成されるように設定される。
【００１４】
前記上部電極の前記列方向に沿っての長さと、前記下部電極の前記列方向に沿っての長さとが等しい様にすることが望ましい。
【００１５】
係る方法を採用することによって、分離形成された各メモリセルの下部電極の４側面のうち、ビット線に平行な２側面が予め形成されているため、下部電極の分離形成時における物理的な加工ダメージを低減させることができる。
また、強誘電体薄膜を成膜する下地となる領域が下部電極を個々に分離形成する構造に比べて下部電極の占める割合が大きくなり、強誘電体薄膜の結晶成長を阻害することなく、安定した成膜を行うことができる。
すなわち、下部電極の分離形成が健全になされることと、強誘電体薄膜の良好な結晶成長とによって容量素子部のキャパシタ特性を有効に維持することができ、結果として良好な半導体装置を提供することができる。
【００１６】
前記下部電極は四角形であり、その向かい合う２辺は前記残存させる工程によって形成され、他の２辺は前記形成する工程によって形成される様にしてもよい。
【００１７】
係る方法を採用することによって、下部電極の分離形成が健全になされることと、強誘電体薄膜の良好な結晶成長とによって容量素子部のキャパシタ特性を有効に維持することができ、結果として良好な半導体装置を提供することができる。
【００１８】
前記前記下部電極の前記他の２辺は、前記強誘電体薄膜及び前記上部電極と略面一の加工面をなすように形成することができる。
【００１９】
係る方法を採用することによって、下部電極の分離形成が健全になされることと、強誘電体薄膜の良好な結晶成長とによって容量素子部のキャパシタ特性を有効に維持することができ、結果として良好な半導体装置を提供することができる。
【発明の実施の形態】
【００２０】
本発明の一実施の形態を図を参照して説明する。
図１は、本発明に係る半導体装置の製造方法の一実施の形態を示す平面図であり、特に容量素子部の形成に関して絶縁膜上の構成を示す平面図である。
また、図２は、本発明に係る半導体装置の製造方法の一実施の形態を示す断面図であり、特に容量素子部の形成に関して示す図１の断面図（図２（ａ）は図１（ａ）のＡ−Ａ断面図、図２（ｂ）は図１（ｂ）のＢ−Ｂ断面図）である。
まず、本発明に係る半導体装置は、半導体基板１上にソース・ドレイン領域、ゲート電極５及び素子分離領域からなるトランジスタ部を複数個集めてアレイ状に形成する。
その後、半導体基板１上に絶縁膜３を形成し、その絶縁膜３の上面から前記ソース・ドレイン領域に到達するように開口部を形成し、金属等よりなる配線材料を埋設してコンタクトプラグ６を形成する。
その後、同一列のメモリセルのトランジスタ部の一端側に共通に接続された複数本のビット線４を形成する工程と、同一行のメモリセルのトランジスタ部のゲート電極５に共通に接続された複数本のワード線（図示せず）を形成する工程を行う。
【００２１】
（容量素子部の形成）
図１（ａ）は、本発明に係る半導体装置の製造過程において絶縁膜を形成した状態の平面図であり、この図１（ａ）のＡ−Ａ断面図が図２（ａ）である。
まず、図２（ａ）に示すように絶縁膜上に下部電極膜を成膜する。
成膜された下部電極膜は、図１（ａ）に示すようにエッチング処理によって、コンタクトプラグ６上に、かつビット線４に平行な帯形状となるように、複数の下部電極７を並列に形成する。
ここで、前記「ビット線に平行な帯形状に」とは、すなわちビット線４が走査している方向と同じ方向に下部電極７が帯形状をなして形成されることを意味する。
その後、図２（ｂ）に示すように、下部電極７及び絶縁膜３上に強誘電体薄膜８及び上部電極膜を順に積層し、前記ビット線４と直交する方向に下部電極７、強誘電体薄膜８及び上部電極膜（プレート線）を図１（ｂ）及び図２（ｃ）に示す分離形成の境界線でエッチング処理による分離形成を行う。
すなわち、各下部電極７の四側面は、ワード線に対して交差方向の予め形成された対向する二側面と、強誘電体薄膜８及び上部電極９と略面一の加工面をなす二側面とからなる構造となる。
このような製造工程を行うことにより、強誘電体薄膜８は、二側面にのみエッチング加工が施されるため、従来の製造方法に比べ、端部へのエッチングダメージを大幅に軽減できる。
【００２２】
本発明者の検討では、下部電極７の材料を用いて下部電極膜を広い面積で成膜した後に、その上に強誘電体薄膜８を形成すると容易に結晶化が起こるのに対して、絶縁膜３上では結晶化が起こりにくい。
【００２３】
金属酸化物誘電体膜の気相成長方法においては電極上で結晶核を形成することが重要である。
すなわち、成長の初期段階で結晶核が生じないと、その後の結晶成長は起こらない。
成長の初期段階では、有機金属原料ガスは下部電極上で反応分解するが、下部電極材料には特定の有機金属ガス分解に対して強い触媒作用があり、特定の有機金属ガスが成膜に寄与する活性種に分解する反応を促進する働きがあると考えられる。
絶縁膜にはこのような触媒作用が乏しく、特定の有機金属ガスの活性種が激減する。
これは、下部電極７の面積が小さくなったときも同様で、核形成に必要な元素組成が微細な電極上で得られないので結晶化が妨げられる。
そして、下部電極７の表面が強誘電体薄膜８によって覆われてしまうと、触媒作用はなくなり、組成は容量膜上での原料ガスの分解効率によって支配される。
このため、微細化された下部電極７上に金属酸化物誘電体を成膜しようとすると、アレイの中央部では結晶化が進みやすいのに対して、下部電極７アレイ周辺の下部電極７上では特に結晶化が起こりにくい。
【００２４】
本発明の要旨はこのように、（ａ）絶縁膜３上に、前記下部電極７をビット線４に平行な帯状で形成し、（ｂ）その後、形成された下部電極７上に前記強誘電体薄膜８及び上部電極膜を形成し、（ｃ）その後に上部電極９と強誘電体薄膜８と下部電極７をビット線４に直交した方向の帯状に加工する点にある。
また、本発明の半導体装置の容量素子部２の構造は、各下部電極７は、ビット線４が形成された方向と平行に予め分離形成された面と強誘電体薄膜８及び上部電極９と略面一の加工面とを有する。
従って、この要旨を満たす限り、下部電極７は種々の形状をとることが可能であり、次に示すいくつかのパターン例に限らず、本発明の上記要旨を満たす限り本発明に含まれるものである。
【００２５】
図３は、本発明に係る半導体装置及びその製造方法の他の実施の形態として、容量素子を形成する際の、所定の材料で形成された下部電極膜をエッチングして所定のパターンの下部電極を形成した段階を示す図である。
【００２６】
図３（ａ）は、帯形状に並列形成された複数の下部電極のそれぞれの一部を屈曲させた構造としたものである。
この下部電極７の屈曲部７ａは、並列形成された複数の下部電極７相互の間隔が一定となるように設けられることが望ましく、この屈曲部７ａが複数形成されることがさらに望ましい。
このように、各下部電極７の少なくとも一部に屈曲部７ａが形成されることにより、絶縁膜３上の下部電極７の形成領域が拡大し、その上に成膜される強誘電体薄膜８の結晶成長を良好にし、結果として下部電極７周辺の結晶成長をも向上させる。
また、図３（ｂ）に示すように、下部電極７で覆われた領域を拡大させるという目的で、下部電極７成膜後、係る下部電極７をプレート線方向に並んだ島形状の部分のみエッチングし、絶縁膜を露出させた領域（下部電極７未形成領域）を形成してもよい。
このような領域を形成することによって極めて有効な効果が得られる。
ここで、前記下部電極７未形成領域とは、前記「プレート線方向に下部電極を分離する領域」と同一のものであり、その形成方法及び形成箇所は前述の通りである。
すなわち、ビット線方向に隣接する下部電極７未形成領域が相互に接続されれば、本発明の一実施の形態における「帯形状をなす下部電極」と同様の構造となるわけである。
【００２７】
また、本発明において、下部電極７は、単層膜または多層膜のどちらでも取りうるが、実際の半導体装置においては、種々の理由により多層膜である場合が多い。
どちらの場合でも、下部電極７の表面層（金属酸化物誘電体膜を形成する面）が、有機金属材料を用いた気相成長の際に化学的に触媒として働きうる導電材料で形成されていればよい。
このような導電材料としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｔｉ、Ｗ等の高融点金属、その酸化物およびその窒化物等を挙げることができる。
具体的にはＰｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２、ＴｉＮ、ＷＮが好ましく、特にＰｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２が好ましい。
【００２８】
多層構造としたときの下地層は、適宜選ぶことができるが、Ｐｔの下地が、Ｔｉの上にＴｉＮ積層したＰｔ／ＴｉＮ／Ｔｉ構造の場合、ＴｉＮがＴｉの拡散を抑えるバリアとして働く。
さらに、この構造は、ＴｉＮが高度に配向した結晶構造をとるため、Ｐｔも配向するが、金属酸化物誘電体膜も配向しやすく、さらに結晶性も良いといった利点がある。
コンタクトプラグ内にはＷも通常用いられており、さきの構造のさらに下層にＷ層を設けたＰｔ／ＴｉＮ／Ｔｉ／Ｗ構造も、本発明の下部電極として好適に用いることができる。
【００２９】
加えて、本発明で強誘電体薄膜８として用いられるＡＢＯ３で表されるペロブスカイト型の金属酸化物誘電体としては、ＳＴＯ〔ＳｒＴｉＯ３〕、ＢＴＯ〔ＢａＴｉＯ３〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ３〕、ＰＴＯ〔ＰｂＴｉＯ３〕、ＰＬＴ〔（Ｐｂ，Ｌａ）ＴｉＯ３〕、ＰＺＴ〔Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３〕、ＰＬＺＴ〔（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３〕、ＰＮｂＴ〔（Ｐｂ，Ｎｂ）ＴｉＯ３〕、ＰＮｂＺＴ〔（Ｐｂ，Ｎｂ）（Ｚｒ，Ｔｉ）Ｏ３〕、およびこれらの金属酸化物中にＺｒが含まれる場合にはＺｒをＨｆ、ＭｎまたはＮｉの少なくとも１種によって置き換えた金属酸化物等をあげることができる。
【００３０】
この中でも、Ａ元素としてＰｂを含むものが好ましく、特にＰＴＯ、ＰＬＴ、ＰＬＺＴ、ＰＮｂＴ、ＰＮｂＺＴ、およびこれらの中でＺｒが含まれる場合にＺｒをＨｆ、ＭｎまたはＮｉの少なくとも１種によって置き換えた金属酸化物が好ましい。
【００３１】
【発明の効果】
以上説明したように本発明によれば、強誘電体薄膜に対する加工ダメージを低減する製造方法を採用したので、キャパシタ特性を低下させることなく信頼性に優れた容量素子を有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の一実施の形態における半導体基板の上面を示す図である。
【図２】本発明に係る半導体装置の製造方法の一実施の形態を示す断面図である。
【図３】本発明に係る半導体装置及びその製造方法の他の実施の形態における半導体基板上の下部電極の構成を示す図である。
【図４】半導体装置の従来の製造方法を示す断面図である。
【図５】半導体装置の従来の製造方法を示す断面図である。
【符号の説明】
１．半導体基板
２．容量素子部
３．絶縁膜
４．ビット線
５．ゲート電極
６．コンタクトプラグ
７．下部電極
８．強誘電体薄膜
９．上部電極
【図１】
0004383021.tif 000002
【図２】
0004383021.tif 000003
【図３】
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【図４】
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【図５】
0004383021.tif 000006