(57)【特許請求の範囲】
【請求項１】
半導体材料上に設けられた構造の電荷検出半導体素子であって、
前記電荷検出半導体素子は、
トランジスタゲートを有するＭＯＳ電界効果トランジスタと、キャパシタゲートを有するＭＯＳキャパシタとを含む不揮発性記憶セルと、
前記キャパシタゲートと作動的に接続されるアンテナと、
前記ＭＯＳ電界効果トランジスタと第一のウエルとを有する第一領域と、前記ＭＯＳキャパシタと第二のウエルとを有する第二領域とを備え、
前記第一のウエルと前記第二のウエルとは導電型が異なり、
前記アンテナに生ずる電荷が、前記記憶セルに貯蔵され、需要に応じて取り出すことができるように前記キャパシタゲートが作動的に前記トランジスタゲートに接続され、前記構造はＣＭＯＳ技術と両立するように構成されていることを特徴とする電荷検出半導体素子。
【請求項２】
前記第一のウエルはｐ-ウエルであり、前記第二のウエルはｎ-ウエルであることを特徴とする請求項１記載の電荷検出半導体素子。
【請求項３】
前記アンテナと、前記キャパシタゲートおよび前記トランジスタゲートは、
導電的に相互接続され、浮遊ゲートを形成するため特に直接接触されることを特徴とする請求項１または２記載の電荷検出半導体素子。
【請求項４】
前記ＭＯＳ電界効果トランジスタは、ＮＭＯＳ電界効果トランジスタであることを特徴とする請求項１乃至３のいずれかに記載の電荷検出半導体素子。
【請求項５】
前記ＭＯＳキャパシタは、積層されたポリシリコン／ｎウェルキャパシタであることを特徴とする請求項１乃至４のいずれかに記載の電荷検出半導体素子。
【請求項６】
制御ゲートが、ウエルまたはキャパシタのソース／ドレイン接続により形成
されることを特徴とする請求項１乃至５のいずれかに記載の電荷検出半導体素子。
【請求項７】
前記トランジスタゲートと前記キャパシタゲートは、それぞれポリシリコン板から構成されることを特徴とする請求項１乃至６のいずれかに記載の電荷検出半導体素子。
【請求項８】
前記アンテナの表面積は、前記ポリシリコン板の表面積より大きいことを特徴とする請求項７記載の電荷検出半導体素子。
【請求項９】
前記アンテナは、ポリシリコン層から構成されることを特徴とする請求項１
乃至８のいずれかに記載の電荷検出半導体素子。
【請求項１０】
前記アンテナは、金属からなることを特徴とする請求項１乃至８のいずれかに記載の電荷検出半導体素子。
【請求項１１】
前記アンテナは、接続アンテナ、特にビアアンテナとして構成されることを特徴とする請求項１乃至１０のいずれかに記載の電荷検出半導体素子。
【請求項１２】
前記アンテナはＭＯＳキャパシタ、特にＮＭＯＳキャパシタとして構成され
ることを特徴とする請求項１乃至１１のいずれかに記載の電荷検出半導体素子。
【請求項１３】
前記半導体材料が第一のレベルに配設され、その上に不揮発性記憶セルが第二のレベルに設けられ、第二のレベルの上に、トランジスタゲート、キャパシタゲート、およびアンテナまたは接地導体の接続が第三のレベルに設けられていることを特徴とする請求項１乃至１２のいずれかに記載の電荷検出半導体素子。
【請求項１４】
前記トランジスタゲートと、前記キャパシタゲートは、一つのポリシリコン
レベルに共通に接続されることを特徴とする請求項１乃至１３のいずれかに記載の電荷検出半導体素子。
【請求項１５】
半導体材料の上に設けられた構造の電荷検出半導体素子と基準半導体素子を具備するシステムにおいて、
前記電荷検出半導体素子は、
検出トランジスタゲートを有する第一のＭＯＳ電界効果トランジスタと、検出キャパシタゲートを有する第一のＭＯＳキャパシタとを有する不揮発性検出記憶セルと、作動的に前記検出キャパシタゲートに接続されるアンテナとを備え、前記検出キャパシタゲートは作動的に前記検出トランジスタゲートに接続され、
前記基準半導体素子は、
基準トランジスタゲートを有する第二のＭＯＳ電界効果トランジスタと、基準キャパシタゲートを有する第二のＭＯＳキャパシタとを有する不揮発性基準記憶セルと、作動的に前記基準キャパシタゲートに接続される接地導体とを備え、前記基準キャパシタゲートは作動的に前記基準トランジスタゲートに接続され、
且つ前記構造はＣＭＯＳ技術と両立して配設されることを特徴とするシステム。
【請求項１６】
請求項１に記載の複数の電荷検出半導体素子又は請求項１５記載のシステム
を具備するウェハー。
【請求項１７】
前記電荷検出半導体素子又はシステムは、前記ウェハーの切断レーンに配
置されていることを特徴とする請求項１６記載のウェハー。
【請求項１８】
帯電、特に前記ウェハーの処理工程中ウェハーのプラズマ誘導帯電の定性的及び定量的測定のために、請求項１記載の電荷検出半導体素子又は請求項１５記載のシステムを複数具備するウェハーの使用。
【請求項１９】
電荷の測定、特に前記ウェハーの処理工程中、前記ウェハーのプラズマ誘導電荷の測定のために、前記複数の電荷検出半導体素子が設けられ、該測定は、前記ウェハー上の領域毎及び/又は処理工程に関して選択的に行われることを特徴とする請求項１８に記載のウェハーの使用。
【請求項２０】
電荷の定性的および定量的測定、特にウェハーの処理工程中、ウェハーのプラズマ誘導電荷の測定方法において、
前記ウェハーはＣＭＯＳ形の技術を使用して製造され、
前記ウェハーには、製造中、電荷検出半導体素子と基準半導体素子とを備えるシステムが提供され、
前記電荷検出半導体素子は  検出トランジスタゲートを有する第一のＭＯＳ電界効果トランジスタと、検出キャパシタゲートを有する第一のＭＯＳキャパシタとを有する不揮発性検出記憶セルと、作動的に前記検出器キャパシタゲートに接続されているアンテナを備え、前記検出キャパシタゲートは作動的に前記検出トランジスタゲートに接続され、  
前記基準半導体素子は、基準トランジスタゲートを有する第二のＭＯＳ電界効果トランジスタと、基準キャパシタゲートを有する第二のＭＯＳキャパシタとを有する不揮発性基準記憶セルと、接地導体とを含み、該導体は作動的に前記基準キャパシタゲートに接続され、前記基準キャパシタゲートは作動的に前記基準トランジスタゲートに接続され、
且つ、前記構造はＣＭＯＳ技術により配設され、
処理工程中、前記検出キャパシタゲートは前記アンテナを介して帯電され、前記基準キャパシタゲートは帯電可能で、且つ、前記基準キャパシタゲートは接地導体を介して放電され、
前記検出キャパシタゲートの帯電は、測定により、前記基準キャパシタゲートの帯電と比較されることを特徴とする方法。
【請求項２１】
複数の電荷検出半導体素子が電荷測定のために前記ウェハー上に配置されるように前記ウェハーが製造されることを特徴とする請求項２０記載の方法。
【請求項２２】
前記測定のために、前記電荷検出半導体素子の閾値電圧が前記基準半導体素子の閾値電圧と比較されることを特徴とする請求項２０または２１記載の方法。
【請求項２３】
前記測定のために、印加された制御ゲート電位が同じ時に、前記電荷検出素子と前記基準半導体素子のドレイン電流が比較されることを特徴とする請求項２０または２１記載の方法。
【請求項２４】
ウエルにより、又は、前記検出半導体素子のキャパシタと前記基準半導体素子の各ソース／ドレイン接続により、前記制御ゲート電位が形成されることを特徴とする請求項２３記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体材料上に設けられ、トランジスタゲートを有する電界効果ＭＯＳトランジスタとキャパシタゲートを有するＭＯＳキャパシタとを含む不揮発性記憶セルを備えた電荷検出半導体素子に関する。本発明は、さらに電荷検出半導体素子および基準半導体素子を備えたシステムに関する。また、本発明は、多数の電荷検出半導体素子およびシステムのいずれか一方を備えたウェハーおよびその使用に関する。また、本発明は、ウェハー処理中のウェハーの電荷を定性的および定量的測定方法に関する。
【０００２】
【従来の技術】
ウェハーの帯電は、半導体部品の製造中に継続的に生じる現象である。これは多くの処理工程がプラズマ中で行われるか、帯電粒子を用いて行われるからである。特に、ＣＭＯＳ型技術、すなわちＣＭＯＳ、ＢＩＣＭＯＳ、または同様の技術におけるＭＯＳトランジスタの薄いゲート酸化膜は、処理工程に、例えばポリシリコン、または金属からなる導電面上にたまった電荷および派生トンネル電流によって破壊される。この帯電は、低い歩留まりの原因となる。
【０００３】
所謂アンテナ行を用いることによって歩留まりにおける、帯電の影響を現象させることが試みられている。
【０００４】
処理工程中に、ＣＨＡＲＭ(CHARging Monitors)ウェハーと呼ばれるテストウェハーが用いられ、特に多くの帯電を生じて低い歩留まりとなる処理工程および装置を識別することが行われる。
【０００５】
しかしながら、１枚または数枚のＣＨＡＲＭウェハーの測定のために製造が中断されるので、ＣＨＡＲＭウェハーを用いた処理工程の監視は、複雑で費用が高く付く。
【０００６】
特許文献１には、ｐチャネルおよびｎチャネルＭＯＳトランジスタからなる構造およびプラズマ雰囲気中におけるウェハー帯電の測定方法が開示されている。この構造は、プラズマ処理工程の前後に測定が必要となる。これは、この構造が接触されている場合にのみ可能となる。これは、この構造を備えた製品の生産の監視は、製造プロセスの終わりでのプラズマ工程に対して実際に用いることができる。
【０００７】
特許文献２には、アンテナ、ダイオード列、逆バイアス及び順バイアスされたトランジスタ、およびプラズマ雰囲気中のウェハー帯電を測定するためのストレージキャパシタを備えた構造が開示されている。最終の構造がプラズマ装置内の置かれて測定される方法が開示されている。プラズマ処理の完了後、最終状態が読み出され、プラズマ処理前のもとの状態と比較される。現在実行された工程での帯電の測定は、測定された差から得られる。装置はこの方法によって監視され得る。しかしながら、この監視は、有用な材料の製造中には実行されない。
【０００８】
上記引用した二つの公知文献に記載の方法は、多くの欠点がある。高価な製造設備が、ウェハー帯電の監視中動作できない。製造の中断は、かなり原価高になる。更に例えばCHARMウェハーのような周知の高価なテストウェハーが、監視のために要求される。
【０００９】
結局、設備はある特定の瞬間のみで検査される。しかしながら現在進行中の製造が、この間未検査状態に留まる。
【００１０】
更に特許文献１と特許文献２に記載の構造は、帯電の評価は非常に正確にはできない。特に、個々の処理工程の解析は不可能である。
【００１１】
更に上記構造は、ＣＭＯＳ技術タイプの設備がなく、ＣＭＯＳ技術タイプの回路もないので、ＣＭＯＳ製造工程と両立できない。このため、ＣＭＯＳ技術タイプの標準以外の複数の製造工程が必要になる。特許文献１に記載の構造は、２個のポリシリコンレベル（図３の４と３）を使用するので、標準ＣＭＯＳ製造方法と両立できないことが分かる。特許文献２に記載の構造は、一方ではＣＭＯＳ処理工程で規則としての２個の重畳したポリシリコンレベルで製造される高品質キャパシタ（図４ａと４ｂの４６）を使用するため、標準ＣＭＯＳ製造方法と両立できない。結局追加のポリシリコンレベルが、標準ＣＭＯＳ処理工程と比較して、また必要になる。他方フォトダイオードストリング（図４ａの４３）が、透明であるフォトダイオードの上にある層を必要としている。しかしながらこれは、標準ＣＭＯＳ処理工程の場合には必要とはしない。更にシリコン半導体は、発生する全スペクトル範囲にわたりプラズマ放射を吸収できない。ＣＭＯＳウェハーの範囲内の構造を得るためにここで記載の構造の応用は、不可能である。
【００１２】
不揮発性記憶セルは、非特許文献１、特許文献３から周知であり、それは標準ＣＭＯＳ処理工程で製造できる。しかしながらそれは、ウェハー帯電についての監視として、即ちウェハー検出装置としては適切ではない。
【００１３】
【特許文献１】
特開平１０−２８４７２６号公報
【特許文献２】
米国特許第５，９５９，３０９号明細書
【非特許文献１】
“ＥＥＰＲＯＭ−Ｓｔｕｋｔｕｒ  ｉｍ  ＣＭＯＳ−Ｔｅｃｈｎｏｌｏｇｉｅ  ｍｉｔ  ｅｉｎｅｒ  Ｐｏｌｙｓｉｌｉｃｉｕｍｅｂｅｎｅ”｛１９９８年アーヘン  シェーカー  フェアラグ著  一個のポリシリコンレベルを備えたＣＭＯＳ技術におけるＥＥＰＲＯＭ構造  ＩＳＢＮ３−８２６５−３２８９−９，（ＥＥＰＲＯＭ  Ｓｔｒｕｃｔｕｒｅ  ｉｎ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｏｎｅ  Ｐｏｌｙｃｒｙｓａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ  Ｌｅｖｅｌ  Ｓｈａｋｅｒ  Ｖｅｒｌａｇ，ＩＳＢＮ３−８２６５−３２８９−９，Ａａｃｈｅｎ  １９９８）｝
【特許文献３】
ＰＣＴ出願ＷＯ  ００／６０６７２号
【００１４】
【発明が解決しようとする課題】
本発明は、上記事情を考慮してなされたものであって、不揮発性記憶構造に基づくとともにプロセス制御モニター（ＰＣＭ）構造として動作する構造を提供することを目的とする。他の目的は、構造の使用と方法を示すことにあり、それにより処理工程中ウェハー上の与えられた位置に生ずる電荷を測定でき、その構造は、ＣＭＯＳまたはＢＩＣＭＯＳ技術のウェハーの製造および処理中に製造される。
【００１５】
【課題を解決するための手段】
この構造についての目的を達成するため、本発明における第一の実施の形態では、半導体材料上に設けられた構造の電荷検出半導体素子を基礎とするものであって、  トランジスタゲート、および好ましくはソースとドレインを有するＭＯＳ電界効果トランジスタと、
キャパシタゲート、および好ましくはソースとドレインを有するＭＯＳキャパシタと
を含む不揮発性記憶セルを備える。
【００１６】
この構造についての目的を達成するため、本発明における第一の実施の形態では、半導体材料上に設けられた構造の電荷検出半導体素子を基礎とするものであって、トランジスタゲート、および好ましくはソースとドレインを有するＭＯＳ電界効果トランジスタと、キャパシタゲート、および好ましくはソースとドレインを有するＭＯＳキャパシタと、ＭＯＳ電界効果トランジスタと第一のウエルとを有する第一領域と、ＭＯＳキャパシタと第二のウエルとを有する第二領域とを含む不揮発性記憶セルを備え、第一のウエルと第二のウエルとは導電型が異なる。好ましくは、第一のウエルはｐウエルで、第二のウエルはｎウエルである。特にＭＯＳ電界効果トランジスタは、ＮＭＯＳ電界効果トランジスタで、ＭＯＳキャパシタは積層されたポリシリコン／ｎウエルキャパシタである。
【００１７】
キャパシタゲートに作動的に接続されたアンテナを備え、このキャパシタゲートは更に、トランジスタゲートに作動的に接続されているので、アンテナに生ずる電荷は、記憶セルに記憶され、且つ必要に応じて取り出しでき、構造はＣＭＯＳ技術と両立できるように構成されている。
【００１８】
構造についての目的を達成するため、第二の実施の形態においては、次のように構成される。
【００１９】
システムは、半導体材料上に設けられた構造の、電荷検出半導体素子と基準半導体素子とを備え、この電荷検出半導体素子は、
検出トランジスタゲートおよび好ましくはソースならびにドレインを有する第一のＭＯＳ電界効果トランジスタと、検出キャパシタゲートおよび好ましくはソースならびにドレインを有する第一のＭＯＳキャパシタとを有する不揮発性検出記憶セルと、
第一の作動的接続を介して検出キャパシタゲートに接続されたアンテナとを備え、  前記検出キャパシタゲートは、更に第一の作動的接続を介して検出トランジスタに接続され、
基準半導体素子は、基準トランジスタゲートおよび好ましくはソースならびにドレインを有する第二のＭＯＳ電界効果トランジスタと、基準ゲートならびに好ましくはソースとドレインを有する第二のＭＯＳキャパシタとからなる形態の不揮発性基準記憶セルと、第二の作動的接続を介して基準キャパシタゲートに接続された接地導体とを備え、前記基準キャパシタゲートは、更に第二の作動的接続を介して基準トランジスタゲートに接続されていることを特徴とする。
【００２０】
本発明は、ウェハーの製造中のＣＭＯＳ／ＢＩＣＭＯＳの標準処理工程において、第一と第二の実施の形態で構造の製造が可能であるとの認識に基づいている。従って上記構造は、ＣＭＯＳ技術に応じた構成を有し、即ちこれらのユニットのみが、使用されるＣＭＯＳ／ＢＩＣＭＯＳの標準処理工程で製造される構造に使用される。特にＮＭＯＳやＰＭＯＳトランジスタのようなユニットが使用される。かかるユニットは、すべてＣＭＯＳ処理工程で利用できる。前述の構造は、追加の処理工程を必要とせずいずれもウェハーの製造で実現できる。
【００２１】
各種のポリシリコンレベルを必要とするユニットは、特に避けられてきた。実際の製造で帯電効果を連続的に監視することは、認識に基づき前述した適切なＰＣＭ構造（プロセス制御監視構造）でのみ可能である。上記ＰＣＭ構造は、不揮発性方法でプロセス実行中生ずる電荷を記憶できる。従って、上記ＰＣＭ構造は不揮発性記憶セルを使用する。追加の処理工程が、不揮発性記憶セルの製造のために通常必要とされるので、標準ＣＭＯＳやＢＩＣＭＯＳ技術または同様な技術における実現が今まで可能ではなかった。しかしながら標準ＣＭＯＳ処理工程における上記構造の製造についてのプロセスシーケンスの追加の工程や変更は、本発明の認識による上記ＰＣＭ構造では必要でない。
【００２２】
この方法においてのみ、特にウェハーの製造において製品の監視が保護される。構造がある面において追加の費用なく製造でき、他方製造シーケンスの遅れなくウェハーの処理工程中、製品の監視の可能性すら提供できる。特に、製品は、費用対効果の面について連続的に監視でき、帯電の連続的評価が実施できる。特に高価なテストウェハーが回避できる。
【００２３】
第一と第二の実施の形態における本発明の他の利点ある変形例は、請求の範囲に記載されている。
【００２５】
本発明の他の変形例においては、アンテナ、キャパシタゲート、及びトランジスタゲートは、導電的に接続され、特に直結で接続されている。
【００２６】
制御ゲートがウエルまたはキャパシタのソース／ドレインにより形成されることは、好ましいことである。これは記憶セルが、特に好ましい方法で読み出しできるという利点がある。
【００２７】
更にトランジスタゲートやキャパシタゲートは、それぞれポリシリコン板として形成されている。
【００２８】
特に第一と第二の実施の形態の装置は、半導体材料が第一のレベルに配置され、その上に不揮発性記憶セルが第二のレベルに設けられ、その上に配線、トランジスタゲート、キャパシタゲート、及びアンテナまたは接地導体が第三のレベルに設けられている。トランジスタゲートやキャパシタゲートが一つのポリシリコンレベルに一緒に接続されることは、特に有効であることが判る。
【００２９】
これらの変形例の一つに伴う構成は、構造の製造工程がＣＭＯＳ形製造処理工程、特に標準ＣＭＯＳ処理工程と両立できることは利点がある。
【００３０】
アンテナが検出器のキヤパシタゲートすべてを支配することを達成するために、アンテナの表面積は、ポリシリコン基板の表面積より大きいことは利点がある。
【００３１】
更に本発明の一連の変形例では、アンテナは標準のＣＭＯＳ技術と両立するように実施されることは利点がある。アンテナはポリシリコン層として実施される。ＣＭＯＳ両立処理工程では、アンテナは単一のポリシリコン層として構成される利点がある。更にアンテナは金属から作られる。特にアンテナは、接続アンテナ、特にビアアンテナとして構成される。他の変形例においては、アンテナは、ＭＯＳキャパシタ、特にＮＭＯＳキャパシタとして構成されることは利点がある。それは帯電が起こるすべてのレベルで監視できるので信頼できる。
【００３２】
本発明は更に、本発明の実施の形態の前述の特徴で理解されるウェハーに関するものである。ウェハーについて前記の目的を達成するため、本発明によれば前述の種類の複数の電荷検出半導体素子及び前述の種類のシステムの少なくとも一方に合致する、例えばシリコンウェハーのようなウェハーを提供する。これは、製品と一緒に処理された上記装置が載る製品ウェハー即ちテストウェハーでないことは利点がある。前述の装置は、製品ウェハー上にすでに現実に製造されている。どの場合でも、製造や処理は、ＣＭＯＳ形の技術で行われる。このことは構造が、各製品ウェハーに存在するということは利点がある。好ましくは、前述の構造は、ウェハーの切断レーンに適応し、それはウェハー上に役に立つスペースの効果的な使用を提供できることになるので有利である。製品の処理工程は、事実ウエハーの残りの領域で行われる。本発明の他の実施の形態においては、上記装置はウェハーの与えられた区域の配置に応じて製造及び処理される。これは区域について分割された帯電の測定及び処理工程についての選択的な帯電の測定の少なくとも一方を可能にする。
【００３３】
本発明による使用に関する目的を達成するため、ウェハーの処理工程中、ウェハーの電荷、特にプラズマ誘導電荷の定性的及び定量的測定について、前述した複数の種類の電荷検出半導体素子および前述したシステムの利用が提供できる。本発明の他の実施の形態では、上記与えられた区域の配置が、ウェハーの処理工程中、ウェハーの電荷、特にプラズマ誘導電荷の測定について提供でき、その測定は領域ごとに分割されるか処理工程ごとに選択的に行われるかの少なくとも一方が行われる。
【００３４】
本発明の目的は、ウェハーの処理中のウェハーの電荷、特にプラズマ誘導電荷の定性的および定量的測定方法による方法で達成できるが、その方法は、
ウェハーはＣＭＯＳ形の技術の使用で製造され、
ウェハーは、製造中、電荷検出半導体素子および基準半導体素子を備えるシステムで設けられ、該電荷検出半導体素子は、不揮発性検出記憶セルを有し、該セルは、
検出トランジスタゲートと、好ましくはソース並びにドレインとを有する第一のＭＯＳ電界効果トランジスタと、
検出キャパシタゲートと、好ましくはソース並びにドレインとを有する第一のＭＯＳキャパシタとを備え、且つ第一の作動的接続を介して検出キャパシタゲートに接続されたアンテナとを含み、
検出キャパシタゲートは、更に第一の作動的結合を介して検出トランジスタゲートに接続され、
基準半導体素子は不揮発性基準記憶セルを有し、
基準トランジスタゲートと、好ましくはソース並びにドレインとを有する第二のＭＯＳ電界効果トランジスタと、
基準キャパシタゲートと、好ましくはソース並びにドレインとを有する第二のＭＯＳキャパシタと、
接地導体とを含み、
該導体は、第二の作動的接続により基準キャパシタゲートに接続され、一方基準キャパシタゲートは、他の第二の作動的接続により基準トランジスタゲートに接続され、且つ装置はＣＭＯＳ技術により配設され、
処理中検出キャパシタゲートは、アンテナを介して帯電され、且つ基準キャパシタゲートは、帯電可能で、基準キャパシタゲートは接地導体を介して放電され、
検出キャパシタの帯電は、測定により基準キャパシタゲートの帯電と比較されることを特徴としている。
【００３５】
ウェハーは、複数の確定された、局部的に分配されたシステムで製造される。
【００３６】
本発明の方法に関する更なる利点は、請求の範囲に規定されている。
【００３７】
本発明の他の実施の形態は、電荷検出半導体素子の閾値電圧が、測定のため基準半導体素子の閾値電圧と比較される。
【００３８】
またドレイン電流が比較され、この間、電荷検出素子と基準半導体素子に印加される制御電位は同じである。その場合特に、制御ゲート電位は、ウエルまたは検出半導体素子と基準半導体素子のキャパシタの各ソース／ドレインとの接続により形成される。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら具体的に説明する。図面はこれらの実施の形態の実際の寸法を示すものではなく、事実図面は、概略的およびより明確にするためにやや誇張した形態で示されている。図面から直接生ずる教示の補助として適切な従来技術を参考として揚げる。同一部分は同じ参考符号として記載する。
【００４０】
図１のウェハー電荷検出装置９において、不揮発性記憶セルは、ＮＭＯＳトランジスタと、積層されたポリシリコン／ｎ−ウエルキャパシタとからなる。ポリ／ｎウエルキャパシタのｎ＋拡散領域は、もし所望ならｐ＋拡散領域で置換しても良い。ＮＭＯＳトランジスタ７ａのゲートと積層されたポリ／ｎウエルキャパシタ７ｂのポリシリコン板は、一つのポリシリコンレベルで直接に接触することより相互接続されている。更にアンテナ１，２，３は、ポリシリコン板に直接に接続され、後者のポリシリコン板はキャパシタゲート７ｂの部分を形成している。このユニットは、浮遊ゲート７の機能を有する。アンテナ１，２，３により浮遊ゲート７（キャパシタゲート）が支配されるのを達成するため、アンテナ１，２，３の表面積は、ポリシリコン板の表面積より少なくとも大きい。制御ゲート１０は、キャパシタのｎウエル、即ち積層されたポリシリコン／ｎウエルキャパシタのｎ＋端子により形成される。ＮＭＯＳトランジスタのドレイン配線１２はウェハー電荷検出装置の読み取り配線である。１１はソース配線、１２はドレイン配線、１３はＮＭＯＳトランジスタのｐウエルのｐ補助端子である。ソース配線１２は、書き込み配線（ビットライン）を形成している。
【００４１】
アンテナ１，２，３は、直接的電気接触でキャパシタゲート７に接続されている。ゲートキャパシタンスＣＧＰとＣＧＮは、また記号で図に示されている。
【００４２】
可能なアンテナのグラフ的表示並びにその理解は、次のように与えられる。
【００４３】
【表１】
0004267297.tif 000002
可能なアンテナは、図２に詳細に示されている。可能なアンテナは、（ａ）ポリシリコンまたは金属板、（ｂ）接点またはビア、（ｃ）ＭＯＳキャパシタである。
【００４４】
図２（ａ）を参照すると、アンテナ１はポリシリコンまたは金属板から構成される。それは例えば第一の金属化レベル（ＩＮ）と第二の金属化レベル（ＩＮＳ）とを有する相互接続アンテナとして、即ちＩＮまたはＩＮＳアンテナとして構成されている。
【００４５】
図２（ｂ）を参照すると、アンテナ２は、接点またはビア、もしくは複数の接点または複数のビア、例えば、ポリシリコン（ＰＳ）からなる被覆層、第一の金属化部材（ＩＮ）、または第二の金属化部材（ＩＮＳ）を備える接点（ＣＯ）または他の接点（ＣＯＳ）構造として構成されている。
【００４６】
図２（ｃ）を参照すると、アンテナ３は、ＭＯＳ構造で構成され、例えばＭＯＳキャパシタ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、バイポーラ・インプラント・アンテナまたはポリシリコン（ＰＳＳ）構造として構成されている。特に、即ち浅いｎ＋（ＳＮ）または浅いｐ＋（ＳＰ）構造を有する第一のポリシリコン（ＰＳ）または第二のポリシリコン（ＰＳＳ）レベルを備えたＰＳまたはＰＳＳ板、またはバイポーラ・インプラント・マスクがこのために有効である。
【００４７】
ＭＯＳキャパシタは、インプラント用のアンテナである。しかしながらインプラントアンテナは、ポリシリコン板がインプラントされることにより得られる。
【００４８】
ＣＧＮ  はＮＭＯＳＴゲートキャパシタンスである。すべての３個のケースにおいて、４は浮遊ゲートに接続されている。図２（ｃ）において、５は制御ゲートに接続される。６はｎウエルを表す。
【００４９】
図３には、図２の各アンテナ１，２，３と接続されている完全なウェハー電荷検出装置９が示されている。図２（ａ）と図２（ｂ）に関して、アンテナ１，２は、ポリシリコン／ｎウエルキャパシタビア４の浮遊ゲート７に接続されている。図２（ｃ）には、アンテナがＰＭＯＳトランジスタとして構成されている。アンテナ３のゲートは４を介してポリシリコン／ｎウエルキャパシタの浮遊ゲート７に接続され、アンテナの制御ゲートは５を介してポリシリコン／ｎウエルキャパシタの制御ゲート１０に接続されている。
【００５０】
ウェハー電荷検出装置の機能は次の通りである。
【００５１】
半導体素子の製造の多くの処理工程が、プラズマまたは荷電粒子により行われるので、電荷は製造工程中、浮遊アンテナ１，２，３に蓄積される。蓄積される電荷の量は、アンテナ１，２，３の製造の処理工程中、いかに多く生じた電荷の量に依存する。電荷は絶縁されたアンテナ１，２，３からは引き出されず、貯蔵される。
【００５２】
アンテナ１，２，３に貯蔵された電荷を読み出すために、正の読みとり電圧が制御ゲート１０に印加される。基板端子１３は、接地電位である。その結果読みとり電圧は、直列に接続されたゲートキャパシタＣＧＰとＣＧＮ にほとんど印加される。読みとり電圧が、制御ゲート１０に印加されたとき、キャパシタゲート電圧ＶＦＧは、ゲートキャパシタＣＧＰとＣＧＮ 、アンテナ１，２，３（ＣＡｎｔｅｎｎａ），とアンテナ１，２，３またはキヤパシタゲートの電荷ＱＡｎｔｅｎｎａとの間の関係に依存する。
【００５３】
【数１】
0004267297.tif 000003
キャパシタゲートに印加される電位が、ＮＭＯＳトランジスタの閾値電圧より大きいとき、反転層がＮＭＯＳトランジスタのソースとドレイン拡散間のゲート下に形成される。ウェハー電荷検出装置のＮＭＯＳトランジスタは、従ってスイッチオンされる。ドレイン電圧が印加されたときドレインで電流が検出される。
【００５４】
しかしながら製造中にアンテナ１，２，３が、負に帯電されたならば、負の電荷が、ウェハー電荷検出装置のソースとドレイン拡散間での正の電荷キャリアの蓄積を引き起こす。印加された同じ読みとり電圧は、もはや反転層を形成するのに充分ではなくなる。ＮＭＯＳトランジスタは、従ってブロックされる。ドレイン電圧が印加されたとき、ドレイン端子には電流は検出されない。
【００５５】
一方製造中、アンテナ１，２，３が正に帯電されたならば、正電荷が、ウェハー電荷検出装置のソースとドレイン拡散間に反転層の発生を引き起こす。ＮＭＯＳトランジスタは、読みとり電圧の印加なくスイッチオンされる。ドレイン電圧が印加されたとき、ドレイン端子には電流は検出される。
【００５６】
ウェハー電荷検出装置９の検出電流は、すべての場合次の方程式で表される。
【００５７】
【数２】
0004267297.tif 000004
ウェハー電荷検出装置の３個の可能性ある帯電状態“アンテナ正帯電”、“基準”、“アンテナ負帯電”が、式（２）に基づく特性曲線により例示として図４に示されている。
【００５８】
ウェハー電荷検出装置９の評価は、本発明の方法の好ましい実施の形態について以下詳細に記載する。
【００５９】
処理工程中、ウェハー電荷検出装置９に生ずる電荷は、図１に示すウェハー電荷検出装置の図５に示す基準構造１９と比較して、プロセス・コントロール・モニター（ＰＣＭ）測定中に評価される。基準構造は、ウェハー電荷検出装置と基本的には同じようにして製造されるが、キャパシタゲート２７が処理工程中生ずる電荷を貯蔵することができるのをここでは避けなければならない。これは、ダイオード３０またはダイオードスタック３１によって達成できる。この電荷はダイオード３０，３１を介して漏洩電流として流出されるので、キャパシタゲート２７にもはや電荷は蓄積されない。
【００６０】
これに対して、２１はソース配線、２２はドレイン配線、２３は基準構造のｐウエルのｐサブ配線を示している。ソース配線１２は書き込み配線１２（ビットライン）を形成する。制御ゲート２０は、ｎウエルの読みとり配線を形成する。
【００６１】
上記アンテナ１，２，３の製造中生ずる電荷は、基準構造１９と式（１）と（２）によるウェハー電荷検出装置９に印加される同じ制御ゲート電圧についてドレイン電流の比較を通して決定される。
【００６２】
ドレイン電流の基準測定についての回路の例は、図６に示されている。
【００６３】
与えられた処理工程中フェハー帯電を介して生ずる電荷を決定する多の可能性は、ウェハー電荷検出装置の閾値の測定および基準構造との比較である。この目的のために、特性制御勾配（例えば図４に示すものと同様なもの）は、ドレイン電圧ＶＤＳが印加されている間、制御ゲート電圧Ｖｃｏｎｔｒｏｌｇａｔｅの連続的上昇を介して考察しなければならない。引き続き電荷は、以下の式（３）により計算される。
【００６４】
【数３】
0004267297.tif 000005
ウェハー電荷検出装置９が各種のアンテナ１，２，３を有するＰＣＭ構造に使用されるならば、各バッチから各ウェハーのウェハー帯電の影響は、与えられたウェハーの位置で確認できる。これは製造中ウェハー帯電に関して連続処理工程の監視を可能にできる。ウェハー帯電を導く装置または処理工程は、廉価な方法で直ちに確認できる。
【図面の簡単な説明】
【図１】電荷検出半導体素子、即ちウェハー電荷検出装置の好ましい実施の形態の断面図。
【図２】図１のウェハー電荷検出装置の考えられるアンテナａ），ｂ），ｃ）を示す図。
【図３】図２のアンテナの考えられる接続をした図１のウェハー電荷検出装置の断面図。
【図４】ウェハー電荷検出装置の帯電状態を制御曲線で示す図。
【図５】基準半導体素子の好ましい実施の形態、即ちシステムの好ましい実施の形態に使用するためウェハー電荷検出装置の基準構造の断面図。
【図６】図５による基準構造を有する比較測定を介してウェハー電荷検出装置の評価方法を示す図。
【符号の説明】
１、２、３  アンテナ
７ａ  検出トランジスタゲート
７ｂ  検出キャパシタゲート
９  ウェハー電荷検出装置
１０  制御ゲート
１１  ソース配線
１２  ドレイン配線
１３  ｐ補助端子
１９  基準半導体素子
２７ａ  基準トランジスタゲート
２７ｂ  基準キャパシタゲート
３０  接地導体
３１  接地導体
ＭＯＳ  金属酸化物半導体
ＣＭＯＳ  相補形金属酸化物半導体
ＢＩＣＭＯＳ  バイポーラと相補形金属酸化物半導体の組み合わせ
ＰＣＭ  プロセス制御モニター
ｎ＋  強度にドープされたｎ形拡散
ｐ＋  強度にドープされたｐ形拡散
ＣＧＰ  制御ゲートのゲートキャパシタンス
ＣＧＮ  ＮＭＯＳゲートキャパシタンス
ＩＮ  第一の金属化レベル
ＩＮＳ  第二の金属化レベル
ＣＯ  シリコン材料または多結晶シリコンと第一の金属化レベル間の接触構造
ＣＯＳ  第一と第二の金属化レベル間の接合構造
ＰＳ  多結晶シリコン（第一のレベル）
ＰＳＳ  多結晶シリコン（第二のレベル）
ＳＮ  例えばソース／ドレイン領域について浅いｎ＋，強度にドープされ且つプレーナｎ−形拡散領域
ＳＰ  例えばソース／ドレイン領域について浅いｐ＋，強度にドープされ且つプレーナｐ−形拡散領域
ＶＦＧ  浮遊ゲート電位
ＣＡｎｔｅｎｎａ  アンテナと半導体材料間のキャパシタンス
ＱＡｎｔｅｎｎａ  アンテナ上の電荷
ＶＴ  閾値電圧
ＶＴＨ  閾値電圧
ＩＤＳ  ドレイン／ソース電流
μ  電荷キャリア
Ｗ  トランジスタチャンネル幅
Ｌ  トランジスタチャンネル長さ
ＶＤＳ ドレイン／ソース電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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