(57)【特許請求の範囲】
【請求項１】
ＮＭＯＳ薄膜トランジスタとＰＭＯＳ薄膜トランジスタとからなり、
前記ＮＭＯＳ薄膜トランジスタと前記ＰＭＯＳ薄膜トランジスタとが、それぞれ、ゲート電極の下層側に該ゲート電極に対向して配置された半導体薄膜を有し、
前記各半導体薄膜のそれぞれが、チャネル領域と、該チャネル領域の両側に不純物が拡散されたソース領域およびドレイン領域を有し、
少なくとも前記各ソース領域が所定の導電型の不純物が低濃度に拡散された低濃度ソース領域と、該不純物と同一導電型の不純物が高濃度に拡散された高濃度ソース領域を有するＣＭＯＳトランジスタであって、
前記ＮＭＯＳ薄膜トランジスタは、ｎ型不純物が拡散された前記低濃度ソース領域が、ｎ型不純物が拡散された前記高濃度ソース領域よりも薄く前記ゲート電極との対向面側に形成され、
前記ＰＭＯＳ薄膜トランジスタは、ｐ型不純物が拡散された前記低濃度ソース領域が、ｐ型不純物が拡散された高濃度ソース領域よりも薄く前記ゲート電極との対向面側に形成され、
前記ＮＭＯＳ薄膜トランジスタは、当該ＮＭＯＳ薄膜トランジスタの前記半導体薄膜における前記低濃度ソース領域の下層側で且つ当該低濃度ソース領域と重畳する領域の当該半導体薄膜に、ｐ型不純物が前記ＰＭＯＳ薄膜トランジスタにおける前記低濃度ソース領域よりも低濃度になるように拡散され、
前記ＰＭＯＳ薄膜トランジスタは、当該ＰＭＯＳ薄膜トランジスタの前記半導体薄膜における前記低濃度ソース領域の下層側で且つ当該低濃度ソース領域と重畳する領域の当該半導体薄膜に、ｎ型不純物が前記ＮＭＯＳ薄膜トランジスタにおける前記低濃度ソース領域よりも低濃度になるように拡散されていることを特徴とするＣＭＯＳトランジスタ。
【請求項２】
前記各半導体薄膜がポリシリコン薄膜であることを特徴とする請求項１に記載のＣＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造の薄膜トランジスタを有するＣＭＯＳトランジスタに関する。
【背景技術】
【０００２】
薄膜トランジスタとして、例えば図１０に示すように、ゲート電極１と対向して配置されたポリシリコン薄膜２のゲート電極１と対向する部分を真性領域からなるチャネル領域２ａとし、その両外側をｎ型不純物が低濃度に拡散された低濃度ソース領域２ｂ及び低濃度ドレイン領域２ｃとし、その両外側をｎ型不純物が高濃度に拡散された高濃度ソース領域２ｄ及び高濃度ドレイン領域２ｅとしたＬＤＤ構造のものが知られている。
【０００３】
図１０に示す薄膜トランジスタの飽和領域（Ｖｄ＞Ｖｇ＞Ｖｔｈ）での動作について説明する。高濃度ソース領域２ｄが接地されているとともに高濃度ドレイン領域２ｅにゲート電圧Ｖｇよりも高いドレイン電圧Ｖｄが印加されている状態においてゲート電極１にしきい値電圧Ｖｔｈよりも高いゲート電圧Ｖｇが印加されると、チャネル領域２ａのゲート電極１と対向する面側にチャネル３が形成され、このチャネル３を介して低濃度ソース領域２ｂから電子が低濃度ドレイン領域２ｃに向かって流れ、つまり低濃度ドレイン領域２ｃから低濃度ソース領域２ｂに向かってドレイン電流が流れ、オン状態となる。
【０００４】
この状態では、低濃度ソース領域２ｂ近傍よりも低濃度ドレイン領域２ｃ近傍の電界が高いので、低濃度ソース領域２ｂからチャネル３に流れ込んだ電子は低濃度ドレイン領域２ｃ近傍の高電界で加速され、チャネル３の低濃度ドレイン領域２ｃ近傍において衝突電離を起こし、電子正孔対が発生する。この発生した電子正孔対のうち、メジャーキャリアである電子は低濃度ドレイン領域２ｃに流れ込むが、マイナーキャリアである正孔はチャネル領域２ａのゲート電極１と対向する面とは反対側の面側の低濃度ソース領域２ｂ近傍の低ポテンシャル領域４に向かって流れる。
【０００５】
すると、低ポテンシャル領域４と低濃度ソース領域２ｂとの間にはポテンシャルバリアが存在するため、正孔はこのポテンシャルバリアを乗り越えることができずチャネル３下の低ポテンシャル領域４に滞留することになる。この結果、しきい値電圧Ｖｔｈが低下し、飽和特性に悪影響を与え、ドレイン電流が飽和せずに増加して過剰に流れることになる。このように、ポリシリコン薄膜２が基板から浮遊している薄膜トランジスタにおいては、特に、飽和領域での動作において、マイナーキャリアーのチャネル領域―ソース領域間での滞留によるしきい値電圧Ｖｔｈの変動が問題である。
【０００６】
この対応として、低濃度ソース領域及び高濃度ソース領域の表面にゲルマニウムを、低濃度ソース領域よりも高濃度ソース領域が高濃度となるように拡散し、低濃度ソース領域の禁止帯幅をチャネル領域のそれよりも狭くするとともに、高濃度ソース領域の禁止帯幅を低濃度ソース領域のそれよりも更に狭くし、チャネル領域２ａから低濃度ソース領域２ｂ、高濃度ソース領域２ｄへのマイナーキャリアの流出を促進し、且つ、チャネル領域２ａの禁止帯幅にも影響が生じないようにする方法がある（例えば、特許文献１参照）。
【０００７】
【特許文献１】特開平７−３３５８８７号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の薄膜トランジスタでは、低濃度ソース領域及び高濃度ソース領域の表面にゲルマニウムを、低濃度ソース領域よりも高濃度ソース領域が高濃度となるように拡散するため、イオン注入プロセスが２回も増大し、生産性が大変低下してしまう。
そこで、この発明は、良好な飽和特性を有し、且つ、生産効率を向上することができるＣＭＯＳトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明は、ＮＭＯＳ薄膜トランジスタとＰＭＯＳ薄膜トランジスタとからなり、前記ＮＭＯＳ薄膜トランジスタと前記ＰＭＯＳ薄膜トランジスタとが、それぞれ、ゲート電極の下層側に該ゲート電極に対向して配置された半導体薄膜を有し、前記各半導体薄膜のそれぞれが、チャネル領域と、該チャネル領域の両側に不純物が拡散されたソース領域およびドレイン領域を有し、少なくとも前記各ソース領域が所定の導電型の不純物が低濃度に拡散された低濃度ソース領域と、該不純物と同一導電型の不純物が高濃度に拡散された高濃度ソース領域を有するＣＭＯＳトランジスタであって、前記ＮＭＯＳ薄膜トランジスタは、ｎ型不純物が拡散された前記低濃度ソース領域が、ｎ型不純物が拡散された前記高濃度ソース領域よりも薄く前記ゲート電極との対向面側に形成され、前記ＰＭＯＳ薄膜トランジスタは、ｐ型不純物が拡散された前記低濃度ソース領域が、ｐ型不純物が拡散された高濃度ソース領域よりも薄く前記ゲート電極との対向面側に形成され、前記ＮＭＯＳ薄膜トランジスタは、当該ＮＭＯＳ薄膜トランジスタの前記半導体薄膜における前記低濃度ソース領域の下層側で且つ当該低濃度ソース領域と重畳する領域の当該半導体薄膜に、ｐ型不純物が前記ＰＭＯＳ薄膜トランジスタにおける前記低濃度ソース領域よりも低濃度になるように拡散され、前記ＰＭＯＳ薄膜トランジスタは、当該ＰＭＯＳ薄膜トランジスタの前記半導体薄膜における前記低濃度ソース領域の下層側で且つ当該低濃度ソース領域と重畳する領域の当該半導体薄膜に、ｎ型不純物が前記ＮＭＯＳ薄膜トランジスタにおける前記低濃度ソース領域よりも低濃度になるように拡散されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記各半導体薄膜がポリシリコン薄膜であることを特徴とするものである。
そして、この発明によれば、ＮＭＯＳの場合、チャネルのドレイン領域近傍において衝突電離により発生した電子正孔対のうちの正孔がチャネル下ではなく低濃度ソース領域と重合する真性領域または反対導電型の不純物領域に滞留することにより、しきい値電圧に対する影響が小さくなり、良好な飽和特性が得られ、ドレイン電流が過剰に流れないようにすることができる。
【発明の効果】
【００１０】
以上説明したように、この発明によれば、ＮＭＯＳの場合、チャネルの低濃度ドレイン領域近傍において衝突電離により発生した電子正孔対のうちの正孔がチャネル下ではなく低濃度ソース領域と重合する真性領域または反対導電型の不純物領域に滞留することにより、しきい値電圧に対する影響が小さくなり、良好な飽和特性が得られ、ドレイン電流が過剰に流れないようにすることができる。
【発明を実施するための最良の形態】
【００１１】
（第１実施形態）
図１はこの発明の第１実施形態としての薄膜トランジスタの断面図を示したものである。この薄膜トランジスタは、ＣＭＯＳ薄膜トランジスタであり、ガラス基板１１上に設けられたＬＤＤ構造のＮＭＯＳ薄膜トランジスタ１２及びＬＤＤ構造のＰＭＯＳ薄膜トランジスタ１３を備えている。各薄膜トランジスタ１２、１３は、ガラス基板１１の上面の各所定の箇所にそれぞれ設けられた厚さがほぼ一様なポリシリコン薄膜（半導体薄膜）１４、１５を備えている。
【００１２】
ＮＭＯＳ薄膜トランジスタ１２のポリシリコン薄膜１４の中央部（後述するゲート電極１７と対向する部分）は真性領域からなるチャネル領域１４ａとされ、その両外側はｎ型不純物が低濃度に拡散された低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃとされ、さらにその両外側はｎ型不純物が高濃度に拡散された高濃度ソース領域１４ｄ及び高濃度ドレイン領域１４ｅとされている。
【００１３】
上記低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃは、ポリシリコン薄膜１４の後述するゲート電極１７と対向する面側にのみ設けられている。そして、ポリシリコン薄膜１４の低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃと重合する領域は、チャネル領域１４ａと連続する真性領域１４ｆ、１４ｇとなっている。
【００１４】
ＰＭＯＳ薄膜トランジスタ１３のポリシリコン薄膜１５の中央部（後述するゲート電極１８と対向する部分）は真性領域からなるチャネル領域１５ａとされ、その両外側はｐ型不純物が低濃度領域に拡散された低濃度ソース領域１５ｂ及び低濃度ドレイン領域１５ｃとされ、さらにその両外側はｐ型不純物が高濃度に拡散された高濃度ソース領域１５ｄ及び高濃度ドレイン領域１５ｅとされている。
【００１５】
上記低濃度ソース領域１５ｂ及び低濃度ドレイン領域１５ｃは、ポリシリコン薄膜１５の後述するゲート電極１８と対向する面側にのみ設けられている。そして、ポリシリコン薄膜１５の低濃度ソース領域１５ｂ及び低濃度ドレイン領域１５ｃと重合する領域は、チャネル領域１５ａと連続する真性領域１５ｆ、１５ｇとなっている。
【００１６】
ポリシリコン薄膜１４、１５を含むガラス基板１１の上面にはゲート絶縁膜１６が設けられている。各チャネル領域１４ａ、１５ａ上におけるゲート絶縁膜１６の上面の各所定の箇所にはそれぞれゲート電極１７、１８が設けられている。ゲート電極１７、１８を含むゲート絶縁膜１６の上面には層間絶縁膜１９が設けられている。
【００１７】
ポリシリコン薄膜１４の高濃度ソース領域１４ｄ及び高濃度ドレイン領域１４ｅ上における層間絶縁膜１９及びゲート絶縁膜１６にはそれぞれコンタクトホール２０、２１が設けられている。各コンタクトホール２０、２１内及びその各近傍の層間絶縁膜１９の各上面にはそれぞれソース電極２２及びドレイン電極２３が設けられている。
【００１８】
ポリシリコン薄膜１５の高濃度ソース領域１５ｄ及び高濃度ドレイン領域１５ｅ上における層間絶縁膜１９及びゲート絶縁膜１６にはそれぞれコンタクトホール２４、２５が設けられている。各コンタクトホール２４、２５内及びその各近傍の層間絶縁膜１９の各上面にはそれぞれソース電極２６及びドレイン電極２７が設けられている。
【００１９】
次に、このＣＭＯＳ薄膜トランジスタの製造方法の一例について説明する。まず、図２に示すように、ガラス基板１１の上面にプラズマＣＶＤ法により真性アモルファスシリコン薄膜３１を膜厚４００〜７００Å程度に成膜する。次に、真性アモルファスシリコン薄膜３１をエキシマレーザの照射によりポリシリコン化し、これにより得られた真性ポリシリコン薄膜をパターニングして、ガラス基板１１の上面の各所定の箇所にポリシリコン薄膜１４、１５を形成する。
【００２０】
次に、図３に示すように、ポリシリコン薄膜１４、１５を含むガラス基板１１の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜１６を膜厚１０００Å程度に成膜する。次に、ゲート絶縁膜１６の上面にスパッタ法により成膜されたモリブデン等からなる膜厚３０００Å程度の金属膜をパターニングして、各ポリシリコン薄膜１４、１５の中央部上におけるゲート絶縁膜１６の上面の各所定の箇所にゲート電極１７、１８を形成する。
【００２１】
次に、ゲート電極１７、１８を含むゲート絶縁膜１６の上面にフォトレジストパターン３２を形成する。この場合、ポリシリコン薄膜１４の高濃度ソース領域１４ｄ形成領域及び高濃度ドレイン領域１４ｅ形成領域に対応する部分におけるフォトレジストパターン３２には開口部３３が形成されている。次に、フォトレジストパターン３２をマスクとしてｎ型不純物（リンイオン）を注入する。
【００２２】
ここで、ポリシリコン薄膜１４、１５に対する不純物注入深さは、加速エネルギーが大きくなるほど深くなるが、同じ加速エネルギーであっても、ゲート絶縁膜１６の材質及び膜厚によって異なり、また不純物種（イオン種）によっても異なる。ここでは、一例として、ゲート絶縁膜１６は酸化シリコンからなり、その膜厚は１０００Å程度であり、不純物種はリンイオン及びボロンイオンである。不純物注入量は、ポリシリコン薄膜１４、１５の質や活性化条件等により異なるので、ここでは、高濃度、低濃度と言うに留める。
【００２３】
そして、図３に示す状態において、リンイオンを高加速エネルギー７０〜１００ｋｅＶ程度で高濃度に注入する。すると、ポリシリコン薄膜１４の両外側の領域はｎ型不純が高濃度に注入された高濃度ソース領域１４ｄ及び高濃度ドレイン領域１４ｅとなる。この後、フォトレジストパターン３２を剥離する。
【００２４】
次に、図４に示すように、ゲート電極１８を含むゲート絶縁膜１６の上面にフォトレジストパターン３４を形成する。この場合、ポリシリコン薄膜１４全体に対応する部分におけるフォトレジストパターン３４には開口部３５が形成されている。次に、フォトレジストパターン３４及びゲート電極１７をマスクとしてリンイオンを低加速エネルギー６０〜７０ｋｅＶ程度で低濃度に注入する。
【００２５】
すると、ポリシリコン薄膜１４のゲート電極１７下の領域は真性領域からなるチャネル領域１４ａとなり、その両外側の表面側（ゲート電極１７と対向する面側）はｎ型不純物が低濃度に注入された低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃとなる。
【００２６】
この場合、低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃへの不純物の注入エネルギーは高濃度ソース領域１４ｄ及び高濃度ドレイン領域１４ｅより小さくして、低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃの表面に注入されるｎ型不純物深さを、高濃度ソース領域１４ｄ及び高濃度ドレイン領域１４ｅより浅くする。換言すれば、ポリシリコン薄膜１４の低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃそれぞれの下層にチャネル領域１４ａと連続する真性領域１４ｆ、１４ｇを形成する。
【００２７】
低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃへの不純物の注入工程において、ｎ型不純物高濃度領域からなる高濃度ソース領域１４ｄ及び高濃度ドレイン領域１４ｅにもリンイオンが注入されるが、これらの領域はｎ型不純物高濃度領域なので、別に支障はない。この後、フォトレジストパターン３４を剥離する。
【００２８】
次に、図５に示すように、ゲート電極１７、１８を含むゲート絶縁膜１６の上面にフォトレジストパターン３６を形成する。この場合、ポリシリコン薄膜１５の高濃度ソース領域１５ｄ形成領域及び高濃度ドレイン領域１５ｅ形成領域に対応する部分におけるフォトレジストパターン３６には開口部３７が形成されている。次に、フォトレジストパターン３６をマスクとしてボロンイオンを高加速エネルギー２５〜３５ｋｅＶ程度で高濃度に注入する。すると、ポリシリコン薄膜１５の両外側の領域はｐ型不純が高濃度に注入された高濃度ソース領域１５ｄ及び高濃度ドレイン領域１５ｅとなる。この後、フォトレジストパターン３６を剥離する。
【００２９】
次に、図６に示すように、ゲート電極１７を含むゲート絶縁膜１６の上面にフォトレジストパターン３８を形成する。この場合、ポリシリコン薄膜１５全体に対応する部分におけるフォトレジストパターン３８には開口部３９が形成されている。次に、フォトレジストパターン３８及びゲート電極１８をマスクとしてボロンイオンを低加速エネルギー２０〜２５ｋｅＶ程度で低濃度に注入する。
【００３０】
すると、ポリシリコン薄膜１５のゲート電極１８下の領域は真性領域からなるチャネル領域１５ａとなり、その両外側の表面側（ゲート電極１８と対向する面側）はｐ型不純物が低濃度に注入された低濃度ソース領域１５ｂ及び低濃度ドレイン領域１５ｃとなる。
【００３１】
この場合、低濃度ソース領域１５ｂ及び低濃度ドレイン領域１５ｃへの不純物の注入エネルギーは高濃度ソース領域１４ｄ及び高濃度ドレイン領域１４ｅより小さくして、低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃの表面に注入されるｎ型不純物深さを、高濃度ソース領域１５ｄ及び高濃度ドレイン領域１５時６分ｅより浅くする。換言すれば、ポリシリコン薄膜１５の低濃度ソース領域１５ｂ及び低濃度ドレイン領域１５ｃそれぞれの下層にチャネル領域１５ａと連続する真性領域１５ｆ、１５ｇを形成する。
【００３２】
低濃度ソース領域１５ｂ及び低濃度ドレイン領域１５ｃへの不純物の注入工程において、高濃度ソース領域１５ｄ及び高濃度ドレイン領域１５ｅにもボロンイオンが注入されるが、これらの領域はｐ型不純物高濃度領域なので、別に支障はない。この後、フォトレジストパターン３８を剥離する。
【００３３】
次に、図示はしないが、エキシマレーザの照射または窒素等の不活性ガス雰囲気中で熱処理を行い、ポリシリコン薄膜１４の低濃度ソース領域１４ｂ、低濃度ドレイン領域１４ｃ、高濃度ソース領域１４ｄ、高濃度ドレイン領域１４ｅ、及びポリシリコン薄膜１５の低濃度ソース領域１５ｂ、低濃度ドレイン領域１５ｃ、高濃度ソース領域１５ｄ、高濃度ドレイン領域１５ｅに注入されたｎ型不純物及びｐ型不純物を活性化する。
【００３４】
次に、図１に示すように、ゲート電極１７、１８を含むゲート絶縁膜１６の上面にプラズマＣＶＤ法により酸化シリコン等からなる膜厚４０００Å程度の層間絶縁膜１９を成膜する。次に、ポリシリコン薄膜１４の高濃度ソース領域１４ｄ、高濃度ドレイン領域１４ｅ及びポリシリコン薄膜１５の高濃度ソース領域１５ｄ、高濃度ドレイン領域１５ｅの各中央部に対応する部分における層間絶縁膜１９及びゲート絶縁膜１６にコンタクトホール２０、２１、２４、２５を形成する。
【００３５】
次に、コンタクトホール２０、２１、２４、２５内を含む層間絶縁膜１９の上面にスパッタ法により成膜されたモリブデン等からなる膜厚５０００Å程度の金属膜をパターニングすることにより、各コンタクトホール２０、２１、２４、２５内及びその各近傍の層間絶縁膜１９の各上面にそれぞれソース電極２２、ドレイン電極２３、ソース電極２６及びドレイン電極２７を形成する。かくして、図１に示すＣＭＯＳ薄膜トランジスタが得られる。
【００３６】
次に、このようにして得られたＣＭＯＳ薄膜トランジスタのうちの代表としてＮＭＯＳ薄膜トランジスタ１２の飽和領域（Ｖｄ＞Ｖｇ＞Ｖｔｈ）での動作について、図７を参照して説明する。高濃度ソース領域１４ｄが接地されているとともに高濃度ドレイン領域１４ｅにゲート電圧Ｖｇよりも高いドレイン電圧Ｖｄが印加されている状態においてゲート電極１７にしきい値電圧Ｖｔｈよりも高いゲート電圧Ｖｇが印加されると、チャネル領域１４ａのゲート電極１７と対向する面側にチャネル２８が形成される。
【００３７】
ここで、低濃度ソース領域１４ｂの厚さは、チャネル２８の厚さよりも厚ければよく、ゲート電圧Ｖｇにより反転するチャネル領域１４ａの反転層であるチャネル２８の厚さが１０〜１００Å程度であるならば、１５０〜３００Å程度が好ましい。そして、チャネル２８を介して低濃度ソース領域１４ｂから電子が低濃度ドレイン領域１４ｃに向かって流れ、つまり低濃度ドレイン領域１４ｃから低濃度ソース領域１４ｂに向かってドレイン電流が流れ、オン状態となる。
【００３８】
ところで、チャネル２８では低濃度ソース領域１４ｂ近傍よりも低濃度ドレイン領域１４ｃ近傍の電界が高いので、低濃度ソース領域１４ｂからチャネル２８に流れ込んだ電子は低濃度ドレイン領域１４ｃ近傍の高電界で加速され、チャネル２８の低濃度ドレイン領域１４ｃ近傍において衝突電離を起こし、電子正孔対が発生する。この発生した電子正孔対のうちの電子は低濃度ドレイン領域１４ｃに流れ込むが、正孔は低濃度ソース領域１４ｂ下の真性領域１４ｆに向かって流れる。
【００３９】
すると、真性領域１４ｆと高濃度ソース領域１４ｄとの間にはポテンシャルバリアが存在するため、正孔はこのポテンシャルバリアを乗り越えることができず真性領域１４ｆに滞留する。しかし、この正孔滞留領域である真性領域１４ｆはチャネル２８下ではなく低濃度ソース領域１４ｂ下に存在するため、しきい値電圧Ｖｔｈに対する影響が小さくなり、良好な飽和特性が得られ、ドレイン電流が過剰に流れないようにすることができる。このようなことは、ＰＭＯＳ薄膜トランジスタ１３の場合も同様である。
【００４０】
（第２実施形態）
図８はこの発明の第２実施形態としての薄膜トランジスタの断面図を示したものである。この薄膜トランジスタにおいて、図１に示す薄膜トランジスタと異なる点は、ＮＭＯＳ薄膜トランジスタ１２の低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃ下の真性領域をｐ型不純物領域１４ｈ、１４ｉとし、ＰＭＯＳ薄膜トランジスタ１３の低濃度ソース領域１５ｂ及び低濃度ドレイン領域１５ｃ下の真性領域をｎ型不純物領域１５ｈ、１５ｉとしたことである。
【００４１】
この場合、代表としてＮＭＯＳ薄膜トランジスタについて見ると、低濃度ソース領域１４ｂとｐ型不純物領域１４ｈとの界面が空乏化するので、低濃度ソース領域１４ｂの厚さは上記第１実施形態の場合よりもある程度厚くするのが好ましく、例えば２００〜３５０Å程度とするのが好ましい。また、低濃度ソース領域１４ｂ側への空乏層の拡がりをできるだけ小さくするため、ｐ型不純物領域１４ｈの不純物濃度を低濃度ソース領域１４ｂの不純物濃度よりも小さくするのが好ましい。
【００４２】
このＣＭＯＳ薄膜トランジスタの製造方法は基本的には上記第１実施形態の場合と同じであるが、不純物注入方法が異なるので、不純物注入方法についてのみ説明する。まず、図３に示す工程において、フォトレジストパターン３２をマスクとしてリンイオンを加速エネルギー７０〜１００ｋｅＶ程度で高濃度に注入する。すると、ポリシリコン薄膜１４の両外側の領域はｎ型不純高濃度物領域からなる高濃度ソース領域１４ｄ及び高濃度ドレイン領域１４ｅとなる。この後、フォトレジストパターン３２を剥離する。
【００４３】
次に、図４に示す工程において、フォトレジストパターン３４及びゲート電極１７をマスクとしてリンイオンを加速エネルギー７０〜９０ｋｅＶ程度で注入し、次いで同じくフォトレジストパターン３４及びゲート電極１７をマスクとしてボロンイオンを加速エネルギー３５〜４０ｋｅＶ程度で注入する。
【００４４】
すると、ポリシリコン薄膜１４のゲート電極１７下の領域は真性領域からなるチャネル領域１４ａとなり、その両外側の表面側（ゲート電極１７と対向する面側）はｎ型不純物低濃度領域からなる低濃度ソース領域１４ｂ及び低濃度ドレイン領域１４ｃとなり、その各下側はｐ型不純物低低濃度領域からなるｐ型不純物領域１４ｈ、１４ｉとなる。この後、フォトレジストパターン３４を剥離する。
【００４５】
次に、図５に示す工程において、フォトレジストパターン３６をマスクとしてボロンイオンを加速エネルギー２５〜３５ｋｅＶ程度で高濃度に注入する。すると、ポリシリコン薄膜１５の両外側の領域はｐ型不純高濃度物領域からなる高濃度ソース領域１５ｄ及び高濃度ドレイン領域１５ｅとなる。この後、フォトレジストパターン３６を剥離する。
【００４６】
次に、図６に示す工程において、フォトレジストパターン３８及びゲート電極１８をマスクとしてボロンイオンを加速エネルギー２０〜３０ｋｅＶ程度で注入し、次いで同じくフォトレジストパターン３８及びゲート電極１８をマスクとしてリンイオンを加速エネルギー１００〜１１０ｋｅＶ程度で注入する。
【００４７】
すると、ポリシリコン薄膜１５のゲート電極１８下の領域は真性領域からなるチャネル領域１５ａとなり、その両外側の表面側（ゲート電極１８と対向する面側）はｐ型不純物低濃度領域からなる低濃度ソース領域１５ｂ及び低濃度ドレイン領域１５ｃとなり、その各下側はｎ型不純物低低濃度領域からなるｎ型不純物領域１５ｈ、１５ｉとなる。この後、フォトレジストパターン３８を剥離する。
【００４８】
次に、図８に示すＣＭＯＳ薄膜トランジスタのうちの代表としてＮＭＯＳ薄膜トランジスタ１２の飽和領域（Ｖｄ＞Ｖｇ＞Ｖｔｈ）での動作について、図９を参照して簡単に説明する。この場合には、チャネル２８の低濃度ドレイン領域１４ｃ近傍において衝突電離により発生した電子正孔対のうちの正孔はチャネル２８下ではなく低濃度ソース領域１４ｂ下のｐ型不純物領域１４ｈに流れ込むが、その際のバリアが図７に示す場合よりもより一層低くなるため、より一層良好な飽和特性が得られ、ドレイン電流が過剰に流れないようにすることができる。このようなことは、ＰＭＯＳ薄膜トランジスタ１３の場合も同様である。
【００４９】
なお、この第２実施形態の場合、チャネル領域は、ｉ型に限らず、ソース領域と反対導電型の不純物が低濃度に拡散されとものとしてもよい。つまり、図８において、ポリシリコン薄膜１４の場合は、チャネル領域１４ａをｐ型不純物領域１４ｈと同一導電型のｐ型とし、ポリシリコン薄膜１５の場合は、チャネル領域１５ａをｎ型不純物領域１５ｈと同一導電型のｎ型とすることができる。
【００５０】
また、上記実施形態では、ソース領域及びドレイン領域の低濃度領域の深さを高濃度領域のそれよりも浅くしたが、前述した如く、しきい値Ｖｔｈの変動は、ソース領域側のマイナーキャリアの滞留が原因で発生するので、ドレイン領域側にはこのような構造を採用しなくともよい。
【図面の簡単な説明】
【００５１】
【図１】この発明の第１実施形態としての薄膜トランジスタの断面図。
【図２】図１に示す薄膜トランジスタの製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図３に続く工程の断面図。
【図６】図４に続く工程の断面図。
【図７】図１に示すＬＤＤ構造のＮＭＯＳ薄膜トランジスタの飽和領域での動作を説明するために示す図。
【図８】この発明の第２実施形態としての薄膜トランジスタの断面図。
【図９】図８に示すＬＤＤ構造のＮＭＯＳ薄膜トランジスタの飽和領域での動作を説明するために示す図。
【図１０】従来のＬＤＤ構造のＮＭＯＳ薄膜トランジスタの飽和領域での動作を説明するために示す図。
【符号の説明】
【００５２】
１１  ガラス基板
１２  ＮＭＯＳ薄膜トランジスタ
１３  ＰＭＯＳ薄膜トランジスタ
１４、１５  ポリシリコン薄膜
１４ａ、１５ａ  チャネル領域
１４ｂ、１５ｂ  低濃度ソース領域
１４ｃ、１５ｃ  低濃度ドレイン領域
１４ｄ、１５ｄ  高濃度ソース領域
１４ｅ、１５ｅ  高濃度ドレイン領域
１４ｆ、１５ｆ  真性領域
１４ｇ、１５ｇ  真性領域
１６  ゲート絶縁膜
１７、１８  ゲート電極
１９  層間絶縁膜
２２、２６  ソース電極
２３、２７  ドレイン電極
２８  チャネル
１４ｈ、１４ｉ  ｐ型不純物領域
１５ｈ、１５ｉ  ｎ型不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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