(57)【特許請求の範囲】
【請求項１】
半導体メモリの物理アドレスから論理アドレスを得るフィジカル変換定義の作成を行うフィジカル変換定義編集装置において、
利用者による指示を入力するために用いられる入力部と、
前記物理アドレスの軸と原点および前記論理アドレスのビット数を含むアドレス・パラメータを前記入力部を用いた利用者の指示に応じて設定するアドレス・パラメータ設定手段と、
前記入力部を用いた利用者の指示に応じて、前記半導体メモリの１あるいは互いに隣り合った複数の記憶セルを構成単位とした複数の要素を設定するとともに、これらの各要素について前記論理アドレスを割り付けることにより、前記複数の要素からなるレイアウトの作成を行うレイアウト作成手段と、
を備え、前記レイアウトは２段階以上の階層構造を有しており、最下層の前記レイアウトに含まれる各要素が前記半導体メモリの記憶セルに対応し、上位層の前記レイアウトに含まれる各要素が下位層の前記レイアウトに対応していることを特徴とするフィジカル変換定義編集装置。
【請求項２】
請求項１において、
同一階層に複数の前記レイアウトが含まれているときに、前記レイアウト作成手段は、いずれかのレイアウトに対応する論理アドレスの少なくとも一部の構成ビットの内容を反転させることにより、同一階層内の他のレイアウトの論理アドレスを設定することを特徴とするフィジカル変換定義編集装置。
【請求項３】
請求項１または２において、
前記レイアウト作成手段は、前記レイアウトを構成する要素数を指定する機能と、選択した前記要素に対して前記論理アドレスを各ビット毎に指定する機能を備えることを特徴とするフィジカル変換定義編集装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記レイアウト作成手段は、フィジカル変換定義を確定する所定のルールにしたがって前記レイアウトの作成を行うことを特徴とするフィジカル変換定義編集装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ内の記憶セルの物理アドレスを論理アドレスおよびＩ／Ｏ番号に変換するフィジカル変換定義を作成するフィジカル変換定義編集装置に関する。
【０００２】
【従来の技術】
半導体メモリ試験装置は、半導体メモリ（以下、単に「メモリ」と称する）内の各記憶セルに対してデータの読み書きを行うことにより、各記憶セルの不良を解析するためものである。一般に、半導体メモリ試験装置は、図４３に示すように、タイミング発生器１１０、パターン発生器１１２、波形整形器１１４、論理比較器１１６、フェイルメモリ１１８を含んで構成される。パターン発生器１１２によって発生したアドレスとデータが波形整形器１１４により波形整形されて被試験メモリ（ＭＵＴ）に入力される。論理比較器１１６は、ＭＵＴから読み出されたデータと、パターン発生器１１２から出力される期待値とを比較して、パス・フェイルの判定を行う。フェイルメモリ１１８は、論理比較器１１６より出力されるフェイル信号と、パターン発生器１１２より出力されるアドレス信号により、各アドレス毎のフェイル情報を格納する。これらの一連の動作は全てタイミング発生器１１０から各部に入力されるシステムクロックに同期して行われる。
【０００３】
このようにして、半導体メモリ試験装置に含まれるフェイルメモリ１１８にはＭＵＴの各記憶セルの良否に関するデータが格納され、これを外部のホスト装置等によって収集してその内容を調べることにより、メモリの不良解析が行われる。
【０００４】
ところで、実際のメモリの記憶セルの物理的な配置は、メモリに入力されるアドレス情報（論理アドレス）と異なる場合が多い。そのため、上述したフェイルメモリ１１８に格納されたフェイル情報を読み出しても、どの記憶セルが不良であるかがわからない。
【０００５】
不良が検出されたメモリのアドレスを示すマップを「フェイル・ビット・マップ」という。フェイル・ビット・マップには、ロジカル・フェイル・ビット・マップとフィジカル・フェイル・ビット・マップがある。ロジカル・フェイル・ビット・マップは、論理アドレスＸ、Ｙ、ＺとＩ／Ｏ番号とを座標として用いる４次元のフェイル・ビット・マップであり、論理アドレスＺを用いない場合は３次元になることもある。上述したフェイルメモリ１１８から読み出されるフェイル情報に基づいて、このロジカル・フェイル・ビット・マップが得られる。フィジカル・フェイル・ビット・マップは、物理アドレスＸ、Ｙを座標として用いる２次元のフェイル・ビット・マップであり、メモリの不良記憶セルの物理的配置を確認する場合に用いられる。メモリの不良解析は、通常はこのフィジカル・フェイル・ビット・マップを用いて行われるため、フェイルメモリ１１８を用いて得られたロジカル・フェイル・ビット・マップをフィジカル・フェイル・ビット・マップに変換する必要がある。
【０００６】
一般に、ロジカル・フェイル・ビット・マップをフィジカル・フェイル・ビット・マップに変換することを「フィジカル変換」という。広義には、ロジカル・フェイル・ビット・マップとフィジカル変換定義を用いて２次元のフェイル・ビット・マップを得ることをフィジカル変換という。ここで、フィジカル変換定義とは、フィジカル変換を行うための情報をいい、物理アドレスから高速に論理アドレスとＩ／Ｏ番号を得るための情報が含まれている。
【０００７】
上述したフィジカル変換定義は、フィジカル変換定義編集装置を用いて行われる。以下、従来のフィジカル変換定義編集装置を用いて、フィジカル変換定義を作成する手法について説明する。
【０００８】
（１）アドレス・パラメータの設定
まず、各種のアドレス・パラメータを設定する。具体的には、
・水平方向論理アドレスのサイズＨＬ、
・垂直方向論理アドレスのサイズＶＬ、
・Ｉ／ＯサイズＩＯ、
・水平方向物理アドレスのサイズＨＰ、
・垂直方向物理アドレスのサイズＶＰ、
・アドレス軸
をそれぞれ設定する。ここで、ＨＬ×ＶＬ×ＩＯ＝ＨＰ×ＶＰとなるように各値が設定される。例えば、ＨＬ＝３２、ＶＬ＝１６、ＩＯ＝４、ＨＰ＝６４、ＶＰ＝３２に設定され、水平方向がＸ軸、垂直方向がＹ軸に設定される。
【０００９】
（２）ユニット・レイアウトの作成
次に、ユニット・レイアウトを作成する。このユニット・レイアウトは、幅、高さ、原点位置の３つの情報を有する。大きさが異なる複数のユニットが許容されるが、最も小さい基本ユニット・レイアウトに対して、それ以外のユニット・レイアウトは整数倍の大きさを有する。
【００１０】
図４４は、ユニット・レイアウトの具体例を示す図である。図４４（ａ）に示すユニット・レイアウトａは、幅が２４に、高さが４に、原点が右上に設定されている。また、図４４（ｂ）に示すユニット・レイアウトｂは、幅が８に、高さが４に、原点が左上に設定されている。
【００１１】
（３）ブロック・レイアウトの作成
次に、ブロック・レイアウトを作成する。ブロック・レイアウトは、複数のユニットを格子状に並べて、それぞれのユニットにユニット・レイアウトとＩ／Ｏ番号を割り付けたものであり、ブロックに含まれるユニットの大きさは、行または列で高さまたは幅がそろっていれば全て同じでなくてもよい。
【００１２】
図４５は、ブロック・レイアウトの具体例を示す図である。図４５（ａ）に示すブロック・レイアウトＡは、列数が２に、行数が４にそれぞれ設定されており、水平方向に図４４に示したユニット・レイアウトａとユニット・レイアウトｂが組み合わされ、垂直方向にＩ／Ｏ番号０と１のユニット・レイアウトが交互に組み合わされる。したがって、ブロック・レイアウトＡは、幅が３２に、高さが１６に設定される。同様に、図４５（ｂ）に示すブロック・レイアウトＢは、列数が２に、行数が４にそれぞれ設定されており、水平方向に図４４に示したユニット・レイアウトｂとユニット・レイアウトａが組み合わされ、垂直方向にＩ／Ｏ番号２と３のユニット・レイアウトが交互に組み合わされる。したがって、ブロック・レイアウトＢは、幅が３２に、高さが１６に設定される。
【００１３】
（４）メイン・レイアウトの作成
次に、メイン・レイアウトを作成する。メイン・レイアウトは、複数のブロックを格子状に並べて、それぞれのブロックにブロック・レイアウトとシーケンス番号を割り付けたものである。シーケンス番号は、順序に意味があり、重複した番号は許されない。ブロックに割り付けるブロック・レイアウトは、含まれるユニットの数が縦横共に等しく、かつ、含まれる記憶セルの数が縦横共に等しくなければならない。
【００１４】
図４６は、メイン・レイアウトの具体例を示す図である。同図に示すメイン・レイアウトは、水平方向および垂直方向の各ブロック数を２に設定し、水平方向にブロック・レイアウトＡ、Ｂおよびブロック・レイアウトＢ、Ａを組み合わせたものである。また、シーケンス番号として、左上のブロック・レイアウトＡに「１」が、右下のブロック・レイアウトＡに「４」が、右上のブロック・レイアウトＢに「７」が、左下のブロック・レイアウトＢに「９」がそれぞれ設定されている。
【００１５】
（５）アドレス割り付け優先方向の設定
次に、水平方向および垂直方向のいずれかをアドレス割り付け優先方向として設定する。
【００１６】
以上の（１）〜（５）の各動作によって定義作業が終了し、その後、以下に示すルールにしたがって論理アドレスＸ、Ｙが自動的に割り付けられる。
【００１７】
・物理アドレスの原点は常に左上とする、
・水平方向がＸで垂直方向がＹのときは物理アドレスも論理アドレスも水平方向がＸで垂直方向がＹであり、反対に水平方向がＹで垂直方向がＸのときは物理アドレスも論理アドレスも水平方向がＹで垂直方向がＸとなる、
・論理アドレスは小さいアドレスから順に割り付ける、
・アドレス割り付け優先方向が水平方向のときは水平方向論理アドレスの割り付けが優先され、反対にアドレス割り付け優先方向が垂直方向のときは垂直方向論理アドレスの割り付けが優先される、
・優先方向アドレスがその最大値に達すると優先方向アドレスが０になり、非優先方向アドレスが最後に割り付けたアドレスに１を加算した値になる、
・シーケンス番号の小さいブロックから順に論理アドレスを割り付ける、
・ブロック内の左上のユニットから順に論理アドレスを割り付ける、
・アドレス割り付け優先方向が水平方向のときはブロック内のユニットに水平方向優先の順序で割り付けられ、反対にアドレス割り付け優先方向が垂直方向のときはブロック内のユニットに垂直方向優先の順序で割り付けられる、
・ユニット内のアドレスはユニットの原点から順にアドレスを割り付ける。
【００１８】
図４７は、ユニット内で割り付けられた論理アドレスの表記方法の一例を示す図である。図４７に示す例では、ユニットの右上を原点として水平方向の論理アドレスＸが０〜２３に設定され、垂直方向の論理アドレスＹが０〜３に設定されている。また、このユニットに対応するＩ／Ｏ番号が０に設定されている。
【００１９】
図４８は、上述したルールにしたがってメイン・レイアウト内の論理アドレスの割り付けを行った具体例を示す図であり、一例として、図４６に示したメイン・レイアウト、図４５に示したブロック・レイアウト、図４４に示したユニット・レイアウトを用い、アドレス割り付け優先方向を水平方向とした場合が示されている。
【００２０】
【発明が解決しようとする課題】
ところで、上述した従来のフィジカル変換定義編集装置を用いて論理アドレスの割り付けを行う場合に以下に示す問題がある。
【００２１】
▲１▼ブロックレイアウト内のアドレス割り付け順序を利用者が設定できない。例えば、図４８に示したメイン・レイアウト中のシーケンス番号１のブロック・レイアウト（左上のブロック・レイアウト）において、最上段に配置された２つのユニット・レイアウトは、原点位置である左上に近いものから順に論理アドレスが割り振られるため、反対に、右上にあるユニットから先に論理アドレスを割り付けたり、ユニットが４つ存在する場合に中央のユニットを飛び越して両側のユニットに論理アドレスを割り付けた後に中央のユニットの論理アドレスを割り付ける等の処理ができなかった。
【００２２】
このため、これと同等の論理アドレスの割り付けを行おうとすると、例えば小さなブロックを多数作成し、それぞれのシーケンス番号を工夫して論理アドレスの順番を入れ替える等の工夫が必要になり、論理アドレスの割り付け作業が煩雑になる。
【００２３】
▲２▼ブロック内で論理アドレスが連続していないブロック定義ができない。ブロック内で論理アドレスが連続するように割り付けが行われるため、例えば図４９に示すように、２つブロックの全体として連続になる論理アドレスを割り付けることができない。したがって、これと同等の論理アドレスの割り付けを行おうとすると、論理アドレスが連続するような１あるいは複数のユニットが含まれるような小さなブロックを多数作成し、それぞれのシーケンス番号を工夫して論理アドレスの順番を入れ替える等の工夫が必要になり、論理アドレスの割り付け作業が煩雑になる。
【００２４】
▲３▼ブロックの大きさが一様でなければならない。例えば、図５０に示すようなメイン・レイアウトを作成することはできない。
【００２５】
▲４▼論理アドレスが全部含まれていないフィジカル変換定義が作成できない。一般に、フィジカル変換は複雑で処理に時間がかかるため、メモリの一部の記憶セルのみを対象にフィジカル変換を行おうとすると、一部の記憶セルに対応した論理アドレスが連続しない場合がある。例えば、図５１に示したようなメイン・レイアウトを作成しようとすると、水平方向の論理アドレス５０〜６Ｆが含まれておらず、上述したルールに反することになる。したがって、このようなメイン・レイアウトに対応したフィジカル変換定義を作成することはできない。
【００２６】
▲５▼ブロックに含まれるユニットの大きさが一様でないときの論理アドレスの割り付けルールが適切でない。図５２は、図４８に示したメイン・レイアウトのアドレス割り付け優先方向を垂直方向に変更した場合の論理アドレスの割り付け状態を示す図である。図４６に示したシーケンス番号にしたがってアドレス割り付けを行うものとすると、最初に左上に配置されたブロックに対して論理アドレスが割り付けられる。Ｉ／Ｏ番号０に対応したユニットに着目すると、符号ａ、ｂ、ｃ、ｄのユニットの順に論理アドレスが割り振られる。このようにして４つのユニットに対して論理アドレスが割り付けられると、垂直方向の論理アドレスがブロックの高さと等しい１５Ｈに達するので、次に論理アドレスの割り付けを行う場合には、水平方向の論理アドレスを直前の値に対して１を加算した後に、垂直方向のアドレスを最初から割り付ける。したがって、シーケンス番号にしたがって右下のブロックに含まれる符号ｅのユニットに対して論理アドレスの割り付けを行うことになるが、水平方向の論理アドレスを直前値７に１を加算した８とすると、符号ａのユニットで割り付けられた論理アドレスと重複してしまい、エラーが発生してしまう。このように、異なる大きさのユニットの組み合わせを許容したために、矛盾した論理アドレスの割り付けが行われるおそれがある。
【００２７】
▲６▼論理アドレスの割り付けを行う前に各ブロックの順序を規定するシーケンス番号を設定しなければならないが、このシーケンス番号を適切に設定することが難しい。そのため、熟練していない利用者は、シーケンス番号の設定に時間がかかったり、何度もシーケンス番号を変更して論理アドレスの割り付けをやり直す必要があり、煩雑さが増す。特に、最近のメモリは大容量のものが市場に出回っており、メイン・レイアウト内のブロック数も急激に増加する傾向にあるため、シーケンス番号の設定作業に時間がかかり、フィジカル変換定義を作成する意欲がなくなってしまう。
【００２８】
▲７▼物理アドレスの原点が左上に固定になっているため、それ以外の原点位置に対応させようとした場合には、ブロックの大きさを小さくして各ブロックのシーケンス番号を工夫する必要がある。
【００２９】
このように、従来の手法を用いてフィジカル変換定義を作成しようとすると、制約が多くて作業効率が低下するという問題点があり、制約が少なく作業効率を向上させることができる手法が望まれていた。
【００３０】
本発明は、このような点に鑑みて創作されたものであり、その目的は制約が少なく、作業効率を向上させることができるフィジカル変換定義編集装置を提供することにある。
【００３１】
【課題を解決するための手段】
上述した課題を解決するために、本発明のフィジカル変換定義編集装置は、アドレス・パラメータ設定手段によって半導体メモリの物理アドレスと論理アドレスの設定内容に関する情報が含まれるアドレス・パラメータを指定するとともに、レイアウト作成手段によって、１あるいは複数の記憶セルを構成単位とした複数の要素を設定し、これらの各要素の論理アドレスを指定することによりレイアウトを作成している。したがって、レイアウトに含まれる各要素の論理アドレスを直接指定することにより、物理アドレスと論理アドレスの関係を規定したフィジカル変換定義を作成することができ、従来のように論理アドレスの割り付け順序を指定するシーケンス番号をあらかじめ設定する等の煩雑な設定が不要であるため制約が少なく、フィジカル変換定義を作成する際の作業効率を上げることができる。
【００３２】
また、上述したレイアウトを階層構造に構成し、最下層のレイアウトに含まれる各要素に半導体メモリの記憶セルを対応させることが好ましい。通常、半導体メモリの物理アドレスと論理アドレスとの対応は、所定の範囲を単位として繰り返される場合が多いため、この所定の範囲を単位とした階層構造としてレイアウトを作成することにより、規則性が明確になるため、論理アドレスの各ビットの指定が容易となり、さらに作業効率を上げることができる。特に、同一階層に含まれる複数のレイアウトの論理アドレスが同じ規則性を有している場合には、各レイアウトを個別に作成するのではなく、いずれかのレイアウトの論理アドレスの所定ビットを反転させることにより、他のレイアウトを作成することが可能になり、作業量を大幅に低減することができる。
【００３３】
また、上述したレイアウト作成手段は、レイアウトの要素数を指定する機能と、選択した要素の論理アドレスを各ビット毎に指定する機能を有することが好ましい。論理アドレスの規則性に基づいて任意の要素数を指定することができるため、半導体メモリ毎に最適な要素数を指定してフィジカル変換定義の作成作業を行うことができる。また、論理アドレスを各ビット毎に指定することができるため、論理アドレスの順序等を任意に指定することができ、より自由度のある論理アドレスの設定が可能になる。
【００３４】
また、レイアウト作成手段によるレイアウトの作成は、フィジカル変換定義を確定する所定のルールにしたがって行うことが好ましい。所定のルールにしたがった画一的なレイアウト作成作業を行うことにより、作業効率を向上させるとともに、後のフィジカル変換時に発生するエラー等を削減することができる。
【００３５】
【発明の実施の形態】
本発明を適用した一実施形態のフィジカル変換定義編集装置は、シーケンス番号を用いずに論理アドレスを直接割り付けることにより、フィジカル変換定義を作成することに特徴がある。以下、本発明を適用した一実施形態のフィジカル変換定義編集装置の詳細について、図面を参照しながら説明する。
【００３６】
（１）フィジカル変換定義編集装置の構成
図１は、本実施形態のフィジカル変換定義編集装置の構成を示す図である。このフィジカル変換定義編集装置（以下、単に「編集装置」と称する）１００は、図４３に示した半導体メモリ試験装置に含まれるフェイルメモリ１１８から読み出されるフェイル情報としてのロジカル・フェイル・ビット・マップからフィジカル・フェイル・ビットマップを得るために必要なフィジカル変換定義を作成するためのものであり、例えば半導体メモリ試験装置に接続されたホスト装置によって所定のソフトウエアを起動することにより実現される。
【００３７】
図１に示す編集装置１００は、制御部１０、入力部１２、表示装置１４、アドレス・パラメータ設定部２０、レイアウト作成部２２、フィジカル変換定義格納部２４、外部記憶装置入出力部３０を含んで構成される。
【００３８】
制御部１０は、編集装置１００の全体を制御するものであり、各構成間のデータの入出力や動作手順の制御を行う。入力部１２は、フィジカル変換定義の作成に際して、各種のアドレス・パラメータや論理アドレスの割り付けに関する各種動作指示を入力するためのものであり、例えばキーボードとポインティングデバイスとしてのマウスを備えている。表示装置１４は、フィジカル変換定義の作成状況や作成結果を表示するためのものであり、利用者はこの表示装置１４の画面を見ながらフィジカル変換定義の作成作業を行う。
【００３９】
また、図１に示したアドレス・パラメータ設定部２０は、フィジカル変換定義の作成に必要な各種のアドレス・パラメータを設定する。レイアウト作成部２２は、記憶セルあるいは別のレイアウトを格子状に並べて構成されるレイアウトを作成する。
【００４０】
フィジカル変換定義格納部２４は、アドレス・パラメータ格納部２６およびレイアウト格納部２８を含んでいる。アドレス・パラメータ格納部２６にはアドレス・パラメータ設定部２０によって設定された各種のアドレス・パラメータが格納される。また、レイアウト格納部２８には、レイアウト作成部２２によって作成されたレイアウトに関する情報が格納される。
【００４１】
外部記憶装置入出力部３０は、編集装置１００で作成したフィジカル変換定義をハードディスクなどの外部記憶装置に格納したり、外部記憶装置に格納したフィジカル変換定義を編集装置１００に読み込むためのものである。
【００４２】
図２は、編集装置１００と外部記憶装置との関係を示す図であり、それ以外の周辺装置を組み合わせた構成の一例が示されている。図２において、半導体メモリ試験装置２００は、半導体メモリ（図示せず）の不良解析を行うものであり、図４３に示した構成を有している。外部記憶装置２１０は、半導体メモリ試験装置２００内のフェイルメモリから読み出されるロジカル・フェイル・ビットマップと、編集装置１００によって作成されるフィジカル変換定義を格納する。
【００４３】
また、フェイル・ビットマップ表示装置２２０は、フィジカル変換部２２２、フィジカル・フェイル・ビットマップ格納部２２４、ビットマップ表示部２２６を含んでおり、外部記憶装置２１０に格納されているロジカル・フェイル・ビットマップとフィジカル変換定義に基づいて、フィジカル・ビットマップを表示する。フィジカル変換部２２２は、フィジカル変換定義に基づいてロジカル・フェイル・ビットマップをフィジカル・フェイル・ビットマップに変換してフィジカル・フェイル・ビットマップ格納部２２４に格納する。ビットマップ表示部２２６は、フィジカル・フェイル・ビットマップ格納部２２４に格納されたフィジカル・フェイル・ビットマップの内容を表示する。
【００４４】
（２）フィジカル変換定義編集装置の動作
次に、上述した編集装置１００によるフィジカル変換定義の作成動作を説明する。
【００４５】
（２ー１）アドレス・パラメータ設定部の動作
アドレス・パラメータ設定部２０によって設定されるアドレス・パラメータの代表的なものとしては、▲１▼物理アドレスの軸と原点、▲２▼論理アドレスのビット数がある。
【００４６】
物理アドレスの軸の設定では、水平方向がＸで垂直方向がＹの場合と、水平方向がＹで垂直方向がＸの場合がある。また、物理アドレスの原点としては、左上、右上、左下、右下のいずれかが指定される。図３は、物理アドレスの軸と原点を指定するアドレス・パラメータの具体的な内容を示す図である。同図において、「▲」で指定された位置が原点を、「Ｘ」が物理アドレスのＸ軸を、「Ｙ」が物理アドレスのＹ軸をそれぞれ示している。「物理アドレスの軸と原点」に関するアドレス・パラメータとしては、図３（Ａ）〜図３（Ｈ）に示した８種類の中からいずれかが選択される。なお、これらの物理アドレスの軸と原点の指定は、フィジカル変換定義を作成するどの段階で行ってもよい。
【００４７】
また、論理アドレスのビット数の設定では、Ｉ／Ｏ番号のビット数、論理アドレスＸのビット数、論理アドレスＹのビット数、論理アドレスＺのビット数が指定される。例えば、Ｉ／Ｏ番号のビット数が「４」に、論理アドレスＸのビット数が「１０」に、論理アドレスＹのビット数が「８」に、論理アドレスＺのビット数が「０」に設定されると、それぞれの値域が０〜１５、０〜１０２３、０〜２５５、０となる。なお、各ビット数の初期値として、「０」が設定されている。
【００４８】
上述した論理アドレスのビット数の設定は、論理アドレスの上限値を定めるものであり、フィジカル変換定義を作成する際に最初に行う必要がある。また、作成されるフィジカル変換定義は、必ずしもここで指定された論理アドレスの全てを含む必要はない。例えば、Ｉ／Ｏ番号のビット数が「４」に指定されたときに、Ｉ／Ｏ番号としてはその値域０〜１５の範囲内で指定可能であるが、０〜７しか使用しない場合や、０〜１５の中の偶数値のみしか使用しない場合が許容される。
【００４９】
このようにして設定された▲１▼物理アドレスの軸と原点、▲２▼論理アドレスのビット数に関するアドレス・パラメータが、フィジカル変換定義格納部２４内のアドレス・パラメータ格納部２６に格納される。
【００５０】
（２−２）レイアウト作成部の動作
レイアウト作成部２２によって作成されるレイアウトには、以下の情報が含まれている。
・レイアウトを識別するための名前（以下、「レイアウト名」と称する）、
・レイアウトを構成する要素の水平方向と垂直方向の数、
・レイアウトを構成する各要素の論理アドレス
・レイアウトを構成する各要素が別のレイアウトの場合にはそれぞれのレイアウト名。
【００５１】
また、このようなレイアウトを作成するために、レイアウト作成部２２は、以下に示す各機能を有している。
・レイアウトを構成する要素数を指定する機能、
・選択したい要素を簡単に選択することができる要素選択機能、
・選択した要素にレイアウト名を指定する機能、
・選択した要素に論理アドレスを各ビット毎に指定する機能、
・各要素に指定されているレイアウト名と論理アドレスを確認する機能。
【００５２】
図４は、レイアウト作成部２２によるレイアウト作成の動作手順を示す流れ図である。まず、レイアウト作成部２２は、レイアウトを構成する要素の数を指定して、レイアウトの初期状態を用意する（ステップ１００）。
【００５３】
図５は、レイアウトの初期状態を示す図である。同図に示すように、水平方向の要素数ａ、垂直方向の要素数ｂのａ×ｂ個の要素が格子状に並べられた初期状態のレイアウトが用意される。なお、図５に示すレイアウトにおいて、水平方向に並んだ各要素に対応する「０〜ａ−１」は水平方向のインデックス番号を表し、垂直方向に並んだ各要素に対応する「０〜ｂ−１」は垂直方向のインデックス番号を表している。これらのインデックス番号は左上を原点位置としており、例えば（０，０）が左上の要素を、（ａ−１，ｂ−１）が右下の要素を示すものとする。
【００５４】
上述した初期状態のレイアウトでは、各要素の論理アドレスは０であり、各要素のレイアウト名は指定されていない。
【００５５】
次に、レイアウト作成部２２は、作成したレイアウトの各要素に、必要であればレイアウト名と論理アドレスを指定し（ステップ１０１）、作成したレイアウトにレイアウト名をつけて、フィジカル変換定義格納部２４内のレイアウト格納部２８に格納する（ステップ１０２）。このようなレイアウトの作成動作が全てのレイアウトについて終了するまで繰り返される（ステップ１０３）。
【００５６】
（２−３）フィジカル変換定義を確定するルール
本実施形態の編集装置１００は、上述したアドレス・パラメータの設定と各種レイアウトの作成によってフィジカル変換定義を作成することができるが、作成に際して以下に示すルールが適用される。
【００５７】
（ルール１）
レイアウト名が指定されていない要素は記憶セルである。
【００５８】
（ルール２）
レイアウト名が指定されている要素はレイアウト名で識別されたレイアウトで展開される。存在しないレイアウト名が指定されている場合には、図２に示したフィジカル変換部２２２によって行われるフィジカル変換時にエラーとなる。
【００５９】
（ルール３）
レイアウトは何レベル（何段階）かの階層構造（ネスティング）が許される。少なくとも２レベルのネスティングが許されることが好ましい。また、再帰的なネスティングはフィジカル変換時にエラーとなる。エラーとなる再帰的なネスティングとは、例えば、レイアウト名“ａ”のレイアウトを構成するいずれかの要素にレイアウト名“ｂ”が指定されており、レイアウト名“ｂ”のレイアウトを構成するいずれかの要素にレイアウト名“ａ”が指定されているような場合である。
【００６０】
（ルール４）
レイアウトの要素（ｍ，ｎ）がレイアウトで、それを記憶セルに展開するときに、各記憶セルの論理アドレスと、要素（ｍ，ｎ）に指定された論理アドレスとの排他的論理和演算を行う。
【００６１】
（ルール５）
レイアウトの各要素は、水平方向のインデックス番号が等しい要素は水平方向に等しい数の記憶セルを含んでいなければならず、垂直方向のインデックス番号が等しい要素は垂直方向に等しい数の記憶セルを含んでいなければならない。この条件が満たされていれば、レイアウトの各要素は全て同じ大きさでなくともよく、レイアウト名が指定されている要素と指定されていない要素が混在していてもよい。
【００６２】
図６は、水平および垂直方向の各要素数の関係を示す図である。図６（Ａ）に示すように、水平方向のインデックス番号０を有する垂直方向の２つの要素（０，０）、（０，１）は、水平方向の大きさが等しい。水平方向のインデックス番号１を有する２つの要素（１，０）、（１，１）についても同様であり、これらの水平方向の大きさが等しい。また、垂直方向のインデックス番号０を有する水平方向の２つの要素（０，０）、（１，０）は、垂直方向の大きさが等しい。垂直方向のインデックス番号１を有する２つの要素（０，１）、（１，１）についても同様であり、これらの垂直方向の大きさが等しい。これに対し、図６（Ｂ）では、水平方向のインデックス番号０、１のそれぞれについて垂直方向に並んだ要素をみると、各要素の水平方向の大きさが一致しない。また、図６（Ｃ）では、垂直方向のインデックス番号０を有する２つの要素をみると、垂直方向の大きさが一致しない。このように、図６（Ｂ）、図６（Ｃ）に示した例では、垂直方向に並んだ各要素の水平方向の大きさ、あるいは水平方向に並んだ各要素の垂直方向の大きさが一致せずに、上述したルール５に反することになる。
【００６３】
（ルール６）
最上位のレイアウトのレイアウト名をｍａｉｎとする。ｍａｉｎというレイアウト名のレイアウトが存在しない場合には、フィジカル変換時にエラーとなる。なお、このｍａｉｎというレイアウト名は一例であって、最上位のレイアウトに対応した他のレイアウト名を付してもよい。
【００６４】
このようなルール１〜ルール６を満たすように、アドレス・パラメータの設定とレイアウトの作成が行われる。
【００６５】
（２−４）フィジカル変換定義の具体例
次に、作成対象となるフィジカル変換定義の具体例について説明する。
【００６６】
図７〜図１５は、これから作成しようとするフィジカル変換定義の具体例を示す図である。なお、ｘ？、ｙ？、ｄ？のそれぞれは、？で示される論理アドレスＸ、Ｙ、Ｉ／Ｏ番号の各ビットを表すものとする。
【００６７】
図７は、フィジカル変換定義の全体構成（最上位のレイアウト）を示す図である。図７に示すように、フィジカル変換定義の全体は、４つの領域Ａ、Ｂ、Ｃ、Ｄによって構成されている。領域Ａは、ｘ４が“０”に、ｙ２が“０”に設定されている。領域Ｂは、ｘ４が“１”に、ｙ２が“０”に設定されている。領域Ｃは、ｘ４が“０”に、ｙ２が“１”に設定されている。領域Ｄは、ｘ４が“１”に、ｙ２が“１”に設定されている。
【００６８】
図８は、図７に示した領域Ａの構成を示す図である。図８に示すように、領域Ａは、ｄ０、ｄ１、ｘ５、ｙ３の合計４ビットの組み合わせによって指定される１６個の領域を含んでおり、その全体が２種類の領域Ｅ、Ｆに分類される。
【００６９】
図９は、図７に示した領域Ｂの構成を示す図である。図９に示すように、領域Ｂも領域Ａと同様に、ｄ０、ｄ１、ｘ５、ｙ３の合計４ビットの組み合わせによって指定される２種類の領域Ｅ、Ｆからなる合計１６個の領域を含んでいる。この領域Ｂは、領域Ａのｙ３を反転させることにより得られる。
【００７０】
図１０は、図７に示した領域Ｃの構成を示す図である。図１０に示すように、領域Ｃは、ｄ０、ｄ１、ｘ５、ｙ３の合計４ビットの組み合わせによって指定される１６個の領域を含んでおり、その全体が２種類の領域Ｇ、Ｈに分類される。領域Ｇ、Ｈは、後述するように領域Ｅ、Ｆのｙ０とｙ１を反転させることによって得られるものであり、この領域Ｃの全体は、領域Ａのｘ５、ｙ０、ｙ１、ｙ３、ｄ１を反転させることにより得られる。
【００７１】
図１１は、図７に示した領域Ｄの構成を示す図である。図１１に示すように、領域Ｄも領域Ｃと同様に、２種類の領域Ｇ、Ｈからなる合計１６個の領域を含んでいる。この領域Ｄの全体は、領域Ａのｘ５、ｙ０、ｙ１、ｄ１を反転させることにより得られる。
【００７２】
図１２は、図８および図９に示した領域Ｅの詳細構成を示す図である。図１２に示すように、領域Ｅは、ｘ０〜ｘ３、ｙ０、ｙ１の合計６ビットの組み合わせによって指定される６４個の記憶セルによって構成されている。
【００７３】
図１３は、図８および図９に示した領域Ｆの詳細構成を示す図である。図１３に示すように、領域Ｆも領域Ｅと同様に、ｘ０〜ｘ３、ｙ０、ｙ１の合計６ビットの組み合わせによって指定される６４個の記憶セルによって構成されており、領域Ｅのｘ０、ｘ１、ｘ２、ｘ３を反転させることにより得られる。
【００７４】
図１４は、図１０および図１１に示した領域Ｇの詳細構成を示す図である。図１４に示すように、領域Ｇも領域Ｅと同様に、ｘ０〜ｘ３、ｙ０、ｙ１の合計６ビットの組み合わせによって指定される６４個の記憶セルによって構成されており、領域Ｅのｙ０、ｙ１を反転させることにより得られる。
【００７５】
図１５は、図１０および図１１に示した領域Ｈの詳細構成を示す図である。図１５に示すように、領域Ｈも領域Ｅと同様に、ｘ０〜ｘ３、ｙ０、ｙ１の合計６ビットの組み合わせによって指定される６４個の記憶セルによって構成されており、領域Ｅのｘ０〜ｘ３、ｙ０、ｙ１を反転させることにより得られる。
【００７６】
図１６は、上述した図７〜図１５を用いてその詳細内容が示されたフィジカル変換定義を別の表現で示した図である。図１６において、格子状に領域分けされた各マスは、論理アドレスＸ、Ｙが連続で、Ｉ／Ｏ番号が等しい最小単位を表している。図１７に示すように、各マス内には、水平方向に最小単位の左端の論理アドレスＸ（ａ）と右端の論理アドレスＸ（ｂ）が並んでおり、垂直方向に最小単位の上端の論理アドレスＹ（ｃ）と下端の論理アドレスＹ（ｄ）が並んでいる。また、各マス内には、最小単位のＩ／Ｏ番号（ｅ）が含まれている。
【００７７】
（２−５）フィジカル変換定義の具体的な作成動作
次に、図１６に示したフィジカル変換定義を作成する具体的な動作を説明する。
【００７８】
図１８は、編集装置１００によって図１６に示したフィジカル変換定義を作成する動作手順を示す流れ図である。まず、アドレス・パラメータ設定部２０は、▲１▼物理アドレスの軸と原点、▲２▼論理アドレスのビット数を設定する（ステップ２００）。
【００７９】
具体的には、物理アドレスの軸と原点として図３（Ｂ）に示した組み合わせが選択され、論理アドレスのビット数が以下のように設定される。
・Ｉ／Ｏ番号のビット数：２、
・論理アドレスＸのビット数：６、
・論理アドレスＹのビット数：４、
・論理アドレスＺのビット数：０。
【００８０】
なお、上述したようにアドレス・パラメータとしての物理アドレスの軸と原点は、フィジカル変換定義作成のどの段階で設定してもよい。
【００８１】
次に、レイアウト作成部２２は、図１２に示した領域Ｅのレイアウトを作成し、フィジカル変換定義格納部２４内のレイアウト格納部２８に格納する（ステップ２０１）。
【００８２】
図１９は、レイアウトを作成する詳細な動作手順を示す流れ図である。まず、レイアウト作成部２２は、作成しようとする領域の要素数を指定する（ステップ３００）。領域Ｅについては、水平方向が１６に、垂直方向が４にそれぞれ指定され、この指定によって図２０に示す要素数１６×４の初期状態のレイアウトが用意される。この初期状態では、全ての要素にレイアウト名が指定されておらず、また、全ての要素の論理アドレスの各ビットｄ０、ｄ１、ｘ０〜ｘ５、ｙ０〜ｙ３に“０”が指定されている。
【００８３】
次に、レイアウト作成部２２は、初期状態のレイアウトに含まれる各要素のレイアウト名と論理アドレスを指定する（ステップ３０１）。なお、領域Ｅの各要素は記憶セルであり、レイアウトではないため、領域Ｅのレイアウト作成に際しては各要素のレイアウト名の指定は行われない。図２１は、領域Ｅの各要素の論理アドレスの指定方法を示す図である。図２１（Ａ）〜（Ｆ）において、斜線（ハッチング）が付された要素が選択された要素に対応する。
【００８４】
まず、ｘ０＝１の要素が選択され、ｘ０＝１であることが指定される（図２１（Ａ））。次に、ｘ１＝１の要素が選択され、ｘ１＝１であることが指定される（図２１（Ｂ））。同様に、ｘ２＝１の要素が選択され、ｘ２＝１であることが指定される（図２１（Ｃ））。ｘ３＝１の要素が選択され、ｘ３＝１であることが指定される（図２１（Ｄ））。ｙ０＝１の要素が選択され、ｙ０＝１であることが指定される（図２１（Ｅ））。ｙ１＝１の要素が選択され、ｙ１＝１であることが指定される（図２１（Ｆ））。
【００８５】
なお、上述した論理アドレスの各ビットｘ０、ｘ１、ｘ２、ｘ３、ｙ０、ｙ１の指定順序は任意であり、どのような順序で指定してもよい。また、指令されなかった残りの論理アドレスの各ビットｄ０、ｄ１、ｘ４、ｘ５、ｙ２、ｙ３は、全て初期状態のままであって０である。
【００８６】
次に、レイアウト作成部２２は、作成したレイアウトにレイアウト名を付けて、レイアウト格納部２８に格納する（ステップ３０２）。例えば、領域Ｅについて作成したレイアウトにレイアウト名“ｓｕｂ  ｂｌｏｃｋ”が付されて格納される。
【００８７】
このようにして領域Ｅについてレイアウトが作成され、レイアウト格納部２８に格納される。
【００８８】
次に、レイアウト作成部２２は、図８に示した領域Ａのレイアウトを作成し、フィジカル変換定義格納部２４内のレイアウト格納部２８に格納する（ステップ２０２）。
【００８９】
基本的な作成手順は上述した領域Ｅのレイアウト作成手順と同じであり、図１９に示した動作手順にしたがって領域Ａのレイアウトが作成される。
【００９０】
まず、レイアウト作成部２２は、作成しようとする領域Ａの要素数を指定する（ステップ３００）。領域Ａについては、水平方向が４に、垂直方向が４にそれぞれ指定され、この指定によって図２２に示す要素数４×４の初期状態のレイアウトが用意される。
【００９１】
次に、レイアウト作成部２２は、初期状態のレイアウトに含まれる各要素のレイアウト名と論理アドレスを指定する（ステップ３０１）。図２３は、領域Ａの各要素の論理アドレスの指定方法を示す図である。
【００９２】
まず、全ての要素が選択され、レイアウト名が“ｓｕｂ  ｂｌｏｃｋ”であることが指定される（図２３（Ａ））。次に、領域Ｆである要素が選択され、ｘ０＝１、ｘ１＝１、ｘ２＝１、ｘ３＝１であることが指定される（図２３（Ｂ））。ここで選択された要素は、指定された論理アドレス（ｘ０〜ｘ３）と、レイアウト“ｓｕｂ  ｂｌｏｃｋ”の各要素で指定される論理アドレスとの排他的論理和を求めることによって領域Ｆであることが指定される。
【００９３】
次に、ｙ３＝１の要素が選択され、ｙ３＝１であることが指定される（図２３（Ｃ））。同様に、ｄ１＝１の要素が選択され、ｄ１＝１であることが指定される（図２３（Ｄ））。ｘ５＝１の要素が選択され、ｘ５＝１であることが指定される（図２３（Ｅ））。ｄ０＝１の要素が選択され、ｄ０＝１であることが指定される（図２３（Ｆ））。
【００９４】
なお、上述した論理アドレスの各ビットｄ０、ｄ１、ｘ０〜ｘ３、ｘ５、ｙ３の指定順序は任意であり、どのような順序で指定してもよい。また、指定されなかった残りの論理アドレスの各ビットｘ４、ｙ０、ｙ１、ｙ２は、全て初期状態のままであって“０”である。
【００９５】
次に、レイアウト作成部２２は、作成したレイアウトにレイアウト名を付けてレイアウト格納部２８に格納する（ステップ３０２）。例えば、領域Ａについて作成したレイアウトにレイアウト名“ｂｌｏｃｋ”が付されて格納される。
【００９６】
このようにして領域Ａについてレイアウトが作成され、レイアウト作成部２８に格納される。
【００９７】
次に、レイアウト作成部２２は、図７に示した最上位のレイアウトを作成し、フィジカル変換定義格納部２４内のレイアウト格納部２８に格納する（ステップ２０３）。
【００９８】
基本的な作成手順は上述した領域Ｅや領域Ａのレイアウト作成手順と同じであり、図９に示した動作手順にしたがって最上位のレイアウトが作成される。
【００９９】
まず、レイアウト作成部２２は、作成しようとする最上位のレイアウトの要素数を指定する（ステップ３００）。最上位のレイアウトについては、水平方向が２に、垂直方向が２にそれぞれ指定され、この指定によって図２４に示す要素数２×２の初期状態のレイアウトが用意される。
【０１００】
次に、レイアウト作成部２２は、初期状態のレイアウトに含まれる各要素のレイアウト名と論理アドレスを指定する（ステップ３０１）。図２５は、最上位の各要素の論理アドレスの指定方法を示す図である。
【０１０１】
まず、全ての要素が選択され、レイアウト名が“ｂｌｏｃｋ”であることが指定される（図２５（Ａ））。次に、領域Ｂである要素が選択され、ｙ３＝１であることが指定される（図２５（Ｂ））。ここで選択された要素は、指定された論理アドレス（ｙ３）とレイアウト“ｂｌｏｃｋ”の各要素で指定される論理アドレスとの排他的論理和を求めることによって領域Ｂであることが指定される。
【０１０２】
同様に、領域Ｃである要素が選択され、ｘ５＝１、ｙ０＝１、ｙ１＝１、ｙ３＝１、ｄ１＝１であることが指定される（図２５（Ｃ））。ここで選択された要素は、指定された論理アドレス（ｘ５、ｙ０、ｙ１、ｙ３、ｄ１）と、レイアウト“ｂｌｏｃｋ”の各要素で指定される論理アドレスとの排他的論理和を求めることによって領域Ｃであることが指定される。
【０１０３】
また、領域Ｄである要素が選択され、ｘ５＝１、ｙ０＝１、ｙ１＝１、ｄ１＝１であることが指定される（図２５（Ｄ））。ここで選択された要素は、指定された論理アドレス（ｘ５、ｙ０、ｙ１、ｄ１）と、レイアウト“ｂｌｏｃｋ”の各要素で指定される論理アドレスとの排他的論理和を求めることによって領域Ｄであることが指定される。
【０１０４】
次に、ｘ４＝１の要素が選択され、ｘ４＝１であることが指定される（図２５（Ｅ））。また、ｙ２＝１の要素が選択され、ｙ２＝１であることが指定される（図２５（Ｆ））。
【０１０５】
なお、上述した論理アドレスの各ビットｄ１、ｘ４、ｘ５、ｙ０〜ｙ３の指定順序は任意であり、どの順序で指定してもよい。また、指定されなかった残りの論理アドレスの各ビットｄ０、ｘ０〜ｘ３は、全て初期状態のままであって０である。
【０１０６】
次に、レイアウト作成部２２は、作成したレイアウトにレイアウト名を付けてレイアウト格納部２８に格納する（ステップ３０２）。最上位のレイアウトについては、レイアウト名“ｍａｉｎ”が付されて格納される。
【０１０７】
上述したように、まずアドレス・パラメータが設定され（図１８のステップ２００）、このアドレス・パラメータに基づいて階層構造を有する３種類のレイアウト“ｓｕｂ  ｂｌｏｃｋ”、“ｂｌｏｃｋ”、“ｍａｉｎ”が作成され（図１８のステップ２０１〜２０３）、これによりフィジカル変換定義の全体が確定される。
【０１０８】
このように、本実施形態の編集装置１００では、アドレス・パラメータ設定後、１あるいは複数レベルの階層構造を有するレイアウトを作成することによりフィジカル変換定義を確定することができるため、各ブロックにシーケンス番号を付してその順番にしたがって順に論理アドレスを割り付ける場合に比べて制約が少なく、作業効率を向上させることができる。また、レイアウトを作成する際に、同一階層のいずれかのレイアウトを作成した後に、このレイアウトの論理アドレスの特定ビットに対して排他的論理和演算を行って値を反転させることにより他のレイアウトが得られるため、作成するレイアウトの数を減らすことができ、フィジカル変換定義の作成のために必要な処理量を低減することができる。実際のメモリは、ある領域の論理アドレスが別の領域の論理アドレスの一部をビット反転させて表される場合がほとんどであるため、論理アドレスの排他的論理和の処理を行うことによって、作成するレイアウトの数を大幅に減らすことができる。
【０１０９】
特に、本実施形態のフィジカル変換定義は、１あるいは複数レベルの階層構造を有するレイアウトの各要素の論理アドレスを自由に設定して作成され、従来のようにメイン・レイアウトやブロック・レイアウトといった固定的な概念がないため、これらの原点位置やアドレス割り付け順序等に基づく制約やシーケンス番号を用いるために生じる制約がなく、フィジカル変換定義の作成に自由度を持たせることができる。
【０１１０】
なお、上述した実施形態では、最上位、領域Ａ、領域Ｅの３種類のレイアウトを作成するとともに、領域Ａ、領域Ｅの論理アドレスの一部のビットを反転させてフィジカル変換定義を作成したが、最上位と領域Ａ〜Ｈの９種類のレイアウトを作成してフィジカル変換定義を作成するようにしてもよい。この場合には、領域Ａ〜Ｈのそれぞれの論理アドレスの各ビットが直接指定されるため、領域Ａ、領域Ｅの論理アドレスの一部のビット反転処理は行う必要がない。
【０１１１】
また、上述した実施形態では、フィジカル変換定義を作成するのに、２レベルのネスティングを利用したが、このレベル数も自由に設定することができる。例えば、領域Ｅを表すために要素数が１６×４の最下位のレイアウトを作成したが、要素数が４×４の最下層のレイアウトを、要素数が４×１の１レベル上のレイアウトの各要素に指定して領域Ｅを作成するようにしてもよい。この場合には、階層が一つ増えて。３レベルのネスティングを利用したことになる。
【０１１２】
また、上述した３つのレイアウト“ｓｕｂ  ｂｌｏｃｋ”、“ｂｌｏｃｋ”、“ｍａｉｎ”の作成順序は任意であり、例えば、“ｍａｉｎ”、“ｂｌｏｃｋ”、“ｓｕｂ  ｂｌｏｃｋ”の順でレイアウトを作成するようにしてもよい。
【０１１３】
（３）フィジカル変換定義編集装置の動作（変形例）
ところで、上述した編集装置１００によるフィジカル変換定義の作成は、レイアウトのレベル数が任意に設定可能であって、しかもそれぞれのレベルのレイアウトの論理アドレスに、論理アドレスＸ、Ｙ、ＺおよびＩ／Ｏ番号のどのビットを対応させるかを任意に設定することができたが、フィジカル変換処理の簡略化と高速化を図って、制限を加えるようにしてもよい。例えば、以下のような制限を加えてフィジカル変換定義を作成するようにしてもよい。
【０１１４】
（制限１）指定可能な論理アドレスの制限
論理アドレスＺは定義できず、０に固定される。
【０１１５】
（制限２）ネスティングレベルの制限
次のように２レベルのネスティングが必ず行われる。
・最上位のレイアウトをメイン・レイアウトと呼び、特にｍａｉｎという名前はつけない。
・メインレイアウトを構成する要素をブロック（第２の領域に対応する）と呼ぶ。
・ブロックに指定するレイアウトはブロック・レイアウトと呼ばれるレイアウト群から選ばれる。
・ブロック・レイアウトを構成する要素をユニット（第１の領域に対応する）と呼ぶ。
・ユニットに指定するレイアウトはユニット・レイアウトと呼ばれるレイアウト群から選ばれる。
・ユニット・レイアウトは最下位のレイアウトであり記憶セルで構成される。
【０１１６】
（制限３）ユニット・レイアウトの制限
・ユニット・レイアウトの各要素にはＩ／Ｏ番号が指定できず、０に固定される。
・ユニット・レイアウトは論理アドレスＸ、Ｙが連続している。
・ユニット・レイアウト内の論理アドレスＸ、Ｙが水平、垂直のどちらの方向に連続するかは１定義内で全て同じであり、ユニット内の論理アドレスの軸をアドレス・パラメータ設定部で指定することで決定される。
・ユニット・レイアウトの大きさは１定義内で全て同じであり、この大きさは、論理アドレスＸ、Ｙの下位アドレスのビット数をアドレス・パラメータ設定部で指定することにより決定される。
【０１１７】
以上のユニット・レイアウトの制限により、ユニット・レイアウトは、論理アドレスの原点が異なる４種類のレイアウトしかなくなるので、実際のレイアウト作成が省略され、ブロック・レイアウトの各要素にユニット・レイアウト名を指定する代わりに、原点が指定される。
【０１１８】
（制限４）ブロック・レイアウトの制限
ブロック・レイアウトでは、各要素の下位アドレスが指定できず、０に固定される。
【０１１９】
（制限５）メイン・レイアウトの制限
メイン・レイアウトでは、各要素のＩ／Ｏ番号が指定できず、０に固定される。また、メイン・レイアウトの各要素には下位アドレスが指定できず０に固定される。
【０１２０】
これらの制限は、上述した編集装置１００に対して加えられるものであり、上述したフィジカル変換定義を確定するルールはそのまま適用される。
【０１２１】
図２６は、変形例に対応したフィジカル変換定義編集装置の構成を示す図である。図２６に示す編集装置１００Ａは、図１に示した編集装置１００に含まれるレイアウト作成部２２をブロック・レイアウト作成部２２Ａおよびメイン・レイアウト作成部２２Ｂに、レイアウト格納部２８をブロック・レイアウト格納部２８Ａおよびメイン・レイアウト格納部２８Ｂに置き換えた構成を有している。
【０１２２】
図２７は、上述した制限の下で編集装置１００Ａによってフィジカル変換定義を作成する場合の動作手順の流れ図である。まず、アドレス・パラメータ設定部２０は、フィジカル変換定義に必要なアドレス・パラメータとして、
・物理アドレスの軸と原点
・ユニット内の論理アドレスの軸
・論理アドレスＸの上位アドレスのビット数
・論理アドレスＸの下位アドレスのビット数
・論理アドレスＹの上位アドレスのビット数
・論理アドレスＹの下位アドレスのビット数
・Ｉ／Ｏ番号のビット数
を設定する（ステップ４００）。
【０１２３】
論理アドレスＸのビット数は、論理アドレスＸの上位アドレスのビット数と下位アドレスのビット数の和となる。同様に、論理アドレスＹのビット数は、論理アドレスＹの上位アドレスのビット数と下位アドレスのビット数の和となる。
【０１２４】
論理アドレスＸ、Ｙのそれぞれの下位アドレスのビット数によって、ユニット・レイアウトの大きさが決定される。このため、ユニット・レイアウトの幅と高さは２のｎ乗（ｎ＝０，１，２，…）でなければならない。
【０１２５】
また、ユニット内の論理アドレスの軸は、ユニット・レイアウト内の論理アドレスＸ、Ｙが水平、垂直のどちらの方向に連続するかを決定するものであり、水平方向がＸで垂直方向がＹ、あるいは、水平方向がＹで垂直方向がＸの２種類から選択される。
【０１２６】
例えば、アドレス・パラメータとして、
・ユニット内の論理アドレスの軸：水平方向がＸで垂直方向がＹ
・論理アドレスＸの上位アドレスのビット数：２ビット
・論理アドレスＸの下位アドレスのビット数：４ビット
・論理アドレスＹの上位アドレスのビット数：２ビット
・論理アドレスＹの下位アドレスのビット数：２ビット
が設定されると、論理アドレスＸはｘ０〜ｘ５の６ビット、論理アドレスＹはｙ０〜ｙ３の４ビットとなる。このうち、上述した制限４、５により、上位アドレスのｘ４、ｘ５、ｙ２、ｙ３ビットは、ブロック・レイアウトとメイン・レイアウトにおいて自由に指定できるが、下位アドレスｘ０〜ｘ３、ｙ０、ｙ１ビットはこれらのレイアウトにおいて指定できない。また、上述した制限３により、ユニット・レイアウトは、図２８（Ａ）〜（Ｄ）に示した４つの中のいずれかになる。このため、ユニット・レイアウトの作成作業が省略され、ブロック・レイアウトの作成動作において、ユニット・レイアウト名を指定する代わりに、ユニット内の論理アドレスの原点がどこにあるかが指定される。
【０１２７】
なお、図２８（Ａ）〜（Ｄ）に示すユニット・レイアウトは全て６４個の記憶セルからなっており、上位アドレスとＩ／Ｏ番号は０である。
【０１２８】
また、下位アドレスのビット数は０であってもよい。垂直方向論理アドレスの下位アドレスが０の場合には、ユニット・レイアウトの垂直方向の記憶セルの数が１で、ユニットに指定する原点が上であっても下であっても同じである。水平方向論理アドレスの下位アドレスが０の場合には、ユニット・レイアウトの水平方向の記憶セルの数が１で、ユニットに指定する原点が右であっても左であっても同じである。水平方向論理アドレスの下位アドレスと垂直方向論理アドレスの下位アドレスがともに０の場合には、ユニットに指定する原点がどこにあっても同じであり、ユニット自体が一つの記憶セルを表す。この場合には１レベルのネスティングと同じである。
【０１２９】
次に、ブロック・レイアウト作成部２２Ａは、最上位のレイアウトであるメイン・レイアウトの各要素（ブロック）に指定するためのいくつかのブロック・レイアウトを作成する（ステップ４０１）。この作業は、上述した制限のない編集装置１００によるレイアウト作成とほぼ同じであるが、異なる部分は、
・各要素にレイアウト名を指定する代わりにユニット内の論理アドレスの原点を指定すること
・各要素に下位アドレスが指定できないこと
である。
【０１３０】
すなわち、ブロック・レイアウト作成部２２Ａは、図２９に示すように、まずブロック・レイアウトを構成する要素（ユニット）の数を指定してブロック・レイアウトの初期状態を用意し（ステップ５００）、次に各ユニットに原点と論理アドレスＸ、Ｙの上位アドレスとＩ／Ｏ番号を指定し（ステップ５０１）、次にブロック・レイアウトを識別するためのブロック・レイアウト名を付けてブロック・レイアウト格納部２８Ａに格納する（ステップ５０２）ことによってブロック・レイアウトを作成する。
【０１３１】
このようにしてブロック・レイアウトの作成が行われると、最後に、メイン・レイアウト作成部２２Ｂは、最上位のレイアウトを作成する（ステップ４０２）。この部分は、上述した制限のない編集装置１００によるレイアウト作成とほぼ同じであるが、異なる部分は、
・各要素のレイアウト名はブロック・レイアウト格納部２８Ａに格納されているレイアウト名に限られること
・各要素に下位アドレスが指定できず、０に固定されること
・各要素にＩ／Ｏ番号が指定できず、０に固定されること
・レイアウト名を付けないこと
である。
【０１３２】
すなわち、メイン・レイアウト作成部２２Ｂは、図３０に示すように、まずメイン・レイアウトを構成する要素（ブロック）の数を指定してメイン・レイアウトの初期状態を用意し（ステップ６００）、次に各ブロックにブロック・レイアウト名と論理アドレスＸ、Ｙの上位アドレスを指定し（ステップ６０１）、メイン・レイアウト格納部２８Ｂに格納する（ステップ６０２）ことによってメイン・レイアウトを作成する。
【０１３３】
次に、図２７に示した手順にしたがってフィジカル変換定義を作成する場合の具体例を説明する。最終的に作成したいフィジカル変換定義としては、図１６に示したものを考えるものとする。
【０１３４】
まず、上述したステップ４００のアドレス・パラメータの設定処理において、以下のようなアドレス・パラメータが設定される。
・物理アドレスの軸と原点：原点が右上であって、水平方向がＸで垂直方向がＹ（図３（Ｂ）に示した組み合わせ）、
・ユニット内の論理アドレスの軸：水平方向がＸで垂直方向がＹ
・論理アドレスＸの上位アドレスのビット数：２ビット
・論理アドレスＸの下位アドレスのビット数：４ビット
・論理アドレスＹの上位アドレスのビット数：２ビット
・論理アドレスＹの下位アドレスのビット数：２ビット
・Ｉ／Ｏ番号のビット数：２。
【０１３５】
次に、上述したステップ４０１のブロック・レイアウトの作成が行われる。この変形例の編集装置１００Ａにおいては少なくとも図３１と図３２に示すブロック・レイアウト“Ｂｌｏｃｋ０”、“Ｂｌｏｃｋ１”を作成する必要がある。これは、メイン・レイアウトで下位アドレスとＩ／Ｏ番号が指定できないために、下位アドレスとＩ／Ｏ番号のビット反転ができないためである。
【０１３６】
図２９に示したブロック・レイアウトの作成手順にしたがってブロック・レイアウト“Ｂｌｏｃｋ０”を作成する手順を具体的に示す。まず、ブロック・レイアウト作成部２２Ａは、ブロック・レイアウトを構成するユニットの数４×４を指定し、図３３に示す４×４のブロック・レイアウトの初期状態を用意する（ステップ５００）。このブロック・レイアウトの初期状態では、全てのユニットにおいて上位アドレスとＩ／Ｏ番号が０で、原点が左上になっている。
【０１３７】
次に、ブロック・レイアウト作成部２２Ａは、各ユニットについて、原点と論理アドレスＸ、Ｙの上位アドレスとＩ／Ｏ番号を指定する（ステップ５０１）。これらの指定順序は任意である。例として、ｄ０、ｄ１、原点、ｘ５、ｙ３の順で指定する場合の各時点でのブロック・レイアウトの状態を図３４〜図３８に示す。なお、何も指定されなかった上位アドレスｘ４、ｙ２は、全てのユニットで初期状態（ｘ４＝０、ｙ２＝０）が維持される。
【０１３８】
ブロック・レイアウト作成部２２Ａは、このようにして作成したブロック・レイアウトに“Ｂｌｏｃｋ０”という名前をつけて、ブロック・レイアウト格納部２８Ａに格納する（ステップ５０２）。以上でブロック・レイアウト“Ｂｌｏｃｋ０”が完成する。
【０１３９】
次に、上述したようにブロック・レイアウト“Ｂｌｏｃｋ１”も作成しなければならないが、ブロック・レイアウト“Ｂｌｏｃｋ１”は、ブロック・レイアウト“Ｂｌｏｃｋ０”の垂直方向の下位アドレスの全ビット（ｙ０、ｙ１）とｘ５、ｙ３、ｄ１ビットを反転すれば簡単にできるので、ブロック・レイアウト作成部２２Ａがこのようなブロック・レイアウトを簡単に作成する機能を有することが好ましい。
【０１４０】
なお、水平方向の下位アドレスの全ビットを反転するビット操作は、ユニットに割り付ける原点の左右を反転する処理に相当する。また、垂直方向の下位アドレスの全ビットを反転するビット操作は、ユニットに割り付ける原点の上下を反転する処理に相当する。
【０１４１】
次に、上述したステップ４０２のメイン・レイアウトの作成が行われる。まず、メイン・レイアウト作成部２２Ｂは、メイン・レイアウトを構成するブロックの数２×２を指定して、２×２のメイン・レイアウトの初期状態を用意する（ステップ６００）。このメイン・レイアウトの初期状態では、全てのブロックにおいてブロック・レイアウト名が指定されておらず、上位アドレスが０になっている。
【０１４２】
次に、メイン・レイアウト作成部２２Ｂは、各ブロックについて、ブロック・レイアウト名と論理アドレスＸ、Ｙの上位アドレスを指定する（ステップ６０１）。これらの指定順序は任意である。例として、ブロック・レイアウト名、ｘ４、ｙ２、ｙ３の順で指定する場合の各時点でのフィジカル変換定義の状態を図３９〜図４２に示す。なお、何も指定されなかった上位アドレスｘ５は、全てのブロックで初期状態（ｘ５＝０）が維持される。
【０１４３】
メイン・レイアウト作成部２２Ｂは、このようにして作成したメイン・レイアウトをメイン・レイアウト格納部２８Ｂに格納する（ステップ６０２）。
【０１４４】
このように、フィジカル変換処理の簡略化と高速化を図っていくつかの制限事項を設けることにより、さらに作業効率を向上させることができる。また、このようにしてフィジカル変換定義を作成する場合の具体的な利点をあげると以下のようになる。
【０１４５】
▲１▼ブロック・レイアウト内のアドレス割り付け順序を利用者によって設定することができる。本実施形態では、ブロック内で論理アドレスを割り付ける順序は、論理アドレスの上位アドレスによって決定される。したがって、この上位アドレスを工夫することにより、ブロック・レイアウト内の論理アドレスの割り付け順序を任意に設定することができる。
【０１４６】
▲２▼ブロック内で論理アドレスが連続していないブロック・レイアウトの定義が可能になる。本実施形態では、フィジカル変換定義の論理アドレスの順序は、論理アドレスの上位アドレスによって決定される。したがって、同一ブロック内で必ずしも論理アドレスが連続している必要はなく、図４９に示したように、複数のブロックを通して論理アドレスが連続するようなフィジカル変換定義の作成が可能となる。
【０１４７】
▲３▼ブロックの大きさが異なるフィジカル変換定義の作成が可能となる。本実施形態では、論理アドレスの下位アドレスで大きさが決まる各ユニットの大きさは一様である必要があるが、ブロックの大きさは必ずしも同じである必要はないため、図５０に示すように、一部のブロックの大きさが異なるフィジカル変換定義を作成することができる。
【０１４８】
▲４▼論理アドレスが全部含まれていないフィジカル変換定義を作成することができる。本実施形態では、メイン・レイアウトの全体にわたって論理アドレスが連続しているか否かは論理アドレスの上位アドレスをどのように設定したかによって決まるが、この上位アドレスが連続しないように設定することもできるため、この不連続な上位アドレス（含まれない上位アドレス）に対応する論理アドレスが含まれないようにすることもできる。
【０１４９】
▲５▼各ユニットの大きさを同じにしているため、従来のように大きさが異なるユニットを含む場合のように、論理アドレスの割り付けルールが適切でなくてエラーが発生する事態を回避することができる。
【０１５０】
▲６▼論理アドレスの割り付け作業を行う前にシーケンス番号を設定する必要がなく、その設定の適否を考慮する必要がない。本実施形態では、論理アドレスの上位アドレスを直接指定することにより、論理アドレス全体の順序を指定しており、シーケンス番号を用いていないため、適切に設定することが難しかったシーケンス番号を用いることなくフィジカル変換定義を作成することができる。
【０１５１】
▲７▼物理アドレスの原点位置を任意に設定することができる。本実施形態では、アドレス・パラメータに物理アドレスの原点位置を含ませたため、任意に設定することが可能になった。
【０１５２】
なお、上述した本実施形態の変形例では、メイン・レイアウトにＩ／Ｏ番号が指定できないという制限がついているが、この制限をなくし、ブロック・レイアウトのユニットに指定したＩ／Ｏ番号とメイン・レイアウトのブロックに指定したＩ／Ｏ番号の排他的論理和演算を行うようにしてもよい。
【０１５３】
【発明の効果】
上述したように、本発明によれば、半導体メモリの物理アドレスと論理アドレスの設定内容に関する情報が含まれるアドレス・パラメータを指定するとともに、１あるいは複数の記憶セルを構成単位とした複数の要素を設定し、これらの各要素の論理アドレスを指定することによりレイアウトを作成しており、レイアウトに含まれる各要素の論理アドレスを直接指定することによりフィジカル変換定義を作成することができ、従来のように論理アドレスの割り付け順序を指定するシーケンス番号をあらかじめ設定する等の煩雑な設定が不要であるため制約が少なく、フィジカル変換定義を作成する際の作業効率を上げることができる。
【図面の簡単な説明】
【図１】本実施形態のフィジカル変換定義編集装置の構成を示す図である。
【図２】本実施形態の編集装置と外部記憶装置との関係を示す図である。
【図３】物理アドレスの軸と原点を指定するアドレス・パラメータの具体的な内容を示す図である。
【図４】レイアウト作成部によるレイアウト作成の動作手順を示す流れ図である。
【図５】レイアウトの初期状態を示す図である。
【図６】水平および垂直方向の各要素数の関係を示す図である。
【図７】フィジカル変換定義の最上位のレイアウトを示す図である。
【図８】図７に示した領域Ａのレイアウトを示す図である。
【図９】図７に示した領域Ｂのレイアウトを示す図である。
【図１０】図７に示した領域Ｃのレイアウトを示す図である。
【図１１】図７に示した領域Ｄのレイアウトを示す図である。
【図１２】図８および図９に示した領域Ｅのレイアウトを示す図である。
【図１３】図８および図９に示した領域Ｆのレイアウトを示す図である。
【図１４】図１０および図１１に示した領域Ｇのレイアウトを示す図である。
【図１５】図１０および図１１に示した領域Ｈのレイアウトを示す図である。
【図１６】図７〜図１５を用いて表されたフィジカル変換定義を他の表現で表した図である。
【図１７】図１６に示すフィジカル変換定義の最小単位の格子状領域の説明図である。
【図１８】図１６に示したフィジカル変換定義を作成する具体的な動作手順を示す流れ図である。
【図１９】レイアウトを作成する詳細な動作手順を示す流れ図である。
【図２０】領域Ｅに対応するレイアウトの初期状態を示す図である。
【図２１】領域Ｅの各要素の論理アドレスの指定方法を示す図である。
【図２２】領域Ａに対応するレイアウトの初期状態を示す図である。
【図２３】領域Ａの各要素の論理アドレスの指定方法を示す図である。
【図２４】最上位のレイアウトの初期状態を示す図である。
【図２５】最上位のレイアウトに含まれる各要素の論理アドレスの指定方法を示す図である。
【図２６】変形例に対応したフィジカル変換定義編集装置の構成を示す図である。
【図２７】図２６に示したフィジカル変換定義編集装置によってフィジカル変換定義を作成する動作手順を示す流れ図である。
【図２８】ユニット・レイアウトの具体例を示す図である。
【図２９】ブロック・レイアウトを作成する動作手順を示す流れ図である。
【図３０】メイン・レイアウトを作成する動作手順を示す流れ図である。
【図３１】ブロック・レイアウトの具体例を示す図である。
【図３２】ブロック・レイアウトの具体例を示す図である。
【図３３】初期状態のブロックレイアウトの具体例を示す図である。
【図３４】ブロック・レイアウトの作成過程の具体例を示す図である。
【図３５】ブロック・レイアウトの作成過程の具体例を示す図である。
【図３６】ブロック・レイアウトの作成過程の具体例を示す図である。
【図３７】ブロック・レイアウトの作成過程の具体例を示す図である。
【図３８】ブロック・レイアウトの作成過程の具体例を示す図である。
【図３９】メイン・レイアウトを作成する動作手順を示す流れ図である。
【図４０】メイン・レイアウトの作成過程の具体例を示す図である。
【図４１】メイン・レイアウトの作成過程の具体例を示す図である。
【図４２】メイン・レイアウトの作成過程の具体例を示す図である。
【図４３】半導体メモリ試験装置の構成を示す図である。
【図４４】従来のユニット・レイアウトの具体例を示す図である。
【図４５】従来のブロック・レイアウトの具体例を示す図である。
【図４６】従来のメイン・レイアウトの具体例を示す図である。
【図４７】ユニット内で割り付けられた論理アドレスの表記方法を示す図である。
【図４８】従来の論理アドレス割り付けルールにしたがって、アドレス割り付け優先方向を水平方向として論理アドレスの割り付けを行った具体例を示す図である。
【図４９】ブロック内で論理アドレスが連続していないブロック・レイアウトの具体例を示す図である。
【図５０】ブロックの大きさが一様でないフィジカル変換定義のメイン・レイアウトの具体例を示す図である。
【図５１】論理アドレスが全部含まれていないフィジカル変換定義のメイン・レイアウトの具体例を示す図である。
【図５２】従来の論理アドレス割り付けルールにしたがって、アドレス割り付け優先方向を垂直方向として論理アドレスの割り付けを行った具体例を示す図である。
【符号の説明】
１０  制御部
１２  入力部
１４  表示装置
２０  アドレス・パラメータ設定部
２２  レイアウト作成部
２４  フィジカル変換定義格納部
２６  アドレス・パラメータ格納部
２８  レイアウト格納部
３０  外部記憶装置入出力部
１００  フィジカル変換定義編集装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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