(57)【特許請求の範囲】
【請求項１】
入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、
上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、
上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、
上記同期化クロックで上記二値化信号をラッチするラッチ手段とを備え、
上記演算手段は、
所定の期間内における上記デジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を上記閾値として出力する閾値検出手段と、
上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出手段と、
上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出手段と、
隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、
上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力手段とを備えたものである、
ことを特徴とするクロック生成装置。
【請求項２】
入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、
上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、
上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、
上記同期化クロックで上記二値化信号をラッチするラッチ手段とを備え、
上記演算手段は、
所定の期間内における上記デジタル信号の積分値を検出し、該積分値の平均値を上記閾値として出力する閾値検出手段と、
上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出手段と、
上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出手段と、
隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、
上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力手段とを備えたものである、
ことを特徴とするクロック生成装置。
【請求項３】
請求請１または２のいずれかに記載のクロック生成装置において、
隣接する上記デジタル信号を補間するオーバーサンプリングデジタルフィルタを備えた、
ことを特徴とするクロック生成装置。
【請求項４】
入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換ステップと、
上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、
上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、
上記同期化クロックで上記二値化信号をラッチするラッチステップとを備え、
上記演算ステップは、
所定の期間内における上記デジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を上記閾値として出力する閾値検出ステップと、
上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出ステップと、
上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出ステップと、
隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、
上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力ステップとを備えたものである、
ことを特徴とするクロック生成方法。
【請求項５】
入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換ステップと、
上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、
上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、
上記同期化クロックで上記二値化信号をラッチするラッチステップとを備え、
上記演算ステップは、
所定の期間内における上記デジタル信号の積分値を検出し、該積分値の平均値を上記閾値として出力する閾値検出ステップと、
上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出ステップと、
上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出ステップと、
隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、
上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力ステップとを備えたものである、
ことを特徴とするクロック生成方法。
【請求項６】
請求請４または５のいずれかに記載のクロック生成方法において、
隣接する上記デジタル信号を補間するオーバーサンプリングステップを備えた、
ことを特徴とするクロック生成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック生成装置、及びクロック生成方法に関し、特に入力されるアナログ信号に対する同期化クロックを生成するものに関する。
【０００２】
【従来の技術】
図１３は、従来のクロック生成装置のブロック図である。
図に示すように、従来のクロック生成装置１３００は、アナログ入力端子１３０１、閾値入力端子１３０２、同期化信号出力端子１３０３、同期化クロック出力端子１３０４、比較回路１３０５、クロック供給回路１３０６、カウンタ回路１３０７、デコーダ回路１３０８、エッジ検出回路１３０９、及びＤ型フリップフロップ１３１０から構成される。
【０００３】
比較回路１３０５は、アナログ信号Ｓ１３０１のレベルが閾値Ｓ１３０２より大きいか小さいかを比較して、その比較結果を出力する回路であり、クロック供給回路１３０６の発振回路から供給されるクロックを基準クロックとして動作する。
【０００４】
クロック供給回路１３０６は、クリスタルを用いた水晶発振回路等であり、そのクロック周波数は、入力されるアナログ信号Ｓ１３０１の入力レートに対して整数倍の周波数である。
【０００５】
カウンタ回路１３０７は、クロック供給回路１３０６からのクロック信号Ｓ１３０６を基準クロックとして動作し、そのカウント値はデコーダ回路１３０８に供給される。このカウンタ回路１３０７は、エッジ検出回路１３０９からの出力と、デコーダ回路１３０８からの出力とをクリア信号として動作する。
【０００６】
以下に、動作について説明する。
まず、アナログ信号Ｓ１３０１、及び閾値Ｓ１３０２が、それぞれアナログ入力端子１３０１、及び閾値入力端子１３０２を介し、比較回路１３０５に入力される。
比較回路１３０５では、アナログ信号Ｓ１３０１のレベルが閾値Ｓ１３０２より大きいか小さいかを比較して、その比較結果を出力する。
比較回路１３０５から出力される２値化された比較信号Ｓ１３０５は、エッジ検出回路１３０９に入力され、ここで比較信号Ｓ１３０５のエッジが検出される。このエッジが検出された信号は、カウンタ回路１３０７に供給され、カウンタをクリアする。
この一連のエッジ検出、及びカウンタクリアの動作により、カウンタ回路１３０７のカウント値と、比較信号Ｓ１３０５のエッジ、すなわち位相とが一致する。
【０００７】
カウンタのカウント値は通常、複数のビットから構成されているので、デコーダ回路１３０８は、サンプルクロック信号Ｓ１３０４を供給クロックとして、適切な位相でアナログ入力信号Ｓ１３０１をとり込めるようにデコードを行なう。
そして、Ｄ型フリップフロップ１３１０は、比較信号Ｓ１３０５をラッチする。
デコーダ回路１３０８が出力する，カウンタのクリア信号Ｓ１３０８は、カウンタ１３０７の分周比を決定する。
【０００８】
【発明が解決しようとする課題】
しかし、上述のように、従来のクロック生成装置は、クロック供給回路のクロック周波数が入力されるアナログ信号のレートの整数倍でなければ、アナログ信号がクロック供給回路のクロックの周期に比べて長い期間、同じ状態を保持した場合（例えばハイレベルが続くような場合）等に、位相誤差が許容範囲を超えてしまい、誤ってアナログ信号を認識してしまうことがあるという問題があった。また、アナログ信号のレートが複数の種類を持つ場合には、そのそれぞれに対応する複数種類の発振回路が必要になるという問題があった。
【０００９】
また、従来のクロック生成装置を半導体集積回路で実現した場合には、その特性を向上させるためにクロック供給回路のクロック周波数を高くすると、半導体集積回路から不要輻射が発生するという問題や、消費電力が増大するという問題があった。
【００１０】
本発明は、上記のような問題を解決するためになされたもので、入力されるアナログ信号に基づいて、同期化クロックを生成するクロック生成装置、及びクロック生成方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係るクロック生成装置は、入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、上記同期化クロックで上記二値化信号をラッチするラッチ手段とを備え、上記演算手段が、所定の期間内における上記デジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を上記閾値として出力する閾値検出手段と、上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出手段と、上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出手段と、隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力手段とを備えたものとしたものである。
【００１３】
本発明の請求項２に係るクロック生成装置は、入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、上記同期化クロックで上記二値化信号をラッチするラッチ手段とを備え、上記演算手段が、所定の期間内における上記デジタル信号の積分値を検出し、該積分値の平均値を上記閾値として出力する閾値検出手段と、上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出手段と、上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出手段と、隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力手段とを備えたものとしたものである。
【００１４】
本発明の請求項３に係るクロック生成装置は、請求請１または２のいずれかに記載のクロック生成装置において、隣接する上記デジタル信号を補間するオーバーサンプリングデジタルフィルタを備えたものである。
【００１５】
本発明の請求項４に係るクロック生成方法は、入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換ステップと、上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、上記同期化クロックで上記二値化信号をラッチするラッチステップとを備え、上記演算ステップが、所定の期間内における上記デジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を上記閾値として出力する閾値検出ステップと、上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出ステップと、上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出ステップと、隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力ステップとを備えたものとしたものである。
【００１７】
本発明の請求項５に係るクロック生成方法は、入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換ステップと、上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、上記同期化クロックで上記二値化信号をラッチするラッチステップとを備え、上記演算ステップが、所定の期間内における上記デジタル信号の積分値を検出し、該積分値の平均値を上記閾値として出力する閾値検出ステップと、上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出ステップと、上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出ステップと、隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力ステップとを備えたものとしたものである。
【００１８】
本発明の請求項６に係るクロック生成方法は、請求請４または５のいずれかに記載のクロック生成方法において、隣接する上記デジタル信号を補間するオーバーサンプリングステップを備えたものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１によるクロック生成装置のブロック図である。
本実施の形態１によるクロック生成装置１００は、アナログ信号入力端子１０１、クロック信号入力端子１０２、同期化信号出力端子１０３、同期化クロック出力端子１０４、Ａ／Ｄコンバータ１０５、演算回路１０６、比較回路１０７、及びラッチ回路１０８から構成され、帰線期間にＶＢＩデータが重畳されているアナログ信号Ｓ１０１と、クロック信号Ｓ１０２とを入力し、同期化信号Ｓ１０３と、同期化クロックＳ１０４とを出力するものである。
【００２０】
Ａ／Ｄコンバータ１０５は、アナログ信号Ｓ１０１をクロック信号Ｓ１０２のタイミングにしたがってサンプリングすることにより、デジタルの離散値であるデジタル信号Ｓ１０９を出力するものである。
演算回路１０６は、デジタル信号Ｓ１０９とクロック信号Ｓ１０２とを入力して、デジタル信号Ｓ１０９を二値化するための基準値である閾値Ｓ１０６ａと、二値化信号Ｓ１１０をラッチするための同期化クロックＳ１０６ｂとを出力するものであり、その詳細については後述する。
【００２１】
比較回路１０７は、デジタル変換信号Ｓ１０９と閾値Ｓ１０６ａとを入力し、クロック信号Ｓ１０２に同期して動作し、閾値Ｓ１０６ａを基準としてデジタル信号Ｓ１０９に対して大小比較を行ない、たとえば閾値Ｓ１０６ａの値よりもデジタル信号Ｓ１０９の方が大きければ “１”を、逆に小さければ“０”を二値化信号Ｓ１１０として出力するものである。
ラッチ回路１０８は、比較回路１０７の出力である二値化信号Ｓ１１０をＤ入力とし、同期化クロックＳ１０６ｂをクロック入力として、同期化信号Ｓ１０３を出力するものである。
【００２２】
図２は、本発明の実施の形態１によるクロック生成装置の演算回路のブロック図である。
本実施の形態１による演算回路１０６は、閾値Ｓ１０６ａを検出する閾値検出ブロック２００、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも高くなる時刻である立ち上がり時刻を検出する立ち上がり検出ブロック２０１、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも低くなる時刻である立ち下がり時刻を検出する立ち下がり検出ブロック２０２、立ち上がり時刻と立ち下がり時刻とを用いてデジタル信号Ｓ１０９のレートを検出する入力レート検出ブロック２０３、及び同期化クロックＳ１０６ｂを出力する同期化クロック出力ブロック２０４から構成される。
【００２３】
以下に、クロック生成装置の動作について説明する。
アナログ信号Ｓ１０１は、アナログ信号入力端子１０１を介して、Ａ／Ｄコンバータ１０５に入力され、また、クロック信号Ｓ１０２は、クロック信号入力端子１０２を介して、Ａ／Ｄコンバータ１０５、演算回路１０６、及び比較回路１０７に入力される。
【００２４】
Ａ／Ｄコンバータ１０５は、アナログ信号Ｓ１０１をクロック信号Ｓ１０２のタイミングにしたがってサンプリングすることにより、デジタルの離散値であるデジタル信号Ｓ１０９を、演算回路１０６、及び比較回路１０７に出力する。
【００２５】
演算回路１０６は、デジタル信号Ｓ１０９とクロック信号Ｓ１０２とを入力して、デジタル信号Ｓ１０９を二値化するための基準値である閾値Ｓ１０６ａと、ラッチ回路１０８で二値化信号Ｓ１１０をラッチするための同期化クロックＳ１０６ｂとを出力する。なお、その詳細については後述する。
【００２６】
比較回路１０７は、デジタル信号Ｓ１０９と閾値Ｓ１０６ａとを入力し、クロック信号Ｓ１０２に同期して、閾値Ｓ１０６ａに対してデジタル信号Ｓ１０９が大きいか小さいかの比較を行なう。たとえば閾値Ｓ１０６ａよりもデジタル信号Ｓ１０９の方が大きければ “１”を、逆に小さければ“０”を二値化信号Ｓ１１０として出力する。
ラッチ回路１０８は、二値化信号Ｓ１１０をＤ入力とし、同期化クロックＳ１０６ｂをクロック入力として、同期化信号出力である同期化信号Ｓ１０３を出力する。
【００２７】
以下に、演算回路１０６が閾値Ｓ１０６ａ、及び同期化クロックＳ１０６ｂを出力する動作について、図３ないし図１０のフローチャートを用いて説明する。
図３は、本発明の実施の形態１による演算回路の動作を示すフローチャートである。
まず、閾値検出ブロック２００は、閾値Ｓ１０６ａを検出し（ステップ３００）、立ち上がり検出ブロック２０１、立ち下がり検出ブロック２０２、及び比較回路１０７に出力する（ステップ３０１）。なお、閾値検出方法については後述する。
【００２８】
次に、立ち上がり検出ブロック２０１は、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも高くなる時刻である立ち上がり時刻Ｒｉｓｅ（ｊ）を検出し（ステップ３０２）、入力レート検出ブロック２０３、及び同期化クロック出力ブロック２０４に出力する（ステップ３０３）。同様に、立ち下がり検出ブロック２０２は、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも低くなる時刻である立ち下がり時刻Ｆａｌｌ（ｊ）を検出し、入力レート検出ブロック２０３、及び同期化クロック出力ブロック２０４に出力する。なお、“ｊ”は引数でありそれぞれの時刻を検出した順序を示す。また、立ち上がり時刻検出方法、及び立ち下がり時刻検出方法については後述する。
【００２９】
次に、入力レート検出ブロック２０３は、立ち上がり時刻Ｒｉｓｅ（ｊ）、及び立ち下がり時刻Ｆａｌｌ（ｊ）に基づいて、デジタル信号Ｓ１０９のレートＲａｔｅを検出し（ステップ３０４）、同期化クロック出力ブロック２０４に出力する（ステップ３０５）。なお、入力レート検出方法については後述する。
そして、同期化クロック出力ブロック２０４は、同期化クロックｓ１０６ｂを出力する（ステップ３０６）。なお、同期化クロック出力方法については後述する。
【００３０】
図４は、本発明の実施の形態１による閾値検出方法を示すフローチャートである。
まず、任意の時点でＡ／Ｄコンバータ出力であるデジタル信号Ｓ１０９を０番目のデータＡ0として受け付け、これを初期値とし（ステップ４００）、このデータＡ0を演算回路１０６の内部レジスタであるＡｍａｘとＡｍｉｎとにそれぞれ入力し、内部ポインタｉに “１”を入力するとともに、繰り返し数Ｎを与える（ステップ４０１）。なお、繰り返し数Ｎはデジタル信号Ｓ１０９の個数を示し、その数が大きいほど閾値Ｓ１０６ａの精度が向上する。
【００３１】
次に、内部ポインタｉが指している順にデジタル信号Ｓ１０９の受け付けを行ない、受け付けたデータＡiが内部レジスタＡｍａｘのデータよりも大きいか小さいかの比較を行なう（ステップ４０２）。このときデータＡiが内部レジスタＡｍａｘのデータよりも大きければ、内部レジスタＡｍａｘのデータをデータＡiに置き換える（ステップ４０３）。逆に、データＡiが内部レジスタＡｍａｘのデータよりも小さければ、データＡiが内部レジスタＡｍｉｎのデータよりも大きいか小さいかの比較を行なう（ステップ４０４）。このときデータＡiが内部レジスタＡｍｉｎのデータよりも小さければ、内部レジスタＡｍｉｎのデータをデータＡiに置き換える（ステップ４０５）。
【００３２】
その後、内部ポインタｉをインクリメントし（ステップ４０６）、内部ポインタｉの値が繰り返し数Ｎと等しいか否かのチェックを行なう（ステップ４０７）。このとき内部ポインタｉの値と繰り返し数Ｎとが等しくなければ、すなわち内部ポインタｉの値が繰り返し数Ｎより小さければ、次のデジタル信号Ｓ１０９を受け付けるべくステップ４０２に移行し、等しければ内部レジスタＡｍａｘのデータと内部レジスタＡｍｉｎのデータとの平均値を閾値Ｓ１０６ａとして出力する（ステップ４０８）。
【００３３】
図５は、本発明の実施の形態１による立ち上がり時刻検出方法を示すフローチャートである。
まず、内部ポインタｉに“２”を入力し、さらに内部ポインタｊをクリアする。そして、任意の時点で受け付けたデジタル信号Ｓ１０９をデータＡ0とし、データＡ0の次に受け付けたデジタル信号Ｓ１０９をデータＡ1とし、さらに繰り返し数Ｍの入力を受け付ける（ステップ５００）。
【００３４】
さらに、デジタル信号Ｓ１０９を受け付ける（ステップ５０１）。ここでステップ５０１が初めて実行される場合には、内部ポインタｉはすでに“２”が設定されているから、このとき受け付けたデジタル信号Ｓ１０９はデータＡ2となる。
【００３５】
次に、データＡi-1の値が閾値Ｓ１０６ａよりも小さく、かつデータＡiの値が閾値Ｓ１０６ａよりも大きいかどうかを判別する（ステップ５０２）。このときデータＡi-1の値が閾値Ｓ１０６ａよりも大きいか、データＡiの値が閾値Ｓ１０６ａよりも小さければ、内部ポインタｉをインクリメントして、ステップ５０１を実行する（ステップ５０３）。また、データＡi-1の値が閾値Ｓ１０６ａよりも小さく、かつデータＡiの値が閾値Ｓ１０６ａよりも大きければ、アナログ信号Ｓ１０１は閾値Ｓ１０６ａと交差して立ち上がり時刻を発生させているので、ｊ番目の立ち上がり時刻Ｒｉｓｅ（ｊ）を出力する（ステップ５０４）。なお、この演算の詳細については後述する。
【００３６】
次に、内部ポインタｊをインクリメントし（ステップ５０５）、立ち上がり時刻Ｒｉｓｅ（ｊ）をＭ個検出したかどうかを監視する（ステップ５０６）。このとき、Ｍ個検出している場合には完了となるが、そうでなければステップ５０１に戻り、立ち上がり時刻をＭ個検出するまで上述の処理を繰り返す。
【００３７】
図６は、本発明の実施の形態１による立ち上がり時刻検出方法を説明するためのタイミング図である。
時刻Ｔi-1において、Ａ／Ｄコンバータ１０５の出力であるデジタル信号Ｓ１０９のデータＡi-1を受付けており、この値は閾値Ｓ１０６ａを下回っている。また、時刻Ｔiにおいては、デジタル信号Ｓ１０９のデータＡiを受付けている。このデータＡiは、閾値Ｓ１０６ａを上回っている。したがって時刻Ｔi-1と時刻Ｔiとの間において、アナログ信号Ｓ１０１は閾値Ｓ１０６ａと交差している。
【００３８】
一点鎖線６００はその２点のデータにより直線近似された直線を示している。アナログ信号Ｓ１０１が閾値Ｓ１０６ａと交差した時刻は、一点鎖線６００と閾値Ｓ１０６ａとが交差した時刻であると近似すれば、時刻Ｔi-1から時間ｘi-1が経過した時刻ということになる。つまり、一点鎖線６００は交差時刻近似直線であり、ｘ1-1は立ち上がり交差時刻補正時間である。
【００３９】
ここで、一点鎖線６００の時間軸の原点をデータＡi-1が入力された時点とし、時間軸のパラメータをｘ、入力信号の振幅軸をｙとすれば、
ｙ＝Ａi-1＋（Ａi−Ａi-1）ｘ
となり、一点鎖線６００が閾値Ｓ１０６ａと交差する時刻ｘi-1は、閾値をＴＨＲとすると、
ＴＨＲ＝Ａi-1＋（Ａi−Ａi-1）ｘi-1
で与えられる。
【００４０】
したがって、この一次方程式を計算してｘi-1を求めれば、
ｘi-1＝（ＴＨＲ−Ａi-1）／（Ａi−Ａi-1）
となる。このｘi-1は立ち上がり時刻Ｒｉｓｅ（ｊ）の小数部に該当するものとなるから、ステップ５０４で求める立ち上がり時刻Ｒｉｓｅ（ｊ）は、
Ｒｉｓｅ（ｊ）=ｉ−１＋ｘi-1
となる。
【００４１】
図７は、本発明の実施の形態１による立ち下がり時刻検出方法を示すフローチャートである。
図７において、図５と同符号のものは、図５のものに対応する。
図７のフローチャートで示される立ち下がり時刻検出方法は、ステップ７０２が立ち下がったかどうかを検出するものであるので、ステップ５０２とは判別条件が逆になり、データＡi-1の値が閾値Ｓ１０６ａよりも大きく、かつデータＡiの値が閾値Ｓ１０６ａよりも小さいかどうかを判別する点、及びステップ７０４での演算結果がＦａｌｌ（ｊ）として出力される点が、それぞれ上述の立ち上がり時刻検出方法の、ステップ５０２、及びステップ５０４とは異なる。
【００４２】
以上に説明した処理により検出される立ち上がり時刻、及び立ち下がり時刻に基づいて、アナログ信号の入力レートを検出することができる。つまり、ある立ち上がり時刻Ｒｉｓｅ（ｊ）からその次に発生する立ち下がり時刻Ｆａｌｌ（ｊ）までの時間を求めれば、その時間は必ず入力レートの倍数になるので、複数個の立ち上がり時刻と立ち下がり時刻との差分値を求め、その最小値を入力レートとすればよい。
【００４３】
図８は、本発明の実施の形態１による入力レート検出方法を示すフローチャートである。
まず、内部レジスタＲａｔｅに初期値を入力し、内部ポインタｊに初期値“１”を入力し、繰り返し数Ｍを設定する（ステップ８００）。ここでＭは、ステップ３０２で得られた複数個の立ち上がり時刻Ｒｉｓｅ、及び立ち下がり時刻Ｆａｌｌのデータの個数を意味する。
【００４４】
次に、立ち上がり時刻Ｒｉｓｅ（ｊ）と立ち下がり時刻Ｆａｌｌ（ｊ）との時間間隔を演算し、その結果を内部レジスタＴｅｍｐに保持させる（ステップ８０１）。内部レジスタＴｅｍｐは、演算の便宜のために用意される引数に対応する立ち上がり時刻Ｒｉｓｅ（ｊ）、及び立ち下がり時刻Ｆａｌｌ（ｊ）の差分値を待避させる待避レジスタである。
【００４５】
次に、内部レジスタＲａｔｅの値と、内部レジスタＴｅｍｐの値との大小比較を行なう（ステップ８０２）。このとき内部レジスタＴｅｍｐの値の方が内部レジスタＲａｔｅの値より小さければ、内部レジスタＴｅｍｐの値を内部レジスタＲａｔｅに入力して値の入れ替えを行なう（ステップ８０３）。また、内部レジスタＴｅｍｐの値の方が内部レジスタＲａｔｅの値より大きければ、内部ポインタｊをインクリメントし、再びステップ８０１を実行する。
【００４６】
そして、内部ポインタｊの値が繰り返し数Ｍの値と等しいとき、すなわち規定回数の処理が完了した場合には完了となり、このときの内部レジスタＲａｔｅの値を入力レートとし、規定回数の処理が完了していない場合にはステップ８０４を実行する（ステップ８０５）。
【００４７】
図９は、本発明の実施の形態１による同期化クロック出力方法を示すフローチャートである。
まず、ステップ３００で検出された閾値Ｓ１０６ａと、ステップ３０５で検出された入力レートＲａｔｅとを受け付け、さらに内部ポインタｉをクリアする（ステップ９００）。
【００４８】
次に、内部ポインタｉが指している順にデジタル信号Ｓ１０９の受け付けを行ない、受け付けたデータＡiと閾値Ｓ１０６ａとの差と、前回受け付けたデータＡi-1と閾値Ｓ１０６ａとの差、との積をとり（ステップ９０２）、その値が０以上であれば、内部ポインタｉをインクリメントし（ステップ９０３）、逆にその値が０未満であれば、ステップ５０４、及びステップ７０４と同様の原理により、Ｘｉ、及び閾値Ｓ１０６ａと交差する時刻であるエッジ時刻Ｅｄｇｅ（ｊ）を演算する（ステップ９０４）。これにより得られたＥｄｇｅ（ｉ）は整数部ｉと、小数部Ｘｉとに分かれ、Ｒａｔｅ／２も整数部ｒと、小数部ｒｉとに分かれる。そして、Ｅｄｇｅ(ｉ)とＲａｔｅ／２とを加算し、その結果、整数部Ｓａｍと小数部Ｘｓとを得る（ステップ９０５）。このステップでの演算により、信号のエッジがきてから、第１番目の同期化クロックＳ１０６ｂは入力レートＲａｔｅの半分のタイミング、すなわち入力信号の１レートに対して真中のタイミングとなる。
【００４９】
次に、同期化クロックＳ１０６ｂを発生させるべきＳａｍ番目のデータＡｓａｍが入力されるのを監視し（ステップ９０６）、データＡｓａｍが入力されたのが検出された場合に、同期化クロックＳ１０６ｂを一回発生させる（ステップ９０７）。
そして、第２番目以降の同期化クロックタイミング値の演算を行う（ステップ９０８）。このステップにおいては、すでにステップ９０５において第１の同期化クロックを発生する際に、入力レートの真中で同期化クロックを発生させるタイミングであるＳａｍ＋Ｘｓを演算しているから、単に内部レジスタＲａｔｅの値を加算すれば第２番目以降のクロックは、入力レートの真中で発生させることができる。
【００５０】
以降、上記の処理を繰り返し、同期化クロックを出力していく。
このような本実施の形態１によるクロック生成装置、及びクロック生成方法では、入力されるアナログ信号をＡ／Ｄ変換したデジタル信号から入力レートを検出し、これに基づいて同期化クロックを生成するようにしているので、二値化信号をラッチする際に、同期化クロックと二値化信号との位相誤差を同期化クロックの１クロック分以内に収めることができる。また、入力されるアナログ信号が複数種類の入力レートを持つ場合でも、供給するクロックは１種類のみで回路を動作させることができる。
【００５１】
さらに、本実施の形態１によるクロック生成装置は、通常半導体集積回路で実現されるが、この場合、その特性を向上させるために、供給されるクロックの周波数を高くする必要がないことにより、半導体集積回路から発生する不要輻射が増大するという問題や、消費電力が増大するという問題が生じることはない。
【００５２】
（実施の形態２）
図１０は、本実施の形態２によるクロック生成装置の演算回路のブロック図である。
本実施の形態２によるクロック生成装置は、図１に示される上記実施の形態１によるクロック生成装置の演算回路１０６が、図１０に示されるものとしたものであり、その他の構成は上記実施の形態１によるクロック生成装置におけるものと同様である。
【００５３】
図１０に示されるように、演算回路１０６は、閾値Ｓ１０６ａを検出する閾値検出ブロック１０００、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも高くなる時刻である立ち上がり時刻を検出する立ち上がり検出ブロック２０１、アナログ信号Ｓ１０１が閾値Ｓ１０６ａよりも低くなる時刻である立ち下がり時刻を検出する立ち下がり検出ブロック２０２、立ち上がり時刻と立ち下がり時刻とを用いてデジタル信号Ｓ１０９のレートを検出する入力レート検出ブロック２０３、及び同期化クロックＳ１０６ｂを出力する同期化クロック出力ブロック２０４から構成される。
【００５４】
以下に、動作について説明する。
なお、立ち上がり検出ブロック２０１、立ち下がり検出ブロック２０２、入力レート検出ブロック２０３、及び同期化クロック出力ブロック２０４の動作については、上記実施の形態１と同様であり、ここではその説明を省略し、以下に、閾値検出ブロック１０００が閾値Ｓ１０６ａを検出する動作について、図１１を用いて説明する。
【００５５】
図１１は、本実施の形態２による閾値検出方法を示すフローチャートである。まず、演算回路１０６の内部レジスタＡｃｃ、及び内部ポインタｉを各々クリアし、繰り返し数Ｎを受け付ける（ステップ１１００）。なお、繰り返し数Ｎはデジタル信号Ｓ１０９の個数を示し、その数が大きいほど閾値Ｓ１０６ａの精度が向上する。
【００５６】
次に、デジタル信号Ｓ１０９を受け付けるとともに、内部ポインタｉの値が繰り返し数Ｎより大きいか否かを監視する（ステップ１１０１）。このとき内部ポインタｉの値が繰り返し数Ｎよりも小さければ、ステップ１１０１で受付けたデータＡiを次々と内部レジスタＡｃｃに加算し、さらに内部ポインタｉをインクリメントする（ステップ１１０２）。これにより、内部レジスタＡｃｃには、デジタル信号Ｓ１０９のデータＡiのｉ＝０、すなわち０番目のデータから、ｉ＝Ｎ、すなわちＮ番目までのＮ＋１個のデジタル信号Ｓ１０９のデータＡiの積分値が内部レジスタＡｃｃに蓄積されることになる。また、内部ポインタｉの値が繰り返し数Ｎよりも大きければ、内部レジスタＡｃｃの値を、積分したデータ数、すなわちＮ＋１で割り算を行ない、その値を閾値Ｓ１０６ａとして出力する（ステップ１１０３）。
【００５７】
このような本実施の形態２によるクロック生成装置、及びクロック生成方法では、デジタル信号の積分値の平均値を閾値としたことにより、上記実施の形態１によるクロック生成装置、及びクロック生成方法における効果に加えて、閾値を検出する際にノイズ等の影響を受けにくくなり、より正確な閾値を検出することができる効果が得られる。
【００５８】
（実施の形態３）
図１２は、本発明の実施の形態３によるクロック生成装置のブロック図であり、図において、図１と同様の構成には同じ参照符号を付与し、ここではその説明を省略する。
本実施の形態３によるクロック生成装置は、上記実施の形態１によるクロック生成装置のＡ／Ｄコンバータ１０５の後段に、オーバーサンプリングデジタルフィルタ１２０１を備えたものである。
オーバーサンプリングデジタルフィルタ１２０１は、入力される信号に対して任意の周波数特性を与え、かつオーバーサンプリングを行ない、比較回路１０７に出力する。
【００５９】
このような本実施の形態３によるクロック生成装置、及びクロック生成方法では、オーバーサンプリングデジタルフィルタがデジタル信号に対して任意の周波数特性を与えることにより、ノイズなどの不要な信号を除去することができ、さらにオーバーサンプリングを行なうことによってサンプルデータの数も増えることとなり、デジタル信号の時間分解能を高くすることができる。
【００６０】
なお、本実施の形態３によるクロック生成装置は、上記実施の形態１によるクロック生成装置のＡ／Ｄコンバータの後段にオーバーサンプリングデジタルフィルタを備えるものとしたが、これは、上記実施の形態２によるクロック生成装置のＡ／Ｄコンバータの後段に備えるものとしてもよい。
【００６１】
また、上記実施の形態１ないし３では、本発明によるクロック生成装置、及びクロック生成方法を、帰線期間にＶＢＩデータが重畳されているテレビ信号を入力する場合を例に示したが、これに限られるものではなく、ＣＤ（Compact Disk）やＭＤ（Mini Disk）等の再生信号を入力するようにしてもよい。
【００６３】
【発明の効果】
以上のように、本発明の請求項１に係るクロック生成装置によれば、入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、デジタル信号が閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、同期化クロックで二値化信号をラッチするラッチ手段とを備え、演算手段が、所定の期間内におけるデジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を閾値として出力する閾値検出手段と、アナログ信号が閾値よりも高くなる時刻である立ち上がり時刻を、デジタル信号を用いて検出する立ち上がり時刻検出手段と、アナログ信号が閾値よりも低くなる時刻である立ち下がり時刻を、デジタル信号を用いて検出する立ち下がり時刻検出手段と、隣接する立ち上がり時刻と立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、入力レートに基づいて、同期化クロックを出力する同期化クロック出力手段とを備えたものとしたので、入力されるアナログ信号をＡ／Ｄ変換したデジタル信号から入力レートを検出し、これに基づいて同期化クロックを生成することにより、二値化信号をラッチする際に、同期化クロックと二値化信号との位相誤差を同期化クロックの１クロック分以内に収めることができ、さらに、入力されるアナログ信号が複数種類の入力レートを持つ場合でも、供給するクロックは１種類のみで回路を動作させることができるという効果がある。
【００６４】
本発明の請求項２に係るクロック生成装置によれば、入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、デジタル信号が閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、同期化クロックで二値化信号をラッチするラッチ手段とを備え、演算手段が、所定の期間内におけるデジタル信号の積分値を検出し、該積分値の平均値を閾値として出力する閾値検出手段と、アナログ信号が閾値よりも高くなる時刻である立ち上がり時刻を、デジタル信号を用いて検出する立ち上がり時刻検出手段と、アナログ信号が閾値よりも低くなる時刻である立ち下がり時刻を、デジタル信号を用いて検出する立ち下がり時刻検出手段と、隣接する立ち上がり時刻と立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、入力レートに基づいて、同期化クロックを出力する同期化クロック出力手段とを備えたものとしたので、請求項１に記載のクロック生成装置における効果に加えて、閾値を検出する際にノイズ等の影響を受けにくくなり、より正確な閾値を検出することができるという効果がある。
【００６５】
本発明の請求項３に係るクロック生成装置によれば、請求請１または２のいずれかに記載のクロック生成装置において、隣接するデジタル信号を補間するオーバーサンプリングデジタルフィルタを備えたものとしたので、デジタル信号に対して任意の周波数特性を与えることにより、ノイズなどの不要な信号を除去することができ、さらにオーバーサンプリングを行なうことによってサンプルデータの数も増えることとなり、デジタル信号の時間分解能を高くすることができるという効果がある。
【００６７】
本発明の請求項４に係るクロック生成方法によれば、入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換ステップと、デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、デジタル信号が閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、同期化クロックで二値化信号をラッチするラッチステップとを備え、演算ステップが、所定の期間内におけるデジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を閾値として出力する閾値検出ステップと、アナログ信号が閾値よりも高くなる時刻である立ち上がり時刻を、デジタル信号を用いて検出する立ち上がり時刻検出ステップと、アナログ信号が閾値よりも低くなる時刻である立ち下がり時刻を、デジタル信号を用いて検出する立ち下がり時刻検出ステップと、隣接する立ち上がり時刻と立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、入力レートに基づいて、同期化クロックを出力する同期化クロック出力ステップとを備えたものとしたので、入力されるアナログ信号をＡ／Ｄ変換したデジタル信号から入力レートを検出し、これに基づいて同期化クロックを生成することにより、二値化信号をラッチする際に、同期化クロックと二値化信号との位相誤差を同期化クロックの１クロック分以内に収めることができ、さらに、入力されるアナログ信号が複数種類の入力レートを持つ場合でも、供給するクロックは１種類のみで回路を動作させることができるという効果がある。
【００６８】
本発明の請求項５に係るクロック生成方法によれば、入力したアナログ信号をデジタル信号に変換するＡ／Ｄ変換ステップと、デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、デジタル信号が閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、同期化クロックで二値化信号をラッチするラッチステップとを備え、演算ステップが、所定の期間内におけるデジタル信号の積分値を検出し、該積分値の平均値を閾値として出力する閾値検出ステップと、アナログ信号が閾値よりも高くなる時刻である立ち上がり時刻を、デジタル信号を用いて検出する立ち上がり時刻検出ステップと、アナログ信号が閾値よりも低くなる時刻である立ち下がり時刻を、デジタル信号を用いて検出する立ち下がり時刻検出ステップと、隣接する立ち上がり時刻と立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、入力レートに基づいて、同期化クロックを出力する同期化クロック出力ステップとを備えたものとしたので、請求項４に記載のクロック生成方法における効果に加え、閾値を検出する際にノイズ等の影響を受けにくくなり、より正確な閾値を検出することができるという効果がある。
【００６９】
本発明の請求項６に係るクロック生成方法によれば、請求請４または５のいずれかに記載のクロック生成方法において、隣接するデジタル信号を補間するオーバーサンプリングステップを備えたものとしたので、デジタル信号に対して任意の周波数特性を与えることにより、ノイズなどの不要な信号を除去することができ、さらにオーバーサンプリングを行なうことによってサンプルデータの数も増えることとなり、デジタル信号の時間分解能を高くすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるクロック生成装置のブロック図である。
【図２】本発明の実施の形態１によるクロック生成装置の演算回路のブロック図である。
【図３】本発明の実施の形態１による演算回路の動作を示すフローチャートである。
【図４】本発明の実施の形態１による閾値検出方法を示すフローチャートである。
【図５】本発明の実施の形態１による立ち上がり時刻検出方法を示すフローチャートである。
【図６】本発明の実施の形態１による立ち上がり時刻検出方法を説明するためのタイミング図である。
【図７】本発明の実施の形態１による立ち下がり時刻検出方法を示すフローチャートである。
【図８】本発明の実施の形態１による入力レート検出方法を示すフローチャートである。
【図９】本発明の実施の形態１による同期化クロック出力方法を示すフローチャートである。
【図１０】本実施の形態２によるクロック生成装置の演算回路のブロック図である。
【図１１】本発明の実施の形態２による閾値検出方法を示すフローチャートである。
【図１２】本発明の実施の形態３によるクロック生成装置のブロック図である。
【図１３】従来のクロック生成装置のブロック図である。
【符号の説明】
１００  クロック生成装置
１０１  アナログ信号入力端子
１０２  クロック入力端子
１０３  同期化信号出力端子
１０４  同期化クロック出力端子
１０５  Ａ／Ｄコンバータ
１０６  演算回路
１０７  比較回路
１０８  ラッチ回路
１２０１  オーバーサンプリングデジタルフィルタ
【図１】
0004335381.tif 000002
【図２】
0004335381.tif 000003
【図３】
0004335381.tif 000004
【図４】
0004335381.tif 000005
【図５】
0004335381.tif 000006
【図６】
0004335381.tif 000007
【図７】
0004335381.tif 000008
【図８】
0004335381.tif 000009
【図９】
0004335381.tif 000010
【図１０】
0004335381.tif 000011
【図１１】
0004335381.tif 000012
【図１２】
0004335381.tif 000013
【図１３】
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