(57)【特許請求の範囲】
【請求項１】
所定の半導体スイッチング素子の過電流を検出する過電流検出手段を備え、過電流の検出に伴い、該半導体スイッチング素子をオフさせる低速保護回路と、該半導体スイッチング素子の出力電流に比例した電圧信号に基づき、半導体スイッチング素子をオフさせる高速保護回路とを有する半導体保護回路において、
上記高速保護回路が、上記半導体スイッチング素子のゲートにそのドレインが接続されるＭＯＳＦＥＴと、該ＭＯＳＦＥＴのゲートにそのカソードが接続され、上記半導体スイッチング素子の出力電流に比例した電圧信号がそのアノードから入力されるダイオードと、該ダイオードのカソード及びＭＯＳＦＥＴのゲートにその一端が接続されるコンデンサとを有しており、
上記過電流検出手段は、上記半導体スイッチング素子の出力電流に比例した電圧信号の電圧と所定の設定電圧とを比較して、上記電圧信号の電圧が上記設定電圧を越えたか否かを判断する比較手段を備え、
上記低速保護回路は、上記比較手段によって、上記電圧信号の電圧が上記設定電圧を超えたと判断されたときに上記半導体スイッチング素子をオフさせ、
上記コンデンサと上記過電流検出手段との間に、そのアノードがコンデンサに接続される一方、カソードが上記過電流検出手段に接続される伝達ダイオードが設けられていることを特徴とする半導体保護回路。
【請求項２】
所定の抵抗値を有する第１の抵抗が、上記コンデンサと並列に接続されていることを特徴とする請求項１記載の半導体保護回路。
【請求項３】
所定の抵抗値を有する第２の抵抗が、上記ダイオードとコンデンサとの間に直列に接続されていることを特徴とする請求項１又は２に記載の半導体保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体スイッチング素子を備えた電力制御回路において、短絡等の欠陥の発生時に、半導体スイッチング素子に過電流が生じた場合に、半導体スイッチング素子をオフさせる半導体保護回路に関する。
【０００２】
【従来の技術】
一般に、例えばＩＧＢＴ等の半導体スイッチング素子が組み込まれた電力制御回路では、半導体スイッチング素子を過電流から保護するための保護回路が設けられている。この保護回路は、半導体スイッチング素子の電流検出用のエミッタ出力や電流検出用抵抗の電圧降下の変化によって負荷電流を検出し、例えば短絡等の欠陥の発生に伴い大きな電流（以下、短絡電流という）が流れた場合に、半導体スイッチング素子へのゲート入力電圧を遮断して、その素子をオフさせる。通常、負荷短絡等の欠陥の発生から保護回路の動作まで数マイクロ秒程度の応答遅れが存在し、保護回路の動作によってゲート電流が遮断される前に半導体スイッチング素子が破壊する可能性がある。従来では、これに対処すべく、保護回路よりも高速に応答するＲＴＣ（リアルタイムコントロール）回路を用いることが知られている。ＲＴＣ回路は、半導体スイッチング素子の出力電流を一定値以下に抑制するように動作するもので、保護回路が作動する前に半導体スイッチング素子が破壊することを防止する。
【０００３】
図７に、従来のＲＴＣ回路を備えた半導体保護回路を採用する電力制御回路の構成の一部を示す。この電力制御回路では、保護回路８０が、半導体スイッチング素子１０３のゲートに出力段１０１及び抵抗１０２を介して接続され、他方、ＲＴＣ回路９０が、半導体スイッチング素子１０３のゲート〜ソース間（又はベース〜エミッタ間）に接続されている。保護回路８０は、ＡＮＤ回路８１と、フリップフロップ回路８２と、コンパレータ８３と、リファレンス電圧源８４とを有している。この保護回路８０では、半導体スイッチング素子１０３からの出力電流に比例した電圧信号を入力とし、コンパレータ８３において、入力電圧がリファレンス電圧源８４による電圧を越えた場合に、ＡＮＤ回路８１を介して出力段１０１へ入力する信号をオフ状態とし、半導体スイッチング素子１０３をオフさせる。しかし、この場合には、作動信号がコンパレータ８３〜ＡＮＤ回路８１〜出力段１０１という経路で伝わるため、出力電流が保護レベルに達してから半導体スイッチング素子１０３が停止するまでの遅延が大きい。
【０００４】
モータ等を用いてインダクタンス成分が大きな負荷となる場合には、半導体スイッチング素子１０３の出力電流が、時間×出力電圧／負荷インダクタンスの割合で比較的緩やかに増加するため、保護回路動作の遅延は問題にならない。ところが、負荷短絡のように抵抗又は容量成分が主な成分となる場合には、出力電流が急激に増大するため、保護回路８０が作動して半導体スイッチング素子１０３を遮断する前に、その素子１０３が破壊される惧れがある。
【０００５】
ＲＴＣ回路９０は、一般に、半導体スイッチング素子１０３の電流検出用の出力に接続された抵抗１０４の電圧を分圧する２つの抵抗分圧素子９１及び９２と、ＭＯＳＦＥＴ９３（又はバイポーラトランジスタ）と、半導体スイッチング素子１０３のゲートに接続された抵抗１０５とを有しており、保護回路８０と同様に、出力電流に比例した電圧信号を入力とする。電圧信号は、抵抗分圧素子９１を介して、ＭＯＳＦＥＴ９３のゲート（バイポーラトランジスタのベース）に入力される。半導体スイッチング素子１０３が正常にオンしているときには、オン抵抗が十分に低くなるようにその閾値電圧よりも十分に大きなゲート電圧が印加されて飽和状態となっている。半導体スイッチング素子１０３に流れる電流が定格以下の正常時には、ＭＯＳＦＥＴ９３はオフしており、半導体スイッチング素子１０３の動作に対して影響を与えない。出力電流が増大し、ＭＯＳＦＥＴ９３がオンすると、半導体スイッチング素子１０３のゲート電圧が減少して活性動作状態となり、半導体スイッチング素子１０３のオン抵抗が増大して出力電流が減少する。出力電流が減少すると、ＲＴＣ回路９０の入力電圧が減少し、半導体スイッチング素子１０３の入力電圧を減少させる機能が低下する。
【０００６】
このように、ＲＴＣ回路９０は、一種の負帰還回路を構成しており、半導体スイッチング素子１０３の出力電流を一定値以下に抑制するように動作する。ＲＴＣ回路９０は、それ単体で、半導体スイッチング素子１０３をオフさせることはできないが、回路構成が比較的単純であり、保護回路８０に対する動作の遅延が少ない。負荷短絡等の欠陥が発生して出力電流が急激に増大した場合には、ＲＴＣ回路９０が、保護回路８０より先に動作して出力電流を抑制し、続いて、保護回路８０が半導体スイッチング素子１０３をオフさせる。
【０００７】
【発明が解決しようとする課題】
ところで、ＲＴＣ回路９０を保護回路８０と併用した場合にも、負荷短絡等の欠陥の発生時に、半導体スイッチング素子１０３が破壊されることがある。図８は、ＲＴＣ回路９０の動作による半導体スイッチング素子１０３のコレクタ電流Ｉｃ及び半導体スイッチング素子１０３の電流検出端子の電流Ｉｓｅｎｓの変化をあらわすグラフである。この図８から分かるように、通常、ＲＴＣ回路９０が動作すると、半導体スイッチング素子１０３の出力電流は増減を繰り返し、発振波形となる。そのため、半導体スイッチング素子１０３の各部の電流分布が一様にならず、ごく一部分に電流が集中する現象が発生し、その部分が破壊する。
【０００８】
また、保護回路８０が動作する時点で、半導体スイッチング素子１０３の入力電圧がＲＴＣ回路９０により減少させられているため、半導体スイッチング素子１０３のターンオフが通常よりも速くなり、出力電流の単位時間当たりの変化（ｄｉ／ｄｔ）が大きくなることがある。その結果、配線インダクタンスの起電力によって、半導体スイッチング素子１０３の耐圧性を上回る大きなサージ電圧が発生し、半導体スイッチング素子１０３が破壊される。
【０００９】
かかる問題を回避するために、保護回路８０及びＲＴＣ回路９０の動作タイミングを最適化する必要があるが、負荷や半導体スイッチング素子１０３の状態によって最適なタイミングが変動するため、あらゆる条件下で半導体スイッチング素子１０３の破壊を防止することは困難であった。
【００１０】
本発明は、上記技術的課題に鑑みてなされたもので、負荷短絡等の欠陥が発生した場合に、半導体スイッチング素子への電流を迅速に遮断して、素子の破壊を確実に防止し得る半導体保護回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本願の第１の発明は、所定の半導体スイッチング素子の過電流を検出する過電流検出手段を備え、過電流の検出に伴い、該半導体スイッチング素子をオフさせる低速保護回路と、該半導体スイッチング素子の出力電流に比例した電圧信号に基づき、半導体スイッチング素子をオフさせる高速保護回路とを有する半導体保護回路において、上記高速保護回路が、上記半導体スイッチング素子のゲートにそのドレインが接続されるＭＯＳＦＥＴと、該ＭＯＳＦＥＴのゲートにそのカソードが接続され、上記半導体スイッチング素子の出力電流に比例した電圧信号がそのアノードから入力されるダイオードと、該ダイオードのカソード及びＭＯＳＦＥＴのゲートにその一端が接続されるコンデンサとを有しており、上記過電流検出手段は、上記半導体スイッチング素子の出力電流に比例した電圧信号の電圧と所定の設定電圧とを比較して、上記電圧信号の電圧が上記設定電圧を越えたか否かを判断する比較手段を備え、上記低速保護回路は、上記比較手段によって、上記電圧信号の電圧が上記設定電圧を超えたと判断されたときに上記半導体スイッチング素子をオフさせ、上記コンデンサと上記過電流検出手段との間に、そのアノードがコンデンサに接続される一方、カソードが上記過電流検出手段に接続される伝達ダイオードが設けられていることを特徴としたものである。
【００１２】
また、本願の第２の発明は、第１の発明において、所定の抵抗値を有する第１の抵抗が、上記コンデンサと並列に接続されていることを特徴としたものである。
【００１３】
更に、本願の第３の発明は、第１又は２の発明において、所定の抵抗値を有する第２の抵抗が、上記ダイオードとコンデンサとの間に直列に接続されていることを特徴としたものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態１．
図１に、本発明の実施の形態１に係る低速保護回路および高速保護回路からなる半導体保護回路を採用した電力制御回路の構成の一部を示す。半導体保護回路は、半導体スイッチング素子２３へのゲート信号の伝送経路上に設けられ、半導体スイッチング素子２３からの出力電流に比例した電圧信号を、その入力信号とするように構成される低速保護回路５と、同じく半導体スイッチング素子２３からの出力電流に比例した電圧信号に基づき、半導体スイッチング素子をオフさせる高速保護回路であるＦＡＳ（FAST SHUT DOWN）回路１０とを有している。また、この半導体保護回路では、低速保護回路５の出力側と半導体スイッチング素子２３のゲートとの間には、互いに直列に接続された出力段２１及び抵抗２２が設けられ、更に、半導体スイッチング素子２３の電流検出用のエミッタには、電流検出用抵抗（所謂シャント抵抗）２４が接続されている。
【００１６】
低速保護回路５は、ＡＮＤ回路１と、フリップフロップ回路２と、コンパレータ３と、リファレンス電圧源４とを有している。また、低速保護回路５では、半導体スイッチング素子２３からの出力電流に比例した電圧信号を、その入力信号として、過電流検出手段として機能するコンパレータ３において、入力電圧がリファレンス電圧源４による電圧を越えた場合に、ＡＮＤ回路１を介して出力段２１へ入力する信号を遮断し、半導体スイッチング素子２３をオフさせる。ここでは、リファレンス電圧源４の設定電圧により、低速保護回路５が動作する出力電流レベルを任意に設定することができる。
【００１７】
他方、ＦＡＳ回路１０は、半導体スイッチング素子２３のゲートにそのドレインが接続されるＭＯＳＦＥＴ１５と、ＭＯＳＦＥＴ１５のゲートにそのカソードが接続され、半導体スイッチング素子２３の出力電流に比例した電圧信号がそのアノードから入力されるスイッチングダイオード１２と、ダイオード１２のカソード及びＭＯＳＦＥＴ１５のゲートにその一端が接続されるコンデンサ１３とを有している。更に、ＦＡＳ回路１０は、ＭＯＳＦＥＴ１５のドレインと半導体スイッチング素子２３のゲートとの間に接続された抵抗２５とを有している。
【００１８】
ＦＡＳ回路１０では、低速保護回路５と同様に、電流検出用のエミッタ電流に比例した電圧信号を入力とする。その電圧信号は、スイッチングダイオード１２を介してコンデンサ１３に供給され、コンデンサ容量分の電圧が保持される。つまり、スイッチングダイオード１２とコンデンサ１３とは、ＭＯＳＦＥＴ１５のゲート電圧を保持するホールド回路として動作する。
【００１９】
図２は、ＦＡＳ回路１０の動作時における、半導体スイッチング素子２３のコレクタ電流Ｉｃ及び半導体スイッチング素子２３の電流検出端子（センスエミッタ）の電流Ｉｓｅｎｓの波形をあらわすグラフである。半導体スイッチング素子２３のセンスエミッタには、半導体スイッチング素子２３のエミッタ端子の１／ｎの電流が流れる。例えば短絡等の欠陥の発生に伴い、半導体スイッチング素子２３を大きなコレクタ電流Ｉｃが流れると、センスエミッタの電流Ｉｓｅｎｓが増大する。これと同時に、ＦＡＳ回路１０のＭＯＳＦＥＴ１５のゲート電圧も上昇する。そして、ＭＯＳＦＥＴ１５のゲート電圧が閾値（図中の「ＦＡＳ閾値」）を越えることにより、ＭＯＳＦＥＴ１５がオンする。これにより、半導体スイッチング素子２３へのゲート信号の一部が、抵抗２５を通じて、ＦＡＳ回路１０へ流れ、半導体スイッチング素子２３のゲート電圧が減少する。このときのゲート電圧は、半導体スイッチング素子２３のゲート閾値よりも低くなるように、抵抗２５及び２２の抵抗値を設定するものとする。その結果、半導体スイッチング素子２３のセンスエミッタの電流Ｉｓｅｎｓ、すなわち出力電流が減少する。このとき、ＦＡＳ回路１０では、スイッチングダイオード１２及びコンデンサ１３から構成されるホールド回路の働きによって、ＭＯＳＦＥＴ１５のゲート電圧が保持されるため、電流検出用抵抗２４の電圧が０Ｖになった場合にも、ＭＯＳＦＥＴ１５のゲート電圧は維持され、ＭＯＳＦＥＴ１５自体がオフされない。
【００２０】
図２からよく分かるように、ＦＡＳ回路１０が動作すると、半導体スイッチング素子２３は出力電流を徐々に減少させてゆき、完全にオフ状態となる。これによって、各構成の電流分布が不均一になったり、低速保護回路５の動作時にサージ電圧が発生する現象を回避することができる。この実施の形態１に係る低速保護回路５及びＦＡＳ回路１０によれば、短絡等の欠陥の発生に伴い半導体スイッチング素子２３に過電流が生じた場合に、半導体スイッチング素子２３を確実に保護することができる。
【００２１】
以下、本発明の別の実施の形態について説明する。なお、以下では、上記実施の形態１における場合と同じものについては、同一の符号を付し、それ以上の説明を省略する。
実施の形態２．
図３に、本発明の実施の形態２に係る保護回路及び高速保護回路（ＦＡＳ回路）からなる半導体保護回路を採用した電力制御回路の構成の一部を示す。半導体保護回路は、上記実施の形態１における場合と同じ構成要素を有し、それに加え、本実施の形態２では、ＦＡＳ回路３０において、所定の抵抗値を有するコンデンサ放電用抵抗３１がコンデンサ３１と並列に接続されている。なお、コンデンサ放電用抵抗３１は、特許請求の範囲に記載の「第１の抵抗」に該当するものである。
【００２２】
上記実施の形態１に係る半導体保護回路の構成では、コンデンサ１３に保持される電荷が漏れ電流によって放電してしまうまで、ＦＡＳ回路１０のＭＯＳＦＥＴ１５がオンし続け、そのため、ＦＡＳ回路１０の動作の要因となった短絡等の欠陥が解消されても、迅速に正常動作に戻ることができなかった。これに対処するために、この実施の形態２では、コンデンサ放電用抵抗３１がコンデンサ１３と並列に接続される。これにより、コンデンサ放電用抵抗３１の抵抗値の設定次第で、コンデンサ１３の容量を大きくできる等、回路定数の設定可能な範囲が広くなる。例えば、コンデンサ放電用抵抗３１とコンデンサ１３の時定数によって、ＦＡＳ回路３０の動作時に、ＭＯＳＦＥＴ１５がオンし続ける時間つまりＦＡＳ回路３０の動作タイミングを任意に設定することができる。また、コンデンサ１３の容量を大きくした場合には、外来ノイズ等の外部作用による誤動作を防止することができる。
【００２３】
実施の形態３．
図４に、本発明の実施の形態３に係る保護回路及び高速保護回路（ＦＡＳ回路）からなる半導体保護回路を採用した電力制御回路の構成の一部を示す。半導体保護回路は、上記実施の形態１における場合と同じ構成要素を有し、それに加え、本実施の形態３では、ＦＡＳ回路４０において、所定の抵抗値を有する抵抗４１が、スイッチングダイオード１２のカソード側に、該ダイオード１２と直列に接続されている。なお、抵抗４１は、特許請求の範囲に記載の「第２の抵抗」に該当するものである。
【００２４】
この場合、抵抗４１及びコンデンサ１３は、一種の１次遅れフィルタを構成することとなり、このフィルタの時定数によって、ＦＡＳ回路４０の動作タイミングを、それを遅延させる方向で任意に設定可能となる。また、この場合には、外来ノイズ等の外部作用による誤動作を防止することができる。
【００２５】
実施の形態４．
図５に、本発明の実施の形態４に係る保護回路及び高速保護回路（ＦＡＳ回路）からなる半導体保護回路を採用した電力制御回路の構成の一部を示す。この実施の形態４では、上記実施の形態２及び３を組み合せた構成が採用されており、ＦＡＳ回路５０において、コンデンサ放電用抵抗３１がコンデンサ１３と並列に接続されるとともに、抵抗４１がスイッチングダイオード１２のカソード側に、該ダイオード１２と直列に接続されている。
【００２６】
かかる構成では、コンデンサ放電用抵抗３１及び抵抗４１を設けることによって、上記実施の形態２及び３に記載した理由から、ＭＯＳＦＥＴ１５のオン／オフのタイミング、つまりＦＡＳ回路５０の動作タイミングを自在に設定することができる。
【００２７】
実施の形態５．
図６に、本発明の実施の形態５に係る保護回路及び高速保護回路（ＦＡＳ回路）からなる半導体保護回路を採用した電力制御回路の構成の一部を示す。半導体保護回路は、上記実施の形態２における場合と同じ構成要素を有し、それに加え、ＦＡＳ回路６０において、そのカソードが低速保護回路５のコンパレータ３に接続された伝達ダイオード６１が、コンデンサ放電用抵抗３１に接続されている。この伝達ダイオード６１によって、ＦＡＳ回路６０が動作に伴い半導体スイッチング素子２３が遮断されたという情報が、低速保護回路５に伝達される。
【００２８】
上記実施の形態２に係る半導体保護回路（図３参照）では、ＦＡＳ回路３０の動作により半導体スイッチング素子が遮断されると、コンデンサ放電用抵抗３１の作用によって、一定時間後にＭＯＳＦＥＴ１５がオフする。そして、ＦＡＳ回路３０のＭＯＳＦＥＴ１５がオフするまでに、低速保護回路５が半導体スイッチング素子２３の駆動回路の出力電圧を負又は０ボルトとしている必要がある。しかし、通常、低速保護回路５の過電流検出手段となるコンパレータ３の上流側に、抵抗７１及びコンデンサ７２を備えた誤動作防止用のローパスフィルタ７０（図３では不図示）が配置されるため、短絡等の欠陥が発生した場合に、ＦＡＳ回路３０が、ローパスフィルタ７０の時定数よりも短時間で半導体スイッチング素子２３を遮断すると、保護回路５は負荷短絡等の欠陥が発生したことを検出することができない。そのため、ＦＡＳ回路３０のＭＯＳＦＥＴ１５がオフすると、半導体スイッチング素子２３がオンして、再び負荷短絡等の欠陥が発生する惧れがある。
【００２９】
これに対処すべく、本実施の形態５では、ＦＡＳ回路６０において、伝達ダイオード６１がコンデンサ１３と低速保護回路５のコンパレータ３との間に設けられており、これによって、低速保護回路５の過電流検出の遅れよりも短時間に半導体スイッチング素子２３が遮断されても、低速保護回路５は、コンデンサ１３に蓄積された電圧に基づき、短絡等の欠陥が発生したことを検出し、それに対応することが可能となる。その結果、半導体スイッチング素子２３の破壊を確実に防止することができる。
【００３０】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【００３１】
【発明の効果】
以上の説明から明らかなように、本願の第１の発明によれば、所定の半導体スイッチング素子の過電流を検出する過電流検出手段を備え、過電流の検出に伴い、該半導体スイッチング素子をオフさせる低速保護回路と、該半導体スイッチング素子の出力電流に比例した電圧信号に基づき、半導体スイッチング素子をオフさせる高速保護回路とを有する半導体保護回路において、上記高速保護回路が、上記半導体スイッチング素子のゲートにそのドレインが接続されるＭＯＳＦＥＴと、該ＭＯＳＦＥＴのゲートにそのカソードが接続され、上記半導体スイッチング素子の出力電流に比例した電圧信号がそのアノードから入力されるダイオードと、該ダイオードのカソード及びＭＯＳＦＥＴのゲートにその一端が接続されるコンデンサとを有しているので、コンデンサに蓄積された電圧がＭＯＳＦＥＴの閾値を越えると、ＭＯＳＦＥＴがＯＮして半導体スイッチング素子のゲート電圧を低下させ、低速保護回路よりも迅速に半導体スイッチング素子をオフさせることができ、また、ダイオードによってコンデンサに蓄積される電荷が放電されず、ＭＯＳＦＥＴをオン状態に維持することができる。その結果、例えば短絡等の欠陥の発生時に過電流が生じた場合にも、半導体スイッチング素子をオフさせ、その破壊を確実に防止することができる。さらに、上記過電流検出手段は、上記半導体スイッチング素子の出力電流に比例した電圧信号の電圧と所定の設定電圧とを比較して、上記電圧信号の電圧が上記設定電圧を越えたか否かを判断する比較手段を備え、上記低速保護回路は、上記比較手段によって、上記電圧信号の電圧が上記設定電圧を超えたと判断されたときに上記半導体スイッチング素子をオフさせ、上記コンデンサと上記過電流検出手段との間に、そのアノードがコンデンサに接続される一方、カソードが上記過電流検出手段に接続される伝達ダイオードが設けられているので、高速保護回路の動作によって、保護回路の過電流検出の遅れよりも迅速に半導体スイッチング素子が遮断された場合にも、低速保護回路は、高速保護回路におけるコンデンサの電圧によって、短絡等の欠陥が発生したことを検出し、それに対応することが可能となる。
【００３２】
また、本願の第２の発明によれば、所定の抵抗値を有する第１の抵抗が、上記コンデンサと並列に接続されているので、第１の抵抗とコンデンサの時定数によって、ＭＯＳＦＥＴがオンし続ける時間を任意に設定することができる。
【００３３】
更に、本願の第３の発明によれば、所定の抵抗値を有する第２の抵抗が、上記ダイオードとコンデンサとの間に直列に接続されているので、第２の抵抗とコンデンサとにより構成される１次遅れフィルタの時定数に基づいて、高速保護回路の動作タイミングを、それ遅らせる方向で自由に設定することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る低速保護回路及び高速保護回路からなる半導体保護回路を採用した電力制御回路の構成の一部を示す図である。
【図２】  上記高速保護回路の動作時における、半導体スイッチング素子のコレクタ電流Ｉｃ及び半導体スイッチング素子の電流検出端子の電流Ｉｓｅｎｓの波形をあらわすグラフである。
【図３】  本発明の実施の形態２に係る低速保護回路及び高速保護回路からなる半導体保護回路を採用した電力制御回路の構成の一部を示す図である。
【図４】  本発明の実施の形態３に係る低速保護回路及び高速保護回路からなる半導体保護回路を採用した電力制御回路の構成の一部を示す図である。
【図５】  本発明の実施の形態４に係る低速保護回路及び高速保護回路からなる半導体保護回路を採用した電力制御回路の構成の一部を示す図である。
【図６】  本発明の実施の形態５に係る低速保護回路及び高速保護回路からなる半導体保護回路を採用した電力制御回路の構成の一部を示す図である。
【図７】  従来の低速保護回路及び高速保護回路からなる半導体保護回路を採用した電力制御回路の一部を示す図である。
【図８】  従来の高速保護回路の動作時における、半導体スイッチング素子のコレクタ電流Ｉｃ及び半導体スイッチング素子の電流検出端子の電流Ｉｓｅｎｓの波形をあらわすグラフである。
【符号の説明】
３  コンパレータ，５  保護回路，１０  ＦＡＳ回路，１２  ダイオード，１３  コンデンサ，１５  ＭＯＳＦＥＴ，２３  半導体スイッチング素子，２４  電流検出用抵抗，３１  コンデンサ放電用抵抗，４１  抵抗，６１  伝達ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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