(57)【特許請求の範囲】
【請求項１】
被駆動素子に隣接して配置され、当該被駆動素子の出力の温度依存性を補償するための基準電圧発生回路であって、
各ソース端子が電源に接続されると共に、各ゲート端子が共通接続された第１から第５のＰＭＯＳトランジスタを有するカレントミラー回路と、
一端が前記第１のＰＭＯＳトランジスタのドレーン端子に接続された第１の抵抗と、
一端が前記第５のＰＭＯＳトランジスタのドレーン端子に、他端がグランドにそれぞれ接続された第２の抵抗と、
ベース端子が前記第１のＰＭＯＳトランジスタのドレーン端子に接続され、コレクタ端子が前記第１の抵抗の他端に接続され、エミッタ端子がグランドに接続された第１のバイポーラトランジスタと、
ベース端子が前記第１のバイポーラトランジスタのコレクタ端子に接続され、コレクタ端子が前記第２のＰＭＯＳトランジスタのドレーン端子に接続され、エミッタ端子がグランドに接続された第２のバイポーラトランジスタと、
ベース端子が前記第２のバイポーラトランジスタのコレクタ端子に接続され、コレクタ端子が前記第３のＰＭＯＳトランジスタのドレーン端子に接続され、エミッタ端子がグランドに接続された第３のバイポーラトランジスタと、
ベース端子が前記第３のバイポーラトランジスタのコレクタ端子に接続され、コレクタ端子が前記第４のＰＭＯＳトランジスタのドレーン端子に接続され、エミッタ端子がグランドに接続された第４のバイポーラトランジスタとを備え、
前記第４のＰＭＯＳトランジスタのドレーン端子とゲート端子とが接続されたことを特徴とする基準電圧発生回路。
【請求項２】
前記第４のバイポーラトランジスタ、または、前記第３及び前記第４のバイポーラトランジスタが、コレクタ端子をドレーン端子に、ベース端子をゲート端子にそれぞれ対応させたＮＭＯＳトランジスタに置換されたことを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
被駆動素子に隣接して配置され、当該被駆動素子の出力の温度依存性を補償するための基準電圧発生回路であって、
各ソース端子が電源に接続されると共に、ゲート端子が共通接続された第１から第３のＰＭＯＳトランジスタを有するカレントミラー回路と、
一端が前記第１のＰＭＯＳトランジスタのドレーン端子に接続された第１の抵抗と、
一端が前記第３のＰＭＯＳトランジスタのドレーン端子に、他端がグランドにそれぞれ接続された第２の抵抗と、
ベース端子が前記第１のＰＭＯＳトランジスタのドレーン端子に接続され、コレクタ端子が前記第１の抵抗の他端に接続され、エミッタ端子がグランドに接続された第１のバイポーラトランジスタと、
ベース端子が前記第１のバイポーラトランジスタのコレクタ端子に接続され、コレクタ端子が前記第２のＰＭＯＳトランジスタのドレーン端子に接続され、エミッタ端子がグランドに接続された第２のバイポーラトランジスタと、
反転入力端子が前記第１のバイポーラトランジスタのベース端子と接続され、非反転入力端子が前記第２のバイポーラトランジスタのコレクタ端子と接続され、出力端子が前記第３のＰＭＯＳトランジスタのゲート端子と接続された演算増幅器とを備えたことを特徴とする基準電圧発生回路。
【請求項４】
請求項１乃至３の何れか一項に記載の基準電圧発生回路を有し、該基準電圧発生回路が出力する基準電圧に基づいて被駆動素子を駆動する駆動回路。
【請求項５】
請求項４記載の駆動回路と、該駆動回路により駆動される被駆動素子としてのＬＥＤアレイとを備え、前記駆動回路と前記ＬＥＤアレイとは近接して配設されたことを特徴とするプリントヘッド。
【請求項６】
請求項５記載のプリントヘッドと、該プリントヘッドにより照射された光により静電潜像が形成される感光体と、該感光体に形成された静電潜像を現像する現像器とを備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被駆動素子の群、例えば光源に発光ダイオード（以下ＬＥＤという）を用いた電子写真プリンタにおけるＬＥＤの列、サーマルプリンタにおける発熱抵抗体の列、表示装置における表示素子の列を、選択的にかつサイクリックに駆動するための基準電圧発生回路、該基準電圧発生回路を有する駆動回路に関し、さらに、そのような駆動装置を有するプリントヘッド並びに画像形成装置に関する。
【背景技術】
【０００２】
以下の説明において、発光ダイオードをＬＥＤ（Light Emitting Diode）、モノリシック集積回路をＩＣ（Integrated Circuit）、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタをＮＭＯＳ、ＰチャネルＭＯＳトランジスタをＰＭＯＳと略称する。また、信号端子名とそれに入出力される信号名とに同一名称を付して説明する。個々の発光素子の発光により感光ドラム上に形成される静電潜像、もしくは現像後、あるいは印刷媒体上に転写されたトナー像の各々をドットと称することがある。
【０００３】
それと同様に、前記ドットと対応する個々の発光素子それぞれをドットと呼ぶことがある。本書で取り上げているＬＥＤヘッドとは、発光素子およびその駆動素子等を配置してなるユニットの一般名称である。ＬＥＤヘッドをプリンタ装置に限定して適用する場合にはＬＥＤプリントヘッドと称する。以下、被駆動素子の群が電子写真プリンタに用いられたＬＥＤの列であるとして説明する。
【０００４】
従来の画像形成装置、例えば電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。このような電子写真プリンタでは、光源としてＬＥＤを用いたものが知られている。こうしたプリンタに用いられるＬＥＤヘッドは、複数のＬＥＤ素子を配列したＬＥＤアレイチップと、ＬＥＤアレイチップを駆動するドライバＩＣとから構成される。
【０００５】
ＬＥＤヘッドは、基準電圧を発生する基準電圧発生回路を備え、この基準電圧発生回路から発生した基準電圧と、ドライバＩＣ内に配置された抵抗によりＬＥＤ素子を駆動する駆動電流を決定する構成となっている。抵抗は半導体プロセス技術を用いて作成され、抵抗素子の素材としては一般的にはポリシリコンや不純物拡散抵抗等が用いられ、ドライバＩＣ内部にモノリシックに集積されている。
【０００６】
以上の構成を有する電子写真プリンタにおいては、特許文献１（特開平１０−３３２４９４号公報）に開示されているように、ＬＥＤ素子の発光パワーの温度依存性は、マイナスの温度係数を持ち、ＬＥＤアレイチップのジャンクション温度の上昇に伴って発光パワーが減少することが知られている。一例として、ＡｌＧａＡｓ基材を用いたＬＥＤにおいては、−０．２５％/℃の温度係数を持ち、ＬＥＤ発光に伴い温度上昇することで、発光パワーは大きく減少してしまう。
【０００７】
上述のように、ＬＥＤ素子の駆動手段はＬＥＤヘッド内に備えることになるが、ＬＥＤ発光パワーのマイナスの温度係数を補償するため、ＬＥＤ駆動電流値の温度係数をプラスのものとして構成することが望ましい。ドライバＩＣからの駆動電流出力値は、前述したドライバＩＣ内に配置された抵抗と基準電圧発生回路の出力電圧値とで決定されるため、抵抗の温度係数（通常プラスの値を持つ）を考慮して基準電圧発生回路の出力電圧にはプラスの温度特性を与える必要がある。
【０００８】
このように、ＬＥＤヘッドとしては、ＬＥＤ駆動に伴う温度変動があったとしても、発光パワーを所定値に維持する必要があり、前記したＬＥＤ素子の発光パワーの温度依存性を補償できるような駆動方法を備える必要がある。このような温度補償回路を備えた回路として、例えば、上記特許文献１に開示されるものがある。以下、図面を用いて説明する。
【０００９】
図２２はＬＥＤヘッドの駆動回路を示す回路図、図２３は上記特許文献１に開示される基準電圧発生回路を示す回路図である。図２２はドライバＩＣの要部を示すもので、ＬＥＤ駆動回路とその周辺回路との接続関係を示し、一つのＬＥＤ素子（代表してドット１）について示している。
【００１０】
図２２において、破線にて囲まれた部分Ｇ１はプリバッファ回路であり、プリバッファ回路Ｇ１には、ＡＮＤ回路４２、ＰＭＯＳトランジスタ４３、ＮＭＯＳトランジスタ４４が配置されている。またＧ０はインバータ回路、ＬＴ１はラッチ回路である。また一点鎖線にて囲まれる部分３６は制御電圧発生回路であって、ドライバＩＣチップ毎に１回路ずつ設けられている。
【００１１】
５１は演算増幅器でその出力電圧がＶｃｏｎｔなる電位として図中に記載されている。該電位はＬＥＤ素子ＬＤ１の駆動電流を調整するためＬＥＤ駆動用トランジスタＴｒ１へ印加される制御電圧である。また、５３は抵抗であって、その抵抗値がＲｒｅｆとして図中に記載されている。５２はＰＭＯＳトランジスタで、ＬＥＤ駆動用トランジスタＴｒ１とゲート長が相等しいサイズとなる様に構成されている。
【００１２】
ＶＲＥＦは基準電圧入力端子であって演算増幅器５１の反転入力端子と接続され、後述する基準電圧発生回路より発生される基準電圧Ｖｒｅｆが入力される。演算増幅器５１とＰＭＯＳトランジスタ５２と抵抗５３による回路でフィードバック制御回路を構成しており、抵抗５３に流れる電流（Ｉｒｅｆ）、すなわちＰＭＯＳトランジスタ５２に流れる電流は、電源電圧（ＶＤＤ）に依らず、基準電圧Ｖｒｅｆと抵抗５３の値Ｒｒｅｆのみにより決定される構成としている。
【００１３】
すなわち、演算増幅器５１の働きによりその反転入力端子の電位と非反転入力端子の電位とは略等しくなるように制御されるので、演算増幅器５１の非反転入力端子の電位は基準電圧Ｖｒｅｆと略等しくされ、抵抗５３に流れる電流ＩｒｅｆはＩｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆとして与えられる。
【００１４】
前述したように、ＬＥＤ駆動用トランジスタＴｒ１とＰＭＯＳトランジスタ５２はゲート長が相等しいサイズとなる様に構成されており、ＬＥＤ駆動時にはそのゲート電位はＶｃｏｎｔと等しく、ＰＭＯＳトランジスタ５２とＬＥＤ駆動用トランジスタＴｒ１は飽和領域で動作しておりカレントミラーの関係にある。
【００１５】
この結果、ＬＥＤ素子ＬＤ１の駆動電流値は抵抗５３に流れる電流Ｉｒｅｆに比例することになり、この基準電流ＩｒｅｆはＶＲＥＦ端子に入力された基準電圧Ｖｒｅｆに比例するので、基準電圧ＶｒｅｆによりＬＥＤ駆動電流値を一括して調整することが可能となっている。
【００１６】
図２３は上記基準電圧Ｖｒｅｆを発生する基準電圧発生回路３７を示す。図２３において、ソース端子が電源ＶＤＤに接続された同一サイズのＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ３は、各々のゲート端子が接続され、カレントミラー回路を構成し、ＰＭＯＳトランジスタＭ１のドレーン端子は直列接続された抵抗６０、６１を介してＮＰＮバイポーラトランジスタＱ１のコレクタに接続され、ＮＰＮバイポーラトランジスタＱ１のエミッタはグランドに接続され、そのベースは前記抵抗６０、６１の接続点に接続される。
【００１７】
一方、前記カレントミラーのＰＭＯＳトランジスタＭ２のドレーンはＮＰＮバイポーラトランジスタＱ２のコレクタに接続され、該ＮＰＮトランジスタＱ２のエミッタはグランドに接続され、そのベースはＮＰＮバイポーラトランジスタＱ１のコレクタに接続されている。また、ＰＭＯＳトランジスタＭ３のドレーンは抵抗６２を介してグランドに接続される。ここで、ＮＰＮバイポーラトランジスタＱ２のエミッタ面積は、前記ＮＰＮバイポーラトランジスタＱ１のエミッタ面積のＮ倍に設定されている（Ｎ＞１）。また、ＰＭＯＳトランジスタＭ３のドレーンと抵抗６２との接続点が基準電圧発生回路３７の出力となり、図２３ではＶｒｅｆとして記載され、該端子の電圧値が前記した基準電圧Ｖｒｅｆとなる。
【００１８】
特許文献１に開示されているように、図２３に示す基準電圧発生回路３７からは温度に対して正の温度係数をもつ出力電圧が得られる。以下、これについて簡単に説明する。なお図に示す抵抗６０、６１、６２の抵抗値をそれぞれＲ０、Ｒ１、Ｒ２と記号する。また図２３に示す基準電圧発生回路３７において、下記の仮定を設ける。
【００１９】
（Ａ）バイポーラトランジスタのコレクタ電流に対して、ベース電流は無視できるほど小さい。換言すると、トランジスタの電流増幅率は１よりも充分大きい。
（Ｂ）バイポーラトランジスタのコレクタ電流は、コレクタ・エミッタ間電圧に依存しない。換言すれば、トランジスタのアーリ電圧は充分大きい特性を持つ。
【００２０】
上記仮定のもとに、基準電圧発生回路３７の出力電圧Ｖｒｅｆは、
Vref =  (R2/R1)(kT/q)ln(N)
で与えられる。ここで、kはボルツマン定数、Tは絶対温度、qは電子の電荷であり、ln( )は自然対数関数である。
ここで、Ｖｒｅｆの温度係数Ｔｃを
Tc = (1/Vref)×(ΔVref/ΔT)
として定義すると、前記Ｖｒｅｆ電圧の温度係数は1/Tで与えられ、室温（約300K）における値は  約＋0.33%/℃となることが判る（特許文献１第１６頁参照）。
【００２１】
ＬＥＤヘッドに用いられるＧａＡｌＡｓ基材からなるＬＥＤ素子においては、その発光パワーの温度依存性が概ね  −0.25%/℃  であり、一方ＣＭＯＳプロセスで構成されるドライバＩＣ内の基準抵抗（図２２に示す５３）の温度係数は  約＋0.1%/℃  である。
ＬＥＤ温度はそれと隣接配置されたドライバＩＣの温度とほぼ等しく、各ＬＥＤチップ同士や前記した基準電圧発生回路をプリント配線板上に形成されたグランド配線上に配置することでＬＥＤ素子の温度を略等しくすることができる。
このため、ＬＥＤ温度の上昇に伴う発光パワーの減少を補償するためには、基準電圧Ｖｒｅｆとしては、
−(−0.25−0.1 ) =＋0.35%/℃  
程度の温度係数を与えれば良いことになる。この値は前述した基準電圧発生回路３７の温度係数に概ね等しい値である。
【００２２】
図２４は図２３に示した基準電圧発生回路３７の特性を示すグラフであり、図２４（ａ）は電源電圧ＶＤＤに対する出力電圧Ｖｒｅｆを示す。グラフに示すように、ＶＤＤ＞２Ｖの領域で出力電圧Ｖｒｅｆが確立しているが、電源電圧の上昇とともに出力電圧Ｖｒｅｆが増加する特性となっている。
図２４（ｂ）は図２４（ａ）に対応させて描いたグラフであって、前述した出力電圧Ｖｒｅｆの電源電圧ＶＤＤへの依存性を
１／Ｖｒｅｆ×（ΔＶｒｅｆ／ΔＶＤＤ）×１００    [%/V]
として定義している。
【００２３】
図２４（ｂ）を参照して明らかなように、図２３の回路における出力電圧Ｖｒｅｆは電源電圧の５Ｖ付近で約２％／Ｖの電源電圧依存性を有し、ＬＥＤ駆動に伴い電源電圧が降下した場合に出力電圧Ｖｒｅｆも低下して、ＬＥＤ駆動電流の減少をきたしてしまうことになり、望ましくない。
出力電圧Ｖｒｅｆが、図２４（ａ）に示すように電源電圧ＶＤＤに依存して変動してしまう主因は、上記特許文献１にて詳細に説明されているように、バイポーラトランジスタのアーリ電圧が小さいことに原因している。
【００２４】
すなわち、電源電圧ＶＤＤが増加するとき、図２３のＰＭＯＳトランジスタＭ２のドレーン電流を所定値に保つためそのゲート電位も上昇することになる。それに伴い、バイポーラトランジスタＱ２のコレクタ電位も上昇するが、そのアーリ電圧が十分に大きいときには、コレクタ電流の増加は無視できるほど小さく、該素子に流れる電流値は所定値に保たれる。
【００２５】
ところが現実の素子においては、アーリ電圧は十分に大きくはないので、バイポーラトランジスタＱ２のコレクタ電位が上昇すると、そのコレクタ電流も増加してしまう。バイポーラトランジスタＱ２のコレクタ電流の増加はＰＭＯＳトランジスタＭ２のドレーン電流の増加であり、それとカレントミラーの関係をもつＰＭＯＳトランジスタＭ３のドレーン電流も増加させ、出力電圧Ｖｒｅｆが増加することになる。
このように、バイポーラトランジスタＱ２のアーリ電圧は大きいことが望ましいが、該バイポーラトランジスタはＣＭＯＳ構造の半導体ＩＣを製造するときに寄生的に作成されるものであり、特性的に不十分となることは不可避である。
【００２６】
図２５は他の従来例の基準電圧発生回路を示す回路図である。図２５の基準電圧発生回路３８において、Ｍ４〜Ｍ６はＰＭＯＳトランジスタであって、各々同一サイズに設定され、各々のソース端子が電源ＶＤＤに接続され、ゲート端子が共通に接続されカレントミラー回路を構成し、前記ＰＭＯＳトランジスタＭ４のドレーン端子はＮＰＮバイポーラトランジスタＱ３のコレクタ端子とベース端子と接続され、ＮＰＮバイポーラトランジスタＱ３のエミッタ端子はグランドに接続される。また、ＰＭＯＳトランジスタＭ５のドレーン端子は抵抗６３を介してＮＰＮバイポーラトランジスタＱ４のベース端子とコレクタ端子に接続され、該ＮＰＮトランジスタＱ４のエミッタ端子はグランドに接続される。
ここで、前記ＮＰＮバイポーラトランジスタＱ４のエミッタ面積は，前記ＮＰＮバイポーラトランジスタＱ３のエミッタ面積のＮ倍に設定されている（Ｎ＞１）。
【００２７】
また、ＰＭＯＳトランジスタＭ６のドレーン端子は抵抗６４を介してグランドに接続され、ＰＭＯＳトランジスタＭ６のドレーン端子と抵抗６４との接続点が基準電圧発生回路３８の出力となり、図２５ではＶｒｅｆとして記載され、該端子の電圧値が前記した基準電圧Ｖｒｅｆとなる。また、６５は演算増幅器であって、その反転入力端子は前記バイポーラトランジスタＱ３のベース端子と接続され、非反転入力端子はＰＭＯＳトランジスタＭ５のドレーン端子と接続される。また演算増幅器６５の出力端子は前記ＰＭＯＳトランジスタＭ４〜Ｍ６のゲート端子と接続される。なお抵抗６３、６４の抵抗値をそれぞれＲ３、Ｒ４と記号する。
【００２８】
図２５の基準電圧発生回路３８において、バイポーラトランジスタの各コレクタ電流に対してベース電流が無視できると仮定すると、基準電圧発生回路３８の出力電圧Ｖｒｅｆは
Vref =  (R4/R3)× (kT/q)ln(N)
で与えられる。ここで、kはボルツマン定数、Tは絶対温度、qは電子の電荷であり、ln( )は自然対数関数である。
ここで、出力電圧Ｖｒｅｆの温度係数Ｔｃを
Tc = (1/Vref)×(ΔVref/ΔT)
として定義すると、出力電圧Ｖｒｅｆの温度係数は1/Tで与えられ、室温（約300K）における値は  約＋0.33%/℃となることが判る。
【００２９】
図２６は図２５に示した基準電圧発生回路３８の特性を示すグラフであり、図２６（ａ）は電源電圧ＶＤＤに対する出力電圧Ｖｒｅｆを示すグラフである。図に示すように、ＶＤＤ＞２Ｖの領域で出力電圧Ｖｒｅｆが確立しているが、電源電圧の上昇とともに出力電圧が増加する特性となっている。また図２６（ｂ）は図２６（ａ）に対応させて描いたグラフであって、前述した出力電圧ＶｒｅｆのＶＤＤ電圧依存性を
1/Vref×（ΔVref/ΔVDD）× 100    [%/V]
として定義している。図２６（ｂ）を参照して明らかなように、図２５の回路における出力電圧Ｖｒｅｆは電源電圧５Ｖ付近で約０．８％／Ｖの電源電圧依存性を有し、ＬＥＤ駆動に伴い電源電圧が降下した場合に出力電圧Ｖｒｅｆも低下して、ＬＥＤ駆動電流の減少をきたしてしまうことになり、望ましくない。
【００３０】
また図２５の構成では演算増幅器６５を用いており、該回路の働きにより非反転入力端子と反転入力端子の端子電位が略等しくなるように、その出力端子電位が制御される。ところが実際には、半導体製造プロセスのばらつき等の原因により、前記演算増幅器６５の非反転入力端子と反転入力端子には僅かながらオフセット電圧が生じることが不可避である。このオフセット電圧の存在によって図２６の出力電圧Ｖｒｅｆは理想状態からズレを生じ、半導体製造プロセスのばらつきによりオフセット電圧がばらつくと、出力電圧Ｖｒｅｆもばらつくことになってしまい望ましくない。
【００３１】
図２７は図２５に示した基準電圧発生回路３８の特性を示すグラフであって、横軸に前記した演算増幅器のオフセット電圧をとり、それに対する出力電圧Ｖｒｅｆの関係を示している。図２７を参照して明らかなように、ほんの数ｍＶ程度のオフセット電圧であったとしても出力電圧Ｖｒｅｆは大きく変動しており、所定の基準電圧を維持しようとすると半導体製造プロセスの僅かなバラツキも許容されないことが判る。この結果、駆動ＩＣの製造歩留まりが低下してしまい、その製造コストを上昇させ、ＬＥＤヘッドひいてはプリンタの製造コストを上昇させる原因となっていたのである。
【特許文献１】特開平１０−３３２４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
ＬＥＤヘッドとしては、ＬＥＤ駆動に伴う温度変動があったとしても、発光パワーを所定値に維持できる必要があり、前記したＬＥＤの発光パワーの温度依存性を補償できるような駆動方法を備える必要があるが、図２３に示す従来の基準電圧発生回路３７においては、出力電圧として絶対温度に比例する値を得ることでその温度係数は所望値を満足できるものの、その電圧値は電源電圧５Ｖ付近で約２％／Ｖもの電源電圧依存性を有し、ＬＥＤ駆動に伴い電源電圧が降下した場合に出力電圧Ｖｒｅｆも低下して、ＬＥＤ駆動電流が減少してしまう。この結果、発光パワーが低下することでプリンタの感光ドラムの露光エネルギが減少し、印刷濃度が薄くなることになって望ましくない。
【００３３】
一方、図２５に示す従来の基準電圧発生回路３８においては、出力電圧は電源電圧５Ｖ付近で約０．８％／Ｖの電源電圧依存性を有し、図２３に示す回路構成と比べると改善されているものの、未だ不十分な特性に留まっている。それに加えて、図２５に示す回路構成においては、演算増幅器６５を用いているため、該素子のオフセット電圧の発生は不可避であるが、ほんの数ｍＶ程度のオフセット電圧であったとしても出力電圧Ｖｒｅｆは大きく変動してしまい、半導体製造プロセスの僅かなバラツキも許容されないことが判る。この結果、駆動ＩＣの製造歩留まりが低下することで、製造コストを上昇させ、ＬＥＤヘッドひいてはプリンタの製造コストを上昇させる原因ともなっていた。
【００３４】
そこで本発明は、ＬＥＤ発光パワーのマイナスの温度依存性とドライバＩＣ内の基準抵抗の温度依存性を補償するための基準電圧発生回路であって、電源電圧変化に対する変動が小さく、かつ半導体製造プロセスばらつきによる影響度の小さい基準電圧発生回路、および該基準電圧発生回路を備えた駆動回路、プリントヘッドおよび画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００３５】
上記課題を解決するために本発明の基準電圧発生回路は、被駆動素子に隣接して配置され、当該被駆動素子の出力の温度依存性を補償するための基準電圧発生回路であって、各ソース端子が電源に接続されると共に、各ゲート端子が共通接続された第１から第５のＰＭＯＳトランジスタを有するカレントミラー回路と、一端が前記第１のＰＭＯＳトランジスタのドレーン端子に接続された第１の抵抗と、一端が前記第５のＰＭＯＳトランジスタのドレーン端子に、他端がグランドにそれぞれ接続された第２の抵抗と、ベース端子が前記第１のＰＭＯＳトランジスタのドレーン端子に接続され、コレクタ端子が前記第１の抵抗の他端に接続され、エミッタ端子がグランドに接続された第１のバイポーラトランジスタと、ベース端子が前記第１のバイポーラトランジスタのコレクタ端子に接続され、コレクタ端子が前記第２のＰＭＯＳトランジスタのドレーン端子に接続され、エミッタ端子がグランドに接続された第２のバイポーラトランジスタと、ベース端子が前記第２のバイポーラトランジスタのコレクタ端子に接続され、コレクタ端子が前記第３のＰＭＯＳトランジスタのドレーン端子に接続され、エミッタ端子がグランドに接続された第３のバイポーラトランジスタと、ベース端子が前記第３のバイポーラトランジスタのコレクタ端子に接続され、コレクタ端子が前記第４のＰＭＯＳトランジスタのドレーン端子に接続され、エミッタ端子がグランドに接続された第４のバイポーラトランジスタとを備え、前記第４のＰＭＯＳトランジスタのドレーン端子とゲート端子とが接続されたことを特徴とするものである。
【００３６】
また本発明の基準電圧発生回路は、被駆動素子に隣接して配置され、当該被駆動素子の出力パワーの温度依存性を補償するための基準電圧発生回路であって、各ソース端子が電源に接続されると共に、ゲート端子が共通接続された第１から第３のＰＭＯＳトランジスタを有するカレントミラー回路と、一端が前記第１のＰＭＯＳトランジスタのドレーン端子に接続された第１の抵抗と、一端が前記第３のＰＭＯＳトランジスタのドレーン端子に、他端がグランドにそれぞれ接続された第２の抵抗と、ベース端子が前記第１のＰＭＯＳトランジスタのドレーン端子に接続され、コレクタ端子が前記第１の抵抗の他端に接続され、エミッタ端子がグランドに接続された第１のバイポーラトランジスタと、ベース端子が前記第１のバイポーラトランジスタのコレクタ端子に接続され、コレクタ端子が前記第２のＰＭＯＳトランジスタのドレーン端子に接続され、エミッタ端子がグランドに接続された第２のバイポーラトランジスタと、反転入力端子が前記第１のバイポーラトランジスタのベース端子と接続され、非反転入力端子が前記第２のバイポーラトランジスタのコレクタ端子と接続され、出力端子が前記第３のＰＭＯＳトランジスタのゲート端子と接続された演算増幅器とを備えたことを特徴とするものである。
【発明の効果】
【００４０】
上記構成を有する本発明に拠れば、電源電圧が変動した場合でも、基準電圧発生回路の出力電圧の変化は小さく、そのため被駆動素子を駆動する駆動電流が変化せず、また半導体製造プロセスのばらつきによる影響度の小さい構成を得ることができる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明に係る実施の形態を図面にしたがって説明する。なお各図に共通する要素には同一の符号を付す。図１は本発明に係る電子写真プリンタを示すブロック図、図２は図１に示す電子写真プリンタの動作を示すタイムチャートである。以下に説明する各実施例では、電子写真プリンタに具備される基準電圧発生回路を例にして説明する。まず実施例１について説明する。
【実施例１】
【００４２】
図１において、１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。
【００４３】
制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行う。
【００４４】
そして、セットされている図示しない用紙の有無および種類が用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
【００４５】
図１、図２において、印刷制御部１は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、上位コントローラからビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡとしてＬＥＤヘッド１９に転送される。ＬＥＤヘッド１９はそれぞれ１ドット（ピクセル）の印刷のために設けられたＬＥＤを複数個線上に配列している。
【００４６】
そして、印刷制御部１は１ライン分のビデオ信号ＳＧ２を受信すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９内に保持させる。また印刷制御部１は、上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印刷データ信号ＨＤ−ＤＡＴＡについて印刷を行うことができる。なお、ＨＤ−ＣＬＫは印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９に送信するためのクロック信号である。
【００４７】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像部２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
【００４８】
その後、該トナー像は転写器２８に送られ、一方、転写信号ＳＧ４によって転写用高圧電源２６がプラス電位になり、転写器２８は感光体ドラムと転写器２８との間隔を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。
【００４９】
印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、前記の動作を繰り返す。
【００５０】
次に、ＬＥＤヘッド１９について説明する。図３は本発明に係るＬＥＤヘッドの構造を示す図である。本実施例の説明においては、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドについてとりあげ、その具体的な構成を説明する。本実施例ではＬＥＤ素子の総数は４９９２ドットであり、これを構成するために２６個のＬＥＤアレイを配列し、各ＬＥＤアレイには各々１９２個のＬＥＤ素子を含んでいる。
【００５１】
図３において、ＣＨＰ１乃至ＣＨＰ２６はＬＥＤアレイであり、ＣＨＰ３乃至ＣＨＰ２５は記載を省略している。ＩＣ１乃至ＩＣ２６はＣＨＰ１乃至ＣＨＰ２６に対応して配置されたドライバＩＣであって、ＬＥＤアレイＣＨＰ１乃至ＣＨＰ２６をそれぞれ駆動するためのものである。各ドライバＩＣは同一回路により構成され、隣接して配置されるドライバＩＣ同士はカスケードに接続される。
【００５２】
このように、図３に示すＬＥＤヘッドにおいては、図示しないプリント配線板上にＬＥＤアレイ２６個（ＣＨＰ１乃至ＣＨＰ２６）とそれを駆動するドライバＩＣ  ２６個（ＩＣ１乃至ＩＣ２６）とが、それぞれ対向しながら整列して配置されており、ドライバＩＣ１チップ当たり１９２個のＬＥＤ素子が駆動でき、これらのチップが２６個カスケードに接続され、外部から入力される印刷データをシリアルに転送できる様になっている。
【００５３】
図３に示すＬＥＤヘッドの構成を以下に順をおって説明する。各ドライバＩＣ  ＩＣ１乃至ＩＣ２６は同一回路により構成され、隣接するドライバＩＣとカスケードに接続されている。ドライバＩＣはクロック信号ＨＤ−ＣＬＫを受けて印刷データのシフト転送を行うシフトレジスタ回路３１と、シフトレジスタ回路３１の出力信号をラッチ信号（以下ＨＤ−ＬＯＡＤと記す）によりラッチするラッチ回路３２と、ラッチ回路３２とインバータ回路３３との出力信号を入力して論理積をとるＡＮＤ回路３４と、ＡＮＤ回路３４の出力信号により電源ＶＤＤから駆動電流をＬＥＤ素子（ＣＨＰ１等）に供給するＬＥＤ駆動回路３５と、ＬＥＤ駆動回路３５の駆動電流が一定となる様に指令電圧を発生する制御電圧発生回路３６とを備えている。ＨＤ−ＳＴＢ−Ｎはストローブ信号であり、インバータ回路３３へ入力されている。
【００５４】
また３９は基準電圧発生回路であり、その出力はＩＣ１乃至ＩＣ２６の制御電圧発生回路３６に接続されて、所定の基準電圧Ｖｒｅｆを供給する。なお、前記ＨＤ−ＤＡＴＡ、ＨＤ−ＣＬＫ、ＨＤ−ＬＯＡＤ、ＨＤ−ＳＴＢ−Ｎの各信号は印刷時に印刷制御回路１から送られてくる。
【００５５】
図４は図３のブロック図にて示したＬＥＤヘッドの構成を簡略化して示す回路図である。図４に示すように、印刷データ信号ＨＤ−ＤＡＴＡはクロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され、プリンタにおいては、４９９２ドット分のビットデータがフリップフロップ回路ＦＦ１、ＦＦ２、．．、ＦＦ４９９２から成るシフトレジスタ中を順次転送される。
【００５６】
次に、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され、前記ビットデータは各ラッチ回路ＬＴ１、ＬＴ２、．．、ＬＴ４９９２にラッチされる。続いて、ビットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、発光素子ＬＤ１、ＬＤ２、．．、ＬＤ４９９２のうち、Ｈｉｇｈ（高）レベルであるドットデータに対応するものが点灯される。なお、図４において、Ｇ０はインバータ回路、Ｇ１、Ｇ２、．．、Ｇ４９９２はプリバッファ回路、Ｔｒ１、Ｔｒ２、．．、Ｔｒ４９９２はスイッチ素子、ＶＤＤは電源である。
【００５７】
図５は図４におけるドライバＩＣのＬＥＤ駆動要部を抜き出して説明する図であって、ＬＥＤ駆動回路及び、その周辺回路との接続関係を示し、図５では代表してドット１（たとえばＬＥＤ１の駆動回路周辺）について記載している。前述したように、ＬＥＤ駆動電流値はドライバＩＣ内部で発生させた基準電流値により決定される。以下では、ＩＣ内部に立ち入ってその動作の概要を説明する。なお図５に示す回路構成は、従来技術として説明した図２２に示すものと同様である。
【００５８】
図５において、破線にて囲まれた部分Ｇ１はプリバッファ回路であり、プリバッファ回路Ｇ１には、ＡＮＤ回路４２、ＰＭＯＳトランジスタ４３、ＮＭＯＳトランジスタ４４が配置されている。またＧ０はインバータ回路、ＬＴ１はラッチ回路である。また一点鎖線にて囲まれる部分３６は制御電圧発生回路であって、ドライバＩＣチップ毎に１回路ずつ設けられている。
【００５９】
５１は演算増幅器でその出力電圧がＶｃｏｎｔなる電位として図中に記載されている。該電位はＬＥＤの駆動電流を調整するためＬＥＤ駆動用トランジスタＴｒ１へ印加される制御電圧である。また、５３は抵抗であって、その抵抗値がＲｒｅｆとして図中に記載されている。５２はＰＭＯＳトランジスタで、ＬＥＤ駆動用トランジスタＴｒ１とゲート長が相等しいサイズとなる様に構成されている。
【００６０】
ＶＲＥＦは基準電圧入力端子であって演算増幅器５１の反転入力端子と接続され、後述する基準電圧発生回路より発生される基準電圧Ｖｒｅｆが入力される。演算増幅器５１とＰＭＯＳトランジスタ５２と抵抗５３による回路でフィードバック制御回路を構成しており、抵抗５３に流れる電流（Ｉｒｅｆ）、すなわちＰＭＯＳトランジスタ５２に流れる電流は、電源電圧（ＶＤＤ）に依らず、基準電圧Ｖｒｅｆと抵抗５３の値Ｒｒｅｆのみにより決定される構成としている。
【００６１】
すなわち、演算増幅器５１の働きによりその反転入力端子の電位と非反転入力端子の電位とは略等しくなるように制御されるので、演算増幅器５１の非反転入力端子の電位は基準電圧Ｖｒｅｆと略等しくされ、抵抗５３に流れる電流ＩｒｅｆはＩｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆとして与えられる。
【００６２】
前述したように、ＬＥＤ駆動用トランジスタＴｒ１とＰＭＯＳトランジスタ５２はゲート長が相等しいサイズとなる様に構成されており、ＬＥＤ駆動時にはそのゲート電位はＶｃｏｎｔと等しく、ＰＭＯＳトランジスタ５２とＬＥＤ駆動用トランジスタＴｒ１は飽和領域で動作しておりカレントミラーの関係にある。
【００６３】
この結果、ＬＥＤ素子ＬＤ１の駆動電流値は抵抗５３に流れる電流Ｉｒｅｆに比例することになり、そしてこの基準電流ＩｒｅｆはＶＲＥＦ端子に入力された基準電圧Ｖｒｅｆに比例するので、基準電圧ＶｒｅｆによりＬＥＤ駆動電流値を一括して調整することが可能となっている。抵抗５３は半導体プロセス技術を用いて作成されたものであり、抵抗素子の素材として一般的にはポリシリコンや不純物拡散抵抗等が用いられ、ドライバＩＣ内部にモノリシックに集積されている。
【００６４】
図６は実施例１における基準電圧発生回路の構成を示す回路図で、図３に３９で示す回路である。図６において、基準電圧発生回路３９には、ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタＭ１１〜Ｍ１５、ＮＰＮバイポーラトランジスタＱ１１〜Ｑ１４および抵抗７１、７２が設けられている。ＰＭＯＳトランジスタＭ１１〜Ｍ１５のソース端子は電源ＶＤＤと接続され、各々のゲート端子同士は互いに接続されて、ＰＭＯＳトランジスタＭ１４のドレーン端子と接続されている。ＰＭＯＳトランジスタＭ１１のドレーン端子はバイポーラトランジスタＱ１１のベース端子と抵抗７１の一端と接続され、抵抗７１の他端はバイポーラトランジスタＱ１１のコレクタ端子と接続される。
【００６５】
ＰＭＯＳトランジスタＭ１２のドレーン端子はバイポーラトランジスタＱ１２のコレクタ端子と接続され、バイポーラトランジスタＱ１２のベース端子はバイポーラトランジスタＱ１１のコレクタ端子と接続されている。ＰＭＯＳトランジスタＭ１３のドレーン端子はバイポーラトランジスタＱ１３のコレクタ端子と接続され、バイポーラトランジスタＱ１３のベース端子はバイポーラトランジスタＱ１２のコレクタ端子と接続されている。またＰＭＯＳトランジスタＭ１４のドレーン端子はバイポーラトランジスタＱ１４のコレクタ端子と接続され、バイポーラトランジスタＱ１４のベース端子はバイポーラトランジスタＱ１３のコレクタ端子と接続されている。
【００６６】
ＰＭＯＳトランジスタＭ１５のドレーン端子は抵抗７２の一端と接続され、該抵抗７２の他端はグランドと接続されている。バイポーラトランジスタＱ１１〜Ｑ１４のエミッタ端子はグランドと接続されている。ＰＭＯＳトランジスタＭ１５のドレーン端子は出力端子Ｖｒｅｆと接続され、図５に示した制御電圧発生回路３６へ基準電圧Ｖｒｅｆを印加させる。ここで、ＮＰＮバイポーラトランジスタＱ１２のエミッタ面積は、ＮＰＮバイポーラトランジスタＱ１１のエミッタ面積のＮ倍に設定されている（Ｎ＞１）。また、ＮＰＮバイポーラトランジスタＱ１３、Ｑ１４のエミッタ面積は比較的任意に与えることができるが、チップ面積を最小にする観点からは、バイポーラトランジスタＱ１１のエミッタ面積と等しく設定することが望ましい。
【００６７】
図７は実施例１の動作を説明する図であって、図６の回路図に対応するものである。なお図７においては、説明の都合のため、抵抗７１、７２の抵抗値をＲ１１、Ｒ１２と記号し、抵抗７１とＰＭＯＳトランジスタＭ１１のドレーン端子間に抵抗７０を設けている。抵抗７０の抵抗値をＲ１０とする。また、ＰＭＯＳトランジスタＭ１１〜Ｍ１５のソース端子同士とゲート端子同士はそれぞれ接続され、そのゲート長とゲート幅も等しく設定されたカレントミラーの関係が付与される。この結果、図７中に示したＰＭＯＳトランジスタＭ１１〜Ｍ１５のドレーン電流Ｉ１１〜Ｉ１５は略等しいものとされる。
【００６８】
ここで、図７における出力電圧Ｖｒｅｆを計算してみよう。そのために、まずＰＭＯＳトランジスタＭ１１のドレーン電流Ｉ１１を求める。
電子物性の理論から良く知られているように、バイポーラトランジスタのエミッタ電流Ieとベース・エミッタ間電圧Vbeとの間には下記の関係が成り立つ。
Ie ≒ Is ×exp( qVbe/(kT) )
ここで、Isは飽和電流であり、バイポーラトランジスタの素子面積に比例して決まる定数である。また、exp()は指数関数、qは電子の電荷であり、q=1.6×10-19[C]、kはボルツマン定数であり、k=1.38×10-23[J/K]、Tは絶対温度であり、室温25[℃]において約298[K]である。
【００６９】
上式を変形して次式を得る。
Vbe = (kT/q)×ln(Ie/Is)
なお、ln()は自然対数関数である。ここで、バイポーラトランジスタＱ１１、Ｑ１２について、それぞれ、ベース・エミッタ間電圧をVbe11、Vbe12、エミッタ電流をIe11、Ie12、飽和電流をIs11、Is12と改めて記号することにしよう。このときバイポーラトランジスタＱ１１、Ｑ１２について次式が成り立つ。
Vbe1 = (kT/q)×ln(Ie11/Is11)
Vbe2 = (kT/q)×ln(Ie12/Is12)
【００７０】
図７を参照すると、抵抗７１の一端の電位はVbe11であり、他端の電位はVbe12であることが判る。このため抵抗７１の両端に印加される電位差ΔVbeは
ΔVbe = Vbe11− Vbe12
である。
上の２式を代入して整理すると、
ΔVbe = (kT/q)×[ ln(Ie11/Is11)-ln(Ie12/Is12) ]
= (kT/q)×ln[ (Is12/Is11)×(Ie11/Ie12) ]
となる。前述したように、バイポーラトランジスタＱ１１とＱ１２のエミッタ面積比は１：Ｎと設定しており、前記飽和電流はトランジスタの素子面積に比例するので、
Is12 = Is11 × N
となる。
【００７１】
また前述したように、ＰＭＯＳトランジスタＭ１１〜Ｍ１５はカレントミラーの関係が設定され、ドレーン電流Ｉ１１〜Ｉ１５はそれぞれ等しい。この結果、バイポーラトランジスタＱ１１とＱ１２のエミッタ電流Ie11とIe12は等しくなるので、
ΔVbe = (kT/q)×ln(N)
の関係が得られる。ＰＭＯＳトランジスタＭ１１のドレーン電流I11は抵抗７１に流れる電流に略等しいので、
I11 ＝ ΔVbe/R11 ＝ (1/R11) × (kT/q) × ln(N)
である。
【００７２】
一方、バイポーラトランジスタＱ１２のコレクタ端子はバイポーラトランジスタＱ１３のベース端子と接続されており、バイポーラトランジスタＱ１２のコレクタ電位はバイポーラトランジスタＱ１３のベース・エミッタ間電圧Vbe13と等しい。また、バイポーラトランジスタＱ１３のコレクタ端子はバイポーラトランジスタＱ１４のベース端子と接続されており、バイポーラトランジスタＱ１３のコレクタ電位はバイポーラトランジスタＱ１４のベース・エミッタ間電圧Vbe14と等しい。また、バイポーラトランジスタＱ１４のコレクタ端子はＰＭＯＳトランジスタＭ１４のゲート端子と接続されている。
【００７３】
いま、電源電圧ＶＤＤが上昇した場合を考えると、前式のＰＭＯＳトランジスタＭ１１のドレーン電流I11を所定値に維持するためにＰＭＯＳトランジスタＭ１１〜Ｍ１５のゲート電位も上昇することになるが、バイポーラトランジスタＱ１２、Ｑ１３のコレクタ電位は前記したVbe13，Vbe14のレベルで保持され、大きく変動することはない。このように、バイポーラトランジスタＱ１２においてアーリ電圧が低い特性を持ったとしても、そのコレクタ電位はVbe13の電位に保たれるので、コレクタ電流に与える変動はきわめて小さくなる。
【００７４】
次に、電源電圧ＶＤＤが上昇、もしくは外来ノイズ等の影響によりＰＭＯＳトランジスタＭ１１のドレーン電流I11が僅かに上昇したと仮定しよう。この結果、バイポーラトランジスタＱ１１のベース・エミッタ間電圧Vbe11が僅かに増加し、バイポーラトランジスタＱ１１のコレクタ電流が増加することで抵抗７１での電圧降下が増し、バイポーラトランジスタＱ１１のコレクタ電位が低下する。バイポーラトランジスタＱ１１のコレクタ電位はバイポーラトランジスタＱ１２のベース・エミッタ間電圧Vbe12であるので、これが低下することでバイポーラトランジスタＱ１２のコレクタ電位が僅かに上昇する。
【００７５】
バイポーラトランジスタＱ１２のコレクタ電位はバイポーラトランジスタＱ１３のベース・エミッタ間電圧Vbe13であるので、これが増加することでバイポーラトランジスタＱ１３のコレクタ電位が僅かに低下する。バイポーラトランジスタＱ１３のコレクタ電位はバイポーラトランジスタＱ１４のベース・エミッタ間電圧Vbe14であるので、これが低下することでバイポーラトランジスタＱ１４のコレクタ電位が上昇する。バイポーラトランジスタＱ１４のコレクタ端子はＰＭＯＳトランジスタＭ１１〜Ｍ１５のゲート端子に接続されているので、バイポーラトランジスタＱ１４のコレクタ電位が上昇することで、ＰＭＯＳトランジスタＭ１１〜Ｍ１５のゲート・ソース間電圧が減少することになって、ＰＭＯＳトランジスタＭ１１のドレーン電流I11を減少させる方向にフィードバックされることになり、このフィードバック過程の起点となったＰＭＯＳトランジスタＭ１１のドレーン電流I11の僅かな上昇を打ち消すように制御される。
【００７６】
一方、ＰＭＯＳトランジスタＭ１１のドレーン電流I11とＰＭＯＳトランジスタＭ１５のドレーン電流I15は等しい、即ち、I11＝I15であり、前述したように、
I11 ＝ ΔVbe/R11 ＝ (1/R11) × (kT/q) × ln(N)
であった。このとき、Vref＝I15×R12であることから、基準電圧発生回路３９の出力電圧Vrefは次式で与えられる。
Vref ＝ (R12/R11) × (kT/q) × ln(N)
前式は絶対温度Tに比例する出力電圧を与え、室温における温度係数は、約＋0.33%/Vである。
【００７７】
同様に、図７中に記載したVref0電位について考えると、
Vref0 ＝ I11×R10 + Vbe11＝ (R10/R11) × (kT/q) × ln(N) + Vbe11
である。
上式の第１項は絶対温度に対して正の温度係数を示し、上式の第２項であるバイポーラトランジスタのベース・エミッタ間電圧の温度依存性は約−2.2mV/℃と負の依存性を持つ。この結果、上式の抵抗値R10、R11の比を適切に設定することでVref0電位の温度依存性を略ゼロに設定することも可能となる。
【００７８】
図８は図７に示した基準電圧発生回路３９の特性を示すシミュレーション結果である。なお、図８において、比較のために図２３に示した従来の回路構成でのシミュレーション結果を破線で示し、本実施例の場合のシミュレーション結果を実線で示す。図８（ａ）は出力電圧Ｖｒｅｆの電源電圧ＶＤＤへの依存性を示すグラフであり、横軸は電源電圧ＶＤＤを示し、縦軸は出力電圧Ｖｒｅｆを示している。
図８を参照すると、ＶＤＤ＞２Ｖの領域で出力電圧Ｖｒｅｆが確立しているが、従来の回路構成の場合（破線）では電源電圧の上昇とともに出力電圧が増加する特性となっていたのに対し、本実施例の場合（実線）では、電源電圧ＶＤＤの変動に対して出力電圧Vrefは一定値に保たれていることが判る。
【００７９】
図８（ｂ）は図８（ａ）に対応させて描いたグラフであって、前述した出力電圧Ｖｒｅｆの電源電圧ＶＤＤ依存性を
1/Vref ×（ΔVref/ΔVDD）× 100    [%/V]
として定義している。図８（ｂ）を参照して明らかなように、従来の回路構成の場合における出力電圧Ｖｒｅｆは電源電圧ＶＤＤの５Ｖ付近で約２％／Ｖもの電源電圧依存性を有していたのに対し、本実施例の回路においては０．１％／Ｖ以下と、殆どゼロにまで低減されており、電源電圧ＶＤＤが変動したとしても出力電圧Ｖｒｅｆの変動は殆どない。
このように、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも、出力電圧Ｖｒｅｆが変化することが無くなり、ＬＥＤ駆動電流の変化をきたさない。
【００８０】
以上、詳細に説明したように、従来の基準電圧発生回路においては、その出力電圧Ｖｒｅｆは電源電圧５Ｖ付近で約２％／Ｖもの電源電圧依存性を有していたのに対し、本実施例の回路においては０．１％／Ｖ以下と、殆どゼロにまで低減されており、このように、電源電圧が変動したとしても出力電圧Ｖｒｅｆの変動は殆どなくなる。このように、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも、出力電圧Ｖｒｅｆの変化はほとんど無く、ＬＥＤ駆動電流も殆ど変化しないので、プリンタでの印刷濃度が変動するといった問題は発生しなくなるのである。
【実施例２】
【００８１】
次に実施例２の基準電圧発生回路を説明する。図９は実施例２の基準電圧発生回路を示す回路図である。図９において、実施例２の基準電圧発生回路４０には、ＰＭＯＳトランジスタＭ２１〜Ｍ２５、ＮＭＯＳトランジスタＭ２６、ＮＰＮバイポーラトランジスタＱ２１〜Ｑ２３、抵抗８１、８２が設けられている。ＰＭＯＳトランジスタＭ２１〜Ｍ２５の各ソース端子は電源ＶＤＤと接続され、各々のゲート端子同士は接続されていて、ＰＭＯＳトランジスタＭ２４のドレーン端子と接続される。
【００８２】
ＰＭＯＳトランジスタＭ２１のドレーン端子はバイポーラトランジスタＱ２１のベース端子と抵抗８１の一端と接続され、抵抗８１の他端はバイポーラトランジスタＱ２１のコレクタ端子と接続される。ＰＭＯＳトランジスタＭ２２のドレーン端子はバイポーラトランジスタＱ２２のコレクタ端子と接続され、バイポーラトランジスタＱ２２のベース端子はバイポーラトランジスタＱ２１のコレクタ端子と接続されている。ＰＭＯＳトランジスタＭ２３のドレーン端子はバイポーラトランジスタＱ２３のコレクタ端子と接続され、バイポーラトランジスタＱ２３のベース端子はバイポーラトランジスタＱ２２のコレクタ端子と接続されている。
【００８３】
またＰＭＯＳトランジスタＭ２４のドレーン端子はＮＭＯＳトランジスタＭ２６のドレーン端子と接続され、ＮＭＯＳトランジスタＭ２６のゲート端子はバイポーラトランジスタＱ２３のコレクタ端子と接続されている。ＰＭＯＳトランジスタＭ２５のドレーン端子は抵抗８２の一端と接続され、抵抗８２の他端はグランドと接続されている。バイポーラトランジスタＱ２１〜Ｑ２３のエミッタ端子はそれぞれグランドと接続されている。ＮＭＯＳトランジスタＭ２６のソース端子もまたグランドと接続されている。
【００８４】
またＰＭＯＳトランジスタＭ２５のドレーン端子は出力端子Ｖｒｅｆと接続され、図５に示した制御電圧発生回路３６へ基準電圧Ｖｒｅｆを印加させる。ここで、ＮＰＮバイポーラトランジスタＱ２２のエミッタ面積は、ＮＰＮバイポーラトランジスタＱ２１のエミッタ面積のＮ倍に設定されている（Ｎ＞１）。ＮＰＮバイポーラトランジスタＱ２３のエミッタ面積は比較的任意に与えることができるが、チップ面積を最小にする観点からは、バイポーラトランジスタＱ２１のエミッタ面積と等しく設定することが望ましい。
【００８５】
次に実施例２の動作を説明する。図１０は実施例２の動作を説明する図であって、図９の回路図に対応するものである。なお図１０においては、説明の都合のために、抵抗８１、８２の抵抗値をＲ２１、Ｒ２２と記号し、抵抗８１とＰＭＯＳトランジスタＭ２１のドレーン端子間に抵抗８０を設けている。またＰＭＯＳトランジスタＭ２１〜Ｍ２５のソース端子同士とゲート端子同士はそれぞれ接続され、そのゲート長とゲート幅も等しく設定されカレントミラーの関係が付与される。この結果、図１０中に示したＰＭＯＳトランジスタＭ２１〜Ｍ２５のドレーン電流Ｉ２１〜Ｉ２５は略等しいものとされる。
【００８６】
ここで、図１０の出力電圧Ｖｒｅｆを計算してみよう。そのために、まずＰＭＯＳトランジスタＭ２１のドレーン電流Ｉ２１を求める。
電子物性の理論から良く知られているように、バイポーラトランジスタのエミッタ電流Ieとベース・エミッタ間電圧Vbeとの間には下記の関係が成り立つ。
Ie ≒ Is × exp( qVbe/(kT) )
ここで、Isは飽和電流であり、バイポーラトランジスタの素子面積に比例して決まる定数である。exp()は指数関数、qは電子の電荷であり、q=1.6×10-19[C]、kはボルツマン定数であり、k=1.38×10-23[J/K]、Tは絶対温度であり、室温25[℃]において約298[K]である。
【００８７】
上式を変形して次式を得る。
Vbe = (kT/q)×ln(Ie/Is)
なお、ln()は自然対数関数である。ここで、バイポーラトランジスタＱ２１、Ｑ２２について、それぞれベース・エミッタ間電圧をVbe21、Vbe22、エミッタ電流をIe21、Ie22、飽和電流をIs21、Is22と改めて記号することにしよう。このとき、バイポーラトランジスタＱ２１、Ｑ２２について次式が成り立つ。
Vbe21 ＝ (kT/q)×ln(Ie21/Is21)
Vbe22 ＝ (kT/q)×ln(Ie22/Is22)
図１０を参照すると、抵抗８１の一端の電位はVbe21であり、他端の電位はVbe22であることが判る。このため抵抗８１の両端に印加される電位差ΔVbeは
ΔVbe = Vbe21 - Vbe22
である。
【００８８】
上の２式を代入して整理すると、
ΔVbe ＝ (kT/q)× [ ln(Ie21/Is21)-ln(Ie22/Is22) ]
＝ (kT/q) × ln[ (Is22/Is21)×(Ie21/Ie22) ]
前述したように、バイポーラトランジスタＱ２１とＱ２２のエミッタ面積比は１：Ｎと設定しており、前記飽和電流はトランジスタの素子面積に比例するので、
Is22 ＝ Is21 × N
となる。また前述したように、ＰＭＯＳトランジスタＭ２１〜Ｍ２５はカレントミラーの関係が設定され、ドレーン電流Ｉ２１〜Ｉ２５はそれぞれ等しい。この結果、Ie21とIe22とは等しくなるので、
ΔVbe ＝ (kT/q) × ln(N)
の関係が得られる。
【００８９】
ＰＭＯＳトランジスタＭ２１のドレーン電流I21は抵抗８１に流れる電流に略等しいので、
I21 ＝ ΔVbe/R21＝ (1/R21) × (kT/q) × ln(N)
である。一方、バイポーラトランジスタＱ２２のコレクタ端子はバイポーラトランジスタＱ２３のベース端子と接続されており、バイポーラトランジスタＱ２２のコレクタ電位はバイポーラトランジスタＱ２３のベース・エミッタ間電圧Vbe23と等しい。また、バイポーラトランジスタＱ２３のコレクタ端子はＮＭＯＳトランジスタＭ２６のゲート端子と接続されており、バイポーラトランジスタＱ２３のコレクタ電位はＮＭＯＳトランジスタＭ２６のゲート・ソース間電圧Vgs26と等しい。それに対して、ＮＭＯＳトランジスタＭ２６のドレーン端子はＰＭＯＳトランジスタＭ２４のゲート端子と接続されている。
【００９０】
いま、電源電圧ＶＤＤが上昇した場合を考えると、上式のＰＭＯＳトランジスタＭ２１のドレーン電流I21を所定値に維持するためにＰＭＯＳトランジスタＭ２１〜Ｍ２５のゲート電位も上昇することになるが、バイポーラトランジスタＱ２２、Ｑ２３のコレクタ電位は、バイポーラトランジスタＱ２３のベース・エミッタ間電圧Vbe23およびＮＭＯＳトランジスタＭ２６のゲート・ソース間電圧Vgs26のレベルで保持され、大きく変動することはない。このように、バイポーラトランジスタＱ２２においてアーリ電圧が低い特性を持ったとしても、そのコレクタ電位はVbe23の電位に保たれるので、コレクタ電流に与える変動はきわめて小さくなる。
【００９１】
次に、電源電圧ＶＤＤが上昇、もしくは外来ノイズ等の影響によりＰＭＯＳトランジスタＭ２１のドレーン電流I21が僅かに上昇したと仮定しよう。この結果、バイポーラトランジスタＱ２１のベース・エミッタ間電圧Vbe21が僅かに増加し、バイポーラトランジスタＱ２１のコレクタ電流が増加することで抵抗８１での電圧降下が増し、バイポーラトランジスタＱ２１のコレクタ電位が低下する。バイポーラトランジスタＱ２１のコレクタ電位はバイポーラトランジスタＱ２２のベース・エミッタ間電圧Vbe22であるので、これが低下することでバイポーラトランジスタＱ２２のコレクタ電位が僅かに上昇する。
【００９２】
バイポーラトランジスタＱ２２のコレクタ電位は、バイポーラトランジスタＱ２３のベース・エミッタ間電圧Vbe23であるので、これが増加することでバイポーラトランジスタＱ２３のコレクタ電位が僅かに低下する。バイポーラトランジスタＱ２３のコレクタ電位は、ＮＭＯＳトランジスタＭ２６のゲート・ソース間電圧Vgs26であるので、これが低下することでＮＭＯＳトランジスタＭ２６のドレーン電位が上昇する。ＮＭＯＳトランジスタＭ２６のドレーン端子は、ＰＭＯＳトランジスタＭ２１〜Ｍ２５のゲート端子に接続されているので、ＮＭＯＳトランジスタＭ２６のドレーン電位が上昇することでＰＭＯＳトランジスタＭ２１〜Ｍ２５のゲート・ソース間電圧が減少することになって、ＰＭＯＳトランジスタＭ２１のドレーン電流I21を減少させる方向にフィードバックされることになり、該フィードバック過程の起点となったＰＭＯＳトランジスタＭ２１のドレーン電流I21の僅かな上昇を打ち消すように制御される。
【００９３】
一方、ＰＭＯＳトランジスタＭ２１のドレーン電流I21とＰＭＯＳトランジスタＭ２５のドレーン電流I25は等しい、即ち、I21＝I25であり、前述したように、
I21 ＝ ΔVbe/R21 ＝ (1/R21) × (kT/q) × ln(N)
であった。このとき、Vref＝I25×R22であることから、基準電圧発生回路４０の出力電圧Vrefは次式で与えられる。
Vref ＝ (R22/R21) × (kT/q) × ln(N)
前式は絶対温度Tに比例する出力電圧を与えるもので、室温における温度係数は約+0.33%/Vである。
【００９４】
図１１は図１０に示した基準電圧発生回路４０の特性を示すシミュレーション結果である。なお、比較のために図２４に示す従来構成の場合を破線で示し、本実施例の場合の結果を実線で示す。図１１（ａ）は出力電圧Ｖｒｅｆの電源電圧ＶＤＤ依存性を示すグラフであり、横軸は電源電圧ＶＤＤを示し、縦軸は出力電圧Ｖｒｅｆを示している。図１１（ａ）から判るように、破線で示す従来構成の場合は、ＶＤＤ＞２Ｖの領域で出力電圧Ｖｒｅｆが確立しているが、電源電圧の上昇とともに出力電圧が増加する特性となっている。これに対し実線で示す本実施例の場合では、電源電圧変動に対して出力電圧Vrefは、電源電圧が上昇しても一定値に保たれている。
【００９５】
図１１（ｂ）は図１１（ａ）に対応させて描いたグラフであって、前述した出力電圧Ｖｒｅｆの電源電圧ＶＤＤへの依存性を
1/Vref ×（ΔVref/ΔVDD）× 100    [%/V]
として定義している。図１１（ｂ）を参照して明らかなように、従来構成の場合における出力電圧Ｖｒｅｆは、電源電圧５Ｖ付近で約２％／Ｖもの電源電圧依存性を有していたのに対し、本実施例の基準電圧発生回路４０においては、電源電圧５Ｖ付近における電源電圧依存性が０．１％／Ｖ以下と、殆どゼロにまで低減されており、電源電圧ＶＤＤが変動したとしても出力電圧Ｖｒｅｆの変動は殆どない。このように、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも、出力電圧Ｖｒｅｆが変化することが無くなり、ＬＥＤ駆動電流の変化をきたさない。
【００９６】
以上、詳細に説明したように、実施例２における基準電圧発生回路においては、その出力である基準電圧Ｖｒｅｆは、電源電圧５Ｖ付近における電源電圧依存性が０．１％／Ｖ以下と、殆どゼロにまで低減されており、電源電圧が変動したとしても出力電圧Ｖｒｅｆの変動は殆どない程度まで改善される。したがって、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも出力電圧Ｖｒｅｆの変化は無く、ＬＥＤ駆動電流も変化しない。この結果、プリンタでの印刷濃度が変動するといった問題は発生しなくなるのである。
【実施例３】
【００９７】
次に実施例３の基準電圧発生回路について説明する。図１２は実施例３の基準電圧発生回路を示す回路図である。図１２において、実施例３の基準電圧発生回路４１は、ＰＭＯＳトランジスタＭ３１〜Ｍ３５、ＮＭＯＳトランジスタＭ３６、Ｍ３７、ＮＰＮバイポーラトランジスタＱ３１、Ｑ３２、抵抗９１、９２を有する。ＰＭＯＳトランジスタＭ３１〜Ｍ３５のソース端子は電源ＶＤＤと接続され、各々のゲート端子同士は接続されて、ＰＭＯＳトランジスタＭ３４のドレーン端子と接続される。
【００９８】
ＰＭＯＳトランジスタＭ３１のドレーン端子はバイポーラトランジスタＱ３１のベース端子と抵抗９１の一端と接続され、抵抗９１の他端はバイポーラトランジスタＱ３１のコレクタ端子と接続される。ＰＭＯＳトランジスタＭ３２のドレーン端子はバイポーラトランジスタＱ３２のコレクタ端子と接続され、バイポーラトランジスタＱ３２のベース端子はバイポーラトランジスタＱ３１のコレクタ端子と接続されている。またＰＭＯＳトランジスタＭ３３のドレーン端子はＮＭＯＳトランジスタＭ３６のドレーン端子と接続され、ＮＭＯＳトランジスタＭ３６のゲート端子はバイポーラトランジスタＱ３２のコレクタ端子と接続されている。
【００９９】
ＰＭＯＳトランジスタＭ３４のドレーン端子はＮＭＯＳトランジスタＭ３７のドレーン端子と接続され、ＮＭＯＳトランジスタＭ３７のゲート端子はＮＭＯＳトランジスタＭ３６のドレーン端子と接続されている。またＰＭＯＳトランジスタＭ３５のドレーン端子は抵抗９２の一端と接続され、該抵抗９２の他端はグランドと接続されている。またバイポーラトランジスタＱ３１〜Ｑ３２のエミッタ端子はグランドと接続されている。ＮＭＯＳトランジスタＭ３６、Ｍ３７のソース端子もまたグランドと接続されている。また、ＰＭＯＳトランジスタＭ３５のドレーン端子は出力端子Ｖｒｅｆと接続され、図５に示した制御電圧発生回路３６へ基準電圧Ｖｒｅｆを印加させる。ここで、ＮＰＮバイポーラトランジスタＱ３２のエミッタ面積は、ＮＰＮバイポーラトランジスタＱ３１のエミッタ面積のＮ倍に設定されている（Ｎ＞１）。
【０１００】
図１３は実施例３の動作を説明する図であって、図１２の回路図に対応するものである。なお図１３においては、説明の都合のために抵抗９１、９２の抵抗値をＲ３１、Ｒ３２と記号し、抵抗９１とＰＭＯＳトランジスタＭ３１のドレーン端子間に抵抗９０を設け、抵抗９０の抵抗値をＲ３０としている。また、ＰＭＯＳトランジスタＭ３１〜Ｍ３５のソース端子同士とゲート端子同士はそれぞれ接続され、そのゲート長とゲート幅も等しく設定されたカレントミラーの関係が付与される。この結果、図１３中に示したＰＭＯＳトランジスタＭ３１〜Ｍ３５のドレーン電流Ｉ３１〜Ｉ３５は略等しいものとされる。
【０１０１】
ここで、図１３の出力電圧Ｖｒｅｆを計算してみよう。前記実施例の場合と概ね同じであるが。まずＰＭＯＳトランジスタＭ３１のドレーン電流Ｉ３１を求める。
電子物性の理論から良く知られているように、バイポーラトランジスタのエミッタ電流Ieとベース・エミッタ間電圧Vbeとの間には下記の関係が成り立つ。
Ie ≒ Is × exp( qVbe/(kT) )
ここで、Isは飽和電流であり、バイポーラトランジスタの素子面積に比例して決まる定数である。exp()は指数関数、qは電子の電荷であり、q=1.6×10-19[C]、kはボルツマン定数であり、k=1.38×10-23[J/K]、Tは絶対温度であり、室温25[℃]において約298[K]である。
【０１０２】
上式を変形して次式を得る。
Vbe ＝ (kT/q)×ln(Ie/Is)
なお、ln()は自然対数関数である。ここで、バイポーラトランジスタＱ３１、Ｑ３２について、それぞれ、ベース・エミッタ間電圧をVbe31、Vbe32、エミッタ電流をIe31、Ie32、飽和電流をIs31、Is32と改めて記号することにしよう。このとき、バイポーラトランジスタＱ３１、Ｑ３２について次式が成り立つ。
Vbe31 ＝ (kT/q)×ln(Ie31/Is31)
Vbe32 ＝ (kT/q)×ln(Ie32/Is32)
【０１０３】
図１３を参照すると、抵抗９１の一端の電位はVbe31であり、他端の電位はVbe32であることが判る。このため抵抗９１の両端に印加される電位差ΔVbeは
ΔVbe ＝ Vbe31 − Vbe32
である。上の２式を代入して整理すると、
ΔVbe ＝ (kT/q)× [ ln(Ie31/Is31)-ln(Ie32/Is32) ]
＝ (kT/q) × ln[ (Is32/Is31)×(Ie31/Ie32) ]
前述したように、バイポーラトランジスタＱ３１とＱ３２のエミッタ面積比は１：Ｎと設定しており、前記飽和電流はトランジスタの素子面積に比例するので、
Is32 = Is31 × N
となる。
【０１０４】
また、前述したように、ＰＭＯＳトランジスタＭ３１〜Ｍ３５はカレントミラーの関係が設定され、ドレーン電流Ｉ３１〜Ｉ３５はそれぞれ等しい。この結果、バイポーラトランジスタＱ３１とＱ３２のエミッタ電流Ie31とIe32とは等しくなるので、
ΔVbe = (kT/q) × ln(N)
の関係が得られる。また、図１３のＰＭＯＳトランジスタＭ３１のドレーン電流I31は、抵抗９１に流れる電流に略等しいので、
I31 ＝ ΔVbe/R31 ＝ (1/R31) × (kT/q) × ln(N)
である。
【０１０５】
一方、バイポーラトランジスタＱ３２のコレクタ端子はＮＭＯＳトランジスタＭ３６のゲート端子と接続されており、バイポーラトランジスタＱ３２のコレクタ電位はＮＭＯＳトランジスタＭ３６のゲート・ソース間電圧Vgs36と等しい。また、ＮＭＯＳトランジスタＭ３６のドレーン端子はＮＭＯＳトランジスタＭ３７のゲート端子と接続されており、ＮＭＯＳトランジスタＭ３６のドレーン電位はＮＭＯＳトランジスタＭ３７のゲート・ソース間電圧Vgs37と等しい。ＮＭＯＳトランジスタＭ３７のドレーン端子はＰＭＯＳトランジスタＭ３４のゲート端子と接続されている。
【０１０６】
いま、電源電圧ＶＤＤが上昇した場合を考えると、前式で示すＰＭＯＳトランジスタＭ３１のドレーン電流I31を所定値に維持するためにＰＭＯＳトランジスタＭ３１〜Ｍ３５のゲート電位も上昇することになるが、バイポーラトランジスタＱ３２のコレクタ電位は前記したＮＭＯＳトランジスタＭ３６のゲート・ソース間電圧Vgs36のレベルで保持され、大きく変動することはない。このように、バイポーラトランジスタＱ３２においてアーリ電圧が低い特性を持ったとしても、そのコレクタ電位はVgs36の電位に保たれるので、バイポーラトランジスタＱ３２のコレクタ電流に与える影響はきわめて小さくなる。
【０１０７】
次に、電源電圧ＶＤＤが上昇、もしくは外来ノイズ等の影響によりＰＭＯＳトランジスタＭ３１のドレーン電流I31が僅かに上昇したと仮定しよう。この結果、バイポーラトランジスタＱ３１のベース・エミッタ間電圧Vbe31が僅かに増加し、バイポーラトランジスタＱ３１のコレクタ電流が増加することで抵抗９１での電圧降下が増し、バイポーラトランジスタＱ３１のコレクタ電位が低下する。バイポーラトランジスタＱ３１のコレクタ電位はバイポーラトランジスタＱ３２のベース・エミッタ間電圧Vbe32であるので、これが低下することでバイポーラトランジスタＱ３２のコレクタ電位が僅かに上昇する。
【０１０８】
バイポーラトランジスタＱ３２のコレクタ電位は、ＮＭＯＳトランジスタＭ３６のゲート・ソース間電圧Vgs36であるので、これが増加することでＮＭＯＳトランジスタＭ３６のドレーン電位が僅かに低下する。ＮＭＯＳトランジスタＭ３６のドレーン電位は、ＮＭＯＳトランジスタＭ３７のゲート・ソース間電圧Vgs37であるので、これが低下することでＮＭＯＳトランジスタＭ３７のドレーン電位が上昇する。ＮＭＯＳトランジスタＭ３７のドレーン電位は、ＰＭＯＳトランジスタＭ３１〜３５のゲート端子に接続されているので、これが上昇することでＰＭＯＳトランジスタＭ３１〜Ｍ３５のゲート・ソース間電圧が減少することになって、ＰＭＯＳトランジスタＭ３１のドレーン電流I31を減少させる方向にフィードバックされることになり、該フィードバック過程の起点となったＰＭＯＳトランジスタＭ３１のドレーン電流I31の僅かな上昇を打ち消すように制御される。
【０１０９】
一方、ＰＭＯＳトランジスタＭ３１のドレーン電流I31とＰＭＯＳトランジスタＭ３５のドレーン電流I35は等しい、即ち、I31＝I35であり、前述したように、
I31 ＝ ΔVbe/R31 ＝ (1/R31) × (kT/q) × ln(N)
であった。このとき、Vref＝I35×R32であることから、基準電圧発生回路４１の出力電圧Vrefは次式で与えられる。
Vref ＝ (R32/R31) × (kT/q) × ln(N)
前式は絶対温度Tに比例する出力電圧を与え、室温における温度係数は約+0.33%/Vである。
【０１１０】
図１４は図１３に示した回路の特性を示すシミュレーション結果を示す。なお、比較のために図２４に示す従来構成の場合を破線で示し、本実施例の場合の結果を実線で示す。図１４（ａ）は出力電圧Ｖｒｅｆの電源電圧ＶＤＤ依存性を示すグラフであり、横軸は電源電圧ＶＤＤを示し、縦軸は出力電圧Ｖｒｅｆを示している。図１４（ａ）からわかるように、ともにＶＤＤ＞２Ｖの領域で出力電圧Ｖｒｅｆが確立しているが、破線で示す従来構成の場合では電源電圧ＶＤＤの上昇とともに出力電圧Ｖｒｅｆが増加する特性となっているのに対し、実線で示す本実施例の場合では電源電圧変動に対して出力電圧Ｖｒｅｆは一定値に保たれている。
【０１１１】
図１４（ｂ）は図１４（ａ）に対応させて描いたグラフであって、前述した出力電圧Ｖｒｅｆの電源電圧ＶＤＤ依存性を
1/Vref ×（ΔVref/ΔVDD）× 100    [%/V]
として定義している。図１４（ｂ）を参照して明らかなように、従来構成の場合における出力電圧Ｖｒｅｆは電源電圧５Ｖ付近で約２％／Ｖもの電源電圧依存性を有していたのに対し、本実施例の基準電圧発生回路４１においては、０．１％／Ｖ以下と、殆どゼロにまで低減されており、電源電圧ＶＤＤが変動したとしても出力電圧Ｖｒｅｆの変動は殆どない。このように、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも、出力電圧Ｖｒｅｆが変化することが無くなり、ＬＥＤ駆動電流の変化をきたさない。
【０１１２】
以上、詳細に説明したように、実施例３の基準電圧発生回路４１においては、その出力である基準電圧Ｖｒｅｆは、電源電圧に対する依存性は０．１％／Ｖ以下と、殆どゼロにまで低減されており、電源電圧が変動したとしても出力電圧Ｖｒｅｆの変動は殆どない。したがって、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも出力電圧Ｖｒｅｆの変化は無く、ＬＥＤ駆動電流も変化しない。この結果、プリンタでの印刷濃度が変動するといった問題は発生しなくなるのである。
【実施例４】
【０１１３】
図１５は実施例４における基準電圧発生回路を示す回路図である。図１５において、実施例４の基準電圧発生回路４２には、ＰＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４３、ＮＰＮバイポーラトランジスタＱ４１、Ｑ４２、抵抗１０１、１０２および演算増幅器１０３が設けられている。ＰＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４３のソース端子は電源ＶＤＤと接続され、各々のゲート端子同士は接続されて、演算増幅器１０３の出力端子と接続される。ＰＭＯＳトランジスタＭ４１のドレーン端子はバイポーラトランジスタＱ４１のベース端子と抵抗１０１の一端と接続され、抵抗１０１の他端はバイポーラトランジスタＱ４１のコレクタ端子と接続される。
【０１１４】
ＰＭＯＳトランジスタＭ４２のドレーン端子はバイポーラトランジスタＱ４２のコレクタ端子と接続され、バイポーラトランジスタＱ４２のベース端子はバイポーラトランジスタＱ４１のコレクタ端子と接続されている。バイポーラトランジスタＱ４１、Ｑ４２のエミッタ端子はグランドと接続されている。また、ＰＭＯＳトランジスタＭ４３のドレーン端子は抵抗１０２の一端と接続されるとともに、出力端子Ｖｒｅｆと接続され、図５に示した制御電圧発生回路３６へ基準電圧Ｖｒｅｆを印加させる。抵抗１０２の他端はグランドと接続される。ここで、ＮＰＮバイポーラトランジスタＱ４２のエミッタ面積は、ＮＰＮバイポーラトランジスタＱ４１のエミッタ面積のＮ倍に設定されている（Ｎ＞１）。
【０１１５】
演算増幅器１０３の反転入力端子はバイポーラトランジスタＱ４１のベース端子と接続され、また非反転入力端子はバイポーラトランジスタＱ４２のコレクタ端子と接続される。また演算増幅器１０３の出力端子はＰＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４３のゲート端子と接続される。
【０１１６】
図１６は実施例４の動作を説明する図であって、図１５の回路図に対応するものである。なお図１６においては、説明の都合のため、抵抗１０１、１０２の抵抗値をＲ４１、Ｒ４２と記号し、抵抗１０１とＰＭＯＳトランジスタＭ４１のドレーン端子間に抵抗１００を設けている。また、ＰＭＯＳトランジスタＭ４１〜Ｍ４３のソース端子同士とゲート端子同士はそれぞれ接続され、そのゲート長とゲート幅も等しく設定されたカレントミラーの関係が付与される。この結果、図１６中に示したＰＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４３のドレーン電流Ｉ４１、Ｉ４２、Ｉ４３は略等しいものとされる。
【０１１７】
ここで、図１６の出力電圧Ｖｒｅｆを計算してみよう。上記実施例の場合と概ね同じであるが。そのためにまずＰＭＯＳトランジスタＭ４１のドレーン電流Ｉ４１を求める。
電子物性の理論から良く知られているように、バイポーラトランジスタのエミッタ電流Ieとベース・エミッタ間電圧Vbeとの間には下記の関係が成り立つ。
Ie ≒ Is × exp( qVbe/(kT) )
ここで、Isは飽和電流であり、バイポーラトランジスタの素子面積に比例して決まる定数である。exp()は指数関数、qは電子の電荷であり、q=1.6*10-19[C]、kはボルツマン定数であり、k=1.38*10-23[J/K]、Tは絶対温度であり、室温25[℃]において約298[K]である。
【０１１８】
上式を変形して次式を得る。
Vbe ＝ (kT/q)×ln(Ie/Is)
なお、ln()は自然対数関数である。ここで、バイポーラトランジスタＱ４１、Ｑ４２について、それぞれ、ベース・エミッタ間電圧をVbe41、Vbe42、エミッタ電流をIe41、Ie42、飽和電流をIs41、Is42と改めて記号することにしよう。このとき、バイポーラトランジスタＱ４１、Ｑ４２について次式が成り立つ。
Vbe41 ＝ (kT/q)×ln(Ie41/Is41)
Vbe42 ＝ (kT/q)×ln(Ie42/Is42)
【０１１９】
図１６を参照すると、抵抗１０１の一端の電位はVbe41であり、他端の電位はVbe42であることが判る。このため抵抗１０１の両端に印加される電位差ΔVbeは、
ΔVbe ＝ Vbe41 − Vbe42
である。上の２式を代入して整理すると、
ΔVbe ＝ (kT/q)× [ ln(Ie41/Is41)-ln(Ie42/Is42) ]
＝ (kT/q) × ln[ (Is42/Is41)×(Ie41/Ie42) ]
となる。前述したように、バイポーラトランジスタＱ４１とＱ４２のエミッタ面積比は１：Ｎと設定しており、前記飽和電流はトランジスタの素子面積に比例するので、
Is42 ＝ Is41 × N
となる。
【０１２０】
また前述したように、ＰＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４３はカレントミラーの関係が設定され、それぞれのドレーン電流Ｉ４１、Ｉ４２、Ｉ４３は相等しい。この結果、バイポーラトランジスタＱ４１のエミッタ電流Ie４1とバイポーラトランジスタ４２のエミッタ電流Ie42とは等しくなるので、
ΔVbe ＝ (kT/q) × ln(N)
の関係が得られる。ＰＭＯＳトランジスタＭ４１のドレーン電流I41は、抵抗１０１に流れる電流に略等しいので、
I41 ＝ ΔVbe/R41 ＝ (1/R41) × (kT/q) × ln(N)
である。
【０１２１】
一方、バイポーラトランジスタＱ４２のコレクタ端子は演算増幅器１０３の非反転入力端子と接続されており、バイポーラトランジスタＱ４２のコレクタ電位は反転入力端子の電位、すなわちバイポーラトランジスタＱ４１のベース電位と略等しくなるように演算増幅器１０３の出力電位が制御される。このように、バイポーラトランジスタＱ４２においてアーリ電圧が低い特性を持ったとしても、そのコレクタ電位はバイポーラトランジスタＱ４１のベース電位(Vbe41)と略等しい電位に保たれるので、バイポーラトランジスタＱ４２のコレクタ電流に与える変動はきわめて小さくなる。
【０１２２】
次に、電源電圧ＶＤＤが上昇、もしくは外来ノイズ等の影響によりＰＭＯＳトランジスタＭ４１のドレーン電流I41が僅かに上昇したと仮定しよう。この結果、バイポーラトランジスタＱ４１のベース・エミッタ間電圧Vbe41が僅かに増加し、バイポーラトランジスタＱ４１のコレクタ電流が増加することで抵抗１０１での電圧降下が増し、バイポーラトランジスタＱ４１のコレクタ電位が低下する。バイポーラトランジスタＱ４１のコレクタ電位は、バイポーラトランジスタＱ４２のベース・エミッタ間電圧Vbe42であるので、バイポーラトランジスタＱ４１のコレクタ電位が低下することでバイポーラトランジスタＱ４２のコレクタ電位が上昇する。
【０１２３】
バイポーラトランジスタＱ４２のコレクタ電位の上昇は演算増幅器１０３の非反転入力端子に伝達され、演算増幅器１０３の出力電位を上昇させる。演算増幅器１０３の出力電位は、ＰＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４３のゲート端子に接続されているので、これが上昇することでこれらのＰＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４３のゲート・ソース間電圧が減少することになって、ＰＭＯＳトランジスタＭ４１のドレーン電流I41を減少させる方向にフィードバックされることになり、該フィードバック過程の起点となった電流I41の僅かな上昇を打ち消すように制御される。
【０１２４】
一方、ＰＭＯＳトランジスタＭ４１のドレーン電流I41とＰＭＯＳトランジスタＭ４３のドレーン電流I43は等しい、即ち、I41＝I43であり、前述したように、
I41 ＝ ΔVbe/R41 ＝ (1/R41) × (kT/q) × ln(N)
であった。このとき、Vref＝I43×R42であることから、基準電圧発生回路４２の出力電圧Vrefは次式で与えられる。
Vref ＝ (R42/R41) × (kT/q) × ln(N)
前式は絶対温度Tに比例する出力電圧を与え、室温における温度係数は約+0.33%/Vである。
【０１２５】
図１７は図１６に示した基準電圧発生回路４２の特性を示すシミュレーション結果を示す。なお図１７では、比較のために図２６に示す従来構成の場合を破線で示し、本実施例の場合の結果を実線で示す。図１７（ａ）は出力電圧Ｖｒｅｆの電源電圧依存性を示すグラフであり、横軸は電源電圧ＶＤＤを示し、縦軸は出力電圧Ｖｒｅｆを示している。図１７（ａ）において、ＶＤＤ＞２Ｖの領域で出力電圧Ｖｒｅｆが確立しているが、破線で示す従来構成の場合は電源電圧の上昇とともに出力電圧が増加する特性となっているのに対し、実線で示す本実施例の場合は電源電圧変動に対して出力電圧Ｖｒｅｆは一定値に保たれていることが判る。
【０１２６】
図１７（ｂ）は図１７（ａ）に対応させて描いたグラフであって、前述した出力電圧Ｖｒｅｆの電源電圧ＶＤＤ依存性を
1/Vref ×（ΔVref/ΔVDD）× 100    [%/V]
として定義している。図１７（ｂ）を参照して明らかなように、図２６に示す従来構成２の場合における出力電圧Ｖｒｅｆは電源電圧５Ｖ付近で約０．８％／Ｖもの電源電圧依存性を有していたのに対し、本実施例の基準電圧発生回路４２においては、０．１％／Ｖ以下と、殆どゼロにまで低減されており、電源電圧が変動したとしても出力電圧Ｖｒｅｆの変動は殆どないことが判る。このように、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも、出力電圧Ｖｒｅｆが変化することが無くなり、ＬＥＤ駆動電流の変化をきたさない。
【０１２７】
図１８は実施例４の基準電圧発生回路４２の特性を示すシミュレーション結果を示すもので、横軸に演算増幅器１０３のオフセット電圧をとり、縦軸にはそれに対する出力電圧Ｖｒｅｆの関係を示している。図１８において、破線は図２７に示す従来構成における結果を示し、実線は実施例４の構成での結果を示す。図１８を参照して明らかなように、従来構成の回路においては、ほんの数ｍＶ程度のオフセット電圧であったとしても出力電圧Ｖｒｅｆは大きく変動しており、半導体製造プロセスの僅かなバラツキも許容されないことが判る。これに対して実施例４の構成においては、多少のオフセット電圧があったとしても出力電圧Ｖｒｅｆが大きく変動することがなく、半導体製造プロセスのバラツキに対しても許容度が大きいことが判る。この結果、前記オフセット電圧変動が駆動ＩＣの製造歩留まりに与える影響は僅少であり、その歩留まり低下を未然に防止することができ、ＬＥＤヘッドひいてはプリンタの製造コストの低減に大きく寄与できるのである。
【０１２８】
以上詳細に説明したように、実施例４の基準電圧発生回路４２においては、その出力電圧Ｖｒｅｆは、電源電圧依存性は０．１％／Ｖ以下と、殆どゼロにまで低減されており、電源電圧が変動したとしても出力電圧Ｖｒｅｆの変動は殆どない。したがって、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも出力電圧Ｖｒｅｆの変化は無く、ＬＥＤ駆動電流も変化しない。この結果、プリンタでの印刷濃度が変動するといった問題は発生しなくなる。
【０１２９】
それに加えて、演算増幅器を用いる従来構成においては、そのオフセット電圧により基準電圧出力に変動を生じてしまい、それを回避するためには製造時の半導体プロセス変動を極力おさえる配慮が必要であり、しばしば製造歩留まりの悪化といった不具合を生じて、製造コストが増加する原因となっていたが、実施例４の構成においては、演算増幅器１０３に多少のオフセット電圧を生じたとしても、基準電圧出力の変動を極めて小さく抑えることが可能となり、製造歩留まりを向上させて製造コスト低減に大きく寄与することが可能となった。
【実施例５】
【０１３０】
図１９は実施例５における基準電圧発生回路を示す回路図である。図１９において、実施例５の基準電圧発生回路４３には、ＰＭＯＳトランジスタＭ５１〜Ｍ５５、ＮＰＮバイポーラトランジスタＱ５１〜Ｑ５４、抵抗１１１、１１２が設けられている。ＰＭＯＳトランジスタＭ５１〜Ｍ５５のソース端子は電源ＶＤＤと接続され、各々のゲート端子同士は接続されて、ＰＭＯＳトランジスタＭ５４のドレーン端子と接続される。ＰＭＯＳトランジスタＭ５１のドレーン端子はバイポーラトランジスタＱ５１のコレクタ端子、ベース端子およびバイポーラトランジスタＱ５２のベース端子と接続される。
【０１３１】
ＰＭＯＳトランジスタＭ５２のドレーン端子はバイポーラトランジスタＱ５２のコレクタ端子およびバイポーラトランジスタＱ５３のベース端子と接続される。同様に、ＰＭＯＳトランジスタＭ５３のドレーン端子はバイポーラトランジスタＱ５３のコレクタ端子およびバイポーラトランジスタＱ５４のベース端子と接続される。ＰＭＯＳトランジスタＭ５４のドレーン端子はバイポーラトランジスタＱ５４のコレクタ端子と接続されている。ＰＭＯＳトランジスタＭ５５のドレーン端子は抵抗１１２の一端と接続され、抵抗１１２の他端はグランドと接続されている。ＰＭＯＳトランジスタＭ５５のドレーン端子は出力端子Ｖｒｅｆと接続され、図５に示した制御電圧発生回路３６へ基準電圧Ｖｒｅｆを印加させる。
【０１３２】
バイポーラトランジスタＱ５１、Ｑ５３、Ｑ５４のエミッタ端子はグランドと接続されている。バイポーラトランジスタＱ５２のエミッタ端子は抵抗１１１を介してグランドと接続される。ここで、バイポーラトランジスタＱ５２のエミッタ面積は、バイポーラトランジスタＱ５１のエミッタ面積のＮ倍に設定されている（Ｎ＞１）。バイポーラトランジスタＱ５３、Ｑ５４のエミッタ面積は比較的任意に与えることができるが、チップ面積を最小にする観点からは、バイポーラトランジスタＱ５１のエミッタ面積と同程度に設定することが望ましい。
【０１３３】
図２０は実施例５の動作を説明する図であって、図１９の回路図に対応するものである。なお図２０においては、説明の都合のために、抵抗１１１、１１２の抵抗値をＲ５１、Ｒ５２と記号し、ＰＭＯＳトランジスタＭ５１のドレーン端子とバイポーラトランジスタＱ５１のコレクタ端子の間に抵抗１１０を設けている。抵抗１１０の抵抗値をＲ５０とする。またＰＭＯＳトランジスタＭ５１〜Ｍ５５のソース端子同士とゲート端子同士はそれぞれ接続され、そのゲート長とゲート幅も等しく設定されたカレントミラーの関係が付与される。この結果、図２０中に示したＰＭＯＳトランジスタＭ５１〜Ｍ５５のドレーン電流Ｉ５１〜Ｉ５５は略等しいものとされる。
【０１３４】
ここで、図２０の出力電圧Ｖｒｅｆを計算してみよう。上記実施例の場合と概ね同じであるが。そのためにまずＰＭＯＳトランジスタＭ５１のドレーン電流Ｉ５１を求める。
電子物性の理論から良く知られているように、バイポーラトランジスタのエミッタ電流Ieとベース・エミッタ間電圧Vbeとの間には下記の関係が成り立つ。
Ie ≒ Is × exp( qVbe/(kT) )
ここで、Isは飽和電流であり、バイポーラトランジスタの素子面積に比例して決まる定数である。exp()は指数関数、qは電子の電荷であり、q=1.6*10-19[C]、kはボルツマン定数であり、k=1.38*10-23[J/K]、Tは絶対温度であり、室温25[℃]において約298[K]である。
【０１３５】
上式を変形して次式を得る。
Vbe ＝ (kT/q)×ln(Ie/Is)
なお、ln()は自然対数関数である。ここで、バイポーラトランジスタＱ５１、Ｑ５２について、それぞれ、ベース・エミッタ間電圧をVbe51、Vbe52、エミッタ電流をIe51、Ie52、飽和電流をIs51、Is52と改めて記号することにしよう。このとき、バイポーラトランジスタＱ５１、Ｑ５２について次式が成り立つ。
Vbe51 ＝ (kT/q)×ln(Ie51/Is51)
Vbe52 ＝ (kT/q)×ln(Ie52/Is52)
【０１３６】
図２０を参照すると、バイポーラトランジスタＱ５１のコレクタ電位はバイポーラトランジスタＱ５１のベース電位に等しいVbe51であり、バイポーラトランジスタＱ５２のコレクタ電位はバイポーラトランジスタＱ５３のベース電位Vbe53に等しい電位であることが判る。ここでＰＭＯＳトランジスタＭ５１のドレーン電流Ｉ５１とＰＭＯＳトランジスタＭ５３のドレーン電流Ｉ５３とは等しく、バイポーラトランジスタＱ５１、Ｑ５３におけるベース・エミッタ間電圧は略等しくなる。また、バイポーラトランジスタＱ５１、Ｑ５２とはベース端子同士が接続され同電位とされている。
【０１３７】
このため抵抗１１１の両端に印加される電位差ΔVbeは、
ΔVbe ＝ Vbe51 − Vbe52
である。上の２式を代入して整理すると、
ΔVbe ＝ (kT/q)× [ ln(Ie51/Is51)-ln(Ie52/Is52) ]
＝ (kT/q) × ln[ (Is52/Is51)×(Ie51/Ie52) ]
となる。前述したように、バイポーラトランジスタＱ５１とＱ５２のエミッタ面積比は１：Ｎと設定しており、前記飽和電流はトランジスタの素子面積に比例するので、
Is52 ＝ Is51 × N
となる。
【０１３８】
また前述したように、ＰＭＯＳトランジスタＭ５１〜Ｍ５５はカレントミラーの関係が設定され、それぞれのドレーン電流Ｉ５１〜Ｉ５５は相等しい。この結果、バイポーラトランジスタＱ５１のエミッタ電流Ie51とバイポーラトランジスタ５２のエミッタ電流Ie52とは等しくなるので、
ΔVbe ＝ (kT/q) × ln(N)
の関係が得られる。ＰＭＯＳトランジスタＭ５２のドレーン電流I52は、抵抗１１１に流れる電流に略等しいので、
I52 ＝ ΔVbe/R51 ＝ (1/R51) × (kT/q) × ln(N)
である。なおＰＭＯＳトランジスタＭ５１〜Ｍ５５はカレントミラーの関係にあるので、I51＝I52＝I53＝I54＝I55となっている。
【０１３９】
前述したように、バイポーラトランジスタＱ５２のコレクタ端子はバイポーラトランジスタＱ５３のベース端子と接続されており、バイポーラトランジスタＱ５２のコレクタ電位はバイポーラトランジスタＱ５３のベース・エミッタ間電圧Vbe53と等しい。またバイポーラトランジスタＱ５３のコレクタ端子はバイポーラトランジスタＱ５４のベース端子と接続されており、バイポーラトランジスタＱ５３のコレクタ電位はバイポーラトランジスタＱ５４のベース・エミッタ間電圧Vbe54と等しい。それに対して、バイポーラトランジスタＱ５４のコレクタ端子はＰＭＯＳトランジスタＭ５４のゲート端子と接続されている。
【０１４０】
いま、電源電圧ＶＤＤが上昇した場合を考えると、前式のＰＭＯＳトランジスタＭ５２のドレーン電流I52を所定値に維持するためにＰＭＯＳトランジスタＭ５１〜Ｍ５５のゲート電位も上昇することになるが、バイポーラトランジスタＱ５１、Ｑ５２、Ｑ５３のコレクタ電位は前記したVbe51、Vbe53、Vbe54のレベルで保持され、大きく変動することはない。このように、バイポーラトランジスタＱ５１〜Ｑ５３においてアーリ電圧が低い特性を持ったとしても、そのコレクタ電位はバイポーラトランジスタのベース・エミッタ間電圧の電位に保たれるので、前記電源電圧ＶＤＤの変動がコレクタ電流に与える変動はきわめて小さくなる。
【０１４１】
次に、電源電圧ＶＤＤが上昇、もしくは外来ノイズ等の影響によりＰＭＯＳトランジスタＭ５１のドレーン電流I51が僅かに上昇したと仮定しよう。この結果、バイポーラトランジスタＱ５１のベース・エミッタ間電圧Vbe51が僅かに増加し、バイポーラトランジスタＱ５２のエミッタ電流が増加することで抵抗１１１の両端電位が増加し、バイポーラトランジスタＱ５２のコレクタ電位が僅かに上昇する。バイポーラトランジスタＱ５２のコレクタ電位はバイポーラトランジスタＱ５３のベース・エミッタ間電圧Vbe53であるので、これが増加することでバイポーラトランジスタＱ５３のコレクタ電位が僅かに低下する。
【０１４２】
バイポーラトランジスタＱ５３のコレクタ電位はバイポーラトランジスタＱ５４のベース・エミッタ間電圧Vbe54であるので、これが低下することでバイポーラトランジスタＱ５４のコレクタ電位が僅かに上昇する。バイポーラトランジスタＱ５４のコレクタ電位はＰＭＯＳトランジスタＭ５１〜Ｍ５５のゲート端子に接続されているので、これが上昇することでＰＭＯＳトランジスタＭ５１〜Ｍ５５のゲート・ソース間電圧が減少することになって、ＰＭＯＳトランジスタＭ５１のドレーン電流I51を減少させる方向にフィードバックされることになり、該フィードバック過程の起点となった電流I51の僅かな上昇を打ち消すように制御される。
【０１４３】
一方、ＰＭＯＳトランジスタＭ５２のドレーン電流I52とＰＭＯＳトランジスタＭ５５のドレーン電流I55は等しい、即ち、I52＝I55であり、前述したように、
I52 ＝ ΔVbe/R51 ＝ (1/R51) × (kT/q) × ln(N)
であった。このとき、Vref＝I55×R52であることから、基準電圧発生回路４３の出力電圧Vrefは次式で与えられる。
Vref ＝ (R52/R51) × (kT/q) × ln(N)
前式は絶対温度Tに比例する出力電圧を与え、室温における温度係数は約+0.33%/Vである。
【０１４４】
同様に、図２０中に記載したVref0電位について考えると、
Vref0 ＝ I51×R50 ＋ Vbe51 ＝ (R50/R51) × (kT/q) × ln(N) + Vbe51
である。上式の第１項は絶対温度に対して正の温度係数を示し、上式の第２項であるバイポーラトランジスタのベース・エミッタ間電圧の温度依存性は約−2.2mV/℃と負の依存性を持つ。この結果、上式の抵抗R50、R51の比を適切に設定することでVref0電位の温度依存性を略ゼロに設定することも可能となる。
【０１４５】
図２１は図２０に示した基準電圧発生回路の特性を示すシミュレーション結果を示すもので、図２１（ａ）は出力電圧Ｖｒｅｆの電源電圧依存性を示すグラフであり、横軸は電源電圧ＶＤＤを示し、縦軸は出力電圧Ｖｒｅｆを示している。図２１からわかるように、ＶＤＤ＞２Ｖの領域で出力電圧Ｖｒｅｆが確立しており、従来構成の場合には電源電圧の上昇とともに出力電圧が増加する特性となっていたのに対し、実施例５の場合には電源電圧ＶＤＤ変動に対して出力電圧Ｖｒｅｆは一定値に保たれている。
【０１４６】
図２１（ｂ）は図２１（ａ）に対応させて描いたグラフであって、出力電圧ＶｒｅｆのＶＤＤ電圧依存性を
1/Vref ×（ΔVref/ΔVDD）× 100    [%/V]
として定義している。図２１（ｂ）を参照して明らかなように、従来構成の場合においては、出力電圧Ｖｒｅｆは電源電圧５Ｖ付近で約２％／Ｖもの電源電圧依存性を有していたのに対し、実施例５の回路においては、出力電圧Ｖｒｅｆの電源電圧依存性は０．１％／Ｖ以下と、殆どゼロにまで低減されており、電源電圧が変動したとしても出力電圧Ｖｒｅｆの変動は殆どない。このように、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも、出力電圧Ｖｒｅｆが変化することが無くなり、ＬＥＤ駆動電流の変化をきたさない。
【０１４７】
以上詳細に説明したように、実施例５の基準電圧発生回路４３においては，その出力電圧Ｖｒｅｆは電源電圧５Ｖ付近で０．１％／Ｖ以下と、殆どゼロにまで低減されており、電源電圧が変動したとしても出力電圧Ｖｒｅｆの変動は殆どない。したがって、ＬＥＤ駆動に伴い駆動ＩＣに供給される電源電圧が降下した場合でも出力電圧Ｖｒｅｆの変化は無く、ＬＥＤ駆動電流も変化しない。この結果、プリンタでの印刷濃度が変動するといった問題は発生しなくなる。
【産業上の利用可能性】
【０１４８】
以上述べたように、本発明の実施例１乃至実施例５では、駆動回路として光源にＬＥＤを用いた電子写真プリンタにおけるＬＥＤヘッドへ適用する場合について説明したが、同様の方法で、光源に有機ＥＬ素子を用いた有機ＥＬヘッドへ適用することも可能であり、さらには、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にも適用することが出来る。
【図面の簡単な説明】
【０１４９】
【図１】本発明に係る電子写真プリンタを示すブロック図である。
【図２】電子写真プリンタの動作を示すタイムチャートである。
【図３】ＬＥＤヘッドの構造を示す図である。
【図４】ＬＥＤヘッドの構成を簡略化して示す回路図である。
【図５】ドライバＩＣのＬＥＤ駆動要部を示す回路図である。
【図６】実施例１における基準電圧発生回路の構成を示す回路図である。
【図７】実施例１の動作を説明する回路図である。
【図８】実施例１における出力電圧の電源電圧依存性を示すグラフである。
【図９】実施例２における基準電圧発生回路の構成を示す回路図である。
【図１０】実施例２の動作を説明する回路図である。
【図１１】実施例２における出力電圧の電源電圧依存性を示すグラフである。
【図１２】実施例３における基準電圧発生回路の構成を示す回路図である。
【図１３】実施例３の動作を説明する回路図である。
【図１４】実施例３における出力電圧の電源電圧依存性を示すグラフである。
【図１５】実施例４における基準電圧発生回路の構成を示す回路図である。
【図１６】実施例４の動作を説明する回路図である。
【図１７】実施例４における出力電圧の電源電圧依存性を示すグラフである。
【図１８】実施例４の特性を示すシミュレーション結果を示すグラフである。
【図１９】実施例５における基準電圧発生回路の構成を示す回路図である。
【図２０】実施例５の動作を説明する回路図である。
【図２１】実施例５における出力電圧の電源電圧依存性を示すグラフである。
【図２２】ＬＥＤヘッドの駆動回路を示す回路図である。
【図２３】特許文献１に開示される基準電圧発生回路を示す回路図である。
【図２４】特許文献１の基準電圧発生回路における出力電圧の電源電圧依存性を示すグラフである。
【図２５】他の従来例の基準電圧発生回路を示す回路図である。
【図２６】図２５に示した基準電圧発生回路の特性を示すグラフである。
【図２７】図２５に示した基準電圧発生回路３８の特性を示すグラフである。
【符号の説明】
【０１５０】
１９  ＬＥＤヘッド
３９、４０、４１、４２、４３  基準電圧発生回路
Ｍ１１〜Ｍ１５、Ｍ２１〜Ｍ２５、Ｍ３１〜Ｍ３５、Ｍ４１〜Ｍ４３、Ｍ５１〜Ｍ５５  ＰＭＯＳトランジスタ
Ｑ１１〜Ｑ１４、Ｑ２１〜Ｑ２３、Ｑ３１、Ｑ３２、Ｑ４１、Ｑ４２、Ｑ５１〜Ｑ５４  バイポーラトランジスタ
７１、７２、８１、８２、９１、９２、１０１、１０２、１１１、１１２  抵抗
Ｍ２６、Ｍ３６、Ｍ３７  ＮＭＯＳトランジスタ
１０３  演算増幅器
ＬＤ１、ＬＤ２、・・・、ＬＤ４９９２  ＬＥＤ素子
Ｖｒｅｆ  基準電圧
【図１】
0004340308.tif 000002
【図２】
0004340308.tif 000003
【図３】
0004340308.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004340308.tif 000008
【図８】
0004340308.tif 000009
【図９】
0004340308.tif 000010
【図１０】
0004340308.tif 000011
【図１１】
0004340308.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0004340308.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
0004340308.tif 000026
【図２６】
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【図２７】
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