(57)【特許請求の範囲】
【請求項１】
演算増幅器のオフセット補償方法であって、
オフセット電圧を有する演算増幅器に、コモンモード回路、スイッチ回路、比較器、デジタル回路、補償回路を追加し、
前記演算増幅器に入力すべき一組のダブルエンド入力信号を、前記スイッチ回路を介して前記コモンモード回路に入力し、該コモンモード回路で前記ダブルエンド入力信号の平均信号を生成し、該生成した平均信号を前記スイッチ回路を介して前記演算増幅器に入力し、
前記比較器が前記演算増幅器のオフセット電圧が入力されることで該オフセット電圧に応じた信号を出力して前記デジタル回路を動作させ、該デジタル回路は、一定時間毎に変化する複数ビットのデジタル信号を前記補償回路に出力し、
前記補償回路は、前記デジタル回路から入力されるデジタル信号に応じて予め定められた補償電流を前記演算増幅器に入力し、
前記デジタル回路は、前記補償電流により前記演算増幅器のオフセット電圧が補償された際に前記比較器が出力する信号が０となったことを検出すると、前記補償回路に出力するデジタル信号を固定し、
前記ダブルエンド入力信号を、前記スイッチ回路を介して前記演算増幅器に直接入力する
ことを特徴とする方法。
【請求項２】
前記デジタル回路は、発振回路、計数器、ラッチ、検出回路を有し、
前記発振回路が前記比較器の出力に応じて発振し、該発振を前記計数器が計数し、該計数結果に応じて前記ラッチが複数ビットのデジタル信号を生成し、
前記検出回路は、前記比較器が出力する信号が０となったことを検出すると、前記ラッチが生成するデジタル信号を固定し、前記ダブルエンド入力信号を前記スイッチ回路を介して前記演算増幅器に直接入力させる
ことを特徴とする請求項１に記載の方法。
【請求項３】
前記補償回路は、並列された多組のＭＯＳ回路を有し、該ＭＯＳ回路の一端が前記演算増幅器と接続され、
前記デジタル回路が出力する複数ビットのデジタル信号は、それぞれ、前記ＭＯＳ回路の各ゲートに入力され、該ＭＯＳ回路が該デジタル信号に応じた補償電流を出力する
ことを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器（operational amplifier）の改良に関するものである。
【背景技術】
【０００２】
図１は、演算増幅器のオフセット現象を示す図である。ゼロ電圧に対称な信号Voは、演算増幅器１に入力された後、理想的な出力は、ゼロ電圧に対称な信号AmpVo（図１の右上で示される）で、“Amp”は、演算増幅器１の増幅定数（amplification factor）を示す。しかし、演算増幅器１は、設計上、或いは、生産上の欠陥により、通常の出力は、AmpVo＋Voffset（図１の右下方で示される）で、Voffsetは、演算増幅器１のオフセット電圧（offset  voltage）である。
【０００３】
オフセット電圧Voffsetは、時に、正値、時に、負値であり、よって、演算増幅器１後方の回路に対し、予測できない影響を生じ、これが、オフセット電圧Voffsetがもたらす欠陥である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、演算増幅器のオフセット補償方法を提供することを目的とし、演算増幅器に、コモンモード回路、スイッチ回路、比較器、デジタル回路、及び、補償回路、を加える。
【課題を解決するための手段】
【０００５】
演算増幅器の一組のダブルエンド入力信号は、まず、コモン回路とスイッチ回路に入力され、コモン回路により平均信号を生成し、スイッチ回路により、演算増幅器に入力される。
【０００６】
演算増幅器の出力は、シングルエンドのオフセット電圧を生成し、電圧差を比較器に入力して、初期出力を生成し、デジタル回路を触発する。
【０００７】
デジタル回路は、時間に基づいて、一組のデジタル信号を生成し、補償回路に、相応の補償電流を生成させる。
【０００８】
補償回路の補償電流は、演算増幅器に提供され、演算増幅器のシングルオフセットの電圧差を補償して、ゼロに接近する。
【０００９】
演算増幅器のシングルオフセットの電圧差がゼロになる時、比較器の出力が変更状態で、デジタル回路により検出され、よって、デジタル回路は、一組のデジタル信号を固定し、スイッチ回路に、コモンモード回路の平均信号をブロックするよう指示し、該組のダブルエンド信号が、演算増幅器に直接入力される。
【発明の効果】
【００１０】
本発明の方法により、公知のオフセット電圧がもたらす問題が改善されるという利点がある。
【発明を実施するための最良の形態】
【００１１】
図２は、演算増幅器１の回路図で、第一作動増幅器（differential amplifier）と第二作動増幅器とからなり、第一増幅器は、MOSトランジスタｍ１とｍ２からなり、第二増幅器は、MOSトランジスタｍ３、ｍ４、ｍ５、ｍ６、ｍ７、ｍ８からなる。入力信号Vin、Vipは、それぞれ、ａ、ｂ両点に入力され、出力信号は、ｃ、ｄ両点から出力される。好ましい情況下で、MOSトランジスタｍ１とｍ２を流れる電流は、それぞれ、１／２Is（Is＝I１、I２、I３）で、且つ、MOSトランジスタｍ３、ｍ４、ｍ５、ｍ６、ｍ７、ｍ８を流れる電流も、１／２Isで、この情況下で、出力端ｃ、ｄ間のオフセット電圧Voffsetはゼロである。
【００１２】
図３は、演算増幅器１がオフセット電圧Voffsetを有する回路図である。MOSトランジスタｍ１とｍ２を流れる電流は不均衡で、ｍ１の電流は、１／２Is＋ΔI、ｍ２の電流は１／２Is−ΔIである。よって、MOSトランジスタｍ３、ｍ４、ｍ５、ｍ６、ｍ７、ｍ８を流れる電流も不均衡で、ｍ３、ｍ４、ｍ５の電流は、１／２Is−Δ１、ｍ６、ｍ７、ｍ８の電流は、１／２Is＋ΔIである。このような情況下で、出力端ｃ、ｄ間に、オフセット電圧Voffsetが生じる。
【００１３】
図４は、本発明による演算増幅器１に対し補償回路を加える原理を示す図である。A点に、電流源I４を接続し、その電流の大きさは、２ΔIで、この電流源I４は、MOSトランジスタｍ３、ｍ４、ｍ５の電流に対し増幅作用があり、MOSトランジスタｍ３、ｍ４、ｍ５の電流は、図で示されるように、１／２Is−ΔIから、１／２Is＋ΔIになり、よって、MOSトランジスタｍ６、ｍ７、ｍ８の電流１／２Is＋ΔIと相同になり、この種の情況下で、出力端ｃ、ｄ間に、オフセット電圧Voffsetが生じない。
【００１４】
図５は、本発明による演算増幅器１に対するシングルエンドオフセット補償回路を示す図で、演算増幅器１、コモンモード回路２、スイッチ回路３、比較器４、デジタル回路５、及び、補償回路６、からなる。
【００１５】
入力信号Vin、Vipは、公知上、直接、演算増幅器１に入力されるが、本発明では、入力信号Vin、Vipは、まず、コモンモード回路２、及び、スイッチ回路３に入力される。入力信号Vin、Vipが、コモンモード回路２に入力された後、生成される出力信号は（Vin＋Vip）／２となり、D点からスイッチ回路３に送られ、その後、スイッチ回路３から、演算増幅器１に送られる。スイッチ回路３は、この時、受信する入力信号Vin、Vipを阻止する。
【００１６】
演算増幅器１は、意図的に、シングルエンドオフセット回路に設計され、例えば、図４中のI２とI３の電流は、故意に、異なるように設計される。これは、MOS回路のMOS尺寸を異なるようにすれば達成される。演算増幅器１を、意図的に、シングルエンドオフセット回路に設計した後、その出力端ｃ、dの間に、明らかなシングルエンドオフセット電圧が生成される。この電圧差を、比較器４に送った後、出力信号を生成し、B点により、デジタル回路５を触発し、一組のデジタル信号を生成して、補償回路６を駆動する。
【００１７】
補償回路６の作用は、図４の電流源I４の作用で、演算増幅器１のA点と連接される。補償回路６の電流が徐々に増加する時、演算増幅器１のオフセット電圧Voffsetに対し、補償作用を生成し、これにより、演算増幅器１の出力点ｃ、ｄ間の電圧差が、だんだん小さくなる。
【００１８】
一旦、ｃ、ｄ間の電圧差が変わると、比較器４の出力信号は変更状態になり、この情況変化は、デジタル回路５により検出されて、デジタル回路５の一組のデジタル信号を一定に維持する。同時に、Ｃ点により、スイッチ回路３を制御して、コモンモード回路２の出力信号（Vin＋Vip）／２をブロックし、入力信号Vin、Vipを、直接、演算増幅器１に送る。この時、演算増幅器１は、既に、補償回路６により安定補償されているので、演算増幅器１は、オフセット電圧Voffsetがない。
【００１９】
注意すべきことは、演算増幅器１は、フィードバック回路がないので、閉回路ではなく、開回路であることである。
【００２０】
図６は、本発明のコモンモード回路２を示す図で、対称式のMOS回路である。入力信号VinとVipは、それぞれ、左右両端から入力された後、D点で、VEQ信号を生成し、VEQ＝（Vin＋Vip）／２である。この平均信号VEQは、スイッチ回路３により、演算増幅器１に送られる。演算増幅器１が非常に理想的である場合、オフセット電圧Voffsetがない。しかし、本発明は、意図的に、シングルエンドオフセット回路に設計しているので、VEQ信号は、演算増幅器１に、明らかなシングルエンドオフセット電圧Voffsetを生成させる。
【００２１】
図７は、本発明のデジタル回路５を示す図である。デジタル回路５は、発振回路５１、計数器５２、ラッチ５３、検出回路５４等からなる。比較器４の初期出力は、B点により発振回路５１を触発して発振させ、計数器５２が、発振時間を計算する。時間が経つにつれて、ラッチ５３の出力ｅ、ｆ、ｇ、ｈ、ｉ、ｊ、ｋ、ｌ、ｍは、順に、一定のデジタル信号を生成し、補償回路６を駆動する。比較器４の出力が変更状態である時、検出回路５４により検出されて、信号が送られ、ラッチ５３の出力状態をロックし、スイッチ回路３に、コモンモード回路２の出力信号（Vin＋Vip）／２をブロックさせ、入力信号VinとVipは、演算増幅器１に、直接入力される。
【００２２】
図８は、本発明の補償回路を示す図で、図で示されるように、補償回路６は９組のダブルMOSトランジスタで、並列に排列されている。一端は、A点により、演算増幅器１と連接されている。ラッチ５３の出力ｅ、ｆ、ｇ、ｈ、ｉ、ｊ、ｋ、ｌ、ｍは、それぞれ、上面の９個のMOSトランジスタのゲートに入力されて、MOSトランジスタを触発して導通させる。下の９個のMOSトランジスタのゲートはもう一つに接続されて、安定したバイアス電圧により制御される。一旦、上面のMOSトランジスタが導通すると、下のMOSトランジスタは、自然に、電流が流通する。ラッチ５３の出力ｅ、ｆ、ｇ、ｈ、ｉ、ｊ、ｋ、ｌ、ｍは、順に、一定のデジタル信号を生成し、上面のMOSトランジスタを導通させる。並列のMOSトランジスタが生成する電流が充分である時、演算増幅器１は補償されて、オフセット電圧Voffsetを消去する。
【００２３】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００２４】
【図１】演算増幅器のオフセット現象を示した説明図である。
【図２】演算増幅器の回路図である。
【図３】オフセット電圧を有する演算増幅器を示す図である。
【図４】本発明による演算増幅器に対し補償回路を加える原理図である。
【図５】本発明による演算増幅器に対するシングルエンドオフセット補償回路を示す図である。
【図６】本発明のコモンモード回路を示す図である。
【図７】本発明のデジタル回路を示す図である。
【図８】本発明の補償回路を示す図である。
【符号の説明】
【００２５】
１    演算増幅器
２    コモンモード回路
３    スイッチ回路
４    比較器
５    デジタル回路
６    補償回路
５１    発振回路
５２    計数器
５３    ラッチ
５４    検出回路
【図１】
0004310298.tif 000002
【図２】
0004310298.tif 000003
【図３】
0004310298.tif 000004
【図４】
0004310298.tif 000005
【図５】
0004310298.tif 000006
【図６】
0004310298.tif 000007
【図７】
0004310298.tif 000008
【図８】
0004310298.tif 000009