(57)【特許請求の範囲】
【請求項１】
下地の上に第１導電層を堆積する工程と、
前記第１導電層の上面に絶縁層を堆積する工程と、
前記絶縁層の上面にストッパ層を堆積する工程と、
前記ストッパ層および絶縁層の容量領域に、前記第１導電層の上面が露出するような深さの孔を形成する工程と、
前記ストッパ層および絶縁層の孔に強誘電体層を埋め込む工程と、
前記強誘電体層の上部を研磨し、該強誘電体層の上面の高さを前記ストッパ層の上面の高さに一致させる工程と、
前記ストッパ層および強誘電体層の上面に第２導電層を堆積する工程と、
前記第２導電層の上面の前記容量領域を含む位置に所定パタンのマスクを形成する工程と、
前記マスクのパタンを前記第２導電層、ストッパ層、絶縁層および第１導電層に転写する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の半導体記憶装置の製造方法において、
前記ストッパ層および第２導電層を同じ材料で形成すること
を特徴とする半導体記憶装置の製造方法。
【請求項３】
請求項２に記載の半導体記憶装置の製造方法において、
前記ストッパ層を、Ｉｒ層、ＩｒＯ２層、Ｐｔ層、Ｒｕ層、ＲｕＯ２層、Ｌａ０．５Ｓｒ０．５ＣｏＯ３層、ＳｒＲｕＯ３層およびＹＢａ２Ｃｕ３Ｏｘ（ｘは正の整数）層の中から選ばれたいずれか１つの層の単層薄膜、あるいは、これらから任意に選択した複数の層の積層薄膜で構成してあること
を特徴とする半導体記憶装置の製造方法。
【請求項４】
請求項１に記載の半導体記憶装置の製造方法において、
前記強誘電体層の上部を研磨する工程を、化学的機械研磨法により行うこと
を特徴とする半導体記憶装置の製造方法。
【請求項５】
請求項１に記載の半導体記憶装置の製造方法において、
前記孔の深さに対する該孔の口径の比を１以上にすること
を特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、容量素子を有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
文献「Proceedings of Symp.VLSI Tech.,1998,pp.126-127」には、１Ｔ−１Ｃ（single-transistor/single-capacitor）型の強誘電体メモリが開示されている。この例では、０．５μｍのルールにより４．５μｍ2 のセルサイズを実現している。セル構造はスタック型であり、セルの配置が工夫されている。強誘電体キャパシタは、Ｐｔ（５０ｎｍ）／ＰＺＴ（１５０ｎｍ）／Ｐｔ（２００ｎｍ）／ＴｉＮ（５０ｎｍ）の積層構造であり、パタン側壁に残渣が残らないようなドライエッチングにより加工されている。このドライエッチングによれば、パタン側壁が基板上面に対して大きく傾いた形状のキャパシタが形成される。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来構造では、パタン側壁が基板に対して傾いているため、集積度を上げにくい。
【０００４】
また、素子が微細になるにつれ、素子の形状は強誘電体膜のパタンエッジに大きく影響されるようになる。しかし、強誘電体材料の加工には、通常、ドライエッチングもしくはミリングが用いられており、これらの手法ではパタンエッジにダメージが入りやすい。
【０００５】
従って、従来より、パタン側壁が基板上面に対して垂直な構造であることにより、容量素子の占有面積が減少し、集積度の向上が期待できる半導体記憶装置の出現と、強誘電体材料のパタンエッジにダメージが入りにくい製造方法の出現とが望まれていた。
【００１３】
【課題を解決するための手段】
この発明の半導体記憶装置の製造方法によれば、下地の上に第１導電層を堆積する工程と、第１導電層の上面に絶縁層を堆積する工程と、絶縁層の上面にストッパ層を堆積する工程と、ストッパ層および絶縁層の容量領域に、第１導電層の上面が露出するような深さの孔を形成する工程と、ストッパ層および絶縁層の孔に強誘電体層を埋め込む工程と、強誘電体層の上部を研磨し、この強誘電体層の上面の高さをストッパ層の上面の高さに一致させる工程と、ストッパ層および強誘電体層の上面に第２導電層を堆積する工程と、第２導電層の上面の容量領域を含む位置に所定パタンのマスクを形成する工程と、マスクのパタンを第２導電層、ストッパ層、絶縁層および第１導電層に転写する工程とを含むことを特徴とする。
【００１４】
このように、ストッパ層および絶縁層に開けた孔に強誘電体層を埋め込むので、孔の形状で強誘電体層のパタンエッジ形状が決まる。従って、エッチングによるパタン加工を行う必要がないため、強誘電体層にダメージが入らない。
【００１５】
また、側壁となる絶縁層の側面は、通常の加工技術により、下地上面に対して垂直に形成することが容易である。従って、占有面積が減少し、集積度が向上する。
【００１６】
さらに、マスクのパタンを第２導電層、絶縁層および第１導電層に転写させてゆけばよいため、加工工程が簡略化される。
【００１７】
また、絶縁層の上にストッパ層を設けてあるため、強誘電体層の過剰研磨の心配がない。
【００１８】
この発明の半導体記憶装置の製造方法において、好ましくは、ストッパ層および第２導電層を同じ材料で形成すると良い。
【００１９】
残存した第２導電層とストッパ層とで、容量素子の上部電極が構成されるため、上部電極の面積を大きくすることができる。
【００２０】
また、ストッパ層の材料は、化学的機械研磨法により強誘電体層の加工を行う際に、研磨レートが遅く、強誘電体材料と反応しにくいものを選ぶのが良い。例えば、ストッパ層を、Ｉｒ層、ＩｒＯ2 層、Ｐｔ層、Ｒｕ層、ＲｕＯ2 層、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 層、ＳｒＲｕＯ3 層およびＹＢａ2 Ｃｕ3 Ｏx （ｘは正の整数）層の中から選ばれたいずれか１つの層の単層薄膜、あるいは、これらから任意に選択した複数の層の積層薄膜で構成してあるのが好適である。また、第１および第２導電層には、ストッパ層と同じ材料を使用しても良い。
【００２１】
この発明の半導体記憶装置の製造方法において、好ましくは、強誘電体層の上部を研磨する工程を、化学的機械研磨法により行うと良い。
【００２２】
また、この発明の半導体記憶装置の製造方法において、好ましくは、孔の深さに対するこの孔の口径の比を１以上にすると良い。
【００２３】
このようにすれば、孔に強誘電体材料を埋め込みやすい。
【００２４】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態につき説明する。尚、図は、この発明が理解できる程度に形状、大きさおよび配置関係を概略的に示しているに過ぎない。また、以下に記載される数値等の条件や材料は単なる一例に過ぎない。従って、この発明は、この実施の形態に何ら限定されることがない。
【００２５】
〔第１の参考例〕
先ず、第１の参考例の半導体記憶装置の構成につき説明する。図１は、第１の参考例の半導体記憶装置の要部構成を示す断面図である。この半導体記憶装置は、強誘電体の特性を利用する容量素子１０を具えている。容量素子１０は、下地１２の上面１２ａに設けられている。下地１２上には層間絶縁膜１４が堆積しており、この層間絶縁膜１４により容量素子１０が被覆されている。この層間絶縁膜１４の上に配線１６が形成されていて、所要の電気配線が実現されている。この配線１６を保護するため、表面保護層１８が層間絶縁膜１４上に積層されている。
【００２６】
下地１２は、主として、Ｓｉ基板２０、ｐ- 導電型のＳｉ層（以下、ｐ- −Ｓｉ層と称する。）２２および層間絶縁膜２４により構成されている。ｐ- −Ｓｉ層２２は、Ｓｉ基板２０の上部に作り込まれている。また、このｐ- −Ｓｉ層２２の上面の所定領域を酸化させて、ＳｉＯ2 による素子分離用酸化膜２６を形成してある。素子分離用酸化膜２６により区画された個々の領域において、ｐ- −Ｓｉ層２２の上面に互いに分離されたｎ+ 導電型のＳｉ層（以下、ｎ+ −Ｓｉ層と称する。）２８および３０が形成される。これらｎ+ −Ｓｉ層２８および３０を橋絡するように、ｐ- −Ｓｉ層２２の上面にＳｉＯ2 膜を介してゲート電極３２を形成してある。ゲート電極３２の材料としては、例えば、ポリシリコンが用いられる。
【００２７】
上述したｎ+ −Ｓｉ層２８および３０は、それぞれ、トランジスタのドレイン電極およびソース電極として機能する。このように、制御電極としてのゲート電極３２と、主電極としてのｎ+ −Ｓｉ層２８および３０を有するＭＯＳトランジスタが、Ｓｉ基板２０上に形成されている。このＭＯＳトランジスタは、いわゆる選択トランジスタとして機能する。
【００２８】
また、この選択トランジスタは、ＳｉＯ2 を材料とする層間絶縁膜２４により被覆されている。この層間絶縁膜２４の所定位置にスルーホールが形成されており、このホール内に適当な導電体材料が埋め込まれ、選択トランジスタと上部との電気的配線を実現するための配線３４を形成している。
【００２９】
このように、この第１の参考例の容量素子１０は、上述した選択トランジスタのような制御素子と共に使用されることを前提としている。この容量素子１０は、スタック構造と呼ばれる構造を取っている。
【００３０】
容量素子１０は、下地１２の上に下部電極３６、強誘電体膜３８および上部電極４０をこの順に積層させたものである。下部電極３６は、下地１２の上面１２ａまで延在した配線３４の上に接触させて設けてあり、選択トランジスタとの電気的結合が実現されている。この例では、下部電極３６の材料にＩｒＯ2 を用いている。強誘電体膜３８の材料はＳｒＢｉ2 Ｔａ2 Ｏ9 （以下、ＳＢＴと略称する。）である。上部電極４０としては、ＩｒＯ2 層４２の上面にＴｉＮ層４４が積層した二層構造を採用している。
【００３１】
そして、下部電極３６の側面（パタンエッジ）３６ａおよび上部電極４０の側面（パタンエッジ）４０ａ（すなわち、ＩｒＯ2 層４２およびＴｉＮ層４４の側面（パタンエッジ））が、強誘電体膜３８の側面（パタンエッジ）３８ａより外側に位置している。すなわち、下地１２の上面１２ａに対して平行な方向のサイズは、下部電極３６および上部電極４０に比べて、強誘電体膜３８の方が小さい。従って、各膜のパタンを、各膜の積層方向に垂直な面上へと投影したとき、強誘電体膜３８のパタンが、下部電極３６および上部電極４０のパタン内に含まれる。尚、下部電極３６および上部電極４０のパタンは互いに同じである。
【００３２】
そして、強誘電体膜３８の側面３８ａが、下地１２の上面１２ａに対して実質的に垂直な側面４６ａを有する、絶縁層の部分５２ｂ及びストッパ層の部分６８ｂからなる側壁４６により被覆されている。従って、側壁４６は、強誘電体膜３８の側面３８ａ、強誘電体膜３８のパタンからはみ出た部分の上部電極４０の下面、および強誘電体膜３８のパタンからはみ出た部分の下部電極３６の上面にそれぞれ接触した状態で設けられている。側壁４６としては、ＳｉＯ２膜、ＳｉＮ膜またはＳｉＯＮ膜といった絶縁膜が用いられる。
【００３３】
さらに、側壁４６の側面（パタンエッジ）４６ａと下部電極３６の側面３６ａおよび上部電極４０の側面４０ａとが実質的に同じ位置にある。従って、強誘電体膜３８および側壁４６からなるパタンは、上部電極４０および下部電極３６のパタンと合同である。これらのパタンを互いに重ねた状態にしてあるため、容量素子１０の側面は下地１２の上面１２ａに対して実質的に垂直となる。従って、容量素子１０の占有面積が減少し、集積度の向上が期待できる。
【００３４】
また、上部電極４０および下部電極３６の面積が強誘電体膜３８の面積より大きいため、強誘電体膜３８に印加される電界が均一になりやすいという利点もある。
【００３５】
以上説明した容量素子１０の構造は、層間絶縁膜１４により被覆されている。この層間絶縁膜１４の上部電極４０上方にスルーホールが形成されており、このホール内に適当な導電性材料が埋め込まれて配線４８が形成されている。この配線４８により、上部電極４０と配線１６との電気的結合が実現されている。
【００３６】
このように、容量素子１０は、下地１２中に作り込まれたＭＯＳトランジスタのソースもしくはドレインに直列に接続され、記憶素子として使用される。強誘電体材料は双安定な結晶構造に起因する自発分極を有しており、この自発分極を外部から電気的に制御することで記憶素子として機能させることができる。
【００３７】
〔第２の参考例〕
次に、この発明の製造方法の第２の参考例を、図２、図３および図４を参照して説明する。図２、図３および図４は、第２の参考例の製造工程を示す断面図である。尚、図２、図３および図４では、下地１２の構成を省略して示してある。
【００３８】
先ず、下地１２の上に第１導電層５０を堆積する（図２（Ａ））。第１導電層５０は、後に整形されて上述の下部電極３６に相当するものとなる。第１導電層５０を形成するには、スパッタリング法により０．１μｍの厚さのＩｒＯ2 層を成膜する。
【００３９】
次に、第１導電層５０の上面に絶縁層５２を堆積する（図２（Ｂ））。このため、０．２μｍの厚さの絶縁膜（ＳｉＯ2 膜、ＳｉＮ膜あるいはＳｉＯＮ膜）をＣＶＤ法により成膜する。
【００４０】
続いて、絶縁層５２の容量領域５４に、第１導電層５０の上面が露出するような深さの孔５６を形成する（図２（Ｃ））。このため、既知のホトリソグラフィ法およびドライエッチング法により、絶縁層５２に穴加工を施し、部分的に第１導電層５０を露出させる。容量領域５４は、下地１２中に形成されている所定の配線３４を含む位置に画成される。孔５６の内壁面は、下地１２の上面に対して実質的に垂直となる。尚、孔５６を形成した絶縁層を、符号５２ａで表すことにする。
【００４１】
次に、絶縁層５２ａの孔５６に強誘電体層５８を埋め込む（図３（Ａ））。強誘電体材料としてはＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）を用いている。このＳＢＴは、ゾルゲル（Sol-Gel ）法等により絶縁層５２ａ上に塗布され、孔５６の内部がＳＢＴで十分に満たされるようにする。従って、孔５６を形成する際に、この孔５６の深さに対する孔５６の口径（直径）の比を１以上にしておくことが重要である。ゾルゲル法により成膜されたＳＢＴ膜（強誘電体層５８）には、仮焼成として、酸素中で例えば、４５０℃の温度で１時間の熱処理を施す。孔５６の内壁面が下地１２の上面に対して垂直であるため、強誘電体層５８のパタンエッジも下地１２の上面に対して垂直となる。
【００４２】
次に、強誘電体層５８の上部を研磨し、強誘電体層５８の上面の高さを絶縁層５２ａの上面の高さに一致させる（図３（Ｂ））。前の工程が終了した状態では、絶縁層５２ａの上面に強誘電体層５８が堆積しているため、この余分な強誘電体層５８の部分を化学的機械研磨法（ＣＭＰ：chemical mechanical polishing ）により除去する。ＣＭＰにより、絶縁層５２ａの上面が露出するまで研磨を行うと、孔５６に残存した強誘電体層５８ａの上面の高さと絶縁層５２ａの上面の高さとが一致する。
【００４３】
このＣＭＰによる加工方法は、ＬＳＩの配線工程で使用されているダマシンプロセスを応用したものである。ＣＭＰの一例としては、スラリーとしてシリカ微粒子を含むアンモニアベースのものを使用して行う。
【００４４】
その後、ＳＢＴ膜（強誘電体層５８ａ）の本焼成として、酸素中で例えば、７５０℃の温度で１時間の熱処理を施す。
【００４５】
次に、絶縁層５２ａおよび強誘電体層５８ａの上面に第２導電層を堆積する（図３（Ｃ））。第２導電層として、ＩｒＯ2 層６０およびＴｉＮ層６２を、この順序でスパッタリング法により成膜する。ＩｒＯ2 層６０の膜厚は０．１μｍとする。ＴｉＮ層６２は、後の工程でエッチングマスクとして使用されるため、その膜厚をエッチング条件から決定する。この例では０．２μｍの厚さに設定してある。
【００４６】
次に、第２導電層の上面の容量領域５４を含む位置に所定パタンのマスク６４を形成する（図４（Ｂ））。このため、ＳｉＯ2 膜、ＳｉＮ膜あるいはＳｉＯＮ膜からなる絶縁膜６６をＴｉＮ層６２の上面に成膜する（図４（Ａ））。絶縁膜６６の成膜はＣＶＤ法により行い、０．５μｍの厚さに形成する。そして、既知のホトリソグラフィ法およびドライエッチング法により、絶縁膜６６のパターニングを行ってマスク６４を形成する（図４（Ｂ））。マスク６４のパタンを下層側に投影したとき、その投影パタン内に強誘電体層５８ａが含まれるようにする。
【００４７】
そして、マスク６４のパタンを第２導電層（ＩｒＯ2 層６０、ＴｉＮ層６２）、絶縁層５２ａおよび第１導電層５０に転写する（図４（Ｃ））。このため、先ず、マスク６４を用いて第２導電層のエッチング加工を行う。ここでは、Ｃｌ2 およびＯ2 の混合ガスを使用したドライエッチング法を用いる。これにより、ＩｒＯ2 層６０ａおよびＴｉＮ層６２ａを加工し、これら積層構造をもって上述の上部電極とする。
【００４８】
続いて、この上部電極をエッチングマスクに使用して、Ｆ系ガスを用いたドライエッチング法により絶縁層５２ａを加工する。加工された絶縁層５２ｂのパタンエッジ（側面）は、下地１２の上面に対して実質的に垂直となる。この絶縁層５２ｂが強誘電体層５８ａの側壁として機能する。
【００４９】
次に、上部電極をエッチングマスクに使用して、Ｃｌ2 およびＯ2 の混合ガスを用いたドライエッチング法により第１導電層５０を加工する。加工された第１導電層５０ａは下部電極として機能する。下部電極を加工後、上部電極のＴｉＮ層６２ａは残しても良いし、アンモニア過水によるウエットエッチングにより除去しても良い。
【００５０】
尚、ゾルゲル法等で形成したＳＢＴ膜には、通常、仮焼成と呼ばれる低温処理と、本焼成と呼ばれる高温処理とを施して、強誘電特性を誘起させる。この実施の形態では、仮焼成はゾルゲル法等でＳＢＴを塗布した直後に行い、本焼成はＣＭＰによる研磨後に行っている。しかし、仮焼成に引き続き連続して本焼成を行っても良い。
【００５１】
以上説明したように、この第２の参考例の製造方法によれば、絶縁層５２ａに形成した孔５６の形状で強誘電体層５８ａのパタンエッジの形状が決まる。この孔５６の内壁面は、既知の加工技術により基板に対して垂直に加工することが容易である。従って、強誘電体層５８ａのパタンエッジも基板に対して垂直にすることができる。また、絶縁層５２ｂのパタンエッジも、既知の加工技術により基板に対して垂直に加工することが容易である。従って、容量素子の占有面積が減少し、微細化が可能になる。
【００５２】
さらに、この第２の参考例の製造方法では、ドライエッチングもしくはミリング等による強誘電体材料の加工が不要であるから、パタンエッジにダメージが入らない。従って、容量素子の微細化が可能になる。
【００５３】
〔第１の実施の形態〕
次に、第１の実施の形態では、この発明の半導体記憶装置の製造方法につき、図５、図６および図７を参照して説明する。図５、図６および図７は、第１の実施の形態の製造工程を示す断面図である。第１の実施の形態の製造方法により作成される半導体記憶装置の構造は、第１の参考例で説明した半導体記憶装置の構成となる。尚、図１〜図４で示した構成成分と同じものには、同じ符号を付して説明することにする。また、図５、図６および図７では、下地１２の構成を省略して示してある。
【００５４】
先ず、下地１２の上に第１導電層５０を堆積する（図５（Ａ））。第１導電層５０は、後に整形されて下部電極に相当するものとなる。この第１導電層５０を形成するには、スパッタリング法により０．１μｍの厚さのＩｒＯ2 層を成膜する。
【００５５】
次に、第１導電層５０の上面に絶縁層５２を堆積する（図５（Ｂ））。このため、０．２μｍの厚さの絶縁膜（ＳｉＯ2 膜、ＳｉＮ膜あるいはＳｉＯＮ膜）をＣＶＤ法により成膜する。
【００５６】
次に、絶縁層５２の上面にストッパ層６８を堆積する（図５（Ｂ））。このため、０．０５μｍの厚さのＩｒＯ2 層をスパッタリング法により成膜する。
【００５７】
続いて、ストッパ層６８および絶縁層５２の容量領域５４に、第１導電層５０の上面が露出するような深さの孔７４を形成する（図６（Ａ））。
【００５８】
このため、ストッパ層６８の上面にＳｉＯ2 膜、ＳｉＮ膜あるいはＳｉＯＮ膜からなる絶縁膜７０を、ＣＶＤ法により０．１μｍの厚さに形成する（図５（Ｂ））。そして、既知のホトリソグラフィ法およびドライエッチングにより、絶縁膜７０の容量領域５４に相当する位置に開口を形成し、ストッパ層６８の上面を露出させる。この容量領域５４は、下地１２中に形成されている所定の配線３４を含む位置に画成される。
【００５９】
続いて、残存した絶縁膜７０ａのパタンをマスクに用いて、Ｃｌ2 およびＯ2 の混合ガスを使用したドライエッチング法によりストッパ層６８の加工を行う。この結果、残存したストッパ層６８ａおよび絶縁膜７０ａの容量領域５４に相当する位置に、開口７２が形成される（図５（Ｃ））。
【００６０】
次に、残存したストッパ層６８ａおよび絶縁膜７０ａをマスクにして、既知のドライエッチング法により絶縁層５２に穴加工を施し、部分的に第１導電層５０を露出させる。この結果、ストッパ層６８ａおよび絶縁層５２ａに孔７４が形成される（図６（Ａ））。孔７４の内壁面は、下地１２の上面に対して実質的に垂直となる。
【００６１】
次に、ストッパ層６８ａおよび絶縁層５２ａの孔７４に強誘電体層５８を埋め込む（図６（Ｂ））。強誘電体材料としてはＳＢＴを用いている。このＳＢＴをゾルゲル（Sol-Gel ）法等により絶縁膜７０ａ上に塗布して、孔７４の内部を十分にＳＢＴで満たすようにする。このためには、孔７４を形成する際に、この孔７４の深さに対する孔７４の口径（直径）の比を１以上にしておくことが重要である。ゾルゲル法により成膜されたＳＢＴ膜（強誘電体層５８）には、仮焼成として、酸素中で例えば、４５０℃の温度で１時間の熱処理を施す。孔７４の内壁面が下地１２の上面に対して垂直なために、強誘電体層５８のパタンエッジも下地１２の上面に対して垂直となる。
【００６２】
次に、強誘電体層５８の上部を研磨し、強誘電体層５８の上面の高さをストッパ層６８ａの上面の高さに一致させる（図６（Ｃ））。前の工程が終了した状態では、絶縁膜７０ａの上面に強誘電体層５８が堆積している。この余分な強誘電体層５８の部分と絶縁膜７０ａとをＣＭＰにより除去する。このとき、ストッパ層６８ａは、ＣＭＰプロセスにおける加工ストッパとして機能する。ＣＭＰにより研磨を行ってゆくと、ストッパ層６８ａの上面が露出する位置で、自動的に研磨が止まる。よって、孔７４に残存した強誘電体層５８ａの上面の高さとストッパ層６８ａの上面の高さとが一致する。ここでのＣＭＰ工程は、スラリーとしてシリカ微粒子を含むアンモニアベースのものを使用して行う。
【００６３】
その後、ＳＢＴ膜（強誘電体層５８ａ）の本焼成として、酸素中で例えば、７５０℃の温度で１時間の熱処理を施す。
【００６４】
次に、ストッパ層６８ａおよび強誘電体層５８ａの上面に第２導電層を堆積する（図７（Ａ））。第２導電層として、ＩｒＯ2 層６０およびＴｉＮ層６２を、この順序でスパッタリング法により成膜する。ＩｒＯ2 層６０の膜厚は０．１μｍとする。ＴｉＮ層６２は、後の工程でエッチングマスクとして使用されるため、その膜厚をエッチング条件から決定する。この例では０．２μｍの厚さに設定してある。
【００６５】
次に、第２導電層の上面の容量領域５４を含む位置に所定パタンのマスク６４を形成する（図７（Ｂ））。このため、ＳｉＯ2 膜、ＳｉＮ膜あるいはＳｉＯＮ膜からなる絶縁膜６６をＴｉＮ層６２の上面に成膜する。この絶縁膜６６の成膜はＣＶＤ法により行い、０．５μｍの厚さに形成する。そして、既知のホトリソグラフィ法およびドライエッチング法により、この絶縁膜６６のパターニングを行ってマスク６４を形成する。マスク６４のパタンを下層に投影したとき、その投影パタン内に強誘電体層５８ａが含まれるようにする。
【００６６】
そして、マスク６４のパタンを第２導電層（ＩｒＯ2 層６０、ＴｉＮ層６２）、ストッパ層６８ａ、絶縁層５２ａおよび第１導電層５０に転写する（図７（Ｃ））。このため、先ず、マスク６４を用いて第２導電層およびストッパ層６８ａのエッチング加工を行う。ここでは、Ｃｌ2 およびＯ2 の混合ガスを使用したドライエッチング法を用いる。これにより、ストッパ層（ＩｒＯ2 層）６８ｂ、ＩｒＯ2 層６０ａおよびＴｉＮ層６２ａが加工され、上部電極に相当する積層構造が得られる。
【００６７】
続いて、この上部電極をエッチングマスクに使用して、Ｆ系ガスを用いたドライエッチング法により絶縁層５２ａを加工する。加工された絶縁層５２ｂのパタンエッジ（側面）は、下地１２の上面に対して実質的に垂直となる。この絶縁層５２ｂおよびストッパ層６８ｂが強誘電体層５８ａの側壁として機能する。
【００６８】
次に、上部電極をエッチングマスクに使用して、Ｃｌ2 およびＯ2 の混合ガスを用いたドライエッチング法により第１導電層５０を加工する。加工された第１導電層５０ａは下部電極として機能する。下部電極を加工後、上部電極のＴｉＮ層６２ａは残しても良いし、アンモニア過水によるウエットエッチングにより除去しても良い。
【００６９】
尚、ゾルゲル法等で形成したＳＢＴ膜には、通常、仮焼成と呼ばれる低温処理と、本焼成と呼ばれる高温処理とを施して、強誘電特性を誘起させる。この実施の形態では、仮焼成はゾルゲル法等でＳＢＴを塗布した直後に行い、本焼成はＣＭＰによる研磨後に行っている。しかし、仮焼成後に引き続き連続して本焼成を行っても良い。
【００７０】
以上説明したように、この実施の形態の製造方法によれば、絶縁層５２ａおよびストッパ層６８ａに形成した孔７４の形状で強誘電体層５８ａのパタンエッジの形状が決まる。この孔７４の内壁面は、既知の加工技術により基板に対して垂直に加工することが容易である。従って、強誘電体層５８ａのパタンエッジも基板に対して垂直にすることができる。また、絶縁層５２ｂのパタンエッジも、既知の加工技術により基板に対して垂直に加工することが容易である。従って、容量素子の占有面積が減少し、微細化が可能になる。
【００７１】
さらに、この実施の形態の製造方法では、ドライエッチングもしくはミリング等による強誘電体材料の加工が不要であるから、パタンエッジにダメージが入らない。従って、容量素子の微細化が可能になる。
【００７２】
また、強誘電体材料のＣＭＰの加工ストッパとして研磨レートの遅いＩｒＯ2 を用いたため、過剰研磨の心配がない。
【００７３】
また、ストッパ層６８ｂおよび第２導電層としてのＩｒＯ2 層６０ａを同じ材料で形成してある。上部電極は、ストッパ層６８ｂおよび第２導電層により構成されるため、この上部電極の面積はより大きくなる。従って、強誘電体層５８ａに均一な電界が印加されやすくなり、特性が安定する。
【００７４】
尚、ストッパ層６８（６８ａ、６８ｂ）の材料は、ＩｒＯ2 に限らず、化学的機械研磨法により強誘電体層の加工を行う際に、研磨レートが遅く、強誘電体材料と反応しにくい導電材料であれば良い。例えば、ストッパ層を、Ｉｒ層、ＩｒＯ2 層、Ｐｔ層、Ｒｕ層、ＲｕＯ2 層、Ｌａ0.5 Ｓｒ0.5 ＣｏＯ3 層、ＳｒＲｕＯ3 層およびＹＢａ2 Ｃｕ3 Ｏx （ｘは正の整数）層の中から選ばれたいずれか１つの層の単層薄膜、あるいは、これらから任意に選択した複数の層の積層薄膜で構成しても良い。
【００７５】
【発明の効果】
この発明の半導体記憶装置によれば、下地の上に下部電極、強誘電体膜および上部電極の順に積層した容量素子を具えており、下部電極および上部電極の側面が強誘電体膜の側面より外側に位置しており、強誘電体膜の側面が、下地の上面に対して実質的に垂直な側面を有する側壁により被覆されていて、この側壁の側面と下部電極および上部電極の側面とが実質的に同じ位置にある。
【００７６】
このように、側壁の側面と下部電極および上部電極の側面とが容量素子の側面を構成している。側壁の側面は下地の上面に対して実質的に垂直であるから、従来に比べると容量素子の占有面積が減少して、集積度が向上する。従って、微細化に適している。
【００７７】
また、上部電極および下部電極の面積が強誘電体膜の面積より大きいため、強誘電体膜に印加される電界が均一になりやすい。
【図面の簡単な説明】
【図１】  第１の参考例の半導体記憶装置の構成を示す図である。
【図２】  第２の参考例の製造工程を示す図である。
【図３】  図２に続く、第２の参考例の製造工程を示す図である。
【図４】  図３に続く、第２の参考例の製造工程を示す図である。
【図５】  第１の実施の形態の製造工程を示す図である。
【図６】  図５に続く、第１の実施の形態の製造工程を示す図である。
【図７】  図６に続く、第１の実施の形態の製造工程を示す図である。
【符号の説明】
１０：容量素子        １２：下地
１２ａ：上面          １４，２４：層間絶縁膜
１６，３４，４８：配線
１８：表面保護層      ２０：Ｓｉ基板
２２：ｐ− −Ｓｉ層    ２６：素子分離用酸化膜
２８，３０：ｎ＋ −Ｓｉ層
３２：ゲート電極      ３６：下部電極
３８：強誘電体膜      ４０：上部電極
４２，６０，６０ａ：ＩｒＯ２ 層
４４，６２，６２ａ：ＴｉＮ層
３６ａ，３８ａ，４０ａ，４６ａ：側面
４６：側壁            ５０，５０ａ：第１導電層
５２，５２ａ，５２ｂ：絶縁層
５４：容量領域        ５６，７４：孔
５８，５８ａ：強誘電体層
６４：マスク          ６６，７０，７０ａ：絶縁膜
６８，６８ａ，６８ｂ：ストッパ層
７２：開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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