(57)【特許請求の範囲】
【請求項１】
複数の段からなり、シフトすることによって各段から所定レベルの出力信号を順次出力するシフトレジスタであって、
各段が、
前段から所定レベルの出力信号が制御端子に入力された場合に、前段から一端子に入力された出力信号を他端子から出力する第一トランジスタと、
制御端子が前記第一トランジスタの他端子に接続され、一端子に入力されたクロック信号によって該制御端子と前記第一トランジスタの他端子との間の配線を一方の極とした容量に電荷を蓄積させて該一端子からのクロック信号を当該段の出力信号として他端子から出力する第二トランジスタと、
後段から所定レベルの出力信号が入力された場合に前記配線の電位を所定レベルに変位させるとともに、前段から所定レベルの出力信号が入力されるまで前記配線の電位を該所定レベルに保持する電位保持手段と、
を備え、
前記電位保持手段が、
制御端子を有し、オン状態で前記配線の電位を所定レベルに変位させる第三トランジスタと、
制御端子を有し、後段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオン電圧として出力するとともに、前段からの出力信号に応じて前記第三トランジスタの制御端子へのオン電圧の出力を停止する第四トランジスタと、
制御端子を有し、前段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオフ電圧として出力するとともに、後段からの出力信号に応じて前記第三トランジスタの制御端子へのオフ電圧の出力を停止する第五トランジスタと、
を備えることを特徴とするシフトレジスタ。
【請求項２】
前記電位保持手段が、
制御端子を有し、後段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第四トランジスタの制御端子にオン電圧として出力する第六トランジスタと、
制御端子を有し、後段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第五トランジスタの制御端子にオフ電圧として出力する第七トランジスタと、
制御端子を有し、前段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第四トランジスタの制御端子にオフ電圧として出力する第八トランジスタと、
制御端子を有し、前段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第五トランジスタの制御端子にオン電圧として出力する第九トランジスタと、
を備えることを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
複数の段からなり、シフトすることによって各段から所定レベルの出力信号を順次出力するシフトレジスタであって、
各段が、
前段から所定レベルの出力信号が制御端子に入力された場合に、前段から一端子に入力された出力信号を他端子から出力する第一トランジスタと、
制御端子が前記第一トランジスタの他端子に接続され、一端子に入力されたクロック信号によって該制御端子と前記第一トランジスタの他端子との間の配線を一方の極とした容量に電荷を蓄積させて該一端子からのクロック信号を当該段の出力信号として他端子から出力する第二トランジスタと、
後段から所定レベルの出力信号が入力された場合に前記配線の電位を所定レベルに変位させるとともに、前段から所定レベルの出力信号が入力されるまで前記配線の電位を該所定レベルに保持する電位保持手段と、
を備え、
前記電位保持手段が、
制御端子を有し、オン状態で前記配線の電位を所定レベルに変位させる第三トランジスタと、
制御端子を有し、後段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオン電圧として出力する第十トランジスタと、
制御端子を有し、前段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオフ電圧として出力する第十一トランジスタと、
を備えることを特徴とするシフトレジスタ。
【請求項４】
請求項１から３のいずれかに記載のシフトレジスタと、
前記シフトレジスタの各段から出力される出力信号によって駆動される駆動素子と、
を備えることを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各段から出力信号を順次出力するシフトレジスタ、及びこのシフトレジスタを備えた電子装置に関する。
【０００２】
【従来の技術】
マトリクス状に画素が配置された撮像素子や表示素子を駆動するドライバとして、前段から後段に次々出力信号をシフトすることによって各段から撮像素子や表示素子に対して線順次で信号を出力するシフトレジスタが広く用いられている。
【０００３】
ところで、このようなシフトレジスタとしては、例えば、各段が複数の電界効果トランジスタを備えており、電界効果トランジスタの電極に外部から制御信号を供給することによって出力信号を順次出力するものがある。即ち、各段には、外部からの制御信号としてクロック信号がドレイン電極に入力されることによって、ソース電極から後段へと出力信号を出力する出力用電界効果トランジスタが設けられている。このような出力用電界効果トランジスタは、ｎチャネル型の場合、前段から出力信号がゲート電極に入力されゲート電極の電位が上昇した場合にオン状態となる。この出力用電界効果トランジスタは、オン状態の際にドレイン電極にクロック信号が入力されるとそのクロック信号がその段の出力信号としてソース電極を介して後段へと出力される。一方、出力用電界効果トランジスタは前段から出力された出力信号がゲート電極に入力されていない場合にはオフ状態となり、ドレイン電極にクロック信号が入力された場合でも後段には出力信号が出力されない。
【０００４】
【発明が解決しようとする課題】
ところで、電界効果トランジスタは複数の電極を備えており、この電極間に寄生容量を有しているために、外部からドレイン電極に入力された制御信号の電圧により、そのトランジスタの他の電極の電圧まで上昇してしまうことがある。上記出力用電界効果トランジスタを例にとれば、出力信号を出力するトランジスタのゲート電極が選択されていない状態でフローティング状態である構造であれば、前段からの出力信号がゲート電極に入力されていない場合でも、ドレイン電極に入力されたクロック信号の波形の振幅によって、ゲート電極の電圧が上昇してしまう。従って、ゲート電極に出力信号が入力されていない場合でも、微弱ながらもソース電極から出力信号が出力されてしまうことがある。これにより、後段に出力信号を出力すべきでない期間にも、後段へと出力信号が出力されてしまい、シフトレジスタの誤動作を招く場合があり、ひいてはシフトレジスタにより駆動されるフォトセンサや液晶表示装置等の電子装置が正常に機能しないといった問題を引き起こす恐れがある。
【０００５】
本発明の課題は、トランジスタの寄生容量に起因する誤動作を起こさないシフトレジスタ、及びこのシフトレジスタを適用した電子装置を提供することである。
【０００６】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明は、例えば図４、図５、図８に示すように、複数の段（段ＲＳ（１）〜段ＲＳ（ｎ））からなり、シフトすることによって各段から所定レベルの出力信号を順次出力するシフトレジスタであって、各段が、前段から所定レベルの出力信号が制御端子に入力された場合に、前段から一端子に入力された出力信号を他端子から出力する第一トランジスタ（ＴＦＴ２１）と、制御端子が前記第一トランジスタの他端子に接続され、一端子に入力されたクロック信号によって該制御端子と前記第一トランジスタの他端子との間の配線を一方の極とした容量に電荷を蓄積させて該一端子からのクロック信号を当該段の出力信号として他端子から出力する第二トランジスタ（ＴＦＴ２４）と、後段から所定レベルの出力信号が入力された場合に前記配線の電位を所定レベルに変位させるとともに、前段から所定レベルの出力信号が入力されるまで前記配線の電位を該所定レベルに保持する電位保持手段（ＴＦＴ２２，２７，２８，２９，３０，３１，３２、又は、ＴＦＴ２２，３３，３４）と、を備え、
前記電位保持手段が、
制御端子を有し、オン状態で前記配線の電位を所定レベルに変位させる第三トランジスタと、
制御端子を有し、後段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオン電圧として出力するとともに、前段からの出力信号に応じて前記第三トランジスタの制御端子へのオン電圧の出力を停止する第四トランジスタと、
制御端子を有し、前段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオフ電圧として出力するとともに、後段からの出力信号に応じて前記第三トランジスタの制御端子へのオフ電圧の出力を停止する第五トランジスタと、
を備えることを特徴とする。
【０００７】
なお、上記シフトレジスタにおいて、最前段より前の段がない場合、最前段における前段からの所定レベルの出力信号は、最後段からの所定レベルの出力信号としても良いし、外部の制御装置等からの所定レベルの出力信号としても良い。また、最後段より後ろの段がない場合、最後段における後段からの所定レベルの出力信号は、最前段からの所定レベルの出力信号としても良いし、外部の制御装置等からの所定レベルの出力信号としても良い。
【０００８】
請求項１記載の発明では、第一トランジスタの制御端子に前段からの所定レベルの出力信号が入力されると、第一トランジスタの一端子から他端子へと出力信号が出力される。ここで、第一トランジスタの他端子を経由し前段からの所定レベルの出力信号が入力される配線を一方の極とする容量が電位保持手段によって例えば正電位にチャージアップできるような状態に保持されるため、前段からの出力信号がこの配線に入力されると、容量に電荷が保持される。この際にクロック信号が第二トランジスタの一端子に入力されると、そのクロック信号がその段の出力信号として第二トランジスタの他端子に出力される。このとき、第二トランジスタの寄生容量のチャージアップに起因して、配線の電位が上昇する。このように第二トランジスタの制御端子の電位は極めて高い状態が保持されるのでクロック信号のレベルを下げることなく、他端子から出力することができる。従って、本発明に係るシフトレジスタは、クロック信号のレベルで出力信号を確実にシフトしていく。
【０００９】
その後、後段から所定レベルの出力信号が入力されると、配線電位が電位保持手段によって所定の電位に変位し、第二トランジスタの一端子に入力されたクロック信号が第二トランジスタの他端子に出力されなくなる。ところで、再び前段から所定レベルの出力信号が入力されるまでの間、第二トランジスタの制御端子が接続された配線電位は電位保持手段により保持されるため、この間に第二トランジスタの一端子に入力されたクロック信号に振幅があったとしても、第二トランジスタの寄生容量のために同期して配線電位は変位することを防止することができ、クロック信号による第二トランジスタの漏れ電流を防ぐことができる。従って、各段が出力信号を出力すべき際のみに出力信号が出力され、本発明に係るシフトレジスタは、出力信号を確実にシフトしていく。
【００１０】
請求項１記載の発明は、例えば図５に示すように、シフトレジスタにおいて、前記電位保持手段が、制御端子を有し、オン状態で前記配線の電位を所定レベルに変位させる第三トランジスタ（ＴＦＴ２２）と、制御端子を有し、後段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオン電圧として出力するとともに、前段からの出力信号に応じて前記第三トランジスタの制御端子へのオン電圧の出力を停止する第四トランジスタ（ＴＦＴ２９）と、制御端子を有し、前段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオフ電圧として出力するとともに、後段からの出力信号に応じて前記第三トランジスタの制御端子へのオフ電圧の出力を停止する第五トランジスタ（ＴＦＴ２８）と、を備えることを特徴とする。
【００１１】
そして、請求項２記載の発明は、請求項１記載のシフトレジスタにおいて、前記電位保持手段が、制御端子を有し、後段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第四トランジスタの制御端子にオン電圧として出力する第六トランジスタ（ＴＦＴ３２）と、制御端子を有し、後段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第五トランジスタの制御端子にオフ電圧として出力する第七トランジスタ（ＴＦＴ３０）と、制御端子を有し、前段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第四トランジスタの制御端子にオフ電圧として出力する第八トランジスタ（ＴＦＴ３１）と、制御端子を有し、前段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第五トランジスタの制御端子にオン電圧として出力する第九トランジスタ（ＴＦＴ２７）と、を備えることを特徴とする。
請求項１並びに請求項２記載の発明では、後段から所定レベルの出力信号が入力されると、第四トランジスタの制御端子の電位を決定する電荷が第六トランジスタを介して蓄積されることにより第四トランジスタがオン状態になるので、第四トランジスタを介して第三トランジスタの制御端子にオン電圧の信号が出力される。また、後段から所定レベルの出力信号が入力されると、第五トランジスタの制御端子のオン電圧が第七トランジスタによってオフ電位に変位される。第五トランジスタがオフ状態になり、第四トランジスタの他端子から出力された定電圧レベルの信号によって、第三トランジスタの制御端子がオン電位となる。このため、第三トランジスタは、第二トランジスタの制御端子に接続された配線の電位を例えば基準電圧Ｖｓｓにする。ここで、第二トランジスタの一端子にクロック信号が入力された場合に、第二トランジスタの寄生容量に起因して、容量に電荷が蓄積されるようになるが、第二トランジスタの制御端子の配線電位が基準電圧Ｖｓｓで保持されるので第二トランジスタから漏れ電流が生じることがない。そのため、後段から所定レベルの出力信号が入力されてからは、当該段からクロック信号による出力信号が出力されない。
【００１２】
その後、前段から所定レベルの出力信号が入力されると、第四トランジスタの制御端子の電位が第八トランジスタによって所定の電位に変位され、これによって、第四トランジスタは定電圧レベルの信号の出力を停止する。また、前段から所定レベルの出力信号が入力されると、第五トランジスタの制御端子の電位が第九トランジスタによってオン電位になり、第三トランジスタの制御端子に接続された配線電位が第五トランジスタによって所定の電位に変位し、第三トランジスタはオフ状態になる。従って、前段からの所定レベルの出力信号によって、第二トランジスタの制御端子に接続された配線電位が変位する。この際にクロック信号が第二トランジスタの一端子に入力されると、そのクロック信号がその段の出力信号として第二トランジスタの他端子に出力される。この際に、第二トランジスタの一端子にクロック信号が入力された場合に、第二トランジスタの寄生容量に起因して、第二トランジスタに接続された配線電位がさらに変位されていく。このことにより第二トランジスタはクロック信号のレベルを下げることなく、他端子に出力する。従って、本発明に係るシフトレジスタは、出力信号のレベルがクロック信号のレベルで確実に出力信号をシフトしていく。
【００１３】
請求項３記載の発明は、例えば図１０に示すように、シフトレジスタにおいて、前記電位保持手段が、制御端子を有し、オン状態で前記配線の電位を所定レベルに変位させる第三トランジスタ（ＴＦＴ２２）と、制御端子を有し、後段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオン電圧として出力する第十トランジスタ（ＴＦＴ３３）と、制御端子を有し、前段からの出力信号に応じて一端子に入力された所定のレベルの信号を他端子を介して前記第三トランジスタの制御端子にオフ電圧として出力する第十一トランジスタ（ＴＦＴ３４）と、を備えることを特徴とする。
【００１４】
請求項３記載の発明では、後段から所定レベルの出力信号が入力されると、第三トランジスタの制御端子に、例えば正電位が印加されるような電荷が第十一トランジスタによって蓄積される。従って、第三トランジスタは、第二トランジスタの制御端子に接続された配線電位を決定する電荷を排出する状態になる。ここで、第二トランジスタの一端子にクロック信号が入力された場合に、第二トランジスタの寄生容量に起因して、第二トランジスタの制御端子に接続された配線を一方の極とする容量に電荷が蓄積されるようになるが、第三トランジスタによってこの配線電位が定電圧とすることができるため、後段から所定レベルの出力信号が入力されてから再び前段から出力信号が入力されるまでは、第二トランジスタから漏れ電流が生じない。
その後、前段から所定レベルの出力信号が入力されると、第三トランジスタは第二トランジスタ電荷の排出を停止するとともに、第二トランジスタの制御端子に接続された配線を一方の極とする容量に電荷が蓄積される。この際にクロック信号が第二トランジスタの一端子に入力されると、そのクロック信号がその段の出力信号として第二トランジスタの他端子に出力される。この際に、第二トランジスタの一端子にクロック信号が入力された場合に、第二トランジスタの寄生容量に起因して、配線容量に電荷が蓄積され、配線電位がさらに変位するから、第二トランジスタはクロック信号のレベルを下げることなく、他端子に出力する。従って、本発明に係るシフトレジスタは、クロック信号のレベルで出力信号を確実にシフトしていく。
【００１５】
また、例えば図４、図１２等に示すように、複数の段（段ＲＳ（１）〜段ＲＳ（ｎ））からなり、シフトすることによって各段から所定レベルの出力信号を順次出力するシフトレジスタであって、各段が、前段から所定レベルの出力信号が制御端子に入力された場合に、前段から一端子に入力された出力信号を他端子から出力する第一トランジスタ（ＴＦＴ４１）と、制御端子が前記第一トランジスタの他端子に接続され、一端子に入力されたクロック信号によって該制御端子と前記第一トランジスタの他端子との間の配線を一方の極とした容量に電荷を蓄積させて該一端子からのクロック信号を当該段の出力信号として他端子から出力する第二トランジスタ（ＴＦＴ４４）と、第一定電圧を供給する第一定電圧配線に制御端子が接続され、一端子に入力された第二定電圧を他端子から当該段の出力信号として出力する第三トランジスタ（ＴＦＴ４５）と、前記第一トランジスタの他端子から前記配線に出力された出力信号に応じて前記第三トランジスタの制御端子にオフ電圧を出力する第四トランジスタ（ＴＦＴ４３）と、後段から所定レベルの出力信号に応じて前記配線の電位を所定のレベルに変位させる第五トランジスタ（ＴＦＴ４２）と、前記配線と前記第二トランジスタの他端子との間に設けられたコンデンサと、を備えている。
【００１６】
ここで、例えば図１５に示すように、前記各段が、前記配線と前記第二定電圧を供給する第二定電圧配線との間に設けられた第二コンデンサ（コンデンサ４８）を備えていても良い。
【００１７】
また、例えば図１６，図１８に示すように、前記各段が、前記配線と前記第一定電圧配線との間に設けられた第三コンデンサ（コンデンサ４９）を備えていても良い。
【００１８】
また、例えば図１７，図１９に示すように、前記各段は、一方の極が接地され、前記配線に他方の極が接続された第四コンデンサ（コンデンサ５０）を備えていても良い。
【００１９】
なお、上記シフトレジスタにおいて、最前段より前の段がない場合、最前段における前段からの所定レベルの出力信号は、最後段からの所定レベルの出力信号としても良いし、外部の制御装置等からの所定レベルの出力信号としても良い。また、最後段より後ろの段がない場合、最後段における後段からの所定レベルの出力信号は、最前段からの所定レベルの出力信号としても良いし、外部の制御装置等からの所定レベルの出力信号としても良い。
【００２０】
また、第二トランジスタの制御端子に接続された配線を一方の極としたコンデンサを設けることにより安定化し、クロック信号による振幅による第二トランジスタの漏れ電流を抑制することができる。特に、第二トランジスタがｎチャネルの場合、第二トランジスタの制御端子の電位を下げることを防止することができる。
【００２１】
請求項４記載の発明に係る電子装置は、請求項１から３のいずれかに記載のシフトレジスタと、前記シフトレジスタの各段から出力される出力信号によって駆動される駆動素子と、を備えることを特徴とする。
したがって、シフトレジスタが正常にシフトするのでクロック信号の振幅による駆動素子の誤作動を防止することができる。
【００２２】
【発明の実施の形態】
以下に、本発明に係るシフトレジスタ及び電子装置について、図面を用いて具体的な態様を説明する。ただし、発明の範囲を図示例に限定するものではない。
【００２３】
〔第一の実施の形態〕
図１に示すように、本発明に係る電子装置が適用された撮像装置１は、基本構成として、光学的にセンシングすることによって画像を撮像（取得）するための撮像素子２と、撮像装置１全体を制御するコントローラ３と、コントローラ３からの制御信号に従って撮像素子２を駆動するためのトップゲートドライバ４、ボトムゲートドライバ５及びドレインドライバ６とを備える。トップゲートドライバ４、ボトムゲートドライバ５及びドレインドライバ６はそれぞれ、コントローラ３とデータ入出力可能に接続されている。
【００２４】
撮像素子２は、透明基板上にマトリックス状に配置されたダブルゲートトランジスタ７，７，…を基本構成としている。図２及び図３に示すように、各ダブルゲートトランジスタ７は、ボトムゲート電極８と、ボトムゲート絶縁膜９と、半導体層１０と、ブロック絶縁膜１１ａ，１１ｂと、不純物層１２ａ，１２ｂ，１３と、ソース電極１４ａ，１４ｂと、ドレイン電極１５と、トップゲート絶縁膜１６と、トップゲート電極１７と、保護絶縁膜１８とを備える。
【００２５】
ボトムゲート電極８は、透明基板１９上に形成されている。透明基板１９は、可視光に対して透過性を有するとともに絶縁性を有する。ボトムゲート電極８及び透明基板１９を被覆するようにして、ボトムゲート絶縁膜９がボトムゲート電極８及び透明基板１９上に設けられている。ボトムゲート電極８に対向するようにして、半導体層１０がボトムゲート絶縁膜９上に設けられている。この半導体層１０はアモルファスシリコン等からなり、この半導体層１０に対して可視光が入射されると、半導体層１０には電子−正孔対が発生するようになっている。
【００２６】
半導体層１０には、ブロック絶縁膜１１ａ，１１ｂが、互いに離れて並列に配設されている。不純物層１２ａは半導体層１０のチャネル長方向の一端部に設けられており、他端部に不純物層１２ｂが設けられている。ブロック絶縁膜１１ａとブロック絶縁膜１１ｂとの間において、不純物層１３が半導体層１０の中央上に設けられており、この不純物層１３は不純物層１２ａ、１２ｂから離れている。そして、不純物層１２ａ，１２ｂ，１３及びブロック絶縁膜１１ａ，１１ｂによって、半導体層１０は覆われるようになっている。平面視して、不純物層１２ａの一部はブロック絶縁膜１１ａ上の一部に重なっており、不純物層１２ｂはブロック絶縁膜１１ｂ上の一部に重なっている。また、不純物層１２ａ，１２ｂ，１３は、ｎ型の不純物イオンがドープされたアモルファスシリコンからなる。
【００２７】
不純物層１２ａ上にソース電極１４ａが設けられており、不純物層１２ｂ上にソース電極１４ｂが設けられており、不純物層１３上にドレイン電極１５が設けられている。平面視して、ソース電極１４ａはブロック絶縁膜１１ａ上の一部に重なっており、ソース電極１４ｂはブロック絶縁膜１１ｂ上の一部に重なっており、ドレイン電極１５はブロック絶縁膜１１ａ，１１ｂ上の一部に重なっている。また、ソース電極１４ａ，１４ｂ、ドレイン電極１５は互いに離れている。トップゲート絶縁膜１６は、ボトムゲート絶縁膜９、ブロック絶縁膜１１ａ，１１ｂ、ソース電極１４ａ，１４ｂ及びドレイン電極１５を覆うように形成されている。トップゲート絶縁膜１６上には、半導体層１０に対向配置されたトップゲート電極１７が設けられている。トップゲート絶縁膜１６及びトップゲート電極１７上に、保護絶縁膜１８が設けられている。
【００２８】
以上の各ダブルゲートトランジスタ７は、次のような第一及び第二のダブルフォトセンサが透明基板１９上に並列に配置されてなる構成となっている。即ち、第一のダブルフォトセンサは、半導体層１０、ソース電極１４ａ、ドレイン電極１５、トップゲート絶縁膜１６及びトップゲート電極１７で構成される上部ＭＯＳトランジスタと、半導体層１０、ソース電極１４ａ、ドレイン電極１５、ボトムゲート絶縁膜９及びボトムゲート電極８で構成される下部ＭＯＳトランジスタとを備えており、上部ＭＯＳトランジスタと下部ＭＯＳトランジスタは半導体層１０を共通のチャネル領域としている。一方、第二のダブルフォトセンサは、半導体層１０、ソース電極１４ｂ、ドレイン電極１５、トップゲート絶縁膜１６及びトップゲート電極１７で構成される上部ＭＯＳトランジスタと、半導体層１０、ソース電極１４ｂ、ドレイン電極１５、ボトムゲート絶縁膜９、ボトムゲート電極８で構成される下部ＭＯＳトランジスタとを備えており、上部ＭＯＳトランジスタと下部ＭＯＳトランジスタは半導体層１０を共通のチャネル領域としている。
【００２９】
そして、図１や図２に示すように、トップゲート電極１７はトップゲートライン（以下、ＴＧＬという）に接続され、ボトムゲート電極８はボトムゲートライン（以下、ＢＧＬという）に接続され、ドレイン電極１５はドレインライン（以下、ＤＬという）に接続され、ソース電極１４ａ，１４ｂは接地されたグラウンドライン（以下、ＧＬという）に接続されている。
【００３０】
また、ブロック絶縁膜１１ａ，１１ｂ、トップゲート絶縁膜１６及び保護絶縁膜１８は、窒化シリコン等の透光性及び絶縁性を有するものである。また、トップゲート電極１７及びＴＧＬは、ＩＴＯ（Indium-Tin-Oxide）等の透光性及び導電性を有するものである。一方、ソース電極１４ａ，１４ｂ、ドレイン電極１５、ボトムゲート電極８及びＢＧＬは、クロム、クロム合金、アルミ、アルミ合金等から選択されたものであり、可視光の透過を遮断するとともに導電性を有するものである。
【００３１】
ここで、図１に示すように、トップゲートドライバ４は、撮像素子２の各ＴＧＬに接続されている。そして、トップゲートドライバ４は、駆動信号（即ち、出力信号）を各ＴＧＬに順次選択的に出力し、コントローラ３から出力される制御信号群Ｔｃｎｔに応じて、適宜各ＴＧＬにリセット電圧（＋２５〔Ｖ〕）又はキャリア蓄積電圧（−１５〔Ｖ〕）を駆動信号として印加するものである。
【００３２】
ボトムゲートドライバ５は、撮像素子２のＢＧＬに接続されている。そして、ボトムゲートドライバ５は、駆動信号（即ち、出力信号）を各ＢＧＬに順次選択的に出力し、コントローラ３から出力される制御信号群Ｂｃｎｔに応じて、適宜各ＢＧＬに適宜チャネル形成用電圧（＋１０〔Ｖ〕）又はチャネル非形成用電圧（±０〔Ｖ〕）を駆動信号として印加するものである。
【００３３】
ドレインドライバ６は、撮像素子２の各ＤＬに接続されている。そして、ドレインドライバ６は、所定期間において、コントローラ３から出力される制御信号群Ｄｃｎｔに応じて全てのＤＬに基準電圧（＋１０〔Ｖ〕）を印加することで、電荷をプリチャージさせる。そして、ドレインドライバ６は、プリチャージ後の所定期間において、各ダブルゲートトランジスタ７に対して入射された光量に応じて変化する各ＤＬの電位又は各ダブルゲートトランジスタ７のソース−ドレイン間を流れるドレイン電流を検知し、データ信号ＤＡＴＡとしてコントローラ３に出力するものである。
【００３４】
次に、トップゲートドライバ４及びボトムゲートドライバ５の詳細について説明する。図４は、本発明に係るシフトレジスタが示されているブロック図であり、トップゲートドライバ４及びボトムゲートドライバ５は、本発明に係るシフトレジスタが適用されたものである。撮像素子２に配設されたダブルゲートトランジスタ７の行数（即ち、ＴＧＬの数）をｎとすると、トップゲートドライバ４及びボトムゲートドライバ５は、ｎ個の段ＲＳ（１）〜ＲＳ（ｎ）のシフトレジスタから構成される。
【００３５】
段ＲＳ（ｋ）は、入力信号端子ＩＮ、出力信号端子ＯＵＴ、基準電圧印加端子ＳＳ、定電圧印加端子ＤＤ、クロック信号入力端子ｃｌｋ（ｃｌｋ１又はｃｌｋ２）及びリセット信号入力端子ＲＳＴを有している。ここで、ｋは、１〜ｎの整数であり、段ＲＳ（１）は一段目であり、段ＲＳ（２）は二段目であり、…、段ＲＳ（ｎ）はｎ段目である。
【００３６】
段ＲＳ（ｋ）の出力信号端子ＯＵＴは、当該段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）が出力される端子である。図４に示すシフトレジスタがトップゲートドライバ４である場合、段ＲＳ（ｋ）の出力信号端子ＯＵＴは、対応するＴＧＬ（即ち、ｋ行目のＴＧＬ）に接続され、出力信号ｏｕｔ（ｋ）が、対応するＴＧＬに出力される。一方、図４に示すシフトレジスタがボトムゲートドライバ５である場合、段ＲＳ（ｋ）の出力信号端子ＯＵＴは、対応するＢＧＬ（即ち、ｋ行目のＢＧＬ）に接続され、出力信号ｏｕｔ（ｋ）が、対応するＢＧＬに出力される。
【００３７】
また、一番目の段ＲＳ（１）の入力信号端子ＩＮは、コントローラ３からのスタート信号Ｖｓｔが入力される端子である。図４に示すシフトレジスタがトップゲートドライバ４である場合、スタート信号Ｖｓｔのハイレベルは＋２５〔Ｖ〕であり、スタート信号Ｖｓｔのローレベルは−１５〔Ｖ〕である。一方、図４に示すシフトレジスタがボトムゲートドライバである場合、スタート信号Ｖｓｔのハイレベルは＋１０〔Ｖ〕であり、スタート信号Ｖｓｔのローレベルは±０〔Ｖ〕である。また、一番目以外（即ち、ｋが２〜ｎの場合）の段ＲＳ（ｋ）の入力信号端子ＩＮは、前の段ＲＳ（ｋ−１）の出力信号端子ＯＵＴに接続されており、前の段ＲＳ（ｋ−１）の出力信号ｏｕｔ（ｋ−１）が入力信号として入力される端子である。
【００３８】
最終段ＲＳ（ｎ）以外の段ＲＳ（ｋ）のリセット信号入力端子ＲＳＴは、後ろの段ＲＳ（ｋ＋１）の出力信号端子ＯＵＴに接続されており、後ろの段ＲＳ（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）がリセット信号として入力される端子である。最終段ＲＳ（ｎ）のリセット信号入力端子ＲＳＴは、コントローラ３からのリセット信号Ｖｒｓｔが入力される端子である。図４に示すシフトレジスタがトップゲートドライバ４である場合、リセット信号Ｖｒｓｔのハイレベルは＋２５〔Ｖ〕であり、リセット信号Ｖｒｓｔのローレベルは−１５〔Ｖ〕である。一方、図４に示すシフトレジスタがボトムゲートドライバである場合、リセット信号Ｖｒｓｔのハイレベルは＋１０〔Ｖ〕であり、リセット信号Ｖｒｓｔのローレベルは±０〔Ｖ〕である。
【００３９】
段ＲＳ（ｋ）の基準電圧印加端子ＳＳは、コントローラ３から基準電圧Ｖｓｓが印加される端子である。図４に示すシフトレジスタがトップゲートドライバ４である場合、基準電圧Ｖｓｓのレベルは−１５〔Ｖ〕である。一方、図４に示すシフトレジスタがボトムゲートドライバ５である場合、基準電圧Ｖｓｓのレベルは±０〔Ｖ〕である。段ＲＳ（ｋ）の定電圧印加端子ＤＤは、コントローラ３から定電圧Ｖｄｄが印加される端子である。図４に示すシフトレジスタがトップゲートドライバ４である場合、定電圧Ｖｄｄのレベルは＋２５〔Ｖ〕である。一方、図４に示すシフトレジスタがボトムゲートドライバ５である場合、定電圧Ｖｄｄのレベルは＋１０〔Ｖ〕である。
【００４０】
奇数番目（即ち、ｋが奇数である）の段ＲＳ（ｋ）のクロック信号入力端子ｃｌｋ１は、コントローラ３からのクロック信号ＣＫ１が入力される端子である。また、偶数番目（即ち、ｋが偶数である）の段ＲＳ（ｋ）のクロック信号入力端子ｃｌｋ２は、クロック信号ＣＫ２が入力される端子である。図６に示すように、クロック信号ＣＫ１、ＣＫ２はそれぞれ、シフトレジスタの出力信号をシフトしていくタイムスロットのうちの所定期間、タイムスロット毎に交互にハイレベルとなる。即ち、一のタイムスロットのうちの所定の間クロック信号ＣＫ１がハイレベルとなった場合、そのタイムスロットの間ではクロック信号ＣＫ２がローレベルとなり、次のタイムスロットの間ではクロック信号ＣＫ１がローレベルであるとともに所定期間の間クロックＣＫ２がハイレベルとなる。
【００４１】
トップゲートドライバ４に図４に示すシフトレジスタを適用した場合、クロック信号ＣＫ１、ＣＫ２は、ハイレベルが＋２５〔Ｖ〕、ローレベルが−１５〔Ｖ〕である。一方、ボトムゲートドライバ５に図４に示すシフトレジスタを適用した場合は、ハイレベルが＋１０〔Ｖ〕、ローレベルが±０〔Ｖ〕である。
【００４２】
図５に示すように、段ＲＳ（１）〜ＲＳ（ｎ）は、基本構成としての六つの薄膜トランジスタ（以下、ＴＦＴと述べる。）２１〜２６と、付加構成としての六つのＴＦＴ２７〜３２とを備えている。また、ＴＦＴ２１〜３２は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタであり、ゲート絶縁膜に窒化シリコンが用いられ、半導体層にアモルファスシリコンが用いられている。具体的には、図３に示すダブルゲートトランジスタ７の断面構造を参照して説明すると、ＴＦＴ２１〜３２は、トップゲート電極１７が積層されていないトランジスタである。
【００４３】
図５に示すように、ＴＦＴ２１のゲート電極及びドレイン電極は、入力信号端子ＩＮに接続されており、ＴＦＴ２１のソース電極は、ＴＦＴ２４のゲート電極、ＴＦＴ２３のゲート電極及びＴＦＴ２２のドレイン電極に接続されている。ＴＦＴ２４のゲート電極、ＴＦＴ２３のゲート電極、ＴＦＴ２２のドレイン電極及びＴＦＴ２１のソース電極に接続される配線では、ＴＦＴ２１〜ＴＦＴ２３との間でそれぞれ寄生容量が生じ、この配線の任意の点であるノードＡは、この配線とＴＦＴ２４との間で生じる寄生容量に蓄積された電荷に応じて電位が変位することが可能である。
【００４４】
ＴＦＴ２４のドレイン電極はクロック信号入力端子ｃｌｋに接続されており、ＴＦＴ２４のソース電極は出力信号端子ＯＵＴに接続されている。ＴＦＴ２３のドレイン電極は、ＴＦＴ２６のソース電極及びＴＦＴ２５のゲート電極に接続されており、ＴＦＴ２３のソース電極は、基準電圧印加端子ＳＳに接続されている。そして、ＴＦＴ２３のドレイン電極、ＴＦＴ２５のゲート電極及びＴＦＴ２６のソース電極に接続される配線では、ＴＦＴ２３，２５，２６との間でそれぞれ寄生容量が生じ、この配線自体には任意の点であるノードＥが位置する。
【００４５】
ＴＦＴ２５のドレイン電極は出力信号端子ＯＵＴに接続されており、ＴＦＴ２５のソース電極は基準電圧印加端子ＳＳに接続されている。ＴＦＴ２６のドレイン電極及びゲート電極は、定電圧印加端子ＤＤに接続されている。また、ＴＦＴ２７のゲート電極及びドレイン電極は、入力信号端子ＩＮに接続されており、ＴＦＴ２７のソース電極は、ＴＦＴ２８のゲート電極及びＴＦＴ３０のドレイン電極に接続されている。そして、ＴＦＴ２８のゲート電極、ＴＦＴ２７のソース電極及びＴＦＴ３０のドレイン電極に接続される配線では、ＴＦＴ２７，２８，３０との間でそれぞれ寄生容量が生じ、この配線自体には任意の点であるノードＣが位置する。
【００４６】
ＴＦＴ３０のゲート電極は、リセット信号入力端子ＲＳＴに接続されており、ＴＦＴ３０のソース電極は基準電圧印加端子ＳＳに接続されている。ＴＦＴ２８のドレイン電極は、ＴＦＴ２２のゲート電極及びＴＦＴ２９のソース電極に接続されており、ＴＦＴ２８のソース電極は基準電圧印加端子ＳＳに接続されている。そして、ＴＦＴ２２のゲート電極、ＴＦＴ２８のドレイン電極及びＴＦＴ２９のソース電極に接続される配線では、ＴＦＴ２２，２９，２８との間でそれぞれ寄生容量が生じ、この配線自体には任意の点であるノードＤが位置する。
【００４７】
また、ＴＦＴ２２のソース電極は基準電圧印加端子ＳＳに接続されている。また、ＴＦＴ２９のドレイン電極は、定電圧印加端子ＤＤに接続されており、ＴＦＴ２９のゲート電極は、ＴＦＴ３１のドレイン電極及びＴＦＴ３２のソース電極に接続されている。そして、ＴＦＴ２９のゲート電極、ＴＦＴ３１のドレイン電極及びＴＦＴ３２のソース電極に接続される配線では、ＴＦＴ２９，３１，３２との間でそれぞれ寄生容量が生じ、この配線自体には任意の点であるノードＢが位置する。また、ＴＦＴ３２のドレイン電極及びＴＦＴ３２のゲート電極は、リセット信号入力端子ＲＳＴに接続されている。更に、ＴＦＴ３１のゲート電極は入力信号端子ＩＮに接続されており、ＴＦＴ３１のソース電極は基準電圧印加端子ＳＳに接続されている。
【００４８】
ＴＦＴ２１のゲート電極及びドレイン電極には、前段ＲＳ（ｋ−１）からの出力信号ｏｕｔ（ｋ−１）が入力信号として入力されるているか（但し、ｋが２〜ｎの場合）、或いはコントローラ３からスタート信号Ｖｓｔが入力信号として入力されている（但し、ｋが１の場合）。出力信号ｏｕｔ（ｋ−１）またはスタート信号Ｖｓｔがハイレベルになった場合に、ＴＦＴ２１はオン状態となり、ドレイン電極からソース電極に電流が流れ、ＴＦＴ２１はハイレベルの出力信号ｏｕｔ（ｋ−１）をソース電極に出力するようになっている。ここで、ＴＦＴ２２がオフ状態である場合には、ＴＦＴ２１のソース電極から出力されたハイレベルの出力信号ｏｕｔ（ｋ−１）により、ノードＡがハイレベルになるようになっている。一方、出力信号ｏｕｔ（ｋ−１）又はスタート信号Ｖｓｔがローレベルになった場合に、ＴＦＴ２１はオフ状態となり、ＴＦＴ２１のドレイン電極〜ソース電極に電流が流れないようになっている。
【００４９】
ＴＦＴ２６のゲート電極及びドレイン電極には、定電圧Ｖｄｄが印加されている。これにより、ＴＦＴ２６は常にオン状態となっており、ＴＦＴ２６のドレイン電極〜ソース電極に電流が流れ、ＴＦＴ２６はほぼ定電圧Ｖｄｄレベルの信号をソース電極に出力するようになっている。ＴＦＴ２６は、定電圧Ｖｄｄを分圧する負荷としての機能を有する。
【００５０】
ＴＦＴ２３は、ノードＡがローレベルのときにオフ状態となり、ＴＦＴ２６のソース電極から出力されたほぼ定電圧Ｖｄｄレベルの信号によってノードＥがハイレベルになる。一方、ＴＦＴ２３はノードＡがハイレベルのときにオン状態となり、ＴＦＴ２３のドレイン電極〜ソース電極間に電流が流れることにより、ＴＦＴ２３はノードＥの電位を基準電圧Ｖｓｓにするようになっている。ＴＦＴ２５は、ノードＥがローレベルのときにオフ状態となり、ノードＥがハイレベルのときにオン状態となる。ＴＦＴ２４は、ノードＡがハイレベルのときにオン状態となり、ノードＡがローレベルのときにオフ状態となるようになっている。従って、ＴＦＴ２５がオフ状態のときにはＴＦＴ２４はオン状態となり、ＴＦＴ２５がオン状態のときにはＴＦＴ２４はオフ状態となるようになっている。
【００５１】
ＴＦＴ２５のソース電極には、基準電圧Ｖｓｓが印加されている。オン状態となったＴＦＴ２５は、基準電圧Ｖｓｓレベル（即ち、ローレベル）の信号をドレイン電極から出力信号端子ＯＵＴへ出力し、ローレベルの信号を当該段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力するようになっている。ＴＦＴ２５がオフ状態になると、当該段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）は、ＴＦＴ２４のソース電極から出力された信号のレベルになる。
【００５２】
ＴＦＴ２４のドレイン電極には、クロック信号ＣＫ１又はＣＫ２が入力されている。ＴＦＴ２４は、オフ状態である場合には、ドレイン電極に入力されたクロック信号ＣＫ１又はＣＫ２の出力を遮断するようになっている。
【００５３】
ＴＦＴ２４がオン状態である場合に、ローレベルのクロック信号ＣＫ１又はＣＫ２がＴＦＴ２４のドレイン電極に入力されると、ＴＦＴ２４はローレベルのクロック信号ＣＫ１又はＣＫ２をソース電極に出力するようになっている。ここで、ＴＦＴ２４がオン状態である場合には、ＴＦＴ２５がオフ状態であるから、ローレベルのクロック信号ＣＫ１又はＣＫ２が当該段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。
【００５４】
一方、ＴＦＴ２４がオン状態である場合に、ハイレベルのクロック信号ＣＫ１又はＣＫ２がＴＦＴ２４のドレイン電極に入力されると、ゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量に電荷が蓄積される。このとき当該段ＲＳ（ｋ）のＴＦＴ２１はオフ状態であるので、ブートストラップ効果によってノードＡの電位が上昇して、ノードＡの電位がＴＦＴ２４のゲート飽和電圧にまで達するとＴＦＴ２４のソース−ドレイン電流が飽和するようになる。これにより、オン状態のＴＦＴ２４は、ハイレベルのクロック信号ＣＫ１又はＣＫ２とほぼ同電位となる信号をソース電極に出力するようになっている。ここで、ＴＦＴ２４がオン状態である場合には、ＴＦＴ２５がオフ状態であるから、ハイレベルのクロック信号ＣＫ１又はＣＫ２が当該段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。
【００５５】
ＴＦＴ２２は、ノードＤがハイレベルの場合にオン状態となり、ノードＡの電位を基準電圧Ｖｓｓとし、この状態を維持するようになっている。一方、ＴＦＴ２２は、ノードＤがローレベルの場合にオフ状態となる。このようにノードＡ及びノードＤはともにオフ状態の期間が重ならないので、ノードＡの配線がフローティング状態にならないようになっている。
【００５６】
ＴＦＴ３２のドレイン電極及びゲート電極には、リセット信号が入力されている。なお、最終段ＲＳ（ｎ）以外の段ＲＳ（ｋ）の場合、リセット信号は後段ＲＳ（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）であり、最終段ＲＳ（ｎ）の場合、リセット信号はコントローラ３から出力されるリセット信号Ｖｒｓｔである。
【００５７】
そして、ハイレベルのリセット信号がＴＦＴ３２のゲート電極に入力された場合、ＴＦＴ３２はオン状態となり、ＴＦＴ３２のドレイン電極〜ソース電極に電流が流れる。これにより、オン状態のＴＦＴ３２は、ドレイン電極に入力されたハイレベルのリセット信号をソース電極へ出力するようになっている。ここで、ＴＦＴ３１がオフ状態である場合、ＴＦＴ３２のソース電極から出力されたハイレベルのリセット信号によってノードＢがハイレベルになる。ＴＦＴ３１のオン・オフは入力信号によって行われる。即ち、ハイレベルの入力信号がＴＦＴ３１のゲート電極に入力されている場合に、ＴＦＴ３１はオン状態となり、ＴＦＴ３１はノードＢの電位を基準電圧Ｖｓｓとするようになっている。一方、ローレベルの入力信号がＴＦＴ３１のゲート電極に入力されている場合に、ＴＦＴ３１はオフ状態となり、ノードＢの電位がハイレベルになるのことが可能な状態になる。ＴＦＴ２９のドレイン電極には定電圧Ｖｄｄが印加されている。そして、ノードＢがハイレベルの場合に、ＴＦＴ２９はオン状態となり、ＴＦＴ２９のドレイン電極〜ソース電極に電流が流れる。これにより、ＴＦＴ２９は、ドレイン電極に入力された定電圧Ｖｄｄレベルの信号をドレイン電極からソース電極へ出力するようになっている。一方、ＴＦＴ３１によりノードＢがローレベルになった場合、ＴＦＴ２９はオフ状態となり、定電圧Ｖｄｄレベルの信号をソース電極へ出力することを停止するようになっている。
【００５８】
従って、ハイレベルのリセット信号がリセット信号入力端子ＲＳＴに入力されてからハイレベルの入力信号が入力信号端子ＩＮに入力されるまでの間、ＴＦＴ２９はオン状態を維持するようになっている。一方、ハイレベルの入力信号が入力信号端子ＩＮに入力されてからハイレベルのリセット信号がリセット信号入力端子に入力されるまでの間、ＴＦＴ２９はオフ状態を維持するようになっている。
【００５９】
そして、ＴＦＴ２８がオフ状態である場合には、ＴＦＴ２９のソース電極から出力された定電圧Ｖｄｄレベルの信号によって、ノードＤがハイレベルを保持するようになっており、これによりＴＦＴ２２がオン状態となる。ＴＦＴ２８のオン・オフは、ＴＦＴ２７及びＴＦＴ３０によって行われる。即ち、ＴＦＴ２７のゲート電極にハイレベルの入力信号が入力されると、ＴＦＴ２７はオン状態となり、ドレイン電極に入力されたハイレベルの入力信号をソース電極に出力するようになっている。一方、ＴＦＴ２７のゲート電極にローレベルの入力信号が入力されると、ＴＦＴ２７はオフ状態となる。ここで、ＴＦＴ３０がオフ状態の場合には、ＴＦＴ２７のソース電極から出力されたハイレベルの入力信号によって、ノードＣがハイレベルになるようになっている。また、ＴＦＴ３０のゲート電極にハイレベルのリセット信号が入力されるとＴＦＴ３０はオン状態となり、ＴＦＴ３０のドレイン電極〜ソース電極に電流が流れる。これにより、ＴＦＴ３０がノードＣに蓄積された電荷を排出し、ＴＦＴ２８がオン状態となる。一方、ＴＦＴ３０のゲート電極にローレベルのリセット信号が入力されると、ＴＦＴ３０はオフ状態となり、ハイレベルの入力信号がＴＦＴ２７に入力された場合にノードＣがハイレベルになる。従って、ハイレベルの入力信号が入力信号端子ＩＮに入力されてからハイレベルのリセット信号がリセット信号入力端子ＲＳＴに入力されるまでの間、ＴＦＴ２８はオン状態を維持するようになっている。一方、ハイレベルのリセット信号がリセット信号入力端子ＲＳＴに入力されてからハイレベルの入力信号が入力信号端子ＩＮに入力されるまでの間、ＴＦＴ２８はオフ状態を維持するようになっている。
【００６０】
以上により、ハイレベルのリセット信号が入力されてからハイレベルの入力信号が入力されるまでの間、ノードＤはハイレベル状態を維持しており、これにより、ＴＦＴ２２はオン状態を維持するようになっているのでノードＡの配線はフローティング状態にはならない。一方、ハイレベルの入力信号が入力されてからハイレベルのリセット信号が入力されるまでの間、ノードＤはローレベル状態を維持しており、ＴＦＴ２２はオフ状態を維持するようになっている。
【００６１】
以下、この実施の形態にかかる撮像装置１の動作について説明する。最初に、トップゲートドライバ４及びボトムゲートドライバ５の動作について図５を参照して説明する。図中、１ｔ分の期間が一選択期間である。なお以下の説明はトップゲートドライバ４を前提になされるが、トップゲートドライバ４とボトムゲートドライバ５とは、それぞれ入出力される信号のレベルとタイミングとが異なるだけであるのでボトムゲートドライバ５に置き換えることができ、ボトムゲートドライバ５の動作の説明は、トップゲートドライバ４と異なる部分のみに止めることとする。
【００６２】
また、以下の説明では、最終段ＲＳ（ｎ）以外の偶数番目の段を例として説明するが、最終段ＲＳ（ｎ）もリセット信号（即ち、出力信号（ｋ＋１））をコントローラ３からのリセット信号Ｖｒｓｔとすれば、他の偶数番目の段と同じである。また、奇数番目の段も、入力されるクロック信号ＣＫ２をクロック信号ＣＫ１とすれば、偶数番目の段と同じ動作である。一番目の段も入力信号（即ち、出力信号ｏｕｔ（ｋ−１））をコントローラ３からのスタート信号Ｖｓｔ以外は、他の奇数番目の段と同じである。ただし、上述したように通常コントローラ３からトップゲートドライバ４の各段の基準電圧印加端子ＳＳに印加される基準電圧Ｖｓｓのレベルは−１５〔Ｖ〕であるが、基準電圧Ｖｓｓのレベルが０〔Ｖ〕でもほぼ同じように動作される。
【００６３】
図５及び図６に示すように、タイミングｔ０の前に、後ろの段ＲＳ（ｋ＋１）から当該段ＲＳ（ｋ）のリセット信号入力端子ＲＳＴに入力されるリセット信号（即ち、出力信号ｏｕｔ（ｋ＋１））がハイレベル（即ち、＋２５〔Ｖ〕）となる。リセット信号がハイレベルの間、ＴＦＴ３２がオン状態になることによって、、ノードＢの電位が上昇する。ノードＢの電位が上昇することによって、ＴＦＴ２９がオン状態となる。また、この間、ＴＦＴ３０がオン状態となることによって、ＴＦＴ２８がオフ状態となる。従って、定電圧Ｖｄｄのレベル（即ち、＋２５〔Ｖ〕）の信号がＴＦＴ２９のソース電極に出力され、ノードＤの電位が上昇する。このため、ＴＦＴ２２がオン状態となり、ノードＡの電位は基準電圧Ｖｓｓ（即ち、ローレベル）となる。
【００６４】
その後、リセット信号がローレベルとなり、ＴＦＴ３２はオフ状態となり、ＴＦＴ３０はオフ状態となるが、ノードＢがハイレベルに維持されているためにＴＦＴ２９はオン状態を維持し、ノードＤに電荷が蓄積されている（即ち、ノードＤがハイレベルに維持されている）ため、ＴＦＴ２２はオン状態を維持する。なお、この際に、入力信号端子ＩＮに入力される入力信号（即ち、前段ＲＳ（ｋ−１）からの出力信号ｏｕｔ（ｋ−１））がハイレベルとなっていないため、ＴＦＴ２７，３０，３１，２１はオフ状態であり、ノードＡ，ノードＣはハイレベルになっていない。
【００６５】
次いで、タイミングｔ０になると、入力信号端子ＩＮに入力される入力信号がハイレベルとなり、ＴＦＴ２７，３１がオン状態となる。ＴＦＴ３１がオン状態になることによって、ノードＢの電位が下降して、ＴＦＴ２９がオフ状態となる。一方、ＴＦＴ２７がオン状態になると、ＴＦＴ２７のドレイン電極に入力されたハイレベルの入力信号がソース電極に出力され、ノードＣがハイレベルになる。ノードＣの電位が上昇すると、ＴＦＴ２８がオン状態となる。従って、ノードＤに蓄積された電荷が排出されて、ＴＦＴ２２がオフ状態となる。
【００６６】
また、タイミングｔ０からＴＦＴ２１がオン状態となり、ＴＦＴ２１のドレイン電極に入力されたハイレベルの入力信号がソース電極に出力される。ＴＦＴ２２がオフ状態となっているため、ＴＦＴ２１のソース電極から出力されたハイレベルの入力信号によって、ノードＡの電位が上昇する。ノードＡの電位が上昇することによって、ＴＦＴ２３，２４がオン状態となる。ＴＦＴ２３がオン状態となると、ノードＥが基準電圧Ｖｓｓになり、ＴＦＴ２５はオフ状態となる。このようにＴＦＴ２４がオン状態であり、かつ、ＴＦＴ２５がオフ状態であるため、ＴＦＴ２４のドレイン電極に入力されるクロック信号ＣＫ２が、当該段ＲＳ（ｋ）の出力信号（ｋ）として出力信号端子ＯＵＴから出力されることになる。
【００６７】
タイミングｔ０後タイミングｔ１の直前に、前段ＲＳ（ｋ−１）のＴＦＴ２５により当該段ＲＳ（ｋ）の入力信号がローレベルとなり、ＴＦＴ２１，２７がオフ状態となる。この際に、ノードＣはハイレベルが維持されており、ノードＢ，Ｄはローレベルのままである。従って、入力信号がローレベルになっても、ＴＦＴ２２がオフ状態を維持し、ノードＡの電位はハイレベルに保持され、ＴＦＴ２３，２４はオン状態を維持する。
【００６８】
次に、タイミングｔ１でクロック信号ＣＫ２がハイレベル（＋２５〔Ｖ〕）になり、ＴＦＴ２４にドレイン電流が流れると、ソース電極の電位が上昇するにしたがい、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。そしてこのブートストラップ効果によってノードＡの電位がさらに上昇してＴＦＴ２４のゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ（ｋ）の出力信号端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ２のレベルとほぼ同電位の＋２５〔Ｖ〕のハイレベルとなる。なお、クロック信号ＣＫ２がハイレベルである期間は、ＴＦＴ２４の寄生容量がチャージアップされることにより、ノードＡの電位もほぼ＋４５〜＋５０〔Ｖ〕にまで達する。
【００６９】
次に、タイミングｔ１後タイミングｔ２の直前に、クロック信号ＣＫ２がローレベル（−１５〔Ｖ〕）になる。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５〔Ｖ〕となる。また、ＴＦＴ２４の寄生容量へチャージされた電荷が放出され、ノードＡの電位が低下する。
【００７０】
次に、タイミングｔ２になると、リセット信号入力端子ＲＳＴに入力されているリセット信号がハイレベルになる。これにより、ＴＦＴ３０，３２がオン状態になる。ＴＦＴ３２がオン状態となることによって、ＴＦＴ３２のドレイン電極に入力されたハイレベルのリセット信号が、ソース電極に出力され、ソース電極に出力されたハイレベルのリセット信号によってノードＢがハイレベルになり、ＴＦＴ２９がオン状態になる。一方、ＴＦＴ３０がオン状態になることによって、ノードＣの電位が下降し、ＴＦＴ２８がオフ状態となる。
【００７１】
また、ＴＦＴ２９がオン状態となることによって、定電圧Ｖｄｄレベルの信号がＴＦＴ２９のソース電極に出力される。ここで、ＴＦＴ２８がオフ状態であるため、ＴＦＴ２９のソース電極に出力された定電圧Ｖｄｄレベルの信号によって、ノードＤがハイレベルになる。従って、ＴＦＴ２２がオン状態となる。ＴＦＴ２２がオン状態となることによって、ノードＡがローレベルになり、これにより、ＴＦＴ２３，２４がオフ状態となる。ＴＦＴ２４がオフ状態となることによって、ＴＦＴ２４のドレイン電極に入力されたクロック信号ＣＫ２の出力が遮断される。ＴＦＴ２３がオフ状態となることによって、ＴＦＴ２６のソース電極に定電圧Ｖｄｄレベルの信号が出力されてノードＥがハイレベルになると、ＴＦＴ２５がオン状態となり、これにより、基準電圧Ｖｓｓレベルの信号が当該段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力信号端子ＯＵＴから出力される。
【００７２】
タイミングｔ２後タイミングｔ３の直前に、ＴＦＴ３２はオフ状態となり、ＴＦＴ３０はオフ状態となるが、ノードＢがハイレベルであるためにＴＦＴ２９はオン状態を維持し、ノードＤがハイレベルのままであるため、ＴＦＴ２２はオン状態を維持する。すなわちノードＤは、次のタイミングｔ０で入力信号端子ＩＮに入力される入力信号がハイレベルになるまで、ハイレベルを維持し、ノードＡはこの間フローティング状態になることなく常に基準電圧Ｖｓｓになっている。このためタイミング２から次のタイミングｔ０までに、ハイレベルのクロック信号ＣＫ２（奇数段の場合、クロック信号ＣＫ１）が当該段ＲＳ（ｋ）のＴＦＴ２４に出力され、ＴＦＴ２４のゲート−ソース間の寄生容量によりノードＡの電位が上昇しようとしても、基準電圧Ｖｓｓにより相殺されるため、ＴＦＴ２４はオフ状態を維持することができ、ひいては出力信号がクロック信号ＣＫ２又はクロック信号ＣＫ１により振られることなく正常な波形を維持することができる。
【００７３】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、ハイレベルの出力信号の出力される段が順次次の段にシフトしていく。
【００７４】
また、ボトムゲートドライバ５の動作は、トップゲートドライバ４の動作とほぼ同じであるが、コントローラ３から入力されるクロック信号ＣＫ１，ＣＫ２のハイレベルが＋１０〔Ｖ〕であるため、各段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）のハイレベルはほぼ＋１０〔Ｖ〕であり、この際のノードＡのレベルは＋１８〜＋２０〔Ｖ〕程度である。ボトムゲートドライバ５のクロック信号ＣＫ１，ＣＫ２がハイレベルとなっている期間は、トップゲートドライバ４のクロック信号ＣＫ１，ＣＫ２がハイレベルとなっている期間より短い。
【００７５】
次に、撮像素子２を駆動して画像を撮影するための全体の動作について、図７（ａ）〜（ｉ）に示す模式図を参照して説明する。なお、以下の説明において、１Ｔの期間は、一水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子２に配置されているダブルゲートトランジスタ７のうち、最初の三行のみを考えることとする。
【００７６】
まず、タイミングＴ１からＴ２までの１Ｔの期間において、図７（ａ）に示すように、トップゲートドライバ４は、一行目のＴＧＬに＋２５〔Ｖ〕を印加し、二、三行目（他の全行）のＴＧＬに−１５〔Ｖ〕を印加する。即ち、トップゲートドライバ４の段ＲＳ（１）の出力信号端子ＯＵＴからハイレベルの出力信号が出力され、段ＲＳ（２），ＲＳ（３）の出力信号端子ＯＵＴからローレベルの出力信号が出力される。一方、ボトムゲートドライバ５は、すべてのＢＧＬに０〔Ｖ〕を印加する。即ち、ボトムゲートドライバ５のＲＳ（１）〜ＲＳ（３）の出力信号端子ＯＵＴからローレベルの出力信号が出力される。この期間において、一行目のダブルゲートトランジスタ７がリセット状態となり、二、三行目のダブルゲートトランジスタ７が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００７７】
次に、タイミングＴ２からＴ３までの１Ｔの期間において、図７（ｂ）に示すように、ハイレベルの出力信号がトップゲートドライバ４の段ＲＳ（２）にシフトして、トップゲートドライバ４は、二行目のＴＧＬに＋２５〔Ｖ〕を印加し、他のＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ５は、すべてのＢＧＬに０〔Ｖ〕を印加する。この期間において、一行目のダブルゲートトランジスタ７がフォトセンス状態となり、二行目のダブルゲートトランジスタ７がリセット状態となり、三行目のダブルゲートトランジスタ７が前の垂直期間での読み出し状態を終了した状態（フォトセンスに影響しない状態）となる。
【００７８】
次に、タイミングＴ３からＴ４までの１Ｔの期間において、図７（ｃ）に示すように、ハイレベルの出力信号がトップゲートドライバ４の段ＲＳ（３）にシフトして、トップゲートドライバ４は、三行目のＴＧＬに＋２５〔Ｖ〕を印加し、他のＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ５は、すべてのＢＧＬに０〔Ｖ〕を印加する。この期間において、一、二行目のダブルゲートトランジスタがフォトセンス状態となり、三行目のダブルゲートトランジスタ７がリセット状態となる。
【００７９】
次に、タイミングＴ４からＴ４．５までの０．５Ｔの期間において、図７（ｄ）に示すように、トップゲートドライバ４は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ５は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレインドライバ６は、すべてのＤＬに＋１０〔Ｖ〕を印加する。この期間において、すべての行のダブルゲートトランジスタ７がフォトセンス状態となる。
【００８０】
次に、タイミングＴ４．５からＴ５までの０．５Ｔの期間において、図７（ｅ）に示すように、トップゲートドライバ４は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ５は、一行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。即ち、ボトムゲートドライバ５の段ＲＳ（１）の出力信号端子ＯＵＴからハイレベルの出力信号が出力され、段ＲＳ（２），ＲＳ（３）の出力信号端子ＯＵＴからローレベルの出力信号が出力される。この期間において、一行目のダブルゲートトランジスタ７が第一または第二の読み出し状態となり、二、三行目のダブルゲートトランジスタ７がフォトセンス状態のままとなる。
【００８１】
ここで、一行目のダブルゲートトランジスタ７では、フォトセンス状態となっていたタイミングＴ２からＴ４．５までの期間で十分な光が半導体層１０に照射されていると、第二の読み出し状態となって半導体層１０内にｎチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ２からＴ４．５までの期間で十分な光が半導体層１０に照射されていないと、第一の読み出し状態となって半導体層１０内のｎチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ６は、タイミングＴ４．５からＴ５までの期間で各ＤＬ上の電位を読み出し、一行目のダブルゲートトランジスタ７が検出した画像データＤＡＴＡとしてコントローラ３に供給する。
【００８２】
次に、タイミングＴ５からＴ５．５までの０．５Ｔの期間において、図７（ｆ）に示すように、トップゲートドライバ４は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ５は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレインドライバ６は、すべてのＤＬに＋１０〔Ｖ〕を印加する。この期間において、一行目のダブルゲートトランジスタ７が読み出しを終了した状態となり、二、三行目のダブルゲートトランジスタ７がフォトセンス状態となる。なお、タイミングＴ５からＴ５．５の間では、ボトムゲートドライバ５の段ＲＳ（１）のハイレベルの出力信号が段ＲＳ（２）に入力されるが、段ＲＳ（２）に入力されるクロック信号がハイレベルになっていないため、段ＲＳ（２）から出力信号が出力されていないから、二行目のＢＧＬが０〔Ｖ〕に印加されている。
【００８３】
次に、タイミングＴ５．５からＴ６までの０．５Ｔの期間において、図７（ｇ）に示すように、トップゲートドライバ４は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ハイレベルの出力信号がボトムゲートドライバ５の段ＲＳ（２）にシフトして、ボトムゲートドライバ５は、二行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。この期間において、一行目のダブルゲートトランジスタ７が読み出しを終了した状態となり、二行目のダブルゲートトランジスタ７が第一または第二の読み出し状態となり、三行目のダブルゲートトランジスタ７がフォトセンス状態となる。
【００８４】
ここで、二行目のダブルゲートトランジスタ７では、フォトセンス状態となっていたタイミングＴ３からＴ５．５までの期間で十分な光が半導体層１０に照射されていると、第二の読み出し状態となって半導体層１０内にｎチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ３からＴ５．５までの期間で十分な光が半導体層１０に照射されていないと、第一の読み出し状態となって半導体層１０内のｎチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ６は、タイミングＴ５．５からＴ６までの期間で各ＤＬ上の電位を読み出し、二行目のダブルゲートトランジスタ７が検出した画像データＤＡＴＡとしてコントローラ３に供給する。
【００８５】
次に、タイミングＴ６からＴ６．５までの０．５Ｔの期間において、図７（ｈ）に示すように、トップゲートドライバ４は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ボトムゲートドライバ５は、すべてのＢＧＬに０〔Ｖ〕を印加する。また、ドレインドライバ６は、すべてのＤＬに＋１０〔Ｖ〕を印加する。この期間において、一、二行目のダブルゲートトランジスタ７が読み出しを終了した状態となり、三行目のダブルゲートトランジスタ７がフォトセンス状態となる。
【００８６】
次に、タイミングＴ６．５からＴ７までの０．５Ｔの期間において、図７（ｉ）に示すように、トップゲートドライバ４は、すべてのＴＧＬに−１５〔Ｖ〕を印加する。一方、ハイレベルの出力信号がボトムゲートドライバ５の段ＲＳ（３）にシフトして、ボトムゲートドライバ５は、三行目のＢＧＬに＋１０〔Ｖ〕を印加し、他のＢＧＬに０〔Ｖ〕を印加する。この期間において、一、二行目のダブルゲートトランジスタ７が読み出しを終了した状態となり、三行目のダブルゲートトランジスタ７が第一または第二の読み出し状態となる。
【００８７】
ここで、三行目のダブルゲートトランジスタ７では、フォトセンス状態となっていたタイミングＴ４からＴ６．５までの期間で十分な光が半導体層１０に照射されていると、第二の読み出し状態となって半導体層１０内にｎチャネルが形成されるため、対応するＤＬ上の電荷がディスチャージされる。一方、タイミングＴ４からＴ６．５までの期間で十分な光が半導体層１０に照射されていないと、第一の読み出し状態となって半導体層１０内のｎチャネルがピンチオフされるため、対応するＤＬ上の電荷はディスチャージされない。ドレインドライバ６は、タイミングＴ６．５からＴ７までの期間で各ＤＬ上の電位を読み出し、三行目のダブルゲートトランジスタ７が検出した画像データＤＡＴＡとしてコントローラ３に供給する。
【００８８】
こうしてドレインドライバ６から行毎に供給された画像データＤＡＴＡに対して、コントローラ３が所定の処理を行うことで、撮像対象物の画像データが生成される。
【００８９】
次に、本実施形態の効果について説明する。本実施形態のトップゲートドライバ４又はボトムゲートドライバ５の段ＲＳ（ｋ）は、図８に示すような段にＴＦＴ２７〜ＴＦＴ３２を加えた構成となっている。即ち、図８に示すような段では、ＴＦＴ２２のゲート電極にリセット信号入力端子が直接接続されているのに対して、本実施形態の段ＲＳ（ｋ）では、ＴＦＴ２２のゲート電極とリセット信号入力端子ＲＳＴや入力信号端子ＩＮとの間にＴＦＴ２７〜ＴＦＴ３２が介在している。
【００９０】
そして、図８に示すような段では、リセット信号がハイレベルとなることによってＴＦＴ２２がオン状態となり、ノードＡの電位が基準電圧Ｖｓｓになる。その後リセット信号がローレベルになるとＴＦＴ２２がオフ状態となり、リセット信号が次にハイレベルにならない限りＴＦＴ２２はオフ状態を維持している。従って、リセット信号がローレベルになってから次にハイレベルになるまでの間は、ノードＡの配線はフローティング状態となっている。この間に、クロック信号入力端子に入力されるクロック信号がハイレベルになると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて配線Ａの電位が上昇すると、ＴＦＴ２４のソース、ドレイン電極間に漏れ電流が流れる。従って、図９に示すように、ｔ３〜ｔ４、ｔ５〜ｔ６等において、他の段の駆動時にハイレベルのクロック信号に振られて当該段のＴＦＴ２４の誤動作を引き起こす。そのため、図８に示すような段から構成される駆動ドライバや、この駆動ドライバを備える撮像装置は、誤動作を起こすことがある。
【００９１】
それに対して本実施形態では、リセット信号がハイレベルになることによってＴＦＴ２２がオン状態となり、ノードＡが基準電圧Ｖｓｓになる。その後リセット信号がローレベルになっても、段ＲＳ（ｋ）にＴＦＴ２７〜ＴＦＴ３２が設けられているため、ＴＦＴ２２はオン状態を維持する。その後、入力信号がハイレベルになるとＴＦＴ２２がオフ状態となり、入力信号がローレベルになってもＴＦＴ２２はオフ状態を維持する。ここで、リセット信号がハイレベルになってから入力信号がハイレベルになるまでの間（即ち、ｔ３からｔ０の間）に、クロック信号がハイレベルになると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされる。しかし、この間はＴＦＴ２２がオン状態を維持しているため、寄生容量がチャージアップされても、電荷がＴＦＴ２２によって排出され、ノードＡの電位が上昇しない。従って、本実施の形態では、クロック信号のハイレベルによってＴＦＴ２４から漏れ電流が流れてしまうこともなく、出力信号端子ＯＵＴのレベルが微弱ながら上昇してしまうこともない。故に、トップゲートドライバ４及びボトムゲートドライバ５の消費電力の浪費を抑えられるとともに、トップゲートドライバ４及びボトムゲートドライバ５の出力信号が確実にシフトしていく。
【００９２】
また、ノードＡがハイレベルの際にＴＦＴ２４に入力されるクロック信号がハイレベルになると、ノードＡの電位が上昇し、出力信号端子ＯＵＴからハイレベルの出力信号（ｋ）が出力される。ここで、ノードＡにはＴＦＴ２１〜２４以外の抵抗やコンデンサ等の素子が接続されていないために、ノードＡは確実にゲート飽和電圧まで上昇する。従って、出力信号端子ＯＵＴから出力されるハイレベルの出力信号（ｋ）の低下を招かない。そのため、本実施形態におけるトップゲートドライバ４及びボトムゲートドライバ５の出力信号が確実にシフトしていく。故に、トップゲートドライバ４及びボトムゲートドライバ５の動作の安定性が良い。
【００９３】
また、トップゲートドライバ４及びボトムゲートドライバ５では、各段ＲＳ（ｋ）からハイレベルのクロック信号ＣＫ１，ＣＫ２が、ほぼそのままレベルでその段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。このため、各段ＲＳ（ｋ）にバッファ等を設けなくても、出力信号ｏｕｔ（ｋ）のレベルを減衰させることなく、順次シフトしていくことができる。
【００９４】
〔第二の実施の形態〕
次に、第二の実施の形態としての撮像装置について説明する。第二の実施の形態の撮像装置の構成は、上記第一の実施の形態の撮像装置１とほぼ同じである。但し、第二の実施の形態では、トップゲートドライバ４及びボトムゲートドライバ５の各段の構成が上記第一の実施の形態のものと異なる。
【００９５】
図１０は、第二の実施の形態におけるトップゲートドライバ４又はボトムゲートドライバ５の各段ＲＳ（１）〜ＲＳ（ｎ）の回路構成を示す図である。図１０に示すように、各段は基本構成としてＴＦＴ２１〜ＴＦＴ２６と、付加構成としてＴＦＴ３３，３４とを備えている。ＴＦＴ２１〜２６と同様に、ＴＦＴ３３，３４はｎチャネルＭＯＳ型の電界効果トランジスタである。
【００９６】
ＴＦＴ２１〜ＴＦＴ２６の接続構成は、上記第一の実施の形態とほぼ同様である。但し、上記第一の実施の形態では、ＴＦＴ２２のゲート電極がＴＦＴ２９のソース電極及びＴＦＴ２８のドレイン電極に接続されているのに対して、第二の実施の形態では、ＴＦＴ２２のゲート電極はＴＦＴ３３のソース電極及びＴＦＴ３４のドレイン電極に接続されている。ＴＦＴ２２のゲート電極、ＴＦＴ３３のソース電極及びＴＦＴ３４のドレイン電極に接続される配線では、ＴＦＴ２２，３３，３４との間でそれぞれ寄生容量が生じ、この配線自体には任意の点であるノードＦが位置する。
【００９７】
また、ＴＦＴ３３のドレイン電極及びゲート電極は、リセット信号入力端子ＲＳＴに接続されている。また、ＴＦＴ３４のゲート電極は、入力信号端子ＩＮに接続されており、ＴＦＴ３４のソース電極は基準電圧印加端子ＳＳに接続されている。
【００９８】
そして、ＴＦＴ２１及びＴＦＴ２３〜ＴＦＴ２６は上記第一の実施の形態と同様の機能を有する。
ＴＦＴ２２は、ノードＦがハイレベルの場合にオン状態となり、ノードＡの電位を基準電圧Ｖｓｓにするとともに、その電位状態を維持するようになっている。一方、ノードＦがローレベルの場合にＴＦＴ２２がオフ状態となり、ＴＦＴ２１及びＴＦＴ２２がともにオフ状態の期間ノードＡの配線がフローティング状態になり、ノードＡの電位が変動可能な状態になる。
【００９９】
ＴＦＴ３３のドレイン電極及びゲート電極には、リセット信号が入力されている。なお、最終段ＲＳ（ｎ）以外の段ＲＳ（ｋ）の場合、リセット信号は後段ＲＳ（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）であり、最終段ＲＳ（ｎ）の場合、リセット信号はコントローラ３から出力されるリセット信号Ｖｒｓｔである。
【０１００】
そして、ハイレベルのリセット信号（即ち、出力信号ｏｕｔ（ｋ＋１））がＴＦＴ３３のゲート電極に入力された場合、ＴＦＴ３３はオン状態となり、ドレイン電極からソース電極に電流が流れるようになる。従って、オン状態のＴＦＴ３３は、ハイレベルのリセット信号をソース電極から出力するようになっている。ここで、ＴＦＴ３４がオフ状態である場合、ＴＦＴ３３から出力されたハイレベルのリセット信号によってノードＦがハイレベルになる。ＴＦＴ３４のオン・オフは入力信号によって制御される。即ち、ローレベルの入力信号（即ち、出力信号ｏｕｔ（ｋ−１））がＴＦＴ３４のゲート電極に入力されている場合に、ＴＦＴ３４はオフ状態となる。オフ状態のＴＦＴ３４は、ノードＦの配線に電荷を蓄積可能な状態にするようになっている。一方、ハイレベルの入力信号がＴＦＴ３４のゲート電極に入力されている場合に、ＴＦＴ３４はオン状態となる。オン状態のＴＦＴ３４は、ノードＦの電位を基準電圧Ｖｓｓにするようになっている。
【０１０１】
以下、第二の実施の形態の撮像装置の動作を説明する。なお、第一の実施の形態における撮像装置１の動作と第二の実施の形態における撮像装置の動作との違いは、トップゲートドライバ４及びボトムゲートドライバ５の動作のみであり、第二の実施の形態のトップゲートドライバ４の動作について図１１を参照して説明する。なお、以下の説明では、トップゲートドライバ４の最終段ＲＳ（ｎ）以外の偶数番目の段を例として説明するが、その他の各段及びボトムゲートドライバ５の各段の動作は、トップゲートドライバ４の偶数番目の段とほぼ同様であるため、詳細な説明を省略する。
【０１０２】
図１１に示すように、タイミングｔ０になると、入力信号端子ＩＮに入力される入力信号（即ち、前段ＲＳ（ｋ−１）の出力信号ｏｕｔ（ｋ−１））がハイレベルとなり、ＴＦＴ３４がオン状態となる。ＴＦＴ３４がオン状態になることによって、ノードＦが基準電圧Ｖｓｓになり、ＴＦＴ２２がオフ状態になる。また、タイミングｔ０では、ＴＦＴ２１がオン状態となり、ＴＦＴ２１のドレイン電極に入力されたハイレベルの入力信号がソース電極に出力される。ＴＦＴ２２がオフ状態となっているため、ハイレベルの入力信号によって、ノードＡの電位が上昇し、ＴＦＴ２３，２４はオン状態となり、ＴＦＴ２５はオフ状態となる。
【０１０３】
タイミングｔ０後タイミングｔ１の直前に、入力信号がローレベルとなり、ＴＦＴ２１，３４がオフ状態となる。この際にノードＦが基準電圧Ｖｓｓのため、入力信号がローレベルになっても、ＴＦＴ２２がオフ状態を維持し、ノードＡに電荷が蓄積されている状態は維持される。
【０１０４】
次に、タイミングｔ１でクロック信号ＣＫ２がハイレベルになる。すると、ＴＦＴ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によってノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、ＴＦＴ２４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ（ｋ）の出力信号端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ２のレベルとほぼ同電位の＋２５〔Ｖ〕となり、ハイレベルである。
【０１０５】
次に、タイミングｔ１後タイミングｔ２の直前に、クロック信号ＣＫ２がローレベルになる。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５〔Ｖ〕となる。また、ＴＦＴ２４の寄生容量へチャージされた電荷が放出され、ノードＡの電位が低下する。
【０１０６】
次に、タイミングｔ２になると、リセット信号入力端子ＲＳＴに入力されているリセット信号（即ち、後段ＲＳ（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１））がハイレベルになる。これにより、ＴＦＴ３３がオン状態になる。ＴＦＴ３３がオン状態となることによって、ＴＦＴ３３のドレイン電極に入力されたハイレベルのリセット信号が、ソース電極に出力され、ソース電極に出力されたハイレベルのリセット信号によってノードＦに電荷が蓄積されて、ノードＦの電位がハイレベルになる。ノードＦに電荷が蓄積されることによって、ＴＦＴ２２がオン状態になる。ＴＦＴ２２がオン状態となることによって、ノードＡが基準電圧Ｖｓｓになり、これにより、ＴＦＴ２３，２４がオフ状態となる。ＴＦＴ２４がオフ状態となることによって、ドレイン電極に入力されたクロック信号ＣＫ２の出力を遮断する。ＴＦＴ２３がオフ状態となることによって、ＴＦＴ２６のソース電極に定電圧Ｖｄｄレベルの信号が出力され、ノードＥがハイレベルになり、ＴＦＴ２５がオン状態となり、これにより、基準電圧Ｖｓｓレベルの信号が当該段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力信号端子ＯＵＴから出力される。
【０１０７】
タイミングｔ２後タイミングｔ３の直前に、リセット信号がローレベルになることによって、ＴＦＴ３３がオフ状態になる。この際、ＴＦＴ３４がオフ状態であるため、ノードＦに電荷が蓄積された状態が維持され、ノードＦがハイレベルを維持する。これにより、ＴＦＴ２２がオン状態を維持する。そして、ＴＦＴ２２は、次に入力信号がハイレベルになるまで、オフ状態を維持する。
【０１０８】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、ハイレベルの出力信号の出力される段が順次次の段にシフトしていく。
【０１０９】
以上のように、第二の実施の形態でも、第一の実施の形態と同様に、ハイレベルのリセット信号が入力されてからハイレベルの入力信号が入力されるまでの間、ノードＦの電位はハイレベル状態を維持しており、これにより、ＴＦＴ２２はオン状態を維持するようになっている。一方、ハイレベルの入力信号が入力されてからハイレベルのリセット信号が入力されるまでの間、ノードＦはローレベルを維持しており、ＴＦＴ２２はオフ状態を維持するようになっている。従って、ハイレベルのリセット信号が入力されてからハイレベルの入力信号が入力されるまでの間、ハイレベルのクロック信号がＴＦＴ２４に入力されても、ノードＡの電位が上昇しない。従って、第二の実施の形態でも、クロック信号のハイレベルによってＴＦＴ２４から漏れ電流が流れてしまうことが抑制され、出力信号端子ＯＵＴのレベルが微弱ながら上昇してしまうこともない。
【０１１０】
〔第三の実施の形態〕
次に、第三の実施の形態としての撮像装置について説明する。第三の実施の形態の撮像装置の構成は、上記第一の実施の形態の撮像装置１とほぼ同じである。但し、第三の実施の形態では、トップゲートドライバ４及びボトムゲートドライバ５の各段の構成が上記第一の実施の形態のものと異なる。
【０１１１】
図１２は、トップゲートドライバ４又はボトムゲートドライバ５の各段ＲＳ（１）〜ＲＳ（ｎ）の回路構成を示す図である。図１２に示すように、各段は基本構成としてＴＦＴ４１〜ＴＦＴ４６と、付加構成としてコンデンサ（容量）４７とを備えている。ＴＦＴ４１は第一の実施の形態におけるＴＦＴ２１に対応し、ＴＦＴ４２はＴＦＴ２２に対応し、ＴＦＴ４３はＴＦＴ２３に対応し、ＴＦＴ４４はＴＦＴ２４に対応し、ＴＦＴ４５はＴＦＴ２５に対応し、ＴＦＴ４６はＴＦＴ２６に対応する。そして、上記ＴＦＴ２１〜２６と同様に、ＴＦＴ４１〜４６はｎチャネルＭＯＳ型の電界効果トランジスタである。
【０１１２】
ＴＦＴ４１〜ＴＦＴ４６の接続構成は、上記第一の実施の形態とほぼ同様である。但し、上記第一の実施の形態では、ＴＦＴ２２のゲート電極がＴＦＴ２９のソース電極及びＴＦＴ２８のドレイン電極に接続されているのに対して、第三の実施の形態では、ＴＦＴ４２のゲート電極はリセット信号入力端子ＲＳＴに接続されている。また、コンデンサ４７の一方の極が出力信号端子ＯＵＴに接続されており、他方の極がＴＦＴ４１のソース電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極及びＴＦＴ４４のゲート電極に接続されている配線と接続されている。
【０１１３】
ＴＦＴ４１及びＴＦＴ４３〜ＴＦＴ４６の機能は、それぞれ、ＴＦＴ２１及びＴＦＴ２３〜ＴＦＴ２６の機能と同様である。
また、ＴＦＴ４２のゲート電極に入力しているリセット信号がハイレベルになった場合に、ＴＦＴ４２はオン状態となり、ノードＡの電位を基準電圧Ｖｓｓにするようになっている。一方、ＴＦＴ４２のゲート電極に入力しているリセット信号がローレベルになった場合に、ＴＦＴ４２はオフ状態となり、ノードＡがフローティング状態になってしまう。
ここで、図１２のノードＡがフローティング状態の時、ノードＡが一端となるクロック信号電位側の容量Ｃｐ１は、ノードＡとクロック信号ＣＫ１又はクロック信号ＣＫ２の配線との間の寄生容量及びノードＡとＴＦＴ４４との間の寄生容量の和となる。また、ノードＡがフローティング状態の時、ノードＡが一端となる基準電圧Ｖｓｓ側の容量Ｃｐ２は、ノードＡと基準電圧Ｖｓｓの配線との間の寄生容量及びノードＡとＴＦＴ４１、ＴＦＴ４２、ＴＦＴ４３のそれぞれとの間の寄生容量及びコンデンサ４７の容量の和となる。そして、ノードＡが一端となる定電圧Ｖｄｄ側の容量Ｃｐ３は、ノードＡと定電圧Ｖｄｄの配線との間の寄生容量となる。したがって、ノードＡがフローティング状態でＴＦＴ４４にハイレベルのクロック信号ＣＫ１又はクロック信号ＣＫ２が入力されるときのノードＡの電位Ｖｆは下記式（１）に表すことができる。
Ｖｆ＝{Ｃａ×Ｖｄｄ＋(Ｃｂ＋Ｃｃ)×Ｖｓｓ｝／(Ｃａ＋Ｃｂ＋Ｃｃ)  …（１）
すなわち、本実施形態のＴＦＴ４１〜ＴＦＴ４６のそれぞれの設定を比較例となる図８のＴＦＴ２１〜４６のそれぞれの設定と等しくすると、本実施の形態の値Ｃｂは、図８におけるノードＡがフローティング状態の時にノードＡが一端となる基準電圧Ｖｓｓ側の容量と比べて、コンデンサ４７の容量の分だけ大きい。したがって、フローティング時にハイレベルのクロック信号ＣＫにより振られるノードＡの電圧Ｖｆを低くすることができる。
【０１１４】
以下、第三の実施の形態に係る撮像装置の動作を説明する。なお、第一の実施の形態における撮像装置１の動作と第三の実施の形態における撮像装置の動作との違いは、トップゲートドライバ４及びボトムゲートドライバ５の動作のみであり、第三の実施の形態のトップゲートドライバ４又はボトムゲートドライバ５の動作について図１３を参照して説明する。また、以下の説明では、トップゲートドライバ４の最終段ＲＳ（ｎ）以外の偶数番目の段を例として説明するが、トップゲートドライバ４の他の段や、ボトムゲートドライバ５の各段の動作は、トップゲートドライバ４の最終段ＲＳ（ｎ）以外の偶数番目の段の動作とほぼ同様であるため、その詳細な説明を省略する。
【０１１５】
タイミングｔ０になると、入力信号端子ＩＮに入力されている入力信号（前段ＲＳ（ｋ−１）の出力信号ｏｕｔ（ｋ−１））がハイレベルになり、ＴＦＴ４１がオン状態となる。ＴＦＴ４１がオン状態となることによって、ＴＦＴ４１のドレイン電極に入力されたハイレベルの入力信号がソース電極に出力される。この際には、リセット信号入力端子ＲＳＴに入力されているリセット信号（後段ＲＳ（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１））がローレベルであるため、ＴＦＴ４２はオフ状態である。従って、タイミングｔ０では、ＴＦＴ４１のソース電極から出力されたハイレベルの入力信号によって、ノードＡの電位が上昇する。ノードＡの電位が上昇することによって、ＴＦＴ４３，４４がオン状態となる。ＴＦＴ４３がオン状態になることによって、ノードＥの電位が基準電圧Ｖｓｓになり、ＴＦＴ４５がオフ状態となる。このようにＴＦＴ４４がオン状態であり、かつ、ＴＦＴ４５がオフ状態であるため、ＴＦＴ４４のドレイン電極に入力されるローレベルのクロック信号が、当該段ＲＳ（ｋ）の出力信号（ｋ）として出力信号端子ＯＵＴから出力される。
【０１１６】
タイミングｔ０後タイミングｔ１の前に、入力信号がローレベルとなり、ＴＦＴ４１がオフ状態となる。この際も、リセット信号がローレベルであるため、ＴＦＴ４２はオフ状態であり、ノードＡの配線に電荷が蓄積されている。
【０１１７】
次に、タイミングｔ１でクロック信号ＣＫ２がハイレベルになる。すると、ＴＦＴ４４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされ、ブートストラップ効果によってノードＡの電位がさらに上昇する。そして、ノードＡの電位がＴＦＴ４４のゲート飽和電圧に達すると、ＴＦＴ４４のドレイン電極とソース電極との間に流れる電流が飽和する。これにより、当該段ＲＳ（ｋ）の出力信号端子ＯＵＴから出力される出力信号ｏｕｔ（ｋ）は、クロック信号ＣＫ２のレベルとほぼ同電位の＋２５〔Ｖ〕となり、ハイレベルである。また、出力信号端子ＯＵＴからハイレベルの出力信号（ｋ）が出力されている場合には、コンデンサ４７の出力信号端子ＯＵＴ側となる一方の極の電位は、クロック信号ＣＫ２のレベル（＋２５〔Ｖ〕）と同じであり、コンデンサ４７のノードＡの配線側となる他方の極の電位は、ノードＡの電位と同じである。
【０１１８】
次に、タイミングｔ１後タイミングｔ２の直前に、クロック信号ＣＫ２がローレベルになる。これにより、出力信号ｏｕｔ（ｋ）のレベルもほぼ−１５〔Ｖ〕となる。また、ＴＦＴ４４の寄生容量へチャージされた電荷が放出され、ノードＡの電位が低下する。
【０１１９】
次に、タイミングｔ２になると、リセット信号入力端子ＲＳＴに入力されているリセット信号がハイレベルにり、これにより、ＴＦＴ４２がオン状態になる。ＴＦＴ４２がオン状態となることによって、ノードＡの電位が基準電圧Ｖｓｓになり、これにより、ＴＦＴ４３，４４がオフ状態となる。ＴＦＴ４４がオフ状態となることによって、ドレイン電極に入力されたクロック信号ＣＫ２の出力を遮断する。ＴＦＴ４３がオン状態となることによって、ＴＦＴ４６のソース電極に定電圧Ｖｄｄレベルの信号が出力され、ノードＥの電位が上昇する。ノードＥの電位が上昇することによって、ＴＦＴ４５がオン状態となり、これにより、基準電圧Ｖｓｓレベルの信号が当該段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力信号端子ＯＵＴから出力される。また、ＴＦＴ４５がオン状態であるため、コンデンサ４７の出力信号端子ＯＵＴ側となる一方の極の電位は、基準電圧Ｖｓｓのレベル（−１５〔Ｖ〕）と同じである。
【０１２０】
タイミングｔ２後タイミングｔ３の直前に、リセット信号がローレベルになることによって、ＴＦＴ４２がオフ状態になる。これにより、ＴＦＴ４２はオフ状態であり、ノードＡの配線がフローティング状態となる。
【０１２１】
このような動作を奇数段、偶数段共に順次繰り返していくことにより、ハイレベルの出力信号の出力される段が順次次の段にシフトしていく。
【０１２２】
次に、第三の実施の形態の効果について説明する。図１４は、比較例として、トップゲートドライバ又はボトムゲートドライバの一段分の構成を示す回路図である。即ち、比較例の各段は、第三の実施の形態における各段ＲＳ（ｋ）のコンデンサ４７の代わりに、コンデンサ４８が設けられている。このコンデンサ４８の一方の極は、ＴＦＴ４１のソース電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極及びＴＦＴ４４のゲート電極に接続されている。コンデンサ４８の他方の極は、基準電圧印加端子ＳＳに接続されている。
【０１２３】
図１４に示すような段では、コンデンサ４８の他方の電極が基準電圧印加端子ＳＳに接続されているため、このコンデンサ４８は常時ノードＡの配線を一方の極とした容量に蓄積される電荷の量を調整して、ノードＡの電位を安定させる機能を有する。そのため、クロック信号がハイレベルになっても（図１３のｔ３〜ｔ４、ｔ５〜ｔ６に対応）、コンデンサ４８がノードＡの電位の上昇を抑えるが、ノードＡの配線を一方の極とした容量に電荷が蓄積された直後にクロック信号がハイレベルになったときでも（図１３のｔ１〜ｔ２に対応）、コンデンサ４８がノードＡの電位の上昇を抑えてしまう。従って、ｔ１〜ｔ２の間において、当該段の出力信号端子ＯＵＴからの出力信号のレベルが、クロック信号のハイレベルより低いレベルとなってしまい、トップゲートドライバ又はボトムゲートドライバの出力信号が完全にシフトしない場合がある。
【０１２４】
それに対して第三の実施の形態では、ＴＦＴ４４がオン状態となっている間（入力信号がハイレベルになってからリセット信号がハイレベルになるまでの間、即ち、ｔ０〜ｔ２の間）、ＴＦＴ４５がオフ状態となっているため、コンデンサ４７の出力信号端子ＯＵＴ側となる一方の極の電位が、クロック信号のレベルとほぼ同じとなっている。そのため、ＴＦＴ４４がオン状態となっている間、コンデンサ４７はノードＡの電位を安定するように作用しない。従って、第三の実施の形態では、ｔ１〜ｔ２の間において、当該段ＲＳ（ｋ）の出力信号端子ＯＵＴからの出力信号のレベルが、クロック信号のハイレベルとほぼ同レベルになる。即ち、第三の実施の形態における各段ＲＳ（ｋ）の出力信号（ｋ）のハイレベルは、図１４に示す段の出力信号のハイレベルより高いものとなり、第三の実施の形態におけるトップゲートドライバ４及びボトムゲートドライバ５の出力信号が確実にシフトしていく。
【０１２５】
また、第三の実施の形態では、ＴＦＴ４４がオフ状態となっている間（リセット信号がハイレベルになってから入力信号がハイレベルになるまでの間、即ち、ｔ２〜ｔ０の間）、ＴＦＴ４５がオン状態となっているため、コンデンサ４７の一方の極の電位が、基準電圧Ｖｓｓのレベルとほぼ同じとなっている。そのため、ＴＦＴ４４がオフ状態となっている間、コンデンサ４７はノードＡの配線を一方の極とした容量に蓄積される電荷の量を調整して、ノードＡの電位を安定させるように作用する。従って、ｔ２〜ｔ０の間において、クロック信号がハイレベルになってもコンデンサ４７がノードＡの電位の上昇を抑え、これにより、ＴＦＴ４４から漏れ電流が流れてしまうこともなく、出力信号端子ＯＵＴのレベルが微弱ながら上昇してしまうこともない。故に、トップゲートドライバ４及びボトムゲートドライバ５の消費電力の浪費を抑えられるとともに、トップゲートドライバ４及びボトムゲートドライバ５の出力信号が確実にシフトしていく。
【０１２６】
〔第四の実施の形態〕
次に、第四の実施の形態としての撮像装置について説明する。第四の実施の形態の撮像装置に備えられるトップゲートドライバ４又はボトムゲートドライバ５の各段は、図１５に示すように、第三の実施の形態における各段の構成に加えて、コンデンサ４８を備えている。このコンデンサ４８の一方の極は、基準電圧印加端子ＳＳに接続されている。一方、コンデンサ４８の他方の極は、ＴＦＴ４１のソース電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極、ＴＦＴ４４のゲート電極及びコンデンサ４７の他方の極に接続されている。コンデンサ４８の一方の極が一定電位の基準電圧印加端子ＳＳに接続されているため、このコンデンサ４８はノードＡの配線を一方の極とした容量に蓄積される電荷の量を調整して、容量Ａの電位を安定させるように作用する。また、コンデンサ４７が設けられているため、第三の実施の形態と同様の効果を奏する。
【０１２７】
〔第五の実施の形態〕
次に、第五の実施の形態としての撮像装置について説明する。第五の実施の形態の撮像装置のに備えられるトップゲートドライバ４又はボトムゲートドライバ５の各段は、図１６に示すように、第三の実施の形態における各段の構成に加えて、コンデンサ４９を備えている。このコンデンサ４９の一方の極は、定電圧印加端子ＤＤに接続されている。一方、コンデンサ４９の他方の極は、ＴＦＴ４１のソース電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極、ＴＦＴ４４のゲート電極及びコンデンサ４７の他方の極に接続されている。コンデンサ４９の一方の電極が一定電位の定電圧印加端子ＤＤに接続されているため、このコンデンサ４９はノードＡの配線を一方の極とした容量に蓄積される電荷の量を調整して、容量Ａの電位を安定させるように作用する。また、コンデンサ４７が設けられているため、第三の実施の形態と同様の効果を奏する。
【０１２８】
〔第六の実施の形態〕
次に、第六の実施の形態としての撮像装置について説明する。第六の実施の形態の撮像装置に備えられるトップゲートドライバ４又はボトムゲートドライバ５の各段は、図１７に示すように、第三の実施の形態における各段の構成に加えて、コンデンサ５０を備えている。このコンデンサ５０の一方の極は、接地されている。一方、コンデンサ５０の他方の極は、ＴＦＴ４１のソース電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極、ＴＦＴ４４のゲート電極及びコンデンサ４７の他方の極に接続されている。コンデンサ５０の他方の電極が接地されて、一定電位となっているため、このコンデンサ５０は、ノードＡの配線を一方の極とした容量に蓄積される電荷の量を調整して、ノードＡの電位を安定させるように作用する。また、コンデンサ４７が設けられているため、第三の実施の形態と同様の効果を奏する。
【０１２９】
〔第七の実施の形態〕
次に、第七の実施の形態としての撮像装置について説明する。第七の実施の形態の撮像装置に備えられるトップゲートドライバ４又はボトムゲートドライバ５の各段は、図１８に示すように、第四の実施の形態における各段（図１５）の構成に加えて、コンデンサ４９を備えている。コンデンサ４９の一方の極は、定電圧印加端子ＤＤに接続されている。一方、コンデンサ４９の他方の極は、ＴＦＴ４１のソース電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極、ＴＦＴ４４のゲート電極及びコンデンサ４７の他方の極に接続されている。
【０１３０】
〔第八の実施の形態〕
次に、第八の実施の形態としての撮像装置について説明する。第八の実施の形態の撮像装置に備えられるトップゲートドライバ４又はボトムゲートドライバ５の各段は、図１９に示すように、第四の実施の形態における各段（図１５）の構成に加えて、コンデンサ５０を備えている。コンデンサ５０の一方の極は、接地されている。一方、コンデンサ５０の他方の極は、ＴＦＴ４１のソース電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極、ＴＦＴ４４のゲート電極、コンデンサ４７の他方の極及びコンデンサ４８の他方の極に接続されている。
【０１３１】
〔第九の実施の形態〕
次に、第九の実施の形態としての撮像装置について説明する。第九の実施の形態の撮像装置に備えられるトップゲートドライバ４又はボトムゲートドライバ５の各段は、図２０に示すように、第五の実施の形態における各段の構成（図１６）に加えて、コンデンサ５０を備えている。コンデンサ５０の一方の極は、接地されている。一方、コンデンサ５０の他方の極は、ＴＦＴ４１のソース電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極、ＴＦＴ４４のゲート電極、コンデンサ４７の他方の極及びコンデンサ４９の他方の極に接続されている。
【０１３２】
〔第十の実施の形態〕
次に、第十の実施の形態としての撮像装置について説明する。第十の実施の形態の撮像装置に備えられるトップゲートドライバ４又はボトムゲートドライバ５の各段は、図２１に示すように、第七の実施の形態における各段の構成（図１８）に加えて、コンデンサ５０を備えている。コンデンサ５０の一方の極は、接地されている。一方、コンデンサ５０の他方の極は、ＴＦＴ４１のソース電極、ＴＦＴ４２のドレイン電極、ＴＦＴ４３のゲート電極、ＴＦＴ４４のゲート電極、コンデンサ４７の他方の極、コンデンサ４８の他方の極及びコンデンサ４９の他方の極に接続されている。
【０１３３】
以上の第四〜第十の実施の形態における撮像装置は、トップゲートドライバ４及びボトムゲートドライバ５の各段以外の構成については、上記第三の実施の形態における撮像装置と同様である。
【０１３４】
なお、本発明は、上記各実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。例えば、上記各実施の形態では、本発明に係る電子装置を撮像装置に適用していたが、表示装置に適用しても良い。例えば、本発明に係る電子装置を液晶表示装置に適用した場合、図２２に示すように、液晶表示装置６０は、画像を表示するための液晶表示素子６１と、液晶表示素子６１を駆動するためのゲートドライバ６２及びドレインドライバ６３と、液晶表示装置６０の全体を制御するコントローラ６４等とを備えている。
【０１３５】
液晶表示素子６１は、アレイ基板と、アレイ基板上にマトリックス上に配置された画素電極と、各画素電極に対応してアレイ基板上にマトリックス上に配置されたＴＦＴ６５，６５，…と、アレイ基板に対向配置される対向基板と、アレイ基板と対向基板との間に封入された液晶層と、アレイ基板に対向する側の対向基板の面に設けられた共通電極等とを備える。各ＴＦＴ６５のゲート電極はゲートライン（以下、ｇｌという。）に接続されており、ドレイン電極はドレインライン（ｄｌという。）に接続されており、ソース電極は画素電極に接続されている。共通電極には、基準電圧が印加されている。そして、各画素電極と、共通電極との間に画素容量６６が形成されることになる。各ＴＦＴ６５は、対応する画素容量に電荷を蓄積するためのスイッチング素子として用いられる。画素容量６６，６６，…のうち電荷が蓄積された画素容量６６の箇所において、液晶は応答し（配向が変化し）、電荷が蓄積されていない画素容量６６の箇所においては液晶は応答しない（配向が変化する）。応答した液晶では光が透過し、応答していない液晶では光が透過しない。これによって、液晶表示素子６１は、液晶層を透過する光の量を制御して画像を表示するものである。
【０１３６】
ゲートドライバ６２は、上記第一〜第十の実施の形態においてトップゲートドライバ４及びボトムゲートドライバ５に適用されたシフトレジスタの何れかである。ゲートドライバ６２は、コントローラ３からの制御信号Ｇｃｎｔに従って、ｇｌに所定の電圧を順次印加する。
【０１３７】
ドレインドライバ６３は、コントローラ６４からの制御信号Ｄｃｎｔに従って、コントローラ３から画像データｄａｔａを順次取り込む。１ライン分の画像データｄａｔａが蓄積されると、ドレインドライバ６３は、コントローラ６４からの制御信号Ｄｃｎｔに従ってこれをｄｌに出力し、ゲートドライバ６２によって選択されたｇｌに接続されているＴＦＴ６５がオン状態になる。これにより、画素容量６６に電荷が蓄積される。
【０１３８】
この液晶表示装置６０において、液晶表示素子６１上に画像を表示する場合には、まず、ゲートドライバ６２は、画像データｄａｔａを書き込むべき行のｇｌに対応した段からハイレベルの信号を出力し、当該行のＴＦＴ６５をオンさせる。当該行のＴＦＴ６５がオンしているタイミングにおいて、ドレインドライバ６３は、蓄積した画像データｄａｔａに応じた電圧をｄｌに出力し、オン状態のＴＦＴ６５を介して画素容量６６に電荷を蓄積する。以上の動作の繰り返しにより、各画素容量６６に対応する液晶の配向状態が変化し、液晶表示素子６１上に画像が表示される。
【０１３９】
上記各実施の形態においては、本発明に係るシフトレジスタを撮像素子２や液晶表示素子６１を駆動するためのドライバに適用していたが、それ以外の用途にも適用できる。例えば、本発明に係るシフトレジスタは、データ処理装置などにおいて直列のデータを並列のデータに変換する場合などの用途にも適用することができる。また、ＴＦＴ２６、ＴＦＴ４６はいずれもトランジスタであったが、トランジスタ以外の、例えば抵抗体のような負荷であってもよい。
そして、上記各実施の形態においては、各段のトランジスタが全てｎチャネル型であったが、全てｐチャネル型としてもよい。このとき各信号は反転した電位となる。
【０１４０】
【発明の効果】
以上のように、本発明によれば、前段から当該段に所定レベルの出力信号が入力されてから、後段から当該段に所定レベルの出力信号が入力されるまでの間、クロック信号のレベルを下げることなく、そのクロック信号を当該段の出力信号として出力することができる。一方、後段から当該段に所定レベルの出力信号が入力されてから、前段から当該段に所定レベルの出力信号が入力されるまでの間、トランジスタの寄生容量に起因してクロック信号によりレベルの上がった出力信号が、出力されない。
【図面の簡単な説明】
【図１】本発明に係る電子装置を適用した撮像装置の具体的な構成が示されたブロック図である。
【図２】上記撮像装置に設けられた撮像素子を構成するダブルゲートトランジスタの具体的な態様が示された平面図である。
【図３】上記ダブルゲートトランジスタの具体的な態様が示された図面であり、図２におけるＸ−Ｘ断面が示された断面図である。
【図４】上記撮像装置に備えられたトップゲートドライバ又はボトムゲートドライバ全体の具体的な構成が示されたブロック図である。
【図５】前記トップゲートドライバ又は前記ボトムゲートドライバの各段の回路構成について具体的な態様が示された図面である。
【図６】前記トップゲートドライバ又は前記ボトムゲートドライバの動作が示されたタイミングチャートである。
【図７】上記撮像装置の動作を説明するための模式図である。
【図８】比較例としてのトップゲートドライバ又はボトムゲートドライバの各段の回路構成について具体的な態様が示された図面である。
【図９】図８のトップゲートドライバ又はボトムゲートドライバの動作が示されたタイミングチャートである。
【図１０】本発明に係るシフトレジスタを適用したトップゲートドライバ又はボトムゲートドライバの各段の回路構成について別の具体的な態様が示された図面である。
【図１１】図１０のトップゲートドライバ又はボトムゲートドライバの動作が示されたタイミングチャートである。
【図１２】本発明に係るシフトレジスタを適用したトップゲートドライバ又はボトムゲートドライバの各段の回路構成について別の具体的な態様が示された図面である。
【図１３】図１２のトップゲートドライバ又はボトムゲートドライバの動作が示されたタイミングチャートである。
【図１４】比較例としてのトップゲートドライバ又はボトムゲートドライバの各段の回路構成について具体的な態様が示された図面である。
【図１５】トップゲートドライバ又はボトムゲートドライバの各段の回路構成について別の具体的な態様が示された図面である。
【図１６】トップゲートドライバ又はボトムゲートドライバの各段の回路構成について別の具体的な態様が示された図面である。
【図１７】トップゲートドライバ又はボトムゲートドライバの各段の回路構成について別の具体的な態様が示された図面である。
【図１８】トップゲートドライバ又はボトムゲートドライバの各段の回路構成について別の具体的な態様が示された図面である。
【図１９】トップゲートドライバ又はボトムゲートドライバの各段の回路構成について別の具体的な態様が示された図面である。
【図２０】トップゲートドライバ又はボトムゲートドライバの各段の回路構成について別の具体的な態様が示された図面である。
【図２１】トップゲートドライバ又はボトムゲートドライバの各段の回路構成について別の具体的な態様が示された図面である。
【図２２】本発明に係る電子装置を適用した液晶表示装置の具体的な態様が示されたブロック図である。
【符号の説明】
１      撮像装置（電子装置）
２      撮像素子（駆動素子）
４      トップゲートドライバ（シフトレジスタ）
５      ボトムゲートドライバ（シフトレジスタ）
２１      ＴＦＴ（請求項１〜４の何れかに記載の発明における第一トランジスタ）
２２      ＴＦＴ（電位保持手段を構成する。請求項２〜４の何れかに記載の発明における第三トランジスタ）
２４      ＴＦＴ（請求項１〜４の何れかに記載の発明における第二トランジスタ）
２７      ＴＦＴ（電位保持手段を構成する。第九トランジスタ）
２８      ＴＦＴ（電位保持手段を構成する。請求項２又は３記載の発明における第五トランジスタ）
２９      ＴＦＴ（電位保持手段を構成する。請求項２又は３記載の発明における第四トランジスタ）
３０      ＴＦＴ（電位保持手段を構成する。第七トランジスタ）
３１      ＴＦＴ（電位保持手段を構成する。第八トランジスタ）
３２      ＴＦＴ（電位保持手段を構成する。第六トランジスタ）
３３      ＴＦＴ（電位保持手段を構成する。第十トランジスタ）
３４      ＴＦＴ（電位保持手段を構成する。第十一トランジスタ）
４１      ＴＦＴ（請求項５〜８の何れかに記載の発明における第一トランジスタ）
４２      ＴＦＴ（請求項５〜８の何れかに記載の発明における第五トランジスタ）
４３      ＴＦＴ（請求項５〜８の何れかに記載の発明における第四トランジスタ）
４４      ＴＦＴ（請求項５〜８の何れかに記載の発明における第二トランジスタ）
４５      ＴＦＴ（請求項５〜８の何れかに記載の発明における第三トランジスタ）
４７      コンデンサ
４８      コンデンサ（第二コンデンサ）
４９      コンデンサ（第三コンデンサ）
５０      コンデンサ（第四コンデンサ）
６０      液晶表示装置（電子装置）
６１      液晶表示素子（駆動素子）
６２      ゲートドライバ（シフトレジスタ）
ＲＳ      段
【図１】
0004310939.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004310939.tif 000008
【図８】
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【図９】
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【図１０】
0004310939.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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