(57)【特許請求の範囲】
【請求項１】
導電性部材を形成すべき位置の下方に開口部を有する電極と当該電極の開口部に連通する孔とが形成された基板上に、形成すべき導電性部材の外形形状の少なくとも一部に沿ってレジストをドライフィルム又は印刷により形成する第１工程と、
前記レジストが形成された部位以外の部位に、前記レジストを覆うように導電材を形成する第２工程と、
前記導電材の上部を除去して前記第１工程で形成されたレジストを露出させる除去工程と、
形成すべき導電性部材となる導電材の上部及び側壁の少なくとも一部が覆われるように、前記第２工程で形成された導電材上にレジストを形成する第３工程と、
前記レジストをマスクとして前記導電材をエッチングして前記導電性部材を形成する第４工程と
を含み、
前記第２工程は、前記電極の開口部内及び前記孔内に前記導電材が充填されるように前記導電材を形成する工程である
ことを特徴とする半導体装置の製造方法。
【請求項２】
導電性部材を形成すべき位置の下方に開口部を有する電極と当該電極の開口部に連通する孔とが形成された基板上に、形成すべき導電性部材の外形形状の少なくとも一部に沿ってレジストをドライフィルム又は印刷により形成する第１工程と、
前記レジストが形成された部位以外の部位に、前記レジストを覆うように導電材を形成する第２工程と、
前記導電材の上部を除去して前記第１工程で形成されたレジストを露出させる除去工程と、
前記第１工程で形成したレジストを除去し、形成すべき導電性部材となる導電材の上部及び側壁の少なくとも一部が覆われるように、前記レジストを除去した部位及び前記第２工程で形成された導電材上にレジストを形成する第３工程と、
前記レジストをマスクとして前記導電材をエッチングして前記導電性部材を形成する第４工程と
を含み、
前記第２工程は、前記電極の開口部内及び前記孔内に前記導電材が充填されるように前記導電材を形成する工程である
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記除去工程は、化学機械的研磨により前記導電材の上部を除去する工程であることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記第４工程の後に設けられ、少なくとも前記導電材上に形成されたレジストを除去する第５工程を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１工程で形成されるレジストは、絶縁性を有する感光性樹脂であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。
【０００３】
上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。
【０００４】
この三次元実装技術で用いられる半導体チップは、例えばその表面と裏面とに形成された外部接続用の接続端子と、内部に導電材が形成され、半導体チップの表面と裏面とを貫通する貫通穴とを有し、この貫通穴内に形成された導電材を介してそれらの接続端子同士が電気的に接続された電極構造を有する。そして、このような電極構造を有する半導体チップを積層すると、ある半導体チップの裏面に形成された接続端子が、他の半導体チップの表面に形成された接続端子と接続され、これにより各半導体チップ間で配線接続される。
【０００５】
三次元実装技術で用いられる半導体チップは多くの工程を経て製造される。よって、主として工程数を極力低減して製造効率を上昇させるために、外部接続用の接続端子と貫通穴内の導電材は、以下の工程を経て形成される。つまり、まずメッキ処理を施して貫通穴内に導電材を埋め込むとともに、半導体チップの表面全体に導電材を形成する。次に、半導体チップの表面に形成された導電材上にレジストを塗布し、接続端子となるべき部位のみを覆うようにレジストをパターニングして、接続端子となるべき部位以外の部位にある導電材をウェットエッチングにより除去して接続端子を形成する。
【０００６】
【発明が解決しようとする課題】
ところで、三次元実装技術で用いられる半導体チップの表面又は裏面の接続端子は突起形状に形成されることが多く、半導体チップの表面全体に形成する導電材は、形成すべき接続端子の高さと同程度に形成する必要がある。よって、上記の接続端子を形成する工程においては、ウェットエッチングにより接続端子となるべき部位以外の部位にある導電材を除去する際のエッチング量が多くなる。
【０００７】
エッチング量が多くなると、接続端子となるべき部位に形成されている導電材に対してサイドエッチング量が極めて大きくなり、所望の形状（レジストの形状通り）に接続端子を形成することができないという問題がある。この問題を解決するために、サイドエッチング量を予め見積もっておき、サイドエッチングにより除去される分だけレジストを大きめに形成してエッチングを行う方法が考えられる。
【０００８】
しかしながら、半導体チップの微細化及び高密度化に伴って接続端子間の間隔（ピッチ）も狭ピッチ化しているため、上記の方法により大きめにレジストを形成すると、隣接する接続端子を形成するためのレジストと重なってしまい、接続端子間をエッチングすること自体ができなくなるという問題が生ずる。これらの問題は、半導体チップの微細化及び高密度化を図る上で必然的に生ずる問題であるため、その解決が極めて重要となる。また、以上の問題は、半導体チップの表面又は裏面に接続端子を形成する場合のみならず、例えば再配線（再配置配線）等の配線を形成する場合において、高さが高い（厚みのある）配線を形成するときにも生ずる問題である。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、微細化及び狭ピッチ化した場合であっても、高さが高い（厚みのある）導電材を所望の形状に形成することができる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、導電性部材を形成すべき位置の下方に開口部を有する電極と当該電極の開口部に連通する孔とが形成された基板上に、形成すべき導電性部材の外形形状の少なくとも一部に沿ってレジストをドライフィルム又は印刷により形成する第１工程と、前記レジストが形成された部位以外の部位に、前記レジストを覆うように導電材を形成する第２工程と、前記導電材の上部を除去して前記第１工程で形成されたレジストを露出させる除去工程と、形成すべき導電性部材となる導電材の上部及び側壁の少なくとも一部が覆われるように、前記第２工程で形成された導電材上にレジストを形成する第３工程と、前記レジストをマスクとして前記導電材をエッチングして前記導電性部材を形成する第４工程とを含み、前記第２工程は、前記電極の開口部内及び前記孔内に前記導電材が充填されるように前記導電材を形成する工程であることを特徴としている。
また、本発明の半導体装置の製造方法は、導電性部材を形成すべき位置の下方に開口部を有する電極と当該電極の開口部に連通する孔とが形成された基板上に、形成すべき導電性部材の外形形状の少なくとも一部に沿ってレジストをドライフィルム又は印刷により形成する第１工程と、前記レジストが形成された部位以外の部位に、前記レジストを覆うように導電材を形成する第２工程と、前記導電材の上部を除去して前記第１工程で形成されたレジストを露出させる除去工程と、前記第１工程で形成したレジストを除去し、形成すべき導電性部材となる導電材の上部及び側壁の少なくとも一部が覆われるように、前記レジストを除去した部位及び前記第２工程で形成された導電材上にレジストを形成する第３工程と、前記レジストをマスクとして前記導電材をエッチングして前記導電性部材を形成する第４工程とを含み、前記第２工程は、前記電極の開口部内及び前記孔内に前記導電材が充填されるように前記導電材を形成する工程であることを特徴としている。
これらの発明によれば、形成すべき導電性部材となる導電材の上部及び側壁の少なくとも一部をレジストで覆った状態で不要な導電材をエッチングしているため、微細化及び狭ピッチ化した場合であっても、高さが高い（厚みのある）導電材を所望の形状に形成することができる。また、第１工程においてレジストをドライフィルム又は印刷により形成しているため、導電材を形成する位置の下方に開口部を有する基板の場合、基板表面全体にレジストを塗布した後でパターニングしてレジストを形成する際に、レジストのパターニングにおけるレジストの残渣が基板に穿孔した開口孔に残り、第３の工程で形成する導電材の形成を阻害することがない。この結果として製造歩留まりの向上を期待することができる。また、レジストを覆うように導電材を形成し、レジストが露出するまで導電材の上部を除去しているため、形成された導電材が平坦性を有していなくとも、導電材の上部を除去することで、導電材の平坦性を確保することができる。
また、本発明の半導体装置の製造方法は、前記除去工程が、化学機械的研磨により前記導電材の上部を除去する工程であることを特徴としている。
この発明によれば、導電材の上部の除去を化学機械的研磨により行っているため、導電材の平坦性を確保する上で極めて好適である。
また、本発明の半導体装置の製造方法は、前記第４工程の後に設けられ、少なくとも前記導電材上に形成されたレジストを除去する第５工程を含むことを特徴としている。
また、本発明の半導体装置の製造方法は、前記第１工程が、前記レジストをドライフィルム又は印刷により形成することを特徴としている。
また、本発明の半導体装置の製造方法は、前記第１工程で形成されるレジストが、絶縁性を有する感光性樹脂であることを特徴としている。
この発明によれば、第１工程で形成されるレジストとして絶縁性を有する感光性樹脂を用いているため、第１工程で形成される感光性樹脂を除去せずに絶縁部材として用いるといった使い方が可能である。これにより、別工程で絶縁層を形成する工程を省略することが可能となり、工程数を低減させることができる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態による半導体装置の製造方法について詳細に説明する。まず、本発明の特徴的な工程を説明する前に、本発明の製造方法で用いられる半導体基板の構造及びその製造工程の一例について説明する。
【００１２】
図１〜図５は、本発明の実施形態で用いられる半導体基板の製造工程の一例を示す工程図である。尚、本実施形態においては、シリコンウェハ等の半導体基板に対して各種処理を行う場合を例に挙げて説明するが、多数の半導体チップが形成されている状態の半導体基板そのものに対して処理を行うのではなく、個々の半導体チップに対して以下に示す処理を行っても良い。尚、半導体チップの場合には、一般的には直方体（立方体を含む）であるが、その形状は限定されず、球状であってもよい。
【００１３】
まず、処理対処の半導体基板の構成について説明する。図１（ａ）は、処理対処の半導体基板の構成を示す断面図である。図１（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたＳｉ等の基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ2）で形成されている。
【００１４】
絶縁膜１２上には、硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されている。層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された本発明にいう電極としての電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。
【００１５】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、矩形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明する。しかしながら、電極パッド１６はこの構造に制限される訳ではなく、集積回路の電極として一般に用いられるＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１６】
また、電極パッド１６は、基板１０に複数形成された半導体チップの面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップの面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。上記層間絶縁膜１４上には電極パッド１６を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ2（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。尚、パッシベーション膜１８の厚みは、例えば１μｍ程度である。
【００１７】
次に、以上の構成の半導体基板に対して行う各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００１８】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔（詳細は後述する）の断面形状に応じて設定される。
【００１９】
レジストのパターニングが終了すると、ポストベークを行った後で、図１（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。尚、本実施形態では、パッシベーション膜１８とともに電極パッド１６の一部をなす第４層１６ｄもエッチングしている。開口部Ｈ１は、例えば１００μｍ程度の径に形成される。図１（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００２０】
尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に開口部Ｈ１を形成した後で、パッシベーション膜１８上のレジストを剥離液により剥離する。
【００２１】
以上の工程が終了すると、開口部Ｈ１が形成されたパッシベーション膜１８上の全面にレジスト（図示省略）を塗布して、開口部Ｈ１に露出している電極パッド１６上を開口した形状にレジストをパターニングしてポストベークを行った後、ドライエッチングにより電極パッド１６を開口する。図２（ａ）は、電極パッド１６を開口して本発明にいう開口部としての開口部Ｈ２を形成した状態を示す断面図である。
【００２２】
図２（ａ）に示すように、本実施形態では、電極パッド１６に形成される開口部Ｈ２の径は、パッシベーション膜１８に形成された開口部Ｈ１の径よりも小さい径（例えば６０μｍ程度）に設定されている。尚、電極パッド１６を開口するときに用いるドライエッチングとしてはＲＩＥを用いることができる。電極パッド１６に開口部Ｈ２を形成すると、剥離液によりレジストを剥離して、次工程に進む。
【００２３】
以上の工程が終了すると、開口部Ｈ２に露出している層間絶縁膜１４、電極パッド１６、及び電極パッド１６の上方のパッシベーション膜１８上に絶縁膜２０を形成する。図２（ｂ）は、層間絶縁膜１４、電極パッド１６、及び電極パッド１６の上方のパッシベーション膜１８上に絶縁膜２０を形成した状態を示す断面図である。
【００２４】
この絶縁膜２０は、後述する基板１０を穿孔する際のドライエッチングのためのマスクの役割りをしており、本例ではＳｉＯ2を用いたが、Ｓｉとの選択比が取れればフォトレジストを用いても良い。更に、その膜厚は、穿孔する深さにより任意に設定すれば良い。尚、絶縁膜を用いる場合、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ3−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば２μｍ程度である。
【００２５】
続いて、図２（ｂ）に示した半導体基板の表面の全面にレジスト（図示省略）を塗布し、層間絶縁膜１４上に形成された絶縁膜２０の上方を開口した形状にレジストをパターニングしてポストベークを行った後、ドライエッチングにより絶縁膜２０、層間絶縁膜１４、及び絶縁膜１２の一部をエッチングして、図３（ａ）に示すように、基板１０を露出させる。図３（ａ）は、絶縁膜２０、層間絶縁膜１４、及び絶縁膜１２の一部をエッチングして、基板１０の一部を露出させた状態を示す断面図である。
【００２６】
以上の工程が終了すると、図３（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥやＩＣＰ（Inductively Coupled Plasma）を用いることができる。この際、先の後工程で形成した絶縁膜２０がマスクとなるが、絶縁膜２０の代わりにレジストを用いても良い。
【００２７】
図３（ｂ）は、基板１０を穿孔して、本発明にいう電極に形成された開口部に連通する孔としての孔部Ｈ３を形成した状態を示す断面図である。図３（ｂ）に示すように、基板１０に形成される孔部Ｈ３の径は、電極パッド１６に形成される開口部１６の径よりも小さい径（例えば５０μｍ程度）に形成される。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２８】
孔部Ｈ３の形成が終了すると、絶縁膜２０上（電極１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２２を形成する。図４（ａ）は、絶縁膜２０上（電極１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２２を形成した状態を示す断面図である。この絶縁膜２２は、電流リークの発生、酸素及び水分等による浸食等を防止するために設けられる。絶縁膜２２は、ＰＥ−ＣＶＥ又はオゾンプラズマを用いたオゾンＣＶＤ等の化学気層成長法を用いて形成される。
【００２９】
続いて、上記の工程で形成した絶縁層２２に対して異方性エッチングを施す工程が行われる。この工程は、電極パッド１６の上方に形成されている絶縁膜２０及び絶縁膜２２を除去して電極パッド１６の一部を露出させるために設けられる。尚、ここで、絶縁層２２に対して施す異方性エッチングは、ＲＩＥ等のドライエッチングを用いることが好適である。
【００３０】
図４（ｂ）は、絶縁層２２に対して異方性エッチングを施す工程を示す図である。図４（ｂ）に示すように、ＲＩＥ等によるドライエッチングはレジストが塗布されていない半導体基板の全面に対して行われる。尚、図４（ｂ）において、符号Ｇは、ドライエッチングにより半導体基板に入射する反応性ガスを示している。
【００３１】
この反応性ガスＧは基板１０の表面（又は、絶縁膜１２、層間絶縁膜１４、パッシベーション膜１８等の接合面）に対してほぼ垂直に入射するため、反応性ガスＧの入射方向におけるエッチングが促進される。よって、基板１０の表面（又は、絶縁膜１２、層間絶縁膜１４、パッシベーション膜１８等の接合面）に対してほぼ平行な面に形成された絶縁層２０及び絶縁層２２が多くエッチングされることになる。その結果、図４（ｂ）中において、符号Ｐ１〜Ｐ４を付した箇所の絶縁層２０及び絶縁層２２が除去される。このようにして、符号Ｐ３を付した部分において電極パッド１６が露出する。尚、この際、全体をエッチングする代わりに、電気的な接続を必要とする部分のみ開口するように、すなわち図４（ｂ）のＰ３部のみ開口するように、レジストを用いてパターニング、エッチングを行ってももちろん良い。
【００３２】
以上の工程が終了すると、孔部Ｈ３の底面、絶縁膜２２の内壁及び上部、並びにパッシベーション膜１８の上に下地膜２４を形成する工程が行われる。下地膜２４は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。ここで、バリア層は、例えばＴｉＷあるいはＴｉＮから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法、又はＣＶＤ法を用いて形成される。
【００３３】
図５は、下地膜２４を形成した状態を示す断面図である。図５に示すように、下地膜２４は、電極パッド１６に形成された開口部Ｈ２から基板１０に形成された孔部Ｈ３の内壁に亘って連続的に形成される。また、電極パッド１６の上方に形成された絶縁膜２２の側壁及びパッシベーション膜１８上にも下地膜２４が形成される。尚、下地膜２４を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。
【００３４】
以上の工程が終了した半導体基板に対して、本発明の実施形態による半導体装置の製造方法の各工程が行われる。尚、図５に示した半導体基板は本発明にいう基板の一種に相当するものである。以下、この半導体基板を基板３０という。尚、この基板３０は、複数を積層して三次元実装構造とした半導体装置として用いられる基板であり、この基板３０に対して本発明にいう導電性部材としての外部接続用の接続端子が形成される。
【００３５】
〔第１実施形態〕
図６〜図９は、本発明の第１実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。以下、これらの図を順に参照して本実施形態について説明する。先ず、形成すべき外部接続用の接続端子の外形形状に沿って基板３０上にレジスト３２を形成する工程が行われる（この工程は、本発明にいう第１工程に相当する工程である）。ここで、例えば形成すべき接続端子の外形形状が矩形であれば、レジスト３２も矩形形状に形成される。
【００３６】
レジスト３２の高さは形成すべき接続端子の高さと同程度に設定され、その幅は、レジスト３２の倒れが生じない程度の幅に設定される。レジスト３２は、例えば半導体装置で一般的に設けられるＡｌ電極をエッチングする際に用いられるレジスト又は絶縁性を有する樹脂レジストを用いることができるが、後述の工程で用いるメッキ液、エッチング液に対して耐性を持つことが前提である。尚、本実施形態では、形成すべき接続端子の外形形状の全てに沿って、即ち接続端子を取り囲むようにレジスト３２を形成する場合を例に挙げて説明する。
【００３７】
しかしながら、必ずしも接続端子を取り囲むようにレジスト３２を形成しなければならないという訳ではない。例えば、図６の紙面内の方向にのみ接続端子が隣接して形成される場合には、紙面に対して垂直な方向にはレジスト３２を形成しなくとも良い。このように、レジスト３２は接続端子の外形形状の少なくとも一部に沿って形成される。
【００３８】
レジスト３２の形成にあたっては、まず、スピンコート法、ディッピング法、スプレーコート法等の方法により基板３０上の全面に、形成すべき接続端子の高さと同程度の膜厚にレジストを塗布する。あるいはドライフィルム、印刷法で形成しても良い。次に、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。このような工程を経てレジスト３２が形成される。しかしながら、この方法でレジスト３２を形成すると、基板３０上の全面に塗布したレジストの一部が孔部Ｈ３内に入ってしまい、現像処理を行っても孔部Ｈ３内に残存して残渣になる虞がある。このため、例えばドライフィルムを用いることで、また、インクジェット装置やスクリーン印刷等の印刷法を用いて、レジスト３２を形成すべき位置にのみレジストの液滴を吐出して印刷することによりレジスト３２を形成する方法、すなわち孔部Ｈ３内部にレジストが入ることなくレジスト３２を形成する方法が最適である。
【００３９】
レジスト３２を基板３０上に形成すると、次に電気化学プレーティング （ＥＣＰ）法を用いて、図６（ｂ）に示すように、孔部Ｈ３の内部及び電極パッド１６の上部にメッキ処理を施して、孔部Ｈ３内部を導電材３４で埋め込む（充填する）とともに、基板３０上にレジスト３２と同程度の高さを有する導電材３４を形成する工程が行われる（この工程は、本発明にいう第２工程に相当する工程である）。
【００４０】
図６（ｂ）は導電材３４を形成した状態を示す断面図である。図６（ｂ）に示すように、導電材３４はレジスト３２が形成された部位以外の部位に形成されることになる。また、孔部Ｈ３の内部を導電材３４で埋め込むことにより、導電材３４と電極パッド１６とが図中符号Ｐ１０を付した箇所において電気的に接続される。ここで、導電材は電気抵抗の小さな銅を用いることが好ましい。
【００４１】
図７は、基板３０上に導電材３４を形成した状態を示す上面図である。図７（ａ）に示すように、形成すべき接続端子の外形形状が矩形形状である場合には、この接続端子各々を取り囲むように矩形形状のレジスト３２が形成される。また、レジスト３２が形成された部位以外の部位に導電材３４が形成されていることが分かる。尚、図７（ａ）中に示した符号Ｗは、基板１０に形成された孔部Ｈ３の側壁を示している。
【００４２】
形成すべき接続端子の間隔（ピッチ）が離間している場合には、図７（ａ）に示すように、レジスト３２は各々の接続端子を取り囲むように個別に設けられる。しかしながら、形成すべき接続端子の間隔（ピッチ）が狭い場合には、図７（ｂ）に示すように、隣接する辺の間に配置されるレジストを共通化した形状、即ち図７（ａ）に示すように、形成すべき接続端子間に各々の接続端子を取り囲む線状のレジストが２本存在するのではなく、両方の接続端子を取り囲むこととなる１本の線状のレジストのみが存在する形状にレジスト３２を形成することも可能である。かかる形状のレジスト３２を形成することで、接続端子を極めて狭いピッチで形成することが可能となる。この際、両方の接続端子を取り囲むこととなる１本の線状のレジスト部のみ、他の部位のレジストよりも太くしてあっても良い。こうすることで、より確実に各電極間を分離することができる。
【００４３】
基板３０上に導電材３４を形成する工程が終了すると、次に剥離液を用いてレジスト３２を剥離（除去）する（この工程は、本発明にいう第３工程の一部に相当する工程である）。図８（ａ）はレジスト３２を除去した状態を示す断面図である。レジスト３２が除去されると、後に接続端子となる導電材３６と、後の工程で除去される導電材３８とが開口部Ｈ４より分離される。
【００４４】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジストを導電材３６，３８上の全面に塗布し、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、導電材３６上及び開口部Ｈ４の内部にレジスト４０を形成する（この工程は、本発明にいう第３工程の一部に相当する工程である）。
【００４５】
図８（ｂ）は、導電材３６上及び開口部Ｈ４の内部にレジスト４０を形成した状態を示す断面図である。図８（ｂ）に示すように、レジスト４０が導電材３６上を覆い、且つ、開口部Ｈ４の内部に形成されているため、導電材３６の露出部分がなくなり、導電材３８のみが露出した状態になる。このとき、レジスト４０は、導電材３６の側壁も覆っているため、導電材３６が次工程でサイドエッチングされることはない。
【００４６】
次に、レジスト４０をマスクとして導電材３８のみをエッチングする工程が行われる（この工程は、本発明にいう第４工程に相当する工程である）。図９（ａ）は、導電材３８のみをエッチングした状態を示す断面図である。図９（ａ）に示すように導電材３８がエッチングされることにより、レジスト４０に覆われた導電材３６のみが残ることになる。尚、ここで行うエッチングは、ウェットエッチングを適用することが好ましい。また、エッチングにはドライエッチングを適用することもできる。ドライエッチングを行う場合には、例えば反応性イオンエッチングであってもよい。尚、この際、基板３０上の最表面に形成され、露出している下地膜２４を同時にエッチングしても良いし、レジスト剥離後エッチングしても良い。
【００４７】
最後に、剥離液を用いて導電材３６を覆っているレジスト４０を剥離する工程が行われる（この工程は、本発明にいう第５工程に相当する工程である）。以上の工程を経ると図９（ｂ）に示した接続端子４２が形成される。図９（ｂ）は、接続端子４２が形成された状態を示す断面図である。図９（ｂ）に示すように、本実施形態で形成される接続端子は、サイドエッチングされずに形成されているため、その側壁が基板３０の表面に対してほぼ垂直となっている形状に形成することができる。
【００４８】
〔第１実施形態の変形例〕
以上説明した第１実施形態では、基板３０上にレジスト３２及び導電材３４を形成することにより図６（ｂ）に示す状態にした後で、図８（ａ）に示すように一度レジスト３２を除去してから、導電材３６上及び開口部Ｈ４にレジスト４０を形成していた。
【００４９】
しかしながら、基板３０上にレジスト３２及び導電材３４形成することにより図６（ｂ）に示す状態にした後で、レジスト３２を除去せずに導電材３６及びレジスト３２を覆う形状のレジストを形成することにより、レジスト４０と同様のレジストを形成しても良い（この工程は、本発明にいう第３工程に相当する工程である）。以上の工程を経ることにより、工程数を短縮することができ、その結果として製造効率の向上を図ることができるとともに、歩留まりの低下を招く虞が低減される。
【００５０】
この工程を行う上で、レジスト３２と、導電材３６及びレジスト３２を覆うレジストとは異なるレジストであっても良い。例えば、絶縁性を有する感光性樹脂でレジスト３２を形成し、ポストベークした後、導電材３６及びレジスト３２を覆うレジストを通常用いられるレジストで形成すれば、導電材３８をエッチングにより除去した後で、導電材３６及びレジスト３２を覆うレジストのみを剥離して、レジスト３２を接続端子４２の側壁に接した状態で残すことができる。レジスト３２を残すことにより、例えば接続端子４２間の間隔（ピッチ）が狭ピッチ化されたときに、隣接する接続端子４２間の電気的な短絡（ショート）を防止することができ、信頼性の向上を図ることができる。
【００５１】
〔第２実施形態〕
図１０及び図１１は、本発明の第２実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。以下、これらの図を順に参照して本実施形態について説明する。尚、図１０及び図１１においては、第１実施形態で説明した部材と同一の部材又は第１実施形態で説明した部材に相当する部材には同一の符号を付してある。
【００５２】
先ず、第１実施形態と同様に形成すべき外部接続用の接続端子の外形形状に沿って基板３０上にレジスト３２を形成する工程が行われる（この工程は、本発明にいう第１工程に相当する工程である）。ここで、例えば形成すべき接続端子の外形形状が矩形であれば、レジスト３２も矩形形状に形成される。図１０（ａ）は、基板３０上にレジスト３２を形成した状態を示す断面図である。
【００５３】
レジスト３２の高さは、第１実施形態と同様に、形成すべき接続端子の高さと同程度に設定され、その幅は、レジスト３２の倒れが生じない程度の幅に設定される。レジスト３２は、例えば半導体装置で一般的に設けられるＡｌ電極をエッチングする際に用いられるレジスト又は絶縁性を有する樹脂レジストを用いることができるが、後述の工程で用いるメッキ液、エッチング液に対して耐性を持つことが前提である。尚、本実施形態においても、形成すべき接続端子の外形形状の全てに沿って、即ち接続端子を取り囲むようにレジスト３２を形成する場合を例に挙げて説明する。
【００５４】
しかしながら、必ずしも接続端子を取り囲むようにレジスト３２を形成しなければならないという訳ではない。例えば、図１０の紙面内の方向にのみ接続端子が隣接して形成される場合には、紙面に対して垂直な方向にはレジスト３２を形成しなくとも良い。このように、レジスト３２は接続端子の外形形状の少なくとも一部に沿って形成される。レジスト３２の形成は、第１実施形態と同様に、基板３０上の全面にレジストを塗布してパターニングを行う方法、又は、ドライフィルム、又は、インクジェット装置やスクリーンマスクを用いた印刷による方法を用いることができる。
【００５５】
レジスト３２を基板３０上に形成すると、次に電気化学プレーティング （ＥＣＰ）法を用いて、図１０（ｂ）に示すように、孔部Ｈ３の内部及び電極パッド１６の上部にメッキ処理を施して、孔部Ｈ３内部を導電材５０で埋め込む（充填する）とともに、基板３０上にレジスト３２を覆うように導電材５０を形成する工程が行われる（この工程は、本発明にいう第２工程に相当する工程である）。
【００５６】
図１０（ｂ）は、導電材５０を形成した状態を示す断面図である。図１０（ｂ）に示すように、導電材５０は、その上面の高さがレジスト３２の高さよりも高くなるように形成されることになる。また、孔部Ｈ３の内部を導電材３４で埋め込むことにより、導電材３４と電極パッド１６とが図中符号Ｐ１０を付した箇所において電気的に接続される。ここで、導電材は電気抵抗の小さな銅を用いることが好ましい。
【００５７】
尚、レジスト３２を覆うように導電材５０を形成するのは、最終的に導電材３６の表面の平坦性を確保するためである。
【００５８】
そこで、まず、導電材５０を形成する工程において、導電材５０の表面の高さがレジスト３２の高さよりも高くなるように導電材５０を形成し、導電材５０の上部を除去する（この工程は、本発明にいう除去工程に相当する工程である）ことにより導電材５０の平坦性を確保している。ここで、導電材５０の上部を除去する方法としては、平坦性を確保するために化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いることが好ましい。尚、除去する膜厚が厚い場合、先にウェット方式のスピンエッチャー等で、ある程度の膜厚を除去した後、ＣＭＰで平坦化しても良い。
【００５９】
図１１は、導電材５０の上部を除去した状況を示す断面図である。図１１に示すように、導電材５０の上部の除去は、レジスト３２の上端が露出するまで行われる。図１１と図６（ｂ）とを比較すると分かるように、以上の除去工程を行うことで、導電材５０の高さをレジスト３２の高さ、即ち形成すべき接続端子の高さにすることができ、なおかつＣＭＰにより導電材５０の上部を十分に平坦化できる。次に、以降の工程において図８及び図９に示した各工程を行うことにより、第１実施形態と同様の接続端子４２を形成することができる。本実施形態においては、接続端子４２の表面を平坦化できることで後述する半導体装置を積層させる際の接続を容易にし、又、信頼性を向上させることができる。
【００６０】
〔第２実施形態の変形例〕
以上説明した第２実施形態においても、第１実施形態と同様に、図１１に示す状態にした後で、図８（ａ）に示すように一度レジスト３２を除去してから、導電材３６上及び開口部Ｈ４にレジスト４０が形成される。しかしながら、図１１に示す状態にした後で、第１実施形態の変形例と同様に、レジスト３２を除去せずに導電材３６及びレジスト３２を覆う形状のレジストを形成することにより、レジスト４０と同様のレジストを形成しても良い（この工程は、本発明にいう第３工程に相当する工程である）。以上の工程を経ることにより、工程数を短縮することができ、その結果として製造効率の向上を図ることができるとともに、歩留まりの低下を招く虞が低減される。
【００６１】
以上説明した第１実施形態若しくは第２実施形態又はこれらの変形例を用いて製造された半導体装置は、例えば接続端子４２が基板の裏面に露出するまで基板３０の裏面が研磨され、裏面に露出した接続端子４２と表面に露出した導電材３６が電気的に接続された電極が形成される。そして、基板３０の表面及び裏面に共に電極が形成された半導体装置を積層し、又は、基板３０の表面及び裏面に共に電極が形成された半導体装置を少なくとも１つ含んで積層して半導体装置間を配線することにより高密度実装が可能な三次元実装型（スタックド型）の半導体装置が製造される。
【００６２】
尚、半導体装置を積層するには、上下に配置された半導体装置の電極を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００６３】
また、接着剤により半導体装置同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００６４】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００６５】
また、半導体装置に形成された電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００６６】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置の電極には、外部端子が設けられる。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的接続部を形成してもよい。
【００６７】
以上説明した第１実施形態及び第２実施形態並びにこれらの変形例では、三次元実装構造とした半導体装置として用いられ、導電性部材としての外部接続用の接続端子が形成された半導体装置の製造方法を例に挙げて説明した。しかしながら本発明はかかる半導体装置に制限される訳ではなく、高さが高い（厚みのある）導電性部材を有する半導体装置を製造する場合について適用可能である。
【００６８】
次に、本発明を再配線（再配置配線）について適用した実施形態について説明する。まず、再配線について簡単に説明する。図１２は、半導体装置に形成された再配線を説明するための図である。図１２（ａ）に示すように、一連の製造工程を経て半導体装置としての半導体チップ６１が半導体ウェハ６０に複数形成される。
【００６９】
図１２（ｂ）に示すように、半導体チップ６１は矩形形状であり、その平行な一対の辺に沿って複数の電極６２が形成されている。図１２（ｃ）は、半導体チップ６１の電極６２が形成されている部位の拡大図である。この図１２（ｃ）に示すように、半導体チップ６１の表面には円形形状の電極パッド６３が複数個配列形成されており、各々の電極パッド６３は再配線６４によって電極６２の何れか１つ又は複数の電極６２に接続されている。
【００７０】
図１３は、図１２（ｃ）中に示したＡ−Ａ線の断面矢視図である。尚、図１３においては、半導体チップ６１の表面にソルダーレジスト７７が形成され、電極パッド６３上にバンプ７８が形成され、更には根本補強樹脂７９が形成された状態を図示している。図１３において、電子回路が形成されたＳｉ等の基板７１上には電子回路の外部電極となる電極７３が形成されており、電極７３が形成されている部位以外の部位にはパッシベーション膜７２が形成されている。
【００７１】
パッシベーション膜７２上には、ポリイミド等の樹脂からなる絶縁層７４が形成されている。尚、絶縁層７４には電極７３の上部に開口部が設けられている。この開口部及び絶縁層７４上には、導電層７５，７６が形成されており、これらの導電層７５，７６上に再配線６４が設けられている。この再配線６４は、前述した第１実施形態及び第２実施形態並びにこれらの変形例により形成される。この再配線６４は、絶縁層７４に形成された開口部内に導電材が充填され、且つ導電材が絶縁層７４上に形成された構成である。電極７３の上方に形成された再配線６４の一部は図１２（ｂ）及び図１２（ｃ）に示した電極６２とされ、再配線６４の一方の端部は電極パッド６３とされる。
【００７２】
電極パッド６３とされている部位以外にはソルダーレジスト７７が形成されている。ソルダーレジスト７７は、まず再配線６４が形成されている半導体チップ６１の上面にソルダーレジストを塗布し、電極パッド６３とされている部分をフォトリソグラフィ又はレーザを用いて電極パッド６３を露出させることにより形成される。そして、ソルダーレジスト７７を形成した後で、バンプ７８が形成される。
【００７３】
バンプ７８は、例えばはんだバンプであり、印刷法等を用いて電極パッド６３上にはんだを印刷した後で、リフロー工程を経ることにより形成される。尚、バンプ７８は、はんだの他に銅等によって形成してもよい。バンプ７８を形成した後で、電極パッド５８からのバンプ７８の脱落を防止するための根本補強樹脂７９が形成される。尚、図１３に示したようなバンプ７８を形成せずにマザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成するようにしても良い。この半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。
【００７４】
図１４は、回路基板の概略構成を示す斜視図である。図１４に示すように、本発明の一実施形態による半導体装置の製造方法により製造された半導体装置１０１が回路基板１００上に搭載されている。回路基板１００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１００には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１０１の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。また、本発明の実施形態による半導体装置を有する電子機器として、図１５にはノート型パーソナルコンピュータ２００、図１６には携帯電話３００が示されている。半導体装置及び電気光学装置又は上記の回路基板は各電子機器の筐体内部に配置される。
【００７５】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００７６】
尚、上述した実施の形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、形成すべき導電性部材となる導電材の上部及び側壁の少なくとも一部をレジストで覆った状態で不要な導電材をエッチングしているため、微細化及び狭ピッチ化した場合であっても、高さが高い（厚みのある）導電材を所望の形状に形成することができるという効果がある。
また、本発明によれば、レジストを覆うように導電材を形成し、レジストが露出するまで導電材の上部を除去しているため、形成された導電材が平坦性を有していなくとも、導電材の上部を除去することで、導電材の平坦性を確保することができるという効果がある。
また、本発明によれば、第１工程においてレジストをドライフィルム又は印刷により形成しているため、基板表面全体にレジストを塗布した後でパターニングしてレジストを形成する場合のようにレジストのパターニングにおけるレジストの残渣が生ずることがないという効果がある。この結果として製造歩留まりの向上を期待することができるという効果がある。
また、本発明によれば、第１工程で形成されるレジストとして絶縁性を有するレジストを用いているため、第１工程で形成されるレジストを除去せずに絶縁部材として用いるといった使い方が可能であるという効果がある。これにより、別工程で絶縁層を形成する工程を省略することが可能となり、工程数を低減させることができるという効果がある。
【図面の簡単な説明】
【図１】  本発明の実施形態で用いられる半導体基板の製造工程の一例を示す工程図である。
【図２】  本発明の実施形態で用いられる半導体基板の製造工程の一例を示す工程図である。
【図３】  本発明の実施形態で用いられる半導体基板の製造工程の一例を示す工程図である。
【図４】  本発明の実施形態で用いられる半導体基板の製造工程の一例を示す工程図である。
【図５】  本発明の実施形態で用いられる半導体基板の製造工程の一例を示す工程図である。
【図６】  本発明の第１実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図７】  本発明の第１実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図８】  本発明の第１実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図９】  本発明の第１実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図１０】  本発明の第２実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図１１】  本発明の第２実施形態による半導体装置の製造方法における一連の製造工程の内の、本発明に関連した工程を示す工程図である。
【図１２】  半導体装置に形成された再配線を説明するための図である。
【図１３】  図１２（ｃ）中に示したＡ−Ａ線の断面矢視図である。
【図１４】  回路基板の概略構成を示す斜視図である。
【図１５】  半導体装置を有する電子機器の一例を示す図である。
【図１６】  半導体装置を有する電子機器の他の例を示す図である。
【符号の説明】
１６……電極パッド（電極）
３０……基板
３２……レジスト
３４……導電材
３６……導電材
３８……導電材
４０……レジスト
４２……接続端子（導電性部材）
５０……導電材
６４……再配線
７３……電極
７４……絶縁層
Ｈ１……開口部
Ｈ２……開口部
Ｈ３……孔部（孔）
Ｈ４……開口部
【図１】
0004304905.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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