(57)【特許請求の範囲】
【請求項１】
それぞれが他の回路ブロックの少なくとも１つから信号を受けて信号処理を行う複数の回路ブロックを有する半導体集積回路であって、
前記複数の回路ブロックのうちの少なくとも１対の回路ブロックは、複数ステージの処理を並列に実行する二重化した回路ブロックであり、
前記１対の回路ブロックの少なくとも一方の内部電源配線にはノイズ検出回路を有し、
さらに前記ノイズ検出回路の電源ノイズ検出出力を受けると前記１対の回路ブロックの処理進行を停止して電源ノイズ検出時点のステージからの処理を再実行させる第１の割り込み信号を前記１対の回路ブロックに発し、前記１対の回路ブロックの出力が相互に不一致であったら該出力を得るための命令まで戻って再実行させる第２の割り込み信号を前記１対の回路ブロックに発生する割り込み処理回路を備え、
前記割り込み処理回路は、前記第１の割り込み信号による処理の再実行の際に再び電源ノイズ検出出力を受けると障害処理を行なうことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源ノイズによる誤動作を防止し、かつ低コスト化に好適な半導体集積回路に係わり、特にＣＭＯＳプロセッサに関する。
【０００２】
【従来の技術】
現在、ギガヘルツＣＭＯＳプロセッサの研究開発が盛んに行われている。ギガヘルツ動作を可能にするためには、高速回路技術とともに電源の耐ノイズ設計技術が重要になる。電源ノイズは回路のディレイ劣化や誤動作を発生させ、高速化の妨げになるからである。ＬＳＩチップ内の電源ノイズは、（１）回路動作による高周波ノイズと（２）電源抵抗による直流ドロップに大別され、特に（１）が支配的である。
【０００３】
一般的な高周波ノイズの低減策にバイパスコンデンサ（パスコンと略記することがある）をＬＳＩチップに搭載する方法がある。これは、ＬＳＩチップ内の最悪ノイズに対して誤動作が発生しないようにバイパスコンデンサを搭載する方法である。
【０００４】
図１５に従来のバイパスコンデンサを搭載した半導体集積回路を示す。チップ内部電源線がＸＹ方向にメッシュ状に配置されている。バイパスコンデンサはＹ方向のチップ内部電源線の真下の領域とゲートを敷き詰めた後に空いている領域に可能な限り配置する。バイパスコンデンサには例えば、ＣＭＯＳゲートのゲート長を長く設定することで大容量コンデンサを構成するケースがある。コンデンサはｐＭＯＳとｎＭＯＳがある。ｐＭＯＳはゲートにＶＳＳを接続し、ドレインとソースをＶＤＤに接続する。ｎＭＯＳはゲートにＶＤＤを接続し、ドレインとソースにＶＳＳを接続する。また、コンデンサの所要量は、チップトータルの切替電流に対して決める。現在のチップ（１７ｍｍ□）では〜１００Ｗの消費電力に対してチップ下地の２０％をバイパスコンデンサで占めている。
【０００５】
将来のＬＳＩチップでは、さらに高速化・高集積化が進み、電源ノイズの増大が予測できる。つまり、高速化により電源線のインピーダンスが高くなり、かつ高集積化により消費電力が増加し、電源ノイズが増加する。
【０００６】
図１６にチップ消費電力とオンチップパスコン所要量のスケーリングを示す。消費電力はゲート長Ｌｇのスケーリング比１／Ｓに対してＳ倍で増加しているのが分かる。これに対してパスコン所要量はＳ２倍で増加しているのが分かる。これは、近い将来バイパスコンデンサの占有率が５０％を超えることを意味しており、これによりチップサイズが増加し、歩留低下に伴ったコスト増大を招くことになる。
【０００７】
一方、電源ノイズによる誤動作防止対策として、ノイズを検出して割込み処理する方法が知られている。従来のノイズ検出割り込み処理の方法として、例えば、特開平９−７３４００に記載されているものが知られている。半導体集積回路の周辺に配置された入出力回路部の電源線に侵入する外来ノイズを検出し、割込み処理により内部回路の誤動作を防止している。
【０００８】
さらに、ノイズ検出（観測）回路には、例えば、特開平１１−１９１６０９に記載されているものが知られている。低ノイズ半導体集積回路を構成しているノイズ観測回路がそれである。この回路はノイズ観測の対象となる電源線と別の電源で構成し、電源ノイズの影響を避けたうえでノイズを観測している。
【０００９】
【発明が解決しようとする課題】
上述のように、従来の半導体集積回路は、高速化・高集積化に伴ったノイズ量の増加による誤動作防止の対策方法には以下のような問題があった。
（１）高速化・高集積化の進行によりＬＳＩに発生する電源ノイズ量が増加し、そのノイズ量を低減させるためにＬＳＩ内のオンチップパスコンを増量する必要があるが、その結果チップサイズが大きくなり、チップの製造歩留が低下し、コスト増加を招くことになる。
（２）また、ＬＳＩチップの内部回路内に発生したノイズによる誤動作防止について配慮が足りなかった。従来の半導体集積回路は入出力回路の電源線に進入する外来ノイズを検出して誤動作を防止しているが、内部回路内のノイズによる誤動作防止に対応していない。
（３）また、従来のノイズ検出回路は、ノイズ環境下におけるノイズ検出について配慮が足りなかった。一般に、ノイズ検出回路はモニタしている電源電圧信号と回路の電源との電圧差をノイズと判定する。電源ノイズが発生している電源で動作するノイズ検出回路は、電源がノイズにより揺れており、ノイズを受信してもそのノイズ信号と電源が同調していると、電源とノイズとの電圧差を検知できない。このようなノイズが発生している環境でノイズ検出を可能にするには、ノイズを発生している電源とは別の電源でノイズ検出回路を構成する方法がある。しかし、別の電源線を配置することは、他の信号線の配線の制約を多くするため配線性の悪化を招くことになる。
【００１０】
本発明の第１の目的は、前記問題（１）を解決するために、半導体集積回路の誤動作を防止し、かつコスト低減を可能とする半導体集積回路を提供することにある。本発明の第２の目的は、前記問題（２）を解決するために、半導体集積回路の内部回路内のノイズによる誤動作を防止可能な半導体集積回路を提供することにある。本発明の第３の目的は、前記問題（３）を解決するために、ノイズ環境下でもノイズ検出が可能なノイズ検出回路を提供することにある。
【００１１】
【課題を解決するための手段】
前記第１、第２の目的を達成するため、本発明の構成は信号処理を行う複数の回路ブロックからなる半導体集積回路において、少なくとも一つの回路ブロックの内部に電源ノイズ検出回路を有し、前記電源ノイズ検出回路の検出信号により前記回路ブロック自身またはこの信号処理に関わる他の回路ブロックに対して誤動作を防止するための割込み処理を行うことを特徴とするものである。
【００１２】
また、複数の論理回路ブロックまたはメモリ回路ブロックからなるプロセッサにおいて、少なくとも一つの回路ブロックの内部に電源ノイズ検出回路を有し、前記電源ノイズ検出回路の検出信号を受けて前記論理回路ブロックまたはメモリ回路ブロックに対してリカバリー処理を行う回路ブロックを有する。
【００１３】
さらに、信号処理を行う複数の回路ブロックからなる半導体集積回路において、少なくとも一対の回路ブロックを冗長二重化し、前記一対の回路ブロックの少なくとも一方の内部に電源ノイズ検出回路を有し、前記電源ノイズ検出回路の検出信号と共に前記一対の回路ブロックの信号処理結果を照合して、前記回路ブロック自身またはこの信号処理に関わる他の回路ブロックに対して誤動作を防止するための割込み処理を行う。
【００１４】
そして、複数の論理回路ブロックまたはメモリ回路ブロックからなるプロセッサにおいて、少なくとも一対の回路ブロックを冗長二重化し、前記一対の回路ブロックの少なくとも一方の内部に電源ノイズ検出回路を有し、前記一対の回路ブロックの信号処理結果と前記電源ノイズ検出回路の検出信号を照合してリカバリー処理を行う回路ブロックを有する。
【００１５】
また、前記半導体集積回路において、前記電源ノイズ検出回路から誤動作を誘起する電源ノイズが生じたことを示す検出信号が出力された場合、前記割込み処理により前記回路ブロック自身またはこの信号処理に関わる他の回路ブロックに対して信号処理の再実行を行わせる。
【００１６】
また、前記半導体集積回路において、前記再実行時に前記電源ノイズ検出回路から誤動作を誘起する電源ノイズが生じたことを示す検出信号が再度出力された場合、障害処理に移行させる。
【００１７】
また、前記半導体集積回路において、前記電源ノイズ検出回路から誤動作を誘起する電源ノイズが生じたことを示す検出信号が出力された場合、前記割込み処理により当該クロックサイクルにおいて前記回路ブロックの信号処理結果の出力を停止し、次サイクル以降において信号処理結果を出力する。
【００１８】
また、前記半導体集積回路において、前記一対の回路ブロックからの信号処理結果が異なる場合、または前記電源ノイズ検出回路から誤動作を誘起する電源ノイズが生じたことを示す検出信号が出力された場合に前記割込み処理を行う。
【００１９】
本発明は、前記第３の目的を達成するため、前記半導体集積回路において、前記電源ノイズ検出回路に前記回路ブロックと共通の電源配線から給電し、前記電源配線からノイズの影響を除いた専用電源を電源ノイズ検出回路の内部で生成する。
【００２０】
また、前記半導体集積回路において、前記電源ノイズ検出回路は、前記回路ブロックの電源配線に生じるノイズを検出するノイズ検出部と、前記ノイズ検出部の出力を所定期間保持する検出信号保持部と、前記電源配線からノイズの影響を除いた専用電源を生成して前記ノイズ検出部へ給電する電源生成部からなる。
【００２１】
また、前記電源ノイズ検出回路において、前記ノイズ検出部は、前記電源配線の電圧を入力として所定の参照電圧レベルにシフトするレベルシフト回路と、前記レベルシフト回路の出力が所定の閾電圧レベルを超えるか否かを判定するレベル識別回路からなる。
【００２２】
また、前記電源ノイズ検出回路において、前記検出信号保持部は、前記ノイズ検出部の出力を受けて動作する期間をエバリュエーション相、前記所定期間外をプリチャージ相とするダイナミック回路からなる。
【００２３】
さらに、前記電源ノイズ検出回路において、前記電源生成部は、前記電源配線上の正電源または負電源の電圧変動に追従して変動する電圧を生成する。
【００２４】
そして、前記の電源ノイズ検出回路において、クロック同期信号またはその遅延信号からリセット信号を生成し、前記ノイズ検出部と検出信号保持部は、前記リセット信号がＬＯＷの期間にノイズを検出して検出信号を保持し、前記電源生成部は前記リセット信号がＨＩＧＨの期間に専用電源を充電する。
【００２５】
【発明の実施の形態】
（実施例１）
図１は本発明による第１の実施の形態のノイズ検出回路を有する半導体集積回路を示す図である。図１において、半導体集積回路１００は複数の回路ブロック１１０、１１１、１１２、１１３、１１４、１１５、１１６と、それぞれの回路ブロックに対応しているノイズ検出回路１２０、１２１、１２２、１２３、１２４、１２５、１２６と、割込み処理制御ブロック１３０と、内部電源配線１４０、１４１を備えている。
【００２６】
図２は本発明による第１の実施の形態の回路ブロックの詳細を示す図である。図２において、回路ブロック２１０は一般論理ゲート２２０と、ノイズ検出回路２３０と、内部電源配線２４０，２４１，２４２を備えている。ノイズ検出回路２３０は一般論理ゲート２２０と同じ電源線に接続している。
【００２７】
図１または図２の回路において、ノイズ検出回路１２０、１２１、１２２、１２３、１２４、１２５、１２６、２３０が回路ブロック１１０、１１１、１１２、１１３、１１４、１１５、１１６、２１０内の誤動作レベル以上の電源ノイズを検出すると、その検出信号１５０、１５１、１５２、２５０を割込み制御回路１３０に送る。そして、その信号を受けた割込み制御回路１３０は、図示してないが割り込み信号をこの信号処理に関係する回路ブロックに送り、割込み処理を行う。
【００２８】
図３は本発明による第１の実施の形態の割込み処理フローを示す図である。通常、半導体集積回路は命令を受けてからそれを実行し、その結果を出力する。一方、電源ノイズの検出による割り込み処理が必要な場合は、図３のフローとなる。半導体集積回路が命令（３１０）を受けてそれを実行（３２０）している間、各ステージ毎にノイズをモニタ（３３０）して最終ステージまでノイズが無い場合に結果を出力（３４０）する。各ステージ毎のノイズモニタでノイズを検出した場合、割込み処理（３７０）に移行する。そして、割込みによる再実行は、割り込みを受けたステージに戻って行う。また、再実行を行っても再度ノイズを検出（３３０）し、再度割込み処理３７０（再実行）が行われる場合、永遠にそれを繰り返す可能性がある。そのため、同ステージのノイズ検出が２回（３６０）を超えたら障害処理（３８０）に移行する。具体的な障害処理（３８０）は、例えば異常処理プログラムによる強制終了などが上げられる。
【００２９】
前述したように本発明の第１実施の形態は、信号処理を行う複数の回路ブロックからなる半導体集積回路において、少なくとも一つの回路ブロックの内部に電源ノイズ検出回路を有し、前記電源ノイズ検出回路の検出信号により前記回路ブロック自身またはこの信号処理に関わる他の回路ブロックに対して誤動作を防止するための割込み処理を行う。
【００３０】
本実施の形態の割込み処理は、具体的には、半導体集積回路において前記電源ノイズ検出回路から誤動作を誘起する電源ノイズが生じたことを示す検出信号が出力された場合、前記割込み処理により前記回路ブロック自身またはこの信号処理に関わる他の回路ブロックに対して信号処理の再実行を行わせる処理である。また、前記半導体集積回路において、前記再実行時に前記電源ノイズ検出回路から誤動作を誘起する電源ノイズが生じたことを示す検出信号が再度出力された場合、障害処理に移行する。
【００３１】
このような本発明の第１実施の形態によれば、バイパスコンデンサ量を抑えることで希に発生する誤動作レベルを超える電源ノイズについてはノイズ検出と割込み処理を行うことにより誤動作防止が可能である。つまり、最悪ノイズに対して誤動作が発生しないような量のバイパスコンデンサを搭載しなくても、誤動作防止が可能である。さらに、バイパスコンデンサ量を抑えることでチップサイズが小さくなり、チップサイズ当りの不良が減るため製造歩留が向上し、コスト低減が可能となる。
【００３２】
具体的には、スケーリング１／４に対してＬＳＩを２倍に高集積化し、バイパスコンデンサ量を現状の２０％（対１７ｍｍ□下地）に抑えることで、チップサイズを現状の１７ｍｍ□以下に抑えることができる。一方、従来のノイズ対策方法では、スケーリング１／４に対して、バイパスコンデンサが現状の１６倍必要になりバイパスコンデンサ量がチップ下地の８０％、チップサイズが〜３０ｍｍ□となる。
【００３３】
前記第１実施の形態によれば、高速化・高集積化に伴って増加する電源ノイズによる誤動作を防止する効果がある。また、高集積化・ノイズ対策に伴ったチップサイズの増大を防止する効果がある。
（実施例２）
図４は本発明による第２実施の形態の電源ノイズ検出回路を有する二重化した半導体集積回路を示す図である。図４において、半導体集積回路４００は、複数の回路ブロック４１０、４１１、４１２と、それに対応した二重化回路ブロック４１３、４１４、４１５と、回路ブロックに対応しているノイズ検出回路４２０、４２１，４２２と、割込み処理制御回路４３０と、内部電源配線４４０、４４１を備えている。ノイズ検出回路４４０、４４１、４４２は図２同様に一般論理ゲートと同じ電源線に接続している。半導体集積回路４００は、回路ブロック４１０、４１１、４１２を二重化し、１対の回路ブロックの出力結果を比較することによりα線等による誤動作をチェックしている。
【００３４】
一方、電源ノイズによる誤動作については、ノイズ検出回路４２０、４２１、４２２を少なくとも一対のうちの片方の回路ブロック内に搭載してチェックしている。つまり、一対の回路ブロック内では同様に回路が動作するため電源ノイズの発生の仕方も同じとなり、片方の回路ブロックを監視することで誤動作をチェックできる。
【００３５】
図５は本実施の形態の、二重化時の割込み処理フローを示す図である。ノイズ検出による割込みフローは図３と同様である。二重化時の割込みは最終ステージまでノイズ検出（５３０）が無い場合に行う。二重化した回路ブロック同士の出力を比較（５４０）し、合っていればその結果を出力（５５０）し、合っていなければ割込み処理（５８０）に移行する。そして、再実行は割り込みを受けたときの命令（５１０）まで戻って行う。
【００３６】
本実施の形態によっても、前述した第１の実施の形態の場合と同様の効果を得ることができる。そして、二重化している回路ブロックの片側にはノイズ検出回路等を配置しなくてもよいため、回路面積の低減が可能である。
【００３７】
また、前記第２実施の形態によれば、第１実施の形態の効果に加え、二重化した回路ブロックのノイズ検出回路による回路面積の増加を抑える効果がある。
（実施例３）
図６は本発明による第３実施の形態の電源ノイズ検出回路を有する二重化プロセッサを示す図である。図６において、プロセッサチップ６００は、プロセッサ６１０、６１１をチップ左右に２面搭載している。プロセッサ６１０、６１１は、主記憶ＧＢＳ６２０と、キャッシュＢＳ６３０、６３１と、バッファ制御ユニットＢＵ６４０、６４１と、ＲＵ６５０、６５１と、二重化した命令制御ユニットＩＵ６６０、６６１、６６２、６６３と、二重化した汎用演算ユニットＧＵ６７０、６７１、６７２、６７３と、二重化した浮動小数点演算ユニットＦＵ６８０、６８１、６８２、６８３を備えている。また、各ユニット内には、回路ブロック毎のノイズ検出回路６９０と、割込み処理制御回路６０１を備えている。但し、２重化しているユニットは、どちらか一方に搭載している。割込み処理制御回路６０１を搭載していないユニットへの割込み処理は制御信号調整ブロック６０２を経由して行う。また、図示していないが、チップ６００には内部電源配線がメッシュ状に配置されており、ノイズ検出回路６９０は一般論理と同じ電源線に接続している。
【００３８】
本実施の形態においても、割込み処理フローは図３または図５と同様である。図７に本実施の形態における命令処理のパイプラインを示す。図７において、ステージがＤ（命令フェッチ、デコード準備）７１０、Ａ（デコード、アドレス計算）７２０、Ｔ（ＴＬＢ参照）７３０、Ｂ（ＢＡＡ参照）７４０、Ｌ（オペランド転送）７５０、Ｅ（命令実行）７６０と１サイクル毎にパイプライン状に処理が進む。
【００３９】
命令は、ａから始まり、ｂへと順次流れる。ここで、例えばａの命令に対してＥステージ７６０でノイズが検出された場合、ノイズを検出したサイクル内で割込み処理に移行し、次サイクルで再実行を行う。再実行はノイズを検出したＥステージ７６０に対して行う。但し、再実行が次サイクルに間に合わない場合、さらに次のサイクルで再実行を行う。また、後続の命令ｂでは、命令ａの再実行を行っている間、ＬからＥステージ７５０、７６０に移れないためＬステージ７５０で待機する。
【００４０】
図８は本発明による上記第３の実施の形態の命令動作のブロック図である。図８において、プロセッサ８００は命令制御部８１０と複数の論理ユニット８２０から構成される。命令制御部８１０は命令レジスタ８１２にフェッチされた命令を解読して順次命令に必要な信号を生成する。論理ユニット８２０は、例えば、演算回路ブロック８３０と、先行演算の状態を格納するステータスレジスタ８２１と、割込み処理からの復帰時に必要な情報を退避しておく退避用レジスタ８２２と、命令制御回路８２３と、割り込み制御回路８２４備えている。演算回路ブロック８３０は、転送されてきたデータを格納する複数の汎用レジスタ８３１と演算器８３２とノイズ検出回路８３３を備えている。
【００４１】
ここで、割込み処理動作について、図７に示すパイプラインと同様にＥステージ７６０でノイズを検出した場合を例に説明する。命令制御ブロック８１３により命令レジスタ８１２にフェッチされた命令を解読して命令に必要な信号が生成され、その信号により演算回路ブロック８３０で命令が実行される。演算回路ブロック８３０で演算中にノイズ検出回路８３３がノイズを検出すると、その信号８３４は割り込み制御回路８２４に送られる。割り込み制御回路８２４はその信号８２５を、二重化の比較を割込み処理後に行えるようにするために、チップ内制御信号調整ブロック８５０に送る一方、論理ユニット内の命令制御回路８２３に割り込み信号８２６を送る。命令制御回路８２３は、演算回路８３０の演算を中止させ、割込み処理からの復帰時に必要な情報を退避用レジスタ８２２に退避させる。必要な情報は、汎用レジスタ８３１、ステータスレジスタ８２１、プログラムカウンタ８１１の値である。
【００４２】
再実行は次サイクルで行う。割り込み処理から次サイクルの間に必要情報の退避と再実行の準備を行う。再実行は図７に示すようにノイズを検出したＥステージ７６０に対して行うため、退避していた汎用レジスタ８３１の値を戻すことで行う。
【００４３】
前記割込み処理は、割込み処理プログラムが働いて実行される。図９は本発明による第３の実施の形態の割込み処理のタイミングを示す図である。図９において、通常動作と割込み処理動作を順に説明する。
（１）通常動作
回路ブロック内では、複数の汎用レジスタに入力したデータをクロック（ＣＫ）９０１の立上りで同時に各パスのゲートに順次伝搬していくため、着目しているパスの周辺９０２では、多くのゲートが同時に切替わり、その切替電流により電源ノイズが大きくなる。例えば、着目パス２段目９０５の周辺でゲートの誤動作レベルを超える大きなノイズ９０８が発生した場合、着目パスの動作は、図に示すように２段目でノイズが誤動作レベルを超えている間のみ誤動作が発生する。その誤動作が、３段目９０６から最終段９０７まで伝搬し、最終段９０７では次サイクルのラッチポイントまでに正常動作に戻りきらず、誤動作出力がラッチされることになる。
（２）割込み処理動作
ここで説明する割込み処理は、再実行（レジスタの内容を一旦退避・クリアし、再度同内容を入力して演算）ではなく、レジスタの内容をそのまま次サイクルの入力とし、出力結果を次サイクルに持ち越すような割り込み処理である。レジスタの内容をそのまま次サイクルの入力とすることは、ゲートがほとんど切替わらないため切替電流による電源ノイズ９０８も小さくなる。つまり、ゲートの誤動作レベルを超えるようなノイズ９０８は発生しない。そのため、次サイクルにおける誤動作は発生せず、逆に最終段９０７の誤動作が正常動作に戻り、次々サイクルのラッチポイントでは正しい出力結果がラッチされることになる。つまり、ラッチするポイントを１サイクル延ばすことで誤動作から正常値に戻った内容を出力できる。
【００４４】
上述した第３実施の形態によれば、複数の論理回路ブロックまたはメモリ回路ブロックからなるプロセッサにおいて、少なくとも一つの回路ブロックの内部に電源ノイズ検出回路を有し、前記電源ノイズ検出回路の検出信号を受けて前記論理回路ブロックまたはメモリ回路ブロックに対してリカバリー処理を行う回路ブロックを有することにより、複数のユニットが混載しているプロッセサチップにおいてもユニット毎に割込み処理を行うことにより誤動作を防止できる。
【００４５】
また、半導体集積回路において、前記電源ノイズ検出回路から誤動作を誘起する電源ノイズが生じたことを示す検出信号が出力された場合、前記割込み処理により当該クロックサイクルにおいて前記回路ブロックの信号処理結果の出力を停止し、次サイクル以降において信号処理結果を出力することにより、ゲートがほとんど動作しない環境となるため、ゲートの誤動作レベルを下回る電源ノイズとなり、割込み処理サイクルでは誤動作が正常動作に戻り誤動作防止が可能である。
【００４６】
また、前記第３実施の形態によれば、プロセッサチップにおいても高速化・高集積化に伴って増加する電源ノイズによる誤動作を防止できる効果がある。また、高集積化・ノイズ対策に伴ったチップサイズの増大を防止できるという効果もある。
（実施例４）
図１０に、本発明の第４の実施の形態を示す。本実施の形態によれば、ＶＤＤとＶＳＳの両方のノイズが一つの回路で検出できる。コンデンサＣ１とトランジスタＴｒ３，Ｔｒ７，Ｔｒ８と、インバータｉｎｖ５は、レベルシフト回路１０１０を構成する。インバータｉｎｖ１，ｉｎｖ２，ｉｎｖ３はレベル識別回路１０２０を構成する。レベルシフト回路１０１０とレベル識別回路１０２０を合わせて、ノイズ検出部１０３０を構成する。ＶＤＤ２はレベル識別回路１０２０の正の電源である。トランジスタＴｒ１，Ｔｒ２とインバータｉｎｖ４は、検出信号保持部１０４０を構成する。
【００４７】
まず、レベルシフト回路１０１０の動作を説明する。ｒｅｓｅｔをＨＩＧＨにするとＴｒ３，Ｔｒ７とＴｒ８がオンになり、接続点Ｎ１はＴｒ７とＴｒ８のオン抵抗比で（ＶＤＤ−ＶＳＳ）を分圧した電圧にプリチャージされる。次にｒｅｓｅｔをＬＯＷにすると、Ｔｒ３，Ｔｒ７，Ｔｒ８はオフになるが、Ｃ１に電荷が保存されているので、Ｎ１の電圧はプリチャージしたときの電圧が保持されている。ここでＶＤＤにノイズが発生したとする。ＶＤＤとＮ１はＣ１により交流的に結合されているので、ＶＤＤに発生したノイズはレベルシフトしてｉｎｖ１に入力される。
【００４８】
次に、レベル識別回路１０２０の動作を説明する。簡単のため、ＶＳＳはグランドレベル（０Ｖ），ＶＤＤ２はＶＤＤ／２，ｉｎｖ１の閾値電圧はＶＤＤ／４、レベルシフト回路１０１０によるｉｎｖ１入力のプリチャージ電圧をＶＤＤ／３とする。例えばＶＤＤが１．２Ｖの場合には、ＶＤＤ２は０．６Ｖ、前記閾値電圧は０．３Ｖ、前記プリチャージ電圧は０．４Ｖとなる。
【００４９】
一般にインバータ回路の閾値電圧には電源電圧依存性があり、ＶＤＤにノイズが発生するとインバータの閾値電圧が変化する。しかし、本実施の形態ではレベル識別回路１０２０の正の電源をＶＤＤとは別の、ＶＳＳとの間の電圧を一定に保つ電源ＶＤＤ２から供給しているので、ＶＤＤにノイズが発生してもｉｎｖ１の閾値電圧は一定である。
【００５０】
プリチャージ電圧（０．４Ｖ）とｉｎｖ１の閾値電圧（０．３Ｖ）の差（０．１Ｖ）より大きなノイズ発生すると、ｉｎｖ１の入力電圧が閾値電圧を下回るのでｉｎｖ１の出力が反転し、その反転信号はｉｎｖ２とｉｎｖ３により増幅され、Ｔｒ２のゲートをＨＩＧＨにする。逆に、ノイズ電圧がプリチャージ電圧（０．４Ｖ）とｉｎｖ１の閾値電圧（０．３Ｖ）の差（０．１Ｖ）より小さい場合は、ｉｎｖ２とｉｎｖ３は反転せず、Ｔｒ１のゲートはＬＯＷのままである。このレベル識別回路のノイズ検出感度は、プリチャージ電圧とｉｎｖ１の閾値電圧の組み合わせを変えることによって自由に設定できる。
【００５１】
次に、検出信号保持部１０４０の動作を説明する。ｒｅｓｅｔがＨＩＧＨでノイズが発生していない場合（つまりｉｎｖ３の出力ＬＯＷ）、Ｔｒ１がオン、Ｔｒ２がオフとなり、ｉｎｖ４の入力はプリチャージされてＨＩＧＨとなり、出力信号ＯＵＴはＬＯＷとなる。ｒｅｓｅｔがＬＯＷの場合、Ｔｒ１はオフとなるが、ｉｎｖ４はプリチャージされた電荷により入力ＨＩＧＨ、出力ＯＵＴはＬＯＷを保持している。そこで、レベル識別回路１０２０が動作しｉｎｖ３の出力がＨＩＧＨになると、Ｔｒ２オンになり、プリチャージした電荷を引き抜く。その結果、ｉｎｖ４の入力がＬＯＷとなり、ＯＵＴはＨＩＧＨとなる。一度ノイズを検出すると、ＯＵＴはＨＩＧＨを保持することができるので、本実施の形態はグリッジ状ノイズも検出可能である。再びｒｅｓｅｔをＨＩＧＨにするとＯＵＴをＬＯＷに戻すことができる。
【００５２】
以上説明したように、検出信号保持部１０４０はｒｅｓｅｔがＨＩＧＨの期間をプリチャージ相、ＬＯＷの期間をエバリュエーション相とするダイナミック回路となっている。
【００５３】
図１１（ａ）にＶＤＤにノイズが発生した場合について、本実施の形態の動作波形を示す。ＶＤＤ上に−０．３Ｖのノイズが発生している（ＶＤＤは１．２Ｖから０．９Ｖまで電圧降下）。レベルシフト回路により、ノイズ波形の直流レベルが０．４Ｖまで降下し（Ｎ１）、ノイズ波形の最小値（約０．１Ｖ）がｉｎｖ１の閾値電圧（０．３Ｖ）を下回ることにより、ノイズ検出出力ＯＵＴがＨＩＧＨとなる。
【００５４】
図１１（ｂ）にＶＳＳにノイズが発生した場合について、本実施の形態の動作波形を示す。ＶＳＳ上に＋０．３Ｖのノイズが発生している（ＶＳＳは０．０Ｖから０．３Ｖまで電圧上昇）。Ｎ１の電圧はＶＤＤに追従するので、ＶＳＳが変動しても変化は無く、ほぼ一定（０．４Ｖ）である。一方、ＶＤＤ２とｉｎｖ１の閾値電圧はＶＳＳに追従して変動するので、ｉｎｖ１の閾値電圧は０．３Ｖから０．６Ｖへ上昇する。相対的にｉｎｖ１の入力電圧が閾値電圧を下回るので、ノイズ検出出力ＯＵＴがＨＩＧＨとなる。
【００５５】
以上述べたように、本実施の形態は、ＶＤＤと同様にＶＳＳ上のノイズも検出可能である。
（実施例５）
図１２に、本発明の第５の実施の形態を示す。図１２の回路は、前記レベル識別回路用の電源ＶＤＤ２発生回路である。本実施の形態によれば、ＶＳＳの電圧変動に追従して変動するＶＤＤ２発生電源を実現できる。
【００５６】
このＶＤＤ２発生回路１２００の動作を説明する。リセット信号ｒｅｓｅｔをＨＩＧＨとすると出力ＶＤＤ２の電圧設定モード、ｒｅｓｅｔをＬＯＷとすると前記レベル識別回路への電源出力モードとなる。
【００５７】
まず、ｒｅｓｅｔをＨＩＧＨにする。このとき、ＶＤＤおよびＶＳＳ上の電源ノイズが十分小さいとする。ｒｅｓｅｔは、トランジスタＴｒ５と、インバータｉｎｖ６を介してトランジスタＴｒ４に入力され、Ｔｒ４とＴｒ５はオンとなる。その結果、Ｔｒ４とＴｒ５のオン抵抗比で（ＶＤＤ−ＶＳＳ）が分圧される。前記分圧された電圧により、コンデンサＣ２が充電される。Ｃ２の容量値はトランジスタＴｒ６のゲート容量より十分大きいとする。Ｔｒ６はソースホロワを構成する。前記レベル識別回路の初段インバータは、入力を閾値付近までプリチャージされるので、わずかながら定常電流が流れるが、その定常電流はこのソースホロワから供給される。Ｃ３はＶＤＤ２を安定させるために機能するバイパスコンデンサである。
【００５８】
ノイズ検出時にはｒｅｓｅｔをＬＯＷにする。Ｔｒ４とＴｒ５はオフとなり、Ｔｒ６のゲートおよびＣ２に充電されている電荷は放電されないので、Ｔｒ６のゲートとＶＳＳ間の電圧は一定に保たれる。Ｔｒ６はソースホロワであり、かつわずかな定常電流が流れている状態なので、ＶＤＤ２はＴｒ６のゲート電圧よりＴｒ６の閾値電圧分だけ低い電圧となる。Ｔｒ６の閾値電圧を十分小さく設定すると、ＶＳＳが変動した場合に、ＶＤＤ２はＶＳＳに追従して変動することになる。
【００５９】
一方、ＶＤＤが変動した場合には、ソースホロワ回路の原理により、Ｔｒ６のＶＤＤ−ドレイン間電圧が変動し、ソースのＶＳＳに対する電圧は殆ど変動しないので、ＶＤＤ２のＶＳＳに対する電圧は一定である。
【００６０】
次に、ｒｅｓｅｔを入力するタイミングについて説明する。図１３はｒｅｓｅｔとクロック信号のタイミングを表すタイムチャートである。クロック信号に同期して動作する半導体集積回路では、ノイズはクロックエッジに同期して発生する。本実施の形態はリセット時において、時間Ｔ１より前にクロックを止め、集積回路の動作を中断する。Ｔ１は電源ノイズが収束するために必要な時間である。時間Ｔ２はｒｅｓｅｔをＨＩＧＨにしてからＴｒ６のゲートとＣ２を充電するために必要な時間である。ｒｅｓｅｔをＨＩＧＨにしてからＴ２経過後、ｒｅｓｅｔをＬＯＷに設定し、その後クロックを再開する。前述のレベル識別回路初段のプリチャージもこのタイミングで行う。つまり、ノイズ源である半導体集積回路の動作とｒｅｓｅｔ動作の期間を分離しているので、ＶＤＤ２の電圧および、ノイズ検出部初段のプリチャージ電圧は、ノイズの影響を受けず一定値を設定できる。またリーク電流により、長期的にはＴｒ６のゲート電圧およびレベル識別回路初段のプリチャージ電圧が低下する可能性がある。そこでＤＲＡＭのリフレッシュ動作のように定期的にＶＤＤ２電圧を再設定する。
【００６１】
以上説明したように、本実施の形態によれば、ＶＳＳの電圧変動に追従して変動する、（ＶＤＤ２−ＶＳＳ）を一定に保つＶＤＤ２発生電源を実現できる。第４の実施の形態と組み合わせた場合には、単一電源で動作し、外部からの専用電源を必要としないノイズ検出回路を実現できる。
（実施例６）
図１４に、本発明の第６の実施の形態を示す。本実施の形態は、ＶＳＳ上のノイズをレベルシフトしてレベル識別回路初段ｉｎｖ７に入力したこと、および、ＶＤＤの変動に追従する電源ＶＳＳ２を生成したことが特徴である。
【００６２】
コンデンサＣ４とトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３と、インバータｉｎｖ１１は、レベルシフト回路１４１０を構成する。インバータｉｎｖ７，ｉｎｖ８，ｉｎｖ９はレベル識別回路１４２０を構成する。レベルシフト回路１４１０とレベル識別回路１４２０を合わせて、ノイズ検出部１４３０を構成する。ＶＳＳ２はレベル識別回路１４２０の負の電源である。トランジスタＴｒ９，Ｔｒ１０とインバータｉｎｖ１０は、検出信号保持部１４４０を構成する。トランジスタＴｒ１４，Ｔｒ１５，Ｔｒ１６と、インバータｉｎｖ１２と、コンデンサＣ５，Ｃ６は、ＶＳＳ２発生回路１４５０を構成する。
【００６３】
前記ＶＳＳ２発生回路１４５０は、（ＶＤＤ−ＶＳＳ２）が一定となるようなＶＳＳ２を発生する。ｒｅｓｅｔをＨＩＧＨにすると、ＶＳＳ２の電圧設定とｉｎｖ７のプリチャージ電圧設定とノイズ検出結果ＯＵＴのリセットを行う。ｒｅｓｅｔをＬＯＷにするとノイズ検出可能状態になる。
【００６４】
例えばＶＤＤが１．２Ｖの場合、ＶＳＳ２は０．６Ｖ、前記閾値電圧は０．９Ｖ、前記プリチャージ電圧は０．８Ｖと設定することにより、前記第４の実施の形態と同様にして、ＶＤＤおよびＶＳＳ上のノイズを検出できる。前記第４の実施の形態はＶＳＳを基準とした回路構成であったが、本実施の形態によればＶＤＤを基準に考えることができるので、回路設計の自由度が上がる効果がある。
【００６５】
【発明の効果】
本発明によれば以下の効果がある。
（１）前記電源ノイズ回路の検出信号で割込み処理を行うことにより、高速化・高集積化に伴って増加する電源ノイズによる誤動作を防止する効果がある。また、高集積化・ノイズ対策に伴ったチップサイズの増大を防止でき、歩留低下に伴うコスト増加を防止できる効果がある。
（２）前記二重化した回路ブロックの少なくとも一方の内部に電源ノイズ検出回路を配置することにより、ノイズ検出回路による回路面積の増加を抑えることができる効果がある。
（３）前記複数の論理回路ブロックまたはメモリ回路ブロックからなるプロセッサにおいても（１）同様の効果がある。
（４）前記ノイズ検出回路をレベルシフト回路とレベル識別回路で構成するにより、ＶＤＤとＶＳＳのノイズを検出可能とする効果がある。
（５）前記電源の電圧変動に追従して変動する電圧を生成することにより、ノイズ環境下でノイズを検出できる効果がある。また、単一電源で動作し、外部からの専用電源を必要としないノイズ検出回路を実現でき、他の信号線の配線制約による配線性の悪化を防止できる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体集積回路チップの模式図。
【図２】本発明の第１の実施形態の回路ブロックの詳細を示す模式図。
【図３】本発明の第１の実施形態の割込み処理を示すフロー図。
【図４】本発明の第２の実施形態の二重化された回路ブロックを有する半導体集積回路チップの模式図。
【図５】本発明の第２の実施形態の割込み処理を示すフロー図。
【図６】本発明の第３の実施形態の二重化されたプロッセサチップを示す模式図。
【図７】本発明の第３の実施形態の命令処理のパイプラインを示す説明図。
【図８】本発明の第３の実施形態の命令動作を示すブロック図。
【図９】本発明の第３の実施形態の割込み処理のタイミング図。
【図１０】本発明の第４の実施形態を示す回路図。
【図１１】本発明の第４の実施形態の動作波形図。
【図１２】本発明の第５の実施形態を示す回路図。
【図１３】本発明の第５の実施形態の動作タイミング図。
【図１４】本発明の第６の実施形態を示す回路図。
【図１５】従来のバイパスコンデンサを搭載した半導体集積回路を示す模式図。
【図１６】チップ消費電力とオンチップパスコン所要量のスケーリングを示す測定図。
【符号の説明】
８１０…命令制御部、８１１…プログラムカウンタ、８１２…命令レジスタ、８２０…論理ユニット、８２１…ステータスレジスタ、８２２…退避レジスタ、８２３…命令制御回路、８２４…割込み処理制御回路、８３０…演算回路ブロック、８３１…汎用レジスタ、８３２…演算器、８３３…ノイズ検出回路、８３４…ノイズ検出信号、８５０…制御信号調整ブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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