(57)【特許請求の範囲】
【請求項１】
電源の投入時は、第１の電圧にあるノードと、
電圧検出用の強誘電体容量手段を含み、電源電圧の立ち上がりを検出する電圧検出回路と、
初期状態において、該強誘電体容量手段の一方の電極に第１の電圧を印加し、該強誘電体容量手段の他方の電極に第２の電圧を印加し、該第１の電圧と該第２の電圧の電位差によって該強誘電体容量手段の分極状態を決定する初期分極状態設定手段と、
該強誘電体容量手段の分極特性を利用してリセット信号を生成するリセット信号出力手段と、
該リセット信号出力手段からの出力を遅延回路で遅延させて該ノードにリセット解除信号として出力するリセット信号解除手段と、
該ノードの電圧変化を受けて、該リセット信号の解除後に、該強誘電体容量手段の他方の電極に該第２の電圧を印加して、該強誘電体容量手段の分極状態を初期状態に戻す分極状態初期化手段とを有するリセット装置であって、
該リセット信号出力手段は、電源投入時に、該強誘電体容量手段の他方の電極の該第２の電圧を受けて、該リセット信号を出力し、該遅延回路で決定される遅延時間の経過後に、該ノードが該第２の電圧に変化することを受けて、該リセット信号を解除する、リセット装置。
【請求項２】
前記電圧検出回路は、第１インバータの入力端が常誘電体容量手段およびプルダウン用抵抗を介して接地され、その出力端が前記強誘電体容量手段の一端に接続された請求項１記載のリセット装置。
【請求項３】
前記リセット信号出力手段は、リセット信号駆動用トランジスタおよびプルアップ用抵抗を有し、前記強誘電体容量手段の他端が、前記第１インバータの出力端に制御端子が接続された第１パストランジスタ を介して該リセット信号駆動用トランジスタの制御端子に接続され、該リセット信号駆動用トランジスタの駆動端子の一方が、一端が電源に接続された該プルアップ用抵抗の他端に接続され、その駆動端子の他方が接地された請求項２記載のリセット装置。
【請求項４】
前記リセット信号解除手段は、第２インバータ、第２パストランジスタ、遅延回路およびリセット信号解除用トランジスタを有し、前記プルアップ用抵抗とリセット信号駆動用トランジスタの接続点が該第２インバータの入力端に接続され、該第２インバータの入力端が該第２パストランジスタの制御端子に接続され、該第２インバータの出力端が該第２パストランジスタの駆動端子の一方に接続され、該第２パストランジスタの駆動端子の他方が該遅延回路を介して前記第１インバータの入力端に接続され、該第１インバータの入力端が該リセット信号解除用トランジスタの制御端子に接続され、該リセット信号解除用トランジスタの駆動端子の一方が該リセット信号駆動用トランジスタの制御端子に接続され、該リセット信号解除用トランジスタの駆動端子の他方が接地された請求項３記載のリセット装置。
【請求項５】
前記初期分極状態設定手段は、前記強誘電体容量手段の一方端にプルダウン用トランジスタが接続され、該強誘電体容量手段の他方端にプルアップ用トランジスタが接続された請求項１記載のリセット装置。
【請求項６】
前記分極状態初期化手段は、前記第１インバータの入力端に入力端が接続され、その出力端から前記強誘電体容量手段の他方端に分極状態初期化用パルスを発生するパルス発生回路を有した請求項２記載のリセット装置。
【請求項７】
請求項１〜６の何れかに記載のリセット装置の回路構成を半導体集積化した半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置を用いた半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば電源電圧の立ち上がりを検出してリセット信号を出力した後にそれを解除するリセット装置および、これを応用した半導体集積回路装置および半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、システムを初期化するリセットの方法には、リセット専用の端子からシステムの動作と非同期に必要に応じて初期化が可能な所謂ハードウェアリセット、電源投入時に自動的にシステムを初期化するリセット信号を生成するパワーオンリセットおよび、外部から入力されるコマンドを解釈してリセット信号を生成することによりシステムを初期化するソフトウェアリセットなどがある。このうち、従来のリセット装置のパワーオンリセット動作について、以下に詳細に説明する。リセット装置は、電源の投入を判断する必要から、何らかの方法で電源電圧を検出する電源電圧検出回路と、電源電圧の検出に基づいてリセット信号を出力した後にこれを解除するリセット信号出力回路とを有している。
【０００３】
このリセット装置の最も単純な回路例を図４に示している。図４において、リセット装置１００は、キャパシタＣと抵抗Ｒを直列に接続した電源電圧検出回路１０１と、ＰチャネルＭＯＳトランジスタ（以下ＰチャネルＴｒという）およびＮチャネルＭＯＳトランジスタ（以下ＮチャネルＴｒという）からなるインバータ１０２，１０３が直列接続されたリセット信号出力回路１０４とを有している。
【０００４】
上記構成により、電源が立ち上がったときに、電源電圧検出回路１０１のキャパシタＣが抵抗Ｒを介して所定の時定数ＲＣで充電される。この充電電流によって抵抗Ｒに発生する電圧が、ノードＮ１０５を介してＰチャネルＴｒとＮチャネルＴｒからなる第１段目のインバータ１０２に与えられる。このとき、キャパシタＣは急速には充電されず、ノードＮ１０５は論理’Ｌｏｗ’状態で、リセット信号出力回路１０４から出力されるリセット信号もアクティブな論理’Ｌｏｗ’の状態にある。
【０００５】
次に、ノードＮ１０５の電位が、キャパシタＣへの充電につれて、ＰチャネルＴｒとＮチャネルＴｒの閾値や駆動能力によって主に定まるゲート閾値を超えたとき、第１段目のインバータ１０２の出力が反転して論理’Ｌｏｗ’に、さらに第２段目のインバータ１０３の出力が反転して論理’Ｈｉｇｈ’になることによって、リセット信号出力回路１０４から出力されるリセット信号が解除される。このリセット信号が解除されるまでの時間は、電源電圧が十分に立ち上がり、システムに要求されるリセット時間が確保されるようにキャパシタＣと抵抗Ｒの時定数値（Ｃ×Ｒ）が適宜選択されている。
【０００６】
ところが、電源投入時の電源電圧の立ち上がりが時定数ＲＣに追随するほど緩やかな場合には、ノードＮ１０５の電位は、インバータ１０２を構成するＴｒのゲート閾値に達せず、リセット信号出力回路１０４からのリセット信号を解除しない場合が起こり得る。
【０００７】
これを回避するために、図５に示すように、電源電圧の立ち上がりが遅い場合と速い場合とで専用の各電源電圧検出回路をそれぞれ設けたリセット装置が用いられている。図５において、リセット装置２００は、電源電圧の立ち上がりが遅い場合に動作する電源電圧検出回路部２０１と、電源電圧の立ち上がりが速い場合に動作する電源電圧検出回路部２０２と、電源電圧検出回路部２０１，２０２からの各入力信号に応じてリセット信号の出力および解除を行うリセット信号出力回路２０３とを有している。
【０００８】
電源電圧検出回路部２０１は、次に示す構成を有している。即ち、電源とＧＮＤとの間に抵抗Ｒ１，Ｒ２が直列に接続され、その分割点（接続点）であるノードＮ１はキャパシタＣ１の一端とＮチャネルＴｒＭ１のゲートに接続され、キャパシタＣ１の他端は電源に、ＮチャネルＴｒＭ１のソースはＧＮＤに、そのドレインはプルアップ抵抗Ｒ３を介して電源に接続され、ＮチャネルＴｒＭ１とプルアップ抵抗Ｒ３の接続点であるノードＮ２は、ＰチャネルＴｒＭ２とＮチャネルＴｒＭ３からなるインバータの入力端に接続されている。
【０００９】
電源電圧検出回路部２０２は、次に示す構成を有している。即ち、ＰチャネルＴｒＭ４、抵抗Ｒ４、ゲートが各々電源に接続されたＮチャネルＴｒＭ５，Ｍ６がこの順に直列に接続され、ＮチャネルＴｒＭ５と抵抗Ｒ４との接続点であるノードＮ３には、キャパシタＣ２さらには、ＰチャネルＴｒタＭ７，Ｍ８からなるインバータの入力端が接続されている。また、ＰチャネルＴｒＭ４のゲートにはリセット信号がフィードバックされて入力するようになっている。
【００１０】
リセット信号出力回路２０３は負論理ＯＲ回路で構成されており、電源電圧検出回路部２０１，２０２からの各出力が入力するＮＡＮＤ回路（以下ＮＡＮＤ１という）と、ＮＡＮＤ１からの出力が入力されリセット信号を出力または解除するインバータ（ＰチャネルＴｒＭ９とＮチャネルＴｒＭ１０）とを有している。
【００１１】
なお、上記ＮチャネルＴｒＭ８，Ｍ１０は低い閾値を持つＴｒであり、ここでは、図示したような特別な表記を用いるものとする。
【００１２】
この構成により、電源投入直後はノードＮ２が抵抗Ｒ３を介してプルアップされ、論理’Ｈｉｇｈ’状態にあるので、ＰチャネルＴｒＭ２とＮチャネルＴｒＭ３からなるインバータからの出力（電源電圧検出回路部２０１からの出力）は論理’Ｌｏｗ’状態となる。これによって、ＮＡＮＤ１からの出力は、電源電圧検出回路部２０２からの入力が’Ｈｉｇｈ’状態であっても’Ｌｏｗ’状態であっても論理’Ｈｉｇｈ’状態となる。したがって、ＰチャネルＴｒＭ９とＮチャネルＴｒＭ１０からなるインバータからの出力（リセット信号出力回路２０３からの出力）であるリセット信号は、アクティブな論理’Ｌｏｗ’状態（リセット信号の出力状態）になる。
【００１３】
その後、電源電圧が緩やかに立ち上がった場合、キャパシタＣ１に十分な充電電流が流れなくとも、直列接続された抵抗Ｒ１，Ｒ２で抵抗分割された電源電圧より低い電位がノードＮ１を介してＮチャネルＴｒＭ１のゲートに入力され、ノードＮ１の電位がＮチャネルＴｒＭ１の閾値を超えた時点で、ＮチャネルＴｒＭ１が活性化する。これにより、ノードＮ２は、電源投入直後の論理’Ｈｉｇｈ’状態から論理’Ｌｏｗ’状態に遷移する。このため、ＰチャネルＴｒＭ２とＮチャネルＴｒＭ３からなるインバータで論理反転され、電源電圧検出回路部２０１から論理’Ｈｉｇｈ’がＮＡＮＤ１に出力される。このとき、ノードＮ３が’Ｌｏｗ’状態であるから、電源電圧検出回路部２０２からの出力は’Ｈｉｇｈ’になっているので、ＮＡＮＤ１からは’Ｌｏｗ’の出力が、ＰチャネルＴｒＭ９とＮチャネルＴｒＭ１０からなるインバータに入力される。したがって、リセット信号出力回路２０３から出力されるリセット信号は、電源投入直後のアクティブな論理’Ｌｏｗ’状態から論理’Ｈｉｇｈ’状態に遷移して解除される。
【００１４】
この場合、電源電圧検出回路部２０２では、電源電圧の立ち上がりがキャパシタＣ２を充電するのに十分なほど緩やかなため、ノードＮ３は、各々ゲートが電源に接続されて活性化されているＴｒＭ５，Ｍ６を介して、論理’Ｌｏｗ’の状態にある。したがって、電源電圧検出回路部２０２からの出力は、ＰチャネルＴｒＭ７とＮチャネルＴｒＭ８からなるインバータにて論理反転されて論理’Ｈｉｇｈ’状態にあり、それがリセット信号出力回路２０３に入力されている。したがって、リセット信号出力回路２０３からのリセット信号は、論理’Ｈｉｇｈ’状態であるから、電源電圧検出回路部２０１からの出力（論理’Ｈｉｇｈ’状態）がリセット信号としてそのまま出力されているのと同じ有効な状態になっている。
【００１５】
逆に、電源電圧の立ち上がりが急峻な場合、電源電圧検出回路部２０１において、キャパシタＣ１を介してノードＮ１を電源電圧まで突き上げることにより、電源電圧の立ち上がりとほぼ同時に、ＴｒＭ１が活性化し、ノードＮ２が論理’Ｌｏｗ’となるため、電源電圧検出回路部２０１からはリセット信号をアクティブにする論理’Ｌｏｗ’は出力されない。
【００１６】
つまり、電源電圧が急峻に立ち上がった場合、電源電圧検出回路部２０２では、キャパシタＣ２を介してノードＮ３が電源電圧に突き上げられ、ＴｒＭ８を活性化する。このとき、ＴｒＭ５，Ｍ６が直列に接続されており、抵抗値が高いため、ノードＮ３の電圧は立ち上がりやすい。また、ＴｒＭ８は低い閾値を持つため、この活性化の応答は速く、電源電圧の立ち上がりとほぼ同時にＴｒＭ７，Ｍ８からなるインバータの出力は論理’Ｌｏｗ’となってＮＡＮＤ１に入力される。したがって、ＮＡＮＤ１からの出力は、電源電圧検出回路部２０１からの入力が、論理’Ｌｏｗ’であっても論理’Ｈｉｇｈ’であっても論理’Ｈｉｇｈ’となるのであるから、リセット信号はアクティブな論理’Ｌｏｗ’として出力される。電源電圧が急峻に立ち上がった場合には、電源電圧検出回路部２０２からの出力が、電源電圧検出回路部２０１からの出力よりも有効となる。
【００１７】
その後、キャパシタＣ２は電源の立ち上がりにより活性化されているＮチャネルトランジスタＭ５，Ｍ６を介して放電されて、ノードＮ３が論理’Ｌｏｗ’に遷移して検出回路部２０２からの出力は論理’Ｈｉｇｈ’となる。したがって、リセット信号出力回路２０３（負論理ＯＲ回路）から出力されるリセット信号は、アクティブな論理’Ｌｏｗ’から論理’Ｈｉｇｈ’に解除される。
【００１８】
このリセット信号がアクティブな論理’Ｌｏｗ’になったとき、ＰチャネルＴｒＭ４のゲートにフィードバックされ、ＰチャネルＴｒＭ４が活性化する。このとき、ＴｒＭ５，Ｍ６に抵抗Ｒ４を介して電流が流れることになって、キャパシタＣ２に蓄積された電荷の放電を阻止する方向に働くため、リセット信号が解除されるまでの時間を確保することができる。
【００１９】
キャパシタＣ２の充電が完了すると、ノードＮ３が論理’Ｌｏｗ’となり、これにより、検出回路部２０２からの出力が論理’Ｈｉｇｈ’となって、リセット信号が論理’Ｈｉｇｈ’となるため、ＴｒＭ４が非活性となって、電源とＧＮＤとの間に直列接続されたＴｒＭ４、抵抗Ｒ４、ＴｒＭ５，Ｍ６の直流パスが断たれることにより、以降直流電流は遮断される。
【００２０】
【発明が解決しようとする課題】
しかしながら、図５に示す従来技術では、電源電圧検出回路部２０１で電源とＧＮＤとの間に抵抗Ｒ１，Ｒ２の直列回路が接続されているため、電源電圧が立ち上がった後も直流パスができ、電流が流れ続けるという事態が起こって消費電流が大きくなってしまう虞がある。
【００２１】
また、電源電圧の立ち上がりが遅い場合と速い場合とで、電源電圧検出回路部２０１，２０２を切換えなくてはならないが、その切換えは、各電源電圧検出回路部２０１，２０２を構成するキャパシタの容量値、抵抗値およびＴｒ特性に依存するため、それらのばらつきを考慮すると、安定に切換え動作させるためのパラメータ制御が困難であった。
【００２２】
さらに、近年、電池駆動を前提とした機器の増加により、消費電力の低減が強く望まれており、低消費電力化に大きく寄与する低い電源電圧でシステムが動作することが必須となってきており、低電圧でも安定して動作するパワーオンリセット回路が要求されている。
【００２３】
本発明は、上記従来の事情に鑑みて為されたもので、安定に切換え動作させるためのパラメータ制御に依らず、消費電流を抑えると共に、低電圧でも安定して動作することができるリセット装置および、これを用いた半導体集積回路装置および半導体記憶装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明のリセット装置は、電源の投入時は、第１の電圧にあるノードと、電圧検出用の強誘電体容量手段を含み、電源電圧の立ち上がりを検出する電圧検出回路と、初期状態において、該強誘電体容量手段の一方の電極に第１の電圧を印加し、該強誘電体容量手段の他方の電極に第２の電圧を印加し、該第１の電圧と該第２の電圧の電位差によって該強誘電体容量手段の分極状態を決定する初期分極状態設定手段と、該強誘電体容量手段の分極特性を利用してリセット信号を生成するリセット信号出力手段と、該リセット信号出力手段からの出力を遅延回路で遅延させて該ノードにリセット解除信号として出力するリセット信号解除手段と、該ノードの電圧変化を受けて、該リセット信号の解除後に、該強誘電体容量手段の他方の電極に該第２の電圧を印加して、該強誘電体容量手段の分極状態を初期状態に戻す分極状態初期化手段とを有するリセット装置であって、  該リセット信号出力手段は、電源投入時に、該強誘電体容量手段の他方の電極の該第２の電圧を受けて、該リセット信号を出力し、該遅延回路で決定される遅延時間の経過後に、該ノードが該第２の電圧に変化することを受けて、該リセット信号を解除するものであり、それによって上記目的が達成される。
【００２５】
この構成により、電圧検出回路に設けられた強誘電体容量手段は、そのヒステリシス特性から残留分極を持ち、常誘電体キャパシタのように時間に依存した充放電が発生しないため回路動作時の電流消費や、従来の技術で示したような直流パスが不要になるため、定常的な電流消費がなくなり消費電流を低減することが可能となる。また、強誘電体容量手段を構成する強誘電体材料とその膜厚の選択により、分極反転電圧を低くすることが可能であり、低電圧でも安定して動作させることが可能となる。さらに、強誘電体材料に発生する分極はそれにかかる電界により誘起される自発分極であり、常誘電体キャパシタのように外部からの電荷の注入や放出を伴わないため、分極反転は高速であり、それが電界、即ち外部より供給される電圧のみによって制御されるため、電圧の立ち上がり時間に依存せず、また、制御の容易な電圧検出回路が実現でき、ひいては動作が安定なリセット回路を実現することが可能となる。
【００２７】
この構成により、強誘電体容量手段の分極特性を利用して容易かつ迅速にリセット信号を生成した後にこれを解除することが可能となる。
【００２９】
この構成により、初期分極状態設定手段を用いれば、キャパシタの初期分極状態が容易かつ任意に決定することが可能となる。
【００３１】
この構成により、電源電圧が立ち上がってリセット信号を解除した後に、分極状態初期化手段により、強誘電体容量手段の分極状態を初期状態に容易かつ自動的に戻すことが可能となる。
【００３３】
この構成により、電源電圧の立ち上がりを受けて、強誘電体容量手段の分極を反転させ、そのときに発生する電荷によりリセット信号を容易かつ迅速に生成することが可能となる。
【００３４】
さらに、好ましくは、本発明のリセット装置における電圧検出回路は、第１インバータの入力端が常誘電体容量手段およびプルダウン用抵抗を介して接地され、その出力端が強誘電体容量手段の一端に接続されている。
【００３５】
この構成により、電圧検出回路が強誘電体容量手段を利用することにより簡単な構成となる。
【００３６】
さらに、好ましくは、本発明のリセット装置におけるリセット信号出力手段は、リセット信号駆動用トランジスタおよびプルアップ用抵抗を有し、前記強誘電体容量手段の他端が、前記第１インバータの出力端に制御端子が接続された第１パストランジスタ を介して該リセット信号駆動用トランジスタの制御端子に接続され、該リセット信号駆動用トランジスタの駆動端子の一方が、一端が電源に接続された該プルアップ用抵抗の他端に接続され、その駆動端子の他方が接地されている。
【００３７】
この構成により、強誘電体容量手段を利用した電圧検出回路に対応するリセット信号出力手段が簡単な構成で実現可能となる。
【００３８】
さらに、好ましくは、本発明のリセット装置におけるリセット信号解除手段は、第２インバータ、第２パストランジスタ、遅延回路およびリセット信号解除用トランジスタを有し、前記プルアップ用抵抗とリセット信号駆動用トランジスタの接続点が該第２インバータの入力端に接続され、該第２インバータの入力端が該第２パストランジスタの制御端子に接続され、該第２インバータの出力端が該第２パストランジスタの駆動端子の一方に接続され、該第２パストランジスタの駆動端子の他方が該遅延回路を介して前記第１インバータの入力端に接続され、該第１インバータの入力端が該リセット信号解除用トランジスタの制御端子に接続され、該リセット信号解除用トランジスタの駆動端子の一方が該リセット信号駆動用トランジスタの制御端子に接続され、該リセット信号解除用トランジスタの駆動端子の他方が接地されている。
【００３９】
この構成により、リセット信号を出力した後にリセット信号を解除するリセット信号解除手段が簡単な構成で実現可能となる。
【００４０】
さらに、好ましくは、本発明のリセット装置における初期分極状態設定手段は、強誘電体容量手段の一方端にプルダウン用トランジスタが接続され、強誘電体容量手段の他方端にプルアップ用トランジスタが接続されている。
【００４１】
この構成により、初期分極状態設定手段が簡単な構成で実現可能となる。
【００４２】
さらに、好ましくは、本発明のリセット装置における分極状態初期化手段は、第１インバータの入力端に入力端が接続され、その出力端から強誘電体容量手段の他方端に分極状態初期化用パルスを発生するパルス発生回路を有する。
【００４３】
この構成により、分極状態初期化手段が簡単な構成で実現可能となる。
【００４４】
さらに、好ましくは、本発明の半導体集積回路装置は、請求項１〜１０の何れかに記載のリセット装置の回路構成を半導体集積化する。
【００４５】
この構成により、請求項１〜１０の何れかに記載のリセット装置を半導体集積回路装置に容易に採用することが可能となる。
【００４６】
さらに、好ましくは、本発明の半導体記憶装置は、請求項１１記載の半導体集積回路装置を用いる。
【００４７】
この構成により、請求項１１記載の半導体集積回路装置を半導体記憶装置に容易に採用することが可能となる。
【００４８】
【発明の実施の形態】
以下、本発明のリセット装置をパワーオンリセット装置に適用した場合の実施形態について図面を参照しながら詳細に説明する。
【００４９】
図１は、本発明の一実施形態のパワーオンリセット装置の構成例を示す回路図である。図１において、パワーオンリセット装置１は、強誘電体容量手段としての強誘電体キャパシタＦＣを用いて電源電圧を検出する電圧検出回路２と、強誘電体キャパシタＦＣの分極状態を決定する分極状態設定回路３（初期分極状態設定手段）と、電源電圧の立ち上がりを検出してリセット信号を生成するリセット信号出力回路４と、このリセット信号を解除するリセット信号解除手段５と、リセット信号の解除後に、強誘電体キャパシタＦＣの分極状態を初期状態に戻す分極状態初期化回路６とを備えている。
【００５０】
電圧検出回路２は、次に示す構成を有している。即ち、電源投入時にノードＮ２０を論理’ＬＯＷ’にプルダウンするプルダウン用抵抗Ｒ２１と常誘電体キャパシタＣ２２の一端がＧＮＤに接続され、これらのもう一端は、ノードＮ２０を介してＰチャネルＴｒ２３とＮチャネルＴｒ２４からなる第１インバータのゲート（制御端子）に接続されている。また、この第１インバータの出力側のノードＮ２６は、強誘電体キャパシタＦＣの一端に接続されており、強誘電体キャパシタＦＣの他端であるノードＮ２７は、信号伝達をゲートする第１パストランジスタのＴｒ２８のソース（駆動端子）に接続されている。
【００５１】
分極状態設定回路３は、次に示す構成を有している。即ち、ノードＮ２６にはソースがＧＮＤに接続されたプルダウン用ＮチャネルＴｒ３１が接続され、また、ノードＮ２７にはソースが電源に接続されたプルアップ用ＰチャネルＴｒ３２が接続されており、強誘電体キャパシタＦＣの初期状態を設定するものである。このＴｒ３１のゲートには強誘電体キャパシタＦＣの初期化を制御する分極状態設定信号ＩＮＩＴが入力されると共に、Ｔｒ３２のゲートには強誘電体キャパシタＦＣの初期化を制御する分極状態設定信号ＩＮＩＴ＃が入力されるようになっている。
【００５２】
リセット信号出力回路４は、次に示す構成を有している。即ち、Ｔｒ２８のドレイン（駆動端子）側には、一端がＧＮＤに接続されたリセット信号駆動用トランジスタのＮチャネルＴｒ４１のゲートが接続されている。Ｔｒ４１のドレインには、一端が電源に接続されたプルアップ用抵抗Ｒ４２の他端が接続されている。Ｔｒ４１とプルアップ用抵抗Ｒ４２の接続点にはノードＮ４３が接続されており、ノードＮ４３にリセット信号が出力されるようになっている。
【００５３】
また、リセット信号解除回路５は、更に次に示す構成を有している。ノードＮ４３には、第２インバータのインバータＩＮＶ５１とインバータ５２の直列回路が接続されており、ノードＮ４３に出力されたリセット信号はインバータＩＮＶ５１，５２を介して出力されるようになっている。インバータＩＮＶ５１の出力側のノードＮ５３はその信号を伝達する第２パストランジスタのＴｒ５４のソースに接続され、そのドレインは、直列に接続されたインバータの個数分信号を遅延させる遅延回路５５に接続され、さらに、そのゲートは、インバータＩＮＶ５１の入力側のノードＮ４３に接続されている。また、この遅延回路５５の出力端は前述のノードＮ２０に接続されている。ノードＮ２０には、ソースがＧＮＤに接続されたリセット信号解除用トランジスタのＮチャネルＴｒ５６のゲートが接続され、そのドレインがＮチャネルＴｒ４１のゲートおよびＴｒ２８のドレインに接続されている。この遅延回路５５の出力がリセット解除信号として作用するようになっている。遅延回路５５には信号遅延用のインバータが４つ直列に接続されているが、必要な遅延時間に応じてその個数はその入力と出力間で論理反転を伴わない偶数個に適宜選択されるものである。
【００５４】
分極状態初期化回路６はパルス発生回路６１を有しており、パルス発生回路６１の入力端はノードＮ２０に接続され、その出力端はノードＮ２７に接続されており、ノードＮ２０に直列に接続されたインバータの信号遅延時間分のパルスを発生してノードＮ２７に出力するものである。このパルス発生回路６１は、信号遅延用のインバータが３つ直列に接続されているが、必要なパルス幅に応じてその個数はその入力側と出力側との間で論理反転を伴う奇数個に適宜選択されるものである。
【００５５】
ここで、強誘電体キャパシタＦＣの分極特性について詳細に説明する。強誘電体キャパシタＦＣを構成する強誘電体材料は、図２の強誘電体のヒステリシスカーブに示すように、その与えられた電界（ここでは、強誘電体材料の両端に印加した電圧Ｅで示す）によって発生する電荷量Ｑはヒステリシス特性を持つ。この強誘電体材料を用いたキャパシタＦＣの製造直後の状態、即ちまだ一度も電界が印加されていない状態（電圧Ｅ＝０）では分極しておらず、発生する電荷量も０である（Ａ点）。次に、この強誘電体キャパシタＦＣに電界をかけると（電圧Ｅ＞０）、強誘電体材料は分極し、電界に比例して電荷Ｑが発生する。その後、電界を増やし続けても分極が増加しなくなり、この分極量を飽和分極値と呼ぶ（Ｂ点）。このＢ点から印加電界を減らして０（電圧Ｅ＝０）になっても分極量は０にならず、ある電荷Ｑを保持し、これを残留分極値と呼ぶ（Ｃ点）。さらに、印加する電界を逆に負にすると、分極が反転するがＢ点と同様それ以上分極量が負側に増加しない負の飽和分極値に達する（Ｄ点）。Ｄ点から再度正方向に電界をかけ０（電圧Ｅ＝０）に達しても、ある電荷Ｑを保持し、Ｃ点と同様これを残留分極と呼ぶ（Ｅ点）。
【００５６】
このように、強誘電体キャパシタＦＣはヒステリシス特性を有するため、分極を反転させて残留分極を利用することで不揮発に情報を保持することができる。この強誘電体材料を用いたキャパシタＦＣは、分極の状態遷移に要する時間が短く応答が速いという特徴を持っている。また、分極の反転に要する電界をＥｃとすると、このとき、キャパシタＦＣの両端に印加する電圧Ｖｃは、強誘電体材料の厚さをｄとした場合、Ｖｃ＝Ｅｃ・ｄとなる。分極の反転に要する電界Ｅｃは強誘電体材料に依存する値であり、また、ｄは強誘電体キャパシタＦＣの構造に依存する値であるため、キャパシタＦＣの両端に印加する電圧Ｖｃの値はそれらの選択によるが、ＰＺＴ（チタン酸ジルコン酸鉛）系材料膜を用いた場合で２．５Ｖ、層状の強誘電体膜、所謂Ｙ１系の材料を用いた場合で１．７Ｖ程度が可能であり、低電源電圧でも安定した動作が可能である。強誘電体材料の厚さｄを薄くすると、キャパシタＦＣの両端に印加する電圧Ｖｃをさらに低下させることが可能であるので、反転電圧の低電圧化は、薄膜の形成が容易な半導体製品への応用に適している。
【００５７】
上記構成により、以下その動作を説明する。まず、分極状態設定回路３により強誘電体キャパシタＦＣの分極状態を決定する場合について説明する。即ち、まだ一度も電界が印加されていない強誘電体キャパシタＦＣが製造された直後の状態は、図２に示すように分極していないＡ点にあり、強誘電体キャパシタＦＣを回路素子の一つとして動作させるには、強誘電体材料の初期状態を決める必要がある．このため、ＩＮＩＴ信号をＴｒ３１のゲートに、ＩＮＩＴ＃信号をＴｒ３２のゲートに入力する必要がある。つまり、初期状態を決めるために、ＩＮＩＴ信号に論理’Ｈｉｇｈ’の信号を、ＩＮＩＴ＃信号に論理’Ｌｏｗ’信号を与えて、強誘電体キャパシタＦＣの両端の電位、即ちノードＮ２６とノードＮ２７の電位を各々ＧＮＤレベルおよび電源電圧レベルにする。このとき、電源とＧＮＤとの間の電位差は上記の電圧Ｖｃ以上であるものとする。これにより、ノードＮ２７が高電位であるので、図３の状態（ａ）に示すように分極して初期状態が決まる。この初期設定は強誘電体キャパシタＦＣの製造後に、一度だけ行えばよく、メーカ側で行うかユーザ側で行うかは特に問わないが、この強誘電体キャパシタＦＣを用いたパワーオンリセット回路１の出荷テスト時に行うのが妥当である。以降、ＩＮＩＴ信号およびＩＮＩＴ＃信号は再びＴｒ３１およびＴｒ３２が活性化しないように、各々論理’Ｌｏｗ’と論理’Ｈｉｇｈ’にそれぞれ固定しておく。このＩＮＩＴ信号およびＩＮＩＴ＃信号は、外部から入力してもよいし、例えばワンショットパルスを発生するワンショットパルス発生回路を用いてもよく、特にその手段は問わない。ただし、一度しかこの信号を用いる必要がないので、できるだけ簡略な手段が望ましい。
【００５８】
次に、分極状態設定回路３による強誘電体キャパシタＦＣの初期分極状態の設定後、通常使用状態における電源投入が行われる。電源電圧投入直後は抵抗Ｒ２１でプルダウンされているため、常誘電体キャパシタＣ２２は充電されず、ノードＮ２０はＧＮＤ電位レベルである。このことから、Ｔｒ２４は非活性で、Ｔｒ２３は活性化されるため、強誘電体キャパシタＦＣの一端であるノードＮ２６には電源電圧が供給される。このとき、強誘電体キャパシタＦＣの他端であるノードＮ２７には電源投入によるプルアップパスがないため、ノードＮ２６にかかる電源電圧が上記の反転電圧Ｖｃを超えると容易に分極反転を起こし、図３の状態（ｂ）に移行する。一方、ノード２６にかかる電源電圧が上記の反転電圧Ｖｃを超えていないときには、ノード２７は、強誘電体キャパシタＦＣの初期設定による分極反転により誘起された電荷によりポテンシャルが上昇し、論理’Ｈｉｇｈ’の情態に達している。ノードＮ２６は電源電圧にあり、これに接続されているトランジスタＴｒ２８のゲート電位がその閾値を超えると、Ｔｒ２８は活性化し、論理’Ｈｉｇｈ’レベルの電位がＴｒ４１のゲートに伝わる。なお、このときは、ノードＮ２０が論理’Ｌｏｗ’であるので、これに接続されるＮチャネルＴｒ５６は非活性であり、Ｔｒ５６がＴｒ４１の論理レベルに影響は与えることはない。これにより、Ｔｒ４１が活性化され、抵抗Ｒ４２を介してプルアップされていたノードＮ４３の電位は論理’Ｌｏｗ’状態になる。このとき、抵抗Ｒ４２の抵抗値は、Ｔｒ４１が活性化されたときのオン抵抗値との抵抗分割比によってノードＮ４３が論理’Ｌｏｗ’となるように、設定されているものとする。ノードＮ４３が論理’Ｌｏｗ’となることによって、インバータＩＮＶ５１，５２を通して、リセット信号は、論理’Ｌｏｗ’のアクティブ状態となって出力される。
【００５９】
このとき、ノードＮ４３は、論理’Ｌｏｗ’、ノードＮ５３は論理’Ｈｉｇｈ’であり、ノードＮ４３に接続された第２パストランジスタのＴｒ５４のゲートが論理’Ｌｏｗ’になるため、そのソースに接続されたノードＮ５３の論理’Ｈｉｇｈ’レベルがドレインを介して遅延回路５５に伝達される。遅延回路５５に入力された論理’Ｈｉｇｈ’レベルは遅延回路５５で設定された遅延時間後、その出力側のノードＮ２０に伝達され、ノードＮ２０を、電源投入直後の論理’Ｌｏｗ’レベルから論理’Ｈｉｇｈ’状態に遷移させる。これにより、さらに常誘電体キャパシタＣ２２を充電するのに要する時間だけ遅延の後に、ノードＮ２０が論理’Ｈｉｇｈ’に達すると、ＮチャネルＴｒ２４が活性化し、ノードＮ２６は論理’Ｌｏｗ’状態となる。ノードＮ２６が論理’Ｌｏｗ’になることから、パストランジスタのＴｒ２８が非活性となり、ノードＮ２７とＴｒ４１のゲートとの信号パスを断つ。これと同時に、ノードＮ２０の論理’Ｈｉｇｈ’レベルがＴｒ５６のゲートに入力されてＴｒ５６が活性化することにより、Ｔｒ４１のゲートが論理’Ｌｏｗ’状態となり、Ｔｒ４１は非活性となる。Ｔｒ４１が非活性となることにより、ノードＮ４３は抵抗Ｒ４２にプルアップされて論理’Ｈｉｇｈ’となり、それがインバータＩＮＶ５１，５２を介してリセット信号を論理’Ｈｉｇｈ’状態にすることにより、リセット信号を解除する。即ち、電源投入後、論理’Ｌｏｗ’のアクティブ状態のリセット信号は、遅延回路５５の遅延時間と常誘電体キャパシタＣ２２の充電時間だけ出力され、その遅延時間と充電時間後に、論理’Ｈｉｇｈ’状態になって解除される。
【００６０】
さらに、リセット信号が解除された後は、次の電源投入時に備えて強誘電体キャパシタＦＣの分極を初期状態に自動的に戻す必要がある。リセット解除信号となる遅延回路５５からの出力により、ノードＮ２０が論理’Ｈｉｇｈ’になると、ノードＮ２０が入力されるパルス発生器６１が動作する。パルス発生器６１は、論理’Ｈｉｇｈ’の信号が入力されると、内蔵するインバータの段数分の遅延時間をパルス幅に持つ論理’Ｈｉｇｈ’のパルスを発生する。このとき、強誘電体キャパシタＦＣの一端であるノードＮ２６は論理’Ｌｏｗ’状態であり、その他端のノードＮ２７はパルス発生回路６１からの論理’Ｈｉｇｈ’のパルスが入力されるため、強誘電体キャパシタＦＣが分極反転し、図３の状態（ａ）に初期化される。この初期化状態は、システム全体の電源が遮断されても残留分極により保持される。
【００６１】
さらに、強誘電体キャパシタＦＣの分極が初期状態を保持しているため、次回以降に電源が投入された後も上記と同じ動作によりリセット信号を出力した後に解除し、強誘電体キャパシタＦＣの分極を初期状態に自動的に戻すことにより、更なる電源投入時に備えることができる。
【００６２】
以上により、本実施形態によれば、パワーオンリセット回路１に強誘電体キャパシタＦＣを採用することによって、電源投入時の電源電圧の立ち上がりを分極反転として検出して、リセット信号を生成することができる。強誘電体キャパシタＦＣの分極は、低電圧でも安定に反転するため、電源電圧が低いシステムでも安定してリセット信号を生成することができ、上記実施形態のように定常的に電流が貫通する直流パスも必要がないことから、低消費電力を要求されるシステムにおいても安定した動作を行うことができる。つまり、低電源電圧でも安定して動作させるには分極反転電圧を低くすればよい。
【００６３】
また、強誘電体キャパシタＦＣの分極反転電圧のみで電圧の立ち上がりを検出するため、従来技術のように電源電圧の立ち上がりの速さに依存した回路構成をとる必要がなくなり、回路構成を簡略化することができる。
【００６４】
さらに、徒来技術のように、個々のＴｒ特性や容量値、抵抗値という典型的なアナログ的パラメータにその動作が敏感に依存することがないため、設計上それらの制御が容易であり、またそれらが製造上または温度などの他の要因でばらついてもリセット信号の生成動作に大きな影響を受けることがない。
【００６５】
なお、本実施形態では、パワーオンリセット回路１の回路構成を半導体集積化して半導体集積回路装置とすることは、特に、説明しなかったが、強誘電体キャパシタＦＣの分極反転電圧は、前述した通り、使用する強誘電体材料自身にも依存するが、その膜厚が薄いほど低くすることができて、薄膜形成が可能な半導体製品への応用に適している。
【００６６】
また、本実施形態では、上記半導体集積回路装置を用いて半導体記憶装置を構成することは、特に、詳細に説明しなかったが、半導体記憶装置の一つに強誘電体キャパシタＦＣを用いた不揮発メモリ、所謂強誘電体メモリがあり、強誘電体キャパシタＦＣを共に利用しているため、半導体プロセスの整合性から、本発明のパワーオンリセット回路１は半導体記憶装置に用いて好適である。また、近年、注目されている非接触ＩＣカードなどへの応用が進んでいる強誘電体メモリ内蔵マイクロコンピュータのパワーオンリセット回路にも好適に応用できることは言うまでもないことである。
【００６７】
【発明の効果】
以上により、請求項１によれば、電圧検出回路に設けられた強誘電体容量手段は、そのヒステリシス特性から残留分極を持ち、常誘電体キャパシタのように時間に依存した充放電が発生しないため、回路動作時の電流消費や、従来の技術で示したような直流パスが不要にすることができ、これによって、定常的な電流消費をなくすことができて消費電流を低減することができる。また、強誘電体容量手段を構成する強誘電体材料とその膜厚の選択により、分極反転電圧を低くすることができて、低電圧でも安定して動作させることができる。さらに、強誘電体材料に発生する分極はそれにかかる電界により誘起される自発分極であり、常誘電体キャパシタのように外部からの電荷の注入や放出を伴わないため、分極反転は高速であり、それが電界、即ち外部より供給される電圧のみによって制御されるため、電圧の立ち上がり時間に依存せず、また、制御の容易な電圧検出回路が実現でき、ひいては動作が安定なリセット回路を実現することができる。
【００６８】
また、請求項２によれば、強誘電体容量手段の分極特性を利用して容易にリセット信号を生成することができる。
【００６９】
さらに、請求項３によれば、初期分極状態設定手段により、キャパシタの初期分極状態が容易かつ任意に決定することができる。
【００７０】
さらに、請求項４によれば、電源電圧が立ち上がってリセット信号を解除した後に、分極状態初期化手段により、強誘電体容量手段の分極状態を初期状態に容易かつ自動的に戻すことができる。
【００７１】
さらに、請求項５によれば、電源電圧の立ち上がりを受けて、強誘電体容量手段の分極を反転させ、そのときに発生する電荷により迅速且つ容易にリセット信号を生成することができる。
【００７２】
さらに、請求項６によれば、強誘電体容量手段を利用することにより電圧検出回路を簡単な構成とすることができる。
【００７３】
さらに、請求項７によれば、強誘電体容量手段を利用した電圧検出回路に対応するリセット信号出力手段を簡単な構成で実現することができる。
【００７４】
さらに、請求項８によれば、リセット信号を出力した後にリセット信号を解除するリセット信号解除手段を簡単な構成で実現することができる。
【００７５】
さらに、請求項９によれば、初期分極状態設定手段を簡単な構成で実現することができる。
【００７６】
さらに、請求項１０によれば、分極状態初期化手段を簡単な構成で実現することができる。
【００７７】
さらに、請求項１１によれば、請求項１〜１０の何れかに記載のリセット装置を半導体集積回路装置に容易に採用することができる。
【００７８】
さらに、請求項１２によれば、請求項１１記載の半導体集積回路装置を半導体記憶装置に容易に採用することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のパワーオンリセット装置の構成例を示す回路図である。
【図２】図１の強誘電体キャパシタＦＣのヒステリシス特性図である。
【図３】（ａ）は強誘電体キャパシタＦＣの初期設定状態を示す図、（ｂ）は強誘電体キャパシタＦＣが分極反転した状態を示す図である。
【図４】従来のパワーオンリセット回路の第１構成例を示す回路図である。
【図５】従来のパワーオンリセット回路の第２構成例を示す回路図である。
【符号の説明】
１    パワーオンリセット装置
２    電圧検出回路
ＦＣ    強誘電体キャパシタ（強誘電体容量手段）
Ｒ２１    プルダウン用抵抗
Ｃ２２    常誘電体キャパシタ
Ｔｒ２８    第１パストランジスタ
３    分極状態設定回路（初期分極状態設定手段）
Ｔｒ３１    プルダウン用トランジスタ
Ｔｒ３２    プルアップ用トランジスタ
ＩＮＩＴ，ＩＮＩＴ＃    分極状態設定信号
４    リセット信号出力回路（リセット信号出力手段）
Ｔｒ４１    リセット信号駆動用トランジスタ
Ｒ４２    プルアップ用抵抗
５    リセット信号解除回路（リセット信号解除手段）
ＩＮＶ５１    第２インバータ
Ｔｒ５４    第２パストランジスタ
５５    遅延回路
Ｔｒ５６    リセット信号解除用トランジスタ
６    分極状態初期化回路（分極状態初期化手段）
６１    パルス発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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