(57)【特許請求の範囲】
【請求項１】
半導体基板にゲート絶縁膜およびフローティングゲート電極用の膜を形成する工程と、
前記フローティングゲート電極用の膜、前記ゲート絶縁膜、前記半導体基板をエッチングして溝を形成し、この溝内に素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜の上面の高さを前記フローティングゲート電極用の膜の上面よりも低くなるように加工する工程と、
前記フローティングゲート電極用の膜の上面および側面ならびに前記素子分離絶縁膜の上面にゲート間絶縁膜としてシリコン酸化膜を形成する工程と、
前記ゲート間絶縁膜を、前記素子分離絶縁膜上の前記シリコン酸化膜は窒化されることなく、前記フローティングゲート電極用の膜上の前記シリコン膜は窒化されるよう、窒化処理する工程と、
前記素子分離絶縁膜上では窒化されず前記フローティングゲート電極用の膜上では窒化された前記ゲート間絶縁膜上にコントロールゲート電極用の膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ゲート間絶縁膜を窒化処理する工程では、ラジカルあるいはイオン化された窒素が照射されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子のメモリセルを構成しているフローティングゲートとコントロールゲートとの間に形成される絶縁膜の構造を改良した半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリなどに代表される不揮発性記憶素子は、電源の供給がなくても記憶を保持できるため、マルチメディアカード用の記憶素子として広く普及している。近年更なる大容量化が望まれておりメモリセルをさらに高集積化する必要がある。この場合、高集積化にともなう一般的な技術的課題として、「Ｙｕｐｉｎ効果の増大」があげられる。この技術的課題は、高集積化に伴い隣接素子間隔が狭くなってくると、隣接素子間の寄生容量が大きくなるため、本来書き込みをしていないメモリセルに対しても隣接セルの書き込み動作の影響を受けて、誤って書き込まれてしまうという誤動作の発生を引き起こしてしまうことである。
【０００３】
ところで、フラッシュメモリのメモリセルを構成するトランジスタは、フローティングゲートおよびコントロールゲートを備えており、それらには一般に多結晶シリコンが用いられている。また、メモリセルの製造工程において、ビットライン方向に構造を作りこんだ後、ワードライン方向に構造を作りこむ手順をとった場合、フローティングゲートとコントロールゲートの間に存在するゲート間絶縁膜としてのインターポリ絶縁膜は、従来フローティングゲート加工終了後にフローティングゲート表面および素子分離領域の表面をすべて覆うように一回の成膜工程で形成される。
【０００４】
フローティングゲートへの書き込みあるいは消去のための電力を抑制するためには、フローティングゲートおよびコントロールゲートの間の容量と、フローティングゲートおよびシリコン基板の間の容量との比であるカップリング比を高める必要がある。このため、インターポリ絶縁膜の誘電率を高くすることが望ましい。このような技術の一つとして、例えば非特許文献１に示すように、形成した酸化膜を窒化膜に変換して誘電率を高くする技術がある。
【非特許文献１】Ｓ．Ｆ．ティン（S.F.Ting）、外１１名、“The Effect of Remote Plasma Nitridation on the Integrity of the Ultrathin Gate Dielectric Films in 0.13μm CMOS Technology and Beyond”、ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，ＶＯＬ．２２、Ｎｏ．７，Ｊｕｌｙ  ２００１、p.３２７−３２９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記で述べたように、フローティングゲート上の絶縁膜と素子分離領域上の絶縁膜を同一工程で作製する方法を用いた場合、インターポリ絶縁膜の誘電率が高くなると同時にＳＴＩ上の絶縁膜の誘電率も高くなってしまい、隣接セル間での寄生容量も大きくなってしまう。
【０００６】
この問題を回避するためには、素子分離領域上には誘電率の低い絶縁膜を形成し、同時にフローティングゲート／コントロールゲート間には誘電率の高い絶縁膜を形成する必要がある。しかし、このように誘電率の異なる絶縁膜を選択的に形成するためには、工程数も増えると共に、複雑な工程を採用する可能性が高くなり、簡便な方法でそれを実現する具体的方法が望まれている。
【０００７】
本発明は上記事情を考慮してなされたもので、その目的は、素子分離領域上に低い誘電率の絶縁膜を設け、フローティングゲート／コントロールゲート間に高い誘電率のゲート間絶縁膜を設ける構成を、簡便な構造および工程で実現することができるようにした半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板にゲート絶縁膜およびフローティングゲート電極用の膜を形成する工程と、前記フローティングゲート電極用の膜、前記ゲート絶縁膜、前記半導体基板をエッチングして溝を形成し、この溝内に素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面の高さを前記フローティングゲート電極用の膜の上面よりも低くなるように加工する工程と、前記フローティングゲート電極用の膜の上面および側面ならびに前記素子分離絶縁膜の上面にゲート間絶縁膜としてシリコン酸化膜を形成する工程と、前記ゲート間絶縁膜を、前記素子分離絶縁膜上の前記シリコン酸化膜は窒化されることなく、前記フローティングゲート電極用の膜上の前記シリコン膜は窒化されるよう、窒化処理する工程と、前記素子分離絶縁膜上では窒化されず前記フローティングゲート電極用の膜上では窒化された前記ゲート間絶縁膜上にコントロールゲート電極用の膜を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１０】
本発明によれば、簡単な構成で且つ簡単な工程を採用することで、カップリング比を高めつつ、隣接セル間のＹｕｐｉｎ効果の抑制をして誤動作の防止を図ることができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図１１を参照しながら説明する。
図１および図２はフラッシュメモリのメモリセル領域の部分を示す模式的な断面および平面図である。図１に示した断面は図２中Ａ−Ａ線で示す部分に対応している。
【００１２】
図２において、半導体基板としてのシリコン基板１には、素子分離領域としてのＳＴＩ（Shallow Trench Isolation）２が所定間隔で形成されており、これによって多数の帯状の活性領域３が分離形成されている。この活性領域３の形成方向と直交する方向にゲート電極４のコントロールゲート電極４ａが形成されている。
【００１３】
次に、図１において、シリコン基板１の活性領域３の表面にはトンネルゲート絶縁膜５が形成されており、この上部に多結晶シリコンからなるフローティングゲート電極４ｂが形成されている。フローティングゲート電極４ｂはその上面がＳＴＩ２の上面よりも高い。これによって、ＳＴＩ２の形成部分はフローティングゲート電極４ｂに対して窪んだ状態に形成されることになる。
【００１４】
フローティングゲート電極４ｂの上面および側面ならびにＳＴＩ２の上面には、ゲート間絶縁膜６が形成されている。このゲート間絶縁膜６は、一続きの膜により形成されているが、部分的に誘電率が異なるように形成されたものである。具体的には、フローティングゲート電極４ｂの上面および側面部の上部の膜６ａは高い誘電率（第１の誘電率）に、ＳＴＩ２の上面およびフローティングゲート電極４ｂの側面部の下部の膜６ｂは低い誘電率（第２の誘電率）になるように形成されている。このような膜６ａ、６ｂとして、例えば高い誘電率の膜６ａがシリコン窒化膜あるいはこれに類似する膜であり、低い誘電率の膜６ｂがシリコン酸化膜あるいはこれに類似する膜がある。なお、このようなゲート間絶縁膜６は、後述するように一旦全面に形成した絶縁膜を部分的に加工する技術を採用している。
【００１５】
コントロールゲート電極４ａは、ゲート間絶縁膜６の上面に多結晶シリコン膜を堆積することで形成しており、隣接するフローティングゲート電極４ｂ間にまたがるように形成されている。コントロールゲート電極４ｂの上面にはシリサイド膜８およびシリコン窒化膜９が順次積層形成された構成となっている。具体的には、コントロールゲート電極４ｂ、シリサイド膜８および絶縁膜９は、積層形成された後に図２に示すように分離加工される。
【００１６】
上記構成のメモリセルトランジスタを形成しているので、フローティングゲート電極４ｂとコントロールゲート電極４ａとの間のゲート間絶縁膜６ａが誘電率が高い状態になっていることから大きい静電容量となるので、カップリング比を高くすることができる。また、ＳＴＩ２上のゲート間絶縁膜６ｂが低い誘電率であることから、隣接するメモリセルトランジスタ間でのＹｕｐｉｎ効果の低減を図ることができる。
【００１７】
次に、上記構成の製造工程について図３〜図１０を参照して説明する。
図３に示すように、シリコン基板１上にトンネルゲート絶縁膜５を形成し、その上にフローティングゲート電極４ｂ用の非晶質シリコン膜（４ｂ）およびこの非晶質シリコン膜を加工するためのマスク材としてのシリコン窒化膜１０を順次堆積する。
【００１８】
次に、図４に示すように、フォトリソグラフィ処理により図示しないフォトレジストを塗布し、ＳＴＩ２の形成用のパターンニングを行う。このレジストのパターンおよびシリコン窒化膜１０をマスクとしてＲＩＥ（Reactive Ion Etching）処理を行ってシリコン窒化膜１０、非晶質シリコン膜４ｂ、トンネルゲート絶縁膜５およびシリコン基板１を所定深さまでエッチング除去し、素子分離領域つまりＳＴＩ２となるトレンチ１１を形成する。また、これによってシリコン基板１の表面部は、活性領域３が分離形成される。非晶質シリコン膜は後に熱処理されて多結晶シリコン膜に変質される。
【００１９】
次に、図５に示すように、素子分離用絶縁膜１２をトレンチ１１の内部を埋めるように堆積させ、この後、ＣＭＰ（Chemical Mechanical Polishing）処理により、シリコン窒化膜１０をストッパーとして研磨し、トレンチ１１内部にのみ素子分離用絶縁膜１２を残した状態つまり、素子分離用絶縁膜１２とシリコン窒化膜１１の高さが揃うように加工する。
【００２０】
この後、図６に示すように、トレンチ１１内に埋め込み形成した素子分離用絶縁膜１２をエッチングし、フローティングゲート電極４ｂの中間部程度の高さとなるまで除去する。続いて、図７に示すように、シリコン窒化膜１０をリン酸ウェットエッチングにより除去する。
【００２１】
次に、図８に示すように、フローティングゲート電極４ｂおよびＳＴＩ２上に全面にシリコン酸化膜６を所定膜厚で形成する。なお、この図８以降では、説明の便宜上、図３〜図７で示していたフローティングゲート電極４ｂの膜厚をより厚く誇張した状態に示している。この場合、シリコン酸化膜の形成は、例えば以下の方法を採用している。
【００２２】
すなわち、例えば、図示しない成膜装置のチャンバー内の温度を６００〜８５０℃となるように加熱し、その中にジクロルシラン(ＳｉＨ２Ｃｌ２)と二窒化酸素(Ｎ２Ｏ)とをそれぞれ５０〜５００ｓｃｃｍ、１００〜１０００ｓｃｃｍ導入する。これにより、シリコン酸化膜がフローティングゲート電極４ｂの周囲およびＳＴＩ２の表面上に連続的に堆積された状態となる。
【００２３】
次に、図９に示すように、ＳＰＡ（Slot Plane Antenna） により窒化処理をおこなう。より具体的には、例えば、装置の出力を５００〜４０００Ｗの範囲で、装置内の温度を２５０〜６００℃の範囲に設定し、Ａｒの流量を５００〜３０００ｓｃｃｍ、Ｎ２を１０〜３００ｓｃｃｍ、１ｍＴｏｒｒ〜１０Ｔｏｒｒで５ｓｅｃ〜６００ｓｅｃの窒化処理を行う。この工程において、フローティングゲート電極４ｂ上のシリコン酸化膜６ａはその厚さ方向において大部分が窒化され、窒化シリコンとなるが、ＳＴＩ２上のシリコン酸化膜６ｂには窒化種が到達せず、したがって殆ど窒化反応が起こらず、シリコン酸化膜６ｂのまま残ることになる。
【００２４】
なお、上記の窒化処理の条件では、特に重要なパラメータとしては窒化時に設定している圧力の値であり、圧力を上げることによりフローティングゲート電極４ｂ上の窒化量とＳＴＩ２上の窒化量の差を大きくすることができる。また、成膜時の下地形状のアスペクト比によっても窒化量の差は発生する。これは、例えばアスペクト比が２の場合のＳＴＩ２上の窒化量を「１」とした場合、アスペクト比を５０、９０などとすると、そのときのＳＴＩ２上の窒化量は、約１／３、約１／６へと減少することが発明者らの測定により明らかになった（図１１参照）。
【００２５】
続いて、図１０に示すように、コントロールゲート電極４ａ用の非晶質シリコン膜７を堆積し、この後、シリサイド膜８を形成すると共に絶縁膜９を積層形成し、以下、非晶質シリコン膜の多結晶シリコン膜化処理など通常のプロセスを経て図１の構成を得る。
【００２６】
上記したように本実施形態においては、シリコン酸化膜を形成した後に、これを選択的にＳＰＡ窒化することで連続したゲート間絶縁膜６として形成しながら、フローティングゲート電極４ｂの上面および側面の誘電率（部分誘電率）を部分的に高くするように加工した。このとき、フローティングゲート電極４ｂの上面をＳＴＩ２の上面よりも高くした段差構造としたことで、フローティングゲート電極４ｂの上面付近で顕著な窒化を進行させ、段差構造の底付近では窒化を抑制させることができる。
【００２７】
上記構成の場合に、ゲート間絶縁膜６のフローティングゲート電極４ａ上のシリコン窒化膜６ａは、７．０〜８．０程度の高い誘電率（Ｓｉ３Ｎ４膜の誘電率は７．９）を有するインターポリ絶縁膜として機能させることができ、これによって、メモリセルトランジスタとしてのカップリング比を高くすることができ、同じ動作速度を実現する為の半導体素子の消費電力を低く抑える事が出来る。
【００２８】
また、一方で、ゲート間絶縁膜６のＳＴＩ２上のシリコン酸化膜６ｂは、３．９〜４．０程度の低い誘電率（ＳｉＯ２膜の誘電率は３．９）を有する絶縁膜として形成することができるので、隣接するメモリセルトランジスタ間での寄生容量を低減する事ができ、Ｙｕｐｉｎ効果による隣接素子への誤書き込みという半導体素子の誤動作を低減する事が可能である。
【００３３】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態を示す模式的断面図
【図２】模式的な平面図
【図３】製造工程の一段階を示す図１相当図（その１）
【図４】製造工程の一段階を示す図１相当図（その２）
【図５】製造工程の一段階を示す図１相当図（その３）
【図６】製造工程の一段階を示す図１相当図（その４）
【図７】製造工程の一段階を示す図１相当図（その５）
【図８】製造工程の一段階を示す図１相当図（その６）
【図９】製造工程の一段階を示す図１相当図（その７）
【図１０】製造工程の一段階を示す図１相当図（その８）
【図１１】アスペクト比と窒化量との相関を示す特性図
【符号の説明】
【００３６】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域（素子形成領域）、４はゲート電極、４ａはコントロールゲート電極、４ｂはフローティングゲート電極、５はゲート絶縁膜、６はゲート間絶縁膜、６ａはシリコン窒化膜、６ｂはシリコン酸化膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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