(57)【特許請求の範囲】
【請求項１】
電源と負荷との間の通電経路に設けられ、制御端子と第１の主端子との間に印加された制御電圧に応じた電流を出力する絶縁ゲート型トランジスタと、
この絶縁ゲート型トランジスタに流れる電流を検出する電流検出手段と、
前記制御端子と前記第１の主端子との間に接続され、両端子間の電圧を第１の制御電圧に制限する第１の制御電圧制限回路と、
前記制御端子と前記第１の主端子との間に接続され、開閉制御信号に従って開閉動作を行う開閉回路と当該開閉回路が閉じられた状態で前記両端子間の電圧を前記第１の制御電圧よりも低い第２の制御電圧に制限する制限回路とからなる第２の制御電圧制限回路と、
前記電流検出手段により検出された検出電流と、前記第２の制御電圧に対して前記絶縁ゲート型トランジスタが流し得る最大電流よりも小さい電流範囲内で設定されているしきい値電流とを比較し、前記検出電流が前記しきい値電流よりも大きい時に前記開閉回路を閉状態に制御する閉制御信号を出力する比較回路と、
この比較回路が閉制御信号を出力した時点から所定時間が経過した時に、前記比較回路が閉制御信号を出力していることを条件として過電流異常信号を出力する過電流判定回路とを備えていることを特徴とする負荷駆動装置。
【請求項２】
前記絶縁ゲート型トランジスタの第２の主端子に接続された負荷が容量性負荷である場合において、
前記過電流判定回路は、前記容量性負荷の充電電荷を放電させるのに必要な時間が経過した後に前記過電流異常信号の出力判定を実行するように構成されていることを特徴とする請求項１記載の負荷駆動装置。
【請求項３】
前記過電流判定回路が前記過電流異常信号を出力した時に前記絶縁ゲート型トランジスタをオフさせる遮断回路を設けたことを特徴とする請求項１または２記載の負荷駆動装置。
【請求項４】
前記電流検出手段は、
前記絶縁ゲート型トランジスタに対して制御端子同士が接続され且つ所定のセル比を持つ検出用トランジスタと、この検出用トランジスタに流れる電流を検出する検出用抵抗とから構成されていることを特徴とする請求項１ないし３の何れかに記載の負荷駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型トランジスタを用いて負荷電流を制御するもので、特に過電流検出機能および過電流制限機能を備えた負荷駆動装置に関する。
【０００２】
【発明が解決しようとする課題】
図５は、ＭＯＳＦＥＴを用いて構成した負荷駆動装置の電気的構成の一例を示している。この図５に示す負荷駆動装置１は、例えば自動車のＥＣＵに搭載される制御用ＩＣに内蔵されており、そのＩＣの出力端子１ａとバッテリ２との間にはリレーコイルやＬＥＤなどの負荷３が接続されている。
【０００３】
ＩＣ内において、出力端子１ａとグランド端子１ｂとの間には主電流を流すＦＥＴ４と電流検出用のＦＥＴ５とが接続され、そのＦＥＴ５とグランド端子１ｂとの間には電流検出用の抵抗６が接続されている。ＦＥＴ４と５のゲートは共通に接続されており、そのゲートとグランド端子１ｂとの間には図示極性のツェナーダイオード７、８が直列に接続されている。オペアンプ９は、抵抗６の両端電圧としきい値電流に相当する基準電圧との差電圧に基づいて、ＦＥＴ４と５のゲート電圧を制御するようになっている。
【０００４】
この構成において、ツェナーダイオード７、８は、ＦＥＴ４と５のゲートを過電圧から保護するものである。また、バッテリ電圧の異常上昇や負荷２のインピーダンス低下などにより上記しきい値電流を超える過電流が流れる条件となった場合に、オペアンプ９は、電流をしきい値電流に一致させるように制御してＦＥＴ４を過電流から保護する。この場合、オペアンプ９の出力信号が過電流検出信号となっている。
【０００５】
ところで、出力端子１ａやグランド端子１ｂにはバッテリ２や負荷３に至る通電経路を介して静電気が印加される場合があり、これに対しては端子１ａ、１ｂ間にＥＳＤ(Electro Static Discharge)保護用のコンデンサ１０を外付けしてＥＳＤ耐量を高める手段が用いられている。しかしながら、コンデンサ１０を接続すると、ＦＥＴ４がオフからオンに切り替わった時に、コンデンサ１０に充電されていた電荷がＦＥＴ４を介して一度に放電されるため、一時的に過大な放電電流が流れてオペアンプ９が過電流検出信号を出力してしまう。
【０００６】
その結果、上記ＩＣに内蔵された他の回路が過電流検出信号に基づいて過電流異常状態の発生を判断しているシステムでは、コンデンサ１０の放電電流による過電流検出信号に基づいて過電流異常状態と誤判断してしまう場合があった。
【０００７】
本発明は上記事情に鑑みてなされたもので、その目的は、負荷や電源の異常に起因して流れる過電流のみを確実に検出できるとともに、過電流に対し確実に保護できる負荷駆動装置を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に記載した手段によれば、絶縁ゲート型トランジスタ（以下、トランジスタと称す）の制御端子（ゲート）と第１の主端子との間の電圧を制御することにより、電源からトランジスタを通して負荷に流れる電流を制御することができる。制御端子と第１の主端子との間には、過電圧から制御端子を保護するための第１の制御電圧制限回路とともに、開閉回路と制限回路とからなる第２の制御電圧制限回路が接続されている。
【０００９】
トランジスタに流れる電流がしきい値電流を超えた場合、比較回路は、開閉回路を閉状態に制御して、制御端子と第１の主端子との間の電圧を第２の制御電圧に制限する。この第２の制御電圧に対応してトランジスタに流れる制限電流（ＭＯＳＦＥＴの場合には飽和電流）は、前記しきい値電流よりも大きい電流であって且つトランジスタを保護可能な電流である。これらしきい値電流と制限電流との大小関係により、過大な電流が流れ得る負荷条件または電源条件の下では、比較回路は開閉回路を閉状態とする閉制御信号を出力し続ける。
【００１０】
この閉制御信号はしきい値電流を超える過電流の発生を示す信号であるが、例えばトランジスタにＥＳＤ保護用のコンデンサが接続されているような場合において、そのコンデンサの放電電流が一時的にしきい値電流を超えた時にも上記閉制御信号が出力される。本手段に設けた過電流判定回路は、比較回路が閉制御信号を出力した時点から所定時間が経過した時に、比較回路が上記閉制御信号を出力していることを条件として過電流異常信号を出力する。
【００１１】
従って、本手段によれば、電流を常に制限電流以下に制限してトランジスタを確実に保護できるとともに、上記コンデンサの放電電流など異常と判定すべきでない過電流が流れた場合における過電流異常信号の出力を抑止でき、実際に負荷異常や電源異常が発生して過電流が継続的に流れた場合に限って過電流異常信号を出力することができる。
【００１２】
請求項２に記載した手段によれば、容量性負荷を駆動する場合において、過電流判定回路は、容量性負荷の充電電荷が放電した後に過電流異常信号の出力判定を実行するので、放電電流による過電流異常信号の出力を抑止することができる。上述したＥＳＤ保護用のコンデンサも容量性負荷と見ることができる。
【００１３】
請求項３に記載した手段によれば、過電流判定回路が過電流異常信号を出力した時に、遮断回路が制御端子と第１の主端子との間にオフ制御電圧を印加してトランジスタをオフさせるので、負荷異常や電源異常が発生している状態での負荷への通電を停止することができる。
【００１４】
請求項４に記載した手段によれば、検出用トランジスタに、絶縁ゲート型トランジスタに流れる電流に対しセル比で決まる電流を流すことができる。
【００１５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は、負荷駆動回路の電気的構成を示している。この図１に示す負荷駆動回路２１（負荷駆動装置に相当）は、車両用ＥＣＵ(Electronic Control Unit)に搭載されたＩＣ２２に内蔵されており、車両に設けられているリレーコイルやＬＥＤなどの抵抗性・誘導性の負荷２３を駆動するものである。実際のＩＣ２２内には、駆動する負荷２３の数に応じた複数のチャンネル数の負荷駆動回路２１が形成されている。
【００１６】
ＩＣ２２の電源端子２２ａおよびグランド端子２２ｂにはそれぞれバッテリ２４（電源に相当）の正極端子および負極端子が接続され、ＩＣ２２の出力端子２２ｃとグランド端子２２ｂとの間には上記負荷２３が接続されるようになっている。また、ＩＣ２２のＥＳＤ耐量を高めるため、電源端子２２ａと出力端子２２ｃとの間にコンデンサ２５（容量性負荷）が外付けされている。
【００１７】
ＩＣ２２内の負荷駆動回路２１は以下のように構成されている。
電源端子２２ａと出力端子２２ｃとの間には、Ｎチャネル型ＭＯＳＦＥＴ２６（絶縁ゲート型トランジスタに相当）と、抵抗２７（検出用抵抗に相当）とＮチャネル型ＭＯＳＦＥＴ２８（検出用トランジスタに相当）との直列回路からなる電流検出回路２９（電流検出手段に相当）とが接続されており、負荷２３に対するハイサイドスイッチを構成している。
【００１８】
ＦＥＴ２６と２８のゲート同士およびソース同士は接続されており、そのドレイン面積およびソース面積を示すセル数は、ＦＥＴ２８のセル数がＦＥＴ２６のセル数の例えば１／１００（セル比）に設定されている。これにより、ＦＥＴ２８のドレイン電流は、ＦＥＴ２６のドレイン電流ＩD の１／１００となる。なお、抵抗２７の両端電圧は、ドレイン電流ＩD が定格負荷電流（例えば３００ｍＡ）の時に０．１Ｖ程度になるように設計されているため、ＦＥＴ２６と２８のドレイン・ソース間電圧の差異による電流比のずれは非常に小さくなっている。
【００１９】
ＦＥＴ２６、２８のゲートとソースとの間には、ツェナーダイオード３０、３１を逆極性に直列接続した第１の制御電圧制限回路３２と、ツェナーダイオード３３（制限回路に相当）とＰＮＰ形トランジスタ３４（開閉回路に相当）の直列回路からなる第２の制御電圧制限回路３５とが接続されている。トランジスタ３４のエミッタ・ベース間には抵抗３６が接続されている。
【００２０】
ここで、ツェナーダイオード３０、３１のツェナー電圧は例えば８Ｖに選定されており、制御電圧制限回路３２は、ＦＥＴ２６、２８のゲート・ソース間電圧ＶGS（以下、ゲート電圧ＶGSと称す）を約９Ｖ以下に制限する。また、ツェナーダイオード３３のツェナー電圧は例えば５Ｖに選定されており、制御電圧制限回路３５は、トランジスタ３４がオンした状態でゲート電圧ＶGSを５Ｖ以下に制限するように機能する。
【００２１】
ＩＣ２２には、端子２２ａの電圧ＶＢ（バッテリ電圧）から昇圧電圧ＶＰを生成するチャージポンプ回路（図示せず）が内蔵されている。エミッタが昇圧電源線３７に接続され且つベースが共通に接続されたトランジスタ３８、３９、４０および抵抗４１は、カレントミラー回路を構成している。このうちトランジスタ３８のコレクタはスイッチ回路４２（遮断回路に相当）を介して定電流回路４３に接続されており、トランジスタ４０のコレクタはＦＥＴ２６、２８のゲートに接続されている。
【００２２】
また、トランジスタ３９のコレクタとグランド端子２２ｂとの間にはトランジスタ４４、４５が並列接続され、上述したトランジスタ３４のベースとグランド端子２２ｂとの間にはトランジスタ４６が接続されている。これらトランジスタ４４、４５、４６はカレントミラー回路を構成しており、その共通ベース線とグランド端子２２ｂとの間にはＭＯＳＦＥＴ４７が接続されている。ＦＥＴ４７のゲートは、コンパレータ４８の出力端子に接続されている。
【００２３】
そのコンパレータ４８（比較回路に相当）は、電流検出回路２９による検出電流としきい値電流とを比較するものである。電源端子２２ａは抵抗４９を介して定電流回路５０に接続されている。コンパレータ４８の反転入力端子は抵抗４９と定電流回路５０との共通接続点に接続され、非反転入力端子は抵抗２７とＦＥＴ２８のドレインとの共通接続点に接続されている。抵抗４９の両端に生じる基準電圧は、上記しきい値電流に相当する。
【００２４】
駆動制御回路５１（過電流判定回路に相当）は、図示しない他の制御回路から与えられる駆動指令信号Ｓａとコンパレータ４８が出力する比較信号Ｓｂ（開閉制御信号に相当）とを入力し、スイッチ回路４２に対し駆動許可信号Ｓｃを出力するようになっている。また、この駆動制御回路５１は、図示しないＣＲ発振回路から入力される発振信号Ｓｄを計数するカウンタを備えている。比較信号ＳｂがＨレベルからＬレベルに変化した後カウンタが一定数を計数した時点で、比較信号ＳｂがＨレベル（閉制御信号に相当）の場合には駆動許可信号ＳｃをＨレベルとしてスイッチ回路４２を閉制御し、比較信号ＳｂがＬレベル（開制御信号に相当）の場合には駆動許可信号ＳｃをＬレベル（過電流異常信号に相当）としてスイッチ回路４２を開制御するようになっている。
【００２５】
次に、負荷駆動回路２１の動作について図２および図３も参照しながら説明する。
図２は、ＦＥＴ２６をオン駆動する場合における駆動指令信号Ｓａ、駆動許可信号Ｓｃ、ゲート電圧ＶGS、ＦＥＴ２６のドレイン電流ＩDおよび比較信号Ｓｂの各波形を示している。図２（ａ）は負荷２３が正常な抵抗値を有している場合を示しており、図２（ｂ）は負荷２３の抵抗値が短絡などにより異常に低下している場合を示している。
【００２６】
まず、図２（ａ）について説明する。駆動制御回路５１は、時刻ｔ１に駆動指令信号ＳａがＬレベル（オフ指令）からＨレベル（オン指令）に変化したことに応じて、駆動許可信号ＳｃをＬレベルからＨレベルにする。これによりスイッチ回路４２がオンとなり、昇圧電源線３７からトランジスタ４０および制御電圧制限回路３２を通して電流が流れ、ゲート電圧ＶGSが約９Ｖに上昇してＦＥＴ２６がオンとなる。
【００２７】
この時、ＥＳＤ保護用のコンデンサ２５の両端子間がＦＥＴ２６を通して短絡されるので、ＦＥＴ２６にコンデンサ２５の放電電流が流れる。この放電電流はしきい値電流（例えば６００ｍＡ）よりも大きいため、コンパレータ４８は比較信号ＳｂをＨレベルからＬレベルとする（時刻ｔ１）。これにより、トランジスタ４７がオフ、トランジスタ４４、４５、４６、３４がオンとなり、制御電圧制限回路３２に替わって制御電圧制限回路３５がオンとなってゲート電圧ＶGSが５Ｖに制限される。
【００２８】
このゲート電圧ＶGSの制限により、ＦＥＴ２６のドレイン電流ＩD は、そのゲート電圧ＶGSに応じて流し得る最大電流つまり飽和電流（例えば８００ｍＡ）に制限される。この場合のゲート電圧ＶGS（５Ｖ）は、ＦＥＴ２６の飽和電流がしきい値電流よりも大きい電流となるように設定されている。その結果、ＦＥＴ２６はコンデンサ２５の短絡電流から保護される。
【００２９】
やがてコンデンサ２５の放電電流が減少してしきい値電流を下回ると（時刻ｔ２）、コンパレータ４８は比較信号ＳｂをＬレベルからＨレベルにする。その後、ＦＥＴ２６のドレイン電流ＩD は負荷電流ＩL （例えば３００ｍＡ）のみとなる。駆動制御回路５１は、比較信号ＳｂがＨレベルからＬレベルに変化した時にカウンタの計数を開始しており、一定数を計数した時刻ｔ３において比較信号ＳｂがＨレベルであるため、駆動許可信号ＳｃをＨレベル（駆動許可状態）に保持する。
【００３０】
その後の負荷駆動中において、負荷２３の短絡や電圧ＶＢの上昇などによりＦＥＴ２６のドレイン電流ＩD がしきい値電流を超えた時には、その超えている期間ゲート電圧ＶGSが５Ｖに制限されるとともに、駆動制御回路５１が再びカウンタの計数を開始して、その計数終了時に比較信号Ｓｂのレベルに基づいて過電流判定を実行する。
【００３１】
続いて、図２（ｂ）について説明する。この場合、負荷２３の抵抗値が異常に低下しているため、ＦＥＴ２６がオンするとＦＥＴ２６にはコンデンサ２５の放電電流に加えて過大な負荷電流ＩL が流れる。このため、図２（ａ）に示す場合と同様にゲート電圧ＶGSが５Ｖに制限され、ＦＥＴ２６のドレイン電流ＩD が制限される。
【００３２】
しかし、コンデンサ２５の放電電流が減少した後も依然として過大な負荷電流ＩL が流れるため、比較信号ＳｂはＬレベルのままとなる。駆動制御回路５１は、時刻ｔ３において比較信号Ｓｂが過電流状態を示すＬレベルであるため、コンデンサ２５による一時的な過電流とは異なる別の原因による過電流が継続的に流れているとして、駆動許可信号ＳｃをＨレベルからＬレベルに切り替えてＦＥＴ２６の駆動を禁止する。これにより、負荷短絡状態のまま駆動が継続されることがなくなり、ＦＥＴ２６の異常発熱や破壊を未然に防止することができる。
【００３３】
以上の動作説明で、過電流発生時から駆動制御回路５１が計数する一定値は、コンデンサ２５の静電容量、電圧ＶＢ、ＦＥＴ２６のオン抵抗、発振信号Ｓｄの周期、およびこれらのばらつきなどに基づいて決定されている。すなわち、負荷２３および電圧ＶＢが正常な場合において、計数時間Ｔｃ（＝ｔ３−ｔ１）が常にコンデンサ２５の放電時間Ｔｄ（＝ｔ２−ｔ１）よりも長くなるように設定されている。
【００３４】
また、制御電圧制限回路３５が制限するゲート電圧ＶGSは、上述したようにＦＥＴ２６の飽和電流がしきい値電流よりも大きい電流となる条件の下で、上記計数時間Ｔｃと電圧ＶＢとＦＥＴ２６の破壊耐量とに基づいて決定されている。図３はＦＥＴ２６の破壊耐量を示すもので、横軸がオンしている時間、縦軸がドレイン・ソース間電圧ＶDSを示している。図中○印、×印で示すのは、それぞれゲート電圧ＶGSが８Ｖ、５Ｖの場合の破壊限界動作点である。この図３において、電圧ＶDSが電圧ＶＢである時に上記計数時間Ｔｃだけオンし続ける場合、ゲート電圧ＶGSが８Ｖではその破壊限界動作点を超えるため、破壊限界動作点に達しない５Ｖに設定している。
【００３５】
以上説明したように、本実施形態によれば負荷電流ＩL を通断電するＦＥＴ２６のゲートとソースとの間に相異なる制限電圧を持つ制御電圧制限回路３２と３５を接続し、コンパレータ４８は、ＦＥＴ２６のドレイン電流ＩD がしきい値電流を超えた過電流発生時に比較信号ＳｂをＬレベルとして制御電圧制限回路３５を機能させる。これにより、ゲート電圧ＶGSが５Ｖに制限されドレイン電流ＩD が制限されるので、ＦＥＴ２６の破壊が防止される。
【００３６】
また、駆動制御回路５１は、過電流発生開始から計数時間Ｔｃが経過した時点で依然として過電流が流れている場合に限りＦＥＴ２６の駆動を停止する。従って、ＩＣ２２の端子２２ａ、２２ｃ間にＥＳＤ保護用のコンデンサ２５が接続されている場合であっても、その放電電流による一時的な過電流によって誤ってＦＥＴ２６の駆動を禁止することを防止でき、こうした本来異常と判定すべきでない過電流と実際に負荷異常や電源異常が発生して継続的に流れる過電流とを確実に判別して検出することができる。これは、容量性の負荷２３を接続した場合であっても同様である。
【００３７】
さらに、駆動制御回路５１の計数時間Ｔｃは、ＩＣ２２への接続が想定されるコンデンサ２５について、その放電電流がしきい値電流よりも低下するのに要する時間よりも長く設定されているので、上述した判別を確実に行うことができる。また、制御電圧制限回路３５が制限するゲート電圧ＶGSは、ＦＥＴ２６のドレイン・ソース間にバッテリ２４の全電圧ＶＢが印加されている状態で計数時間Ｔｃだけオンし続けても破壊しないような値に設定されているので、過電流に対し確実に保護できる。
【００３８】
なお、負荷駆動回路２１は、過電流が流れる時にＦＥＴ２６のドレイン電流ＩD を一定値にフィードバック制御するのではなく、ゲート電圧ＶGSを一定値に制限するオープンループ制御を行っているため、オペアンプが不要となる。これにより、ＩＣ２２に多チャンネル分の回路を形成する場合にチップ面積を低減でき、コストを低減することができる。
【００３９】
（第２の実施形態）
次に、本発明の第２の実施形態について、負荷駆動回路の電気的構成を示す図４を参照しながら説明する。
この図４において、図１と同一構成部分には同一符号を付して示している。負荷２３に対しロウサイド側に構成される負荷駆動回路５２は、ＩＣ５３に内蔵されており、ＩＣ５３の電源端子５３ａとグランド端子５３ｂとの間、電源端子５３ａと出力端子５３ｃとの間、出力端子５３ｃとグランド端子５３ｂとの間には、それぞれバッテリ２４、負荷２３、コンデンサ２５が接続されるようになっている。
【００４０】
ＩＣ５３内において、出力端子５３ｃとグランド端子５３ｂとの間には、ＦＥＴ２６と、ＦＥＴ２８と抵抗２７との直列回路からなる電流検出回路５４（電流検出手段に相当）とが接続されている。ＦＥＴ２６、２８のゲートとソースとの間には、制御電圧制限回路３２と、ツェナーダイオード３３とＮチャネル型ＭＯＳＦＥＴ５５（開閉回路に相当）の直列回路からなる第２の制御電圧制限回路５６と、抵抗５７とスイッチ回路５８の直列回路からなるオフ駆動回路５９が接続されている。
【００４１】
スイッチ回路５８は、駆動制御回路５１が出力する駆動許可信号Ｓｃをインバータ６０で反転した駆動禁止信号Ｓｅによってオン（ＳｅがＨレベルの時）またはオフ（ＳｅがＬレベルの時）に制御されるようになっている。また、ＦＥＴ２６、２８のゲートは、駆動許可信号Ｓｃによりオンオフ制御されるスイッチ回路６１を介して定電流回路６２に接続されており、このスイッチ回路６１および上記オフ駆動回路５９が本発明でいう遮断回路に相当する。
【００４２】
コンパレータ４８の反転入力端子は基準電圧発生回路６３に接続され、非反転入力端子はＦＥＴ２８のソースと抵抗２７との共通接続点に接続されている。基準電圧発生回路６３は、しきい値電流に相当する基準電圧を発生する回路である。なお、負荷駆動回路５２はロウサイドスイッチとして構成されているので、チャージポンプ回路は不要である。
【００４３】
本実施形態によれば、駆動許可信号ＳｃがＨレベルになるとスイッチ回路５８がオフ、スイッチ回路６１がオンとなり、駆動許可信号ＳｃがＬレベルになるとスイッチ回路５８がオン、スイッチ回路６１がオフとなる。スイッチ回路５８がオンすると、ＦＥＴ２６、２８のゲート電荷が抵抗５７を通して急速に低減するため、ＦＥＴ２６、２８のターンオフ時間を短縮することができる。負荷駆動回路５２のその他の動作は、第１の実施形態に示した負荷駆動回路２１と同様となり、第１の実施形態と同様の効果を得ることができる。
【００４４】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
第１の制御電圧制限回路３２およびツェナーダイオード３３は、ダイオードを必要段数だけ直列接続した回路あるいは抵抗回路に置き換えても良い。抵抗回路に置き換える場合、制限電圧は定電流回路４３、６２の出力電流と抵抗値とによって決まるため、これら定電流値や抵抗値の精度を十分に確保することが望ましい。
【００４５】
各実施形態において第１の制限電圧を約９Ｖに設定したが、この第１の制限電圧はＦＥＴ２６、２８のゲート・ソース間電圧の許容電圧値に応じて定めれば良い。
第１の実施形態においても、第２の実施形態と同様にＦＥＴ２６、２８のゲート・ソース間に駆動禁止信号Ｓｅによって制御されるオフ駆動回路を設けても良い。
電流検出回路２９、５４に替えて、ＦＥＴ２６のドレインまたはソースに検出用抵抗を接続しても良い。
負荷２３に対し電流を出力する絶縁ゲート型トランジスタとしてＩＧＢＴを用いても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す負荷駆動回路の電気的構成図
【図２】オン駆動時における信号Ｓａ〜Ｓｃ、ゲート電圧ＶGS、ドレイン電流ＩDの波形図
【図３】ＦＥＴの破壊耐量を示す図
【図４】本発明の第２の実施形態を示す図１相当図
【図５】従来技術を示す図１相当図
【符号の説明】
２１、５２は負荷駆動回路、２４はバッテリ（電源）、２５はコンデンサ（容量性負荷）、２６はＭＯＳＦＥＴ（絶縁ゲート型トランジスタ）、２７は抵抗（検出用抵抗）、２８はＭＯＳＦＥＴ（検出用トランジスタ）、２９、５４は電流検出回路（電流検出手段）、３２は第１の制御電圧制限回路、３３はツェナーダイオード（制限回路）、３４はトランジスタ（開閉回路）、３５、５６は第２の制御電圧制限回路、４２はスイッチ回路（遮断回路）、４８はコンパレータ（比較回路）、５１は駆動制御回路（過電流判定回路）、５５はＭＯＳＦＥＴ（開閉回路）である。
【図１】
0004267865.tif 000002
【図２】
0004267865.tif 000003
【図３】
0004267865.tif 000004
【図４】
0004267865.tif 000005
【図５】
0004267865.tif 000006