(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、前記半導体層の一方の表面に設けられた第２導電型のコレクタ層と、前記半導体層の他方の表面に設けられた第２導電型のベース層と、前記ベース層に設けられた第１導電型のエミッタ層とを備えた半導体装置において、
前記エミッタ層は、２つの桁部と前記桁部間に設けられた桟部とから構成されたはしご形状であり、前記桁部の終端部間にも前記桟部が設けられていることを特徴とする半導体装置。
【請求項２】
前記半導体層上に設けられ、前記ベース層および前記エミッタ層に接するコンタクト部を有するエミッタ電極と、
前記半導体層上に設けられ、前記コンタクト部の両側に設けられたゲート電極とを備え、
前記コンタクト部の終端部は、前記エミッタ層によって取り囲まれて設けられた前記ベース層の第１の露出部に接していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記エミッタ電極と前記ゲート電極と前記コレクタ電極とをそれぞれ所定電位とすることにより、前記コンタクト部の前記終端部の両側に設けられた前記ゲート電極直下の前記ベース層にチャネル領域が設けられることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記コンタクト部の前記終端部は、前記桁部の終端部に設けられた前記桟部に接していることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記桁部と前記桟部とによって取り囲まれて構成された前記ベース層の第２の露出部を備え、
前記第１の露出部の前記桁部に沿った長さは、前記第２の露出部の前記桁部に沿った長さよりも長いことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の露出部を取り囲む前記エミッタ層の濃度は、前記エミッタ層のその他の部分の濃度よりも低いことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の露出部を取り囲む前記桁部の幅は、前記第２の露出部を取り囲む前記桁部の幅よりも細いことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の露出部を取り囲む前記桟部の幅は、前記エミッタ層における他の前記桟部の幅よりも細いことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
【請求項９】
前記ベース層の前記第１の露出部の濃度は、前記ベース層の前記第２の露出部の濃度よりも濃いことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体層上に、前記ゲート電極を覆うゲート絶縁膜を備え、
前記第１の露出部を取り囲む前記桁部と前記半導体層との間に設けられた前記ベース層上の前記ゲート絶縁膜の厚さは、前記第２の露出部を取り囲む前記桁部と前記半導体層との間に設けられた前記ベース層上の前記ゲート絶縁膜の厚さよりも厚いことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
技術分野
この発明は、絶縁ゲートを有する半導体装置に係り、特に電力用スイッチング素子として好適なゲート絶縁型バイポーラトランジスタに関するものである。
背景技術
近年、電力用スイッチング素子として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと称す）と呼ばれる素子が普及している。第１０図〜第１３図は、従来のＩＧＢＴの基本構成を示す図である。第１０図は、従来のＩＧＢＴの構成を示す半導体基板の主表面における平面図である。第１１図は、第１０図のＩＧＢＴの矢視ＸＩ−ＸＩ線における断面を示した図である。第１２図は、第１０図のＩＧＢＴの矢視ＸＩＩ−ＸＩＩ線における断面を示した図である。第１３図は、第１０図のＩＧＢＴの矢視ＸＩＩＩ−ＸＩＩＩ線における断面を示した図である。
第１０図〜第１３図において、５０は第１導電型の半導体基板としてのｎ−層、５１は第２導電型のコレクタ領域としてのｐコレクタ層、５２はｐコレクタ層５１と接触するコレクタ電極、５３は半導体基板５０の主表面に選択的に形成された第２導電型の第１のベース領域としてのｐベース層、５４はｐベース層５３領域内に選択的に形成された第１導電型としてのｎ＋エミッタ層である。５５はゲート電極、５６はゲート絶縁膜としてのゲート酸化膜である。ｎ−層５０とｎ＋層５４とで挟まれたｐベース層５３の表面上及びｎ−層５０の表面上に、ゲート酸化膜５６を介して帯状のゲート電極５５が形成されている。５７はエミッタ電極であり、エミッタ電極５７は、はしご形状のｎ＋層５４におけるはしごの桟部５８ａとはしごの開口部５９に露出したｐベース層５３との両方に接触し、これらを覆うように帯状に形成されている。６０はチャネル領域であり、ｎ−層５０とｎ＋層５４でｐベース層５３の表面近傍に形成される。
上述したように、表面から観測すると、ｎ＋エミッタ層５４は、はしご形状に構成されており、エミッタ電極５７のエミッタとｐベース層５３の両方に接触する部分が、ｎ＋エミッタ層５４のはしご形状の桟部５８ａに垂直にかつはしご形状の桁部５８ｂに平行に配置されている。このストライプ状のセルの終端部分では、ソースのはしご形状の桁部５８ｂよりもエミッタ電極のコンタクト領域６１の方が長く突き出た形状となっている。
以下、第１０図〜第１３図に示したＩＧＢＴの動作を説明する。エミッタ電極５７をグランドにし、ゲート電極５５及び、コレクタ電極５２に正の電圧を印加するとゲート絶縁膜５６の直下のｐベース層５３の表面部が反転してｎ型のチャネルが形成される。このチャネル領域６０に電子が流れＩＧＢＴはオン状態となる。
このとき、コレクタ電極５２側のｐコレクタ層５１からｎ−層５０にホールの注入が起こることによる伝導度変調の効果により、ｎ−層５０の領域の抵抗が低くなる。ＩＧＢＴは伝導度変調の効果により、オン状態で低いオン抵抗を提供できる素子であるが、反面、寄生サイリスタ構造を含んでいるので、ラッチアップしやすいという欠点がある。
上述のようにＩＧＢＴがオンした状態では、コレクタ電極５２側のｐコレクタ層５１からｎ−層５０へホールが注入される。このホールの一部は、ｎ＋エミッタ層５４よりチャネルを通ってｎ−層５０に注入される電子と再結合して消滅するが、一部はｐベース層５３のピンチ抵抗部分を通り、エミッタ電極５７へと抜ける。このとき、通常はｐベース層５３とｎ＋エミッタ層５４の間に生じているビルトイン電圧のために、ホールはｎ＋エミッタ層５４の中へ注入されず、したがって寄生サイリスタがオンすることが無いので、ラッチアップしない。
ｐベース層５３の中のホール電流が通過する部分のピンチ抵抗をＲｂとし、通過するホール電流の値をＪｈとすると、ＲｂとＪｈの積で表される電圧がｐベース層５３とｎ＋エミッタ層５４の間に生じている。この電圧が上述のビルトイン電圧よりも大きくなると、ホールがｎ＋エミッタ層５４へ注入され、これに伴いｎ＋エミッタ層５４から、電子が注入される。つまり、ｎ＋エミッタ層５４、ｐベース層５３、ｎ−層５０、コレクタ層５２で形成される寄生のｎｐｎｐサイリスタがラッチアップし、電流制御が不可能となってしまい破壊に至る。破壊を防ぐためには、ピンチ抵抗Ｒｂ又はホール電流Ｊｈの値を低くすることが効果的である。
ＩＧＢＴチップは、第１０図〜第１３図に示す構造の基本セルがストライプ状に配置された構造となっている。チップ内部で電流集中が起こりやすい箇所においては、ラッチアップし難くするための工夫がなされている。例えば、セルの終端部分は、電流が集中しやすい箇所の一つであるが、この部分のエミッタ形状は、第１０図に示すように、ソースのはしご形状の桁部５８ｂよりもエミッタ電極のコンタクト領域６１の方が長く突き出した構造となっている。このような構造にすることで、セルの終端部分では電子が供給されない為、ｐコレクタ領域５１から注入されるホール電流Ｊｈの値が小さくなり、寄生サイリスタがオンし難くなっている。
従来の半導体装置としてのＩＧＢＴは、ラッチアップし難い構造とするために、セルの終端部分でソースのはしご形状の桁部５８ｂよりもエミッタ電極６１のコンタクト領域の方が長く突き出た構造となっている。このことで破壊耐量は向上するが、その反作用として次のような問題が生じる。
つまり、セルの終端部分にエミッタ領域が形成されないので、単位面積当たりのチャネル長が短くなり、無効領域が大きくなる。このため、電流密度が大きくなってしまいオン電圧が高くなってしまうという問題点があった。
この発明は、以上のような問題点を解決するためになされたものであり、ラッチアップ耐量を従来のＩＧＢＴと同程度に維持しながら、従来よりも無効領域部分の面積を減少させ、オン電圧の低減を図ることができる半導体装置を得ることを目的とする。
発明の開示
この発明は、第１導電型の半導体層と、半導体層の一方の表面に設けられた第２導電型のコレクタ層と、半導体層の他方の表面に設けられた第２導電型のベース層と、ベース層に設けられた第１導電型のエミッタ層とを備えた半導体装置において、エミッタ層は、２つの桁部と該桁部間に設けられた桟部とから構成されたはしご形状であり、該桁部の終端部間にも桟部が設けられている。このことによって、無効領域面積を最小限に抑えた構造を得ることができる。
また、半導体層上に設けられ、ベース層およびエミッタ層に接するコンタクト部を有するエミッタ電極と、半導体層上に設けられ、コンタクト部の両側に設けられたゲート電極とを備え、コンタクト部の終端部は、エミッタ層によって取り囲まれて設けられたベース層の第１の露出部に接している。このことによって、無効領域面積を最小限に抑えた構造を得ることができる。
また、エミッタ電極とゲート電極とコレクタ電極とをそれぞれ所定電位とすることにより、コンタクト部の終端部の両側に設けられたゲート電極直下のベース層にチャネル領域が設けられる。このことによって、無効領域面積を最小限に抑えた構造を得ることができる。
また、コンタクト部の終端部は、桁部の終端部に設けられた桟部に接している。このことによって、無効領域面積を最小限に抑えた構造を得ることができる。
また、桁部と桟部とによって取り囲まれて構成されたベース層の第２の露出部を備え、第１の露出部の桁部に沿った長さは、第２の露出部の桁部に沿った長さよりも長い。このことによって、半導体装置のラッチアップを防止することができる。
また、第１の露出部を取り囲むエミッタ層の濃度は、該エミッタ層のその他の部分の濃度よりも低い。このことによって、エミッタバラスト抵抗が大きくなり、半導体装置のオン状態で供給される電子電流は他の領域より小さくなるので、ラッチアップを防止した構造を得ることができる。
また、第１の露出部を取り囲む桁部の幅は、第２の露出部を形成する桁部の幅よりも細い。このことによって、エミッタバラスト抵抗をを大きくすることができ、電子電流を抑制できる。これに伴いホール電流Ｊｈの集中が緩和でき、ラッチアップを防止した構造を得ることが可能となる。
また、第１の露出部を取り囲む桟部の幅は、エミッタ層における他の桟部の幅よりも細い。このことによって、エミッタバラスト抵抗をを大きくすることができるので、電子電流を抑制できる。これに伴いホール電流Ｊｈの集中が緩和でき、ラッチアップを防止した構造を得ることが可能となる。
また、ベース層の第１の露出部の濃度は、ベース層の第２の露出部の濃度よりも濃い。このことによって、ベース領域の濃度が高い箇所は、他の箇所に比べチャネルが形成されにくいので、電子電流が流れるのを抑止でき、ホール電流Ｊｈの集中が緩和でき、ラッチアップを防止した構造を得ることが可能となる。
また、半導体層上に、ゲート電極を覆うゲート絶縁膜を備え、第１の露出部を形成する桁部と半導体層との間に設けられたベース層上のゲート絶縁膜の厚さは、第２の露出部を形成する桁部と半導体層との間に設けられたベース層上のゲート絶縁膜の厚さよりも厚い。このことによって、コンタクト部の終端部のしきい値電圧が高くなり、ラッチアップを防止した構造を得ることができる。
発明を実施するための最良の形態
本発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
実施の形態１．
この発明の実施の形態１について第１図〜第３図に基づき説明する。
第１図は、この発明の実施の形態１の半導体基板の主表面における半導体装置の構成を示す図である。この実施の形態では、半導体装置としてＩＧＢＴの構成を示す。第２図は、第１図のＩＧＢＴの矢視ＩＩ−ＩＩ線における断面を示した図である。第３図は、第１図のＩＧＢＴの矢視ＩＩＩ−ＩＩＩ線における断面を示した図である。図において、１は半導体基板としてのｎ−層、２はコレクタ領域としてのｐコレクタ層、３はｐコレクタ層２と接触するコレクタ電極、４はｎ−層１の主表面に選択的に形成されたベース領域としてのｐベース層、５はｐベース層４内に選択的に形成されるｎ＋エミッタ層である。６はゲート電極、７はゲート絶縁膜としてのゲート酸化膜、８はエミッタ電極である。ｎ＋エミッタ層５は、はしご状の２つの桁部９ｂと、その間に形成された桟部９ａとから成り、従来と異なり桁部９ｂの終端部間にも桟部９ａが設けられている。１０はｎ＋エミッタ層５によって取り囲まれて設けられたｐベース層４の露出部で、後述のコンタクト領域１２の終端部と接するｎ＋エミッタ層５の終端部によって取り囲まれてたｐベース層４の露出部１０ａと、ｎ＋エミッタ層５の終端部以外のｎ＋エミッタ層５によって取り囲まれたｐベース層４の露出部１０ｂとが設けられている。この実施の形態１では、桁部９ｂに平行な方向の露出部１０ａの長さＬ１と、桁部９ｂに平行な方向の露出部１０ｂの長さＬ２とは同じである。１１はｐベース層の表面部に形成されたチャネル領域、１２はｐベース層４あるいはｎ＋エミッタ層５のシリコン面と接するエミッタ電極８のコンタクト領域を示す。エミッタ電極８は、ＩＧＢＴ表面全体を覆っている。コンタクト領域１２の下部側は図示していないが、上部側と同様に、下部側終端部は、ｎ＋エミッタ層５によって取り囲まれた構成にしている。
次に、第１図〜第３図に示したＩＧＢＴの動作について説明する。従来例で示したＩＧＢＴと同様に、この実施の形態１においても、エミッタ電極８をグランドとして、ゲート電極６およびコレクタ電極３に正の電圧を印加すると、ゲート絶縁膜７の直下のｐベース層４の表面部が反転してｎ型のチャネル１１が形成される。このチャネル領域１１を電子が流れＩＧＢＴはオン状態となる。ＩＧＢＴチップは、第１図に示す基本セルがストライプ状に配置された構成となっているが、ｐコレクタ層２はチップの裏面全体に形成されているのに対し、基本セルはチップ表面全体に均等には配置されていない。一般的に、外周にはガードリングが配置されており、基本セルは形成されていない。
ＩＧＢＴがオンしたときに、ｐコレクタ層２からｎ−層１へ注入されるホールは、コンタクト領域１２からエミッタ電極８を通り抜けていくが、セルの終端部分のコンタクト領域１２へはチップ外周部からのホール電流が集中しやすいので、寄生サイリスタがオンしやすく、ラッチアップ破壊が起こりやすい。ラッチアップ防止対策として、コンタクト領域の長さに対し、ｎ＋エミッタ領域の長さを短くし、セルの終端部にはＭＯＳを形成せず、ホール電流の抜け道のみを確保し、ラッチアップを防止するのが一般的であった。
しかしながら、上述したように、その反作用として、チャネルの形成される領域が少なくなり、オン電圧が高くなってしまう。オン電圧とは、ＩＧＢＴのゲートに電圧を印加して（ＩＧＢＴをオン状態）、コレクタ−エミッタ間に定格電流を流したときのコレクタ−エミッタ間の電圧のことである。
この実施の形態１では、第１図に示されているように、上面から見ると、コンタクト領域１２の終端部がｎ＋エミッタ層５によって取り囲まれた構成となっている。このような構成により、チャネルの形成される領域が、従来例に比べて大きくなり、チャネルが形成される面積が大きくなることで、従来に比べて、電流密度が下がり、オン電圧を低減することができる。
また、コンタクト領域１２の終端部がｎ＋エミッタ層５に重なっているので、オン電圧をより一層低くすることができる。
なお、コンタクト領域１２の終端部がｎ＋エミッタ層５に重なることなく、ｎ＋エミッタ層５に取り囲まれた構成であってもよく、上記と同様の作用効果を奏する。
実施の形態２．
実施の形態２では、桁部９ｂに平行な方向のｐベース層４の露出部１０ａの長さＬ１と、桁部９ｂに平行な方向のｐベース層４の露出部１０ｂの長さＬ２とは、Ｌ１＞Ｌ２となるように構成する。ＩＧＢＴがオン状態のときに、電子電流はエミッタ電極８からｎ＋エミッタ層５、チャネル形成領域１１を介してｎ−層１中に注入される。エミッタ電極８とｎ＋エミッタ層５は、表面から見ると、はしご形状をしたｎ＋エミッタ層５のはしごの桟部９ａのみで接触しているので、はしごの桟部９ａが最もエミッタバラスト抵抗が小さく、はしごの桟部９ａから遠ざかる程、エミッタバラスト抵抗は大きくなる。
つまり、はしごの桟部９ａからの距離が長いほど、電子の供給量は少なくなる。ＩＧＢＴのオン状態でｐコレクタ層２から供給されるホールは、電子が多く存在する箇所に集まりやすいので、ｎ＋エミッタ層５のはしごの桟部から遠い箇所は、ホール密度Ｊｈが小さくなりラッチアップを防止する。
この実施の形態２においては、ｎ＋エミッタ層５の桁部の長さをＬ１＞Ｌ２とすることにより、エミッタ電極８のコンタクト領域１２の終端部分にもＭＯＳが形成され、チャンネルが形成される部分の面積を維持しながら、かつラッチアップを防止した構造を得ることができる。実施の形態１と同様にオン電圧の低減できる作用効果に加えて、Ｌ１＞Ｌ２とすることにより、実施の形態１に比べて、ＩＧＢＴチップの破壊を、より軽減できる。
実施の形態３．
第４図は、この発明の実施の形態３の半導体基板の主表面における半導体装置の構成を示す図である。第４図に記載の符号のうち、第１図〜第３図と同一の符号は、同じあるいは相当する部分であるので、その説明を省略する。第４図に示されているように、エミッタ電極８のコンタクト領域１２の終端部を取り囲むｎ＋エミッタ層５の濃度（Ｎ１）を、それ以外のｎ＋エミッタ層５の濃度（Ｎ２）よりも低くする。濃度Ｎ１を有するｎ＋エミッタ層５は、粗な点で示す箇所であり、濃度Ｎ２を有するそれ以外のｎ＋エミッタ層５は、密な点で示されている箇所である。ｎ＋エミッタ層５の異なる濃度は、製造工程において、マスクの変更とイオン注入回数の変更とで形成する。
実施の形態３においては、ｎ＋エミッタ層５の濃度について、エミッタ電極８のコンタクト領域１２の終端部を取り囲むｎ＋エミッタ層５の濃度を他の部分よりも低くすることで、エミッタバラスト抵抗が大きくなり、ＩＧＢＴのオン状態で供給される電子電流は他の領域より小さくなるので、ラッチアップを防止した構造を得ることができる。
実施の形態４．
第５図は、この発明の実施の形態４の半導体基板の主表面における半導体装置の構成を示した図である。第５図に記載の符号のうち、第１図〜第３図と同一の符号は、同じあるいは相当する部分であるので、その説明を省略する。第５図に示されているように、エミッタ電極８のコンタクト領域１２の終端部を取り囲むｎ＋エミッタ層５において、桁部９ｂの幅Ｌ４を、それ以外のｎ＋エミッタ層５の桁部９ｂの幅Ｌ３よりも細くする（Ｌ３＞Ｌ４）。ｎ＋エミッタ層５の異なる幅は、製造工程において、マスクを変更して形成する。
実施の形態４においては、エミッタ電極８のコンタクト領域１２の終端部分を取り囲むｎ＋エミッタ層５の桁部９ｂ幅Ｌ４を、それ以外のｎ＋エミッタ層５の桁部９ｂの幅Ｌ３よりも細くすることで、エミッタバラスト抵抗が大きくなるので、電子電流を抑制できる。これに伴いホール電流Ｊｈの集中を緩和することができ、ラッチアップを防止した構造を得ることができる。
実施の形態５．
第６図は、この発明の実施の形態５の半導体基板の主表面における半導体装置の構成を示した図である。第６図に記載の符号のうち、第１図〜第３図と同一の符号は、同じあるいは相当する部分であるので、その説明を省略する。第６図において、エミッタ電極８のコンタクト領域１２の終端部を取り囲むｎ＋エミッタ層５の桟部９ａの幅Ｌ６を、それ以外のｎ＋エミッタ層５の桟部９ａの幅Ｌ５よりも細くする（Ｌ５＞Ｌ６）。
実施の形態５においては、エミッタ電極８のコンタクト領域１２の終端部分を取り囲むｎ＋エミッタ層５の桟部９ａ幅Ｌ６を、それ以外のｎ＋エミッタ層５の桟部９ａの幅Ｌ５よりも細くすることで、エミッタバラスト抵抗をを大きくすることができるので、電子電流を抑制できる。これに伴いホール電流Ｊｈの集中が緩和でき、ラッチアップを防止した構造を得ることができる。
実施の形態６．
実施の形態１で述べた構造に関し、エミッタ電極８のコンタクト領域１２の終端部を取り囲むｎ＋エミッタ層５が取り囲んでいるｐベース領域４の濃度を、その他の部分のｐベース領域４よりも高濃度に形成する。
ｐベース領域４の濃度が高い箇所のしきい値電圧（電流が流れるｎ型のチャネルを形成するために必要なゲート電圧）は、濃度が低い箇所に比べて高くなる。つまり、同じゲート電圧を印加しても、ｐベース領域４の濃度が高い箇所は、他の箇所に比べチャネルが形成されにくいため電子電流が流れにくいので、ホール電流Ｊｈの集中が緩和でき、ラッチアップを防止した構造を得ることができる。
実施の形態７．
第７図は、この発明の実施の形態７の半導体基板の主表面における半導体装置の構成を示す図である。第８図は、第７図の矢視ＶＩＩＩ−ＶＩＩＩ線におけるＩＧＢＴの断面を示す図である。第９図は、第７図の矢視ＩＸ−ＩＸ線におけるＩＧＢＴの断面を示す図である。第７図〜第９図の符号のうち、第１図〜第３図と同一の符号は、同じあるいは相当する部分であるので、その説明を省略する。第７図に示されているように、エミッタ電極８のコンタクト領域１２の終端部を取り囲むように形成されているｎ＋エミッタ層５のうちエミッタ電極８のコンタクト領域１２に対し平行に配置された部分（淡点部）とその淡点部で示されたｎ＋エミッタ層５とｎ−層１とに挟まれた部分のｐベース領域４の表面に形成されたゲート絶縁膜７の厚み（第９図の矢印で示された厚みＴ２）を、その他のｐベース領域４の表面に形成されたゲート絶縁膜７（第８図の矢印で示された厚みＴ１）よりも厚く形成する。ゲート絶縁膜７が厚く形成された部分のしきい値電圧は、薄く形成された箇所に比べて高くなる。エミッタ電極８のコンタクト領域１２終端部のしきい値電圧を高くすることで、実施の形態６の構造と同様に、ラッチアップを防止した構造を得ることができる。
以上のように、この発明によれば、半導体装置の無効領域面積を最小限に抑えつつ、ラッチアップ破壊を防止した構造を得ることができる。
産業上の利用可能性
以上のように、この発明にかかる半導体装置は、半導体装置の無効領域面積を最小限に抑えつつ、ラッチアップ破壊を防止するのに適しており、例えば、電力用スイッチング素子として好適なゲート絶縁型バイポーラトランジスタに適している。
【図面の簡単な説明】
第１図は、この発明の実施の形態１および実施の形態２の半導体基板の主表面における半導体装置の構成を示す図である。
第２図は、第１図のＩＧＢＴの矢視ＩＩ−ＩＩ線における断面を示した図である。
第３図は、第１図のＩＧＢＴの矢視ＩＩＩ−ＩＩＩ線における断面を示した図である。
第４図は、この発明の実施の形態３の半導体装置の半導体基板の主表面における構成を示す図である。
第５図は、この発明の実施の形態４の半導体装置の半導体基板の主表面における構成を示した図である。
第６図は、この発明の実施の形態５の半導体装置の半導体基板の主表面における構成を示した図である。
第７図は、この発明の実施の形態７の半導体装置の半導体基板の主表面における構成を示す図である。
第８図は、第７図の矢視ＶＩＩＩ−ＶＩＩＩ線における半導体装置の断面を示す図である。
第９図は、第７図の矢視ＩＸ−ＩＸ線における半導体装置の断面を示す図である。
第１０図は、従来のＩＧＢＴの半導体基板の主表面における構成を示す平面図である。
第１１図は、第１０図のＩＧＢＴの矢視ＸＩ−ＸＩ線における断面を示した図である。
第１２図は、第１０図のＩＧＢＴの矢視ＸＩＩ−ＸＩＩ線における断面を示した図である。
第１３図は、第１０図のＩＧＢＴの矢視ＸＩＩＩ−ＸＩＩＩ線における断面を示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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