(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層の表面から前記半導体基板に到達するように形成された環状の素子分離領域と、
前記エピタキシャル層及び前記素子分離領域の表面に形成された酸化膜と、
前記酸化膜上に形成されたポリシリコン抵抗と、
前記ポリシリコン抵抗上に形成された層間絶縁膜と、
前記ポリシリコン抵抗の所望位置に形成された第１の電極、第２の電極と、を有する半導体装置において、
前記素子分離領域の環状の内部に前記エピタキシャル層より高濃度の第２導電型の不純物層が形成され、
前記第１の電極と第２の電極との間において、前記層間絶縁膜には開口部が形成され、
前記開口部において、前記ポリシリコン抵抗と接続する第３の電極が形成され、
前記第３の電極と前記不純物層とは、前記層間絶縁膜上に形成された配線により同電位となるように電気的に導通し、
前記第３の電極は、前記第１の電極と前記第２の電極との間の略中間位置に形成されていることを特徴とする半導体装置。
【請求項２】
前記ポリシリコン抵抗と同一の前記半導体基板上に、他の素子として、バイポ−ラトランジスタ、ＭＯＳトランジスタ、ダイオ−ドが形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記不純物層が、前記バイポ−ラトランジスタ、前記ＭＯＳトランジスタ、前記ダイオ−ドのいずれかの素子の拡散層と同時に形成されることを特徴とする請求項１又は請求項２のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はポリシリコン抵抗を有する半導体装置、特に大入力信号が入力された際の歪率低減を目的とし、ポリシリコン抵抗の抵抗値を安定させる技術に関する。
【０００２】
【従来の技術】
本発明者がスイッチドキャパシタフィルタ（ＳＣＦ）を作製した際、その歪率が０．０１％程度となり、悪化した数値結果が得られた。この歪率の向上を目指し、スイッチドキャパシタフィルタ（ＳＣＦ）に内蔵されたポリシリコン抵抗を外付けの抵抗に変更して歪率を評価した場合、０．００３％程度まで向上が見られた。この結果より、歪率悪化の１つの要因として、内蔵されたポリシリコン抵抗が影響していることが推測される。
【０００３】
これまで抵抗素子としては、拡散によって形成された拡散抵抗が用いられてきた。しかしながら、拡散抵抗はその電圧依存性によって空乏層の広がり方が不均一となり、抵抗値が安定しないという欠点を有していた。その結果、歪率が悪化した。
【０００４】
従って、これら拡散抵抗の代替物として、空乏層が生じないポリシリコン抵抗が抵抗素子として広く用いられることとなった。
【０００５】
しかし、上述したように、ポリシリコン抵抗であっても歪率が悪化することがあり、本発明はポリシリコン抵抗と電圧依存性との関係を明らかにし、電圧依存性が影響しない、内蔵型のポリシリコン抵抗を実現するものである。
【０００６】
ポリシリコン抵抗はポリシリコン材でできた抵抗素子であり、主に半導体基板上に形成されたＬＯＣＯＳ酸化膜の表面上に形成される。このポリシリコン抵抗には電気的に導通する２箇所の電極が形成される。そして、一方の電極に高電位を、他方の電極に低電位を印加することで、ポリシリコン抵抗に電流を流し、抵抗素子としての機能を果たすものである。
【０００７】
図５は従来のポリシリコン抵抗を有する抵抗素子の断面図である。
【０００８】
このポリシリコン抵抗はバイポーラトランジスタと同一基板に形成されたものを示している。
【０００９】
ＧＮＤ（グランド）に接地されたＰ型の半導体基板１０１上に、エピタキシャル成長法などによって低濃度のＮ-型のエピタキシャル層１０２が形成され、半導体基板１０１とエピタキシャル層１０２との境界面には、Ｐ＋型の埋込層１０３が形成されている。エピタキシャル層１０２の表面から埋込層１０３の上方に隣接するようにＰ＋型のウェル領域１０４が形成されている。また、ＬＯＣＯＳ酸化膜１０５はエピタキシャル層１０２及びウェル領域１０４の表面上に形成されたシリコン酸化膜である。ポリシリコン抵抗１０６は、ＬＯＣＯＳ酸化膜１０５を介してウェル領域１０４の上方に形成された抵抗素子である。層間絶縁膜１０７は、ＬＯＣＯＳ酸化膜１０５及びポリシリコン抵抗１０６の表面上を被覆するシリコン酸化膜である。電極Ｈ，Ｉはポリシリコン抵抗１０６の表面上の所望位置に開孔し、アルミニウム等により形成した各電極である。
【００１０】
【発明が解決しようとする課題】
例えば、図５において電極Ｈに高電位を、電極Ｉに低電位を印加した場合を想定する。このとき、電極Ｈから電極Ｉに向けてポリシリコン抵抗１０６には電流が流れる。
【００１１】
しかし、高電位を印加した電極Ｈ側においては、ＧＮＤに接続された半導体基板１０１とポリシリコン抵抗１０６とは、埋込層１０３、ウェル領域１０４、ＬＯＣＯＳ酸化膜１０５を介して接続されているため、電極Ｈ・Ｉ間にかけた電圧（例えば３Ｖ印加）と半導体基板１０１（０Ｖ）との間に電位差（約３Ｖ）が生じる。当該電位差（約３Ｖ）により、図５に示すような＋の電荷（正電荷）が、ポリシリコン抵抗１０６のうちＬＯＣＯＳ酸化膜１０５と接する付近（半導体基板１０１側）で生じ、ポリシリコン抵抗１０６の内部では電荷の偏りが存在する。これはポリシリコン抵抗１０６の電圧依存性が起きてポリシリコン抵抗１０６の表面電位の変化を招くことが原因であると推測される。
【００１２】
この結果、ポリシリコン抵抗１０６の表面電位が不安定となり、ポリシリコン抵抗１０６の抵抗値自体が安定しなくなる。
【００１３】
本発明は上記欠点に鑑みなされたものであり、抵抗値が安定したポリシリコン抵抗１０６を提供し、歪率の向上を目的とするものである。
【００１４】
【課題を解決するための手段】
そこで、請求項１に記載の半導体装置は、半導体基板と、前記半導体基板上に形成されたエピタキシャル層と、前記エピタキシャル層の表面から形成された環状の素子分離領域と、前記エピタキシャル層、前記素子分離領域の表面に形成された酸化膜と、前記酸化膜上に形成されたポリシリコン抵抗と、前記酸化膜、前記ポリシリコン抵抗の表面に形成された層間絶縁膜と、前記ポリシリコン抵抗の表面の前記層間絶縁膜の所望位置に形成された第１の電極、第２の電極と、を有する半導体装置において、前記素子分離領域の環状の内部に不純物層を形成し、前記第１の電極と前記不純物層とを電気的に導通することを特徴とする半導体装置を提供する。
【００１５】
また、請求項２に記載の半導体装置は、前記第１の電極に高電位を、前記第２の電極に低電位を印加したことを特徴とする請求項１記載の半導体装置を提供する。
【００１６】
また、請求項３に記載の半導体装置は、前記第１の電極に低電位を、前記第２の電極に高電位を印加したことを特徴とする請求項１記載の半導体装置を提供する。
【００１７】
また、請求項４に記載の半導体装置は、半導体基板と、前記半導体基板上に形成されたエピタキシャル層と、前記エピタキシャル層の表面から形成された環状の素子分離領域と、前記エピタキシャル層、前記素子分離領域の表面に形成された酸化膜と、前記酸化膜上に形成されたポリシリコン抵抗と、前記酸化膜、前記ポリシリコン抵抗の表面に形成された層間絶縁膜と、前記ポリシリコン抵抗の表面の前記層間絶縁膜の所望位置に形成された第１の電極、第２の電極と、を有する半導体装置において、前記素子分離領域の環状の内部に不純物層を形成し、前記第１の電極と第２の電極との間の略中間位置に第３の電極を形成し、前記第３の電極と前記不純物層とを電気的に導通することを特徴とする半導体装置を提供する。
【００１８】
また、請求項５に記載の半導体装置は、前記ポリシリコン抵抗と同一の前記半導体基板上に、他の素子として、バイポーラトランジスタ、ＭＯＳトランジスタ、ダイオードを形成することを特徴とする請求項１乃至４のいずれかに記載の半導体装置を提供する。
【００１９】
また、請求項６に記載の半導体装置は、前記不純物層が、前記バイポーラトランジスタ、前記ＭＯＳトランジスタ、前記ダイオードのいずれかの素子の拡散層と同時に形成することを特徴とする請求項１乃至５のいずれかに記載の半導体装置を提供する。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置について、図面を参照しながら詳細に説明する。
【００２１】
図１は本発明の第１の実施形態に係る半導体装置の断面図である。図２は図１の平面図である。
【００２２】
本発明では、一例としてバイポーラトランジスタと同一基板内にあるポリシリコン抵抗素子について説明する。
【００２３】
ＧＮＤ（グランド）に接地されたＰ型の半導体基板１上に、エピタキシャル成長法などによって低濃度のＮ-型のエピタキシャル層２が形成される。半導体基板１とエピタキシャル層２の境界面にＰ＋型の埋込層３が形成される。エピタキシャル層２の表面から埋込層３と同じ深さとなるように、また埋込層３と離間する環状の素子分離領域４が形成される。この素子分離領域４は同一基板内のバイポーラトランジスタを形成する際のＰ＋型の埋込層やＰ＋型のウェル領域で形成してもよく、また別工程のＩＳＯ（アイソレーション）、例えばＬＯＣＯＳ酸化法によって形成されたものでもよい。
【００２４】
Ｎ＋型層５はエピタキシャル層２の表面から、素子分離領域４が形成する環状内の所望位置に、Ｎ＋型の不純物をイオン注入し、熱拡散によって形成される。例えば、同一基板上の他のバイポーラトランジスタのエミッタと同時形成するものでもよい。
【００２５】
ＬＯＣＯＳ酸化膜６は、エピタキシャル層２、素子分離領域４、Ｎ＋型層５の各表面にＬＯＣＯＳ酸化法によって形成される。ポリシリコン抵抗７は、Ｎ＋型層５の真上からやや離間した位置で、素子分離領域４が形成する環状内のＬＯＣＯＳ酸化膜６上に形成される。このポリシリコン抵抗７の抵抗値は、その面積や厚みによって所望の抵抗値を有するように設定され、抵抗素子として機能するように施されたものである。
【００２６】
層間絶縁膜８は、ＬＯＣＯＳ酸化膜６及びポリシリコン抵抗７の表面上を被覆するシリコン酸化膜で形成する。電極Ａ，Ｂはポリシリコン抵抗７上方の層間絶縁膜８の所望位置に開孔し、スパッタリング等によってアルミニウム等で形成した各電極である。電極ＣはＮ＋型層５の上方のＬＯＣＯＳ酸化膜６及び層間絶縁膜８を開孔して形成した電極であり、Ｎ＋型層５と電気的に導通するように形成する。本実施形態では、電極Ａに高電位を、電極Ｂに低電位を印加する場合、及び電極Ａに低電位を、電極Ｂに高電位を印加する場合の両方を想定している。
【００２７】
このとき、高電位を印加する電極Ａと、Ｎ＋型層５と直接導通する電極Ｃとは、電気的に導通するように配線９を施す。
【００２８】
本実施形態では、Ｎ＋型層５を電極Ａの外側に１箇所だけ形成するものを開示したが、電極Ｂの外側にも形成して、Ｎ＋型層５を２箇所形成する場合も本発明に含まれる。この場合、電極Ｂの外側のＮ＋型層５の上方にも別の電極Ｃ´（不図示）を設ける。そして、電極Ａと電極Ｃとを配線９で接続する、または電極Ｂと電極Ｃ´とを配線９で接続する。
つまり、配線状況や種々のニーズによってどちらの配線を選択しても良いように汎用性をもたせたものである。
【００２９】
図２は当該配線９の一例を示した図１の平面図である。ポリシリコン抵抗７の両端部に電極Ａ、Ｂが配置されている。ここで、本発明の第１の実施形態に係る発明の特徴は、ポリシリコン抵抗７に形成した２箇所の電極のうち高電位を印加する電極Ａと、素子分離領域４が形成する環状の領域内に形成したＮ＋型層５と電気的に導通している電極Ｃとを、配線９を介して接続することである。即ち、これらの構造は電極ＡとＮ＋型層５とを電気的に接続し、同電位となるようにするためのものである。
【００３０】
次に本実施形態の作用について説明する。ポリシリコン抵抗７を通常の抵抗素子として利用する場合、電極Ａに高電位、電極Ｂに低電位を印加して電流を流す。従来例と同様にポリシリコン抵抗７のＬＯＣＯＳ酸化膜６側の表面に生じた正電荷は、電極Ａ、配線９、電極Ｃ、Ｎ＋型層５を経由して、素子分離領域４が形成する環状の領域内のエピタキシャル層２に到る。つまり、配線９によって電極Ａと電極Ｃとを接続し、これらすべてを同電位に維持することで、ポリシリコン抵抗７内に生じた正電荷を、ポリシリコン抵抗７内部から除去でき、その結果ポリシリコン抵抗７の抵抗値が安定する。また、エピタキシャル層２内では素子分離領域４があるため、他の素子から影響をなんら受けることはなく、また当該正電荷による他の素子への影響を防止する。
【００３１】
次に本発明の第２の実施形態について説明する（図３，４参照）。本実施形態は、上述した第１の実施形態を更に改善したものである。第１の実施形態では、高電位を印加した電極Ａ直下のポリシリコン抵抗７の表面電荷のみを除去することに主眼を置いた。この高電位側だけの対応だけでも、ある程度のポリシリコン抵抗７の抵抗値安定という効果を望むことは可能ではある。しかし、更なる抵抗値安定という今後のニーズに応えるためには、低電位側にも生じる電荷を考慮し、厳密に対応する必要がある。本実施形態は、高電位側と低電位側の両方のポリシリコン抵抗７の表面に生じた電荷の除去について対処したものである。
【００３２】
図３は本発明の第２の実施形態に係る発明を示す断面図であり、図４はその平面図である。図３、４において、図１，２と同一の構成要素には同一の符号を付し、その説明は省略する。
【００３３】
図３では本実施形態の構成において、第１の実施形態と相違する点はポリシリコン抵抗７の上方に形成した電極が、３箇所有るところである。３箇所の各電極を電極Ｄ，Ｅ，Ｆとし、電極Ｄ、Ｅは第１の実施形態の電極Ａ，Ｂと同様にポリシリコン抵抗７の両端付近に配置する。電極Ｆは電極Ｄと電極Ｅの中間位置となるように配置する。そして、電極Ｇは第１の実施形態と同様にＮ＋型層５の上方にあり、Ｎ＋型層５と電気的に導通するように施す。ここで、本実施形態の特徴は、電極Ｆをポリシリコン抵抗７の略中央（中間）位置に配置し、電極Ｆと電極Ｇとを配線９を介して接続させることである（図４参照）。同図では、ポリシリコン抵抗７の両端付近に電極Ｄ、Ｅが配置し、両電極Ｄ，Ｅの最外の端部から等距離ｄの位置に電極Ｆの両端部を配置した。これにより、電極Ｆはポリシリコン抵抗７の略中央に配置することとなる。
【００３４】
次に本実施形態の作用について述べる。電極Ｄには高電位を、電極Ｅには低電位を印加すると、図３中に見られるような＋・−の電荷が生じる。ポリシリコン抵抗７の端部に生じた表面の電荷（電極Ｇの高電位側には正電荷、電極Ｅの低電位側には負電荷）に対して、電極Ｆはポリシリコン抵抗７の略中央（中間）位置にコンタクトをとるように配置し、且つ電極Ｆはエピタキシャル層２内のＮ＋型層５と導通しているため、ポリシリコン抵抗７とエピタキシャル層２との電位差による影響を打ち消す（キャンセルする）ことができる。この結果、ポリシリコン抵抗７の電圧依存性を完全になくすことができ、抵抗値が安定する。
【００３５】
また、本発明の各実施形態ではＮ＋型層５は、同一半導体基板１内の他のトランジスタ等を形成する際に同時に形成したものであるため、Ｎ＋型層５を形成する工程を、マスク変更のみで実現可能である。したがって、別段に定める工程を必要としない。
【００３６】
尚、上述した内容には、一例として同一基板内にバイポーラトランジスタを形成する場合について開示したものであるが、ＭＯＳトランジスタやダイオード等についても本発明は適用するものである。
【００３７】
【発明の効果】
以上より、本発明では、ポリシリコン抵抗の表面に半導体基板との電位差により生じた電荷を除去するために、第１の実施形態では高電位側だけを半導体基板と同電位に維持することで実現する。また、第２の実施形態では高電位側と低電位側の略中央に電極Ｆを形成して、電極Ｆの電位を半導体基板と同電位に維持することで、ポリシリコン抵抗７の両端の電極Ｄ，Ｅ直下のポリシリコン抵抗の内部に生じる正又は負の電荷を互いにキャンセルし、ポリシリコン抵抗の電圧依存性を低減または、完全になくすものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図３】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図５】従来の半導体装置を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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