(57)【特許請求の範囲】
【請求項１】
インターポーザに半導体チップを実装したモジュールをマザーボード上に複数段に積層することよりなり、該積層の際に、各モジュール間に介在させる中間接続体として、両面に接続端子がスクリーン印刷されたスペーサ枠基板を使用し、前記モジュールの接続部と前記スペーサ枠基板の前記接続端子とを接続させる積層型半導体装置の製造方法。
【請求項２】
前記インターポーザに前記半導体チップを実装する際に、前記インターポーザの両面にそれぞれに半導体チップを実装する請求項１に記載の積層型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップがインターポーザに実装されたモジュールがマザーボード上に複数段に積層されている３次元実装構造の積層型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年における電子機器の小型・薄型化の要求に対応するための半導体集積回路の高密度実装手法として、複数の半導体チップを積層する３次元実装技術が提案され、各社において開発、生産されている。
そして、同一サイズの半導体チップを３次元実装する際には、各半導体チップを個別にインターポーザ上に実装した後、これらのインターポーザを複数段に積層してモジュールとするのが一般的である。その場合、複数段に積層したインターポーザ間の接続は、各インターポーザに設けられた接続用ランド間を半田ボールによって接続する方法が一般に採用されている。
【０００３】
以下、従来の３次元実装構造の積層型半導体装置の製造方法を、図１２〜図１７の概略工程断面図を用いて説明する。
先ず、図１２に示されるように、リジットな薄い基板である第１のインターポーザ１０ａを用意する。この第１のインターポーザ１０ａにおいては、例えばポリイミド等からなる絶縁層１２の両面にそれぞれ配線層１４が形成され、この配線層１４の端部には、他のインターポーザと電気的に接続するための接続ランド部１６が形成されている。
【０００４】
そして、このような構造の第１のインターポーザ１０ａの一方の主面上に、例えばＡＣＦ（Anisotropic Conductive Film ；異方性導電膜）１８を介して、第１のベア半導体チップ２０Ａをフリップチップ実装する。
【０００５】
即ち、第１のインターポーザ１０ａの一方の主面上に、ＡＣＦ１８を塗布した後、第１のベア半導体チップ２０Ａをフェースダウンに搭載し、その表面に形成されている電極２２を第１のインターポーザ１０ａの一方の主面に形成されている配線層１４に接触させる。その後、加熱・加圧して、第１のベア半導体チップ２０Ａの電極２２と第１のインターポーザ１０ａの配線層１４とを接合する。こうして、第１のインターポーザ１０ａの一方の主面上に、ＡＣＦ１８を介して、第１のベア半導体チップ２０Ａをフリップチップ実装する。
【０００６】
次いで、図１３に示されるように、第１のベア半導体チップ２０Ａが一方の主面上にフリップチップ実装された第１のインターポーザ１０ａを反転する。そして、第１のベア半導体チップ２０Ａのフリップチップ実装の場合と同様にして、第１のインターポーザ１０ａの他方の主面上に、ＡＣＦ１８を介して、第２のベア半導体チップ２０Ｂをフリップチップ実装する。
【０００７】
このようにして、図１４に示されるように、第１のインターポーザ１０ａの両面に第１のベア半導体チップ２０Ａ及び第２のベア半導体チップ２０Ｂがそれぞれ実装された第１の両面モジュール２４ａを作製する。
【０００８】
また、図１５に示されるように、上記図１２〜図１４に示した工程と同様な工程を経て、第２のインターポーザ１０ｂの両面に第３のベア半導体チップ２０Ｃ及び第４のベア半導体チップ２０Ｄがそれぞれ実装された第２の両面モジュール２４ｂを作製する。
【０００９】
次いで、図１６に示されるように、第１の両面モジュール２４ａの第２のベア半導体チップ２０Ｂが実装されている面側の接続ランド部１６上に、半田ボール４２を搭載する。そして、加熱リフローして、この半田ボール４２を接続ランド部１６に接続する。
【００１０】
次いで、図１７に示されるように、半田ボール４２を接続ランド部１６に接続した第１の両面モジュール２４ａを反転させて、第２の両面モジュール２４ｂに接合して、半田ボール４２を介して互いに接続された第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂからなる積層体を形成する。
【００１１】
即ち、第１の両面モジュール２４ａを第２の両面モジュール２４ｂ上に搭載して、第１の両面モジュール２４ａ接続した半田ボール４２を第２の両面モジュール２４ｂの第３のベア半導体チップ２０Ｃが実装されている面側の接続ランド部１６に接触させた後、加熱リフローして、第１の両面モジュール２４ａの第２のベア半導体チップ２０Ｂが実装されている面側の接続ランド部１６と第２の両面モジュール２４ｂの第３のベア半導体チップ２０Ｃが実装されている面側の接続ランド部１６とを半田ボール４２を介して接続する。こうして、半田ボール４２を介して互いに接続された第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂからなる積層体を形成する。
【００１２】
続いて、半田ボール４２を介して互いに接続された第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂからなる積層体、即ち第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュールを、マザーボード３４に実装する。
【００１３】
即ち、マザーボード３４の絶縁基板３６に形成された配線層３８上に半田４０をスクリーン印刷した後、この半田４０を介して、第２の両面モジュール２４ｂの第４のベア半導体チップ２０Ｄが実装されている面側の接続ランド部１６とマザーボード３４の配線層３８とを接続する。そして、この半田４０を加熱リフローして、第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュールをマザーボード３４に実装する。こうして、３次元実装構造の積層型半導体装置を完成する。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来の３次元実装構造の積層型半導体装置の製造方法においては、半田ボール４２を介して、第１のインターポーザ１０ａの両面に第１のベア半導体チップ２０Ａ及び第２のベア半導体チップ２０Ｂがそれぞれ実装された第１の両面モジュール２４ａと、第２のインターポーザ１０ｂの両面に第３のベア半導体チップ２０Ｃ及び第４のベア半導体チップ２０Ｄがそれぞれ実装された第２の両面モジュール２４ｂとを接続し、第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュールを形成していることから、次のような問題を生じていた。
【００１５】
（１）第１の両面モジュール２４ａの第２のベア半導体チップ２０Ｂが実装されている面側の接続ランド部１６上に半田ボール４２を搭載する際に、半田ボール４２を一つ一つ吸着して、第１のインターポーザ１０ａの接続ランド部１６上に搭載しなければならないため、特殊な装置や技術を必要とする極めて煩雑な作業が要求され、実装時間の短縮を図ることが困難であった。
【００１６】
また、一つ一つの半田ボール４２の大きさは必ずしも均一でないため、その接続ランド部１６上への搭載精度が必ずしも高くなく、たとえ加熱リフロー処理を行っても、半田ボール４２を介在させた第１の両面モジュール２４ａと第２の両面モジュール２４ｂとの間隔を高精度に均等にすることは困難であった。
従って、第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュールの品質や製造歩留まりが低下する等の問題が生じていた。
【００１７】
（２）また、電子機器の小型・薄型化の要求に対応するために、第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュール全体の高さを低くしたい場合、各ベア半導体チップの厚さを薄くして全体の高さを低くする方法があるが、第１の両面モジュール２４ａと第２の両面モジュール２４ｂとの中間接続体として半田ボール４２を使用している限り、この半田ボール４２は例えば高さ０．３５〜０．４ｍｍ程度の大きさを必要とし、その小型化には制約があるため、各ベア半導体チップの厚さをいくら薄くしても４段積層モジュール全体の高さを低くすることには限界があった。
即ち、中間接続体として半田ボール４２を使用する既存技術においては、電子機器の小型・薄型化の要求に十分に対応することが困難であるという問題があった。
【００１８】
そこで本発明は、上記問題点に鑑みてなされたものであって、高い品質や製造歩留まりを実現すると共に、積層モジュール全体の高さ方向の薄型化を実現することが可能な３次元実装構造の積層型半導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題は、以下に述べる本発明に係る積層型半導体装置の製造方法によって達成される。
【００２６】
請求項１に係る積層型半導体装置の製造方法は、インターポーザに半導体チップを実装したモジュールをマザーボード上に複数段に積層することよりなり、該積層の際に、各モジュール間に介在させる中間接続体として、両面に接続端子がスクリーン印刷されたスペーサ枠基板を使用し、モジュールの接続部とスペーサ枠基板の接続端子とを接続させるようにしている。
【００２７】
このように請求項１に係る積層型半導体装置の製造方法においては、インターポーザに半導体チップを実装したモジュールを複数段に積層する際に、各モジュール間に介在させる中間接続体として、両面に接続端子を形成したスペーサ枠基板を使用することにより、従来の中間接続体として半田ボールを使用する場合と比較すると、その大きさが必ずしも均一でない半田ボールを一つ一つ吸着して搭載する特殊かつ煩雑な作業が要求されないため、積層する複数段のモジュールの間隔が均等になる等の接続精度が大幅に向上すると共に、実装時間の短縮が容易に実現される。
【００２８】
また、両面に接続端子が形成されたスペーサ枠基板の厚さを従来の中間接続体としての半田ボールの高さよりも遙かに小さくすることが可能なため、モジュールに実装される各ベア半導体チップの厚さを薄くすれば、複数段のモジュールの積層体全体の高さ方向の薄型化が容易に実現される。
【００２９】
なお、上記請求項１に係る積層型半導体装置の製造方法において、インターポーザに半導体チップが実装されたモジュールとしては、そのインターポーザのみに半導体チップが実装された片面モジュールであってもよいが、そのインターポーザの両面にそれぞれ半導体チップが実装された両面モジュールであることが好適である。
【００３０】
即ち、複数段のモジュールを接続する中間接続体としてのスペーサ枠基板の厚さを調整することにより、片面モジュール及び両面モジュールの何れの場合であっても対応可能であるが、特に両面モジュールの場合は、複数段のモジュールの積層体全体の高さが同じであっても実装されるベア半導体チップの数が多くなる分、実装密度の高い積層型半導体装置が実現される。
【００３１】
また、上記請求項１に係る積層型半導体装置の製造方法によれば、スペーサ枠基板の両面の接続端子がスクリーン印刷により精確に形成されるため、従来の半田ボールを搭載する場合と比較すると、複数段に積層するモジュール間の接続精度の大幅な向上が容易に実現される。
【００３２】
また、スクリーン印刷という既存の技術を使用することから、新たな装置を必要とすることなく既存の装置をそのまま流用することが可能になり、且つ従来の半田ボールを搭載する場合と比較して、フラックスを塗布したり洗浄除去したりする工程がなくなるため、製造コストの上昇が防止され、実装時間の大幅な短縮が実現される。
【００３３】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。図１は３次元実装構造の積層型半導体装置を示す概略断面図であり、図２〜図１１はそれぞれ図１に示す３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図である。
【００３４】
図１に示されるように、本実施の形態に係る３次元実装構造の積層型半導体装置においては、リジットな薄い基板である第１のインターポーザ１０ａの一方の主面上に、例えばＡＣＦ１８を介して、第１のベア半導体チップ２０Ａがフリップチップ実装されている。
【００３５】
即ち、第１のインターポーザ１０ａの一方の主面上に、ＡＣＦ１８を介して、第１のベア半導体チップ２０Ａをフェースダウンに搭載され、その第１のベア半導体チップ２０Ａ表面に形成されている電極（図示せず）が第１のインターポーザ１０ａの例えばポリイミド等からなる絶縁層１２の一方の主面に形成されている配線層１４に接合されている。
【００３６】
また、同様にして、この第１のインターポーザ１０ａの他方の主面上に、ＡＣＦ１８を介して、第２のベア半導体チップ２０Ｂがフリップチップ実装されている。
【００３７】
このようにして、第１のインターポーザ１０ａの両面に、それぞれＡＣＦ１８を介して、第１のベア半導体チップ２０Ａ及び第２のベア半導体チップ２０Ｂが実装された第１の両面モジュール２４ａが形成されている。
【００３８】
更に、この第１の両面モジュール２４ａと同様に、第２のインターポーザ１０ｂの両面に、それぞれＡＣＦ１８を介して、第３のベア半導体チップ２０Ｃ及び第４のベア半導体チップ２０Ｄが実装された第２の両面モジュール２４ｂが形成されている。
【００３９】
そして、これら第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂは、中間接続体としてのスペーサ枠基板２６を介して積層され、互いに電気的に接続されて、スペーサ枠基板２６を介して互いに接続された第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂからなる積層体が形成されている。
【００４０】
即ち、第１の両面モジュール２４ａの第２のベア半導体チップ２０Ｂが実装されている面側の接続部としての接続ランド部１６と、スペーサ枠基板２６の枠状の絶縁基板２８の一方の面側にスクリーン印刷された半田接続ランド部３０とが、半田３２を介して接続されている。また、このスペーサ枠基板２６の枠状の絶縁基板２８の他方の面側にスクリーン印刷された半田接続ランド部３０と、第２の両面モジュール２４ａの第３のベア半導体チップ２０Ｃが実装されている面側の接続部としての接続ランド部１６が、半田３２を介して接続されている。こうして、スペーサ枠基板２６を介して互いに接続された第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂからなる積層体が形成されている。
【００４１】
なお、ここで、スペーサ枠基板２６の枠状の絶縁基板２８は所定の厚さを有しているため、第１の両面モジュール２４ａの第２のベア半導体チップ２０Ｂ及び第２の両面モジュール２４ｂに実装されている第３のベア半導体チップ２０Ｃは共にスペーサ枠基板２６の枠状の絶縁基板２８によって周囲を囲まれた空間内に収納されると共に、両者が互いに抵触することはない。
【００４２】
また、スペーサ枠基板２６を介して互いに接続された第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂからなる積層体、即ち第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュールは、マザーボード３４に実装されている。
【００４３】
即ち、この４段積層モジュールにおける第２の両面モジュール２４ｂの第４のベア半導体チップ２０Ｄが実装されている面側の接続ランド部１６と、マザーボード３４の絶縁基板３６に形成された配線層３８とが、この配線層３８上にスクリーン印刷された半田４０を介して互いに接続されている。こうして、第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュールがマザーボード３４に実装され、３次元実装構造の積層型半導体装置を構成している。
【００４４】
次に、図１に示す３次元実装構造の積層型半導体装置の製造方法を、図２〜図８の概略工程断面図を用いて説明する。
先ず、図２に示されるように、リジットな薄い基板である第１のインターポーザ１０ａを用意する。
【００４５】
この第１のインターポーザ１０ａにおいては、例えばポリイミド等からなる絶縁層１２の両面にそれぞれ配線層１４が形成され、この配線層１４の端部には、他のインターポーザ等と電気的に接続するための接続部として、接続ランド部１６が形成されている。なお、図示は省略するが、この絶縁層１２の両面にそれぞれ形成された接続ランド部１６は、絶縁層１２を貫通する配線層によって互いに電気的に接続している。
【００４６】
そして、このような構造の第１のインターポーザ１０ａの一方の主面上に、例えばＡＣＦ１８を介して、第１のベア半導体チップ２０Ａをフリップチップ実装する。
【００４７】
即ち、図２及び図３に示されるように、第１のインターポーザ１０ａの一方の主面上に、ＡＣＦ１８を塗布した後、第１のベア半導体チップ２０Ａをフェースダウンに搭載し、その第１のベア半導体チップ２０Ａ表面に形成されている電極２２を第１のインターポーザ１０ａの一方の主面に形成されている配線層１４に接触させる。その後、加熱・加圧して、第１のベア半導体チップ２０Ａの電極２２と第１のインターポーザ１０ａの配線層１４とを接合する。こうして、第１のインターポーザ１０ａの一方の主面上に、ＡＣＦ１８を介して、第１のベア半導体チップ２０Ａをフリップチップ実装する。
【００４８】
次いで、図４に示されるように、第１のベア半導体チップ２０Ａが一方の主面上にフリップチップ実装された第１のインターポーザ１０ａを反転する。そして、第１のベア半導体チップ２０Ａのフリップチップ実装の場合と同様にして、第１のインターポーザ１０ａの他方の主面上に、ＡＣＦ１８を介して、第２のベア半導体チップ２０Ｂをフリップチップ実装する。
【００４９】
このようにして、図５に示されるように、第１のインターポーザ１０ａの両面に第１のベア半導体チップ２０Ａ及び第２のベア半導体チップ２０Ｂがそれぞれ実装された第１の両面モジュール２４ａを作製する。
【００５０】
また、図６に示されるように、上記図２〜図５に示した工程と同様な工程を経て、第２のインターポーザ１０ｂの両面に第３のベア半導体チップ２０Ｃ及び第４のベア半導体チップ２０Ｄがそれぞれ実装された第２の両面モジュール２４ｂを作製する。
【００５１】
次いで、図７に示されるように、第１の両面モジュール２４ａと第２の両面モジュール２４ｂとを積層し電気的に接続するための中間接続体として、リジットなスペーサ枠基板２６を用意する。このスペーサ枠基板２６を作製する際には、中央に空間を形成する所定の厚さの枠状の絶縁基板２８の両面に、それぞれ半田接続ランド部３０をスクリーン印刷によって形成する。また、その際に、図示は省略するが、枠状の絶縁基板２８の両面にそれぞれ形成する半田接続ランド部３０を、この枠状の絶縁基板２８を貫通する配線層によって互いに電気的に接続する。
【００５２】
そして、このようにして作製した中間接続体としてのスペーサ枠基板２６に、半田３２を介して、第１の両面モジュール２４ａを接続する。
即ち、図７及び図８に示されるように、スペーサ枠基板２６の一方の面側の半田接続ランド部３０上に半田３２を塗布した後、この半田３２を介して、第１の両面モジュール２４ａの第２のベア半導体チップ２０Ｂが実装されている面側の接続ランド部１６とスペーサ枠基板２６の一方の面側の半田接続ランド部３０とを接続する。その後、この半田３２を加熱リフローする。こうして、スペーサ枠基板２６に、半田３２を介して、第１の両面モジュール２４ａを接続する。
【００５３】
なお、このとき、スペーサ枠基板２６は所定の厚さを有しているため、第１の両面モジュール２４ａに実装されている第２のベア半導体チップ２０Ｂは、スペーサ枠基板２６によって周囲を囲まれた空間内に収納され、第２のベア半導体チップ２０Ｂその底面がスペーサ枠基板２６の枠外に、即ちスペーサ枠基板２６の底面のなす平面より下方に突き出ることはない。
【００５４】
また、図９及び図１０に示されるように、上記図７及び図８に示した工程と同様にして、スペーサ枠基板２６の他方の面側の半田接続ランド部３０上に半田３２を塗布した後、スペーサ枠基板２６の他方の面側の半田接続ランド部３０と第２の両面モジュール２４ａの第３のベア半導体チップ２０Ｃが実装されている面側の接続ランド部１６とを、半田３２を介して接続し、更にこの半田３２を加熱リフローする。こうして、既に第１の両面モジュール２４ａが接続されているスペーサ枠基板２６に、第２の両面モジュール２４ｂを接続し、スペーサ枠基板２６を介して互いに接続された第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂからなる積層体を形成する。
【００５５】
なお、このとき、中間接続体としてのスペーサ枠基板２６は所定の厚さを有しているため、第２の両面モジュール２４ｂに実装されている第３のベア半導体チップ２０Ｃは、このスペーサ枠基板２６によって周囲を囲まれた空間内に収納されると共に、同じ空間に収納されされている第１の両面モジュール２４ａの第２のベア半導体チップ２０Ｂと抵触することはない。
【００５６】
次いで、図１１に示されるように、スペーサ枠基板２６を介して互いに接続された第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂからなる積層体、即ち第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュールを、マザーボード３４に実装する。
【００５７】
即ち、マザーボード３４の絶縁基板３６に形成された配線層３８上に半田４０をスクリーン印刷した後、この半田４０を介して、第２の両面モジュール２４ｂの第４のベア半導体チップ２０Ｄが実装されている面側の接続ランド部１６とマザーボード３４の配線層３８とを接続する。その後、この半田４０を加熱リフローして、第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュールを、マザーボード３４に実装する。こうして、図１に示す３次元実装構造の積層型半導体装置を完成する。
【００５８】
以上のように本実施の形態によれば、第１のインターポーザ１０ａの両面に第１のベア半導体チップ２０Ａ及び第２のベア半導体チップ２０Ｂがそれぞれ実装された第１の両面モジュール２４ａと、第２のインターポーザ１０ｂの両面に第３のベア半導体チップ２０Ｃ及び第４のベア半導体チップ２０Ｄがそれぞれ実装された第２の両面モジュール２４ｂとを作製した後、これら第１の両面モジュール２４ａと第２の両面モジュール２４ｂとを積層する際に、中間接続体として、枠状の絶縁基板２８の両面にそれぞれ半田接続ランド部３０がスクリーン印刷されているリジットなスペーサ枠基板２６を使用し、第１の両面モジュール２４ａの第２のベア半導体チップ２０Ｂが実装されている面側の接続ランド部１６とスペーサ枠基板２６の一方の面側の半田接続ランド部３０とを半田３２を介して接続する一方、スペーサ枠基板２６の他方の面側の半田接続ランド部３０と第２の両面モジュール２４ａの第３のベア半導体チップ２０Ｃが実装されている面側の接続ランド部１６とを半田３２を介して接続することにより、従来の中間接続体として半田ボールを使用する場合と比較して、積層する第１の両面モジュール２４ａと第２の両面モジュール２４ｂとの接続精度を大幅に向上することができると共に、フラックスを塗布したり洗浄除去したりする工程がなくなり、実装時間を大幅に短縮することができる。従って、積層型半導体装置の品質及び製造歩留まりの大幅な向上と、製造コストの大幅な低減を達成することができる。
【００５９】
また、枠状の絶縁基板２８の両面にそれぞれ半田接続ランド部３０がスクリーン印刷されているリジットなスペーサ枠基板２６の厚さは例えば１００μｍ程度にすることが可能であり、従来の中間接続体としての半田ボールの高さが例えば０．３５〜０．４ｍｍ程度である場合よりも遙かに小さくすることができるため、第１の両面モジュール２４ａ及び第２の両面モジュール２４ｂにそれぞれ実装される第１及び第２のベア半導体チップ２０Ａ、２０Ｂ並びに第３及び第４のベア半導体チップ２０Ｃ、２０Ｄの厚さを薄くすれば、これら第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジュール全体の高さ方向の薄型化を容易に実現することができる。従って、第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄを３次元に実装した積層型半導体装置の薄型化を達成し、延いては積層型半導体装置を組み込んだ電子機器の小型・薄型化に寄与することができる。
【００６０】
また、スペーサ枠基板２６を作製する際に、第１の両面モジュール２４ａや第２の両面モジュール２４ａの接続ランド部１６に接続させる接続端子としての半田接続ランド部３０を枠状の絶縁基板２８の両面にそれぞれスクリーン印刷によって形成することにより、この半田接続ランド部３０を精確に形成することが可能になるため、従来の半田ボールを搭載する場合と比較して、積層する第１の両面モジュール２４ａと第２の両面モジュール２４ｂとの接続精度の大幅な向上を容易に確保できる。また、スクリーン印刷という既存の技術を使用するため、新たな装置を必要とすることなく既存の装置をそのまま流用することが可能になるため、製造コストの上昇を防止することができる。
【００６１】
なお、上記実施の形態においては、第１のインターポーザ１０ａの両面に第１のベア半導体チップ２０Ａ及び第２のベア半導体チップ２０Ｂがそれぞれ実装された第１の両面モジュール２４ａと、第２のインターポーザ１０ｂの両面に第３のベア半導体チップ２０Ｃ及び第４のベア半導体チップ２０Ｄがそれぞれ実装された第２の両面モジュール２４ｂとを積層しているが、このような両面モジュールの代わりに、インターポーザの片面のみに半導体チップが実装された片面モジュールを積層し、その際の中間接続体として、枠状の絶縁基板２８の両面にそれぞれ半田接続ランド部３０がスクリーン印刷されているリジットなスペーサ枠基板２６を使用してもよい。
即ち、本発明は、複数段に積層するモジュールが片面モジュールであっても両面モジュールであっても、中間接続体としてのスペーサ枠基板２６の厚さを調整することにより、何れの場合にも対応することが可能である。
【００６２】
【発明の効果】
以上詳細に説明した通り、本発明に係る積層型半導体装置の製造方法によれば、次のような効果を奏することができる。
【００６４】
請求項１に係る積層型半導体装置の製造方法によれば、インターポーザに半導体チップが実装されたモジュールを複数段に積層する際に、各モジュール間に介在させる中間接続体として、両面に接続端子を形成したスペーサ枠基板を使用することにより、従来の中間接続体として半田ボールを使用する場合と比較して、積層する複数段のモジュール間の接続精度を大幅に向上することができると共に、実装時間の短縮を容易に実現することができる。従って、積層型半導体装置の品質や製造歩留まりの大幅な向上と共に、製造コストの低減を達成することができる。
【００６５】
また、両面に接続端子が形成されたスペーサ枠基板の厚さを従来の中間接続体としての半田ボールの高さよりも遙かに小さくすることが可能なため、モジュールに実装される各ベア半導体チップの厚さを薄くすれば、複数段のモジュールの積層体全体の高さ方向の薄型化を容易に実現することができる。従って、積層型半導体装置の薄型化を達成し、延いては積層型半導体装置を組み込んだ電子機器の小型・薄型化に寄与することができる。
【図面の簡単な説明】
【図１】３次元実装構造の積層型半導体装置を示す概略断面図である。
【図２】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その１）である。
【図３】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その２）である。
【図４】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その３）である。
【図５】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その４）である。
【図６】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その５）である。
【図７】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その６）である。
【図８】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その７）である。
【図９】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その８）である。
【図１０】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その９）である。
【図１１】図１の３次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図（その１０）である。
【図１２】従来の３次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図（その１）である。
【図１３】従来の３次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図（その２）である。
【図１４】従来の３次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図（その３）である。
【図１５】従来の３次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図（その４）である。
【図１６】従来の３次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図（その５）である。
【図１７】従来の３次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図（その６）である。
【符号の説明】
１０ａ……第１のインターポーザ、１０ｂ……第１のインターポーザ、１２……絶縁層、１４……配線層、１６……接続ランド部、１８……ＡＣＦ、２０Ａ……第１のベア半導体チップ、２０Ｂ……第２のベア半導体チップ、２０Ｃ……第３のベア半導体チップ、２０Ｄ……第４のベア半導体チップ、２２……電極、２４ａ……第１の両面モジュール、２４ｂ……第２の両面モジュール、２６……スペーサ枠基板、２８……枠状の絶縁基板、３０……半田接続ランド部、３２……半田、３４……マザーボード、３６……絶縁基板、３８……配線層、４０……半田、４２…………半田ボール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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