(57)【特許請求の範囲】
【請求項１】
リフレッシュを必要とするメモリセルで構成されたメモリセルアレイを有する半導体記憶装置において、
前記メモリセルに対する読み出し要求又は書き込み要求とは独立にリフレッシュ要求を発生するリフレッシュ要求発生手段と、
前記リフレッシュ要求発生手段からのリフレッシュ要求が、前記読み出し要求又は書き込み要求と衝突したとき、前記リフレッシュの実行を前記読み出し要求又は書き込み要求に対する前記メモリセルの読み出し動作又は書き込み動作が終了するまで遅延させるリフレッシュ制御手段と、
前記書き込み要求に対するメモリサイクルよりも前の時点のメモリサイクルで与えられた書き込み要求に対するアクセスアドレスおよび書き込みデータを書き込むレイトライト書き込み手段を具備し、
前記リフレッシュ制御手段は、前記読み出し要求又は書き込み要求によるアドレスの変化に応答して、一方の論理レベルを有するワンショット信号を発生するワンショットパルス発生回路と、前記ワンショットパルスの前記一方の論理レベルを保持するラッチ回路と、前記ラッチ回路の出力を所定時間だけ遅延する遅延回路と、前記リフレッシュ要求に応答してリフレッシュ要求信号を発生するリフレッシュ要求発生回路と、前記ラッチ回路の出力信号と前記リフレッシュ要求信号とに応答してリフレッシュ動作のタイミング制御信号を発生するリフレッシュパルス発生回路と、前記ラッチ回路の出力信号と前記遅延回路の出力信号とに基づいて前記読み出し動作または書き込み動作のタイミング制御信号とラッチコントロール信号とを発生するメモリアクセス用パルス発生回路とを具備することを特徴とする半導体記憶装置。
【請求項２】
前記所定時間は、リフレッシュ動作時間に基づいて設定されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ラッチ回路は、前記ラッチコントロール信号に応答して他方の論理レベルにリセットされることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ラッチ回路の出力信号が前記一方の論理レベルにあるときは、前記リフレッシュ動作が禁止され、前記読み出し要求アドレスあるいは書き込み要求アドレスへのアクセスが行われることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ラッチ回路の出力信号が前記他方の論理レベルにあるときは、前記リフレッシュ要求に基づくリフレッシュ動作が行われることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記リフレッシュ要求発生手段は、前記読み出し要求または書き込み要求とは独立に動作するリフレッシュタイマーによって構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記読み出し要求または書き込み要求を入力するイネーブル信号の前記一方の論理レベルを保持するその他のラッチ回路と、前記ラッチ回路の出力信号と前記その他のラッチ回路の出力信号とを入力とする論理回路と、を備え、
前記リフレッシュパルス発生回路は、前記論理回路の出力信号と前記リフレッシュ要求信号とに応答してリフレッシュ動作のタイミング制御信号を発生し、
前記メモリアクセス用パルス発生回路は、前記論理回路の出力信号と前記遅延回路の出力信号とに基づいて前記読み出し動作または書き込み動作のタイミング制御信号とラッチコントロール信号とを発生することを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記その他のラッチ回路は、前記ラッチコントロール信号に応答して他方の論理レベルにリセットされることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記ラッチ回路の出力信号と前記その他のラッチ回路の出力信号とのいずれかあるいは両方が前記一方の論理レベルにあるときは、前記リフレッシュ動作が禁止され、前記読み出し要求アドレスあるいは書き込み要求アドレスへのアクセスが行われることを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
前記ラッチ回路の出力信号と前記その他のラッチ回路の出力信号の両方が前記他方の論理レベルにあるときは、前記リフレッシュ要求に基づくリフレッシュ動作が行われることを特徴とする請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイがＤＲＡＭで構成され、かつ、半導体記憶装置の外部から見たときに汎用のＳＲＡＭと同様の仕様で動作するように構成した半導体記憶装置に関する。
【０００２】
【従来の技術】
【０００３】
ランダムアクセス可能な半導体記憶装置の代表的なものとしてＳＲＡＭおよびＤＲＡＭがある。ＳＲＡＭはＤＲＡＭと比較して読み出し・書き込み動作が高速であり、またＤＲＡＭのようにリフレッシュ動作が不要であることから、その取り扱いが容易であるとともにスタンバイ状態におけるデータ保持電流が小さいという長所がある反面、ＳＲＡＭを構成するには１メモリセル当たり６個のトランジスタを必要とするため、ＤＲＡＭよりもチップサイズが大きくなり価格も高くなるという問題がある。
【０００４】
これに対して、ＤＲＡＭのメモリセルはキャパシタ１個とトランジスタ１個で構成可能であるため、小さなチップサイズで大容量のメモリを構成することができ、また、同じ記憶容量の半導体記憶装置を構成するのであればＳＲＡＭよりもＤＲＡＭの方が安価になる。しかしながら、ＤＲＡＭは、アドレスとして行アドレスおよび列アドレスを分けて別々に与え、これらアドレスの取り込みタイミングを規定する信号としてＲＡＳ（行アドレスストローブ）信号およびＣＡＳ（列アドレスストローブ）信号を必要とすること、定期的にメモリセルをリフレッシュするための制御回路が必要になることから、ＳＲＡＭに比べてタイミング制御が複雑になり、また消費電流が大きくなってしまうという問題がある。
【０００５】
ところで、携帯電話機などに代表される携帯型電子機器に採用されている半導体記憶装置は現状ではＳＲＡＭが主流である。これは、ＳＲＡＭはスタンバイ電流が小さく低消費電力であるため、連続通話時間・連続待ち受け時間をできるだけ延ばしたい携帯電話機に向いており、またこれまでの携帯電話機には簡単な機能しか搭載されていなかったためにそれほど大容量の半導体記憶装置を必要としなかったこと、タイミング制御などの点でＳＲＡＭは扱いが容易であることなどがその理由である。
【０００６】
一方、最近の携帯電話機は、電子メールの送受信機能や、インターネット上のＷＥＢサーバにアクセスしてホームページの内容を簡略化して表示するような機能も搭載されており、将来的には現在のパソコン等と同様にインターネット上のホームページ等へ自由にアクセスできるようになることも想定される。このような機能を実現するためには、多様なマルチメディア情報をユーザへ提供するためのグラフィック表示が不可欠となり、公衆網などから受信した大量のデータを携帯電話機内に一時的に蓄えておくために大容量の半導体記憶装置を備える必要性が生じてくる。
【０００７】
他方で、携帯型電子機器は小型、軽量、かつ低消費電力という要請があるため、半導体記憶装置を大容量化しても機器そのものの大型化、重量化および消費電力の増加は避けねばならない。従って、携帯型電子機器に搭載される半導体記憶装置としては、扱いの簡便さや消費電力を考えるとＳＲＡＭが好ましいが、大容量の観点からはＤＲＡＭが好ましいことになる。つまり、これからの携帯型電子機器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入れた半導体記憶装置が最適であるといえる。
【０００８】
このような半導体記憶装置として、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部から見たときにＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と呼ばれるものが提案されている（例えば、特開昭６１−５４９５号公報、特開昭６２−１８８０９６号公報、特開昭６３−２０６９９４号公報、特開平４−２４３０８７号公報あるいは特開平６−３６５５７平号公報等）。
【０００９】
しかしながらこの疑似ＳＲＡＭは、メモリセルそのものはＤＲＡＭと同じであるから、メモリセルに記憶されているデータを保持するためには常にリフレッシュ動作を行う必要がある。そのため、例えば上記特開平４−２４３０８７号公報あるいは特開昭６３−２０６９９４号公報に記載された疑似ＳＲＡＭでは、外部から読み出しあるいは書き込み要求があった場合、先ず初めにリフレッシュを実施してから当該読み出し要求あるいは書き込み要求に対応したメモリセルの読み出しあるいは書き込みを行っている。従って、メモリセルの読み出し動作あるいは書き込み動作のタイミングがリフレッシュ動作に必要となる時間だけ遅れてしまうという問題がある。
【００１０】
また、上記特開昭６１−５４９５号公報、特開昭６２−１８８０９６号公報あるいは特開平６−３６５５７平号公報に記載された疑似ＳＲＡＭでは、内部にリフレッシュ用のタイマーを備え、所定のリフレッシュ時間が経過した時点でリフレッシュスタート要求を発生させて、読み出しが完了した後にリフレッシュを行うようにしており、読み出し動作に関しては上記のような時間遅れは生じないが、書き込みタイミングを決定する書込イネーブル信号がどのようなタイミングで与えられるのかについての記載はなく、書き込み動作の場合には次のような問題を生じる可能性がある。
【００１１】
すなわち、疑似ＳＲＡＭを汎用ＳＲＡＭと同じ仕様で動作させようとした場合、書き込みイネーブル信号や書き込みデータはアドレスの変化に対して非同期に与えられることになるため、書き込みアドレスが確定していても書き込みイネーブル信号及び書き込みデータがともに確定するまでは、実際にメモリへの書き込み動作を開始させることができない。つまり、書き込みイネーブル信号と書き込みデータが確定するまでは何の動作も行われない空き時間となってしまい、これらが確定して初めて書き込みおよびリフレッシュが順次行われることになる。このため、上記リフレッシュを実施してから書き込みを行う構成と比べた場合、空き時間の分だけメモリサイクルが長くなってしまうという欠点がある。
【００１２】
このようなリフレッシュによって通常の読み出し・書き込みアクセスが遅くなるという問題を解消するという観点から、出願人は、リフレッシュを必要とするメモリセルで構成されたメモリセルアレイを有し、アクセスアドレスに対して書き込み要求及び書き込みデータが非同期的に与えられる半導体記憶装置において、アクセスアドレスに対する読み出し又は書き込みを行った後に、リフレッシュ動作を行うとともに、前記書き込み要求が与えられたメモリサイクルよりも後の時点において、該メモリサイクルで与えられた前記アクセスアドレス及び前記書き込みデータを用いた書き込みをレイトライト（Late Write）で行うようにした半導体記憶装置を、特願２００１−１０５８３７号において提案している。
【００１３】
図１６は上記特願２００１−１０５８３７号において提案されている半導体記憶装置の例を示すブロック図であり、図１７は該半導体記憶装置のレイトライト動作及びリフレッシュ動作を示すタイミングチャートである。
【００１４】
図において、アドレスAddは半導体記億装置外部から供給されるアクセスアドレスである。メモリセルアレイ１０７が行列状に配列されていることに対応して、アドレスAddは行アドレスおよび列アドレスを含んでいる。アドレスバッファ１０１はこのアドレスAddをバッファリングして出力する。ラッチ１０２は、ラッチコントロール信号LCが“Ｌ”レベルである間（ラッチコントロール信号LCが立ち下がったときから次に立ち上がるまでの間）はアドレスバッファ１０１から供給されているアドレスをそのまま内部アドレスLC-ADDとして出力する。また、ラッチ１０２はアドレスバッファ１０１から供給されているアドレスをラッチコントロール信号LCの立ち上がりで取り込んでラッチコントロール信号LCが“Ｈ”レベルである間これを保持するとともに、保持しているアドレスを内部アドレスLC-ADDとして出力する。
【００１５】
Ｒ／Ｗ制御回路１１４からレジスタ回路１０３および１１２に供給される制御信号LW1およびLW2は何れも前記のレイトライト動作を制御するための信号である。これら制御信号は何れもレイトライトを行う場合に“Ｈ”レベルに設定され、そうでない場合には“Ｌ”レベルに設定される。レジスタ回路１０３はアドレスAddのビット幅に等しいアクセスアドレスを保持するためのレジスタ（以下、アドレスレジスタ）を内蔵している。従って、制御信号LW1が“Ｌ”レベルであれば、レジスタ回路１０３は入力された内部アドレスLC-ADDをそのまま内部アドレスL-ADDとして出力する。一方、制御信号LW1が“Ｈ”レベルであれば、レジスタ回路１０３は内部アドレスLC-ADDではなくアドレスレジスタに保持されているアドレスを内部アドレスL-ADDとして出力する。
【００１６】
また、レジスタ回路１０３は制御信号LW1の立ち下がりエッジにおいて、次のレイトライトのために内部アドレスLC-ADDを内部のレジスタに取り込む。さらに、レジスタ回路１０３は入力された内部アドレスLC-ADDとアドレスレジスタが保持するアドレスをビット毎に比較するコンパレータを備えており、このコンパレータは両者の全ビットが一致した場合にはヒット信号HITとして“Ｈ”レベルを出力し、何れか１ビットでも不一致であれば“Ｌ”レベルを出力する。このヒット信号HITは半導体記憶装置外部から見たデータコヒーレンシ（Coherency）を保つためのバイパス動作に用いられる。
【００１７】
この半導体記憶装置で採用されているレイトライトでは、書き込み要求があったメモリサイクルよりも後のメモリサイクルで実際にメモリセルヘの書き込みが行われる。つまり、書き込み要求のあったメモリサイクルでは、書き込みアドレス及び書き込みデータを一旦レジスタ回路１０３のアドレスレジスタ及びレジスタ回路１１２のデータレジスタに取り込んでおく。そして、次に書き込みの要求が入力されたメモリサイクルで取り込んでおいたアドレス及びデータをもとにメモリセルアレイ１０７ヘ書き込みを行う。従って、現実にメモリセルアレイ１０７へ書き込みが行われるまでの間に、書き込み要求のあったアドレスに対して読み出し要求があった場合、この時点ではデータが未だメモリセルアレイ１０７には書かれておらずレジスタ回路１１２にのみ存在する。
【００１８】
このため、メモリセルアレイ１０７から読み出しを行ってしまうと、書き込み前の古いデータを半導体記憶装置外部へ出力してしまうことになる。そこでこのような場合には、メモリセルアレイ１０７をバイパスしてレジスタ回路１１２に格納されているデータを出力する。このような状況を検出するために、内部アドレスLC-ADDとレジスタ回路１０３内のアドレスレジスタを照合して、未だメモリセルアレイ１０７に書き込まれていないアドレスに対して外部から読み出し要求が入力されたことを上記レジスタ回路１０３内のコンパレータにより検出する。ＡＴＤ（Address Transition Detector；アドレス変化検出）回路１０４は、チップセレクト信号/CS（記号“/”は負論理を意味している）が有効（“Ｌ”レベル）である場合に、内部アドレスLC-ADDが変化しているかどうかを検出する。
【００１９】
そして内部アドレスLC-ADDの何れか1ビットにでも変化が認められる場合、ＡＴＤ回路１０４はこの変化を検出した時点からアドレススキュー期間に相当する時間が経過したのちに、アドレス変化検出信号ATDとして正のワンショットパルスを発生させる。チップセレクト信号/CSは当該半導体記憶装置がアクセスされる場合に有効化される選択信号である。ＡＴＤ回路１０４内部では、アドレスの各ビットが変化するかあるいはチップセレクト信号/CSが有効となった場合にそれぞれパルスを発生させ、これらパルスを合成することでワンショットパルスを生成する。このため、アドレスAddにスキューがあっても複数個のアドレス変化検出信号が生成されてしまう恐れはない。それ故、複数のメモリセルに対して書き込みが行われ、あるいは複数のメモリセルからの読み出しが同時に行われてしまってメモリセルのデータが破壊されてしまうといった状態は生じない。
【００２０】
また、スキューが大きい場合にはアドレススキュー期間も長くなって、それだけアドレス変化検出信号ATDとしてワンショットパルスが発生するのが遅れ、アクセスタイムが大きくなるが、汎用ＳＲＡＭの仕様上、アクセスタイムはアドレスAddが確定した時点を基準とした値になっているので、アドレスAddの各ビットのうち最後に変化したビットからのアクセスタイムが保証されていれば良く、アドレススキュー期間経過後にアクセスを開始するようにしても動作遅れとはならない。アドレス変化検出信号ATDのワンショットパルスが立ち上がった時点からアドレスAddに対する読み出しまたは書き込みが開始され、その後にワンショットパルスが立ち下がった時点からリフレッシュが開姶される。このため、アドレス変化検出信号ATDのワンショットパルスのパルス幅は読み出し又は書き込みを完了させるのに必要な時間以上に設定される。
【００２１】
また、アドレススキュー期間の長さは、アドレスAddの各ビットおよびチップセレクト信号/SCの間に存在するスキューの最大値と一致させるか、あるいは余裕を見込んでこのスキューの最大値よりも著干大きな値に設定される。スキューは上述したような理由から生じるため、スキューの最大値は半導体記憶装置が適用されるシステム全体の特性に基づいて予め試算して決定される。リフレッシュ制御回路１０５はアドレスカウンタ（リフレッシュカウンタ）及びリフレッシュタイマーを内蔵している。リフレッシュ制御回路１０５はこれらとアドレス変化検出信号ATD、書き込みイネーブル信号/WEを利用して半導体記憶装置内部のリフレッシュを制御することにより、リフレッシュアドレス及びリフレッシュタイミングを半導体記憶装置内部で自動的に発生させ、汎用ＤＲＡＭにおけるセルフリフレッシュと同様のリフレッシュを実現している。
【００２２】
アドレスカウンタはＤＲＡＭメモリセルをリフレッシュするためのリフレッシュアドレスR-ADDを順次生成する。リフレッシュアドレスR-ADDはアドレスAddに含まれる行アドレスと同じビット幅を持っている。リフレッシュタイマーは半導体記憶装置の外部から最後にアクセス要求があってからの経過時間を計時しており、それが所定のリフレッシュ時間を越えた場合に半導体記憶装置内部でセルフリフレッシュを起動させる。そのため、リフレッシュタイマーはアドレス変化検出信号ATDが有効となる度にリセットされて計時を再開するように構成されている。マルチプレクサ（ＭＵＸ）１０６は、アドレス変化検出信号ATD及びリフレッシュ制御信号REFBのレベルに応じて、アドレス変化検出信号ATDが“Ｈ”レベルかつリフレッシュ制御信号REFBが“Ｈ”レベルであれば内部アドレスL-ADDに含まれる行アドレスを選択してこれをアドレスM-ADDとして出力する。
【００２３】
一方、アドレス変化検出信号ATDが“Ｌ”レベルであるかまたはリフレッシュ制御信号REFBが“Ｌ”レベルであれば、リフレッシュアドレスR-ADDを選択してアドレスM-ADDとして出力する。メモリセルアレイ１０７は汎用ＤＲＡＭと同様のメモリセルアレイであって、行方向、列方向にそれぞれワード線、ビット線（またはビット線対）が走っており、ＤＲＡＭと同様の１トランジスタ１キャパシタから成るメモリセルがワード線及びビット線の交点の位置に行列状に配置されて構成されている。ロウデコーダ１０８は、ロウイネーブル信号REが“Ｈ”レベルのときにアドレスM-ADDをデコードし、このアドレスM-ADDで指定されたワード線を活性化させる。ロウイネーブル信号REが“Ｌ”レベルであるとき、ロウデコーダ１０８は何れのワード線も活性化させない。
【００２４】
カラムデコーダ１０９はカラムイネーブル信号CEが“Ｈ”レベルとなっているときに内部アドレスL-ADDに含まれる列アドレスをデコードし、この内部アドレスL-ADDで指定されたビット線を選択するためのカラム選択信号を生成する。カラムイネーブル信号/CEが“Ｌ”レベルであるときは、カラムデコーダ１０９はどのビット線に対応するカラム選択信号も生成しない。センスアンプ／プリチャージ回路１１０は、センスアンプ、カラムスイッチおよびプリチャージ回路から構成されている。カラムスイッチは、カラムデコーダ１０９の出力するカラム選択信号で指定されたセンスアンプとバスＷＲＢの間を接続する。センスアンプは、センスアンプイネーブル信号SEが“Ｈ”レベルであるとき、アドレスAddで特定されるメモリセルの接続されたビット線電位をセンス・増幅してバスＷＲＢに出力し、あるいは、バスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。
【００２５】
プリチャージ回路は、プリチャージイネーブル信号PEが“Ｈ”レベルのときにビット線の電位を所定電位（例えば電源電位の１／２）にプリチャージする。ヒット制御回路１１１及びレジスタ回路１１２は、前記レジスタ回路１０３とともにレイトライト動作を行う。このうちヒット制御回路１１１は、アドレス変化検出信号ATDの立ち上がりでヒット信号HITを取り込み、これをヒットイネーブル信号HEとしてレジスタ回路１１２に送出する。アドレススキュー期間内ではアドレスAddの値が確定していないため、ヒット制御回路１１１はアドレスAddが確定した時点でヒット信号HITを取り込む。レジスタ回路１１２は、バスＷＲＢ上で授受されるデータと同じビット幅のデータレジスタを内蔵している。そしてレジスタ回路１１２は、制御信号LW2の立ち下がりエッジをトリガとして、Ｉ／Ｏバッファ１１３を通じて外部からバスＷＲＢＸ上に供給される書き込みデータをデータレジスタに取り込む。
【００２６】
つまり、書き込み要求があった場合には、当該メモリサイクルで与えられる書き込みデータは一旦データレジスタに取り込まれ、次の書き込み要求のあったメモリサイクルでこの取り込まれた書き込みデータがメモリセルアレイ１０７へ書き込まれる。即ち、制御信号LW2が“Ｈ”レベルである場合、レジスタ回路１１２は直前の書き込み要求の際に与えられた書き込みデータをデータレジスタからバスＷＲＢ上に出力する。一方、制御信号LW2が“Ｌ”レベルである読み出し動作の場合、レジスタ回路１１２はヒットイネーブル信号HEのレベルに応じて異なる動作を行う。すなわち、ヒットイネーブル信号HEがミスヒットを示す“Ｌ”レベルであれば、レジスタ回路１１２はバスＷＲＢ上の読み出しデータをそのままバスＷＲＢＸ上に出力する。
【００２７】
これに対し、ヒットイネーブル信号HEがヒットを示す“Ｈ”レベルであれば、レジスタ回路１１２は未だメモリセルアレイ１０７に書き込まれていない書き込みデータをレジスタ回路１１２内のデータレジスタからバスＷＲＢＸ上に送出する。この場合、センスアンプ／プリチャージ回路１０を通じてバスＷＲＢ上に読み出されてくるメモリセルアレイ１０７のデータは使用されない。Ｉ／Ｏ（入出力）バッファ１１３は、Ｒ／Ｗ制御回路１１４からの制御信号CWOが“Ｈ”レベルであればバスＷＲＢＸ上の読み出しデータを出力バッファでバッファリングしてバスＩ／Ｏから半導体記億装置外部に出力し、制御信号CWOが“Ｌ”レベルであれば、出力バッファをフローティング状態として半導体記憶装置外部からバスＩ／Ｏに供給される書き込みデータを入力バッファでバッファリングしてバスＷＲＢＸ上に送出する。つまり制御信号CWOが“Ｈ”レベルであれば読み出し、“Ｌ”レベルであれば書き込みである。
【００２８】
Ｒ／Ｗ（Read/Write）制御回路１１４はチップセレクト信号/CS、書き込みイネーブル信号/WEおよび出力イネーブル信号/OEに基づいて制御信号CWO及び制御信号LW1，LW2を生成する。この半導体記憶装置の内部ではレイトライトが行われるが、半導体記憶装置の外部から見たときの仕様では、書き込みイネーブル信号/WEの立ち下がりエッジでデータの書き込み（取り込み）が開始され、書き込みイネーブル信号/WEの立ち上がりエッジでデータが確定し、書き込み（取り込み）が終了する。ラッチ制御回路１１５は、アドレス変化検出信号ATD及びセンスアンプイネーブル信号SEに基づいて、アドレスAddのラッチタイミングを決める上述したラッチコントロール信号LCを生成する。ラッチコントロール信号LCは、アドレス変化検出信号ATDの立ち上がりエッジから、リフレッシュ動作中（アドレス変化検出信号ATDが“Ｌ”レベル）に生成されるセンスアンプイネーブル信号SEの立ち下がりエッジまでの期間中に“Ｈ”レベルとなる。
【００２９】
このため、アドレス変化検出信号ATDが立ち上がった後にアドレスAddが変化しても、ラッチコントロール信号LCが立ち下がるまでの間、ラッチ１０２は内部アドレスLC-ADDの値を保持し続けるようになる。ロウ制御回路１１６は、リフレッシュ制御信号REFA、REFB、アドレス変化検出信号ATD及び書き込みイネーブル信号/WEに基づいて、ロウイネーブル信号RE，センスアンプイネーブル信号SE、プリチャージイネーブル信号PEおよびカラム制御信号CCを生成する。カラム制御回路１１７はカラム制御信号CCに基づいてカラムイネーブル信号/CEを生成する。すなわち、読み出し又は書き込み時において、ロウ制御回路１１６は、アドレス変化検出信号ATDのワンショットパルスの立ち上がりをトリガとしてロウイネーブル信号REに正のワンショットパルスを発生させる。
【００３０】
またロウ制御回路１１６は、リフレッシュ制御信号REFAが“Ｈ”レベルの場合に、アドレス変化検出信号ATDのワンショットパルスの立ち下がりエッジをトリガとして、リフレッシュ動作に必要となる正のワンショットパルスをロウイネーブル信号REに発生させる。さらにロウ制御回路１１６は、リフレッシュ制御信号REFBに供給される負のワンショットパルスを反転させて得た正のワンショットパルスをロウイネーブル信号REとして出力する。また、ロウ制御回路１１６はロウイネーブル信号REを遅延させてセンスアンプイネーブル信号SEに正のワンショットパルスを生成するとともに、ロウイネーブル信号REに生じたワンショットパルスの立ち下がりをトリガとしてプリチャージイネーブル信号PEに正のワンショットパルスを発生させる。これらセンスアンブイネープル信号SE及びプリチャージイネーブル信号PEは通常の書き込み・読み出しの場合、リフレッシュの場合を問わず生成される。
【００３１】
また、ロウ制御回路１１６はロウイネーブル信号REを遅延させてカラム制御信号CCを出力する。カラム制御信号CCはリフレッシュの場合には生成されないため、カラム制御信号CCから生成されるカラムイネーブル信号CEも通常の書き込み・読み出しの場合にだけ生成され、リフレッシュの場合には生成されない。カラム制御回路１１７は制御信号CCをさらに遅延させて、これをカラムイネーブル信号/CEとして出力する。ロウイネーブル信号REのワンショットパルスの幅はレイトライト、読み出し、リフレッシュがそれぞれ行われる時間を決定するものであるため、これらの動作のために必要十分なパルス幅が設定される。
【００３２】
リフレッシュ制御回路１０５から出力されるリフレッシュ制御信号REFAは、半導体記億装置外部からのアクセス要求に付随してリフレッシュを行うか否かを制御するための信号であり、同信号が“Ｈ”レベルであれば、当該アクセス要求により生じるアドレス変化検出信号ATDの立ち下がりでロウイネーブル信号ＲＥにワンショットパルスを発生させてリフレッシュを起動する。一方、同信号が“Ｌ”レベルであれば、アドレス変化検出信号ATDにワンショットパルスが発生していても、ロウイネーブル信号REにワンショットパルスを発生させることはない。この半導体記憶装置では、読み出し又は書き込みに伴うリフレッシュ動作が連続する場合、これら各メモリサイクルに付随させてリフレッシュを連続的に行ってゆくことで、メモリセル全体をリフレッシュする。
【００３３】
そして、全てのメモリセルをリフレッシュした時点で、一旦リフレッシュを発生させない状態とする。その後、メモリセルのデータを保持できる限界の状態（セルホールドリミット）に近づいたときにこれを検出し、再び連続するメモリサイクルで継続的にリフレッシュを行ってゆく状態に移行する。リフレッシュ制御信号REFAを立ち下げる要因としては、外部からのアクセス要求に伴うリフレッシュによって１サイクル分のリフレッシュが完了したものの、次のサイクルのリフレッシュを起動するにはまだ時間がある場合、あるいは、セルフリフレッシュを起動させたためにこれが完了するまでは外部からのアクセス要求に伴うリフレッシュを行う必要がなくなった場合である。リフレッシュ制御信号REFAを生成するには、リフレッシュ制御回路１０５内部にリフレッシュ制御信号REFAを保持するラッチ回路を設けて、リフレッシュタイマーの出力信号及びアドレス変化検出信号ATDによってこのラッチ回路のセット・リセットを制御する方法などがある。
【００３４】
具体的には、リフレッシュ動作が必要になる（セルホールドリミットの）少し前のタイミングをリフレッシュタイマーで生成し、その出力信号に基づいてリフレッシュ制御回路１０５の内部でラッチ回路のセット信号を生成してラッチ回路をセットし、リフレッシュ制御信号REFAに“Ｈ”レベルを出力する。セット信号を生成するタイミングはサイクルタイムの最大値を目安にして決められる。その後、ロウ制御回路１１６が、アドレス変化検出信号ATD、または、リフレッシュ制御信号REFAに基づいて発生するリフレッシュ制御信号REFBをトリガとして、ワード線単位でメモリセルのリフレッシュ動作を行ってゆく。そして、全てのメモリセルのリフレッシュ動作が行われたときに、リフレッシュ制御回路１０５内部でラッチ回路のリセット信号を生成してラッチ回路をリセットし、リフレッシュ制御信号REFAに“Ｌ”レベルを出力する。
【００３５】
ラッチ回路のリセットは、最後のワード線をリフレッシュするリフレッシュサイクルで、リフレッシュ動作の終わる時間に合わせて行う。あるいは、リフレッシュ動作を完了させたときにロウ制御回路１１６がリフレッシュ動作完了信号を生成するようにし、リフレッシュ制御回路１０５がこのリフレッシュ動作完了信号を最後のワード線に対するリフレッシュサイクルで受け取ったときにラッチ回路をリセットする。一方、リフレッシュ制御信号REFBはセルフリフレッシュのための信号である。リフレッシュ制御信号REFBに負のワンショットパルスを与えることで、ロウイネーブル信号REへ強制的にワンショットパルスを発生させてリフレッシュを起動することができる。
【００３６】
リフレッシュ制御信号REFBを生成するには、リフレッシュ制御信号REFAを遅延させる遅延回路と負のワンショットパルスを発生させるパルス発生回路とをリフレッシュ制御回路１０５内部に設けて、パルス発生回路から負のワンショットパルスを発生させるタイミングを遅延回路で遅延させたリフレッシュ制御信号REFAとアドレス変化検出信号ATDとで制御する構成などが考えられる。通常、リフレッシュ制御信号REFBは“Ｈ”レベルとなっている。この状態でリフレッシュ制御信号REFAが立ち上げられて“Ｈ”レベルとなった場合に、このリフレッシュ制御信号REFAの立ち上がりを遅延回路で所定時間遅延させ、この遅延の間にアドレス変化検出信号ATDが発生しなかったときには、遅延されたリフレッシュ制御信号REFAの立ち上がりでパルス発生回路を起動し、リフレッシュ制御信号REFBに負のワンショットパルスを出力させる。
【００３７】
上記所定時間の遅延は、アドレス変化検出信号ATDを発生させるトリガが外部から与えられないためにメモリセルのリフレッシュに要求されるリミットの時間になってしまうまでを計測するために設定されている。また、半導体記憶装置を立ち上げてから初めて書き込み要求が与えられた場合には、直前の書き込みが存在しないので、当該書き込み要求のあったメモリサイクルでは、書き込みアドレス及び書き込みデータの取り込みだけを行い、メモリセルアレイ１０７へのレイトライトは行わない。これを実現するために、ロウ制御回路１１６の内部にフラグが設けられ、チップセレクト信号/CSが有効な状態で書き込みイネーブル信号/WEが一度でも有効化されたかどうかをこのフラグで示している。ロウ制御回路１１６は半導体記憶装置の立ち上げ時にフラグをオフに初期化しておき、最初の書き込み要求が行われた時点でフラグをオンとする。
【００３８】
また、ロウ制御回路１１６は書き込み要求があった場合（書き込みイネーブル信号/WE＝“Ｌ”レベルかつチップセレクト信号/CS＝“Ｌ”レベル）には、フラグがオンになっている場合にだけロウイネーブル信号REにワンショットパルスを発生させる。これによって、ロウ制御回路１１６及びカラム制御回路１７は、書き込みに必要となる制御信号CC、センスアンプイネーブル信号SE、カラムイネーブル信号/CE、プリチャージイネーブル信号PEを発生させる。
【００３９】
また図１６において、ブースト電源１１８はメモリセルアレイ１０７内のワード線に印加される昇圧電位をロウデコーダ１０８に供給する電源、基板電圧発生回路１１９はメモリセルアレイ１０７の各メモリセルが形成されたウエルまたは半導体基板に印加される基板電圧を発生させる回路、リファレンス電圧発生回路１２０はメモリセルアレイ１０７、センスアンプ／プリチャージ回路１１０内のセンスアンプやプリチャージ回路・イコライズ回路が使用するリファレンス電圧（例えば電源電位の１／２）を発生させる回路である。リフレッシュ制御回路１０５、ブースト電源１１８、基板電圧発生回路１１９およびリファレンス電圧発生回路１２０にはパワーダウン制御信号Power Downが供給されている。
【００４０】
このパワーダウン制御信号Power Downは半導体記憶装置をパワーダウン状態（スタンバイ状態）にするときのモードを半導体記憶装置外部から指定するための信号である。リフレッシュ制御回路１０５、ブースト電源１１８、基板電圧発生回路１１９およびリファレンス電圧発生回路１２０は、パワーダウン制御信号Power Downに従ってそれぞれ自身に対する電源供給を制御するように構成されている。図示の半導体記憶装置は、メモリセル自体がＤＲＡＭと同様のものであるため、ＳＲＡＭのようにスタンバイ状態で単純に半導体記億装置内の回路各部への電源供給を止めてしまうことはできない。スタンバイ状態であってもメモリセルのデータを保持するためにはリフレッシュ動作に必要となる回路へ電源を供給し続ける必要がある。
【００４１】
そこでこの半導体記憶装置では、スタンバイ状態におけるモードを幾つか設けてＳＲＡＭとの互換性をできる限りとるとともに、既存の半導体記億装置には存在しないようなモードも設けている。具体的には、３種類のスタンバイモードが設けられており、スタンバイモード１は、通常のＤＲＡＭと同等の電源供給モードであって、３種類あるスタンバイモードの中では最も消費電流が大きい。しかし、この場合にはメモリセルのリフレッシュに必要な全ての回路へ電源が供給されたままになっている。このため、スタンバイ状態に移行する直前におけるメモリセルのデータが保持されているほか、半導体記憶装置をスタンバイ状態からアクティブ状態へ移行させるまでの時間が３種類のスタンバイモードの中では最も短い。
【００４２】
スタンバイモード２は、リフレッシュ制御回路１０５への電源供給を停止するモードであり、リフレッシュに必要とされる回路に対して電源が供給されないため、スタンバイ状態においてメモリセルのデータを保持しておくことはできないが、その分スタンバイモード１に比べて消費電流を低減させることができる。つまりこのモードは、スタンバイ状態でデータを保持しておくという既成概念から発想の転換を図ったものであって、スタンバイ状態からアクティブ状態に移行すれば、メモリセルアレイ全体に対して書き込みを行える状態になる。
【００４３】
スタンバイモード３は、リフレッシュ制御回路１０５、ブースト電源１１８、基板電圧発生回路１１９およびリファレンス電圧発生回路１２０への電源供給を停止するモードであり、ブースト電圧、基板電圧、リファレンス電圧を立ち上げる必要があるため、スタンバイ状態からアクティブ状態に移行するまでの時間が３種類あるスタンバイモードの中で最も長くなるが、その分、スタンバイモードにおける消費電流を最も小さくすることができる。スタンバイモード２とスタンバイモード３は半導体記憶装置をバッファとして使用する場合などに適したモードである。なお、スタンバイモード１〜３の何れの場合においても、上述の４種類以外の回路については必要な回路には電源が供給されている。
【００４４】
次に、図１６〜図１７を参照して上記先行技術の動作について説明する。上述したように半導体記憶装置の立ち上げ後における最初の書き込みでは、その動作が２回目以降の書き込みのときとは異なる例外的なものになる。図１７には少なくとも１回目の書き込みが行われていることを前提として、２回目以降の書き込み動作が示されている。すなわち、以前のメモリサイクルにおいて、アドレス“Ａｘ”に対するデータ“Ｑｘ”の書き込み要求があったものとする。これにより、当該メモリサイクルではアドレス“Ａｘ”がレジスタ回路１０３内のアドレスレジスタに取り込まれるとともに、データ“Ｑｘ”がレジスタ回路１１２内のデータレジスタに取り込まれている。
【００４５】
図１７では、アドレス“Ａｎ”に対する書き込みおよびアドレス“Ａｎ＋１”からの読み出しを続けて行う場合についてその動作タイミングが示されている。なお、リフレッシュアドレスR-ADDの値は書き込み前において“Ｒ１−１”になっているものとする。また、アドレス“Ａｎ−１”は直前のメモリサイクルで与えられたアドレスである。仮にこの直前のメモリサイクルで書き込み要求が行われたのであればアドレス“Ａｎ”＝アドレス“Ａｘ”であり、さもなければ直前の書き込み要求とアドレス“Ａｎ”に対する書き込み要求との間に少なくとも読み出し要求が１回はあったことになる。
【００４６】
まず書き込みのためのメモリサイクルの場合、時刻ｔ１になると、アドレスAddがそれまでの値“Ａｎ−１”から“Ａｎ”に変化し始める。このとき、ラッチコントロール信号LCは“Ｌ”レベル、かつ制御信号LW1も“Ｌ”レベルである。このため、アドレスAddはアドレスバッファ１０１でバッファリングされ、ラッチ１０２をスルーで通過して内部アドレスLC-ADDとなり、さらに内部アドレスLC-ADDはレジスタ回路１０３をスルーで通過して内部アドレスL-ADDとなる。そして、ＡＴＤ回路１０４は内部アドレスLC-ADDの変化からアドレスAddが変化し始めたことを検知するようになる。なお、この時点からアドレススキュー期間（ＴＳＫＥＷに相当）に入るため、汎用ＳＲＡＭの場含と同じくこの時点でアドレスAddの値が確定しているとは限らない。
【００４７】
このため、時刻ｔ１ではアドレスAddをラッチ１０２に取り込むことはせず、この後に時間ＴＳＫＥＷが経過してアドレスAddの値が“Ａｎ”に確定した時点でラッチ１０２にアドレスAddを保持させるようにしている。また、アドレススキュー期間内において書き込みイネーブル信号/WEに負のパルスが例えば時刻ｔ２で入力される。Ｒ／Ｗ制御回路１１４は書き込みイネーブル信号/WEが立ち下がったことを受けて制御信号CWOを“Ｌ”レベルにするほか、制御信号LW1，LW2をともに“Ｈ”レベルにする。その結果、Ｉ／Ｏバッファ１１３はバスＩ／Ｏ上の書き込みデータをバスＷＲＢＸ上に送出するようになる。この時点ではまだ書き込みデータの値が確定しているとは限らない。レジスタ回路１０３はアドレスレジスタに保持しているアドレス“Ａｘ”を内部アドレスL-ADDとして出力し、レジスタ回路１１２はデータレジスタに保持しているデータ“Ｑｘ”をバスＷＲＢ上に出力する。
【００４８】
時刻ｔ３になるとアドレスAddの値が“Ａｎ”に確定する。また、時刻ｔ３では、アドレスAdd（＝内部アドレスLC-ADD）が変化し始めた時点（時刻ｔ１）から時間ＴＳＫＥＷが経過しているため、ＡＴＤ回路１０４はこの後の時刻ｔ４でアドレス変化検出信号ATDに正のワンショットパルスを発生させる。アドレス変化検出信号ATDが立ち上がったことを受けて、リフレッシュ制御回路１０５は書き込み後に引き統いて行われるリフレッシュ動作のために、リフレッシュアドレスR-ADDの値を“１”だけ増加させてその値を“Ｒ１”に更新する。そして、アドレス変化検出信号ATDの立ち上がりを契機としてレイトライト動作が開始される。すなわち、マルチプレクサ１０６はアドレス変化検出信号ATDの立ち上がりを受けて内部アドレスL-ADD側を選択する。
【００４９】
このとき、レジスタ回路１０３は内部アドレスL-ADDとしてアドレスレジスタの保持するアドレス“Ａｘ”を出力しており、マルチブレクサ１０６はこの値をアドレスM-ADDとしてロウデコーダ１０８に出力する。また、同じくアドレス変化検出信号ATDが立ち上がったことで、ロウ制御回路１１６はロウイネーブル信号REに正のワンショットパルスを発生させる。これによってロウデコーダ１０８はアドレス“Ａｘ”に対応するワード線を活性化させる。次に、ロウイネーブル信号REのワンショットパルスに対応して、ロウ制御回路１１６はセンスアンプイネーブル信号SEに正のワンショットパルスを発生させるほか、制御信号CCに正のワンショットパルスを発生させてこれをカラム制御回路１１７に出力する。これにより、カラム制御回路１１７はカラムイネーブル信号/CEに正のワンショットパルスを発生させる。
【００５０】
こうしてカラムイネーブル信号CEが“Ｈ”レベルとなると、カラムデコーダ１０９は内部アドレスL-ADD（＝アドレス“Ａｘ”）に含まれた列アドレスをデコードし、この列アドレスに対応するカラム選択信号に正のワンショットパルスを発生させる。この結果、センスアンプ／プリチャージ回路１１０内のセンスアンプのうち、上記列アドレスに対応するセンスアンプが選択されてバスＷＲＢと接続される。以上の結果、時刻ｔ４からはセンスアンプ／プリチャージ回路１１０内のセンスアンプを通じてアドレス“Ａｘ”に対応したメモリセルヘデータ“Ｑｘ”の書き込みが始まる。この後、時刻ｔ５になると、アドレス“Ａｎ”に対する書き込みデータであるデータ“Ｑｎ”が供給されるようになり、当該データがバスＩ／Ｏに載せられてＩ／Ｏバッファ１１３を通じてバスＷＲＢＸ上に送出される。
【００５１】
このときバスＷＲＢＸはバスＷＲＢに接続されていないため、この時点においてデータ“Ｑｎ”はメモリセルアレイ１０７への書き込みには関係していない。この後、ロウ制御回路１１６は書き込み動作を終了させるために、ロウイネーブル信号REのワンショットパルスを立ち下げる。これを受けて、ロウデコーダ１０８はアドレス“Ａｘ”に対応した書き込みワード線を非活性化させる。次に、ロウ制御回路１１６はセンスアンプイネーブル信号SEを立ち下げてセンスアンプ／プリチャージ回路１１０内のセンスアンプを通じた書き込み動作を終了させる。次いで、ロウ制御回路１１６は制御信号CCを立ち下げ、この立ち下がりを受けたカラム制御回路１１７はカラムイネーブル信号CEを立ち下げる。その結果、カラムデコーダ１０９はカラム選択信号を無効化して、選択されていたセンスアンプ／プリチャージ回路１１０内のセンスアンプとバスＷＲＢとの間を切り離す。
【００５２】
次に、ロウ制御回路１１６はプリチャージイネーブル信号PEを立ち上げ、これによってセンスアンプ／プリチャージ回路１１０内のプリチャージ回路は次のアクセスに備えてビット線をプリチャージする。次いで、ロウ制御回路１１６はプリチャージ動作に必要な時間が経過してからプリチャージイネーブル信号PEを立ち下げてセンスアンプ／プリチャージ回路１１０内のプリチャージ回路によるビット線のプリチャージ動作を終了させる。次に、時刻ｔ６になってアドレス変化検出信号ATDが立ち下がると、リフレッシュ動作が開始される。すなわち、マルチプレクサ１０６はアドレス変化検出信号ATDが“Ｌ”レベルになったことでリフレッシュアドレスR-ADDを選択し、アドレスM-ADDとして“Ｒ１”を出力する。
【００５３】
また、アドレス変化検出信号ATDの立ち下がりを受けて、ロウ制御回路１１６はロウイネーブル信号REに正のワンショットパルスを発生させる。これによってロウデコーダ１０８はアドレスM-ADDの値“Ｒ１”に対応するワード線を活性化させる。その結果、メモリセルアレイ１０７ではリフレッシュワード線に接続されたメモリセルの保持データがビット線上の電位として現れるようになる。この後、ロウ制御回路１１６がセンスアンプイネーブル信号SEに正のワンショットパルスを生成すると、センスアンプ／プリチャージ回路１１０内のセンスアンプが活性化されて、リフレッシュワード線に接続された各メモリセルのリフレッシュが始まる。なお、リフレッシュ動作自体はＤＲＡＭで行われているものと同様である。
【００５４】
こうしてリフレッシュが行われている最中の例えば時刻ｔ７において、書き込みイネーブル信号/WEが立ち上げられると、Ｒ／Ｗ制御回路１１４は制御信号LW1，LW2をともに立ち下げる。この制御信号LW1の立ち下がりを受けて、レジスタ回路１０３は時刻ｔ８で内部アドレスLC-ADDの値“Ａｎ”をアドレスレジスタに取り込む。また、レジスタ回路１１２は制御信号LW2の立ち下がりを受けて、同時刻ｔ８でバスＷＲＢＸ上のデータ“Ｑｎ”をデータレジスタに取り込む。これらレジスタに取り込まれたアドレス“Ａｎ”及びデータ“Ｑｎ”は、次の書き込み要求が行われた時点のメモリサイクルでレイトライト動作に使用されることになる。この後、時刻ｔ９になると書き込みのためのメモリサイクルが終了して読み出しのためのメモリサイクルに移行する。
【００５５】
この時点ではレイトライトに付随したリフレッシュ動作は引き続いて行われている状態である。リフレッシュを開始（時刻ｔ６）させてからリフレッシュに必要となる時間が経過すると、ロウ制御回路１１６はリフレッシュ動作を終了させるためにロウイネーブル信号REを立ち下げる。これによって、ロウデコーダ１０８はリフレッシュワード線を非活性化させる。次に、ロウ制御回路１１６はセンスアンプイネーブル信号SEを立ち下げて、リフレッシュを終えたセンスアンプ／プリチャージ回路１１０内のセンスアンプを非活性化させる。このとき、ラッチ制御回路１１５はセンスアンプイネーブル信号SEが立ち下がったことを受けてラッチコントロール信号LCを立ち下げる。リフレッシュの過程ではメモリセルのデータを半導体記億装置外部へ出力する必要がないことから、ロウイネーブル信号REにワンショットパルスが生成されてもカラムイネーブル信号CEにはワンショットパルスを発生させない。従ってカラムデコーダ１０９はカラム選択信号を非活性状態のままとしている。
【００５６】
以上のようにしてリフレッシュ動作が完了すると、ロウ制御回路１１６は書き込みが終わったときと同様にプリチャージイネープル信号PEにワンショットパルスを発生させてビット線をプリチャージする。そして、これまで述べた動作が遅くとも時刻ｔ１０（書き込みサイクルに続く読み出しサイクルの開始時点から時間ＴＳＫＥＷが経過したとき）までに行われる。この例ではアドレスAddが未確定の間はアドレス変化検出信号ATDのワンショットパルスを発生させないことで、アドレススキュー期間が終わるまで書き込み又は読み出し動作が始まらないように制御しているので、リフレッシュ動作は次のメモリサイクルのアドレススキュー期間終了まで延びても問題はない。また、この制御に対応させて、アドレススキュー期間中は書き込み・読み出しアドレスに使用される内部アドレスL-ADDが直前のメモリサイクルの値を保持するようにしている。
【００５７】
図１７において時刻ｔ１〜ｔ９（実際の動作は時刻ｔ３〜ｔ１０）が１メモリサイクルであって、サイクルタイムは「Ｔｃｙｃ」で示されている。また、時刻ｔ７〜ｔ９の期間が上述したリカバリ時間TWRに相当している。しかし図１７に示す動作では、レイトライト後のプリチャージ動作がリフレッシュ動作前に完結しているため、リカバリ時間TWRを確保しておく必要はない。例えば、書き込みイネーブル信号/WEが時刻ｔ９で立ち上がるようにしても良く、そうした場合にはリカバリ時間TWRはゼロとなる。
【００５８】
次に、読み出しのためのメモリサイクルの場合には、まず時刻ｔ９でアドレスAddの値が“Ａｎ”から変化し始める。この場合も時刻ｔ１０まではアドレススキュー期間であることから、アドレスが“Ａｎ＋１”に確定するまではアドレスAddはラッチ１０２に取り込まれない。また、読み出し要求が為される場合はアドレススキュー期間で書き込みイネーブル信号/WEが立ち下げられることはなく、その代わりに出力イネーブル信号/OEが有効化される。このため、Ｒ／Ｗ制御回路１１４はメモリセルからの読み出しに備えて制御信号CWOを“Ｈ”レベルとするほか、制御信号LW1，LW2を何れも“Ｌ”レベルのままとする。これによってＩ／Ｏバッファ１１３はバスＷＲＢＸ上のデータをバスＩ／Ｏへ送出するようになる。
【００５９】
この時点ではまだアドレススキュー期間であって、ヒット制御信号HEも直前のメモリサイクルのままになっており、バスＷＲＢＸ上にデータＷＲＢ上のデータが読み出されるのか、データレジスタの保持データが読み出されるのかは確定していない。アドレススキュー期間が終わって時刻ｔ１０になると、アドレスAddおよび内部アドレスLC-ADDの値が“Ａｎ＋１”に確定する。このとき、制御信号LW1は“Ｌ”レベルであるため、内部アドレスLC-ADDの値がそのまま内部アドレスL-ADDとして出力される。また、内部アドレスLC-ADDの値“Ａｎ＋１”はアドレスレジスタに保持されているアドレス“Ａｎ”と一致しないため、レジスタ回路１０３はヒット信号HITとして“Ｌ”レベルを出力する。時刻ｔ１１でＡＴＤ回路１０４がアドレス変化検出信号ATDに正のワンショットパルスを発生させ、これによって読み出し動作が開始される。
【００６０】
そして、リフレッシュ制御回路１０５はリフレッシュアドレスR-ADDの値を“Ｒ１”から“Ｒ１＋１”に更新する。また、ヒット制御回路１１１は同時刻ｔ１１でヒット信号HITを取り込んでヒットイネーブル信号ＨＥとして“Ｌ”レベルを出力する。これにより、レジスタ回路１１２はバスＷＲＢとバスＷＲＢＸを接続するようになり、センスアンプ／プリチャージ回路１１０内のセンスアンプによるセンス結果がＩ／Ｏバッファ１１３およびバスＩ／Ｏを通じて半導体記憶装置外部に出力可能となる。マルチプレクサ１０６は内部アドレスL-ADDを選択してアドレス“Ａｎ＋１”をアドレスM-ADDとしてロウデコーダ１０８に出力する。同時に、ロウ制御回路１１６はロウイネーブル信号REに正のワンショットパルスを発生させ、ロウデコーダ１０８はアドレス“Ａｎ＋１”に対応したワード線を活性化させる。
【００６１】
この結果、読み出しワード線に接続されたメモリセルの保持データがビット線上の電位として読み出される。次に、ロウ制御回路１１６はセンスアンプイネーブル信号SE、制御信号CCにそれぞれ正のワンショットパルスを発生させる。すると、カラム制御回路１１７はカラムイネーブル信号/CEに正のワンショットパルスを発生させ、カラムデコーダ１０９はアドレス“Ａｎ＋１”中の列アドレスに対応したカラム選択信号を活性化させて、このカラム選択信号に対応したセンスアンプをバスＷＲＢと接続する。このセンスアンプは読み出しワード線に接続された各メモリセルのデータをセンスして“０”／“１”のレベルまで増幅する。その結果、時刻ｔ１３になるとアドレス“Ａｎ＋１”に記億されているデータ“Ｑｎ＋１”がバスＷＲＢ上に現れるようになり、レジスタ回路１１２、バスＷＲＢＸ、Ｉ／Ｏバッファ１１３を通じてバスＩ／Ｏから外部に読み出される。
【００６２】
この後、読み出し動作を終了させるために、ロウ制御回路１１６はロウイネーブル信号REを立ち下げる。すると、書き込みの場合と同様にして、アドレス“Ａｎ＋１”に対応した読み出しワード線が非活性化され、センスアンプイネーブル信号SEが“Ｌ”レベルになってセンスアンプ／プリチャージ回路１１０内のセンスアンプがセンス動作を終了させる。また、カラム制御回路１１７がカラムイネーブル信号CEを“Ｌ”レベルにすることで、センスアンプとバスＷＲＢとの間が切り離される。次いで、ロウ制御回路１１６がプリチャージイネーブル信号PEにワンショットパルスを生成することでビット線がプリチャージされる。一方、時刻ｔ１２ではアドレス変化検出信号ATDが立ち下がって、読み出しに付随したリフレッシュ動作が開始される。
【００６３】
この場合、時刻ｔ１２〜ｔ１５において為される動作は書き込みに付随するリフレッシュと同じであって、リフレッシュアドレスR-ADDとして“Ｒ１”ではなく“Ｒ１＋１”が使用される点だけが異なっている。そしてリフレッシュ動作中に時刻ｔ１４となると、読み出しのためのメモリサイクルが終了してこれに続く新たなメモリサイクルに移行し、リフレッシュ動作はこの新たなメモリサイクルでアドレススキュー期間が終了するまでに完了する。なお、時刻ｔ９〜ｔ１４（実際の動作は時刻ｔ１０〜ｔ１５）はやはり１メモリサイクルであって、サイクルタイムは「Ｔｃｙｃ」である。図１７において、読み出しアドレスが“Ａｎ＋１”ではなく“Ａｎ”である場合には、アドレス“Ａｎ”に対する書き込みデータ“Ｑｎ”が未だメモリセルアレイ１０７に反映されていない。このため、以下に説明するようなバイパス動作が行われる。
【００６４】
この場合、図１７に示す時刻ｔ１０になるとアドレスAddの値が“Ａｎ”に確定して、内部アドレスLC-ADDにもこの値“Ａｎ”が出力される。このとき、レジスタ回路１０３内のアドレスレジスタは“Ａｎ”を保持しているため、レジスタ回路１０３はヒット信号HITとして“Ｈ”レベルを出力するようになる。この後、時刻ｔ１１になってアドレス変化検出信号ATDが立ち上がると、ヒット制御回路１１１はヒット信号HITを取り込み、ヒットイネーブル信号HEとして“Ｈ”レベルを出力する。そしてこの場合は読み出し動作であるため、Ｒ／Ｗ制御回路１１４は制御信号LW2として“Ｌ”レベルを出力している。したがって、レジスタ回路１１２はデータレジスタに保持しているデータ“Ｑｎ”をバスＷＲＢＸ上に出力するようになる。
【００６５】
この後は、読み出しアドレスが“Ａｎ＋１”のときに準じて、メモリセルアレイ１０７からアドレス“Ａｎ”に記億されているデータが読み出され、時刻ｔ１３になると当該データがバスＷＲＢ上に読み出されてくる。しかし、このデータは書き込み前の古いデータであることから、読み出しデータとして使用されずに廃棄される。その代わりに、バスＷＲＢＸ上に出力されているデータ“Ｑｎ”がＩ／Ｏバッファ１１３、バスＩ／Ｏを通じて半導体記億装置外部に出力される。なお、バイパス動作を行う場合にはメモリセルアレイ１０７からの読み出しは必要ないことから、読み出し動作を起動せずに消費電流を低減させることが可能である。
【００６６】
その場合には、ヒットイネーブル信号HEをロウ制御回路１１６にも供給する。そして、読み出し要求であってアドレス変化検出信号ATDの立ち上がりタイミングでヒットイネーブル信号HEが“Ｈ”レベルであれば、ロウ制御回路１１６およびカラム制御回路１１７は、ロウイネープル信号REとこの信号から時系列的に生成される各信号（センスアンプイネーブル信号SE、制御信号CC、カラムイネーブル信号/CE、カラム選択信号、ブリチャージイネーブル信号PE）を発生させないように制御する。以上のようにこの半導体記憶装置では、書き込み要求に伴う書き込みイネーブル信号/WEをアドレススキュー期間内で立ち下げているため、アドレスが確定した時点においてアクセスが書き込み／読み出し何れであるかが確定している。
【００６７】
しかもレイトライトを行っているため、書き込みアドレスおよび書き込みデータは何れもアドレススキュー期間以前において既に確定しており、アクセス要求が書き込み／読み出しの何れであるかが確定した時点より直ちに書き込み動作又は読み出し動作を開始できる。また、リカバリ時間TWRも確保しておく必要がない。従って、書き込み又は読み出しに要する時間が最小限となって、１メモリサイクルの長さ（時刻ｔ３〜ｔ１０あるいは時刻ｔ１０〜ｔ１５）を最短にすることができる。また、書き込み又は読み出しを行ってからリフレッシュを実施しているため、リフレッシュ後に読み出し又は書き込みを行う場合に比べて、リフレッシュを行うのに必要となる時間だけアクセスを高速化できる。
【００６８】
このように、レイトライトによりメモリセルへの書き込みを行う方法では、書き込み要求があった場合、当該書き込み要求に対する書き込みデータが確定するまで待つ必要がなく、それ以前の書き込み要求に対応したメモリセルへの書き込み動作及びそれに続くリフレッシュ動作と次回の書き込みデータの取り込みとを並行して行うことができる。従って、書き込みデータがいつ確定するかによって書き込み時間が左右されることはなく、書き込み時間と読み出し時間を等しく一定にすることが可能となり、書き込み又は読み出しを行ってから所定のメモリサイクル内で余裕を持ってリフレッシュ動作を行うことが可能となる。
【００６９】
【発明が解決しようとする課題】
上記先行技術では、レイトライトによる書き込みによって、書き込みのためのメモリサイクルの長さを最短にすることができ、読み出しのためのメモリサイクルと同様の長さとすることができるので、書き込みサイクルが継続されるような状態においても、各書き込みサイクル内でリフレッシュ動作を行うことが可能となるが、各メモリサイクルに付随するリフレッシュ動作は、ＡＴＤ回路１０４がアドレスラッチ回路１０２から出力されるアドレス変化を検出してから所定時間後に発生するトリガ信号によって起動されるため、メモリアクセスが長時間継続して行われないような場合にはリフレッシュ動作が起動されない状況が発生する。
【００７０】
このような状況を回避するために、上記先行技術においてはリフレッシュ制御回路１０５内にリフレッシュタイマーを内蔵している。このリフレッシュタイマーは半導体記憶装置の外部から最後にアクセス要求があってからの経過時間を計時しており、それが所定のリフレッシュ時間を越えた場合に半導体記憶装置内部でセルフリフレッシュを起動させる。そのため、リフレッシュタイマーはアドレス変化検出信号ATDが有効となる度にリセットされて計時を再開するように構成されている。
【００７１】
すなわち上記先行技術では、各メモリサイクルに付随させてリフレッシュを行っているのでメモリアクセスが連続する場合には本来必要とする以上にメモリリフレッシュ動作が行われ、無駄に電力を消費してしまう虞がある。また、メモリリフレッシュ手段として、各メモリサイクルに付随したリフレッシュ手段と、リフレッシュタイマーによるリフレッシュ手段の二つの手段を備えていることになり、リフレッシュのための構成が重複し、コストアップの要因となる。
【００７２】
本発明の目的は、上記問題点に鑑み、上記メモリセルのリフレッシュ動作をリフレッシュタイマーから出力される周期的なリフレッシュ要求のみによって実行させるとともに、メモリアクセス要求とメモリリフレッシュ要求の衝突を効率的に回避し、かつ上記メモリリフレッシュ要求に対するリフレッシュ動作をメモリサイクル内で確実に実行可能な手段を提供することにある。
【００７３】
【課題を解決するための手段】
本発明の半導体記憶装置は、リフレッシュを必要とするメモリセルで構成されたメモリセルアレイを有し、アクセスアドレスに対して読み出し要求又は書き込み要求が非同期的に与えられる半導体記憶装置において、前記メモリセルアレイに対するリフレッシュ要求信号を周期的に出力するリフレッシュタイマーと、前記書き込み要求に対して、当該書き込み要求に対するメモリサイクルよりも前の時点のメモリサイクルで与えられた書き込み要求に対するアクセスアドレス及び書き込みデータをレイトライトで書き込むレイトライト書き込み手段と、前記リフレッシュタイマーからのリフレッシュ要求信号を受けて前記メモリセルアレイに対するリフレッシュを実行するとともに、前記リフレッシュ要求信号が前記読み出し要求又は前記書き込み要求と衝突したとき、前記リフレッシュの実行を該衝突した読み出し要求又は書き込み要求に対するメモリセルの読み出し動作又はレイトライト書き込み動作が終了するまで遅延させるリフレッシュ制御手段とを具備することを特徴とする。
【００７４】
すなわち本発明では、メモリセルアレイに対するリフレッシュ動作をメモリセルアクセス動作とは独立に周期的に実行させるので、不必要なリフレッシュ動作による電力消費を防止することができる。また、リフレッシュ動作がメモリアクセス動作と衝突した場合には、リフレッシュ動作を当該衝突したメモリアクセス動作が終了するまで遅延させるので、メモリアクセスにあたってリフレッシュ動作を意識する必要がない。さらに、メモリアクセスが書き込み要求であった場合にはレイトライトによる書き込み動作を行うので、当該衝突したメモリアクセスが読み出し要求又は書き込み要求のいずれであっても、それに伴うリフレッシュ要求の遅延は所定時間以下とすることができ、該衝突したリフレッシュ要求に対するリフレッシュ動作を、当該メモリサイクル内で余裕を持って実行することができる。
【００７５】
また、本発明におけるリフレッシュタイマーは、そのリフレッシュ要求トリガを発生するタイマー周期として、アクティブ時のタイマー周期を短くし、リフレッシュ動作を行うスタンバイ時のタイマー周期を長くするように切り換える機能を有している。これは、アクティブ時にはビット線がアクセスされる毎に該ビット線の電位変動（ディスターブ）が生じてメモリセルの保持電位が不安定となってメモリ保持タイムが小さくなる傾向がある。そこで、アクティブ時のリフレッシュ周期をスタンバイ時におけるリフレッシュ周期よりも短くすることにより、メモリセルの記憶の安定化を図っている。
【００７６】
【発明の実施の形態】
図１は、本発明の第１の実施形態による半導体記憶装置の構成を示すブロック図である。
【００７７】
同図において、アドレスADDは半導体記億装置外部から供給されるアクセスアドレスである。メモリセルアレイ２７が行列状に配列されていることに対応して、アドレスADDは行（ロウ）アドレス（以下、Ｘアドレスという）および列（カラム）アドレス（以下、Ｙアドレスという）を含んでいる。アドレスバッファ１１、１２はこのＸアドレス、Ｙアドレスをバッファリングして出力する。レイトライトレジスタ１３，１４は、レイトライト用のレジスタと図１６におけるラッチ回路１０２を兼ねている。このレイトライトレジスタ１３，１４は、それぞれＸアドレス、Ｙアドレスのビット幅に等しいアクセスアドレスを保持するためのレジスタ（アドレスレジスタ）を内蔵している。
【００７８】
Ｙアドレス用レイトライトレジスタ１４から出力されるアドレスはメモリアクセス用アドレスY-ADDとしてＹプリデコーダ３６に入力されて複数ブロックにデコードされた後、Ｙデコーダ２５に入力される。Ｘアドレス用レイトライトレジスタ１３から出力される内部アドレスEX-ADDはマルチプレクサ（以下、ＭＵＸという）２０に出力される。ＭＵＸ２０は、Ｘアドレス用レイトライトレジスタ１３から出力される内部アドレスEX-ADDとリフレッシュアドレスカウンタ２１から出力されるリフレッシュ用アドレスRF-ADDの切り換えを行う。ＭＵＸ２０で切り換えられたＸアドレスX-ADDは、Ｘプリデコーダ３５に入力されて複数ブロックにデコードされた後、Ｘデコーダ２８に入力される。
【００７９】
なお、ＸアドレスX-ADDとＹアドレスを直接Ｘデコーダ２８とＹデコーダ２５に入力してY-ADDＸプリデコーダ３５とＹプリデコーダ３６を省略して構成することも可能である。また、本実施形態においても、メモリセルへの書き込みをレイトライトにより実施している点、読み出し時におけるアドレスヒット時にデータレジスタに格納されているデータを読み出している点においては、上記先行技術と同様のレイトライト動作が行われる。本実施形態におけるレイトライト動作は主に、レイトライトレジスタ１３，１４、Ｒ／Ｗコントロール回路１５、データＩ／Ｏコントロール回路１７、アドレスヒットコントロール回路１９及びDinレジスタ／Doutバッファ２４により実行される。
【００８０】
Ｒ／Ｗコントロール回路１５は、書き込みイネーブル信号/WEと、リフレッシュコントロールパルス発生回路１６からのラッチコントロール信号LCを入力して、レイトライトレジスタ１３，１４に対してレイトライト動作を制御するための信号LCWE、LCREを出力すると共に、データＩ／Ｏコントロール回路１７に対してデータの書き込み又は読み出しを指示する信号を出力する。データＩ／Ｏコントロール回路１７は、出力イネーブル信号/OEと上記データの書き込み又は読み出しを指示する信号を入力して、データ取り込み用内部クロックDCKとデータ書き込み用内部クロックWEINTを出力する。
【００８１】
リフレッシュコントロールパルス発生回路１６は、リフレッシュタイマー１８からのリフレッシュ要求トリガと、チップイネーブル信号/CE、出力イネーブル信号/OE、書き込みイネーブル信号/WEおよびレイトライトレジスタ１３，１４から出力されるアドレス変化検出信号ATDを入力して、ラッチコントロール信号LC、ロウイネーブルノーマル信号REN、ロウイネーブルリフレッシュ信号RERF、リフレッシュアドレスカウントアップ信号を発生し、Ｒ／Ｗコントロール回路１５およびレイトライトレジスタ１３，１４、ＭＵＸコントロール回路２２、センスイネーブル／プリチャージイネーブルコントロール回路（以下、ＳＥ／ＰＥコントロール回路という）２３、リフレッシュアドレスカウンタ２１にそれぞれ出力する。
【００８２】
リフレッシュアドレスカウンタ２１は、リフレッシュコントロールパルス発生回路１６から入力されたリフレッシュアドレスカウントアップ信号によりリフレッシュアドレスRF-ADDをカウントアップし、ＭＵＸ２０に出力する。ＭＵＸコントロール回路２２は、外部アドレス変化およびタイマートリガを受けてリフレッシュコントロールパルス発生回路１６から出力されるロウイネーブルノーマル信号RENおよびロウイネーブルリフレッシュ信号RERFにより、ＭＵＸ２０から出力するアドレスとして内部アドレスEX-ADDおよびリフレッシュアドレスRF-ADDの間の切り替え制御を行うために、ＭＵＸ２０に対して所定パルス幅のノーマルアドレス転送制御信号TNおよびリフレッシュアドレス転送制御信号TREを出力する。
【００８３】
このノーマルアドレス転送制御信号TNおよびリフレッシュアドレス転送制御信号TREは、Ｘプリデコーダ３５にも出力される。ＳＥ／ＰＥコントロール回路２３は、リフレッシュコントロールパルス発生回路１６から入力されたロウイネーブルノーマル信号RENおよびロウイネーブルリフレッシュ信号RERFによりＤＲＡＭ内のセンスアンプ／プリチャージ回路２６を制御する。
【００８４】
スタンバイコントロール回路２９は、ブースト電圧発生回路３１，基板電圧発生回路３２，センスアンプ用降圧電圧発生回路３３，１／２ＶＤＤ電圧発生回路３４等の内部電圧発生回路３０の動作電圧を、前記先行技術で説明したスタンバイモードに応じて制御する回路であるが、これらの構成は本発明とは直接関係しないので詳細説明は省略する。
【００８５】
図２は、リフレッシュコントロールパルス発生回路１６の構成例を示すブロック図である。図２において、ワンショットパルス発生回路１６１は、チップイネーブル信号/CEが入力されている状態でレイトライトレジスタ１３，１４からアドレス変化信号ATDが入力されるとワンショットパルスOSを出力し、ラッチ回路１６３はこのワンショットパルスOSの立ち上がりによりその出力を“Ｈ”レベルにする。また、ラッチ回路１６４、１６５は、リードイネーブル信号/OE、ライトイネーブル信号/WEが入力される（“Ｌ”レベル）と、その立ち下がりで“Ｈ”レベルを出力する。
【００８６】
ラッチ回路１６３，１６４，１６５の出力は、ＮＯＲゲート１６７に入力される。従って、ＮＯＲゲート１６７の出力は、ラッチ回路１６３，１６４，１６５の出力が全て“Ｌ”レベルの時のみ“Ｈ”レベルとなり、ラッチ回路１６３，１６４，１６５の出力の内いずれかが“Ｈ”レベルであれば“Ｌ”レベルとなる。このＮＯＲゲート１６７の“Ｌ”レベル出力は、リフレッシュ禁止信号としてＡＮＤゲート１６８に入力されるとともに、インバータ１６９を介してメモリアクセス要求信号としてメモリアクセス用パルス発生回路１７１に入力される。
【００８７】
メモリアクセス用パルス発生回路１７１には、ラッチ回路１６３から出力される“Ｈ”レベル信号を所定時間遅延する遅延回路１６６の出力も入力されており、メモリアクセス用パルス発生回路１７１は、インバータ１６９の出力が“Ｈ”レベルに立ち上がる時点でラッチコントロール信号LCを“Ｈ”レベルに立ち上げ、所定時間後に遅延回路１６６の出力が“Ｈ”レベルに立ち上がる時点でロウイネーブルノーマル信号RENを“Ｈ”レベルに立ち上げてメモリアクセスを開始させる。遅延回路１６６の遅延時間は、インバータ１６９からメモリアクセス信号が入力された時点でメモリセルのリフレッシュ動作が実行中であった場合、直ぐRead/Writeをスタートさせることはできないので、予めリフレッシュ動作時間だけ遅らせてRead/Writeをスタートさせるために設けられている。
【００８８】
リフレッシュ要求発生回路１６２は、リフレッシュタイマー１８からリフレッシュ要求トリガを受けたとき“Ｈ”レベルとなり、その出力をリフレッシュ要求信号としてＡＮＤゲート１６８を経由してリフレッシュ用パルス発生回路１７０へ出力する。従って、メモリアクセス動作を実行中でなければＮＯＲゲート１６７の出力は“Ｈ”レベルであるので、リフレッシュタイマー１８からリフレッシュ要求トリガが入力されると、リフレッシュ要求信号がリフレッシュ用パルス発生回路１７０に入力され、リフレッシュ用パルス発生回路１７０からはロウイネーブルリフレッシュ信号RERFおよびリフレッシュアドレスカウントアップ信号が出力されて直ちにリフレッシュ動作が実行される。
【００８９】
一方、メモリアクセス動作を実行中はＮＯＲゲート１６７の出力が“Ｌ”レベルであるため、リフレッシュ要求信号はＡＮＤゲート１６８で阻止され、リフレッシュ動作は禁止される。しかしその後、予め設定されたメモリアクセス動作時間が経過した時点でメモリアクセス用パルス発生回路１７１から出力されているラッチコントロール信号LCが“Ｈ”レベルから“Ｌ”レベルへ立ち下がる。このラッチコントロール信号LCの“Ｌ”レベルへの立ち下がり信号が、ラッチ回路１６３，１６４，１６５およびリフレッシュ要求発生回路１６２にリセット信号として入力される。このリセット信号により、ラッチ回路１６３，１６４，１６５がリセットされてその出力は“Ｌ”レベルとなる。
【００９０】
その結果、ＮＯＲゲート１６７の出力が“Ｈ”レベルとなってリフレッシュ禁止が解除され、ＡＮＤゲート１６８が開いてリフレッシュ要求発生回路１６２からのリフレッシュ要求信号がリフレッシュ用パルス発生回路１７０に入力され、その時点からリフレッシュ動作が開始される。従って、リフレッシュ要求信号がメモリアクセス動作と衝突した場合には、メモリアクセス動作期間を規定するラッチコントロール信号LCが“Ｈ”レベルから“Ｌ”レベルへ立ち下がるまで、衝突したリフレッシュ要求を遅延させ、その後リフレッシュ動作を開始させる。
【００９１】
この遅延時間は、高々メモリアクセス動作を規定するラッチコントロール信号LCが“Ｈ”レベルから“Ｌ”レベルへ立ち下がるまでの時間であって、メモリリフレッシュ周期と比較してきわめて短い時間であり、この遅延時間がメモリリフレッシュに影響を及ぼすことはない。また、リフレッシュ要求発生回路１６２は、ラッチコントロール信号LCが“Ｌ”レベルに立ち下がった時点より多少遅れてリフレッシュ要求信号を“Ｈ”レベルから“Ｌ”レベルに切り換えることにより、リフレッシュタイマー１８からの次のリフレッシュ要求トリガに備える。
【００９２】
図３〜図４は、本発明の半導体記憶装置におけるメモリ読み出し動作とリフレッシュ動作の関係を示すタイミングチャートであり、図３はリフレッシュ要求が読み出し動作と衝突しない場合、図４はリフレッシュ要求が読み出し動作と衝突した場合を示している。以下、図１〜図４を参照して本発明の動作を説明する。なおメモリ読み出し時にはビット線も選択されるが、図３〜図４では、メモリ読み出し時におけるビット線選択動作については省略している。
【００９３】
外部からアドレスＡφのメモリセルのデータ読み出し要求があると、そのアドレスＡφの内、Ｘアドレスはレイトライトレジスタ１３に入力され、Ｙアドレスはレイトライトレジスタ１４に入力される。レイトライトレジスタ１３，１４に入力されたアドレス信号の変化はＡＴＤ信号としてリフレッシュコントロールパルス発生回路１６のワンショットパルス発生回路１６１に入力され、ワンショットパルス発生回路１６１からワンショットパルスOSが出力される。このワンショットパルスOSによりラッチ回路１６３が“Ｈ”レベルとなり、メモリアクセス用パルス発生回路１７１から出力されるラッチコントロール信号LCが“Ｈ”レベルに立ち上がることにより、レイトライトレジスタ１３，１４内でアドレスＡφがラッチされる。
【００９４】
また、ワンショットパルス発生回路１６１から出力されるワンショットパルスOSを遅延回路１６６で所定時間遅延した信号がメモリアクセス用パルス発生回路１７１に入力されると、メモリアクセス用パルス発生回路１７１からロウイネーブルノーマル信号RENがＭＵＸコントロール回路２２及びＳＥ／ＰＥコントロール回路２３に出力される。ＭＵＸコントロール回路２２にロウイネーブルノーマル信号RENが入力されると、ＭＵＸコントロール回路２２からノーマルアドレス転送制御信号TNがＭＵＸ２０に出力される。その結果ＭＵＸ２０からはレイトライトレジスタ１３からの内部アドレスEX-ADDがワード線アドレスとしてＸプリデコーダ３５を経由してＸデコーダ２８に出力される。
【００９５】
Ｘデコーダ２８は、入力されたアドレスX-ADDをデコードして該当するワード線を活性化する。また、レイトライトレジスタ１４にラッチされたＹアドレスはそのままY-ADDとしてＹプリデコーダ３６を経由してＹデコーダ２５に出力され、データを読み出すビット線を選択する。一方、ロウイネーブルノーマル信号RENはＳＥ／ＰＥコントロール回路２３にも入力され、選択されたビット線に接続されているセンスアンプ／プリチャージ回路を動作させて、メモリセルアレイ２７内のアドレスＡφで示されるワード線とビット線の交点に位置するメモリセルに記憶されているデータＱφを読み出し、ライトリードバスＷＲＢ、Dinレジスタ／Doutバッファ２４を介して出力する。
【００９６】
メモリ読み出し動作が終了するとラッチコントロール信号LCが“Ｌ”レベルに立ち下がり、この立ち下がりによりラッチ回路１６３〜１６５がリセットされＮＯＲゲート１６７の出力は“Ｈ”レベルとなる。そして次のメモリアクセスが開始される前にリフレッシュタイマー１８からリフレッシュ要求トリガが出力されると、リフレッシュ要求信号発生回路１６２の出力が“Ｈ”レベルとなり、リフレッシュ要求信号がＡＮＤゲート１６８を介してリフレッシュ用パルス発生回路１７０に入力される。その結果リフレッシュ用パルス発生回路１７０からロウイネーブルリフレッシュ信号RERFとリフレッシュアドレスカウントアップ信号が出力され、ＭＵＸコントロール回路２２及びＳＥ／ＰＥコントロール回路２３とリフレッシュアドレスカウンタ２１にそれぞれ入力される。
【００９７】
リフレッシュアドレスカウンタ２１は、リフレッシュアドレスカウントアップ信号が入力されるとリフレッシュすべきＸアドレスを例えば１カウントアップした値（Ａｎ）を出力する。ＭＵＸコントロール回路２２にロウイネーブルリフレッシュ信号RERFが入力されると、ＭＵＸコントロール回路２２はＭＵＸ２０に対してリフレッシュアドレス転送制御信号TREを出力する。ＭＵＸ２０にリフレッシュアドレス転送制御信号TREが入力されるとＭＵＸ２０は、リフレッシュアドレスカウンタ２１からのリフレッシュアドレスRF-ADDを選択し、そのカウント値（Ａｎ）をリフレッシュアドレスとしてＸプリデコーダ３５を経由してＸデコーダ２８に出力する。Ｘデコーダ２８はこのリフレッシュアドレス（Ａｎ）で指定されるワード線を活性化する。
【００９８】
リフレッシュ動作の場合、Ｙアドレスは指定されないので、ＳＥ／ＰＥコントロール回路２３は、ロウイネーブルリフレッシュ信号RERFが入力されると全てのセンスアンプ／プリチャージ回路２６を動作させるための信号を出力する。従って、ＭＵＸ２０から出力されるＸアドレス（Ａｎ）で指定されるワード線に接続されている全てのメモリセルに対するリフレッシュ（再書き込み）動作が各ビット線に接続されたセンスアンプ／プリチャージ回路により実行される。なお、図３に示されているように、リフレッシュ動作が実行されている最中に次のメモリアクセス要求があっても、実際にメモリアクセスを実行するロウイネーブルノーマル信号RENは、遅延回路１６６により予め遅らせて立ち上がるように構成されているので、メモリアクセス動作はリフレッシュ動作を意識することなく実行される。
【００９９】
次に、読み出し動作を実行中にリフレッシュタイマー１８からリフレッシュ要求トリガが出力され、リフレッシュ要求信号が“Ｈ”レベルに立ち上がった場合（図４）には、メモリアクセス用パルス発生回路１７１から出力されているラッチコントロール信号LCは未だ“Ｈ”レベルであるのでＮＯＲゲート１６７の出力は“Ｌ”レベルとなっており、リフレッシュ要求信号はＡＮＤゲート１６８によって阻止されるためリフレッシュ用パルス発生回路１７０からロウイネーブルリフレッシュ信号RERFおよびリフレッシュアドレスカウントアップ信号は出力されない。
【０１００】
その後、メモリ読み出し動作が終了してラッチコントロール信号LCが“Ｌ”レベルに立ち下がるとこの立ち下がりによりラッチ回路１６３〜１６５がリセットされＮＯＲゲート１６７が“Ｈ”レベルに立ち上がるので、その時点でリフレッシュ要求信号がアンドゲート１６８を通過してリフレッシュ用パルス発生回路１７０に入力される。従って、リフレッシュ用パルス発生回路１７０にはメモリアクセス動作が終了するまで遅延されたリフレッシュ要求信号が入力され、リフレッシュ用パルス発生回路１７０はこの遅延されたリフレッシュ要求信号が入力された後ロウイネーブルリフレッシュ信号RERFおよびリフレッシュアドレスカウントアップ信号を出力する。以降のリフレッシュ動作は図３に示した動作と同様である。
【０１０１】
なお、図３及び図４のタイミングチャートでは読み出し動作とリフレッシュ動作の関係だけを示しているが、書き込み動作とリフレッシュ動作の関係も基本的には同様である。但し、書き込みはレイトライト書き込みを行っているので、書き込み時は、書き込みイネーブル信号/WEが“Ｌ”レベルに立ち下がったときにメモリアクセス用パルス発生回路１７１からロウイネーブルノーマル信号RENが発生し、レイトライトレジスタ１３，１４に格納されている前回の書き込み要求時に取り込まれたアドレスに対して、Dinレジスタ／Doutバッファ２４のデータレジスタに格納されている前回の書き込み要求時に取り込まれたデータが書き込まれる。
【０１０２】
そして、書き込みイネーブル信号/WEが“Ｈ”レベルに立ち上がったときにDinレジスタ用クロックCLKにより今回の書き込みデータをDinレジスタ／Doutバッファ２４のデータレジスタに取り込む。またメモリ読み出し時に、今回のメモリ読み出し要求アドレスが、以前の書き込み要求に対して未だ書き込まれていないデータの書き込みアドレスと一致した場合には、上記のバイパス動作を行い、Dinレジスタ／Doutバッファ２４のデータレジスタに格納されているデータを読み出して出力し、メモリセルアレイ２７から読み出されたデータは廃棄する。
【０１０３】
図５は、本実施形態において用いられるレイトライトレジスタ１３，１４のビット単位の構成を示すブロック図である。レイトライトレジスタ１３，１４はこの構成をそれぞれＸアドレス、Ｙアドレスのビット幅分備えている。
【０１０４】
図５において、アドレスラッチ（以下、ADD-Latchという）１３１は、リフレッシュコントロールパルス発生回路１６からのラッチコントロール信号LCが“Ｌ”レベルである間（ラッチコントロール信号LCが立ち下がったときから次に立ち上がるまでの間）はアドレスバッファ１１，１２から供給されているアドレスをそのまま内部アドレスとして出力し、アドレスバッファ１１，１２から供給されているアドレスをラッチコントロール信号LCの立ち上がりで取り込んでラッチコントロール信号ＬＣが“Ｈ”レベルである間これを保持するとともに、保持しているアドレスを内部アドレスとして出力する。
【０１０５】
書き込み用アドレスラッチ（以下、W-Latchという）１３２は、ADD-Latch１３１から出力される内部アドレスを、Ｒ／Ｗコントロール回路１５からの書き込みラッチコントロール信号LCWEの立ち上がりで取り込んで保持し、W-Latch１３３は、W-Latch１３２で保持されている内部アドレスを、上記LCWEの立ち下がりで取り込んで保持する。読み出し用アドレスラッチ（以下、R-Latchという）１３４は、ADD-Latch１３１から出力される内部アドレスを、Ｒ／Ｗコントロール回路１５からの読み出しラッチコントロール信号LCREの立ち上がりで取り込んで保持する。
【０１０６】
トランスファスイッチ１３５は、Ｒ／Ｗコントロール回路１５からの書き込みラッチコントロール信号LCWEが“Ｈ”レベルである間導通してW-Latch１３３に保持されている内部アドレスを出力する。トランスファスイッチ１３６は、Ｒ／Ｗコントロール回路１５からの読み出しラッチコントロール信号LCREが“Ｈ”レベルである間導通してADD-Latch１３１に保持されている内部アドレスを出力する。排他的論理和回路１３７は、W-Latch１３２で保持されている内部アドレスとR-Latch１３４で保持されている内部アドレスとを比較し、両者が一致しているとき“Ｌ”レベルとなり、インバータ１３９を介して“Ｈ”レベルのアドレスヒット信号ADDHITを出力する。
【０１０７】
ラッチ回路１３８は、トランスファスイッチ１３５又は１３６を介して出力された書き込みアドレス又は読み出しアドレスを保持する。保持されたアドレスは、Ｘプリデコーダ３５又はＹプリデコーダ３６を介してメモリアクセスアドレスとしてＸデコーダ２８又はＹデコーダ２５へ出力される。また、ADD-Latch１３１の出力信号は、アドレス変化信号ADDATDとしてリフレッシュコントロールパルス発生回路１６内のワンショットパルス発生回路１６１に出力される。
【０１０８】
図６は、図５に示されたレイトライトレジスタの動作を説明するためのタイミングチャートである。以下、図５〜図６を参照して本実施形態におけるレイトライトレジスタの動作を説明する。なお、図６のタイミングチャートでは、書き込み要求が少なくとも２回継続しその後読み出し要求が継続している場合の例を示している。
【０１０９】
外部からアドレスＡ１のメモリセルへのデータ書き込み要求があると、レイトライトレジスタに入力されたアドレス信号の変化はADD-Latch１３１をスルーしてADDATD信号としてリフレッシュコントロールパルス発生回路１６のワンショットパルス発生回路１６１に出力され（図２）、リフレッシュコントロールパルス発生回路１６からはラッチコントロール信号LCが出力される。ADD-Latch１３１はこのラッチコントロール信号LCにより書き込みアドレスＡ１をラッチする。W-Latch１３２は、ラッチコントロール信号LCと同期した書き込みラッチコントロール信号LCWEの立ち上がりで書き込みアドレスＡ１を取り込んで保持し、W-Latch１３３は、W-Latch１３２で保持されている書き込みアドレスＡ１を、上記LCWEの立ち下がり取り込んで保持する。
【０１１０】
トランスファスイッチ１３５は、上記LCWEが“Ｈ”レベルの時オンしてW-Latch１３３で保持されている書き込みアドレスＡ１をラッチ回路１３８へ転送する。従って、W-Latch１３２が書き込みアドレスＡ１を取り込んだ時点では、この書き込みアドレスＡ１はラッチ回路１３８へは転送されない。次に、外部からアドレスＡ２のメモリセルへのデータ書き込み要求があると、同様にしてリフレッシュコントロールパルス発生回路１６からラッチコントロール信号LCが出力され、ADD-Latch１３１はこのラッチコントロール信号LCにより書き込みアドレスＡ２をラッチする。
【０１１１】
W-Latch１３２は、ラッチコントロール信号LCと同期した書き込みラッチコントロール信号LCWEの立ち上がりで書き込みアドレスＡ２を取り込んで保持するが、このとき、この書き込みラッチコントロール信号LCWEによりトランスファスイッチ１３５がオンして、W-Latch１３３で保持されている書き込みアドレスＡ１をラッチ回路１３８へ転送する。従って、書き込みアドレスＡ２がラッチされた時点で、それ以前に入力されてW-Latch１３３で保持されていた書き込みアドレスＡ１がメモリアクセス用アドレスとしてＸデコーダ２８及びＹデコーダ２５に入力されることになり、レイトライトによる書き込みが実行される。また、W-Latch１３３はW-Latch１３２で保持されている次の書き込みアドレスＡ２を、上記LCWEの立ち下がりで取り込んで保持する。
【０１１２】
次に、外部からアドレスＡ３のメモリセルのデータ読み出し要求があると、同様にリフレッシュコントロールパルス発生回路１６からラッチコントロール信号LCが出力され、ADD-Latch１３１はこのラッチコントロール信号LCにより読み出しアドレスＡ３をラッチする。R-Latch１３４は、ラッチコントロール信号LCと同期した読み出しラッチコントロール信号LCREの立ち上がりで読み出しアドレスＡ３を取り込んで保持し、該保持した読み出しアドレスＡ３を排他的論理和回路１３７へ出力する。排他的論理和回路１３７は、該入力された読み出しアドレスＡ３とW-Latch１３２で保持されている書き込みアドレスＡ２とを比較するが、この場合両者は不一致であるのでその出力は“Ｈ”レベルとなり、インバータ１３９から出力されるアドレスヒット信号ADDHITは不一致を示す“Ｌ”レベルとなる。また、この読み出しラッチコントロール信号LCREによりトランスファスイッチ１３６がオンして、ADD-Latch１３１で保持された読み出しアドレスＡ３はラッチ回路１３８へ転送される。
【０１１３】
次に、外部からアドレスＡ２のメモリセルのデータ読み出し要求があると、同様にリフレッシュコントロールパルス発生回路１６からラッチコントロール信号LCが出力され、ADD-Latch１３１はこのラッチコントロール信号LCにより読み出しアドレスＡ２をラッチする。R-Latch１３４は、ラッチコントロール信号LCと同期した読み出しラッチコントロール信号LCREの立ち上がりで読み出しアドレスＡ２を取り込んで保持し、該保持した読み出しアドレスＡ２を排他的論理和回路１３７へ出力する。排他的論理和回路１３７は、該入力された読み出しアドレスＡ２とW-Latch１３２で保持されている書き込みアドレスＡ２とを比較するが、この場合両者は一致しているのでその出力は“Ｌ”レベルとなり、インバータ１３９からは一致を示す“Ｈ”レベルがアドレスヒット信号ADDHITとして出力される。
【０１１４】
このアドレスヒット信号ADDHITはアドレスヒットコントロール回路１９（図１）に入力される。アドレスヒットコントロール回路１９はアドレスヒット信号ADDHITとして“Ｈ”レベルが入力されたときには、Dinレジスタ／Doutバッファ２４に対するヒット信号HITを“Ｈ”レベルにして、Dinレジスタ内に格納されているデータを読み出しデータとして出力するように制御する。なおこの場合読み出しラッチコントロール信号LCREによりトランスファスイッチ１３６がオンして、ADD-Latch１３１で保持されている読み出しアドレスＡ２はラッチ回路１３８へ転送され、アドレスＡ２のメモリセルのデータも読み出されるが、この読み出されたデータは廃棄される。
【０１１５】
図７は、本実施形態において用いられるDinレジスタ／Doutバッファ２４のビット単位の構成を示すブロック図である。Dinレジスタ／Doutバッファ２４は、この構成をデータのビット幅分備えている。
【０１１６】
図７において、データ取り込み用レジスタ（以下、D-Registerという）２４１は、データＩ／Ｏコントロール回路１７からのデータ取り込み用内部クロックDCKの立ち下がりでデータ入力端子に入力されたデータを取り込む。このデータ取り込み用内部クロックDCKは、書き込みイネーブル信号/WEの立ち上がりエッジから作られる。データ書き込み用ラッチ（以下、D-Latchという）２４２は、データＩ／Ｏコントロール回路１７からのデータ書き込み用内部クロックWEINTが“Ｌ”レベルである間はD-Register２４１に格納されているデータをそのまま出力し、データ書き込み用内部クロックWEINTの“Ｈ”レベルへの立ち上がり時点でのデータをラッチし、インバータ２４３を介してデータ書き込み読み出し用バス（以下、バスＷＲＢという）へ出力する。
【０１１７】
インバータ２４３は、データ書き込み用内部クロックWEINTの“Ｈ”レベルのとき動作状態となって、D-Latch２４２でラッチされたデータをバスＷＲＢへ転送する。トランスファスイッチ２４４は、アドレスヒットコントロール回路１９からアドレス一致を示す“Ｈ”レベルのHIT信号が入力されたときオンとなり、D-Register２４１に格納されているデータを、インバータ２４６を介してデータ出力端子へ出力する。一方、トランスファスイッチ２４５は、アドレスヒットコントロール回路１９からアドレス不一致を示す“Ｌ”レベルのHIT信号が入力されたときオンとなり、メモリセルアレイ２７からバスＷＲＢに読み出されたデータを、インバータ２４６を介してデータ出力端子へ出力する。
【０１１８】
図８は、図７に示されたDinレジスタ／Doutバッファの動作を説明するためのタイミングチャートである。以下、図７〜図８を参照して本実施形態におけるDinレジスタ／Doutバッファの動作を説明する。なお、図８のタイミングチャートでは、書き込み要求が２回継続しその後読み出し要求が継続している場合の例を示している。
【０１１９】
外部からアドレスＡ１のメモリセルへデータＤ１の書き込み要求があると、書き込みイネーブル信号/WEが立ち下がり、この/WEの立ち下がりによりデータ書き込み用内部クロックWEINTが“Ｈ”レベルとなり、D-Latch２４２はそれまでD-Register２４１に格納されていたデータＤｘをラッチし、インバータ２４３は該ラッチしたデータＤｘを書き込みデータとしてバスＷＲＢに転送する。その後、書き込みイネーブル信号/WEが立ち上がり、データ取り込み用内部クロックDCKが立ち下がる時点でデータ入力端子からのデータＤ１がD-Register２４１に格納される。この時点では、データ書き込み用内部クロックWEINTは“Ｌ”レベルであるので、D-Latch２４２はデータをラッチせず、インバータ２４３は不動作状態であるのでデータＤ１はバスＷＲＢには転送されない。
【０１２０】
次に、外部からアドレスＡ２のメモリセルへのデータＤ２の書き込み要求があると、書き込みイネーブル信号/WEが立ち下がり、この/WEの立ち下がりによりデータ書き込み用内部クロックWEINTが“Ｈ”レベルとなり、D-Latch２４２はそれまでD-Register２４１に格納されていたデータＤ１をラッチし、インバータ２４３は該ラッチしたデータＤ１を書き込みデータとしてバスＷＲＢへ転送する。その後、書き込みイネーブル信号/WEが立ち上がり、データ取り込み用内部クロックDCKが立ち下がる時点でデータ入力端子からのデータＤ２がD-Register２４１に格納される。この時点では、データ書き込み用内部クロックWEINTは“Ｌ”レベルであるので、D-Latch２４２はデータをラッチせず、インバータ２４３は不動作状態であるのでデータＤ２はバスＷＲＢには転送されない。
【０１２１】
次に、外部からアドレスＡ３のメモリセルからのデータの読み出し要求があると、出力イネーブル信号/OEが立ち下がり、この/OEの立ち下がりによりアドレスＡ３のメモリセルからのデータの読み出しが行われる。またこのとき、アドレスヒットコントロール回路１９からのHIT信号はアドレス不一致を示す“Ｌ”レベルであるので、トランスファスイッチ２４４はオフ、トランスファスイッチ２４５はオンとなり、メモリセルアレイ２７内のアドレスＡ３のメモリセルからバスＷＲＢ上に読み出されたデータがインバータ２４６を介してデータ出力端子へ出力される。
【０１２２】
次に、外部からアドレスＡ２のメモリセルからのデータの読み出し要求があると、出力イネーブル信号/OEが立ち下がり、この/OEの立ち下がりによりアドレスＡ２のメモリセルからのデータの読み出しが行われる。しかしながらこのとき、アドレスヒットコントロール回路１９からのHIT信号はアドレス一致を示す“Ｈ”レベルとなっているので、トランスファスイッチ２４４がオン、トランスファスイッチ２４５はオフとなる。従って、D-Register２４１に格納されて未だメモリセルアレイ２７内のメモリセルに書き込まれていないデータＤ２がトランスファスイッチ２４４，インバータ２４６を介してデータ出力端子へ出力される。
【０１２３】
そしてメモリセルアレイ２７内のアドレスＡ２のメモリセルから読み出されたデータはトランスファスイッチ２４５でその出力が阻止されて廃棄される。なお、D-Register２４１に格納されて未だメモリセルに書き込まれていないデータＤ２は、外部から次の書き込み要求が来るまでD-Register２４１格納されており、書き込み要求が来たときに、メモリセルアレイ２７内のアドレスＡ２にレイトライトで書き込まれる。
【０１２４】
図９は、本実施形態において用いられるマルチプレクサ（ＭＵＸ）２０のビット単位の構成を示すブロック図である。ＭＵＸ２０は、この構成をＸアドレスのビット幅分備えている。
【０１２５】
図９において、トランスファスイッチ２０１は、ＭＵＸコントロール回路２２から出力されるノーマルアドレス転送制御信号TNが“Ｈ”レベルのときオンとなって、Ｘアドレス用レイトライトレジスタ１３から出力される内部アドレスEX-ADDをラッチ回路２０３へ転送する。トランスファスイッチ２０２は、ＭＵＸコントロール回路２２から出力されるリフレッシュアドレス転送制御信号TREが“Ｈ”レベルのときオンとなって、リフレッシュアドレスカウンタ２１から出力されるリフレッシュアドレスRF-ADDをラッチ回路２０３へ転送する。ラッチ回路２０３は、トランスファスイッチ２０１またはトランスファスイッチ２０２を介して転送された内部アドレスEX-ADDまたはリフレッシュアドレスRF-ADDを保持し、ＸアドレスX-ADDとしてＸプリデコーダ３５を介してＸデコーダ２８に出力する。
【０１２６】
ノーマルアドレス転送制御信号TNまたはリフレッシュアドレス転送制御信号TREは、アドレスを取り込むときのみ“Ｈ”レベルとなり、その期間だけトランスファスイッチ２０１またはトランスファスイッチ２０２をオンにして内部アドレスEX-ADDまたはリフレッシュアドレスRF-ADDをラッチ回路２０３に転送制御し、その期間以外の間はノーマルアドレス転送制御信号TNおよびリフレッシュアドレス転送制御信号TREを“Ｌ”レベルとすることにより、Ｘアドレス用レイトライトレジスタ１３あるいはリフレッシュアドレスカウンタ２１からの不必要な電流出力を制限して低消費電流化を図っている。
【０１２７】
図１０は、図９に示されたＭＵＸ回路の動作を説明するためのタイミングチャートである。以下、図９〜図１０を参照して本実施形態におけるＭＵＸ回路の通常の読み出し／書き込み（ノーマルリード／ライト）時と、メモリリフレッシュを行うスタンバイモード時における動作を説明する。なお、図１０ではメモリ読み出し（リード）時の動作が示されているが、書き込み（ライト）時もレイトライト動作が行われる点を除いて基本的な動作は同様である。
【０１２８】
ノーマルリード時において、外部からアドレスＡ１のメモリセルへのメモリアクセス要求があると、このアドレス変化により、Ｘアドレス用レイトライトレジスタ１３から内部アドレスEX-ADDとしてアドレスＡ１が出力される。一方、このアドレス変化により、リフレッシュコントロールパルス発生回路１６からＭＵＸコントロール回路２２に対してロウイネーブルノーマル信号RENが出力される。ＭＵＸコントロール回路２２はロウイネーブルノーマル信号RENの入力を受けて、一定期間だけ“Ｈ”レベルとなるノーマルアドレス転送制御信号TNをトランスファスイッチ２０１へ出力する。ラッチ回路２０３は、ノーマルアドレス転送制御信号TNが“Ｈ”レベルの期間にトランスファスイッチ２０１を介して入力されたアドレスＡ１をラッチし、ＸアドレスＡ１として出力する。
【０１２９】
次に、外部からアドレスＡ３のメモリセルへのメモリアクセス要求があると、同様にして、ラッチ回路２０３は、ノーマルアドレス転送制御信号TNが“Ｈ”レベルの期間にトランスファスイッチ２０１を介して入力されたアドレスＡ３をラッチし、ＸアドレスＡ３として出力する。このとき、リフレッシュタイマー１８からのリフレッシュ要求トリガが発生し、リフレッシュコントロールパルス発生回路１６からロウイネーブルリフッシュ信号RERFが出力されると、ＭＵＸコントロール回路２２はこのロウイネーブルリフッシュ信号RERFを受けて、一定期間だけ“Ｈ”レベルとなるリフレッシュアドレス転送制御信号TREをトランスファスイッチ２０２へ出力する。
【０１３０】
ラッチ回路２０３は、リフレッシュアドレス転送制御信号TREが“Ｈ”レベルの期間にトランスファスイッチ２０２を介して入力されたリフレッシュアドレスカウンタ２１からのリフレッシュアドレスＡｎをラッチし、ＸアドレスＡｎとして出力する。その後、リフレッシュアドレスカウンタ２１は、リフレッシュコントロールパルス発生回路１６からのカウントアップ信号を受けてリフレッシュアドレスをＡｎ＋１にカウントアップする。
【０１３１】
一方、リフレッシュ動作が行われるスタンバイモード時においては、リフレッシュタイマー１８から定期的にリフレッシュ要求トリガが発生し、それに伴ってリフレッシュコントロールパルス発生回路１６からロウイネーブルリフッシュ信号RERFが出力される。ＭＵＸコントロール回路２２はこのロウイネーブルリフッシュ信号RERFを受けて、一定期間だけ“Ｈ”レベルとなるリフレッシュアドレス転送制御信号TREをトランスファスイッチ２０２へ出力する。ラッチ回路２０３は、リフレッシュアドレス転送制御信号TREが“Ｈ”レベルの期間にトランスファスイッチ２０２を介して入力されたリフレッシュアドレスカウンタ２１からのリフレッシュアドレスRF-ADDをラッチし、Ｘアドレスとして出力する。
【０１３２】
リフレッシュアドレスカウンタ２１は、リフレッシュコントロールパルス発生回路１６からのカウントアップ信号を受けてリフレッシュアドレスを順次カウントアップする。なお、リフレッシュタイマー１８は、そのリフレッシュ要求トリガを発生するタイマー周期として、アクティブモード時におけるリフレッシュタイマー周期を、リフレッシュを伴うスタンバイモード時におけるリフレッシュタイマー周期よりも短く設定しており、外部からのモード切り換えに応じて切り換えられるようになっている。アクティブモード時にビット線がアクセスされると、ビット線の電位変動（ディスターブ）が増大して保持電位が不安定となるためにメモリ保持タイムが小さくなる傾向がある。従って、アクティブモード時にはリフレッシュを伴うスタンバイモード時よりもリフレッシュ周期を短くし、各モードに最適なリフレッシュタイマー周期を設定している。
【０１３３】
図１１は、本実施形態において用いられるマルチプレクサ（ＭＵＸ）２０他の構成を示すビット単位のブロック図である。この構成は、メモリチップを複数（図は４個の例）のサブアレーに分割し、サブアレー毎に独立したＸデコーダ、Ｙデコーダおよびセンスアンププリチャージ回路を備えている場合に適用される。この場合、リフレッシュ時に各サブアレーからそれぞれ１本のワード線を選択するマルチワード選択を行うことにより、１回のワード線活性化動作で複数のワード線を活性化できるので、コントロール回路部分の動作回数を減らすことが可能でありその分低消費電力化を図ることが出来る。
【０１３４】
図１１では、プリデコーダ２０４は、レイトライトレジスタ１３から入力された内部アドレスEX-ADDの上位２ビットをデコードすることにより、４個のサブアレー宛のＸアドレスSX-ADDを出力する。プリデコーダ２０４の各サブアレー宛の出力端に接続された各トランスファスイッチ２０１は、ＭＵＸコントロール回路２２から出力されるノーマルアドレス転送制御信号TNが“Ｈ”レベルのときオンとなって、各サブアレー宛のＸアドレスSX-ADDを各ラッチ回路２０３へ転送する。各トランスファスイッチ２０２は、ＭＵＸコントロール回路２２から出力されるリフレッシュアドレス転送制御信号TREが“Ｈ”レベルのときオンとなって、リフレッシュアドレスカウンタ２１から出力されるリフレッシュアドレスSRF-ADDを各ラッチ回路２０３へ転送する。
【０１３５】
各ラッチ回路２０３は、トランスファスイッチ２０１またはトランスファスイッチ２０２を介して転送された各サブアレー宛のＸアドレスSX-ADDまたはリフレッシュアドレスSRF-ADDを保持し、ＸアドレスX-ADDとして各サブアレーのＸデコーダ２８に出力する。図１１の構成によれば、メモリリフレッシュは、プリデコーダ２０４によるプリデコード後のデコード信号に対応するリフレッシュアドレスカウンタ２１を備えればよく、また、複数のサブアレーから選択されたワード線の活性化制御を同時に実行できるので、ワード線活性化制御のための動作を減らすことができる。ワード線活性化制御動作自体電力消費を伴うのでその制御動作回数を減らせばその分消費電力を減らすことができる。
【０１３６】
図１２は、本発明の第２の実施形態による半導体記憶装置の構成を示すブロック図である。本実施形態は、第１の実施形態に対して、汎用のＤＲＡＭなどで採用されているページモードと同様の機能を付加したものである。本実施形態は、Ｙアドレスのビット幅がページアドレスと直接メモリセルアレイをアクセスするアドレスとに分割されている点を除いて、図１に示す第１の実施形態と同一番号が付されているブロックは同じ構成要素からなっているので、重複する部分についてはその詳細説明を省略する。
【０１３７】
本実施形態では、Ｙアドレスを上位ビット側のアドレスY3〜Y8と下位ビット側のアドレスY0〜Y2（ページアドレス）に分割することにより、上位ビット側のアドレスを同じくするビットについてはページアドレスを変えるだけで連続して入出力可能にしている。図に示す実施例では、ページアドレスを３ビット幅としているので、“000”B〜“111”B（「Ｂ」は２進数を意味する）の範囲で可変することにより、連続する８アドレス分のデータを同じメモリサイクル内で連続的にアクセス可能となる。なお、ページアドレスの幅はＹアドレスのビット幅の範囲内であれば任意に設定できる。
【０１３８】
図１２において、Ｙアドレスは９ビットの内３ビットをページアドレスとしているので、アドレスバッファ１２はビット幅が６ビットとなり、下位３ビットはアドレスバッファ４１に入力される。これらのアドレスバッファ１１，１２，４１は、それぞれアドレスのビット幅が異なる点を除いて同様の構成となっている。また、実施例では下位３ビットをページアドレスとしているので、メモリセルアレイ２７からは同時に８本のビット線が選択されて連続的に読み出しあるいは書き込みが行われる。そこで、バスＷＲＢと各ビット線のセンスアンプ／プリチャージ回路２６間の接続切り替えを行うために、読み出しページアドレス用Ｙデコーダ４３、書き込みページアドレス用Ｙデコーダ４４、およびページ書き込み読み出し回路４５を備えている。
【０１３９】
アドレスバッファ４１の出力は、ページアドレスレジスタ４２に入力される。ページアドレスレジスタは後述するように、ＡＴＤ出力は有しておらず、ラッチコントロール信号LCによるアドレスラッチ、及び読み出しラッチコントロール信号LCREによるアドレスラッチも不要である。ページアドレスレジスタ４２からの読み出し用ページアドレスは読み出しページアドレス用Ｙデコーダ４３に入力され、ページアドレスレジスタ４２からの書き込み用ページアドレスは書き込みページアドレス用Ｙデコーダ４４に入力される。読み出しページアドレス用Ｙデコーダ４３および書き込みページアドレス用Ｙデコーダ４４のデコード出力はページ書き込み読み出し回路４５に入力される。
【０１４０】
ページ書き込み読み出し回路４５は、その出力端子がページ毎に共通のページアドレスを有するセンスアンプと接続され、Dinレジスタ／Doutバッファ２４からのデータを増幅する８個の書き込みアンプ（W-Amp）と、その入力端子がページ毎に共通のページアドレスを有するセンスアンプと接続され、メモリセルアレイから読み出されたデータを格納し増幅してDinレジスタ／Doutバッファ２４へ出力する８個の読み出しデータアンプ（D-Reg+D-Amp）とを備えている。これら８個のW-AmpおよびD-Reg+D-Ampは、入力された書き込みページアドレスまたは読み出しページアドレスを、書き込みページアドレス用Ｙデコーダ４４または読み出しページアドレス用Ｙデコーダ４３でデコードすることにより選択されたW-AmpまたはD-Reg+D-Ampのみが活性化されてデータ取り込み用内部クロックDCKあるいはデータ書き込み用内部クロックWEINTにより制御されて動作し、バスＷＲＢから入力された書き込みデータを該当ビット線へ出力し、または該当ビット線に読み出されたデータをバスＷＲＢへ出力する。
【０１４１】
図１３は、本実施形態において用いられるページアドレスレジスタ４２のビット単位の構成を示すブロック図である。図１３において、書き込み用アドレスラッチ（W-Latch）１５１は、アドレスバッファ４１から出力されるページアドレスを、Ｒ／Ｗコントロール回路１５からの書き込みラッチコントロール信号LCWEの立ち上がりで取り込んで保持し、W-Latch１５２は、W-Latch１５１で保持されている内部ページアドレスを、上記LCWEの立ち下がり取り込んで保持する。トランスファスイッチ１５３は、Ｒ／Ｗコントロール回路１５からの書き込みラッチコントロール信号LCWEが“Ｈ”レベルである間導通してW-Latch１５２に保持されている内部ページアドレスを出力する。
【０１４２】
排他的論理和回路１５４は、W-Latch１５１で保持されている内部ページアドレスとアドレスバッファ４１から出力されるページアドレスとを比較し、両者が一致しているとき“Ｌ”レベルとなり、インバータ１５６を介して“Ｈ”レベルのアドレスヒット信号ADDHITを出力する。ラッチ回路１５５は、トランスファスイッチ１５３を介して出力された書き込みアドレスを保持し書き込みページアドレス用Ｙデコーダ４４へ出力する。また、読み出し時には、アドレスバッファ４１から出力されるアドレスがページアドレスとしてインバータ１５７を介して直接、読み出しページアドレス用Ｙデコーダ４３に出力する。
【０１４３】
図１４は、図１３に示されたページアドレスレジスタの動作を説明するためのタイミングチャートである。以下、図１３〜図１４を参照して本実施形態におけるレイトライトレジスタの動作を説明する。なお、図１３のタイミングチャートでは、書き込み要求が２回継続しその後読み出し要求が継続した場合の例を示している。
【０１４４】
外部からアドレスＡ１のメモリセルへのデータ書き込み要求があると、レイトライトレジスタ１３，１４に入力されたアドレス信号の変化により、ADDATD信号がリフレッシュコントロールパルス発生回路１６に出力され（図２）、リフレッシュコントロールパルス発生回路１６からはラッチコントロール信号LCが出力される。W-Latch１５１は、このラッチコントロール信号LCと同期した書き込みラッチコントロール信号LCWEの立ち上がりで書き込みアドレスＡ１のページアドレスを取り込んで保持し、W-Latch１５２は、W-Latch１５１で保持されている書き込みアドレスＡ１のページアドレスを、上記LCWEの立ち下がり取り込んで保持する。トランスファスイッチ１５３は、上記LCWEが“Ｈ”レベルの時オンしてW-Latch１５１で保持されている書き込みアドレスＡ１のページアドレスをラッチ回路１５５へ転送する。従って、W-Latch１５１が書き込みアドレスＡ１のページアドレスを取り込んだ時点では、この書き込みアドレスＡ１のページアドレスはラッチ回路１５５へは転送されない。
【０１４５】
次に、外部からアドレスＡ２のメモリセルへのデータ書き込み要求があると、同様にしてリフレッシュコントロールパルス発生回路１６からラッチコントロール信号LCが出力され、W-Latch１５１は、このラッチコントロール信号LCと同期した書き込みラッチコントロール信号LCWEの立ち上がりで書き込みアドレスＡ２のページアドレスを取り込んで保持するが、このとき、この書き込みラッチコントロール信号LCWEによりトランスファスイッチ１５３がオンして、W-Latch１５１で保持されている以前の書き込みアドレスＡ１のページアドレスをラッチ回路１５５へ転送する。従って、書き込みアドレスＡ２のページアドレスがラッチされた時点で、それ以前に入力されてW-Latch１５１で保持されていた書き込みアドレスＡ１のページアドレスが書き込み用ページアドレスとして、書き込みページアドレス用Ｙデコーダ４４に入力され、レイトライトによる書き込みが実行される。また、W-Latch１５２はW-Latch１５１で保持されている次の書き込みアドレスＡ２のページアドレスを上記LCWEの立ち下がりで取り込んで保持する。
【０１４６】
次に、外部からアドレスＡ３のメモリセルのデータ読み出し要求があると、同様にリフレッシュコントロールパルス発生回路１６からラッチコントロール信号LCが出力されるが、ページアドレスレジスタには読み出しラッチコントロール信号LCREは入力されず、従って、この読み出しアドレスＡ３のページアドレスはそのまま排他的論理和回路１５４に入力されるとともにインバータ１５７を介して読み出し用ページアドレスとして、読み出しページアドレス用Ｙデコーダ４４へ出力される。排他的論理和回路１５４は、該入力された読み出しアドレスＡ３のページアドレスとW-Latch１５１で保持されている書き込みアドレスＡ２のページアドレスとを比較するが、この場合両者は不一致であるのでその出力は“Ｈ”レベルとなり、インバータ１５６から出力されるアドレスヒット信号ADDHITは不一致を示す“Ｌ”レベルである。
【０１４７】
次に、外部からアドレスＡ２のメモリセルのデータ読み出し要求があると、同様に、この読み出しアドレスＡ２のページアドレスはそのまま排他的論理和回路１５４に入力されるとともにインバータ１５７を介して読み出し用ページアドレスとして、読み出しページアドレス用Ｙデコーダ４４へ出力される。排他的論理和回路１５４は、該入力された読み出しアドレスＡ２のページアドレスとW-Latch１５１で保持されている書き込みアドレスＡ２のページアドレスとを比較するが、この場合両者は一致しているのでその出力は“Ｌ”レベルとなり、インバータ１５６からは一致を示す“Ｈ”レベルがアドレスヒット信号ADDHITとして出力される。このアドレスヒット信号ADDHITはアドレスヒットコントロール回路１９（図１２）に入力される。アドレスヒットコントロール回路１９はアドレスヒット信号ADDHITとして“Ｈ”レベルが入力されたときには、Dinレジスタ／Doutバッファ２４に対して、Dinレジスタ内に格納されているデータを読み出しデータとして出力するように制御する。
【０１４８】
図１５は、本実施形態において用いられるアドレスヒットコントロール回路１９の構成を示すブロック図である。アドレスヒットコントロール回路はＡＮＤゲート１９１と１９２から構成されている。ＡＮＤゲート１９１は、アドレスビット毎に図５によって構成されるレイトライトレジスタ１３，１４の排他的論理和回路１３７から出力される全てのアドレスヒット信号ADDHITの論理積を出力する。ＡＮＤゲート１９２は、ＡＮＤゲート１９１の出力とページアドレスビット毎に図１３によって構成されるページアドレスレジスタ４２の排他的論理和回路１５４から出力される全てのアドレスヒット信号ADDHITの論理積を出力する。
【０１４９】
ページアドレスレジスタでは、１メモリサイクル内で複数のアドレスが入力される関係上全てのアドレスヒット信号ADDHITが出力されるまでに時間がかかる。そこで、ページアドレス以外のアドレスヒット信号ADDHITの論理積によるHIT判定信号HITφと、ページアドレスのアドレスヒット信号ADDHITとの論理積をとってHIT信号を出力することによってページアドレスからのHIT信号発生パスを高速にし、HIT信号出力の高速化及び安定化を図っている。
【０１５０】
【発明の効果】
本発明は、メモリセルアレイに対するリフレッシュ動作をメモリセルアクセス動作とは独立に実行させ、リフレッシュ動作がメモリアクセス動作と衝突した場合には、リフレッシュ動作を当該衝突したメモリアクセス動作が終了するまで遅延させる手段を採用しているので、必要最小限のリフレッシュ動作を行うことによりリフレッシュ動作に伴う消費電力を減らすことを可能にするとともに、メモリアクセスに影響を与えることなく確実にリフレッシュ動作を実行させることができる。
【０１５１】
また、本発明では、メモリアクセスが書き込み要求であった場合にはレイトライトによる書き込み動作を行うので、当該衝突したメモリアクセスが読み出し要求又は書き込み要求のいずれであっても、当該メモリサイクル内で余裕を持ってリフレッシュ動作を実行することができ、メモリリフレッシュ動作を意識することなくメモリアクセスを行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体記憶装置の構成を示すブロック図である。
【図２】本実施形態におけるリフレッシュコントロールパルス発生回路の構成例を示すブロック図である。
【図３】本実施形態の半導体記憶装置におけるメモリ読み出し動作とリフレッシュ動作の関係を示すタイミングチャートである。
【図４】本実施形態の半導体記憶装置におけるメモリ読み出し動作とリフレッシュ動作の関係を示すタイミングチャートである。
【図５】本実施形態において用いられるレイトライトレジスタのビット単位の構成を示すブロック図である。
【図６】図５に示されたレイトライトレジスタの動作を説明するためのタイミングチャートである。
【図７】本実施形態において用いられるDinレジスタ／Doutバッファのビット単位の構成を示すブロック図である。
【図８】図７に示されたDinレジスタ／Doutバッファの動作を説明するためのタイミングチャートである。
【図９】本実施形態において用いられるマルチプレクサ（ＭＵＸ）のビット単位の構成を示すブロック図である。
【図１０】図９に示されたＭＵＸ回路の動作を説明するためのタイミングチャートである。
【図１１】本実施形態において用いられるマルチプレクサ（ＭＵＸ）の他の構成を示すビット単位のブロック図である。
【図１２】本発明の第２の実施形態による半導体記憶装置の構成を示すブロック図である。
【図１３】第２の実施形態において用いられるページアドレスレジスタのビット単位の構成を示すブロック図である。
【図１４】図１３に示されたページアドレスレジスタの動作を説明するためのタイミングチャートである。
【図１５】本実施形態において用いられるアドレスヒットコントロール回路１９の構成を示すブロック図である。
【図１６】従来の半導体記憶装置の構成を示すブロック図である。
【図１７】従来の半導体装置の動作を説明するためのタイミングチャートである。
【符号の説明】
１１，１２，４１  アドレスバッファ
１３，１４  レイトライトレジスタ
１５  Ｒ／Ｗコントロール回路
１６  リフレッシュコントロールパルス発生回路
１７  ＤａｔａＩ／Ｏコントロール回路
１８  リフレッシュタイマー
１９  アドレスヒットコントロール回路
２０  マルチプレクサ（ＭＵＸ）
２１  リフレッシュアドレスカウンタ
２２  ＭＵＸコントロール回路
２３  ＳＥ／ＰＥコントロール回路
２４  DinレジスタDoutバッファ
２５，４３，４４  Ｙデコーダ
２６  センスアンプ／プリチャージ回路
２７  メモリセルアレイ
２８  Ｘデコーダ
２９  スタンバイコントロール回路
３０  内部電圧発生回路
３１  ブースト電圧発生回路
３２  基板電圧発生回路
３３  センスアンプ用降圧電圧発生回路
３４  １／２ＶＤＤ電圧発生回路
３５  Ｘプリデコーダ
３６  Ｙプリデコーダ
４２  ページアドレスレジスタ
４５  ページ書き込み読み出し回路
１３１  アドレスラッチ（ADD-Latch）
１３２，１３３、１５１，１５２  書き込みラッチ（W-Latch）
１３４  読み出しラッチ（R-Latch）
１３５，１３６，２０１，２０２  トランスファスイッチ
１３７、１５４  排他的論理和回路
１３８、１６３〜１６５，１５５，２０３  ラッチ回路
１３９，１４０，１５６，１５７，１６９  インバータ
１６１  ワンショットパルス発生回路
１６２  リフレッシュ要求発生回路
１６６  遅延回路
１６７  ＮＯＲ回路
１６８、１９１，１９２  ＡＮＤ回路
１７０  リフレッシュ用パルス発生回路
１７１  メモリアクセス用パルス発生回路
【図１】
0004249412.tif 000002
【図２】
0004249412.tif 000003
【図３】
0004249412.tif 000004
【図４】
0004249412.tif 000005
【図５】
0004249412.tif 000006
【図６】
0004249412.tif 000007
【図７】
0004249412.tif 000008
【図８】
0004249412.tif 000009
【図９】
0004249412.tif 000010
【図１０】
0004249412.tif 000011
【図１１】
0004249412.tif 000012
【図１２】
0004249412.tif 000013
【図１３】
0004249412.tif 000014
【図１４】
0004249412.tif 000015
【図１５】
0004249412.tif 000016
【図１６】
0004249412.tif 000017
【図１７】
0004249412.tif 000018