(57)【特許請求の範囲】
【請求項１】
被試験デバイスに試験信号を与えてその結果生ずる被試験デバイスの応答信号を評価する半導体テストシステムにおいて、その被試験デバイスに与える試験信号をあらかじめ作成したイベントデータに基づいて発生する試験信号発生手段と、その被試験信号発生手段と被試験デバイスの間に設けられ、上記試験信号を所定振幅値で被試験デバイスに印加するドライバと被試験デバイスの応答信号を所定基準電圧値と比較する比較器とを有するピンエレクトロニクスと、上記ピンエレクトロニクスの内部または外部に設けられ、上記被試験デバイスの電源電流を測定するための電源電流測定ユニットと、を有し、その電源電流測定ユニットは、入力されたディジタル信号に基づいて被試験デバイスに与える電源電圧を発生するＤＡコンバータと、負帰還ループを形成し、そのＤＡコンバータからの電源電圧を被試験デバイスの電源ピンに与えるとともに、その電源ピンに電源電流を既知の値の測定抵抗を通して供給する演算増幅器と、その演算増幅器が被試験デバイスに供給する電源電流値をあらわす電圧値を増幅する電圧増幅器と、その電圧増幅器の出力信号を所定時間にわたって積分するための積分回路と、その所定時間の経過後にその積分回路の出力信号をディジタル信号に変換するＡＤコンバータと、上記イベントデータを任意の倍率で変更して、上記試験信号発生手段から発生する被試験デバイス用のクロック信号の周期を変更することにより、そのクロック信号の周期を上記電源電流測定ユニットの動作速度と等価にするためのスケーリング手段とを備える、ことを特徴とする半導体テストシステム。
【請求項２】
被試験デバイスのクロック信号を上記試験信号発生手段から発生して被試験デバイスに供給し、その結果生じる被試験デバイスの電源電流の平均値を測定する請求項１に記載の半導体テストシステム。
【請求項３】
上記電源電流測定ユニットの積分回路はスイッチを有し、上記試験信号発生手段から発生する被試験デバイス用のクロック信号の周期を上記スケーリング手段により変更することにより、そのクロック信号の周期を上記電源電流測定ユニットの動作速度と同等にし、上記スイッチの開閉動作とクロック信号を同期させることにより、クロック信号の１周期に対応する被試験デバイスの電源電流測定ができる請求項１に記載の半導体テストシステム。
【請求項４】
上記試験信号発生手段は、各イベントのタイミングをあらわすイベントデータを格納するためのイベントメモリと、そのイベントメモリにアドレスデータを与えるアドレスシーケンサと、そのイベントメモリからのイベントデータに基づいて試験信号（テストパターン）を形成する手段と、を有する請求項１に記載の半導体テストシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超ＬＳＩ等の半導体集積回路を試験するための半導体試験システムに関し、特に半導体試験システムに備えられ、被試験デバイスの電源電流を迅速かつ正確に測定することができる電源電流測定ユニットに関する。
【０００２】
本発明の電源電流測定ユニットは、被試験デバイスがＣＭＯＳ集積回路である場合に、そのデバイスの電源電流（ＩＤＤ）を測定するのに好適に用いることができる。
【０００３】
【従来の技術】
本発明の電源電流測定ユニットは、超ＬＳＩ等の半導体集積回路（以後必要に応じて「被試験デバイス」ともいう）を試験するための半導体試験システムに用いられる。半導体試験システムは主として被試験デバイスの機能試験を行うために用いられるが、電圧や電流等のいわゆるＤＣパラメトリック試験を行う機能も併せて有している場合が多い。本発明はそのようなＤＣパラメトリック試験の一種である被試験デバイスの電源電流を測定するために用いる電源電流測定ユニット（ＤＣテストユニット）に関する。
【０００４】
ところで本発明の発明者らは、現在広く用いられているサイクルベースの半導体試験システム（以下「サイクル型テストシステム」という）とは異なるアーキテクチャにより構成されるイベントベース半導体試験システム（以下「イベント型テストシステム」という）を提唱している。本発明の電源電流測定ユニットは、イベント型テストシステムに用いるとより効果的であるが、サイクル型テストシステムに用いても従来技術よりも優れた効果を発揮する。したがって、サイクル型テストシステムの概要とイベント型テストシステムの概要をそれぞれ簡単に説明する。
【０００５】
第１図はサイクル型テストシステムの概略構成例を示すブロック図である。この図において、テストプロセッサ１１は試験装置内に設けられた専用プロセッサであり、試験装置の動作をテスタバスを経由して制御する。パターン発生器１２はテスタプロセッサからのパターンデータに基づき、タイミングデータと波形データを、それぞれタイミング発生器１３、波形整形器１４に与える。パターン発生器１２からの波形データとタイミング発生器１３からのタイミング信号に基づいて、試験パターン（テストパターン）が波形整形器１４により形成される。試験パターンはピンエレクトロニクス２０内のドライバ１５を経由して、被試験デバイス（ＤＵＴ）１９に印加される。
【０００６】
被試験デバイス１９は与えられた試験パターンに応答して出力信号を発生し、ピンエレクトロニクス２０内のアナログコンパレータ１６に伝える。アナログコンパレータ１６は、被試験デバイス１９からの出力信号を、所定のスレッショルドレベルで論理信号に変換し、その結果をロジックコンパレータ１７に伝える。ロジックコンパレータ１７において、被試験デバイスの出力論理データとパターン発生器１２で形成された期待論理データを比較する。その比較結果はテストパターンを格納するメモリのアドレスまたは被試験デバイス１９のアドレスに対応して、フェイルメモリ１８に記憶される。
【０００７】
このようなサイクル型テストシステムでは、テストパターンを形成するためのデータは、各テストサイクルについて、その波形データ、ベクタデータ、タイミングデータ等に区別して記述される必要がある。このため、ソフトウエアやハードウエアが複雑となり、各試験ピンが完全に独立したテストシステムを構成することは難しい。
【０００８】
第２図は、イベント型テストシステムの概略構成を示すブロック図である。このイベント型テストシステムの詳細については、本発明の発明者等による米国特許出願番号０９／４０６，３００あるいは米国特許出願番号０９／２５９４０１に詳述されている。
【０００９】
この例ではイベント型テストシステムは、ホストコンピュータ４２、バスインターフェイス４３、内部バス４５、アドレスコントロールロジック４８、フェイルメモリ４７、イベントカウントメモリ５０とイベントバーニアメモリ５１より成るイベントメモリ、イベントサミング・スケーリングロジック５２、イベント発生器２４、およびピンエレクトロニクス２６とを有して構成されている。被試験デバイス２８はピンエレクトロニクス２６に接続される。
【００１０】
ホストコンピュータ４２の例として、ＵＮＩＸオペレーティングシステムを有するワークステーションがある。ホストコンピュータ４２は、テストの開始や終了、テストプログラムや他のテスト・コンディション（試験条件）のロード、あるいはホストコンピュータでのテスト結果分析を、ユーザーが指示できるようにするためのユーザーインターフェイスとして機能する。ホストコンピュータ４２は、システムバス４４とバスインターフェイス４３を介してハードウェア・テストシステムとインターフェイスする。
【００１１】
内部バス４５は、ハードウェア・テストシステム内のバスである。アドレスコントロールロジック４８の例は、ハードウェア・テストシステムに専用のテスタープロセッサであり、ユーザはアクセスすることはできない。アドレスコントロールロジック４８は、ホストコンピュータ４２からのテストプログラムとテストコンディションに基づいて、テストシステム内の他の機能ブロックにインストラクションを供給する。フェイルメモリ４７は、アドレスコントロールロジック４８により定義されたアドレスに、被試験デバイス２８のフェイル情報のようなテスト結果を格納する。フェイルメモリ４７に蓄えられた情報は、被試験デバイスのフェイル解析段階において使用される。
【００１２】
アドレスコントロールロジック４８は、フェイルメモリ４７やイベントカウントメモリ５０とイベントバーニアメモリ５１より成るイベントメモリにアドレスデータを与える。イベントメモリは、各イベント（１から０、０から１の変化点）のタイミングを現すイベントタイミングデータを格納する。例えばイベントタイミングデータ中の基本クロック周期の整数倍のデータと、タイミングデータ中の基本クロック周期の端数データとに分けて格納している。
【００１３】
イベントサミング・スケーリングロジック５２は、イベントタイミングデータを加算しあるいは倍率変更して、各イベントのタイミングを所定の基準時間からの総合タイミング（遅延時間）としてあらわす。イベント発生器２４は、総合タイミングデータにより、テストパターン（ドライブイベント）を発生し、ピンエレクトロニクス２６を経由して、被試験デバイス２８に与える。被試験デバイスの応答出力信号を期待値パターン（サンプリングイベント）と比較することにより、被試験デバイス２８の所定ピンの良否が判定される。
【００１４】
イベント型テストシステムにおいては、テストパターンを形成するためのデータは各イベントのタイミングデータのみにより構成されるので、データ構造が極めて単純になり、このため各試験ピンを独立した試験システムとして構成できる。
【００１５】
上記のようなテストシステムにおいて、被試験デバイスにテストパターンを印加し、被試験デバイスからの出力信号を受けとるピンエレクトロニクスの構成は、サイクル型テストシステムでもイベント型テストシステムでも基本的に同一である。一般にピンエレクトロニクスには、上述したＤＣパラメトリック試験のためのテストユニットが設けられる。第３図は上述したドライブイベント（テストパターン）、サンプリングイベント（ストローブ）およびＤＣテストユニット用の信号のそれぞれを取り扱うピンエレクトロニクス２６を、イベント発生器２４、パターンコンパレータ３８、被試験デバイス２８との関係で示している。
【００１６】
イベント発生器２４からのドライブイベント（テストパターン）は、ピンエレクトロニクス２６内のドライバ３５により所定の振幅等が設定されて、被試験デバイス２８に供給される。被試験デバイス２８の出力ピンからの信号はアナログコンパレータ３６において、サンプリングイベント（ストローブ）のタイミングで所定の基準電圧と比較されて、論理信号に変換される。アナログコンパレータ３６の出力はパターンコンパレータ３８において、期待値パターンと比較される。
【００１７】
ＤＣテストユニット３７は、例えばホストコンピュータのようなコントローラからの指令に基づいて、被試験デバイスのＤＣパラメトリック試験を行う。一般にＤＣパラメトリック試験において、ドライバ３５から被試験デバイスに与えるドライブイベントには、被試験デバイスのクロック信号も含まれる。ＤＣテストユニット３７は被試験デバイスの所定ピンに電源を供給するとともにその電源電流、例えばＩＤＤを測定し、その測定値を例えばホストコンピュータに送る。
【００１８】
第４図に従来のＤＣテストユニットの構成例を示す。この構成例では、被試験デバイスの電源電流、例えばＣＭＯＳデバイスのＩＤＤを測定する電源電流測定ユニットのみを示している。この電源電流測定ユニットは、ＤＡコンバータ７１、演算増幅器７２、電流バッファ７３、電流測定抵抗７４、差動増幅器７５、平均回路７６、ＡＤコンバータ７７、およびバッファメモリ７８により構成されている。
【００１９】
例えばホストコンピュータのようなコントローラから、被試験デバイス２８に電源電圧として印加すべき電圧値が指定されると、ＤＡコンバータ７１は、指定された電圧値を演算増幅器７２を介して、被試験デバイス２８に供給する。演算増幅器は電流バッファ７３と電流測定抵抗７４を通して、被試験デバイス２８に電源電流を供給する。
【００２０】
図示するように、被試験デバイス２８の電源端子が負帰還ループの帰還ポイントとなっている。このため演算増幅器７２の入力電圧値が、被試験デバイスの電源電圧値となるとともに、電源電流が電流測定抵抗７４を通して被試験デバイスに流れる。したがって、被試験デバイスの電源電流は、電流測定抵抗７４の両端間電圧として検出され、それが差動増幅器７５により検出される。
【００２１】
差動増幅器７５の出力は、平均回路７６により平均化されてＡＤコンバータ７７に送られる。ＡＤコンバータ７７は、入力信号を所定の間隔でサンプリングし、そのサンプリングした電圧値をディジタル信号に変換する。ＡＤコンバータ７７によるディジタル信号は、バッファメモリ７８に格納される。
【００２２】
第５図（Ａ）から第５図（Ｄ）は、第４図の従来技術による電源電流測定ユニットの動作を示すタイミングチャートである。テストシステムからドライバ３５（第３図）を経由して第５図（Ａ）のクロック信号が被試験デバイス２８に供給されることにより、被試験デバイス内部の動作が開始する。また図示しないが、被試験デバイスの他の信号ピンには他のテストパターンが印加される。ＣＭＯＳ素子のような被試験デバイスは、その電源電流は一般に第５図（Ｂ）のように、クロック信号の周期でインパルス状に変化する。
【００２３】
電源電流は第４図の回路構成により検出測定されて、第５図（Ｃ）に示すような波形として、ＡＤコンバータ７７に伝えられる。ＡＤコンバータ７７は第５図（Ｃ）の測定電流波形を第５図（Ｄ）のように所定のパルス間隔ｔでサンプリングして、その電流波形のアナログ電圧をディジタル値に変換する。ＡＤコンバータ７７によるサンプリング間隔ｔは、例えば数１０マイクロ秒程度である。
【００２４】
ＣＭＯＳデバイスの電源電流の変化は、内部回路の状態により大きく変化するので、ＡＤコンバータ７７に入力される測定電流波形は複雑な形状となることが多い。したがって、従来技術において、この電流値を正確に求めるためには、第５図（Ｄ）のようなサンプリングを繰り返し、サンプル数を多くすることにより、その平均値の測定確度を高くするようにしている。
【００２５】
このように、従来の電源電流測定回路による被試験デバイスのＩＤＤ測定においては、正確な測定をするためには、サンプリング数を多く取るために同一テストパターンを繰り返す必要があり、測定時間が長くなる。また短時間の測定では、特に変化の激しい電流波形については正確な測定値が得られない。さらにどのクロックサイクルでＩＤＤの不良が生じたかを判定できない等の問題があった。
【００２６】
【発明が解決しようとする課題】
したがって、本発明の目的は、被試験デバイスの電源電流を迅速かつ正確に測定することができる半導体試験システム用の電源電流測定ユニットを提供することにある。
【００２７】
本発明の他の目的は、被試験デバイスがＣＭＯＳ集積回路である場合に、その被試験デバイスの電源電流（ＩＤＤ）を測定するのに好適に用いることができる電源電流測定ユニットを提供することにある。
【００２８】
本発明のさらに他の目的は、被試験デバイスの電源電流測定値を積分回路を用いて積算し且つ測定時間で平均することにより、短時間で正確な電源電流の測定をすることができる電源電流測定ユニットを提供することにある。
【００２９】
本発明のさらに他の目的は、半導体試験システムから被試験デバイスに与えるクロック信号周期を任意の倍率で調整することにより、被試験デバイスの電源電流をそのクロック信号に同期して検出して、直接的にその平均電流値を得ることができる電源電流測定ユニットを有した半導体試験システムを提供することにある。
【００３０】
本発明のさらに他の目的は、半導体試験システムから被試験デバイスに与えるクロック信号周期を任意の倍率で調整することにより、被試験デバイスの電源電流をそのクロック信号に同期して検出することにより、不良と判定された電源電流値の原因となったクロック信号との関係を知ることができる電源電流測定ユニットを有した半導体試験システムを提供することにある。
【００３１】
【課題を解決するための手段】
本発明の電源電流測定ユニットは、半導体試験システムに備えられ、その構成は、入力されたディジタル信号に基づいて被試験デバイスに与える電源電圧を発生するＤＡコンバータと、負帰還ループを形成し、そのＤＡコンバータからの電源電圧を被試験デバイスの電源ピンに与えるとともに、その電源ピンに電源電流を既知の値の測定抵抗を通して供給する演算増幅器と、その演算増幅器が被試験デバイスに供給する電源電流値をあらわす電圧値を増幅する電圧増幅器と、その電圧増幅器の出力信号を所定時間にわたって積分するための積分回路と、その所定時間の経過後にその積分回路の出力信号をディジタル信号に変換するＡＤコンバータとを有して成ることを特徴とする。
【００３２】
被試験デバイスに与えるクロック信号は、半導体試験システムから供給し、その結果生じる被試験デバイスの電源電流の平均値を電源電流測定ユニットにより測定する。本発明の電源電流測定ユニットにおいて、積分回路はスイッチを有し、所定時間にわたってそのスイッチを開放することにより、積分回路の積分動作が行われる。
【００３３】
本発明の他の態様は被試験デバイスを評価するための半導体テストシステムであり、その半導体テストシステムは、その被試験デバイスに与える試験信号をあらかじめ作成したイベントデータに基づいて発生する試験信号発生手段と、その被試験信号発生手段と被試験デバイスの間に設けられ、試験信号を所定振幅値で被試験デバイスに印加するドライバと被試験デバイスの応答信号を所定基準電圧値と比較する比較器とを有するピンエレクトロニクスと、ピンエレクトロニクスの内部または外部に設けられ、上記被試験デバイスの電源電流を測定するための電源電流測定ユニットとにより構成される。
【００３４】
その電源電流測定ユニットは、入力されたディジタル信号に基づいて被試験デバイスに与える電源電圧を発生するＤＡコンバータと、負帰還ループを形成し、そのＤＡコンバータからの電源電圧を被試験デバイスの電源ピンに与えるとともに、その電源ピンに電源電流を既知の値の測定抵抗を通して供給する演算増幅器と、その演算増幅器が被試験デバイスに供給する電源電流値をあらわす電圧値を増幅する電圧増幅器と、その電圧増幅器の出力信号を所定時間にわたって積分するための積分回路と、その所定時間の経過後にその積分回路の出力信号をディジタル信号に変換するＡＤコンバータとにより構成される。
【００３５】
被試験デバイスのクロック信号を試験信号発生手段から発生して被試験デバイスに供給し、被試験デバイスを駆動する。本発明の半導体テストシステムはさらに、イベントデータを任意の倍率で変更できるスケーリング機能を有し、上記試験信号発生手段から発生する被試験デバイス用のクロック信号の周期を変更することにより、そのクロック信号の周期を上記電源電流測定ユニットの動作速度と等価にすることができる。このため電源電流測定ユニットの積分回路に設けたスイッチの開閉動作とクロック信号を同期させることにより、クロック信号の１周期に対応する被試験デバイスの電源電流測定ができる。
【００３６】
したがって本発明の電源電流測定ユニットは、被試験デバイスの電源電流を迅速かつ正確に測定することができ、ＣＭＯＳ集積回路の電源電流（ＩＤＤ）を測定するのに好適に用いることができる。本発明の電源電流測定ユニットは、被試験デバイスの電源電流測定値を積分回路を用いて積算し且つ測定時間で平均することにより、短時間で正確な電源電流の測定をすることができる。
【００３７】
また本発明の電源電流測定ユニットは、イベント型テストシステムに好適に用いることができる。イベント型テストシステムから被試験デバイスに与えるクロック信号周期を任意の倍率で変更調整することにより、被試験デバイスの電源電流をそのクロック信号に同期して検出することができ、直接的にその平均電流値を得ることができる。さらに、このようにクロック信号に同期して電源電流測定できるので、不良となった電源電流とその原因となったクロック信号との関係を知ることができる。
【００３８】
【発明の実施の形態】
本発明の実施例を第６図および第７図を参照して説明する。第６図のブロック図は、本発明の電源電流測定ユニットの構成例を示している。第７図（Ａ）−第７図（Ｃ）のタイミングチャートは、第６図に示す本発明の電源電流測定ユニットの動作における波形を示している。本発明の電源電流測定ユニットは、被試験デバイスの電源電流を積分回路により積算し、その後その平均値を求めることにより、短時間で高確度の電流測定を可能としている。
【００３９】
第６図において、電源電流測定ユニットは、ＤＡコンバータ７１、演算増幅器７２、電流バッファ７３、電流測定抵抗７４、差動増幅器７５、積分回路８３、スイッチＳＷ１およびＳＷ２、およびＡＤコンバータ８５により構成されている。積分回路８３は積分抵抗８２と積分キャパシタＣによりその積分定数が設定されている。
【００４０】
例えばホストコンピュータのようなコントローラから、被試験デバイス２８に電源電圧として印加すべき電圧値が指定されると、ＤＡコンバータ７１は、指定された電圧値を演算増幅器７２を介して、被試験デバイス２８に供給する。演算増幅器は電流バッファ７３と電流測定抵抗７４を通して、被試験デバイス２８に電源電流を供給する。
【００４１】
図示するように、被試験デバイスの電源端子が負帰還ループの帰還ポイントとなっている。このため演算増幅器７２の入力電圧値が、被試験デバイスの電源電圧値となるとともに、電源電流が電流測定抵抗７４を通して被試験デバイスに流れる。したがって、被試験デバイスの電源電流は、電流測定抵抗７４の両端間電圧として現され、それが差動増幅器７５により検出される。
【００４２】
差動増幅器７５の出力は、スイッチＳＷ１を介して積分回路８３に送られる。積分回路はスイッチＳＷ２がオフの間、入力信号を積分する。したがって、被試験デバイスの電源電流をあらわす差動増幅器７５の出力電圧は、積分回路８３により積算される。積分回路８３の出力電圧は、測定時間の終了によりスイッチＳＷ１を開いて、積分動作を停止した後に、ＡＤコンバータ８５によりディジタル値に変換される。そのディジタル値を積分時間で除算するこにより、被試験デバイスの電源電流の平均値が得られる。
【００４３】
第７図（Ａ）から第７図（Ｃ）は、第６図の本発明の電源電流測定ユニットの動作を示すタイミングチャートである。テストシステムからドライバ３５（第３図）を経由して第７図（Ａ）のクロック信号が被試験デバイス２８に供給されることにより、被試験デバイス内部の動作が開始する。図示しないが、被試験デバイスの他の信号ピンには他のテストパターンが印加される。
【００４４】
電源電流は第６図の回路構成において、電流測定抵抗７４の電圧降下として検出測定されて、第７図（Ｂ）に示すような波形として、差動増幅器７５により出力される。第７図（Ｂ）の測定電流波形はスイッチＳＷ１を通して、積分回路８３に入力される。積分回路８３のスイッチＳＷ２は、クロック信号の開始と同時に開放され、これにより積分動作が開始する。第７図（Ｃ）のように、インパルス状の測定電流波形は積分回路８３において積算される。
【００４５】
所定のクロック数の経過後スイッチＳＷ１をオフにし、積分回路８３の出力電圧をＡＤコンバータ８５によりディジタル値に変換する。この測定値をクロック印加時間で除算することにより、被試験デバイスの電源電流平均値が求められる。すなわちこの方式では、所定時間にわたり、電源電流値をつぎつぎと積算し、その時間の終了後に積算された電圧値をＡＤコンバータ８５によりディジタル値に変換している。このためＡＤコンバータによるサンプリングのタイミングは問題とならない。したがって、従来技術におけるようなサンプリング数を多くとる必要がないために、短時間で正確な電流測定が実施できる。
【００４６】
ところで上記のような電源電流測定ユニットの動作速度は、負帰還ループを形成する演算増幅器の動作速度や積分回路の動作速度等のため全体として比較的遅く、例えば数１０マイクロ秒を必要とする。一般にＣＭＯＳ素子のような被試験デバイスのクロック速度は、電源電流測定ユニットの動作周期よりはるかに高い。このため上述のように、多数のクロックに相当する電源電流値を平均等により求めている。
【００４７】
本発明の他の態様においては、被試験デバイスのクロック信号の周期を、電源電流測定ユニットの動作速度に等価な程度に下げて測定する。従来の半導体試験システムにおいては、被試験デバイスに与えるクロック信号の周期を任意の倍率（整数および端数）で変更することはできない。本発明の譲受人が出願している米国特許出願番号０９／２８６、２２６において、イベント型テストシステムにおける各出力イベントのタイミングを任意の倍率（スケールファクタ）で変更するアイデアとその実施例が開示されている。
【００４８】
第８図は上記特許出願におけるスケーリングユニットの要部を示している。第２図のイベント型テストシステムにおけるイベントサミング・スケーリングロジック５２は、第８図ではイベントサミングロジック６２とイベントスケーリング６６で構成されている。イベントカウントメモリ５０とイベントバーニアメモリ５１からのタイミングデータは、イベントサミングロジック６２に与えられ、各イベント間の遅延時間が加算される。
【００４９】
その結果得られた加算データは、イベントスケーリング６６により、任意のスケールファクタと乗算されてイベントのタイミングが変更される。これらの動作において、整数部データと端数部データとの間で桁上げ等が行われるが、それについては上記米国特許出願に詳述してある。したがって、イベント発生器２４から出力されるイベントは、それを例えば被試験デバイスのクロック信号として用いる場合には、クロック信号の周期を任意に変更することができる。
【００５０】
このスケーリング機能により、第７図（Ａ）のクロック信号周期を十分大きく、例えば数１０マイクロ秒とすると、その１周期は、電源電流測定ユニットの動作速度と等価になる。このため例えば第６図のスイッチＳＷ２をクロックと同期して開閉動作させることにより、クロック周期と電源電流測定ユニットの動作が１対１の時間関係となる。したがって、１のクロック周期において、１の電源電流波形を得、それを積分回路８３とＡＤコンバータにより測定できる。このため、電源電流に不良があった場合、その不良とクロック信号（テストパターン）との関係を知ることができる。
【００５１】
【発明の効果】
以上説明したように、本発明の電源電流測定ユニットは、被試験デバイスの電源電流を迅速かつ正確に測定することができ、ＣＭＯＳ集積回路の電源電流（ＩＤＤ）を測定するのに好適に用いることができる。本発明の電源電流測定ユニットは、被試験デバイスの電源電流測定値を積分回路を用いて積算し且つ測定時間で平均することにより短時間で正確な電源電流の測定をすることができる。
【００５２】
また本発明の電源電流測定ユニットはイベント型テストシステムに好適に用いることができる。イベント型テストシステムから被試験デバイスに与えるクロック信号周期を任意の倍率で調整することにより、被試験デバイスの電源電流をそのクロック信号に同期して検出することができ、直接的にその平均電流値を得ることができる。このようにクロック信号に同期して電源電流測定できるので、不良となった電源電流とその原因となったクロック信号との関係を知ることができる。
【図面の簡単な説明】
【図１】従来技術における半導体試験システムであるサイクル型テストシステムの基本的構成例を示すブロック図である。
【図２】新たな半導体試験システムであるイベント型テストシステムの基本的構成例を示すブロック図である。
【図３】サイクル型テストシステムあるいはイベント型テストシステムにおけるピンエレクトロニクスの内部構成を主として示すブロック図である。
【図４】被試験デバイスの電源電流を測定するための従来の電源電流測定ユニットの構成例を示す回路図である。
【図５】第４図に示す従来の電源電流測定ユニットの動作を説明するためのタイミングチャートである。
【図６】被試験デバイスの電源電流を測定するための本発明による電源電流測定ユニットの構成例を示す回路図である。
【図７】第６図に示す本発明の電源電流測定ユニットの動作を説明するためのタイミングチャートである。
【図８】イベント型テストシステムにおいて、被試験デバイスに与えるクロック信号の周期を任意の倍率で調整して本発明による電源電流測定ユニットにより電源電流を測定するための、スケーリング回路の構成例を示すブロック図である。
【符号の説明】
２８  ＤＵＴ
７１  ＤＡコンバータ
７２  演算増幅器
７３  電流バッファ
７４  電流測定抵抗
７５  差動増幅器
８２  積分抵抗
８３  積分回路
８５  ＡＤコンバータ
Ｃ    積分キャパシタ
ＳＷ１  スイッチ
ＳＷ２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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