(57)【特許請求の範囲】
【請求項１】
ＤＤＲＳＤＲＡＭでプリアンブル及びポストアンブル状態を有するデータストローブ信号を制御するための方法において、
データが出力される区間とプリアンブル区間及びポストアンブル区間の各区間以外の区間で非活性化される第１制御信号に応答して、該第１制御信号が非活性状態の時に上記データストローブ信号（ＤＱＳ）をハイインピーダンス（ＨＩ−Ｚ）状態で制御し、
読み出し命令語が活性化された時点からＣＡＳレンテンシ値より一つのクロック分少ないクロックが遷移する時点で活性化される第２制御信号により上記データストローブ信号の上記プリアンブル状態が始まる時点を制御することを特徴とするデータストローブ信号制御方法。
【請求項２】
上記第１制御信号が論理‘ロー’である時、上記データストローブ信号は高インピーダンス（ＨＩ−Ｚ）状態を有し、上記第２制御信号が論理‘ロー’から論理‘ハイ’に遷移する時、上記データストローブ信号がプリアンブル状態を始めるように制御することを特徴とする請求項１記載のデータストローブ信号制御方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は次世代メモリー素子であるＤＤＲ（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ）ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）に関し、特にＤＤＲ  ＳＤＲＡＭの読み出し（Ｒｅａｄ）駆動時に使われるデータストローブ信号（ｄａｔａ  ｓｔｒｏｂｅ  ｓｉｇｎａｌ）を制御する方法に関するものである。
【０００２】
【従来の技術】
周知のように、半導体メモリー素子中において、ＤＲＡＭは、動作速度向上のために、外部のシステムクロックに同期して動作するＳＤＲＡＭが広く使用されている。一方、通常のＳＤＲＡＭは、クロックのライジング（ｒｉｓｉｎｇ）エッジ（ｅｄｇｅ）だけを使用する素子であるのに対し、ＤＤＲ  ＳＤＲＡＭは、クロックライジング及びフォーリング（ｆａｌｌｉｎｇ）エッジを共に使用するために、さらに高速な動作を実現できることから次世代ＤＲＡＭとして大きな脚光を浴びている。一方、データを読み出す時、メモリーチップセット（ｃｈｉｐ  ｓｅｔ）での各チップ間に発生するタイムスキュー（ｔｉｍｅ  ｓｋｅｗ）を最小化するために、データストローブ信号を使用している。
【０００３】
図１は、ＤＤＲ  ＳＤＲＡＭでデータ読み出し（Ｒｅａｄ）の際のタイミングを表すものであり、図１では、ＣＡＳレンテンシ値（読み出し命令が入ったクロックの時点からデータが読み出される時までのクロック数を規定したもの）が２であり、‘ｂｕｒｓｔ  ｌｅｎｇｔｈ’（連続して処理するデータ数を規定したもの）が４である場合のタイミング図である。
【０００４】
図１に示すように、ＤＤＲ  ＳＤＲＡＭは、読み出し（Ｒｅａｄ）動作の際に、データストローブ信号（ＤＱＳ）がイネーブルである時点に合せてライジングエッジ及びフォーリングエッジで全てデータを送りだす必要がある。ところが、クロックの周期（ｃｙｃｌｅ）が８ｎｓｅｃ程度であると、ライジング及びフォーリングの際の時間（約１ｎｓｅｃ）とその他のスペックを合せるための時間などを引けば、実質的に約６ｎｓｅｃ以下の時間内に二つのデータを連続的に出力しなければならない。このために、データストローブ信号（ＤＱＳ）は、ハイインピーダンス（ｈｉ−ｚ、‘ハイ’レベルと‘ロー’レベル間のレベル）状態を維持し、データが出てくる一つのクロック前に予め‘ロー’状態を有するべきであり（ｐｒｅａｍｂｌｅ）、データが出てくる際には、そのエッジにデータストローブ信号のエッジが一致すべきであり（ｅｄｇｅ  ｔｒｉｇｇｅｒ）、最後のデータが出てくる際に、その半クロックの間、‘ロー’を維持すべきである（ｐｏｓｔａｍｂｌｅ）。
【０００５】
このようなデータストローブ信号のプリアンブル区間とポストアンブル区間とを設定するためにはデータストローブ信号を制御しなければならないが、従来においては一つの制御信号を使用してデータストローブ信号を制御する方式を使用している。
【０００６】
図２は従来技術に係るデータストローブ信号制御方法を表すタイミング図であり、ＣＡＳレンテンシ値が２で、‘ｂｕｒｓｔ  ｌｅｎｇｔｈ’が２である場合、すなわち、読み出し命令語（ＲＤ１）が発生した後、二つのクロック後に二つのデータ（ＤＱ）が連続的に出てくる場合である。図２に示すように、従来はデータストローブイネーブル信号（ＱＳ＿ＥＮＡＢＬＥ）でデータストローブ信号（ＤＱＳ）を制御した。ところが、仮りに読み出し命令語（ＲＤ１）が発生した後、二つのクロック後に読み出し命令語（ＲＤ２）が入力されると、データストローブ信号（ＤＱＳ）のポストアンブル区間（図面のＡ）とプリアンブル区間（図面のＢ）は引き続きになるが、この時、データストローブイネーブル信号（ＱＳ＿ＥＮＡＢＬＥ）は必ず‘ロー’に落ちてから‘ハイ’に上がる区間（図面のＣ）があるべきである。しかし、もしこの区間があまりに小さくて上昇エッジを認識できなければ、プリアンブル区間（Ｂ）はなくなる。これを克服しようとするとデータストローブイネーブル信号（ＱＳ＿ＥＮＡＢＬＥ）が、‘ハイ’から‘ロー’に非活性化される時点を早くするか、さもなければ、‘ロー’から‘ハイ’に活性化される時点を遅くすれば良いが、前者の場合はポストアンブル区間（Ａ）に影響を与え、後者の場合はプリアンブル区間に（Ｂ）に影響を与える。
【０００７】
このように、一つの制御信号としてデータストローブ信号を制御する方法は、データストローブ信号の正確なプリアンブルまたはポストアンブル区間を設定することは難しく、これにより正確なデータ読み出しがむずかしいという問題点がある。
【０００８】
【発明が解決しようとする課題】
上記したように、ＤＤＲ  ＳＤＲＡＭの読み出し（Ｒｅａｄ）駆動時、データストローブ信号はハイインピーダンス（ＨＩ−Ｚ）状態を維持し、データが出てくる一つのクロック前にプリアンブル区間を有するべきであり、データとデータストローブ信号間にエッジトリガー（ｅｄｇｅ  ｔｒｉｇｇｅｒ）がなされるべきであり、最後のデータが出てくる時、半クロック間、ポストアンブル区間を有するべきであるが、本発明はこのような諸般の要求事項を充足させるために、データストローブ信号制御方法を提供することにその目的がある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために本発明においては、ＤＤＲＳＤＲＡＭでプリアンブル及びポストアンブル状態を有するデータストローブ信号を制御するための方法において、データが出力される区間とプリアンブル区間及びポストアンブル区間の各区間以外の区間で非活性化される第１制御信号に応答して、該第１制御信号が非活性状態の時に上記データストローブ信号（ＤＱＳ）をハイインピーダンス（ＨＩ−Ｚ）状態で制御し、読み出し命令語が活性化された時点からＣＡＳレンテンシ値より一つのクロック分少ないクロックが遷移する時点で活性化される第２制御信号により上記データストローブ信号の上記プリアンブル状態が始まる時点を制御することを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明が属する技術分野において通常の知識を有する当業者が本発明の技術的思想を容易に実施可能であるように、本発明の最も望ましい実施例を、添附の図面を参照して詳細に説明する。
【００１１】
図３は本発明の技術的構成を表すブロック構成図であり、この図３に示したように、本発明に係るデータストローブ信号制御装置（２００）は、ＣＡＳレンテンシ値信号ＣＬと、出力イネーブル信号ＯＥ及びクロック信号ＣＬＫを入力して（１００）、データストローブ信号ドライバー（３００）を制御するための制御信号として、制御信号ＱＳ＿ＥＮＡＢＬＥと制御信号ＱＳ＿ＰＲＥＡＭＢＬＥ信号を発生している。
【００１２】
図４は本発明にかかるデータストローブ信号制御方法を表すタイミング図であり、ＣＡＳレンテンシ値が２で、‘ｂｕｒｓｔ  ｌｅａｎｇｔｈ’が２である場合であり、読み出し命令語（ＲＤ１）が発生した後、３クロック後に読み出し命令語（ＲＤ２）が入力される場合である。
【００１３】
図４に図示したように、制御信号ＱＳ＿ＰＲＥＡＭＢＬＥは、データストローブ信号（ＤＱＳ）のプリアンブル状態が始まる時点を制御するが、制御信号ＱＳ＿ＰＲＥＡＭＢＬＥが、論理‘ロー’から論理‘ハイ’に遷移する時、データストローブ信号（ＤＱＳ）がプリアンブル状態を始める。
【００１４】
制御信号ＱＳ＿ＥＮＡＢＬＥは、データが出力される区間とプリアンブル区間及びポストアンブル区間の各区間以外の区間で、上記データストローブ信号（ＤＱＳ）をハイインピーダンス（ＨＩ−Ｚ）状態に制御するが、制御信号ＱＳ＿ＥＮＡＢＬＥが論理‘ロー’である時、上記データストローブ信号は高インピーダンス（ＨＩ−Ｚ）状態となる。
【００１５】
図５は、ＣＡＳレンテンシ値が２で、‘ｂｕｒｓｔ  ｌｅａｎｇｔｈ’が２である場合、そして読み出し命令語（ＲＤ１）が発生した後、２クロック後に読み出し命令語（ＲＤ２）が入力される場合に、本発明によってデータストローブ信号が制御される状態を示す。この時には、データストローブ信号（ＤＱＳ）のポストアンブル区間（図面のＡ）とプリアンブル区間（図面のＢ）は引き続きになるが、この時、データストローブ信号（ＤＱＳ）のプリアンブル区間（図面のＢ）の始まりは、制御信号ＱＳ＿ＥＮＡＢＬＥの上昇エッジに制御されるものではなく、制御信号ＱＳ＿ＰＲＥＡＭＢＬＥの上昇エッジに制御されるため、プリアンブル区間（Ｂ）が正確に設定される。
【００１６】
図６は本発明の一実施例に係るデータストローブ信号制御装置（２００）を表す回路図であり、図７は、ＣＡＳレンテンシ値が２である場合にこれによる各信号の波形を表すタイミング図である。図６を参照すれば、本発明の一実施例に係るデータストローブ信号制御装置（２００）は、制御信号ＱＳ＿ＥＮＡＢＬＥを発生させる制御信号発生部（２２０）と、制御信号ＱＳ＿ＰＲＥＡＭＢＬＥを発生させる制御信号発生部（２１０）、及びパワーアップ信号（ＰＷＲＵＰ）により、データストローブ信号制御装置（２００）を初期化させる初期化部（２３０）で構成される。
【００１７】
具体的に、図６と図７を参照すれば、制御信号発生部（２１０）は、ＣＡＳレンテンシ値が１．５である（読み出し命令語が活性化された後、１．５クロック後にデータが出力される）ことを知らせる信号ＣＬ＿１．５が活性化される場合、読み出し命令語が活性化された時点から半クロックほど遅延された出力イネーブル信号ＯＥ＿０．５を制御信号ＱＳ＿ＰＲＥＡＭＢＬＥとして出力し、ＣＡＳレンテンシ値が２である（読み出し命令語が活性化された後２クロック後にデータが出力される）ことを知らせる信号ＣＬ＿２．０が活性化される場合、読み出し命令語が活性化された時点から一つのクロックほど遅延された出力イネーブル信号ＯＥ＿１．０を制御信号ＱＳ＿ＰＲＥＡＭＢＬＥとして出力し、ＣＡＳレンテンシ値が２．５である（読み出し命令語が活性化された後２．５クロック後にデータが出力される）ことを知らせる信号ＣＬ＿２．５が活性化される場合、読み出し命令語が活性化された時点から１．５クロックほど遅延された出力イネーブル信号ＯＥ＿１．５を制御信号ＱＳ＿ＰＲＥＡＭＢＬＥとして出力するように構成されている。
【００１８】
すなわち、制御信号発生部（２１０）は、多数のＣＡＳレンテンシ値信号（ＣＬ＿１．５、ＣＬ＿２．０、ＣＬ＿１．５）と、多数の出力イネーブル信号（ＯＥ＿０．５、ＯＥ＿１．０、ＯＥ＿１．５）を入力されて、読み出し命令語（ＲＤ）が活性化された時点から、ＣＡＳレンテンシ値より一つのクロックが少ないクロック数ほど遅延された、出力イネーブル信号を制御信号ＱＳ＿ＰＲＥＡＭＢＬＥとして出力する。本実施例では図面に示したように、制御信号発生部（２１０）を構成することにおいて、ＣＡＳレンテンシ値によって適切に遅延された出力イネーブル信号を伝達するために、ＮＭＯＳトランジスターとＰＭＯＳトランジスターとの対でなされた伝達ゲート（２１１、２１２、２１３）を使用し、出力バッファーリングのためにインバータ（２１４、２１５、２１６）を使用した。
【００１９】
制御信号発生部（２２０）は、ＣＡＳレンテンシ値によって選択された出力イネーブル信号が‘ハイ’に活性化されると制御信号ＱＳ＿ＥＮＡＢＬＥが‘ハイ’に活性化され、制御信号ＱＳ＿ＰＲＥＡＭＢＬＥが‘ロー’に非活性化されている間、ライジングまたはフォーリングクロック遅延固定ループ信号ＲＣＬＫ＿ＤＬＬ、またはＦＣＬＫ＿ＤＬＬが‘ハイ’に活性化されると、制御信号ＱＳ＿ＥＮＡＢＬＥが‘ロー’に非活性化されるように構成されている。ライジングクロック遅延固定ループ信号ＲＣＬＫ＿ＤＬＬは、メーンクロック（ＣＬＫ）のライジングエッジでパルスを有し、フォーリングクロック遅延固定ループ信号ＦＣＬＫ＿ＤＬＬは、メーンクロック（ＣＬＫ）のフォーリングエッジでパルスを有する。
【００２０】
さらに具体的に説明すれば、制御信号ＱＳ＿ＥＮＡＢＬＥを出力するナンドゲート（２２１）〔直列連結された二つのインバータ（２２２、２２３）は無視して説明する〕は、信号ＯＥＢを一つの入力とするために、信号ＯＥＢが‘ロー’を維持すれば無条件制御信号ＱＳ＿ＥＮＡＢＬＥを‘ハイ’に維持する。すなわち、信号ＯＥＢは、インバータ（２１４）によりＣＡＳレンテンシ値によって選択された出力イネーブル信号の反転された信号であるため、ＣＡＳレンテンシ値によって選択された出力イネーブル信号が‘ハイ’に活性化されると制御信号ＱＳ＿ＥＮＡＢＬＥが‘ハイ’に活性化される。一方、ナンドゲート（２２１）は、伝達ゲート（２２４）を介して制御信号ＱＳ＿ＰＲＥＡＭＢＬＥの反転された信号を他の側の入力として入力し、伝達ゲート（２２４）は、ＣＡＳレンテンシ値によって選択されたライジングまたはフォーリングクロック遅延固定ループ信号ＲＣＬＫ＿ＤＬＬ、またはＦＣＬＫ＿ＤＬＬをゲート入力とするために、信号ＯＥＢが‘ハイ’を維持して制御信号ＱＳ＿ＰＲＥＡＭＢＬＥが‘ロー’を維持する時、ライジングまたはフォーリングクロック遅延固定ループ信号ＲＣＬＫ＿ＤＬＬ、またはＦＣＬＫ＿ＤＬＬが‘ハイ’に活性化されると、制御信号ＱＳ＿ＥＮＡＢＬＥが‘ロー’に非活性化される。
【００２１】
本実施例では、伝達ゲート（２２４）のゲートを制御するライジングまたはフォーリングクロック遅延固定ループ信号ＲＣＬＫ＿ＤＬＬ、またはＦＣＬＫ＿ＤＬＬを選択することにおいて、ＣＡＳレンテンシ値信号ＣＬ２が‘ハイ’であるとライジングクロック遅延固定ループ信号ＲＣＬＫ＿ＤＬＬが伝達ゲート（２２４）のゲートを制御し、ＣＡＳレンテンシ値信号ＣＬ２が‘ロー’であるとフォーリングクロック遅延固定ループ信号ＦＣＬＫ＿ＤＬＬが伝達ゲート（２２４）のゲートを制御するように、３つのナンドゲートで実施構成した。
【００２２】
初期化部（２３０）は、ナンドゲート（２２１）の他入力端を初期化するように、パワーアップ信号（ＰＷＲＵＰ）を一つの入力として伝達ゲート（２２４）を介して伝えられた制御信号ＱＳ＿ＰＲＥＡＭＢＬＥを他の入力とするナンドゲート及びラッチで実施構成にされている。
【００２３】
本発明の技術思想は上記望ましい実施例によって具体的に説明したが、上記した実施例はその説明のためのものでありその制限のためのものではないことを注意  するべきでる。また、本発明の技術分野の通常の専門家である当業者ならば本発明の技術思想の範囲内で多様な実施例が可能であることが理解できる。
【００２４】
【発明の効果】
以上説明したように、本発明は二つの制御信号を使用してデータストローブ信号を制御することにより、ＤＤＲ  ＳＤＲＡＭの読み出し（Ｒｅａｄ）駆動時、データストローブ信号が有するべきプリアンブル区間とポストアンブル区間とを正確に、そして安定的に設定できる  ため、データ出力を安定的に駆動できる。
【図面の簡単な説明】
【図１】  ＤＤＲ  ＳＤＲＡＭでのデータ読み出し（Ｒｅａｄ）際のタイミング図である。
【図２】  従来技術に係るデータストローブ信号制御方法を表すタイミング図である。
【図３】  本発明の技術的構成を表すブロック構成図である。
【図４】  本発明に係るデータストローブ信号制御方法を表すタイミング図である。
【図５】  本発明に係るデータストローブ信号制御方法を表すタイミング図である。
【図６】  本発明の一実施例に係るデータストローブ信号制御装置を表す回路図である。
【図７】  図６の各信号に対するタイミング図である。
【符号の説明】
２００  データストローブ信号の制御装置
２１０、２２０  制御信号発生部
２３０  初期化部
３００  データストローブドライバー
【図１】
0004293691.tif 000002
【図２】
0004293691.tif 000003
【図３】
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【図４】
0004293691.tif 000005
【図５】
0004293691.tif 000006
【図６】
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【図７】
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