(57)【特許請求の範囲】
【請求項１】
第１の増幅率制御信号に基づいて、アナログの受信信号を増幅するアナログ増幅回路と、
前記増幅された受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、
第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られたデジタルの受信信号を増幅するデジタル増幅回路と、
前記デジタルの受信信号の振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する第１の増幅制御回路と、
前記第１の増幅率制御信号の振幅の時間変化を積分して前記第２の増幅率制御信号を生成する第２の増幅制御回路と
を有する受信装置。
【請求項２】
前記第２の増幅率制御信号が係数αを示す場合に、
前記デジタル増幅回路は、前記Ａ／Ｄ変換によって得られたデジタルの受信信号を（１＋α）倍に増幅する
請求項１に記載の受信装置。
【請求項３】
前記係数αは、−１≦α≦１を満たしている
請求項２に記載の受信装置。
【請求項４】
前記デジタル増幅回路で増幅されたデジタルの受信信号と、フィードバック信号との乗算を行う乗算回路と、
前記乗算回路から出力される信号の位相を検出して位相信号を生成する位相検出回路と、
前記位相信号に応じた発振周波数の前記フィードバック信号を生成する数値制御回路と
を有し、
前記第１の増幅制御回路は、前記乗算回路から出力される信号の振幅と、所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する
請求項１に記載の受信装置。
【請求項５】
位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離する分離回路と、
第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅するアナログ増幅回路と、
前記増幅された前記同相成分の信号および直交成分の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、
第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号を増幅するデジタル増幅回路と、
前記デジタル増幅回路から得られた同相成分の信号および直交成分の信号の周波数引き込み処理および位相同期処理を行う処理回路と、
前記処理回路からの同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する第１の増幅制御回路と、
前記第１の増幅率制御信号の振幅の時間変化を積分し、当該積分結果を用いて前記第１の増幅率制御信号の振幅が小さくなるように前記第２の増幅率制御信号を生成する第２の増幅制御回路と
を有する受信装置。
【請求項６】
前記第２の増幅率制御信号が係数αを示す場合に、
前記デジタル増幅回路は、前記Ａ／Ｄ変換によって得られたデジタルの受信信号を（１＋α）倍に増幅する
請求項５に記載の受信装置。
【請求項７】
前記第２の増幅制御回路は、
デジタルの前記第２の増幅率制御信号を生成し、
前記受信装置は、
前記デジタルの第２の増幅率制御信号をアナログに変換して前記第１のアナログ増幅回路および前記アナログ増幅回路に出力する変換回路
をさらに有する
請求項５に記載の受信装置。
【請求項８】
位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離する分離回路と、
第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅するアナログ増幅回路と、
前記増幅された前記同相成分の信号および前記直交成分の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、
第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を増幅する第１のデジタル増幅回路と、
第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を増幅する第２のデジタル増幅回路と、
前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する第１の増幅制御回路と、
前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を積分し、当該積分結果を用いて前記差分を小さくするように、前記前記第２の増幅率制御信号および前記第３の増幅率制御信号を生成する第２の増幅制御回路と
を有する受信装置。
【請求項９】
前記第２の増幅制御回路は、係数βを示す前記第２の増幅率制御信号と、係数（−β）を示す前記第３の増幅率制御信号とを生成し、
前記第１のデジタル増幅回路は、前記第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を（１＋β）倍に増幅し、
前記第２のデジタル増幅回路は、前記第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を（１−β）倍に増幅する
請求項８に記載の受信装置。
【請求項１０】
前記係数βは、−１≦β≦１を満たしている
請求項９に記載の受信装置。
【請求項１１】
位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離する分離回路と、
第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅するアナログ増幅回路と、
前記増幅された前記同相成分の信号および前記直交成分の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、
第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を増幅する第１のデジタル増幅回路と、
第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を増幅する第２のデジタル増幅回路と、
前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する第１の増幅制御回路と、
前記第１の増幅率制御信号の振幅の時間変化を積分して第４の増幅率制御信号を生成し、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を積分して第５の増幅率制御信号を生成し、前記第４の増幅率制御信号および前記第５の増幅率制御信号を用いて、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を小さくすると共に、前記第１の増幅率制御信号の振幅を小さくするように、前記第２の増幅率制御信号および前記第３の増幅率制御信号を生成する第２の増幅制御回路と
を有する受信装置。
【請求項１２】
前記第２の増幅制御回路は、係数αを示す前記第４の増幅率制御信号と、係数βを示す前記第５の増幅率制御信号とに基づいて、係数（１＋α＋β）を示す前記第２の増幅率制御信号と、係数（１＋α−β）を示す前記第３の増幅率制御信号とを生成し、
前記第１のデジタル増幅回路は、前記第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を（１＋α＋β）倍に増幅し、
前記第２のデジタル増幅回路は、前記第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を（１＋α−β）倍に増幅する
請求項１１に記載の受信装置。
【請求項１３】
第１の増幅率制御信号に基づいて、アナログの受信信号を増幅し、
前記増幅された受信信号をＡ／Ｄ変換し、
第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られたデジタルの受信信号を増幅し、
前記デジタルの受信信号の振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成し、
前記第１の増幅率制御信号の振幅の時間変化を積分して前記第２の増幅率制御信号を生成する
受信方法。
【請求項１４】
前記第２の増幅率制御信号が係数αを示す場合に、
前記Ａ／Ｄ変換によって得られたデジタルの受信信号を（１＋α）倍に増幅する
請求項１３に記載の受信方法。
【請求項１５】
前記デジタル増幅回路で増幅されたデジタルの受信信号と、フィードバック信号との乗算を行い、
当該乗算によって得られた信号の位相を検出して位相信号を生成し、
前記位相信号に応じた発振周波数の前記フィードバック信号を生成し、
乗算によって得られた信号の振幅と、所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する
請求項１３に記載の受信方法。
【請求項１６】
位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離し、
第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅し、
前記増幅された前記同相成分の信号および直交成分の信号をＡ／Ｄ変換し、
第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号を増幅し、
当該増幅された同相成分の信号および直交成分の信号に周波数引き込み処理および位相同期処理を行い、
当該処理によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成し、
前記第１の増幅率制御信号の振幅の時間変化を積分し、当該積分結果を用いて前記第１の増幅率制御信号の振幅が小さくなるように前記第２の増幅率制御信号を生成する
受信方法。
【請求項１７】
位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離し、
第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅し、
当該増幅された前記同相成分の信号および前記直交成分の信号をＡ／Ｄ変換し、
第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を増幅し、
第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を増幅し、
前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成し、
前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を積分し、当該積分結果を用いて前記差分を小さくするように、前記前記第２の増幅率制御信号および前記第３の増幅率制御信号を生成する
受信方法。
【請求項１８】
係数βを示す前記第２の増幅率制御信号と、係数（−β）を示す前記第３の増幅率制御信号とを生成し、
前記第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を（１＋β）倍に増幅し、
前記第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を（１−β）倍に増幅する
請求項１７に記載の受信方法。
【請求項１９】
位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離し、
第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅し、
前記増幅された前記同相成分の信号および前記直交成分の信号をＡ／Ｄ変換し、
第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を増幅し、
第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を増幅し、
前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成し、
前記第１の増幅率制御信号の振幅の時間変化を積分して第４の増幅率制御信号を生成し、
前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を積分して第５の増幅率制御信号を生成し、
前記第４の増幅率制御信号および前記第５の増幅率制御信号を用いて、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を小さくすると共に、前記第１の増幅率制御信号の振幅を小さくするように、前記第２の増幅率制御信号および前記第３の増幅率制御信号を生成する
受信方法。
【請求項２０】
係数αを示す前記第４の増幅率制御信号と、係数βを示す前記第５の増幅率制御信号とに基づいて、係数（１＋α＋β）を示す前記第２の増幅率制御信号と、係数（１＋α−β）を示す前記第３の増幅率制御信号とを生成し、
前記第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を（１＋α＋β）倍に増幅し、
前記第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を（１＋α−β）倍に増幅する
請求項１９に記載の受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、衛星通信および衛星放送等において利用される受信装置およびその方法に関する。
【０００２】
【従来の技術】
図１２は、従来の衛星通信のネットワークなどに用いられる変調信号を受信する受信装置１００の構成図である。
受信装置１００では、以下に示すように処理が行われる。
衛星中継器を介して受信した受信信号（中間周波数信号）Ｓ１０の同相成分が、同相検波回路１２において、局部発振信号Ｓ１１を用いて検波され、ベースバンドのＩ信号Ｓ１２が生成される。
そして、増幅回路１５における増幅処理、ＬＰＦ回路１８におけるＬＰＦ処理およびＡ／Ｄ変換回路２０におけるＡ／Ｄ変換処理を経て、Ｉ信号Ｓ１２からＩ信号Ｓ２０が生成される。
このとき、増幅回路１５では、ローパスフィルタ４９からの増幅率制御信号Ｓ４９に応じた増幅率でＩ信号Ｓ１２が増幅されてＩ信号Ｓ１５が生成される。
【０００３】
また、それと並行して、受信信号Ｓ１０の直交成分が、直交検波回路１４において、局部発振信号Ｓ１１と９０度位相差を持つ局部発生信号Ｓ１３を用いて検波され、ベースバンドのＱ信号Ｓ１４が生成される。
そして、増幅回路１６における増幅処理、ＬＰＦ回路１９におけるＬＰＦ処理およびＡ／Ｄ変換回路２１におけるＡ／Ｄ変換処理を経て、Ｑ信号Ｓ１４からＱ信号Ｓ２１が生成される。
このとき、増幅回路１６では、ローパスフィルタ４９からの増幅率制御信号Ｓ４９に応じた増幅率でＱ信号Ｓ１４が増幅されてＱ信号Ｓ１６が生成される。
【０００４】
次に、補間回路２８および２９において、軟判定回路４５が適切なタイミングでシンボルの判定を行えるように、シンボルタイミング再生回路４６からのシンボルタイミングＳ４６に基づいてそれぞれＩ信号Ｓ２０およびＱ信号Ｓ２１の補間処理が行われ、Ｉ信号Ｓ２８およびＱ信号Ｓ２９がそれぞれ生成される。
【０００５】
次に、複素乗算回路３０において、信号変換回路３６，３７からのキャリア再生用（周波数引き込み並びに位相同期用）の信号Ｓ３６，Ｓ３７を用いて、Ｉ信号Ｓ２８およびＱ信号Ｓ２９に対して周波数引き込み処理および位相同期処理が行われ、Ｉ信号Ｓ３０ａおよびＱ信号Ｓ３０ｂが生成される。
【０００６】
次に、ロールオフフィルタ回路３１において、Ｉ信号Ｓ３０ａに符号間干渉を低減するためのフィルタ処理が行われてＩ信号Ｓ３１が生成される。
また、ロールオフフィルタ回路３２において、Ｑ信号Ｓ３０ｂに符号間干渉を低減するためのフィルタ処理が行われてＱ信号Ｓ３２が生成される。
【０００７】
次に、位相検出回路３３において、Ｉ信号Ｓ３１およびＱ信号Ｓ３２によって決まる位相が検出され、当該位相を示す位相信号Ｓ３３が生成される。
位相信号Ｓ３３は、ループフィルタ回路３４に出力されて平滑化され、位相信号Ｓ３４が生成される。
次に、数値制御発振回路３５において、位相信号Ｓ３４の値に応じた発振周波数を持つ信号Ｓ３５が生成され、これが信号変換回路３６，３７に出力される。次に、信号Ｓ３５に応じたＳＩＮ特性を持つ信号Ｓ３６と、信号Ｓ３５に応じたＣＯＳ特性を持つ信号Ｓ３７とが、信号変換回路３６，３７から複素乗算回路３０に出力される。
【０００８】
ここで、複素乗算回路３０、ロールオフフィルタ回路３１，３２、位相検出回路３３、ループフィルタ回路３４、数値制御発振回路３５および信号変換回路３６，３７によってコスタスループ２５が構成される。
コスタスループ２５は、位相検出回路３３からの位相信号Ｓ３３をフィードバックすることで、Ｉ信号Ｓ２８およびＱ信号Ｓ２９に生じる周波数離調成分を引き込んむように作用する。
【０００９】
また、受信装置１００では、ロールオフフィルタ回路３１および３２で生成されたＩ信号Ｓ３１およびＱ信号Ｓ３２がＡＧＣ(Auto Gain Control) 回路４７に出力される。
ＡＧＣ回路４７では、Ａ／Ｄ変換回路２０，２１の後段の回路において安定した適切な振幅を用いた処理を行えるように、Ｉ信号Ｓ３１およびＱ信号Ｓ３２の振幅値を用いて、増幅回路１５，１６の増幅率を制御するためのデジタルの増幅率制御信号Ｓ４７が例えば８ビットの分解能で生成される。
デジタルの増幅率制御信号Ｓ４７は、ＰＷＭ(Pulse Width Modulation)信号生成回路４８において、アナログ信号を得るためのＰＷＭ信号である増幅率制御信号Ｓ４８に変換され、ローパスフィルタ４９に出力される。
増幅率制御信号Ｓ４８は、ローパスフィルタ４９において高域成分が除去されると、アナログの増幅率制御信号Ｓ４９となり、増幅回路１５および１６に出力される。
【００１０】
以下、従来の図１２に示すＡＧＣ回路４７の構成を説明する。
図１３は、図１２に示すＡＧＣ回路４７の構成図である。
図１３に示すＡＧＣ回路４７では、図１２に示すＩ信号Ｓ３１およびＱ信号Ｓ３２の乗算がそれぞれ乗算回路１５０および１５１で行われ、それぞれの乗算結果である信号Ｓ１５０およびＳ１５１が加算回路１５２に出力される。
次に、加算回路１５２において、信号Ｓ１５０とＳ１５１との加算が行われ、その加算結果である信号Ｓ１５２が加算回路１５３に出力される。
次に、加算回路１５３において、信号Ｓ１５２から、最適な振幅を持つ参照用信号Ｓ１６０が減算されて信号Ｓ１５３が生成され、信号Ｓ１５３が加算回路１５４に出力される。
【００１１】
次に、加算回路１５４および遅延回路１５５において、信号Ｓ１５３が積分によって平均化され、その結果である信号Ｓ１５５が増幅回路１５６に出力される。
次に、増幅回路１５６において、信号Ｓ１５５が増幅されて増幅率制御信号Ｓ４７が生成される。
【００１２】
【発明が解決しようとする課題】
ところで、上述した図１２に示す受信装置１００では、増幅回路１５および１６による増幅率がアナログの増幅率制御信号Ｓ４７に基づいて決定されるのに対して、ＡＧＣ回路４７におけるＡＧＣ処理はデジタルで行われる。
そのため、図１３に示すＡＧＣ回路４７では、信号Ｓ５２と、参照用振幅信号Ｓ１６０とは実際には完全には一致せず、増幅率制御信号Ｓ４９は微小な振幅で継続して振動し、受信装置１００の特性に悪影響を及ぼすという問題がある。
【００１３】
このような問題を解決するために、例えば、特開平７−３３６１７４号公報に、ＡＧＣ処理を全てデジタルで行うデジタルＡＧＣ装置が開示されている。
このデジタルＡＧＣ装置では、ＡＧＣ処理を全てデジタルで行うため、ＡＧＣ処理を細かく最適化可能であるが、例えば、受信信号のダイナミックレンジが大きい場合、例えば４０〜６０ｄＢである場合、アナログからデジタルに変換する部分の分解能を通常の１００倍以上にする必要があり、装置規模および価格の面から現実的でないという問題がある。
【００１４】
また、図１２に示す受信装置１００のように、チューナ部において同相成分と直交成分とを分離して処理を行う装置では、同相検波回路１２および直交検波回路１４などのアナログ素子の特性のバラツキなどがあるため、例えば、Ｉ信号とＱ信号とが本来同じ振幅である場合でも、これらアナログ素子のバラツキのために若干の誤差が生じている。
このような誤差は、ＩＱ振幅誤差(IQ Amplitude Imbalance)と呼ばれており、復調時におけるビットエラーレートを劣化させる要因となる。
【００１５】
本発明は上述した従来技術の問題点に鑑みてなされ、小規模かつ低価格な構成で、高い特性を得ることができる受信装置およびその方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の第１の観点の受信装置は、第１の増幅率制御信号に基づいて、アナログの受信信号を増幅するアナログ増幅回路と、前記増幅された受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られたデジタルの受信信号を増幅するデジタル増幅回路と、前記デジタルの受信信号の振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する第１の増幅制御回路と、前記第１の増幅率制御信号の振幅の時間変化を積分して前記第２の増幅率制御信号を生成する第２の増幅制御回路とを有する。
【００１７】
第１の観点の受信装置では、アナログ増幅回路において、第１の増幅率制御信号に基づいて、アナログの受信信号が増幅される。
次に、Ａ／Ｄ変換回路において、前記増幅された受信信号がＡ／Ｄ変換される。
次に、デジタル増幅回路において、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られたデジタルの受信信号が増幅される。
これらの処理の過程で、第１の増幅制御回路では、前記デジタルの受信信号の振幅と所定の参照用振幅との差分が検出され、当該検出された差分を小さくするように、前記第１の増幅率制御信号が生成される。
また、第２の増幅制御回路では、前記第１の増幅率制御信号の振幅の時間変化が積分されて前記第２の増幅率制御信号が生成される。
【００１８】
また、本発明の第１の観点の受信装置は、好ましくは、前記第２の増幅率制御信号が係数αを示す場合に、前記デジタル増幅回路は、前記Ａ／Ｄ変換によって得られたデジタルの受信信号を（１＋α）倍に増幅する。
【００１９】
また、本発明の第１の観点の受信装置は、好ましくは、前記デジタル増幅回路で増幅されたデジタルの受信信号と、フィードバック信号との乗算を行う乗算回路と、前記乗算回路から出力される信号の位相を検出して位相信号を生成する位相検出回路と、前記位相信号に応じた発振周波数の前記フィードバック信号を生成する数値制御回路とを有し、前記第１の増幅制御回路は、前記乗算回路から出力される信号の振幅と、所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する。
【００２０】
また、本発明の第２の観点の受信装置は、位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離する分離回路と、第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅するアナログ増幅回路と、前記増幅された前記同相成分の信号および直交成分の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号を増幅するデジタル増幅回路と、前記デジタル増幅回路から得られた同相成分の信号および直交成分の信号の周波数引き込み処理および位相同期処理を行うコスタスループ回路と、前記コスタスループ回路からの同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する第１の増幅制御回路と、前記第１の増幅率制御信号の振幅の時間変化を積分し、当該積分結果を用いて前記第１の増幅率制御信号の振幅が小さくなるように前記第２の増幅率制御信号を生成する第２の増幅制御回路とを有する。
【００２１】
本発明の第２の観点の受信装置では、分離回路において、位相変調されたアナログの受信信号が、搬送波の同相成分の信号と直交成分の信号とに分離される。次に、アナログ増幅回路において、第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とが増幅される。
次に，Ａ／Ｄ変換回路において、前記増幅された前記同相成分の信号および直交成分の信号がＡ／Ｄ変換される。
次に、デジタル増幅回路において、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号が増幅される。
次に、処理回路において、前記デジタル増幅回路から得られた同相成分の信号および直交成分の信号の周波数引き込み処理および位相同期処理が行われる。
これらの処理の過程で、第１の増幅制御回路において、前記処理回路からの同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分が検出され、当該検出された差分を小さくするように、前記第１の増幅率制御信号が生成される。
また、第２の増幅制御回路において、前記第１の増幅率制御信号の振幅の時間変化が積分され、当該積分結果を用いて前記第１の増幅率制御信号の振幅が小さくなるように前記第２の増幅率制御信号が生成される。
【００２２】
また、本発明の第２の観点の受信装置は、好ましくは、前記第２の増幅制御回路は、デジタルの前記第２の増幅率制御信号を生成し、前記受信装置は、前記デジタルの第２の増幅率制御信号をアナログに変換して前記第１のアナログ増幅回路および前記アナログ増幅回路に出力する変換回路をさらに有する。
【００２３】
また、本発明の第３の観点の受信装置は、位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離する分離回路と、第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅するアナログ増幅回路と、前記増幅された前記同相成分の信号および前記直交成分の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を増幅する第１のデジタル増幅回路と、第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を増幅する第２のデジタル増幅回路と、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する第１の増幅制御回路と、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を積分し、当該積分結果を用いて前記差分を小さくするように、前記前記第２の増幅率制御信号および前記第３の増幅率制御信号を生成する第２の増幅制御回路とを有する。
【００２４】
本発明の第３の観点の受信装置では、先ず、分離回路において、位相変調されたアナログの受信信号が搬送波の同相成分の信号と直交成分の信号とに分離される。
次に、アナログ増幅回路において、第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とが増幅される。
次に、Ａ／Ｄ変換回路において、前記増幅された前記同相成分の信号および前記直交成分の信号がＡ／Ｄ変換される。
次に、第１のデジタル増幅回路において、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号が増幅される。
また、第２のデジタル増幅回路において、第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号が増幅される。
これらの処理の過程で、第１の増幅制御回路において、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分が検出され、当該検出された差分を小さくするように、前記第１の増幅率制御信号が生成される。
また、第２の増幅制御回路において、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分が積分され、当該積分結果を用いて前記差分を小さくするように、前記前記第２の増幅率制御信号および前記第３の増幅率制御信号が生成される。
【００２５】
本発明の第３の観点の受信装置は、好ましくは、前記第２の増幅制御回路は、係数βを示す前記第２の増幅率制御信号と、係数「−β」を示す前記第３の増幅率制御信号とを生成し、前記第１のデジタル増幅回路は、前記第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を（１＋β）倍に増幅し、前記第２のデジタル増幅回路は、前記第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を（１−β）倍に増幅する。
【００２６】
また、本発明の第４の観点の受信装置は、位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離する分離回路と、第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅するアナログ増幅回路と、前記増幅された前記同相成分の信号および前記直交成分の信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を増幅する第１のデジタル増幅回路と、第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を増幅する第２のデジタル増幅回路と、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成する第１の増幅制御回路と、前記第１の増幅率制御信号の振幅の時間変化を積分して第４の増幅率制御信号を生成し、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を積分して第５の増幅率制御信号を生成し、前記第４の増幅率制御信号および前記第５の増幅率制御信号を用いて、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を小さくすると共に、前記第１の増幅率制御信号の振幅を小さくするように、前記第２の増幅率制御信号および前記第３の増幅率制御信号を生成する第２の増幅制御回路とを有する。
【００２７】
また、本発明の第４の観点の受信装置は、好ましくは、前記第２の増幅制御回路は、係数αを示す前記第４の増幅率制御信号と、係数βを示す前記第５の増幅率制御信号とに基づいて、係数（１＋α＋β）を示す前記第２の増幅率制御信号と、係数（１＋α−β）を示す前記第３の増幅率制御信号とを生成し、前記第１のデジタル増幅回路は、前記第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を（１＋α＋β）倍に増幅し、前記第２のデジタル増幅回路は、前記第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を（１＋α−β）倍に増幅する。
【００２８】
また、本発明の第１の観点の受信方法は、第１の増幅率制御信号に基づいて、アナログの受信信号を増幅し、前記増幅された受信信号をＡ／Ｄ変換し、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られたデジタルの受信信号を増幅し、前記デジタルの受信信号の振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成し、前記第１の増幅率制御信号の振幅の時間変化を積分して前記第２の増幅率制御信号を生成する。
【００２９】
また、本発明の第２の観点の受信方法は、位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離し、第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅し、前記増幅された前記同相成分の信号および直交成分の信号をＡ／Ｄ変換し、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号を増幅し、当該増幅された同相成分の信号および直交成分の信号に周波数引き込み処理および位相同期処理を行い、当該処理によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成し、前記第１の増幅率制御信号の振幅の時間変化を積分し、当該積分結果を用いて前記第１の増幅率制御信号の振幅が小さくなるように前記第２の増幅率制御信号を生成する。
【００３０】
また、本発明の第３の観点の受信方法は、位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離し、第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅し、当該増幅された前記同相成分の信号および前記直交成分の信号をＡ／Ｄ変換し、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を増幅し、第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を増幅し、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成し、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を積分し、当該積分結果を用いて前記差分を小さくするように、前記前記第２の増幅率制御信号および前記第３の増幅率制御信号を生成する。
【００３１】
また、本発明の第４の観点の受信方法は、位相変調されたアナログの受信信号を搬送波の同相成分の信号と直交成分の信号とに分離し、第１の増幅率制御信号に基づいて、前記同相成分の信号および前記直交成分の信号とを増幅し、前記増幅された前記同相成分の信号および前記直交成分の信号をＡ／Ｄ変換し、第２の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた直交成分の信号を増幅し、第３の増幅率制御信号に基づいて、前記Ａ／Ｄ変換によって得られた同相成分の信号を増幅し、前記Ａ／Ｄ変換によって得られた同相成分の信号および直交成分の信号から得られる振幅と所定の参照用振幅との差分を検出し、当該検出された差分を小さくするように、前記第１の増幅率制御信号を生成し、前記第１の増幅率制御信号の振幅の時間変化を積分して第４の増幅率制御信号を生成し、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を積分して第５の増幅率制御信号を生成し、前記第４の増幅率制御信号および前記第５の増幅率制御信号を用いて、前記Ａ／Ｄ変換によって得られた同相成分の信号と直交成分の信号との振幅の差分を小さくすると共に、前記第１の増幅率制御信号の振幅を小さくするように、前記第２の増幅率制御信号および前記第３の増幅率制御信号を生成する。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態に係わる受信装置について説明する。
図１は、本実施形態の受信装置１の構成図である。
受信装置１は、例えば、ＳＣＰＣ(Single Channel Per Carrier)方式などの周波数分割多元接続（ＦＤＭＡ:Frequency Division Multiple Access)を用い、ＢＰＳＫ(Binary Phase Shift Keying) およびＱＰＳＫ(Quadrature Phase Shift Keying) などの位相シフト変調された信号を衛星中継器を介して受信し、受信信号の復調などを行う受信装置に用いられる。
【００３３】
図１に示すように、受信装置１は、例えば、入力端子１０、局部発振回路１１、同相検波回路１２、移相回路１３、直交検波回路１４、アナログ増幅回路１５，１６、ＬＰＦ回路１８，１９、Ａ／Ｄ変換回路２０，２１、発振回路２２、デジタル増幅回路２３，２４、補正回路２８，２９、複素乗算回路３０、ロールオフフィルタ回路３１，３２、位相検出回路３３、ループフィルタ回路３４、数値制御発振回路３５、信号変換回路３６，３７、軟判定回路４５、シンボルタイミング再生回路４６およびＡＧＣ(Auto Gain Control) 回路４７、ＰＷＭ信号生成回路４８、ローパスフィルタ４９およびＡＧＣ回路５０を有する。
【００３４】
ここで、受信装置１は、請求項１および請求項５などの受信装置に対応している。
図１に示す構成要素と請求項１の構成要素との対応は以下に示すようになる。アナログ増幅回路１５が本発明のアナログ増幅回路に対応し、Ａ／Ｄ変換回路２０，２１が本発明のＡ／Ｄ変換回路に対応し、デジタル増幅回路２３，２４が本発明のデジタル増幅回路に対応し、ＡＧＣ回路４７が本発明の第１の増幅制御回路に対応し、ＡＧＣ回路５０が本発明の第２の増幅制御回路に対応している。
また、図１に示す構成要素と請求項５の構成要素との対応は以下に示すようになる。
また、図１に示す構成要素と請求項５の構成要素との対応は以下に示すようになる。同相検波回路１２および１４が本発明の分離回路に対応し、アナログ増幅回路１５が本発明のアナログ増幅回路に対応し、Ａ／Ｄ変換回路２０，２１が本発明のＡ／Ｄ変換回路に対応し、デジタル増幅回路２３，２４が本発明のデジタル増幅回路に対応し、コスタスループ回路５５が本発明の処理回路に対応し、ＡＧＣ回路４７が本発明の第１の増幅制御回路に対応し、ＡＧＣ回路５０が本発明の第２の増幅制御回路に対応している。
【００３５】
局部発振回路１１は、受信信号Ｓ１０の搬送波となる中間周波数の局部発振信号Ｓ１１を生成し、これを同相検波回路１２および移相回路１３に出力する。
同相検波回路１２は、局部発振信号Ｓ１１と、入力端子１０から入力されたＱＰＳＫ変調された中間周波数の受信信号Ｓ１０とを乗算することで搬送波の同相成分を検波してベースバンドのＩ信号Ｓ１２を生成し、これをアナログ増幅回路１５に出力する。
移相回路１３は、局部発振回路１１からの局部発振信号Ｓ１１の位相を９０度移相させて局部発振信号Ｓ１３を生成し、これを直交検波回路１４に出力する。直交検波回路１４は、局部発振信号Ｓ１３と、入力端子１０から入力されたＱＰＳＫ変調された受信信号Ｓ１０とを乗算することで搬送波の直交成分を検波してベースバンドのＱ信号Ｓ１４を生成し、これをアナログ増幅回路１６に出力する。
【００３６】
アナログ増幅回路１５は、ＬＰＦ回路４９からの増幅率制御信号Ｓ４９に基づいて、Ｉ信号Ｓ１２を増幅してＩ信号Ｓ１５を生成し、これをＬＰＦ回路１８に出力する。
アナログ増幅回路１６は、ＬＰＦ回路４９からの増幅率制御信号Ｓ４９に基づいて、Ｑ信号Ｓ１４を増幅してＱ信号Ｓ１６を生成し、これをＬＰＦ回路１９に出力する。
【００３７】
ＬＰＦ回路１８は、Ｉ信号Ｓ１５の高域成分を除去してＩ信号Ｓ１８を生成し、これをＡ／Ｄ変換回路２０に出力する。
ＬＰＦ回路１９は、Ｑ信号Ｓ１６の高域成分を除去してＱ信号Ｓ１９を生成し、これをＡ／Ｄ変換回路２１に出力する。
【００３８】
発振回路２２は、受信信号Ｓ１０の予め決められたサンプリング周波数と同じ周波数を持つ発振信号Ｓ２２を生成し、これをＡ／Ｄ変換回路２０，２１に出力する。
ここで、サンプリング周波数は、シンボルタイミング再生（キャリア再生）の都合上、シンボルレートＲｓの２倍より大きくする。
【００３９】
Ａ／Ｄ変換回路２０は、発振回路２２からの発振信号に基づいて、Ｉ信号Ｓ１８のＡ／Ｄ変換を行ってデジタルのＩ信号Ｓ２０を生成し、これをデジタル増幅回路２３に出力する。
Ａ／Ｄ変換回路２１は、発振回路２２からの発振信号に基づいて、Ｑ信号Ｓ１９のＡ／Ｄ変換を行ってデジタルのＱ信号Ｓ２１を生成し、これをデジタル増幅回路２３に出力する。
【００４０】
デジタル増幅回路２３は、ＡＧＣ回路５０からの増幅率制御信号Ｓ５０が示す増幅率αに基づいて、Ａ／Ｄ変換回路２０からのＩ信号Ｓ２０を増幅してＩ信号Ｓ２３を生成し、これを補間回路２８に出力する。
ここで、増幅率αは、例えば、「０≦α≦１」を満たしている。
図２（Ａ）は、デジタル増幅回路２３の構成図である。
図２（Ａ）に示すように、デジタル増幅回路２３は、乗算回路８０および加算回路８１を有する。
デジタル増幅回路２３では、図１に示すＡ／Ｄ変換回路２０からのＩ信号Ｓ２０が、乗算回路８０および加算回路８１に出力される。
乗算回路８０において、Ｉ信号Ｓ２０と、増幅率αを示す増幅率制御信号Ｓ５０とが乗算され、その乗算結果である信号Ｓ８０が加算回路８１に出力される。
加算回路８１では、Ｉ信号Ｓ２０と信号Ｓ８０とが加算され、その加算結果であるＩ信号Ｓ２３が図１に示す補間回路２８に出力される。
デジタル増幅回路２３は、Ｉ信号Ｓ２０を（１＋α）倍に増幅してＩ信号Ｓ２３を生成する。
デジタル増幅回路２３は、アナログ増幅回路１５のＡＧＣ処理で補正しきれない部分を補助的に補正する役割を果たし、補正できる範囲は狭くてよい。
デジタル増幅回路２３は、８ビットのＩ信号Ｓ２０に対して最大±２５％程度の振幅補正を行う場合には、図２（Ａ）に示す乗算回路８０は６ビット入力でよいので、小規模な回路で実現できる。
【００４１】
デジタル増幅回路２４は、ＡＧＣ回路５０からの増幅率制御信号Ｓ５０が示す増幅率αに基づいて、Ａ／Ｄ変換回路２１からのＱ信号Ｓ２１を増幅してＱ信号Ｓ２４を生成し、これを補間回路２９に出力する。
図２（Ｂ）は、デジタル増幅回路２４の構成図である。
図２（Ｂ）に示すように、デジタル増幅回路２４は、乗算回路８２および加算回路８３を有する。
デジタル増幅回路２４では、図１に示すＡ／Ｄ変換回路２１からのＱ信号Ｓ２１が、乗算回路８２および加算回路８３に出力される。
乗算回路８２において、Ｑ信号Ｓ２１と、増幅率αを示す増幅率制御信号Ｓ５０とが乗算され、その乗算結果である信号Ｓ８２が加算回路８３に出力される。
加算回路８３では、Ｑ信号Ｓ２１と信号Ｓ８２とが加算され、その加算結果であるＱ信号Ｓ２４が図１に示す補間回路２９に出力される。
デジタル増幅回路２４は、Ｑ信号Ｓ２１を（１＋α）倍に増幅してＱ信号Ｓ２４を生成する。
デジタル増幅回路２４は、アナログ増幅回路１６のＡＧＣ処理で補正しきれない部分を補助的に補正する役割を果たし、補正できる範囲は狭くてよい。
デジタル増幅回路２４は、８ビットのＱ信号Ｓ２１に対して最大±２５％程度の振幅補正を行う場合には、図２（Ｂ）に示す乗算回路８２は６ビット入力でよいので、小規模な回路で実現できる。
【００４２】
補間回路２８は、軟判定回路４５が適切なタイミングでシンボルの判定を行えるように、シンボルタイミング再生回路４６からのシンボルタイミング信号Ｓ４６に基づいてＩ信号Ｓ２３の補間処理を行ってＩ信号Ｓ２８を生成する。
補間回路２９は、軟判定回路４５が適切なタイミングでシンボルの判定を行えるように、シンボルタイミング再生回路４６からのシンボルタイミング信号Ｓ４６に基づいてＱ信号Ｓ２４の補間処理を行ってＱ信号Ｓ２９を生成する。
【００４３】
複素乗算回路３０は、信号変換回路３６，３７からのキャリア再生用（周波数引き込み並びに位相同期用）の信号Ｓ３６，Ｓ３７を用いて、下記式（１）に基づいて、Ｉ信号Ｓ２８およびＱ信号Ｓ２９に対して周波数引き込み処理および位相同期処理を行い、Ｉ信号Ｓ３０ａおよびＱ信号Ｓ３０ｂを生成する。
【００４４】
【数１】
0004292667.tif 000002
【００４５】
図３は、複素乗算回路３０の構成図である。
図３に示すように、複素乗算回路３０は、乗算回路６０，６１，６２，６３および加算回路６４，６５を有する。
複素乗算回路３０では、図１に示す補間回路２９からのＱ信号Ｓ２９が、乗算回路６０および６１に入力される。
また、図１に示す補間回路２８からのＩ信号Ｓ２８が、乗算回路６２および６３に入力される。
また、信号変換回路３６からのＳＩＮ特性の信号Ｓ３６が、乗算回路６１および６３に出力される。
また、信号変換回路３７からのＣＯＳ特性の信号Ｓ３７が、乗算回路６０および６２に出力される。
【００４６】
そして、乗算回路６０において、Ｑ信号Ｓ２９と信号Ｓ３７との乗算が行われ、当該乗算結果の信号Ｓ６０が加算回路６５に出力される。
また、乗算回路６１において、Ｑ信号Ｓ２９と信号Ｓ３６との乗算が行われ、当該乗算結果の信号Ｓ６１が加算回路６４に出力される。
また、乗算回路６２において、Ｉ信号Ｓ２８と信号Ｓ３７との乗算が行われ、当該乗算結果の信号Ｓ６２が加算回路６４に出力される。
また、乗算回路６３において、Ｉ信号Ｓ２０と信号Ｓ４３との乗算が行われ、当該乗算結果の信号Ｓ６３が加算回路６５に出力される。
【００４７】
そして、加算回路６５において、信号Ｓ６０から信号Ｓ６３が減算され、その減算結果がＱ信号Ｓ３０ｂとなる。
また、加算回路６４において、信号Ｓ６１と信号Ｓ６２とが加算され、その加算結果がＩ信号Ｓ３０ａとなる。
【００４８】
ロールオフフィルタ回路３１は、Ｉ信号Ｓ３０ａに符号間干渉を低減するためのフィルタ処理を行ってＩ信号Ｓ３１を生成し、これを位相検出回路３３、軟判定回路４５、シンボルタイミング再生回路４６およびＡＧＣ回路４７に出力する。
ロールオフフィルタ回路３２は、Ｑ信号Ｓ３０ｂに符号間干渉を低減するためのフィルタ処理を行ってＱ信号Ｓ３２を生成し、これを位相検出回路３３、軟判定回路４５、シンボル再生回路４６およびＡＧＣ回路４７に出力する。
なお、本実施形態では、ロールオフフィルタ回路３１，３２をコスタスループ５５内に構成した場合を例示したが、これらを補間回路２８，２９の直後に設置してもよい。
【００４９】
位相検出回路３３は、Ｉ信号Ｓ３１およびＱ信号Ｓ３２によって決まる位相を検出し、当該位相を示す位相信号Ｓ３３をループフィルタ回路３４に出力する。
【００５０】
ループフィルタ回路３４は、位相信号Ｓ３３の高域成分を除去して位相信号Ｓ３４を生成し、これを数値制御発振回路３５に出力する。
【００５１】
数値制御発振回路３５は、オーバーフローを禁止しない累積加算回路であり、位相信号Ｓ３４の値に応じてそのダイナミックレンジまでの加算動作を行って発振状態となり、位相信号Ｓ３４の値に応じた発振周波数を持つ信号Ｓ３５を生成し、これを信号変換回路３６，３７に出力する。すなわち、数値制御発振回路３５は、アナログ回路における電圧制御発振回路（ＶＣＯ）と同じ動作をデジタルで行う。
図４は、数値制御発振回路３５の構成図である。
図４に示すように、数値制御発振回路３５は、加算回路７０、ラッチ回路７１および増幅回路７２を有する。
数値制御発振回路３５では、加算回路７０において、図１に示すループフィルタ回路３４から入力した８ビットの信号Ｓ３４と、ラッチ回路７１から出力される１６ビットの信号Ｓ７１とが加算されて１６ビットの信号Ｓ７０が生成される。信号Ｓ７０は、ラッチ回路７１に出力される。
ラッチ回路７１では、信号Ｓ７０が１システムクロックサイクルだけ遅延され、信号Ｓ７１として加算回路７０および増幅回路７２に出力される。
増幅回路７２では、１６ビットの信号Ｓ７１が、２-8倍に増幅されて、８ビットの信号Ｓ３５が生成される。
信号Ｓ３５は、信号変換回路４３および４４に出力される。
【００５２】
図５は、数値制御発振回路３５の動作を説明するための図であり、ラッチ回路７１から出力される信号Ｓ７１の値の変化を示している。
図５に示すように、ラッチ回路７１では、信号Ｓ７０がオーバーフローすると、信号Ｓ７１の値を０にする。また、信号Ｓ７０の値に応じて、すなわち信号Ｓ４１の値に応じて、信号Ｓ７１の傾きが大きくなり、周期が変化する。具体的には、信号Ｓ４１の値が大きい程、信号Ｓ７１の周期は短く、すなわち周波数が高くなる。数値制御発振回路３５によれば、システムクロック信号の周波数の１／２までの周波数の信号Ｓ３５を生成できる。数値制御発振回路３５の周波数の分解能は、（システムクロック信号の周波数）×２-16 になる。
【００５３】
信号変換回路３６は、図４に示すようにＳＩＮ特性を持つ８ビットの分解能の信号を格納したＲＯＭを有し、数値制御発振回路３５からの信号Ｓ３５に応じてＲＯＭから読み出したＳＩＮ特性の信号Ｓ３６を複素乗算回路３０に出力する。
信号変換回路３７は、図４に示すようにＣＯＳ特性を持つ８ビットの分解能の信号を格納したＲＯＭを有し、数値制御発振回路３５からの信号Ｓ３５に応じてＲＯＭから読み出したＣＯＳ特性の信号Ｓ３７を複素乗算回路３０に出力する。
【００５４】
ここで、複素乗算回路３０、ロールオフフィルタ回路３１，３２、位相検出回路３３、ループフィルタ回路３４、数値制御発振回路３５および信号変換回路３６，３７によってコスタスループ(Costas Loop) 回路５５が構成される。
【００５５】
軟判定回路４５は、ロールオフフィルタ回路３１からのＩ信号Ｓ３１と、ロールオフフィルタ回路３２からのＱ信号Ｓ３２とを軟判定し、その結果を後段の誤り訂正回路に出力する。そして、誤り訂正後に、Ｉ信号およびＱ信号を用いて再生信号が生成される。
【００５６】
シンボルタイミング再生回路４６は、ロールオフフィルタ回路３１，３２からのＩ信号Ｓ３１およびＱ信号Ｓ３２のシンボルタイミングを検出し、その結果に応じたシンボルタイミング信号Ｓ４６を補間回路２８，２９に出力する。
【００５７】
ＡＧＣ回路４７は、Ａ／Ｄ変換回路２０，２１の後段の回路において安定した適切な振幅を用いて処理が行えるように、Ｉ信号Ｓ３１およびＱ信号Ｓ３２の振幅値を用いて、アナログ増幅回路１５，１６の増幅率を制御するためのデジタルの増幅率制御信号Ｓ４７を例えば８ビットの分解能で生成し、これをＰＷＭ信号生成回路４８に出力する。
ＡＧＣ回路４７は、例えば、前述した従来の受信装置１００で説明した図１３に示す構成と同じ構成を有している。
【００５８】
ＰＷＭ信号生成回路４８は、デジタルの増幅率制御信号Ｓ４７を、アナログ信号を得るためのＰＷＭ信号である増幅率制御信号Ｓ４８に変換し、これをローパスフィルタ４９に出力する。
ローパスフィルタ４９は、増幅率制御信号Ｓ４８の高域成分を除去して、アナログの増幅率制御信号Ｓ４９を生成し、これをアナログ増幅回路１５および１６に出力する。
【００５９】
ＡＧＣ回路５０は、図１に示すＡＧＣ回路４７からの増幅率制御信号Ｓ４７の時間的な変化分を積分して増幅率αを示す増幅率制御信号Ｓ５０を生成し、これをデジタル増幅回路２３および２４に出力する。
図６は、ＡＧＣ回路５０の構成図である。
図６に示すように、遅延回路９０、加算回路９１，９２、遅延回路９３および増幅回路９４を有する。
ＡＧＣ回路５０では、図１に示すＡＧＣ回路４７からの増幅率制御信号Ｓ４７が遅延回路９０および加算回路９１に出力される。
次に、遅延回路９０および加算回路９１によって、増幅率制御信号Ｓ４７の時間変化分が検出され、当該検出された時間変化分を示す信号Ｓ９１が加算回路９２に出力される。
次に、加算回路９２および遅延回路９３によって、信号Ｓ９１が積分され、その結果である信号Ｓ９３が増幅回路９４に出力される。
次に、信号Ｓ９３が、増幅回路９４によって増幅されて増幅率制御信号Ｓ５０が生成される。
【００６０】
以下、受信装置１の動作を説明する。
衛星中継器を介して受信した受信信号Ｓ１０の同相成分が、同相検波回路１２において、局部発振信号Ｓ１１を用いて検波され、ベースバンドのＩ信号Ｓ１２が生成される。
また、それと並行して、受信信号Ｓ１０の直交成分が、直交検波回路１４において、局部発振信号Ｓ１１と９０度位相差を持つ局部発生信号Ｓ１３を用いて検波され、ベースバンドのＱ信号Ｓ１４が生成される。
【００６１】
アナログ増幅回路１５における増幅率制御信号Ｓ４９に基づいた増幅処理によって、Ｉ信号Ｓ１２からＩ信号Ｓ１５が生成される。
ＬＰＦ回路１８におけるＬＰＦ処理およびＡ／Ｄ変換回路２０におけるＡ／Ｄ変換処理を経て、Ｉ信号Ｓ１５からＩ信号Ｓ２０が生成される。
次に、図２（Ａ）に示すデジタル増幅回路２３において、ＡＧＣ回路５０からの増幅率制御信号Ｓ５０に基づいて、Ｉ信号Ｓ２０からＩ信号Ｓ２３が生成される。
次に、補間回路２８において、軟判定回路４５が適切なタイミングでシンボルの判定を行えるように、シンボルタイミング再生回路４６からのシンボルタイミング信号Ｓ４６に基づいてＩ信号Ｓ２３の補間処理が行われてＩ信号Ｓ２８が生成される。
【００６２】
また、上述したＩ信号の処理と並行して以下に示すＱ信号の処理が行われる。
すなわち、アナログ増幅回路１６における増幅率制御信号Ｓ４９に基づいた増幅処理によって、Ｑ信号Ｓ１４からＱ信号Ｓ１６が生成される。
ＬＰＦ回路１９におけるＬＰＦ処理およびＡ／Ｄ変換回路２１におけるＡ／Ｄ変換処理を経て、Ｑ信号Ｓ１６からＱ信号Ｓ２１が生成される。
次に、図２（Ｂ）に示すデジタル増幅回路２４において、ＡＧＣ回路５０からの増幅率制御信号Ｓ５０に基づいて、Ｑ信号Ｓ２１からＱ信号Ｓ２４が生成される。
次に、補間回路２９において、軟判定回路４５が適切なタイミングでシンボルの判定を行えるように、シンボルタイミング再生回路４６からのシンボルタイミング信号Ｓ４６に基づいてＱ信号Ｓ２４の補間処理が行われてＱ信号Ｓ２９が生成される。
【００６３】
そして、コスタスループ回路５５において、Ｉ信号Ｓ２８およひＱ信号Ｓ２９の周波数引き込み処理および位相同期処理が行われる。
その過程で、ロールオフフィルタ回路３１，３２からのＩ信号Ｓ３１およびＱ信号Ｓ３２がＡＧＣ回路４７に出力される。
ＡＧＣ回路４７では、図１３に示す構成によって、Ａ／Ｄ変換回路２０，２１の後段の回路において安定した適切な振幅を用いた処理を行えるように、Ｉ信号Ｓ３１およびＱ信号Ｓ３２の振幅値を用いて、増幅回路１５，１６の増幅率を制御するためのデジタルの増幅率制御信号Ｓ４７が例えば８ビットの分解能で生成される。
デジタルの増幅率制御信号Ｓ４７は、ＰＷＭ信号生成回路４８において、アナログ信号を得るためのＰＷＭ信号である増幅率制御信号Ｓ４８に変換され、ローパスフィルタ４９に出力される。
増幅率制御信号Ｓ４８は、ローパスフィルタ４９において高域成分が除去されると、アナログの増幅率制御信号Ｓ４９となり、増幅回路１５および１６に出力される。
【００６４】
また、図６に示すＡＧＣ回路５０において、増幅率制御信号Ｓ４７の時間変化分が積分されて、増幅率αを示す増幅率制御信号Ｓ５０が生成され、増幅率制御信号Ｓ５０がデジタル増幅回路２３，２４に出力される。
【００６５】
以上説明したように、受信装置１によれば、従来から行われているＡＧＣ回路４７によるアナログ増幅回路１５，１６の増幅率の制御に加えて、ＡＧＣ回路４７が生成した増幅率制御信号Ｓ４７を用いたＡＧＣ回路５０によるデジタル増幅回路２３，２４の増幅率制御を行う。
ここで、ＡＧＣ回路５０において、増幅率制御信号Ｓ４７の時間変化を積分することでＡＧＣ回路４７の分解能以下の変化量を持つ増幅率制御信号Ｓ５０を得て、増幅率制御信号Ｓ５０を用いてデジタル増幅回路２３，２４の増幅率を制御する。これによって、図１３に示すＡＧＣ回路４７において信号Ｓ１５２と参照用振幅信号Ｓ１６０とが実際に完全に一致しないことによる増幅率制御信号Ｓ４７に継続して生じる微小な振幅の振動を抑制することができる。その結果、受信装置１２１によれば、復調時の受信信号のシンボルデータの振幅を最適化でき、受信装置１の特性を前述した従来の受信装置１００に比べて改善できる。
【００６６】
すなわち、受信装置１では、ＡＧＣ回路５０およびデジタル増幅回路２３，２４は、ＡＧＣ回路４７およびアナログ増幅回路１５，１６によって補正しきれない部分を補助的に補正する役割を果たす。
【００６７】
第２実施形態
図７は、本実施形態の受信装置１２１の構成図である。
図７に示すように、受信装置１２１は、例えば、入力端子１０、局部発振回路１１、同相検波回路１２、移相回路１３、直交検波回路１４、アナログ増幅回路１５，１６、ＬＰＦ回路１８，１９、Ａ／Ｄ変換回路２０，２１、発振回路２２、デジタル増幅回路２３，２４、補正回路２８，２９、複素乗算回路３０、ロールオフフィルタ回路３１，３２、位相検出回路３３、ループフィルタ回路３４、数値制御発振回路３５、信号変換回路３６，３７、軟判定回路４５、シンボルタイミング再生回路４６およびＡＧＣ(Auto Gain Control) 回路４７、ＰＷＭ信号生成回路４８、ローパスフィルタ４９およびＩＱ振幅誤差補正回路５１を有する。
【００６８】
図７に示す受信装置１２１は、請求項８に記載の受信装置に対応している。
また、図７に示す構成要素と請求項８の構成要素との対応は以下に示すようになる。同相検波回路１２および１４が本発明の分離回路に対応し、アナログ増幅回路１５が本発明のアナログ増幅回路に対応し、Ａ／Ｄ変換回路２０，２１が本発明のＡ／Ｄ変換回路に対応し、デジタル増幅回路２４が本発明の第１のデジタル増幅回路に対応し、デジタル増幅回路２３が本発明の第２のデジタル増幅回路に対応し、ＡＧＣ回路４７が本発明の第１の増幅制御回路に対応し、ＩＱ振幅誤差補正回路５１が本発明の第２の増幅制御回路に対応している。
【００６９】
図７において、図１と同じ符号を付した構成要素は、前述した第１実施形態で説明した同じ符号の構成要素と同じである。
すなわち、受信装置１２１は、図１に示す受信装置１からＡＧＣ回路５０を除いて、代わりにＩＱ振幅誤差補正回路５１および符号判定回路１２０を加えた構成をしている。
【００７０】
以下、ＩＱ振幅誤差補正回路５１について説明する。
図８は、図７に示すＩＱ振幅誤差補正回路５１の構成図である。
図８に示すように、ＩＱ振幅誤差補正回路５１は、絶対値生成回路１１０，１１１、減算回路１１２、加算回路１１３、遅延回路１１４および増幅回路１１５を有する。
ＩＱ振幅誤差補正回路５１では、図７に示すロールオフフィルタ回路３１からのＩ信号Ｓ３１が絶対値生成回路１１０に入力される。
絶対値生成回路１１０において、Ｉ信号Ｓ３１の絶対値を示す信号Ｓ１１０が生成され、これが減算回路１１２に出力される。
また、図８に示すロールオフフィルタ回路３２からのＱ信号Ｓ３２が絶対値生成回路１１１に入力される。
絶対値生成回路１１１において、Ｑ信号Ｓ３２の絶対値を示す信号Ｓ１１１が生成され、これが減算回路１１２に出力される。
【００７１】
次に、減算回路１１２において、信号Ｓ１１０から信号Ｓ１１１が減算され、その減算結果である信号Ｓ１１２が加算回路１１３に出力される。
次に、加算回路１１３および遅延回路１１４によって、信号Ｓ１１２が積分され、その積分結果である信号Ｓ１１４が増幅回路１１５に出力される。
次に、増幅回路１１５において、信号Ｓ１１４が増幅されて増幅率βを示す増幅率制御信号Ｓ５１が生成される。
ここで、増幅率αは、例えば、「０≦α≦１」を満たしている。
増幅率制御信号Ｓ５１は、ＩＱ振幅誤差補正回路５１から図７に示すデジタル増幅回路２３および符号判定回路１２０に出力される。
符号判定回路１２０では、増幅率制御信号Ｓ５１の符号が反転され、例えば、増幅率−βを示す増幅率制御信号Ｓ１２０がデジタル増幅回路２３に出力される。
【００７２】
デジタル増幅回路２３，２４は、前述した第１実施形態の場合と同じ構成を有しているが、増幅率制御信号Ｓ５０ではなく、それぞれ増幅率−βを示す増幅率制御信号Ｓ１２０および増幅率βを示す増幅率制御信号Ｓ５１に基づいて、Ａ／Ｄ変換回路２０および２１からのＩ信号Ｓ２０およびＱ信号Ｓ２１を（１−β）倍および（１＋β）倍に増幅してＩ信号Ｓ２３およびＱ信号Ｓ２４を生成する。
【００７３】
図９（Ａ）は、本実施形態のデジタル増幅回路２３の作用を説明するための図である。
本実施形態のデジタル増幅回路２３では、図７に示すＡ／Ｄ変換回路２０からのＩ信号Ｓ２０が、乗算回路８０および加算回路８１に出力される。
乗算回路８０において、Ｉ信号Ｓ２０と、増幅率−βを示す増幅率制御信号Ｓ１２０とが乗算され、その乗算結果である信号Ｓ８０が加算回路８１に出力される。
加算回路８１では、Ｉ信号Ｓ２０と信号Ｓ８０とが加算され、その加算結果であるＩ信号Ｓ２３が図７に示す補間回路２８に出力される。
本実施形態のデジタル増幅回路２３は、Ｉ信号Ｓ２０を（１−β）倍に増幅してＩ信号Ｓ２３を生成する。
【００７４】
図９（Ｂ）は、本実施形態のデジタル増幅回路２４の作用を説明するための図である。
本実施形態のデジタル増幅回路２４では、図７に示すＡ／Ｄ変換回路２１からのＱ信号Ｓ２１が、乗算回路８２および加算回路８３に出力される。
乗算回路８２において、Ｑ信号Ｓ２１と、増幅率βを示す増幅率制御信号Ｓ５１とが乗算され、その乗算結果である信号Ｓ８２が加算回路８３に出力される。加算回路８３では、Ｑ信号Ｓ２１と信号Ｓ８２とが加算され、その加算結果であるＱ信号Ｓ２４が図７に示す補間回路２９に出力される。
本実施形態のデジタル増幅回路２４は、Ｑ信号Ｓ２１を（１＋β）倍に増幅してＱ信号Ｓ２４を生成する。
【００７５】
受信装置１２１の作用を説明する。
受信装置１２１では、衛星中継器を介して受信した受信信号Ｓ１０が上述した第１実施形態の受信装置１と同様の処理を経て、Ａ／Ｄ変換回路２０および２１からデジタル増幅回路２３および２４に、Ｉ信号Ｓ２０およびＱ信号Ｓ２１が出力される。
また、後段のロールオフフィルタ回路３１および３２からのＩ信号Ｓ３１およびＱ信号Ｓ３２がＩＱ振幅誤差補正回路５１に入力され、図８に示すＩＱ振幅誤差補正回路５１において、Ｉ信号Ｓ３１の振幅とＱ信号Ｓ３２の振幅との差分を積分した値に応じた増幅率制御信号Ｓ５１が生成される。
増幅率制御信号Ｓ５１は、デジタル増幅回路２４および符号判定回路１２０に出力される。
そして、符号判定回路１２０からデジタル増幅回路２３に、増幅率βを示す増幅率制御信号Ｓ５１の符号が反転され、増幅率−βを示す増幅率制御信号Ｓ１２０が生成され、増幅率制御信号Ｓ１２０がデジタル増幅回路２３に出力される。
【００７６】
そして、デジタル増幅回路２３および２４において、Ｉ信号Ｓ２０の振幅と、Ｑ信号Ｓ２１の振幅との誤差を抑制するように増幅処理が行われてＩ信号Ｓ２３およびＱ信号Ｓ２４が生成される。
そして、Ｉ信号Ｓ２３およびＱ信号Ｓ２４に対して、前述した第１実施形態の場合と同様に、補間回路２８，２９およびコスタスループ回路５５の処理が行われる。
【００７７】
上述したように、受信装置１２１では、ＩＱ振幅誤差補正回路５１において、Ｉ信号Ｓ３１とＱ信号Ｓ３２との振幅の絶対値の誤差を積分することで、Ｉ信号の振幅とＱ信号の振幅との間の定常的な誤差を抑制するように、デジタル増幅回路２３，２４の増幅率を制御できる。
その結果、同相検波回路１２および直交検波回路１４などのアナログ回路の特性のバラツキによって生じるＩＱ振幅誤差を適切に抑制でき、従来に比べて、復調時におけるビットエラーレートを改善できる。
また、受信装置１２１では、同相検波回路１２および直交検波回路１４などのアナログ回路の性能に対しての要求を緩和でき、構成の簡単化および低価格化が図れる。
【００７８】
第３実施形態
図１０は、本実施形態の受信装置１３１の構成図である。
図１に示すように、受信装置１は、例えば、入力端子１０、局部発振回路１１、同相検波回路１２、移相回路１３、直交検波回路１４、アナログ増幅回路１５，１６、ＬＰＦ回路１８，１９、Ａ／Ｄ変換回路２０，２１、発振回路２２、デジタル増幅回路２３，２４、補正回路２８，２９、複素乗算回路３０、ロールオフフィルタ回路３１，３２、位相検出回路３３、ループフィルタ回路３４、数値制御発振回路３５、信号変換回路３６，３７、軟判定回路４５、シンボルタイミング再生回路４６およびＡＧＣ(Auto Gain Control) 回路４７、ＰＷＭ信号生成回路４８、ローパスフィルタ４９、ＡＧＣ回路５０、ＩＱ振幅誤差補正回路５１および加算回路５２，５３を有する。
図１０において、図１と同じ符号を付した構成要素は、前述した第１実施形態で説明した同じ符号の構成要素と同じである。
すなわち、受信装置１２１は、図１に示す受信装置１からＡＧＣ回路５０に、ＩＱ振幅誤差補正回路５１、減算回路５２および加算回路５３を加えた構成をしている。
また、ＩＱ振幅誤差補正回路５１は、第２実施形態で説明した図８に示すものと同じである。
【００７９】
図１０に示す受信装置１３１は、請求項１１に記載の受信装置に対応している。
また、図１０に示す構成要素と請求項１１の構成要素との対応は以下に示すようになる。同相検波回路１２および１４が本発明の分離回路に対応し、アナログ増幅回路１５が本発明のアナログ増幅回路に対応し、Ａ／Ｄ変換回路２０，２１が本発明のＡ／Ｄ変換回路に対応し、デジタル増幅回路２４が本発明の第１のデジタル増幅回路に対応し、デジタル増幅回路２３が本発明の第２のデジタル増幅回路に対応し、ＡＧＣ回路４７が本発明の第１の増幅制御回路に対応し、ＡＧＣ回路５０、ＩＱ振幅誤差補正回路５１、減算回路５２および加算回路５３が本発明の第２の増幅制御回路に対応している。
【００８０】
受信装置１３１では、第１実施形態で説明した図６に示すＡＧＣ回路５０から加算回路５２および５３に、増幅率αを示す増幅率制御信号Ｓ５０が入力される。
ここで、増幅率αは、例えば、「０≦α≦１」を満たしている。
また、第２実施形態で説明した図８に示すＩＱ振幅誤差補正回路５１から加算回路５２および５３に、増幅率βを示す増幅率制御信号Ｓ５１が入力される。
ここで、増幅率βは、例えば、「０≦β≦１」を満たしている。
【００８１】
そして、減算回路５２において、増幅率制御信号Ｓ５０から増幅率制御信号Ｓ５１が減算され、その減算結果である「α−β」を示す増幅率制御信号Ｓ５２がデジタル増幅回路２３に出力される。
また、加算回路５３において、増幅率制御信号Ｓ５０と増幅率制御信号Ｓ５１とが加算され、その加算結果である「α＋β」を示す増幅率制御信号Ｓ５３がデジタル増幅回路２４に出力される。
【００８２】
デジタル増幅回路２３，２４は、前述した第１実施形態の場合と同じ構成を有しているが、増幅率制御信号Ｓ５０ではなく、それぞれ増幅率−βを示す増幅率制御信号Ｓ１２０および増幅率βを示す増幅率制御信号Ｓ５１に基づいて、Ａ／Ｄ変換回路２０および２１からのＩ信号Ｓ２０およびＱ信号Ｓ２１を（１−β）倍および（１＋β）倍に増幅してＩ信号Ｓ２３およびＱ信号Ｓ２４を生成する。
【００８３】
図１１（Ａ）は、本実施形態のデジタル増幅回路２３の構成図である。
本実施形態のデジタル増幅回路２３では、図１０に示すＡ／Ｄ変換回路２０からのＩ信号Ｓ２０が、乗算回路８０および加算回路８１に出力される。
乗算回路８０において、Ｉ信号Ｓ２０と、増幅率「α−β」を示す増幅率制御信号Ｓ５２とが乗算され、その乗算結果である信号Ｓ８０が加算回路８１に出力される。
加算回路８１では、Ｉ信号Ｓ２０と信号Ｓ８０とが加算され、その加算結果であるＩ信号Ｓ２３が図１０に示す補間回路２８に出力される。
本実施形態のデジタル増幅回路２３は、Ｉ信号Ｓ２０を（１＋α−β）倍に増幅してＩ信号Ｓ２３を生成する。
【００８４】
図１１（Ｂ）は、本実施形態のデジタル増幅回路２４の作用を説明するための図である。
本実施形態のデジタル増幅回路２４では、図１０に示すＡ／Ｄ変換回路２１からのＱ信号Ｓ２１が、乗算回路８２および加算回路８３に出力される。
乗算回路８２において、Ｑ信号Ｓ２１と、増幅率「α＋β」を示す増幅率制御信号Ｓ５３とが乗算され、その乗算結果である信号Ｓ８２が加算回路８３に出力される。
加算回路８３では、Ｑ信号Ｓ２１と信号Ｓ８２とが加算され、その加算結果であるＱ信号Ｓ２４が図１に示す補間回路２９に出力される。
本実施形態のデジタル増幅回路２４は、Ｑ信号Ｓ２１を（１＋α＋β）倍に増幅してＱ信号Ｓ２４を生成する。
【００８５】
受信装置１３１は、上述した第１実施形態の受信装置１の効果と、第２実施形態の受信装置１２１の効果との双方を発揮できる。
すなわち、受信装置１３１によれば、図１３に示すＡＧＣ回路４７において信号Ｓ１５２と参照用振幅信号Ｓ１６０とが実際に完全に一致しないことによる増幅率制御信号Ｓ４７に継続して生じる微小な振幅の振動を抑制できると共に、Ｉ信号の振幅とＱ信号の振幅との間の定常的な誤差を抑制できる。
【００８６】
【発明の効果】
以上説明したように、本発明の受信装置およびその方法によれば、受信信号を安定して状態で処理できるため、例えば復調処理の特性を高めることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態の受信装置の構成図である。
【図２】図２は、図１に示すデジタル増幅回路の構成図である。
【図３】図３は、図１に示す複素乗算回路の構成図である。
【図４】図４は、図１に示す数値制御発振回路の構成図である
【図５】図５は、図４に示す数値制御発振回路の動作を説明するための図であり、ラッチ回路から出力される信号の値の変化を示す図である。
【図６】図６は、図１に示すＡＧＣ回路の構成図である。
【図７】図７は、本発明の第２実施形態の受信装置の構成図である。
【図８】図８は、図７に示すＩＱ振幅誤差補正回路の構成図である。
【図９】図９は、図７に示すデジタル増幅回路の作用を説明するための図である。
【図１０】図１０は、本発明の第３実施形態の受信装置の構成図である。
【図１１】図１１は、図１０に示すデジタル増幅回路の構成図である。
【図１２】図１２は、従来の受信装置の構成図である。
【図１３】図１３は、図１２に示すＡＧＣ回路の構成図である。
【符号の説明】
１０…入力端子、１１…局部発振回路、１２…同相検波回路、１３…移相回路、１４…直交検波回路、１５，１６…増幅回路、１７，１８，１９…ＬＰＦ回路、２０，２１…Ａ／Ｄ変換回路、２３，２４…デジタル増幅回路、２８，２９…補間回路、３０…複素乗算回路、３１，３２…ロールオフフィルタ回路、３３…位相検出回路、３４…ループフィルタ回路、３５…数値制御発振回路、３６，３７…信号変換回路、４５…軟判定回路、４６…シンボル再生回路、４７…ＡＧＣ回路、４８…ＰＷＭ信号生成回路、４９…ローパスフィルタ、５０…ＡＧＣ回路、５１…ＩＱ振幅誤差補正回路、１２０…符号反転回路
【図１】
0004292667.tif 000003
【図２】
0004292667.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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