(57)【特許請求の範囲】
【請求項１】
それぞれに、ホストコンピュータと接続される複数のチャネルインターフェースパッケージと、複数のディスク装置と接続されるディスクインターフェースパッケージと、情報を格納する複数のメモリパッケージと、上記チャネルインターフェースパッケージと上記ディスクインターフェイスパッケージと上記メモリパッケージとに接続され上記チャネルインターフェースパッケージ及び上記ディスクインターフェースパッケージからの要求を選択する複数のセレクタパッケージとを有する複数のプラッタと、上記セレクタパッケージに接続され上記複数のプラッタ間を接続するケーブルと、を有するディスクアレイ制御装置であって、
上記複数のメモリパッケージは、上記ディスク装置に記憶されるデータを一時的に記憶する複数のキャッシュメモリパッケージと、制御情報を記憶する複数の共有メモリパッケージと、を含み、
上記複数のキャッシュメモリパッケージは、各々異なる電源から電源を供給されるものであり、
上記複数の共有メモリパッケージは、各々異なる電源から電源を供給されるものであり、
上記複数のセレクタパッケージは、上記複数のキャッシュメモリパッケージに接続されるキャッシュメモリ用セレクタパッケージと、上記複数の共有メモリパッケージに接続される共有メモリ用セレクタパッケージと、を含むことを特徴とする、ディスクアレイ制御装置。
【請求項２】
上記複数のプラッタの内の一つに実装される複数の上記キャッシュメモリパッケージは、各々異なる電源から電源を供給され、
上記複数のプラッタの内の一つに実装される複数の上記共有メモリパッケージは、各々異なる電源から電源を供給され、
上記複数のプラッタの内の一つに実装される上記複数のチャネルインタフェースパッケージと、上記複数のディスクインタフェースパッケージと、は異なる電源から電源が供給されることを特徴とする請求項１記載のディスクアレイ制御装置。
【発明の詳細な説明】
技術分野
本発明は、データを分割して複数の磁気ディスク装置に格納するディスクアレイ装置の制御装置に関する。
背景技術
コンピュータの主記憶のＩ／Ｏ性能に比べて、２次記憶装置として用いられる磁気ディスク装置を使ったサブシステムのＩ／Ｏ性能は３〜４桁程度小さく、従来からこの差を縮めること、すなわちサブシステムのＩ／Ｏ性能を向上する努力が各所でなされている。サブシステムのＩ／Ｏ性能を向上させるための１つの方法として、複数の磁気ディスク装置でサブシステムを構成し、データを分割して複数の磁気ディスク装置に格納する装置、いわゆるディスクアレイと呼ばれるシステムが知られている。
例えば、従来技術では、第２図に示すようにホストコンピュータ１０１とディスク制御装置５との間のデータ転送を実行する複数のチャネルＩ／Ｆ部１１１と、磁気ディスク装置１２０とディスク制御装置５との間のデータ転送を実行する複数のディスクＩ／Ｆ部１１２と、磁気ディスク装置１２０のデータを一時的に格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスク制御装置５に関する制御情報を格納する共有メモリ部１１４を備え、キャッシュメモリ部１１５および共有メモリ部１１４は全チャネルＩ／Ｆ部１１１及び全ディスクＩ／Ｆ部１１２からアクセス可能な構成となっている。この従来システムでは、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２と共有メモリ部１１４、または、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２とキャッシュメモリ部１１５との間は１対１接続されていた。
また、他の従来技術では、第３図に示すようにホストコンピュータ１０１とディスク制御装置６間のデータ転送を実行する複数のチャネルＩ／Ｆ部１１１と、磁気ディスク装置１２０とディスク制御装置６間のデータ転送を実行する複数のディスクＩ／Ｆ部１１２と、磁気ディスク装置１２０のデータを一時的に格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスク制御装置６に関する制御情報を格納する共有メモリ部１１４を備え、各チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２と共有メモリ部１１４との間は共有バス１３０で接続され、各チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２とキャッシュメモリ部１１５との間は共有バス１３０により接続されていた。
発明の開示
大型の記憶装置システムは、銀行、証券、電話会社等大企業の中枢となる計算機システムのデータ管理に使用され、その機能として２４時間、３６５日無停止運転を要求されている。また、近年はオープン化対応の要求も増加しており、小規模システムから大規模システムまでをサポートするために、性能、容量のスケーラビリティが要求されている。
しかし、第２図または第３図に示す従来技術では、各チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２と共有メモリ部１１４との間、または、各チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２とキャッシュメモリ部１１５との間を接続する内部バスは１つのプラッタ上に実装され、その上にチャネルＩ／Ｆ、ディスクＩ／Ｆ等のパッケージを実装する形態をとっていた。そのため，内部バスの障害時にはプラッタ自体を交換する必要が生じ、システム全体を停止する必要があった。
また、内部バスがプラッタ上に実装されているため、その性能は固定されてします。したがって、小規模システムでは内部バス性能がチャネルＩ／Ｆ、ディスクＩ／Ｆの性能に比べ十分すぎてコストパフォーマンスが悪化したり、大規模システムでは内部バス性能が不足して性能がスケーラブルに増加しないという問題が生じていた。
特にコストパフォーマンスに関しては、大型ディスクアレイの市場は装置の価格低下が激しく、装置の規模に見合ったコストパフォーマンスの良い製品が求められている。
そこで、本発明の目的は、第一に、障害保守時にシステム全体を停止させることのない２４時間、３６５日無停止運転のディスクアレイ制御装置を提供すること、第二に、コストパフォーマンスを損なわず、性能、容量にスケーラビリティを持たせたディスクアレイ制御装置を提供することにある。
上記目的は、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部とが実装されたインターフェースプラッタと、制御情報を格納する共有メモリ部が実装されたメモリプラッタと、
上記インターフェースプラッタと上記メモリプラッタとを接続するケーブルとを有するディスクアレイ制御装置により達成される。
また、上記目的は、それぞれに、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部と、制御情報を格納する共有メモリ部とが実装された複数のプラッタと、上記複数のプラッタ間を接続するケーブルとを有するディスクアレイ制御装置により達成される。
また、上記目的は、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインタフェース部と、上記チャネルインターフェース部と上記ディスクインタフェース部とを接続する共有バスと、上記共有バスに接続され、上記チャネルインターフェース部及び上記ディスクインタフェース部からの要求を制御する共有バス制御部とが実装されたインターフェースプラッタと、制御情報を格納する共有メモリ部が実装されたメモリプラッタと、上記インターフェースプラックと上記メモリプラッタとを接続するケーブルとを有するディスクアレイ制御装置によって達成される。
上述した本発明のディスクアレイ制御装置にはケーブルを用いているが、ケーブルのコストは高い。また、ケーブルを用いて、高周波でデータ転送を行うとノイズの問題も生じ易い。そこで、本発明の他の目的は、上述の本発明のディスクアレイ制御装置を筐体に実装する場合において、上記ケーブル長をできるだけ短くすることにある。
上記他の目的は、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部とが実装されたインターフェースプラッタと、制御情報を格納する共有メモリ部が実装されたメモリプラッタとを有し、上記インターフェースプラッタの実装される向きと、上記メモリプラッタの実装される向きとが異なるディスクアレイ制御装置によって達成される。
また、上記他の目的は、それぞれに、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部とが実装された複数のインターフェースプラッタと、制御情報を格納する共有メモリ部が実装されたメモリプラッタとを有し、上記複数のインターフェースプラッタの間に上記メモリプラッタが実装されているディスクアレイ制御装置によって達成される。
また、上記他の目的は、それぞれに、ホストコンピュータと接続されるチャネルインターフェース部と、ディスク装置と接続されるディスクインターフェース部と、制御情報を格納する共有メモリ部とが実装された複数のプラッタを有し、上記複数のプラッタの−のプラッタの上方に、上記複数のプラッタの他のプラッタが実装されているディスクアレイ制御装置によって達成される。
上記目的及び上記他の目的の他の解決手段は、「発明を実施するための最良の形態」の項で明らかにされる。
発明を実施するための最良の形態
以下、発明を実施するための最良の形態を、実施例を用いて説明する。
［実施例１］
第１図及び第４図に、本発明の一実施例を示す。
第４図は、本発明におけるディスクアレイ制御装置内の構成を示している。ディスクアレイ制御装置１は、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、共有メモリ部１１４、及び、アクセスパス０（１３５）を有している。
チャネルＩ／Ｆ部１１１は、ホストコンピュータとの少なくとも１つのＩ／Ｆ、少なくとも１つのマイクロプロセッサ、共有メモリ部１１４への少なくとも１つのアクセス回路（本実施例では２つ）、及び、共有メモリ部１１４への少なくとも１つ（本実施例では２つ）のアクセスパスＩ／Ｆ（いずれも図示していない）とを有しし、ホストコンピュータ１０１と共有メモリ部１１４間のデータ転送を実行する。
ディスクＩ／Ｆ部１１２は、複数の磁気ディスク装置１２０との少なくとも１つのＩ／Ｆ、少なくとも１つのマイクロプロセッサ、共有メモリ部１１４への少なくとも１つのアクセス回路（本実施例では２つ）、及び、共有メモリ部１１４への少なくとも１つ（本実施例では２つ）のアクセスパスＩ／Ｆ（いずれも図示していない）を有し、複数の磁気ディスク装置１２０と共有メモリ部１１４間のデータ転送を実行する。
共有メモリ部１１４は、磁気ディスク装置１２０へ記録するデータ、そのデータの管理情報、及び、ディスクアレイ制御装置１の管理情報を格納するメモリ部と、各Ｉ／Ｆ部との少なくとも１つ（本実施例では８つ）のアクセスパスＩ／Ｆ（いずれも図示していない）とを有している。
本実施例では２つのチャネルＩ／Ｆ部１１１及び２つのディスクＩ／Ｆ部１１２で１つのグループを形成し、Ｉ／Ｆグループ１６０と呼ぶ。本実施例では、ディスクアレイ制御装置１が２つのＩ／Ｆグループ１６０を有する。
ここで、Ｉ／Ｆグループ１６００個数は、上記に限定されない。Ｉ／Ｆグループの個数は、共有メモリ部に繋がるアクセスパス数、チャネルＩ／Ｆ部及びディスクＩ／Ｆ部を保守するための管理単位（Ｉ／Ｆ部の数）等によって変わる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりとした単位で１つのＩ／Ｆグループを構成することが考えられる。
第１図は、ディスクアレイ制御装置１を筐体内に実装するときの構成を示している。第４図に示したチャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、及び共有メモリ部１１４は、それぞれ独立したパッケージである、チャネルＩ／Ｆパッケージ（ＰＫ）１１、ディスクＩ／Ｆパッケージ（ＰＫ）１２、及び共有メモリパッケージ（ＰＫ）１４に実装する。そして、チャネルＩ／Ｆ  ＰＫ１１及びディスクＩ／Ｆ  ＰＫ１２、すなわち、Ｉ／Ｆグループ１６０を１つのＩ／Ｆプラッタ（Ｐ／Ｌ）２上に実装し、共有メモリＰＫ１４を２つまとめて、Ｉ／Ｆ  Ｐ／Ｌ２とは異なる１つのメモリプラッタ（Ｐ／Ｌ）３上に実装する。そして、Ｉ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３との間を、ケーブル４により接続する。このケーブル４は，チャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２と，共有メモリ部１１４を接続するアクセスパス０（１３５）用のケーブルである。
なお、チャネルＩ／Ｆパッケージ（ＰＫ）１１、ディスクＩ／Ｆパッケージ（ＰＫ）１２、及び共有メモリパッケージ（ＰＫ）１４を、すべて異なるプラッタに実装してもよい。
上記のように各Ｉ／Ｆ  ＰＫをある単位でまとめて１つのＩ／Ｆ  Ｐ／Ｌ上に実装することで、プラッタの障害時には、該プラッタに実装されているパッケージが分担している部分のみを停止して、該プラッタを交換することが可能となるので、システム全体を停止する必要がなくなる。また、アクセスパス０（１３５）は、ケーブル４で構成するので、各Ｉ／Ｆ  ＰＫを実装したＩ／Ｆ  Ｐ／Ｌ２の増減に対応して、アクセスパス０（１３５）を容易に増減することができ、アクセスパス０の性能をスケーラブルに変更することができる。したがって、小規模なシステムから大規模なシステムまで、コストパフォーマンスを損なうことなく、性能、容量をスケーラブルに変更することが可能となる。また、システムの規模に見合った価格で製品を提供することが可能となる。
［実施例２］
第３１図及び第３２図に、本発明の他の実施例を示す。本実施例が、実施例１と異なるのは、第４図の２つの共有メモリ部１１４の間を、第３１図に示すように、アクセスパス２（１３９）で繋ぎ、二重化した点である。
第３２図は、第３１図のディスクアレイ制御装置１を筐体に実装する場合の構成を示している。２つの共有メモリ部１１４をそれぞれ独立した共有メモリＰＫ１４上に実装し、その２つの共有メモリＰＫ１４をそれぞれ異なるメモリＰ／Ｌ３上に実装する。メモリＰ／Ｌ３間をケーブル２（４−９）で接続し、１つのＩ／Ｆ  Ｐ／Ｌ２と、２つのメモリＰ／Ｌ３との間を、それぞれケーブル４で接続する。ケーブル２（４−９）は、第３１図のアクセスパス２（１３９）用のケーブルである。
かかる構成により、実施例１で説明した効果を得られることは勿論のこと、さらに、共有メモリ部１１４を二重化しているので、一方の共有メモリＰＫ１４またはメモリＰ／Ｌ３に障害が発生した場合でも、もう一方のメモリＰ／Ｌ３に実装されている共有メモリＰＫ１４で運転を続けることができる。このため、システムを停止することなく、障害が発生した共有メモリＰＫ１４またはメモリＰ／Ｌ３を交換することが可能となる。
本実施例では、共有メモリ部１１４間をアクセスパス２（１３９）で接続して二重化したが、チャネルＩ／Ｆ部１１１あるいはディスクＩ／Ｆ部１１２から２つの共有メモリ部１１４へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部１１４間をアクセスパス２（１３９）で接続しなくてもよい。しかし、アクセスパス２（１３９）で接続してあれば、２つの共有メモリ部１１４間で直接データの確認等が可能となるため、信頼性が向上するという効果を得られる。
［実施例３］
第４５図に、本発明の他の実施例を示す。本実施例も実施例２と同様に、共有メモリ部１１４の二重化を実現するものである。すなわち、２つの共有メモリ部１１４をそれぞれ独立した共有メモリＰＫ１４上に実装し、それらを１つのメモリＰ／Ｌ３上に実装する。このメモリＰ／Ｌ３は、電源境界３００で２つの領域に分割されており、その２つの領域には、それぞれ独立した電源から電力が供給される。その２つの領域に、それぞれ１つの共有メモリＰＫ１４を実装する。そして、１つのＩ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３内の２つの領域との間を、ケーブル４で接続する。
これにより、実施例１で説明した効果を得られることは勿論のことさらに、メモリＰ／Ｌ３内の電源境界３００によって分割されたどちらか一方の領域の共有メモリＰＫ１４に障害が発生した場合、もう一方の領域に実装されている共有メモリＰＫ１４で運転を続けることができるため、システムを停止することなしに障害が発生した共有メモリＰＫ１４を交換することが可能となる。
［実施例４］
第１７図及び第１８図に、本発明の他の実施例を示す。本実施例が実施例１と異なるのは、第１７図に示すように、磁気ディスク装置１２０に記録するデータを格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスクアレイ制御装置１に関する制御情報を格納する共有メモリ部１１４とを物理的に分割し、共有メモリ部１１４へのアクセスパスａ（１３７）と、キャッシュメモリ部１１５へのアクセスパスｂ（１３８）とを独立させる構成とした点である。
第１８図は、第１７図のディスクアレイ制御装置１を筐体に実装する場合の構成を示したものである。キャッシュメモリ部１１５、及び共有メモリ部１１４を、それぞれ独立したパッケージであるキャッシュメモリＰＫ１５、及び共有メモリＰＫ１４に実装し、それらをメモリＰ／Ｌ３上に実装する。そして、Ｉ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３間を接続する第１図のケーブル４を、共有メモリ部１１４へのアクセスパスａ（１３７）用のケーブルａ（４−３）と、キャッシュメモリ部１１５へのアクセスパスｂ（１３８）用のケーブルｂ（４−４）とに分離する。
なお、共有メモリＰＫ１４とキャッシュメモリＰＫ１５とを、異なるプラッタ上に実装してもよい。
これにより、実施例１で説明した効果を得られることは勿論のこと、さらに、チャネルＩ／Ｆ  ＰＫ１１、及びディスクＩ／Ｆ  ＰＫ１２から、キャッシュメモリＰＫ１５、または共有メモリＰＫ１４へのアクセスパスを物理的に独立させることができ、キャッシュメモリ部１１５へのアクセスに関係する障害（キャッシュメモリ部１１５とそれにアクセスするためのパス等の障害）と共有メモリ部１１４へのアクセスに関係する障害（共有メモリ部１１４とそれにアクセスするためのパス等の障害）を区別することが可能となり、お互いに影響を与えることなく、独立に保守することが可能となる。
［実施例５］
第５３図及び第５４図に、本発明の他の実施例を示す。本実施例が実施例４と異なるのは、第５３図に示すように、２つの共有メモリ部１１４間をアクセスパスａ２（１４０）で繋ぎ、また２つのキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で繋ぎ、それらを二重化した点である。
第５４図は、第５３図に示すディスクアレイ制御装置１を筐体に実装した場合の構成を示したものである。２つの共有メモリ部１１４及び２つのキャッシュメモリ部１１５をそれぞれ独立した共有メモリＰＫ１４及びキャッシュメモリＰＫ１５上に実装し、１つの共有メモリＰＫと１つのキャッシュメモリＰＫとの組をを、１つのメモリＰ／Ｌ３上に実装し、２つのメモリＰ／Ｌ３間を、ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）で接続する。また、１つのＩ／Ｆ  Ｐ／Ｌ２と２つのメモリＰ／Ｌ３との間を、ケーブルａ（４−３）とケーブルｂ（４−４）で接続する。ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）は、それぞれアクセスパスａ２（１４０）用及びアクセスパスｂ２（１４１）用のケーブルである。
これにより、実施例４で説明した効果を得られることは勿論のことさらに、一方の共有メモリＰＫ１４、キャッシュメモリＰＫ１５、またはメモリＰ／Ｌ３に障害が発生した場合、もう一方のメモリＰ／Ｌ３に実装した共有メモリＰＫ１４またはキャッシュメモリＰＫ１５で運転を続けることができるため、システムを停止することなしに障害が発生した共有メモリＰＫ１４、キャッシュメモリＰＫ１５、またはメモリＰ／Ｌ３を交換することが可能となる。
本実施例では、共有メモリ部１１４間をアクセスパスａ２（１４０）で、キャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で接続して二重化したが、チャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２から、２つの共有メモリ部１１４、または２つのキャッシュメモリ部１１５へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部１１４間、キャッシュメモリ部１１５間を、アクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続しなくてもよい。しかし、アクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続してあれば、２つの共有メモリ部１１４間、または２つのキャッシュメモリ部１１５間で直接データの確認等が可能となるため、信頼性が向上する。
［実施例６］
第６７図に、本発明の他の実施例を示す。本実施例では、第６７図に示すように、２つの共有メモリ部１１４及び２つのキャッシュメモリ部１１５を、それぞれ独立した共有メモリＰＫ１４及びキャッシュメモリＰＫ１５上に実装し、それらを、実施例３で説明した電源境界３００で２つの領域に分割された１つのメモリＰ／Ｌ３上に実装する。その２つの領域に、それぞれ１つの共有メモリＰＫ１４とキャッシュメモリＰＫ１５とを実装する。そして、１つのＩ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３内の２つの領域との間を、それぞれケーブルａ（４−３）とケーブルｂ（４−４）とで接続する。本実施例では、かかる構成により、共有メモリ部１１４及びキャッシュメモリ部１１５を二重化している。
これにより、実施例４で説明した効果を得られることは勿論のこと、さらに、メモリＰ／Ｌ３内の電源境界３００によって分割されたどちらか一方の領域の共有メモリＰＫ１４、またはキャッシュメモリＰＫ１５に障害が発生した場合、もう一方の領域に実装されている共有メモリＰＫ１４及びキャッシュメモリＰＫ１５で運転を続けることができるため、システムを停止することなしに障害が発生した領域に実装されている共有メモリＰＫ１４、またはキャッシュメモリＰＫ１５を交換することが可能となる。
［実施例７］
第５図に、本発明の他の一実施例を示す。
第５図に示すディスクアレイ制御装置１は、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２と、それらを接続する２本の共有バス０（３１）と、共有メモリ部１１４と、共有メモリ部１１４間を接続する２本の共有バス１（３２）と、共有バス０（３１）と共有バス１（３２）とを接続するための共有バス間接続制御部１４０と、アクセスパス０（１３５）とを有している。
チャネルＩ／Ｆ部１１１は、ホストコンピュータとの少なくとも１つのＩ／Ｆと、少なくとも１つのマイクロプロセッサと、共有メモリ部１１４への少なくとも１つのアクセス回路（本実施例では２つ）と、共有バス０（３１）との少なくとも１つ（本実施例では２つ）のＩ／Ｆ（いずれも図示していない）とを有し、ホストコンピュータ１０１と共有メモリ部１１４間のデータ転送を実行する。
ディスクＩ／Ｆ部１１２は、複数の磁気ディスク装置１２０との少なくとも１つのＩ／Ｆと、少なくとも１つのマイクロプロセッサと、共有メモリ部１１４への少なくとも１つのアクセス回路（本実施例では２つ）と、共有バス０（３１）との少なくとも１つ（本実施例では２つ）のＩ／Ｆ（いずれも図示していない）とを有し、複数の磁気ディスク装置１２０と共有メモリ部１１４間のデータ転送を実行する。
共有メモリ部１１４は、磁気ディスク装置１２０へ記録するデータ、そのデータの管理情報、及び、ディスクアレイ制御装置の管理情報を格納するメモリ部と、共有バス１（３２）との少なくとも１つ（本実施例では２つ）のＩ／Ｆ（いずれも図示していない）とを有している。
１本の共有バスには１つの共有バス間接続制御部１４０を接続する。また、共有バス１（３２）に繋がる共有バス間接続制御部１４０は、所属Ｉ／Ｆグループ１６０が異なる２つの共有バス間接続制御部１４０から１本ずつ、計２本のアクセスパス０（１３５）を有する。
チャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２から共有メモリ部１１４へアクセスする場合、チャネルＩ／Ｆ部１１１、または、ディスクＩ／Ｆ部１１２内のＳＭアクセス回路（図示していない）は、共有バス０（３１）の使用権を獲得した後、共有バス０（３１）に繋がる共有バス間接続制御部１４０へアクセスし、共有バス１（３２）へのアクセス要求を伝える。共有バス間接続制御部１４０は、共有バス１（３２）に繋がる共有バス間接続制御部１４０へアクセス要求を送出する。共有バス１（３２）に繋がる共有バス間接続制御部１４０は、共有バス１（３２）に繋がる共有バス間接続制御部１４０に接続されている異なる２つの共有バス間接続制御部１４０から、アクセス要求があった場合には、その内の１つをアービトレーションにより選択した後、共有バス１（３２）の使用権を獲得する。使用権獲得後、共有バス１（３２）に繋がる共有バス間接続制御部１４０は、アクセス要求を共有メモリ部へ送出する。
本実施例では２つのチャネルＩ／Ｆ部１１１及び２つのディスクＩ／Ｆ部１１２、２本の共有バス０（３１）、及び２つの共有バス間接続制御部１４０で１つのグループを形成する。以下、このグループをＩ／Ｆグループ１６０と呼ぶ。本実施例では、ディスクアレイ制御装置１を２つのＩ／Ｆグループ１６０により構成している。
ここで、Ｉ／Ｆグループの個数は上記に制限されない。チャネルＩ／Ｆ部及びディスクＩ／Ｆ部を保守するための管理単位（Ｉ／Ｆ部の数）等によって、上記個数は変わる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりとした単位で１つのＩ／Ｆグループを構成することが考えられる。また、本実施例では、共有バス０（３１）を２本にしたが、１本にしてもよい。しかし、共有バスを２本にすることにより、共有メモリ部１１４へのアクセスパスが冗長化され、耐障害性が向上する。
第５図に示したディスクアレイ制御装置１を筐体内に実装するときの構成は、実施例１で説明した、第１図に示す構成と同様である。実施例１の場合と異なるのは、Ｉ／Ｆ  Ｐ／Ｌ２上に共有バス０（３１）を配線し、共有バス間接続制御部１４０を直接実装する点、１つのメモリプラッタＰ／Ｌ上に共有バス１（３２）を配線し、共有バス間接続制御部１４０を直接実装する点である。
かかる構成による利点は、次のとおりである。すなわち、アクセスパスをケーブルで構成すると、それをプラッタ上に直接実装する場合に比べ、コストが高くなる。また、数本のケーブルを用いて、高い周波数でデータ転送を行う場合には、それらのケーブル長を高精度でそろえないと、ノイズの発生原因となる。実施例１で説明したディスクアレイ制御装置のように、チャネルＩ／ＦＰｋ１１及びチャネルＩ／ＦＰＫ１２と、共有メモリＰＫ１４との間のアクセスパス０をすべてケーブルを用いて構成するほうが、スケーラビリティの面では有利である。しかし、上述のように、ケーブルを多用することは、コスト及び実装の面で不利な場合がある。そこで、本実施例では、Ｉ／ＦＰ／Ｌ２上に共有バス０（３１）を配線し、共有バス間接続制御部１４０を直接実装し、１つのメモリプラッタＰ／Ｌ上に共有バス１（３２）を配線し、共有バス間接続制御部１４０を直接実装することにより、実施例１のディスクアレイ制御装置よりも使用するケーブルの本数を減らしている。これにより、従来技術よりはスケーラビリティの面で有利であり、かつ、実施例１で説明したディスクアレイ制御装置よりもコスト及び実装の面で有利なディスクアレイ制御装置を提供することができる。
さらに、本実施例では、共有バス０（３１）及び共有バス１（３２）と、それらに接続される共有バス間接続制御部１４０を二重化しているので、１つのチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２から１つの共有メモリ部１１４へのアクセスルートを２つ有することとなる。したがって、本実施例では、第１図に示した１本のケーブル４を２本に分け、二重化したアクセスパス０（１３５）用に１本ずつ割り当てることができる。これにより、二重化したアクセスパス０（１３５）の一方に障害が発生した場合でも、他方のアクセスパス０（１３５）を使用してシステムの運転を続行できる。そして、その間に障害が発生したアクセスパス０（１３５）用のケーブル４を交換することが可能となる。
［実施例８］
第３４図に、本発明の他の実施例を示す。第３４図に示すディスクアレイ制御装置１では、２本の共有バス１（３２）に繋がる２つの共有メモリ部１１４と、２つの共有バス間接続制御部１４０とで、１つのグループを形成し、そのグループ２つで共有メモリを構成する。一方のグループ内の２つの共有メモリ部１１４と、他方のグループ内のそれらとを、それぞれアクセスパス２（１３９）で繋ぎ、二重化する。すなわち、本実施例は、実施例７で説明した第５図に示す上記共有メモリ部１１４のグループを二重化したものである。
第３４図に示すディスクアレイ制御装置１を筐体に実装した場合の構成は、実施例２で説明した、第３２図に示す構成と同様である。ただし、第３４図に示す４つの共有メモリ部１１４は、それぞれ独立した共有メモリＰＫ１４上に実装され、その共有メモリＰＫ１４は、上記共有メモリ部１１４のグループ毎に、それぞれ異なるメモリＰ／Ｌ３上に実装される。したがって、本実施例では、１つの上記グループは、２つの共有メモリ部１１４を有しているので、１つのメモリＰ／Ｌ３には、２つの共有メモリＰＫ１４が実装されることになる（第３２図には、１枚の共有メモリＰＫ１４しか図示していない）。この点で、本実施例は、実施例２と相違する。また、メモリＰ／Ｌ３上には共有バス１（３２）を配線し、２つの共有バス間接続制御部１４０を直接実装（いずれも図示していない）する点でも、本実施例と実施例２とは相違する。
これにより、実施例２及び実施例７で説明した効果を得ることができる。
本実施例では、共有メモリ部１１４間をアクセスパス２（１３９）で接続して二重化するとしたが、チャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２から二重化された２つの共有メモリ部１１４へ二重にデータを書き込む処理をすることによっても二重化が可能であり、この場合には、共有メモリ部１１４間をアクセスパス２（１３９）で接続しなくてもよい。しかし、アクセスパス２（１３９）で接続してあれば、２つの共有メモリ部１１４間で直接データの確認等が可能となるため、信頼性が向上する。
また、上記共有メモリ部１１４のグループの実装は、実施例３で説明した第４５図と同様にしてもよい。すなわち、それぞれ独立した電源から電力が供給され、電源境界３００で分割されたメモリＰ／Ｌ３の２つの領域に、それぞれ１つの上記共有メモリ部１１４のグループを実装する。
これにより、メモリＰ／Ｌ３内の電源境界３００によって分割されたどちらか一方の領域の共有メモリＰＫ１４に障害が発生しても、もう一方の領域に実装されている共有メモリＰＫ１４で運転を続けることができるため、システムを停止することなしに障害が発生した共有メモリＰＫ１４を交換することが可能となる。
［実施例９］
第２０図に、本発明の他の実施例を示す。本実施例は、実施例７で説明した第５図のディスクアレイ制御装置１において、実施例４で説明したのと同様に、キャッシュメモリ部と共有メモリ部とを物理的に分割する。また、本実施例では、第５図の共有バス０（３１）を、磁気ディスク装置１２０のデータを転送する共有バスｂ０（３５）と、キャッシュメモリ部１１５及びディスクアレイ制御装置１に関する制御情報を転送する共有バスａ０（３３）に分割し、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２を、共有バスａ０（３３）と共有バスｂ０（３５）の両方に接続する。さらに、第５図の共有バス１（３２）を、磁気ディスク装置１２０のデータを転送する共有バスｂ１（３６）と、キャッシュメモリ部１１５及びディスクアレイ制御装置１に関する制御情報を転送する共有バスａ１（３４）に分割し、キャッシュメモリ部１１５を共有バスｂ１（３６）に、共有メモリ部１１４を共有バスａ１（３４）にそれぞれ接続する。そして、共有バスａ０（３３）と共有バスａ１（３４）との間、及び共有バスｂ０（３５）と共有バスｂ１（３６）との間を、共有バス間接続制御部１４０を介して、それぞれ、アクセスパスａ（１３７）、及びアクセスパスｂ（１３８）で接続する。
第２０図に示すディスクアレイ制御装置１を筐体に実装した場合の構成は、実施例４で説明した第１８図と同様の構成になる。ただし、第２０図の２つのキャッシュメモリ部１１５、及び２つの共有メモリ部１１４は、それぞれ独立したパッケージである２つのキャッシュメモリＰＫ１５、及び２つの共有メモリＰＫ１４に実装され、それらはメモリＰ／Ｌ３上に実装される。メモリＰ／Ｌ３上には、共有バスａ１（３４）と共有バスｂ１（３６）とを配線し、共有バス間接続制御部１４０を直接実装する（いずれも図示していない）。Ｉ／Ｆ  Ｐ／Ｌ２上には、共有バスａ０（３３）と共有バスｂ０（３５）を配線し、共有バス間接続制御部１４０を直接実装する（いずれも図示していない）。また、Ｉ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３間を接続するケーブルを、第２０図に示す共有メモリ部１１４へのアクセスパスａ（１３７）用のケーブルａ（４−３）と、第２０図に示すキャッシュメモリ部１１５へのアクセスパスｂ（１３８）用のケーブルｂ（４−４）とに分離する。
これにより、実施例７で説明した効果を得られることは勿論のこと、さらに、チャネルＩ／Ｆ  ＰＫ１１、及びディスクＩ／Ｆ  ＰＫ１２から、キャッシュメモリＰＫ１５、または共有メモリＰＫ１４へのアクセスパスが物理的に独立しているので、キャッシュメモリ部１１５へのアクセスに関係する障害（キャッシュメモリ部１１５とそれにアクセスするための共有バスｂ０（３５）、共有バスｂ１（３６）、共有バス間接続制御部１４０、アクセスパスｂ（１３８）等の障害）と、共有メモリ部１１４へのアクセスに関係する障害（共有メモリ部１１４とそれにアクセスするための共有バスａ０（３３）、共有バスａ１（３４）、共有バス間接続制御部１４０、アクセスパスａ（１３７）等の障害）とを区別することが可能となり、お互いに影響を与えることなしに、独立に保守することが可能となる。
［実施例１０］
第５６図に、本発明の他の実施例を示す。本実施例では、第５６図に示すように、２本の共有バスａ１（３４）に繋がる２つの共有メモリ部１１４と２つの共有バス間接続制御部１４０とを１つのグループとして、その２つのグループで共有メモリを構成する。そして、一方のグループ内の２つの共有メモリ部１１４と、他方のグループ内のそれらとを、それぞれアクセスパスａ２（１４０）で繋ぎ、二重化する。また、２本の共有パスｂ１（３６）に繋がる２つのキャッシュメモリ部１１５と２つの共有バス間接続制御部１４０とを１つのグループとして、その２つのグループでキャッシュメモリを構成する。そして、一方のグループ内の２つのキャッシュメモリ部１１５と、他方のそれらとをアクセスパスｂ２（１４１）で繋ぎ、二重化する。
すなわち、本実施例は、実施例９で説明した、第２０図に示す共有メモリ部１１４のグループ及びキャッシュメモリ部１１５のグループを、それぞれ二重化したものである。
第５６図のディスクアレイ制御装置１を筐体に実装した場合の構成は、実施例５で説明した第５４図と同様である。ただし、第５６図に示した４つの共有メモリ部１１４及び４つのキャッシュメモリ部１１５は、それぞれ独立した共有メモリＰＫ１４及びキャッシュメモリＰＫ１５上に実装され、１つの共有メモリのグループ、及び１つのキャッシュメモリのグループが、１つのメモリＰ／Ｌ３上に実装される。また、メモリＰ／Ｌ３上に共有バスａ１（３４）と共有バスｂ１（３６）を配線し、４つの共有バス間接続制御部を直接実装する。また、Ｉ／Ｆ  Ｐ／Ｌ２上には、共有バスａ０（３３）と共有バスｂ０（３５）とを配線し、共有バス間接続制御部１４０を直接実装する（いずれも図示していない）。メモリＰ／Ｌ３間を、ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）で接続する。１つのＩ／Ｆ  Ｐ／Ｌ２と、２つのメモリＰ／Ｌ３との間を、ケーブルａ（４−３）とケーブルｂ（４−４）で接続する。ケーブルａ２（４−１０）は第５６図のアクセスパスａ２（１４０）用、ケーブルｂ２（４−１１）は第５６図のアクセスパスｂ２（１４１用）のケーブルである。
これにより、実施例５及び実施例９で説明した効果を得ることができる。
本実施例では、共有メモリ部１１４間をアクセスパスａ２（１４０）で、またキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で接続することにより二重化したが、チャネルＩ／Ｆ部１１１あるいはディスクＩ／Ｆ部１１２から二重化された２つの共有メモリ部１１４、または２つのキャッシュメモリ部１１５へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部１１４間、またはキャッシュメモリ部１１５間をアクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続しなくてもよい。しかし、接続してあれば、２つの共有メモリ部１１４間、または２つのキャッシュメモリ部１１５間で直接データの確認等が可能となるため、信頼性が向上する。
また、共有メモリ部１１４のグループ及びキャッシュメモリ部１１５のグループを第６７図のように実装してもよい。すなわち、共有メモリ部１１４及びキャッシュメモリ部１１５を、それぞれ独立した共有メモリＰＫ１４及びキャッシュメモリＰＫ１５上に実装する。これらを、それぞれ独立した電源から電力が供給され、電源境界３００で分割されたメモリＰ／Ｌ３上の２つの領域に実装する。そして、Ｉ／Ｆ  Ｐ／Ｌ２と、メモリＰ／Ｌ３内の２つの領域との間を、ケーブルａ（４−３）とケーブルｂ（４−４）とで接続する。この場合、メモリＰ／Ｌ３の１つの領域内の共有メモリＰＫ１４及びキャッシュメモリＰＫ１５の数はそれぞれ２枚となる（第６７図ではそれぞれ１枚しか図示していない）。
これにより、メモリＰ／Ｌ３内の電源境界３００によって分割されたどちらか一方の領域の共有メモリＰＫ１４、またはキャッシュメモリＰＫ１５に障害が発生した場合、もう一方の領域に実装されている共有メモリＰＫ１４、またはキャッシュメモリＰＫ１５で運転を続けることができるため、システムを停止することなしに障害が発生した共有メモリＰＫ１４、またはキャッシュメモリＰＫ１５を交換することが可能となる。
［実施例１１］
第６図及び第７図に、本発明の他の実施例を示す。
第７図は、本発明におけるディスクアレイ制御装置内の構成を示している。ディスクアレイ制御装置１は、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、セレクタ部１１３、共有メモリ部１１４、アクセスパス０（１３５）、及びアクセスパス１（１３６）とを有している。
チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、及び共有メモリ部１１４の構成は、実施例１で説明した構成と同様である。
セレクタ部１１３には、２つのチャネルＩ／Ｆ部１１１、２つのディスクＩ／Ｆ部１１２からそれぞれ１本ずつ、計４本のアクセスパス０（１３５）が接続される。また、セレクタ部１１３には、２つの共有メモリ部１１４へのアクセスパス１（１３６）を１本ずつ、計２本が接続される。これら１つのセレクタ部１１３と、それに繋がる２つのチャネルＩ／Ｆ部１１１及び２つのディスクＩ／Ｆ部１１２とで１つのグループを形成する。以下、このグループをセレクタグループ１５０と呼ぶ。本実施例では、ディスクアレイ制御装置１は、２つのセレクタグループ１５０と、２つの共有メモリ部１１４とを有している。上記のようなアクセスパス数の関係があるため、セレクタ部１１３ではチャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２からの４本のアクセスパス０（１３５）からの要求の内、共有メモリ部１１４へのアクセスパス１（１３６）の数に相当する２個だけを選択して実行する。
ここで、１つのセレクタ部１１３から共有メモリ部１１４へ接続されるアクセスパス１（１３６）の数を、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２から１つのセレクタ部１１３に接続されるアクセスパス０（１３５）の数より少なくし、チャネルＩ／Ｆ部１１１とディスクＩ／Ｆ部１１２の合計数よりもセレクタ部１１３の数が少なくなるように上記個数を設定することが重要である。これにより、それぞれの共有メモリ部１１４へ接続されるアクセスパス数を削減することができるので、使用するケーブルの本数を削減でき、コスト面、実装面で有利だからである。また、共有メモリ部のＬＳＩピンネック及びパッケージのコネクタネックを解消することができるからである。
なお、Ｉ／Ｆグループ内のチャネルＩ／Ｆ部及びディスクＩ／Ｆ部の数は、それらを保守するための管理単位（Ｉ／Ｆ部の数）等によって変わる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりとした単位で１つのＩ／Ｆグループを構成することが考えられる。
第６図は、ディスクアレイ制御装置１を筐体に実装するときの構成を示している。
第７図に示したチャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、セレクタ部１１３、及び共有メモリ部１１４は、それぞれ独立したパッケージである、チャネルＩ／Ｆパッケージ（ＰＫ）１１、ディスクＩ／Ｆパッケージ（ＰＫ）１２、セレクタパッケージ（ＰＫ）１３、共有メモリパッケージ（ＰＫ）１４に実装する。セレクタグループ１５０を１つのＩ／Ｆプラッタ（Ｐ／Ｌ）２上に実装し、共有メモリＰＫ１４を２つまとめて、Ｉ／Ｆ  Ｐ／Ｌ２とは異なる１つのメモリプラッタ（Ｐ／Ｌ）３上に実装する。そして、Ｉ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３との間を、ケーブル１（４−２）で接続する。このケーブルは、第７図に示したアクセスパス１（１３６）用のケーブルである。
ここでは、セレクタ部１１３をセレクタＰＫ１３上に実装するとしたが、セレクタ部１１３をパッケージ上に実装せず、第８図に示すように、Ｉ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装しても本実施例を実施する上で問題はない。これにより、セレクタＰＫ１３０幅だけＩ／Ｆ  Ｐ／Ｌ２の幅を狭めることが可能となり、ディスクアレイ制御装置１の筐体を小さくすることが可能となる。
かかる構成により実施例１で説明した効果を得ることができるとともに、さらに、セレクタ部１１３を設けることにより、共有メモリ部１１４へ接続されるアクセスパス数を削減することができので、使用するケーブルの本数を削減でき、コスト面、実装面で有利となる。また、共有メモリ部のＬＳＩピンネック及びパッケージのコネクタネックを解消することができる。
以下、本実施例の変形例を示す。
第３７図は、実施例２と同様に、２つの共有メモリ部１１４間をアクセスパス２（１３９）で繋ぎ、キャッシュメモリ部を二重化したものを示している。第３８図は、第３７図のディスクアレイ制御装置１を筐体に実装した場合の構成を示したものである。第３７図の２つの共有メモリ部１１４をそれぞれ独立した共有メモリＰＫ１４上に実装し、２つの共有メモリＰＫ１４をそれぞれ異なるメモリＰ／Ｌ３上に実装する。メモリＰ／Ｌ３間を、ケーブル２（４−９）で接続し、１つのＩ／Ｆ  Ｐ／Ｌ２と２つのメモリＰ／Ｌ３との間を、ケーブル１（４−２）で接続する。ケーブル２（４−９）は、第３７図のアクセスパス２（１３９）用のケーブルである。
これにより、実施例２で説明した効果を得ることができる。
本実施例では、共有メモリ部１１４間をアクセスパス２（１３９）で接続して二重化するとしたが、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、またはセレクタ部１１３から二重化された２つの共有メモリ部１１４へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部１１４間をアクセスパス２（１３９）で接続しなくてもよい。しかし、アクセスパス２（１３９）で接続してあれば、２つの共有メモリ部１１４間で直接データの確認等が可能となるため、信頼性が向上する。
この場合も、第４０図に示すように、セレクタ部１１３をＩ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。
第４７図のように、２つの共有メモリ部１１４を実装することによっても、共有メモリ部１１４の二重化が可能である。すなわち、２つの共有メモリ部１１４を、それぞれ独立した共有メモリＰＫ１４上に実装し、それらを、実施例３と同様に、電源境界３００で２つの領域に分割されたメモリＰ／Ｌ３上に実装する。
これにより、実施例３で説明した効果を得ることができる。
この場合も、第４９図に示すように、セレクタ部１１３をＩ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。
第２３図は、磁気ディスク装置１２０に記録するデータを格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスクアレイ制御装置１に関する制御情報を格納する共有メモリ部１１４とに物理的に分割し、キャッシュメモリ部１１５に繋がるセレクタ（ＣＭセレクタ部１２３）と、共有メモリ部１１４に繋がるセレクタ（ＳＭセレクタ部１１３）を物理的に独立させ、共有メモリ部１１４へのアクセスパスａ０（１３１）及びアクセスパスａ１（１３２）と、キャッシュメモリ部１１５へのアクセスパスｂ０（１３３）及びアクセスパスｂ１（１３４）とを独立させた変形例である。
第２４図は、第２３図のディスクアレイ制御装置１を筐体に実装した場合の構成を示す。ＳＭセレクタ部１１３及びＣＭセレクタ部１２３をそれぞれ独立したパッケージ、ＳＭセレクタパッケージ（ＰＫ）１３及びＣＭセレクタパッケージ（ＰＫ）２３に実装する。また、キャッシュメモリ部１１５及び共有メモリ部１１４を、それぞれ独立したパッケージ、キャッシュメモリＰＫ１５及び共有メモリＰＫ１４に実装し、それらをメモリＰ／Ｌ３上に実装する。図２４では、第６図に示したＩ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３間を接続するケーブル１（４−２）を、共有メモリ部１１４へのアクセスパスａ１（１３２）用のケーブルａ１（４−７）と、キャッシュメモリ部１１５へのアクセスパスｂ１（１３４）用のケーブルｂ１（４−８）とに分離している。
これにより、チャネルＩ／Ｆ  ＰＫ１１、及びディスクＩ／Ｆ  ＰＫ１２から、キャッシュメモリＰＫ１５、または共有メモリＰＫ１４へのアクセスパスを物理的に独立させることができ、キャッシュメモリ部１１５へのアクセスに関係する障害（キャッシュメモリ部１１５とそれにアクセスするためのセレクタ部（ＣＭセレクタ部）１２３、アクセスパスｂ０（１３３）、アクセスパスｂ１（１３４）等の障害）と、共有メモリ部１１４へのアクセスに関係する障害（共有メモリ部１１４とそれにアクセスするためのセレクタ部（ＳＭセレクタ部）１１３、アクセスパスａ０（１３１）、アクセスパスａ１（１３２）等の障害）とを区別することが可能となり、お互いに影響を与えることなしに、独立に保守することが可能となる。
この場合も、第２６図に示すように、ＳＭセレクタ部１１３及びＣＭセレクタ部１２３をＩ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。
第５９図は、２つの共有メモリ部１１４間をアクセスパスａ２（１４０）で繋ぎ、また２つのキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で繋ぎ、それぞれを二重化した変形例である。
第６０図は、第５９図のディスクアレイ制御装置１を筐体に実装した場合の構成を示している。第５９図では、実施例５のように、２つの共有メモリ部１１４及び２つのキャッシュメモリ部１１５をそれぞれ独立した共有メモリＰＫ１４及びキャッシュメモリＰＫ１５上に実装し、メモリＰ／Ｌ３上に、１つの共有メモリＰＫ１４と１つのキャッシュメモリＰＫ１５とを実装し、２つのメモリＰ／Ｌ３間を、ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）で接続する。また、１つのＩ／Ｆ  Ｐ／Ｌ２と２つのメモリＰ／Ｌ３との間を、ケーブルａ１（４−７）とケーブルｂ１（４−８）とで接続する。ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）は、それぞれ第５９図のアクセスパスａ２（１４０）用、アクセスパスｂ２（１４１）用のケーブルである。
これにより、実施例５に説明した効果を得ることができる。
第５９図及び第６０図では、共有メモリ部１１４間をアクセスパスａ２（１４０）で、またキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で接続して二重化するとしたが、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、またはＳＭセレクタ部１１３若しくはＣＭセレクタ部１２３から、二重化された２つの共有メモリ部１１４、または２つのキャッシュメモリ部１１５へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合は、共有メモリ部１１４間、またはキャッシュメモリ部１１５間をアクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続しなくてもよい。しかし、アクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続してあれば、２つの共有メモリ部１１４間、または２つのキャッシュメモリ部１１５間で直接データの確認等が可能となるため、信頼性が向上する。
この場合も、第６２図に示すように、ＳＭセレクタ部１１３及びＣＭセレクタ部１２３をＩ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。
第６９図は、２つの共有メモリ部１１４及び２つのキャッシュメモリ部１１５を、実施例６と同様に実装した変形例である。すなわち、それぞれ独立した共有メモリＰＫ１４及びキャッシュメモリＰＫ１５上に実装し、それらを、電源境界３００で２つの領域に分割したメモリＰ／Ｌ３に実装する。
これにより、実施例６で説明した効果を得ることができる。
この場合も、第７１図に示すように、ＳＭセレクタ部１１３及びＣＭセレクタ部１２３をＩ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。
［実施例１２］
第９図及び第１０図に、本発明の他の一実施例を示す。
第１０図は、本発明におけるディスクアレイ制御装置内の構成を示している。ディスクアレイ制御装置１は、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、セレクタ部１１３、共有メモリ部１１４と、アクセスパス０（１３５）、アクセスパス１（１３６）とを有している。これらの構成は、実施例１１で説明しものと基本的に同じである。
ただし、本実施例では、チャネルＩ／Ｆ部１１１、及びディスクＩ／Ｆ部１１２は、２つのアクセスパス０（１３５）を有し、１本は自セレクタグループ１５０内のセレクタ部１１３に接続され、もう１本は他方のセレクタグループ１５０内のセレクタ部１１３に接続されている。したがって、チャネルＩ／Ｆ部１１１、またはディスクＩ／Ｆ部１１２から共有メモリ部１１４へのアクセスルートは２つ存在する。通常は２つのアクセスルートを使用して負荷を均衡し、障害等により１つのアクセスルートが使用不能になった場合は、もう一方のアクセスルートを使用することによって、処理を継続することが可能である。このように互いのセレクタグループ内のセレクタへのアクセスパスを有する２つのセレクタグループを交代系１５５と呼ぶことにする。
１つのセレクタ部１１３に、自セレクタグループ１５０内の２つのチャネルＩ／Ｆ部１１１及び２つのディスクＩ／Ｆ部１１２からそれぞれ１本ずつ、さらに、他セレクタグループ１５０内の２つのチャネルＩ／Ｆ部１１１及び２つのディスクＩ／Ｆ部１１２からそれぞれ１本ずつ、計８本のアクセスパス０（１３５）を接続する。さらに、１つのセレクタ部１１３に、２つの共有メモリ部１１４へのアクセスパス１（１３６）を２本ずつ、計４本を接続する。上記のようなアクセスパス数の関係があるため、セレクタ部１１３ではチャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２からの８本のアクセスパス０（１３５）からの要求の内、共有メモリ部１１４へのアクセスパス１（１３６）の数に相当する４個だけを選択して実行する。本実施例では、ディスクアレイ制御装置１を１つの交代系１５５と２つの共有メモリ部とを有している。
ここで、１つのセレクタ部１１３から共有メモリ部１１４へ接続されるアクセスパス１（１３６）の数を、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２から１つのセレクタ部１１３に接続されるアクセスパス０（１３５）の数より少なくし、チャネルＩ／Ｆ部１１１とディスクＩ／Ｆ部１１２の合計数よりもセレクタ部１１３の数が少なくなるように上記個数を設定することが重要である。これにより、それぞれの共有メモリ部１１４へ接続されるアクセスパス数を削減することができので、使用するケーブルの本数を削減でき、コスト面で有利だからである。また、共有メモリ部のＬＳＩピンネック及びパッケージのコネクタネックを解消することができるからである。
また、Ｉ／Ｆグループ内のチャネルＩ／Ｆ部及びディスクＩ／Ｆ部の数は、それらを保守するための管理単位（Ｉ／Ｆ部の数）等によって変わる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりにして、１つの交代系１５５を形成し、その交代系１５５を複数備えることが考えられる。
第９図は、ディスクアレイ制御装置１を筐体に実装するときの構成を示している。第１０図に示したチャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、セレクタ部１１３、及び共有メモリ部１１４は、それぞれ独立したパッケージである、チャネルＩ／Ｆパッケージ（ＰＫ）１１、ディスクＩ／Ｆパッケージ（ＰＫ）１２、セレクタパッケージ（ＰＫ）１３、共有メモリパッケージ（ＰＫ）１４に実装する。そして、１つのセレクタＰＫ１３とそれに繋がるチャネルＩ／Ｆ  ＰＫ１１及びディスクＩ／Ｆ  ＰＫ１２、すなわち、セレクタグループ１５０を１つのＩ／Ｆプラッタ（Ｐ／Ｌ）２上に実装し、２つの共有メモリＰＫ１４を、Ｉ／Ｆ  Ｐ／Ｌ２とは異なる１つのメモリプラッタ（Ｐ／Ｌ）３上に実装する。そして、Ｉ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３との間を、ケーブル１（４−２）により接続する。このケーブルは、セレクタ部１１３と共有メモリ部１１４を接続する第１０図のアクセスパス１（１３６）のためのものである。交代系を形成する２つのＩ／Ｆ  Ｐ／Ｌ２間をケーブル０（４−１）により接続する。このケーブルは、自セレクタグループ１５０内のチャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２と、他セレクタグループ内のセレクタ部１１３とを接続する第１０図のアクセスパス０（１３５）のためのものである。
ここで、ケーブル０（４−１）を２本にし、一方のセレクタグループ１５０内のＩ／Ｆ部ともう一方のセレクタグループ１５０内のセレクタ部１１３との間のアクセスパス０（１３５）用のケーブルと、一方のセレクタグループ１５０内のセレクタ部１１３ともう一方のセレクタグループ１５０内のＩ／Ｆ部間のアクセスパス０（１３５）用のケーブルとを分離することにより、一方のアクセスパス０（１３５）に障害が発生し、それ用のケーブル０（４−１）を交換する場合でも、もう一方のアクセスパス０（１３５）に影響を与えずに済む。
ここでは、セレクタ部１１３をセレクタＰＫ１３上に実装するとしたが、セレクタ部１１３をパッケージ上に実装せず、第８図と同様に、Ｉ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。
上記のように、各Ｉ／Ｆ  ＰＫのアクセスパスを自Ｉ／Ｆ  Ｐ／Ｌ２内のセレクタ  ＰＫ１３だけでなく、交代系を形成する他のＩ／Ｆ  Ｐ／Ｌ２内のセレクタＰＫ１３に接続することで、１つのＩ／Ｆ  Ｐ／Ｌ２上のセレクタＰＫ１３に障害が発生した場合、該セレクタＰＫ１３を交換する際に、該セレクタＰＫ１３と同じＩ／Ｆ  Ｐ／Ｌ２上に実装されている各Ｉ／Ｆ  ＰＫは別のＩ／Ｆ  Ｐ／Ｌ２上のセレクタ部１１３を介して共有メモリ部１１４にアクセスすることが可能となるため、障害を起こしたセレクタ部１１３があるセレクタグループ１５０内の各インターフェース部を停止させる必要がなくなる。これにより、システム内の停止する部位を削減することが可能となる。
以下、本実施例の変形例を示す。
なお、以下の変形例において、セレクタ部１１３お、Ｉ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。
第４２図は、実施例２のように、２つの共有メモリ部１１４間をアクセスパス２（１３９）で繋ぎ、二重化した変形例である。
第４３図は、第４２図に示したディスクアレイ制御装置１を筐体に実装した場合の構成を示す。２つの共有メモリ部１１４をそれぞれ独立した共有メモリＰＫ１４上に実装し、それら共有メモリＰＫ１４を異なるメモリＰ／Ｌ３上に実装し、メモリＰ／Ｌ３間を、ケーブル２（４−９）で接続する。また、１つのＩ／Ｆ  Ｐ／Ｌ２と２つのメモリＰ／Ｌ３との間を、ケーブル１（４−２）で接続する。ケーブル２（４−９）は、第４２図のアクセスパス２（１３９）用のケーブルである。
これにより、実施例２で説明した効果を得ることができる。
本変形例では、共有メモリ部１１４間をアクセスパス２（１３９）で接続して二重化するとしたが、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、またはセレクタ部１１３から二重化された２つの共有メモリ部１１４へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部１１４間をアクセスパス２（１３９）で接続しなくてもよい。しかし、アクセスパス２（１３９）で接続してあれば、２つの共有メモリ部１１４間で直接データの確認等が可能となるため、信頼性が向上する。
第５１図は、共有メモリ部１１４を二重化する他の変形例を示している。すなわち、実施例３と同様に、２つの共有メモリ部１１４をそれぞれ独立した共有メモリＰＫ１４上に実装し、それらを、電源境界３００で分割されたメモリＰ／Ｌ３の２つの領域に実装する。
これにより、実施例３で説明した効果を得ることができる。
第２８図は、磁気ディスク装置１２０に記録するデータを格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスクアレイ制御装置１に関する制御情報を格納する共有メモリ部１１４とに物理的に分割し、キャッシュメモリ部１１５に繋がるセレクタ（ＣＭセレクタ部）１２３と、共有メモリ部１１４に繋がるセレクタ（ＳＭセレクタ部）１１３とを物理的に独立させ、共有メモリ部１１４へのアクセスパスａ０（１３１）及びアクセスパスａ１（１３２）と、キャッシュメモリ部１１５へのアクセスパスｂ０（１３３）及びアクセスパスｂ１（１３４）とを独立させた変形例である。
第２９図は、第２８図のディスクアレイ制御装置１を筐体に実装した場合の構成を示している。ＳＭセレクタ部１１３及びＣＭセレクタ部１２３を、それぞれ独立したパッケージであるＳＭセレクタパッケージ（ＰＫ）１３及びＣＭセレクタパッケージ（ＰＫ）２３に実装する。キャッシュメモリ部１１５及び共有メモリ部１１４を、それぞれ独立したパッケージであるキャッシュメモリＰＫ１５及び共有メモリＰＫ１４に実装し、それらをメモリＰ／Ｌ３上に実装する。そして、第９図に示したＩ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３との間を接続するケーブル１（４−２）を、第２９図に示すように、共有メモリ部１１４へのアクセスパスａ１（１３２）用のケーブルａ１（４−７）と、キャッシュメモリ部１１５へのアクセスパスｂ１（１３４）用のケーブルｂ１（４−８）とに分離する。また、Ｉ／Ｆ  Ｐ／Ｌ２間を接続するケーブル０（４−１）を、共有メモリ部１１４へのアクセスパスａ０（１３１）用のケーブルａ０（４−５）と、キャッシュメモリ部１１５へのアクセスパスｂ０（１３３）用のケーブルｂ０（４−６）とに分離する。
これにより、チャネルＩ／Ｆ  ＰＫ１１、及びディスクＩ／Ｆ  ＰＫ１２から、キャッシュメモリＰＫ１５、または共有メモリＰＫ１４へのアクセスパスを物理的に独立させることができ、キャッシュメモリ部１１５へのアクセスに関係する障害（キャッシュメモリ部１１５とそれにアクセスするためのセレクタ部（ＣＭセレクタ部）１２３、アクセスパスｂ０（１３３）、アクセスパスｂ１（１３４）等の障害）と、共有メモリ部１１４へのアクセスに関係する障害（共有メモリ部１１４とそれにアクセスするためのセレクタ部（ＳＭセレクタ部）１１３、アクセスパスａ０（１３１）、アクセスパスａ１（１３２）等の障害）とを区別することが可能となり、お互いに影響を与えることなしに、独立に保守することが可能となる。
第６４図は、実施例５と同様に、２つの共有メモリ部１１４間をアクセスパスａ２（１４０）で繋ぎ、２つのキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で繋ぎ、それぞれ二重化した変形例である。第６５図は、第６４図のディスクアレイ制御装置１を筐体に実装した場合の構成を示している。第６５図が示すように、２つの共有メモリ部１１４及び２つのキャッシュメモリ部１１５を、それぞれ独立した共有メモリＰＫ１４及びキャッシュメモリＰＫ１５上に実装し、１つの共有メモリＰＫ１４とキャッシュメモリＰＫ１５とを、１つのメモリＰ／Ｌ３上に実装し、メモリＰ／Ｌ３間を、ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）で接続する。また、Ｉ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３との間を、ケーブルａ１（４−７）とケーブルｂ１（４−８）とで接続する。ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）は、それぞれアクセスパスａ２（１４０）用、アクセスパスｂ２（１４１）用のケーブルである。
これにより、実施例５で説明した効果を得ることができる。
ここでは、共有メモリ部１１４間をアクセスパスａ２（１４０）で、またキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で接続して二重化するとしたが、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、または、ＳＭセレクタ部１１３若しくはＣＭセレクタ部１２３から、２つの共有メモリ部１１４、または２つのキャッシュメモリ部１１５へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部１１４間、またはキャッシュメモリ部１１５間をアクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続しなくてもよい。しかし、アクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続してあれば、２つの共有メモリ部１１４間、または２つのキャッシュメモリ部１１５間で直接データの確認等が可能となるため、信頼性が向上する。
第７３図は、実施例６と同様に、２つの共有メモリ部１１４及び２つのキャッシュメモリ部１１５を、それぞれ独立した共有メモリＰＫ１４及びキャッシュメモリＰＫ１５上に実装し、それらを、電源境界３００で分割されたメモリＰ／Ｌ３に実装変形例である。
これにより、実施例６で説明した効果を得ることができる。
［実施例１３］
第１１図に、本発明の他の実施例を示す。
第１１図は、実施例１で説明した第４図のディスクアレイ制御装置１を筐体内に実装するときの一構成を示している。第４図のチャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、及び共有メモリ部１１４を、それぞれ独立したパッケージである、チャネルＩ／Ｆパッケージ（ＰＫ）１１、ディスクＩ／Ｆパッケージ（ＰＫ）１２、及び共有メモリパッケージ（ＰＫ）１４に実装する。２つのチャネルＩ／Ｆ  ＰＫ１１、２つのディスクＩ／Ｆ  ＰＫ１２、及び１つの共有メモリＰＫ１４を１つのＩ／Ｆプラッタ（Ｐ／Ｌ）２上に実装する。ここでは、このグループをクラスタ（１６５，１６６）と呼ぶ。
すなわち、本実施例では、チャネルＩ／Ｆ  ＰＫ１１、ディスクＩ／Ｆ  ＰＫ１２とともに、共有メモリＰＫ１４をＩ／Ｆ  Ｐ／Ｌ２上に実装する点で、実施例１で説明した第１図の実装構成と異なる。
本実施例では、ディスクアレイ制御装置１は、２つのクラスタ、クラスタ０（１６５）、クラスタ１（１６６）とを有している。ここで、クラスタの個数、１つのクラスタ内のチャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、及び共有メモリ部１１３の個数は、上記に制限されない。こららの個数は、ディスクアレイ制御装置のシステムの最小構成、最大構成、及びシステムの拡張単位によって決まる。言い換えれば、システムに要求される性能、コスト、スケーラビリティ等によって決まる。例えば、ディスクアレイ制御装置の最小構成をひとまとまりとした単位で１つのクラスタを構成することが考えられる。
Ｉ／Ｆ  Ｐ／Ｌ２の増設時には、増設するＩ／Ｆ  Ｐ／Ｌ２と既設のＩ／Ｆ  Ｐ／Ｌ２との間を、２本のケーブル４で接続する。このケーブル４は、一方のクラスタ内のチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２と、もう一方の共有メモリ部１１４との間を接続する第４図のアクセスパス０（１３５）用のケーブルである。
また本実施例では、２つのクラスタのそれぞれに共有メモリＰＫ１４を実装したが、１つのクラスタ内にディスクアレイ制御装置１内全ての共有メモリＰＫ１４を実装し、その他のクラスタ内には共有メモリＰＫ１４を実装しないとしても問題はない。これにより、第１１図のクラスタ間を接続するケーブル４が１本に減り、その分コストを下げることが可能になる。
本実施例のディスクアレイ制御装置は、実施例１で説明したディスクアレイ制御装置に比べ、使用するケーブル数を削減することができるので、コスト面、実装面で有利となる。
第３３図、第４６図、第１９図、第５５図、第６８図は、本実施例の変形例を示すものである。これらは、それぞれ実施例２乃至６で説明したディスクアレイ制御装置の他の実装構成を示すものであるが、これらは、実施例２乃至６で説明したディスクアレイ制御装置の実装構成と、チャネルＩ／Ｆ  ＰＫ１１、ディスクＩ／Ｆ  ＰＫ１２とともに、共有メモリＰＫ１４をＩ／Ｆ  Ｐ／Ｌ２上に実装する点で異なるだけなので、以下簡単に説明する。これらの変形例により、対応する実施例２乃至６で説明した効果を得ることができることはいうまでもない。
第３３図は、実施例２で説明した第３１図のディスクアレイ制御装置１の一実装構成を示したものである。第３３図は、クラスタに１つの共有メモリＰＫ１４を実装している点で、実施例２で説明した第３２図と異なる。
第４６図は、実施例３で説明した第４５図の実装構成を変形したものである。２組の共有メモリＰＫ１４をそれぞれ異なるＩ／Ｆ  Ｐ／Ｌ２上に実装する。そのＩ／Ｆ  Ｐ／Ｌ２を電源境界３００で２つの領域に分割し、２つの領域には２つの独立した電源からそれぞれ電力が供給される。そして、二重化された２つの共有メモリＰＫ１４をそれぞれ供給電源が異なる領域に実装する。
第１９図は、実施例４で説明した第１７図のディスクアレイ制御装置１の一実装構成を示したものである。第１９図は、１つの共有メモリＰＫ１４と１つのキャッシュメモリＰＫ１５とをクラスタに実装した点で、実施例４で説明した第１８図と異なるだけである。
第５５図は、実施例５で説明した第５３図のディスクアレイ制御装置１の一実装構成を示したものである。第５５図は、１つの共有メモリＰＫ１４と１つのキャッシュメモリＰＫ１５とをクラスタに実装した点で、実施例５で説明した第５４図と異なるだけである。
第６８図は、実施例６で説明した第６７図の実装構成を変形したものである。Ｉ／Ｆ  Ｐ／Ｌ２を電源境界３００で２つの領域に分割し、２つの領域に、独立した電源からそれぞれ電力を供給する。この供給電源が異なる領域に、それぞれ１つの共有メモリＰＫ１４と１つのキャッシュメモリＰＫ１５を実装する。
［実施例１４］
第１２図に、本発明の他の一実施例を示す。
第１２図は、本発明における他のディスクアレイ制御装置内の構成を示している。ディスクアレイ制御装置１は、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、共有メモリ部１１４、それらを接続する２本の共有バス０（３１）、異なるクラスタの共有バス０（３１）の間を接続するための共有バス間接続制御部１４０、及びアクセスパス０（１３５）を有している。チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、共有メモリ部１１４は、実施例７で説明した構成と同様である。
本実施例では２つのチャネルＩ／Ｆ部１１１、２つのディスクＩ／Ｆ部１１２、１つの共有メモリ部１１４、２本の共有バス０（３１）、及び、２つの共有バス間接続制御部１４０で１つのグループを形成する。ここでは、このグループをクラスタと呼ぶ。本実施例では、ディスクアレイ制御装置１は２つのクラスタ（１６５、１６６）を有している。
共有バス間接続制御部１４０は、異なるクラスタの共有バス間を接続する役目を果たし、以下のように動作する。
−のクラスタ内のチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２から、他クラスタ内の共有メモリ部１１４へアクセスする場合に、チャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２内のＳＭアクセス回路（図示していない）は共有バス０（３１）の使用権を取った後、共有バス０（３１）に繋がる共有バス間接続制御部１４０へアクセスし、他クラスタ内の共有メモリ部１１４へのアクセス要求を伝える。その共有バス間接続制御部１４０は、他クラスタ内の共有バス０（３１）に繋がる共有バス間接続制御部１４０へアクセス要求を送出する。他クラスタ内の共有バス０（３１）に繋がる共有バス間接続制御部１４０は、共有バス０（３１）の使用権を獲得後、アクセス要求を共有メモリ部へ送出する。
クラスタ間の接続は、第１３図に示すように、クラスタの共有メモリ部１１４間をアクセスパス０（１３５）で接続してもよい。ディスクアレイ制御装置１は、各チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２が共有メモリ部１１４にアクセスすることによって動作しているため、上記のように共有メモリ部１１４間を接続することによっても、各チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２が共有メモリ部１１４にアクセスすることが可能である。
なお、クラスタ等の個数が上記個数に制限されないことはいうまでもない。
また、共有バス０（３１）を１本にしてもよい。しかし、共有バスを２本にすることにより、共有メモリ部１１４へのアクセスパスが冗長化され、耐障害性が良くなる。
第１１図は、第１２図または第１３図のディスクアレイ制御装置１を筐体内に実装するときの構成を示している。第１２図または第１３図に示したチャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、及び共有メモリ部１１４は、それぞれ独立したパッケージである、チャネルＩ／Ｆパッケージ（ＰＫ）１１、ディスクＩ／Ｆパッケージ（ＰＫ）１２、及び共有メモリパッケージ（ＰＫ）１４に実装する。そして、１つのクラスタ内のチャネルＩ／Ｆ  ＰＫ１１、ディスクＩ／Ｆ  ＰＫ１２、及び共有メモリＰＫ１４を、１つのＩ／Ｆ  Ｐ／Ｌ２上に実装する。また、Ｉ／Ｆ  Ｐ／Ｌ２上に共有バス０（３１）を配線し、共有バス間接続制御部１４０を直接実装する（いずれも図示していない）。第１３図の構成の場合は、Ｉ／Ｆ  Ｐ／Ｌ２上に共有バス０（３１）を配線するが、共有バス間接続制御部１４０は実装しない。
Ｉ／Ｆ  Ｐ／Ｌ２の増設時には、増設するＩ／Ｆ  Ｐ／Ｌ２と既設のＩ／Ｆ  Ｐ／Ｌ２との間を、２本のケーブル４により接続する。このケーブル４は、第１２図のディスクアレイ制御装置１の場合には、一方のクラスタ内の共有バス間接続制御部１４０と、もう一方のクラスタ内の共有バス間接続制御部１４０とを接続するアクセスパス０（１３５）に相当するものであり、第１３図のディスクアレイ制御装置１の場合には、一方のクラスタ内の共有メモリ部１１４と、もう一方のクラスタ内の共有メモリ部１１４とを接続するアクセスパス０（１３５）用のケーブルである。
かかる構成により、実施例７で説明した効果を得られることは勿論であるが、さらに、本実施例では、共有メモリ部１１４をクラスタ内に実装するので、実施例７で説明したディスクアレイ制御装置に比べ、スケーラビリティの面では不利であるが、使用するケーブルの本数を減らすことができ、コスト、実装の面で有利となる。
以下、本実施例の変形例を示す。
第３５図は、第１２図のディスクアレイ制御装置１において、実施例２の同様に、２つの共有メモリ部１１４間をアクセスパス２（１３９）で繋ぎ、二重化する変形例を示す。第３３図は、第３５図のディスクアレイ制御装置１を筐体に実装した場合の構成を示す。２つの共有メモリ部１１４をそれぞれ独立した共有メモリＰＫ１４上に実装し、その２つの共有メモリＰＫ１４をそれぞれ異なるＩ／Ｆ  Ｐ／Ｌ２上に実装する。そして、そのＩ／Ｆ  Ｐ／Ｌ２間を、ケーブル２（４−９）で接続する。ケーブル２（４−９）は、アクセスパス２（１３９）用のケーブルである。第１３図のディスクアレイ制御装置１の場合には、第３６図ように、一方のクラスタ内の共有メモリ部１１４と、他方のクラスタのそれとをアクセスパス２（１３９）で接続することにより、共有メモリ部１１４を二重化可能である。
ここで、一方のクラスタ内のチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２からもう一方のクラスタ内の共有メモリ部１１４へアクセスをするためのアクセスパス０（１３５）と、二重化用のアクセスパス２（１３９）とを共用することも可能である。その場合は、アクセスパスのスループットをアクセスパス０（１３５）とアクセスパス２（１３９）のスループットの合計以上に設定しないと、ディスクアレイ制御装置１全体のスループットが低下するという問題が生じる点を考慮する必要がある。
これらにより、実施例２で説明した効果を得ることができる。
また第３５図または第３６図において、クラスタ間の共有メモリ部１１４を二重化せずに、１つのクラスタ内の共有メモリ部１１４を２つに増やし、その２つの間で二重化してもよい。
第４６図は、１つのクラスタ内の共有メモリ部１１４を２つに増やし、それらをそれぞれ独立した共有メモリＰＫ１４上に実装し、そして、実施例３のように、２組の２重化した共有メモリＰＫ１４を、それぞれ、電源境界３００で２つの領域に分割されたＩ／Ｆ  Ｐ／Ｌ２上に実装する変形例を示す。
これにより、実施例３で説明した効果を得ることができる。
第２１図は、第１２図のディスクアレイ制御装置１において、実施例４のように、磁気ディスク装置１２０に記録するデータを格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスクアレイ制御装置１に関する制御情報を格納する共有メモリ部１１４とを物理的に分割する変形例である。ここで、共有バス０（３１）を磁気ディスク装置１２０のデータを転送する共有バスｂ０（３５）と、キャッシュメモリ部１１５及びディスクアレイ制御装置１に関する制御情報を転送する共有バスａ０（３３）に分割し、チャネルＩ／Ｆ部１１１及びディスクＩ／Ｆ部１１２を、共有バスａ０（３３）と共有バスｂ０（３５）の両方に接続する。また、キャッシュメモリ部１１５は磁気ディスク装置１２０のデータを転送する共有バスｂ０（３５）に、共有メモリ部１１４はディスクアレイ制御装置１に関する制御情報を転送する共有バスａ０（３３）にそれぞれ接続する。そして、異なるクラスタの共有バスａ０（３３）間、及び共有バスｂ０（３５）との間を、共有バス接続制御部１４０を介してアクセスパスａ（１３７）、及びアクセスパスｂ（１３８）でそれぞれ接続する。第１３図のディスクアレイ制御装置１の場合には、第２２図のように、異なるクラスタの共有メモリ１１４間をアクセスパスａ（１３７）で、異なるクラスタのキャッシュメモリ１１５間をアクセスパスｂ（１３８）で、接続すればよい。
第１９図は、第２１図または第２２図のディスクアレイ制御装置１を筐体に実装した場合の構成を示している。キャッシュメモリ部１１５、及び共有メモリ部１１４を、それぞれ独立したパッケージである、キャッシュメモリＰＫ１５、及び共有メモリＰＫ１４に実装し、それらをＩ／Ｆ  Ｐ／Ｌ２上に実装する。そして、Ｉ／Ｆ  Ｐ／Ｌ２間を接続する第１１図のケーブル４を、第１９図に示すように共有バスａ０（３３）間を接続するアクセスパスａ（１３７）用のケーブルａ（４−３）と、共有バスｂ０（３５）間を接続するアクセスパスｂ（１３８）用のケーブルｂ（４−４）とに分離する。
これにより、実施例４で説明した効果を得ることができる。
第５７図は、第１２図のディスクアレイ制御装置１において、実施例５のように、２つの共有メモリ部１１４間をアクセスパスａ２（１４０）で繋ぎ、二重化し、また、２つのキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で繋ぎ、二重化した変形例を示す。第１３図のディスクアレイ制御装置１の場合には、第５８図のように、二重化用のアクセスパスａ２（１４０）と、ｂ２（１４１）とを設ければよい。ここで、一方のクラスタ内のチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２からもう一方のクラスタ内の共有メモリ部１１４へアクセスするためのアクセスパスａ０（１３１）と、二重化用のアクセスパスａ２（１４０）とを共用することも可能である。また、一方のクラスタ内のチャネルＩ／Ｆ部１１１またはディスクＩ／Ｆ部１１２からもう一方のクラスタ内のキャッシュメモリ部１１５へアクセスするためのアクセスパスｂ０（１３３）と、二重化用のアクセスパスｂ２（１４１）とを共用することも可能である。その場合には、共有メモリ用のアクセスパスのスループットをアクセスパスａ０（１３１）とアクセスパスａ２（１４０）のスループットの合計以上に、またキャッシュメモリ用のアクセスパスのスループットをアクセスパスｂ０（１３３）とアクセスパスｂ２（１４１）のスループットの合計以上に設定しないと、ディスクアレイ制御装置１全体のスループットが低下するという問題が生じる点を考慮する必要がある。
第５５図は、第５７図または第５８図のディスクアレイ制御装置１を筐体に実装した場合の構成を示す。共有メモリ部１１４及びキャッシュメモリ部１１５をそれぞれ独立した共有メモリＰＫ１４及びキャッシュメモリＰＫ１５上に実装し、二重化された共有メモリＰＫ１４及びキャッシュメモリＰＫ１５をそれぞれ異なるＩ／Ｆ  Ｐ／Ｌ２上に実装し、Ｉ／Ｆ  Ｐ／Ｌ２間を、ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）で接続する。ここで、ケーブルａ２（４−１０）はアクセスパスａ２（１４０）用のケーブル、ケーブルｂ２（４−１１）はアクセスパスｂ２（１４１）用のケーブルである。
これにより、実施例５で説明した効果を得ることができる。
なお、第５７図または第５８図において、クラスタ間の２つの共有メモリ部１１４、及びクラスタ間の２つのキャッシュメモリ部１１５を二重化せずに、１つのクラスタ内の共有メモリ部１１４及びキャッシュメモリ部１１５をそれぞれ２つに増やし、その２つの間を二重化してもよい。
第６８図は、実施例６のように、２組の２重化した共有メモリＰＫ１４及び２組の２重化したキャッシュメモリＰＫ１５を、電源境界３００で２つの領域に分割されたＩ／Ｆ  Ｐ／Ｌ２に実装する変形例を示す。
これにより、実施例６で説明した効果を得ることができる。
［実施例１５］
第１４図に、本発明の他の一実施例を示す。
第１４図は、実施例１１で説明した第７図のディスクアレイ制御装置１を筐体内に実装するときの一構成を示している。１つのセレクタＰＫ１３と、それに繋がるチャネルＩ／Ｆ  ＰＫ１１及びディスクＩ／Ｆ  ＰＫ１２、すなわち、セレクタグループ１５０と、１つの共有メモリＰＫ１４とをまとめて、１つのＩ／Ｆプラッタ（Ｐ／Ｌ）２上に実装する。このグループは、上記で定義したクラスタである。
Ｉ／Ｆ  Ｐ／Ｌ２の増設時には、増設するＩ／Ｆ  Ｐ／Ｌ２と既設のＩ／Ｆ  Ｐ／Ｌ２との間を、２本のケーブル１（４−２）で接続する。このケーブル１（４−２）は、一方のクラスタ内のセレクタ部１１３と、もう一方のクラスタ内の共有メモリ部１１４とを接続するアクセスパス１（１３６）用のケーブルである。
すなわち、本実施例は、共有メモリＰＫ１４をＩ／Ｆ  Ｐ／Ｌ２上に実装した点で、実施例１１で説明した第６図の実装構成と異なる。
ここでは、セレクタ部１１３をセレクタＰＫ１３上に実装するとしたが、セレクタ部１１３をパッケージ上に実装せず、第１５図に示すように、Ｉ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。これにより、セレクタＰＫ１３の幅だけＩ／Ｆ  Ｐ／Ｌ２０幅を狭めることが可能となり、ディスクアレイ制御装置１の筐体を小さくすることが可能となる。
また本実施例では、２つのクラスタそれぞれに共有メモリＰＫ１４を実装したが、１つのクラスタ内にディスクアレイ制御装置１内全ての共有メモリＰＫ１４を実装し、その他のクラスタ内には共有メモリＰＫ１４を実装しないとしても問題はない。こうすることにより、第１４図のクラスタ間を接続するケーブル１（４−２）が１本に減り、その分コストを下げることが可能になる。
かかる構成により、実施例１１で説明した効果を得られることは勿論であるが、さらに、本実施例では、共有メモリ部１１４をクラスタ内に実装するので、実施例１１で説明したディスクアレイ制御装置に比べ、スケーラビリティの面では不利であるが、使用するケーブルの本数を減らすことができ、コスト、実装の面で有利となる。
以下、本実施例の変形例を示す。これらの変形例は、実施例１１で説明した変形例と、共有メモリＰＫ１４をＩ／Ｆ  Ｐ／Ｌ２上に実装した点で異なるだけなので、以下、本実施例の変形例を簡単に説明する。
なお、以下の変形例においても、セレクタ部１１３をパッケージ上に実装せず、Ｉ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。
第３９図は、実施例１１で説明した第３７図のディスクアレイ制御装置１を筐体に実装する場合の一構成を示す。本変形例では、実施例２と同様に、共有メモリ部を二重化する。
これにより、実施例２で説明した効果を得ることができる。
本実施例では、共有メモリ部１１４間をアクセスパス２（１３９）で接続して二重化するとしたが、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、あるいはセレクタ部１１３から二重化された２つの共有メモリ部１１４へ二重にデータを書き込む処理をすることによっても二重化が可能であり、共有メモリ部１１４間をアクセスパス２（１３９）で接続しなくてもよい。しかし、アクセスパス２（１３９）で接続してあれば、２つの共有メモリ部１１４間で直接データの確認等が可能となるため、信頼性が向上する。
第４８図は、１つのクラスタ内の共有メモリ部１１４を２つに増やし、それらをそれぞれ独立した共有メモリＰＫ１４上に実装し、そして、実施例３のように、２組の２重化した共有メモリＰＫ１４を、それぞれ、電源境界３００で２つの領域に分割されたＩ／Ｆ  Ｐ／Ｌ２上に実装する変形例を示す。
これにより、実施例３で説明した効果を得ることができる。
ここでは、２つのクラスタそれぞれに共有メモリＰＫ１４を実装したが、１つのクラスタ内にディスクアレイ制御装置１内の全ての共有メモリＰＫ１４を実装し、その他のクラスタ内には共有メモリＰＫ１４を実装しないとしても問題ない。こうすることにより、第４８図のクラスタ間を接続するケーブル１（４−２）が１本に減り、その分コスト面、実装面で有利である。
第２３図は、実施例４のように、第７図のディスクアレイ制御装置１内の共有メモリ部１１４を、磁気ディスク装置１２０に記録するデータを格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスクアレイ制御装置１に関する制御情報を格納する共有メモリ部１１４とに物理的に分割した変形例を示す。キャッシュメモリ部１１５に繋がるセレクタ（ＣＭセレクタ部１２３）と、共有メモリ部１１４に繋がるセレクタ（ＳＭセレクタ部１１３）とを物理的に独立させ、共有メモリ部１１４へのアクセスパスａ０（１３１）及びアクセスパスａ１（１３２）と、キャッシュメモリ部１１５へのアクセスパスｂ０（１３３）及びアクセスパスｂ１（１３４）とを独立させる。
これにより、実施例４で説明した効果を得ることができる。
ここでは、２つのクラスタそれぞれに共有メモリＰＫ１４及びキャッシュメモリＰＫ１５を実装したが、１つのクラスタ内にディスクアレイ制御装置１内全ての共有メモリＰＫ１４及び全てのキャッシュメモリＰＫ１５を実装し、その他のクラスタ内には共有メモリＰＫ１４及びキャッシュメモリＰＫ１５を実装しないとしても問題ない。こうすることにより、第２５図のクラスタ間を接続するケーブルａ１（４−７）及びケーブルｂ１（４−８）がそれぞれ１本に減り、その分コストを下げることが可能になる。
第５９図は、実施例５のように、２つの共有メモリ部１１４間をアクセスパスａ２（１４０）で繋ぎ、また、２つのキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で繋ぎ、それぞれを二重化した変形例を示す。
第６１図は、第５９図のディスクアレイ制御装置１を筐体に実装した場合の構成を示す。１つの共有メモリＰＫ１４及び１つのキャッシュメモリＰＫ１５１つのＩ／Ｆ  Ｐ／Ｌ２上に実装し、Ｉ／Ｆ  Ｐ／Ｌ２間を、ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）で接続する。ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）は、それぞれアクセスパスａ２（１４０）用、アクセスパスｂ２（１４１）用のケーブルである。
これにより、実施例５で説明した効果を得ることができる。
本変形例では、共有メモリ部１１４間をアクセスパスａ２（１４０）で、またキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で接続して二重化するとしたが、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、または、ＳＭセレクタ部１１３若しくはＣＭセレクタ部１２３から、２つの共有メモリ部１１４、または、２つのキャッシュメモリ部１１５へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部１１４間、またはキャッシュメモリ部１１５間をアクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続しなくてもよい。しかし、アクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続してあれば、２つの共有メモリ部１１４間、または２つのキャッシュメモリ部１１５間で直接データの確認等が可能となるため、信頼性が向上する。
第７０図は、実施例６のように、第５９図において２重化した共有メモリ部１１４及びキャッシュメモリ部１１５をそれぞれ２組に増やした変形例を示す。１つの共有メモリＰＫ１４及び１つのキャッシュメモリＰＫ１５の組を、電源境界３００で２つの領域に分割されたＩ／Ｆ  Ｐ／Ｌ２上に実装する。
これにより、実施例６で説明した効果を得ることができる。
なお、１つのクラスタ内にディスクアレイ制御装置１内全での共有メモリＰＫ１４及び全てのキャッシュメモリＰＫ１５を実装し、その他のクラスタ内には共有メモリＰＫ１４及びキャッシュメモリＰＫ１５を実装しないとしても問題ない。こうすることにより、第７０図のクラスタ間を接続するケーブルａ１（４−７）及びケーブルｂ１（４−８）がそれぞれ１本に減り、その分コストを下げることが可能になる。
［実施例１６］
第１６図に、本発明の他の一実施例を示す。
第１６図は、実施例１２で説明した第１０図のディスクアレイ制御装置１を筐体内に実装するときの一構成を示している。本実施例は、第１０図の共有メモリ部１１４をクラスタに実装した点で、実施例１２で説明した第９図の実装構成と異なる。
かかる実装構成により、第９図の実装構成に比して、セレクタ部１１３と共有メモリ部１１４とを接続するアクセスパス０（１３５）の数を減らすことができるので、ディスクアレイ制御装置を筐体に実装する場合にケーブル数を減らすことができ、コスト面で有利となる。
ここでは、セレクタ部１１３をセレクタＰＫ１３上に実装するとしたが、セレクタ部１１３をパッケージ上に実装せず、Ｉ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装してもよい。これにより、セレクタＰＫ１３の幅だけＩ／Ｆ  Ｐ／Ｌ２の幅を狭めることが可能となり、ディスクアレイ制御装置１の筐体を小さくすることが可能となる。
また本実施例では、２つのクラスタそれぞれに共有メモリＰＫ１４を実装したが、１つのクラスタ内にディスクアレイ制御装置１内全ての共有メモリＰＫ１４を実装し、その他のクラスタ内には共有メモリＰＫ１４を実装しないとしても問題ない。こうすることにより、第１６図のクラスタ間を接続するケーブル１（４−２）が１本に減り、その分コストを下げることが可能になる。
以下、本実施例の変形例をしめす。以下の変形例は、実施例１２に記載した変形例と、共有メモリ部１１４をクラスタに実装した点で異なるだけなので、これらの変形例を簡単に説明する。
なお、これら変形例の場合にも、セレクタ部１１３をＩ／Ｆ  Ｐ／Ｌ２のパッケージを実装する面と反対の面（図では裏面）に実装することにより、Ｉ／Ｆ  Ｐ／Ｌ２の幅を狭めることができ、ディスクアレイ制御装置１の筐体を小さくすることが可能となる。
第４４図は、第４２図のディスクアレイ制御装置１において、２つの共有メモリ部１１４をそれぞれ独立した共有メモリＰＫ１４上に実装し、それらを異なるＩ／Ｆ  Ｐ／Ｌ２上に実装した変形例である。
なお、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、あるいはセレクタ部１１３から二重化された２つの共有メモリ部１１４へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部１１４間をアクセスパス２（１３９）で接続しなくてもよい。しかし、アクセスパス２（１３９）で接続してあれば、２つの共有メモリ部１１４間で直接データの確認等が可能となるため、信頼性が向上する。
第５２図は、第４２図において２重化した共有メモリ部１１４を２組に増やし、実施例３のように、２組の２重化した共有メモリＰＫ１４を、それぞれ、電源境界３００で２つの領域に分割されたＩ／Ｆ  Ｐ／Ｌ２上の異なる領域に実装する変形例を示す。
ここでは、２つのクラスタそれぞれに共有メモリＰＫ１４を実装したが、１つのクラスタ内にディスクアレイ制御装置１内全ての共有メモリＰＫ１４を実装し、その他のクラスタ内には共有メモリＰＫ１４を実装しないとしても問題ない。
第３０図は、実施例４のように、共有メモリ部１１４を、磁気ディスク装置１２０に記録するデータを格納するキャッシュメモリ部１１５と、キャッシュメモリ部１１５及びディスクアレイ制御装置１に関する制御情報を格納する共有メモリ部１１４とに物理的に分割した変形例を示す。
これにより、チャネルＩ／Ｆ  ＰＫ１１、及びディスクＩ／Ｆ  ＰＫ１２から、キャッシュメモリＰＫ１５、または共有メモリＰＫ１４へのアクセスパスを物理的に独立させることができ、キャッシュメモリ部１１５へのアクセスに関係する障害（キャッシュメモリ部１１５と、それにアクセスするためのセレクタ部（ＣＭセレクタ部）１２３、アクセスパスｂ０（１３３）、及びアクセスパスｂ１（１３４）等の障害）と、共有メモリ部１１４へのアクセスに関係する障害（共有メモリ部１１４と、それにアクセスするためのセレクタ部（ＳＭセレクタ部）１１３、アクセスパスａ０（１３１）、アクセスパスａ１（１３２）等の障害）とを区別することが可能となり、お互いに影響を与えることなしに、独立に保守することが可能となる。
ここでは、２つのクラスタそれぞれに共有メモリＰＫ１４及びキャッシュメモリＰＫ１５を実装したが、１つのクラスタ内にディスクアレイ制御装置１内全ての共有メモリＰＫ１４及びキャッシュメモリＰＫ１５を実装し、その他のクラスタ内には共有メモリＰＫ１４及びキャッシュメモリＰＫ１５を実装しないとしても問題ない。
第６６図は、実施例５のように、２つの共有メモリ部１１４間をアクセスパスａ２（１４０）で繋ぎ、また、２つのキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で繋ぎ、それぞれを二重化した変形例を示す。
これにより、実施例５で説明した効果を得ることができる。
本実施例では、共有メモリ部１１４間をアクセスパスａ２（１４０）で、またキャッシュメモリ部１１５間をアクセスパスｂ２（１４１）で接続して二重化するとしたが、チャネルＩ／Ｆ部１１１、ディスクＩ／Ｆ部１１２、またはＳＭセレクタ部１１３若しくはＣＭセレクタ部１２３から、二重化された２つの共有メモリ部１１４、または２つのキャッシュメモリ部１１５へ二重にデータを書き込む処理をすることによっても二重化が可能である。この場合には、共有メモリ部１１４間、またはキャッシュメモリ部１１５間をアクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続しなくてもよい。しかし、アクセスパスａ２（１４０）、またはアクセスパｂ２（１４１）で接続してあれば、２つの共有メモリ部１１４間、または２つのキャッシュメモリ部１１５間で直接データの確認等が可能となるため、信頼性が向上する。
第７４図は、実施例６のように、２重化した共有メモリ部１１４及びキャッシュメモリ部１１５をそれぞれ２組に増やし、１つの共有メモリＰＫ１４と、１つのキャッシュメモリＰＫ１５とからなる組を、電源境界３００で２つの領域に分割されたＩ／Ｆ  Ｐ／Ｌ２上の各領域に、それぞれ１組ずつ実装する。
これにより、実施例６で説明した効果を得ることができる。
ここでは、２つのクラスタのそれぞれに共有メモリＰＫ１４及びキャッシュメモリＰＫ１５を実装したが、１つのクラスタ内にディスクアレイ制御装置１内全ての共有メモリＰＫ１４及びキャッシュメモリＰＫ１５を実装し、その他のクラスタ内には共有メモリＰＫ１４及びキャッシュメモリＰＫ１５を実装しないとしても問題ない。
［実施例１７］
第７５図及び第７７図に、実施例１２で説明した第６４図のディスクアレイ制御装置１を、筐体に実装する場合の他の実施例を示す。
第７５図は、プラッタ上へのパッケージの実装、各プラッタの配置、及びプラッタ間の接続を示している。Ｉ／Ｆ  Ｐ／Ｌ２には、セレクタグループ１５０を形成するチャネルＩ／Ｆパッケージ（ＰＫ）１１及びディスクＩ／Ｆパッケージ（ＰＫ）１２を２枚ずつ実装する。共有メモリに繋がるセレクタ部（ＳＭセレクタ部）１１３及びキャッシュメモリに繋がるセレクタ部（ＣＭセレクタ部）１２３は、Ｉ／Ｆ  Ｐ／Ｌ２の裏面に実装する。これにより、Ｉ／Ｆ  Ｐ／Ｌ２の幅を狭めることが可能となる。そして、２つのＩ／Ｆ  Ｐ／Ｌ２で交代系１５５を形成する。
ディスクアレイ制御装置１は、８つのＩ／Ｆ  Ｐ／Ｌ２を有し、４つの交代系１５５を形成する。メモリプラッタ（Ｐ／Ｌ）３へは、共有メモリパッケージ（ＰＫ）１４を１枚とキャッシュメモリパッケージ（ＰＫ）１５を２枚実装する。メモリを二重化するため、メモリＰ／Ｌ３を２つ有している。
交代系を形成する２つのＩ／Ｆ  Ｐ／Ｌ２間は、互いのチャネルＩ／Ｆ  ＰＫ１１及びディスクＩ／Ｆ  ＰＫ１２と、互いのＳＭセレクタ部１１３及びＣＭセレクタ部１２３との間を、それぞれ、ケーブルａ０（４−５）とケーブルｂ０（４−６）で接続する。
ここで、ケーブルａ０（４−５）とケーブルｂ０（４−６）をそれぞれ２本ずつにし、一方のセレクタグループ１５０内のＩ／Ｆ部ともう一方のセレクタグループ１５０内のセレクタ部間のアクセスパス用のケーブルと、一方のセレクタグループ１５０内のセレクタ部ともう一方のセレクタグループ１５０内のＩ／Ｆ部間のアクセスパス用のケーブルとを分離することにより、一方のアクセスパスに障害が発生し、ケーブルａ０（４−５）またはケーブルｂ０（４−６）を交換する場合でも、もう一方のアクセスパスに影響を与えずに済む。
各Ｉ／Ｆ  Ｐ／Ｌ２には、２つのメモリＰ／Ｌ３からのケーブルａ１（４−７）とケーブルｂ１（４−８）とをそれぞれ１本ずつ、計４本を接続する。したがって、メモリＰ／Ｌ３には、８つのＩ／Ｆ  Ｐ／Ｌ２からのケーブルａ１（４−７）とケーブルｂ１（４−８）とをそれぞれ１本ずつ、計１６本を接続することになる。また、メモリＰ／Ｌ３間をケーブルａ２（４−１０）及びケーブルｂ２（４−１１）を接続する。
プラッタ間を接続するケーブル用のコネクタは各プラッタの裏面に設け、プラッタの裏面で、プラッタ間をケーブル接続する。これにより、チャネルＩ／Ｆ  ＰＫ１１のサブエッジ側（パッケージのプラッタに接続されている側と反対の側）に接続されるホストコンピュータ１０１接続用のケーブル（図示していない）、またはディスクＩ／Ｆ  ＰＫ１２のサブエッジ側に接続される磁気ディスク装置１２０接続用のケーブル（図示していない）を避けて、プラッタ間接続用ケーブルを接続する必要がなくなり、ケーブル長を短くすることが可能となる。
上述したように、ケーブルのコストは高い。また、ケーブルを用いて、高周波数でデータ転送を行う場合には、ノイズの問題があり、実装には困難がつきまとう。したがって、ケーブル長を短くできるということは大きな利点となる。
Ｉ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３の実装方向をほぼ直交させる。これにより、第７５図に示すようにＩ／Ｆ  Ｐ／Ｌ２とメモリＰ／Ｌ３の両者を接続するためのケーブル用コネクタの位置を、ケーブル長が短くなるように配置することが可能となる。
なお、第７５図では、Ｉ／Ｆ  Ｐ／Ｌ２が水平面と垂直になるように実装され、メモリＰ／Ｌ３が水平面と水平になるように実装されているが、これらの実装方向を逆にしてもよい。
また、第７５図のように、メモリＰ／Ｌ３を挟む形で、Ｉ／Ｆ  Ｐ／Ｌ２を配置してもよい。これにより、両プラッタ間を接続するケーブル長を短くすることが可能となる。
第７７図は、第７５図に示したプラッタをケーブルで接続したものを、筐体１８０に収めた状態を示している。パッケージを実装したプラッタは筐体の全面側に収め、その裏側に電源０（１７０）、電源１（１７１）を収める。
電源０（１７０）、電源１（１７１）は、各プラッタ毎に独立させる。これにより、プラッタ交換時の電源の制御が容易になる。
第７７図に示すようにプラッタ毎に独立した電源を、電源０（１７０）と電源１（１７１）の２つで二重化してもよい。これにより、二重化した電源の一方の障害時には、もう一方の電源で電力を供給できるため、障害の発生した電源が電力を供給するプラッタ上のパッケージを閉塞する必要がなくなり、システムの中の停止させる箇所を削減することが可能となる。
［実施例１８］
第７６図及び第７８図に、実施例１２で説明した第２８図のディスクアレイ制御装置１の筐体に実装する際の実施例を示す。
第７６図は、プラッタ上へのパッケージの実装、各プラッタの配置、及びプラッタ間の接続を示している。Ｉ／Ｆ  Ｐ／Ｌ２へは、セレクタグループ１５０を形成するチャネルＩ／Ｆパッケージ（ＰＫ）１１及びディスクＩ／Ｆパッケージ（ＰＫ）１２を２枚ずつと、共有メモリパッケージ（ＰＫ）１４及びキャッシュメモリパッケージ（ＰＫ）１５を１枚ずつ実装する。共有メモリに繋がるセレクタ部（ＳＭセレクタ部）１１３及びキャッシュメモリに繋がるセレクタ部（ＣＭセレクタ部）１２３は、Ｉ／Ｆ  Ｐ／Ｌ２の裏面に実装する。これにより、Ｉ／Ｆ  Ｐ／Ｌ２の幅を狭めることが可能となる。そして、２つのＩ／Ｆ  Ｐ／Ｌ２で交代系１５５を形成する。ディスクアレイ制御装置１は、２つのＩ／Ｆ  Ｐ／Ｌ２を有し、１つの交代系１５５を形成する。
交代系１５５を形成する２つのＩ／Ｆ  Ｐ／Ｌ２間は、互いのチャネルＩ／Ｆ  ＰＫ１１及びディスクＩ／Ｆ  ＰＫ１２との間を、互いのＳＭセレクタ部１１３及びＣＭセレクタ部１２３との間を、それぞれ、ケーブルａ０（４−５）、ケーブルｂ０（４−６）で接続する。
ここで、ケーブルａ０（４−５）とケーブルｂ０（４−６）とをそれぞれ２本にし、一方のセレクタグループ１５０内のＩ／Ｆ部ともう一方のセレクタグループ１５０内のセレクタ部間のアクセスパス用のケーブルと、一方のセレクタグループ１５０内のセレクタ部ともう一方のセレクタグループ１５０内のＩ／Ｆ部間のアクセスパス用のケーブルとを分離することにより、一方のアクセスパスに障害が発生し、ケーブルａ０（４−５）とケーブルｂ０（４−６）を交換する場合でも、もう一方のアクセスパスに影響を与えずに済む。
互いのＳＭセレクタ部１１３及びＣＭセレクタ部１２３との間を、共有メモリ部１１４及びキャッシュメモリ部１１５との間を、それぞれ、２本のケーブルａ１（４−７）と２本のケーブルｂ１（４−６）で接続する。また、二重化した共有メモリ部１１３間及び二重化したキャッシュメモリ部１１５間を接続するために、ケーブルａ２（４−１０）とケーブルｂ２（４−１１）で接続する。したがって、Ｉ／Ｆ  Ｐ／Ｌ２間は８本のケーブルで接続することになる。ここで、上記のケーブルの本数に特に限定されない。
プラッタ間を接続するケーブル用のコネクタは各プラッタの裏面に設け、プラッタの裏面においてプラッタ間をケーブル接続する。これにより、チャネルＩ／Ｆ  ＰＫ１１のサブエッジ側（パッケージのプラッタに接続されている側と反対の側）に接続されるホストコンピュータ１０１接続用のケーブル（図示していない）、またはディスクＩ／Ｆ  ＰＫ１２のサブエッジ側に接続される磁気ディスク装置１２０接続用のケーブル（図示していない）を避けて、プラッタ間接続用ケーブルを接続する必要がなくなり、ケーブル長を短くすることが可能となる。
各Ｉ／Ｆ  Ｐ／Ｌ２は、第７６図に示すように上下方向に配置してもよい。これにより、両プラッタ間を接続するケーブル長を短くすることが可能となる。
第７８図は、第７６図に示したプラッタをケーブルで接続したものを、実際に筐体１８０に収めた状態を示している。パッケージを実装したプラッタは筐体の全面側に収め、その裏側に電源０（１７０）、電源１（１７１）を収める。
電源０（１７０）、電源１（１７１）は、各プラッタ毎に独立させる。これにより、プラッタ交換時の電源の制御が容易になる。
また、第７８図に示すようにプラッタ毎に独立した電源を、電源０（１７０）と電源１（１７１）との２つで二重化する。これにより、二重化した電源の一方の障害時には、もう一方の電源で電力を供給できるため、障害の発生した電源が電力を供給するプラッタ上のパッケージを閉塞する必要がなくなり、システムの中の停止させる箇所を削減することが可能となる。
［実施例１９］
第７９図及び第８０図に、実施例１２で説明した第２８図のディスクアレイ制御装置１を、１９インチラック（１８５）と呼ばれる筐体に実装する際の実施例を示す。
第７９図は、１９インチラック１８５への実装例を示している。各チャネルＩ／Ｆパッケージ（ＰＫ）１１とディスクＩ／Ｆパッケージ（ＰＫ）１２、及び共有メモリ（ＳＭ）セレクタパッケージ（ＰＫ）１３とキャッシュメモリ（ＣＭ）セレクタパッケージ（ＰＫ）２３は、ＭＰ  ＢＯＸ２５０の中に実装する。また、共有メモリパッケージ（ＰＫ）１４及びキャッシュメモリパッケージ（ＰＫ）１５はＭＥＭ  ＢＯＸ２５１の中に実装する。また、電源はまとめてＰＳ  ＢＯＸ２５２の中に実装する。ディスクアレイ制御装置１は、４つのＭＰ  ＢＯＸ２５０、１つのＭＥＭ  ＢＯＸ２５１、及び１つのＰＳ  ＢＯＸ２５２から構成する。
第８１図は、チャネルＩ／Ｆ  ＰＫ１１とディスクＩ／Ｆ  ＰＫ１２、及びＳＭセレクタＰＫ１３とＣＭセレクタＰＫ２３の、ＭＰ  ＢＯＸ２５０への実装例を示している。Ｉ／Ｆプラッタ（Ｐ／Ｌ）２上に、セレクタグループ１５０を形成するチャネルＩ／Ｆ  ＰＫ１１及びディスクＩ／Ｆ  ＰＫ１２を２枚ずつと、ＳＭセレクタＰＫ１３及びＣＭセレクタＰＫ２３を１枚ずつ実装する。
Ｉ／Ｆ  Ｐ／Ｌ２には、ＳＭセレクタＰＫ１３と共有メモリＰＫ１４間を接続するケーブルａ１（４−７）、及びＣＭセレクタＰＫ２３とキャッシュメモリＰＫ１５間を接続するケーブルｂ１（４−８）を、それぞれ２本ずつ接続する。
そして、２つのＩ／Ｆ  Ｐ／Ｌ２をＭＰ  ＢＯＸ２５０の中に搭載し、これら２つのＩ／Ｆ  Ｐ／Ｌ２で交代系１５５を形成する。交代系を形成するために、ケーブルａ０（４−５）及びケーブルｂ０（４−６）（第８０図）で２つのＩ／Ｆ  Ｐ／Ｌ２間を接続する。
ここで、ケーブルａ０（４−５）とケーブルｂ０（４−６）をそれぞれ２本にし、一方のセレクタグループ１５０内のＩ／Ｆ部ともう一方のセレクタグループ１５０内のセレクタ部間のアクセスパス用のケーブルと、一方のセレクタグループ１５０内のセレクタ部ともう一方のセレクタグループ１５０内のＩ／Ｆ部間のアクセスパス用のケーブルとを分離することにより、一方のアクセスパスに障害が発生し、ケーブルａ０（４−５）とケーブルｂ０（４−６）とを交換する場合でも、もう一方のアクセスパスに影響を与えずに済む。
チャネルＩ／Ｆ  ＰＫ１１のサブエッジ側（パッケージのプラッタに接続されている側と反対の側）にホストコンピュータ１０１接続用のホスト用ケーブル３０２を、またディスクＩ／ＦＰＫ１２のサブエッジ側に磁気ディスク装置１２０接続用のドライブ用ケーブル３０１を４本ずつ接続する。
第８２図は、共有メモリＰＫ１４及びキャッシュメモリＰＫ１５の、ＭＥＭ  ＢＯＸ２５１への実装例を示している。メモリプラッタ（Ｐ／Ｌ）３上に、共有メモリＰＫ１４を１枚とキャッシュメモリＰＫ１５を２枚実装する。
メモリＰ／Ｌ３には、ＳＭセレクタＰＫ１３と共有メモリＰＫ１４間、及びＣＭセレクタＰＫ２３とキャッシュメモリＰＫ１５間を接続するケーブルａ１（４−７）、及びケーブルｂ１（４−８）をそれぞれ８本ずつ接続する。
メモリを二重化するため、メモリＰ／Ｌ３を２つＭＥＭ  ＢＯＸ２５１の中に搭載し、ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）（第８０図）で２つのメモリＰ／Ｌ３間を接続する。
第８３図は、電源のＰＳ  ＢＯＸ２５１への実装例を示している。１つのＭＰ  ＢＯＸには、６個の電源モジュール１７２から構成したＭＰ  ＢＯＸ用電源グループ１７５によって電力を供給する。６個の電源モジュール１７２は３個１組とし、２組で二重化する。１つのＭＥＭ  ＢＯＸには、４個の電源モジュール１７２から構成したＭＥＭ  ＢＯＸ用電源グループ１７６によって電力を供給する。４個の電源モジュール１７２は２個１組とし、２組で二重化する。また、停電時の共有メモリ部１１４及びキャッシュメモリ部１１５のバックアップ用に、メモリバックアップ用バッテリー１７７を２つ有する。
ディスクアレイ制御装置１は、４個のＭＰ  ＢＯＸ２５０と、１個のＭＥＭ  ＢＯＸ２５１で構成するため、ＰＳ  ＢＯＸ２５２には４つのＭＰ  ＢＯＸ用電源グループ１７５と１つのＭＥＭ  ＢＯＸ用電源グループ１７６を搭載する。
第８０図は、各プラッタ間のケーブル接続を示している。交代系１５５を形成する２つのＩ／Ｆ  Ｐ／Ｌ２間は、互いのチャネルＩ／Ｆ  ＰＫ１１及びディスクＩ／Ｆ  ＰＫ１２と互いのＳＭセレクタ部１１３及びＣＭセレクタ１２３間を繋ぐために、ケーブルａ０（４−５）及びケーブルｂ０（４−６）で接続する。
各Ｉ／Ｆ  Ｐ／Ｌ２へは、２つのメモリＰ／Ｌ３からケーブルａ１（４−７）及びケーブルｂ１（４−８）をそれぞれ１本ずつ、計４本を接続する。したがって、メモリＰ／Ｌ３へは、８つのＩ／Ｆ  Ｐ／Ｌ２からケーブルａ１（４−７）及びケーブルｂ１（４−８）をそれぞれ１本ずつ、計１６本を接続することになる。
２つのメモリＰ／Ｌ３間は、各々の共有メモリ部１１４及びキャッシュメモリ部１１５を二重化するために、ケーブルａ２（４−１０）及びケーブルｂ２（４−１１）で接続する。
また、メモリＰ／Ｌ３を挟む形で、Ｉ／Ｆ  Ｐ／Ｌ２を配置する。これにより、両プラッタ間を接続するケーブル長を短くすることが可能となる。
上記のように、各Ｉ／Ｆ  Ｐ／Ｋ、メモリＰ／Ｋ、または電源をそれぞれのＢＯＸに実装し、それらを筐体に実装することで、ディスクアレイ制御装置１の保守が各ＢＯＸごとに行えるようになり、装置の保守が容易になる。
また、１９インチラックという市販のラックに実装できるようにすることで、１９インチラックに搭載してシステムを構築可能なワークステーション、サーバ等といっしょに、同一ラック内でストレージを含めたシステムを構築することが可能となる。
以上、発明を実施するための最良の形態を実施例を用いて説明したが、上記の実施例以外にも種々の実施形態が考えられる。例えば、チャネルＩ／Ｆ部とディスクＩ／Ｆ部とを共有バスで接続しないタイプの実施例では、実施例１で説明したように、チャネルインターフェースパッケージと、ディスクインターフェースパッケージとを異なるプラッタ上に実装してもよい。また、共有メモリ部とキャッシュメモリ部とを有する実施例では、共有メモリパッケージとキャッシュメモリパッケージとを、異なるプラッタ上に実装してもよい。さらに、上記では、磁気ディスク装置で構成されるディスクアレイ装置について説明してきたが、磁気ディスク装置をＤＶＤ−ＲＡＭ、光磁気ディスク、磁気テープ等他の記憶装置に置き換えてもよい。
本発明によれば、プラッタの障害時にそのプラッタに実装されているパッケージが分担している部分のみを停止して障害部品を交換することが可能となるので、システム全体を停止する必要がなくなる。したがって、障害保守時にシステム全体を停止させることがなく、２４時間、３６５日無停止運転が可能となる。
また、各インターフェース部のパッケージを実装したプラッタの増減に伴って、内部バス性能をスケーラブルに変更することができる。したがって、小規模なシステムから大規模なシステムまで、コストパフォーマンスを損なうことなく、性能、容量をスケーラブルに変更することが可能となる。また、システムの規模に見合った価格で製品を提供することも可能となる。
【図面の簡単な説明】
第１図は、本発明によるディスクアレイ制御装置の実装構成を示す図である。
第２図は、従来のディスクアレイ制御装置の構成を示す図である。
第３図は、従来のディスクアレイ制御装置の構成を示す図である。
第４図は、本発明によるディスクアレイ制御装置の構成を示す図である。
第５図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第６図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第７図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第８図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第９図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第１０図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第１１図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図。
第１２図は、本発明によるディスクアレイ制御装置の他の構成を示す図。
第１３図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第１４図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第１５図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第１６図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第１７図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第１８図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第１９図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第２０図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第２１図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第２２図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第２３図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第２４図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第２５図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第２６図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第２７図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第２８図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第２９図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第３０図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第３１図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第３２図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第３３図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第３４図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第３５図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第３６図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第３７図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第３８図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第３９図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第４０図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第４１図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第４２図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第４３図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第４４図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第４５図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第４６図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第４７図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第４８図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第４９図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第５０図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第５１図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第５２図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第５３図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第５４図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第５５図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第５６図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第５７図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第５８図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第５９図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第６０図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第６１図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第６２図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第６３図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第６４図は、本発明によるディスクアレイ制御装置の他の構成を示す図である。
第６５図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第６６図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第６７図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第６８図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第６９図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第７０図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第７１図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第７２図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第７３図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第７４図は、本発明によるディスクアレイ制御装置の他の実装構成を示す図である。
第７５図は、本発明によるディスクアレイ制御装置のプラッタの実装構成を示す図である。
第７６図は、本発明によるディスクアレイ制御装置の他のプラッタの実装を示す図である。
第７７図は、本発明によるディスクアレイ制御装置の筐体の実装を示す図である。
第７８図は、本発明によるディスクアレイ制御装置の他の筐体の実装を示す図である。
第７９図は、本発明によるディスクアレイ制御装置の他の筐体の実装を示す図である。
第８０図は、本発明によるディスクアレイ制御装置の他のプラッタ間の接続を示す図である。
第８１図は、本発明によるディスクアレイ制御装置のＩ／Ｆ系のプラッタの実装を示す図である。
第８２図は、本発明によるディスクアレイ制御装置のメモリ系のプラッタの実装を示す図である。
第８３図は、本発明によるディスクアレイ制御装置の電源の実装を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２６】
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【図２７】
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【図２９】
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【図３０】
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【図４０】
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【図４１】
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【図４３】
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【図４９】
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【図５０】
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【図５１】
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【図５３】
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【図５６】
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【図５９】
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【図６０】
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【図６３】
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【図６９】
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【図７０】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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