(57)【特許請求の範囲】
【請求項１】
現在の画素と同じ色の画素であって最も最近に処理された画素の画像信号に基づき、前記最も最近に処理された画素の前記画像信号の信号範囲を定義するハイ信号及びロー信号を提供するステップと、
前記ハイ及びロー信号を基準として用い、現在の画素のアナログ信号をデジタル化することにより、前記信号範囲内において前記現在の画素の部分的にデジタル化された信号を得るステップであって、前記現在の画素と同じ色の画素であって最も最近に処理された画素と前記現在の画素との信号差が事前定義の閾値よりも大きい場合、前記現在の画素の前記アナログ信号を前記ハイ及びロー信号により制限することを含む、ステップと、
前記部分的にデジタル化された現在の画素と、前記現在の画素と同じ色の画素であって最も最近に処理された画素のデジタル化値とを結合させて、前記現在の画素のデジタル化値を得るステップと、
を含む、誤った画像信号を補正するための方法。
【請求項２】
前記最も最近に処理された画素の前記画像信号を前記ハイ及びロー信号へと変換するステップを更に含む、請求項１に記載の方法。
【請求項３】
前記最も最近に処理された画素の前記画像信号を変換する前記ステップが、前記最も最近に処理された画素の前記画像信号を前記ハイ及びロー信号へとＤ／Ａ変換することを含み、前記ハイ及びロー信号は電圧である、請求項２に記載の方法。
【請求項４】
前記現在の画素の前記アナログ信号を前記最も最近に処理された画素のアナログ信号と比較するステップを更に含む、請求項１、２又は３に記載の方法。
【請求項５】
前記最も最近に処理された画素の前記画像信号を前記ハイ及びロー信号へと変換するステップを更に含み、前記ハイ及びロー信号は、前記現在の画素の前記アナログ信号と前記最も最近に処理された画素の前記アナログ信号との比較結果に依存する、請求項４に記載の方法。
【請求項６】
現在の画素と同じ色の画素であって最も最近に処理された画素の信号に基づき、前記最も最近に処理された画素の前記画像信号の信号範囲を定義するハイ信号及びロー信号を出力するための信号発生器と、
前記ハイ及びロー信号を受信するためにハイ基準入力及びロー基準入力を有し、前記ハイ及びロー信号を基準として用いて前記現在の画素のアナログ信号をデジタル化することにより前記信号範囲内において前記現在の画素の部分的にデジタル化された信号を得るためのＡ／Ｄ変換器であって、前記最も最近に処理された画素と前記現在の画素との信号差が事前定義の閾値よりも大きい場合に前記現在の画素の前記アナログ信号を制限するように構成されたＡ／Ｄ変換器と、
前記部分的にデジタル化された現在の画素と、前記現在の画素と同じ色の画素であって最も最近に処理された画素のデジタル化値とを結合させて、前記現在の画素のデジタル化値を得るプロセッサと、
を含む、誤った画像信号を補正するためのシステム。
【請求項７】
前記信号発生器が、前記最も最近に処理された画素の前記画像信号から前記ハイ及びロー信号を生成するためのＤ／Ａ変換器を含むことを特徴とする、請求項６に記載のシステム。
【請求項８】
前記Ｄ／Ａ変換器が、前記現在の画素の前記デジタル化信号よりも多数のビットを有する入力デジタル信号を変換するように構成されていることを特徴とする、請求項７に記載のシステム。
【請求項９】
前記信号発生器が、前記Ｄ／Ａ変換器へと比較信号を出力する比較器を含み、前記比較信号は、前記現在の画素の前記アナログ信号を前記最も最近に処理した画素のアナログ信号と比較した結果に基づくものであり、前記Ｄ／Ａ変換器により生成される前記ハイ及びロー信号が前記比較結果に依存するものであることを特徴とする、請求項６又は７に記載のシステム。
【請求項１０】
前記Ａ／Ｄ変換器が、フラッシュＡ／Ｄ変換器であることを特徴とする、請求項６、７、８又は９に記載のシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にデジタル画像形成に関するものであり、より具体的には欠陥感光画素からの誤った画像信号を補正するためのシステム及び方法に関する。
【０００２】
【従来の技術】
民生品市場におけるデジタルカメラの需要は様々な理由から急速に増大している。その理由の１つは、デジタルカメラがインターネット等の電子媒体を介して容易に配信することが出来るデジタル写真を形成することが出来るという点である。デジタル写真は電子メールを交わすように簡単に友人間や家族間で交換することが出来る。需要増大のもう１つの理由は、デジタルカメラが作成するデジタル写真は画像処理ソフトを使用して画質を上げたり加工したりすることが出来るという点である。更なる理由として、デジタルカメラは撮影した画像のプレビューや不要な画像の削除といった従来のカメラよりも魅力的な機能を提供するということがあげられる。
【０００３】
デジタルカメラは通常、被写シーンをデジタル的に取り込むために電荷結合素子（ＣＣＤ）センサ又は相補型金属酸化膜半導体（ＣＭＯＳ）センサのいずれかである固体イメージセンサを採用したものである。固体イメージセンサは感光画素アレイを含んでいる。感光画素の各々は、デジタル的に取り込まれる画像の画素の１つ１つを表す。従って、デジタル的に取り込まれる画像の解像度は、イメージセンサに含まれる感光画素の数に依存するのである。この結果、より多数の感光画素を含むイメージセンサの開発に注目が集まっている。
【０００４】
固体イメージセンサの問題点は、これが多数の欠陥感光画素を含んでいるかもしれないという可能性にある。欠陥感光画素は「ホットピクセル（hot pixel）」又は「コールドピクセル（cold pixel）」に分類される。ホットピクセルは、取り込まれたデジタル画像中に不自然に明るい画素を形成するが、これは、例えば被写体を撮影するための露光時間等の取り込み期間中に感光画素で生じたリーク電流が原因である。従って、ホットピクセルは、暗い背景上の際立って明るい画素による、明るいアーチファクトを含むデジタル画像を形成することになる。コールドピクセルは、ホットピクセルとは対照的に取り込まれたデジタル画像中に不自然に暗い画素を形成する。コールドピクセルとは、取り込み期間中に充分な電荷を蓄積することが出来なかった無反応感光画素のことである。従ってコールドピクセルは、明るい背景上の際立って暗い画素による、暗いアーチファクトを含むデジタル画像を形成することになる。より高密度の感光画素を持つ固体イメージセンサは、欠陥感光画素も多数含んでいることが予想されるため、固体イメージセンサの感光画素密度が高くなればなる程、これらのアーチファクトの数も増大すると考えられる。従って、ホットピクセル又はコールドピクセルに起因する明るい又は暗いアーチファクトは、メガピクセルタイプのセンサにとってはより大きい画像劣化要因となるのである。
【０００５】
【発明が解決しようとする課題】
ホットピクセル及びコールドピクセルの問題を緩和するための従来手法の１つは、製造後にイメージセンサの全ての感光画素を試験することにより、個々のイメージセンサの欠陥感光画素をマッピングするというものである。このようにすれば、この欠陥感光画素のマップを使って欠陥感光画素が生成した誤った画像信号を補正することが出来る。従って、各デジタルカメラは、特定のイメージセンサのマッピングされた欠陥感光画素からの画像信号を補正するようにカスタマイズされるのである。しかしながらこの手法では複雑な試験処理及びカスタマイゼーション処理を必要とするため、デジタルカメラの全体的な製造コストが高くなってしまう。
【０００６】
ホットピクセル及びコールドピクセル問題を緩和する他の従来手法は、アナログ画像信号がデジタル画像信号へと変換された後にアルゴリズムを用いて欠陥感光画素からの誤った画像信号を検出し、補正するというものである。この手法の利点は、全てのデジタルカメラに同じアルゴリズムを適用することが出来るという点にある。従って、各イメージセンサに基づくデジタルカメラのカスタマイゼーションは必要無い。しかしながら、この手法はアルゴリズム用に大量の処理リソースを必要とするため、デジタルカメラの消費電力が高くなると共に、デジタル的に取り込まれた画像の処理にかかるデジタルカメラの動作速度が遅くなるという傾向がある。
【０００７】
ホット及びコールドピクセル問題を緩和するための従来方法における欠点を考えると、欠陥感光画素からの画像信号を効率的に補正することが出来るシステム及び方法が必要とされているのである。
【０００８】
【課題を解決するための手段】
欠陥感光画素からの誤った画像信号を補正するためのシステム及び方法は、アナログ・デジタル（Ａ／Ｄ）変換器構成を利用したものであり、これにより誤った画像信号の補正を、画像信号がアナログ信号からデジタル信号へと変換される間に行う。誤った画像信号の補正は、所与のアナログ画像信号の、以前に処理された画像信号からのずれを制限することにより実施される。Ａ／Ｄ変換器構成は、Ａ／Ｄ変換後に欠陥画素からの誤った画像信号の補正を行う必要性を排除するものである。更に、Ａ／Ｄ変換器構成は１０ビットの変換に３クロックサイクルしか必要とせず、従来のＡ／Ｄ変換器構成より８クロックサイクルだけ速い。
【０００９】
誤った画像信号を補正するための本発明に基づくシステムは、以前に処理した画素に基づいてハイ（高）信号及びロー（低）信号を出力する回路または信号発生器と、ハイ及びロー信号を受けるハイ基準入力及びロー基準入力を有するＡ／Ｄ変換器とを含む。ハイ及びロー信号は、先に処理された画素の画像信号の信号範囲を定義するものである。Ａ／Ｄ変換器は、現在の画素のアナログ信号をハイ及びロー信号を基準として用いてデジタル化することにより、その信号範囲内にある現在の画素のデジタル信号を得るものであるが、この処理は以前に処理した画素の信号と現在の画素の信号との差が事前定義の閾値よりも大きい場合に現在の画素のアナログ信号が制限されることになるように構成される。Ａ／Ｄ変換器としては、いずれの周知のＡ／Ｄ変換器も使用可能であるが、出来れば高いフレームレートを得るためにフラッシュＡ／Ｄ変換器を利用することが望ましい。
【００１０】
システムの回路または信号発生器は、以前に処理された画素の画像信号からハイ及びロー信号を生成するためのデジタル・アナログ（Ｄ／Ａ）変換器を含むことができる。Ｄ／Ａ変換器は、現在の画素のデジタル化信号よりも多数のビットを含む入力デジタル信号を変換するように構成することが出来る。一実施例においては、Ｄ／Ａ変換器は１０ビットＤ／Ａ変換器であり、Ａ／Ｄ変換器は７ビットＡ／Ｄ変換器である。
【００１１】
ある実施例においては、回路はＤ／Ａ変換器へと比較信号を出力する比較回路を含む。比較信号は現在の画素のアナログ信号と以前に処理した画素のアナログ信号との比較結果に基づくものである。この実施例においては、Ｄ／Ａ変換器は１０ビットＤ／Ａ変換器であり、Ａ／Ｄ変換器は６ビットＡ／Ｄ変換器である。
【００１２】
誤った画像信号を補正するための本発明に基づく方法は、以前に処理した画素の画像信号に基づいてハイ信号及びロー信号を生成するステップと、ハイ信号及びロー信号を基準として用い、現在の画素のアナログ信号をハイ及びロー信号が定義する信号範囲においてデジタル化することで現在の画素のデジタル信号を得るステップとを含む。現在の画素のアナログ信号をデジタル化するステップは、以前に処理された画素の信号と現在の画素の信号との差が事前定義の閾値を超えている場合に現在の画素のアナログ信号をハイ及びロー信号によって制限することを含む。
【００１３】
方法は更に、以前に処理した画素の画像信号をハイ及びロー信号へと変換するステップを含む。特に、以前に処理した画素の画像信号を変換するステップでは、Ｄ／Ａ変換を実施しても良い。
【００１４】
一実施例においては、方法は更に現在の画素のアナログ信号を以前に処理した画素のアナログ信号と比較するステップを含む。この実施例においては、ハイ及びロー信号は現在の画素のアナログ信号とその後の画素のアナログ信号との比較結果に基づくものである。
【００１５】
本発明の更なる態様及び利点は、添付図を参照しつつ以下の詳細説明を読むことにより明らかとなる。図は本発明の原理を説明するための事例を描いたものである。
【００１６】
【発明の実施の形態】
欠陥感光画素からの誤った画像信号を修正するためのデジタル画像形成システム及び方法は、画像信号をアナログ信号からデジタル信号へと変換する際に誤った画像信号を修正するＡ／Ｄ変換器（ＡＤＣ）構成を採用したものである。このＡＤＣ構成は、Ａ／Ｄ変換後に欠陥画素からの誤った画素信号の補正を行なう必要性を排除するものである。更にこのＡＤＣ構成は１０ビットの変換に３クロックサイクルしか要さず、従来のＡＤＣ構成より８クロックサイクルだけ速い。
【００１７】
図１は、本発明の第１の実施例に基づくデジタル画像形成システム１００を描いたものである。このデジタル画像形成システムは、イメージセンサモジュール１０２、プロセッサ１０４及びメモリ１０６を含む。イメージセンサモジュールは、センサアレイ１０８、列増幅器１１０、列復号器１１２そしてＡ／Ｄ変換器（ＡＤＣ）ユニット１１４Ａ及び１１４Ｂを含む。イメージセンサモジュールは更に、イメージセンサに一般的に設けられる他の従来部品を含んでいても良い。しかしながらこれらの従来部品についての詳細は、本発明をわかり易く説明するために本明細書においては記載しないものとする。
【００１８】
イメージセンサモジュール１０２のセンサアレイ１０８はｍ×ｎ個の感光画素を含んでいる。センサアレイに含まれる感光画素の数は、イメージセンサモジュールのタイプにより異なる。一例をあげると、イメージセンサがＶＧＡセンサの場合、センサアレイには６４０×４８０個の感光画素が含まれる。一実施例においては、感光画素は相補型金属酸化膜半導体（ＣＭＯＳ）画素である。センサアレイ１０８の感光画素は約３００ｎｍ〜１１００ｎｍまでの範囲の波長を持つ光に感度を持ち、従って異なる色の光を差別化することが出来ない。この結果、被写シーンを取り込む場合、センサアレイ中の各感光画素は、特定の原色光（例えば赤色、緑色又は青色光のいずれか）にのみ露光される。感光画素中に蓄積される電荷は、取り込んだシーンを表すアナログ画像信号である。
【００１９】
この実施例においては、センサアレイ１０８は被写シーンを図２に示したベイヤーパターン（Bayer pattern）２０２のモザイク画像として取り込むように作られている。図２に示したように、ベイヤーパターンの一行は、交互に配置された赤色（Ｒ）及び緑色（Ｇ）画素、或いは交互に配置された青色（Ｂ）及び緑色（Ｇ）画素を含んでいる。従って、入射光による露光の間、センサアレイの感光画素はこの同じパターンでＲ、Ｇ及びＢの電荷を蓄積する。よって図２に示したベイヤーパターンは、被写シーンをデジタル的に取り込むためにセンサアレイ中で生成されるアナログ画像信号の色を表すものでもある。
【００２０】
イメージセンサモジュール１０２の列増幅器１１０は、感光画素行からアナログ画像信号を受けるためにセンサアレイ１０８へと電気的に結合している。列増幅器はｎ個の増幅回路（図示せず）を含み、これらによって読み出し期間中に感光画素行からのアナログ信号をサンプリングして記憶する。イメージセンサモジュールの列復号器１１２は列増幅器に結合している。列復号器は、列増幅器の各増幅回路を順次アドレス指定して行き、これにより列増幅器に記憶されたアナログ信号を順次取り出すものである。この第１の実施例においては、列増幅器は２本の出力線１１６及び１１８を持っている。出力線１１６は、偶数番の感光画素から列増幅器へと記憶されたアナログ画像信号（原色の１つを表す信号だけを含む）のためのものである。出力線１１８は、奇数番の感光画素から列増幅器へと記憶されたアナログ画像信号（他の２つの原色の一方を表す信号のみを含む）のためのものである。現在読み出し処理中の感光画素行に応じて、Ｒ及びＧのアナログ画像信号のみ、又はＢ及びＧのアナログ画像信号のみが読み出される。
【００２１】
イメージセンサモジュール１０２のＡＤＣユニット１１４Ａ及び１１４Ｂは、列増幅器に記憶された読み出し処理中の感光画素行のアナログ画像信号を逐次受信するために列増幅器１００へと結合している。これらのＡＤＣユニットは基本的に同一のものである。しかしながら、ＡＤＣユニットの各々は２つの原色のうちのいずれか一方のみ（読み出されている感光画素行による）を処理するものである。センサアレイ１０８中のアナログ信号は図２に示したベイヤーパターンであるため、ＡＤＣユニットはＲ及びＧのアナログ画像信号、又はＢ及びＧのアナログ画像信号を処理する。これに準じ、ＡＤＣユニット１１４Ａを選択された感光画素行中で偶数番の画素からのアナログ画像信号を処理するものとし、ＡＤＣユニット１１４Ｂはその感光画素行中で奇数番の画素からのアナログ画像信号を処理するものとすることが出来る。従って、これらのＡＤＣユニットは、列増幅器中のアナログ画像信号の逐次処理において、交互に作動するようになっている。これらのＡＤＣユニットは基本的に同一であるため、以下においてはＡＤＣユニット１１４Ａのみについて詳細を説明する。
【００２２】
図１に示したように、ＡＤＣユニット１１４Ａは１０ビットＤ／Ａ変換器（ＤＡＣ）１２０Ａ及び７ビットフラッシュＡ／Ｄ変換器（ＡＤＣ）１２２Ａを含んでいる。列増幅器１１０を通じて現在読み出し中の感光画素行を描いた図３を参照しつつＡＤＣユニットのこれらの構成部品について説明する。画素［ｎ］はＡ／Ｄ変換用に現在読み出されている画素を表す。１０ビットＤＡＣは画素［ｎ−２」の１０ビットデジタル信号Ｄ10［ｎ−２］を受けるように構成されている。画素は１つおきに同じ色の信号を含んでいるため、信号Ｄ10［ｎ−２］は最も最近に変換された、画素［ｎ］の信号と同じ色の画像信号である。画素番号で言えば、Ｄ10［ｎ−２］は偶数番の感光画素の画像信号として最後に変換されたデジタル画像信号である。この信号Ｄ10［ｎ−２］を用い、１０ビットＤＡＣは高電圧（ＶＲＥＦＰ）及び低電圧（ＶＲＥＦＮ）を出力するが、これらの電圧は、
ＶＲＥＦＰ＝Ｄ10［ｎ−２］＋６４；及び
ＶＲＥＦＮ＝Ｄ10［ｎ−２］−６４
に設定される。
【００２３】
ＡＤＣユニット１１４Ａの７ビットフラッシュＡＤＣ１２２Ａは、アナログ画像信号を順次受信するために出力線１１６を介して列増幅器１１０へと接続している。７ビットフラッシュＡＤＣは、信号Ｄ10［ｎ−２］に依存するＶＲＥＦＰ及びＶＲＥＦＮ電圧を基準として用い、画素［ｎ］からのアナログ画像信号Ａ［ｎ］を７ビットのデジタル信号Ｄ7［ｎ］へと変換する。従って、７ビットフラッシュＡＤＣのＡ／Ｄ変換処理は、Ｄ10［ｎ−２］−６４からＤ10［ｎ−２］＋６４の範囲でＤ7［ｎ］信号を制限するものである。ＶＲＥＦＰ及びＶＲＥＦＮ電圧により課せられるこれらの限界は、欠陥感光画素（例えばホットピクセルやコールドピクセル）からの画像信号を補正するものである。フラッシュＡＤＣの出力信号Ｄ7［ｎ］は、デジタル画像形成システム１００のプロセッサ１０４へと送られ、ここで７ビットの信号Ｄ7［ｎ］が１０ビットのデジタル画像信号Ｄ10［ｎ］へと変換される。
【００２４】
この実施例においては、ＡＤＣユニット１１４Ａは各Ａ／Ｄ変換処理を３クロックサイクルで実施する。第一のクロックサイクルにおいては、デジタル信号Ｄ10［ｎ−２］を用いてＶＲＥＦＰ及びＶＲＥＦＮ電圧が生成される。第二のクロックサイクルにおいては、アナログ信号Ａ［ｎ］がサンプリングされる。第三のクロックサイクルにおいては、アナログ信号Ａ［ｎ］が７ビットのデジタル信号Ｄ7［ｎ］へとデジタル化される。
【００２５】
イメージセンサモジュールのもう一方のＡＤＣユニット１１４Ｂもまた、１０ビットＤＡＣ１２０Ｂ及び７ビットフラッシュＡＤＣ１２２Ｂを含んでいる。しかしながら、ＡＤＣユニット１１４Ｂは現在読み出されている画素行中の、奇数番の感光画素からのアナログ信号（例えば現在の画素行における、他方の原色をあらわすアナログ画像信号）を処理するものである。従って、７ビットフラッシュＡＤＣ１２２Ｂへの入力は、画素［ｎ−１］からのアナログ画像信号Ａ［ｎ−１］であり、これは列増幅器１１０からＡＤＣユニット１１４Ｂへと取り出されつつある奇数番画素からの現在のアナログ画像信号を表している。１０ビットＤＡＣ１２０Ｂへの入力は、最も最近に変換された画素［ｎ−３］の信号の１０ビットデジタル画像信号Ｄ10［ｎ−３］である。ＡＤＣユニット１１４Ｂの出力は、画素［ｎ−１］の７ビットデジタル信号Ｄ7［ｎ−１］であり、これがプロセッサ１０４により１０ビットデジタル画像信号Ｄ10［ｎ−１］へと変換されることになる。
【００２６】
本明細書においては、ＡＤＣユニット１１４Ａ及び１１４Ｂをアナログ画像信号から１０ビットのデジタル画像信号へと変換するものとして説明しているが、ＡＤＣユニットはアナログ画像信号をより多数又は少数ビットの画像信号へと変換するものであっても良い。他の実施例においては、ＡＤＣユニットがＶＲＥＦＰ及びＶＲＥＦＮ電圧を生成するために用いるＤＡＣは、より多数又は少数ビットのものでも良い。更に、７ビットのフラッシュＡＤＣ１２２Ａ及び１２２Ｂの代わりにより多数又は少数ビットのＡＤＣを使用することで、欠陥感光画素からの誤った信号を補正する際のＡＤＣユニットの感度を調整することが出来る。
【００２７】
デジタル画像形成システム１００のプロセッサ１０４は、いずれの種類のデジタル信号プロセッサであっても良い。プロセッサは、信号Ｄ10［ｎ−２］又はＤ10［ｎ−３］を基準として用いることにより、ＡＤＣユニット１１４Ａ及び１１４Ｂからの７ビット信号Ｄ7［ｎ］及びＤ7［ｎ−１］を１０ビット信号Ｄ10［ｎ］及びＤ10［ｎ−１］へと変換する。従ってシステムのメモリ１０６は、信号Ｄ10［ｎ−２］及びＤ10［ｎ−３］を一時的に記憶するために使用される。画素［ｎ］に関しては、７ビットフラッシュＡＤＣからの７ビット信号Ｄ7［ｎ］の最上位ビット（ＭＳＢ）が「１」の場合、この信号Ｄ7［ｎ］は１０ビット信号Ｄ10［ｎ−２］に加算され、これにより１０ビット信号Ｄ10［ｎ］が得られる。しかしながら、７ビットフラッシュＡＤＣからの７ビット信号Ｄ7［ｎ］のＭＳＢが「０」であった場合、信号Ｄ7［ｎ］は１０ビット信号Ｄ10［ｎ−２］から引き算され、これにより１０ビット信号Ｄ10［ｎ］が得られる。画素［ｎ−１］についても同様に、７ビット信号Ｄ7［ｎ−１］のＭＳＢに応じてこの７ビット信号Ｄ7［ｎ−１］が１０ビット信号Ｄ10［ｎ−３］に加算、又はこれから引き算され、１０ビット信号Ｄ10［ｎ−１］が得られる。
【００２８】
デジタル画像形成システム１００の動作について、図４のフローチャート及び図３に示した感光画素を参照しながら説明する。ステップ４０２において、センサアレイ１０８の感光画素が露光され、被写シーンがアナログ電気信号として取り込まれる。上述したように、各感光画素は特定の原色光（例えばＲ、Ｇ又はＢ）に露光される。事前定義の露光期間後、ステップ４０４にて１つの感光画素行が読み出し処理用に選択される。次に、ステップ４０６において選択された感光画素行からのアナログ画像信号が列増幅器１１０によりサンプリング及び記憶される。その後、記憶されたアナログ画像信号はＡ／Ｄ変換処理を行うために順次取り出される。
【００２９】
次にステップ４０８においては、記憶されたアナログ画像信号の１つが処理のため、列復号器１１２によって選択される。選択されたアナログ画像信号が偶数番の感光画素からのものである場合、この選択されたアナログ画像信号はＡＤＣユニット１１４Ａにより処理される。そうでない場合、この選択されたアナログ画像信号はＡＤＣユニット１１４Ｂにより処理される。ステップ４１０においては、選択されたアナログ画像信号と同じ色の信号で、最も最近に変換された１０ビットデジタル画像信号が１０ビットＤＡＣ１２０へと送られる。即ち、選択されたアナログ画像信号が偶数番の感光画素からのものであった場合、この最も最近に変換された信号とは、その１つ前に処理された偶数番の画素からの信号である。１０ビットデジタル画像信号は、以前に選択された感光画素行から得ることも出来る。選択されたアナログ画像信号が、取り込まれた画像に関して一番最初に処理されるものである場合、１０ビットデジタル画像信号をプロセッサ１０４により生成されたデフォルト信号とすることが出来る。次にステップ４１２においては、１０ビットＤＡＣが最も最近に変換された１０ビットデジタル画像信号を用いてＶＲＥＦＰ及びＶＲＥＦＮ電圧を生成する。ステップ４１４においては、ＶＲＥＦＰ及びＶＲＥＦＮ電圧を基準として用い、７ビットフラッシュＡＤＣ１２２が選択されたアナログ画像信号を７ビットデジタル画像信号へとデジタル化する。その後ステップ４１６において、この７ビットデジタル画像信号を、最後に変換された１０ビットデジタル画像信号に加算又はこれから引き算する（７ビットデジタル画像信号のＭＳＢによる）ことにより、７ビットデジタル画像信号は１０ビットデジタル信号へと変換される。次にステップ４１８において、変換された１０ビットデジタル信号がメモリ中に一時的に記憶され、これが偶数番もしくは奇数番（現在選択されている信号による）の感光画素からの次のアナログ信号用に使用される。
【００３０】
ステップ４２０においては、選択されたアナログ画像信号が、列増幅器１１０中の信号で、最後に処理されるものであるかどうかが決定される。そうである場合、処理はステップ４２２へと進む。選択されたアナログ画像信号が最後の信号ではない場合、処理はステップ４０８へと戻り、次のアナログ画像信号が選択・処理される。ステップ４２２においては、選択された感光画素行がセンサアレイ１０８の感光画素行で、最後に読み出されるものであるかどうかが決定される。そうであった場合、処理は終了する。選択された行が最後の行ではない場合、処理はステップ４０４へと戻り、次の感光画素行が選択され、読み出し処理が実施される。
【００３１】
図５は、本発明の第２の実施例に基づくデジタル画像形成システム５００を描いたものである。このデジタル画像形成システムは、イメージセンサモジュール５０２、プロセッサ１０４及びメモリ１０６を含んでいる。イメージセンサモジュールは、センサアレイ１０８、列増幅器１１０、列復号器１１２、そしてＡ／Ｄ変換器（ＡＤＣ）ユニット５０６Ａ及び５０６Ｂを含む。この第２の実施例においては、列増幅器は更に２つの出力線５０８及び５１０を含んでいる。以下に説明するように、これらの追加出力線があることで、選択されたアナログ画像信号のＡ／Ｄ変換処理中に第２のアナログ画像信号を列増幅器からサンプリングすることが可能となる。
【００３２】
ＡＤＣユニット５０６Ａ及び５０６Ｂは、これらがセンサアレイ１０８からのアナログ画像信号をデジタル信号へと変換し、更に欠陥感光画素からの誤った信号の補正を実施するものであるという意味においては、図１に示したデジタル画像形成システム１００のＡＤＣユニット１１４Ａ及び１１４Ｂと似ている。ＡＤＣユニット１１４Ａ及び１１４Ｂと同様に、ＡＤＣユニット５０６Ａが偶数番の感光画素からのアナログ画像信号の処理を実施し、ＡＤＣユニット５０６Ｂが奇数番の感光画素からのアナログ画像信号の処理を実施する。ＡＤＣユニット５０６Ａ及び５０６Ｂは、基本的に同一である。従って、ＡＤＣ５０６Ａのみについて詳細説明を行う。
【００３３】
図５に描かれているように、イメージセンサモジュール５０２のＡＤＣユニット５０６Ａは、１０ビットＤＡＣ５１２Ａ、比較器５１４Ａ、６ビットフラッシュＡＤＣ５１６Ａ、及びレジスタ５１８Ａを含む。ＡＤＣユニットのこれらの構成要素については、列増幅器１１０を通じて現在読み出し中の感光画素行を描いた図３を参照しつつ説明する。画素［ｎ］はＡ／Ｄ変換用に読み出されつつある現在の画素である。１０ビットＤＡＣ５１２Ａは、画素［ｎ−２］の１０ビットデジタル信号Ｄ10［ｎ−２］を受信するように構成されている。この信号Ｄ10［ｎ−２］は、偶数番の画素として最も最近に変換された画素信号である。この信号Ｄ10［ｎ−２］を用いて１０ビットＤＡＣは、信号Ｄ10［ｎ−２］と、レジスタ５１８Ａからの比較器５１４Ａの遅延出力とに依存するＶＲＥＦＰ及びＶＲＥＦＮ電圧を生成する。
【００３４】
ＡＤＣユニット５０６Ａの比較器５１４Ａは、出力線１１６及び５０８を介して列増幅器１１０へと接続しており、１回のＡ／Ｄ変換処理用に一対のアナログ画像信号を受信する。比較器は、処理されつつある現在のアナログ画像信号（例えばアナログ信号Ａ［ｎ］）を出力線１１６を介して受信する。比較器は更に、偶数番の画素からの次に処理すべきアナログ画像信号（例えば画素［ｎ＋２］からのアナログ信号Ａ［ｎ＋２］）も受信する。比較器は、信号Ａ［ｎ］と信号Ａ［ｎ＋２］とを比較する。信号Ａ［ｎ］が信号Ａ［ｎ＋２］よりも大きい場合、比較器は信号「１」を出力する。しかしながら、信号Ａ［ｎ］が信号Ａ［ｎ＋２］よりも大きくない場合、比較器は信号「０」を出力する。比較器の出力信号はレジスタ５１８Ａへと送られ、次の変換サイクルまでここに一時的に記憶される。次のクロック信号を受信するまで比較器の出力信号を一時的に記憶しておくためのレジスタ５１８Ａとして、フリップフロップを利用することが出来る。クロック信号を受けると、比較器の遅延出力信号は１０ビットＤＡＣ５１２Ａ及びプロセッサ１０４へと送られる。従って、信号Ａ［ｎ−２］及び信号Ａ［ｎ］の比較結果である、以前の変換サイクルから得られた比較器の出力信号が、現在の信号Ａ［ｎ］の処理に使用されるのである。１０ビットＤＡＣがレジスタ５１８Ａから信号「１」を受けた場合、１０ビットＤＡＣにより生成されるＶＲＥＦＰ及びＶＲＥＦＮは、
ＶＲＥＦＰ＝Ｄ10［ｎ−２］＋６４；及び
ＶＲＥＦＮ＝Ｄ10［ｎ−２］
となる。１０ビットＤＡＣがレジスタから信号「０」を受けた場合、１０ビットＤＡＣにより生成されるＶＲＥＦＰ及びＶＲＥＦＮは、
ＶＲＥＦＰ＝Ｄ10［ｎ−２］；及び
ＶＲＥＦＮ＝Ｄ10［ｎ−２］−６４
となる。
【００３５】
ＡＤＣユニット５０６Ａの６ビットフラッシュＡＤＣ５１６Ａは、１０ビットＤＡＣ５１２Ａから提供されるＶＲＥＦＰ及びＶＲＥＦＮ電圧を基準値として用い、画素［ｎ］からの信号Ａ［ｎ］を６ビットデジタル信号Ｄ6［ｎ］へと変換する。ＶＲＥＦＰ及びＶＲＥＦＮ電圧は、６ビットフラッシュＡＤＣによるＡ／Ｄ変換処理の範囲を定義するものである。しかしながら、ＶＲＥＦＰ及びＶＲＥＦＮ電圧は信号Ａ［ｎ−２］と信号Ａ［ｎ］との比較結果に依存するため、Ａ／Ｄ変換処理の全体の範囲はＤ10［ｎ−２］−６４からＤ10［ｎ−２］＋６４であり、これは第１の実施例に基づくデジタル画像形成システム１００のＡＤＣユニット１１４ＡのＡ／Ｄ変換範囲と同一である。従って、信号Ａ［ｎ］が信号Ａ［ｎ−２］に匹敵するものであると仮定した場合、比較器５１４Ａ、６ビットフラッシュＡＤＣ５１６Ａ及びレジスタ５１８Ａは、図１に示したＡＤＣユニット１１４Ａの７ビットフラッシュＡＤＣ１２２Ａに相当する機能を提供するものである。しかしながら、ＡＤＣユニット５０６Ａの構成は、７ビットフラッシュＡＤＣ１２２Ａに代えて６ビットフラッシュＡＤＣ５１６Ａの使用を可能とするものである。これは、ＡＤＣユニット５０６Ａから６３個の比較器を削減できることを意味する。
【００３６】
６ビットフラッシュＡＤＣ５１６Ａの出力信号Ｄ6［ｎ］はプロセッサ１０４へと送られ、信号Ｄ6［ｎ］はここで１０ビットデジタル信号Ｄ10［ｎ］へと変換される。プロセッサは、レジスタ５１８Ａから得た比較器５１４Ａの遅延出力に応じて、信号Ｄ6［ｎ］をＤ10［ｎ−２］信号に加算することにより、又は信号Ｄ6［ｎ］をＤ10［ｎ−２］から引き算することにより信号Ｄ6［ｎ］を信号Ｄ10［ｎ］へと変換する。比較器５１４Ａの遅延出力信号が信号「１」である場合（すなわち信号Ａ［ｎ］が信号Ａ［ｎ＋２］より大きい場合）、信号Ｄ6［ｎ］は信号Ｄ10［ｎ−２］に加算され、これにより信号Ｄ10［ｎ］が得られる。しかし比較器の遅延出力信号が信号「０」である場合（すなわち信号Ａ［ｎ］が信号Ａ［ｎ＋２］よりも大きくない場合）、信号Ｄ6［ｎ］は信号Ｄ10［ｎ−２］から引き算され、これにより信号Ｄ10［ｎ］が得られる。その後、信号Ｄ10［ｎ］は一時的にメモリ中に記憶され、次の偶数番画素からのアナログ画像信号（例えば信号Ａ［ｎ＋２］）に対して使用される。
【００３７】
イメージセンサモジュール５０２の他方のＡＤＣユニット５０６Ｂも同様に１０ビットＤＡＣ５１２Ｂ、比較器５１４Ｂ、６ビットフラッシュＡＤＣ５１６Ｂ及びレジスタ５１８Ｂを含む。しかしこのＡＤＣユニット５０６Ｂは、センサアレイ１０８において現在読み出し中の画素行の奇数番感光画素から得られるアナログ信号を処理するものである。従って、６ビットフラッシュＡＤＣ５１６Ｂへの入力は画素［ｎ−１］からのアナログ画像信号Ａ［ｎ−１］であり、これは列増幅器１１０からＡＤＣユニット５０６Ｂへと取り出されつつある、奇数番感光画素からの現在のアナログ画像信号である。また、比較器５１４Ｂへの入力は、この信号Ａ［ｎ−１］と、画素［ｎ＋１］からのアナログ画像信号Ａ［ｎ＋１］であるが、これらは列増幅器から出力線１１８及び５１０を介して送られる。更に、１０ビットＤＡＣ５１２Ｂへの入力は、最も最近に変換された画素［ｎ−３］のデジタル画像信号Ｄ10［ｎ−３］であるが、これは最も最近に変換された奇数番画素の信号である。ＡＤＣユニット５０６Ｂの出力は、画素［ｎ−１］の６ビットデジタル信号Ｄ6［ｎ−１］であり、これがプロセッサ１０４によって１０ビットのデジタル画像信号Ｄ10［ｎ−１］へと変換される。
【００３８】
本明細書においては、ＡＤＣユニット５０６Ａ及び５０６Ｂはアナログ画像信号を１０ビットデジタル画像信号へと変換するように構成されたものとして説明しているが、ＡＤＣユニットはアナログ画像信号をより多数又は少数ビットのデジタル画像信号に変換するものであっても良い。他の実施例においては、ＡＤＣユニットは、ＶＲＥＦＰ及びＶＲＥＦＮ電圧生成用により多数又は少数ビットのＤＡＣを用いたものであっても良い。更に、欠陥感光画素からの誤った信号を補正する際のＡＤＣユニットの感度を調節するために、６ビットフラッシュＡＤＣ５１６Ａ及び５１６Ｂに代えて、より多数又はより少数ビットのフラッシュＡＤＣを使用することも出来る。
【００３９】
図６のフローチャート及び図３に示した感光画素行を参照しつつデジタル画像形成システム５００の処理について説明する。ステップ６０２において、センサアレイ１０８の感光画素は露光により被写シーンをアナログ電気画像信号として取り込む。事前定義の露光期間後、ステップ６０４にて読み出しを行う感光画素行が選択される。その後ステップ６０６において、選択された感光画素行のアナログ画像信号が列増幅器１１０によりサンプリングされ、記憶される。記憶されたアナログ画像信号はＡ／Ｄ変換処理を実施するために逐次取り出される。
【００４０】
次にステップ６０８において、記憶されたアナログ画像信号の１つが処理のため、列復号器１１２によって選択される。選択されたアナログ画像信号が偶数番の感光画素からのものである場合、選択されたアナログ画像信号はＡＤＣユニット５０６Ａによって処理される。そうでない場合、選択されたアナログ画像信号はＡＤＣユニット５０６Ｂによって処理される。ステップ６１０においては、選択されたアナログ画像信号が、それと同じ色の、次に処理されるべきアナログ画像信号と比較器５１４により比較される。選択されたアナログ画像信号が次に処理されるべきアナログ画像信号よりも大きい場合、比較器は信号「１」を出力する。選択されたアナログ画像信号が、次のアナログ画像信号よりも大きくない場合、比較器は信号「０」を出力する。
【００４１】
次にステップ６１２において、レジスタ５１８から得られる比較器５１４の遅延出力と、選択されたアナログ画像信号と同じ色の信号で、最も最近に変換された１０ビットデジタル画像信号（選択されたアナログ画像信号が偶数番画素からのものであれば、偶数番画素の信号で最も最近に変換されたデジタル画像信号）とを用い、１０ビットＤＡＣ５１２がＶＲＥＦＰ及びＶＲＥＦＮ電圧を生成する。比較器の遅延出力信号は、選択されたアナログ画像信号と同じ色の信号を処理した最も最近の変換サイクル中に実施された比較処理によるものである。１０ビットデジタル画像信号はその前に選択された感光画素行からのものであっても良い。選択されたアナログ画像信号が、その取り込まれた画像に関して一番最初に処理されるものである場合、１０ビットデジタル画像信号はプロセッサ１０４が生成したデフォルト信号とすることが出来る。ステップ６１４においては、６ビットフラッシュＡＤＣ５１６がＶＲＥＦＰ及びＶＲＥＦＮ電圧を基準として用い、選択されたアナログ画像信号を６ビットデジタル画像信号へとデジタル化する。その後６ビットデジタル画像信号はステップ６１６にてプロセッサにより１０ビットデジタル信号へと変換される。比較器の遅延出力信号が「１」の場合、６ビットデジタル画像信号を最も最近に変換された１０ビットデジタル信号に加算することにより現在の１０ビットデジタル信号が得られる。比較器の遅延出力信号が「０」の場合、６ビットデジタル画像信号を最も最近に変換された１０ビットデジタル信号から引き算することにより現在の１０ビットデジタル信号が得られる。次にステップ６１８において、変換された１０ビットデジタル信号はメモリ１０６へと一時的に記憶され、偶数番もしくは奇数番（現在選択されている信号による）の感光画素からの次のアナログ信号の処理に使用される。
【００４２】
ステップ６２０においては、選択されたアナログ画像信号が列増幅器１１０中の最後の信号であるかどうかが決定される。これが最後の信号であった場合、処理はステップ６２２へと進む。選択されたアナログ画像信号が最後の信号ではない場合、処理はステップ６０８へと戻り、次のアナログ画像信号が選択・処理される。ステップ６２２においては、選択された感光画素行が、センサアレイ中の読み出すべき最後の行であるかどうかが決定される。これが最後の行であった場合、処理は終了する。選択されている行が最後の行ではない場合、処理はステップ６０４へと戻り、次の感光画素行が選択され、読み出される。
【図面の簡単な説明】
【図１】本発明の第１の実施例に基づくデジタル画像形成システムのブロック図である。
【図２】ベイヤーパターンのモザイク画像を描いた図である。
【図３】図１のデジタル画像形成システムのセンサアレイにおいてアナログ画像信号の読み出し処理用に選択された感光画素行を描いた図である。
【図４】図１のデジタル画像形成システムの処理を説明するフローチャートである。
【図５】本発明の第２の実施例に基づくデジタル画像形成システムのブロック図である。
【図６】図５のデジタル画像形成システムの処理を説明するフローチャートである。
【符号の説明】
１２０Ａ、１２０Ｂ、５１２Ａ、５１２Ｂ：Ｄ／Ａ変換器
１２２Ａ、１２２Ｂ、５１６Ａ、５１６Ｂ：Ａ／Ｄ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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