(57)【特許請求の範囲】
【請求項１】
第１システムクロックを受けて前記第１システムクロックの周波数のn(nは整数)倍の周波数を有する出力クロックを発生する出力クロック発生器と、
出力データを前記出力クロックに同期させて入出力端子を通じて出力する出力ドライバーと、
第２システムクロックを受けて周波数が前記第２システムクロックの周波数と同一で位相が相異なる複数個の復元クロックを発生する復元クロック発生器と、
前記復元クロックに応答して、前記入力データをお互い前記入力データの周期だけの時間差を有する複数個の入力データにデマルチプレックシングし、前記複数個のデマルチプレクスされた入力データの各々に対して損失された高周波成分を復元して出力する復元回路と、
前記復元クロックに応答して、前記復元回路の複数個の出力データをマルチプレックシングして順次に一つずつ出力するマルチプレクサと
を具備することを特徴とする半導体装置。
【請求項２】
前記出力クロック発生器は位相同期ループ回路で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記復元クロック発生器は位相同期ループ回路で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記復元回路は、
前記復元クロックに応答して前記入力データをお互い前記周期だけの時間差を有する前記複数個の入力データにデマルチプレックシングするデマルチプレクサと、
各々前記複数個の入力データ中現在の入力データと前記一周期時間以前の入力データを受けて前記現在の入力データの損失された高周波成分を復元し、復元された入力データを対応される復元クロックに応答して出力データとして出力する複数個の単位復元回路と
を具備することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記単位復元回路は、
前記現在の入力データと前記以前の入力データを受けて前記現在の入力データの損失された高周波成分を復元する復元セルと、
前記対応される復元クロックに応答して前記復元セルの出力を貯蔵し増幅して前記出力データを出力するラッチ回路と
を具備することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記復元セルは、
電流ソースと、
補償用電流ソースと、
前記現在の入力データと基準電圧に応答して、前記電流ソースから供給される電流を増幅する第１電流増幅回路と、
前記以前の入力データと前記基準電圧に応答して、前記補償用電流ソースから供給される電流を増幅する第２電流増幅回路と、
前記第１電流増幅回路の一側出力端子と前記第２電流増幅回路の一側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する第１電流出力トランジスタと、
前記第１電流増幅回路の他側出力端子と前記第２電流増幅回路の他側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する第２電流出力トランジスタと
を具備することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ラッチ回路は、
前記対応される復元クロックに応答して前記復元セルの出力をゲートする第１スイッチング部と、
前記第１スイッチング部を通じて伝えられた前記復元セルの出力を増幅し貯蔵する第１ラッチと、
前記復元クロックの反転クロックに応答して前記第１ラッチの出力をゲートする第２スイッチング部と、
前記第２スイッチング部を通じて伝えられた前記第１ラッチの出力を増幅し貯蔵し前記出力データを出力する第２ラッチと
を具備することを特徴とする請求項５に記載の半導体装置。
【請求項８】
複数個の復元クロックに応答して、入力データをお互い前記入力データの周期だけの時間差を有する複数個の入力データにデマルチプレックシングし、前記複数個のデマルチプレクスされた入力データの各々に対して損失された高周波成分を復元して出力する復元回路と
前記復元クロックに応答して、前記復元回路の複数個の出力データをマルチプレックシングして順次に一つずつ出力するマルチプレクサと
を具備することを特徴とする高周波復元器。
【請求項９】
前記復元回路は、
前記復元クロックに応答して前記入力データをお互い前記周期だけの時間差を有する前記複数個の入力データにデマルチプレックシングするデマルチプレクサと、
各々前記複数個の入力データ中現在の入力データと前記一周期時間以前の入力データを受けて前記現在の入力データの損失された高周波成分を復元し、復元された入力データを対応される復元クロックに応答して出力データとして出力する複数個の単位復元回路と
を具備することを特徴とする請求項８に記載の高周波復元器。
【請求項１０】
前記単位復元回路は、
前記現在の入力データと前記以前の入力データを受けて前記現在の入力データの損失された高周波成分を復元する復元セルと、
前記対応される復元クロックに応答して前記復元セルの出力を貯蔵し増幅して前記出力データを出力するラッチ回路と
を具備することを特徴とする請求項９に記載の高周波復元器。
【請求項１１】
前記復元セルは、
電流ソースと、
補償用電流ソースと、
前記現在の入力データと基準電圧に応答して、前記電流ソースから供給される電流を増幅する第１電流増幅回路と、
前記以前の入力データと前記基準電圧に応答して、前記補償用電流ソースから供給される電流を増幅する第２電流増幅回路と、
前記第１電流増幅回路の一側出力端子と前記第２電流増幅回路の一側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する第１電流出力トランジスタと、
前記第１電流増幅回路の他側出力端子と前記第２電流増幅回路の他側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する第２電流出力トランジスタと
を具備することを特徴とする請求項１０に記載の高周波復元器。
【請求項１２】
前記ラッチ回路は、
前記対応される復元クロックに応答して前記復元セルの出力をゲートする第１スイッチング部と、
前記第１スイッチング部を通じて伝えられた前記復元セルの出力を増幅し貯蔵する第１ラッチと、
前記復元クロックの反転クロックに応答して前記第１ラッチの出力をゲートする第２スイッチング部と、
前記第２スイッチング部を通じて伝えられた前記第１ラッチの出力を増幅し貯蔵し前記出力データを出力する第２ラッチと
を具備することを特徴とする請求項１０に記載の高周波復元器。
【請求項１３】
電流ソースと、
補償用電流ソースと、
現在の入力データと基準電圧に応答して、前記電流ソースから供給される電流を増幅する第１電流増幅回路と、
前記現在入力データの一周期時間以前の入力データと前記基準電圧に応答して、前記補償用電流ソースから供給される電流を増幅する第２電流増幅回路と、
前記第１電流増幅回路の一側出力端子と前記第２電流増幅回路の一側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する第１電流出力トランジスタと、
前記第１電流増幅回路の他側出力端子と前記第２電流増幅回路の他側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する第２電流出力トランジスタと
を具備することを特徴とする単位復元回路。
【請求項１４】
前記第１電流増幅回路は、
ソースが前記電流ソースに接続されゲートに前記現在の入力データが印加され、ドレインが前記第１電流出力トランジスタに接続される第１PMOSトランジスタと、
ソースが前記電流ソースに接続されゲートに前記基準電圧が印加され、ドレインが前記第２電流出力トランジスタに接続される第２PMOSトランジスタと
を具備することを特徴とする請求項１３に記載の単位復元回路。
【請求項１５】
前記第２電流増幅回路は、
ソースが前記補償用電流ソースに接続されゲートに前記以前の入力データが印加され、ドレインが前記第２電流出力トランジスタに接続される第１PMOSトランジスタと、
ソースが前記補償用電流ソースに接続されゲートに前記基準電圧が印加され、ドレインが前記第１電流出力トランジスタに接続される第２PMOSトランジスタと
を具備することを特徴とする請求項１３に記載の単位復元回路。
【請求項１６】
前記第１電流出力トランジスタは、
ドレインとゲートが前記第１電流増幅回路の一側出力端子と前記第２電流増幅回路の一側出力端子に共通接続され、ソースが接地されるNMOSトランジスタであることを特徴とする請求項１３に記載の単位復元回路。
【請求項１７】
前記第２電流出力トランジスタは、
ドレインとゲートが前記第１電流増幅回路の他側出力端子と前記第２電流増幅回路の他側出力端子に共通接続され、ソースが接地されるNMOSトランジスタであることを特徴とする請求項１３に記載の単位復元回路。
【請求項１８】
復元クロックに応答して前記第１及び第２電流出力トランジスタの出力を貯蔵し増幅して出力するラッチ回路をさらに具備することを特徴とする請求項１３に記載の単位復元回路。
【請求項１９】
前記ラッチ回路は、
前記復元クロックに応答して前記第１及び第２電流出力トランジスタの出力をゲートする第１スイッチング部と、
前記第１スイッチング部を通じて伝えられた前記第１及び第２電流出力トランジスタの出力を増幅し貯蔵する第１ラッチと、
前記復元クロックの反転クロックに応答して前記第１ラッチの出力をゲートする第２スイッチング部と、
前記第２スイッチング部を通じて伝えられた前記第１ラッチの出力を増幅し貯蔵し、前記出力データを出力する第２ラッチと
を具備することを特徴とする請求項１８に記載の単位復元回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にデマルチプレックシング技法を用いた高周波復元器及びこれを用いた半導体装置に関する。
【０００２】
【従来の技術】
中央演算処理装置(CPU)のクロック周波数が大きく増えるにつれてシステムが要求するメモリ装置の帯域幅も増えるべきで、メモリ装置の帯域幅を増やすために同期式DRAM(SDRAM)が開発された。また半導体装置の製造工程が発展されるにつれてシステムの動作性能は半導体装置自体の動作速度により制限されるよりは、半導体装置と半導体装置との間、例えばDRAMと中央演算処理装置との間のデータ伝送速度により制限される。
【０００３】
従ってDRAMと中央演算処理装置との間の高速インタフェースのためにSSTL(Stub Series-terminated Transceiver Logic)方式のJEDEC標準が提案された。前記SSTL方式は従来のLVTTL(Low Voltage TTL)方式を使用する場合に発生する反射波を減らすために伝送線、即ち、バス(Bus)を整合することによって速度を向上させる。しかし前記SSTL方式は整合に必要な抵抗が存在するため、電力消耗を増やしまた高速中央演算処理装置とのデータ処理を隘路(bottle neck)現象なしに処理するには難しさがある。
【０００４】
それで近来にDRAMと中央演算処理装置との間のデータ伝送速度を高速化するために、DRAMの入出力回路及びバスシステムを設計変更したRAMバス方式が提案された。しかし前記RAMバス方式では、バスに連結されるDRAMが多くなるほどバスの寄生負荷が増加し、これにより帯域幅が制限されることによって伝送速度が制限されデータの高周波成分が損失される。このような短所を改善するためにデータの損失された高周波成分を受信側で復元する方法が提案された。
図１は従来の技術に係る高周波復元装置の概略的なブロック図で、図２は図１に示した従来の技術に係る高周波復元装置を説明するためのチャンネルの信号応答特性を示すグラフである。
【０００５】
図１を参照すれば、前記従来の技術に係る高周波復元装置は、周波数帯域が制限されたチャンネル、即ち、バスを通じて伝送された現在の入力データVinを受けるための入力端１１、損失された高周波成分が復元された出力データDinを出力するための出力端１２、以前の入力データを得るための複数個の遅延器１３乃至１６、前記以前の入力データの干渉信号a１乃至a４による変動値を求めるための複数個の乗算器１７乃至２０、前記現在の入力データVinから前記以前の入力データの干渉信号a１乃至a４による変動値を全て引くための加算器２１、及び前記加算器２１の出力信号を所定値と比較するための電圧比較器２２を含んで構成される。
【０００６】
さらに説明すれば、図２に示したように所定のパルス信号IPが周波数帯域が制限されたチャンネルを通じて伝送されて前記入力端１１に入力される場合、前記入力端を通じて入力される現在の入力データVinには多くの応答が含まれている。即ち、一周期T後に前記入力データVinのレベルが"１"の場合"１"の影響が含まれ続くが、２T後には干渉信号a１が含まれ、３T後には干渉信号a２が含まれ、４T後には干渉信号a３が含まれ、５T後には干渉信号a４が含まれる。これにより前記干渉信号a１乃至a４は次の入力データに影響を及ぼし、入力データの高周波成分が損失される。従って前記干渉信号による影響を除去してこそ前記次の入力データの正確な決定ができ、高周波成分が復元できる。
【０００７】
従って前記従来の技術に係る高周波復元装置では、前記遅延器１３乃至１６を用いて以前の入力データを得た後、前記乗算器１７乃至２０を用いて前記以前の入力データ、即ち前記遅延器１３乃至１６の出力信号に前記以前の入力データの干渉信号a１乃至a４をかけることによって前記干渉信号a１乃至a４による変動値を求める。次に、前記加算器２１を用いて前記現在の入力データVinから前記以前の入力データの干渉信号a１乃至a４による変動値、即ち、前記乗算器１７乃至２０の出力信号を全て引くことによって前記干渉信号による影響を全て除去する。これにより前記現在の入力データVinの損失された高周波成分が復元され、高周波成分が復元された前記出力データDinが前記電圧比較器２２から出力される。
【０００８】
しかし前記従来技術に係る高周波復元装置及び方法では、高周波成分を復元するために割当てられる時間が入力データの周期と同一である。従ってデータ伝送速度が増加して入力データの周期が短くなる場合、高周波成分を復元するために割当てられる時間がやはり短くなり、これにより速い伝送速度では損失された高周波成分が正確に復元できなくなる短所がある。また前記従来の技術に係る高周波復元装置及び方法では、前記のような短所を乗り越えるために、図１に示したような回路をいくつ並列に並べて入力データを処理するデマルチプレックシング技法を適用できない短所がある。
【０００９】
【発明が解決しようとする課題】
従って本発明が解決しようとする技術的課題は、損失された高周波成分を復元するために充分な時間を割当てることができ、デマルチプレックシング技法を適用して速いデータ伝送速度でも損失された高周波成分を正確に復元できる高周波復元器を提供することにある。
本発明が解決しようとする他の技術的課題は、速いデータ伝送速度でも損失された高周波成分を正確に復元してチップとチップとの間の高速データ伝送を遂行できる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記技術的な課題を達成するために、複数個の復元クロックに応答して、入力データをお互い前記入力データの周期だけの時間差を有する複数個の入力データにデマルチプレックシングし、前記複数個のデマルチプレクスされた入力データの各々に対して損失された高周波成分を復元して出力する復元回路と、前記復元クロックに応答して、前記復元回路の複数個の出力データをマルチプレックシングして順次に一つずつ出力するマルチプレクサとを具備することを特徴とする高周波復元器が提供される。
【００１１】
望ましい実施形態によれば、前記復元回路はデマルチプレクサと複数個の単位復元回路とを具備する。前記デマルチプレクサは、前記復元クロックに応答して前記入力データをお互い前記周期だけの時間差を有する前記複数個の入力データにデマルチプレックシングする。前記各々の単位復元回路は、前記複数個の入力データ中現在の入力データと前記一周期時間以前の入力データを受けて前記現在の入力データの損失された高周波成分を復元し、復元された入力データを対応される復元クロックに応答して出力データとして出力する。
【００１２】
前記単位復元回路は、前記現在の入力データと前記以前の入力データを受けて前記現在の入力データの損失された高周波成分を復元する復元セルと、前記対応される復元クロックに応答して前記復元セルの出力を貯蔵し増幅して前記出力データを出力するラッチ回路とを具備する。
【００１３】
前記復元セルは、電流ソース、補償用電流ソース、第１電流増幅回路、第２電流増幅回路、第１電流出力トランジスタ及び第２電流出力トランジスタを具備する。前記第１電流増幅回路は、前記現在の入力データと基準電圧に応答して、前記電流ソースから供給される電流を増幅する。前記第２電流増幅回路は、前記以前の入力データと前記基準電圧に応答して、前記補償用電流ソースから供給される電流を増幅する。前記第１電流出力トランジスタは、前記第１電流増幅回路の一側出力端子と前記第２電流増幅回路の一側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する。前記第２電流出力トランジスタは、記第１電流増幅回路の他側出力端子と前記第２電流増幅回路の他側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する。
【００１４】
前記他の技術的な課題を達成するために、第１システムクロックを受けて前記第１システムクロックの周波数のn(nは整数)倍の周波数を有する出力クロックを発生する出力クロック発生器と、出力データを前記出力クロックに同期させて入出力端子を通じて出力する出力ドライバーと、第２システムクロックを受けて周波数が前記第２システムクロックの周波数と同一で位相が相異なる複数個の復元クロックを発生する復元クロック発生器と、前記復元クロックに応答して、前記入力データをお互い前記入力データの周期だけの時間差を有する複数個の入力データにデマルチプレックシングし、前記複数個のデマルチプレクスされた入力データの各々に対して損失された高周波成分を復元して出力する復元回路と、前記復元クロックに応答して、前記復元回路の複数個の出力データをマルチプレックシングして順次に一つずつ出力するマルチプレクサとを具備することを特徴とする半導体装置が提供される。前記出力クロック発生器及び前記復元クロック発生器は位相同期ループ回路で構成される。
【００１５】
望ましい実施形態によれば、前記復元回路は、デマルチプレクサと複数個の単位復元回路とを具備する。前記デマルチプレクサは、前記復元クロックに応答して前記入力データをお互い前記入力データの周期だけの時間差を有する複数個の入力データにデマルチプレックシングする。前記各々の単位復元回路は、前記複数個の入力データ中現在の入力データと前記一周期時間以前の入力データを受けて前記現在の入力データの損失された高周波成分を復元し、復元された入力データを対応される復元クロックに応答して出力データとして出力する。
【００１６】
前記単位復元回路は、前記現在の入力データと前記以前の入力データを受けて前記現在の入力データの損失された高周波成分を復元する復元セルと、前記対応される復元クロックに応答して前記復元セルの出力を貯蔵し増幅して前記出力データを出力するラッチ回路とを具備する。
【００１７】
前記復元セルは、電流ソース、補償用電流ソース、第１電流増幅回路、第２電流増幅回路、第１電流出力トランジスタ及び第２電流出力トランジスタを具備する。前記第１電流増幅回路は、前記現在の入力データと基準電圧に応答して、前記電流ソースから供給される電流を増幅する。前記第２電流増幅回路は、前記以前の入力データと前記基準電圧に応答して、前記補償用電流ソースから供給される電流を増幅する。前記第１電流出力トランジスタは、前記第１電流増幅回路の一側出力端子と前記第２電流増幅回路の一側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する。前記第２電流出力トランジスタは、記第１電流増幅回路の他側出力端子と前記第２電流増幅回路の他側出力端子に共通接続され、この二つの出力端子から出力される電流の差に比例する電流を出力する。
【００１８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明の実施形態は色々な他の形態に変形でき、本発明の範囲が後で説明する実施形態に限定されることと解釈されてはいけない。本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面上で同じ参照符号及び参照番号は同じ要素を示す。
【００１９】
図３は本発明に係る高周波復元装置の概略的なブロック図である。
図３を参照すれば、前記本発明に係る高周波復元装置は、入力端３１、出力端３２、遅延器３３、乗算器３４、加算器３５及び電圧比較器３６を具備する。
前記入力端３１は周波数帯域が制限されたチャンネル、即ち、バスを通じて伝送された現在の入力データVin(n)を受け入れる。前記遅延器３３は前記現在の入力データVin(n)をこの周期Tだけ遅延して以前の入力データを求め、前記乗算器３４は前記以前の入力データ、即ち、前記遅延器３３の出力信号と前記以前の入力データの干渉信号xをかけて前記干渉信号による変動値を求める。前記加算器３５は前記干渉信号xによる影響を除去するために、前記現在の入力データVin(n)から前記変動値、即ち、前記乗算器３４の出力信号を引く。また前記電圧比較器３６は、前記加算器３５の出力信号を所定値と比較して高周波成分が復元された現在のデータを決定し出力データDinを発生する。前記出力データDinは前記出力端３２を通して出力される。
【００２０】
図４は、図３に示した本発明に係る高周波復元装置を説明するためのチャンネルの信号応答特性を示すグラフである。図４を参照して図３に示した高周波復元装置の動作をさらに説明する。
所定のパルス信号IPが周波数帯域が制限されたチャンネル、即ちバスを通じて伝送されて前記入力端３１に入力される場合、前記入力端を通じて入力される現在の入力データVin(n)には以前の入力データVin(n-１)の干渉信号xが含まれている。即ち、一周期T後に以前の入力データがVin(T)の場合、前記以前の入力データの影響、即ちx・Vin(T)が２T後に残っている。これによって前記干渉信号xは、次に入力されるデータ、即ち、前記現在の入力データVin(n)に影響を及ぼして前記現在の入力データVin(n)の高周波成分が損失される。従って前記以前の入力データVin(n-１)の干渉信号xによる影響を除去してこそ、次に入力されるデータ、即ち、前記現在の入力データVin(n)の正確な決定ができ、この高周波成分が復元できる。
【００２１】
従って前記本発明に係る高周波復元装置では、前記遅延器３３を用いて前記現在の入力データVin(n)をこの周期Tだけ遅延して以前の入力データを求めた後、前記乗算器３４を用いて前記以前の入力データ、即ち、前記遅延器３３の出力信号と前記以前の入力データの干渉信号xをかけて前記干渉信号による変動値を求める。次に、前記加算器３５を用いて前記現在の入力データVin(n)から前記変動値、即ち前記乗算器３４の出力信号を引くことによって前記干渉信号(x)による影響を除去する。これにより前記現在の入力データVin(n)の損失された高周波成分が復元される。
【００２２】
図５は、図３に示した本発明に係る高周波復元装置を用いた入力信号の復元例を示す。ここでIPは、前記周波数帯域が制限されたチャンネルを通じて伝送される前の信号を示し、Vinは前記信号IPが前記周波数帯域が制限されたチャンネルを通じて伝送されて前記入力端を通じて入力される信号、即ち、高周波成分が損失された前記入力データを示す。IFは、前記Vinに以前データの干渉信号(点線)を共に示す場合を示す。また前記Vinに示された点は、前記高周波復元装置を通じて復元された結果データを示す。
【００２３】
図６は、図３に示した高周波復元装置の概念を用いた本発明に係る半導体装置の入出力部分のブロック図である。前記入出力部分はDRAM及び中央演算処理装置に含まれうる。
図６を参照すれば、前記本発明に係る半導体装置は、出力クロック発生器６１と、出力ドライバー６２と、復元クロック発生器６３と、高周波復元器６４及び内部クロック発生器６５とを具備する。
【００２４】
前記出力クロック発生器６１は、データ出力時前記半導体装置の外部から印加される第１システムクロックClk_outを受けて前記第１システムクロックClk_outの周波数のn(nは整数)倍の周波数を有する出力クロックOclkを発生する。前記出力ドライバー６２は、データ出力時前記半導体装置の内部から伝送された出力データDoutを前記出力クロックOclkに同期させて入出力端子In/Outを通じて出力する。
【００２５】
また前記復元クロック発生器６３は、データ入力時前記半導体装置の外部から印加される第２システムクロックClk_inを受けて、周波数が前記第２システムクロックClk_inの周波数と同一で位相が相異なる、即ち４５゜ずつの位相差を有する複数個の復元クロック(Φ１乃至Φ４、/Φ１乃至/Φ４)を発生する。図６には８個の復元クロックが発生する場合が示されている。前記高周波復元器６４は、前記復元クロック(Φ１乃至Φ４、/Φ１乃至/Φ４)に応答して、前記入出力端子In/Outを通じて入力される入力データの高周波成分を復元させて出力する。
【００２６】
特に前記高周波復元器６４は復元回路６４aとマルチプレクサ６４bを含んで構成される。前記復元回路６４aは、前記８個の復元クロック(Φ１乃至Φ４、/Φ１乃至/Φ４)に応答して、前記入出力端子In/Outを通じて入力される前記入力データをお互い前記入力データの周期だけの時間差を有する８個の入力データにデマルチプレックシングし、前記８個のデマルチプレクスされた入力データの各々に対して損失された高周波成分を復元して出力する。また前記マルチプレクサ６４bは、前記復元クロック(Φ１乃至Φ４、/Φ１乃至/Φ４)に応答して、前記復元回路６４aの８個の出力データをデマルチプレックシングして順次に一つずつ出力する。前記マルチプレクサ６４bの出力Dinは前記半導体装置内部に伝送される。
【００２７】
また前記内部クロック発生器６５は、前記復元クロック(Φ１乃至Φ４、/Φ１乃至/Φ４)中一つを受けてこの周波数のn(nは整数)倍の周波数を有する内部クロックPclkを発生し、前記内部クロックPclkは前記半導体集積回路の内部回路に使われる。
一方、前記出力クロック発生器６１、前記復元クロック発生器６３及び前記内部クロック発生器６５は、通常の位相同期ループ(Phase Locked Loop)回路で構成される。
【００２８】
図７は、図６に示した復元回路の詳細ブロック図である。
図７を参照すれば、前記復元回路は、デマルチプレクサ７１と８個の単位復元回路７３a乃至７３hとを具備する。
前記デマルチプレクサ７１は、前記８個の復元クロック(Φ１乃至Φ４、/Φ１乃至/Φ４)に応答して、前記入出力端子In/Outを通じて入力される入力データVinをお互い前記入力データVinの周期だけの時間差を有する８個の入力データVin１乃至Vin８にデマルチプレックシングする。前記デマルチプレクサ７１は、前記入力データVinと前記デマルチプレクスされた各入力データVin１乃至Vin８との間に２個ずつのスイッチングNMOSトランジスタを具備し、全体的に１６個のスイッチングNMOSトランジスタT１乃至T１６を含んで構成される。
【００２９】
前記単位復元回路７３a乃至７３hは、各々前記８個の入力データVin１乃至Vin８中現在の入力データVin(n)とこの一周期時間以前の入力データVin(n-１)を受けて現在の入力データVin(n)の損失された高周波成分を復元し、復元された入力データを対応される復元クロックに応答して出力データO+、O-として出力する。例えば前記単位復元回路７３aは、入力データVin２を現在の入力データVin(n)として受け、入力データVin１を以前の入力データVin(n-１)として受けて前記入力データVin２の損失された高周波成分を復元し、復元された入力データを対応される復元クロック/Φ４に応答して出力データa、/aとして出力する。前記単位復元回路７３b乃至７３hも前述した前記単位復元回路７３aの動作と同一に動作する。
【００３０】
さらに説明すれば、前記入出力端子In/Outを通じて所定の伝送速度、例えば１Gb/s(Giga bit per second)の入力データVinが入力されれば、前記８個の単位復元回路７３a乃至７３hが前記入力データVinの周期、即ち１ns(Nano Second)だけの時間差を有する８個の１２５Mhz復元クロック(Φ１乃至Φ４、/Φ１乃至/Φ４)により順次に動作されて各々の出力データを出力する。そして前記単位復元回路７３a乃至７３hの出力データa、/a乃至h、/hは図６に示した前記マルチプレクサ６４bを通じて１Gb/sのシリアルデータに変換されて一つずつ出力される。
【００３１】
図８は、図７に示した単位復元回路の詳細回路図である。
図８を参照すれば、前記単位復元回路は、前記現在の入力データVin(n)と前記以前の入力データVin(n-１)を受けて前記現在の入力データの損失された高周波成分を復元する復元セル８１と、対応される復元クロックΦに応答して前記復元セル８１の出力電圧Vo-、Vo+を貯蔵し増幅して出力データO-、O+を出力するラッチ回路８３を具備する。
前記復元セル８１は、電流ソースm５、補償用電流ソースm６、第１電流増幅回路８１a、第２電流増幅回路８１b、第１電流出力トランジスタm７及び第２電流出力トランジスタm８を含んで構成される。
【００３２】
前記電流ソースm５は、ソースに電源電圧VDDが印加されゲートに制御信号Vbが印加され、ドレインが前記第１電流増幅回路８１aに接続されるPMOSトランジスタで構成される。また前記補償用電流ソースm６は、ソースに電源電圧VDDが印加されゲートに前記制御信号Vbが印加され、ドレインが前記第２電流増幅回路８１bに接続されるPMOSトランジスタで構成される。特に前記電流ソースm５には電流Iが流れ、前記補償用電流ソースm６には電流xIが流れるように設計し、前記xは図３及び図４に示した以前の入力データVin(n-１)の干渉信号xと同じ大きさを有するように設計する。
【００３３】
前記第１電流増幅回路８１aは、前記現在の入力データVin(n)と基準電圧Vrefに応答して、前記電流ソースm５から供給される電流Iを増幅する。前記第１電流増幅回路８１aは、ソースが前記電流ソースm５に接続されゲートに前記現在の入力データVin(n)が印加され、ドレインが前記第１電流出力トランジスタm７に接続されるPMOSトランジスタm１と、ソースが前記電流ソースm５に接続されゲートに前記基準電圧Vrefが印加され、ドレインが前記第２電流出力トランジスタm８に接続されるPMOSトランジスタm２を含んで構成される。
【００３４】
また前記第２電流増幅回路８１bは、前記以前の入力データVin(n-１)と前記基準電圧Vrefに応答して、前記補償用電流ソースm６から供給される電流xIを増幅する。前記第２電流増幅回路８１bは、ソースが前記補償用電流ソースm６に接続されゲートに前記以前の入力データVin(n-１)が印加され、ドレインが前記第２電流出力トランジスタm８に接続されるPMOSトランジスタm４と、ソースが前記補償用電流ソースm６に接続されゲートに前記基準電圧Vrefが印加され、ドレインが前記第１電流出力トランジスタm７に接続されるPMOSトランジスタm３を含んで構成される。
【００３５】
前記第１電流出力トランジスタm７は、ドレインとゲートが前記第１電流増幅回路８１aの前記PMOSトランジスタm１のドレイン及び前記第２電流増幅回路８１bの前記PMOSトランジスタm３のドレインに共通接続され、ソースが接地VSSされるNMOSトランジスタを含んで構成される。前記第１電流出力トランジスタm７は、前記PMOSトランジスタm１のドレインに流れる電流と前記PMOSトランジスタm４のドレインに流れる電流との差に比例する電流を出力し、これに対応される出力電圧Vo-を出力する。
【００３６】
前記第２電流出力トランジスタm８は、ドレインとゲートが前記第１電流増幅回路８１aの前記PMOSトランジスタm２のドレイン及び前記第２電流増幅回路８１bの前記PMOSトランジスタm４のドレインに共通接続され、ソースが接地VSSされるNMOSトランジスタを含んで構成される。前記第２電流出力トランジスタm８は、前記PMOSトランジスタm２のドレインに流れる電流と前記PMOSトランジスタm３のドレインに流れる電流との差に比例する電流を出力し、これに対応される出力電圧Vo+を出力する。
【００３７】
前記ラッチ回路８３は、前記対応される復元クロックΦに応答して前記復元セルの出力電圧Vo-、Vo+をゲートする第１スイッチング部８３a、前記第１スイッチング部８３aを通じて伝えられた前記復元セルの出力Vo-、Vo+を増幅し貯蔵する第１ラッチ８３b、前記復元クロックの反転クロック/Φに応答して前記第１ラッチ８３bの出力をゲートする第２スイッチング部８３c、前記第２スイッチング部８３cを通じて伝えられた前記第１ラッチの出力を増幅し貯蔵し前記出力データO-、O+を出力する第２ラッチ８３d、前記第２スイッチング部８３cの出力端を等化させる等化用PMOSトランジスタm１７を含んで構成される。
【００３８】
前記第１スイッチング部８３aはNMOSトランジスタm９、m１０を含んで構成され、前記第１ラッチ８３bはNMOSトランジスタm１１乃至m１４を含んで構成される。前記第２スイッチング部８３cはNMOSトランジスタm１５、m１６を含んで構成され、前記第２ラッチ８３dはPMOSトランジスタm１８、m１９を含んで構成される。
図８を参照して前記単位復元回路の動作をさらに説明すれば次の通りである。前記基準電圧Vrefが０ボルトと仮定すれば、前記第２電流出力トランジスタm８のドレインに流れる電流Id８は次の式（１）で表現される。
【００３９】
Id８＝gm２・Vin(n)−gm４・Vin(n−１)      …  （１）
ここでgm２は前記PMOSトランジスタm２のトランスコンダクタンスを示し、前記gm４は前記PMOSトランジスタm４のトランスコンダクタンスを示す。ところが前記gm４の大きさがx・gm２の大きさと同じく設計すれば、前記式（１）は次の式（２）で表現される。
【００４０】
Id８＝gm２{Vin(n)−x・Vin(n−１)      …（２）
ここで前記xは前記以前の入力データVin(n-１)の干渉信号と同じ大きさを有する。
従って前記現在の入力データVin(n)から前記以前の入力データVin(n-１)のx倍だけを引いた値に比例する電流が前記第２電流出力トランジスタm８に流れる。ところが前記単位復元回路は完全差動形態で構成されているので、前記第１電流出力トランジスタm７には前記第２電流出力トランジスタm８の電流と反対方向で同じ大きさの電流が流れる。結局前記第１電流出力トランジスタm７のドレインと前記第２電流出力トランジスタm８のドレインには差動出力電圧のVo-とVo+が示される。前記出力電圧Vo-、Vo+は電圧レベルが制限されているので、前記ラッチ回路８３によりCMOSレベルに変換されて変換された出力データO-、O+が最終出力される。
【００４１】
参考で図９に、図７に示した単位復元回路中一番上に位置する単位復元回路７３aの動作タイミング図を示した。
図１０は、図６に示したマルチプレクサの詳細回路図である。
図１０を参照すれば、前記マルチプレクサは、出力Dinと前記各単位復元回路の出力データa乃至hとの間に各々２個ずつ直列連結される１６個のスイッチングNMOSトランジスタT２０乃至T３５と、前記出力Dinの相補出力/Dinと前記各単位復元回路の相補出力データ/a乃至/hとの間に２個ずつ直列連結される１６個のスイッチングNMOSトランジスタT３６乃至T５１、プレチャージPMOSトランジスタP１、P２を含んで構成される。
【００４２】
前記マルチプレクサは、前記復元クロックΦ１乃至Φ４、/Φ１乃至/Φ４に応答して、前記出力データa乃至h及び相補出力データ/a乃至/hをマルチプレックシングして各々前記出力Din及び相補出力/Dinとして順次に一つずつ出力する。前記出力Din及び相補出力/Dinは前記半導体装置内部に伝送される。
図１１は、図６の本発明に係る半導体装置の効果を検証するための模擬実験回路図である。
【００４３】
図１１を参照すれば、一つの中央演算処理装置１１１と３２個のDRAM１１２乃至１１nがデータバスDATAとクロックバスCLKに連結されていて、これらは図６に示した入出力部分を含む。模擬実験時前記中央演算処理装置１１１が前記データバスDATAにデータを出力し、このデータは前記データバスDATAを通じて伝送あれ、前記DRAM１１２乃至１１n中一番最後に位置するDRAM１１nが伝送されたデータを受け入れるようにした。ここで前記DRAMの入出力ピンを４pFのキャパシタンスと５nHのインダクタンスを有する負荷でモデリングしたし、整合抵抗R０は５０Ωに仮定した。Z０及びZ１は前記データバスDATAとクロックバスCLKの特性インピーダンスを示す。
【００４４】
図１２は、０.３５μm CMOS常用工程パラメータを用いて本発明に係る半導体装置を設計して図１１に示した回路に従って模擬実験した結果である。図１２（ａ）は、前記中央演算処理装置１１１が１Gb/sのデータ伝送速度で前記データバスDATAを通じてデータを伝送する時前記データバスDATA上のデータの波形図を示し、図１２（ｂ）は前記DRAM１１nで復元された結果の波形図を示す。
図１２（ａ）を参照すれば、データバスDATA上のデータは前記データバスDATAの負荷によって高周波成分が損失されたことが分かり、図１２（ｂ）を参照すれば、損失された高周波成分が受信側の前記DRAM１１nで正確に復元されたことが分かる。
【００４５】
【発明の効果】
前述したように本発明に係る高周波復元器は、複数個の復元クロックに応答して、入出力端子を通じて入力される入力データをお互い前記入力データの周期だけの時間差を有する複数個の入力データにデマルチプレックシングし、前記デマルチプレクスされた入力データの各々に対して損失されたデータ成分を復元した後、復元された複数個の出力データをマルチプレックシングして順次に一つずつ出力する。従って本発明に係る高周波復元器では、データ伝送速度が速くなって入力データの周期が短くなっても損失された高周波成分を復元するために充分な時間が割当てられうる。従って本発明に係る高周波復元器は、速いデータ伝送速度でも損失された高周波成分を正確に復元できる長所があり、前記高周波復元器を具備する本発明に係る半導体装置は、速いデータ伝送速度でも損失された高周波成分を正確に復元してチップとチップとの高速データ伝送を遂行できる長所がある。
【図面の簡単な説明】
【図１】  従来の技術に係る高周波復元装置の概略的なブロック図である。
【図２】  図１に示した従来の技術に係る高周波復元装置を説明するためのチャンネルの信号応答特性を示すグラフである。
【図３】  本発明に係る高周波復元装置の概略的なブロック図である。
【図４】  図３に示した本発明に係る高周波復元装置を説明するためのチャンネルの信号応答特性を示すグラフである。
【図５】  図３に示した本発明に係る高周波復元装置を用いた入力信号の復元例を示す。
【図６】  図３に示した高周波復元装置の概念を用いた本発明に係る半導体装置の入出力部分のブロック図である。
【図７】  図６に示した復元回路の詳細ブロック図である。
【図８】  図７に示した単位復元回路の詳細回路図である。
【図９】  図７に示した単位復元回路中一番上に位置する単位復元回路の動作タイミング図である。
【図１０】  図６に示したマルチプレクサの詳細回路図である。
【図１１】  図６の本発明に係る半導体装置の効果を検証するための模擬実験回路図である。
【図１２】  ０.３５mm CMOS常用工程パラメータを用いて本発明に係る半導体装置を設計して図１１に示した回路に従って模擬実験した結果である。
【符号の説明】
６１…出力クロック発生器
６２…出力ドライバー
６３…復元クロック発生器
６４…高周波復元器
６４ａ…復元回路
６４ｂ…マルチプレクサ
６５…内部クロック発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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