(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、ソース領域、ドレイン領域、第１ゲート及び第２ゲートを有し、前記第１ゲート及び前記第２ゲートとの間に第１絶縁膜が介されたトランジスタと、
前記半導体基板上に平面的に互いに間隔を置いて形成され、所定の垂直方向の大きさを有する第１導電膜パターンで形成された第１ショルダ部分及び第２ショルダ部分と、
前記半導体基板上に形成され、前記半導体基板を覆う第１領域、前記第１ショルダ部分を覆う第２領域、及び前記第２ショルダ部分を覆う第３領域を有する第２導電膜パターンと、
前記第１ショルダ部分及び前記第２ショルダ部分と前記第２導電膜パターンとの間に介された第２絶縁膜と、
前記半導体基板上の前記第２導電膜パターンの前記第２領域及び前記第３領域に接続された導電手段とを備え、
前記第１ゲートならびに前記第１ショルダ部分及び前記第２ショルダ部分は同一の第１物質膜で形成され、前記第２ゲート及び前記第２導電膜パターンは同一の第２物質膜で形成されることを特徴とする集積回路素子。
【請求項２】
前記第２導電膜パターンは受動素子であることを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記受動素子は抵抗、インダクタ及びヒューズから選択されることを特徴とする請求項２に記載の集積回路素子。
【請求項４】
前記第１物質膜はポリシリコン膜であることを特徴とする請求項１に記載の集積回路素子。
【請求項５】
前記第２物質膜はポリシリコン膜及びシリサイド膜を有する複合導電膜であることを特徴とする請求項１に記載の集積回路素子。
【請求項６】
前記半導体基板と前記第１ショルダ部分及び前記第２ショルダ部分との間、ならびに前記半導体基板と前記第２導電膜パターンとの間に介された絶縁膜をさらに備えることを特徴とする請求項１に記載の集積回路素子。
【請求項７】
前記第１絶縁膜及び前記第２絶縁膜はＯＮＯ膜であることを特徴とする請求項１に記載の集積回路素子。
【請求項８】
半導体基板にメモリセルアレイ領域、周辺回路領域、及び受動素子領域を備える半導体素子であって、
前記メモリセルアレイ領域に形成され、ソース／ドレイン領域、浮遊ゲート、制御ゲート、及び前記浮遊ゲートと前記制御ゲートとの間に介された第１絶縁膜を有するメモリセルトランジスタと、
前記周辺回路領域に形成され、ソース／ドレイン領域、第１ゲート、前記第１ゲート上に形成された第２絶縁膜、及び前記第２絶縁膜上に形成された第２ゲートを有する周辺回路トランジスタと、
前記受動素子領域の前記半導体基板の上部に近傍において互いに離れ、垂直方向の大きさが指定され、第１導電膜パターンで形成された第１ショルダ部分及び第２ショルダ部分と、
前記受動素子領域の上部に形成され、前記半導体基板を覆う第１領域、前記第１ショルダ部分を覆う第２領域、及び前記第２ショルダ部分を覆う第３領域で構成された第２導電膜パターンと、
前記第１ショルダ部分及び前記第２ショルダ部分と前記第２導電膜パターンとの間に介された第３絶縁膜と、
前記受動素子領域上の前記第２導電膜パターンの前記第２領域及び前記第３領域と接続された導電手段とを備え、
前記第１ゲート、前記浮遊ゲートならびに前記第１ショルダ部分及び前記第２ショルダ部分は同一の第１物質膜で形成され、前記第２ゲート、前記制御ゲート及び前記第２導電膜パターンは同一の第２物質膜で形成されることを特徴とする半導体素子。
【請求項９】
前記第２導電膜パターンは受動素子であることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記受動素子は抵抗、インダクタ及びヒューズから選択されることを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記第１物質膜はポリシリコン膜であることを特徴とする請求項８に記載の半導体素子。
【請求項１２】
前記第２物質膜はポリシリコン膜及びシリサイド膜を有する複合導電膜であることを特徴とする請求項８に記載の半導体素子。
【請求項１３】
前記第１ショルダ部分及び前記第２ショルダ部分と前記半導体基板との間、ならびに前記第２導電膜パターンの前記第１領域と前記半導体基板との間に介された絶縁膜をさらに含むことを特徴とする請求項８に記載の半導体素子。
【請求項１４】
前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜はＯＮＯ膜であることを特徴とする請求項８に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は受動素子を有する集積回路素子に関するものである。
【０００２】
【従来の技術】
一般的に、不揮発性メモリ素子はメモリセルトランジスタ及び周辺回路領域に前記メモリセルトランジスタを駆動させるための周辺回路トランジスタを含む。前記メモリセルトランジスタは積層ゲート、ソース及びドレインを有し、前記周辺回路トランジスタは単一ゲート、ソース及びドレインを有する。前記積層ゲートは情報を貯蔵する浮遊ゲート、浮遊ゲートを制御する制御ゲート及びこれらの間に介されたゲート層間絶縁膜を含む。単一ゲートは単一導電層で形成される。しかし、最近、前記メモリセルトランジスタのように周辺回路領域の前記周辺回路トランジスタも積層ゲート構造を有することもある。このような構造はＴａｋｅｕｃｈｉらの論文）“低費用高信頼性を有する１ＧＢｉｔフラッシュメモリのための自己整合ＳＴＩ工程（Ａ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  ＳＴＩ  Ｐｒｏｃｅｓｓ  Ｉｎｔｅｇｒａｔｉｏｎ  ｆｏｒ  Ｌｏｗ  Ｃｏｓｔ  ａｎｄ  Ｈｉｇｈｌｙ  Ｒｅｌｉａｂｌｅ  ＩＧｂｉｔ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ；Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  ｔｅｃｈｎｏｌｏｇｙ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，１９９８，ｐｐ．１０２，１０３）”で提案されている。
【０００３】
この従来技術によると、周辺回路トランジスタの第１ゲートとメモリセルトランジスタの浮遊ゲートは第１導電膜で形成され、周辺回路トランジスタの第２ゲートとメモリセルトランジスタの制御ゲートは第２導電膜で形成される。前記周辺回路トランジスタの第１ゲート及び第２ゲートはバッティングコンタクト（ｂｕｔｔｉｎｇ  ｃｏｎｔａｃｔ）により互いに連結される。不揮発性メモリ素子は受動素子を有する。前記受動素子は、例えば、損傷されたメモリセルを復旧するためのヒューズの場合がある。前記ヒューズは前記第２導電膜の下部の前記第１導電膜に影響を受けないように前記第２導電膜のみで形成される。これは前記ヒューズがレーザ破裂（ｌａｓｅｒ  ｂｌｏｗｎ）等により切れた後、前記第２導電膜が前記第１導電膜と短絡されることを防止するためである。
【０００４】
ａｒｂｕｃｋｌｅ等の“集積された受動素子のための工程技術（Ｐｒｏｃｅｓｓｉｎｇ  ｔｅｃｈｎｏｌｏｇｙ  ｉｎｔｅｇｒａｔｅｄ  ｐａｓｓｉｖｅ  ｄｅｖｉｃｅ；Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ、Ｎｏｖｅｍｂｅｒ  ２０００）でよく知られたように受動素子は抵抗、インダクタ（ｉｎｄｕｔｏｒ）及びコンデンサー等がある。
【０００５】
図１の平面図及び図２から図５の断面図は第２導電膜で形成されたヒューズを含む不揮発性メモリ装置を説明するための図面である。
図１はヒューズ１１を含む受動素子領域１０、周辺回路トランジスタ１８を含む周辺回路トランジスタ領域１２及び少なくとも一つのメモリセル１６を含むメモリセルアレイ領域１４を説明するための平面図である。又、図１は電気配線のために使用された複数のメタルコンタクト５ａ、５ｂ、５ｃを説明するための平面図である。前記周辺回路トランジスタ領域１２は第２導電膜２２ａ及び第１導電膜２０ａで形成されたゲートを有する周辺回路トランジスタ１８を含むことができる。又、前記セルアレイ領域１４は浮遊ゲート２０ｂ及び制御ゲート２２ｂを有する少なくとも一つのメモリセル１６を含むことができる。前記浮遊ゲート２０ｂ及び前記制御ゲート２２ｂはメモリセルトランジスタゲートを構成する。
【０００６】
図２から図５は図１のＸ−Ｘ’に沿って取られた従来技術による半導体素子の断面図である。
【０００７】
図２を参照すると、半導体基板１及び素子分離膜２６を覆う第１導電膜２４を形成する。前記第１導電膜２４は第１ポリシリコン膜で形成される。
【０００８】
図３を参照すると、前記素子分離膜２６を覆う層間絶縁膜２８を形成する。前記層間絶縁膜２８は通常ＯＮＯ膜（ｆｉｒｓｔ  ｏｘｉｄｅ  ｆｌｉｌｍ／ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ  ｆｉｌｍ／ｓｅｃｏｎｄ  ｏｘｉｄｅ  ｆｉｌｍ）で形成される。前記層間絶縁膜２８上に第２ポリシリコン膜３０ａ及びタングステンシリサイド膜３０ｂが積層された第２導電膜を形成する。最後に、前記第２導電膜を覆うマスク酸化膜３２が形成される。前記マスク酸化膜３２、前記第２及び第１導電膜をパターニングして前記メモリセルトランジスタゲート及び前記周辺回路トランジスタゲートを形成する。前記周辺回路トランジスタゲートは積層された第１ゲート２０ａ及び第２ゲート２２ａで構成される。前記メモリセルトランジスタゲートの横に前記メモリセルトランジスタ１６のソース／ドレイン領域７０、８０を形成する。図示しないが、前記半導体基板１に周辺回路トランジスタ１８のソース／ドレイン領域が形成される。
【０００９】
次に、図４に示すように階段的にパターニングされた部分で示されたように、通常的なバッティングコンタクトが形成される。前記バッティングコンタクトは前記周辺回路ゲートの第１導電膜（第１ゲート）に直接電圧を印加するためのものである。
【００１０】
図４を参照すると、所定領域の前記マスク酸化膜３２、前記タングステンシリサイド膜３０ｂ及び前記ポリシリコン膜３０ａを選択的に除去して前記メモリ素子の前記周辺回路領域１２に前記バッティングコンタクト領域３４を形成する。これと同時に、即ち、前記周辺回路領域１２のバッティングコンタクトを形成する間、前記第２導電膜をパターニングして前記受動領域１０にヒューズ１１を形成する。
【００１１】
図５を参照すると、前記受動領域１０、前記周辺回路トランジスタ領域１２及び前記セルアレイ領域１４の上部に第１シリコン窒化膜３６、第１層間絶縁膜３８、第２シリコン窒化膜４０及び第２層間絶縁膜４２を順次に形成する。前記第２シリコン窒化膜４０はエッチング阻止膜に該当する。前記第１及び第２層間絶縁膜３８、４２、前記第１及び第２シリコン窒化膜３６、４０及び前記マスク酸化膜３２の一部分をエッチングして前記ゲート及び前記ヒューズに電気的に接続を提供するための一つ又はその以上のコンタクトホールを形成する。
【００１２】
前記ヒューズ１１と前記トランジスタゲートが前記基板の上部に互いに異なる高さで形成されているので、これらの間の端差により、前記第１及び第２層間絶縁膜３８、４２及び前記シリコン窒化膜３６、４０をエッチングしてコンタクトホールを形成する間、前記ヒューズ１１の表面が露出されないことができる。前記端差は図３に示された中間段階の構造でさらに明確に見ることができる。前記ヒューズ１１の前記タングステンシリサイド膜が露出される前に前記ヒューズ１１よりさらに高い前記ゲート２２ａのタングステンシリサイド膜の表面が先ず露出される。これによって、前記ヒューズ１１のための前記コンタクトホール５ａが完全に露出させないことができる。
【００１３】
従って、図５の受動素子領域１０に示されたように、前記メタルコンタクトホール５ａ内に形成された電極又は導電手段５５ａが前記ヒューズ１１に接続されないことができる。従って、以下、詳細に説明されるように、メモリ素子の信頼性が低下する。
【００１４】
図５は又他の導電手段５５ｂ、５５ｃを形成するための最後の段階を示す。前記受動素子領域１０、前記周辺回路トランジスタ領域１２及び前記セルアレイ領域１４を含む前記メモリ素子の全面に第１シリコン窒化膜３６、第１層間絶縁膜３８、第２シリコン窒化膜４０及び第２層間絶縁膜４２を蒸着し、これらをエッチングして形成されたコンタクトホール５ｂ、５ｃに導電物質を満たして複数の導電手段５５ｂ、５５ｃを形成する。
【００１５】
図５によると、前記ヒューズ１１が形成された前記受動素子領域で前記配線５５ａが前記タングステンシリサイド膜３０ｂに接しないようにすることができる。これは図５のＣで表示された領域で前記タングステンシリサイド膜３０ｂと前記導電手段５５ａとの間に前記タングステンシリサイド膜３０ｂを覆って前記タングステンシリサイド膜３０ｂが完全に露出されることを阻む薄い酸化膜が残るからである。前記薄い酸化膜が残存することは前記ヒューズ１１と前記トランジスタゲートとの間の端差による。
従って、従来技術の工程及び構造によると、電気的接続が不良であるとか、接続がされないことができる。これは、前述したメモリ素子又は半導体素子の信頼性の問題を発生させる原因になる。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、抵抗、インダクタ又はヒューズが配置された受動領域の信頼性が高い集積回路素子を提供することにある。
【００１７】
【課題を解決するための手段】
前述の目的を達成するために本発明は、半導体基板上に形成され、ソース領域、ドレイン領域、第１ゲート及び第２ゲートを有し、前記第１ゲート及び前記第２ゲートとの間に第１絶縁膜が介されたトランジスタと、前記半導体基板上に平面的に互いに間隔を置いて形成され、所定の垂直方向の大きさを有する第１導電膜パターンで形成された第１ショルダ部分（ｓｈｏｕｌｄｅｒ  ｒｅｇｉｏｎ）及び第２ショルダ部分と、前記半導体基板上に形成され、前記半導体基板を覆う第１領域、前記第１ショルダ部分を覆う第２領域、及び前記第２ショルダ部分を覆う第３領域を有する第２導電膜パターンと、前記第１ショルダ部分及び前記第２ショルダ部分と前記第２導電膜パターンとの間に介された第２絶縁膜と、前記半導体基板上の前記第２導電膜パターンの前記第２領域及び前記第３領域に接続された導電手段とを備え、前記第１ゲートならびに前記第１ショルダ部分及び前記第２ショルダ部分は同一の第１物質膜で形成され、前記第２ゲート及び前記第２導電膜パターンは同一の第２物質膜で形成されることを特徴とする。
【００１８】
また、本発明は、半導体基板にメモリセルアレイ領域、周辺回路領域、及び受動素子領域を備える半導体素子であって、前記メモリセルアレイ領域に形成され、ソース／ドレイン領域、浮遊ゲート、制御ゲート、及び前記浮遊ゲートと前記制御ゲートとの間に介された第１絶縁膜を有するメモリセルトランジスタと、前記周辺回路領域に形成され、ソース／ドレイン領域、第１ゲート、前記第１ゲート上に形成された第２絶縁膜、及び前記第２絶縁膜上に形成された第２ゲートを有する周辺回路トランジスタと、前記受動素子領域の前記半導体基板の上部に近傍において互いに離れ、垂直方向の大きさが指定され、第１導電膜パターンで形成された第１ショルダ部分及び第２ショルダ部分と、前記受動素子領域の上部に形成され、前記半導体基板を覆う第１領域、前記第１ショルダ部分を覆う第２領域、及び前記第２ショルダ部分を覆う第３領域で構成された第２導電膜パターンと、前記第１ショルダ部分及び前記第２ショルダ部分と前記第２導電膜パターンとの間に介された第３絶縁膜と、前記受動素子領域上の前記第２導電膜パターンの前記第２領域及び前記第３領域と接続された導電手段とを備え、前記第１ゲート、前記浮遊ゲートならびに前記第１ショルダ部分及び前記第２ショルダ部分は同一の第１物質膜で形成され、前記第２ゲート、前記制御ゲート及び前記第２導電膜パターンは同一の第２物質膜で形成されることを特徴とする。
【００１９】
【発明の実施の形態】
図６は本発明の望ましい実施形態による不揮発性メモリ素子を示す平面図である。線Ｙ−Ｙ’は周辺回路トランジスタ、メモリセル及び受動素子（例えば、ヒューズ）を示すための切断線である。
図６は図１と類似である。しかし、前記ヒューズ１１１は本発明の望ましい実施形態による独特な特徴を有するために幅がやや広い。前記ヒューズ１１１のためにメタルコンタクト１０５ａの下に二つの四角型ダミーパターン又は高くなったショルダ部分４４を形成することによって、高くなった部分は前述した従来技術に比べて重要な利点を提供する。
【００２０】
図１０は図６のＹ−Ｙ’に沿って取られた本発明の望ましい実施形態による不揮発性メモリ素子の構造を示す。
基板１０１に素子分離膜１２６が形成されて活性領域及び素子分離膜領域を指定する。前記素子分離膜１２６は前記基板１０１の上部に絶縁物質が満たされた浅いトランチ又はＬＯＣＯＳ型の素子分離膜で形成される。
【００２１】
図６及び図１０を参照すると、一つ又はそれ以上のメモリセル１１６は各々前記基板１０１内に形成されたソース１７０、ドレイン１８０及び第１ポリシリコンからなる浮遊ゲート１２０ｂを含む。前記浮遊ゲート１２０ｂ上に層間絶縁膜ＯＮＯ１２８、制御ゲート１２２ｂ、マスク酸化膜１３２が形成され、第１シリコン窒化膜１３６、第１層間絶縁膜１３８、第２シリコン窒化膜１４０及び第２層間絶縁膜１４２が形成されている。ビットライン電極１５５ｃが前記ドレイン１８０に接続されている。前記制御ゲート１２２ｂは第２ポリシリコン膜１３０ａ及びタングステンシリサイド膜１３０ｂからなる。
【００２２】
前記周辺回路領域１１２に周辺回路トランジスタ１１８が配置される。前記周辺回路トランジスタ１１８は基板１０１に存在するソース／ドレイン領域（図示しない）及びゲート電極を含む。前記ゲート電極は第１導電膜（第１ゲート１２０ａ）、前記層間絶縁膜ＯＮＯ１２８上に形成された第２導電膜１２２ａにより提供される。示されたように、前記ゲート電極は前記素子分離膜１２６の上部まで延長されて前記第１導電膜１２０ａ及び前記第２導電膜１２２ａを連結するバッティング導電手段１５５ｂが形成される。前記コンタクトホール１０５ｂを貫通した前記導電手段１５５ｂを使用して前記第１導電膜１２０ａ及び前記第２導電膜１２２ａを容易く接触させるため、前記第２導電膜１２２ａの一部分がバッティングコンタクトパターンにより露出する。
【００２３】
前記受動素子領域１１０で、前記第１導電膜からなり、近傍において所定間隔離れたダミーパターン又はショルダ部分４４（４４ａ、４４ｂ）は前記素子分離膜１２６上に形成されている。前記ダミーパターン４４の各々は複数の小さいダミーパターンで形成されることもできる。前記ダミーパターン４４は前記素子分離膜１２６上で前記ダミーパターン４４の垂直方向の大きさを決定する厚さを有する。前記ダミーパターン４４ａ、４４ｂはこれらの間の前記素子分離膜１２６が露出された低い水平領域を限定する。前記ヒューズ１１１は前記素子分離膜１２６が露出された水平領域及び前記ダミーパターン４４を覆う第２導電膜で形成される。前記第２導電膜は第２ポリシリコン膜１３０ａ及びタングステンシリサイド膜１３０ｂからなる。前記ヒューズ１１１は前記素子分離膜１２６が露出された水平領域を覆う第１領域、前記第１ダミーパターン４４ａを覆う第２領域及び前記第２ダミーパターン４４ｂを覆う第３領域で構成される。前記ヒューズ１１１は前記ゲート層間絶縁膜ＯＮＯ１２８により前記ダミーパターン４４と絶縁される。保護膜として前記マスク酸化膜１３２は前記第２導電膜上に形成される。前記導電手段１５５ａのためのコンタクトホール１０５ａが前記第２層間絶縁膜１４２、前記第２シリコン窒化膜１４０、前記第１層間絶縁膜１３８、前記第１シリコン窒化膜１３６及び前記マスク酸化膜１３２を貫通して前記ダミーパターン４４の上部に形成される。
【００２４】
従って、前記コンタクトホール１０５ａによって前記導電手段１５５ａは前記ダミーパターン４４に殆ど整列されて形成される。前記ヒューズ１１１の電極１５５ａの下に前記ダミーパターン４４が形成されるので、前記ヒューズ１１１及び前記周辺回路トランジスタ１１８の前記第２導電膜１２２ａは同一平面上に存在する。従って、本発明の望ましい実施形態によると、前記ヒューズ１１１の前記コンタクトホール１０５ａを形成する間、前記ヒューズ１１１の表面が完全に露出しないという問題を避けることができる。
【００２５】
図７から図１１は本発明の望ましい実施形態による不揮発性メモリ素子を製造する製造する方法を説明するための断面図である。
図７は前記ダミーパターン４４を形成する工程を示す。前記基板１０１上に活性領域を限定する素子分離膜１２６を形成する。前記メモリセルアレイ領域１１４の前記活性領域上にトンネル酸化膜１０６を形成し、前記周辺回路領域１１２の前記活性領域上にゲート酸化膜１０８を形成する。そして、第１ポリシリコン膜１２４をパターニングして前記受動素子領域１１０に前記ダミーパターン４４を形成する。
【００２６】
図８は前記メモリセル１１６の積層ゲート及び前記周辺回路トランジスタ１１８の積層ゲートを形成する工程を示す。
前記結果物上にゲート層間絶縁膜１２８、第２ポリシリコン膜１３０ａ、タングステンシリサイド膜１３０ｂ及び保護膜としてマスク酸化膜１３２を順次に形成する。前記タングステンシリサイド膜１３０ｂは前記第２ポリシリサイド膜１３０ａより低い抵抗値を有する。前記ゲート層間絶縁膜１２８はＯＮＯ膜で形成することが望ましい。
【００２７】
前記周辺回路トランジスタ領域１２２の前記マスク酸化膜１３２、前記タングステンシリサイド膜１３０ｂ、前記第２ポリシリコン膜１３０ａ、前記ゲート層間絶縁膜１２８及び前記第１ポリシリコン膜１２４をエッチングして前記周辺回路トランジスタ１１８のゲートを形成する。前記周辺回路トランジスタゲートは第１ゲート１２０ａと第２ゲート１２２ａで構成される。前記ゲートは前記素子分離膜１２６の上部まで延長されるようにパターニングする。通常的なイオン注入工程を使用して前記基板１０１内に不純物を注入して前記メモリセル１１６のソース／ドレイン領域１７０、１８０及び周辺回路トランジスタ１１８のソース／ドレイン領域（図示しない）を形成する。
【００２８】
本発明の望ましい実施形態によると、前記パターニングされたゲート領域の前記多様な層の厚さは次の通りである。前記第１ポリシリコン膜は約２０００Å、前記ＯＮＯ膜は約１５５Å、前記第２ポリシリコン膜、前記タングステンシリサイド膜及び前記マスク酸化膜は各々約１０００Å、前記第１及び第２シリコン窒化膜は各々約５００Å、前記第１層間絶縁膜は約８０００Åであり、前記第２層間絶縁膜は約２５００Åであることが望ましい。勿論、本発明の技術的内容で特定な膜の厚さは大きく重要ではなく、本発明の技術的な範囲内で選択的にその厚さを変化させることができる。
【００２９】
図９は前記ヒューズ１１１及び前記バッティングコンタクト領域１３４を形成する工程を説明するための図面である。
バッティングコンタクトマスクを使用して前記マスク酸化膜１３２及び前記ゲートの第２部分（以下、第２ゲート１２２ａ）をパターニングして前記周辺回路ゲートの第１部分（以下、第１ゲート１２０ａ）を露出させて図４で説明したように、バッティングコンタクト領域１３４が形成されるようにする。前記バッティングコンタクト領域１３４が形成される間、前記受動素子領域１１０の前記マスク酸化膜１３２、前記第２ポリシリコン膜１３０ａ及び前記タングステンシリサイド膜１３０ｂをエッチングして前記ヒューズ１１１を形成する。図示されたように、前記ヒューズ１１１の端はダミーパターン４４を覆うとか、囲むように前記ヒューズ１１１を形成することが望ましい。
【００３０】
図１０は前記コンタクトホール１０５ａ、１０５ｂ、１０５ｃを形成する工程を説明するための図面である。
前記結果物の全面に第１エッチング阻止シリコン窒化膜（以下、エッチング阻止膜と言う）を形成する。前記第１エッチング阻止膜１３６上に第１層間絶縁膜１３８、第２エッチング阻止膜１４０及び第２層間絶縁膜１４２を順次に形成する。次に、前記第２層間絶縁膜１４２上に形成されたメタルコンタクトマスク（図示しない）をエッチングマスクとして使用して前記第２層間絶縁膜１４２、前記第２エッチング阻止膜１４０、前記第１層間絶縁膜１３８、前記第１エッチング阻止膜１３６及び前記マスク酸化膜１３２を順次にエッチングしてコンタクトホール１０５ａ、１０５ｂ、１０５ｃを形成する。前記コンタクトホール１０５ａ、１０５ｂ、１０５ｃ内に導電物質を満たして導電手段１５５ａ、１５５ｂ、１５５ｃを形成する。前記受動素子領域のヒューズ領域で前記タングステンシリサイド膜１３０ｂ及び周辺回路領域１１２で前記バッティングコンタクト領域１３４の前記第１ゲート１２０ａに確実な電気的接続を提供するために、本発明によるコンタクトホール１０５ａ、１０５ｂ、１０５ｃは前記様々な層の膜を全部貫通することが重要である。又、メモリセルアレイ領域１１４で前記コンタクトホール１０５ｃは前記様々な層の膜を全部貫通して前記活性領域に望ましくないリセスを発生させない限度内で前記基板１０１に接するように形成することが重要である。
【００３１】
前記コンタクトホール１０５ｃ、１０５ｂ、１０５ａは各々前記メモリセルトランジスタ１１６の前記ドレイン１８０、前記周辺回路トランジスタ１１８の前記第１導電膜（第１ゲート１２０ａ）及び前記第２導電膜（第２ゲート１２２ａ）の表面及び前記ヒューズ１１１の表面を露出させる。図１０に示されたように、前記ダミーパターン４４が形成されている領域に前記ヒューズ１１１の前記コンタクトホール１０５ａを形成して前記周辺回路トランジスタのゲート及び前記ヒューズ１１１は同一平面上に位置するようにすることが望ましい。従って、前記コンタクトホール１０５を形成する間、従来技術のような前記ヒューズ１１１の表面が完全に露出されない問題を避けることができる。前記第２層間絶縁膜１４２上に導電膜を形成して通常的な方法を使用して平坦化して電極又は導電手段１５５ａ、１５５ｂ、１５５ｃを形成する。これにより、前記メモリセルトランジスタ１１６の前記ドレイン１８０に接続されたビットライン電極１５５ｃ、前記ヒューズ１１１に接続されたヒューズ電極１５５ａ、及び前記周辺回路トランジスタ１１８の第１ゲート１２０ａ及び第２ゲート１２２ａに接続された電極１５５ｂが形成される。
【００３２】
図１１は図１０と類似に、前記受動素子がヒューズである時、本発明の望ましい実施形態を説明するための図面である。図１１はレーザービーム切断を半導体素子の前記受動素子領域１１０に配置された前記ヒューズ１１１に適切に適用し、前記ダミーパターン４４の間のほぼ中間領域に存在する相対的に薄い膜のヒューズ１１１にレーザ破裂オープニング４８を起こったことと見なすことができる。
【００３３】
前述した望ましい実施形態は、本発明により提示されて表現された例示的な方法、又は構造に過ぎない。本発明の技術的思想の範囲内で本発明の技術分野において通常的な知識を有する者により他の方法、又は構造で変形されることもできる。だから、本発明による方法及び構造の範囲はここで提案されて説明された前記実施形態に制限されない。
【００３４】
【発明の効果】
本発明によると、レーザ破裂が遂行された以後、残存する導電物質又は半導体の破片によりヒューズが再び連結されて信頼性の問題を誘発することができる通常的な厚さを有するヒューズより優れた構造的な利点を提供する。又、優れた信頼性を有する受動素子の導電手段を形成することができる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ素子を示す平面図である。
【図２】図１のＸ−Ｘ’に沿って切断した従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図３】図１のＸ−Ｘ’に沿って切断した従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図４】図１のＸ−Ｘ’に沿って切断した従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図５】図１のＸ−Ｘ’に沿って切断した従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図６】本発明の望ましい実施形態による受動素子領域を有する不揮発性メモリ素子を示す平面図である。
【図７】図６のＹ−Ｙ’に沿って切断した本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図８】図６のＹ−Ｙ’に沿って切断した本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図９】図６のＹ−Ｙ’に沿って切断した本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１０】図６のＹ−Ｙ’に沿って切断した本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【図１１】図６のＹ−Ｙ’に沿って切断した本発明の望ましい実施形態による不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【符号の説明】
１    半導体基板
４４ａ、４４ｂ  ダミーパターン（ショルダ部分）
１０１    半導体基板
１０５ａ、１０５ｂ、１０５ｃ    コンタクトホール
１０６    トンネル酸化膜
１０８    ゲート酸化膜
１１０    受動素子領域
１１１    ヒューズ
１１６    メモリセル
１１８    周辺回路トランジスタ
１２０ａ  第１導電膜（第１ゲート）
１２０ｂ  浮遊ゲート
１２２    周辺回路トランジスタ領域
１２２ａ  第２導電膜
１２２ｂ  制御ゲート
１２６    素子分離膜
１２８    層間絶縁膜
１３０ａ  第２ポリシリコン膜
１３０ｂ  タングステンシリサイド膜
１３２    マスク酸化膜
１３４    バッティングコンタクト領域
１３６    第１シリコン窒化膜（第１エッチング阻止膜）
１３８    第１層間絶縁膜
１４０    第２シリコン窒化膜（第２エッチング阻止膜）
１４２    第２層間絶縁膜
１５５ａ、１５５ｂ  バッティング導電手段
１５５ｃ  ビットライン電極
１７０    ソース領域
１８０    ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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