(57)【特許請求の範囲】
【請求項１】
ユーザープログラム及び正規の外部回路のインピーダンス値の設定許容範囲６ａが格納されたユーザー用ＲＯＭ６と、遊技機制御基板１の不正改造の検出が可能な遊技機制御を行うＣＰＵ３と、外部回路と接続される外部端子１３と、該入力端子１３に印加される“Ｈｉｇｈレベル”時、又は“Ｌｏｗレベル”時における端子１３のインピーダンスの計測を実現する為の入力制御手段４と、前記端子１３のインピーダンスがあらかじめ設定された許容範囲にあるか否かの判断を行う比較／制御手段５と、電源投入時や遊技機全体を初期化するシステムリセットの入力の際にチップが正規のものか否かの判定及び及びユーザーＲＯＭ６に書き込まれた設定許容範囲６ａを前記比較／制御手段５内の各設定レジスタに書き込み後インピーダンス計測の制御等のブート処理を行うブートプログラムが格納されたブート用ＲＯＭ７と、遊技機の動作を制御するユーザープログラムのワーク用ＲＡＭ８と、ブートプログラムのワーク用ＲＡＭ９とからなり、
前記入力制御回路４が、外部端子１３の印加電圧をデジタル値に変換するＡ／Ｄコンバータ４ｃと、外部端子１３の印加電圧が“Ｈｉｇｈレベル”時、又は“Ｌｏｗレベル”かを識別する入力制御回路４ｂと、該入力制御回路４ｂの出力値に基づきＡ／Ｄコンバータの出力値が“Ｈｉｇｈレベル”時のものか又は“Ｌｏｗレベル”のものかについて比較／制御手段５にセレクト信号を送信する計測トリガ制御回路４ａとで構成され、
前記比較／制御手段５が、前記計測トリガ入力制御回路４ａのセレクト信号に基づき“Ｈｉｇｈレベル”の上限及び下限設定値並びに“Ｌｏｗレベル”の上限及び下限設定値が格納された前記設定レジスタと、前記Ａ／Ｄコンバータ４ｃの出力値を入力し上限値又は下限値との比較を行う上限値データ用コンパレータ及び下限値データ用コンパレータと、該上限値データ用コンパレータ及び下限値データ用コンパレータに対して計測トリガ制御回路からのセレクト信号に基づき上限値データ用コンパレータに対して“Ｈｉｇｈレベル”時の上限設定値又は“Ｌｏｗレベル”の上限設定値および下限データ用コンパレータに対して“Ｈｉｇｈレベル”時の下限設定値又は“Ｌｏｗレベル”時の下限設定値を切り換え入力するデータマルチプレクサと、前記上限値データ用コンパレータ及び下限値データ用コンパレータの出力データを論理和するＯＲ回路とで構成されていることを特徴とする遊技機の不正改造の検出が可能なセキュリティシステム。
【請求項２】
前記上限値データ用コンパレータ及び下限値データ用コンパレータが、計測値の“Ｈｉｇｈレベル”が“Ｈｉｇｈレベル”の上限設定値以下でありかつ“Ｈｉｇｈレベル”の下限設定値以上であるか否か、計測値の“Ｌｏｗレベル”が“Ｌｏｗレベル”の上限設定値以下でありかつ“Ｌｏｗレベル”の下限設定値以上であるか否かを判断し、両方をクリヤーした場合に正規と判断するように構成されていることを特徴とする請求項１記載の遊技機の不正改造の検出が可能なセキュリティシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パチンコ遊技機やアレンジ式パチンコ遊技機や回胴式遊技機等、これらの遊技機制御に使用される基板（以下、遊技機制御基板）に搭載される遊技機制御用マイクロコンピュータのセキュリティシステムの分野に属し、型式試験合格後、実際の遊技場に搬入された遊技機の不正改造を検知するセキュリティシステムに関する。
【０００２】
【従来の技術】
現状の遊技機では、制御用ＣＰＵに定期的にリセットをかけてそのタイミングにより内部のカウンタに１を加算することにより抽選カウンタとし、同じタイミングでランダムに発生するスタート入賞などの信号を入力し大当たりを抽選している。
【０００３】
【発明が解決しようとする課題】
そのためプログラムを解析し大当たり抽選のタイミングを知り、そのタイミングで外部よりスタート入賞信号を発生させれば良く不正に大当たりを発生させることができる。これを使って、入賞センサーに外部からの不正な入賞信号を入れる“ぶら下がり”回路を装着し入賞信号を故意に制御用ＣＰＵに入力するような不正が行われている。
そこで本発明は、かかる従来技術の欠点に鑑みなされたもので、ＣＰＵに“ぶら下がり”回路を装着すれば、入賞回路全体のインピーダンスが変更されることに鑑み、かかるインピーダンスの状況を始動時、リセット時等において計測し、計測値が所定の範囲内に無い時に異常であると判断するようにした。
【０００４】
【課題を解決するための手段】
すなわち本発明はユーザープログラム及び遊技機メーカーが型式申請した時点の正規の外部回路のインピーダンス値の設定許容範囲が格納されたユーザー用ＲＯＭと、遊技機制御基板の不正改造の検出が可能な遊技機制御を行うＣＰＵと、外部回路と接続される外部端子と、該入力端子に印加される“Ｈｉｇｈレベル”時、又は“Ｌｏｗレベル”時における端子のインピーダンスの計測を実現する為の入力制御手段と、前記端子のインピーダンスが遊技機メーカーが設定した許容範囲にあるか否かの判断を行う比較／制御手段と、電源投入時や遊技機全体を初期化するシステムリセットの入力の際にチップが正規のものか否かの判定及び及びユーザーＲＯＭ６に書き込まれた設定許容範囲６ａを前記比較／制御手段５内の各設定レジスタに書き込み後インピーダンス計測の制御等のブート処理を行うブートプログラムが格納されたブート用ＲＯＭ７と、遊技機の動作を制御するユーザープログラムのワーク用ＲＡＭ８と、ブートプログラムのワーク用ＲＡＭ９とからなり、
前記入力制御回路が、外部端子の印加電圧をデジタル値に変換するＡ／Ｄコンバータと、外部端子の印加電圧が“Ｈｉｇｈレベル”時、又は“Ｌｏｗレベル”かを識別する入力制御回路と、該入力制御回路の出力値に基づきＡ／Ｄコンバータの出力値が“Ｈｉｇｈレベル”時のものか又は“Ｌｏｗレベル”のものかについて比較／制御手段にセレクト信号を送信する計測トリガ制御回路とで構成され、
前記比較／制御手段が、前記計測トリガ入力制御回路のセレクト信号に基づき“Ｈｉｇｈレベル”の上限及び下限設定値並びに“Ｌｏｗレベル”の上限及び下限設定値が格納された前記設定レジスタと、前記Ａ／Ｄコンバータの出力値を入力し上限値又は下限値との比較を行う上限値データ用コンパレータ及び下限値データ用コンパレータと、該上限値データ用コンパレータ及び下限値データ用コンパレータに対して計測トリガ制御回路からのセレクト信号に基づき上限値データ用コンパレータに対して“Ｈｉｇｈレベル”時の上限設定値又は“Ｌｏｗレベル”の上限設定値、および下限データ用コンパレータに対して“Ｈｉｇｈレベル”時の下限設定値又は“Ｌｏｗレベル”時の下限設定値を切り換え入力するデータマルチプレクサと、前記上限値データ用コンパレータ及び下限値データ用コンパレータの出力データを論理和するＯＲ回路とで構成された遊技機の不正改造の検出が可能なセキュリティシステムにより本目的を達成する。
請求項２の発明は、前記上限値データ用コンパレータ及び下限値データ用コンパレータが、計測値の“Ｈｉｇｈレベル”が“Ｈｉｇｈレベル”の上限設定値以下でありかつ“Ｈｉｇｈレベル”の下限値以上であるか否か、計測値の“Ｌｏｗレベル”が“Ｌｏｗレベル”の上限設定値以下でありかつ“Ｌｏｗレベル”の下限設定値以上であるか否かを判断し、両方をクリヤーした場合に正規と判断するように構成されてた遊技機の不正改造の検出が可能なセキュリティシステム。
【０００５】
【作用】
本発明にかかるセキュリティシステムでは、例えば遊技機の電源投入当初に、すなわちブートモードにおいて遊技機制御用マイクロコンピュータの計測対象外部端子（以下、端子）のインピ−ダンス計測を開始する前にブートプログラムがユーザー用ＲＯＭに格納された外部回路のインピーダンス値の設定許容範囲を各設定レジスタに書き込む。そしてインピーダンスの計測が開始される。
端子のインピーダンス計測値は、Ａ／Ｄコンバータによりデジタル変換されて上限値データ用コンパレータと下限値データ用コンパレータへ入力される。また、上記それぞれのコンパレータの片側には端子の正規のインピ−ダンス許容範囲の設定値が入力され、端子のインピーダンス計測値がＨレベル時及びＬレベル時において許容範囲内にあるか否かについて診断を行うことになる。その結果、遊技機メーカー側が設定した許容範囲内にない場合、すなわち外部に不正な基板等が接続されたと判断された場合には論理和回路から”１”が出力され、ＣＰＵを止めるか若しくはその判定結果を外部へ知らせることとなる。
【０００６】
【発明の実施の形態】
以下に本発明を図示された実施例に従って詳細に説明する。
図１に示すものは、本発明にかかるセキュリティシステムの概要ブロック図であり、遊技機を制御する遊技機制御基板１には、遊技機制御基板１の不正改造の検出が可能な遊技機制御用マイクロコンピュータ２が搭載され、当該マイクロコンピュータ２はＣＰＵ（中央処理装置）３、入力制御手段４、比較／制御手段５、正規の型式申請値６ａ及びユーザープログラムが格納されたユーザ用ＲＯＭ６、ブート用ＲＯＭ７、ユーザ用ＲＡＭ８、ブート用ＲＡＭ９が内蔵され、上記構成によりセキュリティシステムを実現する。
【０００７】
中央処理装置３（ＣＰＵ）は、遊技機制御用マイクロコンピュータ２に内蔵された各デバイスの制御を行う。
入力制御手段４は、端子１３に印加される“Ｈｉｇｈレベル”時、又は“Ｌｏｗレベル”時における端子１３のインピーダンスの計測を実現する為の制御を行う。
比較／制御手段５は、端子１３のインピーダンスが遊技機メーカー側が設定した許容範囲内にあるか否かを診断すると共に、その結果を遊技機制御用マイクロコンピュータ２のステータス表示対象外部端子１４（以下、端子１４）へ出力する為の制御を行う。
ユーザ用ＲＯＭ６は、ユーザーが作成した正規の型式申請値６ａ及び遊技機の動作を制御するユーザープログラムとセキュリティコードが格納された読み出し専用のメモリである。
ブート用ＲＯＭ７は、電源投入時や遊技機全体を初期化するシステムリセットの入力の際に、遊技機制御用マイクロコンピュータ２が正規か否かの判定（セキュリティチェック）や、この時のインピーダンスの計測等の制御を実行する為の上限／下限値設定データレジスタ（５ａ／５ｂ／５ｃ／５ｄ）へのデータセットを行うプログラム（ブートプログラム）が格納された読み出し専用のメモリである。これら上限／下限設定値は、電源投入時にブート用プログラムが作動して、各設定レジスタ５ａ〜５ｄに書き込まれる。
ユーザ用ＲＡＭ８は、遊技機の動作を制御するユーザープログラム実行のワーク用ＲＡＭである。
ブート用ＲＡＭ９は、ユーザーモードではアクセス不可能なブートプログラム実行時のワーク用ＲＡＭである。
１０は、遊技機制御用マイクロコンピュータ２内のアドレスバス、データバス、制御信号バス等を一つに統合した総合バスとして表示している。
１１は、端子１３から入力制御手段４及び比較／制御手段５へ接続される内部信号である。
１２は、比較／制御手段５から端子１４へ出力される内部信号線である。
１５は、端子１３に印加される型式試験合格の正規のインピーダンスを示す外部回路（例えば入賞センサー）のモデルである。
１６は、端子１３に印加される不正改造によって正規のインピーダンスより増分、または減分された不当なインピーダンスを示す“ぶら下がり回路”のモデルである。
【０００８】
図２に示すものは、本発明にかかる入力制御手段４及び比較／制御手段５の概要ブロック図である。
入力制御手段４は、計測トリガ制御回路４ａ、入力制御回路４ｂ、Ａ／Ｄコンバータ４ｃで構成され、４ｄは、入力制御回路４ｂから出力される論理レベルを示す制御信号を示し、４ｅは、制御信号４ｄの論理レベルにより端子１３に印加されたインピーダンスが“Ｈｉｇｈレベル”時、又は“Ｌｏｗレベル”時の許容範囲を設定する為のセレクト信号を示し、４ｆは、Ａ／Ｄコンバータ４ｃによりデジタル変換された端子１３のインピーダンス計測値データを示し、４ｇは、その計測値データ４ｆをＣＰＵ３が読み出せるように計測値データを格納するレジスタ（以下、ＰＤＳＲ４ｇ）を示す。
比較／制御手段５は、“Ｈｉｇｈレベル”上限設定値データレジスタ５ａ（以下、ＨＵＤＲ５ａ）、“Ｌｏｗレベル”上限設定値データレジスタ５ｂ（以下、ＬＵＤＲ５ｂ）、“Ｈｉｇｈレベル”下限設定値データレジスタ５ｃ（以下、ＨＬＤＲ５ｃ）、“Ｌｏｗレベル”下限設定値データレジスタ５ｄ（以下、ＬＬＤＲ５ｄ）、ＨＵＤＲ５ａ、又はＬＵＤＲ５ｂに格納されているデータを切り替える上限値データマルチプレクサ５ｅ（以下、上限ＭＵＸ５ｅ）、ＨＬＤＲ５ｃ、又はＬＬＤＲ５ｄに格納されているデータを切り替える下限値データマルチプレクサ５ｆ（以下、下限ＭＵＸ５ｆ）、上限値データ用コンパレータ５ｇ、下限値データ用コンパレータ５ｈ、論理和（ＯＲ）回路５ｉ、ステータス表示制御回路５ｊで構成されている。
【０００９】
計測トリガ制御回路４ａは、入力制御回路４ｂから出力される制御信号４ｄの論理レベルを基に、ＣＰＵ３の所定の制御信号を組み合わせて（例えばリード信号やメモリアクセス信号）、端子１３のインピーダンス計測の為のスタート開始／停止といったトリガ信号及び制御信号４ｄの論理レベルにより端子１３に印加されたインピーダンスの“Ｌｏｗレベル”時、又は“Ｈｉｇｈレベル”時の許容範囲を設定する為のセレクト信号を生成するもので、端子１３の入力レベルをＣＰＵ３が“Ｌｏｗレベル”か“Ｈｉｇｈレベル”かの認識したタイミングを計測トリガ信号として伝えている。
入力制御回路４ｂは、端子１３に流れる電流を電圧として増幅する増幅回路やインピーダンス計測を可能とする為の終端用抵抗や端子１３の“Ｈｉｇｈレベル”又は“Ｌｏｗレベル”時の端子１３のインピーダンス計測を行う為にレベルを設定する内部抵抗（制御によりプルアップ／プルダウンを指定する）が内蔵されており、端子１３のレベルを“Ｌｏｗレベル”又は“Ｈｉｇｈレベル”と認識し、遊技機制御用マイクロコンピュータ２のバス（１０）上にのせ、ＣＰＵ３に知らせる。
Ａ／Ｄコンバータ４ｃは、端子１３に印加される“Ｈｉｇｈレベル”時又は“Ｌｏｗレベル”時のインピーダンスを計測し、この量をデジタル変換して上限値データ用コンパレータ５ｇ及び下限値データ用コンパレータ５ｈへ供給する。
ＨＵＤＲ５ａ及びＨＬＤＲ５ｃに格納されるデータは、遊技機メーカーが開発した遊技機制御基板の周辺回路から端子１３へ印加される“Ｈｉｇｈレベル”時の正規のインピーダンスの許容範囲であり、また同様にＬＵＤＲ５ｂ及びＬＬＤＲ５ｄに格納されるデータは、“Ｌｏｗレベル”時の正規のインピーダンスの許容範囲である。これらのデータは、遊技機開発メーカーによりその値が異なることから遊技機メーカーサイドにてＬＵＤＲ５ｂ及びＬＬＤＲ５ｄに格納する。
これらのデータは、上限値データ用コンパレータ５ｇ、及び下限値データ用コンパレータ５ｈの片側へ送られ、Ａ／Ｄコンバータ４ｃによりデジタル変換された計測値データ４ｆと比較され、その結果が論理和（ＯＲ）回路５ｉから出力される。すなわち、端子１３に印加されたインピーダンスが正規か否かの判定結果を示す制御信号１０ａはバス１０を介してＣＰＵ３へ送られ、判定結果が許容範囲内にない場合、例えばＣＰＵ３を停止状態にする。また、制御信号１０ａはステータス表示制御回路５ｊにも送られ、ステータス表示制御回路５ｊは、制御信号１０ａの論理値に応じて外部へ判定結果を知らせる為のステータス表示制御を行う。
【００１０】
以上述べた構成において、本実施例の比較／制御手段５の作用について具体的に説明する。
Ａ／Ｄコンバータ４ｃにより計測データがデジタル値として変換されるが、その値には、“Ｈｉｇｈレベル”ＺＨのものと“Ｌｏｗレベル”ＺＬのものとが存在する。
またユーザー用ＲＯＭ６に正規型式申請された許容範囲として“Ｈｉｇｈレベル”の上限設定値ＵＺＨ、下限設定値ＤＺＨ及び“Ｌｏｗレベル”の上限設定値ＵＺＬ、下限設定値ＤＺＬが格納されており、計測トリガ制御回路４ａのセレクト信号に基づき、計測値が“Ｈｉｇｈレベル”の時、
上限値データ用コンパレータ５ｇには上限設定値ＵＺＨ、下限値データ用コンパレータ５ｈには“Ｈｉｇｈレベル”の下限設定値ＤＺＨが入力されデータの比較が行われ、また計測値が“Ｌｏｗレベル”の時、
上限値データ用コンパレータ５ｇには“Ｌｏｗレベル”の上限設定値ＵＺＬが入力され、下限値データ用コンパレータ５ｈには“Ｌｏｗレベル”の下限設定値ＤＺＬが入力されデータの比較が行われる。
その結果本実施例の比較回路（コンパレータ）５ｇ，５ｈがそれぞれ、許容範囲を示すＡ＜Ｂ、Ａ＞Ｂの論理式の出力を行う。その結果“Ｈｉｇｈレベル”が許容範囲外にあるとき、また同様に“Ｌｏｗレベル”が許容範囲外にあるとき論理和（ＯＲ）回路５ｉから“１”が出力され、“Ｌｏｗレベル”、“Ｈｉｇｈレベル”共に“０”となる時のみ正規のものと判定する。
【００１１】
尚、本実施例では論理回路を論理和回路で構成したが、これに限定されるものではなく、上限値Ｂ≦Ａ、下限値Ｂ≧Ａの論理式の出力を行い、その論理積が“Ｈｉｇｈレベル”が許容範囲内にあるとき、また同様に“Ｌｏｗレベル”が許容範囲内にある時に論理積回路から”１”が出力されるように構成しても良い。
【００１２】
【発明の効果】
以上述べたように本発明にかかるシステムによれば、外部回路のインピーダンスが遊技機メーカーが設定した範囲に入っているか否かにより外部回路が正規のものか否かを判断することができるため、いわゆる“ぶら下がり”回路を外部端子に接続して入賞を偽装しようとしてもこれを検知することができるので、これまでの回路では排除しえなかった不正行為を未然に防ぐことが可能となる。
また遊技機のインピーダンスはメーカー毎により異なることから不正行為者は、それぞれの機種に併せてぶら下がり回路のインピーダンスを調整する必要が生じるために、不正行為を行うことがより困難となる。
【図面の簡単な説明】
【図１】  本発明にかかるセキュリティシステムの概要ブロック図である。
【図２】  本発明にかかる入力制御手段４及び比較／制御手段５の概要ブロック図である。
【符号の説明】
１      遊技機制御基板
２      遊技機制御用マイクロコンピュータ
３      ＣＰＵ（中央処理装置）
４      入力制御手段
４ａ    計測トリガ制御回路
４ｂ    入力制御回路
４ｃ    Ａ／Ｄコンバータ
４ｄ    入力制御回路４ｂから出力される論理レベルを示す制御信号
４ｅ    制御信号４ｄの論理レベルにより端子１３に印加されたインピーダンスの“Ｌｏｗレベル”時、又は“Ｈｉｇｈレベル”時の許容範囲を設定する為のセレクト信号
４ｆ    Ａ／Ｄコンバータ４ｃによりデジタル変換された端子１３のインピーダンス計測値データ
４ｇ    計測値データ４ｆをＣＰＵ３が読み出せるように計測値データを格納するレジスタ４ｇ（略称：ＰＤＳＲ４ｇ）
５      比較／制御手段
５ａ    “Ｈｉｇｈレベル”上限設定値データレジスタ（略称：ＨＵＤＲ５ａ）
５ｂ    “Ｌｏｗレベル”上限設定値データレジスタ（略称：ＬＵＤＲ５ｂ）
５ｃ    “Ｈｉｇｈレベル”下限設定値データレジスタ（略称：ＨＬＤＲ５ｃ）
５ｄ    “Ｌｏｗレベル”下限設定値データレジスタ（略称：ＬＬＤＲ５ｄ）
５ｅ    ＨＵＤＲ５ａ、又はＬＵＤＲ５ｂに格納されているデータを切り替える上限値データマルチプレクサ（略称：上限ＭＵＸ５ｅ）
５ｆ    ＨＬＤＲ５ｃ、又はＬＬＤＲ５ｄに格納されているデータを切り替える下限値データマルチプレクサ（略称：下限ＭＵＸ５ｆ）
５ｇ    上限値データ用コンパレータ
５ｈ    下限値データ用コンパレータ
５ｉ    論理和（ＯＲ）
５ｊ    ステータス表示制御回路
６      ユーザ用ＲＯＭ
６ａ    正規の型式申請値（ＨＵＤＲ５ａ／ＬＵＤＲ５ｂ／ＨＬＤＲ５ｃ／ＬＬＤＲ５ｄに設定）
７      ブート用ＲＯＭ
８      ユーザ用ＲＡＭ
９      ブート用ＲＡＭ
１０    遊技機制御用マイクロコンピュータ２内のアドレスバス／データバス／制御信号バス等の総合バス
１０ａ  端子１３に印加されたインピーダンスが正規か否かの判定結果を示す制御信号
１１    端子１３から入力制御手段４及び比較／制御手段５へ接続される内部信号
１２    比較／制御手段５から端子１４へ出力される内部信号
１３    遊技機制御用マイクロコンピュータの計測対象外部端子（略称：端子１３）
１４    遊技機制御用マイクロコンピュータのステータス表示対象外部端子（略称：端子１４）
１５    端子１３に印加される型式試験合格の正規のインピーダンスを示す外部回路（例えば入賞センサー）のモデル
１６    端子１３に印加される不正改造によって正規のインピーダンスより増分、または減分された不当なインピーダンスを示す“ぶら下がり回路”のモデル
【図１】
0004283373.tif 000002
【図２】
0004283373.tif 000003