(57)【特許請求の範囲】
【請求項１】
平行して第１の方向に延びる部分を有する第１のビット線及び第２のビット線と、
平行して前記第１の方向と直交する第２の方向に延びる部分を有する第１のワード線及び第２のワード線と、
平行して前記第２の方向に延びる第１のプレート線及び第２のプレート線と、
前記第２の方向に配列された第１の拡散層、第２の拡散層及び第３の拡散層と、
前記第１の拡散層、前記第２の拡散層及び前記第３の拡散層と前記第１の方向で隣り合うように前記第２の方向に配列された第４の拡散層、第５の拡散層及び第６の拡散層と、
前記第１のビット線の下方に、前記第１の拡散層と前記第１の方向で隣り合うように配置された第１の強誘電体キャパシタと、
前記第２のビット線の下方に、前記第１の強誘電体キャパシタと前記第２の方向で隣り合い、かつ、前記第３の拡散層と前記第１の方向で隣り合うように配置された第２の強誘電体キャパシタと、
前記第１のビット線の下方に、前記第４の拡散層と前記第１の方向で隣り合うように配置された第３の強誘電体キャパシタと、
前記第２のビット線の下方に、前記第３の強誘電体キャパシタと前記第２の方向で隣り合い、かつ、前記第６の拡散層と前記第１の方向で隣り合うように配置された第４の強誘電体キャパシタとを有し、
前記第１の拡散層をソース、前記第２の拡散層をドレイン、前記第１のワード線をゲートとして第１のメモリセルトランジスタが構成され、前記第１のメモリセルトランジスタを含め、前記第１の拡散層を前記第１の強誘電体キャパシタの一端に接続し、前記第１の強誘電体キャパシタの他端を前記第１のプレート線に接続し、前記第２の拡散層を前記第１のビット線に接続して第１のメモリセルが構成され、
前記第３の拡散層をソース、前記第２の拡散層をドレイン、前記第２のワード線をゲートとして第２のメモリセルトランジスタが構成され、前記第２のメモリセルトランジスタを含め、前記第３の拡散層を前記第２の強誘電体キャパシタの一端に接続し、前記第２の強誘電体キャパシタの他端を前記第１のプレート線に接続し、前記第２の拡散層を前記第１のビット線に接続して第２のメモリセルが構成され、
前記第４の拡散層をソース、前記第５の拡散層をドレイン、前記第１のワード線をゲートとして第３のメモリセルトランジスタが構成され、前記第３のメモリセルトランジスタを含め、前記第４の拡散層を前記第３の強誘電体キャパシタの一端に接続し、前記第３の強誘電体キャパシタの他端を前記第２のプレート線に接続し、前記第５の拡散層を前記第２のビット線に接続して第３のメモリセルが構成され、
前記第６の拡散層をソース、前記第５の拡散層をドレイン、前記第２のワード線をゲートとして第４のメモリセルトランジスタが構成され、前記第４のメモリセルトランジスタを含め、前記第６の拡散層を前記第４の強誘電体キャパシタの一端に接続し、前記第４の強誘電体キャパシタの他端を前記第２のプレート線に接続し、前記第５の拡散層を前記第２のビット線に接続して第４のメモリセルが構成されている
ことを特徴とする強誘電体メモリ。
【請求項２】
前記第１の強誘電体キャパシタ、前記第２の強誘電体キャパシタ、前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタは、前記第２の方向の辺を前記第１の方向の辺よりも長くしている
ことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
請求項１に記載の強誘電体メモリが備える前記第１のビット線、前記第２のビット線、前記第１のワード線、前記第２のワード線、前記第１のプレート線、前記第２のプレート線、前記第１のメモリセル、前記第２のメモリセル、前記第３のメモリセル及び前記第４のメモリセルを含む第１のメモリセルブロックと、
請求項１に記載の強誘電体メモリが備える前記第１のビット線、前記第２のビット線、前記第１のワード線、前記第２のワード線、前記第１のプレート線、前記第２のプレート線、前記第１のメモリセル、前記第２のメモリセル、前記第３のメモリセル及び前記第４のメモリセルを含む第２のメモリセルブロックを有し、
前記第１のメモリセルブロックの前記第１のワード線と、前記第２のメモリセルブロックの前記第１のワード線とが接続され、
前記第１のメモリセルブロックの前記第２のワード線と、前記第２のメモリセルブロックの前記第２のワード線とが接続され、
前記第１のメモリセルブロックの前記第１のプレート線と、前記第２のメモリセルブロックの前記第２のプレート線とが接続されている
ことを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを記憶媒体とする強誘電体メモリに関する。
【０００２】
【従来の技術】
図２１は従来の強誘電体メモリの一例が備えるメモリセルを示す回路図である。図２１中、ＭＣ１〜ＭＣ４はメモリセル、ＦＣ１〜ＦＣ４は記憶媒体をなす強誘電体キャパシタ、ＴＲ１〜ＴＲ４はＮＭＯＳトランジスタからなるメモリセルトランジスタ、ＷＬ１、ＷＬ２はワード線、ＰＬ１、ＰＬ２はプレート線、ＢＬ１、ＢＬ２はビット線である。
【０００３】
図２２は図２１に示すメモリセルのレイアウト例を示す概略的平面図である。図２２中、ＳＤ１はメモリセルトランジスタＴＲ１のソースをなす拡散層、ＳＤ２はメモリセルトランジスタＴＲ２のソースをなす拡散層、ＤＤ１２はメモリセルトランジスタＴＲ１、ＴＲ２のドレインをなす拡散層、ＭＥ１、ＭＥ２、ＭＥ１２はコンタクト層をなすメタル層である。
【０００４】
ＳＤ３はメモリセルトランジスタＴＲ３のソースをなす拡散層、ＳＤ４はメモリセルトランジスタＴＲ４のソースをなす拡散層、ＤＤ３４はメモリセルトランジスタＴＲ３、ＴＲ４のドレインをなす拡散層、ＭＥ３、ＭＥ４、ＭＥ３４はコンタクト層をなすメタル層である。
【０００５】
図２３は図２２のＡ−Ａ線に沿った概略的断面図であり、図２３中、ＴＥＬ１はトップ電極、ＴＥＣ１はトップ電極コンタクト層、ＰＬＵＧ１、ＰＬＵＧ１２はプラグ、ＶＩＡ１２はビア層である。
【０００６】
図２４は従来の強誘電体メモリの一例が備えるメモリセルアレイを示す回路図、図２５は図２４に示すメモリセルアレイのレイアウト例を示す概略的平面図である。図２４、図２５において、ＭＣＢ１、ＭＣＢ２は図２１に示すメモリセルＭＣを６行６列に配列してなるメモリセルブロックであり、メモリセルブロックＭＣＢ１はワード線ＷＬ１〜ＷＬ６とプレート線ＰＬ２〜ＰＬ５とビット線ＢＬ１〜ＢＬ６を使用し、メモリセルブロックＭＣＢ２はワード線ＷＬ１〜ＷＬ６とプレート線ＰＬ１〜ＰＬ４とビット線ＢＬ７〜ＢＬ１２を使用している。
【０００７】
このメモリセルアレイは、メモリセルブロックＭＣＢ１、ＭＣＢ２のワード線を垂直方向に２行分ずらして接続し、プレート線とビット線が同時に活性化されるメモリセルブロックをＭＣＢ１及びＭＣＢ２のいずれか一方とし、すなわち、一方のメモリセルブロックのメモリセルを選択する場合には、他のメモリセルブロックのメモリセルが選択されないようにし、消費電力の低減化を図るようにしたものである。
【０００８】
【発明が解決しようとする課題】
図２２に示す強誘電体キャパシタのレイアウト例は、ビット線と平行してメモリセルトランジスタのソース、ゲート（ワード線）、ドレインを配列し、縦方向に並ぶ２個のメモリセルでビット線を共有しているので、例えば、図２４に示すようにメモリセルアレイを構成すると、図２５に示すようにビット線が長くなり、ビット線の寄生容量や抵抗が大きくなり、書き込みに必要とされる電力が増大すると共に、他の信号線からのノイズが乗り易いという問題点があった。
【０００９】
本発明は、かかる点に鑑み、ビット線の長さを短くし、消費電力の低減化と、ビット線へのノイズの重畳の低減化を図ることができるようにした強誘電体メモリを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の強誘電体メモリは、メモリセルトランジスタの拡散層をビット線と直交する方向に配列したメモリセルを備えるというものである。
【００１１】
本発明の強誘電体メモリによれば、メモリセルトランジスタの拡散層をビット線と平行する方向に配列したメモリセルを備える場合に比較して、ビット線の長さを短くすることができる。
【００１２】
【発明の実施の形態】
以下、図１〜図２０を参照して、本発明の一実施形態について説明する。図１〜図２０において、図２１〜図２５に記載した部分と同一部分ないし相当部分には、同一符号を付している。
【００１３】
図１は本発明の一実施形態が備えるメモリセルを示す回路図、図２は図１に示すメモリセルの全層のレイアウトを示す概略的平面図、図３は図２のＢ−Ｂ線に沿った概略的断面図である。
【００１４】
すなわち、本発明の一実施形態が備えるメモリセルＭＣは、メモリセルトランジスタＴＲの拡散層ＳＤ、ＤＤをビット線ＢＬと直交する方向に配列し、ビット線ＢＬと直交する方向で隣り合うメモリセルとビット線ＢＬを共有し、ビット線ＢＬと平行する方向で隣り合うメモリセルと共通のワード線を使用してなるものである。
【００１５】
図４〜図１２は本発明の一実施形態が備えるメモリセルＭＣの構成をより明確にするための図であり、図４は図２に示すレイアウト中のワード線ＷＬ１、ＷＬ２及び拡散層ＳＤ１、ＳＤ２、ＤＤ１２、ＳＤ３、ＳＤ４、ＤＤ３４の部分を示す概略的平面図、図５は図２に示すレイアウト中のプレート線ＰＬ１、ＰＬ２及び強誘電体キャパシタＦＣ１〜ＦＣ４の部分を示す概略的平面図である。
【００１６】
図６は図２に示すレイアウト中のワード線ＷＬ１、ＷＬ２、拡散層ＳＤ１、ＳＤ２、ＤＤ１２、ＳＤ３、ＳＤ４、ＤＤ３４、プレート線ＰＬ１、ＰＬ２及び強誘電体キャパシタＦＣ１〜ＦＣ４の部分を示す概略的平面図、図７は図６のＣ−Ｃ線に沿った概略的断面図である。
【００１７】
このように、メモリセルＭＣは、メモリセルトランジスタＴＲの拡散層ＳＤ、ＤＤをビット線ＢＬと直交する方向に配列しているので、強誘電体キャパシタＦＣのビット線ＢＬと直交する方向の辺をビット線ＢＬと平行する方向の辺よりも長くすることができる。
【００１８】
図８は図２に示すレイアウト中のメタル層ＭＥ１〜ＭＥ４、ＭＥ１２、ＭＥ３４、トップ電極コンタクト層ＴＥＣ１〜ＴＥＣ４及びプラグＰＬＵＧ１〜ＰＬＵＧ４、ＰＬＵＧ１２、ＰＬＵＧ３４の部分を示す概略的平面図、図９は図２に示すレイアウト中のビット線ＢＬ１、ＢＬ２及びメタル層ＭＥ１２、ＭＥ３４の部分を示す概略的平面図である。
【００１９】
図１０は図２に示すレイアウト中のビット線ＢＬ１、ＢＬ２及びメタル層ＭＥ１〜ＭＥ４の部分を示す概略的平面図、図１１は図１０のＤ−Ｄ線に沿った概略的断面図、図１２は図１０のＥ−Ｅ線に沿った概略的断面図である。
【００２０】
また、図１３は本発明の一実施形態が備えるメモリセルアレイを示す回路図、図１４は図１３に示すメモリセルアレイの全層のレイアウトを示す概略的平面図であり、このメモリセルアレイは、２個のメモリセルブロックＭＣＢ１、ＭＣＢ２と、６本のワード線ＷＬ１〜ＷＬ６と、５本のプレート線ＰＬ１〜ＰＬ５と、１２本のビット線ＢＬ１〜ＢＬ１２を設けている。
【００２１】
すなわち、このメモリセルアレイは、図１に示すメモリセルＭＣを６行６列に配列し、共通のワード線ＷＬ１〜ＷＬ６を使用する２個のメモリセルブロックＭＣＢ１、ＭＣＢ２を備え、選択的に１個のメモリセルブロックのメモリセルのみがプレート線及びビット線を同時に活性化されるようにワード線ＷＬ１〜ＷＬ６及びプレート線ＰＬ１〜ＰＬ５を配線し、消費電力の低減化を図るようにしたものである。
【００２２】
図１５〜図２０は本発明の一実施形態が備えるメモリセルアレイの構成をより明確にするための図であり、図１５は図１４に示すレイアウト中のワード線ＷＬ１〜ＷＬ６及び拡散層ＳＤ、ＤＤの部分を示す概略的平面図、図１６は図１４に示すレイアウト中のプレート線ＰＬ１〜ＰＬ５及び強誘電体キャパシタＦＣの部分を示す概略的平面図である。
【００２３】
図１７は図１４に示すレイアウト中のワード線ＷＬ１〜ＷＬ６、拡散層ＳＤ、ＤＤ、プレート線ＰＬ１〜ＰＬ５及び強誘電体キャパシタＦＣ１〜ＦＣ４の部分を示す概略的平面図である。
【００２４】
図１８は図１４に示すレイアウト中のコンタクト層をなすメタル層ＭＥの部分を示す概略的平面図、図１９は図１４に示すレイアウト中のビット線ＢＬ１〜ＢＬ１２の部分を示す概略的平面図、図２０は図１４に示すレイアウト中のビット線ＢＬ１〜ＢＬ１２及びメタル層ＭＥの部分を示す概略的平面図である。
【００２５】
以上のように、本発明の一実施形態においては、メモリセルトランジスタＴＲの拡散層ＳＤ、ＤＤをビット線ＢＬと直交する方向に配列し、ビット線ＢＬと直交する方向の辺をビット線ＢＬと平行する方向の辺よりも長くしてなる強誘電体キャパシタＦＣを備え、かつ、ビット線ＢＬと直交する方向で隣り合うメモリセルとビット線ＢＬを共有し、ビット線ＢＬと平行する方向で隣り合うメモリセルと共通のワード線を使用するように構成している。
【００２６】
したがって、本発明の一実施形態によれば、強誘電体キャパシタＦＣ上の部分のビット線ＢＬの短縮化と、メモリセルトランジスタＴＲ上のビット線ＢＬの短縮化を図ることにより、全体としてのビット線ＢＬの短縮化を図ることができ、消費電力の低減化とビット線へのノイズの重畳の低減化を図ることができる。
【００２７】
ここで、本発明の一実施形態の場合においても、従来例の場合においても、メモリセルブロックＭＣＢ１、ＭＣＢ２間のワード線ＷＬは階段状に配線する必要があり、このためには、垂直方向にポリシリコン配線が必要となる。従来例の場合、垂直方向にポリシリコン層を設ける領域がないため、メモリセルブロックＭＣＢ１、ＭＣＢ２間に隙間を設け、この隙間部分にポリシリコン層を挿入するようにしている。しかし、本発明の一実施形態によれば、メモリセルブロックＭＣＢ１、ＭＣＢ２間に隙間を設ける必要がない。したがって、レイアウト面積の削減を図ることができる。
【００２８】
また、本発明の一実施形態によれば、メモリセルブロックＭＣＢ１、ＭＣＢ２間に隙間を設ける必要がない分だけ、ワード線ＷＬ及びプレート線ＰＬを短くすることができるので、ワード線駆動回路及びプレート線駆動回路の電力を削減することができる。
【００２９】
なお、本発明の一実施形態においては、共通のワード線群を使用する２個のメモリセルブロックＭＣＢ１、ＭＣＢ２を設け、１個のメモリセルブロックのメモリセルＭＣのみがプレート線ＰＬとビット線ＢＬが同時に活性化されるように構成されたメモリセルアレイを設けるようにした場合について説明したが、共通のワード線群を使用する３個以上のメモリセルブロックを設け、１個のメモリセルブロックのメモリセルＭＣのみがプレート線ＰＬとビット線ＢＬが同時に活性化されるように構成されたメモリセルアレイを設けるようにしても良い。
【００３０】
【発明の効果】
以上のように、本発明によれば、メモリセルトランジスタの拡散層をビット線と直交する方向に配列したメモリセルを備えるとしているので、メモリセルトランジスタの拡散層をビット線と平行する方向に配列したメモリセルを備える場合に比較し、ビット線の長さを短くすることができ、消費電力の低減化とビット線へのノイズの重畳の低減化を図ることができる。
【図面の簡単な説明】
【図１】図１は本発明の一実施形態が備えるメモリセルを示す回路図である。
【図２】図１に示すメモリセルの全層のレイアウトを示す概略的平面図である。
【図３】図２のＢ−Ｂ線に沿った概略的断面図である。
【図４】図２に示すレイアウト中のワード線及び拡散層の部分を示す概略的平面図である。
【図５】図２に示すレイアウト中のプレート線及び強誘電体キャパシタの部分を示す概略的平面図である。
【図６】図２に示すレイアウト中のワード線、拡散層、プレート線及び強誘電体キャパシタの部分を示す概略的平面図である。
【図７】図６のＣ−Ｃ線に沿った概略的断面図である。
【図８】図２に示すレイアウト中のメタル層、トップ電極コンタクト層及びプラグの部分を示す概略的平面図である。
【図９】図２に示すレイアウト中のビット線及びメタル層の部分を示す概略的平面図である。
【図１０】図２に示すレイアウト中のビット線及びメタル層の部分を示す概略的平面図である。
【図１１】図１０のＤ−Ｄ線に沿った概略的断面図である。
【図１２】図１０のＥ−Ｅ線に沿った概略的断面図である。
【図１３】本発明の一実施形態が備えるメモリセルアレイを示す回路図である。
【図１４】図１３に示すメモリセルアレイの全層のレイアウトを示す概略的平面図である。
【図１５】図１４に示すレイアウト中のワード線及び拡散層の部分を示す概略的平面図である。
【図１６】図１４に示すレイアウト中のプレート線及び強誘電体キャパシタの部分を示す概略的平面図である。
【図１７】図１４に示すレイアウト中のワード線、拡散層、プレート線及び強誘電体キャパシタの部分を示す概略的平面図である。
【図１８】図１４に示すレイアウト中のコンタクト層をなすメタル層の部分を示す概略的平面図である。
【図１９】図１４に示すレイアウト中のビット線の部分を示す概略的平面図である。
【図２０】図１４に示すレイアウト中のビット線及びメタル層の部分を示す概略的平面図である。
【図２１】従来の強誘電体メモリの一例が備えるメモリセルを示す回路図である。
【図２２】図２１に示すメモリセルのレイアウト例を示す概略的平面図である。
【図２３】図２２のＡ−Ａ線に沿った概略的断面図である。
【図２４】従来の強誘電体メモリの一例が備えるメモリセルアレイを示す回路図である。
【図２５】図２４に示すメモリセルアレイのレイアウト例を示す概略的平面図である。
【符号の説明】
ＭＣ…メモリセル
ＦＣ…強誘電体キャパシタ
ＴＲ…メモリセルトランジスタ
ＷＬ…ワード線
ＰＬ…プレート線
ＢＬ…ビット線
ＭＣＢ…メモリセルブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0004238502.tif 000012
【図１２】
0004238502.tif 000013
【図１３】
0004238502.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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