(57)【特許請求の範囲】
【請求項１】
複数の半導体デバイスに対して同時に所定の試験を行うテスタ手段と、
前記テスタ手段の試験結果に基づいて前記複数の半導体デバイスのそれぞれに対してリペア解析処理を行うホストコンピュータ手段と、
前記テスタ手段を制御して前記試験を前記テスタ手段に行わせると共に前記試験結果に基づいて前記リペア解析処理を行うように前記ホストコンピュータ手段に通知するテスタ制御手段とを含んで構成される半導体デバイス試験システムにおいて、
前記ホストコンピュータ手段は、前記複数の半導体デバイスのそれぞれに対応する前記リペア解析処理の結果、救済解を求める処理に先立って、救済不可能又は救済可能を示すデータが検出された時点でそれらのデータを前記テスタ制御手段側に送信し、その後に救済可能な前記半導体デバイスについて救済解を求める処理を行い、救済不可能な前記半導体デバイスについては前記試験および救済解を求める処理を省略することを特徴とする半導体デバイス試験システム。
【請求項２】
請求項１において、
前記ホストコンピュータ手段は全体を制御するホスト制御手段と前記複数の半導体デバイスのそれぞれについて前記リペア解析処理を行う複数のリペア制御手段とを含んで構成され、
前記リペア制御手段は前記ホスト制御手段の指示の下で前記リペア解析処理を実行し、救済不可能又は救済可能を示すデータが検出された時点でそれらのデータを前記ホスト制御手段に送信し、前記ホスト制御手段は救済可能又は救済不可能を示すデータを前記テスタ制御手段に送信することを特徴とする半導体デバイス試験システム。
【請求項３】
請求項２において、
前記リペア制御手段と前記ホスト制御手段との間に前記複数のリペア制御手段を制御するマスタ制御手段が設けられ、
前記マスタ制御手段と前記ホスト制御手段との間に共有メモリが設けられ、
前記リペア制御手段と前記ホスト制御手段との間の通信が前記マスタ制御手段及び前記共有メモリを介して行われることを特徴とする半導体デバイス試験システム。
【請求項４】
請求項２において、
前記リペア制御手段は、前記テスタ手段内に設けられている試験結果格納手段から前記試験結果を直接読み取って前記解析処理を実行することを特徴とする半導体デバイス試験システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの試験を行う半導体デバイス試験システムに係り、特に半導体メモリの救済判定を高速に行うことのできる半導体デバイス試験システムに関する。
【０００２】
【従来の技術】
従来、半導体メモリを製造する工程では、パッケージ化する前のウェハの状態にある半導体メモリ素子に対してファンクション試験を行い、その試験結果であるフェイル情報に基づいて不良セルを検出し、それを予備セルに置き換えるというメモリリペア工程を行っていた。半導体デバイス試験システムの中には、このような不良セルを検出し、予備セルに置き換えるための救済解を求めるためのメモリリペアアナライザと呼ばれる専用のハードウェアを備えたものがある。
【０００３】
図４は、メモリリペアアナライザを備えた従来の半導体デバイス試験システムの概略構成を示す図である。半導体デバイス試験システムは、ワークステーション１（ＥＷＳ）、テスタプロセッサ（ＴＰ）２、テスタ（ＴＥＳＴＥＲ）３、メモリリペアアナライザ５（ＭＲＡ）から構成される。ワークステーション１はエンバイロメントプロセッサとして動作し、ユーザとテスタとのなかだちを行い、半導体デバイス試験システム全体を制御する。具体的には、ワークステーション１は、テストプログラムをテスタプロセッサ２にロードしてファンクション試験などを実行させたり、テスタプロセッサ２から出力されるリクエストに応じてリペア解析プロセスを起動して、メモリリペアアナライザ５にリペア解析処理を実行させたりする。テスタプロセッサ２は、ワークステーション１とテスタ３とのインターフェースとして動作し、さらにテスタプロセッサ内のメモリにワークステーション１上でコンパイルしたテストプログラムをロードして実行し、各種のファンクション試験やＤＣパラメトリック試験などのデバイス測定処理を行う。テスタ３は、データ転送のためのテスタバスを介して接続されるアルゴリズミックパターン発生器（ＡＬＰＧ）、プログラマブルデータセレクタ（ＰＤＳ）、タイミング発生器、不良解析メモリ４、フォーマットコントロール、デジタルコンペア、ＤＣパラメトリックテストユニットなどから構成されるが、図４では説明の便宜上、不良解析メモリ４のみを示し、他のユニットについては図示を省略してある。不良解析メモリ４には、ファンクション試験の結果であるフェイルデータが記憶される。メモリリペアアナライザ５は、不良解析メモリ４に記憶されているフェイルデータをフェイルバッファメモリ上に取り込み、ワークステーション１から出力される解析スタート信号の入力に同期して、そのフェイルデータに基づいて不良セルを検出し、予備セルに置き換えて良品にするための救済解を求め、それをワークステーション１に送信するという一連のリペア解析処理を実行する。
【０００４】
上述の半導体デバイス試験システムは、テスタ３によるデバイス測定処理（ファンクション試験）とメモリリペアアナライザ５によるリペア解析処理とを並列して実行することができる。なお、リペア解析処理を行うためには、その前にテスタ３によるデバイス測定処理（ファンクション試験）が実行され、その結果であるフェイルデータが予め不良解析メモリ４に記憶されていなければならない。従って、従来の半導体デバイス試験システムでは、テスタプロセッサ２は、第１のファンクション試験が終了した時点で、不良解析メモリ４からメモリリペアアナライザ５のフェイルバッファメモリに対してフェイルデータの転送を指示すると共にワークステーション１に対してリペア解析プロセスの実行を指示する。
【０００５】
リペア解析処理の指示を受けたワークステーション１は、リペア解析プロセスをハードディスクから読み出して起動し、解析処理に必要なファイルをハードディスクから読み出して解析データを作成し、その解析データをメモリリペアアナライザ５に送信する。解析データを受信したメモリリペアアナライザ５は、フェイルバッファメモリに記憶されているフェイルデータに基づいてリペア解析処理を実行し、救済解データを作成してワークステーション１に返信する。
【０００６】
救済解データを受信したワークステーション１は、その救済解データをハードディスク上に記録して、テスタプロセッサ２にリペア解析処理の終了を通知する。なお、テスタ３はワークステーション１及びメモリリペアアナライザ５によるリペア解析処理の実行中に既に次の第２のファンクション試験を並列して実行しているので、リペア解析処理の終了を受信したテスタプロセッサ２は、第２のファンクション試験が終了した時点で、前述と同様にして第２のファンクション試験に対応したリペア解析処理の実行をワークステーション１及びメモリリペアアナライザ５に指示する。なお、リペア解析処理の終了よりも先に第２のファンクション試験が終了している場合には、テスタプロセッサ２は、リペア解析処理の終了を受信した時点で第２のファンクション試験に対応したリペア解析処理の実行を指示する。
【０００７】
【発明が解決しようとする課題】
上述の半導体デバイス試験システムのように、リペア解析処理とファンクション試験とを並列的に実行することによって、リペア解析処理とファンクション試験を効率的かつ高速に行うことができるので、システム全体として非常に高いスループットを達成することができる。ところが、半導体デバイスを試験する場合には、先に行った第１のファンクション試験に対応したリペア解析処理の結果を次のファンクション試験に反映させて試験を行いたい場合がある。例えば、リペア解析処理の結果、救済不可能（ｎｏＧＯ（不良品））と判定されたデバイスに対しては、次の第２のファンクション試験及びそれに対応したリペア解析処理を省略することによって全体的な試験時間を短縮化することができる。このような場合には、リペア解析処理が終了するのを待って、次の第２のファンクション試験を実行する、いわゆるファンクション試験とリペア解析処理を交互に直列的に行わなければならず、並列処理によってスループットを向上することができないという問題があった。
【０００８】
本発明は、このような点に鑑みて創作されたものであり、その目的は、リペア解析処理を次の試験に反映させてファンクション試験とリペア解析処理を並列して実行することのできる半導体デバイス試験システムを提供することにある。
【０００９】
【課題を解決するための手段】
上述の課題を解決するために、請求項１に記載された半導体デバイス試験システムは、複数の半導体デバイスに対して同時に所定の試験を行うテスタ手段と、前記テスタ手段の試験結果に基づいて前記複数の半導体デバイスのそれぞれに対してリペア解析処理を行うホストコンピュータ手段と、前記テスタ手段を制御して前記試験を前記テスタ手段に行わせると共に前記試験結果に基づいて前記リペア解析処理を行うように前記ホストコンピュータ手段に通知するテスタ制御手段とを含んで構成される半導体デバイス試験システムにおいて、前記ホストコンピュータ手段は、前記複数の半導体デバイスのそれぞれに対応する前記リペア解析処理の結果、救済不可能又は救済可能を示すデータが検出された時点でそれらのデータを前記テスタ制御手段側に送信し、その後に救済可能な前記半導体デバイスについて救済解を求める処理を行い、救済不可能な前記半導体デバイスについては前記試験および救済解を求める処理を省略するように構成されたものである。
【００１０】
半導体デバイスを試験する場合に、先に行った第１のファンクション試験に対応したリペア解析処理の結果を次のファンクション試験に反映させて試験を行う場合、その半導体デバイスが救済不可能であるのか救済可能であるのかが重要であって、救済解そのものは次のファンクション試験には反映されないものである。従って、この発明では、救済不可能を示すデータに基づいて救済不可能な半導体デバイスに対しては次の第２のファンクション試験及びそれに対応したリペア解析処理を省略することができ、全体的な試験時間を短縮化することができる。また、救済可能と判定された半導体デバイスについては、救済解の算出処理を次の第２のファンクション試験と並列して行うことができるので、並列化によるスループットの向上を図ることができる。
【００１１】
請求項２に記載された半導体デバイス試験システムは、前記請求項１に記載された半導体デバイス試験システムの一実施態様として、前記ホストコンピュータ手段を、全体を制御するホスト制御手段と前記複数の半導体デバイスのそれぞれについて前記リペア解析処理を行う複数のリペア制御手段とを含んで構成し、前記リペア制御手段は前記ホスト制御手段の指示の下で前記リペア解析処理を実行し、救済不可能又は救済可能を示すデータが検出された時点でそれらのデータを前記ホスト制御手段に送信し、前記ホスト制御手段は救済可能又は救済不可能を示すデータを前記テスタ制御手段に送信するように構成したものである。この発明は、ホストコンピュータ手段がワークステーションなどのホスト制御手段とリペア解析処理を専用に実行するリペア制御手段とで構成されている場合に関するものであり、この場合も同様に、リペア解析手段によって得られた救済可能又は救済不可能を示すデータを先にテスタ制御手段に送信し、救済解についてはその後に算出するようにした。これによって、リペア制御手段がリペア解析処理を行っている間に、テスタ制御手段は次のファンクション試験を救済可能と判定された半導体デバイスについて並列して行うことができる。
【００１２】
請求項３に記載された半導体デバイス試験システムは、前記請求項２に記載された半導体デバイス試験システムの一実施態様として、前記リペア制御手段と前記ホスト制御手段との間に前記リペア制御手段の複数個を制御するマスタ制御手段を設け、前記マスタ制御手段と前記ホスト制御手段との間に共有メモリを設け、前記リペア制御手段と前記ホスト制御手段との間の通信を前記マスタ制御手段及び前記共有メモリを介して行われるように構成されたものである。この発明は、ホスト制御手段が複数のリペア制御手段との間で順番に通信を行う場合の通信時間を短縮化するために、マスタ制御手段を設けたものである。また、マスタ制御手段とホスト制御手段との間のデータの送受信も共有メモリを介して行われるので、通信手順の確立などに要する時間を短縮化することができ，救済可能又は救済不可能を示すデータ及び救済解を示すデータの送受信に要する時間を大幅に短縮化することができる。
【００１３】
請求項４に記載された半導体デバイス試験システムは、前記請求項２に記載された半導体デバイス試験システムの一実施態様として、前記リペア制御手段が、前記テスタ手段内に設けられている前記試験結果を格納している記憶手段から前記試験結果を直接読み取って前記解析処理を実行するように構成したものである。テスタ手段はファンクション試験の結果であるフェイルデータを格納する記憶手段を有する。リペア制御手段は、記憶手段からフェイルデータを一時的にバッファメモリ領域に転送してからリペア解析処理をするよりも、記憶手段からその試験結果であるフェイルデータを直接読み取ってリペア解析処理を行う方が試験結果の転送に要する時間を省略することができるので、試験時間を短縮化することができる。
【００１４】
【発明の実施の形態】
以下、本発明を適用した一実施の形態に係る半導体デバイス試験システムについて、図面を参照しながら説明する。本発明を適用した実施の形態に係る半導体デバイス試験システムは、ワークステーションをサーバ、テスタプロセッサをクライアントとして動作させ、ワークステーション側にリペア解析プロセスをデーモンオブジェクトとして常駐させ、それをテスタプロセッサで起動するようにしたものである。
【００１５】
図１は、半導体デバイス試験システムの概略構成を示す図である。半導体デバイス試験システムは、ワークステーション（ＥＷＳ）１０、テスタプロセッサ（ＴＰ）２０、テスタ３０から構成される。なお、この実施の形態では、メモリリペアアナライザはテスタ３０内に実装されているものとして説明する。ワークステーション１０は通常はエンバイロメントプロセッサとして動作し、ユーザとテスタ３０とのなかだちを行ったりして、半導体デバイス試験システム全体を制御するが、リペア解析処理に関しては、サーバとして動作し、リペア解析プロセスをデーモンオブジェクトとして常駐する。具体的には、ワークステーション１０は、テストプログラムをテスタプロセッサ２０にロードしてファンクション試験やＤＣパラメトリック試験などを実行させたり、テスタプロセッサ２０から出力される通知に応じてリペア解析プロセスを起動して、テスタ３０内のメモリリペアアナライザにリペア解析処理を実行させたりする。
【００１６】
テスタプロセッサ２０は、ワークステーション１０とテスタ３０とのインターフェースとして動作するものであり、テスタプロセッサ内のメモリにワークステーション１０上でコンパイルしたテストプログラムをロードして実行し、各種のファンクション試験やＤＣパラメトリック試験などのデバイス測定処理を行う。また、テストプロセッサ２０は、ワークステーション１０に対してリペア解析処理を実行させるクライアントとして動作するものであり、メインメモリ上にバッファメモリ２１の領域を確保し、そこを介してワークステーション１０との間でリペア解析処理に関する各種のデータのやりとりを行う。すなわち、ワークステーション１０は、リペア解析プロセスを実行する際にこのバッファメモリ２１内のデータを読み出し、それに応じて処理を開始し、その処理が終了した時点で、バッファメモリ２１内にその旨のデータを書き込むことによって、テスタプロセッサ２０との間で一連のデータのやりとりを行う。
【００１７】
テスタ３０は、従来のものと同様に、データ転送のためのテスタバスを介して接続されるアルゴリズミックパターン発生器（ＡＬＰＧ）、プログラマブルデータセレクタ（ＰＤＳ）、タイミング発生器、不良解析メモリ、フォーマットコントロール、デジタルコンペア、ＤＣパラメトリックテストユニットなどから構成されるが、図１ではリペア解析処理に関係するユニットのみを示し、それ以外のユニットについては図示を省略してある。なお、図１において、図４の不良解析メモリ４に対応するものは、フェイルメモリリペアカウンタボード（ＦＭＲＣＢ）６０〜６Ｆである。このＦＭＲＣＢ６０〜６Ｆは、ファンクション試験の結果であるフェイルデータを記憶するフェイルメモリと、その時のフェイル数を計数するカウンタと、リペア解析におけるリペア可能性のチェックおよびラインフェイルの救済を行う回路とを搭載したものである。この実施の形態では、図示していない被測定デバイス（ＤＵＴ）１個に対して１個のＦＭＲＣＢが設けられている。従って、図１の半導体デバイス試験システムでは、１６個のＤＵＴに対して同時にデバイス測定及びリペア解析処理を行うような構成になっている。
【００１８】
図１において、メモリリペアアナライザは、ワークステーションインターフェース（Ｉ／Ｆ）４０、共有メモリ（ＳＭＥＭ）４１〜４４、マスターＣＰＵ（ＭＣＰＵ）４５〜４８、リペアＣＰＵ（ＲＣＰＵ）５０〜５Ｆを含んで構成される。リペアＣＰＵ５０〜５Ｆは、ＦＭＲＣＢ６０〜６Ｆに対応してそれぞれ設けられており、ＦＭＲＣＢ６０〜６Ｆ上の各フェイルメモリ及びフェイルカウンタに直接アクセスし、これらの各データに基づいてリペア解析処理を実行する。
【００１９】
ＲＣＰＵ５０〜５Ｆの行うリペア解析処理は、ＦＭＲＣＢからのデータを吸い上げ、ビットフェイルの救済および救済結果の生成を行い、結果データをＤＲＡＭ（図示せず）上に書き込むことによって行われる。なお、ＤＲＡＭ上に書き込まれた結果データは、ＭＣＰＵ４５〜４８によって読み取られ、読み取られた結果データはワークステーション１０側に送信されるようになっている。
【００２０】
第１のステップで行われるリペア可能性のチェックは、リペア可能最大セル数が全フェイルセル数よりも小さいか否かによって行われる。ＲＣＰＵ５０〜５Ｆは、ＦＭＲＣＢがリペア可能最大セル数が全フェイルセル数よりも小さいというデータをセットした場合には、リペア不可能（Unrepairable）と判定し、ｎｏＧＯデータを結果データとしてＤＲＡＭに書き込み、所定のフラグをセットする。ＲＣＰＵ５０〜５Ｆは、ＦＭＲＣＢがリペア可能最大セル数が全フェイルセル数以上というデータをセットした場合には、リペア可能性あり（repairable）と判定し、第２のステップのラインフェイルの救済を実行する。
【００２１】
第２のステップで行われるラインフェイルの救済は、行側のスペアライン数Ｓｃよりもフェイル数の大きい列側のラインフェイル数Ｆｒが列側のスペアライン数Ｓｒよりも大きいか否か、又は列側のスペアライン数Ｓｒよりもフェイル数の大きい行側のラインフェイル数Ｆｃが行側のスペアライン数Ｓｃよりも大きいか否かによって行われる。ＲＣＰＵ５０〜５Ｆは、ＦＭＲＣＢがラインフェイル数Ｆｒがスペアライン数Ｓｒよりも大きいというデータをセットした場合、又はラインフェイル数Ｆｃがスペアライン数Ｓｃよりも大きいというデータをセットした場合には、リペア不可能（Unrepairable）と判定し、ｎｏＧＯデータを結果データとしてＤＲＡＭに書き込み、所定のフラグをセットする。ＲＣＰＵ５０〜５Ｆは、ＦＭＲＣＢがラインフェイル数Ｆｒがスペアライン数Ｓｒ以下であって、かつ、ラインフェイル数Ｆｃがスペアライン数Ｓｃ以下というデータをセットした場合には、リペア可能（repairable）と判定し、ＧＯデータを結果データとしてＤＲＡＭに書き込み、所定のフラグをセットすると共に第３のステップのビットフェイルの救済を実行する。
【００２２】
第３のステップで行われるビットフェイルの救済は、総当たりで救済解を求め、救済する本数の最も少ない解を救済解として求め、その救済解を結果データとしてＤＲＡＭに書き込み、所定のフラグをセットすることによって行われる。
【００２３】
ＭＣＰＵ４５〜４８は、ワークステーション１０とＲＣＰＵ５０〜５Ｆとの間のデータの送受信を共有メモリ４１〜４４、ワークステーションインターフェース４０及びＲＣＰＵ５０〜５Ｆ内のＤＲＡＭを介して行うものである。共有メモリ４１〜４４は、ＭＣＰＵ４５〜４８及びワークステーション１０によって共通にアクセス可能なメモリであり、それぞれのメモリ領域がＲＣＰＵ５０〜５Ｆに対応するように割り当てられている。すなわち、共有メモリ４１のメモリ領域は、ＲＣＰＵ５０〜５３に対応する第１〜第４の領域にそれぞれが割り当てられており、第１の領域に書き込まれたデータはＲＣＰＵ５０に関するデータであり、第２の領域に書き込まれたデータはＲＣＰＵ５１に関するデータであるという具合に領域で判断可能になっている。共有メモリ４２〜４４のメモリ領域も同様にＲＣＰＵ５４〜５７，５８〜５Ｂ，５Ｃ〜５Ｆに対応するようにそれぞれ割り当てられている。従って、ＭＣＰＵ４５〜４８は、共有メモリ４１〜４４の各メモリ領域とＲＣＰＵ５０〜５Ｆとの対応関係に基づいて、共有メモリ４２〜４４の所定のメモリ領域に対してデータをアクセスし、ワークステーション１０はワークステーションインターフェース４０を介して共有メモリ４１〜４４の所定のメモリ領域に対してデータをアクセスすることによって、ＲＣＰＵ５０〜５Ｆとワークステーション１０との間のデータの送受信を高速に行うことができる。また、ＭＣＰＵ４５〜４８とＲＣＰＵ５０〜５Ｆとの間のデータ送受信もＲＣＰＵ５０〜５Ｆ側に設けられているＤＲＡＭ（図示せず）を介して行われる。この場合、データが書き込まれたかどうかの判断はＤＲＡＭ上の所定のフラグをセット及びリセットすることによって行う。
【００２４】
上述したテスタ３０がテスタ手段に、ワークステーション１０がホストコンピュータ手段に、テスタプロセッサ２０がテスタ制御手段に、バッファメモリ２１が共有バッファメモリにそれぞれ対応する。
【００２５】
上述したテスタ３０がテスタ手段に、ワークステーション１０、ワークステーションインターフェース４０、共有メモリ４１〜４４、マスターＣＰＵ４５〜４８、リペアＣＰＵ５０〜５Ｆがホストコンピュータ手段に、テスタプロセッサ２０がテスタ制御手段にそれぞれ対応する。また、ワークステーション１０がホスト制御手段に、ワークステーションインターフェース４０、共有メモリ４１〜４４、マスターＣＰＵ４５〜４８、リペアＣＰＵ５０〜５Ｆがリペア制御手段に、フェイルメモリリペアカウンタボード６０〜６Ｆが試験結果格納手段に、それぞれ対応する。
【００２６】
次に、この実施の形態に係る半導体デバイス試験システムの動作について図面を用いて説明する。図２はこの実施の形態に係る半導体デバイス試験システムの動作の概略を示すフローチャートの前半部を示す図であり、図３はその後半部を示す図である。図において、『ＴＰ処理』はテスタプロセッサ２０の行う処理、『ＥＷＳ処理』はワークステーション１０の行う処理を、『ＭＣＰＵ処理』はＭＣＰＵ４５〜４８のいずれか一つが行う処理を、『ＲＣＰＵ処理』はＲＣＰＵ５０〜５Ｆのいずれか一つが行う処理をそれぞれ示すものである。図から明らかなように、テスタプロセッサ２０、ワークステーション１０、ＭＣＰＵ４５〜４８及びＲＣＰＵ５０〜５Ｆは、それぞれ並行して動作するが、所定のデータの送受信が行われない場合には処理待ち状態となって、次の処理に進まないようになっており、全体として、一連のリペア解析処理を実行するように構成されている。
【００２７】
まず、各ステップの処理を実行する前に、テスタプロセッサ２０は、テスタプロセッサ２０のメインメモリ上にワークステーション１０との間のデータ送受信のためのバッファメモリ２１の領域を確保し、この領域に関する情報の送受信をワークステーション１０との間で行う。バッファメモリ２１の領域が確保された後は、ステップＳ１において、ワークステーション１０は、解析ホストプロセスをサーバプロセスのデーモンオブジェクトとして起動し、メインメモリ上に常駐させるという処理を実行する。これによって、テスタプロセッサ２０は解析ホストプロセスの実行をバッファメモリ２１を介してワークステーション１０に通知するだけで、ワークステーション１０は直ちに解析ホストプロセスの起動を始めるようになり、従来のようにハードディスクから解析に必要なプログラムを起動したりする時間を省略できるので、解析処理が高速でスタートするようになる。次に、ＲＣＰＵ５０〜５Ｆで動作する解析処理プログラムのロードおよび起動を行う。
【００２８】
ステップＳ２において、テスタプロセッサ２０は、初期化処理として、バッファメモリ２１を介してワークステーション１０からリペアコンディションファイルを読み込んで設定したり、テスタ３０内のフェイルメモリやリペアカウンタをリセットしたり、リペア解析用のシステムをテスタ３０内に構築し、バッファメモリ２１を介してワークステーション１０にリペア解析初期化処理の実行を通知する。
【００２９】
ステップＳ３において、バッファメモリ２１を介してテスタプロセッサ２０からのリペア解析初期化処理の実行の通知を受けたワークステーション１０は、初期化処理として、リペアコンディションファイルを読み込んで設定したり、共有メモリ４１〜４４及びＭＣＰＵ４５〜４８を介してＲＣＰＵ５０〜５Ｆにリペアコンディションファイルを送信する。ステップＳ４において、リペアコンディションファイルを受信したＲＣＰＵ５０〜５Ｆは、ＤＲＡＭ内のデータやフラグをリセットしたり、所定のリペア解析初期化処理を実行する。
【００３０】
以上のような一連のリペア解析に関する初期化処理が終了すると、ステップＳ５において、テストプロセッサ２０はテスタ３０を動作させて所定のファンクション試験を実行する。テスタ３０によるファンクション試験が終了すると、ステップＳ６において、テスタプロセッサ２０はユーザが予め定義したリペア解析条件を読み出して、リペア解析の対象となるＤＵＴの選択に関するデータを準備したりする。次のステップＳ７において、テスタプロセッサ２０は、ワークステーション１０に常駐している解析ホストプロセスの実行をバッファメモリ２１を介してワークステーション１０に通知する。ステップＳ７において、ワークステーション１０は、この通知を受けとり、解析ホストプロセスを起動し、テスタプロセッサ２０のバッファメモリ２１の所定の領域からＤＵＴの選択に関するデータを読み出し、リペア解析条件やリペア解析の対象となるＤＵＴを選択するためのデータを各ＲＣＰＵ５０〜５Ｆに対応したものに加工し、加工されたデータを共有メモリ４１〜４４に書き込み、共有フラグ４１〜４４の所定のフラグをセットしてデータの書き込みが終了したことをＭＣＰＵ４５〜４８に通知する。
【００３１】
ステップＳ９において、ＭＣＰＵ４５〜４８は、ワークステーション１０からのデータの書き込み終了の通知を共有メモリ４１〜４４のフラグセンスで受信し、共有メモリ４１〜４４の所定のメモリ領域に格納されているデータを読み出し、それらのデータをＲＣＰＵ５０〜５Ｆの各ＤＲＡＭに書き込み、データの書き込みが終了したことをＤＲＡＭ上の所定のフラグをセットすることによって通知する。
【００３２】
ステップＳ１０において、ＲＣＰＵ５０〜５Ｆは、ＭＣＰＵ４５〜４８からの前述の通知をＤＲＡＭ上のフラグセンスで受信し、ＦＭＲＣＢ６０〜６Ｆからフェイルデータ及びリペアカウントデータを読み出しながら、リペア解析処理をスタートする。ＲＣＰＵ５０〜５Ｆはリペア解析処理終了後ＧＯ／ｎｏＧＯデータを先に求め、それをＤＲＡＭの所定の領域に書き込み、ＤＲＡＭ上の所定のフラグをセットすることによってＭＣＰＵ４５〜４８に通知する。なお、ＲＣＰＵ５０〜５Ｆは、リペア解析処理の結果ビットフェイルの救済解をの算出が必要であると判定されたＦＭＲＣＢ６０〜６Ｆ については、続いてリペア解析処理の第３ステップであるビットフェイルの救済解を算出するための処理を継続して実行する。このとき、ＲＣＰＵ５０〜５Ｆは、ＦＭＲＣＢ６０〜６Ｆからフェイルデータを読み出しＤＲＡＭ上に格納し、格納したデータに基づいてビットフェイルの救済解を算出する。
【００３３】
ステップＳ１１において、ＭＣＰＵ４５〜４８は、ＧＯ／ｎｏＧＯデータが検出されたことをＲＣＰＵ５０〜５ＦのＤＲＡＭ上のフラグセンスで受信し、ＧＯ／ｎｏＧＯデータをそのＤＲＡＭから読み出し、読み出したＧＯ／ｎｏＧＯデータを共有メモリ４１〜４４に書き込み、ワークステーション１０に割り込み信号で通知する。ステップＳ１２において、ＭＣＰＵ４５〜４８からの割り込み信号を受信したワークステーション１０は、共有メモリ４１〜４４の所定の領域からＧＯ／ｎｏＧＯデータを読み出し、ＧＯ／ｎｏＧＯデータをテスタプロセッサ２０のバッファメモリ２１にセットし、所定のフラグをセットしてＧＯ／ｎｏＧＯデータの検出終了を通知する。ステップＳ１３において、ＧＯ／ｎｏＧＯデータの検出終了の通知を受けたテスタプロセッサ２０は、ＧＯ／ｎｏＧＯデータを受信し、リペア解析プロセスを終了し、次のファンクション試験の実行に移行する。なお、テストプロセッサ２０は、受信したｎｏＧＯデータに基づいて、ｎｏＧＯデータの検出されたデバイスに対しては、次のファンクション試験及びリペア解析処理を省略するなどの試験内容の変更を行ったりする。
【００３４】
ステップＳ１４において、ＲＣＰＵ５０〜５Ｆは、救済解が求まった場合、その救済解をＤＲＡＭの所定の領域に書き込み、ＤＲＡＭ上の所定のフラグをセットすることによってＭＣＰＵ４５〜４８に通知する。
【００３５】
ステップＳ１５において、ＭＣＰＵ４５〜４８は、救済解が求まったことをＲＣＰＵ５０〜５ＦのＤＲＡＭ上のフラグセンスで受信し、その救済解をＤＲＡＭから読み出し、読み出した救済解を共有メモリ４１〜４４に書き込み、ワークステーション１０に割り込み信号で通知する。ステップＳ１６において、ＭＣＰＵ４５〜４８からの割り込み信号を受信したワークステーション１０は、共有メモリ４１〜４４の所定の領域から救済解を読み出し、ステップＳ１２で受信したＧＯ／ｎｏＧＯデータ及び救済解をハードディスク上の所定の領域に保存する。従って、ワークステション１０を操作して、ＧＯ／ｎｏＧＯデータ及び救済解を読み出し、各ＤＵＴのＧＯ／ｎｏＧＯの状況や救済解のようすを表示することができる。
【００３６】
なお、ＲＣＰＵ５０〜５Ｆからワークステーション１０に対して、第１のファンクション試験の結果に対応する救済解の転送が行われている状態で、次の第２のファンクション試験が実行され、そのリペア解析処理の結果であるＧＯ／ｎｏＧＯデータが検出された場合には、そのＧＯ／ｎｏＧＯデータの送信を優先して行い、第１のファンクション試験の結果に対応する救済解の転送は後で行うようにする。なお、ＲＣＰＵ５０〜５Ｆは、第１及び第２のファンクション試験の結果に対応する救済解を保持することができるようにしてある。従って、第１及び第２のファンクション試験の結果に対応する救済解の転送が終了していない場合に、次の第３のファンクション試験の実行は行われず、先の救済解の転送が終了するまで待ち状態となるように制御される。
【００３７】
また、図１では、テスタ３０内にメモリリペアアナライザが実装されている場合について説明したが、それぞれ異なるボードに実装してもよいことは言うまでない。リペア解析処理前にＦＭＲＣＢ６０〜６Ｆに格納されているフェイルデータ及びフェイルカウント値をフェイルバッファメモリ上に取り込み、取り込まれたデータに基づいてリペア解析処理を実行するようにしてもよい。
【００３８】
また、上述の実施の形態では、ＦＭＲＣＢ６０〜６Ｆ（すなわちＤＵＴ）に対してＲＣＰＵ５０〜５Ｆをそれぞれ設けたり、４個のＲＣＰＵに対して１個のＭＣＰＵを設けたりする場合について説明したが、これらの関係は一例にすぎず、ＦＭＲＣＢの複数個に対してＲＣＰＵを１個設けたり、８個のＲＣＰＵに対して１個のＭＣＰＵを設けたりしてもよく、ＭＣＰＵ、ＲＣＰＵ及びＦＭＲＣＢの接続関係は任意に設定することができることは言うまでもない。
【００３９】
【発明の効果】
上述したように本発明によれば、リペア解析処理に要する時間を大幅に短縮することができるという効果がある。
【図面の簡単な説明】
【図１】半導体デバイス試験システムの概略構成を示す図である。
【図２】この実施の形態に係る半導体デバイス試験システムの動作の概略を示すフローチャートの前半部を示す図である。
【図３】この実施の形態に係る半導体デバイス試験システムの動作の概略を示すフローチャートの後半部を示す図である。
【図４】メモリリペアアナライザを備えた従来の半導体デバイス試験システムの概略構成を示す図である。
【符号の説明】
１０  ワークステーション（ＥＷＳ）
２０  テスタプロセッサ（ＴＰ）
２１  バッファメモリ
３０  テスタ
４０  ワークステーションインターフェース（Ｉ／Ｆ）
４１〜４４  共有メモリ（ＳＭＥＭ）
４５〜４８  マスタＣＰＵ（ＭＣＰＵ）
５０〜５Ｆ  リペアＣＰＵ（ＲＣＰＵ）
６０〜６Ｆ  フェイルメモリリペアカウンタボード（ＦＭＲＣＢ）
【図１】
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【図２】
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【図３】
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【図４】
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