(57)【特許請求の範囲】
【請求項１】
酸化物誘電体キャパシタを有する半導体装置の形成方法において、
Ｃｕ電極上にＴａ膜を形成する第１の工程と、
前記Ｔａ膜上にＴａ２Ｏ５膜を形成する第２の工程とを有し、前記第２の工程のＴａ２Ｏ５膜の形成工程は、スパッタリング法により、酸素雰囲気における３００℃以下の形成温度で行うこととし、
更に、前記Ｔａ２Ｏ５膜を不活性雰囲気中または微量酸素雰囲気で、前記Ｔａ２Ｏ５膜の形成温度より高温であるが前記Ｔａ膜の酸化は抑制される温度で熱処理することにより、前記Ｔａ膜の前記Ｃｕと酸素の拡散防止層としての機能を保持したまま前記Ｔａ２Ｏ５膜中の酸素欠損を修復する第３の工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第３の工程のＴａ２Ｏ５膜の熱処理工程は、前記第２の工程のＴａ２Ｏ５膜の形成工程よりも高温で行うことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記Ｔａ膜の形成膜厚は６ｎｍ以上であることを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。
【請求項４】
前記第２の工程のＴａ２Ｏ５膜の形成工程、および前記第３の工程のＴａ２Ｏ５膜の熱処理工程により、前記Ｔａ膜の表面が５ｎｍ以上酸化されることを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。
【請求項５】
前記Ｔａ２Ｏ５膜を不活性雰囲気中または微量酸素雰囲気で熱処理する第３の工程において微量酸素雰囲気における熱処理においては、前記Ｔａ膜を全部酸化させない酸素雰囲気と熱処理時間であることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記Ｃｕ電極は絶縁膜に埋め込まれたＣｕダマシン配線であることを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルロジックデバイスと、高周波アナログデバイスやメモリを混載する半導体装置に適用して有効な酸化物誘電体キャパシタに関する。
【０００２】
【従来の技術】
モバイルやデジタル家電関連のＬＳＩへの適用を目的として、デジタルロジックデバイスと、高周波（ＲＦ）アナログデバイスやメモリをワンチップ内に混載することが検討されている。デジタルロジックデバイスはＭＯＳトランジスタから構成されるが、ＲＦアナログデバイスやメモリでは、それに加えてキャパシタなどの素子も必要となる。
【０００３】
上記の異なるデバイスをワンチップ化するためには、製造プロセスを統合する必要がある。例えば、アナログデバイスやメモリに用いられるキャパシタを、ロジックプロセスとの親和性を確保しながら形成する技術が必須となる。
【０００４】
ロジックデバイスでは、配線抵抗を低減するために、配線材料として銅（Ｃｕ）を使用することが検討されている。このため、製造プロセスを統合するためには、Ｃｕ配線上にキャパシタを形成する必要がある。特に、Ｃｕ配線をＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造キャパシタの電極として用いれば、追加工程の最小化を図ることができる。
【０００５】
また、キャパシタ誘電体膜として、五酸化タンタル（Ｔａ２Ｏ５）などの高誘電体材料を適用すれば、キャパシタ面積を低減できるため、ＬＳＩの高集積化を実現できる。
【０００６】
つまり、高集積かつ低コストの混載ＬＳＩを実現するためには、デジタルロジックデバイスに用いられるＣｕ配線を、ＲＦアナログデバイスやメモリに用いられるＭＩＭ構造キャパシタの電極として利用し、さらにキャパシタ誘電体膜としてＴａ２Ｏ５を用いることが望ましい。
【０００７】
Ｔａ２Ｏ５膜は酸化物であるため、酸化性雰囲気中で形成する必要がある。また、Ｔａ２Ｏ５膜の電気的特性を向上させるためには、Ｔａ２Ｏ５膜の形成後に熱処理を行う必要がある。
【０００８】
【発明が解決しようとする課題】
Ｃｕを電極に用いるＭＩＭ構造キャパシタを形成する場合の問題点を説明する。
【０００９】
一つ目の問題点は、Ｃｕは拡散係数が大きいことである。このため、Ｔａ２Ｏ５膜の形成中および後熱処理中にＣｕがキャパシタ誘電体膜中に拡散し、キャパシタのリーク電流が増大する可能性がある。二つ目の問題点は、Ｃｕは耐熱性や耐酸化性が低いことである。Ｔａ２Ｏ５膜の形成中および後熱処理中にＣｕが酸化されると、キャパシタと直列に高抵抗層が形成されるため、キャパシタの高周波特性が劣化する可能性がある。
【００１０】
上記のような状況のもと、本発明が解決しようとする第一の課題は、ＭＩＭ構造キャパシタの電極としてＣｕという大きい拡散係数を有する材料を用いる場合でも、Ｃｕの拡散によるリーク電流の増大を抑制することである。このためには、ＣｕとＴａ２Ｏ５の間に反応防止層を挿入する必要がある。本発明の目的の一つは、反応防止層に好適な材料を提供することである。
【００１１】
本発明が解決しようとする第二の課題は、Ｃｕの酸化を抑制しながら電気的特性の高いＴａ２Ｏ５膜を形成することである。Ｃｕの酸化を防ぐための手段の一つは、酸素がＣｕ電極まで達しないようにすることである。第一の課題で述べた反応防止層は、酸素の拡散防止層としての役割を兼ねることができる。つまり、拡散防止層として、Ｃｕと酸素の両方の拡散を抑制できる材料を選択する必要がある。
【００１２】
Ｃｕの酸化を防ぐための二つ目の手段は、Ｔａ２Ｏ５膜の形成や後熱処理を、酸化性の低い条件下で行うことである。ただし、Ｔａ２Ｏ５膜は酸化物であるため、酸素欠損が膜中に形成されると電気的特性が低下する。このため、Ｔａ２Ｏ５膜の形成条件や後熱処理条件は、上記の反応防止膜の特性を考慮した上で検討する必要がある。つまり、本発明の目的の一つは、選択した反応防止膜上で好適なＴａ２Ｏ５膜の形成条件と後熱処理条件を提供することである。
【００１３】
ここで、本発明が解決しようとする課題をまとめる。デジタルロジックデバイスと、高周波アナログデバイスやメモリを混載する半導体装置に適用して有効なＭＩＭ構造キャパシタを形成するためには、Ｃｕを電極に用いてＴａ２Ｏ５膜を誘電体膜に用いることが望ましい。しかし、Ｃｕは拡散係数が大きく、耐熱性や耐酸化性が低いことが問題である。このため、Ｃｕ電極とＴａ２Ｏ５膜の間に挿入する拡散防止層の材料選択と、Ｔａ２Ｏ５膜の形成および熱処理条件の最適化が課題となる。
【００１４】
【課題を解決するための手段】
上記の課題を解決するため、本発明では以下の手段を用いる。
【００１５】
本発明のＭＩＭ構造キャパシタは、Ｃｕ電極上にＴａ膜を形成する第１の工程と、前記Ｔａ膜上にＴａ２Ｏ５膜を形成する第２の工程と、前記Ｔａ２Ｏ５膜を不活性雰囲気中で熱処理する第３の工程とを有する。
【００１６】
前記第１の工程で形成するＴａ膜は、Ｃｕと酸素の拡散防止層としての機能を有する。ＭＩＭ構造キャパシタにおいて、Ｃｕとキャパシタ誘電体膜との間に拡散防止層を挿入することは公知であり、例えば、特開２００１−２３７３７５、米国特許６，０７２，２１０、および米国特許６，１６８，９９１Ｂ１に記載されている。しかし、これらの公知例は、拡散防止層の材料としてＴａ以外にもＴｉやＷなどを列記しておりこれらの先行文献の拡散防止層の目的はＣｕの拡散防止を主眼としたものである。また、反応防止の機能についても、Ｃｕなどの金属材料に限定しており、酸素の拡散防止については考慮されておらずまた記述もされていない。
【００１７】
本発明では、電極としてＣｕ、誘電体膜としてＴａ２Ｏ５を用いるキャパシタの反応防止層として好適な材料を提供し、その最適な形成方法を示すことを目的としており、上記の先行文献とは発明の主眼が異なるものである。
【００１８】
Ｔａが好適な理由として、以下の３つが挙げられる。
【００１９】
第一の理由は、キャパシタ誘電体膜であるＴａ２Ｏ５との適応性である。Ｔａ２Ｏ５の形成時および後熱処理時に、反応防止層の表面が酸化されるのは避けられない。反応防止層としてＴａまたはＴａの化合物を選択すれば、酸化されてもＴａ２Ｏ５が形成されるため、キャパシタ特性が大きく変化することはない。このため、反応防止層の材料としては、ＴａまたはＴａＮに限定される。
【００２０】
第二の理由は、電極であるＣｕとの適応性である。ＴａとＴａＮを比較すると、Ｃｕの拡散を防止する性能は同等であると考えられる。しかし、ＴａＮはＴａに比べてＣｕとの接着性が弱いため、Ｔａ２Ｏ５膜の後熱処理時に剥離が生じる可能性がある。このため、Ｔａ２Ｏ５／Ｃｕ構造を有するＭＩＭキャパシタの反応防止層としては、Ｔａの方が望ましい。
【００２１】
第三の理由は、抵抗率である。Ｔａの抵抗率は約１０μΩｃｍであるのに対し、ＴａＮは約２００μΩｃｍと１桁以上大きい。キャパシタの直列抵抗が大きくなると、高周波特性が低下する。このため、特に高周波アナログデバイスには、抵抗率の小さいＴａを用いる方が望ましい。
【００２２】
本発明では、これらの基礎的な物性に加えて、Ｃｕ電極上にＴａまたはＴａＮを形成し、誘電体膜としてＴａ２Ｏ５を形成してキャパシタの電気的特性を比較した。その結果、反応防止層としてＴａを用いた方が、ＴａＮを用いた場合に比べてリーク電流が小さく、容量が大きいことを明らかにした。詳細なデータについては、後述する。
【００２３】
特開２００１−２３７３７５では、表１に拡散防止機能を有する材料を挙げ、耐拡散温度を比較している。ＷＮは耐拡散温度が７００℃と高く、実施例でもＷＮを拡散防止層に用いたキャパシタの形成方法を記述している。この表から、同じ７００℃の耐拡散温度を有するＴａＮや、より耐拡散温度の高い材料を拡散防止層として選択することは容易である。しかし、この表ではＴａの耐拡散温度が５００℃と記述されているため、本発明の主旨である、ＣｕとＴａ２Ｏ５との間の拡散防止材料としてＴａが好適であることに関しては、むしろ最適な材料よりふさわしくない材料の分類にはいるようになり、この特開２００１−２３７３７５の先行文献からは容易に類推することはできない。
【００２４】
Ｔａ２Ｏ５膜の形成方法としては、化学的気相成長法（ＣＶＤ法）やスパッタリング法が挙げられる。下地の酸化を抑制するためには、Ｔａ２Ｏ５膜を低温で形成する必要がある。ＣＶＤ法ではＴａの有機金属、例えばペントエトキシタンタルと酸素を原料として、加熱した基板上にＴａ２Ｏ５膜を堆積する。Ｔａの有機化合物を十分に分解して、膜中に残留する炭素量を低減するためには、４００℃以上の温度が必要である。このため、ＣＶＤ法によるＴａ２Ｏ５膜の形成では下地が酸化されやすい。一方、スパッタリング法の場合、基板温度が３００℃以下でも絶縁性の高いＴａ２Ｏ５膜が形成できるため、下地の酸化を抑制することができる。
【００２５】
このため、前記第２の工程のＴａ２Ｏ５膜の形成工程は、スパッタリング法により、３００℃以下の形成温度で行うことが望ましい。ただし、ＡＬＣＶＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの低温化が可能な形成方法を用いてもよい。
【００２６】
Ｔａ２Ｏ５膜中の酸素欠損を修復してキャパシタ特性を向上させるために、膜形成後に後熱処理を行う必要がある。後熱処理温度が高温であるほど化学反応が活性化する。
【００２７】
このため、前記第３の工程のＴａ２Ｏ５膜の熱処理工程は、前記第２の工程のＴａ２Ｏ５膜の形成工程よりも高温で行うことが望ましい。
【００２８】
後熱処理は、下地の酸化を抑制するために不活性雰囲気中で行うことが望ましい。Ｔａ２Ｏ５膜の形成中に酸素が十分に供給されていれば、Ｔａ２Ｏ５膜中に十分な酸素が含まれている。このため、不活性雰囲気中の熱処理でも、酸素欠損を修復することは可能である。ただし、後熱処理雰囲気中の酸素分圧は０でなくても構わない。酸素分圧が大きいほど、より低温でＴａ２Ｏ５膜中の酸素欠損を修復できる。ただし、下地のＴａ膜が全て酸化されると、Ｃｕ電極の酸化が始まってしまうため、少なくともＴａの一部が残る程度の酸素分圧を選択する必要がある。また、後熱処理温度を高温化すると酸化力は強くなるため、酸素分圧をより低くする必要がある。
【００２９】
次に、下地のＴａの酸化について説明する。
【００３０】
スパッタリング法によって基板温度を低温化して下地の酸化を抑制しても、Ｔａが数ｎｍ酸化されるのは避けられない。Ｔａが酸化されれば、Ｔａ２Ｏ５膜が形成されるため、キャパシタの容量は減少する。しかし、十分に酸素を含んだＴａ２Ｏ５膜を形成するためには、下地のＴａが酸化されるのは避けられない。
【００３１】
これに加えて、Ｔａ２Ｏ５膜の後熱処理中に下地のＴａが酸化される。不活性雰囲気中で後熱処理を行っても、Ｔａ２Ｏ５膜中に含まれる酸素によって下地のＴａ膜の表面は酸化される。後熱処理の雰囲気中に酸素を含めば、酸化されるＴａの膜厚は大きくなる。Ｔａ２Ｏ５膜の膜厚が増大すれば、キャパシタの容量が減少するため、酸化されるＴａの膜厚は小さいことが望ましい。しかし、Ｔａ２Ｏ５膜中の酸素欠損が修復される程度の後熱処理を行えば、下地のＴａが酸化されるのは避けられない。
【００３２】
このため、前記第２の工程のＴａ２Ｏ５膜の形成工程、および前記第３の工程のＴａ２Ｏ５膜の熱処理工程により、前記Ｔａ膜の表面が５ｎｍ以上酸化される。その結果、スパッタリング法で形成されたＴａ２Ｏ５膜と、Ｔａが酸化されて形成されたＴａ２Ｏ５膜との２層構造となる。以上のような手段を用いることにより、課題を解決することができる。
【００３３】
【発明の実施の形態】
本発明の効果を実証するために、電極としてＣｕ、誘電体膜としてＴａ２Ｏ５を用いたＭＩＭキャパシタを形成し、電気的特性を評価した。
【００３４】
まず、キャパシタの形成工程を図１に従い説明する。
【００３５】
シリコン基板１上に、Ｔａ金属ターゲットを用いたＤＣスパッタリング法によって、膜厚が５ｎｍのＴａＮ膜２と膜厚が２５ｎｍのＴａ膜３を形成した。ＴａＮ膜３は、ＡｒとＮ２の混合雰囲気中での反応性スパッタリングによって形成した。
【００３６】
次に、電極として膜厚が１００ｎｍのＣｕ膜４と、反応防止層として膜厚が２５ｎｍのＴａ膜５を順に形成した（図１（ａ））。
【００３７】
次に、Ｔａ２Ｏ５酸化物ターゲットを用いたＲＦスパッタリング法によって、膜厚が２０ｎｍのＴａ２Ｏ５膜６を形成した（図１（ｂ））。形成条件は、形成温度が１００℃、ＡｒガスとＯ２ガスの比率が１：１である。
【００３８】
Ｔａ２Ｏ５膜６の形成後、後熱処理を行った。後熱処理の条件は、Ｎ２ガス気流中４５０℃で３分間である。
【００３９】
後熱処理後に、Ａｕ上部電極７を蒸着し、キャパシタを完成させた（図１（ｃ））。
電気的特性を図２から図６で説明する。
【００４０】
図２は、Ｃｕ電極上に直接Ｔａ２Ｏ５膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。Ｔａ２Ｏ５膜の形成後に熱処理を行わない場合（ａｓ−ｄｅｐｏ．）、リーク電流密度は非常に大きい。また、Ｎ２中４５０℃の後熱処理を行っても、リーク電流密度は大きいままほとんど変化しない。これは、Ｔａ２Ｏ５膜の形成中にＣｕ膜が酸化され、同時に拡散係数の大きいＣｕがＴａ２Ｏ５膜中に拡散したためと考えられる。
【００４１】
図３は、Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【００４２】
図２と比較すると、Ｔａ２Ｏ５膜の形成後に熱処理を行わない場合（ａｓ−ｄｅｐｏ．）のリーク電流密度は６桁以上小さい。また、Ｎ２中４５０℃の後熱処理を行うと、特に低電圧領域のリーク電流密度が低減する。反応防止層としてＴａを挿入することによってリーク電流密度が大きく低減したのは、Ｃｕ電極の酸化と拡散が防止されたためと考えられる。また、後熱処理によってリーク電流密度が低減したのは、Ｔａ２Ｏ５膜中の酸素欠損が修復されたためと考えられる。
【００４３】
つまり、Ｃｕ電極とＴａ２Ｏ５膜との間に反応防止層としてＴａを挿入し、Ｔａ２Ｏ５膜を後熱処理することによって、キャパシタのリーク電流密度を大きく低減できることが明らかとなった。
【００４４】
次に、Ｔａ２Ｏ５膜の後熱処理は、リーク電流密度だけではなくキャパシタ容量の電圧依存にも効果があることを説明する。
【００４５】
図４は、Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、形成直後のキャパシタ容量のＴａ２Ｏ５膜厚依存を説明する図である。
【００４６】
電圧を＋２Ｖ→−２Ｖ→＋２Ｖと変化させ、キャパシタ容量を測定した。
【００４７】
Ｔａ２Ｏ５の膜厚が小さいほど容量は増大する。しかし、いずれの膜厚においてもヒステリシスが観察される。また、Ｔａ２Ｏ５の膜厚が小さいほどヒステリシスは大きく、容量の電圧による変化も増大する。このヒステリシスの発生と電圧による容量の変化は、デバイスの特性を低下させる原因となる。
【００４８】
図５は、Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、熱処理後のキャパシタ容量のＴａ２Ｏ５膜厚依存を説明する図である。図４と同様に、電圧を＋２Ｖ→−２Ｖ→＋２Ｖと変化させ、キャパシタ容量を測定した。
【００４９】
図４に示した後熱処理を行わない場合と同様に、図５においてはＴａ２Ｏ５の膜厚が小さいほど容量は増大する。しかし、後熱処理を行うことによって、ヒステリシスが消失し、容量の電圧による変化も減少する。これは、後熱処理によってＴａ２Ｏ５膜中の酸素欠損が修復されたためと考えられる。
【００５０】
つまり、Ｃｕ電極とＴａ２Ｏ５膜との間に反応防止層を挿入し、Ｔａ２Ｏ５膜を後熱処理することによって、容量のヒステリシスと電圧による変化を大きく低減できることが明らかとなった。
【００５１】
次に、反応防止層であるＴａ膜の表面において酸化される膜厚について説明する。
【００５２】
図６は、Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、熱処理後のＳｉＯ２換算膜厚のＴａ２Ｏ５膜厚依存を説明する図である。
【００５３】
ＳｉＯ２換算膜厚とは、キャパシタの誘電体膜の比誘電率を３．８２と仮定し、キャパシタの容量から誘電体膜の膜厚を求めたものである。
【００５４】
図６に示すように、横軸をＴａ２Ｏ５膜の膜厚とし、縦軸をＳｉＯ２換算膜厚とすることによって、傾きから誘電体膜の比誘電率が求められ、縦軸の切片から下地の酸化膜厚が求められる。
【００５５】
図６の傾きから、誘電体膜の比誘電率は約３０と求められる。また、図６の切片から、下地の酸化膜厚は約０．８ｎｍと求められる。反応防止層であるＴａ膜が酸化されると、膜表面にＴａ２Ｏ５層が形成されると考えられる。この酸化によって形成されたＴａ２Ｏ５層の比誘電率を約３０と仮定すると、膜厚は約６ｎｍと求められる。
【００５６】
つまり、反応防止層であるＴａ膜上にＴａ２Ｏ５膜を形成してＮ２雰囲気中４５０℃の後熱処理を行うことによって、下地のＴａ膜は酸化され、約６ｎｍのＴａ２Ｏ５膜が新たに形成されることが明らかとなった。
【００５７】
Ｔａ２Ｏ５膜の膜厚が増大すれば、キャパシタの容量が減少するため、酸化されるＴａの膜厚は小さいことが望ましい。しかし、Ｔａ２Ｏ５膜中の酸素欠損が修復される程度の後熱処理を行えば、下地のＴａが酸化されるのは避けられない。
【００５８】
以上の実験結果から明らかなように、Ｃｕ電極とＴａ２Ｏ５膜との間に反応防止層を挿入することによってＣｕ電極の酸化と拡散が抑制され、Ｔａ２Ｏ５膜を後熱処理することによってＴａ２Ｏ５膜中の酸素欠損が修復される結果、キャパシタのリーク電流密度が低減され、加えて容量のヒステリシスと電圧による変化が低減される。
【００５９】
また、反応防止層であるＴａ膜が酸化される結果、スパッタリング法で形成されたＴａ２Ｏ５膜と、Ｔａが酸化されて形成されたＴａ２Ｏ５膜との２層構造の誘電体膜となる。
【００６０】
次に、反応防止層としてＴａＮを用いたキャパシタを形成し、電気的特性を比較した。
【００６１】
まず、キャパシタの形成工程を図７で説明する。
【００６２】
Ｃｕ膜４を形成するまでの工程は図１と同様であるため、ここでは省略する。
【００６３】
Ｃｕ膜４の形成後、反応防止層として膜厚が２５ｎｍのＴａＮ膜８を形成した。
【００６４】
次に、Ｔａ２Ｏ５酸化物ターゲットを用いたＲＦスパッタリング法によって、膜厚が２０ｎｍのＴａ２Ｏ５膜６を形成した。形成条件は、形成温度が１００℃、ＡｒガスとＯ２ガスの比率が１：１である。
【００６５】
Ｔａ２Ｏ５膜６の形成後、後熱処理を行った。後熱処理の条件は、Ｎ２ガス気流中４５０℃で３分間である。
【００６６】
後熱処理後に、Ａｕ上部電極７を蒸着し、キャパシタを完成させた（図７）。
【００６７】
図１では反応防止層としてＴａ膜を用いていたが、図７では反応防止層としてＴａＮ膜を用いている点が異なる。
【００６８】
電気的特性を比較した結果を図８と図９で説明する。
【００６９】
図８は、反応防止層としてＴａを用いたキャパシタにおけるリーク電流密度の実効電界依存を、反応防止層としてＴａＮを用いたキャパシタと比較する図である。
【００７０】
図８から明らかなように、Ｔａを反応防止膜として用いた方が、ＴａＮを用いた場合よりもリーク電流密度が小さい。
【００７１】
図９は、反応防止層としてＴａを用いたキャパシタにおけるＳｉＯ２換算膜厚のＴａ２Ｏ５膜厚依存を、反応防止層としてＴａＮを用いたキャパシタと比較する図である。
【００７２】
図９から明らかなように、Ｔａを反応防止膜として用いた方が、ＴａＮを用いた場合よりもＳｉＯ２換算膜厚が小さい。言い換えれば、容量が大きい。
【００７３】
以上の実験結果から明らかなように、Ｔａ２Ｏ５／Ｃｕ構造を有するＭＩＭキャパシタの反応防止層としては、ＴａＮよりもＴａの方が望ましい。
【００７４】
以上、具体的な実験結果を示しながら本発明の効果を説明したが、膜の形成条件や熱処理条件は、本発明の内容を大きく逸脱しない範囲内で変更が可能であることは言うまでもない。
【００７５】
例えば、Ｔａ２Ｏ５膜の形成方法は、スパッタリング法に限らず、ＣＶＤ法を用いてもよい。ただし、下地の酸化を抑制するために、形成温度は３００℃以下にすることが望ましい。
【００７６】
また、Ｔａ２Ｏ５膜の熱処理温度は、４５０℃に限らず、Ｔａ２Ｏ５膜の形成温度よりも高温であればよい。ただし、低温ではＴａ２Ｏ５膜の酸素欠損の修復が不十分であり、高温では下地の酸化が大きくなるため、３００℃以上５００℃の温度範囲を選択するのが望ましい。
【００７７】
また、Ｔａ２Ｏ５膜の熱処理雰囲気は、不活性雰囲気であることが望ましいが、酸素分圧は０でなくても構わない。ただし、下地のＴａ膜が全て酸化されると、Ｃｕ電極が酸化してしまうため、少なくともＴａの一部が残る程度の酸素分圧に抑える必要がある。
【００７８】
上部電極については、Ｃｕ、Ｐｔ、Ｒｕの中から選択することができるが、下部電極との対称性を考慮すると、Ｃｕとすることが望ましい。また、下部電極と同様に、Ｔａ２Ｏ５膜と上部電極との間に反応防止層を挿入する必要がある。上部電極側の反応防止層の材料は、Ｃｕの拡散を防止できるものであれば任意に選択することができるが、対称性を考慮すると、Ｔａとすることが望ましい。この場合、Ｃｕ／Ｔａ／Ｔａ２Ｏ５／Ｔａ／Ｃｕ構造となる。
【００７９】
（実施の形態１）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００８０】
実施の形態１を図１０で説明する。これは、例えば半導体基板にＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦｉｅｌｄＥｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成された半導体集積回路装置の製造方法に本発明を適用したものである。
【００８１】
まず、単結晶シリコン基板に、素子分離領域、ＭＩＳＦＥＴ、およびＭＩＳＦＥＴの半導体領域に接続されたプラグを形成する。本実施例では、ここまでの工程および図面は省略し、図１０にはプラグ形成以降の工程を示す。つまり、図１０の下部には、素子分離領域、ＭＩＳＦＥＴ、およびＭＩＳＦＥＴの半導体領域に接続されたプラグなどが形成されている。
【００８２】
まず、半導体基板の全面に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約１００ｎｍのエッチストッパ膜９を形成する。エッチストッパ膜９は、その上層の絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎによって下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。
【００８３】
次に、エッチストッパ膜９の表面にＣＶＤ法でフッ素を添加した酸化シリコン（ＳｉＯＦ）膜を堆積し、膜厚が約４００ｎｍの絶縁膜１０を堆積する。絶縁膜１０としてＳｉＯＦ膜を用いた場合、そのＳｉＯＦ膜は低誘電率膜であるので、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００８４】
次に、エッチストッパ膜９および絶縁膜１０を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、配線溝（溝部）を形成する。
【００８５】
次に、配線溝の底部に露出するプラグの表面の反応層を除去するために、アルゴン（Ａｒ）雰囲気中にてスパッタエッチングによる半導体基板の表面処理を行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜に換算して約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。なお、本実施の形態１においては、アルゴン雰囲気中におけるスパッタエッチングによりプラグの表面の反応層を除去する場合を例示したが、たとえば水素（Ｈ２）や一酸化炭素（ＣＯ）のような還元性ガスや、還元性ガスと不活性ガスとの混合雰囲気中でのアニール処理により反応層を十分に除去できるなら、このアニール処理とスパッタエッチング処理を置き換えてもよい。アニール処理の場合は、スパッタエッチング時による絶縁膜１０の損失や、電子によるゲート酸化膜のチャージングダメージを防ぐことができる。
【００８６】
次に、半導体基板の全面にバリア導電性膜（第１導電性膜）１１ａとなる、例えばＴａＮ膜を堆積する。バリア導電性膜１１ａの膜厚は、配線溝の内部を除いた絶縁膜１０の表面において約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
【００８７】
次に、半導体基板の全面にバリア導電性膜（第２導電性膜）１１ｂとなる、例えばＴａ膜を堆積する。その膜厚は、配線溝の内部を除いた絶縁膜１０の表面において約１０ｎｍ〜４０ｎｍ程度、好ましくは約２５ｎｍ程度となるようにする。
【００８８】
バリア導電性膜１１ａおよび１１ｂは、スパッタリング法により堆積してもよいし、無機または有機材料を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積してもよい。
【００８９】
次に、Ｃｕのシード膜を堆積する（図示せず）。このシード膜は、半導体基板の温度を約０℃〜１００℃程度、好ましくは約１００℃程度に保ち、約３×１０−２Ｐａ程度以下の圧力下における長距離スパッタリング法によって堆積する。その膜厚は、配線溝の内部を除いたバリア導電性膜１１ｂの表面において約１００ｎｍ〜２００ｎｍ程度、好ましくは約１５０ｎｍ程度となるようにする。本実施の形態においては、シード膜の堆積に長距離スパッタリング法を用いる場合を例示するが、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよい。
【００９０】
次に、Ｃｕシード膜が堆積された半導体基板の全面に、Ｃｕ膜を配線溝に埋め込むように形成し、この埋め込み膜とシード膜とを合わせて導電性膜（第３導電性膜）１１ｃとする。Ｃｕの埋め込み膜は、たとえば電解めっき法にて形成する。めっき液としては、たとえば硫酸（Ｈ２ＳＯ４）に１０％の硫酸銅（ＣｕＳＯ４）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。導電性膜１１ｃの形成に電解めっき法を用いた場合、成長速度を電気的に制御できるので、配線溝の内部における導電性膜１１ｃのカバレージを向上することができる。
【００９１】
なお、本実施の形態においては、導電性膜１１ｃの堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電荷の印加を必要としないので、電界印加に起因する半導体基板のダメージを、電解めっき法を用いた場合よりも低減することができる。
【００９２】
また、導電性膜１１ｃを形成する工程に続けて、アニール処理によってその銅膜を流動化させることにより、導電性膜１１ｃの配線溝への埋め込み性をさらに向上させることもできる。
【００９３】
次に、絶縁膜１０上の余分なバリア導電性膜１１ａ、１１ｂおよび導電性膜１１ｃを除去し、配線溝内にバリア導電性膜１１ａ、１１ｂおよび導電性膜１１ｃを残すことで埋め込み配線１１を形成する。バリア導電性膜１１ａ、１１ｂおよび導電性膜１１ｃの除去は、ＣＭＰ法を用いた研磨により行う。
【００９４】
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒および銅を除去した後、埋め込み配線１１および絶縁膜１０上に窒化シリコン膜を堆積してバリア絶縁膜１２ａを形成する。この窒化シリコン膜の堆積には、たとえばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。バリア絶縁膜１２ａは、埋め込み配線１１の導電性膜１１ｃを構成する銅の拡散を抑制する機能を有する。これによりバリア導電性膜１１ａおよび１１ｂとともに絶縁膜１０および後で説明する絶縁膜１２ｂへの銅の拡散を防止してそれらの絶縁性を保持し、半導体集積回路装置の信頼性を高めることができる。また、バリア絶縁膜１２ａは、後の工程において、エッチングを行なう際のエッチストッパ層としても機能する。
【００９５】
次に、バリア絶縁膜１２ａの表面に、膜厚が約４００ｎｍの絶縁膜１２ｂを堆積する。この絶縁膜１２ｂは、たとえばフッ素を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。絶縁膜１２ｂとしてＳｉＯＦ膜を用いた場合には、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００９６】
次に、絶縁膜１２ｂの表面に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約５０ｎｍのエッチストッパ膜１２ｃを堆積する。このエッチストッパ膜１２ｃは、後で説明する絶縁膜１２ｄに配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。
【００９７】
続いて、エッチストッパ膜１２ｃの表面に、たとえばＳｉＯＦ膜を堆積して絶縁膜１２ｄとし、バリア絶縁膜１２ａ、絶縁膜１２ｂ、エッチストッパ膜１２ｃおよび絶縁膜１２ｄを合わせて絶縁膜１２とする。絶縁膜１２ｄはＣＶＤ法により堆積し、その膜厚は、たとえば約３００ｎｍ程度とする。この絶縁膜１２ｄは、絶縁膜１２ｂと同様に半導体集積回路装置の配線の総合的な誘電率を下げる機能を有し、配線遅延を改善することができる。
【００９８】
次に、下層配線である埋め込み配線１１と、後の工程にて形成する上層配線である埋め込み配線１４とを接続するための接続孔（溝部）１３ａを形成する。接続孔１３ａは、フォトリソグラフィ工程により、絶縁膜１２ｄ上に埋め込み配線１１と接続するための接続孔パターンと同一形状のフォトレジスト膜を形成し、それをマスクとしてドライエッチング工程により接続孔パターンを形成する。続いて、フォトレジスト膜を除去し、絶縁膜１２ｄ上にフォトリソグラフィ工程により、配線溝パターンと同一形状のフォトレジスト膜を形成し、それをマスクとしてドライエッチング工程により配線溝（溝部）１３ｂを形成する（図１０（ａ））。
【００９９】
続いて、接続孔１３ａの底部に露出した埋め込み配線１１の表面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ酸化膜に換算して約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。
【０１００】
次に、接続孔１３ａおよび配線溝１３ｂの内部を含む半導体基板の全面に、たとえばＴａＮ膜からなるバリア導電性膜（第１導電性膜）１４ａを堆積する。バリア導電性膜１４ａの膜厚は、接続孔１３ａおよび配線溝１３ｂの内部を除いた絶縁膜１２の表面において約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
【０１０１】
次に、バリア導電性膜１１ｂを堆積した工程と同様の工程により、バリア導電性膜（第２導電性膜）１４ｂとなる、たとえばＴａ膜を堆積する。
【０１０２】
バリア導電性膜１４ａおよび１４ｂは、スパッタリング法により堆積してもよいし、無機または有機材料を用いたＣＶＤ法により堆積してもよい。
【０１０３】
次に、シード膜として、たとえば銅膜または銅合金膜を堆積する（図示せず）。このシード膜を銅合金膜とする場合には、その合金中にＣｕを約８０重量パーセント程度以上含むようにする。  シード膜の堆積は、長距離スパッタリング法を用いることができる。また、イオン化スパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。
【０１０４】
次に、Ｃｕシード膜が堆積された半導体基板の全面に、導電性膜１１ｃを堆積した工程と同様の工程において、Ｃｕ膜を配線溝に埋め込むように形成し、この埋め込み膜とシード膜とを合わせて導電性膜（第３導電性膜）１４ｃとする。埋め込み膜の形成に電解めっき法を用いた場合、導電性膜１４ｃの成長速度を電気的に制御できるので、接続孔１３ａおよび配線溝１３ｂの内部における導電性膜１４ｃのカバレージを向上することができる。なお、本実施の形態においては、導電性膜１４ｃの堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電界印加を必要としないので、電界印加に起因する半導体基板のダメージを、電解めっき法を用いた場合よりも低減することができる。
【０１０５】
また、導電性膜１４ｃを形成する工程に続けて、アニール処理によってその銅膜を流動化させることにより、接続孔１３ａおよび配線溝１３ｂへの導電性膜１４ｃの埋め込み性をさらに向上させることもできる。
【０１０６】
次に、絶縁膜１２ｄ上の余分なバリア導電性膜１４ａ、１４ｂ、および導電性膜１４ｃを除去し、接続孔１３ａおよび配線溝１３ｂの内部にバリア導電性膜１４ａ、１４ｂ、および導電性膜１４ｃを残すことで埋め込み配線１４を形成する。バリア導電性膜１４ａ、１４ｂ、および導電性膜１４ｃの除去は、ＣＭＰ法を用いた研磨により行う（図１０（ｂ））。
【０１０７】
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒および銅を除去する。
【０１０８】
続いて、埋め込み配線１４の表面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ酸化膜に換算して約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。
次に、Ｔａ金属ターゲットを用いたＤＣスパッタリング法によって、Ｔａ膜１５を堆積する。このＴａ膜は、Ｃｕからなる導電性膜１４ｃの拡散を抑制する拡散防止層としての機能を有する。また、後で形成するＴａ２Ｏ５膜１６の堆積時および後熱処理時に、Ｃｕからなる導電性膜１４ｃが酸化されるのを防止する機能を有する。
【０１０９】
本実施の形態においては、Ｔａ膜１５の堆積にＤＣスパッタリング法を用いる場合を例示したが、ＣＶＤ法を用いてもよい。また、Ｔａ膜１５の膜厚は、約１０ｎｍ〜５０ｎｍ程度、好ましくは約２５ｎｍとなるようにする。
【０１１０】
次に、Ｔａ膜１５を、フォトリソグラフィ技術およびドライエッチング技術を用いて所望の形状に加工する。
【０１１１】
次に、Ｔａ２Ｏ５膜１６を堆積する。このＴａ２Ｏ５膜１６は、半導体基板の温度を約０℃〜３００℃程度、好ましくは約１００℃程度に保ち、Ｔａ金属ターゲットを用いた、ＡｒとＯ２の混合雰囲気中におけるＤＣ反応性スパッタリング法によって堆積する。
【０１１２】
本実施の形態においては、Ｔａ２Ｏ５膜１６の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ｔａ２Ｏ５膜１６の膜厚は、約５ｎｍ〜２０ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
【０１１３】
次に、Ｔａ２Ｏ５膜１６に後熱処理を施す。熱処理は、３００℃以下の温度条件で行われる。ここで、熱処理温度を３００℃以下とするのは、Ｔａ２Ｏ５膜の堆積温度より高温であればＴａ２Ｏ５膜中の酸素欠損を修復できるからである。ただし、電気的特性の良好なＴａ２Ｏ５膜を得るためには４００℃以上であることが望ましい。熱処理の雰囲気は、下地のＴａの酸化を抑制するために、不活性雰囲気であることが望ましい。例えば、Ｎ２ガス雰囲気における、処理温度３００℃〜５００℃、処理時間１分〜１０分の条件を例示できる。
【０１１４】
次に、Ｔａ膜１５を堆積した工程と同様の工程により、Ｔａ膜１７を堆積する。このＴａ膜１７は、後で形成するＣｕ膜１８の拡散と酸化を抑制する機能を有する。
【０１１５】
次に、Ｃｕ金属ターゲットを用いたＤＣスパッタリング法によって、Ｃｕ膜１８を堆積する。
【０１１６】
本実施の形態においては、Ｃｕ膜１８の堆積にＤＣスパッタリング法を用いる場合を例示するが、導電性膜１１ｃや１４ｃと同様の方法によって形成することもできる。
【０１１７】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、Ｃｕ膜１８とＴａ膜１７とＴａ２Ｏ５膜１６を所望の形状に加工する。
【０１１８】
Ｔａ膜１５、Ｔａ２Ｏ５膜１６、Ｔａ膜１７、およびＣｕ膜１８の加工により、Ｃｕからなる下部電極（導電性膜１４ｃ）、Ｔａからなる反応防止層（Ｔａ膜１５）、Ｔａ２Ｏ５からなる誘電体層（Ｔａ２Ｏ５膜１６）、Ｔａからなる反応防止層（Ｔａ膜１７）、およびＣｕからなる上部電極（Ｃｕ膜１８）で構成されるＭＩＭ構造キャパシタが完成する。
【０１１９】
ここで、Ｔａ膜１５、Ｔａ２Ｏ５膜１６、Ｔａ膜１７、およびＣｕ膜１８を加工する手順について付け加えておく。
【０１２０】
本実施の形態においては、Ｔａ膜１５を加工した後にＴａ２Ｏ５膜１６、Ｔａ膜１７、およびＣｕ膜１８を形成し、続いて、Ｔａ２Ｏ５膜１６、Ｔａ膜１７、およびＣｕ膜１８を一括して加工する工程を例示したが、キャパシタとしての機能を失わない形状に加工されるのであれば、これに限らない。ただし、Ｔａ膜１５は、Ｃｕからなる導電性膜１４ｃよりも大きい形状に加工する必要がある。これは、Ｃｕからなる導電性膜１４ｃが露出すると、絶縁膜中に拡散するためである。また、Ｃｕ膜１８は、Ｔａ膜１７によってＴａ２Ｏ５膜１６と分離されなければならない。一部でも接していると、ＣｕがＴａ２Ｏ５膜１６中に拡散するためである。
【０１２１】
また、本実施の形態においては、Ｔａ２Ｏ５膜１６、Ｔａ膜１７、およびＣｕ膜１８を一括して加工する工程を例示したが、１層ずつ加工してもよいし、１層と２層に分けて加工しても構わない。また、それぞれ加工した形状が異なっていても構わない。
【０１２２】
以上の工程により、本実施の形態の半導体集積回路装置が略完成する。図１０の断面図に示す構造の平面図を図１２に示す。
【０１２３】
本実施例１によれば、Ｃｕ配線とＴａ２Ｏ５誘電体膜の間にＴａからなる反応防止層を挿入することにより、Ｃｕの拡散と酸化を抑制できるため、キャパシタのリーク電流密度を低減することができる。また、Ｔａ２Ｏ５誘電体膜を不活性雰囲気中で後熱処理することにより、下地の酸化を抑制しながらＴａ２Ｏ５誘電体膜中の酸素欠損を修復できるため、キャパシタの容量のヒステリシスと電圧による変化を低減することができる。この結果、高集積かつ低コストの混載ＬＳＩを実現できる。
【０１２４】
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【０１２５】
（実施の形態２）
発明の実施例２は、ＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ内に集積した半導体集積回路の１例であり、そのロジック部、アナログ部、メモリ部の断面構造図である。この発明の実施の形態２においては、図１１の１１２、１１３、１１４が発明の実施の形態１のＭＩＭキャパシタに対応したものとなっている。ここでは、ＣＭＯＳ構造を前提として説明するが、バイポーラトランジスタとＣＭＯＳとを混在したいわゆるＢｉＣＭＯＳ構造などにも本発明を適用できることはもちろんである。図１１では、一つのＰ型シリコン基板Ｐ−ＳＵＢ上にロジック部、アナログ部、メモリ部が形成されている。一つのＰ型シリコン基板Ｐ−ＳＵＢ内部には、Ｎウェル領域１０２、１０３、１０４が島状に形成され、さらにそれぞれのＮウェル領域の中に、Ｎウェル領域１０５、１０６、１０７およびＰウェル領域１０８、１０９、１１０が図のように形成されている。またＮウェル領域１０５、１０６、１０７にはＰＭＯＳトランジスタ、Ｐウェル領域１０８、１０９、１１０にはＮＭＯＳトランジスタが形成され、トランジスタの隣接部にはＮウェル、Ｐウェル領域への給電部が示されている。さらに、アナログ部には多結晶シリコン配線層１１５で形成した抵抗成分が示されており、その他にはゲート酸化膜１２８、シリサイド層１２６、サイドスペーサ１２７、シリコン窒化膜１２５等が図に示されている。
【０１２６】
図１１において、ロジック部のようにトランジスタをシリサイド化すると、拡散層領域におけるリーク電流が増加することがある。したがって、シリサイド化したトランジスタをメモリセルに利用すると、メモリセルのデータ保持特性を悪化させる場合がある。このような場合は、図１１のようにＰウェル領域１１０に形成したＮＭＯＳトランジスタをシリサイド化せずにメモリセルを形成してもよい。また特に図示していないが、多結晶シリコン配線層１１５は、シリサイド化をしないと抵抗値が大きくなるので、多結晶シリコン配線１１５上にタングステンＷ等を積層した、いわゆるポリメタル構造としてもよい。さらに多結晶シリコン配線層１１５上だけを選択的にシリサイド化して、拡散層領域をシリサイド化しないトランジスタ構造としてもよい。もちろん、リーク電流が保持特性に悪影響を及ぼさない程度であれば、ロジック部のトランジスタと同様にシリサイドしてもよい。その場合、シリサイド化させないための追加マスクが不要となり、より低コスト化できる。
【０１２７】
また、図１１におけるウエル構造は、いわゆる３重ウェル構造であり、ロジック部、アナログ部、メモリ部をそれぞれＮウェル領域１０２、１０３、１０４で分離している。これにより、ロジック部、アナログ部、メモリ部のそれぞれの領域は電気的に分離できるので互いの干渉を避けることができて安定に動作することが可能となる。また、それぞれの動作電圧に適したＮウェル、Ｐウェルの電位を設定できる。もちろん、このように３重ウェル構造が必要ない場合には、Ｎウェル領域１０２、１０３、１０４のないより単純な構成にしてもよいし、メモリ部のみ、あるいはメモリ部とアナログ部のみをＮウェル領域１０３、１０４で分離する、あるいは２つの領域を同じＮウェル領域で囲むなど必要に応じて種々の変形が可能である。
【０１２８】
図１１において、基板の上に示した破線は、Ｃｕ配線層(１２０〜１２４)とそのコンタクト層(１１６〜１１９)の位置を示している。ＭＩＭキャパシタ１１２、１１３、１１４は、それぞれロジック部、アナログ部、メモリ部で利用されている。例えば、ロジック部では電源に接続される配線にキャパシタを設けることにより、電源の静電容量を増加させて電源を安定化することに利用できる。これをアナログ部やメモリ部にも使うことももちろん可能である。さらにアナログ部のキャパシタ素子や後述するようにメモリ部におけるメモリセルに応用することができる。
【０１２９】
従来の１Ｔ１Ｃ型メモリセルにおいては、下部電極としては耐熱性等に優れた多結晶シリコンが主に用いられ、上部電極としてはＴｉＮなどの耐酸化性を有する金属を用いてメモリキャパシタを形成していた。したがって、ロジックで用いられるＣｕ配線層を、キャパシタの電極に用いることは困難であった。本実施例のＭＩＭキャパシタは、下部電極として例えば第３層のＣｕ配線層１２２を利用する。
【０１３０】
Ｃｕ配線層を形成した後、反応防止層としてＴａ膜を形成する。続いて、Ｔａ２Ｏ５誘電体膜を形成して熱処理を行う。続いて、反応防止層としてＴａ膜を形成し、さらに上部電極を形成する。このとき上部電極は第４層のＣｕ配線層１２３とＣｕ配線層１２２との間のビアホール１１８の層に形成される。このように、キャパシタの下部電極にＣｕ配線層を利用すれば、ロジック部、アナログ部、メモリ部におけるキャパシタの片方の電極形成において、特別なプロセスが不要となる。またメモリ部においては、従来の立体構造を有する１Ｔ１Ｃ型メモリセルとは異なり、キャパシタが平面構造であるためロジックのＣｕ配線層を容易に利用でき、さらに平面構造であることから加工が容易であり、歩留まり良くキャパシタを形成できる。
【０１３１】
本実施例２では、単純な平面構造のキャパシタであるといったことから、加工が容易であるためプロセスコストが低減できる。さらに、Ｃｕ配線層をＭＩＭキャパシタの電極に利用することで、メモリ部、ロジック部、アナログ部のキャパシタを同様の構造、および同様の材料で形成、コスト低減、信頼性や歩留まりの向上が実現できる。
【０１３２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３３】
【発明の効果】
本発明によれば、Ｃｕ配線上に誘電率の高いＴａ２Ｏ５膜を用いたＭＩＭ構造キャパシタを形成できる。そのため、高集積かつ低コストの混載ＬＳＩを実現することができる。
【図面の簡単な説明】
【図１】Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａ膜を形成したキャパシタの形成工程の縦断面図である。
【図２】Ｃｕ電極上に直接Ｔａ２Ｏ５膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【図３】Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【図４】Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、形成直後のキャパシタ容量のＴａ２Ｏ５膜厚依存を説明する図である。
【図５】Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、熱処理後のキャパシタ容量のＴａ２Ｏ５膜厚依存を説明する図である。
【図６】Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａ膜を形成したキャパシタにおいて、熱処理後のＳｉＯ２換算膜厚のＴａ２Ｏ５膜厚依存を説明する図である。
【図７】本発明の実施の形態１との比較のために作成した、Ｃｕ電極とＴａ２Ｏ５膜の間に反応防止層としてＴａＮ膜を形成したキャパシタの縦断面図である。
【図８】反応防止層としてＴａを用いたキャパシタにおけるリーク電流密度の実効電界依存を、反応防止層としてＴａＮを用いたキャパシタと比較する図である。
【図９】反応防止層としてＴａを用いたキャパシタにおけるＳｉＯ２換算膜厚のＴａ２Ｏ５膜厚依存を、反応防止層としてＴａＮを用いたキャパシタと比較する図である。
【図１０】本発明の実施の形態１を説明する工程の縦断面図である。
【図１１】本発明の実施の形態２を説明する工程の縦断面図である。
【図１２】本発明の実施の形態１を説明する工程の平面図である。
【符号の説明】
１…シリコン基板、２…ＴａＮ膜、３…Ｔａ膜、４…Ｃｕ膜、５…ＴａＮ膜、６…Ｔａ２Ｏ５膜、７…Ａｕ電極、８…Ｔａ膜、９…エッチストッパ膜、１０…絶縁膜、１１ａ…バリア導電性膜（第１導電性膜）、１１ｂ…バリア導電性膜（第２導電性膜）、１１ｃ…導電性膜（第３導電性膜）、１１…埋め込み配線、１２ａ…バリア絶縁膜、１２ｂ…絶縁膜、１２ｃ…エッチストッパ膜、１２ｄ…絶縁膜、１２…絶縁膜、１３ａ…接続孔（溝部）、１３ｂ…配線溝（溝部）、１４ａ…バリア導電性膜（第１導電性膜）、１４ｂ…バリア導電性膜（第２導電性膜）、１４ｃ…導電性膜（第３導電性膜）、１４…埋め込み配線、１５…Ｔａ膜、１６…Ｔａ２Ｏ５膜、１７…Ｔａ膜、１８…Ｃｕ膜
１０１…Ｐ型シリコン基板、１０２…Ｎウェル領域、１０３…Ｎウェル領域、１０４…Ｎウェル領域、１０５…Ｎウェル領域、１０６…Ｎウェル領域、１０７…Ｎウェル領域、１０８…Ｐウェル領域、１０９…Ｐウェル領域、１１０…Ｐウェル領域、１１１…素子分離酸化膜、１１２…ＭＩＭキャパシタ、１１３…ＭＩＭキャパシタ、１１４…ＭＩＭキャパシタ、１１５…多結晶シリコン配線層、１１６…ビアホール、１１７…ビアホール、１１８…ビアホール、１１９…ビアホール、１２０…第１層のＣｕ配線層、１２１…第２層のＣｕ配線層、１２２…第３層のＣｕ配線層、１２３…第４層のＣｕ配線層、１２４…第５層のＣｕ配線層、１２５…シリコン窒化膜、１２６…シリサイド層、１２７…サイドスペーサ、１２８…ゲート酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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