(57)【特許請求の範囲】
【請求項１】
メモリセルアレイを有する半導体メモリ装置の回路において、
入力クロック信号とフィードバッククロック信号に応答して内部クロック信号を発生する遅延制御回路と、
前記遅延制御回路を有するループを定義し、前記ループのスタート点で前記内部クロック信号が入力されて前記ループの終了点で前記入力された内部クロック信号から前記フィードバッククロック信号を発生する少なくとも一つのレプリカ遅延回路と、
前記メモリセルアレイにデータを入力し、前記ループの第１タッピング点から第１遅延をもって入力された前記内部クロック信号に従って前記データの入力を同期させる複数のデータ入力ラッチと、
前記メモリセルアレイから入力されたデータをバッファリングし、前記ループの第２タッピング点から第２遅延をもって入力された前記内部クロック信号に従って前記入力されたデータのバッファリングを同期させる複数のデータ出力バッファとを含むことを特徴とする回路。
【請求項２】
前記フィードバッククロック信号は前記ループの第１タッピング点から第１遅延をもって入力された前記内部クロック信号であることを特徴とする請求項１に記載の回路。
【請求項３】
前記遅延制御回路は、
調整信号に応答して前記入力クロック信号を遅延させることによって、前記内部クロック信号を発生する可変遅延回路と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記調整信号を発生する位相検出器とを含むことを特徴とする請求項１に記載の回路。
【請求項４】
前記遅延制御回路は、
同期信号に応答して前記内部クロック信号を発生する発振器と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記同期信号を発生する位相検出器とを含むことを特徴とする請求項１に記載の回路。
【請求項５】
前記第２タッピング点と前記データ出力バッファとの間に連結されたデータ出力クロックツリーと、
データ出力駆動器と、
前記第１タッピング点と前記データ入力ラッチとの間に連結されたデータ入力クロックツリーとをさらに含み、
前記レプリカ遅延回路は、
前記データ出力バッファから決められた遅延を有するレプリカデータ出力バッファと、
前記ループ内の前記レプリカデータ出力バッファの次に位置し、前記データ出力駆動器から決められた遅延を有するレプリカデータ出力駆動器と、
前記ループ内の前記レプリカデータ出力駆動器の次に位置し、前記データ入力クロックツリーから決められた遅延を有するレプリカクロックツリーとを含み、
前記第２タッピング点は前記レプリカデータ出力バッファの入力であることを特徴とする請求項１に記載の回路。
【請求項６】
前記データ出力駆動器と前記データ入力ラッチに直接連結されたデータ入出力パッドをさらに含むことを特徴とする請求項５に記載の回路。
【請求項７】
前記第１タッピング点は前記レプリカデータ出力駆動器の出力であることを特徴とする請求項５に記載の回路。
【請求項８】
前記レプリカクロックツリーは第１の調整可能な補償遅延部を含み、前記第１の調整可能な補償遅延部は前記レプリカクロックツリーの遅延と前記データ入力クロックツリーの遅延が一致するように第１の差動調整を行うことを特徴とする請求項５に記載の回路。
【請求項９】
前記第１の差動調整は前記データ出力クロックツリーと前記データ入力クロックツリーとの間の遅延差から決められることを特徴とする請求項８に記載の回路。
【請求項１０】
前記第１の調整可能な補償遅延部は外部のプログラム可能な制御信号によって制御されることを特徴とする請求項８に記載の回路。
【請求項１１】
前記第１の調整可能な補償遅延部はヒューズを含むことを特徴とする請求項８に記載の回路。
【請求項１２】
前記レプリカデータ出力バッファと前記レプリカデータ出力駆動器のうち一つは内部遅延を有し、前記内部遅延に第２の差動調整を行う第２の調整可能な補償遅延部を含むことを特徴とする請求項８に記載の回路。
【請求項１３】
前記第２の調整可能な補償遅延部は外部のプログラム可能な制御信号によって制御されることを特徴とする請求項１２に記載の回路。
【請求項１４】
前記第２の調整可能な補償遅延部はヒューズを含むことを特徴とする請求項１２に記載の回路。
【請求項１５】
前記第２の差動調整は前記ループの総遅延内で前記第１の差動調整を補償するように行われることを特徴とする請求項１２に記載の回路。
【請求項１６】
メモリセルアレイを有する半導体メモリ装置の回路において、
入力クロック信号とフィードバッククロック信号に応答して内部クロック信号を発生する遅延制御回路と、
前記遅延制御回路を有するループを定義し、前記ループのスタート点で前記内部クロック信号が入力されて前記ループの終了点で前記入力された内部クロック信号から前記フィードバッククロック信号を発生する少なくも一つのレプリカ遅延回路と、
前記メモリセルアレイにデータを入力し、前記ループの第１タッピング点から第１遅延をもって入力された前記内部クロック信号に従って前記データの入力を同期させる複数のデータ入力ラッチと、
前記メモリセルアレイから入力されたデータをバッファリングし、前記ループの第２タッピング点から第２遅延をもって入力された前記内部クロック信号に従って前記入力されたデータのバッファリングを同期させる複数のデータ出力バッファとを含み、
前記レプリカ遅延回路は、
ヒューズと、
前記ヒューズを切断することによって、調整される遅延を有する補償遅延部とを含むことを特徴とする回路。
【請求項１７】
前記遅延制御回路は、
調整信号に応答して前記入力クロック信号を遅延させることによって、前記内部クロック信号を発生する可変遅延回路と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記調整信号を発生する位相検出器とを含むことを特徴とする請求項１６に記載の回路。
【請求項１８】
前記遅延制御回路は同期信号に応答して前記内部クロック信号を発生する発振器と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記同期信号を発生する位相検出器とを含むことを特徴とする請求項１６に記載の回路。
【請求項１９】
前記第２タッピング点と前記データ出力バッファとの間に連結されたデータ出力クロックツリーと、
データ出力駆動器と、
前記第１タッピング点と前記データ入力ラッチとの間に連結されたデータ入力クロックツリーとをさらに含み、
前記レプリカ遅延回路は、
前記データ出力バッファから決められた遅延を有するレプリカデータ出力バッファと、
前記ループ内の前記レプリカデータ出力バッファの次に位置し、前記データ出力駆動器から決められた遅延を有するレプリカデータ出力駆動器と、
前記ループ内の前記レプリカデータ出力駆動器の次に位置し、前記データ入力クロックツリーから決められた遅延を有するレプリカクロックツリーとを含み、
前記第２タッピング点は前記レプリカデータ出力バッファの入力を含むことを特徴とする請求項１６の記載の回路。
【請求項２０】
メモリセルアレイを有する半導体メモリ装置の回路において、
入力クロック信号とフィードバッククロック信号に応答して内部クロック信号を発生する遅延制御回路と、
前記内部クロック信号が入力され、前記フィードバッククロック信号を出力するレプリカ遅延回路と、
前記メモリセルアレイにデータを入力し、前記フィードバッククロック信号に従ってデータの入力を同期させる複数のデータ入力ラッチと、
前記メモリセルアレイから入力されるデータをバッファリングし、前記内部クロック信号に従って前記入力されたデータのバッファリングを同期させる複数のデータ出力バッファとを含むことを特徴とする回路。
【請求項２１】
前記遅延制御回路は、
調整信号に応答して、前記入力クロック信号を遅延させることによって、前記内部クロック信号を発生する可変遅延回路と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記調整信号を発生する位相検出器とを含むことを特徴とする請求項２０に記載の回路。
【請求項２２】
前記遅延制御回路は、
同期信号に応答して、前記内部クロック信号を発生する発振器と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記同期信号を発生する位相検出器とを含むことを特徴とする請求項２０の回路。
【請求項２３】
メモリセルアレイを有する半導体メモリ装置において、
入力クロック信号とフィードバッククロック信号に応答して内部クロック信号を発生する遅延制御回路と、
前記内部クロック信号が入力されて中間クロック信号を出力する第１レプリカ遅延回路と、
前記中間クロック信号が入力されて前記フィードバッククロック信号を出力する第２レプリカ遅延回路と、
前記メモリセルアレイにデータを入力し、前記中間クロック信号に従ってデータの入力を同期させる複数のデータ入力ラッチと、
前記メモリセルアレイから入力されたデータをバッファリングし、前記内部クロック信号に従って前記入力されたデータのバッファリングを同期させる複数のデータ出力バッファとを含むことを特徴とする回路。
【請求項２４】
前記遅延制御回路は、
調整信号に応答して前記入力クロック信号を遅延させることによって、前記内部クロック信号を発生する可変遅延回路と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記調整信号を発生する位相検出器とを含むことを特徴とする請求項２３に記載の回路。
【請求項２５】
前記遅延制御回路は、
同期信号に応答して前記内部クロック信号を発生する発振器と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記同期信号を発生する位相検出器とを含むことを特徴とする請求項２３に記載の回路。
【請求項２６】
前記第１レプリカ遅延回路は、
内部遅延と、
前記内部遅延に第１の差動調整を行う第１調整補償遅延部とを含むことを特徴とする請求項２３に記載の回路。
【請求項２７】
前記第１調整補償遅延部は外部のプログラム可能な制御信号によって制御されることを特徴とする請求項２６に記載の回路。
【請求項２８】
前記第１調整補償遅延部はヒューズを含むことを特徴とする請求項２６に記載の回路。
【請求項２９】
前記第２レプリカ遅延回路は、
内部遅延と、
前記内部遅延に第２の差動調整を行う第２調整補償遅延部とを含むことを特徴とする請求項２６に記載の回路。
【請求項３０】
前記第２調整補償遅延部は外部のプログラム可能な制御信号によって制御されることを特徴とする請求項２９に記載の回路。
【請求項３１】
前記第２調整補償遅延部はヒューズを含むことを特徴とする請求項２９に記載の回路。
【請求項３２】
半導体装置の回路において、
入力クロック信号とフィードバッククロック信号に応答して内部クロック信号を発生する遅延制御回路と、
前記内部クロック信号が入力されて中間クロック信号を出力する第１レプリカ遅延回路と、
前記中間クロック信号が入力されて前記フィードバッククロック信号を出力する第２レプリカ遅延回路と、
前記半導体装置にデータを入力し、前記中間クロック信号に従ってデータの入力を同期させる複数のデータ入力ラッチと、
前記半導体装置から入力されたデータをバッファリングし、前記内部クロック信号に従って前記入力されたデータのバッファリングを同期させる複数のデータ出力バッファとを含むことを特徴とする回路。
【請求項３３】
前記レプリカ遅延回路は、
ヒューズと、
前記ヒューズを切断することによって、調整される遅延を有する補償遅延部とを含むことを特徴とする請求項３２に記載の回路。
【請求項３４】
前記遅延制御回路は、
調整信号に応答して前記入力クロック信号を遅延させることによって、前記内部クロック信号を発生する可変遅延回路と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記調整信号を発生する位相検出器とを含むことを特徴とする請求項３２に記載の回路。
【請求項３５】
前記遅延制御回路は、
同期信号に応答して前記内部クロック信号を発生する発振器と、
前記入力クロック信号を前記フィードバッククロック信号と比較することによって、前記同期信号を発生する位相検出器とを含むことを特徴とする請求項３２に記載の回路。
【請求項３６】
入力クロック信号に応答して内部クロック信号を発生する手段と、
ループのスタート点から前記内部クロック信号が入力され、前記ループの終了点で前記入力された内部クロック信号から前記フィードバッククロック信号を発生する手段と、
メモリセルアレイにデータを入力する手段と、
前記ループの第１タッピング点から第１遅延をもって入力された前記内部クロック信号に従ってデータの入力を同期させる手段と、
前記メモリセルアレイから入力されたデータを出力する手段と、
前記ループの第２タッピング点から第２遅延をもって入力された前記内部クロック信号に従って前記入力されたデータの出力を同期させる手段とを含むことを特徴とする半導体メモリ装置。
【請求項３７】
入力クロック信号に応答して内部クロック信号を発生する手段と、
ループのスタート点で前記内部クロック信号が入力され、前記ループの終了点で前記入力された内部クロック信号から前記フィードバッククロック信号を発生する手段と、
メモリセルアレイにデータを入力する手段と、
前記ループの第１タッピング点から第１遅延をもって入力された前記内部クロック信号に従ってデータの入力を同期させる手段と、
前記メモリセルアレイから入力されたデータを出力する手段と、
前記ループの第２タッピング点から第２遅延をもって入力された前記内部クロック信号に従って前記入力されたデータの出力を同期させる手段とを含むことを特徴とする半導体装置。
【請求項３８】
前記内部クロック信号を発生する手段は、
調整信号に応答して前記入力クロック信号を遅延させることによって、前記内部クロック信号を発生する手段と、
前記フィードバッククロック信号と前記入力クロック信号を比較することによって、前記調整信号を発生する手段とを含むことを特徴とする請求項３７に記載の半導体装置。
【請求項３９】
前記内部クロック信号を発生する手段は、
同期信号に応答して前記内部クロック信号を発生する手段と、
前記フィードバッククロック信号と前記入力クロック信号を比較することによって、前記同期信号を発生する手段とを含むことを特徴とする請求項３７に記載の半導体装置。
【請求項４０】
前記ループの総遅延に第１の差動調整を行う手段をさらに含むことを特徴とする請求項３７に記載の半導体装置。
【請求項４１】
前記第１の差動調整を行う手段はヒューズを含むことを特徴とする請求項４０に記載の半導体装置。
【請求項４２】
前記ループの総遅延に第２の差動調整を行う手段をさらに含むことを特徴とする請求項４０に記載の半導体装置。
【請求項４３】
前記第２の差動調整を行う手段はヒューズを含むことを特徴とする請求項４２に記載の半導体装置。
【請求項４４】
メモリセルアレイを有する半導体メモリ装置の動作方法において、
入力クロック信号を前記半導体装置に入力する段階と、
前記入力された入力クロック信号を遅延させて内部クロック信号を発生する段階と、
単一のループに沿って前記内部クロック信号を遅延させてフィードバッククロック信号を発生する段階と、
前記フィードバッククロック信号の位相が前記入力クロック信号の位相と一致するように前記入力クロック信号に対する前記内部クロック信号の遅延量を制御する段階と、
前記メモリセルアレイに入力するために、前記ループの第１タッピング点に現れる内部クロック信号に基づき、前記半導体メモリ装置内に入力されたデータを同期させる段階と、
前記半導体メモリ装置から出力するために、前記ループの第２タッピング点に現れる内部クロック信号に基づき、前記メモリセルアレイから出力されたデータを同期させる段階とを含むことを特徴とする方法。
【請求項４５】
半導体装置の動作方法において、
入力クロック信号を前記半導体装置に入力する段階と、
前記入力された入力クロック信号を遅延させて内部クロック信号を発生する段階と、
単一のループに沿って前記内部クロック信号を遅延させてフィードバッククロック信号を発生する段階と、
前記フィードバッククロック信号の位相が前記入力クロック信号の位相と一致するように前記入力クロック信号に対する前記内部クロック信号の遅延量を制御する段階と、
前記装置に入力するために、前記ループの第１タッピング点に現れる内部クロック信号に基づき、前記半導体メモリ装置内に入力されたデータを同期させる段階と、
前記半導体メモリ装置から出力するために、前記ループの第２タッピング点に現れる内部クロック信号に基づき、前記半導体メモリ装置から出力されるデータを同期させる段階とを含むことを特徴とする方法。
【請求項４６】
前記フィードバッククロック信号を感知して前記第１量を制御する段階をさらに含むことを特徴とする請求項４５に記載の方法。
【請求項４７】
前記ループの総遅延に第１の差動調整を行う段階をさらに含むことを特徴とする請求項４５に記載の方法。
【請求項４８】
前記第１の差動調整はヒューズを切断することによって行われることを特徴とする請求項４７に記載の方法。
【請求項４９】
前記第１の調整補償遅延部は外部のプログラム可能な制御信号を設定することによって行われることを特徴とする請求項４７に記載の方法。
【請求項５０】
前記ループの総遅延に第２の差動調整を行う段階をさらに含むことを特徴とする請求項４７に記載の方法。
【請求項５１】
前記第２の差動調整はヒューズを切断することによって行われることを特徴とする請求項５０に記載の方法。
【請求項５２】
前記第２の調整補償遅延部は外部のプログラム可能な制御信号を設定することによって行われることを特徴とする請求項５０に記載の方法。
【請求項５３】
前記第２の差動調整は前記ループの総遅延内で前記第１の差動調整を補償するために行われることを特徴とする請求項５０に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、さらに具体的には、メモリ装置に／からデータを入力／出力するためにクロック遅延または位相を制御する回路に関するものである。
【０００２】
【従来の技術】
データを貯蔵するために、半導体装置、特に、メモリ装置が使用される。データビットは１以上のメモリセルに入力（書き込み）することによって格納される。
【０００３】
データは同期したビットグループでメモリセルアレイに書き込まれて、それから読み出される。そのようなデータグループはバイトを構成することがある。
【０００４】
このような動作を同期化させることは、半導体メモリ装置の全般にわたってクロック信号を使用することによってなされる。入力クロック信号ＣＬＫが提供され、内部クロック信号ＩｎｔＣＬＫが入力クロック信号ＣＬＫから追加的に生成されることがある。
【０００５】
より速いメモリ装置が要求されることによって、クロック信号はそれに応じて短くなる。これによって、データグループの入出力を同期させる時に生じるエラーの余地が減る。
【０００６】
エラーの余地を減少に関して、内部クロックＩｎｔＣＬＫのジッタ（Ｊｉｔｔｅｒ）を減らすための努力が行われている。ジッタは温度変化、電圧変化、製造工程変化を含む多様な要因により生じる。ジッタを減らすことがエラーマージンを減らし、また、エラーを減らす。
【０００７】
データ出力動作とデータ入力動作のために、ジッタは必ず減少されなければならない。従来の技術は、各メモリ装置内に二つの回路を提供する。そのうち一つは、データを書き込むための回路であり、他の一つは、データを読み出すための回路である。そのような回路の例が図１乃至図４を利用して以下説明される。
【０００８】
図１を参照すれば、従来の技術による装置１００の一部が説明され、この装置１００はデータを格納するためのメモリセルアレイ（以下、ＭＣＡという）１０２を有する。この装置１００は入力クロック信号ＣＬＫを受け入れる。
【０００９】
この装置１００は同期方式でＭＡＣ１０２からデータグループを出力するように、クロック信号の遅延を同期させるための回路１１４を有する。この回路１１４は遅延ロックループＤＬＬ回路として知られている。
【００１０】
この回路１１４は可変遅延回路１２２を含む。可変遅延回路１２２は入力クロック信号ＣＬＫと調整信号ＡＤＪ１を受け入れる。可変遅延回路１２２は読み出し信号ＰＣＬＫＲを出力する。この信号は入力クロック信号ＣＬＫの遅延信号である。この遅延は調整信号ＡＤＪ１の制御に従って変更可能である。
【００１１】
この回路１１４は位相検出器１２４を含む。位相検出器１２４は入力クロック信号ＣＬＫとフィードバッククロック信号ＦＣＬＫ１を入力する。フィードバッククロック信号ＦＣＬＫ１がいくらかの遅延を受けた後に、読み出し信号ＰＣＬＫＲから生成されることは以下の説明から分かる。
【００１２】
位相検出器１２４は調整信号ＡＤＪ１を出力する。調整信号ＡＤＪ１は位相検出器１２４の入力信号が同期状態に維持されるようにする。すなわち、調整信号ＡＤＪ１はフィードバッククロック信号ＦＣＬＫ１の位相と入力クロック信号ＣＬＫの位相を一致させる。
【００１３】
読み出し信号ＰＣＬＫＲはこの装置１００のデータ出力ＤＯＵＴクロックツリー１３２に出力される。読み出し信号ＰＣＬＫＲは一群のＤＯＵＴバッファ１３４を同期させるために使用され、ＤＯＵＴバッファ１３４はＭＣＡ１０２から出力データＤＡＴＡ＿ＯＵＴを受け入れる。出力データはその次に一群のＤＯＵＴドライバ１３６に伝達される。ＤＯＵＴドライバ１３６からの出力データは一群のＤＯＵＴパッド１３８に伝達される。
【００１４】
この装置１００は複数のＤＯＵＴパッドを有する。ＤＯＵＴパッド各々は一群のデータビット各々に対して設けられており、例えば、×４、×８、×１６、×３２及び×６４を含む。図１は８個のデータビット×８の例を示す。したがって、ＤＯＵＴパッドグループ１３８は８個の個別ＤＯＵＴバット１３８−１、１３８−２、…、１３８−８を含む。これはデータバッファグループ１３４が８個の個別バッフア１３４−１、１３４−２、...、１４−８で構成されることを意味する。さらに、ＤＯＵＴドライバグループ１３６は８個の個別バッファ１３６−１、１３６−２、…１３６−８で構成される。
【００１５】
ＤＯＵＴクロックツリー１３２、ＤＯＵＴバッファグループ１３４及びドライバグループ１３６各々は遅延を提供することは理解される。このような遅延は累積することによって、データの出力を同期させることができない結果を招来する。
【００１６】
回路１１４に戻れば、可変遅延回路１２２からスタートして位相検出器１２４で終わるフィードバックループがさらに形成される。フィードバックループは内部クロック信号ＰＣＬＫＲが入力されてフィードバッククロック信号ＦＣＬＫ１を出力する。
【００１７】
フィードバックループはＤＯＵＴクロックツリー１３２、ＤＯＵＴバッファグループ１３４、及びＤＯＵＴドライバグループ１３６からなった経路の遅延をコピーするためのものである。したがって、図１の実施形態において、レプリカとして三つの遅延素子１４２、１４４、１４６が提供される。具体的に、遅延素子１４２はレプリカＤＯＵＴクロックツリー１４２として形成され、遅延素子１４４はレプリカＤＯＵＴバッファ１４４として形成され、遅延素子１４６はレプリカＤＯＵＴドライバ１４６として形成される。
【００１８】
図２を参照すれば、図１の回路動作を説明するためのタイミング図が示している。内部クロック信号ＰＣＬＫＲは可変遅延回路１２２を通じて入力クロック信号ＣＬＫに対してＴＤ１ほど遅延される。ＰＣＬＫＲは入力クロック信号ＣＬＫに対して先行したクロック信号である。先行した量は遅延素子１４２、１４４、１４６の遅延ＴＤ２、ＴＤ３、ＴＤ４の合計である。ＭＣＡ１０２からの出力データＤＡＴＡ＿ＯＵＴはＰＣＬＫＲ２信号と同期し、データＤＯＵＴを出力するために、ＤＯＵＴドライバグループ１３６に伝達され、これは次のサイクルの入力クロック信号ＣＬＫの上昇エッジに合わせられる
図３を参照すれば、装置１００の他の部分が説明される。ＭＣＡ１０２と入力クロック信号ＣＬＫのような装置１００のいくらかの構成要素が再び示されている。
【００１９】
装置１００は同期方式でデータグループを入力するように遅延を同期させるための回路３１４を有する。この回路３１４はまた遅延ロックループＤＬＬ回路として知られている。
【００２０】
回路３１４は可変遅延回路３２２を含み、可変遅延回路３２２は回路１２２と類似していうる。可変遅延回路３２２には入力クロック信号ＣＬＫと調整信号ＡＤＪ３が入力される。可変遅延回路３２２は書き込み信号ＰＣＬＣＫＷを出力する。書き込み信号ＰＣＬＫＷはクロック信号ＣＬＫの遅延信号である。この遅延は調整信号ＡＤＪ３に従って変更可能である。
【００２１】
回路３１４は位相検出器３２４を含み、これは位相検出器１２４と類似している。フィードバッククロック信号ＦＣＬＫ３がいくらかの遅延を受けた後に、書き込み信号ＰＣＬＫＷから生成されることは以後の説明から理解されるだろう。
【００２２】
位相検出器３２４は調整信号ＡＤＪ３を出力する。調整信号ＡＤＪ３は位相検出器３２４の入力信号が同期状態に維持されるようにする。すなわち、調整信号ＡＤＪ３はフィードバッククロック信号ＦＣＬＫ３の位相を入力クロック信号ＣＬＫの位相と一致させる。
【００２３】
書き込み信号ＰＣＬＫＷは装置１００のデータ入力ＤＩＮクロックツリー３６２に出力される。ＤＩＮクロックツリー３６２は図１のＤＯＵＴクロックツリー１３２と同様に構成される。
【００２４】
ＤＩＮクロックツリー３６２からの書き込み信号ＰＣＬＫＷはＤＩＮラッチグループ３６４を同期させるのに使用され、ＤＩＮラッチはＤＩＮパッドグループ３６８からの入力データＤＩＮを受け入れる。ラッチされたデータはその次のＭＣＡ１０２に入力される。
【００２５】
先の説明によれば、図１は×８ビットの例を示す。これはＤＩＮラッチグループ３６４が８個のＤＩＮラッチ３６４−１、３６４−２、…、３６４−８で構成されることを意味する。
【００２６】
ＤＩＮクロックツリー３６２が遅延を提供することは理解される。この遅延は、修正なしではデータの入力を同期させることができない結果を招来する。
【００２７】
回路３１４において、可変遅延回路３２２からスタートして位相検出器３２４で終わるフィードバックループが形成される。フィードバックループは書き込み信号ＰＣＬＫＷが入力され、フィードバッククロック信号ＦＣＬＫ３を出力する。
【００２８】
フィードバックループはＤＩＮクロックツリー３６２からなった経路の遅延をコピーするのに使用される。したがって、図３の実施形態において、レプリカとして遅延素子３７２が提供される。具体的に、遅延素子３７はレプリカＤＩＮクロックツリー３７２として形成される。
【００２９】
図４を参照すれば、図３の回路動作を説明するためのタイミング図が示している。回路３１４の動作は回路１１４の動作と類似している。しかし、一般的に、このような二つの回路では同期される位相遅延を異ならせる。
【００３０】
内部クロック信号ＰＣＬＫＷは可変遅延回路３２２を通じてＴＤ５ほど入力クロック信号ＣＬＫに対して遅延される。ＰＣＬＫＷは入力クロック信号ＣＬＫに対して先行するクロック信号である。先行する遅延量は遅延素子３７２による遅延である。ＤＩＮラッチグループ３６４での入力データＤＩＮはＤＡＴＡ＿ＩＮとしてＭＣＡ２に伝達するためのＰＣＬＫＷ２信号によって同期され、ＰＣＬＫＷ２は次のサイクルの入力クロック信号ＣＬＫの上昇エッジに合わせられる。
【００３１】
例示的な同期回路またはＤＬＬの動作は米国特許第６，１９４，９３０号、第６，３１３，６７４Ｂ１号、第６，１５０，８５６号、第６，２２９，３６３号、第５，６６３，６６５号、第５，７７１，２６４号及び第５，６４２，０８２号に詳細に説明されている。
【００３２】
徐々により小さい装置が要求されることによって、回路を節約することが徐々に要求されている。レプリカ回路を有する二つのフィードバックループを含むことによって、装置１００は大きい領域を必要にする。
【００３３】
【発明が解決しようとする課題】
本発明は、メモリセルアレイへの、そして装置からのデータグループの入力及び出力を同期させるための装置、回路及び方法を提供するためのものである。
【００３４】
【課題を解決するための手段】
一般的に、本発明はメモリセルアレイへの、そして装置からのデータグループの入力及び出力を同期させるための装置、回路及び方法を提供する。同期化は内部クロック信号によって実行され、内部クロック信号全部、単一の遅延フィードバックループから生成される。
【００３５】
二つの内部クロック信号を生成するために、単一ループが使用されるので、半導体メモリ装置の空間が節約され、半導体メモリ装置をより小さく作ることが可能である。また、電力消耗を減らすことができる。
【００３６】
本発明は、図面を参照した以下の詳細な説明からより明らかになるであろう。
【００３７】
【発明の実施の形態】
本出願は、２００２年１月９日に韓国特許庁に出願された韓国特許出願Ｐ２００２−０１２５１号の優先権を主張している。この基礎出願の内容は、参照により本出願に取り込まれる。
【００３８】
前述のように、本発明は、メモリセルアレイへのデータグループの入力及び装置からのデータグループの出力を同期させる装置、回路及び方法を提供する。同期は、単一フィードバックループから引き出される内部クロック信号によりなされる。
【００３９】
図５を参照すれば、本発明によるメモリ装置５００が示している。
【００４０】
装置５００はデータを格納するためのメモリセルアレイＭＣＡ５０２を含み、その動作の時間を決めるために内部クロック信号ＣＬＫが入力される。
【００４１】
装置５００はデータ入力ＤＩＮラッチのグループ５０４とＤＩＮパッドのグループ５０５を含む。ＤＩＮパッド５０５に入力されるデータはＤＡＴＡ＿ＩＮとしてＭＣＡ５０２に入力するためのＤＩＮラッチ５０４によってラッチされる。
【００４２】
さらに、装置５００はデータ出力ＤＯＵＴバッファグループ５０７とＤＯＵＴパッドグループ５０８を含む。ＤＡＴＡ＿ＯＵＴとしてＭＣＡ５０２からのデータはＤＯＵＴとしてＤＯＵＴパッド５０８に伝達するためにＤＯＵＴバッファ５０７に入力し格納される。
【００４３】
本発明のすべての実施形態は、データグループが、例えば×４、×８、×１６、×３２、×６４などのような任意の数のデータで構成される装置を含む。各グループは適切な数の素子を有する。
【００４４】
装置５００は、図５の簡単なブロック図には示していないが、他の回路をさらに含む。そのようなことは、本発明の説明をよりよく説明するために図５中には含めていない。図５の装置を実現するための他の回路は、本明細書の残りの部分で、そしてこの分野の一般的な知識から十分に理解される。
【００４５】
重要なことは、装置５００は同期ループ回路５１５を含むことである、この回路には入力クロック信号ＣＬＫが入力される。同期ループ回路５１５は書き込み制御信号ＰＧＣＬＫＷをＤＩＮラッチ５０４に出力する。したがって、書き込み制御信号ＰＧＣＬＫＷはＭＣＡにデータを入力するのに同期信号として使用される。
【００４６】
また、同期ループ回路５１５は読み出し制御信号ＰＧＣＬＫＲをＯＵＴバッファ５０７に出力する。したがって、読み出し制御信号ＰＧＣＬＫＲはＭＣＡ５０２から入力されるデータをバッファリングするのに同期信号として使用される。
【００４７】
望ましい実施形態において、同期ループ回路５１５は遅延制御回路５２０と少なくとも一つのレプリカ遅延５２６を含み、図面に示したように連結されている。
【００４８】
遅延制御回路５２０は入力クロック信号ＣＬＫが入力されて内部クロック信号ＰＧＣＬＫを生成する。遅延制御回路５２０にはまたフィードバッククロック信号ＦＧＣＬＫが入力される。
【００４９】
内部クロック信号ＰＧＣＬＫはフィードバッククロック信号ＦＧＣＬＫの制御に従って入力クロック信号ＣＬＫから遅延される。具体的には、回路５２０はフィードバッククロック信号ＦＧＣＬＫの位相が入力クロック信号ＣＬＫのそれと同一に維持されるように自分の遅延を調整する。
【００５０】
レプリカ遅延５２６は単一の遅延ユニット（図５に示す）または複数の遅延ユニットで構成される。レプリカ遅延５２６には内部クロック信号ＰＧＣＬＫが入力され、入力された信号を遅延させてフィードバッククロック信号ＦＧＣＬＫを発生する。
【００５１】
重要なことは、レプリカ遅延５２６は単一ループ５２８に沿って内部クロック信号ＰＧＣＬＫを遅延させることである。このループは同期ループ回路５１５内の矢印で示されている。すなわち、レプリカ遅延５２６は遅延制御回路５２０を有するループを定義する。ループは遅延制御回路５２０の出力（ここで内部クロック信号ＰＧＣＬＫが生成される）からスタートして遅延ループ回路５２０の入力（ここでフィードバック制御信号ＦＧＣＬＫが入力される）で終わる。
【００５２】
本発明の重要な特徴は、書き込み制御信号ＰＧＣＬＫＷと読み出し制御信号ＰＧＣＬＫＲの全部が単一ループ５２８のタッピング点Ａ、Ｂでタッピングすることによって生成されることである。さらに具体的には、書き込み制御信号ＰＧＣＬＫＷは内部クロック信号ＰＧＣＬＫとしてループ５２８の第１タッピング点Ａから入力される。そして、読み出し制御信号ＰＧＣＬＫＲは再び内部クロック信号ＰＧＣＬＫとしてループ５２８の第２タッピング点Ｂから入力される。読み出し制御信号ＰＧＣＬＫＲは読み出し動作の間、イネーブルされ、書き込み制御信号ＰＧＣＬＫＷは書き込み動作の間、イネーブルされる。このような動作のうちいくらかは同時に生じることができる。
【００５３】
タッピング点Ａ、Ｂが異なると、書き込み制御信号ＰＧＣＬＫＷは内部クロック信号ＰＧＣＬＫから第１遅延を有し、読み出し制御信号ＰＧＣＬＫＲは内部クロック信号ＰＧＣＬＫから第２遅延を有する。
【００５４】
第１遅延と第２遅延は一般的に異なる。それらのうち一つは“０”である。例えば、タッピング点Ａはループ５２８のレプリカ遅延５２６の次に図５に示しており、したがって、書き込み制御信号ＰＧＣＬＫＷは信号ＦＧＣＬＫと一致する。この組み合わせが可能である間、本発明を実行する必要はない。他のタッピング点がレプリカ遅延５２６の個別遅延素子の間に可能であり、以下説明される。
【００５５】
本発明の利点は、信号の生成時に、単一ループ５２８が使用され、単一ループ５２８が読み出し制御信号と書き込み制御信号のために使用されることである。これは、従来の技術に比べて空間を節約する。
【００５６】
図６を参照すれば、本発明の他の実施形態によるメモリ装置６００が示している。
【００５７】
装置６００はデータを格納するためにメモリセルアレイＭＣＡ６０２を含む。また装置６００は動作時間を調節するために外部クロック信号ＣＬＫが入力されるクロックバッド６１０を含む。
【００５８】
また、装置６００はデータ入力ＤＩＮラッチグループ６０４とデータ出力ＤＯＵＴバッファグループ６０７を含み、これはデータを入力するのに使用される。
【００５９】
さらに、装置６００はＤＩＮ／ＤＯＵＴバッファグループ６０９を含む。ＤＩＮ／ＤＯＵＴパッド６０９はデータを入力するために、そしてデータを出力するために使用される。すなわち、メモリ装置６００は入出力動作のための一連のパッド６０９を含む。装置が読み出し動作を実行する間、ＤＩＮ／ＤＯＵＴパッド６０９はＤＯＵＴパッドとして動作する。装置が書き込み動作を実行する間、ＤＩＮ／ＤＯＵＴパッド６０９はＤＩＮパッドとして動作する。一般的に、ＤＲＡＭはＤＩＮ／ＤＯＵＴバッドを共有する。
【００６０】
重要なことは、装置６００は同期ループ回路６１５を含むことである。この回路は図５の回路５１５と同一に構成される。すなわち、本発明はデータ入出力パッドが共有されないか（図５）、または共有される（図６）メモリ装置で実施される。
【００６１】
さらに具体的に、同期ループ回路６１５は遅延制御回路５２０とレプリカ遅延５２６を含み、これはループ５２８を形成する。遅延制御回路５２０は入力クロック信号ＣＬＫを受け入れる。同期ループ回路５１５は書き込み制御信号ＰＧＣＬＫＷをＤＩＮラッチ６０４に、そして読み出し制御信号ＰＧＣＬＫＲをＤＯＵＴバッファ６０７に出力する。このような信号はデータグループの読み出し及び書き込み動作を同期させる。
【００６２】
遅延制御回路５２０は本発明に従って多様な方式で実現される。二つの方式が、回路５２０−Ａ、５２０−Ｂとして、図７及び図８に基づいて説明される。
【００６３】
図７を参照すれば、遅延制御回路５２０−Ａは可変遅延回路７３０と位相検出回路７４０を含む。入力クロック信号ＣＬＫが可変遅延回路７３０と位相検出回路７４０に印加される。
【００６４】
可変遅延回路７３０は調整信号ＡＤＪが入力される。したがって、可変遅延回路７３０は内部クロック信号ＰＧＣＬＫを生成する。可変遅延回路７３０はこの分野で知られた多様な方式で実現される。一つの方式はｎ個の遅延端子を具備する方式であって、遅延端子のうち一つが調整信号ＡＤｊによって選択される。可変遅延範囲は所定の数の遅延端子によって定義される。
【００６５】
位相検出回路７４０はフィードバッククロック信号ＦＧＣＬＫが入力される。位相検出回路７４０は入力クロック信号ＣＬＫをフィードバッククロック信号ＦＧＣＬＫと比較することによって、調整信号ＡＤＪを生成する。調整信号ＡＤＪは位相検出回路７４０の入力信号が同期状態を維持するようにする。すわわち、調整信号ＡＤＪはフィードバッククロック信号ＦＧＣＬＫの位相が入力クロック信号ＣＬＫの位相と一致されるように維持する。
【００６６】
図７の実施形態は遅延同期ループＤＬＬ手段に対応する。ＤＬＬ回路によって供給される内部クロック信号が入力クロック信号ＣＬＫに対して移動されても、内部クロック信号の位相は入力クロック信号ＣＬＫの位相よりさらに早い。
【００６７】
図８を参照すれば、遅延制御回路５２０−Ｂは発振器８３０と位相検出回路８４０を含む。
【００６８】
発振器８３０は同期信号ＳＹＮＣが入力される。したがって、発振器８３０は同期信号ＳＹＮＣに応答して内部クロック信号ＣＬＫを遅延させることによって、内部クロック信号ＰＧＣＬＫを発生する。発振器８３０は発振器、パルス発生器及びそれらのような多様な方式で構成されることができる。
【００６９】
位相検出回路８４０は入力クロック信号ＣＬＫとフィードバッククロック信号ＦＧＣＬＫが入力される。その次に、位相検出回路８４０は入力クロック信号ＣＬＫをフィードバッククロック信号ＦＧＣＬＫと比較することによって同期信号ＳＹＮＣを発生する。
【００７０】
一実施形態において、同期信号ＳＹＮＣは位相検出回路８４０が同期状態に維持されるようにする。すなわち、同期信号ＳＹＮＣはフィードバッククロック信号ＦＧＣＬＫの位相が入力クロック信号ＣＬＫの位相と一致するように維持させる。
【００７１】
図９を参照すれば、メモリ装置９００は本発明の実施形態に従って構成される回路を有する。装置９００はデータを格納するためのメモリセルアレイＭＣＡ９０２を含む。
【００７２】
また、装置９００の回路はＭＣ９０２にデータを入力するための入力ブランチを含み、これはＤＩＮパッドグループ９０５とＤＩＮラッチグループ９０４で構成される。
【００７３】
さらに、装置９００の回路はＭＣＡ９０２からデータを出力するための出力ブランチを含み、これはＤＯＵＴバッファグループ９０７、ＤＯＵＴ駆動器グループ９０８及びＤＯＵＴパッドグループ９０９で構成される。
【００７４】
データ入出力パッドが共有される装置９００の回路が実現されることができ、これは、この明細書の他の部分に示されている。
【００７５】
装置９００の回路は遅延制御回路９２０とレプリカ遅延回路を含む。図９の実施形態において、レプリカ遅延回路はフィードバックループ９２８を形成するように、一つまたはそれより多い装置で構成される。
【００７６】
遅延制御回路９２０は入力クロック信号ＣＬＫが入力されて内部クロック信号ＰＣＬＫＲ３を生成する。内部クロック信号ＰＣＬＫＲ３はループ９２８に従って遅延され、フィードバッククロック信号ＦＣＬＫ３として回路９２０に入力される。
【００７７】
遅延制御回路９２０は遅延制御回路５２０が、例えば、図７の回路５２０−Ａのように、または図８の回路５２０−Ｂのように構成されることができる。遅延制御回路９２０はフィードバッククロック信号ＦＣＬＫ３が入力され、内部クロック信号ＰＣＬＫＲ３が入力クロック信号ＣＬＫからどのくらい遅延されるかを調整する。
【００７８】
少なくとも二つのタッピング点Ａ、Ｂがループ９２８に定義される。タッピング点Ａはデータ入力ブランチとして使用され、タッピング点Ｂはデータ出力ブランチとして使用される。
【００７９】
図９の実施形態において、タッピング点Ａで、ループ９２８の中間クロック信号ＰＣＬＫＷ３はＤＩＮクロックツリー９３２に供給される。中間クロック信号ＰＣＬＫＷ３は書き込み制御信号ＰＣＬＫＷ４としてＤＩＮクロックツリー９３２から生成され、書き込み動作を同期させるためにＤＩＮラッチ９０４に伝達される。したがって、書き込み制御信号ＰＣＬＫＷ４は内部クロック信号ＰＣＬＫＲ３から第１遅延を有する。
【００８０】
図９の実施形態において、タッピング点Ｂは遅延制御回路９２０の出力と一致する。これは本発明の実施を不要とする。他の実施形態もまた可能である。
【００８１】
タッピング点Ｂで、ループ９２８の内部クロック信号ＰＣＬＫ３はＤＯＵＴクロックツリー９３２に供給される。それから、読み出し制御信号ＰＣＬＫＲ４として生成され、読み出し動作を同期させるためにＤＯＵＴバッファ９０７に伝達される。したがって、読み出し制御信号ＰＣＬＫＲ４は内部クロック信号ＰＣＬＫＲ３から第２遅延を有する。
【００８２】
図９において、レプリカ遅延回路はフィードバックループ９２６を形成するように配列された遅延装置９５０、９６０、９７０で構成される。これは以下において詳細に説明される。
【００８３】
遅延装置９５０はレプリカデータ出力バッファ（レプリカＤＯＵＴバッフア９５０として図示）である。遅延装置９５０はＤＯＵＴバッファ９０７から決められた遅延を有する。
【００８４】
遅延装置９６０はレプリカデータ出力駆動器（レプリカＤＯＵＴ駆動器９６０として図示）である。これはループ９２８のレプリカデータ出力バッファ９５０の次に位置する。レプリカデータ出力駆動器９６０はＤＯＵＴ駆動器９０８から決められた遅延を有する。
【００８５】
タッピング点Ａがレプリカデータ出力駆動器９６０の出力という点で、図９の設計が有利である。これはＤＩＮクロックツリー９３２に入力されるのに、十分な強さを信号ＰＣＬＫＷ３に提供される。
【００８６】
図９の設計と異なる方法は、遅延装置９５０と遅延装置９６０が第１レプリカ遅延回路を構成するようにすることであり、この回路は内部クロック信号ＰＣＬＫＲ３が入力されて、中間クロック信号ＰＣＬＫＷ３を出力する。さらに、遅延装置９７０は第２レプリカ遅延回路を構成し、これは中間クロック信号ＰＣＬＫＷ３が入力されてフィードバッククロック信号ＦＣＬＫ９を出力する。
【００８７】
図１０を参照すれば、レプリカデータ出力駆動器９６０の回路が示している。バッファはＮ１ノードの信号から信号ＰＣＬＫＷ３を発生する。図１０のＰＭＯＳ／ＮＭＯＳトランジスタの大きさを変化させることによって、遅延が調整されることができる。
【００８８】
図１１及び図１２を参照すれば、図９の回路の動作が示している。ＴＤ８は遅延制御回路９２０の遅延である。ＴＤ９はレプリカＤＯＵＴバッファ９５０の遅延である。ＴＤ１０はレプリカＤＯＵＴ駆動器９６０の遅延である。ＴＤ１１はレプリカＤＩＮ／ＤＯＵＴクロックツリー９７０の遅延である。
【００８９】
図９を再び参照すれば、ＤＩＮクロックツリー９３２がＤＯＵＴクロックツリー９３３と同一の遅延を有するようにすることが非常に有利である。これはＤＩＮパッドとＤＯＵＴパッドが共有される実施形態を容易にする。
【００９０】
しかし、ＤＩＮクロックツリー９３２がＤＯＵＴクロックツリー９３３と同一の遅延を有しなければ、望ましくは他の構造が構成される。そのような構造は、第２レプリカ遅延回路（遅延装置９７０）の遅延に第１調整を行い、第１レプリカ遅延回路（遅延装置９５０、９６０）の遅延に第２調整を行うことによって、選択的に第１調整を補償することを含む。
【００９１】
さらに具体的に、レプリカクロックツリー９７０は第１調整可能な補償遅延部９８２を含む。遅延部９８２はレプリカクロックツリー８７０の内部遅延に第１の差動調整を行う。第１の差動調整はレプリカクロックツリー９７０の遅延とＤＩＮクロックツリー９３２の遅延とを一致させる。第１の差動調整がＤＯＵＴクロックツリー９３３とＤＩＮクロックツリー９３２との間の遅延差から決められることが望ましい。
【００９２】
一実施形態において、遅延部９８２は外部のプログラム可能な制御信号ＭＲＳによって制御される。これはモードレジスタ設定信号であり、時間遅延の量を制御する。他の実施形態が以下に説明される。
【００９３】
さらに、レプリカデータ出力バッファ９５０とレプリカデータ出力駆動器９６０のうちいずれか一つは第２の調整可能な補償遅延部９８４を含む。この遅延部９８４はホスト装置の内部遅延に第２の差動調整を行う。第２の調整可能な補償遅延部９８４は外部のプログラム可能な制御信号によって制御されることができる。
【００９４】
第２の差動調整はループ９２８の総遅延内で第１の差動調整を補償するように行う。第２の差動調整はデータ出力クロックツリー９３３の遅延に従って行われ、データ入力クロックツリー９３２の遅延に従って選択的に行われる。
【００９５】
一例において、ＤＯＵＴクロックツリー９３３の遅延時間が１．０ｎｓであり、レプリカＤＯＵＴバッファ９５０の遅延時間が０．８ｎｓであれば、まず、補償遅延部９８２が０．８ｎｓ遅延されるように調整され、その次に、補償遅延部９８４が１．２ｎｓ遅延されるように調整される。すなわち、レプリカＤＩＮ／ＤＯＵＴクロックツリー９７０の遅延時間は最終的に０．８ ｎｓに設定され、レプリカＤＯＵＴバッファ９５０の遅延時間は最終的に１．２ｎｓに設定される。
【００９６】
他の例において、ＤＯＵＴクロックツリー９３３の遅延時間が１．０ｎｓであり、レプリカＤＯＵＴバッファ９５０の遅延時間が０．８ｎｓであり、レプリカＤＩＮクロックツリー９３２の遅延時間が１．２ｎｓであれば、まず補償遅延部９８２が１．２ｎｓ遅延されるように調整し、その次に、補償遅延部９８４が０．８ｎｓ遅延されるように減少されなければならない。すなわち、レプリカＤＩＮ／ＤＯＵＴクロックツリー９７０の遅延時間は最終的に１．２ｎｓに設定され、レプリカＤＯＵＴバッファ９５０の遅延時間は最終的に０．８ｎｓに設定される。
【００９７】
図１３を参照すれば、第１調整可能な補償遅延部９８２と第２調整可能な補償遅延部９８４の他の実施形態が示している。図１３の実施形態がプログラム可能な制御信号を含まないことは理解される。
【００９８】
図１３はレプリカＤＩＮ／ＤＯＵＴクロックツリー９７０またはレプリカＤＯＵＴバッファ９５０の実施形態を示している。これは、一連のインバーター１３６０、１３７０、．．．を含み、これは信号ＰＣＬＫＷ３が入力されて、ノードＮ１（遅延装置９５０）で信号を生成するか、または信号ＰＣＬＫＷ３が入力されて信号ＦＣＬＫ９を生成する。このインバーター周辺には複数の抵抗器１３６１、１３６３、．．．、複数のキャパシタ１３６５、１３６８、及び複数のヒューズ１３６２、１３６４がある。遅延量は遅延を追加、または引くように、ヒューズ１３６２、１３６４を切断することによって調整可能である。
【００９９】
図１４を参照すれば、本発明の実施形態による方法を示すためのフローチャート１４００が使用される。フローチャート１４００の方法は半導体メモリ装置または非メモリ半導体装置で実施される。
【０１００】
選択ボックス１４１０によれば、一つまたはそれより多い差動調整がループの総遅延に対して行われる。第２の差動遅延はループの総遅延内で第１の差動調整を補償するためのものである。このような差動調整は、一つまたはそれより多い外部のプログラム可能な制御信号を設定することによって、またはヒューズを切断することによって行われる。
【０１０１】
次のボックス１４２０によれば、第１位相を有する入力クロック信号が入力される。これは内部クロック信号を発生する。
【０１０２】
次のボックス１４４０によれば、内部クロック信号は単一ループに従って遅延される。これは第２位相を有するフィードバッククロック信号を発生する。
【０１０３】
次のボックス１４４５によれば、フィードバッククロック信号が感知される。
【０１０４】
次のボックス１４５０によれば、第１の量は第２位相が第１位相と同一に制御される。制御は遅延同期ループを使用することによって、または位相同期ループを使用することによって、感知されたフィードバッククロック信号から実行されることができる。
【０１０５】
次のボックス１４６０によれば、一次に遅延された状態の内部クロック信号はループの第１タッピング点から入力される。
【０１０６】
次のボックス１４７０によれば、装置に入力されるデータグループは半導体装置（または半導体メモリ装置のメモリセルアレイ）に書き込むために、入力された一次に遅延された状態に従って同期される。
【０１０７】
次のボックス１４８０によれば、二次に遅延された状態の内部クロック信号は１４６０ボックスと同一のループの第２タッピング点から入力される。
【０１０８】
選択的なボックス１４９０によれば、半導体装置（またはメモリセルアレイ）から読み出されたデータグループは装置から出力するために入力された二次に遅延された状態に従って同期される。
【０１０９】
当業者は、本明細書中の説明の全体に基づいて本発明を実施することができる。多数の詳細事項が本発明をより完全に理解のために説明されているが、本発明を不必要に曖昧にすることがないように周知の事項については詳細な説明を省略した。
【０１１０】
以上、本発明による回路の構成及び動作を上述の説明及び図面に基づいて示したが、これは例を挙げて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能なことはもちろんである。発明者は、発明の主題が開示された種々の要素、特徴、機能及び／又は特質の全てのコンビネーション及びサブコンビネーションを含むものと考える。
【０１１１】
特許請求の範囲は、新規かつ非自明であると考えられる特定のコンビネーション及びサブコンビネーションの特許を請求している。このような特徴、機能、要素及び／又は特質の他のコンビネーション及びサブコンビネーションについての追加の請求項が本願又はそれから派生する出願において導入されうる。
【図面の簡単な説明】
【図１】メモリセルアレイからデータを読み出し、データを読み出すための内部クロックの遅延を調節するために遅延同期ループの回路を示す従来の技術による装置の一部のブロック図である。
【図２】図１の回路の読み出し動作を説明するためのタイミング図である。
【図３】メモリセルアレイにデータを書き込み、データを書き込むための内部クロックの遅延を調節するために遅延同期ループの回路を示す従来の技術による装置の一部のブロック図である。
【図４】図３の回路の書き込み動作を説明するためのタイミング図である。
【図５】本発明の望ましい実施形態による装置内の回路のブロック図である。
【図６】本発明の望ましい実施形態による他の装置内の回路のブロック図である。
【図７】本発明の遅延ロックループ実施形態による図５または図６の装置の回路内の遅延制御回路のブロック図である。
【図８】本発明の遅延ロックループ実施形態による図５及び図６の装置の回路内の遅延制御回路のブロック図である。
【図９】本発明の実施形態による装置内の回路の詳細ブロック図である。
【図１０】図９の回路の構成のための回路図である。
【図１１】図９の回路の読み出し動作を示すタイミング図である。
【図１２】図９の回路の書き込み動作を示すタイミング図である。
【図１３】図９の回路の構成のための回路図である。
【図１４】本発明の実施形態による方法を示すフローチャートである。
【図１】
0004343539.tif 000002
【図２】
0004343539.tif 000003
【図３】
0004343539.tif 000004
【図４】
0004343539.tif 000005
【図５】
0004343539.tif 000006
【図６】
0004343539.tif 000007
【図７】
0004343539.tif 000008
【図８】
0004343539.tif 000009
【図９】
0004343539.tif 000010
【図１０】
0004343539.tif 000011
【図１１】
0004343539.tif 000012
【図１２】
0004343539.tif 000013
【図１３】
0004343539.tif 000014
【図１４】
0004343539.tif 000015