(57)【特許請求の範囲】
【請求項１】
通信システムで使用される送信回路に搭載されるＦＩＲフィルタであって、
伝送情報からなりビット列で構成される入力データを順次に受けるシフトレジスタと、
前記シフトレジスタの各遅延子の出力と、タップ係数とを乗算する複数の係数乗算器と、
前記入力データに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該入力データを伝送するために付加される付加データとを乗算する第１演算部と、
前記入力データのうち前回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該前回のデータに対応する付加データおよび今回のデータに対応する付加データの差とを乗算する第２演算部と、
前記第１および第２演算部による乗算結果を加算し、その結果をフィルタ応答として出力する加算部とを備え、
前記付加データは、前記入力データを受信側に確実に伝送するために付加されることを特徴とするＦＩＲフィルタ。
【請求項２】
請求項１のＦＩＲフィルタにおいて、
前記第１演算部は、前記係数乗算器の出力を加算する第１加算器ツリーと、該第１加算器ツリーの出力と前記付加データとを乗算する第１乗算器とを有し、
前記第２演算部は、前記係数乗算器からの出力のうち前記前回のデータを加算する第２加算器ツリーと、該第２加算器ツリーの出力と前記差とを乗算する第２乗算器とを有し、
前記加算部は、前記第１乗算器の出力と前記第２乗算器の出力とを加算することを特徴とするＦＩＲフィルタ。
【請求項３】
請求項２記載のＦＩＲフィルタにおいて、
前記係数乗算器の各出力と、前記第２加算器ツリーとを接続するスイッチを備え、
前記スイッチは、前記シフトレジスタにおける前記入力データのシフト動作に応じてスイッチングされ、前記第２加算器ツリーに前記前回データを伝達することを特徴とするＦＩＲフィルタ。
【請求項４】
通信システムで使用される送信回路に搭載されるＦＩＲフィルタであって、
伝送情報からなりビット列で構成される入力データを順次に受けるシフトレジスタと、
前記シフトレジスタの各遅延子の出力と、タップ係数とを乗算する複数の係数乗算器と、
前記入力データのうち、今回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該今回のデータを伝送するために付加される付加データとを乗算する第１演算部と、
前記入力データのうち前回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該前回のデータに対応する付加データとを乗算する第２演算部と、
前記第１および第２演算部による乗算結果を加算し、その結果をフィルタ応答として出力する加算部とを備え、
前記付加データは、前記入力データを受信側に確実に伝送するために付加されることを特徴とするＦＩＲフィルタ。
【請求項５】
通信システムで使用される送信回路に搭載されるＦＩＲフィルタであって、
伝送情報からなりビット列で構成される入力データを順次に受けるシフトレジスタと、
前記シフトレジスタの各遅延子の出力と、タップ係数とを乗算する複数の係数乗算器と、
前記入力データのうち、今回のデータに対応して前記係数乗算器から出力される乗算結果を加算する第１演算部と、
前記入力データのうち前回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該前回のデータに対応する付加データと前記今回のデータに対応する付加データとの比を乗算する第２演算部と、
前記第１演算部の出力と前記第２演算部の出力とを加算する加算部と、
前記加算部の出力と、前記今回のデータに対応する前記付加データとを乗算し、その結果をフィルタ応答として出力する乗算部とを備え、
前記付加データは、前記入力データを受信側に確実に伝送するために付加されることを特徴とするＦＩＲフィルタ。
【請求項６】
通信システムで使用される送信回路に搭載され、伝送情報からなりビット列で構成される入力データを順次に受けるシフトレジスタと、前記シフトレジスタの各遅延子の出力とタップ係数とを乗算する複数の係数乗算器とを備えたＦＩＲフィルタの制御方法であって、
前記入力データを順次に受け、
前記入力データに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該入力データを伝送するために付加される付加データとを乗算する第１演算を実施し、
前記入力データのうち前回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該前回のデータに対応する付加データおよび今回のデータに対応する付加データの差とを乗算する第２演算を実施し、
前記第１および第２演算の結果を加算し、その結果をフィルタ応答として出力し、
前記付加データは、前記入力データを受信側に確実に伝送するために付加されることを特徴とするＦＩＲフィルタの制御方法。
【請求項７】
通信システムで使用される送信回路に搭載され、伝送情報からなりビット列で構成される入力データを順次に受けるシフトレジスタと、前記シフトレジスタの各遅延子の出力とタップ係数とを乗算する複数の係数乗算器とを備えたＦＩＲフィルタの制御方法であって、
前記入力データを順次に受け、
前記入力データのうち、今回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該今回のデータを伝送するために付加される付加データとを乗算する第１演算を実施し、
前記入力データのうち前回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該前回のデータに対応する付加データとを乗算する第２演算を実施し、
前記第１および第２演算の結果を加算し、その結果をフィルタ応答として出力し、
前記付加データは、前記入力データを受信側に確実に伝送するために付加されることを特徴とするＦＩＲフィルタの制御方法。
【請求項８】
通信システムで使用される送信回路に搭載され、伝送情報からなりビット列で構成される入力データを順次に受けるシフトレジスタと、前記シフトレジスタの各遅延子の出力とタップ係数とを乗算する複数の係数乗算器とを備えたＦＩＲフィルタの制御方法であって、
前記入力データを順次に受け、
前記入力データのうち、今回のデータに対応して前記係数乗算器から出力される乗算結果を加算する第１演算を実施し、
前記入力データのうち前回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該前回のデータに対応する付加データと前記今回のデータに対応する付加データとの比を乗算する第２演算を実施し、
前記第１および第２演算の結果を加算し、
その加算結果を、前記今回のデータに対応する前記付加データとを乗算し、
その結果をフィルタ応答として出力し、
前記付加データは、前記入力データを受信側に確実に伝送するために付加されることを特徴とするＦＩＲフィルタの制御方法。
【請求項９】
通信システムで使用される送信回路に搭載されるＦＩＲフィルタを有する半導体集積回路であって、
前記ＦＩＲフィルタは、
伝送情報からなりビット列で構成される入力データを順次に受けるシフトレジスタと、
前記シフトレジスタの各遅延子の出力と、タップ係数とを乗算する複数の係数乗算器と、
前記入力データに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該入力データを伝送するために付加される付加データとを乗算する第１演算部と、
前記入力データのうち前回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該前回のデータに対応する付加データおよび今回のデータに対応する付加データの差とを乗算する第２演算部と、
前記第１および第２演算部による乗算結果を加算し、その結果をフィルタ応答として出力する加算部とを備え、
前記付加データは、前記入力データを受信側に確実に伝送するために付加されることを特徴とするＦＩＲフィルタを有する半導体集積回路。
【請求項１０】
ＦＩＲフィルタでフィルタリングされたデータを送信する通信システムであって、
前記通信システムは、
伝送情報からなりビット列で構成される入力データを順次に受けるシフトレジスタと、
前記シフトレジスタの各遅延子の出力と、タップ係数とを乗算する複数の係数乗算器と、
前記入力データに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該入力データを伝送するために付加される付加データとを乗算する第１演算部と、
前記入力データのうち前回のデータに対応して前記係数乗算器から出力される乗算結果を加算し、該加算結果と、該前回のデータに対応する付加データおよび今回のデータに対応する付加データの差とを乗算する第２演算部と、
前記第１および第２演算部による乗算結果を加算し、その結果をフィルタ応答として出力する加算部とを備え、
前記付加データは、前記入力データを受信側に確実に伝送するために付加されることを特徴とするＦＩＲフィルタでフィルタリングされたデータを送信する通信システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動通信システムの携帯機等に使用されるＦＩＲフィルタに関する。
【０００２】
【従来の技術】
ＦＩＲ（Finete Impulse Response）フィルタは、アナログフィルタでは実現できない直線位相特性、伝達関数、安定性を有しているため、通信装置、オーディオ装置などの様々な用途に利用されている。例えば、ＦＩＲフィルタは、ディジタル移動通信方式の一つであるCDMA（符号分割多元接続; Code Division Multiple Access）等のフィルタに適用される。CDMAシステムは、送信レートが可変であり、伝送レートの変化量の比を表すだけの入力分解能が必要になる。すなわち、伝送レートの上昇に伴い、フィルタの入力データの分解能（ビット幅）を上げる必要がある。また、CDMAシステムにおいてコード多重により伝送する場合、信号点間の距離を十分にとるための分解能が必要になる。
【０００３】
【発明が解決しようとする課題】
一般に、ＦＩＲフィルタは、シフトレジスタ、乗算器、加算器等で構成されている。これ等回路は、入力データの最大分解能に合わせて構成されなくてはならない。この結果、フィルタの回路規模は、入力データのビット幅に応じて増大してしまう。特に、乗算器の回路規模は、入力データのビット幅の増加に応じて大幅に増大する。しかしながら、上記入力分解能は、常時変化するものではない。一般に、伝送レートが変化する間隔は、入力データがシフトレジスタを通過する時間より十分長い。
【０００４】
本発明の目的は、ＦＩＲフィルタへの入力データのビット幅を減少させ、ハードウエアの規模を縮小することにある。
【０００５】
【課題を解決するための手段】
請求項１のＦＩＲフィルタ、請求項６のＦＩＲフィルタの制御方法、請求項９のＦＩＲフィルタを有する半導体集積回路、および請求項１０のＦＩＲフィルタでフィルタリングされたデータを送信する通信システムでは、フィルタは、伝送情報からなりビット列で構成される入力データと、入力データを伝送するために付加される付加データとをそれぞれ受ける。入力データは、付加データと演算される。この演算は、例えば、第１演算部で実行される。入力データのうち前回のデータに対応する付加データと、今回のデータに対応する付加データとの差が求められ、この差と前回のデータとが演算される。この演算は、例えば、第２演算部で実行される。そして、これ等演算結果が、例えば、加算部で加算され、その結果がフィルタ応答として出力される。
【０００６】
入力データと付加データとを別々に受けて演算が実行されるため、入力データと付加データとを合わせたビット幅の大きいデータを受ける場合に比べ、フィルタの回路規模が縮小される。したがって、半導体集積回路のチップサイズが小さくされ、通信システムのコストが低減される。
請求項２のＦＩＲフィルタは、シフトレジスタと、係数乗算器とを備えている。シフトレジスタは、入力データを順次に受け、受けた入力データを遅延子に伝達する。係数乗算器は、シフトレジスタの各遅延子の出力と、タップ係数とを乗算する。第１演算部は、第１加算器ツリーと、第１乗算器とを有している。第１加算器ツリーは、係数乗算器の出力を加算する。第１乗算器は、第１加算器ツリーの出力と付加データとを乗算する。第２演算部は、第２加算器ツリーと、第２乗算器とを有している。第２加算器ツリーは、係数乗算器からの出力のうち前回のデータを加算する。第２乗算器は、第２加算器ツリーの出力と付加データの差とを乗算する。加算部は、第１乗算器の出力と第２乗算器の出力とを加算し、加算結果をフィルタ応答として出力する。
【０００７】
入力データのビット幅を小さくできるため、係数乗算器の数が低減され、第１および第２加算器ツリー、第１および第２乗算器の回路規模が縮小される。
請求項３のＦＩＲフィルタは、係数乗算器の出力と、第２加算器ツリーとをそれぞれ接続するスイッチとを備えている。これ等スイッチは、シフトレジスタにおける入力データのシフト動作に応じてスイッチングされる。そして、遅延子に順次に保持されるデータのうち、前回のデータが第２加算器ツリーに伝達される。
【０００８】
請求項４のＦＩＲフィルタおよび請求項７のＦＩＲフィルタの制御方法では、フィルタは、伝送情報からなりビット列で構成される入力データを順次に受ける。入力データのうち今回のデータは、この今回のデータを伝送するために付加される付加データと演算される。この演算は、例えば、第１演算部で実行される。入力データのうち前回のデータは、この前回のデータに対応する付加データと演算される。この演算は、例えば、第２演算部で実行される。そして、これ等演算結果が、例えば、加算部で加算され、その結果がフィルタ応答として出力される。入力データと付加データとを別々に受けて演算が実行されるため、フィルタの回路規模が縮小される。
【０００９】
請求項５のＦＩＲフィルタおよび請求項８のＦＩＲフィルタの制御方法では、フィルタは、伝送情報からなりビット列で構成される入力データを順次に受ける。入力データのうち今回のデータが加算される。この演算は、例えば、第１演算部で実行される。入力データのうち前回のデータに対応する付加データと、今回データに対応する付加データとの比が求められ、この比と前回のデータとが演算される。この演算は、例えば、第２演算部で実行される。これ等演算結果は、例えば加算部で加算される。この加算結果は、今回のデータに対応する付加データと乗算される。この乗算は、例えば、乗算器で実行される。そして、乗算結果がフィルタ応答として出力される。入力データと付加データとを別々に受けて演算が実行されるため、フィルタの回路規模が縮小される。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明のＦＩＲフィルタ、ＦＩＲフィルタの制御方法、ＦＩＲフィルタを有する半導体集積回路、およびＦＩＲフィルタでフィルタリングされたデータを送信する通信システムの第１の実施形態を示している。この実施形態は、請求項１ないし請求項３、請求項６、請求項９、請求項１０に対応している。
【００１１】
ＦＩＲフィルタ２は、例えば、CDMA方式あるいはW-CDMA(Wideband-CDMA）方式の通信システムにおける携帯機４の送信回路６に使用される。送信回路６は、半導体製造技術を使用して、Si基板上にCMOSトランジスタ等を集積して１チップで形成されている。携帯機４から送信された信号は、基地局８で受信される。
図２は、ＦＩＲフィルタ２の詳細を示している。
【００１２】
ＦＩＲフィルタ２は、シフトレジスタ１０、係数乗算器MLT1、MLT2、MLT3、MLT4、第１演算部１２、第２演算部１４、加算器ADD6、およびスイッチSW1、SW2、SW3を有している。
シフトレジスタ１０は、入力データDINを保持するフリップフロップFF1、FF2、FF3、FF4（遅延子）を直列に接続して構成されている。この実施形態では、入力データDINのビット幅は、例えば５ビットにされている。すなわち、シフトレジスタ１０は、初段のフリップフロップFF1で５ビットの入力データDINを受け、受けたデータをサンプリングトリガ信号（図示せず）に同期して順次後段のフリップフロップFF2〜FF4にシフトする。係数乗算器MLT1〜MLT4は、それぞれフリップフロップFF1〜FF4の出力データとタップ係数C1〜C4とを乗算する。
【００１３】
第１演算部１２は、加算器ADD1、ADD2、ADD3で構成された加算器ツリーADT1と、乗算器MLT5とを有している。加算器ツリーADT1は、係数乗算器MLT1〜MLT4から出力されるデータを加算し、加算結果を乗算器MLT5に出力する。乗算器MLT5は、上記加算結果と付加データとを乗算する。ここで、付加データは、入力データDINを受信側（この例では基地局８）に確実に伝送するために付加される情報である。この実施形態では、付加データは、例えば、データの伝送レートの変化に対応して変化する。付加データの最大ビット幅（分解能）は、７ビットにされている。
【００１４】
第２演算部１４は、加算器ADD4、ADD5で構成された加算器ツリーADT2と、乗算器MLT6とを有している。加算器ツリーADT2は、スイッチSW1〜SW3を介して、係数乗算器MLT2〜MLT4から出力されるデータを受け、加算結果を乗算器MLT6に出力している。スイッチSW1〜SW3は、例えば、CMOS伝達ゲートで構成されている。乗算器MLT6は、上記加算結果と付加データの差とを乗算する。ここで、付加データの差とは、前回の入力データに対応する付加データと今回の入力データに対応する付加データとの差である。
【００１５】
加算器ADD6は、乗算器MLT5、MLT6から出力されるデータを加算し、加算結果を出力データDOUT（フィルタ応答）として出力している。
なお、この実施形態では、説明を分かりやすくするため、４個のフリップフロップFF1〜FF4と、これ等フリップフロップFF1〜FF4に対応する乗算器、加算器でフィルタを構成した例を示している。実際のＦＩＲフィルタでは、フリップフロップの数（入力データのビット長）は、図２のフリップフロップより多く、加算器ツリー等の回路規模も大きい。
【００１６】
図３は、図２の加算器ツリーADT2に入力されるデータを示している。
図中、データＡ、Ｂ、Ｃ、Ｄは、シフトレジスタ１０のフリップフロップFF1〜FF4に保持されている前回のデータを示し、ａ、ｂ、ｃ、ｄは、シフトレジスタ１０に新たに入力されるデータ（今回のデータ）を示している。矢印は、データのシフト方向を示している。
【００１７】
時刻Dt-1において、フリップフロップFF1〜FF4は、それぞれ前回のデータＤ、Ｃ、Ｂ、Ａを保持している。このとき、スイッチSW1〜SW3はオフしている。
時刻Dtにおいて、シフトレジスタがシフト動作し、フリップフロップFF2〜FF4は、それぞれデータＤ、Ｃ、Ｂを保持する。初段のフリップフロップFF1は、新たにフィルタに入力されたデータａ（今回のデータ）を保持する。このとき、スイッチSW1〜SW3はオンする。このため、加算器ツリーADT2は、前回のデータＢ、Ｃ、Ｄを受け、受けたデータを加算する。
【００１８】
時刻Dt+1において、シフトレジスタがシフト動作し、フリップフロップFF1〜FF4は、それぞれ今回のデータｂ、ａおよび前回のデータＤ、Ｃを保持する。このとき、スイッチSW1はオフする。オフしているスイッチに対応する加算器ツリーADT2の端子には、ゼロが供給される。このため、加算器ツリーADT2は、前回のデータＣ、Ｄを受け、受けたデータを加算する。
【００１９】
時刻Dt+2において、シフトレジスタがシフト動作し、フリップフロップFF1〜FF4は、それぞれ今回のデータｃ、ｂ、ａおよび前回のデータＤを保持する。このとき、スイッチSW2はオフする。このため、加算器ツリーADT2は、前回のデータＤのみを受け、それを乗算器MLT6に出力する
時刻Dt+3において、シフトレジスタがシフト動作し、フリップフロップFF1〜FF4は、それぞれ今回のデータｄ、ｃ、ｂ、ａを保持する。このとき、スイッチSW3はオフする。このため、新たなデータｄ、ｃ、ｂ、ａは、加算器ツリーADT2に伝達されない。
【００２０】
このように、加算器ツリーADT2は、常に前回のデータを加算する演算回路として動作する。
図４は、付加データ（伝送レート）が変化したときのＦＩＲフィルタの動作を示している（図３の時刻Dt）。
図の横方向は、フィルタにデータが供給された時刻を示している。換言すれば、データを保持しているフリップフロップFF1〜FF4を示している。図の縦方向は、伝送レート（分解能）を示している。この例では、伝送レートが“６”（２進数の“000 0110”）から“２”（２進数の“000 0010”）に変更された場合を示している。すなわち、前回のデータ（Ｄ、Ｃ、Ｂ等）は、伝送レートが“６”で送信され、今回のデータ（ａ等）は伝送レートが“２”で送信される。ＦＩＲフィルタ２は、太線で囲った領域を出力応答とする必要がある。
【００２１】
図２の第２演算部１４は、乗算器MLT6で前回のデータＤ、Ｃ、Ｂと伝送レートの差（この例では伝送レート６と伝送レート２との差で“４”）を乗算する。この乗算結果は、図の上側の破線枠に対応している。図２の第１演算部１２は、乗算器MLT5で今回のデータａおよび前回のデータＤ、Ｃ、Ｂと今回の伝送レート“２”を乗算する。この乗算結果は、図の下側の破線枠に対応している。そして、図２の加算器ADD6で両乗算結果が加算され、図の太枠で示した領域に対応する出力データDOUT（出力応答）が生成される。
【００２２】
以上、この実施形態では、入力データと付加データとを別々に受けて演算を実行し、出力データDOUTを生成した。このため、入力データと付加データとを合わせたビット幅の大きいデータを受ける場合に比べ、フィルタの回路規模を縮小できる。すなわち、シフトレジスタ１０に入力される入力データDINのビット幅を小さくできるため、係数乗算器の数を低減でき、加算器ツリー１２、１４、乗算器MLT5、MLT6の回路規模を縮小できる。したがって、半導体集積回路のチップサイズが小さくされ、通信システムのコストが低減される。
【００２３】
特に、長い周期でしか変化しない伝送レート等の付加データと伝送情報からなる入力データDINとを別々に受けることで、顕著な効果を得ることができる。
スイッチSW1〜SW3を形成し、シフトレジスタ１０のシフト動作毎に、入力側の係数乗算器に対応するスイッチから順次にオフした。このため、シフトレジスタ１０に供給されるデータのうち、前回のデータのみを確実に加算器ツリー１４に伝達できる。
【００２４】
図５は、本発明の第２の実施形態におけるＦＩＲフィルタを示している。この実施形態は、請求項１ないし請求項３、請求項６、請求項９、請求項１０に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
ＦＩＲフィルタは、第１の実施形態と同様、例えば、CDMA方式あるいはW-CDMA(Wideband-CDMA）方式の通信システムにおける携帯機の送信回路（半導体集積回路）に使用される。この実施形態のＦＩＲフィルタは、図２のＦＩＲフィルタ２に、保持回路１６および演算回路１８を付加して構成されている。それ以外の構成は、第１の実施形態（図２）と同一である。
【００２５】
保持回路１６は、フリップフロップからなり、入力データDINの供給の都度発生されるトリガ信号TGに同期して付加データ（伝送レート）を取り込む。このため、保持回路１６からは、前回の付加データが出力される。演算回路１８は、今回の付加データと、保持回路１６が保持している前回の付加データとの差を求め、求めた差を乗算器MLT6に出力する。
【００２６】
本実施形態のＦＩＲフィルタの動作は、上述した第１の実施形態と同一であるため、説明を省略する。
この実施形態においても上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、簡単な論理回路（保持回路１６および演算回路１８）により付加データの差を求めることができる。換言すれば、付加データの差を求めるための制御が容易になる。
【００２７】
図６は、本発明の第３の実施形態におけるＦＩＲフィルタを示している。この実施形態は、請求項１ないし請求項３、請求項６、請求項９、請求項１０に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
ＦＩＲフィルタは、第１の実施形態と同様、例えば、CDMA方式あるいはW-CDMA(Wideband-CDMA）方式の通信システムにおける携帯機の送信回路（半導体集積回路）に使用される。
【００２８】
この実施形態では、図２に示したＦＩＲフィルタ２の第２演算部１４の代わりに第２演算部２０が形成され、スイッチSW3の代わりに切替スイッチSW4が形成されている。それ以外の構成は、第１の実施形態（図２）と同一である。
第２演算部２０は、加算器ADD4と乗算器MLT6とを有している。スイッチSW1は、係数乗算器MLT2から出力されるデータを加算器ADD4に伝達する。スイッチSW2は、加算器ツリーADT1の加算器ADD2から出力されるデータを切替スイッチSW4を介して加算器ADD4に伝達する。切替スイッチSW4は、加算器ADD2からの出力データまたは係数乗算器MLT4からの出力データの一方を加算器ADD4に伝達する。
【００２９】
図７は、図６の第２演算部２０に入力されるデータを示している。上述した図３と同じ内容については、説明を省略する。図中の“Ｌ”は、切替スイッチSW4がスイッチSW2に接続されていることを示し、“Ｒ”は、切替スイッチSW4が係数乗算器MLT4に接続されていることを示している。
時刻Dt-1において、スイッチSW1、SW2はオフし、切替スイッチSW4は、スイッチSW2に接続されている。時刻Dtにおいて、スイッチSW1、SW2はオンし、加算器ADD4は、前回のデータＢ、Ｃ、Ｄを受ける。時刻Dt+1において、スイッチSW1はオフし、加算器ADD4は、前回のデータＣ、Ｄを受ける。時刻Dt+2において、スイッチSW2はオフし、切替スイッチSW4は、係数乗算器MLT4に接続される。このため、加算器ADD4は、前回のデータＤのみを受け、それを乗算器MLT6に出力する。時刻Dt+3において、スイッチSW1、SW2はオフし、切替スイッチSW4は、スイッチSW2に接続される。このため、新たなデータｄ、ｃ、ｂ、ａは、加算器ADD4に伝達されない。このように、加算器ADD4は、常に前回のデータを加算する演算回路として動作する。
【００３０】
本実施形態のＦＩＲフィルタの動作は、上述した第１の実施形態と同一であるため、説明を省略する。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、加算器ツリーADT1の加算器ADD2の加算結果を、第２演算部２０の加算データとして利用した。このため、第２演算部２０の回路規模を縮小できる。
【００３１】
図８は、本発明の第４の実施形態におけるＦＩＲフィルタを示している。この実施形態は、請求項４および請求項７に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
ＦＩＲフィルタは、第１の実施形態と同様、例えば、CDMA方式あるいはW-CDMA(Wideband-CDMA）方式の通信システムにおける携帯機の送信回路（半導体集積回路）に使用される。
【００３２】
この実施形態では、第１の実施形態のスイッチSW1〜SW3の代わりに、切替スイッチSW5、SW6、SW7が形成されている。スイッチSW5〜SW7は、それぞれ係数乗算器MLT2〜MLT4から出力されるデータを、加算器ツリーADT1または加算器ツリーADT2の一方に伝達する。また、第１演算部１２の乗算器MLT5は、今回の付加データ（伝送レート）を受け、第２演算部１４の乗算器MLT6は、前回の付加データ（伝送レート）を受けている。それ以外の構成は、第１の実施形態（図２）と同一である。
【００３３】
図９は、図８の第１演算部１２および第２演算部１４に入力されるデータを示している。上述した図３と同じ内容については、説明を省略する。図中の“Ｌ”は、切替スイッチSW5〜SW7が第１演算部１２に接続されていることを示し、“Ｒ”は、切替スイッチSW5〜SW7が第２演算部１４に接続されていることを示している。
【００３４】
時刻Dt-1において、切替スイッチSW5〜SW7は、第１演算部１２に接続されている。このとき、係数乗算器MLT2〜MLT4からの出力データは、第１演算部１２に伝達される。時刻Dtにおいて、切替スイッチSW5〜SW7は、第１演算部１４に接続される。第１演算部１２は、今回のデータａを受け、第２演算部１４は、前回のデータＢ、Ｃ、Ｄを受ける。
【００３５】
時刻Dt+1において、切替スイッチSW5は、第１演算部１２に接続される。第１演算部１２は、今回のデータａ、ｂを受け、第２演算部１４は、前回のデータＣ、Ｄを受ける。時刻Dt+2において、切替スイッチSW6は、第１演算部１２に接続される。第１演算部１２は、今回のデータａ、ｂ、ｃを受け、第２演算部１４は、前回のデータＤのみを受ける。時刻Dt+3において、切替スイッチSW5〜SW7は、第１演算部１２に接続される。係数乗算器からの出力データは、第１演算部１２に伝達される。
【００３６】
この実施形態では、第１演算部１２は、今回のデータのみを受け、第２演算部１４は、前回のデータのみを受ける。
図１０は、伝送レートが切り替わったとき（図９の時刻Dt）のＦＩＲフィルタの動作を示している。上述した図４と同じ内容については、説明を省略する。
図８の第２演算部１４は、乗算器MLT6で前回のデータＤ、Ｃ、Ｂと前回の伝送レート“６”とを乗算する。この乗算結果は、図の右側の破線枠に対応している。図８の第１演算部１２は、乗算器MLT5で今回のデータａと今回の伝送レート“２”を乗算する。この乗算結果は、図の左側の破線枠に対応している。そして、図８の加算器ADD6で両乗算結果が加算され、図の太枠で示した領域に対応する出力データDOUTが生成される。
【００３７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１１は、本発明の第５の実施形態におけるＦＩＲフィルタを示している。この実施形態は、請求項５および請求項８に対応している。第１および第４の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３８】
ＦＩＲフィルタは、第１の実施形態と同様、例えば、CDMA方式あるいはW-CDMA(Wideband-CDMA）方式の通信システムにおける携帯機の送信回路（半導体集積回路）に使用される。
この実施形態では、図８に示したＦＩＲフィルタの第１演算部１２の代わりに第１演算部２２が形成されている。また、加算器ADD6の出力を受ける乗算器MLT7が新たに形成されている。第２演算部１４の乗算器MLT6は、前回のデータに対応する付加データ（伝送レート）と今回のデータに対する付加データとの比（分母は今回の付加データ）を受けている。それ以外の構成は、第４の実施形態（図８）と同一である。
【００３９】
第１演算部２２は、図８と同一の加算器ツリーADT1で構成されている。加算器ADD6は、加算器ツリーADT1から出力されるデータと第２演算部１４の乗算器MLT1から出力されるデータとを乗算し、乗算結果を乗算器MLT7に出力している。乗算器MLT7は、加算器ADD6からのデータと、今回の付加データ（伝送レート）とを乗算し、乗算結果を出力データDOUT（出力応答）として出力している。
【００４０】
図１２は、伝送レートが切り替わったときのＦＩＲフィルタの動作を示している。上述した図４と同じ内容については、説明を省略する。この例では、伝送レートの比は、（前回の伝送レート“６”）／（今回の伝送レート“２”）であり、“３”にされている。
図１１の第２演算部１４の乗算器MLT6は、前回のデータＤ、Ｃ、Ｂと伝送レートの比“３”とを乗算する。この乗算結果は、図の右側の破線枠に対応している。図１１の第１演算部２２の乗算器MLT5は、今回のデータａを受け、受けたデータを加算器ADD6に出力する（図の左側の破線枠に対応）。これ等データは、加算器ADD6で加算され、乗算器MLT7に伝達される。そして、乗算器MLT7は、加算器ADD6からのデータと、今回の伝送レート“２”とを乗算する。乗算結果は、図に示した２つの破線枠の“２倍”、すなわち、太枠に対応する。
【００４１】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１３は、本発明の第６の実施形態におけるＦＩＲフィルタを示している。この実施形態は、請求項５および請求項８に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４２】
ＦＩＲフィルタは、第１の実施形態と同様、例えば、CDMA方式あるいはW-CDMA(Wideband-CDMA）方式の通信システムにおける携帯機の送信回路（半導体集積回路）に使用される。この実施形態のＦＩＲフィルタは、図１１のＦＩＲフィルタ２に、保持回路１６および演算回路２４を付加して構成されている。それ以外の構成は、第６の実施形態（図１１）と同一である。
【００４３】
保持回路１６は、フリップフロップからなり、入力データDINの供給の都度発生されるトリガ信号TGに同期して付加データ（伝送レート）を取り込む。このため、保持回路１６からは、前回の付加データが出力される。演算回路２４は、今回の付加データと、保持回路１６が保持している前回の付加データとの比を求め、求めた比を乗算器MLT6に出力する。
【００４４】
本実施形態のＦＩＲフィルタの動作は、上述した第１の実施形態と同一であるため、説明を省略する。
この実施形態においても、上述した第２および第６の実施形態と同様の効果を得ることができる。さらに、この実施形態では、簡単な論理回路（保持回路１６および演算回路２４）により付加データの比を求めることができる。換言すれば、付加データの比を求めるための制御が容易になる。
【００４５】
なお、上述した実施形態では、伝送情報からなる入力データDINと、この入力データDINを伝送するために付加される付加データ（例えば、伝送レート）を別々に受け、出力データDOUTを生成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、入力データDINと付加データとを含むデータを受け、このデータをＦＩＲフィルタ内に形成されたデータ分離部で規格化して、入力データDINと付加データとに分離し、分離したデータから出力データを生成してもよい。
【００４６】
また、付加データは、伝送レートに限定されるものではない。付加データは、伝送情報からなる入力データDINを送信側で確実に受信することを目的として入力データDINに付加されるデータであればよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  伝送情報からなりビット列で構成される入力データと、該入力データを伝送するために付加される付加データとを演算する第１演算部と、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データおよび今回のデータに対応する付加データの差とを演算する第２演算部と、
両演算結果を加算し、その結果をフィルタ応答として出力する加算部とを備えていることを特徴とするＦＩＲフィルタ。
【００４８】
（付記２）  付記１記載のＦＩＲフィルタにおいて、
フィルタに入力されビット列からなるデータを、前記入力データと前記付加データとに分離するデータ分離部を備えていることを特徴とするＦＩＲフィルタ。
（付記３）  付記１のＦＩＲフィルタにおいて、
前記入力データを順次に受けるシフトレジスタと、
前記シフトレジスタの各遅延子の出力と、タップ係数とを乗算する係数乗算器とを備え、
前記第１演算部は、前記係数乗算器の出力を加算する第１加算器ツリーと、該第１加算器ツリーの出力と前記付加データとを乗算する第１乗算器とを有し、
前記第２演算部は、前記係数乗算器からの出力のうち前記前回のデータを加算する第２加算器ツリーと、該第２加算器ツリーの出力と前記差とを乗算する第２乗算器とを有し、
前記加算部は、前記第１乗算器の出力と前記第２乗算器の出力とを加算することを特徴とするＦＩＲフィルタ。
【００４９】
（付記４）  付記３記載のＦＩＲフィルタにおいて、
前記係数乗算器の各出力と、前記第２加算器ツリーとを接続するスイッチを備え、
前記スイッチは、前記シフトレジスタにおける前記入力データのシフト動作に応じてスイッチングされ、前記第２加算器ツリーに前記前回データを伝達することを特徴とするＦＩＲフィルタ。
【００５０】
（付記５）  付記４記載のＦＩＲフィルタにおいて、
前記スイッチは、前記シフトレジスタのシフト動作毎に、入力側の前記係数乗算器に対応する該スイッチから順次オフされることを特徴とするＦＩＲフィルタ。
（付記６）  付記３記載のＦＩＲフィルタにおいて、
所定の前記係数乗算器の出力および前記第１加算器ツリーを構成する加算器のうち所定の加算器の出力と、前記第２加算器ツリーとをそれぞれ接続するスイッチを備え、
前記スイッチは、シフトレジスタにおける前記入力データのシフト動作に応じてスイッチングされ、前記第２加算器ツリーに前記前回データを伝達することを特徴とするＦＩＲフィルタ。
【００５１】
（付記７）  付記１記載のＦＩＲフィルタにおいて、
前記入力データの変化に応答して前記付加データを取り込み、取り込んだデータを前記前回データに対応する前記付加データとして保持する保持回路と、
前記保持回路から出力される前記付加データと、新たな前記付加データとから前記差を求める演算回路とを備えていることを特徴とするＦＩＲフィルタ。
【００５２】
（付記８）  伝送情報からなりビット列で構成される入力データのうち、今回のデータと、該今回のデータを伝送するために付加される付加データとを演算する第１演算部と、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データとを演算する第２演算部と、
両演算結果を加算し、その結果をフィルタ応答として出力する加算部とを備えていることを特徴とするＦＩＲフィルタ。
【００５３】
（付記９）  付記８記載のＦＩＲフィルタにおいて、
フィルタに入力されるデータを、前記入力データと、前記付加データとに分離するデータ分離部を備えていることを特徴とするＦＩＲフィルタ。
【００５４】
（付記１０）  付記８記載のＦＩＲフィルタにおいて、
前記入力データを順次に受けるシフトレジスタと、
前記シフトレジスタの各遅延子の出力と、タップ係数とを乗算する係数乗算器とを備え、
前記シフトレジスタにおける前記入力データのシフト動作に応じてスイッチングされ、前記係数乗算器の出力を前記第１演算部または前記第２演算部に伝達する切替スイッチを備えていることを特徴とするＦＩＲフィルタ。
【００５５】
（付記１１）  伝送情報からなりビット列で構成される入力データのうち、今回のデータを加算する第１演算部と、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データと前記今回のデータに対応する付加データとの比を演算する第２演算部と、
前記第１演算部の出力と前記第２演算部の出力とを加算する加算部と、
前記加算部の出力と、前記今回のデータに対応する前記付加データとを乗算し、
その結果をフィルタ応答として出力する乗算部とを備えていることを特徴とするＦＩＲフィルタ。
【００５６】
（付記１２）  付記１１記載のＦＩＲフィルタにおいて、
フィルタに入力されるデータを、前記入力データと、前記付加データとに分離するデータ分離部を備えていることを特徴とするＦＩＲフィルタ。
（付記１３）  付記１１記載のＦＩＲフィルタにおいて、
前記入力データを順次に受けるシフトレジスタと、
前記シフトレジスタの各遅延子の出力と、タップ係数とを乗算する係数乗算器とを備え、
前記シフトレジスタにおける前記入力データのシフト動作に応じてスイッチングされ、前記係数乗算器の出力を前記第１演算部または前記第２演算部に伝達する切替スイッチを備えていることを特徴とするＦＩＲフィルタ。
【００５７】
（付記１４）  付記１１記載のＦＩＲフィルタにおいて、
前記入力データの変化に応答して前記付加データを取り込み、取り込んだデータを前回のデータに対応する付加データとして保持する保持回路と、
前記保持回路から出力される前記付加データと、新たな前記付加データとから前記比を求める演算回路とを備えていることを特徴とするＦＩＲフィルタ。
【００５８】
（付記１５）  伝送情報からなりビット列で構成される入力データを順次に受け、
前記入力データと、該入力データを伝送するために付加される付加データとを演算し、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データおよび今回のデータに対応する付加データの差とを演算し、
両演算結果を加算し、その結果をフィルタ応答として出力することを特徴とするＦＩＲフィルタの制御方法。
【００５９】
（付記１６）  伝送情報からなりビット列で構成される入力データを順次に受け、
前記入力データのうち、今回のデータと、該今回のデータを伝送するために付加される付加データとを演算し、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データとを演算し、
両演算結果を加算し、その結果をフィルタ応答として出力する加算部とを備えていることを特徴とするＦＩＲフィルタの制御方法。
【００６０】
（付記１７）  伝送情報からなりビット列で構成される入力データを順次に受け、
前記入力データのうち、今回のデータを加算し、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データと前記今回のデータに対応する付加データとの比を演算し、
両演算結果を加算し、
その加算結果を、前記今回のデータに対応する前記付加データとを乗算し、
その結果をフィルタ応答として出力することを特徴とするＦＩＲフィルタの制御方法。
【００６１】
（付記１８）  ＦＩＲフィルタを有する半導体集積回路であって、
前記ＦＩＲフィルタは、
伝送情報からなりビット列で構成される入力データと、該入力データを伝送するために付加される付加データとを演算する第１演算部と、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データおよび今回のデータに対応する付加データの差とを演算する第２演算部と、
両演算結果を加算し、その結果をフィルタ応答として出力する加算部とを備えていることを特徴とするＦＩＲフィルタを有する半導体集積回路。
【００６２】
（付記１９）  ＦＩＲフィルタを有する半導体集積回路であって、
前記ＦＩＲフィルタは、
伝送情報からなりビット列で構成される入力データのうち、今回のデータに対応する今回データと、該今回データを伝送するために付加される付加データとを演算する第１演算部と、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データとを演算する第２演算部と、
両演算結果を加算し、その結果をフィルタ応答として出力する加算部とを備えていることを特徴とするＦＩＲフィルタを有する半導体集積回路。
【００６３】
（付記２０）  ＦＩＲフィルタを有する半導体集積回路であって、
前記ＦＩＲフィルタは、
伝送情報からなりビット列で構成される入力データのうち、今回のデータに対応する今回データを加算する第１演算部と、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データと前記今回のデータに対応する付加データとの比を演算する第２演算部と、
前記第１演算部の出力と前記第２演算部の出力とを加算する加算部と、
前記加算部の出力と、前記今回のデータに対応する前記付加データとを乗算し、
その結果をフィルタ応答として出力する乗算部とを備えていることを特徴とするＦＩＲフィルタを有する半導体集積回路。
【００６４】
（付記２１）  ＦＩＲフィルタでフィルタリングされたデータを送信する通信システムであって、
前記通信システムは、
伝送情報からなりビット列で構成される入力データと、該入力データを伝送するために付加される付加データとを演算する第１演算部と、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データおよび今回のデータに対応する付加データの差とを演算する第２演算部と、
両演算結果を加算し、その結果をフィルタ応答として出力する加算部とを備えていることを特徴とするＦＩＲフィルタでフィルタリングされたデータを送信する通信システム。
【００６５】
（付記２２）  ＦＩＲフィルタでフィルタリングされたデータを送信する通信システムであって、
伝送情報からなりビット列で構成される入力データのうち、今回のデータに対応する今回データと、該今回データを伝送するために付加される付加データとを演算する第１演算部と、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データとを演算する第２演算部と、
両演算結果を加算し、その結果をフィルタ応答として出力する加算部とを備えていることを特徴とするＦＩＲフィルタでフィルタリングされたデータを送信する通信システム。
【００６６】
前記通信システムは、
（付記２３）  ＦＩＲフィルタでフィルタリングされたデータを送信する通信システムであって、
前記通信システムは、
伝送情報からなりビット列で構成される入力データのうち、今回のデータを加算する第１演算部と、
前記入力データのうち前回のデータと、該前回のデータに対応する付加データと前記今回のデータに対応する付加データとの比を演算する第２演算部と、
前記第１演算部の出力と前記第２演算部の出力とを加算する加算部と、
前記加算部の出力と、前記今回のデータに対応する前記付加データとを乗算し、
その結果をフィルタ応答として出力する乗算部とを備えていることを特徴とするＦＩＲフィルタでフィルタリングされたデータを送信する通信システム。
【００６７】
付記２、付記９、および付記１２のＦＩＲフィルタは、フィルタに入力されビット列からなるデータを、入力データと付加データとに分離するデータ分離部を備えている。このため、入力データと付加データとを合わせたデータを容易に分離できる。
付記５のＦＩＲフィルタでは、スイッチは、シフトレジスタのシフト動作毎に、入力側の係数乗算器に対応するスイッチから順次にオフされる。このため、シフト動作により後段の遅延子に順次に伝達されるデータのうち、前回のデータのみが確実に第２加算器ツリーに伝達される。
【００６８】
付記６のＦＩＲフィルタは、所定の係数乗算器の出力と、第２加算器ツリーとを接続するスイッチを備えている。また、第１加算器ツリーを構成する加算器のうち所定の加算器の出力と、第２加算器ツリーとを接続するスイッチを備えている。各スイッチは、シフトレジスタにおける入力データのシフト動作に応じてスイッチングされ、第２加算器ツリーに前回データを伝達する。第１加算器ツリー内の加算器の加算結果を利用できるため、第２加算器ツリーの回路規模が縮小される。
【００６９】
付記７のＦＩＲフィルタは、保持回路と演算回路とを備えている。保持回路は、入力データの変化に応答して付加データを取り込み、取り込んだデータを前回データに対応する付加データとして保持する。演算回路は、保持回路から出力される付加データと、新たな付加データとの差を求める。このため、簡単な論理回路で付加データの差が求められる。
【００７０】
付記１０のＦＩＲフィルタは、シフトレジスタと、係数乗算器と、切替スイッチとを備えている。シフトレジスタは、入力データを順次に受け、受けた入力データを遅延子に伝達する。係数乗算器は、シフトレジスタの各遅延子の出力と、タップ係数とを乗算する。切替スイッチは、シフトレジスタにおける入力データのシフト動作に応じてスイッチングされ、係数乗算器の出力を第１演算部または第２演算部に伝達する。
【００７１】
入力データのビット幅を小さくできるため、係数乗算器の数が低減され、第１演算部または第２演算部の回路規模が縮小される。
付記１４のＦＩＲフィルタは、保持回路と演算回路とを備えている。保持回路は、入力データの変化に応答して付加データを取り込み、取り込んだデータを前回データに対応する付加データとして保持する。演算回路は、保持回路から出力される付加データと、新たな付加データとの比を求める。このため、簡単な論理回路で付加データの比が求められる。
【００７２】
【発明の効果】
請求項１、請求項４、請求項５のＦＩＲフィルタ、請求項６、請求項７、請求項８のＦＩＲフィルタの制御方法、請求項９のＦＩＲフィルタを有する半導体集積回路、および請求項１０のＦＩＲフィルタでフィルタリングされたデータを送信する通信システムでは、入力データと付加データとを別々に受けて演算を実行するため、フィルタの回路規模を縮小できる。したがって、半導体集積回路のチップサイズを小さくでき、通信システムのコストを低減できる。
【００７３】
請求項２のＦＩＲフィルタでは、入力データのビット幅を小さくできるため、係数乗算器の数を低減でき、第１および第２加算器ツリー、第１および第２乗算器の回路規模を縮小できる。
請求項３のＦＩＲフィルタでは、遅延子に順次に保持されるデータのうち、前回のデータのみを、容易かつ確実に第２加算器ツリーに伝達できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１のＦＩＲフィルタの詳細を示すブロック図である。
【図３】加算器ツリーADT2に入力されるデータを示す説明図である。
【図４】図１のＦＩＲフィルタの動作を示す説明図である。
【図５】本発明の第２の実施形態におけるＦＩＲフィルタを示すブロック図である。
【図６】本発明の第３の実施形態におけるＦＩＲフィルタを示すブロック図である。
【図７】加算器ADD4に入力されるデータを示す説明図である。
【図８】本発明の第４の実施形態におけるＦＩＲフィルタを示すブロック図である。
【図９】加算器ツリーADT2に入力されるデータを示す説明図である。
【図１０】図８のＦＩＲフィルタの動作を示す説明図である。
【図１１】本発明の第５の実施形態におけるＦＩＲフィルタを示すブロック図である。
【図１２】図１１のＦＩＲフィルタの動作を示す説明図である。
【図１３】本発明の第６の実施形態におけるＦＩＲフィルタを示すブロック図である。
【符号の説明】
１０  シフトレジスタ
１２  第１演算部
１４  第２演算部
１６  保持回路
１８  演算回路
２０  第２演算部
２２  第１演算部
２４  演算回路
ADD1、ADD2、ADD3  加算器
ADD4、ADD5、ADD6  加算器
ADT1、ADT2  加算器ツリー
C1〜C4  タップ係数
DIN  入力データ
DOUT  出力データ
FF1、FF2、FF3、FF4  フリップフロップ
MLT1、MLT2、MLT3、MLT4  係数乗算器
MLT5、MLT6、MLT7  乗算器
SW1、SW2、SW3  スイッチ
SW4、SW5、SW6、SW7  切替スイッチ
【図１】
0004295428.tif 000002
【図２】
0004295428.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0004295428.tif 000013
【図１３】
0004295428.tif 000014