(57)【特許請求の範囲】
【請求項１】
第１単一磁束量子論理回路が、磁束エスケープ回路を介して、第２単一磁束量子論理回路に接続された単一磁束量子論理回路であって、
該磁束エスケープ回路には、該第１及び第２単一磁束論理回路に供給される第１直流バイアス電流とは独立にオン／オフされる第２直流バイアス電流が供給され、
該磁束エスケープ回路は、該第２直流バイアス電流が一端に供給される第１ジョセフソン接合を有し、該第２直流バイアス電流がオンのとき、該第１単一磁束量子論理回路からのＳＦＱパルスに応答して該第１ジョセフソン接合がスイッチングすることにより該第２単一磁束量子基本論理回路へ該ＳＦＱパルスを伝達させ、該第２直流バイアス電流がオフのとき、該ＳＦＱパルスを該第２単一磁束量子基本論理回路へ伝達させずにエスケープさせる、
ことを特徴とする単一磁束量子論理回路。
【請求項２】
上記磁束エスケープ回路はさらに、インダクタンスと第２ジョセフソン接合との直列接続回路を有し、
該直列接続回路の一端は、上記第１ジョセフソン接合の上記一端に接続され、該第２ジョセフソン接合の臨界電流が該第１ジョセフソン接合のそれよりも小さい、
ことを特徴とする請求項１記載の単一磁束量子論理回路。
【請求項３】
上記磁束エスケープ回路はさらに、インダクタンスと抵抗との直列接続回路を有し、
該直列接続回路の一端は、上記第１ジョセフソン接合の上記一端に接続され、該抵抗の値が、該第１ジョセフソン接合が電圧状態のときの該第１ジョセフソン接合の端子間抵抗値よりも小さい、
ことを特徴とする請求項１記載の単一磁束量子論理回路。
【請求項４】
上記磁束エスケープ回路はさらに、インダクタンスと第２ジョセフソン接合と抵抗との直列接続回路を有し、
該直列接続回路の一端は、上記第１ジョセフソン接合の上記一端に接続され、該第２ジョセフソン接合の臨界電流が該第１ジョセフソン接合のそれよりも小さく、
該抵抗の値が、該第１ジョセフソン接合が電圧状態のときの該第１ジョセフソン接合の端子間抵抗値よりも小さい、
ことを特徴とする請求項１記載の単一磁束量子論理回路。
【請求項５】
入力クロックに応答して上記第１及び第２単一磁束量子論理回路にクロックを供給するジョセフソン転送ラインをさらに有し、
該ジョセフソン転送ラインにも磁束エスケープ回路が挿入されている、
ことを特徴とする請求項１乃至４のいずれか１つに記載の単一磁束量子論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単一磁束量子（ＳＦＱ）論理回路に係り、特に閉ループにトラップされた磁束のリセットを行う単一磁束量子基本論理回路に関する。
【０００２】
【従来の技術】
超電導素子を用いた単一磁束量子（ＳＦＱ）論理回路は、１００ＭＨｚ以上のクロックで動作可能である（IEEE Trans. on Applied Superconductivity. Vol. 3, No. 1, March 1991, pp. 3-28）。
【０００３】
ＳＦＱ回路は、ジョセフソン接合と、超電導配線で形成されたインダクタンスとを用いて構成されており、その信号伝達経路には抵抗が用いられず、磁束量子を情報担体としている。ＳＦＱ回路では、ジョセフソン接合とインダクタンスＬとを含む超電導閉ループが形成され、該ループに磁束量子Ф０を保持可能にする場合には、臨界電流をＩｃで表すと、Ｌ・ＩｃがФ０の１／２〜１倍程度になるように設計パラメータが定められる。
【０００４】
【発明が解決しようとする課題】
ＳＦＱ回路が形成されたチップは磁気シールドされるが、完全ではなく、該チップを動作させるためにこれを冷却する際に、超電導ループに不要な磁束がトラップされることがある。また、回路が誤動作して、不要な磁束が超電導ループにトラップされることがある
磁束の誤ったトラップがどの超電導ループで生ずるかは予測できないので、該磁束を消去するためには、ＳＦＱ回路を構成する各論理ゲートをリセット機能付にしなければならず、回路が複雑になる。自動リセットするために各インダクタンスに抵抗を接続することも考えられるが、特性のばらつきにより動作マージンが低下する。
【０００５】
本発明の目的は、このような問題点に鑑み、簡単な構成で不要な磁束を次段回路へ伝達させずに消失させることができる単一磁束量子論理回路を提供することにある。
【０００６】
【課題を解決するための手段及びその作用効果】
請求項１では、第１単一磁束量子論理回路が、磁束エスケープ回路を介して、第２単一磁束量子論理回路に接続された単一磁束量子論理回路であって、
該磁束エスケープ回路には、該第１及び第２単一磁束論理回路に供給される第１直流バイアス電流とは独立にオン／オフされる第２直流バイアス電流が供給され、
該磁束エスケープ回路は、該第２直流バイアス電流が一端に供給される第１ジョセフソン接合を有し、該第２直流バイアス電流がオンのとき、該第１単一磁束量子論理回路からのＳＦＱパルスに応答して該第１ジョセフソン接合がスイッチングすることにより該第２単一磁束量子基本論理回路へ該ＳＦＱパルスを伝達させ、該第２直流バイアス電流がオフのとき、該ＳＦＱパルスを該第２単一磁束量子基本論理回路へ伝達させずにエスケープさせる。
【０００７】
この単一磁束量子論理回路によれば、第１直流バイアス電流がオンで第２直流バイアス電流がオフの状態にすることにより、磁束エスケープ回路にトラップされていた磁束は第２単一磁束量子基本論理回路に伝達されずにエスケープする。さらに、第１単一磁束量子基本論理回路にトラップされていた磁束は磁束エスケープ回路へ伝達され、この磁束も第２単一磁束量子基本論理回路へ伝達されずにエスケープする。
【０００８】
請求項２の単一磁束量子論理回路では、請求項１において、上記磁束エスケープ回路はさらに、インダクタンスと第２ジョセフソン接合との直列接続回路を有し、
該直列接続回路の一端は、上記第１ジョセフソン接合の上記一端に接続され、該第２ジョセフソン接合の臨界電流が該第１ジョセフソン接合のそれよりも小さい。
【０００９】
請求項３の単一磁束量子論理回路では、請求項１において、上記磁束エスケープ回路はさらに、インダクタンスと抵抗との直列接続回路を有し、
該直列接続回路の一端は、上記第１ジョセフソン接合の上記一端に接続され、該抵抗の値が、該第１ジョセフソン接合が電圧状態のときの該第１ジョセフソン接合の端子間抵抗値よりも小さい。
【００１０】
請求項４の単一磁束量子論理回路では、請求項１において、上記磁束エスケープ回路はさらに、インダクタンスと第２ジョセフソン接合と抵抗との直列接続回路を有し、
該直列接続回路の一端は、上記第１ジョセフソン接合の上記一端に接続され、該第２ジョセフソン接合の臨界電流が該第１ジョセフソン接合のそれよりも小さく、
該抵抗の値が、該第１ジョセフソン接合が電圧状態のときの該第１ジョセフソン接合の端子間抵抗値よりも小さい。
【００１１】
請求項５の単一磁束量子論理回路では、請求項１乃至４のいずれか１つにおいて、入力クロックに応答して上記第１及び第２単一磁束量子論理回路にクロックを供給するジョセフソン転送ラインをさらに有し、
該ジョセフソン転送ラインにも磁束エスケープ回路が挿入されている。
【００１２】
この単一磁束量子論理回路によれば、該ジョセフソン転送ラインにおいても上記同様に不要な磁束をエスケープさせることができる。
【００１３】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１５】
図１は、本発明の第１実施形態のＳＦＱ論理回路を示す。
【００１６】
この回路は、ＳＦＱ基本論理ゲート１０と１１との間及びＳＦＱ基本論理ゲート１１と１２との間にそれぞれ磁束エスケープ回路１３及び１４が接続されている。
【００１７】
回路１０〜１２はいずれも、ジョセフソン接合とインダクタンスとで構成された従来のＳＦＱ基本論理ゲートであって、論理積ゲート、論理和ゲート、排他的論理和ゲート、否定ゲート、Ｄフリップフロップ、ＲＳフリップフロップ、ＤＣ／ＳＦＱ変換回路、ＳＦＱ−ＤＣ変換回路、分岐回路、合流回路、マルチプレクサ回路又はデマルチプレクサ回路などである。回路１０〜１２のいずれにも第１の直流バイアス電流ＩＢ１が供給される。回路ＳＦＱ基本論理ゲート１０〜１２にはそれぞれクロックＴ１、Ｔ２及びＴ３が供給され、各回路は、入力信号が供給された後にクロックが供給されると、その論理演算結果をＳＦＱパルス又は無パルスの形で出力する。
【００１８】
回路磁束エスケープ回路１３及び１４には、第１の直流バイアス電流ＩＢ１とは独立にオン／オフ可能な第２の直流バイアス電流ＩＢ２が供給される。回路１３及び１４はいずれも、直流バイアス電流ＩＢ２がオンのときにはＪＴＬとして機能し、供給されるパルスを次段の基本論理ゲートへ転送させ、直流バイアス電流ＩＢ２がオフのときには、磁束を次段の基本論理ゲートへ転送させずに該回路から消失させる。
【００１９】
図２は、図１の回路の構成例と、各基本論理ゲートに供給するクロックを生成するタイミング回路１５とを示す。
【００２０】
磁束エスケープ回路は、従来のＳＦＱジョセフソン転送ラインにおいて、ジョセフソン接合とインダクタンスとを含む閉ループに、該ジョセフソン接合を通る直流バイアス電流路を避けて新たなジョセフソン接合が挿入された構成である。例えば磁束エスケープ回路１３Ａでは、インダクタンスＬ１とジョセフソン接合Ｊ１との間にジョセフソン接合Ｊ１Ｓが接続され、ジョセフソン接合Ｊ１に直流バイアス電流ＩＢ２が供給される。インダクタンスは超電導体の配線で形成されている。磁束エスケープ回路１３ＡのインダクタンスＬ１の入力側一端は、ＳＦＱ基本論理ゲート１０の出力段とで閉ループを形成している。
【００２１】
直流バイアス電流ＩＢ２がオフの状態でＳＦＱパルスがインダクタンスＬ１に供給されたときに、ジョセフソン接合Ｊ１Ｓがスイッチングされ、ジョセフソン接合Ｊ１がスイッチングされないようにするために、ジョセフソン接合Ｊ１Ｓの臨界電流が、ジョセフソン接合Ｊ１のそれよりも小さくなるように設計されている。
【００２２】
磁束エスケープ回路１４Ａは、磁束エスケープ回路１３Ａと同一構成である。
【００２３】
クロックＴ２及びＴ３は、クロックＴ１に応答して、ＳＦＱジョセフソン転送ラインであるタイミング回路１５により生成される。
【００２４】
この回路１５において、Ｊ３〜Ｊ７はジョセフソン接合であり、Ｌ４、Ｌ５及びＬ７はインダクタンスであり、１６及び１７はいずれも回路１３Ａと同一構成の磁束エスケープ回路であり、それぞれ回路１３Ａ及び１４Ａと対応している。磁束エスケープ回路１６及び１７は、磁束エスケープ回路１３Ａ及び１４Ａでのジョセフソン接合の追加による信号伝播遅延増加に対応してタイミングを調整をすると共に、後述する不要な磁束をエスケープさせるためである。ジョセフソン接合Ｊ４及びＪ６の各々には直流バイアス電流ＩＢ１が供給され、磁束エスケープ回路１６及び１７には直流バイアス電流ＩＢ２が供給される。ジョセフソン接合Ｊ４及びＪ６への直流バイアス電流ＩＢ１はそれぞれＳＦＱ基本論理ゲート１０及び１１への直流バイアス電流ＩＢ１に対応し、磁束エスケープ回路１６及び１７への直流バイアス電流ＩＢ２はそれぞれ磁束エスケープ回路１３Ａ及び１４Ａへの直流バイアス電流ＩＢ２に対応している。
【００２５】
直流バイアス電流ＩＢ１及びＩＢ２は、例えば、オンのとき互いに等しい値であって、直流バイアス電流ＩＢ２が供給されるジョセフソン接合の臨界電流Ｉｃの７５％である。通常動作では、直流バイアス電流ＩＢ１及びＩＢ２はいずれもオンになっている。
【００２６】
クロックＴ１に応答してＳＦＱパルスがインダクタンスＬ１に供給されると、ジョセフソン接合Ｊ１Ｓを通ってジョセフソン接合Ｊ１へ流れる。
【００２７】
このとき、通常動作では直流バイアス電流ＩＢ２がオンにされており、ＳＦＱパルスの立ち上がりでその電流が上記の場合０．２５Ｉｃを超えると、ジョセフソン接合Ｊ１Ｓにはその臨界電流より小さな電流が流れて超電導状態を維持し、ジョセフソン接合Ｊ１にはその臨界電流より大きな電流が流れて電圧状態になり、次にジョセフソン接合Ｊ１側からＳＦＱ基本論理ゲート１１側へ電流が流れ、ジョセフソン接合Ｊ１が超電導状態に復帰する。すなわち、ＳＦＱパルスはＳＦＱ基本論理ゲート１１へ伝達される。
【００２８】
リセット動作では直流バイアス電流ＩＢ２がオフにされており、ジョセフソン接合Ｊ１Ｓにはその臨界電流より大きな電流が流れて電圧状態になり、ジョセフソン接合Ｊ１にはその臨界電流より小さな電流が流れて超電導状態が維持される。したがって、磁束エスケープ回路１３Ａの閉ループ内の磁束はＳＦＱ基本論理ゲート１１へ伝達されずに、ジョセフソン接合Ｊ１Ｓから外部へエスケープする。
【００２９】
これにより、回路が形成されたチップの冷却の際であって、直流バイアス電流が供給されていない動作開始前に、磁束が磁束エスケープ回路１３Ａの閉ループにトラップされても、トラップされた磁束が消滅して磁束エスケープ回路１３Ａがリセット状態になる。また、回路を動作させた後に回路が誤動作して不要な磁束が磁束エスケープ回路１３Ａの閉ループにトラップされても、直流バイアス電流ＩＢ２をオフにすることにより同様に、該磁束を次段の回路へ伝達させずに消失させることができる。
【００３０】
磁束エスケープ回路１４Ａ、１６及び１７についても上記同様である。
【００３１】
磁束エスケープ回路以外のリセットについては、次のようにして行われる。
【００３２】
直流バイアス電流ＩＢ１及びＩＢ２がオンの状態から、直流バイアス電流ＩＢ２のみオフにし、又は、直流バイアス電流ＩＢ１及びＩＢ２がオフの状態から、直流バイアス電流ＩＢ１のみオンにする。
【００３３】
これにより、磁束エスケープ回路１６の前段の閉ループにトラップされていた磁束は磁束エスケープ回路１６に伝達され、磁束エスケープ回路１６と１７の間の閉ループにトラップされていた磁束は磁束エスケープ回路１７に伝達され、磁束エスケープ回路１６及び１７では次段に磁束が伝達せずにエスケープして、タイミング回路１５がリセットされる。同様に、磁束エスケープ回路１３Ａの前段の閉ループにトラップされていた磁束は磁束エスケープ回路１３Ａに伝達され、磁束エスケープ回路１３Ａと１４Ａの間の閉ループにトラップされていた磁束は磁束エスケープ回路１４Ａに伝達され、磁束エスケープ回路１３Ａ及び１４Ａでは次段に磁束が伝達せずにエスケープして、リセットされる。
【００３４】
このような動作から、ＳＦＱ基本論理ゲート１０及び１１は基本論理ゲートでなく論理回路ブロックであっても、不要な磁束を論理回路ブロックから磁束エスケープ回路へ伝達させた後に、これを該磁束エスケープ回路でエスケープさせてリセットすることができる。
【００３５】
なお、ＳＦＱ回路ではジョセフソン接合の電流−電圧特性にヒステリシスがないようにする必要があるので、マッカンバーパラメータが約１になるように、必要に応じてジョセフソン接合に並列にシャント抵抗を接続する。
【００３６】
図３は、ＳＦＱ基本論理ゲート１０が公知の構成の２入力論理積ゲート１０Ａである場合を示している。
【００３７】
図３中、Ｌ２１〜Ｌ２４及びＬ２６〜Ｌ２８はインダクタンスであり、Ｊ２１〜Ｊ２８はジョセフソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵＴは出力である。
【００３８】
ＪＴＬ１３Ａは、論理積ゲート１０Ａの出力段のジョセフソン接合Ｊ２５とで閉ループを形成している。入力ＩＮ１とＩＮ２との論理和は、クロックＴのパルスにより、ＳＦＱパルス又は無パルスとして該閉ループに供給される。
【００３９】
論理積ゲート１０ＡはＪＴＬ１３Ａに比し回路が複雑であるので、論理積ゲート１０Ａ内の各閉ループに新たなジョセフソン接合を挿入すると、素子特性のばらつきにより動作マージンが、ＪＴＬ１３Ａにジョセフソン接合Ｊ１Ｓを挿入した場合よりも低下し、不留りが低下してコスト高となる。本発明ではＪＴＬのみに、インダクタンスにジョセフソン接合が直列接続されているので、このような問題が解決される。
【００４０】
図４は、ＳＦＱ基本論理ゲート１０が公知の構成の２入力論理和ゲート１０Ｂである場合を示している。
【００４１】
図４中、Ｌ３１〜Ｌ３４及びＬ３６〜Ｌ３８はインダクタンスであり、Ｊ３１〜Ｊ３８はジョセフソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵＴは出力である。ＪＴＬ１３Ａは、論理和ゲート１０Ｂの出力段のジョセフソン接合Ｊ３７とで閉ループを形成している。
【００４２】
図５は、ＳＦＱ基本論理ゲート１０が公知の構成の２入力排他的論理和ゲート１０Ｃである場合を示している。
【００４３】
図５中、Ｌ４１〜Ｌ４４及びＬ４７はインダクタンスであり、Ｊ４１〜Ｊ４７はジョセフソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵＴは出力である。ＪＴＬ１３Ａは、排他的論理和ゲート１０Ｃの出力段のジョセフソン接合Ｊ４６とで閉ループを形成している。
【００４４】
図６は、ＳＦＱ基本論理ゲート１０が公知の構成の否定ゲートＤである場合を示している。
【００４５】
図６中、Ｌ５１、Ｌ５２及びＬ５５〜Ｌ５７はインダクタンスであり、Ｊ５１〜Ｊ５４及びＪ５６はジョセフソン接合である。ＩＮは入力であり、ＯＵＴは出力である。ＪＴＬ１３Ａは、否定ゲート１０Ｄの出力段のジョセフソン接合Ｊ５４とで閉ループを形成している。
【００４６】
図７は、本発明の第２実施形態のＳＦＱ論理回路を示す。
【００４７】
この回路では、図２の磁束エスケープ回路において追加されたジョセフソン接合の替わりに、抵抗が用いられている。例えば磁束エスケープ回路１３Ｂでは、図２の磁束エスケープ回路１３Ａのジョセフソン接合Ｊ１Ｓの替わりに抵抗Ｒ１が用いられている。
【００４８】
通常動作においてＳＦＱパルスが抵抗Ｒ１により減衰しジョセフソン接合Ｊ１がスイッチングできなくなるのを避けるために、抵抗Ｒ１の値は、ジョセフソン接合Ｊ１が電圧状態のときのジョセフソン接合Ｊ１の端子間抵抗値よりも小さくされている。例えばジョセフソン接合Ｊ１に並列に上記シャント抵抗が並列接続されている場合には、ジョセフソン接合Ｊ１のノーマル抵抗と該シャント抵抗との合成抵抗値よりも抵抗Ｒ１の値のほうが小さい。これにより、上記第１実施形態の場合と同様な動作が行われる。
【００４９】
抵抗Ｒ１は例えば、離間した超電導体の間に、超電導電流の通過を妨げるための金属又は酸化物が接合された接合抵抗である。抵抗の材料は、比抵抗値の小さいもの、例えば、Ｍｏ、Ａｌ、Ａｕ、Ｐｔ、Ｃｕ、Ｐｄ、Ａｕ−Ｐｄ、ＩＴＯ、ＲｕＯｘ又はこれらの合金である。
【００５０】
磁束エスケープ回路１４Ｂ、１６Ａ及び１７Ａについても磁束エスケープ回路１３Ｂと同様である。
【００５１】
図８は、本発明の第３実施形態のＳＦＱ論理回路を示す。
【００５２】
この回路では、図１の磁束エスケープ回路において追加されたジョセフソン接合にさらに抵抗が直列接続されている。例えば磁束エスケープ回路１３Ｃでは、インダクタンスＬ１にジョセフソン接合Ｊ１Ｓ及び抵抗Ｒ１が直列接続されている。磁束エスケープ回路１３Ｃ、１４Ｃ、１６Ｂ及び１７Ｂは互いに同一構成である。
【００５３】
ジョセフソン接合Ｊ１Ｓ及び抵抗Ｒ１に対する制限は上記同様である。また、磁束エスケープ回路の動作も上記第１実施形態と同様である。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＳＦＱ論理回路を示す概略構成図である。
【図２】図１の構成例を、タイミング回路と共に示す図である。
【図３】２入力ＳＦＱ論理積ゲートと１段のＳＦＱＪＴＬとが接続された回路を図２の一部の構成例として示す図である。
【図４】２入力ＳＦＱ論理和ゲートと１段のＳＦＱＪＴＬとが接続された回路を図２の一部の構成例として示す図である。
【図５】２入力ＳＦＱ排他的論理和ゲートと１段のＳＦＱＪＴＬとが接続された回路を図２の一部の構成例として示す図である。
【図６】ＳＦＱ否定ゲートと１段のＳＦＱＪＴＬとが接続された回路を図２の一部の構成例として示す図である。
【図７】本発明の第２実施形態のＳＦＱ論理回路を示す概略構成図である。
【図８】本発明の第３実施形態のＳＦＱ論理回路を示す概略構成図である。
【符号の説明】
１０〜１２  ＳＦＱ基本論理ゲート
１０Ａ  ＳＦＱ論理積ゲート
１０Ｂ  ＳＦＱ論理和ゲート
１０Ｃ  ＳＦＱ排他的論理和ゲート
１０Ｄ  ＳＦＱ否定ゲート
１３、１３Ａ〜１３Ｃ、１４、１４Ａ〜１４Ｃ、１６、１６Ａ、１６Ｂ、１７、１７Ａ、１７Ｂ  磁束エスケープ回路
Ｌ１〜Ｌ７、Ｌ１１〜Ｌ１４、Ｌ２１〜Ｌ２８、Ｌ３１〜Ｌ３８、Ｌ４１〜Ｌ４７、Ｌ５１〜Ｌ５７  インダクタンス
Ｒ１、Ｒ２  抵抗
Ｊ１、Ｊ３〜Ｊ７、Ｊ１Ｓ、Ｊ２Ｓ、Ｊ１１〜Ｊ１４、Ｊ２１〜Ｊ２８、、Ｊ３１〜Ｊ３８、、Ｊ４１〜Ｊ４７、Ｊ５１〜Ｊ５６  ジョセフソン接合
ＩＢ１、ＩＢ２  直流バイアス電流
Ｔ、Ｔ１〜Ｔ３  クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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