(57)【特許請求の範囲】
【請求項１】
絶縁基板上に少なくとも多結晶半導体膜、ゲート絶縁膜、及び、ゲート電極を順に積層した薄膜半導体装置の製造方法において、前記ゲート電極を、前記ゲート絶縁膜側から順に不純物を活性化する際に照射する光エネルギーに対する吸収率及び反射率の小さな透明導電膜と、前記透明導電膜より幅が狭く且つ前記光エネルギーに対する吸収率及び反射率の大きな不透明導電膜とによって構成する工程と、
前記不透明導電膜をマスクとして、前記多結晶半導体膜に不純物を注入することによって、前記不透明導電膜と投影的に重ならない前記透明導電膜の直下の前記多結晶半導体膜に低不純物濃度領域を形成する工程と、
前記透明導電膜を介して光エネルギーを照射して前記低不純物濃度領域の不純物を活性化する工程と
を有することを特徴とする薄膜半導体装置の製造方法。
【請求項２】
上記不透明導電膜が、Ａｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ／Ａｌ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌのいずれかであり、且つ、上記透明導電膜が、ＩＴＯ，Ｉｎ２Ｏ３，ＳｎＯ２，ＺｎＯ，ＣｄＯのいずれかであることを特徴とする請求項１記載の薄膜半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜半導体装置の製造方法に関するものであり、特に、ＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｅｄ  Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  Ｄｒａｉｎ）型ＴＦＴにおけるゲート電極の積層膜構造に特徴のある薄膜半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、液晶表示装置は小型・軽量・低消費電力であるため、ＯＡ端末やプロジェクター等に使用されたり、或いは、携帯可能性を利用して小型液晶テレビ等に使用されており、特に、高品質液晶表示装置用には、画素毎にスイッチング用のアクティブ素子を設けたアクティブマトリクス型液晶表示装置が用いられている。
【０００３】
この様なアクティブマトリクス型液晶表示装置においては、表示部における個々の画素をＴＦＴ等のアクティブ素子で動作させることによって、単純マトリクス型液晶表示装置の様な非選択時のクロストークを完全に排除することができ、優れた表示特性を示すことが可能になる。
【０００４】
なかでも、ＴＦＴを用いたアクティブマトリクス型液晶表示装置は、制御素子として駆動能力が高いので、データドライバやゲートバスライン等を内蔵したドライバ内蔵液晶表示装置や、高解像度・高精細液晶表示装置に適用されているが、特に多結晶シリコンはアモルファスシリコンに比べて移動度が高いので、高速動作に適しており、また、周辺回路を同時に形成することが可能であるので、高級機種のアクティブマトリクス型液晶表示装置用としては多結晶シリコンを用いたＴＦＴが用いられている。
【０００５】
ここで、図５及び図６を参照して従来のＴＦＴの製造工程を説明する。
図５（ａ）参照
まず、ガラス基板３１上に下地絶縁膜となるＳｉＯ2 膜３２を介して、ＰＣＶＤ法（プラズマＣＶＤ法）を用いて、厚さが、例えば、５０ｎｍのアモルファスシリコン膜３３を堆積させる。
【０００６】
図５（ｂ）参照
次いで、エキシマレーザを用いてアモルファスシリコン膜３３にレーザ光３４を照射してレーザアニールを行うことによってチャネル層を形成するのに十分な結晶性を有する多結晶シリコン膜３５に変換する。
【０００７】
図５（ｃ）参照
次いで、所定形状のレジストパターン（図示せず）をマスクとして、ドライ・エッチングを施すことによって多結晶シリコン膜３５を所定形状の多結晶シリコンパターン３６にしたのち、再び、ＰＣＶＤ法によってＳｉＯ2 膜を堆積させてゲート酸化膜３７とし、次いで、スパッタリング法によってゲート電極となるＭｏ膜３８及びＡｌ膜３９を順次堆積させる。
【０００８】
図６（ｄ）参照
次いで、レジストパターン４０をマスクとしてリン酸，硝酸、酢酸からなるＨ3 ＰＯ4 系エッチャントを用たウェット・エッチングを施すことによってＡｌ膜３９をエッチングしたのち、ＣＦ4 ＋Ｏ2 からなるＦ系ガスを用いたドライエッチングを施すことによってＭｏ膜３８をエッチングする。
なお、ウェット・エッチング工程において、Ａｌ膜３９をレジストパターン４０の端部から０．６〜１．０μｍ程度後退するように過剰エッチングする。
【０００９】
図６（ｅ）参照
次いで、Ｍｏ膜３８をマスクとして、ドライ・エッチングを施すことによってゲート酸化膜３７の露出部をエッチング除去したのち、Ｐイオン４１をイオン注入してｎ+ 型ソース・ドレイン領域４３を形成する。
この場合、Ｍｏ膜３８は薄いので、Ｍｏ膜３８を透過してＰイオン４１が注入された領域がｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域４２となる。
【００１０】
図６（ｆ）参照
次いで、エキシマレーザを用いて不純物の注入された多結晶シリコンパターン３６にレーザ光４４を照射してレーザアニールを施すことによって、注入された不純物を活性化する。
【００１１】
以降は図示しないものの、全面にＳｉＯ2 膜及びＳｉＮ膜を順次堆積させて層間絶縁膜とし、次いで、ｎ型ソース・ドレイン領域４３、及び、ゲート電極に対するコンタクトホールを形成したのち、全面に、Ｔｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングしてＴｉ／Ａｌ／Ｔｉ構造のソース・ドレイン電極及びゲート引出電極（いずれも図示せず）を形成することによってＴＦＴの基本構成が得られる。
【００１２】
この様なｎ- 型ＬＤＤ領域４２がゲート電極に覆われている所謂ＧＯＬＤ型ＴＦＴにおいては、ｏｆｆ時にはｎ- 型ＬＤＤ領域４２が抵抗領域として作用するので、低リーク電流を実現することができるとともに、ｏｎ時にはｎ- 型ＬＤＤ領域４２はゲート電圧の影響を受けて実効的に低抵抗のチャネル領域として作用するので、移動度が低下することがない。
【００１３】
【発明が解決しようとする課題】
しかし、従来の低温多結晶シリコン膜を用いたＧＯＬＤ型ＴＦＴにおいては、上述のように注入された不純物を活性化するためにアニールを行う必要があるが、ゲート電極を構成するＭｏ膜３８の直下のｎ- 型ＬＤＤ領域４２においては、Ｍｏ膜３８がレーザ光４４を反射して、十分活性化することができず抵抗が高すぎて移動度が抑制されるという問題がある。
【００１４】
一方、熱アニールでは、ガラス基板を用いているので上限温度に制約があり、不純物を十分に活性化することが困難である。
【００１５】
また、ガラス基板３１の裏面からレーザ光を照射した場合には、ｎ- 型ＬＤＤ領域４２に注入された不純物の活性化が可能であるが、そうすると、レーザ光がチャネル領域にも照射されることになり、上述の図２（ｂ）の工程において最適化した多結晶シリコンパターン３６の結晶性に悪影響を与えるという問題がある。
【００１６】
したがって、本発明は、チャネル領域に影響を与えることなく、ゲート電極直下のＬＤＤ領域に注入された不純物を活性化することを目的とする。
【００１７】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、絶縁基板１上に少なくとも多結晶半導体膜３、ゲート絶縁膜４、及び、ゲート電極７を順に積層した薄膜半導体装置の製造方法において、ゲート電極７を、ゲート絶縁膜４側から順にソース・ドレイン領域９に注入された不純物を活性化する際に照射する光エネルギー８に対する吸収率及び反射率の小さな透明導電膜５と、透明導電膜５より幅が狭く且つ前記光エネルギー８に対する吸収率及び反射率の大きな不透明導電膜６とによって構成する工程と、不透明導電膜６をマスクとして、多結晶半導体膜３に不純物を注入することによって、不透明導電膜６と投影的に重ならない透明導電膜５の直下の多結晶半導体膜３に低不純物濃度領域１０を形成する工程と、透明導電膜５を介して光エネルギーを照射して低不純物濃度領域１０の不純物を活性化する工程とを有することを特徴とする。
【００１８】
この様なゲート電極７構成を採用することによって、透明導電膜５の不透明導電膜６と投影的に重ならない領域直下の多結晶半導体膜３に注入された不純物を十分活性化して低不純物濃度領域１０、即ち、ＬＤＤ領域とすることができ、低不純物濃度領域１０における移動度の低下を抑制することができる。
特に、透明導電膜５を介して光エネルギー８を照射して不透明導電膜６と投影的に重ならない領域直下の多結晶半導体膜３に注入された不純物を活性化することによって、予め最適化してあるチャネル領域に悪影響を与えることがない。
【００１９】
また、本発明は、上記（１）において、絶縁基板１として透明絶縁基板を用いるとともに、多結晶半導体膜３として下地絶縁膜２を介して多結晶シリコン膜を設けることが望ましい。
【００２０】
この様に、多結晶半導体膜３としては、優れた特性の多結晶膜が得られる多結晶シリコン膜が好適であり、また、ガラス基板等の透明絶縁基板からの不純物の拡散を防止するために下地絶縁膜２を介することが好適である。
【００２１】
（２）また、本発明は、上記（１）において、不透明導電膜６が、Ａｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ／Ａｌ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌのいずれかであり、且つ、透明導電膜５が、ＩＴＯ，Ｉｎ2 Ｏ3 ，ＳｎＯ2 ，ＺｎＯ，ＣｄＯのいずれかであることを特徴とする。
【００２２】
この様に、ゲート電極７の上部を構成する不透明導電膜６としては、ＴＦＴのゲート電極７として実績のあるＡｌ，Ｍｏ，Ｔｉ，Ｃｒ，Ｍｏ／Ａｌ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌのいずれかが好適であり、また、ゲート電極７の下部を構成する透明導電膜５としては、不純物を活性化するために照射する光エネルギー８を透過することができ且つ優れた導電性を有するＩＴＯ，Ｉｎ2 Ｏ3 ，ＳｎＯ2 ，ＺｎＯ，ＣｄＯのいずれかが好適である。
【００２５】
また、本発明は、上記（１）において、多結晶半導体膜３として、非晶質半導体膜に光エネルギー８を照射することによって結晶化させた膜を用いた場合に適用することが望ましい。
【００２６】
上述のように、不純物の活性化工程がチャネル領域に悪影響を与えることがないので、多結晶半導体膜３の結晶性を、チャネル領域に好適な程度に予め光照射によって最適化することができる。
【００２７】
【発明の実施の形態】
ここで、図２乃至図４を参照して本発明の実施の形態のＴＦＴの製造工程を説明する。
図２（ａ）参照
まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの透明のガラス基板１１上に、ＰＣＶＤ法を用いて下地絶縁膜となる厚さが、例えば、１００ｎｍのＳｉＯ2 膜１２、及び、厚さが、例えば、５０ｎｍのアモルファスシリコン膜１３を順次堆積させる。
【００２８】
図２（ｂ）参照
次いで、ＸｅＣｌエキシマレーザを用いてレーザ光１４をオーバラップさせながらスキャンニングしてレーザアニールすることによってアモルファスシリコン膜１３を結晶化し、チャネル領域にとって好適な結晶性を有する多結晶シリコン膜１５に変換する。
【００２９】
図２（ｃ）参照
次いで、多結晶化シリコン膜１５にドライ・エッチングを施すことによって島状の多結晶シリコンパターン１６としたのち、再びＰＣＶＤ法を用いて、全面に厚さが、例えば、１２０ｎｍのＳｉＯ2 膜を堆積させてゲート酸化膜１７とし、次いで、スパッタリング法によってゲート電極となる厚さが、例えば、３０ｎｍのＩＴＯ膜１８、３０ｎｍのＭｏ膜１９、及び、３００ｎｍのＡｌ膜２０を順次堆積させる。
この場合、ＩＴＯ膜１８上にＡｌ膜２０を直接設けた場合には、電気陰性度の関係で電池効果が生ずるので、Ｍｏ膜１９を介在させている。
【００３０】
図３（ｄ）参照
次いで、レジストパターン２１をマスクとして、リン酸、硝酸、酢酸からなるＨ3 ＰＯ4 系エッチャントを用いたウェット・エッチングを施すことによって、Ａｌ膜２０及びＭｏ膜１９を順次エッチングする。
なお、この場合、Ａｌ膜２０及びＭｏ膜１９を、レジストパターン２１の端部から０．６μｍ程度後退するように過剰エッチングする。
【００３１】
図３（ｅ）参照
次いで、レジストパターン２１をマスクとして、ＴＣＰ（Ｔｒａｎｓｆｏｒｍｅｒ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）法、即ち、上部コイルの形状に特徴のあるＩＣＰ（Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）装置を用いたプラズマエッチング法を用いて、ＨＢｒを３００ｓｃｃｍ流して７ｍＴｏｒｒの圧力下で、基板温度を４０℃とした状態で、４ＭＨｚで６００Ｗのバイアス電圧を印加するとともに、１３．５６ＭＨｚで３ｋＷのトップ電力を印加することによってＩＴＯ膜１８をエッチングする。
なお、トップ電力とは、上部からプラズマを発生させるために印加する電力である。
【００３２】
図３（ｆ）参照
次いで、ＩＴＯ膜１８をマスクとして、ＣＨＦ3 をエッチングガスとするドライ・エッチングを施すことによってゲート酸化膜１７の露出部を除去したのち、Ａｌ膜２０／Ｍｏ膜１９をマスクとして多結晶シリコンパターン１６にＰイオン２２をイオン注入することによって、ｎ+ 型ソース・ドレイン領域２４を形成するとともに、Ａｌ膜２０／Ｍｏ膜１９と投影的に重ならないＩＴＯ膜１８の直下にｎ- 型ＬＤＤ領域２３を形成する。
【００３３】
図４（ｇ）参照
次いで、再び、ＸｅＣｌエキシマレーザを用いてレーザ光２５をオーバラップさせながらスキャンニングしてレーザアニールすることによって、注入したＰを活性化する。
このレーザアニール工程において、ｎ- 型ＬＤＤ領域２３にはＩＴＯ膜１８を介してレーザ光２５が照射されるので、ｎ- 型ＬＤＤ領域２３に注入されたＰも十分活性化される。
【００３４】
図４（ｈ）参照
次いで、全面に、エッチングストッパ層となるＳｉＯ2 膜２６及び層間絶縁膜の主要部となるＳｉＮ膜２６を順次堆積させたのち、ｎ+ 型ソース・ドレイン領域２４及びＡｌ膜２０に対するコンタクトホールを形成し、次いで、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングしてＴｉ／Ａｌ／Ｔｉ構造のソース・ドレイン電極２８、及び、ゲート引出電極（図示せず）を形成することによってｎチャネル型ＴＦＴの基本構成が得られる。
【００３５】
この様に、本発明の実施の形態においては、ｎ- 型ＬＤＤ領域２３の形成予定領域に不純物を注入したのち、ＩＴＯ膜１８を介してレーザ光２５を照射してレーザアニールしているので、注入したＰを十分活性化することができ、それによって、ｏｎ時に十分低抵抗なｎ- 型ＬＤＤ領域２３とすることができるので、移動度が低下することがない。
【００３６】
また、Ａｌ膜２０がマスクとなって、チャネル領域にレーザ光２５が照射されることがないので、予め最適化したチャネル領域の結晶性が変化してＴＦＴの特性が低下することがない。
【００３７】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の実施の形態においては、ガラス基板上に下地絶縁膜を介してアモルファスシリコン膜を用いているが、下地絶縁膜は必ずしも必要はないものであり、特に、基板として、Ｎａイオンを含まない絶縁基板を用いた場合には、基板上に直接アモルファスシリコン膜を堆積させても良いものである。
【００３８】
また、上記の実施の形態においては、能動層を多結晶シリコンによって構成しているが、多結晶シリコンに限られるものではなく、多結晶シリコンゲルマニウムを用いても良いものであり、それによって、移動度を高めることが可能になる。
【００３９】
また、上記の実施の形態においては、アクティブマトリクス型液晶表示装置のＴＦＴ基板を前提として説明しているために、基板として透明なガラス基板を設けているが、本発明はアクティブマトリクス型液晶表示装置用のＴＦＴに限られるものではないので、基板は透明である必要はなく、かつ、ガラス基板である必要はない。
【００４０】
また、上記の実施の形態においては、ゲート電極の下部を構成する透明電極としてＩＴＯを用いているが、ＩＴＯに限られるものではなく、Ｉｎ2 Ｏ3 、ＳｎＯ2 、ＺｎＯ、ＣｄＯ等の他の透明導電膜を用いても良いものである。
【００４１】
また、上記の実施の形態においては、ＩＴＯ膜との間の電池効果の発生を抑制するために、ゲート電極の上部を構成する不透明電極としてＭｏ／Ａｌ積層膜を用いているが、透明電極の種類によってはＭｏ／Ａｌ積層膜に限られるものではなく、電気陰性度を考慮して電池効果が発生しないのであれば、Ａｌ，Ｔｉ，Ｃｒ，Ｍｏ，Ｔｉ／Ａｌ，Ｃｒ／Ａｌを用いても良いものである。
【００４２】
また、上記の実施の形態においては、ｎチャネル型ＴＦＴとして説明しているが、ｎチャネル型ＴＦＴに限られるものではなく、ｐチャネル型ＴＦＴにも適用されることは言うまでもないことであり、さらには、相補型ＴＦＴにも適用されるものである。
【００４３】
また、上記の実施の形態においては、不純物の活性化工程において、エキシマレーザを用いたレーザアニールを用いているが、レーザアニールに限られるものではなく、フラッシュランプ等を用いたランプアニールを行っても良いものである。
【００４４】
【発明の効果】
本発明によれば、ゲート電極を幅広の透明導電膜と幅狭の不透明導電膜の積層構造によって構成することによって、ゲート電極の覆われたＬＤＤ領域を透明導電膜を介して光アニールすることが可能になり、それによって、チャネル領域の悪影響を与えることなくＬＤＤ領域に注入した不純物を十分活性化して薄膜半導体装置の動作特性を向上することができ、ひいては、アクティブマトリクス型液晶表示装置等の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施の形態の図３以降の製造工程の説明図である。
【図５】従来のＴＦＴの途中までの製造工程の説明図である。
【図６】従来のＴＦＴの図５以降の製造工程の説明図である。
【符号の説明】
１  絶縁基板
２  下地絶縁膜
３  多結晶半導体膜
４  ゲート絶縁膜
５  透明導電膜
６  不透明導電膜
７  ゲート電極
８  光エネルギー
９  ソース・ドレイン領域
１０  低不純物濃度領域
１１  ガラス基板
１２  ＳｉＯ2 膜
１３  アモルファスシリコン膜
１４  レーザ光
１５  多結晶シリコン膜
１６  多結晶シリコンパターン
１７  ゲート酸化膜
１８  ＩＴＯ膜
１９  Ｍｏ膜
２０  Ａｌ膜
２１  レジストパターン
２２  Ｐイオン
２３  ｎ- 型ＬＤＤ領域
２４  ｎ+ 型ソース・ドレイン領域
２５  レーザ光
２６  ＳｉＯ2 膜
２７  ＳｉＮ膜
２８  ソース・ドレイン領域
３１  ガラス基板
３２  ＳｉＯ2 膜
３３  アモルファスシリコン膜
３４  レーザ光
３５  多結晶シリコン膜
３６  多結晶シリコンパターン
３７  ゲート酸化膜
３８  Ｍｏ膜
３９  Ａｌ膜
４０  レジストパターン
４１  Ｐイオン
４２  ｎ- 型ＬＤＤ領域
４３  ｎ+ 型ソース・ドレイン領域
４４  レーザ光
【図１】
0004249886.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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