(57)【特許請求の範囲】
【請求項１】
昇圧電位を受ける第１のノードの電位を検知する電圧検知部と、
前記電圧検知部の出力に応じて源クロック信号を発生するクロック信号発生回路と、
外部から与えられる外部電源電位を前記源クロック信号に応じて昇圧し、前記第１のノードに与える昇圧部とを備え、
前記昇圧部は、
第２のノードを所定の電位にプリチャージするプリチャージ回路と、
前記源クロック信号に応じて前記第２のノードの電位を上昇させる昇圧回路と、
前記第２のノードと前記第１のノードとの間に接続される第１導電型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲート電位を前記源クロック信号に応じて駆動する第１の駆動回路と、
前記第２のノードと前記第１のノードとの間に接続される第２導電型の第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのゲート電位を前記源クロック信号に応じて駆動する第２の駆動回路とを含む、半導体装置。
【請求項２】
前記電圧検知部は、
前記昇圧電位が第１の電位以下の場合に前記源クロック信号の活性化を指示する第１の検知回路と、
前記昇圧電位が前記第１の電位より大きい第２の電位を超えた場合に第１の動作モードから第２の動作モードに動作モード切換を指示する第２の検知回路とを含み、
前記クロック信号発生回路は、
前記第１の検知回路の出力に応じて前記源クロック信号を発生するクロック発振部と、
前記第２の検知回路の出力および前記源クロック信号に応じて、前記第１、第２の駆動回路を活性化するクロック出力部とを含み、
前記クロック出力部は、前記第１の動作モードでは前記第１の駆動回路を活性化し、前記第２の動作モードでは前記第２の駆動回路を活性化する、請求項１に記載の半導体装置。
【請求項３】
前記第１導電型の前記第１の電界効果トランジスタは、ＮチャネルＭＯＳトランジスタであり、
前記第２導電型の前記第２の電界効果トランジスタは、ＰチャネルＭＯＳトランジスタである、請求項２に記載の半導体装置。
【請求項４】
前記第１の電界効果トランジスタは、前記第２の電界効果トランジスタよりも、流すことが可能な電流値が大きい、請求項２に記載の半導体装置。
【請求項５】
前記第１の検知回路は、
前記第１のノードから第３のノードに向かう向きを順方向としてダイオード接続された第３の電界効果トランジスタと、
前記第３のノードと第４のノードとの間に接続され、ゲートに前記外部電源電位を受ける第４の電界効果トランジスタと、
前記第４のノードと接地ノードとの間に接続される第１の抵抗とを有する、請求項２に記載の半導体装置。
【請求項６】
前記第２の検知回路は、
前記第１のノードと第５のノードとの間に接続され、ゲートに前記外部電源電位が降圧された電位を受ける第５の電界効果トランジスタと、
前記第５のノードと接地ノードとの間に接続される第２の抵抗とを有する、請求項２に記載の半導体装置。
【請求項７】
前記昇圧回路は、
一方端の電位が前記源クロック信号に応じて変化し、他方端が前記第２のノードに接続されるキャパシタを含む、請求項１に記載の半導体装置。
【請求項８】
前記第２の検知回路は、
電源投入時に、所定の時間を計測し、前記所定の時間だけ第１の動作モードにモード固定を行なうタイマ回路と、
前記昇圧電位が前記第２の電位を超えたことを検知する電圧検知部と、
前記タイマ回路と前記電圧検知部との出力に応じて、前記動作モード切換指示を行なう出力部とを含む、請求項１に記載の半導体装置。
【請求項９】
行列状に配列され、データを保持する複数のメモリセルを含むメモリアレイと、
前記複数のメモリセルの行に対応して設けられる複数のワード線と、
アドレス信号に応じて前記メモリアレイの行選択を行なう行選択回路とをさらに備え、
前記行選択回路は、
前記アドレス信号に対応する行選択を行なう行デコーダと、
前記行デコーダが選択したメモリセルの行に対応する前記ワード線を前記昇圧電位に活性化するワード線駆動回路とを含む、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部から与えられる電源電位を昇圧する電位発生回路を含む半導体装置に関する。
【０００２】
【従来の技術】
従来、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、メモリアレイのワード線を駆動する電位として、外部から与えられた電源電位よりも高い電位を発生する昇圧回路を内蔵している。
【０００３】
図１６は、ＤＲＡＭのメモリセルの構成を示した図である。
図１６を参照して、メモリセルＭＣは、ワード線にゲートが接続されビット線ＢＬとストレージノードＳＮとの間に接続されたＮチャネルＭＯＳトランジスタ３０２と、ストレージノードＳＮに一方端が接続され、他方端がセルプレート電位Ｖｃｐに結合されたキャパシタ３０４とを含む。
【０００４】
ＮチャネルＭＯＳトランジスタ３０２の基板電位は、Ｐ型基板を用いている場合には負電圧のバックゲート電位Ｖｂｂになっている場合が多い。また、キャパシタの他方端に与えられるセルプレート電位Ｖｃｐは、電源電位Ｖｃｃの２分の１に設定される場合が多い。
【０００５】
ここで、メモリセルＭＣにデータとしてＨ（ハイ）レベルが書込まれる場合を考える。このとき、ビット線ＢＬには電源電位Ｖｃｃが与えられ、ＮチャネルＭＯＳトランジスタ３０２はワード線ＷＬの活性化に伴い導通する。そして、ストレージノードＳＮに電源電位Ｖｃｃが伝達される。
【０００６】
図１７は、Ｈレベルのデータがメモリセルに書込まれる場合のＮチャネルＭＯＳトランジスタ３０２に与えられる電位を説明するための図である。
【０００７】
図１７を参照して、ストレージノードＳＮが当初接地電位であり、ビット線ＢＬから電源電位Ｖｃｃが与えられてストレージノードＳＮの電位が接地電位から電源電位Ｖｃｃに変化する場合を考える。この場合は、ＮチャネルＭＯＳトランジスタ３０２のドレインＤがビット線に結合され、ソースＳがストレージノードＳＮに結合され、ゲートＧがワード線に接続されていることになる。ストレージノードＳＮの電位が電源電位Ｖｃｃになった場合には、基板電位Ｖｂｂのため、ＮチャネルＭＯＳトランジスタ３０２の基板バイアス電圧ＶｂｓとしてＶｂｂ−Ｖｃｃという大きな値が印加される。
【０００８】
もともと、メモリセルに使用されるアクセストランジスタのしきい値電圧Ｖｔｈは、サブスレッショルドリーク電流を小さくして、リフレッシュ特性をよくするために、通常の周辺回路に用いられるＮチャネルＭＯＳトランジスタのしきい値電圧よりも大きく設定されている。先に述べたように、ソース電位が上昇し、基板バイアス電圧Ｖｂｓが大きくなると、ＮチャネルＭＯＳトランジスタ３０２のしきい値電圧が基板バイアス効果により大きくなる。
【０００９】
図１８は、基板バイアス電圧Ｖｂｓとしきい値電圧Ｖｔｈの関係を示した図である。
【００１０】
図１７、図１８を参照して、ＮチャネルＭＯＳトランジスタ３０２の基板バイアス電圧Ｖｂｓが０Ｖのときにしきい値電圧がＶｔ０であったとする。
【００１１】
メモリセルのストレージノードＳＮにＬレベルが書込まれストレージノードＳＮの電位が０Ｖのときには、基板バイアス電圧Ｖｂｓの値は基板電位Ｖｂｂと等しくなり、しきい値電圧Ｖｔｈは図１８に示したしきい値電圧Ｖｔ１となる。
【００１２】
次に、メモリセルにＨデータが書込まれた場合には、ストレージノードＳＮの電位がＶｃｃとなるため、基板バイアス電圧Ｖｂｓは｜Ｖｂｂ−Ｖｃｃ｜となり、しきい値電圧Ｖｔｈは大きくなって、その値は図１８に示したしきい値電圧Ｖｔ２となる。
【００１３】
ビット線ＢＬのＨレベルの電位である電源電位ＶｃｃをストレージノードＳＮに電圧降下なく伝達するためには、ワード線ＷＬの電位は電源電位Ｖｃｃよりもしきい値電圧Ｖｔｈ分以上高く設定する必要がある。
【００１４】
図１９は、メモリセルに書込む電圧とそれに必要なワード線の活性化電位の関係を示した図である。
【００１５】
図１９を参照して、グラフＧ１は、メモリセルのストレージノードＳＮに伝達する電位を示している。グラフＧ２は、グラフＧ１の電位にメモリセルのトランジスタのしきい値電圧を加えた値を示す。メモリセルにＬレベルである０Ｖを書込む場合には、グラフＧ１とグラフＧ２の差は図１８で示したしきい値電圧Ｖｔ１である。一方、メモリセルにＨレベルである電源電位Ｖｃｃを書込みたい場合には、グラフＧ２は、グラフＧ１よりもしきい値電圧Ｖｔ２だけ高くなる。実際にワード線に与える活性化電位の下限はグラフＧ３で示すようにグラフＧ２の電位にさらにマージンを加えた電位となる。
【００１６】
実際のワード線の活性化電位は、高い活性化電位が必要となる書込電圧が電源電位Ｖｃｃの場合を基準に設定されている。したがって、グラフＧ３は、電源電位Ｖｃｃが変化した場合のワード線ＷＬの活性化電位を示したものと等しくなる。
【００１７】
すなわち、ワード線の活性化に必要な電位は電源電位Ｖｃｃの変化に応じてさらにしきい値電圧の基板バイアス効果の変化分を加味して変化することになる。
【００１８】
このワード線ＷＬの活性化電位は、内部で昇圧された昇圧電位Ｖｐｐを用いる場合が多い。
【００１９】
図２０は、従来の昇圧電位Ｖｐｐを発生する昇圧回路の基本原理を示した図である。
【００２０】
図２０を参照して、昇圧回路３１０は、電源電位Ｖｃｃにアノードが結合され、カソードがノードＮ１１に接続され、ノードＮ１１を電源電位Ｖｃｃにプリチャージするダイオード３１２と、昇圧動作をするためのクロック信号を発生する発振回路３１６と、一方端がノードＮ１１に接続され他方端がクロック発生回路３１６の出力に接続されるキャパシタ３１４と、ノードＮ１１にアノードが接続されカソードから昇圧電位Ｖｐｐを出力するダイオード３１８とを含む。プリチャージ用のダイオード３１２によってノードＮ１１が電源電位Ｖｃｃにプリチャージされると、その後、発振回路３１６が発生するＬレベルが接地電位であり、Ｈレベルが電源電位Ｖｃｃであるクロック信号によって、ノードＮ１１は電源電位Ｖｃｃから電源電位Ｖｃｃの２倍に昇圧される。昇圧された電位はダイオード３１８を介して昇圧電位Ｖｐｐとして出力される。
【００２１】
なお、以上の説明は、簡単のためダイオード３１２，３１８による順方向の電圧降下は無視している。
【００２２】
図２１は、昇圧回路の実際の構成を示した回路図である。
図２１を参照して、昇圧回路３２０はクロック信号ＣＬＫを一方端に受けるキャパシタ３２１，３２２を含む。キャパシタ３２１の他方端はノードＮ１２に接続される。また、キャパシタ３２２の他方端はノードＮ１３に接続される。
【００２３】
昇圧回路３２０は、さらに、電源電位Ｖｃｃが与えられるノードからのＮ１２に向けてダイオード接続されたＮチャネルＭＯＳトランジスタ３２４と、電源電位Ｖｃｃが与えられるノードからノードＮ１３に向けてダイオード接続されたＮチャネルＭＯＳトランジスタ３２６と、ノードＮ１２とＮ１４との間に接続されゲートがノードＮ１３に接続されバックゲートに基板電位Ｖｂｂが与えられるＮチャネルＭＯＳトランジスタ３２８とを含む。ノードＮ１４からは昇圧電位Ｖｐｐが出力される。
【００２４】
動作前においては、ノードＮ１２，Ｎ１３は、電源電位Ｖｃｃ、もしくは電源電位ＶｃｃからＮチャネルＭＯＳトランジスタのしきい値電圧分低い電位にプリチャージされている。このプリチャージは、ダイオード接続されたＮチャネルＭＯＳトランジスタ３２４，３２６によって行なわれる。
【００２５】
クロック信号ＣＬＫが入力され、キャパシタ３２１，３２２の一方端の電位が０Ｖから電源電位Ｖｃｃに昇圧される。
【００２６】
すると、ノードＮ１２，Ｎ１３は、容量結合により電源電位Ｖｃｃから電源電位Ｖｃｃの２倍の電位に上昇する。ノードＮ１２に生じた電源電位Ｖｃｃの２倍の電位はＮチャネルＭＯＳトランジスタ３２８を介してノードＮ１４に供給される。このとき、ＮチャネルＭＯＳトランジスタ３２８のしきい値電圧Ｖｔｈｎ分だけ昇圧電位Ｖｐｐには電圧降下が生ずる。
【００２７】
すなわち、図２１で示した回路では、ノードＮ１２に生じた高電位をＮチャネルＭＯＳトランジスタ３２８のしきい値電圧分だけ低下させて出力していた。
【００２８】
次に、従来において、より高い昇圧電位Ｖｐｐを出力することができる昇圧回路について説明する。
【００２９】
図２２は、昇圧回路３３０の構成を示した回路図である。
図２２を参照して、昇圧回路３３０は、昇圧電位Ｖｐｐを出力するトランジスタにトリプルウェル構造を用いたＮチャネルＭＯＳトランジスタ３３４が用いられる。ＮチャネルＭＯＳトランジスタ３３４のバックゲートはノードＮ１５に接続されている。
【００３０】
図２３は、ＮチャネルＭＯＳトランジスタ３３４の断面構造を示した図である。
【００３１】
図２３を参照して、Ｐ基板３４２の主表面上にはＮウェル３４４が設けられ、Ｎウェル３４４の内部にはＰウェル３４５が設けられる。Ｎウェル３４４は、Ｎ型の不純物領域３４６を介してノードＮ１５に接続されている。また、Ｐウェル３４５は、Ｐ型の不純物領域３５０を介してノードＮ１５に接続されている。さらに、Ｐウェル３４５の主表面上にはＮチャネルＭＯＳトランジスタ３３４が設けられる。ＮチャネルＭＯＳトランジスタ３３４は、Ｎ型の不純物領域３５２，３５４およびゲート電極３５６を含む。不純物領域３５２はノードＮ１５に接続され、ゲート電極３５６とノードＮ１５の間にはキャパシタ３３２が接続されている。そして、不純物領域３５４から昇圧電位Ｖｐｐが出力される。
【００３２】
ノードＮ１５は、不純物領域３５０を介してＰウェル３４５に接続されており、不純物領域３５４とＰウェル３４５の間のＰＮ接合によりノードＮ１５の電位は不純物領域３５４に伝えられる。よって、Ｖｐｐのノードは、電源電位Ｖｃｃの２倍の電位からＰｎ接合電圧Ｖｊｖだけ低い電位となる。しかしながら、一般に、ＮチャネルＭＯＳトランジスタ３３４のしきい値電圧ＶｔｈよりはＰＮ接合電圧Ｖｊｖは値が小さいため、図２１で示した回路よりは高い昇圧電位を作り出すことができる。
【００３３】
図２４は、さらに高い昇圧電位を出力することができる従来の昇圧回路３６０の構成を示した回路図である。
【００３４】
図２４を参照して、昇圧回路３６０は、クロック信号ＣＬＫが一方端に与えられ、他方端はノードＮ１６に接続されたキャパシタ３６２と、クロック信号ＣＬＫを入力に受けて振幅を拡大して出力するレベル変換部３６４と、レベル変換部３６４の出力とノードＮ１７との間に接続されるキャパシタ３６６と、ゲートがノードＮ１７に接続されゲートがノードＮ１７に接続されノードＮ１６に得られた昇圧電位を導通時に昇圧電位Ｖｐｐとして出力するＮチャネルＭＯＳトランジスタ３６８とを含む。ＮチャネルＭＯＳトランジスタ３６８のバックゲートは基板電位Ｖｂｂに結合される。
【００３５】
図２５は、図２４におけるレベル変換部３６４の構成を示した回路図である。
図２５を参照して、レベル変換部３６４は、入力信号ＩＮを受けて反転するインバータ３７２と、接地ノードとノードＮ１８との間に接続されゲートに入力信号ＩＮを受けるＮチャネルＭＯＳトランジスタ３７４と、ノードＮ１９と接地ノードとの間に接続されゲートにインバータ３７２の出力を受けるＮチャネルＭＯＳトランジスタ３７６と、昇圧電位Ｖｐｐが与えられるノードとノードＮ１８との間に接続されゲートがノードＮ１９に接続されるＰチャネルＭＯＳトランジスタ３７８と、昇圧電位Ｖｐｐが与えられるノードとノードＮ１９との間に接続されゲートがノードＮ１８に接続されるＰチャネルＭＯＳトランジスタ３８０とを含む。ノードＮ１９からは入力信号ＩＮの振幅が拡大された出力信号ＯＵＴが出力される。
【００３６】
再び図２４を参照して、昇圧回路３６０の動作を簡単に説明する。ＮチャネルＭＯＳトランジスタ３６８のゲート電位は、レベル変換部３６４の出力によって電源電位Ｖｃｃの２倍の電位よりもさらに高く昇圧される。したがって、ノードＮ１６に生ずる電源電位Ｖｃｃの２倍の電位を電位降下させることなく昇圧電位Ｖｐｐとして出力することができる。
【００３７】
図２６は、図２４と同様な工夫が施された他の昇圧回路３８０の構成を示した回路図である。
【００３８】
図２６を参照して、昇圧回路３８０は、クロック信号ＣＬＫが一方端に与えられ他方端がノードＮ２０に接続されたキャパシタ３８２と、クロック信号ＣＬＫを受けて反転するインバータ３８４と、クロック信号ＣＬＫが一方端に与えられ他方端がノードＮ２１に接続されるキャパシタ３８６と、ノードＮ２１を電源電位Ｖｃｃにプリチャージするためのダイオード３８８と、ノードＮ２１とノードＮ２２との間に接続されゲートにインバータ３８４の出力を受けるＰチャネルＭＯＳトランジスタ３９０と、ノードＮ２２と接地ノードとの間に接続されゲートにインバータ３８４の出力を受けるＮチャネルＭＯＳトランジスタ３９２とを含む。
【００３９】
昇圧回路３８０は、さらに、ノードＮ２２とノードＮ２３との間に接続されるキャパシタ３９４と、ノードＮ２３を電源電位Ｖｃｃにプリチャージするためのダイオード３９６と、ノードＮ２０とノードＮ２４との間に接続されゲートがノードＮ２３に接続されるＮチャネルＭＯＳトランジスタ３９８とを含む。ノードＮ２４からは昇圧電位Ｖｐｐが出力される。
【００４０】
図２７は、昇圧回路３８０の動作を説明するための波形図である。
図２６、図２７を参照して、初期状態ではノードＮ２１、Ｎ２３はそれぞれダイオード３８８，３９６によって電源電位Ｖｃｃにプリチャージされている。次に、クロック信号ＣＬＫが０Ｖから電源電位Ｖｃｃに立上がると、ノードＮ２１の電位は電源電位Ｖｃｃから電源電位Ｖｃｃの２倍の電位に上昇する。この電位はノードＮ２２に伝達されて、キャパシタ３９４による容量結合によってノードＮ２３の電位は電源電位Ｖｃｃから電源電位Ｖｃｃの３倍の電位に上昇する。すなわち、従来は電源電位の２倍に設定されていたノードＮ２３の電位は電源電位Ｖｃｃの３倍の電位まで上昇させることができる。よって、キャパシタ３８２によってノードＮ２０に作られた電源電位の２倍の電位は電源電位の３倍の電位をゲートに受けるＮチャネルＭＯＳトランジスタ３９８によって電位降下することなく伝達される。
【００４１】
図２８は、出力部のトランジスタとしてＰチャネルＭＯＳトランジスタを用いた昇圧回路４００の構成を示した回路図である。
【００４２】
図２８を参照して、昇圧回路４００は、クロック信号ＣＬＫを受ける直列に接続されたインバータ４０４，４０６と、インバータ４０６の出力に一方端が接続され他方端がノードＮ２５に接続されるキャパシタ４０８と、クロック信号ＣＬＫを受けてレベル変換してノードＮ２６に出力するレベル変換回路４０２と、ノードＮ２５とノードＮ２７との間に接続されゲートがノードＮ２６に接続されるＰチャネルＭＯＳトランジスタ４１０とを含む。
【００４３】
ＰチャネルＭＯＳトランジスタ４１０のバックゲートはノードＮ２７に接続される。また、ノードＮ２７からは昇圧電位Ｖｐｐが接続される。この昇圧電位Ｖｐｐはレベル変換回路４０２にも供給される。
【００４４】
図２９は、レベル変換回路４０２の構成を示した回路図である。
図２９を参照して、レベル変換回路４０２は、入力信号ＩＮを受けて反転するインバータ４１２と、入力信号ＩＮをゲートに受けノードＮ２８と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ４１４と、ノードＮ２９と接地ノードとの間に接続されゲートにインバータ４１２の出力を受けるＮチャネルＭＯＳトランジスタ４１６と、昇圧電位Ｖｐｐが与えられるノードとノードＮ２８との間に接続されゲートがノードＮ２９に接続されるＰチャネルＭＯＳトランジスタ４１８と、昇圧電位Ｖｐｐが与えられるノードとノードＮ２９との間に接続されゲートがノードＮ２８に接続されるＰチャネルＭＯＳトランジスタ４２０とを含む。
【００４５】
レベル変換回路４０２は、さらに、昇圧電位Ｖｐｐが与えられるノードとノードＮ３０との間に接続されゲートがＮ２９に接続されるＰチャネルＭＯＳトランジスタ４２４と、ノードＮ３０と接地ノードとの間に接続されゲートがノードＮ２９に接続されるＮチャネルＭＯＳトランジスタ４２２とを含む。ノードＮ３０からはレベル変換回路４０２の出力信号ＯＵＴが出力される。
【００４６】
再び図２８を参照して簡単に昇圧回路４００の動作を説明する。
まず、動作前には、ノードＮ２５は電源電位Ｖｃｃ、もしくは電源電位Ｖｃｃよりしきい値電圧分低いレベルにプリチャージされている。
【００４７】
次に、クロック信号ＣＬＫにパルスが与えられ、キャパシタ４０８による容量結合により電源電位Ｖｃｃの２倍までノードＮ２５の電位が上昇する。
【００４８】
このときに、クロック信号ＣＬＫの反転信号をレベル変換回路４０２によってＮチャネルＭＯＳトランジスタ４１０のゲートに与える。この反転信号は振幅が０Ｖから昇圧電位Ｖｐｐとなるように振幅が拡大されている。ノードＮ２５の電位が２ＶｃｃとなったときにノードＮ２６の電位は０Ｖとなる。ＰチャネルＭＯＳトランジスタ４１０は導通し、ノードＮ２５の電位を降下させることなくノードＮ２７に出力する。また、クロック信号ＣＬＫがＬレベルのときには、ノードＮ２６は昇圧電位Ｖｐｐとなり、ＰチャネルＭＯＳトランジスタ４１０は非導通状態となる。
【００４９】
図３０は、出力部分にＰチャネルＭＯＳトランジスタを用いる他の例である昇圧回路４３０の構成を示した回路図である。
【００５０】
図３０を参照して、昇圧回路４３０は、クロック信号ＣＬＫを受ける直列に接続されたインバータ４３４，４３６と、インバータ４３６の出力が一方端に与えられ他方端はノードＮ３１に接続されるキャパシタ４３８と、クロック信号ＣＬＫを受けて反転するインバータ４３２と、インバータ４３２の出力を一方端に受け他方端はノードＮ３２に接続されるキャパシタ４４０と、ノードＮ３１から電源電位Ｖｃｃが与えられるノードに向けて順方向にダイオード接続されるＮチャネルＭＯＳトランジスタ４４２と、ノードＮ３２から電源電位Ｖｃｃが与えられるノードに向けて順方向にダイオード接続されるＮチャネルＭＯＳトランジスタ４４４と、ノードＮ３１とノードＮ３３との間に接続されゲートがノードＮ３２に接続されるＰチャネルＭＯＳトランジスタ４４６とを含む。ＰチャネルＭＯＳトランジスタ４４６のバックゲートはノードＮ３３に接続され、ノードＮ３３からは昇圧電位Ｖｐｐが出力される。
【００５１】
簡単に昇圧回路４３０の動作を説明する。まず、動作前には、ノードＮ３１は電源電位Ｖｃｃもしくは電源電位よりしきい値電圧分だけ低い電位にプリチャージされている。クロック信号ＣＬＫがＬレベルからＨレベルに変化すると、キャパシタ４３８による容量結合によりノードＮ３１の電位は電源電位Ｖｃｃの２倍の電位に上昇する。
【００５２】
このとき、ノードＮ３２の電位はキャパシタ４４０による容量結合により電位が降下しようとしてもＮチャネルＭＯＳトランジスタ４４４によってプリチャージされるため、電源電位Ｖｃｃに維持される。すなわち、ＰチャネルＭＯＳトランジスタ４４６はノードＮ３１が電源電位の２倍となりゲート電位が電源電位Ｖｃｃとなっているため、導通状態になり電源電位の２倍の電位が電圧降下を起こすことなくノードＮ３３に伝達される。
【００５３】
一方、クロック信号ＣＬＫがＨレベルからＬレベルに立下がったときには、ノードＮ３１は、ＮチャネルＭＯＳトランジスタ４４２によってプリチャージ状態にされその電位は電源電位Ｖｃｃになる。一方、ノードＮ３２の電位はキャパシタ４４０による容量結合により電源電位Ｖｃｃの２倍の電位となる。すなわち、ゲート電位が昇圧電位Ｖｐｐと等しくなるため、ＰチャネルＭＯＳトランジスタ４４６は非導通状態となる。
【００５４】
図３１は、昇圧回路に接続される負荷回路の説明をするための概略図である。
図３１を参照して、先に図１９によって説明した昇圧回路３１０が出力する昇圧電位Ｖｐｐは、ＤＲＡＭに含まれるワードドライバ４５２やロウデコーダ４５４など昇圧レベルを必要とする回路の電源電位として用いられる。ＤＲＡＭのアクセスが始まると、昇圧電位Ｖｐｐは電流消費により電位が降下する。電位が降下したままであるとワードドライバ４５２が駆動するワード線の電位が十分に上がらない。または、ワード線を駆動するための所要時間が長くなったりする。したがって、性能劣化や誤動作の原因となる。
【００５５】
しかし、昇圧電位Ｖｐｐの電位を高く維持するために常時昇圧回路３１０を動作させると、ＤＲＡＭ全体としての消費電流が多くなってしまう。そこで、消費電流を抑える工夫をしている。
【００５６】
図３２は、従来において採用されている昇圧電位Ｖｐｐを発生させる構成を示したブロック図である。
【００５７】
図３２を参照して、昇圧電位Ｖｐｐを監視するディテクタ回路４６２が設けられる。ディテクタ回路４６２は、昇圧電位Ｖｐｐが下がると、活性化信号／ＯＥによりリング発振器４６４を動作させてクロック信号を発生させる。応じて昇圧回路４６６がポンプ動作により昇圧電位Ｖｐｐの電位を上昇させる。昇圧電位Ｖｐｐの電位が設定電位以上となると、ディテクタ回路４６２は、リング発振器４６４を非活性化させてクロック信号ＣＬＫを停止し昇圧回路４６６のポンプ動作を停止させる。また、特に昇圧電位Ｖｐｐから電流が多く消費されるロウ系のコマンドが入力された場合に、たとえば制御信号／ＲＡＳに同期して活性化される昇圧回路４６８を設けてもよい。
【００５８】
図３３は、図３２に示したディテクタ回路４６２の第１の例を示した回路図である。
【００５９】
図３３を参照して、第１の例であるディテクタ回路４６２ａは、昇圧電位Ｖｐｐが与えられるノードＮ３４とノードＮ３５との間に接続されゲートが電源電位Ｖｃｃに結合されたＮチャネルＭＯＳトランジスタ４７２と、ノードＮ３５と接地ノードとの間に接続される抵抗４７４とを含む。ノードＮ３５からは、活性化信号である制御信号／ＯＥが出力される。
【００６０】
たとえば、ＮチャネルＭＯＳトランジスタ４７２にはメモリアレイ部に用いられるしきい値電圧の大きなトランジスタが用いられる。このディテクタ回路４６２ａの場合には、昇圧電位ＶｐｐがＶｃｃ＋Ｖｔｈ（ｍｅｍｏ）と等しくなるように制御信号／ＯＥがコントロールされる。なお、しきい値電圧Ｖｔｈ（ｍｅｍｏ）はＮチャネルＭＯＳトランジスタ４５２のしきい値電圧である。
【００６１】
図３４は、ディテクタ回路４６２の第２の例を示した回路図である。
図３４を参照して、ディテクタ回路４６２ｂは、昇圧電位Ｖｐｐが与えられるノードＮ３４とノードＮ３６との間に接続されゲートにノードＮ３６が接続されるＰチャネルＭＯＳトランジスタ４７６と、ノードＮ３６とノードＮ３５との間に接続されゲートが電源電位Ｖｃｃに結合されるＰチャネルＭＯＳトランジスタ４７８と、ノードＮ３５と接地ノードとの間に接続される抵抗４８０とを含む。ノードＮ３５からは制御信号／ＯＥが出力される。
【００６２】
ディテクタ回路４６２ｂの場合には、昇圧電位ＶｐｐはＶｃｃ＋２Ｖｔｈｐとなるように制御信号／ＯＥが制御される。なお、ＶｔｈｐはＰチャネルＭＯＳトランジスタ４７６，４７８のしきい値電圧である。
【００６３】
つまり、昇圧電位Ｖｐｐが設定値よりも下がった場合には、ＰチャネルＭＯＳトランジスタ４７６，４７８は導通し制御信号／ＯＥがＨレベルとなる。また、昇圧電位Ｖｐｐが設定値以上となった場合には、ＰチャネルＭＯＳトランジスタ４５６，４５８は非導通状態となり、ノードＮ３５は抵抗４６０によってＬレベルとなるため制御信号／ＯＥもＬレベルなとる。
【００６４】
【発明が解決しようとする課題】
近年、ＤＲＡＭが用いられる機器は低消費電力であることが要求されるため、ＤＲＡＭも外部から与えられる電源電位Ｖｃｃが低下する傾向にある。ここで、低電源電圧で動作するＤＲＡＭの場合を考える。
【００６５】
図３５は、電源電位と昇圧電位との間の関係を示した図である。
図３５を参照して、グラフＧ１０は、Ｖｐｐ＝Ｖｃｃとなるグラフであり、グラフＧ１４は、Ｖｐｐ＝２Ｖｃｃとなるグラフである。
【００６６】
今まで説明してきた従来の昇圧回路の場合には、理想的な回路であってもＶｐｐは電源電位Ｖｃｃの２倍のレベルしか作ることができない。つまり、昇圧電位Ｖｐｐのレベルは、電源電位Ｖｃｃの変化に対して２倍の傾きを持つということである。メモリセルに電源電位Ｖｃｃを書込むためには、ワード線の活性化電位はメモリセルのしきい値電圧分だけ高い電位（グラフＧ１１）だけ高くないといけない。また、さらに動作マージンや制御マージンが要求されるので、実際にメモリセルのワード線を駆動する電位はグラフＧ１３で示したような電位が必要となる。すなわち、昇圧回路の実力レベルはグラフＧ１３よりも高い電位を出力できる実力が必要である。
【００６７】
しかし、理想的な昇圧回路であっても、その出力電位である昇圧電位Ｖｐｐは電源電位Ｖｃｃの２倍の傾きを持つため、電源電位Ｖｃｃが低下すると急激に出力電位は低下してしまう。そして、点Ａで必要な電位（グラフＧ１３）と供給される電位（グラフＧ１４）が等しくなってしまい、点Ａよりも低電圧側ではワード線の駆動に必要な電位が発生できない。
【００６８】
したがって、なるべく高い、すなわち電源電位Ｖｃｃの２倍の電位を理想的に出力できるような回路とするために、従来においては、図２１、図２２で示したようなトリプルウェル工程を用いたり、ゲート電位を高くするため図２３、図２５に示すように回路素子数を増加させたり、図２６、図２８で示すようにしきい値電圧分の低下をなくすためＰチャネルＭＯＳトランジスタを出力部分に使用する構成に変えたりしていたが、それぞれプロセス工程が複雑になったり回路素子数が増えたり移動度が小さいＰチャネルＭＯＳトランジスタのための素子サイズが増大しレイアウト面積が増加したりするという弊害があった。
【００６９】
この発明の目的は、外部から与えられる電源電圧が低い場合にも、適切な昇圧電位Ｖｐｐを発生することができ、かつ、回路数、レイアウト面積、消費電流そしてプロセス工程それぞれの観点において有利な昇圧回路を提供することである。
【００７０】
【課題を解決するための手段】
請求項１に記載の半導体装置は、昇圧電位を受ける第１のノードの電位を検知する電圧検知部と、電圧検知部の出力に応じて源クロック信号を発生するクロック信号発生回路と、外部から与えられる外部電源電位を源クロック信号に応じて昇圧し、第１のノードに与える昇圧部とを備え、昇圧部は、第２のノードを所定の電位にプリチャージするプリチャージ回路と、源クロック信号に応じて第２のノードの電位を上昇させる昇圧回路と、第２のノードと第１のノードとの間に接続される第１導電型の第１の電界効果トランジスタと、第１の電界効果トランジスタのゲート電位を源クロック信号に応じて駆動する第１の駆動回路と、第２のノードと第１のノードとの間に接続される第２導電型の第２の電界効果トランジスタと、第２の電界効果トランジスタのゲート電位を源クロック信号に応じて駆動する第２の駆動回路とを含む。
【００７１】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置の構成に加えて、電圧検知部は、昇圧電位が第１の電位以下の場合に源クロック信号の活性化を指示する第１の検知回路と、昇圧電位が第１の電位より大きい第２の電位を超えた場合に第１の動作モードから第２の動作モードに動作モード切換を指示する第２の検知回路とを含み、クロック信号発生回路は、第１の検知回路の出力に応じて源クロック信号を発生するクロック発振部と、第２の検知回路の出力および源クロック信号に応じて、第１、第２の駆動回路を活性化するクロック出力部とを含み、クロック出力部は、第１の動作モードでは第１の駆動回路を活性化し、第２の動作モードでは第２の駆動回路を活性化する。
【００７２】
請求項３に記載の半導体装置は、請求項２に記載の半導体装置の構成において、第１導電型の第１の電界効果トランジスタは、ＮチャネルＭＯＳトランジスタであり、第２導電型の第２の電界効果トランジスタは、ＰチャネルＭＯＳトランジスタである。
【００７３】
請求項４に記載の半導体装置は、請求項２に記載の半導体装置の構成において、第１の電界効果トランジスタは、第２の電界効果トランジスタよりも、流すことが可能な電流値が大きい。
【００７４】
請求項５に記載の半導体装置は、請求項２に記載の半導体装置の構成に加えて、第１の検知回路は、第１のノードから第３のノードに向かう向きを順方向としてダイオード接続された第３の電界効果トランジスタと、第３のノードと第４のノードとの間に接続され、ゲートに外部電源電位を受ける第４の電界効果トランジスタと、第４のノードと接地ノードとの間に接続される第１の抵抗とを有する。
【００７５】
請求項６に記載の半導体装置は、請求項２に記載の半導体装置の構成に加えて、第２の検知回路は、第１のノードと第５のノードとの間に接続され、ゲートに外部電源電位が降圧された電位を受ける第５の電界効果トランジスタと、第５のノードと接地ノードとの間に接続される第２の抵抗とを有する。
【００７６】
請求項７に記載の半導体装置は、請求項１に記載の半導体装置の構成に加えて、昇圧回路は、一方端の電位が源クロック信号に応じて変化し、他方端が第２のノードに接続されるキャパシタを含む。
【００７７】
請求項８に記載の半導体装置は、請求項１に記載の半導体装置の構成に加えて、第２の検知回路は、電源投入時に、所定の時間を計測し、所定の時間だけ第１の動作モードにモード固定を行なうタイマ回路と、昇圧電位が第２の電位を超えたことを検知する電圧検知部と、タイマ回路と電圧検知部との出力に応じて、動作モード切換指示を行なう出力部とを含む。
【００７８】
請求項９に記載の半導体装置は、請求項１に記載の半導体装置の構成に加えて、行列状に配列され、データを保持する複数のメモリセルを含むメモリアレイと、複数のメモリセルの行に対応して設けられる複数のワード線と、アドレス信号に応じてメモリアレイの行選択を行なう行選択回路とをさらに備え、行選択回路は、アドレス信号に対応する行選択を行なう行デコーダと、行デコーダが選択したメモリセルの行に対応するワード線を昇圧電位に活性化するワード線駆動回路とを含む。
【００７９】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００８０】
図１は、本発明の実施の形態の半導体記憶装置１の構成を示した概略ブロック図である。
【００８１】
図１を参照して、半導体記憶装置１は、制御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、アドレス入力端子群８と、データ信号ＤＱ０〜ＤＱｎが入出力される端子群１４と、接地電位Ｖｓｓが与えられる接地端子１２と、外部電源電位Ｖｃｃが与えられる電源端子１０とを備える。
【００８２】
半導体記憶装置１は、さらに、クロック発生回路２２と、行および列アドレスバッファ２４と、行選択回路２６と、列デコーダ２８と、センスアンプ＋入出力制御回路３０と、メモリセルアレイ３２と、ゲート回路１８と、データ入力バッファ２０およびデータ出力バッファ３４とを備える。
【００８３】
クロック発生回路２２は、制御信号入力端子２、４を介して外部から与えられる外部行アドレスストローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストローブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モードに相当する制御クロックを発生し、半導体記憶装置全体の動作を制御する。
【００８４】
行および列アドレスバッファ２４は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）に基づいて生成したアドレス信号を行選択回路２６および列デコーダ２８に与える。
【００８５】
行選択回路２６と列デコーダ２８とによって指定されたメモリセルアレイ３２中のメモリセルＭＣは、センスアンプ＋入出力制御回路３０とデータ入力バッファ２０またはデータ出力バッファ３４とを介して入出力端子１４を通じて外部とデータ信号ＤＱ０〜ＤＱｎをやり取りする。
【００８６】
半導体記憶装置１は、さらに、電源端子１０に与えられる外部電源電位Ｖｃｃを受けて内部で昇圧し、昇圧電位Ｖｐｐを出力するＶｐｐ発生回路３６を備える。昇圧電位Ｖｐｐは、行選択回路２６に供給され、メモリセルアレイのワード線ＷＬなどに供給される。
【００８７】
図２は、図１における行選択回路２６の構成を説明するためのブロック図である。
【００８８】
図２を参照して、行選択回路２６は、Ｖｐｐ発生回路３６が出力する昇圧電位Ｖｐｐを動作電源電位として受けてメインワード線駆動信号／ＭＷＬを出力する行デコーダ＆メインワードドライバ４２と、サブデコード信号／ＳＤを出力するＳＤ信号デコーダ４４と、サブデコード信号／ＳＤを受けてバッファリングするリピータ４６と、リピータ４６の出力およびメインワード線駆動信号／ＭＷＬに応じてワード線ＷＬを駆動するサブワードドライバ４８とを含む。
【００８９】
図３は、図２における行デコーダ＆メインワードドライバ４２の概略的な構成を示す回路図である。
【００９０】
図３を参照して、行デコーダ＆メインワードドライバ４２は、行アドレス信号ＲＡｍ，ＲＡｎを受けるＮＡＮＤ回路５２と、行アドレス信号ＲＡｌに応じて導通しＮＡＮＤ回路５２の出力をノードＮ１に伝達するＮチャネルＭＯＳトランジスタ５４と、リセット信号ＲＥＳＥＴに応じてノードＮ１を昇圧電位Ｖｐｐに結合させるＰチャネルＭＯＳトランジスタ５６と、ノードＮ１と昇圧電位Ｖｐｐが与えられるノードとの間に接続されるＰチャネルＭＯＳトランジスタ５８と、ノードＮ１が入力に接続される直列に接続されたインバータ６０，６２とを含む。ＰチャネルＭＯＳトランジスタ５６，５８のバックゲートには、ともに昇圧電位Ｖｐｐが与えられる。インバータ６０の出力はＰチャネルＭＯＳトランジスタ５８のゲートに与えられる。また、インバータ６２の出力はメインワード線駆動信号／ＭＷＬとなる。
【００９１】
なお、インバータ６０，６２に使用されている記号は、これらのインバータが昇圧電位Ｖｐｐを動作電源電位として受けて動作するものであることを示す。
【００９２】
図４は、図２におけるＳＤ信号デコーダ４４の構成を示した回路図である。
図４を参照して、ＳＤ信号デコーダ４４は、ノードＮ２と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ６８，６６と、リセット信号ＲＥＳＥＴに応じてノードＮ２を昇圧電位Ｖｐｐに結合させるＰチャネルＭＯＳトランジスタ７０と、ノードＮ２と昇圧電位Ｖｐｐが与えられるノードとの間に接続されるＰチャネルＭＯＳトランジスタ７２と、ノードＮ２が入力に接続される直列に接続されたインバータ７４，７６とを含む。ＰチャネルＭＯＳトランジスタ７０，７２のバックゲートには、ともに昇圧電位Ｖｐｐが与えられる。インバータ７４の出力はＰチャネルＭＯＳトランジスタ７２のゲートに与えられ、インバータ７６の出力はサブデコード信号／ＳＤ０となる。
【００９３】
なお、インバータ７４，７６は昇圧電位Ｖｐｐが動作電源電位として与えられるインバータである。
【００９４】
図５は、図２におけるリピータ４６の構成を示した回路図である。
図５を参照して、リピータ４６は、サブデコード信号／ＳＤ０を受けて反転しサブデコード信号ＳＤを出力するインバータ８２と、サブデコード信号ＳＤを受けて反転しサブデコード信号／ＳＤを出力するインバータ８４とを含む。
【００９５】
なお、インバータ８２，８４は昇圧電位Ｖｐｐを動作電源電位として受けて動作するインバータである。
【００９６】
図６は、図２におけるサブワードドライバ４８の構成を示した回路図である。
図６を参照して、サブワードドライバ４８は、メインワード線駆動信号／ＭＷＬに応じてサブデコード信号ＳＤをワード線ＷＬに伝達するＰチャネルＭＯＳトランジスタ９２と、メインワード線駆動信号／ＭＷＬがＨレベルのときに導通してワード線ＷＬを接地ノードに接続するＮチャネルＭＯＳトランジスタ９４と、サブデコード信号／ＳＤがＨレベルのときに導通してワード線ＷＬを接地ノードに接続するＮチャネルＭＯＳトランジスタ９６とを含む。ＰチャネルＭＯＳトランジスタ９２のバックゲートには、昇圧電位Ｖｐｐが与えられる。
【００９７】
図７は、図１におけるメモリセルＭＣの構成を説明するための回路図である。
図７を参照して、メモリセルＭＣは、ワード線ＷＬにゲートが接続されビット線ＢＬとストレージノードＳＮとの間に接続されるＮチャネルＭＯＳトランジスタ１０２と、ストレージノードＳＮとストレージノードＳＮに一方端が接続され他方端がセルプレート電位Ｖｃｐに接続されるキャパシタ１０４とを含む。
【００９８】
図８は、図１におけるＶｐｐ発生回路３６の構成を示したブロック図である。
図８を参照して、Ｖｐｐ発生回路３６は、昇圧電位Ｖｐｐのレベルを検知する電圧検知回路１１１と、電圧検知回路１１１の出力に応じて複数のクロック信号を出力するクロック信号発生回路１１５と、クロック信号発生回路１１５の出力に応じて昇圧電位Ｖｐｐを発生する昇圧部１２０とを含む。
【００９９】
電圧検知回路１１１は、検知回路１１２，１１４を含む。検知回路１１２は、昇圧電位Ｖｐｐに応じてクロック信号の発生をコントロールする制御信号ＣＬＫＥを出力する。また検知回路１１４は、昇圧電位Ｖｐｐに応じて制御信号ＰＮＣＨＧを出力する。
【０１００】
クロック信号発生回路１１５は、制御信号ＣＬＫＥに応じてクロック信号ＣＬＫＳを発生するリングオシレータ１１６と、制御信号ＰＮＣＨＧおよびクロック信号ＣＬＫＳに応じてクロック信号ＣＫＡ，／ＣＫＡ，ＣＫＢ，／ＣＫＢ，ＣＫＢ２を出力するクロック出力部１１８とを含む。
【０１０１】
Ｖｐｐ発生回路３６は、さらに、クロック出力部１１８の出力するクロック信号ＣＬＫＳに応じて昇圧電位Ｖｐｐを出力する昇圧部１２０とを含む。なお、昇圧部１２０の出力ノードＮＯＵＴはＶｐｐ発生回路が動作開始する前に電源電位Ｖｃｃにダイオード１２２によってプリチャージされる。
【０１０２】
図９は、図８における検知回路１１２の構成を示した回路図である。
図９を参照して、検知回路１１２は、昇圧電位Ｖｐｐが与えられるノードとノードＮ２との間に接続されゲートがノードＮ２に接続されるＰチャネルＭＯＳトランジスタ１３２と、ノードＮ２とノードＮ３との間に接続されゲートが電源電位Ｖｃｃに結合されるＰチャネルＭＯＳトランジスタ１３４と、ノードＮ３と接地ノードとの間に接続される抵抗１３６とを含む。なお、ノードＮ３からは制御信号／ＣＬＫＥが出力される。検知回路１１２は、さらに、制御信号／ＣＬＫＥを受けて反転し制御信号ＣＬＫＥを出力するインバータ１３７を含む。
【０１０３】
図１０は、図８における検知回路１１４の構成を示した回路図である。
図１０を参照して、検知回路１１４は、昇圧電位Ｖｐｐが与えられるノードとノードＮ４との間に接続されるＰチャネルＭＯＳトランジスタ１３８と、ノードＮ４と接地ノードとの間に接続される抵抗１４０とを含む。ＰチャネルＭＯＳトランジスタ１３８のゲートにはＶｃｃ−ΔＶαの電位が与えられる。そして、ノードＮ４からは制御信号ＰＮＣＨＧが出力される。
【０１０４】
検知回路１１４は、さらに、Ｖｃｃ−ΔＶαの電位を発生してＰチャネルＭＯＳトランジスタ１３８のゲートに与える電位発生回路１３９を含む。電位発生回路１３９は、電源電位Ｖｃｃが与えられるノードと接地ノードとの間に直列に接続される抵抗Ｒ１〜Ｒ４と、抵抗Ｒ２に並列接続されるフューズ素子Ｆ１と、抵抗Ｒ３に並列接続されるフューズ素子Ｆ２とを含む。抵抗Ｒ２と抵抗Ｒ３の接続ノードからは電位発生回路１３９の出力電位であるＶｃｃ−ΔＶαが出力される。なお、電位発生回路１３９の出力電位は、原則的には抵抗Ｒ１と抵抗Ｒ４との抵抗分割により決定される。ただし、フューズ素子Ｆ１を切断すると出力電位は下がり、フューズ素子Ｆ２を切断すると出力電位は上がる。フューズを選択的に切断することにより、後に説明するＰチャネルＭＯＳトランジスタによる駆動とＮチャネルＭＯＳトランジスタによる駆動を切換える検出電位Ｖｄｅｔ１の値を調整することが可能となっている。
【０１０５】
図１１は、図８におけるリングオシレータ１１６の回路例を示した回路図である。
【０１０６】
図１１を参照して、リングオシレータ１１６は、制御信号ＣＬＫＥを一方の入力に受けクロック信号ＣＬＫＳを他方の入力に受けるＮＡＮＤ回路１４２と、ＮＡＮＤ回路１４２の出力を受ける直列に接続されたインバータ１４４〜１５４を含む。インバータ１５４の出力はクロック信号ＣＬＫＳとなる。なお、ＮＡＮＤ回路１４２およびインバータ１４４〜１５４は合計奇数段の反転を行なうため、クロック信号ＣＬＫＥがＨレベルになるとリングオシレータ１１６は自励発振し、クロック信号ＣＬＫＳを出力する。
【０１０７】
図１２は、図８におけるクロック出力部１１８の構成を示した回路図である。
図１２を参照して、クロック出力部１１８は、クロック信号ＣＬＫＳを受ける直列に接続されたインバータ１６２〜１６８と、クロック信号ＣＬＫＳおよびインバータ１６８の出力を受けてクロック信号／ＣＫＡを出力するＮＯＲ回路１７０と、クロック信号／ＣＫＡを受けて反転しクロック信号ＣＫＡを出力するインバータ１７２とを含む。
【０１０８】
クロック出力部１１８は、さらに、クロック信号ＣＬＫＳおよびインバータ１６８の出力を受けるＮＡＮＤ回路１７４と、ＮＡＮＤ回路１７４の出力および制御信号ＰＮＣＨＧを受けてクロック信号ＣＫＢ２を出力するＮＯＲ回路１７６と、ＮＡＮＤ回路１７４の出力と制御信号ＰＮＣＨＧとを受けてクロック信号ＣＫＢを出力するＮＡＮＤ回路１７８と、クロック信号ＣＫＢを受けて反転しクロック信号／ＣＫＢを出力するインバータ１８０とを含む。
【０１０９】
図１３は、図８における昇圧部１２０の構成を示した回路図である。
図１３を参照して、昇圧部１２０は、クロック信号／ＣＫＡが一方端に与えられるキャパシタ１８２と、電源電位Ｖｃｃが与えられるノードとノードＮ６との間に接続されゲートがキャパシタ１８２の他方端に接続されるＮチャネルＭＯＳトランジスタ１８４と、電源電位Ｖｃｃが与えられるノードとＮ５との間にされゲートがキャパシタ１８２の他方端に接続されるＮチャネルＭＯＳトランジスタ１８６と、一方端にクロック信号ＣＫＢ２が与えられ他方端がノードＮ５に接続されるキャパシタ１８８と、一方端にクロック信号ＣＫＡが与えられ他方端がノードＮ６に接続されるキャパシタ１８９と、一方端にクロック信号／ＣＫＢが与えられ他方端はノードＮ７に接続されるキャパシタ１９４と、一方端にクロック信号ＣＫＢが与えられるキャパシタ１９０とを含む。
【０１１０】
昇圧部１２０は、さらに、キャパシタ１９０の他方端のゲートに接続され電源電位Ｖｃｃが与えられるノードとノードＮ７との間に接続されるＮチャネルＭＯＳトランジスタ１９２と、ゲートがノードＮ７に接続されノードＮ８とノードＮ６との間に接続されるＰチャネルＭＯＳトランジスタ１９８と、ゲートがノードＮ５に接続されノードＮ８とノードＮ６との間に接続されるＮチャネルＭＯＳトランジスタ１９６とを含む。
【０１１１】
ＮチャネルＭＯＳトランジスタ１９６のバックゲートはノードＮ６に接続され、ＰチャネルＭＯＳトランジスタのバックゲートはノードＮ８に接続される。また、ノードＮ８からは昇圧電位Ｖｐｐが出力される。
【０１１２】
この昇圧部１２０の出力段には、最終段のドライバ回路として異なる導電型を持つトランジスタ、すなわち、ＰチャネルＭＯＳトランジスタ１９８およびＮチャネルＭＯＳトランジスタ１９６が並列に接続されている。
【０１１３】
ＮチャネルＭＯＳトランジスタ１８４によって電源電位Ｖｃｃに充電されたノードＮ６の電位はキャパシタ１８９の容量結合によってクロック信号ＣＫＡに応じて昇圧される。すると、ノードＮ６の電位が電源電位Ｖｃｃの２倍の電位に上昇し、最終ドライバトランジスタであるＰチャネルＭＯＳトランジスタ１９８、ＮチャネルＭＯＳトランジスタ１９６を通ってノードＮ８に電荷が供給される。
【０１１４】
同様に、ＮチャネルＭＯＳトランジスタ１９２によって電源電位Ｖｃｃに充電されたノードＮ７は、キャパシタ１９４の容量結合によってクロック信号／ＣＫＢに応じてさらに電位が上昇する。ノードＮ７の電位は電源電位Ｖｃｃの２倍に上昇し、そのときに、ＰチャネルＭＯＳトランジスタ１９８は非導通状態となる。次に、ＮチャネルＭＯＳトランジスタ１９２のゲート電位がクロック信号ＣＫＢの変化に応じてＨレベルとなると、ノードＮ７は電源電位Ｖｃｃに結合されＰチャネルＭＯＳトランジスタ１９８は導通する。
【０１１５】
同様にＮチャネルＭＯＳトランジスタ１８６で電源電位Ｖｃｃに充電されたノードＮ５は、クロック信号ＣＫＢ２の変化に応じてキャパシタ１８８の容量結合によってさらに電位が上昇する。ノードＮ５の電位は上昇して電源電位Ｖｃｃの２倍の電位になりそのときにＮチャネルＭＯＳトランジスタ１９６は導通状態となる。しかし、キャパシタ１８２によってクロック信号／ＣＫＡに容量結合されるＮチャネルＭＯＳトランジスタ１８６のゲート電位がＨレベルになると、ノードＮ５の電位は電源電位Ｖｃｃとなり、ＮチャネルＭＯＳトランジスタ１９６は非導通状態になる。これらの動作によって昇圧部１２０はクロック信号ＣＫＡにより電源電位Ｖｃｃの２倍の電位になったノードＮ６の電位をトランジスタ１９６，１９８の両方によってノードＮ８に供給する。
【０１１６】
図１４は、Ｖｐｐ発生回路３６の動作を説明するための波形図である。
図８、図１４を参照して、時刻ｔ０においては、Ｖｐｐ発生回路３６が動作を開始し初期電圧である電源電位Ｖｃｃから電位が上昇し始める。このときには、検知回路１１２が出力する制御信号ＣＬＫＥがＨレベルであり、検知回路１１４が出力する制御信号ＰＮＣＨＧはＬレベルである。したがって、時刻ｔ０〜ｔ１まではリングオシレータ１１６はクロック信号ＣＬＫを出力し、そしてクロック出力部１１８は、クロック信号ＣＫＡ，／ＣＫＡおよびＣＫＢ２を活性化する。一方、クロック信号ＣＫＢ，／ＣＫＢは非活性化されている。
【０１１７】
時刻ｔ１において、昇圧電位Ｖｐｐが第１の検出電位Ｖｄｅｔ１を超えると、検知回路１１４が電位の変化を検知して制御信号ＰＮＣＨＧをＬレベルからＨレベルに立上げる。応じてクロック出力部１１８は、クロック信号ＣＫＡ，／ＣＫＡの活性化は維持したまま、クロック信号ＣＫＢ２を非活性化させクロック信号ＣＫＢ，／ＣＫＢを活性化させる。すると、図１３のＮチャネルＭＯＳトランジスタ１９６のゲート電位は固定され、ＰチャネルＭＯＳトランジスタ１９８が導通状態となってノードＮ６の電位をノードＮ８に伝達する。このようにして、電位が低い間は移動度が大きいＮチャネルＭＯＳトランジスタ１９６を使用してノードＮ６の電位をノードＮ８に伝達し、電位が一定値を超えた場合はＶｐｐ発生回路の自身の消費電力を抑えるため移動度が小さいＰチャネルＭＯＳトランジスタ１９８のゲート電位のみを駆動するように切換える。
【０１１８】
時刻ｔ２において、昇圧電位Ｖｐｐの電位が目的の電位Ｖｄｅｔ２に到達すると、検知回路１１２が電位の変化を検知して制御信号ＣＬＫＥはＨレベルからＬレベルに立下がる。すると、Ｖｐｐ発生回路３６は動作を停止して消費電流の低減が図られる。
【０１１９】
時刻ｔ３において、単発的にメモリのアクセスが行なわれると、一時的に昇圧電位Ｖｐｐの電位は低下する。たとえば、シンクロナスＤＲＡＭでは、ロウ系の活性化はアクティブコマンドＡＣＴが入力されるときに行なわれる。検出電位Ｖｄｅｔ１よりも低下しない場合には、検知回路１１２のみが制御信号を変化させ、応じてＰチャネルＭＯＳトランジスタ１９８が駆動され昇圧電位Ｖｐｐを目的の電位にまで復帰させる。
【０１２０】
時刻ｔ４において昇圧電位が復帰すると、再び検知回路１１２によって制御信号ＣＬＫＥが非活性化されＶｐｐ発生回路３６は動作を停止する。
【０１２１】
時刻ｔ５〜ｔ６において連続的にメモリへのアクセスが起こると、昇圧電位Ｖｐｐは検出電位Ｖｄｅｔ１よりも低下する。すると、検知回路１１２に加えて検知回路１１４も制御信号を変化させる。時刻ｔ６〜ｔ７の間は移動度が大きなＮチャネルＭＯＳトランジスタ側のドライバトランジスタの動作によって急速に電位が回復する。そして、昇圧電位が検出電位Ｖｄｅｔ１よりも上昇すると、時刻ｔ７〜ｔ８においては移動度が小さなＰチャネルＭＯＳトランジスタによる駆動に切換わる。
【０１２２】
なお、駆動力の大きさは、ＭＯＳトランジスタのサイズ、すなわちゲート長とチャネル長の比でも調節できる。したがって、サイズの異なる２つのトランジスタを並列に設け、サイズの大きなトランジスタで外部電源電位Ｖｃｃから検出電位Ｖｄｅｔ１まで昇圧電位Ｖｐｐを昇圧し、サイズの小さなトランジスタで検出電位Ｖｄｅｔ２とＶｄｅｔ１の間に昇圧電位Ｖｐｐが維持されるような構成にしてもよい。
【０１２３】
図１５は、Ｖｐｐ発生回路の変形例を示したブロック図である。
図１５を参照して、Ｖｐｐ発生回路２００は、図８に示したＶｐｐ発生回路３６の構成において、電圧検知回路１１１に代えて電圧検知回路２０１を含む。
【０１２４】
電圧検知回路２０１は、電圧検知回路１１１の構成に加えて、電源投入時にリセットを指示するパワーオンリセット信号ＰＯＲを受けて一定の時間を計測するタイマ回路２０２と、検知回路１１４およびタイマ回路２０２の出力を受けて切換信号ＰＮＣＨＧを出力するＡＮＤ回路２０４とをさらに含む。
【０１２５】
電源投入直後は、消費電力も安定しないので昇圧電位Ｖｐｐは安定しない場合が多い。このような構成とすれば、電源投入直後は大きな電位変化を調整するために、ＮチャネルＭＯＳトランジスタのドライバトランジスタにより昇圧電位Ｖｐｐが発生され、一定時間経過して昇圧電位Ｖｐｐが安定した頃に、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを使用して図１４にて先に説明したような昇圧動作が行なわれる。
【０１２６】
以上説明したように、昇圧電位Ｖｐｐが大幅に低下し、大きな駆動力が必要なときには、キャリアの移動度がＰチャネルＭＯＳトランジスタの２倍あるＮチャネルＭＯＳトランジスタによるドライバトランジスタ主体で電荷を供給し、昇圧電位Ｖｐｐの低下が小さい場合には、駆動力の小さいＰチャネルＭＯＳトランジスタで高い電位を維持することが可能になる。また、ＰチャネルＭＯＳトランジスタによるドライバも併用しているためＮチャネルＭＯＳトランジスタの場合に問題になるドライバのしきい値電圧分の電圧降下の問題もなく高い昇圧電位を供給することができる。高い昇圧電位Ｖｐｐの供給をＮチャネルＭＯＳトランジスタのドライバがする必要がないので、ゲートのダブルブーストやトリプルウェル構造を用いてのダイオード接続などをする必要がなく、回路構成やプロセス工程の簡略化およびレイアウト面積の削減を図ることができる。さらに、すべてをＰチャネルＭＯＳトランジスタによるドライブトランジスタとしていないので、同じ供給能力を満たすにもドライバ部分のレイアウト面積を削減することができる。
【０１２７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２８】
【発明の効果】
請求項１に記載の半導体装置は、ＰチャネルＭＯＳトランジスタによるドライバも併用しているため、ＮチャネルＭＯＳトランジスタの場合に問題になるドライバのしきい値電圧分の電圧降下の問題もなく高い昇圧電位を供給することができる。
【０１２９】
請求項２、３に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、昇圧電位Ｖｐｐが大幅に低下し、大きな駆動力が必要なときには、キャリアの移動度がＰチャネルＭＯＳトランジスタの２倍あるＮチャネルＭＯＳトランジスタによるドライバトランジスタ主体で電荷を供給し、昇圧電位Ｖｐｐの低下が小さい場合には、ＰチャネルＭＯＳトランジスタで高い電位を保持することが可能になる。
【０１３０】
請求項４に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、昇圧電位Ｖｐｐが大幅に低下し、大きな駆動力が必要なときには、大きな電流を流すことができるＭＯＳトランジスタを使用して電荷を供給し、昇圧電位Ｖｐｐの低下が小さい場合には、小さな電流を流すＭＯＳトランジスタで高い電位を保持するので、昇圧回路の消費電流の最適化を図ることが可能になる。
【０１３１】
請求項５、６に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、昇圧電位Ｖｐｐの低下を検出することができる。
【０１３２】
請求項７に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、昇圧電位として出力するため高電位を発生することができる。
【０１３３】
請求項８に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、昇圧電位における電流消費が不安定になりがちな電源投入時における昇圧電位を安定化させることができる。
【０１３４】
請求項９に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、半導体記憶装置のワード線を駆動する電位を高くできるので、書込読出に有利で、かつ、非アクセス時の消費電力を抑えることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態の半導体記憶装置１の構成を示した概略ブロック図である。
【図２】  図１における行選択回路２６の構成を説明するためのブロック図である。
【図３】  図２における行デコーダ＆メインワードドライバ４２の概略的な構成を示す回路図である。
【図４】  図２におけるＳＤ信号デコーダ４４の構成を示した回路図である。
【図５】  図２におけるリピータ４６の構成を示した回路図である。
【図６】  図２におけるサブワードドライバ４８の構成を示した回路図である。
【図７】  図１におけるメモリセルＭＣの構成を説明するための回路図である。
【図８】  図１におけるＶｐｐ発生回路３６の構成を示したブロック図である。
【図９】  図８における検知回路１１２の構成を示した回路図である。
【図１０】  図８における検知回路１１４の構成を示した回路図である。
【図１１】  図８におけるリングオシレータ１１６の回路例を示した回路図である。
【図１２】  図８におけるクロック出力部１１８の構成を示した回路図である。
【図１３】  図８における昇圧部１２０の構成を示した回路図である。
【図１４】  Ｖｐｐ発生回路３６の動作を説明するための波形図である。
【図１５】  Ｖｐｐ発生回路の変形例を示したブロック図である。
【図１６】  ＤＲＡＭのメモリセルの構成を示した図である。
【図１７】  Ｈデータがメモリセルに書込まれる場合のＮチャネルＭＯＳトランジスタ３０２に与えられる電位を説明するための図である。
【図１８】  基板バイアス電圧Ｖｂｓとしきい値電圧Ｖｔｈの関係を示した図である。
【図１９】  メモリセルに書込む電圧とそれに必要なワード線の活性化電位の関係を示した図である。
【図２０】  従来の昇圧電位Ｖｐｐを発生する昇圧回路の基本原理を示した図である。
【図２１】  昇圧回路の実際の構成を示した回路図である。
【図２２】  昇圧回路３３０の構成を示した回路図である。
【図２３】  ＮチャネルＭＯＳトランジスタ３３４の断面構造を示した図である。
【図２４】  さらに高い昇圧電位を出力することができる従来の昇圧回路３６０の構成を示した回路図である。
【図２５】  図２４におけるレベル変換部３６４の構成を示した回路図である。
【図２６】  図２４と同様な工夫が施された他の昇圧回路３８０の構成を示した回路図である。
【図２７】  昇圧回路３８０の動作を説明するための波形図である。
【図２８】  出力部のトランジスタとしてＰチャネルＭＯＳトランジスタを用いた昇圧回路４００の構成を示した回路図である。
【図２９】  レベル変換回路４０２の構成を示した回路図である。
【図３０】  出力部分にＰチャネルＭＯＳトランジスタを用いる他の例である昇圧回路４３０の構成を示した回路図である。
【図３１】  昇圧回路に接続される負荷回路の説明をするための概略図である。
【図３２】  従来において採用されている昇圧電位Ｖｐｐを発生させる構成を示したブロック図である。
【図３３】  図３２に示したディテクタ回路４６２の第１の例を示した回路図である。
【図３４】  ディテクタ回路４６２の第２の例を示した回路図である。
【図３５】  電源電位と昇圧電位との間の関係を示した図である。
【符号の説明】
１  半導体記憶装置、２  制御信号入力端子、８  アドレス入力端子群、１０電源端子、１２  接地端子、１４  入出力端子、１８  ゲート回路、２０  データ入力バッファ、２２  クロック発生回路、２４  列アドレスバッファ、２６行選択回路、２８  列デコーダ、３０  入出力制御回路、３２  メモリセルアレイ、３４  データ出力バッファ、３６  Ｖｐｐ発生回路、４２  メインワードドライバ、４４  ＳＤ信号デコーダ、４６  リピータ、４８  サブワードドライバ、５２  ＮＡＮＤ回路、５４，６６，６８，９４，９６，１０２，１８４〜１９２，１９６  ＮチャネルＭＯＳトランジスタ、５６，５８，７０，７２，９２，１３２，１３４，１３８，１９８  ＰチャネルＭＯＳトランジスタ、６０，６２，７４〜８４，１３７  インバータ、１０４，１８２，１９４  キャパシタ、１１１  電圧検知回路、１１２，１１４  検知回路、１１５  クロック信号発生回路、１１６  リングオシレータ、１１８  クロック出力部、１２０  昇圧部、１２２  ダイオード、１３６，１４０  抵抗、２００  発生回路、２０１  電圧検知回路、２０２  タイマ回路、２０４  ＡＮＤ回路、ＢＬ  ビット線、ＭＣ  メモリセル、ＳＮ  ストレージノード、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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