(57)【特許請求の範囲】
【請求項１】
電極パッドを有した半導体チップと、前記電極パッドに設けられた内部接続端子と、前記電極パッドが形成された側の前記半導体チップに設けられ、前記内部接続端子を露出する樹脂層と、前記樹脂層上に設けられ、前記内部接続端子と接続された配線パターンとを有する複数の半導体装置と、
前記複数の半導体装置が積層されると共に、前記配線パターンを介して、前記複数の半導体装置と電気的に接続される配線基板と、
前記配線基板に階段状に積層された前記複数の半導体装置を封止する封止樹脂と、を備え、
前記配線パターンは、金属ワイヤが接続される接続部と、前記接続部から離間した位置に配置され、前記半導体装置の動作確認を行うための検査用パッドとを有しており、
前記複数の半導体装置は、前記配線基板上に積層される前に行われる動作確認において、良品と判定された半導体装置であり、
前記複数の半導体装置及び前記配線基板は、ワイヤボンディング接続されており、
前記配線パターンが設けられていない部分の前記樹脂層上に、前記配線パターンと同一の材料で構成された前記ダミーパターンを設け、前記ダミーパターンの厚さを前記配線パターンの厚さと略等しくしたことを特徴とする電子装置。
【請求項２】
前記複数の半導体装置は、他の前記半導体装置の前記接続部を露出するように積層したことを特徴とする請求項１記載の電子装置。
【請求項３】
電極パッドを有した半導体チップと、前記電極パッドに設けられた内部接続端子と、前記電極パッドが形成された側の前記半導体チップに設けられ、前記内部接続端子を露出する樹脂層と、前記樹脂層上に設けられ、前記内部接続端子と接続された配線パターンとを有する複数の半導体装置と、
前記複数の半導体装置が階段状に積層されると共に、前記配線パターンを介して、前記複数の半導体装置と電気的に接続される配線基板と、
前記配線基板上に積層された前記複数の半導体装置を封止する封止樹脂と、を備えた電子装置の製造方法であって、
前記複数の半導体装置を形成する半導体装置形成工程と、
前記複数の半導体装置の動作確認を行って、良品と判定された複数の半導体装置を取得する良品半導体装置取得工程と、
前記配線基板上に前記良品と判定された前記複数の半導体装置を階段状に積層する半導体装置積層工程と、
前記半導体装置積層工程後に、前記配線基板及び前記良品と判定された前記複数の半導体装置を電気的に接続する電気的接続工程と、
前記電気的接続工程後に、前記封止樹脂により前記良品と判定された前記複数の半導体装置を封止する封止樹脂形成工程と、を含み、
前記半導体装置形成工程は、半導体基板の半導体装置形成領域に、前記電極パッドを有した前記半導体チップを形成する工程と、
前記電極パッド上に前記内部接続端子を形成する工程と、
前記半導体基板上に前記内部接続端子を覆うように前記樹脂層を形成する工程と、
前記樹脂層上に金属層を形成する工程と、
前記金属層を押圧して、加熱により前記金属層と前記内部接続端子とを圧着する圧着工程と、
前記圧着工程後に、前記金属層をエッチングによりパターニングして、接続部、及び該接続部から離間した位置に配置され、前記半導体装置の動作確認を行うための検査用パッドを有する前記配線パターンと、ダミーパターンとを同時に形成する工程と、を有することを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置及びその製造方法に係り、配線基板上に積層された複数の半導体チップと、複数の半導体チップを封止する封止樹脂と備えた電子装置及びその製造方法に関する。
【背景技術】
【０００２】
図１は、従来の電子装置の断面図である。
【０００３】
図１を参照するに、従来の電子部品２００は、配線基板２０１と、半導体チップ２０２〜２０４と、封止樹脂２０５と、外部接続端子２０６とを有する。
【０００４】
配線基板２０１は、コア基板２１１と、貫通ビア２１２と、パッド２１３，２１６と、ソルダーレジスト２１４，２１７とを有する。
【０００５】
コア基板２１１は、板状とされた基板であり、貫通孔２１９を有する。貫通ビア２１２は、貫通孔２１９に設けられている。貫通ビア２１２の上端部は、パッド２１３と接続されており、貫通ビア２１２の下端部は、パッド２１６と接続されている。パッド２１３は、コア基板２１１の上面２１１Ａに設けられている。パッド２１３は、貫通ビア２１２の上端部と接続されている。パッド２１３は、半導体チップ２０２と電気的に接続された金属ワイヤ２２２と接続されている。
【０００６】
ソルダーレジスト２１４は、パッド２１３を露出するように、コア基板２１１の上面２１１Ａに設けられている。パッド２１６は、コア基板２１１の下面２１１Ｂに設けられている。パッド２１６は、貫通ビア２１２の下端部と接続されている。パッド２１６には、外部接続端子２０６が設けられている。ソルダーレジスト２１７は、パッド２１６を露出するように、コア基板２１１の下面２１１Ｂに設けられている。
【０００７】
半導体チップ２０２は、半導体基板２２６と、半導体集積回路２２７と、電極パッド２２８と、保護膜２２９とを有する。半導体集積回路２２７は、半導体基板２２６の上面側に設けられている。電極パッド２２８は、半導体集積回路２２７上に設けられており、半導体集積回路２２７と電気的に接続されている。電極パッド２２８には、配線基板２０１のパッド２１３と接続された金属ワイヤ２２２が接続されている。これにより、配線基板２０１と半導体チップ２０２は、電気的に接続されている。保護膜２２９は、電極パッド２２８を露出するように、半導体集積回路２２７上に設けられている。上記構成とされた半導体チップ２０２は、ショートオープンテストを合格したチップである。但し、半導体チップ２０２は、機能的検査（具体的には、半導体チップ２０２に設けられた半導体集積回路２２７の動作確認（例えば、読み込みエラーの有無の確認））が行われていないチップである。つまり、半導体チップ２０２は、ＫＧＤ（Known Good Die）ではない。半導体チップ２０２は、半導体基板２２６の下面に貼り付けられた粘着層２３２により、配線基板２０１のソルダーレジスト２１４上に接着されている。
【０００８】
半導体チップ２０３は、半導体基板２３４と、半導体集積回路２３５と、電極パッド４３６と、保護膜２３７とを有する。半導体集積回路２３５は、半導体基板２３４の上面側に設けられている。電極パッド２３６は、半導体集積回路２３５上に設けられており、半導体集積回路２３５と電気的に接続されている。電極パッド２３６には、半導体チップ２０２の電極パッド２２８と接続された金属ワイヤ２２３と、半導体チップ２０４の電極パッド２４４と接続された金属ワイヤ２２４とが接続されている。これにより、半導体チップ２０３は、半導体チップ２０２，２０４と電気的に接続されている。保護膜２３７は、電極パッド２３６を露出するように、半導体集積回路２３５上に設けられている。上記構成とされた半導体チップ２０３は、ショートオープンテストを合格したチップである。但し、半導体チップ２０３は、機能的検査（具体的には、半導体チップ２０３に設けられた半導体集積回路２３５の動作確認（例えば、読み込みエラーの有無の確認））が行われていないチップである。つまり、半導体チップ２０３は、ＫＧＤ（Known Good Die）ではない。半導体チップ２０３は、半導体基板２３４の下面に貼り付けられた粘着層２３２により、半導体チップ２０２の保護膜２２９上に接着されている。
【０００９】
半導体チップ２０４は、半導体基板２４２と、半導体集積回路２４３と、電極パッド２４４と、保護膜２４５とを有する。半導体集積回路２４３は、半導体基板２４２の上面側に設けられている。電極パッド２４４は、半導体集積回路２４３上に設けられており、半導体集積回路２４３と電気的に接続されている。電極パッド２４４には、半導体チップ２０３の電極パッド４３６と接続された金属ワイヤ２２４が接続されている。これにより、半導体チップ２０４は、半導体チップ２０３と電気的に接続されている。保護膜２４５は、電極パッド２４４を露出するように、半導体集積回路２４３上に設けられている。上記構成とされた半導体チップ２０４は、ショートオープンテストを合格したチップである。但し、半導体チップ２０４は、機能的検査（具体的には、半導体チップ２０４に設けられた半導体集積回路２４３の動作確認（例えば、読み込みエラーの有無の確認））が行われていないチップである。つまり、半導体チップ２０４は、ＫＧＤ（Known Good Die）ではない。半導体チップ２０４は、半導体基板２４２の下面に貼り付けられた粘着層２３２により、半導体チップ２０３のソルダーレジスト２３５上に接着されている。半導体チップ２０２〜２０４としては、例えば、ＮＡＮＤ型フラッシュメモリーを用いることができる。
【００１０】
封止樹脂２０５は、積層された半導体チップ２０２〜２０４及び金属ワイヤ２２２〜２２４を封止するように配線基板２０１上に設けられている。封止樹脂２０５としては、例えば、熱硬化性を有したモールド樹脂を用いることができる。
【００１１】
外部接続端子２０６は、配線基板２０１のパッド２１６に配設されている。外部接続端子２０６は、マザーボード等の実装基板（図示せず）と電気的に接続される端子である。外部接続端子２０６としては、例えば、はんだバンプを用いることができる。
【００１２】
図２〜図７は、従来の電子装置の製造工程を示す図である。図２〜図７において、従来の電子装置２００と同一構成部分には同一符号を付す。
【００１３】
始めに、図２に示す工程では、周知の手法により、配線基板２０１を製造する。次いで、図３に示す工程では、複数の半導体チップ２０２〜２０４を準備する。複数の半導体チップ２０２〜２０４は、ＫＧＤ（Known Good Die）ではない半導体チップである。
【００１４】
次いで、図４に示す工程では、半導体チップ２０２〜２０４に設けられた半導体基板２２６，２３４，２４２の下面に粘着層２３２を貼り付ける。次いで、図５に示す工程では、配線基板２０１上に、粘着層２３２が形成された半導体チップ２０２〜２０４を順次積層し、その後、金属ワイヤ２２２〜２２４を用いて、配線基板２０１及び半導体チップ２０２〜２０４をワイヤボンディング接続する。
【００１５】
次いで、図６に示す工程では、封止樹脂２０５（例えば、モールド樹脂）により、半導体チップ２０２〜２０４及び金属ワイヤ２２２〜２２４を封止する。具体的には、例えば、金型を用いて、高い圧力（例えば、５ＭＰａ〜１０ＭＰａ）を加えながら半硬化状態の封止樹脂２０５を形成し、その後、半硬化状態の封止樹脂２０５を加熱（例えば、１８０℃）して封止樹脂２０５を硬化させる。
【００１６】
次いで、図７に示す工程では、配線基板２０１のパッド２１６に外部接続端子２０６（例えば、はんだバンプ）を形成する。これにより、電子装置２００が製造される（例えば、特許文献１参照。）。
【特許文献１】特開２００７−５８００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来の電子装置２００では、ＫＧＤ（Known Good Die）ではない半導体チップ２０２〜２０４を配線基板２０１上に積層させていたため、電子装置２００の歩留まりが低下してしまうという問題があった。
【００１８】
また、配線基板２０１上に半導体チップ２０２〜２０４を積層させた後、金型を用いて、高い圧力（例えば、５ＭＰａ〜１０ＭＰａ）を加えながら半硬化状態の封止樹脂２０５を形成し、その後、半硬化状態の封止樹脂２０５を加熱（例えば、１８０℃）することで、封止樹脂２０５を硬化させてパッケージング加工を行っていた。そのため、封止樹脂２０５の形成工程における高い温度力や高い圧力等の影響により、半導体チップ２０２〜２０４が破損して、電子装置２００の歩留まりが低下してしまうという問題があった。
【００１９】
そこで本発明は、上述した問題点に鑑みなされたものであり、封止樹脂形成工程前に各々の半導体チップを予めＷＬＰパッケージング加工してＫＧＤとした上で配線基板上に積層することで電子装置の歩留まりを向上させることのできる電子装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の一観点によれば、電極パッドを有した半導体チップと、前記電極パッドに設けられた内部接続端子と、前記電極パッドが形成された側の前記半導体チップに設けられ、前記内部接続端子を露出する樹脂層と、前記樹脂層上に設けられ、前記内部接続端子と接続された配線パターンとを有する複数の半導体装置と、前記複数の半導体装置が積層されると共に、前記配線パターンを介して、前記複数の半導体装置と電気的に接続される配線基板と、前記配線基板に階段状に積層された前記複数の半導体装置を封止する封止樹脂と、を備え、前記配線パターンは、金属ワイヤが接続される接続部と、前記接続部から離間した位置に配置され、前記半導体装置の動作確認を行うための検査用パッドとを有しており、前記複数の半導体装置は、前記配線基板上に積層される前に行われる動作確認において、良品と判定された半導体装置であり、前記複数の半導体装置及び前記配線基板は、ワイヤボンディング接続されており、前記配線パターンが設けられていない部分の前記樹脂層上に、前記配線パターンと同一の材料で構成された前記ダミーパターンを設け、前記ダミーパターンの厚さを前記配線パターンの厚さと略等しくしたことを特徴とする電子装置であることを特徴とする電子装置が提供される。
【００２１】
本発明によれば、電極パッドが形成された側の半導体チップに設けられ、内部接続端子を露出する樹脂層と、樹脂層上に設けられ、内部接続端子と接続された配線パターンとを有すると共に、配線基板上に積層される前に行われる電気的かつ機能的検査において、良品と判定された複数の半導体装置（ＫＧＤ（Known Good Die））を配線基板上に階段状に積層することにより、電子装置の歩留まりを向上させることができる。
【００２２】
また、良品と判定された複数の半導体装置に設けられた半導体チップには、封止樹脂を形成する前に樹脂層及び配線パターンを形成するときの高い温度や高い圧力等が印加される。これにより、封止樹脂を形成するときの温度や圧力等の影響（パッケージング加工プロセスによる影響）により、複数の半導体装置に設けられた半導体チップが破損しにくくなるので、電子装置の歩留まりを向上させることができる。
【００２３】
本発明の他の観点によれば、電極パッドを有した半導体チップと、前記電極パッドに設けられた内部接続端子と、前記電極パッドが形成された側の前記半導体チップに設けられ、前記内部接続端子を露出する樹脂層と、前記樹脂層上に設けられ、前記内部接続端子と接続された配線パターンとを有する複数の半導体装置と、前記複数の半導体装置が階段状に積層されると共に、前記配線パターンを介して、前記複数の半導体装置と電気的に接続される配線基板と、前記配線基板上に積層された前記複数の半導体装置を封止する封止樹脂と、を備えた電子装置の製造方法であって、前記複数の半導体装置を形成する半導体装置形成工程と、前記複数の半導体装置の動作確認を行って、良品と判定された複数の半導体装置を取得する良品半導体装置取得工程と、前記配線基板上に前記良品と判定された前記複数の半導体装置を階段状に積層する半導体装置積層工程と、前記半導体装置積層工程後に、前記配線基板及び前記良品と判定された前記複数の半導体装置を電気的に接続する電気的接続工程と、前記電気的接続工程後に、前記封止樹脂により前記良品と判定された前記複数の半導体装置を封止する封止樹脂形成工程と、を含み、前記半導体装置形成工程は、半導体基板の半導体装置形成領域に、前記電極パッドを有した前記半導体チップを形成する工程と、前記電極パッド上に前記内部接続端子を形成する工程と、前記半導体基板上に前記内部接続端子を覆うように前記樹脂層を形成する工程と、前記樹脂層上に金属層を形成する工程と、前記金属層を押圧して、加熱により前記金属層と前記内部接続端子とを圧着する圧着工程と、前記圧着工程後に、前記金属層をエッチングによりパターニングして、接続部、及び該接続部から離間した位置に配置され、前記半導体装置の動作確認を行うための検査用パッドを有する前記配線パターンと、ダミーパターンとを同時に形成する工程と、を有することを特徴とする電子装置の製造方法が提供される。
【００２４】
本発明によれば、電極パッドが形成された側の半導体チップに設けられ、内部接続端子を露出する樹脂層と、樹脂層上に設けられ、内部接続端子と接続された配線パターンとを有する複数の半導体装置の電気的かつ機能的検査を行って、良品と判定された複数の半導体装置を取得して、配線基板上に良品と判定された複数の半導体装置（ＫＧＤ（Known Good Die））を階段状に積層し、次いで、配線基板及び積層された複数の半導体装置を電気的に接続し、その後、封止樹脂により複数の半導体装置を封止することにより、電子装置の歩留まりを向上させることができる。
【００２５】
また、良品と判定された複数の半導体装置に設けられた半導体チップには、封止樹脂を形成する前に樹脂層及び配線パターンを形成するときの高い温度や高い圧力等が印加される。これにより、封止樹脂を形成するときの温度や圧力等の影響（パッケージング加工プロセスによる影響）により、複数の半導体装置に設けられた半導体チップが破損しにくくなるので、電子装置の歩留まりを向上させることができる。
【発明の効果】
【００２６】
本発明によれば、封止樹脂形成工程を含むパッケージング加工プロセスにおける半導体チップの破損を防止して、電子装置の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２７】
次に、図面に基づいて本発明の実施の形態について説明する。
【００２８】
（実施の形態）
図８は、本発明の実施の形態に係る電子装置の断面図である。
【００２９】
図８を参照するに、本実施の形態の電子装置１０は、配線基板１１と、複数の半導体装置である半導体装置１２−１〜１２−３と、封止樹脂１３と、外部接続端子１４とを有する。
【００３０】
配線基板１１は、コア基板２１と、貫通ビア２２と、パッド２３と、ソルダーレジスト２４，２８と、拡散防止膜２５と、外部接続用パッド２７とを有する。コア基板２１は、板状とされた基板であり、貫通孔２９を有する。コア基板２１の材料としては、例えば、ガラスエポキシ樹脂やＦＲ−４等を用いることができる。貫通ビア２２は、貫通孔２９に設けられている。貫通ビア２２の上端部は、パッド２３と接続されており、貫通ビア２２の下端部は、外部接続用パッド２７と接続されている。貫通ビア２２は、パッド２３と外部接続用パッド２７とを電気的に接続するためのビアである。
【００３１】
パッド２３は、貫通ビア２２の上面及びコア基板２１の上面２１Ａに設けられている。パッド２３は、貫通ビア２２と接続されると共に、拡散防止膜２５及び金属ワイヤ１６を介して、半導体装置１２−１と電気的に接続されている。
【００３２】
ソルダーレジスト２４は、コア基板２１の上面２１Ａを覆うように設けられている。ソルダーレジスト２４は、パッド２３の上面を露出する開口部を有する。
【００３３】
拡散防止膜２５は、パッド２３の上面を覆うように設けられている。拡散防止膜２５は、半導体装置１２−１と電気的に接続された金属ワイヤ１６と接続されている。拡散防止膜２５としては、例えば、パッド２３上にＮｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ膜を用いることができる。
【００３４】
外部接続用パッド２７は、貫通ビア２２の下面及びコア基板２１の下面２１Ｂに設けられている。これにより、外部接続用パッド２７は、貫通ビア２２と接続されている。
【００３５】
ソルダーレジスト２８は、コア基板２１の下面２１Ｂを覆うように設けられている。ソルダーレジスト２８は、外部接続用パッド２７の下面を露出する開口部を有する。
【００３６】
半導体装置１２−１は、半導体チップ３１と、内部接続端子３２と、樹脂層３３と、配線パターン３５と、ダミーパターン３６と、ソルダーレジスト３７と、拡散防止膜３８とを有する。
【００３７】
半導体チップ３１は、半導体基板４１と、半導体集積回路４２と、電極パッド４３と、保護膜４４とを有する。半導体基板４１は、板状とされた基板である。半導体基板４１としては、例えば、シリコン基板を用いることができる。半導体基板４１としてシリコン基板を用いた場合、半導体基板４１の厚さは、例えば、５０μｍ〜１００μｍとすることができる。
【００３８】
半導体集積回路４２は、半導体基板４１の上面４１Ａ側に設けられている。半導体集積回路４２は、図示していない拡散層、絶縁膜、ビア、及び配線により構成された回路である。
【００３９】
電極パッド４３は、半導体集積回路４２上に設けられている。電極パッド４３は、半導体集積回路４２に設けられた拡散層、ビア、及び配線（全て図示せず）と電気的に接続されている。
【００４０】
保護膜４４は、電極パッド４３を露出するように、半導体集積回路４２上に設けられている。保護膜４４は、半導体集積回路４２を保護するための膜である。保護膜４４としては、例えば、ＳｉＮ膜やＰＳＧ膜等を用いることができる。また、ＳｉＮ膜やＰＳＧ膜等の膜の上にポリイミド膜を形成してもよい。
【００４１】
内部接続端子３２は、電極パッド４３上に設けられている。内部接続端子３２は、電極パッド４３を介して、半導体集積回路４２と電気的に接続されている。内部接続端子３２の上面３２Ａは、略平坦な面とされており、配線パターン３５と接続されている。内部接続端子３２の高さは、例えば、１０μｍ〜６０μｍとすることができる。内部接続端子３２としては、例えば、Ａｕバンプ、無電解めっき法により形成されたＮｉ膜とそれを覆うＡｕ膜から構成される金属バンプ等を用いることができる。Ａｕバンプは、例えば、ボンディング法やめっき法により形成することができる。
【００４２】
内部接続端子３２の略平坦な上面３２Ａは、例えば、内部接続端子３２を覆うように樹脂層３３を形成した後、樹脂層３３及び内部接続端子３２の上端部を高い圧力を印加した平板で押圧することで形成できる。
【００４３】
樹脂層３３は、内部接続端子３２の上面３２Ａを露出するように、保護膜４４上に設けられている。樹脂層３３は、その上面３３Ａが内部接続端子３２の上面３２Ａと略面一となるように形成されている。樹脂層３３としては、例えば、熱硬化性を有したシート状の樹脂（例えば、ＮＣＦ（Non Conductive Film））や、ペースト状の樹脂（例えば、ＮＣＰ（Non Conductive Paste））、或いは異方性導電性樹脂（例えば、ＡＣＦ（Anisotropic Conductive Film））等を用いることができる。樹脂層３３の厚さは、例えば、１０μｍ〜６０μｍとすることができる。熱硬化性を有したシート状の樹脂を用いた場合、樹脂層３３を硬化させる際の加熱温度は、例えば、１８０℃を用いることができる。
【００４４】
配線パターン３５は、内部接続端子３２の上面３２Ａ及び樹脂層３３の上面３３Ａに設けられている。これにより、配線パターン３５は、内部接続端子３２と電気的に接続されている。配線パターン３５は、接続部４８と、検査用パッド４９とを有する。接続部４８は、拡散防止膜３８を介して、金属ワイヤ１６，１７と電気的に接続されている。検査用パッド４９は、接続部４８から離間した位置に配置されている。検査用パッド４９は、電気的かつ機能的検査を行う検査装置であるプローブ装置（図示せず）を用いて半導体装置１２−１の検査を行う際、プローブ装置に設けられたプローブピンが当接されるテスト用のパッドである。なお、機能的検査とは、半導体チップ３１に設けられた半導体集積回路４２の動作確認（例えば、読み込みエラーの有無の確認））等の検査のことである。
【００４５】
このように、内部接続端子３２と電気的に接続された配線パターン３５に、半導体装置１２−１の電気的検査を行う際にプローブ装置のプローブピンが当接される検査用パッド４９を設けることで、プローブピンにより接続部４８に傷が発生することがなくなるため、金属ワイヤ１６〜１８と配線パターン３５との間の電気的接続信頼性を向上させることができる。
【００４６】
上記構成とされた配線パターン３５の材料としては、例えば、Ｃｕ膜を用いることができる。配線パターン３５の材料としてＣｕを用いた場合、配線パターン３５の厚さは、例えば、５μｍ〜１５μｍとすることができる。
【００４７】
ダミーパターン３６は、配線パターン３５が設けられていない部分の樹脂層３３の上面３３Ａに設けられている。ダミーパターン３６は、配線パターン３５と同一の材料で、かつ配線パターン３５と略等しい厚さとなるように構成されている。
【００４８】
このように、配線パターン３５が設けられていない部分の樹脂層３３上に、配線パターン３５と同一の材料で構成されたダミーパターン３６を設け、ダミーパターン３６の厚さを配線パターン３５の厚さと略等しくすることにより、半導体装置１２−１に発生する反りを低減することが可能となる。これにより、配線基板１１への積層が容易となる。
【００４９】
ソルダーレジスト３７は、接続部４８及び検査用パッド４９を除いた部分の配線パターン３５及びダミーパターン３６を覆うように、樹脂層３３の上面３３Ａに設けられている。ソルダーレジスト３７は、接続部４８の上面を露出する開口部と、検査用パッド４９の上面を露出する開口部とを有する。
【００５０】
拡散防止膜３８は、接続部４８上及び検査用パッド４９上に設けられている。拡散防止膜３８には、配線基板１１のパッド２３と電気的に接続された金属ワイヤ１６と、半導体装置１２−２と電気的に接続された金属ワイヤ１７とが接続されている。これにより、半導体装置１２−１は、配線基板１１及び半導体装置１２−２とワイヤボンディング接続されている。拡散防止膜３８としては、例えば、接続部４８及び検査用パッド４９上に、Ｎｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ膜を用いることができる。拡散防止膜３８としてＮｉ／Ａｕ膜を用いた場合、Ｎｉ層の厚さは、例えば、２μｍ〜５μｍとすることができる。この場合、Ａｕ層の厚さは、例えば、１μｍとすることができる。
【００５１】
上記構成とされた半導体装置１２−１は、半導体基板４１の下面４１Ｂに貼り付けられた粘着シート５１（具体的には、例えば、ダイアタッチフィルム）により、配線基板１１のソルダーレジスト２４上に接着されている。半導体装置１２−１は、配線基板１１に接着される前に行われる電気的かつ機能的検査において、良品と判定された半導体装置（ＫＧＤ（Known Good Die））である。
【００５２】
半導体装置１２−２は、半導体装置１２−１と同様な構成とされている。半導体装置１２−２は、半導体基板４１の下面に貼り付けられた粘着テープ５１により、半導体装置１２−１のソルダーレジスト３７上に接着されている。半導体装置１２−２は、半導体装置１２−１の接続部４８上に設けられた拡散防止膜３８を露出するように、半導体装置１２−１上に階段状に配置されている。半導体装置１２−２の接続部４８上に設けられた拡散防止膜３８は、金属ワイヤ１７，１８を介して、半導体装置１２−１，１２−３と電気的に接続されている。つまり、半導体装置１２−２は、半導体装置１２−１，１２−３とワイヤボンディング接続されている。
【００５３】
上記構成とされた半導体装置１２−２は、半導体装置１２−１に接着される前に行われる電気的かつ機能的検査において、良品と判定された半導体装置（ＫＧＤ（Known Good Die））である。
【００５４】
半導体装置１２−３は、半導体装置１２−１と同様な構成とされている。半導体装置１２−３は、半導体基板４１の下面に貼り付けられた粘着テープ５１により、半導体装置１２−２のソルダーレジスト３７上に接着されている。半導体装置１２−３は、半導体装置１２−２の接続部４８上に設けられた拡散防止膜３８を露出するように、半導体装置１２−２上に階段状に配置されている。半導体装置１２−３の接続部４８上に設けられた拡散防止膜３８は、金属ワイヤ１８を介して、半導体装置１２−２と電気的に接続されている。つまり、半導体装置１２−３は、半導体装置１２−２とワイヤボンディング接続されている。
【００５５】
上記構成とされた半導体装置１２−３は、半導体装置１２−２に接着される前に行われる電気的かつ機能的検査において、良品と判定された半導体装置（ＫＧＤ（Known Good Die））である。半導体装置１２−１〜１２−３は、階段状に積層されている。
【００５６】
このように、電極パッド４３が形成された側の半導体チップ３１に設けられ、電極パッド４３上に配置された内部接続端子３２を露出する樹脂層３３と、樹脂層上３３に設けられ、内部接続端子３２と接続された配線パターン３５とを有すると共に、予め良品と判定された半導体装置１２−１〜１２−３を配線基板１１上に階段状に積層することにより、電子装置１０の歩留まりを向上させることができる。
【００５７】
また、予め良品と判定された複数の半導体装置１２−１〜１２−３に設けられた半導体チップ３１には、封止樹脂１３を形成する前に樹脂層３３及び配線パターン３５を形成するときの高い温度や高い圧力等のパッケージング加工による負荷が印加されるため、良品と判定された複数の半導体装置１２−１〜１２−３に設けられた半導体チップ３１が破損しにくくなるので、電子装置１０の歩留まりを向上させることができる。
【００５８】
封止樹脂１３は、積層された半導体チップ１２−１〜１２−３及び金属ワイヤ１６〜１８を封止するように配線基板１１上に設けられている。封止樹脂１３としては、例えば、熱硬化性を有したモールド樹脂（例えば、エポキシ樹脂）を用いることができる。
【００５９】
外部接続端子１４は、配線基板１１の外部接続用パッド２７に配設されている。外部接続端子１４は、マザーボード等の実装基板（図示せず）と電気的に接続される端子である。外部接続端子１４としては、例えば、はんだバンプを用いることができる。
【００６０】
本実施の形態の電子装置によれば、電極パッド４３が形成された側の半導体チップ３１に設けられ、電極パッド４３上に配置された内部接続端子３２を露出する樹脂層３３と、樹脂層上３３に設けられ、内部接続端子３２と接続された配線パターン３５とを有すると共に、予め良品と判定された半導体装置１２−１〜１２−３（ＫＧＤ（Known Good Die））を配線基板１１上に階段状に積層することにより、電子装置１０の歩留まりを向上させることができる。
【００６１】
また、予め良品と判定された複数の半導体装置１２−１〜１２−３に設けられた半導体チップ３１には、封止樹脂１３を形成する前に樹脂層３３及び配線パターン３５を形成するときの高い温度や高い圧力等のパッケージング加工による負荷が印加されるため、封止樹脂１３を形成するときの温度や圧力等の影響により、予め良品と判定された複数の半導体装置１２−１〜１２−３に設けられた半導体チップ３１が破損しにくくなるので、電子装置１０の歩留まりを向上させることができる。
【００６２】
図９〜図２４は、本発明の実施の形態に係る電子装置の製造工程を示す図である。図９〜図２４において、本実施の形態の電子装置１０と同一構成部分には同一符号を付す。また、図９〜図１７において、Ｂはダイサー又はスライサーが半導体基板６１を切断する位置（以下、「切断位置Ｂ」とする）を示している。
【００６３】
始めに、図９に示す工程では、複数の半導体装置形成領域Ａを有した半導体基板６１を準備し、半導体装置形成領域Ａに対応する半導体基板６１の上面６１Ａ側に、周知の手法により、半導体集積回路４２、電極パッド４３、及び保護膜４４を有した半導体チップ３１を形成する。半導体装置形成領域Ａは、半導体装置１２が形成される領域である。半導体装置１２は、先に説明した半導体装置１２−１〜１２−３（図８参照）と同様な構成とされた半導体装置である。半導体基板６１は、後述する工程において、薄板化され、かつ切断位置Ｂにおいて切断されることにより、先に説明した半導体基板４１（図８参照）となるものである。
【００６４】
半導体基板６１としては、例えば、シリコンウエハを用いることができる。半導体基板６１の厚さは、例えば、５００μｍ〜７７５μｍとすることができる。電極パッド４３の材料としては、例えば、Ａｌを用いることができる。また、保護膜４４としては、例えば、ＳｉＮ膜やＰＳＧ膜等を用いることができる。
【００６５】
次いで、図１０に示す工程では、全ての電極パッド４３上にそれぞれ１つの内部接続端子３２を形成する。内部接続端子３２としては、例えば、Ａｕバンプ、無電解めっき法により形成されたＮｉ膜とそれを覆うＡｕ膜から構成される金属バンプ等を用いることができる。Ａｕバンプは、例えば、ボンディング法により形成することができる。なお、図１０に示す工程で形成された複数の内部接続端子３２には、高さばらつきが存在する場合がある。
【００６６】
次いで、図１１に示す工程では、内部接続端子３２が設けられた側の複数の半導体チップ３１（複数の半導体チップ３１の上面側）及び内部接続端子３２を覆うように樹脂層３３を形成する。樹脂層３３としては、熱硬化性及び粘着性を有したシート状の樹脂（例えば、ＮＣＦ（Non Conductive Film））や、熱硬化性を有したペースト状の樹脂（例えば、ＮＣＰ（Non Conductive Paste））、或いは異方性導電性樹脂（例えば、ＡＣＦ（Anisotropic Conductive Film））等を用いることができる。熱硬化性及び粘着性を有したシート状の樹脂を用いた場合は、図１０に示す構造体の上面側にシート状の樹脂を貼り付けることで樹脂層３３を形成する。また、樹脂層３３としてペースト状の樹脂を用いた場合は、図１０に示す構造体の上面側に印刷法等の方法によりペースト状の樹脂を形成し、その後、プリベークして樹脂を半硬化させる。この半硬化した樹脂は、接着性を有する。樹脂層３３の厚さは、例えば、２０μｍ〜１００μｍとすることができる。
【００６７】
次いで、図１２に示す工程では、樹脂層３３の上面３３Ａに金属層６３を形成する。金属層６３は、後述する図１４に示す工程において、エッチングされて配線パターン３５及びダミーパターン３６となるものである。具体的には、金属層６３としてＣｕ箔を用意し、このＣｕ箔を樹脂層３３の上面３３Ａに貼り付けることで、樹脂層３３の上面３３Ａに金属層６３を形成する。金属層６３の厚さは、例えば、５μｍ〜１５μｍとすることができる。
【００６８】
次いで、図１３に示す工程では、図１２に示す構造体を加熱した状態（加熱温度は、例えば、１８０℃）で、金属層６３上に図示していない平板を載置し、金属層６３の上面６３Ａ側から平板を介して金属層６３を押圧（圧力は、例えば、１．５ＭＰａ〜３．０ＭＰａ）して、金属層６３の下面６３Ｂと複数の内部接続端子３２の上面３２Ａとを接触させて、金属層６３と内部接続端子３２とを圧着させる。また、図１２に示す構造体を加熱することにより、樹脂層３３は硬化する。圧着後の樹脂層３３の厚さは、例えば、１０μｍ〜６０μｍとすることができる。
【００６９】
次いで、図１４に示す工程では、金属層６３をエッチングによりパターニングして、配線パターン３５とダミーパターン３６とを同時に形成し、その後、配線パターン３５及びダミーパターン３６の粗化処理を行う。具体的には、金属層６３上にパターニングされたレジスト膜を形成し、次いで、このレジスト膜をマスクとして、金属層６３をエッチングして配線パターン３５及びダミーパターン３６を形成する。
【００７０】
このように、配線パターン３５とダミーパターン３６とを同時に形成することにより、配線パターン３５とダミーパターン３６とを別々に形成した場合と比較して、製造工程を簡略化することができる。
【００７１】
配線パターン３５及びダミーパターン３６の粗化処理は、黒化処理又は粗化エッチング処理のいずれかの方法により行うことができる。上記粗化処理は、配線パターン３５及びダミーパターン３６の上面及び側面に形成されるソルダーレジスト３７と配線パターン３５及びダミーパターン３６との密着性を向上させるためのものである。
【００７２】
次いで、図１５に示す工程では、接続部４８及び検査用パッド４９を除いた部分の配線パターン３５とダミーパターン３６とを覆うように、樹脂層３３の上面３３Ａにソルダーレジスト３７を形成し、その後、接続部４８上及び検査用パッド４９上に拡散防止膜３８を形成する。拡散防止膜３８は、例えば、めっき法により形成することができる。拡散防止膜３８としては、例えば、接続部４８及び検査用パッド４９上に、Ｎｉ層と、Ａｕ層とが順次積層されたＮｉ／Ａｕ膜を用いることができる。拡散防止膜３８としてＮｉ／Ａｕ膜を用いた場合、Ｎｉ層の厚さは、例えば、２μｍ〜５μｍとすることができる。この場合、Ａｕ層の厚さは、例えば、１μｍとすることができる。
【００７３】
次いで、図１６に示す工程では、半導体基板６１の下面６１Ｂ側から半導体基板６１を研磨又は研削して、半導体基板６１を薄板化する。半導体基板６１の薄板化には、例えば、バックサイドグラインダーを用いることができる。薄板化後の半導体基板６１の厚さは、例えば、５０μｍ〜１００μｍとすることができる。
【００７４】
次いで、図１７に示す工程では、薄板化された半導体基板６１を切断位置Ｂに沿って切断する。これにより、複数の半導体装置１２が製造される（図９〜図１７に示す工程が半導体装置形成工程に相当する）。複数の半導体装置１２は、先に説明した半導体装置１２−１〜１２−３と同様な構成とされた半導体装置であると共に、電気的かつ機能的検査が行われる前の半導体装置である。なお、半導体装置１２の電気的かつ機能的検査は、半導体装置１２の個片化前に行ってもよい。
【００７５】
次いで、図１８に示す工程では、図示していないプローブ装置を用いて、図１７に示す半導体装置１２の検査用パッド４９上に設けられた拡散防止膜３８にプローブピンを接触させて、複数の半導体装置１２の電気的かつ機能的検査を行って、良品と判定された半導体装置１２−１〜１２−３（ＫＧＤ（Known Good Die））を取得する（良品半導体装置取得工程）。
【００７６】
次いで、図１９に示す工程では、図１８に示す工程において、良品と判定された半導体装置１２−１〜１２−３に設けられた半導体基板４１の下面に４１Ｂに粘着テープ５１を貼り付ける。粘着テープ５１としては、例えば、ダイアタッチフィルムを用いることができる。粘着テープ５１は、個片化前の半導体装置１２に設けられた半導体基板４１の下面に４１Ｂに貼り付けてもよい。この場合、粘着テープ５１は、薄板化された半導体基板６１と共に切断する。
【００７７】
次いで、図２０に示す工程では、周知の手法により、配線基板１１を形成する。次いで、図２１に示す工程では、図２０に示す配線基板１１上に良品と判定された半導体装置１２−１〜１２−３を順次階段状に積層する（半導体装置積層工程）。
【００７８】
このとき、半導体装置１２−１上に階段状に積層される半導体装置１２−２は、半導体装置１２−１の接続部４８上に設けられた拡散防止膜３８を露出するように配置し、半導体装置１２−２上に階段状に積層される半導体装置１２−３は、半導体装置１２−２の接続部４８上に設けられた拡散防止膜３８を露出するように配置する。
【００７９】
次いで、図２２に示す工程では、金属ワイヤ１６〜１８により、図２１に示す配線基板１１及び良品と判定された半導体装置１２−１〜１２−３を電気的に接続（ワイヤボンディング接続）する（電気的接続工程）。
【００８０】
次いで、図２３に示す工程では、図２２に示す良品と判定された半導体装置１２−１〜１２−３及び金属ワイヤ１６〜１８を封止する封止樹脂１３を形成する（封止樹脂形成工程）。封止樹脂１３としては、例えば、熱硬化性を有したモールド樹脂（例えば、エポキシ樹脂）を用いることができる。具体的には、封止樹脂１３として熱硬化性を有したモールド樹脂を用いた場合、図２２に示す構造体を金型内に収容し、金型内に圧力（例えば、５ＭＰａ〜１０ＭＰａ）を印加したモールド樹脂を導入し、その後、モールド樹脂を加熱（加熱温度は、例えば、１８０℃）して硬化させることで、封止樹脂１３を形成する。良品と判定された半導体装置１２−１〜１２−３は、先に説明した図１３に示す工程において、すでに高い熱及び高い圧力が印加されたため、その後の封止樹脂形成工程を含むパッケージング加工プロセスにおいて良品と判定された半導体装置１２−１〜１２−３に設けられた半導体チップ３１が破損することはない。
【００８１】
次いで、図２４に示す工程では、図２３に示す構造体の外部接続用パッド２７に外部接続端子１４を形成する。これにより、本実施の形態の電子装置１０が製造される。外部接続端子１４としては、例えば、はんだバンプを用いることができる。
【００８２】
本実施の形態の電子装置の製造方法によれば、電極パッド４３が形成された側の半導体チップ３１に設けられ、内部接続端子３２を露出する樹脂層３３と、樹脂層３３上に設けられ、内部接続端子３２と接続された配線パターン３５とを有する複数の半導体装置１２の電気的かつ機能的検査を行って、良品と判定された複数の半導体装置１２−１〜１２−３（ＫＧＤ（Known Good Die））を取得して、配線基板１１上に予め良品と判定された半導体装置１２−１〜１２−３を積層し、次いで、配線基板１１及び積層された半導体装置１２−１〜１２−３を電気的に接続し、その後、封止樹脂１３により半導体装置１２−１〜１２−３を封止することにより、電子装置１０の歩留まりを向上させることができる。
【００８３】
また、予め良品と判定された複数の半導体装置１２−１〜１２−３に設けられた半導体チップ３１には、封止樹脂１３を形成する前に樹脂層３３及び配線パターン３５を形成するときの高い温度や高い圧力等が印加されるため、封止樹脂１３を形成するときの温度や圧力等の影響により、予め良品と判定された複数の半導体装置１２−１〜１２−３に設けられた半導体チップ３１が破損しにくくなるので、電子装置１０の歩留まりを向上させることができる。
【００８４】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、本実施の形態では、同一種類の半導体チップ３１を備えた半導体装置１２−１〜１２−３を配線基板１１上に積層させた場合を例に挙げて説明したが、異なる種類の半導体チップを備えた複数の半導体装置を配線基板１１上に積層し、封止樹脂１３で封止してもよい。
【００８５】
また、本実施の形態では、３つの半導体装置（半導体装置１２−１〜１２−３）を配線基板１１上に積層した場合を例に挙げて説明したが、配線基板１１上に積層させる半導体装置の数は２つでもよいし、３つ以上でもよい。
【００８６】
また、図１１に示すように、内部接続端子３２の上端部を露出させ、その後、樹脂層３３上に配線パターン３５及びダミーパターン３６を形成した半導体装置１２−１〜１２−３を電子装置１０に設けた場合も本実施の形態と同様な効果を得ることができる。つまり、電子装置１０に設ける半導体装置１２−１〜１２−３の製造方法は図９〜図１７に示す工程に限定されない。
【産業上の利用可能性】
【００８７】
本発明は、配線基板上に積層された複数の半導体チップ（ＫＧＤ（Known Good Die））と、複数の半導体チップ（ＫＧＤ（Known Good Die））を封止する封止樹脂とを備えた電子装置及びその製造方法に適用できる。
【図面の簡単な説明】
【００８８】
【図１】従来の電子装置の断面図である。
【図２】従来の電子装置の製造工程を示す図（その１）である。
【図３】従来の電子装置の製造工程を示す図（その２）である。
【図４】従来の電子装置の製造工程を示す図（その３）である。
【図５】従来の電子装置の製造工程を示す図（その４）である。
【図６】従来の電子装置の製造工程を示す図（その５）である。
【図７】従来の電子装置の製造工程を示す図（その６）である。
【図８】本発明の実施の形態に係る電子装置の断面図である。
【図９】本発明の実施の形態に係る電子装置の製造工程を示す図（その１）である。
【図１０】本発明の実施の形態に係る電子装置の製造工程を示す図（その２）である。
【図１１】本発明の実施の形態に係る電子装置の製造工程を示す図（その３）である。
【図１２】本発明の実施の形態に係る電子装置の製造工程を示す図（その４）である。
【図１３】本発明の実施の形態に係る電子装置の製造工程を示す図（その５）である。
【図１４】本発明の実施の形態に係る電子装置の製造工程を示す図（その６）である。
【図１５】本発明の実施の形態に係る電子装置の製造工程を示す図（その７）である。
【図１６】本発明の実施の形態に係る電子装置の製造工程を示す図（その８）である。
【図１７】本発明の実施の形態に係る電子装置の製造工程を示す図（その９）である。
【図１８】本発明の実施の形態に係る電子装置の製造工程を示す図（その１０）である。
【図１９】本発明の実施の形態に係る電子装置の製造工程を示す図（その１１）である。
【図２０】本発明の実施の形態に係る電子装置の製造工程を示す図（その１２）である。
【図２１】本発明の実施の形態に係る電子装置の製造工程を示す図（その１３）である。
【図２２】本発明の実施の形態に係る電子装置の製造工程を示す図（その１４）である。
【図２３】本発明の実施の形態に係る電子装置の製造工程を示す図（その１５）である。
【図２４】本発明の実施の形態に係る電子装置の製造工程を示す図（その１６）である。
【符号の説明】
【００８９】
１０  電子装置
１１  配線基板
１２，１２−１〜１２−３  半導体チップ
１３  封止樹脂
１４  外部接続端子
１６〜１８  金属ワイヤ
２１  コア基板
２１Ａ，３２Ａ，３３Ａ，４１Ａ，６１Ａ，６３Ａ  上面
２１Ｂ，４１Ｂ，６１Ｂ，６３Ｂ  下面
２２  貫通ビア
２３  パッド
２４，２８，３７  ソルダーレジスト
２５，３８  拡散防止膜
２７  外部接続用パッド
２９  貫通孔
３１  半導体チップ
３２  内部接続端子
３３  樹脂層
３５  配線パターン
３６  ダミーパターン
４１，６１  半導体基板
４２  半導体集積回路
４３  電極パッド
４４  保護膜
４８  接続部
４９  検査用パッド
５１  粘着シート
６３  金属層
Ａ  半導体装置形成領域
Ｂ  切断位置
【図１】
0004317245.tif 000002
【図２】
0004317245.tif 000003
【図３】
0004317245.tif 000004
【図４】
0004317245.tif 000005
【図５】
0004317245.tif 000006
【図６】
0004317245.tif 000007
【図７】
0004317245.tif 000008
【図８】
0004317245.tif 000009
【図９】
0004317245.tif 000010
【図１０】
0004317245.tif 000011
【図１１】
0004317245.tif 000012
【図１２】
0004317245.tif 000013
【図１３】
0004317245.tif 000014
【図１４】
0004317245.tif 000015
【図１５】
0004317245.tif 000016
【図１６】
0004317245.tif 000017
【図１７】
0004317245.tif 000018
【図１８】
0004317245.tif 000019
【図１９】
0004317245.tif 000020
【図２０】
0004317245.tif 000021
【図２１】
0004317245.tif 000022
【図２２】
0004317245.tif 000023
【図２３】
0004317245.tif 000024
【図２４】
0004317245.tif 000025