(57)【特許請求の範囲】
【請求項１】
ｎ（ｎは３以上の整数）次デルタシグマＤ／Ａ変換器において、
入力信号が入力される主加算器と、
この主加算器の出力を入力とする量子化器と、
この量子化器による量子化誤差を入力とする１サンプル遅延器と、
この１サンプル遅延器の出力側に直列に連続して接続され、前記１サンプル遅延器の出力が最初の段の入力に接続され、最後の段の出力が前記主加算器の入力へ接続される（ｎ−１）個の一次微分器と、
前記一次微分器の各入力端にそれぞれ設けられ、それぞれの入力をゼロ値に切り換えるための（ｎ−１）個のスイッチ手段と、
各々が前記１サンプル遅延器の出力及び前記一次微分器の出力に接続され、前記一次微分器の最後の段の出力側から順に加算するために直列に連続して接続される（ｎ−１）個の加算器と、を備え、
この（ｎ−１）個の加算器の和が前記主加算器で前記入力信号と加算され、
前記入力信号がゼロ値の時に、直列接続された前記一次微分器のうちの前記最後の段の入力に設けられた前記スイッチ手段から前記最初の段の入力に設けられた前記スイッチ手段へ、前記（ｎ−１）個のスイッチ手段を順次にゼロ値側に切り換え、前記（ｎ−１）個の一次微分器の入力をゼロ値にし、
ｎ次デルタシグマＤ／Ａ変換器の出力値を最後にゼロ値にすること、を特徴とするｎ次デルタシグマＤ／Ａ変換器。
【請求項２】
請求項１記載のｎ次デルタシグマＤ／Ａ変換器において、前記（ｎ−１）個の加算器のそれぞれの入力側に設けられ、前記１サンプル遅延器からの出力または前記（ｎ−１）個の一次微分器の出力値のそれぞれを所定の実数と乗ずるためのｎ個の乗算器を有すること、を特徴とするｎ次デルタシグマＤ／Ａ変換器。
【請求項３】
請求項１記載のｎ次デルタシグマＤ／Ａ変換器において、前記ｎが３または４であること、を特徴とするｎ次デルタシグマＤ／Ａ変換器。
【請求項４】
３次デルタシグマＤ／Ａ変換器において、入力信号が入力される主加算器と、この主加算器の出力を入力とする量子化器と、この量子化器による量子化誤差を入力とする１サンプル遅延器と、
この１サンプル遅延器の出力を入力とする第１の一次微分器と、第１の一次微分器の入力をゼロ値に切り換える第１スイッチ手段と、第１の一次微分器の出力を入力とする第２の一次微分器と、
第２の一次微分器の入力をゼロ値に切り換える第２スイッチ手段と、１サンプル遅延器の出力を入力する第１加算器と、第１および第２の一次微分器の出力を加算する第２加算器と、を備え、第２加算器の出力が第１加算器で１サンプル遅延器の出力と加算され、第１加算器の出力が前記主加算器で前記入力信号と加算され、前記入力信号がゼロ値の時に、第２スイッチ手段により第２の一次微分器への入力をゼロ値に切り換え、次に第１スイッチ手段により第１の一次微分器への入力をゼロ値に切り換えて、３次デルタシグマＤ／Ａ変換器の出力値を最後にゼロ値にすること、
を特徴とする３次デルタシグマＤ／Ａ変換器。
【請求項５】
請求項４記載の３次デルタシグマＤ／Ａ変換器において、第１乗算器と、第２乗算器と、第３乗算器とを有し、各所定の実数を前記１サンプル遅延器の出力値、前記第１の一次微分器の出力値、前記第２の一次微分器の出力値に乗じて、乗算された結果を前記各加算器で加算すること、を特徴とする３次デルタシグマＤ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に高Ｓ／Ｎ（信号対雑音）比を持つオーディオ用のデルタシグマＤ／Ａ変換器に関し、特に無信号入力時のアイドリング雑音低減のための手段を持つ二次以上の次数のデルタシグマＤ／Ａ変換器の回路構成に関するものである。
【０００２】
【従来技術】
従来より、オーディオ用のＤ／Ａ変換器として、全高調波歪率（高調波成分と信号の比）やＳ／Ｎ比などの高性能を比較的容易に実現可能なデルタシグマ変調方式が用いられている。このデルタシグマ変調方式では、ノイズシェーピング技術により、たとえば１６ビット以上のＰＣＭディジタル信号を２レベル（１ビット）から数レベル（数ビット）の低量子化信号に変換し、数レベルのローカルＤ／Ａ変換器でアナログ信号に再生することができる長所がある。このため、この方式は抵抗や容量（コンデンサ）などのアナログ素子の値の絶対的なばらつきや相対的なばらつきが大きくなるサブミクロン以下の微細化の進んだプロセスに適合した方式といえる。
【０００３】
デルタシグマ変調方式では、量子化雑音が高い周波数領域に偏って分布するので（ノイズシェーピングと呼ばれる）、ローパスフィルタで除去することにより高いＳ／Ｎ比が得られる。Ｓ／Ｎ比は、デルタシグマ変調器（ノイズシェーパとも呼ばれる）の次数、サンプリング周波数、量子化レベル数により理論上、左右されることが知られている（「オーバーサンプリング方式のＡ−Ｄ／Ｄ−Ａ変換技術第２回」日経エレクトロニクス１９８８．８．８  Ｎｏ．４５３  ｐｐ．２１１−２２１参照）。
【０００４】
理論的にはノイズシェーパの次数が多いほど高いＳ／Ｎ比を得ることが可能であるけれど、逆にフィードバック系の動作が不安定になる。このため、Ｄ／Ａ変換器では通常は、３ないしは４次のノイズシェーパを持つのが普通である。
【０００５】
このデルタシグマ変調方式ではノイズシェーパがループフィルタを持っており、入力信号が無信号になった時にもこのループフィルタは通常停止することなく動作している。このために、入力信号がゼロの固定値であっても、ノイズシェーパの出力値には一定のデータパターンが現れる。この結果として、オーディオ（可聴）帯域に特定スペクトルが出力されるという望ましくない現象が生じることが知られている。
【０００６】
従来、この対策法としては、ノイズシェーパ信号にディザと呼ばれる故意に発生させたノイズを印加する方法がある。このディザはＤ／Ａ変換器に限らず、Ａ／Ｄ変換器でも利用される技術である。このディザが可聴周波数帯域外であれば特に問題が無いように思えるが、実際は可聴帯域外とは言え大きなノイズが出ていると、ノイズシェーパ後段のアナログ回路などのＳ／Ｎ比に不利である。
【０００７】
このため、別の対策法として、入力信号が一定期間ゼロであることを検出すると、ノイズシェーパを停止させる方法がある。
従来の停止させる方法として、例えば、特公平７−１１８６４７号公報に開示されるものがある。これは、ノイズシェーパの出力側にスイツチを設けておき、このスイッチを切り換えて出力を強制的にゼロとするものである。しかし、このようなスイッチ切り換えを行うと、かえってその瞬間に、オーディオ的に問題となるノイズが発生するという問題点があった。
【０００８】
図７は、特公平７−１１８６４７号に開示されている３次のデジタルシグマＤ／Ａ変換器（ノイズシェーパ）の従来例を示す。通常、ノイズシェーパの動作は離散系信号処理でよく用いられる「ｚ変換」された関数を用いたシステム関数として表現される。ノイズシェーパへの入力信号Ｘ（ｚ）とし、量子化器Ｑの入力信号をＵ（ｚ）、出力信号をＹ（ｚ）、量子化器Ｑの発生する量子化雑音をＮ（ｚ）とする。量子化器Ｑの前後で発生する誤差信号Ｅ（ｚ）は、量子化器Ｑ内で発生する量子化雑音の符号を変えたものであり、次式で表される。
Ｅ（ｚ）＝｛Ｕ（ｚ）−Ｙ（ｚ）｝＝−Ｎ（ｚ）      （１）
【０００９】
次に、このＥ（ｚ）を入力とし、３つの１サンプル遅延器Ｄ１、Ｄ２、Ｄ３と乗算器と加算器より構成されるＦＩＲフイルタ型のループフィルタのシステム関数は、１サンプル遅延器のシステム関数は（ｚ-1）で表されることから、
Ｆ（ｚ）＝（３ｚ-1−３ｚ-2＋ｚ-3）      （２）
で表すことができる。このＦＩＲフィルタ型のループフィルタの出力Ｖ（ｚ）は、これを用いて次式で表される。
【００１０】
Ｖ（ｚ）＝Ｆ（ｚ）・Ｅ（ｚ）              （３）
さらに、このＶ（ｚ）と入力Ｘ（ｚ）とから、量子化器Ｑの入力Ｕ（ｚ）との関係は、
Ｕ（ｚ）＝Ｘ（ｚ）＋Ｖ（ｚ）              （４）
と表すことができる。上記の式の関係から、ノイズシェーパの出力信号Ｙ（ｚ）は、
Ｙ（ｚ）＝Ｕ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋（１−３ｚ-1＋３ｚ-2−ｚ-3）Ｎ（ｚ）
＝Ｘ（ｚ）＋（１−ｚ-1）3Ｎ（ｚ）      （５）
と表される。このことから、出力Ｙ（ｚ）に含まれる雑音成分は次式のシステム関数で表されるように、低周波側から高周波側に追いやられたノイズ分布を有する。
【００１１】
Ｈ（ｚ）＝（１−ｚ-1）3
＝（１−３ｚ-1＋３ｚ-2−ｚ-3）        （６）
これが、上述したノイズシェーピングと呼ばれる理由で、上述したようにローパスフィルタで雑音成分を除去することでＳ／Ｎ比を改良できる。
【００１２】
図７に示される従来例では、３次デルタシグマＤ／Ａ変換器の量子化Ｑの出力側にスイッチＳを設けてある。このスイッチにより直接に出力Ｙ（ｚ）をゼロ値に切り換える。すなわち、図示しない検出器により入力信号Ｘ（ｚ）がゼロであることを検出すると、ミュート要求信号ＭＴＲがオンとされる。そして、量子化誤差Ｅ（ｚ）の絶対値が一定値ＲＥＦより小さいと、一定期間遅延させたあとで出力をゼロ値とするようにスイッチＳを切り換える。これにより、ノイズシェーパの動作を停止する。
【００１３】
しかし、かかる従来例の３次ノイズシェーパの構成では、前述したようにスイッチＳにより出力を切り、ゼロ値とする瞬間において、オーディオ的に大きな音が出る可能性がある。このようなミュートのかけ方はオーディオ的にノイズを発生する可能性があり好ましくない。
【００１４】
【発明が解決しようとする課題】
このように、従来のオーディオ用の複数次数のデルタシグマＤ／Ａ変換器は、無信号入力時にノイズシェーパが発生するアイドリング・ノイズを阻止するために、出力側にスイッチを設けてゼロ値に切り換え、ノイズシェーパの動作を停止させるものであるが、その際にクリックノイズを発生させる可能性があり、これを後段のアンプに入力されないように、別途に除去する回路対策が必要であった。すなわち、ノイズ除去のために、信号パスの増加やその制御回路の増設を必要とする問題点がある。
【００１５】
したがって、本発明の目的は、デルタシグマＤ／Ａ変換器でミュートのためにスイッチを切り換える際のオーディオ的に好ましくないノイズの発生を防止するものである。
本発明の他の目的は、無信号入力時にクリックノイズを発生させることなくミュート動作ができる複数次数のデルタシグマＤ／Ａ変換器のための新規な回路構成とその停止シーケンスを提供するものである。
【００１６】
【課題を解決するための手段】
この目的の達成のために、本発明では、複数次数のデルタシグマ方式Ｄ／Ａ変換器において、その出力をゼロにするミュートをかけるため、以下の構成を有する。
すなわち、ｎ（ｎは２以上の整数）次デルタシグマＤ／Ａ変換器において、入力信号を受ける主加算器と、この主加算器の出力を入力とする量子化器と、この量子化器による量子化誤差を入力とする１サンプル遅延器と、この１サンプル遅延器の出力側に連続して接続される（ｎ−１）個の一次微分器と、これら一次微分器の入力をゼロ値に切り換えるための（ｎ−１）個のスイッチ手段と、前記一次微分器の出力または前記１サンプル遅延器の出力を加算するため連続して接続される（ｎ−１）個の加算器と、を備えている。この（ｎ−１）個の加算器の和は主加算器で入力信号と加算される。
【００１７】
入力信号がゼロ値の時、（ｎ−１）個のスイッチ手段を最高次数から順次に低い次数にゼロ値に切り換え、（ｎ−１）個の一次微分器の入力を順次にゼロ値にし、ｎ次デルタシグマＤ／Ａ変換器の出力値を最後にゼロ値にする。
【００１８】
また、（ｎ−１）個の加算器の入力側には、ｎ個の乗算器を設けて、１サンプル遅延器からの出力または一次微分器の出力を所定の実数と乗算して加算してもよい。なお、ｎとしては、３または４が典型的である。
【００１９】
本発明の作用を、たとえば、ｎ＝３の、３次デルタシグマＤ／Ａ変換器で説明する。
３次デルタシグマＤ／Ａ変換器は、１サンプル遅延器と、この１サンプル遅延器の出力側に連続して接続される第１および第２の一次微分器と、第１および第２の一次微分器のそれぞれにゼロ値を入力する第１および第２スイッチ手段を有し、さらに１サンプル遅延器の出力と第１および第２の一次微分器の出力を加算する第１加算器と第２加算器と、を備える。
【００２０】
本発明において、量子化誤差信号Ｅ（ｚ）を入力とする１サンプル遅延器の出力は、
Ｖ1（ｚ）＝Ｅ（ｚ）・ｚ-1       （７）
である。この１サンプル遅延器の出力Ｖ1（ｚ）または第１スイッチ手段によりゼロ値が選択的に入力可能な第１の一次微分器のシステム関数は、
Ｇ1（ｚ）＝（１−ｚ-1）          （８）
であり、この第１の一次微分器の出力は、
Ｖ2（ｚ）＝Ｖ1（ｚ）（１−ｚ-1）      （９）
である。この第１の一次微分器の出力Ｖ2（ｚ）または第２スィツチ手段によりゼロ値が選択的に入力可能な第２の一次微分器のシステム関数は、
Ｇ2（ｚ）＝（１−ｚ-1）            （１０）
であり、この第２の一次微分器の出力は、
Ｖ3（ｚ）＝Ｖ2（ｚ）（１−ｚ-1）    （１１）
で表せれる。
【００２１】
これら、１サンプル遅延器の出力Ｖ1（ｚ）および第１及び第２の一次微分器の出力Ｖ2（ｚ）およびＶ3（ｚ）は第１および第２加算器により加算され、その和、
Ｖ（ｚ）＝｛Ｖ1（ｚ）＋Ｖ2（ｚ）＋Ｖ3（ｚ）｝
が主加算器で入力信号Ｘ（ｚ）に加算される。このループフィルタの和Ｖ（ｚ）は、
Ｖ（ｚ）＝｛Ｖ1（ｚ）＋Ｖ2（ｚ）＋Ｖ3（ｚ）｝
＝Ｅ（ｚ）・ｚ-1＋Ｅ（ｚ）・ｚ-1（１−ｚ-1）＋Ｅ（ｚ）・ｚ-1（１−ｚ-1）2
＝（３ｚ-1−３ｚ-2＋ｚ-3）Ｅ（ｚ）      （１２）
と表すことができる。よって
Ｙ（ｚ）＝Ｕ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋Ｖ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋（３ｚ-1−３ｚ-2＋ｚ-3）Ｅ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋（１−３ｚ-1＋３ｚ-2−ｚ-3）Ｎ（ｚ）
＝Ｘ（ｚ）＋（１−ｚ-1）3Ｎ（ｚ）        （１３）
となる。これは、上述した一般の３次のループフィルタのシステム関数Ｆ（ｚ）と同じである。
【００２２】
本発明では、入力信号Ｘ（ｚ）がゼロ値である時、最高次数のスイッチ手段から順次に低い次数のスイッチ手段にかけて、一次微分器への入力をゼロ値に切り換えていく。３次の場合は、まず第２スイッチ手段が第２の一次微分器への入力をゼロ値に切り換え、その出力Ｖ3（ｚ）をゼロ値にし、次に第１スイッチ手段が第１の一次微分器への入力をゼロ値に切り換え、その出力Ｖ2（ｚ）をゼロ値に切り換える。すると、本発明のループフィルタは、３次、２次、一次と順にその次数が低減して行くことになる。
【００２３】
このように、最高次数の一次微分器の入力からゼロ値に切り換えていくのは、入力信号Ｘ（ｚ）が無入力時であっても、アイドリング状態のノイズシェーパをミュートする際には、次数が高いほど量子化ステップ数の大きいノイズが発生するからである。
このように最高次数の一次微分器から順次にゼロ入力に切り換えていくことにより、従来例において発生するようなミュート操作時のノイズの発生を防止できる。
量子化器の入力信号Ｕ（ｚ）が一定値以下になると、量子化器は量子化の過程で、一定値以下の入力信号Ｕ（ｚ）を無視する機能を持つから、出力信号Ｙ（ｚ）は最終的にゼロ値となる。
【００２４】
【実施例】
以下、図面を参照して、本発明の実施例について説明する。
図１は、本発明の一実施例の３次デルタシグマＤ／Ａ変換器の構成を示すブロック図である。この３次デルタシグマＤ／Ａ変換器は、入力信号Ｘ（ｚ）を一入力とする主加算器Ａと、主加算器の出力を入力信号Ｕ（ｚ）として出力信号Ｙ（ｚ）を発生する量子化器Ｑと、量子化器Ｑ前後の量子化誤差信号Ｅ（ｚ）＝｛Ｕ（ｚ）−Ｙ（ｚ）｝（なお、量子化雑音をＮ（ｚ）＝−Ｅ（ｚ）と表す）、が入力される１サンプル遅延器Ｄ１と、この１サンプル遅延器の出力Ｖ1（ｚ）を入力とする第１の一次微分器ＤＦ１と、この第１の一次微分器ＤＦ１への入力をＶ1（ｚ）からゼロ値に選択的に切り換える第１スイッチ手段Ｓ１と、第１の一次微分器ＤＦ１の出力Ｖ2（ｚ）を入力とする第２の一次微分器ＤＦ２と、この第２の一次微分器ＤＦ２への入力をＶ2（ｚ）からゼロ値に選択的に切り換える第２スイッチ手段Ｓ２と、第１の一次微分器の出力信号Ｖ2（ｚ）と第２の一次微分器の出力信号Ｖ3（ｚ）とを加算する第２加算器Ａ２と、第２加算器の出力と１サンプル遅延器Ｄ１の出力Ｖ1（ｚ）を加算する第１加算器Ａ１と、を備えている。
【００２５】
第１加算器の出力Ｖ（ｚ）＝Ｖ1（ｚ）＋Ｖ2（ｚ）＋Ｖ3（ｚ）は、主加算器Ａの他の入力となる。すなわち、これら１サンプル遅延器Ｄ１、第１および第２の一次微分器ＤＦ１およびＤＦ２、第１および第２スイッチ手段Ｓ１およびＳ２、第１および第２加算器Ａ１およびＡ２は、ループフィルタを構成している。主加算器Ａは入力信号Ｘ（ｚ）とループフィルタからの出力Ｖ（ｚ）を加算して、
Ｕ（ｚ）＝Ｘ（ｚ）＋Ｖ（ｚ）
を作る。
【００２６】
１サンプル遅延器Ｄ１の出力Ｖ1（ｚ）は、次式で表すことができる。
Ｖ1（ｚ）＝Ｅ（ｚ）・ｚ-1
次に、第１の一次微分器ＤＦ１のシステム関数は
Ｇ1（ｚ）＝（１−ｚ-1）
であり、この第１の一次微分器ＤＦ１の出力Ｖ2（ｚ）は次式で表される。
Ｖ2（ｚ）＝Ｖ1（ｚ）（１−ｚ-1）
第２の一次微分器ＤＦ２のシステム関数は
Ｇ2（ｚ）＝（１−ｚ-1）
であり、この第２の一次微分器ＤＦ２の出力Ｖ3（ｚ）は次式で表される。
Ｖ3（ｚ）＝Ｖ2（ｚ）（１−ｚ-1）
【００２７】
そして、出力Ｖ1（ｚ）、Ｖ2（ｚ）、Ｖ3（ｚ）を加算する第１加算器Ａ１の出力Ｖ（ｚ）は
Ｖ（ｚ）＝Ｖ1（ｚ）＋Ｖ2（ｚ）＋Ｖ3（ｚ）
＝｛ｚ-1＋ｚ-1（１−ｚ-1）＋ｚ-1（１−ｚ-1）2｝Ｅ（ｚ）
＝（３ｚ-1−３ｚ-2＋ｚ-3）Ｅ（ｚ）
となる。よって、主加算器Ａにより、このループフィルタからの出力Ｖ（ｚ）と入力信号Ｘ（ｚ）が加算されて、
Ｕ（ｚ）＝Ｘ（ｚ）＋Ｖ（ｚ）
が出力される。量子化器Ｑの出力Ｙ（ｚ）は次式で表せれる。
Ｙ（ｚ）＝Ｕ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋Ｖ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋（３ｚ-1−３ｚ-2＋ｚ-3）Ｅ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋（１−３ｚ-1＋３ｚ-2−ｚ-3）Ｎ（ｚ）
＝Ｘ（ｚ）＋（１−ｚ-1）3Ｎ（ｚ）
したがって、このノイズシェーパの構成は、通常は上述した一般的な３次であることが理解される。
【００２８】
次に、この実施例の３次デルタシグマＤ／Ａ変換器の作用を説明する。
図２に示すように入力信号がＸ（ｚ）＝０の無信号時に、図示しない検出器がこれを検出すると、第２スイッチＳ２がゼロ値入力に切り替わり、第２の一次微分器ＤＦ２の入力をゼロにする。すると第２の一次微分器ＤＦ２の出力Ｖ3（ｚ）は
Ｖ3（ｚ）＝０                （１４）
となる。このため、
Ｖ（ｚ）＝Ｖ1（ｚ）＋Ｖ2（ｚ）＋Ｖ3（ｚ）
＝｛ｚ-1＋ｚ-1（１−ｚ-1）｝Ｅ（ｚ）
＝（２ｚ-1−ｚ-2）Ｅ（ｚ）              （１５）
となり。この結果、
Ｙ（ｚ）＝Ｕ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋Ｖ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋（２ｚ-1−ｚ-2）Ｅ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋（１−２ｚ-1＋ｚ-2）Ｎ（ｚ）
＝Ｘ（ｚ）＋（１−ｚ-1）2Ｎ（ｚ）      （１６）
となる。これは、図２の構成が２次のノイズシェーパに切り替わったことを表す。
【００２９】
次に図３に示すように第２スイッチＳ２に続いて、第１スイッチがＳ１ゼロ値入力に切り替わり、第１の一次微分器ＤＦ１の入力をゼロにする。すると第１の一次微分器の出力Ｖ2（ｚ）は
Ｖ2（ｚ）＝０                          （１７）
となる。このため、
Ｖ（ｚ）＝Ｖ1（ｚ）＋Ｖ2（ｚ）＋Ｖ3（ｚ）
＝ｚ-1・Ｅ（ｚ）                （１８）
となる。この結果、
Ｙ（ｚ）＝Ｕ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋Ｖ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋ｚ-1・Ｅ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋（１−ｚ-1）Ｎ（ｚ）      （１９）
となる。これは図３の構成が一次のノイズシェーパに切り替わったことを表す。
【００３０】
このように、ループフィルタの次数を３次から、２次、１次に順次低下させるシーケンス動作が行われる。量子化器Ｑは量子化の過程で一定値以下の信号入力を無視するため、最終的に量子化器Ｑの出力信号Ｙ（ｚ）はＹ（ｚ）＝０になる。この実施例によれば、以下に説明するようにミュート時の量子化器Ｑの出力ノイズを押さえることができる。ループフィルタの次数を下げていくと、ノイズの最大値は、ノイズシェーパの次数により制限される。すなわち、出力信号はそれぞれ、
３次：  Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）3Ｎ（ｚ）
２次：  Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）2Ｎ（ｚ）
１次：  Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）Ｎ（ｚ）
と表される。ｚ-1の大きさは１であることから、Ｎ（ｚ）を１量子化ステップとすると、各次数のノイズの最大変動幅は、
３次：  （１−ｚ-1）3Ｎ（ｚ）    ８量子化ステップ
２次：  （１−ｚ-1）2Ｎ（ｚ）    ４量子化ステップ
１次：  （１−ｚ-1）Ｎ（ｚ）      ２量子化ステップ
となる。このことは、Ｘ（ｚ）＝０のゼロ入力時と言えども、アイドリング状態のノイズシェーパをミュートする際には、次数が高いほど量子化ステップ数の大きいノイズがでる可能性があることを示している。したがって、ノイズシェーパの動作を停止する際にループフィルタの次数を順次下げていき、最終的に出力信号をゼロにする上述のシーケンス操作を行えば、動作停止時のノイズ発生が極力抑えられる。
【００３１】
図４は、この実施例の３次ノイズシェーパでのミュート操作時の量子化器Ｑの出力Ｙ（ｚ）の例を示すグラフであり、本発明の効果が理解できる。この例では、２３レベル量子化器を持ち、サンプリング周波数Ｆｎｓ＝４８ｆｓ（ｆｓはオーバーサンプリング前のサンプリング周波数とする）の３次のノイズシェーパに入力周波数ｆｉｎ＝ｆｓ／１２を半波長入力後、入力をゼロにした場合の動作を示している。
【００３２】
入力信号Ｘ（ｚ）がゼロになった後も、期間ａの間は量子化器Ｑの出力Ｙ（ｚ）はプラス・マイナス３のノイズ出力を出している。第２スイッチ手段Ｓ２がゼロ値入力に切り換えられ、Ｖ3（ｚ）＝０になる期間ｂの間は量子化器Ｑの出力Ｙ（ｚ）はプラス・マイナス１のレベルのノイズ出力となる。その後に、第１スイッチ手段Ｓ１がゼロ値入力に切り換えられ、Ｖ2（ｚ）＝０になると、量子化器Ｑの出力Ｙ（ｚ）は完全にゼロとなり、この際にクリックノイズは発生しない。このように、ノイズシェーパーのループフィルタの次数を段階的に下げていくシーケンス操作により、ミュート時のノイズを低下できる。
【００３３】
なお、回路設計時において、第２スイッチ手段Ｓ２および第１スイッチ手段Ｓ１をゼロ値に切り換えるタイミングを、切り換え時にノイズシェーパから出力される音を上述のように視覚的または聴覚的にモニターしながら、最適のタイミングを設定するようにしてもよい。すなわち、出力される音をモニターして、第２スイッチ手段Ｓ２をゼロ値に切り換えるタイミングは、入力Ｘ（ｚ）がゼロ値になってから数遅延期間後とし、その後に第１スイッチ手段Ｓ１をゼロ値に切り換えるのはさらに数遅延期間後と予め設定するようにしてもよい。このように予め設定されたタイミングでもって、第２スイッチ手段Ｓ２および第１スイッチ手段Ｓ１を順次にゼロ値に切り換えてもよい。
【００３４】
図５は、本発明の第２の実施例を示すブロック図である。図１の実施例の３次デルタシグマＤ／Ａ変換器と同じ構成部分は同じ符号を付して説明を省略する。第１乗算器Ｍ１が１サンプル遅延器Ｄ１と第１加算器Ａ１との間に設けられており、１サンプル遅延器Ｄ１の出力Ｖ1（ｚ）に所定の実数Ｃ1を乗算して、Ｃ1Ｖ1（ｚ）として第１加算器Ａ１に入力する。また第２乗算器Ｍ２と第３乗算器Ｍ３とがそれぞれ、第１の一次微分器ＤＦ１および第２の一次微分器ＤＦ２と第２加算器Ａ２との間に設けられており、第１の一次微分器ＤＦ１の出力Ｖ2（ｚ）と第２の一次微分器ＤＦ２の出力Ｖ3（ｚ）とにそれぞれ所定の実数Ｃ2、Ｃ3を乗じて、Ｃ2Ｖ2（ｚ）、Ｃ3Ｖ3（ｚ）として、第２加算器Ａ２で加算する。
【００３５】
したがって、第１加算器Ａ１から出力されるループフィルタの出力値は、
Ｖ（ｚ）＝Ｃ1Ｖ1（ｚ）＋Ｃ2Ｖ2（ｚ）＋Ｃ3Ｖ3（ｚ）
＝｛Ｃ1ｚ-1＋Ｃ2ｚ-1（１−ｚ-1）＋Ｃ3ｚ-1（１−ｚ-1）2｝Ｅ（ｚ）
＝｛（Ｃ1＋Ｃ2＋Ｃ3）ｚ-1−（Ｃ2＋２Ｃ3）ｚ-2＋Ｃ3ｚ-3｝Ｅ（ｚ）
（２０）
となる。この結果、
Ｙ（ｚ）＝Ｕ（ｚ）＋Ｎ（ｚ）＝Ｘ（ｚ）＋Ｖ（ｚ）＋Ｎ（ｚ）
＝Ｘ（ｚ）＋｛１−（Ｃ1＋Ｃ2＋Ｃ3）ｚ-1＋（Ｃ2＋２Ｃ3）ｚ-2−Ｃ3ｚ-3｝Ｎ（ｚ）              （２１）
となるので、
Ｈ（ｚ）＝１−（Ｃ1＋Ｃ2＋Ｃ3）ｚ-1＋（Ｃ2＋２Ｃ3）ｚ-2
−Ｃ3ｚ-3               （２２）
となる。これはｚの３次式であり、Ｃ1、Ｃ2、Ｃ3を任意に設定することで、任意の３次ノイズシェーパが構成できる。このノイズシェーパでは第２スイッチ手段Ｓ２、第１スイッチ手段Ｓ１と順次にゼロ値に切り換えることで、ループフィルタを順次、３次、２次、一次にするシーケンス操作ができ、無信号入力時のミュート操作に伴なう量子化器出力のノイズを低減できる。
【００３６】
図６は、本発明の第３の実施例を示す。この実施例は４次デルタシグマＤ／Ａ変換器の構成を示す。図１および図５に示す実施例と同じ構成部分には同じ参照符号を付して説明を省略する。図６の実施例では、第３の一次微分器ＤＦ３が設けられていて、第２の一次微分器ＤＦ２の出力Ｖ3（ｚ）が入力している。第３スイッチ手段Ｓ３が設けられていて、第３の一次微分器ＤＦ３への入力をＶ3（ｚ）からゼロ入力値に選択的に切り換えるようになっている。第３の一次微分器ＤＦ３の出力Ｖ4（ｚ）に所定の実数Ｃ4を乗じる第４乗算器Ｍ４が設けられている。第２の一次微分器の出力Ｖ3（ｚ）と第３の一次微分器の出力Ｖ4（ｚ）を加算する第３加算器Ａ３が設けられていて、その和出力を第２加算器Ａ２に入力している。
【００３７】
したがって、この図６のループフィルタの出力Ｖ（ｚ）は、
Ｖ（ｚ）＝Ｃ1Ｖ1（ｚ）＋Ｃ2Ｖ2（ｚ）＋Ｃ3Ｖ3（ｚ）＋Ｃ4Ｖ4（ｚ）
＝｛Ｃ1ｚ-1＋Ｃ2ｚ-1（１−ｚ-1）＋Ｃ3ｚ-1（１−ｚ-1）2
＋Ｃ4ｚ-1（１−ｚ-1）3｝Ｅ（ｚ）
＝｛（Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4）ｚ-1−（Ｃ2＋２Ｃ3＋３Ｃ4）ｚ-2
＋（Ｃ3＋Ｃ4）ｚ-3−Ｃ4ｚ-4｝Ｅ（ｚ）    （２３）
となり、４次の構成となる。
【００３８】
この実施例においても、無信号入力時にミュートをかける際は、まず最高次の第３スイッチ手段Ｓ３をゼロ値入力に切り換えて、Ｖ4（ｚ）＝０とし、次に順次に低次のスイッチ手段Ｓ２、Ｓ１をゼロ値入力に切り換えていく。これによりループフィルタは４次、３次、２次、１次と順次に切り替わって行き、最後には量子化器の出力をゼロ値とすることができる。このシーケンス操作によりノイズ発生が抑えられることは上述と同様である。
【００３９】
この実施例においても、第３スイッチ手段Ｓ３、第２スイッチ手段Ｓ２、第１スイッチ手段Ｓ１を切り換えるタイミングは、この実施例の回路を設計する時に、切り換え時に発生するかもしれない音をモニターしながら、最適のタイミングに順次切り換わるように予め設定しておいてもよい。すなわち、入力Ｘ（ｚ）がゼロ値になってから数遅延期間後に第３スイッチ手段Ｓ３をゼロ値に切り換え、その後に、順次に第２、第１スイッチ手段Ｓ２、Ｓ１をそれぞれ数遅延期間間隔を置いてゼロ値に切り換えるように予め設定しても良い。
【００４０】
なお、本発明において、高次のスイッチ手段から低次のスイッチ手段へ順次にゼロ値に切り換えるという意味は、幾つかのスイッチ手段を同時にゼロ値に切り換えることも含む。例えば、図６に示す第３実施例において、第３スイッチ手段がゼロ値に切り換えられた後に、第２および第１スイッチ手段を同時にゼロ値に切り換えても良い。また、第３および第２スイッチ手段を同時にゼロ値に切り換えた後に、第１スイッチ手段をゼロ値に切り換えても良い。すなわち、高次のスイッチ手段から低次のスイッチ手段を順次にゼロ値に切り換えるという意味は、単に個々のスイッチ手段が高次側から順次ゼロ値に切り換える他、スイッチ手段を次数に応じて複数の組に分けて高次側の組から順次ゼロ値に切り換えることも含んでも良いのである。
【００４１】
以上の説明から、本発明を一般に、ｎ（ｎは２以上の整数）次の複数次数のデルタシグマＤ／Ａ変換器として構成することは、容易にできる。
【００４２】
【発明の効果】
本発明の複数次数のデルタシグマＤ／Ａ変換器によれば、無信号入力時のミュート操作において、クリック雑音を発生することがなく、したがって、これを除去するための回路を不要とすることができる効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の３次デルタシグマＤ／Ａ変換器の構成を示す図。
【図２】図１の実施例の３次デルタシグマＤ／Ａ変換器の動作を説明する図。
【図３】図１の実施例の３次デルタシグマＤ／Ａ変換器の動作を説明する図。
【図４】図１の実施例のＤ／Ａ変換器の動作を説明するためその出力を示すグラフ。
【図５】本発明の第２実施例の３次デルタシグマＤ／Ａ変換器の構成を示す図。
【図６】本発明の第３実施例の３次デルタシグマＤ／Ａ変換器の構成を示す図。
【図７】従来例の３次デルタシグマＤ／Ａ変換器の構成を示す図。
【符号の説明】
Ａ        主加算器
Ａ１      第１加算器
Ａ２      第２加算器
Ａ３      第３加算器
Ｄ１      １サンプル遅延器
ＤＦ１    第１の一次微分器
ＤＦ２    第２の一次微分器
ＤＦ３    第３の一次微分器
Ｅ（ｚ）  量子化誤差
Ｍ１      第１乗算器
Ｍ２      第２乗算器
Ｍ３      第３乗算器
Ｍ４      第４乗算器
Ｎ（ｚ）  量子化雑音
Ｑ        量子化器
Ｓ１      第１スイッチ手段
Ｓ２      第２スイツチ手段
Ｓ３      第３スイッチ手段
Ｘ（ｚ）  入力信号
Ｙ（ｚ）  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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