(57)【特許請求の範囲】
【請求項１】
共通の入力端子に各ゲートが接続され、高電位側電源ＶDDから低電位側電源ＶSSの間で、順番に縦列接続された第１のＰチャンネルＭＯＳトランジスタ、第２のＰチャンネルＭＯＳトランジスタ、第１のＮチャンネルＭＯＳトランジスタ、第２のＮチャンネルＭＯＳトランジスタと、前記第２のＰチャンネルＭＯＳトランジスタのドレインと前記第１のＮチャンネルＭＯＳトランジスタのドレインとの接続点である出力端子にゲートが接続され、前記第１のＰチャンネルＭＯＳトランジスタのドレインと前記第２のＰチャンネルＭＯＳトランジスタのソースとの接続点にドレインが接続され、低電位側電源ＶSSにソースが接続された第３のＰチャンネルＭＯＳトランジスタと、前記出力端子にゲートが接続され、前記第１のＮチャンネルＭＯＳトランジスタのソースと前記第２のＮチャンネルＭＯＳトランジスタのドレインとの接続点にドレインが接続され、高電位側電源ＶDDにソースが接続された第３のＮチャンネルＭＯＳトランジスタとで構成されＰ型半導体基板上に形成されたシュミット回路において、前記第３のＮチャンネルＭＯＳトランジスタの前記ソース側Ｎ+拡散領域と前記Ｐ型半導体基板表面でのＰＮ接合界面から、前記第３のＮチャンネルＭＯＳトランジスタの前記ソース電極と該ソース側Ｎ+拡散領域の接触面であるソースコンタクト部の端部までの最小距離が、所定の動作電圧で前記Ｐ型半導体基板と前記ソースコンタクト部間で短絡現象が起きない距離である設計最小距離の２倍以上であり、かつ前記ソースコンタクト部の端部から前記第３のＮチャンネルＭＯＳトランジスタの前記ゲート電極端部までの最小距離が、所定の動作電圧で前記ソースコンタクト部と前記ゲート電極間で短絡現象が起きない距離である設計最小距離の３倍以上である事を特徴とするシュミット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において、ＭＯＳトランジスタで構成されるシュミット回路のＥＳＤ（Electro-static Discharge）保護構造に関するものである。
【０００２】
【従来の技術】
図５に従来のシュミット回路の一例を示す。１、２、３はＰチャンネルＭＯＳトランジスタ、４、５、６はＮチャンネルＭＯＳトランジスタ、７、８、９はＥＳＤ保護ダイオード（あるいは保護トランジスタなどの保護素子でも良い。）、１０はＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）６のソース−Ｐ型半導体基板間の寄生ダイオードである。
【０００３】
ＮチャンネルＭＯＳトランジスタ６のソースおよびＰ型半導体基板は、それぞれ高電位側電源（以下、ＶDDとする。）、低電位側電源（以下、ＶSSとする。）に接続されており、外部からの静電気が直接印加されやすい構造となっている。
【０００４】
ここで、ＶDDを基準に入力端子（ＩＮ）に負のＥＳＤ電圧が印加されたとするとＶDDからＩＮに向かって点線で図示した経路を通してＥＳＤ保護ダイオード７、８、および寄生ダイオード１０に逆方向電圧がかかることになる。しかし、通常、ＥＳＤ保護ダイオード７、８のブレークダウン電圧は、寄生ダイオード１０の逆方向電圧より低く設計されているため、寄生ダイオード１０が破壊される前にＥＳＤ保護ダイオード７、８のいずれかがブレークダウンしてエネルギーを吸収し、寄生ダイオード１０の破壊には至らない。
【０００５】
このため、これまでＮチャンネルＭＯＳトランジスタ６に対する特別なＥＳＤ対策は施さず、そのパターンレイアウトも所定の動作電圧で素子間の短絡現象が起きない距離である設計最小距離（通常、半導体素子を設計する際、レイアウト設計基準として回路の信頼性や特性および集積度などを考慮して最小配線幅や最小配線間隔などを決めており、この場合の設計最小距離とは、半導体素子が正常に動作するところの所定の動作電圧で素子間の短絡現象が起きない最小距離のことをいう。以下、設計最小距離とする。）で行なわれていた。
【０００６】
図６に従来の設計最小距離でのＮチャンネルＭＯＳトランジスタのレイアウト例を示す。１１はソース側Ｎ+拡散領域、１２はドレイン側Ｎ+拡散領域、１３はＰ型半導体基板上にゲート酸化膜を介して形成されたゲート電極（ポリシリコン配線）、１４はソース電極（アルミ配線）、１５はドレイン電極（アルミ配線）、１６はソースコンタクト（ソース電極とソース側Ｎ+拡散領域の接触面）、１７はドレインコンタクト（ドレイン電極とドレイン側Ｎ+拡散領域の接触面）である。Ｌｎはソース側Ｎ+拡散領域とＰ型半導体基板表面でのＰＮ接合界面（以下、ソース側Ｎ+拡散領域端部とする。）から、ソースコンタクト部の端部（以下、ソースコンクト端部）までの設計最小距離、Ｌｇは同じくソースコンタクト端部からゲート電極端部までの設計最小距離である。
【０００７】
【発明が解決しようとする課題】
図６の様にＮチャンネルＭＯＳトランジスタ６を設計最小距離でレイアウトした場合には、ソース−Ｐ型半導体基板間の寄生ダイオード１０の逆方向電圧はＥＳＤ保護ダイオード７、８のブレークダウン電圧よりも高くなっているものの、大きな差異が無いため、必ずしも保護素子にエネルギーが流れるとは限らず、その前に保護されるべき内部回路が破壊するという問題があった。また、配線抵抗等のレイアウト上の問題は実際にチップが出来上がって初めて明らかになる事が多く、ＥＳＤ耐圧を考慮した場合の半導体設計上の障害となっていた。
【０００８】
一方、これらの事から過去にシュミット回路のＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）のＥＳＤ保護構造に関して、ＮチャンネルＭＯＳトランジスタの寄生ＮＰＮトランジスタのＥＳＤ対策として、ソースコンタクトあるいはドレインコンタクトとゲート電極間距離のみを広くするということが検討されている（特許番号第２９３４１３９号参照）が、この対策は本発明の解決しようとする課題であるＰ型半導体基板へ直接エネルギーが抜けるケースは想定していないものであり、本課題の本質的解決にはなっていなかった。また、前記発明はソースコンタクト−ゲート電極間距離と、ＥＳＤ耐圧のレベル向上の関係についての具体的効果を明確にしたものでは無かった。
本発明は、上記問題点を解決し、シュミット回路のＥＳＤ耐圧を向上することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、共通の入力端子に各ゲートが接続され、高電位側電源ＶDDから低電位側電源ＶSSの間で、順番に縦列接続された第１のＰチャンネルＭＯＳトランジスタ、第２のＰチャンネルＭＯＳトランジスタ、第１のＮチャンネルＭＯＳトランジスタ、第２のＮチャンネルＭＯＳトランジスタと、前記第２のＰチャンネルＭＯＳトランジスタのドレインと前記第１のＮチャンネルＭＯＳトランジスタのドレインとの接続点である出力端子にゲートが接続され、前記第１のＰチャンネルＭＯＳトランジスタのドレインと前記第２のＰチャンネルＭＯＳトランジスタのソースとの接続点にドレインが接続され、低電位側電源ＶSSにソースが接続された第３のＰチャンネルＭＯＳトランジスタと、前記出力端子にゲートが接続され、前記第１のＮチャンネルＭＯＳトランジスタのソースと前記第２のＮチャンネルＭＯＳトランジスタのドレインとの接続点にドレインが接続され、高電位側電源ＶDDにソースが接続された第３のＮチャンネルＭＯＳトランジスタとで構成されＰ型半導体基板上に形成されたシュミット回路において、前記第３のＮチャンネルＭＯＳトランジスタの前記ソース側Ｎ+拡散領域と前記Ｐ型半導体基板表面でのＰＮ接合界面から、前記第３のＮチャンネルＭＯＳトランジスタの前記ソース電極と該ソース側Ｎ+拡散領域の接触面であるソースコンタクト部の端部までの最小距離が、所定の動作電圧で前記Ｐ型半導体基板と前記ソースコンタクト部間で短絡現象が起きない距離である設計最小距離の２倍以上であり、かつ前記ソースコンタクト部の端部から前記第３のＮチャンネルＭＯＳトランジスタの前記ゲート電極端部までの最小距離が、所定の動作電圧で前記ソースコンタクト部と前記ゲート電極間で短絡現象が起きない距離である設計最小距離の３倍以上である事を特徴とするシュミット回路を提供する。
【００１０】
【作用】
本発明の半導体装置では、ソース側Ｎ+拡散領域端部からソースコンタクト端部までの距離、およびソースコンタクト端部からゲート電極端部までの距離を大きくとることにより抵抗値が大きくなり、ＮチャンネルＭＯＳトランジスタの寄生ダイオードの破壊を防ぎ、ＥＳＤ耐圧が向上する。
【００１１】
【実施例】
図１は本発明の一実施例である。なお、複数の図面にわたって同一または相当するものには同一の符号を付し、説明の重複を避けた。
【００１２】
１１はソース側Ｎ+拡散領域、１２はドレイン側Ｎ+拡散領域、１３はＰ型半導体基板上にゲート酸化膜を介して形成されたゲート電極（ポリシリコン配線）、１４はソース電極（アルミ配線）、１５はドレイン電極（アルミ配線）、１６はソースコンタクト、１７はドレインコンタクトである。ソース側Ｎ+拡散領域１１、ドレイン側Ｎ+拡散領域１２の周囲はＰ型半導体基板でありＶSSに接続されている。また、ソースコンタクト１６は、周囲３方向のソース側Ｎ+拡散領域端部に対して、２Ｌｎの距離を離して配置されており、一方ゲート電極１３の端部に対して３Ｌｇの距離を離して配置されている。
【００１３】
このような構成によりＥＳＤ耐圧が向上できる理由を図２を使って説明する。
図２は、図５でのＮチャンネルＭＯＳトランジスタ６の等価回路図である。１０はソース−Ｐ型半導体基板間の寄生ダイオード、１８はソース−ゲート間の寄生容量、１９はソース側Ｎ+拡散領域端部−ソースコンタクト端部間のＮ+拡散抵抗、２０はソースコンタクト端部−ゲート電極端部間のＮ+拡散抵抗である。
【００１４】
寄生ダイオード１０の破壊を防ぎ、ＥＳＤ耐圧を上げることは、Ｎ+拡散抵抗１９の抵抗値を大きくすることで実現できる。この抵抗値は、ソース側Ｎ+拡散領域端部とソースコンタクト端部間の距離に依存し、距離を大きくすると抵抗値が大きくなる。ソース側Ｎ+拡散領域端部−ソースコンタクト端部間距離とＥＳＤ耐圧の関係を実験的に求めた結果を図３に示す。図３から設計最小距離の約２倍以上あれば充分なＥＳＤ耐圧の向上が得られることがわかる。（例えば、設計最小距離が１μmの場合、２μmとする。）
【００１５】
しかし、抵抗値を大きくするだけでは不充分である。寄生ダイオードの耐圧が上がると、静電気エネルギーがさらに蓄積されて、次にソースコンタクト端部−ゲート電極端部間の酸化膜の破壊に至るからである。ソースコンタクト−ゲート電極間には寄生容量１８とＮ+拡散抵抗２０で積分された電圧が印加されるため、Ｎ+拡散抵抗２０を大きくして積分定数を大きくすることでソースコンタクト−ゲート電極間にかかる電圧を低くし、ＥＳＤ耐圧を上げることが出来る。Ｎ+拡散抵抗２０の抵抗値はソースコンタクト端部とゲート電極端部間の距離に依存する。
【００１６】
ソースコンタクト端部−ゲート電極端部間距離とＥＳＤ耐圧の関係を実験的に求めた結果を図４に示す。距離を広くすることでＥＳＤ耐圧は２ＫＶ以上まで向上している。図４から設計最小距離の約３倍以上あれば充分なＥＳＤ耐圧が得られることがわかる。（例えば、設計最小距離が１μmの場合、３μmとする。）
【００１７】
以上のことから、シュミット回路のＮチャンネルＭＯＳトランジスタのレイアウトパターン設計時に、ソース側Ｎ+拡散領域端部−ソースコンタクト端部間距離は設計最小距離の２倍以上、ソースコンタクト端部−ゲート電極端部間距離は設計最小距離の３倍以上にすることで、チップサイズの増大を最小限に抑えて、しかも充分なＥＳＤ耐圧の向上が図れることがわかる。
【００１８】
【発明の効果】
以上説明したように、設計段階で、ソース側Ｎ+拡散領域端部−ソースコンタクト端部間距離を設計最小距離の２倍以上、ソースコンタクト端部−ゲート電極端部間距離を設計最小距離の３倍以上とすることで、新たな保護素子を設けず、また素子面積を必要以上に大きくすることもなく、シュミット回路内のＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）のＥＳＤ耐圧を向上させることができ、ＥＳＤ保護素子のブレークダウンが遅れた場合にも破壊を回避することができる。
また、これにより、開発上でのＥＳＤ耐圧に関するトラブルもなくなる。
【図面の簡単な説明】
【図１】本発明のＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）のパターン配置例である。
【図２】ＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）の等価回路図である。
【図３】 ソース側Ｎ+拡散領域端部−ソースコンタクト端部間距離とＥＳＤ耐圧の関係を示す図である。
【図４】ソースコンタクト端部−ゲート電極端部間距離とＥＳＤ耐圧の関係を示す図である。
【図５】シュミット回路の等価回路図である。
【図６】従来のＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）のパターン配置例である。
【符号の説明】
１、２、３  ＰチャンネルＭＯＳトランジスタ
４、５、６  ＮチャンネルＭＯＳトランジスタ
７、８、９  ＥＳＤ保護ダイオード
１０  寄生ダイオード
１１  ソース側Ｎ+拡散領域
１２  ドレイン側Ｎ+拡散領域
１３  ゲート電極
１４  ソース電極
１５  ドレイン電極
１６  ソースコンタクト
１７  ドレインコンタクト
１８  寄生容量
１９  Ｎ+拡散抵抗
２０  Ｎ+拡散抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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