(57)【特許請求の範囲】
【請求項１】
低電圧の外部電源電圧が供給される半導体メモリ素子の内部電源電圧発生装置において、
ランプアップ電圧発生手段、
初期パワーアップ動作区間で、前記外部電源電圧が上昇し、前記ランプアップ電圧発生手段に設けられたオシレータ及びポンプ回路が正常に動作を開始するまでの間前記外部電源電圧と共に上昇する信号である第１制御信号を活性化させて出力する第１制御信号発生部、及び、
前記ランプアップ電圧の発生を制御するための第２制御信号を活性化させて出力し、前記外部電源電圧より高いランプアップ電圧の発生に伴って生成される内部電源電圧を検知して、前記内部電源電圧が目標レベル以上では第２制御信号を非活性化させて出力する第２制御信号発生部を備え、
前記ランプアップ電圧発生手段が、前記第１制御信号に応答して、前記ランプアップ電圧を前記外部電源電圧に対応した内部電源電圧レベルで出力し、前記第２制御信号の活性化に応答して、前記オシレータ及びポンプ回路の動作により前記ランプアップ電圧を生成し、さらに、
前記第２制御信号に応答し、前記第２制御信号が活性化されれば前記ランプアップ電圧を伝達し、前記第２制御信号が非活性化されれば前記外部電源電圧を受信して伝達するスイッチング手段、及び
該スイッチング手段を介して、前記ランプアップ電圧と前記外部電源電圧とを選択的に受信し、複数の前記内部電源電圧を生成する内部電源電圧発生回路を備えていることを特徴とする半導体メモリ素子の内部電源電圧発生装置。
【請求項２】
前記第１制御信号発生部が、
ソースが前記外部電源電圧に接続され、ゲートが自らのドレインに接続された第１トランジスタ、
ソースが前記第１トランジスタのゲートとドレインに接続され、ドレインが第１ノードに接続され、ゲートが接地電圧に接続された第２トランジスタ、
ソースが接地電圧に接続され、ゲートが自らのドレインに接続され、ドレインが前記第１ノードに接続された第３トランジスタ、
前記第１ノードと接地電圧との間に接続された第１キャパシタ、
前記第１ノードと第２ノードとの間に接続されたラッチ回路、
前記第２ノードと前記外部電源電圧との間に接続された第２キャパシタ、及び
前記第２ノードと出力端との間に接続され、前記第１制御信号を出力する複数のインバータで構成されていることを特徴とする請求項１に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項３】
前記第２制御信号発生部が、
ソースが前記内部電源電圧に接続され、ゲートが自らのドレインに接続された第４トランジスタ、
ソースが前記第４トランジスタのゲートとドレインに接続され、ドレインが第３ノードに接続され、ゲートが接地電圧に接続された第５トランジスタ、
ソースが接地電圧に接続され、ゲートが自らのドレインに接続され、ドレインが前記第３ノードに接続された第６トランジスタ、
前記第３ノードと接地電圧との間に接続された第３キャパシタ、
前記第３ノードと第４ノードとの間に接続されたラッチ回路、
前記第４ノードと前記内部電源電圧との間に接続された第４キャパシタ、
前記第４ノードの信号を反転させる複数のインバータ、及び
前記複数のインバータの出力信号をレベルシフトさせ、前記第２制御信号を生成するレベルシフト回路で構成されていることを特徴とする請求項１に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項４】
前記ランプアップ電圧発生手段が、
前記第１制御信号に応答して、前記ランプアップ電圧を前記外部電源電圧にショートさせるスイッチング素子、
前記第２制御信号に応答して動作するオシレータ、及び
前記オシレータの出力信号をポンピングさせ、前記ランプアップ電圧を前記外部電源電圧以上に上昇させるポンプ回路で構成されていることを特徴とする請求項１に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項５】
前記スイッチング素子が、前記外部電源電圧の印加端と前記ランプアップ電圧の出力端に接続され、ゲートに前記第１制御信号が入力されるｎＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体メモリ素子の内部電源電圧発生装置。
【請求項６】
前記スイッチング手段が、
前記第２制御信号の活性化時にスイッチングされて前記ランプアップ電圧を伝達する第１伝達ゲート、及び
前記第２制御信号の非活性化時にスイッチングされ、前記外部電源電圧を伝達する第２伝達ゲートで構成されていることを特徴とする請求項１に記載の半導体メモリ素子の内部電源電圧発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子の内部電源電圧発生装置に関し、特に、低電圧の外部電源電圧で動作する半導体メモリ素子の初期パワーアップ動作特性が改善されるように構成されている半導体メモリ素子の内部電源電圧発生装置に関する。
【０００２】
【従来の技術】
半導体メモリ素子に供給される外部電源には、電源電圧が通常のものと、低電圧のものとがある。また、半導体メモリ素子には、外部電源に対して、内部電源電圧発生装置が設けられている。従来、低電圧の外部電源電圧が半導体メモリ素子に供給される場合、初期パワーアップ動作時に、内部電源電圧の所定のレベルへの到達が遅延して、システム全体の動作に遅延が生じ、それによりシステムが誤動作するという問題点があった。
【０００３】
図１は、前述の問題点を有する従来の内部電源電圧発生装置を示すブロック図である。この内部電源電圧発生装置は、通常の外部電源電圧ＶＤＤ−１を利用して制御信号Ｃ０を生成する制御信号発生部１と、制御信号Ｃ０に応答して内部電源電圧Ｖｒｅｆ−１、Ｖｉｎｔ−１及びＶｉｎｔ２−１を生成する内部電源電圧発生回路２とを備えている。
【０００４】
以下、図２及び図３を参照し、低電圧の外部電源電圧が半導体メモリ素子に供給される場合について、従来の内部電源電圧発生装置に生じる問題点をより詳しく説明する。
【０００５】
図２は、通常の外部電源電圧が半導体メモリ素子に供給される場合の初期パワーアップ動作時におけるタイミングを説明するための図であり、図３は、低電圧の外部電源電圧が半導体メモリ素子に供給される場合の初期パワーアップ動作時におけるタイミングを説明するための図である。
【０００６】
これらの図面で、ＶＤＤ−１は通常の外部電源電圧であり、ＶＤＤは低電圧の外部電源電圧、Ｖｒｅｆ−１はＶＤＤ−１が供給されて生成される内部電源用基準電圧、ＶｒｅｆはＶＤＤが供給されて生成される内部電源用基準電圧、Ｖｉｎｔ−１はＶｒｅｆ−１を基準に生成される１次内部電源電圧、ＶｉｎｔはＶｒｅｆを基準に生成される１次内部電源電圧、Ｖｉｎｔ２−１はＶｉｎｔ−１が供給されて生成される２次内部電源電圧で、Ｖｉｎｔ２はＶｉｎｔが供給されて生成される２次内部電源電圧である。符号ＡとＢについては、Ａは１次内部電源電圧ＶｉｎｔおよびＶｉｎｔ−１が、Ｂは２次内部電源電圧Ｖｉｎｔ２およびＶｉｎｔ２−１が目標電圧レベルに到達する時点を示している。
【０００７】
図２に示されているように、通常の外部電源電圧が半導体メモリ素子に供給される場合には、初期パワーアップ動作時に、２次内部電源電圧Ｖｉｎｔ２−１が目標電圧レベルに到達するまでの時間（時点Ｂ）が、ｔ２（２次内部電源電圧が目標電圧レベルに到達するまでの時間に対するスペック値）より短く、内部電源電圧の発生には遅れがない。
【０００８】
一方、図３に示されているように、低電圧の外部電源電圧が半導体メモリ素子に供給される場合には、初期パワーアップ動作時に、低電圧であることに起因して、まず、内部電源用基準電圧Ｖｒｅｆに遅延が発生する。そのために、１次内部電源電圧Ｖｉｎｔ及び２次内部電源電圧Ｖｉｎｔ２の目標の電圧レベルへの到達に遅延が生じる。
【０００９】
すなわち、１次内部電源電圧Ｖｉｎｔが目標電圧レベルに到達するまでの時間（時点Ａ）がｔ１（１次内部電源電圧が目標電圧レベルに到達するまでの時間に対するスペック値）より遅く、さらに、２次内部電源電圧Ｖｉｎｔ２が目標電圧レベルに到達するまでの時間（時点Ｂ）が、スペック値であるｔ２より遅くなっている。
【００１０】
【発明が解決しようとする課題】
本発明は、前述の従来の問題点を解決するためになされたもので、低電圧の外部電源電圧が半導体メモリ素子に供給される場合の初期パワーアップ動作時に、低電圧の外部電源電圧より高いランプアップ電圧を生成させることにより、内部電源における電圧の発生の遅延を防止した、半導体メモリ素子の内部電源電圧発生装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
本発明に係る半導体メモリ素子の内部電源電圧発生装置は、低電圧の外部電源電圧が供給される半導体メモリ素子の内部電源電圧発生装置において、ランプアップ電圧発生手段、初期パワーアップ動作区間で、前記外部電源電圧が上昇し、前記ランプアップ電圧発生手段に設けられたオシレータ及びポンプ回路が正常に動作を開始するまでの間前記外部電源電圧と共に上昇する信号である第１制御信号を活性化させて出力する第１制御信号発生部、及び、前記ランプアップ電圧の発生を制御するための第２制御信号を活性化させて出力し、前記外部電源電圧より高いランプアップ電圧の発生に伴って生成される内部電源電圧を検知して、前記内部電源電圧が目標レベル以上では第２制御信号を非活性化させて出力する第２制御信号発生部を備え、前記ランプアップ電圧発生手段が、前記第１制御信号に応答して、前記ランプアップ電圧を前記外部電源電圧に対応した内部電源電圧レベルで出力し、前記第２制御信号の活性化に応答して、前記オシレータ及びポンプ回路の動作により前記ランプアップ電圧を生成し、さらに、前記第２制御信号に応答し、前記第２制御信号が活性化されれば前記ランプアップ電圧を伝達し、前記第２制御信号が非活性化されれば前記外部電源電圧を受信して伝達するスイッチング手段、及び該スイッチング手段を介して、前記ランプアップ電圧と前記外部電源電圧とを選択的に受信し、複数の前記内部電源電圧を生成する内部電源電圧発生回路を備えていることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照し、本発明の好ましい実施の形態に係る半導体メモリ素子の内部電源電圧発生装置を詳しく説明する。
【００１４】
図４は、低電圧の外部電源電圧（以下、「低電圧の外部電源電圧」を単に「外部電源電圧」と記す）が半導体メモリ素子に供給された場合の初期パワーアップ動作時に、外部電源電圧より高い新たな内部電源電圧（以下、ランプアップ電圧：Ｖｒａｍｐと記す）を生成させることにより、内部電源電圧の目標電圧レベルへの到達の遅延を防ぐことができるようにした、第１の実施の形態に係る半導体メモリ素子の内部電源電圧発生装置の構成を示すブロック図である。
【００１５】
図４に示す第１の実施の形態に係る内部電源電圧発生装置は、第１制御信号発生部１０及び第２制御信号発生部２０、ランプアップ電圧発生部３０、スイッチング回路４０及び内部電源電圧発生回路５０を備えている。
【００１６】
ここで、第１制御信号発生部１０は、外部電源電圧ＶＤＤを利用してランプアップ電圧Ｖｒａｍｐの発生を制御するための第１制御信号Ｃ１１を生成し、第２制御信号発生部２０は、内部電源電圧Ｖｉｎｔを利用してランプアップ電圧Ｖｒａｍｐの発生を制御するための第２制御信号Ｃ１２を生成する。ランプアップ電圧発生部３０は、第１制御信号Ｃ１１及び第２制御信号Ｃ１２に応答して、外部電源電圧ＶＤＤより高いランプアップ電圧Ｖｒａｍｐを生成する。スイッチング回路４０は、第２制御信号Ｃ１２による制御下で、ランプアップ電圧Ｖｒａｍｐ又は外部電源電圧ＶＤＤを伝達する。内部電源電圧発生回路５０は、スイッチング回路４０からランプアップ電圧Ｖｒａｍｐと外部電源電圧ＶＤＤとを選択的に受信し、内部電源用基準電圧Ｖｒｅｆ、１次内部電源電圧Ｖｉｎｔ及び２次内部電源電圧Ｖｉｎｔ２を生成する。
【００１７】
以下、図５〜図８を参照し、図４に示した各構成部について詳細に説明する。
【００１８】
図５に示した第１制御信号発生部１０に係る回路図において、ｐＭＯＳトランジスタＰ１１（第１トランジスタ）は、ソースが電源電圧ＶＤＤに接続され、ゲートが自らのドレインに接続されている。ｐＭＯＳトランジスタＰ１２（第２トランジスタ）は、ソースがｐＭＯＳトランジスタＰ１１のゲートとドレインに接続され、ゲートが接地電圧Ｖｓｓに接続されている。ｎＭＯＳトランジスタＮ１１（第３トランジスタ）は、ソースが接地電圧Ｖｓｓに接続され、ゲートが自らのドレインに接続され、ドレインがｐＭＯＳトランジスタＰ１２のドレインに接続されている。ｎＭＯＳキャパシタＣ１１（第１キャパシタ）は、ノードＳＮ１（第１ノード）と接地電圧Ｖｓｓとの間に接続されており、ラッチ回路１１は、ノードＳＮ１とノードＳＮ２（第２ノード）との間に接続されている。ｐＭＯＳキャパシタＣ１２（第２キャパシタ）は、ノードＳＮ２と電源電圧ＶＤＤとの間に接続されている。
【００１９】
インバータＩＶ１２とインバータＩＶ１３は、ノードＳＮ２と出力端との間に接続されており、ノードＳＮ２の信号を反転させて第１制御信号Ｃ１１を出力する。ここで、ラッチ回路１１は、ノードＳＮ１の信号を反転させるインバータＩＶ１１と、ソースが電源電圧ＶＤＤに接続され、ドレインがノードＳＮ１に接続され、ゲートにインバータＩＶ１１の出力信号が入力されるｐＭＯＳトランジスタＰ１３とで構成されている。
【００２０】
図６に示した第２制御信号発生部２０に係る回路図において、ｐＭＯＳトランジスタＰ１４（第４トランジスタ）は、ソースが内部電源電圧Ｖｉｎｔに接続され、ゲートが自らのドレインに接続されている。ｐＭＯＳトランジスタＰ１５（第５トランジスタ）は、ソースがｐＭＯＳトランジスタＰ１４のゲートとドレインに接続され、ゲートが接地電圧Ｖｓｓに接続されている。ｎＭＯＳトランジスタＮ１２（第６トランジスタ）は、ソースが接地電圧Ｖｓｓに接続され、ゲートが自らのドレインに接続され、ドレインがｐＭＯＳトランジスタＰ１５のドレインに接続されている。ｎＭＯＳキャパシタＣ１３（第３キャパシタ）は、ノードＳＮ３（第３ノード）と接地電圧Ｖｓｓとの間に接続されている。
【００２１】
ラッチ回路２１は、ノードＳＮ３とノードＳＮ４（第４ノード）のと間に接続されている。ｐＭＯＳキャパシタＣ１４（第４キャパシタ）は、ノードＳＮ４と内部電源電圧Ｖｉｎｔの間に接続されている。インバータＩＶ１５、ＩＶ１６は、ノードＳＮ４の信号を反転させて出力し、レベルシフト回路２２は、インバータＩＶ１６の出力信号をレベルシフトさせて第２制御信号Ｃ１２を生成する。ここで、ラッチ回路２１は、ノードＳＮ３の信号を反転させるインバータＩＶ１４と、ソースが内部電源電圧Ｖｉｎｔに接続されて、ドレインがノードＳＮ４に接続され、ゲートにインバータＩＶ１４の出力信号が入力されるｐＭＯＳトランジスタＰ１６とで構成されている。
【００２２】
次に、図７に示したランプアップ電圧発生部３０に係る回路は、外部電源電圧ＶＤＤの印加端と、ランプアップ電圧の出力端に接続され、ゲートに第１制御信号発生部１０から出力された第１制御信号Ｃ１１が入力されるｎＭＯＳトランジスタＮ１３と、第２制御信号Ｃ１２に応答して動作するオシレータ３１と、オシレータ３１からの出力信号をポンピングさせてランプアップ電圧Ｖｒａｍｐを生成するポンプ回路３２とで構成されている。
【００２３】
ここで、ｎＭＯＳトランジスタＮ１３は、初期にハイレベルの第１制御信号Ｃ１１によりターンオンされ、ランプアップ電圧Ｖｒａｍｐが外部電源電圧ＶＤＤと同じになるように、ランプアップ電圧Ｖｒａｍｐを外部電源電圧ＶＤＤにショートさせる。第１制御信号Ｃ１１がハイレベルである区間では、第２制御信号Ｃ１２もハイレベルであるが、外部電源電圧ＶＤＤが低いためにオシレータ３１とポンプ回路３２が正常に動作することができない状態では、ランプアップ電圧ＶｒａｍｐはＶＤＤ−Ｖｔ（Ｖｔ：ｎＭＯＳトランジスタＮ１３のしきい値電圧）に維持される。
【００２４】
次に、外部電源電圧ＶＤＤがある程度上昇すると、オシレータ３１とポンプ回路３２が正常な動作を開始し、第１制御信号Ｃ１１はローレベルとなって、ｎＭＯＳトランジスタＮ１３がターンオフされる。それによって、ランプアップ電圧Ｖｒａｍｐは、オシレータ３１とポンプ回路３２の動作により、外部電源電圧ＶＤＤ以上に上昇するようになる。ただし、第２制御信号Ｃ１２がローレベルになると、オシレータ３１とポンプ回路３２が動作を中止するので、ランプアップ電圧Ｖｒａｍｐは接地電圧のレベルとなる。
【００２５】
次に、図８に示したスイッチング回路４０は、第２制御信号発生部２０で発生した第２制御信号Ｃ１２を反転させるインバータＩＶ１７と、第２制御信号Ｃ１２及びインバータＩＶ１７の出力信号の制御下でスイッチングされ、ランプアップ電圧Ｖｒａｍｐを受信する第１スイッチング素子ＳＷ１１（第１伝達ゲート）と電源電圧ＶＤＤを受信する第２スイッチング素子ＳＷ１２（第２伝達ゲート）とで構成されている。
【００２６】
このような構成を有するスイッチング回路４０は、制御信号Ｃ１２がハイレベルであればランプアップ電圧Ｖｒａｍｐを受信して伝達し、制御信号Ｃ１２がローレベル（即ち、ランプアップ電圧Ｖｒａｍｐが接地電圧のレベル）であれば電源電圧ＶＤＤを受信して伝達する。
【００２７】
次に、図４に示した内部電源電圧発生回路５０は、スイッチング回路４０から、パワーアップ時にランプアップ電圧Ｖｒａｍｐを受信し、内部電源電圧Ｖｒｅｆ、Ｖｉｎｔ、Ｖｉｎｔ２を生成する。
【００２８】
このように、ランプアップ電圧Ｖｒａｍｐを利用して、内部電源電圧Ｖｒｅｆ、Ｖｉｎｔ、Ｖｉｎｔ２を生成させることにより、低電圧であることに起因する遅延を防止することができる。
【００２９】
図９は、外部電源電圧ＶＤＤが半導体メモリ素子に供給される場合の初期パワーアップ動作時に、外部電源電圧ＶＤＤとランプアップ電圧Ｖｒａｍｐとが生成されるタイミングを説明するための図である。
【００３０】
先ず、図９で、ＶＤＤは外部電源電圧であり、ＶｒａｍｐはＶＤＤを利用して生成されたランプアップ電圧、ＶｒｅｆはＶｒａｍｐが供給されて生成された内部電源用基準電圧、ＶｉｎｔはＶｒｅｆを基準に生成された１次内部電源電圧、Ｖｉｎｔ２はＶｉｎｔが供給されて生成された２次内部電源電圧である。
【００３１】
符号Ａ、Ｂ及びＣについては、Ａは１次内部電源電圧Ｖｉｎｔ、Ｂは２次内部電源電圧Ｖｉｎｔ２がそれぞれ目標電圧レベルに到達した時点を示しており、Ｃはオーバーシュート区間を示している。この区間では、ＶｉｎｔでＶｉｎｔ２を生成するときに発生する遅延を防止することができる。図９に示されているように、外部電源電圧ＶＤＤが半導体メモリ素子に供給される場合のパワーアップ動作時に、外部電源電圧ＶＤＤより高いランプアップ電圧Ｖｒａｍｐを生成させて、内部電源用基準電圧Ｖｒｅｆを発生させる。このＶｒｅｆを基準として１次内部電源電圧Ｖｉｎｔ、さらに１次内部電源電圧Ｖｉｎｔを基準として２次内部電源電圧Ｖｉｎｔ２を発生させることにより、目標電圧レベルへの到達時間スペック値（ｔ２）以内で、２次内部電源電圧Ｖｉｎｔ２を目標の電圧レベルに到達させられることが分かる。
【００３２】
ここで、ｔ１は１次内部電源電圧Ｖｉｎｔが目標電圧レベルに到達するまでの時間に対するスペック値であり、ｔ２は２次内部電源電圧Ｖｉｎｔ２が目標電圧レベルに到達するまでの時間に対するスペック値である。
【００３３】
図１０は、図４に示した内部電源電圧発生装置における主要な信号に関するタイミングを説明するための図である。図１０には、第１制御信号Ｃ１１は一定で、第２制御信号Ｃ１２は初期が高く、一定時間経過後、ローレベルになることが示されている。このような第１制御信号等Ｃ１１及び第２制御信号等Ｃ１２を利用して、外部電源電圧ＶＤＤより高いランプアップ電圧Ｖｒａｍｐを生成し、さらにこのランプアップ電圧Ｖｒａｍｐを利用して内部電源電圧Ｖｒｅｆ、Ｖｉｎｔ、Ｖｉｎｔ２を生成することにより、外部電源電圧が低いことに起因する目標電圧レベルに到達するまでの時間の遅延を防止することができる。
【００３４】
図１１は、好ましい第２の実施の形態に係る半導体メモリ素子の内部電源電圧発生装置の構成を示すブロック図である。第１〜第４制御信号発生部１００、２００、３００、９００、第１ランプアップ電圧発生部４００、第２ランプアップ電圧発生部５００、第１スイッチング回路６００、第２スイッチング回路７００及び内部電源電圧発生回路８００を備えている。
【００３５】
ここで、第１制御信号発生部１００は、第１ランプアップ電圧の発生を制御するための第１制御信号Ｃ１及び第２ランプアップ電圧の発生を制御するための第２制御信号Ｃ２を生成し、第２制御信号制御部２００は、第２ランプアップ電圧と高電圧の発生を制御するための第３制御信号Ｃ３を生成し、第３制御信号発生部３００は、第２制御信号Ｃ２と第３制御信号Ｃ３を受信して合成し、第２ランプアップ電圧と高電圧の発生を制御するための第４制御信号Ｃ４を生成する。第１ランプアップ電圧発生部４００は、外部電源電圧ＶＤＤを受信し、第１制御信号Ｃ１に応答して、外部電源電圧ＶＤＤより低い第１ランプアップ電圧Ｖｒａｍｐ１を生成し、第２ランプアップ電圧発生部５００は、外部電源電圧ＶＤＤを受信し、第２制御信号Ｃ２及び第４制御信号Ｃ４に応答して、外部電源電圧ＶＤＤより高い第２ランプアップ電圧Ｖｒａｍｐ２及び高電圧を生成する。
【００３６】
第１スイッチング回路６００は、第２制御信号Ｃ２によりスイッチングされて第２ランプアップ電圧Ｖｒａｍｐ２及び高電圧Ｖｐｐを選択的に受信して伝達し、第２スイッチング回路７００は、第２制御信号Ｃ２によりスイッチングされ、第１ランプアップ電圧Ｖｒａｍｐ１及び第２ランプアップ電圧Ｖｒａｍｐ２と外部電源電圧ＶＤＤを選択的に受信して伝達する。
【００３７】
内部電源電圧発生回路８００は、第２スイッチング回路７００から、第１及び第２ランプアップ電圧Ｖｒａｍｐ１、Ｖｒａｍｐ２と外部電源電圧ＶＤＤを選択的に受信し、内部電源用基準電圧Ｖｒｅｆ、１次内部電源電圧Ｖｉｎｔ及び２次内部電源電圧Ｖｉｎｔ２を発生する。
【００３８】
第４制御信号発生部９００は、内部電源電圧発生回路８００から２次内部電源電圧Ｖｉｎｔ２を受信し、第２制御信号Ｃ２のレベルを定めるための第５制御信号Ｃ５を発生する。
【００３９】
ここで、第２ランプアップ電圧発生部５００には高電圧用レギュレータ及びポンプを専用に用い、第４制御信号発生部９００には電圧感知回路及び遅延回路を用いる。
【００４０】
図１２は、図１１に示した第３制御信号発生部３００の回路図である。この回路は、第２制御信号発生部２００から受信した第３制御信号Ｃ３を受信して反転させるインバータＩＶ１と、第１制御信号発生部１００から受信した第２制御信号Ｃ２とインバータＩＶ１の出力信号とを論理和し、第４制御信号を発生するノアゲートＮＲ１とで構成されている。
【００４１】
このような構成を有する第３制御信号発生部３００において、第４制御信号Ｃ４は、第２制御信号Ｃ２がハイレベルである場合にはローレベルにディスエーブルされ、第２制御信号Ｃ２がローレベルである場合には第３制御信号Ｃ３のレベルに従って動作する。
【００４２】
次に、第１及び第２ランプアップ電圧発生部４００、５００の構成と動作を説明する。
【００４３】
図１３は、図１１に示した第１ランプアップ電圧発生部４００の回路図である。この回路は、ソースが外部電源電圧ＶＤＤに接続され、ゲートに第１制御信号発生部１００から出力された第１制御信号Ｃ１が入力されるｎＭＯＳトランジスタＮ１で構成され、ｎＭＯＳトランジスタＮ１はローレベルのしきい値電圧（Ｖｔ）を有する。
【００４４】
このような構成を有する第１ランプアップ電圧発生部４００は、第１制御信号Ｃ１の制御の下に、外部電源電圧ＶＤＤを利用して、外部電源電圧ＶＤＤに対応した第１ランプアップ電圧Ｖｒａｍｐ１、すなわち外部電源電圧ＶＤＤより低い第１ランプアップ電圧Ｖｒａｍｐ１を生成する。即ち、第１ランプアップ電圧発生部４００は、ハイレベルの第１制御信号Ｃ１に応答し、外部電源電圧ＶＤＤを利用して第１ランプアップ電圧Ｖｒａｍｐ１を生成し、一定時間が経過して第１制御信号Ｃ１がローレベルになると、第１ランプアップ電圧発生部４００をディスエーブルさせる。
【００４５】
なお、図１１に示した第２ランプアップ電圧発生部５００は、ハイレベルの第２制御信号Ｃ２とローレベルの第４制御信号Ｃ４を受信すると、イネーブルされた状態になり、外部電源電圧ＶＤＤが高くなって回路内のしきい値電圧（Ｖｔ）を超えたときに本格的に動作し、外部電源電圧ＶＤＤより高い第２ランプアップ電圧Ｖｒａｍｐ２を生成する。発生した第２ランプアップ電圧Ｖｒａｍｐ２は、第１スイッチング回路６００及び第２スイッチング回路７００を介して内部電源電圧発生回路８００に供給される。逆に、第２ランプアップ電圧発生部５００が、ローレベルの第２制御信号Ｃ２とハイレベルの第４制御信号Ｃ４を受信すると高電圧Ｖｐｐを生成し、生成された高電圧Ｖｐｐは、第１スイッチング回路６００を介して高電圧発生回路ＶＰＰに供給される。
【００４６】
次に、第１及び第２スイッチング回路６００、７００の構成と動作を説明する。
【００４７】
図１４は、図１１に示した第１スイッチング回路６００の回路図である。この回路は、第１制御信号発生部１００から受信した第２制御信号Ｃ２を反転させるインバータＩＶ２と、第２制御信号Ｃ２及びインバータＩＶ２の出力信号によりスイッチングされ、第２ランプアップ電圧Ｖｒａｍｐ２及び高電圧Ｖｐｐを受信して伝達する第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２とで構成されている。
【００４８】
このような構成を有する第１スイッチング回路６００は、ハイレベルの制御信号Ｃ２を受信すると、第２ランプアップ電圧Ｖｒａｍｐ２をノード１に供給し、ローレベルの制御信号Ｃ２を受信すると、高電圧Ｖｐｐを高電圧発生回路ＶＰＰに供給する。
【００４９】
図１５は、図１１に示した第２スイッチング回路７００の回路図である。この回路は、第２制御信号Ｃ２を反転させるインバータＩＶ３と、第２制御信号Ｃ２及びインバータＩＶ３の出力信号によりスイッチングされ、第１ランプアップ電圧Ｖｒａｍｐ１及び第２ランプアップ電圧Ｖｒａｍｐ２を受信して伝達する第３スイッチング素子ＳＷ３と、第２制御信号Ｃ２及びインバータＩＶ３の出力信号によりスイッチングされ、外部電源電圧ＶＤＤを受信して伝達する第４スイッチング素子ＳＷ４とで構成されている。このような構成を有する第２スイッチング回路７００は、外部電源電圧ＶＤＤより高い第１ランプアップ電圧Ｖｒａｍｐ１及び第２ランプアップ電圧Ｖｒａｍｐ２を内部電源電圧発生回路８００に供給する。
【００５０】
内部電源電圧発生回路８００は、第２スイッチング回路７００から、パワーアップ時に、第１ランプアップ電圧Ｖｒａｍｐ１及び第２ランプアップ電圧Ｖｒａｍｐ２を受信し、内部電源電圧Ｖｒｅｆ、Ｖｉｎｔ、Ｖｉｎｔ２を生成する。これにより、低電圧であることに起因する遅延が防止される。なお、第１ランプアップ電圧Ｖｒａｍｐ１は外部電源電圧ＶＤＤより低いが、第２ランプアップ電圧Ｖｒａｍｐ２を速やかに上昇させるために、一定の電圧、即ちＶＤＤ−Ｖｔで生成される電圧である。また、Ｖｔは、図１３に示したｎＭＯＳトランジスタ（Ｎ１）のしきい値電圧である。
【００５１】
次に、図１１に示した第４制御信号発生部９００について説明する。第４制御信号発生部９００は、内部電源電圧発生回路８００から２次内部電源電圧Ｖｉｎｔ２を受信してそのレベルを感知し、一定の遅延時間後に第５制御信号Ｃ５を生成して、それを第１制御信号発生部１００に出力する。このような第４制御信号発生部９００で発生した第５制御信号Ｃ５は、第２制御信号Ｃ２のレベルを決定する。
【００５２】
図１６は、外部電源電圧ＶＤＤが、半導体メモリ素子に供給される場合の初期パワーアップ動作時に、外部電源電圧ＶＤＤと、これにより第１ランプアップ電圧Ｖｒａｍｐ１及び第２ランプアップ電圧Ｖｒａｍｐ２が生成されるタイミングを説明するための図である。
【００５３】
図１６において、ＶＤＤは外部電源電圧であり、Ｖｒａｍｐ１、Ｖｒａｍｐ２はＶＤＤを利用して生成されたランプアップ電圧、ＶｒｅｆはＶｒａｍｐ１、Ｖｒａｍｐ２を基にして生成された内部電源用基準電圧、ＶｉｎｔはＶｒｅｆを基準に生成された１次内部電源電圧、Ｖｉｎｔ２はＶｉｎｔを基準にして生成された２次内部電源電圧である。符号ＡとＢは、１次内部電源電圧Ｖｉｎｔ及び２次内部電源電圧Ｖｉｎｔ２が目標電圧レベルに到達した時点を示している。符号Ｃはオーバーシュート区間を示しており、この区間ではＶｉｎｔでＶｉｎｔ２が生成されるときに発生する遅延を防止することができる。符号Ｄは、第１ランプアップ電圧Ｖｒａｍｐ１がディスエーブルされて、第２ランプアップ電圧Ｖｒａｍｐ２に切り替えられた時点を示している。
【００５４】
図１６に示されているように、外部電源電圧が半導体メモリ素子に供給される場合のパワーアップ動作時に、外部電源電圧ＶＤＤより低い第１ランプアップ電圧Ｖｒａｍｐ１及び外部電源電圧ＶＤＤより高い第２ランプアップ電圧Ｖｒａｍｐ２を生成して、内部電源用基準電圧Ｖｒｅｆを発生させ、この内部電源用基準電圧Ｖｒｅｆを基準として１次内部電源電圧Ｖｉｎｔを発生させる。さらに、１次内部電源電圧Ｖｉｎｔを基準として、２次内部電源電圧Ｖｉｎｔ２を、目標電圧レベル到達時間（ｔ２）以内に、目標電圧レベルに到達させられることが分かる。なお、ｔ１は外部電源電圧ＶＤＤが目標電圧レベルに到達するまでの時間に対するスペック値であり、ｔ２は２次内部電源電圧Ｖｉｎｔ２が目標電圧レベルに到達するまでの時間に対するスペック値である。
【００５５】
図１７は、図１１に示した主要な信号に関するタイミングを説明するための図である。図１７に示されているように、第２制御信号Ｃ２は、Ｖｉｎｔ２のレベルが目標レベルに到達した後、一定の時間経過後にローレベルとなる。このような第１〜第５制御信号Ｃ１、Ｃ２、Ｃ３、Ｃ４及びＣ５を利用して、外部電源電圧ＶＤＤより低い第１ランプアップ電圧Ｖｒａｍｐ１及び外部電源電圧ＶＤＤより高い第２ランプアップ電圧Ｖｒａｍｐ２を生成させ、これらのＶｒａｍｐ１、Ｖｒａｍｐ２を利用して内部電源電圧を発生させることにより、低電圧であることに起因する遅延を防止することができる。
【００５６】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【００５７】
【発明の効果】
上述のように、本発明は低電圧の外部電源電圧が半導体メモリ素子に供給される場合の初期パワーアップ動作時に、供給された外部電源電圧より高いランプアップ電圧を利用して、内部電源用基準電圧Ｖｒｅｆを目標電圧レベル到達時間ｔ１内に発生させ、この内部電源用基準電圧Ｖｒｅｆを利用して１次内部電源電圧Ｖｉｎｔ及び２次内部電源電圧Ｖｉｎｔ２を目標電圧レベル到達時間ｔ２内に生成させることにより、低電圧に伴う遅延を防止することができる。これにより、システム全体をより安定的に動作させることができるようになる。
【図面の簡単な説明】
【図１】従来技術に係る半導体メモリ素子の内部電源電圧発生装置構成を示すブロック図である。
【図２】従来の技術に係る、通常の外部電源電圧が、半導体メモリ素子に供給される場合の初期パワーアップ動作時のタイミングを説明するための図である。
【図３】低電圧の外部電源電圧が、半導体メモリ素子に供給される場合の初期パワーアップ動作時のタイミングを説明するための図である。
【図４】本発明の第１の実施の形態に係る半導体メモリ素子の内部電源電圧発生装置の構成を示すブロック図である。
【図５】図４に示した第１制御信号発生部の回路図である。
【図６】図４に示した第２制御信号発生部の回路図である。
【図７】図４に示したランプアップ電圧発生部の回路図である。
【図８】図４に示したスイッチング回路の回路図である。
【図９】本発明に係る低電圧の外部電源電圧が、半導体メモリ素子に供給される場合の初期パワーアップ動作時に、低電圧の外部電源電圧とランプアップ電圧とが生成されるタイミングを説明するための図である。
【図１０】図４に示した内部電源電圧発生装置における主要な信号に関するタイミングを説明するための図である。
【図１１】本発明の好ましい第２の実施の形態に係る半導体メモリ素子の内部電源電圧発生装置の構成を示すブロック図である。
【図１２】図１１に示した第３制御信号発生部の回路図である。
【図１３】図１１に示した第１ランプアップ電圧発生部の回路図である。
【図１４】図１１に示した第１スイッチング回路の回路図である。
【図１５】図１１に示した第２スイッチング回路の回路図である。
【図１６】本発明の好ましい第２の実施の形態に係る低電圧の外部電源電圧が、半導体メモリ素子に供給される場合の初期パワーアップ動作時のタイミングを説明するための図である。
【図１７】図１１に示した主要な信号に関するタイミングを説明するための図である。
【符号の説明】
１、１０、２０、１００、２００、３００、９００   制御信号発生部
３０、４００、５００   ランプアップ電圧発生部
４０、６００、７００   スイッチング回路
２、５９、８００   内部電源電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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