(57)【特許請求の範囲】
【請求項１】
誘電体セラミックからなる誘電体層と内部電極層とを交互に積層してなる直方体形状の素体と、該素体の両端部において該内部電極層に形成された内部電極を交互に並列に接続する一対の外部端子電極とからなる積層セラミックコンデンサを２個以上直列接続或いは並列接続して回路基板へ実装する方法であって、
前記回路基板の表面及び裏面のほぼ面対称な位置に前記２個以上のコンデンサを半数ずつ実装するためのランドを形成し、
前記回路基板の表面に実装されるコンデンサに流れる電流の方向が、前記回路基板の裏面に実装されるコンデンサに流れる電流の方向と逆方向になるように、前記回路基板の表面に形成されたランドのうちの所定のランドと前記回路基板の裏面に形成されたランドのうちの所定のランドとを導電接続し、
前記回路基板の表面及び裏面のランドのそれぞれに前記積層セラミックコンデンサを配置して外部端子電極とランドを導電接続する
ことを特徴とするコンデンサの回路基板実装方法。
【請求項２】
前記回路基板の表面側の１つのランドと裏面側の１つのランドを、該ランド内に形成したスルーホールと前記回路基板の内層に設けた導電体を介して導電接続する
ことを特徴とする請求項１記載のコンデンサの回路基板実装方法。
【請求項３】
ほぼ同じ電圧が印加される同等仕様の積層セラミックコンデンサを前記回路基板の表面及び裏面の面対称な位置のランドに実装する
ことを特徴とする請求項１に記載のコンデンサの回路基板実装方法。
【請求項４】
誘電体セラミックからなる誘電体層と内部電極層とを交互に積層してなる直方体形状の素体と、該素体の両端部において該内部電極層に形成された内部電極を交互に並列に接続する一対の外部端子電極とからなる積層セラミックコンデンサが２個以上直列接続或いは並列接続されて実装されている回路基板において、
前記回路基板は、表面及び裏面のほぼ面対称な位置に前記２個以上のコンデンサを半数ずつ実装するためのランドを有すると共に、前記賀露基板の表面に実装されるコンデンサに流れる電流の方向が前記回路基板の裏面に実装されるコンデンサに流れる電流の方向と逆方向になるように、前記表面に設けられたランドのうちの所定のランドと前記裏面に設けられた所定のランドとを導電接続する導電体を有し、
前記直列接続された積層セラミックコンデンサのそれぞれが前記回路基板の表面及び裏面のランドに実装されている
ことを特徴とするコンデンサ実装回路基板。
【請求項５】
前記回路基板の表面及び裏面の面対称位置に配置された積層セラミックコンデンサは同等仕様に構成されている
ことを特徴とする請求項４記載のコンデンサ実装回路基板。
【請求項６】
前記同等仕様の一方の積層セラミックコンデンサの電気機械結合係数は他方の積層セラミックコンデンサの電気機械結合係数の７０％から１３０％の範囲内に設定されている
ことを特徴とする請求項５記載のコンデンサ実装回路基板。
【請求項７】
前記同等仕様の一方の積層セラミックコンデンサの誘電率は他方の積層セラミックコンデンサの誘電率の５０％から１５０％の範囲内に設定されている
ことを特徴とする請求項５記載のコンデンサ実装回路基板。
【請求項８】
前記同等仕様の積層セラミックコンデンサは積層数がほぼ同じであり且つ一方の積層セラミックコンデンサの一層厚みは他方の積層セラミックコンデンサの一層厚みの７０％から１３０％の範囲内に設定されている
ことを特徴とする請求項５記載のコンデンサ実装回路基板。
【請求項９】
前記同等仕様の積層セラミックコンデンサは一層厚みがほぼ同じであり且つ一方の積層セラミックコンデンサの積層数は他方の積層セラミックコンデンサの積層数の７０％から１３０％の範囲内に設定されている
ことを特徴とする請求項５記載のコンデンサ実装回路基板。
【請求項１０】
前記同等仕様の一方の積層セラミックコンデンサの長さ、幅、高さのそれぞれは他方の積層セラミックコンデンサの長さ、幅、高さの７０％から１３０％の範囲内に設定されている
ことを特徴とする請求項５記載のコンデンサ実装回路基板。
【請求項１１】
前記面対称位置に配置された一方の積層セラミックコンデンサは、他方の積層セラミックコンデンサの長さ方向、幅方向のそれぞれの方向への位置ずれが他方の積層セラミックコンデンサの長さ、幅の３０％の範囲内となる位置に配置されている
ことを特徴とする請求項４記載のコンデンサ実装回路基板。
【請求項１２】
前記面対称位置に配置された一方の積層セラミックコンデンサの長さ方向の中心軸と、他方の積層セラミックコンデンサの長さ方向の中心軸との成す角度が４０度以内に設定されている
ことを特徴とする請求項４記載のコンデンサ実装回路基板。
【請求項１３】
前記積層セラミックコンデンサを含む電子回路として、前記積層セラミックコンデンサに印加される電圧が変動する電子回路が形成されている
ことを特徴とする請求項４記載のコンデンサ実装回路基板。
【請求項１４】
前記積層セラミックコンデンサを含む電子回路として、電源回路における平滑回路が形成され、前記積層セラミックコンデンサは平滑コンデンサである
ことを特徴とする請求項４記載のコンデンサ実装回路基板。
【請求項１５】
前記積層セラミックコンデンサを含む電子回路として、可聴周波数帯の周波数で前記積層セラミックコンデンサへの印加電圧が変動する電子回路が形成されている
ことを特徴とする請求項４記載のコンデンサ実装回路基板。
【請求項１６】
前記積層セラミックコンデンサを含む電子回路において、前記面対称位置に配置された一方の積層セラミックコンデンサへの印加電圧値は、他方の積層セラミックコンデンサへの印加電圧値の８０％から１２０％の範囲内に設定されている
ことを特徴とする請求項４記載のコンデンサ実装回路基板。
【請求項１７】
前記積層セラミックコンデンサを含む電子回路において、前記面対称位置に配置された一方の積層セラミックコンデンサへの印加電圧の位相に対する他方の積層セラミックコンデンサへの印加電圧の位相のずれは、前記一方の積層セラミックコンデンサへの印加電圧の位相周期の２０％以内に設定されている
ことを特徴とする請求項４記載のコンデンサ実装回路基板。
【請求項１８】
前記積層セラミックコンデンサを含む電子回路において、前記面対称位置に配置された双方の積層セラミックコンデンサに直流バイアス電圧が印加され且つ、一方の積層セラミックコンデンサへ印加される直流バイアス電圧値は、他方の積層セラミックコンデンサへ印加される直流バイアス電圧値の８０％から１２０％の範囲内に設定されている
ことを特徴とする請求項４記載のコンデンサ実装回路基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、圧電現象による発生音を低減できる積層セラミックコンデンサの回路基板実装方法及びコンデンサ実装回路基板に関するものである。
【０００２】
【従来の技術】
従来、ＤＣ−ＤＣコンバータ等の電源回路における平滑回路では、電源平滑用のコンデンサとしてアルミニウム電解コンデンサが多く用いられていた。
【０００３】
しかし、電子回路及び電子機器の小型化に伴い、アルミニウム電解コンデンサと同じ静電容量がアルミニウム電解コンデンサよりも小型形状で得られるタンタル電解コンデンサを、電源平滑回路等の高静電容量を必要とする電子回路に用いるようになった。
【０００４】
一方、近年の電子回路及び電子機器の小型化、省エネルギー化に伴い、電子回路に使用されるコンデンサのほとんどが積層セラミックコンデンサに移行してきている。
【０００５】
積層セラミックコンデンサは、小型であって、信頼性、耐久性に優れているので、急速に普及したものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、小型大容量の積層セラミックコンデンサは、誘電体材料として高誘電率系の材料を用いているため、直流電圧を印加しながら、交流電圧を印加すると圧電現象が生じて振動が発生する。この振動は、大きな誘電率を有するもの、形状が大きいものほど顕著に現れる傾向がある。
【０００７】
このため、電源回路の平滑回路では、比較的形状が大きく且つ静電容量の大きな積層セラミックコンデンサを用いることが多いので、この種の振動が発生することが多々あった。
【０００８】
また、積層セラミックコンデンサに上記振動が発生したとき、このコンデンサを実装している回路基板にコンデンサの振動が伝わり、基板が共鳴して音が増幅されることがある。即ち、コンデンサの振動によって、周囲の空気が振動して音が発生すると共に基板も共鳴振動する。このため、音圧が大きくなり可聴音として耳障りになるという問題点があった。
【０００９】
本発明の目的は上記の問題点に鑑み、圧電現象により生ずる音を低減できる積層セラミックコンデンサの回路基板実装方法及びコンデンサ実装回路基板を提供することである。
【００１０】
【課題を解決するための手段】
本発明は上記の目的を達成するために請求項１では、誘電体セラミックからなる誘電体層と内部電極層とを交互に積層してなる直方体形状の素体と、該素体の両端部において該内部電極層に形成された内部電極を交互に並列に接続する一対の外部端子電極とからなる積層セラミックコンデンサを２個以上直列接続或いは並列接続して回路基板へ実装する方法であって、前記回路基板の表面及び裏面のほぼ面対称な位置に前記２個以上のコンデンサを半数ずつ実装するためのランドを形成し、前記回路基板の表面に実装されるコンデンサに流れる電流の方向が、前記回路基板の裏面に実装されるコンデンサに流れる電流の方向と逆方向になるように、前記回路基板の表面に形成されたランドのうちの所定のランドと前記回路基板の裏面に形成されたランドのうちの所定のランドとを導電接続し、前記回路基板の表面及び裏面のランドのそれぞれに前記積層セラミックコンデンサを配置して外部端子電極とランドを導電接続するコンデンサの回路基板実装方法を提案する。
【００１１】
さらに、請求項２では、請求項１記載のコンデンサの回路基板実装方法において、前記回路基板の表面側の他方のランドと裏面側の一方のランドを、該ランド内に形成したスルーホールと前記回路基板の内層に設けた導電体を介して導電接続するコンデンサの回路基板実装方法を提案する。
【００１２】
上記請求項１及び請求項２記載のコンデンサの回路基板実装方法によれば、回路基板の表面及び裏面のそれぞれに実装された積層セラミックコンデンサには同一の信号、或いは電流、電圧が印加されている。従って、一方の積層セラミックコンデンサに圧電効果による振動が発生したときには、他方の積層セラミックコンデンサにも同様の振動が発生する。しかし、回路基板の表面に実装された積層セラミックコンデンサと回路基板の裏面に実装された積層セラミックコンデンサは、互いに面対称になるように実装されている。従って、圧電効果によって発生する振動にも、厚み振動、厚み滑り振動、面滑り振動、ねじり振動、たわみ振動等の様々な状態変化による振動が存在するが、回路基板の表面に実装された積層セラミックコンデンサに生じた状態変化の方向と回路基板の裏面に実装された積層セラミックコンデンサに生じた状態変化の方向とは互いに反対方向となる。このため、一方の積層セラミックコンデンサから回路基板に伝達した振動と他方の積層セラミックコンデンサから回路基板に伝達した振動とが打ち消し合うので、回路基板が共鳴することが無い。従って、積層セラミックコンデンサに生じた振動音が増幅されることがなく、音圧の大きな可聴音の発生が低減される。
【００１３】
また、回路基板の表面に実装された積層セラミックコンデンサに流れる電流の方向と裏面に実装された積層セラミックコンデンサに流れる電流の方向が逆方向になるので、回路基板の表面に実装された積層セラミックコンデンサに電流が流れることによって該積層セラミックコンデンサに発生する磁界の方向と、回路基板の裏面に実装された積層セラミックコンデンサに電流が流れることによって該積層セラミックコンデンサに発生する磁界の方向が、互いに逆方向になるので、これらの磁界が相殺されるため、等価直列インダクタンス（ＥＳＬ：Equivalent Series L）を低減することができる。
【００１４】
さらに、請求項２記載の積層セラミックコンデンサの回路基板実装方法によれば、回路基板の表面のランドと裏面のランドがスルーホールと回路基板内層の導電体によって導通されているので、前記表面のランドに至る電気信号と前記裏面のランドに至る電気信号との間で信号レベル及び信号の位相にほとんど違いが生じることがない。これにより、前記回路基板の表裏面のランドのそれぞれに接続された積層セラミックコンデンサにはほとんど同じレベル及び位相をもつ電圧が印加される。
【００１５】
また、請求項３では、請求項１に記載のコンデンサの回路基板実装方法において、ほぼ同じ電圧が印加される同等仕様の積層セラミックコンデンサを前記回路基板の表面及び裏面の面対称な位置のランドに実装するコンデンサの回路基板実装方法を提案する。
【００１６】
また、請求項４では、誘電体セラミックからなる誘電体層と内部電極層とを交互に積層してなる直方体形状の素体と、該素体の両端部において該内部電極層に形成された内部電極を交互に並列に接続する一対の外部端子電極とからなる積層セラミックコンデンサが２個以上直列接続或いは並列接続されて実装されている回路基板において、前記回路基板は表面及び裏面のほぼ面対称な位置に前記２個以上のコンデンサを半数ずつ実装するためのランドを有すると共に、前記回路基板の表面に実装されるコンデンサに流れる電流の方向が前記回路基板の裏面に実装されるコンデンサに流れる電流の方向と逆方向になるように、前記表面に設けられたランドのうちの所定のランドと前記裏面に設けられた所定のランドとを導電接続する導電体を有し、前記直列接続された積層セラミックコンデンサのそれぞれが前記回路基板の表面及び裏面のランドに実装されているコンデンサ実装回路基板を提案する。
【００１７】
該コンデンサ実装回路基板によれば、回路基板の表面及び裏面のそれぞれに実装された積層セラミックコンデンサには同一の信号、或いは電流、電圧が印加される。従って、一方の積層セラミックコンデンサに圧電効果による振動が発生したときには、他方の積層セラミックコンデンサにも同様の振動が発生する。しかし、回路基板の表面に実装された積層セラミックコンデンサと回路基板の裏面に実装された積層セラミックコンデンサは、互いに面対称になるように実装されている。従って、圧電効果によって発生する振動にも、厚み振動、厚み滑り振動、面滑り振動、ねじり振動、たわみ振動等の様々な状態変化による振動が存在するが、回路基板の表面に実装された積層セラミックコンデンサに生じた状態変化の方向と回路基板の裏面に実装された積層セラミックコンデンサに生じた状態変化の方向とは互いに反対方向となる。このため、一方の積層セラミックコンデンサから回路基板に伝達した振動と他方の積層セラミックコンデンサから回路基板に伝達した振動とが打ち消し合うので、回路基板が共鳴することが無い。従って、積層セラミックコンデンサに生じた振動音が増幅されることがなく、音圧の大きな可聴音の発生が低減される。
【００１８】
また、回路基板の表面に実装された積層セラミックコンデンサに流れる電流の方向と回路基板の裏面に実装された積層セラミックコンデンサに流れる電流の方向が逆方向になるので、回路基板の表面に実装された積層セラミックコンデンサに電流が流れることによって該積層セラミックコンデンサに発生する磁界の方向と、回路基板の裏面に実装された積層セラミックコンデンサに電流が流れることによって該積層セラミックコンデンサに発生する磁界の方向が、互いに逆方向になるので、これらの磁界が相殺されるため、等価直列インダクタンス（ＥＳＬ：Equivalent Series L）を低減することができる。
【００１９】
また、請求項５では、前記振動の打ち消し率を高めるために、請求項４記載のコンデンサ実装回路基板において、前記回路基板の表面及び裏面の面対称位置に配置された積層セラミックコンデンサとして同等仕様に構成されたものを用いた。
【００２０】
また、請求項６乃至請求項１０では、請求項５記載のコンデンサ実装回路基板において、実際に使用する上で上記振動の打ち消し率が必要十分に得られる同等仕様の範囲として次の範囲を提案する。
【００２１】
即ち、請求項６では、前記同等仕様の一方の積層セラミックコンデンサの電気機械結合係数は他方の積層セラミックコンデンサの電気機械結合係数の７０％から１３０％の範囲内に設定されているコンデンサ実装回路基板を提案する。
【００２２】
また、請求項７では、前記同等仕様の一方の積層セラミックコンデンサの誘電率は他方の積層セラミックコンデンサの誘電率の５０％から１５０％の範囲内に設定されているコンデンサ実装回路基板を提案する。
【００２３】
また、請求項８では、前記同等仕様の積層セラミックコンデンサは積層数がほぼ同じであり且つ一方の積層セラミックコンデンサの一層厚みは他方の積層セラミックコンデンサの一層厚みの７０％から１３０％の範囲内に設定されているコンデンサ実装回路基板を提案する。
【００２４】
また、請求項９では、前記同等仕様の積層セラミックコンデンサは一層厚みがほぼ同じであり且つ一方の積層セラミックコンデンサの積層数は他方の積層セラミックコンデンサの積層数の７０％から１３０％の範囲内に設定されているコンデンサ実装回路基板を提案する。
【００２５】
また、請求項１０では、前記同等仕様の一方の積層セラミックコンデンサの長さ、幅、高さのそれぞれは他方の積層セラミックコンデンサの長さ、幅、高さの７０％から１３０％の範囲内に設定されているコンデンサ実装回路基板を提案する。
【００２６】
また、請求項１１及び請求項１２では、請求項４記載のコンデンサ実装回路基板において、実際に使用する上で上記振動の打ち消し率が必要十分に得られる面対称位置のずれの範囲として次の範囲を提案する。
【００２７】
即ち、請求項１１では、前記面対称位置に配置された一方の積層セラミックコンデンサは、他方の積層セラミックコンデンサの長さ方向、幅方向のそれぞれの方向への位置ずれが他方の積層セラミックコンデンサの長さ、幅の３０％の範囲内となる位置に配置されているコンデンサ実装回路基板を提案する。
【００２８】
また、請求項１２では、前記面対称位置に配置された一方の積層セラミックコンデンサの長さ方向の中心軸と、他方の積層セラミックコンデンサの長さ方向の中心軸との成す角度が４０度以内に設定されているコンデンサ実装回路基板を提案する。
【００２９】
また、請求項１３乃至請求項１５では、請求項４記載のコンデンサ実装回路基板において、従来において振動の発生が大きく、上記回路基板を実際に使用する上で上記振動の打ち消し率が必要十分に得られる電子回路として次の電子回路が形成されているコンデンサ実装回路基板を提案する。
【００３０】
即ち、請求項１３では、前記積層セラミックコンデンサを含む電子回路として、前記積層セラミックコンデンサに印加される電圧が変動する電子回路が形成されているコンデンサ実装回路基板を提案する。
【００３１】
また、請求項１４では、前記積層セラミックコンデンサを含む電子回路として、電源回路における平滑回路が形成され、前記積層セラミックコンデンサは平滑コンデンサであるコンデンサ実装回路基板を提案する。
【００３２】
また、請求項１５では、前記積層セラミックコンデンサを含む電子回路として、可聴周波数帯の周波数で前記積層セラミックコンデンサへの印加電圧が変動する電子回路が形成されているコンデンサ実装回路基板を提案する。
【００３３】
また、請求項１６乃至請求項１８では、請求項４記載のコンデンサ実装回路基板において、実際に使用する上で上記振動の打ち消し率が必要十分に得られる前記積層セラミックコンデンサへの印加電圧として次の範囲を提案する。
【００３４】
即ち、請求項１６では、前記積層セラミックコンデンサを含む電子回路において、前記面対称位置に配置された一方の積層セラミックコンデンサへの印加電圧値は、他方の積層セラミックコンデンサへの印加電圧値の８０％から１２０％の範囲内に設定されているコンデンサ実装回路基板を提案する。
【００３５】
また、請求項１７では、前記積層セラミックコンデンサを含む電子回路において、前記面対称位置に配置された一方の積層セラミックコンデンサへの印加電圧の位相に対する他方の積層セラミックコンデンサへの印加電圧の位相のずれは、前記一方の積層セラミックコンデンサへの印加電圧の位相周期の２０％以内に設定されているコンデンサ実装回路基板を提案する。
【００３６】
また、請求項１８では、前記積層セラミックコンデンサを含む電子回路において、前記面対称位置に配置された双方の積層セラミックコンデンサに直流バイアス電圧が印加され且つ、一方の積層セラミックコンデンサへ印加される直流バイアス電圧値は、他方の積層セラミックコンデンサへ印加される直流バイアス電圧値の８０％から１２０％の範囲内に設定されているコンデンサ実装回路基板を提案する。
【００３７】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施形態を説明する。
【００３８】
図１は、本発明の第１実施形態における積層セラミックコンデンサの回路基板実装状態を示す斜視図、図２はその側面断面図である。
【００３９】
本実施形態におけるコンデンサ実装回路基板では、直列接続された２個の積層セラミックコンデンサを実装した回路基板について説明する。
【００４０】
図において、１（１Ａ，１Ｂ）は積層セラミックコンデンサ（以下、単にコンデンサと称す）で、誘電体層１１と内部電極１２とを交互に積層してなる素体１３と、素体１３の両端部において内部電極を交互に並列に接続している一対の外部電極１４ａ，１４ｂとから構成されている。
【００４１】
誘電体層１１は、矩形のシート状のセラミック焼結体からなり、セラミック焼結体は、例えばチタン酸マグネシウム等を主成分とする誘電体磁器材料から形成されている。
【００４２】
内部電極１２は金属ペーストを焼結させた金属薄膜からなり、金属ペーストとしては、例えばＰｄやＡｇ−Ｐｄのような貴金属材料を主成分とするものが使用されている。外部電極１４も内部電極１２と同様の材料により形成され、表面には半田濡れ性をよくするために半田メッキが施されている。
【００４３】
また、コンデンサ１Ａとコンデンサ１Ｂは同一仕様のものである。
【００４４】
尚、コンデンサ１Ａとコンデンサ１Ｂの仕様は同一でなくても、後述する振動の打ち消しが必要十分に得られるような、ほぼ同等の仕様であればよい。
【００４５】
例えば、実際に使用する上で振動の打ち消し率が必要十分に得られる同等仕様の規定要素としては、電気機械結合係数、誘電率、一層あたりの厚み、積層数等が特に重要である。これらの要素の好適な範囲としては実験から次のように得られている。
【００４６】
即ち、コンデンサ１Ａとコンデンサ１Ｂとの間で、一方のコンデンサの電気機械結合係数が、他方のコンデンサの電気機械結合係数の７０％から１３０％の範囲内に設定されていること。
【００４７】
また、コンデンサ１Ａとコンデンサ１Ｂとの間で、一方のコンデンサに用いられている誘電体材料の誘電率が、他方のコンデンサに用いられている誘電体材料の誘電率の５０％から１５０％の範囲内に設定されていること。
【００４８】
また、コンデンサ１Ａとコンデンサ１Ｂとの間で、積層数がほぼ同じであり且つ一方のコンデンサの一層厚みが他方のコンデンサの一層厚みの７０％から１３０％の範囲内に設定されていること。
【００４９】
また、コンデンサ１Ａとコンデンサ１Ｂとの間で、双方における一層の厚みがほぼ同じときは、一方のコンデンサの積層数が他方のコンデンサの積層数の７０％から１３０％の範囲内に設定されていること。
【００５０】
また、コンデンサ１Ａとコンデンサ１Ｂとの間で、一方のコンデンサの長さ、幅、高さのそれぞれが、他方のコンデンサの長さ、幅、高さの７０％から１３０％の範囲内に設定されていること。
【００５１】
上記範囲内に設定されているコンデンサ１Ａとコンデンサ１Ｂを用いることにより発生する振動は大幅に低減される。
【００５２】
２は回路基板で、ここでは多層プリント基板を用いている。さらに、回路基板２の表面２ａと裏面２ｂのそれぞれには、コンデンサ１Ａを面対称な位置に実装するためのランド２１ａ，２１ｂとコンデンサ１Ｂを実装するためのランド２２ａ，２２ｂが面対称な位置に形成されている。また、回路基板２の表面２ａのランド２１ａは、裏面２ｂ側の面対称なランド２２ａとスルーホール２３ａを介して導電接続されている。即ち、回路基板２の表面２ａに形成されているランド２１ａ，２１ｂに実装されているコンデンサ１Ａを流れる電流の方向と、裏面２ｂに形成されているランド２２ａ，２２ｂに実装されているコンデンサ１Ｂを流れる電流の方向が逆方向となるように、表面２ａに形成されている一方のランド２１ａがスルーホール２３ａを介して裏面２ｂに形成されているランド２２ａに導電接続されている。
【００５３】
尚、本実施形態では、回路基板２としてセラミック多層回路基板を用いたが、これ以外の種類のものであっても良い。
【００５４】
また、表面２ａのランド２１ａと裏面２ｂのランド２２ａは、導通されていれば良いのであり、他の導電体とスルーホールを組み合わせて導通させても良いし、ジャンパー配線等を用いて導通させても良い。即ち、直列接続されたコンデンサ１Ａとコンデンサ１Ｂの双方にほぼ同じ電圧が印加されるようにすれば良い。
【００５５】
ここで、実際に使用する上で後述する振動の打ち消し率が必要十分に得られるコンデンサ１Ａ，１Ｂへの印加電圧としては、実験によって次の電圧範囲が得られている。
【００５６】
即ち、コンデンサ１Ａ，１Ｂを用いた電子回路において、コンデンサ１Ａとコンデンサ１Ｂの一方のコンデンサへの印加電圧値が、他方のコンデンサへの印加電圧値の８０％から１２０％の範囲内に設定されていること。
【００５７】
また、電子回路において、一方のコンデンサへの印加電圧の位相に対する他方のコンデンサへの印加電圧の位相のずれが、一方のコンデンサへの印加電圧の位相周期の２０％以内に設定されていること。
【００５８】
また、電子回路において、コンデンサ１Ａ，１Ｂに直流バイアス電圧が印加されているときは、一方のコンデンサへ印加される直流バイアス電圧値が、他方のコンデンサへ印加される直流バイアス電圧値の８０％から１２０％の範囲内に設定されていること。
【００５９】
これらの何れかを満足するほぼ同じ電圧が双方のコンデンサ１Ａ，１Ｂに印加されれば、コンデンサ１Ａ，１Ｂによって発生する振動は大幅に低減される。
【００６０】
一方、回路基板２の表面２ａに実装されたコンデンサ１Ａの一方の外部電極１４ａは半田によってランド２１ａに導電接続され、他方の外部電極１４ｂはランド２１ｂに導電接続されている。また、回路基板２の裏面２ｂに実装されたコンデンサ１Ｂの一方の外部電極１４ａは半田によってランド２２ａに導電接続され、他方の外部電極１４ｂはランド２２ｂに導電接続されている。
【００６１】
ここで、振動の発生を抑えるためには、コンデンサ１Ａとコンデンサ１Ｂを半田付けする際に、コンデンサ１Ａとコンデンサ１Ｂがほぼ面対称となるように配置した状態で半田付けすることが好ましい。
【００６２】
コンデンサ１Ａ，１Ｂを実際に実装する際には完全な面対称状態にすることはほとんど不可能であるので、この位置ずれの許容範囲を求めるための実験結果においては、実際に使用する上で上記振動の打ち消し率が必要十分に得られる面対称位置のずれの範囲として次の範囲内が好ましいことが分かっている。
【００６３】
即ち、ほぼ面対称位置に配置されたコンデンサ１Ａ，１Ｂの一方のコンデンサは、他方のコンデンサの長さ方向、幅方向のそれぞれの方向への位置ずれが他方の積層セラミックコンデンサの長さ、幅の３０％の範囲内となる位置に配置されていること。また、ほぼ面対称位置に配置されたコンデンサ１Ａ，１Ｂの一方のコンデンサの長さ方向の中心軸と他方のコンデンサの長さ方向の中心軸との成す角度が４０度以内に設定されていることである。
【００６４】
また、回路基板２の表面２ａに実装されたコンデンサ１Ａに電流が流れることによってコンデンサ１Ａに発生する磁界の方向と、回路基板２の裏面２ｂに実装されたコンデンサ１Ｂに電流が流れることによってコンデンサ１Ｂに発生する磁界の方向が、互いに逆方向になるので、これらの磁界が相殺されるため、コンデンサ１Ａ，１Ｂにおける等価直列インダクタンス（ＥＳＬ：Equivalent Series L）を低減することができる。
【００６５】
次に、本実施形態における具体的な電子回路の一例を説明する。
【００６６】
図３は、前述したコンデンサの回路基板実装方法を適用したコンデンサ１Ａ，１Ｂを用いたＤＣ−ＤＣコンバータ３０を示す回路図である。図において、３１は直流電源、３２はＰチャネル型のＦＥＴ、３３はパルス幅変調回路、３４はダイオード、３５はインダクタ、１Ａ，１Ｂは前述したコンデンサである。
【００６７】
直流電源３１の正極はＦＥＴ３２のソースに接続され、ＦＥＴ３２のドレインはダイオード３４のカソードに接続されると共に、インダクタ３５を介してコンデンサ１Ａの他端（ランド２１ｂ側）及び出力端子３６ａに接続されている。コンデンサ１Ａの一端（ランド２１ａ側）はコンデンサ１Ｂの一端（ランド２２ａ側）に接続され、これらのコンデンサ１Ａ，１Ｂは直列接続されている。また、ダイオード３４のアノードとコンデンサ１Ｂの他端（ランド２２ｂ側）は直流電源３１の負極及び接地端子３６ｂに接続されている。さらに、ＦＥＴ３２のゲートには、パルス幅変調回路３３から出力される電圧Ｖconが印加されている。
【００６８】
パルス幅変調回路３３は、所定の周期Ｔでパルス幅ｔの電圧Ｖconを出力し、電圧ＶconがＦＥＴ３２のゲートに印加されているときに、ＦＥＴ３２はオン状態となり、ソース・ドレイン間に通電される。
【００６９】
ＦＥＴ３２がオン状態のときには、そのソース・ドレイン間の通電電流は、インダクタ３５を介して出力端子３６ａから出力される。さらに、前記通電電流は、直列接続されたコンデンサ１Ａ，１Ｂに流入し、コンデンサ１Ａ，１Ｂが充電される。
【００７０】
また、ＦＥＴ３２がオフのときは、直流電源３１からの電流はＦＥＴ３２によって遮断される。このときインダクタ３５によって蓄えられていたエネルギーが逆起電力となって出力され、逆起電力によるフリーホィーリング電流がダイオード３４を介してコンデンサ１Ａ，１Ｂ及び出力端子３６ａに通電される。
【００７１】
ここで、出力電圧Ｖｏは、直流電源３１の出力電圧をＶinとすると、(1)式によって表される。
【００７２】
Ｖｏ＝Ｖin・ｔ／Ｔ    …（１）
即ち、電圧Ｖｏは、パルス幅ｔを周期Ｔで除算した値に電圧Ｖinを乗算したものとなる。従って、パルス幅変調回路３３において、パルス幅ｔと周期Ｔとの比を変えることにより出力電圧Ｖｏを任意に設定することができる。
【００７３】
上記ＤＣ−ＤＣコンバータ回路３０では、コンデンサ１Ａ，１Ｂは平滑用に用いられるため静電容量の大きなものが必要となる。さらに、コンデンサ１Ａ，１Ｂには、直流電圧を印加しながら、交流電圧が印加されることになる。従って、コンデンサ１Ａ，１Ｂに圧電現象が生じて振動が発生する。
【００７４】
しかし本実施形態においては、前述したようにコンデンサ１Ａ，１Ｂを回路基板２の表裏に面対称となり且つそれぞれに流れる電流の方向が同一方向となるように実装しているため、一方の積層セラミックコンデンサから回路基板に伝達した振動と他方の積層セラミックコンデンサから回路基板に伝達した振動とが打ち消し合うので、回路基板２が共鳴することが無く、音圧の大きな可聴音の発生が低減される。
【００７５】
即ち、図４に示すように、回路基板２の表面２ａに実装されたコンデンサ１Ａに圧電効果による振動が発生したときには、他方の積層セラミックコンデンサ１Ｂにも同様の振動が発生する。尚、圧電効果によって発生する振動にも、厚み振動、厚み滑り振動、面滑り振動、ねじり振動、たわみ振動等の様々な状態変化による振動が存在するが、ここでは回路基板２の面に垂直な方向に変位する振動が発生したものとして説明する。
【００７６】
しかし、回路基板２の表面２ａに実装されたコンデンサ１Ａと裏面２ｂに実装されたコンデンサ１Ｂは、互いに面対称となるように実装された同等仕様のものであるので、一方のコンデンサ１Ａに生じた状態変化の方向（Ｄａ１，Ｄａ２）と他方のコンデンサ１Ｂに生じた状態変化の方向（Ｄｂ１，Ｄｂ２）とは互いに反対方向となる。
【００７７】
このため、一方のコンデンサ１Ａから回路基板２に伝達した振動と他方のコンデンサ１Ｂから回路基板２に伝達した振動とが打ち消し合うので、回路基板２が共鳴することが無い。
【００７８】
従って、コンデンサ１Ａ，１Ｂの振動によって生じた音が増幅されることがなく、音圧の大きな可聴音の発生が低減される。
【００７９】
尚、本実施形態では、同一回路内で通常では１つのコンデンサを用いる部分に直列接続した２つのコンデンサ１Ａ，１Ｂを用い、これらのコンデンサ１Ａ，１Ｂを回路基板２の表裏に配置して振動の発生を抑制したが、これに限定されることはない。
【００８０】
例えば、図５に示すように３個以上の複数の積層セラミックコンデンサ１を直列接続し、これらのうちの半数を回路基板２の表面２ａに実装し、残りを実装位置が面対称になるように裏面２ｂに実装しても良い。また、複数個のコンデンサを並列接続したものを２組用いてこれらを直列接続し、一方の並列接続したコンデンサの組を回路基板２の表面２ａに実装し、他方の並列接続したコンデンサの組を回路基板２の裏面２ｂに実装しても同様の効果を得ることができる。これらの直列接続したコンデンサの組或いは並列接続したコンデンサの組をコンデンサアレイ部品を用いて構成しても良い。
【００８１】
次に、本発明の第２実施形態を説明する。
【００８２】
図６は本発明の第２実施形態における積層セラミックコンデンサの回路基板実装状態を示す斜視図、図７はその側面断面図である。
【００８３】
第２実施形態におけるコンデンサ実装回路基板では、並列接続された２個の積層セラミックコンデンサを実装した回路基板について説明する。また、図において、前述した第１実施形態と同一構成部分は同一符号をもって表しその説明を省略する。
【００８４】
第２実施形態では、回路基板２の表面２ａと裏面２ｂのそれぞれに、コンデンサ１Ａを実装するためのランド２１ａ，２１ｂとコンデンサ１Ｂを実装するためのランド２２ａ，２２ｂが面対称な位置に形成されている。また、回路基板２の内層には長方形の導電体２４ａ，２４ｂが設けられており、導電体２４ａの一端部はスルーホール２３ａを介してランド２２ａに導電接続され、導電体２４ａの他端部はスルーホール２３ｂを介してランド２１ｂに導電接続されている。さらに、導電体２４ｂの一端部はスルーホール２３ｃを介してランド２１ａに導電接続され、導電体２４ｂの他端部はスルーホール２３ｄを介してランド２１ｂに導電接続されている。即ち、回路基板２の表面２ａに形成されているランド２１ａ，２１ｂに実装されているコンデンサ１Ａを流れる電流の方向と、裏面２ｂに形成されているランド２２ａ，２２ｂに実装されているコンデンサ１Ｂを流れる電流の方向が逆方向となるように、表面２ａに形成されている他方のランド２１ａ，２１ｂがスルーホール２３ａ〜２３ｄと導電体２４ａ，２４ｂを介して裏面２ｂの面対称な位置に形成されているランド２２ａ，２２ｂに導電接続されている。
【００８５】
また、表面のランド２１ａ，２１ｂと裏面のランド２２ａ，２２ｂは、コンデンサ１Ａ，１Ｂが並列接続されるように導通されていれば良いのであり、上記以外の配線パターンを組み合わせて導通させても良いし、ジャンパー配線等を用いて導通させても良い。即ち、並列接続されたコンデンサ１Ａとコンデンサ１Ｂの双方にほぼ同じ電圧が印加され、それぞれに流れる電流の方向が逆向きになるようにすれば良い。
【００８６】
並列接続された２つのコンデンサ１Ａ，１Ｂを上記のように配置して回路基板２に実装することにより、コンデンサ１Ａに生じた振動による状態変化の方向とコンデンサ１Ｂに生じた振動による状態変化の方向とは互いに反対方向となるため、コンデンサ１Ａから回路基板２に伝達した振動とコンデンサ１Ｂから回路基板２に伝達した振動とが打ち消し合うので、回路基板２が共鳴することが無い。従って、コンデンサ１Ａ，１Ｂに生じた振動音が増幅されることがなく、音圧の大きな可聴音の発生が低減される。
【００８７】
さらに、上記のようにコンデンサ１Ａに流れる電流の方向とコンデンサ１Ｂに流れる電流の方向が逆方向になるので、コンデンサ１Ａに電流が流れることによってコンデンサ１Ａに発生する磁界の方向と、コンデンサ１Ｂに電流が流れることによってコンデンサ１Ｂに発生する磁界の方向が、互いに逆方向になるので、これらの磁界が相殺されるため、等価直列インダクタンス（ＥＳＬ：Equivalent Series L）を低減することができる。
【００８８】
尚、可聴音の発生を抑えるために好適なコンデンサ１Ａ，１Ｂの仕様及び回路基板への配置は、上記第１実施形態で述べたものと同じである。
【００８９】
次に、第２実施形態における具体的な電子回路の一例を説明する。
【００９０】
図８は、前述したコンデンサの回路基板実装方法を適用したコンデンサ１Ａ，１Ｂを用いたＤＣ−ＤＣコンバータ３７を示す回路図である。図において、前述した第１実施形態におけるＤＣ−ＤＣコンバータ回路３０と同一構成部分は同一符号をもって表しその説明を省略する。
【００９１】
また、図３に示したＤＣ−ＤＣコンバータ回路３０と、図８に示したＤＣ−ＤＣコンバータ回路３７との相違点は、コンデンサ１Ａとコンデンサ１Ｂが上記のように並列に接続されている点である。ＤＣ−ＤＣコンバータ回路３７では、直流電源３１の正極はＦＥＴ３２のドレインはダイオード３４のカソードに接続されると共にインダクタ３５を介してコンデンサ１Ａの他端（ランド２１ｂ側）とコンデンサ１Ｂの一端（ランド２２ａ側）及び出力端子３６ａに接続されている。また、コンデンサ１Ａの一端（ランド２１ａ側）とコンデンサ１Ｂの他端（ランド２２ｂ側）は他方の出力端子３６ｂに接続されている。
【００９２】
上記ＤＣ−ＤＣコンバータ回路３７では、第１実施形態と同様に、コンデンサ１Ａ，１Ｂは平滑用に用いられるため静電容量の大きなものが必要となる。さらに、コンデンサ１Ａ，１Ｂには、直流電圧を印加しながら、交流電圧が印加されることになる。従って、コンデンサ１Ａ，１Ｂに圧電現象が生じて振動が発生する。
【００９３】
しかし本実施形態においては、前述したようにコンデンサ１Ａ，１Ｂを回路基板２の表裏に面対称となり且つそれぞれに流れる電流の方向が逆方向となるように実装しているため、一方のコンデンサ１Ａから回路基板２に伝達した振動と他方のコンデンサ１Ｂから回路基板２に伝達した振動とが打ち消し合うので、回路基板２が共鳴することが無く、音圧の大きな可聴音の発生が低減される。
【００９４】
尚、本実施形態は一例であり、本発明がこれに限定されることはない。例えば、本実施形態ではＤＣ−ＤＣコンバータ回路３０に本発明を適用したが、他の電子回路に適用しても同様の効果を発揮することは言うまでもない。本発明を適用した場合、振動及び可聴音の抑制効果が顕著に現れる電子回路としては、例えば、コンデンサ１Ａ，１Ｂへの印加電圧が変動する電子回路、特に、印加電圧が連続的に変動する電子回路、電源回路においてコンデンサ１Ａ，１Ｂを平滑コンデンサとして用いた平滑回路、可聴周波数帯の周波数でコンデンサ１Ａ，１Ｂへの印加電圧が可聴周波数帯（２０Ｈｚ〜２０ＫＨｚ）の周波数で変動する電子回路等が挙げられる。
【００９５】
【発明の効果】
以上説明したように本発明の請求項１及び請求項２記載のコンデンサの回路基板実装方法によれば、直列接続或いは並列接続された積層セラミックコンデンサを回路基板の表裏面に面対称となるように実装したので、一方の積層セラミックコンデンサから回路基板に伝達した振動と他方の積層セラミックコンデンサから回路基板に伝達した振動とが打ち消し合い、この振動に対して回路基板が共鳴することを防止できる。従って、積層セラミックコンデンサの振動によって生じた音が増幅されることがなく、従来に比べて音圧の大きな可聴音の発生を大幅に低減することができる。さらに、回路基板の表面に実装された積層セラミックコンデンサに流れる電流の方向と裏面に実装された積層セラミックコンデンサに流れる電流の方向が逆方向になるので、回路基板の表面に実装された積層セラミックコンデンサに電流が流れることによって該積層セラミックコンデンサに発生する磁界の方向と、回路基板の裏面に実装された積層セラミックコンデンサに電流が流れることによって該積層セラミックコンデンサに発生する磁界の方向が、互いに逆方向になるので、これらの磁界が相殺されるため、等価直列インダクタンスを低減することができる。
【００９６】
また、請求項３記載のコンデンサの回路基板実装方法によれば、上記効果に加えて、ほぼ同じ電圧が印加される同等仕様の積層セラミックコンデンサを回路基板の表裏面に面対称となるように実装したので、一方の積層セラミックコンデンサから回路基板に伝達した振動と他方の積層セラミックコンデンサから回路基板に伝達した振動とが打ち消し合い、この振動に対して回路基板が共鳴することを防止できる。従って、積層セラミックコンデンサの振動によって生じた音が増幅されることがなく、従来に比べて音圧の大きな可聴音の発生を大幅に低減することができる。
【００９７】
また、請求項４乃至請求項１８記載のコンデンサ実装回路基板によれば、直列接続された積層セラミックコンデンサが回路基板の表裏面に面対称となるように実装されるので、表面側の積層セラミックコンデンサから回路基板に伝達した振動と裏面側の積層セラミックコンデンサから回路基板に伝達した振動とが打ち消し合い、この振動に対して回路基板が共鳴することを防止できる。従って、積層セラミックコンデンサの振動によって生じた音が増幅されることがなく、従来に比べて音圧の大きな可聴音の発生を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における積層セラミックコンデンサの回路基板実装状態を示す斜視図
【図２】本発明の第１実施形態における積層セラミックコンデンサの回路基板実装状態を示す側面断面図
【図３】本発明の第１実施形態における積層セラミックコンデンサの回路基板実装方法を適用したＤＣ−ＤＣコンバータを示す回路図
【図４】本発明の第１実施形態における積層セラミックコンデンサの振動状態を説明する図
【図５】本発明の他の実施形態における積層セラミックコンデンサの回路基板実装状態を示す側面断面図
【図６】本発明の第２実施形態における積層セラミックコンデンサの回路基板実装状態を示す斜視図
【図７】本発明の第２実施形態における積層セラミックコンデンサの回路基板実装状態を示す側面断面図
【図８】本発明の第２実施形態における積層セラミックコンデンサの回路基板実装方法を適用したＤＣ−ＤＣコンバータを示す回路図
【符号の説明】
１，１Ａ，１Ｂ…積層セラミックコンデンサ、１１…誘電体層、１２…内部電極、１３…素体、１４ａ，１４ｂ…外部電極、２…回路基板、２ａ…表面、２ｂ…表面、２１ａ，２１ｂ，２２ａ，２２ｂ…ランド、２３ａ，２３ｂ…スルーホール、２４ａ，２４ｂ…導電体、３０，３７…ＤＣ−ＤＣコンバータ回路、３１…直流電源、３２…Ｐチャネル型のＦＥＴ、３３…パルス幅変調回路、３４…ダイオード、３５…インダクタ、３６ａ…出力端子、３６ｂ…接地端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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