(57)【特許請求の範囲】
【請求項１】
トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと前記第１ストリングと隣接して連結された第２ストリングとを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、
前記単位ブロックを構成するストリングのうち、いずれか１つは、
第１導電型の半導体基板の表面辺りに形成されたフィールド絶縁層により限定された活性領域と、
前記活性領域に形成された前記トンネル絶縁膜及び第１導電層と、
前記トンネル絶縁膜及び第１導電層の両側壁に形成された第１絶縁層と、
前記第１絶縁層と隣接した半導体基板を一定深さにエッチングしたトレンチに形成される第２導電層と、
前記第２導電層上に形成された第２絶縁層と、
前記第２導電層の下部に接触するように形成され、前記第１導電型と反対の第２導電型の不純物を含み、前記ソースラインまたはドレインラインとして用いられる埋没接合層と、
前記第１導電層上に形成され、前記第１導電層と連結されてフローティングゲートとして用いられる第３導電層と、
前記第３導電層上に形成される第３絶縁層と、
前記第３絶縁層上に形成され、前記コントロールゲートとして用いられる第４導電層とを含むことを特徴とするフラッシュメモリ装置。
【請求項２】
前記第２導電層は不純物がドーピングされたポリシリコン膜より構成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記第２絶縁層は酸化膜より構成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して連結された第２ストリングを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは、共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、
前記単位ブロックを構成するストリングの製造工程は、
第１導電型の半導体基板上にフィールド絶縁膜を形成して活性領域を限定する工程と、
前記活性領域に前記トンネル絶縁膜、第１導電層及び第１絶縁層を形成する工程と、
前記第１絶縁層、第１導電層及び前記トンネル絶縁膜をパターニングする工程と、
前記パターニングされた第１導電層の両側壁及びそれに隣接した基板の表面に第２絶縁層を形成する工程と、
前記パターニングされた第１絶縁層及び第２絶縁層をマスクとして前記基板の全面に第２導電型の不純物でイオン注入を実施する工程と、
前記第２導電型の不純物でイオン注入された前記基板を酸化させて前記基板の表面辺りに埋没絶縁膜、及びその下部に前記ソースラインまたはドレインラインとして用いられる埋没接合層を形成する工程と、
前記第１絶縁層を除去した後、前記フローティングゲートとして用いられる第２導電層を形成する工程と、
前記第２導電層上に第３絶縁層を形成する工程と、
前記第３絶縁層が形成された基板の全面に前記コントロールゲートとして用いられる第３導電層を形成する工程とを含み、
前記第２絶縁層を形成する工程後に、前記第１絶縁層及び第２絶縁層をマスクとして前記基板をトレンチエッチングする工程を更に含み、
前記第２導電型の不純物でイオン注入を実施する工程では、前記トレンチエッチングされた基板の全面に前記第１絶縁層及び前記第２絶縁層をマスクとして前記第２導電型の不純物でイオン注入を実施した後に、前記第２導電型の不純物でイオン注入された前記基板のトレンチ部分を酸化させて前記基板のトレンチ部分に第４絶縁層、及びその下部に前記埋没接合層を形成し、前記基板の全面に第５絶縁層を形成し、前記第５絶縁層を前記第１導電層の表面が露出されるまでエッチングすることを特徴とするフラッシュメモリ装置の製造方法。
【請求項５】
前記第２絶縁層を形成する工程は、
前記パターニングされた第１導電層の側壁及びそれに隣接した基板表面に第１酸化膜を形成する工程と、
前記第１酸化膜の表面及び前記第１絶縁層の側壁にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜の側壁にスペーサを形成する工程とを含んでなることを特徴とする請求項４に記載のフラッシュメモリ装置の製造方法。
【請求項６】
前記フィールド絶縁層を形成する工程後に前記基板の全面に第１導電型の不純物を注入する工程をさらに含むことを特徴とする請求項４に記載のフラッシュメモリ装置の製造方法。
【請求項７】
前記第２絶縁層の側壁及び表面に第１スペーサを形成する工程を更に含み、
前記第２導電型の不純物でイオン注入を実施する工程では、前記パターニングされた第１絶縁層及び前記第１スペーサをマスクとして前記第２導電型の不純物でイオン注入を実施し、
前記埋没絶縁膜及び埋没接合層を形成する工程後の前記第２導電層を形成する工程では、前記第１絶縁層の除去と共に、前記第１スペーサを除去して前記第２絶縁層の側壁及び表面に第２スペーサを形成した後に、前記フローティングゲートとして用いられる第２導電層を形成することを特徴とする請求項４に記載のフラッシュメモリ装置の製造方法。
【請求項８】
前記第１スペーサは窒化膜により形成し、前記第２スペーサは酸化膜により形成することを特徴とする請求項７に記載のフラッシュメモリ装置の製造方法。
【請求項９】
前記第２絶縁層の側壁及び表面にスペーサを形成する工程を更に含み、
前記第２導電型の不純物でイオン注入を実施する工程では、前記パターニングされた第１絶縁層及び前記スペーサをマスクとして前記第２導電型の不純物でイオン注入を実施することを特徴とする請求項４に記載のフラッシュメモリ装置の製造方法。
【請求項１０】
トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して連結された第２ストリングを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは、共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、
前記単位ブロックを構成するストリングの製造工程は、
第１導電型の半導体基板上にフィールド絶縁膜を形成して活性領域を限定する工程と、
前記活性領域に前記トンネル絶縁膜、第１導電層及び第１絶縁層を形成する工程と、
前記第１絶縁層、第１導電層及び前記トンネル絶縁膜をパターニングする工程と、
前記パターニングされた第１導電層の両側壁及びそれに隣接した基板の表面に第２絶縁層を形成する工程と、
前記パターニングされた第１絶縁層及び第２絶縁層をマスクとして前記基板の全面に第２導電型の不純物でイオン注入を実施する工程と、
前記第２導電型の不純物でイオン注入された前記基板を酸化させて前記基板の表面辺りに埋没絶縁膜、及びその下部に前記ソースラインまたはドレインラインとして用いられる埋没接合層を形成する工程と、
前記第１絶縁層を除去した後、前記フローティングゲートとして用いられる第２導電層を形成する工程と、
前記第２導電層上に第３絶縁層を形成する工程と、
前記第３絶縁層が形成された基板の全面に前記コントロールゲートとして用いられる第３導電層を形成する工程とを含み、
前記第２絶縁層を形成する工程後に、前記第１絶縁層及び第２絶縁層をマスクとして前記基板をトレンチエッチングする工程を更に含み、
前記第２導電型の不純物でイオン注入を実施する工程では、前記トレンチエッチングされた基板の全面に前記第１絶縁層及び第２絶縁膜をマスクとして前記第２導電型の不純物でイオン注入を実施した後に、前記第２導電型の不純物でイオン注入された前記基板のトレンチ部分に第４導電層を形成し、前記第４導電層を酸化させて前記第４導電層上に第５絶縁層、及び前記第４導電層の下部に接触するように前記第１導電型と反対の第２導電型の不純物を含む前記埋没接合層を形成することを特徴とするフラッシュメモリ装置の製造方法。
【請求項１１】
前記第４導電層は、不純物がドーピングされたポリシリコン膜より形成することを特徴とする請求項１０に記載のフラッシュメモリ装置の製造方法。
【請求項１２】
更に、前記コントロールゲートとして用いられる第３導電層上に第５絶縁層のパターンを形成する工程と、
前記第５絶縁層のパターンをエッチングマスクとして前記第３導電層及び第４絶縁層をエッチングする工程と、
前記エッチングされた第３導電層及び第４絶縁層と第５絶縁層のパターンの側壁にスペーサを形成する工程と、
前記スペーサをマスクとして前記第２導電層及び第１導電層をエッチングする工程とを含むことを特徴とする請求項１０に記載のフラッシュメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ装置及びその製造方法に係り、特に安定なる動作を保つ上に高集積に好適なセルを有するフラッシュメモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の種類のうち、ＲＡＭ(random access memory)型のメモリ装置は電源が切れると記憶された情報が消滅される反面、ＲＯＭ（read only memory) 型のメモリ装置は外部からの電源が切れても記憶された情報をそのまま保つ。従って、このようなＲＯＭ型のメモリ装置は不揮発性メモリ装置といわれる。該不揮発性のメモリ装置のうち、電気的に情報を失わせたり書込み（プログラム）できるフラッシュメモリ装置は、コンピュータ及びメモリカード等に広く用いられる。
【０００３】
前記フラッシュメモリ装置に用いられる多種のセルのうち、単純スタックゲート型セル（参照文献：ＩＥＤＭ ｐ６１６−６１９、１９８５とＶＬＳＩ technology ＩＶ−４、ｐ３１−３２、１９８８）は、一般にソース／ドレインとフローティングゲート及びコントロールゲートよりなるゲート電極とから構成された１つのトランジスタが、１つのメモリセルを構成する。前記フローティングゲートはデータを貯蔵し、コントロールゲートはフローティングゲートを調節する。このような単純スタックゲート型のセルの動作は、フローティングゲートからソース／ドレイン及びバルクに電子を取り出してセルのスレショルド電圧を低下させる消去動作と、ソース電位より高いゲート電位とドレイン電位とを用いてチャネル領域から発生するホット電子をフローティングゲートに注入させてセルのスレショルド電圧を増加させるプログラム動作と、そしてセルの消去状態とプログラム状態とを読み取る動作とよりなる。このような単純スタック型セルは、その構造及び動作において次のような問題がある（参照文献：ＩＥＥＥ／ＩＲＰＳｐ１５８−１６６、１９８８）。
【０００４】
第一は動作上の問題であって、ホット電子の注入によりプログラム動作を行うので、消去／プログラム動作のサイクリング時にセルの特性が急に低下し、プログラム動作又は読取り動作時に選択されないセルが紛れ込み易い。そして、消去しすぎたセル（セルのスレショルド電圧が０Ｖ以下のセル）が発生する場合、これを解決し難い。
【０００５】
第二は構造上の問題であって、１つのトランジスタが１つのセルを構成するにも係わらず、セルのドレインとビットラインとに連結されるビットラインコンタクトが２つのセル当たり１つ必要となるので、集積化に不利である。さらに、セルのソースをアクチブ領域で共通に連結するので、フィールド酸化膜の形成のための酸化時にバーズビークによるコーナーラウンディング現象が発生して、消去／プログラム動作後にセルのスレショルド電圧のバラツキが大きくなる。従って、このような不均一な特性により集積度を向上させ難い。
【０００６】
前記した単純スタックゲート型セルの問題点を解決するために、ＤＩＮＯＲ(DIvided bit-line NOR)セルが提案された。（参照文献：１）ＩＥＤＭ、ｐ５９９−６０２、１９９２．２）ＶＬＳＩ ＣＩＲＣＵＩＴＳ、ｐ９７−９８、１９９３．３）ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ２９、ＮＯ．４、ｐ４５４−４５８）。ここで、前記ＤＩＮＯＲセル及びその動作条件を図１及び図２を参照して説明する。
【０００７】
図１及び図２は、従来技術により前記ＤＩＮＯＲセルを有するフラッシュメモリ装置の概略図及び断面図である。
具体的には、前記のＤＩＮＯＲセルは所望のセルトランジスタを選択するためのワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌｉ）と、選択トランジスタ３ａを有する選択トランジスタライン３と、前記の選択トランジスタライン３の選択トランジスタ３ａのドレインと連結されるメインビットライン１と、前記選択トランジスタ３ａのソースと連結されポリシリコン膜よりなるサブビットライン５とから構成される。
【０００８】
全体的には、それぞれのメモリセルのドレインがサブビットラインを通じて並列に連結されてセルトランジスタが直列に配置されて１つのストリングを構成し、各ストリングが隣接したストリングにソースライン７を通じて連結された構造である。さらに、図１において参照符号Ａは単位ブロックを示し、前記ＤＩＮＯＲセルの単位ブロックは、１つのトランジスタ３ａと、８個のメモリセルと、前記選択トランジスタ３ａを通じてメインビットライン１と連結される一本のサブビットライン５とから構成される。
【０００９】
次に、前記ＤＩＮＯＲセルの動作方法を説明すれば、消去動作は、コントロールゲートに約１０Ｖの電圧を加え、ソースとＰウェル（バルク）に約−８Ｖの電圧を印加して、電子をバルクからフローティングゲートにＦ−Ｎトンネリング(Fowler-Nordheim tunneling) させて、スレショルド電圧を６〜７Ｖに増加させることによって行われる。プログラム動作は、コントロールゲートに約−８Ｖの負電圧を印加しビットラインに５Ｖの電圧を印加してフローティングゲートから電子をセルのドレインにＦーＮトンネリングさせて、セルのスレショルド電圧を減少させることによってなされる。このような構造と動作を有するＤＩＮＯＲセルには、次のような問題点がある。
【００１０】
第一に、ＤＩＮＯＲセルを有するフラッシュメモリ装置は製造工程が複雑でありマスク段階が増える。言い換えれば、前記単純ゲート型のセルにセルフアラインソース、セルフアラインビットラインコンタクト、そしてタングステンプラグ技術がさらに適用されて製作されるので、マスクを用いる工程数が増える。さらに、前記セルフアラインビットラインコンタクトの形成とポリシリコン膜よりなるサブビットラインの形成時に、ストリングが発生して収率が低下する。さらに、セルフアラインソース技術において、厚いフィールド酸化膜をエッチングする間にシリコン基板が損傷されて、セル動作時に漏れ電流によるセル特性が低下する。
【００１１】
そして、セルのソースが隣接したワードライン方向に共通連結されているので、ソースラインの抵抗が増加するだけでなくソースをデコーディングするための別途の回路が必要となる。即ち、ローデコーダが複雑となり面積が増える問題がある。
一方、前記した単純スタックゲート型セルの問題点を解決するために、ＡＮＤセルが提案された（参照文献：ＩＥＤＭ、ｐ９９１−９９３、１９９２及びＩＥＤＭ、ｐ９２１−９２３、１９９４）。前記ＡＮＤセル及びその動作条件を図３及び図４を参照して説明する。
【００１２】
図３は、従来技術により前記ＡＮＤセルを有するフラッシュメモリ装置の概略図であり、前記図４Ａ及び図４Ｂは、それぞれ前記ＡＮＤセルのワードライン及びビットライン方向による断面図である。
具体的には、前記ＡＮＤセルの単位ブロックＢは、相互並列に連結された多数のメモリセルと、前記メモリセルのドレインを連結するるローカルデータライン１１と、該メモリセルのソースを連結するローカルソースライン１３と、前記ローカルソースライン１３とローカルデータライン１１とを選択するための２つの選択トランジスタＳＴ１，ＳＴ２と、前記選択トランジスタＳＴ１と連結されるグローバルデータライン１５と、前記選択トランジスタＳＴ２と連結される共通ソースライン１７とを有する。
【００１３】
特に、ＡＮＤセルにおいて、前記ローカルソールライン１３とローカルデータライン１１は埋め込まれたＮ+ 拡散層より形成される。即ち、コンタクトがない構造であり、前記したＤＩＮＯＲ構造におけるビットラインの形成のための面積と工程とが省かれるので、製造が容易となる。そして、フローティングゲート１７は２層のポリシリコン層より構成されており、セルのチャンネル間の分離は、図４Ｂに示されるように、イオン注入によりセルフアラインされた接合層２５による。図４Ａ及び図４Ｂにおいて、参照番号１９及び２１はそれぞれワードライン及び絶縁層を示す。
【００１４】
次に、前記ＡＮＤセルの動作方法を説明すれば、消去動作は、バルクとソース／ドレインに０Ｖを印加しコントロールゲートに１３Ｖの電圧を印加して、電子をバルクからフローティングゲートにＦ−Ｎトンネリングさせて、セルの臨界電圧を６〜７Ｖに増加させることによって行われる。プログラム動作は、コントロールゲートに約−９Ｖの電圧を印加しセルのドレインに３Ｖの電圧を印加して、電子をフローティングゲートからドレインにＦ−Ｎトンネリングさせて、セルのスレショルド電圧を１〜２Ｖに減少させることによる。このような構造と動作条件を有するＡＮＤセルには、次のような問題点がある。
【００１５】
前記ビットライン（グローバルデータライン）方向に多数のセルが並列連結されているので集積度の増加には役に立つが、図４Ａ及び図４Ｂに示したように、ワードライン方向には１本のビットラインを要する面積内で、ソース及びドレインとして用いられる２つの埋没Ｎ+ 拡散層２３ａ，２３ｂ、チャネル、及びそれぞれのソース／ドレインが隣接したフィールド絶縁層２７が必要である。即ち、それぞれのビットライン１５に連結されているローカルデータライン１１とローカルソースライン１３、及び隣接したローカルデータライン１１とローカルソースライン１３を分離するためのフィールド絶縁層２７が、１本のビットライン１５の面積内に形成される必要があるので、集積度に大きな邪魔となる。さらに、集積度が高くなるにつれて埋没Ｎ+ 拡散層２３ａ，２３ｂの抵抗成分が増加し、セル特性が低下する。
【００１６】
【発明が解決しようとする課題】
従って、本発明の目的は、前記従来のＤＩＮＯＲセル及びＡＮＤセルの問題を改善することによって、安定した動作を保持しながら高集積に好適なＤｕＳＮＯＲ(Dual String NOR)構造の新規のセルを有するフラッシュメモリ装置を提供することにある。本発明の他の目的は、前記ＤｕＳＮＯＲ構造の新規のセルを有するフラッシュメモリ装置を製造するに好適な製造方法を提供することにある。
すなわち、厚いフィールド絶縁膜とセルフィールドイオン注入を通じてビットライン間を分離し、フローティングゲートを２層のポリシリコン層より構成し、セルフアラインエッチングを用いてストリング選択トランジスタ、グラウンド選択トランジスタ及びワードラインを形成して、動作を安定化させ、且つ高集積に好適なＤｕＳＮＯＲ構造の新規のセルを有するフラッシュメモリ装置及びその製造方法を提供する。
【００１９】
【課題を解決するための手段】
前記の目的を達成するために本発明によるフラッシュメモリ装置は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと前記第１ストリングと隣接して連結された第２ストリングとを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、前記単位ブロックを構成するストリングのうち、いずれか１つは、第１導電型の半導体基板の表面辺りに形成されたフィールド絶縁層により限定された活性領域と、前記活性領域に形成された前記トンネル絶縁膜及び第１導電層と、前記トンネル絶縁膜及び第１導電層の両側壁に形成された第１絶縁層と、前記第１絶縁層と隣接した半導体基板を一定深さにエッチングしたトレンチに形成される第２導電層と、前記第２導電層上に形成された第２絶縁層と、前記第２導電層の下部に接触するように形成され、前記第１導電型と反対の第２導電型の不純物を含み、前記ソースラインまたはドレインラインとして用いられる埋没接合層と、前記第１導電層上に形成され、前記第１導電層と連結されてフローティングゲートとして用いられる第３導電層と、前記第３導電層上に形成される第３絶縁層と、前記第３絶縁層上に形成され、前記コントロールゲートとして用いられる第４導電層とを含むことを特徴とする。
【００２０】
前記第２導電層は不純物がドーピングされたポリシリコン膜より構成されることが好ましい。
前記第２絶縁層は酸化膜より構成されることが好ましい。
【００２１】
前記他の目的を達成するために本発明によるフラッシュメモリ装置の製造方法は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して連結された第２ストリングを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは、共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、前記単位ブロックを構成するストリングの製造工程は、第１導電型の半導体基板上にフィールド絶縁膜を形成して活性領域を限定する工程と、前記活性領域に前記トンネル絶縁膜、第１導電層及び第１絶縁層を形成する工程と、前記第１絶縁層、第１導電層及び前記トンネル絶縁膜をパターニングする工程と、前記パターニングされた第１導電層の両側壁及びそれに隣接した基板の表面に第２絶縁層を形成する工程と、前記パターニングされた第１絶縁層及び第２絶縁層をマスクとして前記基板の全面に第２導電型の不純物でイオン注入を実施する工程と、前記第２導電型の不純物でイオン注入された前記基板を酸化させて前記基板の表面辺りに埋没絶縁膜、及びその下部に前記ソースラインまたはドレインラインとして用いられる埋没接合層を形成する工程と、前記第１絶縁層を除去した後、前記フローティングゲートとして用いられる第２導電層を形成する工程と、前記第２導電層上に第３絶縁層を形成する工程と、前記第３絶縁層が形成された基板の全面に前記コントロールゲートとして用いられる第３導電層を形成する工程とを含み、前記第２絶縁層を形成する工程後に、前記第１絶縁層及び第２絶縁層をマスクとして前記基板をトレンチエッチングする工程を更に含み、前記第２導電型の不純物でイオン注入を実施する工程では、前記トレンチエッチングされた基板の全面に前記第１絶縁層及び前記第２絶縁層をマスクとして前記第２導電型の不純物でイオン注入を実施した後に、前記第２導電型の不純物でイオン注入された前記基板のトレンチ部分を酸化させて前記基板のトレンチ部分に第４絶縁層、及びその下部に前記埋没接合層を形成し、前記基板の全面に第５絶縁層を形成し、前記第５絶縁層を前記第１導電層の表面が露出されるまでエッチングすることを特徴とする。
【００２２】
前記第２絶縁層を形成する工程は、前記パターニングされた第１導電層の側壁及びそれに隣接した基板表面に第１酸化膜を形成する工程と、前記第１酸化膜の表面及び前記第１絶縁層の側壁にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の側壁にスペーサを形成する工程とを含んでなることが好ましい。
【００２３】
前記フィールド絶縁層を形成する工程後に前記基板の全面に第１導電型の不純物を注入する工程をさらに含むことが好ましい。
【００２４】
前記第２絶縁層の側壁及び表面に第１スペーサを形成する工程を更に含み、前記第２導電型の不純物でイオン注入を実施する工程では、前記パターニングされた第１絶縁層及び前記第１スペーサをマスクとして前記第２導電型の不純物でイオン注入を実施し、前記埋没絶縁膜及び埋没接合層を形成する工程後の前記第２導電層を形成する工程では、前記第１絶縁層の除去と共に、前記第１スペーサを除去して前記第２絶縁層の側壁及び表面に第２スペーサを形成した後に、前記フローティングゲートとして用いられる第２導電層を形成することが好ましい。
【００２５】
前記第１スペーサは窒化膜により形成し、前記第２スペーサは酸化膜により形成することが好ましい。
【００２６】
前記第２絶縁層の側壁及び表面にスペーサを形成する工程を更に含み、前記第２導電型の不純物でイオン注入を実施する工程では、前記パターニングされた第１絶縁層及び前記スペーサをマスクとして前記第２導電型の不純物でイオン注入を実施することが好ましい。
【００２７】
また、前記他の目的を達成するために本発明によるフラッシュメモリ装置の製造方法は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して連結された第２ストリングを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは、共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、前記単位ブロックを構成するストリングの製造工程は、第１導電型の半導体基板上にフィールド絶縁膜を形成して活性領域を限定する工程と、前記活性領域に前記トンネル絶縁膜、第１導電層及び第１絶縁層を形成する工程と、前記第１絶縁層、第１導電層及び前記トンネル絶縁膜をパターニングする工程と、前記パターニングされた第１導電層の両側壁及びそれに隣接した基板の表面に第２絶縁層を形成する工程と、前記パターニングされた第１絶縁層及び第２絶縁層をマスクとして前記基板の全面に第２導電型の不純物でイオン注入を実施する工程と、前記第２導電型の不純物でイオン注入された前記基板を酸化させて前記基板の表面辺りに埋没絶縁膜、及びその下部に前記ソースラインまたはドレインラインとして用いられる埋没接合層を形成する工程と、前記第１絶縁層を除去した後、前記フローティングゲートとして用いられる第２導電層を形成する工程と、前記第２導電層上に第３絶縁層を形成する工程と、前記第３絶縁層が形成された基板の全面に前記コントロールゲートとして用いられる第３導電層を形成する工程とを含み、前記第２絶縁層を形成する工程後に、前記第１絶縁層及び第２絶縁層をマスクとして前記基板をトレンチエッチングする工程を更に含み、前記第２導電型の不純物でイオン注入を実施する工程では、前記トレンチエッチングされた基板の全面に前記第１絶縁層及び第２絶縁膜をマスクとして前記第２導電型の不純物でイオン注入を実施した後に、前記第２導電型の不純物でイオン注入された前記基板のトレンチ部分に第４導電層を形成し、前記第４導電層を酸化させて前記第４導電層上に第５絶縁層、及び前記第４導電層の下部に接触するように前記第１導電型と反対の第２導電型の不純物を含む前記埋没接合層を形成することを特徴とする。
【００２８】
前記第４導電層は、不純物がドーピングされたポリシリコン膜より形成することが好ましい。
【００２９】
更に、前記コントロールゲートとして用いられる第３導電層上に第５絶縁層のパターンを形成する工程と、前記第５絶縁層のパターンをエッチングマスクとして前記第３導電層及び第４絶縁層をエッチングする工程と、前記エッチングされた第３導電層及び第４絶縁層と第５絶縁層のパターンの側壁にスペーサを形成する工程と、前記スペーサをマスクとして前記第２導電層及び第１導電層をエッチングする工程とを含むことが好ましい。
【００３０】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳細に説明する。
本発明者が案出したセルを、以下ＤｕＳＮＯＲ（Dual String NOR)と称する。
図５は本実施の形態の一例によるＤｕＳＮＯＲ［本発明のセルはＤｕＳＮＯＲ（Dual String NOR)と称する］を有するフラッシュメモリ装置の概略図である。
【００３１】
図５を参照すれば、所望のメモリセルを選択するためのワ−ドラインＷ／Ｌ１乃至Ｗ／Ｌｉと、多数のメモリセルが並列に連結されたストリングＣと、前記ストリングＣを選択するストリング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１と、前記ストリング選択トランジスタを連結するストリング選択ラインＳＳＬと、前記メモリセルを並列に連結するドレインライン３１と、２つのストリングが互いにメモリセルのソ−スを通じて連結されるソースライン３３と、前記ソースライン３３を選択するためのグラウンド選択トランジスタＴ１２，Ｔ３２と、前記グラウンド選択トランジスタを連結するグラウンド選択ラインＧＳＬと、前記ストリング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１のドレインと連結されるビットラインＢＬ１〜ＢＬ４とから構成されている。ここで、参照番号Ｄは単位ブロックを示す。
【００３２】
さらに、本実施の形態のＤｕＳＮＯＲセルにおいて、前記ストリング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１のソースは、ドレインライン３１を通じて各メモリセルのドレインに連結され、２つのストリングを有するメモリセルのソースは、ソースライン３３を通じてグラウンド選択トランジスタＴ１２，Ｔ３２のドレインに連結され、グラウンド選択トランジスタＴ１２，Ｔ３２のソースと共通ソースとが連結されて、隣接したグラウンド選択トランジスタＴ１２，Ｔ３２のソースに共通連結される。
【００３３】
図６は前記図５に示したＤｕＳＮＯＲセルを有するフラッシュメモリ装置のレイアウト図である。
具体的には、参照番号４１，４３及び４９は、それぞれアクチブ領域、トンネル領域及びビットラインを示し、４５，４７，５５はそれぞれフローティングゲート用の第１ポリシリコン膜、フローティングゲート用の第２ポリシリコン膜、及びＮ+ ソース／ドレイン用としてイオン注入される領域を示す。
【００３４】
さらに、本実施の形態のＤｕＳＮＯＲセルにおいて、図６に示されたように、ドレインライン５１とソースライン５３とは絶縁膜の下の埋没接合層より形成され、フローティングゲートは２つのポリシリコン層が連結された積層構造を有し、ドレインラインとドレインライン間の分離は厚いフィールド酸化膜とその下の不純物層とよりなり、ワードライン間のドレインラインとソースライン間の分離は不純物イオン注入により具現される。
【００３５】
図７は本実施の形態の他の例によるＤｕＳＮＯＲセルを有するフラッシュメモリ装置の概略図である。
図７に示したＤｕＳＮＯＲセルと前記図５に示したＤｕＳＮＯＲセルとを比較すれば、グラウンド選択トランジスタＴ１２．Ｔ３２とグラウンド選択トランジスタラインＧＳＬとが取り除かれたことを除いては同一である。図７において、図５と同一の参照符号は同一部材を示しす。
【００３６】
具体的には、図７のＤｕＳＮＯＲセルは、所望のメモリセルを選択するためのワードラインＷＬ１乃至ＷＬｉと、多数のメモリセルが並列に連結されたストリングＣと、前記ストリングＣを選択するストリング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１と、前記ストリング選択トランジスタを連結するストリング選択ラインＳＳＬと、前記メモリセルを並列に連結するドレインライン３１と、２つのストリングが互いにメモリセルのソースを通じて連結されるソースライン３３と、前記ストリング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１のドレインと連結されるビットラインＢＬ１〜ＢＬ４とから構成されている。図７で参照番号Ｄは単位ブロックを示す。
【００３７】
特に、前記ストリング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１のソースは、ドレインライン３１を通じて各メモリセルのドレインに連結され、２つのストリングを有するメモリセルのソースは、ソースライン３３を通じて共通ソースに連結される。
以下、下記製造手順例を参照して前記図５に示された本実施の形態によるＤｕＳＮＯＲセルを有するフラッシュメモリ装置の製造方法を説明する。
【００３８】
＜製造工程例１＞
図８〜図１８は、本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示す断面図である。具体的には、図８Ａ〜図１８Ａは前記図６のａーａ′による断面図、図８Ｂ〜図１８Ｂは前記図６のｂーｂ′による断面図、図８Ｃ〜図１８Ｃは前記図６のｃーｃ′による断面図、図８Ｄ〜図１８Ｄは前記図６のｄーｄ′による断面図である。
【００３９】
図８Ａ〜図８Ｄは、基板１００に活性領域を限定するためにパッド酸化膜１１０、第１ポリシリコン層１２０及び第１シリコン窒化膜１３０を形成する工程を示す。
先ず、ｐ型半導体基板１００にｎウェル（図示せず）を形成した後、前記ｎウェル内にポケットｐウェル（図示せず）を形成する３重のウェル工程を行う。前記３重のウェル工程は、セル動作中の消去又はプログラム時にバルクに０Ｖでない正又は負電圧が印加される場合に必要である。しかしながら、消去又はプログラム動作時にバルクが０Ｖの状態なら、バルクはポケットｐウェル無しにｐ型基板だけで動作可能である。次いで、前記Ｐ型基板１００又はポケットｐウェル上に約２４０Åのパッド酸化膜１１０を成長させる。次に、前記パッド酸化膜１１０上に約１０００Åの第１ポリシリコン層１２０を堆積した後、その上に約１５００Åの第１シリコン窒化膜１３０を堆積する。ついで、前記第１シリコン窒化膜１３０上に第１フォトレジストパターン１４０を形成した後、前記第１フォトレジストパターン１４０をマスクとして前記第１シリコン窒化膜１３０を乾式エッチングする。
【００４０】
図９Ａ〜図９Ｄは、基板１００にフィールド酸化膜１５０を形成して活性領域を限定する工程を示す。
まず、前記第１シリコン窒化膜１３０のエッチングマスクとして用いられた第１フォトレジストパターン１４０を取り除いた後、基板１００の全面に基板と同一のｐ型不純物であるボロン（Ｂ）を、１．０Ｅ１３〜１．０Ｅ１４／cm2 のドーズ量と約５０ＫｅＶのエネルギの条件で、チャネルストップ用としてイオン注入する。次に、基板１００を酸化させて基板に約６０００Åのフィールド酸化膜１５０を成長させて、活性領域を限定する。次いで、第１シリコン窒化膜１３０上に前記フィールド酸化膜１５０の形成時に生成される酸化膜（図示せず）、第１シリコン窒化膜１３０及び第１ポリシリコン層１２０を取り除く。ここで、後続工程で形成されるゲート酸化膜１６０の質を向上させるために、約２００〜５００Åの犠牲酸化膜（図示せず）を成長させ再び取り除く一連の工程をさらに行うこともできる。次いで、ｐ型半導体基板１００の活性領域に約３００Åのゲート酸化膜１６０を成長させた後、前記ゲート酸化膜１６０上に第２フォトレジストパターン１７０を形成する。
【００４１】
次に、後続工程により形成されるビットラインとビットライン間及びドレインラインとドレインライン間の分離特性を強化するために、高エネルギーのセルフィールドイオン注入を基板１００の全面に施す。前記セルフィールドイオン注入のエネルギーは、フィールド酸化膜１５０の厚さを通過できるエネルギー領域が求められ、本例では約１００ＫｅＶ〜３００ＫｅＶのエネルギーと１．０Ｅ１３〜１．０Ｅ１４／cm2 のドース量で行った。このようにセルフィールドイオン注入すれば、後続工程で基板１００の表面で所定の深さに不純物層１８０が形成される。
【００４２】
前記セルフィールドイオン注入は、上記のようにビットラインとビットライン間及びドレインラインとドレインライン間の分離特性を向上させると共に、メモリセルのチャネルで発生するバルクパンチスルー特性を改善させ、且つセルの初期スレッショルド電圧を調整用として用いられる。前記セルフィールドイオン注入を施した後に、セルの初期スレッショルド電圧を調整し得るスレッショルド電圧調節用イオン注入を選択的に施すこともできる。
【００４３】
次いで、第２フォトレジストパターン１７０を用いて選択的にゲート酸化膜１６０を湿式エッチングし、前記湿式エッチングマスクとして用いられた第２フォトレジストパターン１７０を取り除く。この際、後続工程でストリング選択トランジスタとグラウンド選択トランジスタとが形成される部分のゲート酸化膜１６０は、エッチングされないまま保たれる。
【００４４】
図１０Ａ〜図１０Ｄは、トンネル酸化膜１９０及びフローティングゲート用の第２ポリシリコン層２００を形成する工程を示す。
まず、メモリセルが形成される部位に約１０Åのトンネル酸化膜１９０を成長させた後、約１５００Åのフローティングゲート用の第２ポリシリコン層２００と約１０００Åの第２シリコン窒化膜２１０を堆積する。続いて、前記第２シリコン窒化膜２１０上に第３フォトレジストパターン２２０を形成した後、これをマスクとして前記第２シリコン窒化膜２１０と第２ポリシリコン層２００を乾式エッチングする。この際、フローティングゲート用の第２ポリシリコン層２００のエッチングプロファイルがややネガティブなものが好ましい。これは、後続工程のセルフアラインエッチング時にポリシリコン膜よりなるストリンガの発生を抑えるに役立つ。
【００４５】
図１１Ａ〜図１１Ｄは、第１酸化膜２３０、第３シリコン窒化膜２４０及び酸化膜スペーサ２５０を形成する工程を示す。特に、図１１Ｂ及び図１１Ｃの右上の図は、それぞれ参照符号ＥとＦの拡大図である。
まず、前記第２ポリシリコン層２００のエッチングマスクとして用いられた第３フォトレジストパターン２２０を取り除いた後、前記第２ポリシリコン層２００の側壁及び基板上に約２００〜３００Åの第１酸化膜２３０を形成する。前記フローティングゲート用の第２ポリシリコン層２００のエッジに形成された第１酸化膜２３０は、ゲートバーズビークとしてプログラム／消去動作特性を安定化させる。次いで、前記第１酸化膜２３０の表面及び第２シリコン窒化膜２１０の側面に、第３シリコン窒化膜２４０を約１００〜５００Åの厚さに堆積する。次いで、前記第３シリコン窒化膜２４０の側壁にスペーサ用酸化膜を約１０００〜２０００Åの厚さに堆積する。前記第２シリコン窒化膜２１０は、後続工程のスペーサ用酸化膜の乾式エッチング時に取り除かれないほどの厚さでなければならない。続いて、前記酸化膜を乾式エッチングして前記第３シリコン窒化膜２４０の側壁に０．１〜０．２μｍの第１酸化膜スペーサ２５０を形成する。次いで、基板の全面に砒素（Ａｓ）で１．０Ｅ１５〜６．０Ｅ１５／cm2 のドーズ量でイオン注入して、砒素の含まれた不純物層２６０を形成する。
【００４６】
図１２Ａ〜図１２Ｄは、埋没酸化膜２７０及び埋没接合層２８０を形成する工程を示す。
具体的には、イオン注入された基板を酸化させて、イオン注入された領域に約２０００Åの埋没酸化膜２７０（埋没絶縁膜）を形成する。この際、前記埋没酸化膜２７０の下部には埋没接合層２８０が形成される。前記フローティングゲート用の第２ポリシリコン層２００の表面及び側面に存在する第２シリコン窒化膜２１０及び第３シリコン窒化膜２４０は、前記埋没酸化膜２７０の形成時に第２ポリシリコン層２００の消耗を防止する。さらに、第１酸化膜スペーサ２５０は、埋没酸化層２７０の形成時に埋没接合層２８０の拡散によるメモリチャネルの長さのマージンが確保できる。
【００４７】
図１３Ａ〜図１３Ｄは、フローティングゲート用の第３ポリシリコン層２９０を形成する工程を示す。
具体的には、フローティングゲート用の第２ポリシリコン層２００の表面に存在する第２シリコン窒化膜２１０を乾式エッチング又は湿式エッチングで取り除いて、第２ポリシリコン層２００の表面を露出させる。次いで、基板の全面にフローティングゲート用の第３ポリシリコン層２９０を約１０００Åの厚さに堆積した後、フローティングゲートの形成のために第４フォトレジストパターン３００を形成する。次いで、前記第３ポリシリコン層２９０を前記第４フォトレジストパターン３００をエッチングマスクとして乾式エッチングする。この際、第２ポリシリコン層２００と第３ポリシリコン層２９０とが連結されてフローティングゲートとなる。
【００４８】
図１４Ａ〜図１４Ｄは、絶縁膜３１０、コントロールゲート用の第４ポリシリコン層３２０及び第２酸化膜３３０を形成する工程を示す。
まず、第３ポリシリコン層２９０のエッチングに用いられた第４フォトレジストパターン３００を取り除く。次いで、基板の全面に約１００Åの厚さの酸化膜、約１００〜２００Åのシリコン窒化膜及び３０〜６０Åの酸化膜を順次に形成させて、第３ポリシリコン層２９０上にＯＮＯ構造の絶縁膜３１０を形成する。次いで、約３０００Åのコントロールゲート用の第４ポリシリコン層３２０を堆積させ、その上に約３０００Åの第２酸化膜３３０を堆積する。続いて、前記第２酸化膜３３０上に第５フォトレジストパターン（図示せず）を形成した後、これをエッチングマスクとして前記第２酸化膜３３０を乾式エッチングする。そして、前記第２酸化膜のエッチングマスクとして用いられた第５フォトレジストパターン（図示せず）を取り除く。
【００４９】
図１５Ａ〜図１５Ｄは、ストリング選択ライン、グラウンド選択ライン、ワードライン及びフローティングゲートを形成する工程を示す。
具体的には、前記エッチングされた第２酸化膜３３０をエッチングマスクとして、調節ゲート電極用の第４ポリシリコン層３２０、絶縁膜３１０、第３ポリシリコン層２９０及び第２ポリシリコン層２００を連続エッチングする。これにより、第４ポリシリコン層３２０よりなるコントロールゲート、ＯＮＯよりなる絶縁膜３１０及び第２ポリシリコン層２００と第３ポリシリコン層２９０とよりなるフローティングゲートから構成されたメモリセルが完成される。セルアレイを全体的にみれば、ストリング選択ライン、グラウンド選択ライン、ワードラインが完成される。
【００５０】
図１６Ａ〜図１６Ｄは、セルチャネルストップ用イオン注入を施す工程を示す。具体的には、約１０００〜１５００Åの酸化膜を蒸着しこれを乾式エッチングして、メモリセルの側壁に第２酸化膜スペーサ３４０を形成した後、セルチャネルストップ用不純物であるボロンを約１．０Ｅ１２〜１．０Ｅ１４／cm2 のドーズ量でイオン注入して不純物層（図１７Ａの３５０）を形成する。これは、ソースラインとドレインラインとの間に備えられるチャネルとチャネル間の分離特性を向上させるためである。
【００５１】
ここで、後続工程で形成されるビットラインがコンタクトされる部位と共通ソース上にフォトレジストパターン（図示せず）を形成した後、チャネルストップ用イオン注入を施すことも好ましい。これは、ビットラインのコンタクトされる部位と共通ソースの形成される部位との接合降伏電圧の低下を防止するためである。さらに、第２酸化膜スペーサ３４０の形成前に低ドースのセルチャネルストップ用イオン注入を施してｐ- ／ｐ+ のＤＤＤセルチャネルストップ接合を具現することもできる。即ち、ｐ- イオン注入、第２酸化膜スペーサ３４０の形成、ｐ+ イオン注入工程を施すことによって、メモリセルの狭幅効果を抑制し、セルチャネルストップを強化し得る。
【００５２】
図１７Ａ〜図１７Ｄは、ソース／ドレイン用のイオン注入を施す工程を示す。
まず、基板上にソースドレイン用の第６フォトレジストパターン３６０を形成した後、砒素１．０Ｅ１５〜６．０Ｅ１５／cm2 のドーズ量でイオン注入を施して、不純物層３７０を形成する。これにより、後続工程で形成されるビットラインのコンタクトされる領域と共通ソースとが形成される。
【００５３】
図１８Ａ〜図１８Ｄは、ビットラインを形成する工程を示す。先ず、前記イオン注入マスクとして用いられた第６フォトレジストパターン３６０を取り除いた後、酸化膜とＢＰＳＧ膜を堆積して層間絶縁膜３８０を形成する。次いで、前記層間絶縁膜３８０をエッチングしてコンタクトホールを形成した後、基板の全面にビットライン３９０を形成して基板に接続させて本製造工程例１を終了し、本実施の形態のフラッシュメノリ装置を完成する。
【００５４】
＜製造工程例２＞
図１９〜図２１は、本実施の形態のフラッシュメモリ装置の製造方法の工程例２を示す断面図である。具体的には、図１９Ａ〜図２１Ａは前記図６のａーａ′による断面図であり、、図１９Ｂ〜図２１Ｂは記図６のｂーｂ′による断面図であり、図１９Ｃ〜図２１Ｃは前記図６のｃーｃ′による断面図であり、図１９Ｄ〜図２１Ｄは前記図６のｄーｄ′による断面図である。さらに、前記工程例１と同一の参照番号は同一部材を示す。
【００５５】
本実施の形態の工程例２は、第２ポリシリコン層の側壁に形成される絶縁膜の形成方法を除いては前記工程例１と同様である。前記工程例１の図１０Ａ〜図１０Ｄの工程までは同様に行う。
図１９Ａ〜図１９Ｄは、シリコン窒化膜スペーサ５１０を形成する工程を示す。
【００５６】
具体的には、前記第２ポリシリコン層のエッチングマスクとして用いられた第３フォトレジストパターン２２０を取り除いた後、フローティングゲート用の第２ポリシリコン層２００のエッジ及び側壁に約２００〜３００Åの酸化膜５００を形成する。前記フローティングゲート用の第２ポリシリコン層２００のエッジに形成された酸化膜５００は、ゲートバーズビークの役割をしてプログラム／消去動作特性を安定化させる。次いで、基板の全面に約１０００〜２０００Åの厚さにスペーサ用シリコン窒化膜を堆積した後これを乾式エッチングして、前記酸化膜５００の側壁にシリコン窒化膜スペーサ５１０を形成する。この際、前記第２ポリシリコン層２００の表面にもシリコン窒化膜が残るようにエッチングする。次に、基板の全面に１．０Ｅ１５〜６．０Ｅ１５／cm2 のドーズ量で砒素をイオン注入して、後続工程で埋没接合層を形成するためのイオン注入を施して不純物層５２０を形成する。図１９Ａ〜図１９Ｄにおいて、図１９Ａ及び図１９Ｄは工程例１の図１１Ａ及び１１Ｄと同一である。
【００５７】
図２０Ａ〜図２０Ｄは、埋没酸化膜５３０及び埋没接合層５４０を形成する工程を示す。
具体的には、基板を酸化させてイオン注入された領域に約２０００Åの埋没酸化膜５３０を形成する。この際、前記埋没酸化膜５３０の下部には埋没接合層５４０が形成される。図２０Ａ乃至図２０Ｄにおいて、図２０Ａ及び２０Ｄは工程例１の図１２Ａ及び図１２Ｄと同一である。
【００５８】
図２１Ａ〜図２１Ｄは、フローティングゲート用第３ポリシリコン膜５６０を形成する工程を示す。具体的には、前記埋没酸化膜５３０の形成時に、前記第２シリコン窒化膜２１０の表面に存在する酸化膜を取り除いた後、前記第２シリコン窒化膜２１０及びシリコン窒化膜スペーサ５１０を取り除く。次に、基板の全面に酸化膜を約１０００〜１５００Åの厚さに形成した後乾式エッチングして、前記フローティングゲート用第２ポリシリコン層２００の側壁に酸化膜スペーサ５５０を形成する。続いて、基板の全面にフローティングゲート用の第３ポリシリコン層５６０を約１０００Åの厚さに堆積する。次いで、前記第３ポリシリコン層５６０上にフォトレジストパターン５７０を形成した後、前記第３ポリシリコン層を前記フォトレジストパターン５７０をエッチングマスクとして乾式エッチングする。この際、第３ポリシリコン層５６０と第２ポリシリコン層２００とが連結されて、フローティングゲートとして用いられる。図２１Ａ〜図２１Ｄにおいて、図２１Ａ及び図２１Ｄは工程例１の図１３Ａ及び図１３Ｄと同一である。
【００５９】
次に、前記工程例１の図１４〜１８の工程を行って、本実施の形態のＤｕＳＮＯＲセルを有するフラッシュメモリ装置を完成する。
＜製造工程例３＞
図２２Ａ〜図２２Ｄは、本実施の形態のフラッシュメモリ装置の製造方法の工程例３を示した断面図である。具体的には、図２２Ａは前記図６のａーａ′による断面図であり、図２２Ｂは前記図６のｂーｂ′による断面図であり、図２２Ｃは前記図６のｃーｃ′による断面図であり、図２２Ｄは前記図６のｄーｄ′による断面図である。さらに、前記工程例１と同一の参照符号は同一部材を示す。
【００６０】
本実施の形態の工程例３は、フローティングゲート用第３ポリシリコン層の形成工程を除いては前記工程例２と同様である。前記工程例２の図２０Ａ及び図２０Ｄの工程までは同様に行う。
図２２Ａ〜図２２Ｄはフローティングゲート用の第３ポリシリコン層５６０を形成する工程を示す。
【００６１】
具体的には、前記埋没酸化膜５３０の形成時前記第２シリコン窒化膜２１０の表面に存在する酸化膜を取り除いた後、前記第２シリコン窒化膜２１０を取り除く。この際、前記工程例２とは違って前記シリコン窒化膜スペーサ５１０は取り除かない。次に、基板の全面にフローティングゲート用の第３ポリシリコン層５６０を約１０００Åの厚さに堆積する。次いで、前記ポリシリコン層５６０上にフォトレジストパターン５７０を形成した後、前記第３ポリシリコン層５６０を前記フォトレジストパターン５７０をエッチングマスクとして乾式エッチングする。この際、第２ポリシリコン層２００と第３ポリシリコン層５６０とが連結されて、フローティングゲートとして用いられる。図２２Ａ〜図２２Ｄにおいて、図２２Ａ及び図２２Ｄは工程例２の図２１Ａ及び図２１Ｄと同一である。
【００６２】
次に、前記工程例１の図１４〜図１８の工程を行って、本実施の形態のＤｕＳＮＯＲセルを有するフラッシュメモリ装置を完成する。
＜製造工程例４＞
図２３〜図２５は、本実施の形態のフラッシュメモリ装置の製造方法の工程例４を示す断面図である。具体的には、図２３Ａ〜図２５Ａは前記図６のａーａ′による断面図であり、図２３Ｂ〜図２５Ｂは前記図６のｂーｂ′による断面図であり、図２３Ｃ〜図２５Ｃは前記図６のｃーｃ′による断面図であり、図２３Ｄ〜図２５Ｄは前記図６のｄーｄ′による断面図である。さらに、前記工程例１と同一の参照番号は同一部材を示す。
【００６３】
本実施の形態の工程例４は、埋没接合層と第３ポリシリコン層間の絶縁膜を酸化膜として用いることを除けば前記工程例１と同様である。前記工程例１の図１０Ａ〜図１０Ｄの工程までは同様に行う。
図２３Ａ〜図２３Ｄは、酸化膜スペーサの形成及び基板のエッチング工程を示す。
【００６４】
具体的には、第２ポリシリコン層２００のエッチングマスクとして用いられた第３フォトレジストパターン２２０を取り除いた後、フローティングゲート用の第２ポリシリコン層２００の側壁に約１０００〜１５００Åの酸化膜を堆積し、乾式エッチングする。これにより、フローティングゲート用の第２ポリシリコン層２００の側壁に酸化膜スペーサ６００が形成される。続いて、前記酸化膜スペーサ６００及び第２シリコン窒化膜２１０をエッチングマスクとして、後続工程でドレインラインとソースラインとが形成される部位のシリコン基板をトレンチエッチングする。前記シリコン基板を深くエッチングするほどシリコン基板の側壁が長くなるので、後に形成される埋没接合層の抵抗は減少させることができ、その上に絶縁膜を容易に形成させ得る。そして、バルクパンチスルー及びビットライン間の分離特性は、前記工程例１のようにセルフィールドイオン注入により改善できる。
【００６５】
次いで、基板の全面に１．０Ｅ１５〜６．０Ｅ１５／cm2 のドーズ量で砒素をイオン注入して、後続工程で埋没接合層を形成するための不純物層６１０を形成する。図２３Ａ乃至図２３Ｄにおいて、図２３Ａ及び図２３Ｄは工程例１の図１１Ａ及び図１１Ｄと同一である。
図２４Ａ乃至図２４Ｄは、絶縁膜６３０及び埋没接合層６２０を形成する工程を示す。
【００６６】
具体的には、前記イオン注入されたトレンチの表面に約５００〜１０００Åの酸化膜を成長させて、イオン注入された領域に埋没酸化膜６２５を形成する。次いで、約３０００〜６０００ÅのＢＰＳＧ膜を堆積した後、９００〜９５０℃の高温で熱処理して前記ＰＢＳＧ膜を平坦化させる。続いて、前記ＰＢＳＧ膜を全面エッチングして、フローティングゲート用の第２ポリシリコン層２００が露出されるまで乾式エッチングする。結果的に、ＢＰＳＧ膜は、後続工程で形成されるフローティングゲート用の第３ポリシリコン膜の下部の絶縁膜６３０となる。ここで、前記第２シリコン窒化膜の代わりに酸化膜を用いても良い。これは、シリコン基板のエッチング阻止層の役割だけ果たせば良いからである。図２４Ａ乃至図２４Ｄにおいて、図２４Ａ及び図２４Ｄは工程例１の図１２Ａ及び図１２Ｄと同一である。
【００６７】
図２５Ａ乃至図２５Ｄは、フローティングゲート用の第３ポリシリコン膜６４０を形成する工程を示す。具体的には、基板の全面にフローティングゲート用の第３ポリシリコン層６４０を約１０００Åの厚さに堆積した後、フローティングゲートの形成のためにフォトレジストパターン６５０を形成する。次いで、前記第３ポリシリコン層６４０を前記フォトレジストパターン６５０をエッチングマスクとして乾式エッチングする。この際、第２ポリシリコン層２００と第３ポリシリコン層６４０とが連結されて、フローティングゲートとなる。次いで、前記フォトレジストパターン６５０を取り除く。図２５Ａ乃至図２５Ｄにおいて、図２５Ａ及び図２５Ｄは工程例１の図１３Ａ及び図１３Ｄと同一である。
【００６８】
次に、前記工程例１の図１４〜図１８の工程を行って、本実施の形態のＤｕＳＮＯＲセルを有するフラッシュメモリ装置を完成する。
＜製造工程例５＞
図２６、図２７は、本実施の形態のフラッシュメモリ装置の製造方法の工程例５を示す断面図である。具体的には、図２６Ａ，図２７Ａは前記図６のａーａ′、図２６Ｂ，図２７Ｂは前記図６のｂーｂ′、図２６Ｃ，図２７Ｃは前記図６のｃーｃ′、図２６Ｄ，図２７Ｄは前記図６のｄーｄ′による断面図である。さらに、前記工程例１と同一の参照番号は同一部材を示す。
【００６９】
本実施の形態の工程例５は、埋没接合層６２０と第３ポリシリコン層８４０間の絶縁膜８１０の形成方法を除いては前記工程例４と同様である。前記工程例４の図２３Ａ乃至図２３Ｄの工程までは同様に行う。
図２６Ａ乃至図２６Ｄは、ポリシリコン膜８００及び絶縁膜８１０を形成する工程を示す。
【００７０】
具体的には、前記イオン注入された領域に不純物のドーピングされたポリシリコン膜８００を沈積した後、この全面を乾式エッチングする。この際、埋没接合層６２０を形成する。本工程例では、ソースラインとドレインラインの抵抗を減少させるために、埋没接合層６２０と不純物のドーピングされたポリシリコン膜８００を用いる。そして、第２ポリシリコン窒化膜２１０と酸化膜スペーサ６００は、シリコン基板のエッチングとポリシリコン膜８００のエッチング時にエッチング阻止層の役割をする。ここで、前記抵抗を減少させるためのポリシリコン膜８００の厚さは、トレンチエッチング時にオープンされる幅の１／２以上を用いることが好ましく、ポリシリコン膜８００の代わりにポリシリコン膜とタングステンシリサイド膜との積層構造を用い得る。続いて、前記不純物のドーピングされたポリシリコン膜８００を酸化させて、絶縁膜８１０を形成する。図２６Ａ乃至図２６Ｄにおいて、図２６Ａ、図２６Ｂ，図２６Ｃは、工程例４の図２４Ａ，図２４Ｂ，図２４Ｃと同一である。
【００７１】
図２７Ａ乃至図２７Ｄは、フローティングゲート用の第３ポリシリコン膜８４０を形成する工程を示す。
具体的には、第２シリコン窒化膜２１０上の酸化膜と第２シリコン窒化膜２１０を湿式エッチングで取り除いた後、基板の全面にフローティングゲート用の第３ポリシリコン層８４０を約１０００Åの厚さに堆積する。次いで、前記第３ポリシリコン層８４０上にフローティングゲートの形成のためにフォトレジストパターン８３０を形成した後、前記第３ポリシリコン層８４０を前記フォトレジストパターン８３０をエッチングマスクとして乾式エッチングする。この際、第２ポリシリコン層２１０と第３ポリシリコン層８４０とが連結されて、フローティングゲートとして用いられる。図２７Ａ〜図２７Ｄにおいて、図２７Ａ、図２７Ｂ、図２７Ｃは、工程例４の図２５Ａ、図２５Ｂ、図２５Ｃと同一である。
【００７２】
次に、前記工程例１の図１４〜図１８の工程を行って、本実施の形態のＤｕＳＮＯＲセルを有するフラッシュメモリ装置を完成する。
＜製造工程例６＞
図２８及び図２９は、本実施の形態のフラッシュメモリ装置の製造方法の工程例６を示す断面図である。
【００７３】
具体的には、図２８Ａ及び図２９Ａは前記図６のａーａ′、図２８Ｂ及び図２９Ｂは前記図６のｂーｂ′、図２８Ｃ及び図２９Ｃは前記図６のｃーｃ′、図２８Ｄ及び図２９Ｄは前記図６のＤーＤ′による断面図である。さらに、前記工程例１と同一の参照番号は同一部材を示す。
本実施の形態の工程例６は、第２酸化膜３３０、第４ポリシリコン層３２０及び絶縁膜３１０の側壁に酸化膜スペーサ７００を形成した後、第３ポリシリコン層２９０及び第２ポリシリコン層２００をエッチングすることを除けば前記工程例１と同様である。前記工程例１の図１４Ａ〜図１４Ｄまでの工程は同様に行う。
【００７４】
図２８Ａ乃至図２８Ｄは、ゲート電極用第４ポリシリコン層３２０及び絶縁膜３１０をエッチングする工程を示す。
具体的には、前記第２酸化膜３３０をエッチングマスクとしてゲート電極用第４ポリシリコン層３２０及び絶縁膜３１０をエッチングする。図２８Ａ乃至図２８Ｄにおいて、図２８Ｃ及び図２８Ｄは工程例１の図１５Ｃ及び図１５Ｄと同一である。
【００７５】
図２９Ａ及び図２９Ｄは、ストリング選択ライン、グラウンド選択ライン、ワードライン及び第２ポリシリコン層及び第３ポリシリコン層とより構成されるフローティングゲートを形成する工程を示す。
具体的には、約１０００〜１５００Åのスペーサ用酸化膜を全面的に堆積した後、乾式エッチングして前記第２酸化膜３３０、第４ポリシリコン層３２０及び絶縁膜３１０の側壁に酸化膜スペーサ７００を形成する。次いで、前記第２酸化膜３３０及び酸化膜スペーサ７００をエッチングマスクとして、フローティングゲート用の第３ポリシリコン層２９０及び第２ポリシリコン層２００を連続に乾式エッチングする。これにより、ストリング選択ライン、グラウンド選択ライン、ワードライン及び第２ポリシリコン層２００と第３ポリシリコン層２９０とにより構成されたフローティングゲートが完成される。続いて、ストリングの除去のためのエッチングを施して、フローティングゲート幅をコントロールゲート幅と同様または広く調整できる。図２９Ａ乃至図２９Ｄにおいて、図２９Ｃ及び図２９Ｄは工程例１の図１６Ｃ及び図１６Ｄと同一である。
【００７６】
次に、前記工程例１の図１７〜図１８の工程を行って、本実施の形態のＤｕＳＮＯＲセルを有するフラッシュメモリ装置を完成する。
＜セル動作例＞
以下、本実施の形態によるＤｕＳＮＯＲセルを有するフラッシュメモリ装置のセル動作を図５を用いて説明する。
【００７７】
消去動作を調べてみれば、まず、ＷＬ４の下のメモリセルＭ１４，Ｍ２４，Ｍ３４，Ｍ４４を消去させようとすれば、選択ワードラインＷＬ４に約１８Ｖの高電圧を印加し選択されないワードラインに０Ｖを印加する。そして、ビットラインＢＬ１〜ＢＬ４に０Ｖを印加し、ストリング選択ライン（ＳＳＬ）に５Ｖを印加して、０Ｖのビットライン電圧がドレインラインに伝達されて０Ｖとし、ＧＬＳには０Ｖを印加してグラウンド選択トランジスタＴ２１，Ｔ３４をオフさせて、ソースラインをフローティングさせる。その結果、０Ｖのバルクと１５Ｖのワードライ４の電圧により、電子がバルクからフローティングゲートにＦ−Ｎトンネリングされて、セルのス４ショルド電圧を６〜７Ｖに増加させることにより消去動作が完了される。
【００７８】
次に、メモリセルＭ２４をプログラムしようとするなら、選択ワードラインＷＬ４に−８Ｖの負電圧を印加し、選択されないワードラインに０Ｖを印加する。そして、選択ビットラインＢＬ２には５Ｖを印加し、選択されないビットラインＢＬ１，ＢＬ３，ＢＬ４には０Ｖを印加する。ＳＳＬの電圧がストリング選択トランジスタのスレッショルド電圧によるドロップ無しにドレインラインに印加されるように７Ｖ以上印加し、ソースラインをフローティングさせるためにＧＳＬに０Ｖを印加する。結果的に、メモリセルのドレインラインに５Ｖとワードラインに−８Ｖの負電圧により、電子がフローティングゲートからメモリセルのドレインにＦ−Ｎトンネリングされて、フローティングゲートをディスチャージさせることによってメモリセルのスレッショルド電圧を１〜２Ｖに保たせることによって動作が完了される。
【００７９】
次に、消去及びプログラムされたセルの読取り動作は、ビットラインに約１Ｖ、ワードラインに５Ｖ、共通ソースとバルクに０Ｖを印加する。そして、ストリング選択ライン（ＳＳＬ）及びグラウンド選択ライン（ＧＳＬ）に５Ｖを印加してストリング選択トランジスタとグラウンド選択トランジスタをターンオンさせることによって、ビットライン及び共通ソースに流れる電流を感知することによって行われる。
【００８０】
本発明は前記の実施の形態に限定されるず、多くの変形が本発明の技術的な思想内で当分野で通常の知識を持つものにより可能なことは明白である。
【００８１】
【発明の効果】
本発明によるフラッシュメモリ装置のセルは、厚いフィールド絶縁膜とセルフィールドイオン注入を通じてビットライン間を分離し、フローティングゲートを２層のポリシリコン層より構成し、セルフアラインエッチングを用いてストリング選択トランジスタ、グラウンド選択トランジスタ及びワードラインを形成して、動作を安定化させ、且つ高集積に好適である。
【図面の簡単な説明】
【図１】従来の技術によるＤＩＮＯＲセルを有するフラッシュメモリ装置の概略図及び断面図である。
【図２】従来の技術によるＤＩＮＯＲセルを有するフラッシュメモリ装置の概略図及び断面図である。
【図３】従来の技術によるＡＮＤセルを有するフラッシュメモリ装置の概略図である。
【図４Ａ】
【図４Ｂ】それぞれ従来の技術によるＡＮＤセルのワードライン及びビットライン方向による断面図である。
【図５】本実施の形態の一例によるＤｕＳＮＯＲセルを有するフラッシュメモリ装置の概略図である。
【図６】前記図５に示したＤｕＳＮＯＲセルを有するフラッシュメモリ装置のレイアウト図である。
【図７】本実施の形態の他の例によるＤｕＳＮＯＲセルを有するフラッシュメモリ装置の概略図である。
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例１を示した断面図である。
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例２を示した断面図である。
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例２を示した断面図である。
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例２を示した断面図である。
【図２２Ａ】
【図２２Ｂ】
【図２２Ｃ】
【図２２Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例３を示した断面図である。
【図２３Ａ】
【図２３Ｂ】
【図２３Ｃ】
【図２３Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例４を示した断面図である。
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２４Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例４を示した断面図である。
【図２５Ａ】
【図２５Ｂ】
【図２５Ｃ】
【図２５Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例４を示した断面図である。
【図２６Ａ】
【図２６Ｂ】
【図２６Ｃ】
【図２６Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例５を示した断面図である。
【図２７Ａ】
【図２７Ｂ】
【図２７Ｃ】
【図２７Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例５を示した断面図である。
【図２８Ａ】
【図２８Ｂ】
【図２８Ｃ】
【図２８Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例６を示した断面図である。
【図２９Ａ】
【図２９Ｂ】
【図２９Ｃ】
【図２９Ｄ】本実施の形態のフラッシュメモリ装置の製造方法の工程例６を示した断面図である。
【図１】
0004247762.tif 000002
【図２】
0004247762.tif 000003
【図３】
0004247762.tif 000004
【図４Ａ】
0004247762.tif 000005
【図４Ｂ】
0004247762.tif 000006
【図５】
0004247762.tif 000007
【図６】
0004247762.tif 000008
【図７】
0004247762.tif 000009
【図８Ａ】
0004247762.tif 000010
【図８Ｂ】
0004247762.tif 000011
【図８Ｃ】
0004247762.tif 000012
【図８Ｄ】
0004247762.tif 000013
【図９Ａ】
0004247762.tif 000014
【図９Ｂ】
0004247762.tif 000015
【図９Ｃ】
0004247762.tif 000016
【図９Ｄ】
0004247762.tif 000017
【図１０Ａ】
0004247762.tif 000018
【図１０Ｂ】
0004247762.tif 000019
【図１０Ｃ】
0004247762.tif 000020
【図１０Ｄ】
0004247762.tif 000021
【図１１Ａ】
0004247762.tif 000022
【図１１Ｂ】
0004247762.tif 000023
【図１１Ｃ】
0004247762.tif 000024
【図１１Ｄ】
0004247762.tif 000025
【図１２Ａ】
0004247762.tif 000026
【図１２Ｂ】
0004247762.tif 000027
【図１２Ｃ】
0004247762.tif 000028
【図１２Ｄ】
0004247762.tif 000029
【図１３Ａ】
0004247762.tif 000030
【図１３Ｂ】
0004247762.tif 000031
【図１３Ｃ】
0004247762.tif 000032
【図１３Ｄ】
0004247762.tif 000033
【図１４Ａ】
0004247762.tif 000034
【図１４Ｂ】
0004247762.tif 000035
【図１４Ｃ】
0004247762.tif 000036
【図１４Ｄ】
0004247762.tif 000037
【図１５Ａ】
0004247762.tif 000038
【図１５Ｂ】
0004247762.tif 000039
【図１５Ｃ】
0004247762.tif 000040
【図１５Ｄ】
0004247762.tif 000041
【図１６Ａ】
0004247762.tif 000042
【図１６Ｂ】
0004247762.tif 000043
【図１６Ｃ】
0004247762.tif 000044
【図１６Ｄ】
0004247762.tif 000045
【図１７Ａ】
0004247762.tif 000046
【図１７Ｂ】
0004247762.tif 000047
【図１７Ｃ】
0004247762.tif 000048
【図１７Ｄ】
0004247762.tif 000049
【図１８Ａ】
0004247762.tif 000050
【図１８Ｂ】
0004247762.tif 000051
【図１８Ｃ】
0004247762.tif 000052
【図１８Ｄ】
0004247762.tif 000053
【図１９Ａ】
0004247762.tif 000054
【図１９Ｂ】
0004247762.tif 000055
【図１９Ｃ】
0004247762.tif 000056
【図１９Ｄ】
0004247762.tif 000057
【図２０Ａ】
0004247762.tif 000058
【図２０Ｂ】
0004247762.tif 000059
【図２０Ｃ】
0004247762.tif 000060
【図２０Ｄ】
0004247762.tif 000061
【図２１Ａ】
0004247762.tif 000062
【図２１Ｂ】
0004247762.tif 000063
【図２１Ｃ】
0004247762.tif 000064
【図２１Ｄ】
0004247762.tif 000065
【図２２Ａ】
0004247762.tif 000066
【図２２Ｂ】
0004247762.tif 000067
【図２２Ｃ】
0004247762.tif 000068
【図２２Ｄ】
0004247762.tif 000069
【図２３Ａ】
0004247762.tif 000070
【図２３Ｂ】
0004247762.tif 000071
【図２３Ｃ】
0004247762.tif 000072
【図２３Ｄ】
0004247762.tif 000073
【図２４Ａ】
0004247762.tif 000074
【図２４Ｂ】
0004247762.tif 000075
【図２４Ｃ】
0004247762.tif 000076
【図２４Ｄ】
0004247762.tif 000077
【図２５Ａ】
0004247762.tif 000078
【図２５Ｂ】
0004247762.tif 000079
【図２５Ｃ】
0004247762.tif 000080
【図２５Ｄ】
0004247762.tif 000081
【図２６Ａ】
0004247762.tif 000082
【図２６Ｂ】
0004247762.tif 000083
【図２６Ｃ】
0004247762.tif 000084
【図２６Ｄ】
0004247762.tif 000085
【図２７Ａ】
0004247762.tif 000086
【図２７Ｂ】
0004247762.tif 000087
【図２７Ｃ】
0004247762.tif 000088
【図２７Ｄ】
0004247762.tif 000089
【図２８Ａ】
0004247762.tif 000090
【図２８Ｂ】
0004247762.tif 000091
【図２８Ｃ】
0004247762.tif 000092
【図２８Ｄ】
0004247762.tif 000093
【図２９Ａ】
0004247762.tif 000094
【図２９Ｂ】
0004247762.tif 000095
【図２９Ｃ】
0004247762.tif 000096
【図２９Ｄ】
0004247762.tif 000097