(57)【特許請求の範囲】
【請求項１】
同期タイミング信号の障害に対応可能なデジタルＰＬＬ装置であって、
前記デジタルＰＬＬ装置に入力する複数の同期タイミング信号を切り替える第１のセレクタと、
前記第１のセレクタによって選択した同期タイミング信号と内部タイミング信号とを比較して位相差に応じた第１の位相補正値を出力する位相比較器と、
前記第１のセレクタが選択した後、前記デジタルＰＬＬ装置が同期タイミング信号の切り替えを完了するまでの期間に、第２の位相補正値を出力するホールドオーバー部と、
前記第１の位相補正値、もしくは前記第２の位相補正値を選択して誤差信号を出力する第２のセレクタと、
前記誤差信号に基づいて周波数を変化させた可変周波数信号を出力するリミッターと、
前記可変周波数信号を１／Ｎに分周した前記内部タイミング信号出力する分周器と、
デジタルＰＬＬ装置全体を制御する制御部と、を有し、
さらに、前記ホールドオーバー部は、
記憶すべき前記第１の位相補正値のフレーム数をカウントするフレームカウンターと、
前記第１の位相補正値の加減算数をカウントするアップダウンカウンターと、
前記デジタルＰＬＬ装置が安定動作しているときの前記第１の位相補正値と、前記フレーム数ごとの前記加減算数と、を記憶するメモリと、
前記メモリから読み出して前記第２の位相補正値を再生するデコーダ回路と、
前記メモリの読み出し書き込みを制御するコントロール部と、を有し、
前記制御部は、
１の前記同期タイミング信号に障害が発生すると、前記第１のセレクタの入力を他の前記同期タイミング信号に切り替えて、前記第２のセレクタの入力を前記第２の位相補正値に切り替える、とともに、前記コントロール部に制御させて、前記メモリの書き込みを中止し、前記デコーダ回路に前記第２の位相補正値を再生させ、前記位相比較器にフレーム毎に位相補正をさせて、前記分周器が出力する前記内部タイミング信号の変動を抑圧することを特徴とするデジタルＰＬＬ装置。
【請求項２】
前記コントロール部は前記フレームカウンターが記憶するべき位相補正値の前記フレーム数を設定可能であって、前記メモリの読み出し書き込み動作の前記フレーム数に設定することを特徴とする請求項１記載のデジタルＰＬＬ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、障害発生時に生じる出力クロック信号の変動を抑圧するホールドオーバー部を備え、同期網の同期タイミング信号の切替えを行うデジタルＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）装置に関するものである。
【０００２】
【従来の技術】
図９は従来のデジタルＰＬＬ装置のブロック図である。図９においてセレクタ１と、位相比較器２と、リミッター５と、ループフィルター６と、制御部７が構成されている。従来より、デジタル同期網において、高信頼度のクロック信号を確保するため、図９に示すように、プライマリマスタから第１の同期タイミング信号ａ、セカンダリマスタから第２の同期タイミング信号ｂが送られてきて、第１の同期タイミング信号ａが正常なときは第１の同期タイミング信号ａがセレクタ１で選択されて位相比較器２へ送られる。
【０００３】
位相比較器２では、セレクタ１より送られてきた同期タイミング信号ｄとリミッターで生成されたクロックをループフィルターで分周した内部タイミング信号ｃとの位相を比較し、位相差に応じた信号である位相補正信号ｅがリミッター５に送られる。リミッター５では位相比較器２より送られてきた誤差信号により、入力信号の位相が進んだときは周波数を低くし、位相が遅れたときは周波数を高くして位相が追跡される。ループフィルター６ではリミッター５より送られてきたクロック信号が１／Ｎに分周されて、位相比較器２に送られる。位相比較器２ではセレクタ１からおくられてきた同期タイミング信号ｄとループフィルター６から送られてきた内部タイミング信号ｃとの位相が比較され、位相差に応じた位相補正信号ｅがリミッター５に送り出される。
【０００４】
ここで、位相比較器２、リミッター５、ループフィルター６とでデジタルＰＬＬ回路が構成されており、順次ループ的に動作し、常にプライマリマスタより送られてきた第１の同期タイミング信号ａに同期したクロック信号ｆがループフィルター６で生成され、出力端子より装置内の所要回路に供給される。受信する第１の同期タイミング信号ａの断が発生すると、同期タイミング信号の断を検出した制御部７の制御により第１の同期タイミング信号ａから第２の同期タイミング信号ｂに切り替えられ、以降、第１の同期タイミング信号ａが回復するまでの間、受信される第２の同期タイミング信号に同期したクロック信号がリミッター５およびループフィルタ６を介して生成される。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のデジタルＰＬＬ装置においては、第１の同期タイミング信号が障害になったとき、その検出時間の間、および、第１の同期タイミング信号から第２の同期タイミング信号に切替える際、瞬断が発生する。この瞬断のため、位相比較器における第２の同期タイミング信号とループフィルターから送られてくる内部比較タイミング信号との位相差が大きくなり、ループフィルターから生成されるクロック信号の変動が起きるという問題点を有していた。
【０００６】
本発明は、この様な問題を解決するものであり、比較的少ないメモリ容量で、障害時のクロック周波数変動を抑圧できるデジタルＰＬＬ装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この課題を解決するために本発明は、同期タイミング信号の障害に対応可能なデジタルＰＬＬ装置であって、デジタルＰＬＬ装置に入力する複数の同期タイミング信号を切り替える第１のセレクタと、第１のセレクタによって選択した同期タイミング信号と内部タイミング信号とを比較して位相差に応じた第１の位相補正値を出力する位相比較器と、第１のセレクタが選択した後、デジタルＰＬＬ装置が同期タイミング信号の切り替えを完了するまでの期間に、第２の位相補正値を出力するホールドオーバー部と、第１の位相補正値、もしくは第２の位相補正値を選択して誤差信号を出力する第２のセレクタと、誤差信号に基づいて周波数を変化させた可変周波数信号を出力するリミッターと、可変周波数信号を１／Ｎに分周した内部タイミング信号出力する分周器と、デジタルＰＬＬ装置全体を制御する制御部と、を有し、さらに、ホールドオーバー部は、記憶すべき第１の位相補正値のフレーム数をカウントするフレームカウンターと、第１の位相補正値の加減算数をカウントするアップダウンカウンターと、デジタルＰＬＬ装置が安定動作しているときの第１の位相補正値と、フレーム数ごとの加減算数と、を記憶するメモリと、メモリから読み出して第２の位相補正値を再生するデコーダ回路と、メモリの読み出し書き込みを制御するコントロール部と、を有し、制御部は、１の同期タイミング信号に障害が発生すると、第１のセレクタの入力を他の同期タイミング信号に切り替えて、第２のセレクタの入力を第２の位相補正値に切り替える、とともに、コントロール部に制御させて、メモリの書き込みを中止し、デコーダ回路に第２の位相補正値を再生させ、位相比較器にフレーム毎に位相補正をさせて、分周器が出力する内部タイミング信号の変動を抑圧することを特徴とするデジタルＰＬＬ装置、としたものである。
【０００８】
この本発明によれば、比較的少ないメモリ容量で、障害時のクロック周波数変動を抑圧できるデジタルＰＬＬ装置が得られる。
【０００９】
【発明の実施の形態】
本実施の形態１に記載の第１の発明は、デジタル同期網における同期タイミング切替時に、入力する第１の同期タイミング信号から第２の同期タイミング信号に切替える第１のセレクタと、第１のセレクタから出力される同期タイミング信号と内部タイミング信号との位相差を比較して、位相差に対応した位相補正値を出力する位相比較器と、安定動作時点での前記位相比較器の位相補正値を記憶し、第１の同期タイミング信号が障害になったときから、第２の同期タイミング信号に切替えるまでの期間、ホールドオーバー動作に自動的に切替え高精度の位相補正を行うホールドオーバー部と、通常状態の位相補正値データと、ホールドオーバーモードの位相値補正データの切替制御を行う第２のセレクタと、第２のセレクタから出力される位相補正信号により、基準周波数を切替えて位相を追跡するリミッターと、位相補正された基準クロック信号の不要高調波やノイズを除去して、所望の周波数の同期タイミング信号を出力するループフィルターと、すべてのブロックに対して制御を行う制御部を備えたものであり、障害時のクロック周波数変動を抑圧することができる。
【００１０】
本実施の形態２に記載の第２の発明は、第１の発明に記載のデジタルＰＬＬ装置において、ホールドオーバー部は、前記ホールドオーバー部は、メモリに記憶する位相補正値のフレーム数を決定するフレームカウンターと、前記フレームカウンターでカウントされたフレーム数毎の加算、減算を行うアップ・ダウンカウンターと、そのカウント値である位相補正値を記憶するメモリと、メモリへのリード、ライト制御、アドレス制御を行うコントロール部と、メモリからの出力データを補正回数と補正データにデコードするデコーダ回路を備え、メモリに記憶する位相補正量を何フレーム毎に書き込むのか設定、制御することにより、メモリ容量を削減するものである。
【００１１】
本実施の形態３に記載の第３の発明は、第１の発明に記載のデジタルＰＬＬ装置において、前記第１の同期タイミング信号から第２の同期タイミング信号に切替える際、事前に第２の同期タイミング信号を第１の同期タイミング信号にエッジトリガをかけておくエッジ同期部を備え、障害時の同期タイミング信号を位相がずれることなく切替えができるものである。
【００１２】
本実施の形態４に記載の第４の発明は、第１の発明に記載のデジタルＰＬＬ装置において、前記位相比較器において、内部タイミング信号と同期タイミング信号の位相をカウントする位相カウンターと、前記位相カウンターのカウント値を既定の基準と比較する位相検出回路と、同期タイミング信号の周波数をカウントする周波数カウンターと、前記周波数カウンターのカウント値を既定の基準と比較する周波数検出回路と、前記位相検出回路からの位相結果と周波数検出回路からの周波数結果から位相補正値を出力する位相補正値検出回路と、同期タイミング信号の位相条件、および前方保護、後方保護の条件から同期／非同期を自動判定する状態遷移検出回路を備え、ＰＬＬの同期状態を検知することができ、位相補正精度を向上することができるものである。
【００１３】
本実施の形態５に記載の第５の発明は、第１、第４の発明に記載のデジタルＰＬＬ装置において、前記位相比較器において、同期／非同期状態に応じて位相補正量を可変することが可能な位相補正値検出回路を備えたものであり、位相追跡速度を位相のずれの大きさに応じて自動的に可変し、高速位相補正を精度よく行なうことができる。
【００１４】
（実施の形態１）
図１は本発明の実施の形態１におけるデジタルＰＬＬ装置のブロック図である。図１において、デジタル同期網における同期タイミング切替時、入力する第１の同期タイミング信号ａから第２の同期タイミング信号ｂに切替える第１のセレクタ１と、第１のセレクタ１から出力される同期タイミング信号ｄと内部タイミング信号ｃとの位相差を比較して、位相差に対応した位相補正値を出力する位相比較器２と、安定動作時点での前記位相比較器２の位相補正値を記憶し、第１の同期タイミング信号ａが障害になったときから、第２の同期タイミング信号ｂに切替えるまでの期間、ホールドオーバー動作に自動的に切替え高精度の位相補正を行うホールドオーバー部３と、通常状態の位相補正値データと、ホールドオーバーモードの位相値補正データの切替制御を行う第２のセレクタ４と、第２のセレクタ４から出力される位相補正信号ｅにより、基準周波数を切替えて位相を追跡するリミッター５と、位相補正された基準クロック信号の不要高調波やノイズを除去して、所望の周波数の同期タイミング信号を出力するループフィルター６と、すべてのブロックに対して制御を行う制御部７を有している。
【００１５】
以上のように構成されたデジタルＰＬＬ装置について、その動作を説明する。デジタル同期網において、高信頼度のクロック信号を確保するため、図１に示すように、プライマリマスタから第１の同期タイミング信号ａ、セカンダリマスタから第２の同期タイミング信号ｂが送られてきて、第１の同期タイミング信号ａが正常なときは第１の同期タイミング信号ａが第１のセレクタ１で選択されて位相比較器２へ送られる。位相比較器２では、第１のセレクタ１より送られてきた同期タイミング信号ｄとリミッター５で生成されたクロックをループフィルター６で分周した内部タイミング信号ｃとの位相を比較し、位相差に応じた信号が第２のセレクタ４を介してリミッター５に送られる。
【００１６】
リミッター５では位相比較器２より送られてきた誤差信号により、入力信号の位相が進んだときは周波数を低くし、位相が遅れたときは周波数を高くして位相が追跡される。ループフィルター６ではリミッター５より送られてきたクロック信号が１／Ｎに分周されて、位相比較器２に送られる。位相比較器２では第１のセレクタ１からおくられてきた同期タイミング信号ａとループフィルター６から送られてきた内部タイミング信号ｃとの位相が比較され、位相差に応じた信号が第２のセレクタ４を介してリミッター５に送り出される。
【００１７】
ここで、位相比較器２、リミッター５、ループフィルター６とでデジタルＰＬＬ回路が構成されており、順次ループ的に動作し、常にプライマリマスタより送られてきた同期タイミング信号ｄに同期したクロック信号がループフィルター６で生成され、出力端子より装置内の所要回路に供給される。ここで、この安定動作時点での位相比較器２の位相補正値をホールドオーバー部３に記憶し、受信する第１の同期タイミング信号ａに障害が発生した時点から、第２の同期タイミング信号ｂに切替えるまでの期間、制御部７によりセレクタ４をホールドオーバー動作に自動的に切替え高精度の位相補正を行なう。
【００１８】
以上のように、ホールドオーバー回路を用いて、第１の同期タイミング信号が障害になったとき、その検出時間の間、および、第１の同期タイミング信号から第２の同期タイミング信号に切替える際、位相比較器における第２の同期タイミング信号とループフィルターから送られてくる内部比較タイミング信号との位相差を小さくすることが可能であり、ループフィルター６から生成されるクロック信号ｆの変動を抑圧しようとするものである。以上のように本実施の形態１によれば、障害時のクロック周波数変動を抑圧できるデジタルＰＬＬ装置を得ることができる。
【００１９】
（実施の形態２）
図２は、本発明の実施の形態２におけるデジタルＰＬＬ装置のホールドオーバー部のブロック図であり、図３は本発明の実施の形態２におけるデジタルＰＬＬ装置のホールドオーバー部のタイミング図である。図１、２、３を用いて以下にその動作を説明する。
【００２０】
デジタルＰＬＬ装置のホールドオーバー部３は、位相補正値を記憶するメモリ１５と、メモリ１５に記憶する位相補正値のフレーム数を決定するフレーム・カウンター１１と、フレーム・カウンター１１でカウントされたフレーム数毎の加算、減算を行うアップ・ダウンカウンター１２と、アップ・ダウン制御回路１３と、そのカウント値である位相補正値を記憶するメモリ１５と、メモリ１５へのリード、ライト制御、アドレス制御を行うコントロール部１４と、メモリ１５からの出力データを補正回数と補正データにデコードするデコーダ回路１６を有している。
【００２１】
以上のように構成された回路について、その動作を説明する。制御部７からフレーム・カウンター１１には何フレーム毎にメモリ１５に補正値データを記憶するのかを設定する補正フレーム数設定データが設定される。そして位相比較器２からの補正データをアップ・ダウン制御回路１３でアップ・ダウンカウンターのカウント値設定を行ない、フレーム・カウンター１１で設定したカウント値毎に位相補正値の加減算した合計がメモリ１５に位相補正値データとして記憶される。そしてメモリ１５はリングバッファ構成とし、スタートアドレスから限られた容量を満たした場合はスタートアドレスから上書きを始め、この動作を繰り返す。そして、クロック異常状態が発生した場合、その時点でコントロール部１４はエラー信号によりライト動作が中止され、リード動作に切り替る。このリード動作タイミングはフレーム・カウンター１１で設定されたフレーム数毎にリードされる（図３参照）。
【００２２】
以上のように、メモリ１５に記憶する位相補正量を何フレーム毎に書き込むのか設定、制御することが可能であり、位相補正精度を保ちつつメモリー容量を削減しようとするものである。また本実施の形態２によれば、メモリ容量を削減することができるデジタルＰＬＬ装置におけるホールドオーバー装置を得ることができる。
【００２３】
（実施の形態３）
図４は、本発明の実施の形態３におけるデジタルＰＬＬ装置のブロック図である。エッジ同期部８以外は実施の形態１のデジタルＰＬＬ装置と同様であるので説明は省略する。
【００２４】
次にその動作を説明する。第１の同期タイミング信号が障害になった場合、第１の同期タイミング信号ａから第２の同期タイミング信号ｂに切替える際、事前に第２の同期タイミング信号ｂを第１の同期タイミング信号ａにエッジ同期部８でエッジ同期をかけておくように動作する。このエッジ同期は第１のタイミング信号が安定に動作していることを制御部７からのステータス信号をもとに検知し、安定動作時に定期的にエッジ同期をかけていくものである。したがって、第１の同期タイミング信号が障害になった場合の同期タイミングを、位相ズレがないように切替えようとするものである。以上のように本実施の形態３によれば、障害時の同期タイミングを位相がすれることなく切替えできるデジタルＰＬＬ装置を得ることができる。
【００２５】
（実施の形態４）
図５は本発明の実施の形態４におけるデジタルＰＬＬ装置の位相比較部のブロック図であり、図６は本発明の実施の形態４におけるデジタルＰＬＬ装置の位相比較部のタイミング図であり、図７は本発明の実施の形態４における位相比較部の状態遷移図であり、図８は本発明の実施の形態４における位相比較部の位相補正値および同期／非同期判定例図である。
【００２６】
実施の形態４のデジタルＰＬＬ装置の位相比較器２は、位相カウンター２１と、位相検出回路２２と、周波数カウンター２３と、周波数検出回路２４と、位相補正値検出回路２５と、状態遷移検出回路２６を有している。
【００２７】
以上のように構成された回路について、その動作を説明する。まず、内部フレーム信号と同期タイミング信号ｄからの被比較フレーム信号の位相差を検出するために、位相カウンター２１では内部フレーム信号タイミング信号でリセットをかけ、そこから位相補正クロックでカウントを開始し、被比較フレーム信号の次のフレームまでカウントを行う（図６参照）。そのカウント値はコンパレータで構成された位相検出回路２２で同期／非同期状態を検出し、さらに同期も位相状態が進み、遅れ、一致の３通りの状態を検出する（図８参照）。
【００２８】
次に位相補正精度を向上するために、前記位相条件に加えて周波数条件も検出するために、周波数カウンター２３では被比較フレーム信号の周波数をシステムクロックにてカウントする。そのカウント値は周波数検出回路２４で理想的な周波数に対して低い、高い、一致の３通りの状態を検出する。位相検出回路２２と周波数検出回路２４の結果より、位相補正値検出回路２５でマイナス補正、プラス補正、補正なしの３通りに判定する。この位相判定動作を各フレーム毎に行い、次のフレームで位相補正を行なう。
【００２９】
状態遷移検出回路２６では位相検出回路２２からの同期／非同期判定結果より同期状態を制御部７へ通知する。この状態遷移検出回路２６では図７に示すように非同期状態から同期を１回検出すると後方保護状態に状態遷移し、この後方保護の設定値であるｍ回同期を検出したら、同期状態に状態遷移する。しかし、１回でも非同期を検出した場合は非同期状態に状態遷移が戻ってしまう。そして、同期状態から非同期を１回検出すると、前方保護状態に遷移し、この前方保護の設定値であるｎ回非同期を検出したら、非同期状態に状態遷移する。しかし、１回でも同期を検出した場合は同期状態に状態遷移が戻ってしまう。
【００３０】
このとき、同期から非同期に状態遷移したとき（いわゆる前方保護から非同期状態に状態遷移したとき）、ＰＬＬエラー信号を制御部に通知する。また、位相検出回路２２からの位相検出信号は、制御部７に出力される。これは、請求項５に示すように、自動的に位相状態に応じて補正量を可変して位相追跡することの位相状態検出に使用される。以上のように同期タイミング信号ｄの位相条件、および前方保護、後方保護の条件から同期／非同期を自動判定しようとするものであり、位相条件に加えて周波数条件により、位相補正精度を向上させる。
【００３１】
以上のように本実施の形態４によれば、ＰＬＬの同期状態を検知することができ、位相補正精度を向上できるデジタルＰＬＬ装置を得ることができる。
【００３２】
（実施の形態５）
第１、第４の発明に記載のデジタルＰＬＬ装置の図５に示す位相比較器において、位相補正値検出回路２５以外は実施の形態４記載のデジタルＰＬＬ装置と同様であるので説明は省略する。
【００３３】
以上のように構成された位相補正値検出回路２５について、その動作を説明する。
【００３４】
第１、第４の発明に記載のデジタルＰＬＬ装置の位相比較器２において、同期タイミング信号ｄの位相検出器２２からの誤差信号により、同期／非同期判定を行い、非同期状態のときは１フレームに行う位相補正量を制御部７からの設定により大きくとり、同期状態のときは１フレームに行う位相補正量を制御部７からの設定により小さくとり位相追跡速度を位相のズレの大きさに応じて自動的に可変することができる。
【００３５】
以上のように本発明では、位相追跡速度を位相のズレの大きさに応じて自動的に可変して位相を追跡しようとするものであり、固定補正と比較して高速に精度よく位相補正するものである。
【００３６】
以上のように本実施の形態５によれば、実施の形態１から４に加えて、デジタルＰＬＬ装置の位相比較器２において、位相補正値検出回路２５を有することにより、高速位相補正を精度よく行なうデジタルＰＬＬ装置を得ることができる。
【００３７】
【発明の効果】
以上のように本発明によれば、入力クロック信号に障害が発生した際のクロック切替え時に、ホールドオーバー部によりクロック周波数変動を抑圧したデジタルＰＬＬ装置が得られ、またホールドオーバー部のメモリ容量を削減したデジタルＰＬＬ装置が得られる。また第１の同期タイミング信号から第２の同期タイミング信号に切替える際の同期はずれをなくすことが可能なデジタルＰＬＬ装置が得られる。また被比較信号の位相条件、周波数条件、および前方保護、後方保護の条件から同期／非同期を自動判定検知し、位相補正精度を向上することが可能なデジタルＰＬＬ装置が得られる。また位相追跡速度を位相のズレの大きさに応じて自動的に可変して高速位相補正が可能なデジタルＰＬＬ装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデジタルＰＬＬ装置のブロック図
【図２】本発明の実施の形態２におけるデジタルＰＬＬ装置のホールドオーバー部のブロック図
【図３】本発明の実施の形態２におけるデジタルＰＬＬ装置のホールドオーバー部のタイミング図
【図４】本発明の実施の形態３におけるデジタルＰＬＬ装置のブロック図
【図５】本発明の実施の形態４におけるデジタルＰＬＬ装置の位相比較部のブロック図
【図６】本発明の実施の形態４におけるデジタルＰＬＬ装置の位相比較部のタイミング図
【図７】本発明の実施の形態４における位相比較部の状態遷移図
【図８】本発明の実施の形態４における位相比較部の同期／非同期判定例図
【図９】従来のデジタルＰＬＬ装置のブロック図
【符号の説明】
１  第１のセレクタ
２  位相比較器
３  ホールドオーバー部
４  第２のセレクタ
５  リミッター
６  ループフィルター
７  制御部
８  エッジ同期部
１１  フレーム・カウンター
１２  アップ・ダウンカウンター
１３  アップ・ダウン制御回路
１４  コントロール部
１５  メモリ
１６  デコーダ回路
２１  位相カウンター
２２  位相検出回路
２３  周波数カウンター
２４  周波数検出回路
２５  位相補正値検出回路
ａ  第１の同期タイミング信号
ｂ  第２の同期タイミング信号
ｃ  内部タイミング信号信号
ｄ  同期タイミング信号
ｅ  位相補正信号
ｆ  クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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