(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成されたビット線と、
前記ビット線と同一の層から分離して形成され、かつ前記ビット線と並走するダミービット線と、
前記ビット線より上層に形成された上部電極を有するキャパシタと、
前記キャパシタより上層に形成され、かつ前記ダミービット線および前記上部電極に電気的に接続された中間接続配線とを備えた、半導体記憶装置。
【請求項２】
前記主表面に形成された１対のソース／ドレイン領域と、
前記１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して延在するサブワード線と、
前記中間接続配線と同一の層から分離して形成され、かつ前記サブワード線とともに階層ワード線構成をなすメインワード線とをさらに備えた、請求項１に記載の半導体記憶装置。
【請求項３】
前記１対のソース／ドレイン領域と前記サブワード線よりなるゲート電極とを有するトランジスタおよび前記キャパシタを含むメモリセルが複数個配置されてサブメモリアレイを構成し、
前記サブメモリアレイが複数個配置されてメモリセルアレイを構成する、請求項２に記載の半導体記憶装置。
【請求項４】
前記中間接続配線より上層に形成され、かつ前記ダミービット線に電気的に接続された上層配線をさらに備えた、請求項１に記載の半導体記憶装置。
【請求項５】
前記中間接続配線と同一の層から分離して形成された第２の中間接続配線をさらに備え、
前記上層配線は前記第２の中間接続配線を介在して前記ダミービット線に電気的に接続されている、請求項４に記載の半導体記憶装置。
【請求項６】
前記ビット線に対するプリチャージ電圧と同じ電圧が、前記ダミービット線および前記中間接続配線を介して前記上部電極に与えられる、請求項１に記載の半導体記憶装置。
【請求項７】
前記中間接続配線の材質は金属よりなり、前記ビット線の材質はシリコンおよび高融点金属の少なくともいずれかを含む、請求項１に記載の半導体記憶装置。
【請求項８】
前記ダミービット線に並走する他のダミービット線をさらに備え、
前記ダミービット線と前記他のダミービット線との間は複数箇所において接続されている、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルアレイは、トランジスタとキャパシタとで構成されるメモリセルが、行、列方向にアレイ状に配置されたものである。その動作においては、行アドレスによって選択されたワード線が立上がり、このワード線に接続されたトランジスタがＯＮする。これにより、ある行に配置されているすべてのメモリセルのキャパシタに蓄積されていた電位が、ビット線を介して一斉にセンスアンプに読出され、“Ｈ”レベル（アレイ電圧、ＶＤＤ）あるいは“Ｌ”レベル（ＶＳＳ）に増幅される。上記ビット線は、上記ワード線が立上がる前までは、一定の電圧（ＶＢＬ、一般にはＶＤＤ／２）のビット線プリチャージ電圧にプリチャージされている。また、各メモリセルのキャパシタの共通の対向電極としてセルプレート電極が配置されており、一定の電圧（ＶＣＰ、一般にはＶＤＤ／２）のセルプレート電圧に固定されている。
【０００３】
ところで、大容量のＤＲＡＭになると消費電力やアクセス時間の増大に対処するため、メモリセルアレイは多数のサブメモリアレイに分割され、ワード線もメインワード線とサブデコード線とからなる階層ワード構成にされる。
【０００４】
図６は多分割メモリアレイの構成を概念的に示す図であり、図７は図６のサブメモリアレイＳＭＡとサブワードドライバ帯ＳＷＤとセンスアンプ帯ＳＡとを詳細に示す図である。
【０００５】
主に図６を参照して、多分割メモリアレイでは、メモリセルアレイは多数のサブメモリアレイＳＭＡに分割されており、複数のサブメモリアレイＳＭＡの各々にサブワードドライバ帯ＳＷＤとセンスアンプ帯ＳＡとが配置されている。また行方向に配置された複数のサブメモリアレイＳＭＡを横断するようにメインワード線ＭＷＬが行方向に延びており、メインワード線ＭＷＬにサブワードドライバＳＷＤを介して接続されたサブワード線ＳＷＬもサブメモリアレイＳＭＡ内を行方向に延びている。メインワード線ＭＷＬは、ロウデコーダＲＤの信号に従ってメインワードドライバＭＷＤで駆動される。
【０００６】
主に図７を参照して、サブメモリアレイＳＭＡは、行列状に配置された複数のメモリセルＭＣを有している。同一行に配置されたメモリセルＭＣのゲートにはサブワード線ＳＷＬが接続されており、このサブワード線ＳＷＬはサブワードドライバ帯ＳＷＤの各ドライバＳＷＤａに接続されている。同一列に配置されたメモリセルＭＣはビット線対ＢＬおよび／ＢＬのいずれかに接続されている。このビット線対ＢＬおよび／ＢＬは、シェアードゲート信号ＳＨＲｂがゲートに入力されているＮＭＯＳトランジスタＮＴ１０、ＮＴ１１を介して、図中上下のいずれかのセンスアンプＳ／Ａに接続されている。
【０００７】
なお、センスアンプ帯ＳＡは、ＮＭＯＳトランジスタＮＴ１０〜ＮＴ１３を構成要素とする複数のＳ／Ａシェア回路および複数のセンスアンプＳ／Ａ以外に、ＮＭＯＳトランジスタＮＴ１５〜ＮＴ１７を構成要素とする複数のイコライズ回路を有している。このイコライズ回路は、ビット線ＢＬ、／ＢＬに上述のプリチャージ電圧ＶＢＬを印加するためのものである。
【０００８】
サブワード線ＳＷＤは、メインワード線ＭＷＬの信号とサブデコード線ＳＤＬの信号に従ってサブワードドライバＳＷＤａによって駆動される。
【０００９】
上述したメモリセルＭＣは、たとえば図８に示すようにトランジスタ１１０とキャパシタ１２０とからなる１トランジスタ１キャパシタ構成を有している。このキャパシタ１２０のセルプレート１１３は、図７に示すようにサブメモリアレイＳＭＡのほぼ全域に分布している。このセルプレート１１３は、サブメモリアレイＳＭＡとサブワードドライバ帯ＳＷＤとの境界近傍に延在するＶＣＰ電源線１１７ａに複数箇所で接続されることで、セルプレート電圧ＶＣＰに固定されている。
【００１０】
従来、このセルプレート電圧ＶＣＰをセルプレートに印加するための構成はたとえば図９に示すようなものであった。
【００１１】
図９を参照して、トレンチ分離１０２により電気的に分離された半導体基板１０１の表面には、ＭＯＳトランジスタ１１０、１３０が形成されている。これらのＭＯＳトランジスタ１１０、１３０の各々は、１対のソース／ドレイン領域１０３、１２１と、それらの間に挟まれる領域上にゲート絶縁層１０４、１２２を介在して形成されたゲート電極１０５、１２３とを有している。特に、ゲート電極１０５は、上述のサブワード線ＳＷＬをなすものである。
【００１２】
ＭＯＳトランジスタ１１０、１３０を覆う層間絶縁層１０６上に、ビット線１０７とダミービット線１０７ａ、１０７ｂとが形成されている。ビット線１０７はコンタクトホール１０６ａを通じてソース／ドレイン領域１０３に電気的に接続されている。
【００１３】
ビット線１０７などを覆う層間絶縁膜１０８上にキャパシタ１２０が形成されて、ＣＯＢ（Capacitor Over Bitline）構造が採られている。キャパシタ１２０は、スタックトキャパシタであり、ストレージノード１１１と、このストレージノード１１１にキャパシタ誘電体層１１２を介して対向するセルプレート１１３とを有している。このストレージノード１１１は、上方に延びる筒部分を有し、かつコンタクトホール１０８ａを通じてソース／ドレイン領域１０３に電気的に接続されている。
【００１４】
なお、ダミー領域にはダミーのストレージノード１１１ａが形成されている。
キャパシタ１２０を覆う層間絶縁膜１１４上に、第１のメタル配線であるメインワード線１１５と中間接続配線１１５ａとが形成されている。中間接続配線１１５ａは、コンタクトホール１１４ａを通じてセルプレート１１３に電気的に接続されている。
【００１５】
メインワード線１１５と中間接続配線１１５ａとを覆う層間絶縁膜１１６上に、第２のメタル配線であるＶＣＰ電源線１１７ａと配線１１７ｂとが形成されている。ＶＣＰ電源線１１７ａはスルーホール１１６ａを介して中間接続配線１１５ａに電気的に接続されている。また、第２のメタル配線として、電源線、ＧＮＤ線、グローバルＩ／Ｏ線等も形成されている。
【００１６】
このように、従来におけるセルプレート１１３へのセルプレート電圧ＶＣＰの給電は、ＶＣＰ電源線１１７ａから中間接続配線１１５ａを通じて行なわれていた。
【００１７】
図７に示すようにサブメモリアレイＳＭＡとほぼ同じ面積を有する大面積のセルプレート１１３には、複数箇所でＶＣＰ電源を給電することで電位の固定が確実に行なわれている。電位固定が不十分な状態になると、たとえばページ動作で同じデータを書込み続けるとセルプレート１１３の電位が変化し、メモリセルＭＣの蓄積電位が不十分なものになる。セルプレート１１３の電位が浮き上がると“Ｌ”→“Ｈ”のエラーが起こりやすくなり、逆に下がると“Ｈ”→“Ｌ”のエラーが起こりやすくなる。
【００１８】
なお、ＶＣＰ電源線１１７ａがサブメモリアレイ領域とサブワードドライバ帯との境界に配置された場合について説明しているが、サブメモリアレイ領域上に配置されている場合もある。いずれにしても、ＶＣＰ電源線１１７ａをサブワードドライバ帯以外の領域に配置することで、サブワードドライバ帯幅の増大が防止されている。
【００１９】
【発明が解決しようとする課題】
しかしながら、ＤＲＡＭを混載するシステムＬＳＩ（Large Scale Integrated circuit）では、上述したセルプレートへのＶＣＰの給電方法が使えなくなる場合がある。以下、そのことを説明する。
【００２０】
スタックトキャパシタ型のメモリセルでメモリアレイを構成した場合、メモリアレイ部とそれ以外の周辺部との間に大きな段差が生じる。さらにこの段差は、図９に示すように下層の層間絶縁膜１１４よりも上層の層間絶縁膜１１６の方が大きくなる。スタックトキャパシタの高さによっては、層間絶縁膜１１６の段差は１００ｎｍ以上になる場合もある。
【００２１】
一方、同一工程で複数のスルーホールまたはコンタクトホールを形成する場合には、その形成時のエッチング特性やスルーホールなどへプラグを埋込む際の埋込特性の観点から、スルーホールやコンタクトホールのサイズ（開口径）をチップ全体にわたってそれぞれ均一にする必要がある。このため、あるブロックのスルーホールやコンタクトホールのサイズだけを部分的に大きく設定することはできなくなる。
【００２２】
ところで、システムＬＳＩでは、ロジックブロックのゲート密度を上げるためにスルーホールやコンタクトホールのサイズが小さく設定される。したがって、混載ＤＲＡＭ部のスルーホールやコンタクトホールのサイズは、上記のチップ全体にわたるサイズの均一性の必要理由から、ロジックブロックの小さいサイズに合わせる必要がある。このため、この場合のメモリアレイ部におけるスルーホールやコンタクトホールのサイズは、同じ設計寸法のメモリセルで構成されたメモリセルアレイを持つ汎用ＤＲＡＭのサイズに比べて小さくなる。
【００２３】
このようにサイズが小さくなると、転写におけるＤＯＦ（Depth Of Focus：焦点深度）の許容範囲が小さくなる。このため、メモリアレイ領域および上記の段差領域でのスルーホールやコンタクトホールの形成が難しくなる。特に段差がより大きくなる上記層間絶縁膜１６上では、サブワードドライバ帯やセンスアンプ帯のかなり内側に入った領域までスルーホール等を形成することができなくなる。
【００２４】
以上の理由から、図９においてＶＣＰ電源線１１７ａをサブワードドライバ帯の内側（図中右側）に相当量寄せて配置する必要があり、さらに中間接続配線層１１５ａをセルプレート１１３の真上領域からＶＣＰ電源線１１７ａの真下領域にまで延在させる必要がある。
【００２５】
また、ＶＣＰのローカル電源線を第１のメタル配線で配置する場合も考えられる。しかし、メモリアレイからメインワード線ＭＷＬが第１のメタル配線でＶＣＰのローカル電源線に直交するように延びてきている。このため、ＶＣＰのローカル電源線をまたぐようにメインワード線ＭＷＬを第２のメタル配線に一部上げる必要がある。したがって、この場合もスルーホール位置の制約がかかり、ＶＣＰのローカル電源線をサブワードドライバ帯の相当内側に配置する必要がある。
【００２６】
上記のようにＶＣＰの電源線（ＶＣＰ電源線１１７ａまたはＶＣＰのローカル電源線）をサブワードドライバ帯ＳＷＤに配置する場合、ＶＣＰの電源線の配線領域、ＶＣＰの電源線と中間接続配線１１５ａとのスルーホール１１６ａによる接続部、サブワードドライバ帯ＳＷＤを横断するようにかなり長い距離を走る中間接続配線１１５ａなどによって、サブワードドライバ帯ＳＷＤの幅が増大する。このため、サブメモリアレイＳＭＡの行方向の分割数が多くなるほど、上記のサブワードドライバ帯ＳＷＤの幅の増大分の総和が大きくなり、チップ面積が増大するという問題が生じる。
【００２７】
一方、ＶＣＰの電源線をサブメモリアレイＳＭＡとセンスアンプ帯ＳＡとの境界にメインワード線ＭＷＤと平行に配置するとともに、複数箇所でセルプレートに接続してＶＣＰを給電する方法もある。しかしこの場合、ＶＣＰの電源線の配線領域によるセンスアンプ帯ＳＡの幅の増大が生じ、サブメモリアレイＳＭＡによる列方向の分割数が大きくなるほどチップ面積が増大するという問題が生じる。
【００２８】
それゆえ本発明の目的は、チップ面積の増大を防止するとともに、セルプレートにセルプレート電圧を確実に給電できる半導体記憶装置を提供することである。
【００２９】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板と、ビット線と、ダミービット線と、キャパシタと、中間接続配線とを備えている。半導体基板は主表面を有している。ビット線は主表面上に形成されている。ダミービット線はビット線と同一の層から分離して形成され、かつビット線と並走している。キャパシタはビット線より上層に形成された上部電極を有している。中間接続配線は、キャパシタより上層に形成され、かつダミービット線および上部電極に電気的に接続されている。
【００３０】
本発明の半導体記憶装置では、ダミービット線と中間接続配線との接続は、中間接続配線下のコンタクトホールを介してなされる。このため、中間接続配線上にスルーホールを形成する従来例よりも、コンタクトホール形成時の段差の影響は少ない。よって、たとえばサブメモリアレイ領域とサブワードドライバ帯との境界部にも、ダミービット線と中間接続配線との接続用のコンタクトホールを形成することができる。これにより、従来例のように中間接続配線およびそれに接続されるコンタクトホールをサブワードドライバ帯の相当内側に形成する必要がなくなる。したがって、それによるサブワードドライバ帯幅の増大およびチップ面積の増大を防止することができる。
【００３１】
上記の半導体記憶装置において好ましくは、主表面に形成された１対のソース／ドレイン領域と、その１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して延在するサブワード線と、中間接続配線と同一の層から分離して形成されかつサブワード線とともに階層ワード線構成をなすメインワード線とがさらに備えられている。
【００３２】
このように中間接続配線をメインワード線と同一層から分離して形成することができ、階層ワード構成において効率的に中間接続配線を形成することができる。
【００３３】
上記の半導体記憶装置において好ましくは、１対のソース／ドレイン領域とサブワード線よりなるゲート電極とを有するトランジスタおよびキャパシタを含むメモリセルが複数個配置されてサブメモリアレイを構成している。サブメモリアレイが複数個配置されてメモリセルアレイを構成している。
【００３４】
これにより多分割メモリアレイ構成を有するような大容量のＤＲＡＭにおいても、キャパシタの上部電極に所定の電位を確実に給電できるとともにチップ面積の増大を防止することができる。
【００３５】
上記の半導体記憶装置において好ましくは、中間接続配線より上層に形成され、かつダミービット線に電気的に接続された上層配線がさらに備えられている。
【００３６】
これにより、上部電極に与えるべき所定の電位を、上層配線からダミービット線を経て上部電極へ給電することができる。
【００３７】
上記の半導体記憶装置において好ましくは、中間接続配線と同一の層から分離して形成された第２の中間接続配線がさらに備えられている。上層配線は第２の中間接続配線を介在してダミービット線に電気的に接続されている。
【００３８】
このようにダミービット線と上層配線との間に第２の中間接続配線を設けたことにより、ダミービット線と上層配線との接続のためのスルーホールの形成が容易となる。
【００３９】
上記の半導体記憶装置において好ましくは、ビット線に対するプリチャージ電圧と同じ電圧が、ダミービット線および中間接続配線を介して上部電極に与えられる。
【００４０】
これにより、上部電極にプリチャージ電圧と同じ電圧を確実に給電することができる。
【００４１】
上記の半導体記憶装置において好ましくは、中間接続配線の材質は金属よりなり、ビット線の材質はシリコンおよび高融点金属の少なくともいずれかを含んでいる。
【００４２】
このように中間接続配線およびビット線に適切な材質が選択される。
上記の半導体記憶装置において好ましくは、ダミービット線に並走する他のダミービット線がさらに備えられている。ダミービット線と他のダミービット線との間は複数箇所において接続されている。
【００４３】
これにより、中間接続配線に直接接続されたダミービット線が断線しても、他のダミービット線を迂回して中間接続配線に給電することが可能となる。
【００４４】
【発明の実施の形態】
以下、本発明の一実施の形態について図に基いて説明する。
【００４５】
図１は本発明の一実施の形態における半導体記憶装置でのセルプレートへのＶＣＰの給電構成を示す平面図である。また図２は図１の領域Ｒを拡大して示す平面図である。
【００４６】
主に図１を参照して、サブメモリアレイ領域ＳＭＡ内には、複数本のビット線７と複数本のメインワード線１５とが互いに直交するように配置されている。メインワード線１５は、第１のメタル配線よりなっている。またサブメモリアレイ領域ＳＭＡの端部付近には、ビット線７と並走するようにダミービット線７ａ、７ｂが配置されている。ビット線７の上層であってメインワード線１５の下層には、セルプレート１３が形成されている。このセルプレート１３は、サブメモリアレイ領域ＳＭＡのほぼ全域にわたって分布している。
【００４７】
ダミービット線７ａは、コンタクトホール１９ｂを介して中間接続配線１８に電気的に接続されている。この中間接続配線１８は、メインワード線１５と同一の層より分離して形成された第１のメタル配線である。中間接続配線１８は、上層の第２のメタル配線よりなるＶＣＰのグローバル電源線１７ａにスルーホール１９ａを介して電気的に接続されている。このＶＣＰのグローバル電源線１７ａは、サブメモリアレイ領域ＳＭＡとサブワードドライバ帯ＳＷＤとの境界付近においてその境界に沿って延在している。
【００４８】
ダミービット線７ａは、セルプレート１３よりも外周側（図中右側）へ延びる分岐部７ａａを有している。この分岐部７ａａは、コンタクトホール１４ａを介して中間接続配線１５ａに電気的に接続されている。この中間接続配線１５ａは、メインワード線１５と同一の層から分離して形成された第１のメタル配線である。中間接続配線１５ａは、コンタクトホール１４ｂを介してセルプレート１３に電気的に接続されている。このようにしてダミービット線７ａは、セルプレート１３に複数箇所において電気的に接続されている。
【００４９】
以上より、ＶＣＰのグローバル電源線１７ａのＶＣＰが、中間接続配線１８とダミービット線７ａと中間接続配線１５ａとを介してセルプレート１３に給電される。
【００５０】
なお図２に示すように、サブメモリアレイＳＭＡ内には、メインワード線１５と同一方向にサブワード線５が複数本配置されており、このサブワード線５とビット線７との交差部付近には、１トランジスタ１キャパシタ構成のメモリセルが配置されている。
【００５１】
次に、上記構成を断面図を用いて説明する。
図３は、図１および図２の５０−５０線に沿う概略断面図である。図３を参照して、トレンチ分離２により電気的に分離された半導体基板１の表面にＭＯＳトランジスタ１０、３０が形成されている。ＭＯＳトランジスタ１０は、サブメモリアレイ領域ＳＭＡ内においてメモリセルを構成するものであり、ＭＯＳトランジスタ３０はサブワードドライバ帯ＳＷＤにおいてサブワードドライバを構成するものである。
【００５２】
ＭＯＳトランジスタ１０は、半導体基板１の表面に形成された１対のソース／ドレイン領域３と、その１対のソース／ドレイン領域３に挟まれる領域上にゲート絶縁層４を介在して形成されたゲート電極層５とを有している。またＭＯＳトランジスタ３０は、半導体基板１の表面に形成された１対のソース／ドレイン領域２１と、その１対のソース／ドレイン領域２１に挟まれる領域上にゲート絶縁層２２を介在して形成されたゲート電極層２３とを有している。ゲート電極層５、２３は、たとえば不純物が導入された多結晶シリコン（ドープトポリシリコン）、あるいはＷＳｉXなどのポリサイドなどのシリコンを含む材質より形成されている。またゲート電極層５はサブワード線ＳＷＬとなるものである。
【００５３】
このＭＯＳトランジスタ１０、３０を覆うように表面全面に層間絶縁膜６が形成されている。この層間絶縁膜６上には、ビット線７とダミービット線７ａ、７ｂと接続配線７ｃとが、同一の層から分離して形成されている。このビット線７とダミービット線７ａ、７ｂと接続配線７ｃとは、たとえばドープトポリシリコン、あるいはＷＳｉXなどのポリサイドなどのシリコンを含む材質、あるいはＷ（タングステン）などの高融点金属より形成されている。ビット線７は、ソース／ドレイン領域３に、コンタクトホール６ａを介して電気的に接続されている。また接続配線７ｃは、ゲート電極層２３にコンタクトホール６ｂを介して電気的に接続されている。
【００５４】
このビット線７、ダミービット線７ａ、７ｂおよび接続配線７ｃ上を覆うように表面全面に層間絶縁膜８が形成されている。この層間絶縁膜８のサブメモリアレイ領域ＳＭＡ上には複数のキャパシタ２０が形成されている。
【００５５】
キャパシタ２０は、ストレージノード１１（下部電極）と、ストレージノード１１にキャパシタ誘電体層１２を介在して対向するセルプレート（上部電極）１３とを有するスタックドキャパシタである。ストレージノード１１は、上方へ延びる筒部１１を有しており、かつソース／ドレイン領域３にコンタクトホール８ａを介して電気的に接続されている。またセルプレート１３は各キャパシタ２０で共有されており、かつサブワードドライバ帯ＳＷＤ方向（図中右側）へ延在するように形成されている。
【００５６】
なお、複数のストレージノード１１の外周には、ダミーのストレージノード１１ａが形成されている。
【００５７】
このキャパシタ２０を覆うように表面全面に層間絶縁膜１４が形成されている。この層間絶縁膜１４上には、メインワード線１５と中間接続配線１５ａと配線１５ｂとが、同一の層から互いに分離して形成されている。このメインワード線１５と中間接続配線１５ａと配線１５ｂとは、たとえばアルミニウム（Ａｌ）などの金属またはそれを含む合金よりなる第１のメタル配線である。
【００５８】
中間接続配線１５ａは、ダミービット線７ａにコンタクトホール１４ａを介して電気的に接続されるとともに、セルプレート１３にコンタクトホール１４ｂを介して電気的に接続されている。
【００５９】
配線１５ｂはコンタクトホール１４ｃを介して接続配線７ｃに電気的に接続されている。メインワード線１５はサブメモリアレイ領域内に延在してる。
【００６０】
メインワード線１５と中間接続配線１５ａと配線１５ｂとを覆うように表面全面に層間絶縁膜１６が形成されている。層間絶縁膜１６上にはＶＣＰのグローバル電源線１７ａと配線１７ｂとが、同一の層から互いに分離して形成されている。このＶＣＰのグローバル電源線１７ａと配線１７ｂとは、たとえばＡｌなどの金属またはそれを含む合金よりなる第２のメタル配線である。このＶＣＰグローバル電源線１７ａは、図１で示したようにサブメモリアレイ領域ＳＭＡ外にてダミービット線７ａに中間接続配線１８を介在して電気的に接続されている。
【００６１】
本実施の形態では、図１に示すようにＶＣＰのグローバル電源線１７ａから、中間接続配線１８とダミービット線７ａと中間接続配線１５ａとを介してセルプレート１３にＶＣＰを確実に給電することができる。
【００６２】
また図３に示すようにダミービット線７ａと中間接続配線１５ａとの接続は、中間接続配線１５ａ下に設けられたコンタクトホール１４ａを介して行なわれる。このため、図９に示す従来例のように中間接続配線１１５ａ上にスルーホール１１６ａを形成する場合よりも、コンタクトホール１４ａ形成時の段差の影響は少ない。よって、サブメモリアレイ領域とサブワードドライバ帯ＳＷＤとの境界部付近にも、コンタクトホール１４ａを良好に形成することができる。これにより、コンタクトホール１４ａおよび中間接続配線１５ａをサブワードドライバ帯ＳＷＤの相当内側に形成する必要がなくなるため、サブワードドライバ帯ＳＷＤ幅の増大およびチップ面積の増大を防止することができる。
【００６３】
また、中間接続配線１５ａをセルプレート１３上からサブワードドライバ帯ＳＷＤの相当内側にまで延在させる必要もないため、中間接続配線１５ａの長さも短くてすむ。
【００６４】
またＶＣＰのグローバル電源線１７ａは、サブメモリアレイ領域ＳＭＡ外の１ヵ所においてダミービット線７ａに電気的に接続されれば足りる。このため、サブメモリアレイ領域ＳＭＡ上、あるいはサブワードドライバ帯ＳＷＤとサブメモリアレイ領域ＳＭＡとの境界上にグローバル電源線１７ａを配置することができる。このため、このグローバル電源線１７ａの配置によるサブワードドライバ帯ＳＷＤ幅の増大はない。
【００６５】
また、図１に示すようにＶＣＰのグローバル電源線１７ａとダミービット線７ａとの接続部は少なくとも１ヵ所あればよいため、この接続部によるセンスアンプ帯ＳＡ幅もしくはサブワードドライバ帯ＳＷＤ幅の増大はない。
【００６６】
なお、１本のメインワード線１５が８本のサブワード線に接続される８way方式では、メインワード線１５同士のスペースは比較的大きい。このため、中間接続配線１５ａは、メインワード線１５間のスペース内に配置することができる。しかし、階層ワード線構成が４wayになると、メインワード線１５間のスペースが小さくなる。このような場合には、たとえば図４に示すようにメインワード線１５は、直線ではなく中間接続配線１５ａを迂回するような形状とされる。これにより、各メインワード線１５を少しずつずらすことにより、メインワード線１５間のスペースを確保することができる。いずれの場合も、中間接続配線１５ａの配置やダミービット線７ａの配置によるサブワードドライバ帯ＳＷＤ幅の増大はない。
【００６７】
本実施の形態において、セルプレート１３に与えられる電圧（セルプレート電圧：ＶＣＰ）およびビット線のプリチャージ電圧（ＶＢＬ）はともに、一般的にはアレイ電圧ＶＤＤの半分（ＶＤＤ／２）と同じ電圧に設定されている。したがって、ＶＣＰのローカル電源線であるダミービット線７ａと隣接するビット線７とがウェハプロセス中に付着するごみなどによって短絡しても、スタンバイ期間中にはビット線７からＶＣＰのローカル電源線７ａへの貫通電流は流れない。したがって、上記の不良ビット線を置換してもスタンバイ電流が大きくなるという不良は発生しない。
【００６８】
また、図１に示すようにダミービット線７ａは、並走するビット線の最も端に配置されており、パターンの繰返し性が損なわれる部分であるため、パターン形成時にパターンの途切れが生じやすい部分である。このようなパターンの途切れが生じた場合、ＶＣＰを良好にセルプレート１３に給電することができない場合も生じ得る。そこで、ダミービット線７ａ近傍の構成を図５に示す構成とすることが好ましい。
【００６９】
図５を参照して、ダミービット線７ａに並走する他のダミービット線７ｂが、接続部７ｃによりダミービット線７ａに複数箇所で接続されている。これにより、たとえば図中の領域Ｓにおいてダミービット線７ａのパターンが途切れたとしても、矢印の経路で示すように他のダミービット線７ｂに迂回してすべてのセルプレート接続部へＶＣＰを給電することが可能となる。これにより、さらに確実にセルプレート１３にＶＣＰを給電することが可能となる。また他のダミービット線７ｂを有効活用することもできる。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７１】
【発明の効果】
本発明の半導体記憶装置では、ダミービット線と中間接続配線との接続は、中間接続配線下のコンタクトホールを介してなされる。このため、中間接続配線上にコンタクトホールを形成する従来例よりも、コンタクトホール形成時の段差の影響は少ない。よって、たとえばサブメモリアレイ領域とサブワードドライバ帯との境界部にも、ダミービット線と中間接続配線との接続用のコンタクトホールを形成することができる。これにより、従来例のように中間接続配線およびそれに接続されるコンタクトホールをサブワードドライバ帯の相当内側に形成する必要がなくなる。したがって、それによるサブワードドライバ帯幅の増大およびチップ面積の増大を防止することができる。
【００７２】
上記の半導体記憶装置において好ましくは、主表面に形成された１対のソース／ドレイン領域と、その１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して延在するサブワード線と、中間接続配線と同一の層から分離して形成されかつサブワード線とともに階層ワード線構成をなすメインワード線とがさらに備えられている。このように中間接続配線をメインワード線と同一層から分離して形成することができるため、階層ワード構成において効率的に中間接続配線を形成することができる。
【００７３】
上記の半導体記憶装置において好ましくは、１対のソース／ドレイン領域とサブワード線よりなるゲート電極とを有するトランジスタおよびキャパシタを含むメモリセルが複数個配置されてサブメモリアレイを構成している。サブメモリアレイが複数個配置されてメモリセルアレイを構成している。これにより多分割メモリアレイ構成を有するような大容量のＤＲＡＭにおいても、キャパシタの上部電極に所定の電位を確実に給電できるとともにチップ面積の増大を防止することができる。
【００７４】
上記の半導体記憶装置において好ましくは、中間接続配線より上層に形成され、かつダミービット線に電気的に接続された上層配線がさらに備えられている。これにより、上部電極に与えるべき所定の電位を、上層配線からダミービット線を経て上部電極へ給電することができる。
【００７５】
上記の半導体記憶装置において好ましくは、中間接続配線と同一の層から分離して形成された第２の中間接続配線がさらに備えられている。上層配線は第２の中間接続配線を介在してダミービット線に電気的に接続されている。このようにダミービット線と上層配線との間に第２の中間接続配線を設けたことにより、ダミービット線と上層配線との接続のためのスルーホールの形成が容易となる。
【００７６】
上記の半導体記憶装置において好ましくは、ビット線に対するプリチャージ電圧と同じ電圧が、ダミービット線および中間接続配線を介して上部電極に与えられる。これにより、上部電極にプリチャージ電圧と同じ電圧を確実に給電することができる。
【００７７】
上記の半導体記憶装置において好ましくは、中間接続配線の材質は金属よりなり、ビット線の材質はシリコンおよび高融点金属の少なくともいずれかを含んでいる。このように中間接続配線およびビット線に適切な材質が選択される。
【００７８】
上記の半導体記憶装置において好ましくは、ダミービット線に並走する他のダミービット線がさらに備えられている。ダミービット線と他のダミービット線との間は複数箇所において接続されている。これにより、中間接続配線に直接接続されたダミービット線が断線しても、他のダミービット線を迂回して中間接続配線に給電することが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における半導体記憶装置でのセルプレートへのＶＣＰの給電構成を示す平面図である。
【図２】  図１の領域Ｒを拡大して示す図である。
【図３】  図１および図２の５０−５０線に沿う概略断面図である。
【図４】  本発明の実施の形態１における半導体記憶装置にて、メインワード線が中間接続配線を迂回する構成を示す平面図である。
【図５】  ダミービット線が他のダミービット線に複数箇所で接続される様子を示す平面図である。
【図６】  一般的な多分割メモリアレイの概念図を示す図である。
【図７】  サブメモリアレイ、サブワードドライバ帯およびセンスアンプ帯の構成を具体的に示す図である。
【図８】  図７のメモリセルの構成を示す図である。
【図９】  従来の半導体記憶装置におけるセルプレートへのＶＣＰの給電構成を示す概略断面図である。
【符号の説明】
１  半導体基板、３  ソース／ドレイン領域、４  ゲート絶縁層、５  ゲート電極（サブワード線）、７  ビット線、７ａ，７ｂ  ダミービット線、１０  ＭＯＳトランジスタ、１１  ストレージノード、１２  キャパシタ誘電体層、１３セルプレート、１５  メインワード線、１５ａ  中間接続配線、１７ａ  ＶＣＰのグローバル電源線、２０  キャパシタ。
【図１】
0004251739.tif 000002
【図２】
0004251739.tif 000003
【図３】
0004251739.tif 000004
【図４】
0004251739.tif 000005
【図５】
0004251739.tif 000006
【図６】
0004251739.tif 000007
【図７】
0004251739.tif 000008
【図８】
0004251739.tif 000009
【図９】
0004251739.tif 000010