(57)【特許請求の範囲】
【請求項１】
ガラス基板と、
前記ガラス基板上に設けられ、相互に隣接する第１の辺及び第２の辺を有する矩形状の画像表示部と、
前記画像表示部の第１の辺に対向する前記ガラス基板の辺側に配置され、外部からブロック制御信号が与えられる端子と、
前記ガラス基板上の前記画像表示部の外側に配置されてデータ信号を伝達する複数のデータ配線と、
前記画像表示部の外側に前記画像表示部の第２の辺に沿って配置され、前記ブロック制御信号に応じて前記データ配線と前記画像表示部との間をスイッチングする複数のスイッチ素子と、
前記画像表示部の第２の辺と該第２の辺に対向する前記ガラス基板の辺との間の領域を通って前記端子と前記複数のスイッチ素子との間を接続するＮ組（但し、Ｎは２以上の整数）のブロック制御配線と、
前記ガラス基板上に配置されて前記画像表示部の第１の辺側から前記画像表示部に走査信号を供給する走査側ドライバ回路とを具備するドライバ一体型液晶表示パネルにおいて、
前記画像表示部の第２の辺と該第２の辺に対向する前記ガラス基板の辺との間の領域が前記第２の辺の長さ方向に沿ってＮ個のブロック制御配線配置エリアに分割され、
前記複数のスイッチ素子は前記Ｎ組のブロック制御配線配置エリアに対応してＮ個のブロックに区分けされ、
ｉ番目（但し、ｉは１からＮまでの間の任意の整数）の組の前記ブロック制御配線はｉ番目のブロックの前記スイッチ素子に接続され、
各ブロック制御配線配置エリアにおける前記ブロック制御配線の幅が、前記端子から遠いブロック制御配線配置エリアのブロック制御配線ほど広い、又は前記端子から前記スイッチ素子までの長さが長いブロック制御配線ほど広いことを特徴とするドライバ一体型液晶表示パネル。
【請求項２】
前記ブロック制御配線配置エリアの幅Ｗ0、前記ブロック制御配線配置エリアを通る前記ブロック制御配線の幅ｗ、前記ブロック制御配線配置エリアを通る前記ブロック制御配線の本数ｎ、ブロック制御配線間の間隔Ｓが、次の式
ｗ＝（Ｗ0−（ｎ−１）Ｓ）／ｎ
を満足するように設定されていることを特徴とする請求項１に記載のドライバ一体型液晶表示パネル。
【請求項３】
前記ブロック制御配線は多層構造を有し、上層のブロック制御配線と下層のブロック制御配線とはコンタクトホールを介して相互に電気的に接続されていることを特徴とする請求項１に記載の液晶表示パネル。
【請求項４】
同一ブロックの複数のスイッチ素子を相互に接続する接続配線を有し、該接続配線の中央部に前記ブロック制御配線が接続されていることを特徴とする請求項１に記載のドライバ一体型液晶表示パネル。
【請求項５】
ガラス基板と、
前記ガラス基板上に設けられ、相互に隣接する第１の辺及び第２の辺を有する矩形状の画像表示部と、
前記画像表示部の第１の辺に対向する前記ガラス基板の辺側に配置され、外部からブロック制御信号が与えられる端子と、
前記ガラス基板上の前記画像表示部の外側に配置されてデータ信号を伝達する複数のデータ配線と、
前記画像表示部の外側に前記画像表示部の第２の辺に沿って配置され、前記ブロック制御信号に応じて前記データ配線と前記画像表示部との間をスイッチングする複数のスイッチ素子と、
前記画像表示部の第２の辺と該第２の辺に対向する前記ガラス基板の辺との間の領域を通って前記端子と前記複数のスイッチ素子との間を接続するＮ組（但し、Ｎは２以上の整数）のブロック制御配線と、
前記ガラス基板上に配置されて前記画像表示部の第１の辺側から前記画像表示部に走査信号を供給する走査側ドライバ回路とを具備するドライバ一体型液晶表示パネルにおいて、
前記複数のスイッチ素子は前記第２の辺の長さ方向に沿ってＮ個のブロックに区分けされ、
ｉ番目（但し、ｉは１からＮまでの間の任意の整数）の組の前記ブロック制御配線はｉ番目のブロックの前記スイッチ素子に接続され、
前記端子から前記スイッチ素子までの長さが長いブロック制御配線ほど比抵抗が小さいことを特徴とするドライバ一体型液晶表示パネル。
【請求項６】
前記ブロック制御配線の比抵抗は、層構造を変化させて調整されていることを特徴とする請求項５に記載のドライバ一体型液晶表示パネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関し、特にガラス基板上にドライバ回路を一体的に形成したドライバ一体型液晶表示パネルに関する。
【０００２】
【従来の技術】
液晶表示装置は、ＣＲＴ（Cathode-Ray Tube）に比べて小型、軽量かつ低消費電力という利点があり、ノートパソコン等の表示装置として広く使用されている。一般的に、液晶表示装置は２枚の透明基板の間に液晶を封入した構造を有している。それらの透明基板の相互に対向する２つの面（対向面）のうち、一方の面側には対向電極、カラーフィルタ及び配向膜等が形成され、他方の面側にはＴＦＴ（Thin Film Transistor：薄膜トランジスタ）、画素電極及び配向膜等が形成されている。更に、各透明基板の対向面と反対側の面には、それぞれ偏光板が貼り付けられている。これらの２枚の偏光板は、例えば偏光板の偏光軸が互いに直交するように配置され、これによれば、電界をかけない状態では光を透過し、電界を印加した状態では遮光するモード、すなわちノーマリーホワイトモードとなる。その反対に、２枚の偏光板の偏光軸が平行な場合には、ノーマリーブラックモードとなる。以下、ＴＦＴ及び画素電極等が形成された透明基板をＴＦＴ基板、対向電極等が形成された透明基板を対向基板という。
【０００３】
近年、低温プロセスで形成した薄膜ポリシリコンを活性層とするＴＦＴ（以下、ポリシリコンＴＦＴという）が開発され、液晶表示装置に使用されるようになった。低温プロセスでポリシリコンＴＦＴを形成する場合は、透明基板として安価なガラス基板を使用することができるという利点がある。また、近年、液晶表示装置のより一層の高精細化が要求されており、これに対応して、ＴＦＴ基板の表示領域の外側にポリシリコンＴＦＴで構成されたドライバ回路を配置する、いわゆるドライバ一体型液晶表示装置の開発が進められている。
【０００４】
ドライバ一体型液晶表示装置の一つに、ＴＡＢ併用ドライバ一体型液晶表示装置がある。ＴＡＢ併用ドライバ一体型液晶表示装置では、比較的低速で動作する走査ドライバ回路（ゲートドライバ回路ともいう）をガラス基板上に形成し、比較的高速で動作するデータドライバ回路をガラス基板と別個に形成してＴＡＢ（Tape automated donding）又はＣＯＧ(Chip on glass) によりガラス基板と接続し、コストの低減と消費電力の低減を図るものである。
【０００５】
図１はＴＡＢ併用ドライバ一体型液晶表示装置を示すブロック図である。なお、以下の例では、液晶表示パネルの水平方向の画素数は８００×３（Ｒ・Ｇ・Ｂ）個、垂直方向の画素数は６００個とする。
液晶表示装置は、液晶表示パネル１０と制御回路部２０とにより構成される。制御回路部２０は、パーソナルコンピュータ等の映像出力装置からＲ（赤）・Ｇ（緑）・Ｂ（青）の映像信号と、水平同期信号Ｈs 及び垂直同期信号Ｖs とを入力し、データ信号Ｄ1 〜Ｄ300 、ブロック制御信号BC1 〜BC8 及びブロック制御信号の反転信号/BC1〜/BC8、ゲートスタート信号GSI 並びにゲートクロック信号GCLKを出力する。
【０００６】
一方、液晶表示パネル１０は、前述の如く、対向して配置されたＴＦＴ基板及び対向基板と、これらの基板間に封入された液晶とにより構成されている。図２は液晶表示パネル１０のＴＦＴ基板を示す模式図である。この図２に示すように、ＴＦＴ基板は、ガラス基板１１と、このガラス基板１１上に設けられた画像表示部１２、走査ドライバ回路１３、アナログスイッチ１４及びＴＡＢ端子１５により構成されている。ＴＡＢ端子１５にはデータドライバ回路を構成する半導体チップがＴＡＢ接続される。また、制御回路部２０と液晶表示パネル１０とはフレキシブルケーブルを用いて接続される。
【０００７】
図３は表示部１２の平面図である。表示部１２は画像を表示するための複数の画素がマトリクス状に配列された領域であり、この図３に示すように、データバスライン２１、ゲートバスライン２２、画素電極２３及びＴＦＴ２４が形成されている。データバスライン２１及びゲートバスライン２２は相互に直交して配置されており、両者の間に形成された絶縁膜により電気的に絶縁されている。データバスドライバ２１及びゲートバスドライバ２２により囲まれた矩形状の領域が画素であり、各画素にはそれぞれＴＦＴ２４及び画素電極２３が配置されている。ＴＦＴ２４はゲートバスライン２２の突出部分（ゲート）と、その上に絶縁膜を介して選択的に形成されたポリシリコン膜２５とにより構成される。ＴＦＴ２４のソースはコンタクトホール（図示せず）を介して画素電極２３に接続されており、ＴＦＴ２４のドレインはコンタクトホール（図示せず）を介してデータバスライン２１に接続されている。
【０００８】
図２に示すように、走査ドライバ回路１３及びアナログスイッチ１４はガラス基板１１の表示部１２の外側に配置されている。また、ガラス基板１１上にはＴＡＢ端子１５とアナログスイッチ１４とを接続する３００本のデータ配線１７、１６本のブロック制御配線１６が形成されている。データ配線１７にはデータ信号Ｄ 1〜Ｄ300 が供給され、ブロック制御配線１６にはブロック制御信号BC1 〜BC8 ，/BC1〜/BC8が供給される。
【０００９】
アナログスイッチ１４は、図４に示すように、１対のＰ型トランジスタＴＰ及びＮ型トランジスタＴＮにより構成されており、その一対のトランジスタＴＰ，ＴＮの各ソースが相互接続されてデータ信号入力端となり、各ドレインが相互に接続されてデータ信号出力端となっている。また、トランジスタＴＰ，ＴＮの各ゲートがそれぞれブロック制御信号入力端となっている。アナログスイッチ１４は３００個づつ８つのブロックBL1 〜BL8 にグループ分けされており、各ブロックBL1 〜BL8 のアナログスイッチ１４のデータ信号入力端はデータ配線１７のいずれか１つに接続され、データ信号出力端は表示部１２のデータバスライン２１のいずれか１つに接続されている。また、アナログスイッチ１４の２つの制御信号入力端は、対応するブロック制御配線１６に接続されている。すなわち、ブロックBL1 の各アナログスイッチ１４の一方のトランジスタＴＮのゲートはブロック制御信号BC1 が供給される配線１６に接続され、他方トランジスタＴＰのゲートはブロック制御信号/BC1（ブロック制御信号BC1 の反転信号）が供給される配線１６に接続されている。同様に、ブロックBL2 の各アナログスイッチ１４の一方のトランジスタＴＮのゲートはブロック制御信号BC2 が供給される配線１６に接続され、他方トランジスタＴＰのゲートはブロック制御信号/BC2（ブロック制御信号BC2 の反転信号）が供給される配線１６に接続されている。以下、第３ブロックBL3 から第８ブロックBL8 の各アナログスイッチ１４についても同様である。
【００１０】
走査ドライバ回路１３には制御回路部２０からゲートスタート信号GSI 及びゲートクロック信号GCLKが入力される。走査ドライバ回路１３はゲートスタート信号GSI を入力した後、ゲートクロック信号GCLKに同期したタイミングで、表示部１２の各ゲートバスライン２２に対し順番に走査信号を出力する。
以下、上記のように構成されたドライバ一体型液晶表示装置の動作について説明する。制御回路部２０は、垂直同期信号Ｖs に同期したタイミングでゲートスタート信号GSI を出力し、水平同期信号Ｈs に同期したタイミングでゲートクロック信号GCLKを出力する。走査ドライバ回路１３は、ゲートスタート信号GSI を入力した後、ゲートクロック信号GCLKに同期して、ゲートバスライン２２に対し上から順に走査信号を供給する。最初の１水平同期期間では１行目（１番上）のゲートバスライン２２に走査信号が供給され、この１行目のゲートバスライン２２に接続されたＴＦＴ２４がオンになる。
【００１１】
一方、制御回路部２０は、１水平同期期間を８つの期間に分割して各期間（８分割期間）毎にブロック制御信号BC1 〜BC8 のいずれか１つとその反転信号とを対応するブロック制御配線１６に供給する。すなわち、最初の８分割期間では、１６本のブロック制御信号１６のうちの２本にブロック制御信号BC1 ，/BC1が供給され、第１ブロックBL1 の各アナログスイッチ１４がオンになる。
【００１２】
また、制御回路部２０は、信号源（パーソナルコンピュータ等）から送られてくるデータ信号（シリアル）をパラレル（ここでは３００）に変換して一時記憶し、１水平期間を８分割した期間（８分割期間）に３００本のデータ配線１７に対しデータ信号Ｄ1 〜Ｄ300 を供給する。このようにして、１行目の第１ブロックBL1 の各画素にデータ信号が供給される。次の８分割期間では１６本のブロック制御配線１６のうちの他の２本にブロック制御信号BC2 ，/BC2が供給され、第２ブロックBL2 の各アナログスイッチ１４がオンになる。そして、第２ブロックのアナログスイッチ１４を介して１行目第２ブロックBL2 の各画素にデータ信号Ｄ1 〜Ｄ300 が供給される。
【００１３】
このようにして１行目の各画素にそれぞれデータ信号が供給された後、次の水平同期期間では２行目のゲートバスライン２２に走査信号が供給され、上記と同様にして２行目の各画素にデータ信号が供給される。このようにして、１垂直同期期間内に全ての画素にデータ信号が供給され、液晶表示パネルに所定の画像が表示される。１垂直同期期間毎に上記の動作を繰り返して１垂直期間毎に画像が更新される。
【００１４】
【発明が解決しようとする課題】
しかしながら、上述した構造の従来の液晶表示パネルでは、以下に示す問題点がある。図５はブロック制御配線の配線パターンを示す模式図である。この図５に示すように、従来の液晶表示パネルでは、ブロック制御配線１６はすべて同じ幅で形成されているが、各ブロック制御配線１６の長さが異なるため、各ブロック制御配線の始点から終点までの抵抗値が大きく異なる。以下、この図５に示すように、ブロック制御配線１６が配置される矩形の領域（長さＬ、幅Ｗ0 ）のうち第１ブロックBL1 〜第８ブロックBL8 に対応する領域をそれぞれ第１エリア〜第８エリアという。
【００１５】
下記表１に、ある液晶表示パネルについて、各エリアにおけるブロック制御配線の配線幅と各ブロック制御配線の始点から終点までの間の抵抗値とを計算した結果を示す。但し、ブロック制御配線を配置する矩形エリアの幅Ｗ0 は３８７．２μｍ、ブロック制御配線間の間隔は８μｍである。また、この表１において、第１ブロック制御配線はブロック制御信号BC1 ，/BC1が与えられる配線であり、以下同様に、第２〜第８のブロック制御配線はそれぞれブロック制御信号BC2 ，/BC2〜BC8 ，/BC8が与えられる配線である。また、表１において、抵抗値以外の欄の数値の単位はμｍである。
【００１６】
【表１】
0004357613.tif 000002
【００１７】
また、図６は各ブロック制御配線（第１〜第８ブロック制御配線）の抵抗値を示す図である。この表１及び図６に示すように、従来は各ブロック制御配線の抵抗値が大きく異なる。ブロック制御配線には１ブロック分のアナログスイッチ１４のゲート容量（１個当り約１ｐＦ、上記の例では１ブロック当り約３００ｐＦ）が負荷としてかかるので、特に配線長が長いブロック制御配線に供給される信号の波形が鈍り、表示不良の原因となる。
【００１８】
本発明の目的は、ブロック制御配線の抵抗値の差が小さく、波形の鈍りを回避できて良好な表示性能が得られる液晶表示パネルを提供することである。
【００１９】
【課題を解決するための手段】
上記した課題は、ガラス基板と、前記ガラス基板上に設けられ、相互に隣接する第１の辺及び第２の辺を有する矩形状の画像表示部と、前記画像表示部の第１の辺に対向する前記ガラス基板の辺側に配置され、外部からブロック制御信号が与えられる端子と、前記ガラス基板上の前記画像表示部の外側に配置されてデータ信号を伝達する複数のデータ配線と、前記画像表示部の外側に前記画像表示部の第２の辺に沿って配置され、前記ブロック制御信号に応じて前記データ配線と前記画像表示部との間をスイッチングする複数のスイッチ素子と、前記画像表示部の第２の辺と該第２の辺に対向する前記ガラス基板の辺との間の領域を通って前記端子と前記複数のスイッチ素子との間を接続するＮ組（但し、Ｎは２以上の整数）のブロック制御配線と、前記ガラス基板上に配置されて前記画像表示部の第１の辺側から前記画像表示部に走査信号を供給する走査側ドライバ回路とを具備するドライバ一体型液晶表示パネルにおいて、前記画像表示部の第２の辺と該第２の辺に対向する前記ガラス基板の辺との間の領域が前記第２の辺の長さ方向に沿ってＮ個のブロック制御配線配置エリアに分割され、前記複数のスイッチ素子は前記Ｎ組のブロック制御配線配置エリアに対応してＮ個のブロックに区分けされ、ｉ番目（但し、ｉは１からＮまでの間の任意の整数）の組の前記ブロック制御配線はｉ番目のブロックの前記スイッチ素子に接続され、各ブロック制御配線配置エリアにおける前記ブロック制御配線の幅が、前記端子から遠いブロック制御配線配置エリアのブロック制御配線ほど広い、又は前記端子から前記スイッチ素子までの長さが長いブロック制御配線ほど広いことを特徴とするドライバ一体型液晶表示パネルにより解決する。
【００２０】
また、上記した課題は、ガラス基板と、前記ガラス基板上に設けられ、相互に隣接する第１の辺及び第２の辺を有する矩形状の画像表示部と、前記画像表示部の第１の辺に対向する前記ガラス基板の辺側に配置され、外部からブロック制御信号が与えられる端子と、前記ガラス基板上の前記画像表示部の外側に配置されてデータ信号を伝達する複数のデータ配線と、前記画像表示部の外側に前記画像表示部の第２の辺に沿って配置され、前記ブロック制御信号に応じて前記データ配線と前記画像表示部との間をスイッチングする複数のスイッチ素子と、前記画像表示部の第２の辺と該第２の辺に対向する前記ガラス基板の辺との間の領域を通って前記端子と前記複数のスイッチ素子との間を接続するＮ組（但し、Ｎは２以上の整数）のブロック制御配線と、前記ガラス基板上に配置されて前記画像表示部の第１の辺側から前記画像表示部に走査信号を供給する走査側ドライバ回路とを具備するドライバ一体型液晶表示パネルにおいて、前記複数のスイッチ素子は前記第２の辺の長さ方向に沿ってＮ個のブロックに区分けされ、ｉ番目（但し、ｉは１からＮまでの間の任意の整数）の組の前記ブロック制御配線はｉ番目のブロックの前記スイッチ素子に接続され、前記端子から前記スイッチ素子までの長さが長いブロック制御配線ほど比抵抗が小さいことを特徴とするドライバ一体型液晶表示パネルにより解決する。
【００２１】
以下、作用について説明する。
本発明においては、ブロック制御配線の配線幅が、各ブロックに対応するブロック制御配線配置エリア毎に異なっている。例えば、ブロック制御配線配置エリアの幅をＷ0 とし、当該ブロック制御配線配置エリアを通るブロック制御配線の本数をｎとし、ブロック制御配線間の間隔をＳとしたときに、当該ブロック制御配線配置エリアを通るブロック制御配線の幅ｗを下記式（１）で示すように決定する。
【００２２】
ｗ＝（Ｗ0 −（ｎ−１）Ｓ）／ｎ    …（１）
このようにして各ブロック制御配線配置エリア毎にブロック制御配線の幅を変えることにより、配線長が長いブロック制御配線の抵抗値を低減することができて、データ信号の波形の鈍りが軽減される。
各ブロック制御配線配置エリア毎のブロック制御配線の幅は、各ブロック制御配線の始点から終点までの抵抗値がほぼ均一になるように設定してもよい。また、ブロック制御配線を２層構造とし、上層のブロック制御配線と下層のブロック制御配線とをコンタクトホールを介して相互に電気的に接続することにより、ブロック制御配線の抵抗値を低減することができる。更に、同一ブロックの複数のスイッチ素子を相互に接続する接続配線の中央部に前記ブロック制御配線を接続するようにすれば、同一ブロック内の抵抗値の差による信号の鈍りを低減することができる。
【００２３】
また、各ブロック制御配線の配線幅を変化させる代りに、各配線の比抵抗（単位長さ当りの抵抗値）を調整して各ブロック制御配線の始点から終点までの抵抗値の差を小さくしてもよい。例えば、配線長が短いブロック制御配線を比較的抵抗値が高い材料により形成し、配線長が長いブロック制御配線を抵抗値が低い材料により形成することにより、ブロック制御配線の比抵抗を調整することができる。また、配線長が短いブロック制御配線を単層構造とし、配線長が長い配線を多層構造（２層又は３層構造）とすることにより、ブロック制御配線の比抵抗を調整することができる。このように、ブロック制御配線の比抵抗を調整することにより、各ブロック制御配線の始点から終点までの抵抗値の差を小さくすることができて、データ信号の鈍りによる表示不良を回避することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図７は本発明の第１の実施の形態の液晶表示パネルを示す平面図、図８は同じくその液晶表示パネルのブロック制御配線のレイアウトパターンを示す平面図である。なお、本実施の形態においても、液晶表示パネルの水平方向の画素数は８００×３（Ｒ・Ｂ・Ｇ）個、水平方向の画素数は６００個とする。
【００２５】
ガラス基板３１上には、複数の画素がマトリクス状に配列されてなる画像表示部３２、走査ドライバ回路３３、アナログスイッチ３４及びＴＡＢ端子３５が形成されている。
また、ガラス基板３１上には、ＴＡＢ端子３５とアナログスイッチ３４との間を接続する１６本のブロック制御配線３６、及び３００本のデータ配線３７が配置されている。これらのブロック制御配線３６及びデータ配線３７は例えばアルミニウム等の導電材料により形成されている。
【００２６】
アナログスイッチ３４は３００個づつ８つのブロックBL1 〜BL8 にグループ分けされており、同一ブロックのアナログスイッチ３４には共通のブロック制御配線３６が接続されている。これらのアナログスイッチ３４は２つのトランジスタにより構成されている（図４参照）。また、同一ブロックのアナログスイッチ３４の各データ信号入力端はそれぞれ異なるデータ配線３７に接続されており、各データ信号出力端は表示部３２のそれぞれ異なるデータバスライン（図３参照）に接続されている。
【００２７】
また、走査ドライバ回路３３には制御回路部（図１参照）からゲートスタート信号GSI 及びゲートクロック信号GCLKが入力される。走査ドライバ回路３３は、ゲートスタート信号GSI を入力した後、ゲートクロック信号GCLKに同期したタイミングで表示部３２の各ゲートバスラインに対し順番に走査信号を供給する。
ブロック制御配線３６は、図８に示すように、ブロックBL1 〜BL8 に対応した各ブロック制御配線配置エリア毎に線幅が異なるように設定されている。すなわち、ブロック制御配線が配置される矩形の領域（長さＬ、幅Ｗ0 ）のうちブロックBL1 に対応するブロック制御配線配置エリア（第１のエリア）には１６本のブロック制御配線３６が通り、ブロックBL2 に対応するブロック制御配線配置エリア（第２のエリア）には１４本のブロック制御配線３６が通り、ブロックBL3 に対応するブロック制御配線配置エリア（第３のエリア）には１２本のブロック制御配線３６が通りというように、図中右側のエリアほどブロック制御配線３６の本数が少なくなり、配線３６の幅が太くなる。
【００２８】
本実施の形態においては、エリアとエリアとの間は幅が狭い配線により接続されているが、この部分の長さはブロック制御配線３６の全長に比べて極めて短い（長さの比で２００分の１程度）。このため、この部分により抵抗値が大幅に高くなることはない。この部分の配線を、例えば幅が連続的に変化するようにテーパー状としてもよい。
【００２９】
本実施の形態では、各ブロック制御配線３６の幅は、下記表２に示すように設定されている。但し、第１ブロック制御配線は制御信号BC1 ，/BC1が与えられる配線であり、以下同様に第２〜第８ブロック制御配線はそれぞれ制御信号BC2 ，/BC2〜BC8 ，/BC8が与えられる配線である。表２中の数字の単位はμｍである。
これらのブロック制御配線の幅ｗは、ブロック制御配線配置エリアの幅Ｗ0 を約３８０μｍとし、ブロック制御配線間の間隔を８μｍとして、前述の（１）式により計算して決定したものである。また、表２に、各ブロック制御配線の始点から終点までの間の抵抗値を併せて示す。
【００３０】
【表２】
0004357613.tif 000003
【００３１】
また、図９は各ブロック制御配線（第１〜第８ブロック制御配線）の抵抗値を示す図である。この表２及び図９に示すように、本実施の形態では、抵抗値の最小値（第１ブロック制御配線の抵抗値）と最大値（第８ブロック制御配線の抵抗値）との差が４００Ω以下であり、従来（図６参照）に比べて、抵抗値の差を著しく低減することができる。また、抵抗値の最大値を低減することができるので、ブロック制御信号の波形の鈍りを抑制することができて、良好な表示品質が得られる。
【００３２】
（第２の実施の形態）
図１０は本発明の第２の実施の形態の液晶表示パネルのブロック制御配線の配線パターンを示す模式図である。なお、本実施の形態が第１の実施の形態と異なる点はブロック制御配線の形状が異なることにあり、その他の部分は基本的に第１の実施の形態と同様であるので、重複部分の説明は省略する。
【００３３】
本実施の形態においては、各ブロック制御配線３６の幅は、各配線３６の始点から終点までの抵抗値がほぼ均一となるように設定したものである。具体的には、各ブロック制御配線３６の第１〜第８ブロックにおける配線幅を、下記表３に示すように設定している。但し、表３において、抵抗値以外の数字の単位はμｍである。また、各ブロック制御配線間の間隔は８μｍである。
【００３４】
【表３】
0004357613.tif 000004
【００３５】
また、図１１は各ブロック制御配線（第１〜第８ブロック制御配線）の抵抗値を示す図である。この表３及び図１１に示すように、本実施の形態では、抵抗値の最小値（第１ブロック制御配線の抵抗値）と最大値（第８ブロック制御配線の抵抗値）との差が約１００Ωであり、第１の実施の形態に比べて、抵抗値の差を更に低減することができる。また、抵抗値の最大値を低減することができるので、信号の波形の鈍りを抑制することができて、良好な表示品質が得られる。
【００３６】
（その他の実施の形態）
図１２は本発明の他の実施の形態の液晶表示パネルの各ブロック制御配線と１ブロック分のアナログスイッチとの接続状態を示す平面図である。なお、本実施の形態においても、図７を参照して説明する。
各ブロックBL1 〜BL8 の端部においてブロック制御配線３６とアナログスイッチ３４とを接続する場合、同一ブロック内の一方の端部のアナログスイッチ３４と他方の端部のアナログスイッチ３４との間の配線の抵抗値の差が大きく、表示特性が低下するおそれがある。
【００３７】
そこで、本実施の形態においては、図１２に示すように、１ブロックのアナログスイッチ３６のブロック制御信号入力端を接続する接続配線４１の中央部において、接続配線４１とブロック制御配線３６とを接続する。これにより、同一ブロック内の抵抗値の差が低減され、表示性能の低下を防止することができる。
図１３は、ブロック制御配線３６の構造を示す模式的断面図である。この例では、ブロック制御配線３６は多層構造を有し、下層のブロック制御配線３６ａと上層のブロック制御配線３６ｂとは絶縁膜４２に形成されたコンタクトホール４２ａを介して相互に接続されている。
【００３８】
本実施の形態においては、ブロック制御配線３６が多層構造を有し、かつ、下層のブロック制御配線３６ａと上層のブロック制御配線３６ｂとが相互に電気的に接続されているので、ブロック制御配線３６の抵抗値がより小さいという利点がある。
上記したように、本発明においては、各ブロック配線配置エリア毎、或いは同一エリア内において、ブロック制御配線の配線幅をそれぞれ異ならせることによって、ブロック制御線の抵抗値の差を低減することを実現した。
【００３９】
ブロック制御配線の比抵抗、或いは層構造（単層か、多層かなど）を異ならせることも、本発明の趣旨に沿い、同等の効果を奏する。
例えば、図５に示すように各ブロック制御配線１６の幅が同じであっても、各配線の比抵抗（単位長さ当りの抵抗値）を調整することにより、各ブロック制御配線１６の始点から終点までの抵抗値の差を小さくすることができる。比抵抗を調整する方法としては、配線長が短い配線１６を抵抗値が比較的大きい材料により形成し、配線長が長い配線１６を抵抗値が比較的小さい材料により形成することにより実現することができる。また、配線長が短い配線１６を単層構造とし、配線長が長い配線を図１３に示すように多層構造としてもよい。この場合も、上記の実施の形態と同様の効果を得ることができる。
【００４０】
なお、上述した各実施の形態においては、いずれもＴＡＢ端子とアナログスイッチとの間を接続するブロック制御配線について説明したが、本発明はガラス基板上にＣＯＧ接続された半導体チップとアナログスイッチとの間を接続するブロック制御配線について適用することもできる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、ブロック制御配線の配線幅が各ブロック制御配線配置エリア毎に異なっているので、最短のブロック制御配線と最長のブロック制御配線との抵抗値の差を低減することができて、ブロック制御信号の波形の鈍りを低減することができる。これにより、表示品質の良好な液晶表示装置が得られる。
【００４２】
また、複数のブロック制御配線の始点から終点までの抵抗値の差が小さくなるように各配線の比抵抗を調整することによっても、上記と同様の効果を得ることができる。
【図面の簡単な説明】
【図１】図１はＴＡＢ併用ドライバ一体型液晶表示装置を示すブロック図である。
【図２】図２は液晶表示パネルのＴＦＴ基板を示す模式図である。
【図３】図３は液晶表示パネルの表示部の平面図である。
【図４】図４はアナログスイッチを示す回路図である。
【図５】図５は従来の液晶表示パネルのブロック制御配線の配線パターンを示す模式図である。
【図６】図６は従来の液晶表示装置の各ブロック制御配線の抵抗値を示す図である
【図７】図７は本発明の第１の実施の形態の液晶表示パネルを示す平面図である。
【図８】図８は第１の実施の形態の液晶表示パネルのブロック制御配線のレイアウトパターンを示す平面図である。
【図９】図９は第１の実施の形態の各ブロック制御配線の抵抗値を示す図である。
【図１０】図１０は本発明の第２の実施の形態の液晶表示パネルのブロック制御配線の配線パターンを示す模式図である。
【図１１】図１１は第２の実施の形態の液表表示パネルの各ブロック制御配線の抵抗値を示す図である。
【図１２】図１２は本発明の他の実施の形態の液晶表示パネルの各ブロック制御配線と１ブロック分のアナログスイッチとの接続状態を示す平面図である。
【図１３】図１３は本発明の他の実施の形態の液晶表示パネルのブロック制御配線の構造を示す模式的断面図である。
【符号の説明】
１０  液晶表示パネル、
１１，３１  ガラス基板、
１２，３２  画像表示部、
１３，３３  走査ドライバ回路、
１４，３４  アナログスイッチ、
１５，３５  ＴＡＢ端子、
１６，３６  ブロック制御配線、
１７，３７  データ配線、
２０  制御回路部、
２１  データバスライン、
２２  ゲートバスライン、
２３  画素電極、
２４  ＴＦＴ、
３６ａ  下層ブロック制御配線、
３６ｂ  上層ブロック制御配線、
４１  接続配線、
４２  絶縁膜、
４２ａ  コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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