(57)【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に金属配線を形成する工程と、前記金属配線を覆うようにパッシベーション膜を形成する工程と、前記金属配線上で前記パッシベーション膜の所定の位置に複数個のバイアホールを形成する工程と、選択ＣＶＤ法によって前記バイアホール内を充填しかつ前記パッシベーション膜の表面より上に突起するプラグを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に金属配線を形成する工程と、前記金属配線を覆うようにパッシベーション膜を形成する工程と、前記金属配線上で前記パッシベーション膜の所定の位置に複数個のバイアホールを形成する工程と、前記バイアホール内を充填するとともに前記パッシベーション膜上を覆うように金属電極層を形成する工程と、前記金属電極層より前記パッシベーション膜の方がエッチングレートの速いケミカルメカニカルポリッシング法によって前記金属電極層および前記パッシベーション膜をエッチングすることにより前記バイアホール内の前記金属電極層からなり前記エッチング後の前記パッシベーション膜の表面より上に突起したプラグを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記金属配線はアルミニウム合金、銅合金、銀のいずれかからなるものであって、前記プラグは、アルミニウム合金、タングステン、銅、チタンのいずれかからなるものであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記バイアホール形成後、前記金属配線の形成前に、密着層を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来のＶＬＳＩ等の半導体装置においては、トランジスタ等の半導体素子上に層間絶縁膜および金属配線が形成され、この金属配線の上に、水分、重金属又はアルカリ金属などの不純物が侵入することを防止するためにパッシベーション膜が形成される。
【０００３】
以下、従来の半導体装置について、図４を参照しながら説明する。図４（ａ）は従来の半導体装置の要部断面図である。図４（ａ）に示すように、半導体基板１０１の上に酸化シリコン、窒化シリコン等からなる層間絶縁膜１０２が形成され、この層間絶縁膜１０２の上にアルミニウムもしくはアルミニウムを主成分とするアルミニウム合金よりなる金属配線１０３およびアルミニウム合金よりなる金属電極１０４がそれぞれ形成されている。尚、層間絶縁膜１０２の下にはトランジスタ等の半導体素子が形成されているが、半導体素子については図示の都合上省略している。金属配線１０３および金属電極１０４の上には、例えばＣＶＤ法によりパッシベーション膜１０５が形成されている。尚、金属電極１０４上面のパッシベーション膜１０５におけるワイヤボンディングを行う領域には開口部１０６が形成され、金属電極１０４とボンディングワイヤ１０７のネールヘッド１０８が超音波併用熱圧着法によって接続されている。
【０００４】
【発明が解決しようとする課題】
ところで、従来のＶＬＳＩ等の半導体装置においては、ＶＬＳＩ等の微細化とチップの小型化・多機能化に伴って、金属配線１０３が微細化すると共に電気信号を入出力する金属電極１０４の数は増加の一途である。それに伴って、金属配線１０３と金属電極１０４および、金属電極１０４と金属電極１０４との間隔が小さくなることによって以下のような問題が発生する。
【０００５】
図４（ｂ）は半導体チップ１０９表面の一部分を示す平面図である。図４（ｂ）に示されるように、半導体チップ１０９の周縁に並ぶ金属電極１０４の数が多くなると、前述したように金属電極１０４と金属電極１０４とを並べる間隔が非常に狭くなる。さらに半導体チップ１０９の多機能化・小型化が進行し、より金属電極１０４の数が増加すると、金属電極１０４の間に間隔が設けられなくなり、各金属電極１０４に対応したパッシベーション膜１０５の開口も困難となる。これに対して従来は、金属電極１０４の形状を縮小化して多数の金属電極１０４を並べる工夫がなされてきた。
【０００６】
しかしながら、図４（ａ）に示したように、ボンディングワイヤ１０７のネールヘッド１０８と金属電極１０４とを超音波を併用した熱圧着で接続するワイヤボンディングはその接着面の接着状態や接着面積で接着強度が決定する。金属電極１０４を縮小化すると、それにあわせて金属電極１０４の外側にはみ出さないように、また、隣接するネールヘッド１０８同士が接触しないように、ネールヘッド１０８も縮小化する必要が生じる。その結果、ネールヘッド１０８と金属電極１０４との接着面積が小さくなるため、しばしばネールヘッド１０８と金属電極１０４との接着不良などが発生する。
【０００７】
また、金属電極１０４の数の増加によって、金属電極１０４を縮小化すると同時に、パッシベーション膜１０５の開口部１０６もできるだけ縮小化する必要が生じる。開口部１０６が縮小化すると、ワイヤボンディング装置の精度には限界が有るので、ネールヘッド１０８とパッシベーション膜１０５の金属電極１０４より上方にある部分とが接触する可能性が大きくなる。この接触が発生した場合、ネールヘッド１０８と金属電極１０４との不着や、さらには、パッシベーション膜１０５にクラックが発生し、半導体チップが耐湿性不良を起こすような致命的なワイヤボンディング不良が発生して半導体装置の信頼性が低下することになる。
【０００８】
また、ボンディングワイヤ１０７の代わりに、半田バンプを用いる場合にも同様の問題がある。すなわち、金属電極１０４の数の増加に伴い、金属電極１０４を縮小化すると、接着面積が小さくなることにより半田バンプと金属電極１０４との接着不良が発生したり、半田バンプとパッシベーション膜１０５との接触により半田バンプと金属電極１０４との接着不良やパッシベーション膜１０５にクラックが発生して半導体装置の信頼性が低下することになる。
【０００９】
本発明の目的は、外部との間で電気信号が入出力される金属電極が縮小化されても、金属電極へのボンディングワイヤのネールヘッドや半田バンプの接続を良好にでき、パッシベーション膜のクラック等を防止して信頼性の高い半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の請求項１に記載の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜上に金属配線を形成する工程と、金属配線を覆うようにパッシベーション膜を形成する工程と、金属配線上でパッシベーション膜の所定の位置に複数個のバイアホールを形成する工程と、選択ＣＶＤ法によってバイアホール内を充填しかつパッシベーション膜の表面より上に突起するプラグを形成する工程とを含むことを特徴とする。
【００１１】
この製造方法によれば、製造される半導体装置において、電気信号の入出力部となる金属電極の面積が縮小化されても、金属電極がパッシベーション膜の表面より上に突起した複数個のプラグからなるため、ボンディングワイヤ等との接続を容易かつ強固にできる。また、金属電極の面積の縮小化がより可能となり、より多くの金属電極をチップ周縁部に形成できる。また、金属電極を構成するプラグがパッシベーション膜の表面より上に突起しているため、ボンディングワイヤ等の接続の際にそのボンディングワイヤ等の位置がずれても、ボンディングワイヤ等とプラグの良好な接続が得られるとともに、パッシベーション膜のクラックも防止でき、高信頼性の半導体装置を得ることができる。
【００１８】
本発明の請求項２に記載の半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜上に金属配線を形成する工程と、金属配線を覆うようにパッシベーション膜を形成する工程と、金属配線上でパッシベーション膜の所定の位置に複数個のバイアホールを形成する工程と、バイアホール内を充填するとともにパッシベーション膜上を覆うように金属電極層を形成する工程と、金属電極層よりパッシベーション膜の方がエッチングレートの速いケミカルメカニカルポリッシング法によって金属電極層およびパッシベーション膜をエッチングすることによりバイアホール内の金属電極層からなりエッチング後のパッシベーション膜の表面より上に突起したプラグを形成する工程とを含むことを特徴とする。
【００１９】
この製造方法により、請求項１に記載の半導体装置の製造方法と同様の効果を奏する。
本発明の請求項３に記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、金属配線はアルミニウム合金、銅合金、銀のいずれかからなるものであって、プラグは、アルミニウム合金、タングステン、銅、チタンのいずれかからなるものであることを特徴とする。
本発明の請求項４に記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、バイアホール形成後、前記金属配線の形成前に、密着層を形成することを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態における半導体装置およびその製造方法について、図面を参照しながら説明する。
【００２１】
〔第１の実施の形態〕
図１（ａ）は本発明の第１の実施の形態における半導体装置の要部断面図、図１（ｂ）は同半導体装置の一部分の平面図である。
【００２２】
図１（ａ）に示すように、半導体基板１の上には全面に亘って酸化シリコンよりなる層間絶縁膜２が形成されている。半導体基板１上には、例えばＭＯＳトランジスタやＭＯＳダイオード等の半導体素子が形成されており、層間絶縁膜２には半導体素子と層間絶縁膜２上に形成される金属配線３との電気的接続をとるための開口部が形成されているが、半導体素子および開口部は省略して示している。
【００２３】
層間絶縁膜２の上には、アルミニウム合金からなり、半導体基板１に形成された半導体素子と電気的に接続される金属配線３が形成され、金属配線３上には全面に亘って窒化シリコンからなるパッシベーション膜４が形成されている。なお、ここではパッシベーション膜４を窒化シリコン単層としているが、酸化シリコンと窒化シリコンを積層して構成してもよい。
【００２４】
本実施の形態における半導体装置の特徴は、ワイヤボンディングを行うべき部分に、金属配線３と接続された複数個のプラグ５がパッシベーション膜４を貫通して形成され、そのプラグ５はパッシベーション膜４の表面より上に突起していることである。
【００２５】
図１（ｂ）に示すように、半導体チップ６周縁のパッシベーション膜４上にプラグ５を突起させて形成し、ドットが密集した状態に整列した複数個のプラグ５により一つの金属電極を構成し、その金属電極と若干の隙間を空けて順次隣り合う同様の金属電極が形成されている。個々のプラグ５は、パッシベーション膜４の表面から１００ｎｍ以上突起している。また、一つの金属電極は、直径２００〜５０００ｎｍのプラグ５をできるだけ密になるように、１２００〜８０００μｍ2 程度の範囲に形成されている。このプラグ５の突起量（パッシベーション膜４表面からの高さ）、直径はボンディングワイヤ７のボンディングの際の衝撃がパッシベーション膜４を傷つけないように設定する必要がある。また、本実施の形態では、一つの金属電極を構成する複数のプラグ５を形成した範囲は２８００μｍ2 のほぼ円状であるが、その範囲はボンディングワイヤ７のネールヘッド８の直径に合わせて調節設定する。
【００２６】
プラグ５の材質は、金属配線３と同じアルミニウム合金にしたが、ボンディングワイヤ７の材質との接着整合性を考慮して決定する必要がある。また、ボンディングワイヤ７の代わりに半田バンプなどを使用する場合には、半田および金属配線３の材質との接着整合性を考慮して決定する必要がある。
【００２７】
今回は、金属配線３、プラグ５の材質としてアルミニウム合金を使用したが、その他に、金属配線３には銅合金や銀等を用いることができ、プラグ５にはタングステンや銅、チタン等を用いることができる。
【００２８】
このように、ボンディングワイヤ７のネールヘッド８の大きさに合わせて、パッシベーション膜４上にプラグ５を突起させて金属電極を形成することで、ボンディングワイヤ７のネールヘッド８にプラグ５が食込む形となる。従って、個々のプラグ５についてその突起量が大きいほどプラグ５とネールヘッド８との接触面積が大きくなり、プラグ５の突起量に応じて複数のプラグ５からなる一つの金属電極の形成領域の面積を調整できる。そのため、複数のプラグ５からなる金属電極とネールヘッド８との接続を強固にしながら、一つの金属電極の形成領域の面積の縮小化（金属電極の縮小化）が可能となり、半導体チップ６周縁の限られた範囲でより多くの電気信号の入出力が可能となる。また、プラグ５がパッシベーション膜４の表面から突起しているため、ネールヘッド８の位置ずれが生じても、ネールヘッド８とプラグ５の良好な接続が得られるとともに、パッシベーション膜４のクラックも防止でき、高信頼性の半導体装置を得ることができる。
【００２９】
なお、本実施の形態では、プラグ５とプラグ５の隙間などでネールヘッド８がパッシベーション膜４と接触していても、接触していなくても、前述の効果が得られるものである。図４に示された従来例では、ネールヘッド１０８の位置ずれにより、金属電極１０４表面より上の部分のパッシベーション膜１０４にネールヘッド１０８が接触することにより、接続不良やパッシベーション膜１０４にクラックが発生していたが、本実施の形態では、ネールヘッド８の位置ずれの有無に関わらず、ネールヘッド８がパッシベーション膜４と接触しても、面接触状態となりパッシベーション膜１０４にクラックは発生せず、また、前述のようにネールヘッド８にプラグ５が食込む形となるため接続は強固である。
【００３０】
なお、前述のようにボンディングワイヤ７の代わりに半田バンプを用いても同様の効果を得ることができる。
【００３１】
〔第２の実施の形態〕
第２の実施の形態では、第１の実施の形態の半導体装置についてその製造方法の一例を説明する。図２はその製造方法を示す工程断面図である。
【００３２】
まず、図２（ａ）に示すように、例えばＭＯＳトランジスタやＭＯＳダイオードなどの半導体素子が形成されている半導体基板１の上に全面に亘ってＣＶＤ法などにより酸化シリコン膜よりなる層間絶縁膜２を堆積した後、図示は省略するが、層間絶縁膜２に半導体素子と層間絶縁膜２の上に形成される金属配線３との電気的接続をとるための開口部を周知のリソグラフィー技術およびドライエッチング技術により形成する。その後、層間絶縁膜２の上にアルミニウム合金よりなる金属配線３を周知のスパッタリング技術、リソグラフィー技術およびドライエッチング技術により形成する。次に、金属配線３の上にＣＶＤ法により窒化シリコンからなるパッシベーション膜４を全面に亘って堆積形成する。
【００３３】
次に、図２（ｂ）に示すように、リソグラフィー技術、ドライエッチング技術を用いて、パッシベーション膜４の特定個所に金属配線３に到達するバイアホール９を複数個形成する。バイアホール９を形成する位置や直径、個数は第１の実施の形態におけるプラグ５形成条件の範囲で、用途に合わせて設定する。
【００３４】
次に、図２（ｃ）に示すように、選択ＣＶＤ法により、アルミニウム合金をバイアホール９内およびパッシベーション膜４上に突起するまで堆積してプラグ５を形成する。選択ＣＶＤ法によるプラグ５の形成条件としては、例えば、アルゴンガスによるスパッタでバイアホール９内の表面の自然酸化膜を除去した後に、大気に暴露すること無くアルゴンガスをキャリアガスとしてジメチルアルミハイドライドを圧力３０トールで、５００ｓｃｃｍ流してプラグ５を成長させた。その時の基板温度は２５０℃である。これにより、パッシベーション膜４上に突起した複数個のプラグ５を得ることができた。
【００３５】
このようにして、図１と同様の半導体装置を製造することができる。
【００３６】
〔第３の実施の形態〕
第３の実施の形態では、第１の実施の形態の半導体装置についてその製造方法の第２の実施の形態とは異なる例を説明する。図３はその製造方法を示す工程断面図である。
【００３７】
まず、図３（ａ）に示すように、例えばＭＯＳトランジスタやＭＯＳダイオードなどの半導体素子が形成されている半導体基板１の上に全面に亘ってＣＶＤ法などにより酸化シリコン膜よりなる層間絶縁膜２を堆積した後、図示は省略するが、層間絶縁膜２に半導体素子と層間絶縁膜２の上に形成される金属配線３との電気的接続をとるための開口部を周知のリソグラフィー技術およびドライエッチング技術により形成する。その後、層間絶縁膜２の上にアルミニウム合金よりなる金属配線３を周知のスパッタリング技術、リソグラフィー技術およびドライエッチング技術により形成する。次に、金属配線３の上にＣＶＤ法により窒化シリコンからなるパッシベーション膜４を全面に亘って堆積形成する。
【００３８】
次に、図３（ｂ）に示すように、リソグラフィー技術、ドライエッチング技術を用いて、パッシベーション膜４の特定個所に金属配線３に到達するバイアホール９を複数個形成する。バイアホール９を形成する位置や直径、個数は第１の実施の形態におけるプラグ５形成条件の範囲で、用途に合わせて設定する。
【００３９】
次に、図３（ｃ）に示すように、パッシベーション膜４上およびバイアホール９内壁を覆うように、チタン合金からなる密着層１０を、スパッタリング技術を用いて形成する。次に、その上に、アルミニウム合金からなる金属電極層１１をＣＶＤ技術を用いて形成する。この金属電極層１１はバイアホール９内を充填し、かつ密着層１０を介してパッシベーション膜４上に形成する。また、この金属電極層１１の形成の際、非常に小さく深いバイアホール９に金属配線材料を充填する必要がある場合は、高圧ＰＶＤ法、または、リフロー法を用いれば効率よく充填することができる。
【００４０】
次に、図３（ｄ）に示すように、塩素系のガスを用いたドライエッチング技術で、金属電極層１１と密着層１０をパッシベーション膜４が露出するまでエッチングし、バイアホール９内にプラグ５を形成する。
【００４１】
次に、図３（ｅ）に示すように、ドライエッチング技術を用いてパッシベーション膜４をエッチングする。この時に、今回金属電極層１１に用いているアルミニウム合金をエッチングせず、窒化シリコンからなるパッシベーション膜４のみをエッチングする条件、例えば、フロロカーボンと酸素の混合ガスなどでプラズマエッチングを行う。これによって、パッシベーション膜４上に突起したプラグ５を得ることができた。
【００４２】
このようにして、図１と同様の半導体装置を製造することができる。なお、図３の製造方法の場合、バイアホール９内に充填された金属電極層１１からなるプラグ５の周り、すなわちバイアホール９の内壁に密着層１０が形成されているが、金属電極層１１がバイアホール９内に充填され金属配線３およびパッシベーション膜４との密着性が得られれば、密着層１０は必ずしも必要ない。
【００４３】
なお、上記の図３（ｄ）から図３（ｅ）に示した工程は、ドライエッチングの代わりにウエットエッチングの技術を用いてもよいし、ドライエッチングおよびウエットエッチングの技術を組み合せてもよい。
【００４４】
また、図３（ｃ）の金属電極層１１を形成した後、近年、平坦化に用いられるケミカルメカニカルポリッシングの技術、例えば、金属電極層１１のアルミニウム合金よりもパッシベーション膜４の方がエッチングレートが速くなる研磨剤および研磨布等の条件を使用した、ケミカルメカニカルポリッシングを行うことにより、図３（ｅ）と同様のパッシベーション膜４の表面から突起しているプラグ５を形成することができる。
【００４５】
【発明の効果】
本発明の半導体装置の製造方法によると、製造される半導体装置において、電気信号の入出力部となる金属電極の面積が縮小化されても、金属電極がパッシベーション膜の表面より上に突起した複数個のプラグからなるため、ボンディングワイヤ等との接続を容易かつ強固にできる。また、金属電極の面積の縮小化がより可能となり、より多くの金属電極をチップ周縁部に形成できる。また、金属電極を構成するプラグがパッシベーション膜の表面より上に突起しているため、ボンディングワイヤ等の接続の際にそのボンディングワイヤ等の位置がずれても、ボンディングワイヤ等とプラグの良好な接続が得られるとともに、パッシベーション膜のクラックも防止でき、高信頼性の半導体装置を得ることができる。
【００４６】
又、本発明に係る半導体装置の製造方法によると、従来のプラグを形成した後にワイヤボンディング用の金属電極を形成する工程が不必要となり、工程数削減と容易で安価な半導体装置の製造が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置の要部断面図および平面図。
【図２】本発明の第２の実施形態における半導体装置の製造方法を示す工程断面図。
【図３】本発明の第３の実施形態における半導体装置の製造方法を示す工程断面図。
【図４】従来の半導体装置の要部断面図および平面図。
【符号の説明】
１    半導体基板
２    層間絶縁膜
３    金属配線
４    パッシベーション膜
５    プラグ
６    半導体チップ
７    ボンディングワイヤ
８    ネールヘッド
９    バイアホール
１０    密着層
１１    金属電極層
【図１】
0004209033.tif 000002
【図２】
0004209033.tif 000003
【図３】
0004209033.tif 000004
【図４】
0004209033.tif 000005