(57)【特許請求の範囲】
【請求項１】
外部電源電圧を用いてパワーアップ検出信号を発生させるパワーアップ検出手段と、
前記パワーアップ検出信号に応じてディープパワーダウンパワーアップ信号を発生させるディープパワーダウンパワーアップ信号発生手段と、
前記パワーアップ検出信号に応じてパワーアップ信号を発生させるパワーアップ信号発生手段と、
ディープパワーダウンモード時に前記パワーアップ信号のイネーブルの可否を決定するパワーアップ制御手段とを備えていることを特徴とする半導体メモリ素子のパワーアップ信号発生装置。
【請求項２】
前記ディープパワーダウンパワーアップ信号発生手段が、
外部電源電圧を用いてディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルされている前記ディープパワーダウンパワーアップ信号を発生させるものであることを特徴とする請求項１に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項３】
前記ディープパワーダウンパワーアップ信号発生手段が、
外部電源電圧と接地電圧との間に接続されて前記パワーアップ検出信号の反転信号を偶数回反転させて前記ディープパワーダウンパワーアップ信号を発生させる複数のインバータを備えていることを特徴とする請求項１に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項４】
前記パワーアップ信号発生手段が、
ディープパワーダウンモードの時にはディスエーブルされ、ディープパワーダウンモードでない時には内部電源電圧によってイネーブルされる前記パワーアップ信号を発生させるものであることを特徴とする請求項１に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項５】
前記パワーアップ信号発生手段が、
内部電源電圧と接地電圧との間に接続されて前記パワーアップ検出信号の反転信号を遇数回反転させて前記パワーアップ信号を発生させる複数のインバータを備えていることを特徴とする請求項１に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項６】
前記パワーアップ制御手段が、
ディープパワーダウンモード時には外部電源電圧を遮断し、ディープパワーダウンモードでない時には外部電源電圧を内部電源電圧として前記パワーアップ信号発生手段に印加するものであることを特徴とする請求項１に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項７】
前記パワーアップ制御手段が、
ソースが外部電源電圧に接続され、ゲートにディープパワーダウンモード信号が印加されるＰＭＯＳトランジスタであることを特徴とする請求項１又は請求項６に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項８】
外部電源電圧を用いてパワーアップ検出信号を発生させるパワーアップ検出手段と、
前記パワーアップ検出信号に応じてディープパワーダウンパワーアップ信号を発生させるディープパワーダウンパワーアップ信号発生手段と、
ディープパワーダウンモード時に前記パワーアップ検出信号に応じてパワーアップ制御信号を発生させるパワーアップ制御手段と、
前記パワーアップ制御信号によってイネーブルの可否が決定されるパワーアップ信号を発生させるパワーアップ信号発生手段とを備えていることを特徴とする半導体メモリ素子のパワーアップ信号発生装置。
【請求項９】
前記ディープパワーダウンパワーアップ信号発生手段が、
外部電源電圧を用いてディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブル状態になっている前記ディープパワーダウンパワーアップ信号を発生させるものであることを特徴とする請求項８に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項１０】
前記ディープパワーダウンパワーアップ信号発生手段が、
外部電源電圧と接地電圧との間に接続され、前記パワーアップ検出信号を奇数回反転させて前記ディープパワーダウンパワーアップ信号を発生させる複数のインバータを備えていることを特徴とする請求項８に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項１１】
前記パワーアップ制御手段が、
ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時にはイネーブルされる前記パワーアップ制御信号を発生させるものであることを特徴とする請求項８に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項１２】
前記パワーアップ制御手段が、
前記パワーアップ検出信号の反転信号及びディープパワーダウンモード信号の反転信号を否定論理積して前記パワーアップ制御信号を発生させるＮＡＮＤゲートを備えていることを特徴とする請求項８に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項１３】
前記パワーアップ制御手段が、
前記パワーアップ検出信号及びディープパワーダウンモード信号を否定論理和するＮＯＲゲートと、該ＮＯＲゲートの出力を反転させて前記パワーアップ制御信号を発生させるインバータとを備えていることを特徴とする請求項８に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項１４】
前記パワーアップ制御手段が、
ソースが外部電源電圧に接続され、ディープパワーダウンモード信号の反転信号がゲートに入力されるＰＭＯＳトランジスタと、前記ディープパワーダウンモード信号と該ディープパワーダウンモード信号の反転信号の制御下で前記パワーアップ検出信号に応じて前記パワーアップ制御信号を発生させる伝達ゲートとを備えていることを特徴とする請求項８に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項１５】
前記パワーアップ信号発生手段が、
前記パワーアップ制御信号に応じてディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時にはイネーブルされる前記パワーアップ信号を発生させるものであることを特徴とする請求項８に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項１６】
前記パワーアップ信号発生手段が、
外部電源電圧と接地電圧との間に接続され、前記パワーアップ制御信号を奇数回反転させて前記パワーアップ信号を発生させる複数のインバータを備えていることを特徴とする請求項８に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項１７】
外部電源電圧を用いてディープパワーダウンパワーアップ信号を発生させるディープパワーダウンパワーアップ信号発生手段と、
内部電源電圧を用いてパワーアップ信号を発生させるパワーアップ信号発生手段と、
ディープパワーダウンモード時に前記パワーアップ信号のイネーブルの可否を決定するパワーアップ制御手段とを備えていることを特徴とする半導体メモリ素子のパワーアップ信号発生装置。
【請求項１８】
前記ディープパワーダウンパワーアップ信号発生手段が、
外部電源電圧を用いてディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルされている前記ディープパワーダウンパワーアップ信号を発生させるものであることを特徴とする請求項１７に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項１９】
前記パワーダウンパワーアップ信号発生手段が、
外部電源電圧を分圧するディバイダと、
前記分圧された電圧をプルアップさせるプルアップ部と、
前記分圧された電圧を用いて前記パワーアップ検出信号を発生させる第１駆動部と、
前記パワーアップ検出信号に応じて前記ディープパワーダウンパワーアップ信号を発生させる第２駆動部とを備えていることを特徴とする請求項１７に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項２０】
前記パワーアップ信号発生手段が、
ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時には内部電源電圧によってイネーブルされる前記パワーアップ信号を発生させるものであることを特徴とする請求項１７に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項２１】
前記パワーアップ信号発生手段が、
内部電源電圧を分圧するディバイダと、
前記分圧された電圧をプルアップさせるプルアップ部と、
前記分圧された電圧が印加されて前記プルアップ検出信号を発生させる第１駆動部と、
前記プルアップ検出信号に応じて前記プルアップ信号を発生させる第２駆動部とを備えていることを特徴とする請求項１７に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項２２】
前記パワーアップ制御手段が、
ディープパワーダウンモード時には外部電源電圧を遮断し、ディープパワーダウンモードでない時には外部電源電圧を内部電源電圧として前記パワーアップ信号発生手段に印加するものであることを特徴とする請求項１７に記載の半導体メモリ素子のパワーアップ信号発生装置。
【請求項２３】
前記パワーアップ制御手段が、
ソースが外部電源電圧に接続され、ゲートにディープパワーダウンモード信号が印加されるＰＭＯＳトランジスタであることを特徴とする請求項１７に記載の半導体メモリ素子のパワーアップ信号発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子のパワーアップ信号発生装置に関し、特に、ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時には内部電源電圧によってイネーブルされるパワーアップ信号を発生させるパワーアップ信号発生装置に関する。
【０００２】
【従来の技術】
一般に、ディープパワーダウンモード(deep  power  down  entry)とは、一定時間の間ＤＲＡＭが使用されない場合に、スタンバイ電流を減らすために内部で用いられる全ての内部電源電圧をオフした状態を意味する。
パワーアップ信号はチップが正常に動作可能な状態にあることを知らせる信号であり、かかるパワーアップ信号がハイレベルに設定、即ちイネーブルされた場合にチップが正常に動作できるようになる。
【０００３】
図１及び図２は、従来のパワーアップ信号発生装置を示す回路図であって、従来のパワーアップ信号発生装置は、外部電源電圧Ｖｅｘｔを分圧する電圧ディバイダ１１と、分圧された電圧Ａをプルアップさせるプルアップ部１２と、分圧された電圧Ａが入力されてパワーアップ信号ＰＷＲＵＰのイネーブルタイミングを決定するためのパワーアップ検出信号ＤＥＴを発生させる駆動部１６と、パワーアップ検出信号ＤＥＴが入力されてパワーアップ信号ＰＷＲＵＰを発生させる駆動部１５とからなり、前記駆動部１６は、前記パワーアップ検出信号ＤＥＴをプルアップさせるプルアップ部１４と、前記パワーアップ検出信号ＤＥＴをプルダウンさせるプルダウン部１３とからなる。
【０００４】
ここで、電圧ディバイダ１１は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に直列接続された抵抗Ｒ１、Ｒ２からなり、プルアップ部１２は、外部電源電圧ＶｅｘｔとノードＳＮ１との間に接続されてゲート分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ１からなる。プルダウン部１３は、ノードＳＮ２と接地電圧Ｖｓｓとの間に接続されてゲートに分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ２からなり、プルアップ部１４は外部電源電圧Ｖｅｘｔと出力ノードＳＮ２との間に接続された抵抗Ｒ３からなる。駆動部１５は外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続されてパワーアップ検出信号ＤＥＴを反転させてパワーアップ信号ＰＷＲＵＰを出力するインバータＩＶ１からなる。
【０００５】
図２に示すパワーアップ信号発生装置は、図１におけるプルアップ部１４の抵抗Ｒ３の代わりにＰＭＯＳトランジスタＰ１を用いたこと以外は図１の構成と同じであるので詳細な説明は省略する。プルアップ部１４は、外部電源電圧Ｖｅｘｔと出力ノードＳＮ２との間に接続されたＰＭＯＳトランジスタＰ１からなる。
【０００６】
かかる従来のパワーアップ信号発生装置において、パワーアップ信号ＰＷＲＵＰは、外部電源電圧Ｖｅｘｔによって生成された内部電源電圧が安定的なレベルに至るまではハイレベルに設定（以下、ディスエーブルと記す）されていて、抵抗Ｒ３（図２ではＰＭＯＳトランジスタＰ１）に流れる電流がＮＭＯＳトランジスタＮ２に流れる電流よりも多くなるときローレベルに設定（以下、イネーブルと記す）される。
【０００７】
かかるパワーアップ信号ＰＷＲＵＰは、ディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルされている。このようにパワーアップ信号ＰＷＲＵＰがディープパワーダウンモードでない時にもイネーブルされている理由は、ディープパワーダウンモード時にも動作状態になっていなければならない半導体素子（クロックバッファ、レジスタセットなど）のためである。
【０００８】
しかしながら、かかるパワーアップ信号ＰＷＲＵＰがディープパワーダウンモード時にもイネーブルになっていると、内部電源電圧が未だ生成されてない状態でチップが動作することになって、内部電源電圧によって動作する半導体素子に内部電源電圧Ｖｉｎｔが供給されず、誤動作を起こすことになる。
【０００９】
【発明が解決しようとする課題】
本発明は、上記した従来技術の問題点を解決するためのものであり、ディープパワーダウンモード時にも動作待機状態でなければならない半導体素子に対しては、常にイネーブル状態である前記ディープパワーダウンパワーアップ信号を用い、内部電源電圧が生成された後に動作する半導体素子に対しては、ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時にはイネーブルされるパワーアップ信号を用いることによって、ディープパワーダウンモード時の誤動作の発生を防止することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様による半導体メモリ素子のパワーアップ信号発生装置は、外部電源電圧を用いてパワーアップ検出信号を発生させるパワーアップ検出手段と、前記パワーアップ検出信号に応じてディープパワーダウンパワーアップ信号を発生させるディープパワーダウンパワーアップ信号発生手段と、前記パワーアップ検出信号に応じてパワーアップ信号を発生させるパワーアップ信号発生手段と、ディープパワーダウンモード時に前記パワーアップ信号のイネーブルの可否を決定するパワーアップ制御手段とを備えていることを特徴とする。
【００１１】
また、本発明の第２の態様による半導体メモリ素子のパワーアップ信号発生装置は、外部電源電圧を用いてパワーアップ検出信号を発生させるパワーアップ検出手段と、前記パワーアップ検出信号が入力されてディープパワーダウンパワーアップ信号を発生させるディープパワーダウンパワーアップ信号発生手段と、前記パワーアップ検出信号及びディープパワーダウンモード信号を入力されてパワーアップ制御信号を発生させるパワーアップコントローラと、前記パワーアップ制御信号に応じてイネーブルの可否が決定されるパワーアップ信号を発生させるパワーアップ信号発生器とを備えていることを特徴とする。
【００１２】
また、本発明の第３の態様による半導体メモリ素子のパワーアップ信号発生装置は、外部電源電圧を用いてディープパワーダウンパワーアップ信号を発生させるディープパワーダウンパワーアップ信号発生手段と、内部電源電圧を用いてパワーアップ信号を発生させるパワーアップ信号発生手段と、ディープパワーダウンモード時に前記パワーアップ信号のイネーブルの可否を決定するパワーアップ制御手段とを備えていることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付の図面を参照して本発明に関して更に詳細に説明する。
【００１４】
先ず、図３及び図４は、本発明の第１の実施の形態に係るパワーアップ信号発生装置を示す回路図であって、本実施の形態に係るパワーアップ信号発生装置は、パワーアップ検出器１１０、ディープパワーダウンパワーアップ信号発生器１２０、パワーアップ信号発生器１３０及びパワーアップコントローラ１４０を備えている。
ここで、パワーアップ検出器１１０は、外部電源電圧Ｖｅｘｔを分圧する電圧ディバイダ１１１、分圧された電圧Ａをプルアップさせるプルアップ部１１２、及び分圧された電圧Ａが入力されてディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰとパワーアップ信号ＰＷＲＵＰとがイネーブルされるタイミングを決定するためのパワーアップ検出信号ＤＥＴを発生させる駆動部１１５を備えている。駆動部１１５は、パワーアップ検出信号ＤＥＴをプルアップさせるプルアップ部１１４と、パワーアップ検出信号ＤＥＴをプルダウンさせるプルダウン部１１３とを備えている。
【００１５】
前記した電圧ディバイダ１１１は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に直列接続された抵抗Ｒ１１、Ｒ１２からなり、プルアップ部１１２はソース及びドレインが外部電源電圧Ｖｅｘｔ及びノードＳＮ１１に各々接続され、ゲートに分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ１１を備えている。プルダウン部１１３は、ドレイン及びソースが出力ノードＳＮ１２及び接地電圧Ｖｓｓに各々接続され、ゲートに分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ１２を備え、プルアップ部１１４は、外部電源電圧Ｖｅｘｔと出力ノードＳＮ１２との間に接続された抵抗Ｒ１３を備えている。
【００１６】
かかる構成を有するパワーアップ検出器１１０は、抵抗Ｒ１３とＮＭＯＳトランジスタＮ１２との電流比によってパワーアップ検出信号ＤＥＴを出力し、該パワーアップ検出信号ＤＥＴによってディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰ及びパワーアップ信号ＰＷＲＵＰがイネーブルされるタイミングが決定される。即ち、抵抗Ｒ１３（後述する図４ではＰＭＯＳトランジスタＰ１２）に流れる電流がＮＭＯＳトランジスタＮ１２に流れる電流よりも多くなるとき、パワーアップ検出信号ＤＥＴをハイレベルで出力してディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰ及びパワーアップ信号ＰＷＲＵＰをローレベルにイネーブルさせる。
【００１７】
インバータＩＶ１１はパワーアップ検出信号ＤＥＴを反転させる。ディープパワーダウンパワーアップ信号発生器１２０は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続され、インバータＩＶ１１の出力信号を反転させてディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰを発生させるインバータＩＶ１２、ＩＶ１３を備えている。
【００１８】
かかる構成を有するディープパワーダウンパワーアップ信号発生器１２０は、ディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルされているディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰを発生させる。
パワーアップ信号発生器１３０は、内部電源電圧Ｖｉｎｔと接地電圧Ｖｓｓとの間に接続され、インバータＩＶ１１の出力信号を反転させてパワーアップ信号ＰＷＲＵＰを発生させるインバータＩＶ１４及びＩＶ１５を備えている。
【００１９】
かかる構成を有するパワーアップ信号発生器１３０は、ディープパワーダウンモードの時にはディスエーブルされ、ディープパワーダウンモードでない時には内部電源電圧Ｖｉｎｔによってイネーブルされるパワーアップ信号ＰＷＲＵＰを発生させる。
【００２０】
パワーアップコントローラ１４０は、ソースが外部電源電圧Ｖｅｘｔに接続され、ゲートにディープパワーダウンモード信号ＤＰＤが印加されるＰＭＯＳトランジスタＰ１１を備えている。
かかるパワーアップコントローラ１４０は、ディープパワーダウンモード時にはディープパワーダウンモード信号ＤＰＤがハイレベルであるので、ターンオフしてパワーアップ信号発生器１３０に外部電源電圧Ｖｅｘｔを印加せず、ディープパワーダウンモードでない時にはディープパワーダウンモード信号ＤＰＤがローレベルであるので、ターンオンして外部電源電圧Ｖｅｘｔをパワーアップ信号発生器１３０の内部電源電圧Ｖｉｎｔラインに印加する。
【００２１】
なお、図４に示したパワーアップ信号発生装置は、図３に示したパワーアップ検出器１１０内の抵抗Ｒ１３の代わりにＰＭＯＳトランジスタＰ１２を用いた以外は図３に示した構成と同じであるので、ここでは詳細な構成の説明を省略する。
【００２２】
以下、本発明の第１の実施の形態に係るパワーアップ信号発生装置の動作を説明する。
まず、ディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰは、ディープパワーダウンモードにおいても動作待機状態にしなければならないクロックイネーブルバッファ、モードレジスタセットなどに用いられ、パワーアップ信号ＰＷＲＵＰはＤＲＡＭ等の半導体素子の内部電源電圧による初期化のために用いられる。
【００２３】
ここで、抵抗Ｒ１３（図４においてはＰＭＯＳトランジスタＰ１２）に流れる電流がＮＭＯＳトランジスタＮ１２に流れる電流よりも多くなるとパワーアップ検出信号ＤＥＴがハイレベルになり、ディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰとパワーアップ信号ＰＷＲＵＰとはローレベルにイネーブルされる。このときディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰは、ディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルされている。尚、パワーアップ信号ＰＷＲＵＰは、ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時には内部電源電圧Ｖｉｎｔによってイネーブルされる。
【００２４】
具体的には、ディープパワーダウンモード時には、ディープパワーダウンモード信号ＤＰＤがハイレベルであるので、ＰＭＯＳトランジスタＰ１１がターンオフし、外部電源電圧Ｖｅｘｔが印加されないのでパワーアップ信号ＰＷＲＵＰがディスエーブルされる。
ディープパワーダウンモードでない時には、ディープパワーダウン信号ＤＰＤがローレベルであるので、ＰＭＯＳトランジスタＰ１１がターンオンし、外部電源電圧Ｖｅｘｔがパワーアップ信号発生器１３０の内部電源電圧Ｖｉｎｔラインに印加されるのでパワーアップ信号ＰＷＲＵＰが内部電源電圧Ｖｉｎｔによってイネーブルされる。
【００２５】
従って、本発明の好ましい第１の実施の形態によれば、ディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰを、ディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルし、パワーアップ信号ＰＷＲＵＰを、ディープパワーダウンモード時にはディスエーブルし、ディープパワーダウンモードでない時にはイネーブルすることによって、ディープパワーダウンモード時のチップの誤動作を防ぐことができる。
【００２６】
次に、本発明の第２の実施の形態に係るパワーアップ信号発生装置に関して図５及び図６を参照して説明する。
図５及び図６は、本発明の好ましい第２の実施の形態に係るパワーアップ信号発生装置を示す回路図であって、本実施の形態に係るパワーアップ信号発生装置は、パワーアップ検出器２１０、ディープパワーダウンパワーアップ信号発生器２２０、パワーアップコントローラ２３０及びパワーアップ信号発生器２４０を備えている。
ここで、パワーアップ検出器２１０は、外部電源電圧Ｖｅｘｔを分圧する電圧ディバイダ２１１、分圧された電圧Ａをプルアップさせるプルアップ部２１２、及び分圧された電圧Ａが入力されてディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰ及びパワーアップ信号ＰＷＲＵＰがイネーブルされるタイミングを決定するためのパワーアップ検出信号ＤＥＴを発生させる駆動部２１５から構成されている。
駆動部２１５は、パワーアップ検出信号ＤＥＴをプルダウンさせるプルダウン部２１３とパワーアップ検出信号ＤＥＴをプルアップさせるプルアップ部２１４とから構成されている。
【００２７】
上記した電圧ディバイダ２１１は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に直列接続されたＲ２１、Ｒ２２から構成され、プルアップ部２１２は、ソース及びドレインが外部電源電圧Ｖｅｘｔ及びノードＳＮ２１に各々接続され、ゲートに分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ２１から構成されている。プルダウン部２１３は、ドレイン及びソースがノードＳＮ２２及び接地電圧Ｖｓｓに各々接続され、ゲートに分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ２２から構成され、プルアップ部２１４は、外部電源電圧Ｖｅｘｔと出力ノードＳＮ２２との間に接続された抵抗Ｒ２３から構成されている。
【００２８】
かかる構成を有するパワーアップ検出器２１０は、抵抗Ｒ２３とＮＭＯＳトランジスタＮ２２との電流比によってパワーアップ検出信号ＤＥＴを出力し、該パワーアップ検出信号ＤＥＴによってディープパワーダウンパワーアップＤＰＤ−ＰＷＲＵＰとパワーアップ信号ＰＷＲＵＰがイネーブルされるタイミングを決める。即ち、抵抗Ｒ２３（後述する図６ではＰＭＯＳトランジスタＰ２１）に流れる電流がＮＭＯＳトランジスタＮ２２に流れる電流よりも多くなる時に、パワーアップ検出信号ＤＥＴがハイレベルで出力され、該ハイレベルで出力されたパワーアップ検出信号ＤＥＴによってディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰとパワーアップ信号ＰＷＲＵＰとがローレベルにイネーブルされる。
【００２９】
ディープパワーダウンパワーアップ信号発生器２２０は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続され、パワーアップ検出信号ＤＥＴを反転させてディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰを発生させるインバータＩＶ２１、ＩＶ２２、ＩＶ２３から構成されている。
かかるディープパワーダウンパワーアップ信号発生器２２０は、ディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルされているディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰを発生させる。
【００３０】
パワーアップコントローラ２３０は、パワーアップ検出信号ＤＥＴとディープパワーダウンモード信号ＤＰＤとが入力されてパワーアップ信号ＰＷＲＵＰのイネーブル可否を制御するためのパワーアップ制御信号ＰＷＲＵＰＺを発生させる。
かかるパワーアップコントローラ２３０は、図７ａないし図７ｃに示すような構成を有する。
まず図７ａに示したパワーアップコントローラ２３０は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続されてパワーアップ検出信号ＤＥＴを反転させるインバータＩＶ２７、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続されてディープパワーダウンモード信号ＤＰＤを反転させるインバータＩＶ２８、及び外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続されてインバータＩＶ２７、ＩＶ２８の出力信号をＮＡＮＤ（ナンド）処理、即ち否定論理積してパワーアップ制御信号ＰＷＲＵＰＺを発生させるＮＡＮＤゲートＮＤ１から構成されている。
【００３１】
図７ｂに示したパワーアップコントローラ２３０は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続されパワーアップ検出信号ＤＥＴとディープパワーダウンモード信号ＤＰＤをＮＯＲ（ノア）処理、即ち否定論理和するＮＯＲゲートＮＲ１、及び外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続されＮＯＲゲートＮＲ１の出力信号を反転させてパワーアップ制御信号ＰＷＲＵＰＺを出力するインバータＩＶ２９から構成されている。
【００３２】
図７ｃに示したパワーアップコントローラ２３０は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続され、ディープパワーダウンモード信号ＤＰＤを反転させるインバータＩＶ３０、ソース及びドレインが外部電源電圧Ｖｅｘｔと出力端とに各々接続され、ゲートにインバータＩＶ３０の出力信号が印加されるＰＭＯＳトランジスタＰ２２及びディープパワーダウンモード信号ＤＰＤとインバータＩＶ３０の出力信号との制御の下でパワーアップ検出信号ＤＥＴが入力されてパワーアップ制御信号ＰＷＲＵＰを発生させる伝達ゲートＴ１からなる。
【００３３】
次にパワーアップ信号発生器２４０は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続され、パワーアップ制御信号ＰＷＲＵＰＺを反転させてパワーアップ信号ＰＷＲＵＰを発生させるインバータＩＶ２４、ＩＶ２５、ＩＶ２６から構成されている。かかる構成を有するパワーアップ信号発生器２４０は、ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時にはイネーブルされるパワーアップ信号ＰＷＲＵＰを発生する。
【００３４】
なお、図６に示したパワーアップ発生装置は、図５に示したパワーアップ検出器２１０内の抵抗Ｒ２３の代わりにＰＭＯＳトランジスタＰ２１を用いた以外は図５に示した構成と同じであるので、ここでは詳細な構成の説明を省略する。
以下、本発明の第２の実施の形態に係るパワーアップ信号発生装置の動作を説明する。
ディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰは、ディープパワーダウンモード時及びディープパワーダウンモードでない時を問わず常にイネーブルされている。
パワーアップ信号ＰＷＲＵＰは、ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時にはイネーブルされる。
【００３５】
具体的には、ディープパワーダウンモード時は、ディープパワーダウンモード信号ＤＰＤがハイレベルであるので、パワーアップ制御信号ＰＷＲＵＰＺがハイレベルになり、パワーアップ信号ＰＷＲＵＰがディスエーブルされ、ディープパワーダウンモードでない時はディープパワーダウンモード信号ＤＰＤがローレベルであるので、パワーアップ制御信号ＰＷＲＵＰＺがローレベルになって、パワーアップ信号ＰＷＲＵＰがイネーブルされる。
【００３６】
従って、本発明の好ましい第２の実施の形態によれば、ディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰをディープパワーダウンモード時にもディープパワーダウンパモードでない時にも常にイネーブルし、パワーアップ信号ＰＷＲＵＰをパワーアップ制御信号ＰＷＲＵＰＺによってディープパワーダウンモード時にはディスエーブルし、ディープパワーダウンモードでない時にはイネーブルすることによってディープパワーダウンモード時のチップの誤動作の発生を防ぐことができる。
【００３７】
次に、本発明の第３の実施の形態に係るパワーアップ信号発生装置について図８及び図９を参照して説明する。
図８及び図９は本発明の好ましい第３の実施の形態に係るパワーアップ信号発生装置を示す回路図であって、本実施の形態に係るパワーアップ信号発生装置は、ディープパワーダウンパワーアップ信号発生器３１０、パワーアップ信号発生器３２０及びパワーアップコントローラ３３０を備えている。
ここで、ディープパワーダウンパワーアップ信号発生器３１０は、外部電源電圧Ｖｅｘｔを分圧する電圧ディバイダ３１１、分圧された電圧Ａをプルアップさせるプルアップ部３１２、及び分圧された電圧Ａが入力されてパワーアップ検出信号ＤＥＴを発生させる駆動部３１５及びパワーアップ検出信号ＤＥＴが入力されてディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰを発生させる駆動部３１６から構成されている。駆動部３１５は、パワーアップ検出信号ＤＥＴをプルアップさせるプルアップ部３１４及びパワーアップ検出信号ＤＥＴをプルダウンさせるプルダウン部３１３から構成されている。
【００３８】
前記電圧ディバイダ３１１は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に直列接続された抵抗Ｒ３１、Ｒ３２から構成され、プルアップ部３１２は、ソース及びドレインが外部電源電圧Ｖｅｘｔ及びノードＳＮ３１に各々接続され、ゲートに分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ３１から構成されている。プルダウン部３１３は、ドレイン及びソースがノードＳＮ３２及び接地電圧Ｖｓｓに各々接続され、ゲートに分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ３２から構成され、プルアップ部３１４は、外部電源電圧Ｖｅｘｔと出力ノードＳＮ３２との間に接続されたＰＭＯＳトランジスタＰ３２から構成されている。駆動部３１６は、外部電源電圧Ｖｅｘｔと接地電圧Ｖｓｓとの間に接続され、パワーアップ検出信号ＤＥＴを反転させてディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰを発生させるインバータＩＶ３１、ＩＶ３２、ＩＶ３３から構成されている。
【００３９】
かかる構成を有するディープパワーダウンパワーアップ信号発生器３１０は、ディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルされているディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰを発生させる。
パワーアップ信号発生器３２０は、内部電源電圧Ｖｉｎｔを分圧する電圧ディバイダ３３１、分圧された電圧Ａをプルアップさせるプルアップ部３３２、分圧された電圧Ａが入力されて第２パワーアップ検出信号ＤＥＴ２を発生させる駆動部３３５、及びパワーアップ検出信号ＤＥＴが入力されてパワーアップ信号ＰＷＲＵＰを発生させる駆動部３３６からなり、駆動部３３５はパワーアップ検出信号ＤＥＴをプルアップさせるプルアップ部３３４とパワーアップ検出信号ＤＥＴをプルダウンさせるプルダウン部３３３から構成されている。
【００４０】
ここで、電圧ディバイダ３３１は、内部電源電圧Ｖｉｎｔと接地電圧Ｖｓｓとの間に直列に接続された抵抗Ｒ３４、Ｒ３５から構成され、プルアップ部３３２は内部電源電圧ＶｉｎｔとノードＳＮ３３との間に接続され、ゲートに分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ３３から構成されている。プルダウン部３３３は、ドレイン及びソースが出力ノードＳＮ３４及び接地電圧Ｖｓｓに各々接続され、ゲートに分圧された電圧Ａが印加されるＮＭＯＳトランジスタＮ３４から構成され、プルアップ部３３４は、内部電源電圧Ｖｉｎｔと出力ノードＳＮ３４との間に接続されたＰＭＯＳトランジスタＰ３３から構成されている。駆動部３３６は、内部電源電圧Ｖｉｎｔと接地電圧Ｖｓｓとの間に接続され、第２パワーアップ検出信号ＤＥＴ２を反転させてパワーアップ信号ＰＷＲＵＰを発生させるインバータＩＶ３４、ＩＶ３５、ＩＶ３６から構成されている。
【００４１】
かかる構成を有するパワーアップ信号発生器３２０は、ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時にはイネーブルされているパワーアップ信号ＰＷＲＵＰを発生させる。
パワーアップコントローラ３３０は、ソースが外部電源電圧Ｖｅｘｔに接続され、ゲートにディープパワーダウンモード信号ＤＰＤが印加されるＰＭＯＳトランジスタＰ３１から構成されている。
【００４２】
かかる構成のパワーアップコントローラ３３０は、ディープパワーダウンモード時にはディープパワーダウンモード信号ＤＰＤがハイレベルであるので、ＰＭＯＳトランジスタＰ３１がターンオフし、外部電源電圧Ｖｅｘｔを印加しない。ディープパワーダウンモードでない時にはディープパワーダウンモード信号ＤＰＤがローレベルとなり、ＰＭＯＳトランジスタＰ３１がターンオンし、外部電源電圧Ｖｅｘｔをパワーアップ信号発生器３２０の内部電源電圧Ｖｉｎｔラインに印加する。
【００４３】
なお、図９に示すパワーアップ信号発生装置は、図８におけるＰＭＯＳトランジスタＰ３２及びＰ３３を抵抗Ｒ３３及び抵抗Ｒ３６にそれぞれ置き換えた以外は図８に示した回路構成と同じであるのでここでの詳細な構成の説明は省略する。
【００４４】
以下、本発明の第３の実施の形態に係るパワーアップ信号発生装置の動作を説明する。
ディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰは、ディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルされている。
【００４５】
パワーアップ信号ＰＷＲＵＰは、ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時にはイネーブルされる。
【００４６】
具体的には、ディープパワーダウンモード時にはディープパワーダウンモード信号ＤＰＤがハイレベルであるので、ＰＭＯＳトランジスタＰ３１がターンオフして外部電源電圧Ｖｅｘｔをパワーアップ信号発生器３２０の内部電源電圧Ｖｉｎｔラインに印加しないことからパワーアップ信号ＰＷＲＵＰがディスエーブルされる。
ディープパワーダウンモードでない時にはディープパワーダウンモード信号ＤＰＤがローレベルであることからＰＭＯＳトランジスタＰ３１がターンオンし、外部電源電圧Ｖｅｘｔをパワーアップ信号発生器３２０の内部電源電圧Ｖｉｎｔラインに印加するので、パワーアップ信号ＰＷＲＵＰが内部電源電圧Ｖｉｎｔによってイネーブルされる。
【００４７】
従って、本発明の好ましい第３の実施の形態によれば、ディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰを、ディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブルし、パワーアップ信号ＰＷＲＵＰを、ディープパワーダウンモード時にディスエーブルし、ディープパワーダウンモードでない時にはイネーブルすることによって、ディープパワーダウンモード時のチップの誤動作の発生を防ぐことができる。
【００４８】
図１０は、ディープパワーダウンモード信号ＤＰＤによるディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰ及びパワーアップ信号ＰＷＲＵＰの動作タイミングの波形を示す図である。
図１０を見れば、ディープパワーダウンパワーアップ信号ＤＰＤ−ＰＷＲＵＰがイネーブルされた状態で、パワーアップ信号ＰＷＲＵＰがディープパワーダウンモード時にディスエーブルされて内部電源電圧Ｖｉｎｔが供給されないことが分かる。
【００４９】
以上、本発明に係る好ましい実施の形態に関して説明したが、本発明は上記した実施の形態に限定されるものではなく、本発明の技術思想の範囲内において種々の変形又は変更が可能である。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、次のような効果がある。
即ち、ディープパワーダウンモード時にもディープパワーダウンモードでない時にも常にイネーブル状態になっているディープパワーダウンパワーアップ信号と、ディープパワーダウンモード時にはディスエーブルされ、ディープパワーダウンモードでない時にはイネーブルされるパワーアップ信号を生成してＤＲＡＭを動作させることによって、ディープパワーダウンモード時におけるチップの誤動作の発生を防ぐことができる。これによってチップが安定的な動作を行うことになってチップの信頼性が向上する。
【図面の簡単な説明】
【図１】  従来のパワーアップ信号発生装置の構成を示す回路図である。
【図２】  図１に示したパワーアップ信号発生装置における抵抗Ｒ３をＰＭＯＳトランジスタＰ１で置き換えた構成を示す回路図である。
【図３】  本発明の好ましい第１の実施の形態に係るパワーアップ信号発生装置の構成を示す回路図である。
【図４】  図３に示したパワーアップ信号発生装置における抵抗Ｒ１３をＰＭＯＳトランジスタＰ１２で置き換えた構成を示す回路図である。
【図５】  本発明の好ましい第２実施の形態に係るパワーアップ信号発生装置の構成を示す回路図である。
【図６】  図５に示したパワーアップ信号発生装置における抵抗Ｒ２３をＰＭＯＳトランジスタＰ２１で置き換えた構成を示す回路図である。
【図７ａ】  図５又は図６に示したパワーアップコントローラの一例を示した回路図である。
【図７ｂ】  図５又は図６に示したパワーアップコントローラの一例を示した回路図である。
【図７ｃ】  図５又は図６に示したパワーアップコントローラの一例の示した回路図である。
【図８】  本発明の好ましい第３の実施の形態に係るパワーアップ信号発生装置の構成を示す回路図である。
【図９】  図８に示したパワーアップ信号発生装置におけるＰＭＯＳトランジスタＰ３２、Ｐ３３をそれぞれ抵抗Ｒ３３、Ｒ３６で置き換えた構成を示す回路図である。
【図１０】  本発明に係るパワーアップ信号発生装置における信号のタイミングチャートである。
【符号の説明】
１１０、２１０  パワーアップ検出器
１２０、２２０、３１０  ディープパワーダウンパワーアップ信号発生器
１３０、２４０、３２０  パワーアップ信号発生器
１４０、２３０、３３０  パワーアップコントローラ
【図１】
0004277133.tif 000002
【図２】
0004277133.tif 000003
【図３】
0004277133.tif 000004
【図４】
0004277133.tif 000005
【図５】
0004277133.tif 000006
【図６】
0004277133.tif 000007
【図７ａ】
0004277133.tif 000008
【図７ｂ】
0004277133.tif 000009
【図７ｃ】
0004277133.tif 000010
【図８】
0004277133.tif 000011
【図９】
0004277133.tif 000012
【図１０】
0004277133.tif 000013