(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
該Ｓｉ基板上のＳｉＧｅ層とを備え、
該ＳｉＧｅ層は、表面に向けて層内のＧｅ組成比が漸次減少するＳｉＧｅの傾斜組成層を複数層積層状態にして構成され、これらの傾斜組成層は、各上面のＧｅ組成比が表面に向けて順次増加しており、各傾斜組成層内で表面に向けてＧｅが減量した状態で前記ＳｉＧｅのＧｅ組成比を表面に向けて増加するよう変化させたことを特徴とする半導体基板。
【請求項２】
請求項１に記載の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする半導体基板。
【請求項３】
ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、
請求項２に記載の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする電界効果型トランジスタ。
【請求項４】
Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程を備え、
該ＳｉＧｅ層形成工程は、表面に向けて層内のＧｅ組成比を漸次減少させたＳｉＧｅの傾斜組成層を複数層積層状態にすると共に、これらの傾斜組成層の各上面のＧｅ組成比を表面に向けて順次増加させて、各傾斜組成層内では表面に向けてＧｅが減量した状態としてＧｅ組成比が表面に向けて増加するよう変化させて前記ＳｉＧｅ層を形成することを特徴とする半導体基板の製造方法。
【請求項５】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
請求項４に記載の半導体基板の製造方法により作製された半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。
【請求項６】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項５に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項７】
Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、
請求項４に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項８】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項５に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項９】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
請求項６に記載の電界効果型トランジスタの製造方法により作製されたことを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅ層は、貫通転位密度や表面ラフネスがデバイス及び製造プロセスとして要望されるレベルには及ばない状態であった。
例えば、Ｇｅ組成比を一定の緩い傾斜で増加させたバッファ層を用いる場合、Ｇｅ組成比の傾斜構造中で発生する転位は、ＳｉＧｅ層に沿った方向にのび易くなって、ＳｉＧｅ層の特に表面側で転位の密度を抑制することができる。しかし、まだ十分な低転位化を図ることができていない。
また、Ｇｅ組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が大きくなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度をより低くすることができる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層とを備え、該ＳｉＧｅ層は、表面に向けて層内のＧｅ組成比が漸次減少するＳｉＧｅの傾斜組成層を複数層積層状態にして構成され、これらの傾斜組成層は、各上面のＧｅ組成比が表面に向けて順次増加しており、各傾斜組成層内で表面に向けてＧｅが減量した状態で前記ＳｉＧｅのＧｅ組成比を表面に向けて増加するよう変化させたことを特徴とする。
本発明の半導体基板の製造方法、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程を備え、該ＳｉＧｅ層形成工程は、表面に向けて層内のＧｅ組成比を漸次減少させたＳｉＧｅの傾斜組成層を複数層積層状態にすると共に、これらの傾斜組成層の各上面のＧｅ組成比を表面に向けて順次増加させて、各傾斜組成層内では表面に向けてＧｅが減量した状態としてＧｅ組成比が表面に向けて増加するよう変化させて前記ＳｉＧｅ層を形成することを特徴とする。
本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層とを備え、該ＳｉＧｅ層は、表面に向けて層内のＧｅ組成比が漸次減少するＳｉＧｅの傾斜組成層を複数層積層状態にして構成され、これらの傾斜組成層は、各上面のＧｅ組成比が表面に向けて順次増加していることができる。
【０００８】
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に、ＳｉＧｅ層をエピタキシャル成長するＳｉＧｅ層形成工程を備え、該ＳｉＧｅ層形成工程は、表面に向けて層内のＧｅ組成比を漸次減少させたＳｉＧｅの傾斜組成層を複数層積層状態にすると共に、これらの傾斜組成層の各上面のＧｅ組成比を表面に向けて順次増加させて前記ＳｉＧｅ層を形成することを特徴とする。
【０００９】
これらの半導体基板及び半導体基板の製造方法では、Ｓｉ基板上のＳｉＧｅ層を、表面に向けて層内のＧｅ組成比を漸次減少させたＳｉＧｅの傾斜組成層を複数層積層状態にして形成し、これらの傾斜組成層の各上面のＧｅ組成比を表面に向けて順次増加させているので、各傾斜組成層内で表面に向けてＧｅが減量しているため、転位は主に各層の界面付近で発生し、しかも、その界面付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。
【００１０】
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。すなわち、この半導体基板は、上記本発明の半導体基板の製造方法により作製されているので、表面の貫通転位が少なく、良好な表面ラフネスを有している。
【００１１】
本発明の半導体基板の製造方法は、研磨された前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程を有することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。
【００１２】
これらの半導体基板の製造方法及び半導体基板では、研磨された前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、欠陥が少なく、表面ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用として好適な半導体基板を得ることができる。
【００１３】
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００１４】
これらの電界効果型トランジスタの製造方法及び電界効果型トランジスタは、上記本発明の歪みＳｉ層を有する半導体基板の製造方法により作製された半導体基板の歪みＳｉ層にチャネル領域を形成するので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００１５】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図４を参照しながら説明する。
【００１６】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１及び図２に示すように、第１のＳｉＧｅ層２を例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００１７】
この際、図２及び図３に示すように、表面に向けて層内のＧｅ組成比を漸次減少させたＳｉＧｅの傾斜組成層２ａを６層積層状態にして、第１のＳｉＧｅ層２を形成する。また、これらの傾斜組成層２ａの各上面のＧｅ組成比を、表面に向けて順次増加するように設定する。すなわち、本実施形態では、各傾斜組成層２ａの膜厚を０．２５μｍにし、減少するＧｅ組成比の傾斜率（表面に向けて減少するＧｅ組成比の変化率）を０．２／μｍとしていると共に、各上面でのＧｅ組成比を０から０．２５まで０．０５毎に順次増加させている。
【００１８】
次に、第１のＳｉＧｅ層２上に、Ｇｅ組成比が０．２５で一定組成比の第２のＳｉＧｅ層３を、緩和層としてエピタキシャル成長する。さらに、第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成することにより、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷが作製される。なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．７〜０．８μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
なお、上記減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００１９】
このように本実施形態の半導体ウェーハＷでは、Ｓｉ基板１上の第１のＳｉＧｅ層２を、表面に向けて層内のＧｅ組成比を漸次減少させたＳｉＧｅの傾斜組成層２ａを複数層積層状態にして形成し、これらの傾斜組成層２ａの各上面のＧｅ組成比を表面に向けて順次増加させているので、各傾斜組成層２ａ内で表面に向けてＧｅが減量しているため、転位は主に各層の界面付近で発生し、しかも、その界面付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。
【００２０】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図４を参照して説明する。
【００２１】
図４は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００２２】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００２３】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層４にチャネル領域が形成されるので、良質な歪みＳｉ層４により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００２４】
次に、本発明に係る第２〜第６実施形態について、図５から図９を参照して説明する。
【００２５】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、傾斜組成層２ａを６層積層状態にして第１のＳｉＧｅ層２を形成しているのに対し、第２実施形態では、図５に示すように、傾斜組成層１２ａを７層積層状態にして第１のＳｉＧｅ層１２を形成している点である。
また、第３及び第４実施形態と第１実施形態との異なる点は、第１実施形態では、Ｇｅ組成比の傾斜率を０．２／μｍとした傾斜組成層２ａを６層積層状態にして第１のＳｉＧｅ層２を形成しているのに対し、第３及び第４実施形態では、図６及び図７に示すように、Ｇｅ組成比の傾斜率を０．４／μｍとした傾斜組成層２２ａ、３２ａを３層及び４層の積層状態にして第１のＳｉＧｅ層２２、３２をそれぞれ形成している点である。
【００２６】
さらに、第５及び第６実施形態と第３及び第４実施形態との異なる点は、第３及び第４実施形態では、傾斜組成層２２ａ、３２ａの各膜厚が０．２５μｍであるのに対し、第５及び第６実施形態では、図８及び図９に示すように、傾斜組成層４２ａｍ５２ａの各膜厚が０．５μｍであり、Ｇｅ組成比の傾斜率も０．２／μｍとされている点である。なお、第５実施形態では、傾斜組成層４２ａを３層積層状態にして第１のＳｉＧｅ層４２が形成され、第６実施形態では、傾斜組成層５２ａを４層積層状態にして第１のＳｉＧｅ層５２が形成されている。
【００２７】
これらの第２〜第６実施形態は、いずれも上記第１実施形態と同様に、第１のＳｉＧｅ層１２、２２、３２、４２、５２を、表面に向けて層内のＧｅ組成比を漸次減少させたＳｉＧｅの傾斜組成層１２ａ、２２ａ、３２ａ、４２ａ、５２ａを複数層積層状態にして形成し、これらの傾斜組成層の各上面のＧｅ組成比を表面に向けて順次増加させているので、転位は主に各層の界面付近で発生し、しかも、その界面付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。
【００２８】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００２９】
例えば、上記各実施形態では、傾斜組成層の各膜厚は一定に設定したが、異なる膜厚の傾斜組成層を積層して第１のＳｉＧｅ層を構成しても構わない。例えば、Ｇｅ組成比が増加するほど傾斜組成層の膜厚を厚く設定してもよい。
また、上記各実施形態では、傾斜組成層内で膜厚に対して一定割合で組成を変化させたが、その割合を一定でなくした構造としても構わない。
また、上記各実施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
【００３０】
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で６５％から１００％Ｇｅあるいは、１００％Ｇｅとなるように第１のＳｉＧｅ層及び第２のＳｉＧｅ層を成膜し、さらにこの上にＩｎＧａＰ（インジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ素）やＡｌＧａＡｓ（アルミニウムガリウムヒ素）を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００３１】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、Ｓｉ基板上のＳｉＧｅ層を、表面に向けて層内のＧｅ組成比を漸次減少させたＳｉＧｅの傾斜組成層を複数層積層状態にして形成し、これらの傾斜組成層の各上面のＧｅ組成比を表面に向けて順次増加させているので、転位は主に各層の界面付近で発生し、しかも、その界面付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。しかも、良好な表面ラフネスも得ることができる。
【００３２】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】  本発明に係る第１実施形態における半導体基板を示す断面図である。
【図２】  本発明に係る第１実施形態における第１のＳｉＧｅ層を示す断面図である。
【図３】  本発明に係る第１実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図４】  本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図５】  本発明に係る第２実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図６】  本発明に係る第３実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図７】  本発明に係る第４実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図８】  本発明に係る第５実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図９】  本発明に係る第６実施形態における第１のＳｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【符号の説明】
１  Ｓｉ基板
２、１２、２２、３２、４２、５２  第１のＳｉＧｅ層
２ａ、１２ａ、２２ａ、３２ａ、４２ａ、５２ａ  傾斜組成層
３  第２のＳｉＧｅ層
４  歪みＳｉ層
５  ＳｉＯ2ゲート酸化膜
６  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｗ  半導体ウェーハ（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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