(57)【特許請求の範囲】
【請求項１】
(a)各々が、第１フィードバックループに沿って、積分器と、当該積分器の出力に接続され１ビットで量子化する量子化器と、当該量子化器の出力と前記積分器の入力との間に介挿され、自身への入力信号と前記量子化器から伝えられる信号の反転信号とを加算し、自身への帰還信号が存在すれば、当該帰還信号をさらに加算して前記積分器へ伝える第１演算器と、を備えるとともに、前記第１フィードバックループ内に介挿され信号の伝達を遅延させる所定次数の遅延回路と、前記量子化器の誤差信号の反転信号を次段の入力信号として出力する第２演算器と、をさらに備える、１ビットかつ２次以下の第１ないし第ｋ−１（ｋ≧２）モジュレータと、
(b)第２フィードバックループに沿って、積分器と、当該積分器の出力に接続され複数ビットで量子化する量子化器と、当該量子化器の出力と前記積分器の入力との間に介挿され、自身への入力信号と前記量子化器から伝えられる信号の反転信号とを加算して前記積分器へ伝える第１演算器と、を備えるとともに、前記第２フィードバックループ内に介挿され信号の伝達を遅延させる所定次数の遅延回路を、さらに備える、複数ビットかつ２次以下の第ｋモジュレータと、
(c)ｉ（１≦ｉ≦ｋ−１）の各々について、第ｉ＋１モジュレータの前記量子化器の出力に接続され、第ｔ（１≦ｔ≦ｉ）モジュレータの前記第１演算器から自身へ至る経路の遅延回路の次数の総和を相殺する次数を持つ進み回路と、第ｔ＋１モジュレータの前記第１演算器から自身へ至る経路の積分器の次数の総和を相殺する次数の微分回路とを備え、演算結果を前記第ｔモジュレータの前記第１演算器へ前記帰還信号として伝える、第ｉ帰還演算器と、を備えるΔΣモジュレータ。
【請求項２】
すべてのｉについて、前記第ｉ帰還演算器は、演算結果を第ｉモジュレータの前記第１演算器へ前記帰還信号として伝える、請求項１に記載のΔΣモジュレータ。
【請求項３】
前記第１ないし第ｋモジュレータの各々は、前記量子化器と前記第１演算器の間に介挿され、デジタル形式の信号をアナログ形式の信号へ変換するDA変換回路を、さらに備え、すべてのｉについて、前記第ｉ帰還演算器は、第ｉ＋１モジュレータの前記DA変換回路を通じて第ｉ＋１モジュレータの前記量子化器の出力へ接続されている、請求項１または請求項２に記載のΔΣモジュレータ。
【請求項４】
デジタル信号を受信するインターポレーションフィルタと、
前記インターポレーションフィルタの出力信号を受信する請求項１または請求項２に記載のΔΣモジュレータと、
前記ΔΣモジュレータの出力信号をアナログ信号へ変換する変換回路と、
前記変換回路の出力信号を受信するローパスフィルタと、を備えるDAコンバータ。
【請求項５】
アナログ信号を受信する請求項３に記載のΔΣモジュレータと、
前記ΔΣモジュレータの出力信号を受信するデシメーションフィルタと、を備えるADコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ΔΣモジュレータ（ΔΣ(delta-sigma) modulator）、DAコンバータ、および、ADコンバータに関し、特に、高精度化のために要求されるマルチビット高次モジュレータと同等のノイズシェーピングを、安定性を保持しつつ、かつ、小さい回路規模で実現するための改良に関する。
【０００２】
【従来の技術】
現在、分解能が１４ビットを越える高精度のDAコンバータおよびADコンバータとして、ΔΣモジュレータを備えたコンバータが広く用いられている。ΔΣモジュレータを備えたDA，ADコンバータは、オーバサンプリング（例えば音声信号を取り扱う場合に44.1kHz等の本来のサンプリング周波数の整数倍でサンプリングを行うこと）と、ノイズシェーピング（noise-shaping；本来平坦である量子化ノイズの周波数特性を高周波帯域ほど強めること）とによって、１ビット量子化等のビット数の少ない量子化を行いつつ、折り返し雑音および量子化雑音を低減している。
【０００３】
図１３および図１４は、それぞれ、ΔΣモジュレータを備えた従来のDAコンバータおよびADコンバータの構成を示すブロック図である。図１３が示すDAコンバータ１５１では、入力されたデジタル信号ＩＤは、順に、インターポレーションフィルタ(interpolation filter)７０、ΔΣモジュレータ７１、内部DA変換回路、および、ローパスフィルタ７３を、順に通過することにより変換され、アナログ信号ＯＡとして出力される。ΔΣモジュレータ７１は、そのフィードバックループ（入力から出力を経て入力へ戻るまで一巡する信号伝達経路）内に、積分器７６、量子化器７７、および、遅延回路７８を有している。また、フィードバックを可能にするために、入力線とフィードバックループとの交差部には、減算器としての演算器７５が設けられている。遅延回路７８の設置位置は、フィードバックループ内で任意である。
【０００４】
図１４が示すADコンバータ１５２では、入力されたアナログ信号ＩＡは、エリアス防止フィルタ(anti-aliasing filter)８０、ΔΣモジュレータ８１、および、デシメーションフィルタ(decimation filter)８２を、順に通過することにより変換され、デジタル信号ＯＤとして出力される。ΔΣモジュレータ８１は、そのフィードバックループ内に、積分器８６、量子化器８７、遅延回路８８、および、内部DA変換回路８９を有している。また、フィードバックを可能にするために、入力線とフィードバックループとの交差部には、減算器としての演算器８５が設けられている。遅延回路８８の設置位置は、フィードバックループ内で任意である。
【０００５】
ΔΣモジュレータ７１のフィードバックループでは、デジタル信号が処理の対象とされるので、ループ内の回路はすべてデジタル回路として構成される。一方、ΔΣモジュレータ８１のフィードバックループでは、量子化器８７の出力から内部DA変換回路の入力までの信号伝達経路を除いて、アナログ信号が処理の対象とされる。したがって、出力から内部DA変換回路の入力までの信号伝達経路を除くフィードバックループ内の回路は、すべてアナログ回路として構成される。
【０００６】
これらのコンバータ１５１，１５２では、ΔΣモジュレータ７１，８１における信号変換の精度が、コンバータ１５１，１５２全体における信号変換の精度を左右する。ΔΣモジュレータ７１，８１において、その変換精度を高める手法として、次数を高める手法（高次数化）と、量子化器の出力ビット数を高める手法（マルチビット化）とが、従来より知られている。図１５は、ΔΣモジュレータ７１について、高次数化が適用された例を示すブロック図であり、図１６は、高次数化に加えてマルチビット化が適用された例を示すブロック図である。
【０００７】
図１５が示すΔΣモジュレータ７１ａに備わる量子化器７７は、１ビット量子化器であり、図１６が示すΔΣモジュレータ７１ｂに備わる量子化器７９は、複数ビット量子化器である。また、ΔΣモジュレータ７１ａ，７１ｂのいずれにおいても、フィードバックループは、４本に分岐しており、それぞれの分枝には、１〜４個の積分器７６が介挿されている。すなわち、ΔΣモジュレータ７１ａは、１ビット４次のモジュレータとして構成されており、ΔΣモジュレータ７１ｂは、複数ビット４次のモジュレータとして構成されている。ΔΣモジュレータ７１ａ，７１ｂにおける入力信号Xと出力信号Yの関係は、サンプル値制御系を記述するのに有効なz変換を用いて、以下のように記述される。
【０００８】
まず、図１５および図１６における信号A〜C，Yは、つぎの数式１〜４で表現される：
A=(X-z-1Y)/(1-z-1) ・・・・（数式１）；
B=(A-z-1Y)/(1-z-1) ・・・・（数式２）；
C=(B-z-1Y)/(1-z-1) ・・・・（数式３）；および、
Y=(C-z-1Y)/(1-z-1)+e ・・・・（数式４）。ここで、eは、量子化器７７，７９における量子化誤差である。これらの数式から、つぎの数式５が得られる：
Y=X+(1-z-1)4e ・・・・（数式５）。
【０００９】
数式５は、ΔΣモジュレータ７１ａ，７１ｂでは、量子化雑音eの４次の微分係数に比例した形式で、量子化雑音eが出力信号Yへ寄与することを示している。量子化雑音eの周波数特性が平坦であることから、量子化雑音eの４次微分の周波数特性は、周波数の４次関数で表現される。すなわち、数式５は、出力信号Yへの量子化雑音eの影響が、周波数の上昇にともなって、４次関数にしたがって上昇することを示している。
【００１０】
このように、高次のモジュレータでは、周波数の高次関数にもとづいて、量子化雑音eが低周波数帯域では低く抑えられ、高周波数帯域では逆に強調される。すなわち、周波数の４次関数にもとづいて、ノイズシェーピングが強調される。ΔΣモジュレータ７１には、インターポレーションフィルタ７０から、オーバサンプリングされた入力信号Xが入力されるので、本来必要とされる低周波数帯域（例えば、音声信号の処理では、44.1kHz以下の帯域）における量子化雑音eが、効果的に低減されることとなる。
【００１１】
また、マルチビット化によって、量子化雑音eの値そのものが低減される。すなわち、量子化雑音eは、量子化器の出力ビット数が高いほど減少する。したがって、ΔΣモジュレータ７１ｂでは、ΔΣモジュレータ７１ａに比べて、量子化器７９のビット数が大きい分、数式５における量子化雑音の成分は低くなる。
【００１２】
以上のことは、ΔΣモジュレータ８１についても、同様に成り立つ。図１７は、ΔΣモジュレータ８１について、高次数化とマルチビット化が適用された例を示すブロック図である。図１７が示すΔΣモジュレータ８１ａに備わる量子化器９０は、複数ビット量子化器である。また、ΔΣモジュレータ８１ａのフィードバックループは、２本に分岐しており、それぞれの分枝には、１〜２個の積分器８６が介挿されている。すなわち、ΔΣモジュレータ８１ａは、複数ビット２次のモジュレータとして構成されている。ΔΣモジュレータ８１ａにおける入力信号Xと出力信号Yの関係は、以下のように表現される。
【００１３】
まず、図１７における信号D，Yは、つぎの数式６，７で表現される：
D=1/(1-z-1)・(X-z-1Y-eD) ・・・・（数式６）；および、
Y=1/(1-z-1)・(D-z-1Y-eD)+e ・・・・（数式７）。ここで、eは、量子化器９０における量子化誤差であり、eDは、内部DA変換回路８９における変換誤差である。
【００１４】
数式６，７から、信号Ｙは、つぎのように表される：
Y=X-eD-(1-z-1)eD+(1-z-1)2e ・・・・（数式８）。
【００１５】
数式８は、ΔΣモジュレータ８１ａでは、量子化雑音eの２次の微分係数に比例した形式で、量子化雑音eが出力信号Yへ寄与することを示している。すなわち、ΔΣモジュレータ８１ａでは、周波数の２次関数にもとづいて、ノイズシェーピングが強調される。以上のように、ΔΣモジュレータ７１，８１では、高次数化とマルチビット化とによって、変換の精度を高めることができる。
【００１６】
【発明が解決しようとする課題】
ところが、高次数化を行うと、ΔΣモジュレータの安定性が劣化するという、別の問題を生起することが知られている。一般に、３次以上のモジュレータでは、安定性を得るのが困難であると言われている。さらに、マルチビット化を行うことで、安定性をも改善することができることが知られているが、マルチビット化を行うと、コンバータ１５１，１５２に備わる内部DA変換回路７２，８９として、マルチビットに対応したDA変換回路を準備する必要がある。内部DA変換回路７２，８９の内部にマルチビットに対応して備わる素子（図示しない）を、互いに均一に形成することは容易ではなく、それらの間のミスマッチ（不均一性）により、変換の精度が劣化することが知られている。この精度の劣化を防止するためには、内部DA変換回路７２，８９を構成する素子をランダムに選択するランダマイザが、それらの素子の前段に設けられる必要があり、それにより、回路規模が増大するという問題点があった。
【００１７】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、安定性を損なうことなく、かつ、回路規模を増大させることなく、マルチビット高次のモジュレータと同等のノイズシェーピングを実現する、ΔΣモジュレータ、DAコンバータ、および、ADコンバータを提供することを目的とする。
【００１８】
【課題を解決するための手段】
第１の発明の装置は、ΔΣモジュレータであって、(a)各々が、第１フィードバックループに沿って、積分器と、当該積分器の出力に接続され１ビットで量子化する量子化器と、当該量子化器の出力と前記積分器の入力との間に介挿され、自身への入力信号と前記量子化器から伝えられる信号の反転信号とを加算し、自身への帰還信号が存在すれば、当該帰還信号をさらに加算して前記積分器へ伝える第１演算器と、を備えるとともに、前記第１フィードバックループ内に介挿され信号の伝達を遅延させる所定次数の遅延回路と、前記量子化器の誤差信号の反転信号を次段の入力信号として出力する第２演算器と、をさらに備える、１ビットかつ２次以下の第１ないし第ｋ−１（ｋ≧２）モジュレータと、(b)第２フィードバックループに沿って、積分器と、当該積分器の出力に接続され複数ビットで量子化する量子化器と、当該量子化器の出力と前記積分器の入力との間に介挿され、自身への入力信号と前記量子化器から伝えられる信号の反転信号とを加算して前記積分器へ伝える第１演算器と、を備えるとともに、前記第２フィードバックループ内に介挿され信号の伝達を遅延させる所定次数の遅延回路を、さらに備える、複数ビットかつ２次以下の第ｋモジュレータと、(c)ｉ（１≦ｉ≦ｋ−１）の各々について、第ｉ＋１モジュレータの前記量子化器の出力に接続され、第ｔ（１≦ｔ≦ｉ）モジュレータの前記第１演算器から自身へ至る経路の遅延回路の次数の総和を相殺する次数を持つ進み回路と、第ｔ＋１モジュレータの前記第１演算器から自身へ至る経路の積分器の次数の総和を相殺する次数の微分回路とを備え、演算結果を前記第ｔモジュレータの前記第１演算器へ前記帰還信号として伝える、第ｉ帰還演算器と、を備える。
【００１９】
第２の発明の装置では、第１の発明のΔΣモジュレータにおいて、すべてのｉについて、前記第ｉ帰還演算器が、演算結果を第ｉモジュレータの前記第１演算器へ前記帰還信号として伝える。
【００２０】
第３の発明の装置では、第１または第２の発明のΔΣモジュレータにおいて、前記第１ないし第ｋモジュレータの各々が、前記量子化器と前記第１演算器の間に介挿され、デジタル形式の信号をアナログ形式の信号へ変換するDA変換回路を、さらに備えており、すべてのｉについて、前記第ｉ帰還演算器は、第ｉ＋１モジュレータの前記DA変換回路を通じて第ｉ＋１モジュレータの前記量子化器の出力へ接続されている。
【００２１】
第４の発明の装置は、DAコンバータであって、デジタル信号を受信するインターポレーションフィルタと、前記インターポレーションフィルタの出力信号を受信する第１または第２の発明のΔΣモジュレータと、前記ΔΣモジュレータの出力信号をアナログ信号へ変換する変換回路と、前記変換回路の出力信号を受信するローパスフィルタと、を備える。
【００２２】
第５の発明の装置は、ADコンバータであって、アナログ信号を受信する第３の発明のΔΣモジュレータと、前記ΔΣモジュレータの出力信号を受信するデシメーションフィルタと、を備える。
【００２３】
【発明の実施の形態】
（実施の形態の概要）
はじめに、本発明の実施の形態の概要について説明する。図１は、DAコンバータへ組み込むのに適した実施の形態のΔΣモジュレータの概略構成を示すブロック図である。このΔΣモジュレータ１０１には、入力信号Xとして、所定の時間間隔で離散したサンプリング値を表現するデジタル信号が入力される。ΔΣモジュレータ１０１は、モジュレータＭ１〜Ｍｋ（ｋ≧２）、および、演算器Ｈ１〜Ｈｋ−１を備えている。モジュレータＭ１〜Ｍｋは、この順序で多段接続されている。
【００２４】
モジュレータＭ１〜Ｍｋ−１は、互いに同一に構成されている。図２は、モジュレータＭ１〜Ｍｋ−１を代表して、モジュレータＭ１の内部構成を示すブロック図である。モジュレータＭ１は、フィードバックループ内に、互いに縦続接続される積分器２、１ビット量子化器３、および、１次の遅延回路４を有している。また、フィードバックを可能にするために、入力線とフィードバックループとの交差部には、演算器１が設けられている。これらの回路要素は、デジタル信号を処理するデジタル回路として構成されている。遅延回路４の設置位置は、フィードバックループ内で任意である。
【００２５】
すなわち、モジュレータＭ１〜Ｍｋ−１は、１ビットかつ１次のモジュレータである。これに対して、最終段のモジュレータＭｋは、マルチビット（複数ビット）かつ１次のモジュレータである。モジュレータＭｋは、図２において、１ビット量子化器３をマルチビット量子化器へ置き換えることによって構成される。なお、一般には、モジュレータＭ１〜Ｍｋの次数は、２次以下であってよい。この一般的な形態については、変形例で説明する。
【００２６】
モジュレータＭ１〜Ｍｋの多段接続は、モジュレータＭｉ（ｉ＝１〜ｋ−１)の量子化誤差eiの反転信号-eiが、次段のモジュレータＭｉ＋１の入力へ供給されるように行われる。また、モジュレータＭｊ（ｊ＝２〜ｋ）の出力信号は、演算器Ｈｊ−１を通じて、モジュレータＭ１〜Ｍｊ−１のいずれかの入力へと、フィードバックされる。
【００２７】
演算器Ｈｉは、フィードバック元とフィードバック先の段数の差に等しい次数の微分器である。すなわち、z変換を用いると、演算器Ｈｉは、段数の差をｎとして、つぎの数式９で表される：
Hi=(1-z-1)n  ・・・・（数式９）。
【００２８】
演算器Ｈｉを通じてのフィードバックが、直前段のモジュレータへ行われるときには、ｎ＝１であり、初段のモジュレータＭ１へ行われるときには、ｎ＝ｉである。
【００２９】
ΔΣモジュレータは、以上の要領で多段接続されたモジュレータＭ１〜Ｍｋを有するので、マルチビット高次モジュレータと同等のノイズシェーピング特性を実現する。しかも、複数段に多段接続されたモジュレータＭ１〜Ｍｋにおいて、最終段のみがマルチビットのモジュレータであり、それより前の段はすべて１ビットのモジュレータとして構成されるので、ランダマイザを必要としない。さらに、初段から最終段までのすべてのモジュレータＭ１〜Ｍｋにおいて、次数は高々２次に抑えられ、しかも、少なくとも最終段がマルチビットのモジュレータとして構成されているので、安定性が損なわれない。
【００３０】
すなわち、ΔΣモジュレータ１０１では、マルチビット高次モジュレータと同等のノイズシェーピングが、安定性を保持しつつ、かつ、小さい回路規模で、達成される。ΔΣモジュレータ１０１のノイズシェーピング特性に関しては、後述する実施の形態１〜２において、より具体的な構成例について、数式を用いつつ詳細に説明する。
【００３１】
図３は、ADコンバータへ組み込むのに適した実施の形態のΔΣモジュレータの概略構成を示すブロック図である。このΔΣモジュレータ１０２には、入力信号Xとして、アナログ信号が入力される。ΔΣモジュレータ１０２は、モジュレータＭ１〜Ｍｋが、モジュレータＮ１〜Ｎｋへと置き換えられており、演算器Ｈ１〜Ｈｋ−１が、演算器Ｇ１〜Ｇｋ−１へ置き換えられている点において、ΔΣモジュレータ１０１とは、特徴的に異なっている。
【００３２】
モジュレータＮ１〜Ｎｋ−１は、互いに同一に構成されている。図４は、モジュレータＮ１〜Ｎｋ−１を代表して、モジュレータＮ１の内部構成を示すブロック図である。モジュレータＮ１は、フィードバックループ内に、互いに縦続接続される積分器１２、１ビット量子化器１３、１次の遅延回路１４、および、内部DA変換回路を有している。また、フィードバックを可能にするために、入力線とフィードバックループとの交差部には、演算器１１が設けられている。遅延回路１４の設置位置は、フィードバックループ内で任意である。
【００３３】
フィードバックループの中で、量子化器１３の出力から内部DA変換回路１５へ至る経路においてのみ、所定の時間間隔で離散したサンプリング値を表現するデジタル信号が伝達され、それ以外はアナログ信号が伝達される。したがって、遅延回路１４のみがデジタル信号を処理するデジタル回路として構成され、他の回路要素はアナログ信号を処理するアナログ回路として構成される。
【００３４】
最終段のモジュレータＮｋは、図４において、１ビット量子化器１３をマルチビット量子化器へ置き換え、１ビットに対応した内部DA変換回路１５を多ビットに対応した内部DA変換回路へと置き換えることによって、構成される。すなわち、モジュレータＮ１〜Ｎｋ−１が、１ビットかつ１次のモジュレータであり、最終段のモジュレータＮｋが、マルチビット（複数ビット）かつ１次のモジュレータである点において、モジュレータＮ１〜ＮｋはモジュレータＭ１〜Ｍｋと変わりがない。また、モジュレータＮ１〜Ｎｋの次数は、一般に、２次以下であってよく、この一般的な形態については、変形例で説明する。
【００３５】
モジュレータＮ１〜Ｎｋの多段接続は、モジュレータＮｉの量子化誤差eiの反転信号-eiが、次段のモジュレータＮｉ＋１の入力へ供給されるように行われる。また、モジュレータＮｊの出力信号は、演算器Ｇｊ−１を通じて、モジュレータＮ１〜Ｍｊ−１のいずれかの入力へと、フィードバックされる。
【００３６】
演算器Ｇｉは、フィードバック元とフィードバック先の段数の差に等しい次数の微分器と、この微分器に縦続接続されたｉ−１次の進み回路とを有している（図示を略する）。すなわち、演算器Ｇｉは、段数の差をｎとして、つぎの数式１０で表される：
Gi=(1-z-1)n /z-(n+1) ・・・・（数式１０）。
【００３７】
したがって、ΔΣモジュレータ１０２においても、ΔΣモジュレータ１０１と同様に、マルチビット高次モジュレータと同等のノイズシェーピングが、安定性を保持しつつ、かつ、小さい回路規模で、達成される。ΔΣモジュレータ１０２のノイズシェーピング特性に関しては、後述する実施の形態３〜４において、より具体的な構成例について、数式を用いつつ詳細に説明する。
【００３８】
（実施の形態１）
図５は、実施の形態１のΔΣモジュレータの構成を示すブロック図である。このΔΣモジュレータ１０３は、図１に示したΔΣモジュレータ１０１において、段数ｋがｋ＝３であり、モジュレータＭ１〜Ｍ３が、いずれも１次のモジュレータとして構成され、しかも、第２段から最終段までのモジュレータＭ２〜Ｍ３の出力信号が、いずれも、初段のモジュレータＭ１の入力にフィードバックされる装置例に該当する。
【００３９】
モジュレータＭ１〜Ｍｋ−１の各々は、図２で表されるブロックを備えており、最終段のモジュレータＭｋは、図２において、１ビット量子化器３をマルチビット量子化器６へと置き換えて成るブロックを備えている。図５において、演算器１は、入力信号と帰還信号との差（言い換えると、入力信号と、帰還信号の反転信号との和）を出力し、演算器５は、入力信号と帰還信号との和を出力する。
【００４０】
モジュレータＭ１〜Ｍｋの多段接続は、モジュレータＭｉの量子化誤差eiの反転信号-eiが、演算器１ａを介して、次段のモジュレータＭｉ＋１の入力へ供給されるように行われる。また、モジュレータＭｊの出力信号は、演算器Ｈｊ−１を通じて、初段のモジュレータＭ１の入力へと、フィードバックされ、フィードバックされた信号は、演算器５によって、入力信号Xに加算される。したがって、演算器Ｈｉは、数式９からつぎの数式１１で表される：
Hi=(1-z-1)i  ・・・・（数式１１）。
【００４１】
以上のように構成されたΔΣモジュレータ１０１において、入力信号Xと出力信号Yとの間の関係は、z変換を用いて、以下のように記述される。まず、各段の入力信号X,X1,X2、および、出力信号Y,Y1,Y2の間には、つぎの関係が成り立つ。すなわち、
Y2=H2［X2+(1-z-1)e3］；
Y1=H1［X1+(1-z-1)e2］；および、
Y=(X+Y1+Y2)+(1-z-1)e1；が得られる。これらの関係から、つぎの数式１２が導かれる：
Y=X+(1-z-1)e1+(1-z-1)H1・e2+(1-z-1)H2・e3 +H1・X1+H2・X2 ・・・・（数式１２）。
【００４２】
入力信号X1,X2は、
X1=-e1；および、
X2=-e2；で与えられるので、数式１１，１５より、つぎの数式１３が得られる：
Y=X+(1-z-1)3e3 ・・・・（数式１３）。
【００４３】
数式５と比較すると明らかなように、数式１３は３次のノイズシェーピング特性を表現している。しかも、数式１３に現れる量子化誤差e3は、マルチビット量子化器６の量子化誤差である。したがって、ΔΣモジュレータ１０３は、マルチビットかつ３次のモジュレータと同等のノイズシェーピング特性を示す。
【００４４】
ΔΣモジュレータ１０３の段数を、３段から一般のｋ段へと拡張したときには、数式１３は、つぎの数式１４へと拡張することができる：
Y=X+(1-z-1)kek ・・・・（数式１４）。
【００４５】
数式１４は、数式１３を導いたときと同等の演算を行うことによって、容易に導くことができる。数式１４はｋ次のノイズシェーピング特性を表現している。したがって、一般的に段数がｋ段であるときには、ΔΣモジュレータ１０３は、マルチビットｋ次モジュレータと同等のノイズシェーピング特性を示す。
【００４６】
なお、図５において、モジュレータＭ１の演算器１および５を、加算と減算とを行う単一の演算器の要素と捉えることも可能である。また、点線で示すように、モジュレータＭ１，Ｍ２に含まれる演算器５および１ａを、モジュレータＭ１，Ｍ２の外部の要素として捉えることも可能である。以下に述べる各実施の形態においても、同様である。
【００４７】
（実施の形態２）
図６は、実施の形態２のΔΣモジュレータの構成を示すブロック図である。このΔΣモジュレータ１０４は、図１に示したΔΣモジュレータ１０１において、段数ｋがｋ＝３であり、モジュレータＭ１〜Ｍ３が、いずれも１次のモジュレータとして構成され、しかも、第２段から最終段までのモジュレータＭ２〜Ｍ３の出力信号が、いずれも、直前段のモジュレータの入力にフィードバックされる装置例に該当する。
【００４８】
モジュレータＭ１〜Ｍｋ−１の各々は、図２で表されるブロックを備えており、最終段のモジュレータＭｋは、図２において、１ビット量子化器３をマルチビット量子化器６へと置き換えて成るブロックを備えている。モジュレータＭ１〜Ｍｋの多段接続は、モジュレータＭｉの量子化誤差eiの反転信号-eiが、演算器１を介して、次段のモジュレータＭｉ＋１の入力へ供給されるように行われる。また、モジュレータＭｊの出力信号は、演算器Ｈｊ−１を通じて、直前段のモジュレータＭｊ−１の入力へと、フィードバックされ、フィードバックされた信号は、演算器５によって、入力信号XまたはX1に加算される。したがって、演算器Ｈｉは、つぎの数式１５で表される：
Hi=1-z-1  ・・・・（数式１５）。
【００４９】
以上のように構成されたΔΣモジュレータ１０４において、入力信号Xと出力信号Yとの間の関係は、z変換を用いて、以下のように記述される。まず、各段の入力信号X,X1,X2、および、出力信号Y,Y1,Y2の間に、つぎの関係が成り立つ。すなわち、
Y2=H2［X2+(1-z-1)e3］；
Y1=H1［Y2+X1+(1-z-1)e2］；および、
Y=(X+Y1)+(1-z-1)e1；が得られる。これらの関係から、つぎの数式１６が導かれる：
Y1=H2・H1・X2+(1-z-1)H2・H1・e3 +H1・X1+(1-z-1)H1・e1  ・・・・（数式１６）。
【００５０】
入力信号X1,X2は、
X1=-e1；および、
X2=-e2；で与えられるので、数式１６より、
Y1=-H2・H1・e2+(1-z-1)H2・H1・e3-H1・e1 +(1-z-1)H1・e2 ；が導かれ、さらに、
Y1=-H1・e1+(1-z-1)H2・H1・e3；が得られる。同様にして、
Y=-H1・e1+(1-z-1)H2・H1・e3+X+(1-z-1)e1；が得られる。したがって、数式１５より、つぎの数式１７が得られる：
Y=X+(1-z-1)3e3 ・・・・（数式１７）。
【００５１】
数式５と比較すると明らかなように、数式１７は３次のノイズシェーピング特性を表現している。しかも、数式１７に現れる量子化誤差e3は、マルチビット量子化器６の量子化誤差である。したがって、ΔΣモジュレータ１０４は、マルチビットかつ３次のモジュレータと同等のノイズシェーピング特性を示す。また、演算器Ｈ１〜Ｈｋ−１に備わる微分器が、いずれも、１次の微分器で足りるので、ΔΣモジュレータ１０３に比べて、回路規模をさらに低減することが可能となる。
【００５２】
ΔΣモジュレータ１０４の段数を、３段から一般のｋ段へと拡張したときには、数式１７は、つぎの数式１８へと拡張することができる：
Y=X+(1-z-1)kek ・・・・（数式１８）。
【００５３】
数式１８は、数式１７を導いたときと同等の演算を行うことによって、容易に導くことができる。数式１８はｋ次のノイズシェーピング特性を表現している。したがって、一般的に段数がｋ段であるときには、ΔΣモジュレータ１０４は、マルチビットｋ次モジュレータと同等のノイズシェーピング特性を示す。
【００５４】
（実施の形態３）
図７は、実施の形態３のΔΣモジュレータの構成を示すブロック図である。このΔΣモジュレータ１０５は、図３に示したΔΣモジュレータ１０２において、段数ｋがｋ＝３であり、モジュレータＮ１〜Ｎ３が、いずれも１次のモジュレータとして構成され、しかも、第２段から最終段までのモジュレータＮ２〜Ｎ３の出力信号が、いずれも、初段のモジュレータＮ１の入力にフィードバックされる装置例に該当する。
【００５５】
モジュレータＮ１〜Ｎｋ−１の各々は、図４で表されるブロックを備えており、最終段のモジュレータＮｋは、図４において、１ビット量子化器１３をマルチビット量子化器１７へと置き換え、１ビットに対応した内部DA変換回路１５を多ビットに対応した内部DA変換回路１８へ置き換えて成るブロックを備えている。図７において、演算器１１は、入力信号と帰還信号との差（言い換えると、入力信号と、帰還信号の反転信号との和）を出力し、演算器１６は、入力信号と帰還信号との和を出力する。
【００５６】
モジュレータＮ１〜Ｎｋの多段接続は、モジュレータＮｉの量子化誤差eiの反転信号-eiが、演算器１１ａを介して、次段のモジュレータＮｉ＋１の入力へ供給されるように行われる。量子化器１３の出力信号がデジタル形式であるのに対して、入力信号がアナログ信号であるために、双方の信号の形式を揃えるために、量子化器１３の出力信号は、内部DA変換回路１５を通じて、演算器１１ａへ入力される。また、量子化器１３の出力信号は、１次の遅延回路１４ａを通じて演算器１１ａへ入力されるために、量子化器１３の入力信号も、１次の遅延回路１４ｂを通じて、演算器１１へ入力される。すなわち、量子化誤差eiの反転信号-eiは、遅延回路１４ａ，１４ｂ、内部DA変換回路１５、および、演算器１１ａを通じて、次段の入力へと入力される。
【００５７】
多ビットに対応した内部DA変換回路１８の誤差edは、内部DA変換回路１８に備わる素子のミスマッチに由来している。１ビットに対応した内部DA変換回路１５では、素子のミスマッチに由来する誤差は発生しない。
【００５８】
モジュレータＮｊの出力信号は、演算器Ｇｊ−１を通じて、初段のモジュレータＮ１の入力へと、フィードバックされ、フィードバックされた信号は、演算器１６によって、入力信号Xに加算される。したがって、演算器Ｇｉは、つぎの数式１９で表される：
Gi=(1-z-1)i/z-(i+1)  ・・・・（数式１９）。
【００５９】
以上のように構成されたΔΣモジュレータ１０５において、入力信号Xと出力信号Yとの間の関係は、z変換を用いて、以下のように記述される。まず、各部の信号Y,P,Qは、つぎの数式で表される。すなわち、
Y=X+z-1・G1・P+G2(z-1・Q+ed)+(1-z-1)・e1；
P=-z-1・e1+(1-z-1)e2；および、
Q=-z-1・e2-ed+(1-z-1)e3；が得られる。これらの関係から、つぎの数式２０が導かれる：
0004209035.tif 000002
【００６０】
数式１９，２０から、つぎの数式２１が得られる：
Y=X+[(1-z-1)3/z-2]e3+[(1-z-1)3/z-3]ed  ・・・（数式２１）。
【００６１】
数式８と比較すると明らかなように、数式２１は３次のノイズシェーピング特性を表現している。しかも、数式２１に現れる量子化誤差e3は、マルチビット量子化器１７の量子化誤差である。したがって、ΔΣモジュレータ１０５は、マルチビットかつ３次のモジュレータと同等のノイズシェーピング特性を示す。
【００６２】
さらに、内部DA変換回路１８の変換誤差edに関しても、数式８では、ノイズシェーピングを受けない成分が存在したのに対し、数式２１では、ノイズシェーピングを受けない成分は存在せず、すべて、３次のノイズシェーピングを受ける。
【００６３】
ΔΣモジュレータ１０５の段数を、３段から一般のｋ段へと拡張したときには、数式２１は、つぎの数式２２へと拡張することができる：
Y=X+[(1-z-1)k/z-(k-1)]e3+[(1-z-1)k/z-k]ed  ・・・（数式２２）。
【００６４】
数式２２は、数式２１を導いたときと同等の演算を行うことによって、容易に導くことができる。数式２２はｋ次のノイズシェーピング特性を表現している。したがって、一般的に段数がｋ段であるときには、ΔΣモジュレータ１０５は、マルチビットｋ次モジュレータと同等のノイズシェーピング特性を示す。また、内部DA変換回路１８の変換誤差edも、ｋ次のノイズシェーピングを受ける。
【００６５】
ΔΣモジュレータ１０５では、モジュレータＮ１〜Ｎｋ−１の各々に、二つの遅延回路１４ａ，１４ｂが備わっていたが、図８に示すΔΣモジュレータ１０５ａのように、モジュレータＮ１〜Ｎｋ−１の各々に、単一の遅延回路１４が備わるように、ΔΣモジュレータを構成することも可能である。ΔΣモジュレータ１０５ａでは、モジュレータＮ１〜Ｎｋ−１の積分器１２と量子化器１３の間に遅延回路１４が介挿され、モジュレータＮｋの積分器１２と量子化器１７の間に遅延回路１４が介挿されている。以下に示すように、ΔΣモジュレータ１０５ａにおいても、ΔΣモジュレータ１０５と同等の特性が得られる。
【００６６】
ΔΣモジュレータ１０５ａにおいて、入力信号Xと出力信号Yとの間の関係は、z変換を用いて、以下のように記述される。まず、各部の信号Y,P,Qは、つぎの数式で表される。すなわち、
Y=z-1・X+z-1・G1・P+z-1・G2(Q+ed)+(1-z-1)・e1；
P=-z-1・e1+(1-z-1)e2；および、
Q=-z-1・e2-z-1・ed+(1-z-1)e3；が得られる。これらの関係から、つぎの数式２３が導かれる：
0004209035.tif 000003
【００６７】
数式１９，２３から、つぎの数式２４が得られる：
Y=z-1・X+[(1-z-1)3/z-2]e3+[(1-z-1)3/z-2]ed  ・・・（数式２４）。
【００６８】
数式８と比較すると明らかなように、数式２４は３次のノイズシェーピング特性を表現している。しかも、数式２４に現れる量子化誤差e3は、マルチビット量子化器１７の量子化誤差である。したがって、ΔΣモジュレータ１０５ａは、マルチビットかつ３次のモジュレータと同等のノイズシェーピング特性を示す。さらに、内部DA変換回路１８の変換誤差edに関しても、数式２４では、ノイズシェーピングを受けない成分は存在せず、すべて、３次のノイズシェーピングを受ける。
【００６９】
ΔΣモジュレータ１０５ａの段数を、３段から一般のｋ段へと拡張したときには、数式２４は、つぎの数式２５へと拡張することができる：
Y=z-1・X+[(1-z-1)k/z-(k-1)]e3+[(1-z-1)k/z-(k-1)]ed  ・・・（数式２５）。
【００７０】
数式２５は、数式２４を導いたときと同等の演算を行うことによって、容易に導くことができる。数式２５はｋ次のノイズシェーピング特性を表現している。したがって、一般的に段数がｋ段であるときには、ΔΣモジュレータ１０５ａは、マルチビットｋ次モジュレータと同等のノイズシェーピング特性を示す。また、内部DA変換回路１８の変換誤差edも、ｋ次のノイズシェーピングを受ける。
【００７１】
（実施の形態４）
図９は、実施の形態４のΔΣモジュレータの構成を示すブロック図である。このΔΣモジュレータ１０６は、図３に示したΔΣモジュレータ１０２において、段数ｋがｋ＝３であり、モジュレータＮ１〜Ｎ３が、いずれも１次のモジュレータとして構成され、しかも、第２段から最終段までのモジュレータＮ２〜Ｎ３の出力信号が、いずれも、直前段のモジュレータの入力にフィードバックされる装置例に該当する。
【００７２】
モジュレータＮ１〜Ｎｋ−１の各々は、図４で表されるブロックを備えており、最終段のモジュレータＮｋは、図４において、１ビット量子化器１３をマルチビット量子化器１７へと置き換え、１ビットに対応した内部DA変換回路１５を多ビットに対応した内部DA変換回路１８へ置き換えて成るブロックを備えている。
【００７３】
モジュレータＮ１〜Ｎｋの多段接続は、モジュレータＮｉの量子化誤差eiの反転信号-eiが、演算器１１ａを介して、次段のモジュレータＮｉ＋１の入力へ供給されるように行われる。量子化器１３の出力信号がデジタル形式であるのに対して、入力信号がアナログ信号であるために、双方の信号の形式を揃えるために、量子化器１３の出力信号は、内部DA変換回路１５を通じて、演算器１１ａへ入力される。また、量子化器１３の出力信号は、遅延回路１４ａを通じて演算器１１ａへ入力されるために、量子化器１３の入力信号も、遅延回路１４ｂを通じて、演算器１１へ入力される。すなわち、量子化誤差eiの反転信号-eiは、遅延回路１４ａ，１４ｂ、内部DA変換回路１５、および、演算器１１ａを通じて、次段の入力へと入力される。
【００７４】
モジュレータＮｊの出力信号は、演算器Ｇｊ−１を通じて、直前段のモジュレータＮｊ−１の入力へと、フィードバックされ、フィードバックされた信号は、演算器１６によって、入力信号XまたはX1に加算される。したがって、演算器Ｇｉは、つぎの数式２３で表される：
Gi=(1-z-1)/z-(i+1)  ・・・・（数式２６）。
【００７５】
以上のように構成されたΔΣモジュレータ１０６において、入力信号Xと出力信号Yとの間の関係は、z変換を用いて、以下のように記述される。まず、各部の信号Y,P,Qは、つぎの数式で表される。すなわち、
Y=X+G1・z-1・P+(1-z-1)e1；
P=-z-1・e1+G2(Q・z-1+ed)+(1-z-1)e2；および、
Q=-z-1・e2-ed+(1-z-1)e3；が得られる。これらの関係から、つぎの数式２７が導かれる：
Y=X-z-1・G1・e1+{(1-z-1)2/z-1}G1・ed +(1-z-1)2・G1・e3+(1-z-1)e1  ・・・・（数式２７）。
【００７６】
したがって、数式２６，２７から、つぎの数式２８が得られる：
Y=X+[(1-z-1)3/z-2]e3+[(1-z-1)3/z-3]ed  ・・・（数式２８）。
【００７７】
数式８と比較すると明らかなように、数式２８は３次のノイズシェーピング特性を表現している。しかも、数式２８に現れる量子化誤差e3は、マルチビット量子化器１７の量子化誤差である。したがって、ΔΣモジュレータ１０６は、マルチビットかつ３次のモジュレータと同等のノイズシェーピング特性を示す。
【００７８】
さらに、内部DA変換回路１８の変換誤差edに関しても、数式２８では、ノイズシェーピングを受けない成分は存在せず、すべて、３次のノイズシェーピングを受ける。また、演算器Ｇ１〜Ｇｋ−１に備わる微分器が、いずれもが、１次の微分器で足りるので、ΔΣモジュレータ１０５に比べて、さらに、回路規模を低減することが可能となる。
【００７９】
ΔΣモジュレータ１０６の段数を、３段から一般のｋ段へと拡張したときには、数式２５は、つぎの数式２６へと拡張することができる：
Y=X+[(1-z-1)k/z-(k-1)]e3+[(1-z-1)k/z-k]ed  ・・・（数式２９）。
【００８０】
数式２９は、数式２８を導いたときと同等の演算を行うことによって、容易に導くことができる。数式２９はｋ次のノイズシェーピング特性を表現している。したがって、一般的に段数がｋ段であるときには、ΔΣモジュレータ１０６は、マルチビットｋ次モジュレータと同等のノイズシェーピング特性を示す。また、内部DA変換回路１８の変換誤差edも、ｋ次のノイズシェーピングを受ける。
【００８１】
ΔΣモジュレータ１０６では、モジュレータＮ１〜Ｎｋ−１の各々に、二つの遅延回路１４ａ，１４ｂが備わっていたが、図１０に示すΔΣモジュレータ１０６ａのように、モジュレータＮ１〜Ｎｋ−１の各々に、単一の遅延回路１４が備わるように、ΔΣモジュレータを構成することも可能である。ΔΣモジュレータ１０６ａでは、モジュレータＮ１〜Ｎｋ−１の積分器１２と量子化器１３の間に遅延回路１４が介挿され、モジュレータＮｋの積分器１２と量子化器１７の間に遅延回路１４が介挿されている。以下に示すように、ΔΣモジュレータ１０６ａにおいても、ΔΣモジュレータ１０６と同等の特性が得られる。
【００８２】
ΔΣモジュレータ１０６ａにおいて、入力信号Xと出力信号Yとの間の関係は、z変換を用いて、以下のように記述される。まず、各部の信号Y,P,Qは、つぎの数式で表される。すなわち、
Y=z-1・X+z-1・G1・P+(1-z-1)・e1；
P=-z-1・e1+z-1・G2(Q・z-1+ed)+(1-z-1)e2；および、
Q=-z-1・e2-z-1・ed+(1-z-1)e3；が得られる。これらの関係から、つぎの数式３０が導かれる：
Y=z-1・X-z-1・G1・e1+(1-z-1)2・G1・ed +(1-z-1)2・G1・e3+(1-z-1)e1  ・・・・（数式３０）。
【００８３】
数式１９，３０から、つぎの数式３１が得られる：
Y=z-1・X+[(1-z-1)3/z-2]e3+[(1-z-1)3/z-2]ed  ・・・（数式３１）。
【００８４】
数式８と比較すると明らかなように、数式３１は３次のノイズシェーピング特性を表現している。しかも、数式３１に現れる量子化誤差e3は、マルチビット量子化器１７の量子化誤差である。したがって、ΔΣモジュレータ１０６ａは、マルチビットかつ３次のモジュレータと同等のノイズシェーピング特性を示す。さらに、内部DA変換回路１８の変換誤差edに関しても、数式３１では、ノイズシェーピングを受けない成分は存在せず、すべて、３次のノイズシェーピングを受ける。
【００８５】
ΔΣモジュレータ１０６ａの段数を、３段から一般のｋ段へと拡張したときには、数式３１は、つぎの数式３２へと拡張することができる：
Y=z-1・X+[(1-z-1)k/z-(k-1)]e3+[(1-z-1)k/z-(k-1)]ed  ・・・（数式３２）。
【００８６】
数式３２は、数式３１を導いたときと同等の演算を行うことによって、容易に導くことができる。数式３２はｋ次のノイズシェーピング特性を表現している。したがって、一般的に段数がｋ段であるときには、ΔΣモジュレータ１０６ａは、マルチビットｋ次モジュレータと同等のノイズシェーピング特性を示す。また、内部DA変換回路１８の変換誤差edも、ｋ次のノイズシェーピングを受ける。
【００８７】
（実施の形態５）
図１１は、実施の形態１または２のΔΣモジュレータを備えたDAコンバータの構成を示すブロック図である。このDAコンバータ１０７は、インターポレーションフィルタ３０、ΔΣモジュレータ３１、内部DA変換回路３２、および、ローパスフィルタ３３を備えている。
【００８８】
インターポレーションフィルタ３０は、サンプリングデータとしてのデジタル信号ＩＤを受信し、より高いサンプリング速度で、デジタル信号ＩＤを補間する。すなわち、インターポレーションフィルタ３０は、サンプリング速度を引き上げる機能を果たす。ΔΣモジュレータ３１は、ΔΣモジュレータ１０１，１０３，１０４，または、１０４ａとして構成され、インターポレーションフィルタ３０が出力する信号Xに対してノイズシェーピングを施し、信号Yを出力する。
【００８９】
内部DA変換回路３２は、信号Yをデジタル形式からアナログ形式へと変換する。ローパスフィルタ３３は、内部DA変換回路３２が出力するアナログ信号の高周波数成分を抑制し、低周波数成分を選択的に通過させる。それにより、ローパスフィルタ３３からは、時間とともに滑らかに変化するアナログ信号ＯＡが出力される。
【００９０】
（実施の形態６）
図１２は、実施の形態３または４のΔΣモジュレータを備えたADコンバータの構成を示すブロック図である。このADコンバータ１０８は、エリアス防止フィルタ４０、ΔΣモジュレータ４１、および、デシメーションフィルタ４２を備えている。
【００９１】
エリアス防止フィルタ４０は、アナログ信号ＩＡを受信し、エリアス(aliasing)を防止するように、アナログ信号ＩＡの高周波成分を抑制する一種のローパスフィルタである。ΔΣモジュレータ４１は、ΔΣモジュレータ１０２，１０５，１０６，または、１０６ａとして構成され、エリアス防止フィルタ４０が出力するアナログ形式の信号Xに対してノイズシェーピングを施し、デジタル形式の信号Yを出力する。
【００９２】
デシメーションフィルタ４２は、サンプリングデータとしての信号Yを間引いて出力する。すなわち、デシメーションフィルタ４２は、サンプリング速度を引き下げる機能を果たす。それにより、デシメーションフィルタ４２からは、あらかじめ定められたサンプリング速度のデジタル信号ＯＤが出力される。
【００９３】
（変形例）
以上の実施の形態では、モジュレータＭ１〜Ｍｋ、および、モジュレータＮ１〜Ｎｋが、すべて、１次のモジュレータとして構成される例を示したが、一般に、これらは２次以下のモジュレータであってもよい。２次のモジュレータは、例えば、図１５〜図１７に示した従来のモジュレータのように、積分の次数が異なる２個の分枝を有するフィードバックループを備えるとよい。また、遅延回路４，１４は、フィードバックループの中で、別の位置に介挿することも可能である。
【００９４】
このような一般的な形態において、演算器ＨｉおよびＧｉの構成は、以下のように拡張することができる。すなわち、演算器Ｈｉ（またはＧｉ）が、第ｉ＋１段のモジュレータＭｉ＋１（またはＮｉ＋１）から第ｔ（１≦ｔ≦ｉ）段のモジュレータＭｔ（またはＮｔ）へと信号をフィードバックするとき、数式９および数式１０は、下記の数式３３へと拡張することができる：
HiまたはGi=(1-z-1)K /z-L ・・・・（数式３３）。
【００９５】
ここで、整数Ｋは、第ｔ＋１段のモジュレータの演算器１から演算器Ｈｉ（またはＧｉ）へ至る経路の積分器の次数の総和であり、整数Ｌは、第ｔ段のモジュレータの演算器１から演算器Ｈｉ（またはＧｉ）へ至る経路の遅延回路の次数の総和である。すなわち、演算器Ｈｉ（またはＧｉ）が備える微分器および進み回路の次数は、上記したそれぞれの経路の積分器の次数の総和および遅延回路の次数の総和を相殺するように設定される。
【００９６】
図５の形態の演算器Ｈ２を例に挙げると、モジュレータＭ１の演算器１から演算器Ｈ２へ至る経路に介挿されている遅延回路の次数の総和はゼロである（すなわち、遅延回路は介挿されていない）ので、整数ＬはＬ＝０であり、モジュレータＭ２の演算器１から演算器Ｈ２へ至る経路に介挿されている積分器の次数の総和は２であるので、整数ＫはＫ＝２に設定されている。
【００９７】
【発明の効果】
第１の発明の装置では、多段接続された第１ないし第ｋモジュレータが、いずれも２次以下であり、しかも、最終段のみがマルチビットのモジュレータであり、それより前の段はすべて１ビットのモジュレータとして構成されるので、ランダマイザを必要とせず、回路規模を低減しつつ、しかも、安定性を損なうことなく、マルチビット高次モジュレータと同等のノイズシェーピング特性が得られる。
【００９８】
第２の発明の装置では、第２ないし第ｋモジュレータの出力信号が、それぞれ、第１ないし第ｋ−１帰還演算器を介して、直前段のモジュレータの入力へフィードバックされるので、第１ないし第ｋ−１帰還演算器が有する微分器の次数を、いずれも最小に抑えることができる。このため、回路規模をさらに低減することができる。
【００９９】
第３の発明の装置では、DA変換回路がさらに備わるので、アナログ信号を処理対象とするΔΣモジュレータが実現する。しかも、複数ビットの量子化器の出力信号をアナログ信号へ変換する最終段のDA変換回路の変換誤差もノイズシェーピングされる。すなわち、DA変換回路の変換誤差の影響の少ない出力信号が得られる。
【０１００】
第４の発明の装置では、第１または第２の発明のΔΣモジュレータを備えているので、回路規模を低減しつつ、しかも、安定性を損なうことなく、マルチビット高次モジュレータを備えたDAコンバータと同等のノイズ低減効果が得られる。
【０１０１】
第５の発明の装置では、第３の発明のΔΣモジュレータを備えているので、回路規模を低減しつつ、しかも、安定性を損なうことなく、マルチビット高次モジュレータを備えたADコンバータと同等のノイズ低減効果が得られる。
【図面の簡単な説明】
【図１】  実施の形態の装置の概略を示すブロック図である。
【図２】  図１のモジュレータの内部ブロック図である。
【図３】  実施の形態の別の装置の概略を示すブロック図である。
【図４】  図３のモジュレータの内部ブロック図である。
【図５】  実施の形態１の装置のブロック図である。
【図６】  実施の形態２の装置のブロック図である。
【図７】  実施の形態３の装置のブロック図である。
【図８】  実施の形態３の装置のブロック図である。
【図９】  実施の形態４の装置のブロック図である。
【図１０】  実施の形態４の装置のブロック図である。
【図１１】  実施の形態５の装置のブロック図である。
【図１２】  実施の形態６の装置のブロック図である。
【図１３】  従来のDAコンバータのブロック図である。
【図１４】  従来のADコンバータのブロック図である。
【図１５】  従来のモジュレータのブロック図である。
【図１６】  従来の別のモジュレータのブロック図である。
【図１７】  従来のさらに別のモジュレータのブロック図である。
【符号の説明】
１，１ａ，５，１１，１１ａ，１６  演算器、２，１２  積分器、３，６，１３，１７  量子化器、４，１４  遅延回路、Ｍ１〜Ｍｋ，Ｎ１〜Ｎｋ  モジュレータ、Ｈ１〜Ｈｋ−１，Ｇ１〜Ｇｋ−１  演算器、e1,e2,e3  量子化誤差、１５  DA変換回路、ed  DA変換誤差、３０  インターポレーションフィルタ、１０１〜１０６  ΔΣモジュレータ、３２  変換回路、３３  ローパスフィルタ、４０エリアス防止フィルタ、４２  デシメーションフィルタ。
【図１】
0004209035.tif 000004
【図２】
0004209035.tif 000005
【図３】
0004209035.tif 000006
【図４】
0004209035.tif 000007
【図５】
0004209035.tif 000008
【図６】
0004209035.tif 000009
【図７】
0004209035.tif 000010
【図８】
0004209035.tif 000011
【図９】
0004209035.tif 000012
【図１０】
0004209035.tif 000013
【図１１】
0004209035.tif 000014
【図１２】
0004209035.tif 000015
【図１３】
0004209035.tif 000016
【図１４】
0004209035.tif 000017
【図１５】
0004209035.tif 000018
【図１６】
0004209035.tif 000019
【図１７】
0004209035.tif 000020