(57)【特許請求の範囲】
【請求項１】
半導体デバイスを試験する半導体デバイス試験装置であって、
前記半導体デバイスに印加するための入力信号パターンと、前記入力信号パターンを印加したときに前記半導体デバイスから出力されるべき期待値信号パターンとを所定の制御シーケンスに従って発生させるパターン発生器と、
前記半導体デバイスから出力される出力信号パターンと前記期待値信号パターンとを比較し、前記出力信号パターンが前記期待値信号パターンに基づいて定まる所望の値となった場合にマッチ信号を出力する比較ユニットと
を備え、
前記パターン発生器が、
所定のサイクル中に前記マッチ信号がアクティブにならないマッチフェイルが生じた場合に前記制御シーケンスを停止する停止手段と、
前記制御シーケンスの再開位置を示す再開アドレスを設定する再開アドレスレジスタと、
前記再開アドレスに基づいて前記制御シーケンスを再開する再開手段と、
前記入力信号パターン及び前記期待値信号パターンのデータを格納するパターンデータメモリと、
前記パターンデータメモリにアドレス信号を供給することにより前記入力信号パターン及び前記期待値信号パターンを発生させるとともに、前記マッチフェイルが生じた場合に、前記アドレス信号の出力を停止した後、前記再開アドレスレジスタに設定された再開アドレスに基づいて前記アドレス信号の出力を再開するシーケンス制御部と
を含み、
前記シーケンス制御部は、前記マッチフェイルが生じた場合に、前記アドレス信号の出力を停止するとともに同一の前記入力信号パターンを前記半導体デバイスへ繰り返し印加させるフェイルバースト処理の処理手段を含むことを特徴とする半導体デバイス試験装置。
【請求項２】
前記シーケンス制御部は、前記マッチフェイルが生じた場合に、前記アドレス信号の出力を停止するとともに前記半導体デバイスへの前記入力信号パターンの印加を停止させるフェイルホールド処理の処理手段を含むことを特徴とする請求項１に記載の半導体デバイス試験装置。
【請求項３】
前記パターン発生器は、前記マッチフェイルが生じた場合に前記フェイルホールド処理及び前記フェイルバースト処理を含む複数の処理のいずれかを選択できるモードセレクタをさらに有することを特徴とする請求項２に記載の半導体デバイス試験装置。
【請求項４】
前記パターン発生器は、前記マッチフェイルが生じた場合に前記複数の処理のいずれを選択するかを設定するモードレジスタをさらに有し、
前記モードセレクタは前記モードレジスタの設定に基づいて前記複数の処理から一つの処理を選択することを特徴とする請求項３に記載の半導体デバイス試験装置。
【請求項５】
前記半導体デバイスへの前記入力信号パターンの印加タイミングを制御するタイミング信号を発生させるタイミング発生器と、
前記入力信号パターンの波形を前記タイミング信号に基づいて整形する波形整形器と
をさらに備え、
前記フェイルホールド処理の処理手段が、前記タイミング信号を停止させることにより前記半導体デバイスへの前記入力信号パターンの印加を停止させることを特徴とする請求項２乃至４のいずれかに記載の半導体デバイス試験装置。
【請求項６】
前記半導体デバイスへの前記入力信号パターンの印加タイミングを制御するタイミング信号を発生させるタイミング発生器と、
前記入力信号パターンの波形を前記タイミング信号に基づいて整形する波形整形器と
をさらに備え、
前記フェイルバースト処理の処理手段が、前記タイミング信号を連続的に出力させることにより同一の前記入力信号パターンを前記半導体デバイスへ繰り返し印加させることを特徴とする請求項１乃至４のいずれかに記載の半導体デバイス試験装置。
【請求項７】
複数の前記半導体デバイスを差し込み、前記入力信号パターンを受け取ってこれを複数の前記半導体デバイスに与えるとともに、複数の前記半導体デバイスから出力された前記出力信号パターンを受け取るデバイス差込部をさらに備え、
前記比較ユニットは、複数の前記半導体デバイスから出力された前記出力信号パターンの各々と前記期待値信号パターンとを比較して前記マッチ信号を出力することを特徴とする請求項１乃至６のいずれかに記載の半導体デバイス試験装置。
【請求項８】
半導体デバイスを試験する半導体デバイス試験方法であって、
前記半導体デバイスに印加するための入力信号パターンと、前記入力信号パターンを入力したときに前記半導体デバイスから出力されるべき期待値信号パターンとを所定の制御シーケンスに従って発生させる段階と、
前記半導体デバイスから出力される出力信号パターンと前記期待値信号パターンとを比較し、前記出力信号パターンが前記期待値信号パターンに基づいて定まる所望の値となった場合にマッチ信号を出力する段階と、
所定のサイクル中に前記マッチ信号がアクティブにならないマッチフェイルが生じた場合に前記制御シーケンスを停止する段階と、
前記マッチフェイルが生じた場合に、前記制御シーケンスを停止するとともに同一の前記入力信号パターンを前記半導体デバイスへ繰り返し印加させるフェイルバースト処理をする段階と、
前記制御シーケンスの再開位置を示す所定の再開アドレスを保持する段階と、
前記再開アドレスに基づいて前記制御シーケンスを再開する段階と
を備えることを特徴とする半導体デバイス試験方法。
【請求項９】
前記マッチフェイルが生じた場合に、前記制御シーケンスを停止するとともに前記半導体デバイスへの前記入力信号パターンの印加を停止させるフェイルホールド処理をする段階をさらに備えることを特徴とする請求項８に記載の半導体デバイス試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスを試験する半導体デバイス試験装置に関し、特に試験の制御シーケンスを停止した後、所定のアドレスから制御シーケンスを再開することができるパターン発生器を備えた半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
図１は、従来の半導体デバイス試験装置におけるパターン発生器１０の構成を示すブロック図である。パターン発生器１０は、マッチフェイル検出部２０とシーケンス制御部４０とパターンデータメモリ５０とを備える。パターン発生器１０の各部は制御装置２１０によって制御され、基準クロック発生器６０から出力されるクロック信号を受け取る。
半導体デバイス試験装置は、システムＬＳＩなどのロジックＩＣの試験に用いられ、特に複数の半導体デバイスを同時に試験することができる。
【０００３】
パターン発生器１０は、試験対象たる半導体デバイスに印加する入力信号パターン１２と、入力信号パターン１２を印加したときに半導体デバイスから出力されるべき期待値信号パターン１４とを所定の制御シーケンスに従って発生させる。
パターンデータメモリ５０には、入力信号パターン１２及び期待値信号パターン１４のデータが格納される。シーケンス制御部４０は、パターンデータメモリ５０にアドレス信号４５を出力することにより入力信号パターン１２及び期待値信号パターン１４を発生させる。また、シーケンス制御部４０は、入力信号パターン１２が印加されたときに半導体デバイスから出力される出力信号パターンが期待値信号パターン１４に基づいて定められる所望の値となったか否かを示すマッチ信号９６を受け取る。マッチフェイル検出部２０は、マッチ信号９６を待ち受けるマッチサイクルの間にマッチ信号９６を受け取らなかった場合にマッチフェイル信号２２をシーケンス制御部４０に出力する。
【０００４】
シーケンス制御部４０は、パターンカウンタ４２とアドレスカウンタ４４とコントローラ４６とを含む。パターンカウンタ４２はマッチサイクルをカウントし、アドレスカウンタ４４は制御シーケンスのアドレスをカウントする。コントローラ４６は、所定の制御シーケンスに従ってパターンカウンタ４２とアドレスカウンタ４４とを制御し、マッチフェイル検出部２０にマッチサイクル中であることを知らせるマッチサイクル信号４３を出力し、マッチフェイル検出部２０から出力されたマッチフェイル信号２２を受け取る。また、コントローラ４６は、マッチフェイル信号２２を受け取ると、基準クロック発生器６０によるクロック信号の生成を停止させるクロック制御信号４８を出力する。
【０００５】
コントローラ４６は、マッチサイクル中にマッチ信号９６を受け取った場合にはそのまま制御シーケンスを続行させるようパターンカウンタ４２とアドレスカウンタ４４とを制御する。一方、マッチフェイル信号２２を受け取ると制御シーケンスを停止させるようパターンカウンタ４２とアドレスカウンタ４４とを制御するとともにクロック制御信号４８を出力するフェイルストップ処理を実行する。フェイルストップ処理により試験は停止され、試験を再開する場合にはまた最初からやり直さなければならない。
【０００６】
複数の半導体デバイスの同時試験においては、全ての半導体デバイスへの入力信号パターン１２の書き込みと出力信号パターンの読み出しが正常に完了したかを確認しながら試験を進めていく。そのため、一連の試験をいくつかのステップに区切り、これらの合間のマッチサイクルと呼ばれる一定時間に各半導体デバイス２００の読み書き完了を確認する（マッチを取る）。マッチサイクル中にマッチが取れなかった場合は複数の半導体デバイスのうちいずれかが不良デバイスであるということになり、試験を停止した後その不良デバイスを試験対象から外して再度試験を開始する。
【０００７】
図２は、従来の半導体デバイス試験装置を用いて一個の半導体デバイスを試験する過程を示すフローチャートである。試験１（Ｓ１０２）において入力信号パターン１２を半導体デバイスに印加する。その後マッチサイクル（Ｓ１０４）において半導体デバイスから出力された出力信号パターンが期待値信号パターン１４に基づいて定まる所望の値と一致した（マッチが取れた）場合には、試験２（Ｓ１０６）が続いて行われるが、一致しなかった（マッチが取れなかった）場合には、マッチフェイルとしてその時点で試験は終了される。続いて試験２（Ｓ１０６）の後のマッチサイクル（Ｓ１０８）においても同様に処理される。また、試験３（Ｓ１１０）が行われれば試験の全過程が完了する。
【０００８】
図３は、従来の半導体デバイス試験装置を用いて複数の半導体デバイスを同時に試験する過程を示すフローチャートである。図に示される通り、試験１（Ｓ１５２）を行った後、マッチサイクル（Ｓ１５４）においてマッチが取れた場合には、試験２（Ｓ１５６）が続いて行われるが、マッチが取れなかった場合には、マッチフェイルとしてその時点で試験は停止される（Ｓ１６２）。試験を停止した後、マッチフェイルが生じた半導体デバイスを試験対象から外し、残りの他のデバイスについて試験を続行する場合は試験１（Ｓ１５２）を最初から行い、続行しない場合はそのまま試験は終了する。続いて試験２（Ｓ１５６）が行われた場合のマッチサイクル（Ｓ１５８）においても同様に処理される（Ｓ１６２、Ｓ１６４）。また、試験３（Ｓ１６０）が行われれば試験の全過程が完了する。
【０００９】
図４は、従来の半導体デバイス試験装置を用いて複数の半導体デバイスを同時に試験する過程を示すタイムチャートである。図に示される通り、試験１（Ｓ２０２）を行った後、マッチサイクル（Ｓ２０４）において複数の半導体デバイスのマッチを取る。ここで一つでもマッチフェイルが生じた場合には全デバイスの試験を停止する（Ｓ２０６）。そして、マッチフェイルが生じた半導体デバイスを試験対象から外し（Ｓ２０８）、残りの他の半導体デバイスについて試験１（Ｓ２１０）からやり直す。その後、試験１（Ｓ２１０）、試験２（Ｓ２１４）、試験３（Ｓ２１８）と行い、各マッチサイクル（Ｓ２１２、Ｓ２１６）でマッチフェイルが生じなければ試験の全過程が完了する。
【００１０】
【発明が解決しようとする課題】
従来、複数の半導体デバイスを同時に試験する場合、マッチサイクル中に一つの半導体デバイスにマッチフェイルが生じると、全ての半導体デバイスの試験を停止し、マッチフェイルが生じた半導体デバイスを試験対象から外していた。しかも、停止した残りの半導体デバイスの試験を完了させるためには最初の試験から再度行わなければならなかった。これでは複数の半導体デバイスを同時に試験して全体の試験時間を短縮するという意義が失われてしまう。
【００１１】
また、半導体デバイスとしてフラッシュメモリ内蔵のシステムＬＳＩを試験する場合、その途中でマッチフェイルによって試験を一旦停止させて最初から試験をやり直すと、試験が重複する分フラッシュメモリに過剰書込を生じさせることとなってデバイスを破壊させてしまうおそれがあり、結果的に試験を行うことができなくなるという欠点があった。
【００１２】
さらに、半導体デバイスとしてＰＬＬデバイス（フェイズロックループデバイス）内蔵のシステムＬＳＩを試験する場合、試験を開始するまでに暫く連続してクロックを印加してＰＬＬをロックする必要がある。そのため、試験途中でマッチフェイルによって試験を一旦停止させ、残りの半導体デバイスについて試験をやり直す場合、その都度暫くＰＬＬのロック待ちをしなければならなくなり、すぐに試験を再開できないという難点があった。
【００１３】
そこで本発明は、上記の課題を解決することのできる半導体デバイス試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明のさらなる有利な具体例を規定する。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、半導体デバイスを試験する半導体デバイス試験装置であって、前記半導体デバイスに印加するための入力信号パターンと、前記入力信号パターンを印加したときに前記半導体デバイスから出力されるべき期待値信号パターンとを所定の制御シーケンスに従って発生させるパターン発生器と、前記半導体デバイスから出力される出力信号パターンと前記期待値信号パターンとを比較し、前記出力信号パターンが前記期待値信号パターンに基づいて定まる所望の値となった場合にマッチ信号を出力する比較ユニットとを備え、前記パターン発生器が、所定のサイクル中に前記マッチ信号がアクティブにならないマッチフェイルが生じた場合に前記制御シーケンスを停止する停止手段と、前記制御シーケンスの再開位置を示す再開アドレスを設定する再開アドレスレジスタと、前記再開アドレスに基づいて前記制御シーケンスを再開する再開手段とを含む。
【００１５】
本発明の他の形態においては、前記パターン発生器が、前記入力信号パターン及び前記期待値信号パターンのデータを格納するパターンデータメモリと、前記パターンデータメモリにアドレス信号を供給することにより前記入力信号パターン及び前記期待値信号パターンを発生させるとともに、前記マッチフェイルが生じた場合に、前記アドレス信号の出力を停止した後、前記再開アドレスレジスタに設定された再開アドレスに基づいて前記アドレス信号の出力を再開するシーケンス制御部とをさらに有する。
【００１６】
本発明のさらに他の形態においては、前記シーケンス制御部は、前記マッチフェイルが生じた場合に、前記アドレス信号の出力を停止するとともに前記半導体デバイスへの前記入力信号パターンの印加を停止させるフェイルホールド処理の処理手段を含む。
【００１７】
本発明のさらに他の形態においては、前記シーケンス制御部は、前記マッチフェイルが生じた場合に、前記アドレス信号の出力を停止するとともに同一の前記入力信号パターンを前記半導体デバイスへ繰り返し印加させるフェイルバースト処理の処理手段を含む。
【００１８】
本発明のさらに他の形態においては、前記パターン発生器は、前記マッチフェイルが生じた場合に前記フェイルホールド処理及び前記フェイルバースト処理を含む複数の処理のいずれかを選択できるモードセレクタをさらに有する。
【００１９】
本発明のさらに他の形態においては、前記パターン発生器は、前記マッチフェイルが生じた場合に前記複数の処理のいずれを選択するかを設定するモードレジスタをさらに有し、前記モードセレクタは前記モードレジスタの設定に基づいて前記複数の処理から一つの処理を選択する。
【００２０】
本発明のさらに他の形態においては、前記半導体デバイスへの前記入力信号パターンの印加タイミングを制御するタイミング信号を発生させるタイミング発生器と、前記入力信号パターンの波形を前記タイミング信号に基づいて整形する波形整形器とをさらに備え、前記フェイルホールド処理の処理手段が、前記タイミング信号を停止させることにより前記半導体デバイスへの前記入力信号パターンの印加を停止させる。
【００２１】
本発明のさらに他の形態においては、前記半導体デバイスへの前記入力信号パターンの印加タイミングを制御するタイミング信号を発生させるタイミング発生器と、前記入力信号パターンの波形を前記タイミング信号に基づいて整形する波形整形器とをさらに備え、前記フェイルバースト処理の処理手段が、前記タイミング信号を連続的に出力させることにより同一の前記入力信号パターンを前記半導体デバイスへ繰り返し印加させる。
【００２２】
本発明のさらに他の形態においては、複数の前記半導体デバイスを差し込み、前記入力信号パターンを受け取ってこれを複数の前記半導体デバイスに与えるとともに、複数の前記半導体デバイスから出力された前記出力信号パターンを受け取るデバイス差込部をさらに備え、前記比較ユニットは、複数の前記半導体デバイスから出力された前記出力信号パターンの各々と前記期待値信号パターンとを比較して前記マッチ信号を出力する。
【００２３】
本発明のさらに他の形態においては、半導体デバイスを試験する半導体デバイス試験方法であって、前記半導体デバイスに印加するための入力信号パターンと、前記入力信号パターンを入力したときに前記半導体デバイスから出力されるべき期待値信号パターンとを所定の制御シーケンスに従って発生させる段階と、前記半導体デバイスから出力される出力信号パターンと前記期待値信号パターンとを比較し、前記出力信号パターンが前記期待値信号パターンに基づいて定まる所望の値となった場合にマッチ信号を出力する段階と、所定のサイクル中に前記マッチ信号がアクティブにならないマッチフェイルが生じた場合に前記制御シーケンスを停止する段階と、前記制御シーケンスの再開位置を示す所定の再開アドレスを保持する段階と、前記再開アドレスに基づいて前記制御シーケンスを再開する段階とを備える。
【００２４】
本発明のさらに他の形態においては、前記マッチフェイルが生じた場合に、前記制御シーケンスを停止するとともに前記半導体デバイスへの前記入力信号パターンの印加を停止させるフェイルホールド処理をする段階をさらに備える。
【００２５】
本発明のさらに他の形態においては、前記マッチフェイルが生じた場合に、前記制御シーケンスを停止するとともに同一の前記入力信号パターンを前記半導体デバイスへ繰り返し印加させるフェイルバースト処理をする段階をさらに備える。
【００２６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【００２７】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図５は、半導体デバイス試験装置１００の全体構成を示すブロック図である。図に示される通り、半導体デバイス試験装置１００は、パターン発生器１０と基準クロック発生器６０とタイミング発生器６２と波形整形器７０とデバイス差込部８０と比較ユニット９０と不良解析メモリ部１１０とを備える。
【００２８】
この半導体デバイス試験装置１００は、システムＬＳＩなどのロジックＩＣの試験に用いられ、特に複数の半導体デバイス２００を同時に試験することができる。システムＬＳＩがフラッシュメモリを内蔵する場合、試験パターンを所定の回数連続して印加しなければならない。これは所定の回数だけデータを印加しなければそのデータの書き込みができないというフラッシュメモリの特性によるものである。書き込みに必要な印加回数はフラッシュメモリの規格によるが、規格の回数は必要な印加回数よりも多めに設定されている。例えば、２０回程度の印加で書き込むことができるフラッシュメモリであっても、規格としては１００回としている場合がある。
【００２９】
複数のこのようなフラッシュメモリを同時に試験する場合は時間短縮のために印加回数を全て２０回とし、書き込みに失敗したものを試験対象から外して残りのフラッシュメモリについて試験を続行する。試験対象から外したフラッシュメモリについては例えば３０回の印加回数で別途試験すればよい。
このように、複数の半導体デバイス２００の同時試験においては全ての半導体デバイス２００に対し、入力信号パターン１２の書き込みと出力信号パターン８８の読み出しが正常に完了したかを確認しながら試験を進めていく方法が採られる。そのため、一連の試験をいくつかのステップに区切り、これらステップの合間のマッチサイクルと呼ばれる一定時間に各半導体デバイス２００の読み書き完了を確認する（マッチを取る）。マッチサイクル中にマッチが取れなかった場合は、試験を停止した後複数の半導体デバイス２００のうちマッチが取れなかったデバイスを試験対象から外して試験を続行する。
【００３０】
パターン発生器１０は、試験対象たる半導体デバイス２００に印加する入力信号パターン１２と、入力信号パターンを印加したときに半導体デバイス２００から出力されるべき期待値信号パターン１４とを所定の制御シーケンスに従って発生させる。基準クロック発生器６０は、パターン発生器１０とタイミング発生器６２にそれぞれクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２を出力する。また、基準クロック発生器６０は、パターン発生器１０から出力されるクロック制御信号４８に基づいて制御される。タイミング発生器６２は、半導体デバイス２００への入力信号パターン１２の印加タイミングを制御するタイミング信号を、クロック信号ＣＬＫ２に基づき様々なタイミングで発生させる。
【００３１】
波形整形器７０は、入力信号パターン１２の波形を各半導体デバイス２００の特性に適合するようにそれぞれタイミング信号に基づいて整形し、また、タイミング信号に基づいて半導体デバイス２００への入力信号パターン１２の印加を制御する。
パターン発生器１０から基準クロック発生器６０にクロック制御信号４８が出力されると、基準クロック発生器６０からタイミング発生器６２へのクロック信号ＣＬＫ２の出力が停止されるとともに、タイミング発生器６２によるタイミング信号の出力も停止される。そして、波形整形器７０の制御により入力信号パターン１２の半導体デバイス２００への印加が停止される。
【００３２】
本実施形態においては、デバイス差込部８０に４つの差込部８０Ａ、８０Ｂ、８０Ｃ及び８０Ｄが備えられ、それぞれに一つずつ半導体デバイス２００が差し込まれる。各デバイス差込部８０Ａ、８０Ｂ、８０Ｃ及び８０Ｄは、整形された入力信号パターンを受け取ってこれを各半導体デバイス２００の入力ピンにそれぞれ印加するとともに、各半導体デバイス２００の出力ピンから各出力信号パターン８８を受け取ってこれを出力する。
【００３３】
なお、本実施形態においてはデバイス差込部８０として４つの差込部８０Ａ、８０Ｂ、８０Ｃ及び８０Ｄが備えられ４つの半導体デバイス２００を同時に試験するが、差込部とデバイスの数を４つ以外の個数にすることもできる。また、必ずしも複数の半導体デバイス２００でなくてもよく、半導体デバイス２００を単独で試験してもよい。
【００３４】
比較ユニット９０は、出力信号パターン８８と期待値信号パターン１４とを受け取って、タイミング発生器６２が出力するタイミング信号に基づいてこれらを論理比較し、出力信号パターン８８と期待値信号パターン１４に基づいて定まる所望の値とが一致する場合にマッチ信号９６を出力する。
【００３５】
比較ユニット９０は、比較器９２とマッチ信号生成器９４とを含む。比較器９２は排他的論理和回路を含み、出力信号パターン８８と期待値信号パターン１４とを受け取って、タイミング発生器６２が出力するタイミング信号に基づいて論理比較する。各半導体デバイス２００が出力する各出力信号パターン８８には、入力信号パターン１２の書き込み又は出力信号パターン８８の読み出しが正常に完了したことを示すマッチビットがそれぞれ１ビットずつ含まれる。出力信号パターン８８のうちどのビットがマッチビットであるかは試験や半導体デバイス２００により異なり、期待値信号パターン１４に基づいて比較器９２が判断する。
【００３６】
比較器９２は、各出力信号パターン８８に含まれる各マッチビットが期待値信号パターン１４に基づいて定められる所望の値と一致するか否かを示す信号をそれぞれマッチ信号生成器９４に出力する。マッチ信号生成器９４は全ての出力信号パターン８８のマッチビットが所望の値と一致した場合に１ビットのマッチ信号９６を出力する。
なお、本実施形態では全ての出力信号パターン８８に対して１ビットのマッチ信号９６を出力するが、各出力信号パターン８８ごとにそれぞれ１ビットずつ出力してもよい。
【００３７】
出力信号パターン８８が期待値信号パターン１４と一致しなかった（フェイルとなった）場合、比較器９２は不良解析メモリ部１１０にフェイル信号を出力する。フェイル信号は不良解析メモリ部１１０に格納され、格納されたフェイル信号に基づいてどの半導体デバイス２００のどの箇所が不良箇所であるかが解析される。また、半導体デバイス試験装置１００の各部は制御装置２１０によって制御される。
【００３８】
図６は、試験対象たる半導体デバイス２００の一例であるシステムＬＳＩを示す。システムＬＳＩにはフラッシュメモリを内蔵したものやＰＬＬデバイスを内蔵したものがある。本実施形態における半導体デバイス２００は、ＣＰＵ（中央処理装置）２０２とフラッシュメモリ２０４とＰＬＬデバイス２０６とを内蔵する。
システムＬＳＩが内蔵するフラッシュメモリ２０４に対してはデータの書き込みや読み出しを直接することができないため、ＣＰＵ２０２にＣＰＵ制御信号を与えることによって入力信号パターン１２を印加させ出力信号パターン８８を出力させる。フラッシュメモリ２０４を内蔵するシステムＬＳＩの試験を途中で停止して最初からやり直すと、重複して入力信号パターン１２を印加することとなり過剰書込が生じる。しかし、フラッシュメモリ２０４は過剰にデータを書込まれると壊れてしまうため、フラッシュメモリ２０４を内蔵するシステムＬＳＩの試験を途中で停止して再開する場合は、停止した試験から再開する必要がある。そこで本実施形態においては、後述するように、再開アドレスのデータを保持して、これを基に試験を停止した時点から再開することを可能としている。
【００３９】
また、ＰＬＬデバイス２０６を内蔵するシステムＬＳＩを試験する場合、試験開始前に予めクロック信号を印加してＰＬＬデバイス２０６をロックしておく必要がある。従って、試験を停止したときにクロック信号も停止する場合には、試験の再開ごとに再度クロック信号も印加し直してＰＬＬデバイス２０６がロックするのを待たなければならない。
そこで本実施形態においては、後述するように、試験を停止してもクロック信号を印加し続けて、ＰＬＬデバイス２０６のロックを待たずに再開することを可能としている。
【００４０】
図７は、パターン発生器１０の構成を示す。図に示される通り、パターン発生器１０は、シーケンス制御部４０とパターンデータメモリ５０とマッチフェイル検出部２０とフェイルモードセレクタ３０とフェイルモードレジスタ３２とを備える。
【００４１】
パターンデータメモリ５０には、入力信号パターン１２及び期待値信号パターン１４のデータが格納される。シーケンス制御部４０は、パターンデータメモリ５０にアドレス信号を出力することにより入力信号パターン１２及び期待値信号パターン１４を発生させる。また、シーケンス制御部４０は、マッチ信号生成器９４からマッチ信号９６を受け取る。マッチフェイル検出部２０は、マッチ信号９６を待ち受けるマッチサイクルの間にマッチ信号９６がアクティブにならないマッチフェイルが生じた場合にマッチフェイル信号２２を出力する。
【００４２】
フェイルモードセレクタ３０は、マッチフェイル検出部２０からマッチフェイル信号２２を受け取ると、フェイルモードレジスタ３２の設定値に基づき、マッチフェイル時のシーケンス制御部４０の制御方法を示すフェイルモード信号３４を出力する。
【００４３】
シーケンス制御部４０は、パターンカウンタ４２とアドレスカウンタ４４とコントローラ４６と再開アドレスレジスタ４７とを含む。
パターンカウンタ４２はマッチサイクルをカウントし、アドレスカウンタ４４は制御シーケンスのアドレスをカウントする。コントローラ４６は、所定の制御シーケンスに従ってパターンカウンタ４２とアドレスカウンタ４４とを制御し、マッチフェイル検出部２０にマッチサイクル中であることを知らせるマッチサイクル信号４３を出力し、マッチフェイル検出部２０からマッチフェイル信号２２を受け取る。また、コントローラ４６は、マッチフェイル信号２２に基づき、基準クロック発生器６０によるクロック信号の生成を停止させるクロック制御信号４８を出力する。再開アドレスレジスタ４７には、停止した制御シーケンスを再開するときの再開アドレスが設定される。本実施形態においては、試験を停止したアドレスの次のアドレスが再開アドレスとして再開アドレスレジスタ４７に設定される。
【００４４】
マッチフェイルが生じた場合のシーケンス制御部４０による制御シーケンスの処理方法としては、試験を終了させるフェイルストップ処理と、試験を停止した後に再開アドレスから試験を再開するフェイルホールド処理と、試験を停止したまま同一の入力信号パターン１２を半導体デバイス２００に繰り返し印加するフェイルバースト処理とがある。そして、フェイルモードレジスタ３２には、マッチフェイル時にフェイルストップ処理、フェイルホールド処理及びフェイルバースト処理のいずれの処理方法を選択するかが設定される。
【００４５】
フェイルストップ処理においては、マッチフェイルが生じたときにコントローラ４６がアドレスカウンタ４４を制御してアドレス信号４５の発生を停止させることにより入力信号パターン１２及び期待値信号パターン１４の発生を停止させるとともに、基準クロック発生器６０にクロック制御信号４８を出力して、入力信号パターン１２の半導体デバイス２００に対する印加も停止させる。この場合停止した試験を再開するには最初の試験からやり直さなければならない。
【００４６】
フェイルホールド処理においては、フェイルストップ処理と同様、アドレス信号４５の出力を停止し、クロック制御信号４８を出力するが、停止した試験を再開するときには再開アドレスレジスタ４７に設定された再開アドレスから制御シーケンスを再開する。従って、試験時間を短縮でき、また、半導体デバイス２００へ重複して入力信号パターン１２を印加させず、フラッシュメモリ２０４を内蔵したシステムＬＳＩを破壊しない。
【００４７】
フェイルバースト処理においては、マッチフェイルが生じたときに、アドレス信号４５の出力を停止して入力信号パターン１２及び期待値信号パターン１４の発生を停止させるとともに、同一の入力信号パターン１２を半導体デバイス２００へ繰り返し印加させる。即ち、コントローラ４６がクロック制御信号４８を出力しないため、基準クロック発生器６０からクロック信号ＣＬＫ２を受けるタイミング発生器６２はタイミング信号を出し続け、このタイミング信号を受ける波形整形器７０は同一の入力信号パターン１２を繰り返し半導体デバイス２００に印加することとなる。停止した試験を再開するときには再開アドレスレジスタ４７に設定された再開アドレスから制御シーケンスを再開する。従って、ＰＬＬデバイス２０６を内蔵したシステムＬＳＩの試験を停止した場合でもクロック信号を印加させ続けられ、試験を再開する際のＰＬＬデバイス２０６のロック待ちをなくし、試験時間を短縮できる。
【００４８】
図８は、アドレスカウンタ４４の構成を示す。図に示される通り、アドレスカウンタ４４は、カウント部１５０と一致検出部１５２と一致検出用レジスタ１５４とモードセレクタ１５６とモードレジスタ１５８とを含む。
アドレスカウンタ４４は、主に半導体デバイス２００の電流電圧特性を測定するＤＣパラメトリック試験において用いられる。半導体デバイス２００の電流電圧特性は、半導体デバイス２００の測定したいピンを所望の状態にしてから電流又は電圧を変化させて測定する。半導体デバイス２００の測定したいピンを所望の状態にするために、半導体デバイス２００に入力信号パターン１２を印加する制御シーケンスを進めて所望の状態になるアドレスで停止する。
【００４９】
カウント部１５０は、シーケンス制御部４０の制御シーケンスのアドレスをカウントして一致検出部１５２にアドレス信号を出力し、また、パターンデータメモリ５０に対しアドレス信号４５を出力する。一致検出用レジスタ１５４には、半導体デバイス２００の測定したいピンが所望の状態となる制御シーケンスのアドレスを設定しておく。一致検出部１５２は、カウント部１５０から受け取るアドレス信号と一致検出用レジスタ１５４に設定されたアドレスとを比較し、一致した場合に一致信号を出力する。一致信号を受けたモードセレクタ１５６は、モードレジスタ１５８の設定値に基づいてコントローラ４６に制御信号を出力する。
【００５０】
モードレジスタ１５８には、コントローラ４６による制御シーケンスの制御方法として、制御シーケンスを終了するストップ処理、制御シーケンスを停止したアドレスの次のアドレスから再開するホールド処理、及び、制御シーケンスを停止するとともに同一の入力信号パターン１２を繰り返し印加するバースト処理のいずれかの処理シーケンスが設定される。
ストップ処理においては、カウント部１５０によるアドレス信号４５の出力を停止させ、コントローラ４６からクロック制御信号４８を出力させることにより、入力信号パターン１２及び期待値信号パターン１４の発生を停止させ、入力信号パターン１２の半導体デバイス２００への印加を停止する。制御シーケンスを再開するときは最初のシーケンスから再度行われる。
【００５１】
ホールド処理においては、カウント部１５０によるアドレス信号４５の出力を停止させ、コントローラ４６からクロック制御信号４８を出力させることにより、入力信号パターン１２及び期待値信号パターン１４の発生を停止させ、入力信号パターン１２の半導体デバイス２００への印加を停止する。制御シーケンスを再開するときは一致検出用レジスタ１５４に設定されたアドレスの次のアドレスから制御シーケンスが再開される。従って、試験時間を短縮でき、また、半導体デバイス２００へ重複して入力信号パターン１２を印加させず、フラッシュメモリ２０４を内蔵したシステムＬＳＩを破壊しない。
【００５２】
バースト処理においては、カウント部１５０によるアドレス信号４５の出力を停止させて、同一の入力信号パターン１２を繰り返し半導体デバイス２００に印加する。制御シーケンスを再開するときは一致検出用レジスタ１５４に設定されたアドレスの次のアドレスから制御シーケンスが再開される。従って、ＰＬＬデバイス２０６を内蔵したシステムＬＳＩの試験を停止した場合でもクロック信号を印加させ続けられ、試験を再開する際のＰＬＬデバイス２０６のロック待ちをなくし、試験時間を短縮できる。
【００５３】
なお、パターンカウンタ４２は、図８に示されるアドレスカウンタ４４の構成と比較して、カウント部１５０がパターンデータメモリ５０にアドレス信号４５を出力する点を除き同様の構成を有し、パターンをカウントする際にアドレスカウンタ４４と同様に制御シーケンスを処理する。
【００５４】
図９は、複数の半導体デバイス２００を同時に試験する過程を示すフローチャートである。図に示される通り、試験１（Ｓ２５２）を行った後、マッチサイクル（Ｓ２５４）においてマッチが取れた場合には試験２（Ｓ２５６）が続いて行われる。
【００５５】
マッチサイクル（Ｓ２５４）においてマッチが取れなかった場合にはマッチフェイルとしてその時点で試験は停止され（Ｓ２６２）、停止アドレスの次のアドレスが再開アドレスとして再開アドレスレジスタ４７に設定される。フェイルモードセレクタ３０は、フェイルモードレジスタ３２の設定値に基づいて、フェイルストップ処理、フェイルホールド処理及びフェイルバースト処理のいずれかの処理シーケンスを選択する（Ｓ２６２）。マッチフェイルとなった半導体デバイス２００を試験対象から外し（Ｓ２６３）、残りの他のデバイスについて試験を再開するときに、再開アドレスレジスタ４７に設定された再開アドレスを参照する（Ｓ２６４）。この再開アドレスに基づいて、次の試験２から再開される（Ｓ２５６）。
【００５６】
続いて試験２（Ｓ２５６）が行われた後のマッチサイクル（Ｓ２５８）においても、試験１の後のマッチサイクルでの処理（Ｓ２５４、Ｓ２６２、Ｓ２６３、Ｓ２６４）と同様に処理される（Ｓ２６６、Ｓ２６７、Ｓ２６８）。また、試験３（Ｓ２６０）が行われれば試験の全過程が完了する。
【００５７】
図１０は、複数の半導体デバイス２００を同時に試験する過程を示すタイムチャートである。図に示される通り、試験１（Ｓ３０２）を行った後、マッチサイクル（Ｓ３０４）において複数の半導体デバイス２００のマッチを取る。一つでもマッチフェイルが生じた場合には全デバイスの試験を停止し（Ｓ３０６）、停止アドレスの次のアドレスを再開アドレスとして再開アドレスレジスタ４７に設定する。マッチフェイルが生じた半導体デバイス２００を試験対象から外し（Ｓ３０８）、残りの他の半導体デバイス２００について試験を再開するときに、再開アドレスレジスタ４７に設定された再開アドレスを参照する（Ｓ３１０）。この再開アドレスに基づいて、次の試験２から再開される（Ｓ３１２）。
試験２（Ｓ３１４）の後、マッチサイクル（Ｓ３１６）でマッチフェイルが生じなければ、試験２（Ｓ３１４）、試験３（Ｓ３１８）と行われ試験の全過程が完了する。
【００５８】
図１１は、シーケンス制御部４０の制御シーケンスと、パターンデータメモリ５０に格納された入力信号パターン及び期待値信号パターンとを対応させて示す。図１１（Ａ）がシーケンス制御部４０の制御シーケンスを示し、図１１（Ｂ）がパターンデータメモリ５０に格納されたデータを示す。また、入力されたアドレス信号４５に対応して、パターンデータメモリ５０のピン１からピン３２までのピンからそれぞれ３ビットずつ入力信号パターン１２及び期待値信号パターン１４が出力される。この３ビットのデータ０００から１１１は、例えば０００がデータ０、００１がデータ１、０１０がＰ（正クロック）、０１１がＮ（負クロック）、１００がＬ（ローレベル）、１０１がＨ（ハイレベル）、１１０がＺ（ハイゼット）、１１１がＸ（比較対象外）をそれぞれ示す。
【００５９】
まず、アドレス＃００００から＃００２０までは入力信号パターン１２を印加する試験１である。アドレス＃００２１から＃００３０まではマッチサイクルであり、＃００３０から＃００２１へジャンプするループである。本実施形態では、このループを１００回繰り返す。このマッチサイクルの間に図１１（Ｂ）右側のように期待値信号パターンのうち所定のビットが所望の値と一致するか否かを判断してマッチを取る。マッチが取れた場合は＃００３１にジャンプし、マッチが取れない場合はマッチフェイルとして試験が停止される。
アドレス＃００３１から＃００５０までは入力信号パターン１２を印加する試験２であり、アドレス＃００５１から＃００６０までのマッチサイクルのループを１００回繰り返す。マッチが取れればアドレス＃００６１にジャンプし、マッチが取れなければ試験を停止する。
【００６０】
図１２は、図８におけるアドレスカウンタ４４の制御シーケンスを示す。アドレス＃００００がスタートアドレスである。そして例えば、ストップ処理をする場合にはアドレス＃５０００をストップアドレスとして一致検出用レジスタ１５４に設定する。また、ホールド処理又はバースト処理をする場合にはアドレス＃２０００をホールドアドレス又はバーストアドレスとして一致検出用レジスタ１５４に設定する。
【００６１】
アドレス＃００００から入力信号パターン１２を印加し始め、アドレス＃２０００をホールドアドレス又はバーストアドレスとして設定した場合には、＃２０００まで制御シーケンスが進んだときに、一致検出部１５２が一致検出用レジスタ１５４の設定値との一致を検出し、ホールド処理又はバースト処理の制御信号をモードセレクタ１５６が出力する。アドレス＃５０００をストップアドレスとして設定した場合には、アドレス＃５０００まで制御シーケンスが進んだときに、一致検出部１５２が一致検出用レジスタ１５４の設定値との一致を検出し、ストップ処理の制御信号をモードセレクタ１５６が出力する。
なお、パターンカウンタ４２の制御シーケンスも図１２に示されるアドレスカウンタ４４の制御シーケンスと同様に処理される。
【００６２】
本実施形態によれば、複数の半導体デバイス２００を同時に試験する場合に、マッチサイクル中に一つの半導体デバイス２００にマッチフェイルが生じて全ての半導体デバイス２００の試験を停止しても、マッチフェイルが生じた半導体デバイス２００を試験対象から外し、試験停止アドレスの次のアドレスから残りの半導体デバイス２００の試験を再開でき、試験時間全体を短縮することができる。
【００６３】
また、半導体デバイス２００としてフラッシュメモリ内蔵のシステムＬＳＩを試験する場合に、その途中でマッチフェイルによって試験を一旦停止させても、フェイルホールド処理により、試験停止アドレスの次のアドレスから残りのデバイスについて試験を再開できるため、フラッシュメモリに過剰書込を生じさせず、デバイスを破壊させることがない。
【００６４】
さらに、半導体デバイス２００としてＰＬＬデバイス内蔵のシステムＬＳＩを試験する場合に、試験途中でマッチフェイルによって試験を一旦停止させても、フェイルバースト処理によって残りの半導体デバイス２００についてクロックを印加し続けられるため、試験を再開する場合にその都度ＰＬＬのロック待ちをしなくてもすぐに試験を再開することができ、試験時間全体を短縮することができる。
【００６５】
図１３は、複数のパターン発生器１０を備えた半導体デバイス試験装置１００の全体構成を示す。図に示される通り、複数のパターン発生器１０を備える点を除いて図５に示される半導体デバイス試験装置１００と同様の構成である。
パターン発生器１０はデバイス差込部８０の数だけ備えられ、本実施形態では４つのデバイス差込部８０Ａ、８０Ｂ、８０Ｃ及び８０Ｄに対応して、４つのパターン発生器１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄを備える。
本実施形態においては、４つのパターン発生器１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄが、各半導体デバイス２００ごとに別個の入力信号パターン１２及び期待値信号パターン１４をそれぞれ出力する。
【００６６】
また、４つのパターン発生器１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄのうちいずれかがクロック制御信号４８を出力すればタイミング発生器６２へのクロック信号が停止され、全ての半導体デバイス２００に対する入力信号パターン１２の印加が停止される。
なお、マッチ信号生成器９４を設けず、比較器９２が全ての出力信号パターン８８を各半導体デバイス２００ごとに対応する各パターン発生器１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄへ入力させる構成としてもよい。
【００６７】
本実施形態によれば、各半導体デバイス２００ごとにそれぞれ別個の入力信号パターン１２及び期待値信号パターン１４を出力することから、各半導体デバイス２００ごとに異なる複数の試験を同時に行うことができる。
【００６８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６９】
【発明の効果】
上記説明から明らかなように、本発明によれば一度停止した半導体デバイス試験の制御シーケンスを再開することにより、試験を最初からやり直す必要が無く、試験時間を短縮することができる。
【図面の簡単な説明】
【図１】  従来の半導体デバイス試験装置におけるパターン発生器１０の構成を示すブロック図である。
【図２】  従来の半導体デバイス試験装置を用いて一個の半導体デバイスを試験する過程を示すフローチャートである。
【図３】  従来の半導体デバイス試験装置を用いて複数の半導体デバイスを同時に試験する過程を示すフローチャートである。
【図４】  従来の半導体デバイス試験装置を用いて複数の半導体デバイスを同時に試験する過程を示すタイムチャートである。
【図５】  半導体デバイス試験装置１００の全体構成を示すブロック図である。
【図６】  試験対象たる半導体デバイス２００の一例であるシステムＬＳＩを示す。
【図７】  パターン発生器１０の構成を示す。
【図８】  アドレスカウンタ４４の構成を示す。
【図９】  複数の半導体デバイス２００を同時に試験する過程を示すフローチャートである。
【図１０】  複数の半導体デバイス２００を同時に試験する過程を示すタイムチャートである。
【図１１】  シーケンス制御部４０の制御シーケンスとパターンデータメモリ５０に格納された入力信号パターン１２及び期待値信号パターン１４のデータとを対応させて示す。
【図１２】  アドレスカウンタ４４の制御シーケンスを示す。
【図１３】  複数のパターン発生器１０を備えた半導体デバイス試験装置１００の全体構成を示すブロック図である。
【符号の説明】
１０  パターン発生器
１２  入力信号パターン
２０  マッチフェイル検出部
２２  マッチフェイル信号
３０  フェイルモードセレクタ
３２  フェイルモードレジスタ
３４  フェイルモード信号
４０  シーケンス制御部
４２  パターンカウンタ
４３  マッチサイクル信号
４４  アドレスカウンタ
４５  アドレス信号
４６  コントローラ
４７  再開アドレスレジスタ
４８  クロック制御信号
５０  パターンデータメモリ
６０  基準クロック発生器
６２  タイミング発生器
７０  波形整形器
８０  デバイス差込部
８８  出力信号パターン
９０  比較ユニット
９２  比較器
９４  マッチ信号生成器
９６  マッチ信号
１００  半導体デバイス試験装置
１１０  不良解析メモリ部
１５０  カウント部
１５２  一致検出部
１５４  一致検出用レジスタ
１５６  モードセレクタ
１５８  モードレジスタ
２００  半導体デバイス
２０２  ＣＰＵ
２０４  フラッシュメモリ
２０６  ＰＬＬデバイス
２１０  制御装置
【図１】
0004251707.tif 000002
【図２】
0004251707.tif 000003
【図３】
0004251707.tif 000004
【図４】
0004251707.tif 000005
【図５】
0004251707.tif 000006
【図６】
0004251707.tif 000007
【図７】
0004251707.tif 000008
【図８】
0004251707.tif 000009
【図９】
0004251707.tif 000010
【図１０】
0004251707.tif 000011
【図１１】
0004251707.tif 000012
【図１２】
0004251707.tif 000013
【図１３】
0004251707.tif 000014