(57)【特許請求の範囲】
【請求項１】
データの記憶部と、前記記憶部へのデータの書き込み／読み出しを行う制御部と、インターフェース回路と、複数個の入／出力端子と、を有し、
前記複数の入／出力端子において、データ入力端子対とデータ出力端子対は分離しており、クロック入力端子とクロック出力端子が含まれており、
前記インターフェース回路は、入力クロックを前記クロック入力端子から入力し、前記入力クロックと同期した相補型入力データ対を前記データ入力端子対から入力し、相補型出力データ対を前記データ出力端子対から出力し、前記相補型出力データ対と同期した出力クロックを前記クロック出力端子から出力する、ことを特徴とする半導体メモリカード。
【請求項２】
ホスト機器との間でデータを入／出力し、
前記インターフェース回路は、前記ホスト機器が出力した入力クロックと、前記入力クロックに同期した入力データと、を入力し、
前記インターフェース回路は、前記入力クロックのタイミングを調整して、前記相補型出力データ対と同期した前記出力クロックを生成し、前記出力クロックを前記クロック出力端子から出力し、前記相補型出力データ対を前記データ出力端子対から出力する、
ことを特徴とする請求項１に記載した半導体メモリカード。
【請求項３】
高速動作モードを含む複数の動作モードの中から選択されて設定された動作モードに対応して、複数個の入／出力端子のそれぞれの属性と機能を設定し且つ内部を設定するインターフェース回路と、前記複数個の入／出力端子と、を有する半導体メモリカードであって、
前記高速動作モードにおいて、前記複数個の入／出力端子は、入力クロックを入力するクロック入力端子と、出力クロックを出力するクロック出力端子と、前記入力クロックに同期した相補型入力データ対を入力するデータ入力端子対と、相補型出力データ対を出力するデータ出力端子対と、を有し、
前記インターフェース回路は、
前記高速動作モードに対応して切り換えられる切換スイッチと、
前記相補型入力データ対を入力し、前記入力クロックにより前記相補型入力データ対の差分をセンスし、前記差分をラッチする差動入力バッファと、
出力データを入力し、前記入力クロックにより前記出力データを前記相補型出力データ対として出力する差動出力バッファと、
前記入力クロックを入力して、前記相補型出力データ対とのタイミングを調整し、前記相補型出力データ対と同期するようにタイミングを調整された前記入力クロックを出力クロックとして出力するタイミング調整回路と、
を、少なくとも前記高速動作モードにおいて動作する要素として有することを特徴とする半導体メモリカード。
【請求項４】
前記インターフェース回路は、前記データ出力端子対と前記差動出力バッファとの間、及び前記出力クロック端子と前記タイミング調整回路との間に、それぞれ出力インピーダンス調整回路を有することを特徴とする請求項３に記載の半導体メモリカード。
【請求項５】
前記インターフェース回路は、前記入力クロックを入力して、所定の周波数帯成分のみを通過させるバンドパスフィルタを更に有することを特徴とする請求項３又は４に記載の半導体メモリカード。
【請求項６】
前記バンドパスフィルタは、その通過帯域周波数を選択可能であることを特徴とする請求項５に記載の半導体メモリカード。
【請求項７】
複数個の入／出力端子を有し、通常動作モードと高速動作モードとを含む複数の動作モードで、ホスト機器との間でデータを入／出力する半導体メモリカードの前記高速動作モードにおける制御方法であって、
前記ホスト機器からの前記高速動作モードの設定コマンドに従って前記高速動作モードを設定する設定ステップと、
前記高速動作モードでデータを送受信できるように半導体メモリカードの動作を切り換える切換ステップと、
前記複数の入／出力端子において、別個独立に、データ入力端子対と、データ出力端子対と、クロック入力端子と、クロック出力端子とを割り付ける割り付けステップと、
前記クロック入力端子から入力クロックを入力し、前記入力クロックと同期した相補型入力データ対を前記データ入力端子対から入力する入力ステップと、
前記入力クロックのタイミングを調整して前記入力クロックと別個の位相を有する出力クロックを生成する出力クロック生成ステップと、
前記出力クロックを前記クロック出力端子から出力し、前記出力クロックと同期した相補型出力データ対を前記データ出力端子対から出力する出力ステップと、
を有することを特徴とする半導体メモリカードの制御方法。
【請求項８】
高速動作モードを含む複数の動作モードの中から選択されて設定された動作モードに対応して、複数個の入／出力端子のそれぞれの属性と機能を設定し且つ内部を設定するインターフェース回路と、前記複数個の入／出力端子と、を有する半導体メモリカード用インターフェース装置であって、
前記高速動作モードにおいて、前記複数個の入／出力端子は、入力クロックを入力するクロック入力端子と、出力クロックを出力するクロック出力端子と、前記入力クロックに同期した相補型入力データ対を入力するデータ入力端子対と、相補型出力データ対を出力するデータ出力端子対と、を有し、
前記インターフェース回路は、
前記高速動作モードに対応して切り換えられる切換スイッチと、
前記相補型入力データ対を入力し、前記入力クロックにより前記相補型入力データ対の差分をセンスし、前記差分をラッチする差動入力バッファと、
出力データを入力し、前記入力クロックにより前記出力データを前記相補型出力データ対として出力する差動出力バッファと、
前記入力クロックを入力して、前記相補型出力データ対とのタイミングを調整し、前記相補型出力データ対と同期するようにタイミングを調整された前記入力クロックを出力クロックとして出力するタイミング調整回路と、
を、少なくとも前記高速動作モードにおいて動作する要素として有することを特徴とする半導体メモリカード用インターフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリカード、その制御方法及び半導体メモリカード用インターフェース装置に関するものである。
【０００２】
【従来の技術】
半導体メモリカード及びそのホスト機器の小型化のため、端子数を極力減らした半導体メモリカードと、その半導体メモリカードのインターフェース規格とが提案されている。図８〜９を用いて、従来例の半導体メモリカードを説明する。図８は、既に提案されている従来例の半導体メモリーカードのブロック図（そのインターフェース回路の内部ブロック図を含む。）である。図８において、半導体メモリカード８０１は、データを記憶するフラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等を有するデータ記憶部８０２と、そのデータのデータ記憶部８０２への書き込み／読み出しを行う制御回路８０３と、ホスト機器との間でデータの入出力を行うインターフェース回路８０４と、接続端子８０５を備えている。
【０００３】
このような半導体メモリカード８０１の１つとして、ホスト機器のインターフェース仕様の多様化に対応させる為、図９に示す様な、２種類のインターフェース規格に対応した１つの従来例の半導体メモリカードが提案されている。図９は、２種類のインターフェース規格に対応した従来例の半導体メモリカードが有する９個の端子のそれぞれが、２つのインターフェース規格に従って動作する時（動作モード１及び動作モード２）に有する属性及び機能の割付表を示している。第１の端子構成（動作モード１）および第２の端子構成（動作モード２）は、それぞれ図９に示すとおりである。図８は、この図９に示す２種類の動作モードの仕様のうち、動作モード２のインターフェース仕様に基づく構成を示している。
【０００４】
すなわち、図８の構成において、接続端子８０５の端子１が入力属性であって、チップセレクト入力の機能が割り付けられている。端子１は、バッファ８１０を通してコマンド信号ＣＳを制御回路８０６に入力する。また、端子２は入力属性であって、データ入力の機能が割り付けられている。端子２は、入力データＤＩをデータ入力バッファ８０７を通して制御回路８０６に入力する。端子５は入力属性であって、クロック入力機能が割り付けられている。端子５は、バッファ８０９を通してクロック信号ＣＬＫを制御回路８０６に入力する。端子７は出力属性であって、データ出力の機能が割り付けられている。出力データＤＯがデータ出力バッファ８０８を通して当該端子７より出力されるようになっている。端子３、端子４、端子６は電源属性であって、それぞれ接地電位、電源電位、接地電位ヘの接続機能が割り付けられている。端子８と端子９は高インピーダンス属性で不使用の端子となっている。
【０００５】
この従来例の半導体メモリカード８０１においては、動作モード２に従った機能が以上のように各端子に割り付けられている。動作モード２の半導体メモリカード８０１は、動作モード２のインターフェース仕様のホスト機器との間で、データの書き込み／読み出しを行う。図８において、動作モード１におけるインターフェース回路８０４の接続構成については示していない。動作モード１においては、半導体メモリカードのインターフェース回路８０４は、図９に示す仕様に基づいて構成される。動作モード１の半導体メモリカードは、動作モード１のインターフェース仕様のホスト機器との間で、データの書き込み／読み出しを行う。
【０００６】
【特許文献１】
特開平７−２７１９２６号公報
【特許文献２】
特開平９−２１２５９９号公報
【０００７】
【発明が解決しようとする課題】
従来例の半導体メモリカードにおいては、データを伝送する場合、動作モード１においては１つの端子（ライン）を入力兼出力に割り当てているので、２方向のデータ伝送を同時に実行しようとすると、１つのライン上でデータの衝突が発生する。そのため、２方向のデータ伝送を同時に実行する高速のデータ通信制御ができない。従来例の半導体メモリカードは、端子５に入力した入力クロックをそのままデータ出力のためのクロックとして使用している。そのため、クロック周波数が高い場合、受信側（半導体メモリカードに接続されたホスト機器）でデータとクロックとの間にタイミングのずれが発生するという問題があった。また、動作モード２では不使用の端子（ライン）があるので、端子の効率的な使用がされていないという問題があった。
【０００８】
本発明は、高速のデータ通信制御を可能とし、受信側（半導体メモリカードに接続されたホスト機器）での出力データと出力クロックとの間のタイミングずれをなくすことができる半導体メモリカード、その制御方法及び半導体メモリカード用インターフェース装置を提供することを目的としてなされたものである。
【０００９】
【課題を解決するための手段】
この課題を解決するために、発明の１つの観点による半導体メモリカードは、データの記憶部と、前記記憶部へのデータの書き込み／読み出しを行う制御部と、インターフェース回路と、複数個の入／出力端子と、を有し、前記複数の入／出力端子において、データ入力端子対とデータ出力端子対は分離しており、クロック入力端子とクロック出力端子が含まれており、前記インターフェース回路は、入力クロックを前記クロック入力端子から入力し、前記入力クロックと同期した相補型入力データ対を前記データ入力端子対から入力し、相補型出力データ対を前記データ出力端子対から出力し、前記相補型出力データ対と同期した出力クロックを前記クロック出力端子から出力する。
【００１０】
本発明により、データラインにおいて入力データと出力データとが衝突することがなくなり、高速のデータ通信制御が可能となる。また、伝送データを差動型データ（相補型データ対）にしたので、伝送データのＳ／Ｎが向上し、受信側で高速センスが可能となる。同時に出力側でデータの振幅を小さくすることにより、出力段のスルーレートを変えなくても、クロック周波数を上げることができる。本発明は、別個独立の位相を有する入力用クロックと出力用クロックとを、それぞれ入力データ、出力データと同期させる。本発明は、伝送路での遅延によるクロックとデータとのタイミングずれをなくした半導体メモリカードを実現するという作用を有する。
【００１１】
発明の他の観点による上記の半導体メモリカードは、ホスト機器との間でデータを入／出力し、前記インターフェース回路は、前記ホスト機器が出力した入力クロックと、前記入力クロックに同期した入力データと、を入力し、前記インターフェース回路は、前記入力クロックのタイミングを調整して、前記相補型出力データ対と同期した前記出力クロックを生成し、前記出力クロックを前記クロック出力端子から出力し、前記相補型出力データ対を前記データ出力端子対から出力する。本発明は、クロック生成部を必要としない半導体メモリカードを実現するという作用を有する。
【００１２】
発明の別の観点による半導体メモリカードは、高速動作モードを含む複数の動作モードの中から選択されて設定された動作モードに対応して、複数個の入／出力端子のそれぞれの属性と機能を設定し且つ内部を設定するインターフェース回路と、前記複数個の入／出力端子と、を有する半導体メモリカードであって、前記高速動作モードにおいて、前記複数個の入／出力端子は、入力クロックを入力するクロック入力端子と、出力クロックを出力するクロック出力端子と、前記入力クロックに同期した相補型入力データ対を入力するデータ入力端子対と、相補型出力データ対を出力するデータ出力端子対と、を有し、前記インターフェース回路は、前記高速動作モードに対応して切り換えられる切換スイッチと、前記相補型入力データ対を入力し、前記入力クロックにより前記相補型入力データ対の差分をセンスし、前記差分をラッチする差動入力バッファと、出力データを入力し、前記入力クロックにより前記出力データを前記相補型出力データ対として出力する差動出力バッファと、前記入力クロックを入力して、前記相補型出力データ対とのタイミングを調整し、前記相補型出力データ対と同期するようにタイミングを調整された前記入力クロックを出力クロックとして出力するタイミング調整回路と、を、少なくとも前記高速動作モードにおいて動作する要素として有する。本発明は、複数の動作モードのインターフェース仕様に対応可能で、特に接続端子を増やすことなく、高速動作モードに対応することができる半導体メモリカードを実現するという作用を有する。
【００１３】
発明の更に別の観点による上記の半導体メモリカードにおいては、前記インターフェース回路は、前記データ出力端子対と前記差動出力バッファとの間、及び前記出力クロック端子と前記タイミング調整回路との間に、それぞれ出力インピーダンス調整回路を有する。
本発明は、信号ラインとのインピーダンスマッチングがとれた半導体メモリカードを実現するという作用を有する。
【００１４】
発明の更に別の観点による上記の半導体メモリカードにおいては、前記インターフェース回路は、前記入力クロックを入力して、所定の周波数帯成分のみを通過させるバンドパスフィルタを更に有する。本発明は、所定の周波数帯の成分のみを取り込むことにより、少ないリンギング成分と高いＳ／Ｎとを有するクロックを抽出する半導体メモリカードを実現するという作用を有する。
発明の更に別の観点による上記の半導体メモリカードにおいては、前記バンドパスフィルタは、その通過帯域周波数を選択可能である。
本発明は、所定の周波数帯のクロックを確実に取り込みながら、かつその周波数の設定を変えることにより、反射波等によるタイミングずれ等を防止する半導体メモリカードを実現するという作用を有する。
【００１５】
発明の更に別の観点による半導体メモリカードの制御方法は、複数個の入／出力端子を有し、通常動作モードと高速動作モードとを含む複数の動作モードでホスト機器との間でデータを入／出力する半導体メモリカードの前記高速動作モードにおける制御方法であって、前記ホスト機器からの前記高速動作モードの設定コマンドに従って前記高速動作モードを設定する設定ステップと、前記高速動作モードでデータを送受信できるように半導体メモリカードの動作を切り換える切換ステップと、前記複数の入／出力端子において、別個独立に、データ入力端子対と、データ出力端子対と、クロック入力端子と、クロック出力端子とを割り付ける割り付けステップと、前記クロック入力端子から入力クロックを入力し、前記入力クロックと同期した相補型入力データ対を前記データ入力端子対から入力する入力ステップと、前記入力クロックのタイミングを調整して前記入力クロックと別個の位相を有する出力クロックを生成する出力クロック生成ステップと、前記出力クロックを前記クロック出力端子から出力し、前記出力クロックと同期した相補型出力データ対を前記データ出力端子対から出力する出力ステップと、を有する。
【００１７】
発明の更に別の観点による半導体メモリカード用インターフェース装置は、高速動作モードを含む複数の動作モードの中から選択されて設定された動作モードに対応して、複数個の入／出力端子のそれぞれの属性と機能を設定し且つ内部を設定するインターフェース回路と、前記複数個の入／出力端子と、を有する半導体メモリカード用インターフェース装置であって、前記高速動作モードにおいて、前記複数個の入／出力端子は、入力クロックを入力するクロック入力端子と、出力クロックを出力するクロック出力端子と、前記入力クロックに同期した相補型入力データ対を入力するデータ入力端子対と、相補型出力データ対を出力するデータ出力端子対と、を有し、前記インターフェース回路は、前記高速動作モードに対応して切り換えられる切換スイッチと、前記相補型入力データ対を入力し、前記入力クロックにより前記相補型入力データ対の差分をセンスし、前記差分をラッチする差動入力バッファと、出力データを入力し、前記入力クロックにより前記出力データを前記相補型出力データ対として出力する差動出力バッファと、前記入力クロックを入力して、前記相補型出力データ対とのタイミングを調整し、前記相補型出力データ対と同期するようにタイミングを調整された前記入力クロックを出力クロックとして出力するタイミング調整回路と、を、少なくとも前記高速動作モードにおいて動作する要素として有する。本発明は、複数の動作モードのインターフェース仕様に対応可能で、特に接続端子を増やすことなく、高速動作モードに対応することができる半導体メモリカード用インターフェース装置を実現するという作用を有する。
【００１８】
【発明の実施の形態】
以下、本発明の半導体メモリカード、その制御方法及び半導体メモリカード用インターフェース装置の実施例について、図を用いて詳細に説明する。
【００１９】
《実施例１》
図１〜４、１０、１１を用いて、本発明の実施例１の半導体メモリカード１及びホスト機器１５を説明する。図１は、本発明の実施例１の半導体メモリカード１のブロック図（そのインターフェース回路の内部ブロック図を含む。）である。図２は実施例１の半導体メモリカード１の電源線を明示した全体ブロック図である。図３は実施例１の半導体メモリカード１とホスト機器１５との接続関係を示すブロック図である。図４は実施例１の半導体メモリカード１の各信号波形を示すタイミング図である。
【００２０】
図１〜４において、１は半導体メモリカードである。半導体メモリカード１は、データを記憶するフラッシュメモリとＤＲＡＭ及び／又はＳＲＡＭとを含むデータ記憶部２、データ記憶部２にデータの書き込み／読み出しを行う書込み／読出し制御回路３、ホスト機器１５と間でデータの入出力を行うインターフェース回路４、接続端子５を有する。データ記憶部２は、典型的にはフラッシュメモリ等の不揮発性メモリを含む。インターフェース回路４は、書込み／読出し制御回路３に対して入／出力を制御するインターフェース制御回路４ａと、インターフェース制御回路４ａと接続端子５との間に構成された後述する入／出力回路とからなる。
【００２１】
接続端子５は、端子１〜端子９までの９個の端子からなる。実施例１では、端子１は入力クロックＣＬＫＩＮが入力される端子、端子２は差動型入力データの非反転信号ＤＩ＋（相補型入力データ対の１つ）が入力される端子、端子３は第１の接地電位ＶＳＳが接続される端子、端子４は電源電位ＶＤＤが接続される端子、端子５は出力クロックＣＬＫＯＵＴが出力される端子、端子６は第１の接地電位ＶＳＳ２が接続される端子、端子７は差動型出力データの非反転信号ＤＯ＋（相補型出力データ対の１つ）が出力される端子、端子８は差動型出力データの反転信号ＤＯ−（相補型出力データ対の他の１つ）が出力される端子、端子９は差動型入力データの反転信号ＤＩ−が入力される端子である。端子２及び端子９は相補型入力データ対を入力するデータ入力端子対を構成する。端子７及び端子８は相補型出力データ対を出力するデータ出力端子対を構成する。
【００２２】
半導体メモリカード１全体に対する各端子の接続状態を図２に示す。図２に示すように、電源端子となる端子４、端子３、端子６はデータ記憶部２、書込み／読出し制御回路３、インターフェース回路４のそれぞれの回路ブロックに接続される。その他の端子はインターフェース回路４にのみ接続される。
【００２３】
端子１に入力された入力クロックＣＬＫＩＮは、バンドパスフィルタ６と入力バッファ７とを通して、クロックＣＬＫとしてインターフェース制御回路４ａ、差動入力バッファ８及び９に入力される。バンドパスフィルタ６は、入力クロックＣＬＫＩＮの基本周波数近傍の周波数のみを通過させるフィルタである。バンドパスフィルタ６は、入力クロックＣＬＫＩＮのリンギング成分を減衰させ、バンドパスフィルタを通過した入力クロックのＳ／Ｎを向上させる。入力クロックＣＬＫＩＮの周波数を切り換えた時、インターフェース制御回路４ａが出力する選択信号に従って、バンドパスフィルタ６の通過帯域を切り換えても良い。
【００２４】
端子２と端子９とに入力された差動型入力データＤＩ＋及びＤＩ−は差動入力バッファ８に入力される。差動入力バッファ８は、入力バッファ７が出力するクロックＣＬＫの立ち上がりエッジで差動型入力データＤＩ＋及びＤＩ−の差分である入力データＤＩをセンスし、ラッチし、出力する。インターフェース制御回路４ａは、クロックＣＬＫの立ち下がりエッジ（又は立ち上がりエッジ）で入力データＤＩをラッチし、入力する。
【００２５】
インターフェース制御回路４ａは、クロックＣＬＫの立ち下がりエッジ（又は立ち上がりエッジ）で出力データＤＯを出力する。差動出力バッファ９は、出力データＤＯを入力し、クロックＣＬＫの立ち上がりエッジで出力データＤＯをラッチし、差動型出力データＤＯ＋及びＤＯ−を出力する。差動型出力データＤＯ＋及びＤＯ−は、出力インピーダンス調整回路１３及び１４を介してそれぞれ端子７及び端子８より出力される。
【００２６】
タイミング調整回路１０は、クロックＣＬＫを入力し、受信側でデータとクロックとの相対位相が最適となるようにクロックＣＬＫを遅延して（クロックＣＬＫのタイミングを調整して）相補型出力データ対と同期させ、タイミング調整されたクロック信号ＤｅｌａｙｅｄＣＬＫを出力する。タイミング調整されたクロック信号ＤｅｌａｙｅｄＣＬＫは、出力バッファ１１と出力インピーダンス調整回路１２とを介して、端子５より出力クロックＣＬＫＯＵＴとして出力される。
【００２７】
バンドパスフィルタ６と入力バッファ７を介して入力されたクロックＣＬＫは、差動入力バッファ８に供給され、差動入力データＤＩ＋及びＤＩ−をセンスし、同時にそれらの差分である入力データＤＩをラッチする。クロックＣＬＫは、差動出力バッファ９に供給される。差動出力バッファ９は、クロックＣＬＫの立ち上がりエッジでインターフェース制御回路４ａから出力される出力データＤＯのラッチ動作を行い、差動出力データＤＯ＋及びＤＯ−（出力データＤＯの相補型出力データ対）を出力する。また、出力インピーダンス調整回路１２、１３、１４は、それぞれの信号ラインとのマッチングをとるためのものである。出力インピーダンス調整回路１２、１３、１４は、例えば小さなインピーダンスの抵抗又はビーズ型フィルタである。出力インピーダンス調整回路１２、１３、１４は、出力クロックＣＬＫＯＵＴ、差動型出力データＤＯ＋及びＤＯ−のリンギング成分を抑圧する。
【００２８】
図１０は、実施例１のタイミング調整回路１０の構成を示すブロック図である。図１０において、位相比較器１０１１、電圧制御型発振器１０１２及び１／４分周器１０１３は、フェーズロックループ１００１を構成する。フェーズロックループ１００１は、クロックＣＬＫ（周波数ｆＣＬＫ）に位相同期した同じ周波数ｆＣＬＫの信号ＣＬＫ（ｆＣＬＫ，０）とその４倍周波数４ｆＣＬＫの信号４ＣＬＫ（４ｆＣＬＫ）とを出力する。Ｄラッチ回路１００２〜１００４は、信号４ＣＬＫ（４ｆＣＬＫ）をラッチ用クロックとして入力する。Ｄラッチ回路１００２〜１００４は、信号ＣＬＫ（ｆＣＬＫ，０）を順次遅延し、それぞれクロックＣＬＫからπ／２位相が遅れた信号ＣＬＫ（ｆＣＬＫ，π／２）、クロックＣＬＫからπ位相が遅れた信号ＣＬＫ（ｆＣＬＫ，π）、クロックＣＬＫから３π／２位相が遅れた信号ＣＬＫ（ｆＣＬＫ，３π／２）を出力する。スイッチ１００５は、制御回路５ａが出力する選択信号に従って、信号ＣＬＫ（ｆＣＬＫ，０）、信号ＣＬＫ（ｆＣＬＫ，π／２）、信号ＣＬＫ（ｆＣＬＫ，π）及び信号ＣＬＫ（ｆＣＬＫ，３π／２）の１つを選択してＤｅｌａｙｅｄＣＬＫとして出力する。制御回路５ａは、受信側でデータとクロックとの相対位相が最適となるようにクロックとデータとを同期させる選択信号を、クロック周波数に応じて出力する。
【００２９】
図１１は、他の実施例のタイミング調整回路１０の構成を示すブロック図である。図１１において、１１０１〜１１１０はバッファである。クロックＣＬＫは、４つの経路を伝送される。それぞれの経路には異なる数のバッファが配置されている。バッファの数が多いほどクロックＣＬＫは遅延する。スイッチ１１１１は、制御回路５ａが出力する選択信号に従って、４つの経路を通過したクロックＣＬＫの１つを選択してＤｅｌａｙｅｄＣＬＫとして出力する。
クロックＣＬＫの周波数が一定であれば、図１０、１１の切換回路（スイッチ１００５、１１１１等）をなくしても良い。
【００３０】
以上のように、入力データの伝送線と出力データの伝送線とを別個の構成にすることにより、入力データと出力データとを同時に送受信しても、入力データと出力データとが衝突しない。入力データと出力データとを同時に送受信する高速通信制御が可能になった。また、差動データを伝送することにより、入力側で、データのＳ／Ｎが向上し、データの高速センスが可能になる。同時に出力側で、データの振幅を小さくすることにより、出力段のスルーレートを向上させることなく、クロック周波数を上げることができる。入力回路と出力回路とは１つのクロックから生成されたそれぞれ異なる位相のクロックでデータをセンスし、ラッチする。これにより、伝送路での遅延によるデータとクロックとのタイミングずれをなくすことができる。本発明は、入力回路及び出力回路において、データとクロックとを最適の位相で同期させるという作用を有する。
【００３１】
次に、以上のように構成した半導体メモリカードを、ホスト機器に接続した場合について、図３に基づいて説明する。
図３は、半導体メモリカード１をホスト機器１５のカードコネクタに挿入して接続した状態を示す。図３では信号線のみの接続状態を示している。ホスト機器１５と半導体メモリカード１とは、ホスト機器１５をマスターとし、半導体メモリカード１をスレーブとするマスター／スレーブ方式でシンクロナス方式のデータ伝送をする。ホスト機器１５は、インターフェース制御回路１６、端子１〜端子９、出力バッファ１７、出力インピーダンス調整回路１８、２１、２２、タイミング調整回路１９、差動出力バッファ２０、バンドパスフィルタ２３、入力バッファ２４、差動入力バッファ２５を備えている。出力インピーダンス調整回路１８、２１、２２の構成は、出力インピーダンス調整回路１２、１３、１４と同一である。タイミング調整回路１９の構成は、タイミング調整回路１０と同一である。バンドパスフィルタ２３の構成は、バンドパスフィルタ６と同一である。
【００３２】
インターフェース制御回路１６で生成されたクロックは、出力バッファ１７と出力インピーダンス調整回路１８とを介して、入力クロックＣＬＫＩＮとして端子１に供給される。インターフェース制御回路１６で生成されたクロックは、同時にタイミング調整回路１９に入力される。
タイミング調整回路１９は、インターフェース制御回路１６で生成されたクロックを入力し、受信側でデータとクロックとの相対位相が最適となるようにクロックを遅延して（クロックのタイミングを調整して）、タイミング調整されたクロック信号を差動出力バッファ２０に出力する。
【００３３】
インターフェース制御回路１６は、生成したクロックの立ち下がりエッジ（又は立ち上がりエッジ）で出力データを出力する。差動出力バッファ２０は、出力データを入力し、タイミング調整回路１９が出力するクロックの立ち上がりエッジで出力データをラッチし、相補型データ対（差動型データ）を出力する。差動出力バッファ２０は、差動型データを、出力インピーダンス調整回路２１、２２を介して、端子２及び端子９に差動型入力データＤＩ＋及びＤＩ−として供給する。
【００３４】
半導体メモリカード１から端子５に出力された出力クロックＣＬＫＯＵＴは、バンドパスフィルタ２３及び入力バッファ２４を介して、インターフェース制御回路１６及び差動入力バッファ２５に入力される。
半導体メモリカード１から端子７及び端子８に出力された差動型出力データＤＯ＋及びＤＯ−は、差動入力バッファ２５に入力される。差動入力バッファ２５は、入力バッファ２４が出力するクロックの立ち上がりエッジで差動型出力データＤＯ＋及びＤＯ−の差分である出力データＤＯをセンスし、ラッチし、出力する。インターフェース制御回路１６は、入力バッファ２４が出力するクロックの立ち下がりエッジ（又は立ち上がりエッジ）で出力データＤＯをラッチし、入力する。
【００３５】
図３から明らかなように、実施例では、クロックの発生源は、ホスト機器１５にのみある。半導体メモリカード１は、クロックと半導体メモリカード１の差動型出力データとが受信側で最適の位相関係になるように、この１つのクロックをタイミング調整回路１０により遅延させて（タイミングを調整して）差動型出力データと同期させ、出力クロックＣＬＫＯＵＴとして出力する。
実施例１の半導体メモリカード１の各入／出力信号の波形とそれらの相互のタイミング関係とを示す図４を説明する。図４において、各波形の符号は、図１で示した符号と一致する。入力信号として、入力クロックＣＬＫＩＮと、クロックＣＬＫと、差動型入力データＤＩ＋及びＤＩ−と、入力データＤＩとの波形を示す。出力信号として、出力データＤＯと、クロックＣＬＫと、差動型出力データＤＯ＋及びＤＯ−と、タイミング調整されたクロック信号ＤｅｌａｙｅｄＣＬＫと、出力クロックＣＬＫＯＵＴとの波形を示す。
【００３６】
タイミング調整回路１０及び１９の調整目的を、図４のタイミング図を用いて説明する。伝送信号線上でクロックとデータとの遅延時間が異なる場合、受信側においてクロックの位相が、差動データをセンスしラッチする適切なタイミングから外れ、受信側で正しくデータをセンスし、ラッチすることができないという問題が発生する。特に、クロック周波数を高くし、データ伝送サイクル時間が短くなってくると、差動入力データの非反転信号および反転信号の電位差がセンス感度以下の状態のタイミングで、ラッチ用クロックが入力される恐れがある。このような場合、データ伝送の誤動作が発生する可能性も高くなる。
【００３７】
そこで、半導体メモリカード１において入力データＤＩ＋及びＤＩ−とクロック信号ＣＬＫＩＮとの相互のタイミングが最適になるように、ホスト機器１５は入力データＤＩ＋及びＤＩ−の出力タイミングを調整し、受信側（半導体メモリカード１）において差動型入力データＤＩ＋及びＤＩ−とクロック信号ＣＬＫＩＮとが適切な位相関係で同期するようにする。これにより、半導体メモリカード１は、差動型入力データＤＩ＋及びＤＩ−のセンスおよびラッチ動作が適切に行える。すなわち、ホスト機器１５は、差動型入力データＤＩ＋及びＤＩ−の電位差がセンス感度以上に十分開いた状態で半導体メモリカード１がそのラッチ動作が行える様なタイミングで、入力データＤＩ＋及びＤＩ−を供給する。
【００３８】
同様に、半導体メモリカード１から出力される信号については、ホスト機器１５において出力データＤＯ＋及びＤＯ−とクロックＣＬＫＯＵＴとの相互のタイミングが最適になるように、半導体メモリカード１はクロックＣＬＫＯＵＴのタイミングを調整し、受信側（ホスト機器１５）において差動型出力データＤＯ＋及びＤＯ−とクロックＣＬＫＯＵＴとが適切な位相関係で同期するようにする。これにより、ホスト機器１５は差動型出力データＤＯ＋及びＤＯ−のセンスおよびラッチ動作が適切に行える。
なお、タイミング調整量は固定あるいは可変にできる構成をとる。
【００３９】
タイミング調整用の遅延回路は、送信側に配置する構成と、受信側に配置する構成とが考えられる。又、タイミング調整用の遅延回路は、データを遅延させる構成と、クロックを遅延させる構成とが考えられる。実施例のシステム（ホスト機器と半導体メモリカードとを有する。）は、受信側においてデータとクロックとの相対位相が適切になるように、送信側でタイミング調整を行う構成を有している。データとクロックとの遅延時間の差は、ホスト機器及び半導体メモリカードの構成により異なる。一般に、データとクロックとの遅延時間の差がどれだけ発生するかは、送信側の構成で決まる。実施例の構成により、受信側は、データとクロックとのタイミングを調整しなくても、入力したクロックを用いてデータを適切にセンスし、ラッチできる。これにより、各種のホスト機器及び半導体メモリカードを任意に組み合わせた場合にも、互換性を確保することができる。
【００４０】
ホスト機器が出力したクロックは、遅延回路を通ることなく、半導体メモリカードに伝送される。ホスト機器から半導体メモリカードに伝送されるクロックは、伝送システム設計上の基準位相の役割を果たす。ホスト機器から半導体メモリカードに伝送するデータ及びクロックについては、ホスト機器は、データの出力タイミングを調整してデータをクロックと同期させることにより、受信側（半導体メモリカード）においてデータとクロックとの相対位相が適切になるようにしている。
【００４１】
半導体メモリカードが出力したデータは、遅延回路を通ることなく、ホスト機器に伝送される。半導体メモリカードからホスト機器に伝送するデータ及びクロックについては、半導体メモリカードは、クロックの出力タイミングを調整することにより、受信側（ホスト機器）においてデータとクロックとの相対位相が適切になるように、クロックをデータに同期させている。特に従来の動作モード１及び２と本発明の動作モード（動作モード３）とに対応した実施例２の半導体メモリカードにおいては、半導体メモリカードがデータでなくクロックの出力タイミングを調整することにより、動作モードに応じた回路の切換個所の数を減らすことができる。
【００４２】
《実施例２》
図５〜７、１２を用いて、本発明の実施例２の半導体メモリカード６０１及びホスト機器６１５を説明する。実施例２の半導体メモリカード６０１は、実施例１に示す高速動作モードと、従来の動作モード１及び２とを切り換えて動作可能なインターフェース回路を有する。図５は半導体メモリカード６０１の各動作モードにおける各端子の属性と機能とを示す説明図である。図６は複数の動作モードに対応して切換可能な半導体メモリカード６０１の具体的な回路図である。図７は実施例２の半導体メモリカード６０１の動作モードを選択するフローチャートである。半導体メモリカード６０１を装着する実施例２のホスト機器６１５は、内部接続を切り換えることにより、動作モード１〜３で動作する。図１２は動作モード１〜３に対応して動作を切換可能な本発明の実施例２のホスト機器６１５の具体的な回路図である。
【００４３】
図５に示すように、半導体メモリカード６０１は、図９に示した従来の２つの動作モード（動作モード１及び２）のカードインタフェース仕様（通常動作モード）と、実施例１のインターフェース仕様（高速動作モード。動作モード３）とを切り換えることができる。図５における動作モード３の端子１〜９の属性と機能は、実施例１の端子１〜９の属性と機能と同一である。換言すれば、半導体メモリカード６０１において、動作モード３を選択すれば、実施例１の半導体メモリカード１と同様の作用効果が得られる。
【００４４】
実施例２の半導体メモリカード６０１は、図６の回路構成を有し、図５の各動作モードに応じて各端子の属性と機能とを切り換える。実施例２のホスト機器６１５は、図１２の回路構成を有し、図５の各動作モードに応じて各端子の属性と機能とを切り換える。図６は、端子１、２、５、７〜９とインターフェース制御回路４ａとの間の入／出力回路を示す。図１２は、端子１、２、５、７〜９の入／出力回路を示す。電源の端子である端子３、端子４、端子６は、動作モード１〜３のいかんにかかわらず属性及び機能が変らない。図６及び１２において、端子３、端子４、端子６の記載を省略している。
【００４５】
図６及び１２において、実施例１と同一の要素には同一の符号を付している。インターフェース制御回路４ａは、各回路要素との間で信号を入／出力する入／出力端子部４０１〜４２１を有する。図６において、２６は３ステート出力バッファ、２７は入力バッファである。２８はタイミング調整回路１０のタイミング遅延量を選択して決定する遅延量選択部である。２９はバントパスフィルタ６の通過周波数帯域を選択して決定する通過帯域選択部である。半導体メモリカード６０１は、切換スイッチ回路ＳＷ１〜ＳＷ７を有しており、これらの切換スイッチ回路を制御して、端子１〜端子９とインターフェース制御回路４ａとの間の接続状態を切り換える。これにより、半導体メモリカード６０１は、動作モード１、動作モード２、及び動作モード３の状態を切り換える。抵抗Ｒ１、Ｒ２、Ｒ３は、それぞれ前述の出力インピーダンス調整回路１４、１３、１２を構成している。
【００４６】
インターフェース制御回路４ａは、クロック周波数に応じて遅延時間の選択値を内蔵レジスタに書き込む。インターフェース制御回路４ａは、内蔵レジスタから読み出した出力信号ｄｅｌａｙ＿ａｄｊｕｓｔを、端子部４１０から出力して遅延量選択部２８に書き込む。タイミング調整回路１０は、遅延量選択部２８が出力する出力信号ｄｅｌａｙ＿ａｄｊｕｓｔの値に応じた遅延時間で、クロックを遅延させる（動作モード３）。
インターフェース制御回路４ａは、クロック周波数に応じてバンドパスフィルタ６の通過周波数中央値および帯域幅の選択値を内蔵レジスタに書き込む。インターフェース制御回路４ａは、内蔵レジスタから読み出した出力信号ｂａｎｄ＿ｓｅｌｅｃｔを、端子部４１１から出力して通過帯域選択部２９に書き込む。バンドパスフィルタ６は、通過帯域選択部２９が出力する出力信号ｂａｎｄ＿ｓｅｌｅｃｔに応じた周波数中央値及び帯域幅で、端子１から入力したクロックを透過させる（動作モード３）。
【００４７】
全ての切換スイッチ回路ＳＷ１〜ＳＷ７は、制御信号の値１又は０に応じて、１と記載した側又は０と記載した側に切り換わる。切換スイッチ回路ＳＷ１〜ＳＷ７が１の側に切り換えられることにより、図１と同じ回路構成となる。すなわち高速データ伝送の動作モード３になる。切換スイッチ回路ＳＷ１〜ＳＷ７が０の側に切り換えられることにより、半導体メモリカード１は動作モード１又は２で動作する。動作モード２においては、端子１、２、８、９に接続された３ステート出力バッファ２６はハイインピーダンス状態に設定され、動作モード１においては、端子１、２、８、９に接続された３ステート出力バッファ２６は出力状態とハイインピーダンス状態とを切り換えられる。出力端子部４０１が出力するモード切換信号ｍｏｄｅが切換スイッチ回路ＳＷ１〜ＳＷ７の切換を制御する。
【００４８】
半導体メモリカード６０１がホスト機器６１５に装着された時、又は半導体メモリカード６０１がホスト機器６１５に装着された状態で電源を供給開始された時（半導体メモリカード６０１の起動時）、半導体メモリカード６０１は、モード切換信号ｍｏｄｅを０に初期設定する（動作モード１）。半導体メモリカード６０１の起動時に、ホスト機器６１５が、半導体メモリカード６０１の動作モードを設定するコマンドデータを、半導体メモリカード６０１に入力する。インターフェース制御回路４ａは、コマンドデータに応じて選択された動作モードを、内蔵する第１のレジスタのモード設定部に設定する。設定された動作モードに応じたモード切換信号ｍｏｄｅが出力端子部４０１から出力される。例えば設定された動作モードが動作モード３であれば、０側に初期設定されている切換スイッチ回路ＳＷ１〜ＳＷ７が、ホスト機器６１５からのコマンドデータに応じて１側に切り換えられる。インターフェース制御回路４ａの入／出力端子部４０１〜４２１のうち、出力端子部４０５、入力端子部４０９、入力端子部４１８の入／出力が有効に働くこととなる。
【００４９】
切換スイッチ回路ＳＷ１〜ＳＷ７が０側に切り換えられている状態では、実施例２の半導体メモリカード６０１は以下のように動作する。インターフェース制御回路４ａの端子部４０２〜４０４が、端子８を通じてデータの入／出力を行う。端子部４０３は３ステート出力バッファ２６に対して出力を許可又は禁止する制御信号を出力する。端子８より入力バッファ２７を介して入力される入力データが有る場合は、３ステート出力バッファ２６はデータ出力を禁止される。これにより、３ステート出力バッファ２６が出力するデータと入力データとが衝突することを防止している。同様に、入／出力端子部４０６〜４０８が端子７を通じてデータの入／出力を行う。入／出力端子部４１９〜４２１が端子９を通じてデータの入／出力を行う。入／出力端子部４１２〜４１４が端子１を通じてデータの入／出力を行う。入／出力端子部４１５〜４１７が端子２を通じてコマンド入力とレスポンス出力とを行う。
【００５０】
図１２において、ホスト機器６１５は、切換スイッチ回路６１６〜６２１、３ステート出力バッファ６２２、６２４、６２７、６２９、６３１、バッファ１７、２４、６２３、６２５、６２６、６２８、６３０、６３２、バンドパスフィルタ２３、タイミング調整回路１９、通過帯域選択部６３３、遅延量選択部６３４、抵抗Ｒ４〜６を有する。ホスト機器６１５と半導体メモリカード６０１とは、ホスト機器６１５をマスターとし、半導体メモリカード６０１をスレーブとするマスター／スレーブ方式でシンクロナス方式のデータ伝送をする。切換スイッチ回路６１６〜６２１は、インターフェース制御回路１６の端子部１６０１が出力する制御信号の値１又は０に応じて、１と記載した側又は０と記載した側に切り換わる。動作モード１又は２において、切換スイッチ回路６１６〜６２１は、０と記載した側に切り換わる。動作モード３において、切換スイッチ回路６１６〜６２１は、１と記載した側に切り換わる。動作モード３において、ホスト機器６１５の回路構成及び動作は、実施例１のホスト機器１５と同じである。
【００５１】
抵抗Ｒ４、５、６は、図３の出力インピーダンス調整回路１８、２１、２２を具体化したものである。通過帯域選択部６３３は、インターフェース制御回路１６の端子部１６１０が出力した出力信号に従って、バンドパスフィルタ２３の周波数中央値及び帯域幅を決定する。遅延量選択部６３４は、インターフェース制御回路１６の端子部１６１６が出力した出力信号に従って、タイミング調整回路１９でのクロックの遅延時間を決定する。動作モード１において、３ステートバッファ６２４及びバッファ６２５は、端子７を通じて双方向にデータを送受信する。動作モード２において、３ステートバッファ６２４はハイインピーダンス状態に設定される。ホスト機器６１５は、端子７を通じてデータを受信する。他の３ステートバッファ及びバッファのペアは、動作モード１及び２において、図５の仕様に従って、双方向にデータを送受信し、データを出力し、又は動作しない。
【００５２】
次に図７に示すフローチャートに基づいて、半導体メモリカード６０１における３つの動作モードの選択方法を説明する。図７は、ホスト機器６１５が半導体メモリカード６０１を初期設定する手順を示す。初期状態（半導体メモリカード６０１の起動時）においては、半導体メモリカード６０１は、動作モード１で動作する様に設定される。
【００５３】
まず、ホスト機器６１５は、半導体メモリカード６０１に電源を供給する（ステップＳ１）。ホスト機器６１５及び半導体メモリカード６０１は、動作モード１に初期設定される。ステップＳ２で、ホスト機器６１５内にあるマイクロコンピュータが、動作モードの設定指示が入力されるのを待ちうける（ステップＳ２）。動作モードの設定指示の入力が有ればステップＳ３に進み、入力がなければステップＳ２を繰り返す。動作モードの設定指示が入力されると、設定された動作モードが動作モード１か否かを判定する（ステップＳ３）。設定された動作モードが動作モード１であればステップＳ４に進み、動作モード１でなければステップＳ６に進む。
ステップＳ４において、ホスト機器６１５のカードインターフェース制御回路１６は動作モード１の初期化コマンドを半導体メモリカード６０１に出力する。ホスト機器６１５及び半導体メモリカード６０１は、動作モード１のインターフェース仕様により動作を行う（ステップＳ５）。
【００５４】
ステップＳ６において、ホスト機器６１５のカードインターフェース制御回路１６は動作モード２の初期化コマンドを半導体メモリカード６０１に出力する。ホスト機器６１５及び半導体メモリカード６０１は、動作モード２のインターフェース仕様により動作を行う（ステップＳ７）。ステップＳ８でカードインターフェース制御回路１６は、半導体メモリカード６０１内のレジスタに設定された動作モード情報を読み出す。ステップＳ９でカードインターフェース制御回路１６は、読み出した動作モード情報に、動作モード３の有効ビットが有るか否かを判断する。モード３の有効ビットがなければステップＳ１０に進んで、ホスト機器６１５及び半導体メモリカード６０１は、引き続き動作モード２のインターフェース仕様により動作を行う。
【００５５】
ステップＳ９で動作モード３の有効ビットがあると判断されると、ステップＳ１１に進む。ホスト機器６１５のカードインターフェース制御回路１６は動作モード３への切換コマンドを半導体メモリカード６０１に出力する。カードインターフェース制御回路１６は、バンドパスフィルタ２３の周波数中央値及び帯域幅を動作モード３に適合した値に設定するように通過帯域選択部６３３に指示し、タイミング調整回路１９でのクロックの遅延時間を動作モード３に適合した値に設定するように遅延量選択部６３４に指示する（ステップＳ１１）。
次にステップＳ１２で所定時間の経過を待つ。所定時間は、動作モード３への切換コマンドを受信した半導体メモリカード６０１が、動作モード３に従った内部設定をするのに十分な時間に設定する。所定時間が経過した後に、ホスト機器６１５及び半導体メモリカード６０１は、動作モード３のインターフェース仕様により動作を行う（ステップＳ１３）。
【００５６】
以上のように本発明によれば、データラインにおいて入／出力データが衝突することがなく、高速データ通信制御が可能となる。また、差動型のデータ入出力回路を採用したことにより（相補型データ伝送）、受信データのＳ／Ｎが向上する。これにより、受信側が受信データを高速でセンスすることができる。Ｓ／Ｎが向上したことにより、送信側で伝送データの振幅を小さくできる。データの振幅を小さくすることにより、出力段のスルーレートを通常動作モード時と変えなくても、クロック周波数を上げることができる。従来、相補型データ伝送はアシンクロナスデータ通信においてのみ採用されており、シンクロナスデータ通信に相補型データ伝送を採用するというアイデアはなかった。
【００５７】
本発明においては、別個独立の位相を有する入力クロックと出力クロックと生成し、それぞれ受信側においてクロックとデータとが最適の相対位相を有するように、データとクロックとを同期させて伝送している。本発明によれば、伝送路での遅延により両者のタイミングがずれるという問題が生じないという有利な効果が得られる。従来、マスター／スレーブ方式のシンクロナスデータ通信において、クロックはマスター装置（ホスト機器）からスレーブ装置（半導体メモリカード）にのみ伝送され、スレーブ装置からマスター装置に別個のクロックを伝送するというアイデアはなかった。
【００５８】
半導体メモリカードは、ホスト機器が出力した入力クロックをタイミング調整し、タイミング調整したクロックとデータとを受信側（ホスト機器）で最適の位相関係になるように同期させて送信する。本発明によれば、クロック生成部を必要としない半導体メモリカードを実現するという効果が得られる。マスター／スレーブ方式のシンクロナスデータ通信においては、マスター装置がクロックを出力しなければ、マスター装置が通信全体を適切に制御することが困難である。従来、マスター装置が出力したクロックを受信したスレーブ装置がそのクロックを用いて出力したデータを、マスター装置は自身が出力するクロックを用いて入力していた。しかし、スレーブ装置から伝送されてきたデータ（データを送出したクロックとデータとは、マスター装置とスレーブ装置とを往復する。）と、マスター装置で生成されたクロックとは、信号の伝送経路が全く異なる故に、特に高いデータレートでは相互の位相関係がずれるという問題があった。
【００５９】
クロックを伝送しないアシンクロナス方式のデータ伝送であればクロックを送受信する必要がないが、一般的に言ってアシンクロナス方式のデータ伝送は、シンクロナス方式のデータ伝送よりもデータレートが低くなる。本発明は、マスター装置（ホスト機器）のみがクロックを生成するマスター／スレーブ方式のシンクロナスデータ通信を実行する装置及び方法である。マスター装置からスレーブ装置（半導体メモリカード）へのデータ送信のためにマスター装置はクロックを送信する。スレーブ装置は、そのクロック又はそのクロックを遅延させたクロックを、スレーブ装置からマスター装置へのデータ伝送用のクロックとして使用し、データと共にマスター装置に送信する。スレーブ装置からマスター装置へのデータ伝送において、データとクロックとはほぼ同じ経路を伝送される故に、大きな位相ずれは生じない。スレーブ装置のタイミング調整回路がクロックの位相を調整することにより、受信側のマスター装置において、データとクロックとは適切な位相関係を有する。本発明は、高いデータレートで安定なマスター／スレーブ方式のデータ伝送を、マスター装置（ホスト機器）が通信全体を適切に制御する機能を維持した状態で行うスレーブ機器（半導体メモリカード）を実現する。
【００６０】
《実施例３》
図１３を用いて、本発明の実施例３の半導体メモリカード用インターフェース装置（以下、「インターフェース装置」と呼ぶ。）を説明する。図１３は、ホスト機器６１５と、実施例３のインターフェース装置１３０１と、実施例３の半導体メモリカード１３０２とを有するシステムのブロック図である。
【００６１】
図１３においてホスト機器６１５は、実施例２と同一のホスト機器である。
インターフェース装置１３０１は、実施例２の半導体メモリカード６０１と同一のホスト機器６１５との接続端子及びインターフェース回路（図６）を有する。インターフェース装置１３０１は、実施例２の半導体メモリカード６０１とほぼ同一の外形を有するインターフェースアダプタである。半導体メモリカード１３０２は、実施例２の半導体メモリカード６０１より小型で、インターフェース回路を有していない。インターフェース装置１３０１は、半導体メモリカード１３０２と接続するための端子及び半導体メモリカード１３０２の装着機構を有する。
半導体メモリカード１３０２を取り付けたインターフェース装置１３０１は、実施例２の半導体メモリカード６０１を装着可能なホスト機器６１５（実施例２）に装着することが出来る。半導体メモリカード１３０２を取り付けたインターフェース装置１３０１は、実施例２の半導体メモリカード６０１と機構的及び電気的に互換性を有する。
【００６２】
半導体メモリカード１３０２は、実施例２の半導体メモリカード６０１からインターフェース回路を取り除いた構成を有する。半導体メモリカード１３０２は、実施例２の半導体メモリカード６０１と同一のデータ記憶部２及び書込み／読出し制御回路３を有する。
実施例３のホスト機器６１５とインターフェース装置１３０１と半導体メモリカード１３０２とのシステムは、実施例２のホスト機器６１５と半導体メモリカード６０１とのシステムと、同一の動作を行い、同一の効果を有する。
実施例３のインターフェース装置は、実施例２の半導体メモリカード６０１のインターフェース回路を有していた。これに代えて、半導体メモリカード用インターフェース装置は、実施例１の半導体メモリカード１のインターフェース回路を有していても良い。このインターフェース装置は、実施例１のホスト機器に装着、接続して動作することが出来る。
【００６３】
【発明の効果】
本発明のホスト機器、半導体メモリカード及び半導体メモリカード用インターフェース装置は、複数の動作モードのインターフェース仕様に対応可能であり、特に接続端子を増やすことく、高速動作モードに対応することができる。本発明のホスト機器、半導体メモリカード及び半導体メモリカード用インターフェース装置は、従来の半導体メモリカードが有する動作モードを経る手順により本発明のインターフェース仕様での通信を実行する制御方法を実行する。これにより、本発明の半導体メモリーカードが従来の半導体メモリカードと、端子構成の互換性を保つと同時に、本発明の半導体メモリーカードとそのホスト機器との間において高いデータ転送レートを実現できる。
【００６４】
本発明のホスト機器、半導体メモリカード及び半導体メモリカード用インターフェース装置は、動作モードに応じて切換スイッチを切り換えることにより、複数の動作モードのインターフェース仕様に対応可能であって、特に接続端子を増やすことなく、簡単な構成で高速動作モードに対応することができる。また、信号ラインとのインピーダンスマッチングをとることができる。バンドパスフィルタにより所定の周波数帯のクロックを確実に取込むことができる。バンドパスフィルタの周波数の設定を最適に設定することにより、反射波等によるタイミングずれ等が発生することを防止できるという効果もある。
発明をある程度の詳細さをもって好適な形態について説明したが、この好適形態の現開示内容は構成の細部において変化してしかるべきものであり、各要素の組合せや順序の変化は請求された発明の範囲及び思想を逸脱することなく実現し得るものである。
【図面の簡単な説明】
【図１】図１は、本発明の実施例１の半導体メモリカードのブロック図（そのインターフェース回路の内部ブロック図を含む。）である。
【図２】図２は、本発明の実施例１の半導体メモリカードの電源線を明示した全体ブロック図である。
【図３】図３は、本発明の実施例１の半導体メモリカードとホスト機器との接続関係を示すブロック図である。
【図４】図４は、本発明の実施例１の半導体メモリカード１の各入／出力信号の波形とそれらの相互のタイミングとを示す図である。
【図５】図５は、本発明の実施例２の半導体メモリカードの各動作モードにおける各端子の属性と機能とを示す説明図である。
【図６】図６は、本発明の実施例２の半導体メモリカードの具体的な回路図である。
【図７】図７は、本発明の実施例２の半導体メモリカードの動作モードを選択するフローチャートである。
【図８】図８は、従来例の半導体メモリーカードのブロック図（そのインターフェース回路の内部ブロック図を含む。）である。
【図９】図９は、従来例の半導体メモリーカードの各動作モードにおける各端子の属性と機能とを示す説明図である。
【図１０】図１０は、本発明の実施例１のタイミング調整回路１０の構成を示すブロック図である。
【図１１】図１１は、本発明の他の実施例のタイミング調整回路の構成を示すブロック図である。
【図１２】図１２は本発明の実施例２のホスト機器６１５の具体的な回路図である。
【図１３】図１３は、ホスト機器６１５と、実施例３のインターフェース装置１３０１と、実施例３の半導体メモリカード１３０２とを有するシステムのブロック図である。
【符号の説明】
１、１３０２    半導体メモリカード
２、８０２    データ記憶部
３、８０３    書込み／読出し制御回路
４、８０４    インターフェース回路
４ａ、８０６、１６  インターフェース制御回路
５、８０５    接続端子
６、２３    バンドパスフィルタ
８    差動入力バッファ
９    差動出力バッファ
２９、６３３  通過帯域選択部
２８、６３４  遅延量選択部
１１  タイミング調整回路
１２、１３、１４、１８、２１、２２  出力インピーダンス調整回路
１５、６１５  ホスト機器
１３０１  インターフェース装置
ＣＬＫＩＮ  入力クロック
ＣＬＫＯＵＴ  出力クロック
ＤＩ＋  差動型入力データの正信号（非反転信号）
ＤＩ−  差動型入力データの反転信号
ＤＯ＋  差動型出力データの正信号（非反転信号）
ＤＯ−  差動型出力データの反転信号
ＤＩ  入力データ
ＤＯ  出力データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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