(57)【特許請求の範囲】
【請求項１】
外部から与えられる外部電源電位を受け、内部電源ノードに接続される負荷回路に対して電源電流を供給し、前記内部電源ノードの電位を所定の内部電源電位に保持するように、外部から与えられる設定に応じた応答速度で前記電源電流の量を調節する電源回路を備え、
前記電源回路は、
前記内部電源電位の目標値である参照電位を発生する参照電位発生回路と、
前記設定に応じて前記応答速度を制御する制御回路と、
前記内部電源ノードの電位と前記参照電位とを前記制御回路の出力に応じた速度で所定の電位範囲にレベル変換して出力するレベルシフタ回路と、
前記所定の電位範囲の入力レンジを有し、前記レベルシフタ回路の出力に応じて動作する第１の駆動回路と、
前記外部電源電位を受けて前記第１の駆動回路の出力に応じた量の前記電源電流を前記内部電源ノードに供給する第２の駆動回路とを含む、半導体装置。
【請求項２】
前記レベルシフタ回路は、
前記制御回路の出力に応じた量の第１の駆動電流を出力する第１の電流設定部と、
前記第１の駆動電流を動作電源電流として受け、前記第１の駆動電流に応じた速度で前記内部電源ノードの電位と前記参照電位とをレベル変換する第１のレベル変換部を有する、請求項１に記載の半導体装置。
【請求項３】
前記第１のレベル変換部は、前記内部電源ノードの電位に応じた第１の信号と前記第１の信号と相補な第２の信号とを出力し、
前記第１の駆動回路は、
前記第１の信号と前記第２の信号とを比較して結果に応じて前記第２の駆動回路を駆動する比較部を有する、請求項２に記載の半導体装置。
【請求項４】
前記第１の駆動回路は、
前記制御回路の出力に応じて第２の駆動電流を出力する第２の電流設定部をさらに有し、
前記比較部は、前記第２の駆動電流に応じた速度で前記第１の信号と前記第２の信号とを比較する、請求項３に記載の半導体装置。
【請求項５】
前記第１の電流設定部は、
並列に接続される第１、第２のＭＯＳトランジスタを有し、
前記第１の駆動電流は、活性化された前記第１のＭＯＳトランジスタおよび活性化された前記第２のＭＯＳトランジスタに流れる電流の和を含み、
前記第２の電流設定部は、
並列に接続される第３、第４のＭＯＳトランジスタを含み、
前記第２の駆動電流は、活性化された前記第３のＭＯＳトランジスタおよび活性化された前記第４のＭＯＳトランジスタに流れる電流の和を含み、
前記制御回路は、前記設定に対応して前記第１、第２のＭＯＳトランジスタの活性化状態を制御し、前記第３のＭＯＳトランジスタを前記第１のＭＯＳトランジスタと連動して活性化し、前記第４のＭＯＳトランジスタを前記第２のＭＯＳトランジスタと連動して活性化する、請求項４に記載の半導体装置。
【請求項６】
前記制御回路は、前記第１の駆動電流を定めるための第１、第２の制御信号を出力し、
前記第１の電流設定部は、
前記第１の制御信号に応じて活性化される第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと並列に設けられ、前記第２の制御信号に応じて活性化される第２のＭＯＳトランジスタとを含み、
前記第１の駆動電流は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタに流れる電流の和を含む、請求項２に記載の半導体装置。
【請求項７】
前記制御回路は、前記電源電流が大きい前記負荷回路の動作モードにおいて第１の制御信号を活性化し、前記電源電流が小さい前記負荷回路の待機モードにおいて第２の制御信号を活性化し、
前記第１の電流設定部は、
前記第１の制御信号の活性化に応じて導通する第１のＭＯＳトランジスタと、
前記第２の制御信号の活性化に応じて導通し、導通時に流れる電流が前記第１のＭＯＳトランジスタより小さい第２のＭＯＳトランジスタとを有し、
前記第１のレベル変換部は、
前記第１のＭＯＳトランジスタから第１の電流を動作電源電流として受け、前記第１の電流の大きさに対応した第３のＭＯＳトランジスタを有する第２のレベル変換部と、
前記第２のＭＯＳトランジスタから第２の電流を動作電源電流として受け、前記第２の電流の大きさに対応した第４のＭＯＳトランジスタを有する第３のレベル変換部と、
前記第２のレベル変換部の出力を前記制御回路の出力に応じて前記第１のレベル変換部の出力ノードに伝達するスイッチ回路を有し、
前記第１の駆動電流は前記第１の電流と前記第２の電流との和を含む、請求項２に記載の半導体装置。
【請求項８】
前記第４のＭＯＳトランジスタは、ゲートに前記参照電位を受け、
前記第３のレベル変換部は、
ゲートが前記内部電源ノードに接続される第５のＭＯＳトランジスタをさらに有し、
ＭＯＳトランジスタの飽和領域におけるゲート−ソース間電位差の単位量変化あたりの電流増減量を駆動能力と称すると、前記第５のＭＯＳトランジスタの駆動能力は、前記第４のＭＯＳトランジスタの駆動能力よりも小さく、
前記待機モードにおける前記動作電源電位は、前記参照電位より高い、請求項７に記載の半導体装置。
【請求項９】
前記第４のＭＯＳトランジスタは、ゲートに前記参照電位を受け、
前記第３のレベル変換部は、
ゲートが前記内部電源ノードに接続される第５のＭＯＳトランジスタをさらに有し、
ＭＯＳトランジスタの飽和領域におけるゲート−ソース間電位差の単位量変化あたりの電流増減量を駆動能力と称すると、前記第５のＭＯＳトランジスタの駆動能力は、前記第４のＭＯＳトランジスタの駆動能力よりも大きく、
前記待機モードにおける前記動作電源電位は、前記参照電位より低い、請求項７に記載の半導体装置。
【請求項１０】
前記制御回路は、前記電源電流が大きい前記負荷回路の動作モードにおいて第１の制御信号を活性化し、前記電源電流が小さい前記負荷回路の待機モードにおいて第２の制御信号を活性化し、
前記第１の電流設定部は、
前記第１の制御信号の活性化に応じて導通する第１のＭＯＳトランジスタと、
前記第２の制御信号の活性化に応じて導通し、導通時に流れる電流が前記第１のＭＯＳトランジスタより小さい第２のＭＯＳトランジスタとを有し、
前記第１のレベル変換部は、
前記第１のＭＯＳトランジスタから第１の電流を動作電源電流として受け、前記第１の電流の大きさに対応した第３のＭＯＳトランジスタを有し、相補な第１、第２の信号を出力する第２のレベル変換部と、
前記第２のＭＯＳトランジスタから第２の電流を動作電源電流として受け、前記第２の電流の大きさに対応した第４のＭＯＳトランジスタを有し、相補な第３、第４の信号を出力する第３のレベル変換部とを有し、
前記第１の駆動回路は、
前記第１、第２の信号をそれぞれゲートに受ける第５、第６のＭＯＳトランジスタと、
ＭＯＳトランジスタの飽和領域におけるゲート−ソース間電位差の単位量変化あたりの電流増減量を駆動能力と称すると、前記第５、第６のＭＯＳトランジスタより駆動能力がそれぞれ小さく、前記第３、第４の信号をそれぞれゲートに受ける第７、第８のＭＯＳトランジスタとを含む、請求項２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には電圧降下回路（ＶＤＣ：Voltage Down Converter）を含む半導体装置に関する。
【０００２】
【従来の技術】
半導体チップに供給される外部電源電位ｅｘｔ．Ｖｄｄは、たとえば使用されるシステムにおける低消費電力化に対する要求に応じて次第に低電圧化されてきている。しかし、低電圧化されてきているとはいえ、実際には、そのまま半導体チップ内部でのトランジスタの動作電源電位とすることは信頼性確保の観点などから問題がある。そこで、外部電源電位ｅｘｔ．Ｖｄｄより低い内部電源電位Ｖｄｄをチップ内部で発生させてトランジスタの動作電源電位として使用することが一般的である。
【０００３】
図１２は、従来の半導体チップの例であるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）５０１の構成を示すブロック図である。
【０００４】
図１２を参照して、ＳＤＲＡＭ５０１は、合計２５６メガビットの記憶容量を有し、独立して動作が可能な４つのバンクを含む。ＳＤＲＡＭでは、外部から供給されるクロック信号ＣＬＫに同期してリード／ライト動作が行なわれる。所望の動作を行なわせるには、制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥの組合せで決まるコマンドを与える。また、チップの選択を指示する制御信号／ＣＳや、内部にクロック信号ＣＬＫを取込むか否かを指示する制御信号ＣＫＥなども外部から適宜与えられる。
【０００５】
ＳＤＲＡＭ５０１は、さらに、外部から外部電源電位ｅｘｔ．Ｖｄｄを受けて電圧降下させ内部電源電位Ｖｄｄを出力する電源電位発生回路５１０を含む。電源電位発生回路５１０は、各メモリアレイバンクに応じて設けられている行デコーダ＆ワードドライバ１０＃０〜１０＃３からロウ系のバンク活性化信号を受けて信号ＩＣＬ、ＩＣＭ、ＩＣＳを出力するＶＤＣ制御回路５３２と、参照電位Ｖｒｅｆを発生するＶｒｅｆ発生回路５３４と、参照電位Ｖｒｅｆを受け信号ＰＷＲＵＰに応じた応答速度で外部電源電位ｅｘｔ．Ｖｄｄを参照電位Ｖｒｅｆと同電位に降下させ電源電位Ｖｄｄを出力する電圧降下回路（ＶＤＣ）５３６とを含む。
【０００６】
ＶＤＣ制御回路５３２は、バンクの活性化状態とコマンドとに基づいて信号ＩＣＬ、ＩＣＭ、ＩＣＳを発生する。ＶＤＣ５３６は、信号ＩＣＬ、ＩＣＭ、ＩＣＳによって応答速度が制御され、内部電源電位Ｖｄｄが参照電位Ｖｒｅｆと等しくなるように、外部電源電位ｅｘｔ．Ｖｄｄが与えられているノードから内部電源電位Ｖｄｄを出力するノードに電流を供給する。
【０００７】
図１３は、図１２に示したＶＤＣ５３６の構成を示す回路図である。
図１３を参照して、ＶＤＣ５３６は、参照電位Ｖｒｅｆおよび内部電源電位Ｖｄｄの電位を受けて入力レベルを変換するシフタ回路６０２と、シフタ回路が出力する信号ＲＥＦおよびＳＩＧを受けてそれらの比較を行なうコンパレータ６０４と、コンパレータ６０４の出力に応じて外部電源電位ｅｘｔ．Ｖｄｄが与えられているノードから内部電源電位Ｖｄｄを出力するノードに対して電流を供給するドライバ６０６とを含む。
【０００８】
シフタ回路６０２は、信号ＡＣＴおよび信号ＣＫＥＩを受けるＮＯＲ回路６１２と、外部電源電位ｅｘｔ．Ｖｄｄが与えられているノードとノードＮ６１との間に接続されゲートにＮＯＲ回路６１２の出力を受けるＰチャネルＭＯＳトランジスタ６１８と、ノードＮ６１とノードＮ６２との間に接続されゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ６２０と、ノードＮ６２と接地ノードとの間に接続されゲートがノードＮ６３に接続されるＮチャネルＭＯＳトランジスタ６２２と、ノードＮ６１とノードＮ６３との間に接続されゲートに内部電源電位Ｖｄｄを受けるＮチャネルＭＯＳトランジスタ６２４と、ノードＮ６３にゲートおよびドレインが接続され接地ノードにソースが接続されるＮチャネルＭＯＳトランジスタ６２６とを含む。シフタ回路６０２のノードＮ６２からは信号ＲＥＦが出力されノードＮ６３からは信号ＳＩＧが出力される。
【０００９】
コンパレータ６０４は、外部電源電位ｅｘｔ．Ｖｄｄが与えられているノードとノードＮ６４との間に接続されゲートがノードＮ６５に接続されるＰチャネルＭＯＳトランジスタ６２８と、ノードＮ６４とノードＮ６６との間に接続されゲートに信号ＲＥＦを受けるＮチャネルＭＯＳトランジスタ６３０と、ソースが外部電源電位ｅｘｔ．Ｖｄｄに結合されゲートおよびドレインがノードＮ６５と接続されるＰチャネルＭＯＳトランジスタ６３２と、ノードＮ６５とノードＮ６６との間に接続されゲートに信号ＳＩＧを受けるＮチャネルＭＯＳトランジスタ６３４と、ノードＮ６６と接地ノードとの間に並列に接続されそれぞれゲートに信号ＩＣＬ、ＩＣＭ、ＩＣＳを受けるＮチャネルＭＯＳトランジスタ６３６、６３８および６４０とを含む。
【００１０】
コンパレータ６０４のノードＮ６４からはドライバの供給する電流を制御するための信号ＤＯが出力される。
【００１１】
ドライバ６０６は、外部電源電位ｅｘｔ．Ｖｄｄが与えられているノードと内部電源電位Ｖｄｄを出力するノードとの間に接続されゲートに信号ＤＯを受けるＰチャネルＭＯＳトランジスタ６４２を含む。
【００１２】
ＳＤＲＡＭの代表的な動作仕様は、“ＰＣ１００”と呼ばれるもので、以下では、ＰＣ１００に準拠したＳＤＲＡＭを例に話を進めていく。
【００１３】
図１４は、ＳＤＲＡＭ５０１のライト動作時の外部信号波形を示す動作波形図である。
【００１４】
図１４を参照して、この波形は、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤおよびロウプリチャージ時間ｔＲＰが３サイクルで、バースト長ＢＬが４の場合の動作を示している。
【００１５】
時刻ｔ１において、クロック信号ＣＬＫの立上がりエッジにおいて、バンク０のロウ系を活性化させるコマンドＡＣＴ［０］が入力される。コマンドはバンクアドレスを伴って入力され、コマンドの後の［］内の数字はバンクアドレスを示す。
【００１６】
同時に、１本のワード線ＷＬを選択するためのロウアドレスＸが信号Ａ０〜Ａ１２の組合せとして与えられ、バンク０を指定するバンクアドレスが信号ＢＡ０〜ＢＡ１の組合せとして与えられる。
【００１７】
次に、３サイクル後の時刻ｔ４におけるクロック信号ＣＬＫの立上がりエッジにおいて、既に活性化しているワード線ＷＬに対してライト動作を行なうためのコマンドＷＲＩＴＥ［０］が入力される。同時に、コラムアドレスＹが信号Ａ０〜Ａ９の組合せとして与えられ、バンクアドレスも与えられる。コマンドＷＲＩＴＥは、制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥの組合せで決定される。時刻ｔ４からｔ７までの４サイクルの間に、書込データＤ０〜Ｄ３が外部から信号ＤＱ０〜ＤＱ１５の組合せによって与えられ、メモリセルに書込まれる。
【００１８】
そして、時刻ｔ８において、活性化していたバンク０のワード線ＷＬをリセットするコマンドＰＲＥ［０］が入力される。コマンドＰＲＥは、制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥの組合せによって与えられる。なお、最後のデータＤ３が書込まれてから、コマンドＰＲＥ［０］が入力されるまでには、メモリセルに確実にデータが書込まれることを保証するために、時間ｔＷＲの間をおくことが必要である。以上のようにして、特定のバンクに対してデータを書込むことができる。
【００１９】
同一バンクに続けてアクセスする場合には、次のコマンドＡＣＴ［０］を入力するまでにロウプリチャージ時間ｔＲＰ以上の時間をおくことが必要である。
【００２０】
図１４に示すような動作が行なわれる場合には、ＳＤＲＡＭの内部電源電位Ｖｄｄにおける消費電流は時間的に変化する。
【００２１】
図１５は、消費電流の時間的変化を示す概略波形図である。
図１５を参照して、１度のロウサイクルすなわち、コマンドＡＣＴ、ＷＲＩＴＥ、ＰＲＥが実施されるサイクル内において、各コマンド入力を起点として電源電位Ｖｄｄにおいて消費される消費電流が急激に増加する。ＳＤＲＡＭは、高速にリード／ライト動作を行なうため、そのときの、消費電流のピーク値および平均値は非常に大きい。
【００２２】
一方、時刻ｔ２〜ｔ３および時刻ｔ４〜ｔ５における期間すなわち、所定の動作が終了して次のコマンドが入力されるまでの期間Ｔｒｓ１，Ｔｒｓ２では、消費電流は少ない。一般に、Ｔｒｓ１，Ｔｒｓ２で示した期間をアクティブスタンバイ期間と呼ぶ。アクティブスタンバイ状態とは、既にロウ系は活性化されていてコラム系動作が可能な状態ではあるが、そのまま消費電流を絞れる状態である。
【００２３】
全くロウ系が活性化されていない、いわゆるスタンバイ期間とこのアクティブスタンバイ期間とでは、ＳＤＲＡＭは異なる待機状態にある。ロウ系が活性化している分アクティブスタンバイ時の消費電流Ｉａｓは、スタンバイ時の消費電流Ｉｓｓより大きい。
【００２４】
このような電源電位Ｖｄｄにおける消費電流の変動に対処するため、電源電位Ｖｄｄを発生するＶＤＣの制御には工夫が必要となる。
【００２５】
図１３で既に説明したように、説明したＶＤＣ５３６はコンパレータとドライバから構成される。コンパレータの動作速度は、コンパレータに流れる貫通電流Ｉｃに応じて増減するが、スタンバイ期間あるいはアクティブスタンバイ期間においては、この貫通電流は少ない方が望ましい。そこで、電源で消費される電流に応じてＶＤＣ制御回路５３２が出力する信号ＩＣＬ、ＩＣＭ、ＩＣＳを変化させこの貫通電流の値を切換える。
【００２６】
次に、ＶＤＣ制御回路５３２から出力される信号ＩＣＬ、ＩＣＭ、ＩＣＳについて説明する。図１０に示したコンパレータ６０４は、貫通電流Ｉｃの値がＮチャネルＭＯＳトランジスタ６３６、６３８、６４０によって制限される。信号ＩＣＬは電源電流の消費が大きい場合に活性化される信号であり、貫通電流の値も大きくなる。信号ＩＣＭは、ロウ系の回路が活性化されているときに活性化される信号であり、ＮチャネルＭＯＳトランジスタ６３８によってアクティブスタンバイ期間における待機電流の値が定まる。信号ＩＣＳは、スタンバイ期間において活性化され、ＮチャネルＭＯＳトランジスタ６４０によってスタンバイ時の貫通電流Ｉｃが定まる。
【００２７】
したがって、図１５においては、時刻ｔ１以前およびｔ６以後のスタンバイ期間においては信号ＩＣＳがＨレベルとなり、信号ＩＣＬ、ＩＣＭはＬレベルにされる。
【００２８】
時刻ｔ１〜ｔ２，ｔ３〜ｔ４，ｔ５〜ｔ６において消費電流値が大きい場合には、信号ＩＣＬ、ＩＣＭはともにＨレベルに設定され、貫通電流Ｉｃは最大となる。
【００２９】
時刻ｔ２〜ｔ３，ｔ４〜ｔ５のような、アクティブスタンバイ期間においては、信号ＩＣＭはＨレベルにされ、信号ＩＣＬ、ＩＣＳはＬレベルとされる。このときには貫通電流はスタンバイ時における貫通電流よりもやや大きい値になる。
【００３０】
再び図１３を参照して、シフタ回路６０２の働きおよび制御信号ＩＣＬ、ＩＣＭ、ＩＣＳと貫通電流Ｉｃとの関係について説明する。
【００３１】
図１３のＶＤＣ５３６では、コンパレータ６０４は参照電位Ｖｒｅｆおよび内部電源電位Ｖｄｄを受けるのではない。コンパレータ６０４は、シフタ回路の出力である信号ＳＩＧ、ＲＥＦを受けている。シフタ回路６０２は、参照電位Ｖｒｅｆおよび内部電源電位Ｖｄｄを受けレベル変換して、信号ＳＩＧ、ＲＥＦを出力する。信号ＳＩＧ、ＲＥＦのレベルは、近似的に次式のように表わされる。
【００３２】
ＳＩＧ＝１／２×Ｖｄｄ…（１）
ＲＥＦ＝Ｖｒｅｆ−１／２×Ｖｄｄ…（２）
ただしシフタ回路を構成するトランジスタはすべて等しいサイズとし、かつ基板バイアス効果を無視できるとした。式（１）、（２）でわかるように、信号ＳＩＧおよびＲＥＦは、外部電源電位ｅｘｔ．Ｖｄｄやプロセス変動による影響を受けることなく安定してレベル変換され、信号ＳＩＧと信号ＲＥＦは逆相の変化をする。
【００３３】
信号ＳＩＧおよび信号ＲＥＦは、それぞれ、参照電位Ｖｒｅｆ，内部電源電位Ｖｄｄのほぼ半分のレベルを中心に変化するため、これらを受けるコンパレータ内のＮチャネルＭＯＳトランジスタ６３４、６３０はノードＮ６６の電位Ｖｃが接地電位近くでも飽和領域で動作する。
【００３４】
ノードＮ６６の電位Ｖｃは、コンパレータ６０４の出力信号ＤＯの振幅における下限値を決めるので、シフタ回路６０２を入れることにより、この下限値を比較的低くすることができる。
【００３５】
この下限値を低くすることができれば、ドライバ６０６におけるＰチャネルＭＯＳトランジスタ６４２のゲートソース間電位Ｖｇｓを大きくすることができるため、ドライバ６０６を有効に活用できる。つまり、ＰチャネルＭＯＳトランジスタ６４２のトランジスタサイズを比較的小さいサイズにしても、十分な電流供給能力を有する電圧降下回路が実現できる。
【００３６】
加えて、コンパレータ入力が逆相に動くため、信号ＤＯの応答速度が速くなるといった利点や、ドライバにおけるトランジスタサイズを小さくすることができるため、コンパレータ６０４の貫通電流Ｉｃを絞っても反応速度が低下しないといった利点がある。シフタ回路６０２を構成するトランジスタのサイズは小さく、シフタ回路を採用した場合のレイアウト面積の増加は無視できる。
【００３７】
また、先に述べたように、待機時のコンパレータ６０４の貫通電流Ｉｃを小さくなるように設定するために、信号ＩＣＬ、ＩＣＭ、ＩＣＳを受ける３つのＮチャネルＭＯＳトランジスタ６３６、６３８、６４０へ貫通電流の切換を行なっている。ＮチャネルＭＯＳトランジスタ６３６、６３８、６４０の定数βをそれぞれβ６３６、β６３８、β６４０とすると、β６３６＞β６３８＞β６３４の関係がある。定数βは、
β＝（Ｗ／Ｌ）×μ×ＣOX…（３）
で表わされる値である。ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μは平均表面移動度、ＣOXは単位面積当りのゲート容量である。
【００３８】
【発明が解決しようとする課題】
一般に、シフタ回路を備えたＶＤＣが動作している場合には、コンパレータの貫通電流Ｉｃとシフタ回路の貫通電流ＩｓがＶＤＣの定常的な消費電流となる。
【００３９】
ＮチャネルＭＯＳトランジスタ６３０、６３４の定数βをβｃとし、ＮチャネルＭＯＳトランジスタ６２０、６２４の定数βをβｓとする。電位Ｖｃがほぼ接地電圧であるとみなせる場合には、ＮチャネルＭＯＳトランジスタ６３０、６３４とＮチャネルＭＯＳトランジスタ６２０、６２４のＶｇｓは等しいと近似できるので、図１３に示したＶＤＣ５３６の場合の貫通電流Ｉｃと貫通電流Ｉｓとの関係には、次式が成り立つ。
【００４０】
Ｉｃ＝（βｃ／βｓ）×Ｉｓ…（４）
貫通電流Ｉｓは貫通電流Ｉｃに対して小さく設定される。しかし、あまり小さくし過ぎると、内部電源電位Ｖｄｄが変化したときにＮチャネルＭＯＳトランジスタ６３０のゲート容量を充放電する時間、つまりシフタ回路での遅延時間が大きくなる。このため、βｃ／βｓはせいぜい１０程度に設定される。
【００４１】
（４）式で決まる貫通電流Ｉｃは、図１０においては、信号ＩＣＬと信号ＩＣＭがともにＨレベルになっている状態に相当するといえる。このような場合には、ＶＤＣでの消費電流はコンパレータの貫通電流Ｉｃが支配的であり、シフタ回路の貫通電流Ｉｓは無視できる。
【００４２】
しかし、それ以外の状態では、コンパレータ６０４の貫通電流Ｉｃは制限されており、その値は小さくなっている。たとえば、クロックイネーブル信号ＣＫＥが非活性化されるような場合には、クロックバッファなどの電源電流の大口消費先が非活性化してしまうため、全体として電源電流の消費は非常に小さくなる。
【００４３】
この場合には、信号ＩＣＳのみが活性化され信号ＩＣＬ、ＩＣＭは非活性化される。応じて、最もサイズが小さいＮチャネルＭＯＳトランジスタ６４０のみ導通状態となるので、コンパレータの貫通電流Ｉｃは非常に絞られる。その場合には、コンパレータの貫通電流Ｉｃはシフタ回路の貫通電流Ｉｓと同程度になり得る。
【００４４】
このようなアクティブスタンバイ状態においては、徹底して消費電流を削減することが望まれ、ＶＤＣでの貫通電流も無視できない要素となる。しかし、コンパレータの貫通電流Ｉｃと同程度のシフタ回路の貫通電流Ｉｓが存在してしまうため、チップ全体の消費電流をあまり小さく抑えることができない。
【００４５】
この発明の目的は、シフタ回路を備えた電圧降下回路において、シフタ回路の貫通電流も動作状態に応じて適切な値に制御し動作時にシフタ回路での遅延を極力生じないようにしつつも待機時にはシフタ回路の貫通電流を小さくし、消費電流を低減させた半導体装置を提供することである。
【００４６】
【課題を解決するための手段】
請求項１に記載の半導体装置は、外部から与えられる外部電源電位を受け、内部電源ノードに接続される負荷回路に対して電源電流を供給し、内部電源ノードの電位を所定の内部電源電位に保持するように、外部から与えられる設定に応じた応答速度で電源電流の量を調節する電源回路を備え、電源回路は、内部電源電位の目標値である参照電位を発生する参照電位発生回路と、設定に応じて応答速度を制御する制御回路と、内部電源ノードの電位と参照電位とを制御回路の出力に応じた速度で所定の電位範囲にレベル変換して出力するレベルシフタ回路と、所定の電位範囲の入力レンジを有し、レベルシフタ回路の出力に応じて動作する第１の駆動回路と、外部電源電位を受けて第１の駆動回路の出力に応じた量の電源電流を内部電源ノードに供給する第２の駆動回路とを含む。
【００４７】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置の構成に加えて、レベルシフタ回路は、制御回路の出力に応じた量の第１の駆動電流を出力する第１の電流設定部と、第１の駆動電流を動作電源電流として受け、第１の駆動電流に応じた速度で内部電源ノードの電位と参照電位とをレベル変換する第１のレベル変換部を有する。
【００４８】
請求項３に記載の半導体装置は、請求項２に記載の半導体装置の構成に加えて、第１のレベル変換部は、内部電源ノードの電位に応じた第１の信号と第１の信号と相補な第２の信号とを出力し、第１の駆動回路は、第１の信号と第２の信号とを比較して結果に応じて第２の駆動回路を駆動する比較部を有する。
【００４９】
請求項４に記載の半導体装置は、請求項３に記載の半導体装置の構成に加えて、第１の駆動回路は、制御回路の出力に応じて第２の駆動電流を出力する第２の電流設定部をさらに有し、比較部は、第２の駆動電流に応じた速度で第１の信号と第２の信号とを比較する。
【００５０】
請求項５に記載の半導体装置は、請求項４に記載の半導体装置の構成に加えて、第１の電流設定部は、並列に接続される第１、第２のＭＯＳトランジスタを有し、第１の駆動電流は、活性化された第１のＭＯＳトランジスタおよび活性化された第２のＭＯＳトランジスタに流れる電流の和を含み、第２の電流設定部は、並列に接続される第３、第４のＭＯＳトランジスタを含み、第２の駆動電流は、活性化された第３のＭＯＳトランジスタおよび活性化された第４のＭＯＳトランジスタに流れる電流の和を含み、制御回路は、設定に対応して第１、第２のＭＯＳトランジスタの活性化状態を制御し、第３のＭＯＳトランジスタを第１のＭＯＳトランジスタと連動して活性化し、第４のＭＯＳトランジスタを第２のＭＯＳトランジスタと連動して活性化する。
【００５１】
請求項６に記載の半導体装置は、請求項２に記載の半導体装置の構成に加えて、制御回路は、第１の駆動電流を定めるための第１、第２の制御信号を出力し、第１の電流設定部は、第１の制御信号に応じて活性化される第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタと並列に設けられ、第２の制御信号に応じて活性化される第２のＭＯＳトランジスタとを含み、第１の駆動電流は、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタに流れる電流の和を含む。
【００５２】
請求項７に記載の半導体装置は、請求項２に記載の半導体装置の構成に加えて、制御回路は、電源電流が大きい負荷回路の動作モードにおいて第１の制御信号を活性化し、電源電流が小さい負荷回路の待機モードにおいて第２の制御信号を活性化し、第１の電流設定部は、第１の制御信号の活性化に応じて導通する第１のＭＯＳトランジスタと、第２の制御信号の活性化に応じて導通し、導通時に流れる電流が第１のＭＯＳトランジスタより小さい第２のＭＯＳトランジスタとを有し、第１のレベル変換部は、第１のＭＯＳトランジスタから第１の電流を動作電源電流として受け、第１の電流の大きさに対応した第３のＭＯＳトランジスタを有する第２のレベル変換部と、第２のＭＯＳトランジスタから第２の電流を動作電源電流として受け、第２の電流の大きさに対応した第４のＭＯＳトランジスタを有する第３のレベル変換部と、第２のレベル変換部の出力を制御回路の出力に応じて第１のレベル変換部の出力ノードに伝達するスイッチ回路を有し、第１の駆動電流は第１の電流と第２の電流との和を含む。
【００５３】
請求項８に記載の半導体装置は、請求項７に記載の半導体装置の構成に加えて、第４のＭＯＳトランジスタは、ゲートに参照電位を受け、第３のレベル変換部は、ゲートが内部電源ノードに接続される第５のＭＯＳトランジスタをさらに有し、ＭＯＳトランジスタの飽和領域におけるゲート−ソース間電位差の単位量変化あたりの電流増減量を駆動能力と称すると、第５のＭＯＳトランジスタの駆動能力は、第４のＭＯＳトランジスタの駆動能力よりも小さく、待機モードにおける動作電源電位は参照電位より高い。
【００５４】
請求項９に記載の半導体装置は、請求項７に記載の半導体装置の構成に加えて、第４のＭＯＳトランジスタは、ゲートに参照電位を受け、第３のレベル変換部は、ゲートが内部電源ノードに接続される第５のＭＯＳトランジスタをさらに有し、ＭＯＳトランジスタの飽和領域におけるゲート−ソース間電位差の単位量変化あたりの電流増減量を駆動能力と称すると、第５のＭＯＳトランジスタの駆動能力は、第４のＭＯＳトランジスタの駆動能力よりも大きく、待機モードにおける動作電源電位は参照電位より低い。
【００５５】
請求項１０に記載の半導体装置は、請求項２に記載の半導体装置の構成に加えて、制御回路は、電源電流が大きい負荷回路の動作モードにおいて第１の制御信号を活性化し、電源電流が小さい負荷回路の待機モードにおいて第２の制御信号を活性化し、第１の電流設定部は、第１の制御信号の活性化に応じて導通する第１のＭＯＳトランジスタと、第２の制御信号の活性化に応じて導通し、導通時に流れる電流が第１のＭＯＳトランジスタより小さい第２のＭＯＳトランジスタとを有し、第１のレベル変換部は、第１のＭＯＳトランジスタから第１の電流を動作電源電流として受け、第１の電流の大きさに対応した第３のＭＯＳトランジスタを有し、相補な第１、第２の信号を出力する第２のレベル変換部と、第２のＭＯＳトランジスタから第２の電流を動作電源電流として受け、第２の電流の大きさに対応した第４のＭＯＳトランジスタを有し、相補な第３、第４の信号を出力する第３のレベル変換部とを有し、第１の駆動回路は、第１、第２の信号をそれぞれゲートに受ける第５、第６のＭＯＳトランジスタと、ＭＯＳトランジスタの飽和領域におけるゲート−ソース間電位差の単位量変化あたりの電流増減量を駆動能力と称すると、第５、第６のＭＯＳトランジスタより駆動能力がそれぞれ小さく、第３、第４の信号をそれぞれゲートに受ける第７、第８のＭＯＳトランジスタとを含む。
【００５６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００５７】
また、以降４バンク構成のＳＤＲＡＭにおける電圧降下回路を例に話を進めるが、もちろんバンク数は４以外であっても適用が可能である。
【００５８】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【００５９】
図１を参照して、半導体記憶装置１は、各々が行列状に配列される複数のメモリセルを有するメモリアレイバンク１４＃０〜１４＃３と、外部から与えられるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取込み、内部行アドレス、内部列アドレスおよび内部バンクアドレスを出力するアドレスバッファ２と、外部からクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて半導体記憶装置内部で用いられるクロック信号ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４と、外部から与えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロック信号ＣＬＫＩに同期して取込む制御信号入力バッファ６とを含む。
【００６０】
半導体記憶装置１は、さらに、アドレスバッファ２から内部アドレス信号ｉｎｔ．Ａ０〜ｉｎｔ．Ａ１２および内部バンクアドレス信号ｉｎｔ．ＢＡ０〜ｉｎｔ．ＢＡ１を受け、かつ、制御信号入力バッファ６からクロック信号に同期化された制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてクロック信号ＣＬＫＩに同期して各ブロックに制御信号を出力するコントロール回路と、コントロール回路で認識された動作モードを保持するモードレジスタとを含む。図１においては、コントロール回路とモードレジスタとを１つのブロック８で示す。
【００６１】
コントロール回路は、内部バンクアドレス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマンドデコーダとを含んでいる。
【００６２】
半導体記憶装置１は、さらに、メモリアレイバンク１４＃０〜１４＃３にそれぞれ対応して設けられ、アドレスバッファ２から与えられた行アドレス信号Ｘをデコードする行デコーダとこの行デコーダの出力信号に従ってメモリアレイバンク１４＃０〜１４＃３の内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバとを含む。図１では、行デコーダとワードドライバをまとめてブロック１０＃０〜１０＃３として示す。
【００６３】
半導体記憶装置１は、さらに、アドレスバッファ２から与えられた内部列アドレス信号Ｙをデコードして列選択信号を発生する列デコーダ１２＃０〜１２＃３と、メモリアレイバンク１４＃０〜１４＃３の選択行に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプ１６＃０〜１６＃３とをさらに含む。
【００６４】
半導体記憶装置１は、さらに、外部から書込データを受けて内部書込データを生成する入力バッファ２２と、入力バッファ２２からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０とを含む。
【００６５】
プリアンプおよびライトドライバはメモリアレイバンク１４＃０〜１４＃３に対応してそれぞれ設けられている。図１では、プリアンプとライトドライバは１つのブロックとしてブロック１８＃０〜１８＃３として示される。
【００６６】
なお、入力バッファ２２および出力バッファ２０はクロックバッファ４からクロック信号ＣＬＫＱを受けてこれに同期して端子ＤＱ０〜ＤＱ１５を介して外部とデータを授受する。
【００６７】
半導体記憶装置１は、さらに、ブロック８からコマンド信号ＣＯＭを受けて応じて活性化され外部から与えられる電源電位ｅｘｔ．Ｖｄｄを降下させて内部の各ブロックに電源電位Ｖｄｄを供給する電源電位発生回路１０を含む。
【００６８】
電源電位発生回路１０は、内部電源電位Ｖｄｄの基準となる参照電位Ｖｒｅｆを発生するＶｒｅｆ発生回路３４と、制御信号ＣＯＭに応じて制御信号ＩＣＬ、ＩＣＭ、ＩＣＳを出力するＶＤＣ制御回路３２と、外部電源電位ｅｘｔ．Ｖｄｄを参照電位Ｖｒｅｆまで降下させて電源電位Ｖｄｄを出力するＶＤＣ３６とを含む。
【００６９】
図２は、図１におけるＶｒｅｆ発生回路３４の構成を示す回路図である。
図２を参照して、Ｖｒｅｆ発生回路３４は、定電流源回路４２と、定電流源回路４２の制御の下に参照電位Ｖｒｅｆを出力する電圧出力回路４４とを含む。
【００７０】
定電流源回路４２は、外部電源電位を受けてノイズ除去しノードＮ１に伝達するロウパスフィルタ４６と、ノードＮ１にソースが接続されゲートおよびドレインがノードＮ２に接続されるＰチャネルＭＯＳトランジスタ５２と、ノードＮ２と接地ノードとの間に接続されゲートがノードＮ３に接続されるＮチャネルＭＯＳトランジスタ５４と、ノードＮ１とノードＮ３との間に直列に接続される抵抗５６およびＰチャネルＭＯＳトランジスタ５８と、ドレインおよびゲートがノードＮ３に接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ６０とを含む。ＰチャネルＭＯＳトランジスタ５８のゲートはノードＮ２に接続されている。
【００７１】
ロウパスフィルタ４６は、外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ１との間に接続される抵抗４８と、ノードＮ１と接地ノードとの間に接続されるキャパシタ５０とを含む。
【００７２】
電圧出力回路４４は、外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ４との間に接続されゲートがノードＮ２に接続されるＰチャネルＭＯＳトランジスタ６２と、ノードＮ４とノードＮ５との間に直列に接続されともにゲートがノードＮ５に接続されるＰチャネルＭＯＳトランジスタ６４、６６と、ソースがノードＮ５に接続されゲートおよびドレインが接地ノードに接続されるＰチャネルＭＯＳトランジスタ６８とを含む。
【００７３】
ノードＮ４からは参照電位Ｖｒｅｆが出力される。
図３は、図１に示したＶＤＣ制御回路３２の構成を示す回路図である。
【００７４】
図３を参照して、ＶＤＣ制御回路３２は、図１に示したブロック８からコマンド信号ＣＯＭを受ける。コマンド信号ＣＯＭは、信号ＰＲＥ、ＲＤ、ＷＤ、ＡＣＴ、ＣＫＥＩを含む。
【００７５】
ＶＤＣ制御回路３２は、信号ＰＲＥを遅延時間Ｔｄ２遅延して電力する遅延回路７２と、信号ＰＲＥと遅延回路７２の出力とを受けるＮＯＲ回路７４と、信号ＲＤ、ＷＤを受けるＮＯＲ回路７６と、信号ＡＣＴを受けて遅延時間Ｔｄ１遅延して出力する遅延回路７８と、遅延回路７８の出力を受けて反転するインバータ８０と、信号ＡＣＴとインバータ８０の出力を受けるＮＡＮＤ回路８２と、ＮＯＲ回路７４、７６およびＮＡＮＤ回路８２の出力を受ける３入力のＮＡＮＤ回路８４とを含む。ＮＡＮＤ回路８４は信号ＩＣＬを出力する。
【００７６】
ＶＤＣ制御回路３２は、さらに、信号ＡＣＴを受けて遅延時間Ｔｄ２遅延させて出力する遅延回路８６と、信号ＡＣＴと遅延回路８６の出力とを受けるＮＯＲ回路８８と、ＮＯＲ回路８８の出力を受けて反転するインバータ９０と、インバータ９０の出力および信号ＣＫＥＩを受けるＥＸＮＯＲ回路９２と、インバータ９０の出力とＥＸＮＯＲ回路９２の出力を受けるＮＡＮＤ回路９４と、ＮＡＮＤ回路９４の出力を受けて反転し信号ＩＣＭを出力するインバータ９６と、ＥＸＮＯＲ回路９２の出力を受けて反転し信号ＩＣＳを出力するインバータ９８とを含む。
【００７７】
図４は、図１に示したＶＤＣ３６の構成を示す回路図である。
図４を参照して、ＶＤＣ３６は、参照電位Ｖｒｅｆおよび内部電源電位Ｖｄｄの電位を受けて入力レベルを変換するシフタ回路１０２と、シフタ回路が出力する信号ＲＥＦおよびＳＩＧを受けてそれらの比較を行なうコンパレータ１０４と、コンパレータ１０４の出力に応じて、外部電源電位ｅｘｔ．Ｖｄｄが与えられているノードから内部電源電位Ｖｄｄを出力するノードに対して電流を供給するドライバ１０６とを含む。
【００７８】
シフタ回路１０２は、ＶＤＣ制御回路３２から与えられる信号ＩＣＬ、ＩＣＭ、ＩＣＳに応じて貫通電流Ｉｓを設定する電流設定部１０３と、貫通電流Ｉｓによって駆動され、参照電位Ｖｒｅｆおよび内部電源電位Ｖｄｄの電位をレベル変換するレベル変換部１０５とを含む。
【００７９】
電流設定部１０３は、信号ＩＣＬ、ＩＣＭ、ＩＣＳをそれぞれ受けて反転するインバータ１０８、１１０、１１２と、外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ１１との間に並列に接続されそれぞれゲートにインバータ１０８、１１０、１１２の出力を受けるＰチャネルＭＯＳトランジスタ１１４、１１６、１１８とを含む。
【００８０】
レベル変換部１０５は、ノードＮ１１とノードＮ１２との間に接続されゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ１２０と、ノードＮ１２と接地ノードとの間に接続されゲートがノードＮ１３に接続されるＮチャネルＭＯＳトランジスタ１２２と、ノードＮ１１とノードＮ１３との間に接続されゲートに内部電源電位Ｖｄｄを受けるＮチャネルＭＯＳトランジスタ１２４と、ノードＮ１３のゲートおよびドレインが接続され接地ノードにソースが接続されるＮチャネルＭＯＳトランジスタ１２６とを含む。シフタ回路１０２のノードＮ１２からは信号ＲＥＦが出力されノードＮ１３からは信号ＳＩＧが出力される。
【００８１】
貫通電流Ｉｓは、レベル変換部１０５においてソースが相互に接続されているＮチャネルＭＯＳトランジスタ１２０、１２４に流れる電流の和であり、レベル変換部１０５を動作させる駆動電流である。この貫通電流Ｉｓの値に応じて、レベル変換部１０５の応答速度は増減する。
【００８２】
コンパレータ１０４は、信号ＩＣＬ、ＩＣＭ、ＩＣＳに応じて貫通電流Ｉｃを設定する電流設定部１０７と、貫通電流Ｉｃによって駆動され、信号ＲＥＦおよび信号ＳＩＧを比較する比較部１０９とを含む。
【００８３】
比較部１０９は、外部電源電位ｅｘｔ．Ｖｄｄが与えられているノードとノードＮ１４との間に接続されゲートがノードＮ１５に接続されるＰチャネルＭＯＳトランジスタ１２８と、ノードＮ１４とノードＮ１６との間に接続されゲートに信号ＲＥＦを受けるＮチャネルＭＯＳトランジスタ１３０と、ソースが外部電源電位ｅｘｔ．Ｖｄｄに結合されゲートおよびドレインがノードＮ１５と接続されるＰチャネルＭＯＳトランジスタ１３２と、ノードＮ１５とノードＮ１６との間に接続されゲートに信号ＳＩＧを受けるＮチャネルＭＯＳトランジスタ１３４とを含む。
【００８４】
電流設定部１０７は、ノードＮ１６と接地ノードとの間に並列に接続されそれぞれゲートに信号ＩＣＬ、ＩＣＭ、ＩＣＳを受けるＮチャネルＭＯＳトランジスタ１３６、１３８および１４０とを含む。
【００８５】
コンパレータ１０４のノードＮ１４からはドライバ１０６の供給する電流を制御するための信号ＤＯが出力される。
【００８６】
ドライバ１０６は、外部電源電位ｅｘｔ．Ｖｄｄが与えられているノードと内部電源電位Ｖｄｄを出力するノードとの間に接続されゲートに信号ＤＯを受けるＰチャネルＭＯＳトランジスタ１４２を含む。
【００８７】
貫通電流Ｉｃは、比較部１０９において対をなして差動増幅回路を形成するＮチャネルＭＯＳトランジスタ１３０、１３４に流れる電流の和であり、比較部１０９を動作させる駆動電流である。この貫通電流Ｉｃの値に応じて、比較部１０９の応答速度は増減する。
【００８８】
次に、図２および図３を参照して電源発生回路の動作について説明する。
まず定電流源回路４２について説明する。ＰチャネルＭＯＳトランジスタ５２、５８のチャネル幅をそれぞれＷ１、Ｗ２とする。これらのトランジスタのチャネル長は同じにして、Ｗ１＜Ｗ２と設定する。そしてこれらをサブスレッショルド領域で使用すると、抵抗５６の両端にはＰチャネルＭＯＳトランジスタ５２、５８におけるそれぞれのゲートソース間電位Ｖｇｓの差である電位差ｄＶが発生する。電位差ｄＶは次式のように表現される。
【００８９】
ｄＶ＝ｋ×Ｔ／ｑ×ｌｎ（Ｗ２／Ｗ１）            …（１）
ここで、ｋはボルツマン係数、Ｔは絶対温度、ｑは電子の電荷量を意味する。抵抗５６の両端に電位差ｄＶが与えられているので抵抗５６に流れる電流Ｉｒは、Ｉｒ＝ｄＶ／Ｒと表わすことができる。Ｒは抵抗５６の抵抗値である。Ｒの温度依存性が無視できるとすると、電流Ｉｒは絶対温度Ｔに比例する。つまり正の温度特性を有する。
【００９０】
電圧出力回路４４におけるＰチャネルＭＯＳトランジスタ６２は定電流源回路とカレントミラーを構成し電流Ｉｒが正確に移される。ＰチャネルＭＯＳトランジスタ６４、６６はチャネル抵抗成分を主とする抵抗成分を有し、ＰチャネルＭＯＳトランジスタ６８は主としてしきい値によって決定される抵抗成分を有する。これらをそれぞれチャネル抵抗成分、しきい値成分と呼ぶことにする。チャネル抵抗成分は電流Ｉｒが持つ正の温度特性を継承する。
【００９１】
一方のしきい値成分は、十分大きなサイズのＰチャネルＭＯＳトランジスタを用いることでしきい値電圧が持つ負の温度特性を示す。これらが釣り合うように設定することで、参照電位Ｖｒｅｆの温度特性をなくすことが可能である。
【００９２】
あるいは、どちらか一方の成分の寄与を支配的にすることで、参照電位Ｖｒｅｆが正もしくは負の温度特性を示すように設定することもできる。
【００９３】
図５は、図１に示した電源電位発生回路の動作を説明するための動作波形図である。
【００９４】
図５を参照して、信号ＣＫＥＩ、ＡＣＴ、ＷＲ、ＰＲＥに応じて貫通電流を制御するための信号ＩＣＬ、ＩＣＭ、ＩＣＳが発生される。
【００９５】
シフタにおける貫通電流制限用のＰチャネルＭＯＳトランジスタ１１４、１１６、１１８の定数βをそれぞれβ１１４、β１１６、β１１８とすると、β１１４＞β１１６＞β１１８の関係があり、信号ＩＣＬ、ＩＣＭ、ＩＣＳの活性化状態に応じた貫通電流ＩSが設定される。
【００９６】
信号ＡＣＴはロウ系回路が活性化している期間を示す。信号ＷＲはコラム系回路が活性化している期間を示す。信号ＰＲＥはロウ系回路を非活性化する信号である。信号ＣＫＥＩは外部から与えられるクロックイネーブル信号ＣＫＥを内部に取込んだ信号である。
【００９７】
まずクロックサイクル０において信号ＡＣＴが活性化されると、これを起点として遅延回路７８の遅延時間Ｔｄ１によって信号ＩＣＬがＨレベルに活性化される。応じて図４に示したシフタ回路１０２の貫通電流Ｉｓもその間ＩｓLとなる。
【００９８】
クロックサイクル２において信号ＣＫＥＩがＬレベルにされると、ロウ系回路活性期間内においても、クロック信号を受付けなくてもよいのでクロックバッファが停止する。したがって、さらに消費電流が少なくなるので、ＶＤＣに求められる能力も低くなる。よって、クロックサイクル２において信号ＣＫＥＩがＬレベルにされている間には、信号ＩＣＬ、ＩＣＭ、ＩＣＳのうち信号ＩＣＳのみがＨレベルとなり、貫通電流ＩｓはＩｓｓとなる。
【００９９】
クロックサイクル４において、コラム系回路を活性化させるコマンドを示すＷＴまたはＲＤが与えられると、信号ＩＣＬ、ＩＣＭはともにＨレベルとなり、信号ＩＣＳはＬレベルになる。このときシフタの貫通電流は電源電流の消費のピークに合わせてＩｓLにされる。
【０１００】
クロックサイクル１０において、ロウ系回路の非活性化を示す信号ＰＲＥが入力されると、その立上がりを起点として図３に示した遅延回路７２の遅延時間Ｔｄ２の間信号ＩＣＬがＨレベルにされる。これに、応じて貫通電流ＩｓはＩｓLとされる。それ以外のロウ系回路活性期間は、さほど電源電流の消費が大きくないため、貫通電流が中程度流れるように信号ＩＣＭだけがＨレベルになる。
【０１０１】
このように、適当な内部信号に応じてシフタ回路の貫通電流Ｉｓもコンパレータの貫通電流Ｉｃに合わせて細かく制御することで、ＶＤＣ全体の消費電流を最適化することができる。
【０１０２】
［実施の形態２］
図６は、実施の形態２において用いられるＶＤＣ２００の構成を示す回路図である。
【０１０３】
図６を参照して、ＶＤＣ２００は、シフタ回路１０２に代えてシフタ回路２０２を含む点が図４に示したＶＤＣ３６と異なる。
【０１０４】
シフタ回路２０２は、信号ＩＣＬ、ＩＣＭ、ＩＣＳに応じて貫通電流Ｉｓを設定する電流設定部２０３と、貫通電流Ｉｓによって駆動され、参照電位Ｖｒｅｆおよび内部電源電位Ｖｄｄの電位をレベル変換するレベル変換部２０５とを含む。
【０１０５】
電流設定部２０３は、信号ＩＣＭを受けて反転するインバータ２１０と、信号ＩＣＳを受けて反転するインバータ２１２と、外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ２１との間に接続されゲートにインバータ２１０の出力を受けるＰチャネルＭＯＳトランジスタ２１６と、外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ２１との間に接続されゲートにインバータ２１２の出力を受けるＰチャネルＭＯＳトランジスタ２１８とを含む。
【０１０６】
レベル変換部２０５は、ノードＮ２１とノードＮ２２との間に接続されゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ２２０と、ノードＮ２２と接地ノードとの間に接続されゲートがノードＮ２３に接続されるＮチャネルＭＯＳトランジスタ２２２と、ノードＮ２１とノードＮ２３との間に接続されゲートに内部電源電位Ｖｄｄを受けるＮチャネルＭＯＳトランジスタ２２４と、ゲートおよびドレインがノードＮ２３に接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ２２６とを含む。
【０１０７】
シフタ回路２０２は、ノードＮ２２から信号ＲＥＦを出力し、ノードＮ２３から信号ＳＩＧを出力する。
【０１０８】
他の構成は図４に示したＶＤＣ３６と同様であるので説明は繰返さない。
実施の形態１では、コンパレータの貫通電流Ｉｃとシフタ回路の貫通電流Ｉｓを全く同様に制御していた。しかし、電流仕様などによりコンパレータの貫通電流Ｉｃとは異なる制御をシフタ回路の貫通電流Ｉｓに行なった方が好ましい場合もある。
【０１０９】
元々シフタ回路の貫通電流Ｉｓは比較的小さい。たとえば、図５におけるクロックサイクル２からクロックサイクル３の期間のようなアクティブスタンバイ時、あるいはクロックサイクル１２からクロックサイクル１３の期間のような信号ＣＫＥＩがＨレベルであるスタンバイ時にはコンパレータの貫通電流Ｉｃは小さな値となる。なお、信号ＣＫＥＩがＨレベルとなるスタンバイ時においては、クロックバッファが活性化されているため、少ないながらもある程度の電源電流の消費が発生している。
【０１１０】
このような、コンパレータの貫通電流Ｉｃが小さく抑えられているときのみシフタ回路の貫通電流Ｉｓは目立った存在となる。
【０１１１】
また、図５において信号ＡＣＴがＨレベルで、かつ、信号ＣＫＥＩがＨレベルで、かつ、コマンドを受けていない状態においては、すなわち信号ＩＣＭのみがＨレベルとなっている期間においては電源電流の消費はそれほど大きくない。しかし、この期間は、次サイクルでコマンドを受付けることが可能な時間であり、１サイクル後に電源電流が急激に増加する可能性がある。
【０１１２】
電源電流の急激な増加に対応するためには、予めシフタ回路の貫通電流Ｉｓをある程度流しておき、シフタ回路での遅延時間によりＶＤＣが動作を開始するまでの時間がかかり過ぎないようにする必要がある。
【０１１３】
ちなみに、このようなコマンド受付可能な期間の電流は使用上それほど絞り込むことが求められていない場合が多い。よって、シフタ回路の貫通電流Ｉｓの制御は、コンパレータの貫通電流Ｉｃの制御に比べて大まかに行なうことが許される。
【０１１４】
図６に示した回路においては、シフタ回路の貫通電流Ｉｓは、ＰチャネルＭＯＳトランジスタ２１６、２１８で決定される。ＰチャネルＭＯＳトランジスタ２１６は、信号ＩＣＬあるいはＩＣＭがＨレベルとなるときに導通し、ＰチャネルＭＯＳトランジスタ２１８は信号ＩＣＳがＨレベルになるときに導通状態となる。
【０１１５】
なお、図５の波形を見ればわかるように、信号ＩＣＬがＨレベルになるときは、信号ＩＣＭが必ずＨレベルになっているため、ＰチャネルＭＯＳトランジスタ２１６は信号ＩＣＭを参照してその導通状態が制御されている。
【０１１６】
ＰチャネルＭＯＳトランジスタ２１６、２１８の定数βの値をそれぞれ、β２１６、β２１８とすると、β２１６＞β２１８に設定されている。
【０１１７】
このような構成とすることで、信号ＩＣＭがＨレベルになっているときは、シフタ回路の貫通電流Ｉｓを最大にするために、ＰチャネルＭＯＳトランジスタ２１６を導通状態とする。
【０１１８】
一方、信号ＩＣＳがＨレベルのときには、シフタ回路の貫通電流Ｉｓを絞るために、ＰチャネルＭＯＳトランジスタ２１６は非導通状態とし、ＰチャネルＭＯＳトランジスタ２１８を導通状態とする。
【０１１９】
すなわち、電源電流の消費が大きい期間、あるいは電源電流の消費が１クロックサイクル後に急激に増える可能性がある期間には、シフタ回路の貫通電流Ｉｓを大きくし、電源電流の消費が十分小さい期間にはシフタ回路の貫通電流Ｉｓを絞ることができる。
【０１２０】
図７は、実施の形態２における他の変形例であるＶＤＣ２００ａの構成を示す回路図である。
【０１２１】
図７を参照して、ＶＤＣ２００ａは、シフタ回路２０２に代えてシフタ回路２０２ａを含む点が図６に示したＶＤＣ２００と異なる。
【０１２２】
シフタ回路２００ａは、電流設定部２０３にかえて電流設定部２０３ａを含む。電流設定部２０３ａは、インバータ２１０に代えて、信号ＩＣＬを受けて反転しＰチャネルＭＯＳトランジスタ２１６のゲートに与えるインバータ２３０を含み、インバータ２１２に代えて、信号ＩＣＳ、ＩＣＭ、ＩＣＬを受けてこれらの信号に応じた出力をＰチャネルＭＯＳトランジスタ２１８に与えるゲート回路２３２を含む点が図６における電流設定部２０３と異なる。
【０１２３】
他の構成は図６に示したＶＤＣ２００と同様であるので、説明は繰返さない。
図７に示した回路によれば、図５において信号ＡＣＴ、ＣＫＥＩがともにＨレベルで、かつコマンドを受けていない期間すなわち信号ＩＣＬがＬレベルで、信号ＩＣＭがＨレベルの場合もシフタ回路の貫通電流Ｉｓを絞っておいてもよい場合である。
【０１２４】
以上説明したように、実施の形態２に示した構成をとることにより、シフタ回路の貫通電流Ｉｓの制御が簡略化され、かつスタンバイ時における待機電流を低減することができる半導体装置を実現することができる。
【０１２５】
［実施の形態３］
実施の形態１および実施の形態２では、シフタ回路を構成するトランジスタサイズはそのままで貫通電流Ｉｓを制御していた。
【０１２６】
たとえば、図４、図６、図７に示したシフタ回路１０２、２０２、２０２ａの構成では、電源側に挿入されたＰチャネルＭＯＳトランジスタのドレインに電圧が変化し、応じてＮチャネルＭＯＳトランジスタのチャネル長変調効果などによりシフタ回路の貫通電流Ｉｓが変化する。
【０１２７】
チャネル長変調効果とはＭＯＳトランジスタにおいて、実効的なチャネル長がドレイン電圧によって変わり、応じてドレイン電流が変化することをいう。
【０１２８】
ＮチャネルＭＯＳトランジスタが飽和領域で動作しつつこのチャネル長変調効果により貫通電流Ｉｓが制御される範囲内ならば、信号ＳＩＧ、ＲＥＦのレベルは式（１）、（２）からわかるようにあまり変化しない。
【０１２９】
しかし、貫通電流Ｉｓの変動範囲が広い場合には、シフタ回路を構成するＮチャネルＭＯＳトランジスタが飽和領域で動作できなくなり、信号ＳＩＧ、ＲＥＦのレベルが信号ＩＣＬ、ＩＣＭ、ＩＣＳの状態によって大きく変わる可能性がある。
【０１３０】
信号ＳＩＧ、ＲＥＦのレベルが大きく変動するとコンパレータの動作にも影響を与えてしまう。したがって、貫通電流Ｉｓの変動範囲を広くすると、シフタ回路を備えたＶＤＣの貫通電流制御自体が難しいものとなってしまう。
【０１３１】
図８は、実施の形態３において用いられるＶＤＣ３００の構成を示す回路図である。
【０１３２】
図８を参照して、ＶＤＣ３００は、シフタ回路１０２に代えてシフタ回路３０１を含む点が図４に示したＶＤＣ３６と異なる。
【０１３３】
シフタ回路３０１は、信号ＩＣＬ、ＩＣＭ、ＩＣＳに応じて貫通電流Ｉｓを設定する電流設定部３０３と、貫通電流Ｉｓによって駆動され、参照電位Ｖｒｅｆおよび内部電源電位Ｖｄｄの電位をレベル変換するレベル変換部３０２、３０４とを含む。
【０１３４】
レベル変換部３０４は、電源電流があまり消費されていない場合に対応して設けられる。レベル変換部３０２は、電源電流の消費が大きい場合に対応して設けられる。
【０１３５】
シフタ回路３０１は、電源電流の消費が小さい場合にレベル変換部３０２の出力を信号ＳＩＧ、ＲＥＦから切り離すスイッチ回路３０６をさらに含む。
【０１３６】
電流設定部３０３は、信号ＩＣＬを受けて反転するインバータ３１２と、外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ３１との間に接続されゲートにインバータ３１２の出力を受けるＰチャネルＭＯＳトランジスタ３１６とを含む。
【０１３７】
電流設定部３０３は、さらに、信号ＩＣＬ、ＩＣＭ、ＩＣＳを受けて動作するゲート回路３６２と、外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ３６との間に接続されゲートにゲート回路３６２の出力を受けるＰチャネルＭＯＳトランジスタ３６８とを含む。
【０１３８】
ここで、ゲート回路３６２は、信号ＩＣＬの反転値と信号ＩＣＭとの論理積の値を信号ＩＣＳと否定和をとった値を出力する。
【０１３９】
レベル変換部３０２は、インバータ３１２の出力を受けて反転するインバータ３１４と、ノードＮ３１とノードＮ３２との間に設けられゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ３２０と、ノードＮ３１とノードＮ３３との間に設けられゲートに内部電源電位Ｖｄｄを受けるＮチャネルＭＯＳトランジスタ３２４と、ノードＮ３２とノードＮ３４との間に設けられゲートがノードＮ３３と接続されるＮチャネルＭＯＳトランジスタ３２２と、ノードＮ３３にゲートおよびドレインが接続されノードＮ３４にソースが接続されるＮチャネルＭＯＳトランジスタ３２６と、ノードＮ３４と接地ノードとの間に接続されゲートにインバータ３１４の出力を受けるＮチャネルＭＯＳトランジスタ３２８とを含む。
【０１４０】
レベル変換部３０４は、ゲート回路３６２の出力を受けて反転するインバータ３６６と、ノードＮ３６とノードＮ３８との間に接続されゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ３７０と、ノードＮ３８とノードＮ３９との間に接続されゲートがノードＮ３７と接続されるＮチャネルＭＯＳトランジスタ３７２と、ノードＮ３６とノードＮ３７との間に接続されゲートに内部電源電位Ｖｄｄを受けるＮチャネルＭＯＳトランジスタ３７４と、ノードＮ３７にゲートおよびドレインが接続されソースがノードＮ３９に接続されるＮチャネルＭＯＳトランジスタ３７６と、ノードＮ３９と接地ノードの間に接続されゲートにインバータ３６６の出力を受けるＮチャネルＭＯＳトランジスタ３７８とを含む。
【０１４１】
スイッチ回路３０６は、ノードＮ３３とノードＮ３７との間に並列に接続されそれぞれゲートに信号ＩＣＬ、ＺＩＣＬを受けるＮチャネルＭＯＳトランジスタ３８４、３８２と、ノードＮ３２とノードＮ３８との間に並列に接続されそれぞれゲートに信号ＩＣＬ、ＺＩＣＬを受けるＮチャネルＭＯＳトランジスタ３８８、ＰチャネルＭＯＳトランジスタ３８６とを含む。ここで、信号ＺＩＣＬは、信号ＩＣＬの反転信号である。
【０１４２】
シフタ回路３０１のノードＮ３８からはコンパレータに対して信号ＲＥＦが出力され、ノードＮ３７からはコンパレータ１０４に対して信号ＳＩＧが出力される。コンパレータ１０４およびドライバ１０６は図４に示した構成と同様の構成を有するため説明は繰返さない。
【０１４３】
実施の形態３においては、設定したいシフタの貫通電流Ｉｓに応じて複数のシフタを用意し、信号ＩＣＬ、ＩＣＭ、ＩＣＳの状態によってそれらを交互に切換える。
【０１４４】
レベル変換部３０２の貫通電流をＩｓ１とし、レベル変換部３０４の貫通電流をＩｓ２とすると、貫通電流Ｉｓ１は貫通電流Ｉｓ２より大きい。個々のシフタにおいては、その貫通電流Ｉｓに適したサイズのトランジスタが使用される。
【０１４５】
図５における信号ＩＣＬがＨレベルとなる電源電流の消費が大きい期間にレベル変換部３０２が活性化され、急激に電源電流の消費が増大してもシフタ回路は速やかに応答して内部電源電位Ｖｄｄの変動を信号ＳＩＧおよびＲＥＦに変換することができる。
【０１４６】
逆に、スタンバイ時においては、レベル変換部３０２は非活性化されレベル変換部３０４が活性化される。シフタ回路３０１の貫通電流はＩｓ２に絞られるので、ＶＤＣ全体の消費電流低減をすることができる。
【０１４７】
ＮチャネルＭＯＳトランジスタ３２２、３７６の定数βをそれぞれβ３２２、β３７６とすると。それぞれの貫通電流と定数βとの値には次式が成立する。
【０１４８】
Ｉｓ１／β３２２＝Ｉｓ２／β３７６…（５）
このとき、シフタ回路３０２、３０４の出力は等しくなる。また、両シフタ回路はともに同時に活性化することがないように制御されており、かつ、非活性化されているシフタ回路の出力は活性化されているシフタ回路の出力に干渉しないように構成されている。
【０１４９】
また、コンパレータ側の貫通電流Ｉｃは図４におけるノードＮ１６の電位Ｖｃが接地電圧にほぼ等しい場合ならば（４）式で表わされる。両シフタ回路でＩｓ／βが一定であることから、シフタ回路の貫通電流Ｉｓを変化させてもコンパレータの貫通電流Ｉｃは一定であることがわかる。
【０１５０】
したがって、シフタ回路の貫通電流Ｉｓとコンパレータの貫通電流Ｉｃが不都合な相関関係をもたないため、コンパレータの貫通電流Ｉｓはシフタ回路の貫通電流Ｉｓに無関係に図４におけるＮチャネルＭＯＳトランジスタ１３６、１３８、１４０を切換えることにより制御することができる。
【０１５１】
実施の形態３では実施の形態１および実施の形態２に比べるとレベル変換部を複数設けているので、シフタ回路部のレイアウト面積は増加する。しかし、図８に示したようなＶＤＣでは、コンパレータおよびドライバ部分の面積に比べてシフタ回路の面積は小さいため、レベル変換部１つ分のレイアウト面積の増加はそれほど大きくない。
【０１５２】
以上説明したように、実施の形態３においては、シフタ回路内に複数のレベル変換部を用意し、状態に応じて活性化させるレベル変換部を選択することで、常にシフタ回路の出力のレベルを所望の範囲に入れておくことができる。加えて、コンパレータの貫通電流Ｉｃとシフタ回路の貫通電流Ｉｓを全く独立して制御できるので、ＶＤＣ全体としての電流制御の自由度が広くなる。
【０１５３】
［実施の形態４］
実施の形態３では、設定したいシフタ回路の貫通電流Ｉｓの値に応じて複数のレベル変換部を用意していた。そして、それら複数のレベル変換部の出力レベルは一致するように設定されている。
【０１５４】
ここで、図８において、スタンバイ期間に活性化されるシフタ回路３０４に関して内部電源電位Ｖｄｄを受けるＮチャネルＭＯＳトランジスタ３７４の定数βの値と参照電位Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ３７０の定数βの値をアンバランスにすると、スタンバイ期間において内部電源電位Ｖｄｄの設定されるレベルが参照電位Ｖｒｅｆからずれる。
【０１５５】
これを積極的に利用し、ＮチャネルＭＯＳトランジスタ３７４の定数βの値をＮチャネルＭＯＳトランジスタ３７０の定数βの値よりも若干小さく設定する。
【０１５６】
すると、シフタ回路３０４が活性化されている期間は、内部電源電位Ｖｄｄは参照電位Ｖｒｅｆより若干高めに維持される。
【０１５７】
たとえば、図５における信号ＡＣＴがＨレベルでかつ信号ＣＫＥＩがＨレベルでかつコマンドを受けていない状態を考える。つまり、このような信号ＩＣＭのみＨレベルの期間を考えるとどの時点でコラム系回路が活性化されあるいはロウ系回路が非活性化される動作、すなわち電源電流が増加する動作が行なわれるかわからない。このような動作が開始された場合には、シフタ回路の貫通電流Ｉｓを大きくしていたとしても、ＶＤＣの反応が十分間に合わず、内部電源電位が一瞬低下してしまう場合がある。
【０１５８】
そこで、このような次に電源電流の消費が増大する可能性が大きい期間においては内部電源電位を少し高めに設定することができれば、デカップル容量により多くの電荷が蓄えられているため内部電源電位の低下を防ぐことができる。
【０１５９】
逆に、ＮチャネルＭＯＳトランジスタ３７６の定数βの値をＮチャネルＭＯＳトランジスタ３７０の定数βの値よりも若干大きく設定すると、シフタ回路３０４が活性化されている期間は、内部電源電位Ｖｄｄは参照電位Ｖｒｅｆより若干低めに維持される。
【０１６０】
たとえば、図５におけるクロックサイクル２〜３の期間すなわち信号ＡＣＴがＨレベルかつＣＫＥＩがＬレベルの期間では、あるバンクのロウ系回路が活性化されたまま低消費電流で待機している状態であり、一般的なＤＲＡＭの規格上ウエイトサイクルなしに次の動作が行なわれることはない。
【０１６１】
そこで、この期間では内部電源電位Ｖｄｄを低めに設定することで、低消費電力を実現することができる。
【０１６２】
以上より、複数のレベル変換部のうち、スタンバイ期間に活性化されるレベル変換部の設定を、ＶＤＣが内部電源電位Ｖｄｄを参照電位Ｖｒｅｆよりずらして発生するようにすることで、次の動作に伴う内部電源電位Ｖｄｄの低下の予防や信号ＣＫＥがＬレベルとなるアクティブスタンバイ期間における低消費電流化などを実現することができる。
【０１６３】
［実施の形態５］
図９は、実施の形態５におけるＶＤＣ４００の構成を示すブロック図である。
【０１６４】
図９を参照して、ＶＤＣ４００は、信号ＩＣＳ、ＩＣＭ、ＩＣＬによって貫通電流Ｉｓが制御され参照電位Ｖｒｅｆと内部電源電位Ｖｄｄとをレベルシフトして信号ＳＩＧ３、ＳＩＧ４、ＲＥＦ３、ＲＥＦ４を出力するシフタ回路４０１と、信号ＳＩＧ３、ＳＩＧ４、ＲＥＦ３、ＲＥＦ４を受けて信号ＤＯをドライバに対して出力するコンパレータ回路４０２と、信号ＤＯに応じて外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードから内部電源電位Ｖｄｄを出力するノードに対して電流供給を行なうドライバ１０６とを含む。ドライバ１０６の構成は図４に示したＶＤＣ３６の場合と同様であるので説明は繰返さない。
【０１６５】
ＶＤＣ４００は、制御信号ＩＣＳ、ＩＳＭ、ＩＳＬをシフタ回路４０１が受ける。コンパレータ回路４０２は制御信号ＩＣＳ、ＩＳＭ、ＩＳＬを受けていない。代わりに、コンパレータ回路４０２はその貫通電流Ｉｃの制御をシフタ回路からの出力信号に応じて行なう。
【０１６６】
図１０は、図９におけるシフタ回路４０１の構成を示す回路図である。
図１０を参照して、シフタ回路４０１は、シフタ回路の貫通電流を信号ＩＣＬ、ＩＣＭ、ＩＣＳに応じて設定する電流設定部４０５と、大きい貫通電流Ｉｓ３に対応して設けられるレベル変換部４０４と、スタンバイ期間に対応した小さな貫通電流Ｉｓ４に対応して設けられるレベル変換部４０６とを含む。
【０１６７】
電流設定部４０５は、信号ＩＣＬを受けて反転するインバータ４１２と、外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ４１との間に接続されゲートにインバータ４１２の出力を受けるＰチャネルＭＯＳトランジスタ４１６とを含む。
【０１６８】
電流設定部４０５は、さらに、信号ＩＣＬ、ＩＣＭ、ＩＣＳを受けて動作するゲート回路４６２と、ゲート回路４６２の出力をゲートに受け外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ４６との間に接続されるＰチャネルＭＯＳトランジスタ４６８とを含む。
【０１６９】
ゲート回路４６２は、信号ＩＣＬの反転値と信号ＩＣＭの値の論理積を信号ＩＣＳの値と否定和をとった値を出力する。
【０１７０】
レベル変換部４０４は、ノードＮ４１とノードＮ４２との間に接続されゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ４２０と、ノードＮ４２と接地ノードとの間に接続されゲートにノードＮ４３が接続されるＮチャネルＭＯＳトランジスタ４２２と、ノードＮ４１とノードＮ４３との間に接続されゲートに内部電源電位Ｖｄｄを受けるＮチャネルＭＯＳトランジスタ４２４と、ゲートおよびドレインがノードＮ４３に接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ４２６とを含む。
【０１７１】
レベル変換部４０４は、さらに、ノードＮ４３と接地ノードとの間に接続されゲートにインバータ４１２の出力を受けるＮチャネルＭＯＳトランジスタ４３０と、ノードＮ４２と接地ノードとの間に接続されゲートにインバータ４１２の出力を受けるＮチャネルＭＯＳトランジスタ４２８とを含む。
【０１７２】
ノードＮ４２からは信号ＲＥＦ３が出力され、ノードＮ４３からは信号ＳＩＧ３が出力される。
【０１７３】
シフタ回路４０６は、ノードＮ４６とノードＮ４８との間に接続されゲートに参照電位Ｖｒｅｆを受けるＮチャネルＭＯＳトランジスタ４７０と、ノードＮ４８と接地ノードとの間に接続されゲートがノードＮ４７に接続されるＮチャネルＭＯＳトランジスタ４７２と、ノードＮ４６とノードＮ４７との間に接続されゲートに内部電源電位Ｖｄｄが与えられるＮチャネルＭＯＳトランジスタ４７４と、ゲートおよびドレインがノードＮ４７に接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ４７６とを含む。
【０１７４】
レベル変換部４０６は、さらに、ノードＮ４７と接地ノードとの間に接続されゲートにゲート回路４６２の出力を受けるＮチャネルＭＯＳトランジスタ４８０と、ノードＮ４８と接地ノードとの間に接続されゲートにゲート回路４６２の出力を受けるＮチャネルＭＯＳトランジスタ４７８とを含む。
【０１７５】
ノードＮ４７からは信号ＳＩＧ４が出力されノードＮ４８からは信号ＲＥＦ４が出力される。
【０１７６】
図１１は、図９におけるコンパレータ回路４０２の構成を示す回路図である。図１１を参照して、コンパレータ回路４０２は、外部電源電位ｅｘｔ．Ｖｄｄが与えられるノードとノードＮ５２との間に接続されゲートがノードＮ５１に接続されるＰチャネルＭＯＳトランジスタ４８４と、ゲートおよびドレインがノードＮ５１に接続されソースが外部電源電位ｅｘｔ．Ｖｄｄに結合されるＰチャネルＭＯＳトランジスタ４８６と、ノードＮ５２と接地ノードとの間に並列に接続されそれぞれゲートに信号ＲＥＦ４、ＲＥＦ３を受けるＮチャネルＭＯＳトランジスタ４８８、４９０と、ノードＮ５１と接地ノードとの間に並列に接続されそれぞれゲートに信号ＳＩＧ３、ＳＩＧ４を受けるＮチャネルＭＯＳトランジスタ４９２、４９４とを含む。
【０１７７】
再び図１０を参照して、シフタ回路４０１は、必要な貫通電流Ｉｓに応じて大きな貫通電流Ｉｓ３に設定されているシフタ回路４０４と、小さい貫通電流Ｉｓ４に設定されているシフタ回路４０６を含んでおり、それぞれは、貫通電流Ｉｓに応じたトランジスタサイズのＮチャネルＭＯＳトランジスタで構成される。
【０１７８】
ＮチャネルＭＯＳトランジスタ４２２、４７６の定数βの値をそれぞれβ４２２、β４７６とすると、貫通電流とトランジスタサイズの定数βとの間には次式が成立するとする。
【０１７９】
Ｉｓ３／β４２２＝Ｉｓ４／β４７６＝Ｉｓ０…（６）
また、両シフタ回路は同時に活性化されることはなく、非活性化されているシフタ回路の出力はインバータ４１２の出力およびゲート回路４６２の出力によって接地電位に固定される。
【０１８０】
一方、図１１に示したコンパレータ回路は、信号ＳＩＧ３、ＳＩＧ４、ＲＥＦ３、ＲＥＦ４を受けるＮチャネルＭＯＳトランジスタ４９２、４９４、４９０、４８８を有している。ＮチャネルＭＯＳトランジスタ４９２と４９０とは定数βの値が同じであり、同様に、ＮチャネルＭＯＳトランジスタ４９４と４８８は定数βの値が同じである。
【０１８１】
なお、ＮチャネルＭＯＳトランジスタ４８８〜４９４のソースと接地ノードとの間に電流制限用のトランジスタが挿入されていないが、発生する内部電源電位Ｖｄｄのレベルが低い場合には、わざわざソース電位を浮かさなくてもＮチャネルＭＯＳトランジスタ４８８〜４９４は十分飽和領域で動作する。
【０１８２】
もちろん、ＮチャネルＭＯＳトランジスタ４８８〜４９４のソースと接地ノードとの間に電流制限用のトランジスタを挿入してもよい。このトランジスタを挿入する場合は、そのゲートを固定電位に結合するのが一番簡単である。
【０１８３】
次にＶＤＣ４００の動作を説明する。
図１０、図１１を参照して、たとえば信号ＩＣＬがＨレベルの期間には、シフタ回路４０４が活性化され信号ＳＩＧ３、ＲＥＦ３が出力される。一方信号ＳＩＧ４、ＲＥＦ４は接地電圧に固定される。
【０１８４】
コンパレータ４０２は、信号ＳＩＧ３、ＲＥＦ３をそれぞれ受けるＮチャネルＭＯＳトランジスタ４９２、４９０のみが導通する。β４９２をＮチャネルＭＯＳトランジスタ４９２の定数βとする。この時、貫通電流Ｉｃはβ４９２×Ｉｓ０となる。
【０１８５】
また、信号ＩＣＳがＨレベルとなる期間は、シフタ回路４０６が活性化され、信号ＳＩＧ４、ＲＥＦ４を出力する。この場合は、信号ＳＩＧ３、ＲＥＦ３は接地電圧に固定される。よって、コンパレータ回路４０２は、信号ＳＩＧ４、ＲＥＦ４をそれぞれ受けるＮチャネルＭＯＳトランジスタ４９４、４８８のみが導通する。β４９４をＮチャネルＭＯＳトランジスタ４９４の定数βとする。この時、コンパレータの貫通電流Ｉｃはβ４９４×Ｉｓ０となる。
【０１８６】
これらの定数βを適当に設定すれば、シフタ回路の貫通電流Ｉｓの定数倍としてコンパレータ回路の貫通電流Ｉｃを制御することができる。
【０１８７】
以上説明したように、シフタ回路を備えたＶＤＣで、シフタ回路の電流を制御するだけでもそれに応じた貫通電流Ｉｃにコンパレータの貫通電流を制御することが同時かつ一元的にでき、回路が簡略化される。
【０１８８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８９】
【発明の効果】
請求項１〜２に記載の半導体装置は、適当な内部信号に応じてシフタ回路の応答速度を細かく制御することで、ＶＤＣ全体の消費電流を最適化することができる。
【０１９０】
請求項３〜５に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、シフタ回路の貫通電流Ｉｓをコンパレータの貫通電流Ｉｃに合わせて細かく制御することで、ＶＤＣ全体の消費電流を最適化することができる。
【０１９１】
請求項６に記載の半導体装置は、請求項２に記載の半導体装置が奏する効果に加えて、適当な内部信号に応じてシフタ回路の貫通電流Ｉｓを細かく制御することで、ＶＤＣ全体の消費電流を最適化することができる。
【０１９２】
請求項７に記載の半導体装置は、請求項２に記載の半導体装置が奏する効果に加えて、シフタ回路内に複数のレベル変換部を用意し、状態に応じて活性化させるレベル変換部を選択することで、常にシフタ回路の出力のレベルを所望の範囲に入れておくことができる。加えて、コンパレータの貫通電流Ｉｃとシフタ回路の貫通電流Ｉｓを全く独立して制御できるので、ＶＤＣ全体としての電流制御の自由度が広くなる。
【０１９３】
請求項８に記載の半導体装置は、請求項７に記載の半導体装置の奏する効果に加えて、複数のレベル変換部のうち、スタンバイ期間に活性化されるレベル変換部のトランジスタの定数βの設定を、ＶＤＣが内部電源電位Ｖｄｄを参照電位Ｖｒｅｆより高く発生するようにすることで、次の動作に伴う内部電源電位Ｖｄｄの低下の予防をすることができる。
【０１９４】
請求項９に記載の半導体装置は、請求項７に記載の半導体装置の奏する効果に加えて、複数のレベル変換部のうち、スタンバイ期間に活性化されるレベル変換部のトランジスタの定数βの設定を、ＶＤＣが内部電源電位Ｖｄｄを参照電位Ｖｒｅｆより低く発生するようにすることで、信号ＣＫＥがＬレベルとなるアクティブスタンバイ期間における低消費電流化などを実現することができる。
【０１９５】
請求項１０に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、シフタ回路の貫通電流Ｉｓをコンパレータの貫通電流Ｉｃに合わせて細かく制御することで、ＶＤＣ全体の消費電流を最適化することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【図２】  図１におけるＶｒｅｆ発生回路３４の構成を示す回路図である。
【図３】  図１に示したＶＤＣ制御回路３２の構成を示す回路図である。
【図４】  図１に示したＶＤＣ３６の構成を示す回路図である。
【図５】  図１に示した電源電位発生回路の動作を説明するための動作波形図である。
【図６】  実施の形態２において用いられるＶＤＣ２００の構成を示す回路図である。
【図７】  実施の形態２における他の変形例であるＶＤＣ２００ａの構成を示す回路図である。
【図８】  実施の形態３において用いられるＶＤＣ３００の構成を示す回路図である。
【図９】  実施の形態５におけるＶＤＣ４００の構成を示すブロック図である。
【図１０】  図９におけるシフタ回路４０１の構成を示す回路図である。
【図１１】  図９におけるコンパレータ回路４０２の構成を示す回路図である。
【図１２】  従来の半導体チップの例であるＳＤＲＡＭ５０１の構成を示すブロック図である。
【図１３】  図１２に示したＶＤＣ５３６の構成を示す回路図である。
【図１４】  ＳＤＲＡＭのライト動作時の外部信号波形を示す動作波形図である。
【図１５】  消費電流の時間的変化を示す概略波形図である。
【符号の説明】
１  半導体記憶装置、８  コントロール回路＆モードレジスタ、１０  電源電圧発生回路、１０＃０〜１０＃３  行デコーダ＆ワードドライバ、１２＃０〜１２＃３  列デコーダ、１４＃０〜１４＃３  メモリアレイバンク、１６＃０〜１６＃３  センスアンプ、１８＃０〜１８＃３  プリアンプ＆ライトドライバ、３２  ＶＤＣ制御回路、３４  Ｖｒｅｆ発生回路、３６，２００，２００ａ，３００，４００  ＶＤＣ、１０６  ドライバ、１０２，２０２，２０２ａ，３０１，３０２，３０４，４０１，４０４，４０６  シフタ回路、１０４，４０２  コンパレータ回路、７２，７８，８６  遅延回路、１３６〜１４０，１２０〜１２６，２２０〜２２６，３２０〜３２８，３７０〜３７８，４２０〜４３０，４７０〜４８０，４８８〜４９４  ＮチャネルＭＯＳトランジスタ、１０８〜１１２  インバータ、１１４〜１１８，２１６，２１８，３１６，３６８，４１６，４６８  ＰチャネルＭＯＳトランジスタ、２３２，３６２，４６２  ゲート回路、１０５，２０５，３０２，３０４，４０４，４０６  レベル変換部、１０３，１０７，２０３，２０３ａ，３０３，４０５  電流設定部、１０９  比較部。
【図１】
0004353593.tif 000002
【図２】
0004353593.tif 000003
【図３】
0004353593.tif 000004
【図４】
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【図５】
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【図６】
0004353593.tif 000007
【図７】
0004353593.tif 000008
【図８】
0004353593.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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