(57)【特許請求の範囲】
【請求項１】
第１導電型の第１のトランジスタおよび第２導電型の第２のトランジスタを含む複数のメモリセルを有する半導体記憶装置であって、
前記第１のトランジスタのチャネルが形成される第１の能動領域と、前記第２のトランジスタのチャネルが形成される第２の能動領域とは、前記第１のトランジスタおよび第２のトランジスタの各チャネル電流方向が各メモリセル内で互いに平行となるように配置されると共に、
前記複数のメモリセルのうち、前記チャネル電流方向と直交する方向で隣接する２つのメモリセルが、前記チャネル電流方向に互いに１／２ビット分ずれた位置関係を有するよう構成され、かつ、前記チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１の能動領域および第２の能動領域は、前記隣接する２つのメモリセル間でそれぞれ分離されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のトランジスタおよび第２のトランジスタの各ゲート電極を兼用する配線層のパターンが、前記１の能動領域または第２の能動領域上を、それぞれ、前記１の能動領域または第２の能動領域と直交して横切るように配置されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の能動領域に前記第１のトランジスタが４つ直列に設けられると共に、
前記第２の能動領域に前記第２のトランジスタが２つ直列に設けられている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
それぞれ前記第１の能動領域と直交するように配線され、第１導電型のワードトランジスタのゲート電極を兼用する平行ストライプ状の２本のワード線と、
これら２本のワード線間で、それぞれ前記第１の能動領域および第２の能動領域双方に対して直交し、かつ第１導電型の駆動トランジスタ，第２導電型の負荷トランジスタ一つずつの組ごとにゲート同士をそれぞれ接続し互いに平行に配置された２本の共通ゲート線と
を各メモリセルごとに有する
ことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば６トランジスタ構成のＳＲＡＭ（Static Random Access Memory ；スタティック・ランダム・アクセス・メモリ）セル等、メモリセルがＣＭＯＳ（Complementary Metal Oxide Semiconductor)構成である半導体記憶装置に係り、特に、ワード線を各ワードトランジスタ毎に分離して配置したスプリットワード線(Split Word Line) 型ＳＲＡＭに好適な半導体記憶装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭセルは、一般に、フリップフロップと、ワード線の印加電圧に応じて導通／非導通が制御されフリップフロップの２つの記憶ノードそれぞれをビット線に接続するか否かを決める２つのトランジスタ（ワードトランジスタ）とから構成されている。このＳＲＡＭセルは、フリップフロップの負荷素子の違いにより、ＭＯＳトランジスタ負荷型と高抵抗負荷型との２種類に大別できる。このうちＭＯＳトランジスタ負荷型は、６つのトランジスタを有する構成となっており、負荷トランジスタの種類に応じてｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳという）負荷型、ＴＦＴ(Thin Film Transistor)負荷型が知られている。
【０００３】
〔従来技術１〕
図２７は、従来のｐＭＯＳ負荷型ＳＲＡＭセル３００の配置パターン例を示す平面図である。この図は、トランジスタのゲートを形成した後の様子を表すもので、セル内部の接続線やビット線等の上層配線層は省略されている。その代わりに、図２７では、上層配線層により接続される部分同士の結線をパターン図に重ねて示している。
【０００４】
このｐＭＯＳ負荷型のＳＲＡＭセル３００は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳという）が形成される２つのｐ型能動領域３０２ａ，３０２ｂ、ｐＭＯＳが形成される２つのｎ型能動領域３０４ａ，３０４ｂを有しており、これら能動領域３０２ａ，３０２ｂ，３０４ａ，３０４ｂの周囲は、例えばＬＯＣＯＳ(Local Oxidation of Silicon)或いはトレンチ構造の素子分離絶縁領域となっている。
【０００５】
この従来のＳＲＡＭセル３００において、２つのｐ型能動領域３０２ａ，３０２ｂはそれぞれ平面形状がほぼ直角に外側に曲がっており、その屈曲部を挟んで両側に駆動トランジスタＱｎ１（又はＱｎ２）とワードトランジスタＱｎ３（又はＱｎ４）とがそれぞれ形成されている。ワードトランジスタＱｎ３，Ｑｎ４のポリシリコンゲート(Poly-Si Gate)電極を兼ねるワード線ＷＬが、２つのｐ型能動領域３０２ａ，３０２ｂ双方に対してほぼ直交し、図２７において横方向にセル間を貫いて配線されている。これに対して、駆動トランジスタＱｎ１，Ｑｎ２のポリシリコンゲート電極を兼ねる共通ゲート線３０６ａ，３０６ｂは、セルごとに個別に設けられている。すなわち、共通ゲート線３０６ａがｐ型能動領域３０２ａに対して図２７の縦方向に直交し、また同様な方向に、共通ゲート線３０６ｂがｐ型能動領域３０２ｂに対して直交している。
【０００６】
これら共通ゲート線３０６ａ，３０６ｂは、それぞれｎ型能動領域３０４ａ，３０４ｂに対しても直交している。これにより、ｎ型能動領域３０４ａ，３０４ｂにそれぞれｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）が形成されている。この負荷トランジスタＱｐ１と駆動トランジスタＱｎ１とにより第１のインバータが構成され、同様に、負荷トランジスタＱｐ２と駆動トランジスタＱｎ２とにより第２のインバータが構成されている。なお、これら共通ゲート線３０６ａ，３０６ｂは、それぞれ途中から分岐しており、図２７に結線で示すように、２層目のポリシリコン配線層で、一方のインバータの入力端が他方のインバータ出力端に相互に接続されている。また、電源電圧ＶCCの供給線，共通電位ＶSSの供給線およびビット線ＢＬ１，ＢＬ２が図示のように結線されている。
【０００７】
〔従来技術２〕
近年、例えば、「A LOW COST MICROPROCESSOR COMPATIBLE, 18.4μm2,6-T BULK CELL TECHNOLOGY FOR HIGH SPEED SRAMS. VLSI Symposium Report,PP65-66,1993」において、ワード線を各ワードトランジスタ毎に分離して配置したスプリットワード線(Split Word Line) 型ＳＲＡＭセルが提案されている。
【０００８】
図２８は、この文献に記載されたスプリットワード線型セルの配置パターンを示しており、図２７と同様に平面図を表している。
【０００９】
このスプリットワード線型ＳＲＡＭセル３１０において、ｎＭＯＳが形成されるｐ型能動領域３１２が各インバータおよびワードトランジスタ間で共通に設けられ、かつワード線方向に隣接するセル間でも共通化されている。同様に、ｐＭＯＳが形成されるｎ型能動領域３１４が各インバータ間、およびワード線方向に隣接するセル間で共通に設けられている。なお、図２８において示す結線は基本的には図２７と同様であるが、ここでは各インバータのｐＭＯＳとｎＭＯＳの直列接続が２層目のポリシリコン層、ｐＭＯＳとｎＭＯＳとの直列接続点と他のインバータの入力端との接続部および電源電圧ＶCCの供給線等が３層目のポリサイド層、共通電位ＶSSの供給線およびビット線が４層目のメタル配線層によりそれぞれ構成されている。
【００１０】
【発明が解決しようとする課題】
ところで、一般に、半導体メモリ装置の高集積化，大容量化を進める上では、パターン形成の微細化が必須である。このパターン形成の微細化は、主に、パターン自体の微細形成と、異なるパターン間におけるフォトマスクのアライメントにおける合わせずれ量の削減およびパターン間の合わせずれが問題とならない自己整合形成技術の導入とによって達成される。
【００１１】
現在、前者のパターン自体の微細化は、レジスト材料の改良，このレジストをパターン転写マスクに用いる配線等の加工精度のほか、露光装置の光源を、ｇ線，ｉ線からＫｒＦエキシマレーザ，Ａｒエキシマレーザ，更にはＸ線へと、より短波長化することにより達成される。
【００１２】
一方、後者のパターン間の合わせずれに関しては、自己整合形成技術の適用によって高い特性および信頼性を確保しながら、合わせずれ量の大幅な削減ができる。しかし、実際のデバイス製造では、自己整合形成技術を適用できる工程が限られる。その他の工程では、パターン間の合わせずれ量が露光装置の機械精度に依存し、機械精度の大幅な向上がないために、この合わせずれ量の削減はパターン自体の微細化ほど進展していないのが現状である。
【００１３】
したがって、特に自己整合技術が適用できない工程において、パターン間の合わせずれが発生した場合でも、それが特性および信頼性等からみて問題とならないようなパターン設計が求められる。
【００１４】
しかし、図２７および図２８に示した従来技術１および従来技術２のＳＲＡＭセルでは、このパターン間の合わせずれを十分に考慮したパターン設計とはなっていない。
【００１５】
例えば、図２７に示した従来技術１のＳＲＡＭセル３００では、ｎＭＯＳを形成するｐ型能動領域３０２ａ，３０２ｂが外側に屈曲し、マスク上のパターンが矩形を組み合わせたパターンとなっているにもかかわらず、実際の出来上がりのパターンは、図示のように角が大きく丸まって変形してしまう。これは、マスクパターンを用いてレジスト上に露光（パターン転写）する際に、レジスト残しによるパターン形成の場合は光強度過剰、レジスト除去によるパターン形成の場合は光強度不足によって引き起こされる。具体的に図示した例の場合、駆動トランジスタＱｎ１，Ｑｎ２はゲート幅（チャネル電流方向と直行する重ね合わせサイズ）が増大し、ワードトランジスタＱｎ３，Ｑｎ４はゲート幅が減少する傾向にある。
【００１６】
また、このパターン変形に加え、ｐ型能動領域３０２ａ，３０２ｂのパターン自体が屈曲しており、その上にゲート電極（この場合、ワード線ＷＬおよび共通ゲート線３０６ａ，３０６ｂ）を形成する際に、そのフォトマスクの合わせずれによってトランジスタサイズ（チャネル形成領域の大きさ）がばらついてしまう。例えば、図２７において、ｐ型能動領域３０２ａ，３０２ｂのパターン（実際には、ＬＯＣＯＳパターン）に対し、共通ゲート線３０６ａ，３０６ｂ等のゲートパターンが右にずれると、駆動トランジスタＱｎ２のゲート幅が小さくなり、駆動トランジスタＱｎ１のゲート幅が大きくなる。逆に、ゲートパターンが左にずれると、駆動トランジスタＱｎ１のゲート幅が小さくなり、駆動トランジスタＱｎ２のゲート幅が大きくなる。これにより、何れの場合もフリップフロップを構成する２個のインバータ特性が均等でなくなり、フリップフロップの安定性、更にはＳＲＡＭメモリセルのデータ保持特性が低下する。
【００１７】
また、ゲートパターンが下にずれると、ワードトランジスタＱｎ３，Ｑｎ４のゲート幅が共に小さくなる。これにより、ＳＲＡＭメモリセルの読み出しまたは書き込み時に、特に低い電位レベルで保持されていたローノード(Low Node)側において、ビット線からワードトランジスタ，記憶ノード，駆動トランジスタ，共通電位供給線へと流れるセル電流の電流経路の抵抗が大きくなり、読み出しまたは書き込み動作が遅くなる。逆に、ゲートパターンが上にずれると、この図２７に示したセルでは問題ないが、ビットコンタクトを挟んで上下対称に配置された図２７の上側に隣接するセルについて、上記した図２７でゲートパターンが下にずれることと同じことが起こり、その結果、セル電流経路の抵抗が大きくなって読み出しまたは書込み動作が遅くなる。
【００１８】
このように、ｎＭＯＳ側のサイズ変化、即ち駆動トランジスタとワードトランジスタのサイズが相対変化すると、セル特性（データ保持特性，高速性等）が低下することとなる。上述したパターンの合わせずれ量がウェハ内の位置（例えば、チップごとに）によって少しずつ変わることによって、この特性変化もウェハ内の位置によって変化し、これがメモリセルアレイ内、或いはチップ間で半導体製品の特性ばらつきとして現れる。
【００１９】
このようなトランジスタサイズに起因した特性の低下およびばらつきの問題は、図２８に示したスプリットワード線型ＳＲＡＭセルでも起こる。このスプリットワード線型ＳＲＡＭセル３１０では、能動領域３１２，３１４が隣接セル間で共通に接続され、その共通接続部分が他の部分に対して屈曲しているために、屈曲部に隣接する駆動トランジスタＱｎ１，Ｑｎ２と負荷トランジスタＱｐ１，Ｑｐ２の双方でサイズ変化が問題となる。特に、この種のＳＲＡＭセルはビット線配線方向の合わせずれに弱く、インバータ間でばらつきが生じ易くなり、この場合も当該メモリセルのデータ保持特性が低下し、読み出しまたは書き込み速度が低下する。
【００２０】
なお、その他の従来技術として、「A Novel 6.4 μm 2 Full-CMOS SRAM Cell with Aspect Ratio of 0.63  in a High-Performance 0.25 μm-Generation CMOS Technology」(1998 Symposium on VLSI Technology Digest of Technical Papers 」に、高速用ＳＲＡＭのパターンが開示されているが、このＳＲＡＭにおいても、能動領域が屈曲している領域を有するために、上記従来技術と同様の問題がある。
【００２１】
このような特性の低下およびばらつきの問題は、能動領域の屈曲点に対しゲート電極を十分に離すことによって回避できるが、それではセル面積が増大するため、好ましくない。
【００２２】
このようなことから、本出願人と同一出願人は、先に、メモリセル面積の増大を有効に抑制しながら、あるいは逆に縮小しながら、ゲート形成時のパターンずれによる特性低下を有効に防止できるセルパターンおよびセル構造の半導体記憶装置を提案している（特願平１０−１７１１８６号）。以下、この半導体記憶装置の概略について説明する。
【００２３】
図２９ないし図３２は、先に提案した半導体記憶装置の一例として、ＳＲＡＭセル２００の各製造過程におけるパターン構成および断面構成を表すものである。
【００２４】
図２９に示す状態では、ｐ型ウェル領域とｎ型ウェル領域（図示せず）が形成されたシリコンウェハ等の半導体基板２０１の表面側に、例えばＬＯＣＯＳ，トレンチ等の素子分離領域２０２を形成する。これにより、素子分離領域２０２が形成されていないｐ型ウェル領域の表面領域が、ｎ型ＭＯＳのチャネルが形成されるｐ型能動領域２０３となり、素子分離領域２０２が形成されていないｎ型ウェル領域の表面領域が、ｐＭＯＳのチャネルが形成されるｎ型能動領域２０４となる。この２つの能動領域２０３，２０４がそれぞれ矩形パターンを有し、互いに平行に形成される。なお、図３０は図２９のＭ−Ｍ′線に沿った断面構成を表している。
【００２５】
次に、図３１，３２に示した工程では、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜２０５，第１層目のポリシリコン層又はポリサイド層（以下”１ＰＳ”という），オフセット絶縁膜２０８を順次成膜する。１ＰＳは、例えばポリシリコン膜２０６とＷＳｉｘ膜２０７からなり、ゲート酸化膜２０５およびオフセット絶縁膜２０８は酸化シリコンにより形成される。また、ポリシリコン膜２０６とＷＳｉｘ膜２０７の膜厚は共に７０ｎｍ程度、オフセット絶縁膜２０８の膜厚は２００ｎｍ程度とする。ポリシリコン膜２０６は、その成膜時または成膜後に不純物を導入して導電化されている。
【００２６】
続いて、ゲート電極パターンを用いて、オフセット絶縁膜２０８，ＷＳｉｘ膜２０７，ポリシリコン膜２０６およびゲート酸化膜２０５を連続して加工する。これにより、２つのワードトランジスタのゲート電極をそれぞれ兼用する２本のワード線ＷＬ１，ＷＬ２、駆動トランジスタと負荷トランジスタのゲート電極を兼用する共通ゲート線ＧＬ１，および駆動トランジスタと負荷トランジスタのゲート電極を兼用する共通ゲート線ＧＬ２が同時に形成される。
【００２７】
２本のワード線ＷＬ１，ＷＬ２がそれぞれｐ型能動領域２０３の両端付近で直交し、セル間を貫いて互いに平行に配線される。また、共通ゲート線ＧＬ１，ＧＬ２がワード線ＷＬ１，ＷＬ２の間隔内でｐ型能動領域２０３，ｎ型能動領域２０４の双方に対し直交し、ワード線ＷＬ１，ＷＬ２と共に等間隔となるように互いに平行に配線される。なお、この共通ゲート線ＧＬ１，ＧＬ２はセルごとに設けられた矩形パターンであり、ワード線方向に隣接するセルの共通ゲート線（図示せず）と分離されている。なお、図３２は図３１のＮ−Ｎ′線に沿った断面構成を表している。
【００２８】
このような構成のＳＲＡＭセルにおいては、セル内の２つの能動領域２０３，２０４はチャネル電流方向が平行となるように配置された単純な矩形パターン、または段差付きの略矩形状パターンで形成され、かつ、その上に重ねて形成されるゲート電極パターン（ワード線ＷＬ１，ＷＬ２および共通ゲート線ＧＬ１，ＧＬ２）を互いに平行に配置している。このため、ゲート電極パターン形成時の合わせずれによって、トランジスタのサイズ（ゲート電極パターンと能動領域の重ね合わせ領域のサイズ）がトランジスタ間で一様に変化する。位置合わせ（アライメント）では、ｘｙ方向のパターンずれのみならず、回転ずれ（θずれ）が生じる可能性もあるが、ｘｙ方向ずれ、θずれのいずれに対しても全てのトランジスタのサイズが一様に変化する。特に、従来のように能動領域が屈曲したパターンではないので、露光強度の過不足により生じるパターン形状の歪みによる影響を受けにくい。つまり、矩形状パターンである能動領域２０３，２０４の端部にかかるまで大幅なアライメントずれがない限り、従来のように特定のトランジスタだけサイズが変化するような自体が有効に回避される。
【００２９】
従って、パターン間の合わせずれによってセル内のトランジスタ特性に不均衡が生じないので、メモリセルのインバータ特性が安定化する。これによって、ＳＲＡＭセルの電荷保持特性が製造工程中に低下しない、優れたセル特性を得ることができるなどの種々の効果を得ることができる。
【００３０】
ところで、このようなＳＲＡＭセルでは、上述のような優れた効果が得られるものの、各メモリセルを１ビット毎に上下（すなわち、ワード線方向およびビット線方向）にマトリックス状に配置したものであり、このような配置では、更なる高集積化が困難であるという問題があった。
【００３１】
本発明はかかる問題点に鑑みてなされたもので、その目的は、メモリセルのサイズをより小さくすることができ、更なる高集積化を可能とする半導体記憶装置を提供することにある。
【００３３】
【課題を解決するための手段】
本発明による半導体記憶装置は、第１導電型の第１のトランジスタおよび第２導電型の第２のトランジスタを含む複数のメモリセルを有する半導体記憶装置であって、第１のトランジスタのチャネルが形成される第１の能動領域と、第２のトランジスタのチャネルが形成される第２の能動領域とは、第１のトランジスタおよび第２のトランジスタの各チャネル電流方向が各メモリセル内で互いに平行となるように配置されると共に、複数のメモリセルのうち、チャネル電流方向と直交する方向で隣接する２つのメモリセルが、チャネル電流方向に互いに１／２ビット分ずれた位置関係を有するよう構成され、かつ、チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置された構成を有している。
【００３４】
本発明による半導体記憶装置では、チャネル電流方向と直交する方向で隣接する２つのメモリセルが、チャネル電流方向に互いにずれた位置関係を有するよう構成されているため、隣接する２つのメモリセルを、チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置することが可能になり、これによりメモリセルのサイズが縮小され、高集積化がなされる。
【００３５】
本発明による他の半導体記憶装置では、チャネル電流方向と直交する方向で隣接する２つのメモリセルが、チャネル電流方向に互いにずれた位置関係を有するよう構成されると共に、チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置されているため、メモリセルのサイズが縮小され、高集積化が可能となる。
【００３６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３７】
図１は、本発明の一実施の形態に係る６トランジスタ構成のｐＭＯＳ負荷型ＳＲＡＭセルの回路構成を表すものである。
【００３８】
このｐＭＯＳ負荷型ＳＲＡＭセルは、ｎチャネル型のＭＯＳトランジスタ（以下、ｎＭＯＳという）Ｑｎ１，Ｑｎ２、ｐチャネル型のＭＯＳトランジスタ（以下、ｐＭＯＳという）Ｑｐ１，Ｑｐ２を備えている。ｎＭＯＳＱｎ１，Ｑｎ２はそれぞれ駆動トランジスタ、ｐＭＯＳＱｐ１，Ｑｐ２はそれぞれ負荷トランジスタとして作用するものである。これらｐＭＯＳＱｐ１，Ｑｐ２およびｎＭＯＳＱｎ１，Ｑｎ２によって、入力端が互いに交叉して一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続された、２つのインバータ（フリップフロップ）が構成されている。
【００３９】
また、ｎＭＯＳＱｎ３とＱｎ４は、ワード線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの接続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ１，ＢＬ２に接続するか否かを制御するワードトランジスタを示す。このセル構成は一般的であり、ここでは、これ以上の詳細な接続関係の説明は省略する。
【００４０】
このｐＭＯＳ負荷型のＳＲＡＭセルでは、片側のビット線ＢＬ１を高電位にするようにして、ワードトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ１，ＷＬ２を介して所定電圧を印加することで両トランジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２に電荷を蓄積する。片側の記憶ノードが「Ｈ（ハイ）」になると、フリップフロップ構成の特徴として、もう一方の記憶ノードが「Ｌ（ロー）」になるように、駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が動作する。たとえば、記憶ノードＮＤ１が「Ｈ」，記憶ノードＮＤ２が「Ｌ」の場合は、トランジスタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ１とＱｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ２が接地電位に保持され続ける。逆に、ビット線ＢＬ１電位が「Ｌ」のときワードトランジスタＱｎ３がオンすることによって記憶ノードＮＤ１が強制的に”Ｌ”に移行するか、ビット線ＢＬ２電位が「Ｈ」のときにワードトランジスタＱｎ４がオンすることによって記憶ノードＮＤ２が強制的に「Ｈ」に移行すると、トランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶ノードＮＤ２が電源電圧Ｖccの供給線から電荷の供給を受け、記憶ノードＮＤ１が接地電位に保持されるようになる。このように、電荷保持をフリップフロップで行うことで、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、その電位が「Ｌ」であるか「Ｈ」であるかを、それぞれ「０」と「１」のデータに対応させて、このデータをセル内の６つのトランジスタで記憶させることができる。
【００４１】
次に、図４を参照して本発明の一実施の形態に係る６トランジスタ型ＳＲＡＭセルの基本パターンの構成について説明する。このＳＲＡＭは、スプリットワード線型のものであり、各メモリセル１０が、ｐ型能動領域１３およびｎ型能動領域１４、ワードトランジスタＱｎ３またはＱｎ４のゲート電極をそれぞれ兼用する２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１のゲート電極を兼用する共通ゲート線２２ａ（ＧＬ１），および、駆動トランジスタＱｎ２と負荷トランジスタＱｐ２のゲート電極を兼用する共通ゲート線２２ｂ（ＧＬ２）を備えている。
【００４２】
２本のワード線２１ａ，２１ｂは、それぞれｐ型能動領域１３の両端付近で直交し、平行に配線されている。また、共通ゲート線２２ａ，２２ｂは、ワード線２１ａ，２１ｂの間において、ｐ型能動領域１３，ｎ型能動領域１４の双方に対し直交している。また、共通ゲート線２２ａ，２２ｂは、ワード線２１ａ，２１ｂと共に等間隔となるように互いに平行に配線されている。なお、この共通ゲート線２２ａ，２２ｂはセルごとに設けられた矩形パターンであり、ワード線方向に隣接するセルの共通ゲート線と分離されている。
【００４３】
本実施の形態では、ｎ型能動領域１４が向かい合って隣接する２つのメモリセル１０，１０′は、完全に対向する位置から、ワード線方向と直交する方向（チャネル電流方向）に、互いに、例えば１／２ビット分ずれて配置されている。また、これらメモリセル１０，１０′は、ワード線方向において、その一部が互いに重なり合うように配置されている。すなわち、本実施の形態では、隣接する２つのメモリセル１０，１０′を、ワード線方向と直交する方向に１／２ビット分ずらすことにより、各セル間で対向していた長い共通ゲート線２２ａ，２２ｂの位置が互いにずれるため、このずれを利用して、ワード線方向にもメモリセル１０，１０′をずらして一部が重なり合うように構成したものである。これにより、本実施の形態では、ワード線方向において、メモリセルのサイズを小さくすることができる。ここで、本実施の形態では、メモリセル１０，１０′間において、共通ゲート線２２ａまたは２２ｂと、ワード線２１ａまたは２１ｂとが対向するような位置関係となるが、ワード線２１ａ，２１ｂは前述のように短くなっているので、共通ゲート線とワード線が接触することはない。
【００４４】
次に、図２ないし図２５を参照して上記ＳＲＡＭの製造過程を説明する。ここで、偶数番号の図（図２，図４〜図２２，図２４）はそれぞれ各過程におけるパターンの重ね合わせ状態を表す図、また、奇数番号の図（図３，図５，…図２５）はそれに対応する各過程における断面構造を表すものである。
【００４５】
本実施の形態では、まず、図２および図３に示したように、各メモリセル１０において、ｐ型ウェル領域とｎ型ウェル領域（図示せず）が形成されたシリコンウェハ等の半導体基板１１の表面側に、例えばＬＯＣＯＳ，トレンチ等の素子分離領域１２を形成する。これにより、素子分離領域１２が形成されていないｐ型ウェル領域の表面領域が、ｎ型ＭＯＳのチャネルが形成されるｐ型能動領域１３となり、素子分離領域１２が形成されていないｎ型ウェル領域の表面領域が、ｐＭＯＳのチャネルが形成されるｎ型能動領域１４となる。この２つの能動領域１３，１４がそれぞれ矩形パターンを有し、互いに平行に形成される。ここで、本実施の形態では、前述のように、ｎ型能動領域１４が向かい合って隣接する２つのメモリセル１０，１０′は、完全に対向する位置から、ワード線方向と直交する方向（チャネル電流方向）に、互いに、例えば１／２ビット分ずれて配置される。また、これらメモリセル１０，１０′は、ワード線方向において、その一部が互いに重なり合うように配置される。なお、図３は図２のＡ−Ａ′線に沿った断面構成を示している。
【００４６】
次に、図４および図５に示したように、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜２３，第１層目のポリシリコン層又はポリサイド層（以下、「１ＰＳ」という），オフセット絶縁膜２６を順次成膜する。１ＰＳは、例えばポリシリコン膜２４とＷＳｉｘ（タングステンシリサイド）膜２５からなり、ゲート酸化膜２３およびオフセット絶縁膜２６は酸化シリコンにより形成される。また、ポリシリコン膜２４とＷＳｉｘ膜２５の膜厚は、例えば共に７０ｎｍ程度、オフセット絶縁膜２６の膜厚は２００ｎｍ程度とする。ポリシリコン膜２４は、その成膜時または成膜後に不純物を導入して導電化される。
【００４７】
続いて、ゲート電極パターンを用いて、オフセット絶縁膜２６，ＷＳｉｘ膜２５，ポリシリコン膜２４およびゲート酸化膜２３を連続して加工する。これにより、ワードトランジスタＱｎ３またはＱｎ４のゲート電極をそれぞれ兼用する２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１のゲート電極を兼用する共通ゲート線２２ａ（ＧＬ１），および駆動トランジスタＱｎ２と負荷トランジスタＱｐ２のゲート電極を兼用する共通ゲート線２２ｂ（ＧＬ２）が同時に形成される。
【００４８】
２本のワード線２１ａ，２１ｂはそれぞれｐ型能動領域１３の両端付近で直交し、互いに平行に配線され、その長さは１／２ビット程度に短く形成される。また、共通ゲート線２２ａ，２２ｂはワード線２１ａ，２１ｂ間において、ｐ型能動領域１３，ｎ型能動領域１４の双方に対し直交し、ワード線２１ａ，２１ｂと共に等間隔となるように互いに平行に配線される。ワード線２１ａ，２１ｂおよび共通ゲート線２２ａ，２２ｂはそれぞれ矩形状にパターニングされる。なお、図５は図４のＢ−Ｂ′線に沿った断面構成を示している。
【００４９】
次に、図６および図７に示したように、公知のトランジスタ形成プロセスにより、各トランジスタのソースおよびドレインとなる不純物領域を形成する。これにより、ビット線が接続される拡散層領域３１ａ，３１ｂと、接地線が接続される拡散層領域３２と、電源線Ｖｃｃが接続される拡散層領域３３と、ｎ型記憶ノードとなる拡散層領域３４ａ，３４ｂと、ｐ型記憶ノードとなる拡散層領域３５ａ，３５ｂとが形成される。これにより、ｐ型能動領域１３に、ワードトランジスタＱｎ３，駆動トランジスタＱｎ１，駆動トランジスタＱｎ２およびワードトランジスタＱｎ４が直列接続した状態で同時形成され、また、ｎ型能動領域１４には負荷トランジスタＱｐ１，Ｑｐ２が直列接続した状態で同時に形成される。次いで、第１の層間絶縁膜２７を全面に成膜し、必要に応じて表面を平坦化する。
【００５０】
なお、本実施の形態では、次に述べる自己整合コンタクト達成のために、この第１の層間絶縁膜２７は選択比が高い２種類の膜、例えば、下層の窒化シリコン膜と上層の酸化シリコン膜との積層膜により形成される。図７は図６のＣ−Ｃ′線に沿った断面構成を示している。
【００５１】
次に、図８および図９に示したように、ビット線が接続される拡散層領域３１ａ，３１ｂに、隣接するメモリセル同士で共有する形で、ビット線コンタクト４１ａ，４１ｂを形成する。更に、接地線が接続される拡散層領域３２に、接地線コンタクト４２を、電源線が接続される拡散層領域３３に、電源線コンタクト４３を、ｎ型記憶ノードとなる拡散層領域３４ａ，３４ｂに、ｎ型記憶ノードコンタクト４４ａ，４４ｂを、ｐ型記憶ノードとなる拡散層領域３５ａ，３５ｂに、ｐ型記憶ノードコンタクト４５ａ，４５ｂをそれぞれ形成する。図９は図８のＤ−Ｄ′線に沿った断面構成を示している。
【００５２】
なお、これらコンタクト４１ａ，４１ｂ，〜４５ａ，４５ｂは、従来の整合コンタクト（Aligned Contact)または自己整合コンタクト（Self Aligned Contact) 法により形成する。何れのコンタクトの形成工程においても、レジストパターンをフォトリソグラフィにより形成した後、このレジストパターンをマスクに絶縁膜の異方性エッチングを行う。
【００５３】
更に、共通ゲート線２２ａ，２２ｂ上に、ｎ型記憶ノード３４ａ，３４ｂ、および、ｐ型記憶ノード３５ａ，３５ｂと接続するためのゲート電極コンタクト４６ａ，４６ｂを形成する。また、ワードトランジスタのゲート電極２１ａ，２１ｂ上に、上層のワード線２１ａ，２１ｂと接続するためのワード線コンタクト４７ａ，４７ｂを、形成する。コンタクト４６ａ，４６ｂ，４７ａ，４７ｂは、従来のように、そのコンタクトの底面の全面、若しくはコンタクトの底面の一部が、共通ゲート線２２ａ，２２ｂおよびワード線２１ａ，２１ｂの各上面と接続するように形成する。後者の場合、コンタクトの底面の一部が素子分離領域上に開孔されているため、コンタクトの底面が、素子分離絶縁膜の膜中となるように、コンタクトの開孔の絶縁膜をエッチングを行う。
【００５４】
次に、図１０および図１１に示したように、第１の層間絶縁膜２７上に、第２の層間絶縁膜５０を形成する。続いて、この層間絶縁膜５０のビット線コンタクト４１ａ，４１ｂに対応する位置にビット線コンタクト５１ａ，５１ｂを形成する。更に、接地線コンタクト４２上に接地線コンタクト５２を、電源線コンタクト４３上に電源線コンタクト５３を、ｎ型記憶ノードコンタクト４４ａ，４４ｂ上に記憶ノードコンタクト５４ａ，５４ｂを、ｐ型記憶ノードコンタクト４５ａ，４５ｂ上に記憶ノードコンタクト５５ａ，５５ｂをそれぞれ形成する。また、ゲート電極コンタクト４６ａ，４６ｂ上にゲート電極コンタクト５６ａ，５６ｂを、ワード線コンタクト４７ａ，４７ｂ上にゲート電極コンタクト５７ａ，５７ｂをそれぞれ形成する。これらのコンタクト４１ａ，４１ｂ，〜５７ａ，５７ｂは、従来のコンタクト形成プロセスによって形成する。なお、図１１は図１０のＥ−Ｅ′線に沿った断面構成を示している。
【００５５】
次に、図１２および図１３に示したように、層間絶縁膜５０上に、ｎ型記憶ノードコンタクト５４ａとｐ型記憶ノードコンタクト５５ａとゲート電極コンタクト５６ｂとを接続するための配線６１ａ、およびｎ型記憶ノードコンタクト５４ｂとｐ型記憶ノードコンタクト５５ｂとゲート電極コンタクト５６ａとを接続するための配線６１ｂをそれぞれ形成する。配線６１ａ，６１ｂは、例えば、膜厚５０〜２００ｎｍ程度のＴｉ（チタン）若しくは類似の金属を用い、従来の半導体配線プロセスにて形成する。図１３は図１２のＦ−Ｆ′線に沿った断面構成を示している。
【００５６】
なお、本実施の形態では、オフセット絶縁膜２６を設け、第１の層間絶縁膜２７を高選択比の２層構造とし、かつ、記憶ノードコンタクト、電源線コンタクトおよび共通電位線コンタクトの一括開孔時に、２段のエッチングを行うことによって、これらコンタクトの自己整合が達成される。
【００５７】
次に、図１４および図１５に示したように、層間絶縁膜５０および配線６１ａ，６１ｂ上に、第３の層間絶縁膜７０を形成する。続いて、ビット線コンタクト５１ａ，５１ｂ上にビット線接孔７１ａ，７１ｂを形成する。更に、接地線コンタクト５２および電源線コンタクト５３上に、接地線および電源線コンタクト７２，７３を、ワード線コンタクト５７ａ，５７ｂ上にワード線コンタクト７４ａ，７４ｂをそれぞれ形成する。なお、図１５は図１４のＧ−Ｇ′線に沿った断面構成を示している。
【００５８】
次に、図１６および図１７に示したように、ビット線コンタクト７１ａ，７１ｂに接続されるビット線接続配線８１ａ，８１ｂを形成する。更に、上記接地線コンタクト７２および電源線コンタクト７３に接続される接地線８２および電源線８３を形成する。また、上記ワード線コンタクト７４ａ，７４ｂに接続されるワード線接続配線８４ａ，８４ｂを形成する。図１７は図１６のＨ−Ｈ′線に沿った断面構成を示している。
【００５９】
次に、図１８および図１９に示したように、層間絶縁膜７０および配線８１ａ，８１ｂ〜８４ａ，８４ｂの上に層間絶縁膜９０を形成する。続いて、ビット線接続配線８１ａ，８１ｂ上に、ビット線コンタクト９１ａ，９１ｂを形成する。更に、ワード線接続配線８４ａ，８４ｂ上に、ワード線コンタクト９２ａ，９２ｂを形成する。なお、図１９は図１８のＩ−Ｉ′線に沿った断面構成を示している。
【００６０】
次に、図２０および図２１に示したように、ビット線コンタクト９１ａ，９１ｂに接続されるビット線接続配線１０１ａ，１０１ｂを形成する。更に、ワード線コンタクト９２ａ，９２ｂに接続されるワード線配線１０２を形成する。図２１は図２０のＪ−Ｊ′線に沿った断面構成を示している。
【００６１】
次に、図２２および図２３に示したように、層間絶縁膜９０および配線１０１ａ，１０１ｂ，１０２上に、層間絶縁膜１１０を形成し、ビット線接続配線１０１ａ，１０１ｂ上に、ビット線コンタクト１１１ａ，１１１ｂを形成する。図２３は図２２のＫ−Ｋ′線に沿った断面構成を示している。
【００６２】
次に、図２４および図２５に示したように、ビット線コンタクト１１１ａ，１１１ｂに接続されるビット線１２１ａ，１２１ｂ（ＢＬ1 ，ＢＬ2 ）を形成する。図２５は図２４のＬ−Ｌ′線に沿った断面構成を示している。なお、以上のコンタクトおよび配線は、従来の半導体コンタクト形成および配線形成プロセスにより形成することができる。最後に、特に図示しないが、必要な場合は更に上層の配線層を形成した後、オーバーコート膜の成膜およびパッド窓明け等の工程を経て、ＳＲＡＭの接続プロセスが終了する。
【００６３】
このように本実施の形態では、ワード線方向で隣接する２つのメモリセルを、ワード線方向に直交する方向で互いにずれた位置関係を有するよう構成すると共に、ワード線方向において、その一部が互いに重なり合うように配置するようしたので、セルサイズを縮小でき、高集積化を図ることが可能となる。
【００６４】
図２６（Ａ），（Ｂ）は従来のＳＲＡＭセルと本発明のＳＲＡＭセルのサイズを比較して表すものである。同図（Ａ）は従来のＳＲＡＭセル、同図（Ｂ）は本発明のＳＲＡＭセルを示しており、従来の１ビットのサイズが２．０μｍ（Ｗ1 ）×１．８μｍ（Ｈ1 ）であるのに対して、本発明の１ビットのサイズは２．０μｍ（Ｗ2 ）×１．６μｍ（Ｈ2 ）である。従って、例えば、５１２×１６ビットのアレイの面積に換算すると、従来のＳＲＡＭアレイが２９４９１μｍ2 であるのに対して、本発明のＳＲＡＭアレイは２６２６６μｍ2 であり、１１％の面積を削減することができる。
【００６５】
以上実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく種々変形可能である。例えば、上記実施の形態では、隣接するメモリセル間のずれ量を１／２ビットの大きさとしたが、その大きさは任意であり、例えば１／４ビットとすることもできる。また、隣接するメモリセル間の重なり量も任意である。
【００６７】
【発明の効果】
以上説明したように本発明の半導体記憶装置では、チャネル電流方向と直交する方向で隣接する２つのメモリセルを、チャネル電流方向に互いに１／２ビット分ずれた位置関係を有するよう構成すると共に、チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置するよう構成したので、メモリセルのサイズを縮小でき、高集積化を図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るｐＭＯＳ負荷型のＳＲＡＭセルの回路構成図である。
【図２】本発明の一実施の形態係るＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図３】図２のＡ−Ａ′線に沿った断面図である。
【図４】図２に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図５】図４のＢ−Ｂ′線に沿った断面図である。
【図６】図４に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図７】図６のＣ−Ｃ′線に沿った断面図である。
【図８】図６に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図９】図８のＤ−Ｄ′線に沿った断面図である。
【図１０】図８に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図１１】図１０のＥ−Ｅ′線に沿った断面図である。
【図１２】図１０に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図１３】図１２のＦ−Ｆ′線に沿った断面図である。
【図１４】図１２に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図１５】図１４のＧ−Ｇ′線に沿った断面図である。
【図１６】図１４に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図１７】図１６のＨ−Ｈ′線に沿った断面図である。
【図１８】図１６に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図１９】図１８のＩ−Ｉ′線に沿った断面図である。
【図２０】図１８に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図２１】図２０のＪ−Ｊ′線に沿った断面図である。
【図２２】図２０に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図２３】図２２のＫ−Ｋ′線に沿った断面図である。
【図２４】図２２に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図２５】図２４のＬ−Ｌ′線に沿った断面図である。
【図２６】従来のＳＲＡＭセルと本発明のＳＲＡＭセルのサイズを比較して説明するパターン構成図である。
【図２７】従来のＳＲＡＭセルの構成例を説明するためのパターン構成図である。
【図２８】従来の他のＳＲＡＭセルの構成例を説明するためのパターン構成図である。
【図２９】本発明に関連して先に提出されたＳＲＡＭの製造過程の概略を説明するためのパターン構成図である。
【図３０】図２９のＭ−Ｍ′線に沿った断面構成を表す図である。
【図３１】図２９に続くＳＲＡＭの製造過程を説明するためのパターン構成図である。
【図３２】図３０のＮ−Ｎ′線に沿った断面構成を表す図である。
【符号の説明】
１０，１０′…メモリセル、１１…半導体基板、１２…素子分離領域、１３…ｐ型能動領域、１４…ｎ型能動領域、２１ａ，２１ｂ…ワード線（ＷＬ１，ＷＬ２）、２２ａ，２２ｂ…共通ゲート線（ＧＬ１，ＧＬ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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