(57)【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、
前記半導体膜のチャネル領域上に形成された厚さが１．０乃至３．０μｍの上部の幅が底部の幅よりも狭いテーパ状のチャネル保護膜と、
前記チャネル保護膜の両側にそれぞれ形成され、前記半導体膜に電気的に接続されたソース電極及びドレイン電極と、
前記チャネル保護膜上に形成され、前記ソース電極及び前記ドレイン電極と電気的に分離された導電体膜と、
を有することを特徴とする薄膜トランジスタ。
【請求項２】
前記チャネル保護膜はＳｉＮ膜からなることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソース電極、前記ドレイン電極及び前記チャネル保護膜上の導電体膜の厚さが１５０ｎｍであることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
基板上にゲート電極を形成する工程と、
前記基板上に前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の前記ゲート電極を跨ぐ領域に半導体膜を形成する工程と、
前記ゲート電極の直上の前記半導体膜の上に、厚さが１．０乃至３．０μｍの上部の幅が底部の幅よりも狭いテーパ状のチャネル保護膜を形成する工程と、
前記基板の上側全面に導電体膜を形成する工程と、
前記導電体膜をパターニングして、前記チャネル保護膜の両側に前記半導体膜と電気的に接続したソース電極及びドレイン電極を形成する工程とを有する薄膜トランジスタの製造方法であって、
前記導電体膜を形成する工程で形成される前記絶縁性チャネル保護膜上の導電体膜は、他の部分の導電体膜と電気的に分離されていることを特徴とする薄膜トランジスタの製造方法。
【請求項５】
画素毎に薄膜トランジスタが設けられた液晶表示装置において、
前記薄膜トランジスタは、
基板上に形成されたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、
前記半導体膜のチャネル領域上に形成された厚さが１．０乃至３．０μｍの上部の幅が底部の幅よりも狭いテーパ状のチャネル保護膜と、
前記チャネル保護膜の両側にそれぞれ形成され、前記半導体膜に電気的に接続されたソース電極及びドレイン電極と、
前記チャネル保護膜上に形成され、前記ソース電極及び前記ドレイン電極と電気的に分離された導電体膜と、を有すること
を特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置及び有機ＥＬ(Electro Luminescence)表示装置等に使用される薄膜トランジスタ(Thin Film Transistor:以下、ＴＦＴともいう) 、その薄膜トランジスタを用いた液晶表示装置及び薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
アクティブマトリクス方式の液晶表示装置や有機ＥＬ表示装置では、画素の非選択時にオフ状態になって信号を遮断するスイッチ素子としてＴＦＴが設けられている。
図９は液晶表示装置の一例を示す断面図、図１０は同じくその液晶表示装置の平面図である。なお、図９は、図１０のＡ−Ａ線における断面である。
【０００３】
この液晶表示装置は、ＴＦＴ（薄膜トランジスタ）基板５０と、ＣＦ（カラーフィルタ）基板６０と、これらの基板５０，６０の間に封入された液晶７０とにより構成されている。また、ＴＦＴ基板５０の下及びＣＦ基板６０の上にはそれぞれ偏光板（図示せず）が偏光軸を直交させて配置されている。
ＴＦＴ基板５０は、以下のように構成されている。すなわち、透明ガラス基板５１の一方の面（図９では上面）上には複数のゲート配線５２ａが相互に平行に形成されている。また、各ゲート配線５２ａの間には、蓄積容量配線５２ｂがゲート配線５２ａに平行に形成されている。
【０００４】
これらのゲート配線５２ａ及び蓄積容量配線５２ｂは絶縁膜５３に覆われている。ゲート配線５２ａの上方の絶縁膜５３の上には、ＴＦＴ７５の動作層である半導体膜（図示せず）が選択的に形成されており、その半導体膜の上には、チャネル保護膜５５ａが形成されている。また、チャネル保護膜５５ａを挟んで、ＴＦＴ７５のソース電極５７ａ及びドレイン電極５７ｂが形成されている。これらのソース電極５７ａ及びドレイン電極５７ｂは、ＴＦＴ７５の動作層である半導体膜に電気的に接続している。
【０００５】
絶縁膜５３上には、蓄積容量電極５７ｃ及びデータ配線５７ｄが形成されている。ドレイン電極５７ｂはデータ配線５７ｄに接続され、蓄積容量電極５７ｃは絶縁膜５３及び蓄積容量配線５２ｂとともに蓄積容量を構成している。
これらのソース電極５７ａ、ドレイン電極５７ｂ、蓄積容量電極５７ｃ及びデータ配線５７ｄは、層間絶縁膜５８に覆われている。この層間絶縁膜５８上には透明画素電極５９が形成されている。この画素電極５９は、層間絶縁膜５８に形成されたコンタクトホールを介してソース電極５７ａ及び蓄積容量電極５７ｃに電気的に接続されている。画素電極５９の上には、電圧無印加時の液晶分子の配向方向を決める配向膜（図示せず）が形成されている。
【０００６】
ゲート配線５２ａとデータ配線５７ｄとにより区画される矩形の領域が画素領域であり、１つの画素毎に、１つの画素電極５９と、１つのＴＦＴ７５と、１つの蓄積容量とが設けられている。
ＣＦ基板６０は以下に示すように構成されている。透明ガラス基板６１の一方の面（図では下面）には、各画素間の領域、蓄積容量形成領域及びＴＦＴ形成領域等を遮光するブラックマトリクス６２が形成されている。また、ガラス基板６１の下には、各画素毎に、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のいずれか一色のカラーフィルタ６３が形成されている。
【０００７】
カラーフィルタ６３の下には、透明導電体からなるコモン電極６４が形成されている。このコモン電極６４の下には、電圧無印加時の液晶分子の配向方向を決める配向膜（図示せず）が形成されている。
このように構成された液晶表示装置において、コモン電極６４と画素電極５９との間に電圧を印加すると、液晶分子の配向方向が変化し、光の透過率が変化する。従って、各画素毎に画素電極５９に印加する電圧を制御することにより、液晶表示装置に所望の画像を表示することができる。
【０００８】
図１１〜図１３は、ＴＦＴ基板の製造方法を工程順に示す断面図である。これらの図を参照して、従来のＴＦＴの製造方法について説明する。
まず、図１１（ａ）に示すように、透明ガラス基板５１の上にＣｒ（クロム）等の導電体からなる導電体膜を形成し、導電体膜をフォトリソグラフィ法によりパターニングして、ゲート配線５２ａ及び蓄積容量配線５２ｂを形成する。その後、プラズマＣＶＤ（Chemical Vapor Deposition ）法により、基板５１の上側全面に、ゲート絶縁膜となるＳｉＮ膜５３、ＴＦＴの動作層となるアモルファスシリコン膜５４及びチャネル保護膜となるＳｉＮ膜５５を、この順序で形成する。
【０００９】
次に、図１１（ｂ）に示すように、フォトリソグラフィ法によりＳｉＮ膜５５をパターニングして、ＴＦＴ形成領域にゲート配線５２ａとほぼ等しい幅のチャネル保護膜５５ａを形成する。そして、このチャネル保護膜５５ａの両側部分のアモルファスシリコン膜５３に不純物を注入して、ソース・ドレイン領域を形成する。
【００１０】
次に、図１２（ａ）に示すように、プラズマＣＶＤ法により、ガラス基板５１の上側全面に、オーミックコンタクト層となるｎ+ 型アモルファスシリコン膜５６を形成する。
その後，図１２（ｂ）に示すように、ＰＶＤ（Physical Vapor Deposition ）法により、ｎ+ 型アモルファスシリコン膜５６の上に導電体膜５７を形成する。
【００１１】
次に、図１３（ａ）に示すように、フォトリソグラフィ法により、導電体膜５７、ｎ+ 型アモルファスシリコン膜５６及びアモルファスシリコン膜５４をパターニングして、ＴＦＴ形成領域に、ＴＦＴの動作層（アモルファスシリコン膜５４）と、ソース電極５７ａ及びドレイン電極５７ｂと、オーミックコンタクト層（電極５７ａ，５７ｂの下方のｎ+ 型アモルファスシリコン膜５６）とを形成するとともに、蓄積容量配線５２ｂの上方に蓄積容量電極５７ｃを形成する。また、このとき同時にデータ配線５７ｄ（図１０参照）も形成する。
【００１２】
次いで、図１３（ｂ）に示すように、ＣＶＤ法により、基板５１の上側全面に層間絶縁膜としてＳｉＮ膜５８を形成し、このＳｉＮ膜５８でソース電極５７ａ、ドレイン電極５７ｂ及び蓄積容量電極５７ｃを覆う。その後、ＳｉＮ膜５８に、ソース電極５７ａ及び蓄積容量電極５７ｃに通じるコンタクトホールをそれぞれ形成する。
【００１３】
更に、基板５１の上側全面にＩＴＯ（Indium-Tin Oxide）膜を形成し、このＩＴＯ膜をパターニングして、画素電極５９を形成する。この画素電極５９は、コンタクトホールを介してソース電極５７ａ及び蓄積容量電極５７ｃに電気的に接続される。
このようにして、画素毎にＴＦＴを備えた液晶表示装置が形成される。
【００１４】
【発明が解決しようとする課題】
従来のＴＦＴでは、図１４に示すように、ソース電極５７ａ及びドレイン電極５７ｂの先端部分がいずれもチャネル保護膜５５ａ上に位置している。このため、ＴＦＴのゲートとソースとの間に比較的大きな寄生容量Ｃgsが発生する。しかも、ソース電極５７ａ及びドレイン電極５７ｂを形成する際に、ステッパの１ショット毎の位置ずれにより、ソース電極５７ａ及びドレイン電極５７ｂとチャネル保護膜５５ａとの重なり量が変化するので、寄生容量Ｃgsのばらつきも大きい。
【００１５】
図１５は、ゲート配線に供給される走査信号Ｖｇ、データ配線に供給される表示信号Ｖｄ、画素電極の電圧Ｖpxを示す波形図である。
この図１５に示すように、走査信号Ｖｇが“Ｈ”レベルのときにＴＦＴ７５がオンになって画素電極５９に表示信号Ｖｄが書き込まれる。その後、走査信号Ｖｇが“Ｌ”レベルになると、ＴＦＴ７５がオフになって、画素電極５９に書き込まれた表示信号Ｖｄが保持される。しかし、ＴＦＴ７５がオフになった直後に、図１５に示すように、画素電極５９の電圧ＶpxがΔＶだけ降下する。この電圧降下量ΔＶは寄生容量Ｃgsの大きさに関係し、寄生容量Ｃgsが大きいほど電圧降下量ΔＶも大きくなる。
【００１６】
データ配線５７ｄには一定の周期で極性が変化する表示信号Ｖｄが供給されるが、寄生容量Ｃgsによる電圧降下により、画素電圧の対称性（極性に対する対称性）が崩れ、焼き付きや残像及びフリッカが発生する。また、画素毎の寄生容量Ｃgsのばらつきにより、画像の表示品質が低下する。
以上から、本発明は、ゲートとソースとの間の寄生容量Ｃgsが極めて小さく、且つ特性が均一な薄膜トランジスタ、その薄膜トランジスタを用いた液晶表示装置及び薄膜トランジスタの製造方法を提供することを目的とする。
【００１７】
【課題を解決する手段】
本発明の薄膜トランジスタは、チャネル保護膜が、上側が広く下側が狭い逆テーパ状であり、且つ、半導体膜の上面からソース電極の上面までの高さよりも厚く形成されている。
ソース電極及びドレイン電極は、通常、チャネル保護膜を形成した後、ＰＶＤ法により金属膜を形成し、この金属膜をパターニングすることにより形成される。本発明のようにチャネル保護膜を逆テーパ状にしておくと、金属膜を形成する際に、チャネル保護膜の側壁部に金属が付着しにくく、チャネル保護膜上の金属膜と、その他の部分の金属膜とが電気的に分離された状態となる。
【００１８】
従って、この金属膜をパターニングして形成されたソース電極及びドレイン電極は、従来と異なってチャネル保護膜の上の金属膜と電気的に分離されている。このため、ソースとゲートとの間の寄生容量Ｃgsが小さく、且つ寄生容量Ｃgsのばらつきも小さくなる。
逆テーパ状のチャネル保護膜は、例えば以下のようにして形成することができる。すなわち、チャネル保護膜となる絶縁膜を形成する際に、この絶縁膜を複数の絶縁層で構成する。各絶縁層は成膜条件を変えて形成し、下側の絶縁層ほどエッチングレートを大きくする。これにより、絶縁膜をパターニングする際に、下側の絶縁層ほどオーバーエッチングになり、逆テーパ状のチャネル保護膜を形成することができる。
【００１９】
また、本発明の他の薄膜トランジスタは、チャネル保護膜が、１．０乃至３．０μｍと厚く形成されている。
ソース電極及びドレイン電極となる金属膜は、通常、１５０ｎｍ程度の厚さに形成される。従って、チャネル保護膜の厚さを１．０μｍ以上とすると、チャネル保護膜の形状が逆テーパ状でなくても、チャネル保護膜上の金属膜とその他の部分の金属膜とが電気的に分離された状態となる。これにより、ソースとゲートとの間の寄生容量Ｃgsが小さく、且つ寄生容量Ｃgsのばらつきも小さい薄膜トランジスタが得られる。但し、チャネル保護膜の厚さが３．０μｍを超えると、素子の上に大きな突起が形成される。液晶表示装置の場合は、チャネル保護膜が３．０μｍを超えると、必然的にセルギャップが大きくなって、表示性能が低下する。このため、チャネル保護膜の厚さは１．０乃至３．０μｍとする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について添付の図面を参照して説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態の薄膜トランジスタを示す断面図である。
絶縁性ガラス基板１１の上にはゲート電極１２ａが選択的に形成されており、ガラス基板１１及びゲート電極１２ａの上にはゲート絶縁膜としてＳｉＮ膜１３が形成されている。ＳｉＮ膜１３の上には、ＴＦＴの動作層であるアモルファスシリコン膜１４が選択的に形成されている。
【００２１】
ゲート電極１２ａの上方のアモルファスシリコン膜１４の上には、絶縁材料からなるチャネル保護膜１５ａが形成されている。本実施の形態では、チャネル保護膜１５ａが、上側が広く下側が狭い逆テーパ状に形成されている。
チャネル保護膜１５ａの両側部分のアモルファスシリコン膜１４の上には、オーミックコンタクト層であるｎ+ 型アモルファスシリコン膜１６がそれぞれ形成されている。また、これらのｎ+ 型アモルファスシリコン膜１６の上には、金属膜からなるソース電極１７ａ及びドレイン電極１７ｂが形成されている。
【００２２】
なお、チャネル保護膜１５ａ上のソース電極１７ａ側及びドレイン電極１７ｂ側の縁部には、ｎ+ 型アモルファスシリコン膜１６ａ及び電極１７ａ，１７ｂをパターニングする際にチャネル保護膜１５ａ上に残った導電体膜１７ｄが存在する。本実施の形態では、チャネル保護膜１５ａが逆テーパ状に形成されており、且つ、チャネル保護膜１５ａの厚さが、ｎ+ 型アモルファスシリコン膜１６と電極１７ａ，１７ｂを構成する金属膜との合計の厚さよりも厚く形成されているため、導電体膜１７ｄはソース電極１７ａ及びドレイン電極１７ｂと電気的に分離されている。
【００２３】
本実施の形態の薄膜トランジスタは、上述の如く、チャネル保護膜１５ａ上の導電体膜１７ｄがソース電極１７ａ及びドレイン電極１７ｂと電気的に分離されているので、ゲートとソースとの間の寄生容量Ｃgsが小さい。
図２〜図４は、本発明の第１の実施の形態の薄膜トランジスタの製造方法を工程順に示す断面図である。なお、以下の説明では、本発明を液晶表示装置のＴＦＴ基板に適用した例について説明している。
【００２４】
まず、図２（ａ）に示すように、透明ガラス基板１１の上に、厚さが約１５０ｎｍのＣｒ（クロム）膜を形成し、このＣｒ膜をフォトリソグラフィ法によりパターニングして、ゲート配線１２ａ及び蓄積容量配線１２ｂを形成する。なお、ガラス基板１１とゲート配線１２ａ及び蓄積容量配線１２ｂとの間に、バッファ層としてＳｉＯ2 膜及びＳｉＮ膜等を形成してもよい。
【００２５】
その後、プラズマＣＶＤ法により、ガラス基板１１の上側全面に、ゲート絶縁膜となる厚さが約４００ｎｍのＳｉＮ膜１３と、ＴＦＴの動作層となる厚さが約１５ｎｍのアモルファスシリコン膜１４とを順番に形成する。
次に、アモルファスシリコン膜１４の上に、チャネル保護膜となる厚さが約１２０ｎｍのＳｉＮ膜１５を形成する。このＳｉＮ膜１５は、膜質（エッチングレート）の異なる複数のＳｉＮ層を積層して構成する。これらのＳｉＮ層は、下側からエッチングレートが大きい順番で積層される。
【００２６】
例えば、２層のＳｉＮ層でＳｉＮ膜１５を構成する場合、下側のＳｉＮ層の成膜条件は、ガス種及び流量がＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝１５０／１０００／２０００ｓｃｃｍ、ガス圧が２１３Ｐａ、ＲＦパワーが２１００Ｗとし、上側のＳｉＮ層の成膜条件は、ガス種及び流量がＳｉＨ4 ／ＮＨ3 ／Ｎ2 ＝２５０／９００／３０００ｓｃｃｍ、ガス圧が２１３Ｐａ、ＲＦパワーが２１００Ｗとする。
【００２７】
次に、図２（ｂ）に示すように、ＳｉＮ膜１５上に所定のパターンのレジスト膜（図示せず）を形成した後、ＳｉＮ膜１５をドライエッチングして、ゲート配線１２ａとほぼ等しい幅のチャネル保護膜を形成する。ＳｉＮ膜１５のエッチング条件は、例えば、エッチングガスのガス種及び流量がＳＦ6 ／Ｏ2 ＝７０／４３０ｓｃｃｍ、ガス圧が３７．５Ｐａ、ＲＦパワーが６００Ｗとする。
【００２８】
このエッチングにより、図２（ｂ）に示すように、上側が広く下側が狭い逆テーパ状のチャネル保護膜１５ａが形成される。
次に、図３（ａ）に示すように、プラズマＣＶＤ法により、ガラス基板１１の上側全面に、オーミックコンタクト層となるｎ+ 型アモルファスシリコン膜１６を約３０ｎｍの厚さに形成する。この場合、チャネル保護膜１５ａが逆テーパ状に形成されており、且つｎ+ 型アモルファスシリコン膜１６に比べて膜厚が厚いので、チャネル保護膜１５ａ上のｎ+ 型アモルファスシリコン膜１６は、他の部分のｎ+ 型アモルファスシリコン膜１６と電気的に分離される。
【００２９】
その後、図３（ｂ）に示すように、ＰＶＤ法により、ｎ+ 型アモルファスシリコン膜１６の上に、導電体膜１７を形成する。この導電体膜１７は、例えば、厚さが約２０ｎｍのＴｉ層と、厚さが約５０ｎｍのＡｌ層と、厚さが約８０ｎｍのＴｉ層との３層構造とする。この場合も、チャネル保護膜１５ａが逆テーパ状に形成されており、且つ、チャネル保護膜１５ａの厚さがｎ+ 型アモルファスシリコン幕１６と導電体膜１７との合計の厚さよりも大きいので、チャネル保護膜１５ａ上の導電体膜１７は、他の部分の導電体膜１７と電気的に分離される。
【００３０】
次に、図４（ａ）に示すように、フォトリソグラフィ法により、導電体膜１７、ｎ+ 型アモルファスシリコン膜１６及びアモルファスシリコン膜１４をパターニングして、ＴＦＴ形成領域に、ＴＦＴの動作層（アモルファスシリコン膜１４）と、ソース電極１７ａ及びドレイン電極１７ｂと、オーミックコンタクト層（電極１７ａ，１７ｂの下方のｎ+ 型アモルファスシリコン膜１６）とを形成するとともに、蓄積容量配線１２ｂの上方に蓄積容量電極１７ｃを形成する。また、このとき同時に、データ配線（図示せず）も形成する。このようにして、チャネル保護膜１７ａの上に重ならないソース電極１７ａ及びドレイン電極１７ｂが形成される。本実施の形態では、チャネル保護膜１５ａ上の縁部に、ソース電極１７ａ及びドレイン電極１７ｂと電気的に分離された導電体膜１７ｄが残る。
【００３１】
なお、ソース電極１７ａ及びドレイン電極１７ｂを形成した後、再度エッチングを行い、チャネル保護膜１５ａの側壁部に付着している導電体膜１７の残渣を除去することが好ましい。
次いで、図４（ｂ）に示すように、ＣＶＤ法により、基板１１の上側全面に、層間絶縁膜としてＳｉＮ膜１８を約３００ｎｍの厚さに形成し、このＳｉＮ膜１８でソース電極１７ａ、ドレイン電極１７ｂ及び蓄積容量電極１７ｃを被覆する。その後、ＳｉＮ膜１８に、ソース電極１７ａ及び蓄積容量電極１７ｃに通じるコンタクトホールを形成する。
【００３２】
そして、基板１１の上側全面にＩＴＯ膜を約７０ｎｍの厚さに形成し、このＩＴＯ膜をパターニングして、ソース電極１７ａ及び蓄積容量電極１７ｃに電気的に接続された画素電極１９を形成する。
このようにして形成されたＴＦＴ基板をＣＦ基板を重ね合わせ、両者の間に液晶を封入することにより、液晶表示装置が完成する。
【００３３】
本実施の形態においては、チャネル保護膜１５ａとなるＳｉＮ膜１５を形成するときに、成膜条件を変化させてエッチングレートの異なる複数の層を形成する。これにより、上側が広く下側が狭い逆テーパ状のチャネル保護膜１５ａが形成される。この逆テーパ状のチャネル保護膜１５ａにより、ソース電極１７ａ及びドレイン電極１７ｂとなる導電体膜１７が、チャネル保護膜１５ａの上とその他の部分とで電気的に分離される。従って、ゲートとソースとの間の寄生容量Ｃgsが小さい。また、ソース電極１７ａ及びドレイン電極１７ｂのパターニング時にマスクの位置ずれが発生しても、ゲートとソースとの間の寄生容量Ｃgsが一定となり、寄生容量Ｃgsのばらつきによる表示品質の劣化が回避される。これにより、表示品質の優れた液晶表示装置が得られる。
【００３４】
（第２の実施の形態）
図５は本発明の第２の実施の形態の薄膜トランジスタを示す断面図である。
絶縁性ガラス基板３１の上にはゲート電極３２ａが選択的に形成されており、ガラス基板３１及びゲート電極３２ａの上にはゲート絶縁膜としてＳｉＮ膜３３が形成されている。ＳｉＮ膜３３の上には、ＴＦＴの動作層であるアモルファスシリコン膜３４が選択的に形成されている。
【００３５】
ゲート電極３２ａの上方のアモルファスシリコン膜３４の上には、絶縁材料からなるチャネル保護膜３５ａが形成されている。本実施の形態では、チャネル保護膜３５ａの高さが１．０〜３．０μｍであり、従来より厚く形成されている。
チャネル保護膜３５ａの両側のアモルファスシリコン膜３４の上には、オーミックコンタクト層であるｎ+ 型アモルファスシリコン膜３６がそれぞれ形成されている。また、これらのｎ+ 型アモルファスシリコン膜３６の上には、金属膜からなるソース電極３７ａ及びドレイン電極３７ｂが形成されている。
【００３６】
なお、チャネル保護膜３５ａ上のソース電極３７ａ側及びドレイン電極３７ｂ側の縁部には、ｎ+ 型アモルファスシリコン膜３６ａ及び電極３７ａ，３７ｂをパターニングする際にチャネル保護膜３５ａ上に残った導電体膜３７ｄが存在する。本実施の形態では、チャネル保護膜３５ａが１．０〜３．０μｍと十分厚く形成されているため，導電体膜３７ｄはソース電極３７ａ及びドレイン電極１３ｂと電気的に分離されている。
【００３７】
本実施の形態の薄膜トランジスタにおいても、チャネル保護膜３５ａ上の導電体膜３７ｄがソース電極３７ａ及びドレイン電極３７ｂと電気的に分離されているので、ゲートとソースとの間の寄生容量Ｃgsが小さい。
図６〜図８は、本発明の第２の実施の形態の薄膜トランジスタの製造方法を工程順に示す断面図である。なお、以下の説明では、本発明を液晶表示装置のＴＦＴ基板に適用した例について説明している。
【００３８】
まず、図６（ａ）に示すように、透明ガラス基板３１の上に、厚さが１５０ｎｍのＣｒ膜を形成し、このＣｒ膜をフォトリソグラフィ法によりパターニングして、ゲート配線３２ａ及び蓄積容量配線３２ｂを形成する。
その後、プラズマＣＶＤ法により、ガラス基板３１の上側全面に、ゲート絶縁膜となる厚さが約４００ｎｍのＳｉＮ膜３４と、ＴＦＴの動作層となる厚さが約１５ｎｍのアモルファスシリコン膜３４と、チャネル保護膜となる厚さが１．０μｍのＳｉＮ膜３５とを順番に形成する。
【００３９】
次に、図６（ｂ）に示すように、ＳｉＮ膜３５上に所定のパターンのレジスト膜（図示せず）を形成した後、ＳｉＮ膜３５をドライエッチングして、ゲート配線３２ａとほぼ等しい幅のチャネル保護膜３５ａを形成する。
次に、図７（ａ）に示すように、プラズマＣＶＤ法により、ガラス基板３１の上側全面に、オーミックコンタクト層となるｎ+ 型アモルファスシリコン膜３６を約３０ｎｍの厚さに形成する。この場合、チャネル保護膜３５ａが１．０μｍと厚く形成されているので、チャネル保護膜３５ａ上のｎ+ 型アモルファスシリコン膜３６は、他の部分のｎ+ 型アモルファスシリコン膜３６と電気的に分離される。
【００４０】
その後、図７（ｂ）に示すように、ＰＶＤ法により、ｎ+ 型アモルファスシリコン膜３６の上に、導電体膜３７を形成する。この導電体膜は、例えば、厚さが約２０ｎｍのＴｉ層と、厚さが約５０ｎｍのＡｌ層と、厚さが約８０ｎｍのＴｉ層との３層構造とする。この場合も、チャネル保護膜３５ａが厚く形成されているので、チャネル保護膜３５ａ上の導電体膜３７は、他の部分の導電体膜３７と電気的に分離される。
【００４１】
次に、図８（ａ）に示すように、フォトリソグラフィ法により、導電体膜３７、ｎ+ 型アモルファスシリコン膜３６及びアモルファスシリコン膜３４をパターニングして、ＴＦＴ形成領域に、ＴＦＴの動作層（アモルファスシリコン膜３４）と、ソース電極３７ａ及びドレイン電極３７ｂと、オーミックコンタクト層（電極３７ａ，３７ｂの下方のｎ+ 型アモルファスシリコン膜３６）とを形成するとともに、蓄積容量配線３２ｂの上方に蓄積容量電極３７ｃを形成する。また、このとき同時に、データ配線（図示せず）も形成する。このようにして、チャネル保護膜３７ａの上に重ならないソース電極３７ａ及びドレイン電極３７ｂが形成される。なお、チャネル保護膜３５ａ上の縁部には、ソース電極３７ａ及びドレイン電極３７ｂと電気的に分離された導電体膜３７ｄが残る。
【００４２】
次いで、図８（ｂ）に示すように、ＣＶＤ法により、基板３１の上側全面に、層間絶縁膜としてＳｉＮ膜３８を約３００ｎｍの厚さに形成し、このＳｉＮ膜３８でソース電極３７ａ、ドレイン電極３７ｂ及び蓄積容量電極３７ｃを被覆する。その後、ＳｉＮ膜３８に、ソース電極３７ａ及び蓄積容量電極３７ｃに通じるコンタクトホールを形成する。
【００４３】
そして、基板３１の上側全面にＩＴＯ膜を約７０ｎｍの厚さに形成し、このＩＴＯ膜をパターニングして、ソース電極３７ａ及び蓄積容量電極３７ｃに電気的に接続された画素電極３９を形成する。
このようにして形成されたＴＦＴ基板をＣＦ基板を重ね合わせ、両者の間に液晶を封入することにより、液晶表示装置が完成する。
【００４４】
本実施の形態においては、チャネル保護膜３５ａを１．０〜３．０μｍと厚く形成する。このため、ソース電極３７ａ及びドレイン電極３７ｂとなる導電体膜３７が、チャネル保護膜３５ａの上とその他の部分とで電気的に分離される。従って、ゲートとソースとの間の寄生容量Ｃgsが小さい。また、ソース電極３７ａ及びドレイン電極３７ｂのパターニング時にマスクの位置ずれが発生しても、ゲートとソースとの間の寄生容量Ｃgsが一定となり、寄生容量Ｃgsのばらつきによる表示品質の劣化が回避される。これにより、表示品質の優れた液晶表示装置が得られる。
【００４５】
なお、上記第１及び第２の実施の形態では、いずれも本発明を液晶表示装置のＴＦＴに適用した場合について説明したが、本発明はこれに限定されず、ＴＦＴを使用した種々の装置に適用することができる。
（付記１）基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、前記半導体膜のチャネル領域上に形成されたチャネル保護膜と、前記チャネル保護膜の両側にそれぞれ形成され、前記半導体膜に電気的に接続されたソース電極及びドレイン電極とを有する薄膜トランジスタにおいて、前記チャネル保護膜が、上側が広く下側が狭い逆テーパ状であり、且つ前記半導体膜の上面から前記ソース電極の上面までの高さよりも厚く形成されていることを特徴とする薄膜トランジスタ。
【００４６】
（付記２）前記チャネル保護膜の上に、前記ソース電極及び前記ドレイン電極と電気的に分離された導電体膜を有することを特徴とする付記１に記載の薄膜トランジスタ。
（付記３）基板上に形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、前記半導体膜のチャネル領域上に形成されたチャネル保護膜と、前記チャネル保護膜の両側にそれぞれ形成され、前記半導体膜に電気的に接続されたソース電極及びドレイン電極とを有する薄膜トランジスタにおいて、前記チャネル保護膜の厚さが１．０乃至３．０μｍであることをことを特徴とする薄膜トランジスタ。
【００４７】
（付記４）前記チャネル保護膜の上に、前記ソース電極及び前記ドレイン電極と電気的に分離された導電体膜を有することを特徴とする付記３に記載の薄膜トランジスタ。
（付記５）基板上にゲート電極を形成する工程と、前記基板上に前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記第１の絶縁膜上の前記ゲート電極を跨ぐ領域に半導体膜を形成する工程と、前記ゲート電極の直上の前記半導体膜の上に、上側が広く下側が狭い逆テーパ状の絶縁性チャネル保護膜を形成する工程と、前記基板の上側全面に導電膜を形成する工程と、前記導電膜をパターニングして、前記チャネル保護膜の両側に前記半導体膜と電気的に接続したソース電極及びドレイン電極を形成する工程とを有することを特徴とする薄膜トランジスタの製造方法。
【００４８】
（付記６）前記チャネル保護膜は、成膜条件を変化させることにより、上部と下部とでエッチングレートの異なる絶縁膜を形成し、該絶縁膜をエッチングして形成することを特徴とする付記５に記載の薄膜トランジスタの製造方法。
（付記７）基板上にゲート電極を形成する工程と、前記基板上に前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記第１の絶縁膜上の前記ゲート電極を跨ぐ領域に半導体膜を形成する工程と、前記ゲート電極の直上の前記半導体膜の上に、厚さが１．０乃至３．０μｍの絶縁性チャネル保護膜を形成する工程と、前記基板の上側全面に導電膜を形成する工程と、前記導電膜をパターニングして、前記チャネル保護膜の両側に前記半導体膜と電気的に接続したソース電極及びドレイン電極を形成する工程とを有することを特徴とする薄膜トランジスタの製造方法。
【００４９】
（付記８）画素毎に薄膜トランジスタが設けられた液晶表示装置において、前記薄膜トランジスタのチャネル保護膜が、上側が広く下側が狭い逆テーパ状であり、且つソース電極及びドレイン電極よりも厚く形成されていることを特徴とする液晶表示装置。
（付記９）画素毎に薄膜トランジスタが設けられた液晶表示装置において、前記薄膜トランジスタのチャネル保護膜が１．０乃至３．０μｍであることを特徴とする液晶表示装置。
【００５０】
【発明の効果】
上述したように、本発明の薄膜トランジスタによれば、チャネル保護膜が、上側が広く下側が狭い逆テーパ状であり、且つ、半導体膜の上面からソース電極の上面までの高さよりも厚く形成されているので、ソース電極及びドレイン電極がチャネル保護膜の上の金属膜と電気的に分離されている。このため、ソースとゲートとの間の寄生容量Ｃgsが小さく、且つ寄生容量Ｃgsのばらつきも小さくなる。
【００５１】
また、本発明の他の薄膜トランジスタによれば、チャネル保護膜が、１．０乃至３．０μｍと厚く形成されているので、ソース電極及びドレイン電極がチャネル保護膜の上の金属膜と電気的に分離されている。このため、ソースとゲートとの間の寄生容量Ｃgsが小さく、且つ寄生容量Ｃgsのばらつきも小さくなる。
従って、本発明によれば、焼き付きやフリッカのない表示品質が優れた液晶表示装置の作製が可能になる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施の形態の薄膜トランジスタを示す断面図である。
【図２】図２は、本発明の第１の実施の形態の薄膜トランジスタの製造方法を工程を示す断面図（その１）である。
【図３】図３は、本発明の第１の実施の形態の薄膜トランジスタの製造方法を工程を示す断面図（その２）である。
【図４】図４は、本発明の第１の実施の形態の薄膜トランジスタの製造方法を工程を示す断面図（その３）である。
【図５】図５は本発明の第２の実施の形態の薄膜トランジスタを示す断面図である。
【図６】図６は、本発明の第２の実施の形態の薄膜トランジスタの製造方法を工程を示す断面図（その１）である。
【図７】図７は、本発明の第２の実施の形態の薄膜トランジスタの製造方法を工程を示す断面図（その２）である。
【図８】図８は、本発明の第２の実施の形態の薄膜トランジスタの製造方法を工程を示す断面図（その３）である。
【図９】図９は液晶表示装置の一例を示す断面図である。
【図１０】図１０は同じくその液晶表示装置の平面図である。
【図１１】図１１は、従来の液晶表示装置における薄膜トランジスタの製造方法の工程を示す断面図（その１）である。
【図１２】図１２は、従来の液晶表示装置における薄膜トランジスタの製造方法の工程を示す断面図（その２）である。
【図１３】図１３は、従来の液晶表示装置における薄膜トランジスタの製造方法の工程を示す断面図（その３）である。
【図１４】図１４は、従来の薄膜トランジスタのゲートとソースとの間の寄生容量を示す模式図である。
【図１５】図１５は、従来の問題点を示す図であり、寄生容量Ｃgsによる画素電極の電圧降下を示す波形図である。
【符号の説明】
１１，３１…ガラス基板、
１２ａ，３２ａ…ゲート電極、
１２ｂ，３２ｂ…蓄積容量配線、
１３，１５，１８，３３，３５，３８…ＳｉＮ膜、
１４，３４…アモルファスシリコン膜、
１５ａ，３５ａ，５５ａ…チャネル保護膜、
１６，３６…ｎ+ 型アモルファスシリコン膜、
１７，３７…導電体膜、
１７ａ，３７ａ，５７ａ…ソース電極、
１７ｂ，３７ｂ，５７ｂ…ドレイン電極、
１７ｃ，３７ｃ…蓄積容量電極、
１９，３９，５９…画素電極、
５０…ＴＦＴ基板、
５２ａ…ゲート配線、
５２ｂ…蓄積容量配線、
５７ｃ…蓄積容量電極、
５７ｄ…データ配線、
６０…ＣＦ基板、
６２…ブラックマトリクス、
６３…カラーフィルタ、
６４…コモン電極、
７０…液晶、
７５…ＴＦＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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