(57)【特許請求の範囲】
【請求項１】
多層構造を有する半導体集積回路を構成する、ある第１の層の配線と、該第１の層とは異なる第２の層の配線とをつなぐ、１つのビア又は規則的に並ぶ複数のビアからなるビアアレイが内部に形成される、層の広がり方向の領域を決定するビア形成領域決定方法において、
前記第１の層の所定の第１の配線および前記第２の層の所定の第２の配線を互いにつなぐ第１のビア又はビアアレイが形成される第１のビア形成領域と、該第１の層の該第１の配線、および該第２の層の、該第２の配線とは異なる所定の第３の配線を互いにつなぐ第２のビア又はビアアレイが形成される第２のビア形成領域とを、いずれもｘ軸方向に延びる辺およびｙ軸方向に延びる辺を持つ長方形で表される領域として定め、
該第１のビア形成領域と該第２のビア形成領域とが、所定の間隔以下の間隔で離れるかあるいは互いに重なる場合に、該第１のビア形成領域および該第２のビア形成領域を包含する長方形の新たな第３のビア形成領域を生成し、
該第１のビア形成領域および該第２のビア形成領域に代えて、生成した第３のビア形成領域を、ビア又はビアアレイが内部に形成される新たな領域として決定することを特徴とするビア形成領域決定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層構造を有する半導体集積回路を構成する、互いに異なる層の配線どうしをつなぐ１つのビア又は複数の規則的に並ぶビアからなるビアアレイが内部に形成される配線領域を決定するビア形成領域決定方法に関する。
【０００２】
【従来の技術】
従来、半導体集積回路のレイアウト設計を自動的に行う自動レイアウト装置が知られており、セルの配置および配線が行われる。また、半導体集積回路が多層構造を有するものとなる場合には、この自動レイアウト装置によって、互いに異なる層の配線どうしをつなぐ、予め定められた大きさを持ち予め定められた間隔で規則正しく２次元的に並んだ複数のビアからなるビアアレイが内部に形成される配線内のビア形成領域が決定される。
【０００３】
しかし、セルおよび配線の微細化やレイアウトの複雑化に伴い、従来の自動レイアウト装置では、全ての配置・配線を完全に自動で行うことは困難になっており、多くの場合、自動的なレイアウトの後に人手による配線の追加、変更などが行われる。このように人手による配線の追加、変更などが行われると、このレイアウト設計の最終段階に自動で行われる検証（最終検証）において、図１に示すＤＲＣ（デザインルールチェック）エラーや図２に示すスペーシングエラーが生じやすくなる。
【０００４】
図１は、ＤＲＣエラーを生ずるビア形成領域を示す図である。
【０００５】
同図は、多層構造を持つ半導体集積回路のレイアウト図の一部を、層の広がる面に対して垂直の方向から見た図であり、ある第１の層の同図左右方向に延びる配線ｍ１と、同図上方からその配線ｍ１に重なるように延びる、その第１層とは異なる層である第２層の配線ｍ２＿１と、同図下方から配線ｍ１に重なるように延びる、同じく第２層の配線ｍ２＿２とが示されている。ここで、配線ｍ２＿１は、配線ｍ２＿２とほぼ同じ幅を有するものであって配線ｍ２＿２よりも同図のやや左側に位置しており、配線ｍ２＿１と配線ｍ２＿２とは、配線ｍ１上で左右にずれた形で互いに重なっている。
【０００６】
層の広がる面に対して垂直の方向から見て、配線ｍ２＿１と配線ｍ１とが重なる領域で、互いに異なる層にある配線ｍ１と配線ｍ２＿１とを電気的につなぐ第１のビアアレイが形成されており、以下では、このビアアレイが形成されている領域を第１のビア形成領域ａ１と称する。また、配線ｍ２＿２と配線ｍ１とが重なる領域で、互いに異なる層にある配線ｍ１と配線ｍ２＿２とを電気的につなぐ第２のビアアレイが形成されており、以下では、このビアアレイが形成されている領域を第２のビア形成領域ａ２と称する。
【０００７】
上述したように、配線ｍ２＿１と配線ｍ２＿２とは、配線ｍ１上で左右にずれた形で互いに重なっているため、配線ｍ２＿１上の第１のビアアレイと配線ｍ２＿２上の第２のビアアレイもずれた形で互いに重なるため、これらのビアアレイが互いに重なった部分で各ビアの大きさが大きくなり、ビアどうしの間隔が狭くなりやすい。このように各ビアの大きさやビアどうしの間隔が予め定められたものとは異なると、実際にビアアレイを形成するプロセスで、良好なビアの形成が困難であるため、レイアウト設計の最終検証で、このようなビアアレイは、ＤＲＣエラーとして戻される。
【０００８】
図２は、スペーシングエラーを生ずるビア形成領域を示す図である。
【０００９】
同図は、図１に示す３つの配線と同様な３つの配線ｍ１，ｍ２＿１，ｍ２＿２が示される。但し、図２に示す３つの配線のうち、第２層の配線ｍ２＿１と第２層の配線ｍ２＿２とは、図１のように配線ｍ１上で左右にずれた形で互いに重なるのではなく、小さな間隙を間に挟んで互いに離れたものとなっている。これに伴って、第１のビア形成領域ａ１と第２のビア形成領域ａ２とも互いに離れあった状態にある。
【００１０】
通常、２つの並列する配線どうしは、所定の距離以上の間隔をとることが要請されている。但し、ビアアレイが形成されれば結局配線ｍ２＿１と配線ｍ２＿２は電気的につながるので、配線ｍ２＿１とつながる第１のビア形成領域ａ１と、配線ｍ２＿２とつながる第２のビア形成領域ａ２とは、配線ｍ１上では、わずかしか離れていなくても問題なく、つながっていてもよい。しかし、レイアウト設計の最終検証での自動的なチェックで、これらのビア形成領域は、配線が近づきすぎるというスペーシングエラーとして誤って戻されるおそれがある。
【００１１】
【発明が解決しようとする課題】
このように、レイアウト設計の最終検証で、ビアアレイにＤＲＣエラーやスペーシングエラーが生ずると、これらのエラーの原因となるビアアレイが形成される配線のビア形成領域の配置を、全て手作業で修正しなければならず、レイアウト設計に要する時間である、レイアウト設計のＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）の増大につながる。
【００１２】
本発明は上記事情に鑑み、レイアウト設計のＴＡＴを短縮する配線のビア形成領域決定方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成する本発明のビア形成領域決定方法は、
多層構造を有する半導体集積回路を構成する、ある第１の層の配線と、その第１の層とは異なる第２の層の配線とをつなぐ、１つのビア又は規則的に並ぶ複数のビアからなるビアアレイが内部に形成される、層の広がり方向の領域を決定するビア形成領域決定方法であって、
上記第１の層の所定の第１の配線および上記第２の層の所定の第２の配線を互いにつなぐ第１のビア又はビアアレイが形成される第１のビア形成領域と、その第１の層のその第１の配線、およびその第２の層の、その第２の配線とは異なる所定の第３の配線を互いにつなぐ第２のビア又はビアアレイが形成される第２のビア形成領域とを定め、
その第１のビア形成領域とその第２のビア形成領域とが、所定の間隔以下の間隔で離れるかあるいは互いに重なる場合に、その第１のビア形成領域およびその第２のビア形成領域を包含する新たな第３のビア形成領域を生成し、
その第１のビア形成領域およびその第２のビア形成領域に代えて、生成した第３のビア形成領域を、ビア又はビアアレイが内部に形成される新たな領域として決定することを特徴とする。
【００１４】
このビア形成領域決定方法は、例えば、上記第１のビア形成領域と上記第２のビア形成領域とが、そのままではレイアウト設計の最終検証で、これらのビア形成領域が重なることによりこれらのビア形成領域に形成される各ビアの大きさやビアどうしの間隔が予め定められたものとは異なってしまうＤＲＣエラーや、これらのビア形成領域が互いに微小間隔でしか離れないスペーシングエラー等のエラーとなる位置関係にある場合にも、これらのビア形成領域の位置関係に応じて、これらのビア形成領域に代えて、１つの新たなビア形成領域を決定する方法であるため、上記エラーの発生が抑えられて、ビア形成領域の修正作業の手間が省かれることにより、レイアウト設計に要する時間である、レイアウト設計のＴＡＴが短縮される。
【００１５】
【発明の実施形態】
以下、本発明の実施形態について説明する。
【００１６】
まず、本発明のビア形成領域決定方法について説明する前に、多層構造を持ち、各層がビアによって電気的に接合される半導体集積回路について簡単に説明する。
【００１７】
図３は、半導体集積回路の概略構成図である。
【００１８】
同図に示される半導体集積回路１００は、複数のＩＯセル１０１、複数のマクロセル１０２、コア部１０３、複数の電源配線（幹線）１０４からなる。
【００１９】
ＩＯセル１０１は、半導体集積回路１００の入出力を担当するセルであり、半導体集積回路１００を取り囲むように複数形成されている。
【００２０】
マクロセル１０２は、まとまって１つの機能を持つセルである。
【００２１】
コア部１０３は、内部に、同図には図示しない複数のセルが集積したものであり、それらのセルには、配線が施されている。
【００２２】
電源配線１０４は、上記ＩＯセル１０１、マクロセル１０２、およびコア部１０３内部のセルに電源を供給するための基幹配線である。この半導体集積回路１００は、上述したように多層構造となっており、同図には、この電源配線１０４として、ある第１の層の配線ｍ１とこの第１の層とは異なる第２の層の配線ｍ２の２種類の配線が示されている。これらの配線ｍ１と配線ｍ２は、いずれも、電源の電位ＶDDを持つものと、グランドを表す電位ＶSSを持つものの２種類がある。以下では、同じ層でありかつ同じ電位を持つ２つの配線を、同じタイプの配線と称する。
【００２３】
ここで、ビアアレイは、例えば、同図で、同じ電位を持つ配線ｍ１と配線ｍ２とが重なる領域Ａ１等に形成される。また、ビアアレイは、電源配線に対して形成されるだけでなく、コア内の配線等に対しても形成される。
【００２４】
図４は、本実施形態のビア形成領域決定方法によるビア形成領域決定のフローチャートである。
【００２５】
スタート時点では、各種のセルの配置、および上述した電源配線１０４やコア部１０３内部の配線の位置決めが、上述した自動レイアウト装置により行われている。なお、上記領域Ａ１を通る配線ｍ２のような、ビアアレイが形成される領域をクロスする２つの配線のうちの１つの配線は、図１に例示するように、通常、その領域を挟む一方の側ともう一方の側とで独立に位置決めされる。以下では、この図１に示す例を参照して説明を行う。
【００２６】
ステップＳ１では、自動レイアウト装置により、配線ｍ１と配線ｍ２の重なる複数の領域のうちの所定の複数の領域にビアアレイが形成される。例えば、図１に示す例では、層の広がる面に対して垂直の方向から見て、配線ｍ２＿１と配線ｍ１とが重なる領域は、第１のビアアレイが形成される第１のビア形成領域ａ１となり、また、配線ｍ２＿２と配線ｍ１とが重なる領域は、第２のビアアレイが形成される第２のビア形成領域ａ２となっている。これらのビア形成領域は、配線ｍ２＿１や配線ｍ２＿２の位置に応じて自動的に決まるものである。次にステップＳ２へ進む。
【００２７】
ステップＳ２では、このステップＳ１で自動レイアウト装置によって設定された配線、ビアに対して人手により配線、ビアの追加／削除が行われる。このとき形成されるビア形成領域は、ステップＳ１の場合と同じである。次にステップＳ３〜ステップＳ５へ進む。
【００２８】
ステップＳ３〜ステップＳ５では、ステップＳ１〜ステップＳ２で設定された全てのそれぞれのビア形成領域のうちの、同タイプの、すなわち互いに同じ層にありかつ互いに同じ電位の２つのビア形成領域の全ての組合せに対して、以下に示すように位置関係の検証が行われる。
【００２９】
２つのビア形成領域の相対的な位置関係は、図５に示すよう規定される。
【００３０】
図５は、２つのビア形成領域の相対的な位置関係を表す変数の意味を示す図である。
【００３１】
同図では、横方向をｘ軸方向とし、縦方向をｙ軸方向とする。同図には２つの長方形が示されており、いずれの長方形も、ｘ軸方向に延びる辺およびｙ軸方向に延びる辺を持ち、ビア形成領域を表す。これらの長方形で表される２つのビア形成領域のうちの１つは、横方向の長さＬ1x、縦方向の長さＬ1yで規定され、もう一つのビア形成領域は、横方向の長さＬ2x、縦方向の長さＬ2yで規定される。また、これらのビア形成領域の中心は、いずれも、ビア形成領域を表す長方形の対角線の交点によって定義され、これらのビア形成領域の相対的な位置は、これらの中心どうしの、横方向の距離Ｄxおよび縦方向の距離Ｄyによって規定される。
【００３２】
ステップＳ３〜ステップＳ５のうちのステップＳ３では、ステップＳ１〜ステップＳ２で設定された全てのビア形成領域のうちの、同タイプの２つのビア形成領域の組合せ全てに対して、上記長さＬ1x，Ｌ2x，Ｌ1y，Ｌ2yおよび上記距離Ｄx，Ｄyを取得する。次にステップＳ４へ進む。
【００３３】
ステップＳ４では、まず、ステップＳ３で取得された同タイプの２つのビア形成領域の全ての組合せのうちの各組合せにおける２つのビア形成領域が隔てられた距離（スペーシング値Ｄz）を計算する。このスペーシング値Ｄzは、以下のような場合分けを用いて、長さＬ1x，Ｌ2x，Ｌ1y，Ｌ2yおよび距離Ｄx，Ｄyによって計算される。
【００３４】
２つのビア形成領域の相対的な位置関係は、図６〜図９に示す４種類の位置関係に分類される。
【００３５】
図６は、２つのビア形成領域の第１の位置関係を示す図であり、図７は、２つのビア形成領域の第２の位置関係を示す図であり、図８は、２つのビア形成領域の第３の位置関係を示す図であり、図９は、２つのビア形成領域の第４の位置関係を示す図である。
【００３６】
図６〜図９においても、図５と同様に、いずれも横方向をｘ軸方向とし、縦方向をｙ軸方向とする。図６〜図９の各図にも、図５と同様に、いずれもｘ軸方向に延びる辺およびｙ軸方向に延びる辺を持つ、ビア形成領域を表す２つの長方形が示されている。
【００３７】
図６には、Ｄx＞（Ｌ1x＋Ｌ2x）／２かつＤy＞（Ｌ1y＋Ｌ2y）／２の関係を満たす場合の２つのビア形成領域が示されている。この関係を満たす２つのビア形成領域は、同図で斜め方向に離れ合っており、これらの２つのビア形成領域の向かい合う頂点どうしの距離がこれらの２つのビア形成領域のスペーシング値Ｄzを表す。この場合の、スペーシング値Ｄzは、
Ｄz＝√｛（Ｄx−（Ｌ1x＋Ｌ2x）／２）2＋（Ｄy−（Ｌ1y＋Ｌ2y）／２）2｝となる。
【００３８】
図７には、Ｄx＞（Ｌ1x＋Ｌ2x）／２かつＤy≦（Ｌ1y＋Ｌ2y）／２の関係を満たす場合の２つのビア形成領域が示されている。この関係を満たす２つのビア形成領域は、同図で左右方向に離れ合っており、これらの２つのビア形成領域の向かい合うｙ軸方向に延びる境界どうしのｘ軸方向の距離がこれらの２つのビア形成領域のスペーシング値Ｄzを表す。この場合のスペーシング値Ｄzは、
Ｄz＝Ｄx−（Ｌ1x＋Ｌ2x）／２
となる。
【００３９】
図８には、Ｄx≦（Ｌ1x＋Ｌ2x）／２かつＤy＞（Ｌ1y＋Ｌ2y）／２の関係を満たす場合の２つのビア形成領域が示されている。この関係を満たす２つのビア形成領域は、同図で上下方向に離れ合っており、これらの２つのビア形成領域の向かい合うｘ軸方向に延びる境界どうしのｙ軸方向の距離がこれらの２つのビア形成領域のスペーシング値Ｄzを表す。この場合のスペーシング値Ｄzは、
Ｄz＝Ｄy−（Ｌ1y＋Ｌ2y）／２
となる。
【００４０】
図９には、Ｄx＜（Ｌ1x＋Ｌ2x）／２かつＤy＜（Ｌ1y＋Ｌ2y）／２の関係を満たす場合の２つのビア形成領域が示されている。この関係を満たす２つのビア形成領域は、同図で互いに重なりあっており、この場合のこれらの２つのビア形成領域のスペーシング値Ｄzは０となる。以上のようにして、スペーシング値Ｄzは計算される。
【００４１】
次に、このように計算したスペーシング値Ｄzに基づいて、そのスペーシング値Ｄzを持つ２つのビア形成領域の組合せがエラーであるかどうかを判定する。スペーシング値Ｄzが、
Ｄz＜Ｄcr      （Ｄcr：最小スペーシング値）
を満たすならば、その組合せをエラーとする。このようにスペーシング値Ｄzが小さい場合には、２つのビア領域が互いに重なり、あるいは互いにわずかしか離れないので、上述した、ＤＲＣエラーやスペーシングエラーが生ずるためである。このような判定を、回路上の全ビア形成領域の全ての組合せに対して行う。次にステップＳ５へ進む。
【００４２】
ステップＳ５では、ステップＳ４でエラーとされたビア形成領域の組合せ全てに対して、それらのそれぞれの組合せの２つのビア形成領域を、例えば、その２つのビア形成領域を包含する最小の大きさの、長方形状の１つのビア形成領域それぞれを生成する。そして、上記２つのビア形成領域に代えて、生成した１つのビア形成領域を、１つのビア又はビアアレイが内部に形成される新たなビア形成領域として決定する。
【００４３】
ステップＳ４でエラーとされた２つのビア形成領域を、このように決定された新たなビア形成領域に置き換えることによって、図１０〜図１２に示すように、エラーが取り除かれる。
【００４４】
図１０は、ＤＲＣエラーが取り除かれる様子の一例を示す図である。
【００４５】
図１０（Ａ）は、図１と同じ図であり、ＤＲＣエラーの起こる様子を示す図である。同図に示される互いに重なった２つのビア形成領域ａ１，ａ２は、図１０（Ｂ）に示されるように、これらの２つのビア形成領域を包含する１つのビア形成領域ａ３に置き換えられている。
【００４６】
図１１は、ＤＲＣエラーが取り除かれる様子の一例を示す図である。
【００４７】
図１１（Ａ）は、図１と比べると、配線ｍ１に対して上から延びて重なる配線ｍ２＿１の幅が、配線ｍ１に対して下から延びて重なる配線ｍ２＿２の幅より大きい。この場合、配線ｍ２＿１の、配線ｍ２＿１と配線ｍ１とを電気的につなぐ第１のビアアレイが形成される第１のビア形成領域ａ１は、配線ｍ２＿２の、配線ｍ２＿２と配線ｍ１とを電気的につなぐ第２のビアアレイが形成される第２のビア形成領域ａ２を完全に包含しており、第１のビアアレイと第２のビアアレイとが重なる部分でＤＲＣエラーが生じている。このＤＲＣエラーを取り除くために、図１１（Ｂ）に示すように、第２のビア形成領域ａ２を取り去って、第１のビア形成領域ａ１だけが残される。
【００４８】
図１２は、スペーシングエラーが取り除かれる様子を表す図である。
【００４９】
図１２（Ａ）は、図２と同じ図であり、スペーシングエラーの起こる様子を示す図である。同図に示される微小間隔で離れあった２つのビア形成領域ａ１，ａ２は、図１２（Ｂ）に示されるように、これらの２つのビア形成領域ａ１，ａ２を包含する１つのビア形成領域ａ３に置き換えられている。以上のように、ビアアレイおよびビア形成領域のエラーが取り除かれる。
【００５０】
図１３は、複数のビア形成領域の置き換えの例を示す図である。
【００５１】
同図の左側には、同タイプの３つのビア形成領域が示されており、これらのビア形成領域のうちのある組合せの２つのビア形成領域は互いに重なっており、これらのビア形成領域の他の組合せの２つのビア形成領域は、スペーシング値Ｄzが小さく、互いに接近している。これらの組合せのビア形成領域は、いずれも図４に示すフローチャートのステップＳ４でエラーと判定される。このように、あるビア形成領域が複数のビア形成領域それぞれとの組合せに対してエラーとなる場合のように、３つ以上のビア形成領域がエラーによって互いに関係する場合には、それらの３つ以上の複数のビア形成領域に対して、それらの３つ以上のビア形成領域を包含する最小の大きさの、長方形状の１つのビア形成領域に置き換える。同図では、３つのビア形成領域を、同図の左側の図の点線で示されるように最小の大きさで包含する、同図右側に示される長方形状の１つのビア形成領域に置き換えられている。
【００５２】
以上、本実施形態のビア形成領域決定方法によって、ステップＳ１〜ステップＳ５を通じて、ビアアレイが形成されるビア形成領域が、エラーの生じないように決定される。なお、ステップＳ３〜ステップＳ５は、自動的に行うことができる。
【００５３】
以上のように、本実施形態のビア形成領域決定方法は、レイアウト設計の最終検証で、上記第１のビア形成領域と上記第２のビア形成領域とが、ＤＲＣエラーやスペーシングエラー等のエラーとなる位置関係にある場合にも、これらのビア形成領域の位置関係に応じて、これらのビア形成領域に代えて、１つの新たなビア形成領域を決定する方法であるため、上記エラーの発生が抑えられて、ビア形成領域の修正作業の手間が省かれ、レイアウト設計のＴＡＴが短縮される。
【００５４】
なお、本実施形態では、主に、上述した第１、第２のビア形成領域にビアアレイが形成されている場合を例にあげているけれども、本発明のビア形成領域決定方法では、第１、第２のビア形成領域のうちの少なくともいずれかのビア形成領域に１つのビアのみが形成されいてもよい。また、第１、第２のビア形成領域に１つのビアが形成されているかビアアレイが形成されているかに関わらず、本発明のビア形成領域決定方法は、これらのビア形成領域に代えて、１つのビアのみが形成されたビア形成領域を決定するものであってもよい。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、レイアウト設計のＴＡＴを短縮する配線のビア形成領域決定方法が提供される。
【図面の簡単な説明】
【図１】ＤＲＣエラーを生ずるビア形成領域を示す図である。
【図２】スペーシングエラーを生ずるビア形成領域を示す図である。
【図３】半導体集積回路の概略構成図である。
【図４】本実施形態のビア形成領域決定方法によるビア形成領域決定のフローチャートである。
【図５】２つのビア形成領域の相対的な位置関係を表す変数の意味を示す図である。
【図６】２つのビア形成領域の第１の位置関係を示す図である。
【図７】２つのビア形成領域の第２の位置関係を示す図である。
【図８】２つのビア形成領域の第３の位置関係を示す図である。
【図９】２つのビア形成領域の第４の位置関係を示す図である。
【図１０】ＤＲＣエラーが取り除かれる様子の一例を示す図である。
【図１１】ＤＲＣエラーが取り除かれる様子の一例を示す図である。
【図１２】スペーシングエラーが取り除かれる様子を表す図である。
【図１３】複数のビア形成領域の置き換えの例を示す図である。
【符号の説明】
１００  半導体集積回路
１０１  ＩＯセル
１０２  マクロセル
１０３  コア部
１０４  電源配線
ｍ１，ｍ２＿１，ｍ２＿２  配線
【図１】
0004209577.tif 000002
【図２】
0004209577.tif 000003
【図３】
0004209577.tif 000004
【図４】
0004209577.tif 000005
【図５】
0004209577.tif 000006
【図６】
0004209577.tif 000007
【図７】
0004209577.tif 000008
【図８】
0004209577.tif 000009
【図９】
0004209577.tif 000010
【図１０】
0004209577.tif 000011
【図１１】
0004209577.tif 000012
【図１２】
0004209577.tif 000013
【図１３】
0004209577.tif 000014