(57)【特許請求の範囲】
【請求項１】
素子分離膜により限定された半導体基板の各セル領域にパターンの形態で順次積層されるフローティングゲート絶縁膜、フローティングゲート電極、コントロールゲート絶縁膜、コントロールゲート電極及び絶縁膜を形成する段階と、
前記フローティングゲート電極の両側の露出された半導体基板部分内にソース電極及びドレン電極を形成する段階と、
先行する各段階によって得られた結果物の上に第１食刻防止膜を形成する段階と、
前記第１食刻防止膜上に第１層間絶縁膜を平らに形成する段階と、
前記ソース電極及び前記ドレン電極を露出させる第１コンタクトホールを形成するため、前記コントロールゲート電極上に積層された前記絶縁膜上に存在する前記第１食刻防止膜及び前記第１層間絶縁膜が除去されないようにしながら、前記ソース電極及び前記ドレン電極の上部に存在する前記第１層間絶縁膜の部分が除去されるようにコンタクトマスクを用いて前記第１層間絶縁膜を部分的に食刻し、前記第１層間絶縁膜の部分的な除去により前記ソース電極及び前記ドレン電極の上部に露出された前記第１食刻防止膜を除去する段階と、
前記第１コンタクトホールを埋めるため、上部全面に第１導電膜を平らに形成する段階と、
前記ソース電極と接触するソース電極ラインと、前記ドレン電極と接触するコンタクトプラグとを形成するため、前記第１導電膜を食刻する段階と、
先行する各段階によって得られた結果物の上に第２食刻防止膜を形成する段階と、
前記第２食刻防止膜上に第２層間絶縁膜を平らに形成する段階と、
前記コンタクトプラグを露出させる第２コンタクトホールを形成するため、前記第２層間絶縁膜の所定部分を食刻する段階と、
前記第２層間絶縁膜上に、前記第２コンタクトホールを通じて、前記コンタクトプラグと連結されるビットラインを形成する段階とを含むことを特徴とする非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法。
【請求項２】
前記コントロールゲート電極及び前記フローティングゲート電極を形成する段階は、
前記素子分離膜が形成された半導体基板上にフローティングゲート絶縁膜及びフローティングゲート電極用導電膜を順次形成する段階と、
前記素子分離膜の上部のフローティングゲート絶縁膜の一部を露出させるため、前記フローティングゲート電極用導電膜を食刻する段階と、
前記コントロールゲート絶縁膜、コントロールゲート電極用導電膜及び平坦化された前記絶縁膜を、先行する各段階によって得られた結果物の上に順次形成する段階と、
前記絶縁膜、前記コントロールゲート電極用導電膜、前記コントロールゲート絶縁膜、前記フローティングゲート電極用導電膜及び前記フローティングゲート絶縁膜を食刻する段階とからなることを特徴とする請求項１記載の非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法。
【請求項３】
前記コントロールゲート絶縁膜を形成する段階は、窒化膜を蒸着する段階と、前記窒化膜を酸化させる段階とを含むことを特徴とする請求項１記載の非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法。
【請求項４】
前記ソース電極ライン及び前記コンタクトプラグを形成する段階は、
前記ソース電極ラインが形成される前記第１層間絶縁膜部分に溝を形成する段階と、
前記ソース電極及び前記ドレン電極を露出させる前記第１コンタクトホールを形成するため、前記第１層間絶縁膜を食刻する段階と、
前記第１コンタクトホールを埋めるため、前記第１層間絶縁膜上に第１導電膜を平らに形成する段階と、
前記第１層間絶縁膜が露出されるまで、前記第１導電膜をエッチバックする段階とを含むことを特徴とする請求項１記載の非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法。
【請求項５】
前記第１層間絶縁膜は、前記ソース電極ラインより厚く形成することを特徴とする請求項４記載の非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法。
【請求項６】
前記ソース電極ライン及び前記コンタクトプラグを形成する段階は、
前記ソース電極及びドレン電極を露出させる前記第１コンタクトホールを形成するため、前記第１層間絶縁膜を食刻する段階と、
前記ソース電極ラインが形成される第１層間絶縁膜部分に溝を形成する段階と、
前記第１コンタクトホールを埋めるため、前記第１層間絶縁膜上に第１導電膜を平らに形成する段階と、
前記第１層間絶縁膜が露出されるまで、前記第１導電膜をエッチバックする段階とを含むことを特徴とする請求項１記載の非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法。
【請求項７】
前記第１層間絶縁膜は、前記ソース電極ラインより厚く形成することを特徴とする請求項６記載の非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法。
【請求項８】
前記第２コンタクトホールは、前記ソース電極及び前記ドレン電極をそれぞれ露出させるように形成することを特徴とする請求項１記載の非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法。
【請求項９】
前記第２コンタクトホールを形成する段階は、前記ドレン電極をホール形態に露出させ、前記ソース電極を溝形態に露出させるように形成することを特徴とする請求項１記載の非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関するもので、特に、ＥＥＰＲＯＭ又はフラッシュメモリ素子のような非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ又はフラッシュメモリのような非揮発性メモリ素子は、近年、デジタルセルラーホン、デジタルセットトップボックス、デジタルカメラ、パーソナルコンピュータ、モデム、ファクシミリ、デジタルカムコーダー、ＤＶＤプレーヤーなど、日常生活で容易に接し得る多数の家庭用製品に使用されている。そして、前述した家庭用製品の小型化及び高機能化を達成するため、前記ＥＥＰＲＯＭ又はフラッシュメモリの高集積化に対する研究も活発に進行されている。
このようなＥＥＰＲＯＭ又はフラッシュメモリのメモリセルは、周知のように、ＮＯＲ型とＮＡＮＤ型が知られている。
【０００３】
ＮＯＲ型メモリセルは、図１に示すように、ビットラインＢＬが各メモリセルのドレン電極Ｄに連結され、ワードラインＷＬが各メモリセルのゲート電極Ｇに、つまりコントロールゲートｃｇに連結され、ソース電極ラインＳＬが各メモリセルのソース電極Ｓに連結された構造である。図面の符号ｆｇはフローティングゲート電極を示す。
このようなＮＯＲ型メモリセルは動作速度が速いという利点がある。しかし、各単位セルにコンタクトが存在するため、集積度の向上が難しい欠点がある。言い換えれば、ＮＯＲ型メモリセルは、ビットラインＢＬが各メモリセルのドレン電極Ｄに連結され、ソース電極ラインＳＬが各メモリセルのソース電極Ｓに連結される構造であるため、各メモリセル内に、コンタクトのための一定面積を備えなければならなく、よって集積度の向上が難しい。
【０００４】
他方、ＮＡＮＤ型メモリセルは、図２に示すように、第１ビットラインＢＬ１に８個のメモリセルと２個の選択トランジスタＴＲ１、ＴＲ２が連結され、第２ビットラインＢＬ２にも８個のメモリセルと２個の選択トランジスタＴＲ３、ＴＲ４が連結されており、第１ビットラインＢＬ１と第２ビットラインＢＬ２の反対側、つまり各選択トランジスタＴＲ２、ＴＲ４のソース電極Ｓにソース電極ラインＳＬが連結されることにより、１６個のメモリセルが１単位となる構造である。このようなＮＡＮＤ型メモリセルは、すべてのメモリセル内にそれぞれコンタクトが存在しないことにより、集積度の向上が容易である利点がある。言い換えれば、ＮＡＮＤ型メモリセルは、ビットラインＢＬ１、ＢＬ２が第１メモリセルのドレン電極Ｄに連結され、残りのトランジスタが直列に連結され、ソース電極ラインＳＬが最終メモリセルのソース電極Ｓに連結される。これにより、メモリセル間の連結のための面積が最小化され、よって集積度の向上が容易である。
【０００５】
しかし、ＮＡＮＤ型メモリセルは、１６個のメモリセル当たり４個の選択トランジスタを更に必要とするため、動作速度が遅い欠点がある。
したがって、ＮＯＲ型メモリセルは、ＮＡＮＤ型メモリセルに比べ、高集積化が容易でないという欠点にもかかわらず、ＮＡＮＤ型メモリセルに比べて、相対的に動作速度が速いため、家電用製品の小型化及び高機能化に対する要求を満たすために主として採択されている。
図３は、ＮＯＲ型メモリセルの製造時に使用される従来の主要マスクの平面図である。ここで、図面符号２０２は素子分離マスク、２０４はフローティングゲート電極マスク、２０６はコントロールゲート電極マスク、２０８はコンタクトマスク、Ａは単位メモリセルをそれぞれ示す。
【０００６】
ソース電極ラインは半導体基板に形成された拡散領域になされ、よって、一列に配列された単位セルの各ソース電極は相互連結される。この際に、素子分離マスクは、コントロールゲート電極マスク２０６と一定部分が重畳するように設計される。参照符号ｂは重畳程度（＝大きさ）を示す。
すなわち、従来技術によるＮＯＲ型メモリセルの設計方式は、素子分離マスク２０２とコントロールゲート電極マスク２０６との間の所定部分が重畳するように設計されるため、その重畳領域に相当するほどのセル面積が更に必要であり、そのため、集積度の向上に難しさがある。
【０００７】
【発明が解決しようとする課題】
したがって、本発明の目的は、集積度を向上させ得る非揮発性メモリ素子のＮＯＲ型メモリセルの製造方法を提供することである。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明のＮＯＲ型メモリセルの製造方法は、素子分離膜により限定された半導体基板の各セル領域にパターンの形態で順次積層されるフローティングゲート絶縁膜、フローティングゲート電極、コントロールゲート絶縁膜、コントロールゲート電極及び絶縁膜を形成する段階と、前記フローティングゲート電極の両側の露出された半導体基板部分内にソース電極及びドレン電極を形成する段階と、先行する各段階によって得られた結果物の上に第１食刻防止膜を形成する段階と、前記第１食刻防止膜上に第１層間絶縁膜を平らに形成する段階と、前記ソース電極及び前記ドレン電極を露出させる第１コンタクトホールを形成するため、前記コントロールゲート電極上に積層された前記絶縁膜上に存在する前記第１食刻防止膜及び前記第１層間絶縁膜が除去されないようにしながら、前記ソース電極及び前記ドレン電極の上部に存在する前記第１層間絶縁膜の部分が除去されるようにコンタクトマスクを用いて前記第１層間絶縁膜を部分的に食刻し、前記第１層間絶縁膜の部分的な除去により前記ソース電極及び前記ドレン電極の上部に露出された前記第１食刻防止膜を除去する段階と、前記第１コンタクトホールを埋めるため、上部全面に第１導電膜を平らに形成する段階と、前記ソース電極と接触するソース電極ラインと、前記ドレン電極と接触するコンタクトプラグとを形成するため、前記第１導電膜を食刻する段階と、先行する各段階によって得られた結果物の上に第２食刻防止膜を形成する段階と、前記第２食刻防止膜上に第２層間絶縁膜を平らに形成する段階と、前記コンタクトプラグを露出させる第２コンタクトホールを形成するため、前記第２層間絶縁膜の所定部分を食刻する段階と、前記第２層間絶縁膜上に、前記第２コンタクトホールを通じて、前記コンタクトプラグと連結されるビットラインを形成する段階とを含む。
【０００９】
【発明の実施の形態】
本発明の技術要旨は、ＥＥＰＲＯＭ又はフラッシュメモリのような非揮発性メモリ素子のＮＯＲ型メモリセルの製造時、単位セルの大きさを減少させることである。このため、本発明は、ソース電極ラインとして機能する金属ラインを設け、各単位セルのソース電極を前記金属ラインに連結させる。この際に、隣接するセルのソース電極用不純物拡散領域は互いに分離されて形成される。このため、素子分離マスクとコントロールゲート電極マスク間の重畳を省略することができ、よって、ＮＯＲ型メモリセルの集積度を向上させることになる。
【００１０】
図４は、本発明の一実施例による主要マスクの平面図（上図）及び断面図（下図）である。ここで、図面符号３０２は素子分離マスク、３０４はフローティングゲート電極マスク、３０６はコントロールゲート電極マスク、３０８はコンタクトマスクをそれぞれ示し、このマスクは順次積層された構造を有する。図面符号Ａは単位セルを示す。
【００１１】
図５は、本発明による素子分離マスクとフローティングゲート電極マスクを示す平面図及び断面図である。同図に示すように、素子分離マスク３０２は、多数の開口又は遮蔽領域、好ましくは、開口領域が等間隔で縦方向に伸張された構造を有する。フローティングゲート電極マスク３０４は、素子分離マスク３０２の遮蔽領域に対応して開口領域が等間隔で縦方向に伸張されて、素子分離マスク３０２と縁部とが重畳した構造を有する。
【００１２】
図６は、本発明によるフローティングゲート電極マスクとコントロールゲート電極マスクを示す平面図及び断面図である。同図に示すように、フローティングゲート電極マスク３０４は、開口又は遮蔽領域、好ましくは、開口領域が等間隔で縦方向に伸張された構造を有する。コントロールゲート電極マスク３０６は、フローティングゲート電極マスク３０４と直交するように、開口領域が横方向に伸長される構造を有する。
【００１３】
図７は、本発明によるコンタクトマスク、ソース電極ラインマスク及びビットラインマスクを示す平面図及び断面図である。同図に示すように、ソース電極ラインマスク３１０は、多数の開口又は遮蔽領域、好ましくは、開口領域がコンタクトマスク３０８の上部に配置され、横方向に伸張される構造を有する。ビットラインマスク３１２は、開口又は遮蔽領域、好ましくは、開口領域が等間隔で縦方向に伸張される構造を有する。
【００１４】
図８は、本発明の他の実施例による主要マスクとしての、コンタクトマスクとビットラインマスクを示す平面図及び断面図である。同図に示すように、コンタクトマスク４０８は、開口又は遮蔽領域、好ましくは、開口領域が等間隔で横方向に伸張された構造を有する。ビットラインマスク４１２は、コンタクトマスク４０８と直交するように、開口領域が縦方向に伸長される構造を有し、ソース電極ラインを各メモリセルのソース電極に接続させるためのコンタクトが、ホール形態でなく、例えば、溝形態に形成される。これにより、ソース電極ラインマスクは省略される。
【００１５】
以下、前述した構造のマスクを用いる本発明によるＮＯＲ型メモリセルの製造方法を、図９から図１３に基づいて説明する。ここで、例えば、図９の左側を占める断面図は図４のＸ１−Ｘ１′線に沿った切断による断面図であり、図９の中央を占める断面図は、図４のＹ−Ｙ′線に沿った切断による断面図であり、図９の右側を占める断面図は図４のＸ２−Ｘ２′線に沿った切断による断面図である。尚、この点については図１０から図１３についても、また、後述する図１４から図１６、並びに、図１７と図１８についても同様である。
【００１６】
図９に示すように、素子分離膜６０２が、公知の熱酸化工程により、半導体基板６００の所定領域に形成される。酸化膜又は酸化窒化膜からなったフローティングゲート絶縁膜６０４が、半導体基板６００及び素子分離膜６０２上に形成される。次に、このようにして得られたフローティングゲート絶縁膜６０４の全面上にフローティングゲート電極用導電膜６０６が先ず形成された後、フローティングゲート絶縁膜６０４の一部が露出されるように、図４に示すフローティングゲート電極マスク３０４によって、フローティングゲート電極用導電膜６０６が食刻される。食刻されたフローティングゲート電極用導電膜６０６は、同図に示すように、左側及び右側に示された断面図では任意のパターン形状を、そして、中央に示された断面ではパターニングされていない形状を有する。以上の工程で得られた結果物の上に、コントロールゲート絶縁膜６０８、コントロールゲート電極用導電膜６１０及び平坦化された絶縁膜６１２が順次形成される。コントロールゲート絶縁膜６０８は窒化膜の蒸着及び酸化工程による窒酸化膜から形成されることが好ましい。また、絶縁膜６１２は窒化膜又は酸化膜から形成されることが好ましい。
【００１７】
図１０に示すように、絶縁膜６１２、コントロールゲート電極用導電膜６１０、コントロールゲート絶縁膜６０８、フローティングゲート電極用導電膜６０６及びフローティングゲート絶縁膜６０４が、図４に示すコントロールゲート電極マスク３０６によって食刻され、この結果、コントロールゲート絶縁膜６０８を介在して順次積層されたフローティングゲート電極６０６ａ及びコントロールゲート電極６１０ａが形成される。露出された半導体基板部分内に、ホウ素、砒素又は燐の中から選択される１種の不純物をイオン注入及び熱拡散させることにより、ソース電極及びドレン電極６１４、６１６が形成される。以上の工程によって得られた結果物の全面上に、第１食刻防止膜６１８が形成され、この第１食刻防止膜６１８上に、第１層間絶縁膜６２０が平らに形成される。第１食刻防止膜６１８は窒化膜から形成されることが好ましく、第１層間絶縁膜６２０は酸化膜から形成されることが好ましい。
【００１８】
図１１に示すように、ソース電極及びドレン電極６１４、６１６の上部に形成された第１層間絶縁膜部分が除去されるように、第１層間絶縁膜６２０は、第１食刻防止膜６１８と図４に示すコンタクトマスク３０８とによって食刻され、次いで、第１層間絶縁膜６２０の除去により露出されたソース及びドレン電極６１４、６１６上の第１食刻防止膜部分が除去され、この結果、ソース及びドレン電極６１４、６１６を露出させる第１コンタクトホールが形成される。この際に、第１コンタクトホールを形成するための食刻は、コンタクトマスク３０８と第１食刻防止膜６１８を用いる自己整列コンタクト（Self-Aligned Contact）工程により行われるため、隣接するゲート電極間の間隔が最小化され、よって、ＮＯＲ型メモリセルの高集積化が可能である。
次いで、第１コンタクトホールが埋まるように、得られた結果物の全面上に第１導電膜６２２が平らに形成される。第１導電膜６２２は、Ｔｉ／ＴｉＮ／Ｗの積層膜、Ａｌの合金膜、Ｓｉと他の金属との化合物、又は他の金属膜の中から選択された１種から形成される。感光膜６２４が、図７に示すソース電極ラインマスク３１０を用いるフォトリソグラフィー工程により、第１導電膜６２２上に形成される。
【００１９】
図１２に示すように、第１導電膜は感光膜により食刻され、次いで、前記感光膜が除去され、この結果、ソース電極６１４と接触したソース電極ライン６２２ａと、ドレン電極６１６と接触したコンタクトプラグ６２２ｂとが形成される。この際に、残留する第１層間絶縁膜６２０の上部の一部が露出される。第２食刻防止膜６２６が、露出された第１層間絶縁膜６２０、ソース電極ライン６２２ａ及びコンタクトプラグ６２２ｂ上に形成され、次いで、酸化膜又は窒化膜からなる第２層間絶縁膜６２８が、第２食刻防止膜６２６上に平らに形成される。ここで、第２食刻防止膜６２６の形成過程は省略する。
【００２０】
図１３に示すように、コンタクトプラグ６２２ｂ上に形成された第２層間絶縁膜６２８部分が、第２食刻防止膜６２６と図４に示すコンタクトマスク３０８とによって食刻され、次いで、露出された第２食刻防止膜６２６が除去され、この結果、コンタクトプラグ６２２ｂを露出させる第２コンタクトホールが形成される。Ｔｉ／ＴｉＮ／Ｗの積層膜、Ａｌの合金膜、Ｓｉと他の金属との化合物、又はその他の金属膜の中から選択される１種からなる第２導電膜が前記第２コンタクトホールを埋めるように、得られた結果物の全面上に平らに形成され、次いで、コンタクトプラグ６２２ｂと接触するビットライン６３０が、前記第２導電膜がパターニングされることによって形成され、この結果、ＮＯＲ型メモリセルが完成される。
この実施例において、各単位セルにおけるソース電極は分離されて形成され、このようなソース電極は付加のソース電極ラインに連結される。したがって、素子分離マスクとコントロールゲート電極マスクとの重畳が不要であり、よって、ＮＯＲ型メモリセルの単位セルの面積が減少することにより高集積化が可能になる。
【００２１】
本発明の他の実施例によるＮＯＲ型メモリセルの製造方法を、図１４から図１６に基づいて説明する。この実施例は、前述の実施例に比べ、ソース電極ラインとコンタクトプラグ間の段差がないという構造的な違いを有する。したがって、第２層間絶縁膜の形成から説明する。
図１４に示すように、第１層間絶縁膜７２０が第１食刻防止膜７１８上に平らに形成される。この際に、第１層間絶縁膜７２０は酸化膜から形成されることが好ましく、かつ、少なくとも後に形成されるソース電極ラインよりは厚く形成されなければならない。ここで、未説明の図面符号は図１０における対応位置に示す要素と同一であるので、これらに関する説明は省略する。
【００２２】
図１５に示すように、第１層間絶縁膜７２０は、その所定部分にソース電極ライン形態の溝が形成されるように、パターニングされ、この後、ソース電極及びドレン電極７１４、７１６の上部に形成された部分が、第１食刻防止膜７１８と図４に示すコンタクトマスク３０８とによって食刻され、次いで、第１層間絶縁膜７２０が食刻されることにより露出されたソース電極及びドレン電極７１４、７１６上の第１食刻防止膜部分が食刻され、この結果、ソース及びドレン電極７１４、７１６を露出させる第１コンタクトホールが形成される。ここで、ソース電極ラインマスクは、前述した図１１のマスクと反対タイプである。又は、ソース電極ラインマスクが図１１のマスクと同じタイプである場合には、反対タイプの感光膜が用いられることが好ましい。また、溝が形成された後に第１コンタクトホールが形成されるが、前記第１コンタクトホールが形成された後に溝が形成されても良い。次いで、第１コンタクトホールが埋まるように、Ｔｉ／ＴｉＮ／Ｗの積層膜、Ａｌの合金膜、Ｓｉと他の金属との化合物、又はその他の金属膜の中から選択される１種からなる第１導電膜７２２が、先行する工程によって得られた結果物の上に形成される。
【００２３】
図１６に示すように、第１導電膜が、食刻ガスを用いるか、又は化学機械的研磨（ＣＭＰ）を用いるエッチバック工程により、第１層間絶縁膜７２０が露出されるまで食刻され、この結果、ソース電極７１４と接触するコンタクトソース電極ライン７２２ａと、ドレン電極７１６と接触するコンタクトプラグ７２２ｂとが形成される。この際に、ソース電極ライン７２２ａとコンタクトプラグ７２２ｂは段差なしで同一高さに形成される。第２食刻防止膜７２６が、均一な高さを有する第１層間絶縁膜７２０、ソース電極ライン７２２ａ及びコンタクトプラグ７２２ｂ上に形成され、第２層間絶縁膜７２８が第２食刻防止膜７２６上に平らに形成される。コンタクトプラグの上部の第２層間絶縁膜及び第２食刻防止膜部分が食刻されることによって、第２コンタクトホールが形成され、ビットライン７３０が前記第２コンタクトホールを通じてコンタクトプラグ７２２ｂと接触するように形成される。
【００２４】
この実施例においては、先の実施例と同様に、第１層間絶縁膜７２０に対する食刻が、コンタクトマスク３０８及び第１食刻防止膜７１８によって自己整列方式で行われるため、ゲート電極間の間隔が最小化でき、よって、ＮＯＲ型メモリセルの高集積化が可能である。
本発明の更に他の実施例によるＮＯＲ型メモリセルの製造方法を、図１７及び図１８に基づいて説明する。この実施例は、先の実施例に比べ、ドレン電極とのコンタクトがホール形状を、かつソース電極とのコンタクトが溝形状を有するという構造的な違いがある。
【００２５】
図１７に示すように、先の実施例と同様に、第１層間絶縁膜８２０が窒化膜材質の第１食刻防止膜８１８上に平らに形成され、この後、ソース電極及びドレン電極８１４、８１６を露出させる第１コンタクトホールが、ソース電極及びドレン電極８１４、８１６上の第１層間絶縁膜部分と第１食刻防止膜部分を食刻することにより形成される。この際に、第１層間絶縁膜８２０は酸化膜から形成され、かつ、少なくとも後に形成されるソース電極ラインよりは厚く形成される。また、ドレン電極８１６を露出させる第１コンタクトホールは、ホール形状を有するように、そしてソース電極８１４を露出させる第１コンタクトホールは、溝形状を有するように形成される。第１コンタクトホールが埋まるように、得られた結果物の上に、Ｔｉ／ＴｉＮ／Ｗの積層膜、Ａｌの合金膜、Ｓｉと他の金属との化合物、又はその他の金属膜の中から選択される１種からなる第１導電膜８２２が形成される。
ここで、未説明の図面符号は、図１１に対応する位置に示す要素と同一であるので、これらに対する説明は省略する。
【００２６】
図１８に示すように、第１導電膜は、食刻ガスを用いるか、又は化学機械的研磨（ＣＭＰ）を用いるエッチバック工程により、第１層間絶縁膜８２０が露出されるまで食刻され、この結果、ソース電極８１４と接触するソース電極ライン８２２ａと、ドレン電極８１６と接触するコンタクトプラグ８２２ｂとが形成される。この際に、ソース電極ライン８２２ａとコンタクトプラグ８２２ｂは、段差なしで同一高さに形成される。第２食刻防止膜２２６が、均一な高さを有する第１層間絶縁膜８２０、ソース電極ライン８２２ａ及びコンタクトプラグ８２２ｂ上に形成され、第２層間絶縁膜８２８が、第２食刻防止膜７２６上に平らに形成される。第２コンタクトホールが、コンタクトプラグ上部の第２層間絶縁膜及び第２食刻防止膜部分が食刻されることによって形成され、ビットライン８３０が、前記第２コンタクトホールを通じてコンタクトプラグ８２２ｂと接触するように形成される。
【００２７】
この実施例においては、先の実施例と同様に、第２層間絶縁膜８２０に対する食刻が、コンタクトマスク３０８及び第１食刻防止膜８１８をもって自己整列方式で行われるため、ゲート電極間の間隔が最小化され、よって、ＮＯＲ型メモリセルの高集積化が可能である。
【００２８】
【発明の効果】
以上説明したように、本発明のソース電極ラインは不純物拡散領域でなく別途の金属ラインからなり、各単位セルでのソース電極は前記ソース電極ラインに連結される。したがって、ＮＯＲ型メモリセルの製造時、素子分離マスクとコントロールゲート電極マスク間の一定領域を重畳させないため、重畳領域の分に相当するセルの面積を減少させることができ、よって、ＮＯＲ型メモリセルの高集積化を実現することができる。
【図面の簡単な説明】
【図１】従来のＥＥＰＲＯＭメモリ素子のメモリセルを示す回路図
【図２】従来のＥＥＰＲＯＭメモリ素子のＮＡＮＤ型メモリセルを示す回路図
【図３】従来のＥＥＰＲＯＭメモリ素子のＮＯＲ型メモリセルの製造時に使用する主要マスクの説明図
【図４】本発明の一実施例によるＮＯＲ型メモリセルの製造時に使用する主要マスクの説明図
【図５】素子分離マスクとフローティングゲート電極マスクを示す説明図
【図６】フローティングゲート電極マスクとコントロールゲート電極マスクを示す説明図
【図７】コンタクトマスク、ソース電極ラインマスク及びビットラインマスクを示す説明図
【図８】本発明の他の実施例によるＮＯＲ型メモリセルの製造時に使用される主要マスクを示す説明図
【図９】本発明の一実施例によるＮＯＲ型メモリセルの製造方法の説明図
【図１０】本発明の一実施例によるＮＯＲ型メモリセルの製造方法の説明図
【図１１】本発明の一実施例によるＮＯＲ型メモリセルの製造方法の説明図
【図１２】本発明の一実施例によるＮＯＲ型メモリセルの製造方法の説明図
【図１３】本発明の一実施例によるＮＯＲ型メモリセルの製造方法の説明図
【図１４】本発明の他の実施例によるＮＯＲ型メモリセルの製造方法の説明図
【図１５】本発明の他の実施例によるＮＯＲ型メモリセルの製造方法の説明図
【図１６】本発明の他の実施例によるＮＯＲ型メモリセルの製造方法の説明図
【図１７】本発明の更に他の実施例によるＮＯＲ型メモリセルの製造方法の説明図
【図１８】本発明の更に他の実施例によるＮＯＲ型メモリセルの製造方法の説明図
【符号の説明】
３０２    素子分離マスク
３０４    フローティングゲート電極マスク
３０６    コントロールゲート電極マスク
３０８    コンタクトマスク
３１０    ソース電極ラインマスク
３１２    ビットラインマスク
６００    半導体基板
６０２    素子分離マスク
６０４    フローティングゲート電極マスク
６０６    フローティングゲート電極用導電膜
６０８    コントロールゲート絶縁膜
６１０    コントロールゲート電極用導電膜
６１２    絶縁膜
６１４    ソース電極
６１６    ドレーン電極
６１８    第１食刻防止膜
６２０    第１層間絶縁膜
６２２    第１導電膜
６２４    感光膜
６２６    第２食刻防止膜
６２８    第２層間絶縁膜
６３０    ビットライン
７１４    ソース電極
７１６    ドレン電極
７１８    第１食刻防止膜
７２０    第１層間絶縁膜
７２２    第１導電膜
７２６    第２食刻防止膜
７２８    第２層間絶縁膜
７３０    ビットライン
８１４    ソース電極
８１６    ドレン電極
８１８    第１食刻防止膜
８２０    第１層間絶縁膜
８２２    第１導電膜
８３０    ビットライン
Ａ        単位セル
【図１】
0004245793.tif 000002
【図２】
0004245793.tif 000003
【図３】
0004245793.tif 000004
【図４】
0004245793.tif 000005
【図５】
0004245793.tif 000006
【図６】
0004245793.tif 000007
【図７】
0004245793.tif 000008
【図８】
0004245793.tif 000009
【図９】
0004245793.tif 000010
【図１０】
0004245793.tif 000011
【図１１】
0004245793.tif 000012
【図１２】
0004245793.tif 000013
【図１３】
0004245793.tif 000014
【図１４】
0004245793.tif 000015
【図１５】
0004245793.tif 000016
【図１６】
0004245793.tif 000017
【図１７】
0004245793.tif 000018
【図１８】
0004245793.tif 000019