(57)【特許請求の範囲】
【請求項１】
アナログ入力信号を増幅し、異なる範囲の複数のアナログ信号を生成する複数の増幅器であって、線形増幅された最大アナログ信号が唯一の増幅器から発生するように前記複数の増幅器の各々が重み付けられた該複数の増幅器から構成される、入力増幅ネットワークと、
前記複数のアナログ信号から複数のサンプリング電圧を生成するように構成されたサンプリング・ホールドネットワーク（１．２）と、前記複数のサンプリング電圧の中で前記線形増幅された最大アナログ信号を選択するように構成された比較・切り替えネットワーク（１．３）とを備える、前記線形増幅された最大アナログ信号を選択する選択手段（１．２、１．３、１．６、１．７）と、
前記線形増幅された最大アナログ信号をデジタル出力信号に変換するＡ／Ｄコンバータ手段（１．４、１．５）と
を備えることを特徴とするアナログ・デジタルコンバータ。
【請求項２】
前記比較・スイッチネットワーク（１．３）は、前記複数のサンプリング電圧を参照電圧と比較し、前記複数のサンプリング電圧の中で前記参照電圧より低い範囲の中で最大のアナログ信号を選ぶことにより前記最大アナログ信号を選択することを特徴とする、請求項１に記載のアナログ・デジタルコンバータ。
【請求項３】
ａ）入力信号を接続する１つの入力ノード（または差動増幅器の場合は一対のノード）と、複数の出力ノードと、大小の入力アナログ信号のダイナミックレンジにおいて出力ノードの１つに適した振幅をもつ直線増幅信号が常に得られるように入力されたアナログ信号を増幅度２(i-1)kで増幅して（ただし、ｉ＝１、２、・・・ｍ；ｋ＝定数、例えば２進の場合はｋ＝１、４進の場合はｋ＝２）、複数の遅延バランス（ｄｅｌａｙ−ｂａｌａｎｃｅ）または遅延スキュー（ｄｅｌａｙ−ｓｋｅｗ）された信号を各出力ノードに供給する増幅器ネットワークとを備えた入力増幅ネットワーク、
ｂ）増幅された信号が接続される複数の信号入力ノードと、遅延バランス入力信号の場合、サンプリングクロックが接続される１つのクロック入力ノードと、遅延スキュー入力信号の場合、複数の時間スキューサンプリングクロックが接続される複数のクロック入力ノードと、複数の出力ノードと、遅延バランス入力信号の場合、サンプリングクロックの制御下で増幅信号をサンプリングしてサンプリングした電圧を出力ノードでホールドする複数のＳ／Ｈ回路と、遅延スキュー入力信号場合、時間スキューサンプリングクロックの制御下で正確な整合時間に増幅信号をサンプリングする複数のサンプル・ホールド（Ｓ／Ｈ）回路、および出力ノードに供給する時間整合サンプリングされた電圧を生成するデスキュー（ｄｅｓｋｅｗｉｎｇ）回路とを備えたサンプリング・ホールド（Ｓ／Ｈ）ネットワーク、
ｃ）サンプリングされた電圧にそれぞれ接続される複数の入力ノードと、１つ以上の参照電圧に接続される１つ以上の参照入力ノードと、信号出力ノードまたは１対の信号出力ノード（差動型の場合）と、１つ（ビットシリアルの場合）または複数（ビットパラレルの場合）の論理出力ノード と、サンプリングされた電圧と参照電圧を比較する複数の比較回路と、比較回路出力を調べて最適なサンプリング電圧を識別し、内部的および外部的に使用される論理出力ノードに供給する論理フラグコードを生成する論理回路と、最適なサンプル電圧だけを信号出力ノードに切り換えるために論理フラグコードによって制御される複数のスイッチとを備えた比較・切り換えネットワーク、
ｄ）最適サンプリング電圧に接続される１つまたは１対（差動型の場合）の信号入力ノードと、Ａ／Ｄ変換のための参照電圧に接続される１つ以上の参照入力ノードと、１つ以上のクロックが接続される１つ以上のクロック入力ノードと、１つ（ビットシリアルの場合）または複数（ビットパラレルの場合）のデジタル出力ノードと、最適サンプリング電圧をデジタル化し、デジタル出力ノードに供給するデジタルデータコードをクロック制御下で生成する正規Ａ／Ｄコンバータ体（例えば、パイプラインＡ／Ｄコンバータ）とを備えたＡ／Ｄコンバータ、
ｅ）デジタルデータコード（ｕ）に接続される１つ（ビットシリアルの場合）または複数（ビット平行線における）のデジタル入力ノードと、
以下オプションとして、論理フラグコード（ｖ）に接続される１つ（ビットシリアルの場合）または複数（ビットパラレルの場合）の論理入力ノードと、定数コードｋに接続される１つ（ビットシリアルの場合）または複数（ビットパラレルの場合）の定数入力ノードと、１つ以上のクロックに接続される１つ以上のクロック入力ノードと、１つ（ビットシリアルの場合）または複数（ビットパラレルの場合）のデジタル出力ノードと、ｎビットデータコード（ｕ）、ｍビット論理フラグコード（ｖ）および定数ｋを結合して、デジタル出力ノードに供給するためにｎ＋（ｍ−１）ｋビットの最終デジタル出力ｕｖkをクロック制御下で生成する回路とを備えたデジタル出力回路、
ｆ）１つ以上の入力クロックに接続される１つ以上のクロック入力ノードと、複数の出力ノードと、タイミング信号を生成して出力ノードを介して浮動小数点Ａ／Ｄコンバータの対応部に供給するタイミング信号発生回路とを備えたタイミング信号発生器、
ｇ）付加的接続ノードをもち、所要部をバイアスするバイアス回路と、参照電圧を生成して所要部に供給する参照電圧発生回路とを備えたバイアス・参照回路、および
ｈ）前記回路を駆動する１つ以上の電源、
を有することを特徴とする請求項１に記載のアナログ・デジタルコンバータ。
【請求項４】
シングルエンドまたは差動信号を使用する前記遅延バランス入力増幅器が、
ａ）入力アナログ信号を接続する入力ノード、
ｂ）ｍ個の出力ノード、
ｃ）アナログ信号源用の整合負荷として機能し、入力アナログ信号を比２-(m-i)でｍ個のアナログ信号に分割し（ｉ＝１、２、・・・ｍ、ｋは定数、例えば、２進の場合はｋ＝１、４進の場合はｋ＝２）、実用負荷条件における相異なる信号路の遅延のバランスを取る遅延バランス抵抗器ネットワーク、および
ｄ）ｍ個のアナログ信号を増幅度２(m-l)kで増幅し、増幅された各信号をｍ個の出力ノードに供給するそれぞれ同じｍ個の増幅器、
を有することを特徴とする請求項２または３に記載のアナログ・デジタルコンバータ。
【請求項５】
前記遅延バランス入力増幅器ネットワークが、
ａ）入力アナログ信号を接続する入力ノード、
ｂ）ｍ個の出力ノード、
ｃ）入力アナログ信号を増幅してｐ個の増幅信号を生成する入力増幅器ネットワーク、
ｄ）それぞれ１個づつの入力と、比が１および２-pkである２個づつの出力を備え、ｐ個のアナログ信号をｍ＝２ｐ個のアナログ信号に分割するｐ個の同じ遅延バランス分圧器（例えば、抵抗器分圧器）、および
ｅ）ｍ個のアナログ信号を増幅度２pkで増幅してｍ個の増幅信号をｍ個の出力ノードに供給するｍ個の同じ増幅器、
を有することを特徴とする請求項３または４に記載のアナログ・デジタルコンバータ。
【請求項６】
シングルエンドまたは差動信号を使用する前記比較・切り換えネットワークが、
ａ）Ｓ／Ｈネットワークでサンプリングしたｍ個の電圧（電圧ｍを最大とする）に接続されるｍ個の入力ノード、
ｂ）最大増幅器線形出力電圧をＶmaxまたは±Ｖmax、安全係数をｑ（＜１）として、参照電圧Ｖr＝ｑＶmax／ｋkまたは±Ｖr＝±ｑＶmax／２kに接続される２つの参照電圧入力ノードのうち１つ、
ｃ）信号出力ノード、
ｄ）１つ（ビットシリアルの場合）またはｍ個（ビットパラレルの場合）の論理出力ノード、
ｅ）サンプリングされた電圧１〜（ｍ−１）と参照電圧Ｖr（単方向の場合）または±Ｖr（二方向の場合）を比較して、サンプリングされた電圧がＶrよりも大きいか、±Ｖrの範囲外ならば論理「真」を出すｍ−１個の比較回路、
ｆ）ｉ＝２、３、・・・（ｍ−１）として、ＸＯＲゲート１の各入力に低論理と比較回路１の出力とを接続し、ＸＯＲゲートｉの入力に比較回路ｉ−１およびｉの出力を接続し、ＸＯＲゲートｍの入力に比較回路ｍ−１の出力と高論理を接続したｍ個の２入力ＸＯＲゲートであって、そのすべての出力を論理出力ノードに供給するためのｍビット論理フラグコードとするｍ個の２入力ＸＯＲゲート、および
ｇ）ＸＯＲゲートの出力が高論理の場合、サンプリングされた電圧の１つを信号出力ノードに接続するスイッチネットワーク、
を有することを特徴とする請求項３から５のいずれか１項に記載のアナログ・デジタルコンバータ。
【請求項７】
前記デジタル出力信号が、
ａ）ｎビットデジタルデータコードに接続される１つ（ビットシリアルの場合）またはｎ個（ビットパラレルの場合）のデジタル入力ノード、
ｂ）ｍビット論理コードが接続される１つ（ビットシリアルの場合）またはｍ個（ビットパラレルの場合）の論理入力ノード、
ｃ）整数定数コードｋ（＝１、２、・・・）が接続される１つ（ビットシリアルの場合）または複数（ビットパラレルの場合）の定数入力ノード、
ｄ）１つ以上のクロックが接続される１つ以上のクロック入力ノード、
ｅ）１つ（ビットシリアルの場合）または複数（ビットパラレルの場合）のデジタル出力ノード、および
ｆ）簡単なシフト動作だけを実行することにより、ｖとｖの乗算をｋ回反復してｖkを算出し、次にｎ＋（ｍ−１）ｋビットの最終デジタル出力ｕｖkを生成するためにｖkにｕを乗算する１つまたは２つの乗算器、
を有することを特徴とする請求項３から６のいずれか１項に記載のアナログ・デジタルコンバータ。
【請求項８】
前記遅延バランス入力増幅器が、
ａ）入力アナログ信号が接続される入力ノード、
ｂ）出力ノード、
ｃ）初段の入力が入力ノードに接続され、終段の出力が出力ノードに接続された複数の増幅器段、
ｄ）ＤＣオフセットの伝播を阻止するために増幅器段の間にそれぞれ接続された複数のカップリングコンデンサ、および
ｅ）増幅段の過電圧を防止するために入力振幅を制限して入力のＤＣパスが常に接地されるように増幅器段の入力を接地接続する複数のリミッタ、
を備えた低オフセット定遅延ＡＣ増幅器を有することを特徴とする請求項３から７のいずれか１項に記載のアナログ・デジタルコンバータ。
【請求項９】
前記遅延バランス入力増幅器が、
ａ）入力アナログ信号が接続される入力ノード、
ｂ）すべての立ち上がりが同期したクロックΦ1〜ΦXであって、クロックΦ2〜ΦXの立ち下がりが順次遅延し、クロックΦ1およびΦXの立ち下がりが同期し、入力されたアナログ信号を増幅するためにΦ1〜ΦXの低位相が増幅器で使用されるものとし、これらクロックΦ1〜ΦXにそれぞれ接続された複数のクロックノード、
ｃ）出力ノード、
ｄ）出力ノードに接続された増幅段xの出力を含む複数の増幅段１〜ｘ、
ｅ）増幅段１〜xの過電圧を防止するために増幅段１〜xの出力にそれぞれ接続された複数のリミッタ、
ｆ）ｉ＝１、２、・・・（ｘ−１）として、リミッタｉの出力と増幅段ｉ＋１の入力との間にそれぞれ接続された複数のカップリングコンデンサ１〜（ｘ−ｌ）、
ｇ）Φ1が高レベルのときに増幅段１の入力を接地接続し、Φ1が低レベルのときに増幅段１の入力を入力ノードに接続する入力スイッチ、および
ｈ）Φ2〜Φxが高レベルのときに増幅段２〜ｘの入力を接地接続し、Φ2〜Φxが低レベルのときに増幅段２〜ｘの入力をフローティング状態に保つ複数の自動ゼロ（ａｕｔｏ−ｚｅｒｏ）スイッチ、
を備えた低オフセット定遅延自動ゼロ（ａｕｔｏ−ｚｅｒｏｅｄ）増幅器を有することを特徴とする請求項３から８のいずれか１項に記載のアナログ・デジタルコンバータ。
【請求項１０】
前記遅延バランス入力増幅器が、
ａ）ｙ個の入力アナログ信号が接続されるｙ個の入力ノード、
ｂ）等周期Ｔｃ、高位相Ｔｃ／（ｙ＋１）をもち、Ｔｃ／（ｙ＋１）で順次スキューされるクロック１〜（ｙ＋ｌ）にそれぞれ接続されるｙ＋１個のクロックノード、
ｃ）ｙ個の出力ノード、
ｄ）自動ゼロ過程と制定過程の合計時間がＴｃ／（ｙ＋ｌ）以上である、ｙ＋１個の低オフセット定遅延自動ゼロ増幅器、
ｅ）クロック１〜（ｙ＋１）から制御信号を生成する制御信号発生器、
ｆ）ｙ個の入力ノードに接続されたｙ個の入力と、ｙ＋１個の増幅器入力に接続されたｙ＋１個の出力とを備えた入力マルチプレクサであって、制御信号の制御下でｙ個の入力アナログ信号を常にｙ＋１個の増幅器のうちｙ個の入力に切り換える入力マルチプレクサ、および
ｇ）ｙ＋１個の増幅器出力に接続されたｙ＋１個の入力と、ｙ個の出力ノードに接続されたｙ個の出力とを備えた出力マルチプレクサであって、制御信号の制御下でｙ＋１個の増幅器のうちｙ個の出力を常にｙ個の出力ノードに接続する出力マルチプレクサ、
を備えたｙ＋１個の自動ゼロ増幅器を有することを特徴とする請求項３から９のいずれか１項に記載のアナログ・デジタルコンバータ。
【請求項１１】
アナログ入力信号のアナログ・デジタル変換を提供するための方法であって、
前記アナログ入力信号を抵抗回路網に入力して、異なる振幅をもった複数のアナログ信号を生成するステップと、
複数の増幅器で前記複数のアナログ信号を増幅して、複数の増幅信号を生成するステップと、
前記複数の増幅した入力信号を入力して、複数のサンプリング電圧を生成するステップと、
前記複数のサンプリング電圧を第１の参照電圧と比較するステップと、
前記複数のサンプリング電圧のひとつを選択するステップであって、前記第１の  参照電圧に最も近いが前記第１の参照電圧よりは大きいサンプリング電圧を選択するステップと、
前記選択されたサンプリング電圧をデジタル出力信号に変換するステップと、
を備えることを特徴とする方法。
【請求項１２】
論理回路は前記選択されたサンプリング電圧を選択するために使用される請求項１１に記載の方法。
【請求項１３】
前記論理回路は、複数のコンパレーター、複数のＸＯＲゲート、および複数のスイッチとを含む請求項１２に記載の方法。
【請求項１４】
前記複数のサンプリング電圧のすべてが、前記第１の参照電圧より大きいなら、前記複数のサンプリング電圧の最も小さい電圧が選択される請求項１１に記載の方法。
【請求項１５】
更に、前記選択されたサンプリング電圧を第２の参照電圧と比較するステップと、
前記選択されたサンプリング電圧が前記第２の参照電圧より大きいければ、より低い方の電圧と共にもうひとつのサンプリング電圧を選択するステップと、
を含む請求項１１に記載の方法。
【請求項１６】
前記複数の増幅器は実質的に一致する請求項１１に記載の方法。
【請求項１７】
浮動小数点アナログ・デジタルコンバーターであって、
入力アナログ信号から異なる振幅をもった複数のアナログ信号を生成する抵抗回路網と、
前記複数のアナログ信号を増幅して、複数の増幅された信号を生成するための複数の増幅器と、
前記複数の増幅された信号から複数のサンプリング電圧を生成するためのサンプル・ホールドネットワーク（１．２）と、
前記複数のサンプリング電圧を参照電圧と比較して、前記参照電圧に最も近いが参照電圧よりは大きいサンプリング電圧を選択する比較・スイッチネットワーク（１．３）と、
前記選択されたサンプリング電圧をデジタル出力信号に変換するアナログ・デジタルコンバータと、
を含む前記浮動小数点アナログ・デジタルコンバータ。
【請求項１８】
前記比較・スイッチネットワーク（１．３）は、複数のコンパレータ、複数のＸＯＲゲート、および複数のスイッチ、を含む請求項１７に記載の浮動小数点アナログ・デジタルコンバータ。
【請求項１９】
前記複数のサンプリング電圧のすべてが前記参照電圧より大きいなら、前記複数のサンプリング電圧の最も小さい電圧が選択される請求項１７に記載の浮動小数点アナログ・デジタルコンバータ。
【請求項２０】
前記選択されたサンプリング電圧が第２の参照電圧より大きいなら、前記選択されたサンプリング電圧は第２の参照電圧と比較されて、より低い電圧をともなったもうひとつのサンプリング電圧と比較される請求項１７に記載の浮動小数点アナログ・デジタルコンバータ。
【請求項２１】
前記複数の増幅器は実質的に一致する請求項１７に記載の浮動小数点アナログ・デジタルコンバータ。
【発明の詳細な説明】
【０００１】
本発明は特許請求の範囲の項目に明記された種類のアナログ・デジタル（Ａ／Ｄ）コンバータに関するものである。特に、本発明はダイナミックレンジの広いＡ／Ｄコンバータに関連する。
【０００２】
（発明の背景）
Ａ／Ｄコンバータの入力範囲は、ピーク入力信号が確実にカバーされるように設定する必要がある。すなわち、（１）信号振幅が非常に大きいダイナミックレンジで変動する場合、（２）最小信号に対して量子化精度を維持する必要がある場合、（３）信号を線形に保つ必要がある場合には、非常に高い分解能のＡ／Ｄコンバータを使用する必要が生じる。多くの場合、量子化精度よりむしろ信号のダイナミックレンジをカバーするためだけに高精度が考慮される。例えば、６０ｄＢの信号ダイナミックレンジと最小の６ビット量子化精度を得るためには、少なくとも１６ビットの分解能が必要であり、高速での非常に高い要求になる。実際、そのようなコンバータでは、大信号に対する分解能は不必要に高くなる。コンバータであって、この範囲の大信号および小信号で同じ分解能が得られれば、より合理的であろう。
【０００３】
また、低パワー化および低電圧化の傾向にしたがって実際の入力範囲は狭くなるが、電源電圧の低下に伴って部品不整合や増幅器オフセットのような非理想的要素が減少することはないので、広ダイナミックレンジＡ／Ｄコンバータの設計が更に困難になる。そのような場合、高分解能と広ダイナミックレンジを満足させるのは非常に難しい。
【０００４】
従来から、信号振幅を圧縮してダイナミックレンジを広げるために対数増幅器が使用されている。しかし、対数増幅器の設計は難しく、圧縮比を大きくすると精度が著しく低下する。線形デジタル出力コードを生成する際、通常はルックアップデーブルが使用され、それは増幅器と正確に整合しなければならない。
【０００５】
信号ダイナミックレンジをカバーするためだけに分解能が必要であるならば、非常に高分解能のＡ／Ｄコンバータに対する要求は本発明の浮動小数点Ａ／Ｄコンバータによって解消される。周知の対数増幅器による解決策とは異なり、浮動小数点Ａ／Ｄコンバータでは線形デジタル出力が直接的に得られる。大信号および小信号に対して、浮動小数点の数値表現と同様に有効分解能は一定（正確には疑似的に一定）に保たれる。分解能とダイナミックレンジは互いに独立して設定することができるため、本発明は非常に有用であり、柔軟性もある。
【０００６】
（発明の目的および解決策）
本発明の目的は、ダイナミックレンジを広くしたときに分解能が高くなるのを避けるためにダイナミックレンジと分解能を別々に扱うようにした広ダイナミックレンジＡ／Ｄコンバータへの新しいアプローチを提供することである。
【０００７】
この目的は本発明による浮動小数点Ａ／Ｄコンバータによって達成される。単一入力増幅器を使用する代わりに、１個以上の増幅器を用いて、広いダイナミックレンジをカバーする多重アナログ信号を生成する。適切な振幅の線形増幅アナログ信号が常に１個の増幅器から出力され、その信号が選択され、デジタル出力に変換されるように各増幅度の重み付けが行われる。使用されない信号は小さ過ぎるか大き過ぎるか（非線形か飽和）のいずれかである。増幅比が既知、例えば2進であれば、その結果を結合することによって最終デジタル出力を形成することができる。通常のＡ／Ｄコンバータは選択された信号だけを変換するのに使用され、異なる入力信号に一定の分解能を与える。最も大きい線形増幅信号だけがサンプリング、変換されるので、通常のＡ／Ｄコンバータと比較して高い精度が得られる。
【０００８】
（図面の詳細説明）
１．図１は浮動小数点Ａ／Ｄコンバータのブロック図を示す。入力増幅器ネットワーク[１．１]は入力アナログ信号を増幅し、それぞれ増幅度２(i-1k)でｍ個の増幅信号を生成する。ただし、ｋ＝定数、ｉ＝１、２、・・・ｍとする。ｋ＝１または２のときに、信号振幅は2進または4進で重み付けされる。生成された信号には、非線形なものや飽和したものも含まれる。入力信号振幅に応じて、信号出力の１つに最大の線形増幅信号が現れる。増幅された信号は、入力増幅器ネットワークのタイプに依存して遅延バランス(ｄｅｌａｙ−ｂａｌａｎｃｅ)または遅延スキュー(ｄｅｌａｙ−ｓｋｅｗ)されることがある。遅延バランス信号は増幅器木または増幅器アレイによって生成することができる。遅延スキュー信号は、連続した増幅器段から信号を取出すことによって増幅器チェーンを通して生成することができる。ｍ個の増幅された信号は、ｍ個のサンプリング電圧を生成するためにサンプル・ホールド（Ｓ／Ｈ）ネットワーク［１．２］に供給される。遅延バランス信号の場合、サンプリングは、ｍ個のパラレルＳ／Ｈ回路によって行われる。遅延スキュー信号の場合、サンプリングは、時間スキュー(ｔｉｍｅ−ｓｋｅｗ)されたサンプリングクロックを使用するＳ／Ｈ回路によって正確な時間的整合時期に行われる。時間的に整合させるために、リサンプリング、または信号ｉにそれぞれｉ個のＳ／Ｈ回路を使用することによって、遅延スキュー電圧をデスキュー（ｄｅｓｋｅｗ）することができる。ただし、ｉ＝１、２、・・・ｍとする。タイミング信号発生器［１．６］は時間バランス（遅延バランス信号の場合）または時間スキュー(遅延スキュー信号の場合)されたサンプリングクロックをＳ／Ｈネットワークに供給する。比較・切り換えネットワーク［１．３］は、ｍ個のサンプリングされた電圧と参照電圧ｑＶｍａｘ／２ｋを比較する。ただし、Ｖｍａｘは増幅器の最大線形電圧出力、ｑは
0004361693.tif 000002
は安全係数である。これは、
0004361693.tif 000003
である限り、Ｖｒは正確である必要がないということを意味する。しかし、ｑが大きくなるにしたがって、増幅器の線形領域を広く使用しなければならない。ｋ＝１、ｑ＝１のとき、Ｖｒ＝Ｖｍａｘ／２であり、線形領域は完全に利用される。線形サンプリングされた最大電圧
0004361693.tif 000004
は論理回路によって選択される。同時に、比較・切り換えネットワーク［１．３］は、ｍ＝８に対してｍビットの論理フラグコード、例えば００００１０００を生成する。論理フラグコードにおける「１」は選択された電圧の位置を示す。この例では、増幅度２(5-1)kの増幅器５に対応する。線形サンプリングされた最大電圧は次にＡ／Ｄコンバータ［１．４］によってｎビットデジタルデータコードコードに変換される。デジタル出力回路［１．５］はｎビットデータコード（ｕ）、ｍビット論理フラグコード（ｖ）および定数ｋを結合して、ｎ＋（ｍ−１）ｋビットの最終出力ｕｖkを生成する。ｋが整数ならば、実行されるのはシフト動作だけであるため、回路が著しく簡素化される。また、タイミング信号発生器［１．６］は制御信号を他ブロックに供給する。バイアス・参照回路［１．７］は増幅器に必要なバイアス電圧や電流と参照電圧とを、比較・切り換えネットワーク［１．３］およびＡ／Ｄコンバータ［１．４］に供給する。電源関係は図示されていない。
【０００９】
２．図２は、ｍ＝４、ｋ＝１とした場合の遅延バランス入力増幅器ネットワーク［２］の構成例１を示す。この構成は遅延バランス抵抗器ネットワーク［２．１］と、それぞれ同等の増幅器［２．２］によって形成される。本発明に含まれるものではないが、抵抗器ネットワーク［２．１］は出力抵抗Ｒを備えた出力振幅Ａのアナログ信号源用の整合負荷として機能する。入力アナログ信号は抵抗器ネットワーク［２．１］によって比２-(m-i)でｍ個（＝４）のアナログ信号に分割され、この例ではｉ＝１、２、３、４として、その振幅はそれぞれＡ／８、Ａ／４、Ａ／２、Ａとなり、ｍ個（＝４）の信号路の遅延バランスが行われる。増幅器の入力キャパシタンスが等しい条件下においてＲで正規化された抵抗値が図２に示される。同等の増幅器［２．２］はｍ（＝４）で重み付けされた信号を増幅度２(m-l)すなわち８で増幅する。最終出力は振幅Ａ２(i-1)の遅延バランスアナログ信号であり、すなわち、ｉ＝１、２、３、４とするこの例ではそれぞれＡ、２Ａ、４Ａ、８Ａとなる。ただし、これら部分は非線形または飽和状態になる場合がある。もちろん、抵抗器ネットワークの再設計によって、構成１［２］のｍは４以外の値にすることができる。この構成では、整合性をよくするために互いに同等の増幅器が使用され、また、誤差を軽減するために、増幅度の重み付けは受動部品によって行われる。すべての増幅器が整合している限り、絶対増幅度のばらつきを重要視することはない。
【００１０】
３．図３は、ｋ＝１とした遅延バランス入力増幅器ネットワーク（３）の構成例２（２段構成）を示す。可能な限り同等部品を使用するという原則に従う。構成１［２］は段１として使用され、それぞれの振幅をＡ２0、Ａ２1、・・・、Ａ２P-1とするｐ個のアナログ信号を生成するものと仮定する。段２において、ｐ個の信号は最初にｐ個の同じ遅延バランス分圧器（３．１）によってｍ（＝２ｐ）個の信号に分割される。それぞれの分圧器は２つの遅延バランス出力を生成し、その一方は振幅が不変であるが、他方は振幅が２-Pで重み付けされる。次に、ｍ個の同じ増幅器［３．２］によってｍ個（＝２ｐ）の信号が増幅度２Ｐでそれぞれ増幅される。最終出力は振幅Ａ２(i-1)のｍ個（＝２ｐ）のアナログ信号である。ただし、ｉ＝１、２、…、ｍ（＝２ｐ）とする。この構成では、ｍが大きい場合に受動型分圧器の分割比が大きくなることを回避できる。
【００１１】
４．図４は時間バランスサンプル・ホールド（Ｓ／Ｈ）ネットワーク［４］を示す。このネットワークにはｍ個の同じＳ／Ｈ回路が含まれ、各回路はタイミング信号発生器［１．６］からのサンプリングクロックによって制御され、入力増幅器ネットワーク［１．１］からのｍ個の増幅信号を周期的にサンプリングして、ｍ個のサンプリングされた電圧を次の比較動作のために保持する。
【００１２】
５．図５は比較・切り換えネットワーク［５］を示す。ｍ個のサンプリングされた電圧はｍ個の同じスイッチ［５．３］の入力にそれぞれ接続される。同時に、サンプリングされた電圧１〜（ｍ−１）は、ｍ−１個の比較回路［５．１］によって参照電圧Ｖｒ＝ｑＶｍａｘ／２ｋと比較される。電圧ｍ（最大電圧）は比較されない。以下の記述では、電圧番号は関連する比較回路［５．１］、ＸＯＲゲート［５．２］およびスイッチ［５．３］の番号に対応する。ＸＯＲゲートｉの入力は比較回路ｉ−１およびｉの出力に接続される。ただし、ｉ＝２．３、・・・（ｍ−１）とする。ＸＯＲゲート１に関しては、その入力のうち一方は低論理、他方は比較回路１の出力に接続される。ＸＯＲゲートｍに関しては、その入力のうち一方は高論理、他方は比較回路ｍ−１の出力に接続される。ＸＯＲゲートの出力が高論理の場合、線形サンプリングされた最大電圧を信号出力に切り換えるために１個だけのスイッチがオンになっている。サンプリングされたすべての電圧がＶｒより低い場合は、スイッチｍはオン状態に保たれる。このように、線形サンプリングされた最大電圧は常に選択されている。入力アナログ信号がダイナミックレンジからはずれているとき、すなわちサンプリングされたすべての電圧がＶｍａｘより高い（非線形または飽和状態になる）場合、スイッチ１はオン状態に保たれる。ｍ個のＸＯＲゲートの出力は論理出力に供給されるｍビット論理フラグコードを形成する。
【００１３】
６．図６は低オフセットの定遅延ＡＣ増幅器［６］を示しており、例えばＲＦおよびＩＦ無線信号を増幅するために使用することができる。浮動小数点Ａ／Ｄコンバータ［１３］で使用される増幅器においては、低オフセットと定遅延は共に重要であることに留意しなければならない。低オフセットは、ＤＣオフセットの伝播を阻止するカップリングコンデンサ［６．２］回路を増幅器段［６．１］の間に挿入することによって達成される。過電圧は信号の立下り傾斜部で新たな遅延の原因となるが、増幅器段の過電圧を防止するリミタ［６．３］構成によって定遅延を達成することができる。また、増幅器段の入力は低コンダクタンス（非制限状態時）または高コンダクタンス（制限状態時）をもつリミッタを通して接地されるので、ＤＣ電位は接地状態に維持される。
【００１４】
７．図１は低オフセットの定遅延自動ゼロ(ａｕｔｏ−ｚｅｒｏ)増幅器［７］を示す。これにより、ＤＣ、ＡＣの両成分を含む信号を浮動小数点Ａ／Ｄコンバータで変換することが可能になる。定遅延は、増幅器段［７．１］の出力振幅を制限するリミッタ［７．３］構成を用いて増幅段およびそれに続く各段の過電圧を防止することによって達成される。増幅過程中は増幅器段の入力をフローティング状態に保つ必要があるので、各リミッタはカップリングコンデンサ［７．２］の前に置かれる。低オフセットは自動ゼロ構成によって達成される。自動ゼロ過程の始めには、増幅器段の全入力は、クロックφ１によって制御される入力スイッチ［７．４］およびクロックφ２〜φｘによって制御される自動ゼロスイッチ［７．５］を介して接地される。その後、段２から最終段まで、すべての段の入力がフローティング状態に順次切り換えられる。この順次切り換えにより、電荷フィードスルーの影響を著しく減少させることができる。これらすべての入力がフローティング状態になると、段１の入力はアナログ入力に切り換えられる。これまでのところは、論理出力だけを生成する自動ゼロ比較回路とほとんど同じである。重要な点は、制定過程以降、フローティング入力の電荷が漏洩によって大きく変化するまで、この増幅器が低オフセットのＤＣおよびＡＣ信号を両方とも増幅することができるということである。
【００１５】
８．図８はｙ個のアナログ信号［８］を増幅するためにｙ＋１個の自動ゼロ増幅器［７］を使用する構成を示す。自動ゼロ増幅器には、全く信号を増幅することができない自動ゼロ過程が必要であるので、ｙ個の信号を増幅するための増幅器の最少個数はｙ＋１である。これは、いつも増幅可能状態の増幅器がｙ個になるようにｙ＋１個の自動ゼロ増幅器のタイミングを自動ゼロ過程と制定過程の合計時間でスキューすることによって達成される。入力マルチプレクサ［８．１］および出力マルチプレクサ［８．２］は制御信号発生器［８．３］からの制御信号を用いて、増幅可能状態でない増幅器をｙ個の入力およびｙ個の出力から切り離す。それと同時に、増幅可能状態の増幅器はｙ個の入力およびｙ個の出力に接続される。ｙの値が大きくなるにしたがって、マルチプレクサは複雑になる。ｙ＝１のとき、１つの入力と１つの出力で２個の増幅器が共有され、その場合が最も簡単なマルチプレクサになる。
【００１６】
（特長）
本発明の浮動小数点Ａ／Ｄコンバータには以下の特長がある。
【００１７】
１．独立した広ダイナミックレンジ
小信号と大信号を別々に処理するために、増幅度範囲を広くした複数増幅器によって達成される。その場合、ダイナミックレンジは分解能に依存しなくなり、広ダイナミックレンジにおける高分解能が不要になる。信号が十分大きくなる前にサンプリングや減算が行われないので、精度は維持され、広いダイナミックレンジが可能になる。
【００１８】
２．ダイレクト線形デジタルコード出力
周知の対数増幅器解決策と異なって浮動小数点Ａ／Ｄコンバータでは、線形デジタルコード出力はルックアップデーブルを使用せずに直接生成される。
【００１９】
３．プロセス変更による影響の軽減
受動ネットワークによって増幅度が重み付けされ、かつ同じ能動部品が使用されるので、改良のためのプロセス変更による影響が軽減される。
【００２０】
４．柔軟性
ダイナミックレンジと分解能が互いに独立して設定されるので、柔軟性が増す。例えば、非常に広いダイナミックレンジと１ビット分解能との組み合わせが可能であり、また、逆の組み合わせも可能である。
【００２１】
５．自動利得制御システムより優位
ダイナミックレンジを広げたり、Ａ／Ｄコンバータ入力範囲をフルに利用したりするために、信号の急速変化に適さない自動利得制御を使用する場合、大信号と小信号に対する分解能は同じである。したがって、高性能の浮動小数点Ａ／Ｄコンバータで置き換えることができる。
【００２２】
６．低電圧電源
実際の入力範囲よりも仮想入力範囲をはるかに大きくすることができるので、浮動小数点Ａ／Ｄコンバータは低電源電圧に伴う小入力範囲での処理に適している。
【００２３】
７．合理的な精度分布
異なるＡ／Ｄコンバータ間で、信号振幅に対する精度分布の妥当性が増し、浮動小数点の数値表現の場合と同様の利点が得られる。
【００２４】
増幅器のＤＣオフセットによって最高精度は著しく制限される。無線ＩＦ信号に関しては、［７］で表されるＤＣオフセットはＡＣカップリングによって効果的に除去することができる。しかし、一般的なＡＤＣには適用できない。もう一つの問題は過電圧である。過電圧入力によって増幅器が飽和状態になると、回復期間中に信号は著しく歪むと同時に遅延が生じ、大きなサンプリング誤差の原因となる。入力でリミッタを使用すれば、増幅器の過電圧［７］を防ぐことができる。しかし、この問題を完全に解決するのは難しい。上記アプローチと異なる方法を以下に述べる。この方法は２つの問題を同時に、かつ「完全に」（少なくとも原理的には）解決する。ここで提案する増幅器およびＳ／Ｈチャンネルに関しては図９参照。
【００２５】
図９においてＣ１とＣ２の公称値は等しい。サンプリング過程の終わりにおける電圧は次のとおりである。
0004361693.tif 000005
ただし、Ｖoff1とＶoff2は、Ａ1とＡ2の入力参照オフセット電圧である。Ｓ5はオプションのスイッチであって、Ａ1の飽和からの回復を早めるためにホールド過程の最初にＡ1の出力を一時的に接地接続する。ホールド過程の期間中、Ａ2の入力はＶoff2に維持される。Ｃ１＝Ｃ２であるから、
0004361693.tif 000006
となる。
【００２６】
その結果、Ａ1とＡ2のオフセット電圧は共にキャンセルされる。なお、Ｓ4はクロックと電荷フィードスルーに応答する唯一のスイッチである。他のすべてのスイッチは明確な規定電圧を接続するだけのものであって、精度に影響しない。したがって、これは十分に実現可能である。また、Ａ1の入力は各サンプリング過程後に信号接地に接続されるので、増幅器入力電圧は常に最小値から始まり、過電圧による遅延問題を効果的に解決する。しかし、スピードはＡ2の制定時間の影響を受ける。スピードを上げるために、各チャンネルに２つの増幅器（Ａ1とＡ1’）を使用することができる。図１０参照。
【００２７】
図１０では、Ａ1とＡ1’は信号制定のための時間を短縮する。ホールド過程に切り換えられると、これら増幅器はＳ5またはＳ5’によってすばやく信号接地に戻ることができる（タイミングについては図９参照）。総電力消費を制限するためにＡ1とＡ1’は低電力に保たなければならない。この目的のために低電力増幅器が設計されており（図１１参照）、入力増幅器ネットワーク（図２に基づく）は０．３５ミクロンＣＭＯＳプロセスで実現された。
【図面の簡単な説明】
【図１】  浮動小数点Ａ／Ｄコンバータ[１]のブロック図。
【図２】  ｍ＝４、ｋ＝１とした場合の遅延バランス入力増幅器ネットワーク［２］の構成例１。
【図３】  ｋ＝１とした場合の遅延バランス入力増幅器ネットワーク［３］の構成例２。
【図４】  時間バランスサンプル・ホールドネットワーク［４］。
【図５】  比較・切り換えネットワーク［５］。
【図６】  低オフセットの定遅延ＡＣ増幅器［６］。
【図７】  低オフセットの定遅延の自動ゼロ増幅器［７］。
【図８】  ｙ個のアナログ信号［８］を増幅するためにｙ＋１個の自動ゼロ増幅器を使用する構成。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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