(57)【特許請求の範囲】
【請求項１】
第１の電源電位を伝達するために設けられる第１の電源配線と、
前記第１の電源配線から前記第１の電源電位を受けて動作をし、第１の内部ノードに対して第１の主信号を出力する第１の内部回路と、
第２の電源電位を伝達するために設けられる第２の電源配線と、
前記第２の電源配線から前記第２の電源電位を受けて動作をする第２の内部回路とを備え、
前記第２の内部回路は、
前記第１の電源配線の電位を監視して電源断を検知すると、不定状態になる前記第１の主信号に代わって前記第１の内部ノードの電位を決定する第１の補助信号を出力する第３の内部回路を含み、
前記第２の内部回路は、前記第２の電源配線が電源通電時に第２の内部ノードに第２の主信号を出力し、
前記第１の内部回路は、
前記第２の電源配線の電位を監視して電源断を検知し、不定状態になる前記第２の主信号に代わって前記第２の内部ノードの電位を決定する第２の補助信号を供給する第４の内部回路を含む、半導体装置。
【請求項２】
前記第３の内部回路は、
前記第１の電源配線の電位を監視して電源断を検知する第１の電位検知部と、
前記第１の電位検知部の出力に応じて導通し前記第１の補助信号として所定の固定電位を前記第１の内部ノードに伝達する第１のスイッチ回路とを有し、
前記第４の内部回路は、
前記第２の電源配線の電位を監視して電源断を検知する第２の電位検知部と、
前記第２の電位検知部の出力に応じて導通し前記第２の補助信号として所定の固定電位を前記第２の内部ノードに伝達する第２のスイッチ回路とを有する、請求項１に記載の半導体装置。
【請求項３】
前記第１のスイッチ回路は、
一方端が前記第１の内部ノードに接続され、他方端が前記固定電位に結合されゲート電位が前記第１の電位検知部の出力に応じて制御される第１のＭＯＳトランジスタを有し、
前記第２のスイッチ回路は、
一方端が前記第２の内部ノードに接続され、他方端が前記固定電位に結合されゲート電位が前記第２の電位検知部の出力に応じて制御される第２のＭＯＳトランジスタを有し、
前記第３の内部回路は、
一方端が前記第１のＭＯＳトランジスタのゲートに接続され、他方端が前記固定電位に結合されゲート電位が前記第２の電位検知部の出力に応じて制御される第３のＭＯＳトランジスタを有し、
前記第４の内部回路は、
一方端が前記第２のＭＯＳトランジスタのゲートに接続され、他方端が前記固定電位に結合されゲート電位が前記第１の電位検知部の出力に応じて制御される第４のＭＯＳトランジスタを有する、請求項２に記載の半導体装置。
【請求項４】
第１の電源電位を伝達するために設けられる第１の電源配線と、
前記第１の電源配線から前記第１の電源電位を受けて動作をし、第１の内部ノードに対して第１の主信号を出力する第１の内部回路と、
第２の電源電位を伝達するために設けられる第２の電源配線と、
前記第２の電源配線から前記第２の電源電位を受けて動作をする第２の内部回路とを備え、
前記第２の内部回路は、
前記第１の電源配線の電位を監視して電源断を検知すると、不定状態になる前記第１の主信号に代わって前記第１の内部ノードの電位を決定する第１の補助信号を出力する第３の内部回路を含み、
前記第３の内部回路は、
前記第１の電源配線上の第１のポイントの電位を監視する第１の電位検知部と、
前記第１の電源配線上の第２のポイントの電位を監視する第２の電位検知部と、
前記第１、第２の電位検知部の出力に応じて、電源断の判定をする判定部とを含み、
前記判定部は、前記第１の電位検知部および前記第２の電位検知部がいずれも電源断を検知したときに、電源断と判定する、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、複数の電源ノードを有する半導体装置に関する。
【０００２】
【従来の技術】
今日、半導体装置には、さらなる低消費電力化が求められている。特に、携帯機器では電池駆動が前提であるが、電池駆動では待機時の低電圧、低電力動作が不可欠である。
【０００３】
例として、２電源駆動、たとえば、３．３Ｖと２．５Ｖの電源電圧が外部より与えられる半導体装置を考える。この場合に、低消費電力化を図る一つの手段として、待機状態では動作させない内部回路の電源を２．５Ｖで供給し、待機状態にも動作させておく必要がある回路を３．３Ｖで供給する構成とする。そして、待機状態では２．５Ｖの電源電位の供給を停止することによって待機時における消費電力を抑えることができる。
【０００４】
【発明が解決しようとする課題】
しかし、２．５Ｖの電源電位の供給を停止する場合に、２．５Ｖで駆動される内部回路の各ノードの状態を何も考えていないと、待機時に動作している３．３Ｖ系の内部回路の入力ノードがフローティング状態、すなわち、不定な状態となって、半導体装置の誤動作を招く恐れがある。特に、ＣＭＯＳの回路においては入力ノードが中間電位になると、大きな貫通電流が定常的に流れてしまう構成の回路が多い。
【０００５】
この対策の一つに、誤動作を防ぐために固定する必要があるノードを固定するために外部から２．５Ｖの電源電位の供給停止を示す検知信号を与え、その信号に応じて動作しノードに固定電位を与える内部回路を設けることが考えられる。
【０００６】
しかし、電源電位を検知する回路を半導体装置外部に設けると、２．５Ｖの電源電位の供給停止時にも再度の電源投入に備えて検知回路は動作させておく必要があるため、待機時のシステム全体の低消費電力化は図りにくい。
【０００７】
この発明の目的は、２系統の電源電位のうち１系統の電源電位供給を停止する場合において、外部信号に頼らずとも半導体装置自身が電源断を認識し、固定する必要のあるノードの電位を固定し誤動作を防ぐことができる半導体装置を提供することである。
【０００８】
外部信号が必要ないので、システム全体として最小限の部分のみを電源供給をしておけばよく、より効果的な低消費電力化が可能となる。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、第１の電源電位を伝達するために設けられる第１の電源配線と、第１の電源配線から第１の電源電位を受けて動作をし、第１の内部ノードに対して第１の主信号を出力する第１の内部回路と、第２の電源電位を伝達するために設けられる第２の電源配線と、第２の電源配線から第２の電源電位を受けて動作をする第２の内部回路とを備え、第２の内部回路は、第１の電源配線の電位を監視して電源断を検知すると、不定状態になる第１の主信号に代わって第１の内部ノードの電位を決定する第１の補助信号を出力する第３の内部回路を含む。
さらに、第２の内部回路は、第２の電源配線が電源通電時に第２の内部ノードに第２の主信号を出力し、第１の内部回路は、第２の電源配線の電位を監視して電源断を検知し、不定状態になる第２の主信号に代わって第２の内部ノードの電位を決定する第２の補助信号を供給する第４の内部回路を含む。
【００２０】
好ましくは、第３の内部回路は、第１の電源配線の電位を監視して電源断を検知する第１の電位検知部と、第１の電位検知部の出力に応じて導通し第１の補助信号として所定の固定電位を第１の内部ノードに伝達する第１のスイッチ回路とを有し、第４の内部回路は、第２の電源配線の電位を監視して電源断を検知する第２の電位検知部と、第２の電位検知部の出力に応じて導通し第２の補助信号として所定の固定電位を第２の内部ノードに伝達する第２のスイッチ回路とを有する。
【００２１】
より好ましくは、第１のスイッチ回路は、一方端が第１の内部ノードに接続され、他方端が固定電位に結合されゲート電位が第１の電位検知部の出力に応じて制御される第１のＭＯＳトランジスタを有し、第２のスイッチ回路は、一方端が第２の内部ノードに接続され、他方端が固定電位に結合されゲート電位が第２の電位検知部の出力に応じて制御される第２のＭＯＳトランジスタを有し、第３の内部回路は、一方端が第１のＭＯＳトランジスタのゲートに接続され、他方端が固定電位に結合されゲート電位が第２の電位検知部の出力に応じて制御される第３のＭＯＳトランジスタを有し、第４の内部回路は、一方端が第２のＭＯＳトランジスタのゲートに接続され、他方端が固定電位に結合されゲート電位が第１の電位検知部の出力に応じて制御される第４のＭＯＳトランジスタを有する。
【００２２】
本発明の他の半導体装置は、第１の電源電位を伝達するために設けられる第１の電源配線と、第１の電源配線から第１の電源電位を受けて動作をし、第１の内部ノードに対して第１の主信号を出力する第１の内部回路と、第２の電源電位を伝達するために設けられる第２の電源配線と、第２の電源配線から第２の電源電位を受けて動作をする第２の内部回路とを備え、第２の内部回路は、第１の電源配線の電位を監視して電源断を検知すると、不定状態になる第１の主信号に代わって第１の内部ノードの電位を決定する第１の補助信号を出力する第３の内部回路を含む。
第３の内部回路は、第１の電源配線上の第１のポイントの電位を監視する第１の電位検知部と、第１の電源配線上の第２のポイントの電位を監視する第２の電位検知部と、第１、第２の電位検知部の出力に応じて、電源断の判定をする判定部とを含む。
【００２３】
好ましくは、判定部は、第１の電位検知部および第２の電位検知部がいずれも電源断を検知したときに、電源断と判定する。
【００２４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２５】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【００２６】
図１を参照して、半導体装置１は、制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、アドレス入力端子群８と、データ信号Ｄｉｎを入力する入力端子１４と、データ信号Ｄｏｕｔを出力する出力端子１６と、接地電位Ｖｓｓが与えられる接地端子１２と、１．５Ｖの電源電位Ｅｘｔ．Ｖｃｃ１が与えられる電源端子１０と、３．３Ｖの電源電位Ｅｘｔ．Ｖｃｃ２が与えられる電源端子１１とを備える。
【００２７】
半導体装置１は、さらに、クロック発生回路２２と、行および列アドレスバッファ２４と、行デコーダ２６と、列デコーダ２８と、センスアンプ＋入出力制御回路３０と、メモリセルアレイ３２と、ゲート回路１８と、データ入力バッファ２０およびデータ出力バッファ３４とを備える。
【００２８】
クロック発生回路２２は、制御信号入力端子２、４を介して外部から与えられる外部行アドレスストローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストローブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モードに相当する制御クロックを発生し、半導体装置全体の動作を制御する。
【００２９】
行および列アドレスバッファ２４は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）に基づいて生成したアドレス信号を行デコーダ２６および列デコーダ２８に与える。
【００３０】
行デコーダ２６と列デコーダ２８とによって指定されたメモリセルアレイ３２中のメモリセルは、センスアンプ＋入出力制御回路３０とデータ入力バッファ２０またはデータ出力バッファ２２とを介して入出力端子Ｄｉｎまたは出力端子Ｄｏｕｔを通じて外部とデータをやり取りする。
【００３１】
行デコーダ２６には、３．３Ｖの電源電位が供給される。列デコーダ２８には、１．５Ｖの電源電位が供給される。
【００３２】
半導体装置１は、さらに、３．３Ｖの電源電位が動作電源電位として供給され１．５Ｖの電源電位の供給を監視し、必要な内部ノードの固定をする電位固定回路３６を備える。
【００３３】
図１に示した半導体装置１は、代表的な一例であり、たとえば同期型半導体記憶装置（ＳＤＲＡＭ）や、ロジックＬＳＩ、マイクロプロセッサ等にも本発明は適用可能である。
【００３４】
図２は、図１における電位固定回路３６の構成を示す回路図である。
図２を参照して、電位固定回路３６は、１．５Ｖ系の電源断を検知する電位検知部５１と、電位検知部５１の出力を受けて反転するインバータ６０と、インバータ６０の出力振幅を増幅するレベル変換回路６２と、レベル変換回路６２の出力を受けて反転するインバータ６４と、インバータ６４の出力をゲートに受け、ノードＮｏｕｔと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ６６とを含む。ノードＮｏｕｔは、１．５Ｖ系の電源で駆動される内部回路２８ａの出力ノードである。
【００３５】
電位検知部５１は、３．３Ｖの電源電位を受けて１．０Ｖの参照電位ＶｒｅｆをノードＮ２に出力する参照電位発生回路５２と、１．５Ｖの電源電位が与えられる電源ノードとノードＮ１との間に接続される抵抗５４およびノードＮ１と接地ノードとの間に接続されるキャパシタ５６からなるローパスフィルタと、３．３Ｖの電源電位によって動作しプラス入力ノードがノードＮ１に接続され、マイナス入力ノードがノードＮ１に接続される比較回路５８とを含む。比較回路５８は、電位検知部５２の検知結果をノードＮ３に出力する。
【００３６】
インバータ６０は、ソースが３．３Ｖの電源電位に結合されドレインがノードＮ４と接続されゲートがノードＮ３と接続されるＰチャネルＭＯＳトランジスタ６８と、ゲートがノードＮ３と接続されドレインがノードＮ４と接続されるＮチャネルＭＯＳトランジスタ７０と、ＮチャネルＭＯＳトランジスタ７０のソースから接地ノードに向かう方向が順方向となるようにダイオード接続されたＮチャネルＭＯＳトランジスタ７２とを含む。
【００３７】
レベル変換回路６２は、ノードＮ４が入力に接続されたインバータ７４と、３．３Ｖが与えられる電源ノードとノードＮ５との間に接続されゲートにノードＮ４が接続されるＰチャネルＭＯＳトランジスタ７８と、ノードＮ５と接地ノードとの間に接続されゲートにノードＮ６が接続されるＮチャネルＭＯＳトランジスタ８０とを含む。
【００３８】
レベル変換回路６２は、さらに、３．３Ｖが与えられる電源ノードとノードＮ６との間に接続されゲートにインバータ７４の出力が接続されるＰチャネルＭＯＳトランジスタ８２と、ノードＮ６と接地ノードとの間に接続されゲートにノードＮ５が接続されるＮチャネルＭＯＳトランジスタ８４とを含む。
【００３９】
レベル変換回路６２は、さらに、ＮチャネルＭＯＳトランジスタ７６を含む。インバータ７４は、３．３Ｖの電源電位を動作電源電位として受け、順方向にダイオード接続されているＮチャネルＭＯＳトランジスタ７６を介して接地ノードと接続されている。
【００４０】
電位固定回路３６、参照電位発生回路５２、比較回路５８、インバータ６０、６４、レベル変換回路６２に供給される電源電位は、３．３Ｖの電源電位を供給する等しい供給源から電源配線を介して与えられている。
【００４１】
電位固定回路３６は、２つの電源電位のうち低い方の電源電位のみの供給が停止されるような場合の固定回路である。３．３Ｖの電源電位は、つねに与えられているので、電位固定回路３６そのものは３．３Ｖの電源電位によって駆動される。
【００４２】
図３は、図２における参照電位発生回路５２の回路構成を示す回路図である。
図３を参照して、参照電位発生回路５２は、３．３Ｖの電源電位が与えられる電源ノードからノードＮ７に向けて定電流を流す定電流源８８と、ノードＮ７と接地ノードとの間に直列接続されるＰチャネルＭＯＳトランジスタ９０〜９４を含む。ＰチャネルＭＯＳトランジスタ９０〜９４のゲートは接地ノードと接続されている。ノードＮ７からは参照電位Ｖｒｅｆが出力されている。所望の参照電位の値に応じて直列接続されたＰチャネルＭＯＳトランジスタの数は増減される。
【００４３】
図４は、図２における比較回路５８の回路構成を示す回路図である。
図４を参照して、比較回路５８は、ゲートに所定の固定電位レベルを有する信号ＢＩＡＳを受けソースが接地ノードに固定されたＮチャネルＭＯＳトランジスタ９５と、ゲートがノードＮ２に接続されソースがＮチャネルＭＯＳトランジスタ９５のドレインと接続されるＮチャネルＭＯＳトランジスタ９６と、ソースが３．３Ｖの電源電位に結合されゲートとドレインがＮチャネルＭＯＳトランジスタ９６のドレインと接続されたＰチャネルＭＯＳトランジスタ９７とを含む。
【００４４】
比較回路５８は、さらに、ゲートがノードＮ１に接続されＮチャネルＭＯＳトランジスタ９５のドレインとノードＮ３との間に接続されるＮチャネルＭＯＳトランジスタ９８と、ソースが３．３Ｖの電源電位に結合されドレインがノードＮ３と接続されゲートがＮチャネルＭＯＳトランジスタ９６のドレインと接続されたＰチャネルＭＯＳトランジスタ９９とを含む。ノードＮ３は比較回路５８の出力ノードである。
【００４５】
このような比較回路は、ＮチャネルＭＯＳトランジスタ９５を電流制限用のトランジスタとして内蔵しており、ノードＮ３はＬレベル出力時にはその電位が接地電位よりも浮いた状態にある。したがって、図２におけるレベル変換回路６２を使用してＬレベルの電位を接地電位にしている。レベル変換回路６２の働きにより、ＮチャネルＭＯＳトランジスタ６６の導通／非導通の切換を正しく行なうことができる。
【００４６】
図５は、電位固定回路３６の動作を説明するための動作波形図である。
図２、図５を参照して、時刻ｔ１以前には１．５Ｖ系の外部電源電位Ｅｘｔ．Ｖｃｃ１は供給されている。応じてノードＮ３、Ｎ４、Ｎ６の電位はそれぞれ、Ｌ、Ｈ、Ｈレベルである。そして内部回路２８ａは動作しておりノードＮｏｕｔは通常の動作状態にあり、ＡＣ的に変動しながらＨレベルまたはＬレベルの状態をとっている。
【００４７】
時刻ｔ１に外部電源電位Ｅｘｔ．Ｖｃｃ１が電源断により降下し、参照電位Ｖｒｅｆである１．０Ｖより低くなると、電位検知部５１は、出力をノードＮ３に出力する。応じてノードＮ３、Ｎ４、Ｎ６はそれぞれ、Ｈ、Ｌ、Ｌレベルとなる。電源電位が供給されないため内部回路２８ａはノードＮｏｕｔに信号を与えない。そこで、ＮチャネルＭＯＳトランジスタ６６が導通状態になることにより、ノードＮｏｕｔをＬレベルに固定する。
【００４８】
このような、電位固定回路３６が好適に用いられる場合を一例として説明する。
【００４９】
再び図１を参照して、半導体装置１は、メモリセルアレイを備える半導体記憶装置である。セルフリフレッシュ時に１．５Ｖの外部電源電位を電源断とする場合を考える。このとき、セルフリフレッシュ時にも動作する回路（ロウ系回路）は３．３Ｖの電源電位を動作電源電位として受ける構成にする。
【００５０】
セルフリフレッシュ時には、コラム動作は行われないので、たとえばコラム選択線ＣＳＬは、常にＬレベルに固定しておく必要がある。
【００５１】
しかし、コラム選択線ＣＳＬを駆動するドライバ回路は１．５Ｖの電源電位から駆動電流の供給を受けるので、その出力であるコラム選択線は中間電位で不安定に電位がゆれる可能性がある。
【００５２】
このような、ノードは１．５Ｖの電源断状態においては、固定電位たとえばＬレベルに固定しておかなければ、メモリセルに蓄積されたデータが破壊される恐れがある。
【００５３】
次に、他の部分への適用例を示す。
図６は、ワード線の駆動系に実施の形態１を適用する場合を示した回路図である。
【００５４】
図６を参照して、この回路は、図１に示した行デコーダ２６の出力部に設けられ、メモリセルアレイ３２内部のワード線を駆動する駆動回路である。
【００５５】
この駆動回路は、１．５Ｖの外部電源から動作電源電位の供給を受け、信号ＳＩＧ１を受けて反転出力をノードＮ６１に出力するインバータ３５２と、信号ＳＩＧ２をゲートに受けノードＮ６１と接地ノードとの間に接続されたＮチャネルＭＯＳトランジスタ３５４と、３．３Ｖの外部電源から動作電源電位の供給を受け、信号ＳＩＧ２を受けて反転するインバータ３５６と、３．３Ｖの外部電源電位が与えられるノードとノードＮ６２との間に接続されゲートにインバータ３５６の出力を受けるＰチャネルＭＯＳトランジスタ３５８とを含む。
【００５６】
この駆動回路は、さらに、インバータ３５２の出力のＨレベルを昇圧電位Ｖｐｐにレベル変換するレベル変換回路３６０と、レベル変換回路３６０の出力を受け、共に昇圧電位Ｖｐｐから動作電源電位の供給を受ける直列に接続されたインバータ３６２、３６４とを含む。インバータ３６４は、ワード線ＷＬを駆動する。
【００５７】
メモリセルアレイ３２は、複数のビット線、複数のＮチャネルＭＯＳトランジスタ、複数のメモリセルを含む。ビット線ＢＬと、ビット線ＢＬとセルプレートＣＰとの間に直列に接続されたＮチャネルＭＯＳトランジスタ３８０およびメモリセル３８２が代表的に示される。ワード線ＷＬは、ＮチャネルＭＯＳトランジスタ３８０のゲートに接続される。
【００５８】
レベル変換回路３６０は、昇圧電位Ｖｐｐが与えられる昇圧ノードとノードＮ６３との間に接続されゲートがノードＮ６４に接続されるＰチャネルＭＯＳトランジスタ３７２と、ノードＮ６３と接地ノードとの間に接続されゲートがノードＮ６１に接続されるＮチャネルＭＯＳトランジスタ３７４と、ノードＮ６１が入力に接続され反転出力をノードＮ６２に与えるインバータ３７０と、信号ＳＩＧ２に応じて１．５Ｖの電源電位を動作電源電位としてインバータ３７０に供給するＰチャネルＭＯＳトランジスタ３６８とを含む。
【００５９】
レベル変換回路３６０は、さらに、昇圧電位Ｖｐｐが与えられる昇圧ノードとノードＮ６４との間に接続されゲートがノードＮ６３に接続されるＰチャネルＭＯＳトランジスタ３７６と、ノードＮ６４と接地ノードとの間に接続されゲートがノードＮ６２に接続されるＮチャネルＭＯＳトランジスタ３７８とを含む。
【００６０】
このような回路構成においては、待機時等に１．５Ｖの電源電位が外部から供給されないときには、インバータ３５２、３７０の出力は不安定な電位となる。したがって、ＮチャネルＭＯＳトランジスタ３５４、ＰチャネルＭＯＳトランジスタ３５８を設けている。待機時等に信号ＳＩＧ２をＨレベルとすればノードＮ６１、Ｎ６２の電位を固定することができる。信号ＳＩＧ２は、図２で説明したように１．５Ｖの電源断を検知した場合にＨレベルに設定される。
【００６１】
したがって、実施の形態１で示したような電位固定回路で電源断時にノードの電位を固定することにより、誤動作、データ破壊等の不具合を防ぎ、安定した動作を保証することができる。
【００６２】
［実施の形態２］
実施の形態２の半導体装置は、入力される２電源のうち、高い方の電源電位が待機時等に供給停止される点が実施の形態１と異なる。
【００６３】
図７は、実施の形態２の半導体装置に用いられる電位固定回路１００の構成を示す回路図である。
【００６４】
図７を参照して、電位固定回路１００は、３．３Ｖ系の電源断を検知する電位検知部１０１と、電位検知部１０１の出力を受けて反転するインバータ１１４と、インバータ１１４の出力振幅を増幅するレベル変換回路１１６と、レベル変換回路１１６の出力を受けて反転するインバータ１１８と、インバータ１１８の出力をゲートに受け、ノードＮｏｕｔ２と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ１２０とを含む。ノードＮｏｕｔ２は、３．３Ｖ系の電源で駆動される内部回路１０２の出力ノードである。
【００６５】
電位検知部１０１は、１．５Ｖの電源電位を受けて１．０Ｖの参照電位ＶｒｅｆをノードＮ１２に出力する参照電位発生回路１１０と、外部から与えられる３．３Ｖの電源電位を受けてノードＮ１１に分圧電位ＶDIVを出力する分圧回路１０４と、１．５Ｖの電源電位を受けて動作しプラス入力ノードがノードＮ１２に接続され、マイナス入力ノードがノードＮ１１に接続される比較回路１１２とを含む。比較回路１１２は、電位検知部１０１の検知結果をノードＮ１３に出力する。
【００６６】
インバータ１１４は、ソースが１．５Ｖの電源電位に結合されドレインがノードＮ１４と接続されゲートがノードＮ１３と接続されるＰチャネルＭＯＳトランジスタ１２２と、ゲートがノードＮ１３と接続されドレインがノードＮ１４と接続されるＮチャネルＭＯＳトランジスタ１２４と、ＮチャネルＭＯＳトランジスタ１２４のソースから接地ノードに向かう方向が順方向となるようにダイオード接続されたＮチャネルＭＯＳトランジスタ１２６とを含む。
【００６７】
レベル変換回路１１６は、ノードＮ１４が入力に接続されたインバータ１２８と、１．５Ｖの電源電位を受ける電源ノードとノードＮ１５との間に接続されゲートにノードＮ１４が接続されるＰチャネルＭＯＳトランジスタ１３２と、ノードＮ１５と接地ノードとの間に接続されゲートにノードＮ１６が接続されるＮチャネルＭＯＳトランジスタ１３４とを含む。
【００６８】
レベル変換回路１１６は、さらに、１．５Ｖの電源電位を受ける電源ノードとノードＮ１６との間に接続されゲートにインバータ１２８の出力が接続されるＰチャネルＭＯＳトランジスタ１３６と、ノードＮ１６と接地ノードとの間に接続されゲートにノードＮ１５が接続されるＮチャネルＭＯＳトランジスタ１３８とを含む。
【００６９】
レベル変換回路１１６は、さらに、ＮチャネルＭＯＳトランジスタ１３０を含む。インバータ１２８は、１．５Ｖの電源電位を動作電源電位として受け、順方向にダイオード接続されているＮチャネルＭＯＳトランジスタ１３０を介して接地ノードと接続されている。
【００７０】
電位固定回路１００は、２つの電源電位のうち高い方の電源電位のみの供給が停止されるような場合の固定回路である。
【００７１】
電位固定回路１００が含んでいる参照電位発生回路１１０、比較回路１１２、インバータ１１４、レベル変換回路１１６およびインバータ１１８に供給される電源電位は、等しい１．５Ｖの供給源から電源配線を介して与えられている。
【００７２】
内部回路１０２と分圧回路１０４とに供給される電源電位は、等しい３．３Ｖの供給源から電源配線を介して与えられている。
【００７３】
図８は、図７に示した分圧回路１０４の構成を示す回路図である。
図８を参照して、分圧回路１０４は、外部から３．３Ｖの電源電位が与えられる電源ノードと接地ノードとの間に直列に接続される抵抗１４０、１４２を含む。抵抗１４０、１４２の接続ノードからは、分圧電位ＶDIVが出力される。
【００７４】
抵抗１４０、１４２の抵抗比は、１．５Ｖの分圧電位ＶDIVが出力されるような値に設定される。
【００７５】
図９は、電位固定回路１００の動作を説明するための動作波形図である。
図７、図９を参照して、時刻ｔ１以前には３．３Ｖ系の外部電源電位は供給されている。したがって、分圧出力ＶDIVは１．５Ｖである。応じてノードＮ１３、Ｎ１４、Ｎ１６の電位はそれぞれ、Ｌ、Ｈ、Ｈレベルである。そして内部回路１０２は動作しておりノードＮｏｕｔ２は通常の動作状態にあり、ＡＣ的に変動しながらＨレベルまたはＬレベルの状態をとっている。
【００７６】
時刻ｔ１に３．３Ｖ系の外部電源電位が電源断により降下すると、それにしたがって、分圧電位ＶDIVも降下する。分圧電位ＶDIVが、参照電位Ｖｒｅｆである１．０Ｖより低くなると、電位検知部１０１は、出力をノードＮ１３に出力する。応じてノードＮ１３、Ｎ１４、Ｎ１６はそれぞれ、Ｈ、Ｌ、Ｌレベルとなる。電源電位が供給されないため内部回路１０２はノードＮｏｕｔ２に信号を与えない。そこで、ＮチャネルＭＯＳトランジスタ１２０が導通状態になることにより、ノードＮｏｕｔ２をＬレベルに固定する。
【００７７】
たとえば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）とロジック回路とを混載した半導体装置において、ＤＲＡＭには３．３Ｖの電源電位が供給され、ロジック回路には１．５Ｖの電源電位が供給されている構成をとるような場合があるとする。このような場合に、半導体装置が使用されるシステムの構成によっては、たとえば待機時等にＤＲＡＭは動作させる必要が無い場合があり得る。このとき、高い３．３Ｖの電源電位は電源断にしておいたほうが消費電力低減につながる。
【００７８】
実施の形態２で示したような構成とすることにより、外部から与えられる２つの電源電位のうち、待機時等に電位の高い方が電源断とされる場合においても誤動作、データ破壊等の不具合を防ぐことができる。
【００７９】
［実施の形態３］
実施の形態３の半導体装置は、入力される２系統の電源電位が等しい場合に、いずれか１系統の電源電位が供給停止される点が実施の形態１と異なる。
【００８０】
入力電位がともに３．３ＶであるＶｃｃＡ、ＶｃｃＢの２系統の電源電位が供給される場合について図を使用して説明する。
【００８１】
図１０は、実施の形態３の半導体装置に用いられる電位固定回路１５０の構成を示す回路図である。
【００８２】
図１０を参照して、電位固定回路１５０は、３．３Ｖの電源電位ＶｃｃＡ系の電源断を検知する電位検知部１５１と、電位検知部１５１の出力を受けて反転するインバータ１６４と、インバータ１６４の出力振幅を増幅するレベル変換回路１６６と、レベル変換回路１６６の出力を受けて反転するインバータ１６８と、インバータ１６８の出力をゲートに受け、ノードＮｏｕｔ３と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ１７０とを含む。ノードＮｏｕｔ３は、３．３Ｖの電源電位ＶｃｃＢ系の電源で駆動される内部回路１５２の出力ノードである。
【００８３】
電位検知部１５１は、３．３Ｖの電源電位ＶｃｃＢを受けて１．０Ｖの参照電位ＶｒｅｆをノードＮ２２に出力する参照電位発生回路１６０と、３．３Ｖの電源電位ＶｃｃＡを受けてノードＮ２１に分圧電位ＶDIV2を出力する分圧回路１５４と、ＶｃｃＢを電源電位としてうけて動作しプラス入力ノードがノードＮ２２に接続され、マイナス入力ノードがノードＮ２１に接続される比較回路１６２とを含む。比較回路１６２は、電位検知部１５１の検知結果をノードＮ２３に出力する。
【００８４】
インバータ１６４は、ソースが電源電位ＶｃｃＢに結合されドレインがノードＮ２４と接続されゲートがノードＮ２３と接続されるＰチャネルＭＯＳトランジスタ１７２と、ゲートがノードＮ２３と接続されドレインがノードＮ２４と接続されるＮチャネルＭＯＳトランジスタ１７４と、ＮチャネルＭＯＳトランジスタ１７４のソースから接地ノードに向かう方向が順方向となるようにダイオード接続されたＮチャネルＭＯＳトランジスタ１７６とを含む。
【００８５】
レベル変換回路１６６は、ノードＮ２４が入力に接続されたインバータ１７８と、電源電位ＶｃｃＢが与えられる電源ノードとノードＮ２５との間に接続されゲートにノードＮ２４が接続されるＰチャネルＭＯＳトランジスタ１８２と、ノードＮ２５と接地ノードとの間に接続されゲートにノードＮ２６が接続されるＮチャネルＭＯＳトランジスタ１８４とを含む。
【００８６】
レベル変換回路１６６は、さらに、電源電位ＶｃｃＢが与えられる電源ノードとノードＮ２６との間に接続されゲートにインバータ１７８の出力が接続されるＰチャネルＭＯＳトランジスタ１８６と、ノードＮ２６と接地ノードとの間に接続されゲートにノードＮ２５が接続されるＮチャネルＭＯＳトランジスタ１８８とを含む。
【００８７】
レベル変換回路１６６は、さらに、ＮチャネルＭＯＳトランジスタ１８０を含む。インバータ１７８は、電源電位ＶｃｃＢを動作電源電位として受け、順方向にダイオード接続されているＮチャネルＭＯＳトランジスタ１８０を介して接地ノードと接続されている。
【００８８】
電位固定回路１５０は、３．３Ｖの電源電位ＶｃｃＢを電源として動作する回路であり、図１０では、参照電位発生回路１６０、比較回路１６２、インバータ１６４、１６８およびレベル変換回路１６６に供給される電源電位ＶｃｃＢは、等しい３．３Ｖ供給源から電源配線を介して与えられている。
【００８９】
内部回路１５２と分圧回路１５４とに供給される電源電位は、ＶｃｃＡが供給されている等しい３．３Ｖの供給源から電源配線を介して与えられている。
【００９０】
電位固定回路１５０は、電源電位ＶｃｃＡの供給が停止されるような場合の固定回路である。また、電源電位ＶｃｃＡと電源電位ＶｃｃＢのうち、電源断とされる側が固定されておらずいずれか一方が電源断とされる場合には、図１０に示した回路に加えて、図１０における電源電位ＶｃｃＡと電源電位ＶｃｃＢとを入れ替えた回路をさらに搭載する。
【００９１】
図１１は、実施の形態３の変形例を示す回路図である。
図１１を参照して、電位固定回路２００は、電源電位ＶｃｃＡの降下を検知して、ＶｃｃＡで動作する内部回路２０４の出力をＬレベルに固定する回路である。
【００９２】
電位固定回路２０２は、電源電位ＶｃｃＢの降下を検知して、ＶｃｃＢで動作する内部回路２０６の出力をＬレベルに固定する回路である。
【００９３】
電位固定回路２００は、電源電位ＶｃｃＡの降下を検知する電位検知部２１２と、電位検知部２１２の出力を受けて反転するインバータ２１４と、インバータ２１４の出力振幅を増幅するレベル変換回路２１６と、レベル変換回路２１６の出力を受けて反転するインバータ２１８と、インバータ２１８の出力をゲートに受け、ノードＮｏｕｔ４と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ２２０とを含む。ノードＮｏｕｔ４は、３．３Ｖの電源電位ＶｃｃＡ系の電源で駆動される内部回路２０４の出力ノードである。
【００９４】
電位固定回路２００は、インバータ２１８の出力ノードであるノードＮ３１と接地ノードとの間に接続され、ゲートがノードＮ３２に接続されるＮチャネルＭＯＳトランジスタ２２２をさらに含む。電位固定回路２００は、電源電位ＶｃｃＢ系の回路であるので、電源電位ＶｃｃＢが電源断により低下したときに不安定な出力ノードを固定する必要があるからである。
【００９５】
電位検知部２１２、インバータ２１４、レベル変換回路２１６は、図１０に示した電位検知部１５１、インバータ１６４、レベル変換回路１６６とそれぞれ同様な回路構成を有するため説明は繰返さない。
【００９６】
電位固定回路２０２は、電源電位ＶｃｃＢの降下を検知する電位検知部２３２と、電位検知部２３２の出力を受けて反転するインバータ２３４と、インバータ２３４の出力振幅を増幅するレベル変換回路２３６と、レベル変換回路２３６の出力を受けて反転するインバータ２３８と、インバータ２３８の出力をゲートに受け、ノードＮｏｕｔ５と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ２４０とを含む。ノードＮｏｕｔ５は、３．３Ｖの電源電位ＶｃｃＢ系の電源で駆動される内部回路２０６の出力ノードである。
【００９７】
電位固定回路２０２は、インバータ２３８の出力ノードであるノードＮ３２と接地ノードとの間に接続され、ゲートがノードＮ３１に接続されるＮチャネルＭＯＳトランジスタ２４２をさらに含む。電位固定回路２０２は、電源電位ＶｃｃＡ系の回路であるので、電源電位ＶｃｃＡが電源断により低下したときに不安定な出力ノードを固定する必要があるからである。
【００９８】
電位検知部２３２、インバータ２３４、レベル変換回路２３６は、図１０に示した電位検知部１５１、インバータ１６４、レベル変換回路１６６とそれぞれ同様な回路構成を有するため説明は繰返さない。
【００９９】
このようにして２電源の電源断を互いに検知しあえば、どちらが電源断になった場合でも半導体装置自身が検知し必要なノードを固定する。
【０１００】
以上のような構成とすることにより、外部から与えられる２系統の等しい電源電位のうち、待機時等にいずれかの系統の電源電位が電源断とされる場合においても誤動作、データ破壊等の不具合を防ぐことができる。
【０１０１】
［実施の形態４］
実施の形態４では、実施の形態１の電位固定回路と実施の形態２の電位固定回路をともに備える場合を説明する。
【０１０２】
図１２は、実施の形態４の半導体装置に用いられる電位固定回路の接続関係を示すブロック図である。
【０１０３】
図１２を参照して、電位固定回路２５０は、３．３Ｖの電源電位の降下を検知して、３．３Ｖの電源電位で動作する内部回路２５４の出力をＬレベルに固定する回路である。
【０１０４】
電位固定回路２５２は、１．５Ｖの電源電位の降下を検知して、１．５Ｖの電源電位で動作する内部回路２５６の出力をＬレベルに固定する回路である。
【０１０５】
電位固定回路２５０は、３．３Ｖの電源電位の降下を検知する電位検知部２６２と、電位検知部２６２の出力を受けて反転するインバータ２６４と、インバータ２６４の出力振幅を増幅するレベル変換回路２６６と、レベル変換回路２６６の出力を受けて反転するインバータ２６８と、インバータ２６８の出力をゲートに受け、ノードＮｏｕｔ６と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ２７０とを含む。ノードＮｏｕｔ６は、３．３Ｖの電源電位系の電源で駆動される内部回路２５４の出力ノードである。
【０１０６】
電位固定回路２５０は、インバータ２６８の出力ノードであるノードＮ４１と接地ノードとの間に接続され、ゲートがノードＮ４２に接続されるＮチャネルＭＯＳトランジスタ２７２をさらに含む。電位固定回路２５０は、１．５Ｖの電源電位系の回路であるので、１．５Ｖの電源電位が電源断により低下したときに不安定な出力ノードを固定する必要があるからである。
【０１０７】
電位検知部２６２、インバータ２６４、レベル変換回路２６６は、図７に示した電位検知部１０１、インバータ１１４、レベル変換回路１１６とそれぞれ同様な回路構成を有するため説明は繰返さない。
【０１０８】
電位固定回路２５２は、１．５Ｖの電源電位の降下を検知する電位検知部２８２と、電位検知部２８２の出力を受けて反転するインバータ２８４と、インバータ２８４の出力振幅を増幅するレベル変換回路２８６と、レベル変換回路２８６の出力を受けて反転するインバータ２８８と、インバータ２８８の出力をゲートに受け、ノードＮｏｕｔ７と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ２９０とを含む。ノードＮｏｕｔ７は、１．５Ｖの電源電位系の電源で駆動される内部回路２５６の出力ノードである。
【０１０９】
電位固定回路２５２は、インバータ２８８の出力ノードであるノードＮ４２と接地ノードとの間に接続され、ゲートがノードＮ４１に接続されるＮチャネルＭＯＳトランジスタ２９２をさらに含む。電位固定回路２５２は、３．３Ｖの電源電位系の回路であるので、３．３Ｖの電源電位が電源断により低下したときに不安定な出力ノードを固定する必要があるからである。
【０１１０】
電位検知部２８２、インバータ２８４、レベル変換回路２８６は、図１０に示した電位検知部１５１、インバータ１６４、レベル変換回路１６６とそれぞれ同様な回路構成を有するため説明は繰返さない。
【０１１１】
このような構成にすることにより、２系統の電源のうち高い電源電位あるいは低い電源電位を有する電源のいずれが電源断になってもその状態を検知し、誤動作を防ぐ装置が実現する。
【０１１２】
［実施の形態５］
図１３は、実施の形態５における電源断の検知回路の構成を示す回路図である。
【０１１３】
図１３を参照して、実施の形態５における半導体装置は、１．５Ｖの電源電位をうけて動作する内部回路３００、３０６を含む。
【０１１４】
内部回路３００は、その電源ノードがノードＮ５２に接続されている。ノードＮ５２には、外部から内部配線を介して１．５Ｖの電源電位が与えられるのであるが、その内部配線は抵抗３０４で示されるような抵抗成分を有している。
【０１１５】
内部回路３０６は、その電源ノードがノードＮ５１に接続されている。ノードＮ５１には、外部から内部配線を介して１．５Ｖの電源電位が与えられるのであるが、その内部配線は抵抗３１０で示されるような抵抗成分を有している。
【０１１６】
ノードＮ５２の電位は、内部回路３００で消費される電流値と抵抗３０４の抵抗値によって定まる。ノードＮ５１の電位は、内部回路３０６で消費される電流値と抵抗３１０の抵抗値によって定まる。したがって、電位の低下はノードＮ５１、Ｎ５２で同じようにおこるとは限らない。
【０１１７】
この半導体装置は、さらに、ノードＮ５２の電位の低下を検知して信号Ａ２を出力する検知回路３０２と、ノードＮ５１の電位の低下を検知して信号Ａ１を出力する検知回路３０８と、信号Ａ１、Ａ２をうけて電源断の判定をする判定回路３１２と、判定回路３１２の出力をうけて保持するラッチ回路３１４と、内部回路３０６の出力ノードであるノードＮｏｕｔ８をラッチ回路３１４の出力にしたがいＬレベルに固定するＮチャネルＭＯＳトランジスタ３２６とを含む。
【０１１８】
判定回路３１２は、信号Ａ１、Ａ２を入力に受けて信号Ｓを出力するＮＡＮＤ回路３１６と、信号Ａ１、Ａ２を入力に受けるＮＯＲ回路３１８と、ＮＯＲ回路３１８の出力を受けて反転し、信号Ｒを出力するインバータ３２０とを含む。
【０１１９】
ラッチ回路３１４は、信号Ｓを一方の入力に受け信号Ｑを出力するＮＡＮＤ回路３２２と、信号Ｑ、Ｒを入力に受けるＮＡＮＤ回路３２４とを含む。ＮＡＮＤ回路３２４の出力は、ＮＡＮＤ回路３２２の他方の入力に与えられる。
【０１２０】
信号ＱはＮチャネルＭＯＳトランジスタ３２６のゲートに与えられ、活性時にノードＮｏｕｔ８をＬレベルにする。
【０１２１】
図１４は、図１３に示した回路の動作説明をするための動作波形図である。
図１３、図１４を参照して、まず、時刻ｔ１においてノードＮ５１の電位が検知回路３０８の内部の参照電位より低くなると、信号Ａ１はＬレベルからＨレベルに立上る。しかし、判定回路３１２は、まだ信号Ａ２がＨレベルになっていないので、信号Ｓを出力しないため信号ＱはまだＬレベルである。したがって、ノードＮｏｕｔは固定されない。
【０１２２】
時刻ｔ２においてノードＮ５２の電位が検知回路３０２の内部の参照電位より低くなると、信号Ａ２はＬレベルからＨレベルに立上る。信号Ａ１、Ａ２が両方ともＨレベルになったので判定回路３１２によって電源断と判断され、信号ＱはＨレベルになり、ＮチャネルＭＯＳトランジスタ３２６が導通し、ノードＮｏｕｔ４はＬレベルに固定される。
【０１２３】
ノードＮ５１とノードＮ５２では、電源断時における電位の変化の速さが異なるが、これは、抵抗３０４、３１０の抵抗値の差や、内部回路３００、３０６の消費電流の差、安定化コンデンサの容量の差等に起因する。
【０１２４】
１．５Ｖの電源が再投入されると、時刻ｔ３においてノードＮ５１の電位が検知回路３０８の内部の参照電位より高くなり、信号Ａ１はＨレベルからＬレベルに立下る。しかし、判定回路３１２は、まだ信号Ａ２がＬレベルになっていないため、信号Ｒを出力しないので信号ＱはまだＨレベルである。したがって、ノードＮｏｕｔ８は固定されている。
【０１２５】
時刻ｔ４においてノードＮ５２の電位が検知回路３０２の内部の参照電位より高くなると、信号Ａ２はＨレベルからＬレベルに立下る。信号Ａ１、Ａ２が両方ともＬレベルになったので判定回路３１２によって電源断は復旧したと判断され、信号ＱはＬレベルになり、ＮチャネルＭＯＳトランジスタ３２６が非導通となり、ノードＮｏｕｔ８の固定は解除される。
【０１２６】
つぎに、電源の瞬時ドロップがおきた場合の説明をする。
時刻ｔ５では、瞬時ドロップによりノードＮ５１の電位は検知回路３０８の内部の参照電位より低くなったため信号Ａ１に変化が見られる。このような場合でも、ノードＮ５２においては、電位降下がさほどでもなく復旧したため信号Ａ２には変化は生じない。このような場合においては、判定回路３１２の働きによってラッチ回路３１４の保持データは変化することがない。
【０１２７】
以上のように複数の点で電源電位の変化を検知することにより、電源の瞬時ドロップに電位固定回路が反応して、内部ノードの誤った電位固定がなされてしまうような誤動作を防ぐことが可能になる。
【０１２８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２９】
【発明の効果】
本発明の半導体装置は、２系統の電源電位のうち１系統の電源電位供給を停止する場合において、外部信号に頼らずとも半導体装置自身が電源断を認識し、不安定になるノードに電位を与えるので、誤動作、データ破壊等の不具合を防ぎ、安定した動作を保証することができる。
【０１３４】
上記効果に加えて、２系統の電源のうちいずれも電源断になる可能性がある場合に誤動作を防ぐことができる場合がある。
【０１３５】
また、上記効果に加えて、電源配線の複数の観測点で電位降下を検知し電源断を判定するので、誤って電源断と判定してしまい誤動作する可能性を低く抑えることができる場合もある。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【図２】  図１における電位固定回路３６の構成を示す回路図である。
【図３】  図２における参照電位発生回路５２の回路構成を示す回路図である。
【図４】  図２における比較回路５８の回路構成を示す回路図である。
【図５】  電位固定回路３６の動作を説明するための動作波形図である。
【図６】  ワード線の駆動系に実施の形態１を適用する場合を示した回路図である。
【図７】  実施の形態２の半導体装置に用いられる電位固定回路１００の構成を示す回路図である。
【図８】  図７に示した分圧回路１０４の構成を示す回路図である。
【図９】  電位固定回路１００の動作を説明するための動作波形図である。
【図１０】  実施の形態３の半導体装置に用いられる電位固定回路１５０の構成を示す回路図である。
【図１１】  実施の形態３の変形例を示す回路図である。
【図１２】  実施の形態４の半導体装置に用いられる電位固定回路の接続関係を示すブロック図である。
【図１３】  実施の形態５における電源断の検知回路の構成を示す回路図である。
【図１４】  図１３に示した回路の動作説明をするための動作波形図である。
【符号の説明】
１  半導体装置、２６  行デコーダ、２８  列デコーダ、１０，１１  電源端子、３６，１００，１５０，２００，２０２，２５０，２５２  電位固定回路、２８ａ，１０２，１５２，２０４，２０６，２５４，２５６，３００，３０６  内部回路、５１，１０１，１５１，２１２，２３２，２６２，２８２  電位検知部、５２，１１０，１６０  参照電位発生回路、５８，１１２，１６２  比較回路、６０，６４，１１４，１１８，１６４，１６８  インバータ、６２，１１６，１６６  レベル変換回路、６６，１２０，１７０，２２０，２２２，２４０，２４２，２７０，２７２，２９０，２９２，３２６  ＮチャネルＭＯＳトランジスタ、１０４，１５４  分圧回路。
【図１】
0004308985.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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