(57)【特許請求の範囲】
【請求項１】
対をなし、データの非転送時には共通の初期電位にプリチャージされ、前記データの転送時には前記データの論理値に基づきいずれか一方の電位が駆動手段で駆動されて変化する２本のデータバスに設けられ、
前記２本のデータバスの電位から、前記２本のデータバスにノイズが乗ったことを検出して検出信号を出力するノイズ検出手段と、
前記検出信号が与えられたときに活性化し、前記２本のデータバスを初期電位に接続する接続用トランジスタとを備えたデータバス制御回路であって、
前記２本のデータバスの電位が変化し始めた時に、所定の時間だけ前記接続用トランジスタを活性化させる補助手段を設けたことを特徴とするデータバス制御回路。
【請求項２】
前記接続用トランジスタの前記２本のデータバス対に対する駆動能力は、前記駆動手段の前記２本のデータバスに対する駆動能力よりも低くしたことを特徴とする請求項１記載のデータバス制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置等でデータを転送する相補型のデータバス対に対し、ノイズを低減するデータバス制御回路に関するものである。
【０００２】
【従来の技術】
一般的なダイナミックランダムアクセスメモリ（ＤＲＡＭ）等では、メモリセルから読出されたデータの転送路として、２本のバスからなる相補型のリードデータバス対が用いられている。このリードデータバス対は、出力回路まで配線されている。
【０００３】
図２は、従来のデータバス対の電圧波形を示す図である。
データ非転送時に、対をなす２本のデータバスＤＢ，ＤＢ／（但し、「／」は反転を意味する。）は、共通の電位の例えばＶＤＤにプリチャージされ、データ転送時には、そのデータに応じて該データバス対ＤＢ，ＤＢ／のうちの一本の電位が変化する。例えば、“Ｈ”のデータを転送するときにデータバスＤＢの電位が変化してデータバスＤＢ／は変化しない。“Ｌ”のデータを転送するときにはデータバスＤＢ／の電位が変化し、データバスＤＢは変化しない。
プリチャージする電位は、高い電位ＶＤＤの場合もあるし、低い電位ＶＳＳの場合もある。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のリードデータバス対ＤＢ，ＤＢ／では、次のような課題があった。
例えば、一対のデータバス対ＤＢ，ＤＢ／の近隣のバス等からのノイズにより、２本のデータバスＤＢ及びＤＢ／の両方の電位がプリチャージ電位から変化すると、出力回路の構成によっては、“Ｈ”を出力する回路と“Ｌ”を出力する回路の両方が動作したり、その両方とも動作しないことがあり、結果として、誤動作を起こす場合があった。出力回路は、アクセスタイムの高速化をするために、できるだけ簡略化した構成が望ましいので、誤動作を防止する回路が組み込めなかった。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、対をなし、データの非転送時には共通の初期電位にプリチャージされ、前記データの転送時には前記データの論理値に基づきいずれか一方の電位が駆動手段で駆動されて変化する２本のデータバスに設けられ、前記２本のデータバスの電位から、前記２本のデータバスにノイズが乗ったことを検出して検出信号を出力するノイズ検出手段と、前記検出信号が与えられたときに活性化し、前記２本のデータバスを初期電位に接続する接続用トランジスタとを備えたデータバス制御回路である。そして、前記２本のデータバスの電位が変化し始めた時に、所定の時間だけ前記接続用トランジスタを活性化させる補助手段を設けたことを特徴とする。
【０００６】
第２の発明では、接続用トランジスタの２本のデータバス対に対する駆動能力は、駆動手段の２本のデータバスに対する駆動能力よりも低くしている。
【０００７】
第１及び第２の発明によれば、以上のようにデータバス制御回路を構成したので、２本のデータバスにノイズが乗っても、それがノイズ検出手段で検出され、接続用トランジスタが活性化する。これにより、２本のデータバスが初期電位に接続されてノイズが低減される。
【０００８】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すデータバス制御回路の構成図である。
このデータバス制御回路は、データを転送する相補型のデータバス対ＤＢ，ＤＢ／に対し、ノイズを低減するために設けられたものであり、データバスＤＢ及びＤＢ／の電位を入力とするノイズ検出手段である２入力のＮＯＲ回路１と、該ＮＯＲ回路１の出力端子に接続されたインバータ２と、該インバータ２の出力端子にゲートがそれぞれ接続された２個のＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）３，４とを、備えている。
【０００９】
データバスＤＢ及びＤＢ／は、データ非転送時に予め高い初期電位ＶＤＤにプリチャージされるようになっている。ＰＭＯＳ３のソースは、その電位ＶＤＤに接続され、ドレインがデータバスＤＢ／に接続されている。ＰＭＯＳ４のソースも、電位ＶＤＤに接続され、ドレインがデータバスＤＢに接続されている。
【００１０】
次に、図１のデータバス制御回路の動作を説明する。
データバスＤＢ及びＤＢ／は、データ非転送時に電位ＶＤＤにプリチャージされている。近接バスからのノイズ等により、データバスＤＢ及びＤＢ／の電位が、ＶＤＤから閾値Ｖｔｈ以上降下した場合、ＮＯＲ回路１は、データバスＤＢ及びＤＢ／にノイズが乗ったことを示す検出信号を出力する。つまり、ＮＯＲ回路１の出力が“Ｌ”から“Ｈ”に変化する。そのため、インバータ２の出力が“Ｈ”から“Ｌ”に変化する。インバータ２の出力が“Ｌ”なると、ＰＭＯＳ３，４がオンして活性化し、電位ＶＤＤをデータバスＤＢ及びＤＢ／に供給する。
【００１１】
以上のように、この第１の実施形態では、ＮＯＲ回路１とＰＭＯＳ３，４とを設け、ＮＯＲ回路１でノイズの検出を行い、ＰＭＯＳ３，４でデータバスＤＢ及びＤＢ／に電位ＶＤＤを与える構成にしたので、ノイズを低減でき、誤動作を抑制できる。
【００１２】
（第２の実施形態）
図３は、本発明の第２の実施形態を示すデータバス制御回路の構成図である。このデータバス制御回路は、第１の実施形態と同様に、高い電位ＶＤＤにプリチャージされる相補型のデータバス対ＤＢ，ＤＢ／に対し、ノイズを低減するために設けられた回路であるが、第１の実施形態のＰＭＯＳ３，４は使用していない。
【００１３】
データバスＤＢ及びＤＢ／には、ノイズ検出手段である２入力のＮＯＲ回路１１が接続され、該ＮＯＲ回路１１の出力端子には、２個のＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１２，１３の各ゲートが接続されている。ＮＭＯＳ１２のドレインが電位ＶＤＤに接続され、ソースがデータバスＤＢ／に接続されている。ＮＭＯＳ１３のドレインも電位ＶＤＤに接続され、ソースがデータバスＤＢに接続されている。
【００１４】
次に、図３のデータバス制御回路の動作を説明する。
データバスＤＢ及びＤＢ／は、データ非転送時に電位ＶＤＤにプリチャージされている。近接バスからのノイズ等により、データバスＤＢ及びＤＢ／の電位が、ＶＤＤから閾値Ｖth以上降下した場合、ＮＯＲ回路１１は、データバスＤＢ及びＤＢ／にノイズが乗ったことを示す“Ｈ”の検出信号を出力する。ＮＯＲ回路１の出力が“Ｌ”から“Ｈ”に変化すると。ＮＭＯＳ１２，１３がオンして活性化し、電位ＶＤＤをデータバスＤＢ及びＤＢ／に供給する。
【００１５】
以上のように、この第２の実施形態では、ＮＯＲ回路１１とＮＭＯＳ１２，１３とを設け、ＮＯＲ回路１１でノイズの検出を行い、ＮＭＯＳ１２，１３でデータバスＤＢ及びＤＢ／に電位ＶＤＤを与える構成にしたので、ノイズを低減でき、誤動作を抑制できる。その上、第１の実施形態のインバータ２が省略できる。
【００１６】
（第３の実施形態）
図４は、本発明の第３の実施形態を示すデータバス制御回路の構成図である。
第１及び第２の実施形態では、データバス対ＤＢ，ＤＢ／が高い電位ＶＤＤでプリチャージされる場合にノイズを低減する例を説明した。これに対し、この第３の実施形態では、データバス対ＤＢ，ＤＢ／が、低い電位ＶＳＳにプリチャージされる。
【００１７】
相補型のデータバス対ＤＢ，ＤＢ／には、ノイズ検出手段であるＮＡＮＤ回路２１が接続され、該ＮＡＮＤ回路２１の出力端子にはインバータ２２が接続されている。インバータ２２の出力端子に、２個のＮＭＯＳ２３，２４のゲートがそれぞれ接続されている。ＮＭＯＳ２３のドレインは、データバスＤＢ／に接続され、該ＮＭＯＳ２３のソースが電位ＶＳＳに接続されている。ＮＭＯＳ２４のドレインは、データバスＤＢに接続され、該ＮＭＯＳ２４のソースが電位ＶＳＳに接続されている。
【００１８】
次に、図４のデータバス制御回路の動作を説明する。
データバスＤＢ及びＤＢ／は、データ非転送時に予め低い電位ＶＳＳにプリチャージされている。近接バスからのノイズ等により、データバスＤＢ及びＤＢ／の電位が、ＶＳＳから閾値Ｖth以上上昇した場合、ＮＡＮＤ回路２１は、データバスＤＢ及びＤＢ／にノイズが乗ったことを示す検出信号を出力する。つまり、ＮＡＮＤ回路２１の出力が“Ｈ”から“Ｌ”に変化しする。そのため、インバータ２２の出力が“Ｌ”から“Ｈ”に変化する。インバータ２２の出力“Ｈ”になると、ＮＭＯＳ２３，２４がオンして活性化し、電位ＶＳＳをデータバスＤＢ及びＤＢ／に供給する。
【００１９】
以上のように、この第３の実施形態では、ＮＡＮＤ回路２１とＮＭＯＳ２３，２４とを設け、ＮＡＮＤ回路２１でノイズの検出を行い、ＮＭＯＳ２３，２４でデータバスＤＢ及びＤＢ／に電位ＶＳＳを与える構成にしたので、低い電位ＶＳＳでプリチャージされるときの、ノイズを低減でき、誤動作を抑制できる。
【００２０】
（第４の実施形態）
図５は、本発明の第４の実施形態を示すデータバス制御回路の構成図である。
このデータバス制御回路は、第３の実施形態と同様に、低い電位ＶＳＳにプリチャージされる相補型のデータバス対ＤＢ，ＤＢ／に対し、ノイズを低減するために設けられた回路であるが、第３の実施形態のＮＭＯＳ２３，２４は使用していない。
【００２１】
データバスＤＢ及びＤＢ／には、ノイズ検出手段である２入力のＮＡＮＤ回路３１が接続され、該ＮＡＮＤ回路３１の出力端子には、２個のＰＭＯＳ３２，３３の各ゲートが接続されている。ＰＭＯＳ３２のソースが電位ＶＳＳに接続され、ドレインがデータバスＤＢ／に接続されている。ＰＭＯＳ３３のソースも電位ＶＳＳに接続され、ドレインがデータバスＤＢに接続されている。
【００２２】
次に、図５のデータバス制御回路の動作を説明する。
データバスＤＢ及びＤＢ／は、データ非転送時に電位ＶＳＳにプリチャージされている。近接バスからのノイズ等により、データバスＤＢ及びＤＢ／の電位が、ＶＳＳから閾値Ｖth以上上昇した場合、ＮＡＮＤ回路３１は、データバスＤＢ及びＤＢ／にノイズが乗ったことを示す“Ｌ”の検出信号を出力する。ＮＡＮＤ回路３１の出力が“Ｈ”から“Ｌ”に変化すると。ＰＭＯＳ３２，３３がオンして活性化し、電位ＶＳＳをデータバスＤＢ及びＤＢ／に供給する。
【００２３】
以上のように、この第４の実施形態では、ＮＡＮＤ回路３１とＰＭＯＳ３２，３３とを設け、ＮＡＮＤ回路３１でノイズの検出を行い、ＰＭＯＳ３２，３３でデータバスＤＢ及びＤＢ／に電位ＶＳＳを与える構成にしたので、ノイズを低減でき、誤動作を抑制できる。その上、第３の実施形態のインバータ２２が省略できる。
【００２４】
（第５の実施形態）
この第５の実施形態のデータバス制御回路は、前記第１〜第４の実施形態を示す図１、図３、図４及び図５中のＰＭＯＳ３，４，３２，３３とＮＭＯＳ１２，１２，２３，２４のデータバス対ＤＢ，ＤＢ／に対する駆動能力を、該データバス対ＤＢ，ＤＢ／を駆動してデータを乗せる図示しない駆動手段よりも低くしたものである。
【００２５】
例えば、図１において、データバス対ＤＢ，ＤＢ／にデータを乗せる駆動手段がＰＭＯＳである場合、このＰＭＯＳのゲート幅よりも、ＮＯＲ回路１の出力でオンするＰＭＯＳ３，４のゲート幅を狭くすることにより、ＰＭＯＳ３，４の駆動能力が低くなる。
【００２６】
このようにＰＭＯＳ３，４のゲート幅を狭くしたデータバス制御回路も、第１の実施形態と同様に動作し、ノイズを低減することができる。さらに、データ転送時に、本来電位ＶＤＤのはずのデータバスＤＢ／にノイズが乗り、該データバスＤＢ／の電位が閾値Ｖth以上降下した場合、ＰＭＯＳ３，４がオンするため、データバス対ＤＢ，ＤＢ／に電位ＶＤＤが供給されようとする。ところが、ＰＭＯＳ３，４の駆動能力が駆動手段のＰＭＯＳよりも低いので、データバスＤＢの電位は、電位ＶＤＤになるが、データバスＤＢの電位は、データに対応する電位に維持される。
【００２７】
以上のように、この第５の実施形態では、第１〜第４の実施形態におけるＰＭＯＳ３，４，３２，３３及びＮＭＯＳ１２，１２，２３，２４のデータバス対ＤＢ，ＤＢ／に対する駆動能力を、該データバス対ＤＢ，ＤＢ／を駆動してデータを乗せる駆動手段よりも低くしたので、正常なデータを破壊することなく、ノイズだけを低減することができる。
【００２８】
（第６の実施形態）
図６は、本発明の第６の実施形態を示すデータバス制御回路の構成図である。
このデータバス制御回路は、データバスＤＢ及びＤＢ／の電位を入力とする第１の実施形態と同様のノイズ検出手段である２入力のＮＯＲ回路４１と、該ＮＯＲ回路４１の出力端子に接続された補助手段であるワンショットパルス生成回路４２とを有している。ワンショットパルス生成回路４２は、ＮＯＲ回路４１の出力信号を遅延する２段のインバータ４２ａ，４２ｂと、該ＮＯＲ回路４１の出力信号とインバータ４２ｂの出力信号とを入力とするＮＡＮＤ回路４２ｃとで構成されている。ワンショットパルス生成回路４２の出力端子は、２個のＰＭＯＳ４３，４４の各ゲートにそれぞれ接続されている。ＰＭＯＳ４３のソースは、電位ＶＤＤに接続され、該ＰＭＯＳのドレインがデータバスＤＢ／に接続されている。ＰＭＯＳ４４のソースは電位ＶＤＤに接続され、該ＰＭＯＳのドレインがデータバスＤＢに接続されている。
【００２９】
次に、図６のデータバス制御回路の動作を説明する。
データバスＤＢ，ＤＢ／の電位が、ノイズ等の影響により、プリチャージ電位ＶＤＤから閾値Ｖth以上降下した場合、ＮＯＲ回路４１が出力する検出信号が、“Ｌ”から“Ｈ”に変化する。ワンショットパルス生成回路４２は、インバータ４２ａ，４２ｂの遅延時間分と同じ幅だけ“Ｌ”となるパルスを出力する。このパルスの幅の分、ＰＭＯＳ４３，４４がオンし、データバス対ＤＢ，ＤＢ／を電位ＶＤＤに接続する。これにより、データ非転送時のノイズが低減される。なお、十分ノイズが低減されない場合には、十分にノイズが低減されるまで、同様の動作が繰り返される。
【００３０】
一方、データ転送時に、本来電位ＶＤＤのはずのデータバスＤＢ／にノイズが乗り、該データバスＤＢ／の電位が閾値Ｖth以上降下した場合、ＰＭＯＳ４３，４４が、ワンショットパルス生成回路４２が出力するパルス幅分のごく短い期間だけオンし、ノイズを低減する。
【００３１】
以上のように、この第６の実施形態では、ワンショットパルス生成回路４２を設け、ＰＭＯＳ４３，４４をワンショットパルス生成回路４２の出力するパルス幅分だけオンするようにしている。そのため、次のような利点が得られる。例えば第１の実施形態では、ＰＭＯＳ３，４が、データバス対ＤＢ，ＤＢ／が共にＶＤＤから閾値Ｖth以上降下している期間にずっと、オンしているので、該ＰＭＯＳ３，４から駆動手段のＰＭＯＳを介して電位ＶＤＤからＶＳＳに電流が流れ続けることになる。これに対し、図６のデータバス制御回路では、ＰＭＯＳ４３，４４がオンしている期間が短い。よって、消費電流が抑制できる。なお、このＰＭＯＳ４３，４４のオンしている期間の幅は、インバータ４２ａ，４２ｂの段数を変えることで、任意に調整できる。
【００３２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば、次のようなものがある。
（１）  第５の実施形態では、第１〜第４の実施形態のＰＭＯＳ３，４，３２，３３及びＮＭＯＳ１２，１３，２３，２４の駆動能力を低くしたが、第６の実施形態のＰＭＯＳ４３，４４の駆動能力を小さくしても、第５の実施形態と同様の効果が得られる。
【００３３】
（２）  第６の実施形態は、第１の実施形態のデータバス制御回路を基本とし、ワンショットパルス生成回路４２を設けたが、第２〜第５の実施形態のデータバス制御回路のいずれにも、ワンショットパルス生成回路４２を設けることが可能である。
【００３４】
（３）  データバス対ＤＢ，ＤＢ／と電位ＶＤＤ或いは電位ＶＳＳとを接続するトランジスタは、ＰＭＯＳ或いはＮＭＯＳに限定されず、他のスイッチング素子の例えばバイポーラトランジスタに変更することができる。
【００３５】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、対をなす２本のデータバスの電位からノイズを検出するノイズ検出手段と、接続用トランジスタとを設けたので、データ非転送時に２本のデータバスに乗ったノイズを低減できる。更に、補助手段を設け、接続用トランジスタを所定の時間だけ活性化するようにしたので、該トランジスタが連続的に活性化しなくなり、消費電流を抑制できる。
【００３６】
第２の発明によれば、接続用トランジスタの２本のデータバス対に対する駆動能力は、駆動手段の駆動能力よりも低くしたので、データ転送時のノイズも低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すデータバス制御回路の構成図である。
【図２】従来のデータバス対の電圧波形図である。
【図３】本発明の第２の実施形態を示すデータバス制御回路の構成図である。
【図４】本発明の第３の実施形態を示すデータバス制御回路の構成図である。
【図５】本発明の第４の実施形態を示すデータバス制御回路の構成図である。
【図６】本発明の第６の実施形態を示すデータバス制御回路の構成図である。
【符号の説明】
１，１１，４１    ＮＯＲ回路
３，４，３２，３３，４３，４４  ＰＭＯＳ
１２，１３，２３，２４    ＮＭＯＳ
２１，３１    ＮＡＮＤ回路
４２    ワンショットパルス生成回路
【図１】
0004368029.tif 000002
【図２】
0004368029.tif 000003
【図３】
0004368029.tif 000004
【図４】
0004368029.tif 000005
【図５】
0004368029.tif 000006
【図６】
0004368029.tif 000007