(57)【特許請求の範囲】
【請求項１】
遅延部により出力信号に所望の遅延時間を与えるタイミング補正回路と、このタイミング補正回路からの信号がセット信号として入力されるフリップフロップとを、メインフレーム内に備え、
前記フリップフロップの出力信号を試験対象の半導体集積回路が搭載されたパフォーマンスボードへ出力し、かつ、このパフォーマンスボードから戻ってきた帰還信号を出力するテストヘッドを、前記メインフレーム外に備え、
前記半導体集積回路の外部端子に接続される前記パフォーマンスボード上の配線による遅延時間をＴＤＲ法により測定するため、前記帰還信号を、前記フリップフロップに前記セット信号として入力させる第一ループ回路を備えた半導体試験装置であって、
前記帰還信号を前記フリップフロップにリセット信号として入力させる、前記メインフレーム内で前記第一ループ回路から分岐する第二ループ回路を備え、
前記第二ループ回路による遅延時間を、前記第一ループ回路による遅延時間よりも短くし、かつ、前記パフォーマンスボード上の配線の往復による遅延時間よりも長くした
ことを特徴とする半導体試験装置。
【請求項２】
前記第二ループ回路が、前記フリップフロップのセット信号を出力する前記タイミング補正回路の遅延部と異なる少なくとも一つの遅延部を経由する
ことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
テストヘッドからパフォーマンスボード上の配線を往復し、メインフレーム内の経路を経由して再びテストヘッドへ戻るループ回路に、自走ループ発振させたパルス波を周回させて、半導体集積回路を搭載したパフォーマンスボード上の配線による遅延時間をＴＤＲ法により測定するにあたり、
前記パフォーマンスボードからテストヘッドへ戻ってきたパルス波を帰還信号として、
この帰還信号を、第一ループ回路を介して、前記メインフレーム内のフリップフロップにセット信号として入力するとともに、
前記帰還信号を、前記メインフレーム内で前記第一ループ回路から分岐するループ回路であって、遅延時間を前記第一ループ回路による遅延時間よりも短くし、かつ、前記パフォーマンスボード上の配線の往復による遅延時間よりも長く設定した第二ループ回路を介して、前記フリップフロップにリセット信号として入力することにより、前記パルス波の立ち下がりのタイミングを決める信号として利用する
ことを特徴とする遅延時間測定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パフォーマンスボード上の配線の遅延時間のばらつきをタイミング補正回路により補償するために、その配線による遅延時間をＴＤＲ（time delay reflector）法により測定する技術（ＴＤＲキャリブレーション）に関する。
【０００２】
【従来の技術】
半導体試験装置において、検査対象の半導体集積回路（ＤＵＴ）が搭載されたパフォーマンスボード（ＰＦＢ）上の配線は、通常、使用者により形成される。この配線の形成にあたっては、信号の遅延時間を均一にするため、ＤＵＴの各外部端子（ピン）と、パフォーマンスボードの各外部端子とをそれぞれ接続する配線の長さを均一にする必要があった。
しかし、近年の半導体集積回路の高集積化に伴うピン数の増加、及び、半導体集積回路の動作速度の高速化により、各配線長を均一にすることが困難となってきた。
【０００３】
そこで、近年、配線長を均一にする代わりに、半導体試験装置のメインフレーム内にタイミング補正回路を設け、このタイミング補正回路により配線長のばらつきによる遅延時間のばらつき（ピン間スキュー）を補償する方法が採用されている。
タイミング補正回路は、複数段の遅延部により構成されており、パフォーマンスボードへ出力される信号に、これら遅延部により所望の遅延時間を与えることができる。その結果、配線長に関係なく、配線長のばらつきを補償することができる。
【０００４】
このように、タイミング補正回路によって配線長のばらつきによる遅延時間のばらつきを補正するにあたっては、予めその配線を伝搬する信号の遅延時間を測定しておく必要がある。そこで、従来は、パフォーマンスボード上の配線の遅延時間をＴＤＲ法により測定していた。
【０００５】
ここで、図４及び図５を参照して、従来の半導体試験装置における、パフォーマンスボード上の配線の遅延時間のＴＤＲ法による測定方法について説明する。
図４は、従来例の半導体試験装置の構成を説明するためのブロック回路図である。
なお、図４においては、タイミング補正回路及びフリップフロップ以外の半導体試験装置を構成要素の図示を省略する。また、図４においては、タイミング補正回路内の詳細な配線、及び、遅延部の内部構造の図示を省略する。
【０００６】
図４に示すように、従来例の半導体試験装置は、メインフレーム１内に、タイミング補正回路４とＳＲ（セットリセット）フリップフロップ５とを備えている。このタイミング補正回路４は、第一〜第四遅延部４１〜４４から構成されている。
【０００７】
また、この半導体試験装置は、メインフレーム１外に、テストヘッド２を備えている。このテストヘッド２は、ＴＤＲ法による遅延時間の測定の際に、フリップフロップ５の出力信号Ｑを試験対象の半導体集積回路（ＤＵＴ）３２が搭載されたパフォーマンスボード３へ出力し、パフォーマンスボード３上の配線ケーブル３１を往復して戻ってきた帰還信号を出力する。
【０００８】
さらに、この半導体試験装置には、半導体集積回路の外部端子に接続されるパフォーマンスボード上の配線による遅延時間をＴＤＲ法により測定するため、帰還信号を、フリップフロップにセット信号として入力させる第一ループ回路が形成されている。
【０００９】
この第一ループ回路は、テストヘッド２からパフォーマンスボード３上の配線ケーブル３１を往復し、図４に実線IIで示す経路と、メインフレーム１内に太線IIIで示す経路と、実線Ｉで示す経路とを順次に経由して再びテストヘッド２へ戻る回路から構成されている。
また、メインフレーム１内の太線Ｉで示す経路は、タイミング補正回路４の第一遅延部（ＴＧ（ＳＥＴ））４１を含んでいる。これは、第一ループ回路を、既存のタイミング補正回路４の一つの遅延部を利用して構成することにより、遅延時間の測定精度の向上を図るためである。
【００１０】
次に、図５にＴＤＲ法による遅延時間測定の際のタイミングチャートを示す。
図５に示すように、ＴＤＲ法を実行するにあたっては、先ず、第一ループ回路上のＯＲ回路６から「ＬＯＯＰ  ＳＴＡＲＴ」信号を入力する。
この「ＬＯＯＰ  ＳＴＡＲＴ」信号は、第一遅延部４１を通過する。その結果、図５に示すように、「ＬＯＯＰ  ＳＴＡＲＴ」信号から少し遅延して、第一遅延部４１から「ＴＧ（ＳＥＴ）」出力が出力される。
【００１１】
「ＴＧ（ＳＥＴ）」信号は、ＳＲフリップフロップ５へセット信号Ｓとして入力される。その結果、図５に示すように、ＳＲフリップフロップ５の出力Ｑ（ＳＲＦＦ出力）が立ち上がる。
また、「ＴＧ（ＳＥＴ）」信号は、ＳＲフリップフロップ５の手前のノードＡにおいて、図５に破線IVで示す第二ループ回路へ分岐される。
【００１２】
そして分岐された「ＴＧ（ＳＥＴ）」信号は、タイミング補正回路４内の第三遅延部４３、第四遅延部４４及び第二遅延部４２を順次に経由する。その結果、図５に示すように、第三遅延部４３から「ＴＧ（ＯＴＨＥＲ１）」出力、第四遅延部４４から「ＴＧ（ＯＴＨＥＲ２）」出力、及び、第二遅延部４２から「ＴＧ（ＲＥＳＥＴ）」出力が順次に出力される。
【００１３】
そして、第二遅延部４２の「ＴＧ（ＲＥＳＥＴ）」出力は、ＳＲフリップフロップ５に、リセット信号Ｒとして入力される。その結果、ＳＲフリップフロップにセット信号Ｓが入力されてから、リセット信号Ｒが入力されるまでのΔＴの時間が、ＳＲフリップフロップの出力Ｑ（ＳＲＦＦ出力）のパルス波の幅となる。すなわち、従来例では、ノードＡで分岐した「ＴＧ（ＳＥＴ）」出力を、タイミング補正回路３内で遅延させた後、このパルス波の立ち下がりのタイミングを決める信号として利用している。
【００１４】
さらに、ＳＲＦＦ出力は、テストフレーム２を介して、パフォーマンスボード３へ入力される。この際、ＳＲＦＦのパルス波がテストフレーム２に到達すると、テストフレーム２の往路ゲート（ＤＲ）２１の出力ノードにおける信号レベルは、図５に示すように、一段高いレベルとなる。
続いて、パフォーマンスボード３の配線ケーブル３１を往復したパルス波が帰還信号として戻ってくると、往路ゲート（ＤＲ）２１の出力ノードの信号レベルは、図５に示すように、さらに一段高いレベルとなる。
【００１５】
このように、テストヘッド２のパフォーマンスボード側の信号レベルは、二段階で変化する。そして、ＴＤＲ法では、この信号レベルが一段目のレベルに上昇してから二段目のレベルに上昇するまでの経過時間２Δｔを、配線ケーブル３１の往復による遅延時間として検出する。したがって、この経過時間２Δｔの半値が、配線ケーブル３１による遅延時間となる。
【００１６】
なお、実際の測定においては、信号レベルの上昇には、有限時間を要する。このため、通常は、信号レベルが二段目のレベルの１／４レベルに達した時点から、３／４レベルに達するまでの経過時間を２Δｔとして検出している。
また、テストヘッド２は、パフォーマンスボード３の外部端子に直接接続される。このため、テストヘッド２とパフォーマンスボード３との間で生じる遅延時間は、実用上無視することができる。
【００１７】
さらに、パフォーマンスボード３からテストヘッド２へ戻ってきた帰還信号は、テストヘッド２の復路ゲート（ＣＰ）２２から第一ループ回路の経路II及び経路IIIを経由して、再びＳＲフリップフロップ５へセット信号として入力される。このため、第一ループ回路は、自走ループ発振し、パルス波が周回することになる。
【００１８】
【発明が解決しようとする課題】
ところで、ＴＤＲ法による遅延時間測定においては、パフォーマンスボード３上の配線ケーブル３１の往復遅延時間２Δｔを測定するため、パルス波の幅ΔＴを、この往復遅延時間２Δｔよりも長くする必要がある。このため、ＳＲフリップフロップ５にリセット信号Ｒとして入力される、このパルス波の立ち下がりのタイミングを決める信号は、セット信号Ｓに対して十分に遅延させる必要がある。
【００１９】
しかしながら、従来例のようにセット信号Ｓを分岐させて、タイミング補正回路４内を経由させることにより、遅延時間を与えたリセット信号Ｒを生成する場合、リセット信号Ｒの遅延時間は、タイミング補正回路の各遅延部で生成できる遅延時間に限定されてしまう。
【００２０】
その上、近年の半導体試験装置の高性能化に伴って、タイミング補正に必要とされる遅延時間が短くなっている。その結果、タイミング補正回路の各遅延部で生成できる遅延時間が短くなっている。
このため、タイミング補正回路による遅延時間がさらに短くなった場合、パフォーマンスボード上の配線ケーブルの遅延時間をＴＤＲ法により測定することが困難となることが予想される。
【００２１】
また、従来例のように、タイミング補正回路４内の各遅延部４２〜４４を順次に経由させてリセット信号Ｒに遅延時間を与えるためには、タイミング補正回路４内に、ＴＤＲ法による遅延時間測定のためだけの余分な配線を多数形成する必要がある。その結果、装置構成が複雑となるとともに、余分な構成を設けたためにタイミング補正の精度が劣化するおそれがある。
【００２２】
本発明は、上記の問題を解決すべくなされたものであり、パフォーマンスボード上の配線の遅延時間をＴＤＲ法により測定するにあたり、タイミング補正回路のみによらずに、十分な遅延時間を与えた信号を生成し、パルス波の立ち下がりタイミングを決める技術の提供を目的とする。
【００２３】
【課題を解決するための手段】
この目的の達成を図るため、本発明の半導体試験装置によれば、遅延部により出力信号に所望の遅延時間を与えるタイミング補正回路と、このタイミング補正回路からの信号がセット信号として入力されるフリップフロップとを、メインフレーム内に備え、フリップフロップの出力信号を試験対象の半導体集積回路が搭載されたパフォーマンスボードへ出力し、かつ、このパフォーマンスボードから戻ってきた帰還信号を出力するテストヘッドを、メインフレーム外に備え、半導体集積回路の外部端子に接続されるパフォーマンスボード上の配線による遅延時間をＴＤＲ法により測定するため、帰還信号を、フリップフロップにセット信号として入力させる第一ループ回路を備えた半導体試験装置であって、帰還信号をフリップフロップにリセット信号として入力させる第二ループ回路を備えた構成としてある。
【００２４】
このように、本発明の半導体試験装置によれば、第二ループ回路においては、メインフレームとテストヘッドとの間の往復経路において、十分な遅延時間を信号に与えることができる。すなわち、タイミング補正回路によらずに、十分な遅延時間を与えた信号を生成することができる。
【００２５】
これにより、パフォーマンスボード上の配線の遅延時間をＴＤＲ法により測定するにあたり、この第二ループ回路を伝搬してきた帰還信号をリセット信号としてパルス波の立ち下がりタイミングを決めることにより、パルス波の幅を十分に確保することができる。
【００２６】
さらに、本発明によれば、タイミング補正回路によらずに、リセット信号に遅延時間を与えることができる。このため、タイミング補正回路内に、ＴＤＲ法による遅延時間測定のためだけの余分な配線を多数形成する必要がない。その結果、装置構成の複雑を回避するとともに、余分な構成によるタイミング補正の精度が劣化することを抑制することができる。
【００２７】
また、本発明によれば、第二ループ回路による遅延時間を、第一ループ回路による遅延時間よりも短くし、かつ、パフォーマンスボード上の配線の往復による遅延時間よりも長くした構成としてある。
このような構成とすれば、ＴＤＲ法による遅延時間の測定にあたり、自走ループ発振中のパルス波が周回遅れのパルス波と重なることを回避することができる。このため、遅延時間を容易に測定することができる。
【００２８】
また、本発明によれば、第二ループ回路が、タイミング補正回路を構成する少なくとも一つの遅延部を経由する構成としてある。
このように、第二ループ回路に、タイミング補正回路の遅延部を含めることにより、第二ループ回路中の、遅延時間測定だけに使用される経路を短くすることができる。また、メインフレームとテストヘッドとの間での遅延時間に加え、第二ループ回路に含まれる遅延部による遅延時間も利用することができる。
【００２９】
また、本発明の遅延時間測定方法によれば、テストヘッドからパフォーマンスボード上の配線を往復し、メインフレーム内の経路を経由して再びテストヘッドへ戻るループ回路に、自走ループ発振させたパルス波を周回させて、半導体集積回路を搭載したパフォーマンスボード上の配線による遅延時間をＴＤＲ法により測定するにあたり、パフォーマンスボードからテストヘッドへ戻ってきたパルス波を、メインフレーム内の他の経路を経由した後、このパルス波の立ち下がりのタイミングを決める信号として利用する方法としてある。
【００３０】
このように、本発明の遅延時間測定方法によれば、テストフレームからメインフレームへ戻ってきたパルス波には、メインフレームとテストヘッドとの間の往復経路において、十分な遅延時間が与えられている。このため、この戻ってきたパルス波によって、そのパルス波の立ち下がりタイミングを決めることにより、パルス波の幅を十分に確保することができる。
【００３１】
【発明の実施の形態】
以下、本発明の半導体試験装置及び遅延時間測定方法の実施の形態についてあわせて説明する。
［第一実施形態］
先ず、図１及び図２を参照し、本発明の第一実施形態について説明する。
図１は、第一実施形態の半導体試験装置の構成を説明するためのブロック回路図である。図１に示す半導体試験装置においても、従来例と同様、メインフレーム１内に、タイミング補正回路４とＳＲフリップフロップ５とを備え、メインフレーム１外に、テストヘッド２を備えている。さらに、本実施形態においても、従来例と同様に、第一ループ回路が形成されている。
【００３２】
そして、本実施形態の半導体試験装置は、従来例における第二ループ回路（図４中の破線VI）の代わりに、パフォーマンスボード３からテストヘッド２へ戻ってきた帰還信号をＳＲフリップフロップ５にリセット信号Ｒとして入力させる第二ループ回路を備えている。
【００３３】
この第二ループ回路は、図１に示すように、メインフレーム１内のＳＲフリップフロップ５の出力端から経路Ｉを経てテストヘッド２へ至り、このテストヘッド２からパフォーマンスボード３上の配線ケーブル３１を往復し、経路IIを経てメインフレーム１に至り、さらに、ノードＤにおいて第一ループ回路から分岐した後、メインフレーム１内に破線IVで示す経路を経て、ＳＲフリップフロップ５のリセット端子Ｒに至る回路から構成されている。
また、メインフレーム１内の経路IVは、タイミング補正回路４の第二遅延部（ＴＧ（ＲＥＳＥＴ））４２を含んでいる。
【００３４】
このように、本実施形態では、第二ループ回路によって、テストヘッドの帰還信号が、ＳＲフリップフロップ５のリセット信号として入力される。このため、このＳＲフリップフロップ５には、メインフレーム１とテストヘッド２との間の経路Ｉ及び経路IIにおいて十分な遅延時間が与えられた信号が、リセット信号として入力されることになる。その結果、ＳＲフリップフロップ５から出力されるパルス波の幅を十分に確保することができる。
【００３５】
ただし、本実施形態では、第二ループ回路によるセット信号に対するリセット信号の遅延時間を、第一ループ回路を一周することによる生じる遅延時間よりも短くし、かつ、パフォーマンスボード上の配線の往復による遅延時間２Δｔよりも長くしている。
【００３６】
次に、図２を参照して、本実施形態の遅延時間測定方法について説明する。
図２は、遅延時間測定方法を説明するためのタイミングチャートである。図２に示すように、ＴＤＲ法による遅延時間測定を行うにあたっては、従来例と同様に、先ず、第一ループ回路上のＯＲ回路６から「ＬＯＯＰ  ＳＴＡＲＴ」信号を入力する。
この「ＬＯＯＰ  ＳＴＡＲＴ」信号は、第一遅延部４１を通過する。その結果、図５に示すように、「ＬＯＯＰ  ＳＴＡＲＴ」信号から少し遅延して、第一遅延部４１から「ＴＧ（ＳＥＴ）」出力が出力される。
【００３７】
「ＴＧ（ＳＥＴ）」信号は、ＳＲフリップフロップ５へセット信号Ｓとして入力される。その結果、図２に示すように、ＳＲフリップフロップ５の出力Ｑ（ＳＲＦＦ出力）が立ち上がる。
なお、本実施形態においては、従来例と異なり、ＳＲフリップフロップ５へのセット信号Ｓは、分岐されない。
【００３８】
さらに、ＳＲＦＦ出力は、テストフレーム２を介して、パフォーマンスボード３へ入力される。この際、ＳＲＦＦ出力のパルス波がテストフレーム２に到達すると、テストフレーム２の往路ゲート（ＤＲ）２１の出力ノードにおける信号レベルは、図２に示すように、一段高いレベルとなる。
続いて、パフォーマンスボード３の配線ケーブル３１を往復したパルス波が帰還信号として戻ってくると、往路ゲート（ＤＲ）２１の出力ノードの信号レベルは、図２に示すように、さらに一段高いレベルとなる。
【００３９】
このように、本実施形態においても、従来例と同様に、テストヘッド２のパフォーマンスボード側の信号レベルは、二段階で変化する。そして、ＴＤＲ法では、この信号レベルが一段目のレベルに上昇してから二段目のレベルに上昇するまでの経過時間２Δｔを、配線ケーブル３１の往復による遅延時間として検出する。したがって、この経過時間２Δｔの半値が、配線ケーブル３１による遅延時間となる。
【００４０】
さらに、パフォーマンスボード３からテストヘッド２へ戻ってきた帰還信号は、テストヘッド２の復路ゲート（ＣＰ）２２から第一ループ回路の経路II及び経路IIIを経由して、再びＳＲフリップフロップ５へセット信号として入力される。このため、第一ループ回路は、自走ループ発振し、パルス波が周回することになる。
【００４１】
そして、本実施形態では、パフォーマンスボード３からテストヘッド２へ戻ってきた帰還信号のパルス波を、メインフレーム１内のノードＤにおいて、図１に破線IVで示す第二ループ回路へ分岐する。そして、分岐された帰還信号は、経路IVを伝搬して第二遅延部４２へ入力される。その結果、第二遅延部４２から「ＴＧ（ＲＥＳＥＴ）」出力が出力される。
【００４２】
そして、第二遅延部４２の「ＴＧ（ＲＥＳＥＴ）」出力は、ＳＲフリップフロップ５に、リセット信号Ｒとして入力される。このリセット信号Ｒは、ＳＲフリップフロップの出力Ｑ（ＳＲＦＦ出力）のパルス波このパルス波の立ち下がりのタイミングを決める信号となる。
したがって、ＳＲフリップフロップにセット信号Ｓが入力されてから、このリセット信号Ｒが入力されるまでのΔＴの時間が、ＳＲフリップフロップの出力Ｑ（ＳＲＦＦ出力）のパルス波の幅となる。
【００４３】
このように第二ループ回路を経由してＳＲフリップフロップ５へリセット信号Ｒとして入力された遅延信号は、メインフレーム１からテストヘッド２への往路の経路ＩにおいてΔｔ１の遅延時間が与えられ、かつ、テストヘッド２からメインフレーム１への復路の経路IIにおいてΔｔ２の遅延時間が与えられる。さらに、本実施形態では、第二遅延部４２においても遅延時間が与えられる。このため、本実施形態では、タイミング補正回路４のみによらずに、ＳＲフリップフロップ５から出力されるパルス波の幅を十分に確保することができる。
【００４４】
［第二実施形態］
次に、本発明の第二実施形態について説明する。
先ず、図３を参照し、本実施形態の半導体試験装置の構成について説明する。図３は、本実施形態の半導体試験装置の構成を説明するためのブロック回路図である。図３に示すように、本実施形態では、第二ループ回路を除いて、上述し第一実施形態と同様の構成となっている。このため、同一構成要素には同一の符号を付して、その詳細な説明を省略する。
【００４５】
第二実施形態の半導体試験装置においては、メインフレーム１内の分岐点Ｄで第一ループ回路から第二ループ回路へ分岐した帰還信号は、第二遅延部４２を経由せずに、図３中の破線Ｖで示す経路により直接ＳＲフリップフロップ５へリセット信号Ｒとして入力される。
このような構成とすることにより、タイミング補正回路４を全く経由せずに、第二ループ回路を形成することができる。
【００４６】
そして、第二実施形態においても、第二ループ回路を経由してＳＲフリップフロップ５へリセット信号Ｒとして入力された遅延信号は、メインフレーム１からテストヘッド２への往路の経路ＩにおいてΔｔ１の遅延時間が与えられ、かつ、テストヘッド２からメインフレーム１への復路の経路IIにおいてΔｔ２の遅延時間が与えられる。このため、本実施形態においても、タイミング補正回路４のみによらずに、ＳＲフリップフロップ５から出力されるパルス波の幅を十分に確保することができる。
【００４７】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施の形態においては、四段の遅延部から構成されたタイミング補正回路を備えた半導体遅延装置の例について説明したが、本発明では、タイミング補正回路の内部構成はこれに限定されない。
【００４８】
【発明の効果】
以上、詳細に説明したように、本発明の半導体試験装置によれば、第二ループ回路においては、メインフレームとテストヘッドとの間の往復経路において、十分な遅延時間を信号に与えることができる。すなわち、タイミング補正回路によらずに、十分な遅延時間を与えた信号を生成することができる。
【００４９】
これにより、パフォーマンスボード上の配線の遅延時間をＴＤＲ法により測定するにあたり、この第二ループ回路を伝搬してきた帰還信号をリセット信号としてパルス波の立ち下がりタイミングを決めることにより、タイミング補正回路のみによらずに、パルス波の幅を十分に確保することができる。
【００５０】
また、本発明の遅延時間測定方法によれば、テストヘッドからメインフレームへ戻ってきたパルス波に、メインフレームとテストヘッドとの間の往復経路において、十分な遅延時間が与えられる。このため、この戻ってきたパルス波によって、そのパルス波の立ち下がりタイミングを決めることにより、タイミング補正回路のみによらずに、パルス波の幅を十分に確保することができる。
【図面の簡単な説明】
【図１】第一実施形態の半導体試験装置の構成を説明するためのブロック回路図である。
【図２】第一実施形態の遅延時間測定方法を説明するためのタイミングチャートである。
【図３】第二実施形態の半導体試験装置の構成を説明するためのブロック回路図である。
【図４】従来例の半導体試験装置の構成を説明するためのブロック回路図である。
【図５】従来例の遅延時間測定方法を説明するためのタイミングチャートである。
【符号の説明】
１  メインフレーム
２  テストヘッド
３  パフォーマンスボード
４  タイミング補正回路
５  ＳＲフリップフロップ
６  ＯＲ回路
２１  往路ゲート
２２  復路ゲート
３１  配線ケーブル
３２  半導体集積回路
４１  第一遅延部
４２  第二遅延部
４３  第三遅延部
４４  第四遅延部
【図１】
0004346225.tif 000002
【図２】
0004346225.tif 000003
【図３】
0004346225.tif 000004
【図４】
0004346225.tif 000005
【図５】
0004346225.tif 000006