(57)【特許請求の範囲】
【請求項１】
情報信号を再生する再生手段と、
前記再生手段により再生された情報信号の周波数特性を制御すると共に、前記再生された情報信号の第１の周波数帯域の群遅延特性と前記第１の周波数帯域よりも低い第２の周波数帯域の群遅延を調整する等化手段と、
前記等化手段の出力をサンプリングし、１サンプル複数ビットのデジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器から出力されたデジタル信号を３値検出するデコーダと、
前記等化手段から出力された情報信号中のエラーを検出するエラー検出手段と、
前記Ａ／Ｄ変換器から出力されたデジタル出力と前記デコーダから出力された３値検出結果との乗算結果を積分した積分結果に基づいて前記等化手段の群遅延特性を制御すると共に、前記エラー検出手段の検出結果に基づいて前記等化手段の周波数特性を制御する制御手段とを備え、
前記制御手段は、選択されたサンプルの３値検出結果と前記選択されたサンプルの一つ前のサンプルのデジタル信号との乗算結果を積分した第１の積分結果と前記選択されたサンプルの３値検出結果と前記選択されたサンプルの一つ後のサンプルのデジタル信号との乗算結果を積分した第２の積分結果とを比較し、前記第１の積分結果と第２の積分結果との比較結果に基づいて前記第１の周波数帯域の群遅延特性を制御すると共に、前記選択されたサンプルの３値検出結果と前記選択されたサンプルの二つ前のサンプルのデジタル信号との乗算結果を積分した第３の積分結果と前記選択されたサンプルの３値検出結果と前記選択されたサンプルの二つ後のサンプルのデジタル信号との乗算結果を積分した第４の積分結果とを比較し、前記第３の積分結果と第４の積分結果との比較結果に基づいて前記第２の周波数帯域の群遅延特性を制御することを特徴とする再生装置。
【請求項２】
前記制御手段は前記エラー検出手段により検出されたエラー数をカウントするカウント手段を有し、前記カウント手段によるカウント値に基づいて前記周波数特性を制御することを特徴とする請求項１記載の再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、再生装置及び再生方法に関し、特には情報信号の等化処理に関する。
【０００２】
【従来の技術】
この種の装置として、従来、画像信号や音声信号をデジタル信号として磁気テープに記録再生するデジタルＶＴＲが知られている。
【０００３】
デジタルＶＴＲにおいては、再生された信号をイコライザにより等化処理することで、記録再生系における信号の劣化や、テープの種類による特性のばらつきなどを補償している。これにより、エラーの少ない再生信号を得ることができる。
【０００４】
また、再生信号中のエラー率に基づいてイコライザの等化特性を制御する技術も知られている。
【０００５】
【発明が解決しようとする課題】
前述の如くエラー率に基づいて等化特性を制御する方法は有効ではあるが、エラーが少なくなり、エラー率が低下している状態では、イコライザの等化特性の影響よりもテープの欠陥によるドロップアウトの影響によるエラーの割合が支配的になってしまう。
【０００６】
そのため、単に一定期間のエラー率により等化特性の制御を行った場合、ドロップアウトによるエラーに基づいて等化特性を変更してしまい、かえって特性を悪くしてしまうことが考えられる。
【０００７】
これを避けるためには、ドロップアウトによる局部的なエラーの増加が無視できる程度まで、長い期間エラーを積算してエラー率を求める必要があり、最適な等化特性となるまで長い時間がかかってしまう。
【０００８】
また、等化特性を変化させて最適な特性を探す、いわゆるウォブリング法では、現状に比べてエラーが少なくなる方向はわかるものの、最適点の方向がわからないため、エラーの極小点ではあるが、最適点ではない値に制御してしまう可能性がある。
【０００９】
本発明は前述の如き問題点を解決することを目的とする。
【００１０】
また、本発明の他の目的は、良好な等化特性の制御を行う処にある。
【００１１】
また、本発明の更に他の目的は、ドロップアウト等の等化特性以外の影響によるエラーの変化にかかわらず、等化特性を最適に制御可能とする処にある。
【００１２】
【課題を解決するための手段】
前述の如き問題を解決し、前記目的を達成するため、本発明は、情報信号を再生する再生手段と、前記再生手段により再生された情報信号の周波数特性を制御すると共に、前記再生された情報信号の第１の周波数帯域の群遅延特性と前記第１の周波数帯域よりも低い第２の周波数帯域の群遅延を調整する等化手段と、前記等化手段の出力をサンプリングし、１サンプル複数ビットのデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力されたデジタル信号を３値検出するデコーダと、前記等化手段から出力された情報信号中のエラーを検出するエラー検出手段と、前記Ａ／Ｄ変換器から出力されたデジタル出力と前記デコーダから出力された３値検出結果との乗算結果を積分した積分結果に基づいて前記等化手段の群遅延特性を制御すると共に、前記エラー検出手段の検出結果に基づいて前記等化手段の周波数特性を制御する制御手段とを備え、前記制御手段は、選択されたサンプルの３値検出結果と前記選択されたサンプルの一つ前のサンプルのデジタル信号との乗算結果を積分した第１の積分結果と前記選択されたサンプルの３値検出結果と前記選択されたサンプルの一つ後のサンプルのデジタル信号との乗算結果を積分した第２の積分結果とを比較し、前記第１の積分結果と第２の積分結果との比較結果に基づいて前記第１の周波数帯域の群遅延特性を制御すると共に、前記選択されたサンプルの３値検出結果と前記選択されたサンプルの二つ前のサンプルのデジタル信号との乗算結果を積分した第３の積分結果と前記選択されたサンプルの３値検出結果と前記選択されたサンプルの二つ後のサンプルのデジタル信号との乗算結果を積分した第４の積分結果とを比較し、前記第３の積分結果と第４の積分結果との比較結果に基づいて前記第２の周波数帯域の群遅延特性を制御する構成とした。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。以下に説明する実施形態では、本発明をデジタルＶＴＲに適用した場合について説明する。
【００１４】
図１は本発明が適用されるＶＴＲ１００の再生系の構成を示す図である。
【００１５】
図１において、再生回路１０３は図８に示したように回転ドラム８０１に対して１８０度の位相差を持って取り付けられた互いにアジマスの異なる２つのヘッド８０３、８０５により交互にテープＴ上の多数のトラックをトレースして画像信号、音声信号、サブコード等の情報信号を再生し、内部のアンプにより再生信号を増幅してイコライザ１０５に出力する。スイッチパルス生成回路１０１は回転ヘッドの回転位相を示すＰＧ信号に基づいて、これら２つのヘッドを切り換えるためのヘッドスイッチパルス（ＳＷＰ）を生成している。
イコライザ１０５は再生回路１０３からの出力された信号を等化し、Ａ／Ｄ変換器１０７に出力する。
【００１６】
図２はイコライザ１０５の構成を示す図である。
【００１７】
本形態のイコライザ１０５は、図２に示すように、高域強調用のフィルタ２０３と、低域の群遅延を制御するオールパスフィルタ２０５、及び、高域の群遅延を制御するオールパスフィルタ２０７とを有する。
【００１８】
再生回路１０３からの再生信号は入力端子２０１から高域強調回路２０３に入力し、磁気記録再生系における高域成分の劣化を補償されてオールパスフィルタ２０５に出力される。高域強調回路２０３の周波数特性を図３に示す。本形態の高域強調回路２０３はイコライザ制御回路１１７からの制御信号ＥＱＣにより図３の如くその高域の強調量を制御可能である。
【００１９】
オールパスフィルタ２０５は群遅延回路として機能し、主に磁気テープのダイパルス特性を補償するために高域強調回路２０３からの再生信号の低域の群遅延を調整し、オールパスフィルタ２０７に出力する。オールパスフィルタ２０５の群遅延特性を図４に示す。オールパスフィルタ２０５の群遅延特性は、イコライザ制御回路１１７からの制御信号ＧＤＬにより図４に示したように調整可能である。
【００２０】
オールパスフィルタ２０７は群遅延回路として機能し、主に高域強調回路２０３の遅延を補償するためにオールパスフィルタ２０５からの再生信号の高域の群遅延を調整し、積分回路２０９に出力する。オールパスフィルタ２０７の群遅延特性を図５に示す。オールパスフィルタ２０７の群遅延特性は、イコライザ制御回路１１７からの制御信号ＧＤＨにより図５に示したように調整可能である。
【００２１】
オールパスフィルタ２０７から出力された再生信号は積分回路２０９にて積分処理されて出力端子２１１よりＡ／Ｄ変換器１０７に出力される。この積分回路２０９により直流成分近傍の劣化が補償される。
【００２２】
図６はイコライザ１０７の全体での周波数特性を示す図である。図のように、低域成分の劣化が積分回路２０９により補償され、高域成分は高域強調回路２０３により補償される。磁気記録再生系を介して再生される信号は微分特性を持つため、図６の如き周波数特性をもつイコライザ１０７により積分等化を行っている。
【００２３】
また、図７はイコライザ１０５の全体での群遅延特性を示す図である。図のように、低域成分、高域成分の群遅延をそれぞれオールパスフィルタ２０５、２０７にて制御し、多少のリップルはあるものの、全体としてフラットな群遅延特性を実現している。
【００２４】
イコライザ１０５から出力された再生信号はＡ／Ｄ変換器１０７により１サンプル複数ビットのデジタル信号に変換され、ＦＩＲ(Finite Impulse Response)フィルタ１０９及びＰＬＬ１１３に出力される。
【００２５】
ＰＬＬ１０９はＡ／Ｄ変換器１０７からのデジタル信号に位相同期したクロックを発生し、Ａ／Ｄ変換器１０７に出力する。Ａ／Ｄ変換器１０７はこのＰＬＬ１１３からのクロックに応じてイコライザ１０５からの再生信号をサンプリングし、１サンプル複数ビットで量子化する。
【００２６】
ＦＩＲフィルタ１０９はＡ／Ｄ変換器１０７からのデジタル信号を周知のフィルタ処理により微調整し、結果をＰＲ４デコーダ１１１に出力する。
【００２７】
ＰＲ４デコーダ１１１はＦＩＲフィルタ１０９からの再生信号に対してＰＲ４のデコード処理を施し、評価回路１１５及びビタビデコーダ１１９に出力する。
【００２８】
本形態では、テープＴに記録されている信号は記録時のデジタル変調処理として、ＰＲ４のプリコード処理が施されて記録されている。ＰＲ４デコーダ１１１は記録時に施されたＰＲ４プリコード処理に対応する復調処理であるＰＲ４のデコード処理を行う。
【００２９】
ＰＲ４デコーダ１１１の構成を図９に示す。
【００３０】
図９において、ＦＩＲフィルタ１０９からの再生信号は入力端子９０１から入力し、ラッチ９０３及び９０５により２クロック分遅延され、減算器９０７に出力される。減算器９０７は入力端子９０１からの再生信号とラッチ９０５からの２クロック分遅延された信号との差を求め、出力端子９０９に出力する。
【００３１】
ＰＲ４デコーダ１１１からの再生信号は評価回路１１５及びビタビデコーダ１１９に出力される。
【００３２】
評価回路１１５は後述の如くイコライザ１０５の特性を評価し、その結果をイコライザ制御回路１１７に出力する。イコライザ制御回路１１７は評価回路１１５にて用いる閾値を制御すると共に、評価回路１１５の出力及び後述するシンクブロック検出回路１２１の出力に基づき、イコライザ１０５に対する制御信号ＥＱＣ、ＧＤＬ及びＧＤＨの値を制御する。
【００３３】
また、ビタビデコーダ１１９は周知のビタビアルゴリズムを用いてＰＲ４デコーダ１１１の出力から１サンプル１ビットのデジタル信号を検出し、シンクブロック検出回路１２１及びデータ検出回路１２３に出力する。
【００３４】
データ検出回路１２３はビタビデコーダ１１９から出力されたデジタル信号より、各シンクブロックの先頭に付加されているＩＤデータを検出すると共に、このＩＤデータのエラーを検出するためのＩＤパリティを用いてＩＤデータの信頼性をチェックする。そして、再生された各シンクブロックのデータをメモリ１２５における各シンクブロックのＩＤデータに従うアドレスに書き込む。本形態においては、所定量の画像データ、音声データに対してシンクデータを付加してシンクブロックを形成し、更に、１トラック分のデータを単位として積符号構成のエラー訂正符号化処理を施している。また、データ検出回路１２１は、各シンクブロックのＩＤパリティのチェックの結果、正しく検出できなかったデータ、つまりメモリ１２５に対して正しくデータを書き込むことができなかった場合、その旨をシンクブロック検出回路１２１に出力する。
【００３５】
一方、シンクブロック検出回路１２１はビタビデコーダ１１９から出力されたデジタル信号より、各シンクブロックについて付加されているパリティデータを利用してエラーの有無を検出する。そして、１トラックの期間内において予め指定された所定のシンクブロック番号区間における、データ検出回路１２３からのＩＤパリティのチェックの結果及びシンクブロックのエラー検出結果に基づいて、１トラック内における指定区間のエラー数を積算する。
【００３６】
具体的には、１トラック内の、テープ端部を除く所定の区間における全てのシンクブロックについてのＩＤパリティのチェックの結果が良好であり、正しくメモリ１２５にデータが書き込まれたと判断した場合にのみ、その区間におけるシンクブロック中のエラー数をカウントする。テープ端部をエラー数のカウントの対象より除くのは、トラックのリニアリティ誤差によって再生信号のエンベロープが十分に得られず、イコライザの特性によらないエラーの影響が出ることがあり、そのような影響を除くためである。
【００３７】
また、指定された区間のＩＤパリティのチェック結果が全て良好である場合にのみシンクブロックのエラー結果をカウントしているのは以下のような理由によるものである。
【００３８】
即ち、正しくトラッキングがかかり、テープ上の各トラックより正常に信号を再生できている場合には検出されるエラーがイコライザの設定の違いを原因とするものであると判断できる。一方、再生開始直後のトラッキングが正しくとれていない場合など正常な信号を再生できていない場合に検出されるエラーはイコライザの特性によるものではないと判断できるという理由によるものである。
【００３９】
また、本形態では、１トラック分のデータを単位として積符号構成のエラー訂正符号化を行っているので、通常は１トラック分のデータが全て再生されるまではエラー訂正結果を得ることができず、エラー数が得られるまで時間がかかってしまう。そこで、本形態では、高速にエラー数を検出するため、シンクブロック検出回路１２１においてエラーの検出だけを行う比較的小規模の回路を設け、１トラック分のデータの再生が終了した時点で当該トラックのエラー数を得られるように構成した。
【００４０】
信号処理回路１２７はメモリ１２５に記憶されたデジタル信号を所定のタイミングで読み出して処理し、出力端子１２９から出力する。本形態のデジタルＶＴＲでは画像信号や音声信号を符号化して記録再生しており、信号処理回路１２７はこれら画像信号や音声信号を復号する復号回路を含む。
【００４１】
次に、評価回路１１５について、詳細に説明する。
【００４２】
図１０は評価回路１１５の構成を示す図である。
【００４３】
図１０において、ＰＲ４デコーダ１１１から出力された再生信号は入力端子１００１よりデコーダ１００３及びラッチ１０１１に出力される。
【００４４】
デコーダ１００３は入力された再生信号を閾値ＴＨ、−ＴＨと比較し、３値検出によりデジタル信号を検出する。具体的には、ＰＲ４デコーダ１１１からのＰＲ４信号のレベルが閾値ＴＨよりも大きければ１、−ＴＨよりも小さければ−１、−ＴＨからＴＨの間にあるときは０と検出する。また、このＴＨ、−ＴＨは入力端子１００５に入力されるイコライザ制御回路１１７からの制御信号により制御される。
【００４５】
デコーダ１００３により３値検出されたデータはラッチ１００７、１００９により１クロック期間遅延され、乗算器１０２１Ａ〜１０２１Ｅに出力される。なお、乗算器１０２１Ａ〜１０２１Ｅはそれぞれ図１０における検出回路１０３３Ａ〜１０３３Ｅの一部を構成しており、各検出回路１０３３Ａ〜１０３３Ｅは入力データの遅延量が異なるだけで動作は同様であるため、以下の説明では検出回路１０３３Ａについてのみ説明し、他の検出回路１０３３Ｂ〜１０３３Ｅについての説明は省略する。
【００４６】
一方、入力端子１００１から入力されたＰＲ４信号はラッチ１０１１、１０１３、１０１５及び１０１７によりそれぞれ１クロック期間遅延され、各検出回路１０３３Ｂ〜１０３３Ｅの乗算器１０２１Ｂ〜１０２１Ｅに出力される。
【００４７】
ここで、本形態では、ラッチ１０１１に入力されるデータ及び各ラッチ１０１１〜１０１７の出力を便宜上それぞれＤ＋２，Ｄ＋１，Ｄ０，Ｄ−１，Ｄ−２と呼ぶことにする。そして、Ｄ０を時間軸の中心と考えると、ラッチ１００７、１００９により２クロック分遅延された検出データはＤ０の３値検出結果であると考えることができる。
【００４８】
乗算器１０２１Ａはラッチ１００９により２クロック分遅延された３値検出結果と入力されたＰＲ４信号とを乗算し、加算器１０２３Ａ、スイッチ１０２５Ａ及びレジスタ１０２７Ａで構成される積分回路に出力する。スイッチ１０２５Ａは通常は図に示すように加算器１０２３Ａの方に接続し、入力端子１０１９からのタイミング信号に応じて、例えば、２０４８クロックに１回、反対側に接続され、レジスタ１０２７Ａの値をクリアする。
【００４９】
また、スイッチ１０２９Ａは通常はレジスタ１０３１Ａの出力側に接続しているが、入力端子１０１９からのタイミング信号より、スイッチ１０２５Ａに連動して２０４８クロックに１回レジスタ１０２７Ａの方に接続しレジスタ１０２７Ａの積分結果を記憶する。レジスタ１０３１Ａはバス１０３５に接続されており、イコライザ制御回路１１９内のマイコンはスイッチ１０２９Ａの接続タイミングとは非同期の所定のタイミングでバス１０３５を介してレジスタ１０３１Ａのデータを読み出すことができる。
【００５０】
ここで、スイッチ１０２５Ａとスイッチ１０２７Ａはそれぞれ２０４８クロック毎に切り換わり、レジスタ１０３１Ａに積分結果を書き込んでいるが、切り換えタイミングは２０４８クロック以外でもよい。
【００５１】
即ち、各スイッチを１トラック期間に１回切り換えるように制御すれば、１トラック毎に積分結果を得ることができるが、これでは、１トラックに１回だけしか等化特性を補正できず、また、積分回路を構成するレジスタのビット数も大きくしなけばならない。本形態ではＰＬＬ１１３により再生信号から４１．８５ＭＨｚのクロックを得ており、２０４８クロック期間を１つの単位として積分を行い、イコライザ制御回路１１７内のマイコンが適当なタイミングで１トラック期間に数回積分結果を見に行けるように構成している。
【００５２】
これにより、１トラックを複数の部分に分割した各部分毎の信号波形の様子を監視することができ、より細かい等化特性の制御を行うことができる。
【００５３】
次に、本形態における図１０の評価回路による各検出データの意味について説明する。
【００５４】
まず、検出回路１０３３Ｃには、デコーダ１００３で検出された検出結果が２クロック期間遅延されて入力されると共に、入力端子１００１から入力されたＰＲ４信号が２クロック期間遅延されて供給されているので、時間的に同じタイミングのＰＲ４信号と３値検出結果が供給されていることになる。
【００５５】
そのため、検出回路１０３３Ｃは３値検出される前のＰＲ４信号そのものの値と３値検出結果との乗算結果を積分していることになる。この積分結果はイコライザ１０５により波形等化されたＰＲ４信号と、実際の検出結果であるデコーダ１００３との相関の度合いであり、ＰＲ４信号のレベルそのものを反映したデータである。
【００５６】
検出回路１０３３Ｄには２クロック遅延された検出結果と、３クロック遅延されたＰＲ４信号とが供給されており、検出回路１０３３Ｄからは、検出結果として、（Ｄ−１，Ｄ０）＝（−１、１）もしくは（１，−１）の状態があったときのＤ−１に対応するＰＲ４信号のレベルを積分した結果が得られる。この検出結果はまた、イコライザ１０５により等化された信号のうちのｆｂ／２の周波数成分のレベルを示している。
【００５７】
検出回路１０３３Ｂには２クロック遅延された検出結果と、１クロック遅延されたＰＲ４信号とが供給されており、検出回路１０３３Ｂからは、検出結果として、（Ｄ０，Ｄ＋１）＝（−１，１）もしくは（１，−１）の状態があったときのＤ＋１に対応するＰＲ４信号のレベルを積分した結果が得られる。この検出結果はまた、検出回路１０３３Ｄの出力と同様、イコライザ１０５により等化された信号のうちのｆｂ／２の周波数成分のレベルを示しているが、時間的にＤ０の前と後という違いがあり、これら検出回路１０３３Ｂ及び１０３３Ｄの出力によりイコライザ１０５による等化波形の様子を把握することができる。
【００５８】
次に、検出回路１０３３Ｅには２クロック遅延された検出結果と、４クロック遅延されたＰＲ４信号とが供給されており、検出回路１０３３Ｄからは、検出結果として、（Ｄ−２，Ｄ−１，Ｄ０）＝（−１，＊，１）もしくは（１，＊，−１）の状態（＊は１，０，−１のいずれでもよい）があったときのＤ−２に対応するＰＲ４信号のレベルを積分した結果が得られる。この検出結果はまた、イコライザ１０５により等化された信号のうちのｆｂ／４の周波数成分のレベルを示している。
【００５９】
また、検出回路１０３３Ａには２クロック遅延された検出結果と、遅延されていないＰＲ４信号とが供給されており、検出回路１０３３Ａからは、検出結果として、（Ｄ＋２，Ｄ＋１，Ｄ０）＝（−１，＊，１）もしくは（１，＊，−１）の状態（＊は１，０，−１のいずれでもよい）があったときのＤ＋２に対応するＰＲ４信号のレベルを積分した結果が得られる。この検出結果はまた、イコライザ１０５により等化された信号のうちのｆｂ／４の周波数成分のレベルを示しているが、時間的にＤ０の前と後という違いがあり、これら検出回路１０３３Ａ及び１０３３Ｅの出力によりイコライザ１０５による等化波形の様子を把握することができる。
【００６０】
次に、前述のような評価回路１１５の出力を用いたイコライザ制御回路１１７の動作について説明する。
【００６１】
イコライザ制御回路１１７は評価回路１１５の出力とシンクブロック検出回路１２１の出力とを内部のマイコンに入力し、評価回路１１５内の各検出回路１０３３Ａ〜１０３３Ｅの出力とシンクブロック検出回路１２１のカウントしたエラー数とに基づいてイコライザ１０５の等化状況を判定する。そして、この判定結果によりイコライザ１０７に対する制御信号ＥＱＣ，ＧＤＬ及びＧＤＨの値を変更する。この構成により最適な等化特性を実現する。
【００６２】
実際にテープから信号を再生しながら、イコライザ１０５の各制御信号ＥＱＣ，ＧＤＬ及びＧＤＨの値を変更した際に、評価回路１１７の各検出回路１０３３Ａ〜１０３３Ｅに出力される検出結果の様子を図１１（ａ）、図１１（ｂ）に示す。
【００６３】
なお、図１１では、各検出回路１０３３Ａ〜１０３３Ｅの出力をそれぞれ、ａ，ｂ，ｃ，ｄ，ｅとする。また、図１１において、横軸はイコライザ１０７に出力する各制御信号ＧＤＬ及びＧＤＨの電圧であり、右に行くほど電圧が高いことを示している。縦軸は評価回路１１５の各評価回路１０３３Ａ〜１０３３Ｅの検出出力（以下評価値）を示し、中心が０、上にいくほど値が大きいことを示している。
【００６４】
ＧＤＨを上げると、図１１（ｂ）に示すように、特にａが上がりｅが下がる。また、ｂは多少上がり、ｄは多少下がる。ＧＤＬを上げると、図１１（ａ）に示すように、ａとｂが上がり、ｅとｄが下がるのはＧＤＨと同様であるが、ＧＤＨに比べて低域の群遅延を等化しているため、ａとｂの連動する度合いがＧＤＨを制御する場合よりも大きい。
【００６５】
本形態では、評価回路１１から出力される各評価値ａ〜ｃに基づき、各評価値の値が０となるよう制御信号ＧＤＬ及びＧＤＨの値を制御する。また、シンクブロック検出回路１２１から出力されるエラー数が減少するようＥＱＣの値を制御するものである。
【００６６】
次に、このようなコライザ制御回路１１７の制御動作について図１２、図１３のフローチャートを用いて説明する。まず、エラー数に基づくＥＱＣの制御について図１２のフローチャートを用いて説明する。
【００６７】
本形態では、図８に示したように、異なるアジマスを持つ２つのヘッド８０３、８０５を１８０°の位相差を持って回転ドラム８０１上に設け、これらのヘッド８０３、８０５により交互にテープＴをトレースしている。そこで、本形態では、これらヘッド別に独立にエラー数をカウントしてＥＱＣを制御する構成とした。図１２のフローは各ヘッド８０３、８０５によるトレース毎にイコライザ制御回路１１７内のマイクロプロセッサにより実行される処理を示している。
【００６８】
まず、ヘッドによるトレースが開始すると、ステップＳ１２０１において、現在トレースしているヘッドが８０３であるか検出する。ヘッド８０５であった場合、ステップＳ１２０３において、変数ｆ０が０であるか検出する。変数ｆ０が０であった場合、ステップＳ１２０５において、直前のヘッド８０３のトレース時にＥＱＣ０をＶｃ−ΔＶに設定してイコライザ１０５により再生信号の等化を行い、シンクブロック検出回路１２１により検出されたエラー数を変数Ｓ０１に積算する。その後、ステップＳ１２０７において変数ｆ０に１を代入し、制御信号ＥＱＣ０にＶｃ０＋ΔＶを代入して終了する。従って、次回のヘッド８０３によるトレースではＥＱＣ０をＶｃ０＋ΔＶに設定した上で再生信号を等化すると共に、エラーの検出を行う。
【００６９】
また、ステップＳ１２０３で変数ｆ０が１であった場合には、ステップＳ１２０９において、直前のヘッド８０３のトレース時にＥＱＣ０をＶｃ＋ΔＶに設定してイコライザ１０５により再生信号の等化を行い、シンクブロック検出回路１２１により検出されたエラー数を変数Ｓ０２に積算する。
【００７０】
そして、ステップＳ１２１１、Ｓ１２１３において、積算値Ｓ０１またはＳ０２が所定値ＭＡＸを超えたか否かを判断し、どちらも超えていない場合にはエラー数が少なく、この状態でＥＱＣ０の値を変更するとエラーが増えてしまう虞があるので、ＥＱＣ０の値は現在の設定値のまま等化を行うよう、ステップＳ１２１５に移行する。ステップＳ１２１５では変数ｆ０に０を代入し、ＥＱＣ０にＶｃ０−ΔＶを代入して終了する。
【００７１】
また、ステップＳ１２１１、Ｓ１２１３でエラー積算値Ｓ０１またはＳ０２の一方がＭＡＸを超えていた場合、ステップＳ１２１７において、Ｓ０１の値とＳ０２の値とを比較する。比較の結果、Ｓ０１の方が大きかった場合、ＥＱＣ０の値をＶｃ０＋ΔＶとした場合のエラー数がＶｃ０−ΔＶとした場合のエラー数よりも少なかったということなので、ステップＳ１２１９においてＶｃ０＋ΔＶを新たなＶｃ０として設定する。逆に、Ｓ０２の方が大きかった場合、ＥＱＣ０の値をＶｃ０−ΔＶとした場合のエラー数がＶｃ０＋ΔＶとした場合のエラー数よりも少なかったということなので、ステップＳ１２２１においてＶｃ０−ΔＶを新たなＶｃ０として設定する。
【００７２】
このようにＶｃ０を設定しなおした後、今までのエラー数の積算値Ｓ０１とＳ０２をそれぞれ０にクリアし、Ｓ１２１５に移行する。
【００７３】
以上がヘッド８０５のトレース時における処理である。
【００７４】
次に、ヘッド８０３によるトレース時の処理について説明する。
【００７５】
ステップＳ１２０１でヘッド８０３によるトレースであった場合、ステップＳ１２２５において、変数ｆ１が０であるか検出する。変数ｆ１が０であった場合、ステップＳ１２２７において、直前のヘッド８０５のトレース時にＥＱＣ１をＶｃ１−ΔＶに設定してイコライザ１０５により再生信号の等化を行い、シンクブロック検出回路１２１により検出されたエラー数を変数Ｓ１１に積算する。その後、ステップＳ１２２９において変数ｆ１に１を代入し、制御信号ＥＱＣ１にＶｃ１＋ΔＶを代入して終了する。従って、次回のヘッド８０５によるトレースではＥＱＣ１をＶｃ１＋ΔＶに設定した上で再生信号を等化すると共に、エラーの検出を行う。
【００７６】
また、ステップＳ１２２５で変数ｆ１が１であった場合には、ステップＳ１２３１において、直前のヘッド８０５のトレース時にＥＱＣ１をＶｃ１＋ΔＶに設定してイコライザ１０５により再生信号の等化を行い、シンクブロック検出回路１２１により検出されたエラー数を変数Ｓ１２に積算する。
【００７７】
そして、ステップＳ１２３３、Ｓ１２３５において、積算値Ｓ１１またはＳ１２が所定値ＭＡＸを超えたか否かを判断し、どちらも超えていない場合にはエラー数が少なく、この状態でＥＱＣ１の値を変更するとエラーが増えてしまう虞があるので、ＥＱＣ１の値は現在の設定値のまま等化を行うよう、ステップＳ１２３７に移行する。ステップＳ１２３７では変数ｆ１に０を代入し、ＥＱＣ１にＶｃ１−ΔＶを代入して終了する。
【００７８】
また、ステップＳ１２３３、Ｓ１２３５でエラー積算値Ｓ１１またはＳ１２の一方がＭＡＸを超えていた場合、ステップＳ１２３９において、Ｓ１１の値とＳ１２の値とを比較する。比較の結果、Ｓ１１の方が大きかった場合、ＥＱＣ１の値をＶｃ１＋ΔＶとした場合のエラー数がＶｃ１−ΔＶとした場合のエラー数よりも少なかったということなので、ステップＳ１２４１においてＶｃ１＋ΔＶを新たなＶｃ１として設定する。逆に、Ｓ１２の方が大きかった場合、ＥＱＣ１の値をＶｃ１−ΔＶとした場合のエラー数がＶｃ１＋ΔＶとした場合のエラー数よりも少なかったということなので、ステップＳ１２４３においてＶｃ１−ΔＶを新たなＶｃ１として設定する。
【００７９】
このようにＶｃ１を設定しなおした後、今までのエラー数の積算値Ｓ１１とＳ１２をそれぞれ０にクリアし、ステップＳ１２３７に移行する。
【００８０】
ここで、ＥＱＣの処理タイミングについて説明する。
【００８１】
本形態では、各ヘッドの１回のトレース毎にＥＱＣの値を変化させ、そのとき検出されたエラーを積算した結果に基づいてＥＱＣの値を変更している。そして、各トラックのエラー数は１トラックの信号が全て再生されるまで得られない。そのため、ヘッド８０３によりテープをトレースして信号を再生している期間において、ヘッド８０５からの再生信号中のエラー数に基づいてヘッド８０５のトレース時のイコライザ制御信号ＥＱＣ１の値を設定し、ヘッド８０５によりテープをトレースして信号を再生している期間において、ヘッド８０３からの再生信号中のエラー数に基づいてヘッド８０３のトレース時のイコライザ制御信号ＥＱＣ０の値を設定している。
【００８２】
例えば、図１３のようにテープＴに形成されたトラックＴ０、Ｔ２、Ｔ４を順にヘッド８０３によりトレースし、Ｔ２，Ｔ４をヘッド８０５によりトレースして信号を再生することを考える。そして、トラックＴ０でＥＱＣにＶｃ０−ΔＶを設定した場合、ヘッド８０５が次にトレースするトラックであるＴ２においてはＶｃ０＋ΔＶを設定する。そして、トラックＴ３をヘッド８０５によりトレースしているときにＴ２の再生信号中のエラー数をＳ０２に積算し、エラー数Ｓ０１とＳ０２が所定値ＭＡＸを超えているか否かを判断してＥＱＣ０を設定することになる。トラックＴ２のエラー数を積算した変数Ｓ０２が所定値ＭＡＸを超えていた場合、Ｓ０１とＳ０２との比較結果に従って新たなＶｃ０を設定するが、この新たに設定したＶｃ０はトラックＴ４より有効となる。
【００８３】
このように、本形態では、各ヘッドについて１トラック毎にＥＱＣの値をＶｃ−ΔＶとＶｃ＋ΔＶとの間で変化させているが、このように短い期間でＥＱＣの値を変化させることで、エラーの積算値が所定値に達した時点で、エラーが少なくなるようＥＱＣを変化させるべき方向を迅速に判定することができる。また、ドロップアウトによるエラーは複数のトラックにわたる場合が多いが、このように短い期間でＥＱＣの値をこまめに変化させることで、このようなドロップアウトの影響を軽減することができる。また、テープに対する磁性体の蒸着むらによるエラー率の変動が数秒〜数十秒の周期で発生する場合があり、ＥＱＣの変化周期とこのようなエラー率の変動周期とが一致してしまうことによるイコライザの誤動作を防止することもできる。
【００８４】
次に、イコライザ制御回路１１７によるＧＤＬ、ＧＤＨの制御について説明する。
【００８５】
図１４はイコライザ制御回路１１７内のマイクロプロセッサにより実行される処理を示すフローチャートである。図１４のフローはヘッド８０３，８０５のトレース毎に実行する。
【００８６】
ステップＳ１４０１において評価回路１１５から読み出したｂとｄの値を比較し、ｂがｄよりも大きい場合にはステップＳ１４０３においてＧＤＨの値を所定量下げるよう制御し、ｂがｄよりも小さい場合にはステップＳ１４０５においてＧＤＨの値を所定量上げるよう制御する。
【００８７】
次に、ステップＳ１４０７においてａとｅの値を比較し、ａがｅよりも大きい場合にはステップＳ１４０９においてＧＤＬの値を所定量下げるよう制御し、ａがｅよりも小さい場合にはステップＳ１４１１においてＧＤＬの値を所定量上げるよう制御する。
【００８８】
前述のように、本形態では、評価値ａ，ｂ，ｄ，ｅは各トラックの再生中にリアルタイムに得られるので、各ヘッドによるトレース中にＧＤＬ、ＧＤＨの値を変更している。
【００８９】
このように評価回路１１７の出力によりイコライザ１０７の群遅延特性を制御した場合の信号波形について説明する。
【００９０】
図１５はイコライザ１０５にインパルス波形を入力した場合にイコライザ特性が最適であった場合の出力信号の波形を示す図である。図１５に示すように、イコライザの特性が適切である場合には、出力される波形は左右対称となる。
【００９１】
図１６は等化特性が最適ではなく、ｔ０に対して非対称な波形となってしまっている様子を示している。本形態では、ＧＤＬを制御することでイコライザ１０５の低域の群遅延特性を制御し、図１６の矢印で示したように出力波形を制御している。
【００９２】
図１６の矢印１６０１、１６０３で示した部分のレベルはそれぞれ、評価回路１１５の評価値ａ及びｅに対応している。また、図１１（ｂ）に示したように、ＧＤＬの値を変更することでａの値とｅの値とが反対方向に変化する。従って、イコライザ１０５の低域の群遅延特性をＧＤＬにより制御することで、図１６（ａ）あるいは（ｂ）の如きインパルス波形を図１５の如き波形に近づけることができる。
【００９３】
図１７も図１６と同様に等化特性が最適ではなく、ｔ０に対して非対称な波形となってしまっている様子を示している。
【００９４】
図１７の矢印１７０１、１７０３で示した部分のレベルはそれぞれ、評価回路１１５の評価値ｂ及びｄに対応している。また、図１１（ｂ）に示したように、ＧＤＨの値を変更することで、ｂの値とｄの値とが反対方向に変化する。従って、イコライザ１０５の高域の群遅延特性をＧＤＨにより制御することで、図１６よりもｔ０により近い時間の波形を１７０１、１７０３のように制御し、図１７（ａ）あるいは（ｂ）の如きインパルス波形を図１５の如き波形に近づけることができる。
【００９５】
なお、図１６、図１７ではＧＤＬ、ＧＤＨによる制御を説明するため、別の図面にて説明したが、実際には、図１１に示したように、ＧＤＬ、ＧＤＨのいずれによっても評価値ａ，ｂ，ｄ，ｅは変化しており、また、等化された波形も図１６、図１７の波形を合成したものが得られる。
【００９６】
このように、本形態によれば、等化回路１０７により等化処理されたＰＲ４信号と、評価回路１１７内のデコーダ１００３による検出結果とに基づいてこれらの相関を求め、その結果に基づいてイコライザ１０７の群遅延特性を制御することで、エラー率に頼ることなく、イコライザ１０７そのものの群遅延の等化誤差を補償するよう制御することが可能となる。
【００９７】
そのため、エラー率が極端に低い状態にあっても正確に群遅延の等化特性を制御することができ、エラー率により制御すべきイコライザのパラメータをＥＱＣに絞ることができる。
【００９８】
これにより、複数のパラメータを順次変化（ウォブリング）させることによってエラーが最も少ない最適点ではない極小値にイコライザの特性を設定してしまうことを回避することができ、エラーが最小となる最適点近傍に制御信号の設定値を保つことができる。
【００９９】
また、エラー率が高い場合にはイコライザの設定値を頻繁に調整し、エラー率が低い場合にはドロップアウト等の物理的要因によるエラー率の変化に対して等化特性の変化を追従させることなく、本来の最適値に等化特性を制御することが可能となる。
【０１００】
なお、評価回路１１５において、デコーダ１００３は３値検出を行っていたが、これ以外にも各種の検出方法を用いることができ、例えば、ビタビデコーダにより検出を行ってもよい。
【０１０１】
また、前述の実施形態では、本発明をデジタルＶＴＲに対して適用した場合について説明したが、これ以外にも、他の記録媒体や伝送路を介して情報信号を再生する装置、構成に対して本発明を適用可能であり、同様の効果を有する。
【０１０２】
【発明の効果】
以上説明したように、本発明によれば、伝送状態にかかわらず、最適な等化特性を実現できる。
【図面の簡単な説明】
【図１】本発明が適用されるＶＴＲの構成例を示す図である。
【図２】本発明の実施形態のイコライザの構成を示す図である。
【図３】本発明の実施形態のイコライザの周波数特性を示す図である。
【図４】本発明の実施形態のイコライザの群遅延特性を示す図である。
【図５】本発明の実施形態のイコライザの群遅延特性を示す図である。
【図６】本発明の実施形態のイコライザの全体の周波数特性を示す図である。
【図７】本発明の実施形態図２のイコライザの全体の群遅延特性を示す図である。
【図８】図１のＶＴＲのヘッドの様子を示す図である。
【図９】図１のＰＲ４デコーダの構成を示す図である。
【図１０】図１の評価回路の構成を示す図である。
【図１１】図１０の評価回路の出力によるイコライザ特性の制御の様子を示す図である。
【図１２】本発明の実施形態におけるイコライザ制御回路の動作を説明するためのフローチャートである。
【図１３】テープ上のトラックの様子を示す図である。
【図１４】本発明の実施形態におけるイコライザ制御回路の動作を説明するためのフローチャートである。
【図１５】本発明の実施形態によるイコライザの制御動作を説明するための図である。
【図１６】本発明の実施形態によるイコライザの制御動作を説明するための図である。
【図１７】本発明の実施形態によるＦＩＲフィルタの制御動作を説明するための図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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