(57)【特許請求の範囲】
【請求項１】
複数のメモリブロックを備え、
前記複数のメモリブロックの各々は、
行列状に配置される複数の正規のメモリセルと、前記行に対応して配置される複数のワード線と、前記列に対応して配置される複数のビット線とを含むノーマルブロックを含み、
前記複数のメモリブロックのうち、少なくとも１以上のメモリブロックは、
行列状に配置される複数の冗長セルと、前記行に対応して配置される複数の冗長ワード線と、前記列に対応して配置される複数のビット線とを含む冗長ブロックをさらに含み、
前記複数の冗長セルは、前記複数のメモリブロックのいずれかに属する前記正規のメモリセルを置換するために使用され、
外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、
前記判定手段の判定結果と独立して、前記外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、
前記判定手段の判定結果と独立して、前記外部アドレス信号に応答して、対応する冗長ワード線を選択状態にするための制御を行う第２制御手段とをさらに備え、
前記第１の制御手段は、前記判定手段による冗長判定の結果を受けて、前記対応する前記ワード線を非選択状態にするための制御を行ない、
前記第２の制御手段は、前記判定手段による冗長未判定の結果を受けて、前記対応する前記冗長ワード線を非選択状態にするための制御を行なう、半導体記憶装置。
【請求項２】
前記第１の制御手段は、
前記外部アドレス信号に対応する前記ワード線を活性化するためのワード線活性化信号を発生する第１の信号発生手段と、
前記複数のノーマルブロックにおける前記複数のワード線のそれぞれに対応して設けられ、対応する前記ワード線活性化信号に応答して、対応する前記ワード線を選択状態とする複数の正規セル選択手段とを含み、
前記第２の制御手段は、
前記外部アドレス信号に対応する前記冗長ワード線を活性化するための冗長ワード線活性化信号を発生する第２の信号発生手段と、
前記複数の冗長ブロックにおける前記複数の冗長ワード線のそれぞれに対応して設けられ、対応する前記冗長ワード線活性化信号に応答して、対応する前記冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、活性化した前記ワード線活性化信号を非活性化し、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、活性化した前記冗長ワード線活性化信号を非活性化する、請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のノーマルブロックおよび前記複数の冗長ブロックのそれぞれに対応して設けられる複数のセンスアンプブロックをさらに備え、
前記複数のセンスアンプブロックのそれぞれは、
複数のセンスアンプ手段を含み、
前記複数のセンスアンプ手段のそれぞれは、
対応する前記ビット線の電位を増幅する手段と、
対応する前記ビット線の電位を均一化するイコライズ回路と、
非選択のメモリブロック側に対応する前記ビット線を分離するＳ／Ａシェア回路とを含み、
前記第１の制御手段は、
前記外部アドレス信号に応答して、対応する前記ノーマルブロックにおける前記センスアンプブロックの活性化を制御する第１の制御信号を発生し、
前記第２の制御手段は、
前記外部アドレス信号に応答して、対応する前記冗長ブロックにおける前記センスアンプブロックの活性化を制御する第２の制御信号を発生し、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、発生した前記第１の制御信号のレベルを変化させ、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、発生した前記第２の制御信号のレベルを変化させる、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の制御手段は、
前記外部アドレス信号に対応する前記ワード線を活性化するためのワード線活性化信号を発生する第１の信号発生手段と、
前記複数のノーマルブロックにおける前記複数のワード線のそれぞれに対応して設けられ、対応する前記ワード線活性化信号に応答して、対応する前記ワード線を選択状態とする複数の正規セル選択手段とをさらに含み
前記第２の制御手段は、
前記外部アドレス信号に対応する前記冗長ワード線を活性化するための冗長ワード線の活性化信号を発生する第２の信号発生手段と、
前記複数の冗長ブロックにおける前記複数の冗長ワード線のそれぞれに対応して設けられ、対応する前記冗長ワード線活性化信号に応答して、対応する前記冗長ワード線を選択状態とする複数の冗長セル選択手段とをさらに含み、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、活性化した前記ワード線活性化信号を非活性化し、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、活性化した前記冗長ワード線活性化信号を非活性化する、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の制御手段は、
前記外部アドレス信号に対応する前記ワード線を活性化するための第１レベルのワード線活性化信号を発生する第１の信号発生手段と、
前記冗長手段から受ける冗長未使用の判定結果に応答して、前記第１レベルのワード線活性化信号のレベルを活性レベルに立上げる手段と、
前記複数のノーマルブロックにおける前記複数のワード線のそれぞれに対応して設けられ、対応する前記ワード線活性化信号に応答して、対応する前記ワード線を選択状態とする複数の正規セル選択手段とを含み、
前記第２の制御手段は、
前記外部アドレス信号に対応する前記冗長ワード線を活性化するための第１レベルの冗長ワード線活性化信号を発生する第２の信号発生手段と、
前記冗長手段から受ける冗長使用の判定結果に応答して、前記第１レベルの冗長ワード線活性化信号のレベルを活性レベルに立上げる手段と、
前記複数の冗長ブロックにおける前記複数の冗長ワード線のそれぞれに対応して設けられ、対応する前記冗長ワード線活性化信号に応答して、対応する前記冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、活性化した前記ワード線活性化信号を非活性化し、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、活性化した前記冗長ワード線活性化信号を非活性化する、請求項１に記載の半導体記憶装置。
【請求項６】
前記第１レベルとは、前記活性レベルと前記非活性レベルとの実質的に中間の値である、請求項５に記載の半導体記憶装置。
【請求項７】
前記複数のワード線の各々は、
メインワード線と、
前記メインワード線の各々に対応して設けられる複数のサブワード線とを含み、
前記複数の冗長ワード線の各々は、
冗長メインワード線と、
前記冗長メインワード線の各々に対応して設けられる複数のスペアワード線とを含み、
前記ワード線活性化信号は、前記サブワード線を選択状態とし、
前記冗長ワード線活性化信号は、前記スペアワード線を選択状態とする、請求項２に記載の半導体記憶装置。
【請求項８】
前記複数のワード線の各々は、
メインワード線と、
前記メインワード線の各々に対応して設けられる複数のサブワード線とを含み、
前記複数の冗長ワード線の各々は、
冗長メインワード線と、
前記冗長メインワード線の各々に対応して設けられる複数のスペアワード線とを含み、
前記ワード線活性化信号は、前記サブワード線を選択状態とし、
前記冗長ワード線活性化信号は、前記スペアワード線を選択状態とする、請求項４に記載の半導体記憶装置。
【請求項９】
行列状に配置される複数の正規のメモリセルと、前記行に対応して配置される複数のワード線と、前記列に対応して配置される複数のビット線とを含むノーマルブロックと、
行列状に配置され、対応する正規のメモリセルと置換するための複数の冗長セルと、前記行に対応して配置される複数の冗長ワ一ド線と、前記列に対応して配置される複数のビット線とを含む冗長ブロックと、
外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、
前記判定手段の判定結果と独立して、前記外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、
前記判定手段の判定結果と独立して、前記外部アドレス信号に応答して、対応する冗長ワード線を選択状態にするための制御を行う第２制御手段とをさらに備え、
前記第１の制御手段は、前記判定手段による冗長判定の結果を受けて、前記対応するワード線を非選択状態にするための制御を行ない、
前記第２の制御手段は、前記判定手段による冗長未判定の結果を受けて、前記対応する冗長ワード線を非選択状態にするための制御を行なう、半導体記憶装置。
【請求項１０】
前記第１の制御手段は、
前記外部アドレス信号に対応する前記ワード線を活性化するための第１レベルのワード線活性化信号を発生する第１の信号発生手段と、
前記冗長手段から受ける冗長未使用の判定結果に応答して、前記第１レベルのワード線活性化信号のレベルを活性レベルに立上げる手段と、
前記複数のワード線のそれぞれに対応して設けられ、対応する前記ワード線活性化信号に応答して、対応する前記ワード線を選択状態とする複数の正規セル選択手段とを含み、
前記第２の制御手段は、
前記外部アドレス信号に対応する前記冗長ワード線を活性化するための第１レベルの冗長ワード線活性化信号を発生する第２の信号発生手段と、
前記冗長手段から受ける冗長使用の判定結果に応答して、前記第１レベルの冗長ワード線活性化信号のレベルを活性レベルに立上げる手段と、
前記複数の冗長ワード線のそれぞれに対応して設けられ、対応する前記冗長ワード線活性化信号に応答して、対応する前記冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、
前記第１の信号発生手段は、
前記判定手段から受ける冗長判定の結果に応答して、活性化した前記ワード線活性化信号を非活性化し、
前記第２の信号発生手段は、
前記判定手段から受ける冗長未判定の結果に応答して、活性化した前記冗長ワード線活性化信号を非活性化する、請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１レベルとは、前記活性レベルと前記非活性レベルとの実質的に中間の値である、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記外部アドレス信号をデコードするデコード手段をさらに備え、
前記第１の制御手段は、
前記デコード手段の出力するデコード信号に応答して、前記第１レベルのワード線活性化信号を発生し、
前記第２の制御手段は、
前記デコード手段の出力するデコード信号に応答して、前記第１レベルの冗長ワード線活性化信号を発生する、請求項１１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に置換可能な冗長セルを含む半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の冗長セルを備える半導体記憶装置の一例について、図３２を用いて簡単に説明する。
【０００３】
図３２は、従来の半導体記憶装置９０００における全体構成を示す図である。図３２に示す従来の半導体記憶装置９０００は、レジスタ９０１、ロウアドレスバッファ９０２、ロウプリデコーダ２１２、冗長判定回路２１１、メモリセルアレイ９１０、コラムデコーダ９０３、およびデータ入出力バッファ９０４を含む。従来の半導体記憶装置９０００は、階層ワード線方式、シェアドセンスアンプ方式の構成を備える。
【０００４】
メモリセルアレイ９１０は、複数のメモリブロック１．０、１．１、…を含む。各メモリブロックは、正規のメモリセルから構成されるノーマルブロック（図中記号ＮＢＬ（０）、ＮＢＬ（１）、…）と冗長セルから構成される冗長ブロック（図中記号ＲＢＬ（０）、ＲＢＬ（１）、…）とを含む。メモリブロック１．０、…の各々を挟む領域に、センスアンプブロック２が配置される。隣接するメモリブロック同士は、センスアンプブロック２を共有する。
【０００５】
レジスタ９０１は、外部から信号（外部ロウアドレスストローブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、外部チップセレクト信号／ＣＳ、外部ライトイネーブル信号／ＷＥ、外部クロック信号ＣＬＫ、外部クロックイネーブル信号／ＣＫＥ等）を受けて、対応する制御信号を出力する。
【０００６】
ロウアドレスバッファ９０２は、外部アドレス信号Ａ０〜Ａｉに応答して、ロウアドレス信号を出力する。
【０００７】
ロウプリデコーダ２１２は、冗長判定回路２１１から出力されるイネーブル信号ＰＤＥに応答して、ロウアドレスバッファ９０２の出力に基づき、メインワード線ＭＷＬを指定するデコード信号を出力する。また、ロウプリデコーダ２１２は、ロウアドレスバッファ９０２の出力に基づき、対応するブロック選択信号を出力する。
【０００８】
データ入出力バッファ９０４は、コラムデコーダ９０３の制御に基づき、データＩ／ＯピンＤＱ０〜ＤＱｎとメモリセルアレイ９１０との間で信号の授受を行う。
【０００９】
メモリセルアレイ９１０に対して、ＳＤドライバ／ＳＡドライバ９２４およびＭＷＬドライバ９２５を配置する。ＳＤドライバ／ＳＡドライバ９２４は、センスアンプの活性化を制御するシェアードゲート信号、およびワード線を活性化するサブデコード信号を出力する。ＭＷＬドライバ９２５は、メインワード線を選択状態にする。
【００１０】
冗長判定回路２１１は、冗長使用／未使用を判定する。冗長使用の場合には、冗長メインワード線ＲＭＷＬを選択状態とするための冗長メインワード線選択信号を出力する。
【００１１】
メモリブロック１．０、…のそれぞれに対して、図３３に示すＷＬドライバ９１４を配置する。
【００１２】
図３３は、図３２に示す従来の半導体記憶装置におけるＷＬドライバ９１４の構成を示す図であり、参考のため、メモリブロック１．１およびセンスアンプブロックを示している。
【００１３】
メモリブロック１．１は、複数の冗長およびノーマルメモリセルＭＣ、複数のビット線対ＢＬ（０）および／ＢＬ（０）、…、複数のワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）、…、複数のスペアワード線ＳＷＬ（０）、ＳＷＬ（１）、…を含む。複数のビット線対は、各列に対応して配置される。複数のワード線およびスペアワード線は、各行に対応して配置される。
【００１４】
メモリブロック１．１に対応してセンスアンプブロック（図中記号２ａ、２ｂ）を配置する。センスアンプブロック２ａ、２ｂはそれぞれ、複数のセンスアンプＳ／Ａと、ＰＭＯＳトランジスタＰＴ１０を構成要素とする複数のイコライズ回路と、ＮＭＯＳトランジスタＮＴ１０、ＮＴ１１、ＮＴ１２およびＮＴ１３を構成要素とする複数のＳ／Ａシェア回路とを含む。
【００１５】
ＷＬドライバ９１４は、メインワード線ＭＷＬ（０）、…、ＭＷＬ（ｍ）または冗長メインワード線ＲＭＷＬ、およびサブデコード信号ＳＤ（０）、／ＳＤ（０）、ＳＤ（１）、／ＳＤ（１）、…に基づき、１つのワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）、またはスペアワード線ＳＷＬ（０）、ＳＷＬ（１）を選択状態とする。冗長メインワード線およびスペアワード線は、冗長セルを選択するために使用する。
【００１６】
ＷＬドライバ９１４は、各ワード線およびスペアワード線に対応して、ＰＭＯＳトランジスタＰＴ１、ならびにＮＭＯＳトランジスタＮＴ１およびＮＭＯＳトランジスタＮＴ２を備える。たとえば、ワード線ＷＬ（０）に対し、ＰＭＯＳトランジスタＰＴ１の一方の端子は、サブデコード信号ＳＤ（１）を受け、他方の端子は、ＮＭＯＳトランジスタＮＴ１の一方の端子と接続される。ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１のそれぞれのゲート電極は、メインワード線ＭＷＬと接続される。ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ１との接続ノードは、ワード線ＷＬ（０）と接続される。ＮＭＯＳトランジスタＮＴ２の一方の端子は、ワード線ＷＬ（０）と接続され、他方の端子は、接地電位と接続され、そのゲート電極は、サブデコード信号ＳＤ（１）を反転したサブデコード信号／ＳＤ（１）を受ける。この結果、サブデコード信号または冗長ワブデコード信号により、いずれか一のワード線またはスペアワード線が選択状態になる。
【００１７】
【発明が解決しようとする課題】
ところで、冗長領域を配置するメモリセルアレイは、半導体記憶装置にとって必須の構成となっている。この点で、特に、図３２に示す従来の半導体記憶装置９０００は、メモリブロック間を超えて置換が可能あるという点で救済効率の高い構成を備えているといえる。
【００１８】
しかしながら、一般に、冗長セルを含む半導体記憶装置においては、冗長判定があるまで活性化させるブロックが決定されず、高速アクセスが不十分であるという問題がある。
【００１９】
この問題点を、図３２に示す従来の半導体記憶装置を具体例として、図３４を用いて説明する。図３４は、図３２に示す従来の半導体記憶装置９０００における動作を説明するためのタイミングチャートである。
【００２０】
図３４を参照して、バンク活性信号ＡＣＴにより、ロウ系の動作が開始される。アドレス信号ＲＡ０〜ＲＡ１２がラッチされ、ワード線またはスペアワード線の選択、センスアンプの活性化の動作が行なわれる。ワード線の選択時には、冗長の使用・未使用の判定が行なわれる。
【００２１】
時刻ｔ０において、ロウアドレスが冗長判定回路２１１およびロウプリデコーダ２１２に到達する。τ０の期間、冗長判定が行なわれる。冗長判定後、時刻ｔ１において、対応するワード線またはスペアワード線を選択状態にするためのサブデコード信号または冗長サブデコード信号の活性化、ならびにセンスアンプの準備を行う。
【００２２】
具体的には、メモリブロック１．１が選択されると、その両端に位置するセンスアンプブロックが活性状態となる。その動作の準備として、ビット線のイコライズを解除するために、イコライズ信号ＢＬＥＱをＬレベルにし、シェアードゲートをオフするために、シェアードゲートＳＨＲ（Ｕ）およびＳＨＥ（Ｄ）をＬレベルにする。これらの動作は、冗長判定後、ワード線を立上げるまでに完了する。
【００２３】
この結果、最終的にロウアドレスの入力からワード線の立上げまでにτ０＋τ２０（ただし、τ２０＝ｔ２−ｔ０）が必要とされる。
【００２４】
さらなる問題として、冗長セルを使用した場合、レイアウト面積が増大するという問題が存在する。
【００２５】
そこで、本発明はかかる問題を解決するためになされたものであり、その目的は、冗長セルを有する半導体記憶装置において、高速動作が可能な半導体記憶装置を提供することにある。
【００２６】
さらに、本発明の他の目的は、レイアウト面積を抑えながら、救済効率の高い半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、複数のメモリブロックを備え、複数のメモリブロックの各々は、行列状に配置される複数の正規のメモリセルと、行に対応して配置される複数のワード線と、列に対応して配置される複数のビット線とを含むノーマルブロックを含み、複数のメモリブロックのうち、少なくとも１以上のメモリブロックは、行列状に配置される複数の冗長セルと、行に対応して配置される複数の冗長ワード線と、列に対応して配置される複数のビット線とを含む冗長ブロックをさらに含み、複数の冗長セルは、複数のメモリブロックのいずれかに属する正規のメモリセルを置換するために使用され、外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、判定手段の判定結果と独立して、外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、判定手段の判定結果と独立して、外部アドレス信号に応答して、対応する冗長ワード線を選択状態にするための制御を行う第２制御手段とをさらに備え、第１の制御手段は、判定手段による冗長判定の結果を受けて、対応するワード線を非選択状態にするための制御を行ない、第２の制御手段は、判定手段による冗長未使用の判定の結果を受けて、対応する冗長ワード線を非選択状態にするための制御を行なう。
【００３３】
請求項２に係る半導体記憶装置は、請求項１に係る半導体記憶装置であって、第１の制御手段は、外部アドレス信号に対応するワード線を活性化するためのワード線活性化信号を発生する第１の信号発生手段と、複数のノーマルブロックにおける複数のワード線のそれぞれに対応して設けられ、対応するワード線活性化信号に応答して、対応するワード線を選択状態とする複数の正規セル選択手段とを含み、第２の制御手段は、外部アドレス信号に対応する冗長ワード線を活性化するための冗長ワード線活性化信号を発生する第２の信号発生手段と、複数の冗長ブロックにおける複数の冗長ワード線のそれぞれに対応して設けられ、対応する冗長ワード線活性化信号に応答して、対応する冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、第１の信号発生手段は、判定手段から受ける冗長判定の結果に応答して、活性化したワード線活性化信号を非活性化し、第２の信号発生手段は、判定手段から受ける冗長未判定の結果に応答して、活性化した冗長ワード線の活性化信号を非活性化する。
【００３４】
請求項３に係る半導体記憶装置は、請求項１に係る半導体記憶装置であって、複数のメモリブロックおよび複数の冗長ブロックのそれぞれに対応して設けられる複数のセンスアンプブロックをさらに備え、複数のセンスアンプブロックのそれぞれは、複数のセンスアンプ手段を含み、複数のセンスアンプ手段のそれぞれは、対応するビット線の電位を増幅する手段と、対応するビット線の電位を均一化するイコライズ回路と、非選択のメモリブロック側に対応するビット線を分離するＳ／Ａシェア回路とを含み、第１の制御手段は、外部アドレス信号に応答して、対応するノーマルブロックにおけるセンスアンプブロックの活性化を制御する第１の制御信号を発生し、第２の制御手段は、外部アドレス信号に応答して、対応する冗長ブロックにおけるセンスアンプブロックの活性化を制御する第２の制御信号を発生し、第１の信号発生手段は、判定手段から受ける冗長判定の結果に応答して、発生した第１の制御信号のレベルを変化させ、第２の信号発生手段は、判定手段から受ける冗長未判定の結果に応答して、発生した第２の制御信号のレベルを変化させる。
【００３５】
請求項４に係る半導体記憶装置は、請求項３に係る半導体記憶装置であって、第１の制御手段は、外部アドレス信号に対応するワード線を活性化するためのワード線活性化信号を発生する第１の信号発生手段と、複数のノーマルブロックにおける複数のワード線のそれぞれに対応して設けられ、対応するワード線活性化信号に応答して、対応するワード線を選択状態とする複数の正規セル選択手段とをさらに含み、第２の制御手段は、外部アドレス信号に対応する冗長ワード線を活性化するための冗長ワード線の活性化信号を発生する第２の信号発生手段と、複数の冗長ブロックにおける複数の冗長ワード線のそれぞれに対応して設けられ、対応する冗長ワード線活性化信号に応答して、対応する冗長ワード線を選択状態とする複数の冗長セル選択手段とをさらに含み、第１の信号発生手段は、判定手段から受ける冗長判定の結果に応答して、活性化したワード線活性化信号を非活性化し、第２の信号発生手段は、判定手段から受ける冗長未判定の結果に応答して、活性化した冗長ワード線活性化信号を非活性化する。
【００３６】
請求項５に係る半導体記憶装置は、請求項１に係る半導体記憶装置であって、第１の制御手段は、外部アドレス信号に対応するワード線を活性化するための第１レベルのワード線活性化信号を発生する第１の信号発生手段と、冗長手段から受ける冗長未使用の判定結果に応答して、第１レベルのワード線活性化信号のレベルを活性レベルに立上げる手段と、複数のノーマルブロックにおける複数のワード線のそれぞれに対応して設けられ、対応するワード線活性化信号に応答して、対応するワード線を選択状態とする複数の正規セル選択手段とを含み、第２の制御手段は、外部アドレス信号に対応する冗長ワード線を活性化するための第１レベルの冗長ワード線活性化信号を発生する第２の信号発生手段と、冗長手段から受ける冗長使用の判定結果に応答して、第１レベルの冗長ワード線活性化信号のレベルを活性レベルに立上げる手段と、複数の冗長ブロックにおける複数の冗長ワード線のそれぞれに対応して設けられ、対応する冗長ワード線活性化信号に応答して、対応する冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、第１の信号発生手段は、判定手段から受ける冗長判定の結果に応答して、活性化したワード線活性化信号を非活性化し、第２の信号発生手段は、判定手段から受ける冗長未判定の結果に応答して、活性化した冗長ワード線活性化信号を非活性化する。
【００３７】
請求項６に係る半導体記憶装置は、請求項５に係る半導体記憶装置であって、第１レベルとは、活性レベルと非活性レベルとの実質的に中間の値である。
【００３８】
請求項７に係る半導体記憶装置は、請求項２に係る半導体記憶装置であって、複数のワード線の各々は、メインワード線と、メインワード線の各々に対応して設けられる複数のサブワード線とを含み、複数の冗長ワード線の各々は、冗長メインワード線と、冗長メインワード線の各々に対応して設けられる複数のスペアワード線とを含み、ワード線活性化信号は、サブワード線を選択状態とし、冗長ワード線活性化信号は、スペアワード線を選択状態とする。
【００３９】
請求項８に係る半導体記憶装置は、請求項４に係る半導体記憶装置であって、複数のワード線の各々は、メインワード線と、メインワード線の各々に対応して設けられる複数のサブワード線とを含み、複数の冗長ワード線の各々は、冗長メインワード線と、冗長メインワード線の各々に対応して設けられる複数のスペアワード線とを含み、ワード線活性化信号は、サブワード線を選択状態とし、冗長ワード線活性化信号は、スペアワード線を選択状態とする。
【００４０】
請求項９に係る半導体記憶装置は、行列状に配置される複数の正規のメモリセルと、行に対応して配置される複数のワード線と、列に対応して配置される複数のビット線とを含むノーマルブロックと、行列状に配置され、対応する正規のメモリセルと置換するための複数の冗長セルと、行に対応して配置される複数の冗長ワード線と、列に対応して配置される複数のビット線とを含む冗長ブロックと、外部アドレス信号に応答して、冗長使用か否かを判定する判定手段と、判定手段の判定結果と独立して、外部アドレス信号に応答して、対応するワード線を選択状態にするための制御を行う第１の制御手段と、判定手段の判定結果と独立して、外部アドレス信号に応答して、対応する冗長ワード線を選択状態にするための制御を行う第２制御手段とをさらに備え、第１の制御手段は、判定手段による冗長判定の結果を受けて、対応するワード線を非選択状態にするための制御を行ない、第２の制御手段は、判定手段による冗長未使用の判定の結果を受けて、対応する冗長ワード線を非選択状態にするための制御を行なう。
【００４１】
請求項１０に係る半導体記憶装置は、請求項９に係る半導体記憶装置であって、第１の制御手段は、外部アドレス信号に対応するワード線を活性化するための第１レベルのワード線活性化信号を発生する第１の信号発生手段と、冗長手段から受ける冗長未使用の判定結果に応答して、第１レベルのワード線活性化信号のレベルを活性レベルに立上げる手段と、複数のワード線のそれぞれに対応して設けられ、対応するワード線活性化信号に応答して、対応するワード線を選択状態とする複数の正規セル選択手段とを含み、第２の制御手段は、外部アドレス信号に対応する冗長ワード線を活性化するための第１レベルの冗長ワード線活性化信号を発生する第２の信号発生手段と、冗長手段から受ける冗長使用の判定結果に応答して、第１レベルの冗長ワード線活性化信号のレベルを活性レベルに立上げる手段と、複数の冗長ワード線のそれぞれに対応して設けられ、対応する冗長ワード線活性化信号に応答して、対応する冗長ワード線を選択状態とする複数の冗長セル選択手段とを含み、第１の信号発生手段は、判定手段から受ける冗長判定の結果に応答して、活性化したワード線活性化信号を非活性化し、第２の信号発生手段は、判定手段から受ける冗長未判定の結果に応答して、活性化した冗長ワード線活性化信号を非活性化する。
【００４２】
請求項１１に係る半導体記憶装置は、請求項１０に係る半導体記憶装置であって、第１レベルとは、活性レベルと非活性レベルとの実質的に中間の値である。
【００４３】
請求項１２に係る半導体記憶装置は、請求項１１に係る半導体記憶装置であって、外部アドレス信号をデコードするデコード手段をさらに備え、第１の制御手段は、デコード手段の出力するデコード信号に応答して、第１レベルのワード線活性化信号を発生し、第２の制御手段は、デコード手段の出力するデコード信号に応答して、第１レベルの冗長ワード線活性化信号を発生する。
【００４７】
【発明の実施の形態】
［実施の形態１］
本発明の実施の形態１における半導体記憶装置について説明する。本発明の実施の形態１における半導体記憶装置は、メモリブロック間を超えて置換可能な半導体記憶装置に関し、通常のロウアドレス系と冗長用のロウアドレス系とを個別に制御することにより、アクセス時間の高速化を図るものである。
【００４８】
本発明の実施の形態１における半導体記憶装置の全体構成について図１を用いて説明する。図１は、本発明の実施の形態１における半導体記憶装置１０００の全体構成を示す図である。従来の半導体記憶装置９０００と同じ構成要素には、同じ符号、同じ記号を付し、その説明を省略する。
【００４９】
図１に示す半導体記憶装置１０００は、レジスタ９０１、ロウアドレスバッファ９０２、ロウアドレス系デコード回路２１、コラムデコーダ９０３、メモリセルアレイ９１０、およびデータ入出力バッファ９０４を含む。図１に示す半導体記憶装置１０００は、階層ワード線方式、シェアドセンスアンプ方式の構成を備える。
【００５０】
メモリセルアレイ９１０は、複数のメモリブロック１．０、１．１、…を含む。各メモリブロックは、正規のメモリセルから構成されるノーマルブロック（図中記号ＮＢＬ（０）、ＮＢＬ（１）、…）と冗長セルから構成される冗長ブロック（図中記号ＲＢＬ（０）、ＲＢＬ（１）、…）とを含む。半導体記憶装置１０００では、１のメモリブロックに対して、他のメモリブロックに存在する冗長ブロックを使用して置換を行なうことが可能である。
【００５１】
メモリブロック１．０、…のそれぞれを挟む領域に、センスアンプブロック２が配置される。隣接するメモリブロック同士は、センスアンプブロック２を共有する。メモリブロック１．０、…のそれぞれに対して、ＷＬドライバ４を配置する。
【００５２】
なお、以下の説明においては、１６組のメモリブロック、６４本のメインワード線、および８組のサブデコード信号から１本のワード線が選択されるものとする。また、各メモリブロック毎に、１本の冗長メインワード線と８組の冗長サブデコード信号とから１本のスペアワード線が選択されるものとする。
【００５３】
ロウアドレス系デコード回路２１は、冗長判定回路２０、ロウプリデコーダ２２、ブロック選択回路２３、ＳＤドライバ／ＳＡドライバ２４、およびＭＷＬドライバ２５を含む。冗長判定回路２０は、レジスタ９０１から受けるアクト信号ＡＣＴに応答して、アドレスバッファ９０２から受けるアドレス信号に基づき、冗長判定を行う。判定結果として、判定信号ＲＨＩＴ、信号ＲＭＷＬ、および冗長ブロックを指定するプリデコード信号ＲＳＤＦ（図中記号ＲＳＤＦ（０）〜ＲＳＤＦ（１５））を出力する。
【００５４】
冗長判定回路２０から出力される判定信号ＲＨＩＴは、初期状態でＬレベルである。冗長を使用した場合は、判定信号ＲＨＩＴは、Ｈレベルとなり、いずれか１のプリデコード信号ＲＳＤＦがＨレベルとなる。冗長未使用の場合は、判定信号ＲＨＩＴおよびプリデコード信号ＲＳＤＦはＬレベルを保持する。ロウプリデコーダ２２は、ロウアドレスバッファ９０２の出力をデコードする。
【００５５】
ブロック選択回路２３は、冗長判定回路２０から出力される判定信号ＲＨＩＴに応答して、アドレスバッファ９０２の出力に基づき、ノーマルブロックに対応するブロック選択信号を出力する。
【００５６】
図２は、図１に示す本発明の実施の形態１におけるＷＬドライバ４の構成を示す図であり、参考のため、メモリブロック１．１およびセンスアンプブロックを示している。
【００５７】
メモリブロック１．１に対応してセンスアンプブロック（図中記号２ａ、２ｂ）を配置する。センスアンプブロック２ａおよび２ｂはそれぞれ、複数のセンスアンプＳ／Ａと、ＰＭＯＳトランジスタＰＴ１０を構成要素とする複数のイコライズ回路と、ＮＭＯＳトランジスタＮＴ１０、ＮＴ１１、ＮＴ１２およびＮＴ１３を構成要素とする複数のＳ／Ａシェア回路とを含む。ＰＭＯＳトランジスタＰＴ１０は、イコライズ信号ＢＬＥＱに応答してオン／オフする。ＮＭＯＳトランジスタＮＴ１０およびＮＴ１１は、シェアードゲート信号ＳＨＲ（Ｕ）に応答してオン／オフする。ＮＭＯＳトランジスタＮＴ１２およびＮＴ１３は、シェアードゲート信号ＳＨＲ（Ｄ）に応答してオン／オフする。
【００５８】
ＷＬドライバ４は、ノーマルブロックに対するドライバ４ｂに加えて、冗長ブロックに対するドライバ４ｂを備える。ドライバ４ｂの構成は、図３３で説明した構成と同じである。
【００５９】
ドライバ４ｂは、メインワード線ＭＷＬ（０）、…、ＭＷＬ（ｍ）、ならびにサブデコード信号ＳＤ（０）および／ＳＤ（０）、ＳＤ（１）および／ＳＤ（１）、…に基づき、１つのワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）、…を選択状態とする。
【００６０】
ドライバ４ａは、冗長メインワード線ＲＭＷＬ、ならびに冗長サブデコード信号ＲＳＤ（０）および／ＲＳＤ（０）、ＲＳＤ（１）および／ＲＳＤ（１）、…に基づき、１つのスペアワード線ＳＷＬ（０）、ＳＷＬ（１）、…を選択状態とする。
【００６１】
ドライバ４ａは、各スペアワード線に対応して、ＰＭＯＳトランジスタＰＴ２、ならびにＮＭＯＳトランジスタＮＴ４およびＮＴ５を備える。たとえば、スペアワード線ＳＷＬ（０）に対し、ＰＭＯＳトランジスタＰＴ２の一方の端子は、冗長サブデコード信号ＲＳＤ（１）を受け、他方の端子は、ＮＭＯＳトランジスタＮＴ４の一方の端子と接続される。ＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ４のそれぞれのゲート電極は、冗長メインワード線ＲＭＷＬと接続される。ＮＭＯＳトランジスタＮＴ４の他方の端子は、接地電位と接続される。
【００６２】
ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ４との接続ノードは、スペアワード線ＳＷＬ（０）と接続される。ＮＭＯＳトランジスタＮＴ５の一方の端子は、スペアワード線ＳＷＬ（０）と接続され、他方の端子は、接地電位と接続され、そのゲート電極は、冗長サブデコード信号／ＲＳＤ（１）を受ける。スペアワード線とワード線とは、異なる経路で選択される。
【００６３】
図３は、図１に示す本発明の実施の形態１におけるロウアドレス系デコード回路２１の主要部の構成を示す図である。
【００６４】
図３に示すプリデコーダ２２ａおよび２２ｂ、ならびにＭＷＬプリデコーダ２２ｃは、図１に示すロウプリデコーダ２２に含まれる。プリデコーダ２２ａは、４ビットのアドレス信号ＲＡ９〜ＲＡ１２に応答して、１６ビットのプリデコード信号ＸＦ２（図中記号ＸＦ２（０）〜ＸＦ２（１５））を出力する。
【００６５】
プリデコーダ２２ｂは、３ビットのアドレス信号ＲＡ０〜ＲＡ２に応答して、８ビットのプリデコード信号ＸＦ０（図中記号ＸＦ０（０）〜ＸＦ０（７））を出力する。
【００６６】
ＭＷＬプリデコーダ２２ｃは、判定信号ＲＨＩＴに応答して、６ビットのアドレス信号ＲＡ３〜ＲＡ８に基づき、メインワード線を指定するプリデコード信号を出力する。
【００６７】
図４は、図３に示す本発明の実施の形態１におけるＭＷＬプリデコーダ２２ｃの構成を示す図である。ＭＷＬプリデコーダ２２ｃは、３組のデコード回路２８ａ、２８ｂ、および２８ｃを含む。
【００６８】
デコード回路２８ａは、アドレス信号ＲＡ３、／ＲＡ３、ＲＡ４および／ＲＡ４に応答して、プリデコード信号ＸＦ１Ｌ（０）〜（３）を出力する。デコード回路２８ｂは、アドレス信号ＲＡ５、／ＲＡ５、ＲＡ６および／ＲＡ６に応答して、プリデコード信号ＸＦ１Ｍ（０）〜（３）を出力する。デコード回路２８ｃは、アドレス信号ＲＡ７、／ＲＡ７、ＲＡ８および／ＲＡ８に応答して、プリデコード信号ＸＦ１Ｈ（０）〜（３）を出力する。
【００６９】
デコード回路２８ａ、２８ｂ、および２８ｃのそれぞれは、ＮＡＮＤ回路Ｎ４、Ｎ５、Ｎ６およびＮ７、ならびにインバータＩ３、Ｉ４、Ｉ５およびＩ６を含む。
【００７０】
デコード回路２８ａを代表例としてその構成を説明する。ＮＡＮＤ回路Ｎ４は、アドレス信号ＲＡ３とアドレス信号／ＲＡ４とを入力に受ける。インバータＩ３は、ＮＡＮＤ回路Ｎ４の出力を反転して、プリデコード信号ＸＦ１Ｌ（０）を出力する。ＮＡＮＤ回路Ｎ５は、アドレス信号／ＲＡ４とアドレス信号／ＲＡ３とを入力に受ける。インバータＩ４は、ＮＡＮＤ回路Ｎ５の出力を反転して、プリデコード信号ＸＦ１Ｌ（１）を出力する。ＮＡＮＤ回路Ｎ６は、アドレス信号ＲＡ３とアドレス信号ＲＡ４とを入力に受ける。インバータＩ５は、ＮＡＮＤ回路Ｎ６の出力を反転して、プリデコード信号ＸＦ１Ｌ（２）を出力する。ＮＡＮＤ回路Ｎ７は、アドレス信号／ＲＡ３とアドレス信号ＲＡ４とを入力に受ける。インバータＩ６は、ＮＡＮＤ回路Ｎ７の出力を反転して、プリデコード信号ＸＦ１Ｌ（３）を出力する。
【００７１】
図３におけるＳＤドライバ２６．０、…は、図１に示すＳＤドライバ／ＳＡドライバ２４に含まれる。ＳＤドライバ２６．０、…は、メモリブロックのそれぞれに対応して配置する。
【００７２】
ＳＤドライバ２６．０、…のそれぞれは、ＮＡＮＤ回路Ｎ１およびＮ２、レベル変換回路Ｓ１、ならびにインバータＩ１を含む。ＮＡＮＤ回路Ｎ１は、プリデコーダ２２ａおよび２２ｂの出力を受ける。インバータＩ０は、判定信号ＲＨＩＴを反転して、信号／ＲＨＩＴを出力する。ＮＡＮＤ回路Ｎ２の一方のノードは、信号／ＲＨＩＴを受け、他方のノードは、ＮＡＮＤ回路Ｎ１の出力を受ける。
【００７３】
ＮＡＮＤ回路Ｎ２は、対応するノーマルブロックにおけるサブデコード信号／ＳＤ（図中記号／ＳＤ０（ｉ）、…：ｉ＝０〜７）を出力する。インバータＩ１は、レベル変換回路Ｓ１を介して、ＮＡＮＤ回路Ｎ２の出力を受け、対応するノーマルブロックにおけるサブデコード信号ＳＤ（図中記号ＳＤ０（ｉ）、…：ｉ＝０〜７）を出力する。
【００７４】
ＳＤドライバ２６．０、…のそれぞれはさらに、ＮＡＮＤ回路Ｎ３、レベル変換回路Ｓ２、およびインバータＩ２を含む。ＮＡＮＤ回路Ｎ３は、プリデコーダ２２ｂの出力と冗長判定回路２０から出力される１６ビットのプリデコード信号ＲＳＤＦ（０）〜ＲＳＤＦ（１５）とを受ける。
【００７５】
ＮＡＮＤ回路Ｎ３は、対応する冗長ブロックにおける冗長サブデコード信号／ＲＳＤ（図中記号／ＲＳＤ０（ｉ）、…：ｉ＝０〜７）を出力する。インバータＩ２は、レベル変換回路Ｓ２を介して、ＮＡＮＤ回路Ｎ３の出力を受け、対応する冗長ブロックにおける冗長サブデコード信号ＲＳＤ（図中記号ＲＳＤ０（ｉ）、…ｉ＝０〜７）を出力する。
【００７６】
図３に示すＭＷＬドライバ２５．ｎ（ｎ＝０〜１５）は、１のメモリブロックに対応するものであり、他のメモリブロックに対応するＭＷＬドライバとともに、図１に示すＭＷＬドライバ２５に含まれる。
【００７７】
ＭＷＬドライバ２５．ｎは、ＭＷＬプリデコーダ２２ｃの出力と、冗長判定回路２０から出力される信号ＲＭＷＬおよびプリデコード信号ＲＳＤＦ（０）〜ＲＳＤＦ（１５）とに応答して、対応するメモリブロックのメインワード線選択信号または、冗長メインワード線選択信号を出力する。これにより、メインワード線ＭＷＬ（０）〜ＭＷＬ（ｍ) または冗長メインワード線ＲＭＷＬが選択状態になる。
【００７８】
図５は、本発明の実施の形態１におけるＭＷＬドライバの構成を示す図であり、代表例として、１のメモリブロックに対応するＭＷＬドライバ２５．ｎの構成を示す。なお、参考のため、プリデコーダ２２ｃおよび冗長判定回路２０を併せて示している。
【００７９】
ＭＷＬドライバ２５．ｎは、ＮＡＮＤ回路Ｎ８．０、…、Ｎ８．６３、レベル変換回路Ｓ３．０、…、Ｓ３．６３、およびインバータＩ７．０、…、Ｉ７．６３を含む。ＮＡＮＤ回路Ｎ８．０、…、Ｎ８．６３、レベル変換回路Ｓ３．０、…、Ｓ３．６３、およびインバータＩ７．０、…、Ｉ７．６３のそれぞれは、メインワード線に対応して配置する。
【００８０】
たとえば、ＮＡＮＤ回路Ｎ８．０は、ＭＷＬプリデコーダ２２ｃから対応するプリデコード信号ＸＦ１Ｌ（０）〜（３）、ＸＦ１Ｈ（０）〜（３）、ＸＦ１Ｍ（０）〜（３）を受ける。インバータＩ７．０は、対応するレベル変換回路Ｓ３．０を介してＮＡＮＤ回路Ｎ８．０の出力を受け、メインワード線選択信号／ＭＷＬ（０）を出力する。対応するメインワード線ＭＷＬ（０）は、メインワード線選択信号／ＭＷＬ（０）を受けて選択状態となる。
【００８１】
ＭＷＬドライバ２５．ｎはさらに、レベル変換回路Ｓ４およびインバータＩ８を含む。レベル変換回路Ｓ４およびインバータＩ８は、冗長ブロックにおける冗長メインワード線に対応して配置する。
【００８２】
レベル変換回路Ｓ４は、冗長判定回路２０から信号ＲＭＷＬを受ける。インバータＩ８は、対応するレベル変換回路Ｓ４の出力を反転して、冗長メインワード線選択信号／ＲＭＷＬを出力する。対応する冗長メインワード線ＲＭＷＬは、冗長メインワード線選択信号／ＲＭＷＬを受けて選択状態となる。
【００８３】
次に、本発明の実施の形態１における半導体記憶装置１０００の動作について、タイミングチャートである図６を参照して説明する。
【００８４】
図６は、本発明の実施の形態１における半導体記憶装置１０００の動作を説明するためのタイミングチャートである。
【００８５】
外部制御信号に応答して、アクト信号ＡＣＴがＨレベルの活性状態になり、ロウアドレス信号が取込まれる。この時点で、判定信号ＲＨＩＴは、Ｌレベルの状態にある。
【００８６】
時刻ｔ０において、アドレス信号をプリデコードしたプリデコード信号ＸＦ２、ＸＦ０のなかのいずれか１つがＨレベルの状態になる。
【００８７】
これにより、対応するサブデコード信号ＳＤおよび／ＳＤが活性化される。さらに対応するメインワード線を選択するメインワード線選択信号が活性化される。この間、冗長判定回路２０は、冗長判定処理の状態にある。
【００８８】
時刻ｔ１において、判定結果として判定信号ＲＨＩＴが出力される。冗長未使用の場合、判定信号ＲＨＩＴは、Ｌレベルを保持する（実線部分）。この場合、冗長判定回路２０の出力であるプリデコード信号ＲＳＤＦはＬレベルのままである。
【００８９】
冗長使用の場合、判定信号ＲＨＩＴがＨレベルに立上がる（点線部分）。これにより、活性化されたサブデコード信号ＳＤおよび／ＳＤが、非活性化される（点線部分）。置換されたスペアワード線の存在する冗長ブロックを指定するプリデコード信号ＲＳＦＤがＨレベルに立上がる。
【００９０】
一方、対応する冗長サブデコード信号ＲＳＤおよび／ＲＳＤが活性化される。さらに、これをトリガとして、対応する冗長メインワード線を選択する冗長メインワード線選択信号が活性状態となる。
【００９１】
このように構成することにより、冗長未使用時の場合、ノーマルブロックに対するサブデコード信号ＳＤの活性化は、時刻ｔ０〜ｔ１の冗長判定期間τ０に完了し、ワード線の立上げは、メインワード線選択信号の到達にのみ律足されることになる。
【００９２】
一方、冗長使用時については、冗長用のワード線ドライバ（ドライバ４ａ）の数は、正規のワード線ドライバ（ドライバ４ｂ）の数より少なく（１対６４）、冗長用のドライバに係る負荷容量は、正規のドライバにかかる負荷容量より小さい。
【００９３】
また、冗長サブデコード線の活性化速度は速く、冗長サブデコード線の立上がり速度は、メインワード線の立上がり速度と同等もしくはそれ以上である。メインワード線はサブデコード線と比較して容量が小さいため、ワード線の立上がり速度が速くなる（τ２は、図３４におけるτ２０より短くなる）。
【００９４】
この結果、特にメモリブロック間を超えて置換可能な冗長ブロックを含む半導体記憶装置において、アクセス時間の短縮化を図ることが可能となる。
【００９５】
［実施の形態２］
本発明の実施の形態２における半導体記憶装置について説明する。本発明の実施の形態１における半導体記憶装置１０００は、ノーマルブロックのロウアクセスと冗長ブロックのロウアクセスとを分離して制御することにより、高速アクセスを実現するものである。しかしながら、本発明の実施の形態１における構成では、ＳＤドライバからＷＬドライバへの配線、ＷＬドライバ上の配線、およびＳＤドライバの数のが、それぞれ従来に比べて増加するため、レイアウト面積が増大してしまう。
【００９６】
そこで、本発明の実施の形態２においては、隣接するメモリブロック間で、サブデコード信号（正規および冗長いずれも）を共有する。これにより、アクセスの高速化およびレイアウト面積の縮小化を可能とする。
【００９７】
本発明の実施の形態２における半導体記憶装置の主要部の構成について、図７を用いて説明する。図７は、本発明の実施の形態２における半導体記憶装置１２００の主要部の構成の一例を示す図である。
【００９８】
図７に示す半導体記憶装置１２００は、複数のメモリブロック１．０、…、１．１５を含む。各メモリブロックに対応して、ＭＷＬデコーダ／ドライバ３１を配置する。
【００９９】
メモリブロック１．０、…のそれぞれを挟む領域に、図示しないセンスアンプブロックを配置する。隣接するメモリブロック同士は、センスアンプブロックを共有する。
【０１００】
各メモリブロックは、ノーマルブロック（図中記号ＮＢＬ（０）、ＮＢＬ（１）、…）と冗長ブロック（図中記号ＲＢＬ（０）、ＲＢＬ（１）、…）とを含む。１のメモリブロックに対して、他のメモリブロックに存在する冗長ブロックを使用して置換を行なうことが可能である。
【０１０１】
冗長ブロックをメモリブロックの端部に配置し、隣接するメモリブロック間において、互いの冗長ブロックがセンスアンプブロックを挟んで向い合うように配置する。
【０１０２】
冗長サブデコード信号ＲＳＤを活性化するＳＤローカルドライバ３２ａは、冗長ブロックに挟まれたセンスアンプブロックに配置する。ノーマルブロックに対するサブデコード信号ＳＤを活性化するＳＤローカルドライバ３２ｂは、ノーマルブロックに挟まれたセンスアンプブロックに配置する。
【０１０３】
ＳＤローカルドライバ３２ａおよび３２ｂのそれぞれは、各々を挟むように位置するノーマルブロックまたは冗長ブロックに対応して配置される。具体的には、冗長ブロックＲＢＬ（０）およびＲＢＬ（１）の間に位置するＳＤローカルドライバ３２ａは、両メモリブロックにおける冗長サブデコード信号ＲＳＤを活性化するために用いる。ノーマルブロックＮＢＬ（１）およびＮＢＬ（２）の間に位置するＳＤローカルドライバ３２ｂは、両メモリブロックにおけるサブデコード信号ＳＤを活性化するために用いる。
【０１０４】
ＳＤローカルドライバ３２ｂおよび３２ａの並びに対して、ＳＤドライバ３３を配置する。
【０１０５】
図８は、図７に示す本発明の実施の形態２におけるＳＤローカルドライバの構成の一例を示す図であり、一例として、メモリブロック１．１および１．２におけるノーマルブロックに対応するＳＤローカルドライバ３２ｂと、メモリブロック１．０および１．１における冗長ブロックに対応するＳＤローカルドライバ３２ａの構成を示す。
【０１０６】
ＳＤローカルドライバに対しては、ロウプリデコーダ３５およびブロック選択回路／ＳＤドライバ３４を配置する。
【０１０７】
ロウプリデコーダ３５は、１ビットのアドレス信号ＲＡ９に応答して、２ビットのプリデコード信号ＸＦ２Ｌ（図中記号ＸＦ２Ｌ（０）〜ＸＦ２Ｌ（１））を出力する。プリデコード信号ＸＦ２Ｌは、２つのメモリブロックのうちの１つを選択する。
【０１０８】
さらに、ロウプリデコーダ３５は、３ビットのアドレス信号ＲＡ１０〜ＲＡ１２に応答して、ノーマルブロックに対する８ビットのプリデコード信号ＸＦ２Ｈ（図中記号ＸＦ２Ｈ（０）〜ＸＦ２Ｈ（７））を出力する。また、ロウプリデコーダ３５は、３ビットのアドレス信号ＲＡ０〜ＲＡ２に応答して、冗長ブロックに対する８ビットのプリデコード信号ＸＦ０（図中記号ＸＦ０（０）〜ＸＦ０（７））を出力する。
【０１０９】
ブロック選択回路／ＳＤドライバ３４は、プリデコード信号ＸＦ２Ｈに応答して、共通サブデコード信号ＳＤ１／２（図中記号、ＳＤ１／２（０）〜ＳＤ１／２（７））およびこれらを反転した信号／ＳＤ１／２（図中記号／ＳＤ１／２（０）〜／ＳＤ１／２（７））を出力する。
【０１１０】
ブロック選択回路／ＳＤドライバ３４は、プリデコード信号ＸＦ０に応答して、共通冗長サブデコード信号ＲＳＤ０／１（図中記号、ＲＳＤ０／１（０）〜ＲＳＤ０／１（７））およびこれらを反転した信号／ＲＳＤ０／１（図中記号／ＲＳＤ０／１（０）〜／ＲＳＤ０／１（７））を出力する。
【０１１１】
ＳＤローカルドライバ３２ｂは、ＮＡＮＤ回路Ｎ１０、Ｎ１１、Ｎ１２、およびＮ１３を含む。ＮＡＮＤ回路Ｎ１０は、ノーマルブロックＮＢＬ（１）のサブデコード信号ＳＤ１（０）〜ＳＤ１（７）に対応して配置する。ＮＡＮＤ回路Ｎ１１は、ノーマルブロックＮＢＬ（２）のサブデコード信号ＳＤ２（０）〜ＳＤ２（７）に対応して配置する。
【０１１２】
ＮＡＮＤ回路Ｎ１２は、ノーマルブロックＮＢＬ（１）のサブデコード信号／ＳＤ１（０）〜／ＳＤ１（７）に対応して配置する。ＮＡＮＤ回路Ｎ１３は、ノーマルブロックＮＢＬ（２）のサブデコード信号／ＳＤ２（０）〜／ＳＤ２（７）に対応して配置する。
【０１１３】
ＮＡＮＤ回路Ｎ１０およびＮ１２のそれぞれの一方の入力ノードは、プリデコード信号ＸＦ２Ｌ（０）を受ける。ＮＡＮＤ回路Ｎ１１およびＮ１３のそれぞれの一方の入力ノードは、プリデコード信号ＸＦ２Ｌ（１）を受ける。ＮＡＮＤ回路Ｎ１０およびＮ１１のそれぞれの他方の入力ノードは、共通サブデコード信号ＳＤ１／２を受ける。ＮＡＮＤ回路Ｎ１２およびＮ１３のそれぞれの他方の入力ノードは、共通サブデコード信号／ＳＤ１／２を受ける。
【０１１４】
ＮＡＮＤ回路Ｎ１０およびＮ１２のそれぞれから、ノーマルブロックＮＢＬ（１）に対するサブデコード信号ＳＤ１（０）〜ＳＤ１（７）、／ＳＤ１（０）〜／ＳＤ１（７）がそれぞれ出力される。ＮＡＮＤ回路Ｎ１１およびＮ１３のそれぞれから、ノーマルブロックＮＢＬ（２）に対するサブデコード信号ＳＤ２（０）〜ＳＤ２（７）、／ＳＤ２（０）〜／ＳＤ２（７）が出力される。
【０１１５】
ＳＤローカルドライバ３２ａは、ＮＡＮＤ回路Ｎ１４、Ｎ１５、Ｎ１６、およびＮ１７を含む。ＮＡＮＤ回路Ｎ１４は、冗長ブロックＲＢＬ（０）の冗長サブデコード信号ＲＳＤ０（０）〜ＲＳＤ０（７）に対応して配置する。ＮＡＮＤ回路Ｎ１５は、冗長ブロックＲＢＬ（１）の冗長サブデコード信号ＲＳＤ１（０）〜ＲＳＤ１（７）に対応して配置する。ＮＡＮＤ回路Ｎ１６は、冗長ブロックＲＢＬ（０）の冗長サブデコード信号／ＲＳＤ０（０）〜／ＲＳＤ０（７）に対応して配置する。ＮＡＮＤ回路Ｎ１７は、冗長ブロックＲＢＬ（１）の冗長サブデコード信号／ＲＳＤ１（０）〜／ＲＳＤ１（７）に対応して配置する。
【０１１６】
ＮＡＮＤ回路Ｎ１４およびＮ１６のそれぞれの一方の入力ノードは、プリデコード信号ＸＦ２Ｌ（０）を受ける。ＮＡＮＤ回路Ｎ１５およびＮ１７のそれぞれの一方の入力ノードは、プリデコード信号ＸＦ２Ｌ（１）を受ける。ＮＡＮＤ回路Ｎ１４およびＮ１５のそれぞれの他方の入力ノードは、共通冗長サブデコード信号ＲＳＤ０／１を受ける。ＮＡＮＤ回路Ｎ１６およびＮ１７のそれぞれの他方の入力ノードは、共通冗長サブデコード信号／ＲＳＤ０／１を受ける。
【０１１７】
ＮＡＮＤ回路Ｎ１４およびＮ１６のそれぞれから、冗長ブロックＲＢＬ（０）に対応する冗長サブデコード信号ＲＳＤ０（０）〜ＲＳＤ０（７）、／ＲＳＤ０（０）〜／ＲＳＤ０（７）がそれぞれ出力される。ＮＡＮＤ回路Ｎ１５およびＮ１７のそれぞれから、冗長ブロックＲＢＬ（１）に対応する冗長サブデコード信号ＲＳＤ１（０）〜ＲＳＤ１（７）、／ＲＳＤ１（０）〜／ＲＳＤ１（７）がそれぞれ出力される。
【０１１８】
このように、ノーマルブロックにおけるロウアクセスと冗長ブロックにおけるロウアクセスとを切離して制御することにより、高速アクセスを可能とする。
【０１１９】
さらに、隣接するメモリブロック間でサブデコード信号ＳＤおよひ冗長サブデコード信号ＲＳＤを共有することにより、レイアウト面積を縮小することが可能となる。
【０１２０】
［実施の形態３］
本発明の実施の形態３における半導体記憶装置について図９を用いて説明する。本発明の実施の形態３における半導体記憶装置は、図７に示す半導体記憶装置１２００に対応するものであり、図７および図８に示すＳＤローカルドライバ３２ａおよび３２ｂに代えて、図９に示すＳＤローカルドライバ３６ａおよび３６ｂを備える。
【０１２１】
図９は、本発明の実施の形態３におけるＳＤローカルドライバの構成の一例を示す図であり、一例として、メモリブロック１．１および１．２のノーマルブロックに対応するＳＤローカルドライバ３６ｂと、メモリブロック１．０および１．１の冗長ブロックに対応するＳＤローカルドライバ３６ａの構成を示す。
【０１２２】
ＳＤローカルドライバに対しては、ロウプリデコーダ３５およびブロック選択回路／ＳＤドライバ３４を配置する。
【０１２３】
上述したように、ロウプリデコーダ３５は、２ビットのプリデコード信号ＸＦ２Ｌ（図中記号ＸＦ２Ｌ（０）〜ＸＦ２Ｌ（１））、８ビットのプリデコード信号ＸＦ２Ｈ（図中記号ＸＦ２Ｈ（０）〜ＸＦ２Ｈ（７））、および８ビットのプリデコード信号ＸＦ０（図中記号ＸＦ０（０）〜ＸＦ０（７））を出力する。
【０１２４】
ブロック選択回路／ＳＤドライバ３４は、共通サブデコード信号ＳＤ１／２（図中記号、ＳＤ１／２（０）〜ＳＤ１／２（７））およびこれらを反転した信号／ＳＤ１／２（図中記号／ＳＤ１／２（０）〜／ＳＤ１／２（７））、ならびに共通冗長サブデコード信号ＲＳＤ０／１（図中記号、ＲＳＤ０／１（０）〜ＲＳＤ０／１（７））およびこれらを反転した信号／ＲＳＤ０／１（図中記号／ＲＳＤ０／１（０）〜／ＲＳＤ０／１（７））を出力する。
【０１２５】
ＳＤローカルドライバ３６ｂは、図８に示すＮＡＮＤ回路Ｎ１０、Ｎ１１、Ｎ１２、およびＮ１３のそれぞれに代えて、トランスファーゲートＴ１０、Ｔ１１、Ｔ１２、およびＴ１３を備える。
【０１２６】
トランスファーゲートＴ１０およびＴ１２のそれぞれは、Ｈレベルのプリデコード信号ＸＦ２Ｌ（０）に応答して導通状態となる。トランスファーゲートＴ１１およびＴ１３のそれぞれは、Ｈレベルのプリデコード信号ＸＦ２Ｌ（１）に応答して導通状態となる。
【０１２７】
トランスファーゲートＴ１０およびＴ１１のそれぞれの一方の導通端子は、共通サブデコード信号ＳＤ１／２を受ける。トランスファーゲートＴ１２およびＴ１３のそれぞれの一方の導通端子は、共通サブデコード信号／ＳＤ１／２を受ける。
【０１２８】
トランスファーゲートＴ１０およびＴ１２のそれぞれの他方の導通端子から、メモリブロック１．１のノーマルブロックＮＢＬ（１）に対するサブデコード信号ＳＤ１（０）〜ＳＤ１（７）、サブデコード信号／ＳＤ１（０）〜／ＳＤ１（７）がそれぞれ出力される。トランスファーゲートＴ１１およびＴ１３のそれぞれの他方の導通端子から、メモリブロック１．２のノーマルブロックＮＢＬ（２）に対するサブデコード信号ＳＤ２（０）〜ＳＤ２（７）、／ＳＤ２（０）〜／ＳＤ２（７）がそれぞれ出力される。
【０１２９】
ＳＤローカルドライバ３６ｂは、図８に示すＮＡＮＤ回路Ｎ１４、Ｎ１５、Ｎ１６、およびＮ１７のそれぞれに代えて、トランスファーゲートＴ１４、Ｔ１５、Ｔ１６、およびＴ１７を備える。
【０１３０】
トランスファーゲートＴ１４およびＴ１６のそれぞれは、Ｈレベルのプリデコード信号ＸＦ２Ｌ（０）に応答して導通状態となる。トランスファーゲートＴ１５およびＴ１７のそれぞれは、Ｈレベルのプリデコード信号ＸＦ２Ｌ（１）に応答して導通状態となる。
【０１３１】
トランスファーゲートＴ１４およびＴ１５のそれぞれの一方の導通端子は、共通冗長サブデコード信号ＲＳＤ０／１を受ける。トランスファーゲートＴ１６およびＴ１７のそれぞれの一方の導通端子は、共通冗長サブデコード信号／ＲＳＤ０／１を受ける。
【０１３２】
トランスファーゲートＴ１４およびＴ１５のそれぞれの他方の導通端子から、冗長ブロックＲＢＬ（０）に対する冗長サブデコード信号ＲＳＤ０（０）〜ＲＳＤ０（７）、／ＲＳＤ０（０）〜／ＲＳＤ０（７）がそれぞれ出力される。トランスファーゲートＴ１５およびＴ１７のそれぞれの他方の導通端子から、冗長ブロックＲＢＬ（１）に対する冗長サブデコード信号ＲＳＤ１（０）〜ＲＳＤ１（７）、／ＲＳＤ１（０）〜／ＲＳＤ１（７）がそれぞれ出力される。
【０１３３】
このように、ノーマルブロックにおけるロウアクセスと冗長ブロックにおけるのロウアクセスとを切離して制御することにより、高速アクセスを可能とする。
【０１３４】
また、隣接するメモリブロック間でデコーダを共有することにより、レイアウト面積を縮小することが可能となる。
【０１３５】
さらに、ＳＤローカルデコーダを、構成素子数の多いＮＡＮＤ回路に代えて構成素子の少ないトランスファーゲートで構成することにより、本発明の実施の形態２に比べて、レイアウト面積を縮小することが可能となる。
【０１３６】
［実施の形態４］
本発明の実施の形態４における半導体記憶装置について説明する。本発明の実施の形態４における半導体記憶装置は、ノーマルブロックに対するサブデコード信号の活性化に加えて、センスアンプ系についても冗長系と切離して制御することにより、さらにアクセス時間の短縮化を図るものである。
【０１３７】
本発明の実施の形態４における半導体記憶装置について図１０を用いて説明する。図１０は、本発明の実施の形態４における半導体記憶装置１４００の全体構成の一例を示す図である。半導体記憶装置１０００および１２００と同じ構成要素には、同じ符号および同じ符号を付し、その説明を省略する。
【０１３８】
図１０に示す半導体記憶装置１４００は、ロウアドレスバッファ９０２、プリデコーダ２２ａおよび２２ｂ、ＭＷＬプリデコーダ２２ｄ、ブロック選択回路４５、冗長判定回路４６、ならびに複数のメモリブロック１．０、…、１．１５を含む。
【０１３９】
メモリブロック１．０、…のそれぞれを挟む領域に、センスアンプＳ／Ａを配置する。隣接するメモリブロック同士は、センスアンプＳ／Ａを共有する。複数のセンスアンプＳ／Ａを含むセンスアンプブロックに対応して、ＳＤドライバ・Ｓ／Ａ帯制御信号用ドライバ４２を配置する。ＳＤドライバ・Ｓ／Ａ帯制御信号ドライバ４２におけるＳ／Ａ帯制御信号ドライバ部分は、非選択のメモリブロックを分離するためのシェアードゲート信号、およびビット線対をイコライズするためのイコライズ信号を出力する。ＳＤドライバ・Ｓ／Ａ帯制御信号ドライバ４２におけるＳＤドライバ部分は、サブデコード信号を活性化する。
【０１４０】
メモリブロック１．０、…のそれぞれに対して、ＭＷＬデコーダ／ドライバ４１を配置する。図１０における記号ＷＬＤは、ＷＬドライバを示す。
【０１４１】
メモリブロック１．０、…の配列の両端部分に位置するメモリブロック１．０および１、１５は、冗長ブロック４０ａおよび４０ｂを含む。その他のメモリブロック１．１、…、１．１４は、冗長ブロックを含まない。メモリブロック１．１、…、１．１４のそれぞれは、ノーマルブロックＮＢＬ（１）、ＮＢＬ（２）、…のそれぞれを含む。
【０１４２】
冗長ブロック４０ａおよび４０ｂのそれぞれに対応して、冗長用のＲＭＷＬドライバ４３ａおよび４３ｂを配置する。
【０１４３】
本発明の実施の形態４においては、従来各ブロック毎に分散して配置していた冗長ブロックを、２個所に集中して配置する。スペアワード線ＳＷＬは、冗長メインワード線が活性化した場合にのみ活性化される。
【０１４４】
冗長判定回路４６は、アドレス信号ＲＡ０〜ＲＡ１２に基づき、２種類の判定信号ＲＨＩＴおよびＲＭＩＳを出力する。判定信号ＲＨＩＴおよびＲＭＩＳは、初期状態においてＬレベルである。冗長未使用であると判定された場合、判定信号ＲＭＩＳがＨレベルになり、冗長使用であると判定された場合、判定信号ＲＨＩＴがＨレベルになる。ＭＷＬプリデコーダ２２ｄは、判定信号ＲＭＩＳに応答して、プリデコード信号を出力する。
【０１４５】
ブロック選択回路４５は、判定信号ＲＨＩＴおよびＲＭＩＳに応答して、プリデコーダ２２ａから受けるプリデコード信号ＸＦ２（図中記号ＸＦ２（０）〜ＸＦ２（１５））に基づき、ブロック選択信号ＢＳ（０）〜ＢＳ（１５）を出力する。
【０１４６】
図１１は、図１０に示す本発明の実施の形態４におけるブロック選択回路４５の構成の一例を示す図であり、参考のため、プリデコーダ２２ａを併せて示している。ブロック選択回路４５は、インバータＩ１０、Ｉ１１およびＩ１２を含む。
【０１４７】
インバータＩ１０は、判定信号ＲＨＩＴを反転した信号／ＲＨＩＴを出力する。インバータＩ１１は、ＲＭＩＳを反転した信号／ＲＭＩＳを出力する。インバータＩ１２は、アドレス信号ＲＡ１２を反転したアドレス信号／ＲＡ１２を出力する。
【０１４８】
後述するように、アドレス信号ＲＡ１２および／ＲＡ１２は、メモリブロック１．０〜１．７に対しては、メモリブロック１．１５を活性化し、メモリブロック１．８〜１．１５に対しては、メモリブロック１．０を活性化するために使用する。
【０１４９】
図１１に示すブロック選択回路４５は、冗長ブロックを有しないメモリブロックに対して、ＮＡＮＤ回路Ｎ２０．１、…、Ｎ２０．１４、およびインバータＩ１３．１、…、Ｉ１３．１４を配置する。
【０１５０】
ＮＡＮＤ回路Ｎ２０．１、…、Ｎ２０．１４のそれぞれの入力ノードは、プリデコーダ２２ａから出力されるプレデコード信号ＸＦ２（１）〜（１４）をそれぞれ受ける。また、ＮＡＮＤ回路Ｎ２０．１、…、Ｎ２０．１４のそれぞれの入力ノードは、信号／ＲＨＩＴを受ける。インバータＩ１３．１、…、Ｉ１３．１４のそれぞれは、ＮＡＮＤ回路Ｎ２０．１、…、Ｎ２０．１４のそれぞれの出力を反転する。インバータＩ１３．１、…、Ｉ１３．１４のそれぞれから、ブロック選択信号ＢＳ（１）、…、ＢＳ（１４）がそれぞれ出力される。
【０１５１】
ブロック選択回路４５はさらに、冗長ブロック４０ａを有するメモリブロック１．０に対して、ＮＡＮＤ回路Ｎ２１ａ、Ｎ２２ａ、およびＮ２３ａ、ならびにインバータＩ１４ａを配置する。インバータＩ１４ａは、プリデコード信号ＸＦ２（０）を反転した信号／ＸＦ２（０）を出力する。
【０１５２】
ＮＡＮＤ回路Ｎ２１ａは、信号／ＲＨＩＴ、アドレス信号ＲＡ１２、およびプリデコード信号ＸＦ２（０）を入力に受ける。ＮＡＮＤ回路Ｎ２２ａは、信号／ＲＭＩＳ、アドレス信号／ＲＡ１２、および信号／ＸＦ２（０）を入力に受ける。
【０１５３】
ＮＡＮＤ回路Ｎ２３ａは、ＮＡＮＤ回路Ｎ２１ａおよびＮ２２ａのそれぞれの出力を受け、メモリブロック１．０に対応するブロック選択信号ＢＳ（０）を出力する。
【０１５４】
ブロック選択回路４５はさらに、冗長ブロック４０ｂを有するメモリブロック１．１５に対して、ＮＡＮＤ回路Ｎ２１ｂ、Ｎ２２ｂおよびＮ２３ｂ、ならびにインバータＩ１４ｂを配置する。インバータＩ１４ｂは、プリデコード信号ＸＦ２（１５）を反転した信号／ＸＦ２（１５）を出力する。
【０１５５】
ＮＡＮＤ回路Ｎ２１ｂは、信号／ＲＨＩＴ、アドレス信号ＲＡ１２、およびプリデコード信号ＸＦ２（１５）を入力に受ける。ＮＡＮＤ回路Ｎ２２ｂは、信号／ＲＭＩＳ、アドレス信号／ＲＡ１２、および信号／ＸＦ２（１５）を入力に受ける。
【０１５６】
ＮＡＮＤ回路Ｎ２３ｂは、ＮＡＮＤ回路Ｎ２１ｂおよびＮ２２ｂのそれぞれの出力を受け、メモリブロック１．１５に対応するブロック選択信号ＢＳ（１５）を出力する。
【０１５７】
図１２は、図１０に示す本発明の実施の形態４におけるＳＤドライバの構成を示す図である。図１２に示す構成は、図１０におけるＳＤドライバ・Ｓ／Ａ帯制御信号ドライバ４２に含まれる。
【０１５８】
図１２に示すＳＤドライバは、ＮＡＮＤ回路Ｎ２４、レベル変換回路Ｓ５、ならびにインバータＩ５を含む。ＮＡＮＤ回路Ｎ２４は、プリデコーダ２２ｂから出力されるプリデコード信号ＸＦ０（ｉ）およびＸＦ０（ｈ）（ｉ、ｈ＝０、１、…）、ならびに対応するブロック選択信号ＢＳを入力に受ける。シストレジスタＳ５は、ＮＡＮＤ回路Ｎ２４の出力を受け、対応するサブデコード信号／ＳＤを出力する。インバータＩ１５は、レベル変換回路Ｓ５の出力を受け、対応するサブデコード信号ＳＤを出力する。
【０１５９】
図１３は、図１０に示す本発明の実施の形態４におけるＭＷＬドライバの構成の一例を示す図であり、代表例として、１のメモリブロックに対応するＭＷＬドライバの構成を示す。なお、参考のため、ＭＷＬプリデコーダ２２ｄを併せて示している。
【０１６０】
ＭＷＬプリデコーダ２２ｄの基本構成は、ＭＷＬプリデコーダ２２ｃと同じである。ＭＷＬプリデコーダ２２ｄは、アドレス信号ＲＡ３〜ＲＡ８に応答して、プリデコード信号ＸＦ１Ｌ（０）〜ＸＦ１Ｌ（３）、プリデコード信号ＸＦ１Ｍ（０）〜ＸＦ１Ｍ（３）、プリデコード信号ＸＦ１Ｈ（０）〜ＸＦ１Ｈ（３）を出力する。
【０１６１】
図１３に示すＭＷＬドライバは、ＮＡＮＤ回路Ｎ２５．０、…、Ｎ２５．６３、レベル変換回路Ｓ６．０、…、Ｓ６．６３、およびインバータＩ１６．０、…、Ｉ１６．６３を含む。ＮＡＮＤ回路Ｎ２５．０、…、Ｎ２５．６３、レベル変換回路Ｓ６．０、…、Ｓ６．６３、およびインバータＩ１６．０、…、Ｉ１６．６３のそれぞれは、ノーマルブロックにおけるメインワード線に対応して配置する。
【０１６２】
たとえば、ＮＡＮＤ回路Ｎ２５．０は、ＭＷＬプリデコーダ２２ｄから対応するプリデコード信号ＸＦ１Ｌ（０）〜ＸＦ１Ｌ（３）、ＸＦ１Ｈ（０）〜ＸＦ１Ｈ（３）、ＸＦ１Ｍ（０）〜ＸＦ１Ｍ（３）を受ける。インバータＩ１６．０は、対応するレベル変換回路Ｓ６．０を介して、ＮＡＮＤ回路Ｎ２５．０の出力を受け、対応するメインワード線選択信号／ＭＷＬ（０）を出力する。
【０１６３】
図１３に示すＭＷＬドライバはさらに、レベル変換回路Ｓ７．０、…、Ｓ７．ｋおよびインバータＩ１７．０、…、Ｉ１７．ｋを含む。レベル変換回路Ｓ７．０、…、Ｓ７．ｋおよびインバータＩ１７．０、…、Ｉ１７．ｋのそれぞれは、冗長メインワード線ＲＭＷＬ（０）、…、ＲＭＷＬ（ｋ）のそれぞれに対応して配置する。
【０１６４】
たとえば、レベル変換回路Ｓ７．０は、冗長判定回路４６の出力する信号ＲＭＷＬ（０）を受ける。インバータＩ１７．０は、対応するレベル変換回路Ｓ７．０の出力を反転して、対応する冗長メインワード線選択信号／ＲＭＷＬ（０）を出力する。
【０１６５】
図１４は、図１０に示す本発明の実施の形態４におけるＳ／Ａ帯制御信号ドライバの構成を示す図である。図１４に示す構成は、図１０におけるＳＤドライバ・Ｓ／Ａ帯制御信号ドライバ４２に含まれる。
【０１６６】
図１４に示すＳ／Ａ帯制御信号ドライバは、ＮＡＮＤ回路Ｎ２６、レベル変換回路Ｓ８ａおよびＳ８ｂ、ならびにインバータＩ１７ａおよびＩ１７ｂを含む。
【０１６７】
インバータＩ１７ａは、対応するブロック選択信号ＢＳ（ｉ）を反転して出力する。インバータＩ１７ｂは、隣接するメモリブロックに対応するブロック選択信号ＢＳ（ｉ＋１）を反転して出力する。ＮＡＮＤ回路Ｎ２６は、インバータＩ１７ａおよびＩ１７ｂの出力を受ける。ＮＡＮＤ回路Ｎ２６から対応するイコライズ信号ＢＬＥＱが出力される。
【０１６８】
レベル変換回路Ｓ８ａは、インバータＩ１７ａの出力を受けて、一方のシェアードゲート信号ＳＨＲ（Ｕ）を出力する。レベル変換回路Ｓ８ｂは、インバータＩ１７ｂの出力を受けて、他方のシェアードゲート信号ＳＨＲ（Ｄ）を出力する。メモリブロックが選択されると、冗長判定の有無に関わらず、非選択のメモリブロック側を分離するシェアードゲート信号、およびビット線対をイコライズするイコライズ信号ＢＬＥＱを非活性化する。
【０１６９】
次に、本発明の実施の形態４における半導体記憶装置の動作について、タイミングチャートである図１５を参照して説明する。
【０１７０】
図１５は、本発明の実施の形態４における半導体記憶装置１４００の動作を説明するためのタイミングチャートである。
【０１７１】
外部制御信号に応答して、アクト信号ＡＣＴがＨレベルの活性状態になり、ロウアドレス信号が取込まれる。この時点で、判定信号ＲＨＩＴおよびＲＭＩＳは、ともにＬレベルの状態にある。
【０１７２】
冗長ブロックを有しないメモリブロック１．２が選択されたとする。時刻ｔ０においてアクト信号ＡＣＴにより、ロウ系がアクティブになると同時（時刻ｔ０）に、対応するサブデコード信号ＳＤおよび／ＳＤが活性化、シェアードゲート信号ＳＨＲおよびイコライズ信号ＢＬＥＱが非活性化する。冗長ブロックについても、対応する冗長サブデコード信号ＲＳＤおよび／ＲＳＤが活性化、シェアードゲート信号ＳＨＲおよびイコライズ信号ＢＬＥＱが非活性化する。
【０１７３】
時刻ｔ０〜ｔ１において、冗長判定回路４６が、冗長使用／未使用の判定処理を行う。時刻ｔ１において、判定結果として、判定信号ＲＨＩＴ、ＲＭＩＳ、および冗長メインワード線選択信号／ＲＭＷＬ（０）〜（ｋ）が出力される。
【０１７４】
冗長メインワード線選択信号は、対応する冗長メインワード線を選択状態にする信号であって、初期状態においては、すべてＬレベルの状態にある。
【０１７５】
冗長未使用の場合には、判定信号ＲＭＩＳがＨレベル（実線部分）になる。判定信号ＲＭＩＳがＨレベルに立上がることにより、メモリブロック１．０および１．１５の選択が解除され、活性状態のサブデコード信号ＳＤおよび／ＳＤが非活性化される。シェアードゲート信号ＳＨＲおよびイコライズ信号ＢＬＥＱは、非活性となる。
【０１７６】
また、判定信号ＲＭＩＳがＨレベルに立上がることにより、ＭＷＬプリデコード２２ｄから出力されるプリデコード信号のいずれか１つがＬレベルからＨレベルに立上がる。これにより、対応するメインワード線選択信号が活性化し、ノーマルブロックのワード線ＷＬが選択状態となる。
【０１７７】
冗長使用の場合には、判定信号ＲＨＩＴがＨレベル（点線部分）になる。置換先の冗長メインワード線選択信号が活性化（Ｈレベル）される。
【０１７８】
判定信号ＲＨＩＴがＨレベルに立上がることにより、ロウアドレスにより選択されていたメモリブロック１．２が非選択化される。これと同時に１つの冗長メインワード線選択信号が活性化される。対応するスペアワード線ＳＷＬが選択状態になる。
【０１７９】
このように、時刻ｔ０〜ｔ１の判定処理期間τ０に、ノーマルブロックについてのサブデコード信号ＳＤの活性化、およびセンスアンプの活性化を制御するシェアードゲート信号等を非活性化することにより、続く時刻ｔ１〜ｔ２の期間τ１では、メインワード線の立下げと、ワード線の立上げを行うだけでよいため、ワード線を立上げに要する時間を短縮することが可能となる。
【０１８０】
図１６は、本発明の実施の形態４における置換を示す図である。図１６に示すように、半導体記憶装置１４００においては、ノーマルブロックＮＢＬ（０）〜ＮＢＬ（７）に対しては、メモリブロック１．１５に位置する冗長ブロック４０ｂを使用し、ノーマルブロックＮＢＬ（８）〜ＮＢＬ（１５）に対しては、メモリブロック１．０に位置する冗長ブロック４０ａを使用する。これは、隣合うメモリブロックへ置換した場合、２つのメモリブロック間に挟まれたセンスアンプブロックのシェアードゲート信号ＳＨＲを一旦非活性化し、冗長判定後のワード線の立上げまでにもう一度活性化する必要が生じるためである。これによると、ワード線の立上げに時間を要するからである。
【０１８１】
なお、本発明は、図１６に示す置換に限られず、図１７および図１８に示す構成で置換を行っても同様の効果が得られる。
【０１８２】
図１７および図１８は、本発明の実施の形態４における他の置換の例を示す図である。図１７に示す構成では、奇数番目のノーマルブロックＮＢＬ（１）、ＮＢＬ（３）、…については、冗長ブロック４０ａを用いて置換する。偶数番目のノーマルブロックＮＢＬ（０）、ＮＢＬ（２）、…については、冗長ブロック４０ｂを用いて置換する。
【０１８３】
また、図１８に示す構成では、１つの冗長ブロック４０ａに対して専用のセンスアンプブロックを備える。全てのノーマルブロックＮＢＬ（０）、ＮＢＬ（１）、…について、冗長ブロック４０ａを用いて置換する。この場合であっても、アドレス信号の入力とともに、センスアンプに対する信号を制御することにより、高速アクセスが可能となる。
【０１８４】
なお、階層ワード線構成でない場合であっても、本発明は適用可能であり、アクセスの高速化が図れる。
【０１８５】
［実施の形態５］
本発明の実施の形態５における半導体記憶装置について説明する。本発明の実施の形態５は、冗長セルが物理的に救済範囲内に分散して存在する半導体記憶装置において、サブデコード信号（正規および冗長）を一括して活性化し、冗長判定後に活性化したサブデコード信号のなかから必要な信号を選択することにより、高速アクセスを図るものである。
【０１８６】
本発明の実施の形態５における半導体記憶装置について図１９を用いて説明する。図１９は、本発明の実施の形態５における半導体記憶装置１５００の主要部の構成の一例を示す図である。半導体記憶装置１０００〜１４００と同じ構成要素には、同じ符号および同じ符号を付し、その説明を省略する。
【０１８７】
図１９に示す半導体記憶装置は、冗長救済範囲ＲＥＤにおいて、冗長メインワード線ＲＭＷＬが分散して存在する。複数のセンスアンプＳ／Ａから構成されるセンスアンプ列により区切られたブロック毎に、１本の冗長メインワード線ＲＭＷＬを配置する。ノーマルブロックに対するサブデコード信号を伝送するサブデコード線ＳＤ０、ＳＤ１、…と冗長ブロックに対するサブデコード信号を伝送する冗長サブデコード線ＲＳＤ０、ＲＳＤ１、…とを平行に配置する。
【０１８８】
ノーマルブロックにおけるサブデコード線（たとえば、ＳＤ１およびＳＤ２）に対して、置換する可能性のある全ての冗長サブデコード線ＲＳＤ１、…、ＲＳＤ４を同時に活性化する。
【０１８９】
図２０は、図１９における半導体記憶装置１５００の要部の構成を示す図である。図３に示す構成と同じ構成要素には、同じ記号および符号を付し、その説明を省略する。
【０１９０】
図２０における構成では、図３に示す冗長判定回路２０に代わって、冗長判定回路５０を備える。冗長判定回路５０は、アドレス信号に応答して、対応するブロックを指定する１６ビットの信号ＲＳＤＲＳＴ（０）、…、ＲＳＤＲＳＴ（１５）を出力する。ＭＷＬデコーダ２５．ｎは、プリデコード信号ＲＳＤＦ（０）、…、ＲＳＤＦ（１５）に代わって、プリデコード信号ＲＳＤＲＳＴ（０）、…、ＲＳＤＲＳＴ（１５）を受ける。
【０１９１】
１６ビットの信号ＲＳＤＲＳＴ（０）、…、ＲＳＤＲＳＴ（１５）は、冗長判定前は、すべてＨレベルである。いずれかのプリデコード信号ＸＦ０が活性化されると、対応する冗長サブデコード線ＲＳＤ０〜ＲＳＤ１５が活性化する。
【０１９２】
冗長判定後、信号ＲＳＤＲＳＴ（０）、…、ＲＳＤＲＳＴ（１５）のいずれか１つを残して、他の信号（非選択）がＬレベルになる。
【０１９３】
次に、本発明の実施の形態５における半導体記憶装置の動作について、タイミングチャートである図２１および図２２を参照して説明する。図２１および図２２は、図１９に示す本発明の実施の形態５における半導体記憶装置１５００の動作を説明するためのタイミングチャートである。
【０１９４】
ロウアクセス時、アドレス信号ＲＡ０〜ＲＡ１２に応答して、置換可能性のある全ての冗長サブデコード信号を活性化する。
【０１９５】
具体的には、ノーマルブロックにおけるサブデコード線（図１９におけるＳＤ１およびＳＤ２）と、冗長救済範囲内ＲＥＤにある全ての冗長サブデコード線（図１９におけるＲＳＤ１、…、ＲＳＤ４、…）とを活性化する。
【０１９６】
冗長判定後、対応する冗長サブデコード信号またはサブデコード信号の一方のみを残し、他を非活性化する。この結果、ノーマルブロックまたは冗長ブロックにおけるいずれか一方のワード線が活性化（図２１における記号ａ）し、他方のワード線が非活性化（図２１における記号ｂ）する。
【０１９７】
サブデコード信号の活性化の過程で、冗長判定を行わない。このため、アクセス速度は、冗長救済範囲ＲＥＤが、センスアンプブロックで区切られたブロック内に限定される場合と同じである。
【０１９８】
［実施の形態６］
本発明の実施の形態６における半導体記憶装置について説明する。本発明の実施の形態６における半導体記憶装置は、冗長判定前にサブデコード信号（ノーマルブロックおよび冗長ブロック）を中間電位まで立上げておくことにより、アクセス時間の短縮を図るものである。
【０１９９】
本発明の実施の形態６における半導体記憶装置の主要部の構成について、図２３を用いて説明する。図２３は、本発明の実施の形態６における半導体記憶装置１６００の主要部の構成の一例を示す図である。
【０２００】
図２３に示す半導体記憶装置１６００は、複数のメモリブロックに分割されるメモリセルアレイ６５、入力バッファ６１、プリデコーダ６２および６４、ドライバ６３、および冗長判定回路６０を含む。
【０２０１】
入力バッファ６１は、外部から外部アドレス信号を取込む。冗長判定回路６０は、入力バッファ６１から受けるアドレス信号に基づき、冗長判定を行う。判定結果として、判定信号ＨＩＴおよびＭＩＳＳを出力する。
【０２０２】
プリデコーダ６２は、入力バッファ６１から受けるアドレス信号に基づき、リセット信号ＲＳＴ０、…を出力する。プリデコーダ６４は、入力バッファ６１から受けるアドレス信号をデコードする。ドライバ６３は、プリデコーダ６４の出力するデコード信号に基づき、メモリセルアレイ６５のワード線またはスペアワード線を選択状態とする。
【０２０３】
図２４は、図２３に示す本発明の実施の形態６におけるメモリセルアレイ６５の構成を示す図である。図２４に示すようにメモリセルアレイ６５は、ノーマルブロックＢ０、…、Ｂ３のそれぞれに対して、冗長ブロックＳ０、…、Ｓ３を配置する。ノーマルブロックと冗長ブロックとに対して、センスアンプブロック６６を配置する。半導体記憶装置１６００は、階層ワード線方式の構成を備える。
【０２０４】
図２５は、図２３に示す本発明の実施の形態６におけるノーマルブロックに対する回路構成を示す図であり、図２６は、図２３に示す本発明の実施の形態６における冗長ブロックに対する回路構成を示す図である。本発明の実施の形態６においては、ノーマルブロックと冗長ブロックとでサブデコード信号を伝送する伝送線を分割する。
【０２０５】
図２５を参照して、ノーマルブロックでは、１本のメインワード線ＭＷＬに対して、４本のワード線ＳＷＬを配置する。４本のワード線ＳＷＬのいずれか１本を選択するためのサブデコード信号を伝送する信号線として、サブデコード線ＳＤ０、ＳＤ１、ＳＤ２およびＳＤ３を配置する。
【０２０６】
各サブデコード線に対して、ＰＭＯＳトランジスタＰＴ３０およびＰＴ３２、ならびにＮＭＯＳトランジスタＮＴ３０およびＮＴ３２を配置する。ＰＭＯＳトランジスタＰＴ３０およびＮＭＯＳトランジスタＮＴ３０は、中間電位ＶＣＣと接地電位との間に直列に接続される。ＰＭＯＳトランジスタＰＴ３２およびＮＭＯＳトランジスタＮＴ３２は、電源電位ＶＰＰと接地電位との間に直列に接続される。
【０２０７】
ＰＭＯＳトランジスタＰＴ３０とＮＭＯＳトランジスタＮＴ３０との接続ノード、およびＰＭＯＳトランジスタＰＴ３２とＮＭＯＳトランジスタＮＴ３２との接続ノードは、対応するサブデコード線と接続される。
【０２０８】
ＰＭＯＳトランジスタＰＴ３２のゲート電極は、判定信号ＭＩＳＳを反転した信号／ＭＩＳＳを受ける。ＮＭＯＳトランジスタＮＴ３２のゲート電極は、判定信号ＨＩＴを受ける。
【０２０９】
サブデコード線ＳＤ０、ＳＤ１、ＳＤ２、ＳＤ３のそれぞれのＮＭＯＳトランジスタＮＴ３０のゲート電極に対して、リセット信号ＲＳＴ０、ＲＳＴ１、ＲＳＴ２、ＲＳＴ３がそれぞれ与えられる。
【０２１０】
サブデコード線ＳＤ０、ＳＤ１、ＳＤ２、ＳＤ３のそれぞれのＰＭＯＳトランジスタＰＴ３０のゲート電極に対して、プリチャージ信号／ＰＣ０、／ＰＣ１、／ＰＣ２、／ＰＣ３がそれぞれ与えられる。
【０２１１】
図２６を参照して、冗長ブロックでは、１本の冗長メインワード線ＳＭＷＬに対して、４本のスペアワード線ＳＳＷＬを配置する。４本のスペアワード線ＳＳＷＬのいずれか１本を選択するための冗長サブデコード信号を伝送する信号線として、冗長サブデコード線ＳＳＤ０、ＳＳＤ１、ＳＳＤ２およびＳＳＤ３を配置する。
【０２１２】
各冗長サブデコード線に対して、ＰＭＯＳトランジスタＰＴ３４およびＰＴ３６、ならびにＮＭＯＳトランジスタＮＴ３４およびＮＴ３６を配置する。ＰＭＯＳトランジスタＰＴ３４およびＮＭＯＳトランジスタＮＴ３４は、中間電位ＶＣＣと接地電位との間に直列に接続される。ＰＭＯＳトランジスタＰＴ３６およびＮＭＯＳトランジスタＮＴ３６は、電源電位ＶＰＰと接地電位との間に直列に接続される。
【０２１３】
ＰＭＯＳトランジスタＰＴ３４とＮＭＯＳトランジスタＮＴ３４との接続ノード、およびＰＭＯＳトランジスタＰＴ３６とＮＭＯＳトランジスタＮＴ３６との接続ノードは、対応する冗長サブデコード線と接続される。
【０２１４】
ＰＭＯＳトランジスタＰＴ３６のゲート電極は、判定信号ＨＩＴを反転した信号／ＨＩＴを受ける。ＮＭＯＳトランジスタＮＴ３６のゲート電極は、判定信号ＭＩＳＳを受ける。
【０２１５】
冗長サブデコード線ＳＳＤ０、ＳＳＤ１、ＳＳＤ２、ＳＳＤ３のそれぞれのＮＭＯＳトランジスタＮＴ３４のゲート電極に対して、リセット信号ＲＳＴ０、ＲＳＴ１、ＲＳＴ２、ＲＳＴ３がそれぞれ与えられる。
【０２１６】
冗長サブデコード線ＳＳＤ０、ＳＳＤ１、ＳＳＤ２、ＳＳＤ３のそれぞれのＰＭＯＳトランジスタＰＴ３４のゲート電極に対して、プリチャージ信号／ＰＣ０、／ＰＣ１、／ＰＣ２、／ＰＣ３がそれぞれ与えられる。
【０２１７】
バンク活性信号が入力されると、入力したアドレス信号（上位）をデコードした信号に基づき、対応するワード線ＳＷＬおよびスペアワード線ＳＳＷＬに関するサブデコード線および冗長サブデコード線を同時に活性化する。この時点での活性化レベルを中間電位ＶＣＣに設定する。
【０２１８】
冗長判定の結果が出された時点で、ノーマルブロックのサブデコード線を活性化するか、冗長ブロックの冗長サブデコード線を活性化するかを選択する。選択されたサブデコード線（冗長サブデコード線）については、電源電位ＶＰＰレベルにまで電圧レベルを上げる。非選択のサブデコード線（冗長サブデコード線）については、非活性化させる。
【０２１９】
次に、本発明の実施の形態６における半導体記憶装置１６００の動作について、タイミングチャートである図２７を参照して説明する。
【０２２０】
図２７は、本発明の実施の形態６における半導体記憶装置１６００の動作を説明するためのタイミングチャートである。半導体記憶装置１６００は、内部クロック信号ＣＬＫに同期して動作する。アドレス信号に対して、サブデコード線ＳＤ０が選択されるものとする。
【０２２１】
あるバンクＢＫ０に対するアクト信号ＡＣＴ０が入力されると、フラグＢＡｆｌａｇ０が活性化される。バンクＢＫ０に対応するプリチャージ信号／ＰＣ（Ｂ０）が一時的に活性化する。バンクＢＫ０に対応するリセット信号ＲＳＴ０（Ｂ０）が非活性化する。このフラグＢＡｆｌａｇ０に基づき、アドレス信号に対応して、サブデコード線ＳＤ０および冗長サブデコード線ＳＳＤ０がプリチャージされる。
【０２２２】
ここで、選択されるノーマルブロックのメモリセルが正常である場合、判定信号ＭＩＳＳが活性化される。これにより、サブデコード線ＳＤ０の電位が、電源電位ＶＰＰレベルにまで上昇する。冗長サブデコード線ＳＳＤ０の電位は、接地電位レベルにまで低下する。
【０２２３】
その後、対応するメインワード線ＭＷＬが活性化されることにより、選択されたワード線ＳＷＬが選択状態となる。この状態は、バンクの活性化をリセットする信号ＢａｎｋＲＳＴ０の入力まで保持される。
【０２２４】
バンクＢＫ１に対するアクト信号ＡＣＴ１が入力されると、フラグＢＡｆｌａｇ１が活性化される。バンクＢＫ１に対応するプリチャージ信号／ＰＣ（Ｂ１）が一時的に活性化する。バンクＢＫ１に対応するリセット信号ＲＳＴ０（Ｂ１）が非活性化する。このフラグＢＡｆｌａｇ１に基づき、アドレス信号に対応して、サブデコード線ＳＤ０および冗長サブデコード線ＳＳＤ０がプリチャージされる。
【０２２５】
ここで、選択されるノーマルブロックのメモリセルが不良である場合、判定信号ＨＩＴ（Ｂ１）が活性化される。これにより、冗長サブデコード線ＳＳＤ０の電位が、電源電位ＶＰＰレベルにまで上昇する。サブデコード線ＳＤ０の電位は、接地電位レベルにまで低下する。
【０２２６】
その後、対応する冗長メインワード線ＳＭＷＬが活性化されることにより、選択されたスペアード線ＳＳＷＬが選択状態となる。この状態は、バンクの活性化をリセットする信号ＢａｎｋＲＳＴ１の入力まで保持される。
【０２２７】
このように、上位のアドレス信号をデコードした結果を用いることで、冗長判定に関係なく、サブデコード線および冗長サブデコード線を高速に中間レベルにまで活性化できる。
【０２２８】
そして、中間電位にまで活性化させておくことで、冗長判定の結果を用いて、高速にワード線を選択することが可能となる。
【０２２９】
なお、電源電位ＶＰＰのような高電位を使用することなく、活性レベルを中間電位ＶＣＣとすることで、消費電力を抑えることが可能となる。また、電源電位を発生させる回路の負担を軽減することが可能となる。
【０２３０】
［実施の形態７］
本発明の実施の形態７における半導体記憶装置について説明する。本発明の実施の形態７における半導体記憶装置は、複数のノーマルブロックを含むバンク毎に専用の冗長ブロックを配置することにより、救済効率の向上を図るものである。
【０２３１】
図２８は、本発明の実施の形態７における半導体記憶装置１７００のメモリマットの構成を示す図である。図２８に示すメモリマットは、２つのバンクＢ０およびＢ１を配置する。
【０２３２】
バンクＢ０およびＢ１はそれぞれ、正規のメモリセルから構成されるノーマルブロックＮＢＬ（０）、…、ＮＢＬ（ｍ）を含み、シェアードセンスアンプ方式の構成（センスアンプブロック７０）をとる。
【０２３３】
さらに、バンクＢ０およびＢ１はそれぞれ、冗長セルから構成される冗長ブロックＲＢＬ（０）および冗長ブロックＲＢＬ（１）を含む。冗長ブロックＲＢＬ（０）および冗長ブロックＲＢＬ（１）は、ともにシェアードセンスアンプ方式の構成（センスアンプブロック７０）をとる。
【０２３４】
バンクＢ０におけるノーマルブロックに対しては、同一バンクにおける冗長ブロックＲＢＬ（０）を用いて置換を行なう。バンクＢ１におけるノーマルブロックに対しては、同一バンクにおける冗長ブロックＲＢＬ（１）を用いて置換を行なう。
【０２３５】
バンクＢ０およびＢ１は、内部クロック信号に応答して動作し、しかも互いに独立して動作することが可能である。
このように、バンクの各々に対して独立して冗長ブロックを配置することにより、高速な救済が可能となる。
【０２３６】
［実施の形態８］
本発明の実施の形態８における半導体記憶装置について説明する。本発明の実施の形態８における半導体記憶装置は、実施の形態７における半導体記憶装置に対して、センスアンプの共有化を図ることにより、救済効率の向上およびレイアウト面積の削減を図るものである。
【０２３７】
図２９は、本発明の実施の形態８における半導体記憶装置１８００のメモリマットの構成を示す図である。図２８に示す構成と同じ部分には、同じ記号を付しその説明を省略する。
【０２３８】
図２９に示すメモリマットは、２つのバンクＢ０およびＢ１を含む。バンクＢ０におけるノーマルブロックＮＢＬ（０）、…、ＮＢＬ（ｍ）、ならびに冗長ブロックＲＢＬ（０）は、シェアードセンスアンプ方式の構成（センスアンプブロック７０）をとる。バンクＢ１におけるノーマルブロックＮＢＬ（０）、…、ＮＢＬ（ｍ）、ならびに冗長ブロックＲＢＬ（１）は、シェアードセンスアンプ方式の構成（センスアンプブロック７０）をとる。
【０２３９】
バンクＢ０に対応する冗長ブロックＲＢＬ（０）と、同じバンクＢ０に属するノーマルブロックＮＢＬ（０）とで、センスアンプブロック７０を共有する。
【０２４０】
バンクＢ１に対応する冗長ブロックＲＢＬ（１）と、同じバンクＢ０に属するノーマルブロックＮＢＬ（ｍ）とで、センスアンプブロック７０を共有する。
【０２４１】
このように構成することにより、高速な救済が可能となるとともに、レイアウト面積を削減することが可能となる。
【０２４２】
［実施の形態９］
本発明の実施の形態９における半導体記憶装置について説明する。本発明の実施の形態９における半導体記憶装置は、実施の形態８における半導体記憶装置に対して、図３０に示す構成をとる。
【０２４３】
図３０は、本発明の実施の形態９における半導体記憶装置１９００のメモリマットの構成を示す図である。図２９に示す構成と同じ部分には、同じ記号を付しその説明を省略する。
【０２４４】
図３０に示すメモリマットは、２つのバンクＢ０およびＢ１を含む。バンクＢ０におけるノーマルブロックＮＢＬ（０）、…、ＮＢＬ（ｍ）、ならびに冗長ブロックＲＢＬ（０）は、シェアードセンスアンプ方式の構成（センスアンプブロック７０）をとる。バンクＢ１におけるノーマルブロックＮＢＬ（０）、…、ＮＢＬ（ｍ）、ならびに冗長ブロックＲＢＬ（１）は、シェアードセンスアンプ方式の構成（センスアンプブロック７０）をとる。
【０２４５】
冗長ブロックＲＢＬ（０）およびＲＢＬ（１）は、バンクＢ０とＢ１とで挟まれる領域に配置する。
【０２４６】
バンクＢ０に対応する冗長ブロックＲＢＬ（０）と、同じバンクＢ０に属するノーマルブロックＮＢＬ（ｍ）とで、センスアンプブロック７０を共有する。
【０２４７】
バンクＢ１に対応する冗長ブロックＲＢＬ（１）と、同じバンクＢ０に属するノーマルブロックＮＢＬ（０）とで、センスアンプブロック７０を共有する。
【０２４８】
このように構成することにより、高速な救済が可能となるとともに、レイアウト面積を削減することが可能となる。
【０２４９】
［実施の形態１０］
本発明の実施の形態１０における半導体記憶装置について説明する。
【０２５０】
図３１は、本発明の実施の形態１０における半導体記憶装置２０００のメモリマットの構成を示す図である。図３０に示す構成と同じ部分には、同じ記号を付しその説明を省略する。
【０２５１】
図３１に示すメモリマットは、２以上の複数のバンクＢ０、…、Ｂｎを含む。各バンクは、ノーマルブロック（図中記号ＮＢＬ（０）、ＮＢＬ（１）、…）と冗長ブロック（図中記号ＲＢＬ（０）、ＲＢＬ（１）、…）とを備える。各バンクにおける冗長ブロックは、同一のブロックに属するノーマルブロックを置換するために用いる。各バンクは、内部クロック信号に応答して独立に動作する。このように構成することにより、高速な救済が可能となる。
【０２５２】
【発明の効果】
請求項１に係る半導体記憶装置によれば、異なるメモリブロックにおける冗ブロックを用いて置換可能な半導体記憶装置において、冗長使用の判定処理と独立して、ワード線および冗長ワード線を選択状態とするために必要な制御（信号発生）を行なうことにより、高速なアクセスが可能となる。
【０２５６】
請求項２および請求項７に係る半導体記憶装置は、請求項１に係る半導体記憶装置であって、冗長使用の判定処理と独立して、ワード線および冗長ワード線を選択状態とするために必要な活性化信号を活性化し、さらに冗長判定後に必要な信号を残して非活性化させる。これにより、冗長未使用の場合、高速なアクセスが可能となる。
【０２５７】
請求項３、請求項４および請求項８に係る半導体記憶装置は、請求項１に係る半導体記憶装置であって、冗長判定の判定処理と独立して、対応するセンスアンプについての制御信号を発生しておく。また冗長使用の判定処理と独立して、ワード線および冗長ワード線を選択状態とするために必要な活性化信号を活性化し、さらに冗長判定後に必要な信号を残して非活性化させる。これにより、高速アクセスが可能となる。
【０２５８】
請求項５および請求項６に係る半導体記憶装置は、請求項１に係る半導体記憶装置であって、冗長使用の判定処理と独立して、ワード線および冗長ワード線を選択状態とするために必要な活性化信号を中間レベルに立上げ、さらに冗長判定後に必要な信号を活性化し、他の信号を非活性化させる。これにより、冗長未使用の場合、高速なアクセスが可能となる。また、中間レベルの電源電圧を使用するため、周辺回路への負担を抑え、消費電力を低減させることができる。
【０２５９】
請求項９に係る半導体記憶装置は、冗長ブロックを有する半導体記憶装置において、冗長使用の判定処理と独立して、ワード線および冗長ワード線を選択状態とするために必要な活性化信号を中間レベルに立上げ、さらに冗長判定後に必要な信号を活性化し、他の信号を非活性化させる。これにより、冗長未使用の場合、高速なアクセスが可能となる。
【０２６０】
請求項１０および請求項１１に係る半導体記憶装置は、請求項９に係る半導体記憶装置であって、中間レベルの電源電圧を使用するため、周辺回路への負担を抑え、消費電力を低減させることができる。
【０２６１】
請求項１２に係る半導体記憶装置は、請求項１１に係る半導体記憶装置であって、冗長判定のタイミングでなく、デコードのタイミングで必要な信号を活性化させることが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における半導体記憶装置１０００の全体構成を示す図である。
【図２】  図１に示す本発明の実施の形態１におけるＷＬドライバ４の構成を示す図である。
【図３】  図１に示す本発明の実施の形態１におけるロウアドレス系デコード回路２１の主要部の構成を示す図である。
【図４】  図３に示す本発明の実施の形態１におけるＭＷＬプリデコーダ２２ｃの構成を示す図である。
【図５】  本発明の実施の形態１におけるＭＷＬドライバの構成を示す図である。
【図６】  本発明の実施の形態１における半導体記憶装置１０００の動作を説明するためのタイミングチャートである。
【図７】  本発明の実施の形態２における半導体記憶装置１２００の主要部の構成の一例を示す図である。
【図８】  図７に示す本発明の実施の形態２におけるＳＤローカルドライバの構成の一例を示す図である。
【図９】  本発明の実施の形態３におけるＳＤローカルドライバの構成の一例を示す図である。
【図１０】  本発明の実施の形態４における半導体記憶装置１４００の全体構成の一例を示す図である。
【図１１】  図１０に示す本発明の実施の形態４におけるブロック選択回路４５の構成の一例を示す図である。
【図１２】  図１０に示す本発明の実施の形態４におけるＳＤドライバの構成の一例を示す図である。
【図１３】  図１０に示す本発明の実施の形態４におけるＭＷＬドライバの構成の一例を示す図である。
【図１４】  図１０に示す本発明の実施の形態４におけるＳ／Ａ帯制御信号ドライバの構成を示す図である。
【図１５】  本発明の実施の形態４における半導体記憶装置１４００の動作を説明するためのタイミングチャートである。
【図１６】  本発明の実施の形態４における置換を示す図である。
【図１７】  本発明の実施の形態４における他の置換の例を示す図である。
【図１８】  本発明の実施の形態４における他の置換の例を示す図である。
【図１９】  本発明の実施の形態５における半導体記憶装置１５００の主要部の構成の一例を示す図である。
【図２０】  図１９における半導体記憶装置１５００の要部の構成を示す図である。
【図２１】  図１９に示す本発明の実施の形態５における半導体記憶装置１５００の動作を説明するためのタイミングチャートである。
【図２２】  図１９に示す本発明の実施の形態５における半導体記憶装置１５００の動作を説明するためのタイミングチャートである。
【図２３】  本発明の実施の形態６における半導体記憶装置１６００の主要部の構成の一例を示す図である。
【図２４】  図２３に示す本発明の実施の形態６におけるメモリセルアレイ６５の構成を示す図である。
【図２５】  図２３に示す本発明の実施の形態６におけるノーマルブロックに対する回路構成を示す図である。
【図２６】  図２３に示す本発明の実施の形態６における冗長ブロックに対する回路構成を示す図である。
【図２７】  本発明の実施の形態６における半導体記憶装置１６００の動作を説明するためのタイミングチャートである。
【図２８】  本発明の実施の形態７における半導体記憶装置１７００のメモリマットの構成を示す図である。
【図２９】  本発明の実施の形態８における半導体記憶装置１８００のメモリマットの構成を示す図である。
【図３０】  本発明の実施の形態９における半導体記憶装置１９００のメモリマットの構成を示す図である。
【図３１】  本発明の実施の形態１０における半導体記憶装置２０００のメモリマットの構成を示す図である。
【図３２】  従来の半導体記憶装置９０００における全体構成を示す図である。
【図３３】  図３２に示す従来の半導体記憶装置におけるＷＬドライバ９１４の構成を示す図である。
【図３４】  図３２に示す従来の半導体記憶装置９０００における動作を説明するためのタイミングチャートである。
【符号の説明】
１  メモリブロック、２，６６，７０  センスアンプブロック、４，６３  ドライバ、２１  ロウアドレス系デコード回路、２０，４６，５０，６０  冗長判定回路、２２，３３  ロウプリデコーダ、２３，４５  ブロック選択回路、２４ＳＤドライバ／ＳＡドライバ、２５  ＭＷＬドライバ、３１  ＭＷＬデコーダ／ドライバ、３２ａ, ３２ｂ，３６ａ，３６ｂ  ＳＤローカルドライバ、３４ブロック選択回路／ＳＤドライバ、９０１  レジスタ、９０２  ロウアドレスバッファ、４２  ＳＤドライバ・Ｓ／Ａ帯制御信号ドライバ、６１  入力バッファ、６２，６４  プリデコーダ、４０ａ，４０ｂ，ＲＢＬ  冗長ブロック、ＮＢＬノーマルブロック、１０００〜１９００  半導体記憶装置。
【図１】
0004255144.tif 000002
【図２】
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【図３】
0004255144.tif 000004
【図４】
0004255144.tif 000005
【図５】
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【図６】
0004255144.tif 000007
【図７】
0004255144.tif 000008
【図８】
0004255144.tif 000009
【図９】
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【図１０】
0004255144.tif 000011
【図１１】
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【図１２】
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【図１３】
0004255144.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0004255144.tif 000018
【図１８】
0004255144.tif 000019
【図１９】
0004255144.tif 000020
【図２０】
0004255144.tif 000021
【図２１】
0004255144.tif 000022
【図２２】
0004255144.tif 000023
【図２３】
0004255144.tif 000024
【図２４】
0004255144.tif 000025
【図２５】
0004255144.tif 000026
【図２６】
0004255144.tif 000027
【図２７】
0004255144.tif 000028
【図２８】
0004255144.tif 000029
【図２９】
0004255144.tif 000030
【図３０】
0004255144.tif 000031
【図３１】
0004255144.tif 000032
【図３２】
0004255144.tif 000033
【図３３】
0004255144.tif 000034
【図３４】
0004255144.tif 000035