(57)【特許請求の範囲】
【請求項１】
第１基準電圧を発生させる第１基準電圧発生部、
前記第１基準電圧より低い第２基準電圧を発生させる第２基準電圧発生部、
データ入力信号を制御するためのクロック信号を出力する制御信号発生部、
前記第１基準電圧発生部と前記第２基準電圧発生部との間に連結され、複数の接続ノードを有し、前記クロック信号の傾斜度を調節するための、前記制御信号発生部からの距離に比例して相違するレベルの基準電圧を、複数の前記接続ノードから出力する抵抗部、及び
外部から印加される前記データ入力信号、前記クロック信号及び相違するレベルの前記基準電圧を受信し、スイッチング素子のターンオン抵抗値が、相違するレベルの前記基準電圧の値に応じて制御され、受信した前記クロック信号の信号伝達遅延の差を低減するように出力のタイミングが調節されたクロック出力信号を出力するクロック調節部を有し、調節された前記クロック出力信号に基づきデータ出力信号を出力する複数のデータ出力部を備えていることを特徴とする半導体メモリ素子の信号伝達制御装置。
【請求項２】
前記第１基準電圧発生部が、
電源電圧が印加される電源電圧端と、前記第１基準電圧を出力する出力端との間に介装された抵抗素子と、
前記出力端と接地端との間に介装されたダイオード素子とを備えていることを特徴とする請求項１記載の半導体メモリ素子の信号伝達制御装置。
【請求項３】
前記第２基準電圧発生部が、
電源電圧が印加される電源電圧端と、前記第２基準電圧を出力する出力端との間に介装された抵抗素子と、
前記出力端と接地端との間に介装されたダイオード素子とを備えていることを特徴とする請求項１記載の半導体メモリ素子の信号伝達制御装置。
【請求項４】
前記抵抗素子が、
ゲート端子が接地されたＰＭＯＳトランジスタであることを特徴とする請求項３記載の半導体メモリ素子の信号伝達制御装置。
【請求項５】
前記抵抗部が、直列接続された複数の抵抗素子を備え、
前記接続ノードが、複数の前記抵抗素子全体の両端及び隣接する前記抵抗素子の接続部と、複数の前記スイッチング素子の前記ゲート端子とを１対１に接続していることを特徴とする請求項１記載の半導体メモリ素子の信号伝達制御装置。
【請求項６】
前記データ出力部が、
前記クロック出力信号に制御されて入力される前記データ入力信号をラッチして出力するデータ伝送部、及び
該データ伝送部から出力された前記データ入力信号を調節して出力するデータ入力信号出力部を備えていることを特徴とする請求項１記載の半導体メモリ素子の信号伝達制御装置。
【請求項７】
前記データ伝送部が、
前記クロック調節部から受信した前記クロック出力信号を反転させて出力するインバータを備えていることを特徴とする請求項６記載の半導体メモリ素子の信号伝達制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子の信号伝達制御装置に関し、より詳細には、制御信号を出力する制御信号発生部が、該制御信号発生部から異なる距離に位置する複数の制御信号受信部に、同一の制御信号を伝送するときに、複数の制御信号受信部の間で前記制御信号発生部からの距離の差に応じて発生する信号伝達遅延差を低減することができる半導体メモリ素子の信号伝達制御装置に関する。
【０００２】
さらに詳細には、本発明は、同期式半導体メモリ素子が複数の制御信号受信部となる出力端子を有する場合、これら複数の出力端子の間で、制御信号発生部からの距離の差に応じて発生する信号伝達の遅延差を低減し、また入力端子のセットアップタイムとホールドタイムとの差を低減することにより、センスアンプの読み出し信号を一定のタイミングで出力することができる半導体メモリ素子の信号伝達制御装置に関する。
【０００３】
【従来の技術】
半導体メモリ素子における制御信号発生部から異なる距離に位置する複数の制御信号受信部としての素子や装置等に、制御信号が伝送される場合、前記制御信号発生部から各制御信号受信部までの距離の差に応じて、信号伝達遅延が発生する。
【０００４】
図１は、制御信号発生部から、制御信号受信部としての出力ピンＤＱ−Ａ〜ＤＱ−Ｂ及びＡｄｄ−Ａ〜Ａｄｄ−Ｂへ、制御信号が伝送される様子を模式的に示したブロック図である。
【０００５】
図１においては、クロック信号などの制御信号が、チップの所定箇所に配置された制御信号発生部１から出力され、データピンアレイを構成する複数の出力ピンＤＱ−Ａ〜ＤＱ−Ｂのそれぞれへと伝送される構成となっている。図示した構成では、出力ピンＤＱ−Ａは制御信号発生部１の近くに位置し、出力ピンＤＱ−Ｂは制御信号発生部１から遠くに位置している。
【０００６】
各出力ピンＤＱ−Ａ〜ＤＱ−Ｂが、制御信号発生部１から受信したクロック信号に応じて、データ出力信号を出力する場合、出力ピンＤＱ−Ａ〜ＤＱ−Ｂのうち、制御信号発生部１に近い出力ピンＤＱ−Ａがデータ信号を出力するタイミングは速くなり、制御信号発生部１から遠い出力ピンＤＱ−Ｂがデータ信号を出力するタイミングは遅くなってしまう。
【０００７】
また、制御信号は、制御信号発生部１からアドレスピンアレイを構成する複数の入力ピンＡｄｄ−Ａ〜Ａｄｄ−Ｂへも伝送されるが、図示した構成では、入力ピンＡｄｄ−Ａは制御信号発生部１の近くに位置し、入力ピンＡｄｄ−Ｂは制御信号発生部１の遠くに位置している。
【０００８】
ここで、制御信号発生部１から受信したクロック信号に応じて、各入力ピンからデータ信号であるアドレス信号が入力される場合、入力ピンＡｄｄ−Ａ〜Ａｄｄ−Ｂのうち、制御信号発生部１に近い入力ピンＡｄｄ−Ａがアドレス信号を取り込むタイミングは速くなり、制御信号発生部１から遠い入力ピンＡｄｄ−Ｂがアドレス信号を取り込むタイミングは遅くなってしまう。
【０００９】
図２は、図１に示した制御信号発生部１から、出力ピンＤＱ−Ａに伝送されるクロック信号の立ち上がり波形（Ａ）、及び出力ピンＤＱ−Ｂに伝送されるクロック信号の立ち上がり波形（Ｂ）を概略的に示したグラフである。
【００１０】
図２に示したように、制御信号発生部１からの距離が近い出力ピンＤＱ−Ａが受信したクロック信号の波形（Ａ）は早いタイミングで立ち上がっている。これに対し、制御信号発生部１からの距離が遠い出力ピンＤＱ−Ｂにおいて受信したクロック信号の波形（Ｂ）は立ち上がりが遅くなってしまう。そのため、図示したような信号伝達遅延差が発生してしまう。このようなことは、図１に示した入力ピンＡｄｄ−Ａに伝送されるクロック信号の波形と、入力ピンＡｄｄ−Ｂに伝送されるクロック信号の波形との間にも同様に起こる。
【００１１】
チップの大きさが１cm×２cm程度であり、出力ピンや入力ピン等が１cmにわたって配置されている場合、これらの各ピンの間でのクロック信号の最大伝達遅延差はおよそ１ns以上の値となる。
【００１２】
上記のような信号伝達遅延差により、ＳＤＲＡＭなど、クロック信号に同期してデータ信号を出力する複数の制御信号受信部を備えた半導体メモリ素子においては、制御信号発生部１からそれぞれの制御信号受信部までの間の距離の違いによって、クロック信号が伝達されるタイミングがそれぞれ異なり、このためデータ信号が出力されるタイミングもずれてしまう。
【００１３】
即ち、制御信号発生部１から近い距離にある制御信号受信部は速いタイミングでデータ信号を出力し、遠い距離にある制御信号受信部は遅いタイミングでデータ信号を出力することとなる。このようなデータ信号を出力するまでの時間差により、データ信号が有効となる時間帯である有効データウィンドウ（valid data window）が小さくなってしまい、駆動信号の高周波化を制限してしまうという問題点があった。
【００１４】
このような問題点を解決するため、制御信号発生部となるクロック発生装置から制御信号受信部となる複数のデータ出力バッファまでの距離を同一にするため、クロック信号線をツリー（tree）状に配置する方法が用いられているが、この場合、わずかな遅延時間を補正するために必要とされる面積が大きくなりすぎるという問題点がある。
【００１５】
【発明が解決しようとする課題】
本発明は上記課題を解決するためになされたものであり、第一に、制御信号発生部が、該制御信号発生部から異なる距離に位置する複数の制御信号受信部のそれぞれに同一の信号を伝送するときに、複数の制御信号受信部の間で、制御信号発生部までの距離の差に応じて発生する信号伝達遅延差を低減する半導体メモリ素子の信号伝達制御装置を提供することを目的としている。
【００１６】
第二に、同期式半導体メモリ素子において制御信号受信部が複数のデータ出力部で構成される場合、該出力端子の間で、制御制御信号発生部までの距離の差に応じて発生する信号伝達遅延差を低減し、データ出力信号を出力するときの信号伝達遅延差を低減することができる半導体メモリ素子の信号伝達制御装置を提供することを目的としている。
【００１７】
第三に、制御信号受信部がアドレス入力部で構成される場合、アドレス入力装置のセットアップタイム及びホールドタイムの差を低減し、アドレス信号を入力する時のタイミングを同期させることができる半導体メモリ素子の信号伝達制御装置を提供することを目的としている。
【００１８】
第四に、制御信号受信部がセンスアンプ駆動部で構成される場合、センスアンプを駆動するタイミングを同期させて、センスアンプの読み出し信号を出力するタイミングを同期させることができる半導体メモリ素子の信号伝達制御装置を提供することを目的としている。
【００２１】
【課題を解決するための手段】
本発明に係る半導体メモリ素子の信号伝達制御装置は、第１基準電圧を発生させる第１基準電圧発生部、前記第１基準電圧より低い第２基準電圧を発生させる第２基準電圧発生部、データ入力信号を制御するためのクロック信号を出力する制御信号発生部、前記第１基準電圧発生部と前記第２基準電圧発生部との間に連結され、複数の接続ノードを有し、前記クロック信号の傾斜度を調節するための、前記制御信号発生部からの距離に比例して相違するレベルの基準電圧を、複数の前記接続ノードから出力する抵抗部、及び外部から印加される前記データ入力信号、前記クロック信号及び相違するレベルの前記基準電圧を受信し、スイッチング素子のターンオン抵抗値が、相違するレベルの前記基準電圧の値に応じて制御され、受信した前記クロック信号の信号伝達遅延の差を低減するように出力のタイミングが調節されたクロック出力信号を出力するクロック調節部を有し、調節された前記クロック出力信号に基づきデータ出力信号を出力する複数のデータ出力部を備えていることを特徴としている。
【００２２】
ここで、前記第１基準電圧発生部が、電源電圧が印加される電源電圧端と、前記第１基準電圧を出力する出力端との間に介装された抵抗素子と、前記出力端と接地端との間に介装されたダイオード素子とを備えていることが望ましい。
【００２３】
また、前記第２基準電圧発生部が、電源電圧が印加される電源電圧端と、前記第２基準電圧を出力する出力端との間に介装された抵抗素子と、前記出力端と接地端との間に介装されたダイオード素子とを備えていることが望ましい。
【００２４】
また、前記抵抗素子が、ゲート端子が接地されたＰＭＯＳトランジスタであることが望ましい。
【００２５】
また、前記抵抗部が、直列接続された複数の抵抗素子を備え、前記接続ノードが、複数の前記抵抗素子全体の両端及び隣接する前記抵抗素子の接続部と、複数の前記スイッチング素子の前記ゲート端子とを１対１に接続していることが望ましい。
【００２７】
また、前記データ出力部が、前記クロック出力信号に制御されて入力される前記データ入力信号をラッチして出力するデータ伝送部、及び該データ伝送部から出力された前記データ入力信号を調節して出力するデータ入力信号出力部を備えていることが望ましい。
【００２８】
また、前記データ伝送部が、前記クロック調節部から受信した前記クロック出力信号を反転させて出力するインバータを備えていることが望ましい。
【００３９】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明の実施の形態について詳しく説明する。
【００４０】
本発明の実施の形態に係る半導体メモリ素子の信号伝達制御装置は、クロック信号を出力する制御信号発生部、及び前記クロック信号を受信して、データ信号を出力する複数の制御信号受信部となるデータ出力部を備えている。本実施の形態では、上述した遅延を低減するように、制御信号発生部から各データ出力部までの距離に応じた基準電圧が、各データ出力部に印加されるように構成されており、これにより各データ出力部がデータ信号を出力するタイミングを同期させることができる構成となっている。
【００４１】
本実施の形態では、上記基準電圧を印加するために、２つの基準電圧発生部が、第１基準電圧と第２基準電圧とを発生し、これらの両基準電圧発生部の間に、複数の接続ノードが形成され、これら接続ノードから、各データ出力部にそれぞれ相異なる基準電圧が印加される構成となっている。
【００４２】
図３は、本発明の実施の形態に係る半導体メモリ素子の信号伝達制御装置を示す回路図である。
【００４３】
図３に示したように、本発明の実施の形態に係る半導体メモリ素子の信号伝達制御装置は、第１基準電圧Vref_1を発生させる第１基準電圧発生部１０と、第１基準電圧Vref_1より低い第２基準電圧Vref_iを発生させる第２基準電圧発生部２０と、クロック信号clkを出力する制御信号発生部５０と、第１基準電圧発生部１０の出力端と第２基準電圧発生部２０の出力端との間に複数の接続ノードを有し、これら複数の接続ノードから、複数の異なる基準電圧Vref_1〜Vref_iを出力する抵抗部３０と、クロック信号clk及び基準電圧Vref_1〜Vref_iを受信し、基準電圧Vref_1〜Vref_iにより制御信号発生部５０からの距離に応じて、受信したクロック信号clkの出力のタイミングを調節し、調節した前記クロック信号に応じてデータ出力信号を出力する複数の制御信号受信部となる第1データ出力部４１、第2データ出力部４２、第３データ出力部４３及び第４データ出力部４４とを備えている。
【００４４】
第１基準電圧発生部１０は、電源電圧Ｖ１が印加される電源電圧端と、第１基準電圧Vref_1を出力する出力端との間に接続された抵抗素子となるＰＭＯＳトランジスタＰ１と、出力端と接地端との間に接続されたダイオード素子となる３つのＮＭＯＳトランジスタＮ１〜Ｎ３とを備えており、これらの直列接続で構成されている。ＰＭＯＳトランジスタＰ１は、そのソース端子及びドレイン端子が、それぞれ電源電圧端Ｖ１及び出力端に接続され、そのゲート端子が接地されることによって抵抗素子として用いられている。また、３つのＮＭＯＳトランジスタＮ１〜Ｎ３は、ＮＭＯＳトランジスタＮ１のドレイン端子及びＮＭＯＳトランジスタＮ３のソース端子が、それぞれ出力端及び接地端に接続され、それぞれのゲート端子とドレイン端子とが短絡されることによって、ダイオード素子として用いられている。
【００４５】
同様に、第２基準電圧発生部２０は、電源電圧Ｖ２が印加される電源電圧端と、第２基準電圧Vref_iを出力する出力端との間に接続された抵抗素子となるＰＭＯＳトランジスタＰ５と、出力端と接地端との間に接続されたダイオード素子となる２つのＮＭＯＳトランジスタＮ５、Ｎ６とを備えており、これらの直列接続で構成されている。ＰＭＯＳトランジスタＰ５は、そのソース端子及びドレイン端子が、それぞれ電源電圧端及び出力端の間に接続され、そのゲート端子が接地されることによって抵抗素子として用いられている。また、２つのＮＭＯＳトランジスタＮ５及びＮ６は、ＮＭＯＳトランジスタＮ５のドレイン端子及びＮＭＯＳトランジスタＮ６のソース端子が、それぞれ出力端及び接地端の間に接続され、それぞれのゲート端子とドレイン端子とが短絡されることによって、ダイオード素子として用いられている。
【００４６】
抵抗部３０は、第１基準電圧発生部１０の出力端となるＰＭＯＳトランジスタＰ１のドレイン端子と、第２基準電圧発生部２０の出力端となるＰＭＯＳトランジスタＰ５のドレイン端子との間に介装されている。抵抗部３０は、３つの抵抗素子となるＰＭＯＳトランジスタＰ２、Ｐ３及びＰ４を備えている。ＰＭＯＳトランジスタＰ２、Ｐ３及びＰ４のそれぞれは、そのゲート端子が接地されることによって抵抗素子として用いられている。
【００４７】
各抵抗素子の接続端となる、第１基準電圧発生部１０とＰＭＯＳトランジスタＰ２との間の接続端、ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３との間の接続端、ＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ４との間の接続端、ＰＭＯＳトランジスタＰ４と第２基準電圧発生部１０との間の接続端のそれぞれと、各データ出力部４１〜４４のそれぞれとが、接続ノードにより接続されている。これにより、各データ出力部４１〜４４には、それぞれ相異なる基準電圧Vref_1〜Vref_iが出力されるようになっている。
【００４８】
各データ出力部４１〜４４は、制御部からのクロック信号clk、外部からのデータ入力信号data及び基準電圧Vref_1〜Vref_iを受信して、データ出力信号DQを出力するように構成されている。
【００４９】
図４は、図３に示した第1データ出力部４１の回路図であるが、他のデータ出力部４２〜４４についても、同様の構成となっている。
【００５０】
図４に示したように、第１データ出力部４１は、クロック調節部、データ伝送部及びデータ入力信号出力部を備えている。
【００５１】
クロック調節部は、スイッチング素子として直列接続された、ＰＭＯＳトランジスタＰ６、ＮＭＯＳトランジスタＮ７、及びＮＭＯＳトランジスタＮ８を備えており、この直列接続の一端となるＰＭＯＳトランジスタＰ６のソース端子には電源電圧Ｖ３が印加され、他端となるＮＭＯＳトランジスタＮ８のソース端子は接地されている。またクロック調節部は、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ７のゲート端子から、クロック信号clkを受信し、ＮＭＯＳトランジスタＮ８のゲート端子から基準電圧Vref_1を受信して、ＰＭＯＳトランジスタＰ６のドレイン端子から、該基準電圧により制御信号発生部５０からの距離に応じて、受信した前記クロック信号の出力のタイミングを調節したクロック出力信号clk_outを出力するように構成されている。
【００５２】
データ伝送部は、外部からのデータ入力信号dataを受信するインバータＩＶ１と、クロック出力信号clk_outを受信し、これを反転させて出力するインバータＩＶ２と、伝送ゲートＴＧ１と、該伝送ゲートＴＧ１からの出力を反転させるインバータＩＶ３と、該インバータＩＶ３と逆向きに並列接続されたインバータＩＶ４と、伝送ゲートＴＧ２と、該伝送ゲートＴＧ２の出力を反転させるインバータＩＶ５とを備えている。
【００５３】
伝送ゲートＴＧ１のＮＭＯＳゲートは、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ７の共通ドレイン端子と接続されており、伝送ゲートＴＧ１のＰＭＯＳゲートは、インバータＩＶ２の出力端に接続されている。これにより、伝送ゲートＴＧ１は、インバータＩＶ２からの出力及びクロック出力信号clk_outに制御され、インバータＩＶ１からの出力を受信するようになっている。また、伝送ゲートＴＧ１から出力された信号は、２つのインバータＩＶ３及びＩＶ４で構成されたラッチ部を介して伝送ゲートＴＧ２に伝送される。
【００５４】
伝送ゲートＴＧ２のＰＭＯＳゲートは、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ７の共通ドレイン端子と接続されており、伝送ゲートＴＧ２のＮＭＯＳゲートは、インバータＩＶ２の出力端に接続されている。これにより、インバータＩＶ２からの出力及びクロック出力信号clk_outに制御され、インバータＩＶ３の出力を受信してインバータＩＶ５に出力するようになっている。データ伝送部は、このようにクロック出力信号clk_outに制御されて入力されるデータ入力信号dataをラッチして出力する。
【００５５】
データ入力信号出力部は、電源電圧端Ｖ４と接地端との間に直列接続されたＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ９とを備えている。このＰＭＯＳトランジスタＰ７のソース端子は電源電圧Ｖ４に接続されており、ＮＭＯＳトランジスタＮ９のソース端子が接地されている。データ入力信号出力部は、これら２つのトランジスタの共通ゲート端子でインバータＩＶ５からの出力を受信し、ＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ９の共通ドレイン端子からデータ出力信号DQを出力するようになっている。このようにして、データ入力信号出力部は、データ伝送部からの出力を基に、データ入力信号dataを出力するように構成されている。
【００５６】
図４に示したデータ出力部４１は、図３における４つのデータ出力部４１〜４４のうち制御信号発生部５０から最も距離が遠く、第２データ出力部４２、第３データ出力部４３、及び第４データ出力部４４の順で近くなっている。この各データ出力部４１〜４４には制御信号発生部５０との距離に応じて、それぞれ異なる基準電圧Vref_１〜Vref_ｉが印加される。
【００５７】
図４に示したように、クロック調節部は、制御信号発生部５０からのクロック信号の入力時に、基準電圧Vref_１〜Vref_ｉによってＮＭＯＳトランジスタＮ８のターンオン抵抗値を制御してクロック出力信号clk_outの出力のタイミングを調節するように構成されている。
【００５８】
このような構成を有する本発明の実施の形態に係る半導体メモリ素子の信号伝達制御装置の動作過程を説明すると、次の通りである。
【００５９】
例えば、第１基準電圧発生部１０で発生させる第１基準電圧Vref_１を３Ｖ、第２基準電圧発生部２０から出力される第２基準電圧Vref_ｉを２Ｖと仮定する。
【００６０】
まず、制御信号発生部５０から互いに異なる距離に配置された、各データ出力部４１〜４４にクロック信号clkが入力される。このとき、制御信号発生部５０と各データ出力部４１〜４４までの間の距離が異なるため、それぞれに入力されるクロック信号clkの取り込まれるタイミングは異なるものとなる。
【００６１】
図５は、図３に示した各データ出力部４１〜４４から制御信号発生部５０までの距離Ｘと基準電圧Vrefとの関係（Ｃ）を示したグラフである。
【００６２】
図示したように、本実施の形態では、制御信号発生部５０から最も近い距離Ｘｎに位置する第４データ出力部４４には、低い第２基準電圧電圧Vref_ｉが印加され、制御信号発生部５０から最も遠い距離Ｘ１に位置する第１データ出力部４１には、高い第１基準電圧Vref_1が印加される。このように各データ出力部４１〜４４には、制御信号発生部５０からの距離に比例した基準電圧Vref_1〜Vref_ｉが印加されるように構成されている。
【００６３】
一方、図６（ａ）は、図３に示した第４データ出力部４４が受信したクロック信号clkの立ち上がり波形（Ｄ）、及び第１データ出力部４１が受信したクロック信号clkの立ち上がり波形（Ｅ）を概略的に示したグラフであり、図６（ｂ）は、図３に示した第４データ出力部４４が出力したクロック出力信号clk_outの波形（Ｇ）、及び第１データ出力部４１が出力したクロック出力信号clk_outの波形（Ｆ）を概略的に示したグラフである。
【００６４】
図６（ａ）に示したように、制御信号発生部５０からの距離が遠い第１データ出力部４１が受信したクロック信号clkの波形（Ｅ）は立ち上がりが遅いタイミングとなっており、制御信号発生部５０からの距離が近い第４データ出力部４４が受信したクロック信号clkの波形（Ｄ）は早いタイミングで立ち上がっている。このことは上述した図２の場合と同様である。この立ち上がりタイミングの差を調節するために、本実施の形態では、第１データ出力部４１には高い基準電圧Vref_１を印加し、第４データ出力部４４には相対的に低い基準電圧Vref_ｉを印加している。
【００６５】
図６（ｂ）に示したように、高い基準電圧Vref_１が印加される第１データ出力部４１では、図４に示したＮＭＯＳトランジスタＮ８のターンオン抵抗値が低くなり、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ７のクロック信号clkに対する応答が素早くなる。これにより、波形（Ｅ）のようなクロック信号clkの入力に対して、波形（Ｆ）のようなクロック出力信号clk_outが得られている。これに対し、第４データ出力部４４では、波形（Ｄ）のようなクロック信号clkの入力に対して、波形（Ｇ）のようなクロック出力信号clk_outが得られている。
【００６６】
このように、制御信号発生部５０からの距離に応じた基準電圧を、各データ出力部４１〜４４に印加することにより、入力されるクロック信号の立ち上がりタイミングの差を補うことができることになる。
【００６７】
本実施の形態では、第１基準電圧発生部１０及び第２基準電圧発生部２０から出力される電圧として、図３で示したように二つの互いに異なる基準電圧を用いたが、別の実施の形態では、二つの基準電圧のうち一つの基準電圧として、外部から印加される電源電圧や接地電圧を用いてもよい。
【００６８】
また、チップ内の全ての領域で、常に上記基準電圧を維持するように構成することもできるが、特定の領域でのみスイッチを動作させて、特定の時間の間のみ上記基準電圧を印加するようにしてもよい。これにより、上記基準電圧を印加する両端間の電圧差により継続的に電流が流れ、パワーの消耗をもたらすのを防ぐことができる。
【００６９】
次に、別の実施の形態に係る半導体メモリ素子の信号伝達制御装置をアドレス入力装置に適用した例を説明する。
【００７０】
一般に、アドレス入力装置には、データ出力装置と同様に、信号発生部からの距離の差に応じて受信した制御信号に信号伝達遅延差が発生するという問題点がある。この場合、入力信号のセットアップタイム（set up time）とホールドタイム（hold time）とが、その信号伝達遅延差の原因となっている。
【００７１】
図７は、本発明の実施の形態に係る同期式のアドレス入力装置の構成を示したブロック図である。このアドレス入力装置では、アドレス信号addが入力されて、ストローブされるときに、信号伝達遅延差を低減してストローブされるタイミングを同期させている。
【００７２】
図７に示したように、本発明の実施の形態に係るアドレス入力装置は、第１基準電圧発生部６０と、第２基準電圧発生部７０と、第１基準電圧発生部６０と第２基準電圧発生部７０との間に複数の接続ノードを有し、これら複数の接続ノードを介して、複数の異なるレベルの基準電圧Vref_1〜Vref_iを出力させるために直列接続された抵抗素子Ｒ１、Ｒ２及びＲ３を有する抵抗部８０と、アドレス出力信号add_outを制御するクロック信号であるストローブクロック信号strobe_clkを出力する制御信号発生部６５と、アドレス信号add、ストローブクロック信号strobe_clk及び前記基準電圧Vref_1〜Vref_iを受信し、アドレス出力信号add_outのストローブを制御するアドレス入力部９０、１００、１１０、１２０とを備えている。
【００７３】
第１基準電圧発生部６０、第２基準電圧発生部７０、制御信号発生部６５及び抵抗部８０については、図３に示した実施の形態と同様の構成であるので、ここではその詳細な説明を省略する。
【００７４】
各アドレス入力部９０、１００、１１０及び１２０は、外部からのアドレス信号addを受信する入力部９１、１０１、１１１及び１２１と、基準電圧Vref_1〜Vref_iを受信し、これら相異なる基準電圧Vref_1〜Vref_iに応じて受信したアドレス信号addの出力のタイミングを調節する内部クロック信号を出力する遅延部９２、１０２、１１２及び１２２と、制御信号発生部６５からストローブクロック信号strobe_clkを受信し、上記内部クロック信号に応じて、ラッチしてアドレス信号のストローブを制御し、アドレス出力信号add_outを出力するストローブ部９３、１０３、１１３及び１２３を含んで構成されている。
【００７５】
本実施の形態では、各アドレス入力部９０、１００、１１０及び１２０は、  制御信号発生部６５からの距離が遠くなる程小さな基準電圧を受けるように構成されている。すなわち、ストローブクロック信号strobe_clkを出力する制御信号発生部６５からの距離が遠く、ストローブクロック信号strobe_clkが遅く入力されるアドレス入力部１２０には、相対的に低い基準電圧Vref_iが入力され、制御信号発生部６５からの距離が近く、ストローブクロック信号strobe_clkが速やかに入力されるアドレス入力部９０には、相対的に高い基準電圧Vref_1が入力されている。アドレス入力部１００及び１１０にも、それぞれ抵抗Ｒ１、Ｒ２、Ｒ３で分圧された基準電圧Vref_2及びVref_3が入力されている。
【００７６】
これにより、上述したセットアップ時間及びホールド時間が調節され、各アドレス入力部９０〜１２０が受信するストローブクロック信号strobe_clkの信号伝達遅延差を低減することができる。
【００７７】
次に、さらに別の実施の形態に係る半導体メモリ素子の信号伝達制御装置をセンスアンプ駆動装置に適用した例を説明する。
【００７８】
図８は、本発明の実施の形態に係るセンスアンプ駆動装置の構成を示したブロック図である。
【００７９】
図８に示したように、本発明の実施の形態に係るセンスアンプ駆動装置は、第１基準電圧発生部１３０と、第２基準電圧発生部１４０と、第１基準電圧発生部１３０と第２基準電圧発生部１４０との間に複数の接続ノードを有し、これら複数の接続ノードを介して、複数の異なるレベルの基準電圧Vref_1〜Vref_iを出力させるために直列接続された抵抗素子Ｒ４、Ｒ５及びＲ６を有する抵抗部１５０と、センスアンプ駆動部１６０、１７０、１８０及び１９０を制御するためのクロック信号となるＲＴＯ信号RTOを出力する制御信号発生部２００と、ＲＴＯ信号RTO及び基準電圧Vref_1〜Vref_iを受信するセンスアンプ駆動部１６０、１７０、１８０及び１９０とを備えている。本実施の形態では、第２基準電圧発生部１４０は、接地端となっている。
【００８０】
各センスアンプ駆動部１６０、１７０、１８０及び１９０は、制御信号発生部２００から受信したＲＴＯ信号RTOの入力レベルを判定するセンスアンプ（Ｓ／Ａ）アレイ１６１、１７１、１８１及び１９１と、受信した基準電圧Vref_1〜Vref_iに応じて、正しい波形の読み出しを正しいタイミングで送出するためのセンスアンプ（Ｓ／Ａ）ドライバ１６２、１７２、１８２及び１９２とを備えている。
【００８１】
各センスアンプ駆動部１６０、１７０、１８０及び１９０は、制御信号発生部２００からの距離に比例した基準電圧Vref_1〜Vref_ iが入力されるように構成されている。そして、これら相異なる基準電圧Vref_1〜Vref_iにより各センスアンプ駆動部１６０、１７０、１８０及び１９０の駆動能力を制御することができる。
【００８２】
例えば、制御信号発生部２００から最も近い位置にあるセンスアンプ駆動部１９０には、第２基準電圧発生部１４０から抵抗部１５０を介して、低い接地電圧ＧＮＤが印加され、これによりセンスアンプ駆動部１９０の駆動能力を低下させている。これに対し、制御信号発生部２００から遠い位置にあるセンスアンプ駆動部１６０には、第１基準電圧発生部１３０から抵抗部１５０を介して、高い基準電圧Vref_１が印加され、これによりセンスアンプ駆動部１６０の駆動能力を向上させている。このようにして、各センスアンプ駆動部１６０、１７０、１８０及び１９０が受信するＲＴＯ信号RTOの信号伝達遅延差をセンスアンプドライバ１６２〜１９２において低減することができるようになっている。
【００８３】
本実施の形態では、第２基準電圧発生部１４０を接地端としたが、別の実施の形態では接地電圧を異なる基準電圧を発生させるようにしてもよい。
【００８４】
以上、同期式ＤＲＡＭに基づいて、本発明を説明したが、本発明は他の半導体素子の信号伝達制御装置に適用することも可能である。
【００８５】
【発明の効果】
上述のように、本発明に係る半導体メモリ素子の信号伝達制御装置によれば、制御信号発生部が、該制御信号発生部から異なる距離に位置する複数の制御信号受信部のそれぞれに同一の制御信号を伝送するときに、複数の制御信号受信部の間で、前記制御信号発生部からの距離の差に応じて発生する信号伝達遅延差を低減することができるので、前記制御信号を受信して駆動するタイミングを同期させることができる。また、本発明に係る半導体メモリ素子の信号伝達制御装置によれば、同期式半導体メモリ素子における制御信号受信部が複数のデータ出力端子となる場合、これらデータ出力端子の間で、制御信号発生部からの距離の差に応じて発生する信号伝達の遅延差を低減し、データ出力信号を出力するタイミングを同期させることができる。
【００８６】
また、本発明に係る半導体メモリ素子の信号伝達制御装置によれば、制御信号受信部がアドレス入力部となる場合、アドレス入力装置のセットアップタイム及びホールドタイムの差を低減して、アドレス信号を入力するタイミングを同期させることができる。
【００８７】
また、本発明に係る半導体メモリ素子の信号伝達制御装置によれば、制御信号受信部がセンスアンプとなる場合、センスアンプの読み出し信号を出力するタイミングを同期させることができる。
【図面の簡単な説明】
【図１】  制御信号発生部が、制御信号受信部となる出力ピンに、制御信号を伝送する様子を模式的に示したブロック図である。
【図２】  図１に示した制御信号発生部から、出力ピンに伝送されるクロック信号の立ち上がり波形を模式的に示したグラフである。
【図３】  本発明の実施の形態に係る半導体メモリ素子の信号伝達制御装置の構成を示す回路図である。
【図４】  図３に示した第1データ出力部の構成を示す回路図である。
【図５】  図３に示した制御信号発生部から各データ出力部までの距離Ｘと各データ出力部に印加される基準電圧Vrefとの関係を示したグラフである。
【図６】  （ａ）は、図３に示した第１データ出力部及び第４データ出力部が受信したクロック信号の立ち上がり波形を模式的に示したグラフであり、（ｂ）は、図３に示した第１データ出力部及び第４データ出力部が出力するクロック出力信号の立ち下がり波形を模式的に示したグラフである。
【図７】  本発明の別の実施の形態に係る半導体メモリ素子の信号伝達制御装置の構成を示すブロック図である。
【図８】  本発明のさらに別の実施の形態に係る半導体メモリ素子の信号伝達制御装置の構成を示すブロック図である。
【符号の説明】
１０、６０、１３０   第１基準電圧発生部
２０、７０、１４０   第２基準電圧発生部
３０、８０、１５０   抵抗部
４１〜４４   データ出力部
５０   制御信号発生部
９０、１００、１１０、１２０   アドレス入力部
１６０、１７０、１８０、１９０   センスアンプ駆動部
Ｖref_1〜Ｖref_i 基準電圧
Ｖ１〜Ｖ４  電源電圧
clk クロック信号
clk_out クロック出力信号
data  データ入力信号
DQ  データ出力信号
add アドレス信号
add_out アドレス出力信号
strobe_clk ストローブクロック信号
RTO ＲＴＯ信号
【図１】
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【図２】
0004228182.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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