(57)【特許請求の範囲】
【請求項１】
所定の参照電圧に応じた第１の電流を流す第１の定電流回路と、
該第１の定電流回路に直列に接続され前記参照電圧に応じて、前記第１の電流と比べ検出誤差として許容できるレベル分だけ電流値が高い第２の電流を流す第２の定電流回路と、
前記第１の定電流回路に並列にダイオード接続され、前記第２の電流と前記第１の電流との差分の電流を流す、しきい値検出対象用の第１のＭＯＳトランジスタとを備えたことを特徴とするしきい値検出回路。
【請求項２】
所定の参照電圧に応じた第１の電流を流す第１の定電流回路と、
該第１の定電流回路に直列に接続され前記参照電圧に応じて、前記第１の電流と比べ検出誤差として許容できるレベル分だけ電流値が高い第２の電流を流す第２の定電流回路と、
前記第１の定電流回路に並列にダイオード接続され、前記第２の電流と前記第１の電流との差分の電流を流す第１のＭＯＳトランジスタと、
前記第１の定電流回路と前記第２の定電流回路とが接続されたノードの電圧が前記参照電圧と等しくなるように前記第１のＭＯＳトランジスタの基板バイアス電圧を調整する基板バイアス電圧調整回路とを備えたことを特徴とするしきい値調整回路。
【請求項３】
所定の参照電圧に応じた第１の電流を流す第１の定電流回路と、
該第１の定電流回路に直列に接続され前記参照電圧に応じて、前記第１の電流と比べ検出誤差として許容できるレベル分だけ電流値が高い第２の電流を流す第２の定電流回路と、
前記第１の定電流回路に並列にダイオード接続され、前記第２の電流と前記第１の電流との差分の電流を流す第１のＭＯＳトランジスタと、
前記第１の定電流回路と前記第２の定電流回路とが接続されたノードの電圧が前記参照電圧と等しくなるように前記第１のＭＯＳトランジスタの基板バイアス電圧を調整する基板バイアス電圧調整回路と、
ゲートに入力電圧が入力され該入力電圧に応じた電流を流す、前記基板バイアス電圧調整回路により前記第１のＭＯＳトランジスタの基板バイアス電圧と同じ基板バイアス電圧に調整された第２のＭＯＳトランジスタとを備えたことを特徴とする二乗回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、しきい値検出回路、しきい値調整回路、および二乗回路に関する。
【０００２】
【従来の技術】
従来より、アナログ信号を入力し、入力されたアナログ信号を乗算する乗算回路が知られている。
【０００３】
図４は、従来の乗算回路の回路図である。
【０００４】
図４に示す乗算回路４００には、直流電圧Ｖｄが重畳されたアナログ電圧ｖｄが入力される入力端子４１１と、各一端が入力端子４１１に共通接続された２つのＮＭＯＳトランジスタ４１２，４１３と、それらＮＭＯＳトランジスタ４１２，４１３のゲートに接続された入力端子４１４，４１５とが備えられている。入力端子４１４には直流電圧Ｖｇが重畳されたアナログ電圧ｖｇが入力され、入力端子４１５には直流電圧Ｖｇが入力される。
【０００５】
また、この乗算回路４００には、各一方の入力側がＮＭＯＳトランジスタ４１２，４１３の各他端に接続された電流電圧変換回路４１６，４１７と、それら電流電圧変換回路４１６，４１７の各他方の入力側に共通接続された入力端子４１８が備えられている。電流電圧変換回路４１６は、演算増幅回路４１６ａと抵抗素子４１６ｂから構成されており、電流電圧変換回路４１７は、演算増幅回路４１７ａと抵抗素子４１７ｂから構成されている。また、入力端子４１８には直流電圧Ｖｄが入力される。
【０００６】
さらに、乗算回路４００には、入力側が電流電圧変換回路４１６，４１７の出力側に接続された減算回路４１９と、その減算回路４１９の出力側に接続された出力端子４２０が備えられている。
【０００７】
このように構成された乗算回路４００では、アナログ電圧ｖｇが正の電圧値の場合、ＮＭＯＳトランジスタ４１２，４１３の飽和領域において流れる電流Ｉ1，Ｉ2は、以下のように表わされる。
【０００８】
Ｉ1＝β1｛（Ｖｇ＋ｖｇ-Ｖｄ-Ｖｔ1）ｖｄ＋ｖｄ2／２｝
Ｉ2＝β2｛（Ｖｇ-Ｖｄ-Ｖｔ2）ｖｄ＋ｖｄ2／２｝
但し、β1，β2はプロセス（チャネル幅Ｗ，チャネル長Ｌやキャリアの移動等）で定まる定数、Ｖｔ1，Ｖｔ2はＮＭＯＳトランジスタ４１２，４１３のしきい値である。
【０００９】
ここで、電流電圧変換回路４１６，４１７を構成する抵抗素子４１６ｂ，４１７ｂの値を１Ωとすると、電流電圧変換回路４１６，４１７から出力される電圧ｖ１，ｖ２は、
ｖ１＝Ｖｄ-Ｉ1
ｖ２＝Ｖｄ-Ｉ2
となる。従って、減算回路４１９のゲインを１とし、かつβ1＝β2，Ｖｔ1＝Ｖｔ2とすると、出力端子４２０の電圧ｖ０は、
ｖ０＝β1ｖｇｖｄ
となる。このようにして、図４に示す乗算回路４００で、入力されたアナログ電圧ｖｇとアナログ電圧ｖｄとの乗算が行なわれる。ここで、入力されたアナログ電圧ｖｇとアナログ電圧ｖｄの値が同一の場合、二乗回路が実現される。
【００１０】
尚、アナログ電圧ｖｇが負の電圧値の場合も、上述したアナログ電圧ｖｇが正の電圧値の場合と同様にして、入力されたアナログ電圧ｖｇとアナログ電圧ｖｄとの乗算が行なわれる。
【００１１】
しかし、乗算回路４００を構成する２つのＮＭＯＳトランジスタ４１２，４１３の、チャネル幅Ｗ，チャネル長Ｌ等を表わすトランジスタサイズやしきい値等の特性を同一に製造することは困難であり、このため必ずしもβ1＝β2，Ｖｔ1＝Ｖｔ2とはならず、従って高い精度で乗算を行なうことは困難であるという問題がある。
【００１２】
そこで、特公昭６３−４６４７４号公報に、１つのＮＭＯＳトランジスタを用いてアナログ信号の乗算を行なう乗算回路が提案されている。
【００１３】
図５は、特公昭６３−４６４７４号公報に提案された乗算回路の回路図である。
【００１４】
尚、図４に示す乗算回路４００の構成要素と同一の構成要素には同じ符号を付して説明する。
【００１５】
図５に示す乗算回路５００には、前述した入力端子４１１，４１８，ＮＭＯＳトランジスタ４１２，電流電圧変換回路４１６，減算回路４１９，出力端子４２０と、各一端がＮＭＯＳトランジスタ４１２のゲートに共通接続されるとともに、各他端が直流電圧Ｖｇが重畳されたアナログ電圧ｖｇが入力される入力端子４１４，直流電圧Ｖｇが入力される入力端子４１５に接続されたスイッチ５１１，５１２が備えられている。
【００１６】
また、乗算回路５００には、各一端が電流電圧変換回路４１６の出力側に共通接続されたスイッチ５１３，５１４と、入力側がスイッチ５１３，５１４の他端に接続されるとともに出力側が減算回路４１９の入力側に接続されたサンプルホールド回路５１５，５１６が備えられている。
【００１７】
この乗算回路５００では、先ず、図示しないスイッチ切替手段によりスイッチ５１１，５１２がオン状態，オフ状態にされるとともに、スイッチ５１３，５１４もオン状態，オフ状態にされる。すると、ＮＭＯＳトランジスタ４１２を経由して電流電圧変換回路４１６に電流Ｉ1が流れ、その電流電圧変換回路４１６で電流・電圧変換された電圧ｖ１が出力される。この電圧ｖ１はスイッチ５１３を経由してサンプルホールド回路５１５に保持される。次いで、スイッチ５１１，５１２がオフ状態，オン状態に切り替えられるとともに、スイッチ５１３，５１４もオフ状態，オン状態に切り替えられて、ＮＭＯＳトランジスタ４１２を経由して電流電圧変換回路４１６に電流Ｉ2が流れその電流電圧変換回路４１６から電圧ｖ２が出力される。この電圧ｖ２はスイッチ５１４を経由してサンプルホールド回路５１６に保持される。これらの電圧ｖ１，ｖ２が減算回路４１９に入力され、図４を参照して説明したと同様にして、その減算回路４１９から出力端子４２０に電圧ｖ０（β1ｖｇｖｄ）が出力される。この電圧ｖ０は、１つのＮＭＯＳトランジスタ４１２を用いて得られたものであるため、互いに異なるサイズや特性を有する２つのＭＯＳトランジスタを用いた場合と比較し、高い精度で乗算結果を得ることができる。
【００１８】
【発明が解決しようとする課題】
しかし、上述した乗算回路５００では、乗算結果の精度を高めるには、ＮＭＯＳトランジスタ４１２の非飽和領域を広く確保する必要があり、従って高い電源電圧が必要であるという問題がある。
【００１９】
また、特公平４−５０６３３号公報には、エンハンス形のＭＯＳトランジスタに起因して発生する高調波歪みやバイアス電圧の印加に伴う構成の複雑化を避けるために、デプリーション形のＭＯＳトランジスタを用いた乗算回路が提案されている。しかし、この乗算回路では、デプリーション形のＭＯＳトランジスタの製造にあたり多くの工程が必要であるという問題がある。
【００２０】
さらに、特公平１−５９６２２号公報や特公平２−５２３０７号公報には、集積化にあたり比較的大きな面積や消費電力を必要とする抵抗素子に代えて、コンデンサ素子を用いた乗算回路が提案されている。しかし、一般に、コンデンサ素子の容量精度は低く、コンデンサ素子の容量精度を高めるためには、特別なプロセスが必要であるという問題がある。
【００２１】
また、特公平５−４２０３３号公報やＵＳパテント（パテントＮｏ．４５８５９６１）には、ＭＯＳトランジスタの飽和領域を用いた二乗回路が提案されている。しかし、これらの公報に提案された技術では、入力段において、電源電圧とグラウンドとの間に３つのＭＯＳトランジスタが直列接続された構成であるため、比較的高い電源電圧が必要であるという問題がある。
【００２２】
本発明は、上記事情に鑑み、比較的低い電源電圧で精度の高い乗算結果が得られる二乗回路に好適なしきい値検出回路、しきい値調整回路、およびその二乗回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成する本発明のしきい値検出回路は、
（１＿１）所定の参照電圧に応じた第１の電流を流す第１の定電流回路
（１＿２）その第１の定電流回路に直列に接続され上記参照電圧に応じて、上記第１の電流と比べ検出誤差として許容できるレベル分だけ電流値が高い第２の電流を流す第２の定電流回路
（１＿３）上記第１の定電流回路に並列にダイオード接続され、上記第２の電流と上記第１の電流との差分の電流を流す、しきい値検出対象用の第１のＭＯＳトランジスタを備えたことを特徴とする。
【００２４】
また、上記目的を達成する本発明のしきい値調整回路は、
（２＿１）所定の参照電圧に応じた第１の電流を流す第１の定電流回路
（２＿２）その第１の定電流回路に直列に接続され上記参照電圧に応じて、上記第１の電流と比べ検出誤差として許容できるレベル分だけ電流値が高い第２の電流を流す第２の定電流回路
（２＿３）上記第１の定電流回路に並列にダイオード接続され、上記第２の電流と上記第１の電流との差分の電流を流す第１のＭＯＳトランジスタ
（２＿４）上記第１の定電流回路と上記第２の定電流回路とが接続されたノードの電圧が上記参照電圧と等しくなるように上記第１のＭＯＳトランジスタの基板バイアス電圧を調整する基板バイアス電圧調整回路を備えたことを特徴とする。
【００２５】
さらに、上記目的を達成する本発明の二乗回路は、
（３＿１）所定の参照電圧に応じた第１の電流を流す第１の定電流回路
（３＿２）その第１の定電流回路に直列に接続され上記参照電圧に応じて、上記第１の電流と比べ検出誤差として許容できるレベル分だけ電流値が高い第２の電流を流す第２の定電流回路
（３＿３）上記第１の定電流回路に並列にダイオード接続され、上記第２の電流と上記第１の電流との差分の電流を流す第１のＭＯＳトランジスタ
（３＿４）上記第１の定電流回路と上記第２の定電流回路とが接続されたノードの電圧が上記参照電圧と等しくなるように上記第１のＭＯＳトランジスタの基板バイアス電圧を調整する基板バイアス電圧調整回路
（３＿５）ゲートに入力電圧が入力されその入力電圧に応じた電流を流す、上記基板バイアス電圧調整回路により上記第１のＭＯＳトランジスタの基板バイアス電圧と同じ基板バイアス電圧に調整された第２のＭＯＳトランジスタを備えたことを特徴とする。
【００２６】
本発明は、ＭＯＳトランジスタの，飽和領域における電流特性に着目してなされたものであり、例えばＮＭＯＳトランジスタの場合、その飽和領域における電流Ｉは、
Ｉ＝β／２（Ｖｇｓ-Ｖｔ）2        …（Ａ）
と表わすことができる。但し、βはプロセスで定まる定数、ＶｇｓはＮＭＯＳトランジスタのゲート・ソース間電圧、ＶｔはＮＭＯＳトランジスタのしきい値である。ここで、ＮＭＯＳトランジスタに微小電流を流すことによりＶｔを求め、その求めたＶｔを、例えば０に調整すると、上述した式（Ａ）は
Ｉ∝Ｖｇｓ2        …（Ｂ）
となる。このような電流Ｉを電圧に変換すれば、Ｖｇｓ2に比例した電圧が得られる。
【００２７】
本発明のしきい値検出回路は、第１のＭＯＳトランジスタに、検出誤差として許容できるレベルとしての、上記第２の電流と第１の電流との差分の電流を流す構成であり、その差分の電流を十分小さくすることにより第１のＭＯＳトランジスタのしきい値を求めることができる。
【００２８】
また、本発明のしきい値調整回路は、基板バイアス電圧調整回路で第１の定電流回路と第２の定電流回路とが接続されたノードの電圧が参照電圧と等しくなるように、第１のＭＯＳトランジスタの基板バイアス電圧を調整するものであるため、その第１のＭＯＳトランジスタのしきい値を参照電圧で調整することができる。
【００２９】
さらに、本発明の二乗回路は、基板バイアス電圧調整回路により第１のＭＯＳトランジスタの基板バイアス電圧と同じ基板バイアス電圧に調整された第２のＭＯＳトランジスタを備え、その第２のＭＯＳトランジスタのゲートに入力電圧を入力しその入力電圧に応じた電流を流すものであるため、第２のＭＯＳトランジスタを、例えばＮＭＯＳトランジスタとすると、そのＮＭＯＳトランジスタの飽和領域における電流Ｉは、
Ｉ＝β／２（Ｖｉｎ-Ｖｒｅｆ）2        …（Ｃ）
と表わすことができる。但し、ＶｉｎはＮＭＯＳトランジスタのゲートに入力される、上述した式（Ａ）におけるゲート・ソース間電圧Ｖｇｓに代わる入力電圧である。またＶｒｅｆは、上述した式（Ａ）におけるＮＭＯＳトランジスタのしきい値Ｖｔに代わる参照電圧である。ここで、Ｖｒｅｆを、例えば０に調整すると、上述した式は
Ｉ∝Ｖｉｎ2
となる。このような電流Ｉを電圧に変換すれば、入力された入力電圧Ｖｉｎの二乗に比例した電圧が得られる。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００３１】
図１は、本発明の第１実施形態のしきい値検出回路の回路図である。
【００３２】
図１に示すしきい値検出回路１１０には、電源電圧ＶｄｄとグラウンドＧＮＤ間に直列接続されたＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２と、そのＮＭＯＳトランジスタ１１２のゲートに接続されて所定の参照電圧Ｖｒｅｆが入力される入力端子１１６が備えられている。
【００３３】
また、このしきい値検出回路１１０には、ゲートが入力端子１１６に接続されその入力端子１１６に入力された参照電圧Ｖｒｅｆに応じた第１の電流Ｉ1を流すＮＭＯＳトランジスタ１１３（本発明にいう第１の定電流回路に相当）が備えられている。
【００３４】
さらに、しきい値検出回路１１０には、ＮＭＯＳトランジスタ１１３に直列に接続され参照電圧Ｖｒｅｆに応じて、第１の電流Ｉ1と比べ検出誤差として許容できるレベル分だけ電流値が高い第２の電流Ｉ2を流すＰＭＯＳトランジスタ１１４（本発明にいう第２の定電流回路に相当）が備えられている。このＰＭＯＳトランジスタ１１４のゲートは、ＰＭＯＳトランジスタ１１１のゲート、およびＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２との接続点に接続されている。
【００３５】
また、しきい値検出回路１１０には、ＮＭＯＳトランジスタ１１３に並列にダイオード接続されるとともに出力端子１１７に接続された、第２の電流Ｉ2と第１の電流Ｉ1との差分の電流Ｉdsを流す、しきい値検出対象用のＮＭＯＳトランジスタ１１５（本発明にいう第１のＭＯＳトランジスタに相当）が備えられている。ここで、ＰＭＯＳトランジスタ１１１，ＮＭＯＳトランジスタ１１２，１１３，１１５と、ＰＭＯＳトランジスタ１１４とのトランジスタサイズ比は、１：１＋α（αは１から１０％程度）である。
【００３６】
このように構成されたしきい値検出回路１１０の入力端子１１６に、所定の参照電圧Ｖｒｅｆが入力される。すると、ＮＭＯＳトランジスタ１１２，１１３がオン状態になる。ＮＭＯＳトランジスタ１１２がオン状態になるため、ＰＭＯＳトランジスタ１１１，１１４のゲート電位が低下し、ＰＭＯＳトランジスタ１１１，１１４がオン状態になり、それらＰＭＯＳトランジスタ１１１，１１４には、サイズ比１：１＋αに見合った電流が流れる。即ち、ＰＭＯＳトランジスタ１１１には、電源電圧Ｖｄｄ→ＰＭＯＳトランジスタ１１１→ＮＭＯＳトランジスタ１１２→グラウンドＧＮＤの経路でサイズ比１に見合った電流Ｉ3が流れる。一方、ＰＭＯＳトランジスタ１１４には、ゲートに入力された参照電圧Ｖｒｅｆによりオン状態にされたＮＭＯＳトランジスタ１１３に流れる電流Ｉ1と、そのＮＭＯＳトランジスタ１１３に並列接続されたＮＭＯＳトランジスタ１１５に流れる電流Ｉdsとの合計であるサイズ比（１＋α）に見合った電流Ｉ2が流れる。
【００３７】
ここで、出力端子１１７には、ＮＭＯＳトランジスタ１１５に流れる電流Ｉdsによる、そのＮＭＯＳトランジスタ１１５の飽和領域におけるゲート・ソース間の電圧Ｖｇｓが出力される。この電圧Ｖｇｓは、
Ｖｇｓ＝Ｖｔ＋（２Ｉds／β）1/2
と表すことができる。但し、βはプロセスで定まる定数、ＶｔはＮＭＯＳトランジスタ１１５のしきい値である。ここで、電流Ｉdsは、検出誤差として許容できるレベルの十分小さい電流であり、従って電圧Ｖｇｓは、
Ｖｇｓ≒Ｖｔ
となる。このようにして、ＮＭＯＳトランジスタ１１５のしきい値Ｖｔが検出される。次に、このしきい値Ｖｔを用いて、入力されるアナログ電圧を二乗して出力する二乗回路について説明する。
【００３８】
図２は、本発明の第１実施形態の二乗回路の回路図である。
【００３９】
図２に示す二乗回路１００には、図１に示すしきい値検出回路１１０と、そのしきい値検出回路１１０を構成するＮＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１４とが接続されたノードの電圧が参照電圧Ｖｒｅｆと等しくなるようにＮＭＯＳトランジスタ１１５の基板バイアス電圧を調整するオペアンプ１２１（本発明にいう基板バイアス電圧調整回路に相当）が備えられている。尚、しきい値検出回路１１０およびオペアンプ１２１からしきい値調整回路１２０が構成されている。
【００４０】
また、二乗回路１００には、参照電圧Ｖｒｅｆよりも高い入力電圧ｖｉｎが入力される入力端子１３１と、その入力端子１３１にゲートが接続されそのゲートに入力された入力電圧ｖｉｎに応じた電流を流す、オペアンプ１２１によりＮＭＯＳトランジスタ１１５の基板バイアス電圧と同じ基板バイアス電圧に調整されたＮＭＯＳトランジスタ１３２（本発明にいう第２のＭＯＳトランジスタ）が備えられている。
【００４１】
さらに、二乗回路１００には、電源電圧ＶｄｄとＮＭＯＳトランジスタ１３２間に配置されたＰＭＯＳトランジスタ１３３と、ゲートがＰＭＯＳトランジスタ１３３のゲートに接続されるとともにＮＭＯＳトランジスタ１３２とＰＭＯＳトランジスタ１３３との接続点に接続されたＰＭＯＳトランジスタ１３４と、そのＰＭＯＳトランジスタ１３４とグラウンドＧＮＤ間に配置された抵抗素子１３５と、ＰＭＯＳトランジスタ１３４と抵抗素子１３５との接続点に接続された出力端子１３６とが備えられている。
【００４２】
このように構成された二乗回路１００の入力端子１１６，１３１に参照電圧Ｖｒｅｆ，入力電圧ｖｉｎが入力される。すると、オペアンプ１２１の正相入力にはＮＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１４とが接続されたノードの電圧（しきい値Ｖｔ）が入力され、また逆相入力には参照電圧Ｖｒｅｆが入力される。オペアンプ１２１では、そのノードの電圧が参照電圧Ｖｒｅｆと等しくなるように、そのオペアンプ１２１からＮＭＯＳトランジスタ１１５のバックゲートに向けて調整電圧が出力され、これによりＮＭＯＳトランジスタ１１５の基板バイアス電圧が調整される。
【００４３】
また、ＮＭＯＳトランジスタ１３２のゲートには入力電圧ｖｉｎが入力されており、そのＮＭＯＳトランジスタ１３２のバックゲートにもオペアンプ１２１からの調整電圧が入力され、これによりＮＭＯＳトランジスタ１３２はオン状態になる。すると、ＰＭＯＳトランジスタ１３３とＮＭＯＳトランジスタ１３２の接続点の電位が低下してＰＭＯＳトランジスタ１３３がオン状態になり、電源電圧Ｖｄｄ→ＰＭＯＳトランジスタ１３３→ＮＭＯＳトランジスタ１３２→グラウンドＧＮＤの経路で電流が流れる。また、ＰＭＯＳトランジスタ１３４もオン状態になり、電源電圧Ｖｄｄ→ＰＭＯＳトランジスタ１３４→抵抗素子１３５→グラウンドＧＮＤの経路で電流が流れる。ここで、ＰＭＯＳトランジスタ１３４に流れる電流をＩとすると、この電流Ｉは、
Ｉ＝β／２（ｖｉｎ-Ｖｒｅｆ）2      …（１）
と表わされる。ここで、抵抗素子１３５の値Ｒを２／βとすると、出力端子１３６の電圧ｖｏは
ｖ０＝（ｖｉｎ-Ｖｒｅｆ）2          …（２）
と表わされる。さらに、Ｖｒｅｆ＝０とすれば（２）式は、
ｖ０＝（ｖｉｎ）2                    …（３）
と表わされる。このようにして、入力電圧ｖｉｎが２乗された電圧ｖ０が得られる。
【００４４】
上述したように、本実施形態の二乗回路１００では、ＮＭＯＳトランジスタ１１５の飽和領域におけるしきい値Ｖｔが参照電圧Ｖｒｅｆと等しくなるようにオペアンプ１２１でＮＭＯＳトランジスタ１１５の基板バイアス電圧に調整されるとともに、入力電圧ｖｉｎが入力されたＮＭＯＳトランジスタ１３２もその基板バイアス電圧に調整されて、上記（３）式で表わされる、入力電圧ｖｉｎが２乗された電圧ｖ０を得るものであるため、従来の、乗算結果の精度を高めるために高い電源電圧を印加して非飽和領域を広げる技術や、入力段において電源電圧とグラウンド間に３つのＭＯＳトランジスタが直列接続された技術と比較し、比較的低い電源電圧で精度の高い乗算結果が得られる。
【００４５】
図３は、本発明の第２実施形態の二乗回路の回路図である。
【００４６】
前述した第１実施形態の二乗回路１００では、ＮＭＯＳトランジスタのしきい値Ｖｔを用いた例で説明したが、本実施形態ではＰＭＯＳトランジスタのしきい値Ｖｔを用いた例で説明する。図３に示す二乗回路２００を構成するしきい値検出回路２１０には、電源電圧ＶｄｄとグラウンドＧＮＤ間に直列接続されたＰＭＯＳトランジスタ２１２およびＮＭＯＳトランジスタ２１１と、そのＰＭＯＳトランジスタ２１２のゲートに接続されて所定の参照電圧Ｖｒｅｆが入力される入力端子２１６が備えられている。また、ゲートが入力端子２１６に接続されその入力端子２１６に入力された参照電圧Ｖｒｅｆに応じた第１の電流Ｉ1を流すＰＭＯＳトランジスタ２１３（本発明にいう第１の定電流回路に相当）が備えられている。さらに、そのＰＭＯＳトランジスタ２１３に直列に接続され参照電圧Ｖｒｅｆに応じて、第１の電流Ｉ1と比べ検出誤差として許容できるレベル分だけ電流値が高い第２の電流Ｉ2を流すＮＭＯＳトランジスタ２１４（本発明にいう第２の定電流回路に相当）が備えられている。このＮＭＯＳトランジスタ２１４のゲートは、ＮＭＯＳトランジスタ２１１のゲート、およびＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１１の接続点に接続されている。また、ＰＭＯＳトランジスタ２１３に並列にダイオード接続された、第２の電流Ｉ2と第１の電流Ｉ1との差分の電流Ｉsdを流す、しきい値検出対象用のＰＭＯＳトランジスタ２１５（本発明にいう第１のＭＯＳトランジスタに相当）が備えられている。ここで、ＰＭＯＳトランジスタ２１２，２１３，２１５，ＮＭＯＳトランジスタ２１１と、ＮＭＯＳトランジスタ２１４とのトランジスタサイズ比は、１：１＋α（αは１から１０％程度）である。
【００４７】
また、二乗回路２００には、しきい値検出回路２１０を構成するＰＭＯＳトランジスタ２１３とＮＭＯＳトランジスタ２１４とが接続されたノードの電圧が参照電圧Ｖｒｅｆと等しくなるようにＰＭＯＳトランジスタ２１５の基板バイアス電圧を調整するオペアンプ２２１（本発明にいう基板バイアス電圧調整回路に相当）が備えられている。尚、しきい値検出回路２１０とオペアンプ２２１からしきい値調整回路２２０が構成されている。
【００４８】
さらに、二乗回路２００には、参照電圧Ｖｒｅｆよりも低い入力電圧ｖｉｎが入力される入力端子２３１と、その入力端子２３１にゲートが接続されそのゲートに入力された入力電圧ｖｉｎに応じた電流を流す、オペアンプ２２１によりＰＭＯＳトランジスタ２１５の基板バイアス電圧と同じ基板バイアス電圧に調整されたＰＭＯＳトランジスタ２３２（本発明にいう第２のＭＯＳトランジスタ）と、そのＰＭＯＳトランジスタ２３２とグラウンドＧＮＤ間に配置されたＮＭＯＳトランジスタ２３３が備えられている。
【００４９】
また、二乗回路２００には、ゲートがＮＭＯＳトランジスタ２３３のゲートに接続されるとともにＰＭＯＳトランジスタ２３２とＮＭＯＳトランジスタ２３３との接続点に接続されたＮＭＯＳトランジスタ２３８と、そのＮＭＯＳトランジスタ２３８と電源電圧Ｖｄｄ間に配置されたＰＭＯＳトランジスタ２３７が備えられている。さらに、ゲートがＰＭＯＳトランジスタ２３７のゲートに接続されるとともにＰＭＯＳトランジスタ２３７とＮＭＯＳトランジスタ２３８との接続点に接続されたＰＭＯＳトランジスタ２３４と、ＰＭＯＳトランジスタ２３４とグラウンドＧＮＤ間に配置された抵抗素子２３５と、ＰＭＯＳトランジスタ２３４と抵抗素子２３５との接続点に接続された出力端子２３６とが備えられている。
【００５０】
このように構成された二乗回路２００の入力端子２１６，２３１に参照電圧Ｖｒｅｆ，入力電圧ｖｉｎが入力される。すると、ＰＭＯＳトランジスタ２１２，２１３がオン状態になる。ＰＭＯＳトランジスタ２１２がオン状態になるため、ＮＭＯＳトランジスタ２１１，２１４のゲート電位が上昇し、ＮＭＯＳトランジスタ２１１，２１４がオン状態になり、ＮＭＯＳトランジスタ２１１に電流Ｉ3が流れる。一方、ＮＭＯＳトランジスタ２１４には、ゲートに入力された参照電圧Ｖｒｅｆによりオン状態にされたＰＭＯＳトランジスタ２１３に流れる電流Ｉ1と、そのＰＭＯＳトランジスタ２１３に並列接続されたＰＭＯＳトランジスタ２１５に流れる電流Ｉsdとの合計である電流Ｉ2が流れる。ここで、電流Ｉsdは、検出誤差として許容できるレベルの十分小さい電流であり、従って、前述した図１に示すしきい値検出回路１１０の場合と同様にして、ＰＭＯＳトランジスタ２１５のしきい値Ｖｔが検出される。
【００５１】
このしきい値Ｖｔは、オペアンプ２２１の正相入力に入力される。また、オペアンプ２２１の逆相入力には参照電圧Ｖｒｅｆが入力されている。オペアンプ２２１では、しきい値Ｖｔが参照電圧Ｖｒｅｆと等しくなるように、そのオペアンプ２２１からＰＭＯＳトランジスタ２１５のバックゲートに調整電圧が入力され、これによりＰＭＯＳトランジスタ２１５の基板バイアス電圧が調整される。
【００５２】
また、ＰＭＯＳトランジスタ２３２のゲートには入力電圧ｖｉｎが入力されており、そのＰＭＯＳトランジスタ２３２のバックゲートにはオペアンプ２２１からの調整電圧が入力され、これによりＰＭＯＳトランジスタ２３２がオン状態になる。すると、ＮＭＯＳトランジスタ２３３，２３８の接続点の電位が上昇し、これらＮＭＯＳトランジスタ２３３，２３８がオン状態になり、これに伴いＰＭＯＳトランジスタ２３７，２３４もオン状態になり、従って電源電圧Ｖｄｄ→ＰＭＯＳトランジスタ２３４→抵抗素子２３５→グラウンドＧＮＤの経路で電流Ｉが流れる。出力端子２３６には、前述した図２に示す二乗回路１００の場合と同様にして、この電流Ｉに基づいた電圧ｖｏ＝（ｖｉｎ）2、即ち入力電圧ｖｉｎが２乗された電圧ｖ０が出力される。
【００５３】
このように第２実施形態の二乗回路２００では、ＰＭＯＳトランジスタ２１５の飽和領域におけるしきい値Ｖｔが参照電圧Ｖｒｅｆと等しくなるようにオペアンプ２２１でＰＭＯＳトランジスタ２１５の基板バイアス電圧に調整されるとともに、入力電圧ｖｉｎが入力されたＰＭＯＳトランジスタ２３２もその基板バイアス電圧に調整されて、入力電圧ｖｉｎが２乗された電圧ｖ０を得るものであるため、やはり比較的低い電源電圧で精度の高い乗算結果が得られる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、比較的低い電源電圧で精度の高い乗算結果が得られる二乗回路に好適なしきい値検出回路、しきい値調整回路、およびその二乗回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のしきい値検出回路の回路図である。
【図２】本発明の第１実施形態の二乗回路の回路図である。
【図３】本発明の第２実施形態の二乗回路の回路図である。
【図４】従来の乗算回路の回路図である。
【図５】特公昭６３−４６４７４号公報に提案された乗算回路の回路図である。
【符号の説明】
１００，２００    二乗回路
１１０，２１０    しきい値検出回路
１１１，１１４，１３３，１３４，２１２，２１３，２１５，２３２，２３４，２３７    ＰＭＯＳトランジスタ
１１２，１１３，１１５，１３２，２１１，２１４，２３３，２３８    ＮＭＯＳトランジスタ
１１６，１３１，２１６，２３１    入力端子
１１７，１３６，２３６    出力端子
１２０，２２０    しきい値調整回路
１２１，２２１    オペアンプ
１３５，２３５    抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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