(57)【特許請求の範囲】
【請求項１】
変動する入力電圧が基板電圧として印加される電界効果トランジスタを有し、該入力電圧により発振周波数が制御されて所望の周波数のクロック信号を出力する電圧制御発振手段と、
前記クロック信号のパルス数を計数して不規則な計数値からなる乱数値を出力する計数手段と、
を備えたことを特徴とする乱数発生回路。
【請求項２】
請求項１記載の乱数発生回路において、前記電圧制御発振手段は、
奇数個のインバータがリング状に接続されたリング発振回路を有し、該奇数個のインバータの内の１個又は複数個のインバータを構成する電界効果トランジスタの基板に、変動する入力電圧が印加され、該入力電圧により発振周波数が制御されて所望の周波数のクロック信号を出力する構成にしたことを特徴とする乱数発生回路。
【請求項３】
請求項１記載の乱数発生回路において、前記電圧制御発振手段は、
奇数個のインバータがリング状に接続され、該奇数個のインバータの内の１個又は複数個のインバータに供給される電源電流が変化すると、発振周波数が変化して所定の周波数のクロック信号を出力するリング発振回路と、
複数個の電界効果トランジスタで構成され、該複数個の電界効果トランジスタの内の１個又は複数個の電界効果トランジスタの基板に、変動する入力電圧を印加して前記リング発振回路に供給する電源電流を変化させ、該リング発振回路の発振周波数を制御して所望の周波数のクロック信号を該リング発振回路から出力させるカレントミラー回路と、
を備えたことを特徴とする乱数発生回路。
【請求項４】
請求項１、２又は３記載の乱数発生回路において、
前記入力電圧として、コンタクトレスＩＣカードの受信信号の電圧を用いることを特徴とする乱数発生回路。
【請求項５】
請求項１、２、３又は４記載の乱数発生回路において、
前記入力電圧は、分圧抵抗で分圧した電圧を用いることを特徴とする乱数発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振手段及び計数手段を用いて乱数を発生する乱数発生回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献１；特開平１０−３４０１８３号公報
文献２；特開平５−３７３０７号公報
【０００３】
図２は、前記文献１に記載された従来の乱数発生回路の構成図である。
この乱数発生回路は、変動する入力電圧ＶR によって発振周波数が制御され、所定の周波数のクロック信号を出力する電圧制御発振回路（以下「ＶＣＯ」という。）１０を有し、この出力側にｎビットのカウンタ２０が接続されている。
【０００４】
この乱数発生回路では、変動する所望の入力電圧ＶR をＶＣＯ１０に入力し、この入力電圧ＶR の変動を利用して、該ＶＣＯ１０から発生するクロック信号の周波数を変化させている。このクロック信号のパルス数をカウンタで計数（以下「カウント」という。）することで、このカウンタ２０は周期が変動するクロック信号をカウントする。このカウンタ２０のカウントのアップ量あるいはダウン量を不規則にすることにより、計数値（以下「カウント値」という。）を乱数値Ｓ２０として生成し用いている。
図２の乱数発生回路に用いられるＶＣＯ１０としては、例えば、前記文献２のような回路や、図３のような回路がある。
【０００５】
図３は、図２の乱数発生回路に用いられる従来のＶＣＯ１０の構成図である。
このＶＣＯ１０は、複数個のＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥＴ」という。）１１ａ，１１ｂ，１１ｃ，１１ｄ，…で構成されるカレントミラー回路１１と、奇数個（例えば、３個）のインバータ１２−１〜１２−３がリング状に接続されたリング発振回路１２とを有している。
【０００６】
このＶＣＯ１０では、電源電圧ＶＤＤを印加すると共に、変動する入力電圧ＶR をカレントミラー回路１１内のＭＯＳＦＥＴ１１ａのゲートに入力すると、その入力電圧ＶR に応答してＭＯＳＦＥＴ１１ｂ，１１ｃを流れる電流量が変化する。この変化に応答して、カレントミラー回路１１内のＭＯＳＦＥＴ１１ｄを流れる電源電流が変化する。ＭＯＳＦＥＴ１１ｄに流れる電源電流は、リング発振回路１２内の初段のインバータ１２−１に供給されているので、最終段のインバータ１２−３から、入力電圧ＶR に応じた発振周波数のクロック信号Ｓout が出力される。このクロック信号Ｓout のパルス数が図２のカウンタ２０でカウントされ、乱数値Ｓ２０が出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の図２及び図３の乱数発生回路では、ＶＣＯ１０の入力電圧ＶR を変動させることにより、このＶＣＯ１０の発振周波数を変化させ、所望の周波数のクロック信号Ｓout を出力するようにしているので、変動させる入力電圧ＶR の種類や、あるいは電源電圧ＶＤＤが高い場合にトランジスタの耐圧等を考慮し、工夫を施さなければならない。このため、乱数発生回路の回路規模が大きくなったり、電力消費量が大きくなる等の課題があった。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、乱数発生回路において、変動する入力電圧が基板（以下「サブストレート」という。）電圧として印加される電界効果トランジスタ（以下「ＦＥＴ」という。）を有し、該入力電圧により発振周波数が制御されて所望の周波数のクロック信号を出力する電圧制御発振手段と、前記クロック信号のパルス数をカウントして不規則なカウント値からなる乱数値を出力するカウント手段と、を備えている。
これにより、電圧制御発振手段内のＦＥＴのサブストレートに、変動する入力電圧が印加されると、サブストレート効果によってＦＥＴの閾値電圧が変動する。この結果、電圧制御発振手段の発振周波数が変動し、所望の周波数のクロック信号が出力される。このクロック信号のパルス数がカウント手段でカウントされ、不規則なカウント値からなる乱数値が出力される。
【０００９】
第２の発明は、第１の発明の乱数発生回路において、前記電圧制御発振手段は、奇数個のインバータがリング状に接続されたリング発振回路を有し、該奇数個のインバータの内の１個又は複数個のインバータを構成するＦＥＴのサブストレートに、変動する入力電圧が印加され、該入力電圧により発振周波数が制御されて所望の周波数のクロック信号を出力する構成にしている。
これにより、変動する入力電圧が電圧制御発振手段内のＦＥＴのサブストレートに印加されると、サブストレート効果によってそのＦＥＴの閾値電圧が変動する。これにより、電圧制御発振手段の発振周波数が変動し、所望の周波数のクロック信号が出力される。
【００１０】
第３の発明は、第１の発明の乱数発生回路において、前記電圧制御発振手段は、奇数個のインバータがリング状に接続され、該奇数個のインバータの内の１個又は複数個のインバータに供給される電源電流が変化すると、発振周波数が変化して所定の周波数のクロック信号を出力するリング発振回路と、複数個のＦＥＴで構成され、該複数個のＦＥＴの内の１個又は複数個のＦＥＴのサブストレートに、変動する入力電圧を印加して前記リング発振回路に供給する電源電流を変化させ、該リング発振回路の発振周波数を制御して所望の周波数のクロック信号を該リング発振回路から出力させるカレントミラー回路と、を備えている。
これにより、変動する入力電圧を、カレントミラー回路内のＦＥＴのサブストレートに印加すると、サブストレート効果によってＦＥＴの閾値電圧が変動し、リング発振回路に供給する電源電流が変化する。この変化によってリング発振回路の発振周波数が変動し、所望の周波数のクロック信号が出力される。
【００１１】
第４の発明は、第１、第２又は第３の発明の乱数発生回路において、前記入力電圧として、コンタクトレスＩＣ（集積回路）カードの受信信号の電圧を用いている。
コンタクトレスＩＣカードとは、接触端子を用いないで電磁波を用いて、カード読取装置との間で電源電力及び信号の送受を行うマイクロコンピュータ内蔵のカードである。ＩＣカードでは、データ暗号化のために乱数発生回路を内蔵させることがある。このようなコンタクトレスＩＣカード内に内蔵される乱数発生回路では、入力電圧として受信信号の電圧を用いた場合、この受信信号は一般にサイン波形を持ち、種々の信号が搬送波として存在しているので、この信号をある時間単位を切り出して該信号の電圧を見ると、同一無二であるので、ランダム性に優れている。これにより、より不規則な乱数値が得られる。
【００１２】
第５の発明は、第１、第２、第３又は第４の発明の乱数発生回路において、前記入力電圧は、分圧抵抗で分圧した電圧を用いている。これにより、分圧抵抗の抵抗値を調整することで、乱数生成の範囲（クロック信号の周波数）を制御することが可能となる。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す乱数発生回路の構成図である。
この乱数発生回路は、変動する入力電圧ＶR により発振周波数ｆが制御されて所望の周波数のクロック信号Ｓout を出力する電圧制御発振手段（例えば、ＶＣＯ）３０と、そのクロック信号Ｓout のパルス数をカウントして不規則なカウント値からなる乱数値Ｓ４０を出力するカウント手段（例えば、ｎビットのカウンタ）４０とを有している。
【００１４】
ＶＣＯ３０は、変動する入力電圧ＶR を所望の電圧に分圧してノードＮ１へ印加する２個の直列接続された分圧抵抗３１，３２を有している。ノードＮ１には、リング発振回路３３が接続されている。リング発振回路３３は、奇数個（例えば、３個）のインバータ３３−１〜３３−３を有し、これらがリング状に接続されている。各インバータ３３−１〜３３−３の電源端子は、所望の電源電圧が印加されるノードＮ１と接地電位のノードＮ２とに接続されている。各インバータ３３−１〜３３−３は、Ｐチャネル型ＭＯＳＦＥＴ（以下「ＰＭＯＳ」という。）及びＮチャネル型ＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。）からなるＣＭＯＳインバータで構成されている。
【００１５】
即ち、インバータ（例えば、初段のインバータ３３−１）は、ＰＭＯＳ３３−１ａ及びＮＭＯＳ３３−１ｂを有し、このＰＭＯＳ３３−１ａのソースがノードＮ１に接続され、ドレインがＮＭＯＳ３３−１ｂのドレインに接続されている。ＮＭＯＳ３３−１ｂのソースは、ノードＮ２に接続されている。ＰＭＯＳ３３−１ａのゲートとＮＭＯＳ３３−１ｂのゲートは共通接続され、最終段のインバータ３３−３の出力端子に接続されている。ＰＭＯＳ３３−１ａ及びＮＭＯＳ３３−１ｂのドレインは、次段のインバータ３３−２の入力端子に接続されている。本実施形態の特徴は、初段のインバータ３３−１を構成するＰＭＯＳ３３−１ａのサブストレートが、分圧抵抗３１及び３２の接続点に接続されていることである。
【００１６】
図４は、図１の乱数発生回路における入力電圧ＶR と発振周波数ｆの特性図である。また、図５は、入力電圧ＶR 及びクロック信号Ｓout の波形図である。この図４及び図５を参照しつつ、図１の乱数発生回路の動作を説明する。
図５に示すような変動する入力電圧ＶR が入力されると、この入力電圧ＶR が分圧抵抗３１及び３２で分圧されて所望の電圧がノードＮ１に印加される。これにより、リング発振回路３３内の各インバータ３３−１〜３３−３に電源電圧が印加されるので、これらの各インバータ３３−１〜３３−３が動作し、入力信号を反転して出力する反転動作を行い、リング発振回路３３が発振する。
【００１７】
リング発振回路３３では、図４に示すように、入力電圧ＶR が大きくなると発振周波数ｆも高くなる。ところが、本実施形態では、入力電圧ＶR が分圧抵抗３１，３２によって分圧され、この分圧抵抗３１及び３２の接続点の電圧がサブストレート電圧として、初段のインバータ３３−１内のＰＭＯＳ３３−１ａのサブストレートに印加される。このため、サブストレート効果により、ＰＭＯＳ３３−１ａの閾値電圧Ｖt が変動する。サブストレート効果とは、ＰＭＯＳ３３−１ａのサブストレートのバイアス電圧がソース電圧より大きくなった場合に、閾値電圧Ｖt が大きくなる効果である。
【００１８】
このようにＰＭＯＳ３３−１ａの閾値電圧Ｖt が変化すると、図５に示すように、リング発振回路３３の発振周波数ｆが変動し、このリング発振回路３３から、周波数が変動したクロック信号Ｓout が出力される。このクロック信号Ｓout のパルス数が、カウンタ４０でカウントされる。このカウンタ４０のカウントのアップ量あるいはダウン量を不規則にすることにより、カウント値を乱数値Ｓ４０として用いる。
【００１９】
この第１の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
（ａ）  ＶＣＯ３０によって不規則なクロック信号Ｓout を生成し、このクロック信号Ｓout のパルス数をカウンタ４０でカウントして乱数値Ｓ４０を生成するようにしたので、回路構成を複雑化することなく、乱数発生回路を構成することができる。
図６（ａ）、（ｂ）は、図１に用いられるコンタクトレスＩＣカードの受信信号を示す電圧波形図であり、同図（ａ）は全体の波形図、及び同図（ｂ）は一部分の拡大波形図である。
【００２０】
本実施形態の乱数発生回路を例えばコンタクトレスＩＣカード内に設ける場合、このコンタクトレスＩＣカードにおいて使用される受信信号の電圧を入力電圧ＶR として用いることができる。この受信信号は、図６（ａ）に示すように、様々な信号が搬送波として存在している。また、この受信信号は、図６（ｂ）に示すように、ある時間単位を切り出してこの受信信号の電圧を見ると、同一無二であるため、ランダム性に優れている。このような受信信号を入力電圧ＶR として用いた場合、該入力電圧ＶR を変動させるための工夫等が不要であるため、より容易な回路構成で乱数発生回路を実現することができる。
【００２１】
（ｂ）  初段のインバータ３３−１を構成するＰＭＯＳ３３−１ａの閾値電圧Ｖt を制御するようにしているので、入力電圧ＶR そのものの変動と共に、該ＰＭＯＳ３３−１ａのオン／オフ動作の変動もさせることができるので、より不規則な乱数値Ｓ４０を生成することができる。
【００２２】
（ｃ）  入力電圧ＶR を２つの分圧抵抗３１，３２にて分圧しているのは、この入力電圧ＶR が、電源電圧（例えば、５Ｖ）よりも高い場合（例えば、６〜２０Ｖ程度）があるためである。入力電圧ＶR を分圧抵抗３１，３２で分圧することにより、インバータ３３−１〜３３−３を構成するＭＯＳＦＥＴを高耐圧トランジスタとすることなく、通常のＭＯＳＦＥＴを使用することができる。
また、２つの分圧抵抗３１，３２にて入力電圧ＶR を分圧するようにしているので、この２つの分圧抵抗３１，３２の抵抗値を調整することで、乱数生成の範囲（クロック信号Ｓout の周波数ｆ）を制御することが可能となる。
【００２３】
（第２の実施形態）
図７は、本発明の第２の実施形態を示す乱数発生回路の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この乱数発生回路では、図１のＶＣＯ３０と異なる構成のＶＣＯ５０が設けられ、この出力側に図１と同様のｎビットカウンタ４０が接続されている。
【００２４】
ＶＣＯ５０は、変動する入力電圧ＶR を所望の電圧に分圧してノードＮ１１へ印加する直列接続された２つの分圧抵抗５１，５２を有している。所望の電圧が印加されるノードＮ１１と接地電位のノードＮ１２との間には、ＶＣＯ５０の初段部分を構成するカレントミラー回路５３が接続され、この出力側にＰＭＯＳ５４，５５、ＮＭＯＳ５６，５７，５８、及びリング発振回路５９が接続されている。
【００２５】
カレントミラー回路５３は、ＮＭＯＳ５３ａ及びＰＭＯＳ５３ｂの直列回路と、ＮＭＯＳ５３ｄ及びＰＭＯＳ５３ｃの直列回路と、ＮＭＯＳ５３ｅ及びＰＭＯＳ５３ｆの直列回路とが、ノードＮ１２とＮ１１との間に接続されている。ＮＭＯＳ５３ａのゲートには、例えば、カレントミラー回路５３が動作するための最低レベルの制御電圧Ｖc が印加される。ＰＭＯＳ５３ｂ及び５３ｃは、ゲートが共通接続され、このゲートが該ＰＭＯＳ５３ｂのドレインに接続されている。ＰＭＯＳ５３ｂのサブストレートは、分圧抵抗５１及び５２の接続点に接続され、この接続点の電圧によって該ＰＭＯＳ５３ｂの閾値電圧Ｖt が変化するようになっている。ＮＭＯＳ５３ｄ及び５３ｅのゲートは共通接続され、このゲートが該ＮＭＯＳ５３ｄのドレインに接続されている。ＰＭＯＳ５３ｆのゲート及びドレインには、ＰＭＯＳ５３ｇのゲートが接続され、このＰＭＯＳ５３ｇのソースがノードＮ１１に接続されている。
【００２６】
ＰＭＯＳ５３ｆ及び５３ｇのゲートには、ＰＭＯＳ５４及び５５のゲートが接続され、これらのＰＭＯＳ５４及び５５のソースがノードＮ１１に接続されている。ＮＭＯＳ５３ｄ及び５３ｅのゲートには、ＮＭＯＳ５６，５７，５８のゲートが接続され、これらのＮＭＯＳ５６，５７，５８のソースがノードＮ１２に接続されている。ＰＭＯＳ５３ｇ，５４，５５のドレインとＮＭＯＳ５６，５７，５８のドレインとの間には、リング発振回路５９が接続されている。
リング発振回路５９は、奇数個（例えば、３個）のインバータ５９−１〜５９−３がリング状に接続され、最終段のインバータ５９−３から所望の周波数ｆのクロック信号Ｓout が出力され、このクロック信号Ｓout がｎビットのカウンタ４０に供給されるようになっている。
【００２７】
図８は、図７の乱数発生回路におけるＰＭＯＳ５３ｃを流れる電流Ｉと発振周波数ｆの特性図である。以下、この図８を参照しつつ、図７の乱数発生回路の動作を説明する。
ＮＭＯＳ５３ａのゲートに制御電圧Ｖc が入力されると、この制御電圧Ｖc に応じた電流ＩがＰＭＯＳ５３ｃ及びＮＭＯＳ５３ｄに流れる。この電流Ｉに対応する電流がＰＭＯＳ５３ｇ，５４，５５に流れ、リング発振回路５９内の各段のインバータ５９−１〜５９−３に電源電流として供給される。これにより、リング発振回路５９が動作し、最終段のインバータ５９−３から発振周波数ｆのクロック信号Ｓout が出力される。
【００２８】
本実施形態では、コンタクトレスＩＣカードの受信信号等の変動する入力電圧ＶR が入力される。この入力電圧ＶR は、分圧抵抗５１，５２で分圧され、所望の電圧がノードＮ１１に印加されると共に、この分圧抵抗５１及び５２の接続点の電圧が、サブストレート電圧としてカレントミラー回路５３内のＰＭＯＳ５３ｂのサブストレートに印加される。このため、入力電圧ＶR の変動に伴ってＰＭＯＳ５３ｂのサブストレートに印加されるサブストレート電圧が変動し、該ＰＭＯＳ５３ｂの閾値電圧Ｖt が制御される。この結果、ＰＭＯＳ５３ｃに流れる電流が変動し、この電流Ｉの変動に対応してＰＭＯＳ５３ｇ，５４，５５に流れる電流も制御される。これにより、リング発振回路５９の発振周波数ｆが変動し、周波数の変動するクロック信号Ｓout が最終段のインバータ５３−３から出力される。
このクロック信号Ｓout のパルス数がカウンタ４０でカウントされる。このカウンタ４０のカウントのアップ量あるいはダウン量を不規則にすることにより、この不規則なカウント値からなる乱数値Ｓ４０を出力することができる。
【００２９】
この第２の実施形態では、次の（ｉ）〜(iii）のような効果がある。
（ｉ）  従来の図３のＶＣＯ１０と比較して、変動する入力電圧ＶR を用いてＶＣＯ５０によって不規則なクロック信号Ｓout を生成し、このクロック信号Ｓout のパルス数をカウンタ４０でカウントして乱数値Ｓ４０を出力している。このため、ＰＭＯＳ５３ｃを流れる電流Ｉが、入力電圧ＶR の変化によって変動するため、リング発振回路５９の発振周波数ｆを不規則に変動させることができる。また、入力電圧ＶR として例えばコンタクトレスＩＣカードの受信信号の電圧を用いれば、該入力電圧ＶR を変動させるための工夫等が不要になり、より簡単な回路構成で乱数発生回路を実現できる。
【００３０】
（ii）  カレントミラー回路５３を構成するＰＭＯＳ５３ｂのサブストレートに、分圧抵抗５１及び５２の接続点の電圧を印加し、このＰＭＯＳ５３ｂの閾値電圧Ｖt を制御するようにしている。このため、入力電圧ＶR そのものの変動と共に、ＰＭＯＳ５３ｂのオン／オフ動作の変動もさせることができるので、より不規則な乱数値Ｓ４０を生成することができる。
【００３１】
(iii）  例えば、カレントミラー回路５３が動作するための最低レベルの制御電圧Ｖc を印加し、変動する入力電圧ＶR によってリング発振回路５９内の各段のインバータ５９−１〜５９−３の電源電流を変動させることができるため、２つの分圧抵抗５１及び５２の抵抗値を調整することにより、ＶＣＯ全体としての消費電流量を抑えつつ、乱数生成の範囲を調整することができる。この結果、低消費電力化を実現できる。
【００３２】
（変形例）
なお、本発明は上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（１）、（２）のようなものがある。
（１）  図１において、分圧抵抗３１及び３２の接続点の電圧を、初段のインバータ３３−１を構成するＰＭＯＳ３３−１ａのサブストレートに印加するようにしたが、他の段のインバータ３３−２あるいは３３−３のＰＭＯＳのサブストレートに印加するようにしても、上記実施形態とほぼ同様の作用、効果が得られる。また、リング発振回路３３を構成するインバータ３３−１〜３３−３の段数は任意の数でよく、しかもこれらの各インバータ３３−１〜３３−３，…を他のＦＥＴを用いた構成に変更してもよい。
【００３３】
（２）  図７において、分圧抵抗５１及び５２の接続点の電圧を、カレントミラー回路５３内のＰＭＯＳ５３ｂのサブストレートに印加するようにしたが、このカレントミラー回路５３内の他のＦＥＴのサブストレートに印加するようにしても、上記実施形態とほぼ同様の作用、効果が得られる。また、このカレントミラー回路５３を他のＦＥＴを用いた回路構成に変更してもよい。さらに、リング発振回路５９は、３段のインバータ５９−１〜５９−３で構成したが、この段数は任意の数でよい。
【００３４】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、電圧制御発振手段を構成するＦＥＴのサブストレートに、変動する入力電圧を印加し、この電圧制御発振手段から変動する周波数のクロック信号を出力するようにしたので、従来に比べ、入力電圧を変動させるための工夫等が不要であり、簡単な回路構成で乱数発生回路を実現できる。
【００３５】
第２の発明によれば、リング発振回路内のインバータを構成するＦＥＴのサブストレートに、変動する入力電圧を印加し、発振周波数を変動させるようにしたので、該入力電圧によってＦＥＴの閾値電圧が制御される。これにより、入力電圧そのものの変動と共に、ＦＥＴのオン／オフ動作の変動もさせることができるので、より不規則な乱数値が得られる。
【００３６】
第３の発明によれば、カレントミラー回路を構成するＦＥＴのサブストレートに、変動する入力電圧を印加し、リング発振回路に供給する電源電流を変化させて発振周波数を変動させるようにしたので、該入力電圧の変動によってＦＥＴの閾値電圧が制御される。これにより、入力電圧そのものの変動と共に、ＦＥＴのオン／オフ動作の変動もさせることができるので、より不規則な乱数値を得ることができる。
【００３７】
第４の発明によれば、入力電圧としてコンタクトレスＩＣカードの受信信号の電圧を用いるようにしたので、この受信信号はある時間単位を切り出して該受信信号の電圧を見ると、同一無二であるため、ランダム性に優れている。このため、発振周波数をより不規則に変動させることができ、より不規則な乱数値を得ることができる。特に、このようなコンタクトレスＩＣカードの受信信号を用いれば、従来のように入力信号を変動させるための工夫等が不要になり、回路構成をより簡単化できる。
【００３８】
第５の発明によれば、入力電圧として分圧抵抗で分圧した電圧を用いるようにしたので、この分圧抵抗の抵抗値を調整することにより、乱数生成の範囲（クロック信号の周波数）を制御することが可能となる。さらに、分圧抵抗の抵抗値を調整して電圧制御発振手段内の消費電流を抑えることにより、低消費電力化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す乱数発生回路の構成図である。
【図２】従来の乱数発生回路の構成図である。
【図３】図２のＶＣＯ１０の構成図である。
【図４】図１の入力電圧ＶR と発振周波数ｆの特性図である。
【図５】図１の入力電圧ＶR 及びクロック信号Ｓout の波形図である。
【図６】図１に用いられるコンタクトレスＩＣカードの受信信号の電圧波形図である。
【図７】本発明の第２の実施形態を示す乱数発生回路の構成図である。
【図８】図７の電流Ｉと発振周波数ｆの特性図である。
【符号の説明】
３０，５０    ＶＣＯ
３１，３２，５１，５２    分圧抵抗
３３，５９    リング発振回路
３３−１〜３３−３，５９−１〜５９−３    インバータ
３３−１ａ，５３ｂ    ＰＭＯＳ
４０    カウンタ
５３    カレントミラー回路
Ｓout     クロック信号
ＶR    入力電圧
【図１】
0004251759.tif 000002
【図２】
0004251759.tif 000003
【図３】
0004251759.tif 000004
【図４】
0004251759.tif 000005
【図５】
0004251759.tif 000006
【図６】
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【図７】
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【図８】
0004251759.tif 000009