(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のメモリセルトランジスタと、
前記メモリセルトランジスタのソース／ドレイン領域にそれぞれ接触する形で設けられたプラグ電極と、
前記メモリセルトランジスタのソース／ドレイン領域の一方のプラグ電極上に形成された第１の下部電極と上部電極との間に強誘電体膜を設けたサンドイッチ積層構造の強誘電体キャパシタと、
前記ソース／ドレイン領域の他方に接続されたプラグ電極の上部に形成された第２の下部電極と、
前記上部電極と前記第２の下部電極とを接続する配線層とを備えたことを特徴とする強誘電体メモリ。
【請求項２】
前記上部電極は、前記第１の下部電極上に設けられた一対の電極であって、その一対の上部電極は、それぞれ異なる前記第２の下部電極に配線層を介して接続したことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記第２の下部電極はコンタクトを介して前記配線層に接続され、前記第２の下部電極の前記コンタント側の面が、該コンタクトの接触面よりも大きい構造であることを特徴とする請求項１または請求項２記載の強誘電体メモリ。
【請求項４】
前記第２の下部電極は、コンタクトを介して前記配線層に接続し、前記上部電極上に前記配線層を直接接触させた構造であることを特徴とする請求項１または請求項２記載の強誘電体メモリ。
【請求項５】
前記第２の下部電極の上面に前記強誘電体膜が存在しない構造であることを特徴とする請求項１乃至請求項４のいずれかに記載の強誘電体メモリ。
【請求項６】
前記強誘電体膜は、前記上部電極と相似型で形成したことを特徴とする請求項１乃至請求項５のいずれかに記載の強誘電体メモリ。
【請求項７】
前記第１及び第２の下部電極の下面に、酸化防止効果のある耐酸化性導電体を形成したことを特徴とする請求項１乃至請求項６のいずれかに記載の強誘電体メモリ。
【請求項８】
前記プラグ電極の上部または全部は、酸化雰囲気中で導電性を失わない材料で構成したことを特徴とする請求項１乃至請求項６のいずれかに記載の強誘電体メモリ。
【請求項９】
前記プラグ電極の底部及び側面、または側面のみに酸化防止効果のある耐酸化性導電体を形成したことを特徴とする請求項１乃至請求項７のいずれかに記載の強誘電体メモリ。
【請求項１０】
前記プラグ電極の側面に酸化防止用の絶縁物サイドウォールを形成したことを特徴とする請求項１乃至請求項８のいずれかに記載の強誘電体メモリ。
【請求項１１】
ビット線コンタクト下に前記第２の下部電極を設けたことを特徴とする請求項１乃至請求項１０のいずれかに記載の強誘電体メモリ。
【請求項１２】
前記プラグ電極は、メモリセルに対して書き込み／読み出し動作を行うための回路部中の一部に形成され、前記プラグ電極と共に該プラグ電極上の前記第２の下部電極が、前記回路部の少なくとも一部に形成されたことを特徴とする請求項１乃至請求項１１のいずれかに記載の強誘電体メモリ。
【請求項１３】
前記回路部内の前記第２の下部電極は、異なるソース／ドレイン領域またはゲート電極上のプラグ電極を接続する配線として形成されたことを特徴とする請求項１２記載の強誘電体メモリ。
【請求項１４】
半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、
前記メモリセルトランジスタのソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該ソース／ドレイン領域に接触するように前記各プラグコンタクト内に第１及び第２のプラグ電極をそれぞれ形成する工程と、
前記第１及び第２のプラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、
一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、
少なくともメモリセル内では、前記一対の上部電極の下側の前記第１のプラグ電極上に第１の下部電極が残り、前記第２のプラグ電極上に第２の下部電極が残るように、前記下部電極層を加工する工程と、
前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、
前記一対の上部電極及び前記第２の下部電極に達する配線コンタクトを前記第２の層間絶縁膜に開口する工程と、
前記配線コンタクトにメタルを埋め込む形でメタル配線層を形成する工程とを実行することを特徴とする強誘電体メモリの製造方法。
【請求項１５】
半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、
前記メモリセルトランジスタのソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該ソース／ドレイン領域に接触するように前記各プラグコンタクト内に第１及び第２のプラグ電極をそれぞれ形成する工程と、
前記第１及び第２のプラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、
一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、
少なくともメモリセル内では、前記一対の上部電極の下側の前記第１のプラグ電極上に第１の下部電極が残り、前記第２のプラグ電極上に第２の下部電極が残るように、前記下部電極層を加工する工程と、
前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の表面に配線溝を形成する工程と、
前記一対の上部電極及び前記第２の下部電極に達する配線コンタクトを前記配線溝に開口する工程と、
前記配線溝にメタルを埋め込んでメタル配線層を形成する工程とを実行することを特徴とする強誘電体メモリの製造方法。
【請求項１６】
半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、
前記メモリセルトランジスタのソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該ソース／ドレイン領域に接触するように前記各プラグコンタクト内に第１及び第２のプラグ電極をそれぞれ形成する工程と、
前記第１及び第２のプラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、
一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、
少なくともメモリセル内では、前記一対の上部電極の下側の前記第１のプラグ電極上に第１の下部電極が残り、前記第２のプラグ電極上に第２の下部電極が残るように、前記下部電極層を加工する工程と、
前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の表面に前記一対の上部電極に達する配線溝を形成する工程と、
前記第２の下部電極に達する配線コンタクトを前記配線溝に開口する工程と、
前記配線溝にメタルを埋め込んでメタル配線層を形成する工程とを実行することを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに強誘電体膜キャパシタを使用した強誘電体メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
従来、この種の分野の強誘電体メモリとして、トータルチップサイズを縮小することが可能なチェイン型のＦＲＡＭ（Ｆｅｒｒｏ  Ｅｌｅｃｔｒｉｃ  ＲＡＭ）が提案されている（Ｄ．Ｔａｋａｓｈｉｍａ  ｅｔ．ａｌ．，ＪＳＳＣＣ，ｐｐ７８７−７９２，Ｍａｙ，ｌ９９８）。
【０００３】
図１６は、従来のチェイン型強誘電体メモリのメモリセル部を示す部分回路図である。
【０００４】
この強誘電体メモリは、２．５ｖのビットラインＢＬと０ｖのプレートラインＰＬとの間に、セレクト用ゲート５０を介して複数の強誘電体メモリセル６０−１，６０−２，…が直列に接続されている。各強誘電体メモリセル６０−１，６０−２，…は、ＭＯＳＦＥＴ６１−１，６１−２，…と強誘電体キャパシタ６２−１，６２−２，…とでそれぞれ構成されている。各ＭＯＳＦＥＴ６１−１，６１−２，…には、ワードラインＷＬ１，ＷＬ２，…がそれぞれ接続され、通常時はオン状態となっており、強誘電体膜キャパシタ６２−１，６２−２，…は０ｖに充電されている。
【０００５】
そして、所望のメモリセルにデータを書き込むときは、所望のメモリセルが存在するセレクト用ゲート５０をオンするとともに、所望のメモリセルのＭＯＳＦＥＴをオフすることにより、当該メモリセルの強誘電体キャパシタが２．５ｖに充電される。
【０００６】
このチェイン型強誘電体メモリの構造の特徴として、１つのメモリセルトランジスタのゲート電極を挟んだソース／ドレイン領域にそれぞれ下部電極が一方に、上部電極が他方に接続される点が挙げられる。この構造を実現するためには、図１７に示すように、メモリセルトランジスタであるＭＯＳＦＥＴ６１のソース／ドレイン領域１０３の一方のプラグ電極１０４上に形成された下部電極１０５と強誘電体膜１０６と上部電極１０７の積層構造を有する強誘電体キャパシタを備えた構造において、下部電極１０５とソース／ドレイン領域１０３の一方をプラグ電極１０４で接続するとして、上部電極１０７ともう一方のソース／ドレイン領域１０３の接続は、メタル配線１０９とメタルコンタクト１０８ａ，１０８ｂを用いなければならない。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来構造の強誘電体メモリでは、上述したチェイン型の構造を実現するために、ソース／ドレイン領域（またはメタルプラグ）上のコンタクトとなり、このコンタクト開口後に回復アニールを施すことが不可能である。
【０００８】
さらに、コンタクト１０８ｂが下部電極１０５に近接して存在することから、特にメモリセルを微細化したときに、反応性イオンエッチング（ＲＩＥ）でコンタクト開口する際、エッチングガスなどによる強誘電体キャパシタヘのダメージが取りきれなくなることが懸念されていた。
【０００９】
また、コンタクト開口の距離が長くなるため、コンタクト形状がテーパ状となって十分なコンタクトが得られないという恐れもあった。
【００１０】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、配線コンタクト開口後の回復アニールが可能となり、良好な強誘電体キャパシタ特性が実現できる強誘電体メモリ及びその製造方法を提供することである。またその他の目的は、コンタクト開口の距離を短くして、十分なコンタクトが得られるようにした強誘電体メモリ及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、半導体基板上に形成された複数のメモリセルトランジスタと、前記メモリセルトランジスタのソース／ドレイン領域にそれぞれ接触する形で設けられたプラグ電極と、前記メモリセルトランジスタのソース／ドレイン領域の一方のプラグ電極上に形成された第１の下部電極と上部電極との間に強誘電体膜を設けたサンドイッチ積層構造の強誘電体キャパシタと、前記ソース／ドレイン領域の他方に接続されたプラグ電極の上部に形成された第２の下部電極と、前記上部電極と前記第２の下部電極とを接続する配線層とを備えた強誘電体メモリにある。
【００１２】
本発明の他の特徴は、半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、前記メモリセルトランジスタのソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該ソース／ドレイン領域に接触するように前記各プラグコンタクト内に第１及び第２のプラグ電極をそれぞれ形成する工程と、前記第１及び第２のプラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、少なくともメモリセル内では、前記一対の上部電極の下側の前記第１のプラグ電極上に第１の下部電極が残り、前記第２のプラグ電極上に第２の下部電極が残るように、前記下部電極層を加工する工程と、前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、前記一対の上部電極及び前記第２の下部電極に達する配線コンタクトを前記第２の層間絶縁膜に開口する工程と、前記配線コンタクトにメタルを埋め込む形でメタル配線層を形成する工程とを実行する強誘電体メモリの製造方法にある。
【００１３】
本発明の他の特徴は、半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、前記メモリセルトランジスタのソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該ソース／ドレイン領域に接触するように前記各プラグコンタクト内に第１及び第２のプラグ電極をそれぞれ形成する工程と、前記第１及び第２のプラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、少なくともメモリセル内では、前記一対の上部電極の下側の前記第１のプラグ電極上に第１の下部電極が残り、前記第２のプラグ電極上に第２の下部電極が残るように、前記下部電極層を加工する工程と、前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の表面に配線溝を形成する工程と、前記一対の上部電極及び前記第２の下部電極に達する配線コンタクトを前記配線溝に開口する工程と、前記配線溝にメタルを埋め込んでメタル配線層を形成する工程とを実行する強誘電体メモリの製造方法にある。
【００１４】
本発明の他の特徴は、半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、前記メモリセルトランジスタのソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該ソース／ドレイン領域に接触するように前記各プラグコンタクト内に第１及び第２のプラグ電極をそれぞれ形成する工程と、前記第１及び第２のプラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、一対の上部電極から成るパターンが複数形成されるように前記上部電極層を加工する工程と、少なくともメモリセル内では、前記一対の上部電極の下側の前記第１のプラグ電極上に第１の下部電極が残り、前記第２のプラグ電極上に第２の下部電極が残るように、前記下部電極層を加工する工程と、前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の表面に前記一対の上部電極に達する配線溝を形成する工程と、前記第２の下部電極に達する配線コンタクトを前記配線溝に開口する工程と、前記配線溝にメタルを埋め込んでメタル配線層を形成する工程とを実行する強誘電体メモリの製造方法にある。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３５】
［第１実施形態］
図１（ａ），（ｂ），（ｃ）は、本発明の第１実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）はその平面図、同図（ｂ）はＡ−Ｂ断面図、同図（ｃ）はＣ−Ｄ断面図である。
【００３６】
本実施形態に係る強誘電体メモリのメモリセル部は、半導体基板１上に形成された複数のメモリセルトランジスタと、各メモリセルトランジスタのソース／ドレイン領域３に設けられたプラグ電極４ａ，４ｂと、メモリセルトランジスタのソース／ドレイン領域３の一方のプラグ電極４ａ上に形成された下部電極５ａ、強誘電体膜６及び上部電極７ａ，７ｂの積層構造を持つ強誘電体キャパシタと、ソース／ドレイン領域３の他方に接続されたプラグ電極４ｂ上に形成された下部電極５ｂと、上部電極７ａ，７ｂと下部電極５ｂを接続する配線層９とを備えている。
【００３７】
具体的には、半導体基板１上にゲート電極２が形成されており、素子分離領域１ａで分離されたゲート間スペースの素子領域には、拡散層によるソース／ドレイン領域３が設けられて、メモリセルトランジスタが形成されている。ソース／ドレイン領域３上には、それぞれプラグ電極４ａ，４ｂが形成されている。プラグ電極４ａ，４ｂは、例えばドープされた多結晶シリコンやタングステン（Ｗ）により形成されている。プラグ電極４ａ上には、下部電極５ａが形成され、この下部電極５ａ上には、一対の上部電極７ａ，７ｂが形成されている。
【００３８】
一方、プラグ電極４ｂ上には、上部電極を持たない下部電極５ｂが形成されている。さらに、上部電極７ａ，７ｂ上及び下部電極５ｂ上には、コンタクト８ａ，８ｂがそれぞれ形成され、コンタクト８ａ，８ｂは、メタル配線９により接続されている。
【００３９】
次に、上記構造の強誘電体メモリにおけるメモリセル部の製造方法について、図２（ａ），（ｂ）、図３（ｃ），（ｄ）、図４（ｅ），（ｆ）及び図５（ｇ）を参照しつつ説明する。これら各図の左図はＡ−Ｂ断面図、右図はＣ−Ｄ断面図である。
【００４０】
初めの図２（ａ）に示す工程では、半導体基板１上に、メモリセルトランジスタを形成し、さらにプラグ電極４ａ，４ｂを形成する。まず、半導体基板１の主面側にＬＯＣＯＳ法により素子分離領域１ａにより分離された素子領域を形成する。その後、その各素子領域上にゲート電極２を形成し、拡散法によってソース／ドレイン領域３を形成する。
【００４１】
かくして、メモリセルトランジスタが形成された半導体基板１の主面側に層間絶縁膜１０ａを堆積平坦化した後、プラグコンタクトを開口し、プラグ電極４ａ，４ｂ用の電極材（例えば、ドープされた多結晶シリコンやＷ）を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法あるいはＣＤＥ（Ｃｈｎｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法により平坦化する。
【００４２】
続く図２（ｂ）に示す工程では、このプラグ電極４ａ，４ｂに接触するように下部電極５ａ，５ｂ用の電極材として白金（Ｐｔ）やＩｒ、ＩｒＯ２  などの下部電極層５を堆積した後、強誘電体膜６用のＰＺＴやＳＢＴを堆積し、さらに上部電極７ａ，７ｂ用の電極材としてＰｔやｌｒ，ＩｒＯ２  などの上部電極層７を堆積する。
【００４３】
上部電極層７を堆積した後の図３（ｃ）に示す工程では、一対の上部電極７ａ，７ｂが得られるように、通常のリソグラフィ技術を用いて加工する。さらに、図３（ｄ）に示す工程では、強誘電体膜６及び下部電極層５を通常のリソグラフィ技術を用いて加工する。この時に、プラグ電極４ｂ上には、下部電極５ｂが残るように下部電極を加工する。
【００４４】
その後の図３（ｅ）に示す工程では、基板表面全体に層間絶縁膜１０ｂとしてＰ−ＴＥＯＳやＯ３−ＴＥＯＳを堆積して平坦化し、図３（ｆ）に示す工程では、層間絶縁膜１０ｂ表面にメタル配線９用に配線溝１０ｃを形成する。
【００４５】
そして、図３（ｇ）に示す工程では、上部電極７ａ，７ｂに対するコンタクト８ａ用のコンタクトホール８ａ’と、下部電極５ｂに対するコンタクト８ｂ用のコンタクトホール８ｂ’を開口する。ここで、酸化雰囲気中の回復アニールを行うことができる。さらに、この状態の配線溝１０ｃとコンタクトホール８ａ’，８ｂ’に、リフローＡｌ（アルミニウム）９’などを埋め込み、エッチバックやＣＭＰ法によりメタル配線９を形成すれば、図１（ａ），（ｂ），（ｃ）に示した構造の強誘電体メモリのメモリセル部が完成する。
【００４６】
このような本実施形態においては、メモリセル内では全てのプラグ電極４ａ，４ｂが下部電極５ａ，５ｂで覆われており、下部電極５ａ，５ｂに、酸素をブロックする材料として例えばイリジウム（Ｉｒ）や酸化イリジウム（ＩｒＯ２  ）などが含まれていれば、コンタクト８ａ，８ｂの開口時の反応性イオンエッチングに起因するダメージは、回復可能となる。すなわち、本実施形態では、上部電極７ａ，７ｂとソース／ドレイン領域３の接続を、下部電極５ａに接続されたプラグ電極４ａと同一のプラグ電極４ｂと、下部電極５ｂを介してメタルコンタクトメタル配線９によって行う構造にした。
【００４７】
これにより、メモリセル内のソース／ドレイン領域３へのコンタクトは、プラグ電極４ｂと下部電極５ｂが受け持つため、コンタクト８ａ，８ｂ開口後の回復アニールが可能となる。従って、ダメージ回復不可能なコンタクト開口がメモリセル内に存在しなくなるため、強誘電体キャパシタにつき良好な特性を実現することができる。
【００４８】
なお、下部電極５ｂは、その横サイズがコンタクト８ｂの開口サイズよりも十分大きい構造とすることにより、コンタクト８ｂが下部電極５ｂに対して合わせずれても、コンタクト８ｂと下部電極５ｂ側の電気的導通を確保することができる。
【００４９】
［第２実施形態］
図６（ａ），（ｂ），（ｃ）は、本発明の第２実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）はその平面図、同図（ｂ）はＡ−Ｂ断面図、同図（ｃ）はＣ−Ｄ断面図である。
【００５０】
本実施形態に係る強誘電体メモリのメモリセル部が上記第１実施形態と異なる点は、上部電極７ａ，７ｂ上のコンタクト８ａの代わりに配線溝９Ａをコンタクトとして用いたものである。すなわち、下部電極５ｂは、コンタクト８ｂを介してメタル配線９Ａに接続されており、上部電極７ａ，７ｂ上にはメタル配線９Ａが直接接触されている。
【００５１】
かかる構造の本実施形態の製造方法は、前述した第１実施形態の製造方法において、層間絶縁膜１０ｂを形成した後（図４（ｅ））、下部電極５ｂに達するコンタクト８ｂ用のコンタクトホールのみを開口すると共に、上部電極７ａ，７ｂに達する配線溝１０ｃを形成し、配線溝１０ｃにＡｌメタル９’を埋め込む。
【００５２】
これにより、上部電極７ａ，７ｂ上のコンタクトの開口と下部電極５ｂ上のコンタクトの開口をマスク数を増やすこと無く分けられるため、それぞれに最適化された反応性イオンエッチング（ＲＩＥ）条件を選択することができ、強誘電体キャパシタに加わるＲＩＥダメージを少なくすることができる。
【００５３】
［第３実施形態］
図７（ａ），（ｂ），（ｃ）は、本発明の第３実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）はその平面図、同図（ｂ）はＡ−Ｂ断面図、同図（ｃ）はＣ−Ｄ断面図である。
【００５４】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第１実施形態の構造に対して、メモリセルの配置を点対象に配置したものである。すなわち、図７  （ａ）に示すように、同図（ａ）で表す上側と下側の構造が各部材を半ピッチずらした配置となっている点のみが上記第１実施形態と異なっている。
【００５５】
このような構造においても、上記第１実施形態と同様の効果を奏する。
【００５６】
［第４実施形態］
図８（ａ），（ｂ）は、本発明の第４実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図  （ｂ）はＣ−Ｄ断面図である。
【００５７】
本実施形態に係る強誘電体メモリのメモリセル部は、強誘電体膜が、上部電極７ａ，７ｂ下に該上部電極７ａ，７ｂと相似型で、一対の強誘電体膜６ａ，６ｂとして形成され、且つ下部電極５ｂ上に強誘電体膜６が存在しない点のみが上記第１実施形態と異なっている。
【００５８】
本実施形態の構造の製造方法は、上記第１実施形態の製造方法において、図３（ｃ）の工程で、強誘電体膜６を上部電極７に自己整合に形成する点のみが異なる。
【００５９】
本実施形態では、コンタクト８ｂの開口時に強誘電体膜６をエッチングしないので、コンタクト８ｂの開口時間を短くすることができ、強誘電体膜６ａ，６ｂに加わるコンタクトダメージを小さくできる。
【００６０】
［第５実施形態］
図９（ａ），（ｂ）は、本発明の第５実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図  （ｂ）はＣ−Ｄ断面図である。
【００６１】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第１実施形態の構造において、プラグ電極４ａ，４ｂ上に下部電極５ａ、５ｂと自己整合に耐酸化性導電体膜１１を形成したものである。耐酸化性導電体膜１１の材料は、例えば、ＩｒやＩｒＯ２  、ＲｕやＲｕＯ２  などの酸化雰囲気中で導電性を失わない材料である。
【００６２】
本実施形態の構造の製造方法は、上記第１実施形態の製造方法において、図２（ｂ）の工程で耐酸化性導電体膜１１を下部電極層５の堆積前に堆積する点のみが異なる。
【００６３】
本実施形態では、耐酸化性導電体膜１１を設けたので、コンタクト開口後の回復アニール時にプラグ電極４ａ，４ｂの酸化を防止することができる。
【００６４】
［第６実施形態］
図１０（ａ），（ｂ）は、本発明の第５実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００６５】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第１実施形態の構造において、上記の酸化雰囲気中で導電性を失わない材料の耐酸化性導電体膜１１ａをプラグ電極４ａ，４ｂの上部に埋め込み形成したものである。
【００６６】
本実施形態に係る製造方法は、上記第１実施形態の製造方法において、図２  （ａ）に表すプラグ形成時でプラグ電極４ａ，４ｂの埋め込み後に、プラグ電極４ａ，４ｂをコンタクト表面より低い位置にエッチバックした後に、前述した耐酸化性導電体膜１１ａの材料を堆積して埋め込む。
【００６７】
本実施形態では、耐酸化導電体膜１１ａの実効膜厚を厚くできるため、上記第５実施形態よりもプラグ電極４ａ，４ｂの酸化防止効果がより期待できる。また、下部電極５ｂがプラグ電極４ｂに対して合わせずれても、プラグ電極４ｂ上面が露出するのを防止できるため、合わせ余裕をゼロにすることが可能となる。
【００６８】
［第７実施形態］
図１１（ａ），（ｂ）は、本発明の第７実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００６９】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第１実施形態の構造において、プラグ電極４ａ，４ｂの底部及び側面に前記耐酸化性導電体膜１１ｂを形成し、さらに、プラグ電極４ａ，４ｂの上部にも耐酸化性導電体膜１１ａを埋め込み形成し、プラグ電極４ａ，４ｂのメタル材料を耐酸化性導電体材料で完全に覆う形状にしたものである。
【００７０】
本実施形態の製造方法は、上記第１実施形態の製造方法において、図２（ａ）に表すプラグ形成工程で、プラグ電極材料を堆積する前に、前記耐酸化性導電体膜１１ｂを堆積すると共に、耐酸化性導電体膜１１ｂのサイドウォールを形成する。その後、プラグ電極４ａ，４ｂの電極材を埋め込み、プラグ電極４ａ，４ｂをコンタクト表面より低い位置にエッチバックした後に、前述した耐酸化性導電体膜１１ａの材料を堆積して埋め込む。
【００７１】
本実施形態においても上記第６実施形態と同等の効果を奏するほか、プラグ電極４ａ，４ｂのメタル材料を完全に覆う形状にしたので、上記第６実施形態よりもプラグ電極４ａ，４ｂの酸化防止効果がより期待できる。
【００７２】
［第８実施形態］
図１２（ａ），（ｂ）は、本発明の第８実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００７３】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第１実施形態の構造において、プラグ電極４ａ，４ｂの底部及び側面に前記耐酸化性導電体膜１１ｂを形成し、さらに、プラグ電極４ａ，４ｂ上に下部電極５ａ、５ｂと自己整合に形成した耐酸化性導電体膜１１を形成して、プラグのメタル材料を完全に覆う形状にしたものである。
【００７４】
本実施形態は、上記第７実施形態よりも製造工程が簡単化する。
【００７５】
［第９実施形態］
図１３（ａ），（ｂ）は、本発明の第９実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００７６】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第１実施形態の構造において、プラグ電極４ａ，４ｂをそっくり耐酸化性導電体膜１１ｄで形成した例である。
【００７７】
本実施形態の製造方法は、上記第１実施形態の製造方法において、図２（ａ）に表すプラグ形成工程で、プラグコンタクト開口後に、プラグ電極材料の代わりに前記耐酸化性導電体膜１１ｄの材料を埋め込むことになる。
【００７８】
本実施形態では、第５乃至第８実施形態よりも製造工程を簡単化することができる。
【００７９】
［第１０実施形態］
図１４（ａ），（ｂ）は、本発明の第１０実施形態に係る強誘電体メモリのメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００８０】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第１実施形態の構造において、プラグ電極４ａ，４ｂの側面に、酸素の拡散を防止する絶縁膜（例えばシリコンナイトライト）の耐酸化性導電体膜１１ｅを形成し、さらに下部電極５ａ、５ｂ下に前述した耐酸化性導電体膜１１ｃを形成し、プラグ電極４ａ，４ｂの底面には耐酸化性導電体膜を形成しない構造となっている。
【００８１】
本実施形態の製造方法は、上記第１実施形態の製造方法において、図２（ａ）に表すプラグ形成工程で、プラグ電極材料を堆積する前に、酸素の拡散を防止する絶縁膜から成る耐酸化性導電体膜１１ｅのサイドウォールを形成するようにする。
【００８２】
本実施形態では、耐酸化性導電体膜１１ｅを絶縁膜で構成することができる。また、上記同様に、プラグ電極４ａ，４ｂの酸化防止効果がより期待できるほか下部電極５ｂがプラグ電極４ｂに対して合わせずれても、プラグ電極４ｂ上面が露出するのを防止できるため、合わせ余裕をゼロにすることが可能となる。
【００８３】
［第１１実施形態］
図１５は、本発明の第１１実施形態に係る強誘電体メモリのメモリセル部の構造を示す断面図である。
【００８４】
本実施形態では、ビット線ＢＬのコンタクト下に下部電極４ｂが存在する例を示している。図１６で示したセレクト用ゲート５０のソース／ドレイン領域３とビット線ＢＬとの接続が、上記第１実施形態と同様にプラグ電極４ｃと下部電極５ｄを介して行われている。
【００８５】
本実施形態では、この下部電極５ｄを配線として用いることが可能であり、この場合は、配線設計の自由度が向上し、メモリチップの小サイズ化が可能となる。
【００８６】
なお、本発明は上記実施形態に限定されず種々の変形が可能である。例えば、プラグ電極４ｂは、メモリセル内のみならず、周辺回路部、センスアンプ部、ワード線選択回路部、及びそれら制御回路部の少なくとも一部に存在してもよい。さらに、プラグ電極４ｂのみならず、プラグ電極４ｂ上の下部電極５ｂも、前記回路部の少なくとも一部に存在する場合も本発明が適用可能であり、その回路部の下部電極が、例えば、異なるソース／ドレイン領域やゲート電極上のプラグ電極を接続する配線として用いられることにより、配線設計の自由度が向上し、メモリチップの小サイズ化が可能となる。
【００８７】
【発明の効果】
以上詳細に説明したように本発明よれば、メモリセル内のソース／ドレイン領域ヘのコンタクトは、プラグ電極と第１及び第２の下部電極が受け持つため、配線コンタクト開口後の回復アニールが可能となる。
【００８８】
また、ダメージ回復不可能なコンタクト開口がメモリセル内に存在しなくなるため、良好な強誘電体キャパシタ特性が実現可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図２】第１実施形態に係る強誘電体メモリの製造方法を示す工程図である。
【図３】図２の続きの工程図である。
【図４】図３の続きの工程図である。
【図５】図４の続きの工程図である。
【図６】本発明の第２実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図７】本発明の第３実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図８】本発明の第４実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図９】本発明の第５実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１０】本発明の第６実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１１】本発明の第７実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１２】本発明の第８実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１３】本発明の第９実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１４】本発明の第１０実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１５】本発明の第１１実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１６】従来のチェイン型強誘電体メモリのメモリセル部を示す部分回路図である。
【図１７】従来のチェイン型強誘電体メモリのメモリセル部を示す断面構造図である。
【符号の説明】
１  半導体基板
１ａ  素子分離領域
２  ゲート電極
３  ソース／ドレイン領域
４ａ，４ｂ  プラグ電極
５ａ，５ｂ  下部電極
６  強誘電体膜
７ａ，７ｂ  上部電極
８ａ，８ｂ  コンタクト
９  配線層
【図１】
0004357076.tif 000002
【図２】
0004357076.tif 000003
【図３】
0004357076.tif 000004
【図４】
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【図５】
0004357076.tif 000006
【図６】
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【図７】
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【図８】
0004357076.tif 000009
【図９】
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【図１０】
0004357076.tif 000011
【図１１】
0004357076.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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