(57)【特許請求の範囲】
【請求項１】
集積回路装置の使用時に基準電圧が発生される負荷ノードと、
前記負荷ノードに接続され、該負荷ノードから前記基準電圧を受け取る負荷回路と、
インピーダンスが前記負荷回路の所望範囲の動作周波数において実効的な誘導分を含む出力を有する基準電圧増幅手段と、
予め選択された抵抗値を有する第１の抵抗素子であって、前記出力と前記負荷ノードとの間に接続されて該ノードに対して前記基準電圧を供給する第１の抵抗素子と、
予め選択された容量を有する外部キャパシタ手段が該集積回路装置の使用時に接続される接続端子と、
前記負荷ノードと前記接続端子との間に接続されると共に、予め選択された抵抗値を有する第２の抵抗素子と、
を含むことにより、前記負荷回路の前記所望範囲の動作周波数に渡って前記負荷ノードの周波数によるインピーダンス変化を減少することを特徴とする集積回路装置。
【請求項２】
請求項１に記載の集積回路装置において、前記各抵抗素子の予め選択された抵抗値は、前記増幅手段の前記誘導分インピーダンスが前記外部キャパシタ手段のインピーダンスと同じ大きさを有する周波数において、前記増幅手段の前記実効的な誘導分の大きさと同じ程度であることを特徴とする集積回路装置。
【請求項３】
請求項１または２のいずれかに記載の集積回路装置において、該集積回路装置は、さらに、前記接続端子に伴うインダクタンスを補償するために接続された内部キャパシタ手段を含むことを特徴とする集積回路装置。
【請求項４】
請求項３に記載の集積回路装置において、前記内部キャパシタ手段は、該内部キャパシタ手段のインピーダンスが前記接続端子のインダクタンスと同じ大きさを有する周波数において、前記各抵抗素子の前記予め選択された抵抗値とほぼ同じ大きさのインピーダンスを有することを特徴とする集積回路装置。
【請求項５】
請求項１に記載の集積回路装置において、該集積回路装置は、さらに、
該集積回路装置の使用時に前記基準電圧が発生される少なくとも１つのさらなる負荷ノードと、
前記さらなる負荷ノードの各々に接続され、該負荷ノードから前記基準電圧を受け取るさらなる負荷回路と、
前記出力と関連する前記さらなる負荷ノードとの間に接続され、該ノードに対して前記基準電圧を供給する第１のさらなる抵抗素子、および、関連する前記さらなる負荷ノードと前記接続端子との間に接続された第２のさらなる抵抗素子とを含み、該各さらなる抵抗素子は予め選択された抵抗値を有することを特徴とする集積回路装置。
【請求項６】
請求項１に記載の集積回路装置において、前記各抵抗素子の予め選択された抵抗値は、前記出力と前記接続端子との間において前記素子の全てにより提供される合成抵抗の半分が、前記増幅手段の出力インピーダンスの誘導分インピーダンスが前記外部キャパシタ手段のインピーダンスと同じ大きさを有する周波数において、前記増幅手段の出力インピーダンスの前記実効的な誘導分の大きさと同じ程度になっていることを特徴とする集積回路装置。
【請求項７】
請求項５または６のいずれかに記載の集積回路装置において、該集積回路装置は、さらに、前記接続端子に伴うインダクタンスを補償するために接続された内部キャパシタ手段を含むことを特徴とする集積回路装置。
【請求項８】
請求項７に記載の集積回路装置において、前記内部キャパシタ手段は、該内部キャパシタ手段のインピーダンスが前記接続端子のインダクタンスと同じ大きさを有する周波数において、前記出力と前記接続端子との間で全ての前記素子により提供される合成抵抗の半分とほぼ同じ大きさのインピーダンスを有することを特徴とする集積回路装置。
【請求項９】
請求項１〜８のいずれか１項に記載の集積回路装置において、前記負荷回路は、該集積回路装置の使用時に所定電位に維持される当該集積回路装置の基準ラインにも接続され、且つ、前記外部キャパシタ手段は、前記接続端子と前記基準ラインとの間に接続された外部キャパシタを備えることを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は基準電圧発生回路に関し、特に、集積回路装置における基準電圧発生回路に関する。
【０００２】
【従来の技術】
従来の基準電圧発生回路においては、非調整電源から基本調整電圧が導出され、この基本調整電圧がバッファリングされることにより、基準電圧発生回路の出力で所望の電流供給能力を有する出力を生成する。基本調整電圧は、例えば、逆バイアスされたツェナー・ダイオードまたはバンドギャップ基準回路により導出され、また、バッファリングは、演算増幅器により提供され得る。
【０００３】
そのような基準電圧発生回路の出力インピーダンスは、典型的には誘導的であり、それは、出力バッファリング段の利得が周波数の増加に伴ってほぼ低下するからである。図１に示されるように、出力インピーダンスは、合理的に近似された固定インダクタにモデル化され得る。実際のインダクタンスは固定されることは無く、出力電流（演算増幅器の相互コンダクタンスは電流により変化するからである）および温度等の要因に依存して変化し得る。
【０００４】
本質的に、誘導的な出力インピーダンスのために、出力に接続された負荷回路により認識される出力インピーダンスＺO は、負荷回路の動作周波数ωにより線形的に増加する。このことは、発生された基準電圧が“静的”な負荷回路に供給される場合、すなわち、信号が変化しないか或いはインダクタが極めて低いインピーダンスを有する低周波数範囲においてのみ信号が変化する負荷回路に供給される場合には、問題を現さない。
【０００５】
【発明が解決しようとする課題】
しかしながら、実際問題として、基準電圧発生回路が接続される負荷回路は高周波数で切り換わる素子を含むことがある。例えば、図２は、誘導的な出力インピーダンスＺO を有する基準電圧発生回路１が、トランジスタ等の切換素子１２を組み入れた負荷回路１０に接続された例を示している。この例における負荷回路は、定電流シンク素子（constant current sink element)１４も含んでいる。素子１４の作用は、負荷回路によりシンク（吸収）される合計電流の変化を大きくしないことである。この例において、切換素子１２は用途次第で、例えば、１００ＭＨｚまでの高周波数において切り換え得る。これは、必然的に、基準電圧回路からシンクされた合計電流における高周波数の小さなスパイクまたはグリッチを生成する。高周波数において、本質的に、誘導的である出力インピーダンスＺO は高くなる。そのため、電流における一切の高周波数の変動は、（図２のノードＡにおいて）基準電圧発生回路から供給される基準電圧における不都合な対応変動を引き起こす。
【０００６】
実際問題として、基準電圧発生回路の出力インピーダンスは、切換素子自体に付与される実際のクロック周波数以上で安定なことが望ましい。それは、切換素子の高速な切換時間は、高周波数の過渡事象を発生させることになるからである。
例えば、約１００ＭＨｚ以上の速度でクロック動作させられる高速のデジタル／アナログ変換器（ＤＡＣ）またはアナログ／デジタル変換器（ＡＤＣ）等の高精度用途において、負荷回路における高周波数の変動により引き起こされる基準電圧の変動は極めて大きい。
【０００７】
そのため、このような高周波数の負荷変動の影響を受けにくい基準電圧を発生し得る基準電圧発生回路を提供することが望ましい。
【０００８】
【課題を解決するための手段】
本発明の第１の形態によれば、集積回路装置の使用時に基準電圧が発生される負荷ノードと、前記負荷ノードに接続され、該負荷ノードから前記基準電圧を受け取る負荷回路と、インピーダンスが前記負荷回路の所望範囲の動作周波数において実効的な誘導分を含む出力を有する基準電圧増幅手段と、予め選択された抵抗値を有する第１の抵抗素子であって、前記出力と前記負荷ノードとの間に接続されて該ノードに対して前記基準電圧を供給する第１の抵抗素子と、予め選択された容量を有する外部キャパシタ手段が該集積回路装置の使用時に接続される接続端子と、前記負荷ノードと前記接続端子との間に接続されると共に、予め選択された抵抗値を有する第２の抵抗素子と、を含むことにより、前記負荷回路の前記所望範囲の動作周波数に渡って前記負荷ノードの周波数によるインピーダンス変化を減少することを特徴とする集積回路装置が提供される。
【０００９】
本発明の第２の形態によれば、集積回路装置の使用時に第１の基準電圧が発生される第１の負荷ノードと、該集積回路装置の使用時に第２の基準電圧が発生される第２の負荷ノードと、前記第１および第２の負荷ノードの間に接続され、そこから前記第１および第２の基準電圧を受け取る負荷回路と、インピーダンスが前記負荷回路の所望範囲の動作周波数において実効的な誘導分を含む出力を、それぞれが有する対応第１および第２の基準電圧増幅手段と、該集積回路装置の使用時に予め選択された容量を有する外部キャパシタ手段が接続される対応第１および第２の接続端子と、前記第１の基準電圧増幅手段の前記出力と前記第１の負荷ノードとの間に接続され、前記第１の基準電圧を該ノードに対して供給する第１の抵抗素子と、前記第１の負荷ノードと前記第１の接続端子との間に接続された第２の抵抗素子と、前記第２の基準電圧増幅手段の前記出力と前記第２の負荷ノードとの間に接続され、前記第２の基準電圧を該ノードに供給する第３の抵抗素子と、前記第２の負荷ノードと前記第２の接続端子との間に接続された第４の抵抗素子と、を含み、前記各第１〜第４の抵抗素子は予め選択された抵抗値を有し、それにより、前記負荷回路の前記所望範囲の動作周波数に渡って、周波数による前記負荷ノードのインピーダンス変化を減少することを特徴とする集積回路装置が提供される。
【００１０】
【発明の実施の形態】
以下、図面を例示的に参照しつつ本発明が詳細に述べられる。
図３（ａ）は、本発明を具体化する基準電圧発生回路２０を示している。基準電圧発生回路２０は、図３（ａ）中の点線により示された２つの部分に分割される。点線の左側の部分は、一般的に、さらなる回路も含む集積回路（ＩＣ）内に含まれる。例えば、ＩＣは、ＡＤＣ（アナログ／ディジタル変換器）ＩＣとされ得る。点線の右側は、ＩＣの外部（オフチップ）である。
【００１１】
上述したように、基準電圧発生回路の出力段２２（バッファリング段）における増幅器の出力インピーダンスは、固定インダクタンスＬamp によりモデル化される。図３（ａ）の基準電圧発生回路において、第１の抵抗器Ｒ１は、出力段２２の出力におけるノードＡと、該回路から基準電圧Ｖref が出力されるノードＢとの間に直列に接続される。第２の抵抗器Ｒ２は、ノードＢと、ＩＣの接続ピンであるノードＣとの間に直列に接続される。ノードＣと基準ラインＧＮＤとの間には、外部キャパシタＣext が直列に接続される。
【００１２】
基準電圧Ｖref は、ノードＢに接続されたＩＣの内側（図示しない）の負荷回路に供給される。
図３において、ノードＢに接続された負荷回路により認識されるインピーダンスの大きさＺは次式により与えられ得る。
【００１３】
【数１】
0004213330.tif 000002
【００１４】
図３（ｂ）は、キャパシタＣext のインピーダンスＺC の大きさ｜ＺC ｜およびインダクタンスＬamp のインピーダンスＺL の大きさ｜ＺL ｜の周波数ωによる変化を対数目盛で概略的に示している。｜ＺC ｜は周波数の増加により低下し、また、｜ＺL ｜は周波数の増加により上昇するので、或る周波数ωx において両方のインピーダンスの大きさが交差し、両者共にＺx のインピーダンスを有する。
【００１５】
図３（ａ）の基準電圧発生回路において、Ｒ１＝Ｒ２＝Ｒと設定し、さらにＲをＬおよびＣの交差インピーダンスＺx と等しく設定することにより、図３（ａ）のノードＢにおいて認識されるインピーダンスＺの大きさは、次式により示され得る。
【００１６】
【数２】
0004213330.tif 000003
【００１７】
従って、図３（ａ）に示された構成によれば、ノードＢは負荷回路に対して完全に抵抗性であり、周波数ωから独立した一定インピーダンスを有して認識される。もちろん実際問題として、上記基準電圧発生回路における増幅器の出力インピーダンスは、固定インダクタンスＬamp により正確にモデル化されるものでなく、また、他の点においても理想的な挙動からの逸脱があることから、ノードＢのインピーダンスが完全に抵抗性で周波数から独立することはない。
【００１８】
抵抗器Ｒ１およびＲ２は、実効的に、これらの抵抗器およびインダクタンスＬamp ならびにキャパシタＣext から構成されるＬＣ共振回路におけるダンピング抵抗として作用する。上述した一定インピーダンス状態は、Ｒ１およびＲ２の値がＬＣ共振回路に対する臨界ダンピングを与えるように設定されたときに生じる。実際問題としては、例えば、演算増幅器の要素許容誤差および非理想的な挙動等により、信頼性を以て回路を設計し得ないのが通常である。そのため、Ｒ１およびＲ２の値をわずかに過剰ダンピングを与えるように設定し（例えば、０．３〜０．７の範囲の公称Ｑ(nominal quality factor)) 、コンポーネント許容誤差および他の要因を許容してダンピング不足が生じないようにするのが好ましい。
【００１９】
本発明の一実施例において、シミュレーションおよび／または実際の測定に基づいて、Ｌamp は、ほぼ１μＨとされる。キャパシタＣext は、任意の値に設定され得るが、好ましくは、１０ｎＦ〜１μＦの範囲である。もし、Ｃext が１０ｎＦ以下であれば、出力インピーダンスＺは大き過ぎ、もし、Ｃが１μＦより大きければ、上記キャパシタは大き過ぎて高価なものになる。本実施例においては、０．１μＦのキャパシタが使用される。この場合、交差インピーダンス（cross-over impedance) 、すなわち、抵抗器Ｒの値は、３．１６Ωである。わずかな過剰ダンピングを設計するには、例えば、３．５Ωの抵抗値Ｒが使用され得る。
【００２０】
図３（ａ）の回路において、好適に低い出力インピーダンスＺ（例えば、数オーム）を得るために、上記キャパシタは相当に大きくする必要があり、そのため、オフチップとして配置される。このキャパシタがオフチップであることから、ＩＣの接続ピンを介した外部キャパシタへの接続に伴う可能的に大きな漂遊インダクタンスＬpin が有り得る。この接続インダクタンスＬpin は、図４（ａ）に示されるように、回路２０の誇張回路モデルに含まれ得る。接続インダクタンスＬpin は、外部キャパシタＣext 自体に伴うインダクタンス、および、該キャパシタをＩＣ接続ピンに接続するプリント回路基板トラック等の外部配線に伴う一切のインダクタンスも含んでいる。
【００２１】
図４（ａ）における各構成要素のインピーダンスの大きさが周波数により変化する状態は、図４（ｂ）に概略的に示される。接続インダクタンスの包含は、例えば、１０ＭＨｚ以上の高周波数において、基準電圧発生回路の全体出力インピーダンスを増大する効果を有する。例えば、接続インダクタンスＬpin は、５ｎＨの範囲である。
【００２２】
図５（ａ）に示された本発明の第２実施例の基準電圧発生回路３０において、接続インダクタンスにより引き起こされた高周波数でのインピーダンス増大の影響は、増幅器の出力における内部（オンチップ）キャパシタＣint を付加することで補償される。図５（ａ）における各構成要素のインピーダンスの大きさが周波数により変化する状態は、図５（ｂ）に概略的に示される。オンチップ・キャパシタＣint の値は、好ましくは接続インダクタンスＬpin のインピーダンスが一定の抵抗ラインＲと交差する周波数における一定の抵抗と等しいインピーダンスを有するように選択されねばならない。前述したのと同じ構成要素の値（Ｌamp ＝１μＨ、Ｃext ＝０．１μＦ、Ｒ＝３．１６Ω、そして、Ｌpin ＝５ｎＨ）を使用すると、オンチップ・キャパシタＣint は、０．５ｎＦの値を持つべきことが示され得る。これらの構成要素の値により、図５（ａ）の回路のノードＢにおいて認識されるインピーダンスは、全ての周波数に渡って一定の３．１６Ωである。
【００２３】
高周波数において、一定インピーダンスが必要でない回路に対しては、オンチップ・キャパシタＣint は省略され得る。
図６は、幾つかの異なるオンチップ・キャパシタＣint の値に関し、周波数に対して図５（ａ）のノードＢで測定された出力インピーダンスの変化を示している。この例において、試験された値の中では、０．５ｎＦの値が最も一定の出力インピーダンスを与えることが理解され得る。また、１０ＭＨｚ以上の周波数で比較的に一定の出力インピーダンスを提供するという点においては、２００ｐＦ〜１ｎＦ以上の他の値も有用な結果を与えることが理解され得る。
【００２４】
ところで、増幅器出力インピーダンス、接続インピーダンス（Ｌpin 等）、並びに、内部キャパシタのインピーダンスおよび外部キャパシタのインピーダンスのそれぞれの抵抗成分は、典型的に極めて小さい。例えば、これらの抵抗成分は、通常、０．１Ω程度とされ得る。そのため、上記各実施例においては、これらの抵抗成分は無視されていた。
【００２５】
もし、何らかの理由によって、これら抵抗成分のいずれかが無視できなければ、該当する大きな抵抗成分は『付加』抵抗器Ｒ１およびＲ２の抵抗値を設定するときに考慮されねばならない。特に、付加抵抗Ｒ１と、増幅器の出力インピーダンスおよび内部キャパシタのインピーダンスの一切の大きな抵抗成分との合計は、付加抵抗Ｒ２と、接続インピーダンスおよび外部キャパシタのインピーダンスの一切の大きな抵抗成分との合計に対して等しく設定されなければならない。
【００２６】
上述した本発明の各実施例は、『シングルエンド型』構成の基準電圧発生回路を採用していた。本発明は、図７に示される第３実施例のような差動的或いは『ブリッジ』構成に対しても適用可能である。
図７の実施例において、ＩＣ内の基準電圧発生回路５０は、シングルエンド型構成の１つの演算増幅器２２に代えて、２つの演算増幅器２２1 および２２2 を含む。各増幅器２２は、その入力で基準電位ＶHIまたはＶLOを受け取ると共に、その出力（ノードＡ１およびＡ２）で基準電位をバッファリングする。各増幅器２２の出力インピーダンスは、シングルエンド型の実施例と同様に、固定インダクタンスＬamp により適切にモデル化され得る。
【００２７】
図７の回路において、基準電圧発生回路５０により発生された基準電圧Ｖref （＝ＶHI−ＶLO）が印加される負荷回路１０は、ノードＢ１およびＢ２（負荷ノード）の間に接続される。ノードＢ１は、抵抗器Ｒ１によりノードＡ１に接続される。同様に、ノードＢ２は、抵抗器Ｒ３によりノードＡ２に接続される。
回路５０を含むＩＣデバイスは、ノードＢ１およびＢ２にそれぞれ組合された第１および第２の接続ピン（ノードＣ１およびＣ２）も有している。ノードＢ１に組合されたノードＣ１は、抵抗器Ｒ２を介してノードＢ１に接続される。同様に、ノードＢ２に組合されたノードＣ２は、抵抗器Ｒ４を介してノードＢ２に接続される。また、前述したように、接続ピンの各々は、接続ピン・インダクタンスＬpin を伴っている。
【００２８】
図７の回路において、各抵抗器Ｒ１〜Ｒ４は、シングルエンド型実施例における各抵抗器Ｒ１およびＲ２と同じ抵抗値Ｒを持たなければならない。
図７の回路においては、各接続ピン（ノードＣ１およびＣ２）に対して、それらに組合された増幅素子の出力インダクタンスＬamp を補償する役割を果たす別体の外部キャパシタを接続し得る。この場合、各外部キャパシタは、その接続ピンとアースとの間に接続されると共に、各シングルエンド型実施例と同様に選択されたキャパシタンス値を有する。
【００２９】
しかしながら、２つの外部キャパシタは、（アースを介して）２つの接続ピン（ノードＣ１およびＣ２）の間に実効的に直列に接続されることから、これらの２つの外部キャパシタは、図７に示された１つの外部キャパシタＣext により置き換えられ得ることが理解されよう。これにより、コストが削減されると共に、ＩＣが取付けられる回路基板上での外部キャパシタの配置がさらにコンパクトで簡素なものとされる。さらに、図７のブリッジ構成で使用された１つの外部キャパシタＣext は、各シングルエンド型実施例で使用された外部キャパシタのわずか半分のキャパシタンス値（容量）により、各シングルエンド型実施例と同程度の低い出力インピーダンスを提供し得る（ただし、図７の回路における各増幅器２２のインダクタンスＬamp は、各シングルエンド型実施例で使用された増幅器２２の出力インダクタンスと同じであると仮定する）。これは、さらなるコストの削減およびスペースの節約につながる。
【００３０】
同様に、図７の回路においては、各接続ピン（ノードＣ１およびＣ２）および外部キャパシタに伴う接続インダクタンスを補償するために、増幅器の出力のノードＡ１およびＡ２の間に直接的に１つの内部キャパシタＣint が接続される。ここでも、この目的のために、増幅器の出力のノードＡ１およびＡ２の一方とアースとの間にそれぞれ接続された別体の２つの内部キャパシタが使用され得るが、上述した各シングルエンド型実施例で使用された内部キャパシタのキャパシタンス値の半分の大きさを有する１つの内部キャパシタＣint を使用しても同様の効果が達成され得る。これもまた、ＩＣ自体の内部におけるさらにコンパクトな配置につながり得る。
【００３１】
ところで、図７の回路においては、２つの接続ピン（ノードＣ１およびＣ２）の間に接続された１つの『ブリッジ』外部キャパシタ、および、それぞれが接続ピンの一方とアースとの間に接続されたさらなる２つの外部キャパシタの両方を採用することも可能である。この場合、各シングルエンド型実施例で採用された容量に等しい実効的な容量を各接続ピンに与える任意の適切なキャパシタンス値の組合せが使用され得る。例えば、３つの外部キャパシタの全てが、各シングルエンド型実施例で採用された容量の１／４の容量を有し得る。
【００３２】
第２実施例（図５（ａ））においては、接続インダクタンスＬpin を補償するために使用された内部キャパシタＣint は、ノードＡとアースとの間に接続されていた。ただし、図８の基準電圧発生回路６０に示されるように、内部キャパシタＣint をアースとノードＢ（負荷ノード）との間に接続することにより同じ効果を達成することも可能であるが、この場合には、当該回路の他の抵抗器と同じ抵抗値Ｒを有するさらなる抵抗器が内部キャパシタＣint と直列に接続される。また、図７に示されたブリッジ構成に対するのと同様の変形も適用し得る。この場合、内部キャパシタＣint をノードＡ１およびＡ２の間に接続する代わりに、内部キャパシタＣint は、キャパシタに対して直列とされた２Ｒの抵抗値を有する直列抵抗器と共にノードＢ１およびＢ２の間に接続される。
【００３３】
図９は、本発明の第４実施例を示しており、本発明を具体化する基準電圧発生回路７０は、ブリッジ構成にも適用される。本第４実施例においては、１つの負荷回路の代わりに、同じＩＣデバイス内に４組の負荷回路１０1 〜１０4 が配置される。例えば、各組の負荷回路１０1 〜１０4 は、アナログ／デジタル変換器（ＡＤＣ）を備え得る。
【００３４】
図９の回路においては、異なる基準電位ＶHIおよびＶLOが一対の増幅器２２1 および２２2 の入力にそれぞれ印加され、結果的にバッファリングされた電位は、それぞれ各増幅器２２によりノードＡ１およびＡ２に出力される。各増幅器出力ノードＡ１またはＡ２は、８つの独立した抵抗器で構成された抵抗器ネットワークＲＮ1 またはＲＮ2 を介してＩＣの対応接続ピン（ノードＣ１またはＣ２）に接続される。抵抗器ネットワークにおける８つの抵抗器の各々は、４Ｒの抵抗値を有し、この場合のＲは、上述の各シングルエンド型実施例における各抵抗器Ｒ１およびＲ２の抵抗値である。
【００３５】
各抵抗器ネットワークＲＮ1 またはＲＮ2 は、４つの並列ブランチを有し、各ブランチは、直列に接続された独立した２つの４Ｒ抵抗器を有している。ノードＢ１〜Ｂ８は、各ブランチにおける２つの抵抗器が相互に接続される共通ノードである。負荷回路１０1 〜１０4 の各組は、第１の抵抗器ネットワークＲＮ1 の共通ノードＢ１、Ｂ３、Ｂ５およびＢ７のひとつと、第２の抵抗器ネットワークＲＮ2 の共通ノードＢ２、Ｂ４、Ｂ６およびＢ８の対応するものとの間に接続される。同様に、負荷回路１０1 〜１０4 の端子間には、それぞれデカップリングキャパシタＣd1〜Ｃd4が接続される。
【００３６】
各抵抗器ネットワークＲＮ1 ／ＲＮ2 の４つのブランチは、ノードＡ１／Ａ２とノードＣ１／Ｃ２との間で相互に並列に接続されることから、ネットワークにおける８つの抵抗器の合成抵抗は、前述の各実施例と同様に２Ｒである。
本第４実施例において、各接続ピン（ノードＣ１またはＣ２）は、該ピンとアースとの間に接続されたピン自体の外部キャパシタＣext1もしくはＣext2を有している。各外部キャパシタＣext1およびＣext2は、前述したように、対応する方の増幅器２２の出力インピーダンスの実効的な誘導分を補償する役割を果たし、また、そのキャパシタンス値は、各シングルエンド型実施例に関して上述したようにして選択される。或いは、２つの外部キャパシタＣext1およびＣext2の代わりに、図７の実施例と同様に各外部キャパシタＣext1およびＣext2の半分の値を有する１つの外部キャパシタが使用され得る。
【００３７】
回路７０の使用に際して、負荷回路１０1 〜１０4 の各組は、２つの増幅器２２に印加された基準電位ＶHIおよびＶLOの間の差により決定される同じ基準電圧Ｖref を受け取る。負荷回路１０1 〜１０4 の各組から認識される回路７０のインピーダンスは、前述した各実施例と同様に、広範囲の周波数に渡って実質的に一定である。
【００３８】
負荷回路１０1 〜１０4 の各組は、各抵抗器ネットワークＲＮ1 およびＲＮ2 内において、その負荷回路自体に組合されたブランチを有することから、全ての負荷回路の組が同一対のノード（例えば、図７におけるノードＢ１およびＢ２）から供給される状況と比較して、各負荷回路の組の間の結合の量は相当に減少される。
【００３９】
図１０は、図９の回路における第１組の負荷回路１０1 の等価回路を示す。（上述したシングルエンド型実施例と同様に）例えば、Ｒが約３Ωであるとき、４Ｒは約１２Ωである。負荷回路１０1 が例えば１００ＭＨｚの速度でクロック動作されるのであれば、デカップリングキャパシタＣd1に対する適切な値は８０ｐＦ程度であり、デカップリング配置に対して約１ｎｓの実効的なＲＣ時定数τを与える。このようにして、負荷回路の異なる組は、相互に効果的に分離され得る。
【００４０】
図９の実施例は、例えば、アースに対して同じ基準電圧をそれぞれ異なる負荷回路の組が受け取るというシングルエンド型構成での使用に対しても適合され得る。この場合、第２の抵抗器ネットワークＲＮ1 は必要でないが、第１の抵抗器ネットワークＲＮ1 は保持されて、負荷回路の各組に対して基準電圧を『別々に』供給する。
【００４１】
上述した図９の実施例において、各抵抗器ネットワークＲＮ1 ／ＲＮ2 における各抵抗器は、各々のネットワークにおける８つの抵抗器の合成抵抗が２Ｒとなるように、４Ｒの抵抗値を有していた。抵抗器ネットワークのひとつのブランチにおける各抵抗器の値がその抵抗器ネットワークの他のブランチにおける各抵抗器と同じ値を有することは必要ではなく、また、抵抗器ネットワークの合成抵抗が２Ｒであることのみが必要であることが理解されるであろう。例えば、もし、第１組の負荷回路１０が第２組の負荷回路１０よりも大きな電流をシンクするのであれば、抵抗器ネットワークの合成抵抗を２Ｒに保持しながら第１組の負荷回路１０に組合されたブランチに対して選択された抵抗値は、第２組の負荷回路１０に組合されたブランチに対して選択された抵抗値よりも低く設定され得る。もし、例えば、隣接する負荷１０からバイナリ加重された電流（binary-weighted current ）がシンクされるのであれば、そのブランチに対する電流負荷に反比例するようにバイナリ加重されたブランチ抵抗値が使用され得る。このようなバイナリ加重値は、（１５／８）Ｒ、（１５／４）Ｒ、（１５／２）Ｒおよび１５Ｒである。
【００４２】
確実に小さな抵抗値（例えば、ポリシリコンを使用）を有する抵抗器を作製することは困難であり得ることから、本発明の各実施例で使用される抵抗器は、内部的金属トラッキングから形成され得る。例えば、図５（ａ）の抵抗器Ｒ１は、増幅器２２の出力（ノードＡ）からノードＢに至る金属トラッキングから形成され得る。そのような金属トラッキングは、典型的に、０．１Ω／スクエアの抵抗を有する。もし、２Ωの抵抗が必要であれば、２０スクエアが必要であり、もし、図５（ａ）におけるノードＡおよびノードＢの間の物理的距離が５００μｍであればトラッキングの幅は、２５μｍとされなければならない。
【００４３】
上述した各実施例において、増幅器は、それ自身に印加された基準電位をバッファリングするのみであったが、与えられた入力電圧とは異なるレベルの出力電圧を生成する増幅器も使用され得る。例えば、各増幅器は、倍電圧機能または他のレベル調節機能を実施し得る。
本発明の各実施例は、集積回路において、該集積回路内の回路により使用される基準電圧を発生することが望まれる一切の状況において適用可能であることも理解されるであろう。基準電圧が印加される負荷回路は、上述のように、アナログ／デジタル変換回路またはデジタル／アナログ変換回路である必要は無く、任意の適切な種類の回路とされ得る。
【００４４】
同様に、本発明を具体化する基準電圧発生回路により発生される基準電圧が経時的に完全に一定である必要はない。例えば、本発明を、基準電圧が経時的に緩やかに変化することが必要な用途に適用することが可能である。
（付記１）  集積回路装置の使用時に基準電圧が発生される負荷ノードと、
前記負荷ノードに接続され、該負荷ノードから前記基準電圧を受け取る負荷回路と、
インピーダンスが前記負荷回路の所望範囲の動作周波数において実効的な誘導分を含む出力を有する基準電圧増幅手段と、
予め選択された抵抗値を有する第１の抵抗素子であって、前記出力と前記負荷ノードとの間に接続されて該ノードに対して前記基準電圧を供給する第１の抵抗素子と、
予め選択された容量を有する外部キャパシタ手段が該集積回路装置の使用時に接続される接続端子と、
前記負荷ノードと前記接続端子との間に接続されると共に、予め選択された抵抗値を有する第２の抵抗素子と、
を含むことにより、前記負荷回路の前記所望範囲の動作周波数に渡って前記負荷ノードの周波数によるインピーダンス変化を減少することを特徴とする集積回路装置。
（付記２）  付記１に記載の集積回路装置において、前記各抵抗素子の予め選択された抵抗値は、前記増幅手段の前記誘導分インピーダンスが前記外部キャパシタ手段のインピーダンスと同じ大きさを有する周波数において、前記増幅手段の前記実効的な誘導分の大きさと同じ程度であることを特徴とする集積回路装置。
（付記３）  付記１または２のいずれかに記載の集積回路装置において、該集積回路装置は、さらに、前記接続端子に伴うインダクタンスを補償するために接続された内部キャパシタ手段を含むことを特徴とする集積回路装置。
（付記４）  付記３に記載の集積回路装置において、前記内部キャパシタ手段は、該内部キャパシタ手段のインピーダンスが前記接続端子のインダクタンスと同じ大きさを有する周波数において、前記各抵抗素子の前記予め選択された抵抗値とほぼ同じ大きさのインピーダンスを有することを特徴とする集積回路装置。
（付記５）  付記１に記載の集積回路装置において、該集積回路装置は、さらに、
該集積回路装置の使用時に前記基準電圧が発生される少なくとも１つのさらなる負荷ノードと、
前記さらなる負荷ノードの各々に接続され、該負荷ノードから前記基準電圧を受け取るさらなる負荷回路と、
前記出力と関連する前記さらなる負荷ノードとの間に接続され、該ノードに対して前記基準電圧を供給する第１のさらなる抵抗素子、および、関連する前記さらなる負荷ノードと前記接続端子との間に接続された第２のさらなる抵抗素子とを含み、該各さらなる抵抗素子は予め選択された抵抗値を有することを特徴とする集積回路装置。
（付記６）  付記１に記載の集積回路装置において、前記各抵抗素子の予め選択された抵抗値は、前記出力と前記接続端子との間において前記素子の全てにより提供される合成抵抗の半分が、前記増幅手段の出力インピーダンスの誘導分インピーダンスが前記外部キャパシタ手段のインピーダンスと同じ大きさを有する周波数において、前記増幅手段の出力インピーダンスの前記実効的な誘導分の大きさと同じ程度になっていることを特徴とする集積回路装置。
（付記７）  付記５または６のいずれかに記載の集積回路装置において、該集積回路装置は、さらに、前記接続端子に伴うインダクタンスを補償するために接続された内部キャパシタ手段を含むことを特徴とする集積回路装置。
（付記８）  付記７に記載の集積回路装置において、前記内部キャパシタ手段は、該内部キャパシタ手段のインピーダンスが前記接続端子のインダクタンスと同じ大きさを有する周波数において、前記出力と前記接続端子との間で全ての前記素子により提供される合成抵抗の半分とほぼ同じ大きさのインピーダンスを有することを特徴とする集積回路装置。
（付記９）  付記１〜８のいずれか１項に記載の集積回路装置において、前記負荷回路は、該集積回路装置の使用時に所定電位に維持される当該集積回路装置の基準ラインにも接続され、且つ、前記外部キャパシタ手段は、前記接続端子と前記基準ラインとの間に接続された外部キャパシタを備えることを特徴とする集積回路装置。
（付記１０）  付記３、４、７および８のいずれか１項に記載の集積回路装置において、前記内部キャパシタ手段は，前記出力と前記基準ラインとの間に接続された内部キャパシタを備えることを特徴とする集積回路装置。
（付記１１）  集積回路装置の使用時に第１の基準電圧が発生される第１の負荷ノードと、
該集積回路装置の使用時に第２の基準電圧が発生される第２の負荷ノードと、前記第１および第２の負荷ノードの間に接続され、そこから前記第１および第２の基準電圧を受け取る負荷回路と、
インピーダンスが前記負荷回路の所望範囲の動作周波数において実効的な誘導分を含む出力を、それぞれが有する対応第１および第２の基準電圧増幅手段と、
該集積回路装置の使用時に予め選択された容量を有する外部キャパシタ手段が接続される対応第１および第２の接続端子と、
前記第１の基準電圧増幅手段の前記出力と前記第１の負荷ノードとの間に接続され、前記第１の基準電圧を該ノードに対して供給する第１の抵抗素子と、
前記第１の負荷ノードと前記第１の接続端子との間に接続された第２の抵抗素子と、
前記第２の基準電圧増幅手段の前記出力と前記第２の負荷ノードとの間に接続され、前記第２の基準電圧を該ノードに供給する第３の抵抗素子と、
前記第２の負荷ノードと前記第２の接続端子との間に接続された第４の抵抗素子と、
を含み、前記各第１〜第４の抵抗素子は予め選択された抵抗値を有し、それにより、
前記負荷回路の前記所望範囲の動作周波数に渡って、周波数による前記負荷ノードのインピーダンス変化を減少することを特徴とする集積回路装置。
（付記１２）  付記１１に記載の集積回路装置において、前記各抵抗素子の予め選択された抵抗値は、前記各増幅手段の出力インピーダンスの前記実効的な誘導分インピーダンスが外部キャパシタ手段により提供されると共に前記接続端子の各々に組合された外部キャパシタンスのインピーダンスと同じ大きさを有する周波数において、前記増幅手段の各々の出力インピーダンスの前記実効的な誘導分の大きさと同じ程度であることを特徴とする集積回路装置。
（付記１３）  付記１１または１２のいずれかに記載の集積回路装置において、該集積回路装置は、さらに、前記各接続端子に伴うインダクタンスを補償するために接続された内部キャパシタ手段を含むことを特徴とする集積回路装置。
（付記１４）  付記１３に記載の集積回路装置において、前記内部キャパシタ手段は、前記各増幅手段に対して組合せ内部容量を提供し、且つ、該各組合せ内部容量は、該組合せ内部容量のインピーダンスが前記各接続端子のインダクタンスと同じ大きさを有する周波数において、前記各抵抗素子の前記予め選択された抵抗値とほぼ同じ大きさのインピーダンスを有することを特徴とする集積回路装置。
（付記１５）  付記１１に記載の集積回路装置において、該集積回路装置は、さらに、
該集積回路装置の使用時に前記第１の基準電圧が発生される第１のさらなる負荷ノード、および、該集積回路装置の使用時に前記第２の基準電圧が発生される第２のさらなる負荷ノードからそれぞれが構成される少なくとも１対のさらなる負荷ノードと、
前記各対の前記第１および第２のさらなる負荷ノードの間に接続され、そこから前記第１および第２の基準電圧を受け取るさらなる負荷回路と、
前記さらなる負荷ノードの各対に対する、
前記第１の基準電圧増幅手段の前記出力と、関連する対の前記第１のさらなる負荷ノードとの間に接続され、前記第１の基準電圧を該ノードに供給する第１のさらなる抵抗素子、
関連する対の前記第１のさらなる負荷ノードと前記第１の接続端子との間に接続された第２のさらなる抵抗素子、
前記第２の基準電圧増幅手段と、関連する対の前記第２のさらなる負荷ノードとの間に接続されて前記第２の基準電圧を該ノードに供給する第３のさらなる抵抗素子、および、
関連する対の前記第２のさらなる負荷ノードと前記第２の接続端子との間に接続された第４の抵抗素子とを含み、
前記第１〜第４のさらなる抵抗素子の各々は予め選択された抵抗値を有することを特徴とする集積回路装置。
（付記１６）  付記１５に記載の集積回路装置において、前記各抵抗素子の予め選択された抵抗値は、前記各増幅手段の出力と前記接続端子の対応するものとの間において、前記素子の全てにより提供される合成抵抗の半分が、前記各増幅手段の出力インピーダンスの前記実効的な誘導分インピーダンスが外部キャパシタ手段により提供されると共に前記各接続端子に組合された外部キャパシタンスのインピーダンスと同じ大きさを有する周波数において、前記増幅手段の各々の出力インピーダンスの前記実効的な誘導分の大きさと同じ程度であるようになっていることを特徴とする集積回路装置。
（付記１７）  付記１５または１６のいずれかに記載の集積回路装置において、該集積回路装置は、さらに、前記各接続端子に伴うインダクタンスを補償するために接続された内部キャパシタ手段を含むことを特徴とする集積回路装置。
（付記１８）  付記１７に記載の集積回路装置において、前記内部キャパシタ手段は、前記各増幅手段に対して組合せ内部容量を提供し、且つ、該各組合せ内部容量は、該組合せ内部容量のインピーダンスが前記各接続端子のインダクタンスと同じ大きさを有する周波数において、前記出力と前記接続端子との間において前記素子の全てにより提供される合成抵抗のほぼ半分の大きさのインピーダンスを有することを特徴とする集積回路装置。
（付記１９）  付記１３、１４、１７および１８のいずれか１項に記載の集積回路装置において、前記内部キャパシタ手段は，前記第１および第２の増幅手段のそれぞれの出力の間に接続された１つの内部キャパシタを備えることを特徴とする集積回路装置。
（付記２０）  付記１１〜１９のいずれか１項に記載の集積回路装置において、前記外部キャパシタ手段は、前記第１および第２の接続端子の間に接続された１つの外部キャパシタを備えることを特徴とする集積回路装置。
（付記２１）  付記１〜２０のいずれか１項に記載の集積回路装置において、前記各抵抗素子の前記予め選択された抵抗値は、関連する前記増幅手段の出力インピーダンスの前記実効的な誘導分と、前記増幅手段の前記出力と該出力に組合された接続端子との間に接続された抵抗素子と、該接続端子に接続された前記外部キャパシタ手段とにより形成された共振回路であって、該各増幅手段の前記出力と組合された共振回路が過剰ダンピングされるようになっていることを特徴とする集積回路装置。
（付記２２）  付記２１に記載の集積回路装置において、前記共振回路のＱ値は、０．３〜０．７の範囲であることを特徴とする集積回路装置。
（付記２３）  付記１〜２２のいずれか１項に記載の集積回路装置において、前記内部キャパシタ手段は、前記基準電圧増幅手段の前記出力に直接接続されることを特徴とする集積回路装置。
（付記２４）  付記１〜２２のいずれか１項に記載の集積回路装置において、前記内部キャパシタ手段は、前記各第１および第２の抵抗素子の抵抗値と同じ程度の抵抗値を有するさらなる抵抗素子を介して前記各負荷ノードに接続されることを特徴とする集積回路装置。
（付記２５）  付記１〜２４のいずれか１項に記載の集積回路装置において、前記各負荷ノードのインピーダンスは、前記動作周波数範囲に渡って２０オームより小さいことを特徴とする集積回路装置。
（付記２６）  付記１〜２５のいずれか１項に記載の集積回路装置において、前記動作周波数範囲は、直流から１０ＭＨｚより高い周波数までであることを特徴とする集積回路装置。
（付記２７）  付記１〜２６のいずれか１項に記載の集積回路装置において、前記抵抗素子の少なくとも１つは、該集積回路装置内の金属トラッキング部分により提供されることを特徴とする集積回路装置。
（付記２８）  付記１〜２７のいずれか１項に記載の集積回路装置と、該集積回路装置の外部から当該集積回路装置の前記各接続端子に対して接続され前記外部キャパシタ手段の役割を果たす１つ以上のキャパシタとを含むことを特徴とする回路。
【００４５】
【発明の効果】
以上、詳述したように、本発明によれば、高周波数の負荷変動の影響を受けにくい基準電圧を発生し得る基準電圧発生回路を提供することができる。
【図面の簡単な説明】
【図１】基準電圧発生回路の回路モデルを示す図である。
【図２】図１の基準電圧発生回路が負荷回路に接続された例を示す図である。
【図３】本発明の第１実施例に係る基準電圧発生回路、および、その構成要素のインピーダンス変化のグラフを示す図である。
【図４】本発明を具体化する基準電圧発生回路を誇張した回路モデル、および、その構成要素のインピーダンス変化のグラフを示す図である。
【図５】本発明の第２実施例に係る基準電圧発生回路、および、その構成要素のインピーダンス変化のグラフを示す図である。
【図６】本発明を具体化する基準電圧発生回路内に含まれる内部キャパシタの様々なキャパシタンス値に関する周波数による基準電圧発生回路の出力インピーダンスの変化を示す図である。
【図７】本発明の第３実施例に係る基準電圧発生回路を示す図である。
【図８】図５（ａ）の第２実施例に適用可能な変形を示す図である。
【図９】本発明の第４実施例に係る基準電圧発生回路を示す図である。
【図１０】図９の基準電圧発生回路の一部の回路モデルを示す図である。
【符号の説明】
１，２０，３０，５０，６０，７０…基準電圧発生回路
１０；１０1 〜１０4 …負荷回路
１２…切換素子
１４…定電流シンク素子
２２…基準電圧発生回路の出力段（演算増幅器）
２２1 ，２２2 …演算増幅器
Ａ，Ｂ，Ｃ；Ａ１，Ａ２；Ｂ１，Ｂ２；Ｃ１，Ｃ２…ノード
Ｃext;Ｃext1, Ｃext2…外部キャパシタ
Ｃint …内部キャパシタ
ＧＮＤ…基準ライン
Ｌamp …固定インダクタンス
Ｌpin …接続インダクタンス
Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗器
ＲＮ1 …第１の抵抗器ネットワーク
ＲＮ2 …第２の抵抗器ネットワーク
ＶHI，ＶLO…基準電圧
Ｖref …基準電圧
【図１】
0004213330.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
0004213330.tif 000008
【図６】
0004213330.tif 000009
【図７】
0004213330.tif 000010
【図８】
0004213330.tif 000011
【図９】
0004213330.tif 000012
【図１０】
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