(57)【特許請求の範囲】
【請求項１】
ノイズが低減された差分イメージ信号（１１８）を生成するためのピクセル列増幅器のアーキテクチャであって、
第１の二重サンプリング（ＤＳ）回路（２３０）と、この第１のＤＳ回路（２３０）と基本的に同一の構成を有する第２のＤＳ回路（２４０）とを備え、
各ＤＳ回路が入力、出力、および基準入力を有し、
前記第１のＤＳ回路（２３０）の前記入力がイメージ信号（３８）に結合され、前記イメージ信号（３８）が１組のノイズ成分（７４）の影響を受け、前記第１のＤＳ回路（２３０）の前記出力が、前記ノイズが低減された差分イメージ信号（１１８）の第１の側面（１２０）を出力し、
前記第２のＤＳ回路（２４０）の前記入力が、リセット状態に保持された基準イメージ信号（１０２）に結合され、前記基準イメージ信号（１０２）が、前記イメージ信号（３８）と同様に前記１組のノイズ成分（１０４）の影響を受け、前記第２のＤＳ回路（２４０）の前記出力が、前記ノイズが低減された差分イメージ信号（１１８）の第２の側面（１２２）を出力し、
さらに、前記第１のＤＳ回路（２３０）の前記基準入力、および前記第２のＤＳ回路（２４０）の前記基準入力に結合された基準電圧源（８８）
を備える、ピクセル列増幅器のアーキテクチャ。
【請求項２】
前記第１のＤＳ回路（２３０）および前記第２のＤＳ回路（２４０）が、第１のサンプル時間期間および第２のサンプル時間期間を有し、前記基準電圧が、前記第１のサンプル時間期間中に、前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の両方でサンプリングされる、請求項１のピクセル列増幅器のアーキテクチャ。
【請求項３】
前記イメージ信号（３８）、及び前記基準イメージ信号（１０２）が単一の基板上で生成される、請求項１のピクセル列増幅器のアーキテクチャ。
【請求項４】
前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の一つがさらに、
入力、出力、制御入力を有し、該入力が前記１つのＤＳ回路の入力に結合された、第１のサンプル・ホールド回路（１４０）と、
プラス入力、マイナス入力および出力を有し、該マイナス入力が前記１つのＤＳ回路の入力および前記第１のサンプル・ホールド回路（１４０）の入力に結合され、前記プラス入力が前記第１のサンプル・ホールド回路（１４０）の出力に結合された、第１の減算回路（１３０）と、
オフセット相殺を備え、入力、出力、および利得設定を有し、該利得設定がコンデンサの面積比によって制御され、該入力が前記第１の減算回路（１３０）の出力に結合された、増幅器（１５２）と、
入力、出力、および制御信号を有し、該入力が前記１つのＤＳ回路の基準入力に結合され、該制御信号が第１のサンプル・ホールド回路（１４０）の制御信号に結合された、第２のサンプル・ホールド回路（１４２）と、
プラス入力、マイナス入力および出力を有し、該プラス入力が前記第２のサンプル・ホールド回路の出力に結合され、該マイナス入力が前記増幅器（１５２）の出力に結合された、第２の減算回路（１３２）と、
入力、出力、および制御信号を有し、該入力が前記第２の減算回路（１３２）の出力に結合され、該出力が前記１つのＤＳ回路の出力に結合された、第３のサンプル・ホールド回路（１４８）と、
各１つのＤＳ回路の前記第１のサンプル・ホールド回路（１４０）および前記第２のサンプル・ホールド回路（１４２）の前記制御入力に結合された第１の制御信号と、
各１つのＤＳ回路の前記第３のサンプル・ホールド回路（１４８）の前記制御入力に結合された第２の制御信号
とを備えることからなる、請求項１のピクセル列増幅器のアーキテクチャ。
【請求項５】
前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の一つがさらに、
入力、制御入力、および出力を有する、第１のスイッチ（７６）と、
第１のノードおよび第２のノードを有し、該第１のノードが前記第１のスイッチ（７６）の出力に結合された、第１の記憶素子（７８）と、
入力、出力、および利得設定を有し、前記入力が前記第１の記憶素子（７８）の前記第２のノードに結合され、前記出力が前記１つのＤＳ回路の出力に結合された、増幅器（８０）と、
第１のノードおよび第２のノードを有し、該第１のノードが前記第１の記憶素子（７８）の第２のノードおよび前記増幅器（８０）の入力に結合された、第２の記憶素子（８２）と、
入力、制御入力、および出力を有し、該入力が前記増幅器（８０）の入力に結合され、該出力が前記増幅器（８０）の出力に結合された、第２のスイッチ（９２）と、
入力、制御入力、および出力を有し、該入力が前記増幅器（８０）の出力に結合され、該出力が前記第２の記憶素子（８２）の第２のノードに結合された、第３のスイッチ（９４）と、
入力、制御入力、および出力を有し、該入力が前記第２の記憶素子（８２）の第２のノードに結合され、該出力が前記１つのＤＳ回路の基準入力に結合された、第４のスイッチ（８４）と、
前記１つのＤＳ回路の前記第１のスイッチ（７６）の制御入力に結合された、第１の制御信号と、
前記１つのＤＳ回路の前記第２のスイッチ（９２）および前記第４のスイッチ（８４）の制御入力に結合された、第２の制御信号と、
前記１つのＤＳ回路の前記第３のスイッチ（９４）の制御入力に結合された、第３の制御信号
とを備えることからなる、請求項１のピクセル列増幅器のアーキテクチャ。
【請求項６】
撮像システム上に合焦されたイメージに基づいて、本質的に寄生ノイズのない差分イメージ信号（１１８）を生成するための撮像システムであって、
複数の行と複数の列からなる配列に並べられて、センサ配列（２８０）を形成する複数のアクティブピクセルセンサ（１０）であって、各アクティブピクセルセンサ（１０）が、拡散ノードにおいて前記アクティブピクセルセンサ（１０）によって検出された光度に対応する電圧、またはリセット信号を生成することができ、各アクティブピクセルセンサ（１０）が、該アクティブピクセルセンサ（１０）の外部で生成された他の信号から、前記拡散ノード上に存在する前記電圧をバッファリングする、複数のアクティブピクセルセンサ（１０）と、
複数行と少なくとも１つの列からなる配列に並べられ、それによって少なくとも１つの基準列信号（１０２）を形成する、複数の基準ピクセルセンサであって、該基準ピクセルセンサが、拡散ノードで電圧を生成するために基準リセット信号を有することを除いて、前記アクティブピクセルセンサ（１０）と基本的に同一の構成を有し、各基準ピクセルセンサが、前記基準ピクセルセンサの外部で生成された他の信号から、前記拡散ノード上の前記リセット電位をバッファリングする、複数の基準ピクセルセンサと、
基準電圧源（８８）と、
複数のアクティブピクセル列増幅器回路であって、各増幅器回路が、各列信号（３８）を形成する列内の前記アクティブピクセルセンサ（１０）のそれぞれに接続され、前記列信号（３８）のそれぞれがノイズ発生源（７４）の組合せの影響を受け、各アクティブピクセル列増幅器回路がさらに、
入力、出力、および基準入力を有し、該入力が前記それぞれの列信号（３８）に結合された、第１の二重サンプリング（ＤＳ）回路（２３０）を備え、
前記基準電圧源（８８）が、前記各第１のＤＳ回路（２３０）の前記基準入力に結合されることからなる、複数のアクティブピクセル列増幅器回路と、
リセット状態に保持された前記基準列信号（１０２）のそれぞれに結合された少なくとも１つの基準列増幅器回路であって、前記基準列信号（１０２）のそれぞれが、前記それぞれのアクティブピクセル列と同様にノイズ発生源（１０４）の組合せの影響を受け、それぞれの基準列増幅器回路がさらに、
前記第１のＤＳ回路（２３０）と基本的に同一の構成を有し、入力、出力、および基準入力を有する、第２のＤＳ回路（２４０）を備え、
第２のＤＳ回路（２４０）の前記入力が、リセット状態に保持された前記それぞれの基準列信号（１０２）に結合され、
前記各第２のＤＳ回路（２４０）の基準入力が、前記基準電圧源（８８）に結合されることからなる、前記少なくとも１つの基準列増幅器回路と、
前記各アクティブピクセル列増幅器および各基準列増幅器回路に結合されたタイミングコントローラ（２００）であって、該タイミングコントローラが、前記複数のアクティブピクセルセンサ（１０）を活性化して、現在のフレームに対応する電圧信号を前記アクティブピクセル列増幅器に提供し、及び活性化された基準ピクセルセンサに非リセット信号を提供して、リセット・レベルに対応する電圧信号を前記それぞれの基準列増幅器回路に提供し、その後、リセット信号に対応する電圧信号を前記アクティブピクセル列増幅器回路に、及び前記非リセット信号を前記基準列増幅器回路に提供することからなり、さらに、前記アクティブピクセル列増幅器回路が、前記各列増幅器回路の出力信号を第１の共通出力ライン（１２０）に逐次的に提供することと、及び第２の共通出力ライン（１２２）への前記基準列増幅器の出力信号が、前記撮像システムの寄生ノイズのない差分信号（１１８）を生成することとを可能とする前記タイミングコントローラ（２００）
とを備える、撮像システム。
【請求項７】
前記第１のＤＳ回路（２３０）および前記第２のＤＳ回路（２４０）が、第１のサンプル時間期間および第２のサンプル時間期間を有し、前記基準電圧（８８）が、前記第１のサンプル時間期間中に、前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の両方でサンプリングされる、請求項６の撮像システム。
【請求項８】
前記イメージ信号（３８）及び前記基準列信号（１０２）が単一の基板上で生成される、請求項６の撮像システム。
【請求項９】
前記センサ配列（２８０）に接続された複数の制御ラインを有する行復号器（２１０）をさらに備え、各制御ラインが、それぞれの列信号内の前記アクティブピクセルセンサ（１０）に接続され、前記行復号器（２１０）が、１行内の前記アクティブピクセルセンサ（１０）を活性化することができ、前記タイミングコントローラ（２００）が、前記行復号器（２１０）に結合され、前記タイミングコントローラ（２００）が、各センサの行が逐次的に活性化されるように各センサの行を活性化する、請求項６の撮像システム。
【請求項１０】
ノイズが低減された差分イメージ信号（１１８）を生成するために、ピクセルセンサ配列（２８０）の１組の列出力をサンプリングする方法であって、
前記１組の列出力の第１の列出力（３８）をサンプリングして記憶し、それによって第１のサンプル値を生成するステップと、
前記１組の列出力の前記第１の列出力（３８）をサンプリングし、それによって第２のサンプル値を生成するステップと、
前記第２のサンプル値から前記第１のサンプル値を減算し、それによって第１のイメージ値を生成するステップと、
基準電圧源（８８）をサンプリングして記憶し、それによって第１のサンプル基準値を生成するステップと、
前記第１のサンプル基準値から前記第１のイメージ値を減算し、それによって第１の差分イメージ信号（１２０）を生成するステップと、
前記１組の列出力の第２の列（１０２）をリセット状態に保持するステップと、
前記１組の列出力の前記第２の列（１０２）をサンプリングして記憶し、それによって第３のサンプル値を生成するステップと、
前記１組の列出力の前記第２の列（１０２）をサンプリングし、それによって第４のサンプル値を生成するステップと、
前記第４のサンプル値から前記第３のサンプル値を減算し、それによって第２のイメージ値を生成するステップと、
前記基準電圧源（８８）をサンプリングして記憶し、それによって第２のサンプル基準値を生成するステップと、
前記第２のサンプル基準値から前記第２のイメージ値を減算し、それによって第２の差分イメージ信号（１２２）を生成するステップと
を含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に固体撮像装置に関するものであり、より詳細には、固体撮像装置上の１組のピクセルによって生成されたイメージ信号から、固定パネル・ノイズおよび他のノイズの発生源を取り除くことができる、アクティブピクセルセンサ列増幅器のアーキテクチャに関するものである。
【０００２】
【従来の技術】
これまでの電子カメラは、光学イメージを対応する電子信号に変換するため、電荷結合素子（ＣＣＤ）撮像装置を使用していた。一般的なＣＣＤ撮像装置は、電荷パケットを形成する自由電子を収集することができる、フォトサイト(photosite)のマトリックス（配列）を含む。この電荷パケットは、フォトサイトに入射する光子放射に直接比例する。したがって、その配列の表面上にイメージの焦点を合わせた時、配列の各フォトサイトの電荷パケットは、完全なイメージのそれぞれの画素すなわちピクセルに対応する。生成されたフォトサイト電荷パケットは、ＣＣＤイメージの出力信号としてシリアルに転送されるＣＣＤシフト・レジスタ内にパラレル方式で転送される。ＣＣＤ撮像装置の出力信号は、その振幅が１つのイメージ・フレームに関する各ピクセルのイメージの光度（光の強度）を表す一連の電気信号である。１秒につき数個のイメージ・フレームに対応する出力信号を生成するために、連続的にこの処理を繰り返す。その結果、生成された出力信号中の各フレームは、各フォトサイトで検出された光度に関する情報を含む。
【０００３】
一般的なＣＣＤ撮像装置の欠点は、半導体材料を通る約１〜２ｃｍの距離をほぼ完全に電荷移動させる必要があることである。したがって、このようなＣＣＤ撮像装置は、かなりの量の電力を必要とし、大きな配列サイズで製造することが困難であり、また、チップ電子回路上の相補型金属酸化膜半導体（ＣＭＯＳ）に組み込むことが困難である。その困難性とは、撮像装置に必要な撮像装置信号処理電子回路はＣＭＯＳ中で最も良好に組み立てられるが、標準のＣＣＤ処理がＣＭＯＳ処理に適合しないことである。
【０００４】
したがって、アクティブピクセルセンサ（ＡＰＳ）が、カメラ装置内のＣＣＤ撮像装置の代替として次第に広まってきた。ＡＰＳは、配列内の各ピクセル・フォトサイトにおいて１つまたは複数のオンチップ・トランジスタを利用する。フォトサイトのトランジスタは、フォトサイトによって生成された電荷パケットに対応するフォト信号（photo signal）をバッファリングし、出力信号線を駆動して、逐次的にデータを送り出さなければならないＣＣＤ撮像装置の欠点を回避する。しかしながら、一般的なＡＰＳ配列は依然として、各フォトサイトで検出された光度を表す情報を含む（配列内のイメージ・データの行を表す）出力信号を各フレーム毎に生成する。
【０００５】
ＡＰＳ配列内の１行のピクセルの出力を記憶したりバッファに入れたりするための伝統的手法（米国特許第5,471,515号を参照されたい）は、（露光時間にわたって集積された）イメージ信号および２個のコンデンサ上のリセットレベルを個々に記憶することである。これらの２個のコンデンサは、（接地（ＧＮＤ）などの）ある基準と１組のソースフォロア増幅器のゲートの間に接続される。次に２個のソースフォロア増幅器の出力は、さらにバッファリングしたり、増幅したり、ディジタル化したりすることができる集積された光に比例する準相関関係のある二重サンプリング差分イメージ信号を提供する。しかしながら、この伝統的手法にはいくつかの問題がある。
【０００６】
１つの問題は、固定パターン・ノイズ（ＦＰＮ）のため、不均一なバックグラウンド・イメージが結果として生じるということである。このＦＰＮノイズは、空白のディスプレイ上にランダムな縞模様の現れとして見える。この作用は、１組のソースフォロア増幅器が、概略的には同一であるが、出力差分信号に（各列について）ランダムなオフセットを生じる異なるオフセット電圧を有するために、処理が誘発する不整合によるものである。このノイズは、ＡＰＳ配列の設計および製造に固有のものであり、したがって部品ごとに変化するという点で悪質である。不足がちな集積回路のスペースを使用する複雑な回路を追加しなければ、これを除去することはできないが、これによって、集積イメージ・センサのコストは増加してしまう。
【０００７】
第２の問題は、消費者の鮮明な品質のイメージに対する高まる要求に応えられる程には、ＡＰＳ配列からのイメージの解像度が十分シャープでないことである。これは、ソースフォロア増幅器の利得が１(unity gain)より小さく、そのため感度が低くなり、それによって、信号のうちノイズに対する利用可能な信号比率（Ｓ／Ｎ）が低減することによる。したがって、電圧フォロアの後に追加されたいずれのノイズも、実際のイメージに対して、より大きく現れる。この作用は、特に低照明状態で顕著である。ビデオカメラを使用したことのある大部分の人々がこの問題を知っている。コスト、必要電力、不快さ、およびセットアップの全般的な扱いにくさのために、ユーザはフラッシュやフォト・ランプを使用することを望まない。したがって、ユーザからの要望は、低照明状態を含む全ての照明状態で高品質の写真を得ることができることである。ゆえに、ＡＰＳ配列上のノイズを削減すること、および／またはイメージ信号を増大させる必要がある。
【０００８】
ある種のイメージに時折見られる第３の問題は、イメージが歪曲して現れることである。この歪曲は、設計に固有のソースフォロア増幅器の非線形性による。ソースフォロア増幅器中にフィードバックがないため、非線形性を修正することができない。ユーザが取っておきたいと望む大切な思い出を正確に保存するため、カメラが鮮明で歪曲のないイメージを常に表示することをユーザは要求する。
【０００９】
上記程は深刻でない第４の問題は、いくつかのＡＰＳ配列が明るい状態でさえスノー・ノイズ効果を有するイメージを表すことである。このノイズ状態が起こり得るのは、ソースフォロア増幅器が大量の電力を消費し、そのためにＡＰＳ配列の特定の列がアクセスされていない時に、オフにされるからである。列をサンプリングするためにソースフォロア増幅器をオンにする時、スイッチング回路からの余分な電荷によってこのノイズが信号上に生じる。これとは別に、このノイズは、イメージ信号上に結合される、（電源、基板または他のスイッチング回路からの）各ソースフォロア増幅器上の同相モードノイズによっても生じる。同相モードノイズの周波数は、通常ＡＰＳ配列からイメージをサンプリングする速度とは関係がないため、このノイズはランダムに現れる傾向があり、したがってユーザにとってスノー状に見える。この場合でも、ユーザは欠陥のないイメージを要求し、一般にこのノイズには耐えられない。
【００１０】
いくつかの実施では、ノイズの基準発生源として暗くされた（減光された）列（この列は、光を集積している配列内の他のフォトセル列から除いたものである）を使用することによって、これらのノイズ問題を解決しようとした。しかしながら、基準列フォトサイトとイメージ列フォトサイトの間のＩＣ処理の不良によって引き起こされる、フォトセルから基板への漏れにおけるいかなる差違も、この実施が排除しようとしている固定パターン・ノイズ（ＦＰＮ）に対する追加のノイズ源となるものである。
【００１１】
（フォトサイト１０でバッファリングまたは利得トランジスタを使用しない）受動ピクセル・サイトを使用するいくつかの実施は、従来使用されている電圧フォロアに関連する問題を改善するため、列増幅器中で複合演算相互コンダクタンス増幅器を使用する。しかしながら、その複雑さと大きなＩＣスペースが必要とされることに加えて、製造過程におけるばらつきのために、増幅器の利得はＩＣ全域では一致せず、やはり、ＦＰＮの新たな発生源を追加する。
【００１２】
【発明が解決しようとする課題】
デジタル写真の市場を拡大するために必要とされるものは、大きなコストまたは製造の困難さを加えずにイメージ信号からノイズの発生源を取り除き、これにより一般の消費者に玄人並の成果を提供する革新的方法である。
【００１３】
【課題を解決するための手段】
ピクセル列増幅器アーキテクチャは、ピクセルセンサ配列からノイズが低減された差分イメージ信号を生成する。ピクセル列増幅器アーキテクチャは、第１の二重サンプリング（ＤＳ）回路、および第１のＤＳ回路と同じ構成を有する第２のＤＳ回路を備える。基板上で生成されたノイズ成分の組合せを含むイメージ信号を第１のＤＳ回路に結合する。基準イメージ信号は、リセット状態に保持され、イメージ信号のノイズ成分を表し、第２のＤＳ回路に結合される。さらに、第１のＤＳ回路および第２のＤＳ回路の両方の基準入力に基準電圧源を結合する。第１のＤＳ回路は、差分イメージ信号の第１の側面を提供し、第２のＤＳ回路は、差分イメージ信号の第２の側面を提供する。
【００１４】
【発明の実施の形態】
図１の、本発明の好ましい実施形態は、同等の差分イメージ信号１１８を生成するものであり、アクティブピクセルセンサ・サイト（ＡＰＳ）１０によって生成されたイメージ信号に導入される、外部のノイズ成分の発生源の多くを除去することができる。好ましい実施形態では、ピクセルの少なくとも１つの追加列（以後基準列１０２と呼ぶ。また、列の信号の意味でも使用する）をアクティブピクセルセンサ配列２８０に追加する。第１の側面（一方の側）１２０および第２の側面（他方の側）１２２より構成される差分イメージ信号１１８の半分を生成するのに、この基準列１０２を使用する。基準列ピクセル１２は、行復号器２１０からの異なるリセット信号を使用することを除いて、配列内の他のピクセルと同一である。オプションとして、光が基準列ピクセル１２上に当たらないようにそれらを光学的にマスクして、ノイズが導入されるのをさらに削減することもできる。読み出し中でない時、所与の行に関する基準ピクセル１２はリセット状態に保持され、したがって光を集積しない。基準ピクセル１２の選択時、オプションとしてこのピクセルをリセットから解除し、基準列増幅器２４０をリセット・ピクセル・レベルに駆動する一方、全ての列増幅器２３０を、選択された行の各列中のピクセルに当たる入射光に比例するレベルまで駆動する。周囲の照明状態に適合させるために、露光時間中入射光を集積する。列の読出中、差分イメージ信号１１８の半分（第２の側面１２２）を提供するために、基準列増幅器２４０の出力を常に選択し、差分イメージ信号１１８の他の半分（第１の側面１２０）を提供するために、残りの列増幅器２３０の出力を逐次的に選択する。基準列増幅器２４０を含む全ての列増幅器２３０は、同一の制御信号、バイアス電圧、および基準電圧Ｖｒｅｆを使用する同一のサンプル・アンド・ホールド増幅器である。各列増幅器中の増幅要素は、単純な２つのトランジスタ増幅器、またはより高い周波数、したがってより速い読出速度を可能にする、より低い電力消費でより高い利得を提供するより複雑な構成とすることも可能である。
【００１５】
列増幅器に関して、３つの動作のフェーズがある。フェーズ１）配列内の行を選択し、列増幅器に結合された各々の共通列ライン（共通列ライン上に出力されるイメージ信号の意味でも使用する）３８に結合された選択行中の各ピクセルからのイメージ信号をサンプリングして記憶する。フェーズ２）各選択されたピクセルのリセット状態をサンプリングし記憶して、それぞれの記憶したサンプリングイメージ信号から減じる。フェーズ３）逐次的に選択された時に、集積回路の他のシステム電子回路によってさらに処理されるべきイメージ・データの行を形成するために、各列増幅器２３０の出力ラインに出力する。３つのフェーズに対する一般的なタイムインターバルの設定は、フェーズ１に関しては４マイクロ秒、フェーズ２に関しては４マイクロ秒、およびフェーズ３に関しては、イメージに対して必要な露光時間および配列内の読み出す列の個数によって、１マイクロ秒から数百マイクロ秒である。
【００１６】
図２は、配列内の１個のピクセルを表すアクティブピクセルセンサ（ＡＰＳ）サイト１０の１つのタイプを示す。このサイトは、光から電気信号への変換を実行する。アクティブピクセルセンサ配列（アレイ）は、行および列で形成されるこのＡＰＳサイト１０のマトリックス（図５参照）である。これらのＡＰＳサイト１０を、図２で示すＰ＋基板である典型的なタイプの半導体基板２０上に製作する。フォト・ウェル（photo well）２４を基板内に形成して、無光状態で生成された電荷が基板２０に漏れるのを防止するように設計する。図２では、この漏れをさらに低減するために、Ｐ＋基板２０の上に薄いＰ−エピタキシャル層１６（ｅｐｉ）を形成する。図２に示すフォト・ウェル２４をＮ＋材料で作製して、拡散ノードを形成する。当業者は、他の可能なアクティブピクセル・セル、または受動ピクセル・セルの実施さえ可能であり、それが、本発明の範囲と思想に影響を及ばさないことを理解するであろう。
【００１７】
接点２６は、フォト・ウェル２４に当たる光源２２を制御し変換するために使用する他の回路に、フォト・ウェル２４を結合する。フォト・ウェル２４（拡散ノード）は、電荷２８を記憶することができ、したがって電位を発生する寄生コンデンサを含む、（一般にフォトダイオードとして周知の）逆バイアスされたダイオードである。この記憶された電荷２８は、電源４６（Ｖｄｄ）から、活性化されるとフォト・ウェル２４を電荷２８で満たすリセット・スイッチ３０によって供給される。リセット・スイッチ３０が開いた後、フォト・ウェル２４に当たる光源２２によって、光源２２からの光子エネルギーが、フォト・ウェル２４およびその下の基板２０の両方の中に、多数の電子−ホールの対を形成する。電子−ホールの対の数は、光源２２から受けた光エネルギーの強度の関数である。次にフォト・ウェル２４中で形成されたホールは基板２０との接合部に拡散し、フォト・ウェル２４および基板２０のバイアス接合部における電界の影響を受けて基板２０中に押し流される。同様に、基板２０中で形成された電子はフォト・ウェル２４と基板２０の接合部に向かって拡散し、フォト・ウェル２４に押し流されて接点２６で収集される。したがって、光によって生成された各電子をフォト・ウェル２４内に追加するのに応じて、接点２６の電圧が減少する。
【００１８】
一般に、フィル・ファクタ（fill factor:フォト・ウェル２４の領域のＡＰＳサイト１０の領域に対する比率、すなわちフォト・ウェル２４の領域／ＡＰＳサイト１０の領域）をできるだけ大きく保持するため、リセット・スイッチ３０、バッファ３２、および行選択スイッチ３４をNMOS FETデバイスとして製作するのが好ましい。この事実は、トランジスタをオンにするため、各トランジスタのゲートがトランジスタのソースよりも少なくとも１しきい値高いことを必要とする。したがって、フォト・ウェル２４に蓄電される最大電圧は、リセット・スイッチ３０のゲートに現れる、典型的な値が電源電圧４６（Ｖｄｄ）である電圧より１ゲートしきい値（この大きさは、使用されるＩＣ処理によって決定され、一般には０．８Ｖから１．２Ｖである）低い。同様に、電圧フォロア形式のバッファ３２では、そのソースは、そのゲート上の信号より１ゲートしきい値低い。したがって、図３で分かるように、共通列ライン３８にのる最大の信号は、電源電圧４６（Ｖｄｄ）より２つのゲートしきい値電圧だけ低い。この最大信号はまた、フォト・ウェルに当たる光源２２がないことを表す。光源２２がフォト・ウェルに当たると、共通列ライン３８上に示される信号レベルは、光源２２の光度に比例する速度で、光源２２の光度が最大のときの電位接地（ＧＮＤ）に向かって減少する。
【００１９】
１／ｆノイズ、およびしきい値ＦＰＮなどの多数の発生源からノイズがイメージ信号中に導入される可能性がある。フォト・ウェル２４のリセット時、（フリッカ・ノイズとも時々呼ばれる）１／ｆノイズの１つの発生源が導入される。リセット・トランジスタ３０のゲート下のシリコンと二酸化珪素の境界における過剰電子状態によるゲートしきい値の変化によって、このノイズが発生する。別のノイズ発生源が基板２０から導入される。バッファ３２のしきい値の相違、および電源４６、Ｖｄｄからもまた、ノイズが導入される可能性もある。
【００２０】
検討する必要のある他の問題は、信号対ノイズ比（Ｓ／Ｎ）を低減するために信号の利得を増大させる方法と、イメージ信号が他の信号と交差するときに、迷走ノイズ（stray noise）を拾い上げずにＩＣを横切ってＡ／Ｄ復号器または他の処理回路にそのイメージ信号を転送する方法と、使用する回路の使用可能な電圧パラメータ内に信号を保持するために信号をレベルシフトする方法である。
【００２１】
１／ｆノイズやしきい値固定パターン・ノイズ（ＦＰＮ）などの低周波ノイズ成分を低減するために、図４に示すような二重サンプリング回路が使用可能であることが周知である。この回路では、共通列ライン３８が従来技術の列増幅器７０に３つのフェーズで信号を転送する。共通列ライン３８は、最初にイメージ信号を示し、活性化したピクセル選択信号４８によりピクセル・スイッチ５６を閉じる。第１のフェーズの終わりで、ピクセル・スイッチ５６を開き、ピクセル・コンデンサ５２に記憶された電荷がイメージ信号レベルを保持する。第２のフェーズ中、リセット選択信号５０がリセット・スイッチ５８を閉じ、次にピクセル・フォトウェル(pixel photowell)をリセットする。第２のフェーズの終わりで、ピクセル・フォトウェルのリセット（無光）状態を表す信号（Ｖｒ）が、リセット記憶コンデンサ５４に現れ、リセット・スイッチ５８が開く。
【００２２】
第３のフェーズ中、イメージ電圧フォロア６０及びリセット電圧フォロア６２が、イネーブル制御６４によって動作可能にされ、従来型の差動回路６６内でリセット信号Ｖｒからイメージ信号Ｖｓを減算して、フォト・ウェルに当たる光度を表すシングルエンド（単一端）のイメージ信号６８が出力される。次に全部の行を読み出すために、各列ラインを選択的にサンプリングし、その後、次の行を選択し、再び第１のフェーズから開始する。この二重サンプリング法により１／ｆノイズ及びしきい値ＦＰＮノイズ(threshold FPN noise)が低減される。しかしながら、イメージ信号Ｖｓまたはリセット信号Ｖｒに存在する他のノイズは、従来技術の列増幅器を通過する。
【００２３】
図５は、好ましい実施形態で使用されるアクティブピクセルセンサ配列２８０、およびその配列上に形成されるイメージを制御し読み出すのに使用される関連回路のブロック図を示す。この配列は、アクティブピクセルセンサ・サイト１０の行および列で構成される。この例示の図には、５行および５列がある。しかしながら、当業者は、行数および列数は任意のサイズとすることが可能であり、その場合でも依然として本発明の好ましい実施形態の思想と範囲に適合することを理解するであろう。タイミングコントローラ２００を使用して、行復号器２１０に結合された行制御信号２６０を介して配列のいずれの行およびいずれの列を読み出すべきかを選択する。タイミングコントローラ２００はまた、スイッチド・キャパシタ・サンプル・アンド・ホールド増幅器より構成される各新規の二重サンプリング回路（ＤＳ）である、１組の列増幅器２３０および基準列増幅器２４０に関するタイミングも生成する。さらに、タイミングコントローラは、出力のために各列を逐次的に選択するか、あるいはオプションとして所望の解像度に応じて異なる間隔で列を出力するようプログラムすることもできる。（行および列の数によって決定される最大解像度から）半分の解像度のイメージに対する例は、１列おき、および１行おきに選択したものとすることができる。それぞれの列増幅器２３０および基準列増幅器２４０は、各共通列ライン３８上のＡＰＳ配列２８０を出た信号をレベルシフトするのに使用される基準電圧源８８に結合される。各列増幅器２３０は１つの出力を有する。各列増幅器２３０は、理想的なイメージを表す差分イメージ信号１１８の第１の側面１２０、基準電圧源８８およびノイズ成分の組み合わせを表すノイズ発生源を提供する。各列増幅器２３０はまた、差分イメージ信号１１８の第２の側面１２２のための疑似負荷も提供する。基準列増幅器２４０は、基準電源８８とノイズ発生源成分のみを表す、差分イメージ信号１１８の第２の側面１２２の発生源を提供する。このノイズ発生源成分は、各列増幅器２３０の出力の差分イメージ信号１１８の第１の側面１２０上のノイズ発生源成分と同相で同じ大きさである。基準列増幅器２４０はまた、差分イメージ信号１１８の第１の側面１２０に疑似負荷出力を提供する。差分イメージ信号１１８は、デジタル出力２７０を提供する差動モードＡ／Ｄ変換器２２０に結合される。
【００２４】
図６は、フレーム出力の速度をあげるために、２つの基準列を使用するアクティブピクセルセンサ配列に関する別のブロック図を示す。この方法では、一方は奇数列、他方は偶数列に対して、差分イメージ信号１１８の第２の側面１２２を供給するために配列境界の各側の列を使用する。この方法は、追加の差動Ａ／Ｄ変換器２２０またはマルチプレクサのいずれかを必要とし、さらにこれら以外に単一の高速差動Ａ／Ｄ変換器２２０を必要とし、フレーム読出速度を２倍にする。
【００２５】
図７は、差分イメージ信号に結合するために使用されるインタフェースと共に、二重サンプリングを使用する列増幅器２３０と、（列増幅器２３０と同一の設計およびレイアウトである）基準列増幅器２４０のための回路の好ましい実施形態を概略的に示す。
【００２６】
共通列ライン３８は、そのゲートに結合するバイアス信号４４を有するバイアス・トランジスタ３６を備える電流源によって、バイアスがかけられる。共通列ライン３８はさらに列増幅器２３０の入力に結合される。列増幅器２３０は、タイミングコントローラ２００からのＳｎ信号４９によって制御される第１のスイッチ７６を備える。第１のスイッチ７６は、好ましい実施形態ではコンデンサである第１の記憶素子７８に結合される。第１の記憶素子７８は、さらに増幅器８０、第２のスイッチ９２、およびここでも好ましい実施形態ではコンデンサである第２の記憶素子８２に結合される。増幅器８０の出力は、Ｓｐ信号４８によって制御される第２のスイッチ９２と、Ｓｒ信号５０によって制御される第３のスイッチ９４に結合される。第３のスイッチ９４の他の側は、これもまたＳｐ信号４８にって制御される第４のスイッチ８４、および第２の記憶素子８２に結合される。第４のスイッチ８４は、さらに基準電圧源８８、Ｖｒｅｆに結合される。増幅器８０の出力は、列増幅器２３０の出力を形成する。
【００２７】
同様に、基準列増幅器２４０について、基準列ライン１０２は、バイアス４４によって制御されるゲートを有するバイアス・トランジスタ３６を備える電流源によって、バイアスがかけられる。基準列ライン１０２は基準列増幅器２４０の入力に結合されるとともに、Ｓｎ信号４９によって制御される第１のスイッチ１０６に結合される。第１のスイッチ１０６は、次に容量性の第１の記憶素子１０８に結合される。第１の記憶素子１０８は、次に増幅器１１０の入力、Ｓｐ信号４８によって制御される第２のスイッチ９６、および容量性の第２の記憶素子１１２に結合される。増幅器１１０の出力は、第２のスイッチ９６と、Ｓｒ信号５０によって制御される第３のスイッチ９８に結合される。第３のスイッチ９８は、Ｓｐ信号４８が制御する第４のスイッチ９０、および第２の記憶素子１１２の他端に結合される。第４のスイッチ９０は、さらに基準電圧源８８、Ｖｒｅｆに結合される。増幅器１１０の出力は、基準列増幅器２４０の出力を形成する。
【００２８】
差分イメージ信号１１８の基準列部分（第２の側面）１２２上のノイズ、および差分イメージ信号１１８の列増幅器部分（第１の側面）１２０に存在するノイズの大きさおよび周波数を同じものに維持するために、列増幅器２３０および基準列増幅器２４０の出力には同じ負荷が見えなければならない。各列増幅器２３０および基準列増幅器２４０が疑似負荷を含むことによって、この平衡負荷を実現する。この平衡負荷を有することによって、ノイズ発生源を本質的に同一の大きさにして、差動Ａ／Ｄ変換器２２０内でそれらを相殺することができる。
【００２９】
列増幅器２３０の出力は、第１のトランジスタ３００、および差分イメージ信号１１８の第２の側面１２２に疑似負荷を形成する第２のトランジスタ３１０に結合される。第１のトランジスタ３００は、列選択信号２５０（図５および図６参照）の１つである列選択信号Ｓｏ４７によって制御される。第１のトランジスタ３００は、さらに差分イメージ信号１１８の第１の側面１２０に結合される。第２のトランジスタ３１０は、さらに差分イメージ信号１１８の第２の側面１２２に結合される。第２のトランジスタ３１０のゲートはＧＮＤ（グラウンド）に結合される。
【００３０】
基準列増幅器２４０の出力は、第３のトランジスタ３２０および第４のトランジスタ３３０に結合される。第３のトランジスタ３２０は、そのゲートをＧＮＤに結合することによって疑似負荷として使用される。第３のトランジスタ３２０の目的は、差分イメージ信号１１８の第１の側面１２０上に追加の平衡負荷を提供することであり、したがって第３のトランジスタ３２０は、さらに差分イメージ信号１１８の第１の側面１２０に結合される。第４のトランジスタ３３０は、さらに差分イメージ信号１１８の第２の側面１２２に結合される。第４のトランジスタ３３０は、そのゲートを基準列リセット信号１８（図９参照）に結合することによって、列出力を読み取る時に動作可能となる。
【００３１】
図８は、共用基準列増幅器を使用する単一の列に関する本発明の好ましい実施形態の動作および原理を示す。共通列ライン３８は、理想列出力３９と、共通列増幅器に導入されるノイズ発生源の結合を表す第１のノイズ成分７４より構成される。全ての列増幅器が共用する基準電圧源８８，Ｖｒｅｆは、理想電圧基準信号８７および第２のノイズ成分８６によって表される。同様に、基準列出力１０２は、理想基準列信号１０１および第３のノイズ成分１０４によって表される。
【００３２】
列増幅器中の増幅器回路は、入力信号に追加される電圧オフセット(ｖｏｓ)１１６を有する増幅器８０によって表される。この信号は、入力オフセット電圧１１６と共に増幅器８０の単位利得入力電圧を表す。同様に、基準列増幅器１１０に関して、電圧オフセット１１４が入力信号に追加される。
【００３３】
図９は、図８中の回路の動作を制御するのに使用されるタイミングを示す。Ｓｎ４９（図９では４９ｓｎ）は、フェーズ１およびフェーズ２の両方の間アクティブであり、共通列出力３８をサンプリングするのに使用される。Ｓｐ４８（図９では４８ｓｐ）は、フェーズ１の間のみアクティブであり、ピクセル・イメージをサンプリングするのに使用される。Ｓｒ５０（図９では５０ｓｒ）は、フェーズ２およびフェーズ３の間アクティブであり、Ｓｒ５０は、ピクセル・セルがリセット状態である時にそれをサンプリングし、Ｓｏ４７（図９では４７ｓｏ）によるサンプリングの間列増幅器の出力を保持するのに使用される。Ｓｏ４７は、結果として生じるイメージ信号を読出すために差分イメージ信号１１８をサンプリングする、第３のフェーズ中の時間を示す。第１のフェーズの終わりでは、選択されたピクセルからの安定したイメージ信号が、共通列出力３８のノイズ成分と共に使用可能である。フェーズ２の終わりでは、選択されたピクセルに対する安定したリセット・レベルが、共通列出力３８の異なるノイズ成分と共に使用可能である。フェーズ１の終わりでは、基準列出力１０２に関して、ノイズ成分を有する安定したリセット・レベルが存在する。フェーズ２の終わりでは、基準列出力は、同一のレベルであるが異なるノイズ成分を有するリセット・レベルを有する。列リセット信号４０は、フェーズ２の間にピクセルをリセットする時のタイミングを示す。基準列リセット信号１８は、基準列ピクセルをリセットするのに使用される異なるリセット信号を示す。基準列ピクセルは、選択された行のピクセルが読み出しのために選択されるまで、リセット状態に保持される。フェーズ１およびフェーズ２の間、差分イメージ信号１１８の第２の側面１２２をドライブするために選択された基準列ピクセルをリセット状態から解放して、電源ノイズがフォトセル内にさらに結合するのを防止する。
【００３４】
電荷移動の専門用語を使用して、図８における回路の作用および動作を解析することができる。第１のフェーズ中、スイッチ７６はスイッチ９２および８４と同様に閉じられる。スイッチ９２が閉じることによって増幅器８０の入力と出力が短絡し、これにより列増幅器オフセット電圧１１６が発生する。同じように、スイッチ８４が閉じることによって、基準電源８８およびノイズ８６が記憶素子８２上に配置される。容量Ｃ１を有する第１の記憶素子７８上のフェーズ１の終わりにおける電荷は、
Ｑ78＝Ｃ１（Ｖs39＋Ｖn74−Ｖos116）
である。ただし、Ｖs39は理想イメージ信号であり、Ｖn74はノイズ発生源n1 74からの同相モードノイズの項であり、またＶos116は増幅器８０のオフセット電圧である。容量Ｃ２を有する第２の記憶素子８２上の電荷は、
Ｑ82＝Ｃ２（Ｖref87＋Ｖn86−Ｖos116）
である。ただし、Ｖref87は理想基準電源であり、さらにＶn86はノイズ発生源n2 86からの同相モードノイズの項である。
【００３５】
同様に、フェーズ１の間の基準列増幅器に関して、スイッチ１０６、スイッチ９６、およびスイッチ９０が閉じられ、スイッチ９８は開かれる。容量Ｃ３を有する第３の記憶素子１０８上の電荷は、
Ｑ108＝Ｃ３（Ｖr101＋Ｖn104−Ｖos114）
である。ただし、Ｖr101はフェーズ１の終わりにおける基準ピクセルのノイズのないリセット・レベルであり、Ｖn104はノイズ発生源n3 104から発生する同相モードノイズであり、Ｖos114は増幅器１１０のオフセット電圧である。容量Ｃ４を有する第４の記憶素子１１２上の電荷は、
Ｑ112＝Ｃ４（Ｖref87＋Ｖn86−Ｖos114）
である。ただし、Ｖref87は理想基準電圧源であり、さらにＶn86はノイズ発生源n2 86からの同相モードノイズの項である。
【００３６】
フェーズ２の間、スイッチ９２、スイッチ８４、スイッチ９０、およびスイッチ９６は開き、スイッチ９８およびスイッチ９４は閉じる。スイッチ７６およびスイッチ１０６は閉じたままである。フェーズ２の終わりにおける記憶素子の電荷は以下の通りである。
【００３７】
Ｑ78＝Ｃ１（Ｖr39＋Ｖn74’−Ｖos116）
ただし、Ｖn74’＝新しいノイズ成分、Ｖr39＝選択されたピクセルのリセット・レベル。
【００３８】
Ｑ82＝Ｃ２（Ｖout80−Ｖos116）
ただし、Ｖout80は列増幅器８０の出力。
【００３９】
Ｑ108＝Ｃ３（Ｖr101’＋Ｖn104’−Ｖos114）
ただし、Ｖn104’＝新しいノイズ成分、Ｖr101’＝基準ピクセルのリセット・レベル。
【００４０】
Ｑ112＝Ｃ４（Ｖout110−Ｖos114）
ただし、Ｖout110は基準列増幅器１１０の出力。
【００４１】
ＭＯＳＦＥＴのゲート上に見られるような高インピーダンス入力を備えて、列増幅器８０および基準列増幅器１１０は製作されるため、増幅器の入力に転送される電荷は最小であり、したがってフェーズ１からフェーズ２の、第１の記憶素子７８上のいかなる電荷の差も第２の記憶素子８２に転送される。同じ電荷移動の制限が、第３の記憶素子１０８と第４の記憶素子１１２の間に当てはまる。したがって、ΔＱ78を第１の記憶素子７８上のフェーズ１とフェーズ２の間の電荷の差とすると、
ΔＱ78＝Ｃ１（Ｖs39＋Ｖn74−Ｖos116−Ｖr39−Ｖn74’＋Ｖos116）
＝Ｃ１（Ｖs39−Ｖr39＋Ｖn74−Ｖn74’）
同様に、
ΔＱ82＝Ｃ２（Ｖref87＋Ｖn86−Ｖos116−Ｖout80＋Ｖos116）
＝Ｃ２（Ｖref87−Ｖout80＋Ｖn86）
ΔＱ108＝Ｃ３（Ｖr101＋Ｖn104−Ｖos114−Ｖr101’−Ｖn104’＋Ｖos114）
＝Ｃ３（Ｖr101−Ｖr101’＋Ｖn104−Ｖn104’）
ΔＱ112＝Ｃ４（Ｖref87＋Ｖn86−Ｖos114−Ｖout110＋Ｖos114）
＝Ｃ４（Ｖref87−Ｖout110＋Ｖn86）
電荷保存則により、
ΔＱ78＝ΔＱ82
ΔＱ108＝ΔＱ112
したがって、
Ｃ１（Ｖs39−Ｖr39＋Ｖn74−Ｖn74’）＝Ｃ２（Ｖref87−Ｖout80＋Ｖn86）
Ｖout80について解くと、
Ｖout80＝Ｖref87＋Ｖn86−（Ｃ１／Ｃ２）（Ｖs39−Ｖr39＋Ｖn74−Ｖn74’）
同様に基準列増幅器２４０に関して、
Ｃ３（Ｖr101−Ｖr101’＋Ｖn104−Ｖn104’）＝Ｃ４（Ｖref87−Ｖout110＋Ｖn86）
Ｖout110について解くと、
Ｖout110＝Ｖref87＋Ｖn86−（Ｃ３／Ｃ４）（Ｖr101−Ｖr101’＋Ｖn104−Ｖn104’）
基準列増幅器２４０のレイアウトは列増幅器２３０のレイアウトと同一で、基準列はＡＰＳ配列内の列と同一のバルク基板を共用するので、Ｃ３／Ｃ４＝Ｃ１／Ｃ２、Ｖn104＝Ｖn74、およびＶn104’＝Ｖn74’とすることができ、さらに基準ピクセルの状態は変更されないため、Ｖr101＝Ｖr101’とすると、
Ｖout110＝Ｖref87＋Ｖn86−（Ｃ１／Ｃ２）（Ｖn74−Ｖn74’）
となり、この場合差分イメージ信号は、
Ｖout80−Ｖout110＝（Ｃ１／Ｃ２）（Ｖr39−Ｖs39）
である。
【００４２】
従来技術の出力上に存在する最も重大な同相モードノイズの発生源が、本質的に本発明の好ましい実施形態から除去されることを除いて、この結果は（Ｃ１／Ｃ２＝１の）図４の従来技術の増幅器と同じである。特に、記憶素子７８の容量Ｃ１および記憶素子８２の容量Ｃ２を（Ｃ１／Ｃ２＝Ｃ３／Ｃ４を保持する、容量Ｃ３およびＣ４も同様に）調整することによって、信号の利得を増加させることができる。列増幅器の利得は、Ｃ１とＣ２の比によって設定される。これらの２つの記憶素子は互いに非常に近接しており、所与の列増幅器において同一の環境を共有しているため、ＩＣ全体のプロセスの差違は、利得要素に相互コンダクタンス増幅器を使用して実施するような場合程には、個々の列増幅器間の利得の違いに影響を及ぼさないであろう。
【００４３】
差分イメージ信号１１８を生成することによって、差分イメージ信号１１８を集積回路を横切って差動Ａ／Ｄ変換器２２０に、または、差動Ａ／Ｄ変換器２２０の前の他のアナログ処理回路に送る時に、容量性の結合により最小の追加ノイズが導入される。列増幅器回路の設計により、フィードバックが非線形性を低減し、この回路が増幅器上のオフセット電圧を本質的に除去するので、列増幅器２３０内で使用される増幅器における要件は減少する。
【００４４】
図１０は、本発明を実施するより一般的な方法として、図８内の回路が提供する機能をブロック形式で示す。第１の二重サンプリング回路（ＤＳ）は、列増幅器２３０より構成され、共通列ライン・イメージ信号３８を共に形成する理想イメージ信号３９，Ｖｃｏｌと、第１のノイズ成分７４，ｎｌを受ける。このイメージ信号３８は、第１のサンプル・ホールド回路１４０および第１の減算回路１３０のマイナス入力に結合される。第１のサンプル・ホールド回路１４０の出力は、第１の減算回路１３０のプラス入力に結合される。第１のサンプル・ホールド回路１４０は、サンプル・ピクセルＳｐ信号４８によって制御される。第１の減算回路１３０の出力は、コンデンサ領域（面積）比（Ｃ１／Ｃ２）によって設定される利得およびオフセット相殺（オフセット消去機能）を有する、第１の増幅器１５２に結合される。第１のＤＳ回路はまた、基準電圧源８８を形成するために第２のノイズ成分８６，ｎ２が追加される理想基準電圧源８７を受ける。この基準電圧源８８は、サンプル・ピクセルＳｐ信号４８によって制御される、第２のサンプル・ホールド回路１４２に結合される。第２のサンプル・ホールド回路１４２の出力は、第２の減算回路１３２のプラス入力に結合される。第２の減算回路１３２のマイナス入力は、第１の増幅器１５２の出力を受ける。第２の減算回路１３２の出力は、サンプル・リセットＳｒ信号５０によって制御される第３のサンプル・ホールド回路１４８に結合される。第３のサンプル・ホールド回路１４８の出力は、差分イメージ信号１１８の第１の側面１２０になる。
【００４５】
同様に基準列に関して、基準列増幅器２４０より構成される第２の二重サンプリング回路（ＤＳ）は、共に共通基準列ライン信号１０２を形成する、理想基準信号１０１，Ｖｒ＿ｃｏｌ、および第３のノイズ成分１０４，ｎ３を受ける。この共通基準列ライン信号１０２は、第４のサンプル・ホールド回路１４４、および第３の減算回路１３４のマイナス入力に結合される。第４のサンプル・ホールド回路１４４の出力は、第３の減算回路１３４のプラス入力に結合される。第４のサンプル・ホールド回路１４４は、サンプル・ピクセルＳｐ信号４８によって制御される。第３の減算回路１３４の出力は、コンデンサ領域比（Ｃ３／Ｃ４、好ましくはＣ３／Ｃ４＝Ｃ１／Ｃ２）によって設定される利得およびオフセット相殺を有する、第２の増幅器１５４に結合される。第２のＤＳ回路はまた、基準電圧源８８を形成するために第２のノイズ成分８６，ｎ２が追加される理想基準電圧源８７を受ける。この基準電圧源８８は、サンプル・ピクセルＳｐ信号４８によって制御される第５のサンプル・ホールド回路１４６に結合される。第５のサンプル・ホールド回路１４６の出力は、第４の減算回路１３６のプラス入力に結合される。第４の減算回路１３６のマイナス入力は、第２の増幅器１５４の出力を受ける。第４の減算回路１３６の出力は、サンプル・リセットＳｒ信号５０によって制御される第６のサンプル・ホールド回路１５０に結合される。第６のサンプル・ホールド回路１５０の出力は、差分イメージ信号１１８の第２の側面１２２になる。当業者は、この基本的なブロック図より、いくつかの異なる本発明の実施形態を設計することができるが、それらも依然として本発明の思想及び範囲内にあることを理解するであろう。
【００４６】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
【００４７】
１．ノイズが低減された差分イメージ信号（１１８）を生成するためのピクセル列増幅器のアーキテクチャであって、
第１の二重サンプリング（ＤＳ）回路（２３０）と、この第１のＤＳ回路（２３０）と基本的に同一の構成を有する第２のＤＳ回路（２４０）とを備え、各ＤＳ回路が入力、出力、および基準入力を有することと、
前記第１のＤＳ回路（２３０）の前記入力がイメージ信号（３８）に結合され、前記イメージ信号（３８）が１組のノイズ成分（７４）の影響を受け、前記第１のＤＳ回路（２３０）の前記出力が、前記ノイズが低減された差分イメージ信号（１１８）の第１の側面（１２０）を出力することと、
前記第２のＤＳ回路（２４０）の前記入力が、リセット状態に保持された基準イメージ信号（１０２）に結合され、前記基準イメージ信号（１０２）が、前記イメージ信号（３８）と同様に前記１組のノイズ成分（１０４）の影響を受け、前記第２のＤＳ回路（２４０）の前記出力が、前記ノイズが低減された差分イメージ信号（１１８）の第２の側面（１２２）を出力することと、
前記第１のＤＳ回路（２３０）の前記基準入力、および前記第２のＤＳ回路（２４０）の前記基準入力に結合された基準電圧源（８８）
とからなるピクセル列増幅器のアーキテクチャ。
【００４８】
２．前記第１のＤＳ回路（２３０）および前記第２のＤＳ回路（２４０）が、第１のサンプル時間期間および第２のサンプル時間期間を有し、前記基準電圧が、前記第１のサンプル時間期間中に、前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の両方でサンプリングされる、上項１のピクセル列増幅器のアーキテクチャ。
【００４９】
３．前記イメージ信号（３８）、及び前記基準イメージ信号（１０２）が単一の基板上で生成される、上項１のピクセル列増幅器のアーキテクチャ。
【００５０】
４．前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の一つがさらに、
入力、出力、制御入力を有し、該入力が前記１つのＤＳ回路の入力に結合された、第１のサンプル・ホールド回路（１４０）と、
プラス入力、マイナス入力および出力を有し、該マイナス入力が前記１つのＤＳ回路の入力および前記第１のサンプル・ホールド回路（１４０）の入力に結合され、前記プラス入力が前記第１のサンプル・ホールド回路（１４０）の出力に結合された、第１の減算回路（１３０）と、
オフセット相殺を備え、入力、出力、および利得設定を有し、該利得設定がコンデンサの面積比によって制御され、該入力が前記第１の減算回路（１３０）の出力に結合された、増幅器（１５２）と、
入力、出力、および制御信号を有し、該入力が前記１つのＤＳ回路の基準入力に結合され、該制御信号が第１のサンプル・ホールド回路（１４０）の制御信号に結合された、第２のサンプル・ホールド回路（１４２）と、
プラス入力、マイナス入力および出力を有し、該プラス入力が前記第２のサンプル・ホールド回路の出力に結合され、該マイナス入力が前記増幅器（１５２）の出力に結合された、第２の減算回路（１３２）と、
入力、出力、および制御信号を有し、該入力が前記第２の減算回路（１３２）の出力に結合され、該出力が前記１つのＤＳ回路の出力に結合された、第３のサンプル・ホールド回路（１４８）と、
各１つのＤＳ回路の前記第１のサンプル・ホールド回路（１４０）および前記第２のサンプル・ホールド回路（１４２）の前記制御入力に結合された第１の制御信号と、
各１つのＤＳ回路の前記第３のサンプル・ホールド回路（１４８）の前記制御入力に結合された第２の制御信号
とを備える、上項１のピクセル列増幅器のアーキテクチャ。
【００５１】
５．前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の一つがさらに、
入力、制御入力、および出力を有する、第１のスイッチ（７６）と、
第１のノードおよび第２のノードを有し、該第１のノードが前記第１のスイッチ（７６）の出力に結合された、第１の記憶素子（７８）と、
入力、出力、および利得設定を有し、前記入力が前記第１の記憶素子（７８）の前記第２のノードに結合され、前記出力が前記１つのＤＳ回路の出力に結合された、増幅器（８０）と、
第１のノードおよび第２のノードを有し、該第１のノードが前記第１の記憶素子（７８）の第２のノードおよび前記増幅器（８０）の入力に結合された、第２の記憶素子（８２）と、
入力、制御入力、および出力を有し、該入力が前記増幅器（８０）の入力に結合され、該出力が前記増幅器（８０）の出力に結合された、第２のスイッチ（９２）と、
入力、制御入力、および出力を有し、該入力が前記増幅器（８０）の出力に結合され、該出力が前記第２の記憶素子（８２）の第２のノードに結合された、第３のスイッチ（９４）と、
入力、制御入力、および出力を有し、該入力が前記第２の記憶素子（８２）の第２のノードに結合され、該出力が前記１つのＤＳ回路の基準入力に結合された、第４のスイッチ（８４）と、
前記１つのＤＳ回路の前記第１のスイッチ（７６）の制御入力に結合された、第１の制御信号と、
前記１つのＤＳ回路の前記第２のスイッチ（９２）および前記第４のスイッチ（８４）の制御入力に結合された、第２の制御信号と、
前記１つのＤＳ回路の前記第３のスイッチ（９４）の制御入力に結合された、第３の制御信号
とを備える、上項１のピクセル列増幅器のアーキテクチャ。
【００５２】
６．撮像システム上に合焦されたイメージに基づいて、本質的に寄生ノイズのない差分イメージ信号（１１８）を生成するための撮像システムであって、
複数の行と複数の列からなる配列に並べられて、センサ配列（２８０）を形成する複数のアクティブピクセルセンサ（１０）であって、各アクティブピクセルセンサ（１０）が、拡散ノードにおいて前記アクティブピクセルセンサ（１０）によって検出された光度に対応する電圧、またはリセット信号を生成することができ、各アクティブピクセルセンサ（１０）が、該アクティブピクセルセンサ（１０）の外部で生成された他の信号から、前記拡散ノード上に存在する前記電圧をバッファリングする、複数のアクティブピクセルセンサ（１０）と、
複数行と少なくとも１つの列からなる配列に並べられ、それによって少なくとも１つの基準列信号（１０２）を形成する、複数の基準ピクセルセンサであって、該基準ピクセルセンサが、拡散ノードで電圧を生成するために基準リセット信号を有することを除いて、前記アクティブピクセルセンサ（１０）と基本的に同一の構成を有し、各基準ピクセルセンサが、前記基準ピクセルセンサの外部で生成された他の信号から、前記拡散ノード上の前記リセット電位をバッファリングする、複数の基準ピクセルセンサと、
基準電圧源（８８）と、
複数のアクティブピクセル列増幅器回路であって、各増幅器回路が、各列信号（３８）を形成する列内の前記アクティブピクセルセンサ（１０）のそれぞれに接続され、前記列信号（３８）のそれぞれがノイズ発生源（７４）の組合せの影響を受け、各アクティブピクセル列増幅器回路がさらに、
入力、出力、および基準入力を有し、該入力が前記それぞれの列信号（３８）に結合された、第１の二重サンプリング（ＤＳ）回路（２３０）と、
前記各第１のＤＳ回路（２３０）の前記基準入力に結合された前記基準電圧源（８８）を備える、複数のアクティブピクセル列増幅器回路と、
リセット状態に保持された前記基準列信号（１０２）のそれぞれに結合された少なくとも１つの基準列増幅器回路であって、前記基準列信号（１０２）のそれぞれが、前記それぞれのアクティブピクセル列と同様にノイズ発生源（１０４）の組合せの影響を受け、それぞれの基準列増幅器回路がさらに、
前記第１のＤＳ回路（２３０）と基本的に同一の構成を有し、入力、出力、および基準入力を有する、第２のＤＳ回路（２４０）を備え、
第２のＤＳ回路（２４０）の前記入力が、リセット状態に保持された前記それぞれの基準列信号（１０２）に結合され、
前記各第２のＤＳ回路（２４０）の基準入力が、前記基準電圧源（８８）に結合されることからなる
前記少なくとも１つの基準列増幅器回路と、
前記各アクティブピクセル列増幅器および各基準列増幅器回路に結合されたタイミングコントローラ（２００）であって、該タイミングコントローラが、前記複数のアクティブピクセルセンサ（１０）を活性化して、現在のフレームに対応する電圧信号を前記アクティブピクセル列増幅器に提供し、及び活性化された基準ピクセルセンサに非リセット信号を提供して、リセット・レベルに対応する電圧信号を前記それぞれの基準列増幅器回路に提供し、その後、リセット信号に対応する電圧信号を前記アクティブピクセル列増幅器回路に、及び前記非リセット信号を前記基準列増幅器回路に提供することからなり、さらに、前記アクティブピクセル列増幅器回路が、前記各列増幅器回路出力信号を第１の共通出力ライン（１２０）に逐次的に提供すること、及び第２の共通出力ライン（１２２）への前記基準列増幅器出力信号が、前記撮像システムの寄生ノイズのない差分信号（１１８）を生成することを可能とする前記タイミングコントローラ（２００）とを備える、撮像システム。
【００５３】
７．前記第１のＤＳ回路（２３０）および前記第２のＤＳ回路（２４０）が、第１のサンプル時間期間および第２のサンプル時間期間を有し、前記基準電圧（８８）が、前記第１のサンプル時間期間中に、前記第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４０）の両方でサンプリングされる、上項６の撮像システム。
【００５４】
８．前記イメージ信号（３８）及び前記基準列信号（１０２）が単一の基板上で生成される、上項６の撮像システム。
【００５５】
９．前記センサ配列（２８０）に接続された複数の制御ラインを有する行復号器（２１０）をさらに備え、各制御ラインが、それぞれの列信号内の前記アクティブピクセルセンサ（１０）に接続され、前記行復号器（２１０）が、１行内の前記アクティブピクセルセンサ（１０）を活性化することができ、前記タイミングコントローラ（２００）が、前記行復号器（２１０）に結合され、前記タイミングコントローラ（２００）が、各センサの行が逐次的に活性化されるように各センサの行を活性化する、上項６の撮像システム。
【００５６】
１０．ノイズが低減された差分イメージ信号（１１８）を生成するために、ピクセルセンサ配列（２８０）の１組の列出力をサンプリングする方法であって、
前記１組の列出力の第１の列出力（３８）をサンプリングして記憶し、それによって第１のサンプル値を生成するステップと、
前記１組の列出力の前記第１の列出力（３８）をサンプリングし、それによって第２のサンプル値を生成するステップと、
前記第２のサンプル値から前記第１のサンプル値を減算し、それによって第１のイメージ値を生成するステップと、
基準電圧源（８８）をサンプリングして記憶し、それによって第１のサンプル基準値を生成するステップと、
前記第１のサンプル基準値から前記第１のイメージ値を減算し、それによって第１の差分イメージ信号（１２０）を生成するステップと、
前記１組の列出力の第２の列（１０２）をリセット状態に保持するステップと、  前記１組の列出力の前記第２の列（１０２）をサンプリングして記憶し、それによって第３のサンプル値を生成するステップと、
前記１組の列出力の前記第２の列（１０２）をサンプリングし、それによって第４のサンプル値を生成するステップと、
前記第４のサンプル値から前記第３のサンプル値を減算し、それによって第２のイメージ値を生成するステップと、
前記基準電圧源（８８）をサンプリングして記憶し、それによって第２のサンプル基準値を生成するステップと、
前記第２のサンプル基準値から前記第２のイメージ値を減算し、それによって第２の差分イメージ信号（１２２）を生成するステップと
を含む方法。
【００５７】
【発明の効果】
本発明によれば、撮像装置のイメージ信号に加えられる固定パターンノイズ等のノイズを除去する手段が得られるので、鮮明なイメージを簡単に得ることができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態の簡単なブロック図である。
【図２】本発明の好ましい実施形態で使用するアクティブピクセルセンサ・フォトサイトを示す図である。
【図３】本発明の好ましい実施形態で使用するイメージ信号の動作範囲を示す図である。
【図４】低周波成分を有するノイズ発生源を低減するために使用する二重サンプリング回路を備える従来技術の列増幅器を示す図である。
【図５】好ましい実施形態で基準列を使用するアクティブピクセルセンサ配列、ならびに追加のインタフェースおよび制御ブロックのブロック図である。
【図６】読出速度を上げるために複数の基準列を使用する別のブロック図である。
【図７】本発明の好ましい実施形態で使用する列増幅器および基準列増幅器の構成を示す概略図である。
【図８】追加のノイズ成分と、それが本発明の好ましい実施形態に導入される場所を示す図である。
【図９】アクティブピクセルセンサ・フォトサイト、列増幅器、及び基準増幅器を制御するために、本発明の好ましい実施形態で使用するタイミングを示す図である。
【図１０】図８で示す回路の列増幅器および基準増幅器の機能をブロック形式で示す図である。
【符号の説明】
１０  アクティブピクセルセンサ
３８  共通列ライン
７４、１０４  ノイズ成分
７６  第１のスイッチ
７８  第１の記憶素子
８０、１５２  増幅器
８２  第２の記憶素子
８４  第４のスイッチ
８８  基準電圧源
９２  第２のスイッチ
９４  第３のスイッチ
１０２  基準列信号
１１８  差分イメージ信号
１２０  差分イメージ信号の第１の側の信号
１２２  差分イメージ信号の第２の側の信号
１３０  第１の減算回路
１３２  第２の減算回路
１４０  第１のサンプル・ホールド回路
１４２  第２のサンプル・ホールド回路
１４８  第３のサンプル・ホールド回路
２００  タイミングコントローラ
２１０  行復号器
２３０  列増幅器
２４０  基準列増幅器
２８０  センサ配列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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