(57)【特許請求の範囲】
【請求項１】
ダイヤフラム（６）に受ける圧力を圧力基準室（７）との圧力差により生ずる応力に基づいて電気的に検出するようにした圧力センサに用いる半導体基板（１，１４，１６，１８，１９，２１，２２，２６）の製造方法において、
前記ダイヤフラム（６）を形成するための半導体製の第１の基板（４）の所定深さに剥離用のイオン注入層（１２）を形成するイオン注入層形成工程（Ｐ１）と、
前記圧力基準室（７）を形成するために第２の基板（２）に圧力基準室（７）用の凹部（２ａ）を設けると共に凹部（２ａ）内底面にその深さ寸法と同じ長さで選択エッチング処理が可能な支柱部（２０，２０ａ）を形成する凹部形成工程（Ｐ２）と、
前記第１および第２の基板（４，２）を貼り合わせる貼り合わせ工程（Ｐ３）と、
貼り合わせた前記第１の基板（４）を前記イオン注入層（１２）部分で剥離して前記第２の基板（２）の表面に半導体層（５）を形成することにより、前記ダイヤフラム（６）および圧力基準室（７）を形成する剥離工程（Ｐ４）とを含んでなることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２】
請求項１に記載の圧力センサ用半導体基板の製造方法において、
前記凹部形成工程（Ｐ２）においては、前記第２の基板（２）の表面をエッチング処理することにより前記凹部（２ａ）を形成することを特徴とする圧力センサ用半導体基板の製造方法。
【請求項３】
請求項１または２に記載の圧力センサ用半導体基板の製造方法において、
前記貼り合わせ工程（Ｐ３）においては、前記第２の基板（２）の表面に酸化膜（３）を設けた状態で前記第１の基板（４）と貼り合わせを行なうことを特徴とする圧力センサ用半導体基板の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記凹部形成工程（Ｐ２）においては、前記凹部（２ａ）内底面に形成する支柱部（２０，２０ａ）を複数本の支柱により構成したことを特徴とする圧力センサ用半導体基板の製造方法。
【請求項５】
請求項１ないし４のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記凹部形成工程（Ｐ２）においては、前記第２の基板（２）に凹部（２ａ）を形成するエッチング処理時に支柱部（２０）を形成するパターンを設けることにより前記支柱部（２０）を形成すると共に、この後、熱酸化工程（Ｓ１）を行なうことにより前記支柱部（２０）を酸化物（２０ａ）にして選択エッチング処理を可能とすることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項６】
請求項１ないし５のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記剥離工程（Ｐ４）の後に、前記支柱部（２０ａ）を選択エッチング処理により除去する支柱エッチング工程（Ｓ２）を設けたことを特徴とする圧力センサ用半導体基板の製造方法。
【請求項７】
請求項１ないし６のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記剥離工程（Ｐ４）の後に、前記第２の基板（２）の表面に形成された半導体層（５）のうちの前記ダイヤフラム（６）部分以外の所定領域の半導体層（５）を除去することにより前記第２の基板（２）の表面（１５）に素子形成用の領域を露出させる状態に形成する半導体層除去工程（Ｑ１）を設けたことを特徴とする圧力センサ用半導体基板の製造方法。
【請求項８】
請求項１ないし７のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記凹部形成工程（Ｐ２）においては、前記圧力基準室（７）用の凹部（２ａ）が外部と連通する減圧用連通部（２ｂ）を形成する工程を含んでなり、
前記剥離工程（Ｐ４）の後に、前記減圧用連通部（２ｂ）により形成される減圧用連通孔（８）を介して前記圧力基準室（７）内を減圧して封止する減圧封止工程（Ｐ６）を設けたことを特徴とする圧力センサ用半導体基板の製造方法。
【請求項９】
請求項８に記載の圧力センサ用半導体基板の製造方法において、
前記凹部形成工程（Ｐ２）においては、前記減圧用連通部（２ｂ）を前記第２の基板（２）の表面部に沿った溝部（２ｂ）として形成し、前記剥離工程（Ｐ４）の後に形成される前記半導体層（５）により表面部を覆うことで前記減圧用連通孔（８）を形成することを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１０】
請求項８または９に記載の圧力センサ用半導体基板の製造方法において、
前記凹部形成工程（Ｐ２）においては、前記減圧用連通部（２ｂ）を前記凹部（２ａ）の深さ寸法と同じ深さ寸法に形成した凹部（２ｃ）とすることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１１】
請求項８に記載の圧力センサ用半導体基板の製造方法において、
前記凹部形成工程（Ｐ２）においては、前記減圧用連通孔（８）を前記第２の基板（２）の背面部に連通する開口部（２７）として形成することを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１２】
請求項８ないし１１のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記減圧封止工程（Ｐ６）においては、ＣＶＤ法により減圧雰囲気中で前記減圧用連通孔（８）の開口部（８ａ）を封止するように膜（９）を形成することを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１３】
請求項１ないし１２のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記第１の基板（４）は、前記半導体層（５）となるべき部分に非晶質層もしくは多結晶層からなる非単結晶層（２４，２５）が含まれるように形成されていることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１４】
請求項１３に記載の圧力センサ用半導体基板の製造方法において、
前記非単結晶層（２４，２５）は、構成する元素が前記第１の基板（４）の構成元素と同種のものを含んでなることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１５】
請求項１４に記載の圧力センサ用半導体基板の製造方法において、
前記第１の基板（４）は、シリコン製の基板を用い、
前記非単結晶層（２４，２５）は、非晶質膜もしくは多結晶膜として形成されることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１６】
請求項１４に記載の圧力センサ用半導体基板の製造方法において、
前記非単結晶層（２４，２５）は、アモルファスシリコン膜，酸化シリコン膜あるいは窒化シリコン膜のいずれかを用いて形成されていることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１７】
請求項１３ないし１６のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記非単結晶層（２４，２５）は、前記第１の基板（４）の表面に堆積法を用いて設けられることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１８】
ダイヤフラム（６）に受ける圧力を圧力基準室（７）との圧力差により生ずる応力に基づいて電気的に検出するようにした圧力センサに用いる半導体基板（１，１４，１６，１８，１９，２１，２２，２６）の製造方法において、
前記ダイヤフラム（６）を形成するための半導体製の第１の基板（４）の所定深さに剥離用のイオン注入層（１２）を形成するイオン注入層形成工程（Ｐ１）と、
前記圧力基準室（７）を形成するために第２の基板（２）に圧力基準室（７）用の凹部（２ａ，２ｃ）を設ける凹部形成工程（Ｐ２）と、
前記第１および第２の基板（４，２）を貼り合わせる貼り合わせ工程（Ｐ３）と、
貼り合わせた前記第１の基板（４）を前記イオン注入層（１２）部分で剥離して前記第２の基板（２）の表面に半導体層（５）を形成することにより、前記ダイヤフラム（６）および圧力基準室（７）を形成する剥離工程（Ｐ４）とを含み、
前記第１の基板（４）は、前記半導体層（５）となるべき部分に非晶質層からなる非単結晶層（２４，２５）が含まれるように形成され、
前記非単結晶層（２４，２５）は、前記第１の基板（４）に対してイオン注入法により形成することを特徴とする圧力センサ用半導体基板の製造方法。
【請求項１９】
請求項１３または１４に記載の圧力センサ用半導体基板の製造方法において、
前記非単結晶層（２４，２５）は、前記第１の基板（４）に対してイオン注入法により形成することを特徴とすることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２０】
ダイヤフラム（６）に受ける圧力を圧力基準室（７）との圧力差により生ずる応力に基づいて電気的に検出するようにした圧力センサに用いる半導体基板（１，１４，１６，１８，１９，２１，２２，２６）の製造方法において、
前記ダイヤフラム（６）を形成するための半導体製の第１の基板（４）の所定深さに剥離用のイオン注入層（１２）を形成するイオン注入層形成工程（Ｐ１）と、
前記圧力基準室（７）を形成するために第２の基板（２）に圧力基準室（７）用の凹部（２ａ，２ｃ）を設ける凹部形成工程（Ｐ２）と、
前記第１および第２の基板（４，２）を貼り合わせる貼り合わせ工程（Ｐ３）と、
貼り合わせた前記第１の基板（４）を前記イオン注入層（１２）部分で剥離して前記第２の基板（２）の表面に半導体層（５）を形成することにより、前記ダイヤフラム（６）および圧力基準室（７）を形成する剥離工程（Ｐ４）とを含んでなり、
前記第１の基板（４）は、前記半導体層（５）となるべき部分に非晶質層からなる非単結晶層（２４，２５）が含まれるように形成され、
前記非単結晶層（２４，２５）は、構成する元素が前記第１の基板（４）の構成元素と同種の元素から構成されるアモルファスシリコン膜である場合に、前記剥離工程（Ｐ４）の後に熱処理を行なうことにより、その非単結晶層（２４，２５）を再結晶化させて前記半導体層（５）を単結晶の層として形成することを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２１】
請求項１４ないし１９のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記非単結晶層（２４，２５）が前記第１の基板（４）と同種の元素から構成されるアモルファスシリコン膜である場合に、前記剥離工程（Ｐ４）の後に熱処理を行なうことにより、その非単結晶層（２４，２５）を再結晶化させて前記半導体層（５）を単結晶の層として形成することを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２２】
請求項１ないし２１のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記第１の基板（４）は、含有酸素濃度が１×１０１８atoms/cm３以上の半導体基板を用いることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２３】
請求項１ないし１２のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記貼り合わせ工程（Ｐ３）では、前記第２の基板（２）上に形成した前記圧力基準室（７）用の凹部（２ａ）の開口部をなす四辺形の辺方向と単結晶シリコンからなる前記第１の基板（４）の劈開方向とが交差する関係となる方向に調整して、前記第２の基板（２）と前記第１の基板（４）とを貼り合わせることを特徴とする圧力センサ用の半導体基板の製造方法。
【請求項２４】
請求項２３に記載の圧力センサ用半導体基板の製造方法において、
前記第２の基板（２）上に形成した前記圧力基準室（７）用の凹部（２ａ）の開口部をなす四辺形の辺方向と前記第１の基板（４）の劈開方向とが最も大きい角度をもって交差する関係となる方向に調整されることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２５】
ダイヤフラム（６）に受ける圧力を圧力基準室（７）との圧力差により生ずる応力に基づいて電気的に検出するようにした圧力センサに用いる半導体基板（１，１４，１６，１８，１９，２１，２２，２６）の製造方法において、
前記ダイヤフラム（６）を形成するための半導体製の第１の基板（４）の所定深さに剥離用のイオン注入層（１２）を形成するイオン注入層形成工程（Ｐ１）と、
前記圧力基準室（７）を形成するために第２の基板（２）に圧力基準室（７）用の凹部（２ａ，２ｃ）を設ける凹部形成工程（Ｐ２）と、
前記第１および第２の基板（４，２）を貼り合わせる貼り合わせ工程（Ｐ３）と、
貼り合わせた前記第１の基板（４）を前記イオン注入層（１２）部分で剥離して前記第２の基板（２）の表面に半導体層（５）を形成することにより、前記ダイヤフラム（６）および圧力基準室（７）を形成する剥離工程（Ｐ４）とを含み、
前記貼り合わせ工程（Ｐ３）では、前記第２の基板（２）上に形成した前記圧力基準室（７）用の凹部（２ａ）の開口部の辺の方向と前記第１の基板（４）の劈開方向とが交差する関係となる方向に調整して、前記第２の基板（２）と前記第１の基板（４）とを貼り合わせ、
前記第２の基板（２）上に形成した前記圧力基準室（７）用の凹部（２ａ）の開口部をなす四辺形の辺方向と前記第１の基板（４）の劈開方向とが最も大きい角度をもって交差する関係となる方向に調整されることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２６】
請求項２４または２５に記載の圧力センサ用半導体基板の製造方法において、
前記第１の基板（４）の面方位が（１００）であるときに、
前記第２の基板（２）上に形成した前記圧力基準室（７）用の凹部（２ａ）の開口部をなす四辺形の辺方向と前記第１の基板（４）の劈開方向である（１００）面の方向および（１１０）面の方向のそれぞれに対して２２〜２３°を中心とした角度をもって交差する関係となる方向に調整されることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２７】
請求項１ないし２６のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記貼り合わせ工程（Ｐ３）に先立って行なう洗浄工程において、貼り合わせを行なう前記第１の基板（４）および前記第２の基板（２）のうち少なくとも前記第２の基板（２）については疎水化処理することにより、その表面に付着した水分を脱水処理過程において除去するようにしたことを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２８】
請求項１ないし２７のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記貼り合わせ工程（Ｐ３）では、前記第１の基板（４）と前記第２の基板（２）とを減圧雰囲気中で密着させることにより両者を貼り合わせるようにしたことを特徴とする圧力センサ用半導体基板の製造方法。
【請求項２９】
請求項１ないし２８のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記第２の基板として、絶縁膜分離基板（４４）を用い、前記圧力基準室（３３）はその絶縁膜分離基板（４４）の半導体層（４６）中に形成されることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項３０】
ダイヤフラム（３５）に受ける圧力を圧力基準室（３３）との圧力差により生ずる応力に基づいて電気的に検出するようにした圧力センサに用いる半導体基板（２９，４３，４７）の製造方法において、
前記圧力基準室（３３）を形成するために第２の基板（３０）に圧力基準室（３３）用の凹部（３４）を設ける凹部形成工程（Ｐ２）と、
前記ダイヤフラム（３５）を形成するための所定膜厚の半導体層（３４）が第１の基板（４０）上に絶縁膜（４１）を介して形成されると共に当該絶縁膜（４１）中もしくは絶縁膜（４１）よりも深部に剥離用のイオン注入層（４２）が形成された絶縁膜分離基板（３６）と前記第２の基板（３０）とを貼り合わせる貼り合わせ工程（Ｐ３）と、
貼り合わせた前記絶縁膜分離基板（３６）を前記イオン注入層（４２）部分で剥離することで前記絶縁膜分離基板（３６）を薄片化し、表面に前記第１の基板（４０）もしくは前記絶縁膜（４１）を露出させた後に、前記第１の基板（４０）および前記絶縁膜（４１）を除去することにより前記第２の基板（３０）表面に半導体層（３４）を形成して前記ダイヤフラム（３５）および圧力基準室（３３）を形成することを特徴とする圧力センサ用半導体基板の製造方法。
【請求項３１】
請求項３０に記載の圧力センサ用半導体基板の製造方法において、
前記絶縁膜分離基板（３６）は、
第３の基板（３７）の一方の面側から所定の深さに剥離用のイオン注入層（３８）を形成するイオン注入層形成工程（Ｖ１）と、
前記第３の基板（３７）およびこれとは別途に準備した第４の基板（４０）を絶縁膜（４１）を介して貼り合わせる工程（Ｖ２）と、
貼り合わせた前記第３の基板（３７）を前記イオン注入層（３８）で剥離して前記第４の基板（４０）上に絶縁膜（４１）を介して半導体層（３４）を形成する剥離工程（Ｖ３）と、
剥離した前記半導体層（３４）表面を平滑化処理する平滑化工程と
を経て形成されることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項３２】
請求項３０または３１に記載の圧力センサ用半導体基板の製造方法において、
前記凹部形成工程（Ｐ２）においては、前記第２の基板（３０）の表面をエッチング処理することにより前記凹部（３２）を形成することを特徴とする圧力センサ用半導体基板の製造方法。
【請求項３３】
請求項３０ないし３２のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記貼り合わせ工程（Ｐ３）においては、前記絶縁膜分離基板（３６）と前記第２の基板（３０）とを減圧雰囲気中で密着させることを特徴とする圧力センサ用半導体基板の製造方法。
【請求項３４】
請求項３０ないし３３のいずれかに記載の圧力センサ用半導体基板の製造方法において、
前記第２の基板として、絶縁膜分離基板（４４）を用いることを特徴とする圧力センサ用半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイヤフラムに受ける圧力を圧力基準室との圧力差により生ずる応力に基づいて電気的に検出するようにした圧力センサに用いる半導体基板の製造方法に関する。
【０００２】
【発明が解決しようとする課題】
ダイヤフラムにかかる圧力を検出するようにした半導体圧力センサなどにおいては、内部に圧力基準室を設ける構成のものがある。この場合、圧力基準室は、内部が真空に近い状態に減圧された状態とされており、これによって温度変動などによる内部圧力の変動を抑制してダイヤフラムに受ける圧力の検出精度の向上を図る構成としたものである。
【０００３】
このような半導体圧力センサの製造に用いる半導体基板として、上述した圧力基準室に相当する部分をあらかじめ形成したものが供されている。これは、例えば、２枚の単結晶シリコン基板を用いて貼り合わせ技術により圧力基準室およびダイヤフラムを形成する方法である。
【０００４】
すなわち、まず、支持基板としてのシリコン基板に圧力基準室用の凹部をエッチングなどの方法により形成する。このシリコン基板と別途に用意したダイヤフラム形成用のシリコン基板とを貼り合わせ技術により貼り合わせる。次に、貼り合わせたダイヤフラム用のシリコン基板を研削，研磨することによりその厚さ寸法がダイヤフラムの厚さ寸法となるまで調整する。これにより、支持基板としてのシリコン基板に圧力基準室を設けると共にこれを覆うようにしてダイヤフラムを形成することができる。
【０００５】
しかしながら、上述のようにして貼り合わせを行なった後に、ダイヤフラム形成用の基板を研削，研磨する方法では、ダイヤフラム形成用のシリコン基板を所望のダイヤフラムの厚さとなるまで研磨処理が必要になると共に、貼り合わせたシリコン基板のほとんどの部分を研削，研磨により除去する点で不経済であると共に、ダイヤフラムのような薄い膜厚の部分を残すように研磨すること自体が制御性の点で技術的に困難である。
【０００６】
研磨処理による膜厚の制御においては、研磨により残すシリコン基板の膜厚を直接測定しながら研磨することが難しいことから、例えば、研磨速度を測定して時間管理により所望の厚さを残すように制御する方法や、あるいは、研磨するシリコン基板にあらかじめ研磨ストッパを設けるなどの方法がある。
【０００７】
研磨ストッパを設ける方法では、例えば、シリコン基板のダイヤフラム側に所定深さ寸法の溝を形成しておいてその溝の内部にシリコン酸化物を充填した状態としておき、研磨時に裏面側からこのシリコン酸化物の底面部が露出する位置まで達すると、酸化膜はシリコンよりも研磨速度が小さいことからシリコンの研磨が自動的に止まるというものである。
【０００８】
ところが、このような種々の技術を利用して研磨を制御性良く行なう場合においても、研磨による方法を採用する限りにおいては、研磨中に圧力基準室用の凹部がある部分で撓みが発生しやすく、ダイヤフラム部分の厚さ寸法を均一に形成することに困難が点が残る。加えて、基板内に形成される複数個のダイヤフラムの厚さ寸法を均一にすることも困難である。
【０００９】
本発明は、上記事情に鑑みてなされたもので、その目的は、均一で且つ寸法精度の良い厚さでダイヤフラムを形成することができるようにした圧力センサ用の半導体基板の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１の発明によれば、圧力センサの構造として、ダイヤフラムで受ける圧力を圧力基準室との圧力差により生ずる応力に基づいて電気的に検出するようにしたものの場合に、その半導体基板を、イオン注入層形成工程によりダイヤフラム形成用の半導体製の第１の基板の所定深さに剥離用のイオン注入層を形成し、凹部形成工程により圧力基準室を形成するために第２の基板に圧力基準室用の凹部を設け、貼り合わせ工程により第１および第２の基板を貼り合わせて、続く剥離工程にて貼り合わせた第１の基板をイオン注入層部分で剥離して第２の基板の表面に半導体層を形成することにより、ダイヤフラムおよび圧力基準室を形成するので、所望の厚さ寸法のダイヤフラムをイオン注入層の深さを制御することにより精度良く形成することができると共に、研削，研磨などの方法による加工を不要としているので簡単且つ短時間で製作でき、さらに、第１の基板は再利用することもできるようになってコストの低減も図ることができる。
また、凹部形成工程において、圧力基準室用の凹部内底面にその深さ寸法と同じ長さで選択エッチング処理が可能な支柱部を形成するので、その支柱部を利用して第１の基板との貼り合わせ工程では、凹部内の領域においても支柱部の先端部分により接着することができるようになり、剥離工程においては確実にダイヤフラムを形成するための半導体層を剥離することができるようになる。
そして、特に、ダイヤフラムの厚さ寸法を薄くすべく第１の基板の浅い位置にイオン注入層を形成するときには、剥離しようとする半導体層が薄くなるので、剥離時の強度を考慮すると支柱部がない場合の構成に比べて確実にダイヤフラムを形成することができるようになる。また、イオン注入層形成工程において形成したイオン注入層のドーズ量が不足した場合などにおいても確実に半導体層を剥離形成することができるようになる。
【００１１】
請求項２の発明によれば、凹部形成工程において、第２の基板の表面をエッチング処理することにより凹部を形成するので、ダイヤフラムとなる半導体層および圧力基準室を形成することができるようになる。
【００１２】
請求項３の発明によれば、ダイヤフラムを形成するための半導体層を貼り合わせ工程および剥離工程を経ることにより設けるので、そのとき、第２の基板と半導体層との間に酸化膜を設けておくことにより、半導体層を第２の基板と絶縁分離した状態に形成することができ、例えば、この半導体層のうちのダイヤフラム部分ではない領域においては、いわゆるＳＯＩ（Silicon On Insulator) 構造となっている半導体層に信号処理用の回路素子を形成することができ、ＭＯＳ形素子とバイポーラ素子とを同一チップ上に集積化することができる。
【００１５】
請求項４の発明によれば、凹部形成工程において、前記凹部内底面に形成する支柱部を複数本の支柱により構成するので、第１の基板の表面との結合力をより高くすることができ、厚さ寸法が薄いダイヤフラムを形成しようとする場合に、半導体層の剥離形成を確実に行なうことができるようになる。
【００１６】
請求項５および６の発明によれば、凹部形成工程において、第２の基板に凹部を形成するエッチング処理時に支柱部を形成するパターンを設けることにより支柱部を形成し、この後、熱酸化工程を行なうことにより支柱部を酸化物にすることで、選択エッチング処理が可能な構成とするので、第１の基板を貼り合わせるときには第２の基板の表面および凹部に設けられた支柱部に結合させた状態で貼り合わせ、剥離工程を経て半導体層を剥離形成した後には、ダイヤフラム部分に残る支柱部をフッ酸水溶液等による選択エッチングにより除去することによりダイヤフラムを形成することができるようになる。
【００１８】
請求項７の発明によれば、剥離工程の後に行なう半導体層除去工程により、第２の基板の表面に形成された半導体層のうちのダイヤフラム部分以外の所定領域の半導体層を除去することにより第２の基板の表面に素子形成用の領域を露出させる状態に形成するので、ダイヤフラム用の半導体層の膜厚では素子形成を十分に行なえない場合でも、これによって、第２の基板側に素子形成を行なうことができるので、素子形成のための制約を少なくして設計の自由度を高めることができ、さらには、形成する素子の放熱効果を高めることもできるようになる。
【００１９】
請求項８の発明によれば、凹部形成工程において、圧力基準室用の凹部が外部と連通する減圧用連通部を形成し、剥離工程の後に行なう減圧封止工程により、減圧用連通部により形成される減圧用連通孔を介して圧力基準室内を減圧して封止するので、圧力基準室内を減圧あるいは真空状態として内部に含まれるガスを極力少なくすることで温度変動などによる圧力基準室内の圧力変動を抑制してより正確な圧力検出動作を行なわせるための構成を簡単且つ制御性良く形成することができるようになる。
【００２０】
請求項９の発明によれば、凹部形成工程において、減圧用連通部を前記第２の基板の表面部に沿った溝部として形成し、剥離工程の後に形成される半導体層により表面部を覆うことで減圧用連通孔を形成するので、ダイヤフラムを形成するための工程を利用して減圧用連通孔を形成することができ、特別の工程を付加することなく簡単に実施することができる。
【００２１】
請求項１０の発明によれば、凹部形成工程において、減圧用連通部の深さ寸法を凹部の深さ寸法と同じに形成するので、それらの形成のための処理を同一のエッチング処理により行なうことができるので、工程数を少なくして簡単に製作することができるようになる。
【００２２】
請求項１１の発明によれば、凹部形成工程において、減圧用連通孔を第２の基板の背面部に連通する開口部として形成するので、減圧封止工程においては、第２の基板の背面側から圧力基準室内を減圧し、その開口部を封止することにより同様の特性のものを得ることができるようになる。
【００２３】
請求項１２の発明によれば、減圧封止工程においては、ＣＶＤ法により減圧雰囲気中で減圧用連通孔の開口部を封止するように膜を形成するので、特殊な工程を採用することなく減圧封止工程を実施することができる。そして、最終表面に保護膜などを形成する場合には、その保護膜を形成する工程を実施する際に同時に減圧封止工程を行なうことができるようになり、この場合には、封止のための特別な工程を付加することなく実施できるようになる。
【００２４】
請求項１３の発明によれば、貼り合わせを行なって半導体層を形成する層中に非晶質層もしくは多結晶層等の非単結晶層が含まれているので、第１の基板の表層部を単結晶のままで貼り合わせ工程および剥離工程を実施する場合に比べて、剥離により形成する半導体層部分の機械的強度を高めた状態で半導体層を形成することができるようになる。
【００２５】
請求項１４ないし１６の発明によれば、非単結晶層を、その構成する元素が第１の半導体基板（４）の構成元素と同種のものを含んでなるようにしているので、全く同一元素のみの非結晶層あるいは多結晶層を設けたり、あるいは同種の元素の化合物などによる非単結晶層を設けることができ、これによって、非単結晶層を形成し易くすることができるようになり、さらには、第１の半導体基板としてシリコン基板を用いる場合に、非単結晶膜としてシリコンの非晶質膜であるアモルファスシリコン膜や多結晶膜を用いたり、あるいは酸化シリコン膜，窒化シリコン膜などを用いることができる。これによって、上述同様に、第１の基板の表層部を単結晶のままで貼り合わせ工程および剥離工程を実施する場合に比べて、剥離により形成する半導体層部分の機械的強度を高めた状態で半導体層を形成することができるようになる。
【００２６】
請求項１７の発明によれば、非単結晶層を第１の半導体基板の表面に堆積法によって形成するので、通常の半導体製造工程において利用されている例えば物理的成膜法あるいは化学的成膜法などを用いて非単結晶膜を形成することができ、特殊な工程を用いることなく簡単且つ安価に非単結晶層を設けることができるようになる。
【００２７】
請求項１８および１９の発明によれば、非単結晶層を第１の半導体基板に対してイオン注入法により形成するので、例えば、イオン注入法により比較的イオン質量の大きい材料を選んで基板内に埋め込むことにより基板表面もしくは内部の任意の領域に非単結晶層として非晶質層を形成することが可能となる。
【００２８】
請求項２０および２１の発明によれば、非単結晶層が第１の基板と同種の元素から構成されるアモルファスシリコン膜である場合に、剥離工程の後に熱処理を行なって、その非単結晶層を再結晶化させて半導体層を単結晶の層として形成するようにしているので、貼り合わせおよび剥離工程における半導体層の機械的強度を図りながら、最終的に得る半導体基板の構成として同じものとして単結晶層を得ることができるようになり、圧力センサのダイヤフラムとしての特性についても安定した電気的特性を得ることができるようになる。
【００２９】
請求項２２の発明によれば、第１の基板として含有酸素濃度が１×１０１８atoms/cm３以上の半導体基板を用いるので、通常の使用に供する半導体基板よりも機械的強度が高くなり、加工工程における取扱い上の性能を向上させ、信頼性が向上する。
【００３０】
請求項２３の発明によれば、第１の基板と第２の基板とを貼り合わせる際に、第２の基板上の凹部の開口部をなす四辺形の辺方向と単結晶シリコンからなる第１の基板の劈開方向とが交差する関係となる方向に調整して位置決めを行なうので、剥離工程で剥離されるときに第２の基板の凹部の領域に位置する部分がその剥離で受ける衝撃で劈開するなどの損傷が発生するのを防止して機械的強度の低下を防止することができるようになり、確実にダイヤフラム部分を形成することができるようになる。
【００３１】
請求項２４ないし２６の発明によれば、上述の場合において、第２の半導体基板上に形成した凹部の開口部の辺の方向と第１の基板の劈開方向とが最も大きい角度をもって交差する関係となる方向に調整し、例えば、第１の半導体基板の面方位が（１００）であるときに、その角度を２２〜２３°を中心とした角度をもって交差する関係となる方向に調整することにより、上述の効果を最大限に発揮させることができるようになり、機械的強度を高めた状態で再現性良く製作することができるようになる。
【００３２】
請求項２７の発明によれば、貼り合わせ工程に先立って行なう洗浄工程において、貼り合わせを行なう第１の半導体基板および第２の半導体基板のうち少なくとも第２の半導体基板については疎水化処理することにより、その表面に付着した水分を脱水処理過程において除去するので、基板の表面や形成されている凹部内に水分が残るのを極力防止することができるようになり、貼り合わせにおいて密着させる界面部分に水分が残存したり、あるいは凹部内に水分が残存して特性が劣化するのを抑制することができるようになる。
【００３３】
請求項２８の発明によれば、貼り合わせ工程を減圧雰囲気中で行なうので、第１の基板と第２の基板とを密着させる際に、基板の表面や凹部などに残存した水分を減圧雰囲気下で十分に脱水することにより除去した上で行なうことができるようになり、密着性の向上を図ることができるようになる。また、この凹部をこの貼り合わせ工程により減圧状態に密閉する場合には、後の工程で別途に凹部内を脱気するための工程を行なう必要がなくなるので、工数の低減をも図ることができるようになる。
【００３４】
請求項２９の発明によれば、第２の基板として、支持基板上に絶縁膜を介して半導体層が形成されている絶縁膜分離基板を用い、圧力基準室はその絶縁膜分離基板の半導体層中に形成するようにしているので、絶縁膜分離基板上にダイヤフラムや圧力基準室を形成することができ、これによって、圧力センサ制御回路を圧力基準室周囲に位置する絶縁膜分離領域に形成することが可能となり、素子分離構造の形成が容易になると共に、耐圧などの電気的特性の向上も図ることができるようになる。
【００３５】
請求項３０の発明によれば、第２の基板上に貼り合わせた絶縁膜分離基板を裏面から埋込絶縁膜をストッパとして研削もしくは研磨などの方法によって第２の基板領域を除去し、この後に埋込絶縁膜をエッチングなどの方法により選択的に除去することで半導体層のみを第２の基板上に残した状態に形成することができる。これにより、絶縁膜分離基板の表面の半導体層の膜厚の均一性を高めた状態で形成しておくことにより、その形成精度で貼り合わせ後のダイヤフラムとなる部分の半導体層の膜厚を形成することができ、精度良く設計どおりのダイヤフラムを比較的容易に設けることができるようになる。
そして、上述の場合において、絶縁膜分離基板の絶縁膜分離層内もしくは絶縁膜分離層よりも深部にイオン注入層を形成し、第２の基板との貼り合わせの後に絶縁膜分離基板をイオン注入層の部分で剥離することが可能となる。この後、埋込絶縁層を除去することで第２の基板上に半導体層を形成することができる。したがって、絶縁膜分離基板の支持基板部分を除去するための研削や研磨などの工程をなくして簡単に除去することができると共に、その絶縁膜分離基板の剥離後の支持基板の部分を再び用いて絶縁膜分離基板の支持基板として使用することができるようになる。
【００３６】
請求項３１の発明によれば、上述の場合において、絶縁分離基板を形成する方法として、第３の基板の所定深さにイオン注入層を形成しておいて第４の基板と貼り合わせ、イオン注入層の部分で剥離して半導体層を形成するようにしているので、所望の膜厚の半導体層を精度良く形成した絶縁分離基板を得ることができ、ダイヤフラム部分に形成する半導体層を比較的簡単に精度良く均一な膜厚で形成することができるようになる。
【００３８】
請求項３２の発明によれば、凹部形成工程において、第２の基板の表面をエッチング処理することにより凹部を形成するので、ダイヤフラムとなる半導体層および圧力基準室を形成することができるようになる。
【００３９】
請求項３３の発明によれば、貼り合わせ工程を減圧雰囲気中で行なうので、第１の基板と第２の基板とを密着させる際に、基板の表面や凹部などに残存した水分を減圧雰囲気下で十分に脱水することにより除去した上で行なうことができるようになり、密着性の向上を図ることができるようになる。また、この凹部をこの貼り合わせ工程により減圧状態に密閉する場合には、後の工程で別途に凹部内を脱気するための工程を行なう必要がなくなるので、工数の低減をも図ることができるようになる。
【００４０】
請求項３４の発明によれば、第２の基板として、支持基板上に絶縁膜を介して半導体層が形成されている絶縁膜分離基板を用い、圧力基準室はその絶縁膜分離基板の半導体層中に形成するようにしているので、絶縁膜分離基板上にダイヤフラムや圧力基準室を形成することができ、これによって、圧力センサ制御回路を圧力基準室周囲に位置する絶縁膜分離領域に形成することが可能となり、素子分離構造の形成が容易になると共に、耐圧などの電気的特性の向上も図ることができるようになる。
【００４１】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図６を参照しながら説明する。
図４（ｅ）は、圧力センサ用半導体基板としてのセンサチップ１の模式的な断面を示すもので、支持基板となる第２の基板としての単結晶シリコン基板２上に、シリコン酸化膜３を介した状態でダイヤフラム形成用の第１の基板としての単結晶シリコン基板４（図２参照）を用いて後述するようにして形成した半導体層としての単結晶シリコン膜５が所定膜厚で形成され、これによってダイヤフラム６が設けられた構成とされている。
【００４２】
センサチップ１の中央部には圧力基準室７が設けられ、内部がほぼ真空状態となるように減圧されている。圧力基準室７の側部にはこれに連通して外部に開口した減圧用連通孔８が形成されており、後述するように、この減圧用連通孔８を介して圧力基準室７内を減圧した後、開口部８ａを保護膜９により封止することで減圧した状態に形成されている。
【００４３】
ダイヤフラム６には圧力検出用のピエゾ抵抗効果を有する抵抗体１０が形成されており、圧力基準室６の周辺部に位置する単結晶シリコン膜５には信号処理用の回路を構成するＭＯＳトランジスタなどの種々の回路素子１１が形成されており、抵抗体１０により検出される圧力検出信号の増幅や信号処理を行なって検出出力を得るようにしている。
【００４４】
上記構成によれば、ダイヤフラム６は、外部から圧力を受けると、その圧力と圧力基準室７との差に相当する力が作用して歪みを生ずる。この歪みによってダイヤフラム６に形成している抵抗体１０がピエゾ抵抗効果によって抵抗値が変化するので、これをブリッジ接続した回路により電圧の変化として検出し、信号処理回路により圧力に応じた検出信号として出力することができる。
【００４５】
この場合、圧力基準室７内は、ほぼ真空状態に減圧されているので、気体が存在する状態と異なり、測定環境の温度変化による内部の圧力変動が生じないので、常に精度の高い圧力検出動作が行なえるのである。また、上述の構成においては、ダイヤフラム６を第１の基板である単結晶シリコン基板４を用いて後述するようにして形成した単結晶シリコン膜５により構成するので、薄い膜を均一で精度良く形成することができ、これによって、圧力検出精度の安定性と精度の向上を図ることができる。
【００４６】
次に上記した圧力センサの製造工程について説明する。図１は、製造工程の概略を示すもので、以下、この工程図と図２および図３の工程説明図を用いて説明する。
（１）イオン注入層形成工程（Ｐ１）
まず、第１の基板である単結晶シリコン基板４を少なくともその一方の面を鏡面研磨した状態で準備し、この鏡面研磨を行なった面側にイオン注入により例えば水素イオン（プロトン）を注入して高濃度のイオン注入層１２を形成する（図２参照）。この場合、単結晶シリコン基板４は、たとえば、含有酸素濃度が、通常のデバイス用に用いられるものよりも高い、１×１０１８atoms/cm３以上で５×１０１８atoms/cm３程度に形成されたものを用いており、これにより、機械的強度を高めている。なお、含有酸素濃度は、１×１０１８〜１×１０２０atoms/cm３程度の範囲で、好ましくは１×１０１８〜１×１０１９atoms/cm３の範囲が適している。
【００４７】
イオン注入層１２を形成する深さは、加速電圧およびドーズ量により所定の深さ寸法に設定されるもので、形成しようとするダイヤフラム６の厚さ寸法に対応して設ける。また、イオン注入層１２のドーズ量は、１×１０１６atoms/cm２以上で、例えば５×１０１６atoms/cm２に設定されるが、このドーズ量は多いほど剥離工程Ｐ４での剥離性が良くなる。なお、イオン注入する面側にあらかじめ酸化膜を形成しておくことによりイオン注入による表層のダメージの緩和および不純物汚染の低減を図ることができる。
【００４８】
（２）凹部形成工程（Ｐ２）
次に、第２の基板である単結晶シリコン基板２を少なくともその一方の面を鏡面研磨した状態で準備し、この鏡面研磨を行なっている面側に圧力基準室７用の凹部２ａをドライエッチング処理をしたり、あるいはＴＭＡＨやＫＯＨ（水酸化カリウム溶液）などの水溶液によりウェットエッチング処理をすることにより形成する。なお、後工程の貼り合わせ工程（Ｐ３）で真空雰囲気などの減圧雰囲気下で貼り合わせを行なわない場合には、この時点において、減圧用連通部としての溝部２ｂを同様にしてドライエッチング処理あるいはＫＯＨ等によるウェットエッチング処理などの方法により形成する必要がある（図３参照）。
【００４９】
この場合、圧力基準室７用の凹部２ａは、測定しようとしている圧力の範囲や大きさなどによって適切な寸法が採用されるが、一辺が１０〜１０００μｍ程度の範囲内で例えば１００μｍ程度の正方形状とされ、深さ寸法が１〜１０μｍ程度の範囲内で適宜の寸法に設定される。また、溝部２ｂは、例えば、幅寸法が１〜１００μｍ程度の範囲で１０μｍ程度で、長さ寸法は１０〜１０００μｍ程度の範囲で数百μｍ程度に設定されている。
【００５０】
そして、単結晶シリコン基板２の表面に、熱酸化あるいはＣＶＤ法などの方法により酸化膜３を形成する。この酸化膜３は、単結晶シリコン基板２の凹部２ａや溝部２ｂの側壁や底面部にも同時に形成しても良い。
【００５１】
（３）貼り合わせ工程（Ｐ３）
次に、単結晶シリコン基板２の凹部２ａを形成した面側に単結晶シリコン基板４のイオン注入層１２を形成した面側を貼り合わせる（図４（ａ）参照）。貼り合わせ工程Ｐ３に先立って行なう基板洗浄工程においては、イオン注入を施した単結晶シリコン基板４は、表面に成膜した汚染防止用の酸化膜４ａをフッ酸水溶液などにより完全に除去することで表面の汚染除去と平坦化が可能となり、その後、Ｈ２ＳＯ４とＨ２Ｏ２を４対１で混合した処理液などで洗浄することで表面に自然酸化膜を形成し親水化する。
【００５２】
単結晶シリコン基板２については、凹部２ａを形成した上で、Ｈ２ＳＯ４とＨ２Ｏ２を４対１で混合した処理液などで洗浄することで自然酸化膜を形成して親水かする。その後、２つの単結晶シリコン基板２，４を密着させることで貼り合わせを行なう。基板洗浄に関しては、単結晶シリコン基板４上の汚染防止用の酸化膜４ａを除去することなくＨ２ＳＯ４とＨ２Ｏ２を４対１で混合した処理液などを用いて洗浄を行ない、表面の汚染物を除去することによっても平坦化をすることができるようになり、貼り合わせを行なうことができるようになる。
【００５３】
また、上述の場合において、Ｈ２ＳＯ４とＨ２Ｏ２を４対１で混合した処理液などを用いた洗浄で親水化処理を行なうことに代えて、フッ酸水溶液などを用いて洗浄を行なうことによる疎水化処理を施すことも有効な手段となる。これは、親水化処理を行なう場合に比べて、疎水化処理を行なうことは、基板同士の接合強度の点では低下するが、貼り合わせ自体は行なうことができる。そして、この疎水化処理を行なうことは、密着強度の低下にも増して、真空中で貼り合わせを行なうことが接合面内におけるガス残りを防止するという大きな効果をもたらすものである。
【００５４】
すなわち、このように疎水化処理を行なった状態で、真空中（減圧雰囲気中）で貼り合わせを行なうと、界面に介在するガスや水分などによる未接合領域の発生を防止することができると共に、圧力基準室７内の水分残りによる真空度の低下や水分の膨張などによるダイヤフラム６の破損を防止して安定したものを製造することができるようになる。また、真空中で貼り合わせを行なうことで、別途に減圧封止工程を実施する必要もなくなる。
【００５５】
また、単結晶シリコン基板２および４の貼り合わせ工程においては、単結晶シリコン基板２側の凹部２ａの開口部をなす四辺形の辺方向に対して、単結晶シリコン基板４の貼り合わせ方向が、その劈開をしたときの劈開面のなす方向と平行な関係となるときに強度的に不利な条件となるので、これを意図的に避けるような方向に配置して貼り合わせることが好ましい（図５（ａ），（ｂ）参照）。これにより、後述する剥離工程においては、そのときの衝撃により受ける力で、特に圧力基準室７に対応する部分などで破損するのを防止する効果が高くなる。
【００５６】
この場合、例えば、単結晶シリコン基板４の面方位が（１００）面を用いている場合に、その劈開し易い面方位としては、図６に示しているように、ＯＦの方向に平行あるいは直交する線として現れる（１００）面あるいはＯＦの方向に４５°の傾斜した線として現れる（１１０）面がある。そこで、この方向と平行とならないように、これらの両者に対して最も大きい角度をなすように傾斜を有する方向として例えば２２〜２３°程度（正確には２２．５°＝４５°／２）に設定して貼り合わせることが有効である。これにより、機械的強度を高めることができ、剥離時にも破損を防止して品質の良好なものを得ることができるようになる。
【００５７】
（４）剥離工程（Ｐ４）
この後、接着した単結晶シリコン基板２，４を、窒素雰囲気あるいは酸素雰囲気中で熱処理を行なう。この熱処理では、例えば、４００℃〜６００℃の範囲であって５００℃程度で行なう第１の熱処理と１０００℃以上であって１１００℃程度で行なう第２の熱処理とを順次行なう方法と、連続的に温度を上昇させて一度に行なう方法とがある。
【００５８】
そして、この熱処理を行なうことによって、両基板２，４の接着面では脱水縮合反応が生じて、接着状態をより強固な状態とすることができる。また、水素のイオン注入層１２においては、この熱処理によって欠陥が局所的に集中し気泡が発生することによりその面で剥離するようになる（図４（ｂ）参照）。
【００５９】
これにより、単結晶シリコン基板４の表面部分の例えば膜厚２μｍ程度（例えば、１〜１０μｍ程度の範囲で形成することが好ましい）の単結晶シリコン膜５が単結晶シリコン基板２側に接着された状態で残されるので、圧力基準室７およびダイヤフラム６を形成することができる。この後、剥離された単結晶シリコン膜５の表面を研磨などの方法により面粗度を低減させることにより平滑度を向上させる。なお、この研磨処理は、次の素子形成工程を実施しない場合には必ずしも必要ではない。
【００６０】
（５）素子形成工程（Ｐ５）
上述の状態では、単結晶シリコン膜５は、第２の基板である単結晶シリコン基板２の上に絶縁膜である酸化膜３を介した状態で形成されているので、基板構造としてはＳＯＩ（Silicon On Insulator）構造となっている。この単結晶シリコン膜５に、圧力検出用のピエゾ抵抗効果を有する抵抗体１０を形成すると共に、信号処理用の回路を構成するＭＯＳトランジスタなどの種々の素子１１を形成する（同図（ｃ）参照）。抵抗体１０は、配線パターンによりブリッジ回路が構成されるように配線され、その入出力端子間は信号処理回路と接続するように配線される。
【００６１】
（６）減圧封止工程（Ｐ６）
次に、前記貼り合わせ工程Ｐ２において、真空雰囲気中で接合を行なわないタイプのものを製造する場合には、圧力基準室７内を真空または所定の圧力まで減圧する必要があるため、以下に説明する減圧封止工程Ｐ６を実施する。すなわち、溝部２ｂと単結晶シリコン膜５とにより形成されている減圧用連通孔８の圧力基準室７と反対側の端部に単結晶シリコン膜５に開口部８ａを形成する（同図（ｄ）参照）。この場合、開口部８ａは、単結晶シリコン膜５の表面側からエッチング処理などにより形成する。
【００６２】
この後、ＣＶＤ装置などにより、上記のように形成した単結晶シリコン膜５の表面に絶縁保護膜９を形成することにより、開口部８ａを同時に減圧封止する。ＣＶＤ装置内に載置した状態で減圧して真空雰囲気中にさらして圧力基準室７内を減圧用連通孔８を介して減圧する。内部が真空になった状態で、窒化シリコン膜あるいは酸化シリコン膜などの絶縁保護膜９を表面全面に堆積させることにより形成し、これによって開口部８ａ内を同時に封止する。この後、フォトリソグラフィ処理によってダイヤフラム６部分の保護膜９を剥離してセンサチップ１が形成される。
【００６３】
このような第１の実施形態によれば、内部に圧力基準室７を備えた構成のダイヤフラム６を形成する際に、単結晶シリコン基板２にイオン注入層１２を形成した単結晶シリコン基板４を貼り合わせた後に、熱処理を行なって剥離させることにより形成するので、貼り合わせた後に研磨によりダイヤフラムの膜厚を設定寸法となるように制御する従来の方法と比べて、均一で薄い膜厚のダイヤフラム６再現性良く形成することができ、これによって、検出精度の高い圧力センサを提供することができるようになる。
【００６４】
また、第１の実施形態によれば、減圧封止工程Ｐ６により圧力基準室７をほぼ真空状態に形成することができるので、圧力基準室７内の圧力の設定を精度良く行なえ、これによって、環境温度の変化による圧力基準室７内の圧力変動を極力防止して精度の高い圧力検出動作を行なうことができる圧力センサを提供することができるようになる。
【００６５】
なお、上記実施形態においては、単結晶シリコン基板２と４との間に酸化膜３を介在させる構成のセンサチップ１について説明したが、これに代えて、例えば、酸化膜３を設けない構成とすることもできる。つまり、ＳＯＩ構造とするのではなく、直接単結晶シリコン基板２と４とを接着する構成で、センサチップの信号処理回路としての制約がない場合には、このような構成として単結晶シリコン膜５の部分に回路素子１１を形成することができる。
【００６６】
また、ダイヤフラム６を厚く形成する場合には、バイポーラ素子を形成することもできる。そして、このように酸化膜３を設けない構成とする場合には、信号処理回路にて発生する熱が第２の基板である単結晶シリコン基板２側に伝わりやすくなるので、裏面側からの放熱効果が高くなり、動作特性が向上する。
【００６７】
また、凹部２ａを形成する第２の半導体基板として絶縁膜分離基板を用いることができる。これにより、絶縁膜分離基板上にダイヤフラム６および圧力基準室７を形成した構成とすることができ、これらから得られる電気的信号を処理するための圧力センサ制御回路をその圧力基準室７の周辺領域に形成する場合に、下地の支持基板側と絶縁分離した状態で設けることができ、素子分離構造の形成が容易になると共に、形成する回路素子の耐圧などの電気的特性の点においても性能の向上を図ることができるようになる。
【００６８】
（第２の実施形態）
図７は、本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、第２の基板としての単結晶シリコン基板２の表面に形成する凹部２ａと溝部２ｂとの深さ寸法を同じ寸法に設定したことである。すなわち、凹部形成工程Ｐ２においては、単結晶シリコン基板２の表面に図７（ｂ）に示すようなフォトレジストパターンを形成し、この状態として同時にエッチング処理を行うことにより、凹部２ａと溝部２ｂとを同じ深さ寸法で一体にした凹部２ｃを形成するのである。
【００６９】
この場合のように、圧力測定上の条件などにおいて構造上の制約がない場合には、第１の実施形態における凹部２ａと溝部２ｂとを一体にした凹部２ｃとして１回のフォトリソグラフィ処理により形成することができるので、工程が少なくなる利点がある。
【００７０】
（第３の実施形態）
図８ないし図１０は、本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、信号処理回路用のＭＯＳ回路素子１１を形成していたダイヤフラム６の周辺部に位置する半導体層５の部分を除去するように、剥離工程Ｐ４の後に半導体層除去工程Ｑ１を設けたところである。
【００７１】
すなわち、第１の実施形態においては、信号処理回路用の素子としてＭＯＳトランジスタなどのＭＯＳ回路素子１１（深さ２〜３μｍの領域で形成可能）を形成する場合の構成を対象としていたので、ダイヤフラム６として用いる単結晶シリコン膜５の膜厚が比較的薄い場合でも形成することができた。
【００７２】
しかし、例えば、センサの信号処理回路に良く用いられるバイポーラトランジスタなどのようなバイポーラ素子１３（図９（ｅ）参照）を形成しようとすると、通常の構成においては、１０μｍ程度までの深さ寸法が必要であるから、ダイヤフラム６が薄く形成される場合においては特に接合深さ寸法に制約が大きくなって回路構成を形成することが困難となる場合がある。
【００７３】
そこで、第３の実施形態においては、ダイヤフラム６を形成する単結晶シリコン膜５の膜厚の制約を受けない構造を有するセンサチップ１４を提供する。この構成においては、バイポーラトランジスタなどのバイポーラ回路素子１３を形成する領域として、第２の基板である単結晶シリコン基板２の表面１５を一部露出させてそこに形成する構成とする。
【００７４】
次に、上記構成のセンサチップ１４の製造方法（図８参照）について説明する。イオン注入層形成工程Ｐ１，凹部形成工程Ｐ２，貼り合わせ工程Ｐ３および剥離工程Ｐ４は第１の実施形態と同様にして実施され、図９（ａ）に示すような構成を得る。次に、半導体層除去工程Ｑ１において、単結晶シリコン膜５のダイヤフラム６の領域を除いた部分を除去すべく、フォトリソグラフィ処理によって図１０（ｂ）に示すような形状にパターニングし、単結晶シリコン膜５の下層に形成されている酸化膜３をエッチングストッパとしてエッチング処理を行って除去する。続いて、露出した酸化膜３を同じくエッチング処理により除去する。これにより、単結晶シリコン基板２の表面１５が部分的に露出される（図９（ｂ）参照）。
【００７５】
次に、素子形成工程Ｐ５では、ダイヤフラム６部分に前述と同様にして低抗体１０を形成すると共に、上述の工程にて露出された単結晶シリコン基板２の表面１５に信号処理回路用のＭＯＳ回路素子１１およびバイポーラ回路素子１３を形成する（同図（ｃ）参照）。
【００７６】
この後、第１の実施形態と同様にして減圧封止工程Ｐ６を実施して減圧用連通孔８の端部の単結晶シリコン膜５に開口部８ａを形成し（同図（ｄ）参照）、ＣＶＤ法によって圧力基準室７内を真空状態に減圧して保護膜９を全面に形成することにより開口部８ａを封止する。この後、ダイヤフラム６部分の保護膜９を除去することによりセンサチップ１４が得られる。
【００７７】
このような第３の実施形態によれば、半導体層除去工程Ｑ１を実施することにより、ダイヤフラム６の周囲の単結晶シリコン膜５を除去して単結晶シリコン基板２の表面１５を露出させた状態とし、この部分にＭＯＳ回路素子１１やバイポーラ回路素子１３などの信号処理回路を形成するようにしたので、単結晶シリコン膜５の膜厚の制約を受けることなく信号処理回路用の回路素子１１，１３を形成することができるようになる。また、このように、回路素子１１，１３を単結晶シリコン基板２上に直接形成するので、回路で発生する熱に対する放熱効果が向上するようになる。
【００７８】
なお、上述した第３の実施形態においても、酸化膜３を介在させない構成としてセンサチップ１４を形成することができる。そして、この場合においては、半導体層除去工程Ｑ１において単結晶シリコン膜５をエッチング処理する際に、エッチングストッパとなる酸化膜３がないことから、単結晶シリコン膜５の膜厚分をエッチング処理により除去した後、さらに接合部近傍の欠陥が発生している部分をエッチングにより除去した状態として回路素子１１，１３を形成することが好ましい。
【００７９】
また、上記実施形態において、ＭＯＳ回路素子１１は単結晶シリコン膜５（ＳＯＩ構造となっている領域）に形成し、バイポーラ回路素子１３を形成する領域の単結晶シリコン膜５および酸化膜３だけを除去することで露出した第２の基板である単結晶シリコン基板２の表面１５にバイポーラ回路素子１３を形成する構成としても良い。
【００８０】
（第４の実施形態）
図１１ないし図１３は、本発明の第４の実施形態を示すもので、第１の実施形態と異なるところは、センサチップ１６を構成する圧力基準室７用の凹部および減圧用連通孔８用の溝部の形成方法である。すなわち、図１３（ｅ）に示すように、センサチップ１６は、第２の基板である単結晶シリコン基板２の上面に所定膜厚のシリコン酸化膜１７を設けて、その一部をエッチング処理により除去することで凹部１７ａおよび溝部１７ｂを形成している。この上部に単結晶シリコン膜５を前述同様にして形成してダイヤフラム６を設けると共に圧力基準室７を設けるようにしている。
【００８１】
次に、センサチップ１６の製造方法（図１１参照）について述べる。イオン注入層形成工程Ｐ１は第１の実施形態と同様にして実施する。第２の基板である単結晶シリコン基板２に対して、凹部形成工程Ｐ２に先だって酸化膜形成工程Ｒ１を実施する。単結晶シリコン基板２の表面に熱酸化あるいはＣＶＤ法などの方法により所定膜厚の酸化膜１７を形成する。この場合、酸化膜１７の膜厚は、熱酸化法では最大２μｍ程度であり、ＣＶＤ法では最大５μｍ程度であるから、必要に応じて適宜選択して形成する。
【００８２】
次に、凹部形成工程Ｐ２では、第１の実施形態の場合と異なり、酸化膜１７に凹部および溝部となる開口部１７ａ、１７ｂをエッチングにより開口形成する  （図１２（ａ），（ｂ）参照）。以下、前述同様にして、貼り合わせ工程Ｐ３  （図１３（ａ）参照），剥離工程Ｐ４（同図（ｂ）参照），素子形成工程Ｐ５  （同図（ｃ）参照）および減圧封止工程Ｐ６（同図（ｄ），（ｅ）参照）を順次実施する。
【００８３】
これにより、半導体層としての単結晶シリコン膜５を形成してダイヤフラム６および圧力基準室７を形成し、抵抗体１０および回路素子１１を形成した後に開口部８ａを形成し、ＣＶＤ法により開口部８ａから減圧用連通孔８を介して圧力基準室８内を真空状態となるように減圧して保護膜９を形成することにより封止する。ダイヤフラム６上の保護膜９を除去することによりセンサチップ１６が形成される。
【００８４】
このような第４の実施形態によれば、圧力基準室７用の凹部１７ａおよび減圧用連通孔８用の溝部１７ｂを形成するための凹部形成工程Ｐ２が、酸化膜１７を形成してこれに窓部を形成することにより設けるようにしたので、凹部１７ａの深さ寸法が条件に適合する場合には簡単な処理工程を経ることによりセンサチップ１６を形成することができるようになる。
【００８５】
（第５の実施形態）
図１４および図１５は、本発明の第５の実施形態を示すもので、第４の実施形態と異なるところは、剥離工程Ｐ４の後に半導体層除去工程Ｑ１を実施するところである。すなわち、本実施形態におけるセンサチップ１８においては、第３の実施形態において述べたと同様に、バイポーラ回路素子１３を設ける構成を備えたものである。
【００８６】
次に、センサチップ１８の製造方法（図１４参照）について説明する。すなわち、前述同様にして剥離工程Ｐ４を実施することにより単結晶シリコン膜５を形成してダイヤフラム６および圧力基準室７を形成した（図１５（ａ）参照）後に、半導体層除去工程Ｑ１を実施してダイヤフラム６の周囲の単結晶シリコン膜５を除去すると共に、酸化膜１７を除去することにより、単結晶シリコン基板２の表面１５を露出させた状態に形成する（同図（ｂ）参照）。
【００８７】
この後、素子形成工程Ｐ５を経て、単結晶シリコン基板２の表面１５にＭＯＳ回路素子１１およびバイポーラ回路素子１３を形成して信号処理回路を設ける（同図（ｃ）参照）。続いて、減圧封止工程Ｐ６により、減圧用連通孔８に開口部８ａを形成して（同図（ｄ）参照）、ＣＶＤ法により保護膜９を形成して開口部８ａを封止する。ダイヤフラム６部分の保護膜９を除去することによりセンサチップ１８を得ることができる。
【００８８】
このような第５の実施形態によれば、圧力基準室７を得るための凹部形成工程Ｐ２を酸化膜１７を用いた構成として簡単にしながら、形成する回路素子１１，１３に対する放熱効果を向上させるために単結晶シリコン基板２の表面１５に信号処理回路を形成することができるようになる。
【００８９】
（第６の実施形態）
図１６ないし図２０は、本発明の第６の実施形態を示すもので、以下第１の実施形態と異なる部分について説明する。この実施形態は、センサチップ１９として形成する場合のダイヤフラム６の膜厚が薄い場合や、イオン注入層１２のドーズ量が不足した場合などに特に有効なもので、剥離工程Ｐ４において単結晶シリコン膜５を剥離形成する際に、単結晶シリコン基板４を確実に剥離させることができるようにしたものである。
【００９０】
完成したセンサチップ１９の構造としては、第１の実施形態で述べたセンサチップ１と同じであり、途中の製造工程（図１６参照）において異なる過程を経るようになっている。すなわち、第１の基板としての単結晶シリコン基板４に対しては、前述同様にしてイオン注入層形成工程Ｐ１にて所定条件でイオン注入層１２を形成する（図１７（ａ）参照）。
【００９１】
次に、凹部形成工程Ｐ２においては、前述と異なり、第２の基板としての単結晶シリコン基板２に圧力基準室７に対応した凹部２ａおよび減圧用連通孔８に対応した溝部２ｂを形成する際に、凹部２ａ内および溝部２ｂ内にシリコンをエッチングしない部分をシリコン支柱部２０として残すようにしている。このシリコン支柱部２０は、例えば、０．１〜３μｍ程度の角柱状に凹部２ａ，溝部２ｂ底面部に残るようにパターニングしてエッチング処理を行なうことにより形成する（図１７（ｂ）参照）。
【００９２】
なお、この場合において、溝部２ｂは、図２０に示すように、後工程でのエッチング処理の関係で凹部２ａの両側に形成しており（図１７，図１８では繁雑を避けるために一方の溝部２ｂのみを図示している）、それら２つの溝部２ｂおよび凹部２ａにシリコン支柱部２０が多数配置形成されている。シリコン支柱部２０は、ここでは角柱状に形成しているが、円柱あるいは他の形状としても差支えない。
【００９３】
次に、熱酸化工程Ｓ１において、単結晶シリコン基板２を熱酸化して、シリコン支柱部２０のシリコンを完全に酸化シリコンになるまで酸化させることにより酸化シリコン支柱部２０ａとして形成する。このとき、凹部２ａ，溝部２ｂの内底部および側壁部にも酸化膜３が形成される（図１７（ｃ）参照）。
【００９４】
この後、貼り合わせ工程Ｐ３，剥離工程Ｐ４を経て単結晶シリコン基板２上に単結晶シリコン膜５を形成する。このとき、貼り合わせ工程Ｐ３（図１８（ａ）参照）では、単結晶シリコン基板２の凹部２ａ，溝部２ｂに形成した酸化シリコン支柱部２０ａの先端位置が基板表面と同一面上にあるので、貼り合わせた単結晶シリコン基板４の面が酸化シリコン支柱部２０ａに接した状態となって密着するようになる。
【００９５】
このように２枚の単結晶シリコン基板２，４を貼り付けた状態で、剥離工程Ｐ４を実施すると、ダイヤフラム６となる部分の単結晶シリコン膜５が単結晶シリコン基板２側の凹部２ａおよび溝部２ｂに形成した酸化シリコン支柱部２０ａに密着した状態であるから、単結晶シリコン基板４のイオン注入層１２において剥離がおこるときに、この部分が剥離しきれずに周囲で割れて第１の基板である単結晶シリコン基板４側に付いた状態で不完全な剥離が起こるという不具合を回避することができる。これは、特に剥離しようとする単結晶シリコン膜５の膜厚が薄い場合には大きな要因として寄与するので、確実に剥離工程Ｐ４を実施するためには有効な構造となる。
【００９６】
さて、上述のようにして剥離工程Ｐ４を実施して単結晶シリコン膜５を形成した状態では、圧力基準室７および減圧用連通孔８内には酸化シリコン支柱部２０ａが残存した状態となっている（同図（ｂ）参照）。そして、この状態のまま、次の素子形成工程Ｐ５を行って、単結晶シリコン膜５のダイヤフラム６部分に低抗体１０を形成すると共に、ダイヤフラム６の外周領域に信号処理回路用のＭＯＳ回路素子１１を形成する（同図（ｃ）参照）。
【００９７】
次に、支柱エッチング工程Ｓ２では、２つの減圧用連通孔８の端部に位置する単結晶シリコン膜５をエッチング処理により除去して開口部８ａを形成し（図１９（ａ）参照、図中にはひとつの開口部８ａのみを示す）、この２つの開口部８ａを介して内部にフッ化水素液などの酸化シリコンのエッチング液を流通させて酸化シリコン支柱部２０ａおよび酸化膜３を選択的にエッチングして除去する  （同図（ｂ）参照）。この場合、開口部８ａが２か所に形成されているので、内部にエッチング液が流通しやすくなる。
【００９８】
そして、減圧封止工程Ｐ６では、前述と同様にしてＣＶＤ装置を用いて圧力基準室７内を真空状態にして保護膜９を形成することにより２つの開口部８ａを保護膜９で覆うようにして封止する。この後、ダイヤフラム６部分の保護膜９を除去することによりセンサチップ１９が形成される。
【００９９】
このような第６の実施形態によれば、貼り合わせ工程Ｐ３に先だって凹部２ａ，溝部２ｂ内に酸化シリコン支柱部２０ａを形成しておくので、貼り合わせ工程Ｐ３でダイヤフラム６部分の接着状態を良好にすることができ、剥離工程Ｐ４における剥離を部分的に剥離するなどの不具合を回避して確実に単結晶シリコン膜５を剥離させることができるようになる。
【０１００】
そして、酸化シリコン支柱部２０ａを、凹部２ａ，溝部２ｂの形成時に同時に単結晶シリコン基板２をエッチングする際にシリコン支柱部２０として形成し、これを熱酸化工程Ｓ１により熱酸化して形成するので、工程数が大きく増加することがない。さらに、酸化シリコン支柱部２０ａを減圧封止工程Ｐ６に先だって、支柱エッチング工程Ｓ２により選択的にエッチング除去するので、完成されたセンサチップ１９に何等悪影響を及ぼすものでもない。
【０１０１】
（第７の実施形態）
図２１および図２２は、本発明の第７の実施形態を示すもので、第６の実施形態と異なるところは、前述した第３の実施形態において説明した半導体層除去工程Ｑ１を素子形成工程Ｐ５に先だって行なうことにより、第２の基板である単結晶シリコン基板２の表面１５に信号処理回路の回路素子１１，１３を形成したところである（製造工程は、図２１参照）。
【０１０２】
第６の実施形態と同様にしてイオン注入層形成工程Ｐ１，凹部形成工程Ｐ２，熱酸化工程Ｓ１，貼り合わせ工程Ｐ３および剥離工程Ｐ４（図２２（ａ）参照）を実施した後、半導体層除去工程Ｑ１を実施してダイヤフラム６の周辺の単結晶シリコン膜５および酸化膜３をエッチングして除去することにより第２の基板である単結晶シリコン基板２の表面１５を露出させる（同図（ｂ）参照）。
【０１０３】
次に、素子形成工程Ｐ５では、ダイヤフラム６の表面に抵抗体１０を形成すると共に、露出された単結晶シリコン基板２の表面１５に信号処理回路用の回路素子であるＭＯＳ回路素子１１およびバイポーラ回路素子１３を形成する（同図  （ｃ）参照）。
【０１０４】
この後、前述同様にして、支柱エッチング工程Ｓ２にて、減圧用連通孔８に開口部８ａを形成（同図（ｄ）参照）した後、凹部２ａ，溝部２ｂ内に形成されている酸化シリコン支柱部２０ａを選択的にエッチング処理して除去し（同図（ｅ）参照）、続いて減圧封止工程Ｐ６にて、圧力基準室７内を減圧して真空状態となるようにして保護膜９を形成することにより開口部８ａを封止し、ダイヤフラム６部分の保護膜９をエッチング除去することでセンサチップ２１を得ることができる（同図（ｆ）参照）。
【０１０５】
このような第７の実施形態によれば、第６の実施形態におけるものと同様の効果を得ることができると共に、バイポーラ回路素子１３を形成する場合にダイヤフラム６の膜厚に制限を受けることなく形成することができ、さらに、信号処理回路の発熱を第２の基板である単結晶シリコン基板２の裏面側に放熱する効果を高くすることができるようになる。
【０１０６】
（第８の実施形態）
図２３ないし図２６は、本発明の第８の実施形態を示すもので、第６の実施形態と異なるところは、センサチップ２２の構造として第２の基板である単結晶シリコン基板２の表面の酸化膜３を形成しない構成とするために、製造工程上で、凹部形成工程Ｐ２に先だって窒化膜形成工程Ｔ１（図２３参照）を設けたところである。
【０１０７】
すなわち、前述同様にイオン注入層形成工程Ｐ１を実施（図２４（ａ）参照）した後、第２の基板である単結晶シリコン基板２に対しては、窒化膜形成工程Ｔ１において、鏡面研磨された表面に窒化シリコン膜２３を形成する。この後、凹部形成工程Ｐ２にて、その一部をフォトリソグラフィ処理によりパターニングして、第２の実施形態で述べたと同様に圧力基準室７用の凹部２ａと減圧用連通孔８の溝部２ｂとを一体にした形状の凹部２ｃ（図７参照）を形成するようにエッチング除去する（図２４（ｂ）参照）。
【０１０８】
このとき、凹部２ｃ内には第６の実施形態と同様に、シリコン支柱部２０が多数形成される。そして、熱酸化工程Ｓ１を実施することによりシリコン支柱部２０を完全に酸化シリコンにして酸化シリコン支柱部２０ａを形成すると共に、凹部２ｃの底面および側面にも酸化膜３を形成する（同図（ｃ）参照）。なお、この熱酸化工程Ｓ１では、単結晶シリコン基板２の窒化シリコン膜２３が形成されている部分にはこれがマスクとなって酸化膜は形成されない。
【０１０９】
この後、窒化シリコン膜２３をエッチング処理により除去した状態として次の貼り合わせ工程Ｐ３を実施する（図２６（ａ）参照）。以下、剥離工程Ｐ４（同図（ｂ）参照）および素子形成工程Ｐ５を実施して抵抗体１０およびＭＯＳ回路素子１１を単結晶シリコン膜５上に形成する（同図（ｃ）参照）。続いて、支柱エッチング工程Ｓ２（図２６（ａ）参照）および減圧封止工程Ｐ６（同図（ｂ），（ｃ）参照）を経てセンサチップ２２を得ることができるようになる。
【０１１０】
この場合、センサチップ２２の構造として、単結晶シリコン基板２の表面に酸化膜３を設けない構成としているので、支柱エッチング工程Ｓ２においては、第６の実施形態におけるような酸化膜３のオーバーエッチングによる不具合を考慮する必要がなく、したがって、酸化シリコン支柱部２０ａを確実にエッチング除去するように制御することができる。
【０１１１】
このような第８の実施形態によれば、第６の実施形態と同様の効果を得ることができると共に、支柱エッチング工程Ｓ２におけるエッチング処理の制御性の向上を図ることができる。
【０１１２】
なお、上述の場合に、第２の基板である単結晶シリコン基板２の表面に、先に酸化膜を形成し、その上に窒化シリコン膜２３を設けた状態で凹部形成工程Ｐ２を実施するようにしても良いし、あるいは、窒化シリコン膜２３の上にフォトレジストを設けた状態としてこれをマスク材として凹部形成工程Ｐ２を実施しても良い。
【０１１３】
（第９の実施形態）
図２７および図２８は、本発明の第９の実施形態を示すもので、第１の実施形態と異なるところは、第１の基板である単結晶シリコン基板４に対して、イオン注入層１２を形成する側の面の表層部分を非晶質化する非晶質膜形成工程Ｕ１  （図２７参照）を実施するようにしたところである。
【０１１４】
すなわち、単結晶シリコン基板４にイオン注入層１２を形成した後、非晶質膜形成工程Ｕ１では、イオン注入法により例えば、シリコンイオンあるいはアルゴンイオンなどの希ガスイオンを表層部に注入し、これによってイオン注入層１２よりも浅い領域に非晶質膜であるシリコンのアモルファス層２４を形成する（図２８参照）。これにより、単結晶シリコン基板４の剥離しようとする部分の機械的強度を高くすることができ、剥離工程Ｐ４で剥離する際に、部分的な割れや破れなどの発生を防止することができるようになる。
【０１１５】
また、形成されたアモルファス層２４は、剥離工程Ｐ４における高温の熱処理工程を経ることにより、剥離した部分に残っている単結晶シリコンをシードとして再配列して単結晶化することができ、これによって単結晶シリコン膜５を得ることができる。
【０１１６】
このような第９の実施形態によれば、剥離工程Ｐ４での単結晶シリコン膜５の割れや破れを防止するために、非晶質膜形成工程Ｕ１を実施して機械的強度の向上を図るので、割れの発生を極力低減して確実に単結晶シリコン膜５を剥離形成することができるようになる。
なお、上述した非晶質膜形成工程Ｕ１は、イオン注入層形成工程Ｐ１の前に行なっても良い。
【０１１７】
（第１０の実施形態）
図２９は、本発明の第１０の実施形態を示すもので、第９の実施形態と異なるところは、第１の基板である単結晶シリコン基板４に対して、非晶質膜としてのアモルファスシリコン膜２５を堆積させることにより形成するようにしたところである。
【０１１８】
すなわち、図２９に示すように、イオン注入層形成工程Ｐ１の前あるいは後において、ＣＶＤ法あるいはＰＶＤ（物理的堆積法）によりアモルファスシリコン膜２５を形成する。これにより、第９の実施例と同様の作用効果を得ることができる。なお、この場合においては、アモルファスシリコン膜２５に代えて、多結晶シリコン膜や酸化シリコン膜あるいは窒化シリコン膜を形成することによっても同様の効果を得ることができる。また、アモルファスシリコン膜２５は、前述同様に、剥離工程Ｐ４にて単結晶化することができる。
【０１１９】
（第１１の実施形態）
図３０および図３１は、本発明の第１１の実施形態を示すもので、第１の実施形態と異なるところは、センサチップ２６の構造として、減圧用連通孔８を第２の基板である単結晶シリコン基板２の背面側に導出する開口部２７として形成したところである。
【０１２０】
すなわち、この実施形態においては、製造工程としては第１の実施形態と同様（図１参照）であり、前述同様にしてイオン注入層形成工程Ｐ１（図３０（ａ）参照），凹部形成工程Ｐ２を実施して貼り合わせ工程Ｐ３（同図（ｂ）参照）に移行する。このとき、凹部形成工程Ｐ２では、圧力基準室７用の凹部２ａとは別に、単結晶シリコン基板２の凹部２ａ底面部と裏面側とを連通するように開口部２７をエッチング処理により形成する。
【０１２１】
以下、剥離工程Ｐ４（同図（ｃ）参照），素子形成工程Ｐ５（図３１（ａ）参照）および減圧封止工程Ｐ６（同図（ｂ），（ｃ）参照）を実施してセンサチップ２６を形成する。この場合、減圧封止工程Ｐ６においては、開口部２７を介して圧力基準室７内を減圧して真空状態とし、この後、封止部材２８により封止する。また、別途に、センサチップ２６の表面にはダイヤフラム６部分を除いて保護膜９を形成する。
【０１２２】
このような第１１の実施形態によっても前述と同様の作用効果を得ることができるようになる。なお、上述の場合において、センサチップ２６の使用形態の一つとして、例えば、圧力基準室７内を大気に開放してダイヤフラム６に受ける圧力差による検出動作を行なう場合には、封止部材２８を設けない構成として利用することもできる。
【０１２３】
（第１２の実施形態）
図３２ないし図３５は、本発明の第１２の実施形態を示すもので、以下、第１の実施形態と異なるところについて説明する。この実施形態においては、図３５（ｈ）に示すように、圧力センサ用半導体基板２９は、支持基板となる単結晶シリコン基板３０の表面に絶縁膜としてのシリコン酸化膜３１が形成され、これには、所定の領域にシリコン酸化膜３１およびシリコン単結晶基板３０の所定深さまで形成された凹部３２により圧力基準室３３が形成されている。
【０１２４】
そして、圧力基準室３３を閉塞するようにして単結晶シリコン基板３０の表面に半導体層としての単結晶シリコン薄膜３４が形成され、ダイヤフラム３５が設けられる。圧力基準室３３内は、減圧されており、真空状態に近い圧力に設定されている。したがって、基本的には、第１の実施形態において示した圧力センサ用半導体基板であるセンサチップ１の構造と同じである。なお、図中には、単結晶シリコン薄膜３４には圧力測定用の抵抗体やセンサ回路などは形成されていない状態で示している。
【０１２５】
次に、図３２および図３３に示す製造工程の概略を参照して、圧力センサ用半導体基板２９の製造工程について概略的に説明する。
（１）イオン注入層形成工程Ｖ１
まず、第１の基板としての絶縁膜分離基板３６を形成する過程を、図３２に示す工程及び図３４の模式的断面図を参照して説明する。この絶縁膜分離板３６は、第１の基板により形成する単結晶シリコン薄膜３４をダイヤフラム３５として利用する場合に、ダイヤフラム３５の厚さ寸法を精度良く設定可能とするために採用するものである（同図（ｃ）参照）。
【０１２６】
まず、第３の基板としての単結晶シリコン基板３７を準備し、これに、表面から所定の深さ寸法の位置に水素イオン（プロトン）を注入した高濃度のイオン注入層３８を形成する（図３４（ａ）参照）。この場合、イオン注入層３８を形成する深さは、注入加速電圧により決定されるもので、最終的には、ダイヤフラム３５の厚さ寸法を決めるため、あらかじめ所望の厚みとなるように設定しておく必要がある。
【０１２７】
具体的には、２．０μｍのダイヤフラム３５を得るためには、２２０ｋｅＶが必要であり、１．０μｍのダイヤフラム３５を得るためには、１２０ｋｅＶ程度の加速電圧で水素イオンを注入することになる。また、イオン注入量は、１×１０１６atoms ／cm２以上で、望ましくは５×１０１６atoms ／cm２以上が必要である。また、イオン注入する単結晶シリコン基板３７表面をあらかじめ熱酸化もしくは成膜法により酸化膜３９を形成することで、イオン注入による表層のダメージ緩和や不純物汚染防止が可能となる。
【０１２８】
（２）貼り合わせ工程Ｖ２
次に、第３の基板である単結晶シリコン基板３７と、これとは別途に準備する第４の基板である単結晶シリコン基板４０を用いて両者を貼り合わせる（図３４（ｂ）参照）。貼り合わせ工程に先立って行う基板洗浄工程においては、イオン注入層３８を形成している単結晶シリコン基板３７は、表面に成膜した汚染防止用の酸化膜３９をフッ酸水溶液などのエッチング液を用いて完全に除去することで表面の汚染除去および平坦化をすることができ、その後、Ｈ２ＳＯ４（硫酸）とＨ２Ｏ２（過酸化水素水）を４対１で混合した溶液により洗浄することで、表面に自然酸化膜を形成し、親水化処理を行う。
【０１２９】
第４の基板である単結晶シリコン基板４０については、あらかじめ絶縁膜分離基板３６の埋め込み酸化膜（絶縁膜）として機能するシリコン酸化膜４１を成膜した上で、Ｈ２ＳＯ４とＨ２Ｏ２を４対１で混合した溶液により洗浄することで、表面に自然酸化膜を形成し、親水化処理を行う。この後、２枚の基板を密着させることで貼り合わせを行う。なお、基板洗浄に関しては、単結晶シリコン基板３７については汚染防止用の酸化膜３９を除去することなく、Ｈ２ＳＯ４とＨ２Ｏ２を４対１で混合した溶液により洗浄することのみにより表面の汚染物を除去することによっても平坦化が可能となり、単結晶シリコン基板４０との貼り合わせも可能となる。
【０１３０】
また、Ｈ２ＳＯ４とＨ２Ｏ２を４対１で混合した溶液により洗浄することで、表面に自然酸化膜を形成し、親水化処理を行う上述の方法に代えて、基板洗浄処理を、フッ酸水溶液などの疎水化処理を行うことも有効である。これは、疎水化処理をすることにより、接合強度は多少低下するが、ある程度以上の接合強度が得られる場合には、接合面における水分の残存を極力低減することができる。これは、真空雰囲気中で貼り合わせを行う場合には、圧力基準室３３を同時に形成する構成のときには、特に未接合領域（ボイド）の発生や圧力基準室３３内の水分残りを防止して確実に貼り合わせを行うことができるようになる。
【０１３１】
（３）剥離工程Ｖ３
次に、２つの基板を貼り合わせた状態で、熱処理を行い、これによって接合面の接合強度の強化を図ると共に、イオン注入層３８での注入水素の圧力上昇により剥離を起こさせる（図３４（ｃ）参照）。この時の熱処理温度は、４００℃〜６００℃程度が必要であり、熱処理装置は電気炉であってもランプ加熱による短時間熱処理であっても良い。なお、熱処理雰囲気は、大気圧中（例えば、窒素雰囲気）であっても真空中であっても、いずれにおいても剥離を行わせることができる。
【０１３２】
水素イオン注入層３８が形成されている部分で、半導体層としての単結晶シリコン薄膜３４が剥離し、これが第４の基板である単結晶シリコン基板４０上に酸化膜４１を介して貼り合わされた状態となり、これによって絶縁膜分離基板の構造を得ることができるようになる。上述した４００℃〜６００℃程度での熱処理では十分な接合強度を得ることができないので、実際には、剥離後に１０００℃以上で好ましくは１１００℃以上の温度で熱処理を行う。
【０１３３】
また、剥離面の表面粗さはＲａ値で５〜１０ｎｍであり、次の工程での単結晶シリコン基板（第２の基板）３０との貼り合わせを達成するためには、表面粗さＲａ＝０．５ｎｍ以下にすることが必要であり、機械的研磨法ＣＭＰ（Chemical  Mechanical  Polishing ）により表面平滑化を達成するか、剥離面を熱酸化した後に酸化膜のみをエッチングにより平滑化を行う必要がある。この結果、絶縁膜分離基板３６を第１の基板として形成することができるようになる。
【０１３４】
（４）凹部形成工程Ｐ２
この工程は、第１の実施形態において述べたのと同様の工程が実施され、第２の基板としての単結晶シリコン基板３０にエッチングにより凹部３２が形成される（図３５（ｄ）右側参照）。ただし、この場合において、この実施形態における説明では、第１の実施形態の場合と異なり、減圧用連通部２ｂを設けないで圧力基準室３３を形成する工程を採用するので、後の工程も若干の変更がある。しかし、この実施形態においても、第１の実施形態と同様に、減圧用連通部２ｂを設ける構成の工程を採用することもできる。
【０１３５】
（５）イオン注入層形成工程Ｖ４
この工程においては、絶縁膜分離基板３６に形成した酸化膜４１の内部あるいはその酸化膜４１よりも深い位置に剥離用のイオン注入層４２を形成する（同図（ｄ）左側参照）。この場合、イオン注入層４２は、例えば水素イオン（プロトン）を注入して高濃度の水素イオン注入層として形成する。また、イオン注入層４２を形成する深さは、注入加速電圧により決定されるので、酸化膜４１内もしくはそれよりも深い位置の基板内部に注入ピークが位置するように設定する。この時、イオン注入量は１×１０１６atoms ／cm２以上で、望ましくは５×１０１６atoms ／cm２以上が必要である。
【０１３６】
（６）貼り合わせ工程Ｐ３
ここでは、絶縁分離膜基板３６と凹部３４を形成した単結晶シリコン基板３０とを貼り合わせる（図３５（ｅ）参照）。貼り合わせ工程に先立って行う基板洗浄工程においては、Ｈ２ＳＯ４とＨ２Ｏ２を４対１で混合した溶液により洗浄することで、表面に自然酸化膜を形成し、親水化処理を行う。単結晶シリコン基板３０については、あらかじめ酸化膜３１を表面に成膜した上で、表面に自然酸化膜を形成し、親水化処理を行う。この後、２つの基板を密着させることで、貼り合わせを行う。
【０１３７】
この時、貼り合わせを行う雰囲気は、大気圧中であっても良いし、真空中であっても良い。この時、真空中で貼り合わせを行うことにより、接合面内での空気残りを防止できると共に、未接合領域（ボイド）が低減できるほかに、圧力基準室３３用の凹部３４内部の脱水が行えるので、素子形成後に行う減圧封止工程を不要とすることができる。この結果、ダイヤフラム３５を形成した後に、水分の膨張によるダイヤフラム３５の破損の発生を防止できるようになる。
【０１３８】
（７）支持基板薄片化工程Ｖ５
絶縁膜分離基板３６を薄片化するために、イオン注入層４２部分での剥離を行う。剥離を引き起こすために、２つの基板を貼り合わせた状態で、熱処理を施し、イオン注入層４２部分の注入水素の圧力上昇を発生させて剥離を起こす（図３５（ｆ）参照）。また、この熱処理で同時に接合面の接合強度の強化を図る。熱処理温度やその他の条件は、前述した剥離工程Ｖ３とほぼ同じである。この結果、単結晶シリコン基板３０上に半導体層としての単結晶シリコン薄膜３４を埋め込み酸化膜３４を介した状態で形成することができる。
【０１３９】
なお、この剥離後の状態では、単結晶シリコン薄膜３４の上に、酸化膜４１および単結晶シリコン基板４０の一部が残っている。そして、最終的に素子形成をして利用する部分は、単結晶シリコン薄膜３４の部分であり、そこは剥離面とは関係なく形成されているので、いま剥離された面を研磨するなどの平滑化の処理を行う必要がない。
【０１４０】
いっぽう、剥離された単結晶シリコン基板４０は、表層部のみが剥離により分離されただけで、大部分がそのまま基板の状態で剥離されているので、例えば剥離面部分を研磨により仕上げれば、同じ用途あるいは他の用途に再利用することができ、コストの低減を図ることができる。
【０１４１】
（８）埋め込み酸化膜除去工程Ｖ６
次に、剥離面に残存している単結晶シリコン基板４０の薄膜と酸化膜４１を除去することにより、膜厚均一性の高い半導体層３４を設けた状態に形成する。まず、単結晶シリコン基板４０の薄膜の除去については、酸化膜４１をストッパとしてＴＭＡＨ処理もしくはＫＯＨなどのアルカリ溶液による処理、または硝酸とフッ酸との混合液によりエッチング処理を行って除去する（同図（ｇ）参照）。なお、単結晶シリコン基板４０の薄膜の除去については、同様にして酸化膜４１をストッパとして機械的化学的研磨法により除去することも可能である。
【０１４２】
この後、露出している酸化膜４１をフッ酸水溶液などによりエッチングして除去する（同図（ｈ）参照）。これにより、半導体層としての単結晶シリコン薄膜３４部分を表面に残した状態に形成することができる。また、この単結晶シリコン薄膜３４は、剥離工程を経た後は、直接外部から作用することなく所定の厚さ寸法に形成することができ、しかも膜厚の精度を高めたものとして得ることができる。そして、これによって、ダイヤフラム３５および圧力基準室３３が形成されることになる。
【０１４３】
（９）素子形成工程Ｐ５
さて、上述の状態では、単結晶シリコン薄膜３４は、第２の基板である単結晶シリコン基板３０の上に絶縁膜４１を介した状態で形成されているので、基板構造としてはＳＯＩ（Silicon On Insulator）構造となっている。この単結晶シリコン薄膜３４に、圧力検出用のピエゾ抵抗効果を有する抵抗体を形成すると共に、信号処理用の回路を構成するＭＯＳトランジスタなどの種々の素子を形成する。抵抗体は、配線パターンによりブリッジ回路が構成されるように配線され、その入出力端子間は信号処理回路と接続するように配線される。
【０１４４】
（１０）減圧封止工程Ｐ６
次に、前記貼り合わせ工程Ｐ３において、真空雰囲気中で接合を行なわないタイプのものを製造する場合には、圧力基準室３３内を真空または所定の圧力まで減圧する必要があるため、以下に説明する減圧封止工程Ｐ６を実施する。すなわち、溝部と単結晶シリコン膜３４とにより形成されている減圧用連通孔の圧力基準室３３と反対側の端部に単結晶シリコン薄膜３４に開口部を形成する。この場合、開口部は、単結晶シリコン薄膜３４の表面側からエッチング処理などにより形成する。
【０１４５】
この後、ＣＶＤ装置などにより、上記のように形成した単結晶シリコン薄膜３４の表面に絶縁保護膜を形成して開口部を同時に減圧封止する。これは、たとえばＣＶＤ装置内に載置した状態で減圧して真空雰囲気中にさらして圧力基準室３３内を減圧用連通孔を介して減圧する。内部が真空になった状態で、窒化シリコン膜あるいは酸化シリコン膜などの絶縁保護膜を表面全面に堆積させることにより形成し、これによって開口部内を同時に封止する。この後、フォトリソグラフィ処理によってダイヤフラム３５部分の保護膜を剥離してセンサチップを形成する。
【０１４６】
このような第１２の実施形態によれば、第１の実施形態の効果に加えて、第１の基板として絶縁膜分離基板３６を用いて支持基板薄片化工程Ｖ５では、半導体層としての単結晶シリコン薄膜３４の上に酸化膜４１を残した状態で剥離を行い、その酸化膜４１を後工程で除去するので、単結晶シリコン薄膜３４の膜厚などを精度良く形成することができる。
【０１４７】
また、酸化膜分離基板３６は、内部にイオン注入層３８を形成してこれを剥離工程Ｖ３にて剥離することにより半導体層３４となるべき部分を形成するようにしているので、剥離された基板を再利用することができ、コスト低減を図ることができる。
【０１４８】
さらに、この実施形態では、圧力基準室３３を、貼り合わせ工程Ｐ３で貼り合わせる際に、真空中で行うことで、同時に内部を真空状態として封止するので、後工程での減圧封止工程Ｐ６を採用しない製造方法を用いることもでき、工程の簡略化を図ることもできる。
【０１４９】
そして、この実施形態では、貼り合わせ工程Ｖ２，Ｐ３では、親水化処理に代えて疎水化処理でも行うことができるので、貼り合わせ時に凹部３２の内部などに残存しやすい水分を極力除去して貼り合わせ後のダイヤフラム３５の破損を防止することができる。
【０１５０】
なお、上記実施形態においても、凹部３２を形成する第２の基板としての単結晶シリコン基板３０を、あらかじめ絶縁膜分離基板を採用することにより、絶縁膜分離基板上にダイヤフラム３５および圧力基準室３３を形成することができる。この結果、圧力センサ制御回路を圧力基準室周囲に形成する際に、絶縁膜分離領域に形成することが可能となり、素子分離構造の形成が容易になると共に、耐圧などの電気的特性の向上を図ることができるようになる。
【０１５１】
（第１３の実施形態）
図３６は、本発明の第１３の実施形態を示すもので、第１２の実施形態と異なるところは、圧力センサ用半導体基板４３として形成する際の、第２の基板を絶縁分離基板４４を用いるようにしたところである。
【０１５２】
すなわち、同図（ａ）には、圧力センサ用半導体基板４３の概略的な断面図を示しており、第２の基板３０に代えて単結晶シリコン基板４０上に、シリコン酸化膜などの絶縁膜４５を介した状態で半導体層としての単結晶シリコン薄膜４６を設けた構成である。つまり、絶縁膜分離基板４４を採用した構成とすることにより、圧力基準室３３およびその周辺の回路形成領域が単結晶シリコン基板４０とは絶縁膜分離された状態で設けられた単結晶シリコン薄膜４６部分に形成されていることになる。
【０１５３】
これによって、圧力センサ制御回路を圧力基準室周囲に形成する際に、絶縁膜分離領域に形成することが可能となり、素子分離構造の形成が容易になると共に、耐圧などの電気的特性の向上を図ることができるようになる。ここで、同図（ａ）に示す構成の圧力センサ用半導体基板４３では、圧力基準室３３の底面部が単結晶シリコン薄膜４６中に形成された状態のものを示しており、素子形成領域を形成するのに必要な単結晶シリコン薄膜４６の膜厚に対して圧力基準室３３の凹部３２の深さ寸法が浅い場合である。
【０１５４】
一方、同図（ｂ）に示している圧力センサ用半導体基板４７は、基本的な構成は圧力センサ用半導体基板４３と同じで、圧力基準室３３の深さ寸法が単結晶シリコン薄膜４６の膜厚と同じに設定され、圧力基準室３３の底面は絶縁膜４５の上面となるように設定されているところが異なるものである。なお、これら圧力センサ用半導体基板４３，４７は、それぞれ必要に応じて形成する圧力センサや回路素子の形成条件に適合するものを採用することができる。
【０１５５】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
絶縁保護膜９に代えて、開口部８ａを封止するための材料として、多結晶シリコンを形成するようにしても良い。
圧力基準室７内は、真空状態にする場合の他に、所定圧力レベルとなるように減圧した状態に形成しても良い。
ダイヤフラム６の膜厚，圧力基準室７の寸法あるいは減圧用連通孔８の寸法についても、測定しようとする圧力範囲に応じて適宜の寸法に設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す概略的な工程説明図
【図２】イオン注入層形成工程後の第１の基板の模式的断面図
【図３】凹部形成工程後の第２の基板の模式的断面図および上面図
【図４】貼り合わせ工程以降の各工程における模式的断面図
【図５】貼り合わせ状態で示す基板の方向と凹部の開口部の形状の関係を示す図
【図６】面方位（１００）のシリコン基板とその劈開方向および推奨される貼り合わせの方向を示す図
【図７】本発明の第２の実施形態を示す図３相当図
【図８】本発明の第３の実施形態を示す図１相当図
【図９】剥離工程以降の各工程における模式的断面図
【図１０】半導体層除去工程後の模式的断面図および上面図
【図１１】本発明の第４の実施形態を示す図１相当図
【図１２】図３相当図
【図１３】図４相当図
【図１４】本発明の第５の実施形態を示す図１相当図
【図１５】図７相当図
【図１６】本発明の第６の実施形態を示す図１相当図
【図１７】各工程における模式的断面図（その１）
【図１８】各工程における模式的断面図（その２）
【図１９】各工程における模式的断面図（その３）
【図２０】凹部に形成する支柱の配置状態を示す上面図
【図２１】本発明の第７の実施形態を示す図１相当図
【図２２】図７相当図
【図２３】本発明の第８の実施形態を示す図１相当図
【図２４】各工程における模式的断面図（その１）
【図２５】各工程における模式的断面図（その２）
【図２６】各工程における模式的断面図（その３）
【図２７】本発明の第９の実施形態を示す図１相当図
【図２８】非晶質膜形成工程Ｕ１を説明する模式的断面図
【図２９】本発明の第１０の実施形態を示す図２６相当図
【図３０】本発明の第１１の実施形態を示す各工程における模式的断面図（その１）
【図３１】各工程における模式的断面図（その２）
【図３２】本発明の第１２の実施形態を示す図１相当図（その１）
【図３３】図１相当図（その２）
【図３４】各工程における模式的断面図（その１）
【図３５】各工程における模式的断面図（その２）
【図３６】本発明の第１３の実施形態を示す模式的断面図
【符号の説明】
１，１４，１６，１８，１９，２１，２２，２６はセンサチップ（圧力センサ用半導体基板）、２は単結晶シリコン基板（第２の基板）、２ａは圧力基準室用凹部、２ｂは減圧用連通孔用溝部、２ｃは凹部、３は酸化膜、４は単結晶シリコン基板（第１の基板）、５は単結晶シリコン膜（半導体層）、６はダイヤフラム、７は圧力基準室、８は減圧用連通孔、８ａは開口部、９は絶縁保護膜、１０は抵抗体、１１はＭＯＳ回路素子、１２はイオン注入層、１３はバイポーラ回路素子、１５は第２の基板の表面、１７は酸化膜、２０はシリコン支柱部、２０ａは酸化シリコン支柱部、２３は窒化シリコン膜（窒化膜）、２４はアモルファス層（非晶質膜）、２５はアモルファスシリコン膜（非晶質膜）、２７は開口部、２９は圧力センサ用半導体基板、３０は第２の基板、３１はシリコン酸化膜、３２は凹部、３３は圧力基準室、３４は単結晶シリコン薄膜（半導体層）、３５はダイヤフラム、３６は絶縁膜分離基板、３７は単結晶シリコン基板（第３の基板）、３８はイオン注入層、４０は単結晶シリコン基板（第４の基板）、４２はイオン注入層、４３，４７は圧力センサ用半導体基板、４４は絶縁膜分離基板、４５は絶縁膜、４６は単結晶シリコン薄膜（半導体層）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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