(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に形成された第１のゲート絶縁膜及び第１のゲート電極を含む第１のトランジスタと、
前記半導体基板の表面上に形成された第２のゲート絶縁膜及び第２のゲート電極を含む第２のトランジスタと、
前記半導体基板中のトレンチに形成され、前記第１のトランジスタと前記第２のトランジスタをそれぞれ分離する素子分離絶縁膜とを備え、
前記第１のゲート絶縁膜は電荷蓄積層と前記電荷蓄積層上に形成された絶縁膜を含み、前記第２のゲート絶縁膜は電荷蓄積層を含まず、かつ最上層に前記絶縁膜が形成された多層構造を有し、
前記第１のトランジスタにおける前記電荷蓄積層は素子領域にのみ存在し、前記電荷蓄積層は前記素子分離絶縁膜の側面と接するように形成され、前記素子分離絶縁膜の上面は前記絶縁膜の上面よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のゲート絶縁膜は、膜厚が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜と、膜厚が０．５ｎｍ以上で７ｎｍ以下の前記電荷蓄積層としてのシリコン窒化膜と、膜厚が５ｎｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有し、
前記ボトムシリコン酸化膜の膜厚が前記トップシリコン酸化膜の膜厚より薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のゲート絶縁膜は、膜厚が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜と、前記電荷蓄積層としてのタンタル酸化膜と、膜厚が５ｎｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有し、
前記ボトムシリコン酸化膜の膜厚が前記トップシリコン酸化膜の膜厚より薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のゲート絶縁膜は、膜厚が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜と、前記電荷蓄積層としてのチタン酸ストロンチウム膜又はバリウムチタン酸ストロンチウム膜と、膜厚が５ｎｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有し、
前記ボトムシリコン酸化膜の膜厚が前記トップシリコン酸化膜の膜厚より薄いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置はセルアレイを有し、前記セルアレイはセルトランジスタとして前記第１のトランジスタ、選択トランジスタとして前記第２のトランジスタを有し、
前記第２のトランジスタにおける前記第２のゲート絶縁膜は、膜厚が５ｎｍ以上で１５ｎｍ以下のシリコン酸化膜を有することを特徴とする請求項１乃至４のいずれかに記載された不揮発性半導体記憶装置。
【請求項６】
前記不揮発性半導体記憶装置は、前記セルアレイの周辺領域に周辺トランジスタを備え、
前記周辺トランジスタは、
前記半導体基板の表面上に形成された第３のゲート絶縁膜及び第３のゲート電極を含む第１の周辺トランジスタと、
前記半導体基板の表面上に形成された第４のゲート絶縁膜及び第４のゲート電極を含む第２の周辺トランジスタとを有し、
前記第３のゲート絶縁膜と前記第４のゲート絶縁膜とは膜厚が異なることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
セルトランジスタが形成されるセルトランジスタ領域と選択トランジスタが形成される選択トランジスタ領域とを含むセルアレイを有する不揮発性半導体記憶装置の製造方法において、
半導体基板の表面上に、電荷蓄積層を含む第１のゲート絶縁膜を形成する工程と、
前記選択トランジスタ領域の前記第１のゲート絶縁膜を除去する工程と、
前記選択トランジスタ領域の前記半導体基板の表面上に、電荷蓄積層を含まない第２のゲート絶縁膜を形成する工程と、
前記第１及び第２のゲート絶縁膜上に酸化膜を堆積し、前記セルトランジスタ用のゲート絶縁膜と前記選択トランジスタ用のゲート絶縁膜を形成する工程と、
前記セルトランジスタ領域と前記選択トランジスタ領域にトレンチを形成し、前記セルトランジスタの前記電荷蓄積層に接し、前記トレンチに前記酸化膜の上面より高い上面を有する素子分離絶縁膜を形成することにより素子分離を行う工程とを備え、
前記セルトランジスタにおける前記電荷蓄積層は、前記素子領域にのみ存在するようにしてなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
セルトランジスタが形成されるセルトランジスタ領域と選択トランジスタが形成される選択トランジスタ領域とを含むセルアレイと、第１の周辺トランジスタ及び第２の周辺トランジスタを含む周辺回路領域とを有する不揮発性半導体記憶装置の製造方法において、
半導体基板の表面上に、電荷蓄積層を含む第１のゲート絶縁膜を形成する工程と、
前記選択トランジスタ領域及び前記周辺回路領域の前記第１のゲート絶縁膜を除去する工程と、
前記選択トランジスタ領域及び前記周辺回路領域の前記半導体基板の表面上に、電荷蓄積層を含まない第２のゲート絶縁膜及び第３のゲート絶縁膜を形成する工程と、
前記周辺回路領域の前記半導体基板の表面上に、電荷蓄積層を含まず、前記第３のゲート絶縁膜より膜厚が薄い第４のゲート絶縁膜を形成する工程と、
前記第１乃至第４のゲート絶縁膜上に酸化膜を堆積し、前記セルトランジスタ用のゲート絶縁膜と前記選択トランジスタ用のゲート絶縁膜と前記第１及び第２の周辺トランジスタ用のゲート絶縁膜とを形成する工程と、
前記セルトランジスタ領域、前記選択トランジスタ領域、及び前記周辺回路領域にトレンチを形成し、前記セルトランジスタの前記電荷蓄積層に接し、前記トレンチに前記酸化膜の上面より高い上面を有する素子分離絶縁膜を形成することにより素子分離を行う工程とを備え、
前記第２のゲート絶縁膜を形成する工程と前記第３のゲート絶縁膜を形成する工程とは同時に行われ、また前記セルトランジスタにおける前記電荷蓄積層は前記素子領域にのみ存在するようにしてなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
セルトランジスタが形成されるセルトランジスタ領域と選択トランジスタが形成される選択トランジスタ領域とを含むセルアレイと、第１の周辺トランジスタ及び第２の周辺トランジスタを含む周辺回路領域とを有する不揮発性半導体記憶装置の製造方法において、
半導体基板の表面上に、電荷蓄積層を含む第１のゲート絶縁膜を形成する工程と、
前記選択トランジスタ領域及び前記周辺回路領域の前記第１のゲート絶縁膜を除去する工程と、
前記選択トランジスタ領域及び前記周辺回路領域の前記半導体基板の表面上に、電荷蓄積層を含まない第２のゲート絶縁膜及び電荷蓄積層を含まない第３及び第４のゲート絶縁膜を形成する工程と、
前記第４のゲート絶縁膜の上部をエッチングし前記第３のゲート絶縁膜より薄くする工程と、
前記第１乃至第４のゲート絶縁膜上に酸化膜を堆積し、前記セルトランジスタ用のゲート絶縁膜と前記選択トランジスタ用のゲート絶縁膜と前記第１及び第２の周辺トランジスタ用のゲート絶縁膜とを形成する工程と、
前記セルトランジスタ領域、前記選択トランジスタ領域、及び前記周辺回路領域にトレンチを形成し、前記セルトランジスタの前記電荷蓄積層に接し、前記トレンチに前記酸化膜の上面より高い上面を有する素子分離絶縁膜を形成することにより素子分離を行う工程とを備え、
前記第２のゲート絶縁膜を形成する工程と前記第３のゲート絶縁膜を形成する工程とは同時に行われ、また前記セルトランジスタにおける前記電荷蓄積層は前記素子領域にのみ存在するようにしてなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記酸化膜は、ＨＴＯ膜であることを特徴とする請求項７乃至９の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及びその製造方法に係わり、特に素子分離法にＳＡ−ＳＴＩ（Self-Aligned Shallow Trench Isolation）を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Si）構造のメモリセルに好適なものに関する。
【０００２】
【従来の技術】
近年、電気的な書き込み・消去可能な不揮発性半導体記憶装置（フラッシュＥＥＰＲＯＭ）のメモリセルとして、ＭＯＮＯＳ構造を有するセルが提案されている。
【０００３】
図１４に、従来のＭＯＮＯＳ構造のメモリセルにおけるゲート電極周辺の縦断面を示し、図１５にチャネル領域周辺の縦断面を示す。
【０００４】
ｐ型半導体基板９の表面部分にｎ型ウェル８が形成され、その上部にｐ型ウェル１が形成され、ｐ型ウエル１の内部表面にドレイン領域（ｎ型不純物領域）２、チャネル領域１１、ソース領域（ｎ型不純物領域）３が形成されている。さらに、チャネル１１上には、ボトムシリコン酸化膜４、電荷蓄積層となるＳｉＮ膜５、トップシリコン酸化膜６、コントロールゲート電極７が順に積層されている。隣接するセルのそれぞれのチャネル領域１１は、素子分離領域１０で電気的に分離されている。
【０００５】
このような構成を有するＭＯＮＯＳ形のメモリセルでは、ゲート絶縁膜としてのＳｉＮ膜５に電荷を注入してその電荷捕獲中心位置に電荷をトラップさせたり、あるいはトラップさせた電荷をＳｉＮ膜中から引き出したりすることで、セルの閾値を制御し、メモリ機能を持たせている。
【０００６】
ＭＯＮＯＳ型のメモリセルを有する不揮発性メモリでは、次の様にして書き込み、消去、及び読み出しが行われている（ここで、「書き込み」は電子をＳｉＮ膜中に注入すること、「消去」は電子をＳｉＮ膜中から引き抜くことにそれぞれ対応するものとする）。
【０００７】
先ず、書き込み方法としては、図１６に示されたように、コントロールゲート電極７に書き込み電位（＋Ｖpg）を印加し、ウェル領域１とソース領域３、ドレイン領域２とを接地することで、ＳｉＮ膜５に高電界をかけて、ＳｉＮ膜５中に電子をＦＮ（Fowler-Nordheim）注入させる。
【０００８】
消去方法としては、図１７に示されたように、コントロールゲート７に負の消去電位（−Ｖeg）とウェル１に正電位（＋Ｖew）を印加し、ＳｉＮ膜５に高電界をかけることで、ＳｉＮ膜５中の電子を半導体基板９側にＦＮトンネルさせる。
【０００９】
【発明が解決しようとする課題】
しかし、従来のＭＯＮＯＳ型のメモリセルを不揮発性半導体記憶装置において用いた場合、次のような第１、第２、第３の問題が存在した。
【００１０】
第１に、従来はゲート絶縁膜を形成する場合、素子分離領域１０を形成した後、ボトムシリコン酸化膜４、ＳｉＮ膜５、トップシリコン酸化膜６を形成していた。
【００１１】
このため、図１８に示されたように、電荷蓄積層としてのＳｉＮ膜５が、チャネル領域１１上のみならず、素子分離領域１０上にも形成されてしまう。このように、電荷蓄積層がチャネル領域から素子分離領域まで拡がって形成されると、書き込みによりチャネル領域上の電荷蓄積層に電荷が注入されても、自己電界と熱的な励起現象とにより、電荷蓄積層内での電荷の拡散が発生しチャネル領域から素子分離領域に向かって移動する。
【００１２】
この電荷の移動により、チャネル上の電荷量が減少し、セルの電荷保持特性が劣化する。このような現象の発生を抑制するため、図１９に示されたように、素子分離領域１０上で分離領域１２を設け、電荷蓄積層としてのＳｉＮ膜５の分離を行うことも考えられる。
【００１３】
しかし、このような方法を用いたとしても、ＳｉＮ膜５はチャネル領域１１上にのみ収まらず、素子分離領域１０まではみ出す部分１３が存在し、電荷保持特性を十分に改善することができなかった。
【００１４】
また、ＦＮトンネルによって書き込み、消去を行うＭＯＮＯＳ型セルで、ワード線、ビット線によるマトリクス型のセルアレイを構成する場合、誤書き込みを防ぐために選択トランジスタが必要となる。
【００１５】
図２０に示されるように、ＮＯＲ型セルアレイでは、各メモリセルＭＣ１毎に、１つのメモリセルトランジスタＭＴ１と、２つの選択トランジスタＳＴ１及びＳＴ２が必要となる。
【００１６】
ＮＡＮＤ型セルアレイでは、図２１に示されたように、各メモリセルＭＣ１１毎に、直列に接続されたメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ（ｎは１以上の整数）と、二つの選択トランジスタＳＴ１１及びＳＴ１２が必要となる。
【００１７】
この両者を比較すると、メモリセルトランジスタに対する選択トランジスタの数は、ＮＡＮＤ型の方が少ないため、微細化に対しては有利である。
【００１８】
ここで、選択トランジスタのゲート絶縁膜を形成するにあたって、次のような第２の問題が存在した。
【００１９】
メモリセルと選択トランジスタとは、セルアレイ内で隣接して形成する。従来は、メモリセルと選択トランジスタとにおいて、ゲート絶縁膜を作り分けずに同一の構成としていた。このため、選択トランジスタのゲート絶縁膜には、メモリセルと同様に電荷蓄積層を含むこととなり、選択トランジスタの閾値が変動し、メモリセルの読み出し動作が不安定になっていた。
【００２０】
第３に、セルアレイの周辺領域に配置されたトランジスタには、高耐圧が要求されるトランジスタと、高耐圧は要求されず高い駆動能力が必要なトランジスタとが存在する。従来は、周辺トランジスタに同一のゲート絶縁膜を用いていたため、高耐圧が要求されるトランジスタに合わせて厚い絶縁膜を形成していた。この結果、高速動作が必要なトランジスタにおいても閾値を低く設定して駆動能力を高くすることができず動作速度の低下を招いていた。
【００２１】
本発明は上記事情に鑑み、電荷保持特性の向上、選択トランジスタを用いた読み出し動作の安定化、周辺トランジスタの動作速度の向上を達成することが可能な不揮発性半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面上に形成された第１のゲート絶縁膜及び第１のゲート電極を含む第１のトランジスタと、  前記半導体基板の表面上に形成された第２のゲート絶縁膜及び第２のゲート電極を含む第２のトランジスタと、前記半導体基板中のトレンチに形成され、前記第１のトランジスタと前記第２のトランジスタをそれぞれ分離する素子分離絶縁膜とを備え、前記第１のゲート絶縁膜は電荷蓄積層と前記電荷蓄積層上に形成された絶縁膜を含み、前記第２のゲート絶縁膜は電荷蓄積層を含まず、かつ最上層に前記絶縁膜が形成された多層構造を有し、前記第１のトランジスタにおける前記電荷蓄積層は素子領域にのみ存在し、前記電荷蓄積層は前記素子分離絶縁膜の側面と接するように形成され、前記素子分離絶縁膜の上面は前記絶縁膜の上面よりも高いことを特徴とする。
【００２３】
前記第１のゲート絶縁膜は、膜厚が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜と、膜厚が０．５ｎｍ以上で７ｎｍ以下の前記電荷蓄積層としてのシリコン窒化膜と、膜厚が５ｎｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有し、前記ボトムシリコン酸化膜の膜厚が前記トップシリコン酸化膜の膜厚より薄くしてもよい。
【００２４】
または、前記第１のゲート絶縁膜は、膜厚が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜と、前記電荷蓄積層としてのタンタル酸化膜と、膜厚が５ｎｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有し、前記ボトムシリコン酸化膜の膜厚が前記トップシリコン酸化膜の膜厚より薄くすることもできる。
【００２５】
あるいは、前記第１のゲート絶縁膜は、膜厚が１ｎｍ以上で１０ｎｍ以下のボトムシリコン酸化膜と、前記電荷蓄積層としてのチタン酸ストロンチウム膜又はバリウムチタン酸ストロンチウム膜と、膜厚が５ｎｍ以上で１５ｎｍ以下のトップシリコン酸化膜を有し、前記ボトムシリコン酸化膜の膜厚が前記トップシリコン酸化膜の膜厚より薄いようにしてもよい。
【００２６】
前記不揮発性半導体記憶装置はセルアレイを有し、前記セルアレイはセルトランジスタとして前記第１のトランジスタ、選択トランジスタとして前記第２のトランジスタを有し、前記第２のトランジスタにおける前記第２のゲート絶縁膜は、膜厚が５ｎｍ以上で１５ｎｍ以下のシリコン酸化膜を有することもできる。
【００２７】
前記不揮発性半導体記憶装置は、前記セルアレイの周辺領域に周辺トランジスタを備え、前記周辺トランジスタは、前記半導体基板の表面上に形成された第３のゲート絶縁膜及び第３のゲート電極を含む第１の周辺トランジスタと、前記半導体基板の表面上に形成された第４のゲート絶縁膜及び第４のゲート電極を含む第２の周辺トランジスタとを有し、前記第３のゲート絶縁膜と前記第４のゲート絶縁膜とは膜厚が異なるようにしてもよい。
【００２８】
本発明の不揮発性半導体記憶装置の製造方法は、セルトランジスタが形成されるセルトランジスタ領域と選択トランジスタが形成される選択トランジスタ領域とを含むセルアレイを有する不揮発性半導体記憶装置の製造方法であって、  半導体基板の表面上に、電荷蓄積層を含む第１のゲート絶縁膜を形成する工程と、前記選択トランジスタ領域の前記第１のゲート絶縁膜を除去する工程と、前記選択トランジスタ領域の前記半導体基板の表面上に、電荷蓄積層を含まない第２のゲート絶縁膜を形成する工程と、前記第１及び第２のゲート絶縁膜上に酸化膜を堆積し、前記セルトランジスタ用のゲート絶縁膜と前記選択トランジスタ用のゲート絶縁膜を形成する工程と、前記セルトランジスタ領域と前記選択トランジスタ領域にトレンチを形成し、前記セルトランジスタの前記電荷蓄積層に接し、前記トレンチに前記酸化膜の上面より高い上面を有する素子分離絶縁膜を形成することにより素子分離を行う工程とを備え、前記セルトランジスタにおける前記電荷蓄積層は、前記素子領域にのみ存在するようにしてなることを特徴とする。
【００２９】
また本発明の製造方法は、セルトランジスタが形成されるセルトランジスタ領域と選択トランジスタが形成される選択トランジスタ領域とを含むセルアレイと、第１の周辺トランジスタ及び第２の周辺トランジスタを含む周辺回路領域とを有する不揮発性半導体記憶装置の製造方法であって、半導体基板の表面上に、電荷蓄積層を含む第１のゲート絶縁膜を形成する工程と、前記選択トランジスタ領域及び前記周辺回路領域の前記第１のゲート絶縁膜を除去する工程と、前記選択トランジスタ領域及び前記周辺回路領域の前記半導体基板の表面上に、電荷蓄積層を含まない第２のゲート絶縁膜及び第３のゲート絶縁膜を形成する工程と、前記周辺回路領域の前記半導体基板の表面上に、電荷蓄積層を含まず、前記第３のゲート絶縁膜より膜厚が薄い第４のゲート絶縁膜を形成する工程と、前記第１乃至第４のゲート絶縁膜上に酸化膜を堆積し、前記セルトランジスタ用のゲート絶縁膜と前記選択トランジスタ用のゲート絶縁膜と前記第１及び第２の周辺トランジスタ用のゲート絶縁膜とを形成する工程と、前記セルトランジスタ領域、前記選択トランジスタ領域、及び前記周辺回路領域にトレンチを形成し、前記セルトランジスタの前記電荷蓄積層に接し、前記トレンチに前記酸化膜の上面より高い上面を有する素子分離絶縁膜を形成することにより素子分離を行う工程とを備え、前記第２のゲート絶縁膜を形成する工程と前記第３のゲート絶縁膜を形成する工程とは同時に行われ、また前記セルトランジスタにおける前記電荷蓄積層は前記素子領域にのみ存在するようにしてなることを特徴とする。
【００３０】
あるいは本発明の製造方法は、セルトランジスタが形成されるセルトランジスタ領域と選択トランジスタが形成される選択トランジスタ領域とを含むセルアレイと、第１の周辺トランジスタ及び第２の周辺トランジスタを含む周辺回路領域とを有する不揮発性半導体記憶装置の製造方法において、半導体基板の表面上に、電荷蓄積層を含む第１のゲート絶縁膜を形成する工程と、前記選択トランジスタ領域及び周辺回路領域の前記第１のゲート絶縁膜を除去する工程と、前記選択トランジスタ領域及び前記周辺回路領域の前記半導体基板の表面上に、電荷蓄積層を含まない第２のゲート絶縁膜及び電荷蓄積層を含まない第３及び第４のゲート絶縁膜を形成する工程と、前記第４のゲート絶縁膜の上部をエッチングし前記第３のゲート絶縁膜より薄くする工程と、前記第１乃至第４のゲート絶縁膜上に酸化膜を堆積し、前記セルトランジスタ用のゲート絶縁膜と前記選択トランジスタ用のゲート絶縁膜と前記第１及び第２の周辺トランジスタ用のゲート絶縁膜とを形成する工程と、前記セルトランジスタ領域、前記選択トランジスタ領域、及び前記周辺回路領域にトレンチを形成し、前記セルトランジスタの前記電荷蓄積層に接し、前記トレンチに前記酸化膜の上面より高い上面を有する素子分離絶縁膜を形成することにより素子分離を行う工程とを備え、前記第２のゲート絶縁膜を形成する工程と前記第３のゲート絶縁膜を形成する工程とは同時に行われ、また前記セルトランジスタにおける前記電荷蓄積層は前記素子領域にのみ存在するようにしてなることを特徴とする。
【００３１】
前記酸化膜は、ＨＴＯ膜であることができる。
【００３２】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００３３】
本実施の形態によるＮＡＮＤ型セルアレイ構造を有するＭＯＮＯＳ型不揮発性半導体記憶装置の構成とその製造方法について、図１〜図１３を用いて説明する。
【００３４】
本実施の形態では、周辺トランジスタのゲート酸化膜として、ＨＶ（High Voltage）系の厚いゲート酸化膜と、ＬＶ（Low Voltage）系の薄いゲート酸化膜との２種類の膜厚の酸化膜を形成し、さらにＨＶ系のゲート酸化膜と同様の酸化膜をセルアレイ中の選択トランジスタのゲート酸化膜として形成する。
【００３５】
図１に示されたように、ｐ型半導体基板１０１に熱酸化法等によりパッド酸化膜１０２を例えば１０ｎｍの膜厚で形成し、パターニングを行う。
【００３６】
レジスト膜１０３を用いて、半導体基板１０１の表面部分に、所望の深さ及び不純物プロファイルとなるようにｎ型不純物としてリンをイオン注入して深いｎ型ウェル１０４を形成する。このｎ型ウェル１０４の表面部分に、ｐ型不純物としてボロンを所望の深さ及び不純物濃度となるようにｐ型ウェル１０５を形成する。
【００３７】
レジスト膜１０３を除去し、図２に示されたようにレジスト膜１０７を形成し、ｎ型不純物をイオン注入してｐ型ウェル１０５の外周部分にｎ型ウェル１０６を形成する。
【００３８】
図３に示されたようにパッド酸化膜１０２を除去する。そして、メモリセルのボトム酸化膜１１１となるシリコン酸化膜を、例えば熱酸化法により３ｎｍの膜厚に形成し、さらにメモリセルの電荷蓄積層となるＳｉＮ膜１１２を、例えば０．５ｎｍ〜３ｎｍの膜厚に堆積する。このとき、ボトム酸化膜の信頼性向上のために、Ｎ2Ｏ，ＮＨ3により窒化し、オキシナイトライド化することもできる。
【００３９】
表面全体にレジストを塗布し、周辺領域とセルアレイ内の選択トランジスタの形成領域とを開口し、セル形成部分を覆うように、現像処理を行ってレジストをパターニングし、レジスト膜１５１を形成する。このレジスト膜１５１をマスクとしてＳｉＮ膜１１２にＲＩＥ（Reactive Ion Etching）を行い、開口部における部分を除去する。この加工により、セル形成部分にのみにＳｉＮ膜１１２が残る。
【００４０】
図４に示された断面は、セルアレイ内における素子の縦断面であって、レジスト膜１１３が開口された部分は選択トランジスタを形成する領域である。レジスト膜１１２を剥離した後、ウェットエッチングにより開口部におけるボトム酸化膜１１１を除去する。そして、熱酸化法を用いて第１のゲート酸化工程を行い、基板１０１の表面を酸化して第１のゲート酸化膜１１３を例えば５ｎｍの膜厚で形成する。この時、ＳｉＮ膜１１２の残っているセル形成部分における基板表面は酸化されない。
【００４１】
図５にあるように、レジストを塗布し、周辺領域のうちＬＶ系のゲート酸化膜を形成する領域が除去されるようにパターニングし、レジスト膜１１４を形成する。このレジスト膜１１４をマスクとしてウェットエッチングを行い、ＬＶ系トランジスタの形成領域上の第１のゲート酸化膜１１３を除去する。
【００４２】
レジスト膜１１４を除去した後に、ウェーハ全面に再度ウェット処理を行い、第１のゲート酸化膜１１３を１〜２ｎｍ程度ウェットエッチングする。
【００４３】
図６に示されたように、熱酸化法を用いて第２のゲート酸化工程を行い、基板を酸化してＬＶ系トランジスタの形成領域上に第２のゲート酸化膜１２１を２ｎｍの膜厚で形成する。全面にＨＴＯ（High Temperature Oxide）膜１２２を、例えば５ｎｍの膜厚で堆積することで、ＳｉＮ膜１１２上にトップ酸化膜１５０を形成する。
【００４４】
この後で、ＨＴＯ膜１２２を高密度化するため、追加のアニール処理あるいは酸化工程等の熱処理、あるいはＮ2Ｏ、ＮＨ3による窒化でオキシナイトライド化することで、ゲート絶縁膜の信頼性を向上させることができる。
【００４５】
図７に示されるように、ゲート電極となる多結晶シリコン膜１２３を堆積する。ここで、周辺領域におけるＨＶ系トランジスタのゲート酸化膜と、メモリセル領域における選択トランジスタのゲート酸化膜は、第１のゲート酸化膜１１３と第２のゲート酸化膜１２１の積層されたシリコン酸化膜と、ＨＴＯ膜１２２との積層酸化膜で構成される。
【００４６】
一方、周辺領域におけるＬＶ系トランジスタのゲート酸化膜は、第２のゲート酸化膜１２１とＨＴＯ膜１２２の積層酸化膜で構成される。
【００４７】
ここで、ボトム酸化膜よりもトップ酸化膜の膜厚を厚くすることで、電荷蓄積層に注入された電荷が書き込み／消去時に移動する現象が、ボトム酸化膜側でより発生し易いようにすることができる。
【００４８】
次に、活性領域を形成する工程について、メモリセル部における素子分離形成を示した図７〜１３を用いて説明する。
【００４９】
図７に示されたように、基板表面にトレンチを形成するためのエッチング時にマスク材となるように、多結晶シリコン膜１２３上にシリコン窒化膜１２４を７０ｎｍの膜厚で堆積する。シリコン窒化膜１２４上に、ＴＥＯＳ系またはシラン系の酸化膜１２５を２００ｎｍの膜厚で堆積し、その表面上にレジストを塗布する。活性領域を覆うように現像し、素子分離領域が除去されたレジスト膜１５２を形成する。
【００５０】
このレジスト膜１５２をマスクとして用いてマスク材としてのシリコン酸化膜１２５、シリコン窒化膜１２４を上から順にＲＩＥ法を用いてエッチングして除去する。この後、レジスト膜１５２を除去する。これにより、活性領域のパターンがレジスト膜１５２からシリコン酸化膜１２５及びシリコン窒化膜１２４に転写される。
【００５１】
図８に示されたように、シリコン酸化膜１２５及びシリコン窒化膜１２４の積層膜をハードマスクとして、ゲートとなる多結晶シリコン膜１２３と、メモリセル領域におけるゲート酸化膜、周辺領域におけるＨＶ系トランジスタのゲート酸化膜、ＬＶ系トランジスタのゲート酸化膜、さらに半導体基板１０１をＲＩＥ法により基板表面から２００ｎｍ程度の深さにエッチングして素子分離用のトレンチ１２６を形成する。このとき、メモリセルと選択トランジスタとの境界領域は、活性領域上の場合、メモリセルと選択トランジスタとの中間に設定する。
【００５２】
図９に示されたように、半導体基板１０１に熱酸化を行い、例えば３〜６ｎｍの膜厚のシリコン酸化膜１３１を形成する。このシリコン酸化膜１３１は、半導体基板１０１を保護するために形成する。
【００５３】
表面全体に、トレンチ１２６の埋め込み材となるシリコン酸化膜１３２を堆積する。堆積方法としては、例えばＴＥＯＳ系酸化膜をＣＶＤ法により堆積し、あるいはシラン系酸化膜をＨＤＰ（High Density Plazama）法により堆積してもよく、半導体基板１０１のトレンチ１２６からシリコン酸化膜１２５まで十分に埋まる条件で堆積する。図９に、ＨＤＰ法によりシリコン酸化膜１３２を埋め込んだ状態を示す。
【００５４】
次に、図１０に示されたように、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜１３２を研磨して平坦化する。この研磨工程において、シリコン窒化膜１２４が研磨のストッパーとなる。
【００５５】
この後、９００℃以上の高温アニールを行って、トレンチ１２６の埋め込みにより発生したストレスを解放する。
【００５６】
次に、バッファードＨＦ等によるウェット処理を行い、トレンチに埋めこまれたシリコン酸化膜１２６の表面の微小なスクラッチ傷や、研磨時についた異物をリフトオフすることで除去する。
【００５７】
図１１に示されたように、シリコン窒化膜１２４にホットリン酸でウェットエッチングを行って除去する。さらに、トレンチ１２６の埋め込みシリコン酸化膜１３２のコーナー１２６ａをウェットエッチングにより丸める処理を行う。そして、ゲート配線となるリンが導入された多結晶シリコン膜１３３を、例えば７０ｎｍの膜厚で堆積する。
【００５８】
この後、多結晶シリコン膜１３３から多結晶シリコン膜１２３に不純物を拡散させるため、熱工程を例えば８５０℃３０分行う。
【００５９】
次に、多結晶シリコン膜１３３上にタングステンシリサイド（ＷＳｉ）膜１４１を、例えば５０ｎｍの膜厚で堆積し、ゲート電極加工時のマスク材となるＴＥＯＳ系酸化膜１４２を、例えば２００ｎｍの膜厚でＣＶＤ法により堆積する。
【００６０】
この後、図１２に示されたように、レジストを塗布してゲート電極のパターンに現像し、得られたレジスト膜１４３を用いて、マスク材としてのＴＥＯＳ系酸化膜１４２にパターンの転写を行う。ここで、図１２はセルアレイ中のゲート断面を示しており、電荷蓄積層となるＳｉＮ膜１１２が存在する領域はメモリセルの形成領域、存在しない領域は選択トランジスタの形成領域である。
【００６１】
レジスト膜１４３を除去し、ＴＥＯＳ系酸化膜１４２をマスクとしてＷＳｉ膜１４１、多結晶シリコン膜１３３、１２３のエッチングを行う。さらに、ゲート絶縁膜をＲＩＥによりエッチングし、セルのトップ酸化膜１５０とＳｉＮ膜１１２まで除去する。このとき、選択トランジスタのゲート絶縁膜を残すような条件でエッチングを行う。
【００６２】
この後、後酸化を行い、不純物のイオン注入を行ってメモりセルや周辺トランジスタに図示されていないドレイン、ソースとなる拡散層を形成する。さらに、図示されていないＢＰＳＧ等から成る層間絶縁膜を形成する。層間絶縁膜に対し、ゲート電極や拡散層の表面上にコンタクトホールを開孔し、導電材料を埋め込んでゲート電極や拡散層へのコンタクトを形成する。層間絶縁膜上に金属材料等を用いて配線層を形成し、その表面上にパッシベーション層を形成し、製造プロセスを完了する。
【００６３】
上記実施の形態によれば、メモリセルにおけるゲート絶縁膜中の電荷蓄積層としてのＳｉＮ膜１１２を、セルのチャネル領域上のみ形成し素子分離領域上には形成しない。これにより、電荷保持特性で問題となっていた、セルトランジスタのチャネル上の電荷蓄積層から素子分離領域上の電荷蓄積層への電荷の移動現象が起こらず、良好な電荷保持特性を得ることができる。
【００６４】
また、選択トランジスタのゲート絶縁膜を、セルトランジスタのゲート絶縁膜と異なり、電荷蓄積層を含まないシリコン酸化膜（第１のゲート酸化膜１１３、第２のゲート酸化膜１２１及びＨＴＯ膜１２２）のみで形成するため、選択トランジスタの閾値が変動せず、安定した読み出し動作が可能である。
【００６５】
さらに、周辺トランジスタに膜厚の異なる２つのゲート酸化膜を形成することにより、ゲート酸化膜に高耐圧を必要とするＨＶ系トランジスタには厚いゲート酸化膜（第１のゲート酸化膜１１３、第２のゲート酸化膜１２１及びＨＴＯ膜１２２）を形成し、高耐圧を必要とせず高い駆動能力を必要とするＬＶ系トランジスタには薄いゲート酸化膜（第２のゲート酸化膜１２１及びＨＴＯ膜１２２）を用いることにより、動作速度等の性能向上を図ることができる。
【００６６】
上述した実施の形態は一例であり、本発明を限定するものではない。例えば、上記実施の形態では、ゲート配線にＷＳｉ膜と多結晶シリコン膜とを積層させたＷＳｉポリサイド構造を用いている。しかしこの材料に限らず、拡散層とゲート配線とにＴｉやＣｏのシリサイドを形成し、セル及び周辺トランジスタをサリサイド化することも可能である。
【００６７】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置及びその製造方法によれば、セルトランジスタのゲート絶縁膜中に必要な電荷蓄積層を、セルのチャネル領域上から素子分離領域まではみ出さないように形成するため、チャネル上の電荷蓄積層から素子分離領域上への電荷の移動現象が起こらず、電荷保持特性が向上する。
【００６８】
また、選択トランジスタのゲート絶縁膜を、セルトランジスタのゲート絶縁膜と異なり電極蓄積層を含めずに構成するため、選択トランジスタの閾値が変動せず読み出し動作が安定する。
【００６９】
さらに、周辺トランジスタにおいて、ゲート酸化膜に高耐圧を必要とするトランジスタには厚いゲート酸化膜を、高耐圧を必要とせず高い駆動能力を必要とするトランジスタには薄いゲート酸化膜を形成することで、動作速度等の性能が向上する。
【図面の簡単な説明】
【図１】本発明の一実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図２】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図３】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図４】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図５】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図６】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図７】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図８】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図９】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図１０】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図１１】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図１２】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面を示した縦断面図。
【図１３】同実施の形態による不揮発性半導体記憶装置の製造方法における一工程の素子の断面及びこの装置の構成を示した縦断面図。
【図１４】従来の不揮発性半導体記憶装置におけるゲート電極周辺の構成を示した縦断面図。
【図１５】同不揮発性半導体記憶装置における素子分離領域の構成を示した縦断面図。
【図１６】同不揮発性半導体記憶装置における書き込み動作を示した説明図。
【図１７】同不揮発性半導体記憶装置における消去動作を示した説明図。
【図１８】同不揮発性半導体記憶装置における電荷保持特性の劣化機構を示した説明図。
【図１９】電荷保持特性を向上させた従来の不揮発性半導体記憶装置の構成を示した縦断面図。
【図２０】ＭＯＮＯＳセルにおけるＮＯＲ型アレイの構成を示した回路図。
【図２１】ＭＯＮＯＳセルにおけるＮＡＮＤ型アレイの構成を示した回路図。
【符号の説明】
１０１  ｐ型半導体基板
１０２  パッド酸化膜
１０３、１０７、１５１、１１４、１４３、１５２  レジスト膜
１０４  ｎ型ウェル
１０５  ｐ型ウェル
１１１  ボトム酸化膜
１１２  ＳｉＮ膜
１１３  第１のゲート酸化膜
１２１  第２のゲート酸化膜
１２２  ＨＴＯ膜
１２３  多結晶シリコン膜
１２４  シリコン窒化膜
１２５  シラン系酸化膜
１３１、１３２  シリコン酸化膜
１３３  多結晶シリコン膜
１４１  ＷＳｉ膜
１４２  ＴＥＯＳ系酸化膜
１５０  トップ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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