(57)【特許請求の範囲】
【請求項１】
可変インピーダンス値を入力するための第１入力と、固定インピーダンス値を入力するための第２入力と、選択信号に応じて前記固定インピーダンス値と前記可変インピーダンス値のうち一つを選択し、選択されたインピーダンス値に応じてパッドターミネーションのインピーダンスを提供するパッドターミネーション回路に前記選択されたインピーダンス値を出力する選択器と、を備えたことを特徴とするパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２】
前記固定インピーダンス値はヒューズの開閉状態、配線状態、又はボンディング状態に応じて生成されることを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項３】
前記固定インピーダンス値は第１固定インピーダンス値であり、前記制御回路は第２固定インピーダンス値を入力するための第３入力を更に備え、前記選択器は前記選択信号に応じて前記第１固定インピーダンス値、第２固定インピーダンス値、及び可変インピーダンス値のうち一つを選択し、選択されたインピーダンス値を前記パッドターミネーション回路に出力することを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項４】
非活性インピーダンス値を入力するための第４入力を更に備え、前記選択器は前記選択信号に応じて固定インピーダンス値、可変インピーダンス値、及び非活性インピーダンス値のうち一つを選択し、選択されたインピーダンス値を前記パッドターミネーション回路に出力することを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項５】
前記パッドターミネーション回路は前記印加されたインピーダンスを除去することにより前記非活性インピーダンス値を印加することを特徴とする請求項４に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項６】
前記選択器はマルチプレクサから構成されることを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項７】
前記可変インピーダンス値は自己調整回路により生成されることを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項８】
前記自己調整回路は、基準インピーダンスを有するボンディングパッドに結合される基準ノードと、前記基準ノードに連結された第１入力、基準電圧に連結された第２入力、及び比較出力を生成するように前記第１入力と第２入力とを比較する比較器を有する第１比較器と、前記基準インピーダンスと実質的にマッチングさせるように比較出力に対応して選択的に活性化され、前記基準ノードと第１基準電圧との間に並列に接続された複数のインピーダンスロードと、を含むことを特徴とする請求項７に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項９】
前記固定インピーダンス値及び可変インピーダンス値は複数の２進ビットで構成されることを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１０】
前記パッドターミネーション回路は２進ビットの固定インピーダンス値又は可変インピーダンス値に従い個別的に選択可能な抵抗バンクを含むことを特徴とする請求項９に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１１】
複数の前記抵抗は互いに２進倍数で、ボンディングパッドに結合された共通ノードに連結され、前記パッドターミネーションのインピーダンスは結合された選択抵抗値により決定されることを特徴とする請求項１０に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１２】
前記選択インピーダンス値は第１選択インピーダンス値であり、前記制御回路は、前記第１選択インピーダンス値を受信し、第２選択インピーダンス値に対応して第２パッドターミネーションの第２インピーダンスを提供する第２パッドターミネーション回路に第２選択インピーダンス値を出力するための第２選択器を更に具備することを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１３】
第２選択インピーダンス値は、前記第１選択インピーダンス値、前記第１選択インピーダンス値の倍数及び非活性値の一つと同一であるか、或いは前記第１選択インピーダンス値とは独立的であることを特徴とする請求項１２に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１４】
前記第１選択インピーダンス値と第２選択インピーダンス値のうち一つはデータ及びアドレスパッドの一つをターミネーションするために用いられ、前記第１選択インピーダンス値と第２選択インピーダンス値の残りの一つはデータ及びアドレスパッドの残りの一つをターミネーションするために用いられることを特徴とする請求項１２に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１５】
前記第１及び第２選択インピーダンス値の少なくとも一つは命令信号パッドのターミネーションのためにも使用されることを特徴とする請求項１４に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１６】
前記命令信号パッドは、チップ選択信号、ローアドレス信号、コラムアドレスストローブ信号及びライトイネーブル信号のうち少なくとも一つのためのパッドであることを特徴とする請求項１５に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１７】
前記選択信号はメモリ装置の動作モードをセッティングするために用いられたモードレジストセット命令に対応して生成されることを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１８】
前記インピーダンス値はプルアップ及びプルダウンインピーダンス値から構成されることを特徴とする請求項１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項１９】
可変インピーダンス値の入力のための第１入力と、固定インピーダンス値の入力のための第２入力と、選択信号に応じて前記固定インピーダンス値及び可変インピーダンス値のうち一つを選択し、第１選択インピーダンス値に対応して第１回路パッドターミネーションのインピーダンスを提供する第１パッドターミネーション回路に第１選択インピーダンス値を出力するための第１選択器とを有し、第１選択インピーダンス値を生成するための第１回路と、前記第１選択インピーダンス値を入力するための第３入力と、前記第１選択インピーダンス値に対応して第２選択インピーダンス値に従い第２パッドターミネーションのインピーダンスを提供する第２パッドターミネーション回路に第２選択インピーダンス値を出力するための第２選択器とを有し、第２選択インピーダンス値を生成するための第２回路と、を備えたことを特徴とする、第１及び第２回路パッドでパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２０】
前記第２選択インピーダンス値は、第１選択インピーダンス値、第１選択インピーダンス値の倍数、及び非活性値のうち一つと同一であるか、或いは第１選択インピーダンス値とは独立であることを特徴とする請求項１９に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２１】
第１選択インピーダンス値と第２選択インピーダンス値の一つはデータ及びアドレスパッドの一つのターミネーションのために用いられ、第１選択インピーダンス値と第２選択インピーダンス値の残りの一つはデータ及びアドレスパッドの残りの一つのターミネーションのために用いられることを特徴とする請求項１９に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２２】
前記第１及び第２選択インピーダンス値の少なくとも一つは命令信号パッドのターミネーションのためにも用いられることを特徴とする請求項２１に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２３】
前記命令信号パッドは、チップ選択信号、ローアドレス信号、コラムアドレスストローブ信号、及びライトイネーブル信号の少なくとも一つのためのパッドであることを特徴とする請求項２２に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２４】
前記選択信号はメモリ装置の動作モードをセッティングするために用いられたモードレジスタセット命令に対応して生成されることを特徴とする請求項１９に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２５】
前記第２選択器は第２選択信号に対応して前記第２選択インピーダンス値を更に出力することを特徴とする請求項１９に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２６】
前記第２選択信号はメモリ装置の動作モードをセッティングするために用いられたモードレジスタセット命令に対応して生成されることを特徴とする請求項２５に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２７】
前記固定インピーダンス値は第１固定インピーダンスであり、前記第１回路は第２固定インピーダンス値を入力するための第４入力を更に備え、前記第１選択器は前記選択信号に対応して第１固定インピーダンス値、第２固定インピーダンス値及び可変インピーダンス値のうち一つを選択し、前記選択されたインピーダンス値を第１パッドターミネーション回路に出力することを特徴とする請求項１９に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２８】
第１回路は非活性インピーダンス値を入力するために第５入力を追加に備え、前記第１選択器は前記選択信号に対応して前記第１固定インピーダンス値、可変インピーダンス値、及び非活性インピーダンス値のうち一つを選択し、前記選択されたインピーダンス値を第１パッドターミネーション回路に出力することを特徴とする請求項１９に記載のパッドターミネーションのインピーダンスを制御するための制御回路。
【請求項２９】
第１入力で可変インピーダンス値を入力する段階と、第２入力で固定インピーダンス値を入力する段階と、選択信号に対応して前記固定インピーダンス値及び可変インピーダンス値のうち一つを選択し、選択インピーダンス値に対応してパッドターミネーションのインピーダンスを提供するパッドターミネーション回路に選択インピーダンス値を出力する段階とを含むことを特徴とするパッドターミネーションのインピーダンス制御方法。
【請求項３０】
前記固定インピーダンス値はヒューズの開閉状態、配線状態又はボンディング状態に対応して生成されることを特徴とする請求項２９に記載のパッドターミネーションのインピーダンス制御方法。
【請求項３１】
前記固定インピーダンス値は第１固定インピーダンス値であり、前記制御方法は、第３入力で第２固定インピーダンス値を入力する段階と、前記選択信号に対応して前記第１固定インピーダンス値、第２固定インピーダンス値及び可変インピーダンス値のうち一つを選択する段階と、前記選択されたインピーダンス値を前記パッドターミネーション回路に出力する段階とを更に含むことを特徴とする請求項２９に記載のパッドターミネーションのインピーダンス制御方法。
【請求項３２】
第４入力で非活性インピーダンス値を入力する段階と、前記選択信号に対応して前記固定インピーダンス値、可変インピーダンス値及び非活性インピーダンス値のうち一つを選択する段階と、前記選択されたインピーダンス値を前記パッドターミネーション回路に出力する段階とを更に含むことを特徴とする請求項２９に記載のパッドターミネーションのインピーダンス制御方法。
【請求項３３】
前記パッドターミネーション回路は前記印加されたインピーダンスを除去することにより前記非活性インピーダンス値を適用することを特徴とする請求項３２に記載のパッドターミネーションのインピーダンス制御方法。
【請求項３４】
自己調整回路で可変インピーダンス値を生成する段階を更に含むことを特徴とする請求項２９に記載のパッドターミネーションのインピーダンス制御方法。
【請求項３５】
前記固定及び可変インピーダンス値は複数の２進ビットからなることを特徴とする請求項２９に記載のパッドターミネーションのインピーダンス制御方法。
【請求項３６】
前記パッドターミネーション回路は固定又は可変インピーダンス値の２進ビットに従い個別的に選択可能な抵抗バンクからなることを特徴とする請求項３５に記載のパッドターミネーションのインピーダンス制御方法。
【請求項３７】
複数の前記抵抗は互いに２進倍数の抵抗値を有し、ボンディングパッドに結合した共通ノードに連結され、前記パッドターミネーションのインピーダンスは前記結合された選択抵抗値により決定されることを特徴とする請求項３６に記載のパッドターミネーションのインピーダンス制御方法。
【請求項３８】
前記選択されたインピーダンス値は第１選択インピーダンス値であり、前記制御方法は、第１選択インピーダンス値に対応して第２選択インピーダンス値を、前記第２選択インピーダンス値に対応して第２パッドターミネーションの第２インピーダンスを提供する第２パッドターミネーション回路に出力する段階を更に含むことを特徴とする請求項２９に記載のパッドターミネーションのインピーダンス制御方法。
【請求項３９】
第２選択インピーダンス値は、第１選択インピーダンス値、第１選択インピーダンス値の倍数、及び非活性値のうち一つと同一であるか、或いは第１選択インピーダンス値と独立的であることを特徴とする請求項３８に記載のパッドターミネーションのインピーダンス制御方法。
【請求項４０】
前記第１選択インピーダンス値と第２選択インピーダンス値のうち一つはデータ及びアドレスパッドの一つをターミネーションするために用いられ、前記第１選択インピーダンス値及び第２選択インピーダンス値の残りの一つはデータ及びアドレスパッドの残りの一つをターミネーションするために用いられることを特徴とする請求項３８に記載のパッドターミネーションのインピーダンス制御方法。
【請求項４１】
前記第１及び第２選択インピーダンス値の少なくとも一つは命令信号パッドのターミネーションのためにも用いられることを特徴とする請求項４０に記載のパッドターミネーションのインピーダンス制御方法。
【請求項４２】
前記命令信号パッドは、チップ選択信号、ローアドレス信号、コラムアドレスストローブ信号及びライトイネーブル信号のうち少なくとも一つのためのパッドであることを特徴とする請求項４１に記載のパッドターミネーションのインピーダンス制御方法。
【請求項４３】
前記選択信号はメモリ装置の動作モードをセッティングするために用いられたモードレジスタセット命令に対応して生成されることを特徴とする請求項２９に記載のパッドターミネーションのインピーダンス制御方法。
【請求項４４】
前記インピーダンス値はプルアップ及びプルダウンインピーダンス値で決定されることを特徴とする請求項２９に記載のパッドターミネーションのインピーダンス制御方法。
【請求項４５】
第１入力で可変インピーダンス値を入力する段階と、第２入力で固定インピーダンス値を入力する段階と、選択信号に対応して前記固定インピーダンス値と可変インピーダンス値のうち一つを選択し、第１選択インピーダンス値を前記第１選択インピーダンス値に対応して第１回路パッドターミネーションのインピーダンスを提供する第１パッドターミネーション回路に出力する段階とを含み第１選択インピーダンス値を生成する段階と、第３入力段階で第１選択インピーダンス値を入力する段階と、前記第１選択インピーダンス値に対応して、第2選択インピーダンス値を前記第２選択インピーダンス値に対応して前記第２パッドターミネーションのインピーダンスを提供する第２パッドターミネーション回路に出力する段階とを含み第２選択インピーダンス値を生成する段階と、を有する、第１及び第２回路パッドでパッドターミネーションのインピーダンスを制御する制御方法。
【請求項４６】
前記第２選択インピーダンス値は、前記第１選択インピーダンス値、第１選択インピーダンス値の倍数、及び非活性値の一つと同一であるか、或いは前記第１選択インピーダンス値と独立的であることを特徴とする請求項４５に記載のパッドターミネーションのインピーダンス制御方法。
【請求項４７】
前記第１選択インピーダンス値と第２選択インピーダンス値のうち一つはデータ及びアドレスパッドのうち一つをターミネーションするために用いられ、前記第１選択インピーダンス値と第２選択インピーダンス値の残りの一つはデータ及びアドレスパッドの残りの一つをターミネーションするために用いられることを特徴とする請求項４５に記載のパッドターミネーションのインピーダンス制御方法。
【請求項４８】
前記第１及び第２選択インピーダンス値のうち少なくとも一つは命令信号パッドのターミネーションのために追加に用いられることを特徴とする請求項４７に記載のパッドターミネーションのインピーダンス制御方法。
【請求項４９】
前記命令信号パッドは、チップ選択信号、ローアドレス信号、コラムアドレスストローブ信号、及びライトイネーブル信号のうち少なくとも一つのためのパッドであることを特徴とする請求項４８に記載のパッドターミネーションのインピーダンス制御方法。
【請求項５０】
前記選択信号はメモリ装置の動作モードをセッティングするために用いられたモードレジスタセット命令に対応して生成されることを特徴とする請求項４５に記載のパッドターミネーションのインピーダンス制御方法。
【請求項５１】
第２選択信号に対応して前記第２選択インピーダンス値を出力する段階を更に具備することを特徴とする請求項４５に記載のパッドターミネーションのインピーダンス制御方法。
【請求項５２】
前記第２選択信号はメモリ装置の動作モードをセッティングするために用いられたモードレジスタセット命令に対応して生成されることを特徴とする請求項５１に記載のパッドターミネーションのインピーダンス制御方法。
【請求項５３】
前記固定インピーダンス値は第１固定インピーダンス値であり、前記第１選択インピーダンス値の生成段階は、第４入力で第２固定インピーダンス値を入力する段階と、前記選択信号に対応して前記第１固定インピーダンス値、第２固定インピーダンス値、及び可変インピーダンス値のうち一つを選択する段階と、前記選択されたインピーダンス値を前記第１パッドターミネーション回路に出力する段階とを含むことを特徴とする請求項４５に記載のパッドターミネーションのインピーダンス制御方法。
【請求項５４】
前記第１選択インピーダンス値を生成する段階は、第４入力で非活性インピーダンス値を生成する段階と、前記選択信号に対応して前記固定インピーダンス値、可変インピーダンス値、及び非活性インピーダンス値のうち一つを選択する段階と、前記選択されたインピーダンス値を前記第１パッドターミネーション回路に出力する段階を更に備えることを特徴とする請求項４５に記載のパッドターミネーションのインピーダンス制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体メモリ装置内のインピーダンスマッチングを制御するための半導体メモリ装置内の集積回路に係るもので、特にオンダイ（オンチップ）ターミネーション(on-die termination, on-chip termination)を制御するための半導体メモリ装置及びその制御回路に関する。
【０００２】
【従来の技術】
CPU、半導体メモリ装置及びゲートアレイのようなデバイスは、パーソナルコンピューター、サーバー及びワークステーションのような電子装置に応用されている。たいていの場合において、このようなデバイスは、外部ソースから信号を入力するための入力パッドと入力関連回路、及び外部ソースに信号を出力するための出力パッドと出力関連回路を含む。
【０００３】
電子装置の集積度と速度が増加するに従い、デバイス間のインターフェース信号のスイング幅又はピーク対ピーク(peak to peak)電圧は必然的に減少している。スイング幅の減少は、信号伝達に関連する時間遅延を減少させる。しかし、信号のスイング幅が減少するに従って信号への外部ノイズの影響も増加し、例えば、インピーダンスミスマッチに起因する受信端からの信号反射が次第にクリティカル(critical)になる。インピーダンスミスマッチは、外部ノイズ、電源電圧の変動、動作温度の変化及び製造工程の変化などに起因して発生する。インピーダンスミスマッチが発生すると、データ伝送システムにおける高速伝送が難しくなり、半導体メモリ装置の出力端からの出力データが歪むか或いは信頼できなくなって、データ伝送不良を引き起こす。このような観点から各デバイスの受信端は、インピーダンスミスマッチを緩和させるオンチップターミネーション又はオンダイターミネーションと呼ばれる信号ターミネーション回路を含むように設計される。このようなインピーダンスマッチング回路及びその関連回路は、デバイスの入力/出力パッドの近くに配置される。データ伝送システムの伝送端には一般にソースターミネーションが採用され、受信端には一般に並列ターミネーションが採用される。
【０００４】
DDR  SDRAMs(Double Data Rate Synchronous Dynamic Random Access Memories)のような半導体メモリ装置は、図11に示すように、固定値をもつ抵抗素子で構成されたターミネーション回路を採用する。
【０００５】
図10は、従来の集積回路におけるボンディングパッドをターミネーションするためのターミネーション回路の構成を示している。従来の集積回路では、複数の入力パッドPD1,PD2,PD3,......がそれぞれ複数のターミネーション回路10,20,30を通じて複数のデータノードRD1,RD2,RD3に連結される。
【０００６】
図11は図10のターミネーション回路ブロックBA1の代表的な構成例を示す概略図である。ターミネーション回路10は、受信端の入力パッドPD1に連結された抵抗R1,R2から構成される。
【０００７】
抵抗R1は電源電圧VDDに連結され、抵抗R2は接地VSSに連結される。入力バッファーのような入力回路は、ターミネーション回路10と並列にノードRD1に連結される。ターミネーション回路10が60Ωの並列合成インピーダンス値をもつように設計される例では、各抵抗R1,R2の値は120Ωになる。
【０００８】
従来のオンチップターミネーション回路は、図11に示すように固定された抵抗値をもつので、インピーダンス値が外部環境の変化を補償するように調整され得ない。従って、このような構成では、多様なターミネーション動作を実現することができない。
【０００９】
【発明が解決しようとする課題】
そこで、本発明の目的は、予めプログラムされた固定値及び自己調整回路により測定され決定される多様な値を含む多様なモードのターミネーションを行い得るシステム及びその方法を提供することにある。
【００１０】
本発明の他の目的は、単一装置内で多様なターミネーション値の可能性を提供することにある。これは、例えば、共通化され又は共有されたアドレスバス、及び、多様且つ局限されたデータバスをもつ構成においてアドレス及び信号に対し、異なったローディングをもつ装置に適用可能である。
【００１１】
【課題を解決するための手段】
このような目的を達成するため本発明によるパッドターミネーションのインピーダンスを制御するための制御回路は、可変インピーダンス値を入力するための第１入力と、固定されたインピーダンス値を入力するための第２入力と、選択信号に対応して固定インピーダンス値と可変インピーダンス値のうち一つを選択するための選択器とを含んで構成される。前記選択器は、選択されたインピーダンス値を、前記選択されたインピーダンス値に対応してパッドターミネーションのインピーダンスを提供するパッドターミネーション回路に出力する。
【００１２】
固定されたインピーダンス値は、ヒューズの開閉状態、配線状態、ボンディング状態に対応して生成されうる。固定されたインピーダンス値は第１固定インピダンス値を構成し、第３入力は第２固定インピーダンス値を入力するために提供される。この場合、選択器は、前記選択信号に対応して第１固定インピーダンス値、第２固定インピーダンス値及び可変インピーダンス値のうち一つを選択し、選択されたインピーダンス値を前記パッドターミネーション回路に出力する。
【００１３】
第４入力は非活性(deactivation)インピーダンス値を入力するために提供され、この場合、前記選択器は、前記選択された信号に対応して固定されたインピーダンス値、可変インピーダンス値及び非活性インピーダンス値のうち一つを選択し、該選択されたインピーダンス値を前記パッドターミネーション回路に出力する。
【００１４】
パッドターミネーション回路は、提供されたインピーダンスを除去することにより、非活性インピーダンス値を提供することになる。選択器は、マルチプレクサで構成されうる。可変インピーダンス値は自己調整回路により生成されうる。
【００１５】
前記自己調整回路は、好ましくは基準(reference)インピーダンスをもつボンディングパッドに連結された基準ノードと、第１入力が基準ノードに連結され第２入力が基準電圧に連結され、比較出力を生成するために第１入力と第２入力を比較する第１比較器と、基準ノードと第１基準電圧との間に並列に連結され前記比較出力に対応して選択的に動作して、実質的に基準インピーダンスと一致する結合インピーダンスを提供する複数のインピーダンスロードと、を含みうる。
【００１６】
第１及び第２インピーダンス値は、好ましくは複数の２進ビットから構成される。前記パッドターミネーション回路は、第１又は第２インピーダンス値の２進ビットに応じて個別的に選択可能な抵抗バンク(bank of resister)から構成されうる。複数の抵抗は、互いに２進並列連結されボンディングパッドに結合された共通ノードと連結された抵抗値をもち、パッドターミネーションのインピーダンスは結合された選択抵抗値により決定されうる。
【００１７】
選択されたインピーダンス値は第１選択インピーダンス値を有し、第１選択インピーダンス値を受信し、第２選択インピーダンス値に対応して第２パッドターミネーションの第２インピーダンスを提供する第２パッドターミネーション回路に第２選択インピーダンス値を出力する第２選択器を含む。第２選択インピーダンス値は、第１選択インピーダンス値、第１選択インピーダンス値の倍数、非活性値と同一な一つであるか、或いは前記第１選択インピーダンス値と独立的である。
【００１８】
第１インピーダンス値及び第２インピーダンス値の一つはデータ及びアドレスパッドの一つをターミネーションするために用いられ、第１インピーダンス値及び第２インピーダンス値の残りの一つはデータ及びアドレスパッドの残りの一つをターミネーションするために用いられる。
【００１９】
第１及び第２選択インピーダンス値の少なくとも一つは命令信号パッドのターミネーションのために付加的に用いられる。命令信号パッドは、チップ選択信号（CSB）、ロー(row)アドレス信号（RASB）、コラム(column)アドレスストローブ信号（CASB）及びライト(write)イネーブル信号（WEB）のうち少なくとも一つのためのパッドとして構成される。
【００２０】
選択信号は、好ましくはメモリ装置の動作モードをセッティングするために用いられたモードレジスタセット(MRS)命令に対応して生成される。
【００２１】
インピーダンス値は、プルアップ及びプルダウンインピーダンス値で構成されうる。
【００２２】
又、本発明による第１回路と第２回路を構成する第１及び第２回路パッドにおいてパッドターミネーションのインピーダンスを制御するための制御回路を提供する。第１回路は第１選択インピーダンス値を生成し、可変インピーダンス値を入力するための第１入力と、固定インピーダンス値を入力するための第２入力と、第１選択インピーダンスに対応して第１固定インピーダンス値と可変インピーダンス値のうち一つを選択し、第１選択インピーダンス値に対応して第１回路パッドターミネーションのインピーダンスを提供する第１パッドターミネーション回路に第１選択インピーダンス値を出力する選択器とを含む。第２回路は第２選択インピーダンス値を生成し、第１選択インピーダンスを入力するための第３入力と、第１選択インピーダンス値に対応して第２選択インピーダンス値を第２パッドターミネーション回路に出力して第２選択インピーダンスに応じて第２パッドターミネーションインピーダンスを提供する選択器とを含む。
【００２３】
前記第２選択インピーダンス値は、前記第１選択インピーダンス値、前記第１選択インピーダンス値の倍数、非活性値と同じ一つであるか、或いは前記第１選択インピーダンス値と独立的である。第１インピーダンス値と第２インピーダンス値の一つはデータ及びアドレスパッドの一つをターミネーションするために用いられ、第１インピーダンス値及び第２インピーダンス値の残りの一つはデータ及びアドレスパッドの残りの一つをターミネーションするために用いられる。
【００２４】
固定インピーダンス値は第１固定インピーダンス値で構成され、第１回路は第２固定インピーダンス値を入力するための第４入力が更に設けられ、選択器は選択信号に対応して第１固定インピーダンス値、第２固定インピーダンス値及び可変インピーダンス値のうち一つを選択し、前記選択されたインピーダンス値を前記第１パッドターミネーション回路に出力する。
【００２５】
第１回路は非活性インピーダンス値を入力するための第５入力を追加に構成し、この場合に選択器は選択信号に対応して固定インピーダンス値、可変インピーダンス値、及び非活性インピーダンスのうち一つを選択し、第１パッドターミネーション回路に選択インピーダンス値を出力する。
【００２６】
又、本発明によるパッドターミネーションのインピーダンスを制御するための方法は、第１入力で可変インピーダンス値を入力する段階と、第２入力で固定インピーダンス値を入力する段階と、選択信号に応じて前記固定インピーダンス値と可変インピーダンス値のうち一つを選択し、選択インピーダンス値に応じてパッドターミネーションのインピーダンスを提供するパッドターミネーション回路に選択インピーダンス値を出力する段階と、からなる。
【００２７】
又、本発明による第１及び第２回路パッドにおいてパッドターミネーションインピーダンスを制御するための方法は、第１入力で可変インピーダンス値を入力する段階と、第２入力で固定インピーダンス値を入力する段階と、選択信号に対応して固定インピーダンス値と可変インピーダンス値のうち一つを選択し、前記第１選択されたインピーダンス値に対応して第１回路パッドターミネーションのインピーダンスを提供する第１パッドターミネーション回路に第１選択インピーダンス値を出力する段階とを含む第１選択インピーダンス値を生成する段階を有することを特徴とする。又、第２選択インピーダンス値も生成され、第３入力で第１選択インピーダンスを入力し、第１選択インピダンス値に対応して第２選択インピーダンス値を第２パッドターミネーション回路に出力して第２選択インピーダンス値に従い第２パッドターミネーションインピーダンスを提供することを含む。
【００２８】
【発明の実施の形態】
本発明の上記の目的及び他の目的、特徴及び利点は本発明の好ましい実施形態の説明から明らかになるであろう。添付図面において、同一乃至類似の機能をもつ構成要素には、同一乃至類似の参照符号が付されている。
【００２９】
図１は、本発明の一実施形態に係る集積回路内におけるオンダイターミネーションのための回路のブロック図である。図１に示すように、集積回路チップは、自己調整部100、制御信号生成部200、N個のマルチプレクシング部（マルチプレクサ）300-1,...300-Nを含むマルチプレクサ群300、パッドターミネーション部（パッドターミネータ）400-1,....400-Nを含むパッドターミネータ群400、及び外部抵抗Rextに連結された外部パッドZQPADを含む。
【００３０】
自己調整部100は、パッドZQPADに連結された入力端を有し、パッドZQPADで受信された信号に応じて複数の第１自己調整信号CONPi（iは１からｎまでの自然数）と複数の第２自己調整信号CONNi（iは１からｎまでの自然数）を生成する。制御信号生成部200は、複数の制御入力INを受信し、これに対応するモード選択信号MRSi（iは１からｍまでの自然数）を生成する。モード選択信号MRSiは、複数のターミネーションモードの中から１つのターミネーションモードを選択するためにマルチプレクサ群300において使用される。
【００３１】
マルチプレクサ群300は、モード選択信号MRSi、複数の第１自己調整信号CONPi及び複数の第２自己調整信号CONNiを入力として受信する。そして、マルチプレクサ群300は、複数の第１パッドターミネーション制御信号ICONPi（iは１からｎまでの自然数）と複数の第２パッドターミネーション制御信号ICONNi（iは１からｎまでの自然数）を出力する。この例において、第１マルチプレクシング部300-1は、モード選択信号MRSi、第１自己調整信号CONP1及び第２自己調整信号CONN1を受信し、第１パッドターミネーション制御信号ICONP1及び第２パッドターミネーション制御信号ICONN1を出力として生成する。第２〜"N"のマルチプレクシング部300-2,....,300-Nは、入力と出力信号に応じて上記と同様に受信し生成する。複数のパッドターミネーション回路400-1,...,400-Nは、生成されたパッドターミネーション制御信号ICONPiとICONNiに従いそれぞれ対応する入力又は出力パッドに対しパッドターミネーションを提供する。
【００３２】
図２は本発明の第２実施形態に係るオンダイターミネーション回路のブロック図である。図２の実施形態の構成は、第１マルチプレクサ群300の他に第２マルチプレクサ群500を有することを除いては図１の構成と同様である。この実施形態において、第１マルチプレクサ群300は、データDQラインについてのターミネーション値を選択し、第２マルチプレクサ群500は、アドレスADDRラインについてのターミネーション値を選択する。この構成は、アドレスバス上のローディングが、例えば、アドレスバスが多重ユニット間で共有され、データバスがユニット間に直接且つ局限的に連結される点においてデータバス上のローディングと異なる可能性があるため、アドレス及びデータバスを含む回路でパッドターミネーションを分析することができる。
【００３３】
図２の実施形態において、第１マルチプレクサ群300の機能は、第１マルチプレクサ群300に入力されるモード選択信号がデータバスターミネーション（第１モード選択信号）MRS_DQiで、マルチプレクサ群30の出力信号が第１DQパッドターミネーション信号ICONPiと第２DQパッドターミネーション信号ICONNiとしてデータバスDQパッドターミネーション部400に提供されることを除いては、図１のマルチプレクサ群300の機能と同一である。
【００３４】
第２マルチプレクサ群500は、アドレスバスターミネーションMRS_ADDRi（iは１からｌ（エル）までの自然数である）、複数の第１DQパッドターミネーション制御信号ICONPi、複数の第２DQパッドターミネーション制御信号ICONNi、及び第２モード選択信号を入力し、これに対応して複数の第１アドレスバスADDRパッドターミネーション制御信号ICONPAiと複数の第２アドレスバスADDRパッドターミネーション制御信号ICONNAiを出力する。第１及び第２アドレスバスADDRパッドターミネーション制御信号ICONPAi、ICONNAiは、交互にアドレスバスADDRパッドターミネーション部600に提供される。
【００３５】
図２の例において、データバスDQパッドターミネーション部400は、第１ターミネーション値をもつデータバス信号ラインをターミネートし、アドレスバス(ADDR)パッドターミネーション部600は、第２ターミネーション値を有するデータバス信号ラインをターミネートする。第１及び第２ターミネーション値は、応用例に応じて異なる値又は類似の値になりうる。
【００３６】
この構成は、異なったターミネーション特性の多様な信号を有する他のIC構成にも同様に適用されうるものであり、データ信号とアドレス信号に制限されるものではない。
【００３７】
図３は図１又は図２の自己調整部100の一例である。自己調整部100は、自己調整制御動作を行なうように構成されており、第１自己調整制御部110、第２自己調整制御部120、基準電圧生成部130、第１比較器140、自己調整動作を制御するための複数の第１自己調整信号CONPiを生成する第１アップ/ダウンカウンター150、第２比較器142及び自己調整動作を制御するための複数の第２自己調整信号CONNiを生成する第２アップ/ダウンカウンタ152から構成される。
【００３８】
まず、第２自己調整制御部120が動作し、続いて、第１自己調整制御部110が動作する。
【００３９】
自己調整制御部の動作は例示的に説明する。調整パッドZQPADに連結された外部抵抗Rextの抵抗値が140Ωと仮定すると、70Ωのインピーダンスマッチングを得るために、第１比較器140は、パッドZQPADの電圧と基準電圧生成部130により生成された電圧Vhalとを比較し、カウンター信号UP1/DOWN1を出力する。カウンター信号UP1/DOWN1は、第１アップ/ダウンカウンター150に提供される。
【００４０】
第１アップ/ダウンカウンター150は、第１自己調整制御部110と第２自己調整制御部120の両方におけるPMOSトランジスタPM11,....,PM1n及びPM1,....,PMnを活性化又は非活性化させるための複数の第１自己調整信号CONPiを出力する。
【００４１】
第１自己調整信号CONP1がロジックローであれば、第１自己調整制御部110において第１PMOSトランジスタPM1が活性化され、これにより結合された抵抗RP1が電源電圧VDDに連結されて、自己調整のための適正ターミネーション値を有するターミネーティングに用いられる。第１自己調整信号CONP2がロジックハイであれば、第１自己調整制御部110において第２PMOSトランジスタPM2が非活性化され、これにより抵抗RP2が電源電圧VDDから分離されて自己調整用ターミネーション値を生成するに用いられない。第２自己調整制御部110のトランジスタPM11,...,PM1nは、第１自己調整信号CONPiに対応して上記と同様に活性化又は非活性化される。
【００４２】
パッド(ZQPAD)の電圧が基準電圧生成部130により生成された電圧Vhalにマッチングすると、第１アップ/ダウンカウンター150はエンド信号ENDを第２比較器142に出力する。このとき、第２比較器142が活性化されて第１自己調整制御部110により生成された電圧値とパッドZQPADの電圧値を比較し、第２アップ/ダウンカウンター152に入力されるカウンター信号UP2/DOWN2を出力する。第２アップ/ダウンカウンター152は第２自己調整制御部110におけるNMOSトランジスタの活性化を制御する複数の可変制御信号CONNiを出力する。
【００４３】
第２自己調整信号CONN1がロジックハイであれば、第１NMOSトランジスタNM1が活性化されて、これにより結合された抵抗RN1が接地電圧VSSに連結され、自己調整のための適正ターミネーション値をもったターミネーティングに用いられる。
【００４４】
第２自己調整信号CONN2がロジックローであれば、NMOSトランジスタNM2が非活性化され、この場合には抵抗RN2が接地電圧VSSに連結されないため、ターミネーション値の影響を与えない。図１及び図２に示したように、それぞれの自己調整信号COMPi及びCONNiが対応する複数のマルチプレクシング部300,500に提供される。
【００４５】
図4Aは図１及び図２に示したマルチプレクサ群300の一例を示す概略ブロック図である。マルチプレクサ群300は、制御信号生成部200からのモード選択信号MRS_DQi（iは１からｍまでの自然数）と、自己調整部100からの複数の自己調整信号CONPi及びCONNiを受信し、これに対応して複数の第１及び第２パッドターミネーション制御信号ICONPi,ICONNiを出力する。
【００４６】
マルチプレクサ群３００の各マルチプレクシング部３００−１〜３００−Ｎは、２つのサブマルチプレクシング部を含む。例えば、第１マルチプレクシング部300-1は、第１サブマルチプレクシング部310-1と第２サブマルチプレクシング部310-2を含む。第１マルチプレクシング部310-1は、モード選択信号MRS_DQiと自己調整信号CONP1,CONN1を受信し、パッドターミネーション制御信号ICONP1、ICONN1を出力する、図4Aに示したように、モード選択信号MRS_DQiはMRS_DQ1、MRS_DQ2、MRS_DQ3及びMRS_DQ4を含む4個の信号から構成される。一つの期間においてはモード選択信号MRS_DQ1、MRS_DQ2、MRS_DQ3及びMRS_DQ4のうち一つのモード選択信号だけが活性化され、これによりパスゲートPG1,...,PGnのうち活性化されたモード選択信号が入力されるパスゲートが活性化されて信号をその入力として伝送する。
【００４７】
図4Bにパスゲート回路PG1の一例を示した。パスゲートPG1は図示したように選択信号（この場合MRS_DQi）により制御され、CMOS対のゲート間に結合されたインバーターINVをもつCOMSトランジスタ対から構成される。この方法で選択信号MRS_DQiにより活性化されたときにパスゲートPG1は入力信号INを伝送して出力信号OUTとする。
【００４８】
第１モード選択信号MRS_DQ1が活性化されると、第１パスゲートスイッチPG1が活性化されて第１オプションスイッチ回路312の出力信号を伝送する。この場合、オプションスイッチ回路312の出力信号はオプションスイッチ回路312のスイッチSW1の状態に従いロジックロー又はロジックハイ値を有するように設定される。この値は第１パッドターミネーション制御信号ICONP1の第１ディフォルト値の第１ビット値を決定する。
【００４９】
第２モード選択信号MRS_DQ2が活性化されると、第２パスゲートスイッチPG2が活性化されて第２オプションスイッチ回路313の出力信号を伝送する。この場合、オプションスイッチ回路313の出力信号はオプションスイッチ回路313のスイッチSW2の状態に従いロジックロー又はロジックハイ値を有するように再び設定される。この値は第１パッドターミネーション制御信号ICONP1の第２ディフォルト値の第１ビット値を決定する。
【００５０】
第３モード選択信号MRS_DQ3が活性化されると、第３パスゲートスイッチPG3が活性化される。ここで、自己調整部100により生成された第１自己調整信号CONP1の第１ビット（図１及び図２参照）が第１パッドターミネーション制御信号ICONP1の第１ビットになるように第３パスゲートPG3を通して伝送される。この場合は、第１自己調整信号CONP1は、自己調整部100により決定された値に従い自動に変化する。
【００５１】
第４モード選択信号MR3_DQ4が活性化されると、第４パスゲートスイッチPG4が活性化され、第１バットターミネーション制御信号ICONP1の第１ビットになるようにロジックハイ電圧値（例えば、電源電圧値VDD）を伝送する。この場合、第１パッドターミネーション制御信号ICONP1の第１ビットは、ロジックハイ値に固定される。このセッティングは、本発明のターミネーション構成において非活性モードを提供する。図５に示したように、ICONPi信号がPMOSゲートをもつ第１パッドターミネーション部内の抵抗バンクに連結され、非活性モードが電流モードと仮定すれば、抵抗バンクでの抵抗DRP1,...,DRPnは電源電圧VDDから全て分離されるため、ターミネーションは非活性化される。
【００５２】
第２サブマルチプレクシング部310-2の動作は、モード選択信号MRS_DQ4に関連する動作を除いては、第１サブマルチプレクシング部310-1の動作と同様である。第１又は第２モード選択信号MRS_DQ1又はMRS_DQ2が活性化されていると仮定すれば、第２パッドターミネーション制御信号ICONNiは、スイッチ314又は315の状態に従いプログラムされた値を受信する。
【００５３】
第３モード選択信号MR3_DQ3が活性化されていれば、第２パッドターミネーション制御信号ICONNiは、自己調整信号CONNiにより決定された値となる。
【００５４】
第４モード選択信号MRS_DQ4が活性化されると、第４スイッチPG4が活性化されて第２パッドターミネーション制御信号ICONN1の第１ビットとして接地信号VSSを伝送する。この場合、第１パッドターミネーション制御信号ICONN1の第１ビットはロジックロー値に固定される。このセッティングは、本発明のターミネーション構成において非活性モードに対し提供する。図５に示したように、ICONNi信号がNMOSゲートを有する第１パッドターミネーション部内の抵抗バックに連結され、活性モードが電流モードと仮定すれば、抵抗バンクで抵抗DRN1,...,DRNnは接地ソースVSSから全て分離されるため、ターミネーションは非活性化される。
【００５５】
図4Cは図4Aのオプションスイッチ回路312-315の概略図である。出力信号OUTを生成する各オプションスイッチ回路は、PMOSトランジスタ（代わりにNMOSトランジスタが採用されてもよい）、ヒューズF1、第１,第２インバーターIN1,IN2からなったラッチ回路L1、及び第３インバーターIN3を含む。パワーアップ信号POWERUPは、電源をICに印加するときに接地値VSSから電圧ソース値VDDに初期化する。
【００５６】
ヒューズF1がカットされない場合は、PMOSトランジスタPQ1のドレインノードはロジックローである。ラッチ回路L1がロジックローをラッチしてロジックハイを出力すると、インバーターIN3はロジックローとして出力信号OUTを出力する。
【００５７】
ヒューズF1がカットされた場合は、PQ1のドレインノードはパワーアップ信号POWERUPの出力電圧VSSに従いロジックハイである。ラッチ回路L1がロジックハイをラッチしてロジックローを出力すると、インバーターIN3はロジックハイとして出力信号OUTを出力する。すると、サブマルチプレクシング部310-1、310-2の出力信号は、第１又は第２モード選択信号MRS_DQ1,MRS_DQ2の状態に従い第１又は第２パッドターミネーション制御信号ICONPi又はICONNiとして伝送される。この方法によって、第１又は第２パッドターミネーション制御信号ICONPi又はICONNiは、ヒューズF1の状態に従い第１又は第２ディフォルト値にプログラムされる。
【００５８】
他の実施形式においては、メタル層スイッチング回路、パッドボンディング回路及びこれと等価な構成を含むオプションスイッチ回路が採用されうる。
【００５９】
このような固定された値をもつディフォルトモードの数は、利用可能なモード選択信号MRS_DQiの数に従い変更されうる。
【００６０】
図５は図１及び図２のパッドターミネーション部400,600の構成例を示す概略図である。パッドターミネーション部400は、それぞれのパッドPD1,PD2,..,PDk（ここでｋはパッドの数）に対応してそれぞれのパッドターミネーション回路400-1,...,400-Nを含む。
【００６１】
パッドターミネーション回路400-1は、2進信号形態で第１及び第２パッドターミネーション制御信号ICONPi及びICONNiを受信する。第１パッドターミネーション制御信号ICONPiはそれぞれPMOSトランジスタのゲートに連結され、第２パッドターミネーション制御信号ICONNiはそれぞれNMOSトランジスタのゲートに連結される。
【００６２】
パッドターミネーション制御信号ICONPi及びICONNiのロジック値に従い抵抗DRP1,DRP2,...,DRPn,DRN1,DRN2,...,DRNnが選択的に活性及び非活性化され、活性化された抵抗が対応するパッドPD1で信号をターミネートするために用いられる。
【００６３】
それぞれのパッドターミネーション回路400-1は、複数の可変ターミネーション部400-11,400-12,400-13,...,400-1Nを含む。それぞれの可変ターミネーション部400-11,400-12,400-13,...,400-INは、パッドPD1に連結される共通ノードNod1,Nod2,Nod3,...,Nodnに連結される。それぞれの可変ターミネーション部400-11,...,400-1Nは、パッドPDnと電圧ソースVDD及び接地VSSとの間にPMOSトランジスタPMn、NMOSトランジスタNMn、及び抵抗DRPn,  DRNnを含む。
【００６４】
この構成において、パッドターミネーション制御信号ICONP1,ICONN1の各ビットは、一対の可変ターミネーション部を両ターミネーション抵抗として機能させるように反対のロジック値を有し、例えば、ユニット400-11の抵抗DRP1,DRN1は同時に活性化されるか又は同時に非活性化される。しかし、他の応用例では、パッドターミネーション制御信号ICONP1,ICONN1は、互いに独立的なロジックハイ又はロー値を選択的に有することができる。
【００６５】
一つの例において、可変ターミネーション部400-12における抵抗DRP2,DRN2の値は、可変ターミネーション部400-11における抵抗DRP1,DRN1値の２倍とされうる。同様に、可変ターミネーション部400-13における抵抗DRP3,DRN3の値は、可変ターミネーション部400-12における抵抗DRP2,DRN2の値の２倍とされうる。
【００６６】
抵抗値の組合せは、例えば、パッドターミネーション制御信号ICONPｉ,ICONNiの値に従いなされる。
【００６７】
例えば、可変ターミネーション部400-11における抵抗DRP1,DRN1の抵抗値が60Ωであり、可変ターミネーション部400-12における抵抗DRP2,DRN2の値が60Ωであると仮定する。第１パッドターミネーション制御信号ICONPiの第１ビットだけがロジックローで、第２パッドターミネーション制御信号ICONNiの第１ビットだけがロジックハイである場合、言い換えれば、可変ターミネーション部の一つの400-11だけがターミネーションに用いられる場合、パッドPD1のターミネーション抵抗は30Ω(=1/[1/60+1/60])の並列和をもつ。同様に、第１パッドターミネーション制御信号ICONP2の第２ビットだけがロジックローで、第２パッドターミネーション制御信号ICONN2の第２ビットだけがロジックハイである場合、言い換えれば、可変ターミネーション部の400-12の一つだけがターミネーションに用いられてパッドPD1のターミネーション抵抗は60Ω(=1/[1/120+1/120])の並列和を有する。同様に、第１パッドターミネーション制御信号ICONP1,ICONP2の第１,第２ビットだけがロジックローで、第２パッドターミネーション制御信号ICONN1,ICONN2の第1、第２ビットだけがロジックハイである場合、即ち、2個の可変抵抗部400-11,400-12だけがターミネーションに用いられば、パッドPD1のターミネーション抵抗は20Ω(=1/[60+1/60+1/120+1/120])の並列和を有する。
【００６８】
図２を参照すると、第２パッドターミネーション部600の構成は、第２マルチプレクシング部500からの第１,第２アドレスバスADDRパッドターミネーション制御信号ICONPAi,ICONNAiを受信する第２パッドターミネーション部があることを除いては、第１パッドターミネーション部400の構成と同様である。第２ターミネーション部600の動作は、第１ターミネーション部400の動作と同様である。
【００６９】
図６は図２の第２マルチプレクシング部500のブロック図である。この例において、第２マルチプレクシング部500は、第１スレーブマルチプレクサ510と第２スレーブマルチプレクサ520を含む。第１スレーブマルチプレクサ510への入力は、第２モード選択信号MRS_ADDRiと第２マルチプレクシング部500により生成された複数の第１パッドターミネーション制御信号ICONPiを含み、これに対応して、第１スレーブマルチプレクサ510は、第１アドレスパッドターミネーション制御信号ICONPAi（ここでiは１からｎまでの自然数）を出力する。第２スレーブマルチプレクサ520への入力は、第２モード選択信号MRS_ADDRiと第１マルチプレクシング部300により生成された複数の第２パッドターミネーション制御信号ICONPiを含み、これに対応して、第２スレーブマルチプレクサ510は、第２アドレスパッドターミネーション制御信号ICONNAi（ここでiは１からｎまでの自然数）を出力する。
【００７０】
図７は図２と図６の第２マルチプレクシング部500の詳細ブロック図である。
【００７１】
第２マルチプレクシング部500は第１及び第２スレーブマルチプレクサ510,  520から構成される。第１スレーブマルチプレクサ510は、図２の第２パッドターミネーション回路部材600におけるPMOSトランジスタPMnを制御するための複数の第１アドレスパッドターミネーション制御信号ICONPAiを出力する。第２スレーブマルチプレクサ520は、図２の第２パッドターミネーション回路部材600におけるNMOSトランジスタNMnを制御するための複数の第２アドレスパッドターミネーション制御信号ICONNAiを出力する。
【００７２】
第１スレーブマルチプレクサ510は複数の単位マルチプレクサ510a,510b,  510c,510d,510eを含む。
【００７３】
単位マルチプレクサの数を5個と仮定して説明する。第１マルチプレクシング部300により生成された5個の第１データパッドターミネーション制御信号ICONP1,ICONP2,ICONP3,ICONP4,ICONP5はシフティング連結構成に従いラインL1からL5を経由して第１スレーブマルチプレクサ510における単位マルチプレクサ510a,510b,510c,510d,510eに連結される。即ち、第１単位マルチプレクサ510aの入力端子OはラインL1に連結され、第２単位マルチプレクサ510bの入力端子OはラインL2に連結され、第３単位マルチプレクサ510cの入力端子OはラインL3に同じく連結される。
【００７４】
第１スレーブマルチプレクサ510がPMOSトランジスタの動作を制御するため、単位マルチプレクサ510aの入力端子P,Q及び単位マルチプレクサ510bの入力端子Qは電源電圧VDDを通じてロジックハイ値に連結される。
【００７５】
第１マルチプレクシング部300により生成された第２データパッドターミネーション制御信号ICONN1,ICONN2,ICONN3,ICONN4,ICONN5はシフティング連結構成に従いラインL11からL55を経由して第２スレーブマルチプレクサ520で単位マルチプレクサ520a,520b,520c,520d,520eに連結される。即ち、第１単位マルチプレクサ520aの入力端子OはラインL11に連結され、第２単位マルチプレクサ520bの入力端子OはラインL22に連結され、第３単位マルチプレクサ520cの入力端子OはラインL33に同じく連結される。
【００７６】
第２スレーブマルチプレクサ520がNMOSトランジスタの動作を制御するため、単位マルチプレクサ520aの入力端子P,Qと単位プレクサ520bの入力端子Qは接地VSSを通じてロジックロー値に連結される。
【００７７】
図8A及び図8Bは図７のスレーブマルチプレクサ510a,520aの代表的なブロック図である。第１モード選択信号MRS_ADDR1が活性化されれば、入力端子Oの入力信号は第2アドレスパッドターミネーション制御信号ICONPA1,  ICONNA1として単位マルチプレクサ510a,520aを通じて伝送されるように選択される。第２モード選択信号MRS_ADDR2が活性化されれば、入力端子Pの入力信号は第２アドレスパッドターミネーション制御信号ICONPA1,  ICONNA1として単位マルチプレクサ510a,520aを通じて伝送されるように選択される。第３モード選択信号MRS_ADDR3が活性化されれば、入力端子Qの入力信号は第２アドレスパッドターミネーション制御信号ICONPA1,  ICONNA1として単位マルチプレクサ510a,520aを通じて伝送されるように選択される。
【００７８】
第４モード選択信号MRS_ADDR4が活性化されれば、非活性化モードがイネーブルされ、単位マルチプレクサ510aの出力はロジックハイに固定され、単位マルチプレクサ520aの出力はロジックローに固定される。
【００７９】
図９の表を参照して第２マルチプレクシング部500の動作を説明する。
【００８０】
この例で、図５の第２可変ターミネーション部400-12における抵抗DRP2,DRN2の値が第1可変ターミネーション部400-11における抵抗DRP1,DRN1の値の2倍であり、第３可変ターミネーション部400-13における抵抗DRP3,DRN3の値が第２可変ターミネーション部400-12における抵抗DRP2,DRN2値の２倍と仮定する。又、第１マルチプレクシング部300により第１データパッドターミネーション制御信号ICONP1-ICONP5の出力ロジック値が'01111'と仮定する。
【００８１】
図９に示すように、第１モード選択信号MRS_ADDR1が活性化されると、複数の第１アドレスパッドターミネーション制御信号ICONPAiは'01111'を出力し、複数の第２アドレスパッドターミネーション制御信号ICONNAiは'10000'を出力する。即ち、入力ICONPi,ICONNiと同じ値になる。
【００８２】
この場合、第１パッドターミネーション部400の抵抗値が第２パッドターミネーション部600の抵抗値と同一であれば、第２(ADDR)パッドターミネーション部600の結果ターミネーション値は、第１パッド（DQ）パッドターミネーション部400と同一である。
【００８３】
第２モード選択信号MRS_ADDR2が活性化されれば、複数の第１アドレスパッドターミネーション制御信号ICONPAiは'10111'を出力し、複数の第２アドレスパッドターミネーション制御信号ICONNAiは'01000'を出力する、即ち、入力ICONPi,ICONNi値の２倍である。この場合、第１パッドターミネーション部400の抵抗値が第２パッドターミネーション部600の抵抗値と同一であれば、第２(ADDR)パッドターミネーション部600の結果ターミネーション値は、第１(DQ)パッドターミネーション部400値の２倍である。例えば、第１パッドターミネーション部400のターミネーション値が30Ωになるようにセッティングされると、第２パッドターミネーション回路部材600のターミネーション値は60Ωになるようにセッティングされる。
【００８４】
第３モード選択信号MRS_ADDR3が活性化されれば、複数の第１アドレスパッドターミネーション制御信号ICONPAiは'11011'を出力し、複数の第２アドレスパッドターミネーション制御信号ICONNAiは'00100'を出力する。即ち、入力ICONPi,ICONNi値の４倍である。この場合、第１パッドターミネーション部400の抵抗値が第２パッドターミネーション部600の抵抗値と同一であれば、第２(ADDR)パッドターミネーション部600の結果ターミネーション値は第１(DQ)パッドターミネーション部400値の４倍である。例えば、第１パッドターミネーション部400のターミネーション値が30Ωになるようにセッティングされれば、第２パッドターミネーション回路部材600のターミネーション値は120Ωになるようにセッティングされる。
【００８５】
第４モード選択信号MRS_ADDR4が活性化されると、複数の第１アドレスパッドターミネーション制御信号ICONPAiと第２アドレスパッドターミネーション制御信号ICONNAiは入力ICONPi,ICONNiの状態にかかわりなくそれぞれ全てがロジックハイとロジックローとして出力される。この状態で非活性化モードは活性化され、ターミネーション部の抵抗は対応するボンディングパッドターミネ-ティングするに採用されない。
【００８６】
図２を参照して、本発明の望ましい実施形態のパッドターミネーション制御回路の動作を説明する。
【００８７】
制御信号生成部200は外部入力INを受信し、これに対応してデータ及びアドレスモード選択制御信号MRS_DQi,MRS_ADDRiを生成する。
【００８８】
外部入力は、例えば、ダイナミックランダムアクセスメモリ（DRAMS）の動作モードをセッティングするために一般的に使用されているモードレジスタセットMRS命令で構成される。データバースト長さ(burst length)をセッティングするために用いられるMRS命令の例が米国特許第5,923,595号公報に開示されている。一般的にに、幾つかのモードは、MRS命令に対応する入力要素の入力アドレスをコーディングすることによりセットされる。このアドレスは、MRS命令の場合、キーアドレスとして言及される。
【００８９】
MRS信号は、受信された外部MRS命令に基づき制御信号生成部200により生成される。
【００９０】
前述の例では、2個の別のMRS信号、即ち、MRS_DQiとMRS_ADDRiがある。図９に示したように、MRS_DQiはキーアドレスADDR3及びADDR2によりコーディングされた４個のデコーディング信号により生成され、MRS_ADDRiはキーアドレスADDR1とADDR0によりコーディングされた４個のデコーディング信号により生成される。
【００９１】
キーアドレスコードADDR3とADDR２がそれぞれ０と０にセットされれば、モード選択信号MRS_DQ4は第４パスゲートスイッチPG4だけを活性化して、第１パッドターミネーション制御信号ICONPi,ICONNiはそれぞれロジックハイとロジックロー値に固定される。従って、第１パッドターミネーション回路部材400のPMOS及びNMOSトランジスタは非活性化される。これはパッドターミネーション部で全ての抵抗が非活性化されるため非活性ターミネーションモードとして言及される。
【００９２】
キーアドレスコードADDR3とADDR2がそれぞれ０と１にセットされれば、モード選択信号MRS_DQ3は第３パスゲートスイッチPG3だけを活性化して、第１パッドターミネーション制御信号ICONPi,ICONNiは自己調整部100により生成された自己調整信号CONPi,CONNiに対応してセットされる。従って、第１パッドターミネーション回路部材400のPMOS及びNMOSトランジスタはヒューズオプションスイッチ回路312,314の状態に対応して活性化及び非活性化される。このモードはターミネーションの自己調整モードとして言及される。
【００９３】
キーアドレスコードADDR3,ADDR2がそれぞれ1と０にセットされれば、モード選択信号MRS_DQ2は第２パスゲートスイッチPG2だけを活性化して、第１パッドターミネーション制御信号ICONPi,CIONNiはヒューズオプションスイッチ回路313,315の状態に対応してセットされる。従って、第１パッドターミネーション回路部材400のPMOS及びNMOSトランジスタはヒューズオプションスイッチ回路313,315の状態に対応して活性化及び非活性化される。このモードは第２ディフォルトターミネーションモードとして言及される。第１,第２ディフォルトターミネーションモードの場合に異なったヒューズを選択的にカッティングすることにより、相違した固定設定ターミネーション値は異なったモード間の選択により選択されることができる。追加的なディフォルトターミネーションモードはモード選択ラインMRS_DQnの数を拡張することにより付加されることができる。
【００９４】
この方法により、モード選択信号MRS_DQiの状態は、クロック信号、データストロブ信号、データラインなどに対するパッドを含む第１パッドターミネーション部400のターミネーション値を制御する。クロックパッドを通して供給されるクロック信号は、DRAMの殆どの入力命令を同期化するために用いられる。
【００９５】
キーアドレスコードADDR3とADDR2がそれぞれ１と１にセットされれば、モード選択信号MRS_DQ1は第１パスゲートスイッチPG1だけを活性化し、第１パッドターミネーション制御信号ICONPi,ICONNiはヒューズオプションスイッチ回路312,314に対応してセットされる。従って、第１パッドターミネーション回路部材400のPMOSトランジスタ及びNMOSトランジスタは、ヒューズオプションスイッチ回路312,314の状態に従い活性化/非活性化される。このモードも第１ディフォルトターミネーションモードとして言及される。
【００９６】
キーアドレスコードADDR1とADDR0がそれぞれ０と０にセットされれば、モード選択信号MRS_ADDR4は第４パスゲートスイッチPG4だけを活性化して、第１パッドターミネーション制御信号ICONPAi,ICONNAiはそれぞれロジックハイとロジックロー値に固定される。従って、第２パッドターミネーション回路部材のPMOS及びNMOSトランジスタは非活性化される。
【００９７】
これはパッドターミネーション部で全ての抵抗が非活性化されるため、非活性化ターミネーションモードとして言及される。
【００９８】
キーアドレスコードADDR1、ADDR0がそれぞれ０と１にセットされれば、モード選択信号MRS_ADDR3は第３パスゲートスイッチPG3だけを活性化して、第２パッドターミネーション制御信号ICONPAi,ICONNAiは第１マルチプレクシング部300により生成された第１パッドターミネーション制御信号CONPiとCONNiに対応してセットされる。
【００９９】
以上、言及したように、第２パッドターミネーション部600の結果ターミネーション値は第１パッドターミネーション部400値の４倍である。
【０１００】
キーアドレスコードADDR1,ADDR0がそれぞれ1,0としてセットされれば、モード選択信号MRS_ADDR2は第２パスゲートスイッチPG2だけを活性化し、第２パッドターミネーション制御信号ICONPAi,ICONNAiが第１マルチプレクシング部300により生成された第１パッドターミネーション制御信号CONPiとCONNiに対応してセットされる。
【０１０１】
以上、説明したように、第２パッドターミネーション部600の結果ターミネーション値は第１パッドターミネーション部400の値の２倍である。
【０１０２】
キーアドレスコードADDR1,ADDR0がそれぞれ１と１にセットされれば、モード選択信号MRS_ADDR1は第１パスゲートスイッチPG1だけを活性化し、第２パッドターミネーション制御信号ICONPAi,ICONNAiは第１マルチプレクシング部300により生成された第１パッドターミネーション制御信号CONPiとCONNiに対応してセットされる。
【０１０３】
以上、説明したように、第２パッドターミネーション部600の結果ターミネーション値は第１パッドターミネーション部400の値と同一である。
【０１０４】
このような方法により、モード選択信号MRS_ADDRiの状態は、命令信号、アドレス信号に対するパッドを含む第２パッドターミネーション部600のターミネーション値を制御する。命令信号はチップ選択信号CSB、ローアドレスストロブ信号RASB、コラムアドレスストローブ信号CASB及びライトイネーブル信号WEBなどを含む。アドレス信号はローアドレスとコラムアドレス信号を含む。
【０１０５】
従って、本発明は、プレプログラム(preprogram)された固定値と、例えば、自己調整部により測定され決定される可変値とを含む多様なモードのターミネーションを可能にする。
【０１０６】
又、本発明は単一装置内で多様なターミネーション値の可能性を提供する。これは、特に共通化され又は共有されたアドレスバス、及び、多重、局限されたデータバスを有する構成において、アドレス及びデータ信号に対し異なったローディングをもつ装置に適用可能である。例えば、二つ又はそれ以上の内部チップに分けられた単一ICの場合、対応するパッドのターミネーション値は、互いに異なるようにセットされることができる。又、幾つかのバンクのセルアレイがある場合、それぞれ分けられたバンクに対し多様なターミネーションによるアクセスを行なうことができる。又、本発明はマルチバンクチップ及びマルチチップシステム応用に適用可能である。
【０１０７】
更に、図２の実施例を参照すると、第２マルチプレクシング部500は、第１マルチプレクシング部300の出力に対して独立的である。この場合、第２マルチプレクシング部500は、自己調整部100からの自己調整信号CONPi,ONNiを直接受信するか、又はこのような自己調整信号を生成するために自己に個別に割り当てられた自己調整部を含むことができる。
【０１０８】
他の実施形式において、マルチプレクシング部300,500は、上記の説明のように、アドレス及びデータグループのようなパッドの各配置に単一ターミネーション値を割り当てるより、各個別ターミネーション部400にターミネーション値を独立的にプログラミングするために採用される。
【０１０９】
本発明は良好な実施例を参照して説明したが、添付のクレームにより定義されるように、本発明の思想と範囲から分離されない限り、本発明を多様に変形又は変更できるのは本発明が属する分野の当業者なら理解できるだろう。
【０１１０】
【発明の効果】
本発明によれば、例えば、予めプログラムされた固定値及び自己調整回路により測定され決定される多様な値を含む多様なモードのターミネーションを行い得るシステム及びその方法が提供される。
【０１１１】
また、本発明によれば、単一装置内で多様なターミネーション値の可能性が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のパッドターミネーション回路のブロック図である。
【図２】本発明の第２の実施形態のパッドターミネーション回路のブロック図である。
【図３】第１及び第２実施形態のパッドターミネーション回路の自己調整部の一構成例を示す概略図である。
【図４Ａ】マルチプレクサ群の構成例を示す概略図である。
【図４Ｂ】パスゲートの概略図である。
【図４Ｃ】ヒューズオプションスイッチ回路の概略図である。
【図５】図１及び図２に示すパッドターミネーション部の構成例を示す概略図である。
【図６】図２の第２マルチプレクシング部の構成例を示すブロック図である。
【図７】図２の第２マルチプレクシング部の構成例を示す概略図である。
【図８Ａ】、
【図８Ｂ】図２の第２マルチプレクシング部のプログラミングの代表図である。
【図９】図２の第２マルチプレクシング部の動作を示す図である。
【図１０】従来の固定値パッドターミネーション回路のブロック図である。
【図１１】図１０のターミネーション回路の固定値抵抗ターミネーション回路の例を示した概略図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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