(57)【特許請求の範囲】
【請求項１】
電子装置内に形成されたメイン・バスおよび拡張バスに結合されたインターフェイス回路であって：
中央処理装置から前記メイン・バス中のデータ線上に伝送される第１データ情報を受信し、前記拡張バス中のデータ線へ遅延させずに前記第１データ情報を送出する第１ドライバ回路；
前記中央処理装置から前記メイン・バス中の制御線上に伝送される第１制御信号を受信し、前記拡張バス中の前記制御線へ前記第１制御信号を遅延させずに送出し、前記拡張バス中の前記データ線上に伝送される、前記中央処理装置への第２データ情報の伝送を制御するためのデータ・ラッチ信号を生成する制御回路；および
前記データ・ラッチ信号に応答して前記第２データ情報を記憶し、第１所定時間経過後に前記メイン・バス中のデータ線へ前記第２データ情報を送出するデータ・ラッチ回路；
から構成されることを特徴とするインターフェイス回路。
【請求項２】
前記第１所定時間は、前記第１制御信号中のクロック信号の１周期であることを特徴とする請求項１記載のインターフェイス回路。
【請求項３】
前記データ・ラッチ回路は、前記第２データ情報が前記メイン・バス中の前記データ線に有効に送出されたことを示す前記拡張バス中の前記制御線上のアクノリッジ信号の存在中に、前記第２データ情報を記憶することを特徴とする請求項１記載のインターフェイス回路。
【請求項４】
前記アクノリッジ信号は、前記拡張バスに結合された特定の処理を実行するモジュール回路から前記拡張バス中の前記制御線に送出されることを特徴とする請求項３記載のインターフェイス回路。
【請求項５】
前記制御回路は、前記アクノリッジ信号を前記第１所定時間だけ遅延して前記メイン・バス中の前記制御線に送出することを特徴とする請求項３記載のインターフェイス回路。
【請求項６】
前記制御回路は、前記アクノリッジ信号を受信した後所定の期間前記モジュール回路が処理の開始を禁止するためのアボート信号を前記拡張バス中の前記制御線に送出することを特徴とする請求項４記載のインターフェイス回路。
【請求項７】
前記拡張バス中の前記制御線上に伝送される、前記中央処理装置への第２制御信号はラッチ後第２所定時間経過後に前記メイン・バス中の前記制御線へ送出されることを特徴とする請求項１記載のインターフェイス回路。
【請求項８】
前記第２所定時間は、前記第２制御信号中のクロック信号の１周期であることを特徴とする請求項７記載のインターフェイス回路。
【請求項９】
前記制御回路は、前記拡張バス上のデータ信号を中央処理装置へ伝送する期間、前記第１ドライバ回路の動作を禁止する信号を生成し、前記第１ドライバ回路へ与えることを特徴とする請求項１記載のインターフェイス回路。
【請求項１０】
前記メイン・バス中のアドレス線上のアドレス情報を受信し、前記アドレス情報を前記拡張バス中のアドレス線に遅延させずに送出する第２ドライバ回路をさらに含むことを特徴とする請求項１記載のインターフェイス回路。
【請求項１１】
前記インターフェイス回路は、単一の半導体基板上に形成されることを特徴とする請求項１記載のインターフェイス回路。
【請求項１２】
半導体基板上に形成された集積回路であって：
中央処理装置を含み、各々特定の処理を実行する第１の複数のモジュール回路；
前記第１の複数のモジュール回路にそれぞれ結合され、アドレス情報、データ情報、および制御信号を伝送する第１信号線；
各々特定の処理を実行する第２の複数のモジュール回路；
前記第２の複数のモジュール回路にそれぞれ結合され、前記アドレス情報、前記データ情報、および前記制御信号を伝送する第２信号線；および
前記第１信号線と前記第２信号線との間に介在し、前記アドレス情報、前記データ情報、および前記制御信号を相互に受け渡しするインターフェイス回路であって、前記第１信号線上に伝送される前記データ情報および前記制御信号を受信し、前記第２信号線へ遅延させずに送出し、前記第２信号線上に伝送される前記データ情報および前記制御信号を記憶した後、所定期間経過後に前記第２信号線上に伝送される前記データ情報および前記制御信号を前記第１信号線へ送出する前記インターフェイス回路；
から構成されることを特徴とする集積回路。
【請求項１３】
前記インターフェイス回路は、前記第２信号線上の前記データ情報を取り込んだ後前記制御信号中のクロック信号の１周期だけ遅延して前記第２信号線上の前記データ情報を前記第１信号線に送出することを特徴とする請求項１２記載の集積回路。
【請求項１４】
前記第１信号線は、前記インターフェイス回路と同一または等化の機能を有する第２インターフェイス回路を介してさらに第３信号線に結合され、それにより前記アドレス情報、前記データ情報、および前記制御信号が前記第２信号線および前記第３信号線相互に伝送されることを特徴とする請求項１２記載の集積回路。
【請求項１５】
前記第１および第２の複数のモジュール回路は、それぞれ前記半導体基板上に所定の占有領域を有し、前記第１および第２信号線は、前記第１および第２の複数のモジュール回路の間に設けられることを特徴とする請求項１２記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号を伝送する信号線間に介在するインターフェイス回路に関し、さらに詳しくは、半導体チップ上に形成されたバス間に設けられたインタフェース回路によりモジュール回路間の情報の授受を円滑に実行することのできる半導体装置に関する。
【０００２】
【従来の技術】
半導体回路を半導体基盤上に高密度に形成する微細化技術の急速な発展により、高機能の半導体集積回路を単一の半導体チップ上に実現することが可能となった。集積回路の各機能はその目的により分類され、例えば中央処理回路、記憶回路、入出力回路等に分けられる。これらの各機能はさらに詳細に区分されてモジュール回路として実現される。集積回路の利用者・製造者は、その目的を達成する機能をモジュール回路から選択し、所望の機能を実現する単一の集積回路を半導体基盤上に構成する。
【０００３】
これらのモジュール回路はその機能を実現するために情報を相互に交換する必要があり、その情報を相互に伝送するための信号線、いわゆるバスに接続される。バスは、伝送される情報に対応してアドレス・バス、データ・バス、制御バスなどに分けられる。
【０００４】
信号線自身が有する抵抗と浮遊容量はバス上を伝搬する信号を遅延させる。集積回路の高密度化とともに動作周波数の上昇は、バスの配線距離が制約されるという事態を招いた。また、信号伝搬の遅延や信号波形の劣化により、集積回路全体の動作を適正に維持することが困難となり、誤動作の原因を招いた。このような不具合に対処するため、バス上に信号の受信／送信を行うインターフェイス回路が設けられ、バスの伝送長を短く区切ることにより、上記課題を回避する。例えば、特開平８ー１２３５９１（多重化バス回路）では、バス上に回路部を設置し、バスの伝送長を短くすることにより、信号波形の劣化およびタイムマージンの減少を防止しようとする。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記回路部はバスを伝送するアドレス、データ、制御の各情報をラッチ回路に一時的に記憶し、所定クロック・サイクル後にバス上に送出する構成を採用する。特に、アドレス情報およびはデータ情報は双方向でラッチされ、所定クロック・サイクル後にバス上に送出する構成を有する。このような構成では、例えば、メモリに格納されたデータを読み取る場合、中央処理装置の読み取り命令が送信されてから所望のデータが中央処理装置に読み取られるまでに少なくとも２回の遅延が上記回路部において行われ、集積回路全体の処理速度を不必要に低下させることになる。
【０００６】
【課題を解決するための手段】
本願発明は、上記課題を解決するためになされたもので、中央処理装置から伝送される情報については、インターフェイス回路において時間遅延を与えられず、拡張側バスから中央処理装置へ送られる情報についてはインターフェイスにおいて所定の時間遅延を施すことにより、バス全体の伝送長を確保するとともに集積回路全体の処理速度の低下を緩和することのできるインターフェイスを提供する。
【０００７】
【実施例】
本願発明の構成および特徴は、以下に示す記述と図面を参照することにより理解される。図１は、本願発明を説明するための構成ブロック図であり、特にインターフェイス・モジュールを使用するバス構成を有する集積回路１０を示す。本願発明は、中央処理装置（ＣＰＵ）１１に接続されたバスをメイン・バス１２と称し、インターフェイス・モジュール１３を介して構成されるバスを拡張バス１４というが、特にこれらの名称に限定される必要はなく、情報を処理する程度の高い処理モジュール（図１においてはＣＰＵ１１に相当する。）に結合されたバスをここではメイン・バスと称する。図１では、説明の簡素化のため、メイン・バス１２にはＣＰＵ１１の他にスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）１５が結合されているが、さらに他の処理モジュールが接続されてもよい。拡張バス１４側には、ダイナミック・ランダム・アクセス・メモリ（DＲＡＭ）１６および入力／出力（Ｉ／Ｏ）ポート１７などが接続される。そのほかの処理モジュールを結合してもよいが、簡略化のため省略されている。
【０００８】
ＣＰＵ１１は、プログラム・ステップに従って処理を実行するために、ＳＲＡＭ１５、DＲＡＭ１６、Ｉ／Ｏポート１７などに命令を発し、それらの命令はメイン・バス１２、インターフェイス・モジュール１３、および拡張バス１４を介して所定の処理モジュールに伝送される。インターフェイス・モジュール１３は、ＣＰＵ１１からの命令などの情報は、そのまま拡張バス１４へ引き渡し、所定の処理モジュールへ伝える。処理モジュール、例えば、DＲＡＭ１６の所定のアドレスに格納された情報をＣＰＵ１１へ送る場合、その情報はDＲＡＭ１６から拡張バス１４中のデータ・バスに送出され、インターフェイス・モジュール１３に伝えられる。インターフェイス・モジュール１３は、受信したデータを所定時間だけ記憶保持した後、メイン・バス１２に出力する。所定時間は、例えばクロック・サイクルに同期して計時することが容易である。出力されたデータは、メイン・バス１２からＣＰＵ１１によって取り込まれ、データ取り込みの一連の処理シーケンスを終了する。
【０００９】
図２は、インターフェイス・モジュール１３の詳細なブロック図である。メイン・バス１２および拡張バス１４は、それぞれインターフェイス・モジュール１３に接続されるが、図２に示されるように、制御バス２１、データ・バス２２、およびアドレス・バス２３から構成される。各バスは、信号の内容によって区分され、それぞれ各種制御信号、データ情報およびアドレス情報を伝送するための経路として使用される。インターフェイス・モジュール１３の内部構成を大きく分けると、制御バス２１、データ・バス２２、およびアドレス・バス２３に結合された回路ブロックから成る。すなわち、インターフェイス・モジュール１３は、制御バス２１に接続されるタイミング制御２４、データ・バス２２に接続されるラッチ２５とデータ・ドライバ２６、およびアドレス・バス２３に接続されるアドレス・ドライバ２７を有する。タイミング制御２４、ラッチ２５、データ・ドライバ２６、アドレス・ドライバ２７は当業者であれば容易に構成できる通常の入力回路部及び出力回路部を有し、制御、データ及びアドレス・バスにそれぞれに接続される。タイミング制御２４は、所定の制御信号がある条件を満たす場合、制御信号を信号線２８、および信号線２９を介してラッチ２５およびデータ・ドライバ２６にそれぞれ送出する。信号線２８を経由して送られるラッチ制御信号は、拡張バス１４側のデータ・バス２２上のデータ情報をラッチ２５内のメモリ部に格納記憶するタイミングを与える。さらに、信号線２９から供給されるデータ制御信号は、データ・バス２２上のデータ情報の伝送方向を切り替えるための信号で、ラッチ２５が記憶したデータ情報をメイン・バス１２側のデータ・バス２２に送出する期間データ・ドライバ２６の動作を停止させる。これにより、メイン・バス１２側のデータ・バス２２に送り出されたデータが拡張バス１４側のデータ・バス２２に回帰するのを防止する。
【００１０】
次にインターフェイス・モジュール１３の動作を図３および図４のタイミング・チャートを用いて説明する。まず、ＣＰＵ１１が拡張バス１４側に接続されたＤＲＡＭ１６に格納されたデータを取り込む処理シーケンスを説明する。図３は、ＣＰＵ１１がＤＲＡＭ１６に格納されたデータを読み取るシーケンスを示すが、メイン・バス１２上と拡張バス１４上との信号波形をそれぞれ示す。拡張バス上の信号波形は、ＣＰＵ１１から離れて位置するので信号線の抵抗および浮遊容量などにより若干の伝達遅延がみられるが、図３では理解を容易にするため、メイン・バス１２と拡張バス１４における信号波形の遅延を強調して示す。
【００１１】
ＣＰＵ１１は、その内部または外部において生成されたクロック（ＣＬＫ）信号を基準として処理ステップを進める。ＣＰＵ１１がＤＲＡＭ１６に格納されたデータを読み取る場合、まずアドレス（ＡＤＤ−Ｒ）信号がアドレス・バス２３に送出されるとともに、データ転送要求を示す制御信号の一種であるＴＲＥＱ信号が時刻ｔ１においてアサート（信号を論理的に「真」にすることを意味する。ここでは信号レベルが高から低になる。）される。さらにＣＰＵ１１が読み取りモードなのか書き込みモードなのかを示すリード／ライト信号（Ｒ／（反転）Ｗ信号）をアドレス信号が有効に出力されている期間アサートされる（信号レベルが高レベルに維持される。）。上記ＴＲＥＱ信号およびリード／ライト信号は、タイミング制御２４を経由して拡張バス１４側の制御バスに伝達される。同様にアドレス信号もアドレス・ドライバ２７を介して拡張バス１４側のアドレス・バス２３へ送り出される。メイン・バス１２と拡張バス１４とは若干の時間遅延を有しているので、例えば、時刻ｔ１でアサートされたＴＲＥＱ信号は、拡張バスでは、時刻ｔ２でアサートされる。
【００１２】
クロック信号およびアドレス信号も同様の時間遅延を経て拡張バス側に伝送され、ＤＲＡＭ１６に与えられる。ＤＲＡＭ１６は、クロック信号が時刻ｔ３で遷移する時のアドレス信号を取り込み、そのアドレスに格納されたデータ（ＤＡＴＡ−Ｒ）信号をデータ・バス２２に出力するとともにそのデータ信号が適正に送出されたことを示すアクノリッジ（ＡＣＫ）信号が時刻ｔ４でアサートされる（信号レベルが低になる。）。タイミング制御２４は、アクノリッジ信号を受信し、クロック信号が時刻ｔ５で低から高に遷移するタイミングでデータ・バス上のデータ信号を取り込み所定の記憶場所に格納する。データ信号が出力されている期間、アクノリッジ信号はアサートされる。時刻ｔ６でデータ信号の出力が終了すると同時にアクノリッジ信号も終了する。その終了は、アボート（ＡＢＯＲＴ）信号の生成を導き、少なくともＣＰＵ１１がリード・モードを完了するまでの所定期間、他の処理モジュールが動作を開始するのを禁止する役割を果たす。
【００１３】
タイミング制御２４は、所定期間、例えばクロック信号の１サイクル経過した時刻ｔ７において、格納したデータ信号をメイン・バス１２側のデータ・バス２２に送出する。なお、本実施例では、クロック信号の１サイクル期間データ信号を保持する構成を示すが、上記クロック信号より短いサイクルの基準信号も作成されるのが通常であるので上記クロック信号の１サイクルより短い期間だけ遅延させる構成にすることも可能である。データ信号の送出と同時に、タイミング制御２４はアクノリッジ信号を生成し、メイン・バス１２側に出力する。ＣＰＵ１１は、アクノリッジ信号がアサート（信号レベルが低）されていることを確認した後、クロック信号が低から高に遷移する時刻ｔ８においてデータ・バス２２上に伝送されるデータ信号を取り込む。この取り込みによりＣＰＵ１１は、一連のリード・モードを完了する。
【００１４】
上記説明したデータも読み取りモードにおいては、ＣＰＵ１１から出されるアドレス信号、制御信号等はインターフェイス・モジュール１３によって、一時的に記憶保管されることはなく、受信とともに直ちに拡張バス側へ転送されるが、拡張バス側からメイン・バス側へ伝送される信号は所定時間保持された後メイン・バス側へ出力される。
【００１５】
次に、ＣＰＵ１１がＤＲＡＭ１６にデータを書き込むライト・モードの処理ステップを図２および図４を参照して説明する。図４は、図３におけるのと同様に、メイン・バス１２および拡張バス１４における信号線上のそれぞれの信号波形を表わすタイミング・チャートである。
【００１６】
ＣＰＵ１１は、書き込むべきデータのアドレス（ＡＤＤ−Ｗ）信号をアドレス・バス２３に出力する。このアドレス信号は、インターフェイス・モジュール１３のアドレス・ドライバ２７を経由して拡張側のアドレス・バス２３に伝えられる。ＤＲＡＭ１６は、クロック信号が低から高に遷移する時刻ｔ１１に、このアドレス信号を取り込む。ＣＰＵ１１は、時刻ｔ１１の１サイクル後の時刻ｔ１２に書き込みデータ（ＤＡＴＡ−Ｗ）信号をデータ・バスに送出する。このデータ信号は、データ・ドライバ２６を介して拡張バス１４側のデータ・バスに伝送される。ＤＲＡＭ１６は、クロック信号が低から高に遷移する時刻ｔ１３に、データ・バス上のデータ信号を入力し、既に取り込んであるアドレス信号に対応する所定の番地にそのデータを書き込む。データの格納が行われると、ＤＲＡＭ１６は、ＣＰＵ１１に対しデータが適正に書き込まれたことを示すアクノリッジ信号を出力する。このアクノリッジ信号は、リード・モードで説明したように所定時間ラッチされた後メイン・バス１２側に送出され、ＣＰＵ１１にデータが正しく書き込まれたことを知らせる。さらにインターフェイス・モジュール１３は、アクノリッジ信号が出力された後データ信号がデータ・バスに存在する期間、他のモジュールが動作を開始しないようにアボート信号を生成する。このアクノリッジ信号がＣＰＵ１１に受信されることにより、ＣＰＵ１１の書き込みモードは終了する。
【００１７】
次に、本願発明が半導体チップ上でどのように配置されるかを図５に示す。図５は、半導体チップ３０の上部からみた平面図をあらわす。メイン・バスおよび拡張バスは、それらに結合される処理モジュールによってチップ上にいかようにも構成できるが、換言すれば、集積回路に持たせる機能に依存するが、図５では、２つの拡張バス３１，３２がインターフェイス・モジュール３３，３４を介してメイン・バス３５に結合される様子を示す。メイン・バス３５には、ＣＰＵ３６およびメモリ３７が接続される。拡張バス３１には、メモリ３８およびＩ／Ｏ３９が、拡張バス３２にはメモリ４０がそれぞれ接続される。図５では、メイン・バスに拡張バスが接続される場合を提示するが、拡張バスにさらにインターフェイス・モジュールを介して拡張バスを結合し、バスを延伸させることも当業者であれば容易に可能である。
【００１８】
【発明の効果】
上述したように、インターフェイス回路を信号線中に介在させ、信号の一方向のみに伝達遅延を与え、他方向については時間遅延を与えずそのまま伝送させる構成を採用したので、インターフェイス回路の回路構成が簡易になるとともにコストの低減を図ることができる。また、上記インターフェイス回路を用いて信号線を延伸させることができるので、より機能の高い電子装置を構成することができる。さらに、信号線の伝達特性とは関係なく、拡張した信号線にさまざま機能を有する回路を接続することができるので、電子装置の開発期間を短縮することができる。
【図面の簡単な説明】
【図１】本願発明の全体構成を説明するためのブロック図である。
【図２】本願発明にかかるインターフェイス・モジュールの一実施例をあらわす詳細なブロック図である。
【図３】中央処理装置がＤＲＡＭに格納されたデータを読み取るタイミング・シーケンスである。
【図４】中央処理装置がＤＲＡＭにデータを書き込むタイミング・シーケンスである。
【図５】半導体基板上のインターフェイス・モジュールおよび処理モジュールの配置を示す平面図である。
【符号の説明】
１０  集積回路
１１  中央処理装置（ＣＰＵ）
１２  メイン・バス
１３  インターフェイス・モジュール
１４  拡張バス
１５  ＳＲＡＭ
１６  ＤＲＡＭ
１７  Ｉ／Ｏポート
２１  制御バス
２２  データ・バス
２３  アドレス・バス
２４  タイミング制御
２５  ラッチ
２６  ドライバ
２７  ドライバ
２８  信号線
２９  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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