(57)【特許請求の範囲】
【請求項１】
ツインＭＯＮＯＳメモリセルアレイおよびＣＭＯＳ論理素子回路を集積して製造する方法であって、
メモリ領域および論理領域を有する基板を提供するステップと、
前記論理領域内の論理ゲートおよび前記メモリ領域内のメモリゲートを同時に画定するステップであって、前記論理ゲートは第１の導電層の下にあるゲート酸化膜を含み、前記メモリゲートは、キャップ状窒化膜の下の第１の導電層の下にあるゲート酸化膜を含み、
前記基板、論理ゲートおよびメモリゲートの上に酸化膜−窒化膜−酸化膜（ＯＮＯ）の層を形成するステップと、
前記ＯＮＯ層上に多結晶シリコン膜を堆積するステップと、
前記論理ゲートおよびメモリゲートの側壁上に多結晶シリコンスペーサを残すために前記多結晶シリコン膜をエッチバックするステップであって、前記多結晶シリコンスペーサは前記メモリ領域内にコントロールゲートを形成し、
前記論理ゲートおよび前記多結晶シリコンスペーサを注入マスクとして使用して、ソース／ドレイン領域を前記論理領域内に形成するステップと、
その後で前記論理領域内の多結晶シリコンスペーサを除去するステップと、
前記コントロールゲートを注入マスクとして使用して、前記メモリ領域内にソース／ドレイン領域を形成するステップと、
前記論理領域内のコントロールゲートおよび前記ソース／ドレイン領域をシリサイド化するステップと、
前記シリサイド化されたゲートおよびソース／ドレイン領域上に酸化膜を堆積するステップとを含む方法。
【請求項２】
前記論理領域内の論理ゲートおよび前記メモリ領域内のメモリゲートを同時に画定する前記ステップが、
前記ゲート酸化膜を前記基板上に形成するステップと、
前記ゲート酸化膜の上に前記第１の導電層を堆積するステップと、
論理領域内の第１の導電層上に第１の酸化膜を形成するステップと、
前記第１の導電層および第１の酸化膜の上に窒化膜を堆積するステップと、
メモリ領域内の前記窒化膜上に第２の酸化膜を形成するステップと、
前記第１および第２の酸化膜ならびに窒化膜をパターン化して、キャップ状の窒化膜および酸化膜を含むハードマスクを形成するステップと、
前記ハードマスクで覆われていない前記第１導電層および前記ゲート酸化膜をエッチングにより除去して、前記メモリ領域内の前記メモリゲートおよび前記論理領域内の前記論理ゲートを形成するステップとを含む請求項１に記載の方法。
【請求項３】
前記ゲート酸化膜の膜厚が約２〜１０ｎｍである請求項１に記載の方法。
【請求項４】
前記多結晶シリコンを含む第１導電層の厚みが約１００〜１５０ｎｍである請求項１に記載の方法。
【請求項５】
前記第１および第２の酸化膜の膜厚が約３０ｎｍである請求項２に記載の方法。
【請求項６】
前記窒化膜の膜厚が約１００〜２００ｎｍである請求項２に記載の方法。
【請求項７】
前記第１導電層および前記ゲート酸化膜をエッチングにより除去するステップが反応性イオンエッチングであり、窒化膜のエッチングレートと多結晶シリコンのエッチングレートとが同等であり、酸化膜のエッチングレートが多結晶シリコンのエッチングレートよりも低い請求項２に記載の方法。
【請求項８】
前記第１の導電層が、タングステン／窒化タングステン層の下に多結晶シリコン膜を含む請求項１に記載の方法。
【請求項９】
前記ＯＮＯ層を形成する前記ステップの前に、前記メモリゲートおよび前記論理ゲートの上に酸化シリコン膜を堆積するステップと、しきい値電圧を調節するために、前記基板へホウ素イオンを注入するステップと、軽くドープされたソース／ドレイン（ＬＤＤ）領域を、前記論理領域および前記メモリ領域内に形成するステップとを更に含む請求項１に記載の方法。
【請求項１０】
前記ＬＤＤ領域を形成するステップがさらに、前記論理領域内にＬＤＤ領域を形成するために前記基板内にイオンを注入するステップと、その後、除去可能な側壁スペーサを前記メモリゲートの上に形成するステップと、前記ＬＤＤ領域を前記メモリ領域の中に形成するために、前記除去可能な側壁スペーサをマスクとして使用して、前記メモリ領域の中にイオンを注入するステップと、その後で、前記除去可能な側壁スペーサを除去するステップとを含む請求項９に記載の方法。
【請求項１１】
前記除去可能な側壁スペーサが、多結晶シリコン、窒化シリコンおよびボロフォスフォシリケイトグラス（ＢＰＳＧ）を含むグループから選択される請求項１０に記載の方法。
【請求項１２】
前記第１の導電層が多結晶シリコンを含み、前記ＯＮＯ層を形成するステップが、装置内発生水蒸気酸化（In-Situ Steam Generation：ＩＳＳＧ）装置を使用して、前記基板、第１の導電層およびキャップ状窒化膜の上に第１の二酸化シリコン膜を成長させるステップと、前記第１の二酸化シリコン膜を８５０℃よりも高いＮＨ3雰囲気の中で処理した後に、前記第１の二酸化シリコン膜の上に窒化シリコン膜を堆積させるステップと、前記ＩＳＳＧ装置を使用して前記窒化シリコン膜の上に第２の二酸化シリコン膜を生成させるステップとを含む請求項１に記載の方法。
【請求項１３】
前記二酸化シリコン膜の膜厚が約３．０〜５．０ｎｍであり、前記窒化シリコン膜の膜厚が約３〜６ｎｍであり、前記第２の二酸化シリコン膜の膜厚が約３〜８ｎｍである請求項１２に記載の方法。
【請求項１４】
前記ＯＮＯ層の上に多結晶シリコン膜を堆積するステップの前に、ＤＳＷをエッチングマスクとして使用して前記基板上の前記ＯＮＯ層の酸化膜−窒化膜部分をエッチングによって除去するステップと、残っている前記ＯＮＯ層の第１の酸化膜部分の上に第３の酸化膜を形成し、それによって前記多結晶シリコンスペーサの少なくとも外側部分が、その下に窒化膜を有しないようにするステップとを更に含む請求項１に記載の方法。
【請求項１５】
前記多結晶シリコン膜にはリンまたは砒素がドープされ、ＣＶＤによって約６０〜１００ｎｍの膜厚に堆積される請求項１に記載の方法。
【請求項１６】
前記多結晶シリコンスペーサの上面が、前記メモリゲートの前記第１の導電層の上面の下になるまで、前記メモリ領域内の多結晶シリコンスペーサをエッチバックすることを更に含む請求項１に記載の方法。
【請求項１７】
前記論理ゲートおよび前記メモリ領域内のソース／ドレイン領域をシリサイド化するステップを更に含む請求項１に記載の方法。
【請求項１８】
前記酸化膜を前記キャップ状窒化膜の上面へ平坦化するステップと、前記第１の導電層を露出させるために、前記メモリ領域内で露出した前記キャップ状窒化膜を除去するステップと、前記酸化膜および露出した前記第１の導電層の上に第２の導電層を堆積するステップと、前記メモリ領域の中にワードゲートを形成するため前記第２の導電層をパターン化するステップとを更に含む請求項１に記載の方法。
【請求項１９】
前記酸化膜を平坦化するステップが化学的機械的ポリッシング（ＣＭＰ）を含み、前記ＣＭＰプロセスの間のディッシングを防止するために、ダミーの窒化膜パターンが前記論理領域内に形成される請求項１８に記載の方法。
【発明の詳細な説明】
【０００１】
本願は、２００１年２月２２日に出願された米国仮出願第６０／２７０４５５号、および２００１年３月２６日に出願された米国仮出願第６０／２７８６２３号に基づく優先権を主張する。これらの出願は、参照してここに組み込まれる。
【０００２】
【発明の属する技術分野】
本発明は、様々なアーキテクチャに適したＣＭＯＳ制御ロジックを集積した高密度ツインＭＯＮＯＳ（Metal/polysilicon Oxide Nitride Oxide Silicon）メモリ素子の製造方法に関する。
【０００３】
【従来の技術】
ツインＭＯＮＯＳ構造は、２００１年７月３日に小椋正気（Seiki Ogura）へ付与された米国特許第６，２５５，１６６号で紹介されており、２０００年６月１６日に出願された小椋（Ogura）等による同時係属米国特許出願第０９／５９５，０５９号（Ｈａｌｏ−９９−００２）で、変形例が教示されている。Ｌｉｎ等による米国特許６，１６６，４１０およびアオザサ（Aozasa）等による同第６，０５４，７３４号は、デュアルゲートを有するＭＯＮＯＳセル、およびアレイ並びにロジック集積プロセスを開示している。リン（Lin）等による米国特許第５，８５１，８８１号および小椋（Ogura）等による同６，１７７，３１８号は、ＭＯＮＯＳメモリ素子を開示している。
【０００４】
【課題を解決するための手段】
本発明において、ＣＭＯＳ論理トランジスタを様々なアレイ構成の中へ集積する高密度ツインＭＯＮＯＳメモリ素子の製造方法が呈示される。本発明は、次の製造方法から構成される。
【０００５】
（ｉ）メモリゲートおよび論理ゲートを同時に画定すること。それによってプロセス統合計画を、より容易で信頼性のある製造へ改善する。
【０００６】
（ｉｉ）ビット線がワードゲート線およびコントロールゲートと交差するツインＭＯＮＯＳアレイ。本発明は、ビット線およびコントロールゲートがワード線に垂直な同時係属特許出願０９／５９５０５９（Ｈａｌｏ９９−００２）と比較すると、寄生シート抵抗を低くして高速を可能にし、同時に低い製造コストを維持することに焦点を置いている。ツインＭＯＮＯＳセルは、共用選択（ワード）ゲートの双方の側壁の上で２つのコントロールゲートの下にある２つの窒化膜メモリセル要素の中にメモリを蓄積する。この方法は、フラットチャネルを有する素子および／又はコントロールゲートの下にステップチャネルを有する素子に応用可能である。
【０００７】
（ｉｉｉ）（ｉｉ）における隣接セル内の共用ビット線が、浅いトレンチ分離（shallow trench isolation：ＳＴＩ）によって分離され、金属線によるビットへの個別のコンタクトを特徴とするツインＭＯＮＯＳアレイアーキテクチャ。製造方法は、（ｉｉ）の方法を利用することができる。これは（ｉｉ）の派生形態である。
【０００８】
（ｉｖ）ビット線の１つの側がワードおよびコントロールゲート線に平行で、ビット線の他の側がワードおよびコントロールゲート線に垂直なツインＭＯＮＯＳアーキテクチャ。ワードおよびコントロールゲートへ垂直なビット線のコンタクトプロセスは、シリサイド化されたビット拡散線又はタングステンプラグ線を利用する。これは、コントロールゲートに垂直なビット線という新しい概念を（ｉｉ）で部分的に使用する他の形態である。
【０００９】
本発明の２つの実施形態が開示される。
【００１０】
（１）第１の実施形態の独特な特徴は、シリサイド化されたビット線、メモリゲート上のキャップ状窒化膜、およびＳＴＩを有しないフィールド注入分離である。ワード線は、ビット線およびコントロールゲートと交差する。
【００１１】
（１−１）メモリゲートイメージおよび論理（周辺）ゲートは、微細マスクによって画定される。ここで特徴サイズは、使用されるリソグラフィ装置によって提供される最小のサイズである。
【００１２】
（１−２）キャップ状窒化膜を有するメモリゲートおよびキャップ状窒化膜を有しない論理ゲートは、反応性イオンエッチングによって同時に形成される。この１回のエッチングを達成するためには、
＋  マスクプロセスに先立つゲートスタック構造は、上部から下部へ、
メモリ領域では、酸化膜／窒化膜／多結晶シリコン／ゲート酸化膜、および
論理領域では、窒化膜／酸化膜／多結晶シリコン／ゲート酸化膜である。
【００１３】
＋  レジスト像を転写するＲＩＥは、多結晶シリコンの表面で停止する。レジストは除去され、ハードマスク（酸化膜）は多結晶シリコンＲＩＥのために使用される。
【００１４】
＋  多結晶シリコンＲＩＥプロセスにおける各々の層のエッチング速度要件は、多結晶シリコン〜窒化膜＞＞酸化膜である。これは、バルクエッチングに対してはＣＦ4／Ｏ2の雰囲気で達成可能であり、終点エッチングに対してはＨＢｒ／Ｏ2／Ｃｌ2の雰囲気で達成可能である。
【００１５】
（１−３）メモリ領域と論理領域との境界は、多結晶シリコンスペーサを論理側に残さないように、メモリ側のキャップ状窒化膜の上に置かれる。
【００１６】
（１−４）メモリ領域で超短チャネル不純物プロフィールを達成するため、ＤＳＷ（disposable sidewall：除去可能な側壁）プロセスが実行される。オプションとして、ＤＳＷをエッチングマスクとして使用することによって、ハーフカットのＯＮＯ合成層がコントロールゲートの下に形成される。メモリ領域内のＤＳＷ形成に使用された論理領域内の下部酸化膜は保存され、側壁多結晶シリコンを除去するためのエッチング停止層として使用される。
【００１７】
（１−５）ＯＮＯ合成層の形成には、ＩＳＳＧ（In-Situ Steam Generation：装置内発生水蒸気酸化）が使用される。ＩＳＳＧを使用する下部酸化膜の成長は、通常の熱酸化膜成長と比較して、はるかに小さなバーズビークをワードゲートの下に生成する。これは、読み出し電流を顕著に改善する。ＩＳＳＧは、シリコン上だけでなく窒化膜の上にも酸化膜を成長させる。窒化膜上の成長速度は、９５０〜１０００℃で単結晶シリコン上での０．６倍である。従って、キャップ状窒化膜の上に成長した酸化膜は、それをＯＮＯ合成層の窒化膜から分離する。これは、より良好な絶縁をワードゲートとコントロールゲートとの間に提供し、またワード線間のショートの心配を少なくする。ＯＮＯ合成層の窒化膜は、８５０℃でのＮＨ3処理の後でＣＶＤによって堆積される。更に、窒化膜を酸化することによって上部酸化膜を成長させるため、ＩＳＳＧが使用される。窒化膜の酸化によって形成された酸化膜は、堆積されたＣＶＤ酸化膜と比較して品質が良好であるから、メモリ保持時間が改善され、またプログラム／消去特性が改善される。
【００１８】
（１−６）メモリコントロールゲートを形成するための多結晶シリコンの垂直反応性エッチングは、長いＲＩＥによってＯＮＯ絶縁膜を突破し基板シリコンへ達してしまうという問題を抱える。メモリ製造の完了時に、コントロールゲートとワードゲートとの間の絶縁性は、コントロールゲートの高さに依存する。コントロールゲートの上部が窒化膜と多結晶シリコンとの境界よりも高いとき、絶縁体の厚さは、キャップ状窒化膜を除去する間に薄くなる。従って、上部のコントロールゲート多結晶シリコンは、隣接したワードゲート窒化膜境界よりも低くなければならない。メモリビット線およびソース／ドレイン領域は、エッチングが最初の半分の間に基板まで突破することがないようにするためにレジストエッチバックプロセスによって保護される。論理ソース／ドレイン領域は、メモリコントロールゲート形成の間に形成される多結晶シリコンスペーサを使用することによって画定される。論理領域内の多結晶シリコンスペーサは、ソース／ドレインへのイオン注入後にＣＤＥによって除去される。
【００１９】
（１−７）ＯＮＯ合成層内のＲＩＥ損傷を回復し、論理領域内で残りのＯＮＯ窒化膜を酸化膜へ転化するため、ＩＳＳＧ酸化が次に続く。
【００２０】
（１−８）ＯＮＯ合成層のイオン注入損傷を防止するため、メモリソース／ドレイン注入の前に約２００オングストロームの酸化膜が堆積される。
【００２１】
（１−９）メモリビット線、メモリコントロールゲート、論理ゲート、および論理拡散が、抵抗を低くするためシリサイド化される。メモリコントロールゲートとメモリビット線との間の分離ギャップを十分に保つため、約３０〜４０ｎｍのＢＰＳＧが、整合的に堆積される。メモリコントロールゲートの露出領域を拡張するため、ＢＡＲＣ（bottom anti-reflective coating：下部反射防止膜）／レジストエッチバックを使用して、コントロールゲート上のＢＰＳＧがウエットエッチングによって除去される。シリサイド領域は、後続の酸化膜スペーサエッチングによって画定される。
【００２２】
（１−１０）約５０００オングストロームの厚い酸化膜が、シリサイド化された構造の上に堆積される。約１５００〜２０００オングストロームの窒化膜が堆積され、ダミーのパターンは、ＣＭＰのエッチングストップとして論理領域に残される。
【００２３】
（２）第２の実施形態は、次の様相で第１の実施形態と異なる。即ち、ポリサイドゲート、例えば、タングステン／窒化タングステン／多結晶シリコンのスタック又は多結晶シリコンゲート、キャップ状窒化膜、ＳＴＩ分離、ローカル配線（長いコンタクト）プロセス、および自己整合コンタクト並びに金属ビット線。ビット線は、ワード線およびコントロールゲートと交差する。ＳＴＩによって分離された隣接ビットが長いコンタクトによって交互に接続されるか、隣接ビットが長方形でＳＴＩマスク上で接続される。
【００２４】
（２−１）コーナーの丸めから開放されるように、ＳＴＩ像は長方形の代わりに線の形状でプリントされる。マスク上の長方形ＳＴＩのコーナーは、図６Ａで示されるように、リソグラフィプロセスを介して丸くされる。それは、図６Ａ−２で示されるように、オーバレイミスアライメントに関連した新たな漏れ電流を生成するかも知れない。本発明において、ＳＴＩおよび能動領域は、コーナーの丸めおよびオーバレイミスアライメントに起因する漏れ電流効果を避けるため、ラインアンドスペースとしてプリントされる。隣接した４つのメモリビットは、共通拡散領域および正方形コンタクトをとる代わりに長方形コンタクトによって相互に接続される。平行に走る活性化領域線は、ローカル配線（長いコンタクト）プロセスで島の形状に等しくなるように接続される。
【００２５】
（２−２）メモリおよび論理（周辺）ゲートは、１つの微細マスクによって画定される。
【００２６】
（２−３）ゲート構造は、次の通りである。
【００２７】
キャップ状窒化膜−Ｗ／ＷＮ−多結晶シリコン−ゲート酸化膜
Ｗ／ＷＮ側壁上の酸化シリコンは、電圧破壊を生じる可能性があるので、側壁を窒化シリコンでラップして、酸化シリコンの形成を防止しなければならない。レジスト像は、通常のリソグラフィプロセスを使用してゲートスタック上にプリントされ、キャップ状窒化膜およびＷ／ＷＮへ転写され、多結晶シリコンの表面で停止する。その次に、Ｏ2アッシングを使用するフォトレジストの除去が続く。Ｗ／ＷＮをラップするため約１００オングストロームの窒化膜が堆積され、次に多結晶シリコンの垂直反応性イオンエッチングが続く。メモリおよび論理ゲートは、通常のＣＭＯＳプロセスによってプリントおよびエッチングされる。
【００２８】
（２−４）メモリ領域と論理領域との境界は、多結晶シリコンスペーサを論理側に残さないように、メモリ側のキャップ状窒化膜の上に置かれる。
【００２９】
（２−５）メモリ領域内の超短チャネルのために不純物プロフィールを達成するため、また窒化膜のエッジを、Ｎ＋領域からコントロールゲートの下のＮ−領域へオフセットして、より良好な電荷保持特性および書き換え可能数を獲得するため、ＤＳＷプロセスが実行される。書き換え可能数要件が免除されるためＤＳＷによる窒化膜のカットが必要でなければ、ＤＳＷプロセスはオプションである。
【００３０】
（２−６）ＯＮＯ合成層を形成するために、ＩＳＳＧ（装置内発生水蒸気酸化）が使用される。ＩＳＳＧによる下部酸化膜の成長は、従来の熱酸化膜成長と比較して、はるかに小さなバーズビークをワードゲートの下に生成する。これは、酸化の間に多結晶シリコンのバーズビークが最小化されることに起因して、読み出し電流を顕著に改善する。ＩＳＳＧは、シリコン上だけでなく窒化膜の上にも酸化膜を成長させる。窒化膜上の成長速度は、単結晶シリコン上での０．６倍である。ＯＮＯ合成層の窒化膜は、８５０℃でのＮＨ3処理の後でＣＶＤによって堆積される。更に、窒化膜を酸化して上部酸化膜を成長させるためにＩＳＳＧが使用される。ＩＳＳＧ酸化膜は、ＣＶＤ酸化膜よりも品質が高いので、窒化膜からのコントロールゲートの漏れは、堆積膜と比較して低減し、メモリ保持時間が改善される。
【００３１】
（２−７）メモリコントロールゲートを形成する多結晶シリコンの垂直反応性イオンエッチングは、高さをワードゲートの半分まで低くするため延長される。エッチングの最初の半分の間にエッチングがＯＮＯを突破して基板へ達するのを防止するため、メモリビット線およびソース／ドレイン領域はレジストエッチバックプロセスによって保護される。論理ソース／ドレイン領域は、多結晶シリコンスペーサを使用することによって画定される。論理領域内の多結晶シリコンスペーサは、ソース／ドレインイオン注入の後でＣＤＥによって除去される。
【００３２】
（２−８）メモリ領域内のコントロールゲート多結晶シリコンの下にあるＯＮＯ合成層の露出されたエッジにおけるＲＩＥ損傷を回復するため、また論理領域内で残りのＯＮＯ窒化膜を酸化膜へ完全に転化するため、ＩＳＳＧ酸化が続く。
【００３３】
（２−９）ＯＮＯ合成層のイオン注入損傷を防止するため、メモリソース／ドレイン注入に先立って約２００オングストロームの酸化膜が堆積される。
【００３４】
（２−１０）ＢＡＲＣおよびフォトレジストが基板の上に適用される。メモリ領域上のフォトレジストが開かれ、通常のリソグラフィプロセスを使用して論理領域がマスクされ、次にＯ2ＲＩＥを使用するＢＡＲＣ／フォトレジストエッチバック、およびコントロールゲートシリコン並びにワードゲートシリコンを露出させる酸化膜スペーサエッチングが続く。拡散領域上の酸化膜は、拡散領域シリコンを露出させないように、残りのＢＡＲＣによって保護される。論理ゲートおよび論理拡散領域上の酸化膜を除去した後、露出された全てのシリコンの上でシリサイド化が起こる。
【００３５】
（２−１１）コントロールゲートの幅とスペーサ酸化膜の厚さとの差よりも厚い窒化膜を堆積することによって、自己整合コンタクト（self-aligned contact：ＳＡＣ）が可能になる。ＳＡＣは、セルのサイズを縮小することができ、時には半分にする。
【００３６】
（２−１２）（２−１）で言及される共通コンタクトを有する２つの活性領域を接続するため、ローカル配線（長いコンタクト）プロセスが、酸化膜の堆積および酸化膜のＣＭＰに続く。ＳＡＣを使用して、２つの活性領域へのバーコンタクトが形成される。長いコンタクトを使用して、窒化チタンおよびタングステンがバーコンタクトの中に充填され、次にタングステンのＣＭＰが続く。
【００３７】
（２−１３）酸化膜の堆積に続いて、ローカル配線（長いコンタクト）と最初の金属配線とを接続するコンタクト孔が開かれる。コンタクトは、窒化チタンおよびタングステンでプラグされる。次に、ＣＭＰが過剰の窒化チタンおよびタングステンを除去する。その次に、通常の金属配線プロセスが続く。
【００３８】
（３）第３の実施形態は、次の点で第２の実施形態と異なる。即ち、長いコンタクトの不在、および隣接のセルによって共用される金属ビット線の不在。ＳＴＩによって分離される隣接セルは、第２の実施形態のようにはブリッジされない。デュアル金属ビット線は、各々のセルごとにワード線と交差し、各々の金属線は１つおきの拡散ビットとコンタクトする。
【００３９】
（４）第４の実施形態は、次の様相で第２の実施形態と異なる。即ち、ワード線に平行して、交互に連続しＳＴＩによって分離された拡散。第２の実施形態での長いコンタクトの代わりに、長方形のＳＴＩマスク又は長いタングステン埋め込み配線を使用して、連続した拡散線が形成される。埋め込まれたタングステンを有する連続拡散線は、ソース線として使用され、ワード線およびコントロールゲートと平行している。金属ビット線は、ワード線と交差してＳＴＩ分離拡散領域上の拡散ビットとコンタクトする。
【００４０】
【発明の実施の形態】
本発明の第１の実施形態のプロセスは、図１Ａ〜図１Ｒおよび図５Ａ〜図５Ｌに示される。第１の実施形態では、図５Ｆおよび図５Ｇで示されるように、ビット線ＢＬはコントロールゲートＣＧと平行に走り、ワード線はコントロールゲートおよびビット線と垂直に走る。ＳＴＩ（浅いトレンチ分離）は、メモリセルの分離には使用されず、ＣＭＯＳ論理回路および周辺回路で使用される。メモリセルは、図５Ｃおよび図５Ｄで示されるように、ワード線の形成後にフィールドイオン注入１０６によって分離される。
【００４１】
図１Ａ〜図１Ｃは、第１の実施形態に従って完成したＭＯＮＯＳ素子を示す。フィールド注入は、メモリ領域内でメモリセル分離（図示されていない）を提供する。シリサイド化（１５２）された論理ゲート／１４１および隣接のシリサイド化（１５３）されたソース／ドレイン領域１０５は、論理領域内に形成される。メモリ領域では、メモリゲート１４０および隣接のシリサイド化されたソース／ドレイン領域１０３が形成される。コントロールゲート１４２は、酸化膜−窒化膜−酸化膜（ＯＮＯ）の層１２２／１３１／１２３によってメモリゲートから分離されて、メモリゲート１４０の側壁の上に形成される。図１Ｒの直交図に示されるシリサイド化（１５４）されたワード線１４４は、メモリゲートとコンタクトする。
【００４２】
ここで、ＭＯＮＯＳ素子の製造方法の第１実施形態を説明する。図１Ａに示されるように、メモリワードゲート上のキャップ状窒化膜１３０は、ワード線を画定するために必要であるが、論理／周辺区域内の論理ゲート１４１上のキャップ状窒化膜は、ゲートをシリサイド化してシート抵抗を低減させるために除去されなければならない。論理領域内のＳＴＩ、Ｐウエル、およびＮウエルは、通常のＣＭＯＳ処理におけるように最初に半導体基板１００の中に形成されるが、図面には示されない。
【００４３】
１００〜２００ｎｍの窒化膜１３０を有するツインＭＯＮＯＳメモリのワードゲート１４０、およびキャップ状窒化膜を有しない周辺および／又は論理制御回路の多結晶シリコンゲート１４１が、同時に画定される。メモリゲート酸化シリコンおよび低電圧論理ゲート酸化シリコンが、図１Ｄの符号１２０で示されるように約２〜１０ｎｍの厚さに形成される。高電圧論理素子のゲート酸化シリコンの厚さは、印加される電圧の要件に依存して調節される。次に、図１Ｄの多結晶シリコン１４０が、化学気相成長法（ＣＶＤ）によって、約１５０〜２５０ｎｍの厚さに堆積される。図１Ｄの酸化シリコン膜１２６は、ＣＶＤによって約３０ｎｍの厚さに堆積される。これは、後に多結晶シリコンをエッチングする際に、ｎ−／ｐ−ＭＯＳへのエッチングストッパとして使用される。メモリセルアレイ上の酸化膜は、図１Ｄに示されるように、リソグラフィマスクおよびドライエッチングを使用して除去される。図１Ｄの窒化シリコン膜１３０は、ＣＶＤによって約１００〜２００ｎｍの厚さに堆積される。これは、後の化学的機械的ポリッシング（ＣＭＰ）においてエッチストップ層として使用される。図１Ｄの酸化シリコン膜１２７は、ＣＶＤによって約３０ｎｍの厚さに堆積され、メモリ領域上ではマスクして論理領域上ではエッチングによって除去される。酸化シリコン膜１２７は、多結晶シリコンゲートを画定する間、ハードマスクとして使用されるであろう。結果として、図１Ｄに示されるように、酸化膜−窒化膜−多結晶シリコン−ゲート酸化膜がメモリ領域にスタックされ、窒化膜−酸化膜−多結晶シリコン−ゲート酸化膜が論理領域にスタックされる。
【００４４】
図１Ｅのフォトレジスト像１９０は、スタックの上で通常のフォトリソグラフィを使用してパターン化され、多結晶シリコンの表面で停止する反応性イオンエッチング（ＲＩＥ）によって誘電体層の中へ転写される。その後、酸素アッシングによりフォトレジストが除去される。メモリおよび論理ゲートは、多結晶シリコンの上で図１Ｆの誘電体層パターン１２６および１２７をエッチマスクとして使用する多結晶シリコンのＲＩＥによって形成される。ここで、窒化シリコンのエッチング速度は多結晶シリコンのエッチング速度に近く、酸化シリコンのエッチング速度は、多結晶シリコンのエッチング速度よりも非常に遅い。窒化シリコン１３０は、論理領域の中で多結晶シリコン１４０のエッチングの間に除去され、そのエッチングは上部酸化膜１２６、１２７およびゲート酸化膜１２０で停止する。典型的なエッチング雰囲気は、バルクエッチングに対してはＣＦ4／Ｏ2であり、終点に対してはエッチング速度の要件を達成するためにＨＢｒ／Ｏ2／Ｃｌ2系である。この段階で得られた構造は、図１Ｆに示される。残りの酸化膜１２０は、緩やかにエッチングして除去される。
【００４５】
図１Ｇの約１０〜２０ｎｍの酸化シリコン膜１２８は、図１Ｈのホウ素イオン注入１０１をオフセットしてコントロールゲートの下のしきい値電圧（Ｖｔ）を調節するため、ＣＶＤによって堆積される。この段階で、通常のＣＭＯＳプロセスと同じようにフォトレジストマスクを使用して、論理領域内のＬＤＤ（lightly doped drain：軽くドープされたドレイン）イオン注入を実行し、論理ＬＤＤ構造１０４を形成する。除去可能な側壁（ＤＳＷ）スペーサは、超短チャネル幅を制御良く画定するために形成される。図１Ｇに示されるように、多結晶シリコン、窒化シリコン、又はボロフォスフォシリケイトグラス（boro-phospho silicate glass、ＢＰＳＧ）を含む約３０〜５０ｎｍの薄い層１８０が整合的に堆積され、ＤＳＷ層が異方的にエッチングされて、メモリワードゲートの双方の側に除去可能な側壁スペーサが形成される。
【００４６】
論理領域は、後続のＬＤＤイオン注入を遮蔽するため、フォトレジスト１９１でカバーされる。ここで、図１Ｈで示されるように、メモリとロジックとの間のフォトレジスト境界は、多結晶シリコン上のメモリ領域のエッジに取られる。図１ＧのＬＤＤ領域１０２には、ヒ素のようなｎ型ドーパントが注入される。典型的なＡｓ注入条件は、１０〜２０ｋｅＶのエネルギーおよび約５Ｅ１３〜１Ｅ１４原子／ｃｍ2のドーズ量である。ＤＳＷは、Ｏ2アッシングで論理領域上のフォトレジストマスクを除去した後で、ＣＤＥ又はウエットエッチングによって除去される。論理領域をフォトレジストでマスクして、ｐ型のドーパントが注入され、残りの酸化シリコンの厚さがワードゲート側壁の上にオフセットされる。ＢＦ2が、３０ｋｅＶのエネルギーおよび約１．２〜２．５Ｅ１３原子／ｃｍ2のドーズ量で注入され、図１Ｈのコントロールゲートチャネル領域１０１が形成される。メモリ領域内の酸化膜１２８は、ウエット又はドライエッチングによって緩やかに除去され、論理領域上のフォトレジストは除去される。
【００４７】
最近開発されたＩＳＳＧ（装置内発生水蒸気酸化）装置は、シリコン上だけでなく窒化シリコン上にも二酸化シリコンを成長させる。単結晶シリコン上の酸化膜成長速度が１であるとき、窒化シリコン上の酸化膜成長速度は０．６である。酸化膜降伏電圧によって測定されたＩＳＳＧ酸化膜の品質は、ＣＶＤ酸化膜よりも良好である。酸化膜−窒化膜−酸化膜（ＯＮＯ）１２３−１３１−１２２の合成層は、ＩＳＳＧ酸化を使用して形成される。図１Ｊの下部酸化膜１２２は、ＩＳＳＧを使用して約３．０〜５．０ｎｍの厚さに成膜される。ＩＳＳＧは、通常の熱酸化膜成長と比較して、メモリワードゲートのエッジの下でバーズビークを小さくする。キャップ状窒化膜１３０の側壁上で成長する酸化膜は、ＯＮＯ合成層の窒化膜からキャップ状窒化膜を分離する。８５０℃を超えるＮＨ3雰囲気で下部酸化膜を前処理すると、ＣＶＤによって均一の窒化膜が堆積される。ＣＶＤによって堆積された図１Ｊの窒化シリコン膜１３１は、約６〜９ｎｍの厚さを有する。合成層の残りの窒化膜の厚さは、ＩＳＳＧ酸化の後で約３〜６ｎｍへ縮小される。例えば、４．５ｎｍのＩＳＳＧ酸化の後では、７．０ｎｍの窒化膜は４．５ｎｍへ縮小される。７５Åの窒化膜は、ＩＳＳＧ酸化の後では４５Åの窒化膜／４５Åの上部酸化膜へ転化する。
【００４８】
図１Ｋのメモリコントロールゲート１４２は、メモリワードゲートの側壁スペーサとして形成される。コントロールゲートの高さは、ワードゲート多結晶シリコンよりも低く設計される。キャップ状窒化膜は後で除去され、多結晶シリコンがその場所に置かれることになる。窒化膜上の酸化膜の成長は、多結晶シリコン上よりも非常に遅いので、窒化膜のサイドキャップ上の誘電体層の厚さは、コントロールゲートとワードゲートとの間に必要な電圧に耐えるには十分でない。充填されるワードゲートとコントロールゲートとの間の降伏電圧の低下を避けるため、コントロールゲートの多結晶シリコンエッチングは、コントロールゲートの肩が窒化膜界面よりも、充分に低くなるまで延長されるが、過剰に延長されたオーバエッチングは、拡散領域にまで突き抜けてしまう。多結晶シリコンスペーサエッチングの間に、拡散領域に突き抜けないようにすることが必要である。
【００４９】
図１Ｋのインシトゥリン・ドープ多結晶シリコン１４２は、ＣＶＤによって約６０〜１００ｎｍの厚さに堆積される。メモリ領域は、通常のフォトリソグラフィを使用してフォトレジストでカバーされる。メモリ領域のトポロジは、論理領域のトポロジよりも大きいから、フォトレジストの適切な中途エッチングは、メモリ領域上のワードゲート間のトレンチに幾らかのフォトレジストを残す。これは、図１Ｌの層１９２で示されるように、拡散領域を保護する。垂直反応性イオンエッチングは、垂直方向に堆積厚の２倍だけ多結晶シリコンを除去する。ＯＮＯ合成層の表面が現れ、上部酸化膜は、ＯＮＯの窒化膜で停止する酸化ＲＩＥによって緩やかに除去される。次に、通常のＣＭＯＳプロセスを使用して、図１Ｌにおけるｎ−ＭＯＳおよびｐ−ＭＯＳのソース／ドレイン領域１０５が、ｎ型およびｐ型イオン注入によって個別に画定される。論理ソース／ドレインイオン注入のスペーサとして使用された図１Ｌの多結晶シリコン側壁１４３は、異方性ドライエッチング、例えば化学ダウンフローエッチング（ＣＤＥ）又はウエット化学エッチングによって論理領域から除去される。その際、メモリ領域はフォトレジストでマスクされる。多結晶シリコン側壁の下のＯＮＯ合成層は、多結晶シリコンの除去の後も残される。上部酸化膜は、軽いウエット化学エッチング又は緩やかなドライエッチングによって除去される。図１Ｍの窒化膜１３２は、後でＩＳＳＧによって酸化されるであろう。メモリ領域をマスクするフォトレジストは、Ｏ2アッシングによって除去される。
【００５０】
ここで、メモリのコントロールゲートおよびソース／ドレインが画定される。論理領域およびコントロールゲートのコンタクト領域は、通常のフォトリソグラフィプロセスを使用してパターン化されたフォトレジストでマスクされる。多結晶シリコンの垂直反応性イオンエッチングは、図１Ｍで示されるように、コントロールゲート１４２の高さがワードゲートの多結晶シリコンよりも低くなるまで継続する。続いて、ＯＮＯ合成層が、酸化膜の垂直反応性イオンエッチングによって除去される。論理領域およびコントロールゲートのコンタクト領域を覆うフォトレジストをＯ2アッシングで除去した後に、ＲＩＥで損傷したＯＮＯを回復し、表面上に残っている窒化膜１３２を酸化膜へ完全に転化するために、ＩＳＳＧによる６ｎｍの回復酸化が実行される。ゲートエッジ酸化膜上のイオン注入損傷を防止するため、図１Ｎに示したように、約２０ｎｍの酸化膜１２４が別途に堆積される。論理領域をフォトレジストでマスクして、ｎ型メモリドーパントイオン、例えばヒ素が、図１Ｎのソース／ドレイン領域１０３へ注入される。フォトレジストは、Ｏ2アッシングによって除去される。
【００５１】
各々のシリコン表面を露出するため、メモリのソース／ドレインイオン注入マスクとして使用されたレジストを除去する酸素垂直イオンエッチングが続く。メモリ拡散（ソース／ドレイン）領域１０３およびコントロールゲートは、図１Ｎの約２０ｎｍの酸化膜側壁１２４によって分離され、コントロールゲートは約２０ｎｍの酸化膜によって保護される。もし更に厚い分離１２４が必要であれば、ＢＰＳＧおよびＢＡＲＣエッチバックを使用するオプションが挿入される。ＢＰＳＧは、ＣＶＤによって２０〜４０ｎｍの厚さに堆積される。続いて、メモリ拡散および論理領域内のＢＰＳＧを保護するため、ＢＡＲＣおよびフォトレジストがＢＰＳＧ上にコーティングされる。メモリ領域内のフォトレジストが現像され、メモリコントロールゲートの表面が現れるまで酸素ＲＩＥでＢＡＲＣをエッチバックする。露光されたＢＰＳＧはウエットエッチングによって除去され、フォトレジストおよびＢＡＲＣを除去するための酸素ＲＩＥが続く。コントロールゲート上のＢＰＳＧは除去され、コントロールゲート側壁上のＢＰＳＧは保存される。酸化膜ＲＩＥはコントロールゲート上の分離膜を２０ｎｍだけ維持し、コントロールゲートと拡散との間の分離ギャップはＢＰＳＧの厚さだけ増加する。
【００５２】
続いて、シリサイド金属、例えばコバルト、チタンなどが、スパッタリングによって堆積され、その次に６５０〜７５０℃のシリサイド形成アニールが続く。形成アニールは、金属とシリコンとが反応して金属−シリコン合金へ転化することを促進する。シリコンにコンタクトしていない金属は、下層の材料と反応しない。反応しなかった金属は、適切な化学製品、例えばＨ2Ｏ2／硫酸を使用して除去される。シリサイドは形成アニールの直後では十分に安定でなく、従ってシリサイドを安定化するため、変換アニールと呼ばれる他のアニールが実行される。従って、図１Ｎのメモリ拡散領域１５０、コントロールゲート１５１、論理ゲート１５２、および論理拡散領域１５３が、今や全てシリサイド化されている。
【００５３】
図１Ｐの厚い酸化膜１２５がＣＶＤによって約５００ｎｍの厚さに堆積され、ＣＭＰ（化学的機械的ポリッシング）によってキャップ状窒化膜１３０のところまで平坦化される。ＣＭＰは論理ゲート表面まで達する心配がある。論理領域のパターン密度は、メモリ領域よりも非常に小さいので、論理ゲート上の酸化膜の厚さはメモリよりも薄い。ロジックのゲートの高さはメモリよりも１５０ｎｍ低いので、論理領域はＣＭＰの際にディッシングおよびゲート腐食を受けやすい。分離された領域内のゲートを保護するため、論理領域内の窒化膜ダミーパターンプロセスがＣＭＰの前に挿入される。約１００〜１５０ｎｍの厚さの窒化膜が堆積される。図１Ｐの窒化膜パターン１３３は、論理領域内の論理ソース／ドレインを覆うようにｖ形酸化膜上にウエッジ状に形成される。これらの窒化膜の島は、論理領域上のＣＭＰディッシングを防止する。酸化膜領域内でＣＭＰの後に残るウエッジは、メモリのキャップ状窒化膜が除去されるときに除去される。
【００５４】
メモリワード線プロセスがＣＭＰ平坦化に続く。図１Ｑのメモリキャップ状窒化膜１３０および窒化膜ウエッジ１３３を、ウエットエッチング、例えば熱い燐酸で除去した後、多結晶シリコンが１５０〜２５０ｎｍの厚さに堆積される。ワードゲートパターンは、通常のリソグラフィプロセスを使用して多結晶シリコン上にプリントされ、レジスト像が図１Ｒの多結晶シリコン１４４へ転写される。ここで、直角方向に沿ったワード多結晶シリコンは、図５Ｂおよび図５Ｃで示されるように、エッチングによって除去される。
【００５５】
多結晶シリコンのエッチングは、ゲート酸化膜１２０に達する。次に、軽い酸化（５〜１０ｎｍ）が適用され、続いて図５Ｃおよび図５Ｄに示されるように、ホウ素（ＢＦ2、２０ｋｅＶ〜３０ｋｅＶ、２Ｅ１２〜１Ｅ１３原子／ｃｍ2）がフィールド領域１０６に注入される。
【００５６】
ワードゲート間のギャップを充填するため、ＣＶＤ酸化膜（５００ｎｍ）が堆積される。５００ｎｍのＲＩＥエッチングはワードゲート多結晶シリコンを露出させ、図５Ｈおよび図５Ｊで示されるように、ワードギャップは酸化膜で充填されたままに残される。
【００５７】
次に、ワード線が、図１Ｒの１５４のように、通常のＣＭＯＳシリサイドプロセスによってシリサイド化される。オプションとして、ベースのワードゲート多結晶シリコン１４０の上部にある多結晶シリコン１４４は、Ｗ／多結晶シリコン〜ＷＳｉ／多結晶シリコンで置換することができる。次に、図５Ｋおよび図５Ｌで示されるように、厚い酸化膜１６０がＣＶＤによって堆積され、ワード多結晶シリコン１４４間のギャップが充填され、またワードゲート多結晶シリコン１４４の上部に堆積される。
【００５８】
この後に、通常の接続／金属配線プロセスが続く。
【００５９】
第１の好ましい実施形態のプロセスの代替として、図３に示されるように、蓄積窒化膜１３１が、コントロール多結晶シリコンゲートではなく除去可能側壁スペーサ１８０のところでカットされる。プロセスの相違は、酸化膜１２０が図１Ｆでエッチングされた後に始まる。ＩＳＳＧ装置を使用して、２．０ｎｍ〜６．０ｎｍのＯＮＯ下部酸化膜が熱的に成膜される。酸化膜１２２が、例えば４．０ｎｍへ成長する間に、ＩＳＳＧ酸化を９５０℃に調節することによって、ポリゲート１４０の側壁酸化膜１２１が約５．５ｎｍへ成膜される。これは、下部酸化膜１２２よりも少し厚い。次に、７．５ｎｍの均一窒化膜１３１がＣＶＤによって堆積される。下部酸化膜１２２の直前、又は酸化膜１２２の直後、又は窒化膜を７．５ｎｍ堆積した後、コントロールゲートメモリチャネル１０１のために１．２Ｅ１３〜２．５Ｅ１３原子／ｃｍ2のホウ素注入を挿入することができる。チャネル１０１上の誘電体層の厚さが増加するにつれて、注入エネルギーが５ｋｅＶから１５ｋｅＶへ増加される。多くの窒化膜又は熱酸化膜を除去することなくエッチングによって選択的に除去できる除去可能側壁材料、例えばプラズマオキシ窒化膜、リンをドープされた多結晶シリコン、又はＢＰＳＧが、２５ｎｍ〜６０ｎｍの範囲で整合的に堆積される。ここでは、例として５０ｎｍが選択される。ＤＳＷ層は、前の実施形態（図１Ｇ）と同様に、異方的にエッチングされる。しかし、ここでは（図３Ｃ）下方の酸化膜１２２をアタックしないＨＢＲ／Ｏ2／Ｃｌ2のようなエッチングガスを使用して、ＤＳＷ層１８０の下の窒化膜１３１が除去される。この時点における断面構造が図３Ｃに示される。このＤＳＷスペーサ１８０を注入マスクとして使用し、Ｎ−ＬＤＤ１０２のためのＡｓ種が１Ｅ１３〜１Ｅ１４原子／ｃｍ2のドーズ量範囲で垂直に注入される。ここで、チャネル１０１におけるホウ素の表面濃度は、プロセス終了時に１Ｅ１８〜２Ｅ１８原子／ｃｍ３の間に設計され、同時にＮ−ＬＤＤの表面濃度は、５Ｅ１８〜１Ｅ１９原子／ｃｍ３の間である。これらのプロフィールが選択されるのは、プログラムの間にチャネルホットエレクトロンを効率的に生成するが、消去の間にホット正孔生成（又は、バンド間又はゲート誘導漏れと呼ばれる）を最小にするためである。ＤＳＷ層１８０は選択的に除去され、酸化膜１２２の大部分は、洗浄プロセスの後で消滅する（窒化膜のエッチング中に、高い選択性によって酸化膜を残すことが望ましい）。次に、図３Ｄに示されるように、窒化膜１３１の上に４〜６ｎｍの酸化膜１２３を形成し、Ｎ−ＬＤＤ１０２の上に９〜１０ｎｍの酸化膜１２９を形成するため、ＩＳＳＧによって約９５０℃で２分間の熱酸化が実行される。
【００６０】
図３Ｅのメモリコントロールゲート多結晶シリコン１４２が堆積され、次のプロセスステップが、前の実施形態に続く。プロセス終了時の素子構造は、図３Ａおよび図３Ｂに示される。Ｎ＋拡散接合から蓄積窒化膜領域をオフセットすることが、この選択的プロセスの目的である。バンド間トンネルに起因するＧＩＤＬ電流のソースは、約１Ｅ１９原子／ｃｍ3の濃度を必要とするから、濃度が約１Ｅ１９になるＮ−ＬＤＤおよびＮ＋接合のエッジで正孔生成が起こる。もしこの生成ポイントが窒化膜でカバーされ、電子がプログラミングの間に窒化膜の中にトラップされると、バンド間トンネルに起因する正孔生成電流は、トラップされた電子によって生成された負電界によって劇的に向上する（殆ど２桁）。この挙動は、通常の多結晶シリコンゲートＭＯＳＦＥＴで負ゲート電圧の増加を伴うＧＩＤＬ電流の増加で観測される挙動と同じである。ＣＨＥトラップによって正孔電流の過剰な増加を避けることは、大きな消去ブロックサイズを達成するために非常に重要である。なぜなら、チャージポンプからの電流供給能力が制限されているからである。図３Ａおよび図３Ｂに示されるこのオプションは、Ｎ−ＬＤＤおよびＮ＋接合のエッジで窒化膜を除去し、それによってプログラミングの間に窒化膜内の電子のトラップを防止する。
【００６１】
図２Ａ〜図２Ｃに示される本発明の第２の実施形態は、図２Ｄ〜図２Ｒおよび図６Ａ〜図６Ｃを参照して説明される。拡散領域をビット線として使用する第１の実施形態のアプローチは、拡散抵抗およびその大きなＲＣ遅延に起因するＩＲ降下を伴う心配がある。ＩＲ降下は、高パフォーマンス動作では最小にしなければならない。拡散抵抗およびその大きなＲＣ遅延に起因するＩＲ降下を最小にするため、長い拡散線を避けて、通常のＳＴＩによって分離される各々のビット拡散領域に金属線をコンタクトさせることが、この第２の実施形態で発明される。第２の実施形態において、ワード線はコントロールゲートと平行に走り、ビット線はワード線および制御ゲート線と交差する。各々のメモリセルは、図６Ｂ−１の平面図に示されるように、ＳＴＩ２１０によって分離される。メモリコントロールゲート２４２はシリサイド化され、メモリワードゲート２４０および論理ゲートはスタックされた金属ゲート、例えばタングステン／窒化タングステン／多結晶シリコンであり、ビット線は金属線によって接続される。更に、この発明で拡散領域への自己整合コンタクトが提供される。
【００６２】
図６Ａに示されるようなメモリ領域内の分離ＳＴＩの島は、図６Ｂに示されるように、ＳＴＩ領域を横切る２つの隣接拡散を接続する長いコンタクトを用いたプロセスを利用することによって避けられる。マスク上の長方形ＳＴＩ２１０の角は、図６Ａ−１および図６Ａ−２に示されるように、リソグラフィプロセスを介して丸くされる。それは、図６Ａ−２の漏れ通路２１２によって示されるようなオーバレイミスアライメントに関連した新たな漏れ電流を生成するかも知れない。この発明において、ＳＴＩおよび能動領域は、角の丸めおよびオーバレイミスアライメントに起因する漏れ効果を避けるため、ラインアンドスペースとしてプリントされる。隣接した４つのメモリビットは、共通の拡散領域および正方形コンタクトの代わりに長方形コンタクトによって相互に接続される。
【００６３】
図２Ａ〜図２Ｃは、第２の実施形態のＭＯＮＯＳ素子を示す。図６Ａ〜図６Ｃに示される浅いトレンチ分離は、メモリセル分離および論理素子分離を提供する。論理ゲート２４１および隣接のシリサイド化されたソース／ドレイン領域２０５は、論理領域の中に形成される。メモリ領域内のメモリゲート２４０および隣接したソース／ドレイン領域２０３が形成される。コントロールゲート２４２は、酸化膜２２２−窒化膜２３１−酸化膜２２３のＯＮＯ層によってメモリゲートから分離され、メモリゲート２４０の側壁上に形成される。酸化膜２２７面を通るローカル配線２６１は、メモリ領域内のソース／ドレイン領域２０３とコンタクトする。
【００６４】
ＰウエルおよびＮウエルは、普通に行われるようにＣＭＯＳ処理で形成され、図示されていない。図２Ａ〜図２Ｃに示されるように、ツインＭＯＮＯＳメモリのワードゲート２４０、および多結晶シリコン上のタングステン／窒化タングステンの合成層から構成される周辺および／又は論理制御回路における論理ゲート２４１は、同時に画定される。上部Ｗ／ＷＮ層の側壁上の誘電体層は良好な品質でなければならないので、Ｗ／ＷＮのこの部分は、後で説明するように窒化膜でラップされなければならない。
【００６５】
メモリゲート酸化シリコンおよび低電圧論理ゲート酸化シリコンは、図２Ｄの２２０で示されるように、約２〜１０ｎｍの厚さに形成される。高電圧論理素子のゲート酸化シリコン膜の厚さは、印加電圧の要件に依存して調節される。次に、図２Ｄの多結晶シリコン２４０が、化学気相成長法（ＣＶＤ）によって約１５０〜２５０ｎｍの範囲で堆積され、続いてＷ／ＷＮ２６０がＣＶＤによって堆積され、更に続いて窒化シリコン２３０がＣＶＤによって堆積される。通常のリソグラフィプロセスによってプリントされたフォトレジスト像が、多結晶シリコンの表面で停止するＲＩＥによってキャップ状窒化膜２３０およびＷ／ＷＮ２６０へ転写される。図２Ｅで示されるように、Ｗ／ＷＮ２６０の側壁をラップして酸化の間にＷを保護するため、窒化膜２３１が１０〜５０ｎｍの厚さに堆積される。次に、図２Ｆで示されるように、垂直反応性イオンエッチングが、薄い窒化膜および多結晶シリコンを除去して、ゲート酸化膜２２０で停止する。残りの酸化膜は、例えばウエットエッチングによって緩やかに除去される。
【００６６】
図２Ｇの約１０〜２０ｎｍの酸化シリコン２２６は、図２Ｈのホウ素イオン注入２０１のオフセットとなるようにＣＶＤによって堆積され、コントロールゲートの下のＶｔを調節する。図２Ｇの論理ＬＤＤ構造２０４は、ＤＳＷの材料を堆積する前に別個のレジストマスクおよびイオン注入を適用することによって形成される。制御可能な超短チャネル長をコントロールゲートの下に得るため、除去可能側壁（ＤＳＷ）スペーサプロセスが使用される。それは、高エレクトロン注入効率によって高速プログラミングを行うためである。図２Ｇの約３０〜５０ｎｍの薄いＤＳＷ層２８０、例えば多結晶シリコン、窒化シリコン、又はＢＰＳＧが堆積され、次にメモリワードゲートの双方の側に除去可能側壁スペーサを形成する異方性エッチングが続く。
【００６７】
後続のイオン注入から論理領域を遮蔽するため、論理領域は図２Ｈのフォトレジスト２９１でカバーされる。エッチングはメモリ領域で進行する。ここで、図２Ｈに示されるように、メモリとロジックとの間のフォトレジスト境界は、多結晶シリコン上のメモリ領域の端部に取られる。境界への微細なマスクアライメントは必要でない。次に、ｎ型ドーパント、例えばヒ素が、例えば加速エネルギー１０〜２０ｋｅＶ、約５Ｅ１３〜１Ｅ１４原子／ｃｍ2で、ＤＳＷによってマスクされたコントロールゲート下にある図２ＧのＬＤＤ領域２０２へ注入される。Ｏ2アッシングを使用して、論理領域上のフォトレジストマスクを除去した後、ＤＳＷはＣＤＥ又はウエットエッチングによって除去される。論理領域をフォトレジストで再びマスクし、ワードゲート側壁上で残りの酸化シリコンの厚さをオフセットして、ｐ型ドーパントが注入される。コントロールゲートの下のＶｔ調節のためには、注入種ＢＦ２、３０ｋｅＶのエネルギー、および約１．２〜３．５Ｅ１３原子／ｃｍ2のドーズ量が、図２Ｈのコントロールゲートチャネル領域２０１を形成する。
【００６８】
メモリ領域内の酸化膜２２６は、ウエット又はドライエッチングによって緩やかに除去され、論理領域上のフォトレジストは除去される。
【００６９】
最近開発されたＩＳＳＧ（装置内発生水蒸気酸化）装置は、シリコン上だけでなく窒化シリコンの上にも二酸化シリコンを成膜する。成長速度は、単結晶シリコンについて約１であり、窒化シリコンについて０．６である。ＩＳＳＧ酸化膜の品質として、その降伏電圧はＣＶＤ酸化膜の降伏電圧よりも良好である。酸化膜２２３−窒化膜２３１−酸化膜２２２のＯＮＯ合成層がＩＳＳＧ酸化で形成される。図２Ｊの下部酸化膜２２２は、ＩＳＳＧによって約３．０〜５．０ｎｍの厚さに成膜される。ＩＳＳＧは、ドープされる種又は濃度がどのようなものであれ、通常の熱酸化成長と比較して、メモリワードゲートのエッジの下でバーズビークを小さくする。ＩＳＳＧは、キャップ状窒化膜上に酸化膜を成膜する。ＩＳＳＧによって窒化膜上に成膜された酸化膜は、キャップ状窒化膜とＯＮＯ合成層の窒化膜とを分離する。８５０℃を超えるＮＨ3雰囲気での前処理は、均一な厚さの合成層窒化膜を提供する。図２Ｊの窒化シリコン膜２３１は、化学気相成長法によって約６〜９ｎｍの厚さに堆積される。ＩＳＳＧによって酸化された酸化膜は、約３〜５ｎｍだけ窒化膜を酸化する。合成層の残りの窒化膜の厚さは、ＩＳＳＧ酸化の後、約３〜６ｎｍへ縮小される。
【００７０】
図２Ｋのメモリコントロールゲート２４２は、メモリワードゲートの側壁スペーサとして形成される。この第２の実施形態のコントロールゲートは、第１の実施形態よりも容易である。コントロールゲートのエッチングは深く進行する必要はない。なぜなら、キャップ状窒化膜およびラップ窒化膜は、決して除去されないからである。
【００７１】
図２Ｋにおいて、装置内反応でリンをドープされる多結晶シリコン２４２は、ＣＶＤによって約６０〜１００ｎｍの厚さに堆積される。ＯＮＯ表面が現れるまで垂直反応性イオンエッチングが多結晶シリコンを除去し、約１０〜３０ｎｍのオーバエッチングが付け加えられて、ＯＮＯ上部酸化膜および窒化膜が除去され、下部酸化膜で停止して、図２Ｌに示されるように、論理ソース／ドレイン領域上の酸化膜が残される。次に、通常のＣＭＯＳプロセスを使用して、図２Ｌにおけるｎ−ＭＯＳおよびｐ−ＭＯＳのソース／ドレイン領域２０５が、ｎ型およびｐ型イオンの注入によって個別に画定される。さらに、論理ソース／ドレインイオン注入を形成するため、図２Ｌの多結晶シリコン側壁２４３が使用される。
【００７２】
論理領域内の多結晶シリコン側壁は、異方性ドライエッチング、例えば、化学ダウンフローエッチング（ＣＤＥ）又はウエット化学エッチングによって除去される。その場合、メモリ領域はフォトレジストによってマスクされる。多結晶シリコン側壁の下の合成ＯＮＯ層は、多結晶シリコンが除去された後に残る。メモリ領域をマスクしているフォトレジストは、Ｏ2アッシングによって除去される。メモリおよび論理ソース／ドレイン領域２０３および２０５は、軽いウエット化学エッチング又は緩やかなドライエッチングによって除去される。論理領域内で多結晶シリコン側壁の下にあるＯＮＯ窒化膜２３２、および窒化膜の下にある酸化膜２２６は、図２Ｍに示されるように依然として残る。
【００７３】
ＩＳＳＧを使用する約６ｎｍの回復酸化が実行される。それは、ＲＩＥによって損傷したＯＮＯを回復し、表面上に残っている窒化膜２３２を酸化膜へ完全に転化するためである。図２Ｎの他の約２０ｎｍの酸化膜２２４は、注入損傷を防止するために堆積される。論理領域をフォトレジストでマスクして、ｎ型メモリドーパントイオン、例えばヒ素が、図２Ｍのメモリソース／ドレイン領域２０３に注入される。フォトレジストはＯ2アッシングによって除去される。
【００７４】
抵抗を低くするため、シリコンと金属、例えばチタン、コバルトなどとを合金にするシリサイド化が、メモリコントロールゲートおよび論理拡散領域のために必要である。金属（Ｗ／ＷＮ）を有するメモリワードゲートおよび論理ゲートは、シリサイド化を必要としない。メモリビット線は金属ワイヤを使用するので、ビット線のシリサイド化は必要でない。ビット線のシリサイド化を避けるため、ＢＡＲＣ２９２およびフォトレジスト２９３が、図２Ｎで示されるようにコーティングされ、露光され、現像される。ＢＡＲＣは、コントロールゲートが露出するまで除去される。Ｏ2アッシングを使用してレジストおよびＢＡＲＣを除去した後、メモリコントロールゲートおよび論理拡散は、図２Ｎに示されるようにシリサイド化のために露出される。
【００７５】
続いて、シリサイド化金属、例えばチタン、コバルトなどが、スパッタリングによって堆積され、シリサイド形成アニールが続く。形成アニールは、金属がシリコンと反応して、金属−シリコン合金へ転化するのを促進する。反応しなかった金属は、適切な化学製品、例えばＨ2Ｏ2／硫酸を使用して除去される。シリサイドは、形成アニールの直後では十分に安定せず、従って、シリサイドを安定化するため、変換アニールと呼ばれる他のアニールが、より高い温度で実行される。コントロールゲート２５１および論理拡散２５３は、図２Ｐに示されるように、今や全てシリサイド化されている。
【００７６】
拡散領域２０３へのコンタクトを作る通常のアプローチでは、２つの隣接したワードゲート２４０間の拡散領域は、ゲートマスクとコンタクトマスクとの間のミスアライメントを考慮して十分に広く開放される。自己整合コンタクトのためには、図２Ｑで示されるようにコントロールゲートの厚さよりも厚い窒化膜２３２が堆積される。厚い酸化膜２２５がＣＶＤによって約５００ｎｍの厚さに堆積され、ＣＭＰ（化学的機械的ポリッシング）によって平坦化される。図６Ｂ−１の平面図および図６Ｂ−２の断面図で示されるように、隣接した活性化領域を接続するため長いコンタクト２６１が使用される。次に、酸化膜がＣＶＤによって堆積される。自己整合コンタクトはチップサイズを劇的に縮小する。
【００７７】
図２Ｒで示されるように、広いコンタクト孔２６１が酸化膜２２７を通して開かれた後、窒化膜２３２は、Ｗスタドを充填する前にエッチングされる。コントロールゲートショルダ上の窒化膜２３２は、垂直コンタクトエッチングによって薄くされてよい。それは、コントロールゲートとビットコンタクトＷスタドとの間にショートを生じるかも知れない。ショートの可能性を避けるため、次のアプローチが提案され、図２Ｑに示される。窒化膜２３２を堆積した後、エッチングストップとなり、窒化膜をアタックしないで軽いＨＦウエットエッチングによって容易に除去されるＢＰＳＧのような材料が、ギャップを充填するために約４００ｎｍの厚さに堆積される。次に、ＢＰＳＧがエッチバック又はＣＭＰによって平坦化され、コントロールゲート多結晶シリコン２４２の上部ショルダへ後退させられる。
【００７８】
約１０〜３０ｎｍの薄い窒化膜が堆積され、垂直窒化膜エッチングが実行され、薄い窒化膜スペーサが形成される。窒化膜のこの堆積およびエッチングは、ショルダが余分な窒化膜スペーサ２３３および２３４で完全にカバーされるまで反復される。この後、通常の金属配線プロセスが続くことになる。従って、ショルダのショートの心配は、この独特の自己整合コンタクトプロセスによって避けられる。
【００７９】
図４は、第１の実施形態の代替と同じように、第２の実施形態の代替を示す。図４では、消去電流を低減して信頼性を改善するため、蓄積窒化膜がＤＳＷによってカットされる。例えば、４．０ｎｍの下部酸化膜について、図２Ｆの後で、図４Ｃに示される酸化膜２２２が成長する間、ＩＳＳＧ酸化を９５０℃に調節することによって、ポリゲート２４０の側壁酸化膜２２１が約５．５ｎｍへ成膜される。この層は下部酸化膜２２２よりも少し厚い。次に、図４Ｄに示される７．５ｎｍの均一窒化膜２３１がＣＶＤによって堆積される。下部酸化２２２の直前、又は酸化２２２の直後、又は窒化膜７．５ｎｍの堆積の後、コントロールゲートメモリチャネル２０１のために１．２Ｅ１３〜２．５Ｅ１３原子／ｃｍ2のホウ素注入を挿入することができる。チャネル２０１上の誘導体の厚さが増加するにつれて、注入エネルギーを５ｋｅＶから１５ｋｅＶへ増加させる。多くの窒化膜又は熱酸化膜を除去することなく選択的にエッチングされる除去可能側壁材料、例えば、プラズマオキシ窒化膜、リンでドープされた多結晶シリコン、又はＢＰＳＧが、２５ｎｍ〜６０ｎｍへ整合的に堆積される。ここでは、例として５０ｎｍが選択される。ＤＳＷ層は、前の実施形態（図２Ｇ）と同じように異方的にエッチングされる。しかし今回は（図４Ｃ）、ＤＳＷ層２８０の下の窒化膜２３１は、下方の酸化膜２２２をアタックしないエッチングガス、例えばＨＢｒ／Ｏ2／Ｃｌ2を使用して除去される。この時点における断面構造は図４Ｃに示される。このＤＳＷスペーサ２８０を注入マスクとして使用して、Ｎ−ＬＤＤ２０２のためのＡｓ種が、１Ｅ１３〜１Ｅ１４原子／ｃｍ2のドーズ量範囲で垂直に注入される。ここで、チャネル２０１におけるホウ素の表面濃度は、プロセス終了時に１Ｅ１８〜２Ｅ１８原子／ｃｍ3であるように設計され、同時にＮ−ＬＤＤの表面濃度は５Ｅ１８〜１Ｅ１９原子／ｃｍ3である。これらのプロフィールは、プログラムの間にチャネルホットエレクトロンを効率的に生成するが、消去の間にホット正孔生成（又は、ボンド間又はゲート誘導漏れと呼ばれる）を最小にするために選択される。一度、ＤＳＷ層１８０が選択的に除去されると、酸化膜２２２の大部分は洗浄プロセスの後で消滅する（窒化膜エッチングの間に高い選択性によって酸化膜を残すのが好ましい）。次に、ＩＳＳＧによって約９５０℃で２分間の熱酸化が実行される。図４Ｄで示されるように、窒化膜２３１の上にある４〜６ｎｍの酸化膜２２３、およびＮ−ＬＤＤ２０２の上にある９〜１０ｎｍの酸化膜２２９が成膜する。
【００８０】
図４Ｅのメモリコントロールゲート多結晶シリコン２４２が堆積され、次のプロセスステップが、前述した第２の実施形態に続く。プロセス終了時における素子構造は、図４Ａおよび図４Ｂに示される。Ｎ＋拡散接合から蓄積窒化領域をオフセットすることが、この選択的プロセスの目的である。バンド間トンネルに起因するＧＩＤＬ電流のソースは、約１Ｅ１９原子／ｃｍ3の濃度を必要とするから、正孔生成は、濃度が約１Ｅ１９になるＮ−ＬＤＤおよびＮ＋接合のエッジで起こる。もしこの生成ポイントが窒化膜でカバーされ、電子がプログラミングの間に窒化膜の中にトラップされると、バンド間トンネルに起因する正孔生成電流は、トラップされた電子によって生成された負電界によって劇的に向上する（殆ど２桁）。この挙動は、通常の多結晶シリコンゲートＭＯＳＦＥＴにおいて、負ゲート電圧増加を伴うＧＩＤＬ電流増加で観測される挙動と同じである。ＣＨＥトラップによって正孔電流の過剰な増加を避けることは、大きな消去ブロックサイズを達成するために非常に重要である。なぜなら、チャージポンプからの電流供給能力は制限されているからである。これは、説明したばかりの選択的代替プロセスによって達成される。
【００８１】
本発明のプロセスは、ツインＭＯＮＯＳメモリセルアレイおよびＣＭＯＳ論理回路を集積して製造する方法を提供する。メモリゲートおよび論理ゲートは同時に画定され、それによって集積プロセス形態を、より容易で信頼性のある製造へ改善する。更に、寄生シート抵抗が低くなって、高速を可能にし、同時に低い製造コストを維持する。これは、ビット拡散の上にある金属コンタクトによって達成される。ここで金属ビット線は、図６Ｃに示されるように、相互に平行なワードゲートおよびコントロールゲートに垂直である。
【００８２】
従って、第２の実施形態（ビット拡散の上にある金属コンタクト）によるアプローチのメモリセル配列（セルアーキテクチャ）は、第１の実施形態（コンタクトなしの拡散ビット線）によるアプローチとは異なる。等価の回路図は、ビット拡散アプローチについては図５Ｆに示され（図５Ｅの平面図に対応する）、金属コンタクトのアプローチについては、図６Ｃ−２に示される（図６Ｃ−１の平面図に対応する）。
【００８３】
図７Ｂ〜図７Ｆに示される本発明の第３の実施形態は、ツインＭＯＮＯＳアレイ構造に関する。この実施形態は、第２の実施形態の派生と考えられる。ビット線はワード線およびコントロールゲートと交差するが、隣接する行によってビット線が共用されない点で、第２の実施形態と異なる。金属を使った行に沿ったデュアルビット線の一方は、もう一方のデュアルビット線の行から独立して、ワードゲートの双方の側の拡散領域の電圧を制御する。第２の実施形態で説明された製造方法は、第３の実施形態を達成するために正確にコピーされることができる。従って、ここでは説明されない。
【００８４】
図７Ｂに示されるように、ＳＴＩによって分離された隣接する行のセルは、第２の実施形態と異なり、ビット線を共用しないので個々のセルは独立して動作される。ＳＴＩマスクは、ワードゲートの双方の側の拡散領域に動作電圧を個別に印加できるように工夫される。図７Ｂに示されるＳＴＩマスクは、図７Ａに示される第２の実施形態の長方形ＳＴＩマスクから１つおきの活性領域の線を除去することによって生成される。図７Ｂに示されるように、活性領域の線の各々の側で拡散領域を交互に拡張することによって、拡散コンタクトが置かれる。
【００８５】
ワード線は、図７Ｃおよび図７Ｄに示されるように、活性領域の線およびＳＴＩ（浅いトレンチ分離）を交差するように配列される。ゲートプロセスの後で出現するワードゲート間のメモリ拡散は、図７Ｄに示されるように、ビット線方向に沿ってワードゲート方向に交互に拡張される。ワードゲートの各々の側で異なったビットに個別に動作電圧を印加するため、図７Ｅに示されるように、行の１つの側における拡散の拡張部は、デュアル金属ビット線の１つとコンタクトし、他の側における拡散の拡張部は、デュアル金属ビット線の他のものとコンタクトする。理解を助けるため、図７Ｅの平面図構造の電気的等価回路が、図７Ｆに示される。
【００８６】
図８Ａ〜図８Ｆに示される本発明の第４の実施形態も、ツインＭＯＮＯＳアレイアーキテクチャに関する。このアーキテクチャは、米国特許６，２５５，１６６に基づいて第２の実施形態と第１の実施形態との概念を結合する。ワード線の１つの側の拡散は、ＳＴＩによって個別のビットへ分割され、他の側の拡散は、ＮＯＲ動作を可能にする１つの線として連続し、高密度アプリケーションの容易性を維持している。
【００８７】
長コンタクトプロセス（図８Ａ−１）を、図８Ａ−２に示されるタングステンプラグ線プロセスへ変換することによって、第２の実施形態で説明された製造方法を第４の実施形態へ応用することができる。図８Ａ−１に示されるコンタクト酸化膜ＣＭＰまでのプロセスフローは、タングステンプラグ線プロセスおよび長コンタクトプロセスに共通である。図８Ａ−３に示される第４の実施形態の構造は、図８Ａ−２の長コンタクトマスクを、図８Ａ−３のタングステンプラグ線マスクで置換することによって提供される。図８Ａ−３では、タングステンスタドおよびビット線コンタクトが結合されている。第２の実施形態で説明された製造方法は、窒化チタン／タングステンの堆積、タングステンのＣＭＰ、酸化膜の堆積、ビットコンタクトの開口、および通常の金属配線プロセスの順序で続き、図８Ｄに示される金属ビット線が形成される。ワード線の１つの側における各々の拡散セグメントは、ＳＴＩ（浅いトレンチ分離）によって分離され、金属ビット線とコンタクトする。ワード線の他の側におけるセグメントは、タングステンプラグ線を介して相互に接続され、ソース線として働く。図８Ｅの電気回路図は、図８Ｄと等価であり、ランダムな読み出し／書き込み動作を可能にする。この実施形態はデュアル金属線を必要としないため、第３の実施形態よりも、高密度アプリケーションに好ましい。更に、この回路は、第２の実施形態でＳＴＩマスクを修正することによって達成可能である。長方形ＳＴＩは、図８Ｂ−１および図８Ｂ−２で示されるように、双方の実施形態でビット線方向に沿った線の上に周期的に置かれる。ＳＴＩ行および半ピッチオフセット行は、図８Ｂ−１に示される第２の実施形態ではワード線方向に沿って交互に現れるが、図８Ｂ−２に示される第４の実施形態ではワード線方向に沿って整列する。図８Ｂ−２に示されるように、連続した拡散がワード線の１つの側に現れ、拡散ビットは他の側でＳＴＩによって分離される。このレイアウトは、図８Ｅの電気回路と等価である。第２の実施形態で説明したコーナーの丸めおよびオーバレイに関するプロセスウィンドウのために、図８Ｂと比較して、図８Ａが好ましい。
【００８８】
図８Ｃは、ゲートプロセス後の第４の実施形態の平面図を示し、図８Ｄは、最初の金属プロセスの後の同様な図である。図８Ｅは、理解を助けるための、図８Ｄに対応する等価電気回路図である。
【００８９】
本発明は、好ましい実施形態を参照して具体的に図示および説明されたが、、本発明の趣旨および範囲から逸脱することなく、形式および詳細において様々な変更が行われてよいことを理解するであろう。
【図面の簡単な説明】
【図１Ａ】 本発明の第１の実施形態によって製造された完成ツインＭＯＮＯＳ素子の概略断面図である。
【図１Ｂ】 本発明の第１の実施形態によって製造された完成ツインＭＯＮＯＳ素子の概略断面図である。
【図１Ｃ】 本発明の第１の実施形態によって製造された完成ツインＭＯＮＯＳ素子の概略断面図である。
【図１Ｄ】 本発明の第１の実施形態の概略断面図である。
【図１Ｅ】 本発明の第１の実施形態の概略断面図である。
【図１Ｆ】 本発明の第１の実施形態の概略断面図である。
【図１Ｇ】 本発明の第１の実施形態の概略断面図である。
【図１Ｈ】 本発明の第１の実施形態の概略断面図である。
【図１Ｊ】 本発明の第１の実施形態の概略断面図である。
【図１Ｋ】 本発明の第１の実施形態の概略断面図である。
【図１Ｌ】 本発明の第１の実施形態の概略断面図である。
【図１Ｍ】 本発明の第１の実施形態の概略断面図である。
【図１Ｎ】 本発明の第１の実施形態の概略断面図である。
【図１Ｐ】 本発明の第１の実施形態の概略断面図である。
【図１Ｑ】 本発明の第１の実施形態の概略断面図である。
【図１Ｒ】 本発明の第１の実施形態の概略断面図である。
【図２Ａ】 本発明の第２の実施形態によって製造された完成ツインＭＯＮＯＳ素子の概略断面図である。
【図２Ｂ】 本発明の第２の実施形態によって製造された完成ツインＭＯＮＯＳ素子の概略断面図である。
【図２Ｃ】 本発明の第２の実施形態によって製造された完成ツインＭＯＮＯＳ素子の概略断面図である。
【図２Ｄ】 本発明の第２の実施形態の概略断面図である。
【図２Ｅ】 本発明の第２の実施形態の概略断面図である。
【図２Ｆ】 本発明の第２の実施形態の概略断面図である。
【図２Ｇ】 本発明の第２の実施形態の概略断面図である。
【図２Ｈ】 本発明の第２の実施形態の概略断面図である。
【図２Ｊ】 本発明の第２の実施形態の概略断面図である。
【図２Ｋ】 本発明の第２の実施形態の概略断面図である。
【図２Ｌ】 本発明の第２の実施形態の概略断面図である。
【図２Ｍ】 本発明の第２の実施形態の概略断面図である。
【図２Ｎ】 本発明の第２の実施形態の概略断面図である。
【図２Ｐ】 本発明の第２の実施形態の概略断面図である。
【図２Ｑ】 本発明の第２の実施形態の概略断面図である。
【図２Ｒ】 本発明の第２の実施形態の概略断面図である。
【図３Ａ】 本発明の第１の好ましい実施形態の代替として、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオフセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素子の概略断面図である。
【図３Ｂ】 本発明の第１の好ましい実施形態の代替として、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオフセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素子の概略断面図である。
【図３Ｃ】 本発明の第１の好ましい実施形態の代替として、ＤＳＷカットＯＮＯを有する実施形態の概略断面図である。
【図３Ｄ】 本発明の第１の好ましい実施形態の代替として、ＤＳＷカットＯＮＯを有する実施形態の概略断面図である。
【図３Ｅ】 本発明の第１の好ましい実施形態の代替として、ＤＳＷカットＯＮＯを有する実施形態の概略断面図である。
【図４Ａ】 本発明の第２の好ましい実施形態の代替として、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオフセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素子の概略断面図である。
【図４Ｂ】 本発明の第２の好ましい実施形態の代替として、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオフセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素子の概略断面図である。
【図４Ｃ】 本発明の第２の好ましい実施形態の代替を示す概略断面図である。
【図４Ｄ】 本発明の第２の好ましい実施形態の代替を示す概略断面図である。
【図４Ｅ】 本発明の第２の好ましい実施形態の代替を示す概略断面図である。
【図５Ａ】 第１の実施形態の拡散ビットツインＭＯＮＯＳの概略平面図である。
【図５Ｂ】 図５Ａの平面図で示された第１の実施形態の拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｃ】 図５Ａの平面図で示された第１の実施形態の拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｄ】 図５Ａの平面図で示された第１の実施形態の拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｅ】 図５Ａの平面図で示された第１の実施形態の拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｆ】 第１の実施形態の拡散ビットツインＭＯＮＯＳの概略平面図である。
【図５Ｇ】 第１の実施形態の拡散ビットツインＭＯＮＯＳの回路図である。
【図５Ｈ】 図５Ｆの第１の実施形態の拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｊ】 図５Ｆの第１の実施形態の拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｋ】 図５Ｆの第１の実施形態の拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｌ】 図５Ｆの第１の実施形態の拡散ビットツインＭＯＮＯＳの概略断面図である。
【図６Ａ−１】 長方形ＳＴＩを有する第２の実施形態の金属ビットツインＭＯＮＯＳの概略平面図である。
【図６Ａ−２】 長方形ＳＴＩを有する第２の実施形態の金属ビットツインＭＯＮＯＳの概略平面図である。
【図６Ａ−３】 図６Ａ−１で示された長方形ＳＴＩを有する第２の実施形態の金属ビットツインＭＯＮＯＳの断面図である。
【図６Ｂ−１】 長いコンタクトを有し、ＳＴＩとワードゲートとの間にミスアライメントを有しない、本発明の第２の実施形態に従った金属ビットツインＭＯＮＯＳ素子の概略平面図である。
【図６Ｂ−２】 図６Ｂ−１の平面図で示される、本発明の第２の実施形態に従った金属ビットツインＭＯＮＯＳ素子の概略断面図である。
【図６Ｃ−１】 第２の実施形態に従った金属ビットツインＭＯＮＯＳの概略平面図である。
【図６Ｃ−２】 図６Ｃ−１の平面図に対応する概略電気回路図である。
【図７Ａ】 第３の実施形態であるデュアル金属ビットツインＭＯＮＯＳの概略平面図である。
【図７Ｂ】 第３の実施形態であるデュアル金属ビットツインＭＯＮＯＳの概略平面図である。
【図７Ｃ】 第３の実施形態であるデュアル金属ビットツインＭＯＮＯＳの概略平面図である。
【図７Ｄ】 第３の実施形態であるデュアル金属ビットツインＭＯＮＯＳの概略平面図である。
【図７Ｅ】 第３の実施形態であるデュアル金属ビットツインＭＯＮＯＳの概略平面図である。
【図７Ｆ】 第３の実施形態であるデュアル金属ビットツインＭＯＮＯＳの概略電気回路図である。
【図８Ａ−１】 第４の実施形態である金属ビット／拡散ソースツインＭＯＮＯＳの概略平面図である。
【図８Ａ−２】 第４の実施形態である金属ビット／拡散ソースツインＭＯＮＯＳの概略平面図である。
【図８Ａ−３】 第４の実施形態である金属ビット／拡散ソースツインＭＯＮＯＳの概略平面図である。
【図８Ｂ−１】 第４の実施形態である金属ビット／拡散ソースツインＭＯＮＯＳの概略平面図である。
【図８Ｂ−２】 第４の実施形態である金属ビット／拡散ソースツインＭＯＮＯＳの概略平面図である。
【図８Ｃ】 第４の実施形態である金属ビット／拡散ソースツインＭＯＮＯＳの概略平面図である。
【図８Ｄ】 第４の実施形態である金属ビット／拡散ソースツインＭＯＮＯＳの概略平面図である。
【図８Ｅ】 第４の実施形態である金属ビット／拡散ソースツインＭＯＮＯＳの概略電気回路図である。
【符号の説明】
１００  半導体基板
１０１  ホウ素イオン注入コントロールゲートメモリチャネル領域
１０２  ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域、Ｎ−ＬＤＤ
１０３  ソース／ドレイン領域、メモリ拡散領域
１０４  論理ＬＤＤ構造
１０５  ソース／ドレイン領域
１０６  フィールドイオン注入領域
１２０  メモリゲートおよび論理ゲート酸化シリコン膜
１２１  側壁酸化膜
１２２  下部酸化膜
１２３  酸化膜
１２４  酸化膜側壁、分離
１２５  酸化膜
１２６、１２７  上部酸化シリコン膜、誘導体パターン
１２８  酸化シリコン膜
１２９  酸化膜
１３０  メモリキャップ状窒化シリコン膜
１３１  蓄積窒化シリコン膜
１３２  窒化膜
１３３  窒化膜パターン、窒化膜ウエッジ
１４０  メモリゲートおよびワードゲート、多結晶シリコンポリゲート
１４１  多結晶シリコン論理ゲート
１４２  多結晶シリコンメモリコントロールゲート
１４３  多結晶シリコン側壁
１４４  多結晶シリコンワードゲート
１５０  メモリ拡散
１５１  コントロールゲート
１５２  論理ゲート
１５３  論理拡散
１５４  ワードゲート、ワード線
１６０  酸化膜
１８０  ＤＳＷ（disposable sidewall）層、ＤＳＷスペーサ
１９０、１９１  フォトレジスト
１９２  拡散領域層
２０１  ホウ素イオン注入コントロールゲートメモリチャネル領域
２０２  ＬＤＤ領域、Ｎ−ＬＤＤ
２０３  メモリソース／ドレイン領域、拡散領域
２０４  論理ＬＤＤ構造
２０５  論理ソース／ドレイン領域
２１０  ＳＴＩ（shallow trench isolation）
２１２  漏れ通路
２２０  メモリゲートおよび論理ゲート酸化シリコン膜
２２１  側壁酸化膜
２２２  下部酸化膜
２２３  上部酸化膜
２２４、２２５  酸化膜
２２６  酸化シリコン膜
２２７  誘導体レベル酸化膜
２２９  酸化膜
２３０  キャップ状窒化シリコン膜
２３１  窒化シリコン膜
２３２  窒化膜
２３３、２３４  窒化膜スペーサ
２４０  メモリコントロールゲートおよびワードゲート、多結晶シリコンポリゲート
２４１  論理ゲート
２４２  多結晶シリコンメモリコントロールゲート
２４３  多結晶シリコン側壁
２５１  コントロールゲート
２５３  論理拡散
２６０  Ｗ／ＷＮ（タングステン／窒化タングステン）層
２６１  ローカル配線、長いコンタクト、広いコンタクト孔
２８０  ＤＳＷ層、ＤＳＷスペーサ
２９１  フォトレジスト
２９２  ＢＡＲＣ（bottom anti-reflective coating）
２９３  フォトレジスト
ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、ＢＬ［４］、ＢＬ［５］  ビット線
ＣＧ［０］、ＣＧ［１］、ＣＧ［２］、ＣＧ［３］、ＣＧ［４］  コントロールゲート
ＳＬ［０］、ＳＬ［１］、ＳＬ［２］  ソース線
ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、ＷＬ［３］、ＷＬ［４］  ワード線
【図１Ａ】
0004368087.tif 000002
【図１Ｂ】
0004368087.tif 000003
【図１Ｃ】
0004368087.tif 000004
【図１Ｄ】
0004368087.tif 000005
【図１Ｅ】
0004368087.tif 000006
【図１Ｆ】
0004368087.tif 000007
【図１Ｇ】
0004368087.tif 000008
【図１Ｈ】
0004368087.tif 000009
【図１Ｊ】
0004368087.tif 000010
【図１Ｋ】
0004368087.tif 000011
【図１Ｌ】
0004368087.tif 000012
【図１Ｍ】
0004368087.tif 000013
【図１Ｎ】
0004368087.tif 000014
【図１Ｐ】
0004368087.tif 000015
【図１Ｑ】
0004368087.tif 000016
【図１Ｒ】
0004368087.tif 000017
【図２Ａ】
0004368087.tif 000018
【図２Ｂ】
0004368087.tif 000019
【図２Ｃ】
0004368087.tif 000020
【図２Ｄ】
0004368087.tif 000021
【図２Ｅ】
0004368087.tif 000022
【図２Ｆ】
0004368087.tif 000023
【図２Ｇ】
0004368087.tif 000024
【図２Ｈ】
0004368087.tif 000025
【図２Ｊ】
0004368087.tif 000026
【図２Ｋ】
0004368087.tif 000027
【図２Ｌ】
0004368087.tif 000028
【図２Ｍ】
0004368087.tif 000029
【図２Ｎ】
0004368087.tif 000030
【図２Ｐ】
0004368087.tif 000031
【図２Ｑ】
0004368087.tif 000032
【図２Ｒ】
0004368087.tif 000033
【図３Ａ】
0004368087.tif 000034
【図３Ｂ】
0004368087.tif 000035
【図３Ｃ】
0004368087.tif 000036
【図３Ｄ】
0004368087.tif 000037
【図３Ｅ】
0004368087.tif 000038
【図４Ａ】
0004368087.tif 000039
【図４Ｂ】
0004368087.tif 000040
【図４Ｃ】
0004368087.tif 000041
【図４Ｄ】
0004368087.tif 000042
【図４Ｅ】
0004368087.tif 000043
【図５Ａ】
0004368087.tif 000044
【図５Ｂ】
0004368087.tif 000045
【図５Ｃ】
0004368087.tif 000046
【図５Ｄ】
0004368087.tif 000047
【図５Ｅ】
0004368087.tif 000048
【図５Ｆ】
0004368087.tif 000049
【図５Ｇ】
0004368087.tif 000050
【図５Ｈ】
0004368087.tif 000051
【図５Ｊ】
0004368087.tif 000052
【図５Ｋ】
0004368087.tif 000053
【図５Ｌ】
0004368087.tif 000054
【図６Ａ−１】
0004368087.tif 000055
【図６Ａ−２】
0004368087.tif 000056
【図６Ａ−３】
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【図６Ｂ−１】
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【図６Ｂ−２】
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【図６Ｃ−１】
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【図６Ｃ−２】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８Ａ−１】
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【図８Ａ−２】
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【図８Ａ−３】
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【図８Ｂ−１】
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【図８Ｂ−２】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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