(57)【特許請求の範囲】
【請求項１】
固体撮像素子がマトリクス状に配置された画素部からの出力信号処理を行なう相関二重サンプリング回路において、
前記画素部のリセットにより生じるノイズに相当するリセットレベル信号をサンプルホールドする第１の容量と、
前記画素部において光電変換された検出信号をサンプルホールドする第２の容量と、
前記検出信号を所定の電位を基準にサンプリングするために前記所定の電位を発生させる所定の電源と前記第２の容量との接続を制御するサンプリング用接続スイッチと、
前記第２の容量と前記第１の容量にサンプルホールドされた電荷より得られる前記検出信号と前記リセットレベル信号との差に応じた出力信号の読み出しを制御する読み出し用接続スイッチと、
前記出力信号が出力される出力バスと、
前記出力バスへ前記出力信号を出力するか否かを決める出力用接続スイッチと、を具備し、
前記読み出し用接続スイッチがオフされ前記出力用接続スイッチがオンされる場合に前記出力信号が前記出力バスへ出力され、
前記サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、前記読み出し用接続スイッチを構成するスイッチング素子のゲート幅よりも小さいことを特徴とする相関二重サンプリング回路。
【請求項２】
前記サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、半導体プロセスの製造時において形成される最小の幅であることを特徴とする請求項１記載の相関二重サンプリング回路。
【請求項３】
前記サンプリング用接続スイッチは、
前記所定の電源にドレインが接続されるメインのスイッチング素子に加え、
前記第２の容量の一端にソースが接続されるダミー用スイッチング素子を備え、
前記メインのスイッチング素子のソースと前記ダミー用スイッチング素子のドレインとが接続されるとともに、前記サンプリング用接続スイッチをオンオフする制御信号が前記メインのスイッチング素子のゲートに接続され、前記制御信号の反転信号が前記ダミー用スイッチング素子のゲートに接続されることを特徴とする請求項１記載の相関二重サンプリング回路。
【請求項４】
固体撮像素子がマトリクス状に配置された画素部からの出力信号処理を行なう相関二重サンプリング回路において、
第１端子がサンプリング時に画素部の出力端子に接続され、第２端子がサンプリングのための所定の基準電位を発生させる所定の電源に接続され、前記画素部のリセットにより生じるノイズに相当するリセットレベル信号をサンプルホールドする第１の容量と、
前記画素部において光電変換された検出信号をサンプルホールドする第２の容量と、
前記検出信号を所定の電位を基準にサンプリングするために前記所定の電位を発生させる所定の電源と前記第２の容量との接続を制御するサンプリング用接続スイッチと、
前記第２の容量と前記第１の容量にサンプルホールドされた電荷より得られる前記検出信号と前記リセットレベル信号との差に応じた出力信号の読み出しを制御する読み出し用接続スイッチと、
前記出力信号が出力される出力バスと、
前記出力バスへ前記出力信号を出力するか否かを決める出力用接続スイッチと、
を具備し、
前記サンプリング用接続スイッチと前記読み出し用接続スイッチとは前記第１の容量及び前記第２の容量に対し並列に配置され、前記サンプリング用接続スイッチは、前記第２の容量が前記検出信号をサンプリングする期間に前記第２の容量と前記第１の容量及び前記所定の電源とを接続し、前記読み出し用接続スイッチは、前記第２の容量と前記第１の容量にサンプルホールドされた電荷より得られる前記検出信号と前記リセットレベル信号との差に応じた出力信号の読み出し期間に前記第２の容量と前記第１の容量及び前記所定の電源とを接続し、
前記読み出し用接続スイッチがオフされ前記出力用接続スイッチがオンされる場合に前記出力信号が前記出力バスへ出力され、
前記サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、前記読み出し用接続スイッチを構成するスイッチング素子のゲート幅よりも小さいことを特徴とする相関二重サンプリング回路。
【請求項５】
フォトダイオードとトランジスタとを備えた単位画素がマトリクス状に配置された画素部と、前記画素部を走査する走査回路と、前記画素部からの出力信号処理を行なう相関二重サンプリング回路と、を有するＣＭＯＳイメージセンサにおいて、
前記相関二重サンプリング回路が、
前記画素部のリセットにより生じるノイズに相当するリセットレベル信号をサンプルホールドする第１の容量と、
前記画素部において光電変換された検出信号をサンプルホールドする第２の容量と、
前記検出信号を任意の電位を基準にサンプリングするために前記任意の電位を発生させる所定の電源と前記第２の容量との接続を制御するサンプリング用接続スイッチと、
前記第２の容量と前記第１の容量にサンプルホールドされた電荷より得られる前記検出信号と前記リセットレベル信号との差に応じた出力信号の読み出しを制御する読み出し用接続スイッチと、
前記出力信号が出力される出力バスと、
前記出力バスへ前記出力信号を出力するか否かを規定する出力用接続スイッチとを具備し、
前記読み出し用接続スイッチがオフされ前記出力用接続スイッチがオンされる場合に前記出力信号が前記出力バスへ出力され、
前記サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、前記読み出し用接続スイッチを構成するスイッチング素子のゲート幅よりも小さいことを特徴とするＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は相関二重サンプリング回路とＣＭＯＳイメージセンサに関し、特に固体撮像素子がマトリクス状に配置された画素部からの出力信号処理を行なう相関二重サンプリング回路とこの相関二重サンプリング回路を備えたＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
現在、デジタルカメラやデジタルビデオカメラ等に用いられる固体撮像素子には、ＣＣＤ（Charge Coupled Device）方式によるイメージセンサと、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサ方式によるイメージセンサと、がある。このうち、ＣＭＯＳイメージセンサは、ＣＣＤに比べて消費電力が小さく、単一電源で駆動可能であること、タイミング発生回路や読み出し回路等の周辺回路を一体的に形成可能であること等の長所があり、近年、広く採用されるようになってきている。
【０００３】
ＣＭＯＳイメージセンサは、フォトダーオードを含む単位画素がマトリクス状に配列された画素部と、単位画素を順次走査する走査回路と、画素部からの出力信号の処理を行なう相関二重サンプリング回路（Correlate Double Sampling回路。以下、ＣＤＳ回路とする）とから構成される。
【０００４】
ＣＤＳ回路について、図面を参照して説明する。図５は、単位画素とＣＤＳ回路の回路図である。
単位画素１１は、１個のフォトダイオードＤ１、リセット用トランジスタＭ１、ドライブ用トランジスタＭ２、及び選択用トランジスタＭ３とから成る。このような単位画素１１がマトリクス状に複数配列されて画素部が形成される。画素部は、垂直方向を走査する垂直走査シフトレジスタと水平方向を走査する水平走査シフトレジスタによって順次走査される。
【０００５】
ＣＤＳ回路６０は、画素部の水平方向の列ごとにそれぞれ設けられている。自身の接続する列の単位画素に対して、垂直走査レジスタによって選択された行についての出力信号処理を行なう。ＣＤＳ回路６０は、第１の容量Ｃ１と第２の容量Ｃ２、基準電位Ｖｒｅｆを発生させる電源ＶＲＥＦ、信号を増幅する増幅器ＡＭＰ１とＡＭＰ２、及び画素部１１との接続を制御するスイッチＳＷ１と、Ｃ２の一端をＣ１とＶＲＥＦに接続するスイッチＳＷ２、出力バスへ出力信号を出力するスイッチＳＷ３のスイッチ素子から成る。
【０００６】
また、電流源Ｉ１は、単位画素１１のトランジスタＭ２を増幅器として動作させるために設けられている。
このような単位画素とＣＤＳ回路の動作について説明する。図６は、ＣＤＳ回路のタイミングチャートである。
【０００７】
最初に、垂直走査シフトレジスタにより、１行目の画素を選択する選択信号ＳＬＣＴ１がオン（Ｈレベルに変化する）される。続いて、初期リセットと呼ばれる１回目のリセットを行なうため、１行目の画素行をリセットするリセット信号ＲＳＴ１を一定期間“Ｈ”にされる。このとき、フォトダイオードＤ１のカソード側の電位が一定の電圧ＶＲになる。リセット時間終了後にＲＳＴ１を“Ｌ”にすることで、フォトダイオードＤ１に光の強度に応じた積分を開始させる。その後、列ごとに設けられたＣＤＳ回路６０のＳＷ２（順にＳＷ２−１、ＳＷ２―２、・・・、ＳＷ２−７、ＳＷ２−８とする）とＳＷ１とをオンにして、フォトダイオードＤ１の積分時間に応じた検出信号をＣ１に電荷として蓄え、同時にＣ２に対しても電荷として検出信号を蓄える。一定時間経過後に、ＳＷ１とＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８をオフして、サンプリングした検出信号をホールドする。続いて、２回目のリセットとしてＲＳＴ１信号を一定期間“Ｈ”にし、この間にＳＷ１をオンする。これにより、リセットノイズがＣ１に蓄えられる。所定の時間経過後に、ＳＷ１もオフする。この動作により、Ｃ２のＶＣ２におけるノード電位は、
【０００８】
【数１】
Ｖｒｅｆ−（（検出信号＋リセットノイズ）−リセットノイズ）  ・・・（１）
になり、信号成分のみを取り出すことができる。その後、水平走査シフトレジスタの走査信号に同期して、ＣＤＳ回路ごとのＳＷ２（ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８）とＳＷ３（ＳＷ３−１、ＳＷ３−２、・・・、ＳＷ３−７、ＳＷ３−８）をオンすることで、出力バスラインに信号を転送していく。
【０００９】
【発明が解決しようとする課題】
しかし、従来のＣＤＳ回路では、検出信号のサンプリングをするためのスイッチング素子と読み出し用のスイッチング素子とが同一であるため、スイッチオフ時に基準としていた参照電圧側のノード電位がずれてしまい、出力画像に明暗の差が生じてしまうという問題がある。
【００１０】
上記の説明のように、ＣＤＳ回路６０では、検出信号のサンプリングをするために、フォトダイオードＤ１の積分時間に応じた検出信号をＣ１とＣ２に電荷として蓄える際に、スイッチＳＷ１とスイッチＳＷ２をオンし、一定時間経過後にオフしている。このスイッチＳＷ２をオフする際に、スイッチＳＷ２を構成するスイッチング素子のゲートとソース、ゲートとドレイン間に寄生する容量の影響で、基準としていた参照電圧側のノードの電位の値がずれてしまう。
【００１１】
また、レイアウトに起因するノードの電位の値のずれも生じる。図７は、レイアウトの概略と参照電圧の変化を示している。（１）はレイアウトの概略図であり、（２）はスイッチＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８に応じた参照電圧の変化の模式図である。
【００１２】
図７の（１）を参照すると、単位画素１１からの出力信号のサンプリングを行なうためのスイッチング素子と、出力バスへの読み出しを行なうためのスイッチング素子を兼ねるスイッチＳＷ２は列ごとに設けられたＣＤＳ回路それぞれに存在し、それぞれのスイッチング素子６１、例えば、ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８は、一列に配列され、共通の参照電圧信号線６２に接続される。それぞれのスイッチング素子ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８は、ＳＷ２スイッチのオン／オフ制御回路６３により制御される。ＳＷ２スイッチのオン／オフ制御回路６３は、共通動作用の制御信号が入力すると、それぞれのスイッチング素子６１に対応して設けられたオン／オフ制御信号生成部６４が制御信号を生成し、スイッチング素子ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８に共通動作させる。このように、スイッチング素子ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８は、共通動作用制御信号によりオン／オフするが、実際にはそこに遅延が生じる。このため、ＳＷ２のオン／オフによりＣＤＳ回路の持つ容量の影響を受け、参照電圧の値が揺れる。ここで、ＳＷ２−１からＳＷ２−８へ順にオフされていくとすると、参照電圧の揺れと参照電圧信号線６２が有する配線抵抗等により、参照電圧のずれが徐々に大きくなっていく。（２）を参照し、理想的な参照電圧値（基準電位Ｖｒｅｆ）を破線とすると、例えば、ＳＷ２−１においてはほぼ理想的な参照電圧値であるが、容量や配線抵抗等の影響によりＳＷ２−８における参照電圧値は理想的な基準電位（Ｖｒｅｆ）より下がってしまう。このような参照電圧の揺れにより、参照電圧側のノードの電位ＶＣ２がずれてしまう。この結果、Ｃ２に蓄えられる電荷量にずれが生じ、ＣＤＳ回路６０による検出信号の読み出し結果に明暗の差が生じるという問題があった。例えば、ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８に対応する画素が同じ光度を表す検出信号を出力した場合であっても、図７（２）のような場合、ＳＷ２−１に対応する画素よりもＳＷ２−８に対応する画素の方が暗いという明暗の差が生じてしまう。ここでは、ＳＷ２−８における参照電圧値が理想的な基準電位（Ｖｒｅｆ）よりも下がってしまう場合で説明したが、スイッチの制御の仕方によっては、Ｖｒｅｆ電位よりも高くなってしまうこともある。この場合も同様に、対応する画素に明暗が生じる。
【００１３】
また、画素部の高精細化に伴い、画素部からの出力信号の読み出しスピードの高速化が要求されている。このため、読み出し時に用いるスイッチング素子ＳＷ２のオン抵抗を小さくするために、ゲート幅を大きく設計しなければならない。しかしながら、ゲート幅を大きくすることにより、そこに生じる寄生容量の影響が大きくなり、参照電圧側のノード電位のずれを大きくすることになる。
【００１４】
このような参照電圧側のノード電位のずれにより生じる出力信号のずれは、ＣＤＳ回路の次段に存在する増幅器によって増大されるため、ＣＤＳ回路からの出力時には小さな値であっても、最終的には画像の明暗に差が生じてしまう。例えば、１６倍のアンプが次段にあった場合、１ｍＶのずれが１６ｍＶに増幅されてしまう。
【００１５】
本発明はこのような点に鑑みてなされたものであり、リセット動作により生じる参照電圧側のノード電位のずれを軽減させる相関二重サンプリング回路及びこの相関二重サンプリング回路を備えたＣＭＯＳイメージセンサを提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明では上記課題を解決するために、固体撮像素子がマトリクス状に配置された画素部からの出力信号処理を行なう相関二重サンプリング回路において、画素部のリセットにより生じるノイズに相当するリセットレベル信号をサンプルホールドする第１の容量と、画素部において光電変換された検出信号をサンプルホールドする第２の容量と、検出信号を所定の電位を基準にサンプリングするために所定の電位を発生させる所定の電源と第２の容量との接続を制御するサンプリング用接続スイッチと、第２の容量と第１の容量にサンプルホールドされた電荷より得られる検出信号とリセットレベル信号との差に応じた出力信号の読み出しを制御する読み出し用接続スイッチと、出力信号が出力される出力バスと、出力バスへ出力信号を出力するか否かを決める出力用接続スイッチと、を具備し、読み出し用接続スイッチがオフされ出力用接続スイッチがオンされる場合に出力信号が出力バスへ出力され、サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、読み出し用接続スイッチを構成するスイッチング素子のゲート幅よりも小さいことを特徴とする相関二重サンプリング回路、が提供される。
【００１７】
このような構成の相関二重サンプリング回路（ＣＤＳ回路）２０と入力用接続スイッチＳＷ１を介して接続する画素部を構成する単位画素１１では、画素列の選択に応じて選択信号ＳＬＣＴがオンされることにより動作を開始する。選択信号ＳＬＣＴがオンされると同時、あるいはその後にリセット信号ＲＳＴを“Ｈ”にしてフォトダイオードＤ１のカソード側の電位を初期電位ＶＲにリセットする。一定時間経過後にＲＳＴを“Ｌ”にすることで、フォトダイオードＤ１が光に強度に応じた積分を開始する。この積分時間に応じた検出信号が、選択用トランジスタＭ３を介してＣＤＳ回路２０に伝達される。ＣＤＳ回路２０では、単位画素１１からの出力信号を接続する入力用接続スイッチＳＷ１と、サンプリング用接続スイッチ２１とをオンにして積分時間に応じた検出信号を第１の容量Ｃ１と第２の容量Ｃ２に電荷として蓄える。一定時間経過後に、ＳＷ１とサンプリング用接続スイッチ２１とをオフし、サンプリングした検出信号をホールドする。次に、再度ＲＳＴを“Ｈ”にし、ＳＷ１をオンし、一定時間経過後にＲＳＴを“Ｌ”にし、所定の時間後にＳＷ１もオフする。この動作により、第１の容量Ｃ１にリセットノイズに相当するリセットレベル信号がサンプリングされてホールドされる。これにより、検出信号の信号成分のみを取り出すことができるようになる。その後、水平走査の信号に同期して出力用接続スイッチＳＷ３と読み出し用接続スイッチ２２をオンにすることで、出力バスに検出信号の信号成分に応じた出力電圧信号が出力バスラインに転送される。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の一実施の形態であるＣＤＳ回路の回路図である。
【００１９】
ＣＤＳ回路２０は、水平・垂直方向に複数配列された単位画素１１の出力信号を入力し、その出力信号処理を行なう。
単位画素１１は、１個のフォトダイオードＤ１と、３個のＮチャンネルＭＯＳトランジスタとにより構成されている。フォトダイオードＤ１のカソードは、トランジスタＭ１のソース及びトランジスタＭ２のゲートに接続されている。リセット用トランジスタであるトランジスタＭ１のゲートはリセット信号ＲＳＴが供給されるリセット線に接続され、ドレインは基準電圧ＶＲが供給される電源線に接続されている。また、ドライブ用トランジスタであるトランジスタＭ２のドレインはＭ１と同様に基準電圧ＶＲが供給される電源線に接続されており、ソースはトランジスタＭ３のドレインに接続されている。さらに、選択用トランジスタであるトランジスタＭ３のゲートは、セレクト信号ＳＬＣＴが供給される列選択線に接続され、ソースは電流源Ｉ１とＣＤＳ回路２０のスイッチＳＷ１に接続されている。
【００２０】
単位画素１１の動作について説明する。リセット信号ＲＳＴが“Ｈ”になると、フォトダイオードＤ１のカソード側の電位が一定の電圧ＶＲになる。続いてリセット信号ＲＳＴが“Ｌ”になった後、フォトダイオードＤ１に光が到達すると、フォトダイオードＤ１の光の強度に応じた電荷が発生する。この電荷により、ＶＰＤの電位、すなわちトランジスタＭ２のゲート電圧が変化する。セレクト信号ＳＬＣＴが“Ｈ”になると、そのときのＶＰＤの電位に応じた電気信号がトランジスタＭ３を介してＣＤＳ回路２０に伝達される。
【００２１】
ＣＤＳ回路２０は、単位画素１１からの出力信号の入力を制御する入力用接続スイッチＳＷ１、単位画素１１からの出力信号をそれぞれサンプルホールドする第１の容量Ｃ１と容量Ｃ２、参照電位Ｖｒｅｆを発生させる電源ＶＲＥＦ、サンプリング時に容量Ｃ２と電源ＶＲＥＦとを接続するサンプリング用接続スイッチ２１、読み出し時に容量Ｃ２と電源ＶＲＥＦとを接続する読み出し用接続スイッチ２２、増幅器ＡＭＰ１とＡＭＰ２、及び水平走査側からの信号に応じて出力バスへの出力を制御する出力用接続スイッチＳＷ３から構成される。
【００２２】
入力用接続スイッチＳＷ１は、電流源Ｉ１と、単位画素１１の選択用トランジスタＭ３のソース及びＣＤＳ回路２０内の容量Ｃ１の一端に接続し、単位画素１１の検出した検出信号をＣＤＳ回路２０内に取り込む。
【００２３】
第１の容量Ｃ１は、一端がＳＷ１を介して単位画素１１の出力端子と、増幅器ＡＭＰ１に接続し、他の一端が電源ＶＲＥＦとサンプリング用接続スイッチ２１を介して第２の容量Ｃ２の一端に接続する。初期リセット後に単位画素１１から出力されるフォトダイオードＤ１が検出した光の強度に応じた検出信号をサンプルホールドし、再度のリセット時にリセットにより生じたノイズに相当するリセットレベル信号をサンプルホールドする。
【００２４】
第２の容量Ｃ２は、一端が増幅器ＡＭＰ１に接続し、他の一端が増幅器ＡＭＰ２と、サンプリング用接続スイッチ２１及び読み出しよう接続スイッチ２２を介して電源ＶＲＥＦと第１の容量Ｃ１に接続する。初期リセット時には、サンプリング用接続スイッチ２１を介して電源ＶＲＥＦと第１の容量Ｃ１に接続し、単位画素１１の検出信号をサンプルホールドする。次の再度のリセットにより、ＶＣ２のノードの電位は、式（１）で表した値となる。その後、読み出し用接続スイッチ２２と出力用接続スイッチＳＷ３がオンになり、ＶＣ２のノードの電位に応じた出力信号が転送される。
【００２５】
サンプリング用接続スイッチ２１は、一端が第２の容量Ｃ２の一端に接続され、他の一端が第１の容量Ｃ１の一端と電源ＶＲＥＦとに接続される。サンプリング時にオンして第２の容量Ｃ２を第１の容量Ｃ１と電源ＶＲＥＦと接続し、サンプリング終了時にオフして切り離す。後述するが、サンプリングに要する時間は余裕があるので、サンプリング用接続スイッチ２１のゲート幅は、読み出し用接続スイッチ２２と比較して小さなサイズで構成することができる。例えば、半導体プロセスの製造技術において可能な最小幅で構成することもできる。このため、ゲート−ソース／ドレイン間の寄生容量の影響をあまり受けずにホールド動作を完了することができる。
【００２６】
読み出し用接続スイッチ２２は、一端が第２の容量Ｃ２の一端に接続され、他の一端が第１の容量Ｃ１の一端と電源ＶＲＥＦとに接続される。出力用接続スイッチＳＷ３に従ってオン／オフし、ＶＣ２のノードの電位に応じた出力信号を転送する。読み出し用接続スイッチ２２は、画素部１０の高精細化に伴い、読み出しスピードの高速化が要求されているため、ゲート幅を大きくしなければならない。
【００２７】
出力用接続スイッチＳＷ３は、水平走査の信号に同期してオンし、ＣＤＳ回路２０の生成した単位画素１１の検出信号からノイズ分を除去した信号成分のみを出力バスラインに転送する。
【００２８】
上記の説明のＣＤＳ回路２０は、ＣＭＯＳイメージセンサに組み込まれる。図２は、ＣＭＯＳイメージセンサの基本構成図である。図１と同じものには同じ番号を付し、説明は省略する。
【００２９】
ＣＭＯＳイメージセンサは、単位画素１１がマトリクス状に配置された画素部１０と、画素部１０からの出力信号処理を行なうＣＤＳ回路２０、画素部１０の垂直方向の走査を行なうとともにリセット信号を制御する垂直走査シフトレジスタ／リセット制御回路３１及び水平方向の走査を制御する水平走査シフトレジスタ３２から成る走査回路と、走査及びサンプリングのためのタイミング信号を生成するタイミング発生回路（以下、ＴＧ回路とする）４０とから構成される。
【００３０】
ＴＧ回路４０は、画素部１０の行を選択する選択信号ＳＬＣＴ＊、リセット信号ＲＳＴ＊及び画素部１０とＣＤＳ回路２０を接続するスイッチＳＷ１−＊＊とＳＷ２１−＊＊を制御する制御信号を生成する。ここで、＊は任意の行を表し、＊＊は任意の行と列を表す。
【００３１】
ＣＤＳ回路２０は、水平方向の列ごとに設けられており、垂直走査シフトレジスタ／リセット制御回路３１によって選択されたラインの単位画素１１の検出信号を、水平走査シフトレジスタ３２の出力する水平走査信号に従って順次出力する。
【００３２】
増幅器５０は、出力バスラインに転送されたＣＤＳ回路２０からの出力信号を増幅して、次の回路へ転送する。
このような構成のＣＤＳ回路及びＣＭＯＳイメージセンサの動作について説明する。図３は、本発明の一実施の形態であるＣＭＯＳイメージセンサのＣＤＳ回路部のタイミングチャートである。
【００３３】
垂直走査シフトレジスタ／リセット制御回路３１から選択信号ＳＬＣＴがオンされ、画素部１０の任意の行が選択される。図３では、行１が選択され、ＳＬＣＴ１がオンになっている。ＳＬＣＴ１が選択されると同時に、あるいは、その後に、ＲＳＴ端子がオンされ、ＲＳＴ１が“Ｈ”に変化することで、フォトダイオードＤ１のカソード電位が初期電位ＶＲにリセットされる。リセット時間終了後に、ＲＳＴ端子がオフされ、ＲＳＴ１は“Ｌ”に変化する。ＲＳＴ１が“Ｌ”に変化したことにより、フォトダイオードＤ１は、光の強度に応じた積分を開始する。
【００３４】
その後、ＣＤＳ回路２０の入力用接続スイッチＳＷ１と、サンプリング用接続スイッチ２１（ＳＷ２１）の接続をオンにして、積分時間に応じた検出信号を第１の容量Ｃ１に電荷として蓄える。このとき、第２の容量Ｃ２にも同じく電荷が蓄えられる。一定時間経過後に、ＳＷ１とサンプリング用接続スイッチ２１（ＳＷ２１）をオフし、サンプリングした検出信号をホールドする。この際、サンプリング用接続スイッチ２１のゲート幅は小さなサイズで構成しているので、ゲート−ソース／ドレイン間の寄生容量の影響をあまり受けずにホールド動作が完了する。この間、読み出し用接続スイッチ２２（ＳＷ２２−１、ＳＷ２２−２、・・・、ＳＷ２２−７、ＳＷ２２−８）はオフのままである。
【００３５】
次に、リセットノイズを第１の容量Ｃ１に蓄えるために、再度ＲＳＴ端子をオンにし、ＳＷ１をオンする。一定時間経過後に、ＲＳＴ端子をオフし、ＳＷ１もオフする。この動作により、第１の容量Ｃ１には、リセットノイズに相当する電荷が蓄えられる。この結果、第２の容量Ｃ２のノード電位は、式（１）に示したように、（Ｖｒｅｆ−検出信号）となり、信号成分のみを取り出すことができるようになる。
【００３６】
その後、水平走査の信号に同期して、出力用接続スイッチＳＷ３（ＳＷ３−１、ＳＷ３−２、・・・、ＳＷ３−７、ＳＷ３−８）と、読み出し用接続スイッチ２２（ＳＷ２２−１、ＳＷ２２−２、・・・、ＳＷ２２−７、ＳＷ２２−８）を順次オンしていくことで、信号を出力バスラインに転送していく。
【００３７】
このように、サンプリングを行なう際に第２の容量Ｃ２と電源ＶＲＥＦとを接続するサンプリング用接続スイッチ２１を設け、これを小さいゲート幅で構成することにより、参照電圧側のノードの電位の変動を抑えることが可能となる。このように、参照電圧の変動が抑えられた信号を用いて処理を行なうことにより、出力画像の明暗の差を少なくすることができる。
【００３８】
また、読み出し用接続スイッチ２２をサンプリング用接続スイッチ２１と別に設ける構成としたので、読み出し用接続スイッチ２２のゲート幅を読み出しスピードの高速化に対応させて大きくすることができる。
【００３９】
また、上記の説明のサンプリング用接続スイッチ２１は、適当なスイッチング素子により構成されるが、さらに、ダミー用スイッチング素子を接続した構成とすることもできる。図４は、本発明に係るサンプリング用接続スイッチの構成図である。図１と同じものには同じ番号を付し、説明は省略する。
【００４０】
メインのスイッチング素子（以下、メインのＳＷとする）２１１は、ドレインが電源ＶＲＥＦに接続しており、ソースがダミー用のスイッチング素子（以下、ダミーのＳＷとする）２１２のドレインに接続する。また、ゲートは、メインのＳＷ２１１及びダミー用のＳＷ２１２のオン／オフを制御する制御信号に接続する。
【００４１】
ダミー用スイッチング素子２１２は、ソースが第２の容量Ｃ２の一端に接続しており、さらにドレインと接続している。また、ドレインはメインのＳＷ２１１のソースに接続している。ゲートは、メインのＳＷ２１１のオン／オフを制御する制御信号の反転信号に接続する。
【００４２】
【発明の効果】
以上説明したように本発明のＣＤＳ回路では、任意の電位を基準にサンプリングされた電荷を保持する容量と、任意の電位を発生させる電源との接続をオン／オフするスイッチング素子として、画素部の検出した検出信号をサンプルホールドするためのサンプリング用接続スイッチと、出力信号を読み出すための読み出し用接続スイッチとを設ける。これにより、サンプリング終了時のスイッチングオフによる参照電圧側のノード電位の変動を抑えることができるようになる。
【００４３】
このようなＣＤＳ回路を具備した本発明のＣＭＯＳイメージセンサでは、ＣＤＳ回路により画素部の検出信号を取り出す際の参照電圧の変動が少ない出力信号を得ることができるため、結果として明暗差の少ない良好な出力画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＤＳ回路の回路図である。
【図２】ＣＭＯＳイメージセンサの基本構成図である。
【図３】本発明の一実施の形態であるＣＭＯＳイメージセンサのＣＤＳ回路部のタイミングチャートである。
【図４】本発明に係るサンプリング用接続スイッチの構成図である。
【図５】単位画素とＣＤＳ回路の回路図である。
【図６】ＣＤＳ回路のタイミングチャートである。
【図７】レイアウトの概略と参照電圧の変化を示している。
【符号の説明】
１０  画素部
１１  単位画素
Ｄ１  フォトトランジスタ
Ｍ１  リセット用トランジスタ
Ｍ２  ドライブ用トランジスタ
Ｍ３  選択用トランジスタ
２０  相関二重サンプリング回路（ＣＤＳ回路）
２１  サンプリング用接続スイッチ
２２  読み出し用接続スイッチ
Ｃ１  第1の容量
Ｃ２  第2の容量
ＶＲＥＦ  電源
ＡＭＰ１、ＡＭＰ２  増幅器
ＳＷ１  入力用接続スイッチ
ＳＷ３  出力用接続スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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