(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の所定部分に形成される複数のワードライン構造物であって、ゲート電極と、前記ゲート電極と前記半導体基板との間を絶縁させるゲート絶縁膜及び前記ゲート電極の上部及び側部を取り囲む絶縁物とを含んでいる前記ワードライン構造物と、
隣接する前記ワードライン構造物間に埋め込まれる複数のコンタクトプラグと、
前記複数のコンタクトプラグのうち選択されるコンタクトプラグとコンタクトされるように形成される複数のビットライン構造物であって、ビットラインと前記ビットラインの上部及び側部を取り囲む絶縁物とを含んでいる前記ビットライン構造物と、
前記コンタクトプラグと前記ビットライン構造物との間に形成され、選択されていない前記コンタクトプラグと前記ビットライン構造物との間を絶縁させる層間絶縁膜と、
前記ビットライン構造物とコンタクトされていない残りの前記コンタクトプラグとコンタクトされるように形成され、下部領域の一部が隣接する前記ビットライン構造物間に介在され、上部領域が前記ビットライン構造物の上方に突出するストレージノードコンタクトプラグと、
前記ストレージノードコンタクトプラグの上面に前記ストレージノードコンタクトプラグとコンタクトされるように形成されるストレージノード電極と、
前記ビットライン構造物で覆われていない部分の前記ストレージノードコンタクトプラグの表面及び前記ストレージノード電極の表面に蒸着される誘電体膜と、
前記誘電体膜表面に形成され、前記ストレージノードコンタクトプラグ間に延びるプレート電極とを含むことを特徴とする集積回路メモリ素子。
【請求項２】
前記プレート電極は前記ビットライン構造物で覆われていない部分において、前記ストレージノードコンタクトプラグの下部領域間に延びることを特徴とする請求項１に記載の集積回路メモリ素子。
【請求項３】
前記ストレートノードコンタクトプラグは、前記下部領域の一部が前記ビットライン構造物によって支持される請求項１に記載の集積回路メモリ素子。
【請求項４】
活性領域が限定された半導体基板を提供する段階と、
前記半導体基板上の所定部分に複数のワードライン構造物を形成する段階と、
前記活性領域上の隣接する前記ワードライン構造物間に複数のコンタクトプラグを形成する段階と、
前記複数のコンタクトプラグが形成された前記半導体基板上に絶縁膜を形成する段階と、
前記複数のコンタクトプラグのうち選択されたコンタクトプラグとコンタクトされるように前記絶縁膜の上部に複数のビットライン構造物を形成する段階と、
前記複数のビットライン構造物の上部に層間絶縁膜を蒸着する段階と、
前記層間絶縁膜の上部にエッチング阻止層を形成する段階と、
前記複数のコンタクトプラグのうち前記ビットライン構造物とコンタクトされていない残りのコンタクトプラグが露出されるように前記層間絶縁膜及び前記エッチング阻止層の所定部分をエッチングして、ストレージノードコンタクトホールを形成する段階と、
前記ストレージノードコンタクトホール内部が充填されるようにストレージノードコンタクトプラグを形成する段階と、
前記ストレージノードコンタクトプラグとコンタクトされるようにストレージノード電極を形成する段階と、
残留する前記エッチング阻止層及び前記ストレージノードコンタクトプラグ間の前記層間絶縁膜を除去して、前記ビットライン構造物で覆われていない部分の前記ストレージノードコンタクトプラグの表面を露出させる段階と、
露出された前記ストレージノードコンタクトプラグの表面及び前記ストレージノード電極の表面に誘電体膜を形成する段階と、
前記誘電体膜表面にプレート電極を形成する段階とを含んでおり、
前記ビットライン構造物を形成する段階は、
前記絶縁膜の上部に導電層を形成する段階と、
前記導電層の上部に前記層間絶縁膜とエッチング選択比が相異なる物質でビットライン絶縁膜を形成する段階と、
前記ビットライン絶縁膜及び前記導電層の所定部分をパターニングする段階と、
前記パターニングされたビットライン絶縁膜及び導電層の側壁に、前記層間絶縁膜とエッチング選択比が相異なる物質よりなるスペーサを形成する段階とを含む段階であることを特徴とする集積回路メモリ素子の製造方法。
【請求項５】
前記ワードライン構造物を形成する段階は、
前記半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部に導電層を形成する段階と、
前記導電層の上部に絶縁物よりなるハードマスク膜を形成する段階と、
前記ハードマスク膜と前記導電層及び前記ゲート絶縁膜の所定部分をパターニングする段階と、
前記パターニングされたハードマスク膜と導電層及びゲート絶縁膜の側壁に絶縁スペーサを形成する段階とを含むことを特徴とする請求項４に記載の集積回路メモリ素子の製造方法。
【請求項６】
前記活性領域上の前記ワードライン構造物間に前記コンタクトプラグを形成する段階は、
前記ワードライン構造物が形成された前記半導体基板の上部にコンタクトプラグ絶縁用酸化膜を蒸着する段階と、前記ワードライン構造物間の前記活性領域が露出されるように前記コンタクトプラグ絶縁用酸化膜の所定部分をエッチングする段階と、前記露出されたワードライン構造物間の活性領域に前記コンタクトプラグを形成する段階とを含むことを特徴とする請求項４に記載の集積回路メモリ素子の製造方法。
【請求項７】
前記ストレージノードコンタクトプラグを形成する段階は、
前記ストレージノードコンタクトホールが十分に埋め込まれるように、前記層間絶縁膜の上部に導電層を形成する段階と、
前記導電層を前記エッチング阻止層が露出されるまでＣＭＰして、前記導電層を前記ストレージノードコンタクトホール内部に埋め込む段階とを含むことを特徴とする請求項４に記載の集積回路メモリ素子の製造方法。
【請求項８】
前記エッチング阻止層はＳｉＮまたはＳｉＯＮ膜であることを特徴とする請求項４に記載の集積回路メモリ素子の製造方法。
【請求項９】
前記残留するエッチング阻止層は、前記ストレージノード電極及び前記ストレージノードコンタクトプラグには影響がないように、選択的に湿式エッチング方式によって除去することを特徴とする請求項４に記載の集積回路メモリ素子の製造方法。
【請求項１０】
前記ストレージノードコンタクトプラグ間の前記層間絶縁膜は、前記ストレージノード電極及び前記ストレージノードコンタクトプラグには影響がないように、選択的に湿式エッチング方式によって除去することを特徴とする請求項４に記載の集積回路メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路メモリ素子及びその製造方法に係り、より具体的にはキャパシタを高めなくてもキャパシタンスを増大させうる集積回路メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化するにつれて単位セルが占める面積が減少している。一方、ＤＲＡＭの駆動能力はキャパシタのキャパシタンスにより決定されるので、キャパシタが占める面積の減少にもかかわらずキャパシタンスを増加させるための多様な努力が続いている。このような努力の一環として、キャパシタの有効面積を増加させるために、キャパシタを凹面状、シリンダー状、ピン状または箱状のように立体的に形成している。
【０００３】
ここで、一般の凹面状ストレージノード電極を持つ集積回路メモリ素子の製造方法について図１Ａないし図１Ｃを参照して説明する。各図面のｘ方向に表示された図面はワードラインと平行した方向に切断した断面図であり、ｙ方向に表示された図面はビットラインと平行した方向に切断した断面図である。
【０００４】
まず、図１Ａを参照して、素子分離膜１１が適当に形成された半導体基板１０の上部にワードライン構造物１５を公知の方法で形成する。ここで、ワードライン構造物１５はゲート絶縁膜１２、ゲート絶縁膜１２の上部のゲート電極１３及びゲート電極の上部及び側部を取り囲む絶縁物１４より構成される。ワードライン構造物１５の両側の半導体基板１０の上部には自己整列方式でコンタクトプラグ１６を形成した後、コンタクトプラグ１６が形成された半導体基板１０の結果物の上部に第１層間絶縁膜１７を形成する。
【０００５】
次に、コンタクトプラグ１６及び第１層間絶縁膜１７の上部に第２層間絶縁膜１８を形成する。次いで、コンタクトプラグ１６のうち選択される部分が露出されるように第２層間絶縁膜１８をエッチングする。その後の、露出されたコンタクトプラグ（図示せず）とコンタクトされるように、第２層間絶縁膜１８の上部にビットライン構造物２１を形成する。ここで、ビットライン構造物２１は実質的なビットライン１９と、ビットライン１９の上面及び側面を取り囲んでいる絶縁物２０とを含む。ビットライン構造物２１が形成された半導体基板１０の結果物の上に第３層間絶縁膜２２及びエッチング阻止層２３を順次形成する。
【０００６】
図１Ｂを参照して、選択されたコンタクトプラグ１６が露出されるようにエッチング阻止層２３及び第３層間絶縁膜２２の所定部分をエッチングして、ストレージノードコンタクトホール２４を形成する。その後、ストレージノードコンタクトホール２４内にストレージノードコンタクトプラグ２５を公知の方法で形成する。
【０００７】
その後、図１Ｃに示されたように、露出されたストレージノードコンタクトプラグ２５とコンタクトされるように、公知の方法でストレージノード電極２６を形成する。その後、ストレージノード電極２６表面に誘電体膜２７を蒸着した後、誘電体膜２７が形成された半導体基板１０の上部にプレート電極２８を形成する。
【０００８】
しかし、従来の集積回路メモリ素子は次のような問題点がある。
【０００９】
まず、メモリ素子の集積度が増加するにつれて、配線のピッチサイズはこれに比例して減少している。特に、配線のピッチサイズが０.２１μｍ以下に減少すれば、単位セル当たりキャパシタンスが２５ｆＦ以上確保されねばならないが、このようなキャパシタンスを確保するためには、ストレージノード電極の高さが最小１０,０００Å以上にならなければならない。
【００１０】
このように、高いキャパシタンスを得るために、ストレージノード電極２６の高さを高めれば、セル領域のアスペクト比が大きく増加するだけでなく、キャパシタが形成されるセル領域と他に回路素子が形成される周辺領域との間に大きい段差が生じる。合わせて、このようなストレージノード電極に少しの物理的な衝撃が加われば、キャパシタ（ストレージノード電極）が傾いたり破損されてマルチビットフェール（ｍｕｌｔｉ ｂｉｔ ｆａｉｌ）を誘発したり、隣接するキャパシタの上部が接触して２ビットフェール（ｔｗｉｎ ｂｉｔ ｆａｉｌ）を誘発したりする。これにより、高いキャパシタンスを確保するためにストレージノード電極を高め続けるには限界がある。
【００１１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、キャパシタを高めなくてもストレージキャパシタンスを向上させうる集積回路メモリ素子及びその製造方法を提供することである。
【００１２】
また、本発明が解決しようとする他の技術的課題は、ストレージノード電極間のブリッジ発生を防止しつつ素子特性を改善させうる集積回路メモリ素子を提供することである。
【００１３】
また、本発明が解決しようとするまた他の技術的課題は、前記集積回路メモリ素子の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明の目的と共に他の目的及び新規の特徴は、本明細書の記載及び添付図面によって明らかになる。
【００１５】
本願で開示された発明のうち、代表的特徴の概要を簡単に説明すれば次の通りである。
【００１６】
まず、本発明の一実施形態による集積回路メモリ素子は、半導体基板と、前記半導体基板の所定部分に形成される多数のワードライン構造物と、隣接するワードライン構造物間に各々介在されるワードラインコンタクトプラグと、前記ワードラインコンタクトプラグのうちいずれか一つと電気的にコンタクトされるストレージノードコンタクトプラグと、前記ストレージノードコンタクトプラグ間に延びるプレート電極とを含む。ここで、前記プレート電極は前記ストレージノードコンタクトプラグの下部領域間に延びる。
【００１７】
また、本発明の他の実施形態による集積回路メモリ素子は、半導体基板の所定部分に多数のワードライン構造物が配列されている。このようなワードライン構造物のうち隣接したワードライン間にコンタクトプラグが埋め込まれている。コンタクトプラグのうち選択されるコンタクトプラグとコンタクトされるように多数のビットライン構造物が配列され、コンタクトプラグ間及び、選択されていないコンタクトプラグとビットライン構造物との間に層間絶縁膜が介在されている。また、コンタクトプラグのうち、ビットライン構造物とコンタクトされていない残りのコンタクトプラグとコンタクトされるようにストレージノードコンタクトプラグが形成されている。このようなストレージノードコンタクトプラグの上部にストレージノード電極が形成されている。ストレージノードコンタクトプラグ表面及びストレージノード電極の表面に誘電体膜が蒸着されており、誘電体膜表面にプレート電極が形成されている。この時、ストレージノードコンタクトプラグは一定高さだけはビットライン構造物間に挟まれて支持されている。
【００１８】
ここで、ワードライン構造物はゲート電極と、ゲート電極と基板との間を絶縁させるゲート絶縁膜及び前記ゲート電極の上部及び側部を取り囲む絶縁物とを含む。また、ビットライン構造物はビットラインと前記ビットラインの上部及び側部を取り囲む絶縁物とを含む。
【００１９】
また、本発明の他の実施形態による集積回路メモリ素子の製造方法は次の通りである。活性領域が形成された半導体基板上に多数のワードライン構造物を形成する。次に、前記隣接するワードライン間に介在されるワードラインコンタクトプラグを形成する。それから、前記ワードラインコンタクトプラグのうちいずれか一つと電気的にコンタクトされるストレージノードコンタクトプラグを形成し、前記ストレージノードコンタクトプラグ間に延びるようにプレート電極を形成する。
【００２０】
また、本発明の他の実施形態による集積回路メモリ素子の製造方法は次の通りである。先ず、活性領域が限定された半導体基板上の所定部分にワードライン構造物を形成した後、活性領域上のワードライン構造物間にコンタクトプラグを形成する。次いで、コンタクトプラグが形成された半導体基板上に絶縁膜を形成し、前記コンタクトプラグのうち選択されたコンタクトプラグと所定部分コンタクトされるように絶縁膜の上部にビットライン構造物を形成する。次いで、ビットライン構造物の上部に層間絶縁膜を蒸着した後、層間絶縁膜の上部にエッチング阻止層を形成する。その後、コンタクトプラグのうち前記ビットライン構造物とコンタクトされていない残りのコンタクトプラグが露出されるように層間絶縁膜及びエッチング阻止層の所定部分をエッチングして、ストレージノードコンタクトホールを形成する。次いで、ストレージノードコンタクトホール内部が充填されるようにストレージノードコンタクトプラグを形成し、ストレージノードコンタクトプラグとコンタクトされるようにストレージノード電極を形成する。次に、残留するエッチング阻止層及びストレージノードコンタクトプラグの両側の層間絶縁膜を選択的に除去する。次に、露出されたストレージノードコンタクトプラグ及びストレージノード電極の表面に誘電体膜を形成し、誘電体膜の上部にプレート電極を形成する。
【００２１】
ここで、ワードライン構造物は、半導体基板上にゲート絶縁膜、導電層及びハードマスク膜を形成した後、ハードマスク膜と導電層及びゲート絶縁膜を所定大きさにパターニングする。次いで、パターニングされたハードマスク膜と導電層及びゲート絶縁膜側壁に絶縁スペーサを形成する。
【００２２】
活性領域上のワードライン構造物間にコンタクトプラグを形成する段階は次の通りである。先ず、ワードラインが形成された半導体基板結果物の上部にコンタクトプラグ絶縁用酸化膜を蒸着する。次いで、活性領域が露出されるようにコンタクトプラグ絶縁用酸化膜を所定部分エッチングした後、露出されたワードライン構造物間の活性領域にコンタクトプラグを形成する。
【００２３】
また、ビットライン構造物は、前記第２絶縁膜の上部に前記導電層と、層間絶縁膜とエッチング選択比が相異なる物質でビットライン絶縁膜を形成した後、ビットライン絶縁膜及び導電層を所定部分パターニングする。次いで、パターニングされたビットライン絶縁膜及び導電層側壁に、前記層間絶縁膜とエッチング選択比が相異なる物質よりなるスペーサを形成する。
【００２４】
また、ストレージノードコンタクトプラグは、ストレージノードコンタクトホールが十分に埋め込まれるように、前記層間絶縁膜の上部に導電層を形成した後、導電層を前記エッチング阻止層が露出されるまで化学的機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：以下ＣＭＰ）して、導電層をストレージノードコンタクトホール内部に埋め込むことによって形成される。
【００２５】
前記エッチング阻止層はＳｉＮまたはＳｉＯＮ膜よりなり、残留するエッチング阻止層はストレージノード電極及びストレージノードコンタクトプラグには影響がないように、選択的に湿式エッチング方式によって除去できる。
【００２６】
また、ストレージノードコンタクトプラグ間の層間絶縁膜は前記ストレージノード電極及びストレージノードコンタクトプラグには影響がないように、選択的に湿式エッチング方式によって除去できる。
【００２７】
本発明によれば、ストレージノード電極及びストレージノードコンタクトプラグより構成される下部電極間のエッチング阻止層及び層間絶縁膜を選択的に除去する。その後、露出された下部電極の表面に誘電体膜を形成した後、プレート電極を形成する。
【００２８】
【発明の実施の形態】
以下、添付した図面に基づいて、本発明の望ましい実施形態を説明する。しかし、本発明の実施形態を多様な形態に変形でき、本発明の範囲が後述する実施形態により限定されることと解析されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面での要素の形状などはより明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在することもあり、または、その間に第３の層が介在されることもある。
【００２９】
図２Ａないし図２Ｄは本発明の望ましい実施形態を説明するための各工程別断面図である。各図面でｘ方向に表示された図面はワードラインと平行した方向に切断した断面図であり、ｙ方向に表示された図面はビットラインと平行した方向に切断した断面図である。
【００３０】
まず、図２Ａを参照して、例えば、導電性があるシリコンよりなる半導体基板１００の適当な所に素子分離膜１０２を形成して活性領域を限定する。この時、本実施形態の素子分離膜１０２としてはＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）方式の素子分離膜を利用できる。活性領域が限定された半導体基板１００の上部に多数のワードライン構造物１０８を形成する。ここで、ワードライン構造物１０８はゲート絶縁膜１０４、ゲート絶縁膜１０５の上部のゲート電極１０５及びゲート電極１０５のの上部及び側部を取り囲む絶縁物１０６より構成される。このようなワードライン構造物１０８は次のような方式で形成する。半導体基板１００の上部にゲート絶縁膜１０４とゲート電極用導電層及びハードマスク膜を順次積層した後、ワードラインの形態にパターニングする。その後、パターニングされたハードマスク膜、ゲート電極用物質及びゲート絶縁膜１０４の両側壁にスペーサを形成する。ここで、パターニングされたゲート電極用物質がゲート電極１０５になり、ハードマスク膜及びスペーサはゲート電極１０５の上部及び側部を取り囲む絶縁物１０６になる。この時、絶縁物１０６は以後コンタクトプラグ形成時に自己整列方式で形成されるように、層間絶縁膜材料のシリコン酸化膜とはエッチング選択比が相異なるシリコン窒化膜系列（ＳｉＮまたはＳｉＯＮ）の物質で形成されうる。ワードライン構造物１０８の両側の活性領域に不純物をドーピングしてソース、ドレーン領域（図示せず）を形成する。その後、ワードライン構造物１０８が形成された半導体基板１００の上部に第１層間絶縁膜１１２を蒸着する。ここで、第１層間絶縁膜１１２としてはシリコン酸化膜系列の絶縁膜が使われ、ワードライン構造物１０８間の空間が十分に埋め込まれる程の厚さに蒸着する。その後、セル領域の活性領域が露出されるように第１層間絶縁膜１１２を所定部分をエッチングする。
【００３１】
次に、プラグ用導電層、例えば、ドーピングされたポリシリコン膜を露出されたワードライン構造物１０８間の空間が十分に埋め込まれるように蒸着した後、ワードライン構造物１０８の表面が露出されるようにＣＭＰして隣接するワードライン構造物１０８間にコンタクトプラグ１１０を形成する。
【００３２】
第１層間絶縁膜１１２及びコンタクトプラグ１１０の上部に第２層間絶縁膜１１４を形成する。この時、第２層間絶縁膜１１４としてはシリコン酸化膜系列またはシリコン窒化膜系列の絶縁膜が使われうる。
【００３３】
引続き、コンタクトプラグ１１０のうち選択された部分、すなわち、ドレーン領域とコンタクトされたコンタクトプラグ（図示せず）とが露出されるように第２層間絶縁膜１１４の所定部分をエッチングした後、露出されたコンタクトプラグとコンタクトされるようにビットライン構造物１１８を形成する。この時、ビットライン構造物１１８はビットライン１１６と、ビットライン１１６の上面及び側面を取り囲んでいる絶縁物１１７とを含む。この時、ビットライン１１６を取り囲む絶縁物１１７も、第１層間絶縁膜１１２を構成するシリコン酸化膜とはエッチング選択比が相異なるシリコン窒化膜などの物質で形成される。このようなビットライン構造物は次のように形成される。まず、第２層間絶縁膜の上部に導電層及びエッチング阻止用絶縁膜を順次積層する。その後、エッチング阻止用絶縁膜及び導電層を所定形態にパターニングした後、パターニングされたエッチング阻止用絶縁膜及び導電層の側壁にエッチング阻止用絶縁物よりなるスペーサを形成する。ここで、パターニングされた導電層はビットライン１１６になり、エッチング阻止用絶縁膜及びスペーサはビットライン１１６を取り囲んでいる絶縁物１１７になる。ビットライン構造物１１８が形成された半導体基板１００の結果物の上部に第３層間絶縁膜１２０及びエッチング阻止層１２２を順次形成する。この時、第３層間絶縁膜１２０は第１層間絶縁膜１１２と同じくシリコン酸化膜系列の絶縁膜で形成され、エッチング阻止層１２２はシリコン酸化膜系列の絶縁膜とエッチング選択比が相異なる物質、例えば、シリコン窒化膜またはシリコン窒酸化膜で形成される。
【００３４】
その後、図２Ｂを参照して、以後形成されるキャパシタと電気的にコンタクトされるコンタクトプラグ１１０が露出されるようにエッチング阻止層１２２及び層間絶縁膜１２０、１１４の所定部分をエッチングしてストレージノードコンタクトホールｓｔを形成する。この時、エッチング阻止層１２２はストレージノードコンタクトホールｓｔの形成時、誤整列を防止する役割をする。その後、ストレージノードコンタクトホールｓｔが十分に埋め込まれるように、半導体基板１００の上部に導電層を蒸着した後、この導電層をＣＭＰして、ストレージノードコンタクトホールｓｔ内にストレージノードコンタクトプラグ１２４を形成する。その後、ストレージノードコンタクトプラグ１２４とコンタクトされるように公知の方法でシリンダー形態のストレージノード電極１２６を形成する。以下、ストレージノードコンタクトプラグ１２４及びストレージノード電極１２６を含む媒体を下部電極１２８と称する。ここで、隣接する下部電極１２８間には第２層間絶縁膜１１４、第３層間絶縁膜１２０及びエッチング阻止層１２２が存在する。
【００３５】
図２Ｃを参照して、下部電極１２８、すなわち、ストレージノード電極１２６とストレージノードコンタクトプラグ１２４との間に存在するエッチング阻止層１２２（図２Ｂ参照）を公知のシリコン窒化膜除去方式で選択的に除去する。望ましくは、下部電極１２８に影響を及ぼさないように湿式エッチング方式で除去する。この時、エッチング阻止層１２２を構成する物質は第３層間絶縁膜１２４を構成するシリコン酸化膜とはエッチング選択比が相異なるので、エッチング阻止層１２２だけ選択的に除去される。その後、下部電極１２８間の第３層間絶縁膜１２４を除去する。同様に、下部電極１２８の影響なしに第３層間絶縁膜１２４が選択的に除去されるように、第３層間絶縁膜１２４を湿式エッチングする。このように下部電極１２８間のエッチング阻止層１２２及び第３層間絶縁膜１２０の除去によって下部電極１２８間には所定の空間が与えられ、ストレージノード電極１２６はもとより、ストレージノードコンタクトプラグ１２４の側壁部が一部露出される。この時、ストレージノードコンタクトプラグ１２４の一定深さだけビットライン構造物１１８間に介在され、ビットライン構造物１１８によってストレージノードコンタクトプラグ１２４が支持される。
【００３６】
次に、図２Ｄに示されたように、露出された下部電極１２８、すなわち、ストレージノード電極１２６及びストレージノードコンタクトプラグ１２４の表面に誘電体膜１３０を蒸着する。この時、誘電体膜１３０としてはＮＯ（ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）膜またはタンタル酸化膜などが利用される。その後、誘電体膜１３０が形成された半導体基板１００の上部にプレート電極１３２を形成してキャパシタを完成する。
【００３７】
この時、誘電体膜１３０がストレージノード電極１２６だけでなくストレージノードコンタクトプラグ１２４の側壁面にも被覆されるので、下部電極１２８の表面積は実質的に増加する。これにより、下部電極１２８の高さが従来と同一であってもキャパシタンスはかなり増大する。合わせて、キャパシタの高さを高めなくてもキャパシタンスを向上させうるので、セル領域のアスペクト比はもとより、セル領域と周辺領域との段差も緩和される。
【００３８】
【発明の効果】
以上述べたように、本発明によれば、ストレージノード電極及びストレージノードコンタクトプラグより構成される下部電極間のエッチング阻止層及び層間絶縁膜を選択的に除去する。その後、露出された下部電極の表面に誘電体膜を形成した後、プレート電極を形成する。
【００３９】
これにより、誘電体膜がストレージノード電極はもとより、ストレージノードコンタクトプラグの側壁面にまで形成されるので、結果的に下部電極の表面積が増大する。したがって、ストレージノード電極の高さを高めなくても高いキャパシタンスを確保でき、セル領域のアスペクト比及びセル領域と周辺領域との段差を縮められる。
【００４０】
また、下部電極間の層間絶縁膜の除去時にブリッジの原因であるエッチング阻止層を同時に除去することによって下部電極間のブリッジ問題を解決できる。合わせて、エッチング阻止層が除去されることによってストレスが大きく減少し、脱気を容易に行えるので、素子特性を向上させうる。
【００４１】
その他、本発明の要旨を抜け出さない範囲で多様に変更実施できる。
【図面の簡単な説明】
【図１Ａ】  従来の集積回路メモリ素子の製造方法を説明するため断面図であって、最初の段階を示す図である。
【図１Ｂ】  図１Ａの次の段階を示す図である。
【図１Ｃ】  図１Ｂの次の段階を示す図である。
【図２Ａ】  本発明の実施形態による集積回路メモリ素子及びその製造方法を説明するための断面図であって、最初の段階を示す図である。
【図２Ｂ】  図２Ａの次の段階を示す図である。
【図２Ｃ】  図２Ｂの次の段階を示す図である。
【図２Ｄ】  図２Ｃの次の段階を示す図である。
【符号の説明】
１００  半導体基板
１０２  素子分離膜
１０８  ワードライン構造物
１１０  コンタクトプラグ
１１２  第１層間絶縁膜
１１４  第２層間絶縁膜
１１８  ビットライン構造物
１２４  ストレージノードコンタクトプラグ
１２６  ストレージノード電極
１２８  下部電極
１３０  誘電体膜
１３２  プレート電極
【図１Ａ】
0004391060.tif 000002
【図１Ｂ】
0004391060.tif 000003
【図１Ｃ】
0004391060.tif 000004
【図２Ａ】
0004391060.tif 000005
【図２Ｂ】
0004391060.tif 000006
【図２Ｃ】
0004391060.tif 000007
【図２Ｄ】
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