(57)【特許請求の範囲】
【請求項１】
ゲート誘電体の製造方法において、
ａ．半導体構造体上に低Ｋ値の誘電層を形成するステップと、
ｂ．前記低Ｋ値の誘電層上にダミー誘電層を形成するステップと、
ｃ．前記ダミー誘電層に第一のゲート開口部、及び前記低Ｋ値の誘電層に第二のゲート開口部を形成し得るように、前記ダミー誘電層及び低Ｋ値の誘電層をパターン化するステップと、
ｄ．前記第一のゲート開口部を開けるべく、前記ダミー誘電層を選択的に前記低Ｋ値の誘電層に対して等方性エッチングして、段付きのゲート開口部を形成するステップと、
ｅ．前記ダミー誘電体上、並びに前記段付きのゲート開口部内に露出した前記ダミー誘電体側面、前記低Ｋ値の誘電層側面、及び前記半導体構造体上に、高Ｋ値の誘電層を形成するステップと、
ｆ．前記ダミー誘電体層上、及び前記ゲート開口部内を埋め込むようにゲート電極層を形成した後、当該ゲート電極層、及び前記高Ｋ値の誘電層を、前記ダミー誘電体層上に至るように平面状化することにより、前記高Ｋ値の誘電層上にゲート電極を形成するステップと、
ｇ．前記ゲート電極を形成した後、前記ダミー誘電層を除去するステップと、
ｈ．前記ダミー誘電層を除去した後、前記ゲート電極に隣接する前記半導体構造体に軽くドープしたソース及びドレーン領域を形成するステップと、
ｉ．前記軽くドープしたソース及びドレーン領域を形成した後、前記ゲート電極に隣接してスペーサを形成するステップと、
ｊ．前記スペーサに隣接して前記半導体構造体内にソース及びドレーン領域を形成するステップと
を備える、ゲート誘電体の製造方法。
【請求項２】
請求項１の製造方法において、前記低Ｋ値の誘電層がフッ化二酸化ケイ素から成る、ゲート誘電体の製造方法。
【請求項３】
請求項１の製造方法において、前記高Ｋ値の誘電体がＺｒＳｉＯ４から成る、ゲート誘電体の製造方法。
【請求項４】
請求項１の製造方法において、前記高Ｋ値の誘電体がＺｒＯ２、Ｔａ２Ｏ５、ＴｉＯ２、Ｓｉ３Ｎ４又はＡｌ２Ｏ３から成る、ゲート誘電体の製造方法。
【請求項５】
請求項１の製造方法において、軽くドープしたソース及びドレーン領域が、前記ゲート電極に隣接して、前記高Ｋ値の誘電層が該軽くドープしたソース及びドレーン領域の長さの１０％以内で伸びるように、形成される、製造方法。
【請求項６】
請求項１の製造方法において、軽くドープしたソース及びドレーン領域が、前記ゲート電極に隣接して、Ｓｉ３Ｎ４からなる前記高Ｋ値の誘電層が該軽くドープしたソース及びドレーン領域の略長さだけ伸びるように、形成される、製造方法。
【請求項７】
請求項１の製造方法において、前記低Ｋ値の誘電層が約３０Å乃至１００Åの範囲の厚さであり、前記高Ｋ値の誘電体が約１０Å乃至１００Åの範囲の厚さである、製造方法。
【請求項８】
請求項１の製造方法において、前記段付き開口部が、段幅が約０．０１μｍ乃至０．０２μｍの範囲にある、約０．０８μｍ乃至０．５０μｍの範囲の幅を有する、製造方法。
【請求項９】
請求項１の製造方法において、前記低Ｋ値の誘電層が前記軽くドープしたソース及びドレーン領域の少なくとも一部分の上を伸びる、製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、全体として、半導体デバイスの製造、より具体的には、異なる誘電率を有する領域を持つゲート誘電体を製造する方法に関する。
【０００２】
【従来の技術】
ＭＯＳ（メタル−オン−シリコン）トランジスタ技術において、シリコン基板上にゲート誘電体が形成され、ゲート誘電体上にゲート電極が形成される。ゲート電極及びゲート誘電体に隣接してソース及びドレーン領域が形成される。ゲート電極に電圧が印加されると、電子（ＮＭＯＳ）又は正孔（ＰＭＯＳ）が、チャネルとして既知である、ゲート誘電体の下方のシリコン基板領域を横断するように流れる。チャネル長さが短くなるのに伴い、ＮＭＯＳトランジスタ内の電子は電界からゲート誘導層に入るため十分なエネルギーを得て、電子はこのゲート誘導層内に捕捉されて、ゲートのしきい値電圧を変化させる（例えば、熱キャリア効果）。
【０００３】
熱キャリア効果を低下させるため、チャネルをソース／ドレーンとの間に軽くドープしたドレーン領域ＬＤＤが形成されて、電界を減少させる。しかし、ＬＤＤ内での不純物の濃度が低下するため、寄生抵抗を発生させ、駆動電流を少なくして、トランジスタの速度を遅くする。
【０００４】
ＬＤＤの構造のＭＯＳトランジスタの別の問題点は、ゲート電極がその間に薄いゲート誘電体がある状態でＬＤＤ領域上に重なり合う結果、オーバーラップ・キャパシタンス(overlap capacitance)と称される容量が生じ、トランジスタの速度は更に遅くなる。
【０００５】
上述した色々な難点を解決することの重要性は、関連する特許及び技術文献に記載されているように、この課題を目的とする広範囲に亙る技術開発により証明される。特許文献における最も近く且つ多分、より関係のある技術開発は、次の特許を検討することにより理解できる。
【０００６】
米国特許第５，９５２，７００号（ヨーン（Ｙｏｏｎ））には、ゲートの一側部上に２層のゲート誘電体を形成する方法が記載されている。
米国特許第５，６７７，２１７号（ツエング（Ｔｓｅｎｇ））には、ゲートのドレーン側部上にのみＬＤＤ構造体が形成され、絶縁体層又はオフセットマスクの開口部を使用してゲートのドレーン側にのみ２層の絶縁体が形成される、ゲートプロセスが記載されている。
【０００７】
米国特許第４，１９６，５０７号（バプティスト（Ｂａｐｔｉｓｔｅ））には、しきい値調節のインプラント用のマスクを提供すべくチャネル領域上に酸化物をアンダーカットするため横方向エッチング法を使用してトランジスタゲートを製造する方法が記載されている。
【０００８】
米国特許第５，９２０，１０３号（フルフォード（Ｆｕｌｆｏｒｄ）ら）には、ＲＴＡを使用してドレーンの側端縁上のゲート誘電体を改造する方法が記載されている。
【０００９】
【発明が解決しようとする課題】
本発明の１つの目的は、誘電率の異なる領域を有するゲート誘電体を製造する方法を提供することである。
【００１０】
本発明の別の目的は、熱キャリア効果及びオーバーラップ・キャパシタンスを減少させつつ、ゲートチャネル内の駆動電流を増大させる方法を提供することである。
【００１１】
本発明の別の目的は、有害な短チャネル効果及びオーバーラップ・キャパシタンスを生じさせることなく、チャネルの長さを短縮する方法を提供することである。
【００１２】
【課題を解決するための手段】
上記の目的を実現するため、本発明は、誘電率の異なる領域を有するゲート誘電体を製造する方法を提供する。低Ｋ値の誘導層が半導体構造体上に形成される。ダミー誘導層が低Ｋ値の誘電層上に形成される。開口部を形成し得るようにダミー誘電層及び低Ｋの値誘電層をパターン化する。段付きのゲート開口部を形成し得るように、ダミー誘電層を、低Ｋ値の誘電層に対して選択的な等方性エッチングを行う。ダミー誘電体の上方で且つ段付きのゲート開口部内にて高Ｋ値の誘電層を形成する。高Ｋ値の誘電層上にゲート電極を形成する。
【００１３】
本発明は、従来技術に優る顕著な改良を実現する。誘電率が異なる領域を有するゲート誘電体を形成することができる。高Ｋ値の誘電領域はゲートチャネル内の駆動電流が増加することを許容する。ゲート電極の端縁における低Ｋ値の誘電領域は、熱キャリア効果及びオーバーラップ・キャパシタンスを減少させる。本発明のゲート誘電体は、有害な短チャネル効果及びオーバーラップ・キャパシタンスを生じさせずに、チャネルの長さを短縮する方法を提供する。
【００１４】
本発明は、既知の方法技術にてこれらの有利な点を実現する。しかし、本明細書の後半部分及び添付図面を参照することにより、本発明の性質に有利な点を更に理解することができる。
【００１５】
【発明の実施の形態】
本発明による半導体デバイスの特徴及び有利な点並びに本発明に従ってかかる半導体デバイスを製造する方法の更なる詳細は、同様又は相応する要素、領域及び部分を同様の参照番号で表示する添付図面と共に以下の説明から一層明確に理解されよう。
【００１６】
添付図面を参照して本発明を詳細に説明する。本発明は、異なる誘電率を有する領域を持つゲート絶縁体を製造する方法を提供するものである。熱キャリア効果が最も生じ易いチャネルの端縁にて、ゲート誘電体は、高Ｋ値の誘電領域及び低Ｋ値の誘電領域の双方を備えている。チャンネルの中間にて、ゲート誘電体は高Ｋ値誘電領域のみを備えており、オーバーラップ・キャパシタンスが減少した駆動電流を許容する。
【００１７】
図１を参照すると、本発明は、半導体構造体（１１）を提供することにより開始する。半導体構造体（１１）は、単結晶シリコン、又は現在既知又は後で開発されるシリコン・オン・インシュレータ（ＳＯＩ）構造体のような同様の構造体のような半導体材料から成るウエハすなわち基板を含むことが可能であることを理解すべきである。半導体構造体（１１）は、基板又は同様の構造体上に形成された１つ以上の導電層及び／又は絶縁層と、基板又は同様の構造体上に又はその上方に形成された１つ又は２つ以上の能動素子及び／又は受動素子を含むことが可能であることを更に理解すべきである。
【００１８】
図１を更に参照すると、半導体構造体（１１）上に低Ｋ値の誘電層（２０）が形成され、低Ｋ値の誘電層（２０）上にダミー誘電層（４０）が形成される。ゲート誘電体の端縁に低Ｋ値の領域を形成するため低Ｋ値の誘電層（２０）を使用する。該低Ｋ値の誘電層（２０）は、約３０Å乃至１００Åの範囲の厚さであることが好ましく、また、好ましくは、フッ化二酸化ケイ素(fluorinated silicon dioxide)、炭素ドープ二酸化ケイ素又は低Ｋ値のポリマーである薄層のように形成することのできる任意の低Ｋ値の材料から成るものとすることができる。低Ｋ値の材料とは、誘電率が３．９以下の材料であると理解すべきである。
【００１９】
ダミー誘電層（４０）は、低Ｋ値の誘電層（２０）に対して選択的にエッチングすることのできる任意の誘電材料から成る。例えば、フッ化二酸化ケイ素の低Ｋ値の誘電層（２０）上にて、ダミー誘電層（４０）は、窒化ケイ素(silicon nitride)から成るものとすることができる。ダミー誘電層は、所望のゲート電極に対して十分な厚さであることが必要である。
【００２０】
図１を更に参照すると、ダミー誘電層（４０）に第一のゲート開口部（４５）を形成、及び低Ｋ値の誘電層（２０）に第二のゲート開口部（２５）を形成するため、ダミー誘電層（４０）及び低Ｋ値の誘電層（２０）をパターン化する。第一のゲート開口部（４５）及び第二のゲート開口部（２５）は、所期のゲート電極の所望の幅よりも狭い。第二のゲート開口部（２５）は、約０．０６μｍ(microns)乃至０．４８μｍ(microns)の範囲の幅を有することが好ましい。
【００２１】
次に、図２を参照すると、第一のゲート開口部（４５）を開けるために、ダミー誘電層（４０）は、低Ｋ値の誘電層（２０）に対して選択的に等方性エッチングされる。この選択的な等方性エッチングは、段付きのゲート開口部（５５）を形成する。窒化ケイ素から成るダミー誘電層（４０）及びフッ化二酸化ケイ素から成る低Ｋ値の誘電層（２０）に対して、選択的な等方性エッチングは、高温のリン酸(hot phosphoric acid)によって行うことができる。段付き開口部（５５）は、段幅（５１）が約０．０１μｍ乃至０．０２μｍの範囲である、約０．０８μｍ乃至０．５０μｍの範囲の段付き開口部幅（５９）を有することが好ましい。
【００２２】
次に、図３を参照すると、ダミー誘電層（４０）上で且つ段付きゲート開口部（５５）内にて高Ｋ値の誘電層（６０）が形成される。この高Ｋ値の誘電層（６０）は、非限定的に、ＺｒＯ2、Ｔａ2Ｏ5、ＴｉＯ2、Ｓｉ3Ｎ4、ＺｒＳｉＯ4、又はＡｌ2Ｏ3、最も好ましくは、ＺｒＳｉＯ4を含む、現在既知である、又は後に開発される高Ｋ値の材料の任意のものから成るものとすることができる。高Ｋ値の誘電層（６０）は、スパッタリングにより約１０Å乃至１００Åの範囲の厚さに形成することが好ましい。高Ｋ値の材料は、誘電率が３．９以上、好ましくは、８．０以上の材料であると理解すべきである。
【００２３】
次に、図４を参照すると、高Ｋ値の誘電層（６０）上にゲート電極層（８０）が形成される。このゲート電極層は、当該技術分野で既知であるように、金属、ポリシリコン、又は金属及び／又はポリシリコン膜の組み合わせ体とすることができる。ゲート電極は、段付き開口部（５５）をオーバフィルするのに十分な厚さである。
【００２４】
図５に図示するように、ゲート電極層（８０）及び高Ｋ値の誘電層（６０）は、ダミー誘電層（４０）上に至るように平面状化されてゲート電極（８０Ａ）を形成する。この平面状化は、当該技術分野にて既知であるように、化学−機械的ポリシング（ＣＭＰ）法を使用して行うことが最も好ましい。ダミー誘電層（４０）は、ＣＭＰストッパとして機能することが好ましい。
【００２５】
次に、図６を参照すると、好ましくは、高Ｋ値の誘電層（６０）に対してダミー誘電体を選択的にエッチングする、エッチング剤を使用してダミー誘電層（図示せず）を除去する。例えば、窒化ケイ素から成るダミー誘電層を、ＺｒＯ2（二酸化ジルコニウム）から成る高Ｋ値の誘電層に対して選択的にエッチングすることができる。
【００２６】
当該技術分野にて既知であるように、不純イオン注入及び拡散アニールによりゲート電極（８０Ａ）に隣接する半導体構造体（１１）に軽くドープしたソース及びドレーン領域（ＬＤＤｓ）（９１）を形成することができる。当該技術分野にて既知であるように、ゲート電極（８０Ａ）に隣接してスペーサ（９２）を形成することができる。次に、スペーサ（９２）に隣接する半導体構造体（１１）にソース及びドレーン領域を形成することができる。軽くドープしたソース及びドレーン領域を形成した後、低Ｋ値の誘電層（２０）は、軽くドープしたソース及びドレーン領域の少なくとも一部分の上を伸びる。好ましくは、低Ｋ値の誘電層（２０）は、軽くドープしたソース及びドレーン領域の長さの１０％以内の距離を伸びるようにする。最も好ましくは、低Ｋ値の誘電層（２０）は、軽くドープしたソース及びドレーン領域の略長さに等しい距離だけ伸びるようにする。
【００２７】
本発明の重要な利点は、誘電率の異なる領域を有するゲート誘電体が形成される点である。本発明のゲート誘電体は、熱キャリア効果及びオーバーラップ・キャパシタンスを減少させつつ、ゲートチャネル内の駆動電流を増加させる方法を提供する。
【００２８】
その好ましい実施の形態に関して本発明を特定的に図示し且つ説明したが、本発明の精神から逸脱せずに、形態及び細部の点で色々な変更を為すことが可能であることが当該技術分野の当業者に理解されよう。
【図面の簡単な説明】
【図１】本発明に従って異なる誘電率を有する領域を持つゲート誘電体を製造する方法の断面図である。
【図２】図１のゲート誘電体を製造する方法の次の段階を示す断面図である。
【図３】図１のゲート誘電体を製造する方法の後続の段階を示す断面図である。
【図４】図１のゲート誘電体を製造する方法の後続の段階を示す断面図である。
【図５】図１のゲート誘電体を製造する方法の後続の段階を示す断面図である。
【図６】図１のゲート誘電体を製造する方法の後続の段階を示す断面図である。
【符号の説明】
１１  半導体構造体              ２０  低Ｋ値の誘電層
２５  第二のゲート開口部        ４０  ダミー誘電層
４５  第一のゲート開口部        ５１  段幅
５５  段付きのゲート開口部      ５９  段付きの開口部幅
６０  高Ｋ値の誘電層            ８０  ゲート電極層
８０Ａ  ゲート電極
９１  軽くドープしたソース及びドレーン領域（ＬＤＤｓ）
９２  スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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