(57)【特許請求の範囲】
【請求項１】
ワード線の活性化により複数のメモリセルが接続される複数のビット線をデータ入出力線に接続する複数のコラム選択スイッチと、
前記ワード線の活性状態において、対応するコラム選択スイッチを選択するコラム選択部と、
外部制御端子に入力される外部制御信号のノイズを除去した信号を確定制御信号として出力する第１グリッチキャンセラ回路と、
外部アドレス端子に入力される外部アドレス信号のノイズを除去した信号を確定アドレス信号として出力する第２グリッチキャンセラ回路とを備え、
前記ワード線の非活性化を指示する前記外部制御信号が前記外部制御端子に入力された以後に、前記外部アドレス端子に前記外部アドレス信号が入力される場合に、前記コラム選択部への前記確定アドレス信号の伝搬に先行するように、前記第１グリッチキャンセラ回路に入力される前の前記外部制御信号に基づいて、前記コラム選択部が非活性化されることを特徴とする半導体記憶装置。
【請求項２】
前記第１グリッチキャンセラ回路と前記第２グリッチキャンセラ回路とは、前記外部制御端子または前記外部アドレス端子への入力信号の遷移から所定遅延時間の後に、前記確定制御信号および前記確定アドレス信号を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記外部制御信号に対応する確定制御信号は、プリチャージ信号であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記コラム選択部の非活性化は、前記外部制御信号に基づいてアドレス遷移信号を非活性化することで行われることを特徴とする請求項１乃至３の少なくとも何れか１項に記載の半導体記憶装置。
【請求項５】
ワード線の活性状態において、
外部アドレス端子に入力される外部アドレス信号のノイズを除去したアドレス信号を出力し、
外部制御端子に入力される外部制御信号のノイズを除去した制御信号を出力し、
前記外部制御信号に基づきワード線を非活性化し、
前記ワード線の非活性化を指示するための外部制御信号が前記外部制御端子に入力された以後に、前記外部アドレス端子に外部アドレス信号が入力される場合、ノイズを除去された前記アドレス信号に基づいて対応するビット線とデータ入出力線との接続が行われる前に、ノイズが除去される前の前記外部制御信号に基づいて前記ビット線と前記データ入出力線との接続が禁止されることを特徴とする半導体記憶装置の制御方法。
【請求項６】
前記外部アドレス端子および前記外部制御端子への入力信号の遷移から所定遅延時間の後に、前記入力信号が、有効な外部アドレス信号および有効な外部制御信号であるか否かが確定されることを特徴とする請求項５に記載の半導体記憶装置の制御方法。
【請求項７】
前記外部制御信号に対応する制御信号は、プリチャージ信号であることを特徴とする請求項５または６に記載の半導体記憶装置の制御方法。
【請求項８】
前記ビット線と前記データ入出力線との接続の禁止は、前記外部制御信号に基づいてアドレス遷移信号を非活性化することで行われることを特徴とする請求項５乃至７の少なくとも何れか１項に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、活性状態において、アドレス遷移に応じて、対応するメモリセルにデータアクセスする半導体記憶装置とその制御方法に関するものであり、特に、メモリセルへのデータアクセスの際に減少するメモリセルのデータ記憶レベルを、データアクセス以後に回復させる必要がある半導体記憶装置とその制御方法に関するものである。
【０００２】
【従来の技術】
メモリセルへのデータ記憶をセルキャパシタへの電荷蓄積で行なう、ＤＲＡＭに代表される半導体メモリでは、データアクセスにおいて、セルキャパシタがビット線に接続されてセンスアンプにより増幅された後に、ビット線がデータ線に接続されてデータの入出力が行なわれる。ここで、データ線の電圧レベルは、高速アクセス性能を確保するため、ビット線の電圧レベルに比して制限された電圧レベルである場合がある。また、データ線が複数のビット線に共有される場合、ビット線との接続に先立ち、データ線の電圧レベルを所定の電圧レベルにプリチャージ若しくはイコライズすることも考えられる。従って、データ線が何れの状態でビット線と接続されたとしても、ビット線の電圧レベルとデータ線の電圧レベルとは異なっており、ビット線の電圧レベルがデータ線より電圧干渉を受けることとなる。例えば、高電圧レベルのビット線は電圧低下し低電圧レベルのビット線は電圧上昇する。このとき、ビット線はセルキャパシタと接続されているためデータの記憶レベルも同時に低下してしまい、いわゆるディスターブ現象が発生する。ディスターブ現象により電圧干渉を受けたビット線は、データ線との切り離しの後、センスアンプにより増幅されることにより回復される。
【０００３】
また、上記の半導体メモリに対するデータアクセス機能の１つとして、アドレスアクセス機能なるものがある。半導体メモリの活性状態において、入力されるアドレスの随時の遷移に応じて、対応するメモリセルにデータアクセスを行なう機能である。複数のビット線においてデータを増幅しておき、アドレスの随時の遷移に応じて、対応するビット線を選択してデータ線に接続することによりアクセスを実現することができる。非同期にアドレスの遷移を受け付けることができる半導体メモリの機能である。
【０００４】
図７に、データアクセスに際してディスターブ現象を伴う半導体メモリに対して、アドレスアクセス機能を備える場合の動作波形を示す。外部命令により半導体メモリが活性化されると、ワード線ＷＬが立ち上り、複数のビット線ＢＬ０〜ＢＬＸがメモリセルに接続されて、ビット線対（ＢＬ０ＺとＢＬ０Ｘ〜ＢＬＸＺとＢＬＸＸ）が差動増幅される。その後、アドレスＡＤＤがアドレス信号ＡＤＤ０に遷移すると、対応するビット線ＢＬ０をデータ線に接続するため、コラム選択線ＣＬ０がパルス駆動される。このとき、電圧レベルの異なるデータ線が差動増幅されているビット線対（ＢＬ０ＺとＢＬ０Ｘ）に接続されるので、ビット線対（ＢＬ０ＺとＢＬ０Ｘ）は電圧干渉を受け、電圧レベル差が低下する。この電圧低下は、コラム選択線ＣＬ０の選択が終了した後には、差動増幅が継続されていることにより回復する。アドレス信号ＡＤＤ０への遷移によりアクセス時間ｔＡＡＣ０でコラム選択線ＣＬ０が選択される（図７中、（１）参照）。
【０００５】
外部命令により半導体メモリが活性状態の間は（図７においては、外部命令がローレベルの信号状態）、アドレスＡＤＤの遷移は非同期に随時行なわれるので、最終のアドレス遷移は、外部命令の非活性化のタイミングと同時に行なわれる場合である。図７におけるアドレス信号ＡＤＤＸへの遷移がこれに対応する。この場合、半導体メモリの内部回路構成や内部回路の動作速度によっては、アドレス信号ＡＤＤＸへの遷移に対応するアドレスアクセスに伴うコラム選択線ＣＬＸの選択中に、外部命令の非活性化に伴いワード線ＷＬが非活性となってしまう場合が考えられる。コラム選択線ＣＬＸの選択によりビット線とデータ線とが接続されて、ディスターブ現象が発生しているタイミングで、ワード線ＷＬが非活性となってしまう。メモリセルには、ディスターブ現象により低い電圧レベルの蓄積電荷しか蓄積することができなくなり、データの保持特性が悪化してしまう（図７中、（２）参照）。
【０００６】
上記のデータ保持特性の悪化現象を避けるため、従来より、図８に示す回路構成が考えられている。図８の回路構成における動作波形を図９に示す。外部から入力されるアドレス信号ＣＡｎおよび外部命令ＥＸｎは、アドレスバッファ１０〜１０および入力バッファ１８（〜１８）と、グリッチノイズを除去するグリッチキャンセラ１２〜１２および２０（〜２０）を介して、信号ＣＡＧｎおよびＥＸＧｎとして半導体メモリに入力される。グリッチキャンセラ１２〜１２とコラム選択回路１６との間には遅延回路１４〜１４が備えられている。コラム選択回路１６に伝播する遅延信号ＣＡＧＤｎの信号ＣＡＧｎからの遅延時間τＤは、信号ＥＸＧｎが外部命令判定回路２２において判定されてプリチャージ信号ＰＲＥが出力される時間に比して長い時間に設定されている。これにより、プリチャージ信号ＰＲＥに対して遅延信号ＣＡＧＤｎが遅れて伝播することとなり、プリチャージ信号ＰＲＥによりコラム選択回路１６を非活性化して、コラム選択信号ＣＬｎをマスクする。コラム選択信号ＣＬｎとワード線ＷＬとが重なって出力されることはない。
【０００７】
ここで、外部命令判定回路２２が備えられているのは、外部命令ＥＸｎが複数の信号であり、信号間の組み合わせにより、命令が設定されていることを表している。単独の外部命令ＥＸｎにより命令が設定される場合には、外部命令判定回路２２は不要である。
【０００８】
【発明が解決しようとする課題】
上記の従来技術（図８、図９）では、外部命令ＥＸｎによる非活性化のタイミングにおいて、アドレス信号ＣＡｎの入力経路に遅延回路１４備えて遅延時間τＤを付加することにより、アドレス信号ＣＡｎの遷移に伴う遅延信号ＣＡＧＤｎの伝播時間を遅延させて、コラム選択信号ＣＬｎの選択とワード線ＷＬの非活性化との重なりを防止してメモリセルへのデータ保持特性の悪化を防止していた。
【０００９】
しかしながら、アドレス信号の伝播経路上に遅延回路１４が備えられることにより、常に遅延時間τＤが付加されてしまうので、アドレスアクセスによるアクセス時間ｔＡＡＣは、回路構成によって達成することのできる本来の実力であるアクセス時間ｔＡＡＣ０に加えて、遅延時間τＤが付加されてしまうこととなる。すなわち、アドレスアクセス時間ｔＡＡＣ＝ｔＡＡＣ０＋τＤとなる。回路構成により実現することができるアクセス動作の実力を充分に発揮することができず、高速アクセス動作の要求に充分に応えられないおそれがあり問題である。
【００１０】
また、遅延回路１４を外すことにより、回路構成によるアクセス動作の実力に応じたアドレスアクセス時間ｔＡＡＣ０でアドレスアクセス機能を実現ことは可能ではあるが、この場合には、外部命令ＥＸｎによる非活性化のタイミングにおいて、コラム選択信号ＣＬｎの選択とワード線ＷＬの非活性化との重なりにより、メモリセルへのデータ保持特性の悪化を招くこととなり問題である。
【００１１】
本発明は前記従来技術の問題点を解消するためになされたものであり、活性状態において、アドレス信号の随時の遷移に応じて、対応するメモリセルにデータアクセスするアドレスアクセス機能を有する半導体記憶装置について、アクセス時間の遅れを伴うことなく、非活性化状態への移行動作とアドレス信号の遷移によるデータアクセスとの重なりを防止して、メモリセルにおけるデータ保持特性の悪化現象が発生することのない半導体記憶装置とその制御方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体記憶装置は、ワード線の活性化により複数のメモリセルが接続される複数のビット線をデータ入出力線に接続する複数のコラム選択スイッチと、ワード線の活性状態において、対応するコラム選択スイッチを選択するコラム選択部と、外部制御端子に入力される外部制御信号のノイズを除去した信号を確定制御信号として出力する第１グリッチキャンセラ回路と、外部アドレス端子に入力される外部アドレス信号のノイズを除去した信号を確定アドレス信号として出力する第２グリッチキャンセラ回路とを備え、ワード線の非活性化を指示する外部制御信号が外部制御端子に入力された以後に、外部アドレス端子に外部アドレス信号が入力される場合に、コラム選択部への確定アドレス信号の伝搬に先行するように、第１グリッチキャンセラ回路に入力される前の外部制御信号に基づいて、コラム選択部が非活性化されることを特徴とする。
【００１３】
本発明の半導体記憶装置では、ワード線の活性化により複数のメモリセルが選択されて複数のビット線に接続されている状態において、第１グリッチキャンセラ回路が外部制御端子に入力される外部制御信号のノイズを除去した信号を確定制御信号として出力する。また、第２グリッチキャンセラ回路が外部アドレス端子に入力される外部アドレス信号のノイズを除去した信号を確定アドレス信号として出力する。そして、ワード線の非活性化を指示する外部制御信号が外部制御端子に入力された以後に、外部アドレス端子に外部アドレス信号が入力される場合に、コラム選択部への確定アドレス信号の伝搬に先行するように、第１グリッチキャンセラ回路に入力される前の外部制御信号に基づいて、コラム選択部が非活性化される。
【００１４】
また、本発明に係る半導体記憶装置の制御方法は、ワード線の活性状態において、外部アドレス端子に入力される外部アドレス信号のノイズを除去したアドレス信号を出力し、外部制御端子に入力される外部制御信号のノイズを除去した制御信号を出力し、外部制御信号に基づきワード線を非活性化し、ワード線の非活性化を指示するための外部制御信号が外部制御端子に入力された以後に、外部アドレス端子に外部アドレス信号が入力される場合、ノイズを除去されたアドレス信号に基づいて対応するビット線とデータ入出力線との接続が行われる前に、ノイズが除去される前の外部制御信号に基づいてビット線とデータ入出力線との接続が禁止されることを特徴とする。
【００１５】
本発明の半導体記憶装置の制御方法では、ワード線の活性状態において、外部アドレス端子に入力される外部アドレス信号からノイズを除去してアドレス信号として出力し、外部制御端子に入力される外部制御信号からノイズを除去して制御信号として出力する。また、外部制御信号に基づきワード線が非活性化される。このとき、ワード線の非活性化を指示するための外部制御信号が外部制御端子に入力された以後に、外部アドレス端子に外部アドレス信号が入力される場合、ノイズを除去されたアドレス信号に基づいて対応するビット線とデータ入出力線との接続が行われる前に、ノイズが除去される前の外部制御信号に基づいてビット線とデータ入出力線との接続が禁止される。
【００１６】
これにより、有効な外部制御信号であるか否かが確定される前の、外部制御端子に入力された信号の遷移に基づいて、ビット線とデータ入出力線との接続が禁止されるので、外部制御信号からノイズが除去され確定制御信号または制御信号として出力されてワード線が非活性化される時点では、外部アドレス端子に入力された信号からノイズが除去されて有効な確定アドレス信号またはアドレス信号であると確定されても、ビット線がデータ入出力線に接続されることはない。ワード線の非活性時に、ビット線とデータ入出力線との接続によるビット線のディスターブ現象が発生することはなく、メモリセルへのデータ保持特性が悪化することはない。
【００１７】
ビット線とデータ入出力線との接続と、ワード線の非活性化との重なりを防止するために、外部アドレス端子から外部アドレス信号の確定に至る信号経路に、伝播遅延等のタイミングを調整する手段を挿入する必要はなく、外部アドレス信号の遷移に応じて行われるデータアクセスに対するアクセス時間の遅延が増大することはない。
【００１８】
更に、本発明に係る半導体記憶装置は、第１グリッチキャンセラ回路と第２グリッチキャンセラ回路とは、外部制御端子または外部アドレス端子への入力信号の遷移から所定遅延時間の後に、確定制御信号および確定アドレス信号を出力することを特徴とする。
【００１９】
更に、本発明に係る半導体記憶装置の制御方法は、外部アドレス端子および外部制御端子への入力信号の遷移から所定遅延時間の後に、入力信号が、有効な外部アドレス信号および有効な外部制御信号であるか否かが確定されることを特徴とする。
【００２０】
上記の半導体記憶装置、および半導体記憶装置の制御方法では、外部制御端子および外部アドレス端子への入力信号の遷移に対して、外部制御信号および外部アドレス信号であると確定されるまでには所定遅延時間を要する。
【００２１】
これにより、所定遅延時間の時間差だけ先行して、ビット線とデータ入出力線との接続制御を行なうことができ、遷移した信号が有効な外部アドレス信号であると確定した場合に、外部アドレス信号の信号伝播に遅延を付加することなく、ワード線の非活性動作と、ビット線とデータ入出力線との接続動作との重なりを防止することができる。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
図１には、本発明の原理を説明する動作波形図を示す。外部命令ＥＸｎのハイレベル遷移による非活性化のタイミングと同時に、アドレス信号ＣＡｎが遷移する場合を示している。アドレス信号ＣＡｎの遷移は、外部端子から入力された後、信号ＣＡＢｎとしてグリッチノイズが除去されて信号ＣＡＧｎとして伝播する。この信号ＣＡＧｎに基づき、コラム選択信号ＣＬｎが選択されて最短のアドレスアクセス時間ｔＡＡＣ０が得られる。
【００３３】
一方、外部命令ＥＸｎは、アドレス信号ＣＡｎと同様に、外部端子から入力された後、グリッチノイズが除去される。更に、必要に応じて外部命令の判定を行なった上で判定結果がプリチャージである場合、プリチャージ信号ＰＲＥが出力されて非活性化動作が開始される。具体的には、ワード線ＷＬの非活性化が行なわれる。
【００３４】
本発明では、アドレス信号ＣＡｎの遷移からコラム選択信号ＣＬｎの選択までのアドレスアクセスの時間を最短のアクセス時間ｔＡＡＣ０に維持した上で、コラム選択信号ＣＬｎの選択とワード線ＷＬの非活性化のタイミングとの重なりを防止するために、従来技術において信号ＣＡＧｎに付加していた遅延時間τＤに代えて、コラム選択信号ＣＬｎをマスクする信号を、プリチャージ信号ＰＲＥに対して先行させる。
【００３５】
これにより、ワード線ＷＬが非活性化されるのに先立ち、コラム選択信号ＣＬｎをマスクすることができ、ワード線ＷＬの非活性化時に、コラム選択信号ＣＬｎが選択されることはなくなる。
【００３６】
【発明の実施の形態】
以下、本発明の半導体記憶装置およびその制御方法について具体化した実施形態を図２乃至図６に基づき図面を参照しつつ詳細に説明する。
【００３７】
図２は、本発明の実施形態に係る半導体メモリの回路ブロック図である。メモリセルＣ００乃至Ｃ１１は、各々、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１Ｚ、ＢＬ１Ｘとの間で接続制御される。ワード線ＷＬ０、ＷＬ１は、外部命令ＥＸｎに基づき制御部１から出力されるプリチャージ信号ＰＲＥが非活性化されることに応じて、ワードデコーダＷＤにより活性化されて、メモリセルＣ００、Ｃ１０またはＣ０１、Ｃ１１をビット線ＢＬ０Ｚ、ＢＬ１ＺまたはＢＬ０Ｘ、ＢＬ１Ｘに接続し、メモリセルＣ００、Ｃ１０またはＣ０１、Ｃ１１に記憶されている蓄積電荷をビット線ＢＬ０Ｚ、ＢＬ１ＺまたはＢＬ０Ｘ、ＢＬ１Ｘとの間で再分配する。ビット線対（ＢＬ０ＺとＢＬ０Ｘ）及び（ＢＬ１ＺとＢＬ１Ｘ）は、センスアンプ活性化信号ＳＡＥによりセンスアンプ制御回路ＳＣを介して制御されるセンスアンプＳＡ０及びＳＡ１により差動増幅される。
【００３８】
ワード線ＷＬ０またはＷＬ１が活性状態にあり、メモリセルの記憶データがビット線対（ＢＬ０ＺとＢＬ０Ｘ）及び（ＢＬ１ＺとＢＬ１Ｘ）において差動増幅されている状態で、コラムアドレス信号ＣＡｎが遷移すると、制御部１は、コラムアドレス信号ＣＡｎの信号遷移時のチャタリング等によるグリッチノイズを除去した上で、確定信号ＣＡＧｎを出力する。確定信号ＣＡＧｎは、コラム選択回路１６に入力され、遷移したコラムアドレス信号ＣＡｎに対応するビット線対（ＢＬ０ＺとＢＬ０Ｘ）または（ＢＬ１ＺとＢＬ１Ｘ）を選択するために各コラムデコーダ（コラムデコーダ０、コラムデコーダ１）においてデコードが行なわれる。
【００３９】
また、制御部１は、コラムアドレス信号ＣＡｎの信号遷移を検出して、アドレス遷移信号ＡＴＤｎを出力する。アドレス遷移信号ＡＴＤｎは、コラムアドレス信号ＣＡｎの信号遷移をトリガとするパルス信号であり、対応するコラムデコーダ（コラムデコーダ０またはコラムデコーダ１）に入力される。
【００４０】
コラム選択回路１６では、個々のコラムデコーダ（コラムデコーダ０、コラムデコーダ１）におけるデコード結果に応じて選択されるコラム選択信号ＣＬ０またはＣＬ１が、アドレス遷移信号ＡＴＤｎに同期したパルス信号として出力される。コラム選択信号ＣＬ０、ＣＬ１は、コラムゲートＴ０ＺおよびＴ０Ｘ、Ｔ１ＺおよびＴ１Ｘのゲート端子に接続されており、選択されたコラム選択信号ＣＬ０またはＣＬ１のパルス期間の間、対応するコラムゲートＴ０ＺおよびＴ０Ｘ、またはＴ１ＺおよびＴ１Ｘを導通し、対応するビット線対（ＢＬ０ＺとＢＬ０Ｘ）または（ＢＬ１ＺとＢＬ１Ｘ）と、データ線対（ＤＢと／ＤＢ）とを接続する。この接続期間に、ビット線対（ＢＬ０ＺとＢＬ０Ｘ）または（ＢＬ１ＺとＢＬ１Ｘ）に読み出されたデータがセンスバッファＳＢで増幅されて入出力バッファＩＯＢＵＦから出力される。また、入出力バッファＩＯＢＵＦに入力された書き込みデータが、図示しないライトアンプからデータ線対（ＤＢと／ＤＢ）を介して、ビット線対（ＢＬ０ＺとＢＬ０Ｘ）または（ＢＬ１ＺとＢＬ１Ｘ）に書き込まれる。ここでは、読み出し、書き込みについて、同じデータ線対（ＤＢと／ＤＢ）を経由する場合を例にとり説明したが、読み出しと書き込みとで異なるデータ線対を介してビット線対にアクセスされるように構成することもできる。
【００４１】
図２の回路構成では、制御部１が、コラムアドレス信号ＣＡｎの信号レベルの遷移に応じて、パルス状のアドレス遷移信号ＡＴＤｎを出力し、このアドレス遷移信号ＡＴＤｎをトリガとして、遷移したコラムアドレス信号ＣＡｎに対応するコラム選択信号ＣＬ０またはＣＬ１が選択されてデータアクセスが行なわれる。ワード線ＷＬ０またはＷＬ１が活性状態にあり、ビット線対（ＢＬ０ＺとＢＬ０Ｘ）及び（ＢＬ１ＺとＢＬ１Ｘ）にメモリセルの記憶データが差動増幅されている状態で、コラムアドレス信号ＣＡｎの随時の遷移ごとにデータアクセスが可能なアドレスアクセス機能を備えた回路構成である。
【００４２】
外部命令ＥＸｎに基づき、制御部１から出力されるプリチャージ信号ＰＲＥが活性化されると、ワード線非活性化回路２４が活性化し、ワードデコーダＷＤを制御して、活性化されていたワード線ＷＬ０またはＷＬ１を非活性化する。これに先立ち活性化されるコラム選択非活性化信号ＰＲＥ０は、コラム選択回路１６の非活性化端子（ＩＮＨ）に入力され、コラム選択回路１６が非活性化される。
【００４３】
制御部１およびアドレスアクセス機能に関する制御部分についての回路ブロック図を図３に示す。外部から入力されるコラムアドレス信号ＣＡｎおよび外部命令ＥＸｎは、アドレスバッファ１０〜１０および入力バッファ１８（〜１８）に入力される。アドレスバッファ１０〜１０および入力バッファ１８（〜１８）からは信号ＣＡＢｎおよびＥＸＢｎが出力され、信号遷移に伴うチャタリング等によるグリッチノイズを除去するグリッチキャンセラ１２〜１２および２０（〜２０）を介して、確定信号ＣＡＧｎおよびＥＸＧｎとして出力される。コラムアドレス信号ＣＡｎの確定信号ＣＡＧｎは、コラム選択回路１６に入力され、対応するビット線を選択するためにデコードされる。外部命令ＥＸｎの確定信号ＥＸＧｎは、必要に応じて備えられる外部命令判定回路２２により命令内容が判定される。図３においては、判定結果として非活性化命令が判定される場合を示しており、プリチャージ信号ＰＲＥがワード線非活性化回路２４に出力される。
【００４４】
また、外部命令ＥＸｎは、入力バッファ１８（〜１８）に入力された後、その出力信号ＥＸＢｎが、必要に応じて備えられている外部命令判定回路２２Ａに入力されている。外部命令ＥＸｎが非活性化命令である場合、プリチャージ信号ＰＲＥに先行して、コラム選択非活性化信号ＰＲＥ０がコラム選択回路１６に出力され、コラム選択回路１６を非活性化する。
【００４５】
図４には、外部命令ＥＸｎによる非活性化命令とコラムアドレス信号ＣＡｎの遷移とが同時に入力された場合に、両動作の干渉が防止される動作について示している。外部命令ＥＸｎおよびコラムアドレス信号ＣＡｎについて、有効な信号遷移に先立ちパルス状のグリッチノイズを有する信号遷移が入力されると、この信号遷移を受けた入力バッファ１８（〜１８）およびアドレスバッファ１０〜１０は、矩形波状に波形整形された同相の信号ＥＸＢｎおよびＣＡＢｎが出力する。
【００４６】
信号ＥＸＢｎおよびＣＡＢｎは、グリッチキャンセラ１２〜１２および２０（〜２０）に入力され、グリッチノイズの混入する信号遷移から所定時間の信号をカットして確定信号ＥＸＧｎおよびＣＡＧｎを出力する。ここで、グリッチノイズの混入する所定時間の信号をカットすることにより、確定信号ＥＸＧｎおよびＣＡＧｎは、信号ＥＸＢｎおよびＣＡＢｎに対して遅延した信号となる。
【００４７】
一方、外部命令ＥＸｎの同相信号である信号ＥＸＢｎは、グリッチを除去することなく外部命令判定回路２２Ａに入力される。命令判定の結果、非活性化命令であると判定される場合には、コラム選択非活性化信号ＰＲＥ０がコラム選択回路１６に向けて出力される。
【００４８】
ここで、図４では、コラム選択非活性化信号ＰＲＥ０を、信号ＥＸＢｎに対して判定時間分遅れた信号として表現しているが、外部命令ＥＸｎが単独の信号である場合には、外部命令判定回路２２Ａは不要であり、コラム選択非活性化信号ＰＲＥ０として、信号ＥＸＢｎをそのまま使用することも可能である。また、コラム選択非活性化信号ＰＲＥ０は、グリッチノイズが除去されていない信号ＥＸＢｎに基づき生成されているので、外部命令判定回路２２Ａとしてラッチ型の回路構成を用いず、信号ＥＸＢｎの信号レベルに応じて出力される信号であることが好ましい。コラム選択非活性化信号ＰＲＥ０は、外部命令ＥＸｎのグリッチノイズをそのまま出力することとなるが、プリチャージ信号ＰＲＥに先行して出力されるため、グリッチノイズ期間終了後の信号が安定した後に有効な出力が得られれば充分であるからである。
【００４９】
確定信号ＥＸＧｎについての命令判定の結果、外部命令判定回路２２から出力されるプリチャージ信号ＰＲＥに先行してコラム選択非活性化信号ＰＲＥ０が出力され、コラム選択回路１６が非活性化される。これにより、コラム選択回路１６の非活性化を、プリチャージ信号ＰＲＥに基づき制御されるワード線非活性化回路２４によるワード線ＷＬの非活性化に対して先行させることができる。コラム選択非活性化信号ＰＲＥ０の後にコラム選択回路１６に伝播するコラムアドレス信号ＣＡｎの確定信号ＣＡＧｎに対して、コラム選択信号ＣＬｎが選択されることはなく、ワード線ＷＬの非活性化動作と、コラム選択信号ＣＬｎの選択期間とが重なることはない。
【００５０】
図５は、図３に示した回路ブロック図の具体例である。コラムアドレス信号ＣＡ０、ＣＡ１が入力されるアドレスバッファ１０、１０は、イネーブル信号ＥＮにより入力信号が受け付け可能とされる、ＮＡＮＤゲートとインバータゲートとの直列接続により構成されている。イネーブル信号ＥＮがハイレベルの時、コラムアドレス信号ＣＡ０、ＣＡ１と同相の信号ＣＡＢ０、ＣＡＢ１が出力される。
【００５１】
外部命令ＥＸｎ（／ＯＥ、／ＣＥ）が入力される入力バッファ１８、１８も同様に、イネーブル信号ＥＮがハイレベルの時、入力信号と同相の信号ＯＥＢ、ＣＥＢが出力される。入力バッファ１８、１８では、イネーブル信号ＥＮは、インバータゲートで反転された後、ＮＯＲゲートに入力されており、後段にインバータゲートを備えて構成されている。
【００５２】
グリッチキャンセラ１２、１２および２０、２０も同等の構成を有している。以下では、グリッチキャンセラ１２、１２について説明する。入力される信号ＣＡＢ０、ＣＡＢ１は、上下２系統の信号経路に分割される。
【００５３】
上段の信号経路において、信号ＣＡＢ０、ＣＡＢ１は、ＮＯＲゲートＲ１の一方の入力端子に直接入力されると共に、偶数段のインバータゲートを備える遅延回路Ｄ１（遅延時間は、τＤ１）を介して他方の入力端子にも入力される。このＮＯＲゲートＲ１は、ローレベル遷移する信号ＣＡＢ０、ＣＡＢ１に対して、遅延回路Ｄ１の出力がローレベル遷移した後にハイレベルの信号を出力する。すなわち、ローレベル遷移するコラムアドレス信号ＣＡ０、ＣＡ１に対して、遅延時間τＤ１のグリッチキャンセル期間の経過後にハイレベルの出力信号を出力する。ローレベル遷移に対するグリッチキャンセル効果を有している。
【００５４】
下段の信号経路においては、ＮＯＲゲートＲ３への入力の前段にインバータゲートが備えられている。インバータゲートの出力端子から後段はＮＯＲゲートＲ１までの回路構成と同一であり、ＮＯＲゲートＲ３には、インバータゲートの出力信号が、直接入力されると共に、偶数段のインバータゲートを備える遅延回路Ｄ３（遅延時間は、τＤ３）を介して入力される。このＮＯＲゲートＲ３は、ハイレベル遷移する信号ＣＡＢ０、ＣＡＢ１、すなわちハイレベル遷移するコラムアドレス信号ＣＡ０、ＣＡ１に対して、遅延時間τＤ３のグリッチキャンセル期間の経過後にハイレベルの出力信号を出力する。ハイレベル遷移に対するグリッチキャンセル効果を有している。
【００５５】
尚、ここでは、ローレベル遷移に対するグリッチキャンセル期間が遅延時間τＤ１に、ハイレベル遷移に対するグリッチキャンセル期間が遅延時間τＤ３に設定される場合を例に説明した。遅延時間τＤ１とτＤ３は、各々の信号遷移に対して適宜に設定することができる。
【００５６】
上段の信号経路に戻り、ＮＯＲゲートＲ１から出力されるハイレベル遷移した信号は、インバータゲートで反転された後、ローレベル遷移の信号として、ＮＯＲゲートＲ２に直接入力されると共に、奇数段のインバータゲートを備える遅延回路Ｄ２（遅延時間は、τＤ２）を介して入力される。このＮＯＲゲートＲ２は、ローレベル遷移する信号と、遅延回路Ｄ２により遅延時間τＤ２の後にハイレベル遷移する信号とにより、遅延時間τＤ２のハイレベルのパルス信号を出力する。すなわち、ローレベル遷移するコラムアドレス信号ＣＡ０、ＣＡ１が入力される場合に、遅延時間τＤ１のグリッチキャンセル期間の経過後にハイレベルのパルス信号を出力する。ここで、遅延回路Ｄ２とＮＯＲゲートＲ２とは、ローレベル遷移の入力信号に対してハイレベルのパルス信号を出力するロー入力ハイパルス発生回路を構成している。
【００５７】
下段の信号経路においては、ＮＯＲゲートＲ３から出力されるハイレベル遷移した信号が、ＮＡＮＤゲートＤ１に直列入力されると共に、奇数段のインバータゲートを備える遅延回路Ｄ４（遅延時間は、τＤ４）を介して入力される。このＮＡＮＤゲートＤ１は、ハイレベル遷移する信号と、遅延回路Ｄ４により遅延時間τＤ４の後にローレベル遷移する信号とにより、遅延時間τＤ４のローレベルのパルス信号を出力する。従って、後段のインバータゲートからはハイレベルのパルス信号が出力される。すなわち、ハイレベル遷移するコラムアドレス信号ＣＡ０、ＣＡ１が入力される場合に、遅延時間τＤ３のグリッチキャンセル期間の経過後にハイレベルのパルス信号を出力する。ここで、遅延回路Ｄ４、ＮＡＮＤゲートＤ１およびインバータゲートで、ハイレベル遷移の入力信号に対してハイレベルのパルス信号を出力するハイ入力ハイパルス発生回路を構成している。
【００５８】
ローレベル遷移するコラムアドレス信号ＣＡ０、ＣＡ１に対して正のパルス信号が出力されるＮＯＲゲートＲ２と、ハイレベル遷移するコラムアドレス信号ＣＡ０、ＣＡ１に対して正のパルス信号が出力されるＮＡＮＤゲートＤ１およびインバータゲートとは、ＮＯＲゲートＲ４、Ｒ５で構成されるフリップフロップの各々のＮＯＲゲートＲ４、Ｒ５に入力されると共に、ＮＯＲゲートＲ６に入力される。
【００５９】
従って、ハイレベルのパルス信号であるパワーオンリセット信号ＰＯＲにより、フリップフロップの出力であるＮＯＲゲートＲ５の出力信号がローレベルに初期化された後、フリップフロップの出力信号は、コラムアドレス信号ＣＡ０、ＣＡ１のローレベル遷移に対してハイレベルに、ハイレベル遷移に対してローレベルに設定される。フリップフロップの出力信号から２段のインバータゲートを介して出力される確定信号ＣＡＧ０、ＣＡＧ１には、コラムアドレス信号ＣＡ０、ＣＡ１とは逆相の信号レベルが出力される。
【００６０】
ＮＯＲゲートＲ６には、ＮＯＲゲートＲ２の出力信号と、ＮＡＮＤゲートＤ１およびインバータゲートの出力信号とが入力されている。何れかの出力信号がハイレベルのパルス信号を出力すれば、ＮＯＲゲートＲ６の出力端子ｎ１には、ローレベルのパルス信号が出力される。出力端子ｎ１はＮＯＲゲートＲ７に接続されているので、ＮＯＲゲートＲ７の他の入力端子がローレベルの状態である活性化状態においては、ＮＯＲゲートＲ７の出力にはハイレベルのパルス信号が出力される。このハイレベルのパルス信号は２段のインバータゲートを介してアドレス遷移信号ＡＴＤ０、ＡＴＤ１としてハイレベルのパルス信号を出力する。
【００６１】
また、ＮＯＲゲートＲ６には、更にセンスアンプ活性化信号ＳＡＥからの信号も入力されている。センスアンプ活性化信号ＳＡＥは、奇数段のインバータゲートを備える遅延回路Ｄ５（遅延時間は、τＤ５）を介して論理反転されて、ロー入力ハイパルス発生回路に入力されている。従って、センスアンプ活性化信号ＳＡＥがハイレベル遷移し、センスアンプが活性化されて遅延時間τＤ５が経過した後、ハイレベルのパルス信号がＮＯＲゲートＲ６に入力される。このパルス入力によってもアドレス遷移信号ＡＴＤ０、ＡＴＤ１がハイレベルのパルス信号を出力する。
【００６２】
コラム選択回路１６は通常のアドレスデコーダである。図５では、確定信号ＣＡＧ０、ＣＡＧ１に対するデコード回路を示している。（ＣＡＧ０、ＣＡＧ１）の各論理レベルに対して、コラム選択信号ＣＬ０〜ＣＬ３の何れか１つが選択される。すなわち、（ＣＡＧ０、ＣＡＧ１）＝（０、０）に対してはＣＬ３、（ＣＡＧ０、ＣＡＧ１）＝（１、０）に対してはＣＬ０、（ＣＡＧ０、ＣＡＧ１）＝（０、１）に対してはＣＬ１、（ＣＡＧ０、ＣＡＧ１）＝（１、１）に対してはＣＬ２が選択される。確定信号ＣＡＧ０、ＣＡＧ１はコラムアドレス信号ＣＡ０、ＣＡ１とは逆相であるので、（ＣＡ０、ＣＡ１）の各論理レベルに対しては、（ＣＡ０、ＣＡ１）＝（０、０）に対してはＣＬ２、（ＣＡ０、ＣＡ１）＝（１、０）に対してはＣＬ１、（ＣＡ０、ＣＡ１）＝（０、１）に対してはＣＬ０、（ＣＡ０、ＣＡ１）＝（１、１）に対してはＣＬ３が選択されることとなる。ここで、コラム選択回路１６には、アドレス遷移信号ＡＴＤ０とＡＴＤ１との論理和信号がトリガ信号として入力されているので、デコードされたコラム選択信号ＣＬ０〜ＣＬ３は、アドレス遷移信号ＡＴＤ０またはＡＴＤ１のハイレベルのパルス信号に同期して選択される。
【００６３】
外部命令ＥＸｎ（／ＯＥ、／ＣＥ）が入力される入力バッファ１８、１８から出力される信号ＯＥＢ、ＣＥＢは、グリッチキャンセラ２０、２０に入力される。グリッチキャンセラ２０、２０から出力される確定信号ＯＥＢＧ、ＣＥＢＧは、非活性化命令を判定する外部命令判定回路２２に入力される。外部命令判定回路２２には、ＮＡＮＤゲートおよびインバータゲートが直列接続されて備えられており、入力される確定信号ＯＥＢＧ、ＣＥＢＧの論理積演算が行なわれる。すなわち、外部信号である／ＯＥと／ＣＥとが共にハイレベルの状態のときを非活性化状態であると判定し、プリチャージ信号ＰＲＥを出力する。プリチャージ信号ＰＲＥは、ワード線非活性化回路２４（図３、参照）に入力されると共に、グリッチキャンセラ１２、１２におけるＮＯＲゲートＲ７に入力されて、非活性状態において、アドレス遷移信号ＡＴＤ０、ＡＴＤ１をローレベルに固定し、コラム選択信号ＣＬ０〜ＣＬ３を非選択に維持する。
【００６４】
更に、ＮＯＲゲートＲ７には、信号ＯＥＢが入力される。外部命令／ＯＥがハイレベル遷移し出力禁止状態が指示されるタイミングに同期して、信号ＯＥＢもハイレベル遷移するので、グリッチノイズの除去後にプリチャージ信号ＰＲＥが活性化されるタイミングまで待つことなく、アドレス遷移信号ＡＴＤ０、ＡＴＤ１をローレベルに固定し、コラム選択信号ＣＬ０〜ＣＬ３を非選択に維持することができる。図５に示す具体例では、単独の外部命令／ＯＥによりコラム選択回路１６の非活性化を制御することができるため、外部命令判定回路２２Ａが不要な構成である。確定信号ＯＥＢが図３におけるコラム選択非活性化信号ＰＲＥ０に相当する信号である。
【００６５】
図５に示す具体例についての動作波形を図６に示す。外部命令／ＣＥ、／ＯＥのローレベル遷移に対して、入力バッファ１８、１８を介して信号ＣＥＢ、ＯＥＢがローレベルに遷移する。信号ＣＥＢ、ＯＥＢが入力されるグリッチキャンセラ２０、２０からは、遅延時間τＤ１またはτＤ３の遅延の後にローレベル遷移した確定信号ＣＥＢＧ、ＯＥＢＧが出力される。確定信号ＣＥＢＧ、ＯＥＢＧは、外部命令判定回路２２により論理積演算を施され、プリチャージ信号ＰＲＥをローレベルに遷移して活性状態となる。
【００６６】
プリチャージ信号ＰＲＥがローレベル遷移し、活性状態に移行したことに伴い、ワード線ＷＬが活性化され、各メモリセルが各ビット線に接続されて、蓄積電荷が読み出される。その後、センスアンプ活性化信号ＳＡＥがハイレベル遷移してビット線対（ＢＬ０ＺとＢＬ０Ｘ）、（ＢＬ１ＺとＢＬ１Ｘ）（但し、ビット線対（ＢＬ１ＺとＢＬ１Ｘ）は不図示。）の差動増幅が開始される。遅延時間τＤ５の後、ロー入力ハイパルス発生回路により生成されるハイレベルのパルス信号により、アドレス遷移信号ＡＴＤ０、ＡＴＤ１にハイレベルのパルス信号が出力され、その時点でデコードされているコラムアドレス信号（ＣＡ０はローレベル、ＣＡ１はハイレベル）に対応するコラム選択信号ＣＬ１がハイレベルのパルス信号として選択される。ビット線対（ＢＬ１ＺとＢＬ１Ｘ）がデータ線対（ＤＢと／ＤＢ）に接続される。この時点では、ビット線対（ＢＬ０ＺとＢＬ０Ｘ）はデータ線対（ＤＢと／ＤＢ）に非接続なので、ビット線のディスターブ現象は発生しない。
【００６７】
外部命令／ＯＥがハイレベル遷移して非活性化の指示がされると同時にコラムアドレス信号ＣＡ０、ＣＡ１が遷移するとする（ＣＡ０はハイレベル遷移、ＣＡ１はローレベル遷移）。外部命令／ＯＥのハイレベル遷移を受けた入力バッファ１８からは、信号ＯＥＢがハイレベル遷移して出力される。同時に、アドレスバッファ１０、１０から信号ＣＡＢ０がハイレベル遷移し、ＣＡＢ１がローレベル遷移して出力される。信号ＯＥＢは、グリッチキャンセラ２０を介して、遅延時間τＤ１またはτＤ３の遅延の後にハイレベル遷移の確定信号ＯＥＢＧとして出力される。確定信号ＯＥＢＧのハイレベル遷移に伴い、ワード線ＷＬが非活性化されてローレベルに遷移する。
【００６８】
同時に、信号ＣＡＢ０、ＣＡＢ１もグリッチキャンセラ１２、１２に伝播される。そして、遅延時間τＤ１またはτＤ３の時間経過の後にアドレス遷移が検出され、ＮＯＲゲートＲ６の出力端子ｎ１にローレベルのパルス信号が出力される。しかしながら、ＮＯＲゲートＲ６の出力端子ｎ１にローレベルのパルス信号が出力されるのに先立ち、アドレス遷移信号ＡＴＤ０、ＡＴＤ１を出力するＮＯＲゲートＲ７の入力端子に入力されている信号ＯＥＢがハイレベル遷移しているので、ＮＯＲゲートＲ７の出力信号はローレベルに固定されており、従って、アドレス遷移信号ＡＴＤ０、ＡＴＤ１はローレベルに固定され、アドレスの遷移に伴うコラム選択信号ＣＬ０の選択が行なわれることはない。
【００６９】
以上詳細に説明したとおり、本実施形態に係る半導体記憶装置およびその制御方法では、外部制御信号である外部命令ＥＸｎ（／ＣＥ、／ＯＥ）が、遅延時間τＤ１またはτＤ３の経過によるグリッチノイズの除去の結果、有効な信号であると確定される。これに先立ち、入力バッファ１８から出力される信号ＯＥＢに基づいて、コラム選択回路１６が非活性化される。これにより、外部アドレス信号であるコラムアドレス信号ＣＡ０、ＣＡ１の遷移に伴うコラム選択信号ＣＬ０の選択は行なわれない。対応するコラムゲートＴ０ＺおよびＴ０Ｘは導通せず、ビット線対（ＢＬ０ＺとＢＬ０Ｘ）とデータ線対（ＤＢと／ＤＢ）とは接続されない。その後、信号ＯＥＢのハイレベル遷移が／ＯＥのハイレベル遷移であることが確定してプリチャージ信号ＰＲＥが活性化され、ワード線ＷＬが非活性化される時点では、コラムアドレス信号ＣＡ０、ＣＡ１に応じたビット線対（ＢＬ０ＺとＢＬ０Ｘ）がデータ線対（ＤＢと／ＤＢ）に接続されることはない。ワード線ＷＬの非活性時に、ビット線対とデータ線対との接続によるビット線のディスターブ現象が発生することはなく、メモリセルへのデータ保持特性が悪化することはない。
【００７０】
また、コラムアドレス信号ＣＡ０、ＣＡ１の確定に至る信号経路に伝播遅延を挿入して、ビット線とデータ線との接続と、ワード線の非活性化との重なりを防止する必要はなく、コラムアドレス信号ＣＡ０、ＣＡ１の遷移に応じて行われるアドレスアクセスに対するアクセス時間が増大することはない。
【００７１】
また、所定遅延時間であるτＤ１またはτＤ３の時間差だけ先行して、ビット線とデータ線との接続制御を行なうことができる。コラムアドレス信号ＣＡ０、ＣＡ１に信号伝播遅延を付加することなく、ワード線ＷＬの非活性動作と、ビット線とデータ線との接続動作との重なりを防止することができる。
【００７２】
また、入力された信号ＯＥＢおよび信号ＣＡＢ０、ＣＡＢ１の信号遷移時のチャタリング等によるパルス状のグリッチノイズ発生期間は、信号遷移時から所定時間であるので、このグリッチノイズ発生期間を所定遅延時間である遅延時間τＤ１またはτＤ３として利用することにより、ビット線とデータ線との接続制御を、ワード線ＷＬの非活性化制御に対して先行させることができる。
【００７３】
また、ワード線ＷＬの非活性化指示である外部命令／ＯＥのハイレベル遷移以後に、コラムアドレス信号ＣＡ０、ＣＡ１が遷移する際、信号遷移に対するグリッチノイズを除去し、遷移した信号が有効なコラムアドレス信号ＣＡ０、ＣＡ１の遷移であることが確定されるのに先立ち、ビット線とデータ線との接続を禁止することができる。コラムアドレス信号ＣＡ０、ＣＡ１の遷移により異なるビット線が選択される前に、ビット線とデータ線との接続を禁止することができる。
【００７４】
また、プリチャージ信号ＰＲＥによりワード線ＷＬが非活性化することに先行して、ビット線とデータ線との接続を禁止することができるので、ワード線ＷＬの非活性時にビット線とデータ線とが接続されることはない。
【００７５】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、蓄積電荷によりデータを記憶するＤＲＡＭ等に代表されるメモリセル構造を例に説明をしたが、本発明はこれに限定されるものではなく、データアクセスの際、記憶されているデータ保持特性の劣化を伴う構造のメモリセルを有する半導体記憶装置であれば、同様に適用することができる。
【００７６】
【発明の効果】
本発明によれば、活性状態において、アドレス信号の随時の遷移に応じて、対応するメモリセルにデータアクセスするアドレスアクセス機能を有する半導体記憶装置について、アクセス時間の遅れを伴うことなく、非活性化状態への移行動作とアドレス信号の遷移によるデータアクセスとの重なりを防止して、メモリセルにおけるデータ保持特性の悪化現象が発生することのない半導体記憶装置とその制御方法を提供することが可能となる。
【図面の簡単な説明】
【図１】  本発明の原理を説明する動作波形図である。
【図２】  本発明の実施形態の半導体メモリを示す回路ブロック図である。
【図３】  本発明の実施形態におけるアドレスアクセスに係る制御部分を示す回路ブロック図である。
【図４】  実施形態におけるアドレスアクセスと外部命令との干渉防止を示す動作波形図である。
【図５】  実施形態の具体例におけるアドレスアクセスに係る制御部分を示す回路図である。
【図６】  具体例の動作を示す動作波形図である。
【図７】  アドレスアクセスと外部命令との干渉を示す動作波形図である。
【図８】  従来技術のアドレスアクセスに係る制御部分を示す回路ブロック図である。
【図９】  従来技術におけるアドレスアクセスと外部命令との干渉防止を示す動作波形図である。
【符号の説明】
１０                      アドレスバッファ
１２、２０                グリッチキャンセラ
１３                      アドレス遷移検出回路
１６                      コラム選択回路
１８                      入力バッファ
２２、２２Ａ              外部命令判定回路
ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１Ｚ、ＢＬ１Ｘ
ビット線
ＣＬ０、Ｃｌ１、ＣＬｎ    コラム選択信号
ＤＢ、／ＤＢ              データ線
ＰＲＥ０                  コラム選択非活性化信号
ＰＲＥ                    プリチャージ信号
Ｔ０Ｚ、Ｔ０Ｘ、Ｔ１Ｚ、Ｔ１Ｘ
コラムゲート
ＷＬ                      ワード線
【図１】
0004321988.tif 000002
【図２】
0004321988.tif 000003
【図３】
0004321988.tif 000004
【図４】
0004321988.tif 000005
【図５】
0004321988.tif 000006
【図６】
0004321988.tif 000007
【図７】
0004321988.tif 000008
【図８】
0004321988.tif 000009
【図９】
0004321988.tif 000010