(57)【特許請求の範囲】
【請求項１】
半導体基板の一主面に、ｎチャネル絶縁ゲート型電界効果トランジスタとｐチャネル絶縁ゲート型電界効果トランジスタとが共通のゲート電極配線で接続されている半導体装置であって、
前記ゲート電極配線を構成する多結晶シリコン層に、前記ｎチャネル絶縁ゲート型電界効果トランジスタの素子領域ではｎ型不純物が、前記ｐチャネル絶縁ゲート型電界効果トランジスタの素子領域とフィールド領域においてはｐ型不純物が夫々導入されており、
前記ゲート電極配線がチタンシリサイド層を有する半導体装置。
【請求項２】
第１導電型の第１の領域と第２導電型の第２の領域とを有する半導体基板の一主面に、フィールド領域を形成して、前記第１の領域に第１の素子形成領域を、前記第２の領域に第２の素子形成領域を夫々画定する工程と、
前記第１及び第２の素子形成領域における前記半導体基板表面にゲート絶縁膜を夫々形成した後、それらのゲート絶縁膜上及び前記フィールド領域上に、前記第１及び第２の素子形成領域を通って延びるゲート電極配線のパターンに多結晶シリコン層を形成する工程と、
前記第１の素子形成領域を覆うようにマスクを形成した後、前記第２の素子形成領域上及び前記フィールド領域上の前記多結晶シリコン層、並びに、前記第２の素子形成領域における前記多結晶シリコン層の両側の前記半導体基板表面領域に第１導電型の第１の不純物を導入する工程と、
前記第２の素子形成領域と前記フィールド領域とを覆うようにマスクを形成した後、前記第１の素子形成領域上の前記多結晶シリコン層、及び、前記第１の素子形成領域における前記多結晶シリコン層の両側の前記半導体基板表面領域に第２導電型の第２の不純物を導入する工程と、
前記第１及び第２の不純物が導入された前記多結晶シリコン層の上部、並びに、前記第１及び第２の不純物が導入された前記半導体基板表面領域の表面部分を夫々チタンシリサイド化する工程と
を有し、
前記第１導電型がｐ型であり、前記第２導電型がｎ型である、
半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の一主面に、ｎチャネル絶縁ゲート型電界効果トランジスタ（特にＭＯＳＦＥＴ）とｐチャネル絶縁ゲート型電界効果トランジスタ（特にＭＯＳＦＥＴ）とが共通のゲート電極配線で接続されている、所謂、ＣＭＯＳ構造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図１２に、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとが共通のゲート電極配線で接続された従来のＣＭＯＳ構造の部分概略装置構成を示す。
【０００３】
図１２（ａ）に示すように、例えば、ｐ- 型シリコン半導体基板１０１の一主面にウエル（又はタンク）と呼ばれる構造としてのｐ型領域１０１ａとｎ型領域１０１ｂとが夫々設けられ、フィールド酸化膜１０２により、夫々の領域に素子形成領域が画定されている。そして、夫々の素子形成領域では、共通のゲート電極配線１０３がゲート酸化膜１０８を介して設けられている。そして、ｐ型領域１０１ａの素子形成領域には、ゲート電極配線１０３の両側に、ｎ型不純物を比較的高濃度にイオン注入した一対のｎ+ 拡散層１０４が形成され、一方、ｎ型領域１０１ｂの素子形成領域には、ゲート電極配線１０３の両側に、ｐ型不純物を比較的高濃度にイオン注入した一対のｐ+ 拡散層１０５が形成されて、夫々、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴのソース及びドレインを構成している。
【０００４】
このような構造を製造する場合、一般に、それぞれの素子形成領域であるｎ+ 拡散層１０４及びｐ+ 拡散層１０５をそれぞれレジストで覆い（マスクし）、イオン注入して形成されるが、ｎ+ 拡散層１０４を形成するときには、簡略化とマスクアラインメントを容易にするため、上述したウエル領域形成時に用いたフォトマスクを用い、ｎ型領域１０１ｂをレジストによって覆ってイオン注入し、またｐ+ 拡散層１０５を形成するときには同様にｐ型領域１０１ａをレジストによって覆い、イオン注入する。このとき、イオン注入中においては、フィールド酸化膜１０２とゲート電極配線１０３を構成する多結晶（ポリ）シリコン層とはマスクとして働く。
【０００５】
例えば、図１２（ｂ）に示すように、ｐ型領域１０１ａの素子形成領域にｎ型不純物１０６をイオン注入する時には、ｎ型領域１０１ｂの全体をフォトレジスト１０７で覆い、露出しているｐ型領域１０１ａの全体にイオン注入を行い、ｎ+ 拡散層１０４を形成する。一方、ｎ型領域１０１ｂの素子形成領域にｐ型不純物をイオン注入する時には、逆に、ｐ型領域１０１ａの全体をフォトレジストで覆い、露出したｎ型領域１０１ｂの全体にイオン注入を行い、ｐ+ 拡散層１０５を形成する。
【０００６】
従って、ゲート電極配線１０３を構成するポリシリコン層にもｎ型及びｐ型の不純物が夫々イオン注入され、従来は、図１２（ｂ）に示すように、ｐ型領域１０１ａ上のポリシリコン層の全体が、高濃度にｎ型不純物がイオン注入されたｎ+ 部分１０３ａに、ｎ型領域１０１ｂ上のポリシリコン層の全体が、高濃度にｐ型不純物がイオン注入されたｐ+ 部分１０３ｂに夫々なっていた。
【０００７】
【発明が解決しようとする課題】
上述したようなゲート電極配線には、通常、ポリシリコン層の上部をシリサイド化したポリサイド配線が用いられる。
【０００８】
一方、特に、チタンシリサイドの場合、シリサイド化の反応が進行して低抵抗化するためには、その結晶構造の相転移が必要であるが、例えば、ゲートの狭幅化のために線幅を狭くすると、その相転移が起こり難くなって、比較的高抵抗のままシリサイド化反応が終了してしまうという問題が有った。
【０００９】
このチタンシリサイド抵抗の線幅依存性は、ポリシリコン層中の不純物にも影響され、特に、ヒ素（Ａｓ）やリン（Ｐ）のようなｎ型不純物の場合に顕著で、例えば、線幅が０．５μｍより減少すると、低抵抗チタンシリサイドの形成度合いが悪くなっていた。一方、ホウ素（Ｂ）のようなｐ型不純物の場合には、それ程大きな影響は出ず、例えば、０．３μｍ程度までの細線化が可能である。
【００１０】
また、ｎ型不純物がドープされたポリシリコン層でも、フィールド酸化膜上の方が、素子形成領域上よりも低抵抗チタンシリサイドの形成度合いが悪く、且つ、その形成状態がばらつくという問題も有った。
【００１１】
これらのことから、図１２に示したような従来のＣＭＯＳ構造の部分概略構造では、例えば、ゲートの狭幅化のためにゲート電極配線１０３の幅を狭くすると、そのゲート電極配線１０３における、特に、チタンシリサイド層の形成度合いが悪くなるという問題が有った。現在製造されているＣＭＯＳ半導体装置には、フィールド酸化膜上に、ｎ+ イオンが注入される領域が存在するため、前述したような電極配線の狭幅化に伴うシリサイド化反応の低下と相まって素子微細化の１つの障害になっていた。例えば、ｐ型シリコンウェハに形成されるＤＲＡＭのようにｎ型不純物がドープされる領域が、ｐ型不純物がドープされる領域に比べて格段に大きくなる。従って、前述のような製造方法を採ると、電極配線であるポリシリコン層にｎ型不純物がイオン注入される面積が大きくなり、低抵抗チタンシリサイドの形成度合いが悪い導体配線領域が増加し、素子の微細化に対して１つの障害になっていた。
【００１２】
そこで、本発明の目的は、ＣＭＯＳ構造の共通ゲート電極配線におけるチタンシリサイド層の形成に比較的有利な構造の半導体装置及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
上述した課題を解決すべく、本発明の半導体装置では、半導体基板の一主面に、ｎチャネル絶縁ゲート型電界効果トランジスタとｐチャネル絶縁ゲート型電界効果トランジスタとが共通のゲート電極配線で接続されている半導体装置であって、前記ゲート電極配線を構成する多結晶シリコン層に、前記ｎチャネル絶縁ゲート型電界効果トランジスタの素子領域ではｎ型不純物が、前記ｐチャネル絶縁ゲート型電界効果トランジスタの素子領域とフィールド領域においてはｐ型不純物が夫々導入されており、前記ゲート電極配線がチタンシリサイド層を有する。
【００１４】
また、本発明の半導体装置の製造方法は、第１導電型の第１の領域と第２導電型の第２の領域とを有する半導体基板の一主面に、フィールド領域を形成して、前記第１の領域に第１の素子形成領域を、前記第２の領域に第２の素子形成領域を夫々画定する工程と、前記第１及び第２の素子形成領域における前記半導体基板表面にゲート絶縁膜を夫々形成した後、それらのゲート絶縁膜上及び前記フィールド領域上に、前記第１及び第２の素子形成領域を通って延びるゲート電極配線のパターンに多結晶シリコン層を形成する工程と、前記第１の素子形成領域を覆うようにマスクを形成した後、前記第２の素子形成領域上及び前記フィールド領域上の前記多結晶シリコン層、並びに、前記第２の素子形成領域における前記多結晶シリコン層の両側の前記半導体基板表面領域に第１導電型の第１の不純物を導入する工程と、前記第２の素子形成領域と前記フィールド領域とを覆うようにマスクを形成した後、前記第１の素子形成領域上の前記多結晶シリコン層、及び、前記第１の素子形成領域における前記多結晶シリコン層の両側の前記半導体基板表面領域に第２導電型の第２の不純物を導入する工程と、前記第１及び第２の不純物が導入された前記多結晶シリコン層の上部、並びに、前記第１及び第２の不純物が導入された前記半導体基板表面領域の表面部分を夫々チタンシリサイド化する工程とを有し、前記第１導電型がｐ型であり、前記第２導電型がｎ型である。
【００１５】
【発明の実施の形態】
以下、本発明を好ましい実施の形態に従い説明する。
【００１６】
〔第１の実施の形態〕
図１に、本発明の第１の実施の形態として、図１２に示した従来の構成に対応した構成を示す。
【００１７】
即ち、図１（ａ）に示すように、例えば、ｐ- 型シリコン半導体基板１の一主面にウエル（又はタンク）と呼ばれる構造としてのｐ型領域１ａとｎ型領域１ｂとが夫々設けられ、フィールド酸化膜２により、夫々の領域に素子形成領域が画定されている。そして、夫々の素子形成領域では、共通のゲート電極配線３がゲート酸化膜１３を介して設けられている。そして、ｐ型領域１ａの素子形成領域には、ゲート電極配線３の両側に、ｎ型不純物を比較的高濃度にイオン注入した一対のｎ+ 拡散層４が形成され、一方、ｎ型領域１ｂの素子形成領域には、ゲート電極配線３の両側に、ｐ型不純物を比較的高濃度にイオン注入した一対のｐ+ 拡散層５が形成されて、夫々、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴのソース及びドレインを構成している。
【００１８】
この図１（ａ）の構造を製造する場合、例えば、図１（ｂ）に示すように、ｐ型領域１ａの素子形成領域にｎ型不純物６をイオン注入する時には、ｎ型領域１ｂの全体とｐ型領域１ａにおけるフィールド酸化膜２上とをフォトレジスト７で覆い、露出しているｐ型領域１ａの素子形成領域にのみイオン注入を行う。一方、ｎ型領域１ｂの素子形成領域にｐ型不純物をイオン注入する時には、逆に、ｐ型領域１ａの素子形成領域のみをフォトレジストで覆い、露出したｎ型領域１ｂの全体及びｐ型領域１ａにおけるフィールド酸化膜２上にイオン注入を行う。
【００１９】
従って、この第１の実施の形態では、ゲート電極配線３を構成するポリシリコン層は、図１（ｂ）に示すように、ｐ型領域１ａの素子形成領域上のみが、高濃度にｎ型不純物がイオン注入されたｎ+ 部分３ａに、ｎ型領域１ｂ上の全体及びｐ型領域１ａにおけるフィールド酸化膜２上が、高濃度にｐ型不純物がイオン注入されたｐ+ 部分３ｂに夫々なる。
【００２０】
このように、この第１の実施の形態では、ゲート電極配線３を構成するポリシリコン層において、特に、チタンシリサイドの形成に不利なｎ+ 部分３ａが、ｐ型領域１ａの素子形成領域上にのみ存在し、それ以外の部分は、全て、チタンシリサイドの形成に比較的有利なｐ+ 部分３ｂに構成されている。従って、このポリシリコン層の上部をシリサイド化して、チタンシリサイド層を形成した時に、ゲート電極配線３の実質的に殆どの部分で、好適に低抵抗化されたチタンシリサイド層を形成することができる。
【００２１】
即ち、この第１の実施の形態の構造を、図１２に示した従来の構造と比べると、チタンシリサイドの形成に特に不利な、ｐ型領域１ａにおけるフィールド酸化膜２上の部分がｎ+ 部分からｐ+ 部分に変わっている。このフィールド酸化膜２上のフィールド領域は、素子形成領域に比較して、かなりの広さを占めるので、この部分におけるポリシリコン層がｎ+ からｐ+ に変わることは、ゲート電極配線３の全体として見た時に、非常に効果的である。
【００２２】
また、ｎ型のポリシリコンをｐ型のポリシリコンに変え、チタンシリサイドを形成すると、その電気抵抗がｎ型のポリシリコン上で形成したときよりも小さくなるという効果も有る。
【００２３】
例えば、図１０に、フィールド酸化膜上において、ポリシリコンをそれぞれｎ型およびｐ型ポリシリコンに形成し、更にチタンシリサイドを形成した後、その電気抵抗を調べた結果を示す。横軸は電気抵抗、縦軸は出現頻度を示す。
【００２４】
図１０（ａ）は、ポリシリコンの線幅が０．４５μｍの場合、図１０（ｂ）は、ポリシリコンの線幅が０．５５μｍの場合で、いずれの図においても、縦軸が頻度（個）、横軸が電気抵抗（任意目盛）を夫々示す。
【００２５】
各図には、ｎ型にドープしたポリシリコンとｐ型にドープしたポリシリコンを比較して示すが、これらの図から分かるように、いずれの場合も、ｐ型ポリシリコンの方がｎ型ポリシリコンよりも全体的に電気抵抗が小さい。
【００２６】
従って、上述した第１の実施の形態のように、ゲート電極配線３のポリシリコン層のかなりの部分をｎ+ からｐ+ に変えることにより、ゲート電極配線３全体の抵抗をかなり小さくすることができる。
【００２７】
また、この図１０の（ａ）と（ｂ）を比較しても分かるように、ｐ型ポリシリコンとｎ型ポリシリコンとの電気抵抗の差は、線幅が狭くなるほど広がる傾向が有る。従って、ゲート電極配線３のポリシリコン層をｎ+ からｐ+ に変えて、ゲート電極配線３全体の抵抗を小さくする効果は、ゲート電極配線３の線幅が狭いほど効果的である。
【００２８】
［第２の実施の形態］
次に、図２〜図９を参照して、具体的なサリサイドプロセス（セルフ・アライン・シリサイド・プロセス：Salicide(Self-Aligned-Silicide)Process)に本発明を適用した第２の実施の形態を説明する。
【００２９】
まず、図２に示すように、シリコン半導体基板１１に、ウエル領域としてのｐ型領域１１ａとｎ型領域１１ｂとをそれぞれ形成した後、例えば、ＬＯＣＯＳ法により選択的にフィールド酸化膜１２を形成して、各領域１１ａと１１ｂ内に素子形成領域を画定する。
【００３０】
次に、各素子形成領域にゲート酸化膜１３を形成した後、全面にポリシリコン膜を形成し、そのポリシリコン膜を、フォトリソグラフィー及びエッチングによりパターニングして夫々の素子形成領域及び図外のフィールド酸化膜１２上を通るゲート電極配線のパターン（例えば、図１参照）に加工する。これにより、図示の如く、ｐ型領域１１ａの素子形成領域にポリシリコン膜１４ａが、ｎ型領域１１ｂの素子形成領域にポリシリコン膜１４ｂが夫々形成される。
【００３１】
次に、図３に示すように、ｐ型領域１１ａの素子形成領域をフォトレジスト１５で覆い、全面に、ホウ素（Ｂ）等のｐ型不純物１６を比較的低濃度にイオン注入する。これにより、ｎ型領域１１ｂの素子形成領域におけるポリシリコン膜１４ｂの両側のシリコン半導体基板１１表面に、比較的低濃度にｐ型不純物１６が導入され、後の熱処理により、ｐ- 拡散層１７が形成される。また、この時、フォトレジスト１５から露出している、ｎ型領域１１ｂの素子形成領域におけるポリシリコン膜１４ｂ及び図外のフィールド酸化膜１２上のポリシリコン膜に夫々ｐ型不純物１６が比較的低濃度に導入される。
【００３２】
次に、図４に示すように、フォトレジスト１５を除去した後、今度は、ｐ型領域１１ａの素子形成領域のみを露出させるように、ｎ型領域１１ｂの素子形成領域とフィールド酸化膜１２上とを全てフォトレジスト１８で覆う。そして、この状態で、全面に、ヒ素（Ａｓ）やリン（Ｐ）等のｎ型不純物１９を比較的低濃度にイオン注入する。これにより、ｐ型領域１１ａの素子形成領域におけるポリシリコン膜１４ａの両側のシリコン半導体基板１１表面に、比較的低濃度にｎ型不純物１９が導入され、後の熱処理により、ｎ- 拡散層２０が形成される。また、そのｐ型領域１１ａの素子形成領域におけるポリシリコン膜１４ａに、ｎ型不純物１９が比較的低濃度に導入される。
【００３３】
この時、フォトレジスト１８は、フィールド酸化膜１２上において、フォトレジスト１５で覆われていた領域を一部含むようなパターンに形成するのが好ましい。これにより、フィールド酸化膜１２上におけるポリシリコン膜のｐ型部分とｎ型部分との境界部にノンドープの部分を形成する。このように、ポリシリコン膜のｐ型部分とｎ型部分との境界部にノンドープの部分を形成するのは、その境界部にｐ型とｎ型の両方の不純物がイオン注入されて、後のチタンシリサイドの形成状態が悪くなることを確実に防止するためである。
【００３４】
なお、図３に示すｐ型不純物１６のイオン注入工程と、図４に示すｎ型不純物１９のイオン注入工程とは、その順序が逆でも良い。
【００３５】
次に、図５に示すように、フォトレジスト１８を除去した後、酸化シリコン（ＳｉＯ2 ）膜又は窒化シリコン（ＳｉＮ）膜を全面に形成し、それを異方性エッチングして、ポリシリコン膜１４ａ、１４ｂ（及び、図外のフィールド酸化膜１２上のポリシリコン膜）の側面に側壁絶縁膜２１を形成する。
【００３６】
次に、図６に示すように、ｐ型領域１１ａの素子形成領域をフォトレジスト２２で覆い、全面に、ホウ素（Ｂ）等のｐ型不純物２３を比較的高濃度にイオン注入する。これにより、ｎ型領域１１ｂの素子形成領域におけるポリシリコン膜１４ｂの両側の側壁絶縁膜２１の外側のシリコン半導体基板１１表面に、比較的高濃度にｐ型不純物２３が導入され、後の熱処理により、ｐ+ 拡散層２４が形成される。また、この時、フォトレジスト２２から露出している、ｎ型領域１１ｂの素子形成領域におけるポリシリコン膜１４ｂ及び図外のフィールド酸化膜１２上のポリシリコン膜に夫々ｐ型不純物２３が比較的高濃度に導入される。
【００３７】
次に、図７に示すように、フォトレジスト２２を除去した後、今度は、ｐ型領域１１ａの素子形成領域のみを露出させるように、ｎ型領域１１ｂの素子形成領域とフィールド酸化膜１２上とを全てフォトレジスト２５で覆う。そして、この状態で、全面に、ヒ素（Ａｓ）やリン（Ｐ）等のｎ型不純物２６を比較的高濃度にイオン注入する。これにより、ｐ型領域１１ａの素子形成領域におけるポリシリコン膜１４ａの両側のシリコン半導体基板１１表面に、比較的高濃度にｎ型不純物２６が導入され、後の熱処理により、ｎ+ 拡散層２７が形成される。また、そのｐ型領域１１ａの素子形成領域におけるポリシリコン膜１４ａに、ｎ型不純物２６が比較的高濃度に導入される。
【００３８】
この時、既述したと同じ理由から、フォトレジスト２５は、フィールド酸化膜１２上において、フォトレジスト２２で覆われていた領域を一部含むようなパターンに形成するのが好ましい。
【００３９】
なお、図６に示すｐ型不純物２３のイオン注入工程と、図７に示すｎ型不純物２６のイオン注入工程とは、その順序が逆でも良い。
【００４０】
次に、図８に示すように、フォトレジスト２５を除去した後、全面にチタン（Ｔｉ）膜２８を形成する。
【００４１】
次に、図９に示すように、例えば、短時間アニール（ＲＴＡ又はＲＴＰ）による熱処理を行って、チタン（Ｔｉ）とシリコンを反応させ、ポリシリコン膜１４ａ、１４ｂの上部、並びに、ｎ+ 拡散層２７及びｐ+ 拡散層２４の表面領域を夫々シリサイド化し、チタンシリサイド（ＴｉＳｉ2 ）層２９を形成する。
【００４２】
この後、反応しなかった絶縁膜上のＴｉ膜２８をエッチングにより除去する。
【００４３】
この第２の実施の形態でも、ゲート電極配線を構成するポリシリコン膜において、特に、チタンシリサイドの形成に不利なｎ型のポリシリコン膜１４ａが、ｐ型領域１１ａの素子形成領域上にのみ存在し、それ以外の部分は、全て、チタンシリサイドの形成に比較的有利なｐ型のポリシリコン膜１４ｂで構成される。従って、このポリシリコン膜の上部をシリサイド化して、チタンシリサイド層２９を形成した時に、ゲート電極配線の実質的に殆どの部分で、好適に低抵抗化されたチタンシリサイド層２９を形成することができる。
【００４４】
なお、ｐ型領域１１ａの素子形成領域上のポリシリコン膜１４ａでは、依然として、チタンシリサイドの形成状態が悪いという問題が残るが、これを解決する方法の１つとして、例えば、図１１に示すように、その部分のゲート電極配線を２層構造にする方法が有る。即ち、ＭＯＳＦＥＴのゲート幅を規定する１層目のポリシリコン膜１４ａは幅狭に形成し、その上に幅広の２層目のポリシリコン膜を形成して、その２層目のポリシリコン膜をシリサイド化し、チタンシリサイド層２９を形成する。このようにすれば、幅広で且つノンドープの２層目のポリシリコン膜をシリサイド化することができるので、常に、好適に低抵抗化されたチタンシリサイド層２９を形成することができる。
【００４５】
以上、本発明を好ましい実施の形態に従い説明したが、本発明は、上述の実施の形態にのみ限定されるものではない。
【００４６】
例えば、上述の第２の実施の形態では、ＬＤＤ（Lightly Doped Drain)構造のＭＯＳＦＥＴにおけるサリサイドプロセスに本発明を適用しているが、本発明は、ＬＤＤ構造でないＭＯＳＦＥＴにおけるサリサイドプロセスにも適用が可能である。また、サリサイドプロセスに限らず、ゲート電極配線のみでシリサイド化を行う場合にも適用が可能である。
【００４７】
【発明の効果】
本発明では、ＣＭＯＳ構造の共通ゲート電極配線を構成するポリシリコン層に、ｎチャネルＭＯＳＦＥＴの素子領域ではｎ型不純物を、ｐチャネルＭＯＳＦＥＴの素子領域とフィールド領域においてはｐ型不純物を夫々導入する。従って、例えば、低抵抗チタンシリサイドの形成に不利なｎ型のポリシリコン領域がｎチャネルＭＯＳＦＥＴの素子領域のみとなり、例えば、ｐ型基板領域のフィールド領域上のゲート電極配線もｎ型のポリシリコンで構成されていた従来の装置と比較して、そのｐ型基板領域のフィールド領域上のゲート電極配線がｐ型のポリシリコンに変わっている分、低抵抗チタンシリサイドの形成に有利となる。この結果、ゲート電極配線の実質的に殆どの部分で良好な低抵抗チタンシリサイドを形成することができ、また、その形成状態のばらつきも少なくすることができる。そして、その結果、ＭＯＳＦＥＴ等のゲートの狭幅化を達成することができ、ひいては、素子の微細化、高集積化を達成することができる。
【００４８】
また、比較的高抵抗のｎ型ポリシリコンの領域が、従来よりも減ることで、ゲート電極配線全体の低抵抗化も達成することができる。
【００４９】
更に、本発明の構成は、例えば、従来の製造方法のフォトレジストのマスクパターンを変えるだけで製造することができ、従って、非常に簡便である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＣＭＯＳ構成の半導体装置を示す概略図及び概略断面図である。
【図２】本発明の第２の実施の形態によるＣＭＯＳ構成の半導体装置の製造工程を示す概略断面図である。
【図３】本発明の第２の実施の形態によるＣＭＯＳ構成の半導体装置の製造工程を示す概略断面図である。
【図４】本発明の第２の実施の形態によるＣＭＯＳ構成の半導体装置の製造工程を示す概略断面図である。
【図５】本発明の第２の実施の形態によるＣＭＯＳ構成の半導体装置の製造工程を示す概略断面図である。
【図６】本発明の第２の実施の形態によるＣＭＯＳ構成の半導体装置の製造工程を示す概略断面図である。
【図７】本発明の第２の実施の形態によるＣＭＯＳ構成の半導体装置の製造工程を示す概略断面図である。
【図８】本発明の第２の実施の形態によるＣＭＯＳ構成の半導体装置の製造工程を示す概略断面図である。
【図９】本発明の第２の実施の形態によるＣＭＯＳ構成の半導体装置の製造工程を示す概略断面図である。
【図１０】ポリシリコンの電気抵抗の分布を示すグラフである。
【図１１】本発明の第２の実施の形態によるＣＭＯＳ構成の半導体装置の変形例を示す概略拡大断面図である。
【図１２】従来のＣＭＯＳ構成の半導体装置を示す概略図及び概略断面図ある。
【符号の説明】
１…シリコン半導体基板、１ａ…ｐ型領域、１ｂ…ｎ型領域、２…フィールド酸化膜、３…ゲート電極配線、３ａ…ｎ+ 部分、３ｂ…ｐ+ 部分、４…ｎ+ 拡散層、５…ｐ+ 拡散層、６…ｎ型不純物、７…フォトレジスト
１１…シリコン半導体基板、１１ａ…ｐ型領域、１１ｂ…ｎ型領域、１２…フィールド酸化膜、１３…ゲート酸化膜、１４ａ、１４ｂ…ポリシリコン膜、１５、１８、２２、２５…フォトレジスト、１６、２３…ｐ型不純物、１７…ｐ- 拡散層、１９、２６…ｎ型不純物、２０…ｎ- 拡散層、２１…側壁絶縁膜、２４…ｐ+ 拡散層、２７…ｎ+ 拡散層、２８…チタン（Ｔｉ）膜、２９…チタンシリサイド層
【図１】
0004308341.tif 000002
【図２】
0004308341.tif 000003
【図３】
0004308341.tif 000004
【図４】
0004308341.tif 000005
【図５】
0004308341.tif 000006
【図６】
0004308341.tif 000007
【図７】
0004308341.tif 000008
【図８】
0004308341.tif 000009
【図９】
0004308341.tif 000010
【図１０】
0004308341.tif 000011
【図１１】
0004308341.tif 000012
【図１２】
0004308341.tif 000013