(57)【特許請求の範囲】
【請求項１】
撮像素子に配置された複数の撮像部のうちいずれかを指定するアドレス回路であって、
第１所定数のシフトレジスタを含む高速シフトレジスタユニットと、
第２所定数のシフトレジスタを含む低速シフトレジスタユニットと、
前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットから信号を受け、前記高速シフトレジスタユニットと前記低速シフトレジスタユニットとを結合する組合わせ回路と、
前記高速シフトレジスタユニットと前記低速シフトレジスタユニットの各々に電気的に結合するタイミング回路と、
前記組み合わせ回路に電気的に結合され、指定される撮像部ラインの数が異なる複数種の操作モードのうちいずれかを選択するモード選択部と、
を備え、
前記高速シフトレジスタユニットは、
前記タイミング回路によって指定されるタイミングに従って、自らが含むシフトレジスタを巡回的に選択し、
前記低速シフトレジスタユニットは、
前記タイミング回路によって指定されるタイミングに従って、自らが含むシフトレジスタを選択し、
前記低速シフトレジスタユニットは、
前記高速シフトレジスタユニットの選択処理が一巡するごとに、先に選択したシフトレジスタとは異なるシフトレジスタを選択し、
前記組み合わせ回路は、
前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットの選択処理と前記モード選択部のモード選択処理とに基づいて撮像部の指定を行うことを特徴とするアドレス回路。
【請求項２】
請求項１に記載のアドレス回路であって、
前記組み合わせ回路は、
前記高速シフトレジスタユニットから出力される複数の撮像部指定信号のうちいずれかを、前記モード選択部のモード選択処理に応じて選択することを特徴とするアドレス回路。
【請求項３】
撮像素子に配置された複数の撮像部のうちいずれかを指定するアドレス方法であって、
第１所定数のシフト要素を含む高速シフトレジスタユニットと、
第２所定数のシフト要素を含む低速シフトレジスタユニットと、
前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットから信号を受け、前記高速シフトレジスタユニットと前記低速シフトレジスタユニットとを結合し、前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットから受けた信号に基づいて撮像部の指定を行う組合わせ回路と、
前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットが含むシフト要素の選択タイミングを決定するタイミング回路と、
を用い、
前記高速シフトレジスタユニットが含むシフト要素を巡回的に選択し、
前記高速シフトレジスタユニットの選択過程が一巡するごとに、前記低速シフトレジスタユニットが含むシフト要素のうち先に選択したシフト要素とは異なるシフト要素を選択し、
前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットが含むシフト要素の選択に応じて前記組み合わせ回路から出力される信号であって指定される撮像部ラインの数が異なる複数種の操作モードのうちいずれかを選択するモード選択処理に応じて前記組み合わせ回路から出力される信号に基づいて、撮像部の指定を行うことを特徴とするアドレス方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にデジタル撮像の分野に関し、特に、固体撮像センサに採用されるアドレス法および回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
アドレスデコード法の従来技術に関し、これまで極めて多くの教示がなされている。これらデコード法は、少なくともデジタルコンピュータの到来以来用いられている。これらデコード法は、デジタルコンピュータに限定されず、今では多くのエレクトロニクス機器に採用されている。従来技術で回路にアドレスし、選択するのに普通用いているのは、ブール論理を用いた組合せ論理の型の場合が多い。
【０００３】
電荷結合素子（ＣＣＤ）は、近代の撮像装置に広く用いられている。これらの適用装置としては、カムコーダ（一体型ビデオカメラ）市場、高解像度の静止画撮像装置、高速フレーム速度を有する診断および点検装置などがある。ＣＣＤセンサの性能に重要なのは、量子効率、光学的充填ファクター、暗電流、遅延、像ブレ、およびダイナミックレンジである。ＣＣＤを用いるのが必ずしも望ましくない要素は極めて多い。望ましくない要因としては、一つは消費電力が大きいことであり、もう一つは工業上標準的なＣＭＯＳプロセスとは適合しない特別な製造プロセスが必要なことである。ＣＣＤ撮像素子は、特殊な駆動信号処理エレクトロニクスを必要とするので、システム（つまりカメラ）のコストが増大する。
【０００４】
撮像センサ素子にＣＣＤを用いるのとは別のアプローチの一つは、ＣＭＯＳベースの制御回路内に集積されたフォトダイオードを備えたＣＭＯＳベースの撮像センサを用いることである。そして、ＣＭＯＳプロセスを用いれば、残りのエレクトロニクス部品を同一チップに集積できる。このような撮像センサの初期の製品は、撮像素子各個を受動素子に結合したものであったので、受動ピクセルセンサと呼ばれた。これら従来技術の受動ピクセルセンサは、その後進化して、読み出しアンプのような能動素子を採用し、ピクセル個別にバス容量の影響をなくすようになり、新しく能動ピクセルセンサ（ＡＰＳ）と称される素子が誕生した。更に、二重データサンプリングのような最近の進歩によって、ＡＰＳ撮像センサのＳＮ性能が向上した。ＡＰＳ撮像センサは、コストが低く、消費電力が小さいという利点があるため、現在民間や学界で多くの装置へ適用する試みがなされている。
【０００５】
ＡＰＳ撮像センサ内のどのピクセルも、Ｘアドレス線とＹアドレス線とを組み合わせて起動し、ランダムにアドレスすることができる。５１２×５１２ピクセルのセンサでは、ピクセルにアドレスするには１８本の信号線が必要であるから、センサ上にはピンが１８個以上必要となる。更に、これらのアドレス線は高密度のデコーダが必要である（センサの各５１２線上の５１２個のピクセルに個別にアドレスするには９入力アドレスデコーダが必要である）。更に不利な点の一つは、これらアドレス線に必要な配線スペースの割当である。
【０００６】
その上、９という多数入力のデコーダを用いると、必要とするシリコンも多量になる。普通は、必要なランダムアドレス能力でデコードするには、９入力ＡＮＤゲートが必要である。これら９入力ＡＮＤゲートの各々は、２０個以上のトランジスタを備えるのが普通である。従って、これら９入力ＡＮＤゲートが５１２個あると、トランジスタは１０，２４０個以上必要となり、しかもこれをＸ方向とＹ方向との両方に配置しなければならない。このようなデコーダはスペースを相当に必要とするのに加え、消費電力も増大する。
【０００７】
別のアプローチとしては、センサ上の多くのピクセルにアドレスするに当たり、シフトレジスタ法を用いることである。ピクセルにアドレスするのにシフトレジスタを用いると、トランジスタの使用個数は全体として少なくなる。しかし、従来のシフトレジスタ法では、ピクセルのランダムアドレスが不可能である。従来のシフトレジスタをベースとするシステムでの読み出しはカムコーダと類似であって、各ラインのピクセルを全部順次読み出して行き、次に他のラインに移ってフレームが終わるまで次々と読み出して行くものである。しかし、このやり方では、ＡＰＳデバイスの特徴であるランダムアクセス操作がないから、ＡＰＳデバイスには上手く機能しない。
【０００８】
以上の議論から容易に明らかなように、ＡＰＳ撮像素子に必要なランダムアドレス法を、少ないゲート数で実現するアドレスデコード法を採用するデバイスに対する必要性が当業界に存在する。
【０００９】
【課題を解決するための手段】
本発明は、上記の問題点などを克服するためのものである。例えば、シフトレジスタを８個含む高速シフトレジスタユニットを構成し、これらのシフトレジスタを用いてライン時間ごとにサイクリックにアドレスを回す。次に、５１２／８＝６４個のシフトレジスタを有する低速シフトレジスタユニットを構成する。低速シフトレジスタユニットは、高速シフトレジスタユニットが定める８ライン周期毎にシフトする。こうして情報を８ライン周期毎に回転させる。
【００１０】
本発明の一つでは、撮像素子に配置された複数の撮像部のうちいずれかを指定するアドレス回路であって、第１所定数のシフトレジスタを含む高速シフトレジスタユニットと、第２所定数のシフトレジスタを含む低速シフトレジスタユニットと、前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットから信号を受け、前記高速シフトレジスタユニットと前記低速シフトレジスタユニットとを結合する組合わせ回路と、前記高速シフトレジスタユニットと前記低速シフトレジスタユニットの各々に電気的に結合するタイミング回路と、前記組み合わせ回路に電気的に結合され、指定される撮像部ラインの数が異なる複数種の操作モードのうちいずれかを選択するモード選択部と、を備え、前記高速シフトレジスタユニットは、前記タイミング回路によって指定されるタイミングに従って、自らが含むシフトレジスタを巡回的に選択し、前記低速シフトレジスタユニットは、前記タイミング回路によって指定されるタイミングに従って、自らが含むシフトレジスタを選択し、前記低速シフトレジスタユニットは、前記高速シフトレジスタユニットの選択処理が一巡するごとに、先に選択したシフトレジスタとは異なるシフトレジスタを選択し、前記組み合わせ回路は、前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットの選択処理と前記モード選択部のモード選択処理とに基づいて撮像部の指定を行うことを特徴とする。また、本発明に係るアドレス回路においては、前記組み合わせ回路は、前記高速シフトレジスタユニットから出力される複数の撮像部指定信号のうちいずれかを、前記モード選択部のモード選択処理に応じて選択することが好適である。また、本発明は撮像素子に配置された複数の撮像部のうちいずれかを指定するアドレス方法であって、第１所定数のシフト要素を含む高速シフトレジスタユニットと、第２所定数のシフト要素を含む低速シフトレジスタユニットと、前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットから信号を受け、前記高速シフトレジスタユニットと前記低速シフトレジスタユニットとを結合し、前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットから受けた信号に基づいて撮像部の指定を行う組合わせ回路と、前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットが含むシフト要素の選択タイミングを決定するタイミング回路と、を用い、前記高速シフトレジスタユニットが含むシフト要素を巡回的に選択し、前記高速シフトレジスタユニットの選択過程が一巡するごとに、前記低速シフトレジスタユニットが含むシフト要素のうち先に選択したシフト要素とは異なるシフト要素を選択し、前記高速シフトレジスタユニット及び前記低速シフトレジスタユニットが含むシフト要素の選択に応じて前記組み合わせ回路から出力される信号であって指定される撮像部ラインの数が異なる複数種の操作モードのうちいずれかを選択するモード選択処理に応じて前記組み合わせ回路から出力される信号に基づいて、撮像部の指定を行うことを特徴とする。
【００１１】
前に論じたように、ＡＰＳデバイスはランダムアクセス性を要求するけれども、実際は、適用装置に求められるランダムアクセスは大抵限定されたものであり、読み出し法は数種類もあればよいものである。従って、所定のプログラマビリティを有し（必要な量のランダムアクセス性を提供し）、前述の従来技術デバイスよりもシリコン使用量が顕著に少ない装置を考案することが可能となる。本明細書には、このような新規なアイデアが記載される。この場合、シフトレジスタ法は、幾つかのモードの中の一つを実行することによって、必要とするプログラマビリティを導入するように修正される。好ましい態様では、以下のアドレスモード、１）ラインを全て読み込む、２）ライン２本の読み込みとライン２本の読み捨てを全センサに対して繰り返して行う、３）ライン２本の読み込みとライン６本の読み捨てを全センサに対して繰り返して行う、のいずれか一つを採用する。上記プログラマビリティは、本明細書では分割シフトレジスタ法と称する方法を用いて、他のアドレス線を必要とせずに、獲得することができる。
【００１２】
ここでＡＰＳセンサ用に開示されるロウ／カラムのアドレッシングのアーキテクチャでは、少数のセルや少量のシリコン領域を用いて、所要のオプションを全て組み込むことができ、一方、アドレス線やセンサに付けるピンも無くすことができる。開示された方法を用いれば、センサで消費される電力が格段に節約される。当ケースは一例を用いて説明されるが、適切な数学等式を用いて一般化もされる。
【００１３】
本発明のこれらの点や目的や利点は、他のことを含めて、以下に記載する好ましい態様の説明や前記の特許請求の範囲を吟味し、更に後記の図面を参照すれば、より明快な理解が得られるであろう。
【００１４】
【発明の実施の形態】
以下の図面では、理解を容易にするために、図に共通な同じ部品を示すには可能な限り同じ符号を用いる。
【００１５】
図１に示されるように、ＡＰＳセンサ１０は、ロウ１３とカラム１４で形成される撮像ピクセル１２のマトリックスを備える。ＡＰＳセンサ１０に搭載の撮像ピクセル１２は、好ましい態様では７．４ミクロン四方である。センサの実域を維持するには、センサが用いるデコーダはこの７．４ミクロン範囲に収まらなければならない。
【００１６】
図２は、ＡＮＤゲートを用いる従来技術のアドレスデコーダを示す。５１２本の線を有する図１のものと同じ撮像センサをアドレスするには、デコーダは、デコードしなければならないアドレス線２１が９本必要である。図２に示すように、５１２行のＡＰＳセンサは、９ビットデコーダ回路２０と、５１２個の９入力ＡＮＤゲート２２とを必要とする。これらのアドレス線を適切にデコードするためには、デコーダ回路２０によって、これらアドレス線の各々の反転並びに非反転版をＡＮＤゲート２２に供給しなければならない。実質的には、デコーダ回路２０とＡＮＤゲート２２の間の各線にはインバータ（図示せず）を設けなければならない。このため、デコードされる９本のアドレス線をルートする線２３が１８本必要である（論理真の配線９本と論理偽の配線９本）。９入力ＡＮＤゲート２２の構造は、撮像センサとして同一シリコンウエハ内に搭載するには比較的大きなデバイスとなるので、ＡＮＤゲート２２をベースとするデコーダは、幅が広く、面積が大きくなる。同様に、１０２４行の撮像センサは、アドレス線が１０本と１０ビットのデコーダが必要となるので、配線されなければならない実線が２０本（論理真と論理偽の両方）となる。
【００１７】
図３は、アドレスデコード用にシフトレジスタを用いてデコーダ３０を製造する別の従来技術アプローチを示す図である。図３に示されるシフトレジスタ方法は、図２に示すようなランダムアクセス能力は有しないけれども、このシフトレジスタ法では所要シリコン領域が少なくなる。図３に明らかなように、シフトレジスタ３１各々は、入力３３と出力３５と、正のクロック３７及び負のクロック３８の２個のクロック入力と、を備える。第１ブロックの出力３５は第２ブロックの入力３３へ接続され、第２ブロックの出力３５は第３ブロックの入力３３へ接続され、最終ブロックの出力３５は、ＯＲゲート３２を介して第１ブロックへ接続される。ＯＲゲート３２への一方の入力は、ワンショット２７からの出力の同期版であり、この同期版はＡＮＤゲート２９で同期されるもので、ＡＮＤゲート２９は、ＤＱフリップフロップ２８及びワンショット２７からの出力の組合せを与える。
【００１８】
更に図３を参照する。シフトレジスタの原理は、クロック信号が出た瞬間にｎ番目のレジスタの現在の状態を（ｎ＋１）番目のレジスタへ送ることである。従って、一周期の信号を、ＯＲゲート３２経由で第１シフトレジスタ３１の入力３３へ加えると、その信号は、第１クロックサイクルでは第１シフトレジスタの出力３５へ現れ、一方他のシフトレジスタの出力は全て論理的にロウのままである。第２クロック信号が発生すると、第１シフトレジスタの出力３５は、第２シフトレジスタの出力３５へ転送される。従って、アクティブハイの状態が第２シフトレジスタに現れ、他のシフトレジスタは全てアクティブロウの状態となる。図から明らかなのは、アクティブハイの状態は、ある時刻には１個のシフトレジスタだけの出力に現れるということである。従って、５１２個のシフトレジスタがこの作動を繰り返した後はアクティブハイの状態は第１シフトレジスタに現れる。これは、操作モード一つのタイプだけでセンサのクロック信号操作が行われ、全画像を順次クロック刻みする場合は、ロウまたはカラムをアドレスするのに極めて効果的な設計である。しかし、この設計では、カメラ設計に望ましい限定的なランダムアクセス能力が欠けている。
【００１９】
図４は、本発明が想定する分割シフトレジスタによるアドレスデコード法を示すブロック図である。この設計を用いると、所望の操作モードにアクセスするために最近のカメラ設計に必要とされている限定的なプログラマビリティを柔軟に組み込むことができ、一方では撮像センサ部品内に集積するに必要なゲート数が削減される。ゲート数の削減、ピン数の削減、デバイス消費電力レベルの削減というこれらの要素は、図４に示される設計で満足される。
【００２０】
更に図４を参照する。タイミングロジック４７は、ワンショット１４６，１４８から発生されるパルスを受け取り、これらをカウンタ４６からのクロック信号出力と同期させて組合せ論理を生成し、パワーオンリセット（ＰＯＲ）後にアドレスシーケンスを開始させる。タイミングロジック４７は、カウンタ４６とワンショット１４６，１４８各々からブール論理組合せを作成し、低速、高速シフトレジスタユニット４１，４３両者へ送る初期入力信号１４１，１４３を生成する。この結果、シフトレジスタユニット４１，４３各々の初期シフト位置は論理「１」に設定される。好ましい態様の高速シフトレジスタユニット４３には、シフトレジスタ位置が８箇所あり、８ラインを順次選択する際に用いられる。高速シフトレジスタユニット４３の第１シフト位置の論理「１」は、８つのシフト位置のビットを全てサイクルし、各シフト位置の出力が選択ロジック４５へ転送され、ラインが選択される。８ラインの全てを順次選択し終わると、今度はクロック信号がタイミングロジック４７へ送られ、低速シフトレジスタユニット４１へのクロック信号１４１が発生される。そうすると、低速シフトレジスタユニット４１は、その初期シフト位置から第２シフト位置へと論理「１」をシフトする。低速シフトレジスタユニット４１は、好ましい態様では、６４個の独立のシフト位置を備えている。低速シフトレジスタユニット４１内の６４個の位置それぞれに対して、高速シフトレジスタユニット４３は８個の位置全てを用いてサイクルする。この結果、全部で６４＊８＝５１２個のライン選択が可能となり、全部で７２個のシフトレジスタ位置を有する５１２×５１２撮像センサの５１２のロウを各々独立的に選択することができる。技術に習熟した者には容易に理解できることであるが、シフトレジスタユニット４１，４３をそれぞれ６４個と８個のシフト配置に分割する代わりに、１６個と３２個のシフト配置に分割して、５１２本の線のアドレスに用いることも可能である。本明細書内に示される具体的な分割方式は、好ましい態様であり、採用するシフトレジスタ部品の全数は勿論のこと、配線層などの配慮も行われたものである。そして、同じ基本概念を、５１２のカラムの各々に独立的にアドレスするのに適用して、個々のピクセルへのアドレスを個別に行うことができる。
【００２１】
図４に示されるようなタイミングロジック４７は、低速、高速シフトレジスタユニット４１，４３両者へ所望の時間に同期パルスを送るのに用いることができる。好ましい態様では、ワンショット１４６，１４８は、カウンタ４６と関連して用いられる。ワンショット１４６，１４８は、単安定マルチバイブレータであり、異なる長さのパルスを発生するように構成することができる。フレーム開始時期あるいはパワーアップ期間では、少なくともライン１本の継続時間を有するパルスの発生がワンショット１４６で行われる。ワンショット１４８からのパルス発生は、少なくともライン８本の時間の間、フレーム開始時期あるいはパワーアップ期間に一度行われる。ワンショット１４６，１４８からのパルスは、カウンタ４６からの出力と論理的に組み合わされる。カウンタ４６は、パワーアップ期間あるいはフレーム開始時期にリセットされ、出力は論理「０」となる。この結果生じる論理組合せは、低速シフトレジスタユニット４１と高速シフトレジスタユニット４３両者が、次のクロックサイクルでは論理「１」へ初期シフト位置が設定されるというものである。ワンショット１４６，１４８をカウンタ４６と関連して用いると、低速、高速シフトレジスタユニット４１，４３へ所与の時間に同期信号を送る手段が得られる。
【００２２】
本発明で想定するデコーダは、３タイプの操作モードを備える。これらは、ａ）ライン全てにクロック信号を送る、ｂ）ライン２本を用い、ライン２本を捨てる、ｃ）ライン２本を用い、ライン６本を捨てるの３タイプである。モード選択４９から選択ロジック４５へロジック入力ＢとＣとを転送することによって、選択ロジックは、以下の議論のようにこれらの機能を行わせることができる。
【００２３】
前に議論したように、シフトレジスタユニット４１，４３は二つの部分、すなわち、８個のシフト位置を有する一部分と、６４個のシフト位置を有する他の部分とに分割される。操作モード３タイプは、選択ロジック４５へ更に少数のロジックゲートを加えて得られる。高速シフトレジスタユニット４３の選択シフトレジスタから出る出力は、ロジック入力ＢとＣでゲート（開閉制御）される。図４に見られる真理値表は、ＢとＣ入力から生ずる機能を示す。
【００２４】
図５を参照する。高速シフトレジスタユニット４３からの８個のシフトレジスタ位置は、低速シフトレジスタユニット４１からの６４位置で独立にゲートされる。好ましい態様では、ゲートにはＡＮＤゲート５１を用い、低速シフトレジスタユニット４１の６４位置に対する全ての出力は、低速シフトレジスタユニット４３からの８位置に対する出力５３でそれぞれにＡＮＤ操作される。そうして、５１２本のラインの全てに対しアドレス選択が行われる。
【００２５】
配線を減少する方法は図６に示される。低速シフトレジスタユニット４１と高速シフトレジスタユニット４３とからの出力は、一連の２入力ＡＮＤゲートにて共にＡＮＤ操作される必要がある。これら２入力ＡＮＤゲートは７．４ミクロンのピクセル高さを定める。これらは、図６で数字１から５１２で示される。高速シフトレジスタユニット４３の８シフト位置の出力は、これらゲートの傍らで垂直に配線される。低速シフトレジスタユニット４１の出力（高速シフトレジスタユニット４３からの出力と論理的に結合される）は、低速シフトレジスタユニット４１の初期シフト位置が、線１〜線８の出力の近くを通る位置に配置される。低速シフトレジスタユニット４１の出力を８つのＡＮＤゲートの近くにだけ利用できるようにすることによって、これらの構造の高さと幅は、必要な配線の傍らに配置することにより減少される。低速シフトレジスタユニット４１内の各ビットの出力は８つのＡＮＤゲートの高さだけ延びる。従って、ピクセル高さ内に全部でワイヤ９本が配線される。高速シフトレジスタユニット４３は、関連する制御ロジックと共に、低速シフトレジスタユニット４１の８ビットの高さを占めるように配置することができる。従って、この発明を用いてコンパクトな設計が行われる。
【００２６】
本発明では、センサの解像度が変わってもシリコン領域は増えない。図２に示すデコーダ法は、プログラマブル解像度機能を賦与するが、ゲート配置が変化すればセンサ解像度も変化する。例えば、２５８×２５８ピクセルセンサは、デコーダとして８入力ＡＮＤゲートを必要とするが、５１２×５１２ピクセルセンサはデコーダとして９入力ＡＮＤゲートを必要とする。
【００２７】
【発明の効果】
本発明は以下の利点を有する。ロウとカラムにアドレスする方法において、所要のオプションは全て組み込むことができ、しかもセルの数が減少し、シリコン領域が少なくなる方法が提供される。更にその結果、センサに装着するアドレス線とピンがなくなる。また、この方法を用いると、センサ消費電力が格段に少なくなる。
【００２８】
本発明は、好ましい態様を参照して説明されたものである。しかし、当業者ならば本発明の特許請求の範囲から逸脱せずに変形や部分的改変を行うことができることが理解される。
【図面の簡単な説明】
【図１】  ＡＰＳセンサの概略レイアウト図であり、ピクセル高さが示されている図である。
【図２】  ＡＮＤゲートを用いる従来技術のアドレスデコーダを示す図である。
【図３】  アドレスデコード用にシフトレジスタを用いる従来技術の別のアプローチを示す図である。
【図４】  分割シフトレジスタ法のブロック図である。
【図５】  本発明の分割シフトレジスタ法の好ましい態様の詳細ブロック図である。
【図６】  本発明が想定する全体配線図である。
【符号の説明】
１０  ＡＰＳセンサ、１２  ピクセル、１３  ロウ、１４  カラム、２０  デコーダ、２１  アドレス線、２２  ＡＮＤゲート、２３  線、２７  ワンショット、２８  フリップフロップ、２９  ＡＮＤゲート、３０  デコーダ、３１  シフトレジスタ、３２  ＯＲゲート、３３  入力、３５  出力、３７  正クロック、３８  負クロック、４０  分割シフトレジスタ設計、４１  低速シフトレジスタ、４３  高速シフトレジスタ、４５  選択ロジック，４６  カウンタ、４７  タイミングロジック、４９  モード選択、５１  ＡＮＤゲート、５２，５３  出力、１４１，１４２  入力信号、１４６，１４８  ワンショット。
【図１】
0004255530.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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