(57)【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート電極、前記ゲート電極上のシリサイド層、前記シリサイド層上のゲート上部絶縁膜、並びにゲート電極、シリサイド層、及びゲート上部絶縁膜の側壁に形成されたゲートスペーサからなるゲート構造を複数個形成する第１工程と、
前記複数個のゲート構造が形成された半導体基板の全面に表面の段付きに沿って停止層をブランケット方式で形成する第２工程と、
前記停止層が形成された半導体基板の全面に層間絶縁膜を蒸着する第３工程と、
前記停止層あるいは前記ゲート上部絶縁膜が露出されるように、前記層間絶縁膜に対する研磨選択比、又はエッチング選択比が高く、前記ゲート上部絶縁膜の研磨選択比、又はエッチング選択比が低い物質を用いて、化学機械的研磨、又はドライエッチングにより前記層間絶縁膜を平坦化させる第４工程と、
前記第４工程後に前記層間絶縁膜の平坦化が完了した半導体基板の全面に、コンタクトパッド用の導電物質と同一な物質からなるエッチング緩衝膜を形成する第５工程と、
前記半導体基板に写真及びエッチング工程を進行して、前記半導体基板において前記複数個のゲート構造、及びコンタクトパッドが形成される、隣接する前記ゲート構造間に位置する半導体基板表面が露出されるように、前記エッチング緩衝膜、及び前記層間絶縁膜をエッチングする第６工程と、
前記半導体基板にコンタクトパッド用の導電物質を前記半導体基板の全面を覆うように蒸着する第７工程と、
前記エッチング緩衝膜が除去され、前記ゲート上部絶縁膜が露出されるように、前記コンタクトパッド用の導電物質に対する研磨選択比、又はエッチング選択比が高く、前記ゲート上部絶縁膜の研磨選択比、又はエッチング選択比が低い物質を用いて、化学機械的研磨、又はドライエッチングにより前記コンタクトパッド用の導電物質を平坦化させる第８工程とを具備することを特徴とする半導体素子のコンタクトパッドの形成方法。
【請求項２】
前記ゲート上部絶縁膜は、ＳｉＮ、Ａｌ２Ｏ３のうち選択された何れか１つを使用することを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項３】
前記ゲート上部絶縁膜は、厚さが２０００±５００Åであることを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項４】
前記停止層はＳｉＮであることを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項５】
前記停止層は厚さが１００±５０Åであることを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項６】
前記層間絶縁膜は、ＨＤＰ酸化膜、ＰＥ−ＴＥＯＳ、ＵＳＧ、ＢＰＳＧ、ＰＳＧ及びＦＯｘのうち選択された何れか１つの絶縁膜を使用することを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項７】
前記第３工程の層間絶縁膜を蒸着した後、前記層間絶縁膜を化学機械的研磨やリフロー方式で平坦化する工程をさらに行うことを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項８】
前記第４工程の化学機械的研磨は、前記ゲート上部絶縁膜と前記層間絶縁膜との研磨選択比が１：５〜１：５０であるスラリーを用いて進行することを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項９】
前記スラリーは、アルミナ、シリカ、セリア及びＭｎ２Ｏ３のうち選択された何れか１つの研磨粉を含むことを特徴とする請求項８に記載の半導体素子のコンタクトパッドの形成方法。
【請求項１０】
前記エッチング緩衝膜が形成された半導体基板の全面に反射防止膜を形成する工程をさらに行うことを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項１１】
前記エッチング緩衝膜は、厚さが１００〜１０００Åであることを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項１２】
前記反射防止膜は、非晶質カーボン膜を使用することを特徴とする請求項１０に記載の半導体素子のコンタクトパッドの形成方法。
【請求項１３】
前記第６工程の後、露出された形の停止層をエッチングする工程をさらに行うことを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項１４】
前記コンタクトパッド用の導電物質は、ポリシリコン、Ｔｉ、ＴｉＮ及びＷよりなる導電物質のうち選択された何れか１つであることを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項１５】
前記第８工程の化学機械的研磨は、前記ゲート上部絶縁膜と前記コンタクトパッド用の導電物質との研磨選択比が１：５〜１：５０であるスラリーを用いて進行することを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【請求項１６】
前記スラリーは、アルミナ、シリカ、セリア及びＭｎ２Ｏ３のうち選択された何れか１つの研磨粉を含むことを特徴とする請求項１５に記載の半導体素子のコンタクトパッドの形成方法。
【請求項１７】
前記半導体素子は、ＤＲＡＭ、ＳＲＡＭ及びＭＤＬのうち選択された何れか１つの半導体素子であることを特徴とする請求項１に記載の半導体素子のコンタクトパッドの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特にコンタクトパッドの形成方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化されるほど大部分の半導体素子の製造工程において工程マージンは減少される。半導体素子のうち、DRAM及びSRAMのようなメモリの素子の製造工程においては、ビットラインとドレーンの電気的連結、そしてキャパシタとソースの電気的連結を容易にするためにコンタクトパッドという導電物質層を形成する。このようなコンタクトパッドの形成目的は、前記ビットラインとドレーンとの電気的連結及びキャパシタとソースの電気的連結においてコンタクトされる面積を最大限広げるためである。
【０００３】
図１ないし図４は、従来の技術による半導体素子のコンタクトパッドの形成方法を説明するために示す断面図である。
【０００４】
図１を参照すれば、素子分離膜１２が形成された半導体基板１０にゲート構造２０を形成する。前記ゲート構造２０は、ゲート電極２６、シリサイド層２４、ゲート上部絶縁膜２２及びゲートスペーサ２８よりなる。その後、停止層１４を半導体基板の表面段付きに沿って形成し、層間絶縁膜１６を半導体基板の全面を覆うように厚く蒸着する。引続き、前記層間絶縁膜１６を化学機械的研磨(CMP:Chemical Mechanical Polishing)工程あるいはリフロー(reflow)工程で平坦化させる。この際、平坦化を進行する程度(CMP target)は前記ゲート上部絶縁膜２２の上部の損傷を防止するために、ゲート上部絶縁膜２２上で前記層間絶縁膜１６が約１０００Å以上(図面の“T１”)残るように平坦化を進行する。
【０００５】
図２を参照すれば、前記平坦化が完了した半導体基板の全面に反射防止膜１８を覆い、前記反射防止膜１８上にコンタクトパッドをエッチングするためのフォトレジストパターン３０を形成する。
【０００６】
図３を参照すれば、前記フォトレジストパターン３０をエッチングマスクとして下部の層間絶縁膜１６Ａを自己整列方式(SAC:Self Aligned Contact)でエッチングして除去することによってコンタクトパッドが形成される領域を形成する。この際、停止層１４Ａは自己整列方式のエッチングにおいてエッチング停止層(etching stopper)として活用され、前記活用が終わった後には露出された停止層１４Aの一部は除去する。前記停止層１４Ａが除去された半導体基板の全面にコンタクトパッドが形成される領域３２を充填しつつ半導体基板上を覆うコンタクトパッド用の導電物質３４、例えばポリシリコンを蒸着する。次いで、後続する化学機械的平坦化(CMP)を容易に行うためにドライエッチングをさらに進行して前記蒸着されたコンタクトパッド用の導電物質３４、反射防止膜パターン１８Ａ及び層間絶縁膜１６Ａを一定の厚さ（図面の“Ｔ２”）にエチバックする。
【０００７】
図４を参照すれば、前記エッチバックが完了した半導体基板の全面にCMP工程を進行してそれぞれのゲート構造２０により分離された形状を有するコンタクトパッド３４'を形成する。この際、停止層１４Ｂ及びゲート上部絶縁膜２２は前記CMP工程で前記層間絶縁膜１６Ｂを研磨する間に研磨停止層の役割を行う。
【０００８】
しかし、前述した従来の技術による半導体素子のコンタクトパッドの形成方法は次のような問題点を有している。
【０００９】
第１、コンタクトパッド用の導電物質と層間絶縁膜とを一旦ドライエッチングでインサイチュ(in-situ)方式でエッチバックした後、再びCMP工程を進行するために全体工程が長くて複雑である問題がある。
【００１０】
第２、ゲート上部絶縁膜を形成し、コンタクトパッドを形成するためのCMP工程まで進行する間にゲート上部絶縁膜２２が一部研磨やエッチングによって損失されるために工程マージンが低下される。一例として、ゲート上部絶縁膜の厚さを２３００Åに形成する場合にコンタクトパッドを形成するためのCMP工程を進行すれば、ゲート上部絶縁膜の厚さが約８００Åに薄くなり、さらに薄くは約３５０Åとなる。したがって、ゲート上部絶縁膜の消耗が激しい場合にはゲート構造のシリサイド層とコンタクトパッド用の導電物質とが短絡される問題、すなわちゲートとビットラインとが短絡されて半導体素子が動作しない深刻な問題が生じうる。
【００１１】
第３、前記ゲート上部絶縁膜の厚さ損傷を防止するためには、ゲート上部絶縁膜の厚さを厚く形成しなければならないが、これは前記層間絶縁膜１６を厚くし、かつ厚い層間絶縁膜は層間絶縁膜内部にボイドのような工程不良を発生させる。
【００１２】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、コンタクトパッドの形成工程を単純化させつつゲート上部絶縁膜の損失を最小化し、層間絶縁膜を薄くしうる工程を実現することによって層間絶縁膜内のボイドの発生を抑制しうる半導体素子のコンタクトパッドの形成方法を提供するところにある。
【００１３】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る半導体素子のコンタクトパッドの形成方法は、まず半導体基板にゲート上部絶縁膜を含むゲート構造を形成する。前記ゲート構造が形成された半導体基板の全面に表面の段付きに沿って停止層をブランケット方式で蒸着する。前記停止層が形成された半導体基板の全面に層間絶縁膜を厚く蒸着する。次いで、前記ゲート上部絶縁膜と前記層間絶縁膜とを選択比の高い物質を用いて前記ゲート上部絶縁膜まで前記層間絶縁膜を平坦化させる。前記平坦化が完了した半導体基板の全面にエッチング緩衝膜及び反射防止膜を形成する。引続き、前記反射防止膜が形成された半導体基板に写真及びエッチング工程を進行して前記半導体基板でコンタクトパッドが形成される領域の層間絶縁膜をエッチングする。最後に、前記半導体基板にコンタクトパッド用の導電物質を前記半導体基板の全面を覆うように蒸着した後、前記ゲート上部絶縁膜と前記コンタクトパッド用の導電物質とを選択比の高い物質を用いて前記ゲート上部絶縁膜が露出されるように前記コンタクトパッド用の導電物質を一回で平坦化する。
【００１４】
本発明の望ましい実施形態によれば、前記ゲート上部絶縁膜はSiN、Al2O3のうち選択された何れか１つを用いて２０００±５００Åの厚さに形成することが望ましい。
【００１５】
望ましくは、前記層間絶縁膜を蒸着した後に前記層間絶縁膜をCMPやリフロー方式で平坦化する工程をさらに行える。
【００１６】
前記層間絶縁膜を平坦化する工程と、前記コンタクトパッド用の導電物質を平坦化する工程はCMP工程を用いて進行することが望ましく、前記CMP工程に使われるスラリーは、アルミナ、シリカ、セリア及びMn2O3のうち選択された何れか１つの研磨粉を含有するのを使用することが望ましい。
【００１７】
また、本発明の望ましい実施形態によれば、前記エッチング緩衝膜は前記第７工程のコンタクトパッド用の導電物質と同じ物質より形成することが望ましく、厚さが約１００〜１０００Åであることが望ましい。そして、前記反射防止膜は非晶質カーボン膜を使用することが望ましい。
【００１８】
本発明に係る半導体素子は、半導体素子内部にコンタクトパッドが形成される構造を有するものであって、DRAM、SRAM及びDRAM混合素子(MDL)のうち何れか１つであることが望ましい。
【００１９】
本発明の望ましい実施形態によれば、前記層間絶縁膜を平坦化し、前記コンタクトパッド用の導電物質を平坦化するCMP工程において、前記層間絶縁膜あるいはコンタクトパッド用の導電物質とゲート上部絶縁膜の研磨選択比は５:１〜５０:１であることが望ましい。
【００２０】
望ましくは、前記層間絶縁膜を平坦化させた後、前記コンタクトパッド用の導電物質と同一材質のエッチング緩衝膜を１０００Å以下に形成する工程をさらに進行することである。
【００２１】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を詳しく説明する。しかし、下記実施形態は本発明を限定するのではなく、当業者に本発明を完全に理解させるために提供されるのである。
【００２２】
本発明はその思想及び必須的なの特徴を離脱せず、他の方式で実施しうる。例えば、下記実施形態においては反射防止膜が非晶質カーボン膜よりなるが、これは酸化窒化膜(SiON)のような有機反射防止膜であっても良い。または下記実施形態でゲート上部絶縁膜と層間絶縁膜との高い研磨選択比を用いて前記層間絶縁膜を研磨するスラリーがセリア系(Ceria base)であるが、これはシリカ系、あるいはアルミナ及び酸化マンガン系の研磨粉を含むスラリーに置換えられ、ゲート上部絶縁膜とコンタクトパッド用の導電物質との高い研磨選択比を用いて前記コンタクトパッド用の導電物質を研磨するスラリーシリカ系であるが、これもセリア系、あるいはアルミナ及び酸化マンガン系の研磨粉を含むスラリーに置換えられる。したがって、下記望ましい実施形態において記載した内容は例示的なものに過ぎず、限定する意味ではない。
【００２３】
図５を参照すれば、素子分離膜１０２が形成された半導体基板１００にゲート構造１２０を形成する。前記ゲート構造１２０は、ポリシリコン材質のゲート電極１２６、その上部にタングステンシリサイド(WSix)材質のシリサイド層１２４、前記シリサイド層１２４上に窒化膜あるいはAl2O3材質のゲート上部絶縁膜１２２及び前記ゲート電極１２６、シリサイド層１２４及びゲート上部絶縁膜１２２の側壁に形成された窒化膜材質のゲートスペーサ１２８で構成されることが望ましい。
【００２４】
前記ゲート上部絶縁膜１２２は２０００±５００Åの厚さに形成することが望ましく、本実施形態では約２３００Åの厚さに形成する。次いで、前記ゲート構造１２０が形成された半導体基板の全面に停止層１０４、例えば窒化膜を前記半導体基板の表面段付きに沿ってブランケット方式で形成する。前記停止層１０４の厚さは１００±５０Åであることが望ましい。次いで、層間絶縁膜１０６、例えば高密度プラズマ酸化膜(HDP Oxide)、SOG(Spin On Glass)、BPSG(Boron Phosphorus Silicate Glass)、PSG(Phosphorus Silicate Glass)、USG(Undoped Silicate Glass)、PE-TEOS(Plasma Enhanced Tetra Ethyl Otho Silicate)、FOx(Flowable Oxide)、フォトレジスター及びポリマのうち選択された何れか１つの絶縁膜を前記半導体基板上を十分に覆うように蒸着する。前記蒸着された層間絶縁膜１０６はリフロー方式で平坦化をさせることが望ましい。
【００２５】
引続き、前記層間絶縁膜１０６にCMP工程を進行する一方、前記ゲート上部絶縁膜１２２あるいは停止層１０４を研磨停止層として設定して平坦化を実施する。この際、前記層間絶縁膜１０６の厚さは従来の技術に比べて薄く形成しうる。その理由は後続するコンタクトパッド用の導電物質の平坦化工程で研磨停止層がゲート上部絶縁膜１２２となるからである。すなわち、従来の技術ではゲート上部絶縁膜１２２の損失を防止するために可能な限り層間絶縁膜１０６を厚く形成し、平坦化を進行する高さがゲート上部絶縁膜１２２や停止層１０４上の層間絶縁膜１０６の内部であったが、本発明では平坦化の進行方法が異なるために薄く形成しても良い。
【００２６】
前記平坦化を進行する方法は、前記層間絶縁膜１０６とゲート上部絶縁膜１２２との研磨選択比が５:１乃至５０:１程度の研磨粉が含まれたスラリーを用いて進行するか、前記層間絶縁膜１０６とゲート上部絶縁膜１２２とのエッチング選択比が５:１〜５０:１と高いドライエッチング方法で進行しうる。すなわち、層間絶縁膜１０６を構成する膜質に対しては研磨選択比が高く、ゲート上部絶縁膜１２２を構成する窒化膜に対してエッチング選択比あるいは研磨選択比が低い物質を用いて平坦化工程を進行する。前記層間絶縁膜１０６とゲート上部絶縁膜１２２との研磨選択比が５:１乃至５０:１程度の研磨粉が含まれたスラリーはアルミナ、シリカ、セリア及びMn2O3のうち選択された何れか１つの研磨粉を含むものを使用できるが、本実施形態ではセリア系のスラリーを使用する。
【００２７】
図６を参照すれば、前記平坦化が完了した半導体基板の全面にコンタクトパッド用の導電物質と同じ材質の物質、例えば、ポリシリコン膜を用いてエッチング緩衝膜１３０を１０００Å以下の厚さに形成する。前記エッチング緩衝膜１３０は後続するコンタクトパッドの形成のための平坦化工程で研磨緩衝作用を行うと同時に一回(onestep)のCMP工程でコンタクトパッドを形成可能にする役割をする。もし、過度に厚くなるとCMP時間を延ばすために、厚さは１０００Å未満に形成するのが望ましい。すなわち、従来の技術では前記CMP工程は、ドライエッチングを通じたエッチバック工程とCMP工程との２段階よりなるが、本発明では前記エッチング緩衝膜１３０を使用することによってコンタクトパッドの形成のためのCMP工程を１段階に減らせる。
【００２８】
その後、前記エッチング緩衝膜１３０上に反射防止膜１３２を形成し、コンタクトパッドが形成される領域をエッチングするためのフォトレジストパターン１３４を形成する。前記反射防止膜１３２は非晶質カーボン膜を使用するのが望ましいが、これは非晶質カーボン膜が安価で、反射防止膜がフォトレジストパターンと共に除去されるために別の反射防止膜１３２の除去工程が不要であるからである。
【００２９】
図７を参照すれば、前記フォトレジストパターン１３４をエッチングマスクとして用いて自己整列方式(SAC)のエッチングを進行してコンタクトパッドが形成される領域１０８の層間絶縁膜１０６の一部をドライエッチング方式として除去する。引続き、前記ドライエッチングによってコンタクトパッドが形成される領域に露出された停止層１０４の一部を除去する。前記工程で前記反射防止膜はフォトレジストパターン１３４を除去する間に共に除去される。
【００３０】
前記コンタクトパッドが形成される領域１０８がエッチングされた半導体基板の全面にコンタクトパッド用の導電物質１３６、例えばポリシリコンを半導体基板上を十分に覆うように積層する。前記コンタクトパッド用の導電物質１３６は、ポリシリコン、チタン、窒化チタン及びタングステンのうち何れか１つの物質を用いて形成できるが、本実施形態では不純物が含まれたポリシリコンを使用する。
【００３１】
この際、従来の技術では、後続するCMP工程でゲート上部絶縁膜１２２が研磨されて消耗されることを最小化し、CMPの均一度(uniformity)を改善するために、先にドライエッチングを進行してコンタクトパッド用の導電物質１３６と若干の層間絶縁膜をエッチバックした。しかし、本発明ではこのような工程を行わない。
【００３２】
図８を参照すれば、前記コンタクトパッド用の導電物質１３６が蒸着された半導体基板にコンタクトパッドの形成のための平坦化工程を進行してゲート構造１２０により分離された形状を有するコンタクトパッド１３６Ａを各々形成する。
【００３３】
この際、前記平坦化を進行する方法がCMP工程である場合、前記ゲート上部絶縁膜１２２とコンタクトパッド用の導電物質のポリシリコンに対して研磨選択比が１:５乃至１:５０である高い研磨選択比を有するスラリーを使用する。前記スラリーはスラリー中に含まれた研磨粉としてアルミナ、シリカ、セリア、Mn2O3などが含まれたものを使用できるが、本実施形態ではシリカ成分の研磨粉が含まれたスラリーを使用すれば一回のCMP工程で分離された形状を有するコンタクトパッドディッシング(Dishing)が生じなく、容易に平坦化を達成しうる。
【００３４】
したがって、前述したエッチング緩衝膜１３０の追加及びゲート上部絶縁膜１２２に対して研磨選択比の高いスラリーを平坦化工程に使用することによって、コンタクトパッド用の導電物質蒸着後に進行するドライエッチングを略し、コンタクトパッドの形成のためのCMP工程を２段階から１段階に減らせ、前記ゲート上部絶縁膜１２２の上部が研磨されたり、エッチングされて損失されることを抑制しうる。
【００３５】
前記平坦化工程はCMP工程でなくてもドライエッチングを通じて実現しうる。すなわち、ゲート上部絶縁膜１２２とコンタクトパッド用の導電物質１３６とのエッチング選択比が１:５乃至１:５０の範囲に確保される条件でドライエッチングを用いて進行しても良い。そして、本発明に係る半導体素子のコンタクトパッドの形成方法はゲートパターンとコンタクトパッドとが半導体素子内に形成されるDRAM、SRAM及びDRAM混合素子(MDL:Merged DRAM Logic Device)に適用しうる。
【００３６】
図９は本発明によって半導体素子のコンタクトパッドを形成した時、ゲート上部絶縁膜の消耗程度を説明するために示したグラフである。
【００３７】
図９を参照すれば、ゲート上部絶縁膜を２３００Åに形成した後、コンタクトパッド用の導電物質を平坦化してから測定したゲート上部絶縁膜の厚さを示す。グラフでX軸は層間絶縁膜の厚さであり、Y軸はゲート上部絶縁膜である窒化膜の残っている厚さを示す。
【００３８】
グラフにおいて、「■」で表される部分は図５ないし図８のように本発明の実施形態によって半導体素子のコンタクトパッドを形成した後に測定したゲート上部絶縁膜の厚さを示し、「●」で表される部分は従来の技術と同様に図１ないし図４の工程によって半導体素子のコンタクトパッドを製造し、測定したゲート上部絶縁膜の厚さを示す。
【００３９】
全体的に、本発明によって半導体素子のコンタクトパッドを形成した場合(「■」で表される部分)が従来の技術によって半導体素子のコンタクトパッドを形成した場合(「●」で表される部分)より約５００Å程度ゲート上部絶縁膜が少なく消耗されたことを確認しうる。
【００４０】
前記結果から次の事実を類推しうる。第１、ゲート上部絶縁膜の消耗を減らせるためにゲートとビットラインとの短絡を予防し、工程マージンを改善しうる。第２、ゲート上部絶縁膜の消耗が少ないために全体的なゲート構造(図５の１２０)を低め、これにより層間絶縁膜も低められるために層間絶縁膜内のボイド発生を抑制しうる。
【００４１】
【発明の効果】
したがって、前記本発明によれば、第１、コンタクトパッド用の導電物質を蒸着した後に進行していたドライエッチング工程を省略し、コンタクトパッドの形成のためのCMP工程の段階を２段階から１段階に減らして工程を単純化させうる。
【００４２】
第２、層間絶縁膜を平坦化する工程と、コンタクトパッドの形成のための平坦化工程でゲート上部絶縁膜の厚さ損失を抑制できるのでゲートとビットラインの短絡を防止し、工程マージンを改善しうる。
【００４３】
第３、層間絶縁膜の厚さを減らせるので層間絶縁膜の内部からのボイドの発生を抑制しうる。
【００４４】
第４、コンタクトパッドの形成のための平坦化工程でコンタクトパッドの表面に発生するディッシングを防止しうる。
【００４５】
本発明は前記一実施形態に限定されず、本発明が属する技術的思想内で当業者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】  従来の技術による半導体素子のコンタクトパッドの形成方法を説明するために示す断面図である。
【図２】  従来の技術による半導体素子のコンタクトパッドの形成方法を説明するために示す断面図である。
【図３】  従来の技術による半導体素子のコンタクトパッドの形成方法を説明するために示す断面図である。
【図４】  従来の技術による半導体素子のコンタクトパッドの形成方法を説明するために示す断面図である。
【図５】  本発明に係る半導体素子のコンタクトパッドの形成方法を説明するために示す断面図である。
【図６】  本発明に係る半導体素子のコンタクトパッドの形成方法を説明するために示す断面図である。
【図７】  本発明に係る半導体素子のコンタクトパッドの形成方法を説明するために示す断面図である。
【図８】  本発明に係る半導体素子のコンタクトパッドの形成方法を説明するために示す断面図である。
【図９】  本発明によって半導体素子のコンタクトパッドを形成した時、ゲート上部絶縁膜の消耗程度を説明するために示すグラフである。
【符号の説明】
１００  半導体基板
１０２  素子分離膜
１０４  停止層
１０６  層間絶縁膜
１０８  コンタクトパッド形成領域
１２０  ゲート構造
１２２  ゲート上部絶縁膜
１２４  ゲートシリサイド
１２６  ゲート電極
１２８  ゲートスペーサ
１３０  エッチング緩衝膜
１３２  反射防止膜
１３４  フォトレジストパターン
１３６  コンタクトパッド用の導電物質
１３６Ａ  コンタクトパッド
【図１】
0004290910.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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