(57)【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板を準備する工程と、該半導体基板の表面側主面に第２の導電型のコレクタ領域を形成する工程と、該コレクタ領域の表面側主面に第１の導電型のベース領域を形成する工程と、該ベース領域の表面側主面に第２の導電型のエミッタ領域を形成する工程と、該ベース領域周囲の境界となりかつ該エミッタ領域境界の一部分または大部分が接する選択酸化シリコン膜を形成する工程とを含むバイポーラ型トランジスタの製造方法において、前記選択酸化シリコン膜を形成する工程後に、前記半導体基板表面全体に第１導電型不純物を含んだ多結晶シリコンを堆積する工程と、熱処理により前記選択酸化シリコン膜形成領域以外の前記半導体基板表面に第１導電型不純物を拡散することにより前記ベース領域を形成する工程と、前記多結晶シリコン内に第２導電型不純物を導入する工程と、該第２導電型不純物を導入した前記多結晶シリコンのうち前記ベース領域の前記エミッタ領域となるべき領域の直上部分以外を除去する工程と、熱処理により前記ベース領域内に第２の導電型のエミッタ領域を形成する工程とを含むことを特徴とするバイポーラ型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、さらに詳しくは、バイポーラ型トランジスタの製造方法の改良に関する。
【０００２】
【従来の技術】
バイポーラ型トランジスタの製造方法における従来の技術を図４、図５、図６により説明する。これらの図において、１は第１の導電型を有するシリコンウエハ、２は高濃度に第２の導電型を有するコレクタ埋め込み層、３は第２の導電型を有するエピタキシャルシリコン層、９は選択酸化シリコン膜、１０は第１の導電型を有するベース領域、１１は高濃度に第２の導電型の不純物が導入されたコレクタ補償領域、１２は多結晶シリコン膜、１３は第１の導電型を有する内部ベース領域、１５は高濃度に第１の導電型の不純物が導入された外部ベース領域、１６は高濃度に第２の導電型の不純物が導入されたエミッタ領域、１８は配線電極、１９はコンタクトホール、２０は第１の導電型を有する素子間分離領域、２１ａ〜２１ｃはエミッタ拡散領域不純物添加窓用マスクである。
【０００３】
図４は、選択酸化シリコン膜をベース領域の境界として用いたシリコンバイポーラ型トランジスタの一例を示している。このような従来のシリコンバイポーラ型トランジスタを平面的に見ると（同図（ａ））、内部ベース領域１３と外部ベース領域１５とを含むベース領域１０を選択酸化シリコン膜で囲まれた領域（選択酸化領域）で規定し、その内側にエミッタ領域１６をベース領域で囲まれた形で形成していた。この場合断面図を見ると（同図（ｂ））エミッタ領域１６とコレクタ領域を隔てるベース領域１３の厚さはエミッタ領域１６の直下でほぼ一定であった。
【０００４】
しかしながら、この構造のバイポーラ素子は、エミッタ領域１６をベース領域１０で囲まれた形で形成するという構造上、ベース領域１３が必然的に大きくなり、そのためトランジスタ全体の素子領域が大きくなるという欠点があった。また、ベース領域が大きくなることにより、ベース−コレクタ間の静電容量が大きくなるため、高周波領域で使用する場合に性能が劣るという欠点があった。従ってこのような従来の方法を用いて集積化した半導体装置においては全体の面積が大きくなるという問題やそれに伴うコスト高という問題、更に性能の面で不利であるという問題などがあった。
【０００５】
上記したような問題を改善する方法としては、エミッタが選択酸化領域に接する構造とすることにより、ベース領域の面積を大幅に低減する方法があった。
図５はこのような構造の一例を示す平面図である。この方法の場合、エミッタ領域に第１の導電型の不純物を添加する工程におけるエミッタ拡散領域不純物添加窓用マスク２１ａ〜２１ｃをベース領域１０ａ〜１０ｃのマスクと重ねることによりエミッタ領域が選択酸化領域に接する構造が実現される。同図の（ａ）、（ｂ）及び（ｃ）ではエミッタ領域のそれぞれ１面、２面、３面が選択酸化領域に接している。このため、同一のエミッタ面積のトランジスタにおいては、エミッタ領域が選択酸化領域に接する面が多いほどベース領域の面積が低減されることになる。つまり、同図のエミッタ２１ａ、２１ｂ、２１ｃは同一面積であるが、ベース領域１０ａ〜１０ｃの面積は１０ｃ＜１０ｂ＜１０ａと、エミッタ領域が選択酸化領域に接する面が多いほど減少している。従ってこのようなエミッタ領域が選択酸化領域に接する面が多い構造のトランジスタは、ベース−コレクタ間の静電容量を低減でき、高周波特性上有利なものとすることができる。また、素子面積を小さくできるので集積化した時に半導体装置全体の面積が小さくでき、コストや性能の面で有利であり、初期の選択酸化シリコン膜分離型バイポーラ型トランジスタで用いられてきた。図６はこのような素子の断面図を示したものである。内部ベース領域１３の深さが深い場合には、エミッタ領域１６が選択酸化領域９に接する部分における内部ベース領域１３の厚さは他の部分と比較して大きく変化することはない。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述したような従来の構造を近年の超高速動作用の微細な構造のバイポーラ型トランジスタの製造に適用した場合には、エミッタ−コレクタ間の耐圧が十分に確保できないという新たな問題を生じる。この理由は、トランジスタをより高速で動作させるためには、キャリアの移動時間を短くするためにベース領域の深さをより浅くした構造としなければならず、その結果、ベースと選択酸化シリコン膜が接する部分における選択酸化シリコン膜の側壁の傾きが非常に小さくなってしまうためである。
【０００７】
図７は、上記したような、ベースと選択酸化シリコン膜が接する部分での選択酸化シリコン膜の側壁の傾きが小さい素子の一例の断面図を示している。本図における浅い内部ベース領域１３はイオン注入などで形成される。このとき内部ベース領域１３が選択酸化シリコン膜９と接する部分では、徐々に厚くなる選択酸化膜９を通してイオン注入がなされるため、内部ベース領域１３の厚さは選択酸化シリコン膜９の下では急激に薄くなる。そして、エミッタ電極として砒素添加多結晶シリコン膜１２を形成するが、単結晶シリコン面を清浄化した後に自然酸化膜を除去するために、多結晶シリコン膜の形成直前に薄い弗酸水溶液（希弗酸）や緩衝弗酸溶液で処理する方法が一般的にとられている。この希弗酸や緩衝弗酸溶液での処理により、選択酸化シリコン膜も一部エッチングされる結果、選択酸化シリコン膜の縁部分の膜厚は薄くなり、単結晶シリコンとの界面の傾斜角が非常に小さいために、ウエハ表面に現れた選択酸化シリコン膜９と単結晶シリコンとの境界は横方向に後退する。このとき、ベース領域１３はエッチングされることはなくその形は変わらないので、エミッタ不純物を拡散し出来上がったバイポーラ型トランジスタの選択酸化シリコン膜９と接する部分においてはベース領域１３の深さが浅くなり、エミッタ−コレクタ間の距離が異常に接近してしまうことになる。この為に、エミッタ−コレクタ間の耐圧を十分に確保できないという問題や、甚だしい場合にはエミッタとコレクタが接触してしまいトランジスタとしての正常な機能が得られない等の問題があった。
本発明は、上述した問題を解決するためになされたもので、選択酸化シリコン膜とエミッタ領域が接してもエミッタ−コレクタ間の耐圧や耐圧歩留りが劣化することのない半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するために本発明においては、第１の導電型の半導体基板を準備する工程と、該半導体基板の表面側主面に第２の導電型のコレクタ領域を形成する工程と、該コレクタ領域の表面側主面に第１の導電型のベース領域を形成する工程と、該ベース領域の表面側主面に第２の導電型のエミッタ領域を形成する工程と、該ベース領域周囲の境界となりかつ該エミッタ領域境界の一部分または大部分が接する選択酸化シリコン膜を形成する工程とを含むバイポーラ型トランジスタの製造方法において、前記選択酸化シリコン膜を形成する工程後に、前記半導体基板表面全体に第１導電型不純物を含んだ多結晶シリコンを堆積する工程と、熱処理により前記選択酸化シリコン膜形成領域以外の前記半導体基板表面に第１導電型不純物を拡散することにより前記ベース領域を形成する工程と、前記多結晶シリコン内に第２導電型不純物を導入する工程と、該第２導電型不純物を導入した前記多結晶シリコンのうち前記ベース領域の前記エミッタ領域となるべき領域の直上部分以外を除去する工程と、熱処理により前記ベース領域内に第２の導電型のエミッタ領域を形成する工程とを含むことを特徴とするバイポーラ型トランジスタの製造方法とした。
【０００９】
【作用】
本発明に係わる方法でベース領域とエミッタ領域を形成することにより、多結晶シリコン膜を形成する工程以降はエミッタ領域と選択酸化シリコン膜領域が接する部分での選択酸化シリコン膜の膜減りを生じないため、エミッタ拡散時にこの部分でのベース領域の幅が異常に薄くなることが無く、他の部分と同様に膜厚が確保され、エミッタ−コレクタ間の耐圧の減少や耐圧歩留まりの低下を生じることがなくなる。
【００１０】
【発明の実施の形態】
本発明においては、選択酸化シリコン膜領域の形成後、表面の清浄化を行った後のウエハ表面全体を多結晶シリコン膜で覆い、エミッタ直上でのこの多結晶シリコン膜を最後まで除去せずに素子を形成する。
具体的には、この多結晶シリコン膜は成長時にベース用の不純物を導入するか、あるいは無添加の場合にはベース用の不純物をイオン注入し、その後熱拡散で素子領域に導入してベース領域を形成する。その後ベースより濃度が高く、ベースとは逆の導電型を持つ不純物をイオン注入法などにより導入し、不純物が単結晶シリコン領域に入り込むような熱処理を加える前にエミッタ領域となる面の直上部分のみを残して除去する。その後の工程でエミッタ領域を形成するように熱処理で不純物を単結晶シリコン中に拡散させる。
【００１１】
以下、図面を参照して本発明を詳細に説明する。図１は本実施例の半導体装置の構造を示す断面図と平面図である。エミッタ領域が３面にわたり選択酸化領域に接しているため、多結晶シリコン膜を単層用いたバイポーラ型トランジスタとしては非常に小さいベース面積で素子が実現できている。  第２図はこの半導体装置の製造工程を詳細に説明するための半導体装置の主な工程での断面図を示している。
【００１２】
これらの図において、１は第１の導電型を有するシリコンウエハ、２は高濃度に第２の導電型を有するコレクタ埋め込み層、３は第２の導電型を有するエピタキシャルシリコン層、４は素子分離のための溝、５は第１の導電型のチャネルカット層、６は溝内酸化シリコン膜、７は無添加多結晶シリコン膜、８は窒化シリコン膜、９は選択酸化シリコン膜、１０は第１の導電型を有するベース領域，１１は高濃度に第２の導電型の不純物が導入されたコレクタ補償領域、１２は多結晶シリコン膜、１３は第１の導電型を有する内部ベース領域、１４は無添加シリコンガラス（ＮＳＧ）、１５は高濃度に第１の導電型の不純物が導入された外部ベース領域、１６は高濃度に第２の導電型の不純物が導入されたエミッタ領域、１７はチタンシリサイド、１８は配線電極、１９はコンタクトホール、２０は第１の導電型を有する素子間分離領域、２１はエミッタ拡散領域不純物添加用マスクである。
【００１３】
次に製造プロセスについて説明する。（例として、第１の導電型をｐ型、第２の導電型をｎ型とした。）まずｐ型シリコンウエハ１全面に砒素をイオン注入してｎ+  コレクタ埋め込み層２を形成し、その後ｎ型のエピタキシャルシリコン層３を形成したウエハを用意する。このときのエピタキシャル層の厚さはここでは１μｍであり、比抵抗は１Ω・ｃｍであった。次に素子分離のための溝４を形成し、素子分離のための溝４の底面にボロンをイオン注入する（ｐ+ チャネルカット層５）。さらに、素子分離のための溝４の内部を酸化して酸化シリコン膜６を形成したのち無添加多結晶シリコン膜７を形成した後、エッチングして素子分離のための溝４の内部のみの多結晶シリコン膜を残す。次に、全体を例えば２０ｎｍ酸化した後に窒化シリコン膜８を例えば化学的気相成長（ＣＶＤ）法で２００ｎｍ形成し、その後素子分離のための溝４で囲まれ分離されたバイポーラ素子となるべき領域内当たり最低２領域を残してこれらの膜を除去する。（図２（ａ））
【００１４】
次に、この酸化シリコン膜と窒化シリコン膜をマスクして熱酸化により選択酸化シリコン膜９を例えば６００ｎｍ成長し、その後窒化シリコン膜を除去する。この窒化シリコン膜で覆われていた２領域部分がそれぞれバイポーラ素子のベース領域１０，コレクタ補償領域１１となる。次にコレクタ領域以外の部分をレジストで覆い、コレクタ補償領域１１にリンをイオン注入する。レジスト除去後に熱処理により導入したリンを電気的に活性化する。（図２（ｂ））
次に、ベース領域を覆っている酸化シリコン膜を除去し、表面の洗浄、希弗酸処理後直ちに全面に多結晶シリコン膜１２を堆積する。このときの多結晶シリコンは例えばＣＶＤ法で形成し、厚さはここでは３００ｎｍとした。多結晶シリコン表面を薄く酸化した後、ボロンを導入するためにＢＦ2+を全面にイオン注入した。このときのドーズ量は一例として８×１０14ｃｍ-2  であった。この不純物の濃度は必要なベース領域の不純物濃度に応じて調整する必要がある。また、イオン注入の代わりとして、多結晶シリコン膜をＣＶＤ法で成長するときに同時にボロンを３×１０19ｃｍ-3程度添加するという方法を用いる方法でも良好な結果が得られる。ここで、内部ベース領域１３を形成するために例えば９００℃で６０分間の熱拡散を行う。これでベース領域１０全体にわたりボロンが拡散される。（図２（ｃ））
このときコレクタ補償領域１１にもボロンが拡散するがコレクタ補償領域に事前にイオン注入したリンの濃度を十分多くすることでコレクタ補償領域にｐ型層が出来るのが防止される。
【００１５】
次に、多結晶シリコン膜を砒素添加に変えるためにＡｓ+をイオン注入する。このときのイオンのドーズ量は一例として１×１０16ｃｍ-2であった。その後表面の酸化シリコン膜を全部除去しＣＶＤ法で窒化シリコン膜を形成する。そして、エミッタ領域となる部分の上部のみを残して、窒化シリコン膜と多結晶シリコン膜をリアクティブイオンエッチング（ＲＩＥ）法でエッチングする。本実施例ではコレクタ補償領域１１上の多結晶シリコン膜を残しているが、この部分をこの工程で除去してもかまわない。さらに無添加シリコンガラス（ＮＳＧ）膜を全面に堆積しＲＩＥ法で全面をエッチングして多結晶シリコン膜の側壁のみＮＳＧ膜１４を残す。次に外部ベース領域１５となる部分にボロンをイオン注入する。イオン注入の条件としては例えばイオンがＢＦ2+で、加速電圧６０ｋｅＶ、密度２×１０15ｃｍ-2とした。このときコレクタ補償領域１１上の多結晶シリコンが除去されている場合は、イオンのコレクタ補償領域１１への注入を防ぐためにマスクが必要となる。そして、この外部ベース領域の不純物の活性化とエミッタ不純物の拡散を兼ねてラピッドサーマルアニーリング（ＲＴＡ）処理を行う。このＲＴＡ工程における処理温度は例えば１０８０℃とした。この処理によりエミッタ領域１６が形成される。
【００１６】
次にエミッタ上の窒化シリコン膜を除去した後、全面にチタンと窒化チタンとの２層膜を形成した。ここでは直流スパッタ法を用いて形成した。その後ＲＴＡ処理によりシリコン面に接したチタンをシリコンと反応させてチタンシリサイドとし、アンモニアと過酸化水素水の混液で窒化チタンと未反応のチタンを除去してシリコン上にのみ選択的にチタンシリサイド１７を残す。（図２（ｄ））
さらに、ＮＳＧ膜、ボロン・リン添加シリコンガラス（ＢＰＳＧ）膜を形成した後に、熱処理し、コンタクトホールを開けた後にチタン／窒化チタン／銅入りアルミニウム／窒化チタンよりなる積層配線電極１８を堆積後パタン形成することにより図１に示すような目的とするバイポーラ型半導体装置を得る。
【００１７】
本実施例では、図３に示す平面図（ａ）のようにエミッタ領域の３面が選択酸化領域に接していたが、これは同図（ｂ）のように２面、あるいは同図（ｃ）のように１面が接する構造でも良い。あるいは図３（ｄ）に示す例のように、エミッタ電極を分割した構造も可能である。これらの例で、分割された外部ベース領域が生じた場合には、ベース電極のコンタクトホールを複数の外部ベース領域から取り出すのがベース抵抗低減のために有効である。
また、本実施例では、第１の導電型としてｐ型、第２の導電型としてｎ型のｎｐｎ型バイポーラ型トランジスタの製造について説明したが、同様な工程を用い、不純物を変え、熱処理条件などの工程を最適化することにより第１の導電型としてｎ型、第２の導電型としてｐ型のｐｎｐ型バイポーラ型トランジスタを製造できる。
【００１８】
【発明の効果】
以上説明したように、本発明による製造方法を選択酸化シリコン膜をベース領域の境界とするバイポーラ型トランジスタの製造に適用することにより、エミッタ領域も最大３方向にわたり選択酸化膜と接する構造を高い歩留まりで実現出来るので、素子領域の減少により素子の高密度化が可能になるとともにベース−コレクタ間容量の低減により高周波特性が大幅に改善される。
このことは、これらの製造方法を製造プロセスの一部として使うＬＳＩや他の半導体装置の性能を向上でき、高い性能と歩留まりを有する製造技術を本発明が提供出来ることを意味している。
【図面の簡単な説明】
【図１】本発明の一実施例の構造を示す平面図（ａ）と断面図（ｂ）である。
【図２】本発明の一実施例の主な工程を示す断面図である。
【図３】本発明の実施例における各種変形例の平面図である。
【図４】従来の選択酸化シリコン膜をベース領域の境界として用いたバイポーラ型トランジスタの一例である。
【図５】エミッタが選択酸化領域に接する構造のバイポーラ型トランジスタの平面図である。
【図６】エミッタが選択酸化領域に接する構造のバイポーラ型トランジスタの断面図である。
【図７】従来のエミッタが選択酸化領域に接する構造でベース領域の深さが浅い場合のバイポーラ型トランジスタの不具合の例を示す断面図である。
【符号の説明】
１．第１の導電型を有するシリコンウエハ
２．高濃度に第２の導電型を有するコレクタ埋め込み層
３．第２の導電型を有するエピタキシャルシリコン層
４．素子分離のための溝
５．第１の導電型のチャネルカット層
６．溝内酸化シリコン膜
７．無添加多結晶シリコン膜
８．窒化シリコン膜
９．選択酸化シリコン膜
１０．第１の導電型を有するベース領域
１１．高濃度に第２の導電型の不純物が導入されたコレクタ補償領域
１２．多結晶シリコン膜
１３．第１の導電型を有する内部ベース領域
１４．無添加シリコンガラス（ＮＳＧ）膜
１５．高濃度に第１の導電型の不純物が導入された外部ベース領域
１６．高濃度に第２の導電型の不純物が導入されたエミッタ領域
１７．チタンシリサイド
１８．配線電極
１９．コンタクトホール
２０．第１の導電型を有する素子間分離領域
２１．エミッタ拡散領域不純物添加窓用マスク
【図１】
0004213298.tif 000002
【図２】
0004213298.tif 000003
【図３】
0004213298.tif 000004
【図４】
0004213298.tif 000005
【図５】
0004213298.tif 000006
【図６】
0004213298.tif 000007
【図７】
0004213298.tif 000008