(57)【特許請求の範囲】
【請求項１】
第１の状態のａ個のサンプリングインターバルの後に第１の出力値を出力し、第２の状態のａ＋１個のサンプリングインターバルの後に第２の出力値を出力し、濾波されたデータ値を形成するための少なくとも１つの追跡データウインドウを有している切替え可能なフィルタ装置と、
この切替え可能なフィルタ装置に結合されている制御装置とを具備し、
追跡データウインドウが１つしかない場合には、このデータウインドウは、
前記切替え可能なフィルタ装置の第１の状態に対応する第１のウインドウの大きさを少なくとも割り当てられ、さらに、
前記切替え可能なフィルタ装置の第１の状態に対応する第２の異なるウインドウの大きさを少なくとも割り当てられ、
２以上の追跡データウインドウが存在する場合には、これらは少なくとも２つの異なるウインドウの大きさを割当てられ、関連した大きさの各データウインドウの選択は第１および第２の出力値のシーケンスに依存し、
ウインドウの大きさは一方がｂ個のサンプルを含み、他方がｃ個のサンプルを含み、ここでｂ≧ａおよびｃ≧ａ＋１であり、
前記制御装置は、第１および第２の状態において、データシーケンスｄ1 の等しい長さの時間期間内で、ｎ個の第１の出力値およびｍ個の第２の出力値の形成を行わせ、それと共に関連したウインドウの大きさまたはデータウインドウの選択を行い、ｎ個の第１の出力値およびｍ個の第２の出力値の数は、ｒをデータ速度減少係数として式ｒ＝ａ＋ｍ／（ｎ＋ｍ）によって決定されることを特徴とするデータシーケンスのデータ速度を減少させる装置。
【請求項２】
切替え可能なフィルタ装置は、ｎ個の第１の出力値およびｍ個の第２の出力値をそれぞれ生成する第１のフィルタと第２のフィルタとの並列組合せに対応しており、前記第１および第２の出力値は結合装置によって１つのデータシーケンスに結合される請求項１記載の装置。
【請求項３】
第１のフィルタおよび第２のフィルタは、随意の次数の第１のコームフィルタおよび第２のコームフィルタにそれぞれ対応している請求項２記載の装置。
【請求項４】
信号が流れる方向において、第１および第２のコームフィルタはそれぞれ、
ｐ個の累算器、１個のデシメーションスイッチおよびｐ個の微分器、またはｐ個の累算器、１個のデシメーションスイッチおよびｐ−１個の微分器のいずれかを割当てられ、
後者の割当てにおいて、信号が流れる方向における最後の累算器がデシメーションスイッチの閉成と同時にリセット装置によりリセットされ、ｐ≧１である請求項３記載の装置。
【請求項５】
切替え可能なフィルタ装置の異なる利得は、振幅正規化装置によって少なくとも部分的に補償されている請求項１乃至４のいずれか１項記載の装置。
【請求項６】
切替え可能なフィルタ装置の異なるグループ遅延は、等化装置によって互いに適応される請求項１乃至４のいずれか１項記載の装置。
【請求項７】
等化装置は、遅延素子を含んでいる請求項６記載の装置。
【請求項８】
デシメーションスイッチおよび、またはリセット装置の付勢時間は、制御装置中の計算装置によって決定される請求項７記載の装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、特にデジタル化された信号のサンプリング速度を非整数の係数だけ減少させるように機能するデータシーケンスのデータ速度を減少させる装置に関する。このような装置は、例えば適切な信号内容が変更されない状態で、予め定められたデータシーケンスを異なる処理クロックに合わせる場合に必要である。このような用途は、特にオーバーサンプリングされたオーディオ信号に関連しているが、さらに処理または記憶するためにサンプリング速度を非整数の係数だけ減少する必要のあるビデオおよびその他の信号にも関連している。本発明は、信号内容が変更される場合にも使用できる。例えばビデオ信号の場合、本発明によって、サイズの減少された映像が再生されることができる。データ速度を維持しながらデータ数を減少することにより、テレビジョンまたはコンピュータスクリーンのウインドウ中にサイズの減少された映像が表示されることができる。結果的な映像は、例えばスチール映像、動的テレビジョン映像またはコンピュータ制御されたアニメーションであってもよい。
【０００２】
【従来の技術】
一般に、このような用途に対して、データ速度が非整数の係数だけ減少できるようにトランスバーサルフィルタ段および、または回帰型フィルタ段を備えた比較的複雑な補間フィルタが使用されている。このようなサンプリング速度変換器は、例えば文献（Tor A.Ramstad," Digital Methods for Conversion Between Arbitrary Sampling Frequencies ",Transactions on Acoustics,Speech,and Signal Processing,Vol.ASSP-32,No.3,June 1984, 577乃至591 頁）に記載されている。
【０００３】
データ速度を減少させる装置は、古いデータ速度と新しいデータ速度とが連続する等しいサンプリングインターバルで１サンプル値だけ異なっている場合には比較的構成し易い。例えば、２個の新しいサンプルが３個の連続したサンプルから形成されている場合、これはｒ＝１．５のデータ速度減少係数に対応し、或は９個の新しいサンプルが１０個の古いサンプルから補間される場合、これはｒ＝１０／９のデータ速度減少係数に対応する。これらの特定のデータ速度減少係数に対しては、１個のサンプルが一定のインターバルで除去され、残りのデータシーケンスがデジタルローパスフィルタで平滑にされる非常に簡単なフィルタ装置が知られている。
【０００４】
特に、データ速度が整数の係数ｒだけ減少される場合、簡単な回路および方法が知られている。その場合、データウインドウを形成するデータ値のグループは合計されて、新しいデータ値を形成し、それから新しいデータ値のシーケンスが所望の新しいデータシーケンスを形成する。デジタル信号処理において、このタイプのサンプリング速度減少は、デシメーションとも呼ばれる。データウインドウ中のデータ値は、選択された補間方法にしたがって関連した加重関数によって修正されてもよい。データウインドウ内のデータが加重されない最も簡単な加重の場合を考えると、これらの回路はまた“コーム(comb)フィルタ”とも呼ばれている。それらは、文献（Shuni Chu およびC.Sidney Burrus," Multirate Filter Designs Using Comb Filters ",IEEE Transactions on Circuits and Systems,Vol.CAS-31,No.11,November 1984,913乃至924 頁）に記載されている。
【０００５】
このようなコームフィルタは、一般に少なくとも１個の累算器と、予め定められた個数のサンプルの後に閉じる１個のデシメーションスイッチと、１個の微分器とを含んでいる。各累算器は、遅延段および加算器を含んでおり、微分器は遅延段および減算器を含んでいる。加算器および微分器は、補間されたサンプル値を形成するための追跡データウインドウを形成している。単一の累算器は加重機能を実行しない。しかしながら、２個またはそれ以上の直列接続された累算器およびそれと同数の直列接続された微分器を使用すれば、高次の加重機能でさえ行うことができる。デシメーションスイッチと一緒にリセットされるリセット可能な累算器として最後の累算器が設計された場合、要求される微分器の数は１個だけ減少する。コームフィルタ構造には、高い処理クロック周波数が累算器だけしか必要でなく、微分器はデシメーションスイッチの低いクロック周波数で動作するという利点もある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、有理数として表されることのできる非整数の係数だけデータ速度を減少させる簡単な回路を提供することである。
【０００７】
【課題を解決するための手段】
この目的は、本発明のデータシーケンスのデータ速度を減少させる装置によって達成される。本発明の装置は、第１の状態のａ個のサンプリングインターバルの後に第１の出力値を出力し、第２の状態のａ＋１個のサンプリングインターバルの後に第２の出力値を出力し、濾波されたデータ値を形成するための少なくとも１つの追跡データウインドウを有している切替え可能なフィルタ装置と、
この切替え可能なフィルタ装置に結合されている制御装置とを具備し、
追跡データウインドウが１つしかない場合には、このデータウインドウは、第１および第２の出力値のシーケンスに依存して選択される少なくとも２つの異なるウインドウの大きさを割当てられ、
２以上の追跡データウインドウが存在する場合には、これらは少なくとも２つの異なるウインドウの大きさを割当てられ、関連した大きさの各データウインドウの選択は第１および第２の出力値のシーケンスに依存し、
ウインドウの大きさは一方がｂ個のサンプルを含み、他方がｃ個のサンプルを含み、ここでｂ≧ａおよびｃ≧ａ＋１であり、
制御装置は、第１および第２の状態によってｎ個の第１の出力値およびｍ個の第２の出力値の形成を行わせ、それと共にデータシーケンスｄ1 の等しい長さの時間期間内の関連したウインドウの大きさまたはデータウインドウの選択を行い、ｎ個の第１の出力値およびｍ個の第２の出力値の数は、ｒをデータ速度減少係数として式ｒ＝ａ＋ｍ／（ｎ＋ｍ）によって決定されることを特徴とする。
【０００８】
本発明の有効な第１の実施形態では、１次またはそれより高次のフィルタであってよい上述のコームフィルタが直列構成を基本構造とする切替え可能なフィルタ装置として使用される（1997年 7月出願の欧州特許出願第 97 110 913.7 号明細書、国内的に:C-DIT-1734 参照）。フィルタの次数は、累算器および微分器の個数を決定する。微分器の個数は、最後の累算器がリセット可能な場合に１個だけ減少できる。切替え可能なフィルタ装置はまた、別のフィルタ構造により、或はプログラム制御によって、すなわち適切なプログラムを使用して意図するデジタル伝達関数を実現することによって実行されてもよい。一般に、正規化された信号範囲がデジタル信号処理時に使用されるため、特に第１および第２の状態における利得が比較的に異なっている場合には、振幅正規化装置により切替え可能なフィルタ装置を補わなければならない。新しいデータシーケンスにおいて、補間されたサンプルが可能な限り理論的にサンプルに時間的に近いように、第１および第２の出力値は、交互して連続的に、できる限り均一に分布される。
【０００９】
切替え可能なフィルタ装置の平滑動作に対してさらに厳しい要求が課された場合、ラグランジュフィルタまたは上述したコームフィルタの多重配列のような高次のフィルタ構造が個々のフィルタとして使用される。したがって、これらのフィルタ構造は、異なるウインドウの大きさを有していなければならない。このようなフィルタ構造は信号歪みを結果的に生じさせる異なるグループ遅延を生じる欠点がある。これらのグループ遅延は、高次のフィルタをそれぞれ１個づつ含む切替え可能なフィルタ装置に対して別々の信号路を使用すれば補償することができる。上記の解決方法の第２の場合によると、これによって、適切な等化装置のグループ遅延に対する使用を簡単な方法で可能にする切替え可能なフィルタ装置の並列構造が結果的に実現される。個々のグループ遅延に対する補償は、並列接続された信号路における異なる遅延素子によって可能である。したがって、高速フィルタ構造は、低速フィルタ構造に関して所定数のクロック周期だけ遅延される。並列コームフィルタを使用した場合、デシメーションスイッチの閉成時間および、またはリセット装置を付勢する時間を固定することによって追跡データウインドウが他のコームフィルタとは無関係に始動される。結合装置は、並列接続されたフィルタの１つから出力値を受取り、バッファを介して所望の出力データシーケンスを形成する。
【００１０】
出力端におけるスイッチングの結果、信号の不連続性が生じないように、フィルタブランチの１つにおいてデータ出力を遅延し、また別のフィルタブランチにおいてデータウインドウの開始時間を選択することによって、使用される各タイプのフィルタとは無関係に、結合装置が濾波されたデータ値を時間的に常に利用することが可能となる。
【００１１】
【発明の実施の形態】
以下、添付図面を参照して本発明の詳細および本発明のその他の利点についてさらに説明する。
図１のブロック図は、切替え可能なフィルタ装置1 によって出力データシーケンスｄ2 に変換されるデータシーケンスｄ1 のデータ速度を減少する簡単な直列フィルタ構造を備えた本発明の第１の実施形態の装置を示している。入力データシーケンスｄ1 のデータ速度は、第１のクロック信号源2 によって供給され、データ源3 を制御する第１のクロック信号ｆ1 のパルス反復速度に対応する。第１のクロック信号ｆ1 はまたシステムクロックに対応していてもよく、或はデータシーケンスｄ1 のデータ速度によって予め定められていてもよく、このシーケンスから第１のクロック信号ｆ1 が位相ロックループ（ＰＬＬ）によって再生されることができる。
【００１２】
切替え可能なフィルタ装置1 はフィルタ入力1.1 を介してデータ源3 に接続され、その出力1.2 で第１の濾波されたデータ値ｄｆ´を出力し、このデータ値ｄｆ´は、必要ならば振幅正規化装置で適応されて、適切な濾波されたデータ値ｄｆを形成する。振幅適応は、例えば値ｋ＝１／ｂおよびｋ＝１／ｃを有する減衰係数ｋを乗算器に与えることによって行われる。濾波されたデータ値ｄｆは、第２のクロック信号源6 からの第２のクロック信号ｆ2 によってその出力段が制御されているバッファに供給される。第２のクロック信号ｆ2 のパルス反復速度はバッファ出力5.1 から出力される出力データシーケンスｄ2 の所望のデータ速度に対応しており、したがってそれがデータ速度減少装置全体の出力となる。
【００１３】
切替え可能なフィルタ装置1 は、信号が流れる方向において累算器7 、デシメーションスイッチ8 および微分器9 を含んでいる。累算器7 は加算器7.2 および遅延素子7.1 から構成されたリング回路を形成し、加算器7.2 の出力がデシメーションスイッチ8 の入力に接続されており、そのスイッチ8 の制御入力は、制御装置10を介して第１のクロック信号源の第１のクロック信号ｆ1 にロックされる補助クロックｆｈによって制御される。補助クロックｆｈは、非等距離クロックシーケンス、すなわちパルスが第１のクロック信号ｆ1 のａまたはａ＋１のクロック周期Ｔ1 の後ごとにトリガーされる図５におけるパルス列ｆｈである。補助クロックｆｈの各パルスにより、デシメーションスイッチ8 が閉じられるため、累算器7 の内容は、デシメーションスイッチ8 の信号出力を介して微分器9 に転送される。微分器は遅延素子9.1 および減算器9.2 から構成されており、この減算器9.2 の被減数入力9.3 がデシメーションスイッチ8 の信号出力に接続され、したがって遅延素子9.1 の入力に接続されている。遅延素子9.1 の出力は、遅延素子9.1 の各内容が現在の累算器内容から減算されるように減数入力9.4 に供給される。この減算は、補助クロックｆｈがデシメーションスイッチ8 を閉じるたびに発生する。
【００１４】
したがって、フィルタ装置1 の出力1.2 における濾波されたデータ値ｄｆ´は、補助クロックｆｈの関連したインターバルによってその長さが決定される追跡データウインドウｄｗ中の入力データシーケンスｄ1 の合計値である（図５参照）。補助クロックｆｈが、例えば第１のクロック信号ｆ1 の２個のサンプル値と３個のサンプル値とを交互に取った場合、ｒ＝２．５のデータ速度の減少（データ速度が１／ｒとなる）が達成される。補助クロックｆｈがｂ＝２個のサンプルをそれぞれ有する３個のデータウインドウと、ｃ＝３サンプル個のサンプルをそれぞれ有する２個のデータウインドウとから時間平均して形成された場合、これはｒ＝２．４のデータ速度減少に対応する。このようにして、サンプリング速度比だけでなく、整数係数による中間的な変換を行うことによって、１８．４３ＭＨｚのデータ速度で受信されるオーディオ信号を２０．２５ＭＨｚのシステムクロックに適応させる等のはるかに複雑な形態もまた実現でき、その結果３２ｋＨｚの範囲内の比較的低いデータ速度が達成される。
【００１５】
制御装置10は、例えば第１のクロック信号ｆ1 によってクロックされ、図５の数字例によるとｒ＝２．４の減少係数により常に番号１２でリセットされるリセット可能なカウンタにより構成されることがてきる。入力クロック信号ｆ1 に依存するカウント０．５および７は第１の状態をトリガーし、カウント２および９は第２の状態をトリガーする。リセット値を含むトリガーカウントは、それらが減少係数ｒをアドレスとして使用して検索可能な検索表に記憶されていてもよい。対応した読出し／書込みメモリの内容は、随意の減少係数ｒが構成されることができるように、ユーザによって、或は外部または内部計算回路によってバスを介して変更できる。
【００１６】
図２は、簡単な並列コームフィルタ構造を備えた本発明の１実施形態を示す。図１のものと同じ機能ユニットは同じ参照符号で示されているため、それらの説明は不要である。図１との本質的な相違は、第１のフィルタ7 ，8 ，9 が第２のフィルタ7'，8'，9'と並列に接続され、かつ第１および第２のフィルタの濾波された出力値ｄｆ´，ｄｆ''を単一のデータシーケンスｄ2 に結合する結合装置15が設けられていることである。
【００１７】
結合装置15は本質的に、第１の出力値ｄｎまたは第２の出力値ｄｍをそれぞれ取出すために第１のスイッチ7 ，8 ，9 または第２のスイッチ7'，8'，9'のいずれかの出力への接続を行う切換えスイッチ15.1によって構成されている。結合装置15の出力1.3 は、バッファ5 に接続される。
【００１８】
第１のフィルタ7 ，8 ，9 は、入力データシーケンスｄ1 のａ個のサンプルの後ごとに新しい出力値ｄｆ´を形成する。第１のフィルタとは無関係に、第２のフィルタ7'，8'，9'は、入力データシーケンスｄ1 のａ＋１個のサンプルの後ごとに新しい出力値ｄｆ2'' を形成する。出力値ｄｆ´，ｄｆ''の形成は同じである必要はなく、所望の減少係数ｒに依存する。デシメーションスイッチ8 ，8'を閉じることによって、新しい各データウインドウｄｗ1 ，ｄｗ2 が開始され、その開始時間は制御装置10により各制御信号ｆｈ1 ，ｆｈ2 によって規定されている。デシメーションスイッチ8 ，8'を閉じると同時に、各フィルタ出力部は、前のデータウインドウに割当てられて、結合装置15によって伝送されるか、或は無視されることのできる新しい出力値ｄｆ´，ｄｆ''を供給する。これは、制御信号ｆｈ3 によって制御される切換えスイッチ15.1の位置に依存する。３つの制御信号ｆｈ1 ，ｆｈ2 ，ｆｈ3 は、所望の減少係数の公式ｒ＝ａ＋ｍ／（ｍ＋ｎ）に対するルールによって決定される第１の出力値ｄｎの数ｎと第２の出力値ｄｍの数ｍとにしたがってクロック速度が形成される補助クロックｆｈにロックされる。
【００１９】
図２の実施形態において、第１および第２のフィルタの出力部には、異なる利得を補償するために振幅正規化装置4 および4'がそれぞれ設けられている。関連した減衰係数ｋ1 ，ｋ2 は制御装置10によって形成され、例えば値ｋ1 ＝１／ｂおよびｋ2 ＝１／ｃを有する。一般に乗算器および、またはシフト段である振幅正規化装置が端子1.3 の後に挿入された場合、正規化装置の１つが除去できる。データシーケンスの使用目的および減少係数ｒの値に応じて、異なる利得間において切替えを行う必要さえない。
【００２０】
第１のフィルタの出力部は、第１および第２のフィルタの異なるグループの遅延が入力クロック信号ｆ1 の完全なクロック周期中に補償されることのできる遅延素子16を含んでいる。したがって、グループ遅延の等化と共同してデータウインドウをタイミング良く開始することにより、第１のフィルタから第２のフィルタへのスイッチングの瞬間におけるデータシーケンスｄ2 中の不連続性が大幅に回避される。グループ遅延の等化は高次フィルタの場合に特に重要であり、それは高次フィルタでは序数と共に差が増加するためである。必要な場合には別の並列接続されたフィルタが関連した遅延素子と共に付加されてもよい並列フィルタ構造により、データウインドウが重複した場合でも、データウインドウの開始および終了時間を完全に分離することができる。２個より多くのフィルタが並列に接続されている場合、制御が少し複雑になるが、図２を参照して説明した並列接続されたフィルタを切替える基本原理はそのまま当てはまる。
【００２１】
図２に示されている２個の１次のコームフィルタを備えた切替え可能なフィルタ装置1 は入力端部に２個の累算器7 ，7'を含み、それらの入力信号および出力信号は同じである。したがって、これらの累算器7 ，7'の一方は、他方の出力が２個のデシメーションスイッチ8 ，8'に接続された場合に省略できる。累算器がどのようにして節約可能なのかを示す類似例は、２個の３次のコームフィルタの並列組合せに対応する図３のフィルタ構造によって説明される。３個の直列接続された累算器71，72，73は、出力端部において２個のデシメーションスイッチ8 ，8'に接続され、微分器91，92，93および91' ，92' ，93' がこれらのデシメーションスイッチ8 ，8'にそれぞれ後続されている。
【００２２】
図４は、転送機能が図３のフィルタ装置のものと同じである切替え可能なフィルタ装置1 を示す。切替え可能なフィルタ装置1 の構成は、２個のフィルタブランチのそれぞれが２個の直列接続されたデシメータ91，92および91' ，92' だけを含んでおり、２個の累算器71，72だけが直列に接続され、分離した各第３の累算器73.1，73.2が各フィルタブランチに設けられている点で図３のフィルタ装置と異なっている。２個の第３の累算器73.1，73.2は関連したデシメーションスイッチ8 ，8'と同時にリセットされるリセット装置73.3を備えた累算器である。リセット可能な累算器73.1，73.2の使用により、各フィルタブランチ中に１個のデシメータを設ける必要がなくなるが、第１のリセット可能な累算器73.1は第１のフィルタブランチと関連しているため、付加的なリセット可能な累算器73.2を第２のフィルタブランチに設ける必要がある。リセット入力Ｒにおける第１の制御信号ｆｈ1 または第２の制御信号ｆｈ2 は、各データウインドウをスタートさせる。データウインドウｄｗ1 ，ｄｗ2 の開始時間は、最後の制御信号ｆｈ1 ，ｆｈ2 がトリガーされた時に依存しないことに留意すべきである。補正出力値ｄｎ，ｄｍの選択は、切換えスイッチ15.1によって行われる。
【００２３】
補助クロックｆｈの制御信号ｆｈ1 ，ｆｈ2 ，ｆｈ3 は、例えば上述のリセット可能なカウンタおよびそれに記憶されたカウントによって制御装置10において形成される。このカウントは、減少係数ｒによってアドレス指定可能な検索表に記憶されてもよい。数字例によれば、出力データシーケンスｄ2 における時間的な段差、したがって不連続性がサンプリング速度の変化時にどのようにして阻止されるかが示されている。第１および第２のフィルタのカウンタは、互いに関して適切に遅延されて開始されることが重要である。サンプリング速度の変化時に２つのフィルタ出力部により新しい出力値ｄｎおよびｄｍがそれぞれ利用可能なものになるように、遅延が選択されなければならない。
【００２４】
例えば３次のコームフィルタ、すなわち各フィルタブランチに３個の累算器と３個の微分器とが配置された装置を使用し、サンプリング速度減少係数ｒが４９クロック周期と５０クロック周期との間にある場合、第１のフィルタのカウンタは、第２のフィルタのカウンタの３クロック周期後にスタートされなければならない。したがって、３×４９＋３クロック周期後、すなわち合計１５０クロック周期後に、新しい濾波されたサンプルｄｆ´が第１のフィルタ出力で利用できる。第２のフィルタのカウンタは３クロック周期後にスタートされたため、新しい濾波された出力値ｄｆ''は３×５０クロック周期後、すなわちやはり１５０クロック周期後に発生する。これはグループ遅延差を考慮していないが、遅延素子（図４には示されていない、図２参照）によって第１のフィルタブランチにおいてある補償を行うことができる。グループ遅延差は、１．５クロック周期である。
【００２５】
グループ遅延はフィルタの序数と各ウインドウの大きさとに依存し、かつ伝達関数の結果生じる。以下、サンプリング速度２と３との間で切替わる複素伝達関数Ｈ（ｚ）を有する２次のコームフィルタに対する数字例によってこれを説明する。新しい出力値が２個のサンプル後ごとに定常的なシーケンスで形成される場合、伝達関数は次のようになる：
Ｈ(z) ＝[(１−ｚ-2)/ (１−ｚ-1)]2 
＝１＋２ｚ-1＋ｚ-2          （１）
追跡データウインドウｄｗはデータシーケンスｄ1 の３つの値を含み、切替え可能なフィルタ装置1 は第１の状態である。
【００２６】
サンプリングインターバルがクロック周期Ｔ1 で２から３に、或は３から２の切替えられた場合、回路は以下に示す伝達関数を実施する：
Ｈ(z) ＝（１−ｚ-2）×（１−ｚ-3)/( １−ｚ-1）2 
＝１＋２ｚ-1＋２ｚ-2＋ｚ-3            （２）
追跡データウインドウｄｗは、４つのサンプルを含んでいる。切替え可能なフィルタ装置1 は、変化の最終的な状態に応じて第１または第２の状態であると考えられる。
【００２７】
新しい出力値が３個のサンプル後ごとに定常的なシーケンスで形成された場合、回路は以下に示す伝達関数で動作する：
Ｈ(z) ＝[(１−ｚ-3)/ (１−ｚ-1)]2 
＝１＋２ｚ-1＋３ｚ-2＋２ｚ-3＋ｚ-4    （３）
追跡データウインドウは、５つのサンプルを含み、切替え可能なフィルタ装置1 は第２の状態である。
【００２８】
一般に、第１および第２の出力値のシーケンスを可能な限り交互するため、切替えは伝達関数（１）と（２）との間か、或は伝達関数（２）と（３）との間でしか行われない。伝達関数（１）および（２）は、前の状態が同じ場合にのみ使用されなければならない。例えばｒ＝２．９の減少係数に対しては、伝達関数（２）、および特に（３）が適切である。それは、公式ｒ＝ａ＋ｍ／（ｎ＋ｍ）にしたがって、３つのサンプリングインターバルを有する９個の第２のサンプルｄｍに対して２つのサンプリングインターバルを有する第１のサンプルｄｎは１個しか存在しないためである。この場合、良好な交互動作は不可能である。これは、例えばｒ＝２．９９のサンプリング速度減少係数に対して、サンプリング速度比が２つのサンプリングインターバルａおよびａ＋１に関してさらに一方的である場合でさえ当てはまる。
【００２９】
個々の伝達関数（１），（２）および（３）は、濾波されたデータ値ｄｆの形成のために各データウインドウｄｗ中のサンプルに対して為される加重が異なることを示している。この例から、利得は第１の状態で値４を有し、変化状態で値６を有し、第２の状態で値９を有することも明らかである。振幅正規化装置4 および減衰係数ｋによって、濾波されたデータ値ｄｆに対する異なる利得が補償されることができる。
【００３０】
２次のコームフィルタに関する例から、純粋にプログラム制御が為される形態もまた容易に明らかになる。個々のサンプルは最初にバッファされ、その後プロセッサ中の既存の演算装置によって適切な加重で加算される。この目的に対して、累算器、デシメーションスイッチおよび微分器に関するシミュレーションは不要である。
【００３１】
図５は、ｒ＝２．４のデータ速度減算係数に対する図１または図２の回路の演算動作を表わすタイミング図である。入力データシーケンスｄ1 のサンプリングの瞬間がタイミング図の横軸上に５から２６までの番号を付けられた×印として概略的に示されている。このデータシーケンスｄ1 は、第１のクロック信号ｆ1 によって規定される１２個のサンプリングインターバルＴ1 をそれぞれ含む同じ長さの時間期間Ｉ、すなわちＩ1 ，Ｉ2 ，Ｉ3 に分割される。このタイミング図では、第１および第３の時間期間Ｉ1 およびＩ3 は不完全であり、完全な第２の時間期間Ｉ2 はサンプル９からサンプル２１までである。所望のサンプリング速度減少係数ｒ＝２．４に対して、１２個のクロック周期Ｔ1 を含む各時間期間Ｉ1 ，Ｉ2 ，Ｉ3 は、２つのクロック周期Ｔ1 を有する３個のサブ期間と、３つのクロック周期Ｔ1 を有する２個のサブ期間とにさらに分割される。個々の時間期間のそれぞれに対して、少なくとも１つの対応した追跡データウインドウｄｗ，ｄｗ1 ，ｄｗ2 が存在しており、それらの第１および第２のウインドウの大きさｄｗｆ1 ，ｄｗｆ2 はそれぞれ平均化のためのｂ＝２およびｃ＝３個のサンプルを含んでいる。２つの独立した追跡データウインドウｄｗ1 ，ｄｗ2 が並列フィルタ構造に関する場合のように存在している場合、ウインドウの大きさｄｗｆ1 は第１のデータウインドウｄｗ1 に割当てられ、またウインドウの大きさｄｗｆ2 は第２のデータウインドウｄｗ2 に割当てられる。ｂ個のサンプルを有するウインドウの大きさｄｗｆ1 は切替え可能なフィルタ装置1 の第１の状態に対応し、ｃ個のサンプルを有するウインドウの大きさｄｗｆ2 は第２の状態に対応する。
【００３２】
図５のタイミング図から、非等距離補助クロックｆｈ、およびウインドウの大きさｄｗｆ1 ，ｄｗｆ2 を有する追跡データウインドウは、入力データシーケンスｄ1 にロックされ、したがって第１のクロック信号ｆ1 にロックされることもまた認められる。
【００３３】
各データウインドウｄｗまたはｄｗ1 ，ｄｗ2 のサンプルの平均から、濾波されたデータ値ｄｆが形成され、それらは出力クロックである第２のクロック信号ｆ2 によって検索されるまでバッファ5 に一時的に記憶され、データシーケンスｄ2 のｎ個の第１の出力値ｄｎまたはｍ個の第２の出力値ｄｍを形成する。例えば、シーケンスｄ1 のサンプル５および６は、データシーケンスｄ2 の出力値ｎ３．１を形成する。インターバルＩ1 の最後のサンプル７，８，９は、インターバルＩ1 の最後の値である出力値ｍ２．１を形成する。第２のインターバルＩ2 の最初の出力値は、データシーケンスｄ1 のサンプル１０および１１から形成される出力値ｎ１．２である。
【００３４】
関連したデータウインドウの大きさｄｗｆ1 ，ｄｗｆ2 に応じて、データシーケンスｄ2 において第１の出力値ｄｎ（図５ではｎ…で示されている）と第２の出力値ｄｍ（図５ではｍ…で示されている）との間で区別が為される。図５では、ｎ３．１からｍ１．３までのデータシーケンスｄ2 が４から１２までの番号を付けられている。データシーケンスｄ2 は出力クロックｆ2 に対してロックされるため、新しいサンプルｎ３．１乃至ｍ１．３は互いに等距離で追従し、データ速度が期間Ｔ2 によって決定される。
【００３５】
１２個のサンプリングインターバルＴ1 ごとに、第１のクロック信号ｆ1 と第２のクロック信号ｆ2 との間で一致が生じる。しかしながら、実際はバッファ5 によって第１のクロック信号ｆ1 と第２のクロック信号ｆ2 との間の位相差が補償できるため、これは命令ではない。濾波されたデータ値ｄｆのブロック全体をＦＩＦＯメモリ（ＦＩＦＯ＝先入れ先出し）のような大型バッファに一時的に記憶し、その後異なる周波数でバーストごとにそれを読出すことも可能である。
【図面の簡単な説明】
【図１】  直列構造を備えた１実施形態のブロック図。
【図２】並列構造を備えた１実施形態のブロック図。
【図３】高次の並列フィルタ構造のブロック図。
【図４】図３のものと等価なフィルタ構造のブロック図。
【図５】データ速度を減少する簡単な一例のタイミング図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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