(57)【特許請求の範囲】
【請求項１】
転送すべきデータの前に、当該データをビット演算することにより生成されたビット演算データを付加したデータを転送するデータ転送回路において、
前記転送すべきデータを格納するメモリと、
前記メモリに格納された同一データに対し少なくとも２回の読出信号を与える制御部と、
前記メモリから読み出されたデータを入力とし、当該データをビット演算することによりビット演算データを生成し出力するビット演算器と、
前記ビット演算器の出力と前記メモリから読み出されたデータを入力とし、前記制御部が出力するタイミングによりビット演算データ又は前記メモリから読み出したデータの何れか一つを選択し出力するセレクタとを備え、
前記制御部は、１回目のメモリ読み出しデータをビット演算したビット演算データが前記セレクタに入力されている間は当該ビット演算データが出力されるように前記セレクタに制御信号を与え、前記１回目に読み出されたデータをビット演算することで生成されたビット演算データの全ての転送が完了しこれに連続して当該２回目に読み出したデータが前記セレクタから出力されるタイミングで前記２回目の読出信号を前記メモリに出力することを特徴とするデータ転送回路。
【請求項２】
前記制御部は、開始タイミングの入力によりカウント動作を開始し前記読出信号のタイミング及びメモリアクセスの回数を制御する第１のカウンタと、第１のカウンタが所定の値を保持する間カウントアップを続けメモリアクセスに必要なアドレス信号を出力する第２のカウンタと、第１のカウンタ及び第２のカウンタの出力をデコードし各回路に制御信号を出力するデコーダとを有することを特徴とする請求項１に記載のデータ転送回路。
【請求項３】
転送すべきデータが２チャネルで構成され、第１のチャネルのデータの前に当該データをビット演算することにより生成された第１のビット演算データを付加したデータを転送した後、続けて第２のチャネルのデータの後ろに当該データをビット演算することにより生成された第２のビット演算データを付加したデータを転送するデータ転送回路において、
前記第１のチャネルのデータを格納する第１のメモリと、前記第２のチャネルのデータを格納する第２のメモリと、
前記第１のメモリに格納された同一データに対し連続して２回の読出信号を与え、メモリアクセスの終了後これに連続して第２のメモリに対し読出信号を与える制御部と、
前記第１及び第２のメモリから読み出されたデータをビット演算することによりビット演算データを生成し出力するビット演算器と、
前記ビット演算器の出力と前記第１及び第２のメモリから読み出されたデータを入力とし前記制御部が出力するタイミングにより、前記第１のチャネルのデータ、第２のチャネルのデータ、前記第１のビット演算データ、又は前記第２のビット演算データのいずかれ一つを選択し出力するセレクタとを備え、
前記制御部は、前記第１のメモリに対し１回目に読み出した第１のチャネルのデータをビット演算することにより生成された第１のビット演算データと、前記第２のメモリから読み出した第２のチャネルのデータをビット演算することにより生成された第２のビット演算データが前記セレクタに入力されている間は当該第１及び第２のビット演算データが出力されるように前記セレクタに制御信号を与え、前記１回目に読み出されたデータをビット演算することで生成された第１のビット演算データの全ての転送が完了しこれに連続して第１のメモリから２回目に読み出されたデータが前記セレクタから出力されるタイミングで２回目の読出信号を第１のメモリに出力することを特徴とするデータ転送回路。
【請求項４】
前記制御部は、前記１回目に読み出したデータをビット演算することにより生成されたビット演算データがセレクタから出力されるタイミングが、データ転送のフレームタイミングに一致するように前記１回目の読出信号を出力することを特徴とする請求項１乃至３に記載のデータ転送回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、転送すべきデータにビット演算した付加データをその転送データに付加して転送するデータ転送回路に関し、特にPDCやPHS方式の電話機，その他の無線装置に用いられるデータ転送回路に関する。
【０００２】
【従来の技術】
このようなデータの転送は、一般的にデータレートでリタイミングして転送フレームに同期して転送されるものではあるが、近年、このリタイミングの回数を少なくして、より高速にＣＲＣ等のビット演算を付加したデータ転送をすることが要求されている。
【０００３】
ＣＲＣビットを含んだデータ転送の一般的な例は、特開平７−２８３７５７号公報に開示されている様に、予めＣＲＣ演算を行い、ＣＲＣビットを付加したデータを一時データバッファに格納し、送信要求に合わせてデータを転送するものである。これを、図７に示しておく。
【０００４】
【発明が解決しようとする課題】
このような従来のデータ転送回路では、予めデータをバッファに格納しているため、データを送出するまでの待ち時間が多くかかり、データ転送を高速に行うことができない。また、当該回路ではマイクを通してデータ化された音声データの単一チャネルの転送回路を示すものであるが、仮に複数チャネルを多重転送しようとすると、通常は、ＣＲＣ演算器とデータバッファ等からなる転送処理全体をパラレルに構成しなければならない。そのため、データ転送回路の回路規模が大きくなるという問題もある。
【０００５】
そこで、本発明では、送信用データにＣＲＣ等のビット演算を付加したデータを転送するようなデータ転送回路であっても高速転送を可能とし、かつ小規模の回路で実現しうることを目的とする。
【０００６】
【課題を解決するための手段】
本発明によると、転送すべきデータの前に、当該データをビット演算することにより生成されたビット演算データを付加したデータを転送するデータ転送回路において、前記転送すべきデータを格納するメモリと、前記メモリに格納された同一データに対し少なくとも２回の読出信号を与える制御部と、前記メモリから読み出されたデータを入力とし、当該データをビット演算することによりビット演算データを生成し出力するビット演算器と、前記ビット演算器の出力と前記メモリから読み出されたデータを入力とし、前記制御部が出力するタイミングによりビット演算データ又は前記メモリから読み出したデータの何れか一つを選択し出力するセレクタとを備え、前記制御部は、１回目のメモリ読み出しデータをビット演算したビット演算データが前記セレクタに入力されている間は当該ビット演算データが出力されるように前記セレクタに制御信号を与え、前記１回目に読み出されたデータをビット演算することで生成されたビット演算データの全ての転送が完了しこれに連続して当該２回目に読み出したデータが前記セレクタから出力されるタイミングで前記２回目の読出信号を前記メモリに出力することを特徴とするデータ転送回路を得ることができる。
【０００７】
また、前記制御部は、開始タイミングの入力によりカウント動作を開始し前記読出信号のタイミング及びメモリアクセスの回数を制御する第１のカウンタと、第１のカウンタが所定の値を保持する間カウントアップを続けメモリアクセスに必要なアドレス信号を出力する第２のカウンタと、第１のカウンタ及び第２のカウンタの出力をデコードし各回路に制御信号を出力するデコーダとで構成することができる。
【０００８】
また、転送すべきデータが２チャネルで構成され、第１のチャネルのデータの前に当該データをビット演算することにより生成された第１のビット演算データを付加したデータを転送した後、続けて第２のチャネルのデータの後ろに当該データをビット演算することにより生成された第２のビット演算データを付加したデータを転送するデータ転送回路において、前記第１のチャネルのデータを格納する第１のメモリと、前記第２のチャネルのデータを格納する第２のメモリと、前記第１のメモリに格納された同一データに対し連続して２回の読出信号を与え、メモリアクセスの終了後これに連続して第２のメモリに対し読出信号を与える制御部と、前記第１及び第２のメモリから読み出されたデータをビット演算することによりビット演算データを生成し出力するビット演算器と、前記ビット演算器の出力と前記第１及び第２のメモリから読み出されたデータを入力とし前記制御部が出力するタイミングにより、前記第１のチャネルのデータ、第２のチャネルのデータ、前記第１のビット演算データ、又は前記第２のビット演算データのいずかれ一つを選択し出力するセレクタとを備え、前記制御部は、前記第１のメモリに対し１回目に読み出した第１のチャネルのデータをビット演算することにより生成された第１のビット演算データと、前記第２のメモリから読み出した第２のチャネルのデータをビット演算することにより生成された第２のビット演算データが前記セレクタに入力されている間は当該第１及び第２のビット演算データが出力されるように前記セレクタに制御信号を与え、前記１回目に読み出されたデータをビット演算することで生成された第１のビット演算データの全ての転送が完了しこれに連続して第１のメモリから２回目に読み出されたデータが前記セレクタから出力されるタイミングで２回目の読出信号を第１のメモリに出力することを特徴とするデータ転送回路を得ることもできる。
【０００９】
更に、前記１回目に読み出したデータをビット演算することにより生成されたビット演算データがセレクタから出力されるタイミングが、データ転送のフレームタイミングに一致するように前記１回目の読出信号を制御部が出力することで送信フレームに同期したデータ転送回路を得ることもできる。
【００１０】
【発明の実施の形態】
以下、本発明に係るデータ転送回路の一実施の形態につき図面を参照しながら説明する。図１は、本実施の形態の構成を示すブロック図である。図１を参照すると、データ転送回路は、演算データを転送データの先頭に付加するために、転送データを一時的に格納するメモリ２を有している。制御部１は、データ転送回路の全体制御を司り、メモリから転送すべきデータの読み出し回数等の制御の他にセレクタ５の出力データを選択する等の機能を有する。Ｐ／Ｓ変換回路３は、メモリ２とＣＲＣ演算器４との間に設けられ、メモリ２から出力されたパラレルデータをシリアルデータに変換する。ＣＲＣ演算器４は、Ｐ／Ｓ変換回路３から出力されたデータにＣＲＣ演算を施し、演算の結果得られたＣＲＣデータをセレクタ５に出力する。セレクタ５は、制御部１の制御に従い、データ（Ｐ／Ｓ変換回路３の出力データ）か、ＣＲＣビット（ＣＲＣ演算器４の出力データ）かを選択し出力する。
【００１１】
図２は、本発明の実施の形態における制御部１の構成例を示すブロック図である。図２において、制御部１は、カウンタ１ａ、カウンタ１ｂ及びデコーダ１ｃから構成される。カウンタ１ａは、メモリアクセスのタイミングと回数を制御するためのもので、開始タイミングの入力をうけてカウント動作を開始する。カウンタ１ｂは、メモリアクセスの回数毎のアクセス期間を制御するためのもので、カウンタ１ａの変化に従属しカウントアップあるいはリセットがされない限りカウントアップを続ける。デコーダ１ｃは、メモリ２、Ｐ／Ｓ変換回路３、ＣＲＣ演算器４及びセレクタ５に動作タイミングを出力する機能を果たすもので、カウンタ１ａ及びカウンタ１ｂの出力をデコードすることで各種の制御信号を出力する。デコーダ１ｃには、予めシステムで定義された制御情報が与えられ又は上位部からその都度与えられることにより、連続転送に必要な制御信号が出力される。
【００１２】
次に、図１のデータ転送回路の動作について、図３に示すタイムチャートを参照しながら説明する。
【００１３】
図３に示すタイムチャートでは、転送データにＣＲＣ演算を施し、演算されたＣＲＣビットを転送データの前に付加したデータを転送する場合の動作を示す。本発明においては、ビット演算データを付加した１フレームを転送する際において、転送動作を高速かつ連続して行うことを可能とするため、メモリ２に格納された同一データに対して２回のメモリアクセスを行い、１回目のメモリアクセスをＣＲＣ演算用、２回目のメモリアクセスをデータ転送用とすることを特徴としている。
【００１４】
これら２回に渡るメモリアクセスの開始からデータ転送が完了するまでの期間を１サイクルとし、開始タイミングの入力を受けて動作を開始するカウンタ１ａのカウント値「０」から「２」までの期間が当該１サイクルに相当する。そして、１サイクルが終了すると、カウンタ１ａのカウント値は「０」にリセットされ、以下同様の動作を繰り返す。カウンタ１ａに連動するカウンタ１ｂは、カウンタ１ａのカウント値の変化によりカウントアップを開始し、次にカウンタ１ａが変化するまでカウントアップを続ける。
【００１５】
まず、１回目のメモリアクセスでは、開始タイミングをトリガとしてカウンタ１ａは所定期間「０」を保持する。一方、カウンタ１ｂは、０からｎまでカウントアップを続ける。デコーダ１ｃは、カウンタ１ａ及びカウンタ１ｂのカウント値をデコードしメモリ２にアドレス信号を出力することで１回目のデータ読み出しが行われ（図中のDATA READ 1）、Ｐ／Ｓ変換回路３を介してＣＲＣ演算器４にてクロック単位で演算処理が行われＣＲＣデータが生成される。
【００１６】
ここで、１回目のメモリアクセスに着目すると、カウンタ１ａが「０」の値を示す期間の途中で転送データの読み出しが完了していることが分かる。すなわち、転送対象のデータ読み出しに際して付加期間が設けられているのであるが、これは、読み出したデータにＣＲＣ演算を施し、生成されたＣＲＣデータの転送に連続して２回目のメモリアクセスにより読み出したデータの転送を連続して開始できるように、当該期間をメモリアクセスに必要な時間よりも余分に設けているものである。
【００１７】
２回目のメモリアクセスは、カウンタ１ａのカウント値が「１」の期間に相当し、今までカウントアップを続けていたカウンタ１ｂは、それまでの値をリセットし０から再度カウントアップを行う。デコーダ１ｃは、両カウンタの出力をデコードし前述と同様に同一データに対し２回目の読み出しを行う。そして、２回目に読み出された該データは、予めタイミング調整された付加期間により、ＣＲＣデータの最後尾ビットに連続して転送が開始される。カウンタ１ｂのカウント値が「ｍ」まで終了すると、２回目のメモリアクセスが終了することになる。
【００１８】
２回目のメモリアクセスが完了すると、カウンタ１ａのカウント値は「２」にカウントアップされる。当該期間は、メモリアクセスの完了からデータの転送との遅延時間を補完するために設けたものである。
【００１９】
なお、上記の付加期間及び遅延時間を補完するために設けた期間においても、各カウンタのカウント値がデコーダに１ｃに出力されることとなるが、デコーダ１ｃに当該カウント値の組み合わせが入力された場合、メモリアクセスを無効とするか、あるいは読み出したデータの転送を禁止する制御信号をセレクタ５に出力することで不要なデータ転送を回避できる。
【００２０】
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。本発明の実施形態としては前述の第１の実施形態がその基本的構成をなすが、以下に示すデータ転送回路においては、２チャンネル（以下、ＣＨという）のデータを多重送信するものである。
【００２１】
図４を参照すると、このデータ転送回路は、制御部１による制御の下、CODECによって符号化された音声データとＣＰＵから出力された制御データの２ＣＨを、各々専用のメモリ２ａ、２ｂに一時格納し、ＣＲＣ演算したＣＲＣビットを付加してセレクタ５から出力するものである。
【００２２】
次に、データ転送回路を構成する各ブロックについて簡単に説明する。制御部１は、ＣＰＵから受け取った制御情報を基に動作タイミング等を決定する制御信号を各回路ブロックに出力する。
【００２３】
ＣＰＵは、制御部１に制御情報を出力する他、多重ＣＨの一方である制御データを有し、後段の制御データ用メモリ２ｂに出力する。CPUは、制御データ用メモリ２ａへの格納と、CHの基本制御を行う。
【００２４】
音声データ用メモリ２ａと制御データ用メモリ２ｂとで構成されるメモリ部は、夫々音声データと制御データを格納するメモリであって、セレクタ２ｃに並列に接続されている。メモリの読み出しは、後述する制御部１のカウンタの値に応じて動作が行われる。
【００２５】
セレクタ２ｃは、メモリ２ａ、２ｂから読み出されたデータを制御部１の制御に従って選択し、後段のＰ／Ｓ変換回路３に出力する。
【００２６】
Ｐ／Ｓ変換回路３、ＣＲＣ演算器４、及びセレクタ５の機能及び接続関係については、先の実施形態と同様であるが、転送すべきデータが多重ＣＨであることとこれらを演算したＣＲＣビットを付加した多重データを生成するため、主に各部の動作タイミングの点で先の実施形態と異なる。
【００２７】
図５に図４の制御部１の構成を示す。制御部１は、先に示した実施形態と同様、カウンタ１ａ、カウンタ１ｂ及びデコーダ１ｃを有し、多重ＣＨの制御に対応するためにセレクタ１ｄを備える。カウンタ１ａとカウンタ１ｂは、ＣＰＵから出力される開始タイミングでカウント動作を開始する。デコーダ１ｃは、カウンタ１ａ及び１ｂのカウント値を各ブロックの動作タイミングに合わせてデコードしている。セレクタ１ｄでは、CHの種類，レート等により各ブロックの動作タイミングが異なる為に、これによりデコーダ１ｄのデコード値をセレクトしている。この出力が、各ブロックを制御する制御信号となる。
【００２８】
次に、図４のデータ転送回路の動作について、図６に示すタイムチャートを参照しながら説明する。
【００２９】
図６に示すタイムチャートでは、音声データをＣＲＣ演算したＣＲＣデータを音声データの前に付加し、次に制御データをＣＲＣ演算したＣＲＣデータを制御データの後ろに付加して転送する場合のタイミングを示している。当該実施の形態においては、メモリ部に対するメモリアクセスを３回行う。すなわち、音声データについては、ＣＲＣ演算したＣＲＣデータを音声データの前に付加するため音声データ用メモリに対し２回のメモリアクセスを行い、制御データについては、ＣＲＣデータを制御データの後ろに付加するため制御データ用メモリに対し１回のメモリアクセスを行っている。
【００３０】
これら３回に渡るメモリアクセスの開始からデータ転送が完了するまでの期間を１サイクルとし、開始タイミングの入力を受けて動作を開始するカウンタ１ａのカウント値「０」から「２」までの期間が当該１サイクルに相当する。そして、１サイクルが終了すると、カウンタ１ａのカウント値は「０」にリセットされ、以下同様の動作を繰り返す。カウンタ１ｂは、カウンタ１ａのカウント値の変化によりカウントアップを開始し、次にカウンタ１ａが変化するまでカウントアップを続ける。
【００３１】
まず、１回目のメモリアクセスでは、音声データ用メモリに対するものであって、開始タイミングをトリガとしてカウンタ１ａは所定期間「０」を保持する。一方、カウンタ１ｂは、０からｎまでカウントアップを続ける。デコーダ１ｃは、カウンタ１ａ及びカウンタ１ｂのカウント値をデコードしメモリ２にアドレス信号を出力することで１回目のデータ読み出しが行われ（図中の音声DATA READ 1）、Ｐ／Ｓ変換回路３を介してCRC演算器４にてクロック単位で演算処理が行われCRCデータが生成される。カウンタ１ａが「０」の値を示す期間の設定については、第一の実施形態と同様な基準により定める。
【００３２】
また、２回目のメモリアクセスについても、第一の実施形態と同様の動作を行い、カウンタ１ａが「１」を示す期間の設定についても、カウンタ１ａのカウント値が「１」の期間に相当し、今までカウントアップを続けていたカウンタ１ｂは、それまでの値をリセットし０から再度カウントアップを行う。デコーダ１ｃは、両カウンタの出力をデコードし前述と同様に同一データに対する２回目のメモリアクセスを行う（図中の音声DATA READ2）。そして、当該データは、前記した１回目のメモリアクセスに連続転送に必要とされる付加期間が設けられているため、ＣＲＣデータの最後尾ビットに連続して転送が開始される。カウンタ１ｂのカウント値が「ｍ」まで終了すると、２回目のメモリアクセスが終了することになる。このカウント値「ｍ」は、音声データの読み出し期間と一致する。
【００３３】
音声データのメモリアクセスが終了すると、カウンタ１ａのカウント値は「２」にカウントアップされ、３回目のメモリアクセスとして音声データに連続して制御データ用メモリ２ｂから制御データの読み出しが行われる（図中の制御DATA READ1）。３回目のメモリアクセスでは、制御データの転送と同時に制御データに対するＣＲＣ演算を行うので、データ転送終了後、続けて当該ＣＲＣデータの転送を行うことができる。
【００３４】
３回目のメモリアクセスが完了すると、当該期間は、データの読み出し完了からデータ転送との遅延時間を補完するためにカウンタ１ａのカウント値は「３」にカウントアップされ所定期間の経過後にカウンタ１ａのカウントは「０」にリセットされ、メモリアクセスからデータ転送に至る１サイクルが終了する。
【００３５】
また、ＣＰＵでは、指定する開始タイミングをＣＲＣ演算処理に要する処理時間分早めているので、フレームタイミングに同期したデータ転送を実現することができる。この時の処理遅延時間は、転送するＣＨの種類によって決まっているので、本回路がＣＰＵに対して予めこの時間を通知している。
【００３６】
以上により、本実施の形態によると、多チャンネルを１つのフレーム内で切れ目なく転送出来るという効果が得られる。
【００３７】
また、上記実施の形態においては、ＣＲＣ演算器を例に説明したが、特にＣＲＣ演算器に限定する必要はなく、データ転送に際して転送データに対して演算した演算データを転送データの前に付加する転送回路の全てに適用できるため、他のビット演算器としても良い。また、ビット演算方方法の異なるデータを取り扱う場合は、このビット演算器だけをパラレルに構成するだけで対応することができる。更に、多チャンネルを１フレーム内に転送する場合では、カウンタ１ａのカウント値を上げる設定を追加することで可能とする。
【００３８】
【発明の効果】
上記各形態では、フレームに跨る事のないデータ転送という作用・効果をカウンタの制御を用いて得られ、本発明の目的が達成される。
【００３９】
しかも、本形態では、CPU制御によりフレームタイミングを場合ごとに必要な時間の分だけ前倒ししているので、フレームに同期したデータを転送できるという相乗的な効果を奏する。
【００４０】
以上説明したように、本発明によれば、ビット演算付加データのカウンタによる制御という基本構成に基づき高速化を実現したデータ転送回路を提供することができる。また、データの多重度をあげる場合、回路構成上、パラレルに構成する部分を必要最小限としたため、回路の簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明を適用した第一の実施の形態に係るデータ転送回路のブロック図。
【図２】第一の実施の形態に係るデータ転送回路の制御部の構成図。
【図３】第一の実施の形態に係るデータ転送回路の動作を示すタイミングチャート。
【図４】本発明を適用した第二の実施の形態に係るデータ転送回路のブロック図。
【図５】第二の実施の形態に係るデータ転送回路の制御部の構成図。
【図６】第二の実施の形態に係るデータ転送回路の動作を示すタイミングチャート。
【図７】従来におけるデータ転送回路のブロック図。
【符号の説明】
１    制御部
１ａ  カウンタ
１ｂ  カウンタ
１ｃ  デコーダ
１ｄ  セレクタ
２    メモリ
２ａ  音声データ用メモリ
２ｂ  制御データ用メモリ
２ｃ  セレクタ
３    Ｐ／Ｓ変換回路
４    ＣＲＣ演算器
５    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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