(57)【特許請求の範囲】
【請求項１】
ＦＥＴのゲートにゲート電圧を供給するバイアス回路を設けた電力増幅器の、上記バイアス回路のドレイン電流調整用の回路素子に対して、ファンクショントリミングを施して電力増幅器のＦＥＴ特性調整を行う半導体装置の製造方法であって、
上記ＦＥＴのドレイン電流を測定し、
初期ドレイン電流の測定が可能な場合は、ドレイン電流を測定しながらファンクショントリミングを施し、
初期ドレイン電流の測定が不可能な場合は、ドレイン電流の測定を試みながらドレイン電流が測定可能になるまではゲート電圧を測定しながらファンクショントリミングを施し、
所定のドレイン電流又は所定のゲート電圧に達するとドレイン電流の変化が少なくなるように上記回路素子でのトリミング方向を変更することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法、特に電力増幅器におけるＦＥＴ特性調整方法に関する。
【０００２】
【従来の技術】
従来の電力増幅器のＦＥＴ特性調整方法は、ＦＥＴ(電界効果型トランジスタ)、抵抗、コンデンサ等各部品の特性ばらつきが大きいことにより、既知の特性値の組み合わせでは限界があることから、調整により特性ばらつきを吸収することを目的として、ＦＥＴを駆動させながらドレイン電流Ｉdを測定することによりＩdを目標値に調整するファンクショトリミングが行われていた。このような調整方法は、例えば特開平１１−３９６６号公報に示されている。
【０００３】
ところで、図５は従来のＬカット法トリミングにおけるＩd調整時のフローチャート、図６はレーザトリミングされた可変抵抗５の模式図、図７は図６のトリミング時におけるＩdの状態推移を表すグラフである。１０は抵抗体８の両側に電極９を設けた可変抵抗５に対するトリミング軌跡を表す。トリミング順序としては、開始点１１より電流方向と直交方向Ａに沿ってトリミングを進め、Ｉdが目標値を越える手前となるカット進路変更点１２でトリミングカット方向を電流方向と同方向Ｂに変更する(図５のステップ１０１〜１０６)。
【０００４】
以降、Ｂ方向でトリミングを進め、目標値±許容値に入った段階で終了(終了点１３)する(図５のステップ１０７〜１０８)。このように、方向Ａ(１１→１２)に沿ってトリミングを進めていくとＩdの変化率はトリミング回数が増すごとに増加していくため、目標値を超える手前において方向Ｂに変更すると、Ｉdの変化率はその直前の方向Ａでの変化率に比べ小さくなるため、それ以降(１２→１３)で高精度に目標値へ調整することが可能となる(図７参照)。
【０００５】
【発明が解決しようとする課題】
ところで、このような調整方法は、ＦＥＴのピンチオフ電圧Ｖp、調整開始時のゲート電圧Ｖgsに対し、Ｖp＜Ｖgsとなるように部品選定されていることが前提であるが、特性ばらつきによってはＶp＞Ｖgsとなり、この場合調整開始初期はＩdの測定が不能(Ｉd≒０)となる。図８はこの状態で可変抵抗５のトリミングを続けた場合のＩdの状態推移を示すグラフであるが、Ｉdは突如急峻な変化率を伴って現れ、Ｉdが測定可能になったときには既に調整目標値をオーバーシュートしてしまっているといった問題があった。
【０００６】
この発明は上記の課題を解消するためになされたもので、各部品の特性ばらつきによって初期のＩd測定が不能の場合でも、Ｖgs測定を利用することにより、オーバーシュートにより再生不能にすることなく高精度に調整を行うことが可能な電力増幅器のＦＥＴ特性調整を行う半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的に鑑み、この発明は、ＦＥＴのゲートにゲート電圧を供給するバイアス回路を設けた電力増幅器の、上記バイアス回路のドレイン電流調整用の回路素子に対して、ファンクショントリミングを施して電力増幅器のＦＥＴ特性調整を行う半導体装置の製造方法であって、上記ＦＥＴのドレイン電流を測定し、初期ドレイン電流の測定が可能な場合は、ドレイン電流を測定しながらファンクショントリミングを施し、初期ドレイン電流の測定が不可能な場合は、ドレイン電流の測定を試みながらドレイン電流が測定可能になるまではゲート電圧を測定しながらファンクショントリミングを施し、所定のドレイン電流又は所定のゲート電圧に達するとドレイン電流の変化が少なくなるように上記回路素子でのトリミング方向を変更することを特徴とする半導体装置の製造方法にある。
【０００８】
【発明の実施の形態】
実施の形態１．
図１はこの発明の一実施の形態による電力増幅器におけるＦＥＴ特性調整方法を説明するための電力増幅器の回路図である。１はＦＥＴ、２は入力回路、３は負荷回路、４はＦＥＴ１のゲート電圧を供給するバイアス回路、５はＦＥＴ１のドレイン電流調整用の可変抵抗、６は固定抵抗、７はＦＥＴ１のゲート電圧Ｖgsを表す。電力増幅器のファンクショントリミングでは、ゲート電圧電源Vｇ、ドレイン電圧電源Ｖdに印加・駆動させ、可変抵抗５の抵抗値をレーザトリミングにて逐次変化させながらバイアス回路４部のゲート電圧Ｖgs(７)を変化させ、ＦＥＴ１に流れるＩdを調整していく。
【０００９】
図２はこの実施の形態による電力増幅器におけるＦＥＴ特性調整方法を説明するためのＦＥＴ特性調整であるＩd調整時のフローチャートである。以下、本実施の形態の動作を説明する。初めにＶg、Ｖdに各々印加・駆動させ(ステップ１０１)、初期Ｉdを測定する(ステップ１０２)。本実施の形態における最も重要なＶp＞Ｖgsの場合、初期Ｉdが測定不能のためＩd測定からＶgs測定に切り替える(ステップ１０９)。電流直交方向Ａへのトリミング(ステップ１１０)ならびにＶgs測定(ステップ１１１)を行う。ステップ１１１では同時にＩd測定も行い、Ｉdが測定可能となれば(ステップ１１２)再びＩd測定に切り替え、従来通りのステップ１０３から１０８に沿った調整を実施し終了する。
【００１０】
Ｉd測定不能の場合はステップ１１０から１１３をカット進路変更閾値に到達するまで繰り返す。Ｖgs測定時のカット進路変更閾値としては、Ｖgsの変化率上限値などが利用できる。カット進路変更閾値に到達すると、カット方向を電流方向Ｂへ変更して、電流方向Ｂへのトリミング(ステップ１１４)ならびにＶgs測定(ステップ１１５)を繰り返す。ステップ１１５では同時にＩd測定も行い、Ｉdが測定可能となれば(ステップ１１６)再びＩd測定に切り替え、ステップ１０６から１０８に沿った調整を実施し終了する。図３はＶp＞Ｖgsの場合のＩd目標値までのＬカットによるトリミング過程におけるＩdの状態推移のグラフである。Ｃ３はＶgs測定時のＶgs状態推移を示し、この間のＩd状態推移はＣ１のようになる。図３ではカット進路変更閾値に到達するまでＩd測定は不能状態であり、カット方向変更以降Ｉd測定が可能となっている様子を示している。Ｃ２はＩd測定可能後のＩd状態推移を示す。
【００１１】
なお、想定されたＶp＜Ｖgsの場合は、従来通りのステップ１０３から１０８に沿って調整を実施し終了する。
【００１２】
以上により、各部品の特性ばらつきによって初期のＩd測定が不能の場合でも、Ｖgs測定を利用することにより、オーバーシュートにより再生不能にすることなく高精度に調整を行うことが可能となる。
【００１３】
実施の形態２．
図１においては、ＦＥＴ１のドレイン調整用可変抵抗５が一つだけの、Ｉd増加方向のみの調整が可能な電力増幅器を示したが、さらに固定抵抗６も可変抵抗とし、二つの可変抵抗によりＩdの増加／減少両方向に調整が可能な電力増幅器にも適用可能で、同様の効果が得られる。
【００１４】
実施の形態３．
また上記実施の形態１では、トリミング方法としてＬカット法に沿って説明したが、これは、図４の(ａ)(ｂ)に示すような他のダブルカット法やサーペンタインカット法の場合でも同様の効果が得られる。
【００１５】
実施の形態４．
また上記実施の形態１では、電力増幅器を１段構成としたが、２段以上の電力増幅器でも同様の効果が得られる。
【００１６】
【発明の効果】
以上のようにこの発明によれば、ＦＥＴのゲートにゲート電圧を供給するバイアス回路を設けた電力増幅器の、上記バイアス回路のドレイン電流調整用の回路素子に対して、ファンクショントリミングを施して電力増幅器のＦＥＴ特性調整を行う半導体装置の製造方法であって、上記ＦＥＴのドレイン電流を測定し、初期ドレイン電流の測定が可能な場合は、ドレイン電流を測定しながらファンクショントリミングを施し、初期ドレイン電流の測定が不可能な場合は、ドレイン電流の測定を試みながらドレイン電流が測定可能になるまではゲート電圧を測定しながらファンクショントリミングを施し、所定のドレイン電流又は所定のゲート電圧に達するとドレイン電流の変化が少なくなるように上記回路素子でのトリミング方向を変更することを特徴とする半導体装置の製造方法としたので、ＦＥＴ、可変抵抗等電力増幅器を構成する各部品の特性ばらつきにより、従来方法では調整不能であった電力増幅器についても再生不能にすることなく高精度にＦＥＴ特性調整を実施することが可能となり、不良率削減に大きく貢献できるという効果がある。
【図面の簡単な説明】
【図１】  この発明の一実施の形態による半導体装置の製造方法における電力増幅器のＦＥＴ特性調整を説明するための電力増幅器の回路図である。
【図２】  この発明の一実施の形態による電力増幅器におけるＦＥＴ特性調整方法を説明するためのＦＥＴ特性調整であるＩd調整時の工程を示すフローチャートである。
【図３】  この発明の一実施の形態におけるＶp＞Ｖgsの場合のＩd目標値までのＬカットによるトリミング過程におけるＩdの状態推移を示す図である。
【図４】  この発明の方法が適用可能な他のトリミング方法の例を示す図である。
【図５】  従来の電力増幅器におけるＦＥＴ特性調整方法でのＬカット法トリミングの場合のＩd調整時の工程を示すフローチャートである。
【図６】  レーザトリミングされた可変抵抗の模式図である。
【図７】  図６のトリミング時におけるＩdの状態推移を示す図である。
【図８】  従来の調整目標値をオーバーシュートしてしまった状態を説明するための図である。
【符号の説明】
１  ＦＥＴ、２  入力回路、３  負荷回路、４  バイアス回路、５  可変抵抗、６  固定抵抗、７  ゲート電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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