(57)【特許請求の範囲】
【請求項１】
第１導電型の活性層と、
前記活性層の表面領域に形成された第２導電型の第１のベース層と、
前記第１のベース層の表面領域に形成された第１導電型の第１のソース層と、
前記活性層の表面領域に前記第１のベース層から離れて形成された第１導電型の第１のドレイン層と、
前記第１のベース層と前記第１のドレイン層との間で、前記第１のドレイン層に隣接して形成された第２導電型のアノード層と、
前記第１のソース層と前記第１のドレイン層との間で、前記第１のベース層上に第１のゲート絶縁膜を介して形成された第１のゲート層と、
前記第１のベース層と前記第１のソース層の表面に形成されたソース電極と、
前記第１のドレイン層と前記アノード層の表面に形成されたドレイン電極と
を有する第１のＬＤＭＯＳを具備し、
前記第１のドレイン層に定格電圧の範囲内の電圧が印加されている場合、前記アノード層から前記活性層に電流が注入されず、前記第１のＬＤＭＯＳは通常のＬＤＭＯＳとして動作し、ＥＳＤ時において、前記定格電圧の範囲を越える電圧が前記第１のドレイン層に印加された場合、前記アノード層は、前記第１のソース層、第１のベース層、および前記活性層とにより寄生サイリスタを構成することを特徴とする半導体装置。
【請求項２】
前記アノード層は、前記第１のドレイン層のチャネル幅方向の端部に形成されていないことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のソース層は、前記アノード層と平行する領域のみに形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記アノード層から活性層に電流が注入しない条件は、前記第１のゲート絶縁膜の膜厚をｔｏｘ（ｃｍ）、定格のゲート電圧をＶｇ（Ｖ）、定格のドレイン電圧をＶｄ（Ｖ）、静耐圧をＶｂ（Ｖ）としたとき、
Ｖｇ≦２×１０6・ｔｏｘ
Ｖｄ≦０．７・Ｖｂ
を満足することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記アノード層を取り囲む第１導電型のバッファ層をさらに具備することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記バッファ層に対する不純物イオンのドーズ量ｎ１は、キャリアの移動度をμ（ｃｍ2／Ｖ・s）、前記アノード層の長さをｄ（ｃｍ）、定格電圧におけるチャネル幅１ｃｍ当りのドレイン電流をＩＤ、電子の電荷量をｑ（Ｃ）としたとき、
５／８・（ＩＤ・ｄ）／（ｑ・μ）≦ｎ１
を満足することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記アノード層直下の活性層のシート抵抗値Ｒｓ、又は前記バッファ層のシート抵抗値Ｒｓは、アノード層の長さをｄ（ｃｍ）、チャネル幅１ｃｍ当りの定格のドレイン電流をＩＤとすると、
Ｒｓ≦０．８／ｄ・１／ＩＤ    （Ω／□）
であることを特徴とする請求項１又は５記載の半導体装置。
【請求項８】
前記第１のベース層と前記アノード層との間の前記活性層内に、第１導電型のオフセット層が形成されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記オフセット層の不純物イオンのドーズ量は、１．５×１０12以上４×１０12／ｃｍ2以下であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記アノード層は、前記第１のドレイン層より深く形成され、前記アノード層の一部の領域は前記第１のドレイン層とオーバーラップされていることを特徴とする請求項１又は２記載の半導体装置。
【請求項１１】
前記活性層内に設けられた第２導電型の第２のベース層と、
前記第２のベース層内に設けられた第１導電型の第２のソース層と、
前記活性層内で第２のソース層から離間された第１導電型の第２のドレイン層と、
前記第２のソース層と第２のドレイン層間の前記第２のベース層の上方にゲート絶縁膜を介して形成された第２のゲート層とを有する第２のＬＤＭＯＳをさらに具備し、
前記第２のソース層は前記ソース電極に接続され、前記第２のドレイン層は前記ドレイン電極に接続され、前記第２のゲート層は前記第１のゲート層と電気的に接続されることを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記第１、第２のソース層はソース配線に接続され、前記ソース配線は第１のパッドに接続され、前記第１、第２のドレイン層はドレイン配線に接続され、前記ドレイン配線は第２のパッドに接続され、前記第１のＬＤＭＯＳは、前記第１、第２のパッドと前記第２のＬＤＭＯＳの相互間に配置されていることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第２のＬＤＭＯＳのドレイン電極とゲート電極の相互間に接続されたツェナーダイオードをさらに具備することを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記第１のＬＤＭＯＳは、前記第２のＬＤＭＯＳより先にオフすることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第２のＬＤＭＯＳのゲート電極と入力ノードの相互間に接続された抵抗をさらに具備することを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第１のＬＤＭＯＳのゲート電極に一端が接続され、他端が接地された抵抗をさらに具備することを特徴とする請求項１１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、例えば高耐圧デバイスに係わり、特に、静電放電（ＥＳＤ；Electro Static Discharge）耐量を向上した横型ＤＭＯＳ(ＬＤＭＯＳ；Lateral Double Diffusion MOS-FET)に関する。
【０００２】
【従来の技術】
一般に、パワーＩＣは低電圧デバイスと高耐圧デバイスの両方で構成され、例えば自動車産業等で広く用いられている。車載用の半導体装置の環境は過酷である。このため、ＥＳＤや他の種類の電気的過渡現象に対して、比較的高レベルの保護を必要としている。ＥＳＤは電荷を帯びた人または物が集積回路に触れる際に生じる高エネルギーパルスとして考えられる。ＥＳＤから半導体素子を保護する方法の一つとして、半導体素子と出力ピンの間に抵抗素子を挿入することにより、電圧のレベルを低下させることが考えられる。しかし、高耐圧デバイスとしてのＬＤＭＯＳは低オン抵抗と高耐圧の両立が求められている。したがって、抵抗素子を挿入するとパッドから見たＬＤＭＯＳの低オン抵抗の特性が損なわれるため得策ではない。
【０００３】
図１７は、従来のｎ型ＬＤＭＯＳを示している。ｐ−型基板１１内にはｎ＋型の埋め込み層１２が形成されている。この埋め込み層１２上にはｎ型活性層１３が例えばエピタキシャル成長されている。この活性層１３内には選択的にｐ型ベース層１４が形成され、このベース層１４内にｎ＋型ソース層１５及びｐ＋拡散層１４ａが形成されている。活性層１３のベース層１４と離れた位置には、ｎ＋型ドレイン層１６が形成されている。このドレイン層１６と前記ベース層１４の相互間に位置する活性層１３の表面領域には、ＬＯＣＯＳ酸化膜１７が形成されている。前記ソース層１５とＬＯＣＯＳ酸化膜１７の間に位置する前記活性層１３とベース層１４の上方には、図示せぬゲート絶縁膜を介してゲート電極（Ｇ）１８が形成されている。前記ソース層１５及びｐ＋拡散層１４ａ上にはソース電極（Ｓ）１９が設けられ、ドレイン層１６上にはドレイン電極（Ｄ）２０が設けられている。
【０００４】
【発明が解決しようとする課題】
上記構成において、ＥＳＤによりドレイン層１６に強い電界が印加されると、ドレイン層１６のＬＯＣＯＳ酸化膜１７側の端部でアバランシェ降伏が起こり、これにより電子とホールが発生する。このドレイン層１６の端部で発生した電子はドレイン層１６に流れ込み、ホール電流はベース層１４に流れ込む。このため、ｎ＋型ドレイン層１６、ｐ型ベース層１４、ｎ＋型ソース層１５による寄生バイポーラトランジスタがオン状態となる。この寄生バイポーラトランジスタがオン状態になることにより、ソース層とドレイン層間の電圧が低い電圧にクランプされる。しかし、ドレイン層の端部において局所的な電流集中が起こり、この領域で熱的な暴走が生じる。このため、十分なＥＳＤ耐量が得られず、極端な場合、ドレイン層が破壊されるという問題を有していた。
【０００５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ＥＳＤ時にドレイン層の端部における電流集中を緩和でき、大電流における保持電圧を従来のＬＤＭＯＳに比べて低くすることが可能であり、ＥＳＤ耐量を向上し得る半導体装置を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、第１導電型の活性層と、前記活性層の表面領域に形成された第２導電型の第１のベース層と、前記第１のベース層の表面領域に形成された第１導電型の第１のソース層と、前記活性層の表面領域に前記第１のベース層から離れて形成された第１導電型の第１のドレイン層と、前記第１のベース層と前記第１のドレイン層との間で、前記第１のドレイン層に隣接して形成された第２導電型のアノード層と、前記第１のソース層と前記第１のドレイン層との間で、前記第１のベース層上に第１のゲート絶縁膜を介して形成された第１のゲート層と、前記第１のベース層と前記第１のソース層の表面に形成されたソース電極と、前記第１のドレイン層と前記アノード層の表面に形成されたドレイン電極とを有する第１のＬＤＭＯＳを具備し、前記第１のドレイン層に定格電圧の範囲内の電圧が印加されている場合、前記アノード層から前記活性層に電流が注入されず、ＥＳＤ時において、前記定格電圧の範囲を越える電圧が前記第１のドレイン層に印加された場合、前記アノード層は、前記第１のソース層、第１のベース層、および前記活性層とにより寄生サイリスタを構成することを特徴とする。
【０００７】
前記活性層内に設けられた第２導電型の第２のベース層と、前記第２のベース層内に設けられた第１導電型の第２のソース層と、前記活性層内で第２のソース層から離間された第１導電型の第２のドレイン層と、前記第２のソース層と第２のドレイン層間の前記第２のベース層の上方にゲート絶縁膜を介して形成された第２のゲート層とを有する第２のＬＤＭＯＳをさらに具備し、前記第２のソース層は前記ソース電極に接続され、前記第２のドレイン層は前記ドレイン電極に接続され、前記第２のゲート層は前記第１のゲート層と電気的に接続されることを特徴とする。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０００９】
図１は、本発明の第１の実施例に係るＬＤＭＯＳ１０を示している。図１において、ｐ−型基板１１内にはｎ＋型埋め込み層１２が形成されている。この埋め込み層１２上にはｎ型活性層１３が、例えばエピタキシャル成長法により形成されている。この活性層１３内には選択的にｐ型のベース層１４が形成されている。このベース層１４内にはｎ＋型ソース層１５及びｐ＋型拡散層１４ａが形成されている。前記活性層１３のベース層１４と離れた位置には、ｎ＋型ドレイン層１６が形成されている。このドレイン層１６と前記ベース層１４の相互間に位置する活性層１３の表面領域には、ＬＯＣＯＳ酸化膜１７が形成されている。
【００１０】
このＬＯＣＯＳ酸化膜１７と前記ドレイン層１６の相互間に位置する活性層１３内には、ドレイン層１６に接してｐ＋型アノード層２１が形成されている。このアノード層２１は、後述するように、定格電圧の範囲では、ＬＤＭＯＳ１０の動作に何ら寄与せず、ＥＳＤ時にホールを活性層１３に流入させる動作をする。この定格電圧の範囲でアノード層２１から活性層１３にホール電流が流れないための条件については後述する。
【００１１】
前記ソース層１５とＬＯＣＯＳ酸化膜１７の間に位置する前記活性層１３とベース層１４の上方には、ゲート絶縁膜１８ａを介してゲート電極（Ｇ）１８が形成されている。前記ソース層１５及び拡散層１４ａには例えば第１層のアルミニウム配線（１Ａｌ）からなるソース電極（Ｓ）１９が接続されている。また、前記ドレイン層１６と前記アノード層２１には例えば第１層のアルミニウム配線（１Ａｌ）からなるドレイン電極（Ｄ）２０が接続されている。
【００１２】
上記定格電圧の範囲でアノード層２１から活性層１３にホールが注入されないための条件は、幾つか考えられる。例えばアノード層２１直下に位置する活性層１３のシート抵抗値Ｒｓを考えた場合、このシート抵抗値Ｒｓは、アノード層２１の長さをｄ（ｃｍ）、チャネル幅１ｃｍ当りの定格のドレイン電流をＩＤとすると、式（１）のように表される。
【００１３】
Ｒｓ≦０．８／ｄ・１／ＩＤ    （Ω／□）      …（１）
また、定格電圧の範囲でアノード層２１から活性層１３にホールが注入されないための別の条件は次のようである。例えばゲート絶縁膜厚をｔｏｘ（ｃｍ）、定格のゲート電圧をＶｇ（Ｖ）、定格のドレイン電圧をＶｄ（Ｖ）、静耐圧（ゲート電圧が０Ｖの場合における耐圧）をＶｂ（Ｖ）とすると、式（２）（３）を満足する範囲内において、アノード層２１から活性層１３にホール電流が注入されない。
【００１４】
Ｖｇ≦２×１０6・ｔｏｘ          …（２）
Ｖｄ≦０．７・Ｖｂ                …（３）
図２は、上記アノード層２１を有するＬＤＭＯＳの定格電圧における動作を示している。図２に示すように、上記構成のＬＤＭＯＳは定格電圧の範囲において、通常のＬＤＭＯＳとして動作し、ソース層からドレイン層へ電子が流れる。このため、定格電圧における動作時において、アノード層２１は何ら機能しない。
【００１５】
一方、ＥＳＤ時において、定格以上の電圧がドレイン電極２０に印加されると、ベース層１４から空乏層が延び、アノード層２１近傍の電界が強くなる。このため、アバランシェ降伏が起こり、電子及びホールが発生する。このうち電子はドレイン層１６へ流れ込む。大きな電子電流がドレイン層１６に流れ込むことにより、アノード層２１近傍のｎ型活性層１３の電圧が降下する。この電圧が最終的にｎ型活性層１３とｐ＋型アノード層２１とのビルトインポテンシャル分降下すると、ｐ＋型アノード層２１から活性層１３へホール電流が流れ込む。アノード層２１から活性層１３へ注入されたホール電流はベース層１４へ流れる。大きなホール電流がベース層１４へ流れることにより、ソース層１５近傍のベース層１４の電圧が降下する。この電圧がベース層１４とソース層１５間のビルトインポテンシャル分降下した時点で、電子がソース層１５からドレイン層１６へ流れる。ここでは、アノード層２１、ｎ型活性層１３、ベース層１４からなる寄生ｐｎｐがオンして、ソース層１５、ベース層１４、ドレイン層１６からなる寄生ｎｐｎがオンするとして説明したが、この逆に、先に寄生ｎｐｎがオンし、この後、寄生ｐｎｐがオンする場合もある。この時点で、ｎ＋型ソース層１５、ｐ型ベース層１４、ｎ型活性層１３、ｐ＋型アノード層２１からなる寄生サイリスタがターンオンし、図３に実線で示すように、ソース・ドレイン間の電圧が低電圧にラッチされる。
【００１６】
図１７に示す従来のＬＤＭＯＳは、ＥＳＤ時に寄生バイポーラトランジスタ（ｎｐｎトランジスタ）が動作し、ソース・ドレイン間に電子による電流が流れることにより、ソース・ドレイン間の電圧がクランプされる。これに対して、本発明の場合、ＬＤＭＯＳの寄生サイリスタが動作し、ソース層１５とドレイン層１６間にホールと電子による電流が流れる。このため、図３に破線で示す従来のＬＤＭＯＳに比ベてクランプ電圧を小さくすることができる。
【００１７】
また、ｐ＋型アノード層２１から活性層１３にホールが注入されることにより、ドレイン層１６近傍の活性層の導電率が下がり、電子電流はドレイン層１６の端部に集中することなく広い範囲で流れる。このため、ドレイン層１６の端部における熱的な暴走を防止でき、トランジスタの破壊を防止できる。
【００１８】
上記第１の実施例によれば、ＬＤＭＯＳ１０のｎ＋型ドレイン層１６に隣接してｐ＋型アノード層２１を設け、このアノード層２１直下に位置する活性層１３のシート抵抗値を低く設定している。このＬＤＭＯＳは、定格電圧の範囲内において、アノード層２１から活性層１３へホールが流入されずに通常のＬＤＭＯＳとして動作し、ＥＳＤ時には、アノード層２１から活性層１３へホール電流が流れ込むことにより、寄生的な横型サイリスタがターンオンする。したがって、大電流でのソース・ドレイン間の保持電圧を低くすることができ、電流分布を均一化することが可能となる。このため、ＥＳＤ耐量を向上することができる。
【００１９】
しかも、電流分布が均一であるため、ドレイン層１６端部における電流集中を防止でき、ＥＳＤ時における熱的暴走を回避することができる。
【００２０】
図４は、本発明の第２の実施例を示すものであり、図１と同一部分には同一符号を付し異なる部分についてのみ説明する。図４において、活性層１３はｎ型バッファ層３１を有し、このバッファ層３１の内部に前記ドレイン層１６とアノード層２１が形成されている。このｎ型バッファ層３１を形成することにより、アノード層２１の下の抵抗率を下げることが可能となる。このｎ型バッファ層３１は活性層１３に例えばボロンイオンを注入することにより形成される。このバッファ層３１に対するイオンのドーズ量ｎ１は、キャリアの移動度をμ（ｃｍ2／Ｖ・s）、アノード層２１の長さをｄ（ｃｍ）、ゲート電極１８及び定格電圧におけるチャネル幅１ｃｍ当りのドレイン電流をＩＤ、電子の電荷量をｑ（Ｃ）としたとき、式（４）を満たすことが望ましい。
【００２１】
５／８・（ＩＤ・ｄ）／（ｑ・μ）≦ｎ１        …（４）
上記ドーズ量及び前述したシート抵抗値は、バッファ層３１の有無に拘わらず、同一の関係式となる。
【００２２】
また、このｎ型バッファ層３１のシート抵抗値Ｒｓは、上記式（１）に示す条件を満たすことが望ましい。このｎ型バッファ層３１は、定格電圧範囲において、アノード層２１直下を流れる電子電流による電圧降下を小さくする。このため、アノード層２１から活性層１３にホールが注入されることを防止できる。
【００２３】
ところで、ｎ型バッファ層３１が無く、しかも、アノード層２１の直下に位置する活性層１３のシート抵抗値が式（１）の条件より大きい場合、このＬＤＭＯＳは、図５に破線で示すように、定格電圧範囲内でＩＧＢＴと同様の動作をする。しかし、第２の実施例において、μ＝４００（ｃｍ2／Ｖ・s）、ｄ＝１．５×１０-4（ｃｍ）、ＩＤ＝９．４（Ａ／ｃｍ）に対し、ドーズ量ｎ２は、ほぼ１．４×１０13／ｃｍ2に設定されている。したがって、このＬＤＭＯＳにおいて、アノード層２１は定格電圧範囲内でＬＤＭＯＳの動作に何ら寄与しない。
【００２４】
上記第２の実施例によれば、ドレイン層１６及びアノード層２１を抵抗率が低いｎ型バッファ層３１内に形成している。このため、第１の実施例と同様の効果を得ることができる。しかも、ｎ型バッファ層３１を設けることにより、アノード層２１直下の抵抗率を所要の値に容易に設定できる。
【００２５】
図６は、本発明の第３の実施例を示すものであり、第２の実施例と同一部分には同一符号を付し異なる部分についてのみ説明する。図４に示す第２の実施例において、ゲート電極１８に電圧が印加され、且つ、ドレイン層１６に印加される電圧が高い場合、ｎ型バッファ層３１の端部に電流が集中し、この部分の電界が強くなる。このため、アバランシェ電流が発生する。このアバランシェ電流は、寄生ｐｎｐトランジスタのベース電流となり、ＬＤＭＯＳが図５に示すように定格電圧範囲内でＩＧＢＴと同様の動作をする虞がある。
【００２６】
そこで、第３の実施例では、図６に示すように、ＬＯＣＯＳ酸化膜１７の直下の活性層１３内に、前記ｎ型バッファ層３１に隣接するｎ型オフセット層４１を形成している。このオフセット層４１により、大電流下においてバッファ層３１の端部の電界が緩和され、寄生ｐｎｐトランジスタへのベース電流の供給を抑えることができる。このｎ型オフセット層４１は、例えばリンイオンを活性層１３にイオン注入することにより形成される。このリンイオンの正味のドーズ量は、例えばほぼ１．５×１０12以上４×１０12／ｃｍ2以下の範囲であることが望ましい。
【００２７】
上記第３の実施例によれば、定常電圧範囲におけるＩＧＢＴ動作を確実に抑制でき、ＬＤＭＯＳの耐圧を向上できる。しかも、ＥＳＤ時には第２の実施例と同様の動作により、良好なＥＳＤ耐量を得ることができる。
【００２８】
図７は、本発明の第４の実施例を示すものである。この実施例は、第１乃至第３の実施例に示すような、ｐ＋型アノード層２１を有するＬＤＭＯＳからなる第１のデバイス５１とｐ＋型アノード層２１を持たない従来構造のＬＤＭＯＳからなる第２のデバイス５２をパッド５３と接地間に並列接続している。第１、第２のデバイス５１、５２のゲート電極は、例えばパッド５４に接続されている。このとき、第１のデバイス５１の静耐圧が第２のデバイスより低く設定されることが望ましい。
【００２９】
このような構成とすることにより、ＥＳＤ時において、第１のデバイス５１が第２のデバイス５２より速く動作する。このため、第２のデバイス５２の破壊を防止できる。
【００３０】
図８は、本発明の第５の実施例を示すものである。この実施例は、第４の実施例を変形したものであり、図７と同一部分には同一符号を付す。この実施例は、ｐ＋型アノード層２１を有する第１のデバイス５１と、ｐ＋型アノード層２１を持たない複数の第２のデバイス５２を接続する場合の例を示している。このように、複数のデバイスを接続する場合、ＥＳＤ耐量の大きい第１のデバイス５１をパッドの近傍に配置する。すなわち、ソース層Ｓが接続されるパッド６１は第２層のアルミニウム（２Ａｌ）からなるソース配線６２に接続され、ドレイン層Ｄが接続されるパッド６３は第２層のアルミニウム（２Ａｌ）からなるドレイン配線６４に接続されている。前記パッド６１、６３の近傍には第１のデバイス５１が配設され、これらパッド６１、６３から離間した位置に複数の第２のデバイス５２が配設される。これら第１、第２のデバイス５１、５２の各ソース電極１９はソース配線６２に接続され、各ドレイン電極２０はドレイン配線６４に接続されている。
【００３１】
上記第５の実施例によれば、ＥＳＤ耐量の大きい第１のデバイス５１をパッドの近傍に配置しているため、ＥＳＤ時に第２のデバイス５２を確実に保護することができる。
【００３２】
また、ＬＤＭＯＳにｐ＋型アノード層２１を設けることにより、ＬＤＭＯＳのチャネル長方向の長さが長くなり、素子面積の増大を招く。そこで、ＥＳＤ耐量を十分確保できる分だけ、ｐ＋型アノード層２１を有したＬＤＭＯＳを形成し、残りの素子を通常のＬＤＭＯＳとする。このような構成とすることにより、素子面積をそれ程犠牲にすることなく、ＬＤＭＯＳのＥＳＤ耐量を向上させることができる。
【００３３】
ここでは、２層配線を用いた場合のレイアウトを例に説明したが、３層以上の配線を用いた場合にも適用できる。また、第２層目の配線をアルミニウムとしたが、他の金属材料を適用することも可能である。
【００３４】
図９は、本発明の第６の実施例を示すものであり、図６に示す第３の実施例と同一部分には同一符号を付す。上記第1乃至５の実施例ではｎ型活性層１３内にベース層、ソース層、ドレイン層、アノード層を形成した。これに対し、この実施例はｐ型活性層７１を用いている。この場合、ｎ型オフセット層７２は、ゲート電極１８の下方まで延出されている。
【００３５】
上記第６の実施例によれば、ｎ型オフセット層７２をゲート電極１８の下方まで延出することにより、ｐ型活性層７１を用いて本発明のＬＤＭＯＳを形成できる。
【００３６】
図１０は、本発明の第７の実施例を示すものである。この実施例はＳＯＩ（Silicon On Insulator）基板８０を用いた場合を示している。すなわち、このＳＯＩ基板８０は、ｐ型シリコン基板８１と、ｎ型シリコン基板８２と、これらの相互間に設けられたＳｉＯ2層８３とにより構成されている。このうちｎ型シリコン基板８２内に図４と同様にＬＤＭＯＳが形成されている。図１０において、図４と同一部分には同一符号を付す。
【００３７】
第７の実施例によれば、ＳＯＩ基板８０内に本発明のアノード層２１を有するＬＤＭＯＳを形成している。このため、アノード層２１の作用によりＥＳＤ耐量を向上できる。しかも、活性層としてのｎ型シリコン基板８２の直下が絶縁体層としてのＳｉＯ2層８３であるため、通常のバルクシリコンを用いた場合に比べて破壊電圧を高めることが可能である。
【００３８】
第７の実施例は、第２の実施例の構成をＳＯＩ基板に適用した場合ついて説明したが、これに限らず、他の実施例の構成を適用することも可能である。
【００３９】
図１１は、本発明の第８の実施例を示している。上記第１乃至第７の実施例において、ドレイン層１６とアノード層２１の深さは同等として示している。この実施例では、アノード層９１をドレイン層１６より深く形成し、且つアノード層９１の一部とドレイン層１６の一部とをオーバーラップさせている。このような構成とすることにより、アノード層９１を形成する際のマスクがずれた場合においてもアノード層９１の幅ｄを一定とすることができる。したがって、アノード層９１直下の活性層１３や、バッファ層３１のシート抵抗ＳＲの値を正確に設定できる。
【００４０】
図１２、図１３は、本発明の第９の実施例を示すものであり、第１乃至第８の実施例と同一部分には同一符号を付す。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。
【００４１】
図１２、図１３に示すように、ｐ＋型アノード層２１はｎ＋型ドレイン層１６の長手方向の中央部に形成され、アノード層２１はドレイン層１６の端部に形成されていない。さらに、ｎ＋型ソース層１５は、前記アノード層２１と対応する部分にのみ形成され、ゲート電極１８のコーナー部近傍には形成されていない。すなわち、ゲート電極１８のコーナー部近傍にはチャネル領域が形成されていない。換言すれば、ドレイン層１６はチャネル幅より長く形成され、アノード層２１は、チャネル領域に対応して形成されている。図１２は、ドレイン層１６の一方の端部のみを示しているが、図示せぬ他方の端部も同様の構成とされている。
【００４２】
上記構成によれば、通常動作時において、ゲート電極にハイレベルとされた際、ドレイン層１６の端部に電流が集中することを防止できる。ドレイン層１６の端部に電流が集中した場合、ドレイン層１６の端部のみが導通し、ドレイン層１６の全体が導通しないことがある。しかし、第９の実施例によれば、ドレイン層１６の長手方向端部に電流が集中せず、ドレイン層１６の長手方向のほぼ全体に電流が流れる。したがって、ドレイン層１６の全体が導通し、ドレイン層１６の全体がサイリスタ動作に寄与するため、安定な動作を得ることができる。
【００４３】
上記第９の実施例は、第１乃至第８の実施例に適用することが可能であり、第９の実施例と同様の効果を得ることができる。
【００４４】
図１４は、本発明の第１０の実施例を示すものであり、図７に示す第４の実施例を変形したものである。この実施例は、ＬＤＭＯＳにより、インダクタンスからなる負荷を駆動する場合を示している。
【００４５】
例えば電源Ｅの正極はインダクタンスＬの一端に接続されている。このインダクタンスＬの他端は、上記第１の実施例乃至第９の実施例に示す本発明のｎ型ＬＤＭＯＳ１０１のドレインと、通常構成のｎ型ＬＤＭＯＳ１０２のドレインに接続されている。このＬＤＭＯＳ１０１は、ＬＤＭＯＳ１０２の保護素子として機能する。これらＬＤＭＯＳ１０１、１０２のソースは前記電源Ｅの負極に接続されている。前記ＬＤＭＯＳ１０１のゲートは前記ノードＮ１に接続されている。前記ＬＤＭＯＳ１０２のゲートは、例えば抵抗１０３を介してノードＮ１に接続されている。抵抗１０３はＬＤＭＯＳ１０１がＬＤＭＯＳ１０２より先にオンし、先にオフするように設定する機能を有している。
【００４６】
ＬＤＭＯＳ１０１をこのように動作させるためには、抵抗１０３を用いる以外に他の構成を適用することが可能である。例えばＬＤＭＯＳ１０２のゲートをノードＮ１とは別のノードに接続し、ノードＮ１に供給される信号より遅延された信号を用いてもよい。
【００４７】
前記ＬＤＭＯＳ１０２のゲートと抵抗１０３の接続ノードＮ０と前記インダクタンスＬの他端との相互間にはツェナーダイオード１０４、１０５、１０６が直列接続されている。さらに、前記ノードＮ０と前記ＬＤＭＯＳ１０１、１０２のソースとの相互間には、ツェナーダイオード１０７、１０８が直列接続されている。前記ツェナーダイオード１０４〜１０８は前記ＬＤＭＯＳ１０１、１０２のドレイン電圧及びＬＤＭＯＳ１０２のゲート電圧をクランプする機能を有している。
【００４８】
ツェナーダイオード１０４〜１０８によるＬＤＭＯＳ１０１、１０２のクランプ電圧をＢＶ１、ＬＤＭＯＳ１０２の耐圧をＢＶ２、保護素子としてのＬＤＭＯＳ１０１の耐圧をＢＶ３とすると、これらの関係は次のように設定されている。
【００４９】
ＢＶ１＜ＢＶ３＜ＢＶ２
図１５を参照して、図１０に示す回路の動作について説明する。ノードＮ１にハイレベルの信号が供給されると、先ず、ＬＤＭＯＳ１０２がオンし、この後、ＬＤＭＯＳ１０１がオンする。すなわち、ＬＤＭＯＳ１０１は抵抗１０３により、ゲート電極の充電が遅延されているため、ＬＤＭＯＳ１０２より遅れてオンする。このようにして、ＬＤＭＯＳ１０１、１０２がオンすると、ＬＤＭＯＳ１０１、１０２のドレイン、ソース間電圧ＶＤＳは、電源電圧Ｖｃｃから接地電位となる。これに従い、ＬＤＭＯＳ１０１、１０２のドレイン、ソース間電流ＩＤＳは、直線的に増加する。
【００５０】
一方、ノードＮ１に供給される信号がローレベルとなると、先ずＬＤＭＯＳ１０１がオフしようとし、この後、抵抗１０３によりＬＤＭＯＳ１０１より遅れてＬＤＭＯＳ１０２がオフする。すると、インダクタンスＬの逆起電圧により、ＬＤＭＯＳ１０２、１０１のドレイン、ソース間電圧ＶＤＳは、急激に上昇する。このとき、前記クランプ電圧とＬＤＭＯＳ１０１、１０２の耐圧の関係により、ツェナーダイオード１０４〜１０８が導通する。このうち、ツェナーダイオード１０４〜１０６の電圧によりＬＤＭＯＳ１０２のゲートが充電され、ＬＤＭＯＳ１０２はオン状態になる。ノードＮ０の電位Ｖ１は上昇するが、抵抗１０３によりノードＮ１の電位Ｖ０は殆んど上昇しない。したがって、ＬＤＭＯＳ１０１はオフ状態に保持される。このため、ＬＤＭＯＳ１０２を介してインダクタンスＬの逆起電圧に応じた電流が流れ、ＬＤＭＯＳ１０１には電流が流れない。このようにして、インダクタンスＬのエネルギーが放出されると、ＬＤＭＯＳ１０２がオフする。
【００５１】
また、ＬＤＭＯＳ１０１、１０２のドレインに、ＥＳＤによりサージ電圧が印加された場合、ツェナーダイオードによりＬＤＭＯＳ１０２がオンするのに比べてＬＤＭＯＳ１０１の方が速くオンする。ツェナーダイオードの素子面積は、コストの面から十分に大きくできない。換言すれば、ＬＤＭＯＳ１０２のゲート容量は大きく、ＥＳＤのような高速パルスに対応するのに十分な駆動電流は得られない。このため、ＬＤＭＯＳ１０１のアバランシェ降伏の方が高速である。したがって、ＬＤＭＯＳ１０１のサイリスタ動作により、サージ電圧に応じた電流の殆どはＬＤＭＯＳ１０１に流れ、ＬＤＭＯＳ１０２の破壊を防止することができる。
【００５２】
上記第１０の実施例によれば、通常の構成のＬＤＭＯＳ１０２に本発明の構成のＬＤＭＯＳ１０１を保護素子として並列接続し、通常動作時に両ＬＤＭＯＳ１０１、１０２を動作している。このため、必要な電流容量を得ることができる。
【００５３】
しかも、ＬＤＭＯＳ１０１、１０２がオフする際、ＬＤＭＯＳ１０１は抵抗１０３によりオフ状態に保持され、インダクタンスＬの逆起電力に応じた電流の殆どは、ツェナーダイオード１０４〜１０８によりオン状態に保持されるＬＤＭＯＳ１０２に流れる。このため、過大な電流により、ＬＤＭＯＳ１０１の寄生サイリスタが動作して電流を切断することができなくなることを防止できる。したがって、回路の安定性を向上することができる。
【００５４】
さらに、サージ電圧が印加された場合、ＬＤＭＯＳ１０２より耐圧の低いＬＤＭＯＳ１０１が、ツェナーダイオード１０４〜１０８より先にオンする。したがって、ＬＤＭＯＳ１０２を確実に保護することができる。
【００５５】
図１６は、本発明の第１１の実施例を示している。この実施例は、図７に示す第４の実施例を変形したものである。
【００５６】
図１６において、第１乃至第９の実施例に示すような、ｐ＋型アノード層２１を有するＬＤＭＯＳ１１１とｐ＋型アノード層２１を持たない従来構造のＬＤＭＯＳ１１２をパッド５３と接地間に並列接続している。ＬＤＭＯＳ１１２のゲートは信号の入力ノードＮ２に接続され、ＬＤＭＯＳ１１１のゲートは抵抗１１３を介して接地されている。
【００５７】
第４の実施例において、ｐ＋型アノード層２１を有するＬＤＭＯＳからなる第１のデバイス５１は、通常動作時にｐ＋型アノード層２１を持たない従来構造のＬＤＭＯＳからなる第２のデバイス５２とともに動作する。
【００５８】
これに対して、第１１の実施例において、ＬＤＭＯＳ１１１は、通常動作時には動作せずオフしており、ＥＳＤが発生した場合、オンする。このため、ＬＤＭＯＳ１１２を確実に保護することができる。
【００５９】
しかも、ＬＤＭＯＳ１１１は、通常動作時にオフしている。このため、アノード層２１が定格電圧において動作しないような構成を設ける必要がない。すなわち、第２、第３の実施例のように、図４、図６に示すバッファ層３１を必要としない。したがって、製造を容易化することができる。
【００６０】
尚、上記各実施例において、ｐ＋型アノード層２１、９１を有したＬＤＭＯＳがラッチするためには、前述したようにアノード層の端部で生じるアバランシェ電流が大きな役割を果たしており、ｐ＋型アノード層がないＬＤＭＯＳに比べ静耐圧を下げることが必要である。静耐圧を下げる方法としては、例えば図６に示すように、ｐ＋型アノード層２１を有したＬＤＭＯＳのドリフト長ＬＤをｐ型アノード層２１がないＬＤＭＯＳより短くすればよい。
【００６１】
また、上記第１乃至第７の実施例において、各半導体層の導電型を全て逆の導電型としても同様に実施することが可能である。
【００６２】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６３】
【発明の効果】
以上、詳述したように本発明によれば、ＥＳＤ時にドレイン層の端部における電流集中を緩和でき、大電流における保持電圧を従来のＬＤＭＯＳに比べて低くすることが可能であり、ＥＳＤ耐量を向上し得る半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置を示す断面図。
【図２】図１に示す装置の定格電圧における動作を示す特性図。
【図３】図１に示す装置のＥＳＤ時における動作を示す特性図。
【図４】本発明の第２の実施例に係る半導体装置を示す断面図。
【図５】図４に示す装置の定格電圧における動作とＩＧＢＴの動作を示す特性図。
【図６】本発明の第３の実施例に係る半導体装置を示す断面図。
【図７】本発明の第４の実施例に係る半導体装置を示すブロック図。
【図８】本発明の第５の実施例に係る半導体装置を示す平面図。
【図９】本発明の第６の実施例に係る半導体装置を示す断面図。
【図１０】本発明の第７の実施例に係る半導体装置を示す断面図。
【図１１】本発明の第８の実施例に係る半導体装置を示す断面図。
【図１２】本発明の第９の実施例に係る半導体装置の一部を示す平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図。
【図１４】本発明の第１０の実施例に係る半導体装置を示す回路図。
【図１５】図１４の動作を示す波形図。
【図１６】本発明の第１１の実施例に係る半導体装置を示す回路図。
【図１７】従来のＬＤＭＯＳを示す断面図。
【符号の説明】
１３…ｎ型活性層、
１４…ｐ型ベース層、
１５…ｎ＋型ソース層（Ｓ）、
１６…ｎ＋型ドレイン層（Ｄ）、
１８…ゲート電極（Ｇ）、
２１…ｐ＋型アノード層、
３１…ｎ型バッファ層、
４１…ｎ型オフセット層、
５１、５２…第１、第２のデバイス、
６１、６３…パッド、
６２…ソース配線、
６４…ドレイン配線、
７１…活性層、
７２…ｎ型オフセット層、
８０…ＳＯＩ基板、
９１…ｐ＋型アノード層、
ＳＲ…シート抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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