(57)【特許請求の範囲】
【請求項１】
１次の温度係数に加えて負の２次の温度係数を有する第１電圧を出力する第１の回路ブロックと、該第１の回路ブロックの第１電圧を所定の大きさにして第２電圧として出力する第２の回路ブロックと、１次の温度係数に加えて正の２次の温度係数を有する第３電圧を生成し、該第３電圧に前記第２の回路ブロックの第２電圧を加算して、前記第１電圧と前記第３電圧に含まれる各２次の温度係数の成分を相殺する第３の回路ブロックとを備え、
前記第２の回路ブロックは、前記第１電圧の負の２次の温度係数が、前記第３電圧の正の２次の温度係数で相殺されるように前記第２電圧を生成することを特徴とする温度検出回路。
【請求項２】
１次の温度係数に加えて正の２次の温度係数を有する第１電圧を出力する第１の回路ブロックと、該第１の回路ブロックの第１電圧を所定の大きさにして第２電圧として出力する第２の回路ブロックと、１次の温度係数に加えて負の２次の温度係数を有する第３電圧を生成し、該第３電圧に前記第２の回路ブロックの第２電圧を加算して、前記第１電圧と前記第３電圧に含まれる各２次の温度係数の成分を相殺する第３の回路ブロックとを備え、
前記第２の回路ブロックは、前記第１電圧の正の２次の温度係数が、前記第３電圧の負の２次の温度係数で相殺されるように前記第２電圧を生成することを特徴とする温度検出回路。
【請求項３】
前記第１の回路ブロックは、導電型が互いに逆であるペアのＭＯＳトランジスタで構成され、そのペアのＭＯＳトランジスタのゲート電極の仕事関数差を当該第１の回路ブロックの出力とする請求項１または２記載の温度検出回路。
【請求項４】
前記第１の回路ブロックは、高濃度ｎ型のゲートを持つ第１のＭＯＳトランジスタと高濃度ｐ型のゲートを持つ第２のＭＯＳトランジスタとからなり、前記第１のＭＯＳトランジスタのゲートに、次段の前記第２の回路ブロックの出力がフィードバックされ、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート・ソース間電圧の差を出力する請求項３記載の温度検出回路。
【請求項５】
前記第２の回路ブロックは、ＭＯＳトランジスタ、第１の抵抗および第２の抵抗の直列回路からなり、この直列回路が前記第１の回路ブロックヘの帰還回路を形成し、前記ＭＯＳトランジスタのゲート電圧が前記第１の回路ブロックへのフィードバック電圧となり、前記第１の抵抗と第２の抵抗の接続点の電圧を前記第２電圧として前記第３のブロックヘ供給する請求項１〜４のいずれかに記載の温度検出回路。
【請求項６】
製造の際の拡散、成膜工程後に、前記第２の回路ブロックの前記第１の抵抗および第２の抵抗の値を調整可能とする手段を有する請求項５記載の温度検出回路。
【請求項７】
前記第３の回路ブロックは、ゲートの不純物濃度が互いに異なるペアのＭＯＳトランジスタから構成され、そのペアのＭＯＳトランジスタのゲート電極の仕事関数差を出力する請求項１〜６のいずれかに記載の温度検出回路。
【請求項８】
前記第３の回路ブロックは、高濃度ｎ型のゲートを持つ第１のＭＯＳトランジスタと低濃度ｎ型のゲートを持つ第２のＭＯＳトランジスタとからなり、前記第１のＭＯＳトランジスタのゲートに前記第２の回路ブロックの出力が印加され、該第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート・ソース間電圧の差を出力する請求項７記載の温度検出回路。
【請求項９】
前記第３の回路ブロックは、高濃度ｐ型のゲートを持つ第１のＭＯＳトランジスタと低濃度ｐ型のゲートを持つ第２のＭＯＳトランジスタとからなり、前記第１のＭＯＳトランジスタのゲートに前記第２の回路ブロックの出力が印加され、該第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート・ソース電圧の差を出力する請求項７記載の温度検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ(complementary metal oxide semiconductor)トランジスタを用いた温度検出回路で、特に１００℃以上ても安定動作する温度検出回路に関する。
【０００２】
【従来の技術】
▲１▼ 熱電対や抵抗を利用した温度センサーシステムがある。熱電対の場合は、２種類の金属線の接点に発生する熱電流をアンプで増幅して電圧計で測定する。抵抗の場合は、抵抗値の温度変化を３線方式ブリッジに組んで抵抗値の変化で生じる電圧変化をアンプで増幅して電圧計で測定する。
【０００３】
▲２▼ バイポーラトランジスタを利用した半導体温度センサーがある(ＣＱ出版「トランジスタ技術、１９９０年１０月号ｐ４６９)。これはベース・エミッタ間電圧が温度に応じて直線的に変化する特性を利用したもので、製造ばらつきが少なく、精度および再現性でも良好であるため広く使われている。
【０００４】
▲３▼ ＭＯＳトランジスタを用いた半導体温度センサーもある(特開平９-２４３４６６)。これは、ＭＯＳトランジスタの電圧利得βを電圧値に変換し、その変換電圧を温度として出力している。また、特開平７-３２１２８８では、▲２▼と同様、基本的にはバイポーラトランジスタを利用したタイプながらＮＰＮトランジスタを使うことでＣＭＯＳを実現している。
【０００５】
【発明が解決しようとする課題】
上記▲１▼のシステムでは、いずれも温度センサーの出力が小さいため高性能アンプを接続して信号を増幅する必要があり複雑な電子回路が必要でコストが掛かり規模も大きくなる。
【０００６】
上記▲２▼のセンサーは、バイポーラトランジスタを用いて構成される温度センサーであるため標準のＣＭＯＳプロセスで製造されるＩＣに組み込むことが出来ない。また、バイポーラトランジスタは電流で制御される電流素子であるため低消費電流の回路を構成することが難しい。
【０００７】
上記▲３▼のセンサーにおける前者(特開平９-２４３４６６)は、βを用いているのでプロセスの変動を受けやすい。後者(特開平７-３２１２８８)は、▲２▼と同様のバイポーラトランジスタは電流で制御される電流素子であるため低消費電流の回路を構成することが難しいという課題が残る。
【０００８】
また、上記の▲１▼〜▲３▼の全てに言えることであるが動作原理上、ｐｎジャンクションでの逆方向リーク電流が増大する１００℃程度が温度センサーの精度が保証できる上限であり、それ以上の高温での温度測定では精度が急激に低下する。
【０００９】
そこで、本発明は上記問題点を解決するために、ＣＭＯＳトランジスタを用いた温度検出回路を構成することでバイポーラトランジスタによる回路が持っていた種々の問題点を解消しかつ、ＣＭＯＳプロセスを用いることで安価な半導体温度センサを実現できる。また、複数のＭＯＳトランジスタの仕事関数差を引き出す回路を構成することでジャンクションリークを回避して１００℃以上の高温の温度検出回路を実現できる。プロセス変動の影響に対しては、ゲートは導電型の極性が逆であるか、又は、同一導電型で不純物濃度が異なるが、基板やチャネルドープの濃度が等しいＭＯＳトランジスタで回路を構成することでプロセス変動に強い温度検出回路を構成することが可能となる。
即ち、ＭＯＳトランジスタを用いた温度検出回路で、特に１００℃以上でも精度の高い温度検出回路を提供することが本発明の目的である。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る温度検出回路は、１次の温度係数に加えて負の２次の温度係数を有する第１電圧を出力する第１の回路ブロックと、該第１の回路ブロックの第１電圧を所定の大きさにして第２電圧として出力する第２の回路ブロックと、１次の温度係数に加えて正の２次の温度係数を有する第３電圧を生成し、該第３電圧に前記第２の回路ブロックの第２電圧を加算して、前記第１電圧と前記第３電圧に含まれる各２次の温度係数の成分を相殺する第３の回路ブロックとを備え、
前記第２の回路ブロックは、前記第１電圧の負の２次の温度係数が、前記第３電圧の正の２次の温度係数で相殺されるように前記第２電圧を生成するものである。
【００１１】
また、この発明に係る温度検出回路は、１次の温度係数に加えて正の２次の温度係数を有する第１電圧を出力する第１の回路ブロックと、該第１の回路ブロックの第１電圧を所定の大きさにして第２電圧として出力する第２の回路ブロックと、１次の温度係数に加えて負の２次の温度係数を有する第３電圧を生成し、該第３電圧に前記第２の回路ブロックの第２電圧を加算して、前記第１電圧と前記第３電圧に含まれる各２次の温度係数の成分を相殺する第３の回路ブロックとを備え、
前記第２の回路ブロックは、前記第１電圧の正の２次の温度係数が、前記第３電圧の負の２次の温度係数で相殺されるように前記第２電圧を生成するものである。
【００１３】
また、前記第１の回路ブロックは、導電型が互いに逆であるペアのＭＯＳトランジスタで構成され、そのペアのＭＯＳトランジスタのゲート電極の仕事関数差を当該第１の回路ブロックの出力とするようにした。
【００１４】
具体的には、前記第１の回路ブロックは、高濃度ｎ型のゲートを持つ第１のＭＯＳトランジスタと高濃度ｐ型のゲートを持つ第２のＭＯＳトランジスタとからなり、前記第１のＭＯＳトランジスタのゲートに、次段の前記第２の回路ブロックの出力がフィードバックされ、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート・ソース間電圧の差を出力するようにした。
【００１５】
また、前記第２の回路ブロックは、ＭＯＳトランジスタ、第１の抵抗および第２の抵抗の直列回路からなり、この直列回路が前記第１の回路ブロックヘの帰還回路を形成し、前記ＭＯＳトランジスタのゲート電圧が前記第１の回路ブロックへのフィードバック電圧となり、前記第１の抵抗と第２の抵抗の接続点の電圧を前記第２電圧として前記第３のブロックヘ供給するようにした。
【００１６】
また、製造の際の拡散、成膜工程後に、前記第２の回路ブロックの前記第１の抵抗および第２の抵抗の値を調整可能とする手段を有するようにした。
【００１７】
また、前記第３の回路ブロックは、ゲートの不純物濃度が互いに異なるペアのＭＯＳトランジスタから構成され、そのペアのＭＯＳトランジスタのゲート電極の仕事関数差を出力するようにした。
【００１８】
具体的には、前記第３の回路ブロックは、高濃度ｎ型のゲートを持つ第１のＭＯＳトランジスタと低濃度ｎ型のゲートを持つ第２のＭＯＳトランジスタとからなり、前記第１のＭＯＳトランジスタのゲートに前記第２の回路ブロックの出力が印加され、該第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート・ソース間電圧の差を出力するようにした。
【００１９】
また、前記第３の回路ブロックは、高濃度ｐ型のゲートを持つ第１のＭＯＳトランジスタと低濃度ｐ型のゲートを持つ第２のＭＯＳトランジスタとからなり、前記第１のＭＯＳトランジスタのゲートに前記第２の回路ブロックの出力が印加され、該第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート・ソース電圧の差を出力するようにしてもよい。
【００２０】
【発明の実施の形態】
本発明は、互いに仕事関数の異なるゲートを有したＭＯＳトランジスタを用い、ＣＭＯＳプロセスで高温動作可能な温度検出回路を実現するものである。本発明の実施例を説明する前に本発明の原理を説明する。
【００２１】
ＭＯＳトランジスタ(以下トランジスタと略す)のチャネルをＯＮさせるためのスレッシュホールド電圧Ｖｔは、
Ｖｔ＝φms−Ｑf/Ｃox＋２φf−Ｑb/Ｃox   …（１）
で表わされる。ここで、φmsはゲートの仕事関数φmと基板の仕事関数φsの差、Ｑfは酸化膜中の固定電荷、φfは基板のフェルミレベル、Ｑbは反転層と基板間の空乏層内電荷、Ｃoxは酸化膜の単位面積当たりの静電容量である。また、ゲートの仕事関数φmは次式のように表される。
φm＝χ＋Ｅg／２＋φf  …（２）
【００２２】
本発明の第１の回路ブロックおよび第３の回路ブロックで用いるペアのトランジスタは、ゲートの導電型の極性が逆であるか、あるいは極性は同じであるが濃度が異なるというようにゲートの条件が異なるものの、それ以外は全く同じ構造をなしている。このことはそれらのペアのトランジスタでは、(１)式ではφms以外は全く同じ値、また、(２)式においてはφf以外は全く同じ値であることを意味する。
【００２３】
そこでペアのトランジスタの各スレッシュホールド電圧Ｖt1、Ｖt2の差を考えると、
△Ｖt＝Ｖt1−Ｖt2＝φm1−φm2＝φf1−φf2   …（３）
となる。Ｖt1、φm1、φf1(Ｖt2、φm2、φf2)は、それぞれ第１(第２)のトランジスタのスレッシュホールド電圧、ゲートの仕事関数、基板のフェルミレベルである。
【００２４】
まず、第１の回路ブロックの場合を考えてみる。第１の回路ブロックでは請求項４に記載した通り、ゲートの導電型の極性を逆としたペアのトランジスタのスレッシュホールド電圧の差△Ｖtを取り出している。特に請求項８では、ペアのトランジスタは高濃度ｎ型のゲートを持つ第１のＭＯＳトランジスタと高濃度ｐ型のゲートを持つ第２のＭＯＳトランジスタとからなる。
【００２５】
ｎ型、ｐ型とも高濃度のため、それぞれφfは Conduction Band, Valence Band 近傍にあり、φf1−φf2はＳiのバンドギャップの１.１２Ｖに近い値になる。IEEE J. Solid-State Circuits, vol.SC-15, pp.264, June 1980 に類似の構成でのＶｔの差を検討し、その中で
△Ｖｔ(Ｔ)＝△φf0−(αＴ2)／(Ｔ＋β）   …（４）
となる式を引用している。ここで、△φf0は絶対零度での△φf(＝φf1−φf2)、Ｔは絶対温度、α、βは定数でそれぞれ７.０２E-4Ｖ/Ｋ、１１０９Ｋである。
【００２６】
温度−△Ｖｔの関係をグラフで示すと図３(ａ)のようになる。このグラフでわかるように負の温度特性を持ち、その特性曲線を詳しく解析すると、負の１次の温度係数を持つだけでなく負の２次の温度係数が含まれていることが分かる。温度計が出力電圧(△Ｖt)の温度持性を用いる場合、２次の温度係数は温度と電圧のリニアリティを損なうものであるため極力小さいことが望ましい。
【００２７】
次に、第３の回路ブロックの場合を考えてみる。第３の回路ブロックでは請求項項９に記載した通り「導電型が同一でゲートの不純物濃度の異なる」ペアのトランジスタのＶｔの差を取り出している。特に請求項１０において、高濃度ｐ型のゲートを持つ第１のＭＯＳトランジスタと低濃度ｐ型のゲートを持つ第２のＭＯＳトランジスタとからなる。
【００２８】
したがって、(３)式から
0004276812.tif 000002
と表される。ここでＮg1、Ｎg2は同じ導電型のゲートの低濃度と高濃度を示す。また、ｋはボルツマン常数、ｑは電子の電荷量、Ｔは絶対温度、Ｅgはシリコンのバンドギャップ、Ｎiは真性半導体のキャリア濃度である。
【００２９】
式(４)を見る限りにおいては、△Ｖｔは絶対温度Ｔに対してリニアな関係、即ち１次の正の温度係数のみで表されるように見える。しかし、実際はＮg1が低濃度であるために有効なキャリア濃度はＮg1とは一致せず、キャリア濃度Ｎg1自身が正の温度係数を持っている。したがって△Ｖtの温度特性はそれらが重なった形で現れ、実測の結果をプロットすると図３(ｂ)のようになる。このグラフでわかるように正の温度特性を持ち、その特性曲線を詳しく解析すると、正の１次の温度係数以外に正の２次の温度係数を待っていることが分かる。この特性も単独では第１の回路ブロックの場合と同様に、２次の温度係数を含むため高精度の温度検出回路として用いるには問題がある。
【００３０】
そこで、本発明では、請求項２(図１参照)に記載したごとく記載第１の回路ブロックの出力に含まれる負の２次の温度係数と、第３の回路ブロックの出力に含まれる正の２次の温度係数とを、相殺できるよう、第２の回路ブロックにて、両出力を所定の比率で加算(混合)している。
【００３１】
図４は、第１の回路ブロックの負の２次の出力を第２の回路ブロックで０.８６倍にした後、第３の回路ブロックで正の２次の温度係数と足し合わせた結果を示している。２次の温度係数がなくなり、ほぼ完全な１次の温度係数(直線との相関の度合いを示す相関係数Ｒ2が0.9999999997であった)を持つ出力電圧が得られ、高精度の温度検出回路を実現できる。
【００３２】
以上説明してきたように正の温度係数、負の温度係数を持つ出力電圧は全てゲートの仕事関数の差をＶｔの差として取り出したものである。この値は(３)式に示したようにＭＯＳトランジスタのゲート材料であるポリシリコン(Poly Si)が持つ固有の物理数φfの差であり、本質的にデバイスの構造や使用形態に影響を受けない値である。従って、従来のｐｎ接合の電流値の温度特性を用いた温度検出方法のように、ｐｎジヤンクションの逆方向リーク電流が増大することはなく、かつプロセス変動による影響を受けにくいことから本発明の温度検出回路は１００℃以上の温度に対しても高精度で検出できる。
【００３３】
［実施形態１］
次に本発明の原理を実現する回路構成の実施形態を説明する。図５に示した実施形態１では、ＭＯＳトランジスタＭ１、Ｍ２が第１の回路ブロック、ＭＯＳトランジスタＭ５と抵抗Ｒ１、Ｒ２が第２の回路ブロック、ＭＯＳトランジスタＭ３とＭ４が第３の回路ブロックになる。
【００３４】
まず、第１の回路ブロックにおけるペアのＭＯＳトランジスタのスレッシュホールド電圧Ｖｔの差を取り出すための具体的な回路構成を説明する。図中、丸で囲ったＭＯＳトランジスタＭ２は高濃度のｐ型ポリシリコンのゲートを持ち、ＭＯＳトランジスタＭ１は、高濃度のｎ型ポリシリコンのゲートを持つ。
【００３５】
飽和領域(Ｖds＞Ｖgs−Ｖｔ)にあるＭＯＳトランジスタのドレイン電流Ｉdは、
Ｉd＝(β12)(Ｖgs−Ｖt)2  …（５）
で表わされる。ここで、ＶgsはＭＯＳトランジスタのゲート・ソース間電圧である。
【００３６】
また、βは、ＭＯＳトランジスタの導電係数であり、
β＝μ(εox/Ｔox)(Ｗeff/Ｌeff)  …（６）
の形で表わされる。ここで、μ；キヤリア移動度、εox；酸化膜の誘電率、Ｔox；酸化膜厚、Ｗeff；実効チャネル幅、Ｌeff；実効チャネル長である。
【００３７】
ペアのＭＯＳトランジスタＭ１、Ｍ２は、ゲート電極の不純物の極性を除き全く同じ構造であるので、キャリア移動度μ、酸化膜の誘電率εox、酸化膜厚Ｔox、実効チャネル幅Ｗeff、実効チャネル長Ｌeffは等しくβの値は等しい。従って、ＭＯＳトランジスタＭ１、Ｍ２のドレイン電流ｌd1、Ｉd2は、
ｌd1＝(β／２)(Ｖgs1−Ｖt1)2  …（７）
ｌd2＝(β／２)(Ｖgs2−Ｖt2)2  …（８）
である。Ｖgs1、Ｖgs2は、それぞれＭＯＳトランジスタＭ１、Ｍ２のゲート・ソース間電圧電圧である。
【００３８】
図５に示すようにＭ１とＭ２は電源とＧＮＤの間に直列に接続しているのでＩd1＝Ｉd2となる。従って、(７)、(８)式より
Ｖgs1−Ｖgs2＝Ｖt1−Ｖt2＝△Ｖｔ  …（９）
となる。ＭＯＳトランジスタＭ１はＶgs1＝０Ｖであるから
Ｖgs2＝Ｖt2−Ｖt1  …（１０）
となる。Ｖgs2＝△Ｖｔ＝Ｖ１で、この電圧Ｖ１は原理説明で述べた負の２次の温度係数を持ち、この電圧Ｖ１は次段の第２の回路ブロックに供給される。
【００３９】
次に第２の回路ブロックではＭＯＳトランジスタＭ５、第１の抵抗Ｒ１と第２の抵抗Ｒ２の直列回路から構成され、ＭＯＳトランジスタＭ５と抵抗Ｒ１の接続点に第１のブロックの出力Ｖ1が印加され、ＭＯＳトランジスタＭ５のゲート電圧が第１の回路ブロックへのフィードバック電圧となる形でソースフォロア回路が構成されている。本実施形態では、図５の第２の回路ブロックの出力点の電圧Ｖ２が
Ｖ２＝０.８６×Ｖ１  …(１１)
となるように抵抗Ｒ１と抵抗Ｒ２の抵抗比を設定し、その電圧Ｖ２を次段の第３の回路ブロックに供給している。
【００４０】
０.８６という値は図４で説明したように、第１の回路ブロックよりの負の２次の温度係数を含む出力と、第３の回路ブロックよりの正の２次の温度係数を含む出力とを足し合わせて、２次の温度係数の成分を無くし、１次の温度係数のみを持つ高精度な出力電圧を得るためのものである。
【００４１】
プロセスの違いによって抵抗Ｒ１、Ｒ２の抵抗が微妙に変化する。所定の抵抗比を得るには、Ｒ１、Ｒ２のそれぞれまたはどちらか一方を例えば図９に示す構成の抵抗体で形成し、拡散、成膜工程後に、レーザ光を選択的に任意の×印の調整個所に照射しトリミングする。このようなトリミング手段(抵抗値調整手段)を用いることにより抵抗値Ｒ１、Ｒ２を補正して所定の抵抗比を得ることにより、２次の温度係数の成分を完全に無くすことができる。
【００４２】
第３の回路ブロックにおいて、三角で囲ったＭＯＳトランジスタＭ４は低濃度(Ｎg1)のｎ型ポリシリコンのゲートを持つ。ＭＯＳトランジスタＭ３は、Ｍ１と同様、高濃度(Ｎg2)のｎ型ポリシリコンのゲートを持つ。第１の回路ブロックと同様に、各トランジスタＭ４、Ｍ３のスレッショルド電圧Ｖt4、Ｖt3の差△Ｖｔを考えると、ＭＯＳトランジスタＭ３のゲート・ソース間電圧Ｖgs3は、
Ｖgs3＝−△Ｖｔ＝−(Ｖt4−Ｖt3）  …（１２）
となり、△Ｖｔが原理説明で述べた正の２次の温度係数を含む電圧である。負の２次の温度係数を含む電圧Ｖ２が前段から供給されるので第３の回路ブロックの出力Ｖ３は、
Ｖ３＝Ｖ２−Ｖgs3＝Ｖ２−(−△Ｖt)＝Ｖ２＋△Ｖｔ  …(１３）
となる。ここでＶ３は図４のＶtempに相当する。
【００４３】
以上の構成で、第１の回路ブロックの出力に含まれる負の２次の温度係数の成分と、第３の回路ブロックの出力に含まれる正の２次の温度係数の成分が打ち消し合うように両出力を加算し、２次の温度係数の成分を無くすことにより、１次の温度係数のみを有する高精度な温度特性の出力Ｖ３(Ｖtemp)が得られるわけである。
【００４４】
［実施形態２］
上記の実施形態１はＭＯＳトランジスタをすべてＮチャネルトランジスタで構成した。ペアのＭＯＳトランジスタにおける重要な構成要件はゲート以外が全く同じであるという点であり、即ち、ペア性が高いことである。それを実現するためにＭＯＳトランジスタの基板電位がそれぞれのＭＯＳトランジスタで独立し、かつ、基板電位とソース電位を一致させてバックバイアス効果の影響が出なくする必要がある。この実施形態１では独立したＰウェルに作られたＮチャンネルトランジスタでそれを実現した。
【００４５】
しかし、テクノロジーによっては独立したＮウェルはあるが、Ｐウェルが無い場合がある。その場合はＭＯＳトランジスタをＰチャネルで構成する。これが本発明の実施形態２であり、その構成例を図６に示す。第１、第２、第３の回路ブロックの構成やＶｔの差の算出や、Ｖ１、Ｖ２、Ｖ３の作り方については実施形態１の場合と同じである。注意すべき点としては、第１の回路ブロックにおいては負の２次の温度係数を含む電圧は電源Ｖccから出力し、また第２の回路ブロックの出力Ｖ２も電源Ｖccからの電圧として出力している。そこで、負の２次の温度係数を足し合わせた最終出力電圧である第３の回路ブロックの出力Ｖ３はグラウンドＧＮＤからの電圧として出力する様にしている。
【００４６】
［実施形態３］
実施形態２では第３の回路ブロックにおいて、最終出力Ｖ３をグランドＧＮＤからの出力に変換し、かつ、高濃度ｎ型のゲートを待つ第１のＭＯＳトランジスタと低濃度ｎ型のゲートを持つ第２のＭＯＳトランジスタとで構成されたが、実施形態３では図７に示すように、第２の回路ブロックで電源Ｖccからの電圧をグランドＧＮＤからの出力に変換しており、又、高濃度ｐ型のゲートを持つ第１のＭＯＳトランジスタと低濃度ｐ型のゲートを持つ第２のＭＯＳトランジスタで構成した。
【００４７】
四角で囲ったＭＯＳトランジスタＭ４は、低濃度(Ｎg1)のｐ型ポリシリコンのゲートを持つ。丸で囲ったＭＯＳトランジスタＭ３は、高濃度(Ｎg2)のｐ型ポリシリコンのゲートを持つ。Ｖｔの差の算出や、Ｖ１、Ｖ２、Ｖ３の作り方については実施形態１の場合と同じである。
【００４８】
［実施形態４］
図８に示した実施形態４においては、第１、第２の回路ブロックａ、ｂは実施形態１(図５)と同であるが、第３の回路ブロックｃが負帰還のオペアンプの回路構成をとっていることに特微がある。
【００４９】
つまり、第３の回路ブロックｃは高濃度ｎ型のゲートを持つＭＯＳトランジスタＭ３と低濃度ｎ型のゲートを持つＭＯＳトランジスタＭ４が初段の差動アンプの入力ＭＯＳトランジスタを構成し、ＭＯＳトランジスタＭ３に前段の第２の回路ブロックの出力Ｖ３が入力される。差動入力のＭＯＳトランジスタのＶｔが異なる構成になっているので、第３の回路ブロックのＶ４は、ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４のＶｔの差△ＶｔとＭＯＳトランジスタＭ３のゲート電圧Ｖ３を加算した電圧となる。
【００５０】
即ち、負の２次の温度係数を含む電圧Ｖ３と、正の２次の温度係数を含む電圧(ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４のＶｔの差)が足されて、２次の温度係数の成分がキャンセルされた１次の温度係数のみを持つ電圧Ｖ４が得られる。また、本発明に於いてはオペアンプの形を取っているので出力電圧は、Ｖ４を任意の値で倍率した電圧Ｖ５として出力することが可能となる。
【００５１】
最後にＭＯＳトランジスタの作製プロセスについて説明する。不純物濃度の異なるゲートを形成する方法としては、ノンドープゲートをデボジットした後、低濃度ゲートにしたい部分を酸化膜でマスキングし、それからリンのテポジットによってマスキングしていない部分を高濃度ドープし、低濃度部分は、マスク酸化膜をエッチングした後イオン注入でリン、又はボロンを低濃度ドープすればよい。
【００５２】
又は高濃度部分も低濃度部分と同様にイオン注入で形成することも可能である。こうして、同一導電型でフェルミレベルφfの異なるゲートを持つペアＭＯＳトランジスタが作成できる。ゲートへのドーピング以外は同じ工程で作られるため、同じ絶縁膜厚、チャネルドープ、チャネル長、チャネル幅を有し、不純物濃度だけが異なり、スレッシュホールド電圧Ｖｔの差がゲートのフェルミレベルφｆの差となる。
【００５３】
上述した各実施形態は、ＭＯＳトランジスタＭ１、Ｍ２としてｎ型チャネルＭＯＳトランジスタとｐ型チャネルＭＯＳトランジスタを用い、ゲートにｎ型の高濃度、低濃度、ｐ型の高濃度、低濃度を組み合わせたものであったが、これ以外の組み合わせの場合でも第１の回路ブロック、第２の回路ブロック、第３の回路ブロックの構成を取れば容易に同様な回路を実現できる。
【００５４】
また、以上の各実施形態では、第１の回路ブロックが「負」の２次の温度係数を含む電圧を出力し、第３の回路ブロックが「正」の温度係数を含む電圧を出すことを特徴としているが、第１の回路ブロックが「正」の２次の温度係数を含む電圧を出力し、第３の回路ブロックが「負」の温度係数を含む電圧を出力するようにしても全く同様な構成を得ることができる。
【００５５】
また、以上の各実施形態は、図１のブロック構成に沿ったものであったが、図２のようなブロック構成に沿って実施することもできる。
【００５６】
【発明の効果】
本発明の温度検出回路によれば、２つの回路ブロックの両出力に含まれる２次の温度係数の成分を相殺するように両出力を加算したので、１次の温度係数のみを含む電圧を得ることができ、より高精度の温度検出回路を実現することが可能となる。
【００５７】
また、温度検出回路をＭＯＳトランジスタで構成することができるため、安価に構成でき、また、ＩＣに組み込み可能となり、消費電流も少なくできる。
【００５８】
また、製造の際の拡散、成膜工程後に、第２の回路ブロックの第１の抵抗および第２の抵抗の値を調整可能とする手段を備えたので、正確な抵抗比を設定することにより、２次の温度係数の成分を完全に相殺でき、より高精度の温度検出回路を提供できる。
【００５９】
また、本発明は、ＭＯＳトランジスタを用いたことにより、ＩＣへの組み込みが可能でまた、低消費電流の回路を構成できる。更に、複数のＭＯＳトランジスタの仕事関数差を引き出す回路構成としたので、ジャンクションリークの問題は起きず、１００℃以上の高温の温度検出回路を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１のクレーム対応図
【図２】  本発明の第２のクレーム対応図
【図３】  本発明に係わる第１の回路ブロックおよび第３の回路ブロックにおける温度特性を示したグラフ
【図４】  本発明の出力の温度特性を示したグラフ
【図５】  本発明の実施形態１を示した回路図
【図６】  本発明の実施形態２を示した回路図
【図７】  本発明の実施形態３を示した回路図
【図８】  本発明の実施形態４を示した回路図
【図９】  トリミング可能な抵抗を示した図
【符号の説明】
ａ  第１の回路ブロック
ｂ  第２の回路ブロック
ｃ  第３の回路ブロック
Ｍ１〜Ｍ８  ＭＯＳトランジスタ
Ｒ  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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