(57)【特許請求の範囲】
【請求項１】
ロウおよびコラムを有するメモリセルアレイに編成され、予め定められた数の隣接コラムが１つのメモリセルブロックを備え、該メモリセルアレイが複数のメモリセルブロックを備える複数のメモリセルと、
それぞれがメモリセルのコラムに対応し、該対応するコラムのメモリセルのドレインに結合された複数のコラム制御トランジスタと、
アドレス信号を受け取ってコラムデコード信号を生成し、該コラムデコード信号が前記コラム制御トランジスタのゲートに結合されたコラムデコーダ回路と、
アドレス信号を受け取ってコラムデコード信号を生成し、各コラムデコード信号がメモリセルのロウに関連し、該関連するロウのメモリセルの制御ゲートに結合されるロウデコーダ回路と、
前記アドレス信号を受け取り、該アドレス信号をバッファして該アドレス信号を前記コラムデコーダ回路に提供するコラムバッファと、
前記アドレス信号を受け取り、該アドレス信号をバッファして該アドレス信号を前記ロウデコーダ回路に提供するロウバッファと、
内部クロック信号を受け取って前記アドレス信号を生成し、該アドレス信号を前記コラムバッファおよび前記ロウバッファに提供し、該アドレス信号が現在のロウのメモリセルブロックの最後のコラムから次のロウのメモリセルブロックの最初のコラムへのアドレス遷移を示す時、トリガ信号を生成するアドレスシーケンサと、
外部クロック信号および前記トリガ信号を受け取って前記内部クロック信号を生成し、該内部クロック信号がデータの読み出しおよびプログラムを同期するために使用されるクロック制御回路と、
各々が前記複数のメモリセルブロックの１つに結合された複数のライトアンプと、
各々が前記複数のメモリセルブロックの１つに結合された複数のセンスアンプと、
外部クロック信号を受け取り、各々が前記複数のライトアンプの１つおよび前記複数のセンスアンプの１つに結合された複数の入力／出力バッファと、
前記複数のメモリセルのソースに結合されたソース電源と、
前記コラムデコーダ回路および前記ロウデコーダ回路に結合され、前記フラッシュメモリ装置の制御ゲート電圧を提供するデコーダ電源と、を備える同期型フラッシュメモリにおいて、前記クロック制御回路は、Ｘを２以上の整数，Ｙを正の整数，および，Ｘ＞Ｙとして、
前記外部クロック信号および前記トリガ信号を受け取って、各々が前記トリガ信号から少なくとも１クロック周期以上遅延された、タイミングの異なるＸ個の時間遅延トリガ信号を生成するシフトレジスタ・アセンブリと、
前記Ｘ個の時間遅延トリガ信号を受け取って、前記Ｘ個の時間遅延トリガ信号のうち、Ｙ個の時間遅延トリガ信号を削除し、残りのＸ−Ｙ個の時間遅延トリガ信号を合成したクロックトリガ信号を生成するクロックトリガ信号生成回路と、
前記外部クロック信号および前記クロックトリガ信号を受け取って、Ｘ−Ｙクロックサイクル分の出力を前記外部クロック信号から阻止して、前記内部クロック信号として生成するクロックバッファ回路と、を備えることを特徴とする同期型フラッシュメモリ。
【発明の詳細な説明】
【０００１】
本出願は、引用によって完全に本出願の記載に援用する１９９９年７月２９日出願の「クロック制御回路およびデコーダ回路および高電圧コンパレータ」と題された米国仮特許出願の利益を請求する。
【０００２】
【発明の属する技術分野】
本発明は広く半導体装置に関し、より詳しくは、半導体装置、特に、フラッシュメモリ装置のような不揮発性半導体記憶装置の内部クロック信号を制御するクロック制御回路に関する。
また、本発明は広く半導体装置に関し、より詳しくは、半導体装置、特に、フラッシュメモリ装置のような不揮発性半導体記憶装置のデコーダ回路にも関する。
【０００３】
【従来の技術】
一般に、フラッシュメモリ装置は、アドレスシーケンサ、ロウおよびコラムデコーダ、センスアンプ、ライトアンプ、および、メモリセルアレイを備えている。フラッシュメモリ装置の例は、米国特許第５，４９０，１０７号に記載され、その開示は本出願の記載に援用される。。メモリセルアレイは、ロウ（行）とコラム（列）に配置された複数のメモリセルを含む。各メモリセルは、１ビットの情報を保持することができる。メモリセルアレイ中のメモリセルのコラムは、通常、ビット線に結合される。コラムデコーダは、アドレスシーケンサと共にビット線を選択する。同様に、メモリセルアレイのロウに配置されたメモリセルは、通常、ワード線に結合される。ロウデコーダとアドレスシーケンサは、ワード線を選択する。ロウおよびコラムデコーダとアドレスシーケンサは、共に個々のメモリセルまたはメモリセルのグループを選択する。
【０００４】
フラッシュメモリ装置のメモリセルアレイにおけるメモリセルは、一般にメモリセルブロックと呼ばれるサブアレイにグループ分けされる。各メモリセルブロックは、センスアンプとライトアンプに結合される。ライトアンプ（Ｗ／Ａ）は、１組の所定の電圧を印加して選択されたメモリセルに情報を保存する。この動作は、プログラムまたは書き込み動作と呼ばれる。同様に、選択されたメモリセルに印加された１組の所定の電圧によって、センスアンプ（Ｓ／Ａ）による情報の判別と検索を可能にする。この動作は、読み出し動作と呼ばれる。
【０００５】
【発明が解決しようとする課題】
読み出しおよび書き込み動作の速度は、高性能フラッシュメモリ装置を実現するために、しばしば増大される。読み出し動作の速度を増大する方法の１つは、同期である。読み出し動作を外部クロックに同期させることで、読み出し動作の速度が改善される。しかしながら、条件によっては、特定の読み出し動作を行うのは他の読み出し動作より長くかかるため、非同期条件が生じることがある。
【０００６】
例えば、ワード線の切り換えが生じる時、すなわち、メモリセルにおける前のワード線に沿った最後のメモリセルを読み出した後、ワード線に沿った最初のメモリセルを読み出しする時、遅延が経験されることが多い。この遅延は、外部クロックの１つのクロック周期よりも大きいことが多いので、読み出し動作の外部クロックへの同期を混乱させる。その結果、エラーが発生し、間違ったデータが選択されたメモリセルから読み出されることになる。
【０００７】
また、デコーダ回路は、書き込みまたはプログラム動作中、比較的高いプログラム電圧Ｖppをメモリセルに供給する必要がある。デコーダ回路は、Ｖppを処理しなければならないので、デコーダ回路では、高電圧トランジスタを使用しなければならない。しかしながら、高電圧トランジスタは、厚い酸化物層を有するので、低電圧トランジスタより動作が低速である。
【０００８】
従って、プログラムおよび読み出し動作の速度を増大するためには、より低電圧のトランジスタを使用することが有利である。デコーダ回路ではＶppを処理するために高電圧トランジスタが必要であるので、デコーダ回路の高電圧部を低電圧部と分離することが有益である。論理スイッチングの大部分がデコーダ回路の低電圧部で処理されるならば、高速読み出しおよびプログラム動作のための能力の増大したフラッシュメモリ装置が得られるであろう。
【０００９】
【課題を解決するための手段】
本発明によれば、ロウおよびコラムを有するメモリセルアレイに編成され、予め定められた数の隣接コラムが１つのメモリセルブロックを備え、該メモリセルアレイが複数のメモリセルブロックを備える複数のメモリセルと、それぞれがメモリセルのコラムに対応し、該対応するコラムのメモリセルのドレインに結合された複数のコラム制御トランジスタと、アドレス信号を受け取ってコラムデコード信号を生成し、該コラムデコード信号が前記コラム制御トランジスタのゲートに結合されたコラムデコーダ回路と、アドレス信号を受け取ってコラムデコード信号を生成し、各コラムデコード信号がメモリセルのロウに関連し、該関連するロウのメモリセルの制御ゲートに結合されるロウデコーダ回路と、前記アドレス信号を受け取り、該アドレス信号をバッファして該アドレス信号を前記コラムデコーダ回路に提供するコラムバッファと、前記アドレス信号を受け取り、該アドレス信号をバッファして該アドレス信号を前記ロウデコーダ回路に提供するロウバッファと、内部クロック信号を受け取って前記アドレス信号を生成し、該アドレス信号を前記コラムバッファおよび前記ロウバッファに提供し、該アドレス信号が現在のロウのメモリセルブロックの最後のコラムから次のロウのメモリセルブロックの最初のコラムへのアドレス遷移を示す時、トリガ信号を生成するアドレスシーケンサと、外部クロック信号および前記トリガ信号を受け取って前記内部クロック信号を生成し、該内部クロック信号がデータの読み出しおよびプログラムを同期するために使用されるクロック制御回路と、各々が前記複数のメモリセルブロックの１つに結合された複数のライトアンプと、各々が前記複数のメモリセルブロックの１つに結合された複数のセンスアンプと、外部クロック信号を受け取り、各々が前記複数のライトアンプの１つおよび前記複数のセンスアンプの１つに結合された複数の入力／出力バッファと、前記複数のメモリセルのソースに結合されたソース電源と、前記コラムデコーダ回路および前記ロウデコーダ回路に結合され、前記フラッシュメモリ装置の制御ゲート電圧を提供するデコーダ電源と、を備える同期型フラッシュメモリにおいて、前記クロック制御回路は、Ｘを２以上の整数，Ｙを正の整数，および，Ｘ＞Ｙとして、前記外部クロック信号および前記トリガ信号を受け取って、各々が前記トリガ信号から少なくとも１クロック周期以上遅延された、タイミングの異なるＸ個の時間遅延トリガ信号を生成するシフトレジスタ・アセンブリと、前記Ｘ個の時間遅延トリガ信号を受け取って、前記Ｘ個の時間遅延トリガ信号のうち、Ｙ個の時間遅延トリガ信号を削除し、残りのＸ−Ｙ個の時間遅延トリガ信号を合成したクロックトリガ信号を生成するクロックトリガ信号生成回路と、前記外部クロック信号および前記クロックトリガ信号を受け取って、Ｘ−Ｙクロックサイクル分の出力を前記外部クロック信号から阻止して、前記内部クロック信号として生成するクロックバッファ回路と、を備えることを特徴とする同期型フラッシュメモリが提供される。
本発明は、外部クロック信号を受信して内部クロック信号を生成するクロック制御回路、クロック制御回路を使用する同期型フラッシュメモリ装置、および、外部クロック信号からこの内部クロック信号を生成する方法を提供する。生成された内部クロック信号は選択された数の外部クロックサイクルを阻止（遮断）する。外部クロックサイクル阻止の開始は、トリガ信号によってトリガされる。
【００１０】
シフトレジスタ・アセンブリは、制御クロック回路において使用され、外部クロックとトリガ信号を受信する。シフトレジスタ・アセンブリにおいて、シフトレジスタは、直列に結合される。直列に結合されたの第１のシフトレジスタは、トリガ信号を入力として受信し、１外部クロック周期だけ遅延して第２のシフトレジスタに提供する。第２のシフトレジスタは、同様に、入力を１外部クロック周期だけ遅延して第３のシフトレジスタに提供する、等々である。従って、各シフトレジスタは、時間遅延トリガ信号を出力する。何れか１つのシフトレジスタによって出力される時間遅延トリガ信号は、他の全てのシフトレジスタからの時間遅延トリガ信号と、１かそれ以上の外部クロック周期だけ時間的にずれている。
【００１１】
このように生成された時間遅延トリガ信号は、クロック阻止信号と結合され、クロックトリガ信号を生成する。クロックトリガ信号は、外部クロック信号と共にクロックバッファに入力される。クロックトリガ信号のタイミングと持続期間は、外部クロックサイクル・ブロッキングの開始および停止を決定する。
本発明の第２実施例は、内部クロック信号を生成する方法である。この実施例では、クロック制御回路が使用されて、外部クロック信号を受信し、外部クロック信号の一部を阻止する内部クロック信号を生成する。クロック制御回路は任意の半導体装置中で使用される。
【００１２】
本発明の第３実施例は、クロック制御回路を有する同期型フラッシュメモリ装置である。従来のフラッシュメモリ装置では、データの読み出しおよび書き込みは非同期的に行われる。フラッシュメモリ装置が使用されるシステムは、高いクロック周波数で動作する。クロック周波数が絶えず高くなるシステムのシステム要求を満足するため、同期型フラッシュメモリ装置が使用される。フラッシュメモリ装置では、一部のデータ感知（センス）が他より多くの時間を要するという事実を考慮するクロック制御回路が使用される。必要な場合、追加遅延を提供することで、クロック制御回路によって外部クロックから生成される内部クロックはデータ感知遅延の問題を解決する。
【００１３】
また、本発明は、デコーダ回路も提供する。デコーダ回路は、ゲート電圧提供回路およびゲート電圧選択回路を備える。ゲート電圧提供回路は、複数のアドレス信号とゲート電圧を受信し、出力としてゲート電圧を提供する。また、ゲート電圧提供回路は、ゲート電圧出力を生成する条件が満たされていることをアドレス信号が示す時ゲート電圧出力を提供する。ゲート電圧選択回路は、ゲート電圧提供回路の出力として使用するため、ゲート電圧をゲート電圧提供回路に提供する。
【００１４】
【発明の実施の形態】
本発明の多くの付随的な特徴は、以下の詳細な説明を参照することによってさらによく理解され、添付の図面と共に検討される際さらに明らかに認識されるが、図面では同じ参符は全ての図面を通じて同じ部分を示している。
Ｉ．概観
図１では、同期型フラッシュメモリの一実施例が示される。同期型フラッシュメモリは、クロック制御回路２を有する。クロック制御回路２は、外部クロック信号３を受信し、外部クロック信号をトリガ信号５と結合して内部クロック信号７を生成する。アドレスシーケンサ４は、内部クロック信号７を受信し、アドレスによって順序付けし、内部クロック信号７に同期したアドレス信号を生成する。アドレス信号は、コラムバッファ６およびロウバッファ８に提供される。アドレス信号は、選択的に修正され、コラムデコーダ回路２４およびロウデコーダ回路２６に供給される。コラムおよびロウデコーダ回路は、コラム信号およびコラムデコード信号を生成し、読み出しおよびプログラム動作のためにメモリセルアレイ５１の特定のメモリセルを選択する。
【００１５】
各メモリセルは、ＭＯＳトランジスタと同様の構成を有するので、メモリセルは、基板上にソース領域とドレイン領域を有する。メモリセルは、基板間において、フローティングゲートと制御ゲートを有する。情報は、１組の所定の電圧をメモリセルに印加することで、メモリセルに、すなわち、フローティングゲートに保存される。同様に、メモリセルに印加された１組の所定の電圧が、メモリセルに収容された情報を読み出すために使用される。
【００１６】
メモリセルアレイ５１は、複数のメモリセル３６、３８、４０、４２、４４、４６、４８および５０を含む。理解し易くするために、メモリセルアレイ５１中のメモリセルの部分集合だけが示される。メモリセル３６、３８、４４および４６は、第１のメモリセルブロックにグループ分けされ、メモリセル４０、４２、４８および５０は、第２のメモリセルブロックにグループ分けされる。各メモリセルブロックは、対応する制御トランジスタを通じて対応するライトアンプとセンスアンプの対に結合される。すなわち、制御トランジスタのドレインがライトアンプとセンスアンプに結合される。例えば、第１のメモリセルブロックの第１のコラム制御トランジスタ２８は、ライトアンプ１６とセンスアンプ１８に結合される。
【００１７】
同様に、メモリセルのドレインは、制御トランジスタに結合される。例えば、メモリセル３６および４４のドレインは、第１のコラム制御トランジスタ２８のソースに結合される。制御トランジスタのゲートは、デコード信号線を通じてコラムデコーダ回路２４に結合される。例えば、第１および第３のコラム制御トランジスタ２８および３０は、コラムデコーダ回路２４からの第１のコラムデコード信号線２９に結合される。
【００１８】
ライトアンプとセンスアンプの対は、それぞれ対応する入力／出力バッファにも結合される。図１では、ライトアンプ１６とセンスアンプ１８は、入力／出力バッファ１２に結合され、ライトアンプ２０とセンスアンプ２２は、入力／出力バッファ１４に結合される。
入力／出力バッファ１２および１４は、さらに外部クロック信号３とデータ入力／出力バス１に結合される。プログラム動作の前に、データ入力／出力バスを通じて到達するプログラムデータは、外部クロック信号３に同期して対応する入力／出力バッファに保存される。次に、プログラム動作が、クロック制御回路２によって生成された内部クロック信号７に同期して実行される。読み出し動作の際、検出または感知（センス）されたデータは、内部クロック信号７に同期して対応する入力／出力バッファに保存され、その後、外部クロック信号３に同期し、データ入力／出力バス１を通じて送出される。入力／出力バッファを出入りする入力および出力の転送は、同時に実行することができる。こうした同期転送によって、読み出しおよびプログラム両方の動作速度は、最大になる。しかしながら、各読み出しおよびプログラム動作は、クロック制御回路２によって生成される内部クロック信号７に依存する。
【００１９】
ＩＩ．クロック制御回路
図１に関連して前に説明したように、読み出し動作を行うためには、所定の電圧レベルを適当なメモリセルに印加しなければならない。こうした読み出し電圧は、ワードおよびビット線を通じて印加される。ワードおよびビット線は、本質的に所定の線の抵抗および静電容量による遅延を組み込んでいる。読み出し動作の際、ワード線上の最後の組のメモリセルから次のワード線上の次の組のメモリセルへの遷移、すなわち、境界交差またはワード線の切り換えがある場合、こうした遅延は増大する。動作読み出し電圧レベルを１つのワード線から除去して別のワード線に印加しなければならないので、ワード線切り換えがある場合、読み出し動作は、同じワード線の１つのメモリセルから別のメモリセルへの読み出し動作の２倍かかることが多い。換言すると、データ感知は、外部クロック信号３の１クロック周期より長くかかることになる。
【００２０】
データ感知のための追加時間を提供するため、内部クロック信号７が図２のクロック制御回路２によって生成される。内部クロック信号７は、外部クロック信号に同期するが、１つかそれ以上の阻止されたクロックサイクルを含んでいる。内部クロック信号７をアドレスシーケンサに供給することで、データＩ／Ｏバスにクロックされたデータはデータ感知のため多くの時間を考慮し必要に応じて遅延される。
【００２１】
クロック制御回路２は、シフトレジスタ・アセンブリ１００、クロックトリガ信号発生器２３、および、クロックバッファ２５を含む。外部クロック信号３とトリガ信号５への入力によって、クロック制御回路２は、内部クロック信号７を生じる。シフトレジスタ・アセンブリ１００は、外部クロック信号３を使用して遅延トリガ信号をクロックトリガ信号発生器２３に供給する。外部クロック信号３と、クロックトリガ信号発生器２３から生成されたクロックトリガ信号２７の入力によって、クロックバッファは内部クロック信号７を生じる。
【００２２】
図３は、シフトレジスタ・アセンブリ１００の一実施例を示す。トリガ信号５は、図１に示されるアドレスシーケンサから生成される。アドレスシーケンサ４は、アドレスの各増分の際に、トリガ信号５を生成する。トリガ信号５は、インバータ１０２の入力に結合される。インバータ１０２の出力は、第１のシフトレジスタ１０４の入力に結合される。第１のシフトレジスタ１０４の出力である第１の時間遅延トリガ信号Ｌ0 は、第２のシフトレジスタ１０６の入力に結合される。第２のシフトレジスタ１０６の出力である第２の時間遅延トリガ信号Ｌ1 は、第３のシフトレジスタ１０８の入力に結合される。第３のシフトレジスタ１０８は、出力として第３の時間遅延トリガ信号Ｌ2 を生成する。シフトレジスタ１０４、１０６および１０８は、それぞれ外部クロック３に結合される。図３は、シフトレジスタ・アセンブリ１００中の３つのシフトレジスタだけを示しているが、使用されるシフトレジスタの数は変更可能であり、内部クロック信号７から阻止される外部クロックサイクルの数に依存する。
【００２３】
図４では、図３のシフトレジスタ・アセンブリ１００中のシフトレジスタ１０４、１０６、１０８の一実施例が示される。外部クロック信号３は、インバータ１１０の入力に結合される。インバータ１１０の出力は、トランジスタ１１２のゲートに結合される。トランジスタ１１２のドレインは、シフトレジスタ１０４の入力に結合される。トランジスタ１１２のソースは、インバータ１１４の入力とインバータ１１６の出力に結合される。インバータ１１４および１１６は、第１のラッチを備えている。この第１のラッチは、外部クロック信号３の立ち下がりエッジに同期してシフトレジスタの入力を保存する。
【００２４】
インバータ１１４の出力とインバータ１１６の入力は、トランジスタ１１８のドレインに結合される。トランジスタ１１８のゲートは、外部クロック信号３に結合される。トランジスタ１１８のソースは、インバータ１２０の入力とインバータ１２２の出力に結合される。インバータ１２０および１２２は、第２のラッチを備えている。この第２のラッチは、外部クロック信号３の立ち上がりエッジに同期して第１のラッチの内容を保存する。インバータ１２０の出力とインバータ１２２の入力は、互いに結合され、シフトレジスタの出力である時間遅延トリガ信号を提供する。
【００２５】
クロックトリガ信号生成回路１３０は、シフトレジスタ・アセンブリ１００から発生した時間遅延トリガ信号Ｌ0 、Ｌ1 およびＬ2 を受信する。図５のクロックトリガ信号生成回路１３０は、並列の第１、第２および第３の二入力ＮＯＲゲート１３２、１３４および１３６を含む。第１の時間遅延トリガ信号Ｌ0 は、第１の二入力ＮＯＲゲート１３２の第１の入力に結合される。第２の時間遅延トリガ信号Ｌ1 は、第２の二入力ＮＯＲゲート１３４の第１の入力に結合され、第３の時間遅延トリガ信号Ｌ2 は、第３の二入力ＮＯＲゲート１３６の第１の入力に結合される。
【００２６】
二入力ＮＯＲゲート１３２、１３４および１３６の第２の入力は、それぞれクロック阻止信号Ｂ１、Ｂ２およびＢ３に結合される。クロック阻止信号Ｂ１、Ｂ２およびＢ３は、通常、同期型フラッシュメモリ装置の製造前に設定されるが、クロック阻止信号は、同期型フラッシュメモリ装置の動作中に設定することもできる。クロック阻止信号Ｂ１、Ｂ２およびＢ３は、内部クロック信号７から阻止される外部クロックサイクルの数を決定する。
【００２７】
例えば、第１のクロック阻止信号Ｂ１がロー（低レベル）に設定され、第２および第３のクロック阻止信号Ｂ２およびＢ３がハイ（高レベル）に設定される場合、１つの外部クロックサイクルが内部クロック信号７から阻止される。第１および第２のクロック阻止信号Ｂ１およびＢ２がローに設定され、第３のクロック阻止信号Ｂ３がハイに設定される場合、２つの外部クロックサイクルが内部クロック信号７から阻止される。
【００２８】
図５は、クロックトリガ信号生成回路１３０中の３つの二入力ＮＯＲゲートを示しているが、使用される二入力ＮＯＲゲートの数は、内部クロック信号７から阻止すべきクロックサイクルの数だけに依存する。
クロックトリガ信号生成回路１３０は、また、三入力ＮＯＲゲート１３８を含む。３つの二入力ＮＯＲゲートの出力は、三入力ＮＯＲゲート１３８の入力に結合される。三入力ＮＯＲゲート１３８の出力は、クロックトリガ信号生成回路の出力であり、図２のクロックバッファ１４０の入力に結合される。各二入力ＮＯＲゲート１３２、１３４および１３６の出力は、対応するクロック阻止信号と対応する時間遅延トリガ信号の両方がローの時ハイになる。三入力ＮＯＲゲートのこの出力は、クロックバッファ１４０で外部クロック信号３と結合されると、１つかそれ以上の外部クロック信号を阻止するために使用される。
【００２９】
図６では、図２のクロックバッファ１４０が示される。クロックバッファの入力である図５のクロックトリガ信号生成回路の出力は、インバータ１４２の入力に結合される。インバータ１４２の出力は、トランジスタ１４３のドレインに結合される。トランジスタ１４３のソースは、インバータ１４６の入力とインバータ１４８の出力に結合される。インバータ１４６および１４８は、ラッチを備えている。
【００３０】
外部クロック信号３は、インバータ１４４の入力と二入力ＮＡＮＤゲート１５０の第１の入力に結合される。インバータ１４４の出力は、トランジスタ１４３のゲートに結合される。インバータ１４６の出力とインバータ１４８の入力は、二入力ＮＡＮＤゲート１５０の第２の入力に結合される。二入力ＮＡＮＤゲート１５０の出力は、インバータ１５２の入力に結合される。
【００３１】
インバータ１４２の入力であるクロックトリガ信号は、内部クロック信号７の生成時に何個の外部クロックサイクルが阻止されるかの情報を含む。インバータ１４２の出力は、１つかそれ以上の外部ブロックサイクルが阻止された内部クロック信号７である。
図７は、図２〜図６のクロック制御回路２の動作を要約するタイミング図である。外部クロック信号タイミング図８２、トリガ信号タイミング図８４、第１の時間遅延トリガ信号８６、第２の時間遅延トリガ信号８８、および、内部クロック信号タイミング図９０が示される。
【００３２】
タイミング図から見られるように、トリガ信号５がハイになると、第１の時間遅延トリガ信号Ｌ0 は、外部クロック信号３の立ち上がりエッジでローになる。第１の時間遅延トリガ信号Ｌ0 がローになると、第２の時間遅延トリガ信号Ｌ1 は、外部クロック信号３の立ち上がりエッジでローになる。時間遅延信号Ｌ0 およびＬ1 の両方がクロック阻止信号Ｂ１およびＢ２を使用して実現される場合、２つの隣接クロックサイクルは、外部クロック信号３に対して内部クロック信号７から阻止される。従って、図７に例示されるように、内部クロック信号は、外部クロック信号に類似または同期している。しかし、内部クロック信号７は、２つの欠落クロックサイクルを含んでいる。クロックサイクルを除去することで、読み出しまたはデータ感知動作のための追加時間が提供される。
【００３３】
ＩＩ(a).  データ・タイミング制御回路
内部クロック信号７は、データ・タイミング制御回路の使用を通じて、データ感知、すなわち、メモリセルからのデータの読み出しのために、追加時間すなわち外部クロック信号に対して、より多くのクロックサイクルをセンスアンプに提供する。図８は、データ感知信号６３を生成するデータ・タイミング制御回路１５を例示する。データ・タイミング制御回路１５は、拡張データ回路７１とＡＴＤ回路９に結合される。ＡＴＤ回路９には、アドレスシーケンサからのアドレス信号の最下位ビットであるＡ0 信号が供給される。アドレスシーケンサは、アドレスの各増分の際に、Ａ0 信号であるパルスを生成する。
【００３４】
ＡＴＤ回路９は、Ｐチャネルトランジスタ９１とＮチャネルトランジスタ９５を有する。Ｐチャネルトランジスタ９１のドレインには、基準電圧Ｖccが接続され、Ｐチャネルトランジスタ９１のソースには、抵抗９３が接続されている。抵抗９３のもう一端には、Ｎチャネルトランジスタ９１のドレイン、コンデンサ９７の一端、および、二入力ＮＯＲゲート９９の第１の入力が接続されている。Ａ0 信号は、Ｐチャネルトランジスタ９１とＮチャネルトランジスタ９５の両方のゲートに供給される。これら２つのトランジスタは、共にＡ0 信号を反転するインバータの働きをする。例えば、Ａ0 信号がハイである場合、Ｐチャネルトランジスタ９１はオフになり、Ｎチャネルトランジスタはオンになるので、接地への経路を生じる。従って、Ｎチャネルトランジスタ９９に接続されたＮＯＲゲート９９の第１の入力は接地、すなわち、ローに引き下げられる。逆に、Ａ0 信号がローの場合、Ｐチャネルトランジスタ９１はオンになり、Ｎチャネルトランジスタはオフになるので、Ｖccへの経路を生じる。従って、Ｎチャネルトランジスタ９９に接続されたＮＯＲゲート９９の第１の入力は、徐々にＶccすなわちハイに引き上げられる。
【００３５】
ＮＯＲゲート９９への第２の入力は、Ａ0 信号に結合される。Ａ0 信号のローからハイへの各遷移において、ＮＯＲゲート９９の出力であるＡＴＤ信号は、ＮＯＲゲート９９の第１の入力が接地に引き下げられるためローである。Ａ0 信号のハイからローへの遷移の際、ＮＯＲゲート９９の第１の入力は、徐々にハイに引き上げられる。ＮＯＲゲート９９の第１の入力がこのようにローからハイに徐々に遷移する間、ＮＯＲゲート９９への入力はどちらもローである。従って、ＮＯＲゲート９９の出力はハイからローになり、ＡＴＤ信号について立ち上がりエッジを生じる。ＮＯＲゲート９９の第１の入力が遷移してハイになるまでＡＴＤ信号はハイである。ＮＯＲゲート９９の第１の入力がハイになると、ＡＴＤ信号はローになり、ＡＴＤ信号の立ち下がりエッジを生じる。抵抗９３とコンデンサ９７は、発生するＡＴＤ信号の時間周期またはパルス幅を決定する時定数を決定する。ＡＴＤ信号は、データ・タイミング制御回路１５への１つの入力を提供する。データ・タイミング制御回路１５へのもう１つの入力は、拡張データ感知（ＥＸＳＮＳ）信号７０である。
【００３６】
ＥＸＳＮＳ信号７０は、拡張データ回路７１によって生成される。ＥＸＳＮＳ信号７０の論理状態は、拡張データ回路７１への入力である拡張リセットデータ感知（ＲＥＳＥＴＥＸ）信号７３と拡張セットデータ感知（ＳＥＴＥＸ）信号７５に依存する。図９（ａ）に例示されるセットデータ感知バッファは、ＳＥＴＥＸ信号７３を生成し、図９（ｂ）に例示されるリセットデータ感知バッファは、ＲＥＳＥＴＥＸ信号７５を生成する。セットデータ感知バッファとリセットデータ感知バッファは、各バッファへの入力の他は同一である。セットデータ感知バッファは、入力として内部クロック信号とトリガ（ＴＲＧ）信号が供給される。他方、リセットデータ感知バッファは、入力として内部クロック信号とＡ0 信号を有する。
【００３７】
図９（ａ）では、内部クロック（ＩＮＴＣＬＫ）信号がＮＡＮＤゲート９０１の第１の入力とインバータ９０３の入力に接続される。ＩＮＴＣＬＫ信号がローになると、トランジスタスイッチ９０５はオンになる。トランジスタスイッチ９０５がオンになると、トランジスタスイッチ９０５のドレインに接続されたインバータ９０７の出力は、トランジスタスイッチ９０５のソースを通じてインバータ９０９および９１１に伝えられる。インバータ９０７の入力は、ＴＲＧ信号に接続される。インバータ９０９および９１１は、トランジスタスイッチ９０５のソースからの信号を反転し、この信号をＮＡＮＤゲート９０１の第２の入力に供給する。インバータ９０９および９１１は、基本的にＴＲＧ信号であるＮＡＮＤゲート９０１の第２の入力で論理状態を維持する働きもする。ＮＡＮＤゲート９０１の出力は、インバータ９１３の入力に結合される。インバータ９１３の出力は、ＳＥＴＥＸ信号７３である。ＩＮＴＣＬＫ信号がローでＮＡＮＤゲート９０１の出力がハイであれば、ＳＥＴＥＸ信号７３はローである。
【００３８】
ＩＮＴＣＬＫ信号がハイになると、トランジスタスイッチ９０５はオフになり、ＮＡＮＤゲート９０１の第１の入力もハイになる。従って、ＩＮＴＣＬＫ信号がハイになると、基本的にＴＲＧ信号であるＮＡＮＤゲート９０１の第２の入力の信号は「クロック (clocked)」され、ＳＥＴＥＸ信号７３の論理状態を設定する。従って、ＩＮＴＣＬＫ信号がハイになる前にＴＲＧ信号がローであったならば、ＳＥＴＥＸ信号もローである。しかし、ＩＮＴＣＬＫ信号がハイになる前にＴＲＧ信号がハイであったならば、ＳＥＴＥＸ信号もハイになる。従って、ＴＲＧ信号がハイの時ＳＥＴＥＸ信号は、ＩＮＴＣＬＫの立ち上がりエッジでハイになり、ＴＲＧ信号がローになる時ＳＥＴＥＸ信号は、ＩＮＴＣＬＫの立ち下がりエッジでローになる。
【００３９】
前述したように、図９（ｂ）のリセットデータ感知バッファは、バッファへの入力の他は、上記で説明された図９（ａ）のセットデータ感知バッファと同様である。従って、ＲＥＳＥＴＥＸ信号７５は、ＳＥＴＥＸ信号と同じ方法で生成される。しかし、Ａ0 信号は、ＲＥＳＥＴＥＸ信号７５の論理状態に影響する。従って、ＩＮＴＣＬＫ信号がハイになると、Ａ0 信号は「クロック」され、ＲＥＳＥＴＥＸ信号７５の論理状態を設定する。ＩＮＴＣＬＫ信号がハイになる前にＡ0 信号がローであれば、ＲＥＳＥＴＥＸ信号もローである。しかし、ＩＮＴＣＬＫ信号がハイになる前にＡ0 信号がハイであれば、ＲＥＳＥＴＥＸ信号はハイになる。従って、Ａ0 信号がハイの時、ＲＥＳＥＴＥＸ信号はＩＮＴＣＬＫの立ち上がりエッジでハイになり、Ａ0 信号がローになる時、ＲＥＳＥＴＥＸ信号はＩＮＴＣＬＫの立ち下がりエッジでローになる。
【００４０】
図８に戻ると、ＲＥＳＥＴＥＸ信号７５とＳＥＴＥＸ信号７３は、拡張データ回路７１への入力として供給される。ＳＥＴＥＸ信号７３は、第１のトランジスタ７７のゲートとインバータ８３の入力に結合される。インバータ８３の出力は、第２のトランジスタ８１のゲートに結合される。ＳＥＴＥＸ信号がハイになると、介在するインバータ８３のため、第１のトランジスタ７７はオンになり、第２のトランジスタ８１はオフになる。第１のトランジスタ７７のソースは接地に結合され、第１のトランジスタ７７のドレインはインバータ８５および８７に結合される。ＥＸＳＮＳ信号７０は、インバータ８７の出力である。インバータ８５および８７は、ラッチの働きをし、第１のトランジスタ７７のドレインの論理状態を維持する。従って、第１のトランジスタがオンになると、接地への経路が形成され、ＥＸＳＮＳ信号７０はハイになる。
【００４１】
逆に、ＳＥＴＥＸ信号がローになると、第１のトランジスタ７７はオフになり、第２のトランジスタ８１はオンになる。ＲＥＳＥＴＥＸ信号７３は、第３のトランジスタ７９のゲートに結合される。この第３のトランジスタ７９は、接地に結合されたソース、および、第２のトランジスタ８１のソースに結合されたドレインを有する。第２のトランジスタのドレインは、インバータ８５および８７に結合され、ＥＸＳＮＳ信号７０を供給する第２の信号源の働きもする。ＳＥＴＥＸ信号７５がローの場合、ＲＥＳＥＴＥＸ信号７３がハイならば、接地への経路が形成される。従って、ＥＸＳＮＳ信号７０は、接地に引き下げられローになる。
【００４２】
ＥＸＳＮＳ信号７０は、データ・タイミング制御回路１５に供給され、ＡＴＤ回路９からのＡＴＤ信号と結合されてデータ感知信号６３を生じる。図８では、データ・タイミング制御回路１５のトランジスタは、前に説明したＡＴＤ回路９のトランジスタと同様の方法で動作する。従って、ＡＴＤ信号を受信するトランジスタ１０１ａおよび１０１ｂとトランジスタ１０５ａおよび１０５ｂは、インバータの働きをする。抵抗１０３ａおよび１０７ａも、コンデンサ１０３ｂ、１０７ｂおよび１０７ｃと共に、ＡＴＤ回路９の抵抗９３およびコンデンサ９７と同様に動作し、すなわち、ＲＣ遅延または時定数を生じる。しかし、コンデンサ１０７ｃの追加によって、ＮＯＲゲート１０９ｂの入力で経験される遅延はＮＯＲゲート１０９ａの入力で経験される遅延より長くなる。しかし、こうした遅延は、ＥＸＳＮＳ信号７０がハイになる時だけ顕著になる。
【００４３】
ＥＸＳＮＳ信号７０がハイの時、ＮＯＲゲート１０９ｂの他の入力がローならば、ＮＯＲゲート１０９ｂの出力はハイになる。ＮＯＲゲート１０９ｂの入力がローならば、ＮＯＲゲート１０９ａに結合された構成要素と構成要素の相互接続の類似性のため、ＮＯＲゲート１０９ａへの入力もローである。ＮＯＲゲート１０９ａの入力がローならば、ＮＯＲゲート１０９ａの出力はハイになる。ＮＯＲゲート１１１の入力でもあるＮＯＲゲート１０９ａおよび１０９ｂの両方の出力がハイになると、ＳＮＳ信号６３もハイになる。
【００４４】
同様に、ＥＸＳＮＳ信号７０がローになると、ＮＯＲゲート１０９ｂの出力はローになる。ＮＯＲゲート１０９ａへの入力もローであるので、ＮＯＲゲート１０９ａの出力はハイになる。ＮＯＲゲート１１１の入力でもあるＮＯＲゲート１０９ａおよび１０９ｂの両方の出力がローであれば、ＳＮＳ信号６３もローになる。
【００４５】
図１０では、ＥＸＳＮＳ信号、ＴＲＧ信号、Ａ0 信号、ＡＴＤ信号、ＳＮＳ信号、並びに、内部および外部クロック信号のタイミング図がこれらの信号の相互作用とデータ・タイミング制御回路１５の動作を例示する。内部クロック信号はアドレスシーケンサへの入力を提供するので、Ａ0 信号はＩＮＴＣＬＫ信号の状態に依存する。従って、ＩＮＴＣＬＫ信号の立ち上がりエッジ毎に、Ａ0 信号は切り換わる、すなわち、状態を変える。Ａ0 信号の状態に依存するＡＴＤ回路９からのＡＴＤ信号は、Ａ0 信号信号の立ち下がりエッジで生成される。ＡＴＤ信号は、１つのアドレスから別のアドレスへの遷移の開始を示す。ＳＮＳ信号６３は、センスアンプを制御する働きをするので、期間ＴＳ１およびＴＳ２の間、センスアンプは、ＳＮＳ信号の立ち上がりエッジでメモリセルを読み出すようトリガされる。図８に関連して説明されたように、期間ＴＳ１およびＴＳ２の持続期間は抵抗１０７ａとコンデンサ１０７ｂおよび１０７ｃとによって制御される。従って、データ感知にさらに多くの時間が必要な場合、追加静電容量が加えられ、期間ＴＳ１およびＴＳ２の持続期間を延長する。
【００４６】
センスアンプは、ＳＮＳ信号の立ち下がりエッジでメモリセルの読み出しを停止するようトリガされる。標準読み出し動作の場合、センスアンプにはメモリセルを読み出すために２つの外部クロックサイクルが与えられるものと想定される。図１０では、ＴＲＧ信号が外部クロック信号の立ち上がりエッジでハイである場合、次の内部クロックサイクルはスキップされる。図７に関連して前に説明されたように、ＴＲＧ信号がハイの時、境界交差（boundary crossing)が発生する。境界交差が発生すると、センスアンプは、データを読み出すために追加時間を必要とする。ＩＮＴＣＬＫ信号は、アドレスの増分を制御するためアドレスシーケンサに供給されるので、Ａ0 信号は、ＩＮＴＣＬＫ信号の立ち上がりエッジまで変化しない。Ａ0 信号が変化しない場合、ＡＴＤ信号は生成されない。ＡＴＤ信号が生成されずＡ0 信号が変化しないならば、ＳＮＳ信号はハイのままであり、センスアンプはメモリセルからデータの読み出しを継続する。従って、余分の外部クロックサイクルだけ内部クロック信号を遅延することで、センスアンプには読み出し動作を行う追加時間が提供される。
【００４７】
ＩＩＩ．デコーダ回路
図１に関連して前に例示したように、コラムデコーダ６およびロウデコーダ８は、アドレスシーケンサ４によって生成されたアドレス信号に基づいてコラム信号列およびコラムデコード信号を生成する。高電圧と低電圧の部分が分離された図１１の本発明のデコーダ回路の一実施例は、図１に例示されるコラムデコーダ回路２４またはロウデコーダ回路２６として使用される。アドレス信号Ａ0 ．．Ａn-1 は、図１に示されるように、ロウバッファ８またはコラムバッファ６から入力として提供される。図１１では、アドレス選択回路１６２は、アドレス信号Ａ0 ．．Ａn-1 を各ゲート電圧提供回路２４０ａ、２４０ｂ、２４０ｃおよび２４０ｄに提供する前に、必要に応じて０かそれ以上のこれらの信号を反転する。アドレス信号Ａ0 ．．Ａn-1 が個々のゲート電圧提供回路の選択を示す時、０かそれ以上のアドレス信号Ａ0 ．．Ａn-1 は、その特定のゲート電圧提供回路について全ての信号入力に論理「ハイ（高レベル“Ｈ”）」を印加するために反転される。
【００４８】
例えば、全てのアドレス信号Ａ0 ．．Ａn-1 が論理「ロー（低レベル“Ｌ”）」である時に、ゲート電圧提供回路２４０ａが選択されるならば、ゲート電圧提供回路２４０ａに提供される全ての信号１６４、１６６、１６８および１７０は、アドレス選択回路１６２で反転され、ゲート電圧提供回路２４０ａの入力に印加される全ての信号１６４、１６６、１６８および１７０は、印加される時論理「ハイ」である。別の例では、全てのアドレス信号Ａ0 ．．Ａn-1 が論理「ハイ」である時に、ゲート電圧提供回路２４０ｄが選択されるならば、ゲート電圧提供回路２４０ｄに提供される全ての信号１８８、１９０、１９２および１９４は、アドレス選択回路１６２で反転されず、ゲート電圧提供回路２４０ｄの入力に印加される全ての信号１８８、１９０、１９２および１９４は、印加される時論理「ハイ」である。
【００４９】
図１２（ａ）および図１２（ｂ）は、それぞれ図１１のアドレスデコーダ回路のゲート電圧選択回路２００とゲート電圧提供回路２４０ａ〜２４０ｄとして使用される従来の回路である。図１２（ａ）は、電圧出力Ｖppi ２０３を出力するゲート電圧選択回路２００を示す。電圧出力Ｖppi ２０３の電圧レベルは、ＶccまたはＶppの何れかであり、読み出し信号Ｒに依存する。読み出し信号Ｒは、同期型フラッシュメモリ装置を使用するシステムによって生成され、読み出し動作が必要な時同期型フラッシュメモリ装置に提供される。
【００５０】
読み出し信号Ｒは、デプリーション型Ｎチャネルトランジスタ２０２のゲートに結合される。デプリーション型Ｎチャネルトランジスタ２０２のドレインはＶccに結合され、デプリーション型Ｎチャネルトランジスタ２０２のソースは電圧出力２０３Ｖppi に結合される。読み出し信号Ｒは、インバータ２１０の入力にも結合される。インバータ２１０の出力は、Ｐチャネルトランジスタ２０８のゲートに結合される。Ｐチャネルトランジスタ２０８のソースはコモン２０９に結合される。Ｐチャネルトランジスタ２０８のドレインは、エンハンスメント型Ｎチャネルトランジスタ２０４のゲートに結合される。エンハンスメント型Ｎチャネルトランジスタ２０４のドレインは、Ｖppに結合される。
【００５１】
Ｐチャネルトランジスタ２０８のドレインは、デプリーション型Ｎチャネルトランジスタ２０６のソースおよびゲートにも結合される。エンハンスメント型Ｎチャネルトランジスタ２０４のゲートは、Ｐチャネルトランジスタ２０８のドレインに結合される。エンハンスメント型Ｎチャネルトランジスタ２０４は、高いゲート・プログラム電圧Ｖppを処理する必要があるために、厚い酸化物層と低い導電率を有する高電圧トランジスタである。
【００５２】
読み出し信号Ｒは、読み出し動作時ハイになる。読み出し信号Ｒがハイの時、Ｎチャネルトランジスタ２０２はオンになり、トランジスタ２０２のソースの電圧はＶccに近づく。従って、電圧出力Ｖppi ２０３は、Ｖccに近づく。読み出し信号Ｒがハイの時、インバータ２１０の出力はローになる。インバータ２１０の出力がローになると、Ｐチャネルトランジスタはオンになり、エンハンスメント型Ｎチャネルトランジスタ２０６のゲートとソースに接地に近い電位を供給する。接地に近い電位は、デプリーション型Ｎチャネルトランジスタ２０４のゲートにも印加され、それをオフにするので、Ｖppを電圧出力Ｖppi ２０３に提供することが妨げられる。
【００５３】
読み出し信号Ｒがプログラム動作時にローになると、デプリーション型Ｎチャネルトランジスタ２０２はオフになり、Ｖccを電圧出力Ｖppi ２０３に提供することが妨げられる。読み出し信号Ｒがローの時、インバータ２１０の出力はハイになるので、Ｐチャネルトランジスタ２０８はオフになる。エンハンスメント型Ｎチャネルトランジスタ２０４はオンになるので、プログラム・ドレイン電圧Ｖppは電圧出力Ｖppi ２０３に提供される。
【００５４】
各ゲート電圧提供回路は、必要な電圧を個々のコラム制御トランジスタまたはメモリセルの個々のロウに提供するので、コラムデコーダ回路２４とロウデコーダ回路２６の両方は、図１２（ｂ）の複数のゲート電圧提供回路２２０を出力毎に１つ備えている。
ゲート電圧提供回路２２０において、アドレス選択回路１６２からの信号は、入力信号としてＮＡＮＤゲート２２２に入力される。ＮＡＮＤゲート２２２の出力は、Ｎチャネルトランジスタ２２４のドレインとＮチャネルトランジスタ２３０のゲートに結合される。Ｎチャネルトランジスタ２２４のゲートは、Ｖccに結合される。Ｎチャネルトランジスタ２２４のソースは、Ｐチャネルトランジスタ２２６のソースとＰチャネルトランジスタ２２８のゲートに結合される。
【００５５】
Ｐチャネルトランジスタ２２６および２２８のドレインは、それぞれＶppi 入力端子２２５および２２７に結合される。Ｖppi 入力は、ゲート電圧選択回路２００によって提供される。Ｐチャネルトランジスタ２２６のゲート、Ｐチャネルトランジスタ２２８のソース、および、Ｎチャネルトランジスタ２３０のドレインは、ゲート電圧提供回路２２０の出力電圧２３１に結合される。Ｎチャネルトランジスタ２３０のソースは、コモン２２９に結合される。
【００５６】
特定のゲート電圧提供回路２２０が選択されない時、ＮＡＮＤゲート２２２への入力信号Ｉ0 ．．．Ｉn-1 の少なくとも１つは、論理「ロー」である。ＮＡＮＤゲート２２２への入力の少なくとも１つが論理「ロー」である時、ＮＡＮＤゲート２２２の出力は論理「ハイ」である。ＮＡＮＤゲート２２２の出力が論理「ハイ」である時、Ｎチャネルトランジスタ２３０はオンになり、出力電圧２３１をコモン２２９の接地近くまで引き下げる。出力電圧２３１が引き下げられると、Ｐチャネルトランジスタ２２６はオンになり、Ｐチャネルトランジスタ２２８のゲートに論理「ハイ」電圧を提供するので、出力２３１に高電圧を提供するのが妨げられる。従って、ゲート電圧提供回路２２０は、選択されない場合読み出しまたはプログラム動作のための出力電圧を提供しない。
【００５７】
特定のゲート電圧提供回路２２０が選択されると、入力信号Ｉ0 ．．．Ｉn-1 は全て論理「ハイ」であり、ＮＡＮＤゲート２２２の出力は論理「ロー」である。Ｎチャネルトランジスタ２３０のゲートに印加されるロー論理によってそのトランジスタはローになるので、出力２３１はローに引き下げられない。ＮＡＮＤゲート２２２の出力からの論理「ロー」は、Ｎチャネルトランジスタ２２４を通じてＰチャネルトランジスタ２２８のゲートに印加される。Ｎチャネルトランジスタ２２８はオンになり、出力２３１を、Ｖppi ２２７の電圧レベルに応じてＶppまたはＶccまでハイに引き上げる。
【００５８】
トランジスタ２２６、２２８および２３０は、Ｖppを処理しなければならないために、それらは厚い酸化物層と比較的低い導電率を伴う高電圧トランジスタである。Ｖccが通常より低い時、Ｐチャネルトランジスタ２２８の導電率は実際に低くなるので、読み出し動作が遅くなる。従って、ＶccをＶppi ２０３に提供するトランジスタ２０２は大きくなければならない。
【００５９】
図１３では、独立した高電圧部と独立した低電圧部を有する本発明のゲート電圧提供回路２４０の一実施例が例示される。ゲート電圧提供回路の低電圧部は、高速切り換えを必要とする動作を行う。ゲート電圧提供回路２４０では、ゲート電圧提供回路２４０が選択されると、ＮＡＮＤゲート２４２は、従来の回路のＮＡＮＤゲート２２２と同一の方法で入力信号を受信する。
【００６０】
ＮＡＮＤゲート２４２の出力２４３は、Ｎチャネルトランジスタ２４８のゲート、インバータ２４６の入力、および、Ｎチャネルトランジスタ２５２のドレインに結合される。インバータ２４６の出力２４７は、Ｎチャネルトランジスタ２５０のドレインに結合される。Ｎチャネルトランジスタ２５０のゲートは、Ｎチャネルトランジスタ２４８のソースとＮチャネルトランジスタ２５２のソースに結合される。Ｎチャネルトランジスタ２５０のソースは、ゲート電圧提供回路の出力電圧２６０に結合される。読み出し信号Ｒは、インバータ２４４の入力に提供される。インバータ２４４の出力は、トランジスタ２５２のゲートに印加される。トランジスタ２４８および２５０は、しきい値電圧０Ｖの低電圧Ｎチャネルトランジスタである。Ｎチャネルトランジスタ２５０は、高電圧部を低電圧部から分離するために使用される。
【００６１】
特定のゲート電圧提供回路が選択されない場合、ＮＡＮＤゲート２４２の出力２４３はハイであるので、インバータ２４６の出力２４７はローである。Ｎチャネルトランジスタ２４８はオンになるので、Ｎチャネルトランジスタ２５０はオンになり、ノード２４９はハイになる。従って、インバータ２４６からのロー出力が特定のゲート電圧提供回路の出力として出力される。ゲート電圧提供回路のロー出力が、インバータとして動作するトランジスタ２５４および２５６のゲートに印加されると、Ｐチャネルトランジスタ２５４はオンになり、Ｐチャネルトランジスタ２５８のゲートにＶppi を印加し、Ｎチャネルトランジスタ２５６はオフになる。その結果、Ｐチャネルトランジスタ２５８はオフになり、Ｖppi は出力２６０に提供されない。
【００６２】
特定のゲート電圧提供回路が選択されると、ＮＡＮＤゲート２４２の出力２４３はローになるので、インバータ２４６の出力２４７はハイである。リード信号Ｒがハイであり、読み出し動作を示す時、インバータ２４４の出力はローであるので、Ｎチャネルトランジスタ２５２はオフになる。出力２６０は、Ｖppi まで引き上げられる。
【００６３】
Ｎチャネルトランジスタ２５０のチャネル静電容量のため、Ｎチャネルトランジスタ２５０のゲートのノード２４９はハイに結合され、Ｎチャネルトランジスタ２５０の高い導電率を維持する。インバータ２４６は高導電率トランジスタによって形成されるので、出力２６０は強くドライブされ、読み出し動作は高速になる。さらに、インバータ２４６は、ハイ出力を生じることでＶppi 電圧を低下させることはない。従って、図１２（ａ）のゲート電圧選択回路のデプリーション型Ｎチャネルトランジスタ２０２は、Ｖppi の電圧降下を補償するため大型である必要はない。
【００６４】
特定のゲート電圧提供回路が選択され、読み出し信号Ｒがローでプログラム動作を示す時、インバータ２４４の出力はハイであるので、Ｎチャネルトランジスタ２５２はオンになる。Ｎチャネルトランジスタ２４８は、ノード２４９がローに引き下げられるに連れて徐々にオフになる。読み出し動作に関連して、上記で説明されたように、出力２６０はＶppi まで引き上げられる。しかし、Ｎチャネルトランジスタ２４８は、オフになることでバッファの働きをし、ゲート電圧提供回路の低電圧部をゲート電圧提供回路の高電圧部から分離する。従って、プログラム電圧、すなわち読み出し電圧と比較して高い電圧は、ゲート電圧提供回路のロー電圧部分に影響することなく出力２６０に提供される。
【００６５】
ＩＶ．アドレスシーケンサ
アドレスシーケンサは、内部クロック信号の立ち上がりエッジと同期して、アドレスを１ずつ順次インクリメントする。アドレス信号を生成するため、トグル信号が使用される。こうしたトグル信号は、アドレスシーケンサの内部で生成される。
【００６６】
従来、トグル信号を使用してｎ個のアドレスを生成するために、一緒に構成された多数の論理ゲートが使用された。図１１で例示される論理ゲートのこの従来の構成は、アドレス信号の各組み合わせについて、ｎ−１個のＮＡＮＤゲートとｎ−１個のインバータを通じて一連の遅延を強いるものであった。こうした遅延の合計は、特にメモリ装置の動作クロック周波数の増大という見地から見ると、大きな遅延を示している。例えば、ｔ1 の遅延が各論理ゲートに関連する場合、遅延の合計量はＪ＝ｎ×ｔ1 である。これは、クロック周期がＪよりも短くなるのを妨げる。従って、論理ゲートの遅延経路、すなわち、アドレス信号発生器のゲートの数を減らすことで、メモリ装置がより高速の周波数クロックで動作する能力が提供される。
【００６７】
図１４は、従来のアドレスシーケンサ３００のブロック図である。トリガ信号発生器３０１は、トリガ信号５を生成するが、これは図２〜図７に関連して前に説明されたように、内部クロック信号のクロックサイクル抑制を開始するためクロック制御回路２に提供されるものである。これは、トリガ信号５が生成される１つの例に過ぎず、トリガ信号５の生成は、この特定の例に制限されるものではない。クロックトリガ信号発生器３０１は、アドレスシーケンサ３００によって内部で生成されたアドレス信号に結合される。
【００６８】
アドレスシーケンサ３００は、それぞれアドレス信号Ａ0 、Ａ1 およびＡn-1 を生成する、アドレス信号発生器３０４、３０８および３１２を備えている。判り易くするために、アドレス信号Ａ2 ．．．Ａn-2 のためのアドレス信号発生器は、図１１では図示されない。各アドレス信号発生器は、内部クロック信号７と逆内部クロック信号に結合される。内部クロック信号入力７は、インバータ３０２によって反転され、逆内部クロック信号を生成する。アドレス信号発生器３０４、３０８および３１２は、それぞれ二入力ＸＯＲゲート３０３、３０７および３１１にも結合される。
【００６９】
ＸＯＲゲート３０３の第１の入力は、論理「１」に結合される。ＸＯＲゲート３０３の第２の入力は、アドレス信号発生器３０４の出力Ａ0 に結合される。ＸＯＲゲート３０３の第１の入力は、ＮＡＮＤゲート３０５の第１の入力にも結合される。ＸＯＲゲート３０３の第２の入力は、ＮＡＮＤゲート３０５の第２の入力にも結合される。ＮＡＮＤゲート３０５の出力は、インバータ３０６の入力に結合される。
【００７０】
インバータ３０６の出力トグル信号（Ｔｇｌ（０））は、ＸＯＲゲート３０７の第１の入力とＮＡＮＤゲート３０９の第１の入力に結合される。第２のアドレス発生器３０８の出力Ａ1 は、ＸＯＲゲート３０７の第２の入力とＮＡＮＤゲート３０９の第２の入力に結合される。ＮＡＮＤゲート３０９の出力は、インバータ３１０の入力に結合される。インバータ３１０の出力は、トグル信号（Ｔｇｌ（１））である。ＸＯＲゲート３１１の第１の入力は、トグル信号（Ｔｇｌ（ｎ−２））に結合される。ＸＯＲゲート３１１の第２の入力は、アドレス信号発生器３１２の出力Ａn-1 に結合される。
【００７１】
図１４に示されるアドレス信号発生器３０４、３０８または３１２の１つ、二入力ＸＯＲゲート３０３、３０７または３１１の１つ、ＮＡＮＤゲート３０５または３０９の１つ、および、インバータ３０６または３１０の１つの構成は、以下のブール方程式（Boolean equation）によって表される。
【００７２】
【数１】
0004266498.tif 000002
【００７３】
Ａ・Ｂ＝Ａ＋Ｂおよび従来のブール代数によって、以下のブール方程式が得られる。偶数アドレス、すなわちｎが偶数である場合、結果として得られるブール方程式は以下である。
【００７４】
【数２】
0004266498.tif 000003
【００７５】
奇数アドレス、すなわちｎが奇数である場合、結果として得られるブール方程式は以下である。
【００７６】
【数３】
0004266498.tif 000004
【００７７】
ブール方程式（２）および（３）は、図１５（ａ）〜図１５（ｃ）に例示される論理ゲートによって表される。
ＮＯＲゲートの遅延がＮＡＮＤゲートの遅延に等しければ、アドレスシーケンサによって制限される最小サイクル時間は、短縮される。従って、遅延は、減少する。例えば、ＮＯＲまたはＮＡＮＤゲートの遅延がＴanである場合、合計遅延はＪ＝２０×Ｔanである。従来、遅延は、ＮＡＮＤゲートとインバータの組み合わせである。従って、合計遅延はさらに長くなる。例えば、合計遅延は、約２０である。よって、サイクル時間のｎ×Ｔaiの改善が実現される。Ｔaiが０．５ｎｓの場合、１０ｎｓが短縮される。
【００７８】
同様に、アドレスシーケンサの別の実施例では、ブール方程式（１）および（１ａ）は、ｍ＝１／２を設定することで操作される。ｍ＝１／２の場合、従来のブール代数を使用すると、以下のブール方程式が得られる。
【００７９】
【数４】
0004266498.tif 000005
【００８０】
方程式（５）を方程式（４）と結合することで、以下のブール方程式が得られる。
【００８１】
【数５】
0004266498.tif 000006
【００８２】
従って、方程式（１）を使用すると、以下のブール方程式が得られる。
【００８３】
【数６】
0004266498.tif 000007
【００８４】
ブール方程式（６）、（７）および（８）は、ｋ＝ｎ／２の場合、図１６（ａ）〜図１６（ｃ）に例示される論理ゲートによって表される。図１６（ａ）〜図１６（ｃ）に例示されるように、ＮＡＮＤゲートの合計数はｎ／２なので、アドレスシーケンサを制限するサイクル時間は半分に短縮される。
アドレスシーケンサの別の実施例が図１７に例示される。図１７のアドレスシーケンサは、図１１に例示される従来のアドレスシーケンサと同様である。しかしながら、図１７において、一部のアドレスシーケンサへのクロック入力は、アドレスビットである。ワード線の遷移（開始／終了）を示す最終コラム制御トランジスタについて、アドレスバッファからのアドレスビットが使用される。最終コラムアドレスビットの逆も、アドレスシーケンサへのクロック入力の代わりに使用される。
【００８５】
例えば、アドレス信号Ａ０〜Ａ２１を含むアドレスの場合、２２のアドレスバッファが使用される。アドレスビットＡ０〜Ａ５に対するアドレスバッファは、内部クロック信号を使用する。Ａ５は、ワード線切り換えアドレスビットであると想定される。しかし、何らかのアドレス信号が使用されるが、ワード線切り換えアドレスビットは、ワード線切り換えによる最大遅延時間を許容する。Ａ５は、クロック信号として使用され、アドレスＡ６〜Ａ２１を生じるために使用される残りのアドレスバッファにクロック入力を供給する。
【００８６】
Ｖ．データ感知
図１に戻ると、センスアンプ１８および２２は、個々のデータ線に結合される。これらのデータ線は、個々のメモリ・ブロックのビット線に結合される。これらのデータ線の初期電圧レベルは、通常、０である。しかしながら、隣接するデータ線の間に発生する静電容量のために、データ線は、接地レベルより高い電圧を有することが多い。従って、所定の読み出し電圧がデータ線に印加され、Ｓ／Ａ１８および２２がメモリセルからデータを感知しようとする時、遅延が経験される。従来、データ線は分離され、すなわち、遅延を除去するためにデータ線間には大きな空間が提供されている。しかし、データ線間に大きな空間を追加すると、メモリ・ダイの寸法、すなわち、フラッシュメモリ装置によって占有される物理的空間も増大する。
【００８７】
メモリ・ダイの寸法を増大することなく遅延を除去するために、プルダウン・トランジスタがデータ線に導入される。図１８では、プルダウン・トランジスタ８０１がデータ線８０３に結合される。プルダウン・トランジスタ８０１のゲートは、リセット信号線８０５に結合される。メモリセルの読み出しの前に、リセット信号線８０５は、短い期間ハイになる。従って、プルダウン・トランジスタはオンになり、データ線を接地する。全てのデータ線は、当初、接地電圧レベルで開始されるので、データ線間の静電容量結合は、個々のデータ線の静電容量と共に減少する。従って、データ線が経験する遅延は、メモリ・ダイの寸法を増大することなく減少する。
【００８８】
ＶＩ．高電圧コンパレータ
図１に関連して例示されたように、プログラム動作は、１組の所定の電圧がメモリセルに印加されることを必要とする。図１の高電圧コンパレータ回路５４は、所定の電圧がメモリセルのプログラムを開始するのに十分な高電圧である時、正確なタイミングを決定する１組のトランジスタを備えている。図１９は、図１の高電圧コンパレータ回路５４の一実施例を示す。図１９の高電圧コンパレータ回路は、線路ＡＡの所定のプログラム電圧の電圧レベルが線路ＢＢの電圧レベルに対応する時を検出する。線路Ｖref の電圧レベルは、常にハイであると想定され、線路Ｖppの電圧レベルは、増大しつつあると想定される。線路Ｖppは、Ｖppトランジスタ１８１のゲートに結合される。線路Ｖppの電圧レベルが増大すると、Ｖppトランジスタ１８１はオンになり、Ｖppトランジスタ１８１のドレインに結合された線路ＢＢは、ゆっくりとＶccになる。従って、線路Ｖppの電圧レベルが増大すると、線路ＢＢの電圧レベルも徐々に増大する。
【００８９】
線路ＢＢは、ＢＢトランジスタ１８３とＡＡトランジスタ１８５のゲートにも結合される。よって、線路ＢＢの電圧レベルが徐々に増大すると、ＢＢとＡＡトランジスタも徐々にオンになる。ＡＡトランジスタ１８５のソースには、線路ＡＡが結合されているが、これは基準トランジスタ１８７のドレインにも結合される。線路Ｖref は、基準トランジスタ１８７のゲートに結合される。線路Ｖref に印加される一定の電圧レベルのため、基準トランジスタ１８７はオンなので、線路ＡＡの電圧レベルは電圧Ｖccに近づく。ＡＡトランジスタが徐々にオンになると、電圧Ｖccから接地への経路が生じるので、線路ＡＡの電圧レベルは徐々に引き下げられる。従って、線路ＢＢの電圧レベルが徐々に増大するに連れて、線路ＡＡの電圧レベルは徐々に低下する。
【００９０】
線路ＡＡは、ＡＡデプリーション型トランジスタ１６７のゲートにも結合され、線路ＢＢは、ＢＢデプリーション型トランジスタ１６９のゲートに結合される。線路ＢＢの電圧レベルが徐々に増大すると、ＢＢデプリーション型トランジスタ１６７は、徐々にオンになる。同様に、線路ＡＡの電圧レベルが徐々に低下すると、ＡＡデプリーション型トランジスタ１６７は、徐々にオフになる。ＢＢデプリーション型トランジスタ１６９のソースは、第１のＰチャネルトランジスタ１６３と第２のＰチャネルトランジスタ１６５の互いに結合されたゲートに結合される。ＢＢデプリーション型トランジスタ１６９がオンになると、接地への経路が形成され、第１のＰチャネルトランジスタ１６３と第２のＰチャネルトランジスタ１６５はオンになる。
【００９１】
線路ＶPPOKは、ＡＡデプリーション型トランジスタ１６７のソースと第２のＰチャネルトランジスタ１６５のドレインに結合される。第２のＰチャネルトランジスタがオンになり、ＡＡデプリーション型トランジスタ１６７がゆっくりとオフになると、線路電圧Ｖccへの経路を提供される。従って、線路ＶPPOKの電圧は、急激に増大する。換言すれば、線路ＢＢの電圧レベルが増大し線路ＡＡの電圧レベルに対応すると、そこでは線路ＡＡの電圧レベルは低下しつつあり、線路ＶPPOKの電圧レベルは増大する。従って、線路ＢＢの電圧レベルが線路ＡＡの電圧レベルより大きくなるやいなや、線路ＶPPOKの電圧レベルは急激に増大し、線路ＶPPOKは電圧Ｖccになる。線路ＶPPOKは、線路ＢＢの電圧レベルがメモリセルのプログラムを開始する十分な大きさ、すなわち、線路ＢＢの電圧レベルが線路ＡＡの電圧レベルより大きいことを示す。従って、メモリセルのプログラムは、所定のプログラム電圧、すなわち、線路ＢＢと線路ＡＡの電圧レベルが特定の動作電圧レベルに到達するとすぐに開始される。
【００９２】
ＶＩＩ．結論
従って、本発明は、選択された１つ以上のクロックサイクルの外部クロック信号を阻止（遮断）することにより内部クロックを生成する能力を有するクロック制御回路を提供する。ＮＯＲ型の同期式フラッシュメモリ装置での適用が説明されたが、このクロック制御回路は、同様の内部クロック信号を必要とする半導体装置で広範な適用を有する。すなわち、このクロック制御回路は、ＮＡＮＤ型の同期式フラッシュメモリ装置でも同様に有用である。
【００９３】
また、本発明は、プログラムおよび読み出し動作のための所定の電圧を急速に生成する能力を有するデコーダ回路を提供する。ＮＯＲ型のフラッシュメモリ装置での適用業務が説明されたが、このデコーダ回路は、同様に所定電圧の提供増大を必要とする半導体装置で広範な適用業務を有する。すなわち、このデコーダ制御回路は、ＮＡＮＤ型の同期式フラッシュメモリ装置でも同様に有用である。
【００９４】
さらに、本発明は、ある特定の実施例で説明されたが、多くの付加的な修正および変形が当該術分野に熟練した者には明らかであろう。従って、本発明は、個々に説明された以外の方法で実施されうることが理解されるだろう。すなわち、本発明の実施例は、あらゆる面で例示的であって制限的ではなく、本発明の範囲は、上記の説明ではなく、添付の請求項とその同等物によって決定されるものとみなされる。
（付記１）  外部クロック信号およびトリガ信号を受け取り、内部クロック信号を生成するクロック制御回路であって、
前記外部クロック信号および前記トリガ信号を受け取って、各々が前記トリガ信号から少なくとも１クロック周期だけ遅延された複数の時間遅延トリガ信号を生成するシフトレジスタ・アセンブリと、
前記時間遅延トリガ信号を受け取ってクロックトリガ信号を生成するクロックトリガ信号生成回路と、
前記外部クロック信号および前記クロックトリガ信号を受け取って前記内部クロック信号を生成するクロックバッファ回路とを備えることを特徴とするクロック制御回路。
（付記２）  付記１に記載のクロック制御回路において、前記シフトレジスタ・アセンブリは、
各々が前記外部クロック信号を受け取って前記複数の時間遅延トリガ信号の１つを生成する直列に結合された複数のシフトレジスタを備え、該直列に結合されたシフトレジスタの第１のシフトレジスタは前記トリガ信号を受け取り、各後続のシフトレジスタは直前のシフトレジスタにより生成された前記時間遅延トリガ信号を受け取ることを特徴とするクロック制御回路。
（付記３）  付記２に記載のクロック制御回路において、前記各時間遅延トリガ信号は、他の全ての時間遅延トリガ信号から前記外部クロック信号の少なくとも１周期だけずれていることを特徴とするクロック制御回路。
（付記４）  付記２に記載のクロック制御回路において、直列に結合された前記複数のシフトレジスタは、直列に結合された３つのシフトレジスタを備えることを特徴とするクロック制御回路。
（付記５）  付記１に記載のクロック制御回路において、前記クロックトリガ信号生成回路は、
各々が２つの入力信号を受け取って出力信号を生成する複数の第１ステージＮＯＲゲートを有する第１ステージ回路と、
各々の入力信号が前記各第１ステージＮＯＲゲートの出力信号に結合され、複数の入力信号を受け取る第２ステージＮＯＲゲートを有する第２ステージ回路とを備えることを特徴とするクロック制御回路。
（付記６）  付記５に記載のクロック制御回路において、前記各第１ステージＮＯＲゲートの２つの入力信号の一方は、前記複数の時間遅延トリガ信号の１つであり、
前記時間遅延トリガ信号の数と前記第１ステージＮＯＲゲートの数が１対１対応を有することを特徴とするクロック制御回路。
（付記７）  付記５に記載のクロック制御回路において、前記各第１ステージＮＯＲゲートの２つの入力信号の一方は、複数のクロック阻止信号の１つであることを特徴とするクロック制御回路。
（付記８）  付記７に記載のクロック制御回路において、前記複数のクロック阻止信号は、製造の間に、事前にプログラムされることを特徴とするクロック制御回路。
（付記９）  付記７に記載のクロック制御回路において、前記内部クロック信号を生成するために前記外部クロック信号から阻止されるクロックサイクルの数は、前記複数のクロック阻止信号によって決定されることを特徴とするクロック制御回路。
（付記１０）  付記９に記載のクロック制御回路において、前記数のクロックサイクルが前記外部クロック信号から阻止される時間は、前記クロックトリガ信号によって決定されることを特徴とするクロック制御回路。
（付記１１）  付記１に記載のクロック制御回路において、前記クロックバッファ回路は、いくつかの外部クロック信号サイクルを阻止して前記内部クロック信号を生成するために、前記外部クロック信号および前記クロックトリガ信号を組み合わせることを特徴とするクロック制御回路。
（付記１２）  外部クロック信号およびトリガ信号から内部クロック信号を生成する方法であって、該方法は、シフトレジスタ・アセンブリ、クロックトリガ信号生成回路およびクロックバッファ回路を有するクロック制御回路を使用し、
前記シフトレジスタ・アセンブリによって、前記外部クロック信号および前記トリガ信号を受け取り、複数の時間遅延トリガ信号を生成し、
前記クロックトリガ信号生成回路によって、前記時間遅延トリガ信号を受け取り、前記時間遅延トリガ信号を組み合わせることでクロックトリガ信号を生成し、前記クロックバッファ回路によって、前記外部クロック信号および前記トリガ信号を受け取り、前記内部クロック信号を生成することを特徴とする内部クロック信号生成方法。
（付記１３）  付記１２に記載の内部クロック信号生成方法において、前記シフトレジスタ・アセンブリは、
各々が前記外部クロック信号を受け取って前記複数の時間遅延トリガ信号の１つを生成する直列に結合された複数のシフトレジスタを備え、該直列に結合されたシフトレジスタの第１のシフトレジスタは前記トリガ信号を受け取り、各後続のシフトレジスタは直前のシフトレジスタにより生成された前記時間遅延トリガ信号を受け取ることを特徴とする内部クロック信号生成方法。
（付記１４）  付記１２に記載の内部クロック信号生成方法において、前記各時間遅延トリガ信号は、他の全ての時間遅延トリガ信号から前記外部クロック信号の少なくとも１周期だけずれていることを特徴とする内部クロック信号生成方法。
（付記１５）  付記１３に記載の内部クロック信号生成方法において、直列に結合された前記複数のシフトレジスタは、直列に結合された３つのシフトレジスタを備えることを特徴とする内部クロック信号生成方法。
（付記１６）  付記１２に記載の内部クロック信号生成方法において、前記クロックトリガ信号生成回路は、第１ステージ回路および第２ステージ回路を有し、前記時間遅延トリガ信号を受け取って前記クロックトリガ信号を生成する段階は、
前記第１ステージ回路によって、前記時間遅延トリガ信号を受け取って複数の出力信号を生成し、
前記第２ステージ回路によって、前記第１ステージ回路から前記複数の出力信号を受け取って前記クロックトリガ信号を生成することを備えることを特徴とする内部クロック信号生成方法。
（付記１７）  付記１６に記載の内部クロック信号生成方法において、さらに、前記第１ステージ回路によって、複数のクロック阻止信号を受け取り、該クロック阻止信号は、前記内部クロック信号を生成するために前記外部クロック信号から阻止されるクロックサイクルの数を決定することを備えることを特徴とする内部クロック信号生成方法。
（付記１８）  付記１７に記載の内部クロック信号生成方法において、前記内部クロック信号を生成するために、前記数のクロックサイクルが前記外部クロック信号から阻止される時間は、前記クロックトリガ信号によって決定されることを特徴とする内部クロック信号生成方法。
（付記１９）  付記１２に記載の内部クロック信号生成方法において、前記外部クロック信号および前記クロックトリガ信号を組み合わせる時、いくつかの外部クロック信号サイクルを阻止するための前記クロックトリガ信号を使用することによって、前記内部クロック信号が前記クロックバッファ回路で生成されることを特徴とする内部クロック信号生成方法。
（付記２０）  複数のメモリセルと、
外部クロック信号およびトリガ信号を受け取って内部クロック信号を生成するクロック制御回路とを備え、前記内部クロック信号が同期データの読み出しおよびプログラムのために使用されることを特徴とする同期型フラッシュメモリ。
（付記２１）  付記２０に記載の同期型フラッシュメモリにおいて、前記クロック制御回路は、
前記外部クロック信号および前記トリガ信号を受け取り、複数の時間遅延トリガ信号を生成するシフトレジスタ・アセンブリと、
前記時間遅延トリガ信号を受け取ってクロックトリガ信号を生成するクロックトリガ信号生成回路と、
前記外部クロック信号および前記クロックトリガ信号を受け取って前記内部クロック信号を生成するクロックバッファ回路とを備えることを特徴とする同期型フラッシュメモリ。
（付記２２）  付記２１に記載の同期型フラッシュメモリにおいて、前記シフトレジスタ・アセンブリは、
各々が前記外部クロック信号を受け取って前記複数の時間遅延トリガ信号の１つを生成する直列に結合された複数のシフトレジスタを備え、該直列に結合されたシフトレジスタの第１のシフトレジスタは前記トリガ信号を受け取り、各後続のシフトレジスタは直前のシフトレジスタにより生成された前記時間遅延トリガ信号を受け取ることを特徴とする同期型フラッシュメモリ。
（付記２３）  付記２２に記載の同期型フラッシュメモリにおいて、前記各時間遅延トリガ信号は、他の全ての時間遅延トリガ信号から前記外部クロック信号の少なくとも１周期だけずれていることを特徴とする同期型フラッシュメモリ。
（付記２４）  付記２２に記載の同期型フラッシュメモリにおいて、直列に結合された前記複数のシフトレジスタは、直列に結合された３つのシフトレジスタを備えることを特徴とする同期型フラッシュメモリ。
（付記２５）  付記２１に記載の同期型フラッシュメモリにおいて、前記クロックトリガ信号生成回路が、
２つの入力信号を受け取る複数の第１ステージＮＯＲゲートを備え、該各第１ステージＮＯＲゲートが出力信号を生成する第１ステージ回路と、
各々の入力信号が前記各第１ステージＮＯＲゲートの出力信号に結合され、複数の入力信号を受け取る第２ステージＮＯＲゲートを有する第２ステージ回路とを備えることを特徴とする同期型フラッシュメモリ。
（付記２６）  付記２５に記載の同期型フラッシュメモリにおいて、前記各第１ステージＮＯＲゲートの２つの入力信号の一方は、前記複数の時間遅延トリガ信号の１つであり、
前記時間遅延トリガ信号と前記第１ステージＮＯＲゲートが１対１対応を有することを特徴とする同期型フラッシュメモリ。
（付記２７）  付記２５に記載の同期型フラッシュメモリにおいて、前記各第１ステージＮＯＲゲートの２つの入力信号の一方は、複数のクロック阻止信号の１つであることを特徴とする同期型フラッシュメモリ。
（付記２８）  付記２７に記載の同期型フラッシュメモリにおいて、前記複数のクロック阻止信号は、製造の間に、事前にプログラムされることを特徴とする同期型フラッシュメモリ。
（付記２９）  付記２７に記載の同期型フラッシュメモリにおいて、前記内部クロック信号を生成するために前記外部クロック信号から阻止されるクロックサイクルの数は、前記複数のクロック阻止信号によって決定されることを特徴とする同期型フラッシュメモリ。
（付記３０）  付記２９に記載の同期型フラッシュメモリにおいて、前記数のクロックサイクルが前記外部クロック信号から阻止される時間は、前記クロックトリガ信号によって決定されることを特徴とする同期型フラッシュメモリ。
（付記３１）  付記２１に記載の同期型フラッシュメモリにおいて、前記クロックバッファ回路は、いくつかの外部クロック信号サイクルを阻止して前記内部クロック信号を生成するために、前記外部クロック信号および前記クロックトリガ信号を組み合わせることを特徴とする同期型フラッシュメモリ。
（付記３２）  付記２１に記載の同期型フラッシュメモリにおいて、さらに、複数のメモリセルブロックの各々に結合された複数のライトアンプを備えることを特徴とする同期型フラッシュメモリ。
（付記３３）  付記２１に記載の同期型フラッシュメモリにおいて、さらに、複数のメモリセルブロックの各々に結合された複数のセンスアンプを備えることを特徴とする同期型フラッシュメモリ。
（付記３４）  ロウおよびコラムを有するメモリセルアレイに編成され、予め定められた数の隣接コラムが１つのメモリセルブロックを備え、該メモリセルアレイが複数のメモリセルブロックを備える複数のメモリセルと、
それぞれがメモリセルのコラムに対応し、該対応するコラムのメモリセルのドレインに結合された複数のコラム制御トランジスタと、
アドレス信号を受け取ってコラムデコード信号を生成し、該コラムデコード信号が前記コラム制御トランジスタのゲートに結合されたコラムデコーダ回路と、アドレス信号を受け取ってコラムデコード信号を生成し、各コラムデコード信号がメモリセルのロウに関連し、該関連するロウのメモリセルの制御ゲートに結合されるロウデコーダ回路と、
前記アドレス信号を受け取り、該アドレス信号をバッファして該アドレス信号を前記コラムデコーダ回路に提供するコラムバッファと、
前記アドレス信号を受け取り、該アドレス信号をバッファして該アドレス信号を前記ロウデコーダ回路に提供するロウバッファと、
内部クロック信号を受け取って前記アドレス信号を生成し、該アドレス信号を前記コラムバッファおよび前記ロウバッファに提供し、該アドレス信号が現在のロウのメモリセルブロックの最後のコラムから次のロウのメモリセルブロックの最初のコラムへのアドレス遷移を示す時、トリガ信号を生成するアドレスシーケンサと、
外部クロック信号および前記トリガ信号を受け取って前記内部クロック信号を生成し、該内部クロック信号がデータの読み出しおよびプログラムを同期するために使用されるクロック制御回路と、
各々が前記複数のメモリセルブロックの１つに結合された複数のライトアンプと、
各々が前記複数のメモリセルブロックの１つに結合された複数のセンスアンプと、
外部クロック信号を受け取り、各々が前記複数のライトアンプの１つおよび前記複数のセンスアンプの１つに結合された複数の入力／出力バッファと、
前記複数のメモリセルのソースに結合されたソース電源と、
前記コラムデコーダ回路および前記ロウデコーダ回路に結合され、前記フラッシュメモリ装置の制御ゲート電圧を提供するデコーダ電源とを備える同期型フラッシュメモリ。
（付記３５）  高電圧部および低電圧部を有し、該高電圧部が実質的に該低電圧部から分離され、複数のアドレス信号およびゲート電圧を受け取るゲート電圧提供回路と、
前記ゲート電圧提供回路の出力として使用するために、前記ゲート電圧を該ゲート電圧提供回路に提供するゲート電圧選択回路とを備えることを特徴とするアドレスデコーダ回路。
（付記３６）  付記３５に記載のアドレスデコーダ回路において、前記ゲート電圧提供回路は、前記アドレス信号が前記ゲート電圧出力を生成する条件が満たされていることを示す時、出力として前記ゲート電圧を提供することを特徴とするアドレスデコーダ回路。
（付記３７）  付記３６に記載のアドレスデコーダ回路において、前記ゲート電圧提供回路の高電圧部は、該ゲート電圧選択回路から前記ゲート電圧提供回路の出力へのコンジットを提供する複数の高電圧トランジスタを備えることを特徴とするアドレスデコーダ回路。
（付記３８）  付記３６に記載のアドレスデコーダ回路において、前記ゲート電圧提供回路の低電圧部は、前記ゲート電圧選択回路から前記ゲート電圧提供回路の出力へのコンジットを提供し、前記ゲート電圧提供回路の高電圧部をバイパスする複数の低電圧トランジスタを備えることを特徴とするアドレスデコーダ回路。
（付記３９）  付記３８に記載のアドレスデコーダ回路において、前記ゲート電圧提供回路の低電圧部は、
前記ゲート電圧提供回路の出力および前記ゲート電圧提供回路の高電圧部に結合された第２の低電圧トランジスタと、
基準電圧および前記第２の低電圧トランジスタに結合され、前記第２の低電圧トランジスタをオンにするスイッチの働きをする第１の低電圧トランジスタと、
前記アドレス信号に結合されたＮＡＮＤゲートと、
読み出し信号を受け取る第１のインバータと、
前記ＮＡＮＤゲートおよび前記第１および第２の低電圧トランジスタに結合された第２のインバータと、
前記第１および第２のインバータ、並びに、前記ＮＡＮＤゲートおよび前記第２の低電圧トランジスタに結合された第３の低電圧トランジスタとを備えることを特徴とするアドレスデコーダ回路。
（付記４０）  付記３７に記載のアドレスデコーダ回路において、前記ゲート電圧提供回路の高電圧部は、
共通接地と、
前記ゲート電圧提供回路の出力、前記ゲート電圧提供回路の低電圧部および前記共通接地に結合された第１の高電圧トランジスタと、
前記ゲート電圧選択回路の出力、前記第１の高電圧トランジスタおよび前記ゲート電圧提供回路の前記出力に結合された第２の高電圧トランジスタと、
前記ゲート電圧選択回路の出力、前記第１および第２の高電圧トランジスタおよび前記ゲート電圧提供回路の出力に結合された第３の高電圧トランジスタとを備えることを特徴とするアドレスデコーダ回路。
（付記４１）  複数のメモリセルと、
アドレス信号を受け取ってコラムデコード信号を生成するコラムデコーダ回路と、
アドレス信号を受け取ってコラムデコード信号を生成し、該各コラムデコード信号がメモリセルのロウに関連し、関連する前記ロウのメモリセルの制御ゲートに結合されるロウデコーダ回路とを備え、前記コラムデコーダ回路は、
高電圧部および低電圧部を有し、該高電圧部が該低電圧部から分離され、複数のアドレス信号およびゲート電圧を受け取るゲート電圧提供回路と、
前記ゲート電圧提供回路の出力として使用するために前記ゲート電圧を該ゲート電圧提供回路に提供するゲート電圧選択回路とを備えることを特徴とするフラッシュメモリ。
（付記４２）  付記４１に記載のフラッシュメモリにおいて、前記ロウデコーダ回路は、
高電圧部および低電圧部を有し、該高電圧部が該低電圧部から分離され、複数のアドレス信号とゲート電圧を受け取るゲート電圧提供回路と、
前記ゲート電圧提供回路の出力として使用するため前記ゲート電圧を該ゲート電圧提供回路に提供するゲート電圧選択回路とを備えることを特徴とするフラッシュメモリ。
（付記４３）  付記４２に記載のフラッシュメモリにおいて、さらに、前記複数のメモリセルブロックの各々に結合された複数のライトアンプを備えることを特徴とするフラッシュメモリ。
（付記４４）  付記４２に記載のフラッシュメモリにおいて、さらに、前記複数のメモリセルブロックの各々に結合された複数のセンスアンプを備えることを特徴とするフラッシュメモリ。
【００９５】
【発明の効果】
以上、詳述したように、本発明によれば、特定の読み出し動作による遅延や、デコーダ回路の高電圧トランジスタの動作速度等による遅延を低減し、より高速動作が可能なフラッシュメモリ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリ装置の最上位のブロック図である。
【図２】クロック制御回路の一実施例の最上位のブロック図である。
【図３】図２のクロック制御回路におけるシフトレジスタ・アセンブリの一実施例のブロック図である。
【図４】図３のシフトレジスタ・アセンブリにおけるシフトレジスタの１つを概略的に示す図である。
【図５】図２におけるトリガ信号生成回路の一実施例を概略的に示す図である。
【図６】図２におけるクロックバッファの一実施例を概略的に示す図である。
【図７】図２のクロック制御回路を使用する異なる信号間の関係を示すタイミング図である。
【図８】図１におけるデータ・タイミング回路の一実施例を概略的に示す図である。
【図９】セット拡張センス・バッファ回路の一実施例の概略図およびリセット拡張センス・バッファ回路の一実施例を概略的に示す図である。
【図１０】図８のデータ・タイミング回路を使用する異なる信号間の相互作用を示すタイミング図である。
【図１１】ロウデコーダ回路およびコラムデコーダ回路の両方に用いられるアドレスデコーダ回路のブロック図である。
【図１２】従来のアドレスデコーダ回路におけるゲート電圧選択回路および１つのゲート電圧提供回路を示す図である。
【図１３】本発明に係る１つのゲート電圧提供回路を示す図である。
【図１４】従来のアドレスシーケンサを示す図である。
【図１５】偶数アドレス信号用の本発明の改良されたアドレス信号発生器の一実施例、奇数アドレス信号用の本発明の改良されたアドレス信号発生器の一実施例、および、本発明のアドレス信号発生器を使用してアドレス信号を生成する信号遅延経路を示す図である。
【図１６】奇数アドレス信号用の本発明のアドレス信号発生器の一実施例、偶数アドレス信号用の本発明のアドレス信号発生器の一実施例、および、本発明のアドレス信号発生器を使用してアドレス信号を生成する信号遅延経路を示す図である。
【図１７】本発明に係るアドレスシーケンサの一実施例のブロック図である。
【図１８】データ感知スキームの一実施例のブロック図である。
【図１９】高電圧コンパレータの一実施例の概略図である。
【符号の説明】
１…同期型フラッシュメモリ
２…クロック制御回路
３…外部クロック
４…アドレスシーケンサ
５…トリガ信号
６…コラムバッファ
７…内部クロック信号
８…ロウバッファ
９…ＡＴＤ回路
１０…デコーダ電源
１２，１４…入力／出力バッファ（Ｉ／Ｏバッファ）
１５…データ・タイミング回路
１６，２０…Ｗ／Ａ（ライトアンプ）
１８，２２…Ｓ／Ａ（センスアンプ）
２１…シフトレジスタ・アセンブリ
２３…クロックトリガ信号発生器
２４…コラムデコーダ回路
２５…クロックバッファ
２６…ロウデコーダ回路
５２…ソース電源
５４…高電圧コンパレータ
１６２…アドレス選択回路
２００…ゲート電圧選択回路
２４０…ゲート電圧提供回路
３０１…トリガ信号発生器
Ａ0 …アドレス信号
Ｖ0 …コラム／ロウデコード信号
【図１】
0004266498.tif 000008
【図２】
0004266498.tif 000009
【図３】
0004266498.tif 000010
【図４】
0004266498.tif 000011
【図５】
0004266498.tif 000012
【図６】
0004266498.tif 000013
【図７】
0004266498.tif 000014
【図８】
0004266498.tif 000015
【図９】
0004266498.tif 000016
【図１０】
0004266498.tif 000017
【図１１】
0004266498.tif 000018
【図１２】
0004266498.tif 000019
【図１３】
0004266498.tif 000020
【図１４】
0004266498.tif 000021
【図１５】
0004266498.tif 000022
【図１６】
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【図１７】
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【図１８】
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【図１９】
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