(57)【特許請求の範囲】
【請求項１】
ハードウェア構成が異なったタイプの調整対象ピンが複数混在するIC試験装置であって、前記調整対象ピンを前記ハードウェア構成毎にグループ分けし、各グループ毎に１個のピンをグループの代表ピンとして記録する代表ピン記録手段と、前記グループ毎の前記代表ピンの出力信号の基準タイミングに対する遅延時間を測定して記録する代表ピン遅延時間測定・記録手段と、前記測定・記録した各遅延時間に基づいて、前記代表ピンの各出力信号のタイミングを調整する代表ピン出力タイミング調整手段と、前記各グループ毎に、前記調整された代表ピンの出力信号に基づいて、対応するグループの前記調整対象ピン毎の出力信号のタイミングを調整する調整対象ピン出力タイミング調整手段と、を備えることを特徴とするIC試験装置。
【請求項２】
前記調整対象ピンのハードウェア構成毎のグループ分けは、少なくとも出力が開放端となっているドライバピンと、出力がターミネーション電圧に、抵抗を介して終端されているI/Oピンであることを特徴とする請求項１に記載のIC試験装置。
【請求項３】
ドライバ信号を発生するドライバ波形発生回路と、前記ドライバ波形発生回路で発生されたドライバ信号を入力とし、該入力されたドライバ信号が出力される遅延時間を調整可能な可変遅延回路と、前記可変遅延回路により遅延時間を調整されたドライバ信号を出力信号として出力する駆動回路と、前記可変遅延回路の遅延時間を変更するための可変遅延量データの処理を実行するCPUと、接触用金座を介して前記駆動回路からの前記出力信号を入力とする電圧比較回路と、前記電圧比較回路からの信号を受けて判定ストロボ信号のエッジサーチによりPass/Failを判定する論理比較器と、タイミング基準信号となる基準ドライバ信号を出力するタイミング発生回路と、を含むことを特徴とする請求項１又は２に記載のIC試験装置。
【請求項４】
ハードウェア構成が異なったタイプの調整対象ピンが複数混在するIC試験装置における出力信号のタイミング調整方法であって、前記調整対象ピンを前記ハードウェア構成別にグループ分けし、各グループ番号毎に１つの代表ピンを選択して記録する代表ピン選択・記録ステップと、基準ドライバ信号を入力として、オシロスコープの遅延時間測定機能により基準タイミングを測定する基準タイミング測定ステップと、前記オシロスコープの遅延時間測定機能により前記代表ピンの各出力信号の前記基準タイミングに対する遅延時間を測定して記録する遅延時間測定・記録ステップと、前記測定・記録した各遅延時間に基づいて、前記代表ピンの各出力信号のタイミングを調整する代表ピン出力タイミング調整ステップと、前記グループ番号毎に、前記調整された代表ピンの出力信号に基づいて、対応するグループ番号の前記調整対象ピンの出力信号のタイミングを調整する調整対象ピン出力タイミング調整ステップと、を含むことを特徴とする出力信号のタイミング調整方法。
【請求項５】
前記調整対象ピン出力タイミング調整ステップは、少なくとも、前記グループ番号毎に、前記調整された代表ピンの出力信号と判定ストロボ信号とを論理比較器に与えた状態で、前記判定ストロボ信号の遅延時間を変化させ、前記論理比較器における判定結果に基づいて、前記判定ストロボ信号のタイミング調整を実行するグループ番号毎判定ストロボ信号調整ステップと、前記グループ番号毎に、前記調整された判定ストロボ信号と対応するグループ番号の前記調整対象ピンの出力信号とを前記論理比較器に与えた状態で、前記調整対象ピンの出力信号の遅延時間を変化させ、前記論理比較器における判定結果に基づいて、前記調整対象ピンの出力信号の遅延時間量を算出する調整対象ピン出力遅延時間量算出ステップと、を含むことを特徴とする請求項４に記載の出力信号のタイミング調整方法。
【請求項６】
前記調整対象ピンのハードウェア構成毎のグループ分けは、少なくとも出力が開放端となっているドライバピンと、出力がターミネーション電圧に、抵抗を介して終端されているI/Oピンにグループ分けすることを特徴とする請求項４又は５に記載の出力信号のタイミング調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ICを試験するIC試験装置（特に出力信号の出力タイミング調整において調整対象ピンのハードウェア構成によりグループ分けをし、調整に使用する論理比較器に与える判定ストロボ信号のタイミングをグループごとに変更可能なＩＣ試験装置）に関する。
【０００２】
【従来の技術】
図７は、従来のIC試験装置の構成を示すブロック図であり、図８は、このIC試験装置におけるタイミング調整方式を示すフローチャート図である。先ず、調整対象となる出力信号ピンを使用者が設定したファイルからコンピュータCPU2により抽出する。（ステップS21）
【０００３】
IC試験装置A2は、ドライバ波形発生回路TGFCstから出力されるドライバ信号SGstを、駆動回路Dstから基準ドライバ信号Wsdとして接続先切り替え装置M2に入力する。この基準ドライバ信号Wsdは、抵抗Rstdを介して、ターミネーション電圧VTMに終端されている。
【０００４】
入力された基準ドライバ信号Wsdは、選択されて選択信号Wscとして接続先切り替え装置M2から出力され、電圧比較回路Vstを介して、論理比較器Jstに入力される。選択信号Wscは、電圧比較回路Vstの入力で抵抗Rstcを介して、ターミネーション電圧VTMに終端されている。
【０００５】
論理比較器Jstへの判定ストロボ信号STBのタイミング調整は、可変遅延回路DLstにコンピュータCPU2から与える可変遅延量データKst2の値を変化させることで、判定ストロボ信号STBのエッジタイミングを変化させ、この判定ストロボ信号STBのエッジタイミングで入力信号を論理比較器Jstにより判定して、その結果のPass/Fail判定結果PstがFail(H）からPass(L）に変化する時の、可変遅延量データKst2の値を求めることで実行する。（ステップS22）
【０００６】
接続先切り替え装置M2により、入力信号として調整対象ピンのドライバ出力信号W1を選択して、選択信号Wscとして出力する。電圧比較回路Vstを介して論理比較器Jstに入力させる。（ステップS23）
【０００７】
調整は、判定ストロボ信号STBのタイミングを調整対象ピンの合わせたいタイミング値になるように、タイミング発生回路TGstにタイミングデータを与えた状態で、調整対象ピンの可変遅延回路DL1にコンピュータCPU2から与える可変遅延量データK1の値を変化させながら、論理比較器Jstにてエッジサーチをした結果のPass/Fail判定結果Pstの信号が変化した時の可変遅延量データK1の値を求める事により行う。（ステップS8）。
【０００８】
調整値が求まった後は、次の調整対象ピンに接続先切り替え装置M2により、入力信号を切り替える。（ステップS9）以後、調整対象ピン全てに対して、前記ステップS5〜ステップS9までの処理を同様に繰り返し実行する。
【０００９】
【発明が解決しようとする課題】
従来は、IC試験装置A2においては、調整対象ピンのハードウェア構成が、ドライバ波形発生回路TGFC1〜TGFCm-1、可変遅延回路DL1〜DLm-1、駆動回路D1〜Dm-1の様に接続されて、出力が開放端となっているドライバピンDRV1〜DRVm-1の場合と、ドライバ波形発生回路TGFCm〜TGFCx、可変遅延回路DLm、〜DLx、駆動回路Dm〜Dx、抵抗R1〜Rx、ターミネーション電圧VTM、電圧比較回路V1〜Vxの様に接続されてターミネーション電圧VTMに、抵抗を介して終端されているI/OピンI/O1〜I/Oxの場合とが混在している。
【００１０】
この様に、調整対象ピンのハードウェア構成が混在しているIC試験装置A2において、調整用ピンCMPによる調整の際に、経路上で抵抗Rstcを介してターミネーション電圧VTMに終端され、接続経路上の浮遊容量と抵抗Rstcによるフィルタ回路が形成される。
【００１１】
このため、調整対象ピンのハードウェア構成が、開放端のドライバピンDRV1〜DRVm-1の場合には、この調整時と調整後の開放端状態で出力信号の出力タイミングが変化する。論理比較器Jstに入力される判定ストロボ信号STBのタイミング調整データである可変遅延量データKst2を、１種類しか持たない従来のIC試験装置A2では、調整対象ピンの出力タイミングの調整を行っても、ハードウェア構成の異なるピン間で100ps程度のズレを生じるという問題があった。
【００１２】
本発明の課題
（目的）は、上記の問題を解決するために成されたもので、調整対象ピンのハードウェア構成に関係なく、精度の良い出力タイミング調整をすることのできるIC試験装置を提供することにある。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、ハードウェア構成が異なったタイプの調整対象ピンが複数混在するIC試験装置であって、前記調整対象ピンを前記ハードウェア構成毎にグループ分けし、各グループ毎に１個のピンをグループの代表ピンとして記録する代表ピン記録手段と、前記グループ毎の前記代表ピンの出力信号の基準タイミングに対する遅延時間を測定して記録する代表ピン遅延時間測定・記録手段と、前記測定・記録した各遅延時間に基づいて、前記代表ピンの各出力信号のタイミングを調整する代表ピン出力タイミング調整手段と、前記各グループ毎に、前記調整された代表ピンの出力信号に基づいて、対応するグループの前記調整対象ピン毎の出力信号のタイミングを調整する調整対象ピン出力タイミング調整手段とを備えるIC試験装置を提供する。（請求項１）
【００１４】
また、前記ハードウェア構成構成毎のグループ分けは、少なくとも出力が開放端となっているドライバピンと、出力がターミネーション電圧に、抵抗を介して終端されているI/Oピンである構成とする。（請求項２）
【００１５】
また、ドライバ信号を発生するドライバ波形発生回路と、前記ドライバ波形発生回路で発生されたドライバ信号を入力とし、該入力されたドライバ信号が出力される遅延時間を調整可能な可変遅延回路と、前記可変遅延回路により遅延時間を調整されたドライバ信号を出力信号として出力する駆動回路と、前記可変遅延回路の遅延時間を変更するための可変遅延量データの処理を実行するCPUと、接触用金座を介して前記駆動回路からの前記出力信号を入力とする電圧比較回路と、前記電圧比較回路からの信号を受けて判定ストロボ信号のエッジサーチによりPass/Failを判定する論理比較器と、タイミング基準信号となる基準ドライバ信号を出力するタイミング発生回路とを含むIC試験装置とする。（請求項３）
【００１６】
また、ハードウェア構成が異なったタイプの調整対象ピンが複数混在するIC試験装置における出力信号のタイミング調整方法であって、前記調整対象ピンを前記ハードウェア構成別にグループ分けし、各グループ番号毎に１つの代表ピンを選択して記録する代表ピン選択・記録ステップと、基準ドライバ信号を入力として、オシロスコープの遅延時間測定機能により基準タイミングを測定する基準タイミング測定ステップと、前記オシロスコープの遅延時間測定機能により前記代表ピンの各出力信号の前記基準タイミングに対する遅延時間を測定して記録する遅延時間測定・記録ステップと、前記測定・記録した各遅延時間に基づいて、前記代表ピンの各出力信号のタイミングを調整する代表ピン出力タイミング調整ステップと、前記グループ番号毎に、前記調整された代表ピンの出力信号に基づいて、対応するグループ番号の前記調整対象ピンの出力信号のタイミングを調整する調整対象ピン出力タイミング調整ステップとで、調整対象ピンの出力信号のタイミングを調整する。（請求項４）
【００１７】
また、前記調整対象ピン出力タイミング調整ステップは、少なくとも、前記グループ番号毎に、前記調整された代表ピンの出力信号と判定ストロボ信号とを論理比較器に与えた状態で、前記判定ストロボ信号の遅延時間を変化させ、前記論理比較器における判定結果に基づいて、前記判定ストロボ信号のタイミング調整を実行するグループ番号毎判定ストロボ信号調整ステップと、前記グループ番号毎に、前記調整された判定ストロボ信号と対応するグループ番号の前記調整対象ピンの出力信号とを前記論理比較器に与えた状態で、前記調整対象ピンの出力信号の遅延時間を変化させ、前記論理比較器における判定結果に基づいて、前記調整対象ピンの出力信号の遅延時間量を算出する調整対象ピン出力遅延時間量算出ステップとを含む構成とする。（請求項５）また、前記調整対象ピンのハードウェア構成毎のグループ分けは、少なくとも出力が開放端となっているドライバピンと、出力がターミネーション電圧に、抵抗を介して終端されているI/Oピンにグループ分けする構成とする。（請求項６）
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態について詳細に説明する。図１は、本発明の一実施形態によるブロック図であり、図２は本発明の一実施形態によるタイミング調整の方式をフローチャートで表したものである。また、図３は本発明の一実施形態によるタイミング調整において使用する分類情報データの一例である。また、図４、図５、図６は本実施形態におけるIC試験装置A1の動作を示すタイミングチャートである。
【００１９】
図１において、IC試験装置A1の基準タイミングTsoとなる基準ドライバ信号Wsdを出力するピンは、ドライバ波形発生回路TGFCstからドライバ信号SGstを出力し、このドライバ信号SGstを入力にして駆動回路Dstから基準ドライバ信号Wsdを出力する。さらに、このピンは接触用金座Bstから、抵抗Rstdを介してターミネーション電圧VTMに終端されている。
【００２０】
ドライバピンDV1〜DVm-1は、ドライバ波形発生回路TGFC1〜TGFCm-1から出力されるドライバ信号SG1〜SGm-1を入力として、コンピュータCPU1からの可変遅延量データK1〜Km-1により、入力信号の出力タイミングの遅延時間を変更可能な可変遅延回路DL1〜DLm-1と、可変遅延回路DL1〜DLm-1からの出力信号を入力信号とする駆動回路D1〜Dm-1を持ち、接触用金座B1〜Bm-1に接続されている。
【００２１】
また、I/OピンI/O1〜I/Oxは、ドライバ波形発生回路TGFCm〜TGFCxから出力されるドライバ信号SGm〜SGxを入力として、コンピュータCPU1からの可変遅延量データKm〜Kxにより、入力信号の出力タイミングの遅延時間を変更可能な可変遅延回路DLm〜DLxと、可変遅延回路DLm〜DLxからの出力信号を入力信号とする駆動回路Dm〜Dxを持ち、接触用金座Bm〜Bxに接続されている。さらに、接触用金座Bm〜Bxから、抵抗Rm〜Rxを介してターミネーション電圧VTMに終端され、電圧比較回路V1〜Vxに入力される。
【００２２】
調整用ピンCMPは、タイミング発生回路TGstが出力する判定ストロボパルスSPを、コンピュータCPU1が与える可変遅延量データKst1に応じた遅延時間で、可変遅延回路DLstから判定ストロボ信号STBとして出力し、論値比較器Jstに入力する。電圧比較回路Vstを介して選択信号Wscは、論理比較器Jstに入力され、判定ストロボ信号STBのエッジタイミングにより、エッジ判定されてPass/Fail判定結果Pstが出力される。
【００２３】
上記ドライバピンDR1〜DRm-1、およびI/OピンI/O1〜I/Oxから出力されるドライバ出力信号W1〜Wxは、接触用金座B1〜Bxを接続先切り替え装置M1の入力端子で順次に接触する事で切り替え選択できる。この選択されたドライバ出力信号W1〜Wxが、選択信号Wscとして出力されて調整用ピンCMPに接続されている。
【００２４】
また、上記と同様に選択されたドライバ出力信号W1〜Wxは、選択信号Wsoとしてオシロスコープに切り替え入力が可能である。選択信号としてオシロスコープに対する選択信号Wsoを用いる場合は、出力信号W1〜Wxとの接触は接続先切り替え装置M1の入力端子をハイ・インピーダンス状態にして行う。
【００２５】
コンピュータCPU1は、調整対象ピンのハードウェア構成によりグループ分けされたデータを元に、グループの代表ピンを選択する処理と、可変遅延回路DL1〜DLx、DLstを通過する信号の遅延時間を変更するための可変遅延量データK1〜Kx、Kst1を出力する処理と、論理比較器Jstから出力されるPass/Fai判定結果Pstに応じて可変遅延回路DL1〜DLx、DLstに出力した可変遅延量データK1〜Kx、Kst1の値を、各調整対象ピンの調整結果として保存記憶する処理を実行する。
【００２６】
次に、本発明におけるタイミング調整方法の手順を示した図２のフローチャートと、図３の調整対象ピンのハードウェア構成によりグループ番号分けされた分類情報のデータの例を用いて本発明の動作を説明する。先ず、調整対象ピンの把握と、グループ代表ピンの選択を、コンピュータCPU1に保存してある分類情報データにより行う。（ステップS1）
【００２７】
グループ代表ピンの選択は、分類情報データのグループ番号を検索しながら新しいグループ番号の値が検出された時のピン番号を、そのグループ代表ピンとする処理をコンピュータCPU1により行っている。図３の例では、先ず、１のグループ番号が検出されて代表ピンとしてドライバピンDRV1が選択される。次に、新たなグループ番号として２が検出されて、I/OピンI/O1がコンピュータCPU1により選択記録される。このグループ番号の種類を多くすることで、ドライバピンとI/Oピンといった分類だけでなく、ドライバ出力信号の出力電圧振幅などの種類などによる分類も容易に行える。
【００２８】
次に、基準ドライバ信号Wsdを、オシロスコープにより測定し、オシロスコープの遅延時間測定機能により遅延時間を測定する。（ステップS2）前記ステップS1の処理により抽出された代表ピンを対象として、オシロスコープの遅延時間測定機能により遅延時間を測定し、それぞれの代表ピンごとにタイミング調整値である可変遅延量データの値をコンピュータCPU1により算出する。（ステップS3）
【００２９】
例として図４を用いて、前記ステップS3の動作を詳述する。図４は、本実施形態におけるＩＣ試験装置A1の動作を示すタイミングチャートである。100は、接続先切り替え装置M1の入力端子と接触用金座Bstを接触させて、基準ドライバ信号Wsdを選択信号Wsoとして、オシロスコープにて測定した波形である。この時のオシロスコープにより測定した遅延時間Ts0が、ＩＣ試験装置A1の基準タイミングとなる。
【００３０】
200及び201は、ドライバピンDRV1及びI/OピンI/O1をグループ代表ピンとして選択した場合に、調整開始時のドライバピンDRV1及びI/OピンI/O1のドライバ出力信号W1及びWmを、接続先切り替え装置M1の入力端子を接触用金座B1及びBmを順に接触させ、選択信号Wsoとしてオシロスコープにて観測した波形である。
【００３１】
この時、オシロスコープにより測定した遅延時間Tio0及びTdr0と、基準タイミングTs0とユーザ設定タイミングTαから導き出される調整タイミングTexpとの差Tβ及びTγがそれぞれのピンの調整幅となる。この値Tβ及びＴγを元にして、可変遅延量データK1及びKmの値をコンピュータCPU1にて算出して、可変遅延回路DL1及びDLmに与える。例えば、可変遅延回路DL1及びDLmが、１単位あたり１ps遅延時間が遅くなる場合、可変遅延量データK1の値はＴβとなり、可変遅延量データKmの値はＴγとなる。
【００３２】
300及び301は、可変遅延量データK1及びKmの値として、Ｔβ及びＴγが可変遅延回路DL1及びDLmに与えられた状態の、ドライバピンDRV1及びI/OピンI/O1のドライバ出力信号W1及びWmを、接続先切り替え装置M1の入力端子を接触用金座B1及びBmに接触させ、選択信号Wsoとしてオシロスコープにて観測した波形である。
【００３３】
次に、前記ステップS3において調整された代表ピン毎に、調整用ピンCMPで使用している判定ストロボ信号STBのタイミング調整を行い、代表ピン毎に調整結果の可変遅延量データKst1の値を、コンピュータCPU1に記録保存する。（ステップS4）
【００３４】
前記ステップS4の判定ストロボ信号STBのタイミング調整を、図５を例にして詳述する。400は、オシロスコープにより調整されて可変遅延量データK1の値としてＴβが、可変遅延回路DL1に与えられた状態のドライバピンDRV1のドライバ出力信号W1を、接続先切り替え装置M1により選択し、選択信号Wscとして調整用ピンCMPに入力した時の、論理比較器Jstの入力点の波形である。
【００３５】
500、501及び502は、論理比較器Jstに入力されている判定ストロボ信号STBが、コンピュータCPU1から与えられる可変遅延量データKst1の値が、０，５，１０の場合のエッジタイミングの変化を表している。この信号（500，501及び502）の立ち上がりエッジのタイミングで、論理比較器Jstに入力されている信号400を判定した出力結果が、600，601、及び602のPass/Fail判定結果Pstである。Pass/Fail判定結果Pstは、判定ストロボ信号STBの立ち上がりエッジのタイミングで、入力信号400の電圧レベルが判定電圧値Vshよりも低い場合は、Fail(H)となり、高い場合はPass(L）を出力する。
【００３６】
このPass/Fail判定結果Pstが、Fail(H）からPass(L）に変化した時の可変遅延量データKst1の値が、ドライバピンDRV1〜DRVm-1の代表ピンによる判定ストロボ信号STBのタイミング調整結果であり、この場合の値は１０である。この可変遅延量データKst1の値である１０をコンピュータCPU1は、ドライバピンDRV1〜DRVm-1を調整する際に用いる値として記憶する。
【００３７】
401は、オシロスコープにより調整されて可変遅延量データKmの値としてＴγが可変遅延回路DLmに与えられた状態のI/OピンI/O1のドライバ出力信号Wmを接続先切り替え装置M1により選択し、選択信号Wscとして調整用ピンCMPに入力した時の論理比較器Jstの入力点の波形である。
【００３８】
503は、論理比較器Jstに入力されている判定ストロボ信号STBが、コンピュータCPU1から与えられる可変遅延量データKst1の値を１２とした時の信号を表している。判定ストロボ信号（500，501，502及び503）の立ち上がりエッジのタイミングで、論理比較器Jstに入力されている信号401を判定した出力結果が、700，701，702及び703のPass/Fail判定結果Pstである。
【００３９】
このPass/Fail判定結果Pstが、Fail(H)からPass(L)に変化した時の可変遅延量データKst1の値が、I/OピンI/O1〜I/Oxの代表ピンによる判定ストロボ信号STBのタイミング調整結果であり、この場合の値は１２である。この可変遅延量データKst1の値である１２をコンピュータCPU1は、I/OピンI/O1〜I/Oxを調整する際に用いる値として保存記憶する。
【００４０】
タイミング調整の実行をするピンが存在するか否かをコンピュータCPU1により判定する。（ステップS5）ステップS5の判断で、調整対象ピンが存在しない場合（NO）には終了する。ステップS5の判断で、タイミング調整を実行するピンが存在する場合（YES）には、調整対象ピンの接触用金座B1〜Bxを接続先切り替え装置（Ｍ１）の入力端子で接触させて、選択信号Wscとして出力する。（ステップS6）
【００４１】
調整対象ピンのグループ番号を、ステップS1で使用した分類情報データからコンピュータCPU1により検索して、ステップS4によるコンピュータCPU1に保存記録されている同一グループ番号の代表ピンによる判定ストロボ信号STBのタイミング調整データである可変遅延量データKst1の値を、コンピュータCPU1が可変遅延回路DLstに転送する。（ステップS7）
【００４２】
図６の例では、ドライバピンDRV1と同一のグループ番号１のピンを調整する場合には、可変遅延量データKst1の値に１０を転送し、I/OピンI/O1と同一のグループ番号２のピンを調整する場合には、可変遅延量データKst1の値に１２を転送する。
【００４３】
調整対象ピンの可変遅延回路DL1〜DLxに、コンピュータCPU1から与える可変遅延量データK1〜Kxの値を変化させながら、論理比較器Jstにより判定ストロボ信号STBのエッジサーチを行い、Pass/Fail判定結果Pstが、Pass(L）からFail(H）に変化する時の、可変遅延量データK1〜Kxの値を検索して、調整値を求める。（ステップS8）
【００４４】
図６を例にして、ステップS8の動作を詳述する。800は、調整開始時のドライバピンDRV2のドライバ出力信号W2を、接続先切り替え装置M1により選択して、選択信号Wscとして調整用ピンCMPに入力した時の、論理比較器Jstの入力点の波形である。
【００４５】
801は、コンピュータCPU1から可変遅延回路DL2に与える可変遅延量データK2の値を変化させた時の、論理比較器Jstの入力点の波形である。判定ストロボ信号502の立ち上がりエッジのタイミングで、論理比較器Jstに入力されている信号800を判定した出力結果が、900のPass/Fail判定結果Pstであり、入力されている信号801を判定した出力結果が、901のPass/Fail判定結果Pstである。
【００４６】
このPass/Fail判定結果Pstが、Pass(L）からFail(H）に変化した時の可変遅延量データK2の値が、ドライバピンDRV2のタイミング調整結果である。この例では、可変遅延量データK2が２０の場合に、Pass/Fail判定結果Pstが変化をし、調整結果として２０がコンピュータCPU1に保存記録される。
【００４７】
802は、調整開始時のI/OピンI/O2のドライバ出力信号Wn、を接続先切り替え装置M1により選択して、選択信号Wscとして調整用ピンCMPに入力した時の、論理比較器Jstの入力点の波形である。803は、コンピュータCPU1から可変遅延回路DLnに与える可変遅延量データKnの値を変化させた時の、論理比較器Jstの入力点の波形である。
【００４８】
判定ストロボ信号503の立ち上がりエッジのタイミングで、論理比較器Jstに入力されている信号802を判定した出力結果が、902のPass/Fail判定結果Pstであり、入力されている信号803を判定した出力結果が、903のPass/Fail判定結果Pstである。
【００４９】
このPass/Fail判定結果Pstが、Pass(L）からFail(H)に変化した時の可変遅延量データKnの値が、I/OピンI/O2のタイミング調整結果である。この例では、可変遅延量データKnが２５に、Pass/Fail判定結果Pstが変化をし、調整結果として２５がコンピュータCPU1に保存記録される。次の、調整対象ピンに変更して、他の調整対象ピンに対してもステップS5からステップS8の処理を繰り返し行う。（ステップS9）
【００５０】
【発明の効果】
請求項１に記載の発明では、ハードウェア構成が異なったタイプの調整対象ピンが複数混在するIC試験装置であって、前記調整対象ピンを前記ハードウェア構成毎にグループ分けし、各グループ毎に１個のピンをグループの代表ピンとして記録する代表ピン記録手段と、前記グループ毎の前記代表ピンの出力信号の基準タイミングに対する遅延時間を測定して記録する代表ピン遅延時間測定・記録手段と、前記測定・記録した各遅延時間に基づいて、前記代表ピンの各出力信号のタイミングを調整する代表ピン出力タイミング調整手段と、前記各グループ毎に、前記調整された代表ピンの出力信号に基づいて、対応するグループの前記調整対象ピン毎の出力信号のタイミングを調整する調整対象ピン出力タイミング調整手段とを備えることによって、IC試験装置のピンの出力信号のタイミング調整を実行する際に、ハードウェア構成や出力電圧振幅の異なるピンが混在している場合においても精度の良いタイミング調整ができるという効果がある。
【００５１】
また、請求項２に記載の発明では、前記調整対象ピンのハードウェア構成毎のグループ分けは、少なくとも出力が開放端となっているドライバピンと、出力がターミネーション電圧VTMに、抵抗を介して終端されているI/Oピンである構成とするので、開放端のドライバピンの場合には、この調整時と調整後の開放端状態で出力信号の出力タイミングが変化するという問題を解決できる。
【００５２】
また、請求項３に記載の発明では、ドライバ信号を発生するドライバ波形発生回路と、前記ドライバ波形発生回路で発生されたドライバ信号を入力とし、該入力されたドライバ信号が出力される遅延時間を調整可能な可変遅延回路と、前記可変遅延回路により遅延時間を調整されたドライバ信号を出力信号として出力する駆動回路と、前記可変遅延回路の遅延時間を変更するための可変遅延量データの処理を実行するCPUと、接触用金座を介して前記駆動回路からの前記出力信号を入力とする電圧比較回路と、前記電圧比較回路からの信号を受けて判定ストロボ信号のエッジサーチによりPass/Failを判定する論理比較器と、タイミング基準信号となる基準ドライバ信号を出力するタイミング発生回路とを含むIC試験装置とする従来のIC試験装置にも容易に適用できる。
【００５３】
また、請求項４に記載の発明では、ハードウェア構成が異なったタイプの調整対象ピンが複数混在するIC試験装置における出力信号のタイミング調整方法であって、前記調整対象ピンを前記ハードウェア構成別にグループ分けし、各グループ番号毎に１つの代表ピンを選択して記録する代表ピン選択・記録ステップと、基準ドライバ信号を入力として、オシロスコープの遅延時間測定機能により基準タイミングを測定する基準タイミング測定ステップと、前記オシロスコープの遅延時間測定機能により前記代表ピンの各出力信号の前記基準タイミングに対する遅延時間を測定して記録する遅延時間測定・記録ステップと、前記測定・記録した各遅延時間に基づいて、前記代表ピンの各出力信号のタイミングを調整する代表ピン出力タイミング調整ステップと、前記グループ番号毎に、前記調整された代表ピンの出力信号に基づいて、対応するグループ番号の前記調整対象ピンの出力信号のタイミングを調整する調整対象ピン出力タイミング調整ステップとで、調整対象ピンの出力信号のタイミングを、ハードウェア構成や出力電圧振幅の異なるピンが混在している場合においても精度の良いタイミング調整ができるという効果がある。
【００５４】
また、請求項５に記載の発明では、前記調整対象ピン出力タイミング調整ステップは、少なくとも、前記グループ番号毎に、前記調整された代表ピンの出力信号と判定ストロボ信号とを論理比較器に与えた状態で、前記判定ストロボ信号の遅延時間を変化させ、前記論理比較器における判定結果に基づいて、前記判定ストロボ信号のタイミング調整を実行するグループ番号毎判定ストロボ信号調整ステップと、前記グループ番号毎に、前記調整された判定ストロボ信号と対応するグループ番号の前記調整対象ピンの出力信号とを前記論理比較器に与えた状態で、前記調整対象ピンの出力信号の遅延時間を変化させ、前記論理比較器における判定結果に基づいて、前記調整対象ピンの出力信号の遅延時間量を算出する調整対象ピン出力遅延時間量算出ステップとを含む構成とするので、ハードウェア構成や出力電圧振幅の異なるピンが混在している場合においても精度の良いタイミング調整ができる。また、請求項６に記載の発明では、前記調整対象ピンのハードウェア構成毎のグループ分けは、少なくとも出力が開放端となっているドライバピンと、出力がターミネーション電圧VTMに、抵抗を介して終端されているI/Oピンにグループ分けするので、開放端のドライバピンの場合には、この調整時と調整後の開放端状態で出力信号の出力タイミングが変化するという問題を解決できる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるIC試験装置の構成を示す図である。
【図２】本発明の一実施形態であるIC試験装置におけるタイミング調整方式のフローチャートである。
【図３】本発明の一実施形態であるIC試験装置におけるタイミング調整方式において使用する分類情報データの一例である。
【図４】本発明の一実施形態におけるオシロスコープにおけるタイミング調整時の測定波形である。
【図５】本発明の一実施形態における論理比較器に入力されている判定ストロボ信号のタイミング調整時の論理比較器に入力されている測定波形の一例である。
【図６】本発明の一実施形態における調整対象ピンのタイミング調整時の論理比較器に入力されている測定波形の一例である。
【図７】従来のIC試験装置の構成を示す図である。
【図８】従来のIC試験装置によるタイミング調整方式のフローチャートである。
【符号の説明】
A1,A2 IC試験装置
B1,B2,Bm,Bn,Bx,Bst 接触用金座
CMP 調整用ピン
CPU1,CPU2 コンピュータ
D1,D2,Dm,Dn,Dx,Dst 駆動回路
DL1,DL2,DLm,DLn,DLx,DLst 可変遅延回路
DRV1,DRV2 ドライバピン
I/01,I/02,I/ox I/Oピン
Jst 論理比較器
K1,K2,Km,Kn,Kx,Kst1,Kst2 可変遅延量データ
M1,M2 接続先切り替え装置
Pst Pass/Fail判定結果
R1,R2,Rstc,Rstd 抵抗
SG!,SG2,SGm,SGn,SGx,SGst ドライバ信号
SP 判定ストロボパルス
STB 判定ストロボ信号
TGst タイミング発生回路
TGFC1,TGFC2,TGFCm,TGFCn,TGFCx,TGFCst ドライバ波形発生回路
V1,V2,Vx,Vst 電圧比較回路
VTM ターミネーション電圧
W1,W2,Wm,Wn,Wx ドライバ出力信号
Wsd 基準ドライバ信号
Wsc,Wso 選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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