(57)【特許請求の範囲】
【請求項１】
電源供給源に接続されるために配置された第１電源供給パッド及び第２電源供給パッドと、
前記第１電源供給パッドを通じて電源を受信し、内部クロック信号に応答してデータを出力するデータ出力回路と、
前記第１電源供給パッドに関係なく前記第２電源供給パッドを通じて電源を受信し、外部クロック信号に応答して前記内部クロック信号を生成する遅延同期ループ回路と、
電源供給源に接続されるために配置された第３電源供給パッドと、を備え、
前記遅延同期ループ回路は前記第３電源供給パッドを通じて電源を受信し、前記外部クロック信号と前記内部クロック信号との比較に応答して前記外部クロック信号に関して前記内部クロック信号を可変的に遅延する可変遅延回路を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記遅延同期ループ回路は、
前記可変遅延回路によって生成された遅延されたクロック信号に応答して帰還クロック信号を生成する補償遅延回路と、
前記帰還クロック信号と前記外部クロック信号との比較に応答して遅延制御信号を生成する位相検出器回路をさらに備え、
前記可変遅延回路は前記遅延制御信号に応答して前記外部クロック信号に関して前記内部クロック信号を可変的に遅延し、
前記補償遅延回路と前記位相検出器回路とは、前記第２電源供給パッドを通じて電源を供給されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１電源供給パッド及び前記第２電源供給パッドは、各々異なるリードフレームによって第１電源供給ピンに連結され、前記第３電源供給パッドはリードフレームによって第２電源供給ピンに連結されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１電源供給パッド、前記第２電源供給パッド及び前記第３電源供給パッドは、
各々独立したリードフレームによって各々第１電源供給ピン、第２電源供給ピン及び第３電源供給ピンに連結されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第１電源供給パッド、前記第２電源供給パッド及び前記第３電源供給パッドは、
各々リードフレームによって一つの電源供給ピンに連結されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
クロックに同期されてデータを出力する半導体メモリ装置において、
内部クロックと出力されるデータを受信して前記出力されるデータを前記内部クロックに同期させて出力するデータ出力パスと、
外部クロックを受信して前記内部クロックを生じる遅延同期ループであって、所定の遅延制御信号に応答して前記外部クロックを遅延して前記内部クロックを生じる可変遅延ラインと、前記外部クロックと所定のフィードバック信号とを用いて前記遅延制御信号を生じて前記データ出力回路の遅延時間を補償する遅延同期ループ周辺回路とを含む前記遅延同期ループと、を備え、
前記可変遅延ラインは可変遅延ライン専用電源を供給され、
前記遅延同期ループ周辺回路は遅延同期ループ周辺回路専用電源を供給されることを特徴とする半導体メモリ装置。
【請求項７】
前記遅延同期ループ周辺回路は、
前記外部クロックをバッファリングするクロックバッファと、
前記内部クロックを所定の補償遅延時間だけ遅延して前記フィードバッククロックを生じる補償遅延器と、
前記外部クロック及び前記フィードバッククロックの位相を比較して前記遅延制御信号を生じる位相検出器と、を含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記半導体メモリ装置は、前記データ出力回路に供給される汎用電源が入力される汎用電源パッドと、前記可変遅延ライン専用電源が入力される可変遅延ライン電源パッドと、前記遅延同期ループ周辺回路専用電源が入力される周辺回路電源パッドと、をさらに備え、
前記汎用電源パッド、前記可変遅延ライン電源パッド及び前記周辺回路電源パッドは各々別途のパッドであることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置は、
外部から供給される電源を前記汎用電源として前記汎用電源パッドに入力させる第１電源ピンと、
外部から供給される電源を前記可変遅延ライン専用電源として前記可変遅延ライン電源パッドに入力させる第２電源ピンと、
外部から供給される電源を前記遅延同期ループ周辺回路専用電源として前記周辺回路電源パッドに入力させる第３電源ピンと、をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記半導体メモリ装置は、
外部から供給される電源を前記汎用電源として前記汎用電源パッドに、前記周辺回路専用電源として前記周辺回路電源パッドに入力させる第１電源ピンと、
外部から供給される電源を前記可変遅延ライン専用電源として前記可変遅延ライン電源パッドに入力させる第２電源ピンと、をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記半導体メモリ装置は、
外部から供給される電源を前記汎用電源として前記汎用電源パッドに、前記周辺回路専用電源として前記周辺回路電源パッドに、前記可変遅延ライン専用電源として前記可変遅延ライン電源パッドに入力させる電源ピンをさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１２】
クロックに同期されてデータを出力する半導体メモリ装置において、
内部クロックと出力されるデータを受信して前記出力されるデータを前記内部クロックに同期させて出力するデータ出力パスと、
外部クロックを受信して前記内部クロックを生じる遅延同期ループであって、所定の遅延制御信号に応答して前記外部クロックを遅延して前記内部クロックを生じる可変遅延ラインと、前記外部クロックと所定のフィードバック信号とを用いて前記遅延制御信号を生じて前記データ出力回路の遅延時間を補償する遅延同期ループ周辺回路と、を含む前記遅延同期ループと、
前記データ出力回路に供給される汎用電源が入力される汎用電源パッドと、
前記可変遅延ラインに供給される前記可変遅延ライン専用電源が入力される可変遅延ライン電源パッドと、
前記遅延同期ループ周辺回路に供給される前記周辺回路専用電源が入力される周辺回路電源パッドと、を備えることを特徴とする半導体メモリ装置。
【請求項１３】
前記半導体メモリ装置は、
前記汎用電源パッド及び前記周辺回路電源パッドに電気的に共通接続される第１電源ピンと、
前記可変遅延ライン電源パッドに電気的に接続される第２電源ピンと、をさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記半導体メモリ装置は、
前記汎用電源パッドに電気的に接続される第１電源ピンと、
前記可変遅延ライン電源パッドに電気的に接続される第２電源ピンと、
前記周辺回路電源パッドに電気的に接続される第３電源ピンと、をさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記半導体メモリ装置は、
前記汎用電源パッド、前記可変遅延ライン電源パッド及び前記周辺回路電源パッドに電気的に共通接続される電源ピンをさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１６】
前記遅延同期ループ周辺回路は、
前記外部クロックをバッファリングするクロックバッファと、
前記内部クロックを所定の補償遅延時間だけ遅延して前記フィードバッククロックを生じる補償遅延器と、
前記外部クロック及び前記フィードバッククロックの位相を比較して前記遅延制御信号を生じる位相検出器と、を含むことを特徴とする請求項１２に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にクロックに同期されてデータを出力する半導体メモリ装置であって、出力データをクロックに同期させるための遅延同期ループ回路を備える半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の多様な構成要素のうち出力されるデータを外部クロック信号に同期させる役割をする回路が遅延同期ループ回路（Ｄｅｌａｙ  Ｌｏｃｋｅｄ−Ｌｏｏｐ：以下、ＤＬＬと称する）である。
【０００３】
ＤＬＬは、外部クロックと出力データとを同期させるためにＤＬＬの遅延量（すなわち、遅延時間）を増減することによって、データの出力時点を外部クロックと一致させる。ＤＬＬはＤＬＬに入力される信号、すなわち外部クロックとＤＬＬから出力された信号のフィードバック信号とを比較することによって、前記のような同期（ｌｏｃｋｉｎｇ）動作を行う。したがって、外部クロックとメモリの出力データとを正確に同期させるためには実際にデータを出力するための経路の遅延を予測してＤＬＬのフィードバックループを補償しなければならない。
【０００４】
データ出力パスの遅延を補償するためにＤＬＬのフィードバックループに補償遅延器が位置される。補償遅延器は一般に一連の抵抗及びキャパシタを用いたインバータで構成され、正確な遅延時間の補償のために実際のデータが通るデータ出力パスに使われる回路と同じ回路が使われる。
【０００５】
図１は、一般のＤＬＬを備える半導体メモリ装置を示すブロック図である。これを参照すれば、一般のＤＬＬ１００はクロックバッファ１１０、第１及び第２周辺回路１２０、１３０、可変遅延ライン１４０、位相検出器１５０及び補償遅延器１６０を含む。そして、半導体メモリ装置は前記構成を有するＤＬＬ１００以外にデータを出力するためのデータ出力パス２００を備える。
【０００６】
外部から入力される外部クロックＥＸＴ＿ＣＬＫは、クロックバッファ１１０を経て第１周辺回路１２０に入力される。第１周辺回路１２０は入力される外部クロックＥＸＴ＿ＣＬＫのレベルを調節する等の役割をする。
【０００７】
第１周辺回路１２０を通過した外部クロックＥＸＴ＿ＣＬＫは可変遅延ライン１４０で所定時間遅延される。この際、可変遅延ライン１４０の遅延量は位相検出器１５０から発生する制御信号ＣＳによって可変される。可変遅延ライン１４０から出力される遅延されたクロック信号は第２周辺回路１３０を通過して内部クロックＩＮ＿ＣＬＫとして生じる。
【０００８】
内部クロックＩＮ＿ＣＬＫはデータ出力パス２００に入力される。データ出力パス２００はデータを出力するためのドライバー、ラッチ素子よりなる回路であって、メモリセルから出力されるデータを内部クロックＩＮ＿ＣＬＫに同期させてデータピンを通じて外部に出力する。
【０００９】
一方、生成された内部クロックＩＮ＿ＣＬＫは外部クロックＥＸＴ＿ＣＬＫとの正確な同期のために補償遅延器１６０を通じて位相検出器１５０に入力されることによってフィードバックループを形成する。位相検出器１５０は外部クロックＥＸＴ＿ＣＬＫとフィードバックされたクロックＦＢ＿ＣＬＫとの位相を比較することによって、ＤＬＬ１００の正確な同期を誘導する。
【００１０】
したがって、データ出力パス２００の遅延時間と補償遅延器１６０による遅延時間とが同一な場合が最も理想的な場合であって、この場合に同期がなされれば外部クロックＥＸＴ＿ＣＬＫと出力データＤＱとの位相は一致する。
【００１１】
理想的なＤＬＬの動作は温度、電圧の変化に関係なく常に一定にロッキングを保つべきなので、外部クロック雑音及び内部供給電源雑音に鈍感でなければならない。
【００１２】
図２は、半導体メモリ装置の内部供給電源が変動される時、図１に示された一般のＤＬＬ１００の動作を示す図面である。図２において点線は外部クロックＥＸＴ＿ＣＬＫと出力データＤＱとの位相が正確に一致する位相を、実線は外部クロックＥＸＴ＿ＣＬＫと出力データＤＱとの位相差を示す。
【００１３】
まず、図２Ａは電源のレベルが落ちる時、データ出力パス２００の遅延変化量Δが補償遅延器１６０の遅延変化量Δ’より小さい場合である。この場合には、電源が降下するや否やΔのジッタが生じ、数クロックサイクルが過ぎた後、ＤＬＬ１００の再同期後に電源が回復されるやいなやΔ’のジッタ変化を示した後、やはり数サイクル後に再び同期がなされる。したがって、電源の降下／回復過程でΔ＋Δ’のジッタが生じる。
【００１４】
図２Ｂは、電源が降下する時データ出力パス２００の遅延変化量Δと補償遅延器１６０の遅延変化量Δ’とが同じ場合である。この場合には、電源の降下／回復過程でΔ＋Δ’、すなわち２Δのジッタが生じるので、図２Ａに比べてジッタが少ない。
【００１５】
図２Ｃは、電源の降下時にデータ出力パス２００の遅延変化量Δが補償遅延器１６０の遅延変化量Δ’より大きい場合である。この場合には、電源の降下／回復過程でΔ＋Δ’のジッタが生じるので、図２Ａ、図２Ｂに比べてジッタが少ない。
【００１６】
図２Ｄは、補償遅延器１６０の遅延変化量Δ’がない場合である。この場合には、電源の降下／回復過程でΔのジッタが生じるので、図２Ａ、図２Ｂ及び図２Ｃに比べてジッタが少ない。
【００１７】
したがって、内部供給電源雑音による特性劣化を最小化するためには図２Ｄのように電源雑音に対する補償遅延器１６０の遅延変化を最小化する必要がある。
【００１８】
図３は、従来の技術に係るＤＬＬを備える半導体メモリ装置を示すブロック図である。これを参照すれば、従来の技術に係るＤＬＬは図１に示されたＤＬＬ１００と同様にクロックバッファ３１０と可変遅延ライン３４０、第１及び第２周辺回路３２０、３３０、位相検出器３５０及び正確なＤＬＬ同期を具現するための補償遅延器３６０で構成される。そして、データを出力するためのデータ出力パス２００が備わる。
【００１９】
可変遅延ライン３４０には他の周辺回路からの雑音の流入を防止するために別途の電源ピン（図示せず）及び／またはパッド３８０を通じて電源Ｖｄｄ＿ｄｌｌ／Ｖｓｓ＿ｄｌｌが供給され、その他の周辺回路３００には周辺回路用電力パッド３７０を通じて電源Ｖｄｄ／Ｖｓｓが供給される。
【００２０】
一般に出力データ経路２００は出力ピン数の増加によって電力消耗が大きく増加して大きな供給電源損失及び雑音が生じる。そして、データ出力パス２００によって生じる雑音成分はデータ出力パス２００と同じ電源供給経路を使用する補償遅延器３６０及びクロックバッファ３１０に流れ込んで瞬時に大きなジッタを誘発しうる。
【００２１】
したがって、データ出力パス２００で生じる大きな供給電源損失及び雑音がＤＬＬを構成する周辺回路に影響を与えないようにする必要がある。
【００２２】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的な課題は、半導体メモリ装置のデータ出力パス上で生じる供給電源損失及び雑音がＤＬＬを構成する周辺回路に影響を与えないようにすることによって、ＤＬＬのジッタ特性を改善する半導体メモリ装置を提供するところにある。
【００２３】
【課題を解決するための手段】
前記技術的課題を達成するための本発明は、半導体メモリ装置に関するものである。本発明に係る半導体メモリ装置は電源供給源に接続されるために配置された第１電源供給パッド及び第２電源供給パッドと、前記第１電源供給パッドを通じて電源を受信して内部クロック信号に応答してデータを出力するデータ出力回路と、前記第１電源供給パッドに関係なく前記第２電源供給パッドを通じて電源を受信し、外部クロック信号に応答して前記内部クロック信号を生成する遅延同期ループ回路（ＤＬＬ）と、電源供給源に接続されるために配置された第３電源供給パッドと、を備え、前記遅延同期ループ回路は前記第３電源供給パッドを通じて電源を受信し、前記外部クロック信号と前記内部クロック信号との比較に応答して前記外部クロック信号に関して前記内部クロック信号を可変的に遅延する可変遅延回路を備える。
【００２５】
また望ましくは、前記ＤＬＬ回路は、前記可変遅延回路によって生成された遅延されたクロック信号に応答して帰還クロック信号を生成する補償遅延回路と、前記帰還クロック信号と前記外部クロック信号との比較に応答して遅延制御信号を生成する位相検出器回路をさらに備え、前記可変遅延回路は前記遅延制御信号に応答して前記外部クロック信号に関して前記内部クロック信号を可変的に遅延し、前記補償遅延回路と前記位相検出器回路とは前記第２電源供給パッドを通じて電源を供給されることを特徴とする。
【００２６】
また望ましくは、前記第１電源供給パッド及び前記第２電源供給パッドは、各々異なるリードフレームによって第１電源供給ピンに連結され、前記第３電源供給パッドはリードフレームによって第２電源供給ピンに連結されることを特徴とする。また望ましくは、前記第１電源供給パッド、前記第２電源供給パッド及び前記第３電源供給パッドは、各々独立したリードフレームによって各々第１電源供給ピン、第２電源供給ピン及び第３電源供
給ピンに連結されることを特徴とする。また望ましくは、前記第１電源供給パッド、前記第２電源供給パッド及び前記第３電源供給パッドは、各々リードフレームによって一つの電源供給ピンに連結されることを特徴とする。
【００２７】
前記技術的課題を達成するための本発明の他の一面は、クロックに同期されてデータを出力する半導体メモリ装置に関するものである。本発明の一面に係る半導体メモリ装置は、内部クロックと出力されるデータとを受信して前記出力されるデータを前記内部クロックに同期させて出力するデータ出力パスと、前記外部クロックを受信して前記内部クロックを生じるＤＬＬであって、所定の遅延制御信号に応答して前記外部クロックを遅延して前記内部クロックを生じる可変遅延ラインと、前記外部クロックと所定のフィードバック信号を用いて前記遅延制御信号を生じて前記データ出力回路の遅延時間を補償するＤＬＬ周辺回路を含む前記ＤＬＬを備え、前記可変遅延ラインは可変遅延ライン専用電源を供給され、前記ＤＬＬ周辺回路はＤＬＬ周辺回路専用電源を供給されることを特徴とする。
【００２８】
望ましくは、前記ＤＬＬ周辺回路は前記外部クロックをバッファリングするクロックバッファと、前記内部クロックを所定の補償遅延時間だけ遅延して前記フィードバッククロックを生じる補償遅延器と、前記外部クロック及び前記フィードバッククロックの位相を比較して前記遅延制御信号を生じる位相検出器を含む。
【００２９】
また望ましくは、前記半導体メモリ装置は、前記データ出力回路に供給される汎用電源が入力される汎用電源パッドと、前記可変遅延ライン専用電源が入力される可変遅延ライン電源パッドと、及び前記ＤＬＬ周辺回路専用電源が入力される周辺回路電源パッドとをさらに備え、前記汎用電源パッド、前記可変遅延ライン電源パッド及び前記周辺回路電源パッドは各々別途のパッドである。
【００３０】
前記技術的課題を達成するための本発明のさらに他の一面もクロックに同期されてデータを出力する半導体メモリ装置に関するものである。本発明の他の一面に係る半導体メモリ装置は、内部クロックと出力されるデータとを受信して前記出力されるデータを前記内部クロックに同期させて出力するデータ出力パスと、前記外部クロックを受信して前記内部クロックを生じるＤＬＬであって、所定の遅延制御信号に応答して前記外部クロックを遅延して前記内部クロックを生じる可変遅延ラインと、前記外部クロックと所定のフィードバック信号とを用いて前記遅延制御信号を生じて前記データ出力回路の遅延時間を補償するＤＬＬ周辺回路を含む前記ＤＬＬと、前記データ出力回路に供給される汎用電源が入力される汎用電源パッドと、前記可変遅延ラインに供給される前記可変遅延ライン専用電源が入力される可変遅延ライン電源パッドと、前記ＤＬＬ周辺回路に供給される前記周辺回路専用電源が入力される周辺回路電源パッドと、を備えることを特徴とする。
【００３１】
本発明によれば、ＤＬＬを構成する回路のうち可変遅延ラインを除いた残り回路への電源供給と、データ出力パスを含む半導体メモリ装置の他の回路への電源供給とが分離される。
【００３２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の実施の形態を例示する図面及び図面に記載された内容を参照しなければならない。
【００３３】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の実施の形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００３４】
図４は、本発明の第１の実施の形態に係る半導体メモリ装置を示すブロック図である。
【００３５】
本発明の第１の実施の形態に係る半導体メモリ装置は、ＤＬＬ（４００及びと４４０）とデータ出力パス２００を備える。ＤＬＬは可変遅延ライン４４０及びＤＬＬ周辺回路４００に分けられる。
【００３６】
そして、本発明の第１の実施の形態に係る半導体メモリ装置は汎用電源パッド４７０、可変遅延ライン電源パッド４８０及び周辺回路電源パッド４９０をさらに備える。
【００３７】
データ出力パス２００は内部クロックＩＮ＿ＣＬＫとメモリセルから読出されて外部に出力されるデータＤＯＵＴを受信し、出力されるデータＤＯＵＴを内部クロックＩＮ＿ＣＬＫに同期させてデータピンを通じて外部に出力する。
【００３８】
ＤＬＬ４００、４４０は外部から入力される外部クロックＥＸＴ＿ＣＬＫを受信して内部クロックＩＮ＿ＣＬＫを生じる。
【００３９】
可変遅延ライン４４０は所定の遅延制御信号ＣＳに応答して外部クロックＥＸＴ＿ＣＬＫを遅延して外部クロックＥＸＴ＿ＣＬＫの位相より若干先行する内部クロックＩＮ＿ＣＬＫを生じる。
【００４０】
ＤＬＬ周辺回路４００は外部クロックＥＸＴ＿ＣＬＫとフィードバッククロックＦＢ＿ＣＬＫを用いて遅延制御信号ＣＳを生じさせ、データ出力パス２００の遅延時間を補償する等の役割をする。このためにクロックバッファ４１０、位相検出器４５０及び補償遅延器４６０を有する。
【００４１】
クロックバッファ４１０は外部から入力される外部クロックＥＸＴ＿ＣＬＫをバッファリングする。
【００４２】
補償遅延器４６０は可変遅延ライン４４０で生じる内部クロックＩＮ＿ＣＬＫを所定の補償遅延時間だけ遅延してフィードバッククロックＦＢ＿ＣＬＫを生させる。
【００４３】
位相検出器４５０は外部クロックＥＸＴ＿ＣＬＫ及びフィードバッククロックＦＢ＿ＣＬＫの位相を比較して遅延制御信号ＣＳを発生させることによって、可変遅延ライン４４０の遅延時間を調節する。
【００４４】
ＤＬＬ周辺回路４００にはクロックのレベルを調節する等の役割をする回路が追加されうる。このために、図４に示されたＤＬＬ４００、４４０はクロックバッファ４１０の出力信号を受信して可変遅延ライン４４０に入力される信号を生させる第１周辺回路４２０、及び可変遅延ライン４４０の出力信号を受信して内部クロックＩＮ＿ＣＬＫとして生させる第２周辺回路４３０を含む。
【００４５】
クロックバッファ４１０と第１周辺回路４２０とを通過した外部クロックＥＸＴ＿ＣＬＫは可変遅延ライン４４０で所定時間遅延される。この際、可変遅延ライン４４０の遅延量は位相検出器４５０で生じる遅延制御信号ＣＳによって可変される。可変遅延ライン４４０から出力される遅延されたクロック信号は第２周辺回路４３０を通過して内部クロックＩＮ＿ＣＬＫを生じさせる。
【００４６】
内部クロックＩＮ＿ＣＬＫはデータ出力パス２００に入力される。データ出力パス２００はメモリセル（図示せず）から出力されるデータＤＯＵＴを内部クロックＩＮ＿ＣＬＫに同期させてデータピンを通じて外部に出力する。
【００４７】
一方、データ出力パス２００から出力される出力データＤＱと外部クロックＥＸＴ＿ＣＬＫの位相とを正確に同期させるために、内部クロックＩＮ＿ＣＬＫは補償遅延器４６０を通じてフィードバッククロックＦＢ＿ＣＬＫとして位相検出器４５０に入力される。
【００４８】
位相検出器４５０は外部クロックＥＸＴ＿ＣＬＫとフィードバックされたクロックＦＢ＿ＣＬＫとの位相を比較し、比較結果によって可変遅延ライン４４０の遅延時間を調節する。
【００４９】
したがって、データ出力パス２００の遅延時間と補償遅延器１６０とによる遅延時間とは同一であることが最も理想的である。また、データ出力パス２００の遅延時間と補償遅延器１６０による遅延時間とは電源供給が変動されても変わらないことが望ましい。しかし、前記従来の技術で説明したように、出力データピン数が増加することによってデータ出力パス２００の電力消耗が大きく増加して大きな供給電源損失及び雑音が生じるためにこれにより電源レベルが変動される。
【００５０】
本発明は前述したようなデータ出力パス２００での電源損失及び雑音がＤＬＬ特性に影響を与えないようにするために、データ出力パス２００、可変遅延ライン４４０及びＤＬＬ周辺回路４００に外部電源を供給するための経路を各々別途に設けて相互独立して電源が供給されるようにする。すなわち、可変遅延ライン４４０には可変遅延ライン専用電源Ｖｄｄ＿ｄｌｌ／Ｖｓｓ＿ｄｌｌが供給され、ＤＬＬ周辺回路４００にはＤＬＬ周辺回路専用電源Ｖｄｄ＿ｃｏｍｐ／Ｖｓｓ＿ｃｏｍｐが供給される。
【００５１】
本発明の第１の実施の形態に係る半導体メモリ装置は、データ出力パス２００、可変遅延ライン４４０及びＤＬＬ周辺回路４００に独立して外部電源を供給するために前記各回路２００、４４０、４００に対応する専用パッド４７０、４８０、４９０を備える。
【００５２】
データ出力回路２００に供給される汎用電源Ｖｄｄ／Ｖｓｓは汎用電源パッド４７０を通じて、可変遅延ライン専用電源Ｖｄｄ＿ｄｌｌ／Ｖｓｓ＿ｄｌｌは可変遅延ライン電源パッド４８０を通じて、そしてＤＬＬ周辺回路専用電源（Ｖｄｄ＿ｃｏｍｐ／Ｖｓｓ＿ｃｏｍｐは周辺回路電源パッド４９０を通じて各々供給される。
【００５３】
汎用電源パッド４７０、可変遅延ライン電源パッド４８０及び周辺回路電源パッド４９０は各々別途のパッドである。
【００５４】
ここでは、データ出力パス２００、可変遅延ライン４４０及びＤＬＬ周辺回路４００に各々２種の電源が供給されると仮定される。したがって、データ出力パス２００、可変遅延ライン４４０及びＤＬＬ周辺回路４００に各々別途の電源を供給するために２個ずつの電源パッドが備わることが望ましい。
【００５５】
一般にデータ出力パス２００の動作時、外部供給電源の限界等により内部供給電源降下及び雑音が発生しうる。
【００５６】
ところが、図４に示されたように、データ出力パス２００、可変遅延ライン４４０及びＤＬＬ周辺回路４００が電源供給を共有せず、各々専用電源を供給される場合にデータ出力パス２００で生じた内部供給電源の降下または雑音はＤＬＬ周辺回路４００の補償遅延器４６０と関係ない。したがって、データ出力パス２００での電源変動はクロックバッファ４１０、可変遅延ライン４４０及び補償遅延器４６０を通じて位相検出器４５０に入力されて外部クロックＥＸＴ＿ＣＬＫと比較されるフィードバッククロックＦＢ＿ＣＬＫには何らの影響も与えない。
【００５７】
したがって、ＤＬＬ４００、４４０はデータ出力パス２００で生じる供給電源の降下または雑音に関係なく同期特性を保つ。
【００５８】
図５は、本発明の第２の実施の形態に係る半導体メモリ装置で外部電源供給を説明するための図面である。本発明の第２の実施の形態に係る半導体メモリ装置は、図４に示された本発明の第１の実施の形態に係る半導体メモリ装置と同様に、クロックバッファ４１０、第１及び第２周辺回路４２０及び４３０、位相検出器４５０、及び補償遅延器４６０を含むＤＬＬ周辺回路４００、可変遅延ライン４４０、データ出力パス２００、汎用電源パッド４７０、可変遅延ライン電源パッド４８０、及び周辺回路電源パッド４９０を備え、第１の実施の形態に係る半導体メモリ装置と同じ構成を有する。したがって、本発明の第２の実施の形態に係る半導体メモリ装置において、第１実施の形態と同様の各構成要素についての詳細な説明は省略する。
【００５９】
本発明の第２の実施の形態に係る半導体メモリ装置は、第１電源ピン及び第２電源ピンをさらに備える。第１電源ピンは、外部電源を汎用電源パッド４７０及び周辺回路電源パッド４９０に入力するためのピンであり、第２電源ピンは外部電源をリードフレーム５３０によって可変遅延ライン電源パッド４８０に入力するためのピンである。
【００６０】
したがって、本発明の第２の実施の形態に係る半導体メモリ装置では、図５に示されたように、データ出力パス２００及びＤＬＬ周辺回路４００に外部電源を供給するためのピン（第１電源ピン）は共有される。そして、第１電源ピンを汎用電源パッド４７０に連結するリードフレーム５１０と第１電源ピンを周辺回路電源パッド４９０に連結するリードフレーム５２０とは分離される。
【００６１】
図６は、本発明の第３の実施の形態に係る半導体メモリ装置で外部電源供給を説明するための図面である。本発明の第３の実施の形態に係る半導体メモリ装置は図４に示された本発明の第１の実施の形態に係る半導体メモリ装置と同様に、クロックバッファ４１０、第１及び第２周辺回路４２０及び４３０、位相検出器４５０、及び補償遅延器４６０を含むＤＬＬ周辺回路４００、データ出力パス２００、汎用電源パッド４７０、可変遅延ライン電源パッド４８０、及び周辺回路電源パッド４９０を備え、第１の実施の形態に係る半導体メモリ装置と同じ構成を有する。したがって、本発明の第３の実施の形態に係る半導体メモリ装置において第１の実施の形態と同様の各構成要素についての詳細な説明は省略する。
【００６２】
本発明の第３の実施の形態に係る半導体メモリ装置は、第１電源ピン、第２電源ピン、及び第３電源ピンをさらに備える。第１電源ピンは外部電源を汎用電源パッド４７０に、第２電源ピンは外部電源を可変遅延ライン電源パッド４８０に、第３電源ピンは外部電源を周辺回路電源パッド４９０に各々入力するためのピンである。
【００６３】
したがって、本発明の第３の実施の形態に係る半導体メモリ装置では、データ出力パス２００、可変遅延ライン４４０及びＤＬＬ周辺回路４００に外部電源を供給するためのピン（第１、第２、第３電源ピン）は各々独立しており、電源ピンとパッド４７０、４８０、４９０とを各々連結するリードフレーム６１０、６２０、６３０も各々独立している。
【００６４】
図７は、本発明の第４の実施の形態に係るＤＬＬを備える半導体メモリ装置で外部電源供給を説明するための図面である。本発明の第４の実施の形態に係る半導体メモリ装置は図４に示された本発明の一実施の形態に係る半導体メモリ装置と同様に、クロックバッファ４１０、第１及び第２周辺回路４２０及び４３０、位相検出器４５０、及び補償遅延器４６０を含むＤＬＬ周辺回路４００、可変遅延ライン４４０、データ出力パス２００、汎用電源パッド４７０、可変遅延ライン電源パッド４８０及び周辺回路電源パッド４９０を備え、第１の実施の形態に係る半導体メモリ装置と同じ構成を有する。したがって、本発明の第４の実施の形態に係る半導体メモリ装置において、第１実施の形態と同様の各構成要素についての詳細な説明は省略する。
【００６５】
本発明の第４の実施の形態に係る半導体メモリ装置は外部電源を汎用電源パッド４７０、可変遅延ライン電源パッド４８０及び周辺回路電源パッド４９０に入力するための電源ピンをさらに備える。
【００６６】
したがって、本発明の第４の実施の形態に係る半導体メモリ装置では、データ出力パス２００、可変遅延ライン４４０及びＤＬＬ周辺回路４００に外部電源を供給するためのピンは共有され、パッド４７０、４８０、４９０は独立的に備わる。
【００６７】
以上本発明の一実施の形態を説明したが、これらは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能であるという点を理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【００６８】
【発明の効果】
本発明によれば、ＤＬＬを構成する回路のうち可変遅延ラインを除いた残りの回路への電源供給と、データ出力パスを含む半導体メモリ装置の他の回路への電源供給とが分離される。
【００６９】
したがって、半導体メモリ装置のデータ出力パス上で生じる供給電源損失及び雑音がＤＬＬを構成する周辺回路に影響を与えないために、ＤＬＬのジッタ特性が大きく改善される。
【図面の簡単な説明】
【図１】  一般のＤＬＬを備える半導体メモリ装置を示すブロック図である。
【図２】  半導体メモリ装置の内部供給電源の変動時、図１に示された一般のＤＬＬの動作を示す図面である。
【図３】  従来の技術に係るＤＬＬを備える半導体メモリ装置を示すブロック図である。
【図４】  本発明の第１実施の形態に係る半導体メモリ装置を示すブロック図である。
【図５】  本発明の第２実施の形態に係る半導体メモリ装置における外部電源供給を説明するための図面である。
【図６】  本発明の第３実施の形態に係る半導体メモリ装置における外部電源供給を説明するための図面である。
【図７】  本発明の第４実施の形態に係る半導体メモリ装置における外部電源供給を説明するための図面である。
【符号の説明】
２００  データ出力パス
４００  ＤＬＬ周辺回路
４１０  クロックバッファ
４２０  第１周辺回路
４３０  第２周辺回路
４４０  可変遅延ライン
４５０  位相検出器
４６０  補償遅延器
４７０  汎用電源パッド
４８０  可変遅延ライン電源パッド
４９０  周辺回路電源パッド
【図１】
0004247008.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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