(57)【特許請求の範囲】
【請求項１】
データプロセシングシステムであって：
プロセッサ（１０）；
不揮発性メモリ（１２）；および
前記プロセッサ（１０）と前記不揮発性メモリ（１２）とを結合するインタフェースで、
書込み可能信号を与えるための書込み可能ライン（WE*）と、
チップ可能信号を与えるためのチップ可能ライン（CE*）と、
待機信号を与えるための待機ライン（RDY/WAIT）と、
複数のデータ信号を与えるための複数のデータライン（DATA）と、
複数のアドレス信号を与えるための複数のアドレスライン（ADDRESS）と、
を備えたインタフェース；
を備え、
前記待機信号は、前記プロセッサから読出し操作を受けて、動作中のコマンドをサスペンド（拡張）コマンドとしてサスペンド（一時保留）するとき、選択的に前記不揮発性メモリによってアサートされるものであり、
前記待機信号は、アサートされたのち、前記読出し操作が前記不揮発性メモリにおいて完了したとき、前記不揮発性メモリによってネゲートされるものである
ことを特徴とする、データプロセシングシステム。
【請求項２】
データプロセシングシステムであって：
不揮発性メモリに対する／消去の操作を制御するための一連のコマンドを発行するプロセッサ（１０）；および
前記不揮発性メモリ（１２）で、
メモリアドレスが指定されたアドレス範囲内にあるかどうかを決定するためのアドレスコンパレータロジック（２６）と、
当該不揮発性メモリ（１２）へ前記プロセッサ（１０）を結合するインタフェース（２４）と、
を備えた不揮発性メモリ（１２）；
を備え、
前記不揮発性メモリ（１２）は、
前記不揮発性メモリ（１２）が、前記指定されたアドレス範囲内の読出しアドレスでの読出し要求を、前記プロセッサ（１０）から受け取って、動作中のコマンドをサスペンド（拡張）コマンドとしてサスペンド（一時保留）するとき、前記プロセッサへの待機信号をアサートし、
前記不揮発性メモリ（１２）が、前記指定されたアドレス範囲内に無い読出しアドレスでの読出し要求を、前記プロセッサ（１０）から受け取ったとき、前記サスペンドコマンドを動作中コマンドとして再開するものである、
ことを特徴とする、データプロセシングシステム。
【請求項３】
不揮発性メモリ（１２）であって：
複数のメモリバンク（２０、２２）を含むメモリアレイ；
前記メモリアレイのためのコマンドファンクションおよび前記メモリアレイへの読出しファンクションを制御するための制御回路（２４）；および
メモリインタフェースで、
アドレスを示す複数のアドレス信号を受け取るための複数のアドレスターミナルと、
複数のデータ信号を受け取り、送信するための複数のデータターミナルと、
待機信号を送信するための待機ターミナルと
を備えたメモリインタフェース；
を備え、
前記待機信号は、前記コマンドファンクションのコマンドによって処理に使用されている前記メモリアレイの読出し部分を示すアドレスへの読出し操作を受けたことに応じて、動作中のコマンドがサスペンド（拡張）コマンドとしてサスペンド（一時保留）される際に、前記不揮発性メモリ（１２）によって選択的にアサートされるものであり、
前記待機信号は、アサートされた後、前記不揮発性メモリ（１２）によって前記読出し操作が完了されたとき、前記不揮発性メモリ（１２）によってネゲートされるものである、
ことを特徴とする、不揮発性メモリ。
【請求項４】
不揮発性メモリ（１２）であって：
メモリインタフェースで、
オペランドアドレスの示す複数のアドレス信号を受け取るための複数のアドレス端子と、
複数のデータ信号を受け取り、送信するための複数のデータ端子と
を備えたメモリインタフェース；
複数のメモリバンク（２０、２２）を含むメモリアレイ；
前記メモリアレイのためのコマンドファンクションおよび前記メモリアレイへの読出しファンクションを制御するための制御回路（２４）；および
メモリアドレスが指定されたアドレス範囲内にあるかどうかを決定するためのアドレスコンパレータ回路（２６）；
を備え、
前記不揮発性メモリ（１２）は、
前記不揮発性メモリ（１２）が、前記指定されたアドレス範囲内の読出しアドレスでの前記メモリアレイへの読出し要求を受け取って、動作中のコマンドをサスペンド（拡張）コマンドとしてサスペンド（一時保留）するとき、前記不揮発性メモリに結合されたプロセッサによって使用される待機信号をアサートし、
前記不揮発性メモリ（１２）が、前記指定されたアドレス範囲外の読出しアドレスでの読出し要求を受け取ったとき、前記サスペンドコマンドを動作中コマンドとして再開するものである、
ことを特徴とする、不揮発性メモリ。
【請求項５】
不揮発性メモリ（１２）とプロセッサ（１０）との間のインタフェース上の前記プロセッサ（１０）からの信号に応じて、不揮発性メモリアレイ（２０、２２）内で読出し操作を実行する方法であって：
前記信号は、
複数のデータ信号と、
複数のアドレス信号とを有し、
前記方法は、
前記不揮発性メモリアレイ（２０、２２）へ指定される読出しアドレスでの、前記プロセッサ（１０）からの、読出し要求を検知する段階Ａ；
段階Ａにおいて検知された読出し要求において、その読出しアドレスが指定された範囲内にあるかどうかを決定する段階Ｂ；
段階Ａにおいて読出し要求が検知された場合に、前記不揮発性メモリアレイ（２０、２２）が動作中のコマンドを有しているかどうかを決定する段階Ｃ；
段階Ｃにおいて前記不揮発性メモリアレイ（２０、２２）が前記動作中のコマンドを有すると決定された場合、前記動作中のコマンドをサスペンド（拡張）コマンドとしてサスペンド（一時保留）するとともに、前記プロセッサへの待機信号をアサートする段階Ｄ；
前記不揮発性メモリアレイ（２０、２２）からデータを読出し、前記複数のデータ信号として前記プロセッサ（１０）へ前記データを送信する段階Ｅ；および
前記読出しアドレスが段階Ｂにおいて指定された範囲内に無いと決定された場合、前記サスペンドコマンドを再開する段階Ｆ；
を備えることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般に不揮発性メモリに関し、特にフラッシュメモリにおける書込みまたは消去機能の拡張のための方法および装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
フラッシュメモリとは、フローティング・ゲート・トランジスタから成るメモリセルを有するメモリアレイを含む不揮発性メモリの一形態である。そのフローティング・ゲート・トランジスタは、書込み、消去または読出しが可能である。典型的に、フラッシュメモリは、指示またはデータのような比較的稀に変えられる保存情報のためのデータ加工システムへの適用に使用される。そこでは、電力が除去された場合に、情報が維持されることが望まれる。良く知られているフラッシュメモリの特性は、読出し動作よりも、書込みおよび／または消去動作の方が、完遂するのに非常に多くの時間を必要とする。
【０００３】
一般に、フラッシュメモリは二つの動作モードを有している。それは、コマンドモードおよびメモリ読出しモードである。メモリ読出しモードは、メモリアレイからの読出し動作のために使用され、コマンドモードは、メモリアレイのメモリセルを書込みおよび／または消去するために使用される。また、コマンドモードにおいては、制御または状態レジスタが読み出され、書込み／消去動作が拡張されおよび／または戻され、コマンドモードは終わる。
【０００４】
従来のフラッシュメモリアレイの書込み／消去動作を実行するために、コマンドモードが入力され、一連のコマンドが、書込み／消去動作を制御するためのプロセッサによって出される。一般に、いくつかの書込みまたは消去パルスが、メモリセルのフローティング・ゲート・トランジスタを書込みまたは消去するために、供給される。現コマンドモード動作が完遂されるまで、ビジー信号（busy signal）が、フラッシュメモリへの他のアクセスを遅らせるように、フラッシュメモリによって、アサート（assert）される。すべての次の読出し動作は、その動作が行なわれる前に、そのコマンドモード動作が完遂されるまで待機しなければならない。フラッシュメモリが書込みされ、または消去されるのに待機している間に、データプロセシングシステム内で相当な動作遅延が起こり得る。
【０００５】
この問題を軽減する一つの方策は、データプロセシングシステム内にランダムアクセスメモリ（RAM）を含めることである。指示またはデータの部分は、システムRAM内にコピーされ、それによって、プロセッサは、フラッシュメモリにコマンドが出される間にRAMから実行し得る。これにより、フラッシュメモリからの読出し動作の数が減少し、このように、遅延の削減は、フラッシュメモリの書込み／消去動作により引き起こされる。しかしながら、これによる結果として、システムの複雑性、重量、電力消費およびコストが増す。
【０００６】
書込み／消去動作の長さのために読出し動作の遅延が生ずる問題の他の解決方法としては、メモリアレイを複数のアレイまたはバンクに分割することである。書込み／消去動作のようなコマンドモード動作がそのバンクの一つの内で実行される間に、読出し動作は、他のバンク内でそのコマンドモード動作と同時に実行され得る。同時に同じバンクを書込み／消去し、かつ読出ししてしまうという問題を避けるために、潜在的に複雑なシステム設計（potentially complicating system design）のような、読出しされているバンクと同じバンクへ書込み／消去動作を実行されることを避けるような方策で、情報がフラッシュメモリ内に保存される、ということを確実にする（insure）ようシステム設計者は試みるであろう。
【０００７】
書込み／消去動作が行なわれている間に読出し動作が必要な場合、読出し動作の遅延は、読出し動作が実行されている間にソフトウェアにおいて書込み／消去動作が拡張されることによって、減少し得る。そして、読出し動作が完遂する際、書込み／消去動作が再開（ressume）する。しかしながら、この結果は、問題が起こりそうであり、読出し動作が必要な場合のコマンドモード動作を拡張（一時保留）および再開の両方を必要とするコマンドを加えそうな場合を認識することがシステム設計者に要求される。このことは、書込み／消去動作のために読出し動作遅延を減少させるのに効果的ではあるが、結果として、プログラムコードのサイズと複雑性を大きく増加させることになる。
【０００８】
したがって、同じバンクへの読出し動作が必要な場合に、フラッシュメモリのバンクに書込み／消去動作を拡張および再開を自動的に行う必要性がある。
【０００９】
【好適実施例の詳細な説明】
「アサート」および「ネゲート」という用語を用いて、「論理ハイ（logic high）」と「論理ロー（logic low）」の信号が混合したものを扱う場合の混乱を回避する。「アサート」は、信号が活性状態であるかまたは論理的に信であること示すために用いる。「ネゲート」は、信号が不活性状態であるかまたは論理的に偽であることを示すために用いる。
【００１０】
一般に、本発明は、メモリセルの複数のバンクを有するフラッシュメモリを提供する。書込み／消去動作が実行されているメモリセルと同じバンクに、フラッシュメモリの読出し動作が要求された場合、その書込み／消去動作は、その読出し動作が実行されている間に拡張される。また、待機信号がフラッシュメモリによりアサートされ、それにより、書込み／消去動作が拡張されていることをプロセッサに示す。読出しデータが準備された後、その待機信号はネゲート（negate）される。その後のすべての読出し動作が、書込み／消去動作が再開される前に、実行される。
【００１１】
読出し動作を可能にするフラッシュメモリの書込み／消去動作を自動的に拡張（一時保留）および再開することによって、データプロセシングシステムのシステムコスト、重量、電力消費および複雑性を増すことなく、読出し遅延を削減できる。特に、本発明は、図１から６を参照してより全体的に記述され得る。
【００１２】
図１は、本発明に従った、データプロセシングシステムを示したブロック図である。図１のデータプロセシングシステムは、マイクロプロセッサユニット（MPU）１０およびフラッシュメモリ１２を含む。そのデータプロセシングシステムは、図１には示されてはいないが、付加的なユニットおよび／またはメモリでもよい。MPU１０は、共通アドレスおよびデータバスを介してフラッシュメモリ１２に結合する。さらに、様々な制御信号を含むMPU１０とフラッシュメモリ１２との間にインタフェースが存在し、それにより、フラッシュメモリ１２も動作を制御する。これらは、出力可能信号、書込み可能信号、リセット信号、チップ可能信号および読出し／書込み信号を含む。フラッシュメモリ１２は、MPU１０と同一の集積回路上に存在しても、しなくてもよい。
【００１３】
本発明では、一つまたはそれ以上のメモリセルのバンクを有するフラッシュメモリ内における読出し動作が、何時行なわれてもよい。読出し動作が書込みまたは消去されないバンクに向かっている場合は、その読出し動作は、書込みまたは消去動作と同時に行なわれ得る。その読出し動作が書込みまたは消去動作が行なわれるバンクへ向かっている場合は、書込みまたは消去動作は自動的に拡張され、読出し動作が行なわれる。その拡張の実行後、その読出し動作は完遂する。この方策で読出し動作を行うことを可能にすることにより、結果として、フラッシュメモリの読出しの潜在期間（latency）を減少させる。
【００１４】
フラッシュメモリ１２は、メモリ読出しモードおよびコマンドモードを有する。一般に、メモリ読出しモードは、フラッシュメモリアレイ内のアドレス可能な場所から読出し動作のために使用される。動作のコマンドモードは、制御または状態情報を保存するための、およびメモリアレイの書込み／消去動作の実行のためのレジスタの一つ（図示せず）に由来する（from）のようなメモリアレイ以外のフラッシュメモリのすべてのメモリ場所へのアクセスのために使用される。
【００１５】
メモリ読出しモードからコマンドモードに入るために、”WE*”で示される書込み可能信号がアサートされる。信号名の後のアスタリスク（*）は、その信号が同一名を有する信号の論理補（logical complement）であることを意味し、そうでないものはアスタリスクが無いことを注記しておく。書込み可能信号WE*がネゲートされた後、コマンドモードおよび再入力メモリ読出しモードを終了するためのコマンドが受け取られるまで、または出力可能信号OE*がアサートされるまで、フラッシュメモリ１２は、コマンドモード内に残る。また、コマンドモードは、書込みサイクルの所定の回数が行なわれた後、または”RESET*”で示されるリセット信号がアサートされた後、終了してもよい。
【００１６】
図２は、依り詳細にフラッシュメモリ１２を示したブロック図である。フラッシュメモリ１２は、メモリアレイ２０、２２と制御およびレジスタ２４とを含む。図の目的に応じ、フラッシュメモリ１２は二つのバンク、またはメモリセルのアレイで示されることを注記する。また、本発明を記述する目的に応じ、”アレイ”および”バンク”という言葉は交換して使用し得ることも注記する。他の実施例においては、フラッシュメモリ１２はメモリセルの一つまたはそれ以上のバンクを有し得る。
【００１７】
”ADDRESS”で示されるアドレスが、MPU１０からフラッシュメモリ１２によって受け取られ、メモリアレイ２０、２２および拡張／再開制御２４のアクセス場所を提供する。”ADDRESS”で示されるアドレスは、行および列アドレス信号の両方を含む。行アドレスデコーダ１７および列ロジック１５は、メモリアレイ２０に行および列アドレス信号を送信するために、メモリアレイ２０に結合する。行アドレスデコーダ１８および列ロジック１６は、メモリアレイ２２に行および列アドレス信号を送信するために、メモリアレイ２２に結合する。拡張／再開制御２４は、”CE*”で示されるチップ可能信号、”WE*”で示される書込み可能信号、”OE*”で示される出力可能信号、”RESET*”で示されるリセット信号、および応答において、MPU１０へ”RDY/WAIT*”で示される準備完了／待機信号を送信する。図示された実施例において、論理ローのRDY/WAIT*が、フラッシュメモリ１２の書込み／消去動作が読出し動作のために拡張されることを示し、論理ハイのRDY/WAIT*が、フラッシュメモリ１２がMPU１０によるアクセス可能であることを示す。両方向データバスが、読出しデータを受け取り、またはメモリアレイと制御およびレジスタ２４とへ書込みデータを送信する。その読出しデータと書込みデータは”DATA”と表されている。
【００１８】
フラッシュメモリ１２において、アレイ２０または２２の一からの読出しが、その他のアレイが書込みされるか、または消去されるのと同時に行い得る。このことは、書込み間読出し（RWW）動作として知られている。中断ベクタ表（interrupt vector table）、フラッシュプログラミングを実行するためのコード、中断提供手順（interrupt service routine）および他のシステムコードが、フラッシュメモリが更新されるのと同時にフラッシュメモリ内に存在できる。RWWを許可する前に、フラッシュメモリは、書込みまたは読出しされることが期待される。また、RWWに先立ち、フラッシュに書込む間に要求されるであろうすべての指示コードまたはデータは、システムRAM内へコピーされ、長い書込みおよび消去動作により起こる遅延を削除するようにそこから実行される。
【００１９】
図３は、本発明に従った、図２の拡張／再開制御２４の一部分を示したブロック図である。図３に示される拡張／再開制御２４の部分は、コンパレータ２６、アドレスを保存するための保存要素２８、待機制御３０および書込み／消去ビットフィールド３２を含む。保存要素２８は、アクセスされるメモリセルのバンクまたはアレイのいずれかを特定するのに十分なアドレス情報を保存するためのものである。図示されている実施例において、保存要素２８は、ADDRESSで示されるアドレスの最も重要なビットを保存する。そのビットは、メモリバンク２０または２２のうちの一つの所定の場所にアクセスするのに使用される。書込み／消去ビットフィールド３２は、現動作が書込み、消去または読出し動作であるかどうかを示すために、セットされる。
【００２０】
アドレスが、コマンドモードの書込みまたは消去動作を介して保存要素２８内に保存される。フラッシュメモリ１２によって受け取られる各後続のアドレスは、保存要素２８内の保存アドレスと比較される。読出し動作が要求され、その現アドレスが保存要素２８内の保存アドレスと同一である場合、合致信号が待機制御３０に送信される。書込み／消去ビットフィールド３２が、書込み／消去動作が行なわれていることを示す場合、RDY/WAIT*信号がMPU1０へ論理ローとしてアサートされ、読出し動作が書込み／消去動作としてメモリセルの同一のバンクへ要求されている、ということを示す。本発明において、書込み／消去動作は、読出し動作が行なわれている間に拡張される。読出し動作が完了した後、書込み／消去ビットフィールド３２は再度書込みされ、書込み／消去動作が拡張され、RDY/WAIT*信号が論理ハイに戻されることを示す。書込み／消去動作は、例えば他のバンクへの読出し動作のような、トリガ動作（trigger event ）に基づいて自動的に再開される。一つ以上の読出し動作が書込み／消去動作が再開される前に行われることを注記する。
【００２１】
他の実施例では、ADDRESSで示されるアドレス信号は、フラッシュメモリ１２以外のユニットへのアクセスを同定するために使用されるアドレスでもよい。従来のアドレス移転検知（ATD）を使用するアドレス移転を検知する応答において、フラッシュメモリ１２は、他のユニットまたはメモリ（図示せず）へのアクセスを予期することができ、書込み／消去動作を再開する。読出し動作の後、書込み／消去動作の再開に加え、他の実施例における書込み／消去動作を、待機制御３０内にタイマを含めることによって、所定の時間の後に自動的に再開させてもよい。また、書込み／消去動作を、コマンドモードを再入することにより、または再開コマンドを出すことにより、再開させてもよい。
【００２２】
図４は、本発明に従った、フラッシュメモリ１２の拡張動作のフロー図を示した図である。決定段階４０においては、フラッシュメモリ１２へのアクセスの間、フラッシュメモリ１２がコマンドモードで動作しているか、またはメモリ読出しモードで動作しているかが決定される。フラッシュメモリ１２がメモリ読出しモードで動作している場合、段階４０から段階４２へとYESの経路をたどる。決定段階４２においては、フラッシュメモリ１２（図２）のどのアレイまたはバンクがアクセスされるかを決定するのに使用されるアドレスの所定範囲内に、ADDRESSの最も重要なビットがあるかどうか、を決定する。ADDRESSの最も重要なビットがアドレスの範囲内であれば、決定段階４４へとYESの経路をたどる。決定段階４４において、書込みまたは消去動作が、アサートされているバンク内において、その時点でアクティブであるかどうか、が決定される。書込みまたは消去動作がその時点でアクティブである場合、決定段階４６へとYESの経路をたどり、RDY/WAIT*信号が論理ローとしてアサートされ、段階４８に示されるように、読出し動作が行なわれるように書込みまたは消去動作が拡張される。書込みまたは消去動作が拡張される間に、読出し動作が、段階５４において示されるように、実行される。一方で、書込みまたは消去動作がアクセスされるバンク内においてアクティブでない場合、段階５４では、読出し動作は、論理ローとしてRDY/WAIT*をアサートすることなしに実行し得る。
【００２３】
決定段階４２を再度参照すると、ADDRESSの最も重要なビットがアドレスの所定範囲内に無い場合、決定段階５０へとNOの経路をたどる。決定段階５０において、書込みまたは消去動作がその時点で拡張されているるかどうかが決定される。書込み／消去動作がその時点で拡張されていなければ、段階５４へとNOの経路をたどる。そこでは、読出し動作が、実行される。書込み／消去動作がその時点で拡張されていれば、段階５０へとYESの経路をたどる。そこでは、書込みまたは消去動作が再開される。前もって拡張されていれば、要求される読出し動作が書込み／消去動作とは異なるバンクより行なわれるので、書込みまたは消去動作は再開され得る。
【００２４】
決定段階５６では、段階４６に示すように書込み／消去動作を拡張するために、RDY/WAIT*が論理ローとしてアサートされていれば、RDY/WAIT*は、読出し動作を完遂させるために、ネゲートされ、若しくは論理ハイに転化される。
【００２５】
決定段階４０を再度参照し、フラッシュメモリ１２がコマンドモードで動作している場合、決定段階６０へとNOの経路をたどる。決定段階６０においては、再開コマンドが書込み／消去動作を再開させるために出されたかどうかが、決定される。再開コマンドが出された場合、書込みまたは消去動作は再開される。再開コマンドが出されていない場合、段階６４において、拡張コマンドが出されていたかどうかが決される。拡張コマンドが出された場合、読出し動作が実行されている間、その時点の書込みまたは消去動作が拡張される。拡張コマンドが出されていなかった場合、段階６８において、プログラムコマンドが出され、フラッシュメモリ１２を書込みまたは消去する。コマンドモードにおいて出されるコマンドは、バックグラウンドで実行し得る。
【００２６】
図５には、図２のフラッシュメモリ１２の通常の読出し動作の間、図１のデータプロセシングシステムの様々な信号を示したタイミング図である。メモリ読出しモードの間、チップ可能信号CE*および出力可能信号OE*が、論理ローの信号として両者ともアサートされる。フラッシュメモリ１２へのアクセスが読出し動作のためであるため、書込み可能信号WE*は論理ハイとして残る。CE*およびOE*がアサートされた後、ADDRESSがMPU１０によってもたらされた後、部分的にデータバスの制限のために、DATAは、ある時間の間、無効として扱われる。読出しのある場所は、ADDRESSによって決定される。読出し／書込み信号RDY/WAIT*は論理ハイを維持し、その時点の有効な書込み／消去動作が読出し動作とは異なるバンクにあること、または実行されている書込み／消去動作が無いことを意味する。
【００２７】
図６は、拡張動作を要求する図２のフラッシュメモリ１２の読出し動作の間、図１のデータプロセッシングシステムの様々な信号を示したタイミング図である。図６においては、書込み／消去動作が行なわれている同じバンクからの読出し動作を許可するように、書込み／消去動作が拡張されている。ゆえに、図６の様々な信号は、その時点の有効な書込み／消去動作が拡張される原因になる読出し動作の初期において、論理ローとしてフラッシュメモリ１２によってアサートされる準備完了／待機信号RDY/WAIT*を除き、図５の信号と同じである。読出しデータが準備完了後、準備完了／待機信号RDY/WAIT*は、読出し動作が完遂することを可能にする論理ハイに転化する。図示する目的のために、たった一つの読出し動作が図示されていることを注記する。しかしながら、必要であれば、複数の読出し動作が、準備完了／待機信号RDY/WAIT*が論理ハイに転化された後、実行されてもよい。
【００２８】
フラッシュメモリの書込み／消去動作を自動的に拡張および再開することを可能にすることにより、読出し遅延を減少させるのに使用される付加的RAMを省略することができ、システムコスト、ウェイト、電力消費および複雑性を削減できる。また、中断提供手順をフラッシュメモリから直接に実行することができる。加えて、書込み／消去動作を自動的に拡張および再開する機能は、ソフトウェアの適用を明確にし、システムの汎用性を増し、システムコードのサイズを削減する。
【００２９】
本発明を好適実施例として記述してきたが、当業者には本発明が多くの方法に変更でき、上述した詳細な記述の他にたくさんの実施例を思い付くことができることは明らかである。例えば、フラッシュメモリの書込み／消去動作は、電気的消去書込み可能な読出し専用メモリ（EEPROM）、消去書込み可能な読出し専用メモリ（EPROM）またはワンタイム書込み可能メモリ（OTP）のような不揮発性メモリの他の型の書込みまたは消去動作に置き換えることも可能である。従って、本発明のすべての変更は添付の請求の範囲でカバーされる。
【００３０】
請求項において、請求項の要素および段階が、読みやすさ、理解のしやすさのために、数値化および／または文字化している。数値化および／または文字化自体は、請求の範囲内の要素および／または段階の順序を意味している。
【図面の簡単な説明】
【図１】本発明に従った、データプロセシングシステムを示したブロック図。
【図２】図１のフラッシュメモリユニットをより詳細に示したブロック図。
【図３】図２の拡張／再開制御の一部分を示したブロック図。
【図４】本発明に従った、拡張動作のフロー図。
【図５】図２のフラッシュメモリの通常読出し動作の間に図１のデータプロセシングシステムの様々な信号を示したタイミング図。
【図６】書込み／消去拡張動作を要求する図２のフラッシュメモリの読出し動作の間に図１のデータプロセシングシステムの様々な信号を示したタイミング図。
【符号の説明】
１０  プロセッサ
１２  不揮発性メモリ
１３
１４
１５  列ロジック
１６  列ロジック
１７  行アドレスデコーダ
１８  行アドレスデコーダ
２０、２２  不揮発性メモリアレイ
２４  インタフェース
２６  アドレスコンパレータロジック
２８  保存要素
３０  待機制御
３２  書込み／消去ビットフィールド
４０、４２、４４、４６、４８、５０、５２、５４、５６、５８、６０、６２、６４、６６、６８  決定段階
【図１】
0004317604.tif 000002
【図２】
0004317604.tif 000003
【図３】
0004317604.tif 000004
【図４】
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【図５】
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【図６】
0004317604.tif 000007