(57)【特許請求の範囲】
【請求項１】
半導体基板表面にベース領域およびコレクタ領域を形成した後、前記半導体基板上に第１絶縁膜を形成する第１段階と、
前記第１絶縁膜を前記ベース領域の一部が露出されるように等方性蝕刻と異方性蝕刻との組合わせによりパターニングしてエミッタコンタクトホールを形成する第２段階と、
前記第２段階で得られた結果物の全面にポリシリコンおよびｉｎ−ｓｉｔｕドーピングポリシリコンから選択されたいずれか１つで形成された第１導電層を形成する第３段階と、
前記第１導電層に不純物をイオン注入する第４段階と、
前記ベース領域の一部および前記コレクタ領域の一部が露出されるように前記第１導電層および前記第１絶縁膜を等方性蝕刻と異方性蝕刻との組合わせによってパターニングすることにより、前記ベース領域の残部および前記コレクタ領域の残部上に前記第１導電層および前記第１絶縁膜を残留させてベースコンタクトホールおよびコレクタコンタクトホールを形成する第５段階と、
前記エミッタコンタクトホール、前記ベースコンタクトホールおよび前記コレクタコンタクトホールの形成されている前記第５段階で得られた結果物の全面に第２導電層を形成する第６段階と、
前記第２導電層および前記第１導電層を同時にパターニングして、前記エミッタコンタクトホールを通じて前記基板と接続されるエミッタコンタクト、前記ベースコンタクトホールを通じて前記基板と接続されるベースコンタクト、および前記コレクタコンタクトホールを通じて前記基板と接続されるコレクタコンタクトを形成する第７段階と、
を備えることを特徴とするポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法。
【請求項２】
前記第１絶縁膜は、ＬＴＯ、ＨＴＯ、ＬＴＯ−ＢＰＳＧまたはＨＴＯ−ＢＰＳＧの群から選択されたいずれか１つで形成することを特徴とする請求項１記載のポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法。
【請求項３】
前記第４段階後にアニーリング工程をさらに備えることを特徴とする請求項１記載のポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法。
【請求項４】
前記アニーリング工程は、８００〜９５０℃の温度の窒素雰囲気下で行うことを特徴とする請求項３記載のポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法。
【請求項５】
前記アニーリング工程は、６００℃以上の温度の窒素雰囲気下でＲＴＡ方法で行うことを特徴とする請求項３記載のポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法。
【請求項６】
前記第２導電層は、ポリシリコン、ｉｎ−ｓｉｔｕドーピングポリシリコン、金属シリサイドの群から選択されたいずれか１つで形成されたことを特徴とする請求項１記載のポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、超高集積回路で用いられるバイポーラ接合トランジスタの製造方法に係り、特にポリシリコンを使用してトランジスタのエミッタを形成する方法に関する。
【０００２】
【従来の技術】
バイポーラ接合トランジスタ（Bipolar Junction Transisto、以下「ＢＪＴ」という）は、ＭＯＳ電界効果トランジスタに比べて大きな電流および速い動作速度が得られるので、最近は各製品の特定な部分をＭＯＳ電界効果トランジスタの代わりにＢＪＴを使用する場合が増えつつある。
【０００３】
図１は典型的なＢＪＴの垂直構造を示したものである。
図１に示すように、半導体基板１０内には、ベース領域１２、ベース領域１２内に形成されたエミッタ領域１４、およびコレクタ抵抗を減少させるために形成されたコレクタ領域１６が形成されている。また、半導体基板１０上には、絶縁膜１８によりそれぞれ分離されエミッタ領域１４、ベース領域１２およびコレクタ領域１６とそれぞれ接続されるエミッタコンタクト２０、ベースコンタクト２２およびコレクタコンタクト２４が形成されている。
【０００４】
【発明が解決しようとする課題】
前記ＢＪＴの電流利得を増加させるための一方法として、エミッタを高濃度でドーピングさせることによりコレクタ電流を増加させる方法が知られている。しかし、電流利得を増加させるためにエミッタの濃度を増加させる場合、エミッタ−ベース間の降伏電圧（Breakdown Voltage)が低くなり、接合キャパシタンスが増えるという問題がある。
【０００５】
この問題を解決するために、半導体基板に不純物をイオン注入してエミッタを形成方法に代えて、半導体基板上に半導体基板と接触されるようにポリシリコン層を蒸着し、前記ポリシリコン層に不純物をイオン注入してエミッタを形成する方法が提案されている（Silicon Processing for the VLSI Era- Vol. II, pp.500〜504 参照）。
【０００６】
図２〜図８を参照して、従来のポリシリコンエミッタを使用したＰＮＰ構造のＢＪＴ製造方法を説明する。
図２に示すように、コレクタ抵抗を減少させるためのコレクタ領域３２の形成されている半導体基板３０上にフォトレジストを塗布してフォトレジスト層を形成した後、前記フォトレジスト層を蝕刻してフォトレジストパターン３４を形成する。次に、フォトレジストパターン３４をイオン注入マスクとして使用してＮ型の不純物、例えば燐（Ｐ）を注入してベース領域３６を形成する。
【０００７】
次いで、図３に示すように、フォトレジストパターン３４を除去し、例えば酸化物を蒸着して酸化膜を５００〜２０００Åの厚さで形成した後、これをパターニングして酸化膜パターン３８を形成する。
次いで、図４に示すように、酸化膜パターン３８上にポリシリコンを蒸着して５００〜２０００Åの厚さのポリシリコン層４０を形成する。次に、ポリシリコン層４０にＰ型の不純物、例えばホウ素（Ｂ）をイオン注入しアニーリングを施す。これにより、注入されたホウ素不純物がポリシリコン層４０からこのポリシリコン層４０と隣接している基板のベース領域３６中へ拡散されてベース領域３６内にエミッタ領域４２を形成する。
【０００８】
次いで、図５に示すように、不純物の注入されたポリシリコン層４０をパターニングしてエミッタ領域４２と接触するポリシリコンエミッタ４４を形成する。
次いで、図６に示すように、後に形成されるエミッタコンタクト、ベースコンタクトおよびコレクタコンタクトを絶縁させる目的で絶縁物、例えば酸化物を前記結果物上に蒸着して酸化膜４６を形成する。
【０００９】
次いで、図７に示すように、酸化膜４６を等方性蝕刻した後、異方性蝕刻することにより、エミッタコンタクトホールｅ、ベースコンタクトホールｂおよびコレクタコンタクトホールｃを形成する。
そして、図８に示すように、前記結果物全面においてエミッタコンタクトホールｅ、ベースコンタクトホールｂおよびコレクタコンタクトホールｃを埋め込み、かつ酸化膜４６上に一定の厚さを有するように導電層を蒸着する。続いて、前記導電層をパターニングすることにより、ポリシリコンエミッタ４４と接続するエミッタコンタクト５０、ベース領域３６と接続するベースコンタクト５２およびコレクタ領域３２と接続するコレクタコンタクト５４を形成する。
【００１０】
前記のように形成されたポリシリコンエミッタによると、エミッタ領域を薄く形成することにより、ベース−エミッタ間における接合キャパシタンスの増加を防止することができる。しかし、製造工程の面からみると、このポリシリコンエミッタ形成方法によるとポリシリコンエミッタを形成するための写真蝕刻工程が追加されるため、工程が複雑でコストが増加するという短所がある。
【００１１】
本発明の目的は、ポリシリコンエミッタを形成するための写真蝕刻工程の追加を行うことなくポリシリコンエミッタを備えたバイポーラ接合トランジスタを形成する方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、本発明は、半導体基板表面にベース領域およびコレクタ領域を形成した後、前記半導体基板上に第１絶縁膜を形成する第１段階と、前記第１絶縁膜を前記ベース領域の一部が露出されるように等方性蝕刻と異方性蝕刻との組合わせによりパターニングしてエミッタコンタクトホールを形成する第２段階と、前記第２段階で得られた結果物の全面にポリシリコンおよびｉｎ−ｓｉｔｕドーピングポリシリコンから選択されたいずれか１つで形成された第１導電層を形成する第３段階と、前記第１導電層に不純物をイオン注入する第４段階と、前記ベース領域の一部および前記コレクタ領域の一部が露出されるように前記第１絶縁膜および前記第１導電層を等方性蝕刻と異方性蝕刻との組合わせによってパターニングすることにより、前記ベース領域の残部および前記コレクタ領域の残部上に前記第１導電層および前記第１絶縁膜を残留させてベースコンタクトホールおよびコレクタコンタクトホールを形成する第５段階と、前記エミッタコンタクトホール、前記ベースコンタクトホールおよび前記コレクタコンタクトホールの形成されている前記第５段階で得られた結果物の全面に第２導電層を形成する第６段階と、前記第２導電層および前記第１導電層を同時にパターニングして、前記エミッタコンタクトホールを通じて前記基板と接続されるエミッタコンタクト、前記ベースコンタクトホールを通じて前記基板と接続されるベースコンタクト、および前記コレクタコンタクトホールを通じて前記基板と接続されるコレクタコンタクトを形成する第７段階と、を備えることを特徴とするポリシリコンエミッタを備えたバイポーラトランジスタの製造方法を提供する。
【００１３】
望ましい実施例によると、前記第１絶縁膜は、ＬＴＯまたはＨＴＯの単一層に形成したり、ＬＴＯ−ＢＰＳＧ、ＨＴＯ−ＢＰＳＧの二重層に形成することができ、前記第１導電層はポリシリコンまたは in-situドーピングポリシリコン群からいずれか１つを選択して形成することができる。
また、前記第４段階後、アニーリング工程をさらに備えることもでき、前記アニーリングは、８００〜９５０℃の温度と窒素雰囲気で施したり、ＲＴＡ(Rapid Thermal Anneal)方法で６００℃以上の温度と窒素雰囲気で施すことができる。一方、前記第２導電層はポリシリコン、in-situ ドーピングポリシリコン、金属シリサイド群からいずれか１つを選択する。
【００１４】
【作用】
エミッタ領域を薄く形成することにより、ベース−エミッタ接合キャパシタンスの増加を防止することができ、第２導電層のパターニング時にポリシリコンエミッタもセルフアライン（自己整合）され同時にパターニングされる。
【００１５】
【実施例】
以下、添付した図面に基づき本発明の実施例を詳細に説明する。
図９〜図１４は、本発明によるポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を順に説明するための断面図である。
図９はベース領域１０６を形成する段階を示す。コレクタ抵抗を減少させるためのコレクタ領域１０２の形成されている半導体基板１００上にフォトレジストを塗布してフォトレジスト層を形成し、これをパターニングしてフォトレジストパターン１０４を形成する。このフォトレジストパターン１０４をイオン注入マスクとして使用してＮ型の不純物、例えば燐（Ｐ）をイオン注入して基板１００内にベース領域１０６を形成する。この際、前記Ｎ型の不純物は１３０〜１８０ＫｅＶのエネルギーと３．０×１０13〜１．０×１０14ions／cm2 のドーズでイオン注入する。
【００１６】
図１０は第１絶縁膜１０８を形成する段階を示す。フォトレジストパターン１０４を除去し、基板１００上に第１絶縁膜１０８、例えばＬＴＯ（Low  Temperature Oxide）を２０００〜６０００Åの厚さを有するように形成する。この際、第１絶縁膜１０８はＨＴＯ（High Temperature Oxide）で形成することもでき、ＬＴＯまたはＨＴＯとＢＰＳＧの二重層として形成することもできる。
【００１７】
図１１はエミッタコンタクトホールｅ′を形成する段階を示す。基板１００のベース領域１０６の一部が露出されるように第１絶縁膜１０８を蝕刻する。ここで、エミッタコンタクトホールｅ′は、第１絶縁膜１０８を等方性蝕刻した後に異方性蝕刻することにより形成することもでき、また異方性蝕刻のみを施して形成することもできる。
【００１８】
図１２は第１導電層１１０を形成する段階を示す。エミッタコンタクトホールｅ′の形成されている前記結果物全面にポリシリコンを蒸着して５００〜２０００Å厚さの第１導電層１１０を形成する。次いで、第１導電層１１０にＰ型の不純物、例えばホウ素（Ｂ）をイオン注入し８００〜９５０℃の温度の窒素雰囲気でアニーリングを行う。このアニーリングにより、前記ホウ素不純物は第１導電層１１０から第１導電層１１０と隣接している基板のベース領域１０６中へと拡散されてベース領域１０６内にエミッタ領域１１３を形成する。この際、前記ホウ素不純物は５０〜１００ＫｅＶのエネルギーと２．０×１０15〜６．０×１０17ions／cm2 のドーズでイオン注入する。ここで、前記アニーリングは６００℃以上の温度でＲＴＡ方法で行うことができ、第１導電層１１０を in-situポリシリコンで形成することもできる。
【００１９】
図１３はベースコンタクトホールｂ′およびコレクタコンタクトホールｃ′を形成する段階を示す。エミッタコンタクトホールｅ′の形成されている第１絶縁膜１０８および第１導電層１１０を基板１００のベース領域１０６とコレクタ領域１０２の一部が露出されるようにパターニングすることにより、ベースコンタクトホールｂ′およびコレクタコンタクトホールｃ′を形成する。この際、エミッタコンタクトホールｅ′を形成するときと同様に、ベースコンタクトホールｂ′およびコレクタコンタクトホールｃ′は第１導電層１１０および第１絶縁膜１０８を等方性蝕刻した後に異方性蝕刻して形成することもでき、また異方性蝕刻のみを施して形成することもできる。
【００２０】
図１４はエミッタコンタクト１１６、ベースコンタクト１１８およびコレクタコンタクト１２０を形成する段階を示す。前記結果物の全面に、エミッタコンタクト１１６、ベースコンタクト１１８およびコレクタコンタクト１２０を埋め込み、かつ第１導電層１１０上に一定の厚さを有するように第２導電層を蒸着する。次に、前記第２導電層をパターニングしてエミッタコンタクト１１６、ベースコンタクト１１８およびコレクタコンタクト１２０を形成する。このとき、エミッタポリシリコン層１１０も同時にパターニングされてポリシリコンエミッタ１１２が形成される。ここで、前記第２導電層はポリシリコン、 in-situドーピングポリシリコン、および金属シリサイド物質から選択されたいずれか１つであるのが望ましい。
【００２１】
なお、本発明は前記実施例に限定されるものではなく、本発明の思想を逸脱しない範囲内において種々の改変をなし得ることは無論である。
【００２２】
【効果】
以上で説明したように、本発明のポリシリコンエミッタを備えたＢＪＴ製造方法によると、エミッタ領域を薄く形成することにより、ベース−エミッタ接合キャパシタンスの増加を防止することができ、第２導電層のパターニング時にポリシリコンエミッタもセルフアラインされ同時にパターニングされるために、従来に比べて工程の単純化が可能であり、ポリシリコンエミッタのミスアラインが発生するおそれがない。
【図面の簡単な説明】
【図１】半導体基板上に形成された典型的なＢＪＴの垂直構造を示した断面図である。
【図２】  従来のポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図３】  従来のポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図４】  従来のポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図５】  従来のポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図６】  従来のポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図７】  従来のポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図８】  従来のポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図９】本発明によるポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図１０】本発明によるポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図１１】本発明によるポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図１２】本発明によるポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図１３】本発明によるポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【図１４】本発明によるポリシリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法を説明するための断面図である。
【符号の説明】
１００  半導体基板
１０２  コレクタ領域
１０４  フォトレジストパターン
１０６  ベース領域
１０８  第１絶縁膜
１１０  第１導電層
１１２  ポリシリコンエミッタ
１１３  エミッタ領域
１１６  エミッタコンタクト
１１８  ベースコンタクト
１２０  コレクタコンタクト
【図１】
0004276705.tif 000002
【図２】
0004276705.tif 000003
【図３】
0004276705.tif 000004
【図４】
0004276705.tif 000005
【図５】
0004276705.tif 000006
【図６】
0004276705.tif 000007
【図７】
0004276705.tif 000008
【図８】
0004276705.tif 000009
【図９】
0004276705.tif 000010
【図１０】
0004276705.tif 000011
【図１１】
0004276705.tif 000012
【図１２】
0004276705.tif 000013
【図１３】
0004276705.tif 000014
【図１４】
0004276705.tif 000015