(57)【特許請求の範囲】
【請求項１】
ワード線の選択動作及び読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクと、
アドレス信号の所定ビットをデコードして、対応するバンク選択信号を選択的に有効レベルとするバンク選択回路と、
上記複数のバンクに共通に設けられ、上記ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を選択的に生成するロウ制御回路と、
上記バンクに対応して設けられ、上記バンク選択信号及び制御信号に従って選択的にセット状態又はリセット状態とされるフリップフロップをそれぞれ含む複数のバンク制御回路とを具備し、
上記制御信号は、
バンクアクティブコマンドの入力を受けて所定のタイミングで選択的に有効レベルとされるバンク活性化制御信号と、
該バンク活性化制御信号に所定時間遅れて有効レベルとされる第１のセンスアンプ駆動制御信号と、
該第１のセンスアンプ駆動制御信号に所定時間遅れて有効レベルとされる第２のセンスアンプ駆動制御信号と、
バンクプリチャージコマンドの入力を受けて所定のタイミングで選択的に有効レベルとされるバンクプリチャージ制御信号とを含むものであって、
上記フリップフロップは、
上記バンク活性化制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にセット状態とされ、上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第１のフリップフロップと、
該第１のフリップフロップがセット状態にありかつ上記第１のセンスアンプ駆動制御信号が有効レベルとされることで選択的にセット状態とされ、該第１のフリップフロップがリセット状態にあり上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第２のフリップフロップと、
該第２のフリップフロップがセット状態にありかつ上記第２のセンスアンプ駆動制御信号が有効レベルとされることで選択的にセット状態とされ、該第１のフリップフロップがリセット状態にあり上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第３のフリップフロップとを含むものであることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記バンクアクティブコマンド及びバンクプリチャージコマンドは、上記複数のバンクのいずれかを択一的に指定しつつ入力されるものであって、
上記第１ないし第３のフリップフロップを選択的にセット状態又はリセット状態とするための動作は、上記指定されたバンクにおいて択一的に行われるものであることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は請求項２において、
上記半導体記憶装置は、さらに、
アドレス信号の所定ビットに従ってプリデコード信号を対応する組み合わせで選択的に有効レベルとするＸプリデコーダを具備するものであって、
上記バンクのそれぞれは、
上記第１のフリップフロップがセット状態にありかつ上記プリデコード信号が対応するワード線を指定する組み合わせとされることで選択的にセット状態とされ、上記第１のフリップフロップがセット状態にありかつ上記バンクプリチャージ制御信号が有効レベルとされることで選択的にリセット状態とされるワード線選択ラッチを含むものであることを特徴とする半導体記憶装置。
【請求項４】
請求項１，請求項２又は請求項３において、
上記半導体記憶装置は、シンクロナスＤＲＡＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、複数のバンクを備えるシンクロナスＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）ならびにそのチップサイズの縮小及び低コスト化に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子配置されるダイナミック型メモリセルを含むメモリアレイをその基本構成要素とし、所定のクロック信号に従って同期動作するシンクロナスＤＲＡＭがある。シンクロナスＤＲＡＭは、メモリアレイ，センスアンプならびにＸアドレスデコーダ等をそれぞれ含み、ワード線の選択動作や読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクを備えることが多い。
【０００３】
【発明が解決しようとする課題】
複数のバンクを備えるシンクロナスＤＲＡＭにおいて、各バンクは、例えばバンクアクティブコマンドが入力されかつアドレス信号の所定ビットつまりバンクアドレス信号が対応する組み合わせとされることで活性状態とされ、Ｘアドレスデコーダによる指定ワード線の選択動作と、選択ワード線に結合された複数のメモリセルから対応するビット線に出力される読み出し信号のセンスアンプによる増幅動作を開始する。そして、バンクプリチャージコマンドが入力されかつバンクアドレス信号が対応する組み合わせとされることで活性状態を解かれ、選択ワード線を非選択状態に戻し、センスアンプによる増幅動作を停止する。
【０００４】
言い換えるならば、バンクアクティブコマンドによるバンクの活性化及びバンクプリチャージコマンドによるその非活性化は、バンクアドレスを指定しつつ択一的に行われる訳であるが、従来のシンクロナスＤＲＡＭでは、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するための制御回路がバンクごとに設けられ、しかもこれらの制御回路は、組合せ回路を中心とするいわゆるドミノ形式の回路とされる。このため、シンクロナスＤＲＡＭのバンク制御に必要な回路のハードウェア量がいたずらに増大し、シンクロナスＤＲＡＭのチップサイズが大きくなって、その低コスト化が制約を受けている。
【０００５】
この発明の目的は、複数のバンクを備えるシンクロナスＤＲＡＭ等のバンク制御に必要な回路のハードウェア量を削減して、該シンクロナスＤＲＡＭ等のチップサイズを縮小し、その低コスト化を図ることにある。
【０００６】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、ワード線の選択動作及び読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクを備えるシンクロナスＤＲＡＭ等の半導体記憶装置において、バンクアドレス信号をデコードして対応するバンク選択信号を択一的に有効レベルとするバンク選択回路と、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するロウ制御回路とを全バンクに共通に設けるとともに、上記バンク選択信号及び制御信号に従って選択的にセット状態又はリセット状態とされるフリップフロップをそれぞれ含むバンク制御回路を各バンクに対応して設け、これらのフリップフロップの状態と上記制御信号とをもとに、指定バンクを選択的に活性化し又は非活性化する。
上記制御信号は、バンクアクティブコマンドの入力を受けて所定のタイミングで選択的に有効レベルとされるバンク活性化制御信号と、該バンク活性化制御信号に所定時間遅れて有効レベルとされる第１のセンスアンプ駆動制御信号と、該第１のセンスアンプ駆動制御信号に所定時間遅れて有効レベルとされる第２のセンスアンプ駆動制御信号と、バンクプリチャージコマンドの入力を受けて所定のタイミングで選択的に有効レベルとされるバンクプリチャージ制御信号とを含む。上記フリップフロップは、上記バンク活性化制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にセット状態とされ、上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第１のフリップフロップと、該第１のフリップフロップがセット状態にありかつ上記第１のセンスアンプ駆動制御信号が有効レベルとされることで選択的にセット状態とされ、該第１のフリップフロップがリセット状態にあり上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第２のフリップフロップと、該第２のフリップフロップがセット状態にありかつ上記第２のセンスアンプ駆動制御信号が有効レベルとされることで選択的にセット状態とされ、該第１のフリップフロップがリセット状態にあり上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第３のフリップフロップとを含む。
【０００８】
上記手段によれば、バンク制御に必要な回路の大半を、全バンクで共有し、コマンド入力時に時分割的に利用して、その所要ハードウェア量を大幅に削減することができる。この結果、複数のバンクを備えるシンクロナスＤＲＡＭ等のチップサイズを縮小し、その低コスト化を図ることができる。
【０００９】
【発明の実施の形態】
図１には、この発明が適用されたシンクロナスＤＲＡＭ（半導体記憶装置）の一実施例のブロック図が示され、図２には、その一実施例の基板配置図が示されている。両図をもとに、まずこの実施例のシンクロナスＤＲＡＭの構成及び動作ならびに基板配置の概要について説明する。なお、図１の各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。また、シンクロナスＤＲＡＭの基板配置に関する以下の記述では、図２の位置関係をもって半導体基板面上での上下左右を表す。
【００１０】
図１において、この実施例のシンクロナスＤＲＡＭは、特に制限されないが、８個のバンクＢＡＮＫ０〜ＢＡＮＫ７と、これらのバンクに共通に設けられるインターフェイス部ＩＦとを備える。このうち、バンクＢＡＮＫ０〜ＢＡＮＫ７のそれぞれは、その中心となるメモリアレイＡＲＹ０〜ＡＲＹ７と、直接周辺回路となるＸアドレスデコーダＸＤ０〜ＸＤ７，メインアンプＭＡ０〜ＭＡ７，バンク制御回路ＢＣ０〜ＢＣ７ならびに図示されないセンスアンプＳＡ０〜ＳＡ７とを含む。また、インターフェイス部ＩＦは、データ入出力端子ＩＯ０〜ＩＯ１５に結合されるデータ入出力回路ＩＯと、アドレス入力端子Ａ０〜Ａｉに結合されるカラムアドレスバッファＣＢ，モードレジスタＭＲ，ロウアドレスバッファＲＢならびにバンクアドレスバッファＢＢとを含み、さらにメモリ制御のためのタイミング制御回路ＣＴ，ロウ制御回路ＲＣならびにカラム制御回路ＣＣと、ロウアドレスバッファＲＢに結合されるＸプリデコーダＰＸとを含む。
【００１１】
各バンクを構成するメモリアレイＡＲＹ０〜ＡＲＹ７は、図の垂直方向に平行して配置される所定数のワード線と、図の水平方向に平行して配置される所定数組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミック型メモリセルがそれぞれ格子状に配置される。
【００１２】
この実施例において、シンクロナスＤＲＡＭは、特に制限されないが、いわゆる階層ワード線方式をとり、メモリアレイＡＲＹ０〜ＡＲＹ７を構成するワード線は、各ワード線がその延長方向に分割されてなるサブワード線と、隣接する８本のサブワード線に共通に設けられメモリアレイＡＲＹ０〜ＡＲＹ７の下端から上端へ通して配置されるメインワード線とからなる。このため、ＸアドレスデコーダＸＤ０〜ＸＤ７は、各メインワード線に対応して設けられる単位メインワード線駆動回路と、各サブワード線に対応して設けられる単位サブワード線駆動回路とを含み、ワード線方向に分割されたメモリアレイＡＲＹ０〜ＡＲＹ７の間には、これらの単位メインワード線駆動回路及び単位サブワード線駆動回路の出力信号を組み合わせて対応するサブワード線を択一的に選択状態とするための図示されないサブワード線駆動回路ＳＤ０〜ＳＤ７が、ワード線方向に分割して設けられる。ＸアドレスデコーダＸＤ０〜ＸＤ７ならびにサブワード線駆動回路ＳＤ０〜ＳＤ７の具体的構成については、後で詳細に説明する。
【００１３】
一方、この実施例のシンクロナスＤＲＡＭは、いわゆるシェアドセンス方式をとり、各バンクを構成するメモリアレイＡＲＹ０〜ＡＲＹ７は、図２に示されるように、対応するバンク制御回路ＢＣ０〜ＢＣ７をはさむ上下２対のメモリアレイＡＲＹ０ＵＬ〜ＡＲＹ７ＵＬとＡＲＹ０ＵＲ〜ＡＲＹ７ＵＲならびにＡＲＹ０ＤＬ〜ＡＲＹ７ＤＬとＡＲＹ０ＤＲ〜ＡＲＹ７ＤＲに分割される。各対のメモリアレイＡＲＹ０ＵＬ〜ＡＲＹ７ＵＬとＡＲＹ０ＵＲ〜ＡＲＹ７ＵＲならびにＡＲＹ０ＤＬ〜ＡＲＹ７ＤＬとＡＲＹ０ＤＲ〜ＡＲＹ７ＤＲの中間には、センスアンプＳＡ０〜ＳＡ７が分割されてなるセンスアンプＳＡ０Ｕ〜ＳＡ７ＵならびにＳＡ０Ｄ〜ＳＡ７Ｄが配置される。また、バンク制御回路ＢＣ０〜ＢＣ７の上下には、ＸアドレスデコーダＸＤ０〜ＸＤ７が分割されてなるＸアドレスデコーダＸＤ０Ｕ〜ＸＤ７ＵならびにＸＤ０Ｄ〜ＸＤ７Ｄが配置される。
【００１４】
なお、半導体基板ＣＨＩＰの縦の中心線に沿った領域には、ＸプリデコーダＰＸ及びロウ制御回路ＲＣを含むインターフェイス部ＩＦが配置される。
【００１５】
図１に戻ろう。各バンクのＸアドレスデコーダＸＤ０〜ＸＤ７には、インターフェイス部ＩＦのＸプリデコーダＰＸから直接、あるいはバンク制御回路ＢＣ０〜ＢＣ７を介して所定ビットのプリデコード信号が供給されるとともに、対応するバンク制御回路ＢＣ０〜ＢＣ７から各種の内部制御信号が供給される。また、バンク制御回路ＢＣ０〜ＢＣ７には、インターフェイス部ＩＦのロウ制御回路ＲＣからバンク活性化制御信号ＡＣＴ，バンクプリチャージ制御信号ＰＲＥならびにセンスアンプ駆動制御信号（第１のセンスアンプ駆動制御信号）ＳＡＥ１及びＳＡＥ２（第２のセンスアンプ駆動制御信号）が共通に供給されるとともに、バンク選択回路ＢＳから対応するバンク選択信号ＢＡ０〜ＢＡ７がそれぞれ供給される。バンク選択回路ＢＳには、インターフェイス部ＩＦのバンクアドレスバッファＢＢから所定ビットのバンクアドレス信号が供給される。
【００１６】
一方、インターフェイス部ＩＦのＸプリデコーダＰＸには、アドレス入力端子Ａ０〜Ａｉから図示されないアドレスバッファとロウアドレスバッファＲＢとを介して所定ビットのロウアドレス信号が供給され、バンクアドレスバッファＢＢには、アドレス入力端子Ａ０〜Ａｉから上記アドレスバッファを介して所定ビットのバンクアドレス信号が供給される。また、ロウ制御回路ＲＣには、タイミング制御回路ＣＴから各種のタイミング制御信号が供給されるとともに、モードレジスタＭＲから各種のモード制御信号が供給される。
【００１７】
インターフェイス部ＩＦのＸプリデコーダＰＸは、アドレス入力端子Ａ０〜Ａｉからアドレスバッファ及びロウアドレスバッファＲＢを介して供給されるロウアドレス信号を１ビット又は２ビットずつ組み合わせてデコードし、２ビット又は４ビットからなるプリデコード信号を生成して、バンクＢＡＮＫ０〜ＢＡＮＫ７のＸアドレスデコーダＸＤ０〜ＸＤ７ならびにバンク制御回路ＢＣ０〜ＢＣ７に供給する。また、ロウ制御回路ＲＣは、タイミング制御回路ＣＴから供給されるタイミング制御信号とモードレジスタＭＲから供給されるモード制御信号とをもとに、バンクＢＡＮＫ０〜ＢＡＮＫ７のワード線の選択動作及び読み出し信号の増幅動作に必要なバンク活性化制御信号ＡＣＴ，バンクプリチャージ制御信号ＰＲＥならびにセンスアンプ駆動制御信号ＳＡＥ１〜ＳＡＥ２を生成して、各バンクのバンク制御回路ＢＣ０〜ＢＣ７に供給する。
【００１８】
バンクＢＡＮＫ０〜ＢＡＮＫ７のバンク制御回路ＢＣ０〜ＢＣ７は、ロウ制御回路ＲＣから供給されるバンク活性化制御信号ＡＣＴ，バンクプリチャージ制御信号ＰＲＥならびにセンスアンプ駆動制御信号ＳＡＥ１〜ＳＡＥ２と、バンク選択回路ＢＳから供給されるバンク選択信号ＢＡ０〜ＢＡ７とをもとに、実質的なワード線の選択動作及び読み出し信号の増幅動作に必要な各種の内部制御信号を選択的に生成して、ＸアドレスデコーダＸＤ０〜ＸＤ７ならびにセンスアンプＳＡ０〜ＳＡ７に供給する。また、対応するバンク選択信号ＢＡ０〜ＢＡ７に従って、ＸプリデコーダＰＸから供給される所定のプリデコード信号をゲート制御して、対応するＸアドレスデコーダＸＤ０〜ＸＤ７に伝達する。バンク制御回路ＢＣ０〜ＢＣ７の具体的構成及び動作については、後で詳細に説明する。
【００１９】
各バンクのＸアドレスデコーダＸＤ０〜ＸＤ７は、ＸプリデコーダＰＸから直接、あるいはバンク制御回路ＢＣ０〜ＢＣ７を介して供給されるプリデコード信号と、バンク制御回路ＢＣ０〜ＢＣ７から供給される内部制御信号とをもとにサブワード線選択駆動信号及びメインワード線駆動信号を選択的に形成する。これらのサブワード線選択駆動信号及びメインワード線駆動信号は、前述のように、サブワード線駆動回路ＳＤ０〜ＳＤ７により組み合わされ、これを受けてメモリアレイＡＲＹ０〜ＡＲＹ７の指定されたサブワード線が択一的に選択レベルとされる。ＸアドレスデコーダＸＤ０〜ＸＤ７ならびにサブワード線駆動回路ＳＤ０〜ＳＤ７の具体的構成及び動作については、後で詳細に説明する。
【００２０】
次に、バンクＢＡＮＫ０〜ＢＡＮＫ７のメモリアレイＡＲＹ０〜ＡＲＹ７を構成する相補ビット線は、対応する図示されないセンスアンプＳＡ０〜ＳＡ７にそれぞれ結合される。各バンクのセンスアンプＳＡ０〜ＳＡ７には、ＹアドレスデコーダＹＤから所定ビットのビット線選択信号が共通に供給されるとともに、対応するバンク制御回路ＢＣ０〜ＢＣ７から所定のセンスアンプ駆動信号が供給される。また、ＹアドレスデコーダＹＤには、アドレス入力端子Ａ０〜Ａｉからインターフェイス部ＩＦのアドレスバッファ及びカラムアドレスバッファＣＢを介して、所定ビットのカラムアドレス信号が供給される。
【００２１】
インターフェイス部ＩＦのカラムアドレスバッファＣＢは、図示されない所定ビットのバイナリーカウンタを含む。このバイナリーカウンタは、アドレス入力端子Ａ０〜Ａｉからアドレスバッファを介して入力されるカラムアドレス信号を取り込み、保持するとともに、これらのカラムアドレス信号を計数初期値として歩進動作を行い、その出力をＹアドレスデコーダＹＤに供給する。また、ＹアドレスデコーダＹＤは、カラムアドレスバッファＣＢから供給されるカラムアドレス信号をデコードして、上記センスアンプＳＡ０〜ＳＡ７に対するビット線選択信号の対応するビットを択一的にハイレベルとする。
【００２２】
各バンクのセンスアンプＳＡ０〜ＳＡ７は、メモリアレイＡＲＹ０〜ＡＲＹ７の各相補ビット線に対応して設けられる所定数の単位回路を含み、これらの単位回路のそれぞれは、一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路とＮチャンネル型の一対のスイッチＭＯＳＦＥＴとを含む。
【００２３】
センスアンプＳＡ０〜ＳＡ７の各単位回路の単位増幅回路は、対応するバンク制御回路ＢＣ０〜ＢＣ７から供給されるセンスアンプ駆動信号の有効レベルを受けて選択的に動作状態となり、メモリアレイＡＲＹ０〜ＡＲＹ７の選択ワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。また、各単位回路のスイッチＭＯＳＦＥＴは、ＹアドレスデコーダＹＤから供給されるビット線選択信号の対応するビットの有効レベルを受けて１６組ずつ選択的にオン状態となり、メモリアレイＡＲＹ０〜ＡＲＹ７の対応する１６組の相補ビット線とメインアンプＭＡ０〜ＭＡ７の対応する単位回路との間を選択的に接続状態とする。
【００２４】
メインアンプＭＡ０〜ＭＡ７は、１６個の単位回路を備え、これらの単位回路のそれぞれは、ライトアンプ及びリードアンプを含む。このうち、各単位回路のライトアンプの出力端子及びリードアンプの入力端子は、対応するセンスアンプＳＡ０〜ＳＡ７に結合され、各単位回路のライトアンプの入力端子及びリードアンプの出力端子は、データバスＤＢ０〜ＤＢ１５を介してインターフェイス部ＩＦのデータ入出力回路ＩＯの対応する単位回路に結合される。
【００２５】
インターフェイス部ＩＦのデータ入出力回路ＩＯは、データバスＤＢ０〜ＤＢ１５に対応して設けられる１６個の単位回路を備え、これらの単位回路のそれぞれは、入力バッファ及び出力バッファを含む。このうち、各単位回路の入力バッファの出力端子及び出力バッファの入力端子は、対応するデータバスＤＢ０〜ＤＢ１５に結合され、各単位回路の入力バッファの入力端子及び出力バッファの出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ１５に結合される。
【００２６】
データ入出力回路ＩＯの各単位回路の入力バッファは、シンクロナスＤＲＡＭが書き込みモードで選択状態とされるとき、外部のアクセス装置からデータ入出力端子ＩＯ０〜ＩＯ１５を介して入力される１６ビットの書き込みデータを取り込み、保持するとともに、データバスＤＢ０〜ＤＢ１５を介して各バンクのメインアンプＭＡ０〜ＭＡ７の対応する単位回路のライトアンプに伝達する。このとき、メモリアレイＭＡ０〜ＭＡ７の各単位回路のライトアンプは、データ入出力回路ＩＯの対応する単位回路の入力バッファからデータバスＤＢ０〜ＤＢ１５を介して伝達される書き込みデータを所定の相補書き込み信号に変換した後、メモリアレイＡＲＹ０〜ＡＲＹ７の１６個の選択メモリセルに書き込む。
【００２７】
一方、メインアンプＭＡ０〜ＭＡ７の各単位回路のリードアンプは、シンクロナスＤＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＡＲＹ０〜ＡＲＹ７の１６個の選択メモリセルから出力される読み出し信号をそれぞれ増幅した後、データバスＤＢ０〜ＤＢ１５を介してデータ入出力回路ＩＯの対応する単位回路の出力バッファに伝達する。このとき、データ入出力回路ＩＯの各単位回路の出力バッファは、メインアンプＭＡ０〜ＭＡ７の対応する単位回路のリードアンプからデータバスＤＢ０〜ＤＢ１５を介して伝達される読み出しデータを、データ入出力端子Ｄ０〜Ｄ１５を介して外部に出力する。
【００２８】
インターフェイス部ＩＦのカラム制御回路ＣＣは、タイミング制御回路ＣＴから供給される各種のタイミング制御信号と、モードレジスタＭＲから供給される各種のモード制御信号とをもとに、書き込みデータの入力又は書き込み動作あるいは読み出しデータの増幅又は出力動作に必要な各種制御信号を選択的に形成して、データ入出力回路ＩＯならびに各バンクのメインアンプＭＡ０〜ＭＡ７に供給する。また、タイミング制御回路ＣＴは、外部のアクセス装置から供給されるクロック信号ＣＬＫ，クロックイネーブル信号ＣＫＥ，チップ選択信号ＣＳＢ（ここで、それが有効とされるとき選択的にロウレベルとされる反転信号等については、その名称の末尾にＢを付して表す。以下同様），ロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢならびにデータマスク信号ＤＱＭと、モードレジスタＭＲから供給される各種のモード制御信号とをもとに各種のタイミング制御信号を選択的に形成し、ロウ制御回路ＲＣを含むシンクロナスＤＲＡＭの各部に供給する。
【００２９】
図３には、図１のシンクロナスＤＲＡＭのロウ系制御部の一実施例の制御系統図が示されている。また、図４には、図１のシンクロナスＤＲＡＭに含まれるバンク制御回路ＢＣ０の一実施例の回路図が示され、図５及び図６には、ＸアドレスデコーダＸＤ０及びサブワード線駆動回路ＳＤ０の一実施例の部分的な回路図がそれぞれ示されている。さらに、図７には、図１のシンクロナスＤＲＡＭの一実施例の信号波形図が示されている。これらの図をもとに、この実施例のシンクロナスＤＲＡＭのロウ系制御部の制御系統と、バンク制御回路ＢＣ０〜ＢＣ７，ＸアドレスデコーダＸＤ０〜ＸＤ７ならびにサブワード線駆動回路ＳＤ０〜ＳＤ７の具体的構成及び動作ならびにその特徴について説明する。
【００３０】
なお、以下の回路図において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。また、図４では、バンク制御回路ＢＣ０の説明をもってバンク制御回路ＢＣ０〜ＢＣ７を説明し、図５では、ＸアドレスデコーダＸＤ０の説明をもってＸアドレスデコーダＸＤ０〜ＸＤ７を説明し、図６では、サブワード線駆動回路ＳＤ０の説明をもってサブワード線駆動回路ＳＤ０〜ＳＤ７を説明する。さらに、図７では、バンクＢＡＮＫ０及びＢＡＮＫ３が連続して活性化された後、所定時間をおいて順次非活性化される場合を例示した。各図において、メモリアレイ，Ｘアドレスデコーダ，サブワード線駆動回路ならびにセンスアンプは、前述のように、実際にはそれぞれ所定の組み合わせで分割配置されるが、煩雑を避けるため、単一のものとして示した。
【００３１】
まず、図３において、バンク制御回路ＢＣ０には、前述のように、インターフェイス部ＩＦのロウ制御回路ＲＣからバンク活性化制御信号ＡＣＴ，バンクプリチャージ制御信号ＰＲＥならびにセンスアンプ駆動制御信号ＳＡＥ０〜ＳＡＥ１が供給されるとともに、バンク選択回路ＢＳから対応するバンク選択信号ＢＡ０が供給され、さらにＸプリデコーダＰＸから４ビットのプリデコード信号ＡＸ００〜ＡＸ０３と、２ビットのプリデコード信号ＡＸ２０〜ＡＸ２１と、４ビットのプリデコード信号ＡＸ３０〜ＡＸ３３とが供給される。
【００３２】
バンク制御回路ＢＣ０は、バンク活性化制御信号ＡＣＴ，バンクプリチャージ制御信号ＰＲＥならびにバンク選択信号ＢＡ０をもとに、内部制御信号ＷＰＨＭ０Ｂ，ＢＳＤ０ならびにＸＤＰＨ０を選択的に形成して、ＸアドレスデコーダＸＤ０の単位サブワード線選択回路ＵＸＤＳ及び単位メインワード線選択回路ＵＸＤＭに供給するとともに、上記各制御信号とセンスアンプ駆動制御信号ＳＡＥ０及びＳＡＥ１とをもとに、センスアンプ駆動信号ＳＡＮ０ならびにＳＡＰ１０及びＳＡＰ２０を選択的に形成して、センスアンプＳＡ０に供給する。また、ＸプリデコーダＰＸから供給されるプリデコード信号ＡＸ００〜ＡＸ０３，ＡＸ２０〜ＡＸ２１ならびにＡＸ３０〜ＡＸ３３を、バンク活性化制御信号ＡＣＴ及びバンク選択信号ＢＡ０に従ってゲート制御して、プリデコード信号ＡＸ０００〜ＡＸ０３０，ＡＸ２００〜ＡＸ２１０ならびにＡＸ３００〜ＡＸ３３０を選択的に形成し、ＸアドレスデコーダＸＤ０の単位サブワード線選択回路ＵＸＤＳ及び単位メインワード線選択回路ＵＸＤＭに供給する。
【００３３】
なお、バンク活性化制御信号ＡＣＴは、特に制限されないが、図７のサイクルｃｙ１及びｃｙ２に例示されるように、シンクロナスＤＲＡＭがバンクアクティブコマンドＡＣＴで選択状態とされるとき、クロック信号ＣＬＫのハイレベルへの立ち上がりから所定時間が経過した時点で一時的にハイレベルとされ、このバンク活性化制御信号ＡＣＴのハイレベルからさらに所定時間が経過した時点で、センスアンプ駆動制御信号ＳＡＥ１及びＳＡＥ２が順次所定時間をおいて一時的にハイレベルとされる。また、バンクプリチャージ制御信号ＰＲＥは、サイクルｃｙ３及びｃｙ４に例示されるように、シンクロナスＤＲＡＭがバンクプリチャージコマンドＰＲＥで選択状態とされるとき、クロック信号ＣＬＫの立ち上がりから所定時間が経過した時点で一時的にハイレベルとされる。
【００３４】
さらに、バンク選択信号ＢＡ０は、図７のサイクルｃｙ１及びｃｙ３に例示されるように、シンクロナスＤＲＡＭがバンクアクティブコマンドＡＣＴ又はバンクプリチャージコマンドＰＲＥで選択状態とされ、かつバンクアドレス信号がバンクＢＡＮＫ０を指定する組み合わせで入力されるとき、所定のタイミングで択一的にハイレベルとされる。ちなみに、バンク選択信号ＢＡ３は、サイクルｃｙ２及びｃｙ４に例示されるように、シンクロナスＤＲＡＭがバンクアクティブコマンドＡＣＴ又はバンクプリチャージコマンドＰＲＥで選択状態とされ、かつバンクアドレス信号がバンクＢＡＮＫ３を指定する組み合わせで入力されるとき、所定のタイミングで択一的にハイレベルとされる。
【００３５】
次に、ＸアドレスデコーダＸＤ０の単位サブワード線選択回路ＵＸＤＳは、バンク制御回路ＢＣから供給される内部制御信号ＷＰＨＭ０Ｂ，ＢＳＤ０ならびにＸＤＰＨ０と、プリデコード信号ＡＸ０００〜ＡＸ０３０ならびにＡＸ２００〜ＡＸ２１０とをもとに、反転信号であるサブワード線選択駆動信号ＸＤ０００Ｂ〜ＸＤ０７０Ｂを択一的に形成し、サブワード線駆動回路ＳＤ０に供給する。また、単位メインワード線選択回路ＵＸＤＭは、バンク制御回路ＢＣから供給される内部制御信号ＷＰＨＭ０Ｂ，ＢＳＤ０，ＸＤＰＨ０ならびにプリデコード信号ＡＸ３００〜ＡＸ３３０と、ＸプリデコーダＰＸから直接供給されるプリデコード信号ＡＸ５０〜ＡＸ５３ならびにＡＸ７０〜ＡＸ７３とをもとに、やはり反転信号であるメインワード線駆動信号ＭＷ００Ｂを選択的に形成し、例えばメモリアレイＡＲＹ０Ｌのすべてのサブワード線駆動回路に供給する。
【００３６】
サブワード線駆動回路ＳＤ０は、ＸアドレスデコーダＸＤ０の単位サブワード線選択回路ＵＸＤＳから供給されるサブワード線選択駆動信号ＸＤ０００Ｂ〜ＸＤ０７０Ｂと、単位メインワード線選択回路ＵＸＤＭから供給されるメインワード線駆動信号ＭＷ００Ｂとを組み合わせて、メモリアレイＡＲＹ０Ｒの対応するサブワード線ＳＷ００〜ＳＷ７０を択一的に所定の選択レベルとする。
【００３７】
一方、センスアンプＳＡ０は、前述のように、両側に配置されるメモリアレイＡＲＹ０Ｌ及びＡＲＹ０Ｒの各相補ビット線に対応して設けられ、一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路を含む所定数の単位回路を備える。各単位回路を構成する単位増幅回路は、バンク制御回路ＢＣ０から供給されるセンスアンプ駆動信号ＳＡＮ０が有効レベルつまり接地電位ＶＳＳのようなロウレベルとされ、かつセンスアンプ駆動信号ＳＡＰ１０及びＳＡＰ２０が所定時間をおいて順次有効レベルつまり所定のハイレベルとされることで選択的に動作状態となり、メモリアレイＡＲＹ０Ｌの選択ワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの２値読み出し信号とする。
【００３８】
ここで、バンク制御回路ＢＣ０は、特に制限されないが、図４に示されるように、３個のセットリセット型フリップフロップＦＦ１（第１のフリップフロップ），ＦＦ２（第２のフリップフロップ）ならびにＦＦ３（第３のフリップフロップ）と、合計１７個の２入力アンドゲートＡＧ１〜ＡＧ１７と、所定の論理ゲートが組み合わされてなる制御信号生成回路ＣＳＧとを含む。このうち、フリップフロップＦＦ１のセット入力端子Ｓには、アンドゲートＡＧ１の出力信号が供給され、そのリセット入力端子Ｒには、アンドゲートＡＧ２の出力信号が供給される。アンドゲートＡＧ１の一方の入力端子には、ロウ制御回路ＲＣからバンク活性化制御信号ＡＣＴが供給され、その他方の入力端子には、バンク選択回路ＢＳからバンク選択信号ＢＡ０が供給される。また、アンドゲートＡＧ２の一方の入力端子には、ロウ制御回路ＲＣからバンクプリチャージ制御信号ＰＲＥが供給され、その他方の入力端子には、バンク選択信号ＢＡ０が供給される。
【００３９】
一方、フリップフロップＦＦ２のセット入力端子Ｓには、アンドゲートＡＧ３の出力信号が供給され、そのリセット入力端子Ｒには、アンドゲートＡＧ４の出力信号が供給される。また、フリップフロップＦＦ３のセット入力端子Ｓには、アンドゲートＡＧ５の出力信号が供給され、そのリセット入力端子Ｒには、上記アンドゲートＡＧ４の出力信号が供給される。アンドゲートＡＧ３の一方の入力端子には、フリップフロップＦＦ１の非反転出力信号Ｑつまり内部信号ＡＣＴＦ０が供給され、その他方の入力端子には、ロウ制御回路ＲＣからセンスアンプ駆動制御信号ＳＡＥ１が供給される。また、アンドゲートＡＧ４の一方の入力端子には、フリップフロップＦＦ１の非反転出力信号Ｑの反転信号が供給され、その他方の入力端子には、アンドゲートＡＧ２の出力信号が供給される。さらに、アンドゲートＡＧ５の一方の入力端子には、フリップフロップＦＦ２の非反転出力信号Ｑつまり内部信号ＳＡＥ１Ｆ０が供給され、その他方の入力端子には、ロウ制御回路ＲＣからセンスアンプ駆動制御信号ＳＡＥ２が供給される。
【００４０】
これにより、バンク制御回路ＢＣ０のフリップフロップＦＦ１は、バンク活性化制御信号ＡＣＴが有効レベルつまりハイレベルとされ、かつバンク選択信号ＢＡ０が有効レベルつまりハイレベルされたことを受けてアンドゲートＡＧ１の出力信号がハイレベルとされるとき、すなわち、図７のサイクルｃｙ１に例示されるように、対応するバンクＢＡＮＫ０を指定しながらバンクアクティブコマンドＡＣＴが入力されることで選択的にセット状態とされ、これを受けてその非反転出力信号Ｑつまり内部信号ＡＣＴＦ０がハイレベルとされる。
【００４１】
また、フリップフロップＦＦ２は、フリップフロップＦＦ１がセット状態にあってその非反転出力信号Ｑつまり内部信号ＡＣＴＦ０がハイレベルとされ、かつセンスアンプ駆動制御信号ＳＡＥ１が有効レベルつまりハイレベルとされたことを受けてアンドゲートＡＧ３の出力信号がハイレベルとされるとき選択的にセット状態とされ、これを受けてその非反転出力信号Ｑつまり内部信号ＳＡＥ１Ｆ０がハイレベルとされる。さらに、フリップフロップＦＦ３は、フリップフロップＦＦ２がセット状態にあってその非反転出力信号Ｑつまり内部信号ＳＡＥ１Ｆ０がハイレベルとされ、かつセンスアンプ駆動制御信号ＳＡＥ２が有効レベルつまりハイレベルとされたことを受けてアンドゲートＡＧ５の出力信号がハイレベルとされるとき選択的にセット状態とされ、これを受けてその非反転出力信号Ｑつまり内部信号ＳＡＥ２Ｆ０がハイレベルとされる。
【００４２】
一方、バンク制御回路ＢＣ０のフリップフロップＦＦ１は、バンクプリチャージ制御信号ＰＲＥが有効レベルつまりハイレベルとされ、かつバンク選択信号ＢＡ０がハイレベルとされたことを受けてアンドゲートＡＧ２の出力信号がハイレベルとされるとき、すなわち、図７のサイクルｃｙ３に例示されるように、対応するバンクＢＡＮＫ０を指定しながらバンクプリチャージコマンドＰＲＥが入力されることで選択的にリセット状態とされ、これを受けてその非反転出力信号Ｑつまり内部信号ＡＣＴＦ０がロウレベルに戻される。
【００４３】
また、フリップフロップＦＦ２及びＦＦ３は、フリップフロップＦＦ１がリセット状態にあってその非反転出力信号Ｑつまり内部信号ＡＣＴＦ０の反転信号がハイレベルとされ、かつアンドゲートＡＧ２の出力信号がハイレベル、つまり対応するバンクＢＡＮＫ０を指定しながらバンクプリチャージ制御信号ＰＲＥがハイレベルとされたのを受けてアンドゲートＡＧ４の出力信号がハイレベルとされるとき選択的にリセット状態とされ、これを受けてその非反転出力信号Ｑつまり内部信号ＳＡＥ１Ｆ０及びＳＡＥ２Ｆ０がロウレベルに戻される。
【００４４】
フリップフロップＦＦ１〜ＦＦ３の非反転出力信号Ｑつまり内部信号ＡＣＴＦ０，ＳＡＥ１Ｆ０ならびにＳＡＥ２Ｆ０は、制御信号生成回路ＣＳＧに供給される。この制御信号生成回路ＣＳＧには、さらに、アンドゲートＡＧ６及びＡＧ７の出力信号つまり内部信号ＡＣＴ０及びＰＲＥ０が供給される。このうち、アンドゲートＡＧ６の一方の入力端子には、ロウ制御回路ＲＣからバンク活性化制御信号ＡＣＴが供給され、その他方の入力端子には、バンク選択回路ＢＳから対応するバンク選択信号ＢＡ０が供給される。また、アンドゲートＡＧ７の一方の入力端子には、ロウ制御回路ＲＣからバンクプリチャージ制御信号ＰＲＥが供給され、その他方の入力端子には、バンク選択信号ＢＡ０が供給される。
【００４５】
これにより、アンドゲートＡＧ６の出力信号つまり内部信号ＡＣＴ０は、バンク活性化制御信号ＡＣＴ及びバンク選択信号ＢＡ０がともにハイレベルとされるとき、すなわち、図７のサイクルｃｙ１に例示されるように、対応するバンクＢＡＮＫ０を指定しながらバンクアクティブコマンドＡＣＴが入力されたことを受けて選択的にハイレベルとされる。また、アンドゲートＡＧ７の出力信号つまり内部信号ＰＲＥ０は、バンクプリチャージ制御信号ＰＲＥ及びバンク選択信号ＢＡ０がともにハイレベルとされるとき、すなわち、図７のサイクルｃｙ３に例示されるように、バンクＢＡＮＫ０を指定しながらバンクプリチャージコマンドＰＲＥが入力されたことを受けて選択的にハイレベルとされる。
【００４６】
言うまでもなく、アンドゲートＡＧ６の出力信号たる内部信号ＡＣＴ０は、バンク活性化制御信号ＡＣＴがハイレベルとされる期間だけハイレベルとされ、内部信号ＡＣＴＦ０のように、バンク活性化制御信号ＡＣＴがロウレベルとされた後もハイレベルに保持される信号ではない。同様に、アンドゲートＡＧ７の出力信号たる内部信号ＰＲＥ０は、バンクプリチャージ制御信号ＰＲＥがハイレベルとされる期間だけハイレベルとされ、バンクプリチャージ制御信号ＰＲＥがロウレベルとされた後はロウレベルに戻される。
【００４７】
制御信号生成回路ＣＳＧは、フリップフロップＦＦ１〜ＦＦ３の非反転出力信号Ｑつまり内部信号ＡＣＴＦ０，ＳＡＥ１Ｆ０ならびにＳＡＥ２Ｆ０と、アンドゲートＡＧ６〜ＡＧ７の出力信号つまり内部信号ＡＣＴ０及びＰＲＥ０とをもとに、内部制御信号ＸＤＰＨ０，ＢＳＤ０ならびにＷＰＨＭ０Ｂと、センスアンプ駆動信号ＳＡＮ０，ＳＡＰ１０ならびにＳＡＰ２０とを選択的に形成する。このうち、内部制御信号ＸＤＰＨ０，ＢＳＤ０ならびにＷＰＨＭ０Ｂは、前述のように、ＸアドレスデコーダＸＤ０の単位サブワード線選択回路ＵＸＤＳ及び単位メインワード線選択回路ＵＸＤＭに供給され、センスアンプ駆動信号ＳＡＮ０，ＳＡＰ１０ならびにＳＡＰ２０は、センスアンプＳＡ０に供給される。
【００４８】
なお、制御信号生成回路ＣＳＧは、上記内部制御信号及びセンスアンプ駆動信号の他に、センスアンプＳＡ０のシェアドセンス制御等に必要な内部制御信号を形成するが、これらの内部制御信号については割愛した。
【００４９】
ここで、制御信号生成回路ＣＳＧの出力信号たる内部制御信号ＸＤＰＨ０は、特に制限されないが、内部信号ＡＣＴＦ０がロウレベルとされバンクＢＡＮＫ０が非活性状態とされる間、有効レベルつまりハイレベルとされ、内部信号ＡＣＴＦ０がハイレベルとされバンクＢＡＮＫ０が活性状態とされることで無効レベルつまりロウレベルとされる。また、内部制御信号ＢＳＤ０は、逆にバンクＢＡＮＫ０が非活性状態とされる間、無効レベルつまりロウレベルとされ、バンクＢＡＮＫ０が活性状態とされると所定のタイミングで有効レベルつまりハイレベルとされる。さらに、内部制御信号ＷＰＨＭ０Ｂは、バンクＢＡＮＫ０が非活性状態とされる間、有効レベルつまりロウレベルとされ、バンクＢＡＮＫ０が活性状態とされると所定のタイミングで無効レベルつまりハイレベルとされる。これらの内部制御信号の作用については、後の説明で明らかになろう。
【００５０】
一方、バンク制御回路ＢＣ０のアンドゲートＡＧ８〜ＡＧ１７の一方の入力端子には、ＸプリデコーダＰＸからプリデコード信号ＡＸ００〜ＡＸ０３，ＡＸ２０〜ＡＸ２１，ＡＸ３０〜ＡＸ３３の対応するビットがそれぞれ供給され、その他方の入力端子には、バンク選択回路ＢＳからバンク選択信号ＢＡ０が共通に供給される。アンドゲートＡＧ８〜ＡＧ１７の出力信号は、プリデコード信号ＡＸ０００〜ＡＸ０３０，ＡＸ２００〜ＡＸ２１０ならびにＡＸ３００〜ＡＸ３３０として、ＸアドレスデコーダＸＤ０に供給される。
【００５１】
これにより、プリデコード信号ＡＸ００〜ＡＸ０３，ＡＸ２０〜ＡＸ２１ならびにＡＸ３０〜ＡＸ３３は、バンク選択信号ＢＡ０によってゲート制御され、プリデコード信号ＡＸ０００〜ＡＸ０３０，ＡＸ２００〜ＡＸ２１０ならびにＡＸ３００〜ＡＸ３３０となってＸアドレスデコーダＸＤ０に伝達される。これらのプリデコード信号ＡＸ０００〜ＡＸ０３０，ＡＸ２００〜ＡＸ２１０ならびにＡＸ３００〜ＡＸ３３０が、バンクアクティブコマンドＡＣＴ又はバンクプリチャージコマンドＰＲＥの入力時、バンクＢＡＮＫ０が指定されたことを受けて１サイクルだけ選択的に形成されるものであることは言うまでもない。
【００５２】
次に、ＸアドレスデコーダＸＤ０は、図５に示されるように、前記単位サブワード線選択回路ＵＸＤＳに相当する８個の単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７（図には単位サブワード線選択回路ＵＸＤＳ０及びＵＸＤＳ４が例示される）と、単位メインワード線選択回路ＵＸＤＭに相当する１個の単位メインワード線選択回路ＵＸＤＭ０とからなる所定数の単位回路を含む。
【００５３】
前述のように、シンクロナスＤＲＡＭは階層ワード線方式をとり、メモリアレイＡＲＹ０〜ＡＲＹ７を構成するワード線は、各ワード線がその延長方向に分割されてなるサブワード線と、隣接する８本のサブワード線に共通に設けられるメインワード線とからなる。図５に例示される単位回路は、ＸアドレスデコーダＸＤ０の第１の単位回路であって、単位メインワード線選択回路ＵＸＤＭ０は、例えばメモリアレイＡＲＹ０Ｌの第１のメインワード線ＭＷ０００Ｂに対応付けられ、単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７は、その最もＸアドレスデコーダＸＤ０に近いサブメモリアレイの第１ないし第８のサブワード線ＳＷ００〜ＳＷ７０に対応付けられる。以下、単位サブワード線選択回路ＵＸＤＳ０及びＵＸＤＳ４ならびに単位メインワード線選択回路ＵＸＤＭ０を例に、ＸアドレスデコーダＸＤ０の具体的な説明を進める。
【００５４】
ＸアドレスデコーダＸＤ０の単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７ならびに単位メインワード線選択回路ＵＸＤＭ０は、単位サブワード線選択回路ＵＸＤＳ０に代表されるように、ＰチャンネルＭＯＳＦＥＴＰ１及びＰ２，ＮチャンネルＭＯＳＦＥＴＮ１及びＮ２ならびにＣＭＯＳインバータＶ１及びＶ２をそれぞれ含む。このうち、ＭＯＳＦＥＴＰ１及びＰ２のソースは、高電位電源電圧ＶＰＰに結合され、ＭＯＳＦＥＴＮ２のソースは、接地電位ＶＳＳに結合される。なお、高電位電源電圧ＶＰＰは、シンクロナスＤＲＡＭの一般的な動作電源となる電源電圧ＶＤＤに比較して大きな絶対値を有する正電位とされ、インバータＶ１及びＶ２は、この高電位電源電圧ＶＰＰを動作電源とする。
【００５５】
単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７ならびに単位メインワード線選択回路ＵＸＤＭ０を構成するＭＯＳＦＥＴＰ１，Ｐ２ならびにＮ２のドレインは、内部ノードｎ１に共通結合される。この内部ノードｎ１は、さらに対応するＭＯＳＦＥＴＮ１のドレインに結合され、その電位は、インバータＶ２及びＶ１を経た後サブワード線選択駆動信号ＸＤ００Ｂ〜ＸＤ０７０Ｂあるいはメインワード線駆動信号ＭＷ００Ｂとしてサブワード線駆動回路ＳＤ０に供給される。ＭＯＳＦＥＴＰ１のゲートには、バンク制御回路ＢＣ０から内部制御信号ＷＰＨＭ０Ｂが共通に供給される。また、ＭＯＳＦＥＴＰ２及びＮ２のゲートは、対応するインバータＶ２の出力端子に結合され、これによってＭＯＳＦＥＴＰ２及びＮ２ならびにインバータＶ２はワード線選択ラッチとして作用する。
【００５６】
単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ３を構成するＭＯＳＦＥＴＮ１のソースは、内部ノードｎ２つまりＮチャンネルＭＯＳＦＥＴＮ３のドレインに共通結合され、そのゲートは、順次プリデコード信号線ＡＸ０００，ＡＸ０１０，ＡＸ０２０ならびにＡＸ０３０に結合される。また、単位サブワード線選択回路ＵＸＤＳ４〜ＵＸＤＳ７を構成するＭＯＳＦＥＴＮ１のソースは、内部ノードｎ３つまりＮチャンネルＭＯＳＦＥＴＮ４のドレインに共通結合され、そのゲートは、順次プリデコード信号線ＡＸ０００，ＡＸ０１０，ＡＸ０２０ならびにＡＸ０３０に結合される。ＭＯＳＦＥＴＮ３のゲートは、プリデコード信号線ＡＸ２００に結合され、ＭＯＳＦＥＴＮ４のゲートは、プリデコード信号線ＡＸ２１０に結合される。以下、４個の単位サブワード線選択回路に対応して同様なＭＯＳＦＥＴＮ３及びＮ４が順次設けられ、そのゲートは、順次交互にプリデコード信号線ＡＸ２００及びＡＸ２１０に結合される。
【００５７】
ＭＯＳＦＥＴＮ３及びＮ４のソースは、インバータＶ３の出力端子に共通結合され、内部ノードｎ２及びｎ３は、さらにＮチャンネルＭＯＳＦＥＴＮ７及びＮ８を介して電源電圧ＶＤＤに結合される。インバータＶ３の入力端子には、バンク制御回路ＢＣ０から内部制御信号ＢＳＤ０が供給され、ＭＯＳＦＥＴＮ７及びＮ８のゲートには、内部制御信号ＸＤＰＨ０が供給される。
【００５８】
一方、単位メインワード線選択回路ＵＸＤＭ０を構成するＭＯＳＦＥＴＮ１のソースは、内部ノードｎ４つまりＮチャンネルＭＯＳＦＥＴＮ５のドレインに結合され、そのゲートは、プリデコード信号線ＡＸ０３０に結合される。内部ノードｎ４には、隣接する他の３個の単位回路の単位メインワード線選択回路を構成するＭＯＳＦＥＴＮ１のソースが共通結合され、これらのＭＯＳＦＥＴＮ１のゲートは、プリデコード信号線ＡＸ３１０，ＡＸ３２０ならびにＡＸ３３０に順次結合される。ＭＯＳＦＥＴＮ５のゲートは、プリデコード信号線ＡＸ５０に結合される。以下、隣接する４個の単位メインワード線選択回路に対応して同様なＭＯＳＦＥＴＮ５が順次設けられ、そのゲートは、プリデコード信号線ＡＸ５０，ＡＸ５１，ＡＸ５２ならびにＡＸ５３に順次結合される。
【００５９】
ＭＯＳＦＥＴＮ５のソースは、内部ノードｎ５つまりＭＯＳＦＥＴ６のドレインに結合される。この内部ノードｎ５には、隣接する他の３個のＭＯＳＦＥＴＮ５のソースが共通結合される。ＭＯＳＦＥＴＮ６のソースは、上記インバータＶ３の出力端子に共通結合され、そのゲートは、プリデコード信号線ＡＸ７０に結合される。内部ノードｎ４及びｎ５は、さらにＮチャンネルＭＯＳＦＥＴＮ９又はＮ１０を介して電源電圧ＶＤＤに結合される。ＭＯＳＦＥＴＮ９及びＮ１０のゲートには、内部制御信号ＸＤＰＨ０が共通に供給される。以下、隣接する４個のＭＯＳＦＥＴＮ５、すなわち１６個の単位メインワード線選択回路に対応して同様なＭＯＳＦＥＴＮ６が順次設けられ、そのゲートは、プリデコード信号線ＡＸ７０，ＡＸ７１，ＡＸ７２ならびにＡＸ７３に順次結合される。
【００６０】
バンクＢＡＮＫ０が非活性状態とされるとき、内部制御信号ＷＰＨＭ０Ｂ及びＢＳＤ０は、前述のように、ともにロウレベルとされ、内部制御信号ＸＤＰＨ０はハイレベルとされる。また、プリデコード信号ＡＸ０００〜ＡＸ０３０，ＡＸ２００〜ＡＸ２１０ならびにＡＸ３００〜ＡＸ３３０は、バンク選択信号ＢＡ０によるゲート制御を受けるため、ともにロウレベルとされる。
【００６１】
したがって、単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７ならびに単位メインワード線選択回路ＵＸＤＭ０では、内部制御信号ＷＰＨＭ０Ｂのロウレベルを受けてＭＯＳＦＥＴＰ１がオン状態となり、内部ノードｎ１は、ＭＯＳＦＥＴＰ１を介して高電位電源電圧ＶＰＰにプリチャージされる。このとき、ＭＯＳＦＥＴＮ１は、対応するプリデコード信号ＡＸ０００〜ＡＸ０３０ならびにＡＸ３００〜ＡＸ３３０のロウレベルを受けてオフ状態となり、デコードツリーを構成するＭＯＳＦＥＴＮ３及びＮ４もオフ状態となる。また、同じくデコードツリーを構成するＭＯＳＦＥＴＮ５及びＮ６は、プリデコード信号ＡＸ５０〜ＡＸ５３ならびにＡＸ７０〜ＡＸ７３の論理レベルに応じてオン状態となるケースもあるが、内部制御信号ＢＳＤ０がロウレベルを受けてインバータＶ３の出力信号がハイレベルとされ、内部制御信号ＸＤＰＨ０のハイレベルを受けてＭＯＳＦＥＴＮ７〜Ｎ１０がオン状態とされることから、内部ノードｎ２〜ｎ５はともに電源電圧ＶＤＤのようなハイレベルにプリチャージされる。
【００６２】
これらのことから、単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７の出力たるサブワード線選択駆動信号ＸＤ０００Ｂ〜ＸＤ０７０Ｂは、ともに高電位電源電圧ＶＰＰのようなハイレベルの非選択レベルとされ、単位メインワード線選択回路ＵＸＤＭ０の出力たるメインワード線駆動信号ＭＷ００Ｂも高電位電源電圧ＶＰＰのようなハイレベルの非選択レベルとされる。
【００６３】
一方、バンクＢＡＮＫ０が活性状態とされると、まず内部制御信号ＷＰＨＭ０Ｂが高電位電源電圧ＶＰＰのようなハイレベルとされ、内部制御信号ＸＤＰＨ０は接地電位ＶＳＳのようなロウレベルとされる。また、所定の時間をおいてプリデコード信号ＡＸ０００〜ＡＸ０３０，ＡＸ２００〜ＡＸ２１０，ＡＸ３００〜ＡＸ３３０，ＡＸ５０〜ＡＸ５３ならびにＡＸ７０〜ＡＸ７３が指定アドレスに対応する組み合わせで選択的にハイレベルとされ、所定のタイミングで内部制御信号ＢＳＤ０が電源電圧ＶＤＤのようなハイレベルとされる。
【００６４】
ＸアドレスデコーダＸＤ０の単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７ならびに単位メインワード線選択回路ＵＸＤＭ０では、内部制御信号ＷＰＨＭ０Ｂのハイレベルを受けてＭＯＳＦＥＴＰ１が一斉にオフ状態となり、各選択回路の内部ノードｎ１に対するプリチャージ動作が停止される。また、内部制御信号ＸＤＰＨ０のロウレベルを受けてＭＯＳＦＥＴＮ７〜Ｎ１０が一斉にオフ状態となり、内部ノードｎ２〜ｎ５のプリチャージ動作も停止される。
【００６５】
さらに、単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７では、プリデコード信号ＡＸ０００〜ＡＸ０３０の対応するビットの択一的なハイレベルを受けてＭＯＳＦＥＴＮ１がオン状態となるとともに、内部制御信号ＢＳＤ０がハイレベルとされインバータＶ３の出力信号がロウレベルとされた時点で、各選択回路の内部ノードｎ１が、対応するＭＯＳＦＥＴＮ３又はＮ４がオン状態にあることを条件に、言い換えるならば、プリデコード信号ＡＸ２００〜ＡＸ２１０が対応する組み合わせでハイレベルとされることを条件に選択的にディスチャージされ、これによってサブワード線選択駆動信号ＸＤ０００Ｂ〜ＸＤ０７０Ｂが択一的に有効レベルつまり接地電位ＶＳＳのようなロウレベルとされる。このサブワード線選択駆動信号ＸＤ０００Ｂ〜ＸＤ０７０Ｂの択一的なロウレベルは、内部制御信号ＷＰＨＭ０Ｂが次にロウレベルとされるまでの間、ＭＯＳＦＥＴＰ２及びＮ２ならびにインバータＶ２からなるワード線選択ラッチに保持される。
【００６６】
同様に、単位メインワード線選択回路ＵＸＤＭ０では、プリデコード信号ＡＸ３００〜ＡＸ３３０の対応するビットの択一的なハイレベルを受けてＭＯＳＦＥＴＮ１がオン状態となるとともに、内部制御信号ＢＳＤ０がハイレベルとされインバータＶ３の出力信号がロウレベルとされた時点で、各選択回路の内部ノードｎ１が、対応するＭＯＳＦＥＴＮ５及びＮ６がともにオン状態にあることを条件に、言い換えるならば、プリデコード信号ＡＸ５０〜ＡＸ５３ならびにＡＸ７０〜ＡＸ７３が対応する組み合わせでハイレベルとされることを条件に選択的にディスチャージされ、これによってメインワード線駆動信号ＭＷ００Ｂ等が択一的に有効レベルつまり接地電位ＶＳＳのようなロウレベルとされる。このメインワード線駆動信号ＭＷ００Ｂ等の択一的なロウレベルは、内部制御信号ＷＰＨＭ０Ｂが次にロウレベルとされるまでの間、ＭＯＳＦＥＴＰ２及びＮ２ならびにインバータＶ２からなるワード線選択ラッチに保持される。
【００６７】
ＸアドレスデコーダＸＤ０の単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７ならびに単位メインワード線選択回路ＵＸＤＭ０により形成されるサブワード線選択駆動信号ＸＤ０００Ｂ〜ＸＤ０７０Ｂならびにメインワード線駆動信号ＭＷ００Ｂ等は、前記のように、サブワード線駆動回路ＳＤ０に供給され、サブワード線ＳＷ００〜ＳＷ７０等の選択動作に用いられる。
【００６８】
ここで、サブワード線駆動回路ＳＤ０は、８本のサブワード線ＳＷ００〜ＳＷ７０等に対応して設けられる所定数の単位サブワード線駆動回路を備え、これらの単位サブワード線駆動回路は、図６の単位サブワード線駆動回路ＵＳＤ０に代表して示されるように、１個のＰチャンネルＭＯＳＦＥＴＰ３と２個のＮチャンネルＭＯＳＦＥＴＮ１１及びＮ１２とからなる８個の単位回路を含む。以下、単位サブワード線駆動回路ＵＳＤ０を例に、具体的説明を進める。
【００６９】
単位サブワード線駆動回路ＵＳＤ０の各単位回路を構成するＭＯＳＦＥＴＰ３ならびにＮ１１及びＮ１２の共通結合されたドレインは、メモリアレイＡＲＹ０Ｌの対応するサブワード線ＳＷ００〜ＳＷ７０にそれぞれ結合され、ＭＯＳＦＥＴＮ１１及びＮ１２のソースは、接地電位ＶＳＳに結合される。また、各単位回路を構成するＭＯＳＦＥＴＮ１１のゲートには、ＸアドレスデコーダＸＤ０から対応するサブワード線選択駆動信号ＸＤ０００Ｂ〜ＸＤ０７０Ｂがそれぞれ供給され、ＭＯＳＦＥＴＰ３及びＮ１２の共通結合されたゲートには、対応するメインワード線駆動信号ＭＷ００Ｂが共通に供給される。さらに、ＭＯＳＦＥＴＰ３のソースには、対応するサブワード線選択駆動信号ＸＤ０００Ｂ〜ＸＤ０７０ＢのインバータＶ４１〜Ｖ４８による反転信号、つまりは対応する非反転サブワード線選択駆動信号ＸＤ００〜ＸＤ７０がそれぞれ供給される。なお、インバータＶ４１〜Ｖ４８は、高電位電源電圧ＶＰＰを動作電源とする。
【００７０】
これにより、サブワード線ＳＷ００〜ＳＷ７０は、メインワード線駆動信号ＭＷ００Ｂの有効レベルつまりロウレベルを受けて単位サブワード線選択回路ＵＸＤＳ０の対応する単位回路のＭＯＳＦＥＴＰ３がオン状態、またＭＯＳＦＥＴＮ１２がオフ状態にあって、かつ対応するサブワード線選択駆動信号ＸＤ０００Ｂ〜ＸＤ０７０Ｂの択一的な有効レベルつまりロウレベルを受けてＭＯＳＦＥＴＮ１１がオフ状態あり、ＭＯＳＦＥＴＰ３のソース側に供給される非反転サブワード線選択駆動信号ＸＤ００〜ＸＤ７０がハイレベルであることを条件に、選択的に高電位電源電圧ＶＰＰのような選択レベルとされるものとなる。
【００７１】
以上のように、この実施例のシンクロナスＤＲＡＭでは、バンクＢＡＮＫ０〜ＢＡＮＫ７のＸアドレスデコーダＸＤ０〜ＸＤ７により、バンクアクティブコマンドＡＣＴとともに入力されるロウアドレス信号つまりプリデコード信号ＡＸ００〜ＡＸ０３，ＡＸ２０〜ＡＸ２１，ＡＸ３０〜ＡＸ３３，ＡＸ５０〜ＡＸ５３ならびにＡＸ７０〜ＡＸ７３に従ったサブワード線の選択動作がバンクごとに独立に行われるとともに、指定サブワード線の選択レベルは、各Ｘアドレスデコーダの単位サブワード線選択回路ＵＸＤＳ０〜ＵＸＤＳ７等ならびに単位メインワード線選択回路ＵＸＤＭ０等のＭＯＳＦＥＴＰ２及びＮ２ならびにインバータＶ２からなるワード線選択ラッチによって、内部制御信号ＷＰＨＭ０Ｂが次にロウレベルとされるまでの間、すなわち対応するバンクを指定しつつバンクプリチャージコマンドＰＲＥが入力されるまでの間、保持される。
【００７２】
このため、例えば図７に示されるように、サイクルｃｙ１のバンクアクティブコマンドＡＣＴにより指定されたバンクＢＡＮＫ０を、サイクルｃｙ３で対応するバンクプリチャージコマンドＰＲＥが入力されるまでの間、活性状態としながら、サイクルｃｙ２のバンクアクティブコマンドＡＣＴにより指定されたバンクＢＡＮＫ３を、サイクルｃｙ４で対応するバンクプリチャージコマンドＰＲＥが入力されるまでの間、バンクＢＡＮＫ０とともに活性状態とすることができるとともに、各バンクが活性状態とされる間、バンクごとに任意のワード線を択一的に選択レベルとし、その選択状態を保持することができる。
【００７３】
一方、この実施例のシンクロナスＤＲＡＭでは、バンクＢＡＮＫ０〜ＢＡＮＫ７のＸアドレスデコーダＸＤ０〜ＸＤ７によるワード線選択動作のタイミング設定に必要なバンク活性化制御信号ＡＣＴバンクプリチャージ制御信号ＰＲＥと、センスアンプＳＡ０〜ＳＡ７による読み出し信号の増幅動作のタイミング設定に必要なセンスアンプ駆動制御信号ＳＡＥ１及びＳＡＥ２とが、全バンクに共通に設けられたロウ制御回路ＲＣにより生成される。また、各バンクのバンク制御回路ＢＣ０〜ＢＣ７には、これらの制御信号が有効レベルとされたことを保持するフリップフロップＦＦ１〜ＦＦ３が設けられ、その出力信号をもとに、ワード線選択動作に必要な内部制御信号ＸＤＰＨ０，ＢＳＤ０ならびにＷＰＨＭ０Ｂと、読み出し信号の増幅動作に必要な内部制御信号つまりセンスアンプ駆動信号ＳＡＮ０，ＳＡＰ１０ならびにＳＡＰ２０等がバンクごとに生成される。
【００７４】
つまり、この実施例のシンクロナスＤＲＡＭでは、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するための回路の大半が、インターフェイス部ＩＦのロウ制御回路ＲＣとして共通に設けられ、バンクアクティブコマンドＡＣＴ又はバンクプリチャージコマンドＰＲＥの入力コマンドサイクルで時分割的に用いられるとともに、各バンクには、その活性状態又はセンスアンプの動作状態を保持するための最小限の回路のみが設けられる訳であって、制御信号の生成がバンクごとに行われてきた従来のシンクロナスＤＲＡＭ等に比較して、バンクごとに必要となるバンク制御回路ＢＣ０〜ＢＣ７の所要ハードウェア量を大幅に削減することができる。この結果、シンクロナスＤＲＡＭのチップサイズを縮小し、その低コスト化を図ることができるものである。
【００７５】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）ワード線の選択動作及び読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクを備えるシンクロナスＤＲＡＭ等において、バンクアドレス信号をデコードして対応するバンク選択信号を択一的に有効レベルとするバンク選択回路と、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するロウ制御回路とをすべてのバンクに共通に設けるとともに、上記バンク選択信号及び制御信号に従って選択的にセット状態又はリセット状態とされるフリップフロップをそれぞれ含むバンク制御回路を各バンクに対応して設け、これらのフリップフロップの状態と上記制御信号とをもとに、指定バンクを選択的に活性化し又は非活性化することで、バンク制御に必要な回路の大半を、すべてのバンクで共有し、コマンド入力時に時分割利用できるという効果が得られる。
【００７６】
（２）上記（１）項により、各バンクに設けられるバンク制御回路の所要回路素子数を削減し、シンクロナスＤＲＡＭ等のロウ系制御部全体としての所要ハードウェア量を大幅に削減することができるという効果が得られる。
（３）上記（１）項及び（２）項により、シンクロナスＤＲＡＭ等のチップサイズを縮小し、その低コスト化を図ることができるという効果が得られる。
【００７７】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、シンクロナスＤＲＡＭは、任意数のバンクを備えることができるし、×８ビット又は×３２ビット等、任意のビット構成を採ることができる。また、シンクロナスＤＲＡＭは、階層ワード線方式をとることを必須条件とはしないし、シェアドセンス方式をとることを必須条件ともしない。さらに、シンクロナスＤＲＡＭのブロック構成は、種々の実施形態を採りうるし、起動制御信号，アドレス信号ならびに各制御信号の名称及びビット数ならびにその有効レベル等も、種々の実施形態をとりうる。図２において、半導体基板ＣＨＩＰの形状や各部の具体的配置は、この実施例により制約されることなく種々考えられよう。
【００７８】
図３において、各制御信号の有効レベルやプリデコード信号の組み合わせならびにサブワード線とメインワード線の対応等は、種々の実施形態をとりうる。図４において、バンク制御回路ＢＣ０〜ＢＣ７は、必要に応じて任意数のフリップフロップを含むことができるし、その論理構成も任意である。図５及び図６において、ＸアドレスデコーダＸＤ０〜ＸＤ７ならびにサブワード線駆動回路ＳＤ０〜ＳＤ７の具体的構成や電源電圧の極性及びＭＯＳＦＥＴの導電型等は、種々の実施形態をとりうる。図７において、各バンクを選択的に活性化又は非活性化するためのコマンドの名称及び組み合わせ等は、任意に設定できるし、各信号の具体的レベル及び時間関係は、本発明の主旨に制約を与えない。
【００７９】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシンクロナスＤＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えば、通常のダイナミック型ＲＡＭ等の各種メモリ集積回路装置ならびにこれを含む論理集積回路装置等にも適用できる。この発明は、少なくとも複数のバンクを備える半導体記憶装置ならびにこのような半導体記憶装置を含む装置又はシステムに広く適用できる。
【００８０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ワード線の選択動作及び読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクを備えるシンクロナスＤＲＡＭ等の半導体記憶装置において、バンクアドレス信号をデコードして対応するバンク選択信号を択一的に有効レベルとするバンク選択回路と、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するロウ制御回路とをすべてのバンクに共通に設けるとともに、上記バンク選択信号及び制御信号に従って選択的にセット状態又はリセット状態とされるフリップフロップをそれぞれ含むバンク制御回路を各バンクに対応して設け、これらのフリップフロップの状態と上記制御信号とをもとに、指定バンクを選択的に活性化し又は非活性化することで、バンク制御に必要な回路の大半をすべてのバンクで共有し、コマンド入力時に時分割的に利用して、その所要ハードウェア量を大幅に削減することができる。この結果、複数のバンクを備えるシンクロナスＤＲＡＭ等のチップサイズを縮小し、その低コスト化を図ることができる。
【図面の簡単な説明】
【図１】この発明が適用されたシンクロナスＤＲＡＭの一実施例を示すブロック図である。
【図２】図１のシンクロナスＤＲＡＭの一実施例を示す基板配置図である。
【図３】図１のシンクロナスＤＲＡＭのロウ系制御部の一実施例を示す制御系統図である。
【図４】図１のシンクロナスＤＲＡＭに含まれるバンク制御回路の一実施例を示す回路図である。
【図５】図１のシンクロナスＤＲＡＭに含まれるＸアドレスデコーダの一実施例を示す部分的な回路図である。
【図６】図１のシンクロナスＤＲＡＭに含まれるサブワード線駆動回路の一実施例を示す部分的な回路図である。
【図７】図１のシンクロナスＤＲＡＭのロウ系制御部の一実施例を示す信号波形図である。
【符号の説明】
ＩＯ０〜ＩＯ１５……データ入出力端子、ＣＬＫ……クロック信号又はその入力端子、ＣＫＥ……クロックイネーブル信号又はその入力端子、ＣＳＢ……チップ選択信号又はその入力端子、ＲＡＳＢ……ロウアドレスストローブ信号又はその入力端子、ＣＡＳＢ……カラムアドレスストローブ信号又はその入力端子、ＷＥＢ……ライトイネーブル信号又はその入力端子、ＤＱＭ……データマスク信号又はその入力端子、Ａ０〜Ａｉ……アドレス信号又はその入力端子、ＩＦ……インターフェイス部、ＢＡＮＫ０〜ＢＡＮＫ７……バンク、ＩＯ……データ入出力回路、ＣＣ……カラム制御回路、ＣＴ……タイミング制御回路、ＣＢ……カラムアドレスバッファ、ＭＲ……モードレジスタ、ＲＢ……ロウアドレスバッファ、ＰＸ……Ｘプリデコーダ、ＲＣ……ロウ制御回路、ＡＣＴ……バンク活性化制御信号、ＰＲＥ……バンクプリチャージ制御信号、ＳＡＥ１〜ＳＡＥ２……センスアンプ駆動制御信号、ＢＢ……バンクアドレスバッファ、ＢＳ……バンク選択回路、ＢＡ０〜ＢＡ７……バンク選択信号、ＹＤ……Ｙアドレスデコーダ、ＤＢ０〜ＤＢ１５……データバス、ＭＡ０〜ＭＡ７……メインアンプ、ＡＲＹ０〜ＡＲＹ７……メモリアレイ、ＳＤ０〜ＳＤ７……サブワード線駆動回路、ＸＤ０〜ＸＤ７……Ｘアドレスデコーダ、ＢＣ０〜ＢＣ７……バンク制御回路。
ＣＨＩＰ……半導体基板（チップ）、ＡＲＹ０ＵＬ〜ＡＲＹ７ＵＬ，ＡＲＹ０ＵＲ〜ＡＲＹ７ＵＲ，ＡＲＹ０ＤＬ〜ＡＲＹ７ＤＬ，ＡＲＹ０ＤＲ〜ＡＲＹ７ＤＲ……メモリアレイ、ＳＡ０Ｕ〜ＳＡ７Ｕ，ＳＡ０Ｄ〜ＳＡ７Ｄ……センスアンプ、ＸＤ０Ｕ〜ＸＤ７Ｕ，ＸＤ０Ｄ〜ＸＤ７Ｄ……Ｘアドレスデコーダ。
ＡＸ００〜ＡＸ０３，ＡＸ０００〜ＡＸ０３０，ＡＸ２０〜ＡＸ２１，ＡＸ２００〜ＡＸ２１０，ＡＸ３０〜ＡＸ３３，ＡＸ３００〜ＡＸ３３０，ＡＸ５０〜ＡＸ５３，ＡＸ７０〜ＡＸ７３……プリデコード信号、ＵＸＤＳ……単位サブワード線選択回路、ＵＸＤＭ……単位メインワード線選択回路、ＸＤ０００Ｂ〜ＸＤ０３０Ｂ……サブワード線選択駆動信号、ＵＳＤ０……単位サブワード線駆動回路、ＳＷ００〜ＳＷ７０……サブワード線、ＭＷ００Ｂ……メインワード線、ＳＡＮ０，ＳＡＰ１０，ＳＡＰ２０……センスアンプ駆動信号。
ＦＦ１〜ＦＦ３……フリップフロップ、ＡＧ１〜ＡＧ１７……アンド（ＡＮＤ）ゲート、ＣＳＧ……制御信号生成回路。
ＵＸＤＳ０，ＵＸＤＳ４……単位サブワード線選択回路、ＵＸＤＭ０……単位メインワード線選択回路、Ｐ１〜Ｐ３……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ１２……ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ３，Ｖ４１〜Ｖ４８……ＣＭＯＳインバータ、ｎ１〜ｎ５……内部ノード、ＶＰＰ……高電位電源電圧、ＶＤＤ……電源電圧、ＶＳＳ……接地電位。
ｃｙ１〜ｃｙ４……サイクル、ＡＣＴ……バンクアクティブコマンド、ＰＲＥ……バンクプリチャージコマンド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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