(57)【特許請求の範囲】
【請求項１】
メモリ回路であって、
複数のワード線と複数のビット線対と複数のセンスアンプとに接続されているコアセルのアレイを有するメモリコアと、
モデルワード線ドライバにより駆動されるモデルワード線に直列に接続された複数のダミーコアセル及びモデルコアセルと、モデルビット線対を通じて前記モデルコアセルに接続されたモデルセンスアンプとを有する自己タイミング経路と、
を備え、
前記モデルワード線に接続された前記ダミーコアセルの数は、前記複数のワードラインの一つに接続された前記コアセルの数に等しく、
前記モデルワード線は、前記モデルワード線が前記モデルワード線ドライバに近接した位置において終端を有するように折り返されているとともに、前記モデルワード線に接続された最後のダミーコアセルが前記モデルワード線ドライバに近接した位置に配置されており、
前記メモリ回路は、さらに、前記自己タイミング経路を駆動するように構成された制御回路であって、モデルビット線対を通じて前記モデルコアセルに接続された前記モデルセンスアンプに接続されている制御回路を備え、
前記制御回路は、前記モデルワード線ドライバにワード線イネーブル信号を伝達して前記自己タイミング経路を駆動し、前記折り返されたワード線を通じて前記モデルワード線ドライバが前記モデルコアセルへアクセスするように構成されるとともに、前記モデルワード線の自己タイミング経路ＲＣ遅延を受け取ったときに、前記メモリコアのセンスアンプに伝達される読み出しレディ信号を生成する、
メモリ回路。
【請求項２】
メモリ回路であって、
複数のワード線と複数のビット線対と複数のセンスアンプとに接続されているコアセルのアレイを有するメモリコアと、
モデルワード線ドライバにより駆動されるモデルワード線に直列に接続された複数のダミーコアセル及びモデルコアセルと、モデルビット線対を通じて前記モデルコアセルに接続されたモデルセンスアンプとを有する自己タイミング経路と、
を備え、
前記モデルワード線に接続された前記ダミーコアセルの数は、前記複数のワードラインの一つに接続された前記コアセルの数に等しく、
前記モデルワード線は、前記モデルワード線が前記モデルワード線ドライバに近接した位置において終端を有するように折り返されているとともに、前記ダミーコアセルの半数が前記モデルワード線の前半に配置され、残りの半数が前記モデルワード線の後半に配置されているワード線であり、
前記モデルコアセルは、前記モデルワード線ドライバに近接した位置において前記モデルワード線の前記終端に接続されており、
前記メモリ回路は、さらに、前記自己タイミング経路を駆動するように構成された制御回路であって、モデルビット線対を通じて前記モデルコアセルに接続された前記モデルセンスアンプに接続されている制御回路を備え、
前記制御回路は、前記モデルワード線ドライバにワード線イネーブル信号を伝達して前記自己タイミング経路を駆動し、前記折り返されたワード線を通じて前記モデルワード線ドライバが前記モデルコアセルへアクセスするように構成されるとともに、前記モデルワード線の自己タイミング経路ＲＣ遅延を受け取ったときに、前記メモリコアのセンスアンプに伝達される読み出しレディ信号を生成する、
メモリ回路。
【請求項３】
請求項１又は２記載のメモリ回路であって、
前記自己タイミング経路ＲＣ遅延は、前記最悪ケースコアセルのＲＣ遅延とほぼ等しい、メモリ回路。
【請求項４】
請求項３記載のメモリ回路であって、
前記最悪ケースコアセルは、前記コアセルのアレイの中で、前記メモリコアのワード線ドライバと前記センスアンプから最も遠いものである、メモリ回路。
【請求項５】
請求項１又は２記載のメモリ回路であって、さらに、
前記複数のワード線に接続されている複数のワード線ドライバを備える、メモリ回路。
【請求項６】
請求項５記載のメモリ回路であって、
前記制御回路が、前記コアセルのアレイに接続されている各々の前記複数のセンスアンプと各々の前記複数のワード線ドライバに接続されている、メモリ回路。
【請求項７】
請求項１又は２記載のメモリ回路であって、
前記メモリ回路は、ＲＯＭ回路と、ＲＡＭ回路と、ＳＲＡＭ回路と、ＤＲＡＭ回路と、ＥＰＲＯＭ回路と、ＥＥＰＲＯＭ回路とで構成されるグループから選択されたものである、メモリ回路。
【請求項８】
自己タイミング経路を有するメモリ回路の製造方法であって、
複数のワード線と複数のビット線対と複数のセンスアンプとに接続されているコアセルのアレイを有するメモリコアを提供する工程と、
モデルワード線とモデルビット線対とに沿ってコアセルの自己タイミング経路を集積化する工程と、
前記モデルワード線に沿ったＲＣ遅延と前記モデルビット線対に沿ったＲＣ遅延とが完了したことを示すＲＣ遅延信号の後に、読み出しレディ信号を前記メモリコアのセンスアンプに伝達する工程と、
を備え、
前記自己タイミング経路は、モデルワード線ドライバにより駆動されるモデルワード線に直列に接続された複数のダミーコアセル及びモデルコアセルと、モデルビット線対を通じて前記モデルコアセルに接続されたモデルセンスアンプとを有し、
前記モデルワード線に接続された前記ダミーコアセルの数は、前記複数のワードラインの一つに接続された前記コアセルの数に等しく、
前記モデルワード線は、前記モデルワード線が前記モデルワード線ドライバに近接した位置において終端を有するように折り返されているとともに、前記モデルワード線に接続された最後のダミーコアセルが前記モデルワード線ドライバに近接した位置に配置されている、
メモリ回路の製造方法。
【請求項９】
自己タイミング経路を有するメモリ回路の製造方法であって、
複数のワード線と複数のビット線対と複数のセンスアンプとに接続されているコアセルのアレイを有するメモリコアを提供する工程と、
モデルワード線とモデルビット線対とに沿ってコアセルの自己タイミング経路を集積化する工程と、
前記モデルワード線に沿ったＲＣ遅延と前記モデルビット線対に沿ったＲＣ遅延とが完了したことを示すＲＣ遅延信号の後に、読み出しレディ信号を前記メモリコアのセンスアンプに伝達する工程と、
を備え、
前記自己タイミング経路は、モデルワード線ドライバにより駆動されるモデルワード線に直列に接続された複数のダミーコアセル及びモデルコアセルと、モデルビット線対を通じて前記モデルコアセルに接続されたモデルセンスアンプとを有し、
前記モデルワード線に接続された前記ダミーコアセルの数は、前記複数のワードラインの一つに接続された前記コアセルの数に等しく、
前記モデルワード線は、前記モデルワード線が前記モデルワード線ドライバに近接した位置において終端を有するように折り返されているとともに、前記ダミーコアセルの半数が前記モデルワード線の前半に配置され、残りの半数が前記モデルワード線の後半に配置されているワード線であり、
前記モデルコアセルは、前記モデルワード線ドライバに近接した位置において前記モデルワード線の前記終端に接続されている、
メモリ回路の製造方法。
【請求項１０】
請求項８又は９記載の自己タイミング経路を有するメモリ回路の製造方法であって、
前記読み出しレディ信号の立ち下がりエッジが前記メモリコアの前記センスアンプのトリガーとなる、メモリ回路の製造方法。
【請求項１１】
請求項１０記載の自己タイミング経路を有するメモリ回路の製造方法であって、
前記読み出しレディ信号の立ち上がりエッジが、前記モデルワード線の前記始端で前記モデルワード線に接続されたモデルワード線ドライバのトリガーとなる、メモリ回路の製造方法。
【請求項１２】
請求項１１記載の自己タイミング経路を有するメモリ回路の製造方法であって、
前記メモリ回路は、ＲＯＭ回路と、ＲＡＭ回路と、ＳＲＡＭ回路と、ＤＲＡＭ回路と、ＥＰＲＯＭ回路と、ＥＥＰＲＯＭ回路とで構成されるグループから選択されたものである、メモリ回路の製造方法。
【請求項１３】
複数のワード線と複数のビット線対と複数のセンスアンプとに接続されているコアセルのアレイを有するメモリコアを含み、かつ、自己タイミング経路を有するメモリ回路を生成するためのメモリジェネレータであって、
モデルワード線とモデルビット線対とに沿ってコアセルの自己タイミング経路を生成しており、
前記自己タイミング経路は、モデルワード線ドライバにより駆動されるモデルワード線に直列に接続された複数のダミーコアセル及びモデルコアセルと、モデルビット線対を通じて前記モデルコアセルに接続されたモデルセンスアンプとを有し、
前記モデルワード線に接続された前記ダミーコアセルの数は、前記複数のワードラインの一つに接続された前記コアセルの数に等しく、
前記モデルワード線は、前記モデルワード線が前記モデルワード線ドライバに近接した位置において終端を有するように折り返されているとともに、前記モデルワード線に接続された最後のダミーコアセルが前記モデルワード線ドライバに近接した位置に配置されており、
制御回路が、復帰経路のＲＣ遅延なしで、前記モデルワード線と前記モデルビット線対との合成ＲＣ遅延を受信するように構成されている、
メモリジェネレータ。
【請求項１４】
複数のワード線と複数のビット線対と複数のセンスアンプとに接続されているコアセルのアレイを有するメモリコアを含み、かつ、自己タイミング経路を有するメモリ回路を生成するためのメモリジェネレータであって、
モデルワード線とモデルビット線対とに沿ってコアセルの自己タイミング経路を生成しており、
前記自己タイミング経路は、モデルワード線ドライバにより駆動されるモデルワード線に直列に接続された複数のダミーコアセル及びモデルコアセルと、モデルビット線対を通じて前記モデルコアセルに接続されたモデルセンスアンプとを有し、
前記モデルワード線に接続された前記ダミーコアセルの数は、前記複数のワードラインの一つに接続された前記コアセルの数に等しく、
前記モデルワード線は、前記モデルワード線が前記モデルワード線ドライバに近接した位置において終端を有するように折り返されているとともに前記ダミーコアセルの半数が前記モデルワード線の前半に配置され、残りの半数が前記モデルワード線の後半に配置されているワード線であり、
前記モデルコアセルは、前記モデルワード線ドライバに近接した位置において前記モデルワード線の前記終端に接続されており、
制御回路が、復帰経路のＲＣ遅延なしで、前記モデルワード線と前記モデルビット線対との合成ＲＣ遅延を受信するように構成されている、
メモリジェネレータ。
【請求項１５】
請求項１３又は１４記載のメモリ回路を生成するメモリジェネレータであって、
前記モデルビット線対は、複数のワード線ドライバと隣接した前記メモリコアの側部に沿って配置される、メモリジェネレータ。
【請求項１６】
請求項１５記載のメモリ回路を生成するメモリジェネレータであって、
モデルワード線ドライバが、前記複数のワード線ドライバの隣に整列されるとともに、前記モデルコアセルの隣に配置される、メモリジェネレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は一般に集積回路に関し、特に、改善されたメモリ用自己タイミング回路のための方法と装置に関する。
【０００２】
【従来の技術】
半導体メモリコアは、通常、各々の独立したコアセルがワード線と一対の差動ビット線に接続されるようにアレイ形式で配置される。選択されたコアセルに格納されたデータにアクセスするため、メモリコアの周りに、付随するメモリーアクセス回路が共通に設計される。例えば、キーメモリアクセス回路は、通常は、コアセルを選択するためのアドレス指定回路と、選択されたワード線を駆動するためのワード線ドライバと、選択されたコアセルからの読み出し信号を増幅するセンスアンプとを含む。
【０００３】
理解の容易のため、図１に、メモリコア１００及び付随するアクセス回路を有するメモリー回路のブロック図を示す。従来のメモリコア設計においては、複数のコアセル１０２はメモリコア１００の全体にアレイ形式で配置されている。この例では、選択されたメモリコアセル１０２へのアクセスを制御するために、制御ブロック回路１１０が使用され、このアクセスには、ワード線ドライバ１０６とセンスアンプ（ＳＡ）１０４が使用される。
【０００４】
この例では、制御ブロック回路１１０は、その立ち上がりエッジによって一つの選択されたワード線ドライバ１０６をトリガーする信号１１６を生成するように構成されている。信号１１６が、立ち下がりエッジ（すなわち、以下に説明する従来の自己タイミングアーキテクチャにより決定されるタイミング）を生ずる時に、この信号１１６は選ばれたセンスアンプ１０４のうちの一つにデータの感知を開始させる。図示されるように、ワード線ドライバ１０６は、各コアセル１０２を相互接続するワード線を使用して、コアセル１０２それぞれと水平方向に接続される。同様に、センスアンプ１０４は、差動ビット線を使用してコアセル１０２の各々と垂直方向に接続される。
【０００５】
従来のメモリ回路において、設計者は、自己タイミングアーキテクチャを使用しており、この自己タイミングアーキテクチャは、メモリコア１００においてコアセル１０２からデータを感知することをセンスアンプ１０４がいつ開始すべきであるかを、メモリ回路が決定することを可能にするものである。自己タイミングアーキテクチャは、一般に、いずれかのコアセル１０２へのアクセスを試みるときに使用する標準の遅延時間（すなわち、一般に、与えられたコアのための最悪ケースの遅延タイミングである）を概算するために使用される。一般に、あるコアセル１０２の現実の遅延時間は、そのコアセル１０２のロケーションにより異なるので、一般に自己タイミングアーキテクチャが必要である。例として、コアセル１０３は、ワード線ドライバ１０６とセンスアンプ１０４から最も遠くに位置している。
【０００６】
その結果、ワード線ドライバ１０６をコアセル１０３に接続するワード線に伴うＲＣ遅延と、センスアンプ１０４をコアセル１０３に接続するビット線に伴うＲＣ遅延とによる合成ＲＣ遅延は、メモリコア１００内の他のどのコアセル１０２よりも大きい。例えば、コアセル１０１に接続されたワード線とビット線による合成ＲＣ遅延は、メモリコア１００内に配置された他のどのコアセルよりも小さい。従って、モデルワード線ドライバ１０６’と、コアセル１０２’と、モデルコアセル１０３’と、モデルワード線１１２aと、モデルビット線１１２bと、センスアンプ１０４’と、自己タイミング復帰経路１１４とを含む自己タイミングアーキテクチャは、かかる標準の遅延時間を設定する役割を有している。
【０００７】
従って、自己タイミングアーキテクチャは、メモリコア１００において、あるコアセル１０２のデータを読むために、センス増幅を正しく実行するのに十分なビット線差がいつ達成されたかを推定するのに適している（最悪ケースのモデルコアセル１０３’によるもの）。作動時には、制御ブロック回路は、モデルコアセル１０３’にアクセスするために、モデルワード線ドライバ１０６’に選択信号１１６を出力する。モデルコアセル１０３’がアクセスされると、信号がモデルビット線１１２bと、センスアンプ１０４’とを通り、自己タイミング復帰経路１１４に沿って制御ブロック回路１１０に伝達される。
【０００８】
従来の自己タイミングアーキテクチャについての特有の問題は、センスアンプ１０４’がモデルコアセル１０３’から信号を一度受け取ると、メモリ回路はデータの読み出しが可能になるという点にある。しかしながら、自己タイミング復帰経路１１４を付加すると、モデルワード線１１２aとモデルビット線１１２bのＲＣ遅延に付加的なＲＣ遅延が必然的に追加される。自己タイミング復帰経路１１４により導入されるこの付加的なＲＣ遅延は、メモリのアクセス動作を遅らせることになる。このため、制御ブロック回路１１０は、信号を自己タイミング復帰経路１１４から受け取るまで、読み出しレディ信号１１６を、センスアンプ１０４に出力しない。その結果、高速メモリアクセスが必要な用途において、全体のメモリ回路の性能は、自己タイミング復帰経路１１４により生ずる付加的なＲＣ遅延のため低下することになる。
【０００９】
以上のことから、最悪ケースのモデルコアセルへのアクセスが実行される時に、不要なＲＣ遅延の導入を排除する自己タイミングメモリ回路の必要性が存在する。
【００１０】
【発明の概要】
要するに、この発明は、不要なＲＣ遅延を取り除き、メモリアクセス動作を大幅に加速する自己タイミングメモリ回路のための方法と装置を提供することによって、上記の要請を満たすものである。この発明は、プロセス、装置、システム、デバイス、または方法を含む多くの態様で実施できることが認識されるべきである。この発明のいくつかの実施例を以下に説明する。
【００１１】
一実施例としてメモリ回路が開示される。このメモリ回路はコアセルのアレイを含むメモリコアを有するものである。コアセルのアレイは複数のワード線と複数のビット線対とに接続される。このメモリ回路はさらに、モデルワード線に接続されたモデルコアセルを有する自己タイミング経路を有しており、このモデルワード線はモデルワード線ドライバにより駆動される。自己タイミング経路には、モデルビット線対を通じてモデルコアセルに接続されたモデルセンスアンプも含まれている。コアセルのアレイの最悪ケースコアセルのＲＣ遅延を近似するため、モデルワード線とモデルビット線対のそれぞれは複数のダミーのコアセルに接続される。さらに、モデルワード線は、モデルワード線ドライバに近接した位置において終端を有するように折り返されたワード線である。
【００１２】
別の実施例において、自己タイミング経路を有するメモリ回路の作成方法が開示されている。この方法は、コアセルのアレイを有するメモリコアを提供することを含む。この方法は、さらに、モデルワード線とモデルビット線対に沿ってコアセルの自己タイミング経路を集積化することを含むものである。モデルワード線は、モデルコアセルがモデルワード線のほぼ始端に配置され、そしてモデルワード線の終端がモデルコアセルに接続されるように折り返されている。
【００１３】
また、別の実施例では、自己タイミング経路を有するメモリ回路を生成するためのメモリジェネレータが開示されている。このメモリ回路はコアセルのアレイを含むメモリコアを有している。この実施例において、メモリジェネレータは、モデルワード線とモデルビット線対に沿って、コアセルの自己タイミング経路を生成するように構成される。モデルワード線は、モデルコアセルがモデルワード線のほぼ始端に置かれ、モデルワード線の終端がモデルコアセルに接続されるように折り返されている。
【００１４】
発明の他の特徴と優位点は、以下の添付図面とともに実施例に基づいて発明の原理を説明する発明の詳細な説明により明らかにする。
【００１５】
この発明は、添付図面を参照した以下の詳細な記述により理解できるようにされている。ここで、同種の各構成要素は同種の参照番号により明示する。
【００１６】
【好適な実施例の詳細な記述】
不要なＲＣ遅延を排除し、メモリアクセス動作を大幅に加速する自己タイミングメモリ回路の発明を開示する。以下の記述において、多くの具体的な内容は、この発明の完全な理解を提供するために述べられるものである。この発明は、しかしながら、当業者にとっては、一部または全部の具体的な内容なしで実施することもできるものと了解されている。他の例では、周知のプロセス操作は詳細に説明していない。この発明を不必要に不明瞭にしないようにするためである。
【００１７】
図２Ａは、この発明の一実施例に従ったコアセル２０２のアレイを含むメモリコア２００を有するメモリ回路を示す図である。図示されるように、コアセル２０２は、ワード線２２６を通してワード線ドライバ２０６に水平方向に接続されているとともに、ビット線２２９を通してセンスアンプ２０４に垂直方向に接続されている。また、ワード線ドライバ２０６とセンスアンプ２０４のそれぞれに接続された制御回路２１０も示されている。この例において、センスアンプ２０４は個別の複数のブロックとして示されるが、一般には、センスアンプは、周知のＹデコーダ回路（図示せず）を通してビット線２２９のそれぞれに接続された一つの回路であることが理解されているべきである。
【００１８】
良く知られているように、Ｙデコーダは、メモリコア２００内の選ばれた列（すなわち、差動ビット線）をアドレス指定するために使われる。例えば、Ｙデコーダは、一般に、長いアドレス指定可能メモリ列をいくつかのより短いメモリ列に折り返して（例えば分割して）、メモリアレイの縦横比を減らすために使用される。いくつかの列に折り返されると、Ｙデコーダは、適切なマルチプレクス機能を適切に実行して、アドレス指定されたデータにアクセスすることができる。
【００１９】
この実施例において、改善された自己タイミングアーキテクチャは、図１に示す従来の設計において使用される自己タイミング復帰経路１１４に起因する遅延を取り除くものとして開示されている。例えば、図２Ａに示すように、ワード線２２２と差動ビット線（すなわち、２３０、/２３０）のＲＣ遅延が、信号２１４により（モデルセンスアンプ２０４’から）制御回路２１０に速やかに伝達されると、読み出しレディ信号２１６が直ちに送信される。従来の設計の自己タイミング復帰経路に起因するＲＣ遅延の除去は、主として、折り返されたワード線２２０により容易に実施されている。
【００２０】
折り返されたワード線２２０は、半分のコアセル２０２”が残り半分のその上に積み重ねられたものを含むことが好ましい。この配置は、それゆえに、ワード線２２２の終端を、この例ではメモリコア２００の上端の一番左側に配置されたモデルコアセル２０３’と接続するための効率的な経路を提供する。図示されるように、モデルビット線２３０、/２３０は、モデルコアセル２０３’に至るまで複数のコアセル２０２’を相互に接続する。作動時において、制御回路２１０が、信号２１６の立ち上がりエッジによってワード線イネーブル信号を、モデルワード線ドライバ２０６’に出力する時は、ワード線２２２と差動的なビット線２３０、/２３０を通ってモデルセンスアンプ２０４”に至る経路の分だけのＲＣ遅延が計算されることになる。
【００２１】
その時、モデルセンス信号２１４が制御回路２１０に提供される。制御回路２１０がこの信号２１４を受け取ると、制御回路２１０は、読み出しレディ信号２１６の立ち下がりエッジを選択された複数のセンスアンプ２０４に伝達する。この発明の自己タイミングアーキテクチャは、メモリコア２００内のすべてのコアセル２０２とコアセル２０３に使用する標準遅延を提供するものである点に留意することが重要である。さらに、この標準遅延は、コアセル２０３を読むという最悪ケースのシナリオのためのＲＣ遅延よりも大きくないことが好ましい。
【００２２】
図２Ｂは、この発明の他の実施例に従った折り返されたワード線２２０’の別の配置を示す図である。図示されるように、折り返されたワード線２２０’は、図２Ａの折り返されたワード線２２０に比べて、９０度ずれた角度で配置されている。この実施例は、折り返されたワード線２２０’は、特定の設計に適するような方法によっても配置でき、水平に配置する必要はないことを示すものである。例えば、図２Ｃは、折り返されたワード線２２０”の他の配置を示す。この配置は、特定の集積回路設計において、他の種々のロジックに適したものとなる可能性があるものである。
【００２３】
従って、モデルワード線ドライバ２０６’の出力点の十分近くに折り返しのワード線２２２の終了経路を提供するものである限り、折り返しのワード線がどのように配置されているかは重要ではないことが理解されるべきである。適切に配置される時には、余分なＲＣ遅延が自己タイミング経路に含まれることはない。従って、モデルワード線２２２とモデルビット線２３０、/２３０を代表するＲＣ遅延だけが制御回路２１０によって使用され、読み出しレディ信号２１６をセンスアンプ２０４に提供されるべきことが決定される。
【００２４】
図３は、この発明の一実施例に従ったモデルコアセル２０３’の例を示す図である。この実施例において、ワード線２２６は、モデルコアセル２０３’とは相互接続されず、メモリコア２００内のコアセル２０２に直接接続されている線として示されている。しかし、モデルワード線２２２は、トランジスタ３０２と３０４のゲートに接続されている。また、トランジスタ３０４の端子と接続されたモデルビット線２３０、およびトランジスタ３０２の端子と接続される相補的なモデルビット線/２３０が示されている。さらに、信号２１６が、制御回路２１０からトランジスタ３０６のゲートに入力される。一般に、モデルコアセル２０３’は、プルダウン動作を実行するように構成されており、このプルダウン動作は、メモリコア２００内にあるコアセル２０２のプルダウンの強さを近似するように構成されている。
【００２５】
別の実施例において、モデルコアセル２０３’は、特定のメモリコア２００の深さに応じてプルダウンドライブを増大させるために適切に調整しても良い。例えば、モデルコアセル２０３’は、プルダウン強度を高めるために、一つ以上のモデルコアセルと置き換えても良く、より大きいメモリコアの駆動に伴う遅延や制御回路２１０に起因する遅延などを取り除くために使用できる可能性がある。
【００２６】
図４は、この発明の一実施例に従った図２Ａに示されたモデルワード線ドライバ２０６’の例を示す図である。このモデルワード線ドライバ２０６’は、モデルビット線２３０、/２３０と信号２１６とに接続されたプレチャージ回路４０２を有するものとして示されている。また、信号２１６を受け取って、バッファされた信号をモデルワード線２２２上に出力するバッファ４０４が示されている。一般に、信号２１６がハイになる（すなわち、立ち上がりエッジを発生する）時に、モデルワード線ドライバ２０６’がアクセス動作を開始するために起動される。さらに、バッファ４０４には、上の図２Ａに示されるように、メモリコア２００にアクセスするワード線ドライバ２０６が生ずる遅延を近似するために、十分な遅延が設定されている。
【００２７】
図５Ａは、この発明の一実施例に従ったメモリコア２００内のコアセル２０２、２０３の例を示す図である。図示されるように、相補的なビット線２２９、/２２９は、１対のパスゲートトランジスタ５０２、５０４のドレイン端子にそれぞれ接続されている。ワード線２２６は、パスゲートトランジスタ５０２、５０４のゲートに接続されている。ひとつの典型的なコアセル２０２/２０３が示されているが、この発明の実施例が他のコアセルと他のメモリ回路に適用可能であることは了解されるべきである。
【００２８】
従って、この発明の実施例はのどのようなメモリ回路にでも適用できる。例えば、ＲＯＭメモリ回路、ＲＡＭメモリ回路、ＳＲＡＭメモリ回路、ＤＲＡＭメモリ回路、ＥＰＲＯＭメモリ回路、ＥＥＰＲＯＭメモリ回路等である。メモリ回路とコアセルの詳細については、「The Art of Electronics第２版」（Paul Horowitz、Winfield Hill著）の８１２〜８２０ページ（１９９６）を参照することができる。従って、この本は引用により明細書中に含まれる。
【００２９】
図５Ｂは、この発明の一実施例に従ったモデルビット線に沿って配置されたコアセル２０２’の例を示す図である。図示されるように、ビット線２３０は、パスゲートトランジスタ５０２’のドレイン端子に接続されており、ビット線/２３０はパスゲートトランジスタ５０４’のドレイン端子に接続されている。この実施例においてパスゲートトランジスタ５０２’、５０４’のそれぞれのゲートは接地されている。各々のコアセル２０２’は、一般に、メモリコア２００のビット線２２９’において生ずるＲＣ遅延を近似するために使用されるダミーのコアセルである。
【００３０】
図５Ｃは、この発明の一つの実施例に従ったモデルワード線２２２に沿って配置されたコアセル２０２”の例を示す図である。図示されるように、パスゲートトランジスタ５０２”のドレイン端子はVddに接続されており、パスゲートトランジスタ５０４”のドレイン端子もVddに接続されている。この実施例においては、パスゲートトランジスタ５０２”、５０４”のそれぞれのゲートが、モデルワード線２２２に接続されている。コアセル２０２”のそれぞれも、一般に、メモリコア２００のワード線２２６において生ずるＲＣ遅延を近似するために使用されるダミーのコアセルである。
【００３１】
図６は、この発明の一実施例に従った図２Ａの制御回路の回路図の例を示す図である。制御回路２１０は，一般に，モデルセンスアンプ２０４’と、セット／リセットラッチ回路６０６とを有する。セット／リセットラッチ回路６０６は、一般に、リセット（／Ｒ）信号を受けるために使用するトランジスタ６２３と、クロック（ＣＬＫ）６０２からＳＥＴ（Ｓ）信号を受けるために使用するトランジスタ６２４とを有する。セット／リセットラッチ回路６０６は、また、インバータ６０３の出力にゲートが接続されたトランジスタ６２２を含んでおり、このインバータ６０３は入力６０４（これはＣＬＫ６０２の遅延である）を有している。
【００３２】
セット／リセットラッチ回路６０６は、さらに、ラッチ６２６と、信号２１６を生成するインバータ６２８とを含んでいる。また、トランジスタ６２０のゲートとトランジスタ６２１のゲートとに伝達されるリセット信号が示されている。この例において、ビット線２３０はモデルセンスアンプ２０４’に接続されており、このモデルセンスアンプ２０４’はインバータ回路であることが示されている。このモデルセンスアンプ２０４’の出力はインバータ回路６１８に接続されている。一般に、リセット信号は、信号２１６の立ち下がりエッジが受け取られた後に伝達される。上述のように、信号２１６がロウになる時に（すなわち立ち下がりエッジで）、センスアンプには読み出しレディ信号が供給される。一方、信号２１６がハイになる時には、ワード線ドライバは、特定のセルにアクセスするように信号で伝えられる。
【００３３】
図７は、この発明の一実施例に従ったモデル経路と読み出しタイミング図７００を示す図である。最初に、メモリクロック（ＣＬＫ）信号に立ち上がりエッジ７０２が発生すると、これにより、信号２１６は立ち上がりエッジ７０４を生ずる。そして、信号２１６の立ち上がりエッジ７０４は、すべてのアドレス指定されたワード線（モデルワード線を含む）に立ち上がりエッジ７０６を生じさせる。この立ち上がりエッジ７０６は、モデルビット線２３０に立ち下がりエッジ７０８を生じさせる。立ち下がりエッジ７０８は、信号２１６の立ち下がりエッジ７１０を生じさせる。立ち下がりエッジ７１０は、ワード線とモデルワード線を立ち下げ、入力ラッチを開き、そしてビット線とデータバスをプレチャージするように作動する。
【００３４】
上述に加えてさらに、信号２１６に立ち下がりエッジ７１０が発生する時に、センスアンプ２０４は読み出し開始を命じられ、センスライン上において立ち上がりエッジ７１２を発生させる。具体的には、立ち下がりエッジ７１０は、すべてのアドレスワード線（モデルワード線を含む）の立ち下がりエッジ７０９、およびビット線２３０の立ち上がりエッジ７１１を生じさせる。さらに、センス信号の立ち上がりエッジ７１２は、感知されたデータの値（このケースでは論理「１」）を反映した出力「Ｑ」におけるエッジ７１４を生じさせる。ここで、立ち上がりエッジ７１２は、最悪ケースコアセル２０３に対してちょうど十分なビット線差７３０が達成された時とほとんど同時に発生することに留意することが重要である。
【００３５】
現実に、従来技術における自己タイミング復帰経路１１４のＲＣ遅延が取り除かれているので、モデルコアセル２０３’が十分なビット線差に達したときと、ほぼ同時に最悪ケースコアセル２０３が十分なビット線差に達する。不要な遅延が取り除かれているので、メモリ回路は非常に高いスピードでアクセス動作を有利に実行することができる。
【００３６】
前述の発明は、明確に理解できるように詳細に説明されているが、変更や修正は、請求項の範囲内で行われうることは明らかである。従って、様々な回路図は以下に示すどのような形にも具体的に示されうることが了解されるべきである。例えば、半導体基板、プリント板、パッケージされた集積回路、またはソフトウェア等である。
【００３７】
例えば、ニューヨーク州ニューヨーク市のＩＥＥＥから入手可能なＶＨＤＬ（登録商標）ハードウエア記述言語のようなハードウエア記述言語設計や合成プログラムによりシリコンレベルの配置を設計することも可能である。従って、現実の実施例は制限的であることではなく、説明のためのものであると考える必要がある、そして、発明は、ここに記載された詳細に制限されるものではなく、請求項とその等価物の範囲で修正できる。
【図面の簡単な説明】
【図１】  図１は、メモリコアとそれに付随するアクセス回路を有するメモリ回路のブロック図である。
【図２Ａ】  図２Ａは、この発明の一実施例に従ったコアセルのアレイを含むメモリコアを有するメモリ回路を示す図である。
【図２Ｂ】  図２Ｂは、この発明の他の実施例に従った折り返しワード線の配置を示す図である。
【図２Ｃ】  図２Ｃは、この発明の他の実施例に従った折り返しワード線の配置を示す図である。
【図３】  図３は、この発明の一実施例に従ったモデルコアセルの例を示す図である。
【図４】  図４は、この発明の一実施例に従った図２Ａに示されるモデルワード線ドライバの例を示す図である。
【図５Ａ】  図５Ａは、この発明の一実施例に従ったメモリコア内のコアセルの例を示す図である。
【図５Ｂ】  図５Ｂは、この発明の一実施例に従ったモデルビット線に沿って配置されたコアセルの例を示す図である。
【図５Ｃ】  図５Ｃは、この発明の一実施例に従ったモデルワード線に沿って配置されたコアセルの例を示す図である。
【図６】  図６は、この発明の一実施例に従った図２Ａの制御回路の回路図の例を示す図である。
【図７】  図７は、この発明の一実施例に従ったモデル経路と読み出しタイミング図７００を示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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