(57)【特許請求の範囲】
【請求項１】
半導体基板上で素子分離構造により画定された素子活性領域にゲート電極と前記ゲート電極の両側にソース／ドレインとして機能する一対の不純物拡散層とを有するトランジスタが形成されてなる半導体装置において、
前記素子活性領域上をゲート絶縁膜を介して帯状にパターン形成されて前記ゲート電極として機能する第１の導電膜と、
前記素子分離構造と前記素子活性領域との境界部位のうち、前記第１の導電膜に近接して対向する部位の少なくとも前記不純物拡散層が形成された前記素子活性領域上を覆うように帯状にパターン形成されており、前記ゲート絶縁膜を介して下層の前記不純物拡散層と対向して容量結合する第２の導電膜とを含み、
前記第１の導電膜と前記第２の導電膜とが一体形成されており、
前記素子分離構造が、絶縁膜内にシールドプレート電極が埋設されてなるフィールドシールド素子分離構造であって、前記第１及び第２の導電膜の電位が、前記シールドプレート電極の電位と異なる値に設定されていることを特徴とする半導体装置。
【請求項２】
前記第１及び第２の導電膜は、各々の一端部において接続されてなるものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の導電膜が２層の導電膜構造とされていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板上において素子活性領域を画定する素子分離構造を備えた半導体装置において、
前記素子活性領域に絶縁膜を介して少なくとも１本の帯状の第１の導電膜がパターン形成されているとともに、前記素子分離構造と前記素子活性領域との境界部位のうち、前記素子活性領域に形成された前記第１の導電膜に近接して対向する部位の少なくとも前記素子活性領域上を前記絶縁膜を介して覆うように、第２の導電膜が形成されており、
前記素子分離構造が、絶縁層内にシールドプレート電極が埋設されてなるフィールドシールド素子分離構造であって、前記シールドプレート電極の電位と前記境界部位に形成された前記第２の導電膜の電位とが互いに異なる値に設定されていることを特徴とする半導体装置。
【請求項５】
前記素子活性領域に形成された前記導電膜と前記境界部位に形成された前記第２の導電膜とが各々の一端部において電気的に接続されており、両者が同電位とされることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記素子活性領域に形成された前記第１の導電膜がトランジスタのゲート電極であって、このゲート電極の両側の前記半導体基板の表面領域にソース拡散層及びドレイン拡散層を有し、前記ソース拡散層は前記境界部位の存する前記素子活性領域の前記半導体基板の表面領域に形成されており、前記ゲート電極と接続された前記境界部位の前記第２の導電膜の少なくとも一部が前記絶縁膜を介して前記ソース拡散層と対向して両者が容量結合し、前記ソース拡散層と前記ドレイン拡散層とが同電位とされることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記素子活性領域に前記絶縁膜を介した前記第１の導電膜が２本パターン形成されており、これらの前記第１の導電膜のうち、一方の前記第１の導電膜とこれに近接した前記境界部位に形成された前記第２の導電膜とが接続されているとともに、他方の前記第１の導電膜とこれに近接した前記境界部位に形成された前記第２の導電膜とが接続されていることを特徴とする請求項４〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記素子活性領域に形成された前記第１の導電膜の両側の前記半導体基板の表面領域に不純物が導入されてなる一対の不純物拡散層を有し、少なくとも一方の前記不純物拡散層が前記第１の導電膜とこれと近接した前記境界部位に形成された前記第２の導電膜との間の前記半導体基板の表面領域に形成されていることを特徴とする請求項４〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１及び第２の導電膜が２層構造とされていることを特徴とする請求項４〜８のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板上の素子分離領域に第１の絶縁膜内に第１の導電膜が埋設されてなるフィールドシールド素子分離構造を形成し、前記半導体基板上に素子活性領域を画定する第１の工程と、
前記素子活性領域に第２の絶縁膜を形成する第２の工程と、
前記フィールドシールド素子分離構造上及び前記第２の絶縁膜上に第２の導電膜を形成する第３の工程と、
前記第２の導電膜及び前記第２の絶縁膜をパターニングして、前記素子活性領域上及び前記素子活性領域と前記フィールドシールド素子分離構造との境界部位における少なくとも前記素子活性領域に前記第２の導電膜及び前記第２の絶縁膜を帯状のパターンに加工し、前記素子活性領域上に形成された前記第２の導電膜のパターンの長手方向に沿った近傍に他の前記第２の導電膜のパターンが延在するように各パターンを形成する第４の工程とを有し、
前記境界部位の前記第２の導電膜の電位を、前記第１の導電膜の電位と異なる値に設定することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第４の工程において、前記素子活性領域上に形成する前記第２の導電膜のパターンと、この第２の導電膜と近接する前記境界部位の少なくとも前記素子活性領域に形成する前記第２の導電膜のパターンとを各々の一端部において一体形成し、両者を同電位とすることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記素子活性領域に形成された前記第２の導電膜をトランジスタのゲート電極とし、前記第４の工程の後に、前記ゲート電極の両側の前記半導体基板の表面領域にソース拡散層及びドレイン拡散層を形成する第５の工程を有し、前記ソース拡散層を前記境界部位の存する前記素子活性領域の前記半導体基板の表面領域に形成し、前記ゲート電極と接続された前記境界部位の前記第２の導電膜の少なくとも一部を前記第２の絶縁膜を介して前記ソース拡散層と対向させて両者を容量結合させ、前記ソース拡散層と前記ドレイン拡散層とを同電位とすることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第４の工程において、前記素子活性領域に前記第２の絶縁膜を介した前記第２の導電膜のパターンを２本形成するとともに、各々の前記第２の導電膜のパターンとこれに近接した前記境界部位における前記第２の導電膜のパターンとを一体形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記第３の工程において、前記第２の絶縁膜上に前記第２の導電膜、第３の絶縁膜及び第３の導電膜を順次形成し、前記第４の工程において、前記第３の導電膜、前記第３の絶縁膜、前記第２の導電膜及び前記第２の絶縁膜をパターニングすることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記第４の工程において、前記素子活性領域上に形成する前記第２及び第３の導電膜のパターンと、この第２及び第３の導電膜と近接する前記境界部位の少なくとも前記素子活性領域に形成する前記第２及び第３の導電膜のパターンとを一体形成し、両者を同電位とすることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第４の工程において、前記素子活性領域に前記第２及び第３の導電膜のパターンを２本形成するとともに、各々の前記第２及び第３の導電膜のパターンとこれに近接した前記境界部位における前記第２及び第３の導電膜のパターンとを一体形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
半導体基板上で素子分離構造により区画された素子活性領域と、
前記素子分離構造と前記素子活性領域との境界領域の前記半導体基板に形成された第１の不純物拡散層と、
前記境界領域の前記第１の不純物拡散層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜を介して前記第１の不純物拡散層と対向するように形成された第１の電極と、
前記半導体基板の前記素子活性領域上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の電極と、
前記第２の電極の両側の前記半導体基板に形成された一対の第２の不純物拡散層とを含み、
前記一対の第２の不純物拡散層の一方の不純物拡散層が、前記半導体基板内で前記第１の不純物拡散層と接続され、前記第１の電極と前記第２の電極とが結線されており、
前記素子分離構造が、絶縁膜内にシールドプレート電極が埋設されてなるフィールドシールド素子分離構造であって、前記第１及び第２の電極の電位が前記シールドプレート電極の電位と異なる値に設定されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、素子活性領域を画定する素子分離構造として、絶縁膜内に電極膜が埋設形成されてなるフィールドシールド素子分離構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近時における半導体装置の更なる大規模化及び高集積化に伴って、素子形成領域の縮小化が図られている。これに対応した半導体素子における素子分離技術の１つとして、いわゆるフィールドシールド素子分離法が注目されている。この素子分離法は、シリコン半導体基板上の素子分離領域にフィールドシールド素子分離構造を形成して素子活性領域を画定する手法である。フィールドシールド素子分離構造は、ＳｉＯ2 等からなる絶縁膜内に多結晶シリコン等からなる導電膜であるシールドプレート電極が埋設形成されてなる素子分離構造であり、このシールドプレート電極の電位を接地電位或いは他の所定電位に固定することにより確実な素子分離を行うことができるものである。
【０００３】
また、素子形成領域の縮小化の要請により、各種金属配線のレイアウトに制約が課されることになる。この場合、例えばメモリセルの縮小化に伴ってソース／ドレイン拡散層が薄く形成されたり、ソース／ドレイン拡散層に対するコンタクト孔の配置可能な領域が制限されたりすることとなるが、そのためにソース／ドレイン拡散層の電気抵抗値の増大化が招来され、ＭＯＳトランジスタの論理動作の高速化が妨げられることになる。
【０００４】
ここで、ドレイン拡散層の電気抵抗値が大きくなると、論理回路の出力抵抗値が増大し、電流値はさほど小さくならないが、出力抵抗値と負荷容量との積で決定されるいわゆるＲＣ遅延が大きくなる。また、ソース拡散層の電気抵抗値が大きくなると、実質的な相互コンダクタンスが低下して電流値が小さくなり、負荷駆動能力が低下する。したがって、信号伝搬時間の遅延を抑えて論理動作を高速化させるためには、ソース／ドレイン拡散層の電気抵抗値を低減させることが必要である。
【０００５】
具体的に、ソース／ドレイン拡散層の電気抵抗値の低減を図る方法として、例えば特開平５−２３５３０９号公報には、ゲートアレイ型の半導体集積回路において、ソース・ドレイン領域のコンタクト数を充分に確保できるように電源線を配置することが開示されている。
【０００６】
すなわち、この特開平５−２３５３０９号公報においては、ＭＯＳトランジスタから構成され規則的に配置された複数の基本セルを横切って配置された第１配線層の第１電源線を取り除き、機能ブロックへの電源供給を、第２配線層に配置された第２電源線からスルーホールを介して第１配線層に設けた電源配線により行う。したがって、前記基本セルから構成された機能ブロックへの電源配線には、第１電源線による制約がなくなり、前記機能ブロックが第１電源線の間に形成された場合でもソース・ドレイン領域のコンタクトを多く設けることができ、ソース・ドレイン領域の抵抗値の低減化が実現される。
【０００７】
また、特開平４−２３７１６５号公報には、ソース・ドレイン領域の表面の一部に、Ｍｏ，Ｗ等を材料とする高融点金属層を堆積して熱処理することによりシリサイド層を形成することが開示されている。この場合、前記シリサイド層により、ソース・ドレイン領域の抵抗値が大幅に低減して信号伝搬の遅延が抑えられる。
【０００８】
【発明が解決しようとする課題】
ところで、近時では、ＭＯＳトランジスタに代表される半導体素子は更なる縮小傾向にあり、それに伴って例えばＭＯＳトランジスタのゲート電極の形成時に以下に示すような問題が生じている。
【０００９】
ＭＯＳトランジスタ等のゲート電極を形成する際には、ゲート電極形成時のフォトリソグラフィー工程において、シリコン半導体基板上に堆積形成された多結晶シリコン膜の上に電極形状のフォトレジストを塗布し、所定のパターンが形成されたフォトマスクを用いてこのフォトレジストに露光を施す。ここで、素子サイズが縮小されるにつれて、素子活性領域に形成されるゲート電極と近接する素子分離構造との離間距離も小さくなるため、素子分離構造の素子活性領域に対する段差部位からの反射光が無視できなくなる。即ち、本来ならばフォトレジストのフォトマスクのパターンによって遮光されて未露光部分となるべき部位、例えばフォトレジストの側面部位が前記反射光によって露光され、完成したレジストマスクの側面部位に細りが生じ、当初の設計寸法と異なるレジストマスクとなる。
【００１０】
このレジストマスクを用いて多結晶シリコン膜をエッチングしてゲート電極を形成すると、形成されるゲート電極もレジストマスクの形状に倣って括れた形状となり、トランジスタのサブスレショルド電流の増加やスタンバイリーク電流の増加等の不都合が招来されることになる。
【００１１】
この傾向は、最近一般的に用いられるｇ線やｉ線等の単波長光を光源とする場合に顕著に現れ、前記細りはひどい場合では片側約０．１μｍ〜０．１５μｍにもなり、ゲート電極幅が０．５μｍサイズに近づくにつれて益々問題視されつつある。
【００１２】
そこで、例えば特開平６−３４２９０５号公報や特開平７−２９７３７９号公報に開示されているように、ゲート電極の形成時に、ＬＯＣＯＳ法により形成された素子分離構造であるフィールド酸化膜とソース拡散層及びドレイン拡散層（特開平７−２９７３７９号公報ではドレイン拡散層のみ）との境界部にも電極を形成する手法がある。この手法によれば、ゲート電極形成時のフォトリソグラフィー工程において、バーズビーク面での反射光によるゲート電極の括れの発生が防止される。
【００１３】
しかしながら、上述の手法を素子分離構造としてフィールドシールド素子分離構造が形成された半導体素子に適用させる場合、前記境界部に形成された電極に印加させる電位がフィールドシールド素子分離構造による素子分離機能を損なうおそれがある。また、例えばゲート電極が複数形成される場合では、隣接するゲート電極の配置の仕方も考慮する必要があり、様々なレイアウトに対応して前記括れの発生を効率良く抑止するように工夫しなければならない。
【００１４】
また、特公平６−１０５７７２号公報には、ゲート電極に近接するフィールド酸化膜上からシリコン酸化膜を介したｎ型拡散領域上にかけて前記ゲート電極と隣接するようにキャパシタの上部電極が設けられてなるＤＲＡＭが開示されている。ところがこの場合、上部電極は、島状に独立した形状に形成する必要があり、ゲート電極に近接するフィールド酸化膜を全て覆うように形成されるものではない。更にこの場合、ｎ型拡散領域及び上部電極を形成した後に、ゲート電極を形成するため、上部電極はゲート電極形成時の細り防止には殆ど寄与することはないものと思われる。
【００１５】
また、特開平３−２５７８６１号公報には、ゲート電極を素子領域からフィールド領域に跨がるように略Ｕ字状に形成し、その内側にソース領域が、外側にドレイン領域が形成されてなるＭＯＳＦＥＴが開示されている。しかしながら、この場合でも、ゲート電極とフィールド領域とが近接して対向する部位が存するため、ゲート電極形成時に細りを防止することは困難である。
【００１６】
また、特開平６−１７７３２８号公報には、ドレイン拡散層と接するフィールド領域端上にゲート電極と接続された配線材料を備えたＭＩＳＦＥＴが開示されている。しかしながら、この場合でも、ソース拡散層と接するフィールド領域端上には配線材料は存しないため、ゲート電極形成時に細りを防止することは困難である。
【００１７】
また、ソース拡散層の電気抵抗値の増大化に起因する信号伝搬遅延時間の増加とドレイン拡散層の電気抵抗値の増大化に起因する信号伝搬遅延時間の増加とを比較すると、電流値が低下するソース拡散層の方が影響が大きい。したがって、ドレイン拡散層の電気抵抗値を低減させることに優先してソース拡散層の電気抵抗値を低減させることが重要である。
【００１８】
しかしながら、ソース拡散層の電気抵抗値を低減させることにより、ノイズマージンが小さくなり、センス増幅器の誤動作を招きやすくなるという問題がある。すなわち、上述したようにソース拡散層（及びドレイン拡散層）の電気抵抗値を低減させて信号伝搬の遅延を抑えるのに好適な手法は存するが、ノイズマージンの低下という深刻な問題を生ぜしめることとなる。また、半導体装置の実質的な部分では、大きな駆動電流を得るために、しきい値電圧の絶対値を小さくする手法があり、一般的に採用されているが、この手法を用いてもノイズマージンの低下を抑えることはできない。
【００１９】
そこで、本発明の目的は、素子分離構造としてバーズビーク等の不都合が発生することのないフィールドシールド素子分離構造を用いた場合に、素子分離機能を損なうことなく、複数のゲート電極を形成する際にも素子サイズの縮小化に伴うゲート電極の微細化を当該ゲート電極の形状異常を発生させることなく達成することを可能とする半導体装置及びその製造方法を提供することである。
【００２０】
更に、本発明の別の目的は、ノイズマージンを充分に確保しつつも、高速動作を行うことを可能とする半導体装置及びその製造方法を提供することである。
【００２１】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上で素子分離構造により画定された素子活性領域にゲート電極と前記ゲート電極の両側にソース／ドレインとして機能する一対の不純物拡散層とを有するトランジスタが形成されてなる半導体装置において、前記素子活性領域上をゲート絶縁膜を介して帯状にパターン形成されて前記ゲート電極として機能する第１の導電膜と、前記素子分離構造と前記素子活性領域との境界部位のうち、前記第１の導電膜に近接して対向する部位の少なくとも前記不純物拡散層が形成された前記素子活性領域上を覆うように帯状にパターン形成されており、前記ゲート絶縁膜を介して下層の前記不純物拡散層と対向して容量結合する第２の導電膜とを含み、前記第１の導電膜と前記第２の導電膜とが一体形成されており、前記素子分離構造が、絶縁膜内にシールドプレート電極が埋設されてなるフィールドシールド素子分離構造であって、前記第１及び第２の導電膜の電位が、前記シールドプレート電極の電位と異なる値に設定されている。
本発明の半導体装置の一態様では、前記第１及び第２の導電膜は、各々の一端部において接続されてなるものである。
本発明の半導体装置の一態様では、前記第１及び第２の導電膜が２層の導電膜構造とされている。
本発明の半導体装置は、半導体基板上において素子活性領域を画定する素子分離構造を備えた半導体装置において、前記素子活性領域に絶縁膜を介して少なくとも１本の帯状の第１の導電膜がパターン形成されているとともに、前記素子分離構造と前記素子活性領域との境界部位のうち、前記素子活性領域に形成された前記第１の導電膜に近接して対向する部位の少なくとも前記素子活性領域上を前記絶縁膜を介して覆うように、第２の導電膜が形成されており、前記素子分離構造が、絶縁層内にシールドプレート電極が埋設されてなるフィールドシールド素子分離構造であって、前記シールドプレート電極の電位と前記境界部位に形成された前記第２の導電膜の電位とが互いに異なる値に設定されている。
本発明の半導体装置の一態様では、前記素子活性領域に形成された前記導電膜と前記境界部位に形成された前記第２の導電膜とが各々の一端部において電気的に接続されており、両者が同電位とされる。
本発明の半導体装置の一態様では、前記素子活性領域に形成された前記第１の導電膜がトランジスタのゲート電極であって、このゲート電極の両側の前記半導体基板の表面領域にソース拡散層及びドレイン拡散層を有し、前記ソース拡散層は前記境界部位の存する前記素子活性領域の前記半導体基板の表面領域に形成されており、前記ゲート電極と接続された前記境界部位の前記第２の導電膜の少なくとも一部が前記絶縁膜を介して前記ソース拡散層と対向して両者が容量結合し、前記ソース拡散層と前記ドレイン拡散層とが同電位とされる。
本発明の半導体装置の一態様では、前記素子活性領域に前記絶縁膜を介した前記第１の導電膜が２本パターン形成されており、これらの前記第１の導電膜のうち、一方の前記第１の導電膜とこれに近接した前記境界部位に形成された前記第２の導電膜とが接続されているとともに、他方の前記第１の導電膜とこれに近接した前記境界部位に形成された前記第２の導電膜とが接続されている。
本発明の半導体装置の一態様では、前記素子活性領域に形成された前記第１の導電膜の両側の前記半導体基板の表面領域に不純物が導入されてなる一対の不純物拡散層を有し、少なくとも一方の前記不純物拡散層が前記第１の導電膜とこれと近接した前記境界部位に形成された前記第２の導電膜との間の前記半導体基板の表面領域に形成されている。
本発明の半導体装置の一態様では、前記第１及び第２の導電膜が２層構造とされている。
本発明の半導体装置の製造方法は、半導体基板上の素子分離領域に第１の絶縁膜内に第１の導電膜が埋設されてなるフィールドシールド素子分離構造を形成し、前記半導体基板上に素子活性領域を画定する第１の工程と、前記素子活性領域に第２の絶縁膜を形成する第２の工程と、前記フィールドシールド素子分離構造上及び前記第２の絶縁膜上に第２の導電膜を形成する第３の工程と、前記第２の導電膜及び前記第２の絶縁膜をパターニングして、前記素子活性領域上及び前記素子活性領域と前記フィールドシールド素子分離構造との境界部位における少なくとも前記素子活性領域に前記第２の導電膜及び前記第２の絶縁膜を帯状のパターンに加工し、前記素子活性領域上に形成された前記第２の導電膜のパターンの長手方向に沿った近傍に他の前記第２の導電膜のパターンが延在するように各パターンを形成する第４の工程とを有し、前記境界部位の前記第２の導電膜の電位を、前記第１の導電膜の電位と異なる値に設定する。
本発明の半導体装置の製造方法の一態様では、前記第４の工程において、前記素子活性領域上に形成する前記第２の導電膜のパターンと、この第２の導電膜と近接する前記境界部位の少なくとも前記素子活性領域に形成する前記第２の導電膜のパターンとを各々の一端部において一体形成し、両者を同電位とする。
本発明の半導体装置の製造方法の一態様では、前記素子活性領域に形成された前記第２の導電膜をトランジスタのゲート電極とし、前記第４の工程の後に、前記ゲート電極の両側の前記半導体基板の表面領域にソース拡散層及びドレイン拡散層を形成する第５の工程を有し、前記ソース拡散層を前記境界部位の存する前記素子活性領域の前記半導体基板の表面領域に形成し、前記ゲート電極と接続された前記境界部位の前記第２の導電膜の少なくとも一部を前記第２の絶縁膜を介して前記ソース拡散層と対向させて両者を容量結合させ、前記ソース拡散層と前記ドレイン拡散層とを同電位とする。
本発明の半導体装置の製造方法の一態様では、前記第４の工程において、前記素子活性領域に前記第２の絶縁膜を介した前記第２の導電膜のパターンを２本形成するとともに、各々の前記第２の導電膜のパターンとこれに近接した前記境界部位における前記第２の導電膜のパターンとを一体形成する。
本発明の半導体装置の製造方法の一態様では、前記第３の工程において、前記第２の絶縁膜上に前記第２の導電膜、第３の絶縁膜及び第３の導電膜を順次形成し、前記第４の工程において、前記第３の導電膜、前記第３の絶縁膜、前記第２の導電膜及び前記第２の絶縁膜をパターニングする。
本発明の半導体装置の製造方法の一態様では、前記第４の工程において、前記素子活性領域上に形成する前記第２及び第３の導電膜のパターンと、この第２及び第３の導電膜と近接する前記境界部位の少なくとも前記素子活性領域に形成する前記第２及び第３の導電膜のパターンとを一体形成し、両者を同電位とする。
本発明の半導体装置の製造方法の一態様では、前記素子活性領域に前記第２及び第３の導電膜のパターンを２本形成するとともに、各々の前記第２及び第３の導電膜のパターンとこれに近接した前記境界部位における前記第２及び第３の導電膜のパターンとを一体形成する。
本発明の半導体装置は、半導体基板上で素子分離構造により区画された素子活性領域と、
前記素子分離構造と前記素子活性領域との境界領域の前記半導体基板に形成された第１の不純物拡散層と、前記境界領域の前記第１の不純物拡散層上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜を介して前記第１の不純物拡散層と対向するように形成された第１の電極と、前記半導体基板の前記素子活性領域上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の電極と、前記第２の電極の両側の前記半導体基板に形成された一対の第２の不純物拡散層とを含み、前記一対の第２の不純物拡散層の一方の不純物拡散層が、前記半導体基板内で前記第１の不純物拡散層と接続され、前記第１の電極と前記第２の電極とが結線されており、前記素子分離構造が、絶縁膜内にシールドプレート電極が埋設されてなるフィールドシールド素子分離構造であって、前記第１及び第２の電極の電位が前記シールドプレート電極の電位と異なる値に設定されている。
【００８０】
【作用】
本発明の半導体装置においては、例えばゲート電極として機能する少なくとも１本の帯状の導電膜が素子活性領域に設けられるとともに、素子分離構造と素子活性領域との境界部位の少なくとも一部にも第２の絶縁膜（ゲート絶縁膜）を介して帯状の導電膜が形成されている。そして、この半導体装置は、素子活性領域に形成された１本の導電膜（ゲート電極）に着目した場合、素子分離構造と素子活性領域との境界部位のうち、この導電膜の近傍に存し且つ当該導電膜の長手方向に沿った境界部位の少なくとも素子活性領域に、他の導電膜が延在するように構成されている。ここで、ゲート電極である導電膜が複数存する場合では、この他の導電膜はゲート電極である場合もある。
【００８１】
ところで、素子活性領域に導電膜（ゲート電極）を形成する場合、フォトリソグラフィー工程において素子分離構造の段差部位からの反射光がゲート電極の形成に悪影響を及ぼすが、直接悪影響を及ぼす反射光は、当該ゲート電極の近傍に位置し、その長手方向に沿った素子分離構造との境界部位における段差部からのものである。従って、この境界部位にもフォトレジストのパターンが存するようにして上述のような第２の導電膜を形成するようにすれば、フィールドシールド素子分離構造の如き前記段差部の高い素子分離構造をもつ半導体装置においても、ゲート電極を細りや括れのない所望の形状に効率良く形成することができる。
【００８２】
また、本発明の半導体装置においては、一対の不純物拡散層のうちのソース拡散層と電気的に接続された第１の配線層と、前記第１の配線層に容量結合した第２の配線層とによって、大きな対向面積を有し、従って大きな負荷容量をもつキャパシタが形成されている。
【００８３】
ここで、前記ソース拡散層の抵抗値が比較的高い場合でも、前記キャパシタの電気容量が大きいために、この大きな電気容量が半導体基板部位と前記ソース拡散層との間のインピーダンスを支配し、直流的な観点から見れば前記ソース拡散層の大きな電気抵抗が存在しているにも関わらず、交流電流が流れたときに前記ソース拡散層の電気抵抗による電圧降下が生じることなく負荷容量の放電が短時間で行われる。すなわち、本発明の半導体装置の製造方法によれば、前記ソース拡散層の電気抵抗値が比較的大きいために十分なノイズマージンが確保されるとともに、信号伝搬時間の遅延が抑制されて論理動作の高速化が実現される。
【００８４】
本発明の半導体装置の製造方法においては、不純物拡散層中の底部に第２の絶縁層が埋め込まれたかたちに形成されることになり、当該不純物拡散層と前記第２の絶縁層を介する半導体基板とにより大きな電気容量を有するキャパシタが構成される。
【００８５】
ここで、前記不純物拡散層の抵抗値が比較的高い場合でも、前記キャパシタの電気容量が大きいために、この大きな電気容量が半導体基板部位と前記不純物拡散層との間のインピーダンスを支配し、直流的な観点から見れば前記不純物拡散層の大きな電気抵抗が存在しているにも関わらず、交流電流が流れたときに前記不純物拡散層の電気抵抗による電圧降下が生じることなく負荷容量の放電が短時間で行われる。すなわち、本発明の半導体装置によれば、不純物拡散層の電気抵抗値が比較的大きいために十分なノイズマージンが確保されるとともに、信号伝搬時間の遅延が抑制されて論理動作の高速化が実現される。
【００８６】
【発明の実施の形態】
以下、図面を参照して、本発明の半導体装置及びその製造方法のいくつかの好適な実施の形態について説明する。
【００８７】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。この第１の実施形態においては、半導体装置としてゲート電極とソース／ドレイン拡散層とを有するＭＯＳトランジスタを例示する。図１は、第１の実施形態によるＭＯＳトランジスタの概略平面図であり、図２は、図１中の破線Ａ−Ａ’に沿った概略断面図である。なお、図１では、後述の各電極膜を覆う各種絶縁膜の図示は省略されている。
【００８８】
このＭＯＳトランジスタは、素子活性領域にゲート電極を２つ有する２入力のカスケード接続されてなるものであり、ｐ型シリコン半導体基板１上の素子分離領域に形成されて素子活性領域を画定するフィールドシールド素子分離構造２と、素子活性領域に存するゲート電極３を一部としてなる略Ｕ字形状の電極膜１１と、素子活性領域でゲート電極３に隣接して存するゲート電極４を一部としてなる略逆Ｕ字形状の電極膜１２と、ゲート電極３及びゲート電極４（の一部）の両側のシリコン半導体基板１の表面領域に形成されてなる各不純物拡散層５とを有して構成されている。
【００８９】
フィールドシールド素子分離構造２は、図１に示すように、素子活性領域を囲むように形成されており、図２に示すように、シリコン酸化膜２１ａ〜２１ｃ内に多結晶シリコン膜よりなるシールドプレート電極２２が埋設形成されてなる素子分離構造であり、シールドプレート電極２２の下部のシリコン酸化膜２１ａがゲート絶縁膜として機能する。このシールドプレート電極２２の電位を固定することにより各素子活性領域が他の素子活性領域からそれぞれ電気的に分離されることになる。
【００９０】
不純物拡散層５は、電極膜１１，１２をマスクとしてフィールドシールド素子分離構造２により囲まれた素子活性領域のシリコン半導体基板１の表面領域にｎ型の不純物がイオン注入されて形成されており、一方がソース拡散層、他方がドレイン拡散層となり、隣接する不純物拡散層５に挟まれたゲート電極３，４の直下のシリコン半導体基板１の表面領域がそれぞれゲート電極３，４のチャネル部となる。但し、ゲート電極４は、その先端近傍の一部位がフィールドシールド素子分離構造２と素子活性領域との境界部位近傍にかかっており、この部位にはチャネル部は形成されていない。
【００９１】
電極膜１１は、シリコン半導体基板１上にゲート酸化膜８を介して略Ｕ字形状に形成された多結晶シリコン膜であり、素子活性領域に帯状にパターン形成されたゲート電極３と、フィールドシールド素子分離構造２と素子活性領域との境界部位でフィールドシールド素子分離構造２及び素子活性領域に跨がりゲート電極３の長手方向に沿ってパターン形成された側部電極６とが各々の一端部にて一体形成され構成されている。本第１の実施形態においては、側部電極６はソース拡散層となる不純物拡散層５が形成された素子活性領域の上部にゲート酸化膜８を介して形成され、即ち側部電極６がソース拡散層となる不純物拡散層５とゲート酸化膜８を介して対向配置されており、電極膜１１は側部電極６の部位によりゲート酸化膜８を誘電体膜としてソース拡散層となる不純物拡散層５と容量結合している。
【００９２】
この電極膜１１は、その両側面に側壁絶縁膜１３が、その上部にはキャップ絶縁膜１４がそれぞれ形成され、これらの絶縁膜に覆われたかたちとされている。そして、この電極膜１１には、フィールドシールド素子分離構造２のシールドプレート電極２２に印加される電位（例えば０（Ｖ））と異なる電位が印加されるとともに、上述のように側部電極６の部位がソース拡散層となる不純物拡散層５と容量結合しているためにソース拡散層となる不純物拡散層５とドレイン拡散層となる不純物拡散層５とが完全に同電位となる。
【００９３】
電極膜１２は、シリコン半導体基板１上にゲート酸化膜８を介して略逆Ｕ字形状に形成された多結晶シリコン膜であり、素子活性領域から先端近傍の一部位がフィールドシールド素子分離構造２と素子活性領域との境界部位近傍にかかるように帯状にパターン形成されたゲート電極４と、フィールドシールド素子分離構造２と素子活性領域との境界部位近傍でゲート電極４の長手方向に沿ってパターン形成された側部電極７とが各々の一端部にて一体形成され構成されている。この電極膜１２は、その両側面に側壁絶縁膜１３が、その上部にはキャップ絶縁膜１４がそれぞれ形成され、これらの絶縁膜に覆われたかたちとされている。ここで、電極膜１１と同様に、側部電極７はソース拡散層となる不純物拡散層５が形成された素子活性領域の上部にゲート酸化膜８を介して形成され、即ち側部電極７がソース拡散層となる不純物拡散層５とゲート酸化膜８を介して対向配置されており、電極膜１２は側部電極７の部位によりゲート酸化膜８を誘電体膜としてソース拡散層となる不純物拡散層５と容量結合している。
【００９４】
そして、電極膜１１と同様に、この電極膜１２には、フィールドシールド素子分離構造２のシールドプレート電極２２に印加される電位（例えば０（Ｖ））と異なる電位が印加されるとともに、側部電極７の部位がソース拡散層となる不純物拡散層５と容量結合して、ソース拡散層となる不純物拡散層５とドレイン拡散層となる不純物拡散層５とが完全に同電位となる。
【００９５】
そして、フィールドシールド素子分離構造２や電極膜１１，１２を含む全面に層間絶縁膜１５が形成され、この層間絶縁膜１５には、ゲート電極３と側部電極６の間に形成された不純物拡散層５と、ゲート電極４と側部電極７の間に形成された不純物拡散層５との各表面の一部をそれぞれ露出させる各コンタクト孔１６が開孔形成されている。
【００９６】
更に、各コンタクト孔１６内を含む層間絶縁膜１５上にアルミニウム合金膜からなる配線層１７がパターン形成され、この配線層１７がコンタクト孔１６を介して不純物拡散層５と電気的に接続され、ＭＯＳトランジスタが構成されている。
【００９７】
第１の実施形態によるＭＯＳトランジスタによれば、素子活性領域に形成された１本のゲート電極に着目した場合、フィールドシールド素子分離構造２と素子活性領域との境界部位のうち、このゲート電極の近傍に存し且つ当該ゲート電極の長手方向に沿った境界部位の少なくとも素子活性領域に、他のゲート電極或いは側部電極が延在するように構成されている。具体的に、ゲート電極３に着目すると、図１でゲート電極３の右側の近傍における長手方向のフィールドシールド素子分離構造２との境界部位には側部電極６が延在しており、ゲート電極３の左側の前記境界部位にはゲート電極４の一部（先端部位近傍）が延在している。また、ゲート電極４に着目すると、図１でゲート電極４の右側には前記境界部位、即ちフィールドシールド素子分離構造２は存在しないが、ゲート電極４の左側の前記境界部位には側部電極７が延在している。
【００９８】
従って、後述するように、ゲート電極３，４を形成する際のフォトリソグラフィー工程において、ゲート電極３，４がハレーションの悪影響を受けることがなく、ゲート電極３，４の幅寸法が０．５μｍオーダーのものであっても、ゲート電極３，４は括れ等のない所望の形状に形成されている。
【００９９】
更に、ゲート電極３が側部電極６と、ゲート電極４が側部電極７とそれぞれ一体形成されて電極膜１１，１２とされているため、ゲート電極３と側部電極６及びゲート電極４と側部電極７がそれぞれ同一電位となる。また、電極膜１１，１２には、フィールドシールド素子分離構造２のシールドプレート電極２２に印加される電位と異なる電位が印加されるため、シールドプレート電極２２による確実な素子分離が実現するとともに、ＭＯＳトランジスタの耐圧を向上させることが可能となる。
【０１００】
なお、例えば図３に示すように、ゲート電極３，４間、ゲート電極３と側部電極６間及びゲート電極４と側部電極７間を側壁絶縁膜１３及びキャップ絶縁膜１４を介して充填し、各々が下部の不純物拡散層５と電気的に接続されるように各パッド多結晶シリコン膜２３をパターン形成し、コンタクト孔１６のアスペクト比を緩和するようにしてもよい。
【０１０１】
また、このＭＯＳトランジスタは、例えば電極膜１１のゲート電極３を有するトランジスタ部において、そのソース拡散層とドレイン拡散層とを完全に同電位とすることができるため、各種の半導体回路に適用することが可能である。
【０１０２】
例えば、図４（ａ）に示すように、電極膜１１を有するトランジスタ部をブートストラップ回路に適用することができる。このブートストラップ回路は、図４（ｂ）に示すように、ゲート電極３とソース／ドレイン（不純物拡散層５）とで構成されるＭＯＳトランジスタＭと、側部電極６と誘電体膜（ゲート酸化膜８）を介したソースとで構成される寄生キャパシタＣ（図中の円内に示す）と、電極膜１１に形成されたコンタクト孔φとドレインが接続されてスイッチとして機能するＭＯＳトランジスタＳとから構成されている。
【０１０３】
このブートストラップ回路においては、ＭＯＳトランジスタＭが、そのソースとドレインとが同電位となるため、利率がほぼ１の増幅器として機能し、ＭＯＳトランジスタＭのドレインに電圧Ｖppが印加されると、例えばＤＲＡＭのメモリセルＭＣのワード線ＷＬに電圧Ｖppが印加されることになる。
【０１０４】
なお、図５に示すように、ゲート電極３の括れ等を防止するため、ドレインとして機能する不純物拡散層５側にも、フィールドシールド素子分離構造２との境界部位に側部電極６を形成するようにしてもよい。
【０１０５】
また、例えば、図６に示すように、電極膜１１を有するトランジスタ部を、半導体回路をその耐圧を越えるサージ電圧から保護する入力保護回路（ＥＳＤ保護回路）に適用することができる。この場合、入／出力パッドＩ／Ｏと内部回路Ｉとの間に入力保護回路のドレインを結線し、ソースを接地する。ここで、入／出力パッドＩ／Ｏに内部回路Ｉの耐圧を越えるサージ電圧が印加されても、入／出力パッドＩ／Ｏとソースとの間でサージ電流を流すことによって電荷を放出し、内部回路Ｉにはサージ電圧は印加されない。
【０１０６】
以下、第１の実施形態によるＭＯＳトランジスタの製造方法について説明する。図７〜図９は、このＭＯＳトランジスタの製造方法を工程順に示す概略断面図であり、図１０は、電極膜１１，１２の形成時におけるフォトリソグラフィー工程を示す概略平面図である。
【０１０７】
先ず、図７（ａ）に示すように、シリコン半導体基板１の表面にフィールドシールド素子分離構造２を形成し、これらフィールドシールド素子分離構造２により素子活性領域をそれぞれ画定する。
【０１０８】
即ち、シリコン半導体基板１上に、シリコン酸化膜２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２１ｂを順次形成する。
【０１０９】
その後、これらシリコン酸化膜２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２２ｂをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングし、それぞれ選択的に除去して素子活性領域を画定する。
【０１１０】
しかる後、残存したシリコン酸化膜２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２１ｂを覆うように全面にシリコン酸化膜を成膜した後に、当該シリコン酸化膜の全面をＲＩＥ等により異方性ドライエッチングしてシリコン酸化膜２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２１ｂの側壁にシリコン酸化物を残し、側壁保護膜２１ｃを形成する。
【０１１１】
これにより、シリコン酸化膜２１ａ，２１ｂ，２１ｃからなるシリコン酸化膜により囲まれた多結晶シリコン膜からなるシールドプレート電極２２を備えたフィールドシールド素子分離構造２が形成される。
【０１１２】
次いで、フィールドシールド素子分離構造２に囲まれて画定された素子活性領域において、シリコン半導体基板１の表面に熱酸化を施して、或いはＣＶＤ法等により膜厚が１０ｎｍ程度のゲート酸化膜８を形成した後、フィールドシールド素子分離構造２上を含む全面に低圧ＣＶＤ法等により多結晶シリコン膜３１及びシリコン酸化膜３２を順次堆積形成する。
【０１１３】
続いて、シリコン酸化膜３２上の全面にフォトレジストを塗布形成した後、図７（ｂ）及び図１０に示すように、石英からなる基板４２上にクロムからなる所定パターン４３が形成されてなるフォトマスク（レチクル）４１を用いて、このフォトマスク４１をフォトレジストの上方にマスク合わせして設置する。そして、フォトマスク４１の上方から露光等を施し、フォトマスク４１のパターン４３に倣ってフォトレジストを残して、電極膜１１，１２が形成されるべき部位にレジストパターン４４を形成する。
【０１１４】
ここで、レジストパターン４４のうち、ゲート電極３，４が形成されるべき部位のものをパターン４５，４６とすると、フィールドシールド素子分離構造２と素子活性領域との境界部位のうち、パターン４５，４６の近傍に存し且つ当該パターン４５，４６の長手方向に沿った境界部位にもレジストパターン４４の一部が形成されている。ここで、図１０に示すように、レジストパターン４４の一部としては側部電極６，７が形成されるべき部位のパターン４７，４８のみならず、パターン４６の一部４６ａも含む。即ち、パターン４５に着目した場合、パターン４５の右側の近傍における長手方向のフィールドシールド素子分離構造２との境界部位にはパターン４７が延在しており、パターン４５の左側の近傍における前記境界部位にはパターン４６の一部４６ａが延在している。また、パターン４６に着目すると、パターン４６の右側には前記境界部位、即ちフィールドシールド素子分離構造２は存在しないが、パターン４６の左側の前記境界部位にはパターン４８が延在している。
【０１１５】
露光時にパターン４５，４６に直接悪影響を及ぼす反射光は、パターン４５，４６の近傍であってこれらの長手方向に沿ったフィールドシールド素子分離構造２との境界部位における段差部からのものであるが、この段差部には、全てレジストパターン４４が形成されている。従って、この段差部からの反射光は生じず、ハレーションが発生することなく細りや括れ等のないパターン４５，４６を有するレジストパターン４４が形成されることになる。
【０１１６】
続いて、レジストパターン４４をマスクとして、シリコン酸化膜３２、多結晶シリコン膜３１及びゲート酸化膜８にドライエッチングを施して、図８（ａ）に示すように、レジストパターン４４に倣った形状を有し上部にキャップ絶縁膜１４をもつ電極膜１１（３，６），１２（４，７）をパターン形成する。ここで、形成された電極膜１１，１２のうち、素子活性領域に存する帯状の部分がゲート電極３，４となり、前記境界部位に沿った帯状の部分が側部電極６，７となるが、上述のようにゲート電極３，４を形成するためのレジストパターン４４のパターン４５，４６に細りや括れ等が生じていないので、ゲート電極３，４もこれらの形状に倣って細りや括れ等のない所望形状に形成されることになる。
【０１１７】
続いて、レジストパターン４４を灰化処理等により除去した後、ゲート電極３，４上の各キャップ絶縁膜１４をマスクとして、ゲート電極３，４の両側のシリコン半導体基板１の表面領域にｎ型不純物、ここではリンをイオン注入し、所定の熱処理を施して、ソース／ドレインとなる各不純物拡散層５を形成する。このとき、ソース拡散層となる不純物拡散層５を形成する際に、例えば斜めイオン注入を施して、形成された不純物拡散層５とゲート酸化膜８を介して側部電極６，７がそれぞれ対向配置されるように当該ソース拡散層となる不純物拡散層５を形成することが好適である。
【０１１８】
続いて、図８（ｂ）に示すように、低圧ＣＶＤ法等により、電極膜１１（３，６），１２（４，７）及びフィールドシールド素子分離構造２を含む全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜に異方性ドライエッチングを施して、電極膜１１，１２の各側面部に側壁絶縁膜１３をそれぞれ形成する。
【０１１９】
続いて、常圧ＣＶＤ法等により、電極膜１１，１２及びフィールドシールド素子分離構造２を含む全面にＢＰＳＧ膜からなる層間絶縁膜１５を堆積形成し、図９に示すように、ゲート電極３と側部電極６の間に形成された不純物拡散層５と、ゲート電極４と側部電極７の間に形成された不純物拡散層５との各表面の一部をそれぞれ露出させる各コンタクト孔１６を開孔形成する。
【０１２０】
ところで、層間絶縁膜１５にコンタクト孔１６を形成する際に、チップサイズが縮小されるにつれてコンタクト孔１６のアスペクト比が大きくなるという問題が生じるが、ここでは側部電極６，７が設けられているため、例えば図１１に示すようにコンタクト孔１６をアスペクト比を小さく形成してその形成部位にずれが生じた場合でも、側部電極６，７（ここでは側部電極７）がコンタクト孔１６の開孔時のストッパーとなる。従って、コンタクト孔１６の形成位置に対する要求精度が緩和されることになる。
【０１２１】
そして、スパッタ法等により、各コンタクト孔１６内を含む層間絶縁膜１５の全面にアルミニウム合金膜を堆積形成し、このアルミニウム合金膜にフォトリソグラフィー及びそれに続くドライエッチング等を施して、各コンタクト孔１６内を充填して不純物拡散層５と電気的に接続された配線層１７をパターン形成し、ＭＯＳトランジスタを完成させる。
【０１２２】
なお、コンタクト孔１６のアスペクト比を緩和させるためのパッド多結晶シリコン膜２３（図３）を形成する場合には、先ず、不純物拡散層５を形成する際に、例えば加速エネルギーが６０（ｋｅＶ）、ドーズ量が３×１０12（／ｃｍ2 ）の条件でイオン注入してｎ- の不純物拡散層を形成する。そして、図８（ｂ）に示したように側壁絶縁膜１３を形成した後、図９に示したように層間絶縁膜１５を形成する前に、ＣＶＤ法等により、全面にノンドープの多結晶シリコン膜を堆積形成する。続いてこの多結晶シリコン膜をパターニングして、ゲート電極３，４間、ゲート電極３と側部電極６間及びゲート電極４と側部電極７間を側壁絶縁膜１３及びキャップ絶縁膜１４を介して充填し、各々が下部のｎ- 不純物拡散層と電気的に接続されるように各パッド多結晶シリコン膜２３を形成する。しかる後、各パッド多結晶シリコン膜２３に、加速エネルギーが７５（ｋｅＶ）、ドーズ量が１×１０16（／ｃｍ2 ）の条件で砒素をイオン注入して、ｎ+ の不純物拡散層５を形成する。
【０１２３】
−変形例−
ここで、第１の実施例の変形例について説明する。この変形例においては、第１の実施例と同様に半導体装置としてゲート電極とソース／ドレイン拡散層とを有するＭＯＳトランジスタを例示するが、ゲート電極のキャップ絶縁膜及び側壁絶縁膜が異なる点で相違する。図１２は、この変形例のＭＯＳトランジスタの概略平面図であり、図１３〜１５はその製造方法を工程順に示し、図１２中の破線Ａ−Ａ’に沿った断面に対応する概略断面図である。なお、第１の実施例のＭＯＳトランジスタと同一の構成部材等については同符号を記す。
【０１２４】
このＭＯＳトランジスタは、第１の実施例の場合と同様に、素子活性領域にゲート電極を２つ有する２入力のカスケード接続されてなるものであり、ｐ型シリコン半導体基板１上の素子分離領域に形成されて素子活性領域を画定するフィールドシールド素子分離構造２と、素子活性領域に存するゲート電極３及びこのゲート電極３と一体形成されてなる側部電極６を含む略Ｕ字形状の電極膜１１と、素子活性領域でゲート電極３に隣接して存するゲート電極４及びこのゲート電極４と一体形成されてなる側部電極７を含む略逆Ｕ字形状の電極膜１２と、ゲート電極３及びゲート電極４（の一部）の両側のシリコン半導体基板１の表面領域に形成されてなる各不純物拡散層５とを有して構成されている。
【０１２５】
この変形例のＭＯＳトランジスタにおいては、電極膜１１，１２及びその両側面を覆う側壁絶縁膜９６及び上部を覆うキャップ絶縁膜９７が、シリコン窒化膜から形成されている。そして、フィールドシールド素子分離構造２や電極膜１１，１２を含む全面に層間絶縁膜１５が形成され、この層間絶縁膜１５には、ゲート電極３と側部電極６の間に形成された不純物拡散層５と、ゲート電極４と側部電極７の間に形成された不純物拡散層５との各表面の一部をそれぞれ露出させる各コンタクト孔９８が開孔形成されている。この変形例においては、ＭＯＳトランジスタの更なる微細化に対応するため、コンタクト孔９８の側面に側壁絶縁膜９６が露出する場合について例示する。
【０１２６】
そして、各コンタクト孔９８内を含む層間絶縁膜１５上にアルミニウム合金膜からなる配線層１７がパターン形成され、この配線層１７がコンタクト孔９８を介して不純物拡散層５と電気的に接続され、ＭＯＳトランジスタが構成されている。
【０１２７】
第１の実施例の変形例によるＭＯＳトランジスタによれば、素子活性領域に形成された１本のゲート電極に着目した場合、フィールドシールド素子分離構造２と素子活性領域との境界部位のうち、このゲート電極の近傍に存し且つ当該ゲート電極の長手方向に沿った境界部位の少なくとも素子活性領域に、他のゲート電極或いは側部電極が延在するように構成されている。具体的に、ゲート電極３に着目すると、図１２でゲート電極３の右側の近傍における長手方向のフィールドシールド素子分離構造２との境界部位には側部電極６が延在しており、ゲート電極３の左側の前記境界部位にはゲート電極４の一部（先端部位近傍）が延在している。また、ゲート電極４に着目すると、図１２でゲート電極４の右側には前記境界部位、即ちフィールドシールド素子分離構造２は存在しないが、ゲート電極４の左側の前記境界部位には側部電極７が延在している。
【０１２８】
従って、後述するように、ゲート電極３，４を形成する際のフォトリソグラフィー工程において、ゲート電極３，４がハレーションの悪影響を受けることがなく、ゲート電極３，４の幅寸法が０．５μｍオーダーのものであっても、ゲート電極３，４は括れ等のない所望の形状に形成されている。
【０１２９】
更に、ゲート電極３が側部電極６と、ゲート電極４が側部電極７とそれぞれ一体形成されて電極膜１１，１２とされているため、ゲート電極３と側部電極６及びゲート電極４と側部電極７がそれぞれ同一電位となる。また、電極膜１１，１２には、フィールドシールド素子分離構造２のシールドプレート電極２２に印加される電位と異なる電位が印加されるため、シールドプレート電極２２による確実な素子分離が実現するとともに、ＭＯＳトランジスタの耐圧を向上させることが可能となる。
【０１３０】
更に、この変形例のＭＯＳトランジスタによれば、コンタクト孔９８を形成する際に、後述するようにコンタクト孔９８の形成部位が側壁絶縁膜９６やキャップ絶縁膜９７にかかった場合でも、シリコン窒化膜のエッチングレートはシリコン酸化膜等に比して極めて低いため、コンタクト孔９８の形成時に側部電極６，７やゲート電極３，４が露出することはなく、コンタクト孔９８の形成位置に対する要求精度が緩和されるとともに、ほぼ設計通りのコンタクト孔９８が形成されることになる。
【０１３１】
以下、第１の実施例の変形例によるＭＯＳトランジスタの製造方法について説明する。図１３〜図１５は、このＭＯＳトランジスタの製造方法を工程順に示す概略断面図であり、図１６は、電極膜１１，１２の形成時におけるフォトリソグラフィー工程を示す概略平面図である。
【０１３２】
先ず、図１３（ａ）に示すように、シリコン半導体基板１の表面にフィールドシールド素子分離構造２を形成し、これらフィールドシールド素子分離構造２により素子活性領域をそれぞれ画定する。
【０１３３】
即ち、シリコン半導体基板１上に、シリコン酸化膜２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２１ｂを順次形成する。
【０１３４】
その後、これらシリコン酸化膜２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２２ｂをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングし、それぞれ選択的に除去して素子活性領域を画定する。
【０１３５】
しかる後、残存したシリコン酸化膜２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２１ｂを覆うように全面にシリコン酸化膜を成膜した後に、当該シリコン酸化膜の全面をＲＩＥ等により異方性ドライエッチングしてシリコン酸化膜２１ａ、多結晶シリコン膜２２及びシリコン酸化膜２１ｂの側壁にシリコン酸化物を残し、側壁保護膜２１ｃを形成する。
【０１３６】
これにより、シリコン酸化膜２１ａ，２１ｂ，２１ｃからなるシリコン酸化膜により囲まれた多結晶シリコン膜からなるシールドプレート電極２２を備えたフィールドシールド素子分離構造２が形成される。
【０１３７】
次いで、フィールドシールド素子分離構造２に囲まれて画定された素子活性領域において、シリコン半導体基板１の表面に熱酸化を施して、或いはＣＶＤ法等により膜厚が１０ｎｍ程度のゲート酸化膜８を形成した後、フィールドシールド素子分離構造２上を含む全面に低圧ＣＶＤ法等により多結晶シリコン膜３１及びシリコン窒化膜９９を順次堆積形成する。
【０１３８】
続いて、シリコン窒化膜９９上の全面にフォトレジストを塗布形成した後、図１３（ｂ）及び図１６に示すように、石英からなる基板４２上にクロムからなる所定パターン４３が形成されてなるフォトマスク（レチクル）４１を用いて、このフォトマスク４１をフォトレジストの上方にマスク合わせして設置する。そして、フォトマスク４１の上方から露光等を施し、フォトマスク４１のパターン４３に倣ってフォトレジストを残して、電極膜１１，１２が形成されるべき部位にレジストパターン４４を形成する。
【０１３９】
ここで、レジストパターン４４のうち、ゲート電極３，４が形成されるべき部位のものをパターン４５，４６とすると、フィールドシールド素子分離構造２と素子活性領域との境界部位のうち、パターン４５，４６の近傍に存し且つ当該パターン４５，４６の長手方向に沿った境界部位にもレジストパターン４４の一部が形成されている。ここで、図１６に示すように、レジストパターン４４の一部としては側部電極６，７が形成されるべき部位のパターン４７，４８のみならず、パターン４６の一部４６ａも含む。即ち、パターン４５に着目した場合、パターン４５の右側の近傍における長手方向のフィールドシールド素子分離構造２との境界部位にはパターン４７が延在しており、パターン４５の左側の近傍における前記境界部位にはパターン４６の一部４６ａが延在している。また、パターン４６に着目すると、パターン４６の右側には前記境界部位、即ちフィールドシールド素子分離構造２は存在しないが、パターン４６の左側の前記境界部位にはパターン４８が延在している。
【０１４０】
露光時にパターン４５，４６に直接悪影響を及ぼす反射光は、パターン４５，４６の近傍であってこれらの長手方向に沿ったフィールドシールド素子分離構造２との境界部位における段差部からのものであるが、この段差部には、全てレジストパターン４４が形成されている。従って、この段差部からの反射光は生じず、ハレーションが発生することなく細りや括れ等のないパターン４５，４６を有するレジストパターン４４が形成されることになる。
【０１４１】
続いて、レジストパターン４４をマスクとして、シリコン窒化膜９９、多結晶シリコン膜３１及びゲート酸化膜８にドライエッチングを施して、図１４（ａ）に示すように、レジストパターン４４に倣った形状を有し上部にシリコン窒化膜からなるキャップ絶縁膜９７をもつ電極膜１１（３，６），１２（４，７）をパターン形成する。ここで、形成された電極膜１１，１２のうち、素子活性領域に存する帯状の部分がゲート電極３，４となり、前記境界部位に沿った帯状の部分が側部電極６，７となるが、上述のようにゲート電極３，４を形成するためのレジストパターン４４のパターン４５，４６に細りや括れ等が生じていないので、ゲート電極３，４もこれらの形状に倣って細りや括れ等のない所望形状に形成されることになる。
【０１４２】
続いて、レジストパターン４４を灰化処理等により除去した後、ゲート電極３，４上の各キャップ絶縁膜９７をマスクとして、ゲート電極３，４の両側のシリコン半導体基板１の表面領域にｎ型不純物、ここではリンをイオン注入し、所定の熱処理を施して、ソース／ドレインとなる各不純物拡散層５を形成する。このとき、ソース拡散層となる不純物拡散層５を形成する際に、例えば斜めイオン注入を施して、形成された不純物拡散層５とゲート酸化膜８を介して側部電極６，７がそれぞれ対向配置されるように当該ソース拡散層となる不純物拡散層５を形成することが好適である。
【０１４３】
続いて、図１４（ｂ）に示すように、低圧ＣＶＤ法等により、電極膜１１（３，６），１２（４，７）及びフィールドシールド素子分離構造２を含む全面にシリコン窒化膜を堆積形成し、このシリコン窒化膜に異方性ドライエッチングを施して、電極膜１１，１２の各側面部に側壁絶縁膜９６をそれぞれ形成する。
【０１４４】
続いて、常圧ＣＶＤ法等により、電極膜１１，１２及びフィールドシールド素子分離構造２を含む全面にＢＰＳＧ膜からなる層間絶縁膜１５を堆積形成し、図１１Ｅに示すように、ゲート電極３と側部電極６の間に形成された不純物拡散層５と、ゲート電極４と側部電極７の間に形成された不純物拡散層５との各表面の一部をそれぞれ露出させる各コンタクト孔９８を開孔形成する。
【０１４５】
この変形例においては、ＭＯＳトランジスタの更なる微細化に対応するため、コンタクト孔９８の孔径が側壁絶縁膜９６と側壁保護膜２１ｃとの間の距離よりも相対的に大きく形成された場合について例示する。即ち、図１５に示す如く、コンタクト孔９８の形成時に側壁保護膜９６やキャップ絶縁膜９７の一部もエッチングされることになるが、これら側壁絶縁膜９６及びキャップ絶縁膜９７はシリコン窒化膜からなるため、ＢＰＳＧ膜からなる層間絶縁膜１５に比して極めてエッチングレートが低く、殆どエッチングされることはない。従って、側部電極６，７やゲート電極３，４が露出することはなく、従って、コンタクト孔９８の形成位置に対する要求精度が緩和されるとともに、ほぼ設計通りのコンタクト孔９８が形成されることになる。
【０１４６】
そして、スパッタ法等により、各コンタクト孔９８内を含む層間絶縁膜１５の全面にアルミニウム合金膜を堆積形成し、このアルミニウム合金膜にフォトリソグラフィー及びそれに続くドライエッチング等を施して、各コンタクト孔９８内を充填して不純物拡散層５と電気的に接続された配線層１７をパターン形成し、ＭＯＳトランジスタを完成させる。
【０１４７】
（第２の実施形態）
以下、本発明の第２の実施形態について説明する。この第２の実施形態においては、第１の実施形態と同様に半導体装置としてゲート電極とソース／ドレイン拡散層とを有するＭＯＳトランジスタを例示するが、素子分離構造が異なる点で相違する。図１７は、第２の実施形態のＭＯＳトランジスタの概略平面図であり、図１８は図１７中の破線Ｂ−Ｂ’に沿った概略断面図である。なお、第１の実施形態のＭＯＳトランジスタと同一の構成部材等については同符号を記す。なお、図１７では、電極膜を覆う各種絶縁膜の図示は省略されている。
【０１４８】
このＭＯＳトランジスタは、第１の実施形態のＭＯＳトランジスタと同様に、素子活性領域にゲート電極を２つ有する２入力のカスケード接続されてなるものであり、ｐ型シリコン半導体基板１上の素子分離領域に形成されて素子活性領域を画定するトレンチ型素子分離構造９０と、素子活性領域に存するゲート電極３を一部としてなる略Ｕ字形状の電極膜１１と、素子活性領域でゲート電極３に隣接して存するゲート電極４を一部としてなる略逆Ｕ字形状の電極膜１２と、ゲート電極３及びゲート電極４（の一部）の両側のシリコン半導体基板１の表面領域に形成されてなる各不純物拡散層５とを有して構成されている。
【０１４９】
トレンチ型素子分離構造９０は、図１７に示すように、素子活性領域を囲むように形成されており、図１８に示すように、シリコン半導体基板１上の素子分離領域に形成された溝９１内に、熱酸化膜９２を介してシリコン酸化膜９３が充填されて形成されている。このシリコン酸化膜９３により各素子活性領域が他の素子活性領域からそれぞれ電気的に分離されることになる。ここで、十分な素子分離機能を確保するため、溝９１の深さは０．３μｍ〜０．４μｍ程度にすることが好適である。
【０１５０】
不純物拡散層５は、電極膜１１，１２をマスクとしてトレンチ型素子分離構造９０により囲まれた素子活性領域のシリコン半導体基板１の表面領域にｎ型の不純物がイオン注入されて形成されており、一方がソース拡散層、他方がドレイン拡散層となり、隣接する不純物拡散層５に挟まれたゲート電極３，４の直下のシリコン半導体基板１の表面領域がそれぞれゲート電極３，４のチャネル部となる。但し、ゲート電極４は、その先端近傍の一部位がトレンチ型素子分離構造９０と素子活性領域との境界部位近傍にかかっており、この部位にはチャネル部は形成されていない。
【０１５１】
電極膜１１は、シリコン半導体基板１上にゲート酸化膜８を介して略Ｕ字形状に形成された多結晶シリコン膜であり、素子活性領域に帯状にパターン形成されたゲート電極３と、トレンチ型素子分離構造９０と素子活性領域との境界部位でトレンチ型素子分離構造９０及び素子活性領域に跨がりゲート電極３の長手方向に沿ってパターン形成された側部電極６とが各々の一端部にて一体形成され構成されている。第２の実施形態においては、側部電極６はソース拡散層となる不純物拡散層５が形成された素子活性領域の上部にゲート酸化膜８を介して形成され、即ち側部電極６がソース拡散層となる不純物拡散層５とゲート酸化膜８を介して対向配置されており、電極膜１１は側部電極６の部位によりゲート酸化膜８を誘電体膜としてソース拡散層となる不純物拡散層５と容量結合している。
【０１５２】
この電極膜１１は、その両側面に側壁絶縁膜１３が、その上部にはキャップ絶縁膜１４がそれぞれ形成され、これらの絶縁膜に覆われたかたちとされている。そして、この電極膜１１には、上述のように側部電極６の部位がソース拡散層となる不純物拡散層５と容量結合しているためにソース拡散層となる不純物拡散層５とドレイン拡散層となる不純物拡散層５とが完全に同電位となる。
【０１５３】
電極膜１２は、シリコン半導体基板１上にゲート酸化膜８を介して略逆Ｕ字形状に形成された多結晶シリコン膜であり、素子活性領域から先端近傍の一部位がトレンチ型素子分離構造９０と素子活性領域との境界部位近傍にかかるように帯状にパターン形成されたゲート電極４と、トレンチ型素子分離構造９０と素子活性領域との境界部位近傍でゲート電極４の長手方向に沿ってパターン形成された側部電極７とが各々の一端部にて一体形成され構成されている。この電極膜１２は、その両側面に側壁絶縁膜１３が、その上部にはキャップ絶縁膜１４がそれぞれ形成され、これらの絶縁膜に覆われたかたちとされている。ここで、電極膜１１と同様に、側部電極７はソース拡散層となる不純物拡散層５が形成された素子活性領域の上部にゲート酸化膜８を介して形成され、即ち側部電極７がソース拡散層となる不純物拡散層５とゲート酸化膜８を介して対向配置されており、電極膜１２は側部電極７の部位によりゲート酸化膜８を誘電体膜としてソース拡散層となる不純物拡散層５と容量結合している。
【０１５４】
そして、電極膜１１と同様に、この電極膜１２においては、側部電極７の部位がソース拡散層となる不純物拡散層５と容量結合して、ソース拡散層となる不純物拡散層５とドレイン拡散層となる不純物拡散層５とが完全に同電位となる。
【０１５５】
そして、トレンチ型素子分離構造９０や電極膜１１，１２を含む全面に層間絶縁膜１５が形成され、この層間絶縁膜１５には、ゲート電極３と側部電極６の間に形成された不純物拡散層５と、ゲート電極４と側部電極７の間に形成された不純物拡散層５との各表面の一部をそれぞれ露出させる各コンタクト孔１６が開孔形成されている。
【０１５６】
更に、各コンタクト孔１６内を含む層間絶縁膜１５上にアルミニウム合金膜からなる配線層１７がパターン形成され、この配線層１７がコンタクト孔１６を介して不純物拡散層５と電気的に接続され、ＭＯＳトランジスタが構成されている。
【０１５７】
第２の実施形態によるＭＯＳトランジスタによれば、素子活性領域に形成された１本のゲート電極に着目した場合、トレンチ型素子分離構造９０と素子活性領域との境界部位のうち、このゲート電極の近傍に存し且つ当該ゲート電極の長手方向に沿った境界部位の少なくとも素子活性領域に、他のゲート電極或いは側部電極が延在するように構成されている。具体的に、ゲート電極３に着目すると、図１７でゲート電極３の右側の近傍における長手方向のトレンチ型素子分離構造９０との境界部位には側部電極６が延在しており、ゲート電極３の左側の前記境界部位にはゲート電極４の一部（先端部位近傍）が延在している。また、ゲート電極４に着目すると、図１７でゲート電極４の右側には前記境界部位、即ちトレンチ型素子分離構造９０は存在しないが、ゲート電極４の左側の前記境界部位には側部電極７が延在している。
【０１５８】
このトレンチ型素子分離構造９０は、第１の実施形態におけるフィールドシールド素子分離構造２のような大きな段差を有するものではないものの、リーク電流の防止等を確実に行うため、シリコン酸化膜９３が外方へ若干突出するように形成されている。第２の実施形態のＭＯＳトランジスタにおいては、ゲート電極３，４を形成する際のフォトリソグラフィー工程において、ゲート電極３，４がハレーションの悪影響を受けることがなく、ゲート電極３，４の幅寸法が０．５μｍオーダーのものであっても、ゲート電極３，４は括れ等のない所望の形状に形成されている。
【０１５９】
なお、例えば図１９に示すように、ゲート電極３，４間、ゲート電極３と側部電極６間及びゲート電極４と側部電極７間を側壁絶縁膜１３及びキャップ絶縁膜１４を介して充填し、各々が下部の不純物拡散層５と電気的に接続されるように各パッド多結晶シリコン膜２３をパターン形成し、コンタクト孔１６のアスペクト比を緩和するようにしてもよい。
【０１６０】
また、このＭＯＳトランジスタは、例えば電極膜１１のゲート電極３を有するトランジスタ部において、そのソース拡散層とドレイン拡散層とを完全に同電位とすることができるため、第１の実施形態のＭＯＳトランジスタと同様に、ブートストラップ回路や入力保護回路等の各種の半導体回路に適用することが可能である。
【０１６１】
以下、第２の実施形態によるＭＯＳトランジスタの製造方法について説明する。図２０〜図２３は、このＭＯＳトランジスタの製造方法を工程順に示す概略断面図であり、図２４は、図２２（ａ）中の電極膜１１，１２の形成時におけるフォトリソグラフィー工程を示す概略平面図である。
【０１６２】
先ず、シリコン半導体基板１上の素子分離領域にトレンチ型素子分離構造９０を形成し、シリコン半導体基板上に素子活性領域を画定する。
【０１６３】
即ち、先ず図２０（ａ）に示すように、シリコン半導体基板１の表面を熱酸化して、パッド熱酸化膜９４を形成し、このパッド熱酸化膜９４上にＣＶＤ法等によりシリコン窒化膜９５を形成する。
【０１６４】
続いて、図２０（ｂ）に示すように、シリコン窒化膜９５、パッド熱酸化膜９４及びシリコン半導体基板１をパターニングして、シリコン半導体基板１上の素子分離領域に溝９１を深さ０．３μｍ〜０．４μｍ程度に形成する。
【０１６５】
続いて、図２０（ｃ）に示すように、溝９１の内壁に熱処理を施して熱酸化膜９２を形成した後、ＣＶＤ法等により全面にシリコン酸化膜９３を堆積形成し、溝９１内をシリコン酸化膜９３で埋め込む。
【０１６６】
続いて、図２１（ａ）に示すように、シリコン窒化膜９５をストッパーとしてシリコン酸化膜９３をＣＭＰ（Chemical Mechanical Polishing ）法等により表面研磨して平坦化する。
【０１６７】
しかる後、図２１（ｂ）に示すように、シリコン窒化膜９５及びその下層のパッド熱酸化膜９４を除去することにより、トレンチ型素子分離構造９０を完成させる。
【０１６８】
次いで、図２１（ｃ）に示すように、トレンチ型素子分離構造９０に囲まれて画定された素子活性領域において、シリコン半導体基板１の表面に熱酸化を施して、或いはＣＶＤ法等により膜厚が１０ｎｍ程度のゲート酸化膜８を形成した後、トレンチ型素子分離構造９０上を含む全面に低圧ＣＶＤ法等により多結晶シリコン膜３１及びシリコン酸化膜３２を順次堆積形成する。
【０１６９】
続いて、シリコン酸化膜３２上の全面にフォトレジストを塗布形成した後、図２２（ａ）及び図２４に示すように、石英からなる基板４２上にクロムからなる所定パターン４３が形成されてなるフォトマスク（レチクル）４１を用いて、このフォトマスク４１をフォトレジストの上方にマスク合わせして設置する。そして、フォトマスク４１の上方から露光等を施し、フォトマスク４１のパターン４３に倣ってフォトレジストを残して、電極膜１１，１２が形成されるべき部位にレジストパターン４４を形成する。
【０１７０】
ここで、レジストパターン４４のうち、ゲート電極３，４が形成されるべき部位のものをパターン４５，４６とすると、トレンチ型素子分離構造９０と素子活性領域との境界部位のうち、パターン４５，４６の近傍に存し且つ当該パターン４５，４６の長手方向に沿った境界部位にもレジストパターン４４の一部が形成されている。ここで、図２４に示すように、レジストパターン４４の一部としては側部電極６，７が形成されるべき部位のパターン４７，４８のみならず、パターン４６の一部４６ａも含む。即ち、パターン４５に着目した場合、パターン４５の右側の近傍における長手方向のトレンチ型素子分離構造９０との境界部位にはパターン４７が延在しており、パターン４５の左側の近傍における前記境界部位にはパターン４６の一部４６ａが延在している。また、パターン４６に着目すると、図２４でパターン４６の右側には前記境界部位、即ちトレンチ型素子分離構造９０は存在しないが、パターン４６の左側の前記境界部位にはパターン４８が延在している。
【０１７１】
露光時にパターン４５，４６に直接悪影響を及ぼす反射光は、パターン４５，４６の近傍であってこれらの長手方向に沿ったトレンチ型素子分離構造９０との境界部位における段差部からのものであるが、この段差部には、全てレジストパターン４４が形成されている。従って、この段差部からの反射光は生じず、ハレーションが発生することなく細りや括れ等のないパターン４５，４６を有するレジストパターン４４が形成されることになる。
【０１７２】
続いて、レジストパターン４４をマスクとして、シリコン酸化膜３２、多結晶シリコン膜３１及びゲート酸化膜８にドライエッチングを施して、図２２（ｂ）に示すように、レジストパターン４４に倣った形状を有し上部にキャップ絶縁膜１４をもつ電極膜１１（３，６），１２（４，７）をパターン形成する。ここで、形成された電極膜１１，１２のうち、素子活性領域に存する帯状の部分がゲート電極３，４となり、前記境界部位に沿った帯状の部分が側部電極６，７となるが、上述のようにゲート電極３，４を形成するためのレジストパターン４４のパターン４５，４６に細りや括れ等が生じていないので、ゲート電極３，４もこれらの形状に倣って細りや括れ等のない所望形状に形成されることになる。
【０１７３】
続いて、レジストパターン４４を灰化処理等により除去した後、ゲート電極３，４上の各キャップ絶縁膜１４をマスクとして、ゲート電極３，４の両側のシリコン半導体基板１の表面領域にｎ型不純物、ここではリンをイオン注入し、所定の熱処理を施して、ソース／ドレインとなる各不純物拡散層５を形成する。このとき、ソース拡散層となる不純物拡散層５を形成する際に、例えば斜めイオン注入を施して、形成された不純物拡散層５とゲート酸化膜８を介して側部電極６，７がそれぞれ対向配置されるように当該ソース拡散層となる不純物拡散層５を形成することが好適である。
【０１７４】
続いて、図２３（ａ）に示すように、低圧ＣＶＤ法等により、電極膜１１（３，６），１２（４，７）及びトレンチ型素子分離構造９０を含む全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜に異方性ドライエッチングを施して、電極膜１１，１２の各側面部に側壁絶縁膜１３をそれぞれ形成する。
【０１７５】
続いて、常圧ＣＶＤ法等により、電極膜１１，１２及びトレンチ型素子分離構造９０を含む全面にＢＰＳＧ膜からなる層間絶縁膜１５を堆積形成し、図２３（ｂ）に示すように、ゲート電極３と側部電極６の間に形成された不純物拡散層５と、ゲート電極４と側部電極７の間に形成された不純物拡散層５との各表面の一部をそれぞれ露出させる各コンタクト孔１６を開孔形成する。
【０１７６】
ところで、層間絶縁膜１５にコンタクト孔１６を形成する際に、チップサイズが縮小されるにつれてコンタクト孔１６のアスペクト比が大きくなるという問題が生じるが、ここでは側部電極６，７が設けられているため、例えばコンタクト孔１６をアスペクト比を小さく形成してその形成部位にずれが生じた場合でも、側部電極６，７がコンタクト孔１６の開孔時のストッパーとなる。従って、コンタクト孔１６の形成位置に対する要求精度が緩和されることになる。
【０１７７】
そして、スパッタ法等により、各コンタクト孔１６内を含む層間絶縁膜１５の全面にアルミニウム合金膜を堆積形成し、このアルミニウム合金膜にフォトリソグラフィー及びそれに続くドライエッチング等を施して、各コンタクト孔１６内を充填して不純物拡散層５と電気的に接続された配線層１７をパターン形成し、ＭＯＳトランジスタを完成させる。
【０１７８】
なお、コンタクト孔１６のアスペクト比を緩和させるためのパッド多結晶シリコン膜２３を形成する場合には、先ず、不純物拡散層５を形成する際に、例えば加速エネルギーが６０（ｋｅＶ）、ドーズ量が３×１０12（／ｃｍ2 ）の条件でイオン注入してｎ- の不純物拡散層を形成する。そして、図２３（ａ）に示したように側壁絶縁膜１３を形成した後、図２３（ｂ）に示したように層間絶縁膜１５を形成する前に、ＣＶＤ法等により、全面にノンドープの多結晶シリコン膜を堆積形成する。続いてこの多結晶シリコン膜をパターニングして、ゲート電極３，４間、ゲート電極３と側部電極６間及びゲート電極４と側部電極７間を側壁保護膜１３及びキャップ絶縁膜１４を介して充填し、各々が下部のｎ- 不純物拡散層と電気的に接続されるように各パッド多結晶シリコン膜２３を形成する。しかる後、各パッド多結晶シリコン膜２３に、加速エネルギーが７５（ｋｅＶ）、ドーズ量が１×１０16（／ｃｍ2 ）の条件で砒素をイオン注入して、ｎ+ の不純物拡散層５を形成する。
【０１７９】
（第３の実施形態）
以下、本発明の第３の実施形態について説明する。この第３の実施形態においては、半導体装置としてＥＥＰＲＯＭ等のシリコンシグニチャを例示する。図２５は、第３の実施形態によるシリコンシグニチャの概略平面図であり、図２６は、図２５中の破線Ｃ−Ｃ’に沿った概略断面図である。
【０１８０】
このシリコンシグニチャは、ＥＥＰＲＯＭ等において書き込み／消去動作時に予めプログラム装置に対して指示するプログラム／消去電圧及び時間等の設定をコード化して記憶する半導体装置であり、通常ではメモリセルの端部に配置される。そして、メモリアレイの下端部に１本のワード線を共有しており、各トランジスタの素子活性領域の有無によってコード情報が記憶される、いわゆる「マスクＲＯＭ」として機能する。
【０１８１】
このシリコンシグニチャは、ｐ型シリコン半導体基板５１上の素子分離領域に形成されて素子活性領域を画定するフィールドシールド素子分離構造５２と、フィールドシールド素子分離構造５２上を含むシリコン半導体基板５１上に帯状にパターン形成されてなるゲート電極５３，５４と、ゲート電極５３に近接し長手方向に延在するフィールドシールド素子分離構造５２と素子活性領域との境界部位に前記長手方向と略平行にパターン形成されてなる側部電極５６と、ゲート電極５３，５４の両側のシリコン半導体基板１の表面領域に形成されてなる各不純物拡散層５５とを有して構成されている。
【０１８２】
フィールドシールド素子分離構造５２は、第１の実施形態によるＭＯＳトランジスタのフィールドシールド素子分離構造２と同様に、シリコン酸化膜６１ａ〜６１ｃ内に多結晶シリコン膜よりなるシールドプレート電極６２が埋設形成されてなる素子分離構造であり、シールドプレート電極６２の下部のシリコン酸化膜６１ａがゲート絶縁膜として機能する。このシールドプレート電極６２の電位を固定することにより各素子活性領域が他の素子活性領域からそれぞれ電気的に分離されることになる。
【０１８３】
なお、素子分離構造としては、第２の実施形態の場合と同様に、フィールドシールド素子分離構造５２の代わりに、シリコン半導体基板５１上の素子分離領域に形成された溝内にシリコン酸化膜が埋め込まれてなるトレンチ型素子分離構造を形成してもよい。
【０１８４】
ゲート電極５３，５４は、各素子活性領域上に形成されたゲート酸化膜５８を介して帯状に形成されている。ここで、ゲート電極５３は、２層の多結晶シリコン膜６４，６５により構成され、ゲート電極５４は、誘電体膜６３を介した２層の多結晶シリコン膜６４，６５により構成されている。このゲート電極５４は、メモリセルの浮遊ゲート、誘電体膜及び制御ゲートと同一材料で形成されるものである。
【０１８５】
側部電極５６は、２層の多結晶シリコン膜６４，６５が積層されてパターン形成されたものであり、ゲート電極５３と略平行に形成されており、ゲート酸化膜５８を介して不純物拡散層５５の一部と対向配置されている。この側部電極５６は、ゲート電極５３と同電位とされており、この電位は、フィールドシールド素子分離構造５２のシールドプレート電極６２に印加される電位（例えば０（Ｖ））とは異なる値とされる。
【０１８６】
そして、ゲート電極５３，５４及び側部電極５６には、各々の両側面に側壁絶縁膜６６が、上部にはキャップ絶縁膜６７がそれぞれ形成され、これらの絶縁膜に覆われたかたちとされている。
【０１８７】
不純物拡散層５５は、ゲート電極５３，５４及び側部電極５６をマスクとしてフィールドシールド素子分離構造５２により仕切られた素子活性領域のシリコン半導体基板５１の表面領域にｎ型の不純物がイオン注入されて形成されており、隣接する不純物拡散層５５に挟まれたゲート電極５３，５４の直下のシリコン半導体基板５１の表面領域がそれぞれゲート電極５３，５４のチャネル部となる。
【０１８８】
更に、ゲート電極５３，５４間、ゲート電極５３と側部電極５６間等を側壁絶縁膜６６及びキャップ絶縁膜６７を介して充填し、各々が下部の不純物拡散層５５と電気的に接続されるように各パッド多結晶シリコン膜７１が形成されている。
【０１８９】
そして、各パッド多結晶シリコン膜７１及びフィールドシールド素子分離構造５２を含む全面に層間絶縁膜６８が形成され、この層間絶縁膜６８には、ゲート電極５３，５４間のパッド多結晶シリコン膜７１の表面の一部を露出させる各コンタクト孔６９が開孔形成されている。
【０１９０】
更に、各コンタクト孔６９内を含む層間絶縁膜６８上にアルミニウム合金膜からなる各配線層７０が、ゲート電極５３，５４及び側部電極５６と略直交し、各々が略平行となるようにパターン形成され、各配線層７０がコンタクト孔６９を介して不純物拡散層５５とそれぞれ電気的に接続され、シリコンシグニチャが構成されている。
【０１９１】
ここで、図２６に示す如く、例えばゲート電極５３と各配線層７０との交差部位を順にＱj-1 ，Ｑj ，Ｑj+1 ，Ｑj+2 ，Ｑj+3 ・・・と番号を付けた場合に、Ｑj+1 に相当する部位のゲート電極５３の両側にはフィールドシールド素子分離構造５２が位置しており、素子活性領域が存しないために不純物拡散層５５が形成されていない。従って、このシリコンシグニチャにおいては、ワード線として機能するゲート電極５３が選択されると、Ｑj+1 の部位のみが非導通状態となるようにプログラムされている。
【０１９２】
第３の実施形態によるシリコンシグニチャによれば、例えばゲート電極５３に着目すると、図２６でゲート電極５３の下側の近傍における長手方向のフィールドシールド素子分離構造５２との境界部位に側部電極５６が延在している。従って、後述するように、ゲート電極５３を形成する際のフォトリソグラフィー工程において、ゲート電極５３がハレーションの悪影響を受けることがなく、ゲート電極５３の幅寸法が０．５μｍオーダーのものであっても、ゲート電極５３は括れ等のない所望の形状に形成されている。
【０１９３】
更に、側部電極５６は、ゲート電極５３と同電位とされており、この電位は、フィールドシールド素子分離構造５２のシールドプレート電極６２に印加される電位とは異なる電位が印加されるため、シールドプレート電極６２による確実な素子分離が実現するとともに、不純物拡散層５５に高電圧（約２０（Ｖ））が印加された場合でも、耐圧低下を緩和させることが可能となる。
【０１９４】
以下、第３の実施形態によるシリコンシグニチャの製造方法について説明する。図２７〜図２９は、このシリコンシグニチャの製造方法を工程順に示す概略断面図であり、図３０は、図２７中のゲート電極５３，５４及び側部電極５６の形成時におけるフォトリソグラフィー工程を示す概略平面図である。
【０１９５】
先ず、図２７（ａ）に示すように、シリコン半導体基板５１の表面に第１の実施形態によるＭＯＳトランジスタのフィールドシールド素子分離構造２と同様に、シリコン酸化膜６１ａ，６１ｂ，６１ｃからなるシリコン酸化膜６１内にシールドプレート電極６２が埋設形成されてなるフィールドシールド素子分離構造５２を形成し、これらフィールドシールド素子分離構造５２により素子活性領域をそれぞれ画定する。
【０１９６】
続いて、フィールドシールド素子分離構造５２に仕切られて画定された各素子活性領域において、シリコン半導体基板５１の表面に熱酸化を施して、或いはＣＶＤ法等により膜厚が１０ｎｍ程度のゲート酸化膜５８を形成した後、図示しないメモリセル領域に浮遊ゲート及び誘電体膜を形成する工程を利用して、フィールドシールド素子分離構造５２上を含む全面に低圧ＣＶＤ法等により多結晶シリコン膜７２及び誘電体膜７３を順次堆積形成する。
【０１９７】
続いて、フィールドシールド素子分離構造５２の近傍の誘電体膜７３をドライエッチング等により除去した後、前記メモリセル領域に制御ゲートを形成する工程を利用して、誘電体膜７３及び多結晶シリコン膜７２上に多結晶シリコン膜７４及びシリコン酸化膜７５を順次堆積形成する。
【０１９８】
続いて、シリコン酸化膜７５上の全面にフォトレジストを塗布形成した後、図２７（ｂ）に示すように、石英からなる基板８２上にクロムからなる所定パターン８３が形成されてなるフォトマスク（レチクル）８１を用いて、このフォトマスク８１をフォトレジストの上方にマスク合わせして設置する。そして、フォトマスク８１の上方から露光等を施し、フォトマスク８１のパターン８３に倣ってフォトレジストを残して、ゲート電極５３，５４及び側部電極５６が形成されるべき部位にレジストパターン８４を形成する。
【０１９９】
ここで、図３０に示すように、レジストパターン８４のうち、ゲート電極５３が形成されるべき部位のものをパターン８５とすると、フィールドシールド素子分離構造５２と素子活性領域との境界部位のうち、パターン８５の近傍に存し且つ当該パターン８５の長手方向に沿った境界部位に側部電極５６が形成されるべきパターン８６が形成されている。即ち、パターン８５に着目した場合、パターン８５の下側の近傍における長手方向のフィールドシールド素子分離構造５２との境界部位にはパターン８６が延在している。
【０２００】
露光時にパターン８５に直接悪影響を及ぼす反射光は、パターン８５の近傍であってこれらの長手方向に沿ったフィールドシールド素子分離構造５２との境界部位における段差部からのものであるが、この段差部には、レジストパターン８６が形成されている。従って、この段差部からの反射光は生じず、ハレーションが発生することなく細りや括れ等のないパターン８５を有するレジストパターン８４が形成されることになる。
【０２０１】
続いて、レジストパターン８４をマスクとして、シリコン酸化膜７５、多結晶シリコン膜７４、誘電体膜７３、多結晶シリコン膜７２及びゲート酸化膜５８にドライエッチングを施して、図２８（ａ）に示すように、レジストパターン８４に倣った形状を有し上部にキャップ絶縁膜６７をもつゲート電極５３，５４及び側部電極５６をパターン形成する。この場合、ゲート電極５３は２層の多結晶シリコン膜６４，６５により構成され、ゲート電極５４は誘電体膜６３を介した２層の多結晶シリコン膜６４，６５により構成されることになる。ここで、上述のようにゲート電極５３を形成するためのレジストパターン８４のパターン８５に細りや括れ等が生じていないので、ゲート電極５３もこれらの形状に倣って細りや括れ等のない所望形状に形成されることになる。
【０２０２】
続いて、レジストパターン８４を灰化処理等により除去した後、ゲート電極５３，５４及び側部電極５６上の各キャップ絶縁膜６７をマスクとして、ゲート電極５３，５４の両側のシリコン半導体基板５１の表面領域にｎ型不純物、ここではリンをイオン注入して、ｎ- の各不純物拡散層を形成する。
【０２０３】
続いて、図２８（ｂ）に示すように、低圧ＣＶＤ法等により、ゲート電極５３，５４及び側部電極５６並びにフィールドシールド素子分離構造２を含む全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜に異方性ドライエッチングを施して、ゲート電極５３，５４及び側部電極５６の各側面部に側壁絶縁膜６６をそれぞれ形成する。
【０２０４】
続いて、全面にノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜をパターニングして、ゲート電極５３，５４間、ゲート電極５３と側部電極５６間等を側壁絶縁膜６６及びキャップ絶縁膜６７を介して充填し、各々が下部のｎ- 不純物拡散層と電気的に接続されるように各パッド多結晶シリコン膜７１を形成する。
【０２０５】
そして、各パッド多結晶シリコン膜７１に砒素をイオン注入して、ｎ+ の不純物拡散層５５を形成する。
【０２０６】
続いて、常圧ＣＶＤ法等により、フィールドシールド素子分離構造２を含む全面にＢＰＳＧ膜からなる層間絶縁膜６８を堆積形成し、図２９に示すように、ゲート電極５３，５４間のパッド多結晶シリコン膜７１の表面の一部をそれぞれ露出させる各コンタクト孔６９を開孔形成する。
【０２０７】
そして、スパッタ法等により、各コンタクト孔６９内を含む層間絶縁膜６８の全面にアルミニウム合金膜を堆積形成し、このアルミニウム合金膜にフォトリソグラフィー及びそれに続くドライエッチング等を施して、各コンタクト孔６９内を充填して不純物拡散層５５と電気的に接続された配線層７０をパターン形成し、シリコンシグニチャを完成させる。
【０２０８】
（第４の実施形態）
次に、第４の実施形態について説明する。この第４の実施形態においては、半導体装置としてＣＭＯＳインバータを例示する。図３１は、このＣＭＯＳインバータを示す概略断面図である。
【０２０９】
このＣＭＯＳインバータにおいては、ｐ型のシリコン半導体基板１０１にｐ型，ｎ型ウェル拡散層１１１，１１２が形成されており、フィールドシールド素子分離構造１０２により各素子活性領域が画定され、ｐ型ウェル拡散層１１１上の素子活性領域にはｎＭＯＳＦＥＴ１３１が、ｎ型ウェル拡散層１１２上の素子活性領域にはｐＭＯＳＦＥＴ１３２がそれぞれ形成されている。
【０２１０】
ここで、フィールドシールド素子分離構造１０２は、シリコン酸化膜１０２ａ，１０２ｃ，１０２ｄ内に導電膜よりなるシールドプレート電極１０２ｂが埋設されてなる素子分離構造であり、シールドプレート電極１０２ｂにより各素子活性領域が他の素子活性領域からそれぞれ電気的に分離されている。
【０２１１】
さらに、各素子活性領域を含むシリコン半導体基板１０１の全面にゲート酸化膜１０３が形成され、各素子活性領域のゲート酸化膜１０３の上に多結晶シリコンを材料とする所定パターンのゲート電極１０４が形成されている。さらに、ゲート電極１０４の上面にはキャップ絶縁膜１１３が、側面には絶縁膜である側壁絶縁膜１１４がそれぞれ形成され、ゲート電極１０４がキャップ絶縁膜１１３及び側壁絶縁膜１１４に覆われたかたちとされている。
【０２１２】
そして、ｐ型，ｎ型ウェル拡散層１１１，１１２における各ゲート電極１０４の両側に、ｐ型ウェル拡散層１１１側にはｎ型の不純物が導入され、ｎ型ウェル拡散層１１２側にはｐ型の不純物が導入されて、それぞれ一対の不純物拡散層であるソース拡散層１０５及びドレイン拡散層１０６が形成されている。
【０２１３】
さらに、各ソース拡散層１０５の近傍に存するフィールドシールド素子分離構造１０２上に、ソース配線層１０７が所定パターンに形成されており、各素子活性領域を含むシリコン半導体基板１０１の全面にキャップ絶縁膜１１３、側壁絶縁膜１１４及びソース配線層１０７を覆うように層間絶縁膜１０８が形成されている。
【０２１４】
ソース拡散層１０５の上及びドレイン拡散層１０６の上には、層間絶縁膜１０８を穿ってソース拡散層１０５及びドレイン拡散層１０６の表面を露出させるコンタクト孔１０９，１１０が形成され、さらにソース配線層１０７の上には同様に層間絶縁膜１０８を穿ってソース配線層１０７の表面を露出させるコンタクト孔１２１が形成されている。そして、ソース拡散層１０５の近傍においては、コンタクト孔１０９及びコンタクト孔１２１を充填し、層間絶縁膜１０８上でコンタクト孔１０９からコンタクト孔１２１にかけて延在する金属配線層１２２が所定パタ−ンに形成されている。他方、ドレイン拡散層１０６の近傍においては、コンタクト孔１１０を充填し、層間絶縁膜８上でｎＭＯＳＦＥＴ１３１のコンタクト孔１１０からｐＭＯＳＦＥＴ１３２のコンタクト孔１１０にかけて延在する金属配線層１２３が所定パタ−ンに形成されている。
【０２１５】
すなわち、金属配線層１２２の一端部がソース拡散層１０５と、他端部がソース配線層１０７と電気的に接続されており、従って金属配線層１２２を介してソース拡散層１０５とソース配線層１０７が電気的に接続されている。他方、金属配線層１２３の一端部がｎＭＯＳＦＥＴ１３１のドレイン拡散層１０６と、他端部がｐＭＯＳＦＥＴ１３２のドレイン拡散層１０６と電気的に接続されて、ｎＭＯＳＦＥＴ１３１とｐＭＯＳＦＥＴ１３２とが直列に接続されている。
【０２１６】
さらに、各素子活性領域を含むシリコン半導体基板１０１の全面に金属配線層１２２，１２３を覆うように層間絶縁膜１２４が形成され、ソース拡散層１０５の近傍に存するフィールドシールド素子分離構造１０２上の層間絶縁膜１２４の上には、金属配線層１２５がソース配線層１０７と層間絶縁膜１０８，１２４を介して対向するように所定パタ−ンに形成されている。ここで、ｎＭＯＳＦＥＴ１３１においては、金属配線層１２５は負電源電位（Ｖｂｂ）又は接地電位（ＧＮＤ）とされており、ｐＭＯＳＦＥＴ１３２においては、金属配線層１２５は正電源電位（Ｖｄｄ）とされている。
【０２１７】
すなわち、ソース拡散層１０５の近傍に存するフィールドシールド素子分離構造１０２上において、ソース配線層１０７と金属配線層１２５が層間絶縁膜１０８，１２４を介して対向配置されており、層間絶縁膜１０８，１２４を挟むソース配線層１０７及び金属配線層１２５によりキャパシタＣが構成されている。ここで、金属配線層１２５は、電源配線をフィールドシールド素子分離構造１０２上に延長させたり、ウェルコンタクトをとるための配線を延長させたりしたものを用いる。このキャパシタＣは、大きな面積を有する層間絶縁膜１０８，１２４を介してソース配線層１０７上に金属配線層１２５ができる限り幅広に形成されるために、大きな電気容量を有している。
【０２１８】
そして、各素子活性領域を含むシリコン半導体基板１０１の全面に金属配線層１２５を覆うように絶縁膜１２６が形成され、第１の実施の形態のＣＭＯＳインバータが構成されている。
【０２１９】
第４の実施形態のＣＭＯＳインバータの等価回路を図３２（ａ）に示す。このように、ｎＭＯＳＦＥＴ１３１とｐＭＯＳＦＥＴ１３２とが直列に接続されてＣＭＯＳインバータが構成される。
【０２２０】
いま、論理信号が入力されたＣＭＯＳインバータの動作について考える。ここで、ＣＭＯＳインバータに立ち上がりの論理信号が入力された場合、ｎＭＯＳＦＥＴ１３１の動作が支配的となるため、ここではｎＭＯＳＦＥＴ１３１の動作について説明する。このｎＭＯＳＦＥＴ１３１の等価回路を図３２（ｂ）に示す。ここで、Ｒｓはソース拡散層１０５の電気抵抗、Ｒｄはドレイン拡散層１０６の電気抵抗をそれぞれ示し、Ｃｇｓはゲート電極１０４−ソース拡散層１０５間の電気容量、Ｃｂｓはシリコン半導体基板１０１（ｐ型ウェル拡散層１１１）−ソース拡散層１０５間の電気容量、Ｃｇｄはゲート電極１０４−ドレイン拡散層１０６間の電気容量、Ｃｂｄはシリコン半導体基板１０１（ｐ型ウェル拡散層１１１）−ドレイン拡散層１０６間の電気容量、Ｃｇｂはゲート電極１０４−シリコン半導体基板１０１（ｐ型ウェル拡散層１１１）間の電気容量をそれぞれ示す。
【０２２１】
ゲート電極１０４から論理信号が入力すると、ゲート電極１０４−ドレイン拡散層１０６間の電圧が上昇し、所定のしきい値電圧を越えると、ｎＭＯＳＦＥＴ１３１に電流が流れ、負荷容量を放出して論理信号が次段に伝搬される。
【０２２２】
ここで重要となるのは、ソース拡散層１０５の電気抵抗値Ｒｓを通して接地されたノードＮｖｓの電位Ｖｎｖｓである。ノードＮｖｓにおける対地インピーダンスＺｓは、図３２（ｃ）に示すように、ＲｓとＣｂｓとの並列結合として表される。この対地インピーダンスＺｓの絶対値｜Ｚｓ｜は、その周波数特性が図３３に示すようになり、周波数ｆｃ＝１／（２π・Ｒｓ・Ｃｂｓ）より十分低い周波数ではＲｓが支配的となって一定値Ｒｓとなる。他方、周波数ｆｃより十分高い周波数ではＣｂｓが支配的となって｜Ｚｓ｜≒１／（２π・ｆ・Ｃｂｓ）となる。
【０２２３】
すなわち、論理信号の立ち上がり（又は立ち下がり）の周波数ｆｒがｆｃより大きければ、｜Ｚｓ｜はほぼ１／（２π・ｆ・Ｃｂｓ）となってＲｓより小さくなる。論理信号の立ち上がり波形は、理想的には図３４（ａ）に示すようなランプ波形で扱われることが多いが、実際の波形は図３４（ｂ）に示すようになだらかな曲線となるのが通例である。そこで、図３４（ｃ）に示すように、この波形に正弦波の半分をフィッティングすることにより、立ち上がりに相当する周波数ｆｒが得られる。
【０２２４】
ここで、ｐ型ウェル拡散層１１１−ソース拡散層１０５間の電気容量Ｃｂｓを大きくする、即ち電気容量の大きい前記キャパシタＣを設けることにより、ノードＮｖｓの電位Ｖｎｖｓの上昇が抑えられ、信号伝搬遅延時間が小さくなる。しかも、直流的な観点から見ればソース拡散層１０５の大きな電気抵抗Ｒｓが存在しているため、ノイズマージンは十分に確保される。
【０２２５】
このように、第４の実施形態に係るＣＭＯＳインバータによれば、ソース拡散層１０５の電気抵抗値が比較的大きいために十分なノイズマージンが確保されるとともに、ｐ型ウェル拡散層１１１−ソース拡散層１０５間及びｎ型ウェル拡散層１１２−ソース拡散層１０５間にそれぞれ電気容量の大きいキャパシタＣが形成されているために信号伝搬時間の遅延が抑制されて論理動作の高速化が実現される。
【０２２６】
なお、第４の実施形態においては、素子分離構造としてフィールドシールド素子分離構造１０２を例示したが、このフィールドシールド素子分離構造１０２の代わりに、図３５に示すように、いわゆるＬＯＣＯＳ法によりフィールド酸化膜１３３を形成してもよい。
【０２２７】
また、素子分離構造として、第２の実施形態と同様に、シリコン半導体基板１０１上の素子分離領域に形成された溝内がシリコン酸化膜により埋め込まれてなるトレンチ型素子分離構造を形成してもよい。
【０２２８】
以下、第４の実施形態に係るＣＭＯＳインバータの製造方法について説明する。図３６〜図４１は、このＣＭＯＳインバータの形成過程を工程順に示す概略断面図であり、これら図３６〜図４１に示した符号は、図３１に示した符号に対応するように記載されている。
【０２２９】
先ず、図３６に示すように、ｐ型のシリコン半導体基板１０１にイオン注入法によりｐ型，ｎ型ウェル拡散層１１１，１１２を形成する。続いて、これらｐ型，ｎ型ウェル拡散層１１１，１１２の表面にフィールドシールド素子分離構造１０２をそれぞれ形成し、これらフィールドシールド素子分離構造１０２により各素子活性領域を画定する。
【０２３０】
すなわち、シリコン半導体基板１０１の上に、シリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａを順次形成し、これらシリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングしてそれぞれ選択的に除去して素子活性領域を画定する。しかる後、残存したシリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａを覆うように全面にシリコン酸化膜を成膜した後に、当該シリコン酸化膜の全面をＲＩＥ等により異方性ドライエッチングしてシリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａの側壁にのみシリコン酸化物を残し、側壁保護膜１０２ｄを形成する。これにより、シリコン酸化膜１０２ａ，１０２ｃ，１０２ｄにより囲まれた多結晶シリコン膜からなるシールドプレート電極１０２ｂを備えたフィールドシールド素子分離構造１０２が形成される。
【０２３１】
次いで、図３７に示すように、シリコン半導体基板１０１の表面に熱酸化を施してゲート酸化膜１０３を形成する。さらに、ゲート酸化膜１０３の全面にＣＶＤ等の真空蒸着法により多結晶シリコン膜を堆積形成した後、これをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングして、ｐ型，ｎ型ウェル拡散層１１１，１１２上のゲート酸化膜１０３の上にゲート電極４を形成するとともに、各ソース拡散層１０５となる部分の近傍に存するフィールドシールド素子分離構造１０２上にのみ前記多結晶シリコン膜を所定パタ−ンに残してソース配線層１０７をそれぞれ形成する。
【０２３２】
次いで、図３８に示すように、ゲート電極１０４を覆うようにＣＶＤ等の真空蒸着法により全面にシリコン酸化膜を堆積形成し、続いて当該シリコン酸化膜の全面をＲＩＥ等により異方性ドライエッチングして、ゲート電極１０４の上面及び側面にのみ前記シリコン酸化膜を残してゲート電極１０４を覆うキャップ絶縁膜１１３及び側壁絶縁膜１１４を形成する。
【０２３３】
続いて、ｐ型ウェル拡散層１１１の上に形成されたゲート電極１０４のキャップ絶縁膜１１３をマスクとして、ｐ型ウェル拡散層１１１に対して砒素（Ａｓ）のイオン注入を施してｎＭＯＳＦＥＴ１３１のソース拡散層１０５及びドレイン拡散層１０６を形成し、さらに、ｎ型ウェル拡散層１１２の上に形成されたゲート電極１０４のキャップ絶縁膜１１３をマスクとして、ｎ型ウェル拡散層１１２に対してホウ素（Ｂ）のイオン注入を施してｐＭＯＳＦＥＴ１３２のソース拡散層１０５及びドレイン拡散層１０６を形成する。
【０２３４】
次いで、図３９に示すように、ソース配線層１０７を含む全面にＣＶＤ等の真空蒸着法によりシリコン酸化膜を堆積させて層間絶縁膜１０８を形成する。続いて、層間絶縁膜１０８にフォトリソグラフィー及びそれに続くドライエッチング等を施して、ソース拡散層１０５の上及びドレイン拡散層１０８の上に、層間絶縁膜１０８を穿ってソース拡散層１０５及びドレイン拡散層１０８の表面を露出させるコンタクト孔１０９，１１０を形成し、更にソース配線層１０７の上に同様に層間絶縁膜１０８を穿ってソース配線層１０７の表面を露出させるコンタクト孔１２１を形成する。
【０２３５】
次いで、図４０に示すように、各コンタクト孔１０９，１１０，１２１を含む全面にスパッタ法等の真空蒸着法によりアルミニウムからなる金属膜を成膜した後、当該金属膜にフォトリソグラフィー及びそれに続くドライエッチング等を施すことにより、コンタクト孔１０９及びコンタクト孔１２１を充填し、層間絶縁膜１０８上でコンタクト孔１０９からコンタクト孔１２１にかけて延在する金属配線層１２２と、コンタクト孔１１０を充填し、層間絶縁膜１０８上でｎＭＯＳＦＥＴ１３１のコンタクト孔１１０からｐＭＯＳＦＥＴ１３２のコンタクト孔１１０にかけて延在する金属配線層１２３とをそれぞれ所定パターンに形成する。
【０２３６】
このとき、金属配線層１２２の一端部がソース拡散層１０５と、他端部がソース配線層１０７と電気的に接続され、従って金属配線層１２２を介してソース拡散層１０５とソース配線層１０７が電気的に接続される。他方、金属配線層１２３の一端部がｎＭＯＳＦＥＴ１３１のドレイン拡散層１０６と、他端部がｐＭＯＳＦＥＴ１３２のドレイン拡散層１０６と電気的に接続され、ｐＭＯＳＦＥＴ１３１とｎＭＯＳＦＥＴ１３２とが直列に接続される。
【０２３７】
次いで、図４１に示すように、金属配線層１２２，１２３を覆うように全面にＣＶＤ等の真空蒸着法によりシリコン酸化膜を堆積させて層間絶縁膜１２４を形成する。
【０２３８】
続いて、層間絶縁膜１２４の上にスパッタ法等の真空蒸着法によりアルミニウムからなる金属膜を成膜し、当該金属膜にフォトリソグラフィー及びそれに続くドライエッチング等を施して、金属配線層１２２の上で層間絶縁膜１２４を介してソース配線層１０７と対向するように所定パターンの金属配線層１２５を形成する。このとき、層間絶縁膜１０８，１２４を介して対向配置されたソース配線層１０７及び金属配線層１２５によりキャパシタＣが構成される。
【０２３９】
しかる後、金属配線層１２５を含む全面に真空蒸着法によりシリコン酸化膜及びシリコン窒化膜を順次堆積させて絶縁膜１２６を形成し、所定の後処理を施すことにより、第４の実施形態のＣＭＯＳインバータを完成させる。
【０２４０】
（第５の実施形態）
以下、本発明の第５の実施形態について説明する。この第５の実施形態においては、第４の実施形態と同様に半導体装置としてＣＭＯＳインバータを例示する。この第５の実施形態のＣＭＯＳインバータは、金属配線層１２５を有さず、ソース拡散層１０５の近傍に存するフィールドシールド素子分離構造が若干異なる点で第４の実施形態のそれと相違する。図４２は、このＣＭＯＳインバータを示す概略断面図である。ここで、第４の実施形態において例示したＣＭＯＳインバータの構成要素に対応するものについては同符号を記して説明を省略する。
【０２４１】
このＣＭＯＳインバータにおいては、ｐ型シリコン半導体基板１０１にｐ型，ｎ型ウェル拡散層１１１，１１２が形成されており、ソース拡散層１０５の近傍ではフィールドシールド素子分離構造１４１により、それ以外ではフィールドシールド素子分離構造１０２により各素子活性領域が画定され、ｐ型ウェル拡散層１１１上の素子活性領域にはｎＭＯＳＦＥＴ１３１が、ｎ型ウェル拡散層１１２上の素子活性領域にはｐＭＯＳＦＥＴ１３２がそれぞれ形成されている。
【０２４２】
ここで、フィールドシールド素子分離構造１４１は、第４の実施形態で示したフィールドシールド素子分離構造１０２と同様に、シリコン酸化膜１４１ａ，１４１ｃ，１４１ｄ内に導電膜よりなるシールドプレート電極１４１ｂが埋設されてなる素子分離構造であるが、そのシールドプレート電極１４１ｂ上のシリコン酸化膜１４１ａの膜厚がフィールドシールド素子分離構造１０２のシリコン酸化膜１０２ａの膜厚に比して薄く形成されている。ここでは、シールドプレート電極１４１ｂをその膜厚がシールドプレート電極１０２ｂの膜厚に比して厚くなるように形成することにより、結果としてシールドプレート電極１４１ｂの上のシリコン酸化膜１４１ａの膜厚がシールドプレート電極１０２ｂの上のシリコン酸化膜１０２ａの膜厚より薄くなるようにする。
【０２４３】
因みに、フィールドシールド素子分離構造１０２，１４１を形成するには、以下に示す方法が考えられる。
【０２４４】
先ず、第１の方法として、シールドプレート電極１０２ｂ，１４１ｂとなる多結晶シリコン膜を薄く（即ち、シールドプレート電極１０２ｂの厚みに）形成した後に、フィールドシールド素子分離構造１４１となる部位を除いてマスクを形成し、更に多結晶シリコン膜を形成してシールドプレート電極１０２ｂに比して厚い膜厚にシールドプレート電極１４１ｂを形成する。この場合、シールドプレート電極１４１ｂの上に堆積形成されるシリコン酸化膜１４１ａは、シールドプレート電極１０２ｂの上に堆積形成されるシリコン酸化膜１０２ａに比して薄く形成される。
【０２４５】
次いで、第２の方法として、シールドプレート電極１０２ｂ，１４１ｂとなる多結晶シリコン膜を厚く（即ち、シールドプレート電極１４１ｂの厚みに）形成した後に、フィールドシールド素子分離構造１０２となる部位を除いてマスクを形成し、前記多結晶シリコン膜をエッチングしてシールドプレート電極１４１ｂに比して薄い膜厚にシールドプレート電極１０２ｂを形成する。この場合も、シールドプレート電極１４１ｂの上に堆積形成されるシリコン酸化膜１４１ａは、シールドプレート電極１０２ｂの上に堆積形成されるシリコン酸化膜１０２ａに比して薄く形成される。
【０２４６】
そして、第４の実施形態に係るＣＭＯＳインバータと同様に、各ソース拡散層１０５の近傍に存するフィールドシールド素子分離構造１４１上に、ソース配線層１０７が所定パターンに形成されており、各素子活性領域を含むシリコン半導体基板１０１の全面にキャップ絶縁膜１１３、側壁絶縁膜１１４及びソース配線層１０７を覆うように層間絶縁膜１０８が形成されている。
【０２４７】
さらに、ソース拡散層１０５の上及びドレイン拡散層１０６の上には、層間絶縁膜１０８を穿ってソース拡散層１０５及びドレイン拡散層１０６の表面を露出させるコンタクト孔１０９，１１０が形成され、さらにソース配線層１０７の上には同様に層間絶縁膜１０８を穿ってソース配線層１０７の表面を露出させるコンタクト孔１２１が形成されている。そして、ソース拡散層１０５の近傍においては、コンタクト孔１０９及びコンタクト孔１２１を充填し、層間絶縁膜１０８上でコンタクト孔１０９からコンタクト孔１２１にかけて延在する金属配線層１２２が所定パタ−ンに形成されている。他方、ドレイン拡散層１０６の近傍においては、コンタクト孔１１０を充填し、層間絶縁膜１０８上でｎＭＯＳＦＥＴ１３１のコンタクト孔１１０からｐＭＯＳＦＥＴ１３２のコンタクト孔１１０にかけて延在する金属配線層１２３が所定パタ−ンに形成されている。
【０２４８】
すなわち、金属配線層１２２の一端部がソース拡散層１０５と、他端部がソース配線層１０７と電気的に接続されており、従って金属配線層１２２を介してソース拡散層５とソース配線層７が電気的に接続されている。他方、金属配線層１２３の一端部がｎＭＯＳＦＥＴ１３１のドレイン拡散層１０６と、他端部がｐＭＯＳＦＥＴ１３２のドレイン拡散層１０６と電気的に接続されて、ｎＭＯＳＦＥＴ１３１とｐＭＯＳＦＥＴ１３２とが直列に接続されている。
【０２４９】
ここで、フィールドシールド素子分離構造１４１の近傍では、当該フィールドシールド素子分離構造１４１のシールドプレート電極１４１ｂとソース配線層１０７とがシールドプレート電極１４１ｂ上のシリコン酸化膜１４１ａを介して対向配置されており、シリコン酸化膜１４１ａを介したシールドプレート電極１４１ｂ及びソース配線層１０７によりキャパシタＣ’が構成されている。すなわち、ｐ型ウェル拡散層１１１の上においては、このｐ型ウェル拡散層１１１が負電源電位（Ｖｂｂ）とされ、ソース拡散層１０５及びシールドプレート電極１４１ｂがそれぞれ接地電位（ＧＮＤ）とされてソース拡散層１０５とシールドプレート電極１４１ｂとが容量結合しており、ｎ型ウェル拡散層１１２の上においては、このｎ型ウェル拡散層１１２が正電源電位（Ｖｄｄ）とされ、ソース拡散層１０５及びシールドプレート電極１４１ｂもそれぞれ正電源電位（Ｖｄｄ）とされてソース拡散層１０５とシールドプレート電極１４１ｂとが容量結合している。このキャパシタＣ’が、第４の実施形態で示したキャパシタＣと同様の働きをなす。
【０２５０】
そして、各素子活性領域を含むシリコン半導体基板１０１の全面に金属配線層１２２，１２３を覆うように絶縁膜１２６が形成され、第５の実施形態のＣＭＯＳインバータが構成されている。
【０２５１】
このように、第５の実施形態に係るＣＭＯＳインバータによれば、ソース拡散層１０５の電気抵抗値が比較的大きいために十分なノイズマージンが確保されるとともに、ｐ型ウェル拡散層１１１−ソース拡散層１０５間及びｎ型ウェル拡散層１１２−ソース拡散層１０５間にそれぞれ電気容量の大きいキャパシタＣ’が形成されているために信号伝搬時間の遅延が抑制されて論理動作の高速化が実現される。
【０２５２】
（第６の実施形態）
以下、本発明の第６の実施の形態について説明する。この第６の実施形態においては、ＣＭＯＳインバータの製造方法を例示する。図４３〜図４９は、このＣＭＯＳインバータの形成過程を工程順に示す概略断面図である。
【０２５３】
先ず、図４３に示すように、ｐ型のシリコン半導体基板１０１にイオン注入法によりｐ型，ｎ型ウェル拡散層１１１，１１２を形成する。続いて、これらｐ型，ｎ型ウェル拡散層１１１，１１２の表面にフィールドシールド素子分離構造１０２をそれぞれ形成し、これらフィールドシールド素子分離構造１０２により各素子活性領域を画定する。
【０２５４】
すなわち、シリコン半導体基板１０１の上に、シリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａを順次形成し、これらシリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングしてそれぞれ選択的に除去して素子活性領域を画定する。しかる後、残存したシリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａを覆うように全面にシリコン酸化膜を成膜した後に、当該シリコン酸化膜の全面をＲＩＥ等により異方性ドライエッチングしてシリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａの側壁にのみシリコン酸化物を残し、側壁保護膜１０２ｄを形成する。これにより、シリコン酸化膜１０２ａ，１０２ｃ，１０２ｄにより囲まれた多結晶シリコン膜からなるシールドプレート電極１０２ｂを備えたフィールドシールド素子分離構造２が形成される。
【０２５５】
次いで、シリコン半導体基板１０１の表面に熱酸化を施してゲート酸化膜１０３を形成する。更に、ゲート酸化膜１０３の全面に真空蒸着法により多結晶シリコン膜を形成した後、これをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングして、ｐ型，ｎ型ウェル拡散層１１１，１１２上のゲート酸化膜１０３の上にゲート電極１０４を形成する。
【０２５６】
次いで、ゲート電極１０４を覆うように真空蒸着法により全面にシリコン酸化膜を堆積形成し、続いて当該シリコン酸化膜の全面をＲＩＥ等により異方性ドライエッチングして、ゲート電極１０４の上面及び側面にのみ前記シリコン酸化膜を残してゲート電極１０４を覆うキャップ絶縁膜１１３及び側壁絶縁膜１１４を形成する。
【０２５７】
続いて、ｐ型ウェル拡散層１１１の上に形成されたゲート電極１０４のキャップ絶縁膜１１３をマスクとして、ｐ型ウェル拡散層１１１に対して砒素（Ａｓ）のイオン注入を施してｎＭＯＳＦＥＴ１３１のソース拡散層１０５及びドレイン拡散層１０６を形成し、更に、ｎ型ウェル拡散層１１２の上に形成されたゲート電極１０４のキャップ絶縁膜１１３をマスクとして、ｎ型ウェル拡散層１１２に対してホウ素（Ｂ）のイオン注入を施してｐＭＯＳＦＥＴ１３２のソース拡散層１０５及びドレイン拡散層１０６を形成する。
【０２５８】
次いで、図４４に示すように、ｎＭＯＳＦＥＴ１３１及びｐＭＯＳＦＥＴ１３２の各ソース拡散層１０５に、水酸化カリウム水溶液等のエッチング液を用いた異方性エッチングを施して凹部１４３を形成し、この凹部１４３内の側壁面のみにソース拡散層１０５の一部（側壁部１４２）を残す。
【０２５９】
ここで、水酸化カリウム水溶液をエッチング液として用いた前記異方性エッチングを施すに際して、ソース拡散層１０５とシリコン半導体基板１０１との界面まで制御性良くエッチングするには、以下の条件下でエッチングを行うことが好適である。
【０２６０】
先ず、ｐ型ウェル拡散層１１１のソース拡散層１０５に凹部１４３を形成する際には、ｐ型ウェル拡散層１１１の電位を水酸化カリウム水溶液の電位を基準として−０．５Ｖ以上とし、ｎ型ウェル拡散層１１２の電位を水酸化カリウム水溶液の電位を基準として−１．２Ｖ以下とする。他方、ｎ型ウェル拡散層１１２のソース拡散層１０５に凹部１４３を形成する際には、ｎ型ウェル拡散層１１２の電位を水酸化カリウム水溶液の電位を基準として−１Ｖ以上とし、ｐ型ウェル拡散層１１１の電位を浮遊状態とする。
【０２６１】
次いで、図４５に示すように、異方性エッチングされたシリコン半導体基板１０１に熱酸化を施して、ゲート酸化膜１０３と同程度の膜厚のシリコン酸化膜を形成した後、当該シリコン酸化膜にフォトリソグラフィー及びそれに続くドライエッチング等を施すことによりパターニングして、凹部１４３の底面のみにシリコン酸化膜を残して底部絶縁膜１４４を形成する。
【０２６２】
続いて、図４６に示すように、真空蒸着法によりシリコン半導体基板１０１の上に多結晶シリコンを堆積させて凹部１４３を充填し、フォトリソグラフィー及びそれに続くドライエッチング等を施すことによりパターニングするとともに、凹部１４３上に隆起した多結晶シリコンに表面研磨、ここでは化学機械研磨（ＣＭＰ）を施して表面を平坦化する。このＣＭＰ研磨法は、所定の薬液と研磨剤とのスラリーを用いる研磨法であり、ミリメートルのオーダーの段差でさえも解消して高精度な平坦化、例えば表面の段差を０．０５μｍ程度に抑えることができるという利点を有している。
【０２６３】
次いで、図４７に示すように、全面に真空蒸着法によりシリコン酸化膜を堆積させて層間絶縁膜１０８を形成し、この層間絶縁膜１０８にフォトリソグラフィー及びそれに続くドライエッチング等を施して、ソース拡散層１０５の上及びドレイン拡散層１０６の上に、層間絶縁膜１０８を穿ってソース拡散層１０５及びドレイン拡散層１０６の表面を露出させるコンタクト孔１０９，１１０を形成する。
【０２６４】
次いで、図４８に示すように、各コンタクト孔１０９，１１０を含む全面に真空蒸着法によりアルミニウムからなる金属膜を成膜し、当該金属膜にフォトリソグラフィー及びそれに続くドライエッチング等を施して、コンタクト孔１０９を充填し、層間絶縁膜１０８上でコンタクト孔１０９からフィールドシールド素子分離構造１０２にかけて延在する金属配線層１２２と、コンタクト孔１１０を充填し、層間絶縁膜１０８上でコンタクト孔１１０からフィールドシールド素子分離構造１０２にかけて延在する金属配線層１２３をそれぞれ所定パターンに形成する。
【０２６５】
しかる後、図４９に示すように、金属配線層１２２、１２３を含む全面に真空蒸着法によりシリコン酸化膜及びシリコン窒化膜を順次堆積させて絶縁膜１２６を形成し、所定の後処理を施すことにより、第６の実施形態のＣＭＯＳインバータを完成させる。
【０２６６】
この第６の実施形態において製造されるＣＭＯＳインバータにおいては、ソース拡散層１０５の底部にシリコン酸化膜からなる底部絶縁膜１４４が形成されている。ＭＯＳトランジスタは、その機能を果たすためにソース拡散層の側壁部は半導体材料からなる必要があるが、底部はその必要がない。第６の実施形態においては、この底部に底部絶縁膜１４４を設けることにより、ｎＭＯＳＦＥＴ１３１においてはｐ型ウェル拡散層１１１及びソース拡散層１０５が、ｐＭＯＳＦＥＴ１３２においてはｎ型ウェル拡散層１１２及びソース拡散層１０５がそれぞれ底部絶縁膜１４４を介してキャパシタを構成し、この底部絶縁膜１４４が存しない場合に比して電気容量が概ね３０〜４０倍となる。
【０２６７】
このように、第３の実施形態に係るＣＭＯＳインバータによれば、ソース拡散層１０５の電気抵抗値が比較的大きいために十分なノイズマージンが確保されるとともに、ｐ型ウェル拡散層１１１−ソース拡散層１０５間及びｎ型ウェル拡散層１１２−ソース拡散層１０５間にそれぞれ電気容量の大きいキャパシタが形成されているために信号伝搬時間の遅延が抑制されて論理動作の高速化が実現される。
【０２６８】
（第７の実施形態）
以下、第７の実施形態について説明する。この第７の実施形態においては、半導体装置であるＤＲＡＭの製造方法を例示する。図５０〜図５１は、このＤＲＡＭの形成過程を工程順に示す概略断面図である。
【０２６９】
先ず、図５０（ａ）に示すように、ｐ型のシリコン半導体基板１０１の表面にフィールドシールド素子分離構造１０２をそれぞれ形成し、これらフィールドシールド素子分離構造１０２により各素子活性領域を画定する。
【０２７０】
すなわち、シリコン半導体基板１０１の上に、シリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａを順次形成し、これらシリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングしてそれぞれ選択的に除去して素子活性領域を画定する。しかる後、残存したシリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａを覆うように全面にシリコン酸化膜を成膜した後に、当該シリコン酸化膜の全面をＲＩＥ等により異方性ドライエッチングしてシリコン酸化膜１０２ｃ，多結晶シリコン膜１０２ｂ及びシリコン酸化膜１０２ａの側壁にのみシリコン酸化物を残し、側壁保護膜１０２ｄを形成する。これにより、シリコン酸化膜１０２ａ，１０２ｃ，１０２ｄにより囲まれた多結晶シリコン膜からなるシールドプレート電極１０２ｂを備えたフィールドシールド素子分離構造１０２が形成される。
【０２７１】
次いで、シリコン半導体基板１０１の表面に熱酸化を施してゲート酸化膜１０３を形成する。さらに、ゲート酸化膜１０３の全面にＣＶＤ等の真空蒸着法により多結晶シリコン膜を堆積形成した後、これをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングして、ゲート酸化膜１０３の上にゲート電極１０４を形成するとともに、各ソース拡散層１０５及び各ドレイン拡散層１０６となる部分の近傍に存するフィールドシールド素子分離構造１０２上に前記多結晶シリコン膜を所定パタ−ンに残してソース配線層１０７及びドレイン電極層１５１をそれぞれ形成する。
【０２７２】
次いで、ゲート電極１０４を覆うようにＣＶＤ等の真空蒸着法により全面にシリコン酸化膜を堆積形成し、続いて当該シリコン酸化膜の全面をＲＩＥ等により異方性ドライエッチングして、ゲート電極１０４の上面及び側面にのみ前記シリコン酸化膜を残してゲート電極１０４を覆うキャップ絶縁膜１１３及び側壁絶縁膜１１４を形成する。
【０２７３】
続いて、ゲート電極１０４のキャップ絶縁膜１１３をマスクとして、シリコン半導体基板１０１に対して砒素（Ａｓ）のイオン注入を施してｎＭＯＳＦＥＴ１６１のソース拡散層１０５及びドレイン拡散層１０６を形成する。
【０２７４】
次いで、図５０（ｂ）に示すように、ソース配線層１０７及びドレイン電極層１５１を含む全面にＣＶＤ等の真空蒸着法によりシリコン酸化膜を堆積させて層間絶縁膜１０８を形成する。続いて、層間絶縁膜１０８にフォトリソグラフィー及びそれに続くドライエッチング等を施して、ソース拡散層１０５の上及びドレイン拡散層１０６の上に、層間絶縁膜１０８を穿ってソース拡散層１０５及びドレイン拡散層１０６の表面を露出させるコンタクト孔１０９，１１０を形成し、さらにソース配線層１０７及びドレイン電極層１５１の上に同様に層間絶縁膜１０８を穿ってソース配線層１０７及びドレイン電極層１５１の表面を露出させるコンタクト孔１２１，１５２をそれぞれ形成する。
【０２７５】
次いで、図５１（ａ）に示すように、各コンタクト孔１０９，１１０，１２１，１５２を含む全面にスパッタ法等の真空蒸着法によりアルミニウムからなる金属膜を成膜した後、当該金属膜にフォトリソグラフィー及びそれに続くドライエッチング等を施すことにより、コンタクト孔１０９及びコンタクト孔１２１を充填し、層間絶縁膜１０８上でコンタクト孔１９からコンタクト孔１２１にかけて延在する金属配線層１２２と、コンタクト孔１１０及びコンタクト孔１５２を充填し、層間絶縁膜１０８上でコンタクト孔１１０からコンタクト孔１５２にかけて延在する金属配線層１５３とをそれぞれ所定パターンに形成する。
【０２７６】
このとき、金属配線層１２２の一端部がソース拡散層１０５と、他端部がソース配線層１０７と電気的に接続され、従って金属配線層１２２を介してソース拡散層１０５とソース配線層１０７とが電気的に接続される。他方、金属配線層１５３の一端部がドレイン拡散層１０６と、他端部がドレイン電極層１５１と電気的に接続され、従って金属配線層１５３を介してドレイン拡散層１０６とドレイン電極層１５１とが電気的に接続される。
【０２７７】
次いで、図５１（ｂ）に示すように、金属配線層１２２及び金属配線層１５３を覆うように全面にＣＶＤ等の真空蒸着法によりシリコン酸化膜を堆積させて層間絶縁膜１２４を形成する。
【０２７８】
続いて、層間絶縁膜１２４の上にスパッタ法等の真空蒸着法によりアルミニウムからなる金属膜を成膜し、当該金属膜にフォトリソグラフィー及びそれに続くドライエッチング等を施して、金属配線層１２２の上で層間絶縁膜１２４を介してソース配線層１０７と対向するように所定パターンの金属配線層１２５を形成するとともに、金属配線層１５３の上で層間絶縁膜１２４を介してドレイン電極層１５１と対向するように所定パターンの金属電極層１５４を形成する。このとき、層間絶縁膜１０８，１２４を介して対向配置されたソース配線層１０７及び金属配線層１２５によりキャパシタＣが構成されるとともに、層間絶縁膜１０８，１２４を介して対向配置されたドレイン電極層１５１及び金属電極層１５４によりＤＲＡＭのキャパシタ１６２が構成される。ここで、キャパシタ１６２においては、ドレイン電極層１５１がストレージノード電極として、金属電極層１５４がセルプレート電極として機能する。
【０２７９】
しかる後、金属配線層１２５及び金属電極層１５４を含む全面に真空蒸着法によりシリコン酸化膜及びシリコン窒化膜を順次堆積させて絶縁膜１２６を形成し、所定の後処理を施すことにより、第７の実施形態のＤＲＡＭを完成させる。
【０２８０】
このように、本第７の実施形態に係るＤＲＡＭの製造方法によれば、ソース拡散層１０５の電気抵抗値が比較的大きいために十分なノイズマージンが確保されるとともに、シリコン半導体基板１０１−ソース拡散層１０５間に電気容量の大きいキャパシタＣが形成されるために信号伝搬時間の遅延が抑制されて論理動作の高速化が実現される。
【０２８１】
しかも、キャパシタＣ及びＤＲＡＭのキャパシタ１６２の各層が整合性良く同時形成されるため、製造工程を削減することが可能となる。
【０２８２】
（第８の実施形態）
以下、第８の実施形態について説明する。この第８の実施形態においては、半導体装置であるＤＲＡＭの製造方法を例示する。図５３は、このＤＲＡＭの概略平面図であり、図５２は、この図５３のＡ−Ａ’線に沿った断面に対応した概略断面図である。なお、この第８の実施形態によるＤＲＡＭの製造方法においては、先ず、第７の実施形態において図５０（ａ）、図５０（ｂ）、図５１（ａ）を用いて説明した各工程と同一の工程が行われる。
【０２８３】
すなわち、先ず図５０（ａ）に示すように、ｐ型のシリコン半導体基板１０１の表面にフィールドシールド素子分離構造１０２をそれぞれ形成し、これらフィールドシールド素子分離構造１０２により各素子活性領域を画定する。
【０２８４】
次いで、シリコン半導体基板１０１の表面に熱酸化を施してゲート酸化膜１０３を形成する。さらに、ゲート酸化膜１０３の全面にＣＶＤ等の真空蒸着法により多結晶シリコン膜を堆積形成した後、これをフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングして、ゲート酸化膜１０３の上にゲート電極１０４を形成するとともに、各ソース拡散層１０５及び各ドレイン拡散層１０６となる部分の近傍に存するフィールドシールド素子分離構造１０２上に前記多結晶シリコン膜を所定パタ−ンに残してソース配線層１０７及びドレイン電極層１５１をそれぞれ形成する。
【０２８５】
次いで、ゲート電極１０４を覆うようにＣＶＤ等の真空蒸着法により全面にシリコン酸化膜を堆積形成し、続いて当該シリコン酸化膜の全面をＲＩＥ等により異方性ドライエッチングして、ゲート電極１０４の上面及び側面にのみ前記シリコン酸化膜を残してゲート電極１０４を覆うキャップ絶縁膜１１３及び側壁絶縁膜１１４を形成する。
【０２８６】
続いて、ゲート電極１０４のキャップ絶縁膜１１３をマスクとして、シリコン半導体基板１０１に対して砒素（Ａｓ）のイオン注入を施してｎＭＯＳＦＥＴ１６１のソース拡散層１０５及びドレイン拡散層１０６を形成する。
【０２８７】
次いで、図５０（ｂ）に示すように、ソース配線層１０７及びドレイン電極層１５１を含む全面にＣＶＤ等の真空蒸着法によりシリコン酸化膜を堆積させて層間絶縁膜１０８を形成する。続いて、層間絶縁膜１０８にフォトリソグラフィー及びそれに続くドライエッチング等を施して、ソース拡散層１０５の上及びドレイン拡散層１０６の上に、層間絶縁膜１０８を穿ってソース拡散層１０５及びドレイン拡散層１０６の表面を露出させるコンタクト孔１０９，１１０を形成し、さらにソース配線層１０７及びドレイン電極層１５１の上に同様に層間絶縁膜１０８を穿ってソース配線層１０７及びドレイン電極層１５１の表面を露出させるコンタクト孔１２１，１５２をそれぞれ形成する。
【０２８８】
次いで、図５１（ａ）に示すように、各コンタクト孔１０９，１１０，１２１，１５２を含む全面にスパッタ法等の真空蒸着法によりアルミニウムからなる金属膜を成膜した後、当該金属膜にフォトリソグラフィー及びそれに続くドライエッチング等を施すことにより、コンタクト孔１０９及びコンタクト孔１２１を充填し、層間絶縁膜１０８上でコンタクト孔１０９からコンタクト孔１２１にかけて延在する金属配線層１２２と、コンタクト孔１１０及びコンタクト孔１５２を充填し、層間絶縁膜１０８上でコンタクト孔１１０からコンタクト孔１５２にかけて延在する金属配線層１５３とをそれぞれ所定パターンに形成する。
【０２８９】
このとき、金属配線層１２２の一端部がソース拡散層１０５と、他端部がソース配線層１０７と電気的に接続され、従って金属配線層１２２を介してソース拡散層１０５とソース配線層１０７とが電気的に接続される。他方、金属配線層１５３の一端部がドレイン拡散層１０６と、他端部がドレイン電極層１５１と電気的に接続され、従って金属配線層１５３を介してドレイン拡散層１０５とドレイン電極層１５１とが電気的に接続される。
【０２９０】
次いで、図５２（ａ）に示すように、金属配線層１２２及び金属配線層１５３を覆うように全面にＣＶＤ等の真空蒸着法によりシリコン酸化膜を堆積させて層間絶縁膜１２４を形成する。
【０２９１】
続いて、層間絶縁膜１２４の上にＣＶＤ法により多結晶シリコン膜１６３を成膜し、当該多結晶シリコン上にフォトレジスト１６４を塗布する。続いて、このフォトレジスト１６４が図５３に斜線で示す領域Ｒのみに残存するようにその他の部位のフォトレジスト１６４を除去する。そして、このフォトレジスト１６４をマスクとして、イオン注入法により多結晶シリコン膜１６３にリンやホウ素、砒素等の不純物を導入して、多結晶シリコン膜１６３のイオン注入された部位、即ち領域Ｒを除く部位に導電性をもたせる。
【０２９２】
このとき、多結晶シリコン膜１６３には、領域Ｒにより互いに電気的に分離されてなる２つの島状の導電性領域が形成されることになる。即ち、図Ｘに示すように、これら島状の導電性領域のうち、一方が金属配線層１２２の上で層間絶縁膜１２４を介してソース配線層１０７と対向する所定パターンの配線層１２５’となり、他方が金属配線層１５３の上で層間絶縁膜１２４を介してドレイン電極層１５１と対向する所定パターンの電極層１５４’となる。このように、配線層１２５’と電極層１５４’は同一の層（多結晶シリコン層１６３）から形成されているため、第７の実施形態に示すパターン形成された金属配線層１２５及び金属電極層１５４に比べて、段差部を低減させる役割を果たしている。
【０２９３】
ここで、層間絶縁膜１０８，１２４を介して対向配置されたソース配線層１０７及び配線層１２５’によりキャパシタＣが構成されるとともに、層間絶縁膜１０８，１２４を介して対向配置されたドレイン電極層１５１及び電極層１５４’によりＤＲＡＭのキャパシタ１６２が構成される。ここで、キャパシタ１６２においては、ドレイン電極層１５１がストレージノード電極として、電極層１５４’がセルプレート電極として機能する。
【０２９４】
しかる後、図５２（ｂ）に示すように、フォトレジスト１６４を除去し、配線層１２５’及び電極層１５４’を含む全面に真空蒸着法によりシリコン酸化膜及びシリコン窒化膜を順次堆積させて絶縁膜１２６を形成して、所定の後処理を施すことにより、第８の実施形態のＤＲＡＭを完成させる。
【０２９５】
このように、本第８の実施形態に係るＤＲＡＭの製造方法によれば、ソース拡散層１０５の電気抵抗値が比較的大きいために十分なノイズマージンが確保されるとともに、シリコン半導体基板１０１−ソース拡散層１０５間に電気容量の大きいキャパシタＣが形成されるために信号伝搬時間の遅延が抑制されて論理動作の高速化が実現される。
【０２９６】
【実施例】
以下、第１の実施の形態のＣＭＯＳインバータ及び第６の実施形態において製造したＣＭＯＳインバータを用いて、その効果を確認した具体的な実施例について説明する。
【０２９７】
（実施例１）
先ず、実施例１について説明する。ここでは、第４の実施形態のＣＭＯＳインバータについて調べた。
【０２９８】
具体的に、このＣＭＯＳインバータのｎＭＯＳＦＥＴ３１については、ゲート電極１０４の幅を４μｍとし、ソース拡散層１０５の深さを０．２５μｍ、抵抗率を０．０１ΩｃｍとしてＲｓ≒１００Ωとした。また、入力する論理信号の立ち上がりの周波数ｆｒは１０ＧＨｚ程度となった。Ｃｂｓについては、Ｃｂｓ＞０．１６ｐＦを満たす値であれば良いので、フィールドシールド素子分離構造１０２の上で金属配線層１２２と対向する金属配線層１２５の面積を３０μｍ2 とした。この程度の面積ならば容易に確保することができる。
【０２９９】
また、ｐＭＯＳＦＥＴ１３２については、ゲート電極１０４の幅を１０μｍとし、ソース拡散層１０５の深さを０．４μｍ、抵抗率を０．０３ΩｃｍとしてＲｓ≒７５Ωとした。また、入力する論理信号の立ち上がりの周波数ｆｒは１２ＧＨｚ程度となった。Ｃｂｓについては、Ｃｂｓ＞０．１８ｐＦを満たす値であれば良いので、フィールドシールド素子分離構造１０２の上で金属配線層１２２と対向する金属配線層１２５の面積を３４μｍ2 とした。この程度の面積ならば容易に確保することができる。
【０３００】
上述の具体的な条件を備えたＣＭＯＳインバータを用いて、立ち上がり（或いは立ち下がり）の論理信号を入力したところ、キャパシタＣを有しない従来のＣＭＯＳインバータに比して信号伝搬遅延時間が大幅に減少し、高速動作することが確認された。またこのとき、直流的な観点から見れば大きな値であるＲｓが存在するために、ノイズマージンの減少を示すことはなかった。
【０３０１】
このように、第４の実施形態のＣＭＯＳインバータによれば、十分なノイズマージンを確保しつつも、動作速度を向上させることが可能であることがわかった。
【０３０２】
（実施例２）
次に、実施例２について説明する。ここでは、第６の実施形態において製造したＣＭＯＳインバータについて調べた。
【０３０３】
具体的に、このＣＭＯＳインバータのｎＭＯＳＦＥＴ３１については、ゲート電極１０４の幅を４μｍとし、ソース拡散層１０５の深さを０．２５μｍ、抵抗率を０．１ΩｃｍとしてＲｓ≒１ｋΩとした。また、入力する論理信号の立ち上がりの周波数ｆｒは１０ＧＨｚ程度となった。Ｃｂｓについては、Ｃｂｓ＞０．０１６ｐＦを満たす値であれば良いので、ソース拡散層１０５の底部に形成する底部絶縁膜１４４の面積を４μｍ2 とした。この程度の面積ならば容易に確保することができる。
【０３０４】
また、ｐＭＯＳＦＥＴ１３２については、ゲート電極１０４の幅を１０μｍとし、ソース拡散層１０５の深さを０．３μｍ、抵抗率を０．２ΩｃｍとしてＲｓ≒６７０Ωとした。また、入力する論理信号の立ち上がりの周波数ｆｒは１２ＧＨｚ程度となった。Ｃｂｓについては、Ｃｂｓ＞０．０２ｐＦを満たす値であれば良いので、ソース拡散層１０５の底部に形成する底部絶縁膜１４４の面積を５μｍ2 とした。この程度の面積ならば容易に確保することができる。
【０３０５】
上述の具体的な条件を備えたＣＭＯＳインバータを用いて、立ち上がり（或いは立ち下がり）の論理信号を入力したところ、底部絶縁膜１４４を有しない従来のＣＭＯＳインバータに比して信号伝搬遅延時間が大幅に減少し、高速動作することが確認された。またこのとき、直流的な観点から見れば大きな値であるＲｓが存在するために、ノイズマージンの減少を示すことはなかった。
【０３０６】
このように、第６の実施形態のＣＭＯＳインバータによれば、十分なノイズマージンを確保しつつも、動作速度を向上させることが可能であることがわかった。
【０３０７】
【発明の効果】
本発明によれば、素子分離構造としてバーズビーク等の不都合が発生することのないフィールドシールド素子分離構造を用いた場合に、素子分離機能を損なうことなく、複数のゲート電極を形成する際にも素子サイズの縮小化に伴うゲート電極の微細化を当該ゲート電極の形状異常を発生させることなく達成することが可能となる。
【０３０８】
また、本発明によれば、半導体装置の更なる高集積化を推進しつつも、ノイズマージンを充分に確保するとともに、信号伝搬遅延時間を低減させて高速動作を行う半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＭＯＳトランジスタを示す概略平面図である。
【図２】本発明の第１の実施形態におけるＭＯＳトランジスタを示す概略断面図である。
【図３】本発明の第１の実施形態におけるＭＯＳトランジスタの他の例を示す概略断面図である。
【図４】本発明の第１の実施形態におけるＭＯＳトランジスタをブートストラップ回路に適用した一例を示す概略平面図及び結線図である。
【図５】本発明の第１の実施形態におけるＭＯＳトランジスタをブートストラップ回路に適用した一例を示す概略平面図及び結線図である。
【図６】本発明の第１の実施形態におけるＭＯＳトランジスタを入力保護回路に適用した一例を示す結線図である。
【図７】本発明の第１の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、本発明の第１の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、本発明の第１の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】ゲート電極を構成要素として有する電極膜の形成時におけるフォトリソグラフィー工程を示す概略平面図である。
【図１１】不純物拡散層との導通をとるためのコンタクト孔を形成する際に、形成部位にずれが生じた様子を示す概略断面図である。
【図１２】本発明の第１の実施形態の変形例におけるＭＯＳトランジスタを示す概略平面図である。
【図１３】本発明の第１の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、本発明の第１の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、本発明の第１の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１６】ゲート電極を構成要素として有する電極膜の形成時におけるフォトリソグラフィー工程を示す概略平面図である。
【図１７】本発明の第２の実施形態におけるＭＯＳトランジスタを示す概略平面図である。
【図１８】本発明の第２の実施形態におけるＭＯＳトランジスタを示す概略断面図である。
【図１９】本発明の第２の実施形態におけるＭＯＳトランジスタの他の例を示す概略断面図である。
【図２０】本発明の第２の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、本発明の第２の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、本発明の第２の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、本発明の第２の実施形態におけるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２４】ゲート電極を構成要素として有する電極膜の形成時におけるフォトリソグラフィー工程を示す概略平面図である。
【図２５】本発明の第３の実施形態におけるシリコンシグニチャを示す概略平面図である。
【図２６】本発明の第３の実施形態におけるシリコンシグニチャを示す概略断面図である。
【図２７】本発明の第３の実施形態におけるシリコンシグニチャの製造方法を工程順に示す概略断面図である。
【図２８】図２７に引き続き、本発明の第３の実施形態におけるシリコンシグニチャの製造方法を工程順に示す概略断面図である。
【図２９】図２８に引き続き、本発明の第３の実施形態におけるシリコンシグニチャの製造方法を工程順に示す概略断面図である。
【図３０】ゲート電極等の形成時におけるフォトリソグラフィー工程を示す概略平面図である。
【図３１】本発明の第４の実施形態に係るＣＭＯＳインバータを示す概略断面図である。
【図３２】本発明の第４の実施形態に係るＣＭＯＳインバータ及びその構成要素であるｎＭＯＳＦＥＴを示す等価回路図である。
【図３３】ＲｓとＣｂｓとの並列結合として表される対地インピーダンスＺｓの周波数特性を示す特性図である。
【図３４】論理信号の立ち上がり波形を示す波形図である。
【図３５】本発明の第４の実施形態に係るＣＭＯＳインバータの他の例を示す概略断面図である。
【図３６】本発明の第４の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図３７】図３６に引き続き、本発明の第４の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図３８】図３７に引き続き、本発明の第４の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図３９】図３８に引き続き、本発明の第４の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図４０】図３９に引き続き、本発明の第４の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図４１】図４０に引き続き、本発明の第４の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図４２】本発明の第５の実施形態に係るＣＭＯＳインバータを示す概略断面図である。
【図４３】本発明の第６の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図４４】図４３に引き続き、本発明の第６の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図４５】図４４に引き続き、本発明の第６の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図４６】図４５に引き続き、本発明の第６の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図４７】図４６に引き続き、本発明の第６の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図４８】図４７に引き続き、本発明の第６の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図４９】図４８に引き続き、本発明の第６の実施形態に係るＣＭＯＳインバータの製造方法を示す概略断面図である。
【図５０】本発明の第７の実施形態に係るＤＲＡＭの製造方法を示す概略断面図である。
【図５１】図５０に引き続き、本発明の第７の実施形態に係るＤＲＡＭの製造方法を示す概略断面図である。
【図５２】本発明の第８の実施形態に係るＤＲＡＭの製造方法を示す概略断面図である。
【図５３】本発明の第８の実施形態に係るＤＲＡＭの製造方法を示す概略平面図である。
【符号の説明】
１，５１，１０１  シリコン半導体基板
２，５２，１０２，１４１  フィールドシールド素子分離構造
３，４，５３，５４  １０４  ゲート電極
５，５５  不純物拡散層
６，７，５６  側部電極
８，５８，１０３  ゲート酸化膜
１１，１２  電極膜
１３，６６，９６，１１４  側壁絶縁膜
１４，６７，９７，１１３  キャップ絶縁膜
１５，６８  層間絶縁膜
１６，６９，９８  コンタクト孔
１７，７０  配線層
２１ａ〜２１ｃ，３２，６１，７５，９３  シリコン酸化膜
２２，６２，１０２ｂ，１４１ｂ  シールドプレート電極
２３，７１  パッド多結晶シリコン膜
３１，６４，６５，７２，７４，１６３  多結晶シリコン膜
４１，８１  フォトマスク
４３，４５，４６，４７，４８，８３，８５，８６  パターン
４４，８４  レジストパターン
７３  誘電体膜
９０  トレンチ型素子分離構造
９４  熱酸化膜
９９  シリコン窒化膜
１０５  ソース拡散層
１０６  ドレイン拡散層
１０７  ソース配線層
１０８，１２４  層間絶縁膜
１０９，１１０，１２１，１５２  コンタクト孔
１１１  ｐ型ウェル拡散層
１１２  ｎ型ウェル拡散層
１２２，１２３，１２５，１５３  金属配線層
１２５’  配線層
１２６  絶縁膜
１３１  ｎＭＯＳＦＥＴ
１３２  ｐＭＯＳＦＥＴ
１４２  側壁部
１４３  凹部
１４４  底部絶縁膜
１５１  ドレイン電極層
１５４’  電極層
１６２  キャパシタ
１６４  フォトレジスト
【図１】
0004308928.tif 000002
【図２】
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【図３】
0004308928.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004308928.tif 000009
【図９】
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【図１０】
0004308928.tif 000011
【図１１】
0004308928.tif 000012
【図１２】
0004308928.tif 000013
【図１３】
0004308928.tif 000014
【図１４】
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【図１５】
0004308928.tif 000016
【図１６】
0004308928.tif 000017
【図１７】
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【図１８】
0004308928.tif 000019
【図１９】
0004308928.tif 000020
【図２０】
0004308928.tif 000021
【図２１】
0004308928.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0004308928.tif 000029
【図２９】
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【図３０】
0004308928.tif 000031
【図３１】
0004308928.tif 000032
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
0004308928.tif 000041
【図４１】
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【図４２】
0004308928.tif 000043
【図４３】
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【図４４】
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【図４５】
0004308928.tif 000046
【図４６】
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【図４７】
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【図４８】
0004308928.tif 000049
【図４９】
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【図５０】
0004308928.tif 000051
【図５１】
0004308928.tif 000052
【図５２】
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【図５３】
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