(57)【特許請求の範囲】
【請求項１】
主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記ベース領域の表面部及び前記半導体層の表面部において、前記ソース領域と前記半導体層とを繋ぐように形成され、チャネル領域を形成する炭化珪素よりなる第１導電型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７ａ、７ｂ）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記ゲート絶縁膜は、第１のゲート絶縁膜（７ａ、５７ａ）と第２のゲート絶縁膜（７ｂ、５７ｂ）とを有して構成されており、該第１、第２のゲート絶縁膜の間には導電性のフローティングゲート（１２、６０）が配置され、該フローティングゲートに前記電荷を保持することにより、前記ゲート電極と前記表面チャネル層との間に電荷が保持できる機構が構成され、
前記半導体基板は、前記チャネル領域を形成してＭＯＳ動作を行うＭＯＳ動作領域と、該ＭＯＳ動作領域とは異なる位置に設けられた書き込み領域とを有しており、
前記フローティングゲートは、前記ＭＯＳ動作領域から前記書き込み領域まで延設され、該書き込み領域において、前記電荷が注入されるようになっており、
さらに、前記書き込み領域には、
前記フローティングゲート上に形成され、前記ＭＯＳ動作領域における前記ゲート電極とは電気的に接続されていない、書き込み用ゲートと、
前記書き込み用ゲートに接続された書き込み用端子と、が備えられており、
前記表面チャネル層は、前記電荷が保持できる機構に電荷が保持されていない状態においては、前記ゲート電極に電圧が印加されない条件においても前記ソース電極と前記ドレイン電極の間の電気的導通が可能となっていることを特徴とする炭化珪素半導体装置。
【請求項２】
主表面及び主表面と反対面である裏面を有し、炭化珪素よりなる半導体基板（５１）と、
前記半導体基板の表層部の所定領域に形成され、所定深さを有する第２導電型のウェル領域（５３）と、
前記ウェル領域の表層部の所定領域に形成され、該ウェル領域の深さよりも浅い第１導電型のソース領域（５４ａ）とドレイン領域（５４ｂ）と、
前記ウェル領域の表面部において、前記ソース領域（５４ａ）と前記ドレイン領域（５４ｂ）とを繋ぐように形成された、チャネル領域を形成する炭化珪素よりなる第１導電型の表面チャネル層（５５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（５７ａ、５７ｂ）と、前記ゲート絶縁膜の上に形成されたゲート電極（５８）と、
前記ソース領域（５４ａ）に形成されたソース電極と、
前記ドレイン領域に形成されたドレイン電極と、
前記ウェル領域に形成された基板電極とを備え、
前記ゲート絶縁膜は、第１のゲート絶縁膜（７ａ、５７ａ）と第２のゲート絶縁膜（７ｂ、５７ｂ）とを有して構成されており、該第１、第２のゲート絶縁膜の間には導電性のフローティングゲート（１２、６０）が配置され、該フローティングゲートに前記電荷を保持することにより、前記ゲート電極と前記表面チャネル層との間に電荷が保持できる機構が構成され、
前記半導体基板は、前記チャネル領域を形成してＭＯＳ動作を行うＭＯＳ動作領域と、該ＭＯＳ動作領域とは異なる位置に設けられた書き込み領域とを有しており、
前記フローティングゲートは、前記ＭＯＳ動作領域から前記書き込み領域まで延設され、該書き込み領域において、前記電荷が注入されるようになっており、
さらに、前記書き込み領域には、
前記フローティングゲート上に形成され、前記ＭＯＳ動作領域における前記ゲート電極とは電気的に接続されていない、書き込み用ゲートと、
前記書き込み用ゲートに接続された書き込み用端子と、が備えられており、
前記表面チャネル層は、前記電荷が保持できる機構に電荷が保持されていない状態においては、前記ゲート電極に電圧が印加されない条件においても前記ソース電極と前記ドレイン電極の間の電気的導通が可能となっていることを特徴とする炭化珪素半導体装置。
【請求項３】
前記ゲート絶縁膜はシリコン酸化膜とシリコン窒化膜の複合膜で構成されており、該シリコン酸化膜とシリコン窒化膜の界面に前記電荷が保持できるようになっていること特徴とする前記請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記書き込み領域には、
前記ＭＯＳ動作領域から書き込み領域まで延設された前記ゲート電極と、
前記半導体基板の表面部に形成され、該書き込み領域における前記ゲート電極及び前記フローティングゲートの両側に配置されたソース及び書き込み用ドレインと、
前記書き込み用ドレインに接続された書き込み用端子と、が備えられていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記書き込み領域には、前記ＭＯＳ動作領域から書き込み領域まで延設された前記ゲート電極と、前記フローティングゲートの下側に配置された前記ベース領域若しくは前記ウェル領域と電気的に接続されていない第２導電型の書き込み用ドレインと、前記書き込み用ドレインに接続された書き込み用端子と、が備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記書き込み領域において、前記第１のゲート絶縁膜もしくは前記第２のゲート絶縁膜が部分的に薄膜化されていることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用のパワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、蓄積モードで動作するプレーナ型のＭＯＳＦＥＴとして、特開平１１−３０８５１０号公報に示されるものが知られている。
【０００３】
このプレーナ型ＭＯＳＦＥＴの断面図を図１６に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
ｎ+ 型炭化珪素半導体基板（以下、ｎ+型基板という）１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【０００５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型炭化珪素ベース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂ（以下、ｐ-型ベース領域３ａ、３ｂという）が離間して形成されている。また、ｐ- 型ベース領域３ａの表層部における所定領域には、ｐ- 型ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型ベース領域３ｂの表層部における所定領域には、ｐ- 型ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００６】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
また、ｐ- 型ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【０００９】
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型基板１の裏面には、ドレイン電極層１１が形成されている。
【００１０】
【発明が解決しようとする課題】
上記従来のＭＯＳＦＥＴでは、蓄積モードで動作させることにより、オン抵抗の低減が図られている。しかしながら、さらなるオン抵抗の低減が望まれている。
【００１１】
本発明は上記点に鑑みて成され、蓄積モードのＭＯＳＦＥＴにおいて、さらなるオン抵抗の低減を図ることを目的とする。
【００１２】
【課題を解決するための手段】
本発明者らは、上記目的を果たすべく、蓄積モードのＭＯＳＦＥＴについて検討を行ったところ、表面チャネル層を高濃度にしてしきい値電圧を下げるほど、オン電流が大きくなること、すなわちオン抵抗を低減することができることを見出した。図１７に、表面チャネル層の濃度とオン電流との関係を示す。
【００１３】
この図に示されるように、しきい値電圧が低くなればなるほど、オン電流が大きくなっており、特に負のデプレッション型のＭＯＳにすることにより、顕著にオン電流が大きくなるということが判った。
【００１４】
しかしながら、デプレッション型のＭＯＳＦＥＴは、ノーマリオンの特性であるため、フェイルセーフの観点から好ましくない。そこで、本発明者らは、デプレッション型のＭＯＳＦＥＴと同等のオン電流が得られ、かつノーマリオンの特性を有するＭＯＳＦＥＴとすることについてさらに検討を行った。
【００１５】
デプレッション型のＭＯＳＦＥＴはノーマリオンの特性であるため、表面チャネル層上に負電圧を印加することによってスイッチングを行うことができる。
【００１６】
つまり、ゲート電極に電圧を印加していない状態（ゲート電圧零）の時に、表面チャネル層上に負電圧が印加されるようにすれば、しきい値が正の（ノーマリオフの特性の）エンハンスメント型のＭＯＳＦＥＴとすることができる。
【００１７】
そこで、上記目的を達成するため、請求項１又は２に記載の発明においては、ゲート電極（８）と表面チャネル層（５）との間に電荷が保持できる機構を有していること特徴としている。具体的には、ゲート絶縁膜を第１のゲート絶縁膜（７ａ、５７ａ）と第２のゲート絶縁膜（７ｂ、５７ｂ）とを有して構成し、該第１、第２のゲート絶縁膜の間に導電性のフローティングゲート（１２、６０）を配置し、該フローティングゲートに電荷を保持することができる。このようなフローティングゲートによる電荷保持機構は、高い信頼性で電荷を保持することができる。
【００１８】
このように、電荷保持機構を設けることにより、ゲート電位が零以上で使用しても電荷保持機構が負の電位となるようにできるため、ノーマリオフの特性としつつ、デプレッション型と同等のオン抵抗を有する炭化珪素半導体装置とすることができる。
【００２１】
また、請求項１または２に記載の発明においては、半導体基板は、チャネル領域を形成してＭＯＳ動作を行うＭＯＳ動作領域と、該ＭＯＳ動作領域とは異なる位置に設けられた書き込み領域とを有しており、フローティングゲートは、ＭＯＳ動作領域から書き込み領域まで延設され、該書き込み領域において、電荷が注入されるようになっていることを特徴としている。
【００２２】
このように、ＭＯＳＦＥＴ全体を使って書き込みを行なうのではなくて領域を限定することで、書き込み量の制御が容易となりまた大きな書き込み量を得ることができる。また書き込み端子を設けることで、もし書き込み時に電荷注入部においてゲート絶縁膜がダメージを受けても、そのダメージ領域がＭＯＳ動作領域とは異なる位置となるため、ダメージ領域の影響を受けず通常のＭＯＳ動作が可能となる。
また、書き込み領域には、フローティングゲート上に、ＭＯＳ動作領域におけるゲート電極とは電気的に接続されていない書き込み用ゲートを形成し、ゲートに書き込み用端子を接続した構成としても良い。
さらに、請求項１または２に記載の発明においては、表面チャネル層は、電荷が保持できる機構に電荷が保持されていない状態においては、ゲート電極に電圧が印加されない条件においてもソース電極とドレイン電極の間の電気的導通が可能となっていることを特徴としている。
このように、電荷保持機構によるゲート電圧のオフセットがなければデプレッション型のＭＯＳＦＥＴとなる場合において、特に高い電流能力を得ることができ、好適である。
【００２３】
例えば、請求項３に示すように、ゲート絶縁膜をシリコン酸化膜とシリコン窒化膜の複合膜で構成し、該シリコン酸化膜とシリコン窒化膜の界面に電荷を保持することができる。この場合、従来の製造工程に対して、ゲート絶縁膜をシリコン酸化膜とシリコン窒化膜の複合膜で形成する変更のみで対応できるため、わずかな工程上の負荷で電荷保持機構を実現可能である。
また、例えば、請求項４に示すように、書き込み領域には、ＭＯＳ動作領域から書き込み領域までゲート電極を延設し、半導体基板の表面部において、該書き込み領域におけるゲート電極及びフローティングゲートの両側にソース及び書き込み用ドレインを形成し、書き込み用ドレインのそれぞれに書き込み用端子を接続した構成とすれば良い。
【００２４】
このような構成においては、ホットキャリアを用いて電荷注入を行なうことができる。このように、ホットキャリア注入を用いることで、書き込みを高速で行なうことができる。
【００２６】
また、請求項５に示すように、書き込み領域には、ＭＯＳ動作領域から書き込み領域まで延設されたゲート電極を設け、前記フローティングゲートの下側に配置されたベース領域若しくはウェル領域と電気的に接続されていない第２導電型の書き込み用ドレインを備えると共に、書き込み用ドレインに接続された書き込み用端子を備える構成としてもよい。
【００２７】
これらのような構成においては、ＦＮ電流を用いて電荷注入を行なうことができる。このように、ＦＮ電流を用いることで、書き込み領域や書き込み端子を簡略化し、小型化をはかることができる。
【００３０】
請求項６に記載の発明においては、書き込み領域において、第１のゲート絶縁膜もしくは第２のゲート絶縁膜が部分的に薄膜化されていることを特徴としている。
【００３１】
このように、第１、第２の絶縁膜を部分的に薄膜化することで、書き込み端子を設けることなく書き込み領域を設定することができる。そして、ＭＯＳＦＥＴ全体を使って書き込みを行なうのではなくて領域を限定することで、書き込み量の制御が容易となりまた大きな書き込み量を得ることができる。また書き込み端子がないことより小型化を図ることができる。
【００３４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３５】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００３６】
図１に本実施形態におけるＭＯＳＦＥＴの断面構成を示す。以下、図１に基づいて本実施形態のＭＯＳＦＥＴの構成について説明する。但し、本実施形態のＭＯＳＦＥＴのうち、図１６に示す従来のＭＯＳＦＥＴと同様若しくは均等の構成については、図１６と同じ符号を付し、異なる部分についてのみ説明を行う。
【００３７】
図１に示すように、本実施形態におけるＭＯＳＦＥＴにおいては、表面チャネル層５の上に第１の絶縁膜としてのシリコン酸化膜７ａを介してフローティングゲート１２が形成され、このフローティングゲート１２の上に第２の絶縁膜としてのシリコン酸化膜７ｂを介してゲート電極８が形成された構成となっている。つまり、本ＭＯＳＦＥＴでは、２層ゲート構造を採用している。このフローティングゲート１２には、負電荷を有する電子が注入されている。また、表面チャネル層５は、従来よりも高濃度とされており、例えば、ドーパント濃度が、１×１０16ｃｍ-3〜１×１０18ｃｍ-3程度となっている。なお、好適なドーパント濃度は表面チャネル層５の厚さに依存し、表面チャネル層５が薄い場合においては厚い場合と比べてより高いドーパント濃度とすることが好適となる。
【００３８】
このように構成されたＭＯＳＦＥＴにおいては、ゲート電極８と表面チャネル層５との間に電荷保持機構としてのフローティングゲート１２を備えることにより、フローティングゲート１２を介して表面チャネル層５の表面の電界を変化させるようになっている。
【００３９】
つまり、表面チャネル層５の上にフローティングゲート１２が備えられているため、ソース、ドレイン間のチャネルがフローティングゲート電位で形成されるようになっている。従って、この点においてゲート電位でチャネルが形成される図１６に示す従来のものとは異なる。
【００４０】
なお、シリコン酸化膜７ａ及びシリコン酸化膜７ｂの膜厚の合計は、図１６に示す従来のＭＯＳＦＥＴの酸化膜７の膜厚に相応したものとなっており、本実施形態のＭＯＳと従来のＭＯＳＦＥＴのゲート電位が同じ時において、従来のＭＯＳＦＥＴと同様の動作状態になる程度、つまり同等の電界がかかる程度にされている。
【００４１】
そして、フローティングゲート１２に電子を注入している。これにより、フローティングゲート電位が所望の値に設定されており、ゲート電圧と半導体表面の電界の関係にオフセットがかけられている。
【００４２】
この電界のオフセットは、以下のように設定されている。
【００４３】
フローティングゲート電位は、表面チャネル層５側の電位が零であるとすると、以下の式で表わされる。
【００４４】
【数１】
Ｖfg＝（Ｃ２・Ｖg＋Ｑ）／（Ｃ１＋Ｃ２）
ただし、Ｖfgはフローティングゲート電位、Ｖgはゲート電位、Ｃ１はフローティングゲート１２と半導体間の容量、Ｃ２はフローティングゲート１２とゲート電極８の間の容量、Ｑはフローティングゲート１２内の電荷である。
【００４５】
従って、フローティングゲート１２内の電荷Ｑを任意に設定することで、フローティングゲート電位Ｖfgとゲート電位Ｖgの関係にオフセットをつけることが可能となる。
【００４６】
このため、上述したように、フローティングゲート１２に負電荷としての電子を注入することにより、ゲート電位が零以上で使用される場合に、フローティングゲート１２が負の電位も取れるようにできる。
【００４７】
図２に、フローティングゲート１２に電子が注入される前後におけるゲート電極８の電位（以下、単にゲート電位という）とフローティングゲート電位との関係を示し、ゲート電位と表面チャネル層５に印加される電位（つまりフローティングゲート電位）との関係について説明する。
【００４８】
この図は、電荷注入前において、ゲート電位に対してフローティングゲート電位が２／３となるように、シリコン酸化膜７ａ、７ｂの膜厚等を設定した場合を示している。
【００４９】
この図に示すように、フローティングゲート１２に電子を注入すると、フローティングゲート電位とゲート電位との関係がシフトされる。このため、ゲート電位を正としてのみ使用する場合においても、フローティングゲート１２が負の電位にもなるようにできる。このように、ゲート電位が正の電位であっても、フローティングゲート電位を負の電位とすることができ、表面チャネル層５に負電圧が印加されるようにできる。
【００５０】
このようにフローティングゲート１２を備えた場合におけるゲート電位、フローティングゲート電位、及びドレイン電流の関係を図３に示す。
【００５１】
この図に示すように、チャネルをオフするのに負の電圧が必要なほど表面チャネル層５を高濃度化しており、フローティングゲート電位が負の電位とならなければドレイン電流が零、つまりチャネルがオフしないようになっている。しかしながら、Ｑ＜０の電荷をフローティングゲート１２内に存在させているため、ゲート電位が零以上であっても、フローティングゲート電位を負の電位にでき、ゲート電位Ｖg＝０Ｖにおいてチャネルをオフすることができる。
【００５２】
次に、本実施形態におけるＭＯＳＦＥＴの作用（動作）説明を行う。
【００５３】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合、フローティングゲート１２により負の電位が表面チャネル層５に印加される。このため、表面チャネル層５においてキャリアは、ｐ- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差によって形成される空乏層と、フローティングゲート１２の負の電位によって表面チャネル層５表面に形成される空乏層とによってチャネルがオフされる。
【００５４】
続いて、ゲート電極８に電圧を印加することにより、フローティングゲート１２の電位を上昇させる。これにより、表面チャネル層５表面の空乏層が減少し、シリコン酸化膜７ａと表面チャネル層５との間の界面においてｎ+ 型ソース領域４ａ、４ｂからｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。
【００５５】
このとき、電子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型基板１（ｎ+ ドレイン）へ垂直に流れる。
【００５６】
このように、電子が注入されたフローティングゲート１２が無ければデプレッション型として動作するＭＯＳＦＥＴが、フローティングゲート１２の負の電位によって、実質上、ゲート電位が零である場合にチャネルがオフできるノーマリオフ特性のエンハンスメント型のＭＯＳＦＥＴとして動作する。
【００５７】
これにより、図１７で示したように、フローティングゲート１２が無い場合にデプレッション型となるＭＯＳＦＥＴと同等のオン抵抗となり、オン抵抗のさらなる低減を図ることができる。また、これにより装置の大電力化やチップの小型化を図ることもできる。なお、このようにフローティングゲート１２に電荷を保持することにより、高い信頼性で電荷保持を可能にすることができる。
【００５８】
次に、本実施形態におけるＭＯＳＦＥＴの製造工程を、図４〜図６を用いて説明する。なお、半導体領域については、従来公報（特開平１１−３０８５１０号公報）と同様であるため、異なる部分についてのみ説明する。
【００５９】
〔図４（ａ）に示す工程〕
まず、４Ｈ、もしくは６ＨのＳｉＣ基板、すなわちｎ+ 型基板１を用意する。ここで、ｎ+ 型基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００６０】
〔図４（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。
【００６１】
〔図４（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ｐ- 型ベース領域３ａ、３ｂを含むｎ- 型エピ層２上に表面チャネル層５を化学気相成長法（ＣＶＤ法）によりエピタキシャル成長させる。このときのソースガスとしてはＳｉＨ4、Ｃ3Ｈ8、Ｈ2、Ｎ2を用いる。ここで、Ｎ2は表面チャネル層５をｎ型化するために用いる。
【００６２】
〔図５（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ+ をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００６３】
〔図５（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００６４】
〔図５（ｃ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート酸化膜７ａを形成する。このとき、雰囲気温度は１０８０℃とする。
【００６５】
次に、ゲート酸化膜７ａの上にフローティングゲート１２を形成するために、１ｓｔ−ｐｏｌｙＳｉ２０をＬＰＣＶＤにより堆積する。
【００６６】
続いて、１ｓｔ−ｐｏｌｙＳｉ２０を酸化してゲート酸化膜７ｂを形成したのち、このゲート酸化膜７ｂの上にゲート電極８を形成するために、２ｎｄ−ｐｏｌｙＳｉ２１をＬＰＣＶＤにより堆積する。
【００６７】
〔図６（ａ）に示す工程〕
そして、フトリソグラフィ工程を経て、２ｎｄ−ｐｏｌｙＳｉ２１、シリコン酸化膜７ｂ、１ｓｔ−ｐｏｒｙＳｉ２０をパターニングする。これにより、ゲート電極８、フローティングゲート１２が形成される。
【００６８】
続いて、熱酸化により、ゲート電極８、フローティングゲート１２の表面を酸化膜で覆う。その後、ＬＴＯよりなる層間絶縁膜９を形成しゲート絶縁膜７を覆う。
【００６９】
〔図６（ｂ）に示す工程〕
そして、層間絶縁膜９及び酸化膜にコンタクトホールを形成したのち、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
【００７０】
この後、フローティングゲート１２への電荷注入を行う。この電荷注入の該略図を図７に示し、この図に基づいて電荷注入について説明する。
【００７１】
電荷の注入は、フローティングゲート１２と半導体（表面チャネル層５やソース領域４ａ、４ｂ）間もしくはフローティングゲート１２とゲート電極８の間に電荷の移動が発生するだけの電位をゲート電極８に印加することによって行う。これは、フローティングゲート１２と半導体との間と、フローティングゲート１２とゲート電極８との間のいずれが電流を流し易いかによって選択している。つまり、シリコン酸化膜７ａ、７ｂの膜質（膜厚分布や欠陥等）によって電流の流れ易さが決定されるため、電荷注入を行い易いようにシリコン酸化膜７ａ、７ｂの膜質を予め設定することも可能である。
【００７２】
そして、フローティングゲート１２と半導体との間の方が、フローティングゲート１２とゲート電極８との間と比べて電流が流れやすい場合、図７（ａ）に示すように、ソース電極１０、ドレイン電極１１をアース状態としてゲート電極８に正の電圧を印加する。これにより、フローティングゲート１２に負電荷として電子が注入される。また、フローティングゲート１２とゲート電極８との間の方が、フローティングゲート１２と半導体との間と比べて電流が流れやすい場合、図７（ｂ）に示すように、ソース電極１０、ドレイン電極１１をアース状態としてゲート電極１２に負の電圧を印加する。これにより、フローティングゲート１２に負電荷として電子が注入される。
【００７３】
このようして、図１に示すＭＯＳＦＥＴが完成する。
【００７４】
（第２実施形態）
図８に、本実施形態におけるＭＯＳＦＥＴの断面構成を示す。なお、本実施形態では、第１実施形態のＭＯＳＦＥＴのゲート構造を変更したものであるため、その変更部分についてのみ説明する。
【００７５】
図８に示すように、本実施形態のＭＯＳＦＥＴは、表面チャネル層５の上に、第１の絶縁膜としてのシリコン酸化膜７ａを介して、シリコン窒化膜１３が形成されている。そして、このシリコン窒化膜１３の上にゲート電極８が形成されている。このように、ゲート電極８と表面チャネル層５との間に、シリコン酸化膜７ａとシリコン窒化膜１３からなる複合膜が配置されるようにしている。
【００７６】
このような構成においては、シリコン窒化膜１３とシリコン酸化膜７ａとの界面において電荷をトラップすることができる。このため、この界面にトラップされた電荷が、第１実施形態のフローティングゲート１２と同様の役割を果たし、ゲート電極８の電圧をオフセットすることができる。これにより、第１実施形態と同様の効果が得られる。
【００７７】
なお、本実施形態におけるＭＯＳＦＥＴは、図１６に示す従来のＭＯＳＦＥＴに対して、シリコン窒化膜１３を形成する工程を増加させるのみであるため、わずかな工程上の負荷で電荷保持機構を実現することができる。
【００７８】
（第３実施形態）
図９に、本実施形態におけるＭＯＳＦＥＴの断面構成を示す。本実施形態は、第１実施形態に対して、フローティングゲートに電荷を注入するに当たって、電荷注入が行われる領域を規定したものである。
【００７９】
図９に示すように、本実施形態のＭＯＳＦＥＴは、ＭＯＳ作動領域の他に電荷注入を行う書き込み領域を形成している。なお、書き込み領域は、ＭＯＳ作動領域とは他断面に設けられており、例えば、複数のＭＯＳＦＥＴを敷き詰めてＭＯＳ作動領域を形成したとすると、その敷き詰められた領域から離れた位置に別途設けられている。
【００８０】
書き込み領域は、いわゆるＥＰＲＯＭと同じ構造となっており、フローティングゲート１２ａ及びゲート電極（コントロールゲート）８ａの２層構造の両側に、ソース領域４ｃ及びドレイン領域１４が備えられ、このソース領域４ｃとドレイン領域１４との間にチャネル領域となる表面チャネル層５ｃが備えられた構成となっている。なお、ソース領域４ｃはソース領域４ｂが延設されたものであり、ソース電極１０に接続されている。このように、ソース領域４ｃとソース領域４ｂを兼用化することにより、装置の小型化を図っている。また、ドレイン領域１４は、ドレイン電極１５が接続されている。
【００８１】
そして、ＭＯＳ作動領域と書き込み領域におけるゲート電極８、８ａがつながった構成となっていると共に、ＭＯＳ作動領域と書き込み領域におけるフローティングゲート１２、１２ａがつながった構成となっている（図中の点線部参照）。
【００８２】
このような構成においては、図１０に示すように書き込み領域にて電荷注入を行う。すなわち、ソース電極１０及びドレイン電極１１をアース状態にすると共に、ゲート電極８ａに正電位Ｖ１、ドレイン電極に正電位Ｖ２をそれぞれ印加する。これにより、ホットキャリアを発生させ、フローティングゲート１２ａにホットエレクトロンを注入することができる。
【００８３】
これにより、フローティングゲート１２ａに負電荷が注入されると、フローティングゲート１２がフローティングゲート１２ａと接続されているため、フローティングゲート１２の電位はゲート電極８の電位が零であっても負となる。これにより、ＭＯＳ動作領域を第１実施形態と同様に動作させることができ、第１実施形態と同様の効果を得ることができる。
【００８４】
そして、ホットキャリアを用いることで、書き込みを高速で行うことができる。また、ＭＯＳ動作領域以外の領域で書き込みが行われるため、書き込み時にフローティングゲート１２ａの下のシリコン酸化膜７ａがダメージを受けたとしても、ＭＯＳ動作領域とは関係ない部分であるため、ＭＯＳ動作に影響を与えることはない。なお、ＭＯＳ動作時には、ドレイン電極１５はオープン状態とするため、ドレイン領域１４の電界による影響は無視して良い。
【００８５】
なお、本実施形態におけるＭＯＳＦＥＴの製造は、第１実施形態における図６（ａ）の工程のフォトリソグラフィ工程のマスクを変更すればよいだけであるため、説明を省略する。
【００８６】
（第４実施形態）
図１１に、本実施形態におけるＭＯＳＦＥＴの断面構成を示す。本実施形態は、第１実施形態に対して、フローティングゲートに電荷を注入するに当たって、電荷注入が行われる領域を規定したものである。
【００８７】
図１１に示すように、本実施形態のＭＯＳＦＥＴは、ＭＯＳ作動領域の他に電荷注入を行う書き込み領域を形成している。なお、書き込み領域は、ＭＯＳ作動領域とは他断面に設けられており、例えば、複数のＭＯＳＦＥＴを敷き詰めてＭＯＳ作動領域を形成したとすると、その敷き詰められた領域から離れた位置に別途設けられている。
【００８８】
書き込み領域は、フローティングゲート１２ａ及びゲート電極（コントロールゲート）８ａの２層構造で構成されており、ソース領域４ｂから延設されたソース領域４ｃの上に２層構造が形成された構成となっている。
【００８９】
また、ＭＯＳ作動領域と書き込み領域におけるフローティングゲート１２、１２ａがつながった構成となっている（図中の点線部参照）。ただし、ＭＯＳ作動領域と書き込み領域におけるゲート電極８、８ａはつながった構成とされていない。
【００９０】
このような構成においては、図１２に示すように書き込み領域にて電荷注入を行う。すなわち、ゲート電極８とソース電極１０及びドレイン電極１１をアース状態にするとともに、ゲート電極８ａに負電位−Ｖを印加する。
【００９１】
通常、書き込み領域のゲート電極８ａとフローティングゲート１２ａとの間の容量は、ＭＯＳ動作領域のゲート電極８とフローティングゲート１２との間の容量や、フローティングゲート１２と半導体（本実施形態では表面チャネル層５やソース領域４ａ、４ｂ）との間の容量と比べて非常に小さいため、フローティングゲート１２の電位は書き込み領域のゲート電極８ａの電位にほとんど影響されず、ゲート電極８と半導体の電位、つまりアース状態となる（ただし、書き込みされた電荷分だけ電位は変動する）。このため、書き込み領域のゲート電極８ａとフローティングゲート１２ａとの間の電界が最大となり、書き込み領域のみ電荷注入が行われるようにできるとともに、ＦＮ電流により大量に書き込みが行われるようにできる。
【００９２】
このように、上記構成とすることにより、大量に書き込みが行われるようにすることができると共に、第３実施形態と同様に、ＭＯＳ動作領域以外の領域で書き込みを行えるため、書き込み時にフローティングゲート１２ａの上のシリコン酸化膜７ｂがダメージを受けたとしても、ＭＯＳ動作に影響を与えることはない。また、ＦＮ電流を用いているため、書き込み領域や各領域とのコンタクトとしての書き込み端子を簡略化することができ、装置の小型化を図ることができる。
【００９３】
なお、本実施形態におけるＭＯＳＦＥＴの製造は、第１実施形態における図６（ａ）の工程のフォトリソグラフィ工程のマスクとして、２ｎｄ−ｐｏｌｙＳｉのエッチング時にゲート電極８とゲート電極８ａが分割されるマスクを用い、その他については第３実施形態と同様にすればよいだけであるため、説明を省略する。
【００９４】
また、本実施形態では、書き込み領域におけるフローティングゲート１２の下部をソース領域４ｃ、つまりｎ+型層で構成しているが、表面チャネル層５を延設する等によってｎ-型層で構成してもよく、ベース領域３ｂを延設する等によりｐ型層で構成したりしてもよい。
【００９５】
（第５実施形態）
図１３に、本実施形態におけるＭＯＳＦＥＴの断面構成を示す。本実施形態は、第１実施形態に対して、フローティングゲートに電荷を注入するに当たって、電荷注入が行われる領域を規定したものである。
【００９６】
図１３に示すように、本実施形態のＭＯＳＦＥＴは、ゲート電極８及びフローティングゲート１２を表面チャネル層５から離れた領域まで延設し、この延設された部分に電荷注入が行われるように、この領域におけるフローティングゲート１２の下部にシリコン酸化膜７ａより薄いトンネル膜１６を設けた構成としている。
【００９７】
このように、書き込み窓としてシリコン酸化膜７ａを部分的に薄膜化したトンネル膜１６を設けることにより、このトンネル膜１６から電荷が注入され易くすることができ、電荷が注入される領域を規定することができる。また、このように書き込みを行う場所を規定することにより、書き込み量の制御が容易となり、また大きな書き込み量を得ることができる。また、このような構成においては、別途書き込み端子を設ける必要がないため、装置を簡略化でき、小型化を図ることができる。
【００９８】
なお、本実施形態におけるＭＯＳＦＥＴは、第１実施形態における図６（ａ）においてシリコン酸化膜７ａを形成したのち、シリコン酸化膜７ａのうちのトンネル膜形成領域を一旦エッチング除去し、再度熱酸化することでトンネル膜１６を形成すれば、その後は第１実施形態と同様の工程を施すことにより製造される。
【００９９】
また、本実施形態では、シリコン酸化膜７ａを薄膜化したが、電荷の注入方法によってはシリコン酸化膜７ｂを薄膜化してもよい。
【０１００】
（第６実施形態）
図１４に、本実施形態におけるＭＯＳＦＥＴの断面構成を示す。本実施形態は、第１実施形態に対して、フローティングゲートに電荷を注入するに当たって、電荷注入が行われる領域を規定したものである。
【０１０１】
図１４に示すように、本実施形態のＭＯＳＦＥＴは、ＭＯＳ作動領域の他に電荷注入を行う書き込み領域を形成している。なお、書き込み領域は、ＭＯＳ作動領域とは他断面に設けられており、例えば、複数のＭＯＳＦＥＴを敷き詰めてＭＯＳ作動領域を形成したとすると、その敷き詰められた領域から離れた位置に別途設けられている。
【０１０２】
書き込み領域は、フローティングゲート１２ａ及びゲート電極（コントロールゲート）８ａの２層構造で構成されており、ベース領域３ａ、３ｂと共に形成したｐ-型層３ｃ及びこのｐ-型層３ｃの表層部に形成された書き込み用のドレインとしてのｐ+型層１７の上部に２層構造が形成された構成となっている。なお、ｐ+型層１７にはドレイン電極１８が接続されている。
【０１０３】
また、ＭＯＳ作動領域と書き込み領域におけるフローティングゲート１２、１２ａがつながった構成となっており、ＭＯＳ作動領域と書き込み領域におけるゲート電極８、８ａはつながった構成となっている（図中の点線部参照）。
【０１０４】
このような構成においては、ゲート電極８とソース電極１０及びドレイン電極１１をアース状態にするとともに、ドレイン電極１８に負の電位を印加する。
【０１０５】
これにより、ｐ+型層１７側からフローティングゲート１２ａに電荷を注入することができる。このように、本実施形態の構成によっても第４実施形態と同様の効果を得ることができる。
【０１０６】
本実施形態におけるＭＯＳＦＥＴは、ｐ-型層３ｃをベース領域３ａ、３ｂを形成する際に同時に形成し、本図では示していないがベース領域３ａ、３ｂをソース電極１０とコンタクトを取るためにベース領域３ａ、３ｂの表層部に形成するｐ+型のコンタクト層を形成する際にｐ+型層１７を同時に形成すれば、第１実施形態に対して製造工程の増加なく製造される。なお、書き込み領域における２層ゲート構造は、第４実施形態と同様に、図６（ａ）に示す工程のフォトリソグラフィ工程におけるマスクを変更すれば、ＭＯＳ動作領域と同時に形成される
（第７実施形態）
図１５に本実施形態におけるＭＯＳＦＥＴの断面構成を示す。本実施形態は、ラテラル型のＭＯＳトランジスタに本発明の一実施形態を適用したものである。
【０１０７】
図１５に示すように、ｎ-型の半導体基板５１の表層部にｐ-型層５３が形成されており、このｐ型層５３の表層部にｎ+型のソース領域５４ａ、ドレイン領域５４ｂが離間して形成され、さらにソース領域５４ａとドレイン領域５４ｂとの間をつなぐように表面チャネル層５５が形成されている。
【０１０８】
そして、表面チャネル層５５の上部に第１の絶縁膜としてのシリコン酸化膜５７ａを介してフローティングゲート６０が形成され、さらにフローティングゲート６０の上に第２の絶縁膜としてのシリコン酸化膜５７ｂを介してゲート電極５８が形成されている。
【０１０９】
そして、ゲート電極５８及びフローティングゲート６０を含む基板表面全面に層間絶縁膜５９が形成されており、層間絶縁膜５９に形成された各コンタクトホールを通じて、ソース領域５４ａ、ドレイン領域５４ｂ、ゲート電極５８、及びｐ-型層５３が各電極に接続されている。
【０１１０】
このように構成されたＭＯＳトランジスタにおいても、第１実施形態と同様の方法によってフローティングゲート６０に電荷を注入することで、フローティングゲート１２を介して表面チャネル層５の表面の電界を変化させるようにし、オン抵抗の低減を図ることができ、電流能力を向上できると共に高速動作を可能にすることができる。
【０１１１】
（他の実施形態）
上記実施形態では、表面チャネル層５が従来よりも高濃度となるようにした場合について説明したが、従来よりも厚い層で形成される場合についても、ＭＯＳＦＥＴは上記実施形態と同様の動作を行い、同様にオン抵抗の低減を図ることができる。
【０１１２】
また、第７実施形態では、ラテラル型のＭＯＳトランジスタにおいて、第１実施形態と同様の構造を採用した例を示したが第２〜第６実施形態と同様の構成を採用することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】フローティングゲート１２に電荷を注入する前後におけるゲート電位とフローティングゲート電位との関係を示す図である。
【図３】ゲート電位及びフローティングゲート電位とドレイン電流の関係を示した図である。
【図４】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】第１実施形態におけるＭＯＳＦＥＴの電荷注入方法を示した図である。
【図８】本発明の第２実施形態におけるＭＯＳＦＥＴの断面図である。
【図９】本発明の第３実施形態におけるＭＯＳＦＥＴの断面図である。
【図１０】第３実施形態におけるＭＯＳＦＥＴの電荷注入方法を示した図である。
【図１１】本発明の第４実施形態におけるＭＯＳＦＥＴの断面図である。
【図１２】第４実施形態におけるＭＯＳＦＥＴの電荷注入方法を示した図である。
【図１３】本発明の第５実施形態におけるＭＯＳＦＥＴの断面図である。
【図１４】本発明の第６実施形態におけるＭＯＳＦＥＴの断面図である。
【図１５】本発明の第７実施形態におけるＭＯＳＦＥＴの断面図である。
【図１６】従来におけるＭＯＳＦＥＴの断面図である。
【図１７】表面チャネル層５を有するＭＯＳＦＥＴのゲート電位とドレイン電流との関係を示した図である。
【符号の説明】
１…ｎ+ 型基板、２…ｎ- 型エピタキシャル層、
３ａ、３ｂ…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、７…ゲート絶縁膜、８…ゲート電極、
９…絶縁膜、１０…ソース電極、  １１…ドレイン電極層、
１２…フローティングゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004277381.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0004277381.tif 000013
【図１３】
0004277381.tif 000014
【図１４】
0004277381.tif 000015
【図１５】
0004277381.tif 000016
【図１６】
0004277381.tif 000017
【図１７】
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