(57)【特許請求の範囲】
【請求項１】
少なくとも２つ以上の状態を切り換えて出力することができるチャネルを２本以上備えるドライバー回路部と、
符号化されたチャネル選択情報を復号化し、前記ドライバー回路部に含まれる１又は２本以上のチャネルを選択するチャネル選択回路と、
前記チャネル選択回路により選択されたチャネルに対して、符号化された出力状態の決定情報を受けて、前記チャネルの出力状態を決定する状態決定回路と
を含むＣＣＤ電荷転送用駆動回路。
【請求項２】
前記チャネル選択回路は、第１のタイミングで複数のデータ入力信号をラッチする第１のラッチ回路部と、
前記第１のラッチ回路部からの出力に基づいて、動作させるべき１又は２以上のチャネルを選択するための許可信号を出力する許可信号出力回路と
を含む請求項１に記載のＣＣＤ電荷転送用駆動回路。
【請求項３】
前記状態決定回路は、前記許可信号により選択されたチャネルに対して符号化された出力状態の決定情報を受け、前記第１のタイミングよりも後の第２のタイミングでこれをラッチする第２のラッチ回路部を含む
請求項２に記載のＣＣＤ電荷転送用駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、垂直電荷転送路中の電荷を転送するための駆動電圧を、ＣＣＤ固体撮像素子の垂直電荷転送電極に印加するための電荷転送用駆動回路に関する。
【０００２】
【従来の技術】
ＣＣＤ固体撮像素子用の周辺回路は、アナログ信号処理回路（Ａｎａｌｏｇ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）と、デジタル信号処理回路（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）と、タイミング発生回路（ＴｉｍｉｎｇＧｅｎｅｒａｔｏｒ）と、電荷転送用駆動回路（Ｄｒｉｖｅｒ Ｃｉｒｃｕｉｔ）とを含む。
【０００３】
アナログ信号処理回路、デジタル信号処理回路、タイミング発生回路は、一般的に電源電圧は３．３Ｖなどの比較的低い電圧で駆動される。従って、通常のサブミクロンＣＭＯＳプロセスを用いて上記の回路を製造することができる。
【０００４】
ＣＣＤ固体撮像素子に含まれ、光電変換素子からの電荷を垂直方向に転送するための垂直電荷転送路を駆動するためには、一般的に負電圧を含む３種類の電圧信号が必要である。電圧信号は、例えば、光電変換素子から垂直電荷転送路への電荷の読み出しに用いられる＋１６Ｖの信号と、垂直電荷転送路内での電荷の転送に用いられる０Ｖと−８Ｖの信号との３種類の電圧信号を含む。垂直電荷転送路内の電荷を転送するための駆動信号を発生するための電荷転送用駆動回路の電源電圧としては、電位差として２４Ｖにも達する高い電圧が必要となる。
【０００５】
電源電圧が高いため、電荷転送用駆動回路は、高耐圧のトランジスタを用いて製造する必要がある。サブミクロンＣＭＯＳプロセスではなく、高耐圧ＣＭＯＳプロセスを用いて製造されている。
【０００６】
一方、２値駆動の駆動回路は、例えば、０Ｖと−８Ｖの２種類の電圧パルス信号を出力する。
【０００７】
３値駆動の場合には、１つの出力端子に対して２つの入力端子が設けられる。２値駆動の場合には、１つの出力端子に対して１つの入力端子が設けられる。
【０００８】
【発明が解決しようとする課題】
固体撮像素子のメガピクセル化によって、電荷転送用駆動回路の総数が増加している。例えば、最近のメガピクセルＣＣＤに用いられる電荷転送用駆動回路では、３値用のチャネルを６本、２値用のチャネルを４本有する構成が一般的になっており、この場合には、３値用のチャネルについて１２本、２値用チャネルについて４本の合計１６本の入力端子を備える。
【０００９】
それぞれの入力端子に対応してタイミング発生器にも同数本の出力端子が必要となる。ＣＣＤ転送電極駆動回路チップとタイミング発生器のチップとはパッケージに実装されるため、それぞれのパッケージについて必要となる端子数が増大し、コストの上昇に繋がる。
【００１０】
尚、タイミング発生回路と電荷転送用駆動回路とを同一チップ上に集積化することによりパッケージの端子数を削減する手段も考えられる。しかしながら、３．３Ｖ駆動のサブミクロンＣＭＯＳと高耐圧が必要なＣＭＯＳトランジスタとを同一基板上に製造するためには、プロセスの複雑化が避けられず、製造コストが上昇してしまう。
【００１１】
本発明は、タイミング発生器と接続されるＣＣＤ転送電極駆動回路の入力端子数を低減することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の一観点によれば、少なくとも２つ以上の状態を切り換えて出力することができるチャネルを２本以上備えるドライバー回路部と、符号化されたチャネル選択情報を復号化し、前記ドライバー回路部に含まれる１又は２本以上のチャネルを選択するチャネル選択回路と、前記チャネル選択回路により選択されたチャネルに対して、符号化された出力状態の決定情報を受けて、前記チャネルの出力状態を決定する状態決定回路とを含むＣＣＤ電荷転送用駆動回路が提供される。
【００１３】
【発明の実施の形態】
本明細書において、チャネルとは、多くの信号又は制御回路を有する装置又は系統中の単一の信号経路又は制御経路を意味する。より具体的には、３値又は２値の信号を出力するための３値用又は２値用の信号出力回路を含む。
【００１４】
以下、図１から図４までを参照して、本発明の一実施の形態によるＣＣＤ電荷転送用駆動回路について説明する。
【００１５】
図１に、ＣＣＤ固体撮像素子とその周辺回路の機能ブロック図を示す。
【００１６】
図１に示すように、ＣＣＤ固体撮像素子１用の周辺回路は、アナログ信号処理回路（Ａｎａｌｏｇ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）ＡＳＰと、デジタル信号処理回路（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）ＤＳＰと、タイミング発生回路（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）ＴＧと、電荷転送用駆動回路（Ｄｒｉｖｅｒ Ｃｉｒｃｕｉｔ）ＤＲＶとを含む。
【００１７】
アナログ信号処理回路ＡＳＰは、相関二重サンプリング回路を用いることにより、ＣＣＤ固体撮像素子１から出力されるアナログ信号に含まれるリセット雑音を軽減し、その後に適切なゲインを持たせてＡ／Ｄ変換する。
【００１８】
デジタル信号処理回路ＤＳＰは、得られたデジタルの画像信号を処理する。
【００１９】
タイミング発生回路ＴＧは、ＣＣＤ固体撮像素子１及びその電荷転送用駆動回路ＤＲＶを駆動するためのタイミング信号を生成し、また、アナログ信号処理回路ＡＳＰに対するタイミングパルスを生成し、さらに、デジタル信号処理回路ＤＳＰとの同期をとるためのタイミングパルスを生成する。
【００２０】
電荷転送用駆動回路ＤＲＶは、ＣＣＤ固体撮像素子１の垂直電荷転送電極に駆動パルスを付与する回路である。
【００２１】
アナログ信号処理回路ＡＳＰ、デジタル信号処理回路ＤＳＰ、タイミング発生回路ＴＧは、一般的に３．３Ｖなどの比較的低い電源電圧で駆動される。
【００２２】
ＣＣＤ固体撮像素子１に含まれ、光電変換素子からの電荷を垂直方向に転送するための垂直電荷転送路を駆動するためには、主として３値駆動と２値駆動の２種類の駆動回路が必要となる。
【００２３】
３値駆動の駆動回路としては、一般的に負電圧を含む３種類の電圧信号が必要である。電圧信号は、例えば、光電変換素子から垂直電荷転送路への電荷の読み出しに用いられる＋１６Ｖ、垂直電荷転送路内での電荷の転送に用いられる０Ｖと−８Ｖの合計３種類の電圧である。２値駆動の駆動回路は、例えば、電荷の転送に用いられる０Ｖと−８Ｖの２種類の電圧パルスを出力する。
【００２４】
図２に、電荷転送用駆動回路の機能ブロック図を示す。図２には、併せてタイミング発生回路も示す。
【００２５】
図２に示すように、電荷転送用駆動回路ＤＲＶ１は、第１のラッチ回路部１と、許可信号出力回路２と、制御クロック信号付与許可回路３と、第２のラッチ回路部４と、ドライバー回路部５とを有する。
【００２６】
タイミング発生回路ＴＧには、データ信号をコード化して出力するための符号化回路（コーダ回路）ＣＯが予め組み込まれている。
【００２７】
タイミング発生回路ＴＧは、回路動作を制御するための基準となるタイミングを規定する基準クロック信号とチャネルの選択及び出力状態の決定を行うためのデータ信号とを形成し、符号化回路ＣＯにおいてデータ信号を符号化する。
【００２８】
タイミング発生回路ＴＧから電荷転送用駆動回路ＤＲＶ１に向けて、制御クロック信号ＣＫと、コーダ回路ＣＯにより符号化された、例えば４ビットのデータ信号ＤＩ0,3（第１から第４までの４つのバイナリデータｂ0からｂ3までを含む）とが、それぞれ制御クロック信号線ＣＬとデータバス線ＤＢＬとを介して出力される。
【００２９】
チャネル選択回路は、第１のラッチ回路部１と許可信号出力回路２と制御クロック信号付与許可回路３を含む。状態決定回路は第２のラッチ回路部４を含む。ドライバー回路部５は例えば２値用と３値用のチャネルを含む。
【００３０】
第１のラッチ回路部１に、制御クロック信号ＣＫと、４ビットのデータ信号ＤＩ0,3とが入力される。第１のラッチ回路部１は、制御クロック信号ＣＫの第１のタイミングでデータ信号ＤＩ0,3をラッチする。ラッチされたデータ信号ＤＩ0,3は、第１のラッチ回路部１からの出力信号として許可信号出力回路２に入力される。
【００３１】
許可信号出力回路２は、符号化回路ＣＯによりコード化され第１のラッチ回路部１においてラッチされて出力されたデータ信号を復号化するための復号化回路（デコーダ）ＤＥを有している。
【００３２】
許可信号出力回路２中の復号化回路ＤＥにより復号化された出力信号（許可信号）は、許可信号出力回路２の出力端子（ＥＮｎ、ＥＮｍ）を通して制御クロック信号付与許可回路３に出力される。
【００３３】
制御クロック信号付与許可回路３には、タイミング発生回路ＴＧから制御クロック信号ＣＫも入力される。許可信号出力回路２からの許可信号が入力されたチャネルにのみ、制御クロック信号付与許可回路３を介して制御クロック信号ＣＫが出力される。制御クロック信号ＣＫは、第２のラッチ回路部４に入力される。
【００３４】
第２のラッチ回路部４には、タイミング発生器ＴＧからのデータ信号ＤＩ0,3の一部も入力される。第２のラッチ回路部４は、入力された１ビット信号（２値チャネル用）、２ビット信号（３値チャネル用）を第２のタイミングにおいてラッチし、それらの信号をドライバー回路部５に含まれる各チャネルに対して出力する。
【００３５】
ドライバー回路部５は、例えば、３値用のチャネルＴＤ１と２値用のチャネルＴＤ２とを少なくとも１本ずつ有している。３値用チャネルＴＤ１又は２値用チャネルＢＤ１のいずれかを２本以上有していても良い。
【００３６】
２値用チャネルＢＤ１は、２値用チャネルの電荷転送用タイミングパルス入力端子ＢＩｎと２値用チャネルの出力端子ＢＯｎとを有している。
【００３７】
３値用チャネルＴＤ１は、３値用チャネルの電荷転送用タイミングパルス入力端子ＴＩｍ及び読み出し用タイミングパルス入力端子ＰＧｍと、３値用チャネル用の出力端子ＴＯｍとを有している。
【００３８】
さらに、ドライバー回路部５は、接地端子ＧＮＤ、電源端子ＶDDを有している。
【００３９】
第２のラッチ回路部４の出力信号が、ドライバー回路部５の３値チャネル用の電荷転送用タイミングパルス入力端子ＴＩｍ、読み出し用タイミングパルス入力端子ＰＧｍ、２値チャネル用の電荷転送用タイミングパルス入力端子ＢＩｎに出力され、２値チャネル用の出力端子ＢＯｎと３値チャネル用の出力端子ＴＯｍとから２値又は３値の信号が出力される。
【００４０】
チャネルを選択するための情報及びチャネルから出力される信号を決定するための状態決定情報が、電荷転送用駆動回路内において符号化された信号により転送されるため、少ない入力端子数で多数のチャネルを動作させることができる。
【００４１】
以下、図３から図６まで及び表１、２を参照して電荷転送用駆動回路ＤＲＶ１の回路のより詳細な構成及び動作について説明する。
【００４２】
図３は、図２に示す電荷転送用駆動回路ＤＲＶ１の、より詳細な回路図である。図３にも、タイミング信号発生回路ＴＧが示されている。
【００４３】
図４は、図３に示す電荷転送装置用クロックドライバー回路転送用駆動回路の動作を示すタイミングチャートである。図５は、３値のチャネルの動作を示すタイミングチャートであり、図６は２値のチャネルの動作を示すタイミングチャートである。
【００４４】
図３に示すように、第１のラッチ回路部１は、例えば４ビットのデータ信号ｂ0からｂ3が入力する４つの第１のラッチ回路１−０から１−３を有している。
【００４５】
第１のラッチ回路１−０から１−３は、データ信号ｂ0からｂ3のうちから選択されるいずれか１つのデータ信号がそれぞれ入力される入力端子Ｄ０からＤ３と、１つのラッチ回路につき各１のクロック用入力端子ＣＫ０からＣＫ３（共通に入力される）とを有している。さらに、第１のラッチ回路１−０から１−３は、１つのラッチ回路につき各１の出力端子Ｑ０からＱ３を有している。
【００４６】
タイミング発生回路ＴＧから出力されたデータ信号ＤＩ0,3は、第１のラッチ回路部１内の４つの第１のラッチ回路１−０から１−３までの入力端子Ｄ０からＤ３までにそれぞれ入力される。より詳細には、ｂ0はＤ０に、ｂ1はＤ１に、ｂ2はＤ２に、ｂ3はＤ３に入力される。
【００４７】
制御クロック信号ＣＫは、４つの第１のラッチ回路１−０から１−３の制御クロック信号入力端子ＣＫ０からＣＫ３までに入力される。
【００４８】
図４に示すように、第１のラッチ回路１−０は、第１のタイミングｔ１、制御クロック信号ＣＫの立ち下がり時ｔ１において、データｂ0をラッチする。ラッチされたデータｂ0は、出力端子Ｑ０から出力される。出力信号が許可信号出力回路２内のデコーダ回路ＤＥに入力される。
【００４９】
同様に、他の第１のラッチ回路１−１から１−３までにおいても、制御クロック信号ＣＫの立ち下がり時ｔ１においてデータｂ1、データｂ2、データｂ3がラッチされ、ラッチされた信号が許可信号出力回路２内のデコーダ回路ＤＥに入力される。
【００５０】
許可信号出力回路２は、デコーダ回路ＤＥを含む。デコーダ回路ＤＥには、第１のラッチ回路１−０から１−３の出力端子Ｑ０からＱ３からの出力信号ｂ0からｂ3を入力する４つの入力端子ＤＥ０からＤＥ３が設けられている。
【００５１】
デコーダ回路ＤＥは、４ビットの入力信号をデコードし、例えば、ＥＮ０からＥＮ９までの１０本の出力端子のうち対応する出力端子に出力信号を発生させる。
【００５２】
より詳細には、第１のラッチ回路１からの出力信号が許可信号出力回路２内のデコーダ回路ＤＥに入力される。４ビットのバイナリデータ信号ｂ0からｂ3までが、デコーダ回路ＤＥにおいて復号化される。
【００５３】
【表１】
0004228167.tif 000002
【００５４】
表１に示すように、デコーダ回路ＤＥに入力されたデータｂ0からｂ3までのデータの組み合わせにより、デコーダ回路ＤＥの１０本の出力端子ＥＮ０からＥＮ９までのうち、いずれの出力端子に接続されているチャネルを選択するかを決定する。
【００５５】
表１では、"１"が出力される出力端子に接続されているチャネルが選択され、"０"が出力される出力端子に接続されているチャネルが非選択となる。
【００５６】
尚、４つのデータが"０"と"１"との２つの状態を取りうるので、４つのデータの組み合わせとしては、２4の１６通りの組み合わせが可能となる。複数のチャネルについて同時に同じ状態を選択する場合があるため、組み合わせの数はチャネル数よりも多くしている。
【００５７】
上記の１０本の出力端子が、１０本のチャネルを動作させるための信号を出力する。
【００５８】
例えば実際の回路では、１０本の出力信号端子のうちＥＮ０からＥＮ３を４本の２値用チャネルに、ＥＮ４からＥＮ９を６本の３値用チャネルに割り当てている。以下においては、簡単のため２値用チャネルと３値用チャネルとを各１本ずつ有している場合について説明するが、実際の回路例では２値用チャネルと３値用チャネルとは例えば４チャネルと６チャネルの構成となっている。
【００５９】
制御クロック信号付与許可回路３は、２値用チャネルＢＤ１の制御クロック信号を付与するための２入力ＡＮＤ回路１１−１と、３値用チャネルＴＤ１に制御クロック信号を付与するための２入力ＡＮＤ回路１５−１とを有している。
【００６０】
２値用及び３値用の２入力ＡＮＤ回路１１−１、１５−１は、２つの入力端子と１つの出力端子とを有している。２値用及び３値用の２入力ＡＮＤ回路１１−１、１５−１の一方の入力端子は、デコーダ回路ＤＥの出力端子の１つ、例えば出力端子ＥＮ０、ＥＮ４と接続されている。
【００６１】
２値用及び３値用の２入力ＡＮＤ回路１１−１、１５−１の入力端子の他方には、タイミング発生回路ＴＧから出力される制御クロック信号ＣＫが入力される。
【００６２】
３値用チャネル用の２入力ＡＮＤ回路１５−１の出力端子は、それぞれ各１組の第４及び第５のラッチ回路２１、２５の制御クロック入力端子ＣＫ２１、ＣＫ２５と接続されている。
【００６３】
許可信号出力回路２の出力端子ＥＮ０からＥＮ９までのうちいずれかの出力信号が選択状態、すなわち"１"の場合には、許可信号出力回路２の出力端子と接続されている２入力ＡＮＤ回路１１−１又は１５−１の他方の入力端子から入力される信号、すなわち制御クロック信号ＣＫが２入力ＡＮＤ回路１１−１又は１５−１からそのまま出力される。
【００６４】
許可信号出力回路２の出力端子ＥＮ０からＥＮ９までのうちいずれかの出力信号が非選択状態、すなわち"０"の場合には、その出力端子と接続されている２入力ＡＮＤ回路１１−１又は１５−１の他方の入力端子から入力される信号、すなわち制御クロック信号ＣＫには関係なく入力ＡＮＤ回路１１−１又は１５−１からは"０"が出力される。
【００６５】
すなわち、制御クロック信号付与許可回路３内の２入力ＡＮＤ回路１１−１，１５−１は、許可信号出力回路２からの許可信号"１"を受けた場合にのみ制御クロック信号ＣＫを出力する回路である。
【００６６】
第２のラッチ回路部４は、第３のラッチ回路１７−１と、第４のラッチ回路２１−１と、第５のラッチ回路２５−１とを有する。
【００６７】
第３のラッチ回路１７−１は、符号化回路ＣＯにより符号化された例えば４ビットのデータ信号ＤＩ0,3（第１から第４までの４つのバイナリデータｂ0からｂ3までを含む）のうちｂ0が入力される入力端子Ｄ１７を有する。第３のラッチ回路１７−１のクロック入力端子ＣＫ１７は、２入力ＡＮＤ回路１１−１の出力端子と接続される。
【００６８】
第４のラッチ回路２１−１は、符号化回路ＣＯにより符号化された例えば４ビットのデータ信号ＤＩ0,3（第１から第４の４つのバイナリデータｂ0からｂ3までを含む）のうちｂ0が入力される入力端子Ｄ２１を有する。第４のラッチ回路２１−１のクロック入力端子ＣＫ２１は、２入力ＡＮＤ回路１５−１の出力端子と接続される。
【００６９】
第５のラッチ回路２５−１は、符号化回路ＣＯにより符号化された例えば４ビットのデータ信号ＤＩ0,3（第１から第４までの４つのバイナリデータｂ0からｂ3までを含む）のうちｂ1が入力される入力端子Ｄ２５を有する。第５のラッチ回路２５−１のクロック入力端子ＣＫ２５は、２入力ＡＮＤ回路１５−１の出力端子と接続される。
【００７０】
すなわち、第４のラッチ回路２１と第５のラッチ回路２５との２つのラッチ回路の制御クロック入力端子ＣＫ２１−１とＣＫ２５−１とは共通に結線されている。
【００７１】
許可信号を受けたチャネルに属する第２のラッチ回路部４中の第２から第４までのラッチ回路１７−１、２１―１，２５−１のクロック信号入力端子ＣＫ１７、ＣＫ２１及びＣＫ２５に制御クロック信号ＣＫが入力する。
【００７２】
加えて、第２から第４までのラッチ回路１７−１，２１−１、２５−１の入力端子Ｄ１７、Ｄ２１、Ｄ２５にも、タイミング発生回路ＴＧから出力され符号化されたデータ信号ＤＩ0,3も入力されている。制御クロック信号ＣＫによりデータ信号をラッチする。
【００７３】
【表２】
0004228167.tif 000003
【００７４】
ラッチされたデータＤＩ0,3の値に応じて、例えば表２に示すように３値のチャネルからの出力状態ＶＬ、ＶＭ、またはＶＨのいずれかの出力状態が決定される。２値のチャネルからの出力状態も決定される。
【００７５】
より詳細には、許可信号を受けて選択されたチャネルに対応する第２から第４までのラッチ回路１７−１、２１−１、２５−１は、図４に示すように、第２のタイミング、例えば制御クロック信号ＣＫの立ち上がり時ｔ２において、データ信号ＤＩ0,3のデータをラッチする。第２のラッチ回路１７−１は、データｂ0を、第３のラッチ回路２１−１はデータｂ0を、第４のラッチ回路２５−１はデータｂ1をラッチする。
【００７６】
選択されたチャネル、例えば２値用チャネルＢＤ１と３値用チャネルＴＤ１とのにデータ信号ＤＩ0,3（ｂ0又はｂ0及びｂ1）が供給される。
【００７７】
ドライバー回路部５は、２値用チャネルＢＤ１と３値用チャネルＴＤ１とを含む。
【００７８】
３値用チャネルＴＤ１は、第１の比較器３１ａ、第２の比較器３１ｂと３値のスイッチ回路３３ａとを含む。
【００７９】
２値用チャネルＢＤ１は、第３の比較器３１ｃと２値のスイッチ回路３３ｂとを含む。
【００８０】
接地電位ＧＮＤ（０Ｖ）と電源電圧ＶＤＤ（３．３Ｖ）との間に２つの直列抵抗Ｒ１、Ｒ２が接続されており、２つの直列抵抗Ｒ１，Ｒ２の間に存在する節点ｘにおける分割電圧が１．６５Ｖになるように抵抗値Ｒ１、Ｒ２の値が設定されている。
【００８１】
節点ｘにおける約１．６５Ｖに設定された電圧は、第１から第３までの比較器３１ａ、３１ｂ、３１ｃのそれぞれの反転入力端子（−）４１ａ、４３ａ、４５ａに供給される。
【００８２】
第５のラッチ回路２５−１の出力端子Ｑ２５が第１の比較器３１ａの非反転入力端子（＋）４１ｂに接続され、３値チャネル用の電荷転送用タイミングパルス入力端子ＴＩｍを形成している。
【００８３】
第４のラッチ回路２１−１の出力端子Ｑ２１が第２の比較器３１ｂの非反転入力端子（＋）４３ｂに接続され、読み出し用タイミングパルス入力端子ＰＧｍを形成している。
【００８４】
第３のラッチ回路１７−１の出力端子Ｑ１７が第３の比較器３１ｃの非反転入力端子（＋）４５ｂに接続され、２値チャネル用の電荷転送用タイミングパルス入力端子ＢＩｎを形成している。
【００８５】
第１の比較器３１ａは、第１の電源端子４１ｃと第２の電源端子４１ｄとの２つの電源端子を有している。第２の比較器３１ｂは、第３の電源端子４３ｃと第４の電源端子４３ｄとの２つの電源端子を有している。第３の比較器３１ｃは、第５の電源端子４５ｃと第６の電源端子４５ｄとの２つの電源端子を有している。
【００８６】
第１、第３、第５の電源端子４１ｃ、４３ｃ、４５ｃに対して高電圧電源ＶＨが接続され、例えば＋１６Ｖの電圧が印加されている。第２、第４、第６の電源用端子４１ｄ、４３ｄ、４５ｄに対して低電圧電源ＶＬが接続され、例えば−８Ｖの電圧が印加されている。
【００８７】
第１及び第２の比較器３１ａ、３１ｂの出力端子４１ｅ、４３ｅは、３値のスイッチ回路３３ａの２つの入力端子５１ａ、５１ｂにそれぞれ接続されている。
【００８８】
第３の比較器３１ｃの出力端子４５ｅは、２値のスイッチ回路３３ｂの入力端子５３ａとに接続されている。
【００８９】
３値用のチャネルＴＤ１に含まれる第１の比較器３１ａは、３値チャネル用の電荷転送用タイミングパルス入力端子ＴＩｍの電位と接地電圧ＧＮＤ（０Ｖ）と電源電圧（３．３Ｖ）との中間の電位１．６５Ｖとを比較し、３値チャネル用の電荷転送用タイミングパルス入力端子ＴＩｍの電位の方が高ければ高電圧ＶＨ（＋１６Ｖ）を、低ければ低電圧ＶＬ（−８Ｖ）を３値のパルス発生回路３３ａの一方の入力端子５１ａに出力する。
【００９０】
第２の比較器３１ｂは、読み出し用タイミングパルス入力端子ＰＧｍの電位と１．６５Ｖとを比較し、読み出し用タイミングパルス入力端子ＰＧｍの電位の方が高ければ高電圧ＶＨを、低ければ低電圧ＶＬを３値のパルス発生回路３３ａの他方の入力端子５１ｂに出力する。
【００９１】
第３の比較器３１ｃは、２値チャネル用の電荷転送用タイミングパルス入力端子ＢＩｎの電位と１．６５Ｖとを比較し、２値チャネル用の電荷転送用タイミングパルス入力端子ＢＩｎの電位の方が高ければ高電圧ＶＨ（＋１６Ｖ）を、低ければ低電圧ＶＬ（−８Ｖ）を２値のパルス発生回路３３ｂの入力端子５３ａに出力する。
【００９２】
３値のスイッチ回路３３ａは、３つの電源端子５１ｃ、５１ｄ、５１ｅを有している。３つの電源端子５１ｃ、５１ｄ、５１ｅは、それぞれ、高電圧端子ＶＨ、中間電圧端子ＶＭ、低電圧端子ＶＬに接続され、順に＋１６Ｖ、０Ｖ、−８Ｖの電圧が印加される。３値のスイッチ回路３３ａの出力端子５１ｆが３値チャネル用の出力端子ＴＯｍを形成している。
【００９３】
２値のスイッチ回路３３ｂは、２つの電源端子５３ａ、５３ｃを有している。２つの電源端子５３ａ、５３ｃは、それぞれ、中間電圧端子ＶＭ、低電圧端子ＶＬに接続され、０Ｖ及び−８Ｖの電圧が印加されている。２値のスイッチ回路３３ｂの反転出力端子５３ｄが２値チャネル用の出力端子ＢＯｎを形成している。
【００９４】
図５及び図６をも参照して、ドライバー回路部５の動作について説明する。
【００９５】
図５（ａ）は３値スイッチ回路３３ａの入力端子５１ａに入力される信号電圧を、図５（ｂ）は３値スイッチ回路３３ａの入力端子５１ｂに入力される信号電圧を、図５（ｃ）は３値スイッチ回路３３ａの出力端子５１ｆから出力される出力信号を示す。
【００９６】
図６（ａ）は２値スイッチ回路３３ｂの入力端子５３ａに入力される信号電圧を、図６（ｂ）は２値スイッチ回路３３ｂの出力端子５３ｄから出力される出力信号を示す。
【００９７】
図５（ａ）から（ｃ）までに示すように、３値のスイッチ回路３３ａは、第１の比較器３１ａと第２の比較器３１ｂとから出力された２つの信号電圧（ＶＨ、ＶＬ）の入力の組み合わせパターンにより、ＶＨ（＋１６Ｖ）、ＶＭ（０Ｖ）、ＶＬ（−８Ｖ）のうちのいずれかの電圧信号を３値チャネル用の出力端子ＴＯｍに出力する。
【００９８】
ｂ0がＬｏｗの場合には、３値チャネル用の出力端子ＴＯｍにおける出力信号は、ｂ1のＬｏｗ、Ｈｉｇｈによって決まる。ｂ1がＬｏｗであれば出力信号はＶＬであり、ｂ1がＨｉｇｈであれば出力信号はＶＭとなる。ｂ0がＨｉｇｈの場合には、３値チャネル用の出力端子ＴＯｍにおける出力信号は、ｂ1の値によらずＶＨとなる。
【００９９】
すなわち、３値のスイッチ回路３３ａの入力端子５１ｂに入力される信号電圧がＶＬの間、入力端子５１ａにＶＬが入力されると出力信号はＶＬ（−８Ｖ）となり、ＶＨが入力されると出力信号はＶＭ（０Ｖ）となる。
【０１００】
入力端子５１ｂに入力される信号電圧がＶＨの間は、入力端子５１ａに入力される信号電圧値にかかわらず、出力信号がＶＨ（＋１６Ｖ）となる。
【０１０１】
２値のパルス発生回路３３ｂは、第３の比較器３１ｃから出力された１つの入力信号により、ＶＭ（０Ｖ）、ＶＬ（−８Ｖ）のうちのいずれかを２値チャネル用の出力端子ＢＯｎに出力する。
【０１０２】
図６（ａ）及び図６（ｂ）に示すように、２値のスイッチ回路３３ｂは、入力端子に信号電圧ＶＨが入力されると出力信号がＶＭに、入力端子に信号電圧ＶＬが入力されると、出力信号がＶＬになる。
【０１０３】
２値チャネル用の出力端子ＢＯｎの出力信号は、ｂ0のＬＯＷ、ＨＩＧＨのみによって決定される。
【０１０４】
３値用チャネルの出力端子ＴＯｍ及び２値用チャネルの出力端子ＢＯｎに出力された信号は、例えばＣＣＤ固体撮像素子の垂直電荷転送路における電荷転送電極に印加される。光電変換素子から垂直電荷転送路への電荷の読み出し及び垂直電荷転送路内の電荷の転送を行うことができる。
【０１０５】
図４に示すように、時間ｔ３、すなわち制御クロック信号ＣＫの立ち下がり時に、データＤＩ0,3が読み出され、読み出されたデータＤＩ0,3に応じて、復号化回路ＤＥの出力端子のうちのいずれか（例えばＥＮｙで表す）の電圧信号がＨｉｇｈになり、ＥＮｙに繋がるチャネルが選択状態となる。逆にＥＮｘの電圧はＬｏｗになって、ＥＮｘに繋がるチャネルの選択が解除される。
【０１０６】
チャネルは、例えば表１に示すように選択される。
【０１０７】
チャネルＥＮｙが選択状態になっている時間内に、例えば時間ｔ４において制御クロック信号ＣＫが立ち上がると、データＤＩ0,3が再び読み出され、読み出されたデータＤＩ0,3に応じて、例えば表２に示すように出力状態がＶＬ、ＶＭ又はＶＨが再び決定される。
【０１０８】
以上の動作により、所望のタイミングで所望のチャネルを所望の出力状態にすることができる。
【０１０９】
以上に説明したように、本実施の形態による電荷転送用駆動回路は、タイミング発生回路において符号化された駆動信号を電荷転送用駆動回路内において復号化して用いる。
【０１１０】
従って、タイミング発生回路からの信号を入力するための入力端子数を大幅に減らすことができる。加えて、タイミング発生回路の出力端子数及びタイミング発生回路と電荷転送用駆動回路とを接続する配線の本数も減らすことができる。
【０１１１】
付加されるコーダ回路、デコーダ回路自体は非常に簡単な回路であり、回路全体の集積度もそれほど高くはならない。むしろパッケージの端子数を減らすことができる効果の方が大きい。
【０１１２】
尚、上記の実施の形態においては、データバスを４ビットとしているが、チャネル数を増加させたい場合や、チャネルの選択方法の組み合わせが多い場合などには、データバスの本数を増やせば良い。
【０１１３】
以上、本実施の形態により固体撮像装置について例示的に説明したが、その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明あろう。
【０１１４】
【発明の効果】
電荷転送用駆動回路の入力端子数を減らすことができる。加えて、電荷転送用駆動回路と接続されるタイミング発生器の出力端子数を減らすことができる。
【図面の簡単な説明】
【図１】  本発明の一実施の形態によるＣＣＤ固体撮像素子とその周辺回路の機能ブロック図である。
【図２】  本発明の一実施の形態による電荷転送用駆動回路の機能ブロック図である。
【図３】  図２に示す電荷転送用駆動回路の、より詳細な回路図である。
【図４】  図３に示す電荷転送用駆動回路の動作を示すタイミングチャート図である。
【図５】  ３値のチャネルの動作を示すタイミングチャート図である。
【図６】  ２値のチャネルの動作を示すタイミングチャート図である。
【符号の説明】
ＣＣＤ１  ＣＣＤ固体撮像素子
ＡＳＰ  アナログ信号処理回路
ＤＳＰ  デジタル信号処理回路
ＴＧ  タイミング発生回路
ＤＲＶ１  電荷転送用駆動回路
ＴＤ１  ３値用チャネル
ＢＤ１  ２値用チャネル
１  第１のラッチ回路部
２  許可信号出力回路
３  制御クロック信号付与許可回路
４  第２のラッチ回路部
５  ドライバー回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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