(57)【特許請求の範囲】
【請求項１】
III-Ｖ族化合物半導体からなる化合物半導体層の表面を覆う、２原子層以上の厚さの第１のＧａＳ層と、前記第１のＧａＳ層の少なくとも一部を覆う第１のＧａＮ層とを含む絶縁膜を備えたことを特徴とする化合物半導体装置。
【請求項２】
前記絶縁膜は、前記第１のＧａＮ層を覆う、第２のＧａＳ層を更に含むことを特徴とする請求項１記載の化合物半導体装置。
【請求項３】
前記絶縁膜は、前記第１のＧａＮ層を覆う、第２のＧａＳ層と、前記第２のＧａＳ層の表面を覆う第２のＧａＮ層を更に含むことを特徴とする請求項１記載の化合物半導体装置。
【請求項４】
前記化合物半導体層とオーミック接触する少なくとも一つのオーミック電極を、前記第１のＧａＳ層に接するように設けたことを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記化合物半導体層とオーミック接触する少なくとも一つのオーミック電極を、前記第１のＧａＮ層に接するように設けたことを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記絶縁膜上に形成されたゲート電極を更に含むことを特徴とする請求項４または５に記載の化合物半導体装置。
【請求項７】
前記化合物半導体層は、ＧａＡｓを含むことを特徴とする請求項１乃至６のいずれか１項に記載の化合物半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は化合物半導体装置に関するものであり、特に、化合物半導体ＭＩＳＦＥＴ等における界面準位密度を低減させるとともに、コンタクト抵抗を低減するための界面保護膜の構成に特徴のある化合物半導体装置に関するものである。
【０００２】
【従来の技術】
ＭＥＳＦＥＴ（ショットキーバリアゲートＦＥＴ）やＨＥＭＴ（高電子移動度トランジスタ）等の化合物半導体電界効果型トランジスタやＨＢＴ（ヘテロ接合バイポーラトランジスタ）等の化合物半導体装置は、高周波動作素子として用いられており、高周波応用の一つとして、例えば、携帯電話基地局の送信用パワー増幅器に用いる高出力ＦＥＴや、携帯電話用のマイクロ波やミリ波での増幅器があり、さらには、光通信用の信号処理回路等に応用が期待される。
【０００３】
しかし、化合物半導体装置においては、Ｓｉに対するＳｉＯ2 膜のような界面準位密度の低い絶縁膜界面を形成することが困難であった。例えば、ＧａＡｓに対する絶縁膜としてはＳｉＮ、ＳｉＯ2 、或いは、Ｇａ2 Ｏ3 等の絶縁膜が検討されたが、ＧａＡｓにはピンニング（ｐｉｎｎｉｎｇ）を引き起こす独特の界面準位が存在するので、界面準位密度を低減することが困難であり、そのため、ＧａＡｓ等のIII-Ｖ族化合物半導体においてはＭＩＳＦＥＴは実用化されず、ＭＥＳＦＥＴやＨＥＭＴ構造で界面の問題を回避してきた。
なお、化合物半導体における通常の界面準位密度は、１０13〜１０14ｅＶ-1ｃｍ-2程度である。
【０００４】
ここで、図７（ａ）を参照して、ＧａＡｓにおけるピンニング効果を説明する。
図７（ａ）参照
図７（ａ）は、金属とｎ型ＧａＡｓとを接合させた場合のバンドダイヤグラムであり、ＧａＡｓに対しどの様な金属を接合させた場合にも、詳細な因果関係は判明していないものの、ピンニング効果により金属の種類によらない一定のバンドベンディングがあり、それによってバリアハイトは一定になって半導体／金属界面に整流特性が生じ、ｎ型ＧａＡｓへのオーミックコンタクトの抵抗が高くなる傾向がある。
【０００５】
この様なピンニング効果を改善するために、ＧａＡｓの表面を（ＮＨ4 ）2 Ｓx やＮａ2 Ｓの溶液中で処理してＧａＡｓ表面のダングリング・ボンドをＳ（硫黄）により終端処理（ターミネート）することや（必要ならば、特開平４−１９９５１８号公報参照）、或いは、ＧａＡｓ表面をＨ2 Ｓガスによって処理し、ＧａＡｓ表面のダングリング・ボンドをＳによりターミネートすること（必要ならば、特開平２−１７０４１７号公報参照）が知られている。
【０００６】
この様に、ＧａＡｓ表面のダングリング・ボンドをＳによりターミネートすることによって形成されたＧａ−Ｓ結合によって表面が安定化され、ＰＬ（フォトルミネッセンス）強度の増加や、バリアハイトの金属仕事関数依存性がもたらされることになるので、この事情を図７（ｂ）を参照して説明する。
【０００７】
図７（ｂ）参照
図７（ｂ）は、ｎ型ＧａＡｓの表面をＳによってターミネートしたのち、金属を接合させた場合のバンドダイヤグラムであり、ターミネートにより形成されたＧａＳの存在によりｎ型ＧａＡｓ表面のピンニングが解除されるため、金属の仕事関数を反映したショットキーバリアが形成され、バリアハイトが低くなる金属、例えば、Ｔｉを選択するとｎ型ＧａＡｓ表面におけるバンドベンディングが小さくなり、金属とｎ型ＧａＡｓとがＧａＳにおけるトンネル電流を介してオーミックに接続されることになる。
【０００８】
しかし、この様なＳによるターミネートにより形成されたＧａＳ層は１原子層（モノレーヤ）と極端に薄い膜であるため、Ｓ処理により安定化した表面をそのまま安定に保持することが困難であるという問題がある。
例えば、Ｓ処理を施したＧａＡｓ表面に、表面保護膜としてＳｉＮ膜やＳｉＯ2 膜を堆積させた場合、ＰＬ強度が著しく減少して、ピンニングを解除する効果が減少してしまうという問題がある。
【０００９】
また、Ｓ処理を施したＧａＡｓの表面に金属を堆積させてオーミック電極を形成する場合、熱処理に伴って金属とＧａＡｓとが反応してショットキー特性が急激に変化して、オーミック電極の形成と同時にピンニングを解除する効果が減少してしまうという問題がある。
【００１０】
この様な、Ｓ処理における安定性、特に、熱的安定性を改善するために、本発明者等は、ターシャリブチルガリウムサルファキュベン〔（（ｔ−Ｂｕ）ＧａＳ）4 〕の昇華により形成した３０ｎｍ程度の厚いアモルファスＧａＳ層をゲート絶縁膜として用いることによってＧａＡｓ表面のピンニングを解除し、化合物半導体ＭＩＳＦＥＴを構成することを提案している（必要ならば、特開平１０−９８１８５号公報参照）。
なお、ＧａＳ層はＧａＡｓとの格子不整を緩和するためにアモルファス状としているが、ＧａＳを結晶化させた場合には、組成比が１：１の立方晶系の構造をとる。
【００１１】
さらに、本発明者等は、この様な厚いＧａＳ層によるピンニングの解除をオーミック電極の形成のために用いることも提案しているので（必要ならば、特願平９−３５１６３３号参照）、この様な改良型ＭＩＳＦＥＴを図８を参照して説明する。
【００１２】
図８（ａ）参照
図８（ａ）は、従来の改良型ＭＩＳＦＥＴの断面図であり、まず、半絶縁性ＧａＡｓ基板６１上に、ＭＯＶＰＥ法（有機金属気相成長法）を用いてＣ（炭素）濃度が３×１０15ｃｍ-3で厚さが３００ｎｍ（＝３０００Å）のｐ- 型ＧａＡｓチャネル層６２をエピタキシャル成長させたのち、固体原料であるターシャリブチルガリウムサルファキュベンを真空中で昇華させることによって、厚さ５ｎｍ〜２０ｎｍのＧａＳ層６３を堆積させ、次いで、プラズマ励起型ＣＶＤ法によって厚さ５０ｎｍのＳｉＮ層６４を堆積させる。
【００１３】
次いで、レジストパターン（図示せず）をマスクとして、バッファードフッ酸を用いてエッチングを行って露出するＳｉＮ層６４を選択的に除去してソース・ドレイン電極を形成するための開口部を形成したのち、レジストパターンを除去し、次いで、新たなレジストパターン（図示せず）を用いたリフトオフ法によって、Ｔｉ／Ｐｔ／Ａｕ層からなるゲート電極６６、ソース電極６７、及び、ドレイン電極６８を形成することによって化合物半導体ＭＩＳＦＥＴの基本構造が完成する。
なお、この場合のゲート絶縁膜６５は、ＧａＳ層６３とＳｉＮ層６４との２層構造となる。
【００１４】
この様な改良型ＭＩＳＦＥＴにおいては、モノレーヤに比べてかなり厚いＧａＳ層を介してソース電極６７及びドレイン電極６８を設けているので、ｐ- 型ＧａＡｓチャネル層６２の表面におけるピンニング効果が解除されたままとなり、その結果、低抵抗のオーミックコンタクトを形成することができる。
【００１５】
この場合のコンタクト抵抗率のＧａＳの膜厚依存性は既に上記の特願平９−３５１６３３号において開示しているが、改めて、この事情を図８（ｂ）を参照して説明する。
図８（ｂ）参照
図８（ｂ）は、ＧａＡｓ上にＧａＳ層の膜厚を変えてＴｉ電極を形成したのち、３００℃において１０分熱処理した場合のコンタクト抵抗率（Ω・ｃｍ2 ）を測定した結果を示す図であり、膜厚が０Åの高抵抗のショットキーバリアから、準ショットキーバリア（ｓｃｈｏｔｔｋｙ  ｌｉｋｅ）を経て、１５０Å（＝１５ｎｍ）程度における抵抗率が最低になり、膜厚が２０ｎｍ程度で再び準ショットキーバリアとなり、それ以上では、高抵抗の絶縁膜となる。
したがって、ＧａＳ層の膜厚を適宜選択することによって、絶縁膜としても、コンタクト抵抗を低減するための膜としても使用できるものである。
なお、この場合のＧａＳ層の膜厚は、堆積時の膜厚であり、熱処理によりＴｉと反応した反応層がＴｉ電極側に形成されて、実際の膜厚はこの数値よりも低減しているものと考えられる。
【００１６】
【発明が解決しようとする課題】
しかし、特開平１０−９８１８５号公報において開示されているＭＩＳＦＥＴの様に、ＧａＳ層のみによってゲート絶縁膜を構成した場合、ゲート絶縁膜となるＧａＳ層を薄くすると、ＧａＳ層の絶縁耐圧が低いためにＭＩＳ構造部において大きなリーク電流が流れるという問題がある。
【００１７】
また、図８（ａ）に示した改良型ＭＩＳＦＥＴにおいては、オーミック電極を形成するための熱処理工程において、ＧａＳ層と金属電極との反応が進行してオーミックの特性が最も良くなる膜厚に応じた熱処理時間範囲があり、反応しすぎると特性が悪化するという問題があるので、ＧａＳ層を絶縁膜及びコンタクト抵抗を低減するための膜として同時に用いた場合には、ＧａＳ層の膜厚については、絶縁膜用とコンタクト抵抗の低減用とは、互いにトレードオフの関係になり、採用する膜厚が問題となり、さらに、熱処理時間にも問題があるので、プロセスの自由度が制限されるという問題がある。
【００１８】
さらに、図８（ａ）に示した改良型ＭＩＳＦＥＴにおいては、ＧａＳ層とＳｉＮ層とを堆積させるための成長装置が全く異なるため、製造装置構成が複雑化し、それに伴って製造工程数が増加するので、スループットが低下するという問題がある。
【００１９】
したがって、本発明は、III-Ｖ族化合物半導体における界面準位密度の低減、及び、オーミック抵抗の低減を簡単な製造装置構成によって行うことを目的とする。
【００２０】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、化合物半導体装置において、III-Ｖ族化合物半導体からなる化合物半導体層２の表面を覆う、２原子層以上の厚さの第１のＧａＳ層と、前記第１のＧａＳ層の少なくとも一部を覆う第１のＧａＮ層とを含む絶縁膜を備えたことを特徴とする。
【００２１】
この様に、III-Ｖ族化合物半導体からなる化合物半導体層２の表面を少なくともＧａＳを含む層３で覆うことによってＳ（硫黄）により表面のダングリング・ボンドをターミネートさせて界面準位密度を低減することができ、且つ、その膜厚を２原子層以上の厚さにすることによって、熱的安定性を高めることができるとともに、図８（ｂ）から明らかなようにコンタクト抵抗を低減することができ、界面準位密度の低減が困難なＩｎx Ａｌy Ｇａ1-x-y Ａｓw Ｐ1-W やナイトライド系化合物半導体等のIII-Ｖ族化合物半導体に対して好適である。
特に、ＧａＡｓの場合にはピンニングを解除することができる。
なお、「少なくともＧａＳを含む層３」とは、ＧａＳ層自体、ＡｌＧａＳ層或いはＧａＳＳｅ層等のIII-ＶＩ族化合物半導体層、或いは、これらに他の金属元素が混入した層を意味する。
【００２２】
さらに、この少なくともＧａＳを含む層３をＳｉＮ層の代わりにＧａＮ層４で覆うことによって製造装置を共通化することができ、それによって製造工程が簡素化してスループットが向上する。
特に、半絶縁性化合物半導体基板１上に化合物半導体層２を成長させる場合、化合物半導体層２、少なくともＧａＳを含む層３、及び、ＧａＮ層４を同じ製造装置を用いて製造することができる。
【００２３】
また、この少なくともＧａＳを含む層３をＧａＮ層４で覆うことによって、プラズマアッシング工程等における少なくともＧａＳを含む層３の剥離を防止することができるとともに、オーミック電極を設ける場合に、少なくともＧａＳを含む層３の膜厚を最適範囲に制御することが容易になる。
【００２４】
（２）また、本発明は、上記（１）において、前記絶縁膜は、前記第１のＧａＮ層を覆う、第２のＧａＳ層を更に含むことを特徴とする。
【００２５】
一般に、ＧａＮ層４を少なくともＧａＳを含む層３上に厚く堆積させることは容易ではないので、ＧａＮ層４の上に少なくともＧａＳを含む層をさらに設けることによって、全体の厚さを厚くすることができ、それによって、絶縁耐圧を高めることができる。
【００２６】
（３）また、本発明は、上記（１）において、前記絶縁膜は、前記第１のＧａＮ層を覆う、第２のＧａＳ層と、前記第２のＧａＳ層の表面を覆う第２のＧａＮ層を更に含むことを特徴とする。
【００２７】
この様に、最上層をＧａＮ層にすることによって、プラズマアッシング工程等における剥離等の少なくともＧａＳを含む層のプロセス不安定性を改善することができる。
【００３０】
（４）また、本発明は、上記（１）乃至（３）のいずれかにおいて、前記化合物半導体層とオーミック接触する少なくとも一つのオーミック電極を、前記第１のＧａＳ層に接するように設けたことを特徴とする。
【００３１】
この様に、表面を被覆するＧａＮ層４を除去して露出した少なくともＧａＳを含む層３の表面にソース電極７及びドレイン電極８等のオーミック電極を設けることによって、少なくともＧａＳを含む層３の膜厚を堆積時の条件で精度良く制御することができるので、コンタクト抵抗を再現性良く低減することができる。なお、ＨＢＴ等に適用する場合には、例えば、ベース電極のみを少なくともＧａＳを含む層３の表面に設け、エミッタ電極或いはコレクタ電極は化合物半導体層２の表面に直接設けても良い。
【００３２】
（５）また、本発明は、上記（１）乃至（３）のいずれかにおいて、前記化合物半導体層とオーミック接触する少なくとも一つのオーミック電極を、前記第１のＧａＮ層に接するように設けたことを特徴とする。
【００３３】
上述の様に、ＧａＮ層４の厚さは一般に薄いので、ＧａＮ層４の表面に電極を設けても、トンネル電流を介して電極と化合物半導体層２がオーミックに接続され、それによって、コンタクトホールの形成工程を必要としないので製造工程数を削減することができる。
【００３４】
（６）また、本発明は、上記（４）または（５）において、前記絶縁膜上に形成されたゲート電極を更に含むことを特徴とする。
（７）また、本発明は、上記（１）乃至（６）のいずれかにおいて、化合物半導体層は、ＧａＡｓを含むことを特徴とする。
【００３５】
この様に、少なくともＧａＳを含む層３とＧａＮ層４の積層構造を用いることにより、低抵抗のソース電極７及びドレイン電極８等のオーミック電極と、界面準位密度が低く且つ絶縁耐圧に優れた金属−絶縁体−半導体構造（ＭＩＳ構造）を同時に構成することができるので、ＭＩＳ型化合物半導体装置の実現が可能になる。
なお、この場合のゲート絶縁膜５は、少なくともＧａＳを含む層３とＧａＮ層４の積層構造膜となる。
【００３６】
【発明の実施の形態】
ここで、図２を参照して、本発明の第１の実施の形態のＭＩＳＦＥＴの製造工程を説明する。
図２（ａ）参照
まず、半絶縁性ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を用いて、厚さが、例えば、３００ｎｍで、炭素濃度が、例えば、３×１０15ｃｍ-3のチャネル層となるｐ- 型ＧａＡｓ層１２を成長させたのち、チャンバー内に収納した固体原料であるターシャリブチルガリウムサルファキュベンを、３５０〜５００℃、例えば、３５０℃の基板温度において昇華させることによって、厚さが、２原子層〜２０ｎｍ、例えば、１０ｎｍのアモルファス状態のＧａＳ層１３成長させる。
【００３７】
引き続いて、同じチャンバー内で、基板温度を４００〜４５０℃、例えば、４００℃とした状態で、ＴＥＧａ（トリエチルガリウム）を０．２５ｓｃｃｍ、及び、３５０Ｗの高周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層１３上に、厚さが、０．５〜５ｎｍ、例えば、５ｎｍのＧａＮ層１４を成長させる。
なお、この場合のＧａＮ層１４の成長速度は、約２０〜４０ｎｍ／時である。
【００３８】
図２（ｂ）参照
次いで、ソース・ドレイン領域に対応する開口部１６を設けたレジストパターン１５をマスクとしてホットＨ3 ＰＯ4 を用いたウェット・エッチングを施すことによって、ＧａＮ層１４を選択的に除去してＧａＳ層１３を露出させる。
【００３９】
図２（ｃ）参照
次いで、レジストパターン１５を除去したのち、ゲート電極及びソース・ドレイン電極に対応する開口部を有する新たなレジストパターン１７を設け、全面に、厚さが、例えば、１０ｎｍのＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、及び、厚さが、例えば、３００ｎｍのＡｕ膜を順次堆積させることによってＴｉ／Ｐｔ／Ａｕ層１８を堆積させる。
【００４０】
図２（ｄ）参照
次いで、レジストパターン１７を除去することによって、レジストパターン１７上に堆積したＴｉ／Ｐｔ／Ａｕ層１８をリフトオフすることによって、ゲート電極２０、ソース電極２１、及び、ドレイン電極２２を形成する。
なお、この場合のゲート絶縁膜１９は、ＧａＳ層１３とＧａＮ層１４との積層構造となる。
【００４１】
この第１の実施の形態のＭＩＳＦＥＴにおいては、ｐ- 型ＧａＡｓ層１２に接するようにＧａＳ層１３を設けているので、ＧａＳ層１３によるターミネート効果により界面準位密度を１０11ｅＶ-1ｃｍ-2以下にすることができ、それによって、ｐ- 型ＧａＡｓ層１２の表面に反転層、即ち、ｎ型のチャネル層が形成される。
【００４２】
また、ゲート絶縁膜１９は、ＧａＳ層１３とＧａＮ層１４との２層構造で構成されるので、ＧａＳ層１３の絶縁耐圧の低さをワイドギャップのＧａＮ層１４によって補うことができ、ゲート絶縁耐圧を高め、リーク電流を低減することができる。
【００４３】
なお、この場合のＧａＮ層１４の作用は、上述の図８（ａ）に示したＳｉＮ層６４と同様であるが、ＧａＮ層１４は、ＳｉＮ層６４と異なりＧａＳ層１３と同じチャンバー内で一連の工程として堆積することができるので、製造装置が簡素化され、また、製造装置間を移動させる場合の清浄化工程等が不要になるのでスループットが向上する。
【００４４】
また、ソース電極２１及びドレイン電極２２は、厚さが、例えば、１０ｎｍのＧａＳ層１３を介して設けているので、ピンニング効果が解除されてコンタクト抵抗率の低いオーミック電極として形成することができる。
なお、この場合のＧａＳ層１３の膜厚は、成膜時の膜厚で決まるので、コンタクト抵抗率を図８（ｂ）に示した最適範囲に精度良く制御することができ、それによって、化合物半導体ＭＩＳＦＥＴを再現性良く製造することができる。
【００４５】
次に、図３を参照して、本発明の第２の実施の形態のＭＩＳＦＥＴを説明する。
なお、図３（ａ）は、オーミック電極をＧａＳ層上に設けた場合の断面図であり、また、図３（ｂ）は、オーミック電極をＧａＮ層を介して設けた場合の断面図である。
図３（ａ）参照
まず、上記の第１の実施の形態と全く同様に、半絶縁性ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を用いて、厚さが、例えば、３００ｎｍで、炭素濃度が、例えば、３×１０15ｃｍ-3のチャネル層となるｐ- 型ＧａＡｓ層１２を成長させたのち、チャンバー内に収納したターシャリブチルガリウムサルファキュベンを、３５０〜５００℃、例えば、３５０℃の基板温度において昇華させることによって、厚さが、２原子層〜２０ｎｍ、例えば、１０ｎｍのアモルファス状態のＧａＳ層１３成長させる。
【００４６】
引き続いて、同じチャンバー内で、基板温度を４００〜４５０℃、例えば、４００℃とした状態で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの高周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層１３上に、厚さが、０．５〜５ｎｍ、例えば、２ｎｍのＧａＮ層２３を成長させる。
【００４７】
引き続いて、同じチャンバー内で、ターシャリブチルガリウムサルファキュベンを、３５０〜５００℃、例えば、３５０℃の基板温度において昇華させることによって、厚さが、２原子層〜２０ｎｍ、例えば、１０ｎｍのアモルファス状態のＧａＳ層２４成長させる。
【００４８】
次いで、ソース・ドレイン領域に対応する開口部を設けたレジストパターン（図示せず）をマスクとしてＨ3 ＰＯ4 ＋ＨＣｌの混合液を用いたウェット・エッチングを施すことによって、ＧａＳ層２４を選択的に除去してＧａＮ層２３を露出させ、次いで、ホットＨ3 ＰＯ4 を用いたウェット・エッチングを施すことによって、ＧａＮ層２３を選択的に除去してＧａＳ層１３を露出させる。
【００４９】
以降は上記の第１の実施の形態と全く同様に、レジストパターンを除去したのち、ゲート電極及びソース・ドレイン電極に対応する開口部を有する新たなレジストパターンを設け、全面に、厚さが、例えば、１０ｎｍのＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、及び、厚さが、例えば、３００ｎｍのＡｕ膜を順次堆積させることによってＴｉ／Ｐｔ／Ａｕ層を堆積させ、次いで、レジストパターンを除去して、レジストパターン上に堆積したＴｉ／Ｐｔ／Ａｕ層をリフトオフすることによって、ゲート電極２０、ソース電極２１、及び、ドレイン電極２２を形成する。
なお、この場合のゲート絶縁膜２５は、ＧａＳ層１３／ＧａＮ層２３／ＧａＳ層２４の積層構造となる。
【００５０】
この第２の実施の形態のＭＩＳＦＥＴの素子特性は上記の第１の実施の形態と基本的に同様であるが、比較的低温におけるＧａＮ層の堆積工程において、上記の第１の実施の形態のＧａＮ層１３のように、厚く堆積させることは一般には容易ではないので、ＧａＮ層２３を薄くする代わりに、ＧａＳ層の総計の厚さを厚くしてゲート絶縁耐圧を高めたものである。
【００５１】
この場合、ＧａＳ層１３を２０ｎｍとしてＧａＳ層２４を省略することも考えられるが、その場合には、ソース・ドレイン領域におけるＧａＳ層２４厚さが厚くなりすぎコンタクト抵抗率が高くなりすぎるが、この第２の実施の形態においては薄いＧａＮ層２３をエッチングストッパー的に用いているので、コンタクト抵抗率を図８（ｂ）に示した最適範囲に精度良く制御することができ、それによって、化合物半導体ＭＩＳＦＥＴを再現性良く製造することができる。
【００５２】
図３（ｂ）参照
図３（ｂ）に示すＭＩＳＦＥＴは図３（ａ）の変形例であり、成膜工程は図３（ａ）の場合と同様であるので説明を省略するが、ソース・ドレイン領域に対応する開口部を形成する際に、ＧａＳ層２４のみを除去するだけで、薄いＧａＮ層２３をそのまま残しておき、ＧａＮ層２３の表面にソース電極２１及びドレイン電極２２を設けたものである。
【００５３】
この場合、ＧａＮ層２３は２ｎｍ程度と非常に薄いので、トンネル電流を介してソース電極２１及びドレイン電極２２とｐ- 型ＧａＡｓ層１２とがオーミックに接続されることになる。
この様な構成を採用することによって、ＧａＮ層２３のエッチング工程が不要となるので、製造工程数を削減することができ、スループットが向上することになる。
【００５４】
次に、図４を参照して、本発明の第３の実施の形態のＭＩＳＦＥＴを説明する。
なお、図４（ａ）は、オーミック電極をＧａＳ層上に設けた場合の断面図であり、また、図４（ｂ）は、オーミック電極をＧａＮ層を介して設けた場合の断面図である。
図４（ａ）参照
まず、上記の第１の実施の形態と全く同様に、半絶縁性ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を用いて、厚さが、例えば、３００ｎｍで、炭素濃度が、例えば、３×１０15ｃｍ-3のチャネル層となるｐ- 型ＧａＡｓ層１２を成長させたのち、チャンバー内に収納したターシャリブチルガリウムサルファキュベンを、３５０〜５００℃、例えば、３５０℃の基板温度において昇華させることによって、厚さが、２原子層〜２０ｎｍ、例えば、１０ｎｍのアモルファス状態のＧａＳ層１３成長させる。
【００５５】
引き続いて、同じチャンバー内で、基板温度を４００〜４５０℃、例えば、４００℃とした状態で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの高周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層１３上に、厚さが、０．５〜５ｎｍ、例えば、２ｎｍのＧａＮ層２３を成長させる。
【００５６】
引き続いて、同じチャンバー内で、ターシャリブチルガリウムサルファキュベンを、３５０〜５００℃、例えば、３５０℃の基板温度において昇華させることによって、厚さが、２原子層〜２０ｎｍ、例えば、１０ｎｍのアモルファス状態のＧａＳ層２４成長させたのち、引き続いて、同じチャンバー内で、基板温度を４００〜４５０℃、例えば、４００℃とした状態で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの高周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層２４上に、厚さが、０．５〜５ｎｍ、例えば、２ｎｍのＧａＮ層２６を成長させる。
【００５７】
次いで、ソース・ドレイン領域に対応する開口部を設けたレジストパターン（図示せず）をマスクとしてホットＨ3 ＰＯ4 を用いたウェット・エッチングを施すことによって、ＧａＮ層２６を選択的に除去してＧａＳ層２４を露出させたのち、Ｈ3 ＰＯ4 ＋ＨＣｌの混合液を用いたウェット・エッチングを施すことによって、ＧａＳ層２４を選択的に除去してＧａＮ層２３を露出させ、次いで、再び、ホットＨ3 ＰＯ4 を用いたウェット・エッチングを施すことによって、ＧａＮ層２３を選択的に除去してＧａＳ層１３を露出させる。
【００５８】
以降は上記の第１の実施の形態と全く同様に、レジストパターンを除去したのち、ゲート電極及びソース・ドレイン電極に対応する開口部を有する新たなレジストパターンを設け、全面に、厚さが、例えば、１０ｎｍのＴｉ膜、厚さが、例えば、３０ｎｍのＰｔ膜、及び、厚さが、例えば、３００ｎｍのＡｕ膜を順次堆積させることによってＴｉ／Ｐｔ／Ａｕ層を堆積させ、次いで、レジストパターンを除去して、レジストパターン上に堆積したＴｉ／Ｐｔ／Ａｕ層をリフトオフすることによって、ゲート電極２０、ソース電極２１、及び、ドレイン電極２２を形成する。
なお、この場合のゲート絶縁膜２７は、ＧａＳ層１３／ＧａＮ層２３／ＧａＳ層２４／ＧａＮ層２６の積層構造となる。
【００５９】
この第３の実施の形態のＭＩＳＦＥＴの素子特性は上記の第２の実施の形態と基本的に同様であるが、レジストパターンを除去するプラズマアッシング工程等において、ＧａＳ層２４が剥離しやすい等のプロセス不安定性があるので、最上層にＧａＮ層２６を設けておくことによってプロセス安定性が向上する。
また、ＧａＮ層２６を設けることによって、ゲートの絶縁耐圧はさらに向上する。
【００６０】
また、この第３の実施の形態においても、下層のＧａＮ層２３をエッチングストッパー的に用いているので、コンタクト抵抗率を図８（ｂ）に示した最適範囲に精度良く制御することができ、それによって、化合物半導体ＭＩＳＦＥＴを再現性良く製造することができる。
【００６１】
図４（ｂ）参照
図４（ｂ）に示したＭＩＳＦＥＴは図４（ａ）の変形例で、図３（ｂ）のＭＩＳＦＥＴに対応するものであり、成膜工程は図４（ａ）の場合と同様であるので説明を省略するが、ソース・ドレイン領域に対応する開口部を形成する際に、ＧａＮ層２６及びＧａＳ層２４を除去するだけで、薄いＧａＮ層２３をそのまま残しておき、ＧａＮ層２３の表面にソース電極２１及びドレイン電極２２を設けたものである。
【００６２】
この場合にも、ＧａＮ層２３は２ｎｍ程度と非常に薄いので、トンネル電流を介してソース電極２１及びドレイン電極２２とｐ- 型ＧａＡｓ層１２とがオーミックに接続されることになる。
この様な構成を採用することによって、ＧａＮ層２３のエッチング工程が不要となるので、製造工程数を削減することができ、スループットが向上することになる。
【００６３】
次に、図５を参照して、本発明の第４の実施の形態のＨＥＭＴを説明する。
なお、図５（ａ）は、オーミック電極をＧａＳ層上に設けた場合のＨＥＭＴの断面図であり、また、図５（ｂ）は、オーミック電極をＧａＮ層を介して設けた場合のＨＥＭＴの断面図である。
図５（ａ）参照
まず、半絶縁性ＧａＡｓ基板３１上に、ＭＯＶＰＥ法を用いて、ＴＥＧａ（トリエチルガリウム）、ＡｓＨ3 、及び、キャリアガスとしてのＨ2 を流して厚さが、例えば、５００ｎｍのアンドープのｉ型ＧａＡｓバッファ層３２を成長させたのち、ＴＭＩｎ（トリメチルインジウム）を加えて、厚さが、例えば、１４ｎｍで、Ｉｎ組成比が０．２のノン・ドープのｉ型ＩｎＧａＡｓチャネル層３２を堆積させ、次いで、ＡｓＨ3 をＰＨ3 に切り替えるとともに、不純物源としてＳｉＨ4 を加えて、例えば、厚さが２５ｎｍで、Ｓｉ濃度が２×１０18ｃｍ-3で、Ｉｎ組成比が０．４９のｎ型ＩｎＧａＰキャリア供給層３３を成長させ、次いで、ＴＭＩｎの供給を停止するとともに、ＰＨ3 を再びＡｓＨ3 に替えて厚さが、例えば、７０ｎｍで、Ｓｉ濃度が、例えば、５×１０18ｃｍ-3のｎ+ 型ＧａＡｓコンタクト層３５を堆積させる。
【００６４】
次いで、ｎ+ 型ＧａＡｓコンタクト層３５をＨ3 ＰＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液を用いたウェット・エッチングによりソース・ドレイン領域に対応するようにパターニングしてゲートリセス部を形成したのち、ＧａＳ堆積用チャンバー内に収容し、チャンバー内においてターシャリブチルガリウムサルファキュベンを、３５０〜５００℃、例えば、３５０℃の基板温度において昇華させることによって、厚さが、２原子層〜２０ｎｍ、例えば、１０ｎｍのアモルファス状態のＧａＳ層３６成長させ、引き続いて、同じチャンバー内で、基板温度を４００〜４５０℃、例えば、４００℃とした状態で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの高周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層３６上に、厚さが、０．５〜５ｎｍ、例えば、２ｎｍのＧａＮ層３７を成長させる。
【００６５】
次いで、ゲート形成用の開口部を設けたレジストパターン（図示せず）をマスクとしてホットＨ3 ＰＯ4 を用いたウェット・エッチングを施すことによってＧａＮ層３７を選択的除去したのち、Ｈ3 ＰＯ4 とＨＣｌの混合液を用いたウェット・エッチングを施すことによってＧａＳ層３６を選択的に除去する。
【００６６】
次いで、レジストパターンを除去したのち、ソース・ドレイン領域に対応する開口部を有する新たなレジストパターン（図示せず）をマスクとしてホットＨ3 ＰＯ4 を用いたウェット・エッチングを施すことによってＧａＮ層３７を選択的除去したのち、全面に厚さが、例えば、５００ｎｍのＡｌ膜を蒸着し、レジストパターンとともにリフトオフすることによってソース電極３９及びドレイン電極４０を形成する。
【００６７】
次いで、レジストパターンを除去したのち、ゲート電極形成用の開口部を設けた新たなレジストパターン（図示せず）を設け、全面に厚さが、例えば、５００ｎｍのＡｌ膜を蒸着し、レジストパターンとともにリフトオフしてゲート電極３８を形成することによってＨＥＭＴの基本構成が完成する。
【００６８】
この本発明の第４の実施の形態のＨＥＭＴにおいては、ｎ型ＩｎＧａＰキャリア供給層３４の表面の内、ゲート電極３８と接する部分を除いたチャネル領域をＧａＳ層３６で被覆しているので、ｎ型ＩｎＧａＰキャリア供給層３４の表面のダングリング・ボンドをＳでターミネートして安定化することができ、それによって界面準位密度が低減するのでＨＥＭＴの動作を安定化することができる。
【００６９】
この場合も、１０ｎｍ程度の膜厚のＧａＳ層３６を介してソース電極３９及びドレイン電極４０を設けているので、ソース電極３９及びドレイン電極４０を低抵抗のオーミック電極とすることができる。
【００７０】
また、この第４の実施の形態において、ＧａＳ層３６の表面はＧａＮ層３７で被覆されているので、レジストパターンを除去するためにプラズマアッシングを行う際に、ＧａＳ層３６が剥離することがなく、プロセス安定性が向上する。
【００７１】
図５（ｂ）参照
図５（ｂ）に示すＨＥＭＴは図５（ａ）の変形例であり、成膜工程は図５（ａ）の場合と同様であるので説明を省略するが、薄いＧａＮ層３７を介してソース電極３９及びドレイン電極４０を設けたもので、ゲート形成用の開口部を設けるだけで良いので、エッチング工程を少なくすることができ、スループットが向上する。
【００７２】
また、この場合には、ゲート電極３８、ソース電極３９、及び、ドレイン電極４０を一度の成膜工程及びリフトオフ工程によって形成することができるので、製造工程をさらに少なくすることができる。
なお、ＧａＮ層３７は２ｎｍ程度と非常に薄いので、トンネル電流を介してソース電極３９及びドレイン電極４０とｎ+ 型ＧａＡｓコンタクト層３５とがオーミックに接続されることになる。
【００７３】
次に、図６を参照して、本発明の第５の実施の形態のＨＢＴを説明する。
なお、図６（ａ）は、オーミック電極をＧａＳ層上に設けた場合のＨＢＴの断面図であり、また、図６（ｂ）は、オーミック電極をＧａＮ層を介して設けた場合のＨＢＴの断面図である。
図６（ａ）参照
まず、半絶縁性ＧａＡｓ基板４１上に、ＭＯＶＰＥ法を用いて、ＴＥＧａ、ＡｓＨ3 、不純物源としてＳｉＨ4 、及び、キャリアガスとしてのＨ2 を流して、例えば、厚さが５００ｎｍで、Ｓｉ濃度が３×１０18ｃｍ-3のｎ+ 型ＧａＡｓサブコレクタ層４２、及び、例えば、厚さが４５０ｎｍで、Ｓｉ濃度が３×１０16ｃｍ-3のｎ型ＧａＡｓコレクタ層４３を順次堆積させる。
【００７４】
次いで、ＳｉＨ4 をＣＢｒ4 に切り替えて、例えば、厚さが７０ｎｍで、Ｃ濃度が４×１０19ｃｍ-3のｐ+ 型ＧａＡｓベース層４４を堆積させたのち、ＣＢｒ4 を再びＳｉＨ4 に切り替えるとともに、ＡｓＨ3 をＰＨ3 に切り替え、ＴＭＩｎを供給して、例えば、厚さが５０ｎｍで、Ｓｉ濃度が３×１０17ｃｍ-3で、Ｉｎ組成比が０．４９のｎ型ＩｎＧａＰエミッタ層４５を堆積させ、次いで、ＴＭＩｎの供給を停止するとともに、ＰＨ3 をＡｓＨ3 に切り替えて、例えば、厚さが２００ｎｍのｎ+ 型ＧａＡｓエミッタキャップ層４６を堆積させる。
なお、ｎ+ 型ＧａＡｓエミッタキャップ層４６は、ｎ型ＩｎＧａＰエミッタ層４５側の１５０ｎｍの厚さの部分のＳｉ濃度は３×１０17ｃｍ-3であり、残りの上側の５０ｎｍの厚さの部分のＳｉ濃度は３×１０18ｃｍ-3である。
【００７５】
次いで、メサエッチングを施すことによって、ｎ+ 型ＧａＡｓエミッタキャップ層４６及びｎ型ＩｎＧａＰエミッタ層４５からなるエミッタメサを形成し、次いで、再びメサエッチングを行うことによって、ｐ+ 型ＧａＡｓベース層４４及びｎ型ＧａＡｓコレクタ層４３からなるベースメサを形成する。
このメサエッチング工程において、ＧａＡｓ層のエッチングには、Ｈ3 ＰＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏの混合液を用い、ＩｎＧａＰのエッチングには、Ｈ3 ＰＯ4 とＨＣｌの混合液を用いる
なお、このＨＢＴを集積化する場合には、素子分離を行うために半絶縁性ＧａＡｓ基板４１に達するメサエッチングを行ってコレクタメサを形成する。
【００７６】
次いで、基板をＧａＳ堆積用チャンバー内に収容し、チャンバー内においてターシャリブチルガリウムサルファキュベンを、３５０〜５００℃、例えば、３５０℃の基板温度において昇華させることによって、厚さが、２原子層〜２０ｎｍ、例えば、１０ｎｍのアモルファス状態のＧａＳ層４７成長させ、引き続いて、同じチャンバー内で、基板温度を４００〜４５０℃、例えば、４００℃とした状態で、ＴＥＧａを０．２５ｓｃｃｍ、及び、３５０Ｗの高周波電力によって励起した窒素ラジカルを１ｓｃｃｍ流すことによって、ＧａＳ層４７上に、厚さが、０．５〜５ｎｍ、例えば、２ｎｍのＧａＮ層４８を成長させる。
【００７７】
次いで、ベース電極形成用の開口部を設けたレジストパターン（図示せず）をマスクとしてホットＨ3 ＰＯ4 を用いたウェット・エッチングを施すことによってＧａＮ層４８を選択的除去したのち、全面に厚さが２０ｎｍのＰｔ膜及び１５０ｎｍのＡｕ膜を順次堆積させ、レジストパターンととも除去することによって、ベース電極５０を形成する。
【００７８】
次いで、レジストパターンを除去したのち、エミッタ電極及びコレクタ電極形成用の開口部を有する新たなレジストパターン（図示せず）を設け、このレジストパターンをマスクとしてホットＨ3 ＰＯ4 を用いたウェット・エッチングを施すことによってＧａＮ層４８を選択的除去したのち、全面に厚さが、例えば、厚さが１０ｎｍＴｉ膜、厚さが３０ｎｍＰｔ膜、及び、厚さが３００ｎｍのＡｕ膜を順次蒸着し、レジストパターンとともにリフトオフしてエミッタ電極４９及びドレイン電極５１を形成することによってＨＢＴの基本構成が完成する。
【００７９】
この本発明の第５の実施の形態のＨＢＴにおいては、ｐ+ 型ＧａＡｓベース層４４の露出表面及びｎ型ＩｎＧａＰエミッタ層４５の側面がＧａＳ層４７によって覆われているので、ベース−エミッタ間のｐｎ接合近傍の領域がＳによってターミネートされて界面準位密度が低減し、それによって、ｐｎ接合領域における表面再結合が抑制されるので電流利得を大きくすることができる。
【００８０】
また、この場合も、１０ｎｍ程度の膜厚のＧａＳ層３６を介してエミッタ電極４９、ベース電極５０、及び、コレクタ電極５１を設けているので、エミッタ電極４９、ベース電極５０、及び、コレクタ電極５１を低抵抗のオーミック電極とすることができる。
【００８１】
また、この第５の実施の形態においても、ＧａＳ層４７の表面はＧａＮ層４８で被覆されているので、レジストパターンを除去するためのプラズマアッシング工程において、ＧａＳ層４７が剥離することがなく、プロセス安定性が向上する。
【００８２】
図６（ｂ）参照
図６（ｂ）に示すＨＢＴは図６（ａ）の変形例であり、成膜工程は図６（ａ）の場合と同様であるので説明を省略するが、薄いＧａＮ層４８を介してエミッタ電極４９、ベース電極５０、及び、コレクタ電極５１を設けたもので、ＧａＮ層４８を除去する必要がないので、エッチング工程を少なくすることができ、スループットが向上する。
なお、ＧａＮ層４８は２ｎｍ程度と非常に薄いので、トンネル電流によってエミッタ電極４９、ベース電極５０、及び、コレクタ電極５１がオーミック電極となる。
【００８３】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成に限られるものでなく、各種の変更が可能である。
例えば、上記の第１乃至第３の実施の形態においては、半絶縁性ＧａＡｓ基板１１を出発材料とし、この上にｐ- 型ＧａＡｓ層１２、ＧａＳ層１３、及び、ＧａＮ層１３，２３等を一連の成長工程によって成膜しているが、半絶縁性ＧａＡｓ基板１１上にｐ- 型ＧａＡｓ層１２を成長させたエピタキシャルウェハを出発材料としても良いものである。
【００８４】
この様な、エピタキシャルウェハを用いる場合には、ＧａＳ堆積用チャンバー内において、トリスジメチルアミノアルシンを用いて、例えば、５００℃の基板温度で１０分間処理を行うことによって、エピタキシャルウェハの表面の自然酸化膜を除去し、引き続いて、ＨＣｌガスを用いて、例えば、５００℃の基板温度で処理を行うことによって、ｐ- 型ＧａＡｓ層１２の表面を数原子層程度エッチングして、表面を清浄化したのち、ＧａＳ層１３等の堆積を行えば良い。
【００８５】
また、この様なクリーニング工程は、上記の第４及び第５の実施の形態における、半導体層のエッチング工程後に行うＧａＳ層３６，４７の成膜工程の前にも行うことが望ましく、第４の実施の形態においては、ｎ型ＩｎＧａＰキャリア供給層３４の表面も数原子層除去することになる。
【００８６】
また、上記の第１乃至第３の実施の形態においては、ＧａＳ層１３上に、或いは、ＧａＮ層２３を介してソース電極２１及びドレイン電極２２を設けているが、ＧａＳ層１３も選択的に除去し、ゲート電極２０とは別個の工程で、２０ｎｍのＡｕ・Ｇｅ膜／５ｎｍのＮｉ膜／３００ｎｍのＡｕ膜からなる三層構造膜等のアロイ系のオーミック電極を形成しても良いものであり、上記の第５の実施の形態のエミッタ電極４９及びコレクタ電極５１の場合も全く同様である。
【００８７】
また、上記の第４の実施の形態においてはＨＥＭＴとして説明しているが、ｉ型ＩｎＧａＡｓチャネル層３３をｎ型ＩｎＧａＡｓチャネル層に置き換えることによってＭＥＳＦＥＴとして動作させることが可能になり、本発明は、この様なＭＥＳＦＥＴも対象とするものである。
【００８８】
また、上記の各実施の形態においては、ＧａＳ層をターシャリブチルガリウムサルファキュベンを用いて成膜しているが、ターシャリブチルガリウムサルファキュベンに限られるものではなく、２〔（ｔＢｕ）2 Ｇａ（μ−ＳＨ）〕2 を用いても良いものである。
【００８９】
また、上記の各実施の形態においては、ピンニング効果の発現が著しいＧａＡｓの表面安定化を主目的としているが、上記の第４及び第５の実施の形態の様にＩｎＧａＰの表面安定化にも寄与するものであり、ピンニング効果の解除には直接関係がなくとも、Ｓによって表面のダングリング・ボンドをターミネートすることにより界面準位密度を低減することができるので、素子特性の向上に寄与することができるものであり、したがって、Ｉｎx Ａｌy Ｇａ1-x-y Ａｓw Ｐ1-W やＩｎx Ａｌy Ｇａ1-x-y Ａｓw Ｎ1-w で表される他のIII-Ｖ族化合物半導体の表面安定化にも用いることができるものである。
【００９０】
また、上記の各実施の形態においては、表面安定化を行う層をＧａＳ層として説明しているが、純粋なＧａＳ層に限られるものではなく、ＡｌＧａＳやＧａＳＳｅ等のIII-ＶＩ族化合物半導体でも良く、また、オーミック電極との固相拡散反応によって金属成分がドープまたは合金化されたＧａＳ層等でも良い。
【００９１】
また、上記の各実施の形態においては、ＧａＳ層を絶縁体として捉え、トンネル電流によって実効的にオーミック化するとしているが、必ずしも、純粋に絶縁性である必要はなく、上述のオーミック電極との固相拡散反応によって金属成分がドープされることによって多少の導電性を有していてもかまわないものである。
【００９２】
また、上記の各実施の形態におけるＧａＳ層の厚さとしては、２原子層〜２０ｎｍとしているが、熱的安定性を増すためには、５ｎｍ以上の膜厚であることがより望ましく、また、ＧａＳ層を除去してオーミック電極を形成する場合には、ＧａＳ層は純粋に絶縁体として作用するものであるので、２０ｎｍ以上の膜厚でも良いのである。
【００９３】
【発明の効果】
本発明によれば、ＧａＡｓ等の化合物半導体層の表面を少なくとも２原子層以上の厚さのＧａＳ層とＧａＮ層の２層構造膜で覆っているので、化合物半導体層の表面をその後の熱処理工程においても変化しないように安定化することができ、且つ、ＧａＮ層を用いることによって製造装置を共通化することができ、さらに、ＧａＳ層上に或いはＧａＮ層を介してオーミック電極を設けているので、オーミック電極のコンタクト抵抗を低減することができるとともに、エッチング工程を削減することができるので、化合物半導体装置の高性能化及び低コスト化に寄与するところが大きい。
【００９４】
特に、化合物半導体層としてＧａＡｓ層を用いた場合には、ピンニング効果を解除することができるとともに、良好な反転層を形成することができるので、化合物半導体ＭＩＳＦＥＴの実用化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態のＭＩＳＦＥＴの製造工程の説明図である。
【図３】本発明の第２の実施の形態のＭＩＳＦＥＴの断面図である。
【図４】本発明の第３の実施の形態のＭＩＳＦＥＴの断面図である。
【図５】本発明の第４の実施の形態のＨＥＭＴの断面図である。
【図６】本発明の第５の実施の形態のＨＢＴの断面図である。
【図７】ＧａＡｓにおけるピンニング効果とその防止法の説明図である。
【図８】従来の改良型ＭＩＳＦＥＴの構造とコンタクト抵抗率の説明図である。
【符号の説明】
１  半絶縁性化合物半導体基板
２  化合物半導体層
３  少なくともＧａＳを含む層
４  ＧａＮ層
５  ゲート絶縁膜
６  ゲート電極
７  ソース電極
８  ドレイン電極
１１  半絶縁性ＧａＡｓ基板
１２  ｐ- 型ＧａＡｓ層
１３  ＧａＳ層
１４  ＧａＮ層
１５  レジストパターン
１６  開口部
１７  レジストパターン
１８  Ｔｉ／Ｐｔ／Ａｕ層
１９  ゲート絶縁膜
２０  ゲート電極
２１  ソース電極
２２  ドレイン電極
２３  ＧａＮ層
２４  ＧａＳ層
２５  ゲート絶縁膜
２６  ＧａＮ層
２７  ゲート絶縁膜
３１  半絶縁性ＧａＡｓ基板
３２  ｉ型ＧａＡｓバッファ層
３３  ｉ型ＩｎＧａＡｓチャネル層
３４  ｎ型ＩｎＧａＰキャリア供給層
３５  ｎ+ 型ＧａＡｓコンタクト層
３６  ＧａＳ層
３７  ＧａＮ層
３８  ゲート電極
３９  ソース電極
４０  ドレイン電極
４１  半絶縁性ＧａＡｓ基板
４２  ｎ+ 型ＧａＡｓサブコレクタ層
４３  ｎ型ＧａＡｓコレクタ層
４４  ｐ+ 型ＧａＡｓベース層
４５  ｎ型ＩｎＧａＰエミッタ層
４６  ｎ+ 型ＧａＡｓエミッタキャップ層
４７  ＧａＳ層
４８  ＧａＮ層
４９  エミッタ電極
５０  ベース電極
５１  コレクタ電極
６１  半絶縁性ＧａＡｓ基板
６２  ｐ- 型ＧａＡｓチャネル層
６３  ＧａＳ層
６４  ＳｉＮ層
６５  ゲート絶縁膜
６６  ゲート電極
６７  ソース電極
６８  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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