(57)【特許請求の範囲】
【請求項１】
少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層と、前記絶縁層を被覆する半導体層とを有する複数の機能線と、
前記複数の機能線の相互の配置を固定する固定構造と、
前記複数の機能線のそれぞれの半導体層と重畳している部分と重畳していない部分とを有する第１および第２の導電層とを有しており、前記第１および第２の導電層によって画定された領域をチャネルとして前記それぞれの半導体層中に含む複数のトランジスタと、
を備えたトランジスタアレイ。
【請求項２】
前記絶縁層および前記半導体層が前記中心線の全周を実質的に覆っている請求項１に記載のトランジスタアレイ。
【請求項３】
前記中心線が金属からなる請求項１または２に記載のトランジスタアレイ。
【請求項４】
前記中心線は絶縁性の細線と、前記細線を被覆する導電性層とを有する請求項１または２に記載のトランジスタアレイ。
【請求項５】
前記中心線の直径が５〜１０００μｍである請求項１から４のいずれかに記載のトランジスタアレイ。
【請求項６】
前記半導体層が透明半導体から形成されている請求項１から５のいずれかに記載のトランジスタアレイ。
【請求項７】
前記半導体層を覆うように設けられた遮光層を更に有する請求項１から６のいずれかに記載のトランジスタアレイ。
【請求項８】
前記固定構造は、前記複数の機能線間の空間を充填する平坦化層を含む請求項１から７のいずれかに記載のトランジスタアレイ。
【請求項９】
前記中心線は長手方向に１００〜１０００ＭＰａの引張り強さを備えている請求項１から８のいずれかに記載のトランジスタアレイ。
【請求項１０】
前記絶縁層および前記半導体層が中心線を被覆するように形成されたあとに、前記複数の機能線が前記固定構造によって固定されている請求項１から９のいずれかに記載のトランジスタアレイ。
【請求項１１】
前記トランジスタのそれぞれは、前記第２の導電層に接続された第３の導電層を有し、前記第３の導電層は、前記半導体層と重畳している部分と重畳していない部分とを含んでおり、前記第１の導電層は、前記第２および第３の導電層によって挟まれている請求項１から１０のいずれかに記載のトランジスタアレイ。
【請求項１２】
前記複数の機能線のそれぞれは、長手方向と交わる方向に沿って前記半導体層を分離する複数の溝を有している請求項１１に記載のトランジスタアレイ。
【請求項１３】
少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層と、前記絶縁層を被覆する半導体層とを有する複数の機能線と、
前記複数の機能線の相互の配置を固定する固定構造と、
前記複数の機能線のそれぞれの半導体層と重畳している部分と重畳していない部分とを有する第１および第２の導電層とを有しており、前記第１および第２の導電層によって画定された領域をチャネルとして前記それぞれの半導体層中に含む複数のトランジスタと、
前記第１の導電層とそれぞれ電気的に接続された複数の画素電極と、
を含むアクティブマトリクス基板。
【請求項１４】
前記絶縁層および前記半導体層が前記中心線の全周を実質的に覆っている請求項１３に記載のアクティブマトリクス基板。
【請求項１５】
前記中心線が金属からなる請求項１３または１４に記載のアクティブマトリクス基板。
【請求項１６】
前記中心線は絶縁性の細線と、前記細線を被覆する導電性層とを有する請求項１３または１４に記載のアクティブマトリクス基板。
【請求項１７】
前記中心線の直径が５〜１０００μｍである請求項１３から１６のいずれかに記載のアクティブマトリクス基板。
【請求項１８】
前記半導体層が透明半導体から形成されている請求項１３から１７のいずれかに記載のアクティブマトリクス基板。
【請求項１９】
前記中心線は長手方向に１００〜１０００ＭＰａの引張り強さを備えている請求項１３から１８のいずれかに記載のアクティブマトリクス基板。
【請求項２０】
前記絶縁層および前記半導体層が中心線を被覆するように形成されたあとに、前記複数の機能線が前記固定構造によって固定されている請求項１３から１９のいずれかに記載のアクティブマトリクス基板。
【請求項２１】
前記トランジスタのそれぞれは、前記第２の導電層に接続された第３の導電層を有し、前記第３の導電層は、前記半導体層と重畳している部分と重畳していない部分とを含んでおり、前記第１の導電層は、前記第２および第３の導電層によって挟まれている請求項１３から２０のいずれかに記載のアクティブマトリクス基板。
【請求項２２】
前記複数の機能線のそれぞれは、長手方向と交わる方向に沿って前記半導体層を分離する複数の溝を有している請求項２１に記載のアクティブマトリクス基板。
【請求項２３】
前記固定構造は、前記複数の機能線間の空間を充填する平坦化層を含む請求項１３から２２のいずれかに記載のアクティブマトリクス基板。
【請求項２４】
前記固定構造は基板と接着層とを有し、前記接着層によって前記複数の機能線が基板上に固定されている請求項１３から２２のいずれかに記載のアクティブマトリクス基板。
【請求項２５】
前記基板は、その表面に複数の溝を有し、前記複数の機能線の少なくとも一部が前記複数の溝にそれぞれ埋設されるように前記接着層により前記基板に固定されている請求項２４に記載のアクティブマトリクス基板。
【請求項２６】
前記接着層は遮光物質を含んでいる請求項２５に記載のアクティブマトリクス基板。
【請求項２７】
前記平坦化層は遮光物質を含んでいる請求項２３に記載のアクティブマトリクス基板。
【請求項２８】
表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層とを有する複数の補助容量線を更に有し、前記複数の補助容量線が、前記複数の画素電極の下方に重畳されている請求項１３から２７のいずれかに記載のアクティブマトリクス基板。
【請求項２９】
前記基板が弾性を有するプラスチックからなる請求項２４に記載のアクティブマトリクス基板。
【請求項３０】
前記第２の導電層は信号線である請求項１３から２９のいずれかに記載のアクティブマトリクス基板。
【請求項３１】
前記第２の導電層は基準電位供給線である請求項１３から２９のいずれかに記載のアクティブマトリクス基板。
【請求項３２】
少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層と、前記絶縁層を被覆する半導体層とを有する複数の機能線を用意する工程と、
前記複数の機能線の相互の配置を固定構造により固定する工程と、
前記複数の機能線のそれぞれの半導体層と重畳している部分と重畳していない部分とを有する第１および第２の導電層を設けることによって、前記第１および第２の導電層によって画定された領域をチャネルとして前記それぞれの半導体層中に含む複数のトランジスタを形成する工程と、
を包含するトランジスタアレイの製造方法。
【請求項３３】
少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層と、前記絶縁層を被覆する半導体層とを有する複数の機能線を用意する工程と、
前記複数の機能線の相互の配置を固定構造により固定する工程と、
前記複数の機能線のそれぞれの半導体層と重畳している部分と重畳していない部分とを有する第１および第２の導電層を設けることによって、前記第１および第２の導電層によって画定された領域をチャネルとして前記それぞれの半導体層中に含む複数のトランジスタを形成する工程と、
前記複数のトランジスタの第１の導電層とそれぞれ電気的に接続された複数の画素電極を形成する工程と、
を包含するアクティブマトリクス基板の製造方法。
【請求項３４】
前記複数のトランジスタの第１の導電層と前記複数の画素電極は同時に形成される請求項３３に記載のアクティブマトリクス基板の製造方法。
【請求項３５】
前記配置を固定する工程は、接着層を介して前記複数の機能線を基板に固定する工程と、
前記複数の機能線間の空間の少なくとも一部を平坦化層によって充填する工程と、
を包含する請求項３３または３４に記載のアクティブマトリクス基板の製造方法。
【請求項３６】
表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層とを有する複数の補助容量線を用意する工程を更に有し、前記配置を固定する工程は、
塑性変形し得る層に前記複数の機能線および前記補助容量線を押し付けて所定の深さだけそれぞれ埋没させる工程と、
前記複数の機能線および前記補助容量線が前記塑性変形し得る層から露出した部分を基板上に設けられた硬化性樹脂に埋没させる工程と、
前記硬化性樹脂を硬化させたあと、前記塑性変形し得る層を除去する工程と、
を包含する請求項３３または３４に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置、有機EL表示装置、X線センサ、メモリ素子などに用いるトランジスタアレイおよびアクティブマトリクス基板ならびにその製造方法に関する。また、本発明は、トランジスタアレイの製造に用いられる機能線、トランジスタアレイを用いた半導体装置、およびアクティブマトリクス基板を用いた表示装置にも関する。
【０００２】
【従来の技術】
半導体薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴと略す）を駆動素子に用いたアクティブマトリクス型の液晶表示装置は、従来のＣＲＴ（Cathode Ray Tube）と比較して、同等以上の表示品質を備えている。また、薄型、軽量、高精彩、低消費電力であるという特徴も備えており、大画面の表示装置を作製することも可能である。このため、現在あらゆる分野において、アクティブマトリクス型の液晶表示装置が、従来のＣＲＴに替わる次世代画像表示装置として使用されている。表示媒体として有機ＥＬを用いた有機EL表示装置なども次世代の画像表示装置として近年脚光を浴びている。
【０００３】
こうした画像表示装置を、従来のＣＲＴに替わるものとしてだけではなく、電子ペーパなど、紙に印刷された印刷物の代替物として用いることが検討されている。このため、折り曲げたり、丸めたりしても壊れず、持ち運びが可能なフレキシブルディスプレイとして、こうした画像表示装置を構成することが求められている。
【０００４】
フレキシブルディスプレイを液晶表示装置や有機ＥＬ表示装置などの技術を用いて実現するには、従来の基板材料であるガラスなどに替えて、常温において変形しうるプラスチックやステンレスなどを基板材料として用いる必要がある。
【０００５】
こうした材料は、高い熱に弱い。高い温度に曝されることによって、プラスチックなどからなる基板は、劣化したり、脱ガスを生じたり、変形や反りを生じてしまう。また、耐熱性プラスチックやステンレスを基板材料として用いた場合でも、基板と基板上に形成される薄膜との熱膨張係数の差異によって、基板が変形したり、反りをおこしてしまう。したがって、これらの悪影響を避けるためには、こうした材料の基板が２００℃より高い温度に晒されないようにする必要がある。
【０００６】
しかしながら、従来の画像表示装置の製造に用いられているプロセスのなかには、処理温度が２００℃を超えるものがある。例えば、画像表示装置のスイッチング素子として用いられるアモルファスＴＦＴの製造工程において、ゲート絶縁膜およびシリコン膜は、通常、３００℃以上で形成される。したがって、耐熱性プラスチックやステンレスを基板材料として用いる場合には、従来の製造プロセスをそのまま用いることはできないという問題が生じる。
【０００７】
プラスチックやステンレスなどを基板材料として用いるために、ゲート絶縁膜およびシリコン膜を２００℃以下の温度で形成して、画像表示装置を作製することが考えられる。しかし、この場合、良質なゲート絶縁膜やシリコン膜（特に耐圧のある膜）を得ることが極めて難しく、特に、ＴＦＴをこのような膜で作製した場合、長時間の動作によって、しきい値が大きくずれてしまうという問題が生じる。
【０００８】
また、近年、ポリシリコンＴＦＴを用いた液晶表示装置の開発が盛んになされている。この画像表示装置の特徴の一つは、画像表示素子の駆動信号を制御する素子がガラス上に作りこまれている点にある。これによってアモルファスシリコンＴＦＴを用いた液晶表示装置と比較して、高精細の画像表示装置を作成することができる。
【０００９】
しかしながら、ポリシリコンTFTでは、駆動用ドライバ（ＣＭＯＳインバータなど)を形成する為に、典型的には１００ｃｍ2／Ｖ・ｓを超える電子移動度をもつ多結晶シリコンが必要となる。このような多結晶シリコンをガラス基板上に形成することは容易ではない。例えば、レーザーアニールなどの特殊な方法を用いて、ガラス基板の温度を６００℃以下に保ったまま、ガラス上のシリコンを融解するなどの方法を取らなければならない。したがって、このような高温処理を必要とする技術をプラスチックやステンレスなどを基板材料として用いた画像表示装置に適用することは困難である。
【００１０】
こうした問題を解決するために、特開平１０―９１０９７号公報は、導電線の全表面に絶縁膜、シリコン膜およびオーミック接触用ｎ+膜を順に積層することによって、多数のトランジスタが長手方向に形成された導電線を作製し、この導電線を用いて表示装置を作製することを開示している。この技術によれば、高温処理を要するゲート絶縁膜およびシリコン膜は導電線に形成され、その後、これらの膜が形成された導電線が基板に接着されるため、基板は高温に晒されることがない。したがって、プラスチック基板などの低歪点の基板を用いることができると記載している。
【００１１】
多数のトランジスタが長手方向に形成された線材を用いて表示装置を作製する技術は、特開平９―２０３９１０号公報にも開示されている。
【００１２】
【発明が解決しようとする課題】
上述の従来技術では、まず、金属線の全周に絶縁膜および半導体膜を形成した後、半導体膜を覆うようにｎ+膜を形成する。次に、ｎ+膜を通常のフォトリソグラフィプロセスなどでパターニングすることにより、ｎ+層からなるソース領域およびドレイン領域を形成し、多数のトランジスタを金属線に沿って形成する。その後、基板上に金属線を接着し、ソース領域およびドレイン領域をソースおよび画素電極と接続している。
【００１３】
この場合、金属線上のパターニングされた全てのｎ+層を、金属配線で接続する必要がある。金属線上にパターニングされたｎ+層の全てを正確に接続するためには、１０００本程度かそれ以上の金属配線を基板に対して全て位置ずれ無く配置しなければならない。これを実現するのは、製造上かなり困難である。
【００１４】
例えば、図７３に示されているように、ソース領域およびドレイン領域であるｎ+層５０１、チャネル部５０２を有するトラジスタ５０３が設けられた金属線５０４をソース配線５０５およびドレイン電極５０６に対して配置する場合を考える。ｎ+層５０１の長さが各々20μｍであり、ソース配線５０５およびドレイン電極５０６の端からチャネル部５０２までの長さがそれぞれ５μｍであり、チャネル長が５μｍであると仮定する。これらの寸法は、典型的な従来のＴＦＴの設計ルールとおなじであり、特開平９―２０３９１０号公報において開示されている設計例の値ともほぼ同等のものである。
【００１５】
もし金属配線５０４の配置が設計した位置から全くずれていなければ、図７３に示されているように、ソース配線５０５およびドレイン電極５０３は、チャネル部５０２の端部から５μｍのマージンをあけて金属配線５０４上のｎ+層５０１上に形成される。しかしながら、もし１０００本程度ある金属配線５０４の1本が５μｍ以上設計した位置からずれてしまうと、その金属配線５０４上の、全てのトランジスタの実効的なチャネル長が変化してしまい、特性が他の金属配線５０４上のトランジスタとは異なってしまう。また、図７４に示すように、金属配線５０４の位置が設計した位置から１０μｍ以上ずれてしまうと、ソース−ドレイン間のリーク不良となるため、その金属配線５０４上のすべてのトランジスタは欠陥（ライン状欠陥）となってしまう。このような問題は、特開平１０―９１０９７号公報に開示されている技術にもあてはまる。
【００１６】
このように、上述の従来技術によれば、たった1本の金属配線の位置ずれがその金属配線上のすべてのトランジスタに影響してライン状欠陥となり、その表示装置自体が修正不可能な欠陥品としてなってしまうおそれがあった。
【００１７】
更に、特開平９−２０３９１０号公報は、平坦化などの目的で、ソース配線やドレイン電極の一部を除いた全面を有機絶縁膜で覆うことを開示している。具体的には、図７５に示すように、ソース配線５０５およびドレイン電極５０６を覆うように有機絶縁膜５０８が設けられ、有機絶縁膜５０８には、ソース配線５０５およびドレイン電極５０６の一部を露出させるようにコンタクトホール５０７が形成されている。そして、コンタクトホール５０７を介してトランジスタ５０３のｎ+層５０１がソース配線５０５およびドレイン電極５０６と接続されるよう金属線５０４が配置されている。この場合、図７６に示すように、コンタクトホール５０７の位置が設計の位置からずれてしまうと、仮にソース配線５０５およびドレイン電極５０６と金属線５０４との配置が適切であっても、金属線５０４とソース配線５０５およびドレイン電極５０６とは電気的な接続ができなくなってしまう。言い換えれば、この場合、金属線５０４とコンタクトホール５０７とソース配線５０５およびドレイン電極５０６との間で位置合わせが必要となる。
【００１８】
薄膜技術を用いてガラス基板上に形成される従来のＴＦＴを備えた液晶表示装置の場合、このような位置合わせは、困難ではないこともある。しかし、平坦化のために厚い有機絶縁膜５０８を用いる場合や、プラスチック基板であるため、吸水や熱による変形がある場合には、精度良く位置合わせを行うことは非常に困難である。
【００１９】
本発明は、上述する問題を解決するものであり、その目的は、常温において弾性変形しうる基板上に複数のトランジスタが位置合わせずれを起こすことなく配置されたアクティブマトリクス基板およびそれを用いた表示装置を提供することにある。また、複数のトランジスタが位置合わせずれを起こすことなく配置されたトランジスタアレイおよびそれを用いた半導体装置を提供することにある。また、そのようなトランジスタアレイおよびアクティブマトリクス基板を製造する方法ならびに、そのようなトランジスタアレイに用いられる機能線を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の機能線は、少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する第１の絶縁層と、前記第１の絶縁層を被覆する半導体層と、前記半導体層を被覆する第２の絶縁層とを有している。
【００２１】
ある実施形態では、前記第１の絶縁層、前記半導体層および前記第２の絶縁層は前記中心線の全周を実質的に覆っている。
【００２２】
ある実施形態では、前記中心線は金属から形成されていてもよい。あるいは、前記中心線は絶縁性の細線と、前記細線を被覆する導電性層とを有している。
【００２３】
ある実施形態では、前記中心線の直径は５〜１０００μｍであることが好ましく、前記第２の絶縁層は１０ｎｍ以上の厚さを有していることが好ましい。前記半導体層は透明半導体から形成されている。
【００２４】
ある実施形態では、機能線は、前記第２の絶縁層を覆うように設けられた遮光層を更に有している。前記第２の絶縁層が遮光性を備えていてもよい。
【００２５】
本発明のトランジスタアレイは、少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層と、前記絶縁層を被覆する半導体層とを有する複数の機能線と、前記複数の機能線の相互の配置を固定する固定構造と、前記複数の機能線のそれぞれの半導体層と重畳している部分と重畳していない部分とを有する第１および第２の導電層とを有しており、前記第１および第２の導電層によって画定された領域をチャネルとして前記それぞれの半導体層中に含む複数のトランジスタとを備えている。前記トランジスタアレイの機能線は上記機能線の特徴を備えていてもよい。
【００２６】
ある実施形態では、前記固定構造は、前記複数の機能線間の空間を充填する平坦化層を含んでいてもよく、前記中心線は長手方向に１００〜１０００ＭＰａの引張り強さを備えている。
【００２７】
前記絶縁層および前記半導体層が中心線を被覆するように形成されたあとに、前記複数の機能線が前記固定構造によって固定されていることが好ましい。
【００２８】
ある実施形態では、前記トランジスタのそれぞれは、前記第２の導電層に接続された第３の導電層を有し、前記第3の導電層は、前記半導体層と重畳している部分と重畳していない部分とを含んでおり、前記第1の導電層は、前期第2および第3の導電層によって挟まれていてもよい。また、前記複数の機能線のそれぞれは、長手方向と交わる方向に沿って前記半導体層を分離する複数の溝を有している。
【００２９】
本発明のアクティブマトリクス基板は、少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層と、前記絶縁層を被覆する半導体層とを有する複数の機能線と、前記複数の機能線の相互の配置を固定する固定構造と、前記複数の機能線のそれぞれの半導体層と重畳している部分と重畳していな部分とを有する第１および第２の導電層とを有しており、前記第１および第２の導電層によって画定された領域をチャネルとして前記それぞれの半導体層中に含む複数のトランジスタと、前記第１の導電層とそれぞれ電気的に接続された複数の画素電極とを含んでいる。
【００３０】
ある実施形態では、前記アクティブマトリクス基板は上記トランジスタアレイの特徴をそなえている。
【００３１】
ある実施形態では、また、前記固定構造は基板と接着層とを有し、前記接着層によって前記複数の機能線が基板上に固定されている。
【００３２】
ある実施形態では、前記基板は、その表面に複数の溝を有し、前記複数の機能線の少なくとも一部が前記複数の溝にそれぞれ埋設されるよう前記接着層により前記基板に固定されている。前記接着層は遮光物質を含んでいてもよく、前記平坦化層接着層は遮光物質を含んでいてもよい。
【００３３】
ある実施形態では、また、アクティブマトリクス基板は、表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層とを有する複数の補助容量線を更に有し、前記複数の補助容量線が、前記複数の画素電極の下方に重畳されている。
【００３４】
ある実施形態では、前記基板が弾性を有するプラスチックから形成されていおり、前記第２の導電層は信号線である。あるいは、前記第２の導電層は基準電位供給線である。
【００３５】
本発明のアクティブマトリクス基板は、複数の画素電極を有する画素領域と、前記複数の画素を駆動するための駆動回路とを有するアクティブマトリクス基板であって、前記駆動回路は、中心線と、前記中心線の表面を被覆する半導体層と、前記半導体層を被覆する絶縁層と、前記絶縁層の表面に設けられた少なくとも１つのゲート電極とを有し、前記ゲート電極により画定されたｐ型チャネルを前記半導体層に有するＰＭＯＳトランジスタを備えたｐ型機能線と、中心線と、前記中心線の表面を被覆する半導体層と、前記半導体層を被覆する絶縁層と、前記絶縁層の表面に設けられた少なくとも１つのゲート電極とを有し、前記ゲート電極により画定されたｎ型チャネルを前記半導体層に有するＮＭＯＳトランジスタを備えたｎ型機能線と、前記ｐ型機能線と前記ｎ型機能線との相互の配置を固定する固定構造と、ＣＭＯＳ素子を形成するよう前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタを接続する配線とを含んでいる。
【００３６】
また、本発明のアクティブマトリクス基板は、複数の画素電極を有する画素領域と、前記複数の画素を駆動するための駆動回路とを有するアクティブマトリクス基板であって、前記駆動回路は、ホイル状基板と、前記ホイル基板により保持されており、ＣＭＯＳ素子を形成するよう接続されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタとを含んでいる。
【００３７】
ある実施形態では、前記画素領域は、少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層と、前記絶縁層を被覆する半導体層とを有する複数の機能線と、前記複数の機能線の相互の配置を固定する固定構造と、前記複数の機能線のそれぞれの半導体層と重畳している部分と重畳していな部分とを有する第１および第２の導電層とを有しており、前記第１および第２の導電層によって画定された領域をチャネルとして前記それぞれの半導体層中に含む複数のトランジスタと、前記第１の導電層とそれぞれ電気的に接続された複数の画素電極とを含んでいる。
【００３８】
本発明の半導体装置は、上記トランジスタアレイを備えている。
【００３９】
また、本発明の表示装置は、上記アクティブマトリクス基板と、対向基板と、それらにはさまれた表示媒体層とを有している。
【００４０】
また、本発明のトランジスタアレイの製造方法は、少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層と、前記絶縁層を被覆する半導体層とを有する複数の機能線を用意する工程と、前記複数の機能線の相互の配置を固定構造により固定する工程と、前記複数の機能線のそれぞれの半導体層と重畳している部分と重畳していない部分とを有する第１および第２の導電層を設けることによって、前記第１および第２の導電層によって画定された領域をチャネルとして前記それぞれの半導体層中に含む複数のトランジスタを形成する工程とを包含している。
【００４１】
また、本発明のアクティブマトリクス基板の製造方法は、少なくとも表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層と、前記絶縁層を被覆する半導体層とを有する複数の機能線を用意する工程と、前記複数の機能線の相互の配置を固定構造により固定する工程と、前記複数の機能線のそれぞれの半導体層と重畳している部分と重畳していない部分とを有する第１および第２の導電層を設けることによって、前記第１および第２の導電層によって画定された領域をチャネルとして前記それぞれの半導体層中に含む複数のトランジスタを形成する工程と、前記複数のトランジスタの第１の導電層とそれぞれ電気的に接続された複数の画素電極を形成する工程とを包含している。
【００４２】
ある実施形態では、前記複数のトランジスタの第１の導電層と前記複数の画素電極は同時に形成されている。また、前記配置を固定する工程は、接着層を介して前記複数の機能線を基板に固定する工程と、前記複数の機能線間の空間の少なくとも一部を平坦化層によって充填する工程とを包含している。
【００４３】
ある実施形態では、また、本発明のアクティブマトリクス基板の製造方法は、表面が導電性を有する中心線と、前記中心線の表面を被覆する絶縁層とを有する複数の補助容量線を用意する工程を更に有し、前記配置を固定する工程は、塑性変形し得る層に前記複数の機能線および前記補助容量線を押し付けて所定の深さだけそれぞれ埋没させる工程と、前記前記複数の機能線および前記補助容量線が前記塑性変形し得る層から露出した部分を基板上に設けられた硬化性樹脂に埋没させる工程と、前記硬化性樹脂を硬化させたあと、前記塑性変形し得る層を除去する工程とを包含している。
【００４４】
また、本発明のアクティブマトリクス基板の製造方法は、中心線と、前記中心線の表面を被覆する半導体層と、前記半導体層を被覆する絶縁層と、前記絶縁層の表面に設けられた少なくとも１つのゲート電極とを有し、前記ゲート電極により画定されたｐ型チャネルを前記半導体層に有するＰＭＯＳトランジスタを備えたｐ型機能線と、中心線と、前記中心線の表面を被覆する半導体層と、前記半導体層を被覆する絶縁層と、前記絶縁層の表面に設けられた少なくとも１つのゲート電極とを有し、前記ゲート電極により画定されたｎ型チャネルを前記半導体層に有するＮＭＯＳトランジスタを備えたｎ型機能線とを用意し、これら相互の配置を固定する工程と、ＣＭＯＳ素子を形成するよう前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタを接続する配線を形成する工程とを包含している。
【００４５】
【発明の実施の形態】
以下に、本発明による機能線、トランジスタアレイ、アクティブマトリクス基板、半導体装置、表示装置、ならびにトランジスタアレイおよびアクティブマトリクス基板の製造方法の実施形態について説明する。
【００４６】
（第１の実施形態）
以下にまず本発明による機能線の実施形態を説明する。
【００４７】
図1に示すように、本発明による機能線１は、中心線２と、中心線の表面を被覆する第１の絶縁層３と、第１の絶縁層３を被覆する半導体層４と、半導体層４を被覆する第２の絶縁層５とを有している。図１には、機能線１の断面が同心状構造を備えているように描かれているが、偏心していてもよい。また、本願明細書において、「被覆」とは、所定の領域の全体を覆う場合および一部分を覆う場合の両方を意味するものと定義する。
【００４８】
中心線２は少なくとも表面が導電性を有しておればよい。例えば、中心線２が金属から形成されていてもよいし、絶縁性の細線および細線を被覆するように設けられた金属などからなる導電性層から形成されていてもよい。中心線２の断面は、図１に示されるような円形であってもよいし、楕円、三角形、矩形、多角形などであってもよい。中心線は、５〜１０００μｍの直径を有していて、長手方向に１００〜１０００ＭＰａの引張り強さを備えていることが好ましい。
【００４９】
中心線２として種々の材料が選択可能であるが、中心線１の表面を被覆する第１の絶縁層３、半導体層４および第２の絶縁層５を形成する温度において、変形や変質が起きない材料を選択する必要がある。また、中心線１、絶縁層３、半導体層４および第２の絶縁層５の線膨張率が大きく異ならないことが好ましい。
【００５０】
第１の絶縁層３は、酸化シリコン、窒化シリコンなど半導体装置において絶縁膜として用いられる種々の材料から形成される。後述するように、中心線２をゲート電極として用いる場合、第１の絶縁層３はゲート絶縁膜として機能する。この場合、第１の絶縁層３は、緻密で高い耐圧を備えていることが好ましい。
【００５１】
半導体層４の厚みは、１０〜３００ｎｍであることが好ましい。また、機能線１の長手方向に半導体層を分離する溝などが無く、長手方向に連続して設けられていることが好ましい。半導体層４の材料としては、シリコンやガリウム砒素など種々の半導体材料を選択できる。また、酸化亜鉛などの可視光に対して透明である透明半導体から半導体層４を形成してもよい。透明半導体は、通常の可視光が照射されても抵抗率の変化がおきにくく、光照射による劣化が少ない。したがって、透明半導体を半導体層４に用いれば、光が照射しても、リーク不良を起こしたり、半導体特性が劣化したりしにくい機能線１が得られる。
【００５２】
第２の絶縁層５は、半導体層４を保護する目的で設けられている。大気中の酸素や水分などから半導体層４を確実に保護するためには、第２の絶縁層５は１０ｎｍ以上の厚みを有していることが好ましい。
【００５３】
図２に示すように機能線１は、第２の絶縁層５を更に被覆する遮光層６を備えていてもよい。あるいは、図１の機能線１において、第２の絶縁層５に遮光性物質を添加するなどして、第２の絶縁層に遮光性を付与してもよい。
【００５４】
上記構造によれば、中心線２の材料を適切に選ぶことによって、第２の絶縁層５や半導体層４を、例えば４００〜６００℃で形成することが可能である。したがって、緻密で高い耐圧を備えた酸化シリコン膜や窒化シリコン膜を第２の絶縁層５として形成し、電子移動度の大きな多結晶シリコンを半導体層４として形成することができる。
【００５５】
半導体装置の製造において、この機能線１をゲート絶縁膜および半導体層を含む構造として基板等に固定すれば、ゲート絶縁膜および半導体層の形成に必要な高温処理に基板を晒すことが避けられる。したがって、高温では変形してしまうような材料を基板として用いて半導体装置を作製することが可能となる。
【００５６】
また、本発明の機能線１の半導体層４には、半導体層４が機能すべき半導体素子の領域が画定されておらず、機能線１を基板等に固定してから、半導体層４を用いた半導体素子の領域を画定することができる。言い換えれば、機能線１を基板に固定する際、少なくとも機能線１の長手方向に対して基板と機能線１とを位置合わせする必要がない。したがって、機能線１により形成される半導体素子と基板等との位置合わせが不要となる。
【００５７】
また、半導体層４の外周を第２の絶縁層５が覆っているため、半導体層４は劣化したり、酸化したりすることがなく、安定している。このため、機能線１を大気中で保管することも可能である。
【００５８】
機能線１は、例えば、図３に示すロール式成膜装置１０によって製造することができる。ロール式成膜装置１０は、中心線２が巻きつけられた送り出しロールロール１１と、回収ロール１２と、これらの間に配置された第１から第３の成膜室１３、１４および１５とを備えている。本実施形態では、中心線２として銅線が用いられ、第１から第３の成膜室１３、１４および１５では、窒化シリコン膜、アモルファスシリコン膜および窒化シリコン膜がプラズマＣＶＤ（ＰＥＣＶＤ）法により形成される。（減圧あるいは大気圧）熱ＣＶＤ法、真空蒸着法、スパッタ法など他の従来の薄膜製造技術を用いて機能線１を構成する膜を製造してもよい。
【００５９】
図示していないが、送り出しロール１１、回収ロール１２および第１〜第３の成膜室１３〜１５は、隔壁や扉などで、外部から遮断された構造になっており、通常の真空成膜装置のように排気ポンプやプロセスガスが接続されている。また、送り出しロール１１および回収ロール１２がそれぞれ収められるロール室（図示していない）と第１〜第３の成膜室１３〜１５との間には、中心線２あるいは機能線１が十分通れる程度の高さ（例えば約５ｍｍ）を有する通路で接続されている。ロール室と第１成膜室１３および第２の成膜室５との間は差動排気によって、圧力差が作れるようになっている。第１〜第３の成膜室１３〜１５では、空気中の水分や酸素と反応するモノシランガスなどがプロセスガスとして用いられるので、第１〜第３の成膜室１３〜１５の圧力をロール室よりも常に低くしておくことが好ましい。これによって、プロセスガスがロール室に残留したり、ロール室へ漏れ出すのを防ぐことができる。また、ロール室において膜が形成されるのを防ぐことができる。
【００６０】
なお、図３に示すロール式成膜装置１０は送り出しロール１１および回収ロール１２をそれぞれ１つずつ備えているが、複数の送り出しロール１から中心線２を送り出して、複数の回収ロール１２で巻き取ってもよい。
【００６１】
本実施形態では、直径１０μｍの銅線を中心線１として用いる。２００本の中心線２が巻きつけられた送り出しロール１１を用意し、ほぼ平行な状態で第１〜第３の成膜室１３〜１５を通過するように中心線２を配置し、中心線２の先端を回収ロール１２に取り付ける。そして、ロール式成膜装置１０内を真空に排気したあと、第１〜第３の成膜室１３〜１５へ５ｍ／ｍｉｎの速度で中心線２を送り出しながら成膜を行う。第１〜第３の成膜室１３〜１５で形成される窒化シリコン膜、アモルファスシリコン膜および窒化シリコン膜の成膜速度をそれぞれ、５００ｎｍ／ｍｉｎ、５０ｎｍ／ｍｉｎおよび５００ｎｍ／ｍｉｎとし、第１〜第３の成膜室１３〜１５の中心線２が送り出される方向の幅をそれぞれ３ｍ、４ｍおよび２ｍとすれば、第１の絶縁層３、半導体層４および第２の絶縁層５（図１）の厚みは３００ｎｍ、４０ｎｍおよび２００ｎｍとなる。
【００６２】
このロール式成膜装置１０を用いて１日に１０００分間機能線１を製造した場合、製造される機能線１の長さは、１台のロール式成膜装置１０につき１０００ｋｍになる。機能線１を液晶表示装置のスイッチング素子として用いる場合、この長さの機能線１から１０００台の４５型ハイビジョンテレビを製造することができる。
【００６３】
上記方法により製造された機能線１は、例えば、以下のような方法により、基板に固定される。
【００６４】
本実施形態では、機能線１は、まず粘着性フィルムに貼り付けられ、その後、粘着性フィルムが基板に貼り付けられる。図４に示すように、貼り付け装置１６において、ロール１２から送り出された機能線１は、ロール１９および２０の間において、ロール１８から送り出された接着剤付きのフィルム１７に押し付けられ接着される。このとき、機能線１の間隔は所望の値になるよう調整される。機能線１が貼り付けられた接着剤付きのフィルム１７は、ロール２１に巻き取られる。このような装置は、例えば特開平６―９６６３１号公報に開示されている。接着剤付きのフィルム１７に機能線１が貼り付けられる前に、黒色樹脂形成装置２１によって、黒色樹脂を塗布、乾燥させて、機能線１の第２の絶縁層５を覆うように遮光層６（図２）を設けてもよい。
【００６５】
フィルム１７上に貼り付けられた機能線１は、図５に示すように、ラミネート装置２２を用いて、耐熱性プラスチック基板２３に貼り付けられる。ラミネート装置２２は公知のドライフィルムラミネート装置などの技術を応用したものである。ラミネート装置２２において、ロール２１から機能線１の貼付されたフィルム１７が送り出されるとともに、耐熱性プラスチック基板２３がローラ２４により運ばれてくる。ローラ２５によって、機能線１が貼付されたフィルム１７を基板２３に押し付け、フィルム１７が耐熱性プラスチック基板２３に貼り付けられる。その後、カッター２６を用いて、耐熱性プラスチック基板２３の大きさに合わせてフィルム１７を切断することにより、機能線１が固定された耐熱性プラスチック基板２７が完成する。
【００６６】
上記実施形態では、機能線１は、フィルム１７を介して耐熱性プラスチック基板２３に固定されていた。しかし、機能線１の基板への固定はこの方法に限るものではない。例えば、ラミネート装置２２において、機能線１が貼付された面を耐熱性プラスチック基板２３に対向するようにフィルム１７保持し、機能線１を耐熱性プラスチック基板２３に転写させてもよい。あるいは、機能線１が巻き取られたロール１２から機能線１を送り出して、耐熱性プラスチック基板２３に直接接着等により固定してもよい。また、機能線１が貼付されたフィルム１７を基板として用い、表示装置を作製することも可能である。
【００６７】
（第２の実施形態）
以下に本発明によるトランジスタアレイおよびアクティブマトリクス基板の実施形態について説明する。
【００６８】
本発明によるアクティブマトリクス基板は複数のトランジスタが配列されたトランジスタアレイを含み、複数のトランジスタのそれぞれに画素電極が接続された構造を有している。図６は、本発明によるアクティブマトリクス基板３０の一画素分を平面的に示しており、図７および８は図６におけるＡ−Ａ断面およびＢ−Ｂ断面をそれぞれ示している。アクティブマトリクス基板３０は、図６に示される構造が図において左右および上下に繰り返された構造を備えている。
【００６９】
アクティブマトリクス基板３０の各画素は、機能線３１と、機能線３１の一部に形成されたトランジスタ３２と、トランジスタ３２に接続された画素電極３３とを含んでいる。
【００７０】
機能線３１は、接着層３９を介してプラスチックからなる基板４０に固定されている。更に、図において左右に隣接する画素の機能線３１との間は平坦化層４１によって充填されている。これにより、複数の機能線３１は相互の配置が固定される。また、機能線３１の上部と、機能線３１の周囲との段差が緩和されている。
【００７１】
機能線３１は、炭素繊維からなる細線３４とその表面を覆うＴａからなる導電層３５とを含む中心線３６と、窒化シリコンからなる第１の絶縁層３７およびアモルファスシリコンからなる半導体層３８とを含んでいる。機能線３１は、第１の実施形態で説明した特徴を備えていることが好ましい。本実施形態では、第２の絶縁層をあらかじめ除去したものを用いる。機能線３１のこれらの構造は、機能線３１相互の配置が固定されるまえ、具体的には、機能線が基板４０に固定する前に形成される。
【００７２】
トランジスタ３２は、ドレイン電極４３および信号線４２を第１および第２の導電層として有している。ドレイン電極４３は画素電極３３から延びており、画素電極３３とは電気的に接続されている。本実施形態では、ドレイン電極４３と画素電極３３とは一体に形成されているが、別々に形成して、電気的に接続さてもよい。信号線４２およびドレイン電極４３は、半導体層３８の平坦化層４１から露出した部分と重畳し、電気的に接続されている部分と、平坦化層４１上に設けられており、平坦化層４１に支持されている部分とを含んでいる。信号線４２およびドレイン電極４３の平坦化層４１に支持されている部分は、したがって半導体層３８とは重畳していない。
【００７３】
信号線４２、ドレイン電極４３および画素電極３３はそれぞれｎ+層４２ａ、４３ａ、３３ａおよびタンタルからなる金属層４２ｂ、４３ｂ、３３ｂを含んでいる。ｎ+層４２ａおよび４３ａは、半導体層３８と信号線４２およびドレイン電極４３とが良好なオーミック接触を形成し得るために設けられている。信号線４２およびドレイン電極４３を形成する材料と半導体層３８の材料とを適切に選択することによって、低抵抗のオーミック接触が形成される場合にはｎ+層４２ａおよび４３ａは不要である。例えば、酸化亜鉛はある種の金属との間に低抵抗なオーミック接触を形成するので、半導体層３８酸化亜鉛から形成する場合には、ｎ+層４２ａおよび４３ａは設けなくてもよい。あるいは、２００℃以下の温度において溶融し、半導体層３８と合金化するような材料をｎ+層４２ａおよび４３ａの替わりに用いてもよい。
【００７４】
信号線４２およびドレイン電極４３によって画定された半導体層３８中の領域４４は、トランジスタ３２のチャネルとなる。また、機能線３１の中心線３６および第１の絶縁層３７がそれぞれ、ゲート電極およびゲート絶縁膜となる。
【００７５】
上記構造から明らかなように、第１および第２導電層となるドレイン電極４３および信号線４２は、機能線３１が基板４０に固定され、平坦化層４１が設けられた後に形成される。トランジスタのチャネルもこのとき初めて画定される。
【００７６】
画素電極３３の下には保持容量線４５が設けられている。保持容量線４５は、炭素繊維からなる細線４６とその表面を覆うＴａ膜４７とからなる中心線４８と、窒化シリコンからなる絶縁層４９とを含んでいる。そして、画素電極３３のｎ+層３３ａと保持容量線４５のＴａ膜４７とに挟まれた絶縁層４９により、保持容量５０が形成される。
【００７７】
図９は、アクティブマトリクス基板３０全体を等価回路で示したものである。複数の画素電極３３は、それぞれトランジスタ３２のドレイン電極４３に接続される。一方、トランジスタ３２のソース電極は信号線４２が兼ねており、複数の信号線４２がトランジスタ３２のソース電極に接続されることになる。トランジスタ３２のゲート電極は、機能線３1の中心線３６が兼ねており、中心線３６は、アクティブマトリクス基板３０において走査線として機能する。また、画素電極３３には保持容量５０が接続されている。
【００７８】
走査線となる中心線３６および信号線４２をそれぞれ走査線駆動ＩＣ５１および信号線駆動ＩＣ５２に接続することによって、走査信号により順次選択される中心線３６につながるトランジスタ３２が導通状態となり、信号線４２からのデータ信号が画素電極３３に書き込まれる。
【００７９】
本実施形態によるトランジスタアレイおよびアクティブマトリクス基板によれば、トランジスタ３２のゲート絶縁膜となる第１の絶縁層３７および半導体層３８はあらかじめ機能線３１に設けられる。したがって、十分に高い温度で絶縁層３７および半導体層３８を形成することによって、高耐圧を備えた絶縁層３７および高移動度で欠陥密度の低い半導体層３８を得ることができる。基板４０は、絶縁層３７および半導体層３８を形成するときの高温に曝されることはないので、例えば、耐熱温度が２００℃以下の耐熱性が低いプラスチックなどから形成される基板上に１０００℃を超える処理温度で形成された半導体層や絶縁層を備えたトランジスタを設けることが可能となる。これにより、折り曲げが可能なフレキシブルなアクティブマトリクス基板が実現すことができ、フレキシブルなＴＦＴ液晶表示装置や有機ＥＬ表示装置などを作製することが可能となる。
【００８０】
また、第１および第2の導電層であるドレイン電極４３および信号線４２は、半導体層３８に重畳している部分と重畳していない部分を有する。このような構造は、機能線３１を基板４０に固定する時以降にドレイン電極４３および信号線４２を形成することにより、実現できる。つまり、信頼性が高く、特性に優れた絶縁層３７および半導体層３８を備えた機能線３１を基板４０に固定したあと、信号線４２およびドレイン電極４３を形成してトランジスタ３２のチャネルを画定し、トランジスタ３２を形成することができる。したがって、機能線３１を基板４０に固定する際には、少なくともその長手方向においてアライメントがずれる心配はなく、複数のトランジスタが位置ずれを起こすことなく配置されたトランジスタアレイおよびアクティブマトリクス基板が実現する。
【００８１】
また、耐熱性の低い基板は、耐熱温度を超える高温プロセスに曝されるたびに膨張し、膨張後は過熱前の形状にまで戻らずサイズが大きくなってしまう。このため、従来のアクティブマトリクス基板を耐熱性の低い基板を用いて製造しようとすると、基板の膨張のため、高温プロセス後は設計どおり配線や電極を基板上に配置することは非常に困難であった。
【００８２】
これに対し、本発明のトランジスタアレイおよびアクティブマトリクス基板によれば、基板４０が高温に曝されることはないため、熱膨張によるアライメントのずれを防ぐことができ、設計どおりのパターンを形成することができる。したがって、トランジスタアレイおよびアクティブマトリクス基板の製造歩留まりも向上する。例えば、プラスチック基板のような熱膨張係数の大きい基板を用いても、高い歩留まりで、所望のパターンを有するアクティブマトリクス基板を製造することができる。
【００８３】
また、本発明のトランジスタアレイおよびアクティブマトリクス基板によれば、半導体層３８は、平坦化層４１から露出した領域において、信号線４２およびドレイン電極４３と接続される。したがって、半導体層３８と信号線４２およびドレイン電極４３とを接続するための開口部を定めるパターニングは不要である。これにより、フォトリソグラフィ工程を減らすことができ、製造コストの低減をはかることができる。
【００８４】
また、ドレイン電極４３は信号線４２の伸びる方向に長手方向を備えており、ドレイン電極４３および信号線４２と機能線３１が交差することによって、トランジスタ３２が画定、形成される。ドレイン電極４３および信号線４２の伸びる方向ならびに機能線３１の伸びる方向において、これらの要素にあらかじめトランジスタ３２が形成される領域は画定されていない。したがって、これら2方向におけるアライメントマージンは大きく、製造歩留まりも高くできる。
【００８５】
以下にトランジスタアレイおよびアクティブマトリクス基板の製造方法の一例を説明する。
【００８６】
まず、機能線３１および保持容量線４５を第1の実施形態において説明したような方法を用いて作製する。本実施形態のように中心線３６を絶縁性の細線３５およびそれを被覆する導電層３５から形成してもよいし、金属からなる中心線３６を用いてもよい。
【００８７】
図１０および１１に示すように、本実施形態では、図３に示すような装置を用いて直径２０μｍの炭素繊維からなる細線の側面にタンタルからなる導電性層３５を形成する。例えば、成膜室（容積：２００リットル）内にカソード電極となるタンタルターゲット（大きさ：４００ｍｍ×５００ｍｍ）をアノード電極と５０ｍｍの間隔を隔てて配置し、ターゲットから４０ｍｍの位置において細線３４に張力をかけながら保持する。次に、成膜室に不活性ガスであるアルゴンを充填し、成膜室内を減圧（０．８Ｐａ）にして、細線を３００℃に加熱しながらタンタルを堆積させる。
【００８８】
細線３４（または中心線３６）は、細線３４（または中心線３６）を被覆する導電層、絶縁層や半導体層の熱膨張率とおおよそ等しく、耐熱性を備えていることが好ましい。また、細線３４（または中心線３６）を被覆する絶縁層や半導体層に対する汚染を起こさないこと、細線３４（または中心線３６）を直接被覆する薄膜との密着性がよいことが好ましい。例えば、トランジスタ３２をアモルファスシリコンを用いて形成する場合、ゲート絶縁膜となる第１の絶縁層３７および半導体層３８は３００〜４００℃で形成され、ＰＥＣＶＤ（プラズマＣＶＤ）法で形成される窒化シリコン膜の線膨張係数αが５ｐｐｍ／℃である。この場合、中心線３６あるいは細線３４としてクロム（α：７〜１１ｐｐｍ／℃、融点：１８９０℃）、タングステン（α：４．５〜６１ｐｐｍ／℃、融点：３３８７℃）、タンタル（α：６．６ｐｐｍ／℃、融点：２９９６℃）、チタン（α：９ｐｐｍ／℃、融点：１６７５℃）を用いることが好ましい。
【００８９】
また、非金属材料からなる細線３４を用いる場合、炭素繊維、アルミナ繊維、ガラス繊維、炭化ケイ素繊維、フッ素繊維などの耐熱繊維のなかから、熱膨張率などが適合するものを選んでもよい。
【００９０】
中心線３６を細線３４および導電層３５から形成することによって、熱膨張性、延伸性、金属疲労等の点で中心線３６を単一の金属で形成する場合には同時に満たし得ない特性を実現できるという利点もある。
【００９１】
導電層３５としてタンタル以外に、アルミニウム、クロム、チタン、あるいはｎ+半導体層など、導電性を有する材料の膜を用いることができる。また、導電層３５の形成方法は、蒸着法、ＭＯＣＶＤ法、イオンプレーティング法などを用いることができる。細線３４に十分耐熱性がある場合には、溶解した金属の中に細線３４を潜らせ、金属を細線３４の表面に形成してもよい。
【００９２】
次に、図１２に示すように、中心線３６を覆うように窒化シリコンからな第１の絶縁層３７をＰＥＣＶＤ法にて形成する。例えば、成膜室（容積：２００リットル）に窒素ガス（１０００ｓｃｃｍ）、アンモニアガス（１００ｓｃｃｍ）およびシランガス（５０ｓｃｃｍ）を流しながら成膜室内を減圧（１５０Ｐａ）する。そして、中心線３６に張力をかけながらカソード電極から２０ｍｍの位置に配置し、ＲＦパワー（１０００Ｗ）をかけて、絶縁層３７を形成する。
【００９３】
さらに、ＰＥＣＶＤ法にて絶縁層３７上に半導体層３８を形成する。例えば、成膜室（容積：２００リットル）に水素ガス（２０００ｓｃｃｍ）およびシランガス（２００ｓｃｃｍ）を流しながら成膜室内を減圧（１００Ｐａ）する。そして、中心線３６に張力をかけながらカソード電極から２０ｍｍの位置に配置し、ＲＦパワー（２００Ｗ）をかけて、半導体層３８を形成する。
【００９４】
これらの絶縁層３７および半導体層３８は、それぞれのプロセスにおいて最適とされる３００℃で形成される。図１２には示していないが、第１の実施形態として説明したように、半導体層３８の表面を保護するために第２の絶縁層を形成してもよい。
【００９５】
保持容量線５０も機能線３１と同様の方法により形成する。具体的には、炭素繊維からなる細線４６の表面にタンタルからなる導電性層４７を形成し、窒化シリコンからなる絶縁層４９を上記条件によって形成する。
【００９６】
機能線３１と保持容量線５０とを別々に製造することによって、それぞれの用途に適した絶縁層、導電層あるいは半導体層が形成できる。例えば、機能線３１の絶縁層には、高耐圧で信頼性の高い窒化シリコン膜を用い、保持容量線５０の絶縁層にはチタン酸ストロンチウムなどの高誘電率材料を用いてもよい。
【００９７】
図１３および１４に示すように、このように形成された機能線３１および保持容量線５０を、接着層３９を用いて基板４０に固定する。基板４０としては、例えばポリエーテルサルホン（ＰＥＳ）を用いることができる。ＰＥＳは透明であり、２００℃程度では変形せず、線膨張係数および温度依存性が小さいので寸法安定性に優れる。したがって、フレキシブルな表示装置を作製するには適している。反射型の表示装置を作製する場合には、ステンレスを基板４０の材料として用いてもよい。また、ガラス基板であってもよい。
【００９８】
機能線３１および保持容量線５０を基板４０に固定するには、例えば、第１の実施形態として説明したように、複数の機能線３１と複数の保持容量線５０とをあらかじめ基板４０上で配置されるべき間隔に調整してロールに巻き取っておいた後、接着層３９となる粘着性フィルムに複数の機能線３１と複数の保持容量線５０をまず貼り付け、その後粘着性フィルムを基板４０に貼付すればよい。
【００９９】
後に形成される信号線や画素電極の下地に大きな凹凸がないよう、機能線３１および保持容量線５０の上部とその周囲の領域との段差は１μｍ以下になることが好ましい。例えば直径２０μｍの機能線３１を用いる場合、厚み１９μｍ程度の接着層３９を用意して、機能線３１を接着層３９に押し付ける力を調節して、接着層３９から１μｍ程度の高さだけ機能線３１が露出するようにする。この場合には図１５および１６に示す平坦化層４１は不要であり、接着層３９が平坦化層を兼ねる。
【０１００】
接着層３９により機能線３１および保持容量線５０の露出の程度を調節するのが難しい場合には、図１５および１６に示すようにアクリル系樹脂などからなる平坦化層４１を接着層３９の上に形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）によって、平坦化層４１をエッチングし、機能線３１および保持容量線５０の上部を露出させる。
【０１０１】
あるいはフォトリソグラフィ法を用いて機能線３１および保持容量線５０を露出させてもよい。例えば、ネガタイプの感光性樹脂を能線３１および保持容量線５０がほぼ覆われるように接着層３９の上に塗布する。そして、基板４０側から感光性樹脂を露光すれば、機能線３１および保持容量線５０の上部付近は露光されないため、現像の段階で露光されなかった能線３１および保持容量線５０の上部付近の感光性樹脂が除去される。
【０１０２】
機能線３１および保持容量線５０の直径が異なる場合、上記方法によっては平坦化層から露出する部分の高さに差が出てしまう可能性がある。また、機能線３１の平坦化層４１から露出している部分の面積は、トランジスタ３２（図６）のソースおよびドレインのコンタクト幅を規定するため、用途によっては、機能線３１の露出している部分の高さをより正確に制御する必要がある。
【０１０３】
このような場合には、機能線３１および保持容量線５０の高さをそろえておいて、転写すればよい。例えば、図１７に示すように、厚さ１μｍの塑性変形し得る層としてクッション層６１が設けられた基板６２からなる圧着板６３を用意し、機能線３１および保持容量線５０を所定の間隔で圧着板６３に押し付ける。これにより、機能線３１および保持容量線５０は深さ１μｍだけ埋没し、圧着板６３上に保持される。
【０１０４】
次に図１８に示すように、硬化性接着剤として１９μｍ以上の厚さを有するエポキシ系の接着層７１が設けられた基板４０を用意し、機能線３１および保持容量線５０の露出した部分が接着層７１に埋没するように圧着板６３を接着層７１に押し付ける。接着層７１を硬化させたあと、図１９に示すように、圧着板６３を取り除けば、機能線３１および保持容量線５０を高さ１μｍだけ、接着層７１から露出させた構造が得られる。
【０１０５】
図４に示した、第１の実施形態において接着剤付きフィルム１７がロールに巻き取れる程度に柔軟性を有し、上述した基板６２およびクッション層６１としての機能を果たすことができる材質や構造であれば、図１７〜１９を参照して説明したような工程により基板４０に機能線３１および保持容量線５０を固定することができる。
【０１０６】
このようにして、機能線３１および保持容量線５０が基板４０上に平坦化層４１および／または接着層３９によって固定された図１６に示される構造が得られる。なお、第１の実施形態において説明したように、機能線３１の半導体層３８を覆うように保護膜として第２の絶縁層を設けた場合には、図１６の構造が得られた後、ウエットエッチング等の方法によって、第２の絶縁層を除去すればよい。例えば、窒化シリコン膜が第２の絶縁層として設けられている場合には、バッファードフッ酸（ＢＨＦ）を用いることによって、半導体層３８へのダメージを最小限に抑えつつ、第２の絶縁層を取り除くことができる。
【０１０７】
このとき、保持容量線５０の絶縁層４９もエッチングされてしまう恐れのある場合には、絶縁層４９の厚みを機能線３１の第２の絶縁層の厚みよりも十分に厚くしておくか、絶縁層４９を覆うようにエッチングに対して耐性のある材料かなる絶縁性の膜を更に設けておけばよい。もちろん、保持容量線５０のみを覆うようにレジストパターンを形成し、保持容量線５０を保護してからエッチングを行ってもよい。
【０１０８】
次に図２０〜２２に示すように、平坦化層４１上に機能線３１および保持容量線５０を覆うように、ｎ+層７５（厚さ：５０ｎｍ）および金属層７６（厚さ：３００ｎｍ）を形成する。例えば、ｎ+層７５は、ＰＥＣＤ法を用い、金属層７６はスパッタ法により形成する。
【０１０９】
その後、フォトリソグラフィ法によりｎ+層７５ｎｍおよび金属層７６をパターニングして、図６に示す画素電極３３、ドレイン電極４３および信号線４２を形成する。このために、図２０に示すように、フォトレジストをもちいて、画素電極３３、ドレイン電極４３および信号線４２に対応するパターン７７ａ、７７ｂおよび７７ｃを金属層７６上に形成する。ドライエッチング法などのエッチング方法を用い、パターン７７ａ、７７ｂおよび７７ｃをマスクとしてｎ+層７５および金属層７６をエッチングすることにより、図６に示す画素電極３３、ドレイン電極４３および信号線４２を形成する。このとき、チャネル領域４４がドレイン電極４３および信号線４２により画定され、トランジスタ３２が同時に形成される。このようにして、トランジスタアレイを含むアクティブマトリクス基板３０が作製される。
【０１１０】
なお、上記工程では、ｎ+層７５および金属層７６が特にトランジスタ３２のチャネル４４にのこらないようにすることが好ましい。ｎ+層７５および金属層７６がチャネル残っていると、リーク電流が発生しトランジスタ３２に正常に機能しない恐れがあるからである。
【０１１１】
特開平９―２０３９１０号公報によれば、金属線の全周を覆うように半導体層および導体層を設け、導体層をパターニングしてトランジスタを形成することが開示されている。しかし、このような細線の全周にわたって、導体層をチャネルとなる領域に残さないようにパターニングすることは大変難しい。
【０１１２】
これに対して、本実施形態のアクティブマトリクス基板３０によれば、ｎ+層７５および金属層７６は平坦化層３１上にのみ設けられており、これらの層はおおよそ平坦である。したがって、従来のエッチング技術を用いて制御良く、これらの層をエッチングすることができる。また、ｎ+層７５および金属層７６を同時にパターニングしてドレイン電極４３およびソース電極を兼ねる信号線４２を形成できるので、ｎ+層７５とドレイン電極４３および信号線４２とのアライメントが不要となる。
【０１１３】
ｎ+層７５および金属層７６がトランジスタ３２のチャネル４４に残らないことを確実にするために、半導体層３８の一部までエッチングする程度にオーバーエッチングしてｎ+層７５および金属層７６を除去してもよい。
【０１１４】
従来、このようなプロセスを採用するためには、エッチングされてしまう量を考慮して、半導体層を厚く（典型的には１００ｎｍ以上）形成していた。しかし、この場合、オフ電流が増加したり、チャネル部分の半導体層の厚みにばらつきが生じてトランジスタ特性がばらついてしまうなどの問題があった。
【０１１５】
これに対し、本実施形態のアクティブマトリクス基板３０によれば、半導体層３８をあらかじめ厚く形成しておく必要はない。図２３に示すように、仮に半導体層３８がチャネル領域４４において完全に除去されてしまっても、平坦化層４１に覆われた部分において半導体層３８は残っている。したがって、この部分がトランジスタ３２のチャネルとして機能し、電子の流れ７８を制御することができる。
【０１１６】
なお、本実施形態では、薄膜トランジスタを備えた反射型液晶表示装置に用いるアクティブマトリクス基板３０を説明した。このため、画素電極３３もドレイン電極４３および信号線４２と同じ金属層で形成した。薄膜トランジスタを備えた透過型液晶表示装置に用いるアクティブマトリクス基板を作製する場合、画素電極３３には透明電極膜を用いればよい。
【０１１７】
（第３の実施形態）
本実施形態によるアクティブマトリクス基板は、複数の画素からなる画素領域を駆動するための駆動回路を含み、駆動回路が機能線を用いたＣＭＯＳ素子により構成されている。
【０１１８】
ＣＭＯＳ素子は、図２４に示すＮＭＯＳトランジスタ８０を備えたｎ型機能線８１と、図２５に示すＰＭＯＳトランジスタ８２を備えたｐ型機能線８３とを含んでいる。
【０１１９】
ｎ型機能線８１は、中心線８６と中心線８６を被覆する半導体層８７と、半導体層８７を被覆する絶縁層８８と、絶縁層８８の表面に設けられたゲート電極８９とを有する。中心線８６は少なくとも表面が絶縁性を有しておればよく、例えば、導電性の細線８４および細線８４を被覆する絶縁層８５から形成してもよい。
【０１２０】
半導体層８７は、ゲート電極８９によって画定されたｎ型チャネル８７ａと、ｎ型チャネル８７ａを挟むように隣接して設けられた一対のｐ型領域８７ｂとを有する。これらｎ型チャネル８７ａ、ｐ型領域８７ｂ、絶縁層８８およびゲート電極８９からＮＭＯＳトランジスタ８０は形成される。ｎ型機能線８１の側面全体には保護膜９０が設けられている。
【０１２１】
同様に、ｐ型機能線８３は、中心線９３と中心線９３を被覆する半導体層９４と、半導体層９４を被覆する絶縁層９５と、絶縁層９５の表面に設けられたゲート電極９６とを有する。中心線９３も少なくとも表面が絶縁性を有しておればよい。本実施形態では、金属線９１および金属線９１を被覆する絶縁層９２から形成されている。
【０１２２】
半導体層９４は、ゲート電極９６によって画定されたｐ型チャネル９４ａと、ｐ型チャネル９４ａを挟むように隣接して設けられた一対のｎ型領域９４ｂとを有する。これらｐ型チャネル９４ａ、ｎ型領域９４ｂ、絶縁層９５およびゲート電極９６からＰＭＯＳトランジスタ８２は形成され、ｐ型機能線８３の側面全体には保護膜９７が設けられている。
【０１２３】
図２６および２７に示されるように、ｎ型機能線８１およびｐ型機能線８３は接着層３９を介して基板４０に固定さている。更に、ｎ型機能線８１およびｐ型機能線８３の周囲には平坦化層４１が形成されている。
【０１２４】
ｎ型機能線８１のＮＭＯＳトランジスタ８０およびｐ型機能線８３のＰＭＯＳトランジスタ８２は種々のＣＭＯＳ素子を構成するように接続される。例えば、図２６に示すように、ＮＭＯＳトランジスタ８０のゲート電極８９およびＰＭＯＳトランジスタ８２のゲート電極９６を配線９８で接続し、一方のｐ型領域８７ｂおよびｎ型領域９４ｂを配線９９で接続する。また、他方のｐ型領域８７ｂおよびｎ型領域９４ｂにそれぞれ配線１００および１０１を接続する。これにより、配線９８、９９、１００および１０１を入力（Ｖｉｎ）、出力（Ｖｏｕｔ）、電源電圧（Ｖｓｓ）および電源電圧（Ｖｄｄ）とするインバータ素子が形成される。
【０１２５】
本実施形態によるアクティブマトリクス基板によれば、駆動回路が機能線を用いたＣＭＯＳ素子により構成されており、ＣＭＯＳ素子用の機能線８１および８３の半導体層８７および９４には、画素電極よりはるかに高い移動度を持ったポリシリコン（ｐ−Ｓｉ）や結晶シリコン（ｃ−Ｓｉ）が用いられる。これらの半導体層８７および９４は、機能線８１および８３が基板４０に固定される前に形成されるので、基板４０の耐熱温度にかかわらず、ポリシリコンや結晶シリコンの形成に十分な高温で半導体層８７および９４を形成することができる。
【０１２６】
本実施形態によるアクティブマトリクス基板において、ｎ型機能線８１およびｐ型機能線８３を用いてＣＭＯＳ素子を形成するためには、ｎ型機能線８１およびｐ型機能線８３を基板４０に固定した後、配線９８から１０１を用いてｎ型機能線８１およびｐ型機能線８３に形成されたゲート電極８９および９６、ｐ型領域８７ｂならびにｎ型領域９４ｂを接続する必要がある。これらの接続は、画素を駆動するためのトランジスタの配線と異なり、精度良く配線を接続することは容易である。
【０１２７】
例えば、画素を駆動するためのトランジスタを機能線で作製する場合、基板あたり１０００本程度の機能線が必要となり、これらすべて機能線の配置を精度良く行う必要がある。一本でも設計位置からずれて配置されてしまうと、ライン状欠陥が生じ、基板全体を不良品としなければならない。
【０１２８】
これに対し、周辺回路のＣＭＯＳ素子を機能線で構成する場合、僅かな本数、例えば１０〜５０本程度の機能線を用いればよい。つまり、位置合わせすべき数が１／２０から１／１００と大きく減少するため、欠陥が発生しにくい。
【０１２９】
また、画素を駆動するためのトランジスタの場合、位置合わせが確実に行えるように接続箇所にマージンを持たせ、トランジスタのサイズを大きくすると画素の開効率が低下するなどのデメリットが生ずる。これに対して周辺回路の場合には、表示に与える影響が小さいため、素子を大きく作製し、接続箇所にマージンを持たせることが可能である。
【０１３０】
以下に本実施形態によるアクティブマトリクス基板の駆動回路を作製する方法を説明する。
【０１３１】
まず、図２８に示すように、直径２０μｍのタングステン線を細線８４として用い、絶縁層８５として酸化シリコン膜を形成する。細線８４は耐熱性をそなえていることが好ましく、タンタルや非金属材料なのを用いてもよい。細線８４を必要に応じて洗浄後、ＰＥＣＶＤ法などによって、酸化シリコンからなる絶縁層８５を形成する。絶縁層８５の厚みは、十分に厚いことが好ましく、例えば、1μｍ程度に形成される。シランおよび一酸化二窒素を用いたＰＥＣＶＤ法のほか、スパッタ法により酸化ケイ素膜を形成してもよいし、シリコン膜を形成したあと、熱酸化により、酸化ケイ素に変換してもよい。これにより、中心線８６が形成される。
【０１３２】
図２９に示すように、中心線８６を覆うようにアモルファスシリコン層１０３（厚さ：５０ｎｍ）を形成する。アモルファスシリコン層１０３はＰＥＣＶＤ法でもよいし、低圧ＣＶＤ法（ＬＯＣＶＤ）でもよい。また、溶解したシリコン中に中心線８６を高速で潜らせることによってアモルファスシリコン層１０３を形成してもよい。半導体層８７中に水素が多く残っている場合（ＰＥＣＶＤ法による形成の場合など）には、脱水素処理を行ってもよい。
【０１３３】
次に、アモルファスシリコン層１０３の全面にリンなどのｎ型不純物をイオン注入やイオンドーピングにより添加し、熱処理することによってアモルファスシリコンの結晶化と活性化を同時に行う。これにより、図３０に示されるように、アモルファスシリコン層１０３がｎ+型多結晶シリコンからなる半導体層８７に変わる。不純物の活性化および多結晶化は同時である必要はなく、アモルファスシリコン層１０３を加熱してまず多結晶化したあと、不純物を導入し、不純物の活性化をおこなっておもよい。また、必ずしも半導体層が多結晶化している必要はなく、不純物濃度とその移動度によって、ＣＭＯＳ素子が所望の特性を備えている場合には、不純物を導入してｎ+層とするだけでよい。
【０１３４】
図３１に示すように、ゲート絶縁膜となる絶縁層８８を半導体層８７上に形成する。絶縁層８８はＰＥＣＶＤ法などにより形成された酸化シリコン膜であってもよいし、半導体層８７の表面を熱酸化などにより酸化させることにより、半導体層８７の一部を酸化シリコンに変え、絶縁層８８としてもよい。
【０１３５】
次に、ゲート電極を形成する。図３２に示すように、絶縁層８８を覆うようにゲート金属膜１０４を形成する。ゲート金属としては、タングステンやタンタルなどの高融点金属が好ましい。本実施形態ではタンタルを用いる。
【０１３６】
図３３に示すように、ゲート電極のパターンとなるレジストパターン１０５をフォトリソグラフィ法により形成し、レジストパターン１０５をマスクとしてゲート金属膜１０４をエッチングし、図３４に示すようにゲート電極８９を形成する。
【０１３７】
続いて半導体層８７に対しカウンタードーピングを行う。図３５に示すように、ゲート電極８９をマスクとしてボロンを半導体層８７に添加することにより、半導体層８７にｐ型領域８７ｂを形成する。このとき、同時にゲート電極８９の下方にはｎ型チャネル８７ａが画定する。ｎ型チャネル８７ａはｐ型領域８７ｂによって挟まれている。このような方法により容易にｐ−ｎ−ｐ接合が形成でき、ＮＭＯＳトランジスタ８０が作製される。
【０１３８】
最後にゲート電極８９およびｐ型領域８７ｂを覆うように保護膜９０を設け、ｎ型機能線８１が完成する。同様の方法により、ＰＭＯＳトランジスタ８２を有するｐ型機能線８３を形成する。この場合、まずボロンをアモルファスシリコンに添加して半導体層９４を形成した後、リンを注入してカウンタードーピングを行う。
【０１３９】
以上のように作製したｎ型機能線８１およびｐ型機能線８３を第２の実施形態で説明したような方法を用いて、基板４０上に接着層３９を用いて固定し、更に平坦化層４１を形成する。これにより、図３６および３７に示す構造が得られる。
【０１４０】
次に、ｎ型機能線８１およびｐ型機能線８３の各部を接続してＣＭＯＳ素子を完成させる。まず、図３８および３９に示すように、ｎ型機能線８１、ｐ型機能線８３および平坦化層４１を覆うようにフォトレジストを塗布し、コンタクトホールパターン１０６を有するレジストパターン１０５を形成する。コンタクトホールパターン１０６は、ｎ型機能線８１およびｐ型および機能線８３に形成されたトランジスタのゲート電極およびソース・ドレイン領域を露出させるためのものである。レジストパターン１０５を用いて、保護膜９０および９７ならびに絶縁層８８および９５の一部を除去する。このとき、絶縁層８８および９５の下方にある半導体層８７および９４へ与えるダメージが少ない方法により、これらの層をエッチングすることが好ましい。本実施例では、ＢＨＦを用いて半導体層８７および９４がエッチングされないように注意する。
【０１４１】
これにより、図４０および４１に示すように、保護膜９０および９７にコンタクトホール１０７が形成される。コンタクトホール１０７によりｎ型機能線８１のｐ型領域８７ｂの一部およびゲート電極８９の一部を露出し、また、ｐ型機能線８３のｎ型領域９４ｂの一部およびゲート電極９８の一部が露出する。
【０１４２】
最後に、図４２および４３に示すように、平坦化層４１、ｎ型機能線８１およびｐ型および機能線８３を覆うように導電性薄膜１０９を形成した後、レジストパターン１０８ａ、１０８ｂ、１０８ｃおよび１０８ｄを導電性薄膜１０９上に形成する。レジストパターン１０８ａ、１０８ｂ、１０８ｃおよび１０８ｄはコンタクトホール１０７を介して露出したｐ型領域８７ｂ、ｎ型領域９４ｂ、ゲート電極８９およびゲート電極９８を覆うように設けられる。そして、レジストパターン１０８ａ、１０８ｂ、１０８ｃおよび１０８ｄをマスクとして導電性薄膜１０９をエッチングすることより、図２６に示す配線９８〜１０１が形成される。これによって、トランジスタ８０および８２が接続されて、ＣＭＯＳ素子が完成する。
【０１４３】
（第４の実施形態）
本実施形態のアクティブマトリクス基板は、第２の実施形態で説明したアクティブマトリクス基板に第３の実施形態で説明した駆動回路を備えている。
【０１４４】
図４４に示すように、アクティブマトリクス基板１１０は、基板４０上に形成された、画素領域１１１と、走査線駆動回路１１２と、信号線駆動回路１１３とを含んでいる。
【０１４５】
画素領域１１１は第２の実施形態で説明した機能線３１、保持容量線５０、画素電極３３および信号線４２とを含んでいる。保持容量線５０は１１４によって接続されている。
【０１４６】
走査線駆動回路１１２は、ｎ型機能線８１およびｐ型機能線８３を含んでおり、これらの機能線に形成されているNMOSトランジスタおよびPMOSトランジスタがCMOS素子を含む駆動回路を形成するように配線により接続されている。走査線駆動回路１１２は配線１１５によって、画素領域１１１にある機能線３１の中心線（図示せず）と接続されている。
【０１４７】
信号線駆動回路１１３も同様にｎ型機能線８１およびｐ型機能線８３を含んでおり、これらの機能線に形成されているNMOSトランジスタおよびPMOSトランジスタがCMOS素子を含む駆動回路を形成するように配線により接続されている。信号線駆動回路１１３は、画素領域１１１の信号線４２と接続されている。
【０１４８】
画素領域１１１の機能線３１には多数のトランジスタが形成される。したがって、これらのトランジスタは、できるだけ配置ずれの影響を受けにくい構造であることが好ましい。一方、走査線駆動回路１１２および信号線駆動回路１１３のｎ型機能線８１およびｐ型機能線８３に形成されるトランジスタの数は少ない。しかし、構造が複雑であるため、これらのトランジスタは、できるだけ配置ずれが問題とならないような構造やサイズを備えていることが好ましい。
【０１４９】
アクティブマトリクス基板１１０の製造にあったって、機能線３１、ｎ型機能線８１およびｐ型機能線８３は、第２および第３の実施形態で説明したように、それぞれの用途に応じた構造を備えており、また、それぞれ最適な材料を用いて、最適なプロセスで作製されている。つまり、材料の選択や、プロセス温度条件等において、相互に制約を受けることがない。
【０１５０】
機能線３１、ｎ型機能線８１およびｐ型機能線８３を基板４０に固定した後、必要に応じて平坦化処理をおこなう。その後、信号線４２や画素電極３３、COMS素子を形成するための配線、配線１１５などが適宜、同一のプロセスにより形成される。ｎ+層の形成が画素領域１１１にのみ必要な場合は、基板４０上の全面にいったんｎ+層を形成した後、走査線駆動回路１１２や信号線駆動回路１１３を形成する領域においてｎ+層を除去する。その後、導電性薄膜を基板４０上に形成し、信号線４２や画素電極３３、COMS素子を形成するための配線、配線１１５をパターニングすればよい。
【０１５１】
本実施形態のアクティブマトリクス基板１１０では、薄膜トランジスタを有する反射型液晶表示装置に用いられる。しかし、アクティブマトリクス基板１１０を薄膜トランジスタを有する透過型液晶表示装置に用いるように変形することも容易である。例えば、画素電極３３をＩＴＯなどの透明電極を用い、信号配線４２には導電性樹脂、ＣＭＯＳ素子を形成する配線にはアルミニウムをもちいてもよい。また、信号線４２を金属線あるいは非金属線を金属で被覆したものを用いてもよい。
【０１５２】
以上において、アクティブマトリクス基板１１０を説明したが、アクティブマトリクス基板１１０は液晶表示装置に好適に用いられる。たとえば、対向電極およびカラーフィルタ層を設けた対向基板を用意し、上記アクティブマトリクス基板および対向基板に配向膜を設け、ラビング法による配向処理を施して配向処理面を互いに内側にしてシール材を介して張り合わせ基板間に液晶を注入することにより、本願発明による液晶表示装置が得られる。
【０１５３】
また、液晶表示装置に限らず、電圧が印加されることにより光学的性質が変調したり、発光したりする材料を表示媒体層として用い、対向基板と本発明のアクティブマトリクス基板との間にそのような表示媒体層を保持することにより、種々の表示装置を得ることができる。例えば表示媒体層として有機蛍光材料を用いた有機ＥＬ表示装置などの表示装置にも本発明のアクティブマトリクス基板は好適に用いられる。
【０１５４】
（第５の実施形態）
本実施形態によるアクティブマトリクス基板は、複数の画素からなる画素領域を駆動するための駆動回路を含み、駆動回路がホイル状の基板に保持された半導体層を用いたＣＭＯＳ素子により構成されている。
【０１５５】
図４５に示すように、駆動回路１２０は、ホイル基板１２１と、ホイル基板１２１上に設けられた絶縁膜１２２と絶縁膜１２２上に形成されたＮＭＯＳトランジスタ１２３およびＰＭＯＳトランジスタ１２４とを含んでいる。ＮＭＯＳトランジスタ１２３とＰＭＯＳトランジスタ１２４とは配線１２５によってＣＭＯＳ素子を形成するように接続されている。図４５では２つのトランジスタしか示されていないが、複数のＮＭＯＳトランジスタ１２３とＰＭＯＳトランジスタ１２４が紙面と垂直な方向に複数形成される。
【０１５６】
駆動回路１２０は、アクティブマトリクス基板の基板４０上において、平坦化層４１に埋められている。機能線３１および保持容量線５０が形成された画素領域１２７と駆動回路１２０とは、配線１２６によって接続されている。駆動回路１２０の表面と平坦化層４１の表面との間に大きな段差があると、配線１２６を形成することが困難であるため、駆動回路１２０の表面と平坦化層４１の表面との段差は小さいことが好ましい。
【０１５７】
本実施形態によるアクティブマトリクス基板によれば、駆動回路１２０は、基板４０に固定される前に作製される。したがって、基板４０の耐熱温度に関係なく駆動回路１２０を構成するトランジスタに最適な温度で駆動回路１２０を作製することができる。
【０１５８】
また、駆動回路を構成する半導体素子としてシリコンを用いたものに限らず、ガリウムヒ素など異なる半導体を用いた半導体素子を混在させることも可能であり、用途や機能に応じて種々の半導体材料を選択し得る。これによって、単一の半導体材料では達成し得なかった機能を実現することも可能なる。
【０１５９】
また、駆動回路１２０は平坦なホイル基板１２１上に形成されるため、従来の半導体基板上に形成する半導体素子と実質的に同様のプロセスにより駆動回路１２０を作製することができる。したがって、安価にかつ歩留まり良く駆動回路１２０を作製することができる。
【０１６０】
以下に駆動回路１２０の製造方法について説明する。
【０１６１】
まず、図４６および４７に示すように、タングステンなどからなる厚さ５０μｍ程度のホイル基板１２１に厚さ１μｍの絶縁膜１２２を形成する。ホイル基板１２１は融点が高く、耐薬品性の強い材料から形成されていることが好ましく、タングステン、タンタルモリブデンなどを用いることが好ましい。絶縁層１２２が十分に厚く形成し、ホイル基板１２１の裏面からの腐食やエッチングの恐れがないプロセスを用いる場合、あるいは、裏面にも絶縁膜を設ける場合には、ホイル基板１２１はステンレスなどから形成してもよい。
【０１６２】
絶縁層１２２は例えばＰＥＣＶＤ法により形成される。熱ＣＶＤ法や、真空蒸着、陽極酸化などの他の従来の薄膜形成方法を用いてもよい。ＳＯＧ（Spin-on-Glass）溶液などを塗布し、熱処理をしてもよい。絶縁層１２２の厚みは１〜１０μｍであることが好ましい。
【０１６３】
ホイル基板１２１は基板として適当な大き（例えば３００ｍｍ×３００ｍｍ）を有するものを用いて枚葉処理をおこなってもよいし、連続したロール状のホイル基板１２１を用いてもよい。例えば、図４８に示すようなロール方式の半導体処理装置を用いて、連続的に駆動回路１２０を形成してもよい。
【０１６４】
図４８に示す装置はロール状のタングステンホイルをホイル基板１２１として用いる。ロール１２８に巻かれているホイル基板１２１は、例えば幅５００ｍｍであり、成膜室１３０において種々の薄膜が形成された後、ロール１２９に巻き取られる。図４８には成膜室１３０はひとつしか示されていないが、複数の成膜室を設けてもよく、また熱処理を行うためのアニール炉を設けてもよい。図４８に示されていないが、成膜室１３０には隔壁、扉、排気ポンプなどが適宜、接続される。
【０１６５】
次に、図４９に示すように、従来の半導体プロセスを用いて、絶縁層１２２上にＮＭＯＳトランジスタ１２３およびＰＭＯＳトランジスタ１２４を形成する。ロール状のタングステンホイルをホイル基板１２１として用いる場合には、図５０に示す装置を用いてＮＭＯＳトランジスタ１２３およびＰＭＯＳトランジスタ１２４を作製する。
【０１６６】
図５０に示す装置は、薄膜が形成されたホイル基板１２１に対してパターニングを行うためのものである。図５０に示す装置において、レジスト塗布ノズル１３１からレジストが噴霧され、所望の厚さのレジスト層１３２がロール１２９から送り出されたホイル基板１２１上に形成される。レジスト層１３２に対してフォトマスクを透過した紫外線１３３が照射された後、現像ノズル１３４からＴＭＡＨ（Tetramethyl ammonium hydroxide）などの現像液が噴射されレジストパターン１３５が形成される。
【０１６７】
続いて、ノズル１３６からエッチング液が噴射され、レジストパターン１３５をマスクとしてホイル基板１２１上の薄膜がエッチングされる。薄膜が例えば酸化シリコンである場合には、エッチング液としてはＢＨＦが用いられる。最後に剥離液がノズル１３７から噴射され、ホイル基板１２１上に所望のパターンが形成され、ロール１３９に巻き取られる。
【０１６８】
図５０の装置において示されてはいないが、純水などによる洗浄処理装置、窒素ガスなどによる乾燥装置、ランプヒータなどによるアニール装置などが必要に応じて追加される。また、図５０の装置では、レジストパターン形成工程、エッチング工程およびレジスト除去工程が連続しておこなわれているが、エッチング工程をドライエッチング法により行う場合には、これらの工程を別々の装置で行ってもよい。
【０１６９】
図４８に示す装置および図５０に示す装置を適宜用いて、タングステンホイル１２１上に種々の薄膜が形成され、形成された薄膜に対してパターニングが行われる。これにより、従来の半導体プロセスを用いてホイル基板１２１上にＮＭＯＳトランジスタ１２３およびＰＭＯＳトランジスタ１２４が形成された駆動回路１２０が複数作製される。
【０１７０】
ロール状のホイル基板１２１に複数作製された駆動回路１２０は、個々の回路としてホイル基板１２１ごと切断される。本実施形態では、駆動回路１２０は機能線３１と一緒に用いられ、アクティブマトリクス基板を構成する。この場合、機能線３１と長手方向をそろえて基板上に配置できるように、駆動回路１２０はテープ状に切り離すことが好ましい。例えば図５０に示すように、５００ｍｍの幅を有するロール状のホイル基板１２１をダイサー１４０によって切断し、幅１０ｍｍの半導体テープ１４１を作製する。
【０１７１】
図５２に示すように、テープ状に形成された駆動回路１２０を機能線３１および保持容量線５０とともに基板４０に固定し、平坦化層４１を用いて基板４０の表面を平坦化する。この際、駆動回路１２０の最上部の高さは平坦化層４１の表面から１μｍ以下であることが好ましい。続いて駆動回路１２０を覆うレジストパターン１４２を形成し、図５３に示すように機能線３１において半導体層３８を露出させる。
【０１７２】
その後、画素領域１２７と駆動回路１２０を接続する配線１２０、MOSトランジスタ１２３とPMOSトランジスタ１２４とを接続してCMOS素子を形成する配線１２５あるいは画素電極等を同時に形成して、アクティブマトリクス基板を完成させる。
【０１７３】
（第６の実施形態）
以下に本実施形態による機能線を用いた対向マトリクス方式の画像表示装置を説明する。
【０１７４】
第２の実施形態で説明したアクティブマトリクス基板によれば、機能線の全周に半導体層が設けられ、機能線に形成される複数のトランジスタ間は半導体層を介して接続されている。このため、トランジスタのドレイン電極には、チャネルを介して信号線から電流が流れるだけではなく、隣接するトランジスタの信号線からもリーク電流が流れ込む可能性がある。
【０１７５】
ドレイン電極と隣接したトランジスタの信号線との間隔が十分大きい場合や半導体層に形成されるチャネルの抵抗が十分高い場合には、このことは大きな問題とならない。しかし、精細度の高い画像表示装置に本発明を用いる場合には、このリーク電流によって表示品位が低下する可能性がある。このような場合には、本願発明を対向マトリクス方式の画像表示装置に適用すること好ましい。
【０１７６】
図５４は対向マトリクス方式の画像表示装置１５０の平面図を示し、図５５および５６はそれぞれ図５４のＢ-Ｂ断面およびＡ-Ａ断面を示している。
【０１７７】
画像表示装置１５０はアクティブマトリクス基板１５１と対向基板１５２と、これらに挟まれた液晶層１５３とを備えている。図５５によく示されているように、アクティブマトリクス基板１５１において、機能線３１は平坦化層４１を用いて基板４０に固定されている。アクティブマトリクス基板１５１は、n+層１５４ａおよび金属層１５４ｂからなる基準電位供給配線１５４およびn+層１５５ａおよび金属層１５５ｂからなるドレイン電極１５５とを含んでいる。
【０１７８】
ドレイン電極１５５および基準電位供給配線１５４はそれぞれ第１の導電層および第２の導電層として、一部が機能線３１の側面において露出している半導体層３８と重畳しており、他の部分は半導体層３８と重畳せずに平坦化層４１よって支持されている。基準電位供給配線１５４およびドレイン電極１５５によって画定される半導体層３８中の領域１５６がチャネルとなり、トランジスタ１５７が形成される。基準電位供給配線１５４の半導体層３８と重畳している部分はトランジスタのソース電極として機能する。また、機能線３１の中心線（図示せず）がゲート電極として機能し、更に走査線として用いられる。
【０１７９】
図５６に示すように、基準電位供給配線１５４およびドレイン電極１５５を覆うように層間絶縁膜１５８が設けられ、層間絶縁膜１５８上に透明電極膜からなる画素電極１５９が形成されている。画素電極１５９は層間絶縁膜１５８に設けられたコンタクトホールを介してドレイン電極１５５と接続されている。画素電極１５９を覆うようにポリイミドなどからなる配向膜１５６が設けられている。
【０１８０】
対向基板１５２は、基板１６１と基板１６１上に設けられたカラーフィルタ１６２と信号線１６３とを含んでいる。信号線１６３は機能線３１と直交する方向に形成されている。
【０１８１】
このような対向マトリクス方式の画像表示装置は、ＤＣレベルシフトを防止する表示方式として例えば特開平４―２１９７３５号公報に開示されている。対向マトリクス方式の画像表示装置１５０において、走査線（機能線３１の中心線）に平行して基準電位供給配線１５４が形成され、画素電極１５９は半導体層３８を介して基準電位供給配線１５４に接続される。信号線１６３は対向基板１５２に形成され、液晶層１５３は画素電極１５９および信号線１６３間の電位差により駆動される。
【０１８２】
このような構造によれば、機能線３１に沿って形成される複数の画素電極１５９には同一の信号が入力される。例えば図５４に示すように、画素ＸおよびＹは同じ電位に保たれる。このため、機能線の全周に半導体層が形成されていても隣接する画素電極１５９は同電位であるため、リーク電流の流れ込みを防ぐことができる。したがって、精細度が高く、良好な表示品位を備えた画像表示装置を実現することができる。
【０１８３】
（第７の実施形態）
以下に図５７を参照して、本実施形態のアクティブマトリクス基板２０１を説明する。アクティブマトリクス基板２０１は、基板２１０に機能線３１および保持容量線５０を埋め込む溝２１１および２１２が設けられている点で第２の実施形態のアクティブマトリクス基板３０と異なっている。
【０１８４】
図５７に示すように、アクティブマトリクス基板２０１において、基板２１０に機能線３１および保持容量線５０の一部を埋め込む溝２１１および２１２が設けられている。溝２１１および２１２の中には、機能線３１および保持容量線５０が収められており、溝２１１および２１２の機能線３１および保持容量線５０との隙間を接着層２１３が埋めることによって機能線３１および保持容量線５０が基板２１０に固定される。更に基板２１０の表面に平坦化層２１４が設けられている。
【０１８５】
溝２１１および２１２のサイズは同じでもかまわないが、機能線３１および保持容量線５０の直径が異なる場合には、溝２１１および２１２はそれぞれの直径に合わせた寸法を備えていることが好ましい。例えば、機能線３１および保持容量線５０の直径がそれぞれ３０μｍおよび２０μｍである場合には、溝２１１の幅は３２μｍであり、深さは２９μｍであることが好ましく、溝２１２の幅は２２μｍであり、深さは１９μｍであることが好ましい。このようなサイズにすることによって、機能線３１および保持容量線５０は、１μｍずつ基板４０から突出することになり、平坦化層２１４を厚く設けなくとも基板４０表面の平坦化を行うことができる。
【０１８６】
平坦化層２１４の上には第２の実施形態と同様に、ｎ+層４２ａおよび金属層４２ｂからなる信号線４２や画素電極等が形成されている。
【０１８７】
アクティブマトリクス基板２０１によれば、機能線３１および保持容量線５０を容易に基板２１０へ固定することができ、また、基板２１０表面の平坦化も容易になる。
【０１８８】
アクティブマトリクス基板２０１は、溝２１１および２１２有する基板２１０を用意する点を除けば第２の実施形態と同様に作製できる。基板２１０としてプラスチック基板を用いる場合には、プラスチック基板を形成する際に金型などを押し付けて溝を形成すればよい。ガラス基板や金属ホイル基板を基板２１０として用いる場合には、エッチングによって溝２１１および２１２を形成することができる。あるいは、ガラス基板や金属ホイル基板上に十分厚い樹脂層を形成し、樹脂層に金型などを押し付けて溝２１１および２１２を形成してもよい。
【０１８９】
溝２１１および２１２有する基板２１０を用意した後、接着層２１３をスピンコート法などによって基板２１０の表面および溝２１１および２１２の内部に形成し、機能線３１および保持容量線５０を配置し、貼付すればよい。
【０１９０】
（第８の実施形態）
以下に図５８を参照して、本実施形態のアクティブマトリクス基板２０２を説明する。アクティブマトリクス基板２０２は、基板２１０と機能線３１および保持容量線５０とを固定する接着層２１５が遮光性を備えている点で第７の実施形態のアクティブマトリクス基板２０１と異なっている。
【０１９１】
図５８に示されるように、アクティブマトリクス基板２０２において、基板２１０に形成された溝２１１および２１２を埋めるとともに、機能線３１および保持容量線５０を溝２１１および２１２の中において固定する接着層２１５は遮光性を備えている。
【０１９２】
遮光性を備えた接着層２１５を用いることによって、機能線３１の半導体層３８に対し、特に基板２１０側から光が照射されることを防ぐ。これによって、機能線３１に設けられたトランジスタのチャネルに光が入射し、半導体層の電気抵抗が低下することにより生じる光リーク電流を防止することができる。
【０１９３】
接着層２１５は、例えば黒色の顔料を分散させたブラックマトリクス（ＢＭ）用樹脂などを用いることができる。
【０１９４】
遮光性を備えた接着層２１５の替わりに、溝２１１および２１２の内側に遮光性薄膜を形成し、遮光性を有しない接着層（たとえば第７の実施形態で用いた接着層２１３）を用いてもよい。この場合、遮光性薄膜として、アモルファスＳｉＧｅ薄膜、アモルファスＳｉＳｎ薄膜などを用いることができる。Ｃｒなどの金属薄膜をもちいてもよいし、ＢＭ用樹脂を薄膜状に塗布してもよい。遮光性薄膜が導電性を有する場合には、機能線３１と遮光性薄膜とが導通しないように、接着層や平坦化層２１４等に絶縁性の物質を用いる。
【０１９５】
（第９の実施形態）
以下に図５９〜６２を参照して、本実施形態のアクティブマトリクス基板２０３を説明する。アクティブマトリクス基板２０３は、機能線２１６の外周が絶縁性保護層２１７および遮光層２１８で覆われている点で第２の実施形態のアクティブマトリクス基板３０と異なっている。
【０１９６】
図５９に示すように、アクティブマトリクス基板２０３において、絶縁性保護層２１７が機能線２１６の半導体層３８を覆っており、更に遮光層２１８が絶縁性保護層２１７の外側を覆っている。
【０１９７】
信号線４２およびドレイン電極（図示せず）は、半導体層３８と重畳して電気的接触をとる必要があるため、機能線２１６の平坦化層４１から露出した部分において、絶縁性保護層２１７および遮光層２１８の一部がエッチングされている。これによって、半導体層３８の一部が露出して、信号線４２およびドレイン電極と接続されている。
【０１９８】
絶縁性保護層２１７は、窒化シリコンや酸化シリコンなどから形成される。遮光層２１８としては、アモルファスＳｉＧｅ薄膜、アモルファスＳｉＳｎ薄膜、クロム薄膜、ＢＭ用樹脂膜などを用いることができる。絶縁性保護層２１７は必ずしも必要ではないが、絶縁性保護層２１７を設けることによって、遮光層２１８として用いる材料が半導体層３８を汚染する等の悪影響を防ぐことができる。一方、遮光層２１８が導電性を有する場合には、絶縁性保護層２１７を設ける必要がある。遮光層２１８は、エッチングによりパターニングしやすい材料から形成されていることが好ましい。
【０１９９】
アクティブマトリクス基板２０３によれば、基板４０、接着層３９および平坦化層４１が遮光性を備えていない場合であっても、半導体層３８の大部分を光から遮ることができる。したがって、特に基板４０側から光がアクティブマトリクス基板２０３に照射しても、半導体層３８に光が入射するのを防ぐことができる。したがって機能線２１６に形成されるトランジスタにおいて光リーク電流が発生することを防ぐことができる。
【０２００】
アクティブマトリクス基板２０３は例えば、以下のように作製される。まず、図６０に示すように第１あるいは第２の実施形態にしたがって、機能線２１６の半導体層３８までの構造を作製する。続いて、上記材料を用いて、絶縁性保護層２１７および遮光層２１８を形成する。
【０２０１】
図６１に示すように、第２の実施形態と同様の方法を用いて、機能線２１６および保持容量線５０を接着層３９を用いて基板４０に固定し、平坦化層４１を形成する。次に、図６２に示すように、機能線２１６の平坦化層４１から露出した部分において、絶縁性保護層２１７および遮光層２１８の一部をエッチングし、半導体層３８を露出させる。
【０２０２】
最後に、ｎ+層４２ａおよび金属層４２ｂからなる信号線４２や、図示しないドレイン電極、画素電極等を形成しアクティブマトリクス基板２０３を完成させる。
【０２０３】
（第１０の実施形態）
以下に図６３〜６６を参照して、本実施形態のアクティブマトリクス基板２０４を説明する。アクティブマトリクス基板２０４は、遮光性を有する接着層２２０および遮光性を有する平坦化層２２１を用いる点で第２の実施形態のアクティブマトリクス基板３０と異なっている。
【０２０４】
図６４に示されるように、アクティブマトリクス基板２０４において、接着層２２０は、黒色顔料が分散されたエポキシ系樹脂からなり、平坦化層２２１は、黒色顔料が分散されたアクリル系樹脂からなる。接着層２２０および平坦化層２２１は、分散された黒色顔料によって遮光性を備えている。
【０２０５】
このため、基板４０側からアクティブマトリクス基板２０４に光が照射されても、接着層２２０および平坦化層２２１により光が遮られ、機能線３１の半導体層３８に光が照射されることはない。したがって、機能線３１に形成されるトランジスタのチャネル４４において、光リーク電流が発生するのを防ぐことができる。
【０２０６】
対向基板が配置される側、つまり、アクティブマトリクス基板２０４の画素電極３３が設けられている側から入射する光に対しも光リーク電流の発生を防止するためには、平坦化層２２１から露出している半導体層３８を除去してもよい。例えば、図６５に示すように、信号配線４２およびドレイン電極４３をマスクとして半導体層３８をエッチングすることによって、図６６に示すように、平坦化層２２１から露出している半導体層３８が除去される。
【０２０７】
このような構造によれば、対向基板が配置される側からアクティブマトリクス基板２０４に光が照射されても平坦化層２２１から露出している部分において半導体層３８は形成されていない。したがって、光リーク電流も発生しない。
【０２０８】
一方、平坦化層２２１の下に残っている半導体層３８ｃに光は照射されないが、信号配線４２およびドレイン電極４３の下方に残された半導体層３８ａおよび３８ｂを介して信号配線４２およびドレイン電極４３と電気的に接続されている。したがって、信号配線４２およびドレイン電極４３によって画定されるチャネルが半導体層３８ｃの端部近傍の信号配線４２およびドレイン電極４３の間に位置する領域３８ｄに形成される。これにより、トランジスタ３２は、光の影響を受けることなく動作することができる。
【０２０９】
上記実施形態では、図６６に示すように平坦化層２２１から露出している半導体層３８をすべて除去しているが、信号配線４２およびドレイン電極４３の間に位置する半導体層３８は除去しないで残し、隣接するトランジスタとの間に位置する半導体層３８のみを除去してもよい。このような構造によっても、半導体層３８の平坦化層２２１から露出している部分の面積を小さくできるため、光リーク電流による悪影響を低減することができる。
【０２１０】
（第１１の実施形態）
以下に図６７および６８を参照して、本実施形態のアクティブマトリクス基板２０５を説明する。アクティブマトリクス基板２０５は、信号線４２が分枝線２２５を有している点で第２の実施形態のアクティブマトリクス基板３０と異なっている。
【０２１１】
図６８に示すように、第２の実施形態のアクティブマトリクス基板３０において、機能線３１の全周には半導体層３８が残されている。機能線３１に形成される複数のトランジスタ３２の間隔が十分大きい場合、画素電極３３と隣接する画素の信号線４２（図に示される下の信号線）とのリークは十分無視しうる。しかし、非常に精細な表示装置を作製する場合には、破線２２６で示すように、トランジスタ３２のドレイン電極４３は、隣接する信号線４２の電位の影響を受けてしまう可能性がある。このような場合、表示品位の低下などを招いてしまう。
【０２１２】
本実施形態のアクティブマトリクス基板２０５では、この問題を解決するために、信号線４２は第３の導電層として分枝線２２５を備えている。分枝線２２５は信号線４２と接続されており、かつ、信号線４２と分枝線２２５とがドレイン電極４３を挟むように信号線４２と実質的に平行に伸びている。分枝線２２５も信号線と同様、機能線の半導体層３８にその一部が重畳しており、他の部分は平坦化層（図示せず）の上に設けられている。なお、隣接する信号線４２と分岐線２２５の間に半導体層３８が形成されていればよく、機能線３１の全周に半導体層３８が形成されている必要はない。
【０２１３】
このような構造によれば、隣接する信号線４２の電位の影響（破線２２６）が分枝線２２５によって阻止される。したがって、半導体層３８の抵抗が比較的低い場合であっても隣接する信号線４２の影響を受けることがなくなり、精細な表示装置を実現することができる。
【０２１４】
（第１２の実施形態）
以下に図６９〜７２を参照して、本実施形態のアクティブマトリクス基板２０６を説明する。アクティブマトリクス基板２０６は、機能線２３０の半導体層２３１に複数の溝２３２が設けられ、半導体層２３１が複数の領域に分離されている点で第１１の実施形態のアクティブマトリクス基板２０５と異なっている。
【０２１５】
図７１に示すように、機能線２３０において半導体層２３１に複数の溝２３２が設けられている。溝２３２は、半導体層２３１の内側に形成されている絶縁層３７を露出するように長手方向と垂直に機能線２３１の全周にわたって設けられており、溝２３２により半導体層２３１は複数の領域に分離されている。図６９および７０では、溝２３２は、信号線４２とドレイン電極４３との間、および分枝線２２５と隣接する画素の信号線４２（図６９の下側の信号線）との間に位置している。隣接する信号線４２と分枝線２２５の間に溝２３２が位置することによって、隣接する画素の信号線４２の電位がトランジスタ３２に悪影響及ぼすことを完全に防止することができる。
【０２１６】
信号線４２とドレイン電極４３との間に溝２３２が位置することによって、信号線４２とドレイン電極４３との間のチャネルは切断されることになり、この部分においてトランジスタ３２は機能しない。しかし、ドレイン電極４３と分枝線２２５との間には溝２３２が形成されていないので、この部分においてトランジスタ３２が機能する。
【０２１７】
溝２３２の幅および間隔は、機能線２３０と信号線４２、分枝線２２５およびドレイン電極４３との相対的な配置が機能線２３０の長手方向に位置ずれを起こしたとしても、トランジスタ３２を欠陥にしてしまうことなく、確実に隣接する信号線４２からの影響を阻止しうるような値に定められる。例えば、以下のようにして溝２３２の幅および間隔は定められる。ここで、図７２に示すように、信号線４２、ドレイン電極４３および分枝線２２５の幅を１５μｍとし、信号線４２とドレイン電極４３との間隔およびドレイン電極４３と分枝線２２５との間隔を１０μｍとする。ドレイン電極４３と隣接する画素の信号線４２との間隔を８０μｍとする。
【０２１８】
まず、溝２３２の幅はドレイン電極４３の幅よりも小さい必要がある。溝２３２の幅がドレイン電極４３の幅よりも大きい場合、ドレイン電極４３の両側に溝２３２の端部が位置して、信号線４２と分枝線225とのいずれとも分断されるように溝２３２が配置し得るからである。
【０２１９】
また、溝２３２の間隔（溝２３２の幅は含まない）は、ドレイン電極４３と隣接する画素の信号線４２との間隔より小さい必要がある。これと逆の場合、ドレイン電極４３と隣接する画素の信号線４２との間に溝２３２が位置しない場合が考えられ、リークを防げないからである。更に、溝２３２の間隔は、信号線４２と分枝線225との間隔（それぞれの線幅は含まない）よりも大きい必要がある。これと逆の場合、ドレイン電極４３と信号線４２および分枝線２２５との間にそれぞれ溝２３２が位置する場合が考えられ、トランジスタ３２が完全に機能しない場合があるからである。
【０２２０】
本実施形態では、上記理由を考慮して例えば溝２３２の間隔を６０μｍとする。この値にすることによって、分枝線２２５およびドレイン電極４３との相対的な配置が機能線２３０の長手方向に位置ずれを起こしたとしても、トランジスタ３２を欠陥にしてしまうことなく、確実に隣接する信号線４２からの影響を阻止しうるような値に定められる。
【０２２１】
上記第１〜第１２の実施形態はそれぞれを組み合わせて種々実施することが可能である。例えば、第６の実施形態と第７の実施形態とを組み合わせてもよいし、第７の実施形態と第１２の実施形態とを組み合わせてもよい。また、アクティブマトリクス基板の実施形態は、液晶表示装置や有機ＥＬ表示装置などの画像表示装置に適用可能である。
【０２２２】
上記第２〜第１２の実施形態のトランジスタアレイやアクティブマトリクス基板において、機能線は基板に固定されており、機能線間を平坦化層などで充填していた。しかし、機能線間を充填する平坦化層が、用途に応じた適切な強度や柔軟性を備え、機能線や平坦化層上に形成される種々の薄膜回路を支持することが可能な場合には、トランジスタアレイやアクティブマトリクス基板は基板を有していなくてもよい。この場合には、例えば、平坦化層で機能線や保持容量線の間の空間を充填したあと、基板を除去してもよい。
【０２２３】
更に、上記第２〜第１２の実施形態では、第１の導電層となるドレイン電極および第2の導電層となる信号線は、それぞれの一部が機能線の半導体層上に設けられるように重畳し、他の部分は平坦化層上に設けられているように重畳していた。しかし、第1および第2の導電層と半導体層との重畳関係は、上下逆であってもよい。つまり、基板の上に第1および第2の導電層を形成しておき、これらと重なるように半導体表面が露出した機能線を基板上に固定することによっても、半導体層と重畳している部分と重畳していな部分とを有する第１および第２の導電層を備えたトランジスタアレイが得られる。この場合、機能線が基板に固定され、第１および第２の導電層と接したに、機能線の半導体層中にトランジスタのチャネルが画定される。したがって、このような構造であっても、機能線の長手方向における基板と機能線との間の位置合わせは不要であり、第２の実施形態で説明した種々の効果が得られる。
【０２２４】
上記第１〜第１２の実施形態において、主に本発明を機能線およびアクティブマトリクス基板の実施形態として説明した。しかし、第２の実施形態でも説明したように、本発明はトランジスタアレイにも関しており、アクティブマトリクス基板以外の種々のトランジスタアレイを含む半導体装置に適用することが可能である。
【０２２５】
たとえば、ＣＭＯＳイメージセンサのセルアンプとして本発明のトランジスタアレイを用いることができる。あるいは、アレイ状にトランジスタが配列されており、トランジスタをスイッチング素子または増幅素子として用いる種々の半導体装置へ本発明のトランジスタアレイを用いることができる。
【０２２６】
また、太陽電池の機能を持つ機能線やＣＣＤセンサとしての機能を有する機能線を形成することも可能であり、これらの機能線と本発明のトランジスタアレイやアクティブマトリクス基板とを組み合わせて、まったく新しい半導体装置を作ることも可能である。たとえば、本発明のアクティブマトリクス基板を用いた画像表示装置に隣接して、ＣＣＤセンサとしての機能を有する機能線を配置し画像撮影装置を設ける。更に、第３の実施形態で説明した駆動回路と太陽電池の機能を持つ機能線を画像表示装置および画像撮影装置の周辺に配置する。このような構造を有する半導体装置は、外部バッテリーが無くとも長時間使用可能な画像表示・画像撮影装置を実現できる。このように構造や使用している薄膜、特に半導体層の種類がまったく異なる複合半導体装置を実現することは従来のプロセスでは困難であったが、本発明の機能線、トランジスタアレイおよびアクティブマトリクス基板を用いることによって、こうした複合半導体装置を実現できる。
【０２２７】
【発明の効果】
本発明の機能線によれば、半導体層には、半導体層が機能すべき半導体素子の領域が画定されておらず、機能線を基板に固定してから半導体素子の領域を画定できる。したがって、機能線を基板に固定する際、アライメントのずれが生じる恐れがほとんどなくなる。また、機能線の半導体層が絶縁層で覆われているため、半導体層が酸化したり腐食したりする恐れが無くなり、機能線を大気中で保管することができる。したがって、本発明の機能線を用いて半導体装置を作製することが容易となる。
【０２２８】
本発明のトランジスタアレイおよびアクティブマトリクス基板ならびにこれらの製造方法によれば、高温で形成された絶縁性の高い絶縁層と電子移動度の大きい半導体層とを有するトランジスタを耐熱温度が低い基板上に設けることができる。したがって、プラスチックなどからなる基板をトランジスタアレイおよびアクティブマトリクス基板に用いことによって、フレキシブルなトランジスタアレイやアクティブマトリクス基板が実現できる。
【０２２９】
また、トランジスタのチャネルを画定する第１の導電層および第２の導電層は、それぞれ一部は半導体層と重畳しているが、他の部分においては半導体層と重畳していない。このような構造は、半導体層が機能すべき半導体素子の領域が画定されていない機能線を基板に固定するとき以降に第１の導電層および第２の導電層を形成することにより得られる。したがって、機能線を基板に固定する際、機能線と基板の位置合わが不要となり、基板上に複数のトランジスタがアライメントずれを起こすことなく配置されたトランジスタアレイおよびアクティブマトリクス基板が得られる。
【０２３０】
更に駆動回路にＮＭＯＳトランジスタやＰＭＯＳトランジスタが形成され機能線あるいはＮＭＯＳトランジスタやＰＭＯＳトランジスタが形成されたホイル基板を用いることにより、耐熱温度が低い基板上にＣＯＭＯＳ回路で構成される駆動回路を設けることができ、駆動回路などの周辺回路も備えたレキシブルなアクティブマトリクス基板が実現する。
【図面の簡単な説明】
【図１】第1の実施形態による機能線を示す斜視図である。
【図２】第１の実施形態の変形例を示す斜視図である。
【図３】機能線の作製に用いられるロール式の成膜装置を示す模式図である。
【図４】機能線をフィルムに貼り付ける装置を示す模式図である。
【図５】機能線付フィルムを基板へ貼り付ける装置を示す模式図である。
【図６】第２の実施形態によるアクティブマトリクス基板を示す平面図である。
【図７】図６におけるＡ−Ａ断面を示す図である。
【図８】図６におけるＢ−Ｂ断面を示す図である。
【図９】図６に示されるアクティブマトリクス基板の等価回路を示す図である。
【図１０】図６に示されるアクティブマトリクス基板に用いられる機能線の製造工程を説明する斜視図である。
【図１１】図６に示されるアクティブマトリクス基板に用いられる機能線の製造工程を説明する斜視図である。
【図１２】図６に示されるアクティブマトリクス基板に用いられる機能線の製造工程を説明する斜視図である。
【図１３】図６に示されるアクティブマトリクス基板の製造工程を説明する斜視図である。
【図１４】図１３におけるＡ−Ａ断面を示す図である。
【図１５】図６に示されるアクティブマトリクス基板の製造工程を説明する斜視図である。
【図１６】図１５におけるＡ−Ａ断面を示す図である。
【図１７】図６に示されるアクティブマトリクス基板の製造工程を説明する断面図である。
【図１８】図６に示されるアクティブマトリクス基板の製造工程を説明する断面図である。
【図１９】図６のアクティブマトリクス基板の製造工程を説明する断面図である。
【図２０】図６に示されるアクティブマトリクス基板の製造工程を説明する斜視図である。
【図２１】図２０におけるＡ−Ａ断面を示す図である。
【図２２】図２０におけるＢ−Ｂ断面を示す図である。
【図２３】図６に示されるアクティブマトリクス基板において、半導体層が除去された場合の電子の流れを説明する斜視図である。
【図２４】第3の実施形態によるアクティブマトリクス基板に用いられるｎ型機能線の断面を示す図である。
【図２５】第３の実施形態によるアクティブマトリクス基板に用いられるｐ型機能線の断面を示す図である。
【図２６】第３の実施形態によるアクティブマトリクス基板を示す平面図である。
【図２７】図２６のＣ−Ｃ断面を示す図である。
【図２８】ｎ型機能線の製造工程を説明する斜視図である。
【図２９】ｎ型機能線の製造工程を説明する斜視図である。
【図３０】ｎ型機能線の製造工程を説明する斜視図である。
【図３１】ｎ型機能線の製造工程を説明する斜視図である。
【図３２】ｎ型機能線の製造工程を説明する斜視図である。
【図３３】ｎ型機能線の製造工程を説明する斜視図である。
【図３４】ｎ型機能線の製造工程を説明する斜視図である。
【図３５】ｎ型機能線の製造工程を説明する斜視図である。
【図３６】図２６に示されるアクティブマトリクス基板の製造工程を説明する平面図である。
【図３７】図３６のＣ−Ｃ断面を示す図である。
【図３８】図２６に示されるアクティブマトリクス基板の製造工程を説明する平面図である。
【図３９】図３８のＣ−Ｃ断面を示す図である。
【図４０】図２６に示されるアクティブマトリクス基板の製造工程を説明する平面図である。
【図４１】図４０のＣ−Ｃ断面を示す図である。
【図４２】図２６に示されるアクティブマトリクス基板の製造工程を説明する平面図である。
【図４３】図４２のＣ−Ｃ断面を示す図である。
【図４４】第４の実施形態によるアクティブマトリクス基板を示す平面図である。
【図４５】第５の実施形態によるアクティブマトリクス基板を示す断面図である。
【図４６】図４５に示されるアクティブマトリクス基板の製造工程を説明する断面図である。
【図４７】図４５に示されるアクティブマトリクス基板の製造工程を説明する断面図である。
【図４８】ホイル状基板に薄膜を形成する装置を示す模式的斜視図である。
【図４９】図４５に示されるアクティブマトリクス基板の製造工程を説明する断面図である。
【図５０】ホイル状基板上に形成された薄膜をパターニングする装置を示す模式的斜視図である。
【図５１】ホイル状基板を切断する装置を示す模式的斜視図である。
【図５２】図４５に示されるアクティブマトリクス基板の製造工程を説明する断面図である。
【図５３】図４５に示されるアクティブマトリクス基板の製造工程を説明する断面図である。
【図５４】第６の実施形態による画像表示装置を示す平面図である。
【図５５】図５４のＢ−Ｂ断面図である。
【図５６】図５４のＤ−Ｄ断面図である。
【図５７】第７の実施形態によるアクティブマトリクス基板の一部を示す断面図である。
【図５８】第８の実施形態によるアクティブマトリクス基板の一部を示す断面図である。
【図５９】第９の実施形態によるアクティブマトリクス基板の一部を示す断面図である。
【図６０】図５９に示すアクティブマトリクス基板に用いられる機能線を示す斜視図である。
【図６１】図５９に示すアクティブマトリクス基板の製造工程を説明する断面図である。
【図６２】図５９に示すアクティブマトリクス基板の製造工程を説明する断面図である。
【図６３】第１０の実施形態によるアクティブマトリクス基板を示す平面図である。
【図６４】図６３のＡ−Ａ断面図である。
【図６５】図５９に示すアクティブマトリクス基板のトランジスタ近傍を示す斜視図である。
【図６６】図６５に示す構造において半導体層が除去された場合の電子の流れを説明する斜視図である。
【図６７】第１１の実施形態によるアクティブマトリクス基板を示す平面図である。
【図６８】図６７のＢ−Ｂ断面図である。
【図６９】第１１の実施形態によるアクティブマトリクス基板を示す平面図である。
【図７０】図６９のＢ−Ｂ断面図である。
【図７１】図６９に示されるアクティブマトリクス基板に用いられる機能線を示す平面図である。
【図７２】図６９に示されるアクティブマトリクス基板の各構成要素の配置を説明する平面図である。
【図７３】従来のアクティブマトリクス基板を示す平面図である。
【図７４】図７３に示すアクティブマトリクス基板において構成要素の配置にずれが生じた場合を示す平面図である。
【図７５】別な従来のアクティブマトリクス基板を示す平面図である。
【図７６】図７５に示すアクティブマトリクス基板において構成要素の配置にずれが生じた場合を示す平面図である。
【符号の説明】
１、３1  機能線
３０  アクティブマトリクス基板
３２  トランジスタ
３３  画素電極
３６  中心線
３７  絶縁層
３８  半導体層
４０  基板
３９  接着層
４１  平坦化層
４２  信号線
４３  ドレイン電極
５０  保持容量線
【図１】
0004245292.tif 000002
【図２】
0004245292.tif 000003
【図３】
0004245292.tif 000004
【図４】
0004245292.tif 000005
【図５】
0004245292.tif 000006
【図６】
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【図７】
0004245292.tif 000008
【図８】
0004245292.tif 000009
【図９】
0004245292.tif 000010
【図１０】
0004245292.tif 000011
【図１１】
0004245292.tif 000012
【図１２】
0004245292.tif 000013
【図１３】
0004245292.tif 000014
【図１４】
0004245292.tif 000015
【図１５】
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【図１６】
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【図１７】
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【図１８】
0004245292.tif 000019
【図１９】
0004245292.tif 000020
【図２０】
0004245292.tif 000021
【図２１】
0004245292.tif 000022
【図２２】
0004245292.tif 000023
【図２３】
0004245292.tif 000024
【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
0004245292.tif 000030
【図３０】
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【図３１】
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【図３２】
0004245292.tif 000033
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
0004245292.tif 000038
【図３８】
0004245292.tif 000039
【図３９】
0004245292.tif 000040
【図４０】
0004245292.tif 000041
【図４１】
0004245292.tif 000042
【図４２】
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【図４３】
0004245292.tif 000044
【図４４】
0004245292.tif 000045
【図４５】
0004245292.tif 000046
【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
0004245292.tif 000051
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
0004245292.tif 000056
【図５６】
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【図５７】
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【図５８】
0004245292.tif 000059
【図５９】
0004245292.tif 000060
【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
0004245292.tif 000066
【図６６】
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【図６７】
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【図６８】
0004245292.tif 000069
【図６９】
0004245292.tif 000070
【図７０】
0004245292.tif 000071
【図７１】
0004245292.tif 000072
【図７２】
0004245292.tif 000073
【図７３】
0004245292.tif 000074
【図７４】
0004245292.tif 000075
【図７５】
0004245292.tif 000076
【図７６】
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