(57)【特許請求の範囲】
【請求項１】
複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン−ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備えた不揮発性半導体メモリ装置において、
倍速オプション信号を生成する倍速モードオプション部と、
前記倍速オプション信号の状態に応じて前記メモリセルアレイのページサイズ及びブロックサイズを互いに異に指定するアドレシング回路と
を具備し、
前記アドレシング回路は、
前記倍速オプション信号に応じて入力ローアドレス信号のうちMAT選択アドレス信号をデコーディングし、デコーディングしたMAT選択アドレス信号と入力ローアドレス信号とを受信して倍速モード動作では、複数のMATを選択することでデフォルトモード動作のページサイズの２倍以上のページサイズを選択するローデコーディング信号を生成するローデコーディング部と、
前記倍速オプション信号の状態に従い、進数カウンティング動作を互いに異に行うコラムアドレス信号を生成するコラムアドレスカウンタと、
前記コラムアドレスカウンタから出力されるコラムアドレス信号をデコーディングして前記倍速モード動作では前記デフォルトモード動作のブロックサイズの２倍以上のブロックサイズを選択するコラムデコーディング信号を生成するコラムデコーディング部とを含み、
前記ローデコーディング部は、
前記倍速オプション信号と前記MAT選択アドレス信号とをデコーディングし、前記デフォルトモード動作時にはいずれかのMATを選択し、前記倍速モード動作時には複数のMATを選択するデコーディングMAT選択アドレス信号を生成するMAT選択信号デコーディング部と、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち第１グループアドレスをプレデコーディングするPプレデコーダと、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち前記第１グループアドレスよりも上位にある第２グループアドレスをプレデコーディングするQプレデコーダと、
各MATを独立的に制御する、前記入力ローアドレス信号のうち前記第２グループアドレスよりも上位にある残りの第３グループアドレスを前記デコーディングMAT選択アドレス信号に応じてそれぞれプレデコーディングするR1及びR2プレデコーダとを含むことを特徴とすることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
請求項１に記載の不揮発性半導体メモリ装置において、
前記倍速モードオプション部は、電源電圧に選択的に連結されるボンディングパッドを含むことを特徴とする不揮発性半導体メモリ装置。
【請求項３】
請求項１に記載の不揮発性半導体メモリ装置において、
前記倍速モードオプション部は切断可能なヒューズまたはメタルオプションでなることを特徴とする不揮発性半導体メモリ装置。
【請求項４】
請求項１に記載の不揮発性半導体メモリ装置において、
多重倍速オプション信号のステータスに応答し、デバイス識別信号を出力する出力回路を具備したことを特徴とする不揮発性半導体メモリ装置。
【請求項５】
請求項１に記載の不揮発性半導体メモリ装置において、
前記コラムアドレスカウンタは、
コラムアドレスカウンタコントローラに複数のD型フリップフロップ及び信号セレクタが連結され、前記倍速オプション信号の状態に従い10進カウンタまたは11進カウンタとして動作することを特徴とする不揮発性半導体メモリ装置。
【請求項６】
複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン−ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備えた不揮発性半導体メモリ装置において、
倍速オプション信号を生成する倍速モードオプション部と、
前記倍速オプション信号に応じ、入力ローアドレス信号のうちMAT選択アドレス信号をデコーディングし、デコーディングされたMAT選択アドレス信号と入力ローアドレス信号とを受信して、倍速モード動作では複数のMATを選択することでデフォルトモード動作のページサイズの２倍以上のページサイズを選択するローデコーディング信号を生成するローデコーディング部と、
前記倍速オプション信号の状態に従い、進数カウンティング動作を互いに異に行うコラムアドレス信号を生成するコラムアドレスカウンタと、
前記コラムアドレスカウンタで出力されるコラムアドレス信号をデコーディングし、前記倍速モード動作では前記デフォルトモード動作のブロックサイズの２倍以上のブロックサイズを選択するコラムデコーディング信号を生成するコラムデコーディング部と、
前記倍速オプション信号の状態に従い、ページサイズ及びブロックサイズに対応するページバッファの駆動を制御するページバッファコントロール部とを含み、
前記ローデコーディング部は、
前記倍速オプション信号と前記MAT選択アドレス信号とをデコーディングし、前記デフォルトモード動作時にはいずれかのMATを選択し、前記倍速モード動作時には複数のMATを選択するデコーディングMAT選択アドレス信号を生成するMAT選択信号デコーディング部と、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち第１グループアドレスをプレデコーディングするPプレデコーダと、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち前記第１グループアドレスよりも上位にある第２グループアドレスをプレデコーディングするQプレデコーダと、
各MATを独立的に制御する、前記入力ローアドレス信号のうち前記第２グループアドレスよりも上位にある残りの第３グループアドレスを前記デコーディングMAT選択アドレス信号に応じてそれぞれプレデコーディングするR1及びR2プレデコーダとを含むことを特徴とすることを特徴とする不揮発性半導体メモリ装置。
【請求項７】
請求項６に記載の不揮発性半導体メモリ装置において、
前記コラムアドレスデコーダは、前記倍速オプション信号の状態に従い、アドレスを増減してデコーディングすることを特徴とする不揮発性半導体メモリ装置。
【請求項８】
請求項６に記載の不揮発性半導体メモリ装置において、
前記ローデコーダは、前記倍速オプション信号の状態に従い、ローアドレスを増減してデコーディングすることを特徴とする不揮発性半導体メモリ装置。
【請求項９】
複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン−ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備えた不揮発性半導体メモリ装置の駆動方法において、
前記不揮発性半導体メモリ装置は、
倍速オプション信号を生成する倍速モードオプション部と、
前記倍速オプション信号の状態に応じて前記メモリセルアレイのページサイズ及びブロックサイズを互いに異に指定するアドレシング回路と
を具備し、
前記アドレシング回路は、
前記倍速オプション信号に応じて入力ローアドレス信号のうちMAT選択アドレス信号をデコーディングし、デコーディングしたMAT選択アドレス信号と入力ローアドレス信号とを受信して、倍速モード動作では複数のMATを選択することでデフォルトモード動作のページサイズの２倍以上のページサイズを選択するローデコーディング信号を生成するローデコーディング部と、
前記倍速オプション信号の状態に従い、進数カウンティング動作を互いに異に行うコラムアドレス信号を生成するコラムアドレスカウンタと、
前記コラムアドレスカウンタから出力されるコラムアドレス信号をデコーディングして前記倍速モード動作では前記デフォルトモード動作のブロックサイズの２倍以上のブロックサイズを選択するコラムデコーディング信号を生成するコラムデコーディング部とを含み、
前記ローデコーディング部は、
前記倍速オプション信号と前記MAT選択アドレス信号とをデコーディングし、前記デフォルトモード動作時にはいずれかのMATを選択し、前記倍速モード動作時には複数のMATを選択するデコーディングMAT選択アドレス信号を生成するMAT選択信号デコーディング部と、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち第１グループアドレスをプレデコーディングするPプレデコーダと、
複数のMATに共通に用いられ、前記入力ローアドレス信号のうち前記第１グループアドレスよりも上位にある第２グループアドレスをプレデコーディングするQプレデコーダと、
各MATを独立的に制御する、前記入力ローアドレス信号のうち前記第２グループアドレスよりも上位にある残りの第３グループアドレスを前記デコーディングMAT選択アドレス信号に応じてそれぞれプレデコーディングするR1及びR2プレデコーダとを含むことを特徴とすることを特徴とする不揮発性半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、電気的に消去及びプログラム可能な不揮発性半導体メモリ装置に係るもので、特にオプションに従い選択的倍速動作モードをもつ不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
通常、不揮発性半導体メモリ装置は、外部の電源供給が中断されてもメモリセル内にその内容を永久的に保存することができるため、電源供給の有無にかかわらずに保存されるべき内容を記憶させるのに主に用いられる。MROM、PROM、EPROMの場合には、一般のユーザらが電子的システムを通じ、自発的に消去及び書き込み（またはプログラム）を行う作業が自由でない。
【０００３】
即ち、オンボード状態でプログラムされた内容を消去するか、または再プログラムすることが容易でないのである。これとは異なって、電気的に消去及びプログラム可能なEEPROMの場合、電気的に消去及び書き込み（またはプログラム）を行う作業がシステム自体可能であるので、継続的な内容更新が必要なシステムプログラム蓄積装置及び補助記憶装置としてのその応用が持続的に拡大されつつある。
【０００４】
特に、最近のコンピューターまたはマイクロプロセッサにより制御される様々な電子的装置は、高密度の電気的に消去及びプログラム可能なEEPROMの開発を一層要求しており、さらに、携帯用コンピューターまたはノートブックサイズのバッテリ電源コンピューターシステムにおいて、補助メモリ装置として回転磁気ディスクを有するハードディスク装置を使用するのは、相対的に広い面積を占めるため、このようなシステムの設計者らは、より小さい面積を占有する高密度、高性能のEEPROMの開発に大きな興味を感じてきた。
【０００５】
高密度EEPROMを達成するためには、メモリセルが占有する面積を減らすことが主な重要課題である。そのような課題を解決するため、セル当たりの選択トランジスタ個数、及びビットラインとの接続開口の個数を減らすことができるNAND構造となったメモリセルを有するEEPROMが本分野で開発された。NAND構造セルは、以前から本技術分野で1988年に発行されたIEDM、ページ412乃至415でタイトル“NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL”の下に開示されている。
【０００６】
EEPROM設計技術が進歩するに従い出現した、フラッシュ消去機能を有するNAND型フラッシュEEPROMはNOR型またはAND型のEEPROMに比べ集積化が容易であり、相対的に安価なので大容量補助記憶装置への応用に非常に有利である。最近、NAND型フラッシュメモリを用いる市場の要求が漸次多様化されるに従い、このような市場の要求に対応できるように、設計の際に各種機能的オプションを入れる必要があることになった。
【０００７】
以下、後述の本発明に対する徹底した理解を提供する意図の外には他の意図なしで、上記のような特性をもつNAND型フラッシュメモリのセルアレイ構造を説明する。
図１０には通常のNAND型フラッシュEEPROMのセルアレイ構成及びNAND型フラッシュセルストリングが図示される。図面の左側で示されるように、NAND型フラッシュメモリ装置はメモリセルアレイ950と、入力アドレスを受信してワードラインW/Lを選択するためのローデコーダ960と、選択されたメモリセルにデータを入出力するため、それぞれのビットラインB/Lに連結されるページバッファ970と、コラムデコーディングのためのコラムデコーダ980とを備える。
【０００８】
メモリセルアレイ950は符号951,952,953で示したように、セルストリングを複数もつセルアレイブロックを複数含む。即ち、メモリセルアレイ950は複数個のブロック単位で構成され、一つのブロックはセルストリングからなる複数個のメモリセルトランジスタ、例えば、４Kバイト個のメモリセルトランジスタから構成される。一方、図面の右側を参照すると、複数のセルストリングから構成されるセルアレイブロックの例が見せられる。
【０００９】
NAND型フラッシュメモリセルアレイをなす基本単位は、セルストリング（“NANDセルユニット”ともいう）である。一つのセルアレイブロック内にはドレインが対応ビットラインに接続開口を通じて接続された第１選択トランジスタ900と、ソースが共通ソースラインGSLに接続された第２ト選択ランジスタ901と、第１選択トランジスタのソースと第２選択トランジスタのドレインとの間でドレイン‐ソースチャンネルが互いに直列に接続されたｎ個のメモリトランジスタM1,M2,...,Mnからなったセルストリングと、が複数構成される。
【００１０】
ここで、第１選択トランジスタ900は、選択されたセルストリングをビットラインB/Lに連結または遮断させるための役割をし、第２選択トランジスタ901はセルストリングの接地経路を作るために用いられる。NAND型のセルストリングは通常P型半導体基板上に形成され、それぞれのメモリセルトランジスタはそのソースとドレイン領域間のチャンネル領域上にゲート酸化膜を介して形成されたフローティングゲート（または浮遊ゲート）と、層間絶縁膜を通じてフローティングゲート上に形成された制御ゲート（またはコントロールゲート）とを有する。
【００１１】
セルストリング内のフローティングゲートを有するメモリセルトランジスタM1,M2,...,Mnを選択するため、第１方向、例えば横軸方向に複数のワードライン（以下、W/L）が存在し、第１方向とは直角方向、例えば、縦軸方向に複数のビットライン（以下、B/L）が配置される。ここで、W/Lはメモリセルトランジスタのコントロールゲートと電気的に連結している。実質的に製造工程で作られたW/Lはそれ自体でコントロールゲートの役割を兼ねている。
セルストリング内に選択されたメモリトランジスタをプログラムするためには、セルストリング内のすべてのメモリトランジスタを、一時に消去させた後にプログラミング動作を行う。
【００１２】
すべてのメモリトランジスタの同時消去動作（通常、フラッシュ消去という。）は、メモリセルの消去動作はF-Nトンネリングを起こすため、すべての制御ゲートに0Vを印加し、P型ウェル領域とN型基板とに20Vの高電圧を印加することにより行われ、すべてのメモリトランジスタのフローティングゲートから電子がP型ウェルに均一に放出されるようにする。その結果、それぞれのメモリトランジスタのしきい電圧は約‐4Vの負の電圧となり、２進論理“１”が貯蔵された状態と仮定されるディプリーションモードのトランジスタの状態になる。
【００１３】
選択されたメモリトランジスタをプログラムするため、第１選択トランジスタのゲートと選択されたメモリトランジスタの制御ゲートには20Vの高電圧を印加し、第２選択トランジスタのゲートには0Vを、そして非選択のメモリトランジスタのそれぞれの制御ゲートには7Vの中間電圧を印加する。
仮に、選択されたメモリトランジスタを２進論理“０”で書き込みまたはプログラムすると、NANDセルユニットと接続されたビットラインに0Vが印加され、これにより選択されたメモリトランジスタのフローティングゲートに電子が注入され、エンハンスメントモードのトランジスタ状態になる。
【００１４】
反面、選択されたメモリトランジスタを２進論理“１”でプログラムすると、対応ビットラインにはプログラム防止電圧の中間電圧7Vが印加され、選択されたメモリトランジスタのプログラム動作は防止される。従って、選択されたメモリトランジスタは該トランジスタのドレインからフローティングゲートに正孔のF-Nトンネリングによりプログラムされる。
【００１５】
上記のようなNANDフラッシュメモリのメモリセルアレイ構造において、同じワードラインに共通して制御ゲートが連結されたメモリセルトランジスタをページといい、同じストリング選択ラインSSLを共有する複数個のページの束をブロックという。通常、データ読み出し及びプログラム動作はページ単位で行われ、消去の場合にブロック単位で進行される。
【００１６】
ページサイズとブロックサイズはフラッシュメモリの設計の際にハードウェア的に予め決定される。NAND型フラッシュメモリは、バイト(x8)またはワード(x16)単位でランダムアクセスによりデータを読み出すNOR型フラッシュメモリとは異なって、比較的長い時間（〜10us）に亘ってページ単位でデータを感知してページバッファに蓄積する。
フラッシュメモリに連結された制御装置、例えばCPUではフラッシュメモリのリードイネーブルピン（nRE×pin）をトグルしてページバッファに蓄積されたデータを順次パッチする。
【００１７】
このようにフラッシュメモリではデータ読出の際に比較的長い待ち時間を必要とするが、一応感知されてページバッファに蓄積されたデータを入出力する動作側面ではデータ入出力レートが相対的に優れた長所を有する。
フラッシュメモリの場合、ページサイズを大きくするほどデータ入出力レートは向上する。しかし、データ入出力レートの向上のため無制限にページサイズを拡張するのは困難である。その理由はページサイズを大きくすると、消去の際に基本単位となるブロックサイズも共に大きくなるため、比較的小さい単位のデータを書替える場合には不便さを伴うためである。
【００１８】
従って、比較的大きいサイズのデータを書替え、ハイデータ出力レートを所望するユーザは、ページサイズとブロックサイズとが大きいフラッシュメモリを要求し、比較的小さいサイズのデータを書替える場合、ユーザは小さいブロックサイズを要求する。
そのため、一旦設計してしまうと、物理的にページサイズとブロックサイズとが決定するフラッシュメモリの場合、ユーザの多様なサイズ要求に対し、別途の製品を設計・製造しようとすれば、コストがかかるという問題点があった。
そこで、ユーザのサイズ要求に逐一適合した製品を、別途に設計・製造することなく、そのようなサイズ要求を充足させることができる、改善された技術が本技術分野で要望される。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、上記のような問題点を解決することができる不揮発性半導体メモリ装置を提供することである。
また、本発明の目的は、ユーザのページサイズ及びブロックサイズの要求に適確に対応して動作することができるNAND型フラッシュメモリ装置を提供することである。
また、本発明の目的は、オプションに従い多様な倍速動作をもつNAND型フラッシュメモリを提供することである。
また、本発明の目的は、オプションに従いそれぞれ２種類以上のページサイズとブロックサイズとを択一的に有して動作することができるNAND型フラッシュメモリ装置の構造及びそれに従う動作方法を提供することである。
さらに、本発明の目的は、ワイヤボンディングオプションに従い、選択された倍速動作モードを有するNANDフラッシュEEPROM及びその駆動方法を提供することである。
【００２０】
【課題を解決するための手段】
このような目的を達成するため、本発明による不揮発性半導体メモリ装置は、複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン‐ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備え、倍速オプション信号を生成する倍速モードオプション部と、倍速オプション信号の状態に応じてメモリセルアレイのページサイズ及びブロックサイズを互いに異に指定するアドレシング回路とを具備することを特徴とする。
【００２１】
また、本発明による不揮発性半導体メモリ装置の駆動方法は、複数のワードラインにコントロールゲートがそれぞれ対応連結され、ストリング選択トランジスタと接地選択トランジスタとの間でドレイン‐ソースチャンネルが互いに直列に連結されたフローティングゲートメモリセルトランジスタからなる、セルストリングを複数備えたセルアレイブロックを複数含むメモリセルアレイを備えた不揮発性半導体メモリ装置の装置的オプションに従い、倍速オプション信号を生成する倍速モードオプション部を装置内に備え、倍速オプション信号の状態に応じ、メモリセルアレイのページサイズ及びブロックサイズを２倍以上に拡張するアドレシングを行い、リード、ライト及び消去動作を倍速モード動作で行うことを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳しく説明する。図面において互いに同一または類似した部分は、説明及び理解の便宜上、同一または類似した符号を付する。
まず、64MBitメモリセルアレイにおいて、512+16=528バイトのページサイズと８Kバイトのブロックサイズとをもつ、1024個のセルアレイブロックにアクセスする場合を１倍速動作モードとし、２倍速動作モードでは入出力レートを２倍に増加させるため1024+32=1056バイトのページサイズと16Kバイトのブロックサイズとをもつ、512個のセルアレイブロックにアクセスする。
【００２３】
ここで、比較的大きいサイズのデータを書替え、ハイデータ出力レートを所望するユーザは２倍速動作モードを所望し、比較的小さいサイズのデータを書替えることを所望するユーザは１倍速動作モードを所望するだろう。
２倍速動作モードまたは２倍速以上の動作モードは、データ入出力レートが１倍速動作モードよりも該当倍速だけ増加するという長所を有し、それに従うページプログラムの回数の増加に起因してメモリセルの寿命が相対的に短いという短所を有する。
【００２４】
同じ容量をもつメモリセルアレイを該当用途に適合した倍速で動作させることを所望する場合、それにそれぞれ対応される倍速動作をもつフラッシュメモリを毎回設計し製造すると、設計及び製造費用が増加してメモリ製品のコストが上昇するだろう。従って、このような場合にオプション制御を用いて選択された倍速で動作できるフラッシュメモリを提供すれば、かなり合理的である。
【００２５】
図１は、本発明の実施の形態である選択的倍速動作モードをもつ不揮発性半導体メモリ装置のブロック図である。
図示したように、メモリセルアレイを構成するセルアレイ200,210、ロープレデコーディング信号を受信してセルアレイ200,210のワードラインを選択するローデコーダ230,231,240,241、セルアレイ200,210のビットラインに連結されて選択されたメモリセルトランジスタにデータを入出力するための第１、第２ページバッファ250,251、コラムプレデコーディング信号に応じて第１、第２ページバッファ250,251を選択する第１、第２Yゲート260,261、入出力データをバッファーリング及びラッチするため第１、第２Ｙゲート260,261に連結されたI/Oバッファ及びラッチ270、I/Oバッファ及びラッチ270に連結されてデータを入出力するI/O部280、倍速オプション信号及び入力ローアドレスをプレデコーディングしてローデコーダ230,231,240,241にロープレデコーディング信号を印加するロープレデコーダ100、ローデコーダ230,231,240,241を制御し、高電圧を印加するコントロールロジック及び高電圧発生器110、倍速オプション信号に応じて第１、第２ページバッファ250,251を制御するページバッファコントロールロジック120、倍速オプション信号及び入力コラムアドレスをプレデコーディングして第１、第２Yゲート260,261にコラムプレデコーディング信号を印加するコラムプレデコーダ130、及びI/Oバッファとラッチ270に連結されてコマンドを印加するコマンドレジスタ140を備える。
【００２６】
図１において、メモリセルアレイを構成するセルアレイブロック200,210が２つ図示されているが、これは説明の便宜上のためのもので、実際のメモリ装置では複数個のセルアレイブロックが配置されるようになる。
セルアレイブロック中、説明の便宜上、一方のセルアレイブロック200をMAT1と称し、残りの他方のセルアレイブロック210をMAT2と称する。それぞれMAT1,2の200,210はアドレシングのみが異なり、物理的に同一な構造を有する。通常512バイトのページバッファを有し、読み出しまたはプログラムを512バイト単位で行うことを１倍速フラッシュメモリと称すると、１Kバイトのページバッファを有するNAND型フラッシュメモリの場合に２倍速フラッシュメモリになり、２Kバイトのページバッファを有する場合に４倍速デバイスになる。本発明の実施の形態では、便宜上１倍速/２倍速オプションを有するフラッシュメモリデバイスの場合を挙げる。
【００２７】
図１で示されるMAT1,2の200,210はそれぞれ以下のようなアレイ構成を有することが出きる。NAND型の一つのセルストリングに16個のメモリセルトランジスタが直列に連結され、ビットライン１個ごとに１個ずつ連結されるページバッファがある。一つのMATのメインフィールドには512バイトのビットラインがあり、スペアフィールドには16バイトのビットラインがある。
【００２８】
一つのMATに対しページサイズは512+16=528バイトになり、１倍速読み出し及びプログラムを支援する。また、一つのブロックは直列に連結された16個のページ束になるため、消去の際に最少単位（ブロックサイズ）は１MATに対し8k+256バイトになる。それぞれのMATは縦軸（ここではY軸）に計512個のブロックがある。そして、データの入出力はバイト単位になされる。スペアフィールドはユーザがエラーコレクションコード(ECC)、またはブロック情報を蓄積するための特別な用途で用いられるエキストラアレイ領域である。メインフィールドという用語はスペアフィールドとの区別のために便宜上用いた。
【００２９】
以下、１倍速読み出し及びプログラム動作モードの場合に必要なアドレス信号の個数を説明する。一つのMATに対し一つのワードラインを選択するためには512個のブロック中で一つのブロックを選択した後、16個のページの中から一つのページを選択すべきであるため、ローアドレス個数は9+4=13となる。ここにブロックを選択するためのアドレスを追加すると、ローアドレスは計14個が必要であることがわかる。
【００３０】
一方、コラムアドレスは512バイトの中から一バイトずつアクセスすべきであるため、９個のアドレスが必要であり、特別にスペアフィールド側のデータ入出力のための一つのスペアイネーブルアドレスが追加されて、１MATに対し計10個のコラムアドレスが必要である。
このようにそれぞれのMATに対し、１倍速読み出し/プログラムを所望し、消去のためのブロックサイズが8Kバイトのデバイスをオプションにより２倍速読み出し/プログラムと消去のためのブロックサイズが16Kバイトのデバイスとして使用するためには、１倍速と２倍速動作とを区分するオプションデバイスが必要である。
【００３１】
オプションデバイスは、メタルオプション、ヒューズオプション、またはボンディングオプションなどを用いることができる。本発明の実施例では図１でのようなボンディングパッドによるオプション素子を用いる。ボンディングパッドで現れる倍速オプション信号FX2は２つの場合の倍速モードであれば、ローまたはハイレベルの信号を有する。倍速オプション信号FX2は図４のようなオプション情報出力回路により生成できる。
【００３２】
図４は、図１のボンディングパッドと連結されて倍速オプション信号を生成するオプション情報出力回路の一例図で、ボンディングパッドBP（図４ではFX2x）の入力端に連結されたインバーターI1と、インバーターI1の出力を反転するインバーターI2と、インバーターI1の入力端と接地点との間をドレイン‐ソースチャンネルに連結し、ゲートからパワーアップ信号PWRUPを受信するN型MOSトランジスタN1と、インバーターI1の入力端と接地点との間をドレイン‐ソースチャンネルに連結し、ゲートでインバーターI1からの出力を受信するN型MOSトランジスタN2と、から構成される。
【００３３】
図４において、ボンディングパッドBPを備え電源電圧、例えばVCCのパッドとワイヤボンディングとの製造工程を通じて連結すると、出力信号の倍速オプション信号FX2が論理的ハイに活性化されて２倍速オプションを示し、パッドFX2xが接地電圧に連結またはフローティングされてあれば、パワーアップの以後に倍速オプション信号FX2は論理的ローにディスエーブルされて、デフォルトオプションの１倍速動作を所望する。
一方、ハードウェア的に決定された容量をもつメモリセルアレイを２倍速動作モードで駆動するためには、１倍速動作モードで設定されるページサイズとブロックサイズとを２倍に拡張すべきである。２倍速動作モードの場合、コラムアドレスが１倍速動作モードの場合よりも１個だけ多く必要となる。
【００３４】
本実施の形態では、このために１倍速モードでMAT選択アドレスとして用いられるローアドレスAX<9>をコラムアドレスに変えて使用する。新しく追加されるコラムアドレスはコラムプリデコーダ130にコラムアドレスを印加するため、コラムアドレスカウンタから出力されるようにすべきである。
コラムアドレスカウンタは１倍速動作モードで10進カウンタとして動作するので、２倍速動作モードでは11進カウンタで動作する機能を有すべきである。
【００３５】
図５には倍速動作モードに従い、進数カウンティング動作を異にするコラムアドレスカウンタの構造が図示される。
図１のコラムプレデコーダと連結され、オプション制御を受けるコラムアドレスカウンタを示した図５を参照すると、複数のD型フリップフロップ401〜405及び信号セレクタ406がコラムアドレスカウンタコントローラ400に連結された構成からなる。
【００３６】
図５のコラムアドレスカウンタは、選択されたページに対するシリアルデータ入出力時の開始点アドレスで、始めてクロック信号CLKによりアドレスを順次増加させる。そして、メインフィールドの最後のコラムまでカウンティングした後、スペアフィールドイネーブル信号ASを生成し、スペアフィールドに対するデータ入出力を続けて行うようにする。
２倍速動作モードの場合、スペアフィールドに対するカウンティング動作へスキップする前に、新しく追加されたDフリップフロップ402を通じてカウントが一つだけ行われる。
【００３７】
１倍速動作の場合、Dフリップフロップ402によるカウンティングはスキップされ、Dフリップフロップ401のキャリがスペアフィールドイネーブルのためDフリップフロップ403のデータ入力端DIに連結されるようにすべきである。
このため、信号セレクタ406は出力信号CLKSを生成する。即ち、信号セレクタ406は、倍速オプション信号FX2の論理状態レベルに従い、Dフリップフロップ402のキャリまたはDフリップフロップ401のキャリをDフリップフロップ403に伝達する。
コラムアドレスカウンタコントローラ400は、初期アドレスセッティングなどのコラムアドレスカウンタのクロッキング、リセットなどを制御する回路である。
【００３８】
図６は、図５に用いられたDフリップフロップのうちの一つの詳細図である。図６に示すように、クロックCLKを反転するインバータI2、入力信号DIをクロックCLKに従い後端に伝送する複数の伝送ゲートPG1,  PG2,PG3,PG4、セットSET及びリセットRST信号に一側入力端が連結されたNORゲートNOR1,NOR2,NOR3,NOR4、及び出力反転用インバータI2が連結された構成が、一つのDフリップフロップを形成している。
【００３９】
一方、２倍速動作のためには、ロープレデコーダ100のデコーディング動作をも変えなければならない。一つのMATに対し計512個のブロックのうち一つをデコーディングするため９個のアドレスが用いられる。
ここでは、デコーディング信号バスラインを減らすため、アドレスを３個ずつ束ねて３個のプレデコーダを図７のように構成した。P,Qプレデコーダ101,102は、MAT1,MAT2に対し共通に用いられ、R1プレデコーダ103とR2プレデコーダ104とはそれぞれMAT1,MAT2を独立的に制御する。
即ち、P,Qプレデコーダ101,102とは異なり、Rプレデコーダ103,104はMAT選択アドレスの制御を受ける。
【００４０】
図８にはRプレデコーダ103,104の詳細が図示されている。１倍速動作のときに非選択MATに対応するRプレデコーダの出力信号は、全てディスエーブルされるため、選択されたMATでP,Q,Rデコーディングにより一つのブロックだけが選択される。
２倍速でのブロックサイズは、メインフィールドを基準にして8Kバイトから16Kバイトに増えなければならないので、選択されるブロックはP,  Q,  RデコーディングによりそれぞれのMATで8Kバイトブロックが１個ずつ選択されて計16Kバイト大きさをもつブロックにならなければならない。
２倍速動作のときにMAT選択アドレスがコラムアドレスに転用されたので、２倍速であるときにRプレデコーダを制御するためのMAT選択信号MAT1,MAT2はソリッドハイにイネーブルされる。
【００４１】
図９は、１倍速及び２倍速に対しMAT選択信号をデコーディングするために、MAT選択信号デコーディング部を示した図である。
倍速オプション信号とMAT選択アドレス信号とをデコーディングしてデコーディングMAT選択アドレス信号を生成するマット選択信号デコーディング部は、第１、第２NORゲートNOR1,NOR2、及び第１、第２NORゲートNOR1,NOR2の出力をそれぞれ反転するインバーターI1,I2から構成される。
【００４２】
図面においてFX2信号がハイにイネーブルされて２倍速動作を所望する場合、デコーディングMAT選択アドレス信号のMAT1,MAT2はソリッドハイになり、FX2信号がローにディスエーブルされて１倍速動作を所望する場合、MAT1,MAT2はMAT選択アドレスAX<9>により一方のMATのみが選択される。MAT選択信号デコーディング部は図６と連結される。
【００４３】
つまり、全体的なロー及びコラムアドレシングを見ると、２倍速動作のためにローアドレスの一つがコラムアドレスに転用されたので、２倍速でのローアドレスは１倍速と比較して一つが減った13個となり、コラムアドレスが１個増えて11個になる。
よって、メモリセルアレイのページサイズ及びブロックサイズが２倍以上に拡張するようなアドレシングを行い、リード、ライト及び消去動作が倍速モード動作で行われる。
【００４４】
以下、このような構成による１倍速オプション及び２倍速オプション動作を説明する。図２は１倍速オプションによる図１の装置のセルアレイブロックアクセスを示した図である。
ボンディングパッドBPを接地電圧に連結するかまたはフローティングさせると、倍速オプション信号FX2は論理的ローとしてディスエーブルされる。そして、１倍速動作オプションが設定される。
【００４５】
64Mビットでページサイズが528バイト、ブロックサイズが8Kバイトとすれば、図９のMAT選択信号デコーディング部の出力MAT1、MAT2は選択アドレスAX<9>によりMAT2のみがハイレベルになる。ロープレデコーダ100は14個の入力ローアドレス信号をプレデコーディングして、図２に示されるMAT2(210)の一つのブロックを選択する。
【００４６】
一方、図５のコラムアドレスカウンタは10進カウンタとして動作して10個のカラムアドレスを生成し、コラムプレデコーダ130は第２Yゲート261がデコーディングを行い得るようにするコラムプレデコーディング信号を印加する。
よって、デフォルトモード動作の１倍速オプション動作では528バイトのページサイズ及び8Kバイトのブロックサイズが選択されて、読み出しまたはプログラムがページ単位に、消去動作がブロック単位に行われる。
【００４７】
図３は、２倍速オプションによる図１の装置のセルアレイブロックアクセスを示した図である。ボンディングパッドBPを電源電圧、例えばVCCのパッドとワイヤボンディングとの製造工程を通じて連結すると、出力信号の倍速オプション信号FX2が論理的ハイに活性化されて２倍速オプションを設定する。
この場合、ロープレデコーダ100は13個の入力ローアドレス信号をプレデコーディングして、図３で示されるMAT1,2(200,210)のそれぞれ一つのブロックを選択する。
【００４８】
一方、図５のコラムアドレスカウンタは、11進カウンタとして動作して11個のコラムアドレスを生成し、コラムプレデコーダ130は第１、第２Yゲート260,261がデコーディングを行い得るようにするコラムプレデコーディング信号を印加する。
よって、２倍速オプション動作では1056バイトのページサイズ及び16Kバイトのブロックサイズが選択されて、読み出しまたはプログラムが1056バイトのページ単位に、消去動作が16Kサイズのブロック単位に行われる。
【００４９】
従って、上記のように半導体メモリの回路設計をする場合、追加的な製品開発なしで簡単なボンディングオプションだけで二つのモードをもってユーザ要求に対応することができる。
また、本発明の他の実施の形態として、本発明による不揮発性半導体メモリ装置に出力回路を追加し、多重倍速オプション信号のステータスに応答し、デバイス識別信号（デバイスID）を出力させてもよい。
【００５０】
この場合、NOR型フラッシュメモリでは、自動選択モード中にデバイスID（デバイス識別情報）を出力する。また、NAND型フラッシュデバイスでは、デバイスID出力用コマンドが入力された後、読出し可能ピントグルによってデバイスIDを出力する。なお、多重倍速オプションなので、速度によりデバイスIDも異なることは明らかである。出力回路としてデバイスIDコード発生器を採用したときのブロック図を図１１に示す。
【００５１】
図１１を参照しながら説明すると、まず最初に、コマンドレジスタ140からのID（フラグ信号）と倍速オプション信号FX2とがデバイスIDコード発生器1101に入力される。デバイスIDコード発生器1101は両信号に基づいてデバイスIDコード（図１１では、ID<7:0>）を生成して出力する。
上記説明は、本発明の実施の実施の形態を中心にして示した添付図面に沿って、例を挙げて限定したが、これは一例にすぎず、本発明の技術的思想を外れない範囲内で変化や変形が可能なのは明らかである。
【００５２】
例えば、１倍速と２倍速動作モードと共に、２倍速/４倍速などの多様なオプションを付加することができる。
また、NOR型及びAND型のような思案の異なったメモリの場合、ボンディングオプションによる多重倍速モードを実現させることができるのは明らかである。
また、１倍速及び２倍速モードのときにボンディングオプションを反対にすることが可能であるし、多重倍速モードを選択的に実現することもできる。
さらに、添付図面で示した論理ゲートは、他の等価的回路素子または他の論理素子に代替可能なのは明らかである。
【００５３】
【発明の効果】
このように、本発明の選択的多重倍速モードを有する不揮発性半導体メモリ装置よると、各種倍速モードに従う別途のチップ設計及び製造なしに、オプションだけを以って、ユーザが所望する倍速で半導体メモリを動作させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である不揮発性半導体メモリ装置のブロック図。
【図２】各倍速オプションによるセルアレイアクセスを示した図。
【図３】各倍速オプションによるセルアレイアクセスを示した図。
【図４】本発明の実施の形態であるオプション情報出力回路の図。
【図５】本発明の実施の形態であるコラムアドレスカウンタのブロック図。
【図６】本発明の実施の形態であるDフリップフロップのうち一つを表した図。
【図７】本発明の実施の形態であるロープレデコーダのブロック図。
【図８】本発明の実施の形態であるRプレデコーダの回路図。
【図９】本発明の実施の形態であるMAT選択アドレス発生回路。
【図１０】従来のNAND型フラッシュEEPROMのセルアレイ構成及びNAND型フラッシュセルストリングを示す図。
【図１１】デバイスＩＤコード発生器のブロック図。
【符号の説明】
１００    ロープレデコーダ
１１０    コントロールロジック及び高電圧発生器
１２０    ページバッファコントロールロジック
１３０    コラムプレデコーダ
１４０    コマンドレジスタ
２００    セルアレイマット１
２１０    セルアレイマット２
２３０    ローデコーダ１−１
２３１    ローデコーダ１−２
２４０    ローデコーダ２−１
２４１    ローデコーダ２−２
２５０    第１ページバッファ
２５１    第２ページバッファ
２６０    第１Ｙゲート
２６１    第２Ｙゲート
２７０    Ｉ／Ｏバッファ及びラッチ
２８０    Ｉ／Ｏ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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