(57)【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する段階と、
前記トレンチを埋め込むように、所定の突出部を有するトレンチ絶縁膜を形成する段階と、
全体構造上にキャッピング層を形成するが、前記トレンチ絶縁膜の前記突出部の側壁より上部表面で更に厚くなるように前記キャッピング層を形成する段階と、
前記キャッピング層を除去すると共に、前記トレンチ絶縁膜の突出部が所定の幅を有するように洗浄工程を行う段階と、
全体構造上に前記トレンチ絶縁膜の突出部を境界として孤立するフローティングゲートを形成する段階とを含んでなることを特徴とするフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項２】
前記キャッピング層は、前記トレンチ絶縁膜の両側壁上に形成される部位を除いた他の部位が前記トレンチ絶縁膜の両側壁上に形成される部位より３〜１０倍の厚さに形成されることを特徴とする請求項１記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項３】
前記キャッピング層は前記突出部の角部位と対応して形成される部位が垂直に形成されることを特徴とする請求項１記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項４】
前記キャッピング層は蒸着とエッチングが同時に行われるプラズマ蒸着工程で形成されることを特徴とする請求項１記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項５】
前記プラズマ蒸着工程は、シラン、酸素及びアルゴンガスをそれぞれ５０〜２００ｓｃｃｍ、５０〜３００ｓｃｃｍ及び５０〜３００ｓｃｃｍの流入量で流入させた後、３００〜４５０℃の温度と２．５〜６．５ｍＴｏｒｒの圧力下で行うことを特徴とする請求項４記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項６】
前記プラズマ工程は前記突出部の角部位と対応して形成される前記キャッピング層の角部位を垂直に形成するために、バイアスパワーを０〜５ｋＷに調節して行うことを特徴とする請求項４記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項７】
前記キャッピング層は３００〜８００Åの厚さに形成されることを特徴とする請求項１記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項８】
前記キャッピング層はＨＤＰ酸化膜で形成されることを特徴とする請求項１記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項９】
前記洗浄工程は前記トレンチ絶縁膜上に形成された前記キャッピング層の蒸着厚さを目標エッチング厚さに設定した状態で行われることを特徴とする請求項１記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項１０】
前記トレンチ形成の前に、前記半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【請求項１１】
前記トレンチを形成した後、前記トレンチの内部面に犠牲酸化膜を形成する段階と、
前記犠牲酸化膜を除去した後、ウォール酸化膜を形成する段階と、
前記トレンチの内部面にライナー酸化膜を形成する段階とをさらに含むことを特徴とする請求項１記載のフラッシュメモリセルの自己整列フローティングゲート形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリセルの自己整列フローティングゲート形成方法に関し、特に、フラッシュメモリセルの自己整列フローティングゲート(Self aligned floating gate)形成時のモウト(Moat)発生を防止することが可能なトレンチ絶縁膜形成方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリセル(Flash memory cell)は素子分離工程としてＳＴＩ(Shallow Trench Isolation)工程を用いて実現しているが、マスクパターニング(Mask patterning)を用いたフローティングゲートの独立化(Isolation)工程時にマスク微小寸法(Critical Dimension;ＣＤ)の変化(Variation)によってウェーハ均一性(Wafer uniformity)が非常に不良であって均一なフローティングゲートの実現が容易でなく、カップリング比(Coupling ration)の変化によってメモリセルのプログラム及び消去フェールなどの問題が発生している。さらに、高集積化される設計特性上、０.１３μｍ以下の小さいスペース具現時にマスク工程が一層難しくなって均一なフローティングゲートの実現が重要な要素として作用するフラッシュメモリセル製造工程が一層さらに難しくなっている。
【０００３】
このような理由でフローティングゲートが均一に形成されない場合、カップリング比の差異が激しくなってメモリセルのプログラム及び消去時に過消去(Over erase)などの問題が発生することにより、素子特性に悪い影響を及ぼしている。また、マスク工程の増加により製品の収率低下及びコスト上昇の原因になっている。そして、ＳＴＩ及びＤＴＩ(Deep Trench Isolation)或いはＮＳ−ＬＯＣＯＳ(Nitride-Spacer Local Oxidation of Silicon)工程時に共に発生するモウト(Moat)によって素子の不良化などが発生しているため、高集積化されるフラッシュ素子においてモウトの発生していないセルを確保してカップリング比を高めることが最も重要な問題として台頭している。
【０００４】
【発明が解決しようとする課題】
従って、本発明は、かかる問題を解決するために創案されたもので、その目的は、トレンチ絶縁膜上にキャッピング層を形成した後、エッチング工程を行ってトレンチ絶縁膜を所望の寸法(dimension)だけエッチングすることにより、トレンチ絶縁膜にモウトが発生することを防止し且つ後続の工程によって形成されるフローティングゲートのスペーシングを最小化することが可能なフラッシュメモリセルの自己整列フローティングゲート形成方法を提供することにある。
【０００５】
また、本発明の他の目的は、トレンチ絶縁膜上にキャッピング層を形成してトレンチ絶縁膜の高さを高めることにより、後続の工程によって形成されるフローティングゲートとコントロールゲート間のカップリング比を改善することが可能なフラッシュメモリセルの自己整列フローティングゲート形成方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するための本発明に係るフラッシュメモリセルの自己整列フローティングゲート形成方法は、半導体基板にトレンチを形成する段階と、前記トレンチを埋め込むように、所定の突出部を有するトレンチ絶縁膜を形成する段階と、全体構造上にキャッピング層を形成する段階と、前記キャッピング層を除去すると共に、前記トレンチ絶縁膜の突出部が所定の幅を有するようにエッチング工程を行う段階と、全体構造上に前記トレンチ絶縁膜の突出部を境界として孤立するフローティングゲートを形成する段階とを含んでなることを特徴とする。
【０００７】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【０００８】
図１乃至図５は本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【０００９】
図１ａを参照すると、前処理洗浄工程によって洗浄された半導体基板１０上にパッド酸化膜１２及びパッド窒化膜１４が順次形成される。この際、前処理洗浄工程はＤＨＦ(Diluted HF；５０：１の比率でＨ２Ｏによって希釈されたＨＦ溶液)またはＢＯＥ(Buffer Oxide Etchant；ＨＦとＮＨ４Ｆが１００：１または３００：１で混合された溶液)を用いて実施する。
【００１０】
また、パッド酸化膜１２は前記半導体基板１０の上部表面の結晶欠陥または表面処理のために所定の温度で乾式または湿式酸化方式を行うことにより形成される。パッド窒化膜１４は、後続の工程によって形成されるトレンチ絶縁膜の高さを最大限増加させるためにＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Deposition)方式で蒸着工程を行うことにより、少なくとも３０００Åの厚さに形成される。
【００１１】
図１ｂを参照すると、全体構造上にアイソレーションＩＳＯマスクを用いたＳＴＩ工程を行ってパッド窒化膜１４、パッド酸化膜１２を含んだ半導体基板１０の所定の部位をエッチングすることにより、半導体基板１０の所定の部位が露出するようにトレンチ１６が形成される。ここで、半導体基板１０はトレンチ１６によって活性領域と非活性領域（即ち、トレンチが形成された領域）に分離される。この際、トレンチ１６の内部傾斜面は所定の傾斜角αを有し、パッド窒化膜１４はほぼ垂直な断面形状（プロファイル）を有する。
【００１２】
図１ｃを参照すると、ウォール(Wall)犠牲(SACrificial;ＳＡＣ)酸化工程を乾式酸化方式で行ってトレンチ１６の内部面に位置したシリコンを成長させることにより、トレンチ１６の内部面に犠牲酸化膜１８が形成される。一方、ウォール犠牲（ＳＡＣ）酸化工程の前に、トレンチ１６の内部面の自然酸化膜を除去するためにＤＨＦまたはＢＯＥを用いて前処理洗浄工程が行われる。
【００１３】
図２ａを参照すると、犠牲酸化膜１８の蒸着ターゲットと同一の厚さを有するエッチングターゲットで洗浄工程を行って犠牲酸化膜１８を除去した後、トレンチ１６の底面がラウンドとなるようにウォール酸化工程を行うことにより、トレンチ１６の内部面にウォール酸化膜２０が形成される。
【００１４】
図２ｂを参照すると、全体構造上にＤＣＳ（ＳｉＨ２Ｃｌ２）を基本とするＨＴＯ(High Temperature Oxide)を薄く蒸着した後、高温で緻密化工程を行うことにより、ライナー酸化膜２２が形成される。この際、緻密化工程はライナー酸化膜２２の組織を緻密にしてエッチング抵抗性を高め、ＳＴＩ工程時のモウト形成を抑制し且つ漏洩電流を防止するために、少なくとも１０００℃以上の高温で行われる。
【００１５】
図３ａを参照すると、全体構造上にトレンチ絶縁膜用ＨＤＰ酸化膜を形成した後、平坦化工程ＣＭＰを行うことにより、トレンチ１６を埋め込むようにトレンチ絶縁膜２４が形成される。この際、トレンチ絶縁膜用ＨＤＰ酸化膜はトレンチ１６の内部にボイド(Void)が発生しないようにするため、ギャップフィリング(Gap
filling)工程によって形成される。
【００１６】
また、平坦化工程ＣＭＰはパッド窒化膜１４をエッチングバリア層(Etch stopper)として用いてパッド窒化膜１４が露出するまで行われる。次に。パッド窒化膜１４の上部面に残存できるトレンチ絶縁膜２４を除去するために、ＨＦまたはＢＯＥを用いた洗浄工程を行うことにより、トレンチ絶縁膜２４はパッド窒化膜１４より所定の厚さだけオーバーエッチ(Over etch)される。
【００１７】
図３ｂを参照すると、パッド酸化膜１２をエッチングバリア層として用いたエッチング工程を行ってパッド酸膜１２が露出するまでトレンチ絶縁膜２４を除いたパッド窒化膜１４をエッチングすることにより、上部が突出部構造を有するトレンチ絶縁膜２４が形成される。この際、突出部を有するトレンチ絶縁膜２４の上部の大きさは素子の集積度によって異なる可能性もあるが、一般に０.１８μｍテクノロジではパッド酸化膜１２を基準として高さＨ１が８００〜２０００Å程度であり、幅Ｗ１が１８００〜２１００Å程度である。
【００１８】
図４ａを参照すると、全体構造上にキャッピング層用ＨＤＰ酸化膜を用いた蒸着工程を行うことにより、キャッピング層２６が形成される。この際、キャッピング層２６はパッド酸化膜１２及びトレンチ絶縁膜２４の突出部の上部に形成される部位「Ａ」の厚さとトレンチ絶縁膜２４の突出部の外側壁上に形成される部位「Ｂ」の厚さ間の蒸着厚さ比（Ａ：Ｂ）が３：１乃至１０：１となるように形成される。ここで、キャッピング層２６は部位「Ａ」の厚さを基準として３００〜８００Åの厚さに形成される。
【００１９】
また、キャッピング層２６は部位「Ｃ」のエッチングを最小化するために、ほぼ垂直な形状に形成することが重要であるが、これはキャッピング層２６の蒸着工程時に部位「Ｃ」がオーバーエッチングされると、後続の第１ポリシリコン層の平坦化工程に多くの難しさが発生し、ＡＣバイアスパワーによってトレンチ絶縁膜２４の所定の部位がエッチングされて活性領域上に再蒸着(Re-deposition)される現象が発生する。従って、キャッピング層２６の蒸着工程時にＡＣバイアスパワーを最小化し、或いはＡＣバイアスパワーを印加しないことが望ましい。
【００２０】
上述したようにキャッピング層２６の部位「Ａ」を部位「Ｂ」より数倍厚く形成する理由は、後続のトレンチ絶縁膜２４をエッチングするためのエッチング工程時にトレンチ絶縁膜２４の突出部の幅Ｗ１の減少に比べて高さＨ１の減少を最小化するためである。これは、トレンチ絶縁膜２４の突出部をエッチングするためのエッチング工程時にモウトが発生する部位（即ち、パッド酸化膜とトレンチ絶縁膜との境界面）とトレンチ絶縁膜２４の突出部の上部のエッチング率を最小化してモウトの発生を最大限抑制すると同時に、トレンチ絶縁膜２４の突出部の上部の高さを最大限高く維持することにより、後続の工程で形成されるフローティングゲートとコントロールゲート間の接触面積を広めてカップリング比を改善するためである。また、トレンチ絶縁膜２４の突出部の側壁エッチング率を最大限高めて後続の工程によって形成されるフローティングゲートのスペーシングを改善する。
【００２１】
前記キャッピング層２６を形成するための蒸着工程は、蒸着装備内の温度を３００〜４５０℃に維持し、圧力を２.５〜６.５ｍＴｏｒｒに維持する状態で蒸着装備内にシラン（ＳｉＨ４）、酸素及びアルゴンソースガスをそれぞれ５０〜２００ｓｃｃｍ、５０〜３００ｓｃｃｍ及び５０〜３００ｓｃｃｍの流入量で流入させる。また、ソースプラズマパワー(Source plasma power)を２〜５ｋＷ程度で印加するとともに、半導体基板１０の方向に印加されるバイアスパワーを２〜５ｋＷ程度に最小化し或いはほぼ０Ｗにして、アルゴンイオンによる部位「Ｃ」のエッチングが最小化されるように実施される。
【００２２】
図４ｂを参照すると、半導体基板１０の上部面をエッチングバリア層としてパッド酸化膜１２が完全に除去されるようにＢＯＥまたはＨＦを用いたエッチング工程を行うことにより、キャッピング層２６を含んだパッド酸化膜１２が除去されると同時に、トレンチ絶縁膜２４の突出部が所定の幅にエッチングされ、ニップル形状を有するトレンチ絶縁膜２４が形成される。この際、ニップル形状の突出部の高さＨ２は半導体基板１０を基準として５００〜１８００Åとなり、幅Ｗ２は５００〜１２００Åとなる。
【００２３】
上述したように、トレンチ絶縁膜２４の上部にキャッピング層２６を形成した後、エッチングターゲットをキャッピング層２６の厚さだけ設定して洗浄工程を行うことにより、所定の寸法だけトレンチ絶縁膜２４のエッチングが可能である。従って、トレンチ絶縁膜２４にモウトが発生することを防止することができ、後続の工程によって形成されるフローティングゲート間のスペーシングを最小化することができる。
【００２４】
次に、パッド酸化膜１２が除去された部位に所定の湿式または乾式酸化工程を行ってスクリーン酸化膜（図示せず）を形成した後、全体構造上にウェルイオン注入工程としきい値電圧イオン注入工程を行うことにより、半導体基板１０の活性領域にウェル領域（図示せず）と不純物領域（図示せず）が形成される。
【００２５】
図５ａを参照すると、スクリーン酸化膜を除去し、所定の蒸着工程を行って５０〜１００Åの厚さにトンネル酸化膜２８を形成した後、全体構造上にフローティングゲート用第１ポリシリコン層を蒸着する。次に、トレンチ絶縁膜２４をエッチングバリア層として用いる平坦化工程（ＣＭＰ）を行って第１ポリシリコン層の所定の部位を研磨することにより、トレンチ絶縁膜２４によって孤立したフローティングゲート３０が形成される。
【００２６】
図５ｂを参照すると、ＨＦまたはＢＯＥを用いたエッチング工程を行って、フローティングゲート３０の間に形成されたトレンチ絶縁膜２４を５００〜２０００Åのエッチングターゲットでエッチングする。
【００２７】
次に、全体構造上にＯＮＯ(Oxide/Nitride/Oxide)構造またはＯＮＯＮ(Oxide/Nitride/Oxide/Nitride)構造の誘電体膜３２とコントロールゲート用第２ポリシリコン層３４を順次蒸着した後、所定のエッチング工程を行ってパターニングすることにより、コントロールゲート（図示せず）が形成される。
【００２８】
【発明の効果】
以上述べたように、本発明は、トレンチ絶縁膜の上部にキャッピング層を形成した後、エッチング工程を行ってトレンチ絶縁膜を所望の寸法だけエッチングすることにより、トレンチ絶縁膜にモウトが発生することを防止し且つ後続の工程によって形成されるフローティングゲートのスペーシングを最小化することができる。
【００２９】
また、本発明は、フローティングゲートのスペーシングが最小化されてフローティングゲートの幅が増加することにより、プログラム及び消去特性を向上させることができ、フローティングゲートの偏差を減らしてカップリング比を最小化することができる。
【００３０】
また、本発明は、トレンチ絶縁膜がキャッピング層の厚さだけ増加することにより、フローティングゲートを形成するための平坦化工程時に平坦化マージンを確保することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【図２】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【図３】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【図４】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【図５】本発明の実施例に係るフラッシュメモリセルの自己整列フローティングゲート形成方法を説明するために示す断面図である。
【符号の説明】
１０  半導体基板
１２  パッド酸化膜
１４  パッド窒化膜
１６  トレンチ
１８  犠牲酸化膜
２０  ウォール酸化膜
２２  ライナー酸化膜
２４  トレンチ絶縁膜
２６  キャッピング層
２８  トンネル酸化膜
３０  フローティングゲート
３２  誘電体膜
３４  第2ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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