(57)【特許請求の範囲】
【請求項１】
キャビティを有し、該キャビティ内に半導体集積回路チップを搭載するＩＣパッケージにおいて、
前記キャビティに隣接して、前記半導体集積回路チップに接続される電子部品を搭載可能な棚状部が形成され、
前記パッケージが少なくとも３層の絶縁層で形成され、
前記キャビティが第１、第２の絶縁層を貫通して形成され、
前記棚状部が、前記キャビティの４辺のうち、互いに平行な第１及び第２の辺に臨む前記第１の絶縁層の縁部を後退させることによって形成され、
前記キャビティの第１及び第２の辺に近接して、前記半導体集積回路チップに対する制御信号線の配線パターンが配置され、
前記キャビティの第３及び第４の辺に近接して、前記半導体集積回路チップに対する高速信号線の配線パターンが配置されていることを特徴とするＩＣパッケージ。
【請求項２】
前記第２の絶縁層の表面に、前記棚状部を含んで接地電極層が形成されていることを特徴とする請求項１に記載のＩＣパッケージ。
【請求項３】
前記第２の絶縁層の電子部品搭載面に金属層が形成され、該金属層と前記第２の絶縁層以外の表面に形成された接地電極層とが接続穴(via  hole)を介して接続されていることを特徴とする請求項１に記載のＩＣパッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、キャビティ内に半導体集積回路チップ、特に高周波用の半導体集積回路チップを搭載したＩＣパッケージに関する。
【０００２】
【従来の技術】
従来から、高周波半導体集積回路チップを高密度にプリント基板等に実装する場合に、樹脂封止パッケージや積層セラミック型パッケージが用いられている。以下、積層セラミック型パッケージを例にして、従来のＩＣパッケージについて説明する。
【０００３】
図４は、従来の積層セラミック型パッケージの外観を示す平面図、図５はそのＣ−Ｃ断面図である。積層セラミック型パッケージは３層のセラミック層から構成され、それらは上から順に第１、第２、第３層と呼ばれる。第１層、及び第２層のセラミック層１ａ，１ｂを貫通して所定の深さのキャビティ部３が形成されている。キャビティ部３の大きさは、そこに搭載される高周波半導体集積回路チップ４（以下、単にＩＣチップという。）の大きさ、形状や、その組み立て工程における機械精度に応じて、最適なサイズに設計されるものである。このキャビティ部３はパッケージ１の中央部に形成されており、パッケージ１の周囲４辺には、それぞれ１３本ずつのリード端子２が形成されている。
【０００４】
第１のセラミック層１ａ表面のパターン配線領域５には配線パターンやＧＮＤパターン(図示せず)がスクリーン印刷などによって形成され、キャビティ部３の周囲に形成されたボンディングパッドとＩＣチップ４の所定の電極とが、ボンディングワイヤ６によって接続される。また、第２のセラミック層１ｂの表面には接地電極層（ＧＮＤ層）７が印刷され、このＧＮＤ層７と第１のセラミック層１ａのＧＮＤパターンとは必要に応じて接続孔（via hole）８によって接続される。これらのＩＣチップ４、パターン配線領域５、及びボンディングワイヤ６は、第１のセラミック層１ａの上に積層された枠９にセラミックの蓋(図示せず)を被せてガラスシールなどによって密封され、高周波ＩＣパッケージに気密封止構造を持たせている。
【０００５】
【発明が解決しようとする課題】
上述した従来のセラミックパッケージ１では、キャビティ部３内にＩＣチップ４の搭載スペースだけしか確保されていなかった。そこで、パッケージ１に搭載されたＩＣチップ４の制御信号線に、例えばインピーダンス整合や時定数調整を必要とする場合、或いは電源のバイパスコンデンサを調整する必要がある場合等には、パッケージ外部にこれら調整に必要な抵抗、コンデンサ等の調整部品を配置するようにしていた。
【０００６】
ところが、これらの調整部品をパッケージ外部に配置した場合には、その接続に用いられるダイスボンディング、ワイヤボンディング、リード端子などによって寄生素子が生じて、その影響により高周波回路特性が安定しなくなるという問題があった。
【０００７】
また、パッケージ搭載基板上のパッケージ周囲に、これら調整部品の実装領域が必要となるために、パッケージ搭載基板の外形サイズが大きくなるという問題があった。
【０００８】
この発明は、上述のような課題を解決するためになされたもので、その目的は、調整部品がパッケージ内部に実装可能なＩＣパッケージを提供することである。
【０００９】
【課題を解決するための手段】
この発明に係るＩＣパッケージは、キャビティを有し、該キャビティ内に半導体集積回路チップを搭載するＩＣパッケージにおいて、前記キャビティに隣接して、前記半導体集積回路チップに接続される電子部品を搭載可能な棚状部が形成され、前記パッケージが少なくとも３層の絶縁層で形成され、前記キャビティが第１、第２の絶縁層を貫通して形成され、前記棚状部が、前記キャビティの４辺のうち、互いに平行な第１及び第２の辺に臨む前記第１の絶縁層の縁部を後退させることによって形成され、前記キャビティの第１及び第２の辺に近接して、前記半導体集積回路チップに対する制御信号線の配線パターンが配置され、前記キャビティの第３及び第４の辺に近接して、前記半導体集積回路チップに対する高速信号線の配線パターンが配置されている。
【００１３】
この発明に係るＩＣパッケージは、前記第２の絶縁層の表面に、前記棚状部を含んで接地電極層が形成されている。
【００１４】
この発明に係るＩＣパッケージは、前記第２の絶縁層の電子部品搭載面に金属層が形成され、該金属層と前記第２の絶縁層以外の表面に形成された接地電極層とが接続穴(via  hole)を介して接続されている。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して、この発明の実施の形態について説明する。
【００１６】
図１は、この発明の実施の形態である高周波ＩＣパッケージの外観を示す平面図、図２は図１のＡ−Ａ線に沿って示す断面図、図３は図１のＢ−Ｂ線に沿って示す断面図である。
【００１７】
積層セラミック型パッケージは上から見た形が略正方形であり、また３層のセラミック層から構成され、それらは上から順に第１、第２、第３層と呼ばれる。さらに、図示のパッケージ１は、従来のもの（図４、図５）と同様に、パッケージの略中央に、第１及び第２のセラミック層を貫通して、所定の深さのキャビティ部３が形成されている。パッケージ１の周囲４辺には、それぞれ１３本ずつのリード端子２が形成されている。５はパターン配線領域であり、従来のものと異なり、このパターン配線領域５では、キャビティ部３に搭載されるチップに対する制御信号線及び高速信号線の配線パターンが、次に詳述するようにそれぞれ互いに区分された領域を構成している。そして、このキャビティ部３の内部には、互いに平行な２つの辺（図１では上下の辺）の各々に沿って所定の幅でテラス部１１が形成されている。
【００１８】
また、第１のセラミック層１ａ上面の配線パターン領域５は、その外縁及び内縁の対応する角を互いに結ぶ線（図１では、破線で示す。）により、図１の上下左右で４つの台形の領域５ａ〜５ｄに区分され、左右の台形領域５ａ，５ｃ内には高速信号線の配線パターンが形成され、上下の台形領域５ｂ，５ｄ内にはチップに対する制御信号線の配線パターンが形成されている。すなわち、高速信号用の配線はパッケージ１の左右のパターン配線領域５ａ，５ｃを介して、図１に示すパッケージの左右方向の二辺に形成したリード端子２と接続されている。また、制御信号用の配線は上下のパターン配線領域５ｂ，５ｄを介して、パッケージの上下方向の二辺に形成したリード端子２に接続され、それぞれ高速信号と制御信号とを分離して取り出す構造となっている。図２には第１のセラミック層１ａの上面に形成された高速信号用及びグランド線（ＧＮＤ）用の配線パターン５１が示され、図３には、第１のセラミック層１ａの上面に形成された制御信号用の配線パターン５２が示されている。
【００１９】
また、第２のセラミック層１ｂの上面全面にはＧＮＤ層（接地電極層）７が形成され、第３のセラミック層１ｃの上面にはメタライズ加工が施されて、中央のキャビティ部３の底面をＩＣチップ４の搭載面としている。９は、第１のセラミック層１ａの上に積層された枠であって、この枠９にセラミックの蓋(図示せず)を被せてガラスシールなどによって密封して、高周波ＩＣパッケージに気密封止構造を持たせている。
【００２０】
図２において、第１のセラミック層１ａにより分離されたグランド用の配線パターン５１とＧＮＤ層７とは、第１のセラミック層１ａ内に金属ペースト等を埋め込んで形成された接続孔（ヴィアホール）８によって互いに接続され、インピーダンスの低減を図っている。また、第１のセラミック層１ａの上面においてｄ、キャビティ部３の周囲に形成されたボンディングパッドとＩＣチップ４の所定の電極とは、ボンディングワイヤ６によって接続される。
【００２１】
また、第１のセラミック層１ａ上における高速信号用の配線は、グランド線とともにコプレーナラインを形成する。そのライン特性は、高速信号用のストリップ導体の幅、ストリップ導体とその同一層上の左右両側に設けられている接地平面導体（グランド線）との間隔、及びその下の第２のセラミック層１ｂ上に形成されたＧＮＤ層７までの距離（すなわち、誘電体基板である第１のセラミック層１ａの厚さ）によって、所定の特性インピーダンス（典型的には、５０Ω）に整合される。第１のセラミック層１ａ上のグランド線もまた、パッケージの左右各辺に形成されたＧＮＤ端子に接続される。
【００２２】
この実施の形態のパッケージが図５に示す従来装置と異なる点は、図３に示されているように、第１のセラミック層１ａのキャビティ部３に臨む上下各辺の縁部が、第２のセラミック層１ｂに対して中央のキャビティ部３からやや後退して形成されていることである。逆にいえば、第２のセラミック層１ｂの一部を棚状に突出させて、テラス部１１が構成されている。このテラス部１１にも、第２のセラミック層１ｂ上面のＧＮＤ層７が延長して形成され、その上にバイパスコンデンサなど、調整部品を構成するチップ部品１０が搭載されている。このチップ部品１０は、ＩＣチップ４、及び第１のセラミック層１ａの上面に形成した電源線路等との間で、それぞれボンディングワイヤ６を介して接続される。
【００２３】
上述したように、このＩＣパッケージは、高速信号線と制御信号線とをパターン配線領域５の互いに分離して配置された領域から取りだすようにして、かつキャビティ部３に臨む第２のセラミック層１ｂに棚状のテラス部１１を形成して、調整用のチップ部品１０をパッケージ内に搭載可能とした。したがって、パッケージの外部にチップ部品１０を配置する従来のものとは異なり、リード端子やワイヤボンディングによって生じる寄生素子の影響を低減できる。また、チップ部品１０が搭載されるテラス部１１には、第２のセラミック層１ｂのＧＮＤ層７が形成されているので、チップ部品１０の電位的な安定性を改善して、パッケージ内に搭載される高周波ＩＣ回路の動作の安定化に寄与する。
【００２４】
さらに、調整用のチップ部品１０をパッケージ内に搭載可能として、パッケージの外部にチップ部品１０を接続しなくて済むように構成したので、小さなスペースのパッケージ搭載基板であっても、高周波ＩＣパッケージを搭載することができる。
【００２５】
なお、この実施の形態では、キャビティを囲む４辺のうち、対向する二辺にテラス部１１を設けているが、一辺のみ、或いは一辺の一部分にテラス部が設けられているパッケージであっても、そこに調整用のチップ部品の搭載が可能であれば同等の効果がある。
【００２６】
また、４層以上のセラミック層を積層したパッケージであって、調整用のチップ部品１０の搭載領域とＧＮＤ層７（接地電極層）とが互いに異なるセラミック層上に形成されている場合であっても、チップ部品の搭載領域に金属層を形成し、この金属層を、その中間のセラミック層に形成した接続孔（via hole）を介して接地電極層と電気的に接続することによって、上述した実施の形態と同様に、パッケージ内に搭載される高周波ＩＣ回路の動作を安定化することができる。
【００２７】
以上では、パッケージにセラミックの蓋を被せて気密封止する構造のＩＣパッケージについて説明したが、気密封止に代えて同様のテラス構造を備えたＩＣチップの搭載面を樹脂モールドによって樹脂で封止する構造のものに適用した場合でも、同様に寄生素子の影響を低減できる。
【００２８】
【発明の効果】
この発明は、以上に説明したように構成されているので、高周波ＩＣ回路の動作を安定にでき、そのための調整部品をパッケージ内部に実装可能なＩＣパッケージを提供できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態に係る高周波ＩＣパッケージを示す図である。
【図２】  図１のＡ−Ａ線に沿って示す断面図である。
【図３】  図１のＢ−Ｂ線に沿って示す断面図である。
【図４】  従来のセラミックパッケージの外観を示す平面図である。
【図５】  図４のＣ−Ｃ線に沿って示す断面図である。
【符号の説明】
１  高周波ＩＣパッケージ、  ２  リード端子、  ３  キャビティ部、  ４  ＩＣチップ、  ５１  高速信号用及びグランド線（ＧＮＤ）用の配線パターン、５２  制御信号用の配線パターン、  ６  ボンディングワイヤ、  ７  ＧＮＤ層、  ８  接続孔（via hole）、  ９  枠、  １０  調整用のチップ部品、  １１  テラス部。
【図１】
0004251418.tif 000002
【図２】
0004251418.tif 000003
【図３】
0004251418.tif 000004
【図４】
0004251418.tif 000005
【図５】
0004251418.tif 000006