(57)【特許請求の範囲】
【請求項１】
素子層が形成された下地基板上に、第１のレジスト膜を形成する第１レジスト膜形成工程と、
前記第１のレジスト膜の第１の領域に、前記素子層に達する第１の開口部を形成する第１開口部形成工程と、
前記第１の開口部が形成された前記第１のレジスト膜上に、第２のレジスト膜を形成する第２レジスト膜形成工程と、
前記第２のレジスト膜の、前記第１の領域の上方領域を含む第２の領域に、前記第１の開口部より大きい形状の第２の開口部を形成する第２開口部形成工程と、
前記第１の開口部内及び前記第２の開口部内に、張り出し部を有するＴ型のゲート電極を、前記張り出し部の下方領域に間隙が生じるように形成するゲート電極形成工程と、
前記ゲート電極を覆うカバー膜を、前記張り出し部の前記下方領域に間隙が生じるように形成するカバー膜形成工程とを有し、
前記第１開口部形成工程では、前記第１のレジスト膜に、前記第１の開口部から離間する凹部を更に形成し、
前記第２開口部形成工程では、前記凹部の上方領域を含む領域に前記第２の開口部を形成し、
前記ゲート電極形成工程では、前記第１の開口部内及び前記第２の開口部内に金属膜を形成した後、前記第１のレジスト膜及び前記第２のレジスト膜を除去することにより、前記金属膜より成る前記ゲート電極の前記張り出し部の前記下方領域に前記間隙を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記ゲート電極形成工程後、前記カバー膜形成工程前に、前記ゲート電極を覆う保護膜を形成する保護膜形成工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第１のレジスト膜形成工程前に、前記素子層上に低抵抗層を形成する低抵抗層形成工程と、前記第１の開口部より大きく前記第２の開口部より小さい形状の第３の開口部を、前記素子層に達するように形成する第３開口部形成工程とを更に有し、
前記第１開口部形成工程では、前記第３の開口部内で前記素子層に達する前記第１の開口部を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記レジスト膜形成工程では、電子線レジストより成る前記第１のレジスト膜を形成し、
前記第１開口部形成工程では、電子線描画を用いて、前記第１の開口部及び前記凹部を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１開口部形成工程では、第１のドーズ量で電子線を照射して前記第１の開口部を形成し、前記第１のドーズ量より少ない第２のドーズ量で電子線を照射して前記凹部を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記第１開口部形成工程では、第１の加速電圧で加速した電子線を照射して前記第１の開口部を形成し、前記第１の加速電圧より低い第２の加速電圧で加速した電子線を照射して前記凹部を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項２記載の半導体装置の製造方法において、
前記カバー膜形成工程では、プラズマＣＶＤ法により前記カバー膜を形成し、
前記保護膜形成工程では、光ＣＶＤ法により前記保護膜を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に高速・高周波で動作する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＨＥＭＴ（High Electron Mobility Transistor、高電子移動度トランジスタ）は、高速・高周波動作ができ、雑音も低いので、衛星放送の受信用のパラボラアンテナ等に広く用いられている半導体装置である。
従来のＨＥＭＴを、図２０を用いて説明する。
【０００３】
図２０に示すように、半絶縁性ＧａＡｓ基板１１０上には、ＧａＡｓ層より成るバッファ層１１１、ＩｎＧａＡｓ層より成る電子走行層１１２、ＡｌＧａＡｓ層より成る電子供給層１１４が順に形成されている。そして、素子領域１１８を画定する素子分離領域１２０が、電子供給層１１４表面からバッファ層１１１に達するように形成されている。
【０００４】
画定された素子領域１１８の両側の電子供給層１１４上には、ソース／ドレイン電極１３０が形成されている。ソース／ドレイン電極１３０の下方領域には、オーミック領域１３２がそれぞれバッファ層１１１に達するように形成されている。
電子供給層１１４上、ソース／ドレイン電極１３０上、素子分離領域１２０上にはＳｉＮ膜１３４が形成されている。
【０００５】
ＳｉＮ膜１３４には、電子供給層１１４に達するコンタクトホール１４８が形成されており、コンタクトホール１４８において、Ｔ型のゲート電極１２４が電子供給層１１４に接続されている。
ゲート電極１２４をＴ型に形成するのは、次のような効果を得るためである。即ち、高速・高周波動作を行うためには、チャネル長を短くすることが有効であり、そのためにはゲート長をも短くする必要がある。しかし、ゲート長を単に短くすると、それに伴いゲート抵抗が高くなってしまう。そこで、Ｔ型のゲート電極１２４、即ち、上方に張り出し部１２４ａが形成されたゲート電極１２４を用いることによりゲート抵抗を低減している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のようなＨＥＭＴを衛生放送等の受信用のパラボラアンテナ等に用いる場合には、半導体素子を何らかの手段により水分等から保護しなければならない。半導体素子を水分等から保護するためには、例えば、全面をカバー膜で覆うことが考えられるが、全面をカバー膜で覆うとＴ型のゲート電極１２４の張り出し部１２４ａの下方領域の間隙１２６にまでカバー膜が入り込むように形成されてしまう。張り出し部１２４ａの下方領域の間隙１２６にまでカバー膜が形成されてしまうと、これによりゲート容量が増加し、高周波特性が劣化してしまうこととなる。従って、全面をカバー膜で覆うことにより半導体素子を水分等から保護するのは困難であった。
【０００７】
一方、ハーメチックパッケージ等を用いれば、半導体素子を水分等から保護することは可能であるが、ハーメチックパッケージは高価であった。
本発明の目的は、高周波特性を劣化することなく、半導体素子を水分等から保護することができる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、素子層が形成された下地基板上に、第１のレジスト膜を形成する第１レジスト膜形成工程と、前記第１のレジスト膜の第１の領域に、前記素子層に達する第１の開口部を形成する第１開口部形成工程と、前記第１の開口部が形成された前記第１のレジスト膜上に、第２のレジスト膜を形成する第２レジスト膜形成工程と、前記第２のレジスト膜の、前記第１の領域の上方領域を含む第２の領域に、前記第１の開口部より大きい形状の第２の開口部を形成する第２開口部形成工程と、前記第１の開口部内及び前記第２の開口部内に、張り出し部を有するＴ型のゲート電極を、前記張り出し部の下方領域に間隙が生じるように形成するゲート電極形成工程と、前記ゲート電極を覆うカバー膜を、前記張り出し部の前記下方領域に間隙が生じるように形成するカバー膜形成工程とを有し、前記第１開口部形成工程では、前記第１のレジスト膜に、前記第１の開口部から離間する凹部を更に形成し、前記第２開口部形成工程では、前記凹部の上方領域を含む領域に前記第２の開口部を形成し、前記ゲート電極形成工程では、前記第１の開口部内及び前記第２の開口部内に金属膜を形成した後、前記第１のレジスト膜及び前記第２のレジスト膜を除去することにより、前記金属膜より成る前記ゲート電極の前記張り出し部の前記下方領域に前記間隙を形成することを特徴とする半導体装置の製造方法により達成される。これにより、張り出し部の下方領域の間隙が狭いので、ゲート電極の張り出し部の下方領域にはカバー膜が形成されず、Ｔ型のゲート電極の下方領域を除く全面にカバー膜が形成される。Ｔ型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【００１２】
また、上記の半導体装置の製造方法において、前記ゲート電極形成工程後、前記カバー膜形成工程前に、前記ゲート電極を覆う保護膜を形成する保護膜形成工程を更に有することが望ましい。これにより、カバー膜により覆われることがないゲート電極の張り出し部の下方領域を、保護膜で保護することができる。
また、上記の半導体装置の製造方法において、前記第１のレジスト膜形成工程前に、前記素子層上に低抵抗層を形成する低抵抗層形成工程と、前記第１の開口部より大きく前記第２の開口部より小さい形状の第３の開口部を、前記素子層に達するように形成する第３開口部形成工程とを更に有し、前記第１開口部形成工程では、前記第３の開口部内で前記素子層に達する前記第１の開口部を形成することが望ましい。これにより、素子層上に低抵抗層が形成され、Ｔ型のゲート電極の張り出し部が低抵抗層の上方にまで延在するように形成されるので、張り出し部の下方領域の間隙を狭くすることができる。
【００１４】
また、上記の半導体装置の製造方法において、前記レジスト膜形成工程では、電子線レジストより成る前記第１のレジスト膜を形成し、前記第１開口部形成工程では、電子線描画を用いて、前記第１の開口部及び前記凹部を形成することが望ましい。
また、上記の半導体装置の製造方法において、前記第１開口部形成工程では、第１のドーズ量で電子線を照射して前記第１の開口部を形成し、前記第１のドーズ量より少ない第２のドーズ量で電子線を照射して前記凹部を形成することが望ましい。
【００１５】
また、上記の半導体装置の製造方法において、前記第１開口部形成工程では、第１の加速電圧で加速した電子線を照射して前記第１の開口部を形成し、前記第１の加速電圧より低い第２の加速電圧で加速した電子線を照射して前記凹部を形成することが望ましい。
また、上記の半導体装置の製造方法において、前記カバー膜形成工程では、プラズマＣＶＤ法により前記カバー膜を形成し、前記保護膜形成工程では、光ＣＶＤ法により前記保護膜を形成することが望ましい。これにより、プラズマＣＶＤ法を用いて形成されるカバー膜は、ゲート電極の張り出し部の下方領域の狭い間隙には入り込んでいかないので、Ｔ型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。また、光ＣＶＤ法を用いて保護膜を形成するので、ゲート電極の張り出し部の下方領域の狭い間隙にも保護膜が形成され、これによりカバー膜で覆われることのないゲート電極の張り出し部の下方領域を保護膜で保護することができる。
【００１６】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法を図１乃至図６を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２乃至図６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１７】
（半導体装置）
まず、本実施形態による半導体装置を図１を用いて説明する。
本実施形態による半導体装置は、ＨＥＭＴに適用したものである。
半絶縁性ＧａＡｓ基板１０上には、ＧａＡｓ層より成るバッファ層１１、膜厚１５ｎｍのＩｎＧａＡｓ層より成る電子走行層１２、膜厚２５ｎｍのＡｌＧａＡｓ層より成る電子供給層１４、膜厚５０ｎｍのＧａＡｓ層より成る低抵抗層１６が順に形成されている。素子領域１８を画定する素子分離領域２０が、低抵抗層１６表面からバッファ層１１に達するように形成されている。
【００１８】
低抵抗層１６には、電子供給層１４表面に達するリセス孔２２が形成されている。なお、リセス孔２２は、紙面垂直方向に延在している。
ゲート電極２４は、断面形状がＴ型であって、紙面垂直方向に延在するものであり、リセス孔２２内において電子供給層１４に接続されている。Ｔ型のゲート電極２４の張り出し部２４ａは、リセス孔２２を除く領域の低抵抗層１６上まで延在するように形成されている。
【００１９】
本実施形態では、電子供給層１４上に低抵抗層１６が形成されており、電子供給層１４に達するリセス孔２２内でＴ型のゲート電極２４が電子供給層１４に接続されているため、Ｔ型のゲート電極２４の張り出し部２４ａの高さがリセス孔２２の深さの分だけ低くなる。そして、Ｔ型のゲート電極２４の張り出し部２４ａが、リセス孔２２を除く領域の低抵抗層１６上まで延在するように形成されているので、張り出し部２４ａの下方領域の間隙２６が狭くなっている。Ｔ型のゲート電極２４の張り出し部２４ａの下方領域の間隙２６は、カバー膜２８が間隙２６内にまで入り込んで形成されることのないよう適宜設定することが望ましく、例えば、１５０ｎｍ以下とすればよい。
【００２０】
低抵抗層１６上には、ゲート電極２４からそれぞれ離間して、ソース／ドレイン電極３０が形成されている。それぞれのソース／ドレイン電極３０の下方領域には、不純物が高濃度に導入されたオーミック領域３２がバッファ層１１に達するように形成されている。
低抵抗層１６上、ソース／ドレイン電極３０上、素子分離領域２０上にはＳｉＮ膜３４が形成されており、ＳｉＮ膜３４上及びリセス孔２２内には更にＳｉＮ膜３６が形成されている。更に、全面に、Ｔ型のゲート電極２４を覆うようにＳｉＮ膜より成る保護膜３８が形成されている。
【００２１】
そして、Ｔ型のゲート電極２４の張り出し部２４ａの下方領域を除く全面に、カバー膜２８が形成されている。ゲート電極２４の張り出し部２４ａの下方領域の間隙２６が狭いため、カバー膜２８は張り出し部２４ａの下方領域の間隙２６内には形成されていない。
このように、本実施形態によれば、電子供給層上に低抵抗層が形成され、電子供給層に達するリセス孔内でＴ型のゲート電極が接続されているので、ゲート電極の張り出し部の高さがリセス孔の高さの分だけ低くなり、Ｔ型のゲート電極の張り出し部がリセス孔を除く領域の低抵抗層上まで延在するように形成されているので、張り出し部の下方領域の間隙を狭くすることができる。Ｔ型のゲート電極の張り出し部の下方領域の間隙が狭いので、ゲート電極の張り出し部の下方領域にはカバー膜が形成されず、従ってＴ型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。Ｔ型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【００２２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２乃至図６を用いて説明する。
まず、半絶縁性ＧａＡｓ基板１０上に、ＭＢＥ（Molecular Beam Epitaxial、分子線エピタキシャル）法により、ＧａＡｓ層より成るバッファ層１１を形成する。
【００２３】
次に、バッファ層１１上に、ＭＢＥ法により、膜厚１５ｎｍのＩｎＧａＡｓ層より成る電子走行層１２を形成する。
次に、電子走行層１２上に、ＭＢＥ法により、膜厚２５ｎｍのＡｌＧａＡｓ層より成る電子供給層１４を形成する。
次に、ＭＢＥ法により、膜厚５０ｎｍのＧａＡｓ層より成る低抵抗層１６を形成する（図２（ａ）参照）。
【００２４】
次に、ｇ線レジストより成るレジストマスク４０を形成し、この後、このレジストマスク４０をマスクとして、酸素注入法により素子分離領域２０を形成し、素子領域１８を画定する（図２（ｂ）参照）。
次に、素子領域１８内の両側に不純物を高濃度に導入し、この後８００℃〜９００℃の熱処理を行うことにより、バッファ層１１に達するオーミック領域３２を形成する（図２（ｃ）参照）。
【００２５】
次に、全面に、ｇ線レジストを２層にわたって塗布し、２層のｇレジストより成るレジスト膜４２を形成する。この後、このレジスト膜４２をパターニングすることにより、ソース／ドレイン電極２６の形状に開口する開口部４４を形成する。この開口部４４は、半絶縁性ＧａＡｓ基板１０から離間するに伴って、幅が徐々に狭くなるようにテーパ状に形成する。
【００２６】
次に、全面に、蒸着法により、膜厚２０ｎｍのＡｕＧｅ膜、膜厚３００ｎｍのＡｕ膜を順に形成することにより、ＡｕＧｅ膜及びＡｕ膜より成る導電膜３０ａを形成する（図３（ａ）参照）。
次に、リフトオフを行う。こうして、オーミック領域３２上に、導電膜３０ａより成るソース／ドレイン電極３０が形成されることとなる。
【００２７】
次に、４００℃、３分間の熱処理を行い、ソース／ドレイン電極３０と低抵抗層１６との界面近傍を合金化してオーミック接続を行う（図３（ｂ）参照）。
次に、全面に、プラズマＣＶＤ法により、膜厚５０ｎｍのＳｉＮ膜３４を形成する。このＳｉＮ膜３４は、半絶縁性ＧａＡｓ基板１０と後工程で形成する電子線レジスト膜（図示せず）との密着性を確保するためのものである。
【００２８】
次に、全面に、電子線レジストを塗布することにより、電子線レジスト膜（図示せず）を形成する。この後、電子線描画装置を用いて電子線レジスト膜をパターニングし、幅０．３５μｍのリセス孔２２の形状に開口した開口部（図示せず）を有するレジストマスク（図示せず）を形成する。
次に、このレジストマスクをマスクとし、ＳＦ6を用いたドライエッチングにより、ＳｉＮ膜３４をエッチングする。
【００２９】
次に、レジストマスクをマスクとし、ＳｉＣｌ4を用いたドライエッチングにより、低抵抗層１６をエッチングする。こうして、低抵抗層１４表面に達するリセス孔２２が形成されることとなる（図３（ｃ）参照）。
次に、全面に、膜厚５０ｎｍのＳｉＮ膜３６を形成する。このＳｉＮ膜３６は、後工程で形成する電子線レジスト膜４６との密着性を確保するとともに、リセス孔２２内に露出した電子供給層１４が酸化しないよう保護するためのものである。
【００３０】
次に、全面に、電子線レジストを塗布することにより、電子線レジスト膜４６を形成する（図４（ａ）参照）。
次に、電子線描画装置を用い、紙面垂直方向に延在するリセス孔２２の中心線に沿って、幅０．１５μｍのパターンを描画する。このときの電子線描画装置の設定条件は、例えばデータ長０．０８μｍ、ドーズ量８０μＣとすればよい。この後、現像すると、ＳｉＮ膜３６表面に達する幅０．１５μｍのレジスト開口部４７が形成されることとなる（図４（ｂ）参照）。
【００３１】
次に、全面に、ｇ線レジストを２層に亘って塗布することにより、２層のｇ線レジストより成るレジスト膜５０を形成する。
次に、レジスト膜５０に、幅０．８μｍの開口部５２を形成する。この開口部５２は、半絶縁性ＧａＡｓ基板１０から離間するに伴って徐々に幅が狭くなるようにテーパ状に形成する。
【００３２】
次に、ＳＦ6を用いたドライエッチングにより、レジスト開口部４７内に露出しているＳｉＮ膜３６をエッチングし、電子供給層１４表面に達するコンタクトホール４８を形成する（図４（ｃ）参照）。
次に、蒸着法により、全面に、膜厚５００ｎｍのアルミニウム膜２４ｃを形成する。アルミニウム膜２４ｃの蒸着には、例えば、抵抗加熱型の高真空蒸着装置を用いることができる（図５（ａ）参照）。
【００３３】
次に、リフトオフを行う。こうして、Ｔ型のゲート電極２４が形成されることとなる（図５（ｂ）参照）。
次に、紫外線励起型の光ＣＶＤ法により、膜厚５０ｎｍのＳｉＮ膜より成る保護膜３８を形成する。原料ガスとしては、アンモニアとモノシランを用いることができる。光ＣＶＤ法を用いて保護膜３８を形成するので、ゲート電極２４全体を覆うように全面に保護膜３８が形成されることとなる。なお、保護膜３８は、カバー膜２８により覆われることがないゲート電極２４の張り出し部２４ａの下方領域を保護するためのものである（図５（ｃ）参照）。
【００３４】
次に、プラズマＣＶＤ法により、膜厚２００ｎｍのＳｉＮ膜より成るカバー膜２８を形成する。本実施形態では、電子供給層１４上に低抵抗層１６を形成し、電子供給層１４に達するリセス孔２２内においてＴ型のゲート電極２４を電子走行層１４に接続するので、ゲート電極２４の張り出し部２４ａの下方領域の間隙２６が狭い。プラズマＣＶＤ法を用いて形成されるカバー膜２８は、ゲート電極２４の張り出し部２４ａの下方領域の狭い間隙２６には入り込んでいかず、従ってＴ型のゲート電極２４の下方領域２４ａを除く全面にカバー膜２８が形成されることとなる。なお、Ｔ型のゲート電極２４の張り出し部２４ａの下方領域の間隙２６は、間隙２６内にカバー膜２８が入り込んでいかない程度に適宜設定することが望ましく、例えば１５０ｎｍ以下とすればよい（図６参照）。
【００３５】
このようにして表面がカバー膜２８で覆われた半導体装置が製造されることとなる。
このようにして製造した半導体装置について、ゲート容量等の等価回路パラメータを測定したところ、高周波特性の劣化は認められなかった。
このように、本実施形態によれば、電子供給層上に低抵抗層を形成し、電子供給層に達するリセス孔内においてＴ型のゲート電極を電子走行層に接続するので、ゲート電極の張り出し部の高さがリセス孔の高さの分だけ低くなり、Ｔ型のゲート電極の張り出し部がリセス孔を除く領域の低抵抗層上まで延在するように形成されているので、張り出し部の下方領域の間隙を狭くすることができる。Ｔ型のゲート電極の張り出し部の下方領域の間隙が狭いので、ゲート電極の張り出し部の下方領域にはカバー膜が形成されず、従ってＴ型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。Ｔ型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【００３６】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図７乃至図１３を用いて説明する。図７は、本実施形態による半導体装置を示す断面図である。図８乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１３は、電子線レジスト膜の描画パターンを示す平面図である。図１乃至図６に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００３７】
（半導体装置）
まず、本実施形態による半導体装置を図７を用いて説明する。
本実施形態による半導体装置は、Ｔ型のゲート電極２４の張り出し部２４ａの両下端部に、半絶縁性ＧａＡｓ基板１０に向かって延在する凸部２４ｂが形成されている点の他は第１実施形態による半導体装置と同様である。
【００３８】
図７に示すように、Ｔ型のゲート電極２４の張り出し部２４ａの両下端部には、半絶縁性ＧａＡｓ基板１０に向かって延在する凸部２４ｂが形成されている。ゲート電極２４の張り出し部２４ａの下方領域の間隙２６が凸部２４ｂにより狭くなっているため、カバー膜２８はゲート電極２４の張り出し部２４ａの下方領域の間隙２６内に入り込んでいない。
【００３９】
なお、ゲート電極２４の張り出し部２４ａの両下端部の凸部２４ｂを半絶縁性ＧａＡｓ基板１０に向かって延在することにより、ゲート電極２４の下方領域の間隙２６を狭くすることができるので、ゲート電極２４の張り出し部２４ａの位置を凸部２４ｂの高さの分だけ高くしても、間隙２６が広がってしまうことはない。従って、ゲート電極２４の張り出し部２４ａの位置を半絶縁性ＧａＡｓ基板１０から離間した位置に形成することができ、これによりゲート容量を低減することが可能となる。
【００４０】
このように、本実施形態によれば、Ｔ型のゲート電極２４の張り出し部２４ａの両下端部に、半絶縁性ＧａＡｓ基板１０に向かって延在する凸部２４ｂが形成されているので、ゲート電極２４の張り出し部２４ａの下方領域の間隙２６を狭くすることができる。Ｔ型のゲート電極２４の張り出し部２４ａの下方領域の間隙を狭くすることができるので、ゲート電極２４の張り出し部２４ａの下方領域にカバー膜２８が形成されるのが防止され、Ｔ型のゲート電極２４の下方領域を除く全面にカバー膜２８が形成される。Ｔ型のゲート電極２４の張り出し部２４ａの下方領域にカバー膜２８が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【００４１】
また、本実施形態によれば、Ｔ型のゲート電極の張り出し部に形成された凸部を半絶縁性ＧａＡｓ基板に向かって延在することにより、ゲート電極の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部を半絶縁性ＧａＡｓ基板から更に離間した位置に形成することができ、これによりゲート容量を低減することができる。
【００４２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図８乃至図１３を用いて説明する。
まず、図８（ａ）乃至図１０（ａ）に示す本実施形態による半導体装置の製造方法は、図２（ａ）乃至図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【００４３】
次に、電子線描画装置を用いて、電子線レジスト膜４６に描画を行う。図１３を用いて電子線レジスト膜４６への描画方法を説明する。図１３は、電子線レジスト膜の描画パターンを示す平面図である。
図１３に示すように、紙面垂直方向に延在するリセス孔の中心線に沿って、幅０．１５μｍのパターン４８ａを描画する。このときの電子線描画装置の設定条件は、例えばデータ長０．０８μｍ、ドーズ量８０μＣとすればよい。また、上記の幅０．１５μｍで描画された領域と平行に、幅０．１μｍのパターン５４ａを描画する。この場合、このときの電子線描画装置の設定条件は、例えばデータ長０．０６μｍ、ドーズ量５０μＣとすればよい。なお、パターン４８ａが延在する中心線と、パターン５４ａが延在する中心線とは、例えば０．２μｍ離間するように描画すればよい。この後、現像すると、パターン４８ａはドーズ量が８０μＣと大きいのでＳｉＮ膜に達するレジスト開口部４７が形成され、パターン５４ａはドーズ量が５０μＣと小さいので例えば深さ０．１μｍ程度の凹部５４が形成されることとなる。こうして、電子線レジスト膜４６にレジスト開口部４７と凹部５４とが形成されることとなる（図１０（ｂ）参照）。
【００４４】
この後の、図１０（ｃ）乃至図１２に示す本実施形態による半導体装置の製造方法は、図４（ｃ）乃至図６に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
このようにして製造した半導体装置について、ゲート容量等の等価回路パラメータを測定したところ、高周波特性の劣化は認められなかった。
【００４５】
このように、本実施形態によれば、Ｔ型のゲート電極の張り出し部の両下端部に、下方に向かって延在する凸部を形成するので、ゲート電極の下方領域の間隙を狭くすることができる。Ｔ型のゲート電極の張り出し部の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部の下方領域にカバー膜が形成されてしまうのを防止することができ、Ｔ型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。Ｔ型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【００４６】
また、本実施形態によれば、Ｔ型のゲート電極の張り出し部に形成された凸部を半絶縁性ＧａＡｓ基板に向かって延在することにより、ゲート電極の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部を半絶縁性ＧａＡｓ基板から更に離間した位置に形成することができ、これによりゲート容量を低減することができる。
【００４７】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法を図１４乃至図１９を用いて説明する。図１４は、本実施形態による半導体装置を示す断面図である。図１乃至図１３に示す第１実施形態又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００４８】
（半導体装置）
まず、本実施形態による半導体装置を図１４を用いて説明する。
本実施形態による半導体装置は、例としてＭＥＳＦＥＴに適用したものである。
半絶縁性ＧａＡｓ基板１０の表面側には、厚さ３０ｎｍのｎ形ＧａＡｓ層より成るチャネル層５８が形成されており、チャネル層５８の下層には、厚さ２００ｎｍのｐ形ＧａＡｓ層より成る反転層５６が形成されている。また、素子領域１８ａを画定する素子分離領域２０が、反転層５６より深い領域まで達するように形成されている。
【００４９】
ゲート電極２４は、断面形状がＴ型であって、紙面垂直方向に延在するものであり、チャネル層５８に接続されている。
Ｔ型のゲート電極２４の張り出し部２４ａの両下端部には、半絶縁性ＧａＡｓ基板１０に向かって延在する凸部２４ｂが形成されている。ゲート電極２４の張り出し部２４ａの下方領域の間隙２６が凸部２４ｂにより狭くなっているため、カバー膜２８はゲート電極２４の張り出し部２４ａの下方領域の間隙２６内に入り込んでいない。Ｔ型のゲート電極２４の張り出し部２４ａに形成された凸部２４ｂの下方領域の間隙２６は、カバー膜２８が間隙２６内にまで入り込んで形成されることのないよう適宜設定することが望ましく、例えば、１５０ｎｍ以下とすればよい。
【００５０】
チャネル層５８上には、ゲート電極２４からそれぞれ離間して、ソース／ドレイン電極３０が形成されている。それぞれのソース／ドレイン電極３０の下方領域には、不純物が高濃度に導入されたオーミック領域３２が、反転層５６より深い領域まで達するように形成されている。
チャネル層５８上、ソース／ドレイン電極３０上、素子分離領域２０上にはＳｉＮ膜３４が形成されており、更に、全面に、Ｔ型のゲート電極２４を覆うようにＳｉＮ膜より成る保護膜３８が形成されている。
【００５１】
そして、Ｔ型のゲート電極２４の張り出し部２４ａの下方領域を除く全面に、カバー膜２８が形成されている。ゲート電極２４の張り出し部２４ａの両下端部に形成された凸部２４ｂの下方領域の間隙２６が狭いため、カバー膜２８は凸部２４ｂの下方領域の間隙２６には入り込んでいない。
このように、本実施形態によれば、Ｔ型のゲート電極２４の張り出し部２４ａの両下端部に、半絶縁性ＧａＡｓ基板１０に向かって延在する凸部２４ｂが形成されているので、ゲート電極２４の張り出し部２４ａの下方領域の間隙２６を狭くすることができる。Ｔ型のゲート電極２４の張り出し部２４ａの下方領域の間隙２６を狭くすることができるので、ゲート電極２４の張り出し部２４ａの下方領域にカバー膜２８が入り込んで形成されるのを防止でき、Ｔ型のゲート電極２４の張り出し部２４ａの下方領域を除く全面にカバー膜２８を形成することができる。Ｔ型のゲート電極２４の張り出し部２４ａの下方領域にカバー膜２８が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【００５２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１５乃至図１９を用いて説明する。
まず、半絶縁性ＧａＡｓ基板１０表面から約２３０ｎｍの深さまでｐ形不純物を導入し、この後熱処理を行うことによりｐ形ＧａＡｓ層より成る反転層５６を形成する。
【００５３】
次に、半絶縁性ＧａＡｓ基板１０表面から約３０ｎｍの深さまでｎ形不純物を導入し、この後熱処理を行うことによりｎ形ＧａＡｓ層より成るチャネル層５８を形成する。こうして、厚さ２００ｎｍの反転層５６と、厚さ３０ｎｍのチャネル層５８とが形成されることとなる（図１５（ａ）参照）。
この後の、図１５（ｂ）乃至図１６（ｂ）に示す本実施形態による半導体装置の製造方法は、図２（ｂ）乃至図３（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【００５４】
次に、第１実施形態と同様に、全面に、プラズマＣＶＤ法により、膜厚５０ｎｍのＳｉＮ膜３４を形成する（図１６（ｃ）参照）。
次に、全面に、電子線レジストを塗布することにより、電子線レジスト膜４６を形成する（図１７（ａ）参照）。
次に、図１０（ｂ）及び図１３に示す第２実施形態による半導体装置の製造方法と同様に、電子線描画装置を用いて、電子線レジスト膜４６に描画を行う。この後、現像を行うと、電子線レジスト膜４６にレジスト開口部４７と凹部５４とが形成されることとなる（図１７（ｂ）参照）。
【００５５】
この後の、図１７（ｃ）乃至図１９に示す本実施形態による半導体装置の製造方法は、図４（ｃ）乃至図６に示す第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
このようにして製造した半導体装置について、ゲート容量等の等価回路パラメータを測定したところ、高周波特性の劣化は認められなかった。
【００５６】
このように、本実施形態によれば、Ｔ型のゲート電極の張り出し部の両下端部に、下方に向かって延在する凸部を形成するので、ゲート電極の張り出し部の下方領域の間隙を狭くすることができる。Ｔ型のゲート電極の張り出し部の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部の下方領域にカバー膜が形成されてしまうのを防止することができ、Ｔ型のゲート電極の張り出し部の下方領域を除く全面にカバー膜を形成することができる。従って、Ｔ型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができる。このように、ＭＥＳＦＥＴに適用した場合であっても、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【００５７】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、第１又は第２実施形態ではＨＥＭＴに適用した場合を例として説明したが、適用する対象はＨＥＭＴに限定されるものではなく、半導体素子を水分等から保護することが必要な半導体装置であればあらゆる半導体装置に適用することができる。
【００５８】
また、第３実施形態ではＭＥＳＦＥＴに適用した場合を例として説明したが、適用する対象はＭＥＳＦＥＴに限定されるものではなく、半導体素子を水分等から保護することが必要な半導体装置であればあらゆる半導体装置に適用することができ、例えばＨＥＭＴ等に適用してもよい。
また、第１乃至第３実施形態では、プラズマＣＶＤ法によりカバー膜を形成したが、カバー膜の形成方法は、ゲート電極の張り出し部の下方領域の間隙に入り込まないように形成することができる形成方法であればいかなる形成方法でも良く、例えばスパッタ法、熱ＣＶＤ法、蒸着法、スピンコート法等によりカバー膜を形成してもよい。
【００５９】
また、第１乃至第３実施形態では、紫外線励起型の光ＣＶＤ法により保護膜を形成したが、保護膜の形成方法は紫外線励起型の光ＣＶＤ法に限定されるものではない。
また、第２及び第３実施形態では、ドーズ量を制御してパターン４８ａ、５４ａを描画することにより、深さの異なるレジスト開口部４７や凹部５４を形成したが、深さの異なるレジスト開口部４７や凹部５４を形成できるのであればいかなる描画方法を用いてもよく、例えば、照射する電子線の加速電圧を制御してパターン４８ａ、５４ａを描画することにより、深さの異なるレジスト開口部４７や凹部５４を形成してもよい。
【００６０】
また、第１乃至第３実施形態では、ゲート電極の張り出し部の下方領域の間隙は１５０ｎｍ以下としたが、１５０ｎｍ以下に必ずしも限定されるものではなく、カバー膜が入り込むことがないよう間隙を適宜設定すればよい。
また、第１乃至第３実施形態では、半導体素子がカバー膜により保護された半導体装置及びその製造方法を示したが、更に全体を樹脂層や絶縁層で封止することにより、更に水分等から保護するようにしてもよい。
【００６１】
また、第１乃至第３実施形態では、不純物を導入することによりオーミック領域を形成したが、オーミック領域は不純物を導入して形成することに限定されるものではなく、例えば、ソース／ドレイン電極を形成した後、熱処理を行うことにより、ソース／ドレイン電極のＡｕやＧｅ等を拡散してオーミック領域を形成してもよい。
【００６２】
【発明の効果】
以上の通り、本発明によれば、電子供給層上に低抵抗層を形成し、電子供給層に達するリセス孔内においてＴ型のゲート電極を電子走行層に接続するので、ゲート電極の張り出し部の高さがリセス孔の高さの分だけ低くなり、Ｔ型のゲート電極の張り出し部がリセス孔を除く領域の低抵抗層上まで延在するように形成されているので、張り出し部の下方領域の間隙を狭くすることができる。Ｔ型のゲート電極の張り出し部の下方領域の間隙が狭いので、ゲート電極の張り出し部の下方領域にはカバー膜が形成されず、従ってＴ型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。Ｔ型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【００６３】
また、本発明によれば、Ｔ型のゲート電極の張り出し部の両下端部に、下方に向かって延在する凸部を形成するので、ゲート電極の下方領域の間隙を狭くすることができる。Ｔ型のゲート電極の張り出し部の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部の下方領域にカバー膜が形成されてしまうのを防止することができ、Ｔ型のゲート電極の下方領域を除く全面にカバー膜を形成することができる。Ｔ型のゲート電極の張り出し部の下方領域にカバー膜が形成されていないため、ゲート容量が増加するのを防止することができ、これにより、高周波特性を劣化することなく、半導体素子を水分等から保護することができる。
【００６４】
また、本発明によれば、Ｔ型のゲート電極の張り出し部に形成された凸部を半絶縁性ＧａＡｓ基板に向かって延在することにより、ゲート電極の下方領域の間隙を狭くすることができるので、ゲート電極の張り出し部を半絶縁性ＧａＡｓ基板から更に離間した位置に形成することができ、これによりゲート容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第２実施形態による半導体装置の断面図である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１３】電子線レジスト膜の描画パターンを示す平面図である。
【図１４】本発明の第３実施形態による半導体装置の断面図である。
【図１５】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２０】従来の半導体装置を示す断面図である。
【符号の説明】
１０…半絶縁性ＧａＡｓ基板
１１…バッファ層
１２…電子走行層
１４…電子供給層
１６…低抵抗層
１８…素子領域
１８ａ…素子領域
２０…素子分離領域
２２…リセス孔
２４…ゲート電極
２４ａ…張り出し部
２４ｂ…凸部
２４ｃ…アルミニウム膜
２６…間隙
２８…カバー膜
３０…ソース／ドレイン電極
３０ａ…導電膜
３２…オーミック領域
３４…ＳｉＮ膜
３６…ＳｉＮ膜
３８…保護膜
４０…レジストマスク
４２…レジスト膜
４４…開口部
４６…電子線レジスト膜
４７…レジスト開口部
４８…コンタクトホール
４８ａ…パターン
５０…レジスト膜
５２…開口部
５４…凹部
５４ａ…パターン
５６…反転層
５８…チャネル層
１１０…半絶縁性ＧａＡｓ基板
１１１…バッファ層
１１２…電子走行層
１１４…電子供給層
１１８…素子領域
１２０…素子分離領域
１２４…ゲート電極
１２４ａ…張り出し部
１２６…間隙
１３０…ソース／ドレイン電極
１３２…オーミック領域
１３４…ＳｉＮ膜
１４８…コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004245689.tif 000007
【図７】
0004245689.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0004245689.tif 000019
【図１９】
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【図２０】
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