(57)【特許請求の範囲】
【請求項１】
半導体基板に活性領域を限定する素子分離膜を形成する段階と、活性領域上にトンネル酸化膜を形成する段階と、トンネル酸化膜形成後に半導体基板の全面に不純物でドーピングされていない半導体膜、保護膜及び第１導電膜を順次形成する段階と、素子分離膜上の第１導電膜を食刻してトンネル酸化膜上に第１導電膜パターンを形成する段階と、第１導電膜パターンの側壁にスペーサを形成する段階と、第１導電膜パターン及びスペーサをマスクとして保護膜を食刻し保護膜パターンを形成する段階と、保護膜パターン間に露出した半導体膜を食刻してトンネル酸化膜上に半導体膜パターンを形成して素子分離膜を露出し、かつ第１導電膜パタンが同時に食刻されて保護膜パターンも露出する段階と、保護膜パターンを除去した後に半導体膜パターンにドーピングする段階と、半導体膜パターンにドーピング後に半導体基板の全面に層間絶縁膜及び第２導電膜を順次形成する段階と、を含むことを特徴とするフラッシュメモリデバイスの製造方法。
【請求項２】
半導体膜はドーピングされていないポリシリコン膜である請求項１記載のフラッシュメモリデバイスの製造方法。
【請求項３】
保護膜は窒素成分を含有する絶縁体膜である請求項１記載のフラッシュメモリデバイスの製造方法。
【請求項４】
窒素成分を含有する絶縁体膜はシリコン窒化膜又はシリコンオキシナイトライド膜である請求項３記載のフラッシュメモリデバイスの製造方法。
【請求項５】
第１導電膜は半導体膜と同じかそれ以下の厚さである請求項１記載のフラッシュメモリデバイスの製造方法。
【請求項６】
第１導電膜はドーピングされたポリシリコン膜である請求項１又は請求項５記載のフラッシュメモリデバイスの製造方法。
【請求項７】
スペーサはドーピングされたシリコン膜又はシリコン窒化膜で形成する請求項１記載のフラッシュメモリデバイスの製造方法。
【請求項８】
ドーピングされたシリコン膜はドーピングされたポリシリコン膜又はドーピングされた非晶質シリコン膜である請求項７記載のフラッシュメモリデバイスの製造方法。
【請求項９】
露出した保護膜パターンは燐酸溶液を使用する湿式食刻工程で除去する請求項１記載のフラッシュメモリデバイスの製造方法。
【請求項１０】
半導体膜パターンをドーピングする段階はイオン注入により行う請求項１記載のフラッシュメモリデバイスの製造方法。
【請求項１１】
層間絶縁膜はＯ／Ｎ／Ｏ膜又はＮ／Ｏ膜である請求項１記載のフラッシュメモリデバイスの製造方法。
【請求項１２】
第２導電膜はドーピングされたポリシリコン膜又は耐火性金属を含有するポリサイド膜である請求項１記載のフラッシュメモリデバイスの製造方法。
【請求項１３】
耐火性金属を含有するポリサイド膜はタングステンポリサイド膜又はチタンポリサイド膜である請求項１２記載のフラッシュメモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリデバイスの製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリデバイスは、電源供給がなくてもメモリセルの記憶データが消滅しないデバイスである。従って、コンピュータのメモリカード等に広く使われている。フラッシュメモリデバイスには、フローティングゲートとコントロールゲート電極とが順に積層された構造のメモリセルが広く用いられている。
【０００３】
図１は、フラッシュメモリデバイスの断面図である。
【０００４】
図１を参照すれば、半導体基板１、例えばＰ型のシリコン基板の表面にチャネル領域を介在して隔離されたソース領域Ｓ及びドレイン領域Ｄが形成される。ソース領域Ｓ及びドレイン領域Ｄは半導体基板１と異なる導電型の不純物でドーピングされた不純物層、即ちＮ＋型の不純物層で形成される。チャネル領域上には１００Å以下の薄いトンネル酸化膜３、フローティングゲートＦＧ、誘電体膜５及びコントロールゲート電極ＣＧが順に形成される。
【０００５】
この素子にデータを記憶（プログラム）する動作は、ドレイン領域Ｄに５〜７Ｖの電圧を印加し、コントロールゲート電極ＣＧに１０〜１２Ｖの電圧を印加することにより行われる。この際、ソース領域Ｓ及び半導体基板１には０Ｖを印加する。このように、コントロールゲート電極ＣＧ、ソース領域Ｓ、ドレイン領域Ｄ及び半導体基板１に電圧を印加すると、チャネル領域から発生したホットキャリア、即ちチャネルホットエレクトロンがトンネル酸化膜３を通過してフローティングゲートＦＧに注入される。すると、この素子のしきい値電圧が増加して、データがプログラムされたことになる。
【０００６】
また、この素子の記憶データを消去する動作は、コントロールゲート電極ＣＧ及び半導体基板１を接地させ、ソース領域Ｓに１２〜１５Ｖの高い電圧を印加することにより行われる。この際、ドレイン領域Ｄはフローティングさせる。このようにコントロールゲート電極ＣＧ、ソース領域Ｓ、ドレイン領域Ｄ及び半導体基板１に電圧を印加すると、フローティングゲートＦＧとソース領域Ｓとの電圧差によりフローティングゲートＦＧ内の電子がトンネル酸化膜３を通過してソース領域に到達する。これにより、フローティングゲートＦＧ内の電子が全て除去される。すると、この素子のしきい値電圧が初期値又はそれ以下になり、データの消去が行われたことになる。
【０００７】
図２は、図１に示す素子の寄生容量を説明する等価回路図である。
【０００８】
図２を参照すると、コントロールゲート電極ＣＧとフローティングゲートＦＧ間に絶縁体膜５によるキャパシタＣｉｐｏが、フローティングゲートＦＧと半導体基板１間にトンネル酸化膜３によるキャパシタＣｃｈが、フローティングゲートＦＧとソース領域Ｓ間にトンネル酸化膜３によるキャパシタＣｓが、フローティングゲートＦＧとドレイン領域Ｄ間にトンネル酸化膜３によるキャパシタＣｄが、それぞれ寄生容量として形成される。ここで、素子をプログラムするためにコントロールゲート電極ＣＧ及びドレイン領域Ｄに電圧ＶＣＧ、電圧Ｖｄを印加し、ソース領域Ｓ及び半導体基板１に０Ｖを印加すると、フローティングゲートＦＧに誘起される電圧ＶＦＧ１は数式１のようになる。
【数１】
ＶＦＧ１＝［Ｃｉｐｏ／（Ｃｉｐｏ＋Ｃｄ＋Ｃｃｈ＋Ｃｓ）］×ＶＣＧ
【０００９】
また、素子に記憶されたデータを消去するために、ドレイン領域Ｄをフローティングさせた状態でコントロールゲート電極ＣＧ及び半導体基板１を接地し、ソース領域Ｓに電圧Ｖｓを印加すると、フローティングゲートＦＧに誘起される電圧ＶＦＧ２は数式２のようになる。
【数２】
ＶＦＧ２＝［Ｃｓ／（Ｃｃｈ＋Ｃｉｐｏ＋Ｃｓ）］×Ｖｓ
【００１０】
数式１及び数式２から、キャパシタＣｉｐｏを増加させるほどプログラム効率及び消去効率が増大することが分かる。
【００１１】
これは、キャパシタＣｉｐｏが増加するほど、プログラム時のフローティングゲートＦＧの誘起電圧ＶＦＧ１がコントロールゲート電圧ＶＣＧに近づき、消去時のフローティングゲートＦＧの誘起電圧ＶＦＧ２が接地電位に近づくためである。従って、フラッシュメモリ素子特性を改善するためには、フローティングゲートとコントロールゲート電極との間のキャパシタＣｉｐｏを増加させることが要求される。
【００１２】
図３は図１の素子を用いたＮＯＲ型フラッシュメモリ素子のセルアレイ領域の回路図である。
【００１３】
図３を参照すると、複数のビットラインＢ／Ｌ１、Ｂ／Ｌ２が平行に配置され、複数の単位セルが各ビットラインに並列に接続される。また、複数のビットラインＢ／Ｌ１、Ｂ／Ｌ２を横切る方向に複数のワードラインＷ／Ｌ１、Ｗ／Ｌ２が配置され、各ワードラインは単位セルのコントロールゲート電極に接続される。ここで、一本のビットラインに並列に接続された一対のセルは、一つのソース領域を共有する。そして、ソース領域はワードラインと平行した共通ソースラインＣ／Ｓに接続される。
【００１４】
セルＣ１をプログラムするために、第１ワードラインＷ／Ｌ１にプログラム電圧、例えば１０〜１２Ｖを印加し、第１ビットラインＢ／Ｌ１に５〜７Ｖの電圧を印加する。また、第２ワードラインＷ／Ｌ２及び共通ソースラインＣ／Ｓは接地する。この際、セルＣ１と第１ビットラインＢ／Ｌ１を共有するセルＣ２のフローティングゲートに誘起される電圧ＶＦＧ３は数式３のようになる。
【数３】
ＶＦＧ３＝［Ｃｄ／（Ｃｃｈ＋Ｃｉｐｏ＋Ｃｓ＋Ｃｄ）］×Ｖｄ
【００１５】
ここで、ＶｄはセルＣ２のドレイン領域に印加される電圧、即ち第１ビットラインＢ／Ｌ１に印加される電圧である。
【００１６】
セルＣ１をプログラムすると、セルＣ２のフローティングゲートに数式３で表される電圧ＶＦＧ３が誘起される。電圧ＶＦＧ３はドレイン電圧Ｖｄに比例し、キャパシタＣｉｐｏが減少するほどドレイン電圧Ｖｄに近づく。従って、キャパシタＣｉｐｏが減少すると、非選択のセルＣ２がオンして選択したセルＣ１のプログラム動作の妨害になる。このような現象をドレインオン現象と称する。つまり所望のセルのプログラム効率を増大させるには、キャパシタＣｉｐｏを増加させてドレインオン現象を抑制すればよい。
【００１７】
図４は図３の回路図のレイアウト図である。
【００１８】
図４を参照すると、複数のワードライン１５が平行に配置され、ワードライン１５に垂直に活性領域１１が配置される。活性領域１１から延設された共通ソース領域Ｓは、ワードライン１５間にワードライン１５と平行に配置される。ワードライン１５下を介して共通ソース領域Ｓと対する活性領域１１はセルのドレイン領域Ｄに該当する。ドレイン領域Ｄにはビットラインコンタクト１７が配置され、ビットラインコンタクト１７を覆うビットライン１９はワードライン１５に垂直に配置される。また、ビットライン１９の間にはワードライン１５方向に隣接するセルのフローティングゲートを隔離するための食刻マスク１３が位置する。
【００１９】
図５〜図８は図４のＢＢ’線に沿って切断した断面図であって、米国特許第５，６７５，１６２号に開示されたフラッシュメモリ素子の製造方法を説明するための図面である。
【００２０】
図５では、まず半導体基板２１の活性領域と非活性領域とを限定するためのフィールド酸化膜２３を形成し、活性領域の表面にトンネル酸化膜２５を形成する。そしてトンネル酸化膜２５の形成された半導体基板２１全面に第１ドーピングされた第１ポリシリコン膜２７及びシリコン窒化膜２９を順次形成する。シリコン窒化膜２９上には、図４の食刻マスク１３を使用してフォトレジストパタン３１を形成する。
【００２１】
図６では、フォトレジストパタン３１を食刻マスクとして第１ポリシリコン膜２７が露出するまでシリコン窒化膜２９を食刻することにより、活性領域の上部を覆うシリコン窒化膜パタン２９を形成する。シリコン窒化膜パタン２９形成後、全面に第２ドーピングされた第２ポリシリコン膜３３を形成する。
【００２２】
図７では、第２ポリシリコン膜３３を異方性食刻してシリコン窒化膜パタン２９の側面にスペーサ３３’を形成する。次に、シリコン窒化膜パタン２９を食刻マスクとして第１ポリシリコン膜２７を食刻することにより、第１ポリシリコン膜パタン２７を形成する。
【００２３】
図８では、シリコン窒化膜パタン２９を除去して第１ポリシリコン膜パタン２７を露出する。次に、半導体基板２１全面にＯ／Ｎ／Ｏ（oxide/nitride/oxide）膜のような絶縁体膜３５及び第３ポリシリコン膜３７を順次に形成する。さらに、ワードライン１５の形状のフォトマスクにより第３ポリシリコン膜３７、絶縁体膜３５及び第１ポリシリコン膜パタン２７を食刻することにより、フローティングゲート２７及びコントロールゲート電極３７を形成する。
【００２４】
米国特許第５,６７５,１６２号によると、フローティングゲート２７とコントロールゲート電極３７とが重なる面積を最大にするために、隣接するフローティングゲート２７の間隔を写真工程の限界解像度より小さく形成すると共に、フローティングゲート２７の縁部に第２ポリシリコン膜３３によるスペーサ３３’を残存させる。従って、フローティングゲート２７とコントロールゲート電極３７との間のキャパシタを最大にする。
【００２５】
【発明が解決しようとする課題】
しかし、米国特許第５,６７５,１６２号では、シリコン窒化膜パタン２９を除去する際、第１ポリシリコン膜パタン２７の表面が食刻損傷される。つまり、シリコン窒化膜パタン２９をプラズマ食刻方法又は反応性イオン食刻方法で除去すると、第１ポリシリコン膜パタン２７の表面に食刻損傷が発生してフローティングゲート２７の表面モルホロジが不良になる。他の方法として、シリコン窒化膜パタン２９を、燐酸溶液を使用する湿式食刻工程で除去すると、第１ポリシリコン膜パタン２７の一部が食刻されてフローティングゲート２７の表面が均一にならない。そのために、フローティングゲート２７とコントロールゲート電極３７との間の絶縁体膜３５のリーク電流特性及び破壊電圧特性が低下してフラッシュメモリセルの信頼性、プログラム特性及び消去特性が劣化する。
【００２６】
本発明は、フローティングゲートの表面積を最大化すると共にフローティングゲートの表面の食刻損傷を防止するフラッシュメモリ素子の製造方法を提供する。
【００２７】
【課題を解決するための手段】
以上のような課題を解決する本発明のフラッシュメモリデバイスの製造方法は、半導体基板に活性領域を限定する素子分離膜を形成する段階と、活性領域上にトンネル酸化膜を形成する段階と、トンネル酸化膜形成後に半導体基板の全面に半導体膜、保護膜及び第１導電膜を順次形成する段階と、素子分離膜上の第１導電膜を食刻してトンネル酸化膜上に第１導電膜パタンを形成する段階と、第１導電膜パタンの側壁にスペーサを形成する段階と、第１導電膜パタン及びスペーサをマスクとして保護膜を食刻し保護膜パタンを形成する段階と、保護膜パタン間に露出した半導体膜を食刻してトンネル酸化膜上に半導体膜パタンを形成して素子分離膜を露出し、かつ保護膜パタンも露出する段階と、保護膜パタンを除去し、また、半導体膜パタンをドーピングする段階と、半導体膜パタンをドーピング後に半導体基板の全面に層間絶縁膜及び第２導電膜を順次形成する段階と、を含むことを特徴とする。ここで、第１導電膜はドーピングされたポリシリコン膜であり半導体膜と同じかそれ以下の厚さである。露出した保護膜パタンは燐酸溶液を使用する湿式食刻工程で除去する。半導体膜パタンをドーピングする段階はイオン注入により行う。半導体膜はドーピングされていないポリシリコン膜であり、保護膜は窒素成分を含有する絶縁体膜、例えば、シリコン窒化膜又はシリコンオキシナイトライド膜であるとよい。スペーサはドーピングされたシリコン膜又はシリコン窒化膜で形成し、ここでドーピングされたシリコン膜は、ドーピングされたポリシリコン膜又はドーピングされた非晶質シリコン膜であるとよい。層間絶縁膜はＯ／Ｎ／Ｏ膜又はＮ／Ｏ膜である。第２導電膜はドーピングされたポリシリコン膜又は耐火性金属を含有するポリサイド膜、例えば、タングステンポリサイド膜又はチタンポリサイド膜である。
【００２８】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施形態を詳しく説明する。
【００２９】
図９〜図１４の分図Ａは図４のＡＡ’線に沿って切断した本発明によるフラッシュメモリ素子の製造方法を説明する断面図であって、分図Ｂは図４のＢＢ’線に沿って切断した本発明によるフラッシュメモリ素子の製造方法を説明する断面図である。
【００３０】
図９では、まず半導体基板５１、例えばＰ型シリコン基板に活性領域１１の形状に素子分離膜５３を形成して活性領域を決める。次に、活性領域に５０Å〜１００Åのトンネル酸化膜５５を形成する。トンネル酸化膜５５は熱酸化膜で形成することが望ましい。そしてトンネル酸化膜５５の形成された半導体基板５１の全面に、１０００Å程度の半導体膜５７、５００Å程度の保護膜５９及び１０００Å程度の第１導電膜６１を順次形成する。半導体膜５７はドーピングされていないポリシリコン膜で、第１導電膜６１はドーピングされたポリシリコン膜で半導体膜５７と同じかそれ以下の厚さに形成することが望ましい。
【００３１】
保護膜５９は、半導体膜５７及び第１導電膜６１に対して食刻選択比の高い物質、例えば、窒素成分を含有する絶縁体膜やシリコン窒化膜、シリコンオキシナイトライド膜で形成することが望ましい。さらに、第１導電膜６１上に第１フォトレジスト膜を形成し、図４の食刻マスク１３と同じ形状に第１フォトレジスト膜をパタニングして第１フォトレジストパタンＰＲ１を形成する。第１フォトレジストパタンＰＲ１は活性領域に形成される。
【００３２】
図１０では、第１フォトレジストパタンＰＲ１を食刻マスクとして第１導電膜６１を食刻することにより、トンネル酸化膜５５の上部に第１導電膜パタン６１を形成し、第１フォトレジストパタンＰＲ１を除去する。次に、半導体基板５１の全面にスペーサ用物質膜６３を形成する。スペーサ用物質膜６３はドーピングされたシリコン膜またはシリコン窒化膜で形成する。ドーピングされたシリコン膜はポリシリコン膜または非晶質シリコン膜で形成することが望ましい。スペーサ用物質膜６３を非晶質シリコン膜で形成すると、スペーサを形成する異方性食刻時にスペーサの幅を均一に形成しやすくなる。
【００３３】
図１１では、スペーサ用物質膜６３を異方性食刻して第１導電膜パタン６１の側壁にスペーサ６３’を形成し、保護膜５９を露出する。さらに、第１導電膜パタン６１とスペーサ６３’をマスクとして、素子分離膜５３上の半導体膜５７が露出するまで保護膜５９を食刻する。この際、スペーサ６３’がシリコン窒化膜で形成される場合、スペーサ６３’がさらに食刻されて小さくなる。これにより、傾いた側壁を有する保護膜パタン５９を形成できる。一方、スペーサ６３’がドーピングされたシリコン膜で形成される場合、スペーサ６３’は食刻されず大きさは変わらない。このようにスペーサ６３’を食刻マスクとして保護膜５９を食刻すると、保護膜パタン５９の間隔が第１フォトレジストパタンＰＲ１の間隔より小さくなる。即ち、保護膜パタン５９の間隔を写真工程の限界解像度より小さく形成できる。
【００３４】
図１２では、露出した半導体膜５７を食刻して素子分離膜５３を露出し、トンネル酸化膜５５を覆う半導体膜パタン５７を形成する。この際、第１導電膜パタン６１も同時に食刻されて保護膜パタン５９が露出する。ここで、スペーサ６３’がドーピングされたシリコン膜で形成される場合、スペーサ６３’も食刻されて除去される。一方、スペーサ６３’がシリコン窒化膜で形成される場合、保護膜パタン５９の縁部上にスペーサ６３’が残存するため、半導体膜パタン５７の側壁を外に傾斜して形成しやすい。これは、図１１で説明したように、スペーサ６３’をシリコン窒化膜で形成する場合に保護膜パタン５９の側壁が外に傾斜した形を有するからである。半導体膜パタン５７が外に傾斜した側壁を有すると、後続工程で形成される第２導電膜が、隣接する半導体膜パタン５７間に隙間なく充填される。
【００３５】
続いて、保護膜パタン５９を化学溶液、例えば燐酸溶液で除去して半導体膜パタン５７を露出する。この際、シリコン窒化膜で形成されたスペーサ６３’も除去される。保護膜パタン５９を燐酸溶液を使用して湿式食刻工程で除去すると、半導体膜パタン５７の表面の食刻損傷を最小にすることができる。これは半導体膜パタン５７が不純物でドーピングされていない半導体膜、即ちドーピングされていないポリシリコン膜であるからである。従って、保護膜パタン５９を除去することにより露出する半導体膜パタン５７の表面は、優れたモルホロジを有する。次に、半導体膜パタン５７が露出された半導体基板５１の全面に不純物イオンＩ、例えばＡｓイオンを５０ＫｅＶのエネルギと２.０×１０１５atoms/cm２の濃度で注入してドーピングする。このイオン注入工程は、保護膜パタン５９を除去する前に行ってもよい。この場合は、イオン注入エネルギは保護膜パタン５９の厚さを考慮して５０ＫｅＶより高く設定する。
【００３６】
図１３では、半導体基板５１の全面に層間絶縁膜６５及び第２導電膜６７を形成する。層間絶縁膜６５は酸化膜に比べて誘電率の高い物質、例えばシリコン窒化膜やＯ／Ｎ／Ｏ膜、Ｎ／Ｏ膜で形成することが望ましい。第２導電膜６７は、ドーピングされたポリシリコン膜や導電性の優れた物質膜、例えば耐火性金属（refractory metal）を含有するポリサイド膜で形成する。耐火性金属を含有するポリサイド膜はタングステンポリサイド膜またはチタンポリサイド膜である。このようにイオン注入方法によりドープされた半導体膜パタン５７上に層間絶縁膜６５を形成すれば、層間絶縁膜６５と半導体膜パタン５７の界面特性が改善される。これは、半導体膜パタン５７表面のモルホロジが優れているからである。次に、第２導電膜６７上に第２フォトレジスト膜を形成する。第２フォトレジスト膜を図４のワードライン１５と同じ形状に写真工程でパタニングして、活性領域を横切る第２フォトレジストパタンＰＲ２を形成する。
【００３７】
図１４では、第２フォトレジストパタンＰＲ２を食刻マスクとして第２導電膜６７、層間絶縁膜６５及び半導体膜パタン５７を順次食刻してフローティングゲート５７’、層間絶縁膜パタン６５’及びコントロールゲート電極となるワードライン６７’を形成して、第２フォトレジストパタンＰＲ２を除去する。フローティングゲート５７’の両側の活性領域には、半導体基板５１と異なる導電型の不純物イオン、例えばＮ型の不純物イオンを注入してソース領域Ｓ及びドレイン領域Ｄを形成する。
【００３８】
【発明の効果】
本発明により、隣接するフローティングゲートの間隔を写真工程の限界解像度より小さく形成すると共に、フローティングゲートと層間絶縁膜の間の界面特性を向上させうる。これにより、フローティングゲートとコントロールゲート電極との間の寄生容量が大きくなりプログラム特性及び消去特性が改善したフラッシュメモリ素子を形成できる。
【図面の簡単な説明】
【図１】フラッシュメモリ素子の断面図。
【図２】図１の素子の寄生容量の等価回路図。
【図３】ＮＯＲ型フラッシュメモリ素子の回路図。
【図４】図３の回路図のレイアウト図。
【図５】従来のフラッシュメモリ素子の製造工程図。
【図６】図５に続く工程図。
【図７】図５に続く工程図。
【図８】図５に続く工程図。
【図９】従来のフラッシュメモリ素子の製造工程図。
【図１０】図９に続く工程図。
【図１１】図９に続く工程図。
【図１２】図９に続く工程図。
【図１３】図９に続く工程図。
【図１４】図９に続く工程図。
【符号の説明】
ＰＲ１  第１フォトレジストパタン
ＰＲ２  第２フォトレジストパタン
５１  半導体基板
５３  素子分離膜
５５  トンネル酸化膜
５７  半導体膜
５７’  フローティングゲート
５９  保護膜
６１  第１導電膜
６３  スペーサ用物質膜
６５  層間絶縁膜
６５’  層間絶縁膜パタン
６７  第２導電膜
６７’  ワードライン
【図１】
0004361626.tif 000002
【図２】
0004361626.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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