(57)【特許請求の範囲】
【請求項１】
それぞれが複数の単位メモリセルを有する複数のローブロックを含むメモリセルアレイと、
ローアドレス信号とローリダンダンシ信号とをデコーディングして、前記メモリセルアレイ内の対応するローブロックに、該ローブロックをイネーブルさせるためのローブロックイネーブル信号と、ローブロック選択信号とを出力するロー制御部と、
カラムアドレス入力信号を受信し、前記ローブロック選択信号を基に、リダンダンシ処理を制御するカラムヒューズボックスアレイを備え、
前記メモリセルアレイを通って、前記ロー制御部から出力された前記ローブロック選択信号を、前記カラムヒューズボックスアレイに伝送するように配置されたメモリセルアレイ経由配線とを備えていることを特徴とするメモリ装置。
【請求項２】
前記ロー制御部が、
それぞれが前記ローアドレス信号と前記ローリダンダンシ信号とをデコーディングして、それぞれに対応するローブロックに、前記ローブロックイネーブル信号とローブロック選択信号とを出力するように構成された複数のブロック制御部を含んで構成されていることを特徴とする請求項１記載のメモリ装置。
【請求項３】
前記ブロック制御部が、
前記ローアドレス入力信号、前記ローリダンダンシ信号、前記ローアドレス信号及びワードライン制御信号をデコーディングするデコーディング手段と、
該デコーディング手段の出力を遅延させ、前記ローブロック選択信号を出力する遅延手段と、
前記デコーディング手段の出力をデコーディングして、ローブロックイネーブル信号を発生させるローブロックイネーブル信号発生手段とを含んで構成されていることを特徴とする請求項２記載のメモリ装置。
【請求項４】
前記メモリセルアレイ経由配線が、
前記メモリセルアレイ内の単位メモリセルアレイを通るように構成されていることを特徴とする請求項１記載のメモリ装置。
【請求項５】
前記メモリセルアレイ経由配線が、
前記ローブロック内のワードラインと冗長ワードラインとの間、及びサブワードラインドライバアレイを通るように構成されていることを特徴とする請求項４記載のメモリ装置。
【請求項６】
前記メモリセルアレイ経由配線が、
前記メモリセルアレイ内のセンスアンプアレイ及びサブワードラインドライバアレイを通るように構成されていることを特徴とする請求項１記載のメモリ装置。
【請求項７】
前記メモリセルアレイ経由配線が、
前記メモリセルアレイ内の単位メモリセルアレイ及びサブワードラインドライバアレイを通るように構成されていることを特徴とする請求項１記載のメモリ装置。
【請求項８】
前記メモリセルアレイ経由配線が、
前記メモリセルアレイ内のセンスアンプアレイ及び単位メモリセルアレイを通るように構成されていることを特徴とする請求項１記載のメモリ装置。
【請求項９】
前記メモリセルアレイ経由配線が、
前記メモリセルアレイ内で同じ列に配置された単位メモリセルアレイを通るように構成されていることを特徴とする請求項１記載のメモリ装置。
【請求項１０】
前記メモリセルアレイ経由配線が、
互いに交差せず、互いに異なる単位メモリセルアレイ及びサブワードラインドライバアレイを通るように構成されていることを特徴とする請求項１記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、動作時に、ローアドレス入力信号を基に対応するローブロックを選択するローブロック選択信号をカラムヒューズボックスに伝送するメモリ装置に関する。
【０００２】
【従来の技術】
図１は、従来の技術に係るメモリ装置の構成を概略的に示したブロック図である。図１に示したメモリ装置では、階層型（Hierarchical）ワードライン方式が採用されている。
【０００３】
図１に示したように、従来の技術に係るメモリ装置は、複数のブロック制御部ｙ０〜ｙＭ及びワードラインドライバ１１を有するロー制御部１０と、それぞれが複数のメモリセルを有する複数のローブロックｚ０〜ｚＭを含むメモリセルアレイ２０と、カラムデコーダ３０と、ローアドレスプリデコーダ４０と、ローヒューズ５０と、ローブロックデコーダ６０と、カラムヒューズボックスアレイ７０とを備えている。
【０００４】
ローアドレスプリデコーダ４０は、特定のメモリセルにアクセスするアクティブ時に、ローアドレスバッファ（図示せず）等を介して外部からローアドレス入力信号を受信し、該信号をプリデコーディングして、ワードラインドライバ１１及びローブロックデコーダ６０にローアドレス信号を出力するように構成されている。
【０００５】
ローヒューズ５０は、ローブロックデコーダ６０に、ローリダンダンシ信号を出力するように構成されている。
【０００６】
ローブロックデコーダ６０は、ローアドレスプリデコーダ４０から出力されたローアドレス信号と、ローヒューズ５０から出力されたローリダンダンシ信号とを基に、複数のローブロックｚ０〜ｚＭのうち、選択されたローブロックを示すＭ個のブロック選択信号xmat＿yfと、メモリセルアレイ２０内の対応するローブロックをイネーブルさせるためのローブロックイネーブル信号msbとを生成する。そして、ローブロックイネーブル信号msbをロー制御部１０に出力し、ブロック選択信号xmat＿yfをカラムヒューズボックスアレイ７０に出力するように構成されている。
【０００７】
ロー制御部１０に含まれる各ブロック制御部ｙ０〜ｙＭは、ローブロックデコーダ６０から出力されたＭ個のローブロックイネーブル信号msbのうちの一つを受信し、該当するローブロックをイネーブルさせる。
【０００８】
カラムヒューズボックスアレイ７０は、カラムアドレスバッファ（図示せず）等を介して外部から入力されたカラムアドレス入力信号を受信し、カラムリダンダンシ信号を出力するように構成されている。そして、カラムデコーダ３０は、前記カラムアドレス入力信号と前記カラムリダンダンシ信号とを受信して、これらの信号を基に対応するカラムを選択するように構成されている。
【０００９】
上記のような従来の技術に係るメモリ装置では、ブロック制御部ｙ０〜ｙＭが、ローブロックデコーダ６０で生成されたローブロックイネーブル信号msbを該当するローブロックに出力して、ワードラインとセンスアンプとを制御する構成となっている。  また、ローブロックデコーダ６０で生成されたＭ個のブロック選択信号xmat＿yfをカラムヒューズボックスアレイ７０に伝送する構成となっている。したがって、ローブロックデコーダ６０は、ローブロックプリデコーダ４０でプリデコーディングされたローアドレス信号と、デコーディングされたローリダンダンシ信号とを再びエンコーディングしている。
【００１０】
一般的なＤＲＡＭにおいて、縦方向に隣り合うローデコーダと横方向に隣り合うカラムデコーダとが交差する交差領域には、ローデコーダに関連する回路、カラムデコーダに関連する回路及び各種電源ライン等が共存するため、回路構成が非常に複雑となっている。ところが、上述したような従来の技術に係るメモリ装置では、ローブロックデコーダ６０でエンコーディングされたＭ個のブロック選択信号xmat＿yfをカラムヒューズボックスアレイ７０に伝送するため、別にＭ本のバスライン２７が必要となり、上記交差領域における配線が多くなるという問題があった。
【００１１】
特に、最近開発されたハイセル・エフィシェンシＤＲＡＭでよくあるローブロックの数が２の累乗でない場合、２の累乗である場合に比べて、ローブロックデコーダ６０のレイアウト面積が拡大する傾向にあるため、チップサイズが大きくなってしまうという問題があった。
【００１２】
【発明が解決しようとする課題】
本発明は、上記のような問題点を解決するためなされたものであって、ローアドレス信号によって選択されたローブロックを示すローブロック選択信号をカラムヒューズボックスアレイに伝送するために必要であったローブロックデコーダをなくし、ローブロックデコーダが占有していた上記交差領域など、レイアウト上の面積を有効に利用することができるメモリ装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明に係るメモリ装置は、それぞれが複数の単位メモリセルを有する複数のローブロックを含むメモリセルアレイと、ローアドレス信号とローリダンダンシ信号とをデコーディングして、前記メモリセルアレイ内の対応するローブロックに、該ローブロックをイネーブルさせるためのローブロックイネーブル信号と、ローブロック選択信号とを出力するロー制御部と、カラムアドレス入力信号を受信し、前記ローブロック選択信号を基に、リダンダンシ処理を制御するカラムヒューズボックスアレイを備え、前記メモリセルアレイを通って、前記ロー制御部から出力された前記ローブロック選択信号を、前記カラムヒューズボックスアレイに伝送するように配置されたメモリセルアレイ経由配線とを備えていることを特徴としている。
【００１４】
ここで、前記ロー制御部が、それぞれが前記ローアドレス信号と前記ローリダンダンシ信号とをデコーディングして、それぞれに対応するローブロックに、前記ローブロックイネーブル信号とローブロック選択信号とを出力するように構成された複数のブロック制御部を含んで構成されていることが望ましい。
【００１５】
また、前記ブロック制御部が、前記ローアドレス入力信号、前記ローリダンダンシ信号、前記ローアドレス信号及びワードライン制御信号をデコーディングするデコーディング手段と、該デコーディング手段の出力を遅延させ、前記ローブロック選択信号を出力する遅延手段と、前記デコーディング手段の出力をデコーディングして、ローブロックイネーブル信号を発生させるローブロックイネーブル信号発生手段とを含んで構成されていることが望ましい。
【００１６】
また、前記メモリセルアレイ経由配線が、前記メモリセルアレイ内の単位メモリセルアレイを通るように構成されていることが望ましい。
【００１７】
また、前記メモリセルアレイ経由配線が、前記ローブロック内のワードラインと冗長ワードラインとの間、及びサブワードラインドライバアレイを通るように構成されていることが望ましい。
【００１８】
また、前記メモリセルアレイ経由配線が、前記メモリセルアレイ内のセンスアンプアレイ及びサブワードラインドライバアレイを通るように構成されていることが望ましい。
【００１９】
また、前記メモリセルアレイ経由配線が、前記メモリセルアレイ内の単位メモリセルアレイ及びサブワードラインドライバアレイを通るように構成されていることが望ましい。
【００２０】
また、前記メモリセルアレイ経由配線が、前記メモリセルアレイ内のセンスアンプアレイ及び単位メモリセルアレイを通るように構成されていることが望ましい。
【００２１】
また、前記メモリセルアレイ経由配線が、前記メモリセルアレイ内で同じ列に配置された単位メモリセルアレイを通るように構成されていることが望ましい。
【００２２】
また、前記メモリセルアレイ経由配線が、互いに交差せず、互いに異なる単位メモリセルアレイ及びサブワードラインドライバアレイを通るように構成されていることが望ましい。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明の実施の形態について詳しく説明する。
【００２４】
図２は、本発明の実施の形態に係るメモリ装置の構成を示したブロック図である。
【００２５】
図示したように、本発明の実施の形態に係るメモリ装置は、複数のブロック制御部ａ０〜ａＭ及びワードラインドライバ１０１を含んで構成されたロー制御部１００と、メモリセルアレイ２００と、ワードライン２０３と、カラムデコーダ３００と、ローヒューズ４００と、ローアドレスプリデコーダ５００と、カラムヒューズボックスアレイ６００と、メモリセルアレイ経由配線７００とを含んで構成されている。
【００２６】
メモリセルアレイ２００は、それぞれが複数の単位メモリセルアレイ２０１を有する複数のローブロックｂ０〜ローブロックｂＭを含んで構成されている。そして、各単位メモリセルアレイ２０１は、ワードライン２０３及び冗長ワードライン２０３ａを介して、ロー制御部１００のワードラインドライバ１０１に接続されている。
【００２７】
ローアドレスプリデコーダ５００は、ローアドレスバッファ（図示せず）等を介して外部からローアドレス入力信号baxCを受信し、該信号をプリデコーディングしてローアドレス信号bax9B＿bを出力するように構成されている。
【００２８】
ローヒューズ４００は、ローリダンダンシ信号rwbを出力するように構成されている。
【００２９】
ロー制御部１００は、ローアドレスプリデコーダ５００から出力されたローアドレス信号bax9B＿bと、ローヒューズ４００から出力されたローリダンダンシ信号rwbとを受信して、これらをデコーディングして、これらの信号を基に、ワードラインドライバ１０１を介して、メモリセルアレイ２００内の対応するローブロックに、該ローブロックをイネーブルさせるためのローブロックイネーブル信号msb（図３）とローブロック選択信号xmat＿yf（図３）とを出力するように構成されている。
【００３０】
本実施の形態では、ロー制御部１００は、それぞれがローアドレス信号bax9B＿bとローリダンダンシ信号rwbとをデコーディングして、それぞれに対応するローブロックに、ローブロックイネーブル信号msbとローブロック選択信号xmat＿yfとを出力するように構成されたブロック制御部ａ０〜ａＭを含んで構成されている。
【００３１】
複数のワードライン２０３は、このローブロックイネーブル信号msbをローブロックｂ０〜ｂＭのうち、対応するローブロックに伝送するように配置されている。また、メモリセルアレイ経由配線７００は、メモリセルアレイ２００を通って、ロー制御部１００から出力されたローブロック選択信号xmat＿yfを、カラムヒューズボックスアレイ６００に伝送するように配置されている。
【００３２】
カラムデコーダ３００は、カラムアドレスバッファ（図示せず）等を介して外部からカラムアドレス入力信号を受信し、カラムヒューズボックスアレイ６００から出力されたカラムリダンダンシ信号を基に特定のカラムを選択するように構成されている。
【００３３】
カラムヒューズボックスアレイ６００は、内部に複数のヒューズボックス（図示せず）を備えており、カラムアドレスバッファ（図示せず）等を介して外部からカラムアドレス入力信号を受信し、ローブロック選択信号xmat＿yfを基に、リダンダンシ処理を制御するように構成されている。
【００３４】
本実施の形態のように階層型ワードラインを用いたＤＲＡＭの場合、各ローブロックｂ０〜ｂＭは一本のワードライン２０３と、単位メモリセルアレイ２０１のみを制御するサブワードライン２０４とを備えている。このとき、一本のワードライン２０３に接続されたサブワードラインの本数は、ワードライン制御信号ＰＸ（図示せず）の数により決定される。通常、ワードライン制御信号ＰＸは４つ又は８つであるが、ワードラインと４つ又は８つのワードライン制御信号ＰＸのうちの一つが同時に選択されたとき、一つのサブワードラインが選択されるように構成されている。このような構成を、ワードラインとサブワードラインと間の１：４デコーディング構成、又は１：８デコーディング構成という。単位メモリセルアレイの上にブロック情報のための配線を設ける場合、１：８デコーディング構成の方が容易となる。
【００３５】
上記のように、ローアドレス信号bax9B＿bによって選択されたローブロックを示すローブロック選択信号xmat＿yfをメモリセルアレイ２００を通ってカラムヒューズボックスアレイ６００に伝送するメモリセルアレイ経由配線７００を設けることにより、ローブロック選択信号xmat＿yfをカラムヒューズボックスアレイ６００に伝送するために必要であったローブロックデコーダをなくし、ローブロックデコーダが占有していた上記交差領域など、レイアウト上の面積を有効に利用することができる。
【００３６】
図３は、図２に示したブロック制御部ａ０の構成を詳細に示した回路図である。なお、他のブロック制御部ａ１〜ａＭについては、図示したブロック制御部ａ０と同様の構成であるので、説明を省略する。
【００３７】
図３に示したように、ブロック制御部ａ０は、ローアドレス入力信号baxC、リダンダンシ信号rwb、ローアドレス信号bax9B＿b、及びワードライン制御信号xed及びxreをデコーディングするデコーディング手段１０３と、デコーディング手段１０３の出力を遅延させ、ローブロック選択信号xmat＿yfを出力する遅延手段１０２と、デコーディング手段１０３の出力をデコーディングして、ローブロックイネーブル信号msbを発生させるローブロックイネーブル信号発生手段１０４とを含んで構成されている。
【００３８】
なお、ワードライン制御信号xed及びxreは、選択されるワードラインが、ワードライン２０３であるか冗長ワードライン２０４であるかを区別するための信号である。選択されるワードラインが、ワードライン２０３であればワードライン制御信号xedがハイ、ワードライン制御信号xreはローの状態となり、冗長ワードライン２０３ａであればワードライン制御信号xed及びxreがともにハイの状態となる。
【００３９】
図示したように、デコーディング手段１０３は、ワードライン制御信号xreを反転して出力する第１インバータIV1と、ワードライン制御信号xedと、第１インバータIV1により反転されたワードライン制御信号xreと、ローアドレス入力信号baxCとをNAND演算して出力するNANDゲートＮAND１と、NANDゲートＮAND１の出力とローアドレスプリデコーダ５００から出力されたローアドレス信号bax9B＿bとをNOR演算して出力する第１NORゲートNOR1と、ローヒューズ４００から出力されたローリダンダンシ信号rwbを反転して出力する第２インバータIV2と、第２インバータIV2により反転されたローリダンダンシ信号rwbと、第１NORゲートNOR１の出力とをNOR演算して出力する第２NORゲートNOR2とを備えている。また、ローブロックイネーブル信号発生手段１０４は、第２NORゲートNOR2の出力を反転して出力する第３インバータIV3と、第３インバータIV3の出力を反転してブロック選択信号msbを出力する第４インバータIV4とを備えている。そして遅延手段１０２は、奇数、本実施の形態では３つのインバータIV5〜IV7で構成されており、第２NORゲートNOR2の出力信号を反転及び遅延させて、ローブロック選択信号xmat＿yfを出力するように構成されている。
【００４０】
図４は、図２に示したメモリセルアレイ２００内の一部領域２０２におけるレイアウトを概略的に示した概念図である。
【００４１】
図４に示したように、メモリセルアレイ２００は、マトリクス状に配置された複数の単位メモリセルアレイ２０１と、横方向に隣り合う単位メモリセルアレイ２０１の間に配置された複数のサブワードラインドライバアレイと、縦方向に隣り合う単位メモリセルアレイ２０１の間に配置された複数のセンスアンプアレイと、横方向に隣り合うセンスアンプアレイの間に配置された交差領域とで構成されている。
【００４２】
上述のようにブロック制御部ａ０〜ａＭは、メモリセルアレイ２００上に設けられたメモリセルアレイ経由配線７００を介して、ローブロック選択信号xmat＿yfをカラムヒューズボックスアレイ６００に出力する。次に、図２及び図４を用いてこのときの伝送経路となるメモリセルアレイ経由配線７００の構成について説明する。
【００４３】
まず、各ブロック制御部ａ０〜ａＭの各出力端子に接続されたメモリセルアレイ経由配線７００が、それぞれ対応するローブロック内のワードライン２０３と冗長ワードライン２０３ａとの間を通り、単位メモリセルアレイ２０１及びサブワードラインドライバアレイを通って、それぞれ対応する列の単位メモリセルアレイ２０１上まで横方向（紙面右方向）に延び、そこから単位メモリセルアレイ２０１及びセンスアンプアレイを通って、メモリセルアレイ２００の外部に出るまで縦方向（紙面下方向）に延び、さらに、そこから横方向に延びてカラムヒューズボックスアレイ６００に接続されるように構成されている。なお、図２において縦方向（紙面右方向）に延びたメモリセルアレイ経由配線７００と、縦方向（紙面下方向）に延びたメモリセルアレイ経由配線７００とが交差するところは、ジャンパ線などを用いた立体交差になっており、この部分で各配線間の接続はなされていない。
【００４４】
上記のような構成により、各ブロック制御部ａ０〜ａＭの各出力端子から出力された各ローブロック選択信号xmat＿yfを、メモリセルアレイ２００を通ってカラムヒューズボックスアレイ６００に伝送することができる。
【００４５】
図５は、本発明の別の実施の形態に係るメモリ装置の構成を示したブロック図である。
【００４６】
、図５に示した実施の形態では、各ブロック制御部ａ０〜ａＭの各出力端子に接続されたメモリセルアレイ経由配線７００が、センスアンプアレイ及び交差領域を通って、それぞれ対応する列の交差領域上まで横方向に延び、そこからサブワードラインドライバアレイ及び交差領域を通って、メモリセルアレイ２００の外部に出るまで縦方向に延び、さらに、そこから横方向に延びてカラムヒューズボックスアレイ６００に接続されるように構成されている。その他の構成は図２に示した実施の形態と同様である。
【００４７】
本実施の形態によれば、図２に示した実施の形態のようにローブロック内のワードライン２０３と冗長２０３ａワードラインの間にメモリセルアレイ経由配線７００を配置することができない場合でも、各ブロック制御部ａ０〜ａＭの各出力端子から出力された各ローブロック選択信号xmat＿yfを、メモリセルアレイ２００を通ってカラムヒューズボックスアレイ６００に伝送することができる。
【００４８】
図６〜図９は、本発明のさらに別の実施の形態に係るメモリ装置の構成を示したブロック図である。これらは、図５に示した実施の形態のように、メモリセルアレイ経由配線７００の経路のみが図２に示した実施の形態と異なり、その他の構成は図２に示した実施の形態と同様である。このような場合でも、各ブロック制御部ａ０〜ａＭの各出力端子から出力された各ローブロック選択信号xmat＿yfを、メモリセルアレイ２００を通ってカラムヒューズボックスアレイ６００に伝送することができる。
【００４９】
図６に示した実施の形態では、各ブロック制御部ａ０〜ａＭの各出力端子に接続されたメモリセルアレイ経由配線７００が、単位メモリセルアレイ２０１及びサブワードラインドライバアレイを通って、それぞれ対応する列のサブワードラインドライバアレイ上まで横方向に延び、そこからサブワードラインドライバアレイ及び交差領域を通って、メモリセルアレイ２００の外部に出るまで縦方向に延び、さらに、そこから横方向に延びてカラムヒューズボックスアレイ６００に接続されるように構成されている。
【００５０】
また、図７に示した実施の形態では、各ブロック制御部ａ０〜ａＭの各出力端子に接続されたメモリセルアレイ経由配線７００が、センスアンプアレイ及び交差領域を通って、それぞれ対応する列のセンスアンプアレイ上まで横方向に延び、そこからセンスアンプアレイ及び単位メモリセルアレイ２０１を通って、メモリセルアレイ２００の外部に出るまで縦方向に延び、さらに、そこから横方向に延びてカラムヒューズボックスアレイ６００に接続されるように構成されている。
【００５１】
さらに、図８に示した実施の形態では、各ブロック制御部ａ０〜ａＭの各出力端子に接続されたメモリセルアレイ経由配線７００が、センスアンプアレイ及び交差領域を通って、同じ列のセンスアンプアレイ上まで横方向に延び、そこから同じ列に配置されたセンスアンプアレイ及び単位メモリセルアレイ２０１を通って、メモリセルアレイ２００の外部に出るまで縦方向に延び、さらに、そこから横方向に延びてカラムヒューズボックスアレイ６００に接続されるように構成されている。本実施の形態では、Ｍ本の上記配線が同じ列に集中しているが、さらに別の実施の形態では、２列、３列というように複数の列に集中させてもよい。
【００５２】
図９に示した実施の形態では、各ブロック制御部ａ０〜ａＭの各出力端子に接続されたメモリセルアレイ経由配線７００が、単位メモリセルアレイ２０１及びサブワードラインドライバアレイを通って、それぞれ対応する列のサブワードラインドライバアレイ上まで横方向に延び、そこからサブワードラインドライバアレイ及び交差領域を通って、メモリセルアレイ２００の外部に出るまで縦方向に延び、さらに、そこから横方向に延びてカラムヒューズボックスアレイ６００に接続されるように構成されており、図６に示した実施の形態と略同様に構成されている。
【００５３】
しかし、本実施の形態では、各行を通る配線が、該行よりカラムヒューズボックスアレイ６００に近い行を通る配線より、ロー制御部１００に近い列を通るように構成されている。これにより、各配線がメモリセルアレイ２００上で互いに交差するのをさけることができる。このように、メモリセルアレイ経由配線７００が互いに交差せず、互いに異なる単位メモリセルアレイ２０１及びサブワードラインドライバアレイを通るように構成されていることが望ましい。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、ローアドレス信号によって選択されたローブロックを示すローブロック選択信号をカラムヒューズボックスアレイに伝送するために必要であったローブロックデコーダをなくし、ローブロックデコーダが占有していた上記交差領域など、レイアウト上の面積を有効に利用することができることとなる。
【図面の簡単な説明】
【図１】  従来の技術に係るメモリ装置の構成を概略的に示したブロック図である。
【図２】  本発明の実施の形態に係るメモリ装置の構成を示したブロック図である。
【図３】  図２に示したブロック制御部の構成を詳細に示した回路図である。
【図４】  図２に示したメモリセルアレイ内の一部領域におけるレイアウトを概略的に示した概念図である。
【図５】  本発明の別の実施の形態に係るメモリ装置の構成を示したブロック図である。
【図６】  本発明の別の実施の形態に係るメモリ装置の構成を示したブロック図である。
【図７】  本発明の別の実施の形態に係るメモリ装置の構成を示したブロック図である。
【図８】  本発明の別の実施の形態に係るメモリ装置の構成を示したブロック図である。
【図９】  本発明の別の実施の形態に係るメモリ装置の構成を示したブロック図である。
【符号の説明】
１００  ロー制御部
１０１  ワードラインドライバ
１０２  遅延手段
１０３  デコーディング手段
１０４  ローブロックイネーブル信号発生手段
２００  メモリセルアレイ
２０１  単位メモリセルアレイ
２０２  メモリセルアレイ内の一部領域
２０３  ワードライン
２０３ａ  冗長ワードライン
２０４  サブワードライン
３００  カラムデコーダ
４００  ローヒューズ
５００  ローアドレスプリデコーダ
６００  カラムヒューズボックスアレイ
ａ０〜ａＭ  ブロック制御部
ｂ０〜ｂＭ  ローブロック
【図１】
0004247427.tif 000002
【図２】
0004247427.tif 000003
【図３】
0004247427.tif 000004
【図４】
0004247427.tif 000005
【図５】
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【図６】
0004247427.tif 000007
【図７】
0004247427.tif 000008
【図８】
0004247427.tif 000009
【図９】
0004247427.tif 000010