(57)【特許請求の範囲】
【請求項１】
一括して消去動作を行なう単位となる複数のメモリブロックを備え、
各前記メモリブロックは、
外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、
前記複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、前記メモリブロックに対する書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、
前記ロックビットセル列は、
フローティングゲートを有し、しきい値電圧の大きさによって前記ロックビットを保持する、第１の内部ノードと第２の内部ノードとの間に接続される第１の電界効果型トランジスタと、
前記第１の内部ノードから電気的に分離された第３の内部ノードと前記第２の内部ノードとの間に接続される第２の電界効果型トランジスタとを有する、不揮発性半導体記憶装置。
【請求項２】
各前記メモリブロックは、
前記第２の内部ノードに接続されるソース線と、
前記第１の内部ノードに接続され、少なくとも前記ロックビットセル列の一部に対応して設けられる第１のビット線とをさらに含み、
前記ロックビットの読出時に、前記第１の電界効果型トランジスタのゲート電位を活性化させ、かつ、前記第２の電界効果型トランジスタのゲート電位を非活性化させるデコード回路と、
前記第１のビット線から前記ソース線に向けて流れる電流に応じて前記ロックビットを検出するセンスアンプとをさらに備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の通常メモリセルは、各々がフローティングゲートを有する電界効果型トランジスタであり、
各前記メモリブロックは、
前記通常メモリセルの列に対応して設けられる複数の通常ビット線と、
前記通常メモリセルの行に対応して設けられる複数のワード線とをさらに含み、
前記通常メモリセルの列に含まれる複数の通常メモリセルは、前記通常メモリセルの列に対応する前記通常ビット線と前記ソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行の前記ワード線に接続される、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ロックビットセル列は、
前記第２の内部ノードと前記第３の内部ノードとの間に接続される第３の電界効果型トランジスタをさらに有し、
前記メモリブロックは、
前記第３の内部ノードに接続され、前記ロックビットセル列の前記第２、第３の電界効果型トランジスタが配置される部分に対応して設けられる第２のビット線とをさらに含む、請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置は、半導体基板の主表面に形成され、
前記複数のメモリブロックは、それぞれ前記主表面上に形成された複数の第１導電型のウエル内に形成され、
前記第１の電界効果型トランジスタは、前記ウエル内に形成される第２導電型の第１、第２の不純物領域をソースおよびドレインとするＭＯＳトランジスタであり、
前記第２の電界効果型トランジスタは、前記ウエル内に形成される前記第１の不純物領域をソースとし、第２導電型の第３の不純物領域をドレインとするＭＯＳトランジスタである、請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
一括して消去動作を行なう単位となる複数のメモリブロックを備え、
各前記メモリブロックは、
外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、
前記複数の通常メモリセルの行にそれぞれ対応して設けられる複数のワード線と、
前記複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、前記メモリブロックの書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、
前記ロックビットセル列は、
コントロールゲートとフローティングゲートとを各々が有する第１、第２の電界効果型トランジスタを有し、
前記第１の電界効果型トランジスタは、第１の内部ノードと第２の内部ノードとの間に接続され、コントロールゲートが前記複数のワード線のいずれか一つに接続され、しきい値電圧の大きさによって前記ロックビットを保持し、
前記第２の電界効果型トランジスタは、前記第１の電界効果型トランジスタと並列接続され、前記メモリブロックの一括消去時において前記フローティングゲートから電子の引き抜きが生じない電位となる第３の内部ノードにコントロールゲートが接続される、不揮発性半導体記憶装置。
【請求項７】
各前記メモリブロックは、
前記第２の内部ノードに接続されるソース線と、
前記第１の内部ノードに接続され前記ロックビットセル列に対応して設けられる第１のビット線とをさらに含み、
前記ロックビットの読出時に、前記第１の電界効果型トランジスタのコントロールゲートに接続されるワード線を活性化させるデコード回路と、
前記第１のビット線から前記ソース線に向けて流れる電流に応じて前記ロックビットを検出するセンスアンプとをさらに備える、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記内部ノードは、前記複数のワード線のいずれとも電気的に分離されている、請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記複数の通常メモリセルは、各々がコントロールゲートとフローティングゲートとを有する電界効果型トランジスタであり、
各前記メモリブロックは、
前記通常メモリセルの列に対応して設けられる複数の通常ビット線をさらに含み、
前記通常メモリセルの列に含まれる複数の通常メモリセルは、前記通常メモリセルの列に対応する前記通常ビット線と前記ソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行の前記ワード線に接続される、請求項７に記載の不揮発性半導体記憶装置。
【請求項１０】
前記不揮発性半導体記憶装置は、半導体基板の主表面に形成され、
前記複数のメモリブロックは、それぞれ前記主表面上に形成された複数の第１導電型のウエル内に形成され、
前記第１の電界効果型トランジスタは、前記ウエル内に形成される第２導電型の第１、第２の不純物領域をソースおよびドレインとするＭＯＳトランジスタであり、
前記第２の電界効果型トランジスタは、前記ウエル内に形成される前記第１の不純物領域をソースとし、第２導電型の第３の不純物領域をドレインとするＭＯＳトランジスタである、請求項６に記載の不揮発性半導体記憶装置。
【請求項１１】
一括して消去動作を行なう単位となる複数のメモリブロックを備え、
各前記メモリブロックは、
外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、
前記複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、前記メモリブロックの書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、
前記ロックビットセル列は、
フローティングゲートを有し、しきい値電圧の大きさによって前記ロックビットを保持する、第１の内部ノードと第２の内部ノードとの間に接続される第１の電界効果型トランジスタと、
前記第１の電界効果型トランジスタと並列に接続される、フローティングゲートが設けられていない第２の電界効果型トランジスタとを有する、不揮発性半導体記憶装置。
【請求項１２】
前記メモリブロックは、
前記第２の内部ノードに接続されるソース線と、
前記第１の内部ノードに接続されるビット線と、
前記複数のメモリセルの行にそれぞれ対応して設けられる複数のワード線とを含み、
前記第１の電界効果型トランジスタのゲートは、前記複数のワード線のうちの第１のワード線に接続され、
前記第２の電界効果型トランジスタのゲートは、前記複数のワード線のうちの第２のワード線に接続され、
前記ロックビットの読出時に、前記第１のワード線を活性化させ、かつ、前記第２のワード線を非活性化させるワード線デコード回路と、
前記ビット線から前記ソース線に向けて流れる電流に応じて前記ロックビットを検出するセンスアンプとをさらに備える、請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記複数の通常メモリセルは、各々がコントロールゲートとフローティングゲートとを有する電界効果型トランジスタであり、
各前記メモリブロックは、
前記通常メモリセルの列に対応して設けられる複数の通常ビット線をさらに含み、
前記通常メモリセルの列に含まれる複数の通常メモリセルは、前記通常メモリセルの列に対応する前記通常ビット線と前記ソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行の前記ワード線に接続される、請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記不揮発性半導体記憶装置は、半導体基板の主表面に形成され、
前記複数のメモリブロックは、それぞれ前記主表面上に形成された複数の第１導電型のウエル内に形成され、
前記第１の電界効果型トランジスタは、前記ウエル内に形成される第２導電型の第１、第２の不純物領域をソースおよびドレインとするＭＯＳトランジスタであり、
前記第２の電界効果型トランジスタは、前記ウエル内に形成される前記第１の不純物領域をソースとし、第２導電型の第３の不純物領域をドレインとするＭＯＳトランジスタである、請求項１１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的にデータの書込、消去が可能で、かつ電源をオフ状態とした場合も情報を記憶することが可能な不揮発性半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
近年の携帯電話やインターネット等の携帯情報端末を用いたデジタル情報通信網の発達に伴い、不揮発性半導体記憶装置は、たとえばこのような携帯端末において、情報を不揮発的に記憶しておくことが可能な記憶装置として広く用いられている。
【０００３】
このような不揮発性半導体記憶装置の一つに、記憶されたデータを所定のビット数について一括して電気的に消去可能であり、かつ、電気的にデータの書込が可能なフラッシュメモリがある。
【０００４】
図９は、従来の不揮発性半導体記憶装置１００の構成を示す概略ブロック図である。
【０００５】
図９を参照して、不揮発性半導体記憶装置１００は、内部にＲＯＭ（リードオンリメモリ）を備え、このＲＯＭに保持しているプログラムコードと外部から与えられるコマンド信号に基づき書込および消去の制御を行なうＣＰＵ８と、ＣＰＵ８により制御されて、図示しない外部電源電位から書込および消去用の高電圧を発生する書込／消去用高電圧発生回路１０と、メモリセルアレイ１２０とを含む。
【０００６】
メモリセルアレイ１２０は、それぞれが電気的に分離されたＰウェル（ＷＥＬＬ）の内部に形成されるメモリブロック１２０−１〜１２０−ｎを含む。不揮発性半導体記憶装置１００の消去動作は、このメモリブロック１２０−１〜１２０−ｎの各々を単位として行なわれる。
【０００７】
不揮発性半導体記憶装置１００は、さらに、アドレス信号ＡＤＤ、チップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、書込イネーブル信号／ＷＥおよびリセット信号／ＲＰを外部から受ける入力バッファ２と、ライトプロテクト信号／ＷＰを外部から受けるＷＰ用入力バッファ４と、入力バッファ２から与えられる行アドレス信号に応じてメモリブロックおよびワード線の選択動作を行なうＷＬデコーダ／ＷＬドライバ１４と、外部とデータ信号ＤＡＴＡを授受するデータバッファ６と、入力バッファ２によって与えられる列アドレスに応じてビット線を選択し、選択したビット線とデータバッファ６との間のデータ授受を行なうためのＢＬデコーダ／ドライバ１６と、読出動作時にビット線に流れる電流を検出することによりデータの読出を行なうセンスアンプ回路１８とを含む。
【０００８】
メモリブロック１２０−１は、行列状に配置された通常記憶用のメモリトランジスタＭＴと、メモリブロック１２０−１を書込／消去からプロテクトするための情報（以下ロックビットという）を保持するロックビット用メモリトランジスタＭＴＬとを含む。
【０００９】
メモリブロック１２０−１は、さらに、メモリブロック１２０−１が選択されたときに活性化しメインビット線ＭＢＬ０とサブビット線ＳＢＬとを接続する選択ゲートＳＧを含む。
【００１０】
この不揮発性半導体記憶装置１００は、いわゆるＮＯＲ型フラッシュメモリであり、各メモリトランジスタＭＴのソースは共通のソース線ＳＬに接続されている。
【００１１】
不揮発性半導体記憶装置１００は、さらに、書込／消去用高電圧発生回路１０から所定の電位を受けてソース線ＳＬの電位を設定するＳＬドライバ１２を含む。
【００１２】
センスアンプ回路１８は、各ビット線に対応したセンスアンプＳＡ０〜ＳＡｎと、ロックビット用メモリトランジスタＭＴＬが接続されるメインビット線ＭＢＬＬの電流検出を行なうためのセンスアンプＳＡＬとを含む。センスアンプＳＡＬは、ＣＰＵ８に電流検出結果を出力し、ＣＰＵ８は、センスアンプＳＡＬの出力に応じて各メモリブロック１２０−１〜１２０−ｎに書込動作や消去動作を行なうか否かを決定する。
【００１３】
ロックビット用メモリトランジスタＭＴＬは、通常のデータを記憶するメモリトランジスタＭＴと同様の動作によって書換ができる、フローティングゲートを有する不揮発性のメモリトランジスタである。このロックビット用メモリトランジスタＭＴＬの状態によって、データ書換を行なってよいブロックか否かを規定することができ、データの書換命令を実行してもすでに書込まれているデータの書換を行なわないような保護機能を持たせることができる。
【００１４】
以下、メモリセルとロック用セルの動作などをＮＯＲ型のメモリを例として説明する。
【００１５】
図１０は、メモリセルに書込動作を行なう説明をするための概念図である。
図１０を参照して、ワード線ＷＬ０は１０Ｖに設定され、ワード線ＷＬ１〜ＷＬ３は０Ｖに設定される。サブビット線ＳＢＬ１は５Ｖに設定され、サブビット線ＳＢＬ０は、０Ｖに設定される。また、書込を行なうメモリブロックが形成されているウェルは０Ｖに設定され、ソース線ＳＬは０Ｖに設定される。
【００１６】
このような設定にすることにより、ワード線ＷＬ０およびサブビット線ＳＢＬ１に接続されるメモリトランジスタが選択される。選択されたメモリトランジスタのフローティングゲートには電子が注入され、データ“０”を保持することになる。
【００１７】
図１１は、図１０の選択セルへの書込動作を説明するための概略的な断面図である。
【００１８】
図１１を参照して、ワード線ＷＬには正の高電圧である１０Ｖ程度が印加され、かつ、サブビット線ＳＢＬには正電圧である５Ｖ程度を印加し、Ｐウェルおよびソース線ＳＬの電位を０Ｖに設定することにより、フローティングゲートＦにはＰウェルやソースＳから電子が注入される。電子が注入されることにより、選択されたメモリトランジスタのしきい値電圧Ｖｔｈが約６Ｖ以上にまで変化する。この動作が書込動作である。
【００１９】
なお、便宜上ソース線ＳＬに接続されている不純物領域をソースＳと称しており、ソースＳとチャネル領域を挟んで対向している不純物領域をドレインＤと称している。
【００２０】
図１２は、読出動作を説明するための概略的な回路図である。
図１２を参照して、ワード線ＷＬ０は３Ｖに設定され、ワード線ＷＬ１〜ＷＬ３は０Ｖに設定され、ソース線ＳＬは０Ｖに設定される。そして、サブビット線ＳＢＬ１を１Ｖに設定したときに、ワード線ＷＬ０が接続される選択されているメモリトランジスタに電流が流れるかどうかをサブビット線に接続されるセンスアンプによって検出することにより読出を行なう。
【００２１】
選択されたメモリセルが書込状態、すなわちしきい値電圧Ｖｔｈが６Ｖより大きい場合であれば電流は流れず、データ“０”が選択セルに保持されていると認識される。一方選択されたメモリトランジスタのしきい値電圧が低い状態、すなわちしきい値電圧Ｖｔｈが１〜３Ｖ程度の場合であれば、図１２に破線で示した電流経路で電流が流れる。この場合には、メモリトランジスタにはデータ“１”が保持されていると認識される。
【００２２】
図１３は、選択されたメモリトランジスタの読出時の動作を説明するための概略的な断面図である。
【００２３】
図１３を参照して、メモリトランジスタのゲートＧはワード線ＷＬに接続され、３．０Ｖに設定されている。メモリトランジスタのドレインＤおよびソースＳはそれぞれサブビット線ＳＢＬ、ソース線ＳＬに接続されており、ドレインは１．０Ｖに設定され、ソースは０Ｖに設定される。また、メモリトランジスタが形成されているＰウェルの電位は０Ｖに設定される。フローティングゲートＦに電子が注入されており、しきい値電圧Ｖｔｈが６．０Ｖを超える状態であれば、この状態において、ゲート電位が３．０Ｖであっても選択セルのメモリトランジスタは導通せず、ドレインＤからソースＳには電流は流れない。
【００２４】
一方、フローティングゲートＦに電子があまり注入されておらず、しきい値電圧Ｖｔｈが３．０Ｖよりも小さい場合には、ドレインＤからソースＳに向けて電流ｉが流れる。この電流ｉがサブビット線ＳＢＬに接続されているセンスアンプによって検出され、選択されたセルの情報の読出が行なわれることになる。
【００２５】
図１４は、メモリセルの消去動作を説明するための概略的な回路図である。
図１４を参照して、消去動作が行なわれる場合には、消去の対象となるブロックのワード線ＷＬ０〜ＷＬ３は一括して−１０Ｖに設定される。一方、消去対象となるメモリブロックが形成されるウェルの電位は１０Ｖに設定され、ソース線ＳＬも１０Ｖに設定される。また、消去対象となるメモリブロックに接続されているサブビット線ＳＢＬは選択ゲートを非導通状態に設定することによりオープン状態に設定される。
【００２６】
このような設定では、同一ウェル内にあるメモリトランジスタには一括して高電界が印加される。そして、消去対象となっているメモリブロック内のメモリトランジスタのフローティングゲートから電子が引抜かれ、メモリトランジスタのしきい値電圧Ｖｔｈを一括して高い状態から１Ｖ〜３Ｖ程度まで引下げる消去動作が行なわれる。
【００２７】
図１５は、消去動作における各メモリトランジスタに設定される電位を説明するための概略的な断面図である。
【００２８】
図１５を参照して、メモリトランジスタのゲートＧはワード線ＷＬを介して−１０Ｖに設定される。ソースＳはソース線ＳＬを介して１０Ｖに設定される。ドレインＤはサブビット線ＳＢＬがメインビット線ＭＢＬと分離されていることによりオープン状態となっている。また、Ｐウェルは１０Ｖに設定される。
【００２９】
このような電位に設定することにより、フローティングゲートＦからは電子がＰウェルおよびソースＳに引抜かれ、メモリトランジスタのしきい値電圧Ｖｔｈは６Ｖ以上であったものが消去状態すなわちしきい値電圧Ｖｔｈが１〜３Ｖである状態となる。
【００３０】
従来、ロックビット用メモリトランジスタは、データ記憶用のメモリアレイ領域とは別領域に構成する場合や、データ記憶用メモリアレイ領域の内部に構成する場合があった。しかしながら、データ記憶用メモリアレイ領域と別領域にロック用メモリトランジスタを設ける場合には、ウェル等も分離しなければならないため面積が大きくなってしまう等の問題があった。また、ロック用セルとメモリセルのデータ書換動作は全く同じであるにもかかわらず、それぞれの領域が別々であるため、セル特性が変わってしまい、データ書換動作後のメモリセル状態たとえばしきい値電圧Ｖｔｈなどがそれぞれ違った状態となり、読出の際に、ロック用セルまたはメモリセルのいずれかを誤って読出す可能性がある。
【００３１】
したがって、面積的に有利であり、また、読出動作の信頼性も高いと思われる、ロック用セルをメモリアレイ領域内に設ける方法が多く採用されていた。
【００３２】
図１６は、データ記憶用メモリセルと同一ウェル内にロックビット用メモリセルを設けた場合の構造を説明するための断面図である。
【００３３】
図１６に図示した断面は、ロックビット用メモリセルが設けられている列の断面であるが、隣接して設けられている通常のデータを保持するためのメモリセルの列も同様な断面構造を有している。
【００３４】
図１６を参照して、Ｐ基板１３０上にはＮウェル１３２が設けられ、Ｎウェル１３２内部にはＰウェル１３４、１３６、１３８が設けられている。Ｐウェル１３４は、ブロック１のメモリセルが形成されるＰウェルである。Ｐウェル１３８は、ブロック２のメモリセルが形成されるＰウェルである。また、Ｐウェル１３６は、メインビット線ＭＢＬとサブビット線とを選択的に接続するための選択ゲートＳＧ−Ｌ１，ＳＧ−Ｌ２が形成されるＰウェルである。
【００３５】
Ｐウェル１３４の主表面には、ロックビットとして使用されるメモリトランジスタＭＴＬ１と、メモリトランジスタＭＴＬ１と同一列に配置されているダミー用メモリトランジスタＭＤとが設けられている。メモリトランジスタＭＴＬ１とダミー用メモリトランジスタＭＤとはソースＳとなるＮ型の不純物領域を共有しており、このＮ型の不純物領域はソース線ＳＬに接続されている。
【００３６】
また、メモリトランジスタＭＴＬ１のドレインＤ１およびダミー用メモリトランジスタＭＤのドレインＤ２は共通のサブビット線ＳＢＬＬ１に接続されており、サブビット線ＳＢＬＬ１は、選択ゲートＳＧ−Ｌ１が導通状態となったときにメインビット線ＭＢＬに結合される。
【００３７】
したがって、メモリブロック１の消去コマンドやデータ書込コマンドが入力された場合には、メモリトランジスタＭＴＬ１の保持データが読出されるように、まず選択ゲートＳＧ−Ｌ１のゲートが活性化され、かつ、メモリトランジスタＭＴＬのゲート電位が活性化される。そして、メインビット線ＭＢＬに接続されているセンスアンプによりロックビットの状態が検出されてＣＰＵに伝えられ、実際にそのロックビットに対応するメモリブロックに消去や書込を行なうか否かが決定される。
【００３８】
【発明が解決しようとする課題】
図１６に示したような構成をとった場合には、ロック用セルと同一ビット線上には、ダミーセルが設けられている。
【００３９】
ロック用セルは、通常のデータ保持用のメモリセルと等しいサイズで形成することが面積的に有利である。なぜなら、通常のデータ保持用のメモリセルは、メモリアレイの面積を小さく抑えるため、許される限り小さなサイズで設計されているからである。
【００４０】
すなわち、ロックビット用セルを設けるために、メモリブロックには、余分に列が一列設けられる。この列には、ロックビットとして使用するメモリセル以外にも多数のダミー用メモリセルが設けられている。ダミー用メモリセルは、情報を記憶するために使用することもできるが、通常のデータを記憶させようとすると、アドレスの制御等が複雑になるため、使用できないダミーセルとして放置されている。
【００４１】
また、ロックビット用セル以外にはメモリセルを形成しないようにすることもできるが、このようにすると、ロックビットセルが設けられる列においてパターンの均一性が損なわれる。先に説明したように、メモリセル部分は許される限り小さなサイズのトランジスタを使用しているため、パターンの均一性が崩れると、製造工程のエッチングなどのばらつきの原因となるため好ましくない。したがって、ロックビットが設けられている列には特にデータの記憶には使用されないダミーセルが設けられるのである。
【００４２】
しかしながら、ダミー用セルが過消去状態になった場合に、ロック用セルの情報を読出す際に正常に読出せなくなる問題が生ずる。
【００４３】
図１７は、過消去状態を説明するための図である。
図１７を参照して、メモリブロックは一括して内部のメモリトランジスタの消去が行なわれるため、内部のメモリトランジスタのしきい値電圧がすべて３．０Ｖ以下になるまで電圧の印加が繰返される。しかしながら、消去前の各メモリトランジスタのしきい値電圧は、以前に書込まれたデータによって各々異なっている。また、各メモリトランジスタによってしきい値電圧のシフトが起こりやすいものと起こりにくいものがある。
【００４４】
このような要因により、消去終了後のしきい値電圧の分布には１ブロック内においても多少のばらつきが生ずる。このようなばらつきが生じた場合において、しきい値電圧Ｖｔｈが０Ｖ以下になるようなセルを過消去状態のセルと呼ぶ。
【００４５】
図１７では、過消去状態にあるメモリトランジスタが斜線部に示されている。過消去状態では、メモリトランジスタは、ゲート電圧が０Ｖであってもドレイン電流が流れてしまうというデプレッション型トランジスタとなってしまう場合がある。
【００４６】
図１８は、消去状態において種々のしきい値電圧を有するメモリトランジスタのゲート電圧とドレイン電流の特性を表わした図である。
【００４７】
図１８を参照して、しきい値電圧が１Ｖおよび３．０Ｖの場合、ゲート電圧Ｖｇが０Ｖのときには、ドレイン電流は判定値よりも小さい。しかし、しきい値電圧が０Ｖの場合には、ゲート電圧Ｖｇが０Ｖの場合にも、メモリトランジスタに所定の判定値に等しい電流が流れてしまう。さらに、しきい値電圧が−１．０Ｖのメモリトランジスタでは、ゲート電圧をかなり負電位に設定しないとドレイン電流が流れてしまう状態が起こっている。
【００４８】
図１９は、ロックビットの誤読出を説明するための回路図である。
図１９を参照して、ダミーセルＭＤ−１が過消去状態になっている場合を考える。ロックビット情報を保持しているメモリトランジスタＭＴＬを読出そうとした場合には、ワード線ＷＬ０が活性化され、ワード線ＷＬ１〜ＷＬ３が非活性化され、ソース線とメインビット線との間に電位差が与えられる。
【００４９】
このとき、メインビット線ＭＢＬＬからサブビット線ＳＢＬＬを介してソース線ＳＬに流れる電流ｉを検出するのだが、このような過消去状態のメモリトランジスタが存在すると、非活性化されているはずのダミーセルＭＤ−１は、ゲート電位が０Ｖであっても電流が流れてしまうため、実際にはメモリトランジスタＭＴＬに電流が流れていない場合にも、電流ｉが検出されてしまう。
【００５０】
すると、メモリトランジスタＭＴＬは、常に消去状態すなわちデータ“１”を保持している状態と認識されてしまい、この情報に応じてメモリブロック１２０−１の消去や書込の許可がなされることになる。
【００５１】
また、このような誤動作を避けるため、ダミーセルの過消去状態を検出し、しきい値電圧Ｖｔｈを正常な範囲に収めるための動作を行なう場合には、たとえば、ビットごとの書き戻し等を行なわねばならず、オペレーション時間の増大に繋がるという問題があった。
【００５２】
この発明の目的は、ダミーセルによるロックビット用メモリセルの誤動作を防止し、信頼性面およびオペレーション時間の面で有利な不揮発性半導体記憶装置を提供することである。
【００５３】
【課題を解決するための手段】
請求項１に記載の不揮発性半導体記憶装置は、一括して消去動作を行なう単位となる複数のメモリブロックを備え、各メモリブロックは、外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、メモリブロックに対する書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、ロックビットセル列は、フローティングゲートを有し、しきい値電圧の大きさによってロックビットを保持する、第１の内部ノードと第２の内部ノードとの間に接続される第１の電界効果型トランジスタと、第１の内部ノードから電気的に分離された第３の内部ノードと第２の内部ノードとの間に接続される第２の電界効果型トランジスタとを有する。
【００５４】
請求項２に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の構成に加えて、各メモリブロックは、第２の内部ノードに接続されるソース線と、第１の内部ノードに接続され、少なくともロックビットセル列の一部に対応して設けられる第１のビット線とをさらに含み、ロックビットの読出時に、第１の電界効果型トランジスタのゲート電位を活性化させ、かつ、第２の電界効果型トランジスタのゲート電位を非活性化させるデコード回路と、第１のビット線からソース線に向けて流れる電流に応じてロックビットを検出するセンスアンプとをさらに備える。
【００５５】
請求項３に記載の不揮発性半導体記憶装置は、請求項２に記載の不揮発性半導体記憶装置の構成に加えて、複数の通常メモリセルは、各々がフローティングゲートを有する電界効果型トランジスタであり、各メモリブロックは、通常メモリセルの列に対応して設けられる複数の通常ビット線と、通常メモリセルの行に対応して設けられる複数のワード線とをさらに含み、通常メモリセルの列に含まれる複数の通常メモリセルは、通常メモリセルの列に対応する通常ビット線とソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行のワード線に接続される。
【００５６】
請求項４に記載の不揮発性半導体記憶装置は、請求項２に記載の不揮発性半導体記憶装置の構成に加えて、ロックビットセル列は、第２の内部ノードと第３の内部ノードとの間に接続される第３の電界効果型トランジスタをさらに有し、メモリブロックは、第３の内部ノードに接続され、ロックビットセル列の第２、第３の電界効果型トランジスタが配置される部分に対応して設けられる第２のビット線とをさらに含む。
【００５７】
請求項５に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の構成において、不揮発性半導体記憶装置は、半導体基板の主表面に形成され、複数のメモリブロックは、それぞれ主表面上に形成された複数の第１導電型のウエル内に形成され、第１の電界効果型トランジスタは、ウエル内に形成される第２導電型の第１、第２の不純物領域をソースおよびドレインとするＭＯＳトランジスタであり、第２の電界効果型トランジスタは、ウエル内に形成される第１の不純物領域をソースとし、第２導電型の第３の不純物領域をドレインとするＭＯＳトランジスタである。
【００５８】
請求項６に記載の不揮発性半導体記憶装置は、一括して消去動作を行なう単位となる複数のメモリブロックを備え、各メモリブロックは、外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、複数の通常メモリセルの行にそれぞれ対応して設けられる複数のワード線と、複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、メモリブロックの書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、ロックビットセル列は、コントロールゲートとフローティングゲートとを各々が有する第１、第２の電界効果型トランジスタを有し、第１の電界効果型トランジスタは、第１の内部ノードと第２の内部ノードとの間に接続され、コントロールゲートが複数のワード線のいずれか一つに接続され、しきい値電圧の大きさによってロックビットを保持し、第２の電界効果型トランジスタは、第１の電界効果型トランジスタと並列接続され、メモリブロックの一括消去時においてフローティングゲートから電子の引き抜きが生じない電位となる第３の内部ノードにコントロールゲートが接続される。
【００５９】
請求項７に記載の不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置の構成に加えて、各メモリブロックは、第２の内部ノードに接続されるソース線と、第１の内部ノードに接続されロックビットセル列に対応して設けられる第１のビット線とをさらに含み、ロックビットの読出時に、第１の電界効果型トランジスタのコントロールゲートに接続されるワード線を活性化させるデコード回路と、第１のビット線からソース線に向けて流れる電流に応じてロックビットを検出するセンスアンプとをさらに備える。
【００６０】
請求項８に記載の不揮発性半導体記憶装置は、請求項７に記載の不揮発性半導体記憶装置の構成において、内部ノードは、複数のワード線のいずれとも電気的に分離されている。
【００６１】
請求項９に記載の不揮発性半導体記憶装置は、請求項７に記載の不揮発性半導体記憶装置の構成に加えて、複数の通常メモリセルは、各々がコントロールゲートとフローティングゲートとを有する電界効果型トランジスタであり、各メモリブロックは、通常メモリセルの列に対応して設けられる複数の通常ビット線をさらに含み、通常メモリセルの列に含まれる複数の通常メモリセルは、通常メモリセルの列に対応する通常ビット線とソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行のワード線に接続される。
【００６２】
請求項１０に記載の不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置の構成において、不揮発性半導体記憶装置は、半導体基板の主表面に形成され、複数のメモリブロックは、それぞれ主表面上に形成された複数の第１導電型のウエル内に形成され、第１の電界効果型トランジスタは、ウエル内に形成される第２導電型の第１、第２の不純物領域をソースおよびドレインとするＭＯＳトランジスタであり、第２の電界効果型トランジスタは、ウエル内に形成される第１の不純物領域をソースとし、第２導電型の第３の不純物領域をドレインとするＭＯＳトランジスタである。
【００６３】
請求項１１に記載の不揮発性半導体記憶装置は、一括して消去動作を行なう単位となる複数のメモリブロックを備え、各メモリブロックは、外部から与えられる通常データを保持する、行列状に配置された複数の通常メモリセルと、複数の通常メモリセルの列の少なくともいずれかひとつに隣接して設けられ、メモリブロックの書込および消去の許可情報であるロックビットを保持するロックビットセル列を含み、ロックビットセル列は、フローティングゲートを有し、しきい値電圧の大きさによってロックビットを保持する、第１の内部ノードと第２の内部ノードとの間に接続される第１の電界効果型トランジスタと、第１の電界効果型トランジスタと並列に接続される、フローティングゲートが設けられていない第２の電界効果型トランジスタとを有する。
【００６４】
請求項１２に記載の不揮発性半導体記憶装置は、請求項１１に記載の不揮発性半導体記憶装置の構成に加えて、メモリブロックは、第２の内部ノードに接続されるソース線と、第１の内部ノードに接続されるビット線と、複数のメモリセルの行にそれぞれ対応して設けられる複数のワード線とを含み、第１の電界効果型トランジスタのゲートは、複数のワード線のうちの第１のワード線に接続され、第２の電界効果型トランジスタのゲートは、複数のワード線のうちの第２のワード線に接続され、ロックビットの読出時に、第１のワード線を活性化させ、かつ、第２のワード線を非活性化させるワード線デコード回路と、ビット線からソース線に向けて流れる電流に応じてロックビットを検出するセンスアンプとをさらに備える。
【００６５】
請求項１３に記載の不揮発性半導体記憶装置は、請求項１２に記載の不揮発性半導体記憶装置の構成に加えて、複数の通常メモリセルは、各々がコントロールゲートとフローティングゲートとを有する電界効果型トランジスタであり、各メモリブロックは、通常メモリセルの列に対応して設けられる複数の通常ビット線をさらに含み、通常メモリセルの列に含まれる複数の通常メモリセルは、通常メモリセルの列に対応する通常ビット線とソース線との間に並列に接続され、コントロールゲートがそれぞれ対応する行のワード線に接続される。
【００６６】
請求項１４に記載の不揮発性半導体記憶装置は、請求項１１に記載の不揮発性半導体記憶装置の構成において、不揮発性半導体記憶装置は、半導体基板の主表面に形成され、複数のメモリブロックは、それぞれ主表面上に形成された複数の第１導電型のウエル内に形成され、第１の電界効果型トランジスタは、ウエル内に形成される第２導電型の第１、第２の不純物領域をソースおよびドレインとするＭＯＳトランジスタであり、第２の電界効果型トランジスタは、ウエル内に形成される第１の不純物領域をソースとし、第２導電型の第３の不純物領域をドレインとするＭＯＳトランジスタである。
【００６７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００６８】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性半導体記憶装置１の構成を説明するための概略ブロック図である。
【００６９】
図１を参照して、不揮発性半導体記憶装置１は、内部にＲＯＭ（リードオンリメモリ）を備え、このＲＯＭに保持しているプログラムコードと外部から与えられるコマンド信号に基づき書込および消去の制御を行なうＣＰＵ８と、ＣＰＵ８により制御されて、図示しない外部電源電位から書込および消去用の高電圧を発生する書込／消去用高電圧発生回路１０と、それぞれが電気的に分離されたＰウェル（ＷＥＬＬ）の内部に形成されるメモリブロック２０−１〜２０−ｎとを含む。メモリブロック２０−１〜２０−ｎは、一般には１つまたは２つ程度のメモリアレイとして集合的に配置される。不揮発性半導体記憶装置１の消去動作は、このメモリブロック２０−１〜２０−ｎの各々を単位として行なわれる。
【００７０】
不揮発性半導体記憶装置１は、さらに、アドレス信号ＡＤＤ、チップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、書込イネーブル信号／ＷＥおよびリセット信号／ＲＰを外部から受ける入力バッファ２と、ライトプロテクト信号／ＷＰを外部から受けるＷＰ用入力バッファ４と、入力バッファ２から与えられる行アドレス信号に応じてメモリブロックおよびワード線の選択動作を行なうＷＬデコーダ／ＷＬドライバ１４と、外部とデータ信号ＤＡＴＡを授受するデータバッファ６と、入力バッファ２によって与えられる列アドレスに応じてビット線を選択し、選択したビット線とデータバッファ６との間のデータ授受を行なうためのＢＬデコーダ／ドライバ１６と、読出動作時にビット線に流れる電流を検出することによりデータの読出を行なうセンスアンプ回路１８とを含む。
【００７１】
この不揮発性半導体記憶装置１は、いわゆるＮＯＲ型フラッシュメモリであり、各メモリメモリブロックに含まれるメモリトランジスタのソースは共通のソース線ＳＬに接続されている。不揮発性半導体記憶装置１は、さらに、書込／消去用高電圧発生回路１０から所定の電位を受けてソース線ＳＬの電位を設定するＳＬドライバ１２を含む。
【００７２】
センスアンプ回路１８は、各ビット線に対応したセンスアンプＳＡ０〜ＳＡｎと、ロックビット用メモリトランジスタＭＴＬが接続されるメインビット線ＭＢＬＬの電流検出を行なうためのセンスアンプＳＡＬとを含む。センスアンプＳＡＬは、ＣＰＵ８に電流検出結果を出力し、ＣＰＵ８は、センスアンプＳＡＬの出力に応じて各メモリブロック２０−１〜２０−ｎに書込動作や消去動作を行なうか否かを決定する。
【００７３】
次に、不揮発性半導体記憶装置１の典型的な動作について説明する。アドレス信号ＡＤＤにより動作対象とするアドレスが入力される。データ信号ＤＡＴＡが入力される端子からは、まず、コマンドを表わす信号が入力される。たとえば、２０ＨやＤ０Ｈ等の８ビットの信号を入力することで、不揮発性半導体記憶装置は、書込や消去などの動作を開始する。コマンドは、複数回入力される信号の組み合わせにより指定される場合もある。
【００７４】
ＣＰＵ８は、入力されたデータがどのコマンドに対応するかを判断し、コマンドに応じた動作を実行するための制御を行なう。
【００７５】
書込または消去コマンドが入力された場合には、ＣＰＵ８は、ライトプロテクト信号／ＷＰの状態とアドレス信号により指定されたメモリブロックのロックビットの状態とを確認する。ロックビットは、各メモリブロック内に通常のデータ保持用のメモリセルとは別に用意されたロックビット保持用のメモリセルに保持されている。たとえば、ロックビットが“０”の場合は、メモリブロックに対する書込消去禁止を表わし、“１”の場合は、書込消去許可を表わす。
【００７６】
ＣＰＵ８は、アドレス信号を受けると、どのメモリブロックが指定されているかを判断し、まず、ロックビットを保持しているメモリセルを読出すように、対応するワード線やセンスアンプ等を活性化する。その結果、ライトプロテクト信号／ＷＰが活性化状態で、かつ、ロックビットが書込消去禁止状態であったときには、ＣＰＵ８は、入力された書込または消去コマンドを無効と判断し、書込や消去動作は行なわない。
【００７７】
一方、ライトプロテクト信号／ＷＰが非活性化状態である場合や、または、ロックビットが書込消去許可状態であるときには、ＣＰＵ８は、アドレス信号により指定されたアドレスに対して書込や消去を実行するための制御を行なう。
【００７８】
ロックビットの書込は、たとえば、書込みを行ないたいメモリブロックをアドレス信号により選択し、ライトプロテクト信号／ＷＰを非活性化状態にし、コマンドを指定するデータ信号として「ロックビット選択コマンド」を入力した後、「書込コマンド」を入力することによって行なわれる。すると、ＣＰＵ８が、ロックビットを保持しているメモリセルへの書込動作を開始する。
【００７９】
一方、ロックビットの消去、つまり、指定メモリブロックを書込み許可状態にすることは、指定メモリブロックに含まれるメモリセルのデータを一括して消去することにより行なわれる。つまり、ロックビットを保持しているメモリセルのデータのみを“０”から“１”に書換えること、すなわち、消去することはできない。ロックビット保持用のメモリセルは、メモリブロックにおいて他のメモリセルの列に隣接する列に設けられており、他のメモリセルと同じウエル内に設けられている。ロックビットを保持しているメモリセルは、他のメモリセルと同様に、その消去動作はメモリブロック単位で一括して行なわれる。
【００８０】
したがって、ロックビットの消去は、より具体的には、消去を行ないたいメモリブロックをアドレス信号により選択し、ライトプロテクト信号／ＷＰを非活性化状態にし、「消去コマンド」を入力することにより行なわれる。すると、ＣＰＵ８が、ロックビットを含むメモリブロック全体のメモリセルの消去動作を行なう。なお、ライトプロテクト信号／ＷＰが活性化状態であるときには、メモリセルの消去動作は行なわれない。
【００８１】
図２は、図１に示したメモリブロック２０−１の構成を示した回路図である。図２を参照して、メモリブロック２０−１は、外部から与えられたアドレスに従ってデータを保持する通常メモリセル群ＮＣと、ロックビット情報を保持するためのロックビット列ＬＣと、各メモリセル列をメインビット線ＭＢ０〜ＭＢＬＬに接続するための選択ゲートＳＧ−０〜ＳＧ−Ｌとを含む。
【００８２】
通常メモリセル群ＮＣは、ｍ行ｎ列に行列状に配置されたメモリトランジスタＭＴ−００〜ＭＴ−ｍｎを含む（ｍ、ｎは自然数）。図２では、これらのメモリトランジスタのうち一部が代表的に示されている。メモリトランジスタＭＴ−００〜ＭＴ−３０に対応してサブビット線ＳＢＬ０が設けられ、サブビット線ＳＢＬ０は選択ゲートＳＧ−０を介してメインビット線ＭＢＬ０に接続される。
【００８３】
メモリトランジスタＭＴ−０１〜ＭＴ−３１に対応してサブビット線ＳＢＬ１が設けられ、サブビット線ＳＢＬ１は選択ゲートＳＧ−１によってメインビット線ＭＢＬ１に接続される。
【００８４】
ロックビット列ＬＣは、ロックビットを保持するためのメモリトランジスタＭＴＬと、メモリトランジスタＭＴＬと同一行に形成されるダミー用セル群ＭＤを含む。ダミー用セル群ＭＤは、ダミー用セルＭＤ−１〜ＭＤ−３を含む。
【００８５】
ワード線ＷＬ０は、メモリトランジスタＭＴ−００，ＭＴ−０１およびロックビット保持用のメモリトランジスタＭＴＬのコントロールゲートに共通に接続されている。ワード線ＷＬ１は、メモリトランジスタＭＴ−１０，ＭＴ−１１およびダミーセルＭＤ−１のコントロールゲートに共通に接続されている。ワード線ＷＬ２は、メモリトランジスタＭＴ−２０，ＭＴ−２１，ダミー用セルＭＤ−２のコントロールゲートに共通に接続されている。ワード線ＷＬ３は、メモリトランジスタＭＴ−３０，ＭＴ−３１およびダミー用セルＭＤ−３のコントロールゲートに共通に接続されている。
【００８６】
また、ブロック内のメモリトランジスタのソースは共通にソース線ＳＬに接続されている。ロックビット保持用のメモリトランジスタＭＴＬのドレインはサブビット線ＳＢＬＬ−０に接続されており、サブビット線ＳＢＬＬ−０は選択ゲートＳＧ−Ｌを介してメインビット線ＭＢＬＬに接続される。
【００８７】
一方、ダミーセルＭＤ−１〜ダミーセルＭＤ−１〜ＭＤ−３のドレインは、サブビット線ＳＢＬＬ−０と電気的に分離されたサブビット線ＳＢＬＬ−１に接続されている。
【００８８】
このような構成とすることにより、ダミーセルＭＤ−１〜ＭＤ−３が過消去状態になったとしても、メモリトランジスタＭＴＬが導通したときに電流が流れるパスにはこれらのダミーセルは並列的には接続されていないため、誤動作が起こる心配がない。
【００８９】
図３は、実施の形態１においてロックビットを保持するメモリトランジスタＭＴＬが設けられる列の断面を示した図である。
【００９０】
図３を参照して、Ｐ基板４０上にはＮウェル４２が設けられ、Ｎウェル内部にはＰウェル４４，４６が設けられる。Ｐウェル４６には選択ゲート用のトランジスタＳＧ−Ｌが設けられており、Ｐウェル４４の主表面上にはロックビットを保持するメモリトランジスタＭＴＬおよびダミー用セルＭＤ−１〜ＭＤ−ｎが設けられている。
【００９１】
ソース線ＳＬに接続される不純物領域を便宜的にメモリトランジスタのソースと称し、チャネル領域を挟んで対向する不純物領域をドレインと称すると、メモリトランジスタＭＴＬのソースＳはＮ型の不純物領域であり、ダミー用セルＭＤ−１のソースと共通になっている。メモリトランジスタＭＴＬのドレインＤ１はＮ型の不純物領域であり、ノードＮ１においてサブビット線ＳＢＬＬ−０に接続されている。ダミー用セルＭＤ−１のドレインＤ２はＮ型の不純物領域であり、他のダミーセルのドレインと共通にサブビット線ＳＢＬＬ−１に接続されている。
【００９２】
サブビット線ＳＢＬＬ−０とサブビット線ＳＢＬＬ−１とは電気的にそれぞれ分離されたノードＮ１，Ｎ２であるため、ダミーセルが過消去によって常に導通状態になったとしても、メモリトランジスタＭＴＬの読出には影響を与えない。したがって、従来よりもロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利である。
【００９３】
［実施の形態１の変形例］
図４は、実施の形態１の変形例を示した図である。
【００９４】
図４を参照して、実施の形態１の変形例１において用いられるメモリブロック２０−１ａでは、サブビット線ＳＢＬＬを切断することに代えて、ダミーセルＭＤ−１およびＭＤ−２に共有されているドレイン領域のコンタクトホールを除去し、サブビット線ＳＢＬＬと分離させており、また、ダミーセルＭＤ−３のドレインも、コンタクトホールを除去することによりサブビット線ＳＢＬＬと分離されている。以上の点が図２に示したメモリブロック２０−１と異なっている。他の構成はメモリブロック２０−１と同様であり説明は繰返さない。
【００９５】
このような構成とすることによって、実施の形態１の場合と同様にダミーセルＭＤ−１〜ＭＤ−３が過消去状態となってもロックビットを保持しているメモリトランジスタＭＴＬの読出に影響を与えないようにすることができる。
【００９６】
［実施の形態２］
図５は、実施の形態２において用いられるメモリブロック６０−１の構成を示した回路図である。
【００９７】
図５を参照して、メモリブロック６０−１の構成においては、メモリトランジスタＭＴＬおよびダミーセルＭＤ−１〜ＭＤ−３のドレインは、共通して設けられるサブビット線ＳＢＬＬに接続されており、ダミーセルＭＤ−１〜ＭＤ−３のコントロールゲートは、ワード線ＷＬ１〜ＷＬ３とそれぞれ電気的に分離されている点が図２に示したメモリブロック２０−１と異なる。他の構成はメモリブロック２０−１と同様であり、説明は繰返さない。
【００９８】
図６は、図５に示したメモリブロック６０−１のロックビット保持用のメモリトランジスタＭＴＬが含まれる列の断面を示した断面図である。
【００９９】
図６を参照して、実施の形態２の場合における断面図は、ダミーセルＭＤ−１のドレインＤ２とメモリトランジスタＭＴＬのドレインとが共通のサブビット線ＳＢＬＬに接続される点が図３に示した断面図と異なる。また、ダミーセルＭＤ−１のゲートＧ１、ダミーセルＭＤ−（ｎ−１）のゲートＧｎ−１、ダミーセルＭＤ−ｎのゲートＧｎは、隣接して設けられている通常データ記憶用のメモリセルのゲートとは切離されており、したがって、ワード線の電位が変化してもゲートＧ１〜Ｇｎの電位は変化せず、ブロック１の一括消去が行なわれる場合にダミーセルＭＤ−１〜ＭＤ−ｎのゲートとウェル間には高電圧がかかることがない。したがって、ダミーセルＭＤ−１のしきい値電圧に過消去状態に相当するほどの変化が生ずることはなく、ロックビットの読出時の誤動作を防ぐことができる。
【０１００】
好ましくは、ゲートＧ１〜Ｇｎの電位はソース線ＳＬと同電位にしておくことが望ましい。
【０１０１】
以上説明したように、実施の形態２に示した構成にすれば、メモリブロックの一括消去時にダミーセル用トランジスタのゲートにはフローティングゲートから電子の引き抜きが起こらない電位になっているので、ダミーセルが過消去状態になることがない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【０１０２】
［実施の形態３］
図７は、実施の形態３において用いられるメモリブロック７０−１の構成を示した回路図である。
【０１０３】
図７を参照して、メモリブロック７０−１は、図２に示したメモリブロック２０−１の構成において、ダミーセルＭＤ−１〜ＭＤ−３に代えてダミーセルＭＤ−１ａ〜ＭＤ−３ａを備える点が異なっている。サブビット線ＳＢＬＬ−０、ＳＢＬＬ−１は接続されており、共通のサブビット線ＳＢＬＬとなっており、メモリトランジスタＭＴＬのドレインおよびダミーセルＭＤ−１ａ〜ＭＤ−３ａのドレインはサブビット線ＳＢＬＬに接続されている。
【０１０４】
他の構成は、図２に示したメモリブロック２０−１と同様であるので説明は繰返さない。
【０１０５】
ダミーセルＭＤ−１ａ〜ＭＤ−３ａは、フローティングゲートを有するメモリトランジスタではなく、フローティングゲートが設けられていないＭＯＳトランジスタである。
【０１０６】
図８は、図７に示したメモリブロック７０−１のメモリトランジスタＭＴＬが含まれる列の断面を示した断面図である。
【０１０７】
図８を参照して、ダミーセルＭＤ−１ａのドレインＤ２とメモリトランジスタＭＴＬのドレインＤ１とは共通なサブビット線ＳＢＬＬに接続されているが、ダミーセルＭＤ−１ａ〜ＭＤ−ｎａは、フローティングゲートが設けられていないＭＯＳトランジスタである。
【０１０８】
このような構成にすれば、ブロックの一括消去時にゲートとウェルおよびソースとの間に電界がかかっても、ダミーセルＭＤ−１ａ〜ＭＤ−ｎａのしきい値電圧Ｖｔｈはシフトしない。したがって、メモリトランジスタＭＴＬのゲート電位が活性化し、その他のダミーセルのゲート電位が非活性化されているときには、ダミーセルの状態は非導通状態になり、ロックビットの誤読出がおこることはない。
【０１０９】
以上説明したように、実施の形態３で示した構成とすれば、ロックビットセル列に形成されるダミーセルとして、フローティングゲートを設けていない電界効果型トランジスタを含んでいるので、メモリブロックの一括消去時においてダミーセルにはしきい値電圧の変動が生じないので、過消去状態になることもない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【０１１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
請求項１〜３に記載の不揮発性半導体記憶装置は、ロックビット保持用のメモリトランジスタのドレインとダミーセル用トランジスタのドレインとを電気的に分離しているので、ダミーセルが過消去によって常に導通状態になったとしても、メモリトランジスタＭＴＬの読出には影響を与えない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【０１１２】
請求項４に記載の不揮発性半導体記憶装置は、請求項２に記載の不揮発性半導体記憶装置の奏する効果に加えて、ロックビットセル列のビット線を一部切断することでロックビット保持用のメモリトランジスタのドレインとダミーセル用トランジスタのドレインとを電気的に分離することができる。
【０１１３】
請求項５に記載の不揮発性半導体記憶装置は、同一ウエル内に形成されたロックビット保持用のメモリトランジスタのドレインとダミーセル用トランジスタのドレインとを電気的に分離することができる。
【０１１４】
請求項６〜９に記載の不揮発性半導体記憶装置は、メモリブロックの一括消去時にダミーセル用トランジスタのゲートにはフローティングゲートから電子の引き抜きが起こらない電位になっているので、ダミーセルが過消去状態になることがない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【０１１５】
請求項１０に記載の不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置の奏する効果に加えて、同一ウエル内にロックビット保持用のメモリトランジスタとダミーセル用トランジスタが形成された場合において、ダミーセルの過消去を防止することができる。
【０１１６】
請求項１１〜１３に記載の不揮発性半導体記憶装置は、ロックビットセル列に形成されるダミーセルとして、フローティングゲートを設けていない電界効果型トランジスタを含んでいるので、メモリブロックの一括消去時においてダミーセルにはしきい値電圧の変動が生じないので、過消去状態になることもない。したがって、ロックビットの読出の信頼性が増し、かつオペレーション時間的にも有利な不揮発性半導体記憶装置を提供することができる。
【０１１７】
請求項１４に記載の不揮発性半導体記憶装置は、請求項１１に記載の不揮発性半導体記憶装置の奏する効果に加えて、同一ウエル内にロックビット保持用のメモリトランジスタとダミーセル用トランジスタが形成された場合において、ダミーセルの過消去を防止することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の不揮発性半導体記憶装置１の構成を説明するための概略ブロック図である。
【図２】  図１に示したメモリブロック２０−１の構成を示した回路図である。
【図３】  実施の形態１においてロックビットを保持するメモリトランジスタＭＴＬが設けられる列の断面を示した図である。
【図４】  実施の形態１の変形例を示した図である。
【図５】  実施の形態２において用いられるメモリブロック６０−１の構成を示した回路図である。
【図６】  図５に示したメモリブロック６０−１のロックビット保持用のメモリトランジスタＭＴＬが含まれる列の断面を示した断面図である。
【図７】  実施の形態３において用いられるメモリブロック７０−１の構成を示した回路図である。
【図８】  図７に示したメモリブロック７０−１のメモリトランジスタＭＴＬが含まれる列の断面を示した断面図である。
【図９】  従来の不揮発性半導体記憶装置１００の構成を示す概略ブロック図である。
【図１０】  メモリセルに書込動作を行なう説明をするための概念図である。
【図１１】  図１０の選択セルへの書込動作を説明するための概略的な断面図である。
【図１２】  読出動作を説明するための概略的な回路図である。
【図１３】  選択されたメモリトランジスタの読出時の動作を説明するための概略的な断面図である。
【図１４】  メモリセルの消去動作を説明するための概略的な回路図である。
【図１５】  消去動作における各メモリトランジスタに設定される電位を説明するための概略的な断面図である。
【図１６】  データ記憶用メモリセルと同一ウェル内にロックビット用メモリセルを設けた場合の構造を説明するための断面図である。
【図１７】  過消去状態を説明するための図である。
【図１８】  消去状態において種々のしきい値電圧を有するメモリトランジスタのゲート電圧とドレイン電流の特性を表わした図である。
【図１９】  ロックビットの誤読出を説明するための回路図である。
【符号の説明】
１  不揮発性半導体記憶装置、２  入力バッファ、４  ＷＰ用入力バッファ、６  データバッファ、１０  書込／消去用高電圧発生回路、１２  ＳＬドライバ、１４  ＷＬデコーダ／ＷＬドライバ、１６  ＢＬデコーダ／ドライバ、１８  センスアンプ回路、２０−１〜２０−ｎ  メモリブロック、４０  Ｐ基板、４２Ｎウェル、４４，４６  Ｎウェル、６０  メモリブロック、７０  メモリブロック、Ｄ，Ｄ１，Ｄ２  ドレイン、Ｆ  フローティングゲート、Ｇ，Ｇ１，Ｇｎゲート、ＬＣ  ロックビット列、ＭＢＬ０，ＭＢＬ１，ＭＢＬＬ  メインビット線、ＭＤ  ダミーセル、ＭＴ，ＭＴＬ，ＭＴＬ，ＭＴＬ１  メモリトランジスタ、Ｎ１，Ｎ２  ノード、ＮＣ  通常メモリセル群、Ｓ  ソース、ＳＡ０，ＳＡＬ  センスアンプ、ＳＢＬ，ＳＢＬ０，ＳＢＬ１，ＳＢＬＬ，ＳＢＬＬ１  サブビット線、ＳＧ  選択ゲート、ＳＬ  ソース線、ＷＬ，ＷＬ０〜ＷＬ３  ワード線。
【図１】
0004346211.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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