(57)【特許請求の範囲】
【請求項１】
絶縁性のベース基板の一方の面に配線パターンを形成する工程と、
前記配線パターンに所要の個数の半導体素子をフリップチップ接続する工程と、
前記所要の個数の半導体素子を覆うように前記ベース基板及び前記配線パターン上に絶縁層を形成し、該絶縁層内に各半導体素子を埋設する工程と、
前記絶縁層に、前記ベース基板上の前記配線パターンに達するようにビアホールを形成する工程と、
平面視したときに前記絶縁層に埋設された各半導体素子と重複する形態で配線パターンを有する導体層を形成する工程であって、前記ビアホールの底面及び内壁を含む前記絶縁層上にめっき給電層を形成する処理、次いで該めっき給電層上にレジストパターンを形成する処理、次いで該めっき給電層の該レジストパターンから露出している部分に、電解めっきにより導体層を形成する処理、次いで該レジストパターンを除去し、さらに該導体層から露出している給電層を除去する処理を含むものと、
前記絶縁層に埋設された各半導体素子と重複する配線パターン部分に、次層の所要の個数の半導体素子をフリップチップ接続する工程と、
以降、前記絶縁層内に各半導体素子を埋設する工程から前記次層の所要の個数の半導体素子をフリップチップ接続する工程までの各工程と同様の工程を必要な配線パターンの層数となるまで繰り返した後、当該次層の所要の個数の半導体素子を覆うように最上層の絶縁層を形成し、該絶縁層内に各半導体素子を埋設する工程と、
各絶縁層内に少なくとも１個の半導体素子を含むよう、積層された各絶縁層及び前記ベース基板を切断分割し、個々の半導体装置を得る工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ビアホールを形成する工程において、レーザ加工により前記ビアホールを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁層を形成する工程において、前記絶縁層の材料として感光性樹脂を用い、前記ビアホールを形成する工程において、フォトリソグラフィにより前記ビアホールを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置を製造する技術に係り、特に、単一のパッケージに複数の半導体素子（チップ）を実装する半導体装置においてその高集積化及び高機能化を効果的に図るのに有用な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図１には上述したタイプの半導体装置の例が示される。
図示の例は、１枚の基板に半導体チップを複数個搭載した半導体装置を示しており、（ａ）は基板１の両面にそれぞれ半導体チップ２を搭載した例、（ｂ）は基板１の片面に半導体チップ２，２ａを積み重ねて搭載した例、（ｃ）は基板１の平面内に半導体チップ２を複数個搭載した例、（ｄ）は基板１の両面にそれぞれ半導体チップ２を搭載すると共に基板１の平面内に半導体チップ２を複数個搭載した例をそれぞれ模式的に示している。
【０００３】
基板１の表面には配線パターンが適宜形成されており、この配線パターンに、半導体チップ２，２ａの電極端子（図示せず）がワイヤボンディングによって電気的に接続されている。もちろん、各半導体チップと配線パターンとの電気的接続はワイヤボンディング接続に限らず、フリップチップ接続やＴＡＢ接続等も利用できる。
【０００４】
【発明が解決しようとする課題】
上述したように従来の半導体装置では、基板１の搭載面内に半導体チップ２，２ａを搭載しているため、基板１が規定の大きさに作られることに鑑み、搭載する半導体チップの個数が制限されるといった不利がある。
また、図１（ｂ）に示すように半導体チップ２，２ａを積み重ねて搭載する場合でも、ワイヤボンディング接続のための領域を必要とする分だけ、下側チップ２ａよりも上側チップ２の方を小さくする必要があり、そのために上側チップ２の搭載面積が狭くなり、チップを積み重ねる個数にも自ずと限界がある。
【０００５】
この場合、フリップチップ接続を利用すると、上述したようなボンディングのための領域を設ける必要がないため、ワイヤボンディング接続の場合に比べてチップの搭載数を増やすことが可能であるが、別の不都合が生じる。
一般的に、フリップチップ実装では、半導体チップの電極パッドにはんだ等の金属のバンプ（電極端子）を形成し、このバンプをプリント基板等の実装基板の対応する電極パッド上に熱的に押し付けて接続する。これを図１（ｂ）に示すようなチップの積層形態に当てはめると、下側チップ２ａに対し上側チップ２がフリップチップ接続されることになる。この場合、上側チップ２の電極端子であるバンプの位置に対応するように下側チップ２ａの上面に電極パッドを形成する必要があり、また、チップを積み重ねる際に上側チップのバンプと下側チップの電極パッドとの位置合わせを行わなければならず、プロセスが全体的に複雑化するといった不利がある。
【０００６】
このように単一のパッケージに複数の半導体チップを実装する場合、図１に示したように単に基板１の搭載面に半導体チップ２，２ａを搭載する方法では、搭載する半導体チップの個数が限定され、必ずしも十分な高集積化及び高機能化を図ることができない。
そこで、さらに高集積化及び高機能化を図る方法として、基板を多層化し基板内に半導体素子を内蔵する形式の半導体装置が考えられている。例えば、複数の配線層を備えた多層基板の構造を利用すれば、半導体チップを相互に電気的に接続して基板内で３次元的に配置することは可能である。しかしながら、基板内に半導体チップを埋設し、且つ配線層を多層に形成することは必ずしも容易ではなく、また、昨今のパッケージに対する小型化及び軽量化の要求を考慮すると、全体の厚さを薄くして半導体装置をコンパクトに形成しなければならないといった課題もある。
【０００７】
本発明は、かかる従来技術における課題に鑑み創作されたもので、単一のパッケージに複数の半導体素子（チップ）を実装するに際し、確実に且つコンパクトに構成可能とし、より効果的に高集積化及び高機能化を図ることができる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明では、半導体パッケージの分野において近年実用化が進んでいるビルドアップ法等の多層配線技術を有効に利用している。
例えば、ビルドアップ法を用いた多層配線基板は、一般的に、絶縁層の形成プロセス、絶縁層におけるビアホールの形成プロセス、及び、ビアホールの内部を含めた導体層（配線パターン）の形成プロセスを順次繰り返して積み上げていくものである。このようなビルドアップ法によって得られる多層配線基板を利用すれば、集積度等が進展した半導体素子（チップ）を各ビルドアップ層に埋設・実装し、相互に電気的に接続することが可能である。
【０００９】
従って、本発明によれば、絶縁性のベース基板の一方の面に配線パターンを形成する工程と、前記配線パターンに所要の個数の半導体素子をフリップチップ接続する工程と、前記所要の個数の半導体素子を覆うように前記ベース基板及び前記配線パターン上に絶縁層を形成し、該絶縁層内に各半導体素子を埋設する工程と、前記絶縁層に、前記ベース基板上の前記配線パターンに達するようにビアホールを形成する工程と、平面視したときに前記絶縁層に埋設された各半導体素子と重複する形態で配線パターンを有する導体層を形成する工程であって、前記ビアホールの底面及び内壁を含む前記絶縁層上にめっき給電層を形成する処理、次いで該めっき給電層上にレジストパターンを形成する処理、次いで該めっき給電層の該レジストパターンから露出している部分に、電解めっきにより導体層を形成する処理、次いで該レジストパターンを除去し、さらに該導体層から露出している給電層を除去する処理を含むものと、前記絶縁層に埋設された各半導体素子と重複する配線パターン部分に、次層の所要の個数の半導体素子をフリップチップ接続する工程と、以降、前記絶縁層内に各半導体素子を埋設する工程から前記次層の所要の個数の半導体素子をフリップチップ接続する工程までの各工程と同様の工程を必要な配線パターンの層数となるまで繰り返した後、当該次層の所要の個数の半導体素子を覆うように最上層の絶縁層を形成し、該絶縁層内に各半導体素子を埋設する工程と、各絶縁層内に少なくとも１個の半導体素子を含むよう、積層された各絶縁層及び前記ベース基板を切断分割し、個々の半導体装置を得る工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００１０】
本発明に係る半導体装置の製造方法によれば、半導体パッケージの分野において近年実用化が進んでいるビルドアップ法等の多層配線技術を有効に利用しているので、単一のパッケージ（多層配線基板）内に複数の半導体素子を確実に実装することができ、またコンパクトに構成することができ、従来技術に係る半導体装置の製造方法と比べて、より効果的に高集積化及び高機能化を図ることが可能となる。
また、ビアホールが形成された絶縁層に着目すると、この絶縁層によって覆われた配線パターン（第１の配線パターン）と当該絶縁層内に埋め込まれている半導体素子との接続部、及び、ビアホールの底面から露出している第１の配線パターンと、ビアホールの底面及び内壁から当該絶縁層の上面にかけて一体的に形成された上層の配線パターン（第２の配線パターン）との接続部は、ともに同じ当該絶縁層中に埋め込まれているので、絶縁層と導体層（配線パターン）の間で熱膨張係数の差異に起因する応力が生じたとしても、この応力による影響（つまり、異なる材料間の界面での剥離の可能性）を大いに減じることができる。これは、配線の断線防止に大いに寄与するものである。
また、各半導体素子はフリップチップ接続により配線パターンに接続されているため、半導体素子が埋め込まれた絶縁層上に形成される上層の配線パターンを、多層配線基板を平面視したときに当該絶縁層に埋め込まれた半導体素子と重複する形態に引き出すことができ、この重複した配線パターン部分に、次層の絶縁層に埋め込まれる半導体素子をフリップチップ接続することができる。これは、半導体装置の平面的な面積の縮小（コンパクトな構成）と、熱膨張係数の差異に起因する影響の低減に寄与するものである。
【００１１】
【発明の実施の形態】
図２は本発明の一実施形態に係る半導体装置の断面的な構造を模式的に示したものである。
本実施形態に係る半導体装置１０は、半導体パッケージとして供される多層配線基板２０と、このパッケージ（多層配線基板）２０内に埋設・実装された複数個（図示の例では３個）の半導体チップ３０とによって構成されている。本実施形態では、特定的に、パッケージ２０内に各半導体チップ３０を積み重ねて樹脂で封止した構造のチップ・サイズ・パッケージ（ＣＳＰ）の例を示している。かかる構造のパッケージを、以下「スタックドＣＳＰ」という。
【００１２】
多層配線基板２０において、２１は配線基板のベースとなる絶縁性の基材（ベース基板）、２２はベース基板２１の上に所要形状にパターニングされて形成された導体層（第１層の配線パターン）、２３はベース基板２１及び配線パターン２２を覆うように形成された絶縁層（第１のビルドアップ層）、ＶＨ１は絶縁層２３の特定の位置において配線パターン２２に達するように形成されたビアホール、２４はビアホールＶＨ１の内壁を含めて絶縁層２３の上に所要形状にパターニングされて形成された導体層（第２層の配線パターン）、２５は絶縁層２３及び配線パターン２４を覆うように形成された絶縁層（第２のビルドアップ層）、ＶＨ２は絶縁層２５の特定の位置において配線パターン２４に達するように形成されたビアホール、２６はビアホールＶＨ２の内壁を含めて絶縁層２５の上に所要形状にパターニングされて形成された導体層（第３層の配線パターン）、２７は絶縁層２５及び配線パターン２６を覆うように形成された絶縁層（第３のビルドアップ層）を示す。この最上層の絶縁層２７は、本装置１０の保護膜としての役割も果たす。また、２８は本装置１０の外部接続端子として機能するはんだバンプを示し、図示のようにベース基板２１を貫通して第１層の配線パターン２２に接続され、且つベース基板２１の下面側にボール状に突出している。
【００１３】
一方、半導体チップ３０はパッケージ（多層配線基板）２０内で積層して配置するため、厚さが可及的に薄いものを使用するのが望ましい。現状の技術では、半導体チップとして５０μｍ〜１００μｍ程度の厚さのものが提供されており、この程度の厚さの半導体チップであれば基板内に埋設・実装することは技術的に十分に可能である。本実施形態では、半導体チップ３０として厚さが５０μｍ程度の薄いものを使用している。
【００１４】
本実施形態に係る半導体装置（スタックドＣＳＰ）１０は、各半導体チップ３０が、それぞれ対応する絶縁層２３，２５，２７によって覆われる配線パターン２２，２４，２６にフリップチップ接続されるとともに、パッケージ２０の面方向と直交する方向に断面的に見たときに互いに重複するような形態で配置されていることを特徴とするものである。さらに、パッケージ２０の少なくとも１層の絶縁層（図２の例では、絶縁層２３，２５）にビアホールＶＨ１，ＶＨ２が形成され、各ビアホールＶＨ１，ＶＨ２の底面に、当該絶縁層２３，２５の下層の絶縁層２１，２３上に形成された配線パターン２２，２４の一部が露出するとともに、各ビアホールＶＨ１，ＶＨ２の底面及び内壁から当該絶縁層２３，２５の上面にかけて一体的に形成された導体層により上層の配線パターン２４，２６が形成され、かつ、該上層の配線パターンが、パッケージ２０を平面視したときに当該絶縁層２３，２５に埋設された半導体チップ３０と重複する形態に形成されており、上層の配線パターン２４，２６の、当該絶縁層２３，２５に埋設された半導体チップ３０との重複部分に、次層の絶縁層２５，２７に埋設される半導体チップ３０がフリップチップ接続されていることを特徴としている。
【００１５】
以下、本実施形態の半導体装置（スタックドＣＳＰ）１０を製造する方法について、その製造工程を順に示す図３及び図４を参照しながら説明する。
先ず最初の工程では（図３（ａ）参照）、絶縁性のベース基板２１の上に第１層の配線パターン（導体層）２２を形成する。ベース基板２１の材料としては、例えばガラス−エポキシ樹脂、ガラスＢＴ樹脂等が用いられ、導体層２２の材料としては、典型的に銅（Ｃｕ）が用いられる。
【００１６】
第１層の配線パターン２２は、例えば以下のように形成される。先ず、ベース基板２１の表面（片側）を覆うように、Ｃｕの無電解めっきにより薄膜状Ｃｕ層を形成する。更に、この薄膜状Ｃｕ層の上に感光性のレジスト（図示せず）を塗布し、第１層の配線パターン２２の形状に従うように露光及び現像（レジストのパターニング）を行う。次に、このレジストパターンをめっき用のマスクとし、薄膜状Ｃｕ層をめっき給電層としてＣｕの電解めっきを施し、厚めの導体層を形成する。この後、レジストパターンを除去し、薄膜状Ｃｕ層の露出部分をエッチングにより除去して、図示のようにパターニングされた導体層（第１層の配線パターン２２）を形成する。
【００１７】
次の工程では（図３（ｂ）参照）、ベース基板２１上に形成された配線パターン２２の上に、所要の個数の半導体チップ３０をフリップチップ接続により実装する。このフリップチップ実装は、半導体チップ３０の電極パッドに接着されたバンプ（電極端子）を配線パターン２２上の対応する部分に熱的に押し付けて接続することで、行われる。
【００１８】
次の工程では（図３（ｃ）参照）、半導体チップ３０を覆うようにしてベース基板２１及び配線パターン２２の上に絶縁層（第１のビルドアップ層）２３を形成する。絶縁層２３の材料としては、例えばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂等の熱硬化性樹脂が用いられる。あるいは、感光性エポキシ樹脂や感光性ポリイミド樹脂等の感光性樹脂を用いてもよい。
【００１９】
次の工程では（図３（ｄ）参照）、絶縁層２３の特定の位置において配線パターン２２に達するように、ＣＯ2 レーザやエキシマレーザ等による穴明け処理によりビアホールＶＨ１を形成する（レーザビア・プロセス）。
なお、絶縁層２３の材料として感光性エポキシ樹脂等の感光性樹脂を用いた場合には、ビアホールＶＨ１は、通常のフォトリソグラフィ技術を用いて形成することができる（フォトビア・プロセス）。この場合、レーザ等を用いてもビアホールＶＨ１を形成できることはもちろんである。
【００２０】
この後、必要に応じて、穴明け処理により樹脂片や汚れ等が生じた場合にこれを除去するための処理（デバリング、デスミア等）を行う。
次の工程では（図３（ｅ）参照）、図３（ａ）の工程と同様にして、ビアホールＶＨ１の内壁を含めて絶縁層２３の上に第２層の配線パターン（導体層）２４を形成する。
【００２１】
すなわち、ビアホールＶＨ１の内壁を含めて絶縁層２３の上に、Ｃｕの無電解めっきにより薄膜状Ｃｕ層を形成し、更にこの薄膜状Ｃｕ層の上に感光性のレジストを塗布し、第２層の配線パターン２４の形状に従うように露光及び現像（レジストのパターニング）を行う。次に、このレジストパターンをめっき用のマスクとし、薄膜状Ｃｕ層をめっき給電層としてＣｕの電解めっきを施し、厚めの導体層を形成する。この後、レジストパターンを除去し、薄膜状Ｃｕ層の露出部分をエッチングにより除去して、図示のようにパターン化された導体層（第２層の配線パターン２４）を形成する。
【００２２】
この際、ビアホールＶＨ１ではその内壁に導体層が被着して形成され、この導体層は、第１層の配線パターン２２と第２層の配線パターン２４とを電気的に接続する層間接続部として機能する。
次の工程では（図４（ａ）参照）、図３（ｂ）の工程と同様にして、絶縁層２３上に形成された配線パターン２４の上に、所要の個数の半導体チップ３０をフリップチップ接続により実装する。この場合、図示のように、第２層の配線パターン２４上に実装される半導体チップ３０は、第１層の配線パターン２２上に実装された半導体チップ３０に対し、断面的に見たときに積み重ねられた形態で、また平面的に見たときに互いに重複するような形態で配置される。
【００２３】
次の工程では（図４（ｂ）参照）、上述した図３（ｃ）〜図４（ａ）の工程と同様の工程を必要な配線の層数（図示の例では３層）となるまで繰り返し、最終的に、保護膜としての機能を有する最上層の絶縁層２７を形成する。
最後の工程では（図４（ｃ）参照）、ベース基板２１の下面側に外部接続端子としてのバンプ２８を形成し、個々のスタックドＣＳＰ１０に分割する。
【００２４】
バンプ２８は、以下のように形成される。先ず、第１層の配線パターン（導体層）２２の端子形成部分の位置に対応する部分のベース基板２１に、エキシマレーザ等による穴明け処理によりスルーホールを形成する。これによって、スルーホールの一端側は配線パターン２２により閉塞され、他端側はベース基板２１の下面側に開口する。次に、スルーホール内にはんだボールを配置し、リフローにより接着する。これによって、はんだボールがスルーホール内を満たして配線パターン２２に電気的に接続され、ベース基板２１の下面側にボール状に突出したバンプ（外部接続端子）２８が形成される。
【００２５】
なお、特に図示はしていないが、スルーホール内にはんだボールを配置する前に、はんだの濡れ性を向上させるために、スルーホールの内壁にＣｕめっき等による導体皮膜を形成するようにすると好適である。
この後、ダイサー等により、破線で示すように分割線Ｃ−Ｃ’に沿って各ＣＳＰ毎に分割する。つまり、各絶縁層２３，２５，２７内にそれぞれ１個の半導体チップ３０が含まれるように分割する。これによって、本実施形態のスタックドＣＳＰ（半導体装置）１０が作製されたことになる。
【００２６】
以上説明したように、本実施形態に係る半導体装置１０及びその製造方法によれば、半導体パッケージの分野において近年実用化が進んでいるビルドアップ法を有効に利用し、このビルドアップ法により絶縁層、ビアホール、ビアホールの内部を含めた導体層（配線パターン）の形成を順次繰り返して各層を積み重ねるプロセスの途中の段階で、厚さが５０μｍ程度の薄い半導体チップ３０を各ビルドアップ層に埋設・実装するようにしている。
【００２７】
従って、単一のパッケージ（多層配線基板）２０内に複数個の半導体チップ３０を確実に実装することができ、また、厚さが薄い半導体チップ３０を用いることにより、半導体装置１０をコンパクトに構成することが可能となる。これによって、従来技術に係る半導体装置に比べて、より効果的に高集積化及び高機能化を図ることが可能となる。さらに、ビアホールが形成された絶縁層（例えば、ビアホールＶＨ１が形成された絶縁層２３）に着目すると、この絶縁層２３によって覆われた配線パターン２２とこの絶縁層２３内に埋設されている半導体チップ３０との接続部、及び、ビアホールＶＨ１の底面から露出している配線パターン２２と、ビアホールＶＨ１の底面及び内壁から当該絶縁層２３の上面にかけて一体的に形成された上層の配線パターン２４との接続部は、ともに同じ絶縁層２３中に埋め込まれているので、絶縁層２３と導体層（配線パターン２２，２４）の間で熱膨張係数の差異に起因する応力が生じたとしても、この応力による影響（つまり、異なる材料間の界面での剥離の可能性）を大いに減じることができる。これにより、配線パターン間の断線の発生を防ぐことができる。また、各半導体チップ３０はそれぞれフリップチップ接続により配線パターンに接続されているので、半導体チップ３０が埋設された絶縁層２３，２５上に形成される上層の配線パターン２４，２６を、パッケージ２０を平面視したときに当該絶縁層２３，２５に埋設された半導体チップ３０と重複する形態に引き出すことができ、この重複した配線パターン部分に、次層の絶縁層２５，２７に埋設される半導体チップ３０をフリップチップ接続することができる。これにより、半導体装置１０の平面的な面積を縮小することができ（コンパクトな構成）、より一層熱膨張係数の差異に起因する影響を減少することができる。
【００２８】
また、本実施形態の半導体装置１０の構成によれば、各半導体チップ３０は、多層配線基板２０を平面的に見たときに互いに重複するような形態で配置されているので、半導体装置１０の平面方向での集積度を効果的に向上させることが可能となる。
上述した実施形態では半導体装置の形態としてスタックドＣＳＰの場合を例にとって説明したが、半導体装置の形態はこれに限定されないことはもちろんである。例えば、図４（ｃ）の工程において、上述した実施形態では個々のスタックドＣＳＰ１０を得るために各ＣＳＰ毎に分割しているが、かかる分割形態に代えて、必要とする複数個のＣＳＰ単位毎に分割してもよい。すなわち、各絶縁層２３，２５，２７内にそれぞれ２個以上の半導体チップ３０が含まれるように分割することも可能である。このような分割形態とすることで、半導体装置をスタックドＭＣＭ（マルチ・チップ・モジュール）の形態とすることができ、半導体装置としての更なる高機能化を図ることが可能となる。
【００２９】
また、上述した実施形態では各半導体チップ３０と配線パターン２２，２４，２６とを電気的に接続する手段としてフリップチップ接続を用いているが、これに代えて、例えば異方性導電膜（ＡＣＦ）を用いることも可能である。このようなＡＣＦを用いた場合には、半導体チップの電極端子としてバンプを使用するフリップチップ接続に比べて、半導体チップ３０を覆うように形成されるべき絶縁層２３，２５，２７の厚さを相対的に薄くできるので、半導体装置をより一層薄く、コンパクトに構成することが可能となる。
【００３０】
また、上述した実施形態では配線パターンの形成に際して薄膜状Ｃｕ層（めっき給電層）を形成するための成膜方法として無電解めっきを用いているが、成膜方法はこれに限定されないことはもちろんである。例えば、スパッタリングや蒸着等を用いることも可能である。
また、上述した実施形態では上層側の配線パターンと下層側の配線パターンとを電気的に接続する手段（層間接続部）がビアホールＶＨ１，ＶＨ２の内壁面に形成された導体層によって構成されているが、かかる構成に代えて、ビアホール内にＣｕ等の導電材を充填して形成した中実体、すなわち「埋め込みビア」の構造としてもよい。
【００３１】
さらに、上述した実施形態ではベース基板２１にガラス−エポキシ樹脂、ガラスＢＴ樹脂等を用いているが、これに代えて、ポリイミド樹脂等からなるフィルムを用いてもよい。この場合、例えばポリイミド樹脂フィルムの表面にポリイミド系の熱可塑性接着剤を塗布し、その上に銅（Ｃｕ）箔を熱プレス接着した後、フォトエッチング等を行うことで、ベース基板２１と配線パターン２２に相当するものを作製することができる。
【００３２】
【発明の効果】
以上説明したように本発明によれば、単一のパッケージに複数の半導体素子を実装するに際し、確実に且つコンパクトに構成することができ、これによって、より効果的に高集積化及び高機能化を図ることが可能となる。
【図面の簡単な説明】
【図１】従来技術に係る半導体装置の問題点を説明するための図である。
【図２】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図３】図２の半導体装置の製造工程を示す断面図である。
【図４】図３の製造工程に続く製造工程を示す断面図である。
【符号の説明】
１０…半導体装置（スタックドＣＳＰ）
２０…多層配線基板（半導体パッケージ）
２１…ベース基板
２２，２４，２６…導体層（配線パターン）
２３，２５，２７…絶縁層（ビルドアップ層）
２８…外部接続端子（バンプ）
３０…半導体素子（チップ）
ＶＨ１，ＶＨ２…ビアホール
【図１】
0004251421.tif 000002
【図２】
0004251421.tif 000003
【図３】
0004251421.tif 000004
【図４】
0004251421.tif 000005