(57)【特許請求の範囲】
【請求項１】
一対のビットラインと、
前記一対のビットライン間に設けられたＲＡＭセル及び少なくとも１つのＲＯＭセルと、
前記一対のビットラインと前記ＲＡＭセルとをそれぞれ接続するＲＡＭ側データ伝達手段と、
前記一対のビットラインと前記ＲＯＭセルとをそれぞれ接続するＲＯＭ側データ伝達手段と、
を備えた混成メモリ装置であって、
前記ＲＡＭセル又はＲＯＭセルの何れか一方の動作を行う際には、前記ＲＡＭ側データ伝達手段又はＲＯＭ側データ伝達手段の何れか一方が活性化され、
前記ＲＯＭセルのデータを前記ＲＡＭセルにローディングする際には、前記ＲＡＭ側データ伝達手段及びＲＯＭ側データ伝達手段が同時に活性化されるように構成されたことを特徴とする混成メモリ装置。
【請求項２】
前記ＲＯＭ側データ伝達手段は、前記ＲＯＭセルと前記一対のビットライン間にそれぞれ接続される所定導電型のトランジスタを備えたことを特徴とする請求項１に記載の混成メモリ装置。
【請求項３】
前記一対のビットラインの一方端にそれぞれ接続される伝送ゲートを更に備えて構成され、前記ＲＡＭセル又はＲＯＭセルを動作させる際に、前記各伝送ゲートは独立に制御されることを特徴とする請求項１又は請求項２に記載の混成メモリ装置。
【請求項４】
前記一対のビットラインの一方端にそれぞれ接続される伝送ゲートを更に備えて構成され、前記ＲＡＭセル又はＲＯＭセルを動作させる際に、前記各伝送ゲートは同時に制御されることを特徴とする請求項１又は請求項２に記載の混成メモリ装置。
【請求項５】
前記ＲＯＭセルは、少なくとも一対のトランジスタを備えて構成され、それらトランジスタの各しきい値電圧は相互に反対のレベルであることを特徴とする請求項１〜請求項４のいずれか１つに記載の混成メモリ装置。
【請求項６】
前記ＲＡＭセルは、スタティックＲＡＭであることを特徴とする請求項１〜請求項５のいずれか１つに記載の混成メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、混成メモリ装置（Hybrid memory architecture）に係るもので、詳しくは、ＲＡＭセルとＲＯＭセルとがそれぞれ独立に動作し、ＲＯＭセルのデータをＲＡＭセルにローディングし得る混成メモリ装置に関するものである。
【０００２】
【従来の技術】
従来、メモリ装置は、ＲＡＭセル又はＲＯＭセル等の１種類のメモリセルから構成されていたが、それらＲＡＭセル及びＲＯＭセルが混在する混成メモリ装置も利用されていた。
【０００３】
このような混成メモリ装置は、ＳＲＡＭセルのノードとＲＯＭセルのノードとが連結され、ＲＯＭセルのデータは外部回路を経ずに直接にＳＲＡＭセルにローディングされるようになっていた。
【０００４】
このような混成メモリ装置の一例として、“RAM/ROM HYBRID MEMORY ARCHITECTURE”が米国特許第５，５８１，５０５号に開示されており、その構成及び動作を説明すると次のようである。
【０００５】
この混成メモリ装置は、図５に示したように、１つのインバータとして作用するＰＭＯＳトランジスタＮＰ１及びＮＭＯＳトランジスタＮＤ１並びに１つのインバータとして作用するＰＭＯＳトランジスタＮＰ２及びＮＭＯＳトランジスタＮＤ２を備えるＳＲＡＭセル１と、ＳＲＡＭセル１のＰＭＯＳトランジスタＮＰ１及びＮＭＯＳトランジスタＮＤ１のドレイン端子の接続点であるノードＡ及びＰＭＯＳトランジスタＮＰ２及びＮＭＯＳトランジスタＮＤ２のドレイン端子の接続点であるノードＢに、ヒューズＦ０，Ｆ１を介してそれぞれ接続されたＮＭＯＳトランジスタから成るＲＯＭモードトランジスタＮＥ１，ＮＥ２を備えるＲＯＭセル２と、ノードＡ，Ｂと一対のビットラインＢＩＴ，ＢＩＴ’間にそれぞれ接続されて、ノードＡ，ＢのデータをビットラインＢＩＴ，ＢＩＴ’にそれぞれ伝達するＮＭＯＳトランジスタから成る伝達（又はアクセス）トランジスタＮＡ１，ＮＡ２と、を備えて構成されている。ＲＯＭセル２は、ＮＡＮＤ型ＲＯＭセルであり、ディプレーション化イオン注入方式によりデータが書き込まれているものである。ノードＡは、ＰＭＯＳトランジスタＮＰ２及びＮＭＯＳトランジスタＮＤ２の各ゲート端子に接続され、ノードＢは、ＰＭＯＳトランジスタＮＰ１及びＮＭＯＳトランジスタＮＤ１の各ゲート端子に接続されている。
【０００６】
前記ＳＲＡＭセル１は、ワードライン信号ＷＬにより選択され、前記ＲＯＭセル２は、ＲＯＭセル選択信号ＲＥにより選択される。
以下、このように構成された従来の混成メモリ装置の動作を、図面を用いて説明する。
【０００７】
図６は、図５の従来の混成メモリ装置における各波形図である。
まず、図６（Ｂ）に示すＲＯＭセル選択信号ＲＥをハイレベルにし、時点ｔ１で、図６（Ａ）に示すように、ワードライン信号ＷＬをハイレベルに活性化することにより、伝達トランジスタＮＡ１，ＮＡ２がオンされて、図６（Ｃ）に示すように、ノードＡ，Ｂに貯蔵されるＳＲＡＭセル１のデータがビットラインＢＩＴ，ＢＩＴ’を介して読み出される。
【０００８】
次に、時点ｔ２〜ｔ３で、ワードライン信号ＷＬをローレベルにして、伝達トランジスタＮＡ１，ＮＡ２の動作がディスエーブルされる間に、ＲＯＭセル２のデータがＳＲＡＭセル１にローディングされ、図６（Ｂ）に示したように、ＲＯＭセル選択信号ＲＥが時点ｔ３でローレベルにイネーブルされると、マスキングにより形成されたＲＯＭセル２の初期のデータがＳＲＡＭセル１の各ノードＡ，Ｂにそれぞれ貯蔵される。
【０００９】
ここで、ヒューズＦ０が連結され、ヒューズＦ１が開放されている場合には、ＲＯＭセル２のＲＯＭモードトランジスタＮＥ１はマスキングされ、ＲＯＭモードトランジスタＮＥ２はノーマルの状態である。従って、ＳＲＡＭセル１のラッチ構造により、ＳＲＡＭセル１のノードＡにはＲＯＭモードトランジスタＮＥ１のローレベルのデータが貯蔵され、ノードＢにはＲＯＭモードトランジスタＮＥ２のハイレベルのデータが貯蔵される。
【００１０】
ヒューズＦ０，Ｆ１の状態が前述とは逆になっている場合には、前述とは反対の論理レベルのデータがノードＡ，Ｂにそれぞれ貯蔵される。
このように、ＳＲＡＭセル１のノードＡ，ＢとＲＯＭセル２とが連結されているため、例えば、当該混成メモリ装置を備えるシステムの初期化の際にＲＯＭセル２のデータをＳＲＡＭセル１にローディングして使用する場合には、ＲＯＭセル２のデータをＳＲＡＭセル１に直接にローディングすることができる。
【００１１】
【発明が解決しようとする課題】
然るに、このような従来の混成メモリ装置においては、ＳＲＡＭセル１のノードＡ，ＢとＲＯＭセル２とが連結されているため、ＲＯＭセル２のデータを外部から必要とする場合は、ＳＲＡＭセル１のデータが破壊されることとなる。
【００１２】
また、ＳＲＡＭセル１とＲＯＭセル２とがノードＡ，Ｂで接続されるので、ＲＯＭセル２のＲＯＭモードトランジスタＮＥ１，ＮＥ２のデータはＳＲＡＭセル１のデータの論理レベルと常に反対の状態に貯蔵される必要があるため、混成メモリ装置の集積度が低下するという不都合な点があった。
【００１３】
そこで、本発明の目的は、ＲＡＭセル及びＲＯＭセルがそれぞれ独立して動作し得て、ＲＯＭセルのデータをＲＡＭセルに容易にローディングでき、かつ、集積度を向上し得る混成メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係る混成メモリ装置は、一対のビットラインと、前記一対のビットライン間に設けられたＲＡＭセル及び少なくとも１つのＲＯＭセルと、前記一対のビットラインと前記ＲＡＭセルとをそれぞれ接続するＲＡＭ側データ伝達手段と、前記一対のビットラインと前記ＲＯＭセルとをそれぞれ接続するＲＯＭ側データ伝達手段と、を備えた混成メモリ装置であって、前記ＲＡＭセル又はＲＯＭセルの何れか一方の動作を行う際には、前記ＲＡＭ側データ伝達手段又はＲＯＭ側データ伝達手段の何れか一方が活性化され、前記ＲＯＭセルのデータを前記ＲＡＭセルにローディングする際には、前記ＲＡＭ側データ伝達手段及びＲＯＭ側データ伝達手段が同時に活性化されるように構成されている。
【００１５】
請求項２に記載の発明では、前記ＲＯＭ側データ伝達手段は、前記ＲＯＭセルと前記一対のビットライン間にそれぞれ接続される所定導電型のトランジスタを備える。
【００１６】
請求項３に記載の発明では、前記一対のビットラインの一方端にそれぞれ接続される伝送ゲートを更に備えて構成され、前記ＲＡＭセル又はＲＯＭセルを動作させる際に、前記各伝送ゲートは独立に制御される。
【００１７】
請求項４に記載の発明では、前記一対のビットラインの一方端にそれぞれ接続される伝送ゲートを更に備えて構成され、前記ＲＡＭセル又はＲＯＭセルを動作させる際に、前記各伝送ゲートは同時に制御される。
【００１８】
請求項５に記載の発明では、前記ＲＯＭセルは、少なくとも一対のトランジスタを備えて構成され、それらトランジスタの各しきい値電圧は相互に反対のレベルである。
【００１９】
請求項６に記載の発明では、前記ＲＡＭセルは、スタティックＲＡＭである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
本発明の第１実施形態に係る混成メモリ装置は、図１に示したように、一対のビットラインＢＩＴ，ＢＩＴ’間に設けられたＳＲＡＭセル４及びＲＯＭセル５と、前記一対のビットラインＢＩＴ，ＢＩＴ’とＳＲＡＭセル４とをそれぞれ接続するＲＡＭ側データ伝達手段としてのＮＭＯＳトランジスタから成る伝達（又はアクセス）トランジスタＮＡ１，ＮＡ２と、前記一対のビットラインＢＩＴ，ＢＩＴ’とＲＯＭセル５とをそれぞれ接続するＲＯＭ側データ伝達手段としてのＮＭＯＳトランジスタから成る伝達（又はアクセス）トランジスタＮＡ３，ＮＡ４と、を備えて構成されている。
【００２１】
ＳＲＡＭセル４は、各ソース端子が電源電圧ＶＣＣ及び接地電圧ＶＳＳに接続され、各ドレイン端子が接続されて、１つのインバータとして作用するＰＭＯＳトランジスタＮＰ１及びＮＭＯＳトランジスタＮＤ１、並びに、各ソース端子が電源電圧ＶＣＣ及び接地電圧ＶＳＳに接続され、各ドレイン端子が接続されて、１つのインバータとして作用するＰＭＯＳトランジスタＮＰ２及びＮＭＯＳトランジスタＮＤ２を備えて構成される。ＰＭＯＳトランジスタＮＰ１及びＮＭＯＳトランジスタＮＤ１のドレイン端子の接続点であるノードＡは、ＰＭＯＳトランジスタＮＰ２及びＮＭＯＳトランジスタＮＤ２の各ゲート端子に接続され、ＰＭＯＳトランジスタＮＰ２及びＮＭＯＳトランジスタＮＤ２のドレイン端子の接続点であるノードＢは、ＰＭＯＳトランジスタＮＰ１及びＮＭＯＳトランジスタＮＤ１の各ゲート端子に接続される。
【００２２】
伝送トランジスタＮＡ１，ＮＡ２の各ソース端子はノードＡ，Ｂにそれぞれ接続され、各ドレイン端子はビットラインＢＩＴ，ＢＩＴ’にそれぞれ接続される。また、伝達トランジスタＮＡ１，ＮＡ２のゲート端子Ｇ1，Ｇ2にはＳＲＡＭワードラインＳＲ＿ＷＬが接続され、ＳＲＡＭワードラインＳＲ＿ＷＬを介して伝送されるＳＲＡＭセル選択信号に応じて伝達トランジスタＮＡ１，ＮＡ２がスイッチング・オン／オフされる。
【００２３】
ＲＯＭセル５は、ディプレーション化イオン注入方式によりデータが書き込まれたＮＡＮＤ型のマスクＲＯＭであり、ソース端子が接地電圧ＶＳＳに接続され、ドレイン端子が伝達トランジスタＮＡ３，ＮＡ４にそれぞれ接続されるＮＭＯＳトランジスタから成るＲＯＭモードトランジスタＮＥ１，ＮＥ２を備えて構成される。ＲＯＭモードトランジスタＮＥ１，ＮＥ２の各ゲート端子はＲＯＭワードラインＲ＿ＷＬに接続されて、ＲＯＭワードラインＲ＿ＷＬを介して伝送されるＲＯＭセル選択信号により選択制御される。
【００２４】
伝達トランジスタＮＡ３，ＮＡ４は、各ドレイン端子がビットラインＢＩＴ，ＢＩＴ’に接続され、各ゲート端子Ｇ3，Ｇ4はＲＯＭ活性化ラインＲ＿ＢＳに接続されて、ＲＯＭ活性化ラインＲ＿ＢＳを介して伝送されるＲＯＭ活性化信号に応じてスイッチング・オン／オフされる。
【００２５】
以下、このように構成された本第１実施形態に係る混成メモリ装置の動作を、図面を用いて説明する。
ＳＲＡＭセル４及びＲＯＭセル５はそれぞれ独立して動作し得るものであり、先ず、ＳＲＡＭセル４の読み出し動作について説明する。
【００２６】
ＳＲＡＭセル４の読み出し動作を行うために、時点ｔ１で、ＳＲＡＭワードラインＳＲ＿ＷＬは、図２（Ａ）に示したようにハイレベルに遷移され、ＲＯＭ活性化ラインＲ＿ＢＳは、図２（Ｂ）に示したようにローレベル状態であり、ＲＯＭワードラインＲ＿ＷＬは、図２（Ｃ）に示したようにハイレベル状態である。
【００２７】
このように、ＲＯＭ活性化ラインＲ＿ＢＳがローレベルであるときには、該ＲＯＭ活性化ラインＲ＿ＢＳの電位をゲート端子Ｇ3，Ｇ4に受ける伝達トランジスタＮＡ３，ＮＡ４はそれぞれスイッチングオフされるため、ＲＯＭセル５はビットラインＢＩＴ，ＢＩＴ’と電気的に分離されて、ＳＲＡＭセル４のみが動作可能な状態になる。
【００２８】
即ち、時点ｔ１で、図２（Ａ）に示したように、ＳＲＡＭワードラインＳＲ＿ＷＬの電位がハイレベルに遷移されて、ＳＲＡＭセル４の読み出し動作が行われる。より詳しくは、ＳＲＡＭワードラインＳＲ＿ＷＬを介して伝達されるＳＲＡＭセル選択信号がハイレベルに遷移されると、該ＳＲＡＭセル選択信号をゲート端子Ｇ1，Ｇ2に受ける伝達トランジスタＮＡ１，ＮＡ２はそれぞれスイッチングオンされる。よって、一対のビットラインＢＩＴ，ＢＩＴ’と前記ＳＲＡＭセル４とは電気的に接続されて、該ＳＲＡＭセル４のノードＡ，Ｂに貯蔵されたデータは、図２（Ｄ）に示したように、伝達トランジスタＮＡ１，ＮＡ２及びビットラインＢＩＴ，ＢＩＴ’を介して読み出すことができる。
【００２９】
これと同様に、ＳＲＡＭセル４の書き込み動作の場合も、ＳＲＡＭワードラインＳＲ＿ＷＬの電位がハイレベルに維持された状態で、ビットラインＢＩＴ，ＢＩＴ’を通って伝達されたデータが伝達トランジスタＮＡ１，ＮＡ２を経てノードＡ，Ｂに貯蔵されて、書き込み動作が行われる。
【００３０】
このように、ＳＲＡＭセル４とＲＯＭセル５とがビットラインＢＩＴ，ＢＩＴ’に共通接続されていても、ＳＲＡＭセル４のみの読み出し／書き込み動作が行われる。
【００３１】
次に、ＲＯＭセル５の動作について説明する。
ＲＯＭセル５は読み出し専用メモリであって、読み出し動作だけを行う。ＲＯＭセル５の読み出し動作の場合には、図２（Ｂ）に示すようにＲＯＭ活性化ラインＲ＿ＢＳをハイレベルに遷移させ、図２（Ａ）に示すようにＳＲＡＭワードラインＳＲ＿ＷＬの電位をローレベルに遷移させる。
【００３２】
ＳＲＡＭワードラインＳＲ＿ＷＬを経て印加されるローレベルのＳＲＡＭセル選択信号は、伝達トランジスタＮＡ１，ＮＡ２をスイッチング・オフさせるので、ＳＲＡＭセル４はビットラインＢＩＴ，ＢＩＴ’と電気的に分離される。
【００３３】
そして、ハイレベルのＲＯＭ活性化ラインＲ＿ＢＳの電位が伝達トランジスタＮＡ３，ＮＡ４のゲート端子Ｇ3，Ｇ4に印加されて、それら伝達トランジスタＮＡ３，ＮＡ４がスイッチング・オンされるため、ＲＯＭセル５はビットラインＢＩＴ，ＢＩＴ’と電気的に接続される。
【００３４】
このとき、図２（Ｃ）に示したように、時点ｔ３で、ＲＯＭワードラインＲ＿ＷＬの電位がローレベルになると、選択されたＲＯＭセル５のデータが伝達トランジスタＮＡ３，ＮＡ４を介してビットラインＢＩＴ，ＢＩＴ’に伝送されるため、図２（Ｄ）に示したように、ＲＯＭセル５のデータを読み出すことができる。
【００３５】
ここで、前記ＲＯＭセル５のＲＯＭモードトランジスタＮＥ１がマスキング状態で、ＲＯＭモードトランジスタＮＥ２がノーマル状態であるときには、該ＲＯＭモードトランジスタＮＥ１は、ＲＯＭワードラインＲ＿ＷＬの電位がローレベルであるときにオンされて、ビットラインＢＩＴにローレベルのデータ（即ち、“０”）が伝達される。
【００３６】
一方、前記ＲＯＭセル５のＲＯＭモードトランジスタＮＥ１がノーマル状態で、ＲＯＭモードトランジスタＮＥ２がマスキング状態であるときには、該ＲＯＭモードトランジスタＮＥ１は、ＲＯＭワードラインＲ＿ＷＬの電位がローレベルであるときにオフされて、ビットラインＢＩＴにハイレベルのデータ（即ち、“１”）が伝達される。
【００３７】
このように、ＳＲＡＭセル４とＲＯＭセル５とは独立して動作することができる。
また、本第１実施形態に係る混成メモリ装置３を適用したシステムの初期化の際、ＲＯＭセル５のデータをＳＲＡＭセル４にローディングすることもできる。即ち、ＳＲＡＭワードラインＳＲ＿ＷＬの電位をハイレベルに遷移させ、ＲＯＭ活性化ラインＲ＿ＢＳの電位もハイレベルに遷移させて、ＲＯＭセル５から読み出されたデータをビットラインＢＩＴ，ＢＩＴ’を介してＳＲＡＭセル４に書き込む。
【００３８】
尚、ＲＯＭセル５を構成するＲＯＭモードトランジスタＮＥ１，ＮＥ２に所定データをそれぞれ書き込むとき、イオン注入の際にマスキングを施し、前記ＲＯＭモードトランジスタＮＥ１，ＮＥ２の各しきい値電圧を相互に反対の電位レベルにさせるべきである。このようにする理由は、ＳＲＡＭセル４とＲＯＭセル５とがビットラインＢＩＴ，ＢＩＴ’に共通接続されているので、ＳＲＡＭセル４の一対のビットラインＢＩＴ，ＢＩＴ’の各論理レベルを相互に反転された状態にするためである。
【００３９】
即ち、ＲＯＭセル５を構成する一対のＲＯＭモードトランジスタＮＥ１，ＮＥ２に相互に反転された電位のデータを保持させ、ＲＯＭセル５のデータをＳＲＡＭセル４にローディングさせる。
【００４０】
次に、本発明の第２実施形態に係る混成メモリ装置について、図３を用いて説明する。尚、図３において、第１実施形態と同じ構成要素には同一の符号を付けて説明を省略する。
【００４１】
本第２実施形態と第１実施形態とは、ＲＯＭセル５’の構成及びビットラインＢＩＴ，ＢＩＴ’に伝送ゲート６，６’がそれぞれ付加されたことが相異する。
ＲＯＭセル５’は、１つのＳＲＡＭセル４に対して２組のＲＯＭモードトランジスタＮＥ１，ＮＥ２及びＲＯＭモードトランジスタＮＥ３，ＮＥ４から構成されている。ＲＯＭモードトランジスタＮＥ１，ＮＥ２はＲＯＭワードラインＲ＿ＷＬ０により制御され、ＲＯＭモードトランジスタＮＥ３，ＮＥ４はＲＯＭワードラインＲ＿ＷＬ１により制御される構成であり、選択すべきＲＯＭモードトランジスタにのみＲＯＭセル選択信号を印加するようになっている。
【００４２】
尚、前記ＲＯＭセル５’はＮＡＮＤ型のＲＯＭセルとして動作するように構成されている。これは、通常、ＮＡＮＤ型のＲＯＭセルがＮＯＲ型のＲＯＭセルよりも集積度に優れるためであるが、本発明においては、ＮＯＲ型のＲＯＭセルで構成することもできる。
【００４３】
前記伝送ゲート６，６’は、制御信号ＣＳ０Ｎ及び該制御信号ＣＳ０Ｎが反転された制御信号ＣＳ０Ｐ、並びに制御信号ＣＳ１Ｎ及び該制御信号ＣＳ１Ｎが反転された制御信号ＣＳ１Ｐによりそれぞれ制御される。
【００４４】
前記伝送ゲート６，６’はスイッチとして作用し、ＲＯＭセル５’のデータを個別に出力することができる。このとき、ＲＯＭセル５’を構成するＲＯＭモードトランジスタＮＥ１，ＮＥ３は、伝達トランジスタＮＡ３を介してビットラインＢＩＴと連結し、ＲＯＭモードトランジスタＮＥ２，ＮＥ４は、伝達トランジスタＮＡ４を介してビットラインＢＩＴ’と連結するため、ＲＯＭセル５’の動作の場合は、ＲＯＭセル５’の動作の場合は、各ビットラインＢＩＴ，ＢＩＴ’が相互に反転された電位に維持されないが、ＳＲＡＭセル４の動作の場合は、各ビットラインＢＩＴ，ＢＩＴ’は相互に反転された電位に維持される。
【００４５】
次に、ＲＯＭセル５’の読み出し動作について説明する。ＲＯＭセル５’の読み出し動作は、この分野で公知であるが、例えば、ＲＯＭモードトランジスタＮＥ１又はＲＯＭモードトランジスタＮＥ２のデータを読み出す場合は、ＲＯＭワードラインＲ＿ＷＬ０の電位をローレベルに維持させ、ＲＯＭワードラインＲ＿ＷＬ１の電位をハイレベルに維持させる。これにより、ＲＯＭモードトランジスタＮＥ１又はＲＯＭモードトランジスタＮＥ２のデータが伝達トランジスタＮＡ３又は伝達トランジスタＮＡ４を介してビットラインＢＩＴ又はビットＢＩＴ’から読み出される。
【００４６】
また、ＲＯＭモードトランジスタＮＥ３又はＲＯＭモードトランジスタＮＥ４のデータを読み出す場合は、ＲＯＭワードラインＲ＿ＷＬ０の電位をハイレベルに維持させ、ＲＯＭワードラインＲ＿ＷＬ１の電位をローレベルに維持させる。これにより、ＲＯＭモードトランジスタＮＥ１は導通され、ＲＯＭモードトランジスタＮＥ３のデータはＲＯＭモードトランジスタＮＥ１及び伝達トランジスタＮＡ３を経てビットラインＢＩＴに伝達することができる。ＲＯＭモードトランジスタＮＥ４についても同様であり、ＲＯＭモードトランジスタＮＥ２は導通され、ＲＯＭモードトランジスタＮＥ４のデータはＲＯＭモードトランジスタＮＥ２及び伝達トランジスタＮＡ４を経てビットラインＢＩＴ’に伝達することができる。
【００４７】
また、ＳＲＡＭセル４の読み出し／書き込み動作を行うこともできるが、そのためには、ＳＲＡＭセル４に接続され、相互に反転された論理レベルを有する一対のビットラインＢＩＴ，ＢＩＴ’を必要とするため、伝送ゲート６，６’を全てオンさせて、データをＳＲＡＭセル４に書き込むか、又は、ＳＲＡＭセル４からデータを読み出す。
【００４８】
次に、本発明の第３実施形態に係る混成メモリ装置について、図４を用いて説明する。尚、図４において、第２実施形態と同じ構成要素には、同一の符号を付けて説明を省略する。
【００４９】
本第３実施形態では、第２実施形態と同様に、１つのＳＲＡＭセル４に対して２つのＲＯＭセルが動作可能なように、一対のＲＯＭモードトランジスタＮＥ１，ＮＥ２及び一対のＲＯＭモードトランジスタＮＥ３，ＮＥ４から成り、２組のＲＯＭセルを含むようにＲＯＭセル５”を構成している。
【００５０】
一方、第２実施形態とは、ビットラインＢＩＴ，ＢＩＴ’に付加して接続された伝送ゲート６，６’に制御信号ＣＳ０Ｐが共通に印加されるようになっていることが相異する。
【００５１】
かつ、複数のＲＯＭセルを選択するための複数のＲＯＭワードラインＲ＿ＷＬ０，Ｒ＿ＷＬ１があり、選択すべきＲＯＭセルにのみ、ＲＯＭワードラインＲ＿ＷＬ０又はＲＯＭワードラインＲ＿ＷＬ１を介してＲＯＭセル選択信号を印加する。
【００５２】
伝送ゲート６，６’に印加される制御信号ＣＳ０Ｎ、ＣＳ０Ｐにより、ＲＯＭセル５”のＲＯＭモードトランジスタＮＥ１，ＮＥ２が一対で動作し、ＲＯＭモードトランジスタＮＥ３，ＮＥ４が一対で動作することにより、ＲＯＭセル５”の動作が行われる。
【００５３】
従って、本第３実施形態では、第２実施形態と同様に、前記伝送ゲート６，６’でデータの伝送を制御することにより、ＳＲＡＭセル４の読み出し／書き込み動作を一層正確に行うことができる。
【００５４】
【発明の効果】
以上説明したように、本発明に係る混成メモリ装置においては、ＲＯＭ側データ伝達手段を設けて、共通のビットライン間に設けられたＳＲＡＭセルとＲＯＭセルとが相互独立して動作し得るため、従来のように、ＲＯＭセルの使用によりＳＲＡＭセルのデータが無効になることを防止し得るという効果がある。
【００５５】
また、本発明に係る混成メモリ装置を使用する任意のシステムの初期化に際して、ＲＯＭセルのデータをＳＲＡＭセルにローディングし得るという効果がある。
【００５６】
さらに、１つのＳＲＡＭセルに対して複数のＲＯＭセルを備えるように構成することにより、メモリ装置の集積度を向上し得るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る混成メモリ装置の回路図である。
【図２】図１の各部の動作タイミング図である。
【図３】本発明の第２実施形態に係る混成メモリ装置の回路図である。
【図４】本発明の第３実施形態に係る混成メモリ装置の回路図である。
【図５】従来の混成メモリ装置を示した回路図である。
【図６】図５の各部の動作タイミング図である。
【符号の説明】
３：混成メモリ装置
４：ＳＲＡＭセル
５、５’、５”：ＲＯＭセル
６、６’：伝送ゲート
【図１】
0004247510.tif 000002
【図２】
0004247510.tif 000003
【図３】
0004247510.tif 000004
【図４】
0004247510.tif 000005
【図５】
0004247510.tif 000006
【図６】
0004247510.tif 000007