(57)【特許請求の範囲】
【請求項１】
共用基板上に少なくとも２つの素子の構造を製造する方法であって、前記素子のそれぞれは、アモルファスシリコン層及び多結晶のシリコン層のいずれかを有しており、前記構造は、前記アモルファスシリコン層を有する少なくとも１つの素子を前記多結晶シリコン層を有する少なくとも１つの素子に隣接して備え、
前記共用基板上に第１及び第２のゲート線を形成するステップと、
第１の誘電層を前記第１及び第２のゲート線及び前記基板の上に、且つそれらと接触するように形成するステップと、
前記第１のゲート線の上にアモルファスシリコンから成る領域が存在し、前記第２のゲート線の上にアモルファスシリコンから成る領域が存在するように、水素付加されたアモルファスシリコン層を前記第１の誘電層の上に、且つそれと接触するように蒸着するステップと、
第２の誘電層を、前記水素付加されたアモルファスシリコン層の上に、且つそれと接触するように蒸着するステップと、
マスキング層が前記第２のゲート線を被覆せず、前記第１のゲート線を被覆するように、前記マスキング層を前記第２の誘電層の上に、且つそれと接触するように蒸着するステップと、
前記アモルファスシリコン層の少なくとも前記第２のゲート線の上に位置している領域を、レーザービームで前記アモルファスシリコン層を照射することによって結晶化するステップであって、それにより前記アモルファスシリコン層のある領域を多結晶シリコン領域に変換し、前記マスキング層は、前記第１のゲート線を被覆している前記アモルファスシリコン層の結晶化を防ぐように作用するステップと、
水素原子を前記多結晶シリコン領域に導入するステップと、
第３の誘電層を少なくとも前記アモルファスシリコン層及び前記多結晶シリコン領域の上に、且つそれらと接触するように蒸着するステップと、
吸収層を、少なくとも前記多結晶シリコン領域の上に位置している前記第３の誘電層の上に、且つそれと接触するように形成するステップと、
少なくとも前記第１及び第２のゲート線の上に位置しているフォトレジスト層を裏面リソグラフィによって形成するステップであって、前記第１及び第２のゲート線をマスクとして使用して、前記吸収層が、前記アモルファスシリコン層及び前記多結晶シリコン領域の間の透過度の差を補償するように、裏面リソグラフィのエネルギーを吸収するステップと
前記第１及び第２のゲート線の上に位置している誘電性の材料のアイランドを形成するステップであって、前記フォトレジスト層をマスクとして前記第３の誘電層をパターニングするステップと、
ドープされた導電層を前記アモルファスシリコン層及び前記多結晶シリコン領域の選択された部分の上に、且つそれらと接触するように形成するステップと、
電気的に孤立した第１及び第２の素子を製造するために、フォトリソグラフィ技法でエッチング及びパターン形成するステップであって、前記第１の素子がアモルファスシリコン層を有し、前記第２の素子が多結晶シリコン層を有し、前記第１及び第２の素子は互いに対して２乃至５０マイクロメータ離間して配置されるように前記アモルファスシリコン層及び前記多結晶シリコン領域をエッチング及びパターン形成するステップと、
を有する、共用基板上への複数素子構造製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、半導体素子の製造の分野に関し、より詳細には、互いに対して近接位置に多結晶及びアモルファス（非晶質）シリコン素子の双方を備える回路を製造する方法に関する。
【０００２】
【従来の技術】
アモルファスシリコン（ａ−Ｓｉ）は、例えばイメージセンサ、ディスプレイ等の大面積の電子装置で一般に使用される材料である。例えば、アクティブマトリックス液晶ディスプレイ（ＡＭＬＣＤ）は、２５ｃｍ×２０ｃｍ以上の大きさのガラスシート上に形成される7,000,000個以上のピクセルを含み得、そこにおいて各ピクセルは、部分的にａ−Ｓｉから形成される１つ又は複数のトランジスタを含む。同様のピクセル数を有する二次元（２−ｄ）のイメージャは、例えば、４６．５ｃｍ×３６ｃｍであり得る。ＡＭＬＣＤ及びイメージセンサ等は、ピクセルトランジスタ（単数又は複数）に加えて、しばしばドライバ、デコーダ等の関連回路を必要とする。サイズ、コスト等を削減するために、この関連回路をガラス基板上に集積することが好ましい。一般に、この関連回路は、基板上のピクセルアレイの周囲に配置される。
【０００３】
ａ−Ｓｉにおけるキャリア移動度の低さのために、ａ−Ｓｉから製造される素子が比較的低速であることはよく知られている。ａ−Ｓｉトランジスタは、ピクセル薄膜トランジスタ（ＴＦＴ）として機能するには十分な速度であるが、関連回路の十分な性能をもたらすにはあまりに低速であると考えられる。ａ−Ｓｉ素子のこの不足分に対処するために使用される１つの技法は、関連回路のために多結晶シリコン（ｐｏｌｙ−Ｓｉ）素子を使用することであった。例えば、ｐｏｌｙ−Ｓｉ  ＴＦＴは、ａ−Ｓｉ  ＴＦＴに比べて２０乃至１００倍のキャリア移動度における改善を提供し、従って素子速度を比例して増大させる。ｐｏｌｙ−Ｓｉ素子は、ａ−Ｓｉ素子と同じ基板上に形成され得、その処理ステップは２つの異なる材料間で互換である。
【０００４】
しかし、ａ−Ｓｉ素子がｐｏｌｙ−Ｓｉ素子に比べて、幾つかの利点を提供することもまた周知である。ｐｏｌｙ−Ｓｉ  ＴＦＴは同様のａ−Ｓｉ素子よりも、例えば２桁以上高いリーク電流を有し、これは二次元の画像形成アレイ等への適用には望ましくない。従って、単一のアレイ内でａ−Ｓｉ及びｐｏｌｙ−Ｓｉ素子の双方の好ましい特性を利用することが好ましい。共用基板上にａ−Ｓｉ及びｐｏｌｙ−Ｓｉ素子の双方を備える構造を、ここではハイブリッド（混成）構造と呼ぶ。
【０００５】
ｐｏｌｙ−Ｓｉ  ＴＦＴをａ−Ｓｉ  ＴＦＴとの共用基板上に形成するために当該技術で開示されている１つの方法は、レーザー結晶化と称される。レーザー結晶化には、多数の実施の形態が存在する。それらの実施の形態の１つでは、ＳｉＯ2ゲート絶縁膜が、ゲート電極として機能する高濃度でドープされた（不純物を加えられた）単一結晶シリコン基板を覆う。１枚のａ−Ｓｉ薄膜が次に、化学気相成長（ＣＶＤ）によって、ＳｉＯ2薄膜上に蒸着される。ａ−Ｓｉ薄膜は次に、エキシマ（励起２原子分子）レーザーによるアニールにより結晶化され、水素中で、更にアニールすることにより水素付加される。この構造の最上部にパターン形成されるアルミニウムは、電気接点を提供する。
【０００６】
レーザー結晶化のための周知の技法は、幾つかの不利な点を有する。例えば、ｐｏｌｙ−Ｓｉ素子は、基板の周辺部に、従ってａ−Ｓｉ素子から比較的離れて形成されるのが当然であると一般に考えられてきた。このような例では、わずかなマスキングが必要とされるか、又はマスキングは一切必要とされない。そして、マスクが必要とされる場合でも、結晶化処理の間、ａ−Ｓｉ素子をレーザーから保護するシャドーマスクで十分である。しかし、高性能アレイのための最近のピクセル設計は、ｐｏｌｙ−Ｓｉ及びａ−Ｓｉ素子を互いに対して、例えば１端部から隣接端部まで約５μｍ以下と、非常に近接位置に含む。これは、ｐｏｌｙ−Ｓｉとａ−Ｓｉ素子との間の離間距離が、約３ｍｍに設計されている現行の工程では不可能である。素子間のこの近接した離間をもたらすために、新しい技法及び構造が必要である。
【０００７】
【発明が解決しようとする課題】
本発明は、上述の不利な点を克服する新しい工程及び構造である。特に、元来ａ−Ｓｉ層であった部分から形成されるｐｏｌｙ−Ｓｉ導電領域を有するＴＦＴ等の素子を形成するための新しい工程が発見された。更に、この工程及び関連する構造は、ａ−Ｓｉ及びｐｏｌｙ−Ｓｉ素子を共用基板上に２乃至５０μｍの間隔で形成するのに理想的に適している。既存技法に対して最小限の追加処理が必要とされ、全ての追加ステップ及び材料は、既存の製造工程と互換性を持つ。
【０００８】
【課題を解決するための手段】
本発明の例示的な工程は、ガラス等の基板上への金属ゲート線の形成から始まる。誘電層がゲート金属及び基板の上に蒸着され、ａ−Ｓｉ層が誘電層上に蒸着される。酸化物絶縁層が、ａ−Ｓｉ層上に蒸着され、最後に、ここでは補償層又は吸収層と称されるａ−Ｓｉ層が、酸化物層に付着される。このａ−Ｓｉ補償層の厚さは、製造されている素子のチャネル等の導電領域を形成するために用いられる裏面リソグラフィ処理で使用される紫外線（ＵＶ）放射の改善された吸収をもたらすように選択される。次に裏面リソグラフィが実行され、ドープされた又は真性のシリコン層がその構造上に付着される。このシリコンが真性である場合、所望の構造を得るために、その後ドーピングが実行される。次に、ギャップ（間隙）及び接触金属が形成され、素子が完成する。
【０００９】
更に、ｐｏｌｙ−Ｓｉ素子をａ−Ｓｉ素子の近接位置に形成することが必要とされるならば、以下の追加ステップが使用され得る。第一に、窒化ケイ素等の窒化物層が、ａ−Ｓｉであり続ける素子が形成される予定の領域上に付着される。また次に、チタンタングステン（ＴｉＷ）合金の層が、ａ−Ｓｉであり続ける素子が形成される予定の領域上に形成される。このＴｉＷ層は窒化物層と共に、ａ−Ｓｉであり続ける素子が形成される予定の領域をレーザー結晶化の間保護するために光学マスクとして作用する。かなりの部分において、ｐｏｌｙ−Ｓｉ及びａ−Ｓｉ素子を２乃至５０μｍほどの短い離間距離で形成することを可能にするのは、このマスクの有効性及びその位置をフォトリソグラフィによって画定する能力である。
【００１０】
レーザー結晶化に続いて、ＴｉＷ層は除去される。この構造は次に、レーザー結晶化の間の脱水素化を補償するために再度水素付加される。ａ−Ｓｉ素子となる予定の領域上の窒化物層は、ａ−Ｓｉ層を水素付加処理から保護するように作用する。その後、工程処理は、前述のように続けられる。
【００１１】
従って、本発明及び本発明の様々な実施の形態は、それらに限定はされないが、本明細書で更に詳細に記載されるような素子間の間隔の大幅な削減、及び既存工程への簡単な統合等を含む多数の利点を提供する。
【００１２】
本発明及び本発明に付随する利点の多くに関するより完全な評価は、以下の詳細な説明及び添付の図面を参照することによって容易に得られ、また理解されるであろう。添付の図面では、異なる図で同様の参照番号が同様の構成要素を示す。図面は一定の縮尺ではない。
【００１３】
【発明の実施の形態】
以下の詳細な説明では、流量、温度、層の厚さ等の数値範囲が、記載されている実施の形態の様々な態様のために提供される。これらの列挙される範囲は、例としてのみ取り扱われるべきであり、本件の請求項の範囲を制限する意図はない。更に、多数の材料が、例えば基板、誘電層と絶縁層、金属配線等の実施の形態の様々な態様に適していると確認されている。これらの列挙される材料もまた、例として取り扱われるべきであり、本件の請求項の範囲を制限する意図はない。
【００１４】
用語の問題として、本件でａ−Ｓｉ素子と言及する場合には、その素子の少なくとも導電部が実質上ａ−Ｓｉから形成されている素子を含む。チャネル領域が実質的にａ−Ｓｉから形成されているＴＦＴは、ａ−Ｓｉ素子の一例である。他の例は、素子の少なくとも１つの導電領域がａ−Ｓｉである薄膜コンデンサ、バラクタ、抵抗器等を含む。同様に、本件でｐｏｌｙ−Ｓｉ素子と言及する場合には、その素子の少なくとも導電部が実質上ｐｏｌｙ−Ｓｉから形成されている素子を含む。チャネル領域が実質的にｐｏｌｙ−Ｓｉから形成されているＴＦＴは、ｐｏｌｙ−Ｓｉ素子の一例である。また更に、本件で用いられる素子（デバイス）は、限定はされないが、トランジスタ、薄膜コンデンサ、バラクタ、抵抗器、及び他の素子を含む。最後に、本件で使用される導電層又は導電材料等の導電という用語の意味する範囲は半導体を含むが、所定の用途では金属等の更なる材料を含み得る。
【００１５】
図１を参照すると、本発明の実施の一形態に従って近接離間された２つのＴＦＴを共用基板上に形成するための工程１０の原理的ステップを示すフローチャートが示されている。図１に示される様々なステップは、図２から１０に示される同一物の製造工程における様々なステップでの構造の状態に対応する。従って、図１と図２から１０とが適切な箇所で相互に参照される。
【００１６】
工程１０は、ステップ１２（図１）で、洗浄され適切に準備された基板４０の上にＣｒＭｏ又は他の適切な材料等の導電金属から成る導電領域、即ちゲート線４２及び４４（図２）を形成することから開始される。基板４０は、コーニング社（Corning）の7059、又は特定の用途に応じて、次に記載される裏面リソグラフィで使用されるタイプの紫外線放射を透過する同様の材料等であり得る。次に誘電層４６が、ステップ１４で構造上に蒸着され、ゲート線４２及び４４を被覆する。誘電層４６は、ＳｉＮ等の材料の単一層であっても、例えばＳｉＮとＳｉＯ2等の複数のサブレイヤから形成されてもよい。後者の場合、ＳｉＮサブレイヤ４８が、約３５０℃でゲート線４２、４４、及び基板４０上にプラズマ化学気相成長（ＰＥＣＶＤ）によって蒸着される。ＳｉＯ2サブレイヤ５０も同様に、約３５０℃でＰＥＣＶＤによって、ＳｉＮ層４８上に蒸着される。場合によっては、層４６は必要に応じて誘電層ではなく、絶縁層であってもよい。
【００１７】
ステップ１６では、例えば、水素付加されたアモルファスシリコン（ａ−Ｓｉ：Ｈ）等の半導体材料から成る層５２が、誘電層４６の上に蒸着される。ａ−Ｓｉ：Ｈの場合、層５２は約２７５℃でＰＥＣＶＤによって形成される。しかし、結果として生成される素子の用途に応じて、他の材料がシリコンの代用にされてもよいことに留意することが重要である。例えば、ガリウムヒ素（ＧａＡｓ）、ゲルマニウムシリコン（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、純性ゲルマニウム等が、アモルファス状態で蒸着され、１つ又は複数の多結晶材料から成る領域を作り出すために原位置で局所的に結晶化されてもよい。他の半導体材料のための選択基準及び蒸着技法は、当該技術において周知であり、本件ではこれ以上説明しない。
【００１８】
ステップ１８では、誘電層５４がａ−Ｓｉ：Ｈ層５２上に蒸着される。層５４を形成する材料は、低リーク電流の素子を提供するためにＳｉＮ等の窒化物であることが好ましい。
【００１９】
ステップ２０では、マスキング層５６が誘電層５４上に蒸着される。このマスキング層の役割は、ａ−Ｓｉ素子のチャネルになる層５２の領域をレーザー結晶化処理の間、レーザー光から保護することである。この材料は、構造の完全性（integrity）（温度、材料等）と一致した状況下で蒸着されなければならない。また、層５６は以下でより詳細に記載されるようにパターン形成されるため、この層は処理中に選択的にエッチングされ得る材料から構成されなければならない。最後に、層５６はその層の下の領域を、層５２の一部を結晶化させるために使用される放射光から保護しなければならない。Ｃｒ又はＡｌ等の少なくともマスキング層として十分に機能することが可能な他の多くの材料又はそれらの組合せが存在し得るが、チタン及びタングステンの合金（ＴｉＷ）がこの目的に非常によく適うことが確認された。しかし、層５２の領域を保護するために層５６が層５４と組み合わせられると非常によく作用することが確認された。従って、例えば、層５６であるＴｉＷを層５４であるＳｉＮと共に使用すること、又は同様にＡｌを層５６として層５４であるＳｉＮと共に使用すること等は有利である。従って、層５６がＴｉＷである場合には、それは例えば室温で直流マグネトロンスパッタリング装置等を使用してスパッタリングすることによって蒸着され得る。１０００Å（オングストローム）の厚さのＴｉＷ層が、層５６の必要な機能を提供することが確認された。結果として生じる構造は、本質的に図３に示されるとおりである。
【００２０】
ここで、この形成途中の構造を３つの領域に分割することは、読者の理解の助けとなるであろう。第一の領域は、ａ−Ｓｉ素子が形成されるであろう領域５８である。第二の領域は、ｐｏｌｙ−Ｓｉ素子が形成されるであろう領域６０である。そして、第三の領域は第一及び第二の領域の外側の領域６１である。
【００２１】
ステップ２２では、誘電層５４及びマスキング層５６が、第一の領域以外の全ての領域から除去される。これは、フォトレジスト層（図示せず）を層５６上に蒸着し、当該技術では周知であるようにそれを露光し、現像することによって達成される。Ｈ2Ｏ2内でのエッチングは、ＴｉＷ層５６の所望の部分を除去し、ＳｉＮ層５４で停止する。ＳｉＮ層５４の所望の部分は次に、緩衝ＨＦエッチングにより除去される。しかし、緩衝ＨＦはａ−Ｓｉ層５２をエッチングしないため、ａ−Ｓｉ層は層５４及び５６のエッチングに影響されないままである。工程におけるこの時点での結果として生じる構造は、図４に示されるとおりである。
【００２２】
ステップ２４では、領域６０内のａ−Ｓｉ：Ｈ層５２の領域が、ｐｏｌｙ‐Ｓｉ  ＴＦＴのチャネルを形成するために結晶化されるであろう。この結晶化は、レーザー光を結晶化されるべき領域に方向付けることによって達成される。通常、ガウス分布を示す出力を伴うパルス紫外線（ＵＶ）エキシマレーザーが約１０ナノ秒のパルス幅で使用される。レーザービームは、正方形の輪郭（断面）を持つビーム(square profiled beam)を生成するビームホモジナイザに方向付けられる。工程におけるこの時点で、図５に示される構造は、真空室内のｘ−ｙステッパ上に保持される。レーザービームは、層５２の所望の領域に入射されるように真空室内の窓を通して方向付けられる。ｘ−ｙステッパは、形成されるべきあらゆる追加の素子を基板４０上に形成するためにレーザービームが構造上を掃照するように、必要に応じて基板４０を移動させる。重要なことには、領域５８にのみ配置されるようにパターン形成されるマスキング層５６は、その下のａ−Ｓｉ：Ｈ層５２をレーザー結晶化処理から保護するであろう。これは、領域５８内でのａ−Ｓｉ  ＴＦＴの形成を可能にするであろう。
【００２３】
層５２の上部表面上へのレーザービームの第一のパルスは、約１５０ｍＪ／ｃｍ2のエネルギーを有する。この第一のパルスに続き、ｘ−ｙステッパは構造を少量移動させる。約１５０ｍＪ／ｃｍ2の第二のパルスが、層５２の上部表面に印加される。少量とは、第二のパルスにより照射される層５２の表面積が、第一のパルスにより照射される層５２の表面積と約９５％重複するように、構造を移動することを意味する。この処理は、少なくとも領域６０内の層５２全体を照射するために必要なだけ続けられる。この処理は次に、約３００ｍＪ／ｃｍ2のレーザービームパルスエネルギーで、再び層５２上で繰り返される。少なくとも約３５０ｍＪ／ｃｍ2又はそれ以上のレーザービームパルスエネルギーによる構造上への最後の照射が、層５２の多結晶領域６４を生成する。領域６４内の平均粒径（グレインサイズ）は、横方向で１０００ｎｍを超える。
【００２４】
当業者には明白であるように、他のレーザー結晶化技法及び装置が、本発明の精神及び範囲から逸脱することなく使用されることが可能である。
【００２５】
端部から端部まで約２乃至５０μｍであり得る領域５８と６０との近接さのために、マスキング層５６には、層５２の領域５８内の部分をあらゆるレーザーエネルギーから完全に隔離することが必要とされる。このことにより、層５２は２つの領域に効果的に分割される。領域６２は基本的に蒸着されたままのａ−Ｓｉ：Ｈから成る。領域６４は、ｐｏｌｙ−Ｓｉ（即ち結晶化されたａ−Ｓｉ）である。
【００２６】
言及されたように、層５６の目的はレーザー結晶化処理の間、マスクとして作用することである。工程におけるこの時点では、レーザー結晶化は既に実行されており、従って層５６は完全に構造から除去され得る。厳密に必要とされるわけではないが、この構造の除去は好ましいため、除去は図１のステップ２６で示される。
【００２７】
レーザー結晶化処理の１つの結果は、層５２内の水素が結晶化された領域から除去されることである。再度の水素付加が、ｐｏｌｙ−Ｓｉ  ＴＦＴから最適な素子性能を得るために、結晶化された領域に誘起された欠陥を不活性化するために必要とされる。この再度の水素付加は、図１のステップ２８で示される。再度の水素付加は、例えば、構造を水素プラズマ中に配置し、約２５０℃で約２０分間加熱することによって達成され得る。また、他の水素再付加技法が用いられてもよい。
【００２８】
層５２の結晶化された領域を再度水素付加するために使用される水素プラズマは、露出されたａ−Ｓｉをエッチングするであろう。従って、層５２から成る領域６２は再度水素付加するためのプラズマから保護されるべきことが重要である。従って、マスキング層５６により適切にパターン形成されている層５４は、プラズマによるエッチングから領域６２を保護するためにマスクとして使用される。結果として生じる構造は、図６に示される。
【００２９】
ステップ２８での再度の水素付加処理に続いて、誘電層６６が、ステップ３０で構造の少なくとも一部の上に蒸着される。誘電層６６は、少なくとも層５２の結晶化された領域６４上に蒸着され、従ってその部分と物理的に接触する。従って、誘電層６６は、領域６０に形成されるはずのｐｏｌｙ−Ｓｉ素子の低いしきい値を維持するために、ＳｉＯ2等の酸化物材料であることが好ましい。酸化物層は、２５０℃でプラズマ化学気相成長（ＰＥＣＶＤ）によって蒸着され得る。この層の厚さは、約２００ｎｍである。
【００３０】
ステップ３２では、吸収層６８が構造上に蒸着され、領域６０内のこの層を残すためにパターン形成され、エッチングされてもよい。層６８は、本明細書に更に詳述されるように、ｐｏｌｙ−Ｓｉ  ＴＦＴのチャネルのリソグラフィによる形成で使用される紫外線放射の幾らかを吸収するであろう。吸収層６８は、紫外線放射を吸収する多数の異なる材料の１つ又は複数から形成され得る。製造工程を単純化するために、層６８はａ−Ｓｉから形成されてもよい。しかし、層６８を形成し得る他の材料は、Ｇｅ、ＳｉＧｅ、ＳｉＣ等を含む。製造工程におけるこの時点での構造は、図７に示される。
【００３１】
ステップ３４では、裏面リソグラフィが、領域５８内のａ−Ｓｉ  ＴＦＴ及び領域６０内のｐｏｌｙ−Ｓｉ  ＴＦＴから成る個別チャネルを形成するために実行される。まず最初に、紫外線で硬化可能なフォトレジスト層（図示せず）が、構造上に蒸着される。基板４０は紫外線を透過し、ここまでに蒸着された材料の層は、紫外線を通さないゲート金属４２及び４４を除き全て、多かれ少なかれ同様である。紫外線は下から基板４０を介し、蒸着された複数層を介して向けられ、フォトレジストに突き当たり、ゲート金属４２及び４４によって遮断される部分を除いたフォトレジストに照射される。フォトレジストの紫外線に照射された部分は現像される。パターン形成されたフォトレジストは、吸収層６８、誘電層６６、及び誘電層５４をエッチングするためにマスクとして使用される。
【００３２】
ａ−Ｓｉ：Ｈ領域６２は本質的に蒸着されたままに残す一方で、領域６４内にｐｏｌｙ−Ｓｉ材料を形成することによる１つの結果は、ｐｏｌｙ−Ｓｉがａ−Ｓｉ：Ｈよりも紫外線を透過するということである。従って、ステップ３４での裏面リソグラフィのための適切な露光時間は、領域５８と６０とでは異なるであろう。特に、領域５８のための露光時間は、領域６０のための露光時間よりも長いであろう。一方で、領域５８に適する露光時間が用いられるならば、領域６４内のフォトレジストは、領域６２内のフォトレジストより多くの紫外線エネルギーを吸収するであろう。このことによる原則的な結果は、屈折及び露光過多に起因して領域６０内のチャネル構造が細くなることである。この結果が、チャネルの全長が５乃至１０マイクロメータである場合には重要である２μｍ程度のチャネル幅の削減をもたらし得ることが確認された。その一方で、領域６０に適した露光時間が用いられるならば、領域５８内のフォトレジストは過少露光され、その後形成されるチャネルは十分には画定されないであろう。
【００３３】
ａ−Ｓｉ：Ｈ及びｐｏｌｙ−Ｓｉの間の透過度の差を補償するために、吸収層６８が、誘電層６６の上、且つフォトレジストの下で用いられ得る。言及されたように、層６８はＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ等を含む多数の選択肢から選択される１つ又は複数の材料から形成され得る。ａ−Ｓｉの材料が、用いられる蒸着処理に明らかに適合するという理由から、層６８はａ−Ｓｉから形成されるのが好ましい。層６８の吸収の程度は、この層の成分及びその厚さに依存するであろう。上述の実施の形態に適応する層６８の目標厚さは、５０乃至１００ｎｍである。この時点での構造は、実質的に図８に示されるとおりである。
【００３４】
ステップ３６では、ａ−Ｓｉ：Ｈから成る層７０が、２つのＴＦＴのためのソース及びドレイン電極を形成する構造の上に付着される。適切な場合には、層７０が、層６２及び６４への直接ドーピングに取り替えられてもよい。後者の場合、例えば注入、レーザードーピング等の多数のドーピング技法の内の１つが用いられ得る。工程におけるこの時点での構造は、図９に示されるとおりである。
【００３５】
ステップ３８では、２つのＴＦＴのソース及びドレインのためのコンタクト（接触）を形成するはずの、例えばＴｉＷ／Ａｌから成る導電層（図示せず）が、ａ−Ｓｉ層７０上に蒸着される。導電層は、ソース及びドレインコンタクト７２を形成するために、標準リソグラフィ及び湿式エッチング（又は他の同様の処理）によってエッチングされる。ａ−Ｓｉ層７０、層６８の部分、及び層５２の部分もまた、上述のリソグラフィ及びエッチング処理によってエッチングされる。従って図１０に示されるように、孤立したａ−Ｓｉ：Ｈチャネル７４が、完成したａ−Ｓｉ  ＴＦＴ７６にもたらされ、孤立したｐｏｌｙ−Ｓｉチャネル７８が、完成したｐｏｌｙ−Ｓｉ  ＴＦＴ８０にもたらされる。適切な接点が形成され、素子を完成するためにパッシベーション層（図示せず）が最終的に構造上に蒸着されるであろう。
【００３６】
上述されたのは、２つの隣接するＴＦＴを２乃至５０μｍ程度、例えば２乃至５μｍの小ささの端部から端部までの間隔で製造するための工程及び支持構造である。前述の記載から明白な多数の変形が存在することは理解されるであろう。
【００３７】
例えば、上述の工程が、ＴＦＴ７６の形成の代わりに、図１１に示されるａ−Ｓｉ抵抗器８４等の他のａ−Ｓｉを基礎とする素子を製造するように変更されてもよい。工程１０のステップは、先ずゲート線４２なしに素子８４を形成することによって変更される。その代わりに、層５２は、素子８４が形成されるであろう領域内の誘電層４６の上に直接、且つそれと接触するように形成される。誘電層５４及び６６は、前述のとおりに蒸着される。裏面リソグラフィ処理で使用される紫外線放射を吸収するために、吸収層６８が、この場合は誘電層６６上に形成されてもよい。接触層７２は次に、ドープされた層７０を素子８４に形成することなく（又は形成された場合には、素子から除去して）、ａ−Ｓｉ層５２の上に、且つそれと接触するように蒸着される。
【００３８】
ギャップが、少なくとも接触層７２と吸収層６８とを電気的に孤立した第１及び第２の領域に分割するように形成され、それらの間にはａ−Ｓｉ層５２を介する導電パスが存在する。このようにａ−Ｓｉ抵抗器が、共用基板上にｐｏｌｙ−Ｓｉ  ＴＦＴと共に、２乃至５０マイクロメータの間隔で形成されてもよい。都合のよいことに、このａ−Ｓｉはこの素子に高抵抗率を提供する。当然、他のａ−Ｓｉ素子が、同様に形成されてもよい。
【００３９】
同様に、ＴＦＴ以外の素子が、ａ−Ｓｉ素子と共用する基板上のｐｏｌｙ−Ｓｉから形成されてもよい。例えば、図１２に示されるのは、共用基板上に形成されたバラクタ８８であり、その端部からａ−Ｓｉ  ＴＦＴ７６の端部まで２乃至５０マイクロメータの範囲内である。この例では、ａ−Ｓｉ  ＴＦＴ７６が、前述のとおりに形成される。複数のステーション(station)８６ａ、８６ｂ、８６ｃ、８６ｄ等が、層５２の結晶化された領域６４上に形成される。各ステーションは、単一の大型の接触線９０上に形成された誘電体６６、吸収層６８、及び接触層７２から成る。ギャップが接触層７２を各ステーション上で第１及び第２の領域に分離し、この素子のキャパシタンスは、孤立したステーションの１つ又は複数を選択的に接触させることによって選択され得る。この構成の利点は、高速な交流応答時間を有するバラクタが得られることである。
【００４０】
最後に、ＴＦＴが上述の記載の焦点であったが、本発明は、そのどちらの素子もＴＦＴでなくても、共通基板を共用し、互いに対して２乃至５０マイクロメータの間隔で形成される素子であり得るか、又はそれらの素子を作り出し得ることは明らかであろう。従って、上述の記載は、例示としてのみ読まれるべきであり、特に指示されている場合及び箇所を除き、本発明の請求項の範囲を制限するべきものではない。
【図面の簡単な説明】
【図１】近接離間されたａ−Ｓｉ及びｐｏｌｙ−Ｓｉ  ＴＦＴを共用基板上に製造するための原理的なステップを示すフローチャートである。
【図２】素子形成工程の初期段階における、共用基板上に形成途中の２つの素子の断面図である。
【図３】素子形成工程の中間段階における、共用基板上に形成途中の２つの素子の断面図である。
【図４】素子形成工程の別の中間段階における、共用基板上に形成途中の２つの素子の断面図である。
【図５】素子形成工程のまた別の中間段階における、共用基板上に形成途中の２つの素子の断面図である。
【図６】素子形成工程の更に別の中間段階における、共用基板上に形成途中の２つの素子の断面図である。
【図７】素子形成工程のまた更に別の中間段階における、共用基板上に形成途中の２つの素子の断面図である。
【図８】素子形成工程のまた更に別の中間段階における、共用基板上に形成途中の２つの素子の断面図である。
【図９】素子形成工程のまた更に別の中間段階における、共用基板上に形成途中の２つの素子の断面図である。
【図１０】本発明の実施の一形態の共用基板上に形成された２つの完成した素子の断面図である。
【図１１】本発明の他の実施の一形態の断面図である。
【図１２】本発明の更に別の実施の一形態の断面図である。
【符号の説明】
４０    共用基板
４２、４４    ゲート線
４６、６６    誘電層
５２    アモルファスシリコン層
５６    マスキング層
６４    多結晶領域
６８    吸収層
７２    接触層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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