(57)【特許請求の範囲】
【請求項１】
多結晶の窒化チタン層を含む単層構造あるいは積層構造の下部電極をスパッタ法により形成し、
前記窒化チタン層の表面を、希ガスのイオンによりスパッタして平滑化し、
前記下部電極の表面上に誘電体膜を形成し、
前記誘電体膜上に上部電極を形成する
キャパシタ素子の製造方法。
【請求項２】
請求項１に記載のキャパシタの製造方法であって、
前記希ガスはアルゴンである
キャパシタ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体装置等に適用されるキャパシタ素子及びその製造方法に関し、より詳しくは、高誘電率膜からなるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）型キャパシタ素子及びその製造方法の全般に関する。
特に、本発明は、耐圧やリーク電流などの優れた電気特性を有し、かつ高精度の誘電体キャパシタ素子の搭載が必要とされる、バイポーラトランジスタ素子等から構成される、アナログ・デジタル回路機能を有するＢｉーＣＭＯＳ半導体集積装置、或いはＤＲＡＭをはじめとしたメモリセルの搭載を必要とする半導体集積装置、が中心となる技術分野である。
また、本発明の一部の技術には、ＧａＡｓ基板等に回路形成されている高周波回路集積装置等の半導体装置構造とその製造方法に係わる技術領域も含むものとする。
【０００２】
【従来の技術】
近年、半導体デバイスを中心とする電子デバイスの進歩は著しく、それに伴って各構成素子、要素に対する要求も次第に過酷なものとなってきている。こうした中、受動素子として機能するキャパシタ素子も、高集積化、高容量化の研究が進められている。
【０００３】
キャパシタ素子の高集積化、高容量化技術としては、従来から用いられている、Ｓｉ3 Ｎ4 、プラズマＳｉＮ等の誘電体膜材料に代わり、誘電率の高い例えばＴａ2 Ｏ5 （五酸化タンタル）等の遷移金属酸化物を代表とする高誘電体材料が用いられる。また、キャパシタ素子の構成も、ＭＩＳ型（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｉｌｉｃｏｎ）キャパシタに代わり、ＭＩＭ型（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタが用いられる。
【０００４】
ＭＩＭ型キャパシタの下部電極及び上部電極は、スパッタ法、蒸着法、ＭＯＣＶＤ法等により形成される。遷移金属酸化物を代表とする高誘電体材料の誘電体膜は、（1)減圧熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、（2)スパッタ法、或いは蒸着法、（3)プラズマＣＶＤ法、等の方法で形成される。
上述した誘電体膜の形成方法は、キャパシタ素子の性能や用途に応じて、成膜方法が違うため、下部電極材料（金属系材料）とその形成方法も、誘電体膜の形成方法によって以下のように選択される。
【０００５】
（1)  減圧熱ＣＶＤ法により成膜される誘電体膜の場合は、高温下で誘電体膜と下部電極層が接すると、その界面に誘電体膜成膜時の反応酸素ガスや誘電体膜に含まれる酸素と下部電極層との反応により、誘電体膜の膜質の劣化（酸素欠損等）の問題がある。この問題を回避するために、下部電極層と誘電体膜とのバリア層として、ＴｉＮ、ＴｉＯ、ＷＮ、ＷＯ、ＴａＮ、ＴａＯ、等の比較的反応し難い窒化物、酸化物の高融点金属を積層する方法が用いられる。
また、近年においては、誘電体膜成膜時に誘電体膜との接する界面に酸化物等を形成しない材料、Ａｕ、Ａｇ、およびＰｔ（白金）を代表とする白金族金属（Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ）が下部電極として用いられる。
或いは、僅かに酸化物等が形成される場合には、該酸化物等が導電性を有する材料として、Ｐｔ（白金）を代表とする白金族金属（Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ）の酸化物材料が下部電極層と誘電体膜とのバリア層として用いられている。バリア層に関しては、電極層の一部として用いても構わない。
【０００６】
（2)  スパッタ法、或いは蒸着法により成膜される誘電体膜の場合は、良質な膜が得られないことから、成膜後にＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）による高温の熱処理が必要となるため、上述した下部電極の材料を用いることとなる。
【０００７】
（3)  プラズマＣＶＤ法により成膜される誘電体膜の場合は、低温の成膜が可能であり、比較的良質な膜が得られることから、高温の熱処理を必要とせず、誘電体膜成膜時に誘電体膜との接する界面の反応が起こり難い。
よって、下部電極材料としても、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ等の低融点金属材料、或いは下部電極層と誘電体膜とのバリア層として、該低融点金属材料の上に高融点金属材料を積層する方法が用いられる。
【０００８】
上述したこれらの、下部電極材料と誘電体膜材料の組み合わせによって、下部電極と誘電体膜との接する界面に反応層を生成しない良質な誘電体膜の形成が可能となる。
【０００９】
ところが、上述したこれらの、ＭＩＭ型キャパシタ素子の製造方法によらず共通した問題がある。半導体装置に用いられるＭＩＭ型キャパシタ素子の下部電極、或いは上部電極に用いられる金属系材料を、スパッタ法、蒸着法、ＭＯＣＶＤ法等で形成した場合、得られる膜は、一般的に多結晶構造で構成される。その表面は、かなり凹凸が生じる。即ち、下部電極層と誘電体膜との接触する界面においては、結晶粒形状、或いはヒロックを代表とする凹凸が存在する。
【００１０】
また、これらは、金属系材料によって表面の凹凸の形や大きさ（結晶粒形状）が異なる。それは以下の理由から説明できる。
融点をＴｍ（℃）、再結晶温度をＴｒ（〜１／３Ｔｍ）、表面自己拡散温度をＴｓｄ（〜１／１０Ｔｍ）とした場合、膜の構造と下部電極形成時の基板温度Ｔとの関係は以下のような傾向を示す。
【００１１】
（1)  Ｔｍ＞Ｔ＞Ｔｒ
Ｔは再結晶温度Ｔｒ以上であるため、結晶粒は成長し石垣状の大きな結晶粒となる。
（2)  Ｔｒ＞Ｔ＞Ｔｓｄ
Ｔは再結晶温度Ｔｒ以下であるため、結晶粒の成長は妨げらせるが、表面拡散温度Ｔｓｄ以上であるため、膜は縦方向に長い結晶、即ち柱状結晶粒となる。
（3)  Ｔ＜Ｔｓｄ
Ｔは表面拡散温度Ｔｓｄ以下であるため、結晶粒界の形成が不十分となり、膜は針状となる。
【００１２】
例えば高融点金属材料のＴｉＮでは、再結晶温度が約１０００℃であり、３００〜５００℃程度の基板温度で成膜すると一本一本の結晶粒が細かい柱状の結晶粒形状をなし、且つ表面に激しい凹凸が存在する（図２０参照）。
また、低融点金属材料のＡｌでは、再結晶温度が約１５０℃であり、２００〜３００℃程度の基板温度で成膜すると通常の方法では石垣状の結晶粒形状となるが、これも表面に凹凸が存在する（図２１参照）。加えて、ＴｉＮを誘電体膜とのバリア層として用いた場合は、下部電極層との積層構造になるため、より一層の凹凸が強調される（図２２参照）。
また、下部電極層形成時の成膜条件やストレス等により、ヒロックが形成され、金属系材料によって程度は異なるものの、これも同様に表面凹凸の原因となる（図示せず）。
【００１３】
従って、上述したこれらの金属系材料をスパッタ法等で形成して得た下部電極層と、その上の誘電体膜と、上部電極層とで構成したキャパシタ素子を機能させると、リーク電流が増加する。即ち、図２０、図２１、図２２に示す如く、下部電極１の結晶粒形状、或いはヒロックを代表とする凹凸の激しい表面（下部電極表面）上に誘電体膜が形成されると、図２３Ａ、図２４Ａに示すとおり、誘電体膜２が下部電極１表面の凹凸に反映して不均一に堆積されるため、電界集中によりリーク電流が増加する。特に、下部電極１表面の結晶粒３と結晶粒３の境界（結晶粒界）においては、個々に結晶粒形状が異なるため場所によって急峻な溝４が存在し、この下部電極１表面上に誘電体膜２を形成すると結晶粒界に誘電体膜２が不均一に堆積されてしまう。
【００１４】
例えば、下部電極に高融点金属材料のＴｉＮを用い、誘電体膜としてＴａ2 Ｏ5 を用い、上部電極としてＴｉＮを用いた場合のキャパシタ素子のリーク電流特性を図１９の曲線ｂに示す。この図１９から、このような構成のキャパシタ素子は明らかに実用に耐えないリーク電流を有していることが判る。
【００１５】
【発明が解決しようとする課題】
上述した従来のキャパシタ素子、より詳しくは高誘電率膜からなるＭＩＭ型キャパシタ素子においては、次のような問題を有している。
（1)  下部電極の結晶粒形状、或いはヒロックを代表とした表面の凹凸は、ＭＩＭ型キャパシタ素子の製造方法によらず、図２３Ａ、図２４Ａに示すように、結晶粒形状が柱状、或いは石垣状等の如何なる結晶粒形状を示していても、表面の凹凸は存在する。その表面の凹凸の影響によって誘電体膜２が不均一に堆積されるため、容量低下、リーク電流の増加、膜質の均質性劣化等、キャパシタ素子特性に著しい低下を伴う。これらの問題は、下部電極１に金属系材料を用いたときの共通したものであって、誘電体膜２を均一に堆積するためには、下部電極１の誘電体膜２と接する界面が、より平坦であることが望ましい。
（2)  さらに、半導体装置にキャパシタ素子を組み込んだ場合、高集積化、高容量化に伴う誘電体膜２が薄膜になればなる程、図２３Ａ〜Ｃ、図２４Ａ〜Ｃに示すように、下部電極１表面の結晶粒形状、或いはヒロックを代表とした表面の凹凸の影響によって、誘電体膜２が不均一に堆積され易く、より顕著になる。即ち、容量低下、リーク電流の増加、膜質の均質性劣化等、キャパシタ素子特性に著しい低下を伴うため、それらの特性を維持しながらの高集積化は、ＭＩＭ型キャパシタ素子の製造方法によらず共通した課題であり、現在、その限界が顕在化してきている。
【００１６】
本発明は、上述の点に鑑み、下部電極の結晶粒形状、或いはヒロックを代表とした表面の凹凸に起因する容量低下、リーク電流の増加、膜質の均質性劣化がないキャパシタ素子及びその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明に係るキャパシタ素子は、下部電極、誘電体膜及び上部電極から成り、下部電極が単層構造、或いは積層構造を有し、下部電極の少なくとも一層は、表面処理された多結晶構造からなる金属材料を有し、かつ結晶粒形状が針状結晶、柱状結晶、石垣状結晶の何れかの形態を有している。
【００１８】
下部電極の少なくとも一層において、金属、或いは金属元素の組成をもつ化合物、或いは一部表面が金属化合物で堆積された表面では、多結晶構造を有して凹凸形状になっている。この表面が、表面処理によって平坦化されるので、下部電極上に形成される誘電体膜の膜厚が均一になり、リーク電流の低減、高容量化、誘電体膜質の均質化が図れる。
【００１９】
本発明に係るキャパシタ素子は、下部電極、誘電体膜及び上部電極から成り、下部電極の誘電体膜と接する表面が、該表面を構成している材料自体を加工して平坦化された構成とする。
【００２０】
金属、或いは金属元素の組成をもつ化合物、或いは一部表面が金属化合物で堆積された下部電極では、表面が多結晶構造を有して凹凸形状になっている。この表面が、表面を構成している材料自体を加工して平坦化されるので、下部電極上に形成される誘電体膜の膜厚が均一になり、リーク電流の低減、高容量化、誘電体膜質の均質化が図れる。
【００２１】
本発明に係るキャパシタ素子の製造方法は、単層構造、或いは積層構造の多結晶構造からなる金属材料を有する下部電極の少なくとも一層に表面処理を施す工程を有することを特徴とする。
【００２２】
本発明のキャパシタ素子の製造方法において、金属、或いは金属元素の組成をもつ化合物、或いは一部表面が金属化合物で下部電極の少なくとも一層を堆積すると、その一層の表面は多結晶構造を有した凹凸形状になっている。堆積後、この層の表面を表面処理して平坦化するので、結晶粒形状、或いはヒロックを代表とした凹凸表面が平滑になる。例えば誘電体膜に接する面をこのように平坦化すれば、或いは中間の層の面を平坦化しその後の層を凹凸の少ない材料層で形成すれば、平坦化された下部電極上に形成される誘電体膜は膜厚が均一になり、高集積化、高容量化に伴う誘電体膜の薄膜化が達成できる。
【００２３】
【発明の実施の形態】
本発明に係るキャパシタ素子は、下部電極と誘電体膜と上部電極とから成るキャパシタ素子であって、下部電極は単層構造、或いは積層構造を有し、下部電極の少なくとも一層は、表面処理された多結晶構造からなる金属材料を有し、かつ結晶粒形状が針状結晶、柱状結晶、石垣状結晶の何れかの形態を有している。
上記下部電極の少なくとも一層の表面は、該表面から削られた材料自体で表面の凹部、いわゆる表面に形成される結晶粒界、ヒロック等による凹部（以下同様）を埋込んで平坦化することができる。
上記下部電極の少なくとも一層の表面は、非晶質化して平坦化することができる。
上記下部電極の少なくとも一層の表面は、非晶質化すると同時に、この非晶質物で表面の凹部を埋込んで平坦化することができる。
上記下部電極の少なくとも一層の表面は、該表面から削られた材料自体で凹部を埋込んだ後、表面の一部又は全部を非晶質化して平坦化することができる。
上記下部電極の少なくとも一層、少なくともその表面は、多結晶構造を有し、結晶粒形状が例えば柱状結晶粒構造、石垣状結晶粒構造、等の何れかの形態を有する。
【００２４】
本発明に係るキャパシタ素子は、下部電極と誘電体膜と上部電極とから成るキャパシタ素子であって、下部電極の誘電体膜と接する表面が、該表面を構成している材料自体を加工して平坦化された構成とする。
上記下部電極の誘電体膜と接する表面は、該表面から削られた材料自体で表面の凹部を埋込んで平坦化することができる。
本発明に係るキャパシタ素子は、下部電極と誘電体膜と上部電極とから成るキャパシタ素子であって、上記下部電極の誘電体膜と接する表面は、非晶質化して平坦化することができる。
上記下部電極の誘電体膜と接する表面は、非晶質化すると同時に、この非晶質物で表面の凹部を埋込んで、平坦化することができる。
上記下部電極の誘電体膜と接する表面は、該表面から削られた材料自体で表面の凹部を埋込んだ後、表面の一部又は全部を非晶質化して、平坦化することができる。
本発明に係るキャパシタ素子は、下部電極と誘電体膜と上部電極とから成るキャパシタ素子であって、下部電極の誘電体膜と接する平坦化後の表面に、反応ガスで反応層が形成された構成とする。
下部電極の誘電体膜と接する表面の反応層は、上述の下部電極表面を削り該削られた材料自体で表面の凹部を埋込んで平坦化した後、或いは下部電極表面を非晶質化して平坦化した後、或いは下部電極表面を非晶質化と同時に非晶質物で表面の凹部を埋めて平坦化した後、或いは下部電極表面から削られた材料自体で表面の凹部を埋込んだ後、表面を非晶質化して平坦化した後、の下部電極表面に形成することができる。
上記の下部電極としては、単層構造、或いは積層構造で形成することができる。下部電極の少なくとも誘電体膜と接する層、少なくともその表面は、多結晶構造を有し、結晶粒形状が例えば柱状結晶粒構造、石垣状結晶粒構造、等の何れかの形態を有する。
【００２５】
下部電極の平坦化される層である、上記下部電極の少なくとも一層、上記下部電極の少なくとも誘電体膜と接する層は、金属、或いは金属元素の組成をもつ化合物で形成することができる。また、上記下部電極の少なくとも一層の一部、上記下部電極の少なくとも誘電体膜と接する層の一部を、金属化合物で形成することができる。
【００２６】
本発明に係るキャパシタ素子の製造方法は、単層構造、或いは積層構造の下部電極の少なくとも一層が多結晶構造からなる金属材料を有し、その表面に表面処理を施す工程と、下部電極上に誘電体膜及び上部電極を形成する工程を有する。
下部電極の少なくとも一層は、多結晶構造を有し、且つ結晶粒形状が例えば柱状結晶粒構造、石垣状結晶粒構造、等の何れかの形態を有する。
下部電極は、少なくとも一層を金属、或いは金属元素の組成をもつ化合物を堆積し、或いは、下部電極の一層の一部を金属化合物で堆積して、形成することができる。
本発明では、基板上に堆積した下部電極の少なくとも一層の表面の凹凸を、表面を構成している材料自体を加工して緩和する。下部電極を多層からなる積層構造で堆積した場合、中間層、或いは各層毎にその表面の凹凸を緩和するようにしても良く、或いは最上層の表面の凹凸を緩和するようにしても良い。
【００２７】
下部電極層の表面の凹凸を緩和、即ち平坦化する為の表面処理としては、例えば、プラズマ中のプラズマ粒子を利用した表面処理、より詳しくは下部電極表面に対してプラズマ粒子を斜めに入射できるようにプラズマを生成して行う表面処理、或いはイオンビームによるイオンを利用した表面処理、より詳しくは下部電極表面に対してイオンビームを斜めに入射するようにして表面処理を施して、凹凸表面の凸部を削り、その削り取られた下部電極層の一部を表面の凹部に埋めるようにする。
より詳しくは、
（1)  誘電体膜と接する界面の凹凸に表面処理を施す。
（2)  また、下部電極が積層構造の場合は、下部電極と誘電体膜の接する界面以外の中間層、或いは各層の結晶粒形状、或いはヒロックの凹凸に表面処理を施しても良い。
（3)  また、（1)と（2)を組み合わせた表面処理を施しても良い。
【００２８】
下部電極層の表面処理は、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置、或いはイオン注入装置のどちらか一方を用い、希ガスイオンを斜めに入射する技術を用いて物理的な希ガスイオンのスパッタ・エッチングによって、平滑化することができる。
この技術は、従来から用いられている半導体装置の配線層を構成する層間絶縁膜の平滑化、或いはコンタクトホールの段差部にテーパ面を形成するためのＡｒスパッタ・エッチング法を応用したものである。
【００２９】
プラズマ中のプラズマ粒子を利用した表面処理においては、無磁場平行平板型ＲＩＥ装置、或いはＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）型ＲＩＥ装置、或いは磁場アシスト型ＲＩＥ装置を用いることが望ましい。また、希ガスは、例えば、Ｈｅガス、Ｎｅガス、Ａｒガス、Ｋｒガス、Ｘｅガス、Ｒｎガスのうち一種、或いは複数種の希ガスを用いることが望ましい。
【００３０】
イオンビームによるイオンを利用した表面処理においては、イオン注入法によって可能となる。また、イオン注入法による表面処理は、希ガスイオン、例えば、Ｈｅイオン、Ｎｅイオン、Ａｒイオン、Ｋｒイオン、Ｘｅイオン、Ｒｎイオンのうち一種、或いは複数種の希ガスを用いることが望ましい。または、下部電極を構成している材料の元素イオンを用いてもよい。下部電極を構成している材料の元素ガスと上記希ガスとの混合ガスを用いてもよい。希ガス、特にＡｒガスと不活性ガス（Ｎ2  を含む）との混合ガスを用いるときは、プラズマ化が容易になる。
【００３１】
その他の、下部電極層の表面の凹凸を緩和、即ち平坦化する為の表面処理としては、例えば下部電極層の凹凸表面をイオンで叩いて非晶質化し、平坦化するようにしてもよい。このときのイオンとしては、下部電極の材料を構成する元素のイオンを用いることができる。
また、非晶質化と同時に、この非晶質化された一部が表面の凹部に埋め込まれて、下部電極層の表面を平坦化するようにしてもよい。
また、下部電極層の凹凸表面を、先ず上述したように、プラズマ中のプラズマ粒子を利用して、或いはイオンビームによるイオンを利用して凸部を削って表面の凹部に埋め、次いで下部電極層の表面を非晶質化して平坦化するようにしてもよい。
【００３２】
下部電極の表面処理としては、更に下部電極の誘電体膜と接する凹凸表面を、ハロゲンガスを用いない反応ガス、例えば窒素ガス、酸素ガス、又は窒素や酸素を含むガス（ＮＨ3 ）等の反応ガスにより反応させながら凹凸を緩和（いわゆる平坦化）することもできる。このとき、下部電極の表面には、反応層が形成される。下部電極が例えばＴｉＮで形成されていれば、反応層としては、ＴｉＮ、ＴｉＯ、或いはＴｉＯＮの層になる。下記したその他の電極材料の場合も、窒素、酸素、或いは窒素と酸素を含む反応層が形成される。反応ガスとして、下部電極の表面を構成している材料の元素ガスを用いて反応層を形成することが好ましい。
この反応層は、誘電体膜と下部電極との反応を抑えることができる。
【００３３】
下部電極の平坦化される層、例えば、上記下部電極の少なくとも一層、或は上記下部電極の少なくとも誘電体層と接する層の電極材料としては、Ａｌ、Ｗ、Ｍｏ、Ｃｏ、Ｔｉ、Ｔａ、Ｃｕ、Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒの金属と、これら金属のシリサイド化合物と、これら金属の炭素化合物と、これら金属の窒素化合物と、これら金属の酸素化合物と、これら金属の金属間化合物とからなる群から選ばれた少なくとも何れか一つの材料、即ちこの群から選ばれた一種、或いは複数種の材料を用いることが望ましい。
【００３４】
誘電体膜の材料としては、遷移金属酸化物、或いはＴｉ酸化バリウム系化合物、或いはその置換化合物（Ｂａ、Ｓｒ、Ｂｉ、Ｐｂ、Ｃａ）・（Ｔｉ、Ｚｒ、Ｓｎ）酸化化合物からなる群から選ばれた少なくよも何れか一つの材料、即ちこの群から選ばれた一種、又は複数種の材料を用いることが望ましい。
誘電体膜の膜厚は、１００ｎｍ以下にすることができる。
【００３５】
上部電極を構成する電極材料としては、例えば上記下部電極と同様の材料を用いることができる。
【００３６】
上述した本実施の形態によれば、下部電極が単層構造、或いは多層構造を有しその結晶粒形状が柱状、或いは石垣状等、如何なる結晶粒形状に構成されていても、プラズマ中のプラズマ粒子を利用した表面処理、或いはイオンビームによるイオンを利用した表面処理により、下部電極の結晶粒形状、或いはヒロックを代表とする凹凸の表面を平滑化することが可能になる。
下部電極が多層構造の場合、少なくとも一層、例えば最上層を表面処理するときは、下部電極の結晶粒形状、或いはヒロックを代表とする凹凸の表面を平滑化することが可能になる。または、中間の一層を表面処理するときは、その上の層を凹凸の少ない電極材料、例えばポリシリコン等の金属系以外の電極材料で形成することにより、下部電極の結晶粒形状、或いはヒロックを代表とする凹凸の表面を平滑化することが可能になる。なお、多層構造の場合、例えばポリシリコン等の金属系以外の電極材料で一部の層を構成することもできる。
【００３７】
また、上記の下部電極の凹凸表面に対して、下部電極の電極材料を構成する元素のイオンを打ち込んで表面を非晶質化し、或いは非晶質化と同時にその非晶質物質で結晶粒界の凹部を埋め込むことにより、下部電極の結晶粒形状、或いはヒロックを代表とする凹凸の表面を平滑化することが可能になる。
また、プラズマ中のプラズマ粒子を利用した表面処理、或いはイオンビームによるイオンを利用した表面処理により、下部電極表面の凹凸を緩和し、さらに緩和された表面側を非晶質化しても平滑化できる。
イオンビームによるイオンを利用した表面処理において、下部電極を構成している材料の元素イオンを用いるときは、平坦化された下部電極表面は、材質的に変わることがないので、キャパシタ素子としての特性の変動等がなく極めて好ましい。
【００３８】
下部電極の少なくとも一層の表面、或いは下部電極の誘電体膜と接する面が下部電極と同材料で平坦化されるときは、他の抵抗等の電気的特性を変化させず、或いは誘電体膜との反応変化が生ぜず、キャパシタ素子としての信頼性を維持できる。
【００３９】
従って、高集積化、高容量化に伴う誘電体膜の薄膜化を達成することができ、キャパシタ素子の容量低下、リーク電流の増加、膜質の均質性劣化のないキャパシタ素子を構成することができる。本キャパシタ素子は、例えば半導体集積装置に搭載するキャパシタ素子に適用して好適である。
【００４０】
また、上記の下部電極の凹凸表面に、ハロゲンガスを用いない反応ガス、例えば窒素ガス、酸素ガス、或いは窒素と酸素を含むガスを供給し、下部電極表面と反応させることにより、凹凸を緩和し、下部電極の結晶粒形状、或いはヒロックを代表とする凹凸の表面を平滑化することが可能になる。しかも、下部電極表面に反応層を形成することにより、その後に形成される誘電体膜と下部電極との不要な反応が阻止され、誘電体膜の界面での変質が回避され、結果として容量値の安定化、信頼性が向上する。下部電極の誘電体膜と接する表面に反応層を形成する際、下部電極を構成している材料の元素ガスを反応ガスとして用いるときは、未結合種と反応して表面全面に反応層が形成されると共に、反応層自体が下部電極表面と材質的に変わることがないので、キャパシタ素子としての特性の変動等がなく極めて好ましい。
従って、上記と同様に高集積化、高容量化に伴う誘電体膜の薄膜化を達成でき、さらに信頼性の高いキャパシタ素子を提供することがでる。本キャパシタ素子は、例えば半導体集積装置に搭載するキャパシタ素子に適用して好適である。
【００４１】
〔実施例〕
次に、本発明の実施例について図面を参照して説明する。
【００４２】
〔実施例１〕
先ず、図１８を参照して、下部電極の表面を平坦化する際に用いる無磁場平行平板型ＲＩＥ装置について説明する。
無磁場平行平板型ＲＩＥ装置４１は、真空引される反応室４２を有し、反応室４２内に被処理基板（例えば半導体ウェーハ）４３を載置する試料台を兼ねた下部電極４４と、この下部電極４４に平行に対向して例えば処理ガスの供給部を兼ねた上部電極４５とが配置され、下部電極４４に整合器４６を介して高周波電源４７から所要の高周波バイアスが印加され、上部電極４５に接地電位が印加されるように構成される。反応室４２には、バルブ５１、５２を介して高真空排気ポンプ４８及び粗引きポンプ４９が接続され、粗引きポンプ４９を動作した後、高真空排気ポンプ４８を動作することにより、反応室４２内が高真空となるように構成される。処理ガス５３は、バルブ５４を介してガス供給部を兼ねた上部電極４５より反応室４２内に供給されるようになされる。
この無磁場平行平板型ＲＩＥ装置４１では、下部電極４４と上部電極４５間に所要の高周波バイアスが与えられ、処理ガス５３が供給されると、反応室４２内にプラズマが発生し、プラズマ中のイオンにより上部電極４４上の被処理基板４３がエッチングされる。
【００４３】
本実施例では、図１Ａに示すように、基板、例えば半導体集積装置を構成する半導体基板（図示せず）に絶縁膜としての例えばＳｉ０2  膜１１を形成し、このｉ０2  膜１１上に下部電極の配線層として柱状の結晶粒形状を有する膜厚５０ｎｍ程度のＴｉＮ層１２をスパッタ法にて形成する。このとき、同図示するように、この下部電極のＴｉＮ層１２の表面１２ａには、柱状の結晶粒形状に起因した凹凸が見られる。
【００４４】
次に、無磁場平行平板型ＲＩＥ装置４１を用いて、下記条件で下部電極のＴｉＮ層１２表面の平滑化を行う。
条  件
ガス流量        Ａｒガス  ２００ｓｃｃｍ
圧力            ４６．０  Ｐａ
ＲＦバイアス    ４．９  Ｗ／ｃｍ 2 
処理時間        ３０  ｓｅｃ
上記条件においては、図１Ｂに示すように、ハロゲンガスを代表とするエッチングガスを用いず、希ガスを用いて、プラズマ中のＡｒイオン１３により表面近傍の凹凸を物理的にスパッタ・エッチングする（即ち、表面の凸部を削る）。このスパッタ・エッチングより、下部電極であるＴｉＮ層１２の表面の凹凸が緩和され、結晶粒界の凹部に凸部からエッチングされたＴｉＮ物１４が埋め込まれ、図１Ｃに示すように、表面１２ａが平滑化される。凸部からエッチングされたＴｉＮ物１４は、下部電極１２の一部となる。また、表面近傍の凹凸部分のエッチングであるので、下部電極１２の膜厚が大きく変わることはない。
【００４５】
次に、図２Ｄに示すように、下部電極１２の表面上に誘電体膜となる例えば厚さ３０ｎｍのＴａ2 Ｏ5 膜１５をプラズマＣＶＤ法により形成する。プラズマ中のプラズマ粒子を利用した表面処理によって平滑化された下部電極１２上の誘電体膜１５は、均一に堆積される。
【００４６】
その後、図２Ｅに示すように、誘電体膜１５上に上部電極１６を形成して、目的のキャパシタ素子１７を得る。
このキャパシタ素子１７のリーク電流特性を図１９の曲線ａに示す。本実施例のキャパシタ素子１７は、図１９の曲線ｂに示す従来のキャパシタ素子と比較して格段にリーク電流が抑制されている。
【００４７】
〔実施例２〕
図３Ａに示すように、基板、例えば半導体集積装置を構成する半導体基板（図示せず）に絶縁膜としての例えばＳｉ０2 膜１１を形成し、このＳｉ０2 膜１１上に下部電極の配線層として石垣状の結晶粒形状を有する膜厚５０ｎｍ程度のＡｌＳｉ層１９をスパッタ法にて形成する。このとき、同図示するように、この下部電極のＡｌＳｉ層１９の表面１９ａには、石垣状の結晶粒形状に起因した凹凸が見られる。
【００４８】
次に、実施例１と同様の条件で、無磁場平行平板型ＲＩＥ装置４１を用いて、下部電極の金属系材料が石垣状の結晶粒形状を有するＡｌＳｉ層１９の表面処理を行う。図３Ｂに示すように、プラズマ中のＡｒイオン１３により表面近傍の凹凸を物理的にスパッタ・エッチングする（即ち、表面の凸部を削る）。このスパッタ・エッチングより、下部電極であるＡｌＳｉ層１９の表面の凹凸が緩和され、結晶粒界の凹部に凸部からエッチングされたＡｌＳｉ物２０が埋め込まれ、図３Ｃに示すように、表面１９ａが平滑化される。凸部からエッチングされたＡｌＳｉ物２０は、下部電極１９の一部となる。また、表面近傍の凹凸部分のエッチングであるので、下部電極１９の膜厚が大きく変わることはない。
【００４９】
次に、実施例１と同様に図４Ｄに示すように、下部電極１９の表面上に誘電体膜となる例えば厚さ３０ｎｍのＴａ2 Ｏ5 膜１５をプラズマＣＶＤ法により形成する。プラズマ中のプラズマ粒子を利用した表面処理によって平滑化された下部電極１９上の誘電体膜１５は、均一に堆積される。
【００５０】
その後、図４Ｅに示すように、誘電体膜１５上に上部電極１６を形成して、目的のキャパシタ素子２１を得る。
このキャパシタ素子２１においても、下部電極１９上の誘電体膜１５が均一な膜厚で堆積され、従来のキャパシタ素子と比較して格段にリーク電流が抑制される。
【００５１】
〔実施例３〕
本例は、下部電極が金属系材料の積層構造を有するキャパシタ素子に適用した場合である。
先ず、図５Ａに示すように、基板、例えば半導体集積装置を構成する半導体基板（図示せず）に絶縁膜としての例えばＳｉ０2 膜１１を形成し、このＳｉ０2 膜１１上に下部電極を構成する１層目の金属系材料、即ち石垣状の結晶粒形状を有するＡｌＳｉ層１９をスパッタ法にて形成する。
次に、図５Ｂに示すように、実施例１と同様の条件で、無平行平板型ＲＩＥ装置４１を用いて、石垣状の結晶粒形状を有するＡｌＳｉ層１９の表面処理を施す。このスパッタ・エッチングによる表面処理で、実施例２で説明したと同様にＡｌＳｉ層１９の表面の凹凸が緩和され、結晶粒界の凹部に凸部からエッチングされたＡｌＳｉ物２０が埋め込まれ、表面が平滑化される。
【００５２】
次に、図６Ｃに示すように、表面平滑化された１層目のＡｌＳｉ層１９上に、下部電極を構成する２層目の金属系材料、即ち柱状の結晶粒形状を有するＴｉＮ層１２をスパッタ法にて形成する。
次に、図６Ｄに示すように、、実施例１と同様の条件で、無平行平板型ＲＩＥ装置を用いて、柱状の結晶粒形状を有するＴｉＮ層１２の表面処理を施す。このスパッタ・エッチングによる表面処理で、実施例１で説明したと同様にＴｉＮ層１２の表面の凹凸が緩和され、結晶粒界の凹部に凸部からエッチングされたＴｉＮ物１４が埋め込まれ、表面が平滑化される。この１層目のＡｌＳｉ層１９と２層目のＴｉＮ層１２で下部電極２３を構成する。
【００５３】
次に、実施例１と同様に図７Ｅに示すように、下部電極２３の表面上に誘電体膜となる例えば厚さ３０ｎｍのＴａ2 Ｏ5 膜１５をプラズマＣＶＤ法により形成する。プラズマ中のプラズマ粒子を利用した表面処理によって平滑化された下部電極２３上の誘電体膜１５は、均一に堆積される。
【００５４】
その後、図７Ｆに示すように、誘電体膜１５上に上部電極１６を形成して、目的のキャパシタ素子２４を得る。
このキャパシタ素子２４においても、下部電極２３上の誘電体膜１５が均一な膜厚で堆積され、従来のキャパシタ素子と比較して格段にリーク電流が抑制される。
【００５５】
〔実施例４〕
図８Ａに示すように、基板、例えば半導体集積装置を構成する半導体基板（図示せず）に絶縁膜としての例えばＳｉＯ2 膜１１を形成し、このＳｉＯ2 膜１１上に下部電極の配線層として柱状の結晶粒形状を有する膜厚５０ｎｍ程度のＴｉＮ層１２をスパッタ法にて形成する。このとき、同図示するように、この下部電極のＴｉＮ層１２の表面１２ａには、柱状の結晶粒形状に起因した凹凸が見られる。
【００５６】
次に、実施例１と同様の条件で処理時間を６０ｓｅｃに変更し、無磁場平行平板型ＲＩＥ装置４１を用いて、下部電極の金属系材料が柱状の結晶粒形状を有するＴｉＮ層１２の表面処理を行う。図８Ｂに示すように、プラズマ中のＡｒイオン１３により表面近傍の凹凸を物理的にスパッタ・エッチングする。実施例１のときより長い処理時間でスパッタ・エッチングを施すことにより、下部電極であるＴｉＮ層１２の表面の凹凸が緩和され、結晶粒界の凹部に凸部からエッチングされたＴｉＮ物１４が埋め込まれ、更にＴｉＮ層１２表面の一部２５が非晶質化される。図Ｃに示すように、ＴｉＮ層１２表面が平坦化される。
【００５７】
凸部からエッチングされたＴｉＮ物１４、及びＴｉＮ層表面の非晶質化された層２５は、下部電極の一部となる。また、表面近傍の凹凸部分のエッチングであるので、下部電極の膜厚が大きく変わることはない。
【００５８】
次に、図９Ｄに示すように、実施例１と同様に下部電極１２の表面上に誘電体膜となる例えば厚さ３０ｎｍのＴａ2 Ｏ5 膜１５をプラズマＣＶＤ法により形成する。プラズマ中のプラズマ粒子を利用した表面処理によって平滑化された下部電極１２上の誘電体膜１５は、均一に堆積される。
【００５９】
その後、図９Ｅに示すように、、誘電体膜１５上に上部電極１６を形成して、目的のキャパシタ素子３１を得る。
このキャパシタ素子３１においても、下部電極１２上の誘電体膜１５が均一な膜厚で堆積され、従来のキャパシタ素子と比較した格段にリーク電流が抑制される。
【００６０】
〔実施例５〕
図１０Ａに示すように、基板、例えば半導体集積装置を構成する半導体基板（図示せず）に絶縁膜としての例えばＳｉＯ2 膜１１を形成し、このＳｉＯ2 膜１１上に下部電極の配線層として柱状の結晶粒形状を有する膜厚５０ｎｍ程度のＴｉＮ層１２をスパッタ法にて形成する。このとき、同図示するように、この下部電極のＴｉＮ層１２の表面１２ａには、柱状の結晶粒形状に起因した凹凸が見られる。
【００６１】
次に、実施例１、実施例４と同様の条件で処理時間を１２０ｓｅｃに変更し、無磁場平行平板型ＲＩＥ装置４１を用いて、下部電極の金属系材料が柱状の結晶粒形状を有するＴｉＮ層１２の表面処理を行う。図１０Ｂに示すように、プラズマ中のＡｒイオン１３により表面近傍の凹凸を物理的にスパッタ・エッチングする。このスパッタ・エッチングにより、下部電極であるＴｉＮ層１２の表面の凹凸が緩和され、結晶粒界の凹部に凸部からエッチングされたＴｉＮ物１４が埋め込まれ、更に処理時間が実施例４のときより長くなることで、ＴｉＮ層１２表面自体が非晶質化され、図１０Ｃに示すように、ＴｉＮ層１２表面が平坦化される。
【００６２】
凸部からエッチングされたＴｉＮ物１４、及びＴｉＮ層表面の非晶質化された層３３は、下部電極の一部となる。また、表面近傍の凹凸部分のエッチングであるので、下部電極の膜厚が大きく変わることはない。
【００６３】
次に、図１１Ｄに示すように、実施例１と同様に下部電極１２の表面上に誘電体膜となる例えば厚さ３０ｎｍのＴａ2 Ｏ5 膜１５をプラズマＣＶＤ法により形成する。プラズマ中のプラズマ粒子を利用した表面処理によって平滑化された下部電極１２上の誘電体膜１５は、均一に堆積される。
【００６４】
その後、図１１Ｅに示すように、、誘電体膜１５上に上部電極１６を形成して、目的のキャパシタ素子３４を得る。
このキャパシタ素子３４においても、下部電極１２上の誘電体膜１５が均一な膜厚で堆積され、従来のキャパシタ素子と比較して格段にリーク電流が抑制される。
【００６５】
〔実施例６〕
図１２Ａに示すように、基板、例えば半導体集積装置を構成する半導体基板（図示せず）に絶縁膜としての例えばＳｉＯ2 膜１１を形成し、このＳｉＯ2 膜１１上に下部電極の配線層として柱状の結晶粒形状を有する膜厚５０ｎｍ程度のＴｉＮ層１２をスパッタ法にて形成する。このとき、同図示するように、この下部電極のＴｉＮ層１２の表面１２ａには、柱状の結晶粒形状に起因した凹凸が見られる。
【００６６】
次に、実施例１と同様の条件で無磁場平行平板型ＲＩＥ装置４１を用いて、下部電極の金属系材料が柱状の結晶粒形状を有するＴｉＮ層１２の表面処理を行う。図１２Ｂに示すように、プラズマ中のＡｒイオン１３により表面近傍の凹凸を物理的にスパッタ・エッチングする（即ち、表面の凸部を削る）。このスパッタ・エッチングにより、下部電極であるＴｉＮ層１２の表面の凹凸が緩和され、結晶粒界の凹部に凸部からエッチングされたＴｉＮ物１４が埋め込まれ、図１２Ｃに示すように、ＴｉＮ層１２表面が平坦化される。
【００６７】
続いて、無磁場平行平板型ＲＩＥ装置４１を用いて、下記条件で下部電極であるＴｉＮ層１２の平坦化された表面に反応層を形成する。
条  件
ガス流量        Ｎ2  ガス  ５０ｓｃｃｍ
圧力            ４６．０  Ｐａ
ＲＦバイアス    ４．９  Ｗ／ｃｍ2  
処理時間        ３０  ｓｅｃ
上記条件においては、図１２Ｃに示すように、ハロゲンガスを代表とするエッチングガスを用いず、反応ガスを用いてプラズマ中のＮ+  イオン３６により、物理的にスパッタ・エッチングする。このスパッタ・エッチングにより、未結合種Ｔｉと反応させ、図１３Ｄに示すように、反応層（ＴｉＮ層）３７を形成する。
【００６８】
凸部からエッチングされたＴｉＮ物１４は、下部電極１２の一部となる。また、反応層３７においては、導電性、絶縁性の何れでもよく、反応層３７が導電性の場合には反応層３７が下部電極層の一部となり、反応層３７が絶縁性の場合には反応層３７が誘電体膜層の一部となる。また、表面近傍の凹凸部分のエッチングであるので、下部電極１２の膜厚が大きく変わることはない。
【００６９】
次に、図１３Ｅに示すように、下部電極１２の反応層３７表面上に、実施例１と同様に誘電体膜となる例えば厚さ３０ｎｍのＴａ2 Ｏ5 膜１５をプラズマＣＶＤ法により形成する。プラズマ中のプラズマ粒子を利用した表面処理によって平滑化された下部電極１２上の誘電体膜１５は、均一に堆積される。
【００７０】
その後、図１３Ｆに示すように、、誘電体膜１５上に上部電極１６を形成して、目的のキャパシタ素子３５を得る。
このキャパシタ素子３５においても、下部電極１２上の誘電体膜１５が均一な膜厚で堆積され、従来のキャパシタ素子と比較した格段にリーク電流が抑制される。
【００７１】
〔実施例７〕
図１４Ａ〜Ｃに示すように、実施例４の図８Ａ〜Ｃの工程と同様にして、下部電極となる例えば柱状の結晶粒形状を有するＴｉＮ層１２の表面処理を行い、即ち、スパッタ・エッチングで凹凸表面の凸部から削られたＴｉＮ物１４が結晶粒界凹部に埋め込み、更にＴｉＮ層１２表面の一部２５を非晶質化して、下部電極であるＴｉＮ層１２の表面を平坦化する。
次に、図１５Ｄに示すように、実施例６と同様の条件でＮ+  イオン３６によるスパッタ・エッチングを行い、未結合種Ｔｉと反応させて、ＴｉＮ層１２の平坦化された表面に反応層（ＴｉＮ層）３７を形成する。
【００７２】
次に、図１５Ｅに示すように、下部電極１２の反応層３７表面上に、実施例１と同様に誘電体膜となる例えば厚さ３０ｎｍのＴａ2 Ｏ5 膜１５をプラズマＣＶＤ法により形成する。プラズマ中のプラズマ粒子を利用した表面処理によって平滑化された下部電極１２上の誘電体膜１５は、均一に堆積される。
【００７３】
その後、図１５Ｆに示すように、、誘電体膜１５上に上部電極１６を形成して、目的のキャパシタ素子３８を得る。
このキャパシタ素子３８においても、下部電極１２上の誘電体膜１５が均一な膜厚で堆積され、従来のキャパシタ素子と比較した格段にリーク電流が抑制される。
【００７４】
〔実施例８〕
図１６Ａ〜Ｃに示すように、実施例５の図１０Ａ〜Ｃの工程と同様にして、下部電極となる例えば柱状の結晶粒形状を有するＴｉＮ層１２の表面処理を行い、即ち、スパッタ・エッチングで凹凸表面の凸部から削られたＴｉＮ物１４が結晶粒界凹部に埋め込み、且つＴｉＮ層１２表面の全体を非晶質化して、下部電極であるＴｉＮ層１２の表面を平坦化する。
次に、図１７Ｄに示すように、実施例６と同様の条件でＮ+  イオン３６によるスパッタ・エッチングを行い、未結合種Ｔｉと反応させて、ＴｉＮ層１２の平坦化された表面に反応層（ＴｉＮ層）３７を形成する。
【００７５】
次に、図１７Ｅに示すように、下部電極１２の反応層３７表面上に、実施例１と同様に誘電体膜となる例えば厚さ３０ｎｍのＴａ2 Ｏ5 膜１５をプラズマＣＶＤ法により形成する。プラズマ中のプラズマ粒子を利用した表面処理によって平滑化された下部電極１２上の誘電体膜１５は、均一に堆積される。
【００７６】
その後、図１７Ｆに示すように、誘電体膜１５上に上部電極１６を形成して、目的のキャパシタ素子３９を得る。
このキャパシタ素子３９においても、下部電極１２上の誘電体膜１５が均一な膜厚で堆積され、従来のキャパシタ素子と比較した格段にリーク電流が抑制される。
【００７７】
上記実施例において、ＴｉＮ層１２表面の表面処理に際して、希ガスであるＡｒガスを供給してプラズマ中のＡｒ+  イオンによるスパッタ・エッチングで表面処理したが、その他、Ａｒガスと不活性ガスの例えばＮ2  ガスの混合ガスを用いて、プラズマ化を容易にすることもできる。
【００７８】
下部電極１２としてＴｉＮ層を用いるときは、加工性が容易である。半導体集積装置における内部配線がＡｌ配線を有する積層配線で構成される場合、ＴｉＮ等のバリアメタル層が積層して形成される。本発明のキャパシタ素子を構成する下部電極にＴｉＮ層を用いたときには、この下部電極と積層配線とを、同じスパッタ装置内で成膜し、その後反応性ドライエッチング装置によって容易かつ安定に（再付着がなく）パターニングすることにより、同時形成することができる。
【００７９】
また、上記実施例１〜実施例５における下部電極の平坦化処理、誘電体膜の成膜処理は大気にさらされることなく（すなわち真空破壊せずに）減圧雰囲気下の状態を維持したまま連続して行われる。具体的には、図２５に示すマルチチャンバ方式の処理装置を用いて行われる。処理室６０ａ、６０ｂは、真空予備室６１を介して常時大気圧のカセットステーション６２と接続されている。処理室６０ａは、例えば上述した図１８に示す反応室４２である。
【００８０】
カセットステーション６２内に配設されたカセット６４内のウェーハは、搬送ロボット６３により大気圧下の真空予備室６１に搬出され、真空予備室６１内を減圧した後、搬送ロボット６３によりウェーハは減圧下の処理室６０ａ内に搬入される。この処理室６０ａにて上述したような各実施例における下部電極の平坦化処理が行われる。この処理終了後は、ウェーハは減圧下の真空予備室６１に一旦搬出された後、減圧下の処理室６０ｂへと搬入される。この処理室６０ｂにて、平坦化された下部電極上に例えばプラズマＣＶＤにより誘電体膜が形成される。このように、ウェーハは、下部電極の平坦化処理後、大気にさらされることなくそのまま減圧下で誘電体膜の形成が行われるので、下部電極表面の自然酸化膜の成長を抑制でき、誘電体膜の膜厚の均一化及び膜質の良質化を実現できる。
【００８１】
更に、上記実施例６〜実施例８における、下部電極の平坦化処理、反応層の形成処理、誘電体膜の成膜処理についても、大気にさらされることなく減圧雰囲気下の状態を維持したまま連続して行われる。この場合でも、下部電極や反応層表面の自然酸化膜の成長を抑制でき、誘電体膜の膜厚の均一化及び膜質の良質化を実現できる。なお、上部電極の形成についても、誘電体膜形成後、大気にさらすことなく減圧下で続けて行うようにすれば、誘電体膜表面の自然酸化膜の成長を抑制でき、上部電極の膜厚の均一化及び膜質の良質化を実現できる。
【００８２】
なお、マルチチャンバ方式の処理装置に限らず、１つの処理室内で上述したような処理を真空破壊せずに連続して行うようにしてもよい。あるいは、連続型チャンバ方式の処理装置を用いて、減圧下でウェーハを移動させながら異なる処理を連続的に行うようにしてもよい。
【００８３】
【発明の効果】
本発明に係るキャパシタ素子によれば、単層構造、或いは積層構造を有する下部電極の少なくとも一層は、表面処理された多結晶構造からなる金属材料を有し、かつ結晶粒形状が針状結晶、柱状結晶、石垣状結晶の何れかの形態を有しており、上記表面処理により下部電極表面が平坦化されるので、下部電極上の誘電体膜を均一に形成することができる。従って、高集積化、高容量化に伴う誘電体膜の薄膜化を可能にし、容量低下、リーク電流の増加、誘電体膜質の均質性劣化のない信頼性の高いキャパシタ素子を提供することができる。
【００８４】
下部電極の少なくとも一層の表面を、この面から削られた材料自体で面の結晶粒界凹部を埋込んで平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
下部電極の少なくとも一層の表面を非晶質化して平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
下部電極の少なくとも一層の表面を非晶質化すると同時に、この非晶質物で面の結晶粒界凹部を埋込んで平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
下部電極の少なくとも一層の表面を、この面から削られた材料自体で結晶粒界凹部を埋込んだ後に非晶質化して、平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
従って、高集積化、高容量化に伴う誘電体膜の薄膜化を可能にし、容量低下、リーク電流の増加、誘電体膜質の均質性劣化のない信頼性の高いキャパシタ素子を提供することができる。
【００８５】
本発明に係るキャパシタ素子によれば、下部電極の誘電体膜と接する面が、この面を構成している材料自体を加工して平坦化されているので、下部電極上の誘電体膜を均一に形成することができる。従って、高集積化、高容量化に伴う誘電体膜の薄膜化を可能にし、容量低下、リーク電流の増加、誘電体膜質の均質性劣化のない信頼性の高いキャパシタ素子を提供することができる。
【００８６】
下部電極の誘電体膜と接する面を、この面から削られた材料自体で面の凹部を埋込んで平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
下部電極の誘電体膜と接する面を非晶質化して平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
下部電極の誘電体膜と接する面を非晶質化すると同時に、この非晶質で面の凹部を埋込んで平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
下部電極の誘電体膜と接する面を、この面から削られた材料自体で面の凹部を埋込んだ後に非晶質化して、平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
従って、高集積化、高容量化に伴う誘電体膜の薄膜化を可能にし、容量低下、リーク電流の増加、誘電体膜質の均質性劣化のない信頼性の高いキャパシタ素子を提供することができる。
【００８７】
下部電極の誘電体膜と接する平坦化された面に、反応ガスで反応層を形成するときは、下部電極上の誘電体膜を均一に形成できると共に、反応層にて下部電極と誘電体膜間での不要な反応が阻止され、誘電体膜の界面での変質を回避することができ、容量を変動させることがない。従って、同様に高集積化、高容量化に伴う誘電体膜の薄膜化を可能にし、容量低下、容量の変動、リーク電流の増加、誘電体膜質の均質性劣化のない信頼性の高いキャパシタ素子を提供することができる。
【００８８】
下部電極の少なくとも一層の表面、或いは下部電極の誘電体と接する面が下部電極と同材料で平坦化されるときは、下部電極の抵抗等の電気的特性を変化させず、或いは誘電体膜との反応変化が生ぜず、キャパシタ素子としての信頼性を維持できる。
【００８９】
本発明に係るキャパシタ素子の製造方法によれば、単層構造、或いは積層構造の下部電極の少なくとも一層が多結晶構造からなる金属材料を有し、その層の表面、好ましくは少なくとも誘電体と接する面を表面処理して平坦化し、下部電極上に順次、誘電体膜および上部電極を形成するので、下部電極上の誘電体膜を均一に形成でき、また高集積化、高容量化に伴う誘電体膜を薄膜に形成でき、容量低下、リーク電流の増加、誘電体膜質の均質性劣化のない信頼性の高いキャパシタ素子を製造することができる。
【００９０】
下部電極の少なくとも一層の表面、好ましくは少なくとも誘電体膜と接する面を、この面から削られた材料自体で面の凹部を埋込んで平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
下部電極の少なくとも一層の表面、好ましくは少なくとも誘電体膜と接する面を非晶質化して平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
下部電極の少なくとも一層の表面、好ましくは少なくとも誘電体膜と接する面を、非晶質化すると同時にこの非晶質で面の凹部を埋込んで、平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
下部電極の少なくとも一層の表面、好ましくは少なくとも誘電体膜と接する面を、この面から削られた材料自体で面の凹部を埋め込んだ後に非晶質化して、平坦化するときは、下部電極材料自体を変質させずに、下部電極上の誘電体膜を均一に形成することができる。
従って、高集積化、高容量化に伴う誘電体膜の薄膜形成を可能にし、容量低下、リーク電流の増加、誘電体膜質の均質性劣化のない信頼性の高いキャパシタ素子を製造することができる。
【００９１】
下部電極の誘電体膜と接する平坦化された面に、反応ガスで反応層を形成するときは、下部電極上の誘電体膜を均一に形成できると共に、反応層にて下部電極と誘電体膜間での不要な反応が阻止され、誘電体膜の界面での変質を回避することができ、容量を変動させることがない。従って、同様に高集積化、高容量化に伴う誘電体膜の薄膜形成を可能にし、容量低下、容量の変動、リーク電流の増加、誘電体膜質の均質性劣化のない信頼性の高いキャパシタ素子を製造することができる。
【００９２】
プラズマ中のプラズマ粒子を利用した表面処理、或いはイオンビームによるイオンを利用した表面処理で、下部電極の表面を削り、結晶粒界凹部を埋めて平坦化るするときは、平坦化が良好に行える。
プラズマ中のプラズマ粒子を利用した表面処理において、希ガスを用いることにより、電極材料の材質に影響を与えずに良好に平坦化できる。
イオンビームによるイオンを利用した表面処理において、希ガスイオン、或いは下部電極を構成している材料の元素イオンを用いることにより、電極材料の材質に影響を与えずに良好に平坦化できる。
【００９３】
下部電極としては、単層構造、多層構造で構成することができる。本発明は、下部電極の少なくとも一層が多結晶構造を有し結晶粒形状が柱状、石垣状、その他等、何れかの形態で堆積された下部電極の誘電体膜と接する面を精度よく平坦化することができる。
また、下部電極の少なくとも一層が金属、金属元素の組成をもつ化合物で構成されるとき、或いは下部電極の少なくとも一層の一部が金属化合物で構成されるときは、その誘電体膜と接する面を精度良く平坦化することができる。
【００９４】
また、下部電極を平坦化する工程とこの上に誘電体膜を形成する工程、あるいは下部電極を平坦化する工程とこの上に反応層を形成する工程と反応層の上に誘電体膜を形成する工程とを、大気にさらすことなく減圧雰囲気下で連続して行うことで、膜厚の均一性及び膜質に優れた誘電体膜が得られる。
【００９５】
本発明は、ＭＩＭ型キャパシタ素子及びその製造方法に適用して好適である。
【図面の簡単な説明】
【図１】Ａ〜Ｃ  本発明に係るキャパシタ素子の実施例１による製造工程図（その１）である。
【図２】Ｄ〜Ｅ  本発明に係るキャパシタ素子の実施例１による製造工程図（その２）である。
【図３】Ａ〜Ｃ  本発明に係るキャパシタ素子の実施例２による製造工程図（その１）である。
【図４】Ｄ〜Ｅ  本発明に係るキャパシタ素子の実施例２による製造工程図（その２）である。
【図５】Ａ〜Ｂ  本発明に係るキャパシタ素子の実施例３による製造工程図（その１）である。
【図６】Ｃ〜Ｄ  本発明に係るキャパシタ素子の実施例３による製造工程図（その２）である。
【図７】Ｅ〜Ｆ  本発明に係るキャパシタ素子の実施例３による製造工程図（その３）である。
【図８】Ａ〜Ｃ  本発明に係るキャパシタ素子の実施例４による製造工程図（その１）である。
【図９】Ｄ〜Ｅ  本発明に係るキャパシタ素子の実施例４による製造工程図（その２）である。
【図１０】Ａ〜Ｃ  本発明に係るキャパシタ素子の実施例５による製造工程図（その１）である。
【図１１】Ｄ〜Ｅ  本発明に係るキャパシタ素子の実施例５による製造工程図（その２）である。
【図１２】Ａ〜Ｃ  本発明に係るキャパシタ素子の実施例６による製造工程図（その１）である。
【図１３】Ｄ〜Ｆ  本発明に係るキャパシタ素子の実施例６による製造工程図（その２）である。
【図１４】Ａ〜Ｃ  本発明に係るキャパシタ素子の実施例７による製造工程図（その１）である。
【図１５】Ｄ〜Ｆ  本発明に係るキャパシタ素子の実施例７による製造工程図（その２）である。
【図１６】Ａ〜Ｃ  本発明に係るキャパシタ素子の実施例８による製造工程図（その１）である。
【図１７】Ｄ〜Ｆ  本発明に係るキャパシタ素子の実施例８による製造工程図（その２）である。
【図１８】本発明の実施例で用いた無磁場平行平板型ＲＩＥ装置を示す概略構成図である。
【図１９】本発明と従来のキャパシタ素子のリーク電流特性の比較図である。
【図２０】柱状結晶粒構造の下部電極を示す構成図である。
【図２１】石垣状結晶粒構造の下部電極を示す構成図である。
【図２２】石垣状結晶粒構造と柱状結晶粒構造の積層構造の下部電極を示す構成図である。
【図２３】Ａ〜Ｃ  柱状結晶粒構造の下部電極上に、膜厚を変えて形成したときの誘電体膜表面の状態を示す構成図である。
【図２４】Ａ〜Ｃ  石垣状結晶粒構造の下部電極上に、膜厚を変えて形成したときの誘電体膜表面の状態を示す構成図である。
【図２５】本発明に係るキャパシタ素子の製造に用いられるマルチチャンバ方式の処理装置の概略図である。
【符号の説明】
１１・・・絶縁層、１２・・・柱状結晶粒構造の下部電極、１３・・・Ａｒイオン、１４・・・削られた材料物、１５・・・誘電体膜、１６・・・上部電極、１７、２１、・・・キャパシタ素子、１９・・・石垣状結晶粒構造の下部電極、２０・・・削られた材料物、２３・・・積層構造の下部電極、２５，３３・・・非晶質層、３７・・・反応層、４１・・・無磁場平行平板型ＲＩＥ装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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