(57)【特許請求の範囲】
【請求項１】
複数の電圧レベルをとりうる入力信号が供給される回路入力端子と、
回路出力端子と、
一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、
前記入力信号の電圧レベルに応じて前記演算増幅器に発生するオフセット電圧の各々を予め記憶する記憶手段と、
前記記憶手段に記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正する制御手段とを含み、
前記記憶手段は、前記オフセット電圧をそれぞれ記憶する複数のキャパシタからなり、
前記制御手段は、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させ、
前記制御手段は、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、
前記制御手段は、前記第１の期間に、前記選択されるキャパシタの一端を前記回路入力端子に接続すると共にその他端を前記一対の入力端子の他方及び前記演算増幅器の前記出力端子に接続することを特徴とする増幅回路。
【請求項２】
前記制御手段は、前記１出力期間の第２の期間に、前記選択されるキャパシタの前記一端を前記回路入力端子から切り離し前記選択されるキャパシタの前記他端を前記演算増幅器の前記出力端子から切り離すと共に、前記選択されるキャパシタの前記一端を前記演算増幅器の前記出力端子に接続することを特徴とする請求項１記載の増幅回路。
【請求項３】
前記制御手段は、前記第１の期間に、前回の１出力期間における前記選択されるキャパシタを前記演算増幅器の前記一対の入力端子の他方及び前記出力端子から切り離すことを特徴とする請求項２記載の増幅回路。
【請求項４】
前記制御手段は、前記１出力期間における前記選択されるキャパシタが前回の１出力期間における前記選択されるキャパシタと同一である場合、前記１出力期間を通じて、前回の１出力期間の前記第２の期間における前記選択されるキャパシタの接続状態を維持することを特徴とする請求項２記載の増幅回路。
【請求項５】
一対の入力端子の一方が入力信号が供給される回路入力端子に接続される演算増幅器と、
複数のキャパシタと、
前記一対の入力端子の他方と前記演算増幅器の出力端子との間に接続される第１のスイッチと、
一端が前記一対の入力端子の一方に接続される第２のスイッチと、
前記第２のスイッチの他端と前記出力端子との間に接続される第３のスイッチと、
前記第２のスイッチの他端と前記複数のキャパシタの一端との間にそれぞれ接続される複数のキャパシタ選択スイッチと、
前記一対の入力端子の他方と前記複数のキャパシタの他端との間にそれぞれ接続される複数のキャパシタ選択スイッチと、
前記入力信号の電圧レベルに応じて前記スイッチの各々を制御し前記複数のキャパシタの中の一のキャパシタに前記演算増幅器のオフセット電圧を記憶させるスイッチ制御手段とを含むことを特徴とする増幅回路。
【請求項６】
前記演算増幅器は、前記一対の入力端子の一方を非反転入力端子あるいは反転入力端子に切替え前記一対の入力端子の他方を反転入力端子あるいは非反転入力端子に切替える切替手段を有し、
前記制御手段は、所定の周期毎に前記一対の入力端子の状態を前記一対の入力端子の一方が非反転入力端子であり他方が反転入力端子である第１の状態、あるいは前記一対の入力端子の一方が反転入力端子であり他方が非反転入力端子である第２の状態に切替えるべく前記切替手段を制御することを特徴とする請求項１〜３いずれか記載の増幅回路。
【請求項７】
前記演算増幅器は、前記一対の入力端子の一方を非反転入力端子あるいは反転入力端子に切替え前記一対の入力端子の他方を反転入力端子あるいは非反転入力端子に切替える切替手段を有し、
前記制御手段は、所定の周期毎に前記一対の入力端子の状態を前記一対の入力端子の一方が非反転入力端子であり他方が反転入力端子である第１の状態、あるいは前記一対の入力端子の一方が反転入力端子であり他方が非反転入力端子である第２の状態に切替えるべく前記切替手段を制御し、
前記複数のキャパシタは、前記第１の状態に対応付けられたキャパシタ群と前記第２の状態に対応付けられたキャパシタ群とからなり、
前記制御手段は、前記入力信号の電圧レベルに応じて前記一対の入力端子の状態に対応するキャパシタ群の中から一のキャパシタを選択する選択制御をなすことを特徴とする請求項１〜３いずれか記載の増幅回路。
【請求項８】
前記演算増幅器は、前記一対の入力端子の一方を非反転入力端子あるいは反転入力端子に切替え前記一対の入力端子の他方を反転入力端子あるいは非反転入力端子に切替える切替手段を有し、
前記制御手段は、所定の周期毎に前記一対の入力端子の状態を前記一対の入力端子の一方が非反転入力端子であり他方が反転入力端子である第１の状態、あるいは前記一対の入力端子の一方が反転入力端子であり他方が非反転入力端子である第２の状態に切替えるべく前記切替手段を制御し、前記一対の入力端子の状態に応じて前記１出力期間の各期間における前記選択されるキャパシタの接続状態を前記選択されるキャパシタの両端が入れ替えられた接続状態にすることを特徴とする請求項１〜４いずれか記載の増幅回路。
【請求項９】
前記演算増幅器は、前記一対の入力端子に制御電極がそれぞれ接続され互いに逆導電型の第１、第２の差動トランジスタ対と、
前記第１、第２の差動トランジスタ対にそれぞれ接続された第１、第２の定電流源と、
前記第１の差動トランジスタ対の一の出力端及び前記第２の差動トランジスタ対の一の出力端と第１の電源端子との間に接続された第１の電流ミラー回路と、
前記第１の差動トランジスタ対の他の出力端及び前記第２の差動トランジスタ対の他の出力端と前記第１の電源端子との間に接続された第２の電流ミラー回路と、
前記第２の差動トランジスタ対と第２の電源端子との間に接続された負荷回路と、
前記第２の差動トランジスタ対の他の出力端と前記負荷回路との接続点に制御電極が接続され、前記第１の電源端子と前記第２の電源端子との間に、第３の定電流源と共に直列形態に接続された第１のトランジスタと、
前記第１のトランジスタと前記第３の定電流源との接続点に制御電極が接続され、前記第１の電源端子と前記第２の電源端子との間に、第４の定電流源と共に直列形態に接続された第２のトランジスタと、
前記第１の電源端子と前記第２の電源端子との間に直列形態に接続され、制御電極が、前記第２のトランジスタと前記第４の定電流源との接続点と、前記第２の差動トランジスタ対の他の出力端と前記負荷回路との接続点と、にそれぞれ接続された第１、第２の出力トランジスタとを有し、
前記第１及び第２の出力トランジスタの接続点が前記出力端子に接続されることを特徴とする請求項１〜４いずれか記載の増幅回路。
【請求項１０】
前記制御手段は、前記選択されるキャパシタに前記オフセット電圧を記憶する前記第１の期間に、前記出力端子を回路出力端子から切り離すことを特徴とする請求項１〜４及び６〜９いずれか記載の増幅回路。
【請求項１１】
入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、複数のキャパシタとを含む増幅回路の制御方法であって、
１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させる制御ステップを含み、前記制御ステップは、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、
前記制御ステップは、前記第１の期間に、前記選択されるキャパシタの一端を前記回路入力端子に接続すると共にその他端を前記一対の入力端子の他方及び前記演算増幅器の出力端子に接続し、さらに、前記制御ステップは、前記１出力期間の第２の期間に、前記一端を前記回路入力端子から切り離し前記他端を前記出力端子から切り離すと共に、前記一端を前記出力端子に接続することを特徴とする制御方法。
【請求項１２】
前記制御ステップは、前記第１の期間に、前回の１出力期間における前記選択されるキャパシタを前記一対の入力端子の他方及び前記出力端子から切り離すことを特徴とする請求項１１記載の制御方法。
【請求項１３】
前記制御ステップは、前記１出力期間における前記選択されるキャパシタが前回の１出力期間における前記選択されるキャパシタと同一である場合、前記１出力期間を通じて、前回の１出力期間の前記第２の期間における前記選択されるキャパシタの接続状態を維持することを特徴とする請求項１１記載の制御方法。
【請求項１４】
前記演算増幅器は、前記一対の入力端子の一方を非反転入力端子あるいは反転入力端子に切替え前記一対の入力端子の他方を反転入力端子あるいは非反転入力端子に切替える切替手段を有し、
前記制御ステップは、所定の周期毎に前記一対の入力端子の状態を前記一対の入力端子の一方が非反転入力端子であり他方が反転入力端子である第１の状態、あるいは前記一対の入力端子の一方が反転入力端子であり他方が非反転入力端子である第２の状態に切替えるべく前記切替手段を制御することを特徴とする請求項１１〜１３いずれか記載の制御方法。
【請求項１５】
前記演算増幅器は、前記一対の入力端子の一方を非反転入力端子あるいは反転入力端子に切替え前記一対の入力端子の他方を反転入力端子あるいは非反転入力端子に切替える切替手段を有し、
前記制御ステップは、所定の周期毎に前記一対の入力端子の状態を前記一対の入力端子の一方が非反転入力端子であり他方が反転入力端子である第１の状態、あるいは前記一対の入力端子の一方が反転入力端子であり他方が非反転入力端子である第２の状態に切替えるべく前記切替手段を制御し、前記一対の入力端子の状態に応じて前記１出力期間の各期間における前記選択されるキャパシタの接続状態を前記選択されるキャパシタの両端が入れ替えられた接続状態にすることを特徴とする請求項１１〜１３いずれか記載の制御方法。
【請求項１６】
複数の電圧レベルをとりうる入力信号が供給される回路入力端子と、
回路出力端子と、
一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、
前記入力信号の電圧レベルに応じて前記演算増幅器に発生するオフセット電圧の各々を予め記憶する記憶手段と、
前記記憶手段に記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正する制御手段とを含み、
前記記憶手段は、前記オフセット電圧をそれぞれ記憶する複数のキャパシタからなり、
前記制御手段は、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させ、
前記制御手段は、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、
前記演算増幅器は、前記複数のキャパシタの一端にそれぞれ接続され、各々前記一対の入力端子の他方として機能しうる複数の端子を有し、
前記制御手段は、前記第１の期間に、前記複数の端子のうち前記選択されるキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめ、前記選択されるキャパシタの他端を前記回路入力端子に接続すると共にその一端を前記演算増幅器の出力端子に接続することを特徴とする増幅回路。
【請求項１７】
前記制御手段は、前記１出力期間の第２の期間に、前記選択されるキャパシタの他端を前記回路入力端子から切り離しその一端を前記出力端子から切り離すと共に、その他端を前記出力端子に接続することを特徴とする請求項１６記載の増幅回路。
【請求項１８】
前記制御手段は、前記第１の期間に、前回の１出力期間における前記選択されるキャパシタを前記出力端子から切り離すことを特徴とする請求項１７記載の増幅回路。
【請求項１９】
前記制御手段は、前記１出力期間における前記選択されるキャパシタが前回の１出力期間における前記選択されるキャパシタと同一である場合、前記１出力期間を通じて、前回の１出力期間の前記第２の期間における前記選択されるキャパシタの接続状態を維持することを特徴とする請求項１７記載の増幅回路。
【請求項２０】
前記演算増幅器は、前記一対の入力端子の一方に制御電極が接続され前記演算増幅器の入力段の差動トランジスタ対を構成する第１のトランジスタと、前記複数の端子に制御電極がそれぞれ接続され、各々前記第１のトランジスタと共に前記差動トランジスタ対を構成しうる複数のトランジスタとを有し、
前記制御手段は、前記第１の期間に、前記複数のトランジスタのうち前記選択されるキャパシタに前記複数の端子の一つを介して接続された制御電極を有するトランジスタと前記第１のトランジスタとにより前記差動トランジスタ対を構成せしめることにより、前記複数の端子のうち前記選択されるキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめることを特徴とする請求項１６〜１９いずれか記載の増幅回路。
【請求項２１】
一対の入力端子の一方が入力信号が供給される回路入力端子に接続され、各々前記一対の入力端子の他方として機能しうる複数の端子を有する演算増幅器と、
一端が前記複数の端子にそれぞれ接続される複数のキャパシタと、
一端が前記一対の入力端子の一方に接続される第１のスイッチと、
前記第１のスイッチの他端と前記演算増幅器の出力端子との間に接続される第２のスイッチと、
前記第１のスイッチの他端と前記複数のキャパシタの他端との間にそれぞれ接続される複数のキャパシタ選択スイッチと、
前記複数の端子と前記出力端子との間にそれぞれ接続される複数のスイッチと、
前記入力信号の電圧レベルに応じて前記複数のキャパシタの中の一のキャパシタに前記演算増幅器のオフセット電圧を記憶させるべく、前記複数の端子のうち前記一のキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめると共に前記スイッチの各々を制御する制御手段とを含むことを特徴とする増幅回路。
【請求項２２】
入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、複数のキャパシタとを含む増幅回路の制御方法であって、
１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させる制御ステップを含み、前記制御ステップは、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、
前記演算増幅器は、前記複数のキャパシタの一端にそれぞれ接続され、各々前記一対の入力端子の他方として機能しうる複数の端子を有し、
前記制御ステップは、前記第１の期間に、前記複数の端子のうち前記選択されるキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめ、前記選択されるキャパシタの他端を前記回路入力端子に接続すると共にその一端を前記演算増幅器の出力端子に接続し、さらに、前記制御ステップは、前記第２の期間に、前記選択されるキャパシタの他端を前記回路入力端子から切り離しその一端を前記出力端子から切り離すと共に、その他端を前記出力端子に接続することを特徴とする制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は負荷を駆動する増幅回路及びその制御方法に関し、特に演算増幅器のオフセット電圧を補正する増幅回路に関する。
【０００２】
【従来の技術】
従来、負荷を駆動する増幅回路では、増幅回路を構成する能動素子の特性ばらつきにより、オフセット電圧が生じるという問題がある。この問題を解決するため、これまでオフセット電圧を補正する様々な方法が用いられてきた。その中で、キャパシタを用いたオフセット電圧補正手段を有する増幅回路の代表例として、特公平５−８５０８５号公報、特開平９−２４４５９０号公報に記載されている増幅回路が挙げられる。
【０００３】
図２５は特公平５−８５０８５号公報に記載されている従来の増幅回路の構成を示す図である。図２５において、従来の増幅回路は、非反転入力端及び反転入力端にそれぞれ回路入力端子６２１、６２２から差動入力＋ＩＮ、−ＩＮが印加される演算増幅器６４１及び６４２と、キャパシタ６３１及び６３２と、トランジスタスイッチ６０１〜６１２とを有している。スイッチ６０１、６０２、６０８、６０９、６１０及び６１１は第一のスイッチグループ、スイッチ６０３、６０４、６０５、６０６、６０７及び６１２は第２のスイッチグループを形成する。第１のスイッチグループと第２のスイッチグループとは交互にオンするように制御される。
【０００４】
図２５に示した増幅回路の動作について説明する。図２５において、まず、第１のスイッチグループがオン状態、第２のスイッチグループがオフ状態に制御される。この状態では、演算増幅器６４１は、スイッチ６０１、６０２及び６１１が閉じるので、入力端に供給される差動信号を出力端子に出力する。一方、演算増幅器６４２の非反転入力端は接地され、出力端にはオフセット電圧分が出力される。このオフセット電圧によってキャパシタ６３２は充電され、オフセット電圧を保持する。
【０００５】
次に、第１のスイッチグループがオフ状態、第２のスイッチグループがオン状態に制御される。この状態では、スイッチ６０６、６０７及び６１２が閉じ、逆相の入力端子６２２と演算増幅器６４２の反転入力端間にキャパシタ６３２が直列に接続されるので、差動信号−ＩＮに逆極性のオフセット電圧が重畳され演算増幅器６４２の反転入力端に印加される。この結果、演算増幅器６４２の出力からオフセット電圧が相殺されて補正される。
【０００６】
上記のスイッチ群の交互の動作を繰り返すことにより、演算増幅器６４１についても演算増幅器６４２と同じ動作が行われ、演算増幅器６４１のオフセット電圧も補正される。補正された演算増幅器６４１及び６４２の出力電圧が出力端子６２３に交互に出力されることにより、図２５の増幅回路では高精度出力を可能としている。
【０００７】
また、図２６は特開平９−２４４５９０号公報に記載されている従来の増幅回路の構成を示す図である。図２６において、従来の増幅回路は、演算増幅器７０３と、オフセット補正回路７０４とを有しており、オフセット補正回路７０４は、キャパシタ７０５と、スイッチ７０６〜７０８とを有している。外部から供給される入力電圧Ｖｉｎは、増幅回路の入力端子７０１を介して演算増幅器７０３の非反転入力端子に入力される。演算増幅器７０３の出力電圧Ｖout は、増幅回路の出力端子７０２を介して外部に出力される。
【０００８】
演算増幅器７０３の非反転入力端子と演算増幅器７０３の出力端子との間には、スイッチ７０６及び７０７が直列に接続される。スイッチ７０６とスイッチ７０７との接続点と演算増幅器７０３の反転入力端子との間には、キャパシタ７０５が接続される。また、演算増幅器７０３の反転入力端子と演算増幅器７０３の出力端子との間には、スイッチ７０８が接続される。
【０００９】
次に、図２６に示した増幅回路の動作について図面を用いて説明する。図２７は図２６に示した増幅回路の動作を示すタイミングチャートである。図２６及び２７に示したように、まず、前回の状態である期間Ｔ１においては、スイッチ７０７のみをオン状態とし、他のスイッチ７０６及び７０８をオフ状態にしている。これにより、演算増幅器７０３の出力端子と反転入力端子とがキャパシタ７０５を介して接続される。この状態では出力電圧Ｖout の電圧レベルは前回の出力電圧が継続している。
【００１０】
期間Ｔ２では、スイッチ７０７に加えて、スイッチ７０８がオンとなる。入力電圧Ｖｉｎの電圧レベルが変わると、それに応じて出力電圧Ｖout は変化し、オフセット電圧Ｖoff を含んだＶｉｎ＋Ｖoff となる。このとき、キャパシタ７０５は短絡され、キャパシタ７０５の両端は同電位となる。また、スイッチ７０７及び７０８をオンすることにより、キャパシタ７０５の両端は演算増幅器７０３の出力端に接続されるので、キャパシタ７０５の両端の電位は共に演算増幅器７０３の出力によってＶout （＝Ｖｉｎ＋Ｖoff ）となる。
【００１１】
期間Ｔ３において、スイッチ７０８をオンのままでスイッチ７０７をオフにし、その後スイッチ７０６をオンにする。これにより、キャパシタ７０５の一端は入力端に接続され、その電位はＶout からＶｉｎに変化する。スイッチ７０８がオンなので、キャパシタ７０５の他端の電位は出力電圧Ｖout のままである。したがって、キャパシタ７０５に印加される電圧はＶout −Ｖｉｎ＝Ｖｉｎ＋Ｖoff −Ｖｉｎ＝Ｖoff となり、キャパシタ７０５にオフセット電圧Ｖoff に相当する電荷が充電される。
【００１２】
期間Ｔ４では、スイッチ７０６及び７０８をオフにし、その後スイッチ７０７をオンにする。スイッチ７０６及び７０８をオフにすることにより、キャパシタ７０５が演算増幅器７０３の反転入力端及び出力端間に直接接続され、キャパシタ７０５にオフセット電圧Ｖoff が保持される。スイッチ７０７をオンにすることにより、演算増幅器７０３の反転入力端子に出力端子の電位を基準としてオフセット電圧Ｖoff が印加される。この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff −Ｖoff ＝Ｖｉｎとなるためオフセット電圧は相殺され、高精度な電圧を出力することができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、図２５に示した従来の増幅回路では、キャパシタの一端の電位を常に接地電位から入力信号−ＩＮのレベルまで立ち上げる必要がある。そのため、オフセット補正動作においてキャパシタの充放電を伴うため消費電力が大きいという問題がある。
【００１４】
また、図２６に示した従来の増幅回路では、キャパシタ両端の電位差はオフセット電圧分だけであり、キャパシタの充放電による消費電力は図２５に示した増幅回路よりも抑えることができる。
【００１５】
しかし、演算増幅器に生じるオフセット電圧は入力信号の電圧レベルに応じてその大きさが異なる。なお、入力信号の電圧レベルの変化によるオフセット電圧の変動はｍＶ単位の変動ではある。しかし、増幅回路が例えば液晶ディスプレイを駆動する駆動回路として用いられる場合、このｍＶ単位の変動が液晶ディスプレイの階調表示に影響を与えてしまう。特に、液晶ディスプレイに多階調表示、高精細表示が要求される場合には、オフセット電圧の変動に対処することが必須となる。
【００１６】
従って、増幅回路に供給される入力信号の電圧レベルが変化する場合には、入力信号の電圧レベルに応じてオフセット電圧の大きさが異なるので、図２６に示した増幅回路において高精度出力を実現するためには、１出力毎にオフセット補正動作を行う必要がある。１出力毎にオフセット補正動作を行うと、オフセット電圧を記憶させるキャパシタを１出力毎に充放電させなければならないので、図２６に示した増幅回路でもオフセット補正動作時の消費電力が大きいという問題がある。
【００１７】
また、オフセット補正動作をスイッチ制御により行うと、スイッチング時に生じる容量結合の影響により出力精度が低下するという問題もある。一方、オフセット電圧を記憶させるキャパシタの容量を大きくすることによりスイッチング時に生じる容量結合の影響による出力精度の低下を抑制することができるが、容量を大きくすると１出力毎に行うオフセット補正動作によるキャパシタの充放電により消費電力が増大するという問題がある。
【００１８】
上記では、図２５及び図２６に示した増幅回路の問題点について説明したが、キャパシタを用いたオフセット補正手段を有する他の増幅回路にも同様の問題点がある。
【００１９】
本発明の目的は、低消費電力化及び高精度出力を実現することができる増幅回路及びその制御方法を提供することである。
【００２０】
【課題を解決するための手段】
本発明による増幅回路は、複数の電圧レベルをとりうる入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、前記入力信号の電圧レベルに応じて前記演算増幅器に発生するオフセット電圧の各々を予め記憶する記憶手段と、前記記憶手段に記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正する制御手段とを含み、前記記憶手段は、前記オフセット電圧をそれぞれ記憶する複数のキャパシタからなり、前記制御手段は、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させ、前記制御手段は、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、前記制御手段は、前記第１の期間に、前記選択されるキャパシタの一端を前記回路入力端子に接続すると共にその他端を前記一対の入力端子の他方及び前記演算増幅器の前記出力端子に接続することを特徴とする。
【００２１】
本発明による別の増幅回路は、一対の入力端子の一方が入力信号が供給される回路入力端子に接続される演算増幅器と、複数のキャパシタと、前記一対の入力端子の他方と前記演算増幅器の出力端子との間に接続される第１のスイッチと、一端が前記一対の入力端子の一方に接続される第２のスイッチと、前記第２のスイッチの他端と前記出力端子との間に接続される第３のスイッチと、前記第２のスイッチの他端と前記複数のキャパシタの一端との間にそれぞれ接続される複数のキャパシタ選択スイッチと、前記一対の入力端子の他方と前記複数のキャパシタの他端との間にそれぞれ接続される複数のキャパシタ選択スイッチと、前記入力信号の電圧レベルに応じて前記スイッチの各々を制御し前記複数のキャパシタの中の一のキャパシタに前記演算増幅器のオフセット電圧を記憶させるスイッチ制御手段とを含むことを特徴とする。
【００２４】
本発明による制御方法は、入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、複数のキャパシタとを含む増幅回路の制御方法であって、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させる制御ステップを含み、前記制御ステップは、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、前記制御ステップは、前記第１の期間に、前記選択されるキャパシタの一端を前記回路入力端子に接続すると共にその他端を前記一対の入力端子の他方及び前記演算増幅器の出力端子に接続し、さらに、前記制御ステップは、前記１出力期間の第２の期間に、前記一端を前記回路入力端子から切り離し前記他端を前記出力端子から切り離すと共に、前記一端を前記出力端子に接続することを特徴とする。
【００２５】
本発明による別の増幅回路は、複数の電圧レベルをとりうる入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、前記入力信号の電圧レベルに応じて前記演算増幅器に発生するオフセット電圧の各々を予め記憶する記憶手段と、前記記憶手段に記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正する制御手段とを含み、前記記憶手段は、前記オフセット電圧をそれぞれ記憶する複数のキャパシタからなり、前記制御手段は、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させ、前記制御手段は、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、前記演算増幅器は、前記複数のキャパシタの一端にそれぞれ接続され、各々前記一対の入力端子の他方として機能しうる複数の端子を有し、前記制御手段は、前記第１の期間に、前記複数の端子のうち前記選択されるキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめ、前記選択されるキャパシタの他端を前記回路入力端子に接続すると共にその一端を前記演算増幅器の出力端子に接続することを特徴とする。
本発明による別の増幅回路は、一対の入力端子の一方が入力信号が供給される回路入力端子に接続され、各々前記一対の入力端子の他方として機能しうる複数の端子を有する演算増幅器と、一端が前記複数の端子にそれぞれ接続される複数のキャパシタと、一端が前記一対の入力端子の一方に接続される第１のスイッチと、前記第１のスイッチの他端と前記演算増幅器の出力端子との間に接続される第２のスイッチと、前記第１のスイッチの他端と前記複数のキャパシタの他端との間にそれぞれ接続される複数のキャパシタ選択スイッチと、前記複数の端子と前記出力端子との間にそれぞれ接続される複数のスイッチと、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中の一のキャパシタに前記演算増幅器のオフセット電圧を記憶させるべく、前記複数の端子のうち前記一のキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめると共に前記スイッチの各々を制御する制御手段とを含むことを特徴とする。
本発明による別の制御方法は、入力信号が供給される回路入力端子と、回路出力端子と、一対の入力端子の一方が前記回路入力端子に接続され、出力端子が前記回路出力端子に接続され、前記入力信号を増幅する演算増幅器と、複数のキャパシタとを含む増幅回路の制御方法であって、１出力期間の第１の期間に、前記入力信号の電圧レベルに応じて前記複数のキャパシタの中から一のキャパシタを選択する選択制御をなしこの選択されるキャパシタに前記演算増幅器のオフセット電圧を記憶させる制御ステップを含み、前記制御ステップは、前記１出力期間の第２の期間に、前記選択されるキャパシタに記憶された前記オフセット電圧を用いて前記演算増幅器の出力を補正し、前記演算増幅器は、前記複数のキャパシタの一端にそれぞれ接続され、各々前記一対の入力端子の他方として機能しうる複数の端子を有し、前記制御ステップは、前記第１の期間に、前記複数の端子のうち前記選択されるキャパシタに接続された端子を前記一対の入力端子の他方として機能せしめ、前記選択されるキャパシタの他端を前記回路入力端子に接続すると共にその一端を前記演算増幅器の出力端子に接続し、さらに、前記制御ステップは、前記第２の期間に、前記選択されるキャパシタの他端を前記回路入力端子から切り離しその一端を前記出力端子から切り離すと共に、その他端を前記出力端子に接続することを特徴とする。
【００２６】
本発明の作用は次の通りである。入力信号の電圧レベルに応じて演算増幅器に発生するオフセット電圧の各々を予め記憶手段に記憶させておくことにより、入力信号の電圧レベルが変化する度に、記憶していたオフセット電圧を消去して新たなオフセット電圧を記憶するようにしていた従来の増幅回路と比較して、消費電力を低減することができる。
【００２７】
また、記憶手段として複数のキャパシタを使用し、制御手段が、入力信号の電圧レベルに応じて選択される一のキャパシタに、オフセット電圧を記憶、保持させ、この保持されたオフセット電圧を用いて演算増幅器の出力を補正する。そのため、高精度なオフセット補正動作を行うことが可能となり、高精度出力が可能となる。また、一度オフセット電圧が記憶、保持されると、次に同じ電圧レベルを有する入力信号が増幅回路に供給されたときに、同じキャパシタが選択されこのキャパシタに記憶、保持されたオフセット電圧を用いて演算増幅器の出力が補正されるので、キャパシタに充放電による電力消費がほとんどなく、オフセット補正動作による電力消費を最小限に抑えることができる。
【００２８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を用いて説明する。図１は本発明の実施の形態による増幅回路の構成を示す図である。なお、以下に示す全ての図において同等部分は同一符号にて示している。
【００２９】
図１において、本発明の実施の形態による増幅回路は、入力信号選択手段７と、演算増幅器１０と、オフセット補正回路１１と、制御手段１２とを有している。入力信号選択手段７は、外部からのＮ（Ｎは正の整数）個の入力信号（それら入力信号の電圧レベルはそれぞれＶｉｎ１〜ＶｉｎＮである）がそれぞれ供給されるＮ個の回路入力端子（増幅回路の入力端子）と演算増幅器１０の非反転入力端子との間にそれぞれ接続される入力信号選択スイッチ７−１〜７−Ｎを有している。
【００３０】
入力信号選択手段７は制御手段１２の制御に従ってＮ個の入力信号のいずれか１つを選択し、この選択された入力信号は演算増幅器１０の非反転入力端子に入力される。ここで、入力信号の選択は所定の期間（１出力期間）毎に行われる。ボルテージフォロワの演算増幅器１０は、入力信号選択手段７により選択された入力信号の電圧と等しい出力電圧Ｖout を回路出力端子８（増幅回路の出力端子）を介して外部に出力する。
【００３１】
オフセット補正回路１１は、スイッチ１〜３と、複数のキャパシタ６−１〜６−Ｎを有するキャパシタ群６と、複数のキャパシタ選択スイッチ４−１〜４−Ｎを有するスイッチ群４と、複数のキャパシタ選択スイッチ５−１〜５−Ｎを有するスイッチ群５とを有している。スイッチ１は、演算増幅器１０の反転入力端子と演算増幅器１０の出力端との間に接続され、スイッチ２及び３は、演算増幅器１０の非反転入力端子と演算増幅器１０の出力端との間に直列に接続されている。
【００３２】
また、複数のキャパシタ６−１〜６−Ｎの一端はスイッチ群４を介してスイッチ２とスイッチ３の接続点に共通に接続され、複数のキャパシタ６−１〜６−Ｎの他端はスイッチ群５を介して演算増幅器１０の反転入力端子に接続されている。
【００３３】
制御手段１２は、外部から供給される、あるいは内部で生成される入力信号選択指示に応じて入力信号選択手段７の入力信号選択スイッチ７−１〜７−Ｎを制御する。また、制御手段１２は、入力信号選択指示に応じて複数のキャパシタ６−１〜６−Ｎの中からいずれか１つのキャパシタを選択するようにキャパシタ選択スイッチ４−１〜４−Ｎ及び５−１〜５−Ｎを制御する。換言すれば、制御手段１２は、入力信号選択手段７により選択された入力信号の電圧レベルに応じてスイッチ４−１〜４−Ｎ及び５−１〜５−Ｎを制御する。また、制御手段１２は、スイッチ１〜３を制御することによりオフセット補正動作の制御を行う。
【００３４】
なお、Ｎ個の入力信号の電圧レベルＶｉｎ１〜ＶｉｎＮは互いに異なる値であり、複数のキャパシタ６−１〜６−Ｎはこれ等電圧レベルＶｉｎ１〜ＶｉｎＮにそれぞれ１対１に対応付けられており、制御手段１２は入力信号の電圧レベルに対応付けられた一のキャパシタを選択する。
【００３５】
しかしながら、複数のキャパシタ６−１〜６−Ｎと電圧レベルＶｉｎ１〜ＶｉｎＮとが１対１に対応付けられている場合に限定されるものではなく、例えば、入力信号の電圧レベルがＶｉｎ１である場合に選択されるキャパシタと電圧レベルがＶｉｎ２である場合に選択されるキャパシタとが同一となるように制御手段１２は制御を行ってもよい。
【００３６】
すなわち、電圧レベルＶｉｎ１〜ＶｉｎＮの中に互いに同一または略同一となる値があってもよく、上述した例では電圧レベルＶｉｎ１及びＶｉｎ２が互いに同一または略同一のレベルである。従って、制御手段１２は入力信号の電圧レベルに応じた一のキャパシタを選択することになる。
【００３７】
以下、図１に示した本発明の実施の形態による増幅回路の動作について図面を用いて説明する。図２は図１に示した増幅回路の動作例を示すタイミングチャートであり、１出力期間における各スイッチのオン、オフの状態を示している。また、図３は図２に示した動作例に従った出力電圧波形を示す図である。
【００３８】
１出力期間は、１つの信号電圧を出力する期間であり、図２では、オフセット補正動作  （オフセット電圧記憶動作）を行う第１の期間Ｔ０１及び補正電圧が出力される第２の期間Ｔ０２の２つの期間から構成される場合について示している。また、同図では、１出力期間における入力信号の電圧レベルが図１に示したＶｉｎ１である場合の動作が示されている。なお、図１に示したスイッチ群４，５，７及びスイッチ１〜３は制御手段１２により制御される。
【００３９】
図１及び２に示したように、まず、１出力期間の第１の期間Ｔ０１では、スイッチ７−１及び４−１，５−１はオンされ、スイッチ７−２〜７−Ｎ及び４−２〜４−Ｎ，５−２〜５−Ｎはオフされる。また、スイッチ１及び２はオンされスイッチ３はオフされる。これにより、図３に示したように、出力電圧Ｖout はオフセット電圧Ｖoff を含んだＶｉｎ１＋Ｖoff となる。このとき、キャパシタ６−１の一端の電位は入力電圧Ｖｉｎ１に等しくなり、他端の電位は出力電圧Ｖout に等しくなり、キャパシタ６−１には入力電圧がＶｉｎ１の場合に演算増幅器１０に生じるオフセット電圧Ｖoff に相当する電荷が充電される。
【００４０】
次に、図２の１出力期間の第２の期間Ｔ０２では、期間Ｔ０１と同様に、スイッチ７−１及び４−１，５−１はオン、スイッチ７−２〜７−Ｎ及び４−２〜４−Ｎ，５−２〜５−Ｎはオフのままで、スイッチ１及び２がオフされ、スイッチ３がオンされる。このとき、キャパシタ６−１が演算増幅器１０の反転入力端子及び出力端子間に直接接続され、キャパシタ６−１にオフセット電圧Ｖoff が保持される。スイッチ３がオンされることにより、演算増幅器１０の反転入力端子に出力端子の電位を基準としてオフセット電圧Ｖoff が印加される。この結果、図３に示したように、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ１＋Ｖoff −Ｖoff ＝Ｖｉｎ１となり、オフセット電圧は相殺され、入力電圧Ｖｉｎ１と等しい電圧となる。
【００４１】
なお、図２のタイミングチャートでは、各スイッチには遅延がなく制御手段１２によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、第１の期間Ｔ０１においてスイッチ３が非導通状態になる前にスイッチ１及び２が導通状態にならないよう、また、第２の期間Ｔ０２においてスイッチ１及び２が非導通状態になる前にスイッチ３が導通状態にならないように、遅延を考慮してスイッチ制御が行われる。なお、遅延を考慮した場合の増幅回路の動作例を示すタイミングチャートが図４に示されている。
【００４２】
増幅回路に生じるオフセット電圧は入力電圧レベルの大きさにより異なるが、図１に示した本発明の実施の形態による増幅回路では、Ｎ個の入力電圧Ｖｉｎ１〜ＶｉｎＮと同数のＮ個のキャパシタ６−１〜６−Ｎが設けられているため、入力電圧とキャパシタを１対１で対応させることができ、各キャパシタにそれに対応する入力電圧レベルに応じた演算増幅器のオフセット電圧を記憶、保持させることができる。一度、入力電圧に対応したキャパシタにオフセット電圧を記憶、保持させると、次に同じ入力電圧が入力される１出力期間において、キャパシタを充放電させる必要がなく、スイッチング時に生じる容量結合の影響により変動した電荷を補充するだけでよい。そのため、キャパシタには電荷の充放電による電力消費がほとんどなく、低消費電力化が可能である。
【００４３】
このように、本発明の実施の形態による増幅回路では、入力電圧とキャパシタとが１対１に対応付けられ、入力電圧レベルに応じたオフセット電圧が当該入力電圧レベルに対応付けられたキャパシタに記憶、保持されることにより、高精度なオフセット補正動作を行うことが可能であり、かつ、オフセット補正動作の電力消費を最小限に抑えることができる。
【００４４】
さらに、キャパシタに一度オフセット電圧を記憶、保持させると、次に同じ入力電圧が増幅回路に入力される１出力期間において、既にキャパシタに保持されているオフセット電圧を用いて演算増幅器の出力の補正を行うためキャパシタに充放電による電力消費がほとんどなく、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００４５】
図２では、１出力期間における入力電圧がＶｉｎ１である場合について説明したが、本発明の実施の形態による増幅回路では、複数の入力電圧に応じたオフセット電圧をそれぞれ異なるキャパシタに記憶、保持させることができるため、入力電圧がＶｉｎ２〜ＶｉｎＮである場合においても、入力電圧がＶｉｎ１である場合と同様に、高精度なオフセット補正動作を行うことが可能であり、かつ、オフセット補正動作の電力消費を最小限に抑えることができる。
【００４６】
なお、図１に示した本発明の実施の形態による増幅回路に用いられる演算増幅器１０はどのような形態のものでも構わない。
【００４７】
図５は同じ電圧が連続して入力される場合の図１に示した増幅回路の動作例を示すタイミングチャートである。図５のタイミングチャートに従った動作では、図２とは異なるスイッチ制御がなされることにより、図２のタイミングチャートに従った動作よりも低消費電力化が可能である。図５では、連続するＭ（Ｍは２以上の整数）つの１出力期間（第１出力期間〜第Ｍ出力期間）において入力電圧がＶｉｎ１である場合について示している。なお、図２と同様に、図５のタイミングチャートに従ったスイッチ制御は図１に示した制御手段１２により行われる。
【００４８】
図５において、第１出力期間の第１の期間Ｔ０１及び第２の期間Ｔ０２の動作は図２の期間Ｔ０１及び期間Ｔ０２と同様なので、その説明を省略する。
【００４９】
図５に示したように、第２出力期間から第Ｍ出力期間に相当する期間Ｔ０３では、第１出力期間の期間Ｔ０２における各スイッチの状態が保たれることにより、第２〜第Ｍ出力期間においても入力電圧Ｖｉｎ１と等しい出力電圧を得ることができる。
【００５０】
図５のタイミングチャートに従って制御手段１２により図１に示した増幅回路を動作させることにより、オフセット補正動作がなされる期間Ｔ０１においてキャパシタ６−１に入力電圧がＶｉｎ１の場合に演算増幅器１０に生じるオフセット電圧を一度記憶、保持させると、それ以降の第２〜第Ｍ出力期間においてオフセット補正動作を行うことなく高精度出力が可能である。このように、第１〜第Ｍ出力期間において電荷の充放電を伴う期間は期間Ｔ０１のみであるので、図５のタイミングチャートに従った動作では、消費電力を図２のタイミングチャートに従った場合よりも抑えることができる。
【００５１】
なお、図５のタイミングチャートでは、図２と同様に各スイッチには遅延がなく制御手段１２によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、第１の期間Ｔ０１においてスイッチ３が非導通状態になる前にスイッチ１及び２が導通状態にならないよう、また、第２の期間Ｔ０２においてスイッチ１及び２が非導通状態になる前にスイッチ３が導通状態にならないように、図４と同様に遅延を考慮してスイッチ制御が行われる。
【００５２】
また、オフセット電圧を記憶させるキャパシタは一度オフセット電圧を記憶させると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００５３】
図５では、連続する第１〜第Ｍ出力期間に同じ電圧が入力される場合として入力電圧がＶｉｎ１である場合について説明したが、図１に示した本発明の実施の形態による増幅回路では、入力電圧数Ｎと同数のＮ個のキャパシタが設けられており、入力電圧に応じたオフセット電圧をそれぞれ異なるキャパシタに記憶、保持させることができるため、入力電圧はＶｉｎ１に限らず、入力電圧がＶｉｎ２〜ＶｉｎＮの場合においても、高精度なオフセット補正動作を行うことが可能であり、かつ、オフセット補正動作の電力消費を最小限に抑えることができる。
【００５４】
以下に、上記の本発明の実施の形態についてさらに詳細に説明するため、代表的な演算増幅器を例に挙げて本発明の実施の形態による増幅回路について、図面を参照して説明する。
【００５５】
図６は図７に示す従来の最も簡単な帰還型演算増幅器を図１に示した増幅回路における演算増幅器１０に用いた場合の増幅回路の構成を示す図である。また、図７は第１の帰還型演算増幅器（ボルテージフォロワ回路）の構成を示す図である。
【００５６】
図７を参照すると、図７に示した演算増幅器は、ソースが共通接続され、ゲートが入力端子２００、出力端子８にそれぞれ接続され、差動対をなすＰＭＯＳトランジスタ２０１及び２０２と、ＰＭＯＳトランジスタ２０１及び２０２の共通接続されたソースと高位側電源ＶＤＤとの間に接続された定電流源２１１と、ソースが低位側電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタ２０４のゲートに接続され、ドレインがＰＭＯＳトランジスタ２０１のドレインに接続されたＮＭＯＳトランジスタ２０３と、ソースが低位側電源ＶＳＳに接続され、ドレインとゲートが接続されてＰＭＯＳトランジスタ２０２のドレインに接続されたＮＭＯＳトランジスタ２０４と、高位側電源ＶＤＤと出力端子８の間に接続された定電流源２１２と、差動対の出力をゲートに入力し、ソースが低位側電源ＶＳＳに接続され、ドレインが出力端子８と定電流源２１２との接続点に接続されているＮＭＯＳトランジスタ２０５と、出力端子８とＰＭＯＳトランジスタ２０２のゲートとの接続点及びＮＭＯＳトランジスタ２０５のゲート端子に接続される位相補償容量２２１とを備えている。
【００５７】
図７に示した演算増幅器は、Ｖｉｎ＜Ｖout のときに、ＮＭＯＳトランジスタ２０５の放電作用により出力電圧Ｖout をＶｉｎまで引き下げ、Ｖｉｎ＞Ｖout のときに、定電流源２１１により出力電圧Ｖout をＶｉｎまで引き上げることができる。しかし、図７に示した演算増幅器は、演算増幅器を構成する能動素子の特性ばらつきによりオフセット電圧が生じる場合があり、入力電圧と等しい出力電圧を出力することができない。
【００５８】
一方、図６に示したように、図７に示した演算増幅器が図１に示した増幅回路の演算増幅器１０に適用された場合、図６に示した増幅回路では、制御手段１２が入力電圧レベルに応じてスイッチ群４，５，７及びスイッチ１〜３を制御することにより、入力電圧と１対１に対応するキャパシタに入力電圧レベルに応じたオフセット電圧をキャパシタに記憶、保持し、キャパシタに保持させたオフセット電圧を用いて演算増幅器１０の出力の補正がなされる。そのため、高精度出力が可能となり、また、オフセット補正動作による電力消費がほとんどないので、オフセット補正動作による消費電力を最小限に抑えることができる。
【００５９】
さらに、オフセット電圧を記憶するキャパシタは一度オフセット電圧を記憶すると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００６０】
なお、図８に示すＮＭＯＳ差動対３０１及び３０２により構成される第２の帰還型増幅器を図１に示した増幅回路の演算増幅器１０に適用した場合にも、図６に示した増幅回路と同様に、入力電圧と等しい出力電圧を得ることができ、また、オフセット補正動作による消費電力を最小限に抑えることができることは勿論である。
【００６１】
図９は図１０に示す演算増幅器を図１に示した増幅回路における演算増幅器１０に適用した場合の増幅回路の構成を示す図である。また、図１０は第３の演算増幅器の構成を示す図である。図１０に示した演算増幅器では、入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタとを交互に切替える動作が所定の周期毎に行われることにより、オフセット電圧が時間的に平均化される。これにより、図１０に示した演算増幅器では、出力精度を向上させることができる。このような演算増幅器を本発明に適用してもよい。
【００６２】
以下に、図１０に示した演算増幅器の構成及び動作概要について図面を用いて説明する。図１１は図１０に示した演算増幅器に設けられたスイッチ４０１〜４０４及び４１１〜４１４のスイッチング動作を示すタイミングチャートである。また、図１２は図１０に示した演算増幅器が図１１のタイミングチャートに従って制御された場合の出力電圧波形を示す図である。
【００６３】
図１０において、図１０に示した演算増幅器は、図７に示した演算増幅器に、入力段のＰＭＯＳトランジスタ２０１のゲート電極を、入力端子４００あるいは出力端子８に接続するスイッチ４０１及び４１２と、入力段のＰＭＯＳトランジスタ２０２のゲート電極を、出力端子８あるいは入力端子４００に接続するスイッチ４０２及び４１１と、出力段のＮＭＯＳトランジスタ２０５のゲート電極を、入力段のＰＭＯＳトランジスタ２０１のドレイン電極あるいは入力段のＰＭＯＳトランジスタ２０２のドレイン電極に接続するスイッチ４０３及び４１３と、カレントミラー回路を構成するＮＭＯＳトランジスタ２０３及び２０４のゲート電極を、入力段のＰＭＯＳトランスジスタ２０２のドレイン電極あるいは入力段のＰＭＯＳトランジスタ２０１のドレイン電極に接続するスイッチ４０４及び４１４とを付加したものである。
【００６４】
図１０において、スイッチ４０１〜４０４がオンのときスイッチ４１１〜４１４がオフに制御されることにより、入力電圧Ｖｉｎは入力段のＭＯＳトランジスタ２０１のゲート電極に印加され、出力電圧Ｖout は入力段のＭＯＳトランジスタ２０２のゲート電極に印加される。一方、スイッチ４０１〜４０４がオフ、スイッチ４１１〜４１４がオンに制御されることにより、入力電圧Ｖｉｎは入力段のＭＯＳトランジスタ２０２のゲート電極に印加され、出力電圧Ｖout は入力段のＭＯＳトランジスタ２０１のゲート電極に印加される。
【００６５】
したがって、スイッチ４０１〜４０４がオンでありスイッチ４１１〜４１４がオフである状態と、スイッチ４０１〜４０４がオフでありスイッチ４１１〜４１４がオンである状態とが交互に繰り返されることにより、入力電圧Ｖｉｎと出力電圧Ｖout は入力段のＭＯＳトランジスタ２０１、２０２のゲート電極に交互に印加されることになる。
【００６６】
図１０及び１１において、第１出力期間では、スイッチ４０１〜４０４がオン、スイッチ４１１〜４１４がオフに制御され、図１０に示した演算増幅器にオフセット電圧Ｖoff が生じ、図１２に示したように出力電圧Ｖout はＶout ＝Ｖｉｎ＋Ｖoff となる。
【００６７】
また、第２出力期間では、スイッチ４０１〜４０４がオフ、スイッチ４１１〜４１４がオンに制御され、図１０に示した演算増幅器にオフセット電圧−Ｖoff が生じ、図１２に示したように出力電圧Ｖout はＶout ＝Ｖｉｎ−Ｖoff となる。なお、第３出力期間では第１出力期間と同様に各スイッチが制御され、第４出力期間では第２出力期間と同様に各スイッチが制御される。
【００６８】
したがって、各出力期間が十分短い場合には、スイッチ４０１〜４０４及び４１１〜４１４のオン、オフを交互に行うことで、図１２に示されるように、オフセット電圧は２出力期間毎に時間的に平均化される。このように、オフセット電圧が相殺されるので、出力精度の向上を図ることができる。
【００６９】
時間平均によりオフセット電圧をキャンセルすることにより出力精度の向上を可能とする増幅回路の一例は、特開平１１−２４９６２４号公報に記載されている。
【００７０】
特開平１１−２４９６２４号公報では、ドット反転駆動を行う液晶表示装置の映像信号線駆動手段において、１つの画素への階調電圧の印加を行うべく、正極性の階調電圧を出力する高電圧側アンプ回路と、負極性の階調電圧を出力する低電圧側アンプ回路とを極性に応じてフレーム毎に交互に動作させ、２フレーム毎にアンプ回路の入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタとを交互に切替える動作を行うことにより、それぞれのアンプ回路に生じるオフセット電圧を４フレーム毎に時間的に平均化することが記載されている。これにより、オフセット電圧による画素へ印加される電圧のばらつきにより生じる輝度の上昇及び減少を防止している。
【００７１】
しかし、図１０に示した演算増幅器では、オフセット電圧自体を小さくできないため、例えば多結晶シリコン薄膜トランジスタを用いて図１０に示した演算増幅器を構成した場合には、一般に素子ばらつきが大きいためオフセット電圧が大きく、時間平均することにより逆に出力電圧の変化が目立つことになる。そのため、特開平１１−２４９６２４号公報に記載された液晶表示装置の映像信号線駆動手段を素子ばらつきの大きいトランジスタにより構成した場合には、時間平均を行うことにより出力電圧の変化が大きくなり、輝度の変化が大きいため、時間平均を行っても表示品質を向上させることができない。
【００７２】
次に、図１０に示した演算増幅器が図１に示した増幅回路の演算増幅器１０に適用される場合について説明する。図１０に示した演算増幅器では、入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタとを交互に切替えるので、各入力電圧レベルに対して大きさは同じであるが、正負の異なるオフセット電圧が生じる。そのため、図９に示した増幅回路では、各入力電圧レベルに対してオフセット電圧を記憶するキャパシタを２個設けるため、外部から供給される入力電圧数がＮ（Ｖｉｎ１〜ＶｉｎＮ）の場合、２Ｎ個のキャパシタが設けられている。
【００７３】
図９において、演算増幅器１０は、演算増幅器１０の一対の入力端子の一方を非反転入力端子あるいは反転入力端子に切替え一対の入力端子の他方を反転入力端子あるいは非反転入力端子に切替える切替手段（スイッチ４０１〜４０４及び４１１〜４１４により構成される）を有しており、制御手段１２は、１出力期間毎に、演算増幅器１０の一対の入力端子の状態を一対の入力端子の一方が非反転入力端子であり他方が反転入力端子である第１の状態、あるいは一対の入力端子の一方が反転入力端子であり他方が非反転入力端子である第２の状態に切替えるべく切替手段を制御する。
【００７４】
キャパシタ６−１〜６−２Ｎは、演算増幅器１０の一対の入力端子の２つの状態にそれぞれ対応付けられた２つのキャパシタ群に分けられている。そして、制御手段１２は、１出力期間の第１の期間に、入力信号の電圧レベルに応じて一対の入力端子の状態に対応付けられたキャパシタ群の中から一のキャパシタを選択しこの選択されるキャパシタにオフセット電圧を記憶させるべく、スイッチ群４，５及びスイッチ１〜３を制御する。
【００７５】
なお、各キャパシタ群の複数のキャパシタはそれぞれ入力電圧Ｖｉｎ１〜ＶｉｎＮに１対１に対応付けられており、制御手段１２は、一対の入力端子の状態に対応付けられたキャパシタ群の中から入力信号の電圧レベルに対応付けられた一のキャパシタを選択するようにしてもよいことは勿論である。
【００７６】
また、制御手段１２は、１出力期間の第２の期間に、選択されたキャパシタに保持されているオフセット電圧を用いて増幅器１０の出力を補正すべく、スイッチ１〜３を制御する。このように、図９に示した増幅回路では、入力電圧レベルに応じたオフセット電圧の補正動作とオフセット電圧の時間平均が行われる。
【００７７】
したがって、図９に示した増幅回路の演算増幅器１０を素子ばらつきの大きいトランジスタにより構成した場合においても、オフセット補正動作を行うことによりオフセット電圧自体を十分小さくし、さらに図１１に示したように１出力期間毎に演算増幅器１０の一対の入力端子の状態を切替えることによりオフセット電圧が時間的に平均化されるので、高い出力精度を実現することが可能である。
【００７８】
また、液晶表示装置の映像信号線駆動手段に、図９〜１２を用いて説明した本発明による複数のキャパシタを用いたオフセット電圧補正機能を設けた増幅回路を用いる場合には、オフセット電圧補正動作と、増幅回路の入力電圧が印加される入力段のＭＯＳトランジスタと出力電圧が帰還される入力段のＭＯＳトランジスタを交互に切替える動作とを行う。増幅回路を素子ばらつきの大きいトランジスタにより構成した場合でも、オフセット補正動作を行うことにより演算増幅器に生じるオフセット電圧自体を十分小さくし、さらに入力段のトランジスタの切替を例えば２フレーム毎に行うことによりオフセット電圧を４フレーム毎に時間的に平均化することができる。これにより、オフセット電圧により生じる輝度の上昇及び減少が時間的に平均化されるため、増幅回路を素子ばらつきの大きいトランジスタにより構成した場合でも、表示品質の向上を図ることができる。
【００７９】
なお、図９に示した増幅回路では、図１に示した増幅回路と同様の効果を実現することができる。すなわち、入力電圧レベルに応じて選択されるキャパシタに入力電圧レベルに応じたオフセット電圧をキャパシタに記憶、保持させ、当該キャパシタに保持されたオフセット電圧を用いてオフセット電圧の補正を行うため、高精度なオフセット補正動作を行うことが可能である。また、キャパシタに、一度オフセット電圧を記憶、保持させると、キャパシタには充放電による電力消費がほとんどなく、オフセット補正動作による電力消費を最小限に抑えることができる。
【００８０】
さらに、オフセット電圧を記憶させるキャパシタは一度オフセット電圧を記憶させると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。
【００８１】
また、図７の演算増幅器にオフセット電圧を時間平均させる機能を設けた図１０の演算増幅器と同様に、図８に示すＮＭＯＳ差動対から構成される帰還型演算増幅器にオフセット電圧を時間平均させる機能を設けた演算増幅器を図１に示した増幅回路の演算増幅器１０に適用した場合にも、図９に示した増幅回路と同じ効果を得ることができることは勿論である。
【００８２】
図１３は図１０に示す演算増幅器を図１に示した増幅回路の演算増幅器１０に適用した場合の増幅回路の別の構成を示す図である。図９に示した増幅回路では、各入力電圧レベルに対してオフセット電圧を記憶させるキャパシタを２個設けるため、外部から供給される入力電圧数がＮの場合、２Ｎ個のキャパシタが必要となるが、図１３に示す増幅回路では、演算増幅器１０の一対の入力端子の状態に応じてオフセット電圧を記憶させるキャパシタの接続を切り替えることにより、図９に示した増幅回路より少ない数のキャパシタで、図９に示した増幅回路と同様の効果を実現することができる。
【００８３】
図１３に示した増幅回路では、オフセット補正回路１１０のみが図９に示した増幅回路と異なるだけであるため、以下に、オフセット補正回路１１０の構成及び動作についてのみ説明する。
【００８４】
図１３において、外部から供給されるＮ個の入力電圧Ｖｉｎ１〜ＶｉｎＮの中から入力信号選択手段７により選択されたいずれか１つの電圧が、演算増幅器１０の入力端子１１１へと入力される。スイッチ１０３の一端は演算増幅器１０の入力端子１１１に接続され、スイッチ１０２の一端は演算増幅器１０の出力端に接続され、スイッチ１０２及び１０３の他端は共通接続されている。スイッチ１０５の一端は入力端子１１１に接続され、スイッチ１０１の一端は演算増幅器１０の出力端に接続され、スイッチ１０１及び１０５の他端は共通接続されている。
【００８５】
スイッチ１０４は、演算増幅器１０の入力端子１１２とスイッチ１０５、１０１の接続点との間に接続され、スイッチ１０６は、スイッチ１０３、１０２の接続点と入力端子１１２との間に接続されている。また、複数のキャパシタ６−１〜６−Ｎの一端は、スイッチ群４を介してスイッチ１０３、１０２の接続点に共通に接続され、複数のキャパシタ６−１〜６−Ｎの他端は、スイッチ群５を介してスイッチ１０５、１０１の接続点に共通に接続されている。
【００８６】
なお、制御手段１２は、１出力期間毎に、入力信号選択手段７のスイッチ７−１〜７−Ｎを制御すると共に、演算増幅器１０の切替手段のスイッチ４０１〜４０４及び４１１〜４１４を制御する。また、制御手段１２は、入力信号の電圧レベルに応じて複数のキャパシタ６−１〜６−Ｎの中から一のキャパシタを選択し、この選択されるキャパシタにオフセット電圧を記憶し、記憶されたオフセット電圧を用いて演算増幅器１０の出力を補正すべく、スイッチ群４，５及びスイッチ１０１〜１０６を制御する。ここで、制御手段１２は、スイッチ１０１〜１０６を制御する際、演算増幅器１０の一対の入力端子１１１及び１１２の状態に応じて制御をなす。
【００８７】
以下に、図１３に示した増幅回路の動作について図面を用いて説明する。図１４は図１３に示した増幅回路の動作を示すタイミングチャートである。また、図１５及び１６は図１４に示した各期間における図１３の増幅回路の接続状態を示す図であり、図１５（ａ）は期間Ｔ１１における接続状態を示す図であり、図１５（ｂ）は期間Ｔ１２における接続状態を示す図であり、図１６（ａ）は期間Ｔ２１における接続状態を示す図であり、図１６（ｂ）は期間Ｔ２２における接続状態を示す図である。なお、以下の説明において、図１４に示した第１出力期間と第２出力期間の入力電圧は共にＶｉｎ１である場合を例に挙げて説明する。
【００８８】
図１３及び１４において、第１出力期間では、入力信号の電圧レベルＶｉｎ１に応じた一のキャパシタ６−１を選択するようにスイッチ群４及び５が制御される。また、第１出力期間に、スイッチ４０１〜４０４がオンされスイッチ４１１〜４１４がオフされることにより、演算増幅器１０の入力端子１１１及び１１２はそれぞれトランジスタ２０１及び２０２のゲート電極に接続される。また、第１出力期間において、一対の入力端子１１１及び１１２の状態に従ってスイッチ１０４はオンにされると共にスイッチ１０５及び１０６はオフされる。
【００８９】
第１出力期間の第１の期間Ｔ１１では、一対の入力端子１１１及び１１２の状態に従ってスイッチ１０２がオフされると共にスイッチ１０１及び１０３がオンされることにより、図１３に示した増幅回路は図１５（ａ）に示す接続状態となる。このとき、出力電圧Ｖout は、オフセット電圧Ｖoff を含んでいるためＶout ＝Ｖｉｎ＋Ｖoff となる。また、キャパシタ６−１の一端１１３（図１５参照）の電位は入力電圧Ｖｉｎに等しくなり、他端１１４（図１５参照）の電位は出力電圧Ｖｏｕｔに等しくなるため、キャパシタ６−１にはオフセット電圧Ｖoff に相当する電荷が充電される。
【００９０】
第１出力期間の第２の期間Ｔ１２では、スイッチ１０１及び１０３がオフされると共にスイッチ１０２がオンされることにより、図１３に示した増幅回路は図１５（ｂ）に示す接続状態となる。このとき、キャパシタ６−１は演算増幅器の入力端子１１２及び出力端間に直接接続され、入力端子１１２に出力端子の電位を基準としてオフセット電圧が印加される。この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff −Ｖoff となり、オフセット電圧は相殺され、入力電圧と等しい出力電圧を得ることができる。
【００９１】
次に、第２出力期間においても、入力電圧レベルがＶｉｎ１であるのでキャパシタ６−１を選択するようにスイッチ群４及び５は制御される。また、第２出力期間において、スイッチ４０１〜４０４がオフされスイッチ４１１〜４１４がオンされることにより、入力端子１１１及び１１２はそれぞれトランジスタ２０２及び２０１のゲート電極に接続される。また、第２出力期間において、一対の入力端子１１１及び１１２の状態に従ってスイッチ１０３及び１０４がオフされると共にスイッチ１０６がオンされる。
【００９２】
第２出力期間の第１の期間Ｔ２１では、一対の入力端子１１１及び１１２の状態に従ってスイッチ１０２及び１０５がオンされると共にスイッチ１０１がオフされることにより、図１３に示した増幅回路は図１６（ａ）に示す接続状態となる。このとき、出力電圧Ｖout は、オフセット電圧−Ｖoff を含んでいるためＶout ＝Ｖｉｎ−Ｖoff となる。また、キャパシタ６−１の一端１１４の電位は入力電圧Ｖｉｎに等しくなり、他端１１３の電位は出力電圧Ｖｏｕｔに等しくなるため、キャパシタ６−１にはオフセット電圧−Ｖoff に相当する電荷が充電される。
【００９３】
第２出力期間の第２の期間Ｔ２２では、スイッチ１０２及び１０５がオフされると共にスイッチ１０１がオンされることにより、図１３に示した増幅回路は図１６（ｂ）に示す接続状態となる。このとき、キャパシタ６−１は演算増幅器１０の入力端子１１２及び出力端間に直接接続され、演算増幅器１０の入力端子１１２に出力端子の電位を基準としてオフセット電圧が印加される。この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ−Ｖoff ＋Ｖoff となり、オフセット電圧は相殺され、入力電圧と等しい出力電圧を得ることができる。
【００９４】
第２出力期間以降の出力期間においても、第１出力期間及び第２出力期間の動作が繰り返されることにより、図９に示した増幅回路と同様に高精度出力を実現することができる。
【００９５】
以上説明したように、第１出力期間の第１の期間Ｔ１１では、一端１１３の電位がＶｉｎとなり他端１１４の電位がＶout （＝Ｖｉｎ＋Ｖoff ）になるように、キャパシタ６−１の一端１１３及び他端１１４はそれぞれ回路入力端子及び出力端子８に接続されるが、第１出力期間と一対の入力端子１１１及び１１２の状態が異なる第２出力期間の第１の期間Ｔ２１では、一端１１３の電位がＶout （＝Ｖｉｎ−Ｖoff ）になり他端１１４の電位がＶｉｎになるように、キャパシタ６−１の一端１１３及び他端１１４はそれぞれ出力端子８及び回路入力端子に接続されるので、キャパシタ６−１の両端には第１出力期間及び第２出力期間において等しい電圧が充電される。このように、一対の入力端子１１１及び１１２の状態に応じてオフセット電圧を記憶させるキャパシタの接続を切り替えることにより、キャパシタには電荷の充放電による電力消費がほとんどない。
【００９６】
上記では、連続する第１出力期間及び第２出力期間において共に入力電圧がＶｉｎ１の場合について説明したが、第１出力期間及び第２出力期間における入力電圧が互いに異なる場合においても、第１出力期間及び第２出力期間における入力電圧が共にＶｉｎ１である場合と同様の効果を得ることができる。
【００９７】
要は、入力端子１１１が非反転入力端子であり入力端子１１２が反転入力端子である１出力期間の第１の期間においては、その１出力期間に供給される入力電圧レベルに応じて選択されるキャパシタの一端が回路入力端子に接続され他端が出力端子８に接続され、入力端子１１１が反転入力端子であり入力端子１１２が非反転入力端子である別の１出力期間の第１の期間においては、その１出力期間に供給される入力電圧レベルに応じて選択されるキャパシタの一端が出力端子８に接続され他端が回路入力端子に接続されるよう、スイッチ制御がなされればよい。
【００９８】
このように、図１３に示した増幅回路では、入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタの切替えに応じてキャパシタの接続を切り替えることにより、キャパシタに記憶されるオフセット電圧は等しくなるため、各入力電圧レベルに対して１つのキャパシタを設ければよく、入力電圧数がＮの場合、キャパシタはＮ個設ければよい。したがって、図９に示した増幅回路よりもキャパシタ数を減らすことができるので、回路の省面積化を実現でき、さらに図９に示した増幅回路と同様の効果を得ることができる。
【００９９】
また、液晶表示装置の映像信号線駆動手段に、図１３〜１６を用いて説明した本発明による複数のキャパシタを用いたオフセット電圧補正機能を設けた増幅回路を用いる場合には、オフセット電圧補正動作と、増幅回路の入力電圧が印加される入力段のＭＯＳトランジスタと出力電圧が帰還される入力段のＭＯＳトランジスタを交互に切替える動作とを行う。増幅回路を素子ばらつきの大きいトランジスタにより構成した場合でも、オフセット補正動作を行うことにより演算増幅器に生じるオフセット電圧自体を十分小さくし、さらに入力段のトランジスタの切替を例えば２フレーム毎に行うことによりオフセット電圧を４フレーム毎に時間的に平均化することができる。これにより、オフセット電圧により生じる輝度の上昇及び減少が時間的に平均化されるため、増幅回路を素子ばらつきの大きいトランジスタにより構成した場合でも、表示品質の向上を図ることができる。
【０１００】
なお、図１３に示した構成に限らず、入力電圧が印加される入力段のＭＯＳトランジスタと、出力電圧が帰還される入力段のＭＯＳトランジスタの切替えに応じて、キャパシタの高電位側の端子と低電位側の端子を入れ替えて接続する手段を有する増幅回路であれば、オフセット電圧を記憶させるキャパシタ数を増大させることなく図９に示した増幅回路と同様の効果を実現することができる。
【０１０１】
また、図１４のタイミングチャートでは、各スイッチに遅延がなく制御手段１２によるスイッチ制御が同時になされる場合について示しているが、各スイッチが遅延を有する場合には、期間Ｔ１１においてスイッチ１０２が非導通状態になる前にスイッチ１０１及び１０３が導通状態にならないよう、また、期間Ｔ１２においてスイッチ１０１及び１０３が非導通状態になる前にスイッチ１０２が導通状態にならないよう、また、期間Ｔ２２においてスイッチ１０２及び１０５が非導通状態になる前にスイッチ１０１が導通状態にならないように、遅延を考慮してスイッチ制御が行われる。
【０１０２】
図１７は図１８に示す演算増幅器を図１に示した増幅回路の演算増幅器１０に適用した場合の増幅回路の構成を示す図である。また、図１８は第４の演算増幅器の構成を示す図である。図１８に示した演算増幅器は、図７及び８に示した演算増幅器が有するダイナミックレンジが狭いという問題を改善し、広入出力レンジを可能としている。このような広入出力レンジが可能な演算増幅器の一例は、特許第２８８５１５１号明細書に記載されており、このような演算増幅器を本発明に適用してもよい。
【０１０３】
図１８に示した演算増幅器は、ソースが共通に接続され、ゲートがそれぞれ入力端子５００、出力端子８に接続され差動対を構成するＮＭＯＳトランジスタ５０１及び５０２と、ソースが共通に接続され、ゲートがそれぞれ入力端子５００、出力端子８に接続され差動対を構成するＰＭＯＳトランジスタ５０５及び５０６と、ＮＭＯＳトランジスタ５０１及び５０２の共通接続されたソースと低位側電源ＶＳＳとの間に接続された定電流源５２１と、ＰＭＯＳトランジスタ５０５及び５０６の共通接続されたソースと高位側電源ＶＤＤとの間に接続された定電流源５２２とを備えている。
【０１０４】
また、図１８に示した演算増幅器は、ゲート及びドレインがＮＭＯＳトランジスタ５０１のドレインと接続され、ソースが高位側電源ＶＤＤに接続されたＰＭＯＳトランジスタ５０３と、ドレインがＰＭＯＳトランジスタ５０６のドレイン及びＮＭＯＳトランジスタ５０７のドレインの接続点に接続されソースが高位側電源ＶＤＤに接続されたＰＭＯＳトランジスタ５０９とにより構成される第１のカレントミラー回路を備えている。
【０１０５】
また、図１８に示した演算増幅器は、ドレイン及びゲートがＮＭＯＳトランジスタ５０２のドレインに接続され、ソースが高位側電源ＶＤＤに接続されたＰＭＯＳトランジスタ５０４と、ドレインがＰＭＯＳトランジスタ５０５のドレイン及びＮＭＯＳトランジスタ５０８のドレインの接続点に接続されソースが高位側電源ＶＤＤに接続されたＰＭＯＳトランジスタ５１０とにより構成される第２のカレントミラー回路を備えている。
【０１０６】
また、図１８に示した演算増幅器は、ＰＭＯＳトランジスタ５０５及び５０６のドレインと低位側電源ＶＳＳとの間に接続され、ＮＭＯＳトランジスタ５０７及び５０８からなる能動負荷として作用するカレントミラー回路を備えている。
【０１０７】
また、図１８に示した演算増幅器は、一端がそれぞれ高位側電源ＶＤＤに接続された定電流源５２３及び５２４と、ソースが低位側電源ＶＳＳに接続され、ゲートがＰＭＯＳトランジスタ５０５のドレイン及びＮＭＯＳトランジスタ５０８のドレインの接続点に接続され、定電流源５２３の他端にドレインが接続されたＮＭＯＳトランジスタ５１１と、ソースが低位側電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタ５１１のドレインに接続され、定電流源５２４の他端にドレインが接続されたＮＭＯＳトランジスタ５１２とを備えている。
【０１０８】
また、図１８に示した演算増幅器は、ソースが高位側電源ＶＤＤに接続され、ゲートがＮＭＯＳトランジスタ５１２のドレイン及び定電流源５２４の他端の接続点に接続され、ドレインが出力端子８に接続されたＰＭＯＳトランジスタ５１３と、ソースが低位側電源ＶＳＳに接続され、ゲートがＰＭＯＳトランジスタ５０５のドレイン及びＮＭＯＳトランジスタ５０８のドレインの接続点に接続され、ドレインが出力端子８に接続されたＮＭＯＳトランジスタ５１４とを備えている。
【０１０９】
このように構成された図１８の演算増幅器では、ＮＭＯＳトランジスタ５０１及び５０２からなる差動対と、ＰＭＯＳトランジスタ５０５及び５０６からなる差動対とが、ＮＭＯＳトランジスタ５０１及び５０２の能動負荷であるＰＭＯＳトランジスタ５０３及び５０４とそれぞれゲート電極を共通にしたＰＭＯＳトランジスタ５０９及び５１０を介して並列に構成されることにより、広入力レンジを可能とする入力段となっている。また、高位側電源ＶＤＤからＰＭＯＳトランジスタ５１３のドレイン−ソース間の電圧分だけ下がった電位から、低位側電源ＶＳＳからＮＭＯＳトランジスタ５１４のドレイン−ソース間の電圧分だけ上がった電位までの出力レンジを有しており、広出力レンジを可能とする出力段となっている。
【０１１０】
ここで、オフセット電圧は、差動対を構成するトランジスタの対称性がトランジスタのしきい値電圧、あるいはゲート幅／ゲート長（Ｗ／Ｌ）等のばらつきにより崩れた場合に生じる。図１８に示した演算増幅器では、ＮＭＯＳトランジスタ５０１及び５０２から構成される差動対の素子ばらつきは、ＰＭＯＳトランジスタ５０３及び５０４とカレントミラー回路を構成するＰＭＯＳトランジスタ５０９及び５１０を介してＰＭＯＳトランジスタ５０５及び５０６から構成される差動対へと帰還されるので、２つの差動対が共に動作する入力電圧範囲内では、２つの差動対の素子ばらつきにより生じるオフセット電圧は平均化される。したがって、２つの差動対が共に動作する入力電圧範囲内では、それぞれの差動対が有する素子特性ばらつきにより生じるオフセット電圧を補正する作用が働くため、出力電圧精度が高く、オフセット電圧が小さいという特長がある。
【０１１１】
近年、携帯電話を中心とした携帯機器の需要が高まっており、携帯機器に要求される重要な性能として低電力化が挙げられる。図１８に示した演算増幅器を携帯機器に用いる場合、演算増幅器の電源電圧を下げることにより演算増幅器の低電力化を実現することができる。しかし、図１８に示した演算増幅器において、ＮＭＯＳトランジスタ５０１及び５０２からなる差動対は、入力電圧がトランジスタ５０１の閾値電圧より小さい場合に動作せず、また、ＰＭＯＳトランジスタ５０５及び５０６からなる差動対は、入力電圧が高位側電源ＶＤＤからトランジスタ５０５の閾値電圧だけ下がった電位以上の場合に動作しない。
【０１１２】
トランジスタの閾値電圧を下げるとオフリーク電流が増加するため、電源電圧を下げても閾値電圧を下げることができない。そのため、電源電圧が十分低い条件で図１８に示した演算増幅器を動作させる場合には、ＮＭＯＳトランジスタ５０１及び５０２からなる差動対と、ＰＭＯＳトランジスタ５０５及び５０６からなる差動対とが共に動作する入力電圧範囲が電源電圧範囲に対して狭くなり、２つの差動対のどちらか一方しか動作しない入力電圧範囲が広くなる。２つの差動対の一方しか動作しない場合には、その差動対が有する能動素子の特性ばらつきの影響によりオフセット電圧が生じる。すなわち、上記のような高精度出力可能な演算増幅器でも電源電圧が十分低い条件では高精度出力が困難になる。
【０１１３】
一方、図１７に示した増幅回路では、図１に示した増幅回路と同様に、入力電圧レベルに応じて制御手段１２がスイッチ群４，５及びスイッチ１〜３を制御することにより、入力電圧レベルに応じたキャパシタ、または、入力電圧レベルに１対１に対応するキャパシタに入力電圧レベルに応じたオフセット電圧を記憶、保持させ、オフセット補正動作を行う。そのため、電源電圧が十分低い場合に、図１８に示した演算増幅器ではオフセット電圧が生じるため高精度出力が困難になるのに対し、図１７に示した増幅回路では高精度出力が可能である。
【０１１４】
また、オフセット補正動作による電荷の充放電による電力消費がほとんどなく、オフセット補正動作による消費電力を最小限に抑えることができる。したがって、図１７に示した増幅回路では高出力精度、低消費電力、広入出力レンジを実現することができる。
【０１１５】
さらに、オフセット電圧を記憶させるキャパシタに一度オフセット電圧を記憶させると充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても、消費電力を増大させずに出力精度を高めることができる。
【０１１６】
図１９は図１に示した増幅回路の変更例を示す図である。図１９に示した増幅回路が図１に示した駆動回路と相違する点は、演算増幅器１０の出力端と回路出力端子８との間にスイッチ９が接続されている点である。また、図２０は図１９に示した増幅回路の動作例を示すタイミングチャートであり、図２１は図２０に示した動作例に従った出力電圧波形を示す図である。なお、図２０では、図２と同様に、１出力期間における入力信号の電圧レベルがＶｉｎ１である場合の動作が示されている。
【０１１７】
以下に、図面を参照して図１に示した増幅回路との違いについて説明する。図１に示した増幅回路が大きい容量性負荷を駆動する場合には、図２に示したオフセット電圧記憶動作を行う期間Ｔ０１は、増幅回路の出力が安定する十分長い期間に設定する必要がある（図３参照）。
【０１１８】
一方、図１９に示した増幅回路では、図２０に示したように、オフセット電圧記憶動作を行う期間Ｔ０１にスイッチ９はオフされ、演算増幅器１０の出力補正を行う期間Ｔ０２にスイッチ９はオンされる。これにより、図１９に示した増幅回路が大きい容量性負荷を駆動する場合であっても、期間Ｔ０１ではキャパシタにオフセット電圧を記憶させるだけであるので、図２１に示したように出力は速やかに安定する。そのため、期間Ｔ０１を短縮させることができ、１出力期間の短縮を図ることができる。
【０１１９】
以上のように、図１に示した本発明の実施の形態による増幅回路の演算増幅器１０に適用される代表例を上記に挙げて説明したが、その他の演算増幅器を適用してもよく、この場合にも、図１に示した増幅回路と同様の効果を実現することができる。
【０１２０】
図２２は図１に示した増幅回路の変更例を示す図である。図２２に示した増幅回路では、図１に示した増幅回路よりも高精度な補正出力電圧を得ることが可能である。図２２に示した増幅回路が図１に示した増幅回路と相違する点は、演算増幅器２０にキャパシタ群６のキャパシタ数と同数の複数の反転入力端子が設けられ、複数の反転入力端子と複数のキャパシタ６−１〜６−Ｎとが直接接続されている点である。複数の反転入力端子はスイッチ群２１（スイッチ２１−１〜２１−Ｎ）を介して出力端子８と接続されている。以下に、図２２に示した増幅回路の演算増幅器２０として図７に示した演算増幅器を用いる場合を例に挙げて、図２２に示した増幅回路について図面を参照して説明する。
【０１２１】
図２３は図７に示した演算増幅器を図２２に示した増幅回路の演算増幅器２０に適用した場合の増幅回路の構成を示す図である。図２３を参照すると、演算増幅器２０において、複数の反転入力端子に対応して、非反転入力端子にゲートが接続されるＰＭＯＳトランジスタ（非反転入力トランジスタ）２０１に対して複数のＰＭＯＳトランジスタ（反転入力トランジスタ）２０２−１〜２０２−Ｎが並列に設けられている。複数の反転入力トランジスタ２０２−１〜２０２−Ｎのゲートは複数のキャパシタ６−１〜６−Ｎと直接接続され、ドレインは共通接続され、ソースはスイッチ群２５（スイッチ２５−１〜２５−Ｎ）を介して共通接続されている。
【０１２２】
図２４は図２３に示した増幅回路の動作例を示すタイミングチャートであり、１出力期間における入力信号の電圧レベルがＶｉｎ１である場合のスイッチング動作が示されている。なお、図２３に示したスイッチ群４，７，２１及び２５の各スイッチとスイッチ２及び３は制御手段１２によりオンオフ制御される。以下に、図２４を用いて図２３に示した増幅回路の動作について説明する。
【０１２３】
まず、図２４に示した１出力期間の第１の期間Ｔ０１では、スイッチ７−１，２１−１，２，４−１及び２５−１はオンされ、スイッチ７−２〜７−Ｎ，２１−２〜２１−Ｎ，４−２〜４−Ｎ，２５−２〜２５−Ｎ及び３はオフされる。これにより、トランジスタ２０１とトランジスタ２０２−１とが演算増幅器２０の入力段の差動対として動作し、入力電圧Ｖｉｎ１に応じて選択されたキャパシタ６−１に入力電圧がＶｉｎ１の場合に演算増幅器２０に生じるオフセット電圧Ｖoff に相当する電荷が充電される。
【０１２４】
次に、１出力期間の第２の期間Ｔ０２では、スイッチ７−１，４−１及び２５−１はオン、スイッチ７−２〜７−Ｎ，２１−２〜２１−Ｎ，４−２〜４−Ｎ及び２５−２〜２５−Ｎはオフのままで、スイッチ２１−１及び２がオフされ、スイッチ３がオンされることにより、オフセット電圧は相殺され、出力電圧Ｖout は入力電圧Ｖｉｎ１と等しい電圧となり、高精度な出力電圧を得ることができる。
【０１２５】
上記では、１出力期間における入力電圧がＶｉｎ１である場合について説明したが、入力電圧がＶｉｎ２〜ＶｉｎＮである場合においても、入力電圧がＶｉｎ１である場合と同様に高精度なオフセット補正動作を行うことが可能である。
【０１２６】
図２３に示した増幅回路においても、図１に示した増幅回路と同様に、複数の入力電圧に応じたオフセット電圧を異なるキャパシタに記憶、保持させることができるため、一度、入力電圧に対応したキャパシタにオフセット電圧を記憶、保持させると、次に同じ入力電圧が入力される１出力期間において、キャパシタを充放電させる必要がなく、スイッチング時に生じる容量結合の影響により変動した電荷を補充するだけでよい。そのため、キャパシタには電荷の充放電による電力消費がほとんどなく、低消費電力化が可能である。
【０１２７】
また、一度、入力電圧に対応したキャパシタにオフセット電圧を記憶、保持させると、上述したようにキャパシタに充放電による電力消費がほとんどないため、スイッチング時に生じる容量結合の影響を抑えるためにキャパシタの容量を大きくしても消費電力を増大させずに出力精度を高めることができる。このように、図２３に示した増幅回路においても、図１に示した増幅回路と同様の効果を得ることが可能である。すなわち、図２２に示した増幅回路において、図１に示した増幅回路と同様の効果を得ることが可能である。
【０１２８】
なお、図２３に示した増幅回路において、図５に示した動作と同様の動作を行うようにしてもよいことは勿論である。すなわち、図２３に示した増幅回路において、連続するＭ（Ｍは２以上の整数）つの１出力期間（第１出力期間〜第Ｍ出力期間）において入力電圧が同じである場合には、第１出力期間の第１の期間Ｔ０１及び第２の期間Ｔ０２にのみ図２４に示した動作と同様の動作を行い、以降の第２出力期間から第Ｍ出力期間では第１出力期間の第２の期間Ｔ０２における各スイッチの状態を保つようする。これにより、消費電力を図２４のタイミングチャートに従った場合よりも抑えることができる。
【０１２９】
次に、図２２に示した増幅回路と図１に示した増幅回路の相違する点について説明する。
【０１３０】
図１に示した増幅回路では、入力電圧レベルが変化すると、変化前の入力電圧レベルに対応したキャパシタに代えて変化後の入力電圧レベルに対応したキャパシタがスイッチ群６を介して演算増幅器１０の反転入力端子へと接続される。反転入力端子にはゲート容量などの寄生容量が存在するが、この寄生容量は変化前の入力電圧レベル（前の出力期間の入力電圧レベル）に応じた電圧で充電されている。そのため、既にキャパシタに保持されているオフセット電圧を用いて演算増幅器１０の出力の補正を行う場合に、上述のように入力電圧レベルが変化して反転入力端子がスイッチ群６を介して異なるキャパシタへ接続されると、このキャパシタに保持していた電荷が変動し、補正出力電圧の精度が低下する場合がある。
【０１３１】
一方、図２２に示した増幅回路では、演算増幅器２０にキャパシタ群６（キャパシタ６−１〜６−Ｎ）のキャパシタ数と同数の複数の反転入力端子が設けられ、複数の反転入力端子とキャパシタ６−１〜６−Ｎとがそれぞれ直接接続されている。このため、図１に示した増幅回路において生じるキャパシタに保持していた電荷の変動はなく、図１に示した増幅回路よりも高精度な補正電圧出力が可能となる。
【０１３２】
なお、図２２に示した増幅回路の演算増幅器２０として図７に示した演算増幅器を用いた図２３に示した増幅回路を例に挙げて説明したが、これに限られるものではなく、その他の演算増幅器を適用することも可能である。すなわち、その他の演算増幅器においても、非反転入力端子にゲートが接続されたトランジスタと共に各々演算増幅器の入力段の差動対を構成することが可能なように、複数の反転入力端子に対応して、ゲートが複数の反転入力端子にそれぞれ接続された複数のトランジスタをスイッチ群２５に相当するスイッチ群を介して設けることにより、適用可能である。
【０１３３】
【発明の効果】
本発明による効果は、低消費電力化及び高精度出力を実現することができることである。その理由は、入力信号の電圧レベルに応じて演算増幅器に発生するオフセット電圧の各々を予め記憶手段に記憶させておくためであり、これにより、入力信号の電圧レベルが変化する度に、記憶していたオフセット電圧を消去して新たなオフセット電圧を記憶するようにしていた従来の増幅回路と比較して、消費電力を低減することができる。
【０１３４】
また、記憶手段として複数のキャパシタを使用し、制御手段が、入力信号の電圧レベルに応じて選択される一のキャパシタに、オフセット電圧を記憶、保持させ、この保持されたオフセット電圧を用いて演算増幅器の出力を補正する。そのため、高精度なオフセット補正動作を行うことが可能となり、高精度出力が可能となる。
【０１３５】
また、一度オフセット電圧が記憶、保持されると、次に同じ電圧レベルを有する入力信号が増幅回路に供給されたときに、同じキャパシタが選択されこのキャパシタに記憶、保持されたオフセット電圧を用いて演算増幅器の出力が補正されるので、キャパシタに充放電による電力消費がほとんどなく、オフセット補正動作による電力消費を最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による増幅回路の構成を示す図である。
【図２】図１の増幅回路の動作例を示すタイミングチャートである。
【図３】図２に示した動作例に従った出力電圧波形を示す図である。
【図４】各スイッチの遅延を考慮した場合の図１の増幅回路の動作例を示すタイミングチャートである。
【図５】同じ電圧が連続して入力される場合の図１の増幅回路の動作例を示すタイミングチャートである。
【図６】図７の演算増幅器を図１の増幅回路に適用した場合の増幅回路の構成を示す図である。
【図７】第１の演算増幅器の構成を示す図である。
【図８】第２の演算増幅器の構成を示す図である。
【図９】図１０の演算増幅器を図１の増幅回路に適用した場合の増幅回路の構成を示す図である。
【図１０】第３の演算増幅器の構成を示す図である。
【図１１】図１０の演算増幅器の動作を示すタイミングチャートである。
【図１２】図１０の演算増幅器が図１１のタイミングチャートに従って制御された場合の出力電圧波形を示す図である。
【図１３】図１０の演算増幅器を図１の増幅回路に適用した場合の増幅回路の別の構成を示す図である。
【図１４】図１３の増幅回路の動作例を示すタイミングチャートである。
【図１５】図１４に示した各期間における図１３の増幅回路の接続状態を示す図であり、（ａ）は期間Ｔ１１における接続状態を示す図であり、（ｂ）は期間Ｔ１２における接続状態を示す図である。
【図１６】図１４に示した各期間における図１３の増幅回路の接続状態を示す図であり、（ａ）は期間Ｔ２１における接続状態を示す図であり、（ｂ）は期間Ｔ２２における接続状態を示す図である。
【図１７】図１８の演算増幅器を図１の増幅回路に適用した場合の増幅回路の構成を示す図である。
【図１８】第４の演算増幅器の構成を示す図である。
【図１９】図１に示した増幅回路の変更例を示す図である。
【図２０】図１９の増幅回路の動作例を示すタイミングチャートである。
【図２１】図２０に示した動作例に従った出力電圧波形を示す図である。
【図２２】図１に示した増幅回路の変更例を示す図である。
【図２３】図７の演算増幅器を図２２の増幅回路の演算増幅器に適用した場合の増幅回路の構成を示す図である。
【図２４】図２３の増幅回路の動作例を示すタイミングチャートである。
【図２５】従来の第１の増幅回路の構成を示す図である。
【図２６】従来の第２の増幅回路の構成を示す図である。
【図２７】図２６の増幅回路の動作を示すタイミングチャートである。
【符号の説明】
１〜３，４−１〜４−２Ｎ，５−１〜５−２Ｎ，
７−１〜７−Ｎ，２１−１〜２１−Ｎ，
２５−１〜２５−Ｎ，９，１０１〜１０６    スイッチ
４，５，２１，２５    スイッチ群
６    キャパシタ群
６−１〜６−２Ｎ    キャパシタ
７    入力信号選択手段
８    回路出力端子
１０，２０    演算増幅器
１１，１１０，１２０    オフセット補正回路
１２    制御手段
１１１，１１２    入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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