(57)【特許請求の範囲】
【請求項１】
制御信号に応じてイネーブルされ、アクティブモードのときに、基準電圧と内部電源電圧との差を比較して出力信号を発生するアクティブモード用の差動比較回路と、
アクティブモードのときとスタンバイモードのときに、基準電圧と前記内部電源電圧との差を比較して出力信号を発生するスタンバイモード用の差動比較回路と、
前記アクティブモード用の差動比較回路及び前記スタンバイモード用の差動比較回路の出力信号に応じて前記内部電源電圧を発生する出力ドライバと、
を備えることを特徴とする内部電源電圧発生回路。
【請求項２】
前記アクティブモード用の差動比較回路は、前記スタンバイモード用の差動比較回路のトランジスタよりも電流駆動能力が大きいトランジスタを用いて構成されることを特徴とする請求項１に記載の内部電源電圧発生回路。
【請求項３】
前記スタンバイモード用の差動比較回路は、前記アクティブモード用の差動比較回路のトランジスタよりも電流駆動能力が小さいトランジスタを用いて構成されることを特徴とする請求項１に記載の内部電源電圧発生回路。
【請求項４】
前記出力ドライバは、前記スタンバイモード用の差動比較回路のトランジスタよりも電流駆動能力が大きいトランジスタを用いて構成されることを特徴とする請求項１に記載の内部電源電圧発生回路。
【請求項５】
昇圧電圧と接地電圧との間に連結され、アクティブモードのときに、基準電圧と内部電源電圧との差を比較して第１出力信号を発生するアクティブモード用の差動比較回路と、
前記昇圧電圧と接地電圧との間に連結され、前記アクティブモードのときとスタンバイモードのときに、前記基準電圧と前記内部電源電圧との差を比較して第２出力信号を発生するスタンバイモード用の差動比較回路と、
外部電源電圧と前記内部電源電圧を発生する端子との間に連結され、前記第１出力信号及び前記第２出力信号に応じて前記内部電源電圧を発生するNMOS出力ドライバと、
を備えることを特徴とする内部電源電圧発生回路。
【請求項６】
前記アクティブモード用の差動比較回路は、前記スタンバイモード用の差動比較回路のトランジスタよりも電流駆動能力が大きいトランジスタを用いて構成されることを特徴とする請求項５に記載の内部電源電圧発生回路。
【請求項７】
前記スタンバイモード用の差動比較回路は、前記アクティブモード用の差動比較回路のトランジスタよりも電流駆動能力が小さいトランジスタを用いて構成されることを特徴とする請求項５に記載の内部電源電圧発生回路。
【請求項８】
前記NM0S出力ドライバは、前記スタンバイモード用の差動比較回路のトランジスタよりも電流駆動能力が大きいNMOSトランジスタを用いて構成されることを特徴とする請求項５に記載の内部電源電圧発生回路。
【請求項９】
外部電源電圧と接地電圧との間に連結され、アクティブモードのときに、基準電圧と内部電源電圧との差を比較して第１出力信号を発生するアクティブモード用の差動比較回路と、
外部電源電圧と接地電圧との間に連結され、前記アクティブモードのときとスタンバイモードのときに、前記基準電圧と前記内部電源電圧との差を比較して第２出力信号を発生するスタンバイモード用の差動比較回路と、
外部電源電圧と前記内部電源電圧を発生するための端子との間に連結され、前記第１出力信号及び前記第２出力信号に応じて前記内部電源電圧を発生するPMOS出力ドライバと、
を備えることを特徴とする内部電源電圧発生回路。
【請求項１０】
前記アクティブモード用の差動比較回路は、前記スタンバイモード用の差動比較回路のトランジスタよりも電流駆動能力が大きいトランジスタを用いて構成されることを特徴とする請求項９に記載の内部電源電圧発生回路。
【請求項１１】
前記スタンバイモード用の差動比較回路は、前記アクティブモード用の差動比較回路のトランジスタよりも電流駆動能力が小さいトランジスタを用いて構成されることを特徴とする請求項９に記載の内部電源電圧発生回路。
【請求項１２】
前記PMOS出力ドライバは、前記スタンバイモード用の差動比較回路のトランジスタよりも電流駆動能力が大きいPMOSトランジスタを用いて構成されることを特徴とする請求項９に記載の内部電源電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部電源電圧発生回路に係り、特にスタンバイモード(standby mode)からアクティブモード(active mode)への転換が高速で、スタンバイモードのときの電流消耗が小さい内部電源電圧発生回路に関する。
【０００２】
【従来の技術】
内部電源電圧発生回路は、半導体メモリ装置において外部の電源電圧の変化に拘わらず内部に安定した一定の内部電源電圧を供給する回路である。しかし、内部電源電圧発生回路が半導体メモリ装置の内部に安定した電圧を供給するためには、内部電源電圧発生回路自体も多くの電流量を必要とする。
【０００３】
半導体メモリ装置は、リード動作又はライト動作を行う期間とセルデータを保持する期間とでは、消耗する電流量に大きな差がある。そこで、リード動作又はライト動作を行う期間をアクティブモードとして区分し、単にセルデータを保持する期間をスタンバイモードとして区分して半導体メモリ装置を動作させる。スタンバイモードのときは、アクティブモードのときに比べて相当に小さい電流を供給すれば十分であるため、スタンバイモードにおける電流を小さくするための努力がなされている。
【０００４】
図５は、従来のNMOSトランジスタを出力ドライバとして用いた内部電源電圧発生回路のブロックである。この内部電源発生回路は、アクティブモード用の差動比較回路10、スタンバイモード用の差動比較回路12、NMOSトランジスタ14,16,20及びインバータ18から構成されている。
【０００５】
アクティブモード用の差動比較回路10は、制御信号CSIVCに応じてアクティブモードのときに動作し、スタンバイモードのときは動作しない。この差動比較回路10は、比較基準電圧SREFと内部電源電圧VINTとの差を比較して出力信号VG1を発生する。NMOSトランジスタ14は、外部電源電圧VEXTに連結されたドレインと、電圧VG1が印加されるゲートと、内部電源電圧VINT発生端子に連結されたソースからなり、電圧VG1に応じて外部電源電圧VEXTを内部電源電圧VINTに変換して出力する。
【０００６】
図５に示す内部電源電圧発生回路では、NMOSトランジスタ14を電流駆動用ドライバとして使用しているため、アクティブモード用の差動比較回路10の電源電圧である昇圧電圧Vpにより出力電圧VG1のレベルを高めている。このように出力電圧VG1のレベルを高めることにより、NMOSトランジスタ14は、完全にオンされて充分な電流駆動能力を発揮することができる。
【０００７】
スタンバイモードのときは制御信号CSIVCが"ロー"になり、インバーター18の出力信号が"ハイ"レベルになってNMOSトランジスタ20がオンする。これにより、NMOSトランジスタ14のゲートに接地電圧が印加されてNMOSトランジスタ14は完全にオフする。従って、スタンバイモードのときは、NMOSトランジスタ14を通じて電流が流れることはない。
【０００８】
スタンバイモード用の差動比較回路12は、アクティブモードのとき或いはスタンバイモードのときに動作する。この差動比較回路12は、比較基準電圧SREFと内部電源電圧VINTとの差を感知して出力信号VG2を発生する。NMOSトランジスタ16は、内部電源電圧VINT発生端子に連結されたソース、出力信号VG2が印加されるゲート、及び外部電源電圧VEXTに連結されたドレインからなり、電圧VG2に応じて外部電源電圧VEXTを内部電源電圧VINTに変換して出力する。
【０００９】
アクティブモード用の差動比較回路10と同様に、スタンバイモード用の差動比較回路12でも昇圧電圧Vpを電源電圧として用いる。これは出力ドライバとしてNMOSトランジスタ16を用いているためである。
【００１０】
アクティブモードのとき及びスタンバイモードのときに発生される内部電源電圧VINTは一定である。
【００１１】
アクティブモードのときは大きな電流を必要とするため、アクティブモード用の差動比較回路及びNMOSトランジスタ14を構成するトランジスタのサイズを大きくして大量の電流で駆動できるようにし、スタンバイモードのときは小さな電流のみが必要とされるため、スタンバイモード用の差動比較回路12及びNMOSトランジスタ16を構成するトランジスタのサイズを小さくして小さな電流で駆動できるようにする。
【００１２】
図６は、図５に示すブロック図に対応する具体的な回路図である。図６に示す回路は、PMOSトランジスタP3,P4とNMOSトランジスタN5,N6,N7,N8からなるアクティブモード用の差動比較回路10、PMOSトランジスタP1,P2とNMOSトランジスタN1,N2,N3,N4からなるスタンバイモード用の差動比較回路12、インバータ18、及びNMOSトランジスタN14,N16で構成されている。
【００１３】
スタンバイ用の差動比較回路12は、昇圧電圧Vpが印加されるソースと共通連結されたゲートとドレインを有するPMOSトランジスタP1、昇圧電圧Vpが印加されるソースとPMOSトランジスタP1のゲートに連結されたゲートを有するPMOSトランジスタP2、比較基準電圧SREFが印加されるゲートとPMOSトランジスタP1のドレインに連結されたドレインを有するNMOSトランジスタN1、PMOSトランジスタP2のドレインに連結されたドレインと内部電源電圧VINTが印加されるゲートとNMOSトランジスタN1のソースに共通連結されたソースを有するNMOSトランジスタN2、基準電圧REFが印加されるゲートとNMOSトランジスタN1のソースに連結されたドレインを有するNMOSトランジスタN3、及び基準電圧REFが印加されるゲートとNMOSトランジスタN3のソースに連結されたドレインと接地電圧に連結されたソースを有するNMOSトランジスタN4で構成されている。
【００１４】
アクティブモード用の差動比較回路10は、スタンバイモード用の差動比較回路12の構成と同様である。即ち、PMOSトランジスタP1,P2の構成がPMOSトランジスタP3,P4にそれぞれ相当し、NMOSトランジスタN1,N2,N3,N4の構成がNMOSトランジスタN5,N6,N7,N8にそれぞれ相当する。但し、NMOSトランジスタN7,N8のゲートにそれぞれ基準電圧REF,CSIVCが印加される点で異なる。
【００１５】
上述のように、アクティブモード用の差動比較回路10を構成するトランジスタ及びNMOSトランジスタ14のサイズは、スタンバイモード用の差動比較回路12を構成するトランジスタ及びNMOSトランジスタ16のサイズよりも大きい。ここで、トランジスタのサイズが大きいということは、幅(width)が大きいことをいい、従って、電流駆動能力が大きいことを意味する。
【００１６】
比較基準電圧SREFのレベルは、発生させようとする内部電源電圧VINTのレベルと同一のレベルに設定され、基準電圧REFのレベルは、比較基準電圧SREFのレベルよりも少しだけ低いレベルに設定されている。また、比較基準電圧SREF及び基準電圧REFは、スタンバイモードのとき或いはアクティブモードのときに継続して印加される信号であり、制御信号CSIVCは、アクティブモードのときにのみ、外部からのチップ選択信号CSに応じて内部的に生成される信号であって、比較基準電圧SREFのレベルと同一のレベルの信号である。NMOSトランジスタN3,N4,N7は、定電流源として動作する。
【００１７】
以下に、上述のような構成を有する回路の動作を説明する。
【００１８】
アクティブモードのときは制御信号CSIVCが"ハイ"レベルであるので、アクティブモード用の差動比較回路10とスタンバイモード用の差動比較回路12とが動作する。制御信号CSIVCは、チップ選択信号CSがイネーブルされると内部的に発生される信号であり、アクティブモードのときはチップ選択信号CSがイネーブルされるため制御信号CSIVCが発生される。
【００１９】
比較基準電圧SREFと内部電源電圧VINTとを比較して、内部電源電圧VINTが比較基準電圧SREFよりも低いと、NMOSトランジスタN5を通じて流れる電流がNMOSトランジスタN6を通じて流れる電流よりも大きくなり、出力電圧VG1が増加する。これにより、NMOSトランジスタ14は、出力電圧VG1の増加に従って、出力端子VINTを通じて流れる電流を増加させて内部電源電圧VINTを増加させる。
【００２０】
反対に、内部電源電圧VINTが比較基準電圧SREFよりも高いと、NMOSトランジスタN6を通じて流れる電流がNMOSトランジスタN5を通じて流れる電流よりも大きくなって出力電圧VG1を減少させる。これにより、NMOSトランジスタ14は、出力電圧VG1の減少に従って、出力端子VINTを通じて流れる電流を減少させて内部電源電圧VINTを減少させる。
【００２１】
アクティブモード用の差動比較回路10が動作するとき、スタンバイモード用の差動比較回路12も同様に動作し、NMOSトランジスタ16をオンして内部電源電圧VINTを発生する。このとき、NMOSトランジスタ14とNMOSトランジスタ16の双方の電流駆動能力に従った電流が内部電源電圧VINT発生端子に流れる。
【００２２】
スタンバイモードのときは制御信号CSIVCが発生しないため（CSIVC＝”ロー”）、アクティブモード用の差動比較回路12は、インバーター18の出力信号が"ハイ"レベルとなり、NMOSトランジスタ20がオンされてNMOSトランジスタ14のゲート電圧VG1を接地電圧とする。従って、NMOSトランジスタ14は、完全にオフされて電流が流れない。
【００２３】
ところが、制御信号CSIVCが”ロー”レベルであると、NMOSトランジスタN8がオフするため、PMOSトランジスタP4（及びP3）のゲートがフローティング状態になり、PMOSトランジスタP4がオン状態を維持する可能性がある。この場合、サイズの大きいPMOSトランジスタP4及びNMOSトランジスタ20を通る電流経路が形成され、この電流経路を通して大きな電流が流れ、電力消耗が増加する。
【００２４】
また、スタンバイモードからアクティブモードに速やかな転換が必要である場合に、サイズの大きなドライバを完全にオフさせた状態からオン状態に移行させるためには、相当なスイッチング時間が必要とされる。
【００２５】
ところが、高速で動作する半導体メモリ装置は、相当に短い時間（約10ns)でスイッチング動作を行うべきであるが、図６に示した内部電圧発生回路は、スタンバイモードからアクティブモードへの速やかなスイッチング動作を行うことができないという問題点があった。
【００２６】
図７は、従来のPMOSトランジスタを出力ドライバとして用いた内部電源電圧発生回路のブロック図である。この内部電源電圧発生回路は、アクティブモード用の差動比較回路30、スタンバイモード用の差動比較回路32、及びPMOSトランジスタ34,36,38から構成されている。
【００２７】
図８は、図７に示すブロック図に対応する具体的な回路図である。図８に示す回路において、アクティブモード用の差動比較回路30は、PMOSトランジスタP12,P13及びNMOSトランジスタN14,N15,N16,N17からなり、スタンバイモード用の差動比較回路32は、PMOSトランジスタP10,P11及びNMOSトランジスタN10,N11,N12,N13からなる。
【００２８】
図７及び図８に示す回路の動作は、上述の図５及び図６に示す回路の動作と同様である。但し、図８に示す内部電源電圧発生回路は、PMOSドライバを用いて構成されるので、差動比較回路30,32の電源電圧として外部電源電圧VEXTが印加されるように構成されている。即ち、PMOSドライバは、"ロー"レベルの信号に応じてオンされるため、PMOSドライバのゲートに大きな電圧を印加する必要がない。従って、図６に示すように、昇圧電圧Vpを利用しなくてもよい。そして、スタンバイモードのときに制御信号CSIVCが"ロー"レベルに遷移すると、PMOSトランジスタ38がオンされ、これによりPMOSトランジスタ34のゲートに外部電源電圧VEXTが印加され、PMOSトランジスタ34が完全にオフする。
【００２９】
図８に示す回路の場合は、スタンバイモードのときにアクティブモード用の差動比較回路30自体を通じて電流通路が形成されるのではないが、上述のNMOSドライバを使用したものと同様に、スタンバイモードからアクティブモードへの速やかな転換が必要である場合に、大きなサイズのドライバを完全にオフされた状態からオン状態に移行させるためには、相応のスイッチング時間が必要とされる。
【００３０】
従って、図８に示す内部電源電圧発生回路も、図６に示す内部電源電圧発生回路と同様に、スタンバイモードからアクティブモードに転換するときに速やかなスイッチング動作を行うことができないという問題点があった。
【００３１】
【発明が解決しようとする課題】
以上のように、従来の内部電源電圧発生回路は、アクティブモード用の差動比較回路の出力ドライバとスタンバイモード用の差動比較回路の出力ドライバとを別個に備え、それぞれの比較回路の出力信号によって対応する出力ドライバを制御していた。従って、スタンバイモードのときはアクティブモード用の差動比較回路の出力ドライバを完全にオープンさせるための付加的な回路が必要とされた。
【００３２】
例えば、NMOSトランジスタを出力ドライバとして用いる内部電源電圧発生回路の場合は、スタンバイモードのときにアクティブモード用の差動比較回路の出力ドライバであるNMOSトランジスタのゲートに接地電圧を印加するための付加的な回路構成が必要であり、PMOSトランジスタを出力ドライバとして用いる内部電源電圧発生回路の場合は、スタンバイモードのときにアクティブモード用の差動比較回路の出力ドライバであるPMOSトランジスタのゲートに電源電圧を印加するための付加的な回路構成が必要である。
【００３３】
しかし、NMOSトランジスタを出力ドライバとして用いる内部電源電圧発生回路の場合は、スタンバイモードのときに、アクティブモード用の差動比較回路を構成するトランジスタと付加的な回路を通じて電流通路が形成され、これにより電流を消耗するという問題点があった。しかも、アクティブモード用の差動比較回路は、サイズの大きなトランジスタで構成されるため、アクティブモード用の差動比較回路を通じて流れる電流の量は無視することができないほど大きい。
【００３４】
また、NMOS又はPMOSトランジスタを出力ドライバとして用いる内部電源電圧発生回路の場合は、スタンバイモードからアクティブモードに転換するときに、アクティブモード用の内部電源電圧発生回路の出力ドライバが完全にオフされた状態でオン状態に遷移すべきであるため、スッチングに長時間を要するという問題点があった。
【００３５】
以上のように、従来の内部電源電圧発生回路は、高速で動作する半導体メモリ装置には適合でないという問題点があった。
【００３６】
本発明の目的は、スタンバイモードのときに、アクティブモード用の回路を通じて流れる電流を低減した内部電源電圧発生回路を提供することにある。
【００３７】
本発明の他の目的は、スタンバイモードからアクティブモードへのスイッチング動作を高速に行う内部電源電圧発生回路を提供することにある。
【００３８】
【課題を解決するための手段】
このような目的を達成するため本発明に係る内部電源電圧発生回路は、制御信号に応じてイネーブルされ、アクティブモードのときに、基準電圧と内部電源電圧との差を比較して出力信号を発生するアクティブモード用の差動比較回路と、アクティブモードのときとスタンバイモードのときに、基準電圧と前記内部電源電圧との差を比較して出力信号を発生するスタンバイモード用差動比較回路と、前記アクティブモード用の差動比較回路とスタンバイモード用の差動比較回路の出力信号に応じて前記内部電源電圧を発生する出力ドライバとを備えたことを特徴とする。
【００３９】
前記アクティブモード用の差動比較回路及び出力ドライバは、サイズが大きいトランジスタを用いて構成されることを特徴とし、前記スタンバイモード用の差動比較回路は、サイズの小さいトランジスタを用いて構成されることを特徴とする。
【００４０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について説明する。
【００４１】
図１は、本発明の好適な実施の形態に係るNMOSトランジスタを出力ドライバとして用いた内部電源電圧発生回路のブロック図である。図１に示す本発明の好適な実施の形態に係る内部電源発生回路は、図５に示す内部電源電圧発生回路から、スタンバイモード用の差動比較回路12の出力ドライバであるNMOSトランジスタ16、インバータ18及びNMOSトランジスタ20を除去し、差動比較回路12の出力信号がNMOSトランジスタ14のゲートに印加されるように構成されている。
【００４２】
即ち、図１に示す内部電源電圧発生回路は、スタンバイモード用の差動比較回路12とアクティブモード用の差動比較回路10の出力ドライバとして、NMOSトランジスタ14を共通に使用するように構成される。また、図１に示す内部電源電圧発生回路は、スタンバイモードのときに、NMOSトランジスタ14を完全にオフするためのインバータ18及びNM0Sトランジスタ20の構成が除去されている。
【００４３】
アクティブモードのときは、制御信号CSIVCが"ハイ"レベルとなってアクティブモード用の差動比較回路10とスタンバイモード用の差動比較回路12とが動作する。ところが、図１において、スタンバイモード用の差動比較回路12の出力信号がアクティブモード用の差動比較回路10の出力端に共通に連結されているので、NMOSトランジスタ14を駆動するとき、アクティブモード用の差動比較回路10の出力信号のみで駆動されると言える。
【００４４】
即ち、小さいサイズのトランジスタからなるスタンバイモード用の差動比較回路12は、小さいサイズのNMOSトランジスタ（16）を駆動するための信号を発生するに過ぎないため、アクティブモード用の作動比較回路10による大きいサイズのNMOSトランジスタ14の駆動に対して与える影響は小さい。
【００４５】
スタンバイモードのときは、制御信号CSIVCが"ロー"レベルとなり、アクティブモード用の差動比較回路10は動作を停止する。このとき、スタンバイモード用の差動比較回路12の出力信号により、大きいサイズのNM0Sトランジスタ14が制御されるが、小さいサイズの差動比較回路12の出力信号が大きいサイズのトランジスタ14を制御することは容易でない。しかし、スタンバイモードのときは必要とされる電流の量が小さく、その変動幅も小さいので、小さいサイズの差動比較回路12の出力信号により大きいサイズのトランジスタ14を制御する場合であっても適当な制御が可能である。
【００４６】
そして、本発明の好適な実施の形態に係るNMOSドライバを用いた内部電源電圧発生回路の場合では、スタンバイモードにおいて、大きさサイズのNMOSトランジスタ14のゲートに接地電圧を印加してトランジスタ14を完全にオフさせる必要がないので、図５に示すインバータ18及びNMOSトランジスタ20のような付加的な回路構成が必要でなく、電流消耗を防止することができる。
【００４７】
また、スタンバイモードからアクティブモードへの転換のとき、NMOSトランジスタ16を完全なオフ状態からオン状態に移行させるのではなく、スタンバイモードのときにスタンバイモード用の差動比較回路12の出力信号によってある程度オンされた状態から完全なオン状態に移行させるため、スイッチング時間を短縮することができる。
【００４８】
図２は、図１に示すブロック図に対応する具体的な回路図である。図２に示す回路は、図６に示す回路からインバーター18及びNMOSトランジスタ14,16を除去し、スタンバイモード用の差動比較回路12の出力信号をNMOSトランジスタ14のゲートに印加するように変更した回路である。
【００４９】
以下、図２に示す回路の動作を説明する。
【００５０】
アクティブモードのときの動作は、図６に示す回路の動作を参考とすれば明らかである。スタンバイモードのときは、スタンバイモード用の差動比較回路12が内部電源電圧VINTと比較基準電圧SREFとを一致させるような出力電圧VGを発生する。出力電圧VGは、大きいサイズのNMOSトランジスタ14を制御する。勿論、小さいサイズの差動比較回路12が大きいサイズのNMOSトランジスタ14を制御することは容易でないが、スタンバイモードのときは電流消耗が少なく、極めて小さい電流だけがNMOSトランジスタ14から供給されるようにすればよいので、適切な制御が可能である。
【００５１】
従って、本発明の好適な実施の形態に係る内部電源電圧発生回路によれば、スタンバイモードのときにアクティブモード用の差動比較回路10を通じて流れる電流を減少させることができる。
【００５２】
また、本発明に好適な形態に係る内部電源発生回路によれば、スタンバイモードのときに、アクティブモード用の差動比較回路10の出力ドライバにスタンバイモード用の差動比較回路の出力信号を印加して内部電源電圧を発生させるので、アクティブモード用の差動比較回路10の出力ドライバを完全にオフさせるための付加的な回路構成が不要であり、スタンバイモードからアクティブモードへの転換のときのスイッチング時間が短縮される。
【００５３】
図３は、本発明の好適な実施の形態に係るPMOSトランジスタを出力ドライバとして用いた内部電源電圧発生回路のブロック図である。図３に示す本発明の好適な実施の形態に係る内部電源電圧発生回路は、図７に示す内部電源発生迂回路回路から、スタンバイモード用の差動比較回路32の出力ドライバであるPMOSトランジスタ38、及びPMOSトランジスタ36を除去し、差動比較回路32の出力信号がPMOSトランジスタ34のゲートに印加されるように構成されている。
【００５４】
図４は、図３に示すブロック図に対応する具体的な回路図である。図４に示す回路は、図８に示す回路からPMOSトランジスタ36,38を除去し、スタンバイモード用の差動比較回路32の出力信号VGがPMOSトランジスタ34のゲートに印加されるように構成されている。
【００５５】
図３及び図４に示す回路の動作は、上述の図１及び図２に対する説明から明らかである。
【００５６】
図４に示す内部電源電圧発生回路は、スタンバイモードのときに、スタンバイモード用の差動比較回路32の出力信号VGをPMOSトランジスタ34のゲートに印加して制御される。勿論、この場合も小さいサイズの差動比較回路32が大きいサイズのPMOSトランジスタ34を制御することは容易でないが、スタンバイモードのときは電流消耗が少なくて、極めて少量の電流だけがPMOSトランジスタ34から供給されるようにすればよいので、適切な制御が可能である。
【００５７】
従って、本発明の好適な実施の形態に係る内部電源電圧発生回路は、アクティブモードからスタンバイモードに転換するときに、PMOSトランジスタ34を完全にオフするための付加的な回路構成が必要でなく、また、スタンバイモードからアクティブモードへの転換のときに、PMOSトランジスタ34を完全なオフ状態からオンさせる必要がないため、スイッチング時間が短縮される。
【００５８】
【発明の効果】
本発明に係るNMOSドライバを用いた内部電源電圧発生回路によれば、スタンバイモードのときに、アクティブモード用の差動比較回路自体を通じて流れる電流を低減することができる。
【００５９】
また、本発明に係る内部電源電圧発生回路によれば、スタンバイモード用の差動比較回路とアクティブモード用の差動比較回路の出力ドライバを大きいサイズの一つの出力ドライバを共通に使用することにより、付加的な回路構成が要求されず、スタンバイモードからアクティブモードへの転換のときにスイッチング時間が短縮される。
【００６０】
従って、本発明に係る電源電圧発生回路は、高速で動作する半導体メモリ装置に適用されて安定した動作を行うことができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るNMOSトランジスタを出力ドライバとして用いた内部電源電圧発生回路のブロック図である。
【図２】図１に示すブロック図に対応する具体的な回路図である。
【図３】本発明の好適な実施の形態に係るPMOSトランジスタを出力ドライバとして用いた内部電源電圧発生回路のブロック図である。
【図４】図３に示すブロック図に対応する具体的な回路図である。
【図５】従来のNMOSトランジスタを出力ドライバとして用いた内部電源電圧発生回路のブロックである。
【図６】図５に示すブロック図に対応する具体的な回路図である。
【図７】従来のPMOSトランジスタを出力ドライバとして用いた内部電源電圧発生回路のブロック図である。
【図８】図７に示すブロック図に対応する具体的な回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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