(57)【特許請求の範囲】
【請求項１】
複数の兼用出力端子を備えたマイクロコンピュータであって、
ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイクロコンピュータ本体と、
前記マイクロコンピュータ本体より供給される第１の入力信号とｋ個（ｋ≧１の正整数）の第２の入力信号との中から１個の信号を第１の選択信号群により選択して第１の出力信号として第１の兼用出力端子から出力し前記マイクロコンピュータ本体より供給されるｍ個（ｍ≧２の正整数）の第３の信号の中から１個の信号を第２の選択信号群により選択して第２の出力信号として第２の兼用出力端子から出力する第１の出力状態と、前記第１の選択信号群と前記第２の選択信号と入力選択、信号反転の有無および遅延量を設定する複数の設定信号とをそれぞれに所定のレベルに設定することにより前記第１の入力信号を第１の出力信号として前記第１の兼用端子から出力し前記第２の入力信号の中の１個の信号と前記第３の信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して第２の出力信号として前記第２の兼用端子から出力する第２の出力状態とを有する出力信号生成回路と、
外部から書き込まれたデータに基づいて前記複数の設定信号をそれぞれの所定のレベルとして出力する不揮発性メモリと、を有することを特徴とするマイクロコンピュータ。
【請求項２】
複数の兼用出力端子を備えたマイクロコンピュータであって、
ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイクロコンピュータ本体と、
第１の入力端から前記マイクロコンピュータ本体より供給される第１の信号を入力し第２の入力端から前記マイクロコンピュータ本体より供給される第２の信号を入力して第１の選択信号により前記第１の信号および前記第２の信号のいずれか一方を選択して第１の出力端から第１の出力信号として出力し第１の設定信号が所定のレベルであれば第２の出力端から前記第２の信号を出力する第１の入力選択部と、第１の入力端から前記マイクロコンピュータ本体より供給される第３の信号を入力し第２の入力端から前記マイクロコンピュータ本体より供給される第４の信号を入力して第２の選択信号により前記第３の信号および前記第４の信号のいずれか一方を選択し選択された信号を第２の設定信号により第１の出力端および第２の出力端のいずれか一方を選択して出力する第２の入力選択部と、入力端が前記第１の入力選択部の第２の出力端と接続し第３の設定信号により該入力端から入力する信号を出力端からそのまま出力するか反転してから出力するかのいずれか方を選択する第１の反転選択部と、入力端が前記第２の入力選択部の第２の出力端と接続され第４の設定信号により該入力端から入力する信号を出力端からそのまま出力するか反転してから出力するかのいずれか一方を選択する第２の反転選択部と、第１の入力端が前記第１の反転選択部の出力端と接続し第２の入力端が前記第２の反転選択部の出力端と接続し論理演算した結果を出力端から出力するとともに該出力端が前記第２の入力選択部の第１の出力端に接続された論理ゲート部と、入力端が前記論理ゲート部の出力端と接続し該入力端から入力する信号を複数個の第５の設定信号により設定された時間だけ遅延させて第２の出力信号として出力端から出力する遅延調整部と、を備える出力信号生成回路と、
外部から書き込まれたデータに基づいて前記第１，第２，第３，第４，第５，の設定信号をそれぞれの所定のレベルとして出力する不揮発性メモリと、を有し、前記第１の入力選択部の第１の出力端が第１の兼用出力端子に接続され、前記遅延調整部の出力端が第２の兼用出力端子に接続されているマイクロコンピュータ。
【請求項３】
前記出力信号生成回路内の前記論理ゲート部と前記遅延調整部との間に挿入されて第６の設定信号により前記論理ゲート部の出力端から入力する信号をそのまま出力するか反転してから出力するかのいずれか一方を選択して出力端から前記遅延調整部の入力端へ出力する第３の反転選択部をさらに設けたことを特徴とする請求項２記載のマイクロコンピュータ。
【請求項４】
複数の兼用出力端子を備えたマイクロコンピュータであって、
ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイクロコンピュータ本体と、
前記マイクロコンピュータ本体より供給される第１の入力信号とｋ個（ｋ≧１の正整数）の第２の入力信号との中から１個の信号を第１の選択信号群により選択して第１の出力信号として第１の兼用出力端子から出力し前記マイクロコンピュータ本体より供給される第３の入力信号とｍ個（ｍ≧１の正整数）の第４の入力信号の中から１個の信号を第２の選択信号群により選択して第２の出力信号として第２の兼用出力端子から出力する第１の出力状態と、前記第１の選択信号群と前記第２の選択信号群と入力選択、信号反転の有無および遅延量を設定する複数の設定信号とをそれぞれに第１の所定レベルに設定することにより前記第１の入力信号を前記第１の出力信号として前記第１の兼用出力端子から出力し前記第２の入力信号の中の１個の信号と前記第４の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して前記第２の出力信号として前記第２の兼用出力端子から出力する第２の出力状態と、前記第１の選択信号群と前記第２の選択信号群と前記複数の設定信号とをそれぞれに第２の所定レベルに設定することにより前記第２の入力信号の中の１個の信号と前記第４の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して前記第１の出力信号として前記第１の兼用出力端子から出力し前記第３の入力信号を前記第２の出力信号として前記第２の兼用出力端子から出力する第３の出力状態と、を有する出力信号生成回路と、
外部から書き込まれたデータに基づいて前記複数の設定信号をそれぞれの所定のレベルとして出力する不揮発性メモリと、を有することを特徴とするマイクロコンピュータ。
【請求項５】
複数の兼用出力端子を備えたマイクロコンピュータであって、
ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイクロコンピュータ本体と、
第１の入力端から前記マイクロコンピュータ本体より供給される第１の信号を入力し第２の入力端から前記マイクロコンピュータ本体より供給される第２の信号を入力して第１の選択信号により前記第１の信号および前記第２の信号のいずれか一方を選択して第１の出力端から出力し第１の設定信号が所定のレベルであれば第２の出力端から前記第２の信号を出力する第１の入力選択部と、第１の入力端から前記マイクロコンピュータ本体より供給される第３の信号を入力し第２の入力端から前記マイクロコンピュータ本体より供給される第４の信号を入力して第２の選択信号により前記第３の信号および前記第４の信号のいずれか一方を選択して第１の出力端から出力し第２の設定信号が所定のレベルであれば第２の出力端から前記第４の信号を出力する第２の入力選択部と、入力端が前記第１の入力選択部の第２の出力端と接続し第３の設定信号により該入力端から入力する信号を出力端からそのまま出力するか反転してから出力するかのいずれか一方を選択する第１の反転選択部と、入力端が前記第２の入力選択部の第２の出力端と接続され第４の設定信号により該入力端から入力する信号を出力端からそのまま出力するか反転してから出力するかのいずれか一方を選択する第２の反転選択部と、第１の入力端が前記第１の反転選択部の出力端と接続し第２の入力端が前記第２の反転選択部の出力端と接続し論理演算した結果を出力端から出力する論理ゲート部と、入力端が前記論理ゲート部の出力端と接続し該入力端から入力する信号を複数個の第５の設定信号により設定された時間だけ遅延させて出力端から出力する遅延調整部と、第１の入力端が前記第１の入力選択部の第１の出力端と接続し第２の入力端が前記遅延調整部の出力端と接続し第６の設定信号により第１の入力端からの信号および第２の入力端からの信号のいずれか一方を選択して出力端から第１の出力信号として出力する第１の出力選択部と、第１の入力端が前記第２の入力選択部の第１の出力端と接続し第２の入力端が前記遅延調整部の出力端と接続し第７の設定信号により第１の入力端からの信号および第２の入力端からの信号のいずれか一方を選択して出力端から第２の出力信号として出力する第２の出力選択部と、を備える出力信号生成回路と、
外部から書き込まれたデータに基づいて前記第１，第２，第３，第４，第５，第６，第７の設定信号をそれぞれの所定のレベルとして出力する不揮発性メモリとを有し、前記第１の出力選択部の出力端は第１の兼用出力端子に接続され、前記第２の出力選択部の出力端は第２の兼用出力端子に接続されていることを特徴とするマイクロコンピュータ。
【請求項６】
前記出力信号生成回路内の前記論理ゲート部と前記遅延調整部との間に挿入されて第８の設定信号により前記論理ゲート部の出力端から入力する信号をそのまま出力するか反転してから出力するかのいずれか一方を選択して出力端から前記遅延調整部の入力端へ出力する第３の反転選択部をさらに設けたことを特徴とする請求項５記載のマイクロコンピュータ。
【請求項７】
複数の兼用出力端子を備えたマイクロコンピュータであって、
ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイクロコンピュータ本体と、
前記マイクロコンピュータ本体より供給されるｋ個（ｋ≧２の正整数）の第１の入力信号の中から１個の信号を第１の選択信号群により選択して第１の出力信号として第１の兼用出力端子から出力し前記マイクロコンピュータ本体より供給されるｍ個（ｍ≧２の正整数）の第２の入力信号の中から１個の信号を第２の選択信号群により選択して第２の出力信号として第２の兼用出力端子から出力する第１の出力状態と、前記第１の選択信号群と前記第２の選択信号群と入力選択、信号反転の有無および遅延量を設定する複数の設定信号とをそれぞれに第１の所定レベルに設定することにより前記第１の入力信号の中から１個の信号を選択して前記第１の出力信号として前記第１の兼用出力端子から出力し前記第１の入力信号の中で選択されなかった（ｋ−１）個の信号の中の１個の信号と前記第２の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して前記第２の出力信号として前記第２の兼用出力端子から出力する第２の出力状態と、前記第１の選択信号群と前記第２の選択信号群と前記複数の設定信号をそれぞれに第２の所定レベルに設定することにより前記第２の入力信号の中から１個の信号を選択して前記第２の出力信号として前記第２の兼用出力端子から出力し前記第２の入力信号の中で選択されなかった（ｍ−１）個の信号の中の１個の信号と前記第１の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して前記第１の出力信号として前記第１の兼用出力端子から出力する第３の出力状態と、を有する出力信号生成回路と、
外部から書き込まれたデータに基づいて前記複数の設定信号をそれぞれの所定のレベルとして出力する不揮発性メモリと、を有することを特徴とするマイクロコンピュータ。
【請求項８】
複数の兼用出力端子を備えたマイクロコンピュータであって、
ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイクロコンピュータ本体と、
第１の入力端から前記マイクロコンピュータ本体より供給される第１の信号を入力し第２の入力端から前記マイクロコンピュータ本体より供給される第２の信号を入力して第１の選択信号により前記第１の信号および前記第２の信号のいずれか一方を選択して第１の出力端から出力し第１の設定信号により前記第１の信号および前記第２の信号のいずれか一方を選択して第２の出力端から出力する第１の入力選択部と、第１の入力端から前記マイクロコンピュータ本体より供給される第３の信号を入力し第２の入力端から前記マイクロコンピュータ本体より供給される第４の信号を入力して第２の選択信号により前記第３の信号および前記第４の信号のいずれか一方を選択して第１の出力端から出力し第２の設定信号により前記第３の信号および前記第４の信号のいずれか一方を選択して第２の出力端から出力する第２の入力選択部と、入力端が前記第１の入力選択部の第２の出力端と接続し第３の設定信号により該入力端から入力する信号を出力端からそのまま出力するか反転してから出力するかのいずれか一方を選択する第１の反転選択部と、入力端が前記第２の入力選択部の第２の出力端と接続され第４の設定信号により該入力端から入力する信号を出力端からそのまま出力するか反転してから出力するかのいずれか一方を選択する第２の反転選択部と、第１の入力端が前記第１の反転選択部の出力端と接続し第２の入力端が前記第２の反転選択部の出力端と接続し論理演算した結果を出力端から出力する論理ゲート部と、入力端が前記論理ゲート部の出力端と接続し該入力端から入力する信号を複数個の第５の設定信号により設定された時間だけ遅延させて出力端から出力する遅延調整部と、第１の入力端が前記第１の入力選択部の第１の出力端と接続し第２の入力端が前記遅延調整部の出力端と接続し第６の設定信号により第１の入力端からの信号および第２の入力端からの信号のいずれか一方を選択して出力端から第１の出力信号として出力する第１の出力選択部と、第１の入力端が前記第２の入力選択部の第１の出力端と接続し第２の入力端が前記遅延調整部の出力端と接続し第７の設定信号により第１の入力端からの信号および第２の入力端からの信号のいずれか一方を選択して出力端から第２の出力信号として出力する第２の出力選択部と、を備える出力信号生成回路と、
外部から書き込まれたデータに基づいて前記第１，第２，第３，第４，第５，第６，第７の設定信号をそれぞれの所定のレベルとして出力する不揮発性メモリとを有し、前記第１の出力選択部の出力端は第１の兼用出力端子に接続され、前記第２の出力選択部の出力端は第２の兼用出力端子に接続されていることを特徴とするマイクロコンピュータ。
【請求項９】
前記出力信号生成回路内の前記論理ゲート部と前記遅延調整部との間に挿入されて第８の設定信号により前記論理ゲート部の出力端から入力する信号をそのまま出力するか反転してから出力するかのいずれか一方を選択して出力端から前記遅延調整部の入力端へ出力する第３の反転選択部をさらに設けたことを特徴とする請求項８記載のマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の信号から選択信号により選択された信号を出力信号として出力する兼用出力端子を備えるマイクロコンピュータに関する。
【０００２】
【従来の技術】
出力端子数を削減する目的で、複数の信号から１個の信号を選択回路により選択して出力端子に供給することにより、出力端子を兼用化したマイクロコンピュータが広範に使用されている。図１０（ａ）は、兼用出力端子を備える従来のマイクロコンピュータ４０とＳＲＡＭ６との接続を示すブロック図である。マイクロコンピュータ４０では、兼用出力端子４３を信号Ｘの出力端子として使用するか、または信号ＬＷＲの反転信号の出力端子として使用するかを、マイクロコンピュータ本体（以下、マイコン本体と呼ぶ）４１内のレジスタにて設定し、レジスタのデータに基づいて選択回路４２を切り替えて出力する。同様に、兼用出力端子４５を信号Ｙの出力端子として使用するか、または信号ＵＷＲの反転信号の出力端子として使用するかを、レジスタのデータに基づいて選択回路４４を切り替えて出力する。
【０００３】
【発明が解決しようとする課題】
従来の兼用出力端子を備えたマイクロコンピュータ４０では、選択回路４２、４４で選択された信号が兼用出力端子４３，４５からそれぞれそのまま出力されるため、マイクロコンピュータ４０が機能的に備えていない信号が必要である場合には、ユーザがマイクロコンピュータ４０の外部にその信号の生成回路を設けてマイクロコンピュータの複数の出力信号から生成し、さらにタイミング調整を行ってから出力先に供給する必要があった。
【０００４】
例えば、マイクロコンピュータが８ビットアクセスの形式であって１６ビット幅のＳＲＡＭ６が入力信号として必要なライトイネーブル信号ＷＥの反転信号を出力できず、信号ＵＷＲ（上位バイトのライトストローブ）の反転信号と信号ＬＷＲ（下位バイトのライトストローブ）の反転信号としか得られない場合には、兼用出力端子４３から信号ＬＷＲの反転信号が出力するように選択回路４２を設定し、兼用出力端子４５から信号ＵＷＲの反転信号が出力するように選択回路４４を設定するとともに、マイクロコンピュータ４０外部にＡＮＤ回路４６とタイミング調整用の遅延回路４７を設けて図１０（ｂ）の波形図に示すようにタイミング調整された信号ＷＥの反転信号を生成し、ＳＲＡＭ６のライトイネーブル信号入力端子７に供給する必要があった。
【０００５】
このため、外部にＡＮＤ回路４６とタイミング調整用の遅延回路４７のハードウェアが余分に必要となり、また、兼用出力端子を兼用する他の信号、すなわち信号Ｘ、信号Ｙのいずれをも出力することができなくなっていた。
【０００６】
本発明の目的は、兼用出力端子を備える従来のマイクロコンピュータと同様に、一方の兼用出力端子から第１および第２の信号のいずれか一方を選択して出力し、他方の兼用出力端子から第３および第４の信号のいずれか一方を選択して出力する第１の出力状態を有し、これに加えて、一方の兼用出力端子から第１の信号を出力し、他方の兼用出力端子から第２の信号と第３の信号および第２の信号と第４の信号との少なくとも一方の組み合わせに対して論理演算しタイミング調整して出力信号を生成し出力する第２の出力状態をも有するマイクロコンピュータを提供することにある。
【０００７】
【課題を解決するための手段】
本発明の第１の発明のマイクロコンピュータは、ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイクロコンピュータ本体と、前記マイクロコンピュータ本体より供給される第１の入力信号とｋ個（ｋ≧１の正整数）の第２の入力信号との中から１個の信号を第１の選択信号群により選択して第１の出力信号として出力し前記マイクロコンピュータ本体より供給されるｍ個（ｍ≧２の正整数）の第３の信号の中から１個の信号を第２の選択信号群により選択して第２の出力信号として出力する第１の出力状態と、前記第１の選択信号群と前記第２の選択信号と入力選択、信号反転の有無および遅延量を設定する複数の設定信号とをそれぞれに所定のレベルに設定することにより前記第１の入力信号を第１の出力信号として出力し前記第２の入力信号の中の１個の信号と前記第３の信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して第２の出力信号として出力する第２の出力状態とを有する出力信号生成回路と、外部から書き込まれたデータに基づいて複数の設定信号をそれぞれの所定のレベルとして出力する不揮発性メモリと、を有して構成される。
【０００８】
本発明の第２の発明のマイクロコンピュータは、ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイクロコンピュータ本体と、前記マイクロコンピュータ本体より供給される第１の入力信号とｋ個（ｋ≧１の正整数）の第２の入力信号との中から１個の信号を第１の選択信号群により選択して第１の出力信号として出力し前記マイクロコンピュータ本体より供給される第３の入力信号とｍ個（ｍ≧１の正整数）の第４の入力信号の中から１個の信号を第２の選択信号群により選択して第２の出力信号として出力する第１の出力状態と、前記第１の選択信号群と前記第２の選択信号群と入力選択、信号反転の有無および遅延量を設定する複数の設定信号とをそれぞれに第１の所定レベルに設定することにより前記第１の入力信号を前記第１の出力信号として出力し前記第２の入力信号の中の１個の信号と前記第４の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して前記第２の出力信号として出力する第２の出力状態と、前記第１の選択信号群と前記第２の選択信号群と前記複数の設定信号とをそれぞれに第２の所定レベルに設定することにより前記第２の入力信号の中の１個の信号と前記第４の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して前記第１の出力信号として出力し前記第３の入力信号を前記第２の出力信号として出力する第３の出力状態と、を有する出力信号生成回路と、外部から書き込まれたデータに基づいて複数の設定信号をそれぞれの所定のレベルとして出力する不揮発性メモリと、を有して構成される。
【０００９】
本発明の第３の発明のマイクロコンピュータは、ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイクロコンピュータ本体と、前記マイクロコンピュータ本体より供給されるｋ個（ｋ≧２の正整数）の第１の入力信号の中から１個の信号を第１の選択信号群により選択して第１の出力信号として出力し前記マイクロコンピュータ本体より供給されるｍ個（ｍ≧２の正整数）の第２の入力信号の中から１個の信号を第２の選択信号群により選択して第２の出力信号として出力する第１の出力状態と、前記第１の選択信号群と前記第２の選択信号群と入力選択、信号反転の有無および遅延量を設定する複数の設定信号とをそれぞれに第１の所定レベルに設定することにより前記第１の入力信号の中から１個の信号を選択して前記第１の出力信号として出力し前記第１の入力信号の中で選択されなかった（ｋ−１）個の信号の中の１個の信号と前記第２の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して前記第２の出力信号として出力する第２の出力状態と、前記第１の選択信号群と前記第２の選択信号群と前記複数の設定信号をそれぞれに第２の所定レベルに設定することにより前記第２の入力信号の中から１個の信号を選択して前記第２の出力信号として出力し前記第２の入力信号の中で選択されなかった（ｍ−１）個の信号の中の１個の信号と前記第１の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して前記第１の出力信号として出力する第３の出力状態と、を有する出力信号生成回路と、外部から書き込まれたデータに基づいて複数の設定信号をそれぞれの所定のレベルとして出力する不揮発性メモリと、を有して構成される。
【００１０】
【発明の実施の形態】
次に、本発明の実施の形態について説明する。図１は、第１の実施の形態の一実施例の回路図である。
【００１１】
マイクロコンピュータ１０は、ＣＰＵと該ＣＰＵが実行するプログラムを格納するメモリとを備えるマイコン本体１と、兼用出力端子Ｏ１に接続された出力バッファ２と、兼用出力端子Ｏ２に接続された出力バッファ３と、出力信号生成回路４と、不揮発性メモリ５とを有している。
【００１２】
出力信号生成回路４は、マイクロコンピュータ本体１より供給される第１の入力信号である信号Ｉ１と第２の入力信号である信号Ｉ２との中から１個の信号を選択信号Ｓ１により選択して第１の出力信号として出力バッファ２を介して兼用出力端子Ｏ１から出力し、マイコン本体より供給される第３の入力信号である信号Ｉ３および信号Ｉ４の中から１個の信号を選択信号Ｓ２により選択して第２の出力信号として出力バッファ３を介して兼用出力端子Ｏ２から出力する第１の出力状態を有している。また、出力信号生成回路４は、選択信号Ｓ１と選択信号Ｓ２と入力選択、信号反転の有無および遅延量を設定する複数の設定信号Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５とをそれぞれに所定のレベルに設定することにより信号Ｉ１を第１の出力信号として出力バッファ２を介して兼用出力端子Ｏ１から出力し、信号Ｉ２と信号Ｉ３および信号Ｉ４の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して第２の出力信号として出力バッファ３を介して兼用出力端子Ｏ２から出力する第２の出力状態をも有している。
【００１３】
不揮発性メモリ５は、外部から書き込まれたデータに基づいて複数の設定信号をそれぞれの所定のレベルとして出力する。
【００１４】
次に、図１の実施例における出力信号生成回路４の詳細について説明する。出力生成回路４は、第１の入力選択部１１と、第２の入力選択部１２と、第１の反転選択部１３と、第２の反転選択部１４と、論理ゲート部１５と、遅延調整部１６とを備えている。
【００１５】
第１の入力選択部１１は、第１の入力端１１１からマイコン本体１より供給される信号Ｉ１を入力し、第２の入力端１１５からマイコン本体１より供給される信号Ｉ２を入力し、選択信号入力端１１３から入力する選択信号Ｓ１のハイレベル／ローレベルによりＭＯＳスイッチ（相補型の構成であるが表記の簡略化のためにＮＭＯＳ側のみ表記する）１１４をオンまたはＭＯＳスイッチ１１６をオンさせて信号Ｉ１および信号Ｉ２のいずれか一方を選択して第１の出力端１１２から第１の出力信号として出力し、また、設定信号Ｓ１１がハイレベルに設定されていれば第２の出力端１１７から信号Ｉ２を出力する。
【００１６】
第２の入力選択部１２は、第１の入力端１２１からマイコン本体１より供給される信号Ｉ３を入力し、第２の入力端１２５からマイコン本体１より供給される信号Ｉ４を入力し、選択信号入力端１２３から入力する選択信号Ｓ２のハイレベル／ローレベルによりＭＯＳスイッチ１２４をオンまたはＭＯＳスイッチ１２６をオンさせて信号Ｉ３および信号Ｉ４のいずれか一方を選択する。選択された信号を設定信号Ｓ２のハイレベル／ローレベルの設定によりＭＯＳスイッチ１２８をオンまたはＭＯＳスイッチ１３０をオンさせて第１の出力端１２７および第２の出力端１２９のいずれか一方を選択して出力する。
【００１７】
第１の反転選択部１３は、入力端１３１が第１の入力選択部１１の第２の出力端１１７と接続し、設定信号Ｓ１３により入力端１３１から入力する信号を出力端１３２からそのまま出力するか反転してから出力するかのいずれか一方を選択する。
【００１８】
図２は反転選択部の回路例である。設定信号Ｓｘがハイレベルに設定されているときにはＭＯＳスイッチＸ１がおよびＭＯＳスイッチＸ２がオンするので入力端Ｉｘに入力した信号がインバータＸ３により反転されて出力端Ｏｘから出力され、設定信号Ｓｘがローレベルに設定されているときにはＭＯＳスイッチＸ４ががオンするので入力端Ｉｘに入力した信号がそのまま出力端Ｏｘから出力される。
【００１９】
第２の反転選択部１４は、入力端１４１が第２の入力選択部１２の第２の出力端１２９と接続し、設定信号Ｓ１４により入力端１４１から入力する信号を出力端１４２からそのまま出力するか反転してから出力するかのいずれか一方を選択する。図２の回路が第２の反転選択部１４にも適用できる。
【００２０】
論理ゲート部１５は、第１の入力端１５１が第１の反転選択部１３の出力端１３２と接続し、第２の入力端１５２が第２の反転選択部１４の出力端１４２と接続し、ＡＮＤ回路１５４により論理積された結果を出力端１５３から出力するとともに、出力端１５３が第２の入力選択部１２の第１の出力端１２７に接続されている。
【００２１】
遅延調整部１６は、入力端１６１が論理ゲート部１５の出力端１５３と接続し、入力端１６１から入力する信号をｎ個の設定信号Ｓ１５−１〜Ｓ１５−ｎにより設定された時間だけ遅延させて第２の出力信号として出力端１６２から出力する。
【００２２】
図３は、遅延調整部の回路例である。遅延調整部はｎ個の遅延選択ユニットＵｙ−１〜Ｕｙ−ｎが直列に接続されて構成され、ｉ番目の遅延ユニットには対応する設定信号Ｓｙ−ｉが設定される。遅延選択ユニットＵｙ−１は、設定端子Ｓｙ−１がハイレベルに設定されているときにはＭＯＳスイッチＹ１がオンして入力信号を単位遅延回路Ｙ２で定められた時間だけ遅延させて出力し、設定端子Ｓｙ−１がローレベルに設定されているときにはＭＯＳスイッチＹ３がオンして入力信号を遅延なしで出力する。他の遅延選択ユニットＵｙ−２〜Ｕｙ−ｎも同様にして動作する。したがって、単位遅延回路の遅延時間をＴｕとすると、遅延調整部では、０〜ｎ×Ｔｕの範囲で信号の遅延量を調整できる。
【００２３】
図４（ａ）は、図１の実施例における選択信号Ｓ１，Ｓ２および設定信号Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４の設定レベルと兼用出力端子Ｏ１，Ｏ２の出力との関係の一部を示す図である。信号Ｉ１または信号Ｉ２を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ３または信号Ｉ４を出力バッファ３を介して兼用出力端子Ｏ２に出力する第１の出力状態と、信号Ｉ１を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ２と信号Ｉ３とをまたは信号Ｉ２と信号Ｉ４とを論理演算しタイミング調整して生成した信号を出力バッファ３を介して兼用出力端子Ｏ２に出力する第２の出力状態とを有している。
【００２４】
図５は、図１の実施例を適用した８ビットアクセスのマイクロコンピュータ１０による１６ビット幅のＳＲＡＭ６の制御を示す図で、（ａ）はマイクロコンピュータ１０とＳＲＡＭ６の接続図であり、（ｂ）は出力信号生成回路４の入出力状態を示す図であり、（ｃ）は出力信号生成回路４の入力と出力の動作タイミング図である。マイクロコンピュータ１０は、設定端子Ｓ１１がハイレベル（“１”）に設定され設定端子Ｓ１２がローレベル（“０”）に設定された第２の出力状態では、内部の出力信号生成回路４で信号ＬＷＲの反転信号と信号ＵＷＲの反転信号との論理積をとりＴｕだけ遅延させてタイミング調整してＷＥ信号の反転信号を生成し兼用出力端子Ｏ１から出力することができるので、図１０の従来例で必要としたＡＮＤ回路４６および遅延回路４７が不要となり、部品数を削減できるとともに、兼用出力端子Ｏ２から信号Ｘを同時に出力することができる。設定信号Ｓ１１がローレベル（“０”）に設定され設定端子Ｓ１２がハイレベル（“１”）に設定された第１の出力状態では、従来例と同様に、選択信号Ｓ１のレベルにより兼用出力端子Ｏ１から信号Ｉ１または信号Ｉ２が出力され、選択信号Ｓ２のレベルにより兼用出力端子Ｏ２から信号Ｉ３または信号Ｉ４が出力される。
【００２５】
なお、図１の実施例では、論理ゲート部１５はＡＮＤ回路１５４を含んで構成したが、代わりにＯＲ回路を含んで構成してもよい。この場合には、第２の出力状態における第２の出力端子からの出力は、選択信号Ｓ１，Ｓ２および設定信号Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４のレベル設定に応じて、Ｉ２＋Ｉ３、（Ｉ２・Ｉ３）の反転信号、Ｉ２＋Ｉ４、（Ｉ２・Ｉ４）の反転信号などになる。
【００２６】
さらに、図１の実施例の回路をもとに、図６の第１の実施の形態の第２の実施例の回路図に示すように、論理ゲート部１５と遅延調整部１６との間に第３の反転選択部１７を挿入し、論理ゲート部１５の出力信号を入力端１７１から入力してそのまま出力するか反転してから出力するかのいずれか一方を、設定信号Ｓ１６により選択して出力端１７２から遅延調整部１６の入力端１６１へ出力するよう変更してもよい。図６のマイクロコンピュータ１０ａの出力信号発生回路４ａでは、選択信号Ｓ１，Ｓ２および設定信号Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１６のレベル設定により、第２の出力状態における第２の兼用出力端子Ｏ２からの出力を、Ｉ２＋Ｉ３、（Ｉ２＋Ｉ３）の反転信号、（Ｉ２・Ｉ３）、（Ｉ２・Ｉ３）の反転信号、Ｉ２＋Ｉ４、（Ｉ２＋Ｉ４）の反転信号、（Ｉ２・Ｉ４）、（Ｉ２・Ｉ４）の反転信号のいずれにも設定することが可能となる。
【００２７】
なお、図１の第１の実施例および図６の第２の実施例の説明では、第２の入力信号が１個で、第３の入力信号が２個の場合について説明したが、これに限定されるものではなく、第２の入力信号をｋ個（ｋ≧１の正整数）として第１の選択信号群により選択し、第３の入力信号をｍ個（ｍ≧２の正整数）として第２の選択信号群により選択するようにしてもよい。
【００２８】
次に、本発明の第２の実施の形態について説明する。図７は、第２の実施の形態の一実施例の回路図である。
【００２９】
マイクロコンピュータ１０ｂは、マイコン本体１と、兼用出力端子Ｏ１と接続された出力バッファ２と、兼用出力端子Ｏ２と接続された出力バッファ３と、出力信号生成回路４ｂと、不揮発性メモリ５とを有している。
【００３０】
出力信号生成回路４ｂは、マイコン本体１より供給される第１の入力信号である信号Ｉ１と第２の入力信号である信号Ｉ２との中から１個の信号を選択信号Ｓ１により選択して第１の出力信号として出力バッファ２を介して兼用出力端子Ｏ１から出力し、マイコン本体１より供給される第３の入力信号である信号Ｉ３とと第４の入力信号である信号Ｉ４との中から１個の信号を選択信号Ｓ２により選択して第２の出力信号として出力バッファ３を介して兼用出力端子Ｏ２から出力する第１の出力状態を有している。また、出力信号生成回路４ｂは、選択信号Ｓ１と選択信号Ｓ２と入力選択、信号反転の有無および遅延量を設定する複数の設定信号Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２７とをそれぞれに第１の所定レベルに設定することにより、信号Ｉ１を第１の出力信号として出力バッファ２を介して兼用出力端子Ｏ１から出力し、信号Ｉ２と信号Ｉ４とを論理演算し所定の遅延をさせた信号を生成して第２の出力信号として出力バッファ３を介して兼用出力端子Ｏ２から出力する第２の出力状態を有している。さらに、出力信号生成回路４ｂは、選択信号Ｓ１と選択信号Ｓ２と複数の設定信号Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２７とをそれぞれに第２の所定レベルに設定することにより、信号Ｉ２と信号Ｉ４とを論理演算し所定の遅延をさせた信号を生成して第１の出力信号として出力バッファ２を介して兼用出力端子Ｏ１から出力し、信号Ｉ３を第２の出力信号として出力バッファ３を介して兼用出力端子Ｏ２から出力する第３の出力状態をも有している。
【００３１】
図７の実施例では、出力信号生成回路４ｂは、第１の入力選択部２１と、第２の入力選択部２２と、第１の反転選択部２３と、第２の反転選択部２４と、論理ゲート部２５と、遅延調整部２６と、第１の出力選択部２７と、第２の出力選択部２８とを備え、図１の出力信号生成回路４と比較して第２の入力選択回路２２の回路構成および出力先が異なり、また第１の出力選択部２７および第２の出力選択部２８が追加されている点が異なっている。
【００３２】
第１の入力選択部２１は、第１の入力端２１１からマイコン本体１より供給される信号Ｉ１を入力し、第２の入力端２１５からマイコン本体１より供給される信号Ｉ２を入力し、選択信号入力端２１３から入力する選択信号Ｓ１のハイレベル／ローレベルによりＭＯＳスイッチ２１４をオンまたはＭＯＳスイッチ２１６をオンさせて信号Ｉ１および信号Ｉ２のいずれか一方を選択して第１の出力端２１２から第１の出力信号として出力し、また、設定信号Ｓ２１がハイレベルに設定されていれば第２の出力端２１７から信号Ｉ２を出力する。
【００３３】
第２の入力選択部２２は、第１の入力端２２１からマイコン本体１より供給される信号Ｉ３を入力し、第２の入力端２２５からマイコン本体１より供給される信号Ｉ４を入力し、選択信号入力端２２３から入力する選択信号Ｓ１のハイレベル／ローレベルによりＭＯＳスイッチ２２４をオンまたはＭＯＳスイッチ２２６をオンさせて信号Ｉ３および信号Ｉ４のいずれか一方を選択して第１の出力端２２２から第２の出力信号として出力し、また、設定信号Ｓ２２がハイレベルに設定されていれば第２の出力端２２７から信号Ｉ４を出力する。
【００３４】
第１の反転選択部２３は、入力端２３１が第１の入力選択部２１の第２の出力端２１７と接続し、設定信号Ｓ２３により入力端２３１から入力する信号を出力端２３２からそのまま出力するか反転してから出力するかのいずれか一方を選択する。
【００３５】
第２の反転選択部２４は、入力端２４１が第２の入力選択部２２の第２の出力端２２７と接続し、設定信号Ｓ２４により入力端２４１から入力する信号を出力端２４２からそのまま出力するか反転してから出力するかのいずれか一方を選択する。第１の反転選択部２３および第２の反転選択部２４には、図２の反転選択部の回路例を用いることができる。
【００３６】
論理ゲート部２５は、第１の入力端２５１が第１の反転選択部２３の出力端２３２と接続し、第２の入力端２５２が第２の反転選択部２４の出力端２４２と接続し、ＡＮＤ回路２５４により論理積された結果を出力端２５３から出力する。
【００３７】
遅延調整部２６は、入力端２６１が論理ゲート部２５の出力端２５３と接続し、入力端２６１から入力する信号をｎ個の設定信号Ｓ２５−１〜Ｓ２５−ｎにより設定された時間だけ遅延させて出力端２６２から出力する。遅延調整部２６には、図３の遅延調整部の回路例を用いることができる。
【００３８】
第１の出力選択部２７は、第１の入力端２７１が第１の入力選択部２１の第１の出力端２１２と接続し、第２の入力端２７４が遅延調整部２６の出力端２６２と接続し、設定信号Ｓ２６のハイレベル／ローレベルによりＭＯＳスイッチ２７３をオンまたはＭＯＳスイッチ２７５をオンさせて第１の入力端２７３からの信号および第２の入力端２７４からの信号のいずれか一方を選択して出力端２７２から第１の出力信号として出力する。
【００３９】
第２の出力選択部２８は、第１の入力端２８１が第２の入力選択部２２の第１の出力端２２２と接続し、第２の入力端２８４が遅延調整部２６の出力端２６２と接続し、設定信号Ｓ２７のハイレベル／ローレベルによりＭＯＳスイッチ２８３をオンまたはＭＯＳスイッチ２８５をオンさせて第１の入力端２８３からの信号および第２の入力端２８４からの信号のいずれか一方を選択して出力端２８２から第２の出力信号として出力する。
【００４０】
図７の出力信号生成回路４ｂでは、図４（ｂ）に各選択信号および各設定信号の設定レベルと兼用出力端子Ｏ１，Ｏ２の出力との関係の一部を示すように、信号Ｉ１または信号Ｉ２を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ３または信号Ｉ４を出力バッファ３を介して兼用出力端子Ｏ２に出力する第１の出力状態と、信号Ｉ１を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ２と信号Ｉ４とを論理演算しタイミング調整して生成した信号を出力バッファ３を介して兼用出力端子Ｏ２に出力する第２の出力状態に加えて、信号Ｉ２と信号Ｉ４とを論理演算しタイミング調整して生成した信号を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ３を出力バッファ３を介して兼用出力端子Ｏ２に出力する第３の出力状態を設定することが可能である。
【００４１】
図７の実施例では、論理ゲート部２５はＡＮＤ回路２５４を含んで構成したが、代わりにＯＲ回路を含んで構成してもよい。
【００４２】
また、図７の実施例の回路をもとに、図８の第２の実施の形態の第２の実施例の回路図に示すように、論理ゲート部２５と遅延調整部２６との間に第３の反転選択部２９を挿入し、論理ゲート部２５の出力信号を入力端２９１から入力してそのまま出力するか反転してから出力するかのいずれか一方を設定信号Ｓ２８により選択して出力端２９２から遅延調整部２６の入力端２６１へ出力するよう変更してもよい。図８のマイクロコンピュータ１０ｃの出力信号発生回路４ｃでは、選択信号Ｓ１，Ｓ２および設定信号Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４，Ｓ２８のレベル設定により、第２の出力状態における第２の兼用出力端子Ｏ２からの出力および第３の出力状態における第１の兼用出力端子Ｏ１からの出力を、Ｉ２＋Ｉ４、（Ｉ２＋Ｉ４）の反転信号、（Ｉ２・Ｉ４）、（Ｉ２・Ｉ４）の反転信号のいずれにも設定することが可能となる。
【００４３】
なお、図７の第１の実施例および図８の第２の実施例の説明では、第２の入力信号が１個で、第４の入力信号が１個の場合について説明したが、これに限定されるものではなく、第２の入力信号をｋ個（ｋ≧１の正整数）として第１の選択信号群により選択し、第４の入力信号をｍ個（ｍ≧１の正整数）として第２の選択信号群により選択するようにしてもよい。
【００４４】
次に、本発明の第３の実施の形態について説明する。図９は、第３の実施の形態の一実施例の回路図である。
【００４５】
マイクロコンピュータ１０ｄは、マイコン本体１と、兼用出力端子Ｏ１と接続された出力バッファ２と、兼用出力端子Ｏ２と接続された出力バッファ３と、出力信号生成回路４ｄと、不揮発性メモリ５とを有している。
【００４６】
出力信号生成回路４ｄは、マイコン本体１より供給される２個の第１の入力信号である信号Ｉ１およびＩ２の中から１個の信号を選択信号Ｓ１により選択して第１の出力信号として出力バッファ２を介して兼用出力端子Ｏ１から出力し、マイコン本体１より供給される２個の第２の入力信号である信号Ｉ３およびＩ４の中から１個の信号を選択信号Ｓ２により選択して第２の出力信号として出力バッファ２を介して兼用出力端子Ｏ１から出力する第１の出力状態を有している。また、出力信号生成回路４ｄは、選択信号Ｓ１と選択信号Ｓ２と入力選択、信号反転の有無および遅延量を設定する複数の設定信号Ｓ３１，Ｓ３２，Ｓ３３，Ｓ３４，Ｓ３５，Ｓ３６，Ｓ３７とをそれぞれに第１の所定レベルに設定することにより信号Ｉ１，Ｉ２の中から１個の信号を選択して第１の出力信号として出力バッファ２を介して兼用出力端子Ｏ１から出力し、信号Ｉ１，Ｉ２の中で選択されなかった方の信号と信号Ｉ３，Ｉ４の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して前記第２の出力信号として出力バッファ３を介して兼用出力端子Ｏ２から出力する第２の出力状態を有している。さらに、出力信号生成回路４ｄは、選択信号Ｓ１と選択信号Ｓ２と複数の設定信号Ｓ３１，Ｓ３２，Ｓ３３，Ｓ３４，Ｓ３５，Ｓ３６，Ｓ３７とをそれぞれに第２の所定レベルに設定することにより２個の第２の入力信号である信号Ｉ３，Ｉ４の中から１個の信号を選択して第２の出力信号として出力バッファ３を介して兼用出力端子Ｏ２から出力し、選択されなかった方の信号と２個の第１の入力信号である信号Ｉ３，Ｉ４の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して第１の出力信号として出力バッファ２を介して兼用出力端子Ｏ１から出力する第３の出力状態をも有している。
【００４７】
図９の実施例では、出力信号生成回路４ｄは、第１の入力選択部３１と、第２の入力選択部３２と、第１の反転選択部３３と、第２の反転選択部３４と、論理ゲート部３５と、遅延調整部３６と、第１の出力選択部３７と、第２の出力選択部３８とを備え、図７の出力信号生成回路４ｂと比較して第１の入力選択部３１と第２の入力選択回路３２の回路構成が異なっている。
【００４８】
第１の入力選択部３１は、第１の入力端３１１からマイコン本体１より供給される信号Ｉ１を入力し、第２の入力端３１５からマイコン本体１より供給される信号Ｉ２を入力して選択信号入力端３１３から入力する選択信号Ｓ１により信号Ｉ１および信号Ｉ２のいずれか一方を選択して第１の出力端３１２から出力し、設定信号Ｓ３１により信号Ｉ１および信号Ｉ２のいずれか一方を選択して第２の出力端３１７から出力する。
【００４９】
第２の入力選択部３２は、第１の入力端３２１からマイコン本体１より供給される信号Ｉ３を入力し、第２の入力端３２５からマイコン本体１より供給される信号Ｉ４を入力して選択信号入力端３２３から入力する選択信号Ｓ２により信号Ｉ３および信号Ｉ４のいずれか一方を選択して第１の出力端３２２から出力し、設定信号Ｓ３２により信号Ｉ３および信号Ｉ４のいずれか一方を選択して第２の出力端３２７から出力する。
【００５０】
第１の反転選択部３３は、入力端３３１が第１の入力選択部３１の第２の出力端３１７と接続し、設定信号Ｓ３３により入力端３３１から入力する信号を出力端３３２からそのまま出力するか反転してから出力するかのいずれか一方を選択する。
【００５１】
第２の反転選択部３４は、入力端３４１が第２の入力選択部３２の第２の出力端３２７と接続し、設定信号Ｓ３４により入力端３４１から入力する信号を出力端３４２からそのまま出力するか反転してから出力するかのいずれか一方を選択する。第１の反転選択部３３および第２の反転選択部３４には、図２の反転選択部の回路例を用いることができる。
【００５２】
論理ゲート部３５は、第１の入力端３５１が第１の反転選択部３３の出力端３３２と接続し、第２の入力端３５２が第２の反転選択部３４の出力端３４２と接続し、ＡＮＤ回路３５４により論理積された結果を出力端３５３から出力する。
【００５３】
遅延調整部３６は、入力端３６１が論理ゲート部３５の出力端３５３と接続し、入力端３６１から入力する信号をｎ個の設定信号Ｓ３５−１〜Ｓ３５−ｎにより設定された時間だけ遅延させて出力端３６２から出力する。遅延調整部３６には、図３の遅延調整部の回路例を用いることができる。
【００５４】
第１の出力選択部３７は、第１の入力端３７１が第１の入力選択部３１の第１の出力端３１２と接続し、第２の入力端３７４が遅延調整部３６の出力端３６２と接続し、設定信号Ｓ３６のハイレベル／ローレベルによりＭＯＳスイッチ３７３をオンまたはＭＯＳスイッチ３７５をオンさせて第１の入力端３７３からの信号および第２の入力端３７４からの信号のいずれか一方を選択して出力端３７２から第１の出力信号として出力する。
【００５５】
第２の出力選択部３８は、第１の入力端３８１が第２の入力選択部３２の第１の出力端３２２と接続し、第２の入力端３８４が遅延調整部３６の出力端３６２と接続し、設定信号Ｓ３７のハイレベル／ローレベルによりＭＯＳスイッチ３８３をオンまたはＭＯＳスイッチ３８５をオンさせて第１の入力端３８３からの信号および第２の入力端３８４からの信号のいずれか一方を選択して出力端３８２から第２の出力信号として出力する。
【００５６】
図９の出力信号生成回路４ｄでは、図４（ｃ）に各選択信号および各設定信号の設定レベルと兼用出力端子Ｏ１，Ｏ２の出力との関係の一部を示すように、信号Ｉ１または信号Ｉ２を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ３または信号Ｉ４を出力バッファ３を介して兼用出力端子Ｏ２に出力する第１の出力状態と、信号Ｉ１を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ２と信号Ｉ３信号とをまたはＩ２と信号Ｉ４とを論理演算しタイミング調整して生成した信号を出力バッファ３を介して兼用出力端子Ｏ２に出力する第２の出力状態に加えて、信号Ｉ１と信号Ｉ４とをまたは信号Ｉ２と信号Ｉ４とを論理演算しタイミング調整して生成した信号を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ３を出力バッファ３を介して兼用出力端子Ｏ２に出力する第３の出力状態と、信号Ｉ２を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ１と信号Ｉ３信号とをまたはＩ１と信号Ｉ４とを論理演算しタイミング調整して生成した信号を出力バッファ３を介して兼用出力端子Ｏ２に出力する第２の出力状態の変形の出力状態と、信号Ｉ１と信号Ｉ３とをまたは信号Ｉ２と信号Ｉ３とを論理演算しタイミング調整して生成した信号を出力バッファ２を介して兼用出力端子Ｏ１に出力し、信号Ｉ４を出力バッファ３を介して兼用出力端子Ｏ２に出力する第３の出力状態の変形の出力状態を設定することが可能である。
【００５７】
なお、図９の実施例では、論理ゲート部３５はＡＮＤ回路３５４を含んで構成したが、代わりにＯＲ回路を含んで構成してもよい。また、図９の実施例の回路をもとに、論理ゲート部３５と遅延調整部３６との間に第３の反転選択部を挿入し、論理ゲート部３５の出力信号をそのまま出力するか反転してから出力するかを新たに設けた設定信号により選択して遅延調整部３６の入力端３６１へ出力するよう変更してもよい。このようにすることにより、さらに多様な出力信号を生成できる。
【００５８】
なお、図９の実施例の説明では、第１の入力信号が２個で、第２の入力信号が２個の場合について説明したが、これに限定されるものではない。第３の実施の形態のマイクロコンピュータを、第１の出力状態に対応する設定では、ｋ個（ｋ≧２の正整数）の第１の入力信号の中から１個の信号を第１の選択信号群により選択して第１の出力信号として出力し、ｍ個（ｍ≧２の正整数）の第２の入力信号の中から１個の信号を第２の選択信号群により選択して第２の出力信号として出力し、第２の出力状態に対応する設定では、第１の入力信号の中から１個の信号を選択して第１の出力信号として出力するとともに第１の入力信号の中で選択されなかった（ｋ−１）個の信号の中の１個の信号と第２の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して第２の出力信号として出力し、第３の出力状態に対応する設定では、第２の入力信号の中から１個の信号を選択して第２の出力信号として出力するとともに第２の入力信号の中で選択されなかった（ｍ−１）個の信号の中の１個の信号と第１の入力信号の中の１個の信号とを論理演算し所定の遅延をさせた信号を生成して第１の出力信号として出力するように拡張することは容易である。
【００５９】
【発明の効果】
以上のように、本発明のマイクロコンピュータは、兼用出力端子を有する従来のマイクロコンピュータにはない出力状態、すなわち一方の兼用出力端子から第１の信号を出力し他方の兼用出力端子から第２の信号と第３の信号および第２の信号と第４の信号との少なくとも一方の組み合わせに対して論理演算しタイミング調整して出力信号を生成し出力する第２の出力状態を有するので、マイクロコンピュータ本来の機能において備えていない信号であってもマイコン本体からの２個の信号の論理演算で得られる場合には出力信号生成部で生成してタイミングまで調整して出力することができるため、従来は必要とした外付け回路が不要となり部品数を削減できる効果が生じる。
【図面の簡単な説明】
【図１】第１の実施の形態の一実施例の回路図である。
【図２】反転選択部の回路例である。
【図３】遅延調整部の回路例である。
【図４】（ａ）は、図１における各選択信号および各設定信号の設定レベルと兼用出力端子Ｏ１，Ｏ２の出力との関係の一部を示す図であり、（ｂ）は、図７における同様の関係を示す図であり、（ｃ）は、図９における同様の関係を示す図である。
【図５】図１の実施例を適用した８ビットアクセスのマイクロコンピュータ１０による１６ビット幅のＳＲＡＭ６の制御を示す図である。
【図６】第１の実施の形態の他の実施例の回路図である。
【図７】第２の実施の形態の一実施例の回路図である。
【図８】第２の実施の形態の他の実施例の回路図である。
【図９】第３の実施の形態の一実施例の回路図である。
【図１０】兼用出力端子を備える従来の８ビットアクセスのマイクロコンピュータ４０による１６ビット幅のＳＲＡＭ６の制御を示す図である。
【符号の説明】
１    マイコン本体
２，３    出力バッファ
４    出力信号生成回路
５    不揮発性メモリ
１１，１２，２１，２２，３１，３２    入力選択部
１３，１４，１７，２３，２４，２９，３３，３４    反転選択部
１５，２５，３５    論理ゲート部
１６，２６，３６    遅延調整部
２７，２８，３７，３８    出力選択部
【図１】
0004353646.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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