(57)【特許請求の範囲】
【請求項１】
複数ビットの情報を並列的に外部とインタフェースするための複数個の第１のインタフェース端子であって、それぞれの前記第１のインタフェース端子を介して対応する前記情報が入出力される複数個の第１のインタフェース端子と、
複数個の前記第１のインタフェース端子の夫々に対応して設けられる複数個のインタフェース回路であって、それぞれが入力回路と出力回路を有する複数個の第１のインタフェース回路と、
複数ビットの情報を並列的に外部とインタフェースするための複数個の第２のインタフェース端子であって、それぞれの前記第２のインタフェース端子を介して対応する前記情報が入出力される複数個の第２のインタフェース端子と、
複数個の前記第２のインタフェース端子の夫々に対応して設けられる複数個の第２のインタフェース回路であって、それぞれが入力回路と出力回路を有する複数個の第２のインタフェース回路と、を半導体チップに含み、
前記複数の第１のインタフェース回路は、それぞれの前記入力回路が纏められた第１の入力回路グループと、それぞれの前記出力回路が纏められた第１の出力回路グループとに分けて配置され、各グループには、インタフェース動作を制御するタイミング信号をグループ単位で直列的に供給する第１のタイミング制御配線が接続されて成るものであり、
前記複数の第２のインタフェース回路は、それぞれの前記入力回路が纏められた第２の入力回路グループと、それぞれの前記出力回路が纏められた第２の出力回路グループとに分けて配置され、各グループには、インタフェース動作を制御するタイミング信号をグループ単位で直列的に供給する第２のタイミング制御配線が接続されて成るものであり、
前記第１の入力回路（または出力回路）グループと前記第２の入力回路（または出力回路）グループとの間に、前記第１および第２の出力回路（または入力回路）グループが配置されている、ことを特徴とする半導体装置。
【請求項２】
複数ビットの情報を並列的に外部とインタフェースするための複数個の第１のインタフェース端子であって、それぞれの前記第１のインタフェース端子を介して対応する前記情報が入出力される複数個の第１のインタフェース端子と、
複数個の前記第１のインタフェース端子の夫々に対応して設けられる複数個のインタフェース回路であって、それぞれが入力回路と出力回路を有する複数個の第１のインタフェース回路と、
複数ビットの情報を並列的に外部とインタフェースするための複数個の第２のインタフェース端子であって、それぞれの前記第２のインタフェース端子を介して対応する前記情報が入出力される複数個の第２のインタフェース端子と、
複数個の前記第２のインタフェース端子の夫々に対応して設けられる複数個の第２のインタフェース回路であって、それぞれが入力回路と出力回路を有する複数個の第２のインタフェース回路と、を半導体チップに含み、
前記複数の第１のインタフェース回路は、それぞれの前記入力回路が纏められた第１の入力回路グループと、それぞれの前記出力回路が纏められた第１の出力回路グループとに分けて配置され、各グループには、インタフェース動作を制御するタイミング信号をグループ単位で直列的に供給する第１のタイミング制御配線が接続されて成るものであり、
前記複数の第２のインタフェース回路は、それぞれの前記入力回路が纏められた第２の入力回路グループと、それぞれの前記出力回路が纏められた第２の出力回路グループとに分けて配置され、各グループには、インタフェース動作を制御するタイミング信号をグループ単位で直列的に供給する第２のタイミング制御配線が接続されて成るものであり、
前記第１と第２の入力回路グループとが近接して配置され、その傍に前記第１と第２の出力回路グループとが近接して配置される、ことを特徴とする半導体装置。
【請求項３】
前記第１のインタフェース回路は、対応する前記第１のインタフェース端子に接続されたバッファ回路と、
対応する前記バッファ回路に接続されインタフェース対象とされる情報のラッチ動作を行なうラッチ回路と、を含み、
前記タイミング信号は前記ラッチ回路のラッチ制御信号である、ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記バッファ回路と前記インタフェース端子とを結ぶインタフェース信号配線は、少なくとも前記夫々のグループ内で実質的に等しい遅延成分を有して成るものである、ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１のインタフェース端子から入力されたデータが記憶され、記憶されたデータが前記第１のインタフェース端子から出力可能にされる複数個のメモリセルを更に含み、
データ読み出し動作において、前記複数個のメモリセルのうちから選択されたメモリセルから読み出されたデータが前記出力回路のラッチ回路にラッチされて前記第１のインタフェース端子に与えられ、
データ書込み動作において、前記複数個の第１のインタフェース端子から入力回路のラッチ回路にラッチされたデータが、複数個のメモリセルのうちから選択されたメモリセルに書き込まれるものである、ことを特徴とする請求項３記載の半導体装置。
【請求項６】
データ読み出し動作に呼応して前記出力回路のラッチ回路をラッチ動作させるタイミング信号に同期してデータストローブ信号を出力し、
データ書き込み動作に呼応して前記入力回路のラッチ回路をラッチ動作させるタイミング信号を同期させるデータストローブ信号を入力する外部信号端子を前記インタフェース端子として更に備えて成るものである、ことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数ビットの情報を並列的に外部とインタフェースするためのインタフェース手段を有する半導体装置、特に、インタフェース手段で並列的にインタフェースされる複数ビットの信号の確定タイミングのずれを抑制する技術に関し、例えば、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）動作可能なＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＳＤＲＡＭのような同期式メモリは、その動作タイミングが外部からのシステムクロック信号のような外部クロック信号に基づいて制御される。この種の同期式メモリは、外部クロック信号の利用によって内部動作タイミングの設定が比較的容易となり、比較的高速動作が可能となる、という特徴を持つ。
【０００３】
例えばＳＤＲＡＭとしては、データの入力及び出力が外部クロック信号の立ち上りエッジに同期して行われる所謂ＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）形式のＳＤＲＡＭ（ＳＤＲ−ＳＤＲＡＭ）と、データの入力及び出力が外部クロック信号若しくはデータストローブ信号の立ち上りエッジ及び立ち下がりエッジの双方に同期して行われる所謂ＤＤＲ形式のＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）とが知られている。
【０００４】
このようなＳＤＲＡＭについて記載された文献の例として、６４  Ｍｅｇ  ＤＤＲ−ＳＤＲＡＭ  ＪＥＤＤＤＲＤＳ．ｐｍ６５−Ｒｅｖ．７／５／９９  ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）のデータシートがある。
【０００５】
ＳＤＲＡＭに代表されるようなクロック同期式メモリは、データ出力タイミングを決定するラッチ回路等の出力タイミング制御回路をデータ出力回路に有し、データ入力タイミングを決定するラッチ回路等の入力タイミング制御回路をデータ入力回路に有する。例えば、ＳＤＲＡＭのデータ入力回路は、外部クロック信号若しくはデータストローブ信号に同期して供給されるデータをデータ入力バッファが入力し、入力されたデータを入力データラッチ回路にラッチして、後段に伝達していく。前記入力データラッチ回路のラッチ動作は前記外部クロック信号若しくはデータストローブ信号に同期した内部タイミング信号（入力ラッチタイミング信号）によって制御される。また、ＳＤＲＡＭのデータ出力回路は、外部クロック信号に同期して内部で生成される出力ラッチタイミング信号によって出力すべきデータを出力データラッチ回路にラッチして出力バッファから外部に出力させる。ＤＤＲ―ＳＤＲＡＭは、データ出力と共に、前記出力ラッチタイミング信号に同期してデータストローブ信号を出力する。
【０００６】
データ入力回路やデータ出力回路は、半導体チップにおけるボンディングパッドやバンプ電極などの外部データ端子の配列に沿ってその近傍に配置されるのが一般的である。このようなレイアウトにおいて、外部データ端子に沿って並設されたデータ出力回路の各出力タイミング制御回路には出力タイミング信号が直列的に順次伝播され、また、外部データ端子に沿って並設されたデータ入力回路の各入力タイミング制御回路には入力タイミング信号が直列的に順次伝播される。
【０００７】
【発明が解決しようとする課題】
本発明者は、前記タイミング信号が直列的に伝播されるタイミング制御配線の基端と終端における出力ラッチタイミング及び入力ラッチタイミングのずれについて検討した。
【０００８】
先ず、出力タイミング信号が伝播されるタイミング制御配線の基端と終端では出力ラッチタイミングがずれるので、これに応じて各データ端子では出力データが有効若しくは確定される時間範囲が順次ずれていく。このため、並列データ出力を行う全てのデータ端子の出力データが全ビット有効若しくは確定する時間範囲（出力データバリッドウインドウ）は、出力データの夫々の有効時間範囲に対する公約数的な範囲になり、タイミング制御配線の基端と終端との間の出力ラッチタイミングのずれが大きくなるに従って狭くなる。出力データの夫々の有効時間範囲に対して相対的に出力データバリッドウインドウが狭いと、ＳＤＲＡＭの読み出しデータを受け取ることができる時間的な余裕が少なくなり、ＳＤＲＡＭを用いるデータ処理システム上、タイミング設計が難しくなり、動作速度の高速化に対応できなくなる。
【０００９】
同様に、入力タイミング信号が伝播されるタイミング制御配線の基端と終端との間でも入力ラッチタイミングがずれるから、各データ端子に並列的に供給される入力データを入力回路がラッチ可能な時間範囲が順次ずれていく。このため、全てのデータ端子に並列的に供給すべき入力データを全ビット有効若しくは確定させる時間範囲（入力データバリッドウインドウ）は、個々の入力回路が入力データをラッチ可能な夫々の有効時間範囲に対する公倍数的な時間範囲になり、タイミング制御配線の基端と終端との間の入力ラッチタイミングのずれが大きくなるに従って広くなる。個々の入力回路が入力データをラッチ可能な有効時間範囲に対して入力データバリッドウインドウが相対的に広いと、入力データのセットアップ・ホールドタイムを相対的に大きく採れなくなり、動作速度の高速化に対応できなくなる。
【００１０】
上述の問題点をレイアウト的な観点から考察すると、データ端子の配列に対応させて入力回路と出力回路のペアを交互に配置する場合には、入力タイミング信号が伝播されるタイミング制御配線と出力タイミング信号が伝播されるタイミング制御配線とが入力回路と出力回路の配列に沿って敷設される結果、入力データバリッドウインドウは相対的に広く、出力データバリッドウインドウは相対的に狭くなる傾向が顕著になり易いことが明らかにされた。特にＤＤＲ―ＳＤＲＡＭは、動作クロック周波数が同じであってもＳＤＲ−ＳＤＲＡＭの２倍のデータレートを有するから、入力データバリッドウインドウ及び出力データバリッドウインドウの点において高速化への対応が必須である。
【００１１】
また、入力データバリッドウインドウ及び出力データバリッドウインドウの大きさは前記タイミング制御配線の長さ若しくは時定数に起因するだけでなく、ラッチ回路の構成にも依存することが本発明者によって明らかにされた。即ち、第１のクロックドインバータで成る入力ゲートと、当該第１のクロックドインバータとは逆相で活性化される第２のクロックドインバータを有するスタティックラッチとを含んだラッチ回路を想定すると、双方のクロックドインバータの活性化制御に、クロック信号と当該クロック信号をインバータで反転させたクロック信号とを用いる場合、入力ゲートの第１のクロックドインバータが非活性状態から活性状態に、第２のクロックドインバータが活性状態から非活性状態に遷移するまでの過渡応答状態では、入力の変化が出力に反映されないことがある。そのような過渡応答状態は、入力データバリッドウインドウが不所望に広くなり、また、出力データバリッドウインドウが不所望に狭くなる原因になる。
【００１２】
本発明の目的は、並列的にデータが供給される複数個のデータ入力回路におけるデータ入力タイミングのばらつき若しくはずれを小さくすることができる半導体装置を提供することにある。更に、本発明は、入力データバリッドウインドウを狭くすることができる半導体装置を提供しようとするものである。
【００１３】
本発明の別の目的は、並列的にデータを出力する複数個のデータ出力回路におけるデータ出力タイミングのばらつき若しくはずれを小さくすることができる半導体装置を提供することにある。更に、本発明は、出力データバリッドウインドウを大きくできる半導体装置を提供しようとするものである。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１６】
〔１〕本発明の第１の観点は、並列動作されるインタフェース回路のインタフェース動作用タイミング信号のタイミング制御配線上でのスキュー低減に着目するものである。
【００１７】
すなわち、半導体装置は、複数ビットの情報を並列的に外部とインタフェースするための複数個の第１のインタフェース端子であって、それぞれの前記第１のインタフェース端子を介して対応する前記情報が入出力される複数個の第１のインタフェース端子と、複数個の前記第１のインタフェース端子の夫々に対応して設けられる複数個のインタフェース回路であって、それぞれが入力回路と出力回路を有する複数個の第１のインタフェース回路と、を半導体チップに含み、前記複数の第１のインタフェース回路は、それぞれの前記入力回路が纏められた第１の入力回路グループと、それぞれの前記出力回路が纏められた第１の出力回路グループとに分けて配置され、各グループには、インタフェース動作を制御するタイミング信号をグループ単位で直列的に供給する第１のタイミング制御配線が接続されて成る。
【００１８】
上記によれば、外部との並列インタフェースに用いられる複数個のインタフェース回路をグループ分けせずに纏めて共通のタイミング制御配線でタイミング信号を直列的に供給する場合に比べ、タイミング制御配線の基端と終端におけるタイミング信号の伝播遅延の差（スキュー）を小さくできる。換言すれば、並列的にデータが入力される複数個のデータ入力回路におけるデータ入力タイミングのばらつき、そして、並列的にデータを出力する複数個のデータ出力回路におけるデータ出力タイミングのばらつきを、前記グループ毎に分散できる。要するに、グループ毎に前記タイミング信号のスキューを小さくすることが可能になる。結果として、グループ化しない場合に比べて入力データバリッドウインドウを小さくすることが可能になり、また、出力データバリッドウインドウを大きくすることが可能になる。
【００１９】
前記各グループのインタフェース回路をグループ毎に纏めて集中配置するほど、グループ内でのタイミング制御配線の基端と終端におけるタイミング信号の伝播遅延の差が小さくなる。換言すれば、グループ内でタイミング信号のスキューが小さくなる。
【００２０】
前記インタフェース端子はデータ端子を含み、前記インタフェース回路は前記データ端子に接続されたデータ出力回路を含む。また、前記インタフェース回路は前記データ端子に接続されるデータ入力回路を含む。例えば、データ端子はデータの入力及び出力に兼用されるデータ入出力端子とされ、各データ端子は、一方においてデータ入力回路の入力端子に結合され、他方においてデータ出力回路の出力端子に結合される。
【００２１】
並列インタフェース動作される回路の前記グループのレイアウトは制御配線の基端を中心に左右対称、左右非対称とすることができ、非対称の場合に、グループ間でタイミング信号のスキューを小さくするには、前記グループ毎のタイミング制御配線の基端部にドライバを有し、相対的に大きな駆動能力を有するドライバを相対的に負荷の大きなタイミング制御線に接続すればよい。
【００２２】
前記インタフェース回路が、対応するインタフェース端子に接続されたバッファ回路と、対応するバッファ回路に接続されインタフェース対象とされる情報のラッチ動作を行なうラッチ回路と、を含むとき、前記タイミング信号は前記ラッチ回路のラッチ制御信号である。入力回路の場合、例えばデータストローブ信号の変化に同期して供給されるデータはバッファ回路に入力され、前記データストローブ信号の変化に同期する前記ラッチ制御信号に応答してラッチ回路にラッチされ、後段に伝達される。出力回路の場合は、例えば内部動作で得られた出力すべきデータが外部クロック信号に同期するラッチ制御信号によってデータラッチ回路にラッチされ、出力バッファを通して外部に出力される。
【００２３】
前記タイミング信号のスキュー低減のための手段に加えて、前記バッファ回路と前記インタフェース端子とを結ぶインタフェース信号配線に、少なくとも前記夫々のグループ内で実質的に等しい遅延成分（時定数）を設定すれば、インタフェース信号配線による遅延のばらつきによって入力データバリッドウインドウや出力データバリッドウインドウが悪影響を受ける事態を容易に低減することが可能になる。ここで、等しい遅延成分を設定するとは、最も大きな遅延時間を要する経路の遅延時間に合わせることを意味する。
【００２４】
ＳＤＲＡＭへの適用を想定すると、半導体装置は、前記データ端子から入力されたデータが記憶され、記憶されたデータが前記データ端子から出力可能にされる複数個のメモリセルを更に含む。データ読み出し動作において、前記複数個のメモリセルのうちから選択されたメモリセルから読み出されたデータが前記データ出力回路のラッチ回路にラッチされて前記データ端子に与えられる。そして、データ書込み動作において、前記複数個のデータ端子からデータ入力回路のラッチ回路にラッチされたデータが、複数個のメモリセルのうちから選択されたメモリセルに書き込まれる。
【００２５】
特に、ＤＤＲ形態のＳＤＲＡＭに適用する場合、半導体装置は、データ読み出し動作に呼応して前記出力回路のラッチ回路をラッチ動作させるタイミング信号に同期してデータストローブ信号を出力し、データ書き込み動作に呼応して前記入力回路のラッチ回路をラッチ動作させるタイミング信号を同期させるデータストローブ信号を入力する外部信号端子を前記インタフェース端子として更に備える。
【００２６】
〔２〕本発明の第２の観点は、並列動作されるインタフェース回路上のラッチ回路を構成するクロックドインバータによる過渡応答動作に着目するものである。
【００２７】
すなわち、半導体チップに複数個配置された入力回路に着目すると、前記入力回路は、前記第１のインタフェース端子に接続された入力バッファ回路と、前記入力バッファ回路に接続され前記情報のラッチ動作を行なう入力ラッチ回路と、を含み、前記入力ラッチ回路は、前記入力バッファ回路に接続された入力ゲートと当該入力ゲートに接続されたスタティックラッチとを含む。前記入力ゲートは、エッジ変化タイミングが揃えられた相補クロック信号を受けて活性化制御される第１のクロックドインバータから成り、前記スタティックラッチは前記相補クロック信号を受け前記第１のクロックドインバータとは逆相で活性化制御される第２のクロックドインバータを含んで構成される。
【００２８】
上記によれば、エッジ変化タイミングが揃えられた相補クロック信号を用いるから、エッジ変化タイミングのずれに起因して第１及び第２クロックドインバータの双方が共に非活性状態にされるような過渡応答期間が短くなり、そのような過渡応答期間に入力の変化が出力に反映されない期間を短縮できる。これにより、入力データバリッドウインドウが不所望に広がる事態を抑制するのに役立つ。
【００２９】
半導体チップに複数個配置された出力回路に着目すると、前記出力回路は、前記第１のインタフェース端子に接続された出力バッファ回路と、前記出力バッファ回路に接続されメモリセルからの情報のラッチ動作を行なう入力ラッチ回路と、を含み、前記出力ラッチ回路は、入力ゲートと当該入力ゲートに入力が接続された出力が前記出力バッファ回路に接続されたスタティックラッチとを含む。このとき、前記入力ゲートは、エッジ変化タイミングが揃えられた相補クロック信号を受けて活性化制御されるクロックドインバータから成る。
【００３０】
上記によれば、エッジ変化タイミングが揃えられた相補クロック信号を用いるから、クロックドインバータが非活性状態から活性状態にされる過渡応答期間が短くなり、これにより、出力データバリッドウインドウが不所望に狭くなる事態を抑制するのに役立つ。
【００３１】
前記エッジ変化タイミングが揃えられた相補クロック信号は半導体チップ上の信号発生回路で形成するようにしてもよい。前記信号発生回路は、一対の差動増幅回路を有し、前記一対の差動増幅回路の相互に極性の異なる一方の差動入力端子にクロック端子が共通接続され、前記一対の差動増幅回路相互に極性の異なる他方の差動入力端子に基準電圧端子が接続され、前記一対の差動増幅回路の同極性の出力ノードから前記エッジ変化タイミングが揃えられた相補クロック信号が出力されるものである。
【００３２】
【発明の実施の形態】
《ＤＤＲ−ＳＤＲＡＭの概要》
図１には本発明に係る半導体装置の一例としてＤＤＲ−ＳＤＲＡＭが示される。同図に示されるＤＤＲ−ＳＤＲＡＭは、特に制限されないが、公知のＭＯＳ半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成されている。
【００３３】
ＤＤＲ−ＳＤＲＡＭ１は、特に制限されないが、４個のメモリバンクＢＮＫ０〜ＢＮＫ３を有する。図示を省略するが、夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は、特に制限されないが、夫々４個のメモリマットを有し、各メモリマットは、２個のメモリアレイによって構成される。一方のメモリアレイはカラムアドレス信号の最下位ビットが論理値“０”に応ずるデータの格納領域に割当てられ、他方のメモリアレイはカラムアドレス信号の最下位ビットが論理値“１”に応ずるデータの格納領域に割当てられる。メモリバンクのメモリマット及びメモリアレイの分割構造は上記には制限されず、それ故、本明細書では、特に注釈をしない限り、個々のメモリバンクは夫々１個のメモリマットから構成されている如く説明する。
【００３４】
前記夫々のメモリバンクＢＮＫ０〜ＢＮＫ３のメモリマットは、マトリクス配置されたダイナミック型のメモリセルＭＣを備え、図に従えば、同一列に配置されたメモリセルＭＣの選択端子は列毎のワード線ＷＬに結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補ビット線ＢＬ，ＢＬの一方のビット線ＢＬに結合される。同図にはワード線ＷＬと相補ビット線ＢＬは一部だけが代表的に示されているが、実際にはマトリクス状に多数配置され、センスアンプを中心とした折り返しビット線構造を有している。
【００３５】
前記メモリバンクＢＮＫ０〜ＢＮＫ３毎に、ロウデコーダＲＤＥＣ０〜ＲＤＥＣ３、データ入出力回路ＤＩＯ０〜ＤＩＯ３、カラムデコーダＣＤＥＣ０〜ＣＤＥＣ３が設けられている。
【００３６】
上記メモリマットのワード線ＷＬは、メモリバンクＢＮＫ０〜ＢＮＫ３毎に設けられたロウデコーダＲＤＥＣ０〜ＲＤＥＣ３によるロウアドレス信号のデコード結果に従って選ばれて選択レベルに駆動される。
【００３７】
前記データ入出力回路ＤＩＯ０〜ＤＩＯ３は、センスアンプ、カラム選択回路、及びライトアンプを有する。センスアンプは、メモリセルＭＣからのデータ読出しによって夫々の相補ビット線ＢＬ，ＢＬに現れる微小電位差を検出して増幅する増幅回路である。前記カラム選択回路は、相補ビット線ＢＬ，ＢＬを選択して相補共通データ線のような入出力バス２に導通させるためのスイッチ回路である。カラム選択回路はカラムデコーダＣＤＥＣ０〜ＣＤＥＣ３のうち対応するものによるカラムアドレス信号のデコード結果に従って選択動作される。ライトアンプは書き込みデータに従って、カラムスイッチ回路を介して相補ビット線ＢＬ，ＢＬを差動増幅する回路である。
【００３８】
前記入出力バス２にはデータ入力回路３及びデータ出力回路４が接続される。データ入力回路３は書込みモードにおいて外部から供給される書込みデータを入力して前記入出力バス２に伝達する。前記データ出力回路４は、読み出しモードにおいてメモリセルＭＣから入出力バス２に伝達された読み出しデータを入力して外部に出力する。前記データ入力回路３の入力端子と前記データ出力回路４の出力端子は、特に制限されないが、１６ビットのデータ入出力端子ＤＱ０〜ＤＱ１５に結合される。便宜上、ＳＤＲＡＭ１が外部と入出力するデータにもＤＱ０〜ＤＱ１５の参照符号を付して説明することがある。
【００３９】
ＤＤＲ−ＳＤＲＡＭ１は、特に制限されないが、１５ビットのアドレス入力端子Ａ０〜Ａ１４を有する。アドレス入力端子Ａ０〜Ａ１４はアドレスバッファ５に結合される。前記アドレスバッファ５にマルチプレクス形態で供給されるアドレス情報の内、ロウアドレス信号ＡＸ０〜ＡＸ１２はロウアドレスラッチ６に、カラムアドレス信号ＡＹ０〜ＡＹ１１はカラムアドレスラッチ７に、バンク選択信号とみなされるバンクセレクト信号ＡＸ１３、ＡＸ１４はバンクセレクタ８に、そして、モードレジスタ設定情報Ａ０〜Ａ１４はモードレジスタ９に、供給される。
【００４０】
４個のメモリバンクＢＮＫ０〜ＢＮＫ３は２ビットのバンク選択信号ＡＸ１３，ＡＸ１４の論理値にしたがってバンクセレクタ８で動作が選択される。即ち、動作が選択されたメモリバンクだけがメモリ動作可能にされる。例えば、センスアンプ、ライトアンプ、及びカラムデコーダ等は動作が非選択のメモリバンクでは活性化されない。
【００４１】
ロウアドレスラッチ６にラッチされたロウアドレス信号ＡＸ０〜ＡＸ１２はロウアドレスデコーダＲＤＥＣ０〜ＲＤＥＣ３に供給される。
【００４２】
カラムアドレスラッチ７にラッチされたカラムアドレス信号ＡＹ０〜ＡＹ１１は、カラムアドレスカウンタ１０にプリセットされて前記カラムアドレスデコーダＣＤＥＣ０〜ＣＤＥＣ３に供給される。連続的なメモリアクセスであるバーストアクセスが指示されている場合、その連続回数（バースト数）分だけ、カラムアドレスカウンタ１０がインクリメント動作されて、カラムアドレス信号が内部で生成される。
【００４３】
リフレッシュカウンタ１１は記憶情報のリフレッシュ動作を行なうロウアドレスを自ら生成するアドレスカウンタである。リフレッシュ動作が指示されたとき、リフレッシュカウンタ１１から出力されるロウアドレス信号に従ってワード線ＷＬが選択されて記憶情報のリフレッシュが行なわれる。
【００４４】
制御回路１２は、特に制限されないが、クロック信号ＣＬＫ，ＣＬＫｂ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂはそれが付された信号がローイネーブルの信号又はレベル反転信号であることを意味する）、カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡＳｂ、ライトイネーブル信号ＷＥｂ、データマスク信号ＤＭＵ，ＤＭＬ、及びデータストローブ信号ＤＱＳなどの外部制御信と共に、モードレジスタ９から所定の情報が入力される。ＤＤＲ−ＳＤＲＡＭ１の動作はそれら入力信号の状態の組み合わせによって規定されるコマンドで決定され、制御回路１２は、そのコマンドで指示される動作に応じた内部タイミング信号を形成するための制御ロジックを有する。
【００４５】
クロック信号ＣＬＫ、ＣＬＫｂはＳＤＲＡＭのマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。
【００４６】
チップセレクト信号ＣＳｂはそのローレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号がハイレベルのとき（チップ非選択状態）その他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。
【００４７】
ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００４８】
クロックイネーブル信号ＣＫＥはパワーダウンモード及びセルフリフレッシュモードのコントロール信号であり、パワーダウンモード（ＳＤＲＡＭにおいてデータリテンションモードでもある）とする場合にはクロックイネーブル信号ＣＫＥはローレベルとされる。
【００４９】
データマスク信号ＤＭＵ，ＤＭＬは入力した書込みデータに対するバイト単位のマスクデータであり、データマスク信号ＤＭＵのハイレベルは書込みデータの上位バイトによる書込み抑止を指示し、データマスク信号ＤＭＬのハイレベルは書込みデータの下位バイトによる書込み抑止を指示する。
【００５０】
前記データストローブ信号ＤＱＳは書込み動作時にライトストローブ信号として外部から供給される。即ち、クロック信号ＣＬＫに同期して書き込み動作が指示されたとき、その指示が行われた前記クロック信号周期の後のクロック信号周期からのデータストローブ信号ＤＱＳに同期するデータの供給が規定されている。読み出し動作時には前記データストローブ信号ＤＱＳはリードストローブ信号として外部に出力される。即ち、データの読み出し動作では読み出しデータの外部出力に同期してデータストローブ信号が変化する。そのためにＤＬＬ（Ｄｅｌａｙｅｄ  Ｌｏｃｋ  Ｌｏｏｐ）回路１３及びＤＱＳ出力バッファ１４が設けられている。ＤＬＬ回路１３は、半導体装置１が受けるクロック信号ＣＬＫとデータ出力回路４によるデータの出力タイミングを同期させるために、データ出力動作制御用のクロック信号（リード動作時におけるデータストローブ信号ＤＱＳと同相の制御クロック信号）１５の位相を整えるものである。ＤＬＬ回路１３は、特に制限されないが、レプリカ回路技術と、位相同期技術とによって、内部回路の信号伝播遅延時間特性を補償し得る内部クロック信号１５を再生し、これにより、内部クロック信号１５に基づいて出力動作されるデータ出力回路４は、外部クロック信号ＣＬＫに確実に同期したタイミングでデータを出力することが可能とされる。ＤＱＳバッファ１４は前記内部クロック信号１５と同相でデータストローブ信号ＤＱＳを外部に出力する。
【００５１】
前記ロウアドレス信号（ＡＸ０〜ＡＸ１２）は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンド（アクティブコマンド）サイクルにおけるアドレス入力端子Ａ０〜Ａ１２のレベルによって定義される。このアクティブコマンドサイクルにおいて、アドレス入力端子Ａ１３、Ａ１４から入力される信号ＡＸ１３，ＡＸ１４はバンク選択信号とみなされ、Ａ１３＝Ａ１４＝“０”のときはバンクＢＮＫ０、Ａ１３＝“１”，Ａ１４＝“０”のときはバンクＢＮＫ１、Ａ１３＝“０”，Ａ１４＝“１”のときはバンクＢＮＫ２、Ａ１３＝“１”，Ａ１４＝“１”のときはバンクＢＮＫ３が選択される。このようにして選択されたメモリバンクはリードコマンドによるデータ読み出し、ライトコマンドによるデータ書込み、プリチャージコマンドによるプリチャージの対象にされる。
【００５２】
前記カラムアドレス信号（ＡＹ０〜ＡＹ１１）は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のカラムアドレス・リードコマンド（リードコマンド）サイクル、カラムアドレス・ライトコマンド（ライトコマンド）サイクルにおける端子Ａ０〜Ａ１１のレベルによって定義される。これによって指定されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００５３】
前記ＤＤＲ−ＳＤＲＡＭ１において、特に制限されないが、上記のクロック信号ＣＬＫ、反転クロック信号ＣＬＫｂ、クロックイネーブル信号ＣＫＥ、チップ選択信号ＣＳｂ、ＲＡＳ信号ＲＡＳｂ、ＣＡＳ信号ＣＡＳｂ、ライトイネーブル信号ＷＥｂ、アドレス入力信号Ａ０〜Ａ１４、データマスク信号ＤＭＵ、ＤＭＬ、及びデータストローブ信号ＤＱＳを受ける入力バッファ、前記データ入力回路３のデータ入力バッファ（入力初段バッファ）、データ出力回路４のデータ出力バッファ（出力最終段バッファ）のインタフェースは例えば公知のＳＳＴＬ２（クラスＩＩ）規格に準拠される。ＳＳＴＬ２規格では、１．２５ボルトのような基準電位（ＶＲＥＦ）に対して０．３５Ｖ以上高い１．６ボルト以上のレベルがＨレベルとみなされ、かかる基準電位に対して０．３５Ｖ以下のレベルすなわち０．９０ボルト以下のレベルがＬレベルとみなされる。外部インタフェース仕様はＳＳＴＬ２に限定されず、例えばＳＳＴＬ３規格等であってもよい。
【００５４】
ＤＤＲ−ＳＤＲＡＭ１には、特に制限されないが、以下の〔１〕〜〔９〕等のコマンドが予め規定されている。
【００５５】
〔１〕モードレジスタセットコマンドは、上記モードレジスタ９をセットするためのコマンドである。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ローレベルによって指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１４を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシー、バーストタイプなどとされる。設定可能なバーストレングスは、特に制限されないが、２，４，８，とされ、設定可能なＣＡＳレイテンシーは、特に制限されないが、２，２．５とされる。
【００５６】
上記ＣＡＳレイテンシーは、後述のカラムアドレス・リードコマンドによって指示されるリード動作においてＣＡＳｂの立ち下がりからデータ出力回路４の出力動作までにクロック信号ＣＬＫの何サイクル分を費やすかを指定するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それをクロック信号ＣＬＫの使用周波数に応じて設定するためのものである。換言すれば、周波数の高いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に大きな値に設定し、周波数の低いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に小さな値に設定する。
【００５７】
〔２〕ロウアドレスストローブ・バンクアクティブコマンは、ロウアドレスストローブの指示とＡ１３、Ａ１４によるメモリバンクの選択を有効にするコマンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル（“０”）、ＣＡＳｂ，ＷＥｂ＝ハイレベル（“１”）によって指示され、このときＡ０〜Ａ１２に供給されるアドレスがロウアドレス信号とされ、Ａ１３，Ａ１４に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のようにクロック信号ＣＬＫの立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルが夫々対応する相補データ線に導通される。
【００５８】
〔３〕カラムアドレス・リードコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ１０にプリセットされる。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、クロック信号ＣＬＫに同期してカラムアドレスカウンタ１０から出力されるアドレス信号に従って、例えば３２ビット単位で順次メモリバンクで選択され、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりに同期して１６ビット単位で外部に連続的に出力される。連続的に読出されるデータ数（ワード数）は上記バーストレングスによって指定された個数とされる。また、データ出力回路４からのデータ読出し開始は上記ＣＡＳレイテンシーで規定されるクロック信号ＣＬＫのサイクル数を待って行われる。
【００５９】
〔４〕カラムアドレス・ライトコマンドは、ライト動作の態様としてモードレジスタ９にバーストライトが設定されているときに当該バーストライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、バーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、ＣＳｂ，ＣＡＳｂ，ＷＥｂ，＝ロウレベル、ＲＡＳｂ＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ１０に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシーの設定はなく、ライトデータの取り込は、当該カラムアドレス・ライトコマンドサイクルからクロック信号ＣＬＫの１サイクル遅れてデータストローブ信号ＤＱＳに同期して開始される。
【００６０】
〔５〕プリチャージコマンドは、Ａ１３，Ａ１４によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、ＣＳｂ，ＲＡＳｂ，ＷＥｂ，＝ロウレベル、ＣＡＳｂ＝ハイレベルによって指示される。
【００６１】
〔６〕オートリフレッシュコマンドは、オートリフレッシュを開始するために必要とされるコマンドであり、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ＝ロウレベル、ＷＥｂ，ＣＫＥ＝ハイレベルによって指示される。これによるリフレッシュ動作はＣＢＲリフレッシュと同様である。
【００６２】
〔７〕セルフリフレッシュエントリコマンドが設定されると、ＣＫＥがローレベルにされている間、セルフリフレッシュ機能が働き、その間、外部からリフレッシュの指示を与えなくても自動的に所定のインターバルでリフレッシュ動作が行なわれる。
【００６３】
〔８〕バーストストップコマンドは、バーストリード動作を停止させるために必要なコマンドであり、バーストライト動作では無視される。このコマンドは、ＣＡＳｂ，ＷＥｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ＝ハイレベルによって指示される。
【００６４】
〔９〕ノーオペレーションコマンドは、実質的な動作を行わないことを指示するコマンドであり、ＣＳｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ハイレベルによって指示される。
【００６５】
ＤＤＲ−ＳＤＲＡＭ１においては、一つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作に何等影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。即ち、バンクアクティブコマンドなどによって指定されるロウアドレス系動作とカラムアドレス・ライトコマンドなどによって指定されるカラムアドレス系動作とは、相違するメモリバンク間で並列可能になっている。したがって、データ入出力端子ＤＱ０〜ＤＱ１５においてデータが衝突しない限り、処理が終了していないコマンドの実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予じめ開始させることが可能である。
【００６６】
以上の説明より明らかなように、ＤＤＲ−ＳＤＲＡＭ１は、クロック信号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりの両エッジに同期したデータ入出力が可能にされ、クロック信号ＣＬＫに同期してアドレス、制御信号を入出力できるため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹敵する高速で動作させることが可能であり、また、選択された１本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタ１０で順次カラム系の選択状態を切換えていって複数個のデータを連続的にリード又はライトできる。
【００６７】
《データ入力回路》
図２にはＤＤＲ−ＳＤＲＡＭ１のデータ入力回路３の一例が示される。初段にはＳＳＴＬ仕様の入力初段バッファ２０が配置される。入力初段バッファ２０は、データストローブ信号ＤＱＳの立ち上がり及び立ち下がりの各エッジに同期して供給される書込みデータを入力する。入力初段バッファ２０は、図示を省略するが、カレントミラー負荷を有し、一方の差動入力ＭＯＳトランジスタのゲートにデータ端子が接続され、他方の差動入力ＭＯＳトランジスタのゲートに参照電圧が入力され、イネーブル信号ＤＩＥＮによってスイッチ制御されるパワースイッチＭＯＳトランジスタを介して活性・非活性制御される。
【００６８】
差動入力バッファ２０の次段には、ラッチ回路２１Ａ〜２１Ｃの直列経路と、ラッチ回路２１Ｄ，２１Ｅの直列経路とが並列接続され、書込み動作が指示されたとき前記データストローブ信号ＤＱＳの半サイクル単位で供給されるデータを半サイクルずらしてラッチ回路２１Ａ〜２１Ｃの直列経路と、ラッチ回路２１Ｄ，２１Ｅの直列経路とに順次ラッチする。これにより、前記データストローブ信号ＤＱＳの半サイクル単位で供給される書込みデータが前記データストローブ信号ＤＱＳの１サイクル単位で並列されて後段に伝達される。即ち、夫々のラッチ回路２０Ａ〜２０ＥはクロックドインバータＣＩＶ１、ＣＩＶ２とインバータＩＶによって構成され、エッジ変化タイミングが揃えられた相補クロック信号ＤＳＣＫＴ，ＤＳＣＫＢによってラッチ制御される。個々のクロックドインバータＣＩＶ１、ＣＩＶ２は図３に例示されるようにｐチャンネル型ＭＯＳトランジスタＭｐ１，Ｍｐ２とｎチャンネル型ＭＯＳトランジスタＭｎ３，Ｍｎ４との直列回路によって構成され、制御端子Ｂ，Ｔにクロック信号ＤＳＣＫＴ，ＤＳＣＫＢが供給され、図４に例示されるように、ラッチ回路２１Ａ，２１Ｃ，２１Ｅはクロック信号ＤＳＣＫＢの立ち下がりに同期してラッチ動作を行い、ラッチ回路２１Ｂ，２１Ｄはクロック信号ＤＳＣＫＴの立ち下がりに同期してラッチ動作を行なう。
【００６９】
図５には前記クロック信号ＤＳＣＫＴ，ＤＳＣＫＢの生成回路が例示される。この信号生成回路２２は、一対の差動増幅回路の異なる極性の入力端子を相互に接続して構成される。即ち、一方の差動増幅回路は、ｐチャンネル型ＭＯＳトランジスタＭｐ１１，Ｍｐ１２から成るのカレントミラー負荷、ｎチャンネル型差動入力ＭＯＳトランジスタＭｎ１３，Ｍｎ１４、及びｎチャンネル型パワースイッチＭＯＳトランジスタＭｎ１５とから成る。ＭＯＳトランジスタＭｎ１３のゲートが反転入力端子、ＭＯＳトランジスタＭｎ１４のゲートが非反転入力端子になる。他方の差動増幅回路は、ｐチャンネル型ＭＯＳトランジスタＭｐ２１，Ｍｐ２２から成るのカレントミラー負荷、ｎチャンネル型差動入力ＭＯＳトランジスタＭｎ２３，Ｍｎ２４、及びｎチャンネル型パワースイッチＭＯＳトランジスタＭｎ２５とから成る。ＭＯＳトランジスタＭｎ２３のゲートが反転入力端子、ＭＯＳトランジスタＭｎ２４のゲートが非反転入力端子になる。
【００７０】
前記差動入力ＭＯＳトランジスタＭｎ１３とＭｎ２４のゲートにはデータストローブ信号ＤＱＳが入力され、前記差動入力ＭＯＳトランジスタＭｎ１４とＭｎ２３のゲートには基準電圧ＶＲＥＦが入力され、これにより、夫々の差動増幅回路のシングルエンドの出力ノードに接続されたＣＭＯＳインバータ５１，５２から、データストローブ信号ＤＱＳに対する相補レベルの内部クロック信号ＤＳＣＬＫＴ、ＤＳＣＬＫＢを得ることができる。
【００７１】
ＤＳＥＮは信号生成回路２２のイネーブル制御信号であり、前記パワースイッチＭＯＳトランジスタＭｎ１５，ＭＮ２５のゲートに供給される。イネーブル制御信号ＤＳＥＮのハイレベルによって信号生成回路２２が活性化される。この活性状態において差動増幅回路には動作電流が流れ、基準電圧ＶＲＥＦを中心に端子ＤＱＳの信号レベルとの微小電位差を即座に増幅する。差動増幅故に、端子ＤＱＳからの信号入力動作は高速である。
【００７２】
上記データ入力回路３の説明から理解されるように、ＤＤＲ−ＳＤＲＡＭ１において、クロック信号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりの双方に同期して外部から書込みデータが入力される。ＤＤＲ−ＳＤＲＡＭ１の内部における書込み動作はクロック信号ＣＬＫの周期を最小単位として行われる。
【００７３】
次に、エッジ変化タイミングが揃えられた相補クロック信号によってラッチ制御されるラッチ回路として図６に示された前記ラッチ回路２１Ａを代表にその詳細を説明する。図７の（Ａ）には図６のラッチ回路２１Ａが論理値“１”のデータをラッチするとき、図７の（Ｂ）には同じくラッチ回路２１Ａが論理値“０”のデータをラッチするときの動作タイミングが夫々示されている。図７より明らかなように、クロック信号ＩＴ＝０、ＩＢ＝１のとき、クロックドインバータＣＩＶ１が入力動作可能にされ、クロックドインバータＣＩＶ２が入力動作不可能にされることにより、ラッチ回路２１Ａはスルー状態になる。一方、クロック信号ＩＴ＝１、ＩＢ＝０のとき、クロックドインバータＣＩＶ１が入力動作不可能にされ、クロックドインバータＣＩＶ２が入力動作可能にされることにより、ラッチ回路２１Ａはラッチ状態になる。
【００７４】
図７の（Ａ）、（Ｂ）において、ラッチ回路２１Ａは時刻ｔ３にスルー状態からラッチ状態に遷移される。時刻ｔ０に入力データＤが反転されると、その変化が時刻ｔ１に出力Ｑに伝達され（動作遅延時間ｔｄ１、ｔｄ３）、時刻ｔ２にインバータＩＶの出力に反映される（動作遅延時間ｔｄ２、ｔｄ４）。ラッチ回路２１Ａのクロック信号ＤＳＣＫＢ，ＤＳＣＫＴ（ＩＴ，ＩＢ）はクロックエッジが揃えられているから、エッジ変化タイミングのずれに起因して第１及び第２クロックドインバータＣＩＶ１，ＣＩＶ２が共に非活性状態にされるような過渡応答期間は実質的に無視し得るほど短く、次に説明する比較例のようにそのような過渡応答期間に入力の変化が出力に反映されない期間を生ずることが実質的にない。よって、“１”データのラッチ、“０”データのラッチの何れの場合も、同じタイミングでセットアップタイムを考えればよい。
【００７５】
これに対し、図８に例示されるようにエッジ変化タイミングの異なるクロック信号ＩＴ，ＩＢを用いるラッチ回路の場合、図９の（Ａ）、（Ｂ）に示されるように、スルー状態からラッチ状態へ遷移するときＩＴ＝１、ＩＢ＝１の過渡応答期間が発生し、この期間において、（Ａ）の“１”データラッチ動作では当該過渡応答期間でも入力Ｄの変化が出力Ｑに反映されるが、（Ｂ）の“０”データラッチ動作では前記過渡応答期間における入力Ｄの変化は出力Ｑに反映されず、取りこぼしの虞がある。したがって、（Ａ）の場合にはラッチ回路のラッチ状態が達成される時刻ｔＩ１を基準にセットアップタイムＳ１を考え、（Ｂ）の場合にはラッチ回路のスルー状態の変化が開始される時刻ｔＩ０を基準にセットアップタイムＳ３を考えなければならない。このような場合、ラッチデータの論理値に応じてセットアップタイムを使い分けることは実質的に不可能であり、時間の長い方のセットアップタイムを統一的に採用せざるを得なくなり、結果として、高速動作への対応が難しくなってしまう。これに対して、図６で説明したようにエッジ変化を揃えた相補クロック信号を用いるラッチ回路を採用すれば、高速動作への対応が容易になる。尚、図２に示されるその他のラッチ回路も同様である。
【００７６】
《データ出力回路》
図１０にはＤＤＲ−ＳＤＲＡＭ１のデータ出力回路４の一例が示される。データ読み出し動作でアクティブメモリバンクからデータＲＤＡＴ，ＦＤＡＴが並列的に読み出される。この読み出し動作はクロック信号ＣＬＫに同期してそのサイクル単位で行われる。一方のデータＲＤＡＴはラッチ回路３０Ａ，３０Ｂの直列経路に伝達され、他方のデータＦＤＡＴはラッチ回路３０Ｃ，３０Ｄ，３０Ｅの直列経路に伝達される。一方の終段ラッチ回路３０Ｂはクロックドインバータで成る出力ゲート３１Ａを介してインバータ３２に接続されて出力バッファ３３に至り、また、他方の終段ラッチ回路３０Ｅはクロックドインバータで成る出力ゲート３１Ｂを介して前記インバータ３２に接続されて出力バッファ３３に至る。
【００７７】
ラッチ回路３０Ａ，３０Ｃはクロック信号Ｌ１ＣＫに同期して入力をラッチし、ラッチ回路３０Ｄはクロック信号Ｌ２ＣＫに同期して前記ラッチ回路３０Ｃの出力をラッチする。クロック信号Ｌ１ＣＫ、Ｌ２ＣＫはクロック信号ＣＬＫ，ＣＬＫｂに基づいて生成された後述の相補クロック信号ＩＣＫＴ，ＩＣＫＢに同期する内部クロック信号である。クロック信号ＣＬＫのサイクルに同期してメモリバンクから並列的に読み出されたデータＲＤＡＴ，ＦＤＡＴは、クロック信号ＣＬＫ（ＩＣＫＴ）に同期してラッチ回路３０Ａ、３０Ｃにラッチされ、ラッチ回路３０ＣのラッチデータＦＬ１Ｄはクロック信号ＣＬＫｂ（ＩＣＫＢ）に同期してラッチ回路３０Ｄにラッチされる。
【００７８】
前記ラッチ回路３０Ａ〜３０Ｄには図１１に例示されるマスタ・スレーブ論理を採用することが可能である。マスタ段及びスレーブ段は夫々クロックドインバータＣＩＶ１，ＣＩＶ２及びインバータＩＶによって構成される。クロックドインバータＣＩＶ１、ＣＩＶ２は図３の回路構成を備えている。
【００７９】
前記クロック信号ＩＣＫＴ，ＩＣＫＢを生成する回路は、図１２に例示される通り、図５のデータストローブ信号ＤＱＳの入力バッファと同様の構成を有する。但し参照電圧ＶＲＥＦに代えて反転クロック信号ＣＬＫｂを用いている。図１２において、Ｍｐ１６，Ｍｐ１７，Ｍｐ２６，Ｍｐ２７はｐチャンネル型ＭＯＳトランジスタである。Ｍｎ１８，Ｍｎ１９，Ｍｎ２０，Ｍｎ２８，Ｍｎ２９，Ｍｎ３０はｎチャンネル型ＭＯＳトランジスタである。ＣＫＥＮは活性化制御信号である。前記Ｌ１ＣＫ，Ｌ２ＣＫはクロック信号ＩＣＫＴ，ＩＣＫＢに同期したクロック信号とされる。
【００８０】
図１０に示される前記ラッチ回路３０Ｂ、３０Ｅは、クロックドインバータＣＩＶ１，ＣＩＮ２及びインバータＩＶにより構成され、クロック信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢに同期して、相互に何れか一方がスルー状態、他方がラッチ状態に制御される。出力ゲート３１Ａ，３１Ｂは、クロック信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢに同期動作され、ラッチ状態のラッチ回路３０Ｂ又は３０Ｅの後段に接続するものが出力動作可能にされ、スルー状態のラッチ回路３０Ｂ又は３０Ｅの後段に接続するものが高インピーダンス状態に制御される。
【００８１】
前記クロック信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢは、図１２に示されるようにＤＬＬ回路１３が前記クロック信号ＩＣＫＴ，ＩＣＫＢに所定の遅延調整を行なって生成したタイミング信号である。この遅延調整は、前記クロック信号ＩＣＫＴ，ＩＣＫＢに同期して出力ゲート３１Ａ，３１Ｂで交互に選択されてインバータ３２及び出力バッファ３３を介してデータ端子ＤＱｊに現れるデータ出力タイミングをデータストローブ信号ＤＱＳのエッジ変化タイミングに同期させるために必用な遅延時間を設定する処理である。
【００８２】
出力バッファ３３は図１３に例示されるように、ＳＳＴＬ２インタフェース仕様に適合する電源電圧ＶＤＤＱを動作電源とするＣＭＯＳインバータを最終段に有する。このＣＭＯＳインバータはナンドゲートＮＡＮＤ及びノアゲートＮＯＲを介して出力イネーブル信号ＤＯＥＮで活性化制御され、出力イネーブル信号ＤＯＥＮがハイレベルのとき、データＤＡＴＡに従って出力動作可能にされ、出力イネーブル信号ＤＯＥＮがローレベルのとき、高出力インピーダンス状態に制御される。
【００８３】
図１４には図１０の出力回路の出力動作タイミングが例示される。上記データ出力回路４の説明からも理解されるように、ＤＤＲ−ＳＤＲＡＭ１の内部のデータ読み出し動作はクロック信号ＣＬＫの周期を最小単位として行われ、これによって読み出されたデータは、クロック信号ＣＬＫに同期するデータストローブ信号ＤＱＳの立ち上がり及び立ち下がりの双方に同期してデータ端子ＤＱｊから出力される。
【００８４】
次に、エッジ変化タイミングが揃えられた相補クロック信号によってラッチ制御される出力ラッチ回路として図１５の前記ラッチ回路３０Ｂを代表にその詳細を説明する。図１５のロックドインバータＣＩＶ１，ＣＩＶ２は図３と同じ回路構成を有する。
【００８５】
図１６の（Ａ）には図１５のラッチ回路３０Ｂが論理値“１”のデータをラッチするとき、図１６の（Ｂ）には同じくラッチ回路３０Ｂが論理値“０”のデータをラッチするときの動作タイミングが夫々示されている。図１６より明らかなように、クロック信号ＯＴ＝０、ＯＢ＝１のとき、クロックドインバータＣＩＶ１が入力動作不可能にされ、クロックドインバータＣＩＶ２が入力動作可能にされ、これにより、ラッチ回路３０Ｂはラッチ状態になる。一方、クロック信号ＯＴ＝１、ＯＢ＝０のとき、クロックドインバータＣＩＶ１が入力動作可能にされ、クロックドインバータＣＩＶ２が入力動作不可能にされ、これにより、ラッチ回路３０Ｂはスルー状態になる。
【００８６】
図１６の（Ａ）、（Ｂ）において、ラッチ回路３０Ｂは時刻ｔ０にラッチ状態からスルー状態に遷移される。時刻ｔ０の前にデータＩは確定している。従って、時刻ｔ０にラッチ回路３０Ｂがラッチ状態からスルー状態に変化されると、“１”データ出力の場合には動作遅延時間ｔｄｏ１の経過後に出力Ｏが確定し、“０”データ出力の場合には動作遅延時間ｔｄｏ０の経過後に出力Ｏが確定する。ラッチ回路３０Ｂのクロック信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢ（ＯＴ，ＯＢ）はクロックエッジが揃えられているから、エッジ変化タイミングのずれに起因して第１クロックドインバータＣＩＶ１が非活性状態にされる過渡応答期間は実質的に無視し得るほど短く、次に説明する比較例のようにそのような過渡応答期間に入力の変化が出力に反映されない期間を生ずることが実質的にない。よって、“１”データの出力、“０”データの出力の何れの場合も、ｔ０から見た出力タイミングは同じになる。
【００８７】
これに対し、図１７に例示されるようにエッジ変化タイミングの異なるクロック信号ＯＴ，ＯＢを用いるラッチ回路の場合、図１８の（Ａ）、（Ｂ）に示されるように、ラッチ状態からスルー状態へ遷移するときＩＴ＝１、ＩＢ＝１の過渡応答期間が発生し、この期間において、（Ｂ）の“０”データ出力動作では当該過渡応答期間でもデータＩの変化が出力Ｏに反映されるが、（Ａ）の“１”データラッチ動作では前記過渡応答期間におけるデータＩの変化は出力Ｏに反映されない。従って時刻ｔ０を基準とした出力タイミングは、“１”データ出力の場合にはｔＯｄ０＋ｔｄｏ１になり、“０” データ出力の場合にはｔｄｏ０になる。このように、出力データの論理値に応じて出力タイミングが相違すると、その分、並列出力される複数ビットが全ビット有効にされる期間が短くなり、結果として、高速動作への対応が難しくなってしまう。これに対して、図１５で説明したようにエッジ変化を揃えた相補クロック信号を用いたラッチ回路を採用すれば、高速動作への対応が容易になる。尚、図１０に示されるその他のラッチ回路も同様である。
【００８８】
《インタフェース回路のレイアウト》
図１９にはＤＤＲ−ＳＤＲＡＭ１のチップ外観が示される。半導体チップ４０の中央部に割当てられた制御系回路エリア４１には、多数のボンディングパッド４２が配置され、そして、電源系制御回路４３、アドレス系制御回路４４、コマンド系制御回路４５、入出力制御回路４６、及び電源系制御回路４７が設けられている。制御系回路エリア４１の外側には前記メモリバンクＢＮＫ０〜ＢＮＫ３が形成されている。電源系制御回路４３、４７は電源電圧ＶＤＤなどに基づいてワード線駆動電圧や基板バイアス電圧などを形成する回路を含む。アドレス系制御回路４４は前記アドレスラッチ６，７やカラムアドレスカウンタ１０などを含む。コマンド系制御回路４５は前記制御回路１２のうちＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂなどのコマンド系信号に基づいて動作モードの制御を行なうロジックを含む。入出力制御回路４６はデータ入力回路３及びデータ出力回路４などに代表される信号入出力制御の為の回路を含んでいる。前記多数のボンディングパッド４２は、アドレス系、コマンド系、データ系に分類され、夫々纏まって配置されている。
【００８９】
図２０にはＤＤＲ−ＳＤＲＡＭ１のパッケージ外観、特にパッケージのリードピンのような外部接続端子の配列が例示されている。図２０においてＮＣで示されるピンは未使用端子である。図においてデータストローブ信号はＤＱＳＵ，ＤＱＳＬに分けて示されている。今までの説明はデータストローブ信号ＤＱＳで代表させて説明したが、実際には、上位バイトのデータ端子ＤＱ１５〜ＤＱ８と、下位バイトのデータ端子ＤＱ７〜ＤＱ０とに、夫々別々のデータストローブ信号が割当てられているからである。データ端子ＤＱ１５〜ＤＱ１０の参照符号はＤＱＦ〜ＤＱＡとも記されている。
【００９０】
図２１には前記入出力制御回路４６の具体的なレイアウト構成が示されている。ボンディングパッド４２にはＤＱ０のように対応する外部端子名が付記されている。
【００９１】
入出力制御回路４６は、インタフェース回路として単位領域Ｌ１に形成されたデータストローブ信号出力回路ＱＳＵ，ＱＳＬ、単位領域Ｌ２に形成されたデータ出力回路Ｏ８，Ｏ７，Ｏ９，Ｏ６，ＯＡ，Ｏ５，ＯＢの列（データ出力回路列ＯＡＬ）、単位領域Ｌ３に形成されたマスクデータ入力回路ＭＵ，ＭＬ、単位領域Ｌ４に形成されたデータ入力回路Ｉ８，Ｉ７，Ｉ９，Ｉ６，ＩＡ，Ｉ５，ＩＢの列（データ入力回路列ＩＡＬ）、単位領域Ｌ５に形成されたデータストローブ信号入力回路ＤＳＵ，ＤＳＬ、単位領域Ｌ４に形成されたデータ入力回路Ｉ４，ＩＣ，Ｉ３，ＩＤ，Ｉ２，ＩＥ，Ｉ１，ＩＦ、Ｉ０の列（データ入力回路列ＩＡＲ）、単位領域Ｌ２に形成されたデータ出力回路Ｏ４，ＯＣ，Ｏ３，ＯＤ，Ｏ２，ＯＥ，Ｏ１，ＯＦ、Ｏ０の列（データ出力回路列ＯＡＲ）を有する。
【００９２】
前記データ出力回路とデータ入力回路は対応するデータ端子に共通接続される。例えば、データ出力回路Ｏ０はこれに対応するデータ端子ＤＱ０にデータ配線Ｗ５で接続され、データ入力回路Ｉ０はこれに対応するデータ端子ＤＱ０にデータ配線Ｗ４で接続される。データストローブ信号出力回路とデータストローブ信号入力回路も対応するデータストローブ端子に接続される。例えば、データストローブ信号出力回路ＱＳＵはこれに対応するデータストローブ端子ＤＱＳＵに配線Ｗ２で接続され、データストローブ信号入力回路ＤＳＵはこれに対応するデータストローブ端子ＤＱＳＵに配線Ｗ３で接続される。図２１においてマスクデータ入力回路ＭＵは配線Ｗ１で対応端子ＤＭＵに接続されている。配線の図示を省略したその他の回路も同様に対応端子に接続されている。
【００９３】
特に図示はしないが、前記データ出力回路、データ入力回路を対応データ端子に接続する前記Ｗ５、Ｗ４などのインタフェース信号配線に関し、少なくとも夫々のデータ出力回路列、データ入力回路列のようなインタフェース回路のグループ内のインタフェース信号配線には、最も大きな遅延時間を要する経路の遅延時間に合わせた共通の遅延成分（時定数）を設定しておけば、インタフェース信号配線による遅延のばらつきによって入力データバリッドウインドウや出力データバリッドウインドウが悪影響を受ける事態を容易に低減することが可能である。
【００９４】
前記単位領域Ｌ２には図１０に示されるデータ出力回路４の単位ビットの構成が含まれる。このとき、最終出力段バッファ３３は対応するボンディングパッド４２の近傍に配置してもよい。前記単位記憶領域Ｌ４には図２に示される前記データ入力回路３の単位ビットの構成が含まれる。このとき、初段バッファ２０は対応するボンディングパッド４２の近傍に配置してもよい。前記単位記憶領域Ｌ５には図５に示される入力バッファ２２の単位ビットの構成が含まれる。
【００９５】
図２１のインタフェース回路の配置より明らかなように、並列的にデータ出力を行なうデータ出力回路はデータ出力回路列ＯＡＬとＯＡＲとに左右２分割され、並列的にデータ入力を行なうデータ入力回路はデータ入力回路列ＩＡＬとＩＡＲとに左右２分割されている。
【００９６】
データ入力回路列ＩＡＬ、ＩＡＲに沿って図示されているＷ７は、それぞれの単位領域Ｌ４に形成された入力回路に、順次、直列的に前記タイミング信号ＤＳＣＫＴ，ＤＳＣＫＢ（図２参照）を伝達するタイミング制御配線である。左右のタイミング制御配線Ｗ７にはクロックドライバＢ２を介して一方からタイミング信号ＤＳＣＫＴ，ＤＳＣＫＢ（図２参照）が伝播される。図２２にはデータ入力回路列ＩＡＬ、ＩＡＲの部分が抜き出して示されている。
【００９７】
図２３にはデータ入力回路列ＩＡＬ、ＩＡＲによるデータ入力動作タイミングが示される。タイミング制御信号ＤＳＣＫＴ，ＤＳＣＫＢは、クロックドライバＢ２を通過した後、タイミング制御配線Ｗ７上、クロックドライバＢ２の遠端と近端で伝播遅延が相違する。夫々のデータ入力回路が、それぞれに伝播されてくるタイミング制御信号ＤＳＣＫＴ，ＤＳＣＫＢの変化点に対して、必用なセットアップタイムｔｓ１とホールドタイムｈｔ１を確保できるようにするには、全部の入力回路のセットアップタイムとホールドタイムを包含する時間範囲である入力データバリッドウインドウｔｉｗ１の時間範囲で、少なくとも並列入力データが確定していなければならない。このとき、データ入力回路列はＩＡＬとＩＡＲに２分割されデータ入力回路列ＩＡＬ、ＩＡＲ毎にタイミング制御信号ＤＳＣＫＴ，ＤＳＣＫＢが伝播され、更にデータ入力回路列ＩＡＬ、ＩＡＲには個々のデータ入力回路が隣接して集中配置されているので、データ入力回路列を分割しない場合に比べて、或いはデータ入力回路をデータ出力回路と隣合わせで順次配列した場合に比べ、入力データバリッドウインドウｔｉｗ１の時間範囲が狭くなる。
【００９８】
図２６には比較例として前述のようにデータ入力回路列を分割せずしかも領域Ｌ４のデータ入力回路を領域Ｌ２のデータ出力回路と隣合わせで順次配列したレイアウトが示されている。この場合、データ入力回路列の部分を抜き出した図２７より明らかなように、タイミング制御配線Ｗ７が長くなる。したがって、そのデータ入力回路列のデータ入力動作タイミングを示す図２８にも示されるように、タイミング制御配線Ｗ７上、クロックドライバＢ２の遠端と近端における伝播遅延が大きくなり、これに応じて入力データバリッドウインドウｔｉｗ２の時間範囲も広がってしまう。
【００９９】
したがって、図２１のレイアウトを採用することにより、入力データバリッドウインドウが小さくなり、ＤＤＲ−ＳＤＲＡＭ１の動作速度の高速化への対応が容易になる。
【０１００】
前記図２１においてデータ出力回路列ＯＡＬ、ＯＡＲに沿って図示されているＷ６は、それぞれの単位領域Ｌ２に形成された出力回路に、順次、直列的に前記タイミング信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢ（図１０参照）を伝達するタイミング制御配線である。左右のタイミング制御配線Ｗ６にはクロックドライバＢ１を介して一方からタイミング信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢが伝播される。図２４にはデータ出力回路列ＯＡＬ、ＯＡＲの部分が抜き出して示されている。データ出力回路列ＯＡＬとＯＡＲの夫々のクロックドライバＢ１へタイミング信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢを伝達する経路長は相違されている。伝播経路の長い配線ＬＮ１に割当てられたドライバＣＤ１は伝播経路の短い配線ＬＮ２に割当てられたドライバＣＤ２よりも大きな駆動能力が設定され、夫々のクロックドライバＢ１に供給されるタイミング信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢに大きなスキューを生じないようになっている。
【０１０１】
図２５にはデータ出力回路列ＯＡＬ、ＯＡＲによるデータ出力動作タイミングが示される。タイミング制御信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢは、前記配線ＬＮ１とＬＮ２との間で信号伝播遅延に相違があり、クロックドライバＢ１を通過した後はタイミング制御配線Ｗ６上におけるクロックドライバＢ１の遠端と近端で信号伝播遅延に相違がある。図２５においてそれらの遅延時間の相違はｔｃｄ０、ｔｃｄ１、ｔｃｄ２、ｔｃｄ３で代表されている。夫々のデータ出力回路に伝播されてくるタイミング制御信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢの変化点に対して、時間ｔｏ２を経過してデータ端子に出力データが現れる。全てのデータ端子でデータ出力回路からの出力データが確定する時間範囲は、出力データバリッドウインドウｔｏｗ１の時間範囲になる。このとき、データ出力回路列はＯＡＬとＯＡＲに２分割されデータ出力回路列ＯＡＬ、ＯＡＲ毎にタイミング制御信号Ｌ３ＣＫＴ，Ｌ３ＣＫＢが伝播され、更にデータ出力回路列ＯＡＬ、ＯＡＲには個々のデータ出力回路が隣接して集中配置されているので、データ出力回路列を分割しない場合に比べて、或いはデータ出力回路をデータ入力回路と隣合わせで順次配列した場合に比べ、出力データバリッドウインドウｔｏｗ１の時間範囲が広くなる。
【０１０２】
前記図２６には比較例として前述のようにデータ出力回路列を分割せずしかも領域Ｌ４のデータ入力回路を領域Ｌ２のデータ出力回路と隣合わせで順次配列したレイアウトが示されている。この場合、データ出力回路列の部分を抜き出した図２９より明らかなように、タイミング制御配線Ｗ６が長くなる。したがって、そのデータ出力回路列のデータ出力動作タイミングを示す図３０より明らかなように、タイミング制御配線Ｗ６上、クロックドライバＢ１の遠端と近端における伝播遅延が大きくなり、これに応じて出力データバリッドウインドウｔｏｗ２の時間範囲も狭くなってしまう。
【０１０３】
したがって、図２１のレイアウトを採用することにより、出力データバリッドウインドウが広くなり、ＤＤＲ−ＳＤＲＡＭ１の動作速度の高速化への対応が容易になる。
【０１０４】
図３１乃至図３８にはデータ入力回路列及びデータ出力回路列等の別のレイアウト構成が例示される。図３１のようにデータ出力回路列ＯＡＬ，ＯＡＲを入出力制御回路４６の領域の中央に配置してもよい。図３２のようにデータ出力回路列ＯＡＬ，ＯＡＲのクロックドライバＢ１を中央に寄せて配置してもよい。図３３、図３４のように、データ入力回路列ＩＡＬ，ＩＡＲを相互に隣接させ、データ出力回路列ＯＡＬ，ＯＡＲを相互に隣接させてもよい。また、図３５、図３６に例示されるように、入出力制御回路４６の領域において、データ出力回路列１００〜１０４と、データ入力回路列１０５〜１０８とを上下に領域を分けて配置することも可能である。更に、図３７に例示されるようにデータ出力回路列ＯＡＬとデータ入力回路列ＩＡＬとを隣接させ、データ出力回路列ＯＡＲとデータ入力回路列ＩＡＲとを隣接させてもよい。同様に、図３８に例示されるようにデータ出力回路列ＯＡＬとデータ入力回路列ＩＡＬａとを隣接させ、データ出力回路列ＯＡＲとデータ入力回路列ＩＡＲａとを隣接させてもよい。
【０１０５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０６】
例えば、並列出力動作又は並列入力動作されるインタフェース回路に対するグループ分けは以上で説明した２分割に限定されずそれ以上であってもよい。ＳＤＲＡＭのデータ入出力端子の数は１６ビットに限定されず、８ビット、４ビット等であってもよい。また、ＳＤＲＡＭのメモリバンクの数、メモリバンクのメモリマット及びメモリアレイの構成も上記に限定されず適宜変更可能である。
【０１０７】
また、インタフェース回路を構成するデータ出力回路やデータ入力回路は上記構成に限定されない。また、インタフェース回路がバッファ回路とラッチ回路で構成されるとき、バッファ回路とラッチ回路を分離して配置してよい。この場合、少なくともラッチ回路はグループ化の対象になる。
【０１０８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＤＲ−ＳＤＲＡＭに適用した場合について説明したが、本発明はそれに限定されず、ＳＲＡＭなどの他の記憶形式のメモリ、ＤＤＲ−ＳＤＲＡＭ等をオンチップしたマイクロコンピュータやシステムＬＳＩ若しくはアクセラレータなどと称される半導体装置にも広く適用する事ができる。
【０１０９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１１０】
すなわち、並列的に外部とインタフェースされる複数個のインタフェース回路を複数個のグループに分け、各グループのインタフェース回路にはインタフェース動作を制御するタイミング信号をグループ単位でタイミング制御線から直列的に供給するから、外部との並列インタフェースに用いられる複数個のインタフェース回路をグループ分けせず纏めて共通のタイミング制御配線でタイミング信号を直列的に供給する場合に比べ、タイミング制御配線の基端と終端におけるタイミング信号の伝播遅延の差（スキュー）を小さくできる。これにより、並列的にデータが入力される複数個のデータ入力回路におけるデータ入力タイミングのばらつき、そして、並列的にデータを出力する複数個のデータ出力回路におけるデータ出力タイミングのばらつきを、前記グループ毎に分散できる。要するに、グループ毎に前記タイミング信号のスキューを小さくすることが可能になる。結果として、グループ化しない場合に比べて入力データバリッドウインドウを小さくすることが可能になり、また、出力データバリッドウインドウを大きくすることが可能になる。
【０１１１】
前記各グループのインタフェース回路をグループ毎に纏めて集中配置するほど、グループ内でのタイミング制御配線の基端と終端におけるタイミング信号の伝播遅延の差が小さくなり、グループ内でタイミング信号のスキューを小さくすることができる。
【０１１２】
並列動作されるインタフェース回路上のラッチ回路を構成するクロックドインバータをエッジ変化タイミングが揃えられた相補クロック信号を用いて、活性・非活性化制御する。そのようなクロックドインバータをデータ入力ラッチ回路の入力段とラッチ段に採用することにより、エッジ変化タイミングのずれに起因して双方のクロックドインバータが共に非活性状態にされるような過渡応答期間が短くなり、そのような過渡応答期間に入力の変化が出力に反映されない期間を短縮できる。これにより、入力データバリッドウインドウが不所望に広がる事態を抑制することが可能になる。
【０１１３】
前記クロックドインバータをデータ出力ラッチ回路の入力ゲートに採用すれば、エッジ変化タイミングが揃えられた相補クロック信号が用いられるから、クロックドインバータが非活性状態から活性状態にされる過渡応答期間が短くなり、これにより、出力データバリッドウインドウが不所望に狭くなる事態を抑制することが可能になる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例であるＤＤＲ−ＳＤＲＡＭのブロック図である。
【図２】ＤＤＲ−ＳＤＲＡＭのデータ入力回路の一例を示す回路図である。
【図３】クロックドインバータを例示する回路図である。
【図４】データ入力回路の動作タイミングを例示するタイミングチャートである。
【図５】クロック信号ＤＳＣＫＴ，ＤＳＣＫＢを生成する回路を例示する回路図である。
【図６】エッジ変化タイミングが揃えられた相補クロック信号によってラッチ制御される入力ラッチ回路を例示する回路図である。
【図７】図６のラッチ回路が論理値“１”のデータをラッチ場合の動作を（Ａ）に、同じく図６のラッチ回路が論理値“０”のデータをラッチするときの動作を（Ｂ）に夫々示すタイミングチャートである。
【図８】エッジ変化タイミングの異なるクロック信号ＩＴ，ＩＢを用いるラッチ回路を比較例として示す回路図である。
【図９】図８のラッチ回路が論理値“１”のデータをラッチ場合の動作を（Ａ）に、同じく図８のラッチ回路が論理値“０”のデータをラッチするときの動作を（Ｂ）に夫々示すタイミングチャートである。
【図１０】ＤＤＲ−ＳＤＲＡＭのデータ出力回路の一例を示す回路図である。
【図１１】データ出力回路に含まれるマスタ・スレーブラッチ回路を例示する回路図である。
【図１２】クロック信号ＩＣＫＴ，ＩＣＫＢを生成する回路を例示する回路図である。
【図１３】データ出力回路の出力バッファを例示する論理回路図である。
【図１４】データ出力回路の出力動作タイミングを示すタイミングチャートである。
【図１５】エッジ変化タイミングが揃えられた相補クロック信号によってラッチ制御される出力ラッチ回路を例示する回路図である。
【図１６】図１５のラッチ回路が論理値“１”のデータをラッチ場合の動作を（Ａ）に、同じく図１５のラッチ回路が論理値“０”のデータをラッチするときの動作を（Ｂ）に夫々示すタイミングチャートである。
【図１７】エッジ変化タイミングの異なるクロック信号ＯＴ，ＯＢを用いるラッチ回路を比較例として示す説明図である。
【図１８】図１７のラッチ回路が論理値“１”のデータをラッチ場合の動作を（Ａ）に、同じく図１７のラッチ回路が論理値“０”のデータをラッチするときの動作を（Ｂ）に夫々示すタイミングチャートである。
【図１９】ＤＤＲ−ＳＤＲＡＭ１のチップ外観を示す平面図である。
【図２０】ＤＤＲ−ＳＤＲＡＭ１のパッケージのリードピンのような外部接続端子の配列を例示する平面図である。
【図２１】ＤＤＲ−ＳＤＲＡＭの入出力制御回路の第１のレイアウト構成を例示する平面図である。
【図２２】図２１におけるデータ入力回路列の部分を抜き出して示した説明図である。
【図２３】図２２のデータ入力回路列によるデータ入力動作タイミングを例示するタイミングチャートである。
【図２４】図２１におけるデータ出力回路列の部分を抜き出して示した説明図である。
【図２５】図２４のデータ出力回路列によるデータ出力動作タイミングを例示するタイミングチャートである。
【図２６】比較例としてデータ入力回路列を分割せずデータ出力回路と隣合わせで順次配列したレイアウトを例示する平面図である。
【図２７】図２６においてデータ入力回路列の部分を抜き出した説明図である。
【図２８】図２７のデータ入力回路列のデータ入力動作タイミングを例示するタイミングチャートである。
【図２９】図２６においてデータ出力回路列の部分を抜き出した説明図である。
【図３０】図２９のデータ出力回路列のデータ出力動作タイミングを示すタイミングチャートである。
【図３１】ＤＤＲ−ＳＤＲＡＭの入出力制御回路の第２のレイアウト構成を例示する平面図である。
【図３２】ＤＤＲ−ＳＤＲＡＭの入出力制御回路の第３のレイアウト構成を例示する平面図である。
【図３３】ＤＤＲ−ＳＤＲＡＭの入出力制御回路の第４のレイアウト構成を例示する平面図である。
【図３４】ＤＤＲ−ＳＤＲＡＭの入出力制御回路の第５のレイアウト構成を例示する平面図である。
【図３５】ＤＤＲ−ＳＤＲＡＭの入出力制御回路の第６のレイアウト構成を例示する平面図である。
【図３６】ＤＤＲ−ＳＤＲＡＭの入出力制御回路の第７のレイアウト構成を例示する平面図である。
【図３７】ＤＤＲ−ＳＤＲＡＭの入出力制御回路の第８のレイアウト構成を例示する平面図である。
【図３８】ＤＤＲ−ＳＤＲＡＭの入出力制御回路の第９のレイアウト構成を例示する平面図である。
【符号の説明】
１  ＤＤＲ−ＳＤＲＡＭ
ＢＮＫ０〜ＢＮＫ３  メモリバンク
ＭＣ  メモリセル
ＷＬ  ワード線
ＢＬ  ビット線
ＤＩＯ０〜ＤＩＯ３  データ入出力回路
ＲＤＥＣ０〜ＲＤＥＣ３  ロウデコーダ
ＣＤＥＣ０〜ＣＤＥＣ３  カラムデコーダ
２  入出力バス
３  データ入力回路
４  データ出力回路
ＤＱ０〜ＤＱ１５  データ入出力端子
Ａ０〜Ａ14  アドレス入力端子
５  アドレスバッファ
６  ロウアドレスラッチ
７  カラムアドレスラッチ
８  バンクセレクタ
９  モードレジスタ
１０  カラムアドレスカウンタ
１２  制御回路
２０  入力初段バッファ
２１Ａ〜２１Ｅ  ラッチ回路
ＣＬＫ，ＣＬＫｂ  クロック信号
ＤＱＳ  データストローブ信号
ＣＩＶ１，ＣＩＶ２  クロックドインバータ
ＩＶ  インバータ
ＤＳＣＫＴ，ＤＳＣＫＢ  相補クロック信号
３０Ａ〜３０Ｅ  ラッチ回路
Ｌ３ＣＫＴ，Ｌ３ＣＫＢ  相補クロック信号
３３  出力終段バッファ
４１  制御系回路エリア
４６  入出力制御回路
ＯＡＬ，ＯＡＲ  データ出力回路列
ＩＡＬ，ＩＡＲ  データ入力回路列
Ｗ６，Ｗ７  タイミング制御線
Ｂ１，Ｂ２  ドライバ
【図１】
0004353324.tif 000002
【図２】
0004353324.tif 000003
【図３】
0004353324.tif 000004
【図４】
0004353324.tif 000005
【図５】
0004353324.tif 000006
【図６】
0004353324.tif 000007
【図７】
0004353324.tif 000008
【図８】
0004353324.tif 000009
【図９】
0004353324.tif 000010
【図１０】
0004353324.tif 000011
【図１１】
0004353324.tif 000012
【図１２】
0004353324.tif 000013
【図１３】
0004353324.tif 000014
【図１４】
0004353324.tif 000015
【図１５】
0004353324.tif 000016
【図１６】
0004353324.tif 000017
【図１７】
0004353324.tif 000018
【図１８】
0004353324.tif 000019
【図１９】
0004353324.tif 000020
【図２０】
0004353324.tif 000021
【図２１】
0004353324.tif 000022
【図２２】
0004353324.tif 000023
【図２３】
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【図２４】
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【図２５】
0004353324.tif 000026
【図２６】
0004353324.tif 000027
【図２７】
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【図２８】
0004353324.tif 000029
【図２９】
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【図３０】
0004353324.tif 000031
【図３１】
0004353324.tif 000032
【図３２】
0004353324.tif 000033
【図３３】
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【図３４】
0004353324.tif 000035
【図３５】
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【図３６】
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【図３７】
0004353324.tif 000038
【図３８】
0004353324.tif 000039