(57)【特許請求の範囲】
【請求項１】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された導電体層である下部導電体層、
下部導電体層の上に形成され、第１の記憶内容に対応する第１の分極状態または第２の記憶内容に対応する第２の分極状態を保持し得る強誘電体層、
強誘電体層の上に形成された導電体層である上部導電体層、
を備えた強誘電体記憶素子、を有する強誘電体記憶装置であって、
ソース領域に対する上部導電体層の電圧をほぼ０ボルトとした場合に第１の分極状態において下部導電体層の示す電圧を第１の下部導電体層電圧とし、第２の分極状態において下部導電体層の示す電圧を第２の下部導電体層電圧としたとき、チャネル領域に所定のチャネルが形成され得る下部導電体層の限界電圧を第１の下部導電体層電圧と第２の下部導電体層電圧との間の電圧とすることで、下部導電体層の電圧が第１の下部導電体層電圧のときにチャネル領域に所定のチャネルが形成され、第２の下部導電体層電圧のときにチャネル領域に所定のチャネルが形成されないよう構成し、
チャネル領域と下部導電体層との間の静電容量を変化させた場合に、前記第１の下部導電体層電圧と第２の下部導電体層電圧との差分がほぼ最大になる静電容量の近傍であって当該最大となる静電容量よりも大きな静電容量を、チャネル領域と下部導電体層との間の静電容量として設定し、かつ、前記下部導電体層の限界電圧を第２の下部導電体層電圧近傍の電圧としたこと、
を特徴とする強誘電体記憶装置。
【請求項２】
請求項１の強誘電体記憶装置において、
下部導電体層がフローティング状態となるよう構成するとともに、
記憶内容を書込む場合、ソース領域に対する上部導電体層の電圧を第１の書込電圧とすることにより強誘電体層を第１の分極状態に分極させ、上部導電体層の電圧を第１の書込電圧と逆極性で絶対値のほぼ等しい第２の書込電圧とすることにより強誘電体層を第２の分極状態に分極させるよう構成したこと、
を特徴とするもの。
【請求項３】
請求項１の強誘電体記憶装置に書込まれた記憶内容を読み出す方法であって、
ソース領域に対する上部導電体層の電圧をほぼ０ボルトとし、チャネル領域に所定のチャネルが形成されるか否かを判定することにより記憶内容を検出するよう構成したこと、
を特徴とする記憶内容の読出方法。
【請求項４】
請求項３の記憶内容の読出方法において、
ソース領域に対するドレイン領域の電圧を所定のドレイン電圧とした場合のドレイン電流が所定の値以上であるか否かに基づいて前記判定を行なうとともに、前記ドレイン電圧を、前記判定が可能な最小電圧近傍の電圧としたこと、
を特徴とするもの。
【請求項５】
請求項１の強誘電体記憶装置のスタンバイ方法であって、
ソース領域に対する上部導電体層の電圧をほぼ０ボルトとするよう構成したこと、
を特徴とするスタンバイ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は強誘電体記憶装置に関し、特に、ＭＦＭＩＳ−ＦＥＴを強誘電体記憶素子として用いた記憶装置に関する。
【０００２】
【従来の技術】
ＭＦＭＩＳ−ＦＥＴ（Metal-Ferroelectric-Metal-Isolater-Silicon-FET）を強誘電体メモリ素子として用いた強誘電体メモリが知られている（特開平8-36891、特開平7-249288、特開平8-8408等）。図９Ａに、このような強誘電体メモリに用いる強誘電体メモリ素子をシンボル表示した図を示す。
【０００３】
この強誘電体メモリ素子に情報を記録する場合には、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に、電圧を印加する。これにより、強誘電体ＦＥが分極し、電圧を取り去った後も印加した電圧に応じた分極状態を維持する。印加する電圧の極性を変えることにより、極性の異なる２つの分極状態を得ることができる。たとえば、コントロールゲート電極ＣＧ側に比してメモリゲート電極ＭＧに低い電圧を与えると、強誘電体ＦＥはコントロールゲート電極ＣＧ側を負極性として分極する（第１の状態）。反対に、メモリゲート電極ＭＧ側に高い電圧を与えると、強誘電体ＦＥはコントロールゲート電極ＣＧ側を正極性として分極する（第２の状態）。このようにして、２つの状態を不揮発的に記録することができる。
【０００４】
読み出しは、メモリゲート電極ＭＧをオープンにするとともにソース電極Ｓを接地し、コントロールゲート電極ＣＧに基準電圧Ｖref（強誘電体ＦＥが自発分極していない状態における強誘電体メモリ素子のしきい値電圧）を印加したときのドレイン電流ＩDを測定することにより行なう。コントロールゲート電極ＣＧに印加する電圧ＶCGとドレイン電流ＩDとの関係を図９Ｂに示す。図９Ｂにおいて、第１の状態における電圧ＶCGとドレイン電流ＩDとの関係を（ａ）に示す。また、未分極状態における上記関係を（ｂ）に、第２の状態における上記関係を（ｃ）に、それぞれ示す。
【０００５】
コントロールゲート電極ＣＧに基準電圧Ｖrefを印加したとき、強誘電体ＦＥが未分極状態であれば、ドレイン電流ＩD＝ＩSとなる。第１の状態であれば、ドレイン電流ＩD＝Ｉ1となる。第２の状態であれば、ドレイン電流ＩD＝Ｉ2となる。したがって、コントロールゲート電極ＣＧに基準電圧Ｖrefを印加したときに、ドレイン電流ＩDがＩSより大きいか否かを判断することにより、記憶内容を知ることができる。
【０００６】
このように、ＭＦＭＩＳ−ＦＥＴを強誘電体メモリ素子として用いれば、１個のトランジスタで不揮発性メモリ素子を実現することができる。また、読出の際、記憶内容が変化しない（分極反転を伴わない）ので、再書込を行なう必要がない。このため、再書込のための回路を必要とせず、かつ、読出回数の制限も受けない。すなわち、集積度が高く、読出回数の制限を受けない不揮発性メモリを実現することが可能となる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述の強誘電体メモリには、次のような問題点があった。図９Ｂに示すように、読出時に、コントロールゲート電極ＣＧに基準電圧Ｖrefを印加するよう構成している。したがって、強誘電体ＦＥにかかる電圧を常に一定に保つために、正確な基準電圧Ｖrefを供給し得る回路を設けなければならない。このため回路が複雑になり、集積度向上を阻害する。
【０００８】
また、このような回路を設けたとしても、電源をＯＮ，ＯＦＦする際などに、コントロールゲート電極ＣＧにかかる電圧が不安定になる。このため、強誘電体ＦＥにかかる電圧が不安定となり、強誘電体ＦＥの分極の状態が変化する。すなわち、このような動作を繰返すうち、記憶内容が失われてしまう可能性がある。
【０００９】
この発明はこのような問題を解決し、集積度が高く、かつ、不揮発性を担保し得る強誘電体記憶装置等を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明の強誘電体記憶装置は、第１導電型のソース領域およびドレイン領域、ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、チャネル領域の上に、チャネル領域と絶縁して形成された導電体層である下部導電体層、下部導電体層の上に形成され、第１の記憶内容に対応する第１の分極状態または第２の記憶内容に対応する第２の分極状態を保持し得る強誘電体層、強誘電体層の上に形成された導電体層である上部導電体層、を備えた強誘電体記憶素子、を有する強誘電体記憶装置であって、ソース領域に対する上部導電体層の電圧をほぼ０ボルトとした場合に第１の分極状態において下部導電体層の示す電圧を第１の下部導電体層電圧とし、第２の分極状態において下部導電体層の示す電圧を第２の下部導電体層電圧としたとき、チャネル領域に所定のチャネルが形成され得る下部導電体層の限界電圧を第１の下部導電体層電圧と第２の下部導電体層電圧との間の電圧とすることで、下部導電体層の電圧が第１の下部導電体層電圧のときにチャネル領域に所定のチャネルが形成され、第２の下部導電体層電圧のときにチャネル領域に所定のチャネルが形成されないよう構成し、かつ、前記下部導電体層の限界電圧を第２の下部導電体層電圧近傍の電圧としたこと、を特徴とする。
【００１２】
この発明の強誘電体記憶装置は、チャネル領域と下部導電体層との間の静電容量を変化させた場合に、前記第１の下部導電体層電圧と第２の下部導電体層電圧との差分がほぼ最大になる静電容量の近傍であって当該最大となる静電容量よりも大きな静電容量を、チャネル領域と下部導電体層との間の静電容量として設定したことを特徴とする。
【００１３】
この発明の強誘電体記憶装置は、下部導電体層がフローティング状態となるよう構成するとともに、記憶内容を書込む場合、ソース領域に対する上部導電体層の電圧を第１の書込電圧とすることにより強誘電体層を第１の分極状態に分極させ、上部導電体層の電圧を第１の書込電圧と逆極性で絶対値のほぼ等しい第２の書込電圧とすることにより強誘電体層を第２の分極状態に分極させるよう構成したことを特徴とする。
【００１４】
この発明の記憶内容の読出方法は、ソース領域に対する上部導電体層の電圧をほぼ０ボルトとし、チャネル領域に所定のチャネルが形成されるか否かを判定することにより記憶内容を検出するよう構成したことを特徴とする。
【００１５】
この発明の記憶内容の読出方法は、ソース領域に対するドレイン領域の電圧を所定のドレイン電圧とした場合のドレイン電流が所定の値以上であるか否かに基づいて前記判定を行なうとともに、前記ドレイン電圧を、前記判定が可能な最小電圧近傍の電圧としたことを特徴とする。
【００１６】
この発明の強誘電体記憶装置のスタンバイ方法は、ソース領域に対する上部導電体層の電圧をほぼ０ボルトとするよう構成したことを特徴とする。
【００１７】
【発明の効果】
この発明の強誘電体記憶装置は、ソース領域に対する上部導電体層の電圧をほぼ０ボルトとした場合に第１の分極状態において下部導電体層の示す電圧を第１の下部導電体層電圧とし、第２の分極状態において下部導電体層の示す電圧を第２の下部導電体層電圧としたとき、チャネル領域に所定のチャネルが形成され得る下部導電体層の限界電圧を第１の下部導電体層電圧と第２の下部導電体層電圧との間の電圧とするよう構成し、かつ、前記下部導電体層の限界電圧を第２の下部導電体層電圧近傍の電圧としたこと、を特徴とする。
【００１８】
したがって、上部導電体層の電圧を０ボルトとした場合、記憶内容が第１の記憶内容であればチャネル領域に所定のチャネルが形成され、第２の記憶内容であればチャネルが形成されない。このため、読出時においては、ソース領域および上部導電体層をともに接地すればよい。つまり、正確な基準電圧を上部導電体層に供給するための回路を特に設けなくとも、強誘電体層にかかる電圧を一定に保つことができる。また、電源をＯＮ，ＯＦＦする際などに、上部導電体層にかかる電圧が不安定になることもない。このため、強誘電体層にかかる電圧が安定となり、強誘電体層の分極の状態が不用意に変化することはない。
【００１９】
すなわち、集積度が高く、かつ、不揮発性を半永久的に維持し得る強誘電体記憶装置を実現することができる。
【００２１】
さらに、記憶内容が第２の記憶内容であればドレイン電流がほとんど流れず、かつ、記憶内容が第１の記憶内容であれば大きなドレイン電流を流すことができる。このため、読出動作を高速に行なうことができる。
【００２２】
この発明の強誘電体記憶装置は、チャネル領域と下部導電体層との間の静電容量を変化させた場合に、前記第１の下部導電体層電圧と第２の下部導電体層電圧との差分がほぼ最大になる静電容量の近傍であって当該最大となる静電容量よりも大きな静電容量を、チャネル領域と下部導電体層との間の静電容量として設定したことを特徴とする。
【００２３】
したがって、記憶内容を読み出す際の検出マージンを大きくとることができる。このため、読出動作の信頼性を向上させることができる。
【００２４】
この発明の強誘電体記憶装置は、下部導電体層がフローティング状態となるよう構成するとともに、記憶内容を書込む場合、ソース領域に対する上部導電体層の電圧を第１の書込電圧とすることにより強誘電体層を第１の分極状態に分極させ、上部導電体層の電圧を第１の書込電圧と逆極性で絶対値のほぼ等しい第２の書込電圧とすることにより強誘電体層を第２の分極状態に分極させるよう構成したことを特徴とする。
【００２５】
したがって、下部導電体層をフローティング状態とすることで、漏れ電流を最小限に抑えることができる。このため、記憶内容の不揮発性をさらに向上させることができる。
【００２６】
また、記憶内容を書込む場合、書込電圧を、逆極性で絶対値のほぼ等しい２つの電圧としている。したがって、これら書込電圧を、正負の電源電圧から容易に得ることができる。さらに、書込電圧を正負の電源電圧自体とすれば、書込電圧の発生回路自体を不要にすることができる。この場合には、強誘電体記憶装置の集積度を、より向上させることができる。
【００２７】
この発明の記憶内容の読出方法は、ソース領域に対する上部導電体層の電圧をほぼ０ボルトとし、チャネル領域に所定のチャネルが形成されるか否かを判定することにより記憶内容を検出するよう構成したことを特徴とする。
【００２８】
したがって、記憶内容を読み出す場合、常に安定な電圧が、強誘電体層に印加される。このため、記憶内容が不用意に変化してしまうことはない。
【００２９】
この発明の記憶内容の読出方法は、ソース領域に対するドレイン領域の電圧を所定のドレイン電圧とした場合のドレイン電流が所定の値以上であるか否かに基づいて判定を行なうとともに、ドレイン電圧を、判定が可能な最小電圧近傍の電圧としたことを特徴とする。
【００３０】
したがって、読出時におけるチャネル領域中央の電圧値はソース領域とあまり異なることはない。このため、ドレイン電流が流れる場合であっても流れない場合であっても、チャネル領域中央に対する上部導電体層の電圧はほとんど０ボルトとなる。すなわち、読出動作を行なうか否かにかかわらず、強誘電体層に印加される電圧はほぼ一定となるため、読出動作により記憶内容が不用意に変化してしまうことはない。
【００３１】
この発明の強誘電体記憶装置のスタンバイ方法は、ソース領域に対する上部導電体層の電圧をほぼ０ボルトとするよう構成したことを特徴とする。したがって、スタンバイ時においても、読出時同様、常に安定な電圧が、強誘電体層に印加される。このため、記憶内容が不用意に変化してしまうことはない。
【００３２】
【発明の実施の形態】
図１Ａに、この発明の一実施形態による強誘電体記憶装置である強誘電体メモリに用いる強誘電体メモリ素子（強誘電体記憶素子）Ｍの構造を示す。シリコン基板２０に、ｎ型半導体で構成されたソース領域２２とドレイン領域２４が形成されている。ｐ型半導体で構成されたチャネル領域２６の上には、酸化シリコン（SiO2)による絶縁層２８が設けられている。絶縁層２８の上にはPoly-Si,IrO2,Irをこの順に積層した下部導電体層３０が設けられている。
【００３３】
その上にはＰＺＴ等の強誘電体層３２が設けられている。強誘電体層３２は、第１の記憶内容に対応する第１の分極状態または第２の記憶内容に対応する第２の分極状態を保持し得る。
【００３４】
さらにその上にはIrO2,Irをこの順に積層した上部導電体層３４が設けられている。
【００３５】
なお、絶縁層２８としては上記の他に、窒化シリコン(SiN)等を用いることもできる。また、下部導電体層３０、上部導電体層３４としては上記の他に、RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の金属を用いることができる。
【００３６】
図１Ａの強誘電体メモリ素子Ｍを記号で表すと、図１Ｂのようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続されている。下部導電体層３０には電極が接続されておらずフローティング状態となっている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００３７】
図１に示すように、強誘電体メモリ素子Ｍは、上部導電体層３４と下部導電体層３０との間に形成されたコンデンサである強誘電体容量Ｃferroと、下部導電体層３０とチャネル領域２６との間に形成されたコンデンサであるＭＯＳ容量ＣMOSとを、直列に接続したものと考えることができる。強誘電体容量ＣferroとＭＯＳ容量ＣMOSとを合成したコンデンサをＧＡＴＥ容量ＣGATEと呼ぶ。強誘電体容量Ｃferroの電圧・電荷特性およびＭＯＳ容量ＣMOSの静電容量は、次のようにして定める。
【００３８】
強誘電体メモリ素子Ｍのチャネル領域２６を接地し、コントロールゲート電極ＣＧにゲート電圧ＶGを与えると、後述するように、強誘電体層３２の分極状態に応じて、ＭＯＳ容量ＣMOSに分圧ＶMOSが生ずるとともに電荷ＱMOSが現れる。したがって、なんらかの方法で分圧ＶMOSの大小を検出することにより、記憶内容を読み出すことができる。
【００３９】
図２に、ゲート電圧ＶGと、分圧ＶMOSおよび電荷ＱMOSとの関係を示す。これらは、いずれもヒステリシスを描く。図２において、ｄＶMOSは、同一ゲート電圧ＶGにおける分圧ＶMOSのヒステリシス差分電圧を表わし、ｄＱMOSは、同一ゲート電圧ＶGにおける電荷ＱMOSのヒステリシス差分電荷を表わす。
【００４０】
図２に示すように、ヒステリシス差分電圧ｄＶMOS（すなわち分極状態による分圧ＶMOSの差）は、ゲート電圧ＶG＝０において最大値をとることがわかる。そこで、この実施形態においては、読出時に、
ＶG＝０
となるよう構成している。このように構成することにより、読出時における分圧ＶMOSの検出マージンを大きくとることができる。
【００４１】
図２に示すヒステリシス差分電圧ｄＶMOSおよびヒステリシス差分電荷ｄＱMOSは、ゲート電圧ＶGの他、強誘電体容量Ｃferroの電圧・電荷特性（履歴特性）とＭＯＳ容量ＣMOSの電圧・電荷特性（静電容量）との関係によって定まる。
【００４２】
図３に、強誘電体容量Ｃferroの電圧・電荷特性を一定とした場合の、ゲート電圧ＶG＝０における、ＭＯＳ容量ＣMOSの静電容量と、ヒステリシス差分電圧ｄＶMOSおよびヒステリシス差分電荷ｄＱMOSとの関係を表わす。図３の例では、ヒステリシス差分電圧ｄＶMOSは、ＭＯＳ容量ＣMOSの静電容量が約４ｐＦで最大となっている。
【００４３】
したがって、分圧ＶMOSの検出マージンを大きくとるためにはＭＯＳ容量ＣMOSの静電容量を４ｐＦとするのが、本来的には好ましい。しかし、この実施形態においては、ＭＯＳ容量ＣMOSの静電容量を、４ｐＦよりやや大きい値（この例では５．７ｐＦ）に設定している。これは、ヒステリシス差分電圧ｄＶMOSを表わす曲線の勾配が、４ｐＦより小容量側でかなり大きくなっているため、ＭＯＳ容量ＣMOSの静電容量を４ｐＦに設定すると、製造誤差により、ヒステリシス差分電圧ｄＶMOSが大きくばらつくおそれがあるからである。また、ＭＯＳ容量ＣMOSの静電容量があまり小さいと、図３に示すように、ヒステリシス差分電荷ｄＱMOSが小さくなり、ノイズの影響を受けやすくなるからである。
【００４４】
このようにして、強誘電体容量Ｃferroの電圧・電荷特性とＭＯＳ容量ＣMOSの静電容量とを設定する。図４に、このようにして定めたＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す。図５に、この場合の強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す。
【００４５】
つぎに、強誘電体メモリ素子Ｍのしきい値Ｖthを設定する。上述のようにして決定され、図４、図５に示す特性を有する強誘電体メモリ素子Ｍのチャネル領域２６を接地し、コントロールゲート電極ＣＧにゲート電圧ＶGを与えると、上述のように、強誘電体層３２の分極状態に応じて、ＭＯＳ容量ＣMOSに分圧ＶMOSが生ずるとともに、電荷ＱMOSが現れる（図２参照）。
【００４６】
図５に示す図式解法によれば、ゲート電圧ＶG＝０Ｖを与えると、強誘電体層３２の分極状態に応じて、下部導電体層３０に、電圧Ｖ1（第１の分極状態の場合の分圧ＶMOS）または−Ｖ1（第２の分極状態の場合の分圧ＶMOS）が生ずる。
【００４７】
そこで、しきい値Ｖthを、電圧−Ｖ1よりやや大きく設定する。たとえば、電圧−Ｖ1＝−０．５Ｖであれば、しきい値Ｖth＝−０．４Ｖ程度に設定するのが好ましい。
【００４８】
このように設定すると、下部導電体層３０が電圧−Ｖ1を示すときドレイン電流が流れず、下部導電体層３０が電圧Ｖ1を示すときドレイン電流が大きくなる。したがって、強誘電体メモリ素子Ｍの記憶内容が第２の記憶内容であればドレイン電流がほとんど流れず、かつ、記憶内容が第１の記憶内容であれば大きなドレイン電流を流すことができる。このため、読出動作を高速に行なうことができる。
【００４９】
しきい値Ｖthの調整は、イオン注入等によりチャネル領域２６の不純物濃度を調整する事により行なう。なお、しきい値Ｖthの調整は、チャネル領域２６の不純物濃度の調整に限定されるものではない。たとえば、上部導電体層３４と下部導電体層３０の仕事関数差を調整したり、絶縁層２８に電荷を保持させたりすることにより、しきい値Ｖthを調整することもできる。
【００５０】
上述のしきい値Ｖthが、下部導電体層の限界電圧に該当する。電圧Ｖ1が、第１の下部導電体層電圧に該当する。電圧−Ｖ1が、第２の下部導電体層電圧に該当する。
【００５１】
図６に、このようにしきい値Ｖthを定めた強誘電体メモリ素子Ｍのドレイン電圧ＶDと、ドレイン電流ＩDとの関係を、コントロールゲート電極ＣＧの電圧ＶCGをパラメータとして表わした図を示す。図６Ａは、記憶内容が”Ｈ”（第１の記憶内容）の場合を示す。図６Ｂは、強誘電体層３２が自発分極を起こしていない場合を示す。また、図６Ｃは、記憶内容が”Ｌ”（第２の記憶内容）の場合を示す。
【００５２】
次に、図１の強誘電体メモリ素子Ｍをマトリクス状に接続して構成した強誘電体メモリを、図７に示す。
【００５３】
各列の同一行にあるメモリ素子（たとえば、Ｍ11、Ｍ12、Ｍ13・・・）のドレイン電極Ｄは、ドレインラインＤＬ1、ＤＬ2、ＤＬ3・・・に接続されている。各ドレインラインＤＬ1、ＤＬ2、ＤＬ3・・・は、それぞれ、トランジスタＱO1、ＱO2、ＱO3・・・を介して、統合ドレインラインＤＬに接続されている。統合ドレインラインＤＬには、抵抗Ｒを介して電源電圧ＶDDが接続されている。
【００５４】
この実施形態においては、抵抗Ｒを調整することにより、統合ドレインラインＤＬの電圧が約０．１Ｖになるよう設定している。この電圧は、後述する読出時において、ドレイン電流により記憶内容を判定するために必要な最低限度の電圧に近い。このように設定することで、読出時におけるチャネル領域２６中央の電位の変動そのものを小さくすることができる。したがって、読出動作時における強誘電体層３２への誤書込を防止することができる。
【００５５】
各列の同一行にあるメモリ素子（たとえば、Ｍ11、Ｍ12、Ｍ13・・・）の、コントロールゲート電極ＣＧは、コントロールゲートラインＣＧＬ1、ＣＧＬ2、ＣＧＬ3・・・に接続されている。また、各行の同一列にあるメモリ素子（たとえば、Ｍ12、Ｍ22、Ｍ32・・・）の、ソース電極Ｓおよび基板（チャネル）Ｂは、ソースラインＳＬ1、ＳＬ2、ＳＬ3・・・に接続されている。なお、各メモリ素子の下部導電体層は、どこにも接続されず、フローティング状態にされている。
【００５６】
図８に、メモリ素子Ｍ22を対象とした場合の、書込時、読出時、スタンバイ時に、各ラインに与える電圧を表にして示す。
【００５７】
書込時には、ソースラインＳＬ2だけを接地電圧とし、他のソースラインＳＬ1、ＳＬ3・・・はフローティング状態としている。さらに、コントロールゲートラインＣＧＬ2だけに、記録する情報の電圧（＋ＶDD（５Ｖ）または−ＶDD（−５Ｖ）を与え、他のコントロールゲートラインＣＧＬ1、ＣＧＬ3・・・には接地電圧を与えている。また、すべてのドレインラインＤＬ1、ＤＬ2、ＤＬ3・・・のトランジスタＱO1、ＱO2、ＱO3・・・はオフである。
【００５８】
ソースラインＳＬ1、ＳＬ3・・・は、フローティング状態であるから、これに接続されたメモリ素子Ｍ11、Ｍ21、Ｍ31・・・、Ｍ13、Ｍ23、Ｍ33・・・は、コントロールゲート電極ＣＧに電圧が印加されても、されなくても、強誘電体層３２の電圧は変化せず、分極状態は変化しない。したがって、これらの素子には、書き込みによる影響が与えられない。
【００５９】
ソースラインＳＬ2は接地電圧であるから、これに接続されたメモリ素子Ｍ12、Ｍ22、Ｍ32・・・は、コントロールゲート電極ＣＧに印加される電圧によって、強誘電体層３２の分極状態が変化する可能性がある。しかし、メモリ素子Ｍ12とＭ32のコントロールゲート電極ＣＧには、接地電圧が与えられているので、強誘電体層３２の電圧は変化せず、分極状態は変化しない。一方、メモリ素子Ｍ22のコントロールゲート電極ＣＧには、＋ＶDDまたは−ＶDDが印加されている。したがって、メモリ素子Ｍ22の強誘電体層３２の電圧は、コントロールゲート電極ＣＧに印加される電圧によって変化するため、強誘電体層３２の分極状態が変化する。
【００６０】
メモリ素子Ｍ22の強誘電体層３２の分極状態の変化の過程を、図４および図５を用いて説明する。強誘電体層３２が第１の分極状態であるとき、強誘電体容量ＣferroとＭＯＳ容量ＣMOSとを合成したコンデンサであるＧＡＴＥ容量ＣGATEに現れる電圧・電荷は、スタンバイ時（ゲート電圧ＶG＝０Ｖ、後述）には、図４のＱ１点で示される。このとき、強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷は、それぞれ、図５のＰ１点およびＳ１点で示される。
【００６１】
強誘電体容量ＣferroとＭＯＳ容量ＣMOSとは直列に接続されているから、図５のＰ１点およびＳ１点の電荷はともに、図４のＱ１点の電荷に等しい。図５のＰ１点およびＳ１点の電圧の和は、スタンバイ時のゲート電圧ＶG＝０Ｖに等しい。したがって、Ｓ１点の電圧をＶ1とするとＰ１点の電圧は、図５に示すように、絶対値が等しく極性が逆の−Ｖ1となる。
【００６２】
図５のＰ１点が、強誘電体層３２の第１の分極状態（記憶内容”Ｈ”に対応）に該当する。この状態から、強誘電体層３２の分極反転を伴わない記録書き込み（ＳＳ記録書き込み）を行なう場合、すなわち、再び、記憶内容”Ｈ”を書込む場合について説明する。
【００６３】
記憶内容”Ｈ”を書込むためにゲート電圧ＶG＝＋ＶDDを与えると、図４に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ１からＱ３を経てＱ４に至る。このとき、図５に示すように、強誘電体容量Ｃferroの状態は、Ｐ１からＰ３を経てＰ４に至る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ１からＳ４に至る。すなわち、ＭＯＳ容量ＣMOSに発生する電圧は、Ｖ1からＶ2に変化する。
【００６４】
ここで、スタンバイ状態に戻す（ゲート電圧ＶG＝０Ｖ）と、図４に示すように、ＧＡＴＥ容量ＣGATEの状態は、Ｑ４からＱ１に戻る。このとき、図５に示すように、強誘電体容量Ｃferroの状態は、Ｐ４からＰ１に戻る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ４からＳ１に戻る。すなわち、ＭＯＳ容量ＣMOSに発生する電圧は、もとのＶ1に戻る。この電圧Ｖ1が”Ｈ”記録の場合の下部導電層３０の電圧である。
【００６５】
つぎに、図５のＰ１点に示す状態（記憶内容”Ｈ”に対応）から、強誘電体層３２の分極反転を伴う記録書き込み（ＯＳ記録書き込み）を行なう場合、すなわち、記憶内容”Ｌ”を書込む場合について説明する。
【００６６】
記憶内容”Ｌ”を書込むためにゲート電圧ＶG＝−ＶDDを与えると、図４に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ１からＱ５に至る。このとき、図５に示すように、強誘電体容量Ｃferroの状態は、Ｐ１からＰ５に至る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ１からＳ５に至る。すなわち、ＭＯＳ容量ＣMOSに発生する電圧は、Ｖ1から−Ｖ2に変化する。
【００６７】
ここで、スタンバイ状態に戻す（ゲート電圧ＶG＝０Ｖ）と、図４に示すように、ＧＡＴＥ容量ＣGATEの状態は、Ｑ５からＱ２に至る。このとき、図５に示すように、強誘電体容量Ｃferroの状態は、Ｐ５からＰ２に至る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ５からＳ２に至る。すなわち、ＭＯＳ容量ＣMOSに発生する電圧は、−Ｖ1になる。この電圧−Ｖ1が”Ｌ”記録の場合の下部導電層３０の電圧である。図５のＰ２点が、強誘電体層３２の第２の分極状態（記憶内容”Ｌ”に対応）に該当する。
【００６８】
このようにして、メモリ素子Ｍ22の強誘電体層３２に、記録する情報に応じた電圧が印加されて分極が行われる。つまり、記録する情報に応じて、メモり素子Ｍ22の強誘電体層３２が、第ｌの分極状態または第２の分極状態に分極する。
【００６９】
読出時には、ソースラインＳＬ2だけを接地電圧とし、他のソースラインＳＬ1、ＳＬ3・・・はフローティング状態としている。さらに、全てのコントロールゲートラインＣＧＬ1、ＣＣＬ2、ＣＧＬ3・・・に接地電圧を与えている。また、対象となるメモリ素子Ｍ22が接続されたドレインラインＤＬ2のトランジス夕ＱO2のみをオンにして、統合ドレインラインＤＬに接続する。
【００７０】
ソースラインＳＬ1、ＳＬ3・・・は、フローティング状態である。したがって、これに接続されたメモリ素子Ｍ11、Ｍ12、Ｍ13・・・、Ｍ13、Ｍ23、Ｍ33・・・は、オンであるかオフであるかにかかわらず、ドレイン電流を流さない。また、ドレインラインＤＬ1、ＤＬ3・・・のトランジスタＱO1、ＱO3・・・はオフである。したがって、ドレインラインＤＬ1、ＤＬ3・・・に接続されたメモリ素子Ｍ11、Ｍ12、Ｍ13・・・Ｍ31、Ｍ32、Ｍ33・・・は、オンであるかオフであるかにかかわらず、ドレイン電流を流さない。したがって、統合ドレインラインＤＬに流れる電流は、メモリ素子Ｍ22の書き込み内容に応じて（強誘電体層の分極状態に応じて）、設定最大ドレイン電流ＩOMAX（図６Ａの点Ｘ）か、０（図６Ｃの点Ｙ）かになる。
【００７１】
すなわち、図５に示すように、ゲート電圧ＶG＝０Ｖとすることにより、記憶内容が”Ｈ”のときには電圧Ｖ1が下部導電体層３０に現れ、記憶内容が”Ｌ”のときには電圧−Ｖ1が下部導電体層３０に現れることになる。つまり、一般的なＭＯＳＦＥＴ素子のゲート部分に電圧Ｖ1、または電圧−Ｖ1が印加されたと同様の動作状態になるのである。
【００７２】
このときのメモリ素子Ｍ22のドレイン電流を検出するとともに、ドレイン電流が基準電流ＩS（図６Ｂの点Ｚ）よりも大きいか小さいかを判断することにより、情報を読み出すことができる。つまり、非破壊的に記録情報を読み出すことができる。
【００７３】
つぎに、図８に、スタンバイ時の動作状況を示す。この実施例では、アドレス選択を行わなければ、自動的にスタンバイ状態となるようにしている。全てのメモリ素子Ｍ11、Ｍ12・・・、Ｍ21、Ｍ22・・・において、全てのコントロールゲートライン、ソースラインに接地電位が与えられて、書き込み内容の変動が防止される。つまり、各メモリ素子の強誘電体層３２は、第１の分極状態または第２の分極状態を維持する。また、すべてのドレインラインＤＬ1、ＤＬ2、ＤＬ3・・・のトランジスタＱO1、ＱO2、ＱO3・・・はオフである。これらの状態は、電源を切った場合においても維持されることになる。
【００７４】
なお、上述の実施形態においては、統合ドレインラインＤＬの電圧を、読出時において、ドレイン電流により記憶内容を判定するために必要なほぼ最低限度の電圧に設定したが、読出時において記憶内容に顕著な変動を生じない範囲で、統合ドレインラインＤＬの電圧を、もっと大きくすることもできる。
【００７５】
また、上述の実施形態においては、書込電圧として、電源電圧＋ＶDDまたは−ＶDDを与えるよう構成したが、書込電圧として、電源電圧＋ＶDDおよび−ＶDDよりも小さい電圧や大きい電圧を与えるよう構成することもできる。ただし、書込電圧として、電源電圧＋ＶDDまたは−ＶDDを与えるようにすれば、別途、書込電圧発生回路を設ける必要がないため、好都合である。
【００７６】
また、上述の実施形態においては、しきい値Ｖthを、電圧−Ｖ1よりやや大きくなるよう設定したが、しきい値Ｖthは、電圧−Ｖ1と電圧＋Ｖ1との間の任意の値とすることができる。
【００７７】
また、上述の実施形態においては、ドレイン電流を検出することにより、チャネルが形成されたか否かを判定し、これにより記憶内容を読み出すよう構成したが、他の方法でチャネルが形成されたか否かを判定するよう構成してもよい。
【００７８】
また、上述の実施形態においては、いわゆるｎチャネル型の強誘電体メモリ素子Ｍについて説明したが、この発明は、ｐチャネル型の強誘電体メモリ素子にも適用することができる。
【００７９】
また、上述の実施形態においては、下部導電体層がフローティング状態となるよう構成された強誘電体メモリ素子を例に説明したが、この発明は、これに限定されるものではなく、たとえば、下部導電体層にメモリゲート電極を設け、下部導電体層と上部導電体層との間に直接電圧を印加することより情報の書込を行なうタイプの強誘電体メモリ素子にも適用することができる。
【図面の簡単な説明】
【図ｌ】図１Ａは、この発明の一実施形態による強誘電体記憶装置である強誘電体メモリに用いる強誘電体メモリ素子Ｍの構造を示す図である。図１Ｂは、強誘電体メモリ素子Ｍを記号で表した図である。
【図２】ゲート電圧ＶGと、分圧ＶMOSおよび電荷ＱMOSとの関係を示す図である。
【図３】強誘電体容量Ｃferroの電圧・電荷特性を一定とした場合の、ゲート電圧ＶG＝０における、ＭＯＳ容量ＣMOSの静電容量と、ヒステリシス差分電圧ｄＶMOSおよびヒステリシス差分電荷ｄＱMOSとの関係を表わす図である。
【図４】ＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す図である。
【図５】図４の場合における強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す図である。
【図６】強誘電体メモリ素子Ｍのドレイン電圧ＶDと、ドレイン電流ＩDとの関係を、コントロールゲート電極ＣＧの電圧ＶCGをパラメータとして表わした図である。
【図７】図１の強誘電体メモリ素子Ｍをマトリクス状に接続して構成した強誘電体メモリを示す図である。
【図８】メモリ素子Ｍ22を対象とした場合において、書込時、読出時、スタンバイ時に、各ラインに与える電圧を示す表である。
【図９】図９Ａは、従来の強誘電体メモリに用いる強誘電体メモリ素子をシンボル表示した図である。図９Ｂは、図９Ａに示す強誘電体メモリ素子のコントロールゲート電極ＣＧに印加する電圧ＶCGとドレイン電流ＩDとの関係を示す図である。
【符号の説明】
Ｖth ・・・・・・・・しきい値
ＶG・・・・・・・・・ゲート電圧
ＣMOS・・・・・・・・ＭＯＳ容量
Ｃferro・・・・・・・強誘電体容量
【図１】
0004255520.tif 000002
【図２】
0004255520.tif 000003
【図３】
0004255520.tif 000004
【図４】
0004255520.tif 000005
【図５】
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【図６】
0004255520.tif 000007
【図７】
0004255520.tif 000008
【図８】
0004255520.tif 000009
【図９】
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