(57)【特許請求の範囲】
【請求項１】
第１及び第２の導電層からなる第１のゲート電極を有するメモリセル領域と、第３及び第４の導電層からなる第２のゲート電極を有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に不純物が導入されていない第１の電極材を形成する工程と、
前記第１の電極材、第１の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、
前記メモリセル領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第１の導電層を形成する工程と、
前記第１の導電層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記第１の導電材上に不純物が導入されていない第２の電極材を形成する工程と、
前記第１及び第２の電極材、前記第１の導電層、前記第２の絶縁膜を除去し、第１の間隔を有して配置される前記第１のゲート電極のパターンと、前記第１の間隔より広い第２の間隔を有して配置される前記第２のゲート電極のパターンとを形成する工程と、
前記第１のゲート電極を挟んで前記半導体基板内に第１の拡散層を形成する工程と、
前記第１の拡散層上及び前記第２のゲート電極の側面に第３の絶縁膜を形成する工程と、
イオン注入及び熱処理を行うことにより、前記第１の導電層上に前記第２の導電層を形成し、前記第３及び第４の導電層を形成し、前記半導体基板内に第２の拡散層を形成する工程と、
前記第２の導電層、前記第４の導電層及び前記第２の拡散層上にシリサイド膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
第１及び第２の導電層からなる第１のゲート電極を有するメモリセル領域と、第３及び第４の導電層からなる第２のゲート電極と第５及び第６の導電層からなる第３のゲート電極と有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に不純物が導入されていない第１の電極材を形成する工程と、
前記第１の電極材、第１の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、
前記メモリセル領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第１の導電層を形成する工程と、
前記第１の導電層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記第１の導電材上に不純物が導入されていない第２の電極材を形成する工程と、
前記第１及び第２の電極材、前記第１の導電層、前記第２の絶縁膜を除去し、第１の間隔を有して配置される前記第１のゲート電極パターンと、前記第１の間隔より広い第２の間隔を有して配置される前記第２及び第３のゲート電極パターンとを形成する工程と、
前記第１のゲート電極を挟んで前記半導体基板内に第１の拡散層を形成する工程と、
前記第１の拡散層上及び前記第２及び第３のゲート電極の側面に第３の絶縁膜を形成する工程と、
イオン注入及び熱処理を行うことにより、前記第１の導電層上に前記第２の導電層を形成し、前記第３及び第４の導電層を形成し、前記半導体基板内に第２の拡散層を形成する工程と、
イオン注入及び熱処理を行うことにより、前記第５及び第６の導電層を形成するとともに、前記半導体基板内に第３の拡散層を形成する工程と、
前記第２の導電層、前記第４の導電層、前記第６の導電層、前記第２の拡散層及び第３の拡散層上にシリサイド膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートと制御ゲートとを有するメモリトランジスタと、このメモリトランジスタを制御する周辺トランジスタとを備えた半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリの一種であるＮＡＮＤ型フラッシュメモリは、浮遊ゲートと制御ゲートとが積層されたメモリトランジスタと、このメモリトランジスタの周囲に配置された周辺トランジスタとを備える。ここで、周辺トランジスタのゲートは、メモリトランジスタの浮遊ゲートと同一の電極材を用いて形成されることが多い。このようなフラッシュメモリの製造方法を、以下に図面を参照して簡単に説明する。
【０００３】
図４２乃至図５０は、従来技術による半導体記憶装置の製造工程の断面図を示す。図４２乃至図５０において、断面Ａは、メモリセル領域の素子分離領域に対して垂直な断面図を示し、断面Ｂは、メモリセル領域のゲート電極に対して垂直な断面図を示す。
【０００４】
まず、図４２に示すように、半導体基板１１上にゲート絶縁膜となる第１の絶縁膜１２が形成され、この第１の絶縁膜１２上に第１の電極材１３が形成される。ここで、第１の電極材１３は、不純物が導入されていないポリシリコンからなる。次に、第１の電極材１３上に第２の絶縁膜１４が堆積される。次に、第２の絶縁膜１４、第１の電極材１３、第１の絶縁膜１２及び半導体基板１１内に、素子分離用絶縁膜１５からなるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域が形成される。
【０００５】
次に、図４３に示すように、素子分離絶縁膜１５の表面が第１の電極材１３の表面より下に位置するように、素子分離絶縁膜１５の一部がエッチングされる。その後、第２の絶縁膜１４が剥離される。
【０００６】
次に、図４４に示すように、ＰＭＯＳ領域の第１の電極材１３上にレジスト１６ａが形成される。このレジスト１６ａをマスクとして、メモリセル領域の第１の電極材１３に対して、例えばＰ（リン）を用いたイオン注入及び熱処理が行われ、Ｎ+型の第１の導電層１３ａ、１３ｂが形成される。ここで、符号１３ａはメモリセル領域の第１の導電層を示し、符号１３ｂはＮＭＯＳ領域の第１の導電層を示す。また、メモリセル領域の第１の導電層１３ａは、メモリトランジスタの浮遊ゲートとして機能する。その後、レジスト１６ａが除去される。
【０００７】
次に、図４５に示すように、第１の導電層１３ａ、１３ｂ上にレジスト１６ｂが形成される。このレジスト１６ｂをマスクとして、ＰＭＯＳ領域の第１の電極材１３に対して、例えばＢ（ボロン）を用いたイオン注入及び熱処理が行われ、Ｐ+型の第１の導電層１３ｃが形成される。その後、レジスト１６ｂが除去される。
【０００８】
次に、図４６に示すように、第１の導電層１３ａ、１３ｂ、１３ｃ及び素子分離絶縁膜１５上に第３の絶縁膜１７が堆積され、この第３の絶縁膜１７上に第２の電極材１８が堆積される。ここで、第２の電極材１８は、不純物が導入されていないポリシリコンからなる。
【０００９】
次に、図４７に示すように、第２の電極材１８上にレジスト１９が形成され、このレジスト１９がパターニングされる。このパターニングされたレジスト１９をマスクとして、第２の電極材１８、第３の絶縁膜１７及び第１の導電層１３ａ、１３ｂ、１３ｃが除去される。これにより、メモリトランジスタ及び周辺トランジスタのゲートパターンが形成される。その後、レジスト１９が除去され、後酸化が行われる。
【００１０】
次に、図４８に示すように、周辺トランジスタのゲートの側面に絶縁膜２２が形成される。次に、ＰＭＯＳ領域における第１の絶縁膜１２及び第２の電極材１８上に、レジスト２３が形成される。このレジスト２３をマスクとして、例えばＡｓ（砒素）を不純物としてイオン注入が行われ、この導入された不純物を熱処理で拡散させる。これにより、メモリセル領域においては、メモリトランジスタの制御ゲートとなる第２の導電層１８ａと、Ｎ+型のソース／ドレイン拡散層２１とが形成される。一方、ＮＭＯＳ領域においては、第２の導電層１８ｂと、Ｎ+型のソース／ドレイン拡散層２４とが形成される。その後、レジスト２３が除去される。
【００１１】
次に、図４９に示すように、メモリセル領域及びＮＭＯＳ領域における第１の絶縁膜１２及び第２の導電層１８ａ、１８ｂ上に、レジスト２５が形成される。このレジスト２５をマスクとして、例えばＢを不純物としてイオン注入が行われ、この導入された不純物を熱処理で拡散させる。これにより、ＰＭＯＳ領域においては、第２の導電層１８ｃと、Ｐ+型のソース／ドレイン拡散層２６とが形成される。その後、レジスト２５が除去される。
【００１２】
次に、図５０に示すように、ソース／ドレイン拡散層２１、２４、２６が露出するように第１の絶縁膜１２が除去される。次に、第２の導電層１８ａ、１８ｂ、１８ｃ及びソース／ドレイン拡散層２１、２４、２６上に、高融点金属からなるサリサイド（SALICIDE：Self Aligned Silicide）膜２７ａ、２７ｂ、２７ｃ、２７ｄがそれぞれ形成される。このようにして、メモリセル領域ではメモリトランジスタ２８が形成され、周辺回路領域ではＮＭＯＳトランジスタ２９及びＰＭＯＳトランジスタ３０が形成される。
【００１３】
【発明が解決しようとする課題】
上記従来の半導体記憶装置におけるメモリセル領域では、第２の導電層１８ａである制御ゲート上にサリサイド膜２７ａが形成されるとともに、ソース／ドレイン拡散層２１上にもサリサイド膜２７ｄが形成される。
【００１４】
しかしながら、メモリセル領域のソース／ドレイン拡散層２１上にサリサイド膜２７ｄが存在すると、フラッシュメモリにおいて、データ保持特性（Data Retention特性）やデータ書込消去特性（Endurance特性）等のデバイス特性の信頼性が低下するという問題が生じてしまう。また、メモリセル領域のソース／ドレイン拡散層２１にもサリサイド膜２７ｄを形成する場合は、電極材形成とデバイス動作を両立させるために、メモリセルデバイスの設計上の自由度が著しく制限されるという問題が生じてしまう。
【００１５】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、デバイス特性の信頼性の低下を防止するとともに、メモリセルデバイスの設計の自由度を向上することが可能な半導体記憶装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１７】
本発明の第１の視点による半導体記憶装置の製造方法は、第１及び第２の導電層からなる第１のゲート電極を有するメモリセル領域と、第３及び第４の導電層からなる第２のゲート電極を有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に不純物が導入されていない第１の電極材を形成する工程と、前記第１の電極材、第１の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、前記メモリセル領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第１の導電層を形成する工程と、前記第１の導電層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の導電材上に不純物が導入されていない第２の電極材を形成する工程と、前記第１及び第２の電極材、前記第１の導電層、前記第２の絶縁膜を除去し、第１の間隔を有して配置される前記第１のゲート電極のパターンと、前記第１の間隔より広い第２の間隔を有して配置される前記第２のゲート電極のパターンとを形成する工程と、前記第１のゲート電極を挟んで前記半導体基板内に第１の拡散層を形成する工程と、前記第１の拡散層上及び前記第２のゲート電極の側面に第３の絶縁膜を形成する工程と、イオン注入及び熱処理を行うことにより、前記第１の導電層上に前記第２の導電層を形成し、前記第３及び第４の導電層を形成し、前記半導体基板内に第２の拡散層を形成する工程と、前記第２の導電層、前記第４の導電層及び前記第２の拡散層上にシリサイド膜を形成する工程とを含む。
【００１８】
本発明の第２の視点による半導体記憶装置の製造方法は、第１及び第２の導電層からなる第１のゲート電極を有するメモリセル領域と、第３及び第４の導電層からなる第２のゲート電極と第５及び第６の導電層からなる第３のゲート電極と有する周辺回路領域とを備えた半導体記憶装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に不純物が導入されていない第１の電極材を形成する工程と、前記第１の電極材、第１の絶縁膜及び半導体基板内に素子分離用絶縁膜からなる素子分離領域を形成する工程と、前記メモリセル領域の前記第１の電極材に対してイオン注入及び熱処理を行うことにより、前記第１の導電層を形成する工程と、前記第１の導電層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の導電材上に不純物が導入されていない第２の電極材を形成する工程と、前記第１及び第２の電極材、前記第１の導電層、前記第２の絶縁膜を除去し、第１の間隔を有して配置される前記第１のゲート電極パターンと、前記第１の間隔より広い第２の間隔を有して配置される前記第２及び第３のゲート電極パターンとを形成する工程と、前記第１のゲート電極を挟んで前記半導体基板内に第１の拡散層を形成する工程と、前記第１の拡散層上及び前記第２及び第３のゲート電極の側面に第３の絶縁膜を形成する工程と、イオン注入及び熱処理を行うことにより、前記第１の導電層上に前記第２の導電層を形成し、前記第３及び第４の導電層を形成し、前記半導体基板内に第２の拡散層を形成する工程と、イオン注入及び熱処理を行うことにより、前記第５及び第６の導電層を形成するとともに、前記半導体基板内に第３の拡散層を形成する工程と、前記第２の導電層、前記第４の導電層、前記第６の導電層、前記第２の拡散層及び第３の拡散層上にシリサイド膜を形成する工程とを含む。
【００１９】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２０】
［第１の実施形態］
第１の実施形態は、メモリトランジスタの拡散層上にシリサイド膜を形成せずに、かつ周辺トランジスタのゲートを構成する第１及び第２の導電層間の絶縁膜を全て除去した構造の例である。また、第１の実施形態では、ＮＡＮＤ型フラッシュメモリを例にあげて説明するが、例えばＡＮＤ型等、メモリセルが一列に並ぶ構造のものであればその他のメモリにも適用することは可能である。
【００２１】
図１は、本発明の第１の実施形態に係る半導体記憶装置の断面図を示す。図１において、断面Ａは、メモリセル領域の素子分離領域に対して垂直な断面図を示し、断面Ｂは、メモリセル領域のゲート電極に対して垂直な断面図を示す。
【００２２】
図１に示すように、第１の実施形態に係る半導体記憶装置は、メモリセル領域と、ＮＭＯＳ領域及びＰＭＯＳ領域からなる周辺回路領域とを備える。メモリセル領域には、第１の間隔Ｘを有するメモリトランジスタ２８のゲートが形成され、周辺回路領域には、第１の間隔Ｘより広い第２の間隔Ｙを有するＮＭＯＳ及びＰＭＯＳの周辺トランジスタ２９、３０のゲートが形成される。メモリトランジスタ２８のゲートは、浮遊ゲートとなる第１の導電層１３ａと制御ゲートとなる第２の導電層１８ａとからなり、第１及び第２の導電層１３ａ、１８ａ間に絶縁膜１７が形成される。一方、周辺トランジスタ２９、３０のゲートは、第１の導電層１３ｂ、１３ｃと第２の導電層１８ｂ、１８ｃとからなり、第１及び第２の導電層１３ｂ、１３ｃ、１８ｂ、１８ｃ間に絶縁膜は形成されない。メモリトランジスタ２８のゲート間は絶縁膜２２ａで埋め込まれ、周辺トランジスタ２９、３０のゲート側面には絶縁膜２２ｂがそれぞれ形成される。絶縁膜２２ａと絶縁膜２２ｂとは、同一の材料で同時に形成される。メモリトランジスタ２８のゲート下の半導体基板１１内に第１の拡散層２１が形成され、周辺トランジスタ２９、３０のゲート下の半導体基板１１内に第２の拡散層２４、２６がそれぞれ形成される。メモリトランジスタ２８のゲート、周辺トランジスタ２９、３０のゲート及び第２の拡散層２４、２６上には、サリサイド（SALICIDE：Self Aligned Silicide）膜２７ａ、２７ｂ、２７ｃが形成され、メモリトランジスタ２８の拡散層２１上にはサリサイド膜が形成されない。
【００２３】
尚、メモリトランジスタ２８のゲート間は絶縁膜２２ａで埋め込まれるが、完全に埋め込まれる場合のみに限定されず、拡散層２１上にサリサイド膜が形成されないのであれば、絶縁膜２２ａ内に微少な空洞（例えばボイド）が存在していてもよい。また、図１に示す絶縁膜２２ａは、メモリトランジスタのゲート表面まで堆積されているが、拡散層２１の表面を覆うのであれば、メモリトランジスタのゲート表面まで堆積されていなくてもよい。また、メモリトランジスタ２８のゲートと周辺トランジスタ２９のゲートとは、例えば第２の間隔Ｙを有して配置してもよい。
【００２４】
図２乃至図１４は、本発明の第１の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００２５】
まず、図２に示すように、半導体基板１１上にゲート絶縁膜となる第１の絶縁膜１２が形成される。この第１の絶縁膜１２は、例えば１００Å程度の膜厚を有する。次に、第１の絶縁膜１２上に第１の電極材１３が形成される。この第１の電極材１３は、不純物が導入されていないポリシリコンからなる。次に、第１の電極材１３上にシリコン窒化膜からなる第２の絶縁膜１４が堆積される。尚、メモリトランジスタ及び周辺トランジスタにおけるチャネルの制御のために、第１の絶縁膜１２が形成される前にチャネルのイオン注入及びウェルのイオン注入が行われている。
【００２６】
次に、図３に示すように、第２の絶縁膜１４、第１の電極材１３、第１の絶縁膜１２及び半導体基板１１が選択的に除去され、素子分離用溝が形成される。この素子分離用溝内に例えばシリコン酸化膜からなる素子分離用絶縁膜１５が堆積され、この素子分離用絶縁膜１５が第２の絶縁膜１４の表面が露出するまで平坦化される。つまり、第２の絶縁膜１４は、素子分離用絶縁膜１５の平坦化の際、ストッパー膜として機能する。このようにして、素子分離用絶縁膜１５からなるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域が形成される。
【００２７】
次に、図４に示すように、素子分離絶縁膜１５の表面が第１の電極材１３の表面より下に位置するように、素子分離絶縁膜１５の一部がエッチングされる。その後、第２の絶縁膜１４が剥離される。
【００２８】
次に、図５に示すように、第１の電極材１３上にレジスト１６が形成され、このレジスト１６が周辺回路領域上にのみ残るようにパターニングされる。このパターニングされたレジスト１６をマスクとして、メモリセル領域の第１の電極材１３に対してイオン注入及び熱処理が行われ、第１の導電層１３ａが形成される。ここで、メモリトランジスタがＮＭＯＳトランジスタの場合は不純物として例えばＰ（リン）が用いられ、第１の導電層１３ａの不純物濃度が例えば２×１０20ｃｍ-3程度になるような条件でイオン注入が行われる。尚、Ｎ型不純物としては、Ｐの代わりにＡｓ（砒素）を用いる場合も考えられる。上記のように形成された第１の導電層１３ａは、メモリトランジスタの浮遊ゲートとして機能する。この第１の導電層１３ａが形成された後に、レジスト１６が除去される。
【００２９】
次に、図６に示すように、第１の電極材１３、第１の導電層１３ａ及び素子分離絶縁膜１５上に、例えばＯＮＯ（Oxide Nitride Oxide）膜からなる第３の絶縁膜１７が堆積される。次に、周辺回路領域の第３の絶縁膜１７が除去され、メモリセル領域にのみ第３の絶縁膜１７が残存される。
【００３０】
次に、図７に示すように、第３の絶縁膜１７、第１の電極材１３及び素子分離絶縁膜１５上に、第２の電極材１８が堆積される。ここで、第２の電極材１８は、不純物が導入されていないポリシリコンからなる。
【００３１】
次に、図８に示すように、第２の電極材１８上にレジスト１９が形成され、このレジスト１９がパターニングされる。このパターニングされたレジスト１９をマスクとして、第１及び第２の電極材１３、１８、第１の導電層１３ａ、第３の絶縁膜１７が除去される。これにより、メモリトランジスタ及び周辺トランジスタのゲートパターンが形成される。
【００３２】
次に、図９に示すように、レジスト１９が除去される。次に、後酸化が行われ、ゲート上に酸化膜（図示せず）が形成される。
【００３３】
次に、図１０に示すように、第１の絶縁膜１２及び第２の電極材１８上にレジスト２０が形成され、このレジスト２０が周辺回路領域にのみ残るようにパターニングされる。このパターニングされたレジスト２０をマスクとしてイオン注入が行われ、メモリセル領域の半導体基板１１内にソース／ドレイン拡散層２１が形成される。ここで、メモリトランジスタがＮＭＯＳトランジスタの場合は不純物として例えばＰ又はＡｓが用いられる。その後、レジスト２０が除去される。
【００３４】
次に、図１１に示すように、第１の絶縁膜１２及び第２の電極材１８上に第４の絶縁膜２２が形成される。この際、第４の絶縁膜２２は、メモリセル領域のゲート間を完全に埋め込み、周辺回路領域のゲート間は埋め込まないようにする。つまり、メモリセル領域のゲート間の距離をＸ、周辺回路領域のゲート間の距離をＹ、第４の絶縁膜２２の膜厚をＡとすると、以下の式（１）の関係を満たす。
【００３５】
Ｘ／２≦Ａ＜Ｙ／２…（１）
例えば、メモリセル領域のゲート間の距離ＸをＦ（最小加工寸法）、周辺回路領域のゲート間の距離Ｙを２Ｆ〜３Ｆとする場合、第４の絶縁膜２２の膜厚Ａは、以下の式（２）の関係を満たすように設定される。
【００３６】
Ｆ／２≦Ａ＜Ｆ〜３Ｆ／２…（２）
尚、周辺回路領域のゲート間の距離Ｙは、メモリセル領域のゲート間の距離Ｘの１．３倍乃至５．０倍にしてもよい。この場合、周辺回路領域のゲートの中に、選択トランジスタのゲートを含めてもよい。
【００３７】
また、第４の絶縁膜２２は、酸化膜からなることが望ましい。つまり、第４の絶縁膜２２は、例えば、シリコン酸化膜（ＳｉＯx）、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜、オゾンＴＥＯＳ膜、ＨＴＯ（High Temperature Oxide）膜、ＳＯＧ（Spin On Glass）膜、塗布型の有機系酸化膜、ＳＡ−ＣＶＤ（Semi Atmospheric - Chemical Vapor Deposition）膜、プラズマＣＶＤ膜、又はＰＳＧ（Phosphorous Silicate Glass）膜等である。
【００３８】
次に、図１２に示すように、第４の絶縁膜２２がエッチバックされ、第２の電極材１８と第１の絶縁膜１２又は周辺トランジスタの拡散層領域の表面が露出される。このようにして、メモリセル領域においてはゲート間に埋め込み絶縁膜２２ａが形成され、周辺回路領域においてはゲートの側面に側壁絶縁膜２２ｂが形成される。
【００３９】
次に、図１３に示すように、第１の絶縁膜１２及び第２の電極材１８上にレジスト２３が形成され、このレジスト２３がＰＭＯＳ領域にのみ残るようにパターニングされる。このパターニングされたレジスト２３をマスクとして、例えばＡｓ（砒素）を不純物として、加速電圧が約数十ＫｅＶ、ドーズ量が約１０15ｃｍ-2の条件でイオン注入が行われる。つまり、メモリセル領域の第２の電極材１８、ＮＭＯＳ領域の第２の電極材１８及び半導体基板１１内に不純物が導入される。そして、導入された不純物を熱処理で拡散させることによって、メモリセル領域においては第２の導電層１８ａが形成され、ＮＭＯＳ領域においては第１及び第２の導電層１３ｂ、１８ｂ、Ｎ+型のソース／ドレイン拡散層２４が形成される。ここで、ＮＭＯＳ領域の第１の導電層１３ｂは、ＮＭＯＳ領域の第２の電極材１８に導入された不純物をＮＭＯＳ領域の第１の電極材１３に拡散させることによって形成される。上記工程の後、レジスト２３が除去される。
【００４０】
次に、図１４に示すように、第１の絶縁膜１２及び第２の電極材１８上にレジスト２５が形成され、このレジスト２５がメモリセル領域及びＮＭＯＳ領域にのみ残るようにパターニングされる。このパターニングされたレジスト２５をマスクとして、例えばＢ（ボロン）を不純物として、加速電圧が約十数ＫｅＶ、ドーズ量が約１０15ｃｍ-2の条件でイオン注入が行われる。つまり、ＰＭＯＳ領域の第２の電極材１８及び半導体基板１１内に不純物が導入される。そして、導入された不純物を熱処理で拡散させることによって、ＰＭＯＳ領域においては、第１及び第２の導電層１３ｃ、１８ｃ、Ｐ+型のソース／ドレイン拡散層２６が形成される。ここで、ＰＭＯＳ領域の第１の導電層１３ｃは、ＰＭＯＳ領域の第２の電極材１８に導入された不純物をＰＭＯＳ領域の第１の電極材１３に拡散させることによって形成される。上記工程の後、レジスト２５が除去される。
【００４１】
次に、図１に示すように、ゲートの表面が露出するようにゲート上の酸化膜が除去されるとともに、周辺トランジスタのソース／ドレイン拡散層２４、２６が露出するように第１の絶縁膜１２が除去される。次に、第２の導電層１８ａ、１８ｂ、１８ｃ、埋め込み絶縁膜２２ａ、側壁絶縁膜２２ｂ、ソース／ドレイン拡散層２４、２６上に、例えば、Ｃｏ（コバルト）又はＴｉ（チタン）等からなる高融点金属膜が堆積される。次に、熱処理が行われ、高融点金属とシリコンとを反応させる。これにより、メモリセル領域の第２の導電層１８ａ上、周辺回路領域の第２の導電層１８ｂ、１８ｃ及びソース／ドレイン拡散層２４、２６上に、サリサイド膜２７ａ、２７ｂ、２７ｃがそれぞれ形成される。その後、未反応の高融点金属膜が除去される。このようにして、メモリセル領域では拡散層２１上にサリサイド膜が存在しないメモリトランジスタ２８が形成され、周辺回路領域では拡散層２４、２６上にサリサイド膜２７ｃが存在するＮＭＯＳトランジスタ２９及びＰＭＯＳトランジスタ３０が形成される。
【００４２】
尚、上記のような素子形成工程の後は、公知の技術を用いて、ゲート電極上に層間絶縁膜（図示せず）が堆積され、この層間絶縁膜内に例えばＷ（タングステン）からなるコンタクト（図示せず）が形成され、このコンタクトに接続する配線層（図示せず）が形成される。
【００４３】
また、メモリトランジスタ２８はＰ型であってもよい。この場合、例えば、ＰＭＯＳトランジスタ３０の第１及び第２の電極材１３、１８に不純物を導入する際に、メモリトランジスタ２８の第１及び第２の電極材１３、１８にも不純物を同時に導入すればよい。
【００４４】
また、周辺トランジスタ２９、３０の拡散層２４、２６は、ＬＤＤ（Lightly Doped Drain）構造であってもよい。つまり、第４の絶縁膜２２を堆積する前に、ＮＭＯＳ及びＰＭＯＳ領域の所定の半導体基板１１内にＮ-型、Ｐ-型の拡散層を形成し、その後、上述するようにＮ+型、Ｐ+型の拡散層２４、２６を形成すればよい。
【００４５】
また、図１２に示す工程において、第４の絶縁膜２２をエッチバックすることによって、周辺トランジスタの拡散層領域の半導体基板１１の表面及び第２の電極材１８の表面が露出するので、これらの表面の上に保護膜を形成しておいてもよい。つまり、エッチバック工程後、これらの表面を薄く酸化させるか又は酸化膜を堆積させることにより保護膜を形成し、図１３及び図１４に示すイオン注入及び活性化工程後でサリサイド膜２７ａ、２７ｂ、２７ｃを形成する前に、この保護膜を除去すればよい。
【００４６】
また、図１２に示すエッチバック工程を省略してもよい。この場合、図１１に示す第４の絶縁膜２２を堆積した後、図１３及び図１４に示すイオン注入及び活性化工程が行われる。ここで、イオン注入の際、第２の電極材１８と第１の絶縁膜１２上に堆積した第４の絶縁膜２２を通過して、第２の電極材１８と半導体基板１１内にイオンが届くような加速エネルギーに調整する必要がある。
【００４７】
上記第１の実施形態によれば、メモリトランジスタ２８のゲート間に埋め込み絶縁膜２２ａを形成するため、メモリトランジスタ２８の拡散層２１及び浮遊ゲート上にはサリサイド膜が形成されない。従って、メモリセル領域のフラッシュメモリとしての特性を殆ど変えずに済むため、メモリトランジスタ２８のデバイス特性の信頼性が低下することを防止できる。同時に、周辺トランジスタ２９、３０においてはゲート及び拡散層２４、２６上にサリサイド膜２７ｂ、２７ｃが形成されるとともに、メモリトランジスタ２８においては制御ゲート上にのみサリサイド膜２７ａが形成される。このため、周辺トランジスタ２９、３０のゲート及び拡散層２４、２６の低抵抗化を図ることができるとともに、メモリトランジスタ２８の制御ゲートの低抵抗化を図ることができる。従って、周辺トランジスタ２９、３０のゲート及び拡散層２４、２６の低抵抗化は、素子の高性能化に寄与し、メモリトランジスタ２８の制御ゲートの低抵抗化は、メモリセルアレイの大容量化した場合に、アレイの分割数が少なくて済むためチップ面積の縮小に大きく貢献できる。
【００４８】
また、メモリセル領域のソース／ドレイン拡散層２１上にサリサイド膜２７ｄが形成されない。このため、電極材形成とデバイス動作を両立させる場合であっても、メモリセルデバイスの設計上の自由度が著しく制限されるという問題を回避できる。
【００４９】
また、第１の電極層１３の分離は、図３に示す素子分離領域の形成と自己整合的に行われるため、セルサイズの微細化を図ることが可能である。
【００５０】
また、システムＬＳＩで標準的に使用されることが多いサリサイド技術を用いて、ＮＡＮＤ型フラッシュメモリの製造を可能としている。つまり、第１の実施形態は、高速動作性、低消費電力化、低電圧駆動といった素子の高性能化・高機能化が要求されるフラッシュメモリとシステムＬＳＩの混載チップの製造などに対しても、非常に有効な製造方法である。
【００５１】
また、周辺回路領域の拡散層２４、２６上にサリサイド膜２７ｃが形成されるため、メモリセルの特性劣化をせずに、拡散層２４、２６に接続するコンタクトの抵抗を低減することができる。従って、コンタクト抵抗による電圧降下によって、周辺トランジスタ２９、３０のドライブ電流の減少を抑制できる。
【００５２】
［第２の実施形態］
第２の実施形態は、上記第１の実施形態における周辺トランジスタの第１及び第２の導電層間に、開口部を有する絶縁膜を設けた例である。
【００５３】
図１５は、本発明の第２の実施形態に係る半導体記憶装置の断面図を示す。図１５に示すように、第２の実施形態に係る半導体記憶装置において、第１の実施形態と異なる点は、周辺トランジスタ２９、３０の第１及び第２の導電層１３ｂ、１８ｂ、１３ｃ、１８ｃ間に、開口部３１を有する絶縁膜１７を設けることである。この絶縁膜１７は、メモリトランジスタ２８の第１及び第２の導電層１３ａ、１８ａ間に設けた絶縁膜１７と同じ材料で同時に形成される。また、絶縁膜１７の開口部３１は、第１及び第２の導電層１３ｂ、１８ｂ、１３ｃ、１８ｃ間の中央に配置されることが望ましい。また、絶縁膜１７の開口部３１は、第１の導電層１３ｂ、１３ｃと第２の導電層１８ｂ、１８ｃとを導通させるために設けたものであるため、導通可能であれば開口部３１の数や形状は何でもよく、また開口部３１は複数個設けてもよい。
【００５４】
図１６乃至図２１は、本発明の第２の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体記憶装置の製造方法について説明する。この第２の実施形態に係る半導体記憶装置の製造方法では、上記第１の実施形態に係る半導体記憶装置の製造方法と同様の工程は説明を簡略し、異なる工程のみ説明する。
【００５５】
まず、図２乃至図５に示すように、第１の実施形態と同様に、メモリセル領域に第１の導電層１３ａが形成される。
【００５６】
次に、図１６に示すように、第１の電極材１３、第１の導電層１３ａ及び素子分離絶縁膜１５上に、例えばＯＮＯ膜からなる第３の絶縁膜１７が堆積される。次に、周辺回路領域の第３の絶縁膜１７が選択的に除去され、開口部３１が形成される。
【００５７】
次に、図１７に示すように、第３の絶縁膜１７、第１の電極材１３、第１の導電層１３ｂａ及び素子分離絶縁膜１５上に、第２の電極材１８が堆積される。ここで、第２の電極材１８は、不純物が導入されていないポリシリコンからなる。
【００５８】
次に、図１８に示すように、第２の電極材１８上にレジスト１９が形成されてパターニングされる。このパターニングされたレジスト１９をマスクとして、第１及び第２の電極材１３、１８、第３の絶縁膜１７及び第１の導電層１３ａが除去される。これにより、メモリトランジスタ及び周辺トランジスタのゲートパターンが形成される。
【００５９】
次に、図１９に示すように、レジスト１９が除去される。次に、後酸化が行われ、ゲート上に酸化膜（図示せず）が形成される。
【００６０】
次に、図２０に示すように、第１の絶縁膜１２及び第２の電極材１８上にレジスト２０が形成されてパターニングされる。このパターニングされたレジスト２０をマスクとしてイオン注入が行われ、メモリセル領域の半導体基板１１内にＮ+型のソース／ドレイン拡散層２１が形成される。その後、レジスト２０が除去される。
【００６１】
次に、図２１に示すように、第１の絶縁膜１２及び第２の電極材１８上に、式（１）の関係を満たすように第４の絶縁膜２２が形成される。
【００６２】
次に、図２２に示すように、第４の絶縁膜２２がエッチバックされ、第２の電極材１８と第１の絶縁膜１２又は周辺トランジスタの拡散層領域の表面が露出される。このようにして、メモリセル領域においてはゲート電極間に埋め込み絶縁膜２２ａが形成され、周辺回路領域においてはゲート電極の側面に側壁絶縁膜２２ｂが形成される。
【００６３】
次に、図２３に示すように、第１の絶縁膜１２及び第２の電極材１８上にレジスト２３が形成されてパターニングされる。このパターニングされたレジスト２３をマスクとして、例えばＡｓを不純物としてイオン注入が行われる。そして、導入された不純物を熱処理で拡散させることによって、メモリセル領域においては第２の導電層１８ａが形成され、ＮＭＯＳ領域においては第１及び第２の導電層１３ｂ、１８ｂ、Ｎ+型のソース／ドレイン拡散層２４が形成される。ここで、ＮＭＯＳ領域の第１の導電層１３ｂは、ＮＭＯＳ領域の第２の電極材１８に導入された不純物を第３の絶縁膜１７の開口部３１からＮＭＯＳ領域の第１の電極材１３に拡散させることによって形成される。上記工程の後、レジスト２３が除去される。
【００６４】
次に、図２４に示すように、第１の絶縁膜１２及び第２の電極材１８上にレジスト２５が形成されてパターニングされる。このパターニングされたレジスト２５をマスクとして、例えばＢを不純物としてイオン注入が行われる。そして、導入された不純物を熱処理で拡散させることによって、ＰＭＯＳ領域においては、第１及び第２の導電層１３ｃ、１８ｃ、Ｐ+型のソース／ドレイン拡散層２６が形成される。ここで、ＰＭＯＳ領域の第１の導電層１３ｃは、ＰＭＯＳ領域の第２の電極材１８に導入された不純物を第３の絶縁膜１７の開口部３１からＰＭＯＳ領域の第１の電極材１３に拡散させることによって形成される。上記工程の後、レジスト２５が除去される。
【００６５】
次に、図１５に示すように、メモリセル領域の第２の導電層１８ａ上、周辺回路領域の第２の導電層１８ｂ、１８ｃ上、周辺回路領域のソース／ドレイン拡散層２４、２６上に、サリサイド膜２７ａ、２７ｂ、２７ｃがそれぞれ形成される。
【００６６】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６７】
さらに、周辺トランジスタ２９、３０では、第１及び第２の導電層１３ｂ、１８ｂ、１３ｃ、１８ｃ間に、開口部３１を有する第３の絶縁膜１７を設けている。このため、ゲート電極の端部では第１及び第２の導電層１３ｂ、１８ｂ、１３ｃ、１８ｃ間に第３の絶縁膜１７が介在した３層構造となっている。一方、メモリトランジスタでは、第１及び第２の導電層１３ａ、１８ａ間の全面に第３の絶縁膜１７が介在した３層構造となっている。従って、ゲート加工が行われるゲート電極の端部に関しては、周辺トランジスタ２９、３０及びメモリトランジスタ２８におけるゲートの積層構造が同じになっている。このため、メモリトランジスタ２８と周辺トランジスタ２９、３０とでエッチング条件を変えることなく、同時にゲート加工を行うことが可能となる。
【００６８】
［第３の実施形態］
第３の実施形態は、上記第２の実施形態の構造と同じであるが、メモリトランジスタとこのメモリトランジスタと同じ導電型の周辺トランジスタにおける第１の電極材を同時に導電化する点が異なる。
【００６９】
図２５乃至図３５は、本発明の第３の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体記憶装置の製造方法について説明する。この第３の実施形態に係る半導体記憶装置の製造方法では、上記第第１及び第２の実施形態に係る半導体記憶装置の製造方法と同様の工程は説明を省略し、異なる工程のみ説明する。
【００７０】
まず、図２乃至図４に示すように、第１の実施形態と同様に、第１の絶縁膜１２上に第１の電極材１３が形成された後、素子分離絶縁膜１５からなる素子分離領域が形成される。
【００７１】
次に、図２５に示すように、第１の電極材１３上にレジスト１６ａが形成され、このレジスト１６ａがＰＭＯＳ領域上にのみ残るようにパターニングされる。このパターニングされたレジスト１６ａをマスクとして、メモリセル領域及びＮＭＯＳ領域の第１の電極材１３に対してイオン注入及び熱処理が行われ、第１の導電層１３ａ、１３ｂが形成される。この際、Ｎ型不純物として例えばＰが用いられ、加速電圧が約数十ＫｅＶ、ドーズ量が約１０15ｃｍ-2の条件でイオン注入が行われる。また、符号１３ａはメモリセル領域の第１の導電層を示し、符号１３ｂはＮＭＯＳ領域の第１の導電層を示す。その後、レジスト１６ａが除去される。
【００７２】
次に、図２６に示すように、第１の電極材１３及び第１の導電層１３ａ、１３ｂ上にレジスト１６ｂが形成され、このレジスト１６ｂがメモリセル領域及びＮＭＯＳ領域上にのみ残るようにパターニングされる。このパターニングされたレジスト１６ｂをマスクとして、ＰＭＯＳ領域の第１の電極材１３に対してイオン注入及び熱処理が行われ、第１の導電層１３ｃが形成される。この際、Ｐ型不純物として例えばＢが用いられ、加速電圧が約十数ＫｅＶ、ドーズ量が約１０15ｃｍ-2の条件でイオン注入が行われる。その後、レジスト１６ｂが除去される。
【００７３】
次に、図２７に示すように、第１の導電層１３ａ、１３ｂ、１３ｃ及び素子分離絶縁膜１５上に、例えばＯＮＯ膜からなる第３の絶縁膜１７が堆積される。次に、周辺回路領域の第３の絶縁膜１７が選択的に除去され、開口部３１が形成される。
【００７４】
次に、図２８に示すように、第３の絶縁膜１７、第１の導電層１３ｂ、１３ｃ及び素子分離絶縁膜１５上に、第２の電極材１８が堆積される。ここで、第２の電極材１８は、不純物が導入されていないポリシリコンからなる。
【００７５】
次に、図２９に示すように、第２の電極材１８上にレジスト１９が形成されてパターニングされる。このパターニングされたレジスト１９をマスクとして、第２の電極材１８、第３の絶縁膜１７及び第１の導電層１３ａ、１３ｂ、１３ｃが除去される。これにより、メモリトランジスタ及び周辺トランジスタのゲートパターンが形成される。
【００７６】
次に、図３０に示すように、レジスト１９が除去される。次に、後酸化が行われ、ゲート上に酸化膜（図示せず）が形成される。
【００７７】
次に、図３１に示すように、第１の絶縁膜１２及び第２の電極材１８上にレジスト２０が形成されてパターニングされる。このパターニングされたレジスト２０をマスクとしてイオン注入が行われ、メモリセル領域の半導体基板１１内にＮ+型のソース／ドレイン拡散層２１が形成される。その後、レジスト２０が除去される。
【００７８】
次に、図３２に示すように、第１の絶縁膜１２及び第２の電極材１８上に、式（１）の関係を満たすように第４の絶縁膜２２が形成される。
【００７９】
次に、図３３に示すように、第４の絶縁膜２２がエッチバックされ、第２の電極材１８と第１の絶縁膜１２又は周辺トランジスタの拡散層領域の表面が露出される。このようにして、メモリセル領域においてはゲート電極間に埋め込み絶縁膜２２ａが形成され、周辺回路領域においてはゲート電極の側面に側壁絶縁膜２２ｂが形成される。
【００８０】
次に、図３４に示すように、第１の絶縁膜１２及び第２の電極材１８上にレジスト２３が形成され、このレジスト２３がＰＭＯＳ領域上に残るようにパターニングされる。このパターニングされたレジスト２３をマスクとして、例えばＡｓを不純物としてイオン注入が行われる。そして、導入された不純物を熱処理で拡散させることによって、メモリセル領域においては第２の導電層１８ａが形成され、ＮＭＯＳ領域においては第２の導電層１８ｂ、Ｎ+型のソース／ドレイン拡散層２４が形成される。その後、レジスト２３が除去される。
【００８１】
次に、図３５に示すように、第１の絶縁膜１２及び第２の電極材１８上にレジスト２５が形成され、このレジスト２５がメモリセル領域及びＮＭＯＳ領域上に残るようにパターニングされる。このパターニングされたレジスト２５をマスクとして、例えばＢを不純物としてイオン注入が行われる。そして、導入された不純物を熱処理で拡散させることによって、ＰＭＯＳ領域においては、第２の導電層１８ｃ、Ｐ+型のソース／ドレイン拡散層２６が形成される。その後、レジスト２５が除去される。
【００８２】
次に、図１５に示すように、第２の実施形態と同様に、メモリセル領域の第２の導電層１８ａ上、周辺回路領域の第２の導電層１８ｂ、１８ｃ上、周辺回路領域のソース／ドレイン拡散層２４、２６上に、サリサイド膜２７ａ、２７ｂ、２７ｃがそれぞれ形成される。
【００８３】
上記第３の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００８４】
さらに、メモリトランジスタ２８及び周辺トランジスタ２９における第１の電極材１３を同時に導電化する。このため、製造工程数の減少及び製造の容易化を図ることができる。
【００８５】
尚、メモリトランジスタ２８がＰ型である場合は、メモリセル領域における第１の電極材１３はＰＭＯＳ領域における第１の電極材１３と同時に導電化すればよい。
【００８６】
［第４の実施形態］
第４の実施形態は、上記第３の実施形態の構造と同じであるが、はじめから導電性を有する第１の電極材を用いる点が異なる。
【００８７】
図３６乃至図３９は、本発明の第４の実施形態に係る半導体記憶装置の製造工程の断面図を示す。以下に、第４の実施形態に係る半導体記憶装置の製造方法について説明する。この第４の実施形態に係る半導体記憶装置の製造方法では、上記第３の実施形態に係る半導体記憶装置の製造方法と同様の工程は説明を省略し、異なる工程のみ説明する。
【００８８】
まず、図３６に示すように、半導体基板１１上にゲート絶縁膜となる第１の絶縁膜１２が形成される。次に、第１の絶縁膜１２上に不純物が導入されているＮ+型の第１の導電層４１が形成され、この第１の導電層４１上にシリコン窒化膜からなる第２の絶縁膜１４が堆積される。
【００８９】
次に、図３７に示すように、第２の絶縁膜１４、第１の導電層４１、第１の絶縁膜１２及び半導体基板１１が選択的に除去され、素子分離用溝が形成される。この素子分離用溝内にシリコン酸化膜からなる素子分離用絶縁膜１５が堆積され、この素子分離用絶縁膜１５が第２の絶縁膜１４の表面が露出するまで平坦化される。このようにして、素子分離用絶縁膜１５からなるＳＴＩ構造の素子分離領域が形成される。
【００９０】
次に、図３８に示すように、素子分離絶縁膜１５の表面が第１の導電層４１の表面より下に位置するように、素子分離絶縁膜１５の一部がエッチングされる。その後、第２の絶縁膜１４が剥離される。
【００９１】
次に、図３９に示すように、第１の導電層４１上にレジスト１６が形成され、このレジスト１６がメモリセル領域及びＮＭＯＳ領域上にのみ残るようにパターニングされる。このパターニングされたレジスト１６をマスクとして、ＰＭＯＳ領域の第１の導電層４１に対してイオン注入及び熱処理が行われ、Ｐ+型の第１の導電層４２が形成される。この際、Ｐ型不純物として例えばＢが用いられ、加速電圧が約十数ＫｅＶ、ドーズ量が約１０15ｃｍ-2の条件でイオン注入が行われる。この図３９に示す工程での不純物のドーズ量は、第１の導電層４１における不純物のドーズ量の約２倍程度である。次に、レジスト１６が除去される。
【００９２】
その後は、第３の実施形態と同様に図２７乃至図３５に示す工程を経て、図１５に示すような半導体記憶装置が形成される。
【００９３】
上記第４の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００９４】
さらに、メモリセル領域及びＮＭＯＳ領域における第１の電極材１３を導電化する工程を省略できる。このため、製造工程数の減少及び製造の容易化を図ることができる。
【００９５】
［第５の実施形態］
第５の実施形態は、メモリトランジスタの近隣に、メモリトランジスタを制御する選択トランジスタが配置されている半導体記憶装置の例である。
【００９６】
図４０、図４１は、本発明の第５の実施形態に係る半導体記憶装置の断面図を示す。ここで、図４０は選択トランジスタの第１及び第２の導電層間に絶縁膜が形成されない構造であり、図４０は選択トランジスタの第１及び第２の導電層間に開口部を有する絶縁膜が形成される構造である。以下に、第５の実施形態に係る半導体記憶装置について説明する。この第５の実施形態に係る半導体記憶装置では、上記第１乃至第４の実施形態に係る半導体記憶装置と同様の構造は説明を省略し、異なる構造のみ説明する。
【００９７】
図４０、図４１に示すように、第５の実施形態に係る半導体記憶装置は、メモリトランジスタの近隣に選択トランジスタが配置されている。これらメモリトランジスタ及び選択トランジスタにおいて、ゲート間に絶縁膜２２ａが形成され、この絶縁膜２２ａで拡散層２１の表面を被覆している。このため、ゲート上にはサリサイド膜２７ａがそれぞれ形成されるが、拡散層２１上にはサリサイド膜が形成されない。また、メモリトランジスタのゲートと選択トランジスタのゲートは、上述した第１の間隔Ｘを有して配置されるとよい。
【００９８】
上記第５の実施形態によれば、第１及び第２の実施形態と同様の効果を得ることができる。
【００９９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１００】
【発明の効果】
以上説明したように本発明によれば、デバイス特性の信頼性の低下を防止するとともに、メモリセルデバイスの設計の自由度を向上することが可能な半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置を示す断面図。
【図２】本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わる半導体記憶装置を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１５】本発明の第２の実施形態に係わる半導体記憶装置を示す断面図。
【図１６】図５に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第２の実施形態に係わる半導体記憶装置を示す断面図。
【図２２】図２１に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２４】図２３に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２５】図４に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２６】図２５に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２７】図２６に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２８】図２７に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２９】図２８に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３０】図２９に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３１】図３０に続く、本発明の第３の実施形態に係わる半導体記憶装置を示す断面図。
【図３２】図３１に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３３】図３２に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３４】図３３に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３５】図３４に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３６】本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３７】図３６に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３８】図３７に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３９】図３８に続く、本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４０】本発明の第５の実施形態に係わる半導体記憶装置を示す断面図。
【図４１】本発明の第５の実施形態に係わる他の半導体記憶装置を示す断面図。
【図４２】従来技術による半導体記憶装置の製造工程を示す断面図。
【図４３】図４２に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図４４】図４３に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図４５】図４４に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図４６】図４５に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図４７】図４６に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図４８】図４７に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図４９】図４８に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図５０】図４９に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【符号の説明】
１１…半導体基板、
１２…第１の絶縁膜、
１３…第１の電極材、
１３ａ、１３ｂ、１３ｃ、４１、４２…第１の導電層、
１４…第２の絶縁膜、
１５…素子分離絶縁膜、
１６、１６ａ、１６ｂ、１９、２０、２３、２５…レジスト、
１７…第３の絶縁膜、
１８…第２の電極材、
１８ａ、１８ｂ、１８ｃ…第２の導電層、
２１、２４…Ｎ+型のソース／ドレイン拡散層、
２２…第４の絶縁膜、
２２ａ…埋め込み絶縁膜、
２２ｂ…側壁絶縁膜、
２６…Ｐ+型のソース／ドレイン拡散層、
２７ａ、２７ｂ、２７ｃ、２７ｄ…サリサイド膜、
２８…メモリトランジスタ、
２９、３０…周辺トランジスタ、
３１…開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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