(57)【特許請求の範囲】
【請求項１】
基準クロック信号の周波数に相関のある周波数の出力信号を発生する周波数シンセサイザであって、
前記出力信号の周期を等分割した位相差を有するクロック信号群を発生する可変発振手段と、
周波数設定データに従い第１の位相選択制御信号と第２の位相選択制御信号とを発生する制御手段と、
前記第１の位相選択制御信号に従い、前記クロック信号群から隣接位相の２つのクロック信号を選択する主位相選択手段と、
前記第２の位相選択制御信号に従い、前記主位相選択手段によって選択される２つのクロック信号から前記２つのクロック信号を含み前記２つのクロック信号間の位相を有する１つのクロック信号を生成し、比較クロック信号として出力する副位相選択手段と、
前記基準クロック信号と前記比較クロック信号との位相を比較する位相比較手段と、
前記位相比較手段の出力に従い前記可変発振手段の発振周波数を制御する周波数制御手段とを具備し、
前記周波数設定データに従い前記比較クロックの位相を周期的に変えることで前記可変発振手段から出力されるクロック信号群の発振周波数を変化させることを特徴とする周波数シンセサイザ。
【請求項２】
基準クロック信号の周波数に相関のある周波数の出力信号を発生する周波数変換方法であって、
前記出力信号の周期を等分割した位相差を有するクロック信号群を発生する可変発振工程と、
周波数設定データに従い第１の位相選択制御信号と第２の位相選択制御信号とを発生する制御工程と、
前記第１の位相選択制御信号に従い、前記クロック信号群から隣接位相の２つのクロック信号を選択する主位相選択工程と、
前記第２の位相選択制御信号に従い、前記主位相選択工程において選択された２つのクロック信号から前記２つのクロック信号を含み前記２つのクロック信号間の位相を有する１つのクロック信号を生成し、比較クロック信号として出力する副位相選択工程と、
前記基準クロック信号と前記比較クロック信号との位相を比較する位相比較工程と、
前記位相比較工程における比較結果に従い前記可変発振工程の発振周波数を制御する周波数制御工程とを具備し、
前記周波数設定データに従い前記比較クロック信号の位相を周期的に変えることで前記可変発振工程の発振周波数を変化させることを特徴とする周波数変換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数シンセサイザ、周波数変換方法、画像形成装置、及び画像形成方法に関し、特に、カラーレーザ印画エンジンの画素位置合わせに使用される入力基準クロック信号に対して係数倍周波数のクロック信号を出力可能な周波数変換処理及びその周波数変換処理を用いた画像形成処理に関する。
【０００２】
【従来の技術】
（従来の周波数シンセサイザ）
従来の周波数シンセサイザを、カラーレーザ印画エンジンの画素位置合わせに適用する場合の例を図１９に基づいて説明する。
【０００３】
カラーレーザ印画エンジンとして、例えば、６００ｄｐｉ機の場合、約８０００画素サイズにおいて１６画素程度の画サイズ誤差が発生するため、約±0.2%(2000ppm)の画素周波数制御範囲が必要である。
【０００４】
また、１／８画素程度の画サイズ誤差に抑えるためには、約15ppm精度の高精度な画素周波数制御が必要になる。
【０００５】
図１９は、従来の周波数シンセサイザの構成例を示す。
【０００６】
周波数ｆｒの基準クロック信号Ｋｒは分周数Ｎｒの固定分周回路（Ｎｒ）１２に入力され、基準信号Ｒとして位相比較回路（ＰＤ）１４に入力される。
【０００７】
一方、制御信号発生回路（Δ）１６から出力される駆動制御信号によって周波数が変化するする可変発振回路（ＶＣＯ）１７の周波数ｆｖの出力信号Ｋｖは、可変分周回路（Ｎｖ）１３に入力され分周数Ｎｖされた比較信号Ｖを出力し位相比較回路１４に入力される。分周数Ｎｖは、分周数設定データ（ＤＦ）によって可変できる。
【０００８】
位相比較回路１４は、比較信号Ｖが基準信号Ｒより遅れた時(進んだ時)発生するアップパルスＵ(ダウンパルスＤ)をチャージポンプ回路１５に入力する。チャージポンプ回路１５では、アップパルスＵ及びダウンパルスＤから誤差電圧を発生して制御信号発生回路１６に入力し、比較信号Ｖが基準信号Ｒに対して位相が合うように出力制御される。
【０００９】
以上説明した周波数シンセサイザでは、下式の関係が成り立つ。
【００１０】
ｆv＝(Ｎv／Ｎr)×ｆr          …（１）
このようにして基準クロック周波数ｆｒに対して、係数倍された周波数ｆｖのクロック信号Ｋｖを出力することができる。
【００１１】
周波数シンセサイザは、周波数可変範囲と周波数設定精度で規定される。
今、下記条件を考える。
ａ）周波数可変範囲   ：±2000ppm程度
ｂ）周波数設定精度  ：15ppm程度
１／２^16＝１／65536＝15.25ppm           …（２）
(65536)／(65536-128)＝＋1953ppm          …（３）
(65536-256)／(65536-128)＝−1957ppm      …（４）
（２）〜（４）式より、可変分周回路１３は１例として、以下のように設計可能な周波数シンセサイザを実現できる。
【００１２】
カウンタビット数      ：１６ビット
分周数設定データＤＦ  ：8ビット
分周数範囲            ：65280〜65408〜65536
【００１３】
【発明が解決しようとする課題】
（課題１）
以上説明した周波数シンセサイザは、周波数設定精度を上げる場合、可変分周回路１３の分周数を大きくする必要がある。これは出力信号Ｋｖの周波数チェック間隔が大きくなることを意味し、周波数設定精度の向上に呼応して可変発振回路１７は、数万クロックに渡って発振周波数を安定に保持できる構成が必要となる。
【００１４】
しかし、数万クロックに渡って周波数安定を維持できる可変発振回路１７は、従来の汎用ＬＳＩプロセスのみでは容易に実現できず、安価に作製することができない。
【００１５】
また、従来の周波数シンセサイザをカラーレーザ印画エンジンに搭載した場合、システムＬＳＩとして構成する画素変調回路２５（後述する図１０参照）には安定な動作が保証されない。
【００１６】
（課題２）
また、周波数設定精度の向上に呼応して、発振周波数を安定に保持するためには、可変発振回路１７のみならず、ＬＳＩでは実現できない大容量のコンデンサを使用したチャージポンプ回路１５によってアタック／リカバリ能力を犠牲にしても、発振出力信号を安定に制御しておく必要がある。
【００１７】
しかし、チャージポンプ回路１５によって発振出力信号を安定に制御しておくために、アタック／リカバリ能力を犠牲にした場合、迅速な出力周波数切換えを行うことができず、応用範囲が限定されていた。
【００１８】
そこで、本発明の目的は、高精度な画素単位の周波数制御、および、安価な構成によるＬＳＩ化が可能な周波数シンセサイザ、及び周波数変換方法を提供することにある。
【００１９】
また、本発明の他の目的は、４ドラム等のカラーレーザ印画エンジンにおいて各色の画サイズ合わせを簡単にかつ確実に行うことが可能な画像形成装置、及び画像形成方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は、基準クロック信号の周波数に相関のある周波数の出力信号を発生する周波数シンセサイザであって、前記出力信号の周期を等分割した位相差を有するクロック信号群を発生する可変発振手段と、周波数設定データに従い第１の位相選択制御信号と第２の位相選択制御信号とを発生する制御手段と、前記第１の位相選択制御信号に従い、前記クロック信号群から隣接位相の２つのクロック信号を選択する主位相選択手段と、前記第２の位相選択制御信号に従い、前記主位相選択手段によって選択される２つのクロック信号から前記２つのクロック信号を含み前記２つのクロック信号間の位相を有する１つのクロック信号を生成し、比較クロック信号として出力する副位相選択手段と、前記基準クロック信号と前記比較クロック信号との位相を比較する位相比較手段と、前記位相比較手段の出力に従い前記可変発振手段の発振周波数を制御する周波数制御手段とを具備し、前記周波数設定データに従い前記比較クロックの位相を周期的に変えることで前記可変発振手段から出力されるクロック信号群の発振周波数を変化させることを特徴とする。
【００２１】
本発明は、基準クロック信号の周波数に相関のある周波数の出力信号を発生する周波数変換方法であって、前記出力信号の周期を等分割した位相差を有するクロック信号群を発生する可変発振工程と、周波数設定データに従い第１の位相選択制御信号と第２の位相選択制御信号とを発生する制御工程と、前記第１の位相選択制御信号に従い、前記クロック信号群から隣接位相の２つのクロック信号を選択する主位相選択工程と、前記第２の位相選択制御信号に従い、前記主位相選択工程において選択された２つのクロック信号から前記２つのクロック信号を含み前記２つのクロック信号間の位相を有する１つのクロック信号を生成し、比較クロック信号として出力する副位相選択工程と、前記基準クロック信号と前記比較クロック信号との位相を比較する位相比較工程と、前記位相比較工程における比較結果に従い前記可変発振工程の発振周波数を制御する周波数制御工程とを具備し、前記周波数設定データに従い前記比較クロック信号の位相を周期的に変えることで前記可変発振工程の発振周波数を変化させることを特徴とする。
【００３１】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
【００３２】
［第１の例］
本発明の第１の実施の形態を、図１〜図９に基づいて説明する。
【００３３】
（周波数シンセサイザ）
本例では、周波数シンセサイザの構成例について説明する。
【００３４】
図１は、基準クロック信号周波数の係数倍周波数の出力信号を発生する周波数シンセサイザの構成例を示す。
【００３５】
図１に示す周波数シンセサイザは、出力信号の周期を略等分割の位相差を持つ多相のクロック信号群Ｋ０〜Ｋ７を発生する可変周波数発振回路（ＶＣＯ）６と、前記クロック信号群Ｋ０〜Ｋ７から第１の制御信号Ｓ１によって所望する隣接位相の２つのクロック信号対ＫＡ，ＫＢを選択して出力する主位相選択回路（ｃｏａｒｓｅ）５と、クロック信号対ＫＡ，ＫＢとこれらの位相差内のクロック位相から第２の制御信号Ｓ２で１つのクロック信号Ｋｖを選択して出力する副位相選択回路（ｆｉｎｅ）４と、前記クロック信号Ｋｖと周波数設定データＤＦとによって前記第１の制御信号Ｓ１及び第２の制御信号Ｓ２を発生する制御回路（ｃｏｎｔ）７と、前記クロック信号Ｋｖと基準クロック信号Ｋｒとが入力される位相比較回路（ＰＤ）１と、位相比較回路１の出力信号に基づいて前記可変周波数発振回路６を制御するチャージポンプ回路（ＣＰ）２および制御信号発生回路（Δ）３とを備えている。
【００３６】
次に、周波数シンセサイザの動作について説明する。
【００３７】
基準クロック信号Ｋｒは、そのまま一般的なアップパルスＵ及びダウンパルスＤを発生する位相比較回路１に入力される。もちろん、基準クロック信号Ｋｒは元クロック信号を便宜分周又は逓倍されたものでもよい。
【００３８】
位相比較回路１の出力パルスは、一般的なチャージポンプ回路２に入力され、誤差電圧を発生して同じく一般的な制御信号発生回路３に入力され、制御電圧Ｖｃを出力する。
【００３９】
制御電圧Ｖｃは、図２に示すような多相クロックの可変周波数発振回路６に入力され、多相クロック信号Ｋ０〜Ｋ７の発振周波数を制御する。多相クロック信号Ｋ０〜Ｋ７は、発振クロック周期を８等分したタイミングのクロック信号群である。この多相クロック信号Ｋ０〜Ｋ７は、主位相選択回路５に入力され、位相選択信号Ｓ１によって２つの主選択クロックＫＡ及びＫＢを出力する。
【００４０】
主選択クロックＫＡ及びＫＢは、副位相選択回路４に入力され、位相選択信号Ｓ２によって比較信号Ｋｖを出力する。比較信号Ｋｖは、位相比較回路１に入力されると共に、制御論理回路７にクロック信号として入力される。
【００４１】
制御論理回路７には、周波数設定データＤＦが入力されており、位相選択信号Ｓ１、Ｓ２を出力して主位相選択回路５及び副位相選択回路４を制御する。
【００４２】
（多相クロックの可変周波数発振回路）
図２は、多相クロックの可変周波数発振回路６の構成例を示す。
【００４３】
この可変周波数発振回路６には、各々同構成の差動遅延回路９ａ〜９ｄがリング状に結線されている。ただし、差動遅延回路９ｄの出力差動信号は、差動遅延回路９ａに入力するとき、正極／負極を互いに違えて結線することにより発振回路を構成している。
【００４４】
図３は、差動遅延回路９ａ〜９ｄのＣＭＯＳ回路構成例を示す。
【００４５】
駆動電圧ＶｄはMN1/G、MN3/Gに入力される。MN3のドレイン電流Ｉ１はソースカップルMN2、MN4の各ソースに接続される。MN2/G及びMN4/Gには正極信号Ｐｉ、負極信号Ｎｉが入力される。MN1/Dはゲート−ドレイン短絡MP1/D、MP2/G及びMP3/Gに入力されている。
【００４６】
電流Ｉ２を出力するMP2/D及びMP3/Dは、各々MN2/D及びMN4/Dに結線されると共に、ゲート−ドレイン短絡MN5/S及びMN6/Sが接続され、正極信号Ｐｏ及び負極信号Ｎｏを出力する。Ｉ２＝Ｉ１／２にしておくと、Ｐｏ及びＮｏの各遷移期間では電流Ｉ２によって充放電が行われる。電流Ｉ２は、駆動電圧Ｖｄにによって決定されるため、入出力遅延時間が制御できることになる。従って、各差動遅延回路９ａ〜９ｄの遅延時間は、発振周期Ｔｖの１／８となる。発振周波数ｆｖ（発振周期Ｔｖ）は、制御電圧Ｖｃを差動遅延回路９ａ〜９ｄの各制御電圧Ｖｄとすることによって制御できる。
【００４７】
差動遅延回路９ａ〜９ｄの各差動出力信号は差動バッファ８ａ〜８ｄを介して各々１／８周期ずつ位相の異なる多相クロック信号Ｋ０〜Ｋ７を出力できる。
【００４８】
以上説明した多相可変発振回路６は、ＣＭＯＳプロセスで容易にＬＳＩ内に構成できるものである。
【００４９】
（主位相選択回路）
図５は、多相クロック信号Ｋ０〜Ｋ７が入力される主位相選択回路５の出力信号ＫＡ及びＫＢは、位相選択信号Ｓ１によって８つの状態が存在する。ここでは、ＫＡ及びＫＢは、差動クロック信号とする。特徴としては、ＫＡ及びＫＢともに、２状態番号で出力クロックが変化せず、続く状態番号でクロック番号が２つ変化する。
【００５０】
また、位相選択信号Ｓ１によって、
状態０→状態７→状態０→状態７
の状態の順次動作が実現できる。
【００５１】
（副位相選択回路）
図４は、差動クロック信号ＫＡ及びＫＢが入力される副位相選択回路４の構成例を示す。
【００５２】
ＫＡ及びＫＢは、選択回路ＳＷａ〜ＳＷｈに入力される。各選択回路は、位相選択信号Ｓ２を構成するＳ２ａ〜Ｓ２ｈ各々入力されており、Ｌレベル（Ｈレベル）時、ＫＡ（ＫＢ）が選択される。
【００５３】
選択回路ＳＷａ〜ＳＷｈの各出力差動信号は、差動遅延回路１０ａ〜１０ｈに各々入力される。これら差動遅延回路１０ａ〜１０ｈは、例えば図３で説明した可変周波数発振回路６に使用した差動遅延回路と同一構成にしておく。
【００５４】
制御電圧ＶＣ２は、可変周波数発振回路６の制御電圧ＶＣ１と同じでよい。このため、新たに制御回路を設ける必要は無い。差動遅延回路１０ａ〜１０ｈの各々の差動出力端子は互いに接続されており、差動バッファ１１を介して比較クロック信号Ｋｖを出力する。
【００５５】
Ｋｖの状態は図６（ａ）及び（ｂ）に示すように、状態式で示されるA〜E、a〜eの10の状態があり、選択信号Ｓ２ａ〜Ｓ２ｈによって設定する。図６（ａ）がＫＢがＫＡより遅れている場合の状態であり、図６（ｂ）がＫＢがＫＡより進んでる場合の状態である。
【００５６】
図７（ａ）は、差動遅延回路１０ａ〜１０ｈの出力結線点の波形を差動信号一方で示したものである。
【００５７】
状態Ａ(ａ)では、最も位相の進んだ状態であり遷移領域(期間t0〜t2及び期間t4〜t6)で電流(8×I2)で充放電されている。しかし、寄生容量もおおよそ８倍になっているため、電圧上昇及び下降速度は可変発振回路６内の差動遅延回路出力信号のそれとほぼ等しく、遷移時間はクロック周期Ｔｖの１／４程度になる。
【００５８】
状態Ｂ(ｂ)では、期間t0〜t1及びt4〜t5では充放電電流が(7-1)×I2＝6×I2であり、それ以後スレッシュ電圧Vthを超えて電圧遷移が終了するまで充放電電流は8×I2である。
【００５９】
状態Ｃ(ｃ)では、期間t0〜t1及びt4〜t5では充放電電流が(6-2)×I2＝4×I2であり、それ以後、スレッシュ電圧Vthを超えて電圧遷移が終了するまで充放電電流は8×I2である。
【００６０】
状態Ｄ(ｄ)では、期間t0〜t1及びt4〜t5では充放電電流が(5-3)×I2＝2×I2であり、それ以後、スレッシュ電圧Vthを超えて電圧遷移が終了するまで充放電電流は8×I2である。
【００６１】
状態Ｅ(ｅ)は、最も位相の遅れた状態であり、遷移領域(期間t1〜t3及び期間t5〜t7)で電流(8×I2)で充放電され、状態Ａ(ａ)に比べて１／８Ｔｖ位相が遅れる。
【００６２】
以上の動作により、各状態の遷移領域における充放電波形は、図６（ａ）に示すようになり、状態Ａ〜Ｅ(ａ〜ｅ)は各々１／32Ｔｖづつ位相のずれた（位相等分割した）クロック信号を出力することができる。
【００６３】
図７（ｂ）は差動遅延回路１０ａ〜１０ｈの出力結線点の寄生容量が可変発振回路６よりレイアウト上で相対的に５０％程度大きくなった場合の各状態における動作波形を示す。
【００６４】
このような場合でも、位相等分割動作は満足され確実に以上説明した動作が実現できることがわかる。差動遅延回路の遅延時間を0.5ns以下で安定に動作させることは難しく、クロック周波数が２００ＭＨｚを超えると可変周波数発振回路６で８を超える多相クロック信号を出力することは容易に実現できない。
【００６５】
以上説明した副位相選択回路は、可変周波数発振回路６で実現できなかった微細クロック位相を論理的な補間処理で容易に実現することができる。
【００６６】
（プリスケーラ動作）
次に、プリスケーラ動作について説明する。
【００６７】
以上説明したように、選択信号S1及びS2を制御することによって比較信号の位相を1/32周期づつ高精度に位相変化させることができる。
【００６８】
図８（ａ）（ｂ）は、位相遅れシーケンスを示す。
【００６９】
図８（ａ)は主位相選択回路５及び副位相選択回路４の状態を示し、図８（ｂ）は比較クロック信号Ｋｖの位相変化を示す。
【００７０】
図９（ａ）（ｂ）は、位相進みシーケンスを示す。
【００７１】
図９（ａ）は主位相選択回路５及び副位相選択回路４の状態を示し、図９（ｂ）は比較クロック信号Ｋｖの位相変化を示す。
【００７２】
Ｎ１クロック期間で１周期だけ位相を遅らせたとき、出力クロックＣＫの周波数は、下式に示すように、基準クロック信号周波数ｆｒより周波数が高くなる。
【００７３】
ｆck＝ｆｒ×Ｎ１／(Ｎ１−１)          …（５）
Ｎ１クロック期間で１周期だけ位相を進めたとき、出力クロックＣＫの周波数は、下式に示すように、基準クロック信号周波数ｆｒより周波数が低くなる。
【００７４】
ｆck＝ｆｒ×Ｎ１／(Ｎ１＋１)          …（６）
Ｎ２クロック期間で1/32周期だけ位相を遅らせたとき、出力クロックＣＫの周波数は、下式に示すように、基準クロック信号周波数ｆｒより周波数が高くなる。
【００７５】
ｆck＝ｆｒ×Ｎ２／(Ｎ２−1/32)        …（７）
Ｎ２クロック期間で1/32周期だけ位相を進めたとき、出力クロックＣＫの周波数は、下式に示すように、基準クロック信号周波数ｆｒより周波数が低くなる。
【００７６】
ｆck＝ｆｒ×Ｎ２／(Ｎ２−1/32)        …（８）
さて、周波数シンセサイザの仕様を従来例と同じく以下のように設定する。
【００７７】
（ａ）周波数可変範囲   ：±2000ppm程度
（ｂ）周波数設定精度   ：15ppm程度
最大周波数遷移を示す（５）、（６）式より期間Ｎ１を512クロック周期にすると、＜最大周波数可変範囲：±2000ppm程度＞が実現でき、
最小周波数遷移を示す（７）、（８）式より期間Ｎ２を2048(４×Ｎ１)クロック周期にすると、＜周波数設定精度：15ppm程度＞が実現できる。
【００７８】
すなわち、2048クロック周期期間で−128/32(４回転)〜−1/32，0，＋1/32〜＋128/32(４回転)クロック周期の位相制御を周波数設定データＤＦで行えば出力クロック周波数を所望に変化させることができる。正負は、位相変化制御シーケンスを逆に行えば実現できる。
【００７９】
チャージポンプ回路２の動作を安定させ周波数安定度を確保するためには、各条件における位相制御期間Ｎ２内における1/32周期の位相制御間隔をできる限り等間隔に分散せせるのが望ましい。
【００８０】
図８および図９は、各位相制御間隔を等間隔にしたものであり、位相変化速度が一定すなわち周波数が一定であり、チャージポンプ電圧を一定にできることを意味する。
【００８１】
［変形例］
次に、上述した周波数シンセサイザの変形例について説明する。
【００８２】
ここでは、図１に示した周波数シンセサイザにおいて、以下の回路を設けたことに特徴がある。
【００８３】
すなわち、クロック信号群Ｋ０〜Ｋ７から第３の制御信号によって１つのクロック信号Ｋｖを選択して出力する位相選択回路と、クロック信号Ｋｖと周波数設定データＤＦとによって第３の制御信号を発生する制御論理回路とを設ける。
【００８４】
位相選択回路は、主位相選択回路５および副位相選択回路４に代用され、制御論理回路は、制御論理回路７に代用されるものである。
【００８５】
また、他の変形例として、クロック信号群Ｋ０〜Ｋ７及びクロック対ＫＡ，ＫＢの中から、関連するクロック信号と周波数設定データとによって第１及び第２又は第３の制御信号を発生する制御論理回路を設けてもよい。
【００８６】
［第２の例］
次に、本発明の第２の実施の形態を、図１０〜図１６に基づいて説明する。
【００８７】
本例では、前述した第１の例で示した周波数シンセサイザを、画像形成装置としての４ドラム／２ビーム方式のレーザ印画エンジンに搭載した例について説明する。
【００８８】
（画像書込み部）
図１０において、レーザチップ２３は、レーザーダイオードａ，ｂを有する２ビームタイプのものであり、各バック光を受光するフォトダイオードｃから構成されている。
【００８９】
各レーザダイオードを発光制御する駆動電流Ｉｄ１，Ｉｄ２は、ＬＤドライバ２４より供給される。フォトダイオードｃからの発光量を検出したモニター電流ＩｍはＬＤドライバ２４に入力され、レーザーダイオードａ，ｂの発光量のＡＰＣ（オートパワーコントロール）を行う。
【００９０】
レーザチップ２３は、２つのレーザ発光点間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子特性上できない。このため、図１１に示すように、格子線で示される画素領域に対して、レーザ走査方向に例えば１６画素離れた位置に２つのビームが発生するように斜め配置しておく。
【００９１】
レーザーチップ２３から発生した変調レーザービームは、モータ軸に固定されて図中矢印方向への回転するポリゴンミラー１８によって偏光され、感光ドラム２０上に変調レーザービームを走査する。ｆ−θレンズ１９は、偏光された変調レーザビームを感光ドラム２０上に線速度一定に集光するためのものである。
【００９２】
感光ドラム２０及び印画トナーを予め所定の静電帯電しておくと、感光ドラム２０上における照射光量に応じて印画トナーの付着量が変わる為中間調画像の印画が可能になる。ＢＤミラー２１は、感光ドラム２０と機械的に位置関係が固定されており、ＢＤミラー２１からの反射レーザビームは受光ダイオード２２に入力され、感光ドラム２０上の情報書き込み開始位置を検出するために使用される。受光ダイオード２２の出力は水平同期信号発生回路２７に入力されて水平同期信号ＢＤを発生する。
【００９３】
ＢＤ信号は画素変調回路２５に入力される。画素変調回路２５は水平同期信号ＢＤに同期した画素クロックまたはその係数倍クロックを発生する。この画素クロックをもとに画素データを読み取るためのリードクロックＲＫ１、ＲＫ２を画素データ発生部２６に入力する。画素データ発生部２６は画素変調回路２５に対して、画素データＤ１，Ｄ２及び各々のライトクロックＷＫ１、ＷＫ２を出力する。入力された画素データをもとに所望のレーザ光量変調を可能にする画素変調信号ＯＮ１、ＯＮ２をＬＤドライバ２４に出力する。
【００９４】
（画素変調回路の対応）
以上説明した４ドラム／２ビームレーザ印画エンジンは、従来の１ドラム／１ビームレーザ印画エンジンに比べて画素変調規模が８倍になるため、ＬＳＩ化が必要になる。さらに、４ドラムのレーザ印画エンジンは、各色毎に図１０の画像書込み部があるため最低３項目に関して画素合わせをしなければならない。
【００９５】
各画像書込み部におけるＢＤ信号のタイミング誤差による画像の位置ズレ補正である。これは画素変調回路２５において絶対画素位置設定データＲＧにより画素クロックの位相(遅延)制御で1/32画素程度には電気的には実現できる。
【００９６】
２ビームレーザチップ２３は、前述したように角度の浅い斜め配置のため取り付け角度誤差、変動によって図示するようにビーム間隔が変動し画素位置補正が必要になる。これも画素変調回路２５において相対画素位置設定データＲＰによって画素クロックの位相(遅延)制御によって1/32画素程度には電気的には実現できる。
【００９７】
レーザチップ２３、ポリゴンミラー１８、f−θレンズ１９、感光ドラム２０までの光学的機械精度バラツキによる画像サイズの誤差を補正する必要がある。これは、画素クロック周波数を変化させるための周波数シンセサイザを画素変調回路に搭載して画素周波数設定データＤＦによって実現する。このため、図１０の画像書込み部における画素変調回路には、画素位置合わせ用の画素位置設定データＤＳが入力されている。
【００９８】
（４ドラム／２ビーム対応の画素変調ＬＳＩ）
図１２は、前述した周波数シンセサイザを搭載する４ドラム／２ビーム方式のレーザ印画エンジン（図１０参照）用の画素変調回路２５をＬＳＩ化したＬＳＩシステムの構成例である。
【００９９】
画素クロックを発生させるＰＬＬ回路３１は、図１に示した周波数シンセサイザによって構成される。
【０１００】
図１２において、基準クロックＣＫは、周波数シンセサイザとしても機能するＰＬＬ回路３１に入力され、画素クロック周波数の４倍の各々１／８周期位相がずれた(１／３２画素ずれた)８相クロックバスＫを出力する。画素位置設定データＤＳは、ＰＬＬ回路３１に入力されている。
【０１０１】
画素位置設定データＤＳにおける画素周波数設定データＤＦを使用する。ＰＬＬ回路３１の８相クロック発生する可変周波数発振回路（ＶＣＯ）回路６の制御電流Ｉｖ０が出力される。水平同期信号ＢＤは、ＢＤ遅延回路２９に入力され、画素位置設定データＤＳによってＢＤ信号を遅延制御される。
【０１０２】
ＢＤ遅延回路２９は、制御電流Ｉｖ０が入力されており、ＰＬＬ回路３１内の可変周波数発振回路６に使用している可変遅延回路と同等の遅延回路が縦続に接続された構成が含まれており、各遅延回路の接続点からは互いに１／３２画素タイミングがずれたＢＤ信号が発生している。
【０１０３】
ここでは、画素位置設定データＤＳのうちのドラム間の絶対画素位置設定データＲＧの微調整ビットが使用されて所望のＢＤ信号に遅延制御してドラム間画素位置合わせを１／３２画素まで微調整できる。
【０１０４】
出力ＢＤ信号は、水平同期信号分離回路３０に入力され、図１３に示すように、先行レーザ用の水平同期信号ＨＤ１と、後行レーザ用の用水平同期信号ＨＤ２とに分離される。
【０１０５】
水平同期信号ＨＤ１、ＨＤ２は、各々同期クロックジェネレータ３２ａ，３２ｂにＰＬＬ回路３１出力の８相クロックバスＫと共に入力される。各同期クロックジェネレータは、入力ＨＤ信号に同期した同期クロック信号ＳＣＫ１，ＳＣＫ２を出力する。各クロックの同期精度は１／３２画素である。
【０１０６】
１ドラム／１ビーム機における同期精度は１／８画素程度で十分であったが、４ドラム／２ビーム機の場合、色ずれは直ちに色モワレや色調を変化させるため同期クロックジェネレータ特性に対する要求は高くなる。
【０１０７】
カラーレーザ印画エンジンの場合、画像の階調再現は重要であるため、一般にＰＷＭ画素変調が用いられる。また、デジタル画像処理に柔軟に対応するため、図１５（ｂ）に示すように、画素(Ｔｏ)３２分割によって変調を行う。
【０１０８】
しかしながら、１ビーム当たり３２ビットの画素データは膨大であり、実現不能である。このため、画素データＤ１、Ｄ２は６ビットデータとして書込みクロックＷＫ１、ＷＫ２と共に３２ビット展開のデータデコーダ３４ａ，３４ｂに入力する。データデコーダ３４ａ，３４ｂは、例えば６４アドレス／３２ビットのＳＲＡＭであり、格納データはユーザが前もって所望値に設定しておく。
【０１０９】
データデコーダ３４ａ，３４ｂの出力の３２ビットデータを、図１４に示すように、シリアル変換するわけである。例えば、画素周波数が２５ＭＨｚ(４０ｎｓ)であったとすると、変調精度は１.２５ｎｓと非常に高精度な信号処理が要求される。画素周波数は更に上昇される傾向にある。同期クロックジェネレータ３２ａ，３２ｂの出力の同期クロックＳＣＫ１，ＳＣＫ２及びＨＲＢ１，ＨＲＢ２は各々タイムベース回路３３ａ，３３ｂに入力される。
【０１１０】
タイムベース回路３３ｂには、ＰＬＬ回路３１におけるＶＣＯ回路６に使用されている可変遅延回路と同等の可変遅延回路が縦続に接続された構成が含まれており、各々の接続点に各々１／３２画素ずれた画素クロックが発生しており、入力される画素位置設定データＤＳの中の相対画素位置設定データＲＰによってビーム間隔を高精度に調整できる。さらに、タイムベース回路３３ａ，３３ｂでは、ドラム間画素位置合わせにおける粗調のために、絶対画素位置設定データＲＧの上位ビットが使用される。
【０１１１】
図１４は、タイムベース回路３３ａ、３３ｂの出力信号バスＫ１、Ｋ２の内容を示す。
【０１１２】
ＤＫ０，ＤＫ１は、データデコーダ３４ａ，３４ｂにおけるＳＲＡＭの読出しタイミングを用クロックとして使用される。Ｋ０〜Ｋ３は(３２⇒８)ビットデータ変換回路３５ａ、３５ｂに入力され、図１５（ａ）で示す８ビットデータＤＶに変換される。図１４で示すクロック遅延時間はＴｄをＢＤ遅延回路２０で行われる分を含んで表すと、設定データＲＧ、ＲＰを各５ビットとすると下式で示される。
【０１１３】
Td1＝Td(0)＋RG(4:0)×(To/32)
Td2＝Td(0)＋RG(4:0)×(To/32)＋RP(4:0)×(To/32)
の式から理解できるように、画素データＤＶ１，ＤＶ２の位相は１／３２画素の精度で位相制御できこのタイミングで最終的にデータ変調すれば所望の画素変調が実現できる。(３２⇒８)ビットデータ変換回路３５ａ，３５ｂの各８ビットデータＤＶ１、ＤＶ２は変調回路３６ａ，３６ｂに同期クロックＳＫ１、ＳＫ２と共に入力される。
【０１１４】
変調回路３６ａ，３６ｂには、ＰＬＬ回路３１におけるＶＣＯ回路６に使用されている可変遅延回路と同等の可変遅延回路を縦続に接続したディレーチェーン回路が含まれており、ＤＬＬ制御によって各々の遅延量が１／３２画素になるように制御された８相クロックが発生する構成になっており、図１５（ｂ）で示す３２ビットシリアル変調信号ＯＮ１Ａ，ＯＮ２Ａを可能にしている。
【０１１５】
３２ビットシリアル変調信号ＯＮ１Ａ，ＯＮ２Ａはパルス幅追加回路３７ａ，３７ｂに入力する。レーザダイオードは、電流を供給しても発光原理に起因して直ちに発光せず遅延して発光し電流を遮断すると比較すると直ちに消光する。
【０１１６】
図１６（ａ）（ｂ）は、そのパルス幅追加回路３７ａ，３７ｂの動作を示す。
【０１１７】
図１６（ａ）に示す画素変調駆動電流がレーザに供給されたとき、図１６（ｂ）のように発光期間減少する(細る)。Ｐ２のように、狭パルスであると発光しなくなり、正常な発光制御が実現できない。
【０１１８】
これを解決するため、図１６（ｃ）のように、各画素変調パルスに所定期間パルス幅を追加すると、図１６（ｄ）のように、所望の発光パルスが得られる。パルス幅追加回路３７ａ，３７ｂには、変調回路３６ａ，３６ｂに使用されている可変遅延回路と同等の可変遅延回路が含まれており、変調回路３６ａ，３６ｂにおける制御電流Ｉｖ１、Ｉｖ２が各々入力されている。
【０１１９】
これにより、係数電流を発生させてパルス幅追加すると共に、＜1/100画素の高精度制御を安定に実現している。パルス幅追加回路３７ａ，３７ｂの出力の画素変調信号ＯＮ１Ｂ，ＯＮ２Ｂは出力ドライバ３８ａ，３８ｂに入力され、画素変調信号ＯＮ１，ＯＮ２をＬＤドライバ２４に出力する。
【０１２０】
画素変調パルス信号のパルス幅精度は、＜１ｎｓの高精度を要求されるため、小信号差動出力タイプが使用される。
【０１２１】
以上説明した画素変調回路は、ＣＭＯＳのＬＳＩプロセスで実現可能であり、高集積化が期待できるものである。
【０１２２】
［第３の例］
次に、本発明の第３の実施の形態を、図１７および図１８に基づいて説明する。
【０１２３】
本例では、前述した第２の例に示した画像形成装置としてのレーザ印画エンジンにおける運用例について説明する。
【０１２４】
レーザー印画エンジンは、近年特に、カラー化の要望が強いが、一般的にはＹｅ、Ｃｙ、Ｍｇ、Ｂｋの４色トナーを用いた印画プロセスは白黒に比べてそのままでは４倍の印画時間を要してしまう。このため、使用される感光ドラム２０を各色に設けた４ドラム化と、レーザも一挙に２ライン書き込みできる２ビーム化を併用する印画エンジンで対応することになる。
【０１２５】
図１７は、前述した4ドラムのレーザ印画エンジンの概略構成を示す。
【０１２６】
感光ドラム２０ａ〜２０ｄがインラインに配置されて４色毎の専用になり、印画紙２８に順次各色トナーが転写されてカラー画像が再生される。各感光ドラム２０ａ〜２０ｄには、前述した図１１で示した静電潜像を形成するためのレーザビーム光量による画像書込み部が設けられる。
【０１２７】
そして、本例では、前述した第２の例で示したレーザ印画エンジン（図１０参照）において、画像サイズを所定画素数の間隔で検出する画像サイズ検出部と、所定画素数を係数分割した画素数周期で前述した周波数シンセサイザ（図１参照）の主位相選択回路５および副位相選択回路４を周期的に制御するようにしたことを特徴とするものである。
【０１２８】
（レーザ印画エンジンにおける運用方法）
以下、レーザ印画エンジンにおける具体的な運用方法について説明する。
各ドラムの画サイズ誤差は主に機構的誤差変動で発生する。このため一度画サイズ誤差を補正しても、環境変動、印画枚数によって再び誤差が発生するため再度補正する必要がある。このため画サイズ制御は自動制御しなければならない。
【０１２９】
このため、４ドラムのカラーレーザ印画エンジンでは、所定印画枚数毎に例えば図１８に示すような画サイズ測定用のパッチパターンを印画する。レーザ走査の始点を代表する位置ＰＡとレーザ走査の終点を代表する位置ＰＢにパッチパターンを書く。
【０１３０】
もし、所望の画サイズであると、位置ＰＡ及びＰＢで濃度検出した信号は図１８（ａ）のように、互いに同じ間隔のパルス信号になる。
【０１３１】
もし、画サイズが小さいと、図１８（ｂ）のように、ＰＢにおけるパルス間隔が短くなる。
【０１３２】
また、画サイズが大きいと、図１８（ｃ）のように、ＰＢにおけるパルス間隔が長くなる。これにより画サイズ誤差を１／８画素で検出できる。位置ＰＡと位置ＰＢの距離は画素数で表すことができる。
【０１３３】
印画エンジンにおいては、周波数で考えるより全て画素を単位として考えるのが望ましい。
【０１３４】
この場合の本発明の周波数シンセサイザの運用方法について、下記する条件例で説明する。
【０１３５】
画サイズ検出間隔（ＰＢ−ＰＡ）  ；Ｎ＝8000画素
最大画サイズ設定範囲            ；ΔＳ＝±16画素
画サイズ設定精度（ＰＢにおいて）；Δｓ＝1/8画素
画素クロック位相制御精度        ；Δθ＝1/(４×32)画素
位相回転分散周期Ｔｘは、最小値として下式で決定される。構成を簡単にするためにはＴｘを最小にするのが望ましい。
【０１３６】
Ｔｘ＝Ｎ／(Δｓ／Δθ)＝500画素
周波数シンセサイザの周波数制御は期間Ｔｘ単位で行えばよい。例えば、１／８画素だけ画サイズを小さくする場合、期間Ｔｘにおいて位相遅れ動作を１回すればよい。１／８画素だけ画サイズを大きくする場合、期間Ｔｘにおいて位相進み動作を１回すればよい。
【０１３７】
また、16画素だけ画サイズ小さくする場合、期間Ｔｘにおいてつまり期間Ｔｘおいて位相遅れ動作を分散して128回行えばよい(１位相回転)。16画素だけ画サイズ大きくする場合、期間Ｔｘにおいてつまり期間Ｔｘおいて位相進み動作を分散して128回行えばよい(１位相回転)。機種によって画サイズ検出間隔が変わった場合、このＴｘ値を分散周期データＤＩＣとして用意して周波数設定データＤＦとともに制御論理回路７に入力すればよい。
【０１３８】
以上説明した画サイズ設定動作の周波数設定データＤＦ(８ビット)と画サイズ補正との関係を下記の表１に示す。
【０１３９】
【表１】
0004289771.tif 000002
【０１４０】
以上説明した画素位置合わせ動作は、従来の周波数演算方式の周波数シンセサイザにおいては、複雑な計数値のカウンタを多数準備する必要がありデジタル的画素位置補正動作が実現できない。
【０１４１】
本発明の周波数シンセサイザにおいては、目標出力周波数を決定する位相比較動作が出力信号周期毎に行うことができ、これにより、可変発振回路６、チャージポンプ回路２等のＰＬＬ構成回路ブロックが一般的なＰＬＬ構成回路をそのまま使用できる。
【０１４２】
なお、本発明は、複数の機器（例えば、ホストコンピュータ、インターフェース機器、リーダ、プリンタなど）から構成されるシステムに適用しても、１つの機器（例えば、ＰＤＡ（個人情報管理）機器のような小型の画像処理機器、複写機、ファクシミリ装置）からなる装置に適用してもよい。
【０１４３】
また、本発明は、システム或いは装置にプログラムを供給することによって達成される場合にも適用できることはいうまでもない。そして、本発明を達成するためのソフトウェアによって表されるプログラムを格納した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、本発明の効果を享受することが可能となる。
【０１４４】
この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【０１４５】
プログラムコードを供給するための記憶媒体としては、例えば、フロッピディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード（ＩＣメモリカード）、ＲＯＭ（マスクＲＯＭ、フラッシュＥＥＰＲＯＭなど）などを用いることができる。
【０１４６】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【０１４７】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【０１４８】
【発明の効果】
以上説明したように、本発明によれば、基準クロック信号の周波数に対して係数倍の周波数を有する出力信号の周期を略等分割した位相差を有するクロック信号群を発生し、第１の制御信号に基づいて前記クロック信号群から所望とする隣接位相の２つのクロック信号対を選択して出力し、第２制御信号に基づいて前記クロック信号対と該クロック信号対の位相差内のクロック位相とから１つのクロック信号を選択して出力し、前記選択された１つのクロック信号と周波数設定データとに基づいて前記第１の制御信号および第２の制御信号を発生し、前記選択した１つのクロック信号と前記基準クロック信号とを入力して該基準クロック信号に対する該クロック信号の位相差を示す位相差信号を出力し、前記出力した位相差信号に基づいて前記発生したクロック信号群を制御するようにしたので、目標の出力信号の周波数を制御する位相比較動作を出力信号の周期毎に行うことができると共に、この位相比較動作は目標の周波数設定精度に無関係であり、これにより、既存のＰＬＬの可変発振回路、チャージポンプ回路を用いて、高精度な周波数シンセサイザ機能を含むＬＳＩシステムの構築を、容易にかつ安価に行うことが可能となる。
【０１４９】
また、本発明によれば、周波数シンセサイザをレーザ印画エンジンに組み込んだ場合、印画用の画像データの画像サイズを所定画素数の間隔で検出し、該所定画素数を係数分割した画素数周期で周波数シンセサイザの主位相選択回路および副位相選択回路を周期的に制御するようにしたので、各色の画サイズを画素周波数を制御して正確に一致させることができ、これにより、例えば、4ドラムのカラー印画エンジンにおいて、各色の画サイズ合わせを簡単にかつ確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である、周波数シンセサイザの構成例を示すブロック図である。
【図２】可変周波数発振回路の構成例を示すブロック図である。
【図３】差動遅延回路の構成例を示す回路図である。
【図４】副位相選択回路の構成例を示すブロック図である。
【図５】主位相選択回路の動作を示す説明図である。
【図６】図５の動作を示す説明図である。
【図７】図５の動作を示す波形図である。
【図８】プリスケーラ動作の第１の状態を示す説明図である。
【図９】プリスケーラ動作の第２の状態を示す説明図である。
【図１０】本発明の第２の実施の形態である、周波数シンセサイザを有するレーザ印画エンジンの構成例を示すブロック図である。
【図１１】２ビームレーザのビーム配置を示す説明図である。
【図１２】４ドラム／２ビーム機用の画素変調ＬＳＩを示すブロック図である。
【図１３】水平同期信号分離回路を説明するタイミングチャートである。
【図１４】タイムベース回路の動作を説明するタイミングチャートである。
【図１５】画素変調方法を説明するタイミングチャートである。
【図１６】パルス幅追加回路の動作を説明するタイミングチャートである。
【図１７】本発明の第３の実施の形態である、４ドラムのレーザ印画エンジンの配列状態を示す斜視図である。
【図１８】画サイズ誤差検出パッチパターンを示す説明図である。
【図１９】従来の周波数シンセサイザを示すブロック図である。
【符号の説明】
１  位相比較回路
２  チャージポンプ回路
３  制御信号発生回路
４  副位相選択回路
５  主位相選択回路
６  可変周波数発振回路
７  制御論理回路
８a〜８d  差動バッファ
９a〜９d  差動遅延回路
10a〜10h  差動遅延回路
Swa〜SWh  差動信号選択回路
11  差動バッファ
12  固定分周回路
13  可変分周回路
14  位相比較回路
15  チャージポンプ回路
16  制御信号発生回路
17  可変発振回路
18  ポリゴンミラー
19  ｆ−θレンズ
21  感光ドラム  21  BDミラー
22  フォトディテクタ
23  レーザチップ
24  ＬＤドライバ
25  画素変調回路
26  画素データ発生部
27  水平同期信号発生回路
28  印画紙
29  ＢＤ遅延回路
30  水平同期信号分離回路
31  ＰＬＬ回路（周波数シンセサイザ）
32  同期クロックジェネレータ
33  タイムベース回路
34  データデコーダ
35  32⇒８ビットシリアル変換回路
36  変調回路
37  パルス幅追加回路
38  小信号差動出力ドライバ
【図１】
0004289771.tif 000003
【図２】
0004289771.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004289771.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0004289771.tif 000017
【図１６】
0004289771.tif 000018
【図１７】
0004289771.tif 000019
【図１８】
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【図１９】
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