(57)【特許請求の範囲】
【請求項１】
ミリ波帯の第１、第２伝送線路（５、７）間に、接地との間にスイッチング素子としての電界効果トランジスタ（１、１’、２００）を設けてなるミリ波帯半導体スイッチ回路において、
給電線路（１７）に接続される複数の櫛歯状のゲート電極（１３、１４、１５）と、
上記複数のゲート電極を所定の間隔をおいて交互に挟む１以上の第１電極（２、３）と複数の第２電極（８、９、１０）と、
上記１以上の第１電極を、該第１電極の長手方向の両端においてそれぞれ接続する第１、第２の第１電極接続配線（４、６）と、
隣り合う第２電極をエアーブリッジ（１１、１２）により接続する第２電極接続配線と、
上記第２電極接続配線により接続される第２電極であって接続方向の両端に位置する２つの第２電極を接地する第１、第２接地配線とを備え、
上記第１の第１電極接続配線に第１伝送線路を接続し、上記第２の第１電極接続配線に第２伝送線路を接続したことを特徴とするミリ波帯半導体スイッチ回路。
【請求項２】
請求項１に記載のミリ波帯半導体スイッチ回路において、
第１電極を複数有しているミリ波帯半導体スイッチ回路。
【請求項３】
請求項１又は２に記載のミリ波帯半導体スイッチ回路において、
第１電極がドレイン電極であり、第２電極がソース電極であるミリ波帯半導体スイッチ回路。
【請求項４】
請求項１又は２に記載のミリ波帯半導体スイッチ回路において、
第１電極がソース電極であり、第２電極がドレイン電極であるミリ波帯半導体スイッチ回路。
【請求項５】
請求項１乃至請求項４の何れか１つに記載のミリ波帯半導体スイッチ回路において、
上記第１、第２接地配線が、バイアホール（１８、１９、３４、３６、５４、５６）を介して接地するミリ波帯半導体スイッチ回路。
【請求項６】
請求項１乃至請求項４の何れか１つに記載のミリ波帯半導体スイッチ回路において、
上記第１、第２接地配線が、接地平板（１５０、１５１、１６０、１６１）に接続されているミリ波帯半導体スイッチ回路。
【請求項７】
請求項１乃至請求項６の何れか１つに記載のミリ波帯半導体スイッチ回路において、
第１電極接続配線と第２電極接続配線を所定のインダクタンス成分を有する共振回路（２０１、２０２、３０１、３０２）により接続してなるミリ波帯半導体スイッチ回路。
【請求項８】
ミリ波帯の第１、第２伝送線路間に、接地との間にスイッチング素子としての電界効果トランジスタ（６０）を設けてなるミリ波帯半導体スイッチ回路において、
給電線路（７５）に接続される複数の櫛歯状のゲート電極（７１、７２、７３、７４）と、
上記複数のゲート電極を所定の間隙を持って交互に挟む複数の第１電極（６５、６６、６７）と１以上の第２電極（６１、６２）と、
上記複数の第１電極の各々を直接接地する接地配線（６８、６９、７０）と、
上記１以上の第２電極を、該第２電極の長手方向の両側においてそれぞれ接続する第１、第２の電極接続配線（６３、６４）と、を備え、
上記第１の電極接続配線に上記第１電送線路を接続し、上記第２の電極接続配線に上記第２電送線路を接続する、ことを特徴とするミリ波帯半導体スイッチ回路。
【請求項９】
請求項８に記載のミリ波帯半導体スイッチ回路において、
上記第２電極を複数有しているミリ波帯半導体スイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ミリ波帯で使用される半導体スイッチ回路に関する。
【０００２】
【従来の技術】
マイクロ波、ミリ波帯の通信、レーダー等に使用する通信、受信、あるいは送受信モジュールには、送受信信号を切り換えるスイッチ用素子として一般に電界効果トランジスタ（ Field Effect Transistor : 以下、ＦＥＴと表す）が使用される。
【０００３】
図１７は、従来のＦＥＴ６００を１入力１出力（ SPST : Single-Pole-Single-Throw ）スイッチとして用いる半導体スイッチ回路の構成図である。図１７の（ａ）は、ＦＥＴ６００の正面図であり、（ｂ）は、ＦＥＴ６００のＸ−Ｘ’断面図である。ドレイン電極引き出し線路６０１とドレイン電極６０２は、ソース電極６０５及びゲート電極６１２を跨ぐ導電性のエアーブリッジ６１７により接続されている。ドレイン電極６０２とドレイン電極６０３は、ソース電極６０６及びゲート電極６１３，６１４を跨ぐ導電性のエアーブリッジ６１６により接続されている。ドレイン電極６０３とドレイン電極引き出し線路６０４は、ソース電極６０７及びゲート電極６１５を跨ぐ導電性のエアーブリッジ６１９により接続されている。ソース電極６０５，６０６，６０７は、ソース電極引き出し線路６０８を介してバイアホール６０９に接続される。上記ソース電極とドレイン電極との間には、ゲート電極給電線路６１６に接続されるゲート電極６１２，６１３，６１４及び６１５が櫛状に設けられている。ドレイン電極引き出し線路６０１は、ＭＭＩＣを構成する伝送線路６１０に接続されている。ドレイン電極引き出し線路６０４は、同じくＭＭＩＣを構成する伝送線路６１１に接続されている。
【０００４】
【発明が解決しようとする課題】
図１８は、ＦＥＴ６００の等価回路である。ＦＥＴ６００の前後段に設けられるインダクタンス６２３，６２４は、図１７に示すＦＥＴ６００の形状に付随するインダクタンス成分Ｌであり、インダクタンス６２５は、図１７に示すソース電極６０５，６０６，６０７の左側に設けたバイアホール６０７のインダクタンス成分Ｌｓである。
【０００５】
スイッチの切り換えは、ＦＥＴ６００のゲート電極（ゲート電極給電線路６１６）に与える電圧（以下、ゲート電圧Ｖｇ）を制御して行う。ＦＥＴ６００は、ゲート電圧Ｖｇの値を所定のしきい値以下、例えば、約０Ｖに設定した時にオンとなり、伝送線路６１０と接地導体６２２を接続する。この場合、伝送線路６１１には信号が流れない。
【０００６】
他方、ＦＥＴ６００は、ゲート電圧Ｖｇの値を上記所定のしきい値電圧より大きくした時にオフとなり、伝送線路６１０から接地導体６２２への信号の流れを遮断して、伝送線路６１０から伝送線路６１１に信号を流す。
【０００７】
図１９は、ＦＥＴ６００がオンしている時の等価回路である。抵抗６２６は、オン抵抗Ｒonである。点Ｂから見たＦＥＴのインピーダンスＺonは、Ｚon＝Ｒon＋ｊ２πｆ（２Ｌ＋Ｌｓ）と表される。上記関係式より理解されるように、回路に入力されるＲＦ信号の周波数ｆが大きくなると、インピーダンスＺonは大きくなる。インピーダンスＺonが大きくなると、抵抗分割の作用により、伝送線路６１０から接地導体６２２に全て流れるべき信号の一部が伝送線路６１１にも流れてしまい、スイッチ特性が劣化（高損失化、低アイソレーション化）する。
【０００８】
図２０は、ＦＥＴ６００がオフしている場合の等価回路である。容量６２７は、オフ容量Ｃoffである。点Ｂから見たＦＥＴ６００のインピーダンスＺoffは、Ｚoff＝−ｊ／２πｆＣoff＋ｊ２πｆ（２Ｌ＋Ｌｓ）＝−ｊ［１−４π2ｆ2Ｃoff／（２Ｌ＋Ｌｓ）］／（２πｆＣoff）で表される。上記構成において、ＲＦ信号の周波数ｆの値が大きくなると、インピーダンスＺoffが小さくなる。インピーダンスＺoffが小さくなると、抵抗分割の作用により伝送線路６１０から伝送線路６１１に全て流れるべき信号の一部が接地導体６２２にも流れてしまい、スイッチ特性が劣化（高損失化、低アイソレーション化）する。
【０００９】
図２１は、周波数ｆ＝７５ＧＨｚのＲＦ信号が流れる場合に図１９及び図２０の点Ｂから見たインピーダンスＺon及びＺoffを黒丸により表すスミスチャートである。上述したように、オン時におけるインピーダンスＺon及びオフ時におけるＺoffの値は、ＲＦ信号の周波数ｆに比例した値を取る。高い周波数（ミリ波帯）のＲＦ信号に対するスイッチ特性を向上するには、インダクタンス６２３，６２４，６２５の値、即ち、ＦＥＴの形状に付随するインダクタンス成分Ｌ及びバイアホールのインダクタンス成分Ｌｓを小さく抑えることが要求される。
【００１０】
本発明は、ＦＥＴの形状等に起因するインダクタンス成分（Ｌ，Ｌｓ）を小さく抑え、特に、高い周波数（ミリ波帯）のＲＦ信号に対して良好なスイッチ特性（低損失、高アイソレーション）を示す電界効果トランジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に記載のミリ波帯半導体スイッチ回路は、ミリ波帯の第１、第２伝送線路（５、７）間に、接地との間にスイッチング素子としての電界効果トランジスタ（１、１’、２００）を設けてなるミリ波帯半導体スイッチ回路において、給電線路（１７）に接続される複数の櫛歯状のゲート電極（１３、１４、１５）と、上記複数のゲート電極を所定の間隔をおいて交互に挟む１以上の第１電極（２、３）と複数の第２電極（８、９、１０）と、上記１以上の第１電極を、該第１電極の長手方向の両端においてそれぞれ接続する第１、第２の第１電極接続配線（４、６）と、隣り合う第２電極をエアーブリッジ（１１、１２）により接続する第２電極接続配線と、上記第２電極接続配線により接続される第２電極であって接続方向の両端に位置する２つの第２電極を接地する第１、第２接地配線とを備え、上記第１の第１電極接続配線に第１伝送線路を接続し、上記第２の第１電極接続配線に第２伝送線路を接続したことを特徴とする。
【００１２】
請求項２に記載のミリ波帯半導体スイッチ回路は、ミリ波帯の第１、第２伝送線路（４１、４３）間に、接地との間にスイッチング素子としての電界効果トランジスタ（３０、３０’、３００）を設けてなるミリ波帯半導体スイッチ回路において、給電線路（４８）に接続される複数の櫛歯状のゲート電極（４４、４５、４６、４７）と、上記複数のゲート電極を所定の間隔をおいて交互に挟む１以上の第１電極（３１、３２）と複数の第２電極（３７、３８、３９）と、上記１以上の第１電極を、該第１電極の長手方向の両端においてそれぞれ接続する第１、第２の第１電極接続配線（３３、３５）と、隣り合う第２電極をエアーブリッジ（５０、５１）により接続する第２電極接続配線と、上記第１の第１電極接続配線に接続される第１接地配線と、第２の第１電極接続配線に接続される第２接地配線とを備え、上記第２電極接続配線により接続される第２電極であって接続方向の両端に位置する２つの電極に第１、第２伝送線路を接続したことを特徴とする。
【００１３】
請求項３に記載のミリ波帯半導体スイッチ回路は、請求項１又は２に記載のミリ波帯半導体スイッチ回路において、第１電極を複数有していることを特徴とする。
【００１４】
請求項４に記載のミリ波帯半導体スイッチ回路は、請求項１乃至請求項２の何れかに記載のミリ波帯半導体スイッチ回路において、第１電極がドレイン電極であり、第２電極がソース電極であることを特徴とする。
【００１５】
請求項５に記載のミリ波帯半導体スイッチ回路は、請求項１乃至請求項３の何れかに記載のミリ波帯半導体スイッチ回路において、第１電極がソース電極であり、第２電極がドレイン電極であることを特徴とする。
【００１６】
請求項６に記載のミリ波帯半導体スイッチ回路は、請求項１乃至請求項５の何れかに記載のミリ波帯半導体スイッチ回路において、上記第１、第２接地配線が、バイアホール（１８、１９、３４、３６、５４、５６）を介して接地することを特徴とする。
【００１７】
請求項７に記載のミリ波帯半導体スイッチ回路は、請求項１乃至請求項５の何れかに記載のミリ波帯半導体スイッチ回路において、上記第１、第２接地配線が、接地平板（１５０、１５１、１６０、１６１）に接続されていることを特徴とする。
【００１８】
請求項８に記載のミリ波帯半導体スイッチ回路は、請求項１乃至請求項７の何れかに記載のミリ波帯半導体スイッチ回路において、第１電極接続配線と第２電極接続配線を所定のインダクタンス成分を有する共振回路（２０１、２０２、３０１、３０２）により接続してなることを特徴とする。
【００１９】
請求項９に記載のミリ波帯半導体スイッチ回路は、ミリ波帯の第１、第２伝送線路間に、接地との間にスイッチング素子としての電界効果トランジスタ（６０）を設けてなるミリ波帯半導体スイッチ回路において、給電線路（７５）に接続される複数の櫛歯状のゲート電極（７１、７２、７３、７４）と、上記複数のゲート電極を所定の間隙を持って交互に挟む複数の第１電極（６５、６６、６７）と１以上の第２電極（６１、６２）と、上記複数の第１電極の各々を直接接地する接地配線（６８、６９、７０）と、上記１以上の第２電極を、該第２電極の長手方向の両側においてそれぞれ接続する第１、第２の電極接続配線（６３、６４）と、を備え、上記第１の電極接続配線に上記第１電送線路を接続し、上記第２の電極接続配線に上記第２電送線路を接続する、ことを特徴とする。
【００２０】
請求項１０に記載のミリ波帯半導体スイッチ回路は、請求項９に記載のミリ波帯半導体スイッチ回路において、上記第２電極を複数有していることを特徴とする。
【００２１】
【発明の実施の形態】
（１）実施の形態１
実施の形態１に係るＦＥＴ１は、１入力１出力の半導体スイッチとして機能する。当該ＦＥＴ１は、給電線路に櫛状に接続されたゲート電極を有するＦＥＴであって、ソース電極同士をエアーブリッジにより接続し、更に、上記並列に接続されるＦＥＴの両端に位置する２つのソース電極に、それぞれ１個以上のバイアホールを接続することを特徴とする。
上記構成を採用することで、各ソース電極からバイアホールまでの距離の短縮を図り、オン又はオフ時に該バイアホールにより付加されるインダクタンス成分を低減することができる。これにより、オン時におけるインピーダンスＺonの増加、及び、オフ時におけるＺoffの減少を抑制してスイッチ特性を向上する。
【００２２】
図１は、接地層を有する半導体基板（図示せず）上に形成されるＦＥＴ１の構成を示す図である。図１の（ａ）は、ＦＥＴ１の正面図であり、（ｂ）は、ＦＥＴ１のＡ−Ａ’断面図である。ドレイン電極２及び３は、櫛状に延びるゲート電極１３，１４，１５，１６に平行な向きに引き出され、両端に設けられるドレイン電極引き出し線路４及び６に接続される。上記ゲート電極１３，１４，１５，１６は、ゲート電極給電線路１７に接続されている。なお、ドレイン電極引き出し線路４とゲート電極給電線路１７との交差部２０ａ，２０ｂは、絶縁体により絶縁されている。
【００２３】
図１の（ｂ）に示すように、ソース電極８とソース電極９は、ゲート電極１３，１４及びドレイン電極２を跨ぐ導電性のエアーブリッジ１１により接続されている。また、ソース電極９とソース電極１０は、ゲート電極１５，１６及びドレイン電極３を跨ぐ導電性のエアーブリッジ１２により接続されている。ソース電極８は、図示しない半導体基板の接地層に直接接続されるバイアホール１８に接続されている。ソース電極１０は、図示しない半導体基板の接地層に直接接続されるバイアホール１９に接続されている。
なお、ソース電極８及び１０に接続されるバイアホールの数は、各々１個以上が好ましい。
【００２４】
図２は、上記ＦＥＴ１をＭＭＩＣ内で１入力１出力スイッチとして用いた場合であって、所定のゲート電圧Ｖｇを印加してＦＥＴ１をオンした場合の等価回路を示す図である。インダクタンス２１，２２は、ＦＥＴ１の形状に付随するインダクタンス成分Ｌ’である。インダクタンス２３，２４は、バイアホール１８，１９のインダクタンス成分Ｌｓである。抵抗２５は、ＦＥＴ１のソース・ドレイン間抵抗Ｒonである。Ｒonが数Ωの場合、点ａから見たＦＥＴ１のインピーダンスＺonは、近似的に次の「数１」により表される。
【数１】
0004245726.tif 000002
上記「数１」において、インダクタンス成分Ｌ’は、スイッチ素子１の形状に付随するインダクタンス成分であり、インダクタンス成分Ｌｓsumは、２以上設けられるバイアホールのインダクタンス成分Ｌｓの合計を表す。
【００２５】
図２に示す等価回路において、並列に接続されるインダクタンス成分Ｌｓ（インダクタンス２３，２４）の数は、ソース電極に接続されるバイアホールの数に比例する。ここで、伝送線路に垂直な向きに、片側に１つだけバイアホールを設けた場合のインダクタンス成分をＬｓ0とし、両端のソース電極８，１０に接続されるバイアホールの数をｎとすると、伝送線路に垂直な向きに両側に各１個以上接続されるバイアホールのインダクタンス成分Ｌｓの合計Ｌｓsumは、次の「数２」に示す関係を満たす。
【数２】
0004245726.tif 000003
【００２６】
上記「数１」に示すように、図２の点ａから見たインピーダンスＺonは、入力されるＲＦ信号の周波数ｆの増加に伴い増加する。インピーダンスＺonが増加すると、抵抗分割の作用により伝送線路５に流れるＲＦ信号が完全に接地導体２６，２７へと流れず、一部のＲＦ信号が伝送線路７に流れてしまうといった問題が生じる。しかし、両端に位置するソース電極に各１個以上のバイアホールを接続する構成を採用することで、上記「数２」に示すようにバイアホールのインダクタンス成分Ｌｓsumの値を半分以下に減少することができる。
これにより、ＲＦ信号の高周波化に伴うインピーダンスＺonの増加を大幅に抑えることが可能となり、ＦＥＴ１のオン時のスイッチ特性の大幅な向上（低損失化及び高アイソレーション化）を図ることができる。
【００２７】
図３は、ＦＥＴ１をＭＭＩＣに使用した場合であって、ゲート電極給電線路１７へ供給する電圧をＦＥＴ１のドレイン電流遮断電圧（ピンチオフ電圧：以下、Ｖp）よりも低い値に切り換え、ＦＥＴ１をオフに切り換えた場合の等価回路を示す図である。図中、ＦＥＴ１のソース・ドレイン間容量をＣoffと表す。点ａからみたＦＥＴ１のインピーダンスＺoffは、次の「数３」により表される。
【数３】
0004245726.tif 000004
【００２８】
上記「数３」に示すように、点ａから見たインピーダンスＺoffは、入力されるＲＦ信号の周波数の増加に伴い減少する。しかし、上記「数２」に示すように、ソース電極に２以上のバイアホールを接続する構成を採用することで、バイアホールによるインダクタンス成分Ｌｓsumの値を１／２以下の値に減少することができる。これにより、高周波信号の入力時におけるインピーダンスＺoffの減少を抑制することができ、ＦＥＴ１のオフ時におけるスイッチ特性の大幅な向上（低損失化及び高アイソレーション化）を図ることができる。
【００２９】
図４は、周波数ｆ＝７５ＧＨｚのＲＦ信号が流れる場合に図２及び図３に示す点ａからみたインピーダンスＺon及びＺoffを表すスミスチャートである。図中、両端のソース電極の片側（例えばソース電極８だけ）に１つだけバイアホール（例えばバイアホール１８だけ）を備えた場合におけるインピーダンスＺon’及びＺoff’を点線で示し、ソース電極８にバイアホール１８を接続すると共に、ソース電極１０にバイアホール１９を接続した場合におけるインピーダンスＺon及びＺoffを実線で示す。
図示するように、両端に位置する各ソース電極にバイアホールを備えることで、インピーダンスＺonの増加を効率的に抑制すると共に、インピーダンスＺoffの減少を効率的に抑制できることが確認される。
【００３０】
なお、図１に示すように、伝送線路を伝わるＲＦ信号の進行方向に対して垂直な向きに、バイアホール１８及び１９を左右対称に配置することで、ＲＦ信号とバイアホールとのカップリング容量が左右対象となり、ＲＦ特性が安定するといった効果を得ることができる。
【００３１】
ＦＥＴ１は、伝送線路５及び７を同一線状に接続し、バイヤホール１８，１９を伝送線路に対して直交する向きに２個対称に設ける形状を採用する。当該構成を採用することで、半導体スイッチとしての設計の便を図ることができる。
以下、上記構成のＦＥＴ１を採用して３分配スイッチを単一の半導体基板上に作成する場合について考察する。上述したようにＦＥＴ１では、接続する２つの伝送線路５及び７を同一直線上に形成する。このため、図５に示すように、１つの伝送線路を信号の入力方向に設け、更に、残りの２つの伝送線路を信号の入力方向に対して９０度及び２７０度の方向に設け、信号の入力端子から各スイッチまでの距離を等しくすることができる。当該構成を採用することで、低損失でかつ等損失の３分配スイッチを形成することができる。
【００３２】
なお、上記ＦＥＴ１のように、バイアホール１８及び１９を用いる代わりに、図６に示すＦＥＴ１’のように、基板表面に接地平板１５０，１５１を設ける構成を採用してもよい。図６に示すように、ＦＥＴ１’では、ソース電極８には、接地平板１５０を接続する。ソース電極１０には、接地平板１５１を接続する。ＦＥＴ１’のオン時におけるインピーダンスＺon、及び、オフ時におけるインピーダンスＺoffは、上記ＦＥＴ１と同様の数式（「数１」〜「数３」を参照）により表されるため、ここでの説明は省く。
【００３３】
（２）実施の形態１の変形例１
図７は、上記ＦＥＴ１の変形例であるＦＥＴ３０の構成を示す図である。図７の（ａ）は、ＦＥＴ３０の正面図であり、（ｂ）は、Ｂ−Ｂ’断面図である。上記ＦＥＴ３０とＦＥＴ１の相違点は、ＦＥＴ１ではソース電極にバイアホールが接続されているのに対し、ＦＥＴ３０ではドレイン電極にバイアホールが接続されている点である。
上記構成を採用することで、ＦＥＴ３０では、伝送線路４１及び４３が同一直線上に設けられ、当該伝送線路４１，４３と直交する向きに２つのバイアホール３４，３６が設けられる。
【００３４】
ドレイン電極３１，３２の図中左端は、ドレイン電極引き出し線路３３を介してバイアホール３４に接続される。ドレイン電極３１，３２の図中右端は、ドレイン電極引き出し線路３５を介してバイアホール３６に接続される。ソース電極３７とソース電極３８は、ゲート電極４４，４５及びドレイン電極３１を跨ぐ導電性のエアーブリッジ５０により接続される。ソース電極３８とソース電極３９は、ゲート電極４６，４７及びドレイン電極３２を跨ぐ導電性のエアーブリッジ５１により接続されている。ソース電極３７，３９は、それぞれドレイン電極引き出し線路４０，４２に接続されている。ゲート電極４４，４５，４６，４７は、ゲート電極給電線路４８に櫛状に接続されている。ゲート電極給電線路４８とドレイン電極引き出し線路３３ａ，３３ｂとの交差部４９ａ，４９ｂは、絶縁層を介して絶縁されている。
上記構成のＦＥＴ３０のオン時におけるインピーダンスＺon、及び、オフ時におけるインピーダンスＺoffは、上記ＦＥＴ１と同様の数式（「数１」〜「数３」を参照）で表されるため、ここでの説明は省く。
【００３５】
なお、上記バイアホール３４，３６の代わりに、表面に接地平板を設ける構成を採用してもよい。図８は、上記ＦＥＴ３０の変形例であるＦＥＴ３０’の構成を示す図である。当該ＦＥＴ３０’では、バイアホール３４，３６のかわりに接地平板１６０，１６１を備える。接地平板１６０は、ドレイン電極引き出し線路３３ａ，３３ｂに接続される。接地平板１６１は、ドレイン電極引き出し線路３５ａ，３５ｂに接続される。なお、上記構成のＦＥＴ３０’のオン時におけるインピーダンスＺon、及び、オフ時におけるインピーダンスＺoffは、上記ＦＥＴ１と同様の数式（「数１」〜「数３」を参照）で表されるため、ここでの説明は省く。
【００３６】
（３）実施の形態２
実施の形態２に係るＦＥＴ６０は、各ソース電極に該ソース電極を直接接地するバイアホールを備えることを特徴とする。当該構成を採用することで、オン又はオフ時にインピーダンスＺon又はＺoffおけるバイアホールのインダクタンス成分Ｌｓを一層低減する。これにより、スイッチ特性の大幅な向上（低損失化及び高アイソレーション化）を図る。
【００３７】
図９は、実施の形態２に係るＦＥＴ６０の構成を示す図である。各ソース電極６５，６６，６７は、該ソース電極を図示しない半導体基板の接地層に直接接続するバイアホール６８，６９，７０を備える。ドレイン電極６１，６２の図中右端は、ドレイン電極引き出し線路６３に接続される。ドレイン電極６１，６２の図中左端は、ドレイン電極引き出し線路６４に接続される。ソース・ドレイン電極間に配置されるゲート電極７１，７２，７３，７４は、ゲート電極給電線路７５に接続される。ゲート電極給電線路７５とドレイン電極引き出し線路６４との交差部７６ａ，７６ｂは、絶縁体により絶縁されている。
【００３８】
上記構成を採用することで、上記実施の形態１に係るＦＥＴ１に比べ、ソース電極とバイアホール間の距離を短縮してインダクタンス成分Ｌｓsumの一層の低減を図ることができる。
【００３９】
（４）実施の形態２の変形例１
図１０は、実施の形態２の変形例１に係るＦＥＴ８０の構成を示す図である。図１０の（ａ）は、ＦＥＴ８０の正面図であり、（ｂ）は、ＦＥＴ８０のＣ−Ｃ’断面図である。各ソース電極８６，８７，８８は、半導体基板の接地層に接続されるバイアホール８９，９０，９１を備える。ドレイン電極引き出し線路８３とドレイン電極８１は、ソース電極８６とゲート電極９２を跨ぐ導電体であるエアーブリッジ９７により接続される。ドレイン電極８１とドレイン電極８２は、ゲート電極９３，９４及びソース電極８７を跨ぐ導電性のエアーブリッジ９８により接続される。ドレイン電極８２とドレイン電極８３は、ゲート電極９５及びソース電極８８を跨ぐ導電性のエアーブリッジ９９により接続される。櫛状に延びるゲート電極９２，９３，９４，９５は、ゲート電極給電線路９６に接続されている。
上記構成のＦＥＴ８０では、ゲート電極給電線路９６がソース及びドレインの何れの電極とも交差しないため、構成の簡単化を図ることができる。
【００４０】
上記構成を採用することで、上記ＦＥＴ１，ＦＥＴ１’，ＦＥＴ３０，ＦＥＴ３０’に比べ、ソース電極とバイアホール間の距離をさらに短縮してインダクタンス成分Ｌｓsumの一層の低減を図ることができる。即ち、上記構成において、ドレイン電極引き出し線路８３から見たインピーダンスＺonを低減し、かつ、オフ状態のインピーダンスＺoffを増加することができる。これにより、スイッチ特性を向上することができる。
【００４１】
（５）実施の形態２の変形例２
図１１は、実施の形態２の変形例２であるＦＥＴ１００の構成を示す図である。各ソース電極１０４，１０５，１０６は、基板裏面の接地導体に接続されるバイアホールを備える。ドレイン電極１０１，１０２は、ソース電極１０４，１０５，１０６と交差しないように、図中右端部において、ドレイン電極引き出し線路１０３に接続される。
【００４２】
上記構成を採用することで、上記図１０を用いて説明したＦＥＴ８０と同様にソース電極とバイアホール間のインダクタンス成分Ｌｓsumの一層の低減を図ることができる。即ち、上記構成を採用することで、オン時におけるインピーダンスＺonの増加を抑制すると共に、オフ時のインピーダンスＺoffの減少を抑制することができる。これにより、スイッチ特性を向上することができる。
【００４３】
（６）実施の形態３
図１２は、実施の形態３に係るＦＥＴ２００の構成を示す図である。当該ＦＥＴ２００は、図１に示したＦＥＴ１に、共振線路２０１，２０２を追加したものである。共振線路２０１は、インダクタンス成分Ｌｃを持ち、バイアホール１８と伝送線路７を接続する。共振線路２０２は、上記共振線路２０１と同じインダクタンス成分Ｌｃを持ち、バイアホール１９と伝送線路７を接続する。
【００４４】
図１３は、ＦＥＴ２００をＭＭＩＣ内で１入力１出力スイッチとして使用し、所定のゲート電圧Ｖｇを印加してＦＥＴ２００をオンした場合の等価回路を示す図である。インダクタンス２１，２２は、ＦＥＴ２００の形状に付随するインダクタンス成分Ｌ’である。インダクタンス２３，２４は、バイアホール１８，１９のインダクタンス成分Ｌｓである。抵抗２５は、ＦＥＴ２００のソース・ドレイン間抵抗Ｒonである。Ｒonが数オームの場合、点ｐから見たＦＥＴ２００のインピーダンスＺonは、次の「数４」により表される。
【数４】
0004245726.tif 000005
上記「数４」より、ＲＦ信号の周波数ｆが増加すると、インピーダンスＺonが増加することがわかる。
【００４５】
また、図１４は、ＦＥＴ２００をＭＭＩＣに使用した場合であって、ゲート電極給電線路１７へ供給する電圧をＦＥＴ２００のドレイン電流遮断電圧（ピンチオフ電圧：以下、Ｖp）よりも低い値に切り換え、ＦＥＴ２００をオフに切り換えた場合の等価回路を示す図である。図中、ＦＥＴ２００のソース・ドレイン間容量をＣoffと表す。点ａからみたＦＥＴ２００のインピーダンスＺoffは、次の「数５」により表される。
【数５】
0004245726.tif 000006
【００４６】
ここで、Ｌ’≪Ｌｃの場合、次の「数６」を満足するインダクタンス成分Ｌｃの共振線路２０１，２０２を採用すれば、インピーダンスＺoff≒∞となり、周波数ｆのＲＦ信号に対して当該ＦＥＴ２００を、ほぼ開放端と同様にみなすことが可能となり、理想的なスイッチ特性（高アイソレーション）を得ることができる。
【数６】
0004245726.tif 000007
【００４７】
図１５は、周波数ｆ＝７５ＧＨｚのＲＦ信号が流れる場合に図１３及び図１４の点Ｂから見たインピーダンスＺon及びＺoffを表すスミスチャートである。図示するように、ＦＥＴ２００では、ＦＥＴ１に比べてインピーダンスＺonの値を更に低減できると共に、インピーダンスＺoffの値を無限大にまで増加することができる。これにより、オフ時におけるスイッチ特性が向上する。
【００４８】
（７）実施例３の変形例
図１６は、実施例３の変形例であるＦＥＴ３００の構成図である。当該ＦＥＴ３００は、図７に示したＦＥＴ３０のバイアホール５４と伝送線路４３をインダクタンス成分Ｌｃを持つ共振線路３０１により接続すると共に、バイアホール５６と伝送線路４３を上記共振線路３０１と同じインダクタンス成分Ｌｃを持つ共振線路３０２により接続したことを特徴とする。
なお、当該ＦＥＴ３００のオン時におけるインピーダンスＺon、及び、オフ時におけるインピーダンスＺoffは、上記図１２に示したＦＥＴ２００と同様の数式（「数４」〜「数６」）で表されるため、ここでの説明は省く。
【００４９】
【発明の効果】
請求項１に記載のミリ波帯半導体スイッチ回路は、エアーブリッジで接続されている複数の第２電極を第１、第２伝送線路に交差して並列に設けられる２つの第１、第２接地配線を備えることによって、等価回路上でインダクタンス成分を並列接続する回路を実現し、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【００５０】
請求項２に記載のミリ波帯半導体スイッチ回路は、１以上の第１電極の長手方向の両側に、第１、第２伝送線路に交差して並列に設けられる２つの第１、第２接地配線を備えることによって、等価回路上でインダクタンス成分を並列接続する回路を実現し、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【００５１】
請求項３に記載のミリ波帯半導体スイッチ回路は、複数の第１電極を有している、上記請求項１又は２に記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【００５２】
請求項４に記載のミリ波帯半導体スイッチ回路は、第１電極がドレイン電極であり、第２電極がソース電極である上記請求項１又は２に記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【００５３】
請求項５に記載のミリ波帯半導体スイッチ回路は、第１電極がソース電極であり、第２電極がドレイン電極である上記請求項１乃至請求項３の何れかに記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【００５４】
請求項６に記載のミリ波帯半導体スイッチ回路は、第１、第２接地配線がバイアホールである請求項１乃至請求項５の何れかに記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【００５５】
請求項７に記載のミリ波帯半導体スイッチ回路は、第１、第２接地配線が接地平板である請求項１乃至請求項５の何れかに記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【００５６】
請求項８に記載のミリ波帯半導体スイッチ回路は、請求項１乃至請求項７の何れかに記載のミリ波帯半導体スイッチ回路であって、共振回路を用いることによって、更に、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【００５７】
請求項９に記載のミリ波帯半導体スイッチ回路は、伝送線路に並列に並ぶように設けられる、各々直接接地されている複数の第１電極を備えることによって、等価回路上でインダクタンス成分を並列接続する回路を実現し、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【００５８】
請求項１０に記載のミリ波帯半導体スイッチ回路は、複数の第１電極を有している上記請求項９に記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【図面の簡単な説明】
【図１】  実施の形態１に係るＦＥＴの構成図である。
【図２】  ＦＥＴのオン時における等価回路図である。
【図３】  ＦＥＴのオフ時における等価回路図である。
【図４】  スミスチャートである。
【図５】  ＦＥＴを用いた１入力３出力回路の構成図である。
【図６】  実施の形態２に係るＦＥＴの構成図である。
【図７】  変形例に係るＦＥＴの構成図である。
【図８】  変形例に係るＦＥＴの構成図である。
【図９】  変形例に係るＦＥＴの構成図である。
【図１０】  変形例に係るＦＥＴの構成図である。
【図１１】  変形例に係るＦＥＴの構成図である。
【図１２】  実施の形態３に係るＦＥＴの構成図である。
【図１３】  オン時における等価回路図である。
【図１４】  オフ時における等価回路図である。
【図１５】  スミスチャートである。
【図１６】  実施の形態３の変形例のＦＥＴの構成図である。
【図１７】  従来のＦＥＴの構成図である。
【図１８】  図１７に示す従来のＦＥＴの等価回路図である。
【図１９】  オン時におけるＦＥＴの等価回路図である。
【図２０】  オフ時におけるＦＥＴの等価回路図である。
【図２１】  スミスチャートである。
【符号の説明】
１，１’，１”，３０，３０’，３０”，６０，６００  電界効果トランジスタ、２，３，６１，６２，８１，８２，１０１，１０２，６０２，６０３  ドレイン電極、４，６，６３，６４，８３，８４，１０３，６０１，６０４  ドレイン電極引き出し線路、５，７，４１，４２，６１０，６１１  伝送線路、８，９，１０，６５，６６，６７，８６，８７，８８，１０４，１０５，１０９  ソース電極、１１，１２，５０，５１，９７，９８，９９，６１７，６１８，６１９  エアーブリッジ、１３，１４，１５，１６，７１，７２，７３，７４，１１０，１１１，１１２，１１３，６１２，６１３，６１４，６１５  ゲート電極、１７，７５，９６，１１４，６１６  ゲート電極給電線路、１８，１９，６８，６９，７０，８９，９０，９１，１０７，１０８，１０９  バイアホール、２０，４９，７６  ドレイン電極とゲート電極の交差部、２１，２２，２３，２４，６２３，６２４，６２５  リアクタンス、２５，６２６  オン抵抗、６２７  オフ容量、２６，２７，６２２，６２５  接地導体、４０  ソース電極引き出し線路、１５０，１５１，１６０，１６１  接地平板、２０１，２０２，３０１，３０２  共振線路。
【図１】
0004245726.tif 000008
【図２】
0004245726.tif 000009
【図３】
0004245726.tif 000010
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004245726.tif 000015
【図９】
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【図１０】
0004245726.tif 000017
【図１１】
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【図１２】
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【図１３】
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【図１４】
0004245726.tif 000021
【図１５】
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【図１６】
0004245726.tif 000023
【図１７】
0004245726.tif 000024
【図１８】
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【図１９】
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【図２０】
0004245726.tif 000027
【図２１】
0004245726.tif 000028