(57)【特許請求の範囲】
【請求項１】
サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側に、この前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続して、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようにし、前記第３のスイッチング手段を複数個のスイッチングトランジスタを直列接続して構成したことを特徴とするコンパレータ。
【請求項２】
一対のコンパレータを差動接続してなる差動増幅器において、
各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側に、この前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続して、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようし、前記第３のスイッチング手段を複数個のスイッチングトランジスタを直列接続して構成したことを特徴とする差動増幅器。
【請求項３】
２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、
前段の差動増幅器は、一対のコンパレータを差動接続して構成し、
各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側に、この前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続して、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようにし、前記第３のスイッチング手段を複数個のスイッチングトランジスタを直列接続して構成したことを特徴とする２段増幅器。
【請求項４】
入力電圧信号と複数の異なる参照電圧信号とを複数のコンパレータでそれぞれ比較してディジタル信号に変換するように構成したアナログ／ディジタル変換器において、
各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側に、この前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続して、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようにし、前記第３のスイッチング手段を複数個のスイッチングトランジスタを直列接続して構成したことを特徴とするアナログ／ディジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンパレータ、差動増幅器、２段増幅器及びアナログ／ディジタル変換器に関するものである。
【０００２】
【従来の技術】
従来より、各種電子回路において入力電圧信号と参照電圧信号とを比較するコンパレータが広く使用されている。
【０００３】
このコンパレータとしては、図12に示す構造のものが知られている。すなわち、コンパレータ101は、サンプリングコンデンサ102の入力側に入力電圧信号Vinと参照電圧信号Vrefとを第１及び第２のスイッチ103,104を介して接続する一方、サンプリングコンデンサ102の出力側に、電源VCCとグランドGNDとの間に２個のトランジスタ105,106を接続して構成したインバータ回路107を接続し、このインバータ回路107の入出力端子間に第３のスイッチ108を介設している（たとえば、特許文献１参照）。
【０００４】
そして、コンパレータ101は、最初に第１及び第３のスイッチ103,108を接続状態とするとともに、第２のスイッチ104を切断状態としておくことで、サンプリングコンデンサ102の入力側に入力電圧信号Vinの電圧を印加するとともに、サンプリングコンデンサ102の出力側にインバータ回路107の閾値電圧を印加しておき、その後、第１及び第３のスイッチ103,108を切断状態とするとともに、第２のスイッチ104を接続状態とすることで、サンプリングコンデンサ102の入力側に参照電圧信号Vrefの電圧を印加する。
【０００５】
その際に、入力電圧信号Vinの電圧の方が参照電圧信号Vrefよりも高い場合には、サンプリングコンデンサ102の出力側の電圧がインバータ回路107の閾値電圧よりも低くなり、インバータ回路107によってＨレベルの信号を出力する。一方、入力電圧信号Vinの電圧の方が参照電圧信号Vrefよりも低い場合には、サンプリングコンデンサ102の出力側の電圧がインバータ回路107の閾値電圧よりも高くなり、インバータ回路107によってＬレベルの信号を出力する。
【０００６】
【特許文献１】
特開平１０−１４５１９５号公報。
【０００７】
【発明が解決しようとする課題】
ところが、上記従来のコンパレータ101にあっては、サンプリングコンデンサ102の出力側にインバータ回路107を接続していたために、動作可能な入力電圧信号Vinの帯域を広くすることができなかった。
【０００８】
これは、従来のコンパレータ101では、入力電圧信号Vinのカットオフ周波数がインバータ回路107を構成する２個のトランジスタ105,106の周波数特性によって決定されるために、動作可能な入力電圧信号Vinの帯域を広くすると、コンパレータ101の消費電力が大幅に増大するとともに、コンパレータ101の特性が劣化してしまうからである。
【０００９】
すなわち、従来のコンパレータ101では、トランジスタ105,106の周波数特性を向上させるためには、各トランジスタ105,106のトランスコンダクタンスを大きくする必要があり、そのためには、各トランジスタ105,106に通電する直流電流を大きくしなければならず、それに伴って消費電力が増大してしまうのである。また、従来のコンパレータ101では、各トランジスタ105,106に多大な直流電流を通電できるようにするためには、各トランジスタ105,106のサイズを大きくしなければならず、各トランジスタ105,106のサイズを大きくしたことによって各トランジスタ105,106の寄生容量も増大してしまい、それに伴ってコンパレータ101の特性が劣化してしまうのである。
【００１０】
このように、従来のコンパレータ101では、サンプリングコンデンサ102の出力側にインバータ回路107を接続していたために、入力電圧信号Vinの広帯域化に伴って消費電力の増大や特性劣化が生じてしまうことから、動作可能な入力電圧信号Vinの帯域を広くすることができなかった。
【００１１】
そこで、本発明では、サンプリングコンデンサの出力側にインバータ回路を接続しない構成とすることでコンパレータの広帯域化を図ることができるようにするとともに、このコンパレータを差動増幅器やアナログ／ディジタル変換器に適用することで、差動増幅器やアナログ／ディジタル変換器の広帯域化を図ることができるようにした。
【００１２】
【課題を解決するための手段】
すなわち、請求項１に係る本発明では、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側に、この前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続して、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようにし、前記第３のスイッチング手段を複数個のスイッチングトランジスタを直列接続して構成したことを特徴とするコンパレータを提供するものである。
【００１４】
また、請求項２に係る本発明では、一対のコンパレータを差動接続してなる差動増幅器において、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側に、この前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続して、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようにし、前記第３のスイッチング手段を複数個のスイッチングトランジスタを直列接続して構成したことを特徴とする差動増幅器を提供するものである。
【００１５】
また、請求項３に係る本発明では、２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増大させることによって前段の差動増幅器のオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、前段の差動増幅器は、一対のコンパレータを差動接続して構成し、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側に、この前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続して、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようにし、前記第３のスイッチング手段を複数個のスイッチングトランジスタを直列接続して構成したことを特徴とする２段増幅器を提供するものである。
【００１６】
また、請求項４に係る本発明では、入力電圧信号と複数の異なる参照電圧信号とを複数のコンパレータでそれぞれ比較してディジタル信号に変換するように構成したアナログ／ディジタル変換器において、各コンパレータは、サンプリングコンデンサの入力側に入力電圧信号と参照電圧信号とを第１、第２のスイッチング手段を介してそれぞれ印加する一方、前記サンプリングコンデンサの出力側に出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、前記サンプリングコンデンサの出力側に、この前記サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続して、前記第１及び第３のスイッチング手段を接続状態とするとともに、前記第２のスイッチング手段を切断状態とした後に、前記第１及び第３のスイッチング手段を切断状態とするとともに、前記第２のスイッチング手段を接続状態とすることによって、前記入力電圧信号と前記参照電圧信号との比較を行うようにし、前記第３のスイッチング手段を複数個のスイッチングトランジスタを直列接続して構成したことを特徴とするアナログ／ディジタル変換器を提供するものである。
【００１７】
【発明の実施の形態】
本発明に係るコンパレータは、サンプリングコンデンサの出力側にインバータ回路を接続しない構成とすることで広帯域化を図ることができるようにしたものである。
【００１８】
すなわち、サンプリングコンデンサの入力側には、入力電圧信号と参照電圧信号とを第１及び第２のスイッチング手段を介して印加している。一方、サンプリングコンデンサの出力側には、出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続するとともに、サンプリングコンデンサの出力側を一定電圧にするための第３のスイッチング手段を接続している。
【００１９】
ここで、第３のスイッチング手段は、複数個のスイッチングトランジスタを直列接続して構成している。
【００２０】
そして、本発明に係るコンパレータは、第１及び第３のスイッチング手段を接続状態とするとともに、第２のスイッチング手段を切断状態とした後に、第１及び第３のスイッチング手段を切断状態とするとともに、第２のスイッチング手段を接続状態とすることによって、入力電圧信号と参照電圧信号との比較を行うようにしている。
【００２１】
このように、本発明に係るコンパレータでは、サンプリングコンデンサの出力側にインバータ回路を接続する替わりに出力トランジスタをソースフォロワ接続又はエミッタフォロワ接続することによって、出力トランジスタの特性に起因する周波数特性を向上させることができるとともに、入力電圧信号のサンプリング可能な帯域が第１及び第３のスイッチング手段で決定されるようにしている。
【００２２】
そのため、第３のスイッチング手段のＯＮ抵抗を低減させることで、コンパレータのサンプリング帯域を広げることができる。
【００２３】
そして、第３のスイッチング手段としてスイッチングトランジスタを用いた場合には、そのスイッチングトランジスタのサイズを大きくするだけで、通電する直流電流を増加させることなくＯＮ抵抗を容易に低減することができる。
【００２４】
しかも、第３のスイッチング手段として複数個のスイッチングトランジスタを直列接続した場合には、各スイッチングトランジスタが有する寄生ダイオードも直列接続されることになり、この寄生ダイオードを介して第３のスイッチング手段に逆向きの電流が流れるのを防止することができ、これによって、コンパレータの誤動作を未然に防止することができる。
【００２５】
なお、本発明に係るコンパレータは、各種電子回路に適用することができるものであり、たとえば、アナログ／ディジタル変換器にも適用することができる。
【００２６】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２７】
本発明に係るコンパレータＡは、図１に示すように、サンプリングコンデンサC1の入力側に入力電圧信号Vinを第１のスイッチング手段としてのＮ型のスイッチングトランジスタT1を介して印加するとともに、サンプリングコンデンサC1の入力側に参照電圧信号Vrefを第２のスイッチング手段としてのＮ型のスイッチングトランジスタT2を介して印加している。
【００２８】
ここで、スイッチングトランジスタT1のゲート端子には、第１の制御信号CLK1を印加しており、スイッチングトランジスタT2のゲート端子には、第２の制御信号CLK2を印加している。
【００２９】
また、コンパレータＡは、サンプリングコンデンサC1の出力側にＰ型の出力トランジスタT4のゲート端子をソースフォロワ接続するとともに、サンプリングコンデンサC1の出力側に、同サンプリングコンデンサC1の出力側の電圧を一定電圧（グランド電圧）にするための第３のスイッチング手段としてのスイッチングトランジスタT3を接続している。
【００３０】
ここで、スイッチングトランジスタT3のゲート端子には、第３の制御信号CLK3を印加している。
【００３１】
出力トランジスタT4は、ソース端子に電源VCCを定電流源I1を介して接続するとともに、ドレイン端子にグランドGNDを接続しており、ソース端子から出力信号を取り出すようにしている。
【００３２】
そして、コンパレータＡは、図２に示すタイミングで変化する第１〜第３の制御信号CLK1,CLK2,CLK3によって制御されており、第１及び第３の制御信号CLK1,CLK3によってスイッチングトランジスタT1,T3を接続状態とするとともに、第２の制御信号CLK2によってスイッチングトランジスタT2を切断状態とすることで、サンプリングコンデンサC1の入力側に入力電圧信号Vinの電圧を印加するとともに、サンプリングコンデンサC1の出力側に一定電圧（グランド電圧）を印加した状態としておき、その状態で入力電圧信号Vinのサンプリングを行い、その後、第１及び第３の制御信号CLK1,CLK3によってスイッチングトランジスタT1,T3を切断状態とするとともに、第２の制御信号CLK2によってスイッチングトランジスタT2を接続状態とすることで、サンプリングコンデンサC1の入力側に参照電圧信号Vrefの電圧を印加した状態として、第３の制御信号CLK3が接続状態から切断状態に変化した時点での入力電圧信号Vinの電圧と参照電圧信号Vrefの電圧とを比較する。
【００３３】
その際に、入力電圧信号Vinの電圧の方が参照電圧信号Vrefよりも高い場合には、サンプリングコンデンサC1の出力側の電圧が降下してLレベルの信号を出力し、一方、入力電圧信号Vinの電圧の方が参照電圧信号Vrefよりも低い場合には、サンプリングコンデンサC1の出力側の電圧が上昇してＨレベルの信号を出力する。
【００３４】
したがって、コンパレータＡは、第３の制御信号CLK3が接続状態にある場合に入力電圧信号Vinのサンプリングを行い、第３の制御信号CLK3が切断状態に変化した場合に入力電圧信号Vinの電圧と参照電圧信号Vrefの電圧とを比較するように動作しており、サンプルホールド機能を有していることになる。
【００３５】
このように、本発明に係るコンパレータＡでは、サンプリングコンデンサC1の出力側にインバータ回路を接続する替わりに出力トランジスタT4をソースフォロワ接続又はエミッタフォロワ接続することによって、出力トランジスタT4の特性に起因する周波数特性を向上させることができるとともに、入力電圧信号Vinのサンプリング可能な帯域が第１及び第３のスイッチング手段で決定されるようにしている。
【００３６】
そのため、第３のスイッチング手段のＯＮ抵抗を低減させることで、コンパレータＡのサンプリング帯域を広げることができる。
【００３７】
そして、第３のスイッチング手段としてスイッチングトランジスタT3を用いた場合には、そのスイッチングトランジスタT3のサイズを大きくするだけで、通電する直流電流を増加させることなくＯＮ抵抗を容易に低減することができる。
【００３８】
なお、スイッチング手段としては、スイッチングトランジスタに限られず、各種のスイッチング素子を使用することができる。また、トランジスタは、ＦＥＴに限られず、バイポーラトランジスタを使用することもでき、特に出力トランジスタT4としてバイポーラトランジスタを使用する場合には、サンプリングコンデンサC1とエミッタフォロワ接続することになる。
【００３９】
また、第３のスイッチング手段は、複数個のスイッチングトランジスタを直列接続して構成することもできる。
【００４０】
すなわち、図３に示すコンパレータＢでは、第３のスイッチング手段として、２個のＮ型のスイッチングトランジスタT3,T5を直列接続し、各スイッチングトランジスタT3,T5のゲート端子に第２の制御信号CLK2を印加している。
【００４１】
このように、本発明に係るコンパレータＢでは、第３のスイッチング手段として複数個のスイッチングトランジスタT3,T5を直列接続しているため、各スイッチングトランジスタT3,T5が有する寄生ダイオードも直列接続されることになり、この寄生ダイオードを介して第３のスイッチング手段に逆向きの電流が流れるのを防止することができ、これによって、コンパレータＢの誤動作を未然に防止することができる。
【００４２】
上記のコンパレータA,Bは、２個（一対）を差動接続することによって、差動増幅器として使用することもできる。
【００４３】
すなわち、図４に示す差動増幅器Ｃは、一対のコンパレータA,A'を差動接続して構成したものである。ここで、コンパレータA'は、コンパレータＡと同様の構成となっており、同一の機能を有する素子の符号にはダッシュを付している。
【００４４】
この差動増幅器Ｃでは、一対のサンプリングコンデンサC1,C1'の間に第２の制御信号で断続制御されるＮ型のスイッチングトランジスタT6を介設して、入力インピーダンスの低減を図っている。
【００４５】
また、図５に示す差動増幅器Ｄは、一対のコンパレータB,B'を差動接続して構成したものである。ここで、コンパレータB'は、コンパレータＢと同様の構成となっており、同一の機能を有する素子の符号にはダッシュを付している。
【００４６】
また、上記のコンパレータA,Bは、アナログ／ディジタル変換器に組み込むこともできる。
【００４７】
以下に、上記のコンパレータA,Bをアナログ／ディジタル変換器に適用した場合の一実施例について説明する。なお、ここでは、アナログ信号をディジタル信号の上位２ビットに変換した後に、ディジタル信号の下位２ビットを変換する計４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、本発明の具体的な実施の形態についてはこれに限られるものではない。
【００４８】
本発明に係るアナログ／ディジタル変換器１は、図６に示すように、複数の異なる参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段４と、同比較手段４の出力を論理処理してアナログ信号に対応するディジタル信号を出力する論理処理手段５とから構成している。なお、このアナログ／ディジタル変換器１では、比較手段４に上記のサンプルホールド機能を有するコンパレータA,Bを適用しているため、入力端子Ｔinとホールド信号線６との間に、アナログ信号をサンプルホールドするためのサンプルホールド手段を設けていない。
【００４９】
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔrtと低電位側の基準電位となる低電位側基準電源端子Ｔrbとの間に16個の同一抵抗値を有する抵抗R1〜R16を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を16個の抵抗R1〜R16で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線7,8又は下位ビット側参照電圧信号線9,10から出力するようにしている。
【００５０】
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔrtから４個目の抵抗R4と５個目の抵抗R5との間、及び低電位側基準電源端子Ｔrbから４個目の抵抗R13と５個目の抵抗R12との間に上位ビット側の参照電圧を出力する上位ビット側参照電圧信号線7,8をそれぞれ接続する一方、高電位側基準電源端子Ｔrtから１個目の抵抗R1と２個目の抵抗R2との間、及び高電位側基準電源端子Ｔrtから３個目の抵抗R3と４個目の抵抗R4との間に下位ビット側の参照電圧を出力する下位ビット側参照電圧信号線9,10を連動連結したスイッチSW1,SW2を介してそれぞれ接続しており、同下位ビット側参照電圧信号線9,10は、高電位側基準電源端子Ｔrtから７個目の抵抗R7と８個目の抵抗R8との間、及び高電位側基準電源端子Ｔrtから５個目の抵抗R5と６個目の抵抗R6との間に連動連結したスイッチSW3,SW4を介して接続されるとともに、高電位側基準電源端子Ｔrtから９個目の抵抗R9と10個目の抵抗R10との間、及び高電位側基準電源端子Ｔrtから11個目の抵抗R11と12個目の抵抗R12との間に連動連結したスイッチSW5,SW6を介して接続され、さらには、高電位側基準電源端子Ｔrtから15個目の抵抗R15と16個目の抵抗R16との間、及び高電位側基準電源端子Ｔrtから13個目の抵抗R13と14個目の抵抗R14との間に連動連結したスイッチSW7,SW8を介して接続されている。
【００５１】
そして、参照電圧生成手段３は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチSW1〜SW8を切断状態として、上位ビット側参照電圧信号線7,8から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチSW1〜SW8だけを接続状態として、下位ビット側参照電圧信号線9,10から参照電圧を出力するようにしている。
【００５２】
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段11とアナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段12とから構成している。ここで、上位ビット側比較手段11と下位ビット側比較手段12とは同様の構成となっているため、以下では上位ビット側比較手段11について説明する。
【００５３】
上位ビット側比較手段11は、アナログ信号の電圧と参照電圧との差を増幅する増幅手段13と、同増幅手段13の出力を比較・保持する比較保持手段14とから構成している。
【００５４】
ここで、増幅手段13は、２個の差動増幅器15,16を直列接続した２個の２段増幅器17と、隣接する２段増幅器17,17の前段の差動増幅器15,15に接続されて両前段の差動増幅器15,15の出力を差動増幅する補完増幅器18とから構成している。なお、２段増幅器17は、２個の差動増幅器15,16を直列接続した場合だけに限られず、３個以上の差動増幅器を直列接続した構成とすることもできる。
【００５５】
各２段増幅器17は、図７及び図８に模式的に示すように、２個の差動増幅器15,16を直列接続しており、前段の差動増幅器15は、上記したコンパレータA,Bを組み込んだ差動増幅器C,Dと同様の構成となっており、同相側入力端子19にホールド信号線６を接続するとともに、逆相側入力端子20に上位ビット側参照電圧信号線7(8)を接続している。
【００５６】
後段の差動増幅器16は、差動増幅回路21に負荷回路22を接続するとともに、同負荷回路22に負荷切換手段23を接続し、同負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるようにしている。
【００５７】
そして、各２段増幅器17は、後段の差動増幅器16の利得を増大させることによって前段の差動増幅器15のオフセット電圧を見かけ上圧縮するオフセット圧縮機能を有している。
【００５８】
以下に、各２段増幅器17の具体的な構造について、図９に基づいて説明する。
【００５９】
前段の差動増幅器15は、上記したコンパレータA,Bを組み込んだ差動増幅器C,Dと同様の構成となっており、出力トランジスタT4,T4'にトランジスタT21,T22をカスコード接続している。すなわち、トランジスタT4,T4'のソース端子にトランジスタT21,T22のソース端子を接続し、同トランジスタT21,T22のゲート端子に所定のバイアス電圧Ｖb1を印加しており、同トランジスタT21,T22のドレイン端子から前段の差動増幅器15の出力を取り出している。
【００６０】
前段の差動増幅器15と後段の差動増幅器16との間には、前段の差動増幅器15の出力振幅を制限するための振幅制限手段24を設けている。
【００６１】
かかる振幅制限手段24は、トランジスタT21,T22のドレイン端子に負荷抵抗R21,R22を接続し、両負荷抵抗R21,R22とグランドGNDとの間に抵抗R30を接続して構成している。ここで、負荷抵抗R21,R22によって前段の差動増幅器15の出力振幅を制限しており、抵抗R30によって後段の差動増幅器16の入力信号のＤＣ動作点を最適な電圧に調整している。
【００６２】
後段の差動増幅器16は、カスコード接続したＰ型のトランジスタT31,T41,T32,T42を差動接続しており、同トランジスタT31,T32は、ゲート端子に前段の差動増幅器15の出力（トランジスタT21,T22のドレイン端子）を接続し、ソース端子と電源VCCとの間に電流源I4を接続し、ドレイン端子にトランジスタT41,42のソース端子を接続し、さらに、同トランジスタT41,T42は、ゲート端子に所定のバイアス電圧Ｖb2を印加し、ドレイン端子に同相側出力端子25と逆相側出力端子26を接続している。
【００６３】
また、後段の差動増幅器16は、差動対をなすカスコード接続したＰ型のトランジスタT31,T41,T32,T42にカスコード接続したＮ型のトランジスタT61,T71,T62,T72を接続するとともに、同カスコード接続したトランジスタT61,T71,T62,T72のうちの一方のトランジスタT61,T62にスイッチングトランジスタT51,T52を並列接続しており、同スイッチングトランジスタT51,T52は、他方のトランジスタT71,T72に直列接続している。
【００６４】
すなわち、トランジスタT41,T42のドレイン端子にトランジスタT61,T62のドレイン端子を接続し、同トランジスタT61,T62は、ゲート端子に所定のバイアス電圧Ｖb3を印加するとともに、ソース端子にトランジスタT71,T72のドレイン端子を接続し、さらに、同トランジスタT71,T72は、ソース端子をグランドGNDに接続している。また、トランジスタT41,T42のドレイン端子にスイッチングトランジスタT51,T52のドレイン端子をトランジスタT61,T62と並列に接続しており、同スイッチングトランジスタT51,T52は、ゲート端子にクロック信号CLKを印加するとともに、ソース端子にトランジスタT71,T72のゲート端子を直列接続している。
【００６５】
ここで、後段の差動増幅器16は、カスコード接続したトランジスタT61,T71,T62,T72によって負荷回路22を構成しており、スイッチング素子であるスイッチングトランジスタT51,T52によって負荷切換手段23を構成している。
【００６６】
そして、後段の差動増幅器16は、スイッチングトランジスタT51,T52を切断状態とした場合には、負荷回路22の全体が負荷（全体負荷）となり、その場合には、カスコード接続したトランジスタT61,T71,T62,T72によるカスコード負荷となって負荷が低減し、これにより、後段の差動増幅器16の利得は増大し、一方、スイッチングトランジスタT51,T52を接続状態とした場合には、負荷回路22の一部分が負荷（部分負荷）となり、その場合にはトランジスタT71,T72によるダイオード負荷となって負荷が増大し、これにより、後段の差動増幅器16の利得は低減する。
【００６７】
また、後段の差動増幅器16は、カスコード接続したトランジスタT61,T71,T62,T72のうちのダイオード負荷となるトランジスタT71,T72に、ダイオード負荷時に印加される電圧を保持する電圧保持手段27としてのコンデンサC11,C12を接続している。すなわち、トランジスタT71,T72のゲート端子とグランドGNDとの間にコンデンサC11,C12を接続している。
【００６８】
次に、上記２段増幅器17の動作について説明する。
【００６９】
２段増幅器17は、第１及び第３の制御信号CLK1,CLK3によって第１及び第３のスイッチング手段を接続状態にするとともに第２の制御信号CLK2によって第２のスイッチング手段を切断状態にして、前段の差動増幅器15の同相側入力端子19及び逆相側入力端子20にアナログ信号の電圧を印加するリセットモードと、第１及び第３の制御信号CLK1,CLK3によって第１及び第３のスイッチング手段を切断状態にするとともに第２の制御信号CLK2によって第２のスイッチング手段を接続状態にして、前段の差動増幅器15逆相側入力端子20に参照電圧を印加する比較モードとを交互に繰返す。
【００７０】
そして、リセットモード時には、負荷切換手段23（スイッチングトランジスタT51,T52）を接続状態にして、後段の差動増幅器16の負荷をダイオード負荷とし、後段の差動増幅器16の利得を低減させ、一方、比較モード時には、負荷切換手段23（スイッチングトランジスタT51,T52）を切断状態にして、後段の差動増幅器16の負荷をカスコード負荷とし、後段の差動増幅器16の利得を増大させるようにしている。すなわち、２段増幅器17は、後段の差動増幅器16の利得をリセットモード時よりも比較モード時のほうが大きくなるようにしている。
【００７１】
このように、後段の差動増幅器16の利得を増大させることによって、２段増幅器17は、前段の差動増幅器15のオフセット電圧を見かけ上圧縮するようにしている。
【００７２】
すなわち、前段の差動増幅器15のオフセット電圧をＶos、リセットモード時（ダイオード負荷時）の利得をＧr、比較モード時（カスコード負荷時）の利得をＧc、出力電圧をＶout、比較時の入力電圧をＶinとすると、リセットモード時の出力電圧Ｖoutは、
Ｖout＝Ｇr・Ｖos
となり、一方、比較時の出力電圧Ｖoutは、
Ｖout＝Ｇc・Ｖin
となることから、
Ｇr・Ｖos＝Ｇc・Ｖin
となり、
Ｖin＝Ｖos・Ｇr／Ｇc
となる。すなわち、２段増幅器17の入力換算オフセットは、Ｖos・Ｇr／Ｇcと表せる。かかる入力換算オフセットから、２段増幅器17では、前段の差動増幅器15のオフセット電圧がＧr／Ｇc倍に圧縮することになる。
【００７３】
したがって、リセットモード時の利得Ｇrを小さくする一方、比較モード時の利得Ｇcを大きくして、両利得の比（Ｇr／Ｇc）を小さくすることによって、２段増幅器17のオフセット圧縮効果を増大させることができ、比較モード時の精度を向上させることができる。
【００７４】
ここで、図９に示した２段増幅器17では、リセットモード時の利得Ｇrは、前段の差動増幅器15の利得をＡ、トランジスタT31,T32のトランスコンダクタンスをgm1、トランジスタT71,T72のトランスコンダクタンスをgm2とすると、
Ｇr＝Ａ・gm1／gm2
となる。そのため、リセットモード時の利得Ｇrをより一層小さくするには、トランジスタT31,T32のトランスコンダクタンスgm1を小さくする一方、トランジスタT71,T72のトランスコンダクタンスgm2を大きくすればよい。そこで、図９に示した２段増幅器17では、物性上、トランジスタT31,T32としてトランスコンダクタンスが小さいＰチャンネル型のトランジスタを用い、一方、トランジスタT71,T72としてトランスコンダクタンスが大きいＮチャンネル型のトランジスタを用いている。なお、リセットモード時や比較モード時の動作速度はトランジスタT71,T72のトランスコンダクタンスgm2によって支配的に決定されるため、トランジスタT71,T72のトランスコンダクタンスgm2を大きくすることによって、高速動作が可能となる。
【００７５】
次に、上記アナログ／ディジタル変換器１の動作について図10に基づいて説明する。
【００７６】
アナログ／ディジタル変換器１は、クロック信号CLKに同期して動作するようにしている。
【００７７】
そして、サンプルホールド手段２は、クロック信号CLKの立上がりに同期して所定期間（Ｔ）だけアナログ信号をトラック（サンプル）し、その後、次にクロック信号CLKが立上がるまでの所定期間（Ｈ）だけアナログ信号をホールドする。
【００７８】
上位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ１）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立下がりに同期して比較モードからリセットモードに再び切換わる。
【００７９】
また、上位ビット側の比較保持手段14は、クロック信号CLKの立上がりに同期してリセットされ、クロック信号CLKの立下がりに同期して増幅手段13の出力を保持する。
【００８０】
そして、上位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、上位ビット側のディジタル信号を生成するとともに、参照電圧生成手段３によって下位ビット側の参照電圧を生成する。
【００８１】
一方、下位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ２）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立上がりに同期して比較モードからリセットモードに再び切換わる。
【００８２】
また、下位ビット側の比較保持手段14は、クロック信号CLKの立下がりに同期してリセットされ、クロック信号CLKの立上がりに同期して増幅手段13の出力を保持する。
【００８３】
そして、下位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、下位ビット側のディジタル信号を生成し、クロック信号CLKの１クロック後にアナログ信号に対応するディジタル信号を論理処理手段５から出力する。
【００８４】
また、上記アナログ／ディジタル変換器１では、図６に示すように、比較手段４を１個の上位ビット側比較手段11と１個の下位ビット側比較手段12とから構成しているが、比較手段４としては、図11に示すように、ホールド信号線６に一個又は複数個のサンプルホールド手段を含む複数個の上位ビット側比較手段11とサンプルホールド手段を含む複数個の下位ビット側比較手段12をスイッチを介してそれぞれ並列に接続し、それら複数個の上位ビット側比較手段11や複数個の下位ビット側比較手段12を順に動作させていくことで、アナログ／ディジタル変換器１の高速化を図ることができる。例えば、２個の100MS/s（Sampling／second：サンプリング周波数）で動作する比較手段を交互に動作させることで200MS/sで動作するアナログ／ディジタル変換器１となる。
【００８５】
以上に説明したように、上記差動増幅器16では、差動増幅回路21に負荷回路22を接続するとともに、同負荷回路22に負荷切換手段23を接続し、同負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるようにしている。
【００８６】
そのため、利得を可変とした差動増幅器16の負荷回路22の回路規模を可及的に小さくすることができる。
【００８７】
また、前記負荷回路22がカスコード接続したトランジスタT61,T71,T62,T72を具備し、全体負荷をカスコード負荷とし、部分負荷をダイオード負荷としているため、負荷回路22の構成を簡単なものとすることができ、安価な負荷回路22とすることができるとともに、負荷回路22の回路規模をより一層小さくすることができる。
【００８８】
特に、前記負荷回路22をカスコード接続したトランジスタT61,T71,T62,T72より構成し、前記負荷切換手段23をカスコード接続したトランジスタT61,T71,T62,T72のうちの一方のトランジスタT61,T62に並列接続するとともに他方のトランジスタT71,T72に直列接続したスイッチング素子とし、スイッチング素子を接続状態とすることで差動増幅回路21の負荷をダイオード負荷とする一方、スイッチング素子を切断状態とすることで差動増幅回路21の負荷をカスコード負荷とするように構成しているため、差動増幅器16の構成を簡単なものとすることができ、安価な差動増幅器16とすることができるとともに、差動増幅器16の回路規模を可及的に小さくすることができる。
【００８９】
また、前記カスコード接続したトランジスタT61,T71,T62,T72のうちのダイオード負荷となるトランジスタT71,T72に、ダイオード負荷時に印加される電圧を保持する電圧保持手段27を接続しているため、差動増幅器16の利得を増減させても差動増幅回路21のＤＣ動作点が変化せず、差動増幅器16を安定的に高速動作させることができる。
【００９０】
また、以上に説明したように、上記２段増幅器17は、２個の差動増幅器15,16を直列接続するとともに、後段の差動増幅器16の利得を増大させることができるように構成している。
【００９１】
そのため、２段増幅器17は、前段の差動増幅器15のオフセット電圧を圧縮するオフセット圧縮機能を有しており、かかるオフセット圧縮機能によって２段増幅器17の精度を向上させることができる。
【００９２】
しかも、後段の差動増幅器16の差動増幅回路21をＰチャンネル型トランジスタで構成するとともに、カスコード接続したトランジスタT61,T71,T62,T72をＮチャンネル型トランジスタで構成しているため、より一層オフセット圧縮機能の向上を図ることができる。
【００９３】
また、前段の差動増幅器15と後段の差動増幅器16との間に、前段の差動増幅器15の出力振幅を制限するための振幅制限手段24を設けているため、後段の差動増幅器16に大振幅の信号が入力されて回路が飽和してしまうのを未然に防止することができ、応答速度の向上を図ることができる。
【００９４】
また、以上に説明したように、上記アナログ／ディジタル変換器１は、アナログ信号をサンプルホールドする機能を有する増幅手段13でアナログ信号の電圧とそれぞれ異なる参照電圧との差を増幅してディジタル信号に変換するように構成したものである。
【００９５】
そして、複数の参照電圧の範囲を段階的に狭めながら増幅手段13でアナログ信号の電圧と参照電圧との差を増幅することによって、アナログ信号をディジタル信号の上位ビット側から順に変換するようにしたサブレンジング型アナログ／ディジタル変換器としているため、増幅手段13の個数を減らすことができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９６】
また、増幅手段13を、２個の差動増幅器を直列接続した複数の２段増幅器17と、隣接する２段増幅器17,17の前段の差動増幅器15,15に接続されて両前段の差動増幅器15,15の出力を差動増幅する補完増幅器18とから構成することで補完型アナログ／ディジタル変換器としているため、増幅手段13の個数をさらに減らすことができ、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９７】
しかも、２段増幅器17が、後段の差動増幅器16の利得を増大させることによって前段の差動増幅器15のオフセット電圧を圧縮するオフセット圧縮機能を有しているため、２段増幅器17の精度を向上させることができるので、アナログ／ディジタル変換器１の分解能を向上させることができるとともに、前段の差動増幅器15の入力側のトランジスタT11,T12のサイズを小さくすることができ、これにより、サンプルホールド手段２に直接的に接続されるトランジスタT11,T12の寄生容量を小さくすることができるので、これによっても、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【００９８】
特に、アナログ／ディジタル変換器１の場合のように、複数の増幅器を必要とする装置の増幅器としてオフセット圧縮機能を有する増幅器を用いた場合には、各増幅器の個々のオフセット電圧を圧縮することができるだけでなく、複数個の増幅器のオフセット電圧の個体差を可及的に小さくすることができ、装置の精度を向上させることができる。
【００９９】
また、前段の差動増幅器15としてカスコード接続したトランジスタT11,T21,T12,T22で差動増幅回路を構成したものを用いているため、ゲート・ドレイン間のミラー容量やドレイン・グランド間の寄生容量を除去することができるので、これによっても、アナログ／ディジタル変換器１の処理速度を向上することができるとともに、消費電力を低減することができる。
【０１００】
そして、後段の差動増幅器16が、差動増幅回路21に負荷回路22を接続するとともに、同負荷回路22に負荷切換手段23を接続し、同負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるように構成しているため、利得を可変とした差動増幅器16の負荷回路22の回路規模を可及的に小さくすることができ、これによっても、アナログ／ディジタル変換器１の消費電力を低減することができる。
【０１０１】
なお、上記実施の形態では、２ビットずつ２回に分けて変換を行う４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、これに限られず、複数段階に分けて変換を行う構成としたものでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。
【０１０２】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【０１０３】
すなわち、本発明では、コンパレータの広帯域化を図ることができ、かかるコンパレータを差動増幅器やアナログ／ディジタル変換器に適用することで、差動増幅器やアナログ／ディジタル変換器の広帯域化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るコンパレータを示す説明図。
【図２】制御信号のタイミングを示す説明図。
【図３】他実施例としてのコンパレータを示す説明図。
【図４】本発明に係る差動増幅器を示す説明図。
【図５】他実施例としてのコンパレータを示す説明図。
【図６】本発明に係るアナログ／ディジタル変換器を示す説明図。
【図７】増幅手段（リセットモード時）を示す模式図。
【図８】増幅手段（比較モード時）を示す模式図。
【図９】増幅手段を示す回路図。
【図１０】アナログ／ディジタル変換器の動作を示すタイミングチャート。
【図１１】他の増幅手段を示す回路図。
【図１２】従来のコンパレータを示す説明図。
【符号の説明】
A,B  コンパレータ
C,D  差動増幅器
C1  サンプリングコンデンサ
T1、T2,T3,T5  スイッチングトランジスタ
T4  出力トランジスタ
I1  定電流源
１  アナログ／ディジタル変換器
２  サンプルホールド手段
３  参照電圧生成手段
４  比較手段
５  論理処理手段
６  ホールド信号線
7,8  上位ビット側参照電圧信号線
9,10  下位ビット側参照電圧信号線
11  上位ビット側比較手段
12  下位ビット側比較手段
13  増幅手段
14  比較保持手段
15,16  差動増幅器
17  ２段増幅器
18  補完増幅器
21  差動増幅回路
22  負荷回路
23  負荷切換手段
24  振幅制限手段
27  電圧保持手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004255733.tif 000008
【図８】
0004255733.tif 000009
【図９】
0004255733.tif 000010
【図１０】
0004255733.tif 000011
【図１１】
0004255733.tif 000012
【図１２】
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