(57)【特許請求の範囲】
【請求項１】
データの入出力を行う共通の端子を有し、データの出力をクロックに同期して行う半導体記憶装置であって、
出力データの出力期間に応じて前記クロックを発生する出力用クロック発生回路と、
出力データを前記クロックに応じて出力する出力回路と、
終了時点が前記出力データの出力期間より前記クロックの１周期分延長したリード状態信号を発生するリード状態信号発生回路と、
前記リード状態信号が有効な間、前記出力データを一時的に保持して前記出力回路に出力し、前記出力データの出力後前記出力回路の出力をハイ・インピーダンス状態にするハイ・インピーダンス・データを出力するＦＩＦＯ回路と、
当該半導体記憶装置のメモリセルへのアクセス信号と前記リード状態信号から、前記リード状態信号と同じように終了時点が前記出力データの出力期間より前記クロックの１周期分延長した活性化信号を発生する活性化信号発生回路とを備え、
前記出力用クロック発生回路は、前記クロックの発生を前記出力データの出力が終了した後更に２周期分以上行った後停止し、
前記出力用クロック発生回路は、前記活性化信号を前記クロックの１周期分以上更に延長する延長回路を備え、該延長回路の出力が有効な間前記クロックを発生させることを特徴とする半導体記憶装置。
【請求項２】
データの入出力を行う共通の端子を有し、データの出力をクロックに同期して行う半導体記憶装置であって、
出力データの出力期間に応じて前記クロックを発生する出力用クロック発生回路と、
出力データを前記クロックに応じて出力する出力回路と、
終了時点が前記出力データの出力期間より前記クロックの１周期分延長したリード状態信号を発生するリード状態信号発生回路と、
前記リード状態信号が有効な間、前記出力データを一時的に保持して前記出力回路に出力し、前記出力データの出力後前記出力回路の出力をハイ・インピーダンス状態にするハイ・インピーダンス・データを出力するＦＩＦＯ回路と、
当該半導体記憶装置のメモリセルへのアクセス信号と前記リード状態信号から、前記リード状態信号と同じように終了時点が前記出力データの出力期間より前記クロックの１周期分延長した活性化信号を発生する活性化信号発生回路とを備え、
前記出力用クロック発生回路は、前記クロックの発生を前記出力データの出力が終了した後更に２周期分以上行った後停止し、
前記出力用クロック発生回路は、前記活性化信号が有効な間前記クロックを発生させるクロック発生回路と、発生した前記クロックを１周期分以上遅延させる遅延回路とを備え、該遅延回路の出力を前記出力回路に前記クロックとして供給することを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置であって、
当該半導体記憶装置は、メモリセルの複数のバンクを有するシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）であり、
前記アクセス信号は、前記複数のバンクのいずれかをアクセスするために発生されるバンク活性化信号である半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データの入出力が共通の端子を介して行われ、データの出力をクロックに同期して行う半導体記憶装置（メモリ）に関し、特に複数バンク構成のメモリセルを有し、内部の動作を外部クロックから発生されたクロックに同期して行うと共に、データの出力をクロックに同期して行うシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）に関する。
【０００２】
【従来の技術】
コンピュータのメイン・メモリとして高速ページ・モード付きのＤＲＡＭが使用されているが、より高速化を図るため各種のＤＲＡＭが提案されている。例えば、非同期式のＤＲＡＭとしては高速ページ・モードを改良したＥＤＯ(Extended Data Out) モードやバーストＥＤＯモードなどがあり、同期式のＤＲＡＭとしてはＳＤＲＡＭなどがある。本発明は、同期式のメモリに関するもので、特にＳＤＲＡＭに関する。以下、ＳＤＲＡＭを例として説明を行う。
【０００３】
図１は、ＳＤＲＡＭの概略構成を示すブロック構成図である。図１に示すように、メモリセルを配列したＤＲＡＭコアは４個のバンク１１−０〜１１−３で構成されている。このように複数のバンク構成とするのは、各バンクを交互にアクセスするインタリーブと呼ばれる方法を行ってデータ転送速度を高めるためである。クロックバッファ２１は、外部クロックを受けて内部クロックｃｌｋｚを発生させ、各部に供給する。各部はこの内部クロックｃｌｋｚに同期して動作する。コマンドデコーダ２２は、外部から供給されるチップ選択信号（／ＣＳ）、／ＲＡＳ、／ＣＡＳ、／ＷＥなどの外部制御信号から内部の制御に使用する信号を発生させる。アドレスバッファ２３は、外部から入力されるアドレス信号Ａｄｄを受ける回路である。バンクセレクト２４は、アドレス信号Ａｄｄの一部からバンク選択信号ｂｎｋ＃ｚを発生する。制御信号発生回路２５は、コマンドデコーダ２２からの制御信号やバンク選択信号ｂｎｋ＃ｚなどから、バンクに印加する制御信号を発生する。ＳＤＲＡＭには各種の動作モードがあり、外部制御信号が所定の状態の時のアドレス信号でどのモードであるかが指示される。モードレジスタ２６は、この時のアドレス信号を記憶して、モードを指示する信号を出力する。アドレス信号の一部のロウアドレスはそのままバンクのロウアドレスとして供給される。ＳＤＲＡＭでは、あるアドレスから所定のワード数分（バースト長）だけ連続してデータを読み出すことが行われる。コラムアドレスカウンタ２７、２８は、モードに応じて読み出し時に、アドレス信号の残りのコラムアドレスを受けて、連続したコラムアドレスを高速で発生させ、バンクのコラムアドレスとして供給する。バースト長制御回路２９は、バーストモード時に、バースト長のデータを連続して読み出す制御を行う。レイテンシ制御回路３０は、／ＣＡＳレイテンシ（ＣＬ）を制御する回路である。ＣＬは、／ＣＡＳが入力されてから最初のデータが読み出されるまでのクロック数であり、ＳＤＲＡＭではこれが指定可能であり、レイテンシ制御回路３０は指示されたＣＬでデータ出力が開始されるように制御を行う。
【０００４】
コラム系用バンク状態信号発生回路３１は、コマンドデコーダ２２が発生する内部活性化信号ａｃｔｐｚとバンク選択信号ｂｎｋ＃ｚ（＃はバンクの番号を示す。以下同じ）から、コラム系の信号が活性化されている状態であるかを示すコラム系用バンク状態信号ｃｒａｓ＃ｚを発生する。また、リード状態信号発生回路３２は、バースト長及びＣＬに応じて発生されるレイテンシ信号ｌｑ＃ｚに応じて、リード状態信号ｒｅａｄｚを発生する。コラム系活性化信号発生回路３３は、ｃｒａｓ＃ｚとｒｅａｄｚから出力用クロックｏｕｔｐｚを発生する期間を指示する出力期間信号ｃｓｅｘを発生する。出力用クロックバッファ３４は、ｃｓｅｘ及び外部から入力されるクロックＣＬＫから出力用クロックｏｕｔｐｚを発生する。ＦＩＦＯ３５は、バンクから読み出されたデータを一時的に保持する部分で、出力回路３６はＦＩＦＯ３５に保持されたデータを出力用クロックｏｕｔｐｚに応じて順次出力する。出力ＤＱは書込みデータが入力される端子と同じ端子に出力されるので、出力回路３６の出力はデータの出力が終了するとハイ・インピーダンス（Ｈｉ−Ｚ）状態になる。
【０００５】
以上は、一般的なＳＤＲＡＭの構成であり、ここではこれ以上の詳しい説明は省略するが、本発明に関係するコラム系用バンク状態信号発生回路３１、リード状態信号発生回路３２、コラム系活性化信号発生回路３３、出力用クロックバッファ３４、ＦＩＦＯ３５及び出力回路３６について、図面を参照して説明する。
図２は、コラム系用バンク状態信号発生回路３１の回路図である。上記のように、ａｃｔｐｚはコマンドデコーダ２２が発生する内部活性化信号であり、ｂｎｋ＃ｚはバンク選択信号である。ａｐｒｅ＃ｘは、オートプリチャージコマンドに関係する信号であり、ｄａｃｐｚはＰＲＥ及びＰＡＬＬコマンド信号と呼ばれる信号で、ａ１０ｚと共に、リセット動作などに使用される。この回路の出力であるコラム系用バンク状態信号ｃｒａｓ＃ｚは、ａｃｔｐｚとｂｎｋ＃ｚを受けて活性化され、バンクアクティブ（活性化）期間中出力され続ける。オートプリチャージ付きコマンドの場合、バースト読み出し処理の終了後、又はバースト中の割り込み（インタラプト）や他のバンクへのアクセスによるインタラプトにより、ａｐｒｅ＃ｘが「低」になるパルスが出力されて、ラッチが反転してリセットが行われる。
【０００６】
許されないコマンド入力であるが、プリチャージ付き読み出し動作で、異なるバンクへの書込みコマンドでインタラプトされると、ａｐｒｅ＃ｘが「低」になるため、ｃｒａｓ＃ｚは「低」になる。この時、他のバンクのｃｒａｓ＃ｚも同様に「低」になる。
図３は、リード状態信号発生回路３２の回路図であり、図４はその動作を示すタイムチャートである。信号ｃｍｃｐｚはコラム系のクロックであり、信号ｓｔｔｘは起動時にデバイスをリセットする信号であり、ｗｒｔｃｚは書き込みコマンドが入力された時に「高」になる信号である。ｌｑ０ｚ、ｌｑ１ｚは、ＣＬが２の時にはｌｑ０ｚのみが出力され、ＣＬが３の時にはｌｑ０ｚとｌｑ１ｚが出力される。ｌｑ０ｚ、ｌｑ１ｚは、バースト長の長さ分の「高」期間を有する信号で、立ち上がりのタイミングはそれぞれＣＬに対応している。ＣＬが２の時には、ｌｑ０ｚの立ち上がりに応じて出力のリード状態信号ｒｅａｄｚが「高」になり、ｌｑ０ｚをＤ型フリップ・フロップ４０で１クロック分遅らせ、その立ち下がりに応じてｒｅａｄｚが「低」になる。ＣＬが３の時には、ｌｑ０ｚの立ち上がりに応じてｒｅａｄｚが「高」になり、ｌｑ１ｚをＤ型フリップ・フロップ４０で１クロック分遅らせ、その立ち下がりに応じてｒｅａｄｚが「低」になる。従って、リード状態信号ｒｅａｄｚは、データの出力期間より１クロック分長い期間を示す信号である。
【０００７】
図５は、ＦＩＦＯ回路３５の回路構成図である。ＳＤＲＡＭでは、データの読み出しはパイプライン処理で行われると共に、データの出力はクロックに同期して行われる。そのため、バンクから読み出したデータを一旦格納して、先に格納したデータからクロックに同期して順に出力するためＦＩＦＯ回路３５が設けられる。ｒｄｒｖ＃ｚは、リードデータバス駆動信号であり、ｉｒｄ＃ｘ／ｚはリードデータである。入力ポインタ用カウンタ４１は、リード状態信号ｒｅａｄｚが「低」の時は入力ポインタをすべて「低」にリセットし、カウンタも０番目にリセットする。ｒｅａｄｚが「高」の時はポインタがイネーブル状態になる。出力ポインタ用カウンタ４２は、ｒｅａｄｚが「低」の時は出力ポインタ用カウンタが０番目にリセットされ、ｒｅａｄｚが「高」になるとカウンタがイネーブル状態になり、出力用クロックｏｕｔｐｚの立ち下がりエッジをトリガとしてカウント値が遷移する。出力ポインタ信号発生回路４３は、データラッチ４５にラッチされているデータの選択信号発生回路であり、出力ポインタ用カウンタ４２から出力される信号ｐｏｅｎ＃ｚに従って、信号ｐｏ＃ｚを出力する。データマスクの制御もこの出力ポインタ信号発生回路４３が行う。データリセット回路４４は、データラッチ４５にラッチされているデータをリセットする。ｒｅａｄｚが「高」の時にイネーブル状態になる。データラッチ回路は、ＦＩＦＯにおけるデータラッチ回路である。リードデータｉｒｄ＃ｘ／ｚは、ポインタ信号ｐｉ＃ｚによって選択されたラッチ回路に入力される。ｉｒｄ＃ｘ／ｚの駆動が終了するとポインタが切り替わり、次のデータは次のラッチ回路に入力される。ラッチ回路にラッチされたデータの出力が終了すると、データリセット信号ｄｒｓｔ＃ｘにより、ラッチ回路がリセットされる。出力コントロール回路４６は、出力ポインタ信号ｐｏ＃ｚによって選択されたデータｄｌ＃ｘ／ｚを出力用クロックｏｕｔｐｚが「高」の間に出力回路３６に転送する。
【０００８】
以上のような構成により、ＦＩＦＯ回路３５は、バンクから読み出したデータを一旦記憶して、データを順次出力する。データの出力が終了すると、出力回路３６の出力がハイ・インピーダンス（Ｈｉ−Ｚ）になるようなハイ・インピーダンス・データを出力する。
図６は、コラム系活性化信号発生回路３３の回路図である。図示のように、この回路は、コラム系用バンク状態信号ｃｒａｓ＃ｚとリード状態信号ｒｅａｄｚが活性化されている（アクティブ）間有効なコラム系活性化信号ｃｓｅｘを出力する。従って、ｃｓｅｘはｒｅａｄｚより早く有効となり、ｒｅａｄｚと同時に有効でなくなる。すなわち、データの出力期間より早く有効となり、データの出力期間が終了してから１クロック周期遅れて有効でなくなる信号である。
【０００９】
図７は、出力用クロックバッファ３４の回路図である。この回路は、コラム系活性化信号ｃｓｅｘが有効な間、外部から入力されるクロックＣＬＫから出力用クロックｏｕｔｐｚを発生させる。従って、出力用クロックｏｕｔｐｚは、データの出力期間より早く発生され、データの出力期間が終了してから１パルスだけ余計に出力される。
【００１０】
図８は、出力回路３６の回路図である。ＦＩＦＯ回路３５からの出力は、２組の相補信号ｐｕｅ００ｚとｐｕｅ００ｘ、及びｐｄｅ００ｚとｐｄｅ００ｘとして出力される。例えば、出力データＤＱが「高」となる場合には、ｐｕｅ００ｚとｐｄｅ００ｚが「高」で、ｐｕｅ００ｘとｐｄｅ００ｘが「低」である。また、出力データＤＱが「低」となる場合には、ｐｕｅ００ｚとｐｄｅ００ｚが「低」で、ｐｕｅ００ｘとｐｄｅ００ｘが「高」である。更に、出力データＤＱをハイ・インピーダンスにする、すなわちハイ・インピーダンス・データは、ｐｄｅ００ｚとｐｕｅ００ｘが「高」で、ｐｕｅ００ｚとｐｄｅ００ｘが「低」である。ｐｕｅ００ｚとｐｕｅ００ｘ、及びｐｄｅ００ｚとｐｄｅ００ｘとして出力データ又はハイ・インピーダンス・データがセットされ、２個のフリップ・フロップが対応する状態になった上で、出力用クロックｏｕｔｐｚの立ち上がりエッジに応じて出力ＤＱの状態が変化し、ｏｕｔｐｚの立ち下がりエッジに応じて出力ＤＱの状態が決定される。従って、たとえｐｕｅ００ｚとｐｕｅ００ｘ、及びｐｄｅ００ｚとｐｄｅ００ｘがセットされてもｏｕｔｐｚが入力されない限り、出力ＤＱの状態は変化しない。
【００１１】
上記のように、出力用クロックｏｕｔｐｚは、データの出力期間より早く発生され、データの出力期間が終了してから１パルスだけ余計に出力されるので、ＦＩＦＯ回路３５が出力データをすべて出力した後ハイ・インピーダンス・データが出力されると、出力ＤＱはＨｉ−Ｚになる。ＦＩＦＯ回路３５は次にデータの出力を行うまでハイ・インピーダンス・データを出力するので、たとえデータの出力が終了した後もデータ出力用クロックｏｕｔｐｚが発生されても、出力回路３６の出力ＤＱはＨｉ−Ｚ状態が維持される。しかし、出力を行わない時にも出力用クロックを出力するとその分電流消費が生じる。そのため、上記のように、出力用クロックｏｕｔｐｚは、データの出力期間が終了してから１パルスだけ余計に発生された後は発生されないようにしている。
【００１２】
【発明が解決しようとする課題】
以上のような構成により、出力ＤＱはデータの出力が終了した後はＨｉ−Ｚになるようにしており、通常の動作では問題なく動作する。ＳＤＲＡＭでは、バーストモードでのデータの読み出し後書込みを行う場合には出力ＤＱがＨｉ−Ｚになった後、外部制御信号を所定の状態にすると共に書込みデータを入力するように仕様が決められており、読み出し直後に書込みコマンドを入力することは禁止されている。
【００１３】
しかし、電源投入時などの電源状態が不安定な時には、コマンドデコーダ２２で読み出しの直ぐ後に書込みコマンドが入力されたと判断される場合が生じることがある。また、上記のように仕様で決められていても、誤ってそのようなコマンドが入力される場合が想定される。このような場合、書込み先が他のバンクであると、出力用クロックの発生が停止され、出力ＤＱがＨｉ−Ｚにならないという問題が発生する。図９はこの問題の発生を説明する図である。
【００１４】
バンク０がアクティブにされ、ｃｒａｓ０ｚが立ち上がりコラム系活性化信号ｃｓｅｘが「低」に立ち下がる。これに応じて出力用クロックｏｕｔｐｚの発生が開始される。その後オートプリチャージ付きの読み出し動作のためのコラムアドレスカウンタなどが動作してリード状態信号ｒｅａｄｚが「高」に立ち上がり有効になる。ここで、読み出し動作が終了しないうちにバンク３への書込みコマンドが発生すると、オートプリチャージを行うために、コラム系用バンク状態信号ｃｒａｓ＃ｚも同様にすべて「低」になる。また、書込みコマンドが入力されたために、リード状態信号ｒｅａｄｚは「低」になり、非活性化される。そのため、コラム系活性化信号ｃｓｅｘは「高」になり、データの出力が行われた状態で、出力用クロックの発生が停止し、出力ＤＱはＨｉ−Ｚに戻らずに、データの出力が行われた状態が維持されることになる。
【００１５】
通常のシステムでは、電源投入後にリセットコマンドを入力してデバイスを初期化するが、これでもデバイスの出力をＨｉ−Ｚに戻すことができず、システムが正常に動作しなくなるという問題が生じる。
本発明は、このような問題を解決するもので、たとえ禁止されているコマンドの入力が行われても、出力がＨｉ−Ｚに戻り、常に正常に動作する半導体記憶装置の実現を目的とする。
【００１６】
【課題を解決するための手段】
上記目的を実現するため、本発明の半導体記憶装置は、どのようなコマンドの組合せに対しても、常に出力用クロックの発生を従来より更に１パルス余計に行い、出力回路がハイ・インピーダンス・データを出力する状態になるようにする。
【００１７】
すなわち、本発明の半導体記憶装置は、データの入出力を行う共通の端子を有し、データの出力をクロックに同期して行う半導体記憶装置であって、出力データの出力期間に応じてクロックを発生する出力用クロック発生回路と、出力データをクロックに応じて出力する出力回路とを備え、出力用クロック発生回路は、クロックの発生を出力データの出力が終了した後更に２周期分行った後停止することを特徴とする。
【００１８】
従来は出力用クロックの発生は、出力データの出力が終了した後１周期分余計に行っていただけである。そのため、読み出し直後に書込みコマンドが入力されると、出力回路がハイ・インピーダンス・データを出力してＨｉ−Ｚになる前に出力クロックの発生が停止して、出力回路がＨｉ−Ｚにならなかった。これに対して、本発明によれば、常に１周期分余計に、すなわち２周期分余計に出力用クロックが発生し、上記のような場合でも１周期余計にクロックが発生されるので、必ず出力回路はハイ・インピーダンス・データを出力してＨｉ−Ｚになる。出力クロックは従来に比べて１周期分余計に発生されるので、その分消費電流は増加するが、１周期分余計なだけであり、消費電流は十分に低減できる。
【００１９】
本発明の半導体記憶装置は、これまで説明したように、出力データの出力期間に相当する期間を、終了時点がクロックの１周期分延長したリード状態信号を発生するリード状態信号発生回路と、リード状態信号が有効な間、出力データを一時的に保持して出力回路に出力し、出力データの出力後出力回路の出力をハイ・インピーダンス状態にするハイ・インピーダンス・データを出力するＦＩＦＯ回路と、この半導体記憶装置のメモリセルへのアクセス信号とリード状態信号から、リード状態信号と同じように終了時点が出力データの出力期間よりクロックの１周期分延長した活性化信号を発生する活性化信号発生回路とを備える。
【００２０】
出力用クロック発生回路は、活性化信号をクロックの１周期分更に延長する延長回路を備え、この延長回路の出力が有効な間クロックを発生させることにより、出力データの出力が終了した後更に２周期分クロックを発生することにより実現できる。
また、出力用クロック発生回路は、活性化信号が有効な間クロックを発生させるクロック発生回路と、発生したクロックを１周期分遅延させる遅延回路とを備え、この遅延回路の出力を出力回路にクロックとして供給することによっても実現できる。
【００２１】
半導体記憶装置は、例えば、メモリセルの複数のバンクを有するシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）であり、アクセス信号は、複数のバンクのいずれかをアクセスするために発生されるバンク活性化信号である。
【００２２】
【発明の実施の形態】
図１０は、本発明の第１実施例のＳＤＲＡＭの出力に関係する部分の構成を示す図である。他の部分は、図１に示した従来例と同じである。
図１と比較して明らかなように、コラム系活性化信号発生回路３３と出力用クロックバッファ３４の間のコラム系活性化信号延長回路５１を設け、コラム系活性化信号ｃｓｅｘをクロック１周期分延長して、延長コラム系活性化信号ｃｓｅｄｌｘとする点が従来と異なる。延長コラム系活性化信号ｃｓｅｄｌｘは、コラム系活性化信号ｃｓｅｘの替わりに出力用クロックバッファ３４に入力される。他の部分は、図１に示した構成と同じである。
【００２３】
図１１は、コラム系活性化信号延長回路５１の構成を示す図である。この回路では、内部クロックｃｌｋｚで動作するフリップ・フロップで、入力されるコラム系活性化信号ｃｓｅｘをｃｌｋｚの１周期分遅延させ、ｃｓｅｘと合成することにより延長コラム系活性化信号ｃｓｅｄｌｘを生成している。ｃｓｅｄｌｘは、ｃｓｅｘと同じに立ち下がって有効となり、クロック１周期分遅れて立ち上がって有効でなくなる信号である。
【００２４】
図１２は、第１実施例における動作を示すタイムチャートであり、図９に対応する図である。図示のように、読み出しの途中でバンク３への書込みコマンドが発生すると、従来と同様にリード状態信号ｒｅａｄｚは「低」になり、コラム系活性化信号ｃｓｅｘは「高」になるが、延長コラム系活性化信号ｃｓｅｄｌｘは更に１周期「低」の状態を維持するので、出力用クロックｏｕｔｐｚが１パルス余計に発生される。この時には、ＦＩＦＯ回路３５にはハイ・インピーダンス・データが用意されているので、ｏｕｔｐｚの最後のパルスによりこのハイ・インピーダンス・データが出力回路３６にセットされ、出力回路３６の出力ＤＱはＨｉ−Ｚになる。
【００２５】
第１実施例では、コラム系活性化信号延長回路５１はコラム系活性化信号ｃｓｅｘをｃｌｋｚの１周期分延長したが、異常事態が発生しても出力ＤＱがより確実にＨｉ−Ｚになるように、延長する長さを更に長くしてもよい。
図９に示すように、コラム系活性化信号ｃｓｅｘは実際に出力ＤＱからの出力を行う２周期前から有効になっており、出力用クロックｏｕｔｐｚの初めの２個は実際には使用されていない。そこで、出力用クロックｏｕｔｐｚを１周期分遅延させても特に問題は生じない。第２実施例ではこの点を利用して簡単な回路で、異常事態が発生しても出力ＤＱが確実にＨｉ−Ｚになるようにする。
【００２６】
図１４は、本発明の第２実施例のＳＤＲＡＭの出力に関係する部分の構成を示す図である。他の部分は、図１に示した従来例と同じである。
従来例と比較して明らかなように、出力用クロックバッファ３４の出力する出力用クロックｏｕｔｐｚをクロックの１周期分遅延させる出力クロック遅延回路５２を設けた点が異なる。出力クロック遅延回路５２は、ｏｕｔｐｚを１周期分遅延させた遅延出力クロックｄｏｕｔｐｚを発生させる。出力回路３６にはｏｕｔｐｚの替わりにｄｏｕｔｐｚが入力され、ｄｏｕｔｐｚに同期して出力が変化する。ｄｏｕｔｐｚはｏｕｔｐｚを１周期分遅延さた信号であるので、実質的に１パルス余計に出力用クロックが発生されたのと同じである。従って、図１２で説明したのと同様に、読み出しの途中でバンク３への書込みコマンドが発生しても、この最後のパルスによりこのハイ・インピーダンス・データが出力回路３６にセットされ、出力回路３６の出力ＤＱはＨｉ−Ｚになる。なお、前述のように、出力用クロックｏｕｔｐｚの初めの２個は実際には使用されていないので、このような遅延を行っても出力の開始における問題は発生しない。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、電源投入時や正規でないコマンドが入力された場合にも、出力回路の出力を確実にハイ・インピーダンスにすることができ、しかも消費電流の増加は少なくできる。
【図面の簡単な説明】
【図１】シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）の概略構成を示すブロック図である。
【図２】コラム系バンク状態信号発生回路の回路図である。
【図３】リード状態信号発生回路の回路図である。
【図４】リード状態信号発生回路の動作を示すタイムチャートである。
【図５】ＦＩＦＯ回路の回路図である。
【図６】コラム系活性化信号発生回路の回路図である。
【図７】出力用クロックバッファの回路図である。
【図８】出力回路の回路図である。
【図９】従来例で異常事態に伴って発生する問題を説明するタイムチャートである。
【図１０】本発明の第１実施例のブロック構成図である。
【図１１】実施例のコラム系活性化信号延長回路の回路図である。
【図１２】第１実施例の動作を示すタイムチャートである。
【図１３】本発明の第２実施例のブロック構成図である。
【符号の説明】
１１−０，１１−１…バンク（ＤＲＡＭコア）
３１…コラム系用バンク状態信号発生回路
３２…リード状態信号発生回路
３３…コラム系活性化信号発生回路
３４…出力用クロックバッファ
３５…ＦＩＦＯ回路
３６…出力回路
５１…コラム系活性化信号延長回路
５２…出力クロック遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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