(57)【特許請求の範囲】
【請求項１】
コアブロックからデータをロードするロード信号を発生するパケットコマンド駆動型メモリ素子において、
第１入力信号が入力されて第１内部信号を発生する第１信号発生手段と、
クロック信号に応答して第２入力信号が入力されて第２内部信号を発生する第２信号発生手段と、
第３入力信号が入力されて第３内部信号を発生する第３信号発生手段と、
前記第１信号発生手段から発生した第１内部信号と前記第２信号発生手段から発生した第２内部信号とを二入力とし、前記第３信号発生手段から発生した第３内部信号によって第１内部信号を選択して出力し、又は第２内部信号を選択して、クロック信号に同期したロード信号を発生する第４信号発生手段と、を含み、
前記第４信号発生手段は、
前記第１信号発生手段から発生する第１内部信号が第１入力信号として入力され、前記第２信号発生手段から発生する第２内部信号が第２入力信号として入力され、前記第３信号発生手段から発生する第３内部信号がイネーブル信号として入力され、前記イネーブル信号がロー状態（ｌｏｗ  ｓｔａｔｅ）の場合には前記第１入力信号を選択してロード信号として発生し、前記イネーブル信号がハイ状態（ｈｉｇｈ  ｓｔａｔｅ）の場合には前記第２入力信号を選択して第５入力信号がハイ状態か或いはロー状態かによってクロック信号の立ち上がり及び立ち下がりエッジに同期させ或いはクロックの立ち上がりエッジのみに同期させてロード信号を発生する第４フリップフロップからなることを特徴とするパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項２】
前記第１信号発生手段は、入力された第１入力信号を反転させて第１内部信号を発生するインバータからなることを特徴とする請求項１に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項３】
前記第３信号発生手段は、入力された第３入力信号を反転させて第３内部信号を発生するインバータからなることを特徴とする請求項１に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項４】
前記第２信号発生手段は、
前記クロック信号の立ち上がりエッジに同期して第２入力信号を１サイクル遅延させて出力信号を発生する第１フリップフロップと、
入力された前記第１フリップフロップの出力信号と第４入力信号とを論理組合せする第１ＮＡＮＤゲートと、
前記クロック信号の立ち下がりエッジによりイネーブルされて前記第１フリップフロップの出力信号をラッチする第２フリップフロップと、
前記第１フリップフロップの出力信号をバッファリングするバッファ手段と、
前記クロック信号の立ち上がりエッジに同期してバッファ手段の出力信号を１サイクル遅延させた出力信号を発生する第３フリップフロップと、
前記第２及び第３フリップフロップの出力信号と前記第５入力信号とが入力される第２ＮＡＮＤゲートと、
前記第１及び第２ＮＡＮＤゲートの出力信号の反転信号が入力されて第２内部信号を発生するＯＲゲートと、を含むことを特徴とする請求項１に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項５】
前記第４フリップフロップは、
第１制御信号及び第２制御信号によって前記第２入力信号を伝達し、又は第３制御信号及び第４制御信号によって前記第２入力信号を伝達する第１伝達手段と、
第５制御信号によって前記第１入力信号を伝達する第２伝達手段と、
前記第１及び第２伝達手段を介して伝達された信号をラッチ及び出力する出力手段と、
前記第５制御信号を発生する第１制御信号発生手段と、
前記第１制御信号及び第２制御信号を発生する第２制御信号発生手段と、
前記第３制御信号及び第４制御信号を発生する第３制御信号発生手段と、を備えることを特徴とする請求項１に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項６】
前記第１伝達手段は、
前記第１制御信号によって第２入力信号を伝達する第１伝達ゲートと、
前記第１伝達ゲートを通過した第２入力信号をラッチする第１ラッチ手段と、
前記第１ラッチ手段を介してラッチした第２入力信号を前記第２制御信号によって伝達する第２伝達ゲートと、を含むことを特徴とする請求項５に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項７】
前記第１伝達手段は、
前記第３制御信号によって前記第２入力信号を伝達する第３伝達ゲートと、
前記第３伝達ゲートを通過した信号をラッチする第２ラッチ手段と、
前記第２ラッチ手段を通過した第２入力信号を第４制御信号によって伝達する第４伝達ゲートと、を含むことを特徴とする請求項５に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項８】
前記第２伝達手段は、
前記第１入力信号を反転させる第１インバータと、
前記第５制御信号によって前記第１インバータを介して反転された前記第１入力信号を伝達する第５伝達ゲートと、を含むことを特徴とする請求項５に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項９】
前記出力手段は、
前記第１伝達手段の第２伝達ゲートを通過した信号または第４伝達ゲートを通過した信号と、第５伝達ゲートを通過した信号とをラッチする第３ラッチ手段と、
前記第３ラッチ手段を介してラッチされた信号を反転させて出力信号のロード信号として出力する第２インバータと、を含むことを特徴とする請求項５に記載のパケットコマンド駆動型ロード信号発生回路。
【請求項１０】
前記第１制御信号発生手段は、入力された前記イネーブル信号を反転させて第５制御信号として発生する第３インバータからなることを特徴とする請求項５に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項１１】
前記第２制御信号発生手段は、
前記イネーブル信号とクロック信号を否定論理積して第４反転制御信号を発生する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力を反転させて第４制御信号を発生する第４反転ゲートと、
前記第４反転ゲートの出力を反転させて第３反転制御信号を発生する第５反転ゲートと、
前記第５反転ゲートの出力を反転させて第３制御信号を発生する第６反転ゲートと、を含むことを特徴とする請求項５に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【請求項１２】
前記第３制御信号発生手段は、
入力された前記イネーブル信号と第４入力信号とを否定論理積する第２ＮＡＮＤゲートと、
前記第２ＮＡＮＤゲートの出力と前記クロック信号を二入力とし、否定論理和して第２反転制御信号を発生する第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力を反転させて第２制御信号を発生する第７反転ゲートと、
前記第７反転ゲートの出力信号を反転させて第１反転制御信号を発生する第８反転ゲートと、
前記第８反転ゲートの出力信号を反転させて第１制御信号を発生する第９反転ゲートと、を含むことを特徴とする請求項５に記載のパケットコマンド駆動型メモリ素子のロード信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パケットコマンド（ｐａｃｋｅｔ  ｃａｍｍａｎｄ）駆動型メモリ素子のロード信号発生回路に関し、特にコアブロックから読み出したデータを出力パッドに転送するロード信号をクロック信号に正確に同期して発生するデータ読み出し用ロード信号発生回路に関する。
【０００２】
【従来の技術】
図１は一般のパケットコマンド駆動型メモリ素子、例えばＲＤＲＡＭの様なメモリ素子におけるチャンネル構造を示すブロック図である。図１においては、ロングバス（Ｌｏｎｇｂｕｓ）チャンネル上に多数の各ＲＤＲＡＭが連結しているが、各ＲＤＲＡＭ毎にＣＴＭとＣＦＭの位相差が異なる。コントローラーから遠く離れるば離れるほどＣＦＭとＣＴＭの位相差は一層大きくなる。位相差が“０”の地点からその値が増加して“１”の地点までの領域を一つのレイテンシードメイン（ｌａｔｅｎｃｙ  ｄｏｍａｉｎ）という。
【０００３】
前記ロングバスチャンネルの場合、コントローラーから遠く離れたレイテンシードメインのデバイスはデータを速く読み出し、コントローラーから近いレイテンシードメインのデバイスはデータを遅く読み出すことで、コントローラーは全てのデバイスから同時点においてデータを認識できることになる。
【０００４】
図２乃至図４は従来のｔｄａｃ＿ｅｎ信号に従う読み出しデータとロード信号ｌｏａｄＲＤｐｉｐｅの波形図である。図２において、ｔｄａｃ＿ｅｎ＜３＞＝１の場合、ロード信号ｌｏａｄＲＤｐｉｐｅが１サイクルの幅を持つが、図３において、ｔｄａｃ＿ｅｎ＜４＞＝１の場合、信号ｌｏａｄＲＤｐｉｐｅがｔｄａｃ＿ｅｎ＜３＞＝１の場合より１サイクル遅延される。ＲＤＲＡＭは、４００ＭＨｚ（２．５ｎｓ周期）だけでなく、３００ＭＨｚ（３．３ｎｓ）でも動作可能とする必要があるが、ｔｄａｃ＿ｅｎ＜４＞＝１の時はホールド時間（ｈｏｌｄｔｉｍｅ）ｔＤＯＨが正確に２．５ｎｓ（＝４００ＭＨｚでの１サイクル幅）となる。もし、３００ＭＨｚで動作すれば、読み出しデータの幅はそのままであるが、信号ｌｏａｄＲＤｐｉｐｅ＿ｂの幅が広くなるので、ｔＤＯＨは２．５ｎｓより小さくなる。すなわち、３００ＭＨｚでもｔＤＯＨ＝２．５ｎｓを維持させるためには信号ｌｏａｄＲＤｐｉｐｅを１／２サイクルパルスにする必要がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来はロード信号ｌｏａｄＲＤｐｉｐｅの幅が１／２サイクルである場合、３段のゲートを介して遅延されて出力される。これにより、図４に示すようにロード信号が全体的に右側に遅延されるため、３００ＭＨｚや４００ＭＨｚの動作でスペックに規定したデータホールド時間を満たさない問題点があった。
【０００６】
上記のように、コアブロックから読み出したデータｒｅａｄ＿ｄａｔａと、この読み出したデータを出力パッドにロードするロード信号ｌｏａｄＲＤｐｉｐｅ＿ｂとの間にはスペックに規定したホールド時間を必ず守る必要がある。
【０００７】
図５は従来のパケットコマンド駆動型メモリ素子におけるデータ読み出し用ロード信号発生回路を示す図である。図５において、従来のデータ読み出し用ロード信号発生回路は、テストロード信号ｔｅｓｔＬｏａｄＲＤｐｉｐｅ＿ｂを反転させる第１反転ゲート２１と、この第１反転ゲート２１の出力信号とＤＡテストモード信号ＤＡＭＯＤＥを入力される第１ＮＡＮＤゲート２２と、入力信号ｃｘｆｆ３が入力されてクロック信号ｒｃｌｋに同期され、信号ｃａｓ＿ｉｎ＿ｆｆ４を発生する第１フリップフロップ２３と、この第１フリップフロップ２３の出力ｃａｓ＿ｉｎ＿ｆｆ４と信号ｔｄａｃ＿ｅｎ＜３＞が入力される第２ＮＡＮＤゲート２４と、この第２ＮＡＮＤゲート２４の出力信号ｌｄａｔ＿ｄａｃ３＿ｂと反転信号ｌｄａｔ＿ｄａｃ４＿ｂを二入力として入力される第１ＯＲゲート２５と、第１フリップフロップ２３の出力をバッファリングするバッファ２６と、このバッファ２６の出力信号ｃｘｆｆ４が入力され、クロック信号ｒｃｌｋに同期されて信号ｃａｓ＿ｏｕｔ＿ｆｆ４を出力信号として発生する第２フリップフロップ２７と、ＤＡテストモード信号ＤＡＭＯＤＥを反転させる第２反転ゲート２８と、この第２反転ゲート２８の出力信号、第２フリップフロップ２７の出力信号ｃａｓ＿ｏｕｔ＿ｆｆ４及び信号ｔｄａｃ＿ｅｎ＜４＞が入力される第３ＮＡＮＤゲート２９と、第２フリップフロップ２７の出力信号ｃａｓ＿ｏｕｔ＿ｆｆ４が入力されてクロック信号ｒｃｌｋがイネーブル信号ＥＮＢとして印加され、出力信号ｘ１ｂを発生する第３フリップフロップ３１と、第３ＮＡＮＤゲート２９の出力信号ｔｄａｔ ｄａｃ４＿ｂが入力されてクロック信号ｒｃｌｋに同期されて出力信号ｘ２ｂを発生する第４フリップフロップ３２と、第３フリップフロップ３１の出力信号ｘ１ｂと第４フリップフロップ３２の出力信号ｘ２ｂの反転信号が入力される第１ＡＮＤゲート３３と、第１ＮＡＮＤゲート２２の反転出力信号と第１ＡＮＤゲート３３の出力信号とが入力される第２ＯＲゲート３４と、この第２ＯＲゲート３４の出力信号をＤＡｄａｔａ入力信号とし、第１ＯＲゲート２５の出力信号を入力信号とし、第２ＮＯＲゲート３０の出力信号をイネーブル信号ＤＡＢとし、クロック信号ｒｃｌｋに同期されてロード信号ＬＤＲＤｐｉｐｅを発生する第５フリップフロップ３５と、この第５フリップフロップ３５の出力を反転させて反転ロード信号ｌｏａｄＲＤｐｉｐｅ＿ｂを発生する第３反転ゲート３６とからなる。
【０００８】
このような従来のメモリ素子のロード信号発生回路の動作を、図９の波形図を参照して以下に説明する。
【０００９】
第５フリップフロップ３５は、イネーブル信号ＤＡＢがハイ状態の場合、クロック信号ｒｃｌｋに同期されてＤ入力端子に入力される信号をラッチし、イネーブル信号ＤＡＢがロー状態の場合、クロック信号ｒｃｌｋとは無関係にＤＡｄａｔａ入力端子の信号をラッチし、その出力信号としてロード信号ＬＤＲＤｐｉｐｅを発生する。
【００１０】
ｔｄａｃ＿３＜３＞＝１の場合、第１フリップフロップ２３はクロック信号ｒｃｌｋの立ち上がりエッジで信号ｃｘｆｆ３が入力されて１クロック遅延されたｃａｓ＿ｉｎ＿ｆｆ４信号を発生し、第１フリップフロップ２３の出力信号ｃａｓ＿ｉｎ＿ｆｆ４は論理ゲートである第２ＮＡＮＤゲート２４、第１ＯＲゲート２５を介して第５フリップフロップ３５の入力Ｄに印加される。よって、第５フリップフロップ３５はクロック信号ｒｃｌｋの次の立ち上がりエッジで出力信号ＬｄＲＤｐｉｐｅを正確に出力し、この第５フリップフロップ３５の出力信号は反転ゲート３６を通して反転されて信号ｌｏａｄＲＤｐｉｐｅを発生することになる。
【００１１】
一方、ｔｄａｃ＿ｅｎ＜４＞＝１の場合、第１フリップフロップ２３はクロック信号ｒｃｌｋの立ち上がりエッジで信号ｃｘｆｆ３が入力されて１クロック遅延された信号ｃａｓ＿ｉｎ＿ｆｆ４を発生し、第２フリップフロップ２７はバッファ２６を介して第１フリップフロップ２３の出力信号ｃａｓ＿ｉｎ＿ｆｆ４が入力されて、次のクロック信号ｒｃｌｋの立ち上がりエッジで更に１クロック遅延された信号、すなわち信号ｃｘｆｆ３より２クロック遅延された信号ｃａｓ＿ｏｕｔ＿ｆｆ４を発生することになる。
【００１２】
この第２フリップフロップ２７の出力信号ｃａｓ＿ｏｕｔ＿ｆｆ４は、第３フリップフロップ３１の入力Ｄに印加され、クロック信号ｒｃｌｋの立ち下がりエッジでイネーブルされて、その反転出力段ＱＢを介して出力信号ｘ１ｂを発生することになる。
【００１３】
また、第２フリップフロップ２７の出力信号ｃａｓ＿ｏｕｔ＿ｆｆ４は、第４フリップフロップ３２の入力Ｄに印加され、クロック信号ｒｃｌｋの立ち上がりエッジで同期されて、その出力手段Ｑを介して出力信号ｘ２ｂを発生することになる。
【００１４】
第３及び第４フリップフロップ３１及び３２の出力信号ｘ１ｂ及びｘ２ｂは、第１ＡＮＤゲート３３及び第２ＯＲゲート３４に印加されて第５フリップフロップ３５に１／２サイクルを持つ信号ｒｄｐｉｐｅを発生する。このとき、第３及び第４フリップフロップ３１、３２の出力信号ｘ１ｂ、ｘ２ｂが論理ゲート３３、３４に印加されて信号ｒｄｐｉｐｅを発生するので、信号ｒｄｐｉｐｅは１／２サイクルの幅を持つと同時に、遅延を持つことになる。
【００１５】
第２ＯＲゲート３４を介して発生する信号ｒｄｐｉｐｅは第５フリップフロップ３５の入力信号ＤＡｄａｔａに印加される。このとき、第５フリップフロップ３５はクロック信号ｒｃｌｋと無関係に前記入力信号ＤＡｄａｔａがラッチされ遅延されて最終的に信号ｌｏａｄＲＤｐｉｐｅを出力信号として発生する。第５フリップフロップ３５から発生した信号ｌｏａｄＲＤｐｉｐｅはインバータ３６を介して反転されて信号ｌｏａｄＲＤｐｉｐｅ＿ｂを発生することになる。
【００１６】
図６は図５の第５フリップフロップ３５の詳細図である。図６を参照すれば、ＤＡモードではデータイネーブル信号ＤＡＢにより伝達ゲート３６１がターンオンされて入力段ＤＡｄａｔａに印加される信号ｒｄｐｉｐｅを直ちにロード信号ＬｄＲｄｐｉｐｅに出力する。定常動作時にはクロック端子ＣＬＫに印加されるクロック信号ｒｃｌｋを用いて論理ゲート３５１−３５４を介して伝達ゲート３５５、３５８の制御信号（ｓｃｋ、ｓｃｋｂ）、（ｍｃｋ、ｍｃｋｂ）を発生し、この制御信号（ｓｃｋ、ｓｃｋｂ）、（ｍｃｋ、ｍｃｋｂ）により伝達ゲート３５５、３５８を駆動し、伝達ゲート３５５、３５８を介して入力Ｄに印加される信号ｒｄｐｉｐｅＥｎ＿ｄｌｙをロード信号ＬｄＲｄｐｉｐｅに発生することになる。
【００１７】
上記の様な従来のロード信号発生回路は、ｔｄａｃ＿ｅｎ＜４＞の場合、クロック信号と無関係にフリップフロップの入力ＤＡｄａｔａに印加される信号ｒｄｐｉｐｅをロード信号ＬｄＲｄｐｉｐｅに発生していた。このとき、信号ｃａｓ＿ｏｕｔ＿ｆｆ４が２個の論理ゲートを介して遅延されて信号ｒｄｐｉｐｅを発生するため、遅延しすぎることになる。
【００１８】
よって、ｔｄａｃ＿ｅｎ＜４＞で１／２サイクルを持つ信号ｌｏａｄＲＤｐｉｐｅを発生することになるが、遅延しすぎるため、充分なデータホールド時間を確保できない。すなわち、信号ｌｏａｄＲＤｐｉｐｅが１／２サイクルを持つことになるが、図９に示すように、論理ゲートを介して全体的に共に右側に遅延されて、図４に示すようにデータホールド時間がスペックに規定した２．５ｎｓを満たさない問題があった。
【００１９】
本発明は、上記の問題に鑑みてなされたもので、その目的は、クロック信号に同期された１／２サイクルを持ち、充分なデータ保有時間を持つロード信号を発生するためのパケットコマンド駆動型メモリ素子のロード信号発生回路を提供することにある。
【００２０】
本発明の他の目的は、回路構成が簡単でチップサイズが小さなパケットコマンド駆動型メモリ素子のロード信号発生回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、コアブロックからデータをロードするロード信号を発生するパケットコマンド駆動型メモリ素子において、第１入力信号が入力されて第１内部信号を発生する第１信号発生手段と、クロック信号に応答して第２入力信号が入力されて第２内部信号を発生する第２信号発生手段と、第３入力信号が入力されて第３内部信号を発生する第３信号発生手段と、前記第１信号発生手段から発生した第１内部信号と前記第２信号発生手段から発生した第２内部信号とを二入力とし、前記第３信号発生手段から発生した第３内部信号によって第１内部信号を選択して出力し、又は第２内部信号を選択して、クロック信号に同期したロード信号を発生する第４信号発生手段と、を含み、前記第４信号発生手段は、前記第１信号発生手段から発生する第１内部信号が第１入力信号として入力され、前記第２信号発生手段から発生する第２内部信号が第２入力信号として入力され、前記第３信号発生手段から発生する第３内部信号がイネーブル信号として入力され、前記イネーブル信号がロー状態（ｌｏｗ  ｓｔａｔｅ）の場合には前記第１入力信号を選択してロード信号として発生し、前記イネーブル信号がハイ状態（ｈｉｇｈ  ｓｔａｔｅ）の場合には前記第２入力信号を選択して第５入力信号がハイ状態か或いはロー状態かによってクロック信号の立ち上がり及び立ち下がりエッジに同期させ或いはクロックの立ち上がりエッジのみに同期させてロード信号を発生する第４フリップフロップからなることを特徴とする。
【００２２】
前記第１信号発生手段は、入力された第１入力信号を反転させて第１内部信号を発生するインバータからなり、前記第３信号発生手段は、入力された第３入力信号を反転させて第３内部信号を発生するインバータからなることを特徴とする。
【００２３】
前記第２信号発生手段は、前記クロック信号の立ち上がりエッジに同期して第２入力信号を１サイクル遅延させて出力信号を発生する第１フリップフロップと、入力された第１フリップフロップの出力信号と第４入力信号とを論理組合せする第１ＮＡＮＤゲートと、前記クロック信号の立ち下がりエッジによりイネーブルされて前記第１フリップフロップの出力信号をラッチする第２フリップフロップと、前記第１フリップフロップの出力信号をバッファリングするバッファ手段と、前記クロック信号の立ち上がりエッジに同期してバッファ手段の出力信号を１サイクル遅延させた出力信号を発生する第３フリップフロップと、前記第２及び第３フリップフロップの出力信号と前記第５入力信号とが入力される第２ＮＡＮＤゲートと、前記第１及び第２ＮＡＮＤゲートの出力信号の反転信号が入力されて第２内部信号を発生するＯＲゲートと、を含むことを特徴とする。
【００２５】
前記第４フリップフロップは、第１制御信号及び第２制御信号によって第２入力信号を伝達し、又は第３制御信号及び第４制御信号によって前記第２入力信号を伝達する第１伝達手段と、第５制御信号によって前記第１入力信号を伝達する第２伝達手段と、前記第１及び第２伝達手段を介して伝達された信号をラッチ及び出力する出力手段と、前記第５制御信号を発生する第１制御信号発生手段と、前記第１制御信号及び第２制御信号を発生する第２制御信号発生手段と、前記第３制御信号及び第４制御信号を発生する第３制御信号発生手段と、を備えることを特徴とする。
【００２６】
前記第１伝達手段は、第１制御信号によって第２入力信号を伝達する第１伝達ゲートと；第１伝達ゲートを通過した第２入力信号をラッチする第１ラッチ手段と；第１ラッチ手段を介してラッチした第２入力信号を第２制御信号によって伝達する第２伝達ゲートとを含むことを特徴とする。
【００２７】
前記第１伝達手段は、第３制御信号によって前記第２入力信号を伝達する第３伝達ゲートと；第３伝達ゲートを通過した信号をラッチする第２ラッチ手段と；第２ラッチ手段を通過した第２入力信号を第４制御信号によって伝達する第４伝達ゲートとを含むことを特徴とする。
【００２８】
前記第２伝達手段は、第１入力信号を反転させる第１インバータと、前記第５制御信号によって前記第１インバータを介して反転された前記第１入力信号を伝達する第５伝達ゲートとを含むことを特徴とする。
【００２９】
前記出力手段は、第１伝達手段の第２伝達ゲートを通過した信号または第４伝達ゲートを通過した信号と、第５伝達ゲートを通過した信号とをラッチする第３ラッチ手段と；第３ラッチ手段を介してラッチされた信号を反転させて出力信号のロード信号として出力する第２インバータとを含むことを特徴とする。
【００３０】
前記第１制御信号発生手段は、入力された前記イネーブル信号を反転させて第５制御信号として発生する第３インバータからなることを特徴とする。
【００３１】
前記第２制御信号発生手段は、イネーブル信号とクロック信号を否定論理積して第４反転制御信号を発生する第１ＮＡＮＤゲートと；第１ＮＡＮＤゲートの出力を反転させて第４制御信号を発生する第４反転ゲートと；第４反転ゲートの出力を反転させて第３反転制御信号を発生する第５反転ゲートと；第５反転ゲートの出力を反転させて第３制御信号を発生する第６反転ゲートとを含むことを特徴とする。
【００３２】
前記第３制御信号発生手段は、入力された前記イネーブル信号と第４入力信号とを否定論理積する第２ＮＡＮＤゲートと；第２ＮＡＮＤゲートの出力と前記クロック信号を二入力とし、否定論理和して第２反転制御信号を発生する第１ＮＯＲゲートと；第１ＮＯＲゲートの出力を反転させて第２制御信号を発生する第７反転ゲートと；第７反転ゲートの出力信号を反転させて第１反転制御信号を発生する第８反転ゲートと；第８反転ゲートの出力信号を反転させて第１制御信号を発生する第９反転ゲートとを含むことを特徴とする。
【００３３】
【発明の実施の形態】
以下、添付図面に基づき、本発明における好適な実施の形態について詳細に説明する。
図７は本発明によるパケットコマンド駆動型メモリ素子のロード信号発生回路を示す回路図である。図７に示すとおり、本発明のロード信号発生回路は、ｔｅｓｔＬｏａｄＲＤｐｉｐｅ＿ｂ信号が入力されて第１内部信号ｔｅｓｔＬｏａｄＲＤｐｉｐｅを発生する第１信号発生手段５２と、クロック信号ｒｃｌｋに応答し、信号ｃｘｆｆ３が入力されて第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙを発生する第２信号発生手段５３と、テストモード信号ＤＡＭＯＤＥが入力されて第３内部信号ＤＡＭＯＤＥ＿ｂを発生する第３信号発生手段５４と、前記第１信号発生手段５２から発生した第１内部信号ｔｅｓｔＬｏａｄＲＤｐｉｐｅと前記第２信号発生手段５３から発生した第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙとを二入力として入力され、前記第３信号発生手段５４から発生した第３内部信号ＤＡＭＯＤＥ＿ｂによって第１内部信号を選択して出力したり或いは第２内部信号を選択して、クロック信号に同期されたロード信号ｌｏａｄＲＤｐｉｐｅ＿ｂを発生する第４信号発生手段５５とを含む。
【００３４】
第１信号発生手段５２はｔｅｓｔＬｏａｄＲＤｐｉｐｅ＿ｂ信号が入力され、反転させて第１内部信号ｔｅｓｔＬｏａｄＲＤｐｉｐｅを発生させる第１インバータ４１からなり、第３信号発生手段５４はテストモード信号ＤＡＭＯＤＥが入力され、反転させて第３内部信号ＤＡＭＯＤＥ＿ｂとして発生する第２インバータ４９からなる。
【００３５】
第２信号発生手段５３は、前記クロック信号ｒｃｌｋの立ち上がりエッジで同期されて入力信号ｃｘｆｆ３を１サイクル遅延させて出力信号ｃａｓ＿ｉｎ＿ｆｆ４を発生する第１フリップフロップ４２と、この第１フリップフロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆｆ４と信号ｔｄａｃ＿ｅｎ＜３＞が入力されて論理組合せして信号ｌｄａｔ＿ｄａｃ３＿ｂを発生する第１ＮＡＮＤゲート４３と、前記クロック信号ｒｃｌｋがイネーブル信号ＥＮＢとして第１フリップフロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆｆ４をラッチして信号ｘ１ｂを発生する第２フリップフロップ４４と、前記第１フリップフロップ４２の出力信号をバッファリングするバッファ手段４５と、クロック信号ｒｃｌｋの立ち上がりエッジで同期されてバッファ手段の出力を入力として出力信号ｘ２ｂを発生する第３フリップフロップ４６と、第２及び第３フリップフロップ４４及び４６の出力信号ｘ１ｂ、ｘ２ｂと信号ｔｄａｃ＿ｅｎ＜４＞が入力されて否定論理積して信号ｌｄａｔ＿ｄａｃ４＿ｂ＜４＞を発生する第２ＮＡＮＤゲート４７と、第１及び第２ＮＡＮＤゲート４３及び４７の出力信号の反転信号が入力されて第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙを発生する第１ＯＲゲート４８とからなる。
【００３６】
第４信号発生手段５５は、第１信号発生手段５２から発生する第１内部信号ｔｅｓｔＬｏａｄＲＤｐｉｐｅが第１入力信号ＤＡｄａｔａとして入力され、第２信号発生手段５３から発生する第２内部信号ｒｄｐｉｐｅＥｎ＿ｄｌｙが第２入力信号として入力され、入力信号のｔｄａｃ＿ｅｎ＜４＞を入力信号ｎｄ＿ｅｎとして用い、第３信号発生手段５４から発生する信号ＤＡＭＯＤＥ＿ｂがイネーブル信号ＤＡＢとして入力され、このイネーブル信号ＤＡＢがロー状態（ｌｏｗｓｔａｔｅ）の場合、第１入力信号ＤＡｄａｔａを選択してロード信号ＬｄＲｄｐｉｐｅとして発生し、イネーブル信号ＤＡＢがハイ状態（ｈｉｇｈ  ｓｔａｔｅ）の場合、更に信号ｎｄ＿ｅｎがロー状態の時はＤ入力信号をｒｃｌｋの立ち上がりエッジでだけ同期させて出力し、信号ｎｄ＿ｅｎがハイ状態の時はＤ入力信号をｒｃｌｋの立ち上がりエッジと立ち下がりエッジの両エッジとも同期させて出力する第４フリップフロップ５０と、この第４フリップフロップ５０から発生したロード信号ＬｄＲｄｐｉｐｅを反転させて反転ロード信号ｌｏａｄＲＤｐｉｐｅ  ｂを発生する第３インバータ５１とからなる。
【００３７】
図８は図７のロード信号発生回路における第４フリップフロップ５０の詳細図である。図８において、第４フリップフロップ５０は、第１制御信号ｃｃｋとｃｃｋｂ及び第２制御信号ｃｋとｃｋｂによって第２入力信号Ｄを伝達したり、或いは第３制御信号ｍｃｋとｍｃｋｂ及び第４制御信号ｓｃｋとｓｃｋｂによって第２入力信号Ｄを伝達する第１伝達手段と、第５制御信号ｄａ及び信号ＤＡＢによって第１入力信号ＤＡｄａｔａを伝達する第２伝達手段と、第１及び第２伝達手段を介して伝達された信号をラッチ及び出力する出力手段とを備える。
【００３８】
前記第１伝達手段は、第１制御信号ｃｃｋ及びｃｃｋｂによって第２入力信号Ｄを伝達する第１伝達ゲート５１０と、この第１伝達ゲート５１０を通過した第２入力信号をラッチする１対のインバータ５１１、５１２からなる第１ラッチ手段と、この第１ラッチ手段を介してラッチされた第２入力信号を第２制御信号ｃｋとｃｋｂによって伝達する第２伝達ゲートとを含む。
【００３９】
また、前記第１伝達手段は、第３制御信号ｍｃｋとｍｃｋｂとによって第２入力信号Ｄを伝達する第３伝達ゲート５１４と、この第３伝達ゲート５１４を通過した信号をラッチする１対のインバータ５１５、５１６からなる第２ラッチ手段と、この第２ラッチ手段を通過した第２入力信号を第４制御信号ｓｃｋとｓｃｋｂとによって伝達する第４伝達ゲート５１７とを含む。
【００４０】
前記第２伝達手段は、第１入力信号ＤＡｄａｔａを反転させる第１インバータ５１８と、第５制御信号ｄａと信号ＤＡＢによって第１インバータ５１８を介して反転された第１入力信号ＤＡｄａｔａを伝達する第５伝達ゲート５２０とを含む。
【００４１】
前記出力手段は、第１伝達手段の第２伝達ゲート５１３を通過した信号または第４伝達ゲート５１７を通過した信号をラッチする１対のインバータ５２１、５２２からなる第３ラッチ手段と、この第３ラッチ手段を介してラッチされた信号を反転させて出力信号のロード信号ＬｄＲｄｐｉｐｅとして出力する第２インバータ５２３とを含む。
【００４２】
さらに、前記第４フリップフロップ５０は、第５制御信号ｄａを発生する第１制御信号発生手段５２６と、第１制御信号ｃｃｋとｃｃｋｂ及び第２制御信号ｃｋとｃｋｂを発生する第２制御信号発生手段５２８と、第３制御信号ｍｃｋとｍｃｋｂ及び第４制御信号ｓｃｋとｓｃｋｂを発生する第３制御信号発生手段５２７とを備える。
【００４３】
前記第１制御信号発生手段５２６は、イネーブル信号ＤＡＢが入力されて反転させ、第５制御信号ｄａとして発生する第３インバータ５１９を備える。
【００４４】
前記第３制御信号発生手段５２７は、イネーブル信号ＤＡＢとクロック信号ＣＬＫを否定論理積して第４反転制御信号ｓｃｋｂを発生する第１ＮＡＮＤゲート５０１と、この第１ＮＡＮＤゲート５０１の出力を反転させて第４制御信号ｓｃｋを発生する第４反転ゲート５０２と、この第４反転ゲート５０２の出力を反転させて第３反転制御信号ｍｃｋｂを発生する第５反転ゲート５０３と、この第５反転ゲート５０３の出力を反転させて第３制御信号ｍｃｋを発生する第６反転ゲート５０４とを備える。
【００４５】
前記第２制御信号発生手段５２８は、イネーブル信号ＤＡＢと信号ｎｄ＿ｅｎが入力されて否定論理積する第２ＮＡＮＤゲート５０５と、この第２ＮＡＮＤゲート５０５の出力とクロック信号ＣＬＫを二入力として入力されて否定論理和して第２反転制御信号ｃｋｂを発生する第１ＮＯＲゲート５０６と、この第１ＮＯＲゲート５０６の出力を反転させて第２制御信号ｃｋを発生する第７反転ゲート５０７と、この第７反転ゲート５０７の出力信号を反転させて第１反転制御信号ｃｃｋｂを発生する第８反転ゲート５０８と、この第８反転ゲート５０８の出力信号を反転させて第１制御信号ｃｃｋを発生する第９反転ゲート５０９とを備える。
【００４６】
以上の様な構成を持つ本発明のロード信号発生回路の動作を、図１０の動作波形図を参照して説明する。
第４フリップフロップ５０は、イネーブル信号ＤＡＢがハイ状態の場合であって、更に信号ｎｄ＿ｅｎがロー状態の時はＤ入力端子をクロック信号ｒｃｌｋの立ち上がりエッジのみに同期させ、信号ｎｄ＿ｅｎがハイ状態の時は信号ｒｃｌｋの立ち上がり及び立ち下がりエッジの両エッジとも同期させてラッチし、イネーブル信号ＤＡＢがロー状態の場合には、クロック信号ｒｃｌｋと無関係に入力信号ＤＡｄａｔａ入力端子をラッチし、その出力信号としてロード信号ＬＤＲＤｐｉｐｅを発生する。
【００４７】
ｔｄａｃ＿３＜３＞＝１の場合、第１フリップフロップ４２はクロック信号ｒｃｌｋの立ち上がりエッジで信号ｃｘｆｆ３が入力されて１クロック遅延された信号ｃａｓ＿ｉｎ＿ｆｆ４を発生し、第１フリップフロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆｆ４は論理ゲートである第１ＮＡＮＤゲート４３及び第１ＯＲゲート４８を介して第４フリップフロップ５０の入力端子Ｄに印加される。よって、第４フリップフロップ５０はクロック信号ｒｃｌｋの次の立ち上がりエッジで出力信号ＬＤＲＤｐｉｐｅを正確に出力し、この第４フリップフロップ５０の出力信号は反転ゲート５１を介して反転されて信号ｌｏａｄＲＤｐｉｐｅを発生することになる。
【００４８】
一方、ｔｄａｃ＿ｅｎ＜４＞＝１の場合、第１フリップフロップ４２はクロック信号ｒｃｌｋの立ち上がりエッジで信号ｃｘｆｆ３が入力されて１クロック遅延された信号ｃａｓ＿ｉｎ＿ｆｆ４を発生し、第３フリップフロップ４６はバッファ４５を介して前記第１フリップフロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆｆ４が入力された後、クロック信号ｒｃｌｋの立ち上がりエッジで更に１クロック遅延された信号すなわちｃｘｆｆ３より２クロック遅延されたｘ２ｂ信号を発生することになる。
【００４９】
又、前記第１フリップフロップ４２の出力信号ｃａｓ＿ｉｎ＿ｆｆ４は、第２フリップフロップ４４の入力端子Ｄに印加され、クロック信号ｒｃｌｋの立ち下がりエッジでイネーブルされて、その反転出力手段Ｑを介して出力信号ｘ１ｂを出力することになる。
【００５０】
また、前記第２及び第３フリップフロップ４４及び４６の出力信号ｘ１ｂ、ｘ２ｂと信号ｔｄａｃ＿ｅｎ＜４＞が、第２ＮＡＮＤゲート４７に印加され、信号ｌｄａｔ＿ｄａｃ４＿ｂを発生して信号ｒｄｐｉｐｅＥｎ−Ｄｌｙを第４フリップフロップ５０の入力Ｄに出力する。
【００５１】
上記のような本発明のロード信号発生回路は、ｔｄａｃ＿ｅｎ＜４＞＝１の場合、第２及び第３フリップフロップ４４及び４６を介して出力信号ｘ１ｂ、ｘ２ｂを発生して第２ＮＡＮＤゲート４７を介して１／２サイクルの幅を持つ信号ｌｄａｔ＿ｄａｃ４＿ｂを発生させ、これが更に第１ＯＲゲート４８を介して信号ｒｄｐｉｐｅＥｎ＿Ｄｌｙを発生し、第４フリップフロップはこの１／２サイクルの幅の信号ｒｄｐｉｐｅＥｎ＿ｄｌｙをクロック信号ｒｃｌｋの立ち上がり及び立ち下がりエッジで伝達されるので、図１０に示すように、遅延なしに正確に１／２サイクルの幅を持つ信号ＬｄＲｄｐｉｐｅを発生することになる。
【００５２】
このように、第４フリップフロップ５０は、ｔｄａｃ＿ｅｎ＜３＞＝１の場合はクロックの立ち上がりエッジのみで動作し、ｔｄａｃ＿ｅｎ＜４＞＝１の場合はクロックの立ち上がりエッジ及び立ち下がりエッジとも動作することになる。
【００５３】
すなわち、本発明のロード信号は、信号ｃａｓ＿ｉｎ＿ｆｆ４を従来のようにフリップフロップ２７を介して１サイクル遅延させて１／２サイクルを持つ信号ｌｄａｔ＿ｄａｃ４＿ｂを発生するものでなく、信号ｃａｓ＿ｉｎ＿ｆｆ４をフリップフロップ４４を介して遅延させて１／２サイクルを持つ信号ｌｄａｔ＿ｄａｃ＿４を予め発生することになる。
【００５４】
図８に示すとおり、第４フリップフロップ５０は、第２制御信号発生手段５２８の論理ゲートである第２ＮＡＮＤゲート５０５の一入力として信号ｔｄａｃ＿ｅｎ＜４＞が印加される。このため、ｔｄａｃ＿ｅｎ＜４＞＝１の場合は第２制御信号発生手段５２８を介して制御信号（ｃｋ、ｃｋｂ）、（ｃｃｋ、ｃｃｋｂ）が発生するので、クロックの立ち下がりエッジで信号ｒｄｐｉｐｅＥｎ＿ｄｌｙが入力されてロード信号ＬｄＲｄｐｉｐｅを発生する第１伝達手段の伝達ゲート５１０、５１３が駆動されることで、クロックの立ち下がりエッジでも動作して正確にクロック信号に同期された１／２サイクルを持つロード信号ＬｄＲｄｐｉｐｅを発生することになる。
【００５５】
一方、ｔｄａｃ＿ｅｎ＜３＞＝１の場合は第２制御信号発生手段５２８は動作しなくなる。
【００５６】
第３制御信号発生手段５２７は、クロックの立ち上がりエッジで第１伝達手段の伝達ゲート５１４、５１７を駆動するため、ｔｄａｃ＿ｅｎ＜３＞＝１、ｔｄａｃ＿ｅｎ＜４＞＝１の場合とも制御信号（ｍｃｋ、ｍｃｋｂ）、（ｓｃｋ、ｓｃｋｂ）を発生することになる。
【００５７】
一方、ＤＡテストモードの場合は、第１制御信号発生手段５２６により発生する第１制御信号ｄａにより端子ＤＡｄａｔａに印加される信号ｔｅｓｔｌｏａｄＲｄｐｉｐｅが入力されてロード信号を発生することになる。
【００５８】
【発明の効果】
以上、詳細に説明したように、本発明のデータ読み出し用ロード信号発生回路は、ｔｄａｃ＿ｅｎ＜４＞＝１の場合、フリップフロップがクロックの立ち上がり及び立ち下がりエッジとも動作して、その前段で発生した１／２サイクルの幅を持つ信号を用いてクロック信号に正確に同期されて１／２サイクルの幅を持つロード信号を発生できる。これにより、周辺状況に無関係に所望のデータホールド時間を維持するロード信号を発生できることになる。
【００５９】
また、本発明のロード信号発生回路は、従来の回路に比較して、その構成が簡単でかつチップサイズを低減できる。
【００６０】
尚、本発明は上記に示した実施形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【図１】一般のパケットコマンド駆動型メモリ素子におけるチャンネル構造を示すブロック図である。
【図２】従来のパケットコマンド駆動型メモリ素子におけるｔｄａｃ  ｅｎ＜３＞＝１の場合の読み出しデータとロード信号との関係を説明するための波形図である。
【図３】従来のパケットコマンド駆動型メモリ素子におけるｔｄａｃ  ｅｎ＜４＞＝１の場合の読み出しデータとロード信号との関係を説明するための波形図である。
【図４】従来のパケットコマンド駆動型メモリ素子における読み出しデータとロード信号との関係を説明するための波形図である。
【図５】従来のパケットコマンド駆動型メモリ素子におけるロード信号発生回路図である。
【図６】図５のロード信号発生回路におけるフリップフロップの詳細図である。
【図７】本発明のパケットコマンド駆動型メモリ素子におけるロード信号発生回路図である。
【図８】図７のロード信号発生回路におけるフリップフロップの詳細図である。
【図９】従来のパケットコマンド駆動型メモリ素子のロード信号発生回路の動作波形図である。
【図１０】本発明のパケットコマンド駆動型メモリ素子のロード信号発生回路の動作波形図である。
【符号の説明】
５２  第１信号発生手段
５３  第２信号発生手段
５４  第３信号発生手段
５５  第４信号発生手段
４１、４９、５１  インバータ
４２、４４、４６、５０  フリップフロップ
４３、４７  ＮＡＮＤゲート
４５  バッファ手段
４８  ＯＲゲート
５２６  第１制御信号発生手段
５２７  第３制御信号発生手段
５２８  第２制御信号発生手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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