(57)【特許請求の範囲】
【請求項１】
静電気放電保護回路のシミュレーション方法において、
絶縁ゲート型電界効果トランジスタによって構成される静電気放電保護素子を、ゲート電圧を入力するゲート端子と、バイポーラトランジスタを用い、等価的に前記バイポーラトランジスタのコレクタで表されるドレイン領域から基板に流れる電流と、エミッタで表されるソース領域から前記基板に流れる電流のうち、少なくとも前記ドレイン領域から前記基板に流れる前記電流を前記ドレイン領域とベースで表されるウェル領域との間の空乏層で熱的に発生した電子・正孔対による電流を表した第１の電流源、前記ドレイン領域−前記基板間を流れる電子が前記ドレイン領域近傍の空乏層の電界で加速されて発生する電流を表した第２の電流源、及びゲート領域の下のｎ型反転層であるチャネル近傍の空乏層中の強電界により発生する電流を表した第３の電流源の３つの電流源によって表した等価回路に置き換え、
前記等価回路で、静電気放電耐性を回路シミュレーションすることを特徴とする静電気放電保護回路のシミュレーション方法。
【請求項２】
前記第２の電流源、及び、前記第３の電流源の２つの電流源は、インパクトイオン化電流を表現した前記電流源であることを特徴とする請求項１記載の静電気放電保護回路のシミュレーション方法。
【請求項３】
前記等価回路において、前記ソース領域から注入された電子と、前記ドレイン領域近傍に発生した正孔の濃度に依存するベース抵抗を設けたことを特徴とする請求項１記載の静電気放電保護回路のシミュレーション方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は静電気放電保護回路のシミュレーション方法に関し、特に、半導体メモリ素子や半導体論理回路素子を静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）から保護するための保護回路のＥＳＤ耐性を、回路シミュレータを用いてシミュレーションする静電気放電保護回路のシミュレーション方法に関する。
【０００２】
【従来の技術】
従来、半導体デバイスにおいて、静電気による外部からの電荷で半導体デバイスが放電して特性の劣化や破壊を引き起こす問題があり、静電気放電（以下ＥＳＤと呼ぶ）から半導体デバイスを保護するために、ＥＳＤ保護回路が用いられていた。
【０００３】
なお、ＥＳＤにはいくつかのモデルが知られており、人体に帯電した電荷がデバイス端子に触れデバイスを介して放電し、熱的な破壊が主なプロセスである人体モデル（ＨＢＭ）、金属製機器に帯電した電荷がデバイス端子に触れデバイスを介して放電し、電界破壊が主なプロセスであるマシンモデル（ＭＭ）、デバイス導体部が帯電し、デバイス端子が機器や冶工具に触れて放電するデバイス帯電モデル（ＣＤＭ）、パッケージ表面が帯電し、デバイス端子が機器や冶工具に触れて放電するパッケージ帯電モデル（ＣＰＭ）などがある。
【０００４】
近年、半導体デバイスの微細化が進むなか、ＥＳＤ保護回路の素子面積も縮小されＥＳＤ耐性の劣化が重要な問題となってきている。
ＥＳＤ耐性の劣化対策については、劣化原因と回避方法を探るために、プロセス条件を可変して制作し直してから耐圧試験を行い、ＥＳＤ耐性に強いデバイスを探しているのが現状であり、多くの時間を費やしている。
【０００５】
そこで、ＥＳＤ保護回路の高性能化のために、シミュレーションによりＥＳＤ耐性を予測することが重要である。
ＥＳＤ耐性の良否は、概ねスナップバック特性に依存する。
【０００６】
図４は、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の電流電圧特性であり、スナップバック特性を説明する図である。
ＥＳＤ保護回路を構成するＥＳＤ保護素子がｎ型のＭＯＳＦＥＴ（以下ｎＭＯＳＦＥＴと呼ぶ）の場合、ＥＳＤによって発生した電流がドレイン側からＥＳＤ保護素子に流れるときの電流電圧特性である。ここで、縦軸はドレイン電流Ｉｄ、横軸はドレイン電圧Ｖｄである。
【０００７】
ドレイン電圧Ｖｄを上げていくと、線形領域、飽和領域、アバランシェ領域と電流が増加する。そしてさらに、電流が増加するにつれて電圧が減少するスナップバック領域が存在する。一般に、同じドレイン電流ＩDをＥＳＤ保護素子に流す場合は、ドレイン電圧ＶDが小さいほうが、ＥＳＤ耐性が強いとされ、好ましい。
【０００８】
ＥＳＤ耐性のシミュレーション手法には、デバイスシミュレーションと回路シミュレーションを合わせて使用する場合と、回路シミュレーションだけを使用する場合がある。前者はモデルの精度が比較的良いが、解析できる範囲がトランジスタ数個レベルと狭く、計算時間が長いという欠点がある。後者はレイアウトデータを反映できて計算時間が短いが、前述のスナップバック特性を考慮したＥＳＤ保護回路の等価回路モデルの検討を必要とする。
【０００９】
本出願人等は、すでに、回路シミュレーションによって、ＥＳＤ耐性を予測するための等価回路モデルを提案している。
図５は、従来のＥＳＤ保護回路の等価回路である。
【００１０】
この等価回路１００ａは、社団法人電子情報通信学会，信学技報，ＶＬＤ２００１−６８，ＳＤＭ２００１−１４２（２００１−０９）で本出願人等が提案した等価回路モデルである。
【００１１】
等価回路１００ａは、ｎ型の半導体であるソース領域１０１、ドレイン領域１０２、ｐ型の半導体のウェル１０３が基板１０４上に形成される、ｎＭＯＳＦＥＴ構造（破線で示した部分）により構成されるＥＳＤ保護素子のものであり、ゲートがない場合を仮定している。スナップバック特性を再現するために、等価回路１００ａは、寄生素子であるバイポーラトランジスタＴｒ１を有し、また、ドレイン端子Ｄには、抵抗ＲDを介して、２つの電流源ＩLeakC、ξＩC（ξはインパクトイオン化に伴う増倍係数であり、ソース電圧ＶSの関数である）と、接合容量ＣDと、バイポーラトランジスタＴｒ１のコレクタが並列に接続されている。さらに、これら電流源ＩLeakC、ξＩCとドレイン領域１０２−基板１０４間の接合容量ＣDのもう一方はバイポーラトランジスタＴｒ１のベースに接続される。また、ベース端子Ｂは、平行に接続されるベース抵抗ＲBと、変調するベース抵抗ＲBSを介してバイポーラトランジスタＴｒ１のベースと接続される。なお、デバイスの対称性を考慮すると、ソース端子Ｓにも抵抗ＲSを介して、２つの電流源ＩLeakE、ξＩEと接合容量ＣEが並列に接続されているが、煩雑になるため図示を省略した。また、ＩEはエミッタ電流、ＩCはコレクタ電流、ＩBはベース電流、ＩDはドレイン電流、ＩSUBは基板電流を示す。
【００１２】
ここで、電流源ＩLeakCはドレイン領域１０２とウェル１０３間の図示しない空乏層で熱的に発生した電子・正孔対によるＬｅａｋ電流を表したものであり、電流源ξＩCはドレイン領域１０２−基板１０４間を流れる電子がドレイン領域１０２近傍の空乏層の電界で加速されて発生するインパクトイオン化電流を表したものである。なお、電流源ξＩCは、増倍係数ξと、ドレイン電圧ＶDとの関係として数値テーブルで与えられている。
【００１３】
抵抗ＲD、ＲC、ＲB等のパラメータは、例えば、デバイスシミュレータＭｅｄｉｃｉなどを用いて計算される。
また、電流源ＩLeakC、ξＩC、接合容量ＣDなどは、ドレイン電圧ＶDの関数としてテーブル化されている。
【００１４】
なお、上記のバイポーラパラメータの算出についての詳細は、例えば、社団法人電子情報通信学会，信学技報，ＶＬＤ２００１−６８，ＳＤＭ２００１−１４２（２００１−０９）や、特開２００１−３３９０５２号公報などに記載されている。
【００１５】
変調するベース抵抗ＲBSは、ドレイン電圧ＶDの大きさによって基板電流ＩSUBが発生するメカニズム（基板１０４の正孔によるものか、ドレイン領域１０２近傍の空乏層でインパクトイオン化されて発生した正孔によるものか）が変わることを考慮して設けた抵抗であり、例えば、
【００１６】
【数１】
ＲBS＝ＲB×ＩKF／（ＩC×Ｕ（ＩSUB））                    ・・・（１）
などの式で表せる。ここで、ＩKFは、高注入効果電流、Ｕ（ＩSUB）は、基板電流ＩSUBが０未満の場合に０となり、基板電流ＩSUBが０の場合に１／２となり、基板電流ＩSUBが０より大きい場合に１となる関数である。
【００１７】
上記のようにして得られたパラメータを回路シミュレータに入力して、回路シミュレーションを行う。
また、図示を省略するものの、ドレイン端子Ｄには、Ｐａｄ（パッド）を介して、人や機械などの静電気源からドレイン電圧ＶDを入力する。
【００１８】
次に等価回路１００ａの動作を説明する。
ＥＳＤにより図示しないパッドを介して入力されるドレイン電圧ＶDが飽和領域を超えて高くなると、インパクトイオン化現象により電流源ξＩCや電流源ＩLeakCの電流がベース抵抗ＲBS、ＲBに流れ込み、ベース抵抗ＲB、ＲBSに電位差が生じる。これにより、等価的にエミッタとなるソース端子Ｓとベース端子Ｂ間が順バイアスとなり、寄生素子であるバイポーラトランジスタＴｒ１がＯＮし、スナップバック領域に達する。エミッタから電子が注入され、注入された電子の一部はコレクタに流れ込み、コレクタ電流ＩCとなる。
【００１９】
なお、この場合の寄生素子であるバイポーラトランジスタＴｒ１の効率は、エミッタ注入効率νと、ＭＯＳＦＥＴの実行チャネル長Ｌｅｆｆに依存する到達率αTに依存する。
【００２０】
以上の動作による、回路シミュレーション結果を示す。
図６は、図５の等価回路の電圧電流特性であり、（ａ）がドレイン電圧ＶD−ドレイン電流ＩD特性であり、（ｂ）がＧｕｍｍｅｌ  Ｐｌｏｔ（ソース電圧ＶSとドレイン電流ＩD、基板電流ＩSUBの特性）である。
【００２１】
図６（ａ）において、横軸がドレイン電圧ＶDであり、縦軸がドレイン電流ＩDである。また、図６（ｂ）において、横軸が負のソース電圧−ＶSであり、縦軸がドレイン電流ＩDと基板電流ＩSUBである。また、プロットはデバイスシミュレータＭｅｄｉｃｉによるシミュレーション結果を示し、実線は回路シミュレータＨＳＰＩＣＥによるシミュレーション結果である。
【００２２】
図のように、ドレイン電圧ＶD−ドレイン電流ＩD特性及びＧｕｍｍｅｌ  Ｐｌｏｔにおいて、回路シミュレータのシミュレーション結果は、デバイスシミュレータのシミュレーション結果とよく一致することが分かった。
【００２３】
上記のように、変調するベース抵抗ＲBSを適用した、図５の等価回路１００ａを用いることによって、精度よくスナップバック特性を再現することができた。
【００２４】
【発明が解決しようとする課題】
しかし、従来のＥＳＤ保護回路のシミュレーション方法では、スナップバック特性の再現の精度などに重きをおいたため、まず、ゲートの影響を考慮しない、ゲートを切り離した等価回路１００ａを用いてシミュレーションを行っていた。つまり、ＭＯＳ構造の素子の等価回路でありながら、ゲートを省略した等価回路１００ａであったため、実際に用いられているＥＳＤ保護素子とは異なるという問題があった。
【００２５】
本発明はこのような点に鑑みてなされたものであり、ゲート依存性が計算可能な等価回路を用いて回路シミュレーションする、ＥＳＤ保護回路のシミュレーション方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明では上記課題を解決するために、ＥＳＤ保護回路のシミュレーション方法において、図１で示すように、絶縁ゲート型電界効果トランジスタによって構成されるＥＳＤ保護素子を、ゲート電圧を入力するゲート端子Ｇと、バイポーラトランジスタＴｒ１を用い、等価的にバイポーラトランジスタＴｒ１のコレクタで表されるドレイン領域１０２から基板１０４に流れる電流と、エミッタで表されるソース領域１０１から基板１０４に流れる電流のうち、少なくともドレイン領域１０２から基板１０４に流れる電流をドレイン領域１０２とベースで表されるウェル領域１０３との間の空乏層で熱的に発生した電子・正孔対による電流を表した第１の電流源ＩLeakC、及び、ドレイン領域１０２−基板１０４間を流れる電子がドレイン領域１０２近傍の空乏層の電界で加速されて発生する電流を表した第２の電流源ξＩDS、及び、ゲート領域１０５の下のｎ型反転層であるチャネル近傍の空乏層中の強電界により発生する電流を表した第３の電流源ξＩCの３つの電流源ＩLeakC、ξＩDS、ξＩCによって表した等価回路１００に置き換え、等価回路１００で、ＥＳＤ耐性を回路シミュレーションすることを特徴とするＥＳＤ保護回路のシミュレーション方法が提供される。
【００２７】
上記方法によれば、ゲート電圧を入力するゲート端子Ｇと、バイポーラトランジスタＴｒを用い、３つの電流源ＩLeakC、ξＩDS、ξＩCで、インパクトイオン化電流を表現することで、ゲート依存性を考慮したスナップバック特性を回路シミュレーションする。
【００２８】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
本発明は、ＥＳＤ保護回路のシミュレーション方法において、ＭＯＳトランジスタによって構成されるＥＳＤ保護素子を、寄生素子であるバイポーラトランジスタを用いた等価回路に置き換えて、ＥＳＤ保護耐性を回路シミュレーションする。
【００２９】
図１は、本発明の実施の形態のＥＳＤ保護回路のシミュレーション方法に用いるＥＳＤ保護素子の等価回路である。
等価回路１００は、ｎ型の半導体であるソース領域１０１、ドレイン領域１０２、ｐ型の半導体であるウェル１０３、ゲート領域１０５が基板１０４上に形成される、ｎＭＯＳＦＥＴ構造（破線で示した部分）により構成されるＥＳＤ保護素子のものである。スナップバック特性を再現するために、等価回路１００は、寄生素子であるバイポーラトランジスタＴｒ１を有し、ドレイン端子Ｄには、抵抗ＲDを介して、３つの電流源ＩLeakC、ξＩC、ξＩDS（ξはインパクトイオン化に伴う増倍係数）と、ドレイン−基板間の接合容量ＣDとバイポーラトランジスタＴｒ１のコレクタが並列に接続されている。さらに、これら電流源ＩLeakC、ξＩC、ξＩDSと接合容量ＣDのもう一方には、バイポーラトランジスタＴｒ１のベースに接続される。また、ゲート端子Ｇは、ゲート−ドレイン間の接合容量ＣGDを介してバイポーラトランジスタＴｒ１のコレクタと、ゲート−ベース間の接合容量ＣGBを介してベースと、ゲート−ソース間の接合容量ＣGSを介してエミッタと接続される。ソース端子Ｓは、抵抗ＲSを介して、バイポーラトランジスタＴｒ１のエミッタと接続される。さらに、コレクタ−エミッタ間には、ゲート下のチャネルによるドレイン−ソース間電流を表す電流源ＩDSが接続される。また、ベース端子Ｂには並列に接続されるベース抵抗ＲBと、変調するベース抵抗ＲBSを介してバイポーラトランジスタＴｒ１のコレクタに接続される。また、ＩEはエミッタ電流、ＩCはコレクタ電流、ＩBはベース電流、ＩDはドレイン電流、ＩSUBは基板電流を示す。
【００３０】
なお、図１において、図５で示した従来の等価回路１００ａと同じ部分は、同じ符号とした。
ここで、電流源ＩLeakCはドレイン領域１０２とウェル１０３間の空乏層で熱的に発生した電子・正孔対によるＬｅａｋ電流を表したものであり、電流源ξＩCはドレイン領域１０２−基板１０４間を流れる電子がドレイン領域１０２近傍の空乏層の電界で加速されて発生するインパクトイオン化電流を表したものであり、電流源ξＩDSは、ゲート領域１０５の下のｎ型反転層であるチャネル近傍の空乏層中の強電界により発生するインパクトイオン化電流を表したものである。なお、電流源ＩLeakCはドレイン電圧ＶDの関数、ξＩC、ξＩDSは、増倍係数ξと、ドレイン電圧ＶDとの関数として、例えば数値テーブルで与えられている。なお、増倍係数ξは、ソース電圧ＶSの関数でもある。また、数値テーブルは、実測データを用いることで、シミュレーションは簡素化され、かつ、より正確なシミュレーション結果を得ることができる。
【００３１】
なお、図１の等価回路１００は、基本的に、図５で示したゲートなしの等価回路１００ａに、例えば、回路シミュレータＨＳＰＩＣＥのＭＯＳトランジスタの等価回路を付加したものである。ゲートをつけたことによって、追加されたパラメータは、チャネル近傍の空乏層中の強電界によるインパクトイオン化電流を表す電流源ξＩDSと、ドレイン−ソース間電流を表す電流源ＩDS、ゲート−ドレイン間の接合容量ＣGD、ゲート−ベース間の接合容量ＣGB、ゲート−ソース間の接合容量ＣGSである。これらのパラメータのうち、接合容量ＣGD、接合容量ＣGB、接合容量ＣGS、電流源ＩDSは、例えば回路シミュレータＨＳＰＩＣＥのｎＭＯＳＦＥＴのパラメータを用いればよい。また、抵抗ＲD、ＲS、ＲBや、図示しない高注入効果電流ＩKFは、図５で示した従来の等価回路１００ａと同様に、例えば、デバイスシミュレータＭｅｄｉｃｉにより計算されるパラメータである。変調するベース抵抗ＲBSは、式（１）で示した解析式によって算出される。
【００３２】
次に、図１の等価回路１００に入力されるドレイン電圧ＶDについて説明する。
図２は、ＥＳＤ保護素子の等価回路及び、静電気源の等価回路である。
【００３３】
等価回路１００のドレイン側にパッド１１０を介して、前述した、人体や、機械などにより発生する静電気の発生源を示す等価回路１２０を接続したものである。
【００３４】
等価回路１２０は、抵抗Ｒ1、容量Ｃ1、Ｃ2、Ｃ3、インダクタンスＬ1、電源電圧ＶCCからなり、前述した人体モデル、マシンモデル、デバイス帯電モデル、パッケージ帯電モデルによって、異なるパラメータ値を用いる。例えば、人体モデルの場合、抵抗Ｒ1＝１５００Ω、容量Ｃ1＝１００ｐＦ、Ｃ2＝１０ｐＦ、Ｃ3＝１ｐＦ、インダクタンスＬ1＝５μＨ、電源電圧ＶCC＝２０００Ｖを用い、マシンモデルの場合、抵抗Ｒ1＝２５Ω、容量Ｃ1＝２００ｐＦ、Ｃ2＝１０ｐＦ、Ｃ3＝０ｐＦ、インダクタンスＬ1＝２．５μＨ、電源電圧ＶCC＝２００Ｖを用いる。
【００３５】
静電気源の等価回路１２０から得られた電圧は、パッド１１０を介して、等価回路１００にドレイン電圧ＶDとして入力される。
次に、図１の等価回路１００を用いてＥＳＤ保護回路のシミュレーションを説明する。
【００３６】
シミュレーションは、回路シミュレータで行う。回路シミュレータには、例えば、ＨＳＰＩＣＥなどがある。
図３は、ゲート電圧ＶGを、０Ｖ、０．５Ｖ、１．０Ｖ、２．０Ｖと変化させたときのドレイン電圧ＶD−ドレイン電流ＩD特性のシミュレーション結果である。
【００３７】
ここで、横軸がドレイン電圧ＶDであり、縦軸がドレイン電流ＩDである。また、図３において、破線でデバイスシミュレータＭｅｄｉｃｉの結果も合わせて載せてある。
【００３８】
図３において実線で示したのが、等価回路１００でのシミュレーション結果であり、このとき等価回路１００のパラメータ値は、抵抗ＲD、ＲSは０．１Ω、ベース抵抗ＲBは１０００Ω、変調するベース抵抗ＲBSの算出に用いる高注入効果電流ＩKFは０．１Ｅ-2Åを用いた。
【００３９】
図からもわかるように、ドレイン電流ＩDが増加するにもかかわらず、ドレイン電圧ＶDが減少するスナップバック特性が再現できている。さらに、ゲート電圧ＶGが大きくなるとスナップバックするドレイン電圧ＶDが小さくなるゲート依存性も計算できたことが分かる。
【００４０】
なお、上記ではＥＳＤ保護素子が１つの場合について説明したが、複数のＥＳＤ保護素子からなるＥＳＤ保護回路のＥＳＤ耐性をシミュレーションする場合、ＥＳＤ保護回路全体の構成をＣＡＤ（Computer-Aided Design）のレイアウトデータからネットリストに取り入れて回路シミュレーションすることで、シミュレーションを迅速に行うことができるとともに、個々のＥＳＤ保護素子の消費電力のレイアウト位置依存性などを解析することもでき、レイアウトの最適化が可能になる。
【００４１】
なお、上記では、ドレイン側で発生するインパクトイオン化電流を考慮して、電流源ξＩDS、ξＩC、ＩLEAKを設けたが、ソース側で発生するインパクトイオン化電流を考慮してこれら３つの電流源に相当する電流源を設けてもよい。
【００４２】
また、上記では、ｎＭＯＳＦＥＴの等価回路を用いたが、これに限定されることはなく、ＥＳＤ保護素子がｐ型のＭＯＳＦＥＴの場合であっても等価回路を同様に設定して回路シミュレーションを行うことができる。
【００４３】
【発明の効果】
以上説明したように本発明では、回路シミュレータを用いて回路シミュレーションを行う際に、ＥＳＤ保護素子を、ゲート電圧を入力するゲート端子と、バイポーラトランジスタを含む等価回路に置き換え、少なくとも等価的にバイポーラトランジスタのコレクタで表されるドレイン側から基板に流れる電流を、３つの電流電源として設定してシミュレーションを行っているので、ゲート依存性をシミュレーションすることができ、実際のデバイスに近い構造での、ＥＳＤ耐性のシミュレーションが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態のＥＳＤ保護回路のシミュレーション方法に用いるＥＳＤ保護素子の等価回路である。
【図２】ＥＳＤ保護素子の等価回路及び、静電気源の等価回路である。
【図３】ゲート電圧ＶGを変化させたときのドレイン電圧ＶD−ドレイン電流ＩD特性のシミュレーション結果である。
【図４】ｎ型のＭＯＳＦＥＴの電流電圧特性であり、スナップバック特性を説明する図である。
【図５】従来のＥＳＤ保護回路の等価回路である。
【図６】図５の等価回路の電圧電流特性であり、（ａ）がドレイン電圧ＶD−ドレイン電流ＩD特性であり、（ｂ）がＧｕｍｍｅｌ  Ｐｌｏｔ（ソース電圧ＶSとドレイン電流ＩD、基板電流ＩSUBの特性）である。
【符号の説明】
１００  等価回路
１０１  ソース領域
１０２  ドレイン領域
１０３  ウェル
１０４  基板
１０５  ゲート領域
【図１】
0004357161.tif 000002
【図２】
0004357161.tif 000003
【図３】
0004357161.tif 000004
【図４】
0004357161.tif 000005
【図５】
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【図６】
0004357161.tif 000007