(57)【特許請求の範囲】
【請求項１】
一端が電源に接続され、プリチャージ信号がＬレベルになると導通状態となり、前記プリチャージ信号がＨレベルになると非導通状態となる第１のトランジスタと、
一端が前記電源に接続される一方、他端が信号線に接続され、前記第１のトランジスタが非導通状態になると、前記第１のトランジスタの他端が所定の電位以下のときのみ導通状態となり、前記第１のトランジスタが導通状態になると非導通状態となる第２のトランジスタと、
一端が前記第１のトランジスタの他端に接続される一方、他端が前記信号線に接続され、前記プリチャージ信号がＨレベルになると導通状態となり、前記プリチャージ信号がＬレベルになると非導通状態となる第３のトランジスタとを備えたプリチャージ回路。
【請求項２】
一端が電源に接続され、第１のプリチャージ信号がＬレベルになると導通状態となり、前記第１のプリチャージ信号がＨレベルになると非導通状態となる第１のトランジスタと、
一端が前記第１のトランジスタの他端に接続され、第２のプリチャージ信号がＬレベルになると導通状態となり、前記第２のプリチャージ信号がＨレベルになると非導通状態となる第４のトランジスタと、
一端が前記電源に接続される一方、他端が信号線に接続され、前記第１のトランジスタが導通状態、かつ、前記第４のトランジスタが非導通状態になると導通状態となり、前記第１及び第４のトランジスタが導通状態になると非導通状態となり、前記第１のトランジスタが非導通状態、かつ、前記第４のトランジスタが導通状態になると、前記第４のトランジスタの他端が所定の電位以下のときのみ導通状態となる第２のトランジスタと、
一端が前記第４のトランジスタの他端に接続される一方、他端が前記信号線に接続され、前記第１のプリチャージ信号がＨレベルになると導通状態となり、前記第１のプリチャージ信号がＬレベルになると非導通状態となる第３のトランジスタと、
一端が前記第４のトランジスタの他端に接続される一方、他端が接地に接続され、前記第２のプリチャージ信号がＨレベルになると導通状態となり、前記第２のプリチャージ信号がＬレベルになると非導通状態となる第５のトランジスタを備えたプリチャージ回路。
【請求項３】
一端が第５のトランジスタの他端に接続される一方、他端が接地に接続され、第１のプリチャージ信号がＨレベルになると非導通状態となり、前記第１のプリチャージ信号がＬレベルになると導通状態となる第６のトランジスタを備えたことを特徴とする請求項２記載のプリチャージ回路。
【請求項４】
第２のトランジスタを並列に複数個接続するとともに、第３のトランジスタを並列に複数個接続することを特徴とする請求項１から請求項３のうちのいずれか１項記載のプリチャージ回路。
【請求項５】
各々の一端が電源に接続され、各々のプリチャージ信号がＬレベルになると導通状態となり、前記各々のプリチャージ信号がＨレベルになると非導通状態となる第１及び第２のトランジスタと、
一端が前記電源に接続される一方、他端が信号線に接続され、前記第１及び第２のトランジスタが共に非導通状態になると、前記第１及び第２のトランジスタに共通に接続された他端が所定の電位以下のときのみ導通状態にとなり、前記第１または第２のトランジスタが導通状態になると非導通状態になる第３のトランジスタと、
一端が前記第１と第２のトランジスタの他端に共通に接続される一方、他端が前記信号線に接続され、前記各々のプリチャージ信号がＨレベルになると導通状態になり、前記各々のプリチャージ信号がＬレベルになると非導通状態となる、直列に接続された第４及び第５のトランジスタとを備えたプリチャージ回路。
【請求項６】
各々の一端が第６のトランジスタの他端に接続され、各々の第１のプリチャージ信号がＬレベルになると導通状態となり、前記各々の第１のプリチャージ信号がＨレベルになると非導通状態となる第１及び第２のトランジスタと、
一端が電源に接続され、第２のプリチャージ信号がＬレベルになると導通状態となり、前記第２のプリチャージ信号がＨレベルになると非導通状態となる第６のトランジスタと、
一端が前記電源に接続される一方、他端が信号線に接続され、前記第１または第２のトランジスタのいずれかが非導通状態で、かつ、前記第６のトランジスタが非導通状態になると導通状態となり、前記第６のトランジスタが非導通状態で、かつ、前記第１または第２のトランジスタのいずれかが導通状態になると導通状態となり、前記第６のトランジスタが導通で、かつ、前記第１及び第２のトランジスタ共に非導通になると、前記第１及び第２の他端が所定の電位以下のときのみ導通状態となる第３のトランジスタと、
一端が前記第１と第２のトランジスタの他端に共通に接続される一方、他端が前記信号線に接続され、前記各々の第１のプリチャージ信号がＨレベルになると導通状態になり、前記各々の第１のプリチャージ信号がＬレベルになると非導通状態となる直列に接続された第４及び第５のトランジスタと、
一端が前記第１と第２のトランジスタの他端に共通に接続される一方、他端が接地に接続され、前記第２のプリチャージ信号がＨレベルになると導通状態となり、前記第２のプリチャージ信号がＬレベルになると非導通状態となる第７のトランジスタとを備えたプリチャージ回路。
【請求項７】
一端が第７のトランジスタの他端に接続される一方、他端が第１及び第２のトランジスタの他端に接続され、各々の第１のプリチャージ信号がＬレベルになると導通状態となる第８のトランジスタ及び第９のトランジスタを備えたことを特徴とする請求項６記載のプリチャージ回路。
【請求項８】
第３のトランジスタを並列に複数個接続すると共に、第４及び第５のトランジスタを複数個並列に接続することを特徴とする請求項５から請求項７のうちのいずれか１項記載のプリチャージ回路。
【請求項９】
一端が電源に接続され、各々のプリチャージ信号がＬレベルになると導通状態となり、前記各々のプリチャージ信号がＨレベルになると非導通状態となる、直列に接続された第１及び第２のトランジスタと、
一端が前記電源に接続される一方、他端が信号線に接続され、前記第１または第２のトランジスタのいずれかが非導通状態になると、前記第２のトランジスタに接続された他端が所定の電位以下のときのみ導通状態にとなり、前記第１及び第２のトランジスタが導通状態になると非導通状態になる第３のトランジスタと、
一端が前記第２のトランジスタの他端に共通に接続される一方、他端が前記信号線に共通に接続され、前記各々のプリチャージ信号がＨレベルになると導通状態になり、前記各々のプリチャージ信号がＬレベルになると非導通状態となる並列に接続された第４及び第５のトランジスタとを備えたプリチャージ回路。
【請求項１０】
一端が第６のトランジスタの他端に接続され、各々の第１のプリチャージ信号がＬレベルになると導通状態となり、前記各々の第１のプリチャージ信号がＨレベルになると非導通状態となる、直列に接続された第１及び第２のトランジスタと、
一端が電源に接続され、他端が前記第１のトランジスタの一端に接続され、第２のプリチャージ信号がＬレベルになると導通状態となり、前記第２のプリチャージ信号がＨレベルになると非導通状態となる第６のトランジスタと、
一端が前記電源に接続される一方、他端が信号線に接続され、前記第１及び第２のトランジスタが共に導通状態でかつ、前記第６のトランジスタが非導通状態になると導通状態となり、前記第６のトランジスタが導通状態で、かつ、前記第１及び第２のトランジスタが共に導通状態になると非導通状態となり、前記第６のトランジスタが導通で、かつ、前記第１または第２のトランジスタが非導通になると、前記第２のトランジスタの他端が所定の電位以下のときのみ導通状態となる第３のトランジスタと、
一端が前記第２のトランジスタの他端に共通に接続される一方、他端が前記信号線に共通に接続され、前記各々の第１のプリチャージ信号がＨレベルになると導通状態になり、前記各々の第１のプリチャージ信号がＬレベルになると非導通状態となる並列に接続された第４及び第５のトランジスタと、
一端が前記第２のトランジスタの他端に接続される一方、他端が接地に接続され、前記第２のプリチャージ信号がＨレベルになると導通状態となり、前記第２のプリチャージ信号がＬレベルになると非導通状態となる第７のトランジスタとを備えたプリチャージ回路。
【請求項１１】
一端が第７のトランジスタの他端に接続される一方、他端が第２のトランジスタの他端に接続され、各々の第１のプリチャージ信号がＬレベルになると導通状態となる、直列接続された第８及び第９のトランジスタを備えたことを特徴とする請求項１０記載のプリチャージ回路。
【請求項１２】
第３のトランジスタを並列に複数個接続すると共に、第４及び第５のトランジスタを複数個並列に接続することを特徴とする請求項９から請求項１１のうちのいずれか１項記載のプリチャージ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば、ＳＲＡＭのビット線をプリチャージするために用いられるプリチャージ回路に関するものである。
【０００２】
【従来の技術】
図２７は、従来のプリチャージ回路の一例を示した回路図であり、図において、１０３，１０４はｐチャンネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳＦＥＴという）、２０はデータ出力端子、３１はプリチャージ反転信号ＰＣ￣（ＰＣバー）が入力される入力端子、１１は電源端子である。同図に示すように、ｐＭＯＳＦＥＴ１０３は、そのソースが電源端子１１に接続され、ゲートが入力端子３１に接続され、ドレインがｐＭＯＳＦＥＴ１０４のソースに接続されている。また、ｐＭＯＳＦＥＴ１０４は、そのドレイン及びゲートが、例えば、ＳＲＡＭのビット線に出力信号ＢＬを出力するデータ出力端子２０に接続されている。
【０００３】
次に動作について説明する。
図２８は、従来のプリチャージ回路の動作を説明するための波形図である。
まず、初期状態として入力端子３１から入力されるプリチャージ反転信号ＰＣ￣はＨレベル（電源電位ＶＤＤ）、データ出力端子２０から出力される出力信号ＢＬはＬレベルにあるとする。この状態で、ｐＭＯＳＦＥＴ１０３は遮断状態、ｐＭＯＳＦＥＴ１０４はそのゲート入力がデータ出力端子２０と共通に接続されていてＬレベルになっているため導通状態である。
データ出力端子２０に接続されたビット線をプリチャージするために、入力端子３１をＨレベルからＬレベルにすると、ｐＭＯＳＦＥＴ１０３が導通状態になる。すると、ｐＭＯＳＦＥＴ１０４は導通状態であったのでデータ出力端子２０と電源端子１１とがｐＭＯＳＦＥＴ１０３，１０４を介して電気的に接続され、データ出力端子２０の電位が徐々に上昇してくる。
そして、データ出力端子２０の電位が電源電位ＶＤＤからｐＭＯＳＦＥＴ１０４のしきい値電圧Ｖtp降下した電位、すなわち、（ＶＤＤ−Ｖtp）になると、ｐＭＯＳＦＥＴ１０４のゲートも（ＶＤＤ−Ｖtp）となることから、ｐＭＯＳＦＥＴ１０４は遮断状態になろうとする。このため、データ出力端子２０の電位は（ＶＤＤ−Ｖtp）より上昇することはない。
【０００４】
この状態で、仮に、データ出力端子２０の電位が何らかの原因でわずかに（ＶＤＤ−Ｖtp）から降下したとすると、ｐＭＯＳＦＥＴ１０４が遮断状態から導通状態にもどり、再び電源端子１１とデータ出力端子２０とが電気的に導通状態となって（ＶＤＤ−Ｖtp）レベルに戻ろうとする。それ故、データ出力端子２０は（ＶＤＤ−Ｖtp）にプリチャージされた状態で安定する。
この後、プリチャージ反転信号ＰＣ￣をＨレベルにすると、ｐＭＯＳＦＥＴ１０３が導通状態から遮断状態になる。従って、データ出力端子２０は電源端子１１と電気的に完全に遮断され、（ＶＤＤ−Ｖtp）の電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。以上でプリチャージ動作を完了する。
【０００５】
【発明が解決しようとする課題】
従来のプリチャージ回路は以上のように構成されているので、直列に接続された２つのｐＭＯＳＦＥＴ１０３，１０４によって、データ出力端子２０は高電位状態となり、このデータ出力端子２０に接続された、例えば、ビット線がプリチャージされる。データ出力端子２０に接続されるビット線等の負荷容量は通常大きく、かつ、高速動作を実現するために短い時間でプリチャージを完了させなければならないので、２つのｐＭＯＳＦＥＴ１０３，１０４の駆動能力を大きくする必要がある。このために、これらのｐＭＯＳＦＥＴ１０３，１０４のチャネル幅を大きく設定しているが、プリチャージ回路部分の面積の増大をもたらすなどの課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、小さい面積で高速動作が可能なプリチャージ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るプリチャージ回路は、一端が電源に接続され、プリチャージ信号が、Ｌレベルになると導通状態となり、Ｈレベルになると非導通状態となる第１のトランジスタと、一端が上記電源に接続され、他端が信号線に接続され、上記第１のトランジスタが非導通状態になると、上記第１のトランジスタの他端が所定の電位以下のときのみ導通状態となり、上記第１のトランジスタが導通状態になると非導通状態となる第２のトランジスタと、一端が上記第１のトランジスタの他端に接続される一方、他端が上記信号線に接続され、上記プリチャージ信号がＨレベルになると導通状態となり、Ｌレベルになると非導通状態となる第３のトランジスタとを備えたものである。
【０００８】
この発明に係るプリチャージ回路は、一端が電源に接続され、第１のプリチャージ信号がＬレベルになると導通状態となり、Ｈレベルになると非導通状態となる第１のトランジスタと、一端が上記第１のトランジスタの他端に接続され、第２のプリチャージ信号がＬレベルになると導通状態となり、Ｈレベルになると非導通状態となる第４のトランジスタと、一端が上記電源に接続される一方、他端が信号線に接続され、上記第１のトランジスタが導通状態、かつ、上記第４のトランジスタが非導通状態になると導通状態となり、上記第１及び第４のトランジスタが導通状態になると非導通状態となり、上記第１のトランジスタが非導通状態、かつ、上記第４のトランジスタが導通状態になると、上記第４のトランジスタの他端が所定の電位以下のときのみ導通状態となる第２のトランジスタと、一端が上記第４のトランジスタの他端に接続される一方、他端が上記信号線に接続され、上記第１のプリチャージ信号がＨレベルになると導通状態となり、Ｌレベルになると非導通状態となる第３のトランジスタと、一端が上記第４のトランジスタの他端に接続される一方、他端が接地に接続され、上記第２のプリチャージ信号がＨレベルになると導通状態となり、Ｌレベルになると非導通状態となる第５のトランジスタを備えたものである。
【０００９】
この発明に係るプリチャージ回路は、一端が第５のトランジスタの他端に接続される一方、他端が接地に接続され、第１のプリチャージ信号がＨレベルになると非導通状態となり、上記第１のプリチャージ信号がＬレベルになると導通状態となる第６のトランジスタを備えたものである。
【００１０】
この発明に係るプリチャージ回路は、第２のトランジスタを並列に複数個接続するとともに、第３のトランジスタを並列に複数個接続するものである。
【００１１】
この発明に係るプリチャージ回路は、各々の一端が電源に接続され、各々のプリチャージ信号がＬレベルになると導通状態となり、各々のプリチャージ信号がＨレベルになると非導通状態となる第１及び第２のトランジスタと、一端が電源、他端が信号線に接続され、第１及び第２のトランジスタが共に非導通状態になると、第１及び第２のトランジスタに共通に接続された他端が所定の電位以下のときのみ導通状態となり、導通状態になると非導通状態になる第３のトランジスタと、一端が第１と第２のトランジスタの他端に共通に接続され、他端が信号線に接続され、各々のプリチャージ信号がＨレベルになると導通状態になり、Ｌレベルになると非導通状態となる、直列に接続された第４及び第５のトランジスタとを備えたものである。
【００１２】
この発明に係るプリチャージ回路は、各々の一端が第６のトランジスタの他端に接続され、各々の第１のプリチャージ信号がＬレベルになると導通状態となり、Ｈレベルになると非導通状態となる第１及び第２のトランジスタと、一端が電源に接続され、第２のプリチャージ信号がＬレベルになると導通状態となり、Ｈレベルになると非導通状態となる第６のトランジスタと、一端が電源に、他端が信号線に接続され、第１または第２のトランジスタのいずれかが非導通状態で、かつ、第６のトランジスタが非導通状態になると導通状態となり、第６のトランジスタが非導通状態で、かつ、第１または第２のトランジスタのいずれかが導通状態になると導通状態となり、第６のトランジスタが導通で、かつ、第１及び第２のトランジスタ共に非導通になると、第１及び第２の他端が所定の電位以下のときのみ導通状態となる第３のトランジスタと、一端が第１と第２のトランジスタの他端に共通に接続され、他端が信号線に接続され、各々の第１のプリチャージ信号がＨレベルになると導通状態になり、Ｌレベルになると非導通状態となる直列に接続された第４及び第５のトランジスタと、一端が第１と第２のトランジスタの他端に共通に接続され、他端が接地に接続され、第２のプリチャージ信号がＨレベルになると導通状態となり、Ｌレベルになると非導通状態となる第７のトランジスタとを備えたものである。
【００１３】
この発明に係るプリチャージ回路は、一端が第７のトランジスタの他端に接続され、他端が第１及び第２のトランジスタの他端に接続され、各々の第１のプリチャージ信号がＬレベルになると導通状態となる第８のトランジスタ及び第９のトランジスタを備えたものである。
【００１４】
この発明に係るプリチャージ回路は、第３のトランジスタを並列に複数個接続し、第４及び第５のトランジスタを複数個並列に接続することを特徴とするものである。
【００１５】
この発明に係るプリチャージ回路は、一端が電源に接続され、各々のプリチャージ信号がＬレベルになると導通状態となり、Ｈレベルになると非導通状態となる、直列に接続された第１及び第２のトランジスタと、一端が電源に、他端が信号線に接続され、第１または第２のトランジスタのいずれかが非導通状態になると、第２のトランジスタに接続された他端が所定の電位以下のときのみ導通状態にとなり、第１及び第２のトランジスタが導通状態になると非導通状態になる第３のトランジスタと、一端が第２のトランジスタの他端に共通に接続され、他端が信号線に共通に接続され、各々のプリチャージ信号がＨレベルになると導通状態になり、Ｌレベルになると非導通状態となる並列に接続された第４及び第５のトランジスタとを備えたものである。
【００１６】
この発明に係るプリチャージ回路は、一端が第６のトランジスタの他端に接続され、各々の第１のプリチャージ信号がＬレベルになると導通状態となり、Ｈレベルになると非導通状態となる、直列に接続された第１及び第２のトランジスタと、一端が電源に、他端が第１のトランジスタの一端に接続され、第２のプリチャージ信号がＬレベルになると導通状態となり、Ｈレベルになると非導通状態となる第６のトランジスタと、一端が電源に、他端が信号線に接続され、第１及び第２のトランジスタが共に導通状態で、かつ、第６のトランジスタが非導通状態になると導通状態となり、第６のトランジスタが導通状態で、かつ、第１及び第２のトランジスタが共に導通状態になると非導通状態となり、第６のトランジスタが導通で、かつ、第１または第２のトランジスタが非導通になると、第２のトランジスタの他端が所定の電位以下のときのみ導通状態となる第３のトランジスタと、一端が第２のトランジスタの他端に共通に接続され、他端が信号線に共通に接続され、各々の第１のプリチャージ信号がＨレベルになると導通状態になり、Ｌレベルになると非導通状態となる並列に接続された第４及び第５のトランジスタと、一端が第２のトランジスタの他端に、他端が接地に接続され、第２のプリチャージ信号がＨレベルになると導通状態となり、Ｌレベルになると非導通状態となる第７のトランジスタとを備えたものである。
【００１７】
この発明に係るプリチャージ回路は、一端が第７のトランジスタの他端に接続され、他端が第２のトランジスタの他端に接続され、各々の第１のプリチャージ信号がＬレベルになると導通状態となる、直列接続された第８及び第９のトランジスタを備えたものである。
【００１８】
この発明に係るプリチャージ回路は、第３のトランジスタを並列に複数個接続すると共に、第４及び第５のトランジスタを複数個並列に接続することを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、実施の形態１によるプリチャージ回路の構成を示す回路図であり、図において、１０１，１２１はｐＭＯＳＦＥＴ（それぞれ、第２，第１のトランジスタ）、１１１，２１１は対をなしてトランスファゲート（第３のトランジスタ）を構成しているｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴ、２０は、例えば、ＳＲＡＭのビット線（信号線）に接続され、出力信号ＢＬを出力するデータ出力端子、３０はプリチャージ信号ＰＣが入力される非反転信号入力端子（プリチャージ信号入力端子）、３１はプリチャージ反転信号ＰＣ￣が入力される反転信号入力端子（プリチャージ反転信号入力端子）、１１は電源ＶＤＤに接続される電源端子、ａは内部端子である。
【００２０】
同図に示すように、ｐＭＯＳＦＥＴ１０１は、そのソースが電源端子１１に接続され、ドレインがデータ出力端子２０に接続され、ゲートが内部端子ａに接続されている。また、ｐＭＯＳＦＥＴ１１１は、そのソースが内部端子ａに接続され、ドレインがデータ出力端子２０に接続され、ゲートが反転信号入力端子３１に接続されている。
また、ｎＭＯＳＦＥＴ２１１は、そのソースが内部端子ａに接続され、ドレインがデータ出力端子２０に接続され、ゲートが非反転信号入力端子３０に接続されている。ｐＭＯＳＦＥＴ１２１は、そのソースが電源端子１１に接続され、ドレインが内部端子ａに接続され、ゲートが非反転信号入力端子３０に接続されている。
【００２１】
次に動作について説明する。
図２は、この発明の実施の形態１によるプリチャージ回路の動作を説明するための波形図である。
まず、初期状態として、図２に示すように、非反転信号入力端子３０から入力されるプリチャージ信号ＰＣはＬレベル、反転信号入力端子３１から入力されるプリチャージ反転信号ＰＣ￣はＨレベル、データ出力端子２０から出力される出力信号ＢＬはＬレベルにあるとする。
なお、プリチャージ信号ＰＣとプリチャージ反転信号ＰＣ￣とは互いに反転された関係にあり、一方がＨレベルであれば他方は必ずＬレベルとなるように設定される。以下の説明では一方のレベルを省略する場合があるがこの関係は保たれるものとする。
初期状態では、ｐＭＯＳＦＥＴ１２１は導通状態、ｐＭＯＳＦＥＴ１１１及びｎＭＯＳＦＥＴ２１１は遮断状態であり、内部端子ａはｐＭＯＳＦＥＴ１２１を介して電源端子１１と電気的に接続され、かつ、データ出力端子２０とは非接続状態であり、その電位はほぼ電源電位ＶＤＤに等しくなっている。従って、内部端子ａがゲートに接続されているｐＭＯＳＦＥＴ１０１は遮断状態である。
【００２２】
データ出力端子２０に接続されたビット線をプリチャージするために、プリチャージ信号ＰＣをＬレベルからＨレベルに、プリチャージ反転信号ＰＣ￣をＨレベルからＬレベルにすると、ｐＭＯＳＦＥＴ１１１及びｎＭＯＳＦＥＴ２１１が導通状態になり、ｐＭＯＳＦＥＴ１２１は遮断状態になる。
すると、内部端子ａは電源端子１１と電気的に非接続となり、ｐＭＯＳＦＥＴ１１１及びｎＭＯＳＦＥＴ２１１を介してデータ出力端子２０と電気的に接続される。出力信号ＢＬは初期状態でＬレベルであったので、内部端子ａはＬレベルに引き抜かれる。それ故、ｐＭＯＳＦＥＴ１０１が遮断状態から導通状態となり、データ出力端子２０がｐＭＯＳＦＥＴ１０１を介して電源端子１１に電気的に接続され、データ出力端子２０における電位が徐々に上昇してくる。
それに伴って内部端子ａの電位も上昇してくる。そして、データ出力端子２０の電位が電源電位ＶＤＤからｐＭＯＳＦＥＴ１０１のしきい値電圧Ｖtp降下した電位、すなわち、（ＶＤＤ−Ｖtp）になると、内部端子ａの電位、すなわち、ｐＭＯＳＦＥＴ１０１のゲート端子の電位も（ＶＤＤ−Ｖtp）となることから、ｐＭＯＳＦＥＴ１０１は遮断状態になろうとする。そのため、データ出力端子２０における電位（出力信号ＢＬのレベル）は（ＶＤＤ−Ｖtp）より上昇することはない。
【００２３】
この状態で、仮に、データ出力端子２０における電位が何らかの原因でわずかに（ＶＤＤ−Ｖtp）から降下したとすると、内部端子ａもｎＭＯＳＦＥＴ２１１及びｐＭＯＳＦＥＴ１１１を介してデータ出力端子２０と等電位になり、ｐＭＯＳＦＥＴ１０１が遮断状態から導通状態にもどる。すると、再び電源端子１１とデータ出力端子２０とが電気的に導通状態となって、データ出力端子２０の電位は（ＶＤＤ−Ｖtp）に戻ろうとする。
したがって、データ出力端子２０に接続されたビット線は（ＶＤＤ−Ｖtp）の電位にプリチャージされた状態で安定する。その後、プリチャージ信号ＰＣをＬレベルに、プリチャージ反転信号ＰＣ￣をＨレベルにすると、ｐＭＯＳＦＥＴ１１１及びｎＭＯＳＦＥＴ２１１が導通状態から遮断状態になり、ｐＭＯＳＦＥＴ１２１が遮断状態から導通状態になる。
これにより、内部端子ａはｐＭＯＳＦＥＴ１２１を介して電源端子１１に電気的に接続され、その電位はほぼ電源電位ＶＤＤに等しくなる。そしてｐＭＯＳＦＥＴ１０１は遮断状態になり、データ出力端子２０は電源端子１１と電気的に完全に遮断され、（ＶＤＤ−Ｖtp）電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。
【００２４】
以上のように、この実施の形態１によれば、大きな駆動能力を必要とするＭＯＳＦＥＴはｐＭＯＳＦＥＴ１０１のみでよく、したがって、このｐＭＯＳＦＥＴ１０１のみチャネル幅を大きくすればよいので、プリチャージ回路の面積を縮減することができる効果が得られる。
しかも、電源端子１１とデータ出力端子２０とは、この１つのｐＭＯＳＦＥＴ１０１を介して接続されているので、例えば、ビット線を高速にプリチャージできる効果が得られる。
また、ビット線を（ＶＤＤ−Ｖtp）電位にプリチャージするので、ＶＤＤ電位にプリチャージする場合に比べ、放電による消費電力を低減することができる効果が得られる。
【００２５】
実施の形態２．
図３はこの発明の実施の形態２によるプリチャージ回路の構成を示す回路図であり、図において、１０１，１０２，１２１はｐＭＯＳＦＥＴ（それぞれ、第２，第２及び第１のトランジスタ）、１１１，２１１（１１２，２１２）は対をなしてトランスファゲート（第３のトランジスタ）を構成しているｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴ、２０，２１はビット線が接続されたデータ出力端子である。なお、図１と同一または相当部分については同一符号を付してその説明を省略する。
図３に示すように、ｐＭＯＳＦＥＴ１０１，１０２は、各ソースが電源端子１１に接続され、ドレインが各々データ出力端子２０，２１に接続され、ゲートが内部端子ａに共通に接続されている。ｐＭＯＳＦＥＴ１１１，１１２は各ソースが内部端子ａに共通に接続され、ドレインが各々データ出力端子２０，２１に接続され、ゲートが反転信号入力端子３１に共通に接続されている。
また、ｎＭＯＳＦＥＴ２１１，２１２は各ソースが内部端子ａに共通に接続され、ドレインが各々データ出力端子２０，２１に接続され、ゲートが非反転信号入力端子３０に共通に接続されている。ｐＭＯＳＦＥＴ１２１はソースが電源端子１１に接続され、ドレインが内部端子ａに接続され、ゲートが非反転信号入力端子３０に接続されている。
【００２６】
次に動作について説明する。
図４は、この発明の実施の形態２によるプリチャージ回路の動作を説明するための波形図である。初期状態として、図４に示すように、非反転信号入力端子３０から入力されるプリチャージ信号ＰＣはＬレベル、反転信号入力端子３１から入力されるプリチャージ反転信号ＰＣ￣はＨレベル、データ出力端子２０から出力される出力信号ＢＬ１はＬレベル、データ出力端子２１から出力される出力信号ＢＬ２は（ＶＤＤ−Ｖtp）レベルにあるとする。
初期状態では、ｐＭＯＳＦＥＴ１２１は導通状態、ｐＭＯＳＦＥＴ１１１，１１２、ｎＭＯＳＦＥＴ２１１，２１２は遮断状態であり、内部端子ａはｐＭＯＳＦＥＴ１２１を介して電源端子１１に電気的に接続され、データ出力端子２０，２１とは非接続状態であり、その電位はほぼ電源電位ＶＤＤに等しくなっている。したがって、内部端子ａがゲートに接続されているｐＭＯＳＦＥＴ１０１，１０２は遮断状態である。
【００２７】
データ出力端子２０，２１に接続されたビット線対をプリチャージするために、プリチャージ信号ＰＣをＬレベルからＨレベルに、プリチャージ反転信号ＰＣ￣をＨレベルからＬレベルにすると、ｐＭＯＳＦＥＴ１１１，１１２、ｎＭＯＳＦＥＴ２１１，２１２が導通状態になり、ｐＭＯＳＦＥＴ１２１は遮断状態になる。
すると、内部端子ａは電源端子１１と電気的に非接続となり、ｐＭＯＳＦＥＴ１１１，２１１を介してデータ出力端子２０と、そしてｐＭＯＳＦＥＴ１１２、ｎＭＯＳＦＥＴ２１２を介してデータ出力端子２１と電気的に接続される。データ出力端子２０からの出力信号ＢＬ１は初期状態でＬレベルであったので、内部端子ａがＬレベルに引き抜かれ、そして、初期状態が（ＶＤＤ−Ｖtp）レベルであった出力信号ＢＬ２も一旦Ｌレベルに引き抜かれようとする。
すると、ｐＭＯＳＦＥＴ１０１，１０２が遮断状態から導通状態となり、データ出力端子２０，２１がｐＭＯＳＦＥＴ１０１，１０２を介して各々電源端子１１に電気的に接続され、データ出力端子２０，２１の電位が徐々に上昇してくる。
また、それに伴って内部端子ａの電位も上昇してくる。
【００２８】
そして、データ出力端子２０，２１の電位が電源電位ＶＤＤからｐＭＯＳＦＥＴ１０１，１０２のしきい値電圧Ｖtp降下した電位、すなわち、（ＶＤＤ−Ｖtp）になると、内部端子ａの電位、すなわち、ｐＭＯＳＦＥＴ１０１，１０２のゲートにおける電位も（ＶＤＤ−Ｖtp）となることから、ｐＭＯＳＦＥＴ１０１，１０２は遮断状態になろうとする。そのため、データ出力端子２０，２１の電位は（ＶＤＤ−Ｖtp）より上昇することはない。
この状態で、データ出力端子２０の電位が何らかの原因でわずかに（ＶＤＤ−Ｖtp）から降下したとすると、内部端子ａもｐＭＯＳＦＥＴ１１１、ｎＭＯＳＦＥＴ２１１を介してデータ出力端子２０と等電位になり、ｐＭＯＳＦＥＴ１０１が遮断状態から導通状態にもどる。すると、再び電源端子１１とデータ出力端子２０が電気的に導通状態となって、データ出力端子２０の電位は（ＶＤＤ−Ｖtp）に戻ろうとする。データ出力端子２１の電位が何らかの原因でわずかに（ＶＤＤ−Ｖtp）から降下した場合も同様である。
【００２９】
以上の動作から、データ出力端子２０，２１に接続されたビット線は（ＶＤＤ−Ｖtp）にプリチャージされた状態で安定する。その後、プリチャージ信号ＰＣをＬレベルに、プリチャージ反転信号ＰＣ￣をＨレベルにすると、ｐＭＯＳＦＥＴ１１１，１１２、ｎＭＯＳＦＥＴ２１１，２１２が導通状態から遮断状態になり、ｐＭＯＳＦＥＴ１２１が遮断状態から導通状態になる。
従って、内部端子ａはｐＭＯＳＦＥＴ１２１を介して電源端子１１に電気的に接続され、電源電位ＶＤＤになる。そしてｐＭＯＳＦＥＴ１０１，１０２は遮断状態になり、データ出力端子２０，２１は電源端子１１と電気的に完全に遮断され、（ＶＤＤ−Ｖtp）電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。以上でプリチャージ動作を完了する。
【００３０】
以上のように、この実施の形態２によれば、大きな駆動能力を必要とするＭＯＳＦＥＴは、データ出力端子２０（２１）について１つのｐＭＯＳＦＥＴ１０１（１０２）のみでよく、したがって、ｐＭＯＳＦＥＴ１０１，１０２のみチャネル幅を大きくすればよいので、プリチャージ回路の面積を縮減することができる効果が得られる。
しかも、電源端子１１とデータ出力端子２０（２１）とは、１つのｐＭＯＳＦＥＴ１０１（１０２）を介して接続されているので、例えば、ビット線を高速にプリチャージできる効果が得られる。
【００３１】
また、ビット線対を（ＶＤＤ−Ｖtp）電位にプリチャージするので、ＶＤＤ電位にプリチャージする場合に比べ、放電による消費電力を低減することができる効果が得られる。
また、ビット線対をプリチャージする際に、実施の形態１で用いた回路を２つのデータ出力端子２０，２１に対応させて別々に設ける場合に比べて、ｐＭＯＳＦＥＴ１２１を共通に用いるので、素子数を減らすことができる効果が得られる。
また、プリチャージ時にデータ出力端子２０，２１は内部端子ａを介して電気的に接続されるので、データ出力端子２０，２１に接続されるビット線を等電位にする（イコライズする）ことができ、一段と高速にプリチャージできる効果が得られる。さらにこのイコライジングの過程において、充電する電荷量が少なくて済むので更なる低消費電力化を図れる効果が得られる。
【００３２】
実施の形態３．
図５は、この発明の実施の形態３によるプリチャージ回路の構成を示す回路図であり、図において、１０１，１２２，１２３はｐＭＯＳＦＥＴ（それぞれ、第２，第１，第４のトランジスタ）、２２１はｎＭＯＳＦＥＴ（第５のトランジスタ）、２０はデータ出力端子、３２は非反転信号入力端子、３３は反転信号入力端子、３４は非反転信号入力端子、１０は接地端子、１１は電源端子、ａは内部端子である。
図５に示すように、ｐＭＯＳＦＥＴ１０１は、そのソースが電源端子１１に接続され、ドレインがデータ出力端子２０に接続され、ゲートが内部端子ａに接続されている。
【００３３】
また、ｐＭＯＳＦＥＴ１１１はそのソースが内部端子ａに接続され、ドレインがデータ出力端子２０に接続され、ゲートが反転信号入力端子３３に接続されている。また、ｎＭＯＳＦＥＴ２１１は、そのソースが内部端子ａに接続され、ドレインがデータ出力端子２０に接続され、ゲートが非反転信号入力端子３２に接続されている。
また、ｐＭＯＳＦＥＴ１２２は、そのソースが電源端子１１に接続され、ドレインがｐＭＯＳＦＥＴ１２３のソースに接続され、ゲートが非反転信号入力端子３２に接続されている。ｐＭＯＳＦＥＴ１２３は、そのドレインが内部端子ａに接続され、ゲートが非反転信号入力端子３４に接続されている。
さらに、ｎＭＯＳＦＥＴ２２１は、そのソースが接地端子１０に接続され、ドレインが内部端子ａに接続され、ゲートが非反転信号入力端子３４に接続されている。
【００３４】
次に動作について説明する。
この発明の実施の形態３によるプリチャージ回路は、入力信号の与え方によって以下に示すように２つのプリチャージ電位を選択することができる。図６及び図７は、この実施の形態３によるプリチャージ回路の動作を説明するための波形図であり、図６は、データ出力端子に接続されたビット線を、上述した実施の形態１および実施の形態２の場合と同様に（ＶＤＤ−Ｖtp）レベルにプリチャージする場合を示している。一方、図７は、同ビット線を電源電位ＶＤＤまでプリチャージする場合を示している。
【００３５】
まず、（ＶＤＤ−Ｖtp）レベルにプリチャージする場合の動作について説明する。図６に示すように、初期状態として非反転信号入力端子３２，３４に入力するプリチャージ信号ＰＣ１（第１のプリチャージ信号），プリチャージ信号ＰＣ２（第２のプリチャージ信号）は共にＬレベル、反転信号入力端子３３に入力するプリチャージ反転信号ＰＣ１￣はＨレベル、データ出力端子２０から出力する出力信号ＢＬはＬレベルにあるとする。初期状態では、ｐＭＯＳＦＥＴ１２２，１２３は導通状態、ｐＭＯＳＦＥＴ１１１、ｎＭＯＳＦＥＴ２１１，２２１は遮断状態であり、内部端子ａは直列接続されたｐＭＯＳＦＥＴ１２２，１２３を介して電源端子１１と電気的に接続されていて、その電位は電源電位ＶＤＤになっている。
【００３６】
従って、内部端子ａがゲートに接続されているｐＭＯＳＦＥＴ１０１は遮断状態である。データ出力端子２０に接続されたビット線をプリチャージするために、プリチャージ信号ＰＣ１をＬレベルからＨレベルに、プリチャージ反転信号ＰＣ１￣をＨレベルからＬレベルにすると、ｐＭＯＳＦＥＴ１１１、ｎＭＯＳＦＥＴ２１１が導通状態になり、ｐＭＯＳＦＥＴ１２２は遮断状態になる。以下は実施の形態１と同様の動作をして、データ出力端子２０に接続されたビット線が（ＶＤＤ−Ｖtp）電位にプリチャージされた状態で安定する。
その後、プリチャージ信号ＰＣ１をＬレベルに、プリチャージ反転信号ＰＣ１￣をＨレベルにすると、ｐＭＯＳＦＥＴ１１１、ｎＭＯＳＦＥＴ２１１が導通状態から遮断状態になり、ｐＭＯＳＦＥＴ１２２が遮断状態から導通状態になる。従って、内部端子ａはｐＭＯＳＦＥＴ１２２，１２３を介して電源端子１１に電気的に接続され、電源電位ＶＤＤになる。そして、ｐＭＯＳＦＥＴ１０１は遮断状態になり、データ出力端子２０は電源端子１１と電気的に完全に遮断され、（ＶＤＤ−Ｖtp）電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。
【００３７】
次にＶＤＤ電位にプリチャージする場合の動作について説明する。
図７に示すように、初期状態は、図６のプリチャージ動作と同じ状態である。データ出力端子２０に接続されたビット線をプリチャージするために、今度は非反転信号入力端子３４に入力されるプリチャージ信号ＰＣ２のみをＬレベルからＨレベルにする。
すると、ｐＭＯＳＦＥＴ１２３は導通状態から遮断状態になって、内部端子ａは電源電位１１と電気的に非接続状態になる。一方、ｎＭＯＳＦＥＴ２２１は遮断状態から導通状態になり、したがって、内部端子ａはｎＭＯＳＦＥＴ２２１を介して接地端子１０に電気的に接続され、Ｌレベルに引き抜かれる。
【００３８】
すると、ｐＭＯＳＦＥＴ１０１が遮断状態から導通状態になって、データ出力端子２０はｐＭＯＳＦＥＴ１０１を介して電源端子１１に接続され、電源端子１１の電位とおなじＶＤＤ電位にプリチャージされる。
その後、プリチャージ信号ＰＣ２をＬレベルにすると、ｎＭＯＳＦＥＴ２２１が導通状態から遮断状態になり、ｐＭＯＳＦＥＴ１２３が遮断状態から導通状態になる。したがって、内部端子ａはｐＭＯＳＦＥＴ１２２，１２３を介して電源端子１１に電気的に接続され、電源電位ＶＤＤになる。そしてｐＭＯＳＦＥＴ１０１は遮断状態になり、データ出力端子２０は電源端子１１と電気的に完全に遮断され、ＶＤＤ電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。
なお、ここで、非反転信号入力端子３２，３４に同時にＨレベルの信号を入力する用い方は行わないものとする。
【００３９】
以上のように、この実施の形態３によれば、実施の形態１で述べた効果とほぼ同様の効果を得ることができる。加えて、非反転信号入力端子３２，３４へのプリチャージ信号ＰＣ１，ＰＣ２の与え方の組み合わせを変えることによって、２つのプリチャージ電位を選択することができる効果が得られる。
このため、同一の回路構成で、例えば、高い電源電圧で動作させる場合は、低消費電力化のためにプリチャージ電位を（ＶＤＤ−Ｖtp）レベルにするようにし、電圧を低くして動作させる場合は、動作マージンを十分確保するためにプリチャージ電位をＶＤＤレベルにするといった使用方法が可能となる効果が得られる。
【００４０】
実施の形態４．
図８は、この発明の実施の形態４によるプリチャージ回路の構成を示す回路図であり、図において、２２２はｎＭＯＳＦＥＴ（第６のトランジスタ）である。図８に示すように、ｎＭＯＳＦＥＴ２２２は、ｎＭＯＳＦＥＴ２２１のソースと接地端子１０との間に介挿され、ｎＭＯＳＦＥＴ２２２のゲートには反転信号入力端子３３が接続されている。これ以外の構成は実施の形態３によるプリチャージ回路と同様であるのでその説明を省略する。
【００４１】
次に動作について説明する。
この実施の形態４における回路動作については、実施の形態３で禁止されていた非反転信号端子３２，３４に同時にＨレベルの信号を与えた場合について説明する。これ以外の場合は、実施の形態３と同様の動作をするので省略する。
非反転信号端子３２，３４に共にＨレベルのプリチャージ信号ＰＣ１，ＰＣ２を入力すると、ｐＭＯＳＦＥＴ１２２，１２３は遮断状態となって電源端子１１とは電気的に非接続状態となる。
【００４２】
さらに、反転信号入力端子３３にはＬレベルのプリチャージ反転信号ＰＣ１￣が入力され、ｎＭＯＳＦＥＴ２２２は遮断状態になる。したがって、ｎＭＯＳＦＥＴ２２１は導通状態であるが、内部端子ａは接地端子１０とは非接続状態になる。すなわち、内部端子ａはｐＭＯＳＦＥＴ１１１、ｎＭＯＳＦＥＴ２１１を介してデータ出力端子２０と電気的に接続される。
これは、実施の形態３における動作、すなわち、ビット線を（ＶＤＤ−Ｖtp）レベルにプリチャージする動作と同じになる。
【００４３】
以上のように、この実施の形態４によれば、実施の形態３で述べた効果とほぼ同様の効果を得ることができる。加えて、ｎＭＯＳＦＥＴ２２１と接地端子１０との間にｎＭＯＳＦＥＴ２２２を設けたので、非反転信号入力端子３２，３４に任意の組み合わせの信号を与えても確実に動作させることができる効果が得られる。
【００４４】
実施の形態５．
図９は、この発明の実施の形態５によるプリチャージ回路の構成を示す回路図である。この実施の形態５によるプリチャージ回路は、実施の形態２によるプリチャージ回路のプリチャージ電位を選択できるように改良したものである。
【００４５】
次に動作について説明する。
図１０及び図１１は、この発明の実施の形態５によるプリチャージ回路の動作を説明するための波形図であり、図１０は、データ出力端子２０，２１対に接続されたビット線を（ＶＤＤ−Ｖtp）レベルにプリチャージする場合を示し、一方、図１１は、これらのビット線を電源電位ＶＤＤまでプリチャージする場合を示している。
まず、（ＶＤＤ−Ｖtp）レベルにプリチャージする場合の動作について説明する。図１０に示すように、初期状態として非反転信号入力端子３２，３４に入力するプリチャージ信号ＰＣ１，ＰＣ２は共にＬレベル、反転信号入力端子３３に入力するプリチャージ反転信号ＰＣ１￣はＨレベル、データ出力端子２０からの出力信号ＢＬ１はＬレベル、データ出力端子２１からの出力信号ＢＬ２は（ＶＤＤ−Ｖtp）レベルにあるとする。
初期状態では、ｐＭＯＳＦＥＴ１２２，１２３は導通状態、ｐＭＯＳＦＥＴ１１１，１１２、ｎＭＯＳＦＥＴ２１１，２１２，２２１は遮断状態であり、内部端子ａは直列接続されたｐＭＯＳＦＥＴ１２２，１２３を介して電源端子１１と電気的に接続されていて、その電位は電源電位ＶＤＤになっている。したがって、内部端子ａがゲートに接続されているｐＭＯＳＦＥＴ１０１，１０２は遮断状態である。
データ出力端子２０，２１に接続されたビット線をプリチャージするために、プリチャージ信号ＰＣ１をＬレベルからＨレベルに、プリチャージ反転信号ＰＣ１￣をＨレベルからＬレベルにすると、ｐＭＯＳＦＥＴ１１１，１１２、ｎＭＯＳＦＥＴ２１１，２１２が導通状態になりｐＭＯＳＦＥＴ１２２は遮断状態になる。
【００４６】
以下は実施の形態３によるプリチャージ回路と同様の動作をして、データ出力端子２０，２１に接続されたビット線が（ＶＤＤ−Ｖtp）電位にプリチャージされた状態で安定する。その後、プリチャージ信号ＰＣ１をＬレベルに、プリチャージ反転信号ＰＣ１￣をＨレベルにすると、ｐＭＯＳＦＥＴ１１１、１１２、ｎＭＯＳＦＥＴ２１１，２１２が導通状態から遮断状態になり、ｐＭＯＳＦＥＴ１２２が遮断状態から導通状態になる。
したがって、内部端子ａはｐＭＯＳＦＥＴ１２２，１２３を介して電源端子１１に電気的に接続され、電源電位ＶＤＤになる。そして、ｐＭＯＳＦＥＴ１０１，１０２は遮断状態になり、データ出力端子２０，２１は電源端子１１と電気的に完全に遮断され、（ＶＤＤ−Ｖtp）電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。
【００４７】
次にＶＤＤ電位にプリチャージする場合の動作について説明する。
初期状態は、図１０のプリチャージ動作と同じ状態である。データ出力端子２０，２１をプリチャージするために、図１１に示すように、今度は非反転入力端子３４から入力されるプリチャージ信号ＰＣ２のみをＬレベルからＨレベルにする。すると、ｐＭＯＳＦＥＴ１２３は導通状態から遮断状態になって、内部端子ａは電源電位１１と電気的に非接続状態になる。
一方、ｎＭＯＳＦＥＴ２２１は遮断状態から導通状態になり、従って内部端子ａはｎＭＯＳＦＥＴ２２１を介して接地端子１０に電気的に接続され、Ｌレベルに引き抜かれる。すると、ｐＭＯＳＦＥＴ１０１，１０２が遮断状態から導通状態になって、データ出力端子２０はｐＭＯＳＦＥＴ１０１を介して電源端子１１に接続され、データ出力端子２１はｐＭＯＳＦＥＴ１０２を介して電源端子１１に接続され、ビット線は電源端子の電位とおなじＶＤＤ電位にプリチャージされる。
【００４８】
この場合、一方のデータ出力端子２１の電位は、初期状態でＶＤＤ電位だったので、ｐＭＯＳＦＥＴ１０２が導通しても変化しない。その後、プリチャージ信号ＰＣ２をＬレベルにすると、ｎＭＯＳＦＥＴ２２１が導通状態から遮断状態になり、ｐＭＯＳＦＥＴ１２３が遮断状態から導通状態になる。したがって、内部端子ａの電位はｐＭＯＳＦＥＴ１２２，１２３を介して電源端子１１に電気的に接続され、電源電位ＶＤＤになる。そしてｐＭＯＳＦＥＴ１０１，１０２は遮断状態になり、データ出力端子２０，２１は電源端子１１と電気的に完全に遮断され、ＶＤＤ電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。
なお、ここで、非反転信号端子３２，３４に同時にＨレベルの信号を入力する用い方は行わないものとする。
【００４９】
以上のように、この実施の形態５によれば、大きな駆動能力を必要とするＭＯＳＦＥＴは、データ出力端子２０（２１）について１つのｐＭＯＳＦＥＴ１０１（１０２）のみでよく、したがって、ｐＭＯＳＦＥＴ１０１，１０２のみチャネル幅Ｗを大きくすればよいので、プリチャージ回路の面積を縮減することができる効果が得られる。
しかも、電源端子１１とデータ出力端子２０（２１）とは、１つのｐＭＯＳＦＥＴ１０１（１０２）を介して接続されているので、例えば、ビット線を高速にプリチャージできる効果が得られる。
また、ビット線対をプリチャージする際に、実施の形態３で用いた回路を２つのデータ出力端子２０，２１に対応させて別々に設ける場合に比べて、ｐＭＯＳＦＥＴ１２２，１２３及びｎＭＯＳＦＥＴ２２１を共通に用いるので、素子数を減らすことができる効果が得られる。
【００５０】
また、プリチャージ時にデータ出力端子２０，２１は内部端子ａを介して電気的に接続されるので、データ出力端子２０，２１に接続されるビット線を等電位にする（イコライズする）ことができ、一段と高速にプリチャージできる効果が得られる。さらにこのイコライジングの過程において、充電する電荷量が少なくて済むので更なる低消費電力化を図れる効果が得られる。
また、実施の形態３の場合と同様に、非反転信号入力端子３２，３４へのプリチャージ信号ＰＣ１，ＰＣ２の与え方の組み合わせを変えることによって、２つのプリチャージ電位を選択することができる効果が得られる。
【００５１】
実施の形態６．
図１２は、この発明の実施の形態６によるプリチャージ回路の構成を示す回路図であり、図において、２２２はｎＭＯＳＦＥＴである。
ｎＭＯＳＦＥＴ２２２は、ｎＭＯＳＦＥＴ２２１のソースと接地端子１０との間に介挿され、ｎＭＯＳＦＥＴ２２２のゲートに反転信号入力端子３３が接続されている。これ以外は実施の形態５によるプリチャージ回路と同様である。
【００５２】
次に動作について説明する。
実施の形態５によるプリチャージ回路では禁止されていた非反転信号端子３２，３４に同時にＨレベルのプリチャージ信号ＰＣ１，ＰＣ２を入力させた場合には、実施の形態５によるプリチャージ回路で（ＶＤＤ−Ｖtp）レベルにプリチャージする場合の動作と同様となる。これ以外は実施の形態５と同様であるので、その説明を省略する。
【００５３】
以上のように、この実施の形態６によれば、実施の形態５で述べた効果とほぼ同様の効果を得ることができる。加えて、ｎＭＯＳＦＥＴ２２１と接地端子１０との間にｎＭＯＳＦＥＴ２２２を設けたので、非反転信号入力端子３２，３４に任意の組み合わせの信号を与えても確実に動作させることができる効果が得られる。
【００５４】
なお、上記実施の形態１、実施の形態３および実施の形態４においてはデータ出力端子２０が単数の場合について、上記実施の形態２、実施の形態５および実施の形態６においてはデータ出力端子２０，２１が１対の場合について述べたが、複数のデータ出力端子２０，２０，…、複数対のデータ出力端子２０，２１，…を設けるようにし、各データ出力端子２０（２１）に対応したｐＭＯＳＦＥＴ１０１等を増設するようにしても良い。
また、上記各実施の形態においては、データ出力端子２０（２１）に、ＳＲＡＭのビット線が接続される場合について述べたが、ビット線に限らず、データバスやデータＩ／Ｏ線等を接続して用いても良い。
【００５５】
実施の形態７．
図１３はこの発明の実施の形態７によるプリチャージ回路の構成を示す回路図であり、図において、１０１，１１１，１１２，１２１，１２２はｐＭＯＳＦＥＴ、２１１，２１２はｎＭＯＳＦＥＴ、２０はデータ出力端子、３０，３２はプリチャージ信号入力端子、３１，３３はプリチャージ反転信号入力端子、１１は電源端子、ａは内部端子を示す。図１３に示すように、ｐＭＯＳＦＥＴ１０１は、ソースが電源端子１１に接続され、ドレインがデータ出力端子２０に接続され、ゲートが内部端子ａに接続されている。ｐＭＯＳＦＥＴ１１１は、ソースが内部端子ａに接続され、ドレインがトランジスタ１１２のソースに接続され、ゲートが一方のプリチャージ反転信号入力端子３１に接続されている。ｐＭＯＳＦＥＴ１１２は、ドレインがデータ出力端子２０に接続され、ゲートが他方のプリチャージ反転信号入力端子３３に接続されている。ｎＭＯＳＦＥＴ２１１は、ソースが内部端子ａに接続され、ドレインがｎＭＯＳＦＥＴ２１２のソースに接続され、ゲートが一方のプリチャージ信号入力端子３０に接続されている。ｎＭＯＳＦＥＴ２１２は、ドレインがデータ出力端子２０に接続され、ゲートが他方のプリチャージ信号入力端子３２に接続されている。ｐＭＯＳＦＥＴ１２１は、ソースが電源端子１１に接続され、ドレインが内部端子ａに接続され、ゲートが一方のプリチャージ信号入力端子３０に接続されている。ｐＭＯＳＦＥＴ１２２は、ソースが電源端子１１に接続され、ドレインが内部端子ａに接続され、ゲートが他方のプリチャージ信号入力端子３２に接続されている。
【００５６】
次に動作について説明する。
この実施の形態７によるプリチャージ回路は、基本的には実施の形態１の図１に示したプリチャージ回路と同じであり、その動作波形も図２に示した通りであるが、プリチャージ入力信号を２組に増やした点が異なる。初期状態としてプリチャージ信号入力端子３０または３２はＨレベル、プリチャージ反転信号入力端子３１または３３はＬレベル、データ出力端子２０はＬレベルにあるとする。なお、プリチャージ信号入力端子３０、３２とプリチャージ反転信号入力端子３１、３３は各々互いに相補な関係にあり、一方がＨレベルであれば他方は必ずＬレベルである。以下の説明では一方のレベルを省略する場合があるが上記の相補な関係は保つものである。
初期状態でｐＭＯＳＦＥＴ１２１または１２２のいずれかが導通状態、ｐＭＯＳＦＥＴ１１１とｎＭＯＳＦＥＴ２１１、または、ｐＭＯＳＦＥＴ１１２とｎＭＯＳＦＥＴ２１２のいずれかが遮断状態であり、内部端子ａはトランジスタ１２１または１２２のいずれかを介して電源端子１１に電気的に接続され、データ出力端子２０とは非接続状態であり、その電位は電源電位ＶＤＤになっている。従って、内部端子ａがゲートに接続されているｐＭＯＳＦＥＴ１０１は遮断状態である。
【００５７】
データ出力端子２０をプリチャージするために、プリチャージ信号入力端子３０及び３２を共にＨレベルに、プリチャージ反転信号入力端子３１，３３を共にＬレベルにすると、ｐＭＯＳＦＥＴ１１１とｎＭＯＳＦＥＴ２１１及びｐＭＯＳＦＥＴ１１２とｎＭＯＳＦＥＴ２１２が共に導通状態になり、ｐＭＯＳＦＥＴ１２１と１２２は共に遮断状態になる。すると、内部端子ａは電源端子１１と電気的に非接続となり、トランジスタ１１１、２１１、１１２，２１２を介してデータ出力端子２０と電気的に接続される。データ出力端子２０は初期状態でＬレベルであったので、内部端子ａはＬレベルに引き抜かれる。すると、ｐＭＯＳＦＥＴ１０１が遮断状態から導通状態となり、データ出力端子２０がｐＭＯＳＦＥＴ１０１を介して電源端子１１に電気的に接続され、データ出力端子２０の電位が徐々に上昇してくる。それに伴って内部端子ａの電位も上昇してくる。そして、データ出力端子２０の電位が電源電位ＶＤＤからｐＭＯＳＦＥＴ１０１のしきい値電圧Ｖtp降下した電位、即ち（ＶＤＤ−Ｖtp）電位になると、内部端子ａの電位即ちｐＭＯＳＦＥＴ１０１のゲート端子も（ＶＤＤ−Ｖtp）レベルとなることから、ｐＭＯＳＦＥＴ１０１は遮断状態になろうとする。そのため、データ出力端子２０の電位は（ＶＤＤ−Ｖtp）より上昇することはない。
【００５８】
この状態で、データ出力端子２０が何らかの原因でわずかにその電位（ＶＤＤ−Ｖtp）から降下したと仮にすると、内部端子ａもｎＭＯＳＦＥＴ２１１，ｐＭＯＳＦＥＴ１１１，ｎＭＯＳＦＥＴ２１２，ｐＭＯＳＦＥＴ１１２を介してデータ出力端子２０と等電位になり、ｐＭＯＳＦＥＴ１０１が遮断状態から導通状態にもどる。すると、再び電源端子１１とデータ出力端子２０が電気的に導通状態となって、データ出力端子２０は（ＶＤＤ−Ｖtp）電位に戻ろうとする。以上の動作から、データ出力端子２０は（ＶＤＤ−Ｖtp）電位にプリチャージされた状態で安定する。
【００５９】
その後、プリチャージ信号入力端子３０または３２のいずれかをＬレベルに、プリチャージ反転信号入力端子３１または３３のいずれかをＨレベルにすると、ｐＭＯＳＦＥＴ１１１とｎＭＯＳＦＥＴ２１１またはｐＭＯＳＦＥＴ１１２とｎＭＯＳＦＥＴ２１２のいずれかが導通状態から遮断状態になり、ｐＭＯＳＦＥＴ１２１または１２２のいずれかが遮断状態から導通状態になる。従って、内部端子ａはｐＭＯＳＦＥＴ１２１または１２２のいずれかを介して電源端子１１に電気的に接続され、電源電位ＶＤＤになる。そして、ｐＭＯＳＦＥＴ１０１は遮断状態になり、データ出力端子２０は電源端子１１と電気的に完全に遮断され、（ＶＤＤ−Ｖtp）電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。以上でプリチャージ動作を完了する。
【００６０】
以上のように、この実施の形態７によれば、大きな駆動能力を必要とするＭＯＳＦＥＴはｐＭＯＳＦＥＴ１０１のみでよく、従って大きな面積は１個のＭＯＳＦＥＴのみでよいという効果が得られる。
また、電源端子１１とデータ出力端子２０は１つのＭＯＳＦＥＴで接続されてプリチャージされるので、直列に２個接続された従来のものよりも高速にプリチャージできるという効果が得られる。
さらに、２つのプリチャージ信号が共にＨレベルの時、即ち論理積が１のときにプリチャージ動作を行うことができる。これにより、例えば、メモリの場合、出力端子をビット線とし、２組の入力信号を各々、書込イネーブル信号（Ｌイネーブル）と読み出しイネーブル信号（Ｌイネーブル）に割り当てると、共にディスイネーブルの時にプリチャージを行い、いずれかがイネーブルの時は、プリチャージを切（即ちＨｉ−Ｚ状態）にすることができるという効果が得られる。
【００６１】
実施の形態８．
図１４はこの発明の実施の形態８によるプリチャージ回路の構成を示す回路図である。この実施の形態８によるプリチャージ回路は、実施の形態７によるプリチャージ回路をメモリのビット線に応用した例を示したものである。図において、ｌ０１，１０２，１１１，１１２，１１３，１１４，１２１、１２２はｐＭＯＳＦＥＴ、２１１，２１２，２１３，２１４はｎＭＯＳＦＥＴ、２０，２１はビット線対に相当するデータ出力端子を示す。これ以外の構成は実施の形態７によるプリチャージ回路と同様であるのでその説明を省略する。
【００６２】
図１４に示すように、この実施の形態８によるプリチャージ回路は、実施の形態２の図３に示したプリチャージ回路より入力信号を２組としたものである。
【００６３】
次に動作について説明する。初期状態としてプリチャージ信号入力端子３０または３２のいずれかはＨレベル、プリチャージ反転信号入力端子３１，３３のいずれかはＬレベル、データ出力端子２０はＬレベル、２１は（ＶＤＤ−Ｖtp）レベルにあるとする。初期状態では、ｐＭＯＳＦＥＴ１２１または１２２は導通状態、ｐＭＯＳＦＥＴ１１１と１１３とｎＭＯＳＦＥＴ２１１と２１３もしくは、ｐＭＯＳＦＥＴ１１２と１１４とｎＭＯＳＦＥＴ２１２と２１４のいずれかは遮断状態であり、内部端子ａはｐＭＯＳＦＥＴ１２１または１２２を介して電源端子１１に電気的に接続され、データ出力端子２０，２１とは非接続状態であり、その電位は電源電位ＶＤＤになっている。従って、内部端子ａがゲートに接続されているｐＭＯＳＦＥＴ１０１，１０２は遮断状態である。
【００６４】
データ出力端子２０，２１をプリチャージするために、プリチャージ信号入力端子３０と３２を共にＨレベルに、プリチャージ反転信号入力端子３１と３３を共にＬレベルにすると、ｐＭＯＳＦＥＴ１１１〜１１４，ｎＭＯＳＦＥＴ２１１〜２１４が導通状態になり、ｐＭＯＳＦＥＴ１２１と１２２は共に遮断状態になる。すると、内部端子ａは電源端子１１と電気的に非接続となり、ＭＯＳＦＥＴ１１１、１１２，２１１，２１２を介してデータ出力端子２０と、そしてＭＯＳＦＥＴ１１３，１１４，２１３，２１４を介してデータ出力端子２１と電気的に接続される。データ出力端子２０は初期状態でＬレベルであったので、内部端子ａがＬレベルに引き抜かれ、そして、初期状態が（ＶＤＤ−Ｖtp）レベルであったデータ出力端子２１も一旦Ｌレベルに引き抜かれようとする。すると、ｐＭＯＳＦＥＴ１０１及び１０２が遮断状態から導通状態となり、データ出力端子２０及び２１がｐＭＯＳＦＥＴ１０１及び１０２を介して各々電源端子１１に電気的に接続され、データ出力端子２０及び２１の電位が徐々に上昇してくる。それに伴って内部端子ａの電位も上昇してくる。そして、データ出力端子２０，２１の電位が電源電位ＶＤＤからｐＭＯＳＦＥＴ１０１，１０２のしきい値電圧Ｖtp降下した電位、即ち（ＶＤＤ−Ｖtp）電位になると、内部端子ａの電位即ちｐＭＯＳＦＥＴ１０１，１０２のゲート端子も（ＶＤＤ−Ｖtp）レベルとなることから、ｐＭＯＳＦＥＴ１０１，１０２は遮断状態になろうとする。そのため、データ出力端子２０，２１の電位は（ＶＤＤ−Ｖtp）より上昇することはない。
【００６５】
この状態で、データ出力端子２０が何らかの原因でわずかにその電位（ＶＤＤ−Ｖtp）から降下したと仮にすると、内部端子ａもｐＭＯＳＦＥＴ１１１，１１２とｎＭＯＳＦＥＴ２１１，２１２を介してデータ出力端子２０と等電位になり、ｐＭＯＳＦＥＴ１０１が遮断状態から導通状態にもどる。すると、再び電源端子１１とデータ出力端子２０が電気的に導通状態となって、データ出力端子２０は（ＶＤＤ−Ｖtp）電位に戻ろうとする。データ出力端子２１が何らかの原因でわずかにその電位（ＶＤＤ−Ｖtp）から降下した場合も同様である。以上の動作から、データ出力端子２０は（ＶＤＤ−Ｖtp）電位にプリチャージされた状態で安定する。その後、プリチャージ信号入力端子３０または３２をＬレベルに、プリチャージ反転信号入力端子３１または３３をＨレベルにすると、ｐＭＯＳＦＥＴ１１１と１１３とｎＭＯＳＦＥＴ２１１と２１３、または、ｐＭＯＳＦＥＴ１１２と１１４とｎＭＯＳＦＥＴ２１２と２１４のいずれかが導通状態から遮断状態になり、ｐＭＯＳＦＥＴ１２１または１２２が遮断状態から導通状態になる。従って、内部端子ａはｐＭＯＳＦＥＴ１２１または１２２を介して電源端子１１に電気的に接続され、電源電位ＶＤＤになる。そしてｐＭＯＳＦＥＴ１０１，１０２は遮断状態になり、データ出力端子２０，２１は電源端子１１と電気的に完全に遮断され、（ＶＤＤ−Ｖtp）電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。以上でプリチャージ動作を完了する。
【００６６】
以上のように、この実施の形態８によれば、２つの出力端子に別々に図１３に示したプリチャージ回路を設けた場合に比べて、ｐＭＯＳＦＥＴ１２１，１２２を各々共通にできるので素子数を減らすことができるという効果が得られる。
また、プリチャージ時にデータ出力端子２０，２１は、内部端子ａを介して電気的に接続されるので、データ出力端子２０，２１をイコライズできる上、高速にプリチャージできるという効果が得られる。
さらに、イコライズ効果によって充電する電荷量が少なくて済むので更なる低消費電力化も図れる効果が得られる。
しかも、実施の形態７と同様、２組の入力信号の論理積でプリチャージ動作を制御できるという効果が得られる。
【００６７】
実施の形態９．
図１５はこの発明の実施の形態９によるプリチャージ回路の構成を示す回路図であり、図において、１２１〜１２３はｐＭＯＳＦＥＴ、２２１はｎＭＯＳＦＥＴ、３０，３２は第１のプリチャージ信号入力端子、３１，３３は第１のプリチャージ反転信号入力端子、３４は第２のプリチャージ信号入力端子、１０は接地端子、１１は電源端子、ａは内部端子を示す。
【００６８】
図１５に示すように、ｐＭＯＳＦＥＴ１２３は、ソースが電源端子１１に接続され、ドレインがｐＭＯＳＦＥＴ１２１、１２２のソースに共通に接続されている。ｎＭＯＳＭＯＳＦＥＴ２２１は、ソースが接地端子に接続され、ドレインが内部端子ａに接続されている。ｐＭＯＳＦＥＴ１２３及びｎＭＯＳＦＥＴ２２１は、ゲートが第２のプリチャージ信号入力端子３４に共通に接続されている。これ以外の構成は実施の形態７によるプリチャージ回路と同様であるのでその説明を省略する。
【００６９】
次に動作について説明する。
この実施の形態９によるプリチャージ回路は、入力信号の与え方によって以下に示すように２つのプリチャージ電位を選択することができる。図６及び図７に示したものと同様である。図６の波形図は出力端子を実施の形態７及び８と同様にＶＤＤ−Ｖtpレベルにプリチャージする場合を示している。一方、図７の波形図は出力端子を電源電位と同電位であるＶＤＤ電位までプリチャージする場合を示している。
第２のプリチャージ信号入力端子３４をＬレベルにすると、ｎＭＯＳＦＥＴ２２１は遮断状態、ｐＭＯＳＦＥＴ１２３は導通状態となって、実施の形態７と同様の動作をする。即ち図６の動作波形に示すようにプリチャージレベルはＶＤＤ−Ｖtpになる。一方、第２のプリチャージ信号入力端子３４をＨレベルにすると、ｎＭＯＳＦＥＴ２２１は導通状態、ｐＭＯＳＦＥＴ１２３は遮断状態となって、内部端子ａはｎＭＯＳＦＥＴ２２１を介して電気的に接地端子と接続されＬレベルになる。すると、ｐＭＯＳＦＥＴ１０１は導通状態になり、データ出力端子２０はＶＤＤ電位にプリチャージされ、図７に示す動作波形になる。
【００７０】
以上のように、この実施の形態９によれば、第２の入力端子を設けて、その信号の与え方の組み合わせを変えることによって、２つのプリチャージ電位を選択することができるという効果を得ることができる。例えば、同一の回路構成で、高い電源電圧で動作させる場合は、低消費電力化のためにプリチャージ電位をＶＤＤ−Ｖtpレベルにするようにし、電圧を低くして動作させる場合は、動作マージンを十分確保するためにプリチャージ電位をＶＤＤレベルにするといった場合に有効である。
なお、図１５に示した回路において、第１のプリチャージ信号入力端子３０と３２及び第２のプリチャージ信号入力端子３４に同時にＨレベルを与えることはできない。
【００７１】
実施の形態１０．
図１６はこの発明の実施の形態１０によるプリチャージ回路の構成を示す回路図である。この実施の形態１０によるプリチャージ回路は、図１５に示したプリチャージ回路を改良したものである。図１６において、２２１〜２２３はｎＭＯＳＦＥＴである。
【００７２】
図１６に示すように、ｎＭＯＳＦＥＴ２２１は、ソースが接地端子１０に接続され、ドレインと内部端子ａとの間にｎＭＯＳＦＥＴ２２２，２２３が並列に挿入され、各々のゲートに第１のプリチャージ反転信号入力端子３１，３３が接続されている。これ以外の構成は実施の形態９によるプリチャージ回路と同様であるのでその説明を省略する。
【００７３】
次に動作について説明する。
ここでは、実施の形態９では禁止されていた第１のプリチャージ信号入力端子３０と３２及び第２のプリチャージ信号入力端子３４に同時にＨレベルを与えた場合について説明する。その他の場合は、実施の形態９と同等の動作をするので省略する。
第１のプリチャージ信号入力端子３０，３２及び第２のプリチャージ信号入力端子３４にＨレベルを与えると、ｐＭＯＳＦＥＴ１２１〜１２３は遮断状態とならて電源端子１１とは電気的に非接続状態になる。さらに、第１のプリチャージ反転信号入力端子３１、３３にはＬレベルが与えられるから、ｎＭＯＳＦＥＴ２２２，２２３は遮断状態になる。従って、ｎＭＯＳＦＥＴ２２１は導通状態であるが、内部端子ａは接地端子１０とは非接続状態になる。即ち、内部端子ａはｐＭＯＳＦＥＴ１１１，ｎＭＯＳＦＥＴ２１１，ｐＭＯＳＦＥＴ１１２，ｎＭＯＳＦＥＴ２１２を介してデータ出力端子２０と電気的に接続される。これは、実施の形態９のＶＤＤ−Ｖtpレベルにプリチャージする動作と同じになる。
【００７４】
以上のように、この実施の形態１０によれば、第１及び第２のプリチャージ信号入力端子に任意の組み合わせの信号を与えても正常に動作することができるという効果を得ることができる。
【００７５】
実施の形態１１．
図１７はこの発明の実施の形態１１によるプリチャージ回路の構成を示す回路図である。この実施の形態１１によるプリチャージ回路は、実施の形態９の場合と同様にプリチャージ電位を選択できるように実施の形態８を改良したものである。
【００７６】
次に動作について説明する。図１７に示すプリチャージ回路は、入力信号の与え方によって以下に示すように２つのプリチャージ電位を選択することができる。動作波形図は図１０及び図１１に示したものと同様である。まず、ＶＤＤ−Ｖtpレベルにプリチャージする場合の動作について説明する。初期状態として第１のプリチャージ信号入力端子３０または３２のいずれかがＬレベル、第２のプリチャージ信号入力端子３４はＬレベル、第１のプリチャージ反転信号入力端子３１または３３のいずれかはＨレベル、データ出力端子２０はＬレベル、２１は（ＶＤＤ−Ｖtp）レベルにあるとする。初期状態では、ｐＭＯＳＦＥＴ１２１または１２２は導通状態、ｐＭＯＳＦＥＴ１２３は導通状態、ｐＭＯＳＦＥＴ１１１と１１３とｎＭＯＳＦＥＴ２１１と２１３、もしくは、ｐＭＯＳＦＥＴ１１２と１１４とｎＭＯＳＦＥＴ２１２と２１４のいずれかは遮断状態、ｎＭＯＳＦＥＴ２２１は遮断状態であり、内部端子ａは電気的に電源端子１１と接続され、その電位は電源電位ＶＤＤになっている。従って、内部端子ａがゲートに接続されているｐＭＯＳＦＥＴ１０１，１０２は遮断状態である。
【００７７】
データ出力端子２０，２１をプリチャージするために、第１のプリチャージ信号入力端子３０と３２を共にＨレベルに、第１のプリチャージ反転信号入力端子３１と３３を共にＬレベルにすると、ｐＭＯＳＦＥＴ１１１〜１１４，ｎＭＯＳＦＥＴ２１１〜２１４が全て導通状態になり、ｐＭＯＳＦＥＴ１２１と１２２は共に遮断状態になる。以下は実施の形態９と同様の動作をして、データ出力端子２０，２１が（ＶＤＤ−Ｖtp）電位にプリチャージされた状態で安定する。
その後、第１のプリチャージ信号入力端子３０または３２のいずれかをＬレベルに、第１のプリチャージ反転信号入力端子３１または３３のいずれかをＨレベルにすると、ｐＭＯＳＦＥＴ１１１と１１３とｎＭＯＳＦＥＴ２１１と２１３、または、ｐＭＯＳＦＥＴ１１２と１１４とｎＭＯＳＦＥＴ２１２と２１４のいずれかが導通状態から遮断状態になり、ｐＭＯＳＦＥＴ１２１または１２２のいずれかが遮断状態から導通状態になる。従って、内部端子ａはｐＭＯＳＦＥＴ１２３と１２１または１２３を介して電源端子１１に電気的に接続され、電源電位ＶＤＤになる。そして、ｐＭＯＳＦＥＴ１０１、１０２は遮断状態になり、データ出力端子２０，２１は電源端子１１と電気的に完全に遮断され、（ＶＤＤ−Ｖtp）電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。
【００７８】
次にＶＤＤレベルにプリチャージする場合について説明する。初期状態は、前述のプリチャージ動作と同じ状態である。データ出力端子２０，２１をプリチャージするために、今度は第２のプリチャージ信号入力端子３４のみをＨレベルにする。第１のプリチャージ信号入力端子３０または３２はいずれかがＬレベルである。すると、ＭＯＳＦＥＴ１２３は導通状態から遮断状態になって、内部端子ａは電源端子１１と電気的に非接続状態になる。一方、ｎＭＯＳＦＥＴ２２１は遮断状態から導通状態になり、従って内部端子ａはｎＭＯＳＦＥＴ２２１を介して接地端子に電気的に接続され、Ｌレベルに引き抜かれる。すると、ｐＭＯＳＦＥＴ１０１，１０２が遮断状態から導通状態になって、データ出力端子２０はｐＭＯＳＦＥＴ１０１を介して電源端子１１に接続され、データ出力端子２１はＭＯＳＦＥＴ１０２を介して電源端子１１に接続され、電源端子１１の電位と同じＶＤＤ電位にプリチャージされる。その後、第２のプリチャージ信号入力端子３４をＬレベルにすると、ｎＭＯＳＦＥＴ２２１が導通状態から遮断状態になりｐＭＯＳＦＥＴ１２３が遮断状態から導通状態になる。従って、内部端子ａはｐＭＯＳＦＥＴ１２１または１２２のいずれかとｐＭＯＳＦＥＴ１２３を介して電源端子１１に電気的に接続され、電源電位ＶＤＤになる。そして、ｐＭＯＳＦＥＴ１０１，１０２は遮断状態になり、データ出力端子２０，２１は電源端子１１と電気的に完全に遮断され、ＶＤＤ電位で高インピーダンス状態（Ｈｉ−Ｚ状態）になる。以上でプリチャージ動作を完了する。
【００７９】
以上のように、この実施の形態１１によれば、第１及び第２の入力端子を設けて、その信号の与え方の組み合わせを変えることによって、２つのプリチャージ電位を選択することができるという効果を得ることができる。例えば、同一の回路構成で、高い電源電圧で動作させる場合は、低消費電力化のためにプリチャージ電位をＶＤＤ−Ｖtpレベルにするようにし、電圧を低くして動作させる場合は、動作マージンを十分確保するためにプリチャージ電位をＶＤＤレベルにするといった場合に有効である。
なお、図１７に示したプリチャージ回路において、第１のプリチャージ信号入力端子３０と３２及び第２のプリチャージ信号入力端子３４に同時にＨレベルを与えることはできない。
【００８０】
実施の形態１２．
図１８はこの発明の実施の形態１２によるプリチャージ回路の構成を示す回路図である。この実施の形態１２によるプリチャージ回路は、実施の形態１１に示したプリチャージ回路を改良したものである。図１８において、２２１〜２２３はｎＭＯＳＦＥＴである。
【００８１】
図１８に示すように、ｎＭＯＳＦＥＴ２２１は、ソースが接地端子１０に接続され、ドレインと内部端子ａの間にＭＯＳＦＥＴ２２２と２２３が並列に挿入され、その各々のゲートに第１のプリチャージ信号入力端子３１，３３が各々接続されている。これ以外の構成は実施の形態１１によるプリチャージ回路と同様であるのでその説明を省略する。
【００８２】
次に動作について説明する。
この実施の形態１２によるプリチャージ回路の動作は、実施の形態１１と同様なので省略する。ただし、実施の形態１１では禁止されていた第１のプリチャージ信号入力端子３０と３２及び第２のプリチャージ信号入力端子３４に同時にＨレベルを与えた場合については、実施の形態８のＶＤＤ−Ｖtpレベルにプリチャージする動作と同様になる。
【００８３】
以上のように、この実施の形態１２によれば、実施の形態１０の場合と同様、第１及び第２のプリチャージ信号入力端子に任意の組み合わせの信号を与えても正常に動作することができるという効果を得ることができる。
【００８４】
実施の形態１３．〜１８．
次に、実施の形態７〜１２と相対な関係にある実施の形態１３〜１８について示す。実施の形態７〜１２が２つの入力信号の論理積が１の場合にプリチャージ動作していたのに対して、実施の形態１３〜１８では論理和が１の場合にプリチャージ動作する。例えば、図１９において、プリチャージ入力信号３０もしくは３２のいずれか一方がＨレベルの場合に、データ出力端子２０はＶＤＤ−Ｖtpレベルにプリチャージされる。他の図２０〜２４においても同等であり、以下説明は省略する。
【００８５】
以上のように、この実施の形態１３〜１８によれば、２つのプリチャージ信号の論理和が１のときにプリチャージ動作を行うことができるので、例えば、メモリの場合、出力端をビット線とし、２組の入力信号を各々、第１のチップイネーブル信号（Ｌイネーブル）と第２のチップイネーブル信号（Ｌイネーブル）に割り当てると共にイネーブルの時にのみプリチャージを切（即ちＨｉ−Ｚ状態）、それ以外はプリチャージ状態にすることができるという効果を得ることができる。
【００８６】
実施の形態１９．〜２０．
この発明の実施の形態によるプリチャージ回路は、プリチャージ入力信号を更に増やして、論理積と論理和を組み合わせた場合に応用させたものである。
図２５はこの実施の形態１９によるプリチャージ回路を説明するための図であり、２つの入力Ｂ及びＣがＨレベル（即ち論理積が１）であるかもしくはもう１つの入力ＡがＨレベルの場合に出力端をＶＤＤ−Ｖtpレベルにプリチャージする例を示している。
また、図２６はこの実施の形態２０によるプリチャージ回路を説明するための図であり、２つの入力ＢもしくはＣがＨレベルでかつもう１つの入力ＡがＨレベルの場合にＶＤＤ−Ｖtpにプリチャージする例を示している。
【００８７】
以上のように、この実施の形態１９〜２０によれば、上述した実施の形態７及び１３を組み合わせることによって、複数のプリチャージ信号入力の論理和・論理積をとることができるという効果を得ることができる。更に、実施の形態８〜１１、１４〜１８の場合も同様に応用することができる。
【００８８】
【発明の効果】
以上のように、この発明によれば、大きな駆動能力を必要とするトランジスタの数が削減され、例えば、１本の信号線について上記トランジスタが１つだけ対応するように構成されているので、上記トランジスタのみチャネル幅を大きくすればよく、プリチャージ回路自体の面積を縮減することができる効果がある。
しかも、電源と上記信号線とは、上記トランジスタを介して接続されるように構成されているので、信号線を高速にプリチャージできる効果がある。
【００８９】
この発明によれば、第１のトランジスタと第３のトランジスタとの間に第４のトランジスタを介挿し、該第４のトランジスタの他端を第５のトランジスタを介して接地に接続し、上記第４及び第５のトランジスタに第２のプリチャージ信号を与えるように構成したので、第１及び第２のプリチャージ信号の与え方の組み合わせを変えて、プリチャージ電位を選択することができる効果がある。
【００９０】
この発明によれば、第５のトランジスタを第６のトランジスタを介して接地に接続し、該第６のトランジスタを第１のプリチャージ信号に基づいて導通または非導通とするように構成することにより、第１及び第２のプリチャージ信号の与え方の組み合わせが任意であっても確実に動作させることができる効果がある。
【００９１】
この発明によれば、２以上のプリチャージ信号で信号線をプリチャージするように構成したので、大きな面積を必要とするトランジスタは１個でよく、そのトランジスタでＶＤＤ−Ｖtpレベルに高速にプリチャージすることができるという効果がある。
【００９２】
この発明によれば、２つの出力端子に対して１つのプリチャージ回路で対応できるように構成したので、プリチャージ回路を単純に２個使った場合に比べてトランジスタ数を減らすことができ、またプリチャージ時に出力端子が内部端子を介して電気的に接続されるように構成したので、互いの出力端子をイコライズする効果もあり、更に高速化が図れるという効果がある。
【００９３】
この発明によれば、出力端子のプリチャージ電位をＶＤＤ電位またはＶＤＤ−Ｖtp電位の２種類選択することができるように構成したので、例えば非常に低い電圧で動作させる時は十分マージンをとるためにＶＤＤ電位にプリチャージするようにし、電源電圧がある程度高い場合は、低電力化のためにプリチャージ電位をＶＤＤ−Ｖtpに落とすという使い方ができる効果がある。
【００９４】
この発明によれば、同様に出力端子対のプリチャージ電位をＶＤＤ電位またはＶＤＤ−Ｖtp電位の２種類選択することができるに構成したので、上記と同様の効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるプリチャージ回路の構成を示す回路図である。
【図２】  この発明の実施の形態１によるプリチャージ回路の動作を説明するための波形図である。
【図３】  この発明の実施の形態２によるプリチャージ回路の構成を示す回路図である。
【図４】  この発明の実施の形態２によるプリチャージ回路の動作を説明するための波形図である。
【図５】  この発明の実施の形態３によるプリチャージ回路の構成を示す回路図である。
【図６】  この発明の実施の形態３によるプリチャージ回路の動作を説明するための波形図である。
【図７】  この発明の実施の形態３によるプリチャージ回路の動作を説明するための波形図である。
【図８】  この発明の実施の形態４によるプリチャージ回路の構成を示す回路図である。
【図９】  この発明の実施の形態５によるプリチャージ回路の構成を示す回路図である。
【図１０】  この発明の実施の形態５によるプリチャージ回路の動作を説明するための波形図である。
【図１１】  この発明の実施の形態５によるプリチャージ回路の動作を説明するための波形図である。
【図１２】  この発明の実施の形態６によるプリチャージ回路の構成を示す回路図である。
【図１３】  この発明の実施の形態７によるプリチャージ回路の構成を示す回路図である。
【図１４】  この発明の実施の形態８によるプリチャージ回路の構成を示す回路図である。
【図１５】  この発明の実施の形態９によるプリチャージ回路の構成を示す回路図である。
【図１６】  この発明の実施の形態１０によるプリチャージ回路の構成を示す回路図である。
【図１７】  この発明の実施の形態１１によるプリチャージ回路の構成を示す回路図である。
【図１８】  この発明の実施の形態１２によるプリチャージ回路の構成を示す回路図である。
【図１９】  この発明の実施の形態１３によるプリチャージ回路の構成を示す回路図である。
【図２０】  この発明の実施の形態１４によるプリチャージ回路の構成を示す回路図である。
【図２１】  この発明の実施の形態１５によるプリチャージ回路の構成を示す回路図である。
【図２２】  この発明の実施の形態１６によるプリチャージ回路の構成を示す回路図である。
【図２３】  この発明の実施の形態１７によるプリチャージ回路の構成を示す回路図である。
【図２４】  この発明の実施の形態１８によるプリチャージ回路の構成を示す回路図である。
【図２５】  この発明の実施の形態１９によるプリチャージ回路を説明するための図である。
【図２６】  この発明の実施の形態２０によるプリチャージ回路を説明するための図である。
【図２７】  従来のプリチャージ回路の構成を示す回路図である。
【図２８】  従来のプリチャージ回路の動作を説明するための波形図である。
【符号の説明】
１０１，１０２  ｐＭＯＳＦＥＴ（第２のトランジスタ）、１１１，１１２  ｐＭＯＳＦＥＴ（第３のトランジスタ）、１２１，１２２  ｐＭＯＳＦＥＴ（第１のトランジスタ）、１２３  ｐＭＯＳＦＥＴ（第４のトランジスタ）、２１１，２１２  ｎＭＯＳＦＥＴ（第３のトランジスタ）、２２１  ｎＭＯＳＦＥＴ（第５のトランジスタ）、２２２  ｎＭＯＳＦＥＴ（第６のトランジスタ）、ＰＣプリチャージ信号、ＰＣ１  プリチャージ信号（第１のプリチャージ信号）、ＰＣ２  プリチャージ信号（第２のプリチャージ信号）。
【図１】
0004245688.tif 000002
【図２】
0004245688.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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