(57)【特許請求の範囲】
【請求項１】
基準クロック信号の周波数に相関のある周波数の出力信号を発生する周波数シンセサイザであって、
前記出力信号の周期を等分割した位相差を有するクロック信号群を発生する可変発振回路と、
周波数設定データと最小分解能設定データとに従いユークリッド演算する演算回路と、
前記演算回路での演算結果に従い第１の位相選択制御信号と第２の位相選択制御信号とを発生する制御回路と、
前記第１の位相選択制御信号に従い、前記クロック信号群から隣接位相の２つのクロック信号を選択する主位相選択回路と、
前記第２の位相選択制御信号に従い、前記主位相選択回路によって選択される２つのクロック信号の位相差内で位相を等分割した１つのクロック信号を生成し、比較クロック信号として出力する副位相選択回路と、
前記基準クロック信号と前記比較クロック信号との位相を比較する位相比較回路と、
前記位相比較回路の出力に従い前記可変発振回路の発振周波数を制御する周波数制御回路と、
を具備する周波数シンセサイザ。
【請求項２】
請求項１において、
前記制御回路は、前記演算回路で前記周波数設定データと前記最小分解能設定データとに従いユークリッド演算した際の商および余りが０となる最終演算処理の１式前の演算処理における余りに基づいて位相選択制御信号を発生する
ことを特徴とする周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カラーレーザ印画エンジンの画素位置合わせに使用される入力基準クロック信号に対して係数倍周波数の高精度（ｅｘ．１５ｐｐｍ程度）のクロック信号を出力できる周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
レーザ印画エンジンはカラー化の要望が強いが、一般にＹｅ、Ｃｙ、Ｍｇ、Ｂｋの４色トナーを用いた印画プロセスは白黒に比べてそのままでは４倍の印画時間を要してしまう。このため、使用される感光ドラムを各色に設けた４ドラム化と、レーザも一挙に２ライン書き込みできる２ビーム化を併用する印画エンジンで対応することになる。図１２は、前述の４ドラム機の概略図であり、感光ドラム２１ａ〜２１ｄがインラインに配置されて各色ごとの専用になり、印画紙２９に順次各色トナーが転写されてカラー画像が再生される。各感光ドラムには図１１で示す静電潜像を形成するためのレーザビーム光量による画像書込み部が設けられる。図１１の動作を説明する。
【０００３】
＜画像書込み部の説明＞
レーザチップ２４はレーザダイオードａ、ｂを有す２ビームタイプのものであり各バック光を受光するフォトダイオードｃから構成されている。
【０００４】
各レーザダイオードを発光制御する駆動電流Ｉｄ１，Ｉｄ２はＬＤドライバ２５より供給される。発光量を検出したフォトダイオードからのモニター電流ＩｍはＬＤドライバ２５に入力されレーザーダイオードａ、ｂの発光量のＡＰＣ（オートパワーコントロール）を行う。レーザチップ２４は、２つのレーザ発光点間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子特性上できない。このため、図１４に示す様に格子線で示される画素領域に対して、図示のようにレーザ走査方向に例えば１６画素離れた位置に２つのビームが発生する様に斜め配置しておく。レーザーチップ２４から発生した変調レーザービームは、モータ軸に固定されて図中矢印方向への回転するポリゴンミラー１９によって偏光され感光ドラム２１上に変調レーザービームを走査する。ｆーθレンズ２０は偏光された変調レーザビームを感光ドラム２１上に線速度一定に集光するためのものである。感光ドラム２１及び印画トナーを予め所定の静電帯電しておくと、感光ドラム２１上における照射光量に応じて印画トナーの付着量が変わる為中間調画像の印画が可能になる。ＢＤミラー２２は感光ドラム２１と機械的に位置関係が固定されており、ＢＤミラー２２からの反射レーザビームは受光ダイオード２３に入力され、感光ドラム２１上の情報書き込み開始位置を検出するために使用される。受光ダイオード２３の出力は水平同期信号発生回路２８に入力されて水平同期信号ＢＤを発生する。
【０００５】
ＢＤ信号は画素変調回路２６に入力される。画素変調回路２６は水平同期信号ＢＤに同期した画素クロックまたはその係数倍クロックを発生する。この画素クロックをもとに画素データを読み取るためのリードクロックＲＫ１、ＲＫ２を画素データ発生部２７に入力する。画素データ発生部２７は画素変調回路２６に対して、画素データＤ１，Ｄ２及び各々のライトクロックＷＫ１、ＷＫ２を出力する。入力された画素データをもとに所望のレーザ光量変調を可能にする画素変調信号ＯＮ１、ＯＮ２をＬＤドライバ２５に出力する。
【０００６】
＜画素変調回路の対応＞
以上説明した４ドラム／２ビームレーザ印画エンジンは従来の１ドラム／１ビームレーザ印画エンジンに比べて画素変調規模が８倍になるためＬＳＩ化が必要になる。更に４ドラム機は、各色ごとに図１１の画像書込み部があるため、以下のような最低３項目に関して画素合わせをしなければならない。
【０００７】
まず、各画像書込み部におけるＢＤ信号のタイミング誤差による画像の位置ズレ補正である。これは画素変調回路２６においてにより画素クロックの位相（遅延）制御で１／３２画素程度には電気的には実現できる。
【０００８】
次に、２ビームレーザチップ２４は前述したように角度の浅い斜め配置のため取り付け角度誤差、変動によって図示するようにビーム間隔が変動し画素位置補正が必要になる。これも画素変調回路２６において相対画素位置設定データＲＰによって画素クロックの位相（遅延）制御で１／３２画素程度には電気的に実現できる。
【０００９】
さらに、レーザチップ２４、ポリゴンミラー１９、ｆーθレンズ２０、感光ドラム２１までの光学的機械精度バラツキによる画像サイズの誤差を補正する必要がある。これは、画素クロック周波数を変化させるための周波数シンセサイザを画素変調回路に搭載して画素周波数設定データＤＦによって実現する。
【００１０】
このため、図１１の画像書込み部における画素変調回路には、画素位置合わせ用の画素位置設定データＤＳ（相対画素位置設定データＲＰ、画素周波数設定データＤＦ、絶対画素位置設定データＲＧを含んだ信号）が入力される。
【００１１】
＜４ドラム／２ビーム対応の画素変調ＬＳＩ＞
図１６は、前述した周波数セサイザを搭載する４ドラム／２ビーム方式のレーザ印画エンジン（図１１参照）用の画素変調回路２６をＬＳＩ化したＬＳＩシステムの構成例である。
【００１２】
画素クロックを発生させるＰＬＬ回路３２は、周波数シンセサイザによって構成される。
【００１３】
図１６において、基準クロックＣＫは、周波数シンセサイザとしても機能するＰＬＬ回路３２に入力され、画素クロック周波数の４倍の各々１／８周期位相がずれた（１／３２画素ずれた）８相クロックバスＫを出力する。画素位置設定データＤＳは、ＰＬＬ回路３２に入力されている。
【００１４】
画素位置設定データＤＳにおける画素周波数設定データＤＦをＰＬＬ回路３２の構成例を示した図１３における分周設定データとして使用する。ＰＬＬ回路３２の８相クロックを発生する可変周波数発振回路（ＶＣＯ）回路６の制御電流Ｉｖ０がＰＬＬ回路３２から出力される。水平同期信号ＢＤは、ＢＤ遅延回路２９に入力され、画素位置設定データＤＳによってＢＤ信号が遅延制御される。
【００１５】
ＢＤ遅延回路３０には、制御電流Ｉｖ０が入力され、このＢＤ遅延回路３０にはＰＬＬ回路３２内の可変周波数発振回路６に使用している可変遅延回路と同等の遅延回路が縦続に接続された構成が含まれており、各遅延回路の接続点からは互いに１／３２画素タイミングがずれたＢＤ信号が発生している。
【００１６】
ＢＤ遅延回路３０には画素位置設定データＤＳのうちのドラム間の絶対画素位置設定データＲＧの微調整ビットが使用されて所望のＢＤ信号に遅延制御してドラム間画素位置合わせを１／３２画素まで微調整できる。
【００１７】
出力ＢＤ信号は、水平同期信号分離回路３１に入力され、図１７に示すように、先行レーザ用の水平同期信号ＨＤ１と、後行レーザ用の水平同期信号ＨＤ２とに分離される。
【００１８】
水平同期信号ＨＤ１、ＨＤ２は、各々同期クロックジェネレータ３３ａ，３３ｂにＰＬＬ回路３２出力の８相クロックバスＫと共に入力される。各同期クロックジェネレータは、入力ＨＤ信号に同期した同期クロック信号ＳＣＫ１，ＳＣＫ２を出力する。各クロックの同期精度は１／３２画素である。
【００１９】
１ドラム／１ビーム機における同期精度は１／８画素程度で十分であったが、４ドラム／２ビーム機の場合、色ずれは直ちに色モワレや色調を変化させるため同期クロックジェネレータ特性に対する要求は高くなる。
【００２０】
カラーレーザ印画エンジンの場合、画像の階調再現は重要であるため、一般にＰＷＭ画素変調が用いられる。また、デジタル画像処理に柔軟に対応するため、図１９（ｂ）に示すように、画素（Ｔｏ）３２分割によって変調を行う。
【００２１】
しかしながら、１ビーム当たり３２ビットの画素データは膨大であり、実現不能である。このため、画素データＤ１、Ｄ２は６ビットデータとして書込みクロックＷＫ１、ＷＫ２と共に３２ビット展開のデータデコーダ３５ａ，３５ｂに入力する。データデコーダ３５ａ，３５ｂは、例えば６４アドレス／３２ビットのＳＲＡＭであり、格納データはユーザが前もって所望値に設定しておく。
【００２２】
データデコーダ３５ａ，３５ｂの出力の３２ビットデータを、図１８に示すように、シリアル変換するわけである。例えば、画素周波数が２５ＭＨｚ（４０ｎｓ）であったとすると、変調精度は１．２５ｎｓと非常に高精度な信号処理が要求される。画素周波数は更に上昇される傾向にある。同期クロックジェネレータ３３ａ，３３ｂの出力の同期クロックＳＣＫ１，ＳＣＫ２及びＨＲＢ１，ＨＲＢ２は各々タイムベース回路３４ａ，３４ｂに入力される。
【００２３】
タイムベース回路３４ｂには、ＰＬＬ回路３２におけるＶＣＯ回路６に使用されている可変遅延回路と同等の可変遅延回路が縦続に接続された構成が含まれており、各々の接続点に各々１／３２画素ずれた画素クロックが発生しており、入力される画素位置設定データＤＳの中の相対画素位置設定データＲＰによってビーム間隔を高精度に調整できる。さらに、タイムベース回路３４ａ，３４ｂでは、ドラム間画素位置合わせにおける粗調のために、絶対画素位置設定データＲＧの上位ビットが使用される。
【００２４】
図１８は、タイムベース回路３４ａ、３４ｂの出力信号バスＫ１、Ｋ２の内容を示す。
【００２５】
ＤＫ０，ＤＫ１は、データデコーダ３５ａ，３５ｂにおけるＳＲＡＭの読出しタイミングをクロックとして使用される。Ｋ０〜Ｋ３は（３２⇒８）ビットデータ変換回路３６ａ、３６ｂに入力され、図１９（ａ）で示す８ビットデータＤＶに変換される。図１８で示すクロック遅延時間はＴｄをＢＤ遅延回路３０で行われる分を含んで表すと、設定データＲＧ、ＲＰを各５ビットとすると下式で示される。
【００２６】
Td1=Td(0)+RG(4:0)×(To/32)
Td2=Td(0)+RG(4:0)×(To/32)+RP(4:0)×(To/32)
上式から理解できるように、画素データＤＶ１，ＤＶ２の位相は１／３２画素の精度で位相制御でき、このタイミングで最終的にデータ変調すれば所望の画素変調が実現できる。（３２⇒８）ビットデータ変換回路３６ａ，３６ｂの各８ビットデータＤＶ１、ＤＶ２は変調回路３７ａ，３７ｂに同期クロックＳＫ１、ＳＫ２と共に入力される。
【００２７】
変調回路３７ａ，３７ｂには、ＰＬＬ回路３２におけるＶＣＯ回路６に使用されている可変遅延回路と同等の可変遅延回路を縦続に接続したディレーチェーン回路が含まれており、ＤＬＬ制御によって各々の遅延量が１／３２画素になるように制御された８相クロックが発生する構成になっており、図１９（ｂ）で示す３２ビットシリアル変調信号ＯＮ１Ａ，ＯＮ２Ａを可能にしている。
【００２８】
３２ビットシリアル変調信号ＯＮ１Ａ，ＯＮ２Ａはパルス幅追加回路３８ａ，３８ｂに入力する。
【００２９】
レーザダイオードは、電流を供給しても発光原理に起因して直ちに発光せず遅延して発光し電流を遮断すると直ちに消光する。
【００３０】
図２０（ａ）（ｂ）は、そのパルス幅追加回路３８ａ，３８ｂの動作を示す。図２０（ａ）に示す画素変調駆動電流がレーザに供給されたとき、図２０（ｂ）のように発光期間が減少する（細る）。Ｐ２のように、狭パルスであると発光しなくなり、正常な発光制御が実現できない。
【００３１】
これを解決するため、図２０（ｃ）のように、各画素変調パルスに所定期間パルス幅を追加すると、図２０（ｄ）のように、所望の発光パルスが得られる。パルス幅追加回路３８ａ，３８ｂには、変調回路３７ａ，３７ｂに使用されている可変遅延回路と同等の可変遅延回路が含まれており、変調回路３７ａ，３７ｂにおける制御電流Ｉｖ１、Ｉｖ２が各々入力されている。
【００３２】
これにより、係数電流を発生させてパルス幅を追加すると共に、１／１００画素未満の高精度制御を安定に実現している。パルス幅追加回路３８ａ，３８ｂの出力の画素変調信号ＯＮ１Ｂ，ＯＮ２Ｂは出力ドライバ３９ａ，３９ｂに入力され、画素変調信号ＯＮ１，ＯＮ２をＬＤドライバ２５に出力する。
【００３３】
画素変調パルス信号のパルス幅精度は、１ｎｓ未満の高精度を要求されるため、小信号差動出力タイプが使用される。以上説明した画素変調回路は、ＣＭＯＳのＬＳＩプロセスで実現可能であり、高集積化が期待できるものである。
【００３４】
＜従来の周波数シンセサイザ＞
例えば６００ｄｐｉ機の場合、約８０００画素サイズにおいて１６画素程度の画サイズ誤差が発生するため、約±０．２％（２０００ｐｐｍ）の画素周波数制御範囲が必要である。また、１／８画素程度の画サイズ誤差に抑えるためには約１５ｐｐｍ精度の高精度な画素周波数制御が必要になる。図１３は周波数シンセサイザの従来例を示すものである。周波数ｆｒの基準クロック信号Ｋｒは分周数Ｎｒの固定分周回路１３に入力され、基準信号Ｒとして位相比較回路１５に入力される。一方、制御信号発生回路１７から出力される駆動制御信号によって周波数が変化するする可変発振回路１８の周波数ｆｖの出力信号Ｋｖは、可変分周回路１４に入力され分周数Ｎｖで分周された比較信号Ｖを出力し位相比較回路１５に入力される。分周数Ｎｖは分周数設定データＤＦによって可変できる。位相比較回路１５は比較信号Ｖが基準信号Ｒより遅れた時（進んだ時）発生するアップパルスＵ（ダウンパルスＤ）をチャージポンプ回路１６に入力する。チャージポンプ回路１６ではアップパルスＵ及びダウンパルスＤから誤差電圧を発生して制御信号発生回路１７に入力して比較信号Ｖが基準信号Ｒに対して位相が合うように出力制御される。以上説明した周波数シンセサイザでは下式の関係が成り立つ。
【００３５】
fv=(Nv/Nr)×fr            ……１）
この様にして基準クロック周波数ｆｒに対して係数倍された周波数ｆｖのクロック信号Ｋｖを出力することができる。
【００３６】
周波数シンセサイザは、周波数可変範囲と周波数設定精度で規定される。
【００３７】
今、下記条件を考える。
【００３８】
ａ）周波数可変範囲      ：±２０００ｐｐｍ程度
ｂ）周波数設定精度  ：１５ｐｐｍ程度
1/216=1/65536=15.25ppm              ……２）
(65536)/(65536-128)=+1953ppm          ……３）
(65536-256)/(65536-128)=-1957ppm          ４）
【００３９】
２）〜４）式より、可変分周回路１３は一例として以下の様に設計でき周波数シンセサイザが実現できる。
【００４０】
カウンタビット数            ：１６ビット
分周数設定データＤＦ    ：８ビット
分周数範囲                      ：６５２８０〜６５４０８〜６５５３６
【００４１】
ただし、以上説明した周波数シンセサイザは周波数設定精度を上げる場合、可変分周回路の分周数を大きくする必要がある。これは出力信号Ｋｖの周波数チェック間隔が大きくなることを意味し、可変発振回路１８はこの場合の様に数万クロックの間、発振周波数を安定に保持できる構成にする必要がある。更に発振周波数を安定に保持するためには可変発振回路１８のみならずＬＳＩでは実現できない大容量のコンデンサを使用したチャージポンプ回路１６によってアタック／リカバリ能力を犠牲にしても発振出力信号を安定に制御しておく必要がある。
【００４２】
【発明が解決しようとする課題】
しかしながら、以上説明した従来の周波数シンセサイザには以下の課題がある。
【００４３】
（課題１）
周波数設定精度の向上に呼応して可変発振回路１８の周波数安定度が必要になる。数万クロックに渡って周波数安定を維持できる可変発振回路１８は汎用ＬＳＩプロセスのみでは容易に実現できなかったため、安価に具体化できなかった。
【００４４】
（課題２）
周波数設定精度の向上に呼応して、大容量のコンデンサを使用したチャージポンプ回路１６によって発振出力信号を安定に制御しておく必要がある。この為アタック／リカバリ能力が犠牲になり、迅速な出力周波数切換えを行うことができず応用範囲が限定されていた。
【００４５】
そこで本発明の目的は以上の課題を解決する周波数シンセサイザおよびプリンタエンジンを提供することにある。
【００４６】
【課題を解決するための手段】
請求項１の発明は、基準クロック信号の周波数に相関のある周波数の出力信号を発生する周波数シンセサイザであって、前記出力信号の周期を等分割した位相差を有するクロック信号群を発生する可変発振回路と、周波数設定データと最小分解能設定データとに従いユークリッド演算する演算回路と、前記演算回路での演算結果に従い第１の位相選択制御信号と第２の位相選択制御信号とを発生する制御回路と、前記第１の位相選択制御信号に従い、前記クロック信号群から隣接位相の２つのクロック信号を選択する主位相選択回路と、前記第２の位相選択制御信号に従い、前記主位相選択手段によって選択される２つのクロック信号の位相差内で位相を等分割した１つのクロック信号を生成し、比較クロック信号として出力する副位相選択回路と、前記基準クロック信号と前記比較クロック信号との位相を比較する位相比較回路と、前記位相比較回路の出力に従い前記可変発振回路の発振周波数を制御する周波数制御回路と、を具備することを特徴とする。
【００４７】
請求項１において、前記制御回路は、前記演算回路で前記周波数設定データと前記最小分解能設定データとに従いユークリッド演算した際の商および余りが０となる最終演算処理の１式前の演算処理における余りに基づいて位相選択制御信号を発生することを特徴とする。
【００５１】
【発明の実施の形態】
図１は、本発明を使用した周波数シンセサイザの実施例を示すものである。
【００５２】
（構成説明）
基準クロック信号Ｋｒは、そのまま一般的なアップパルスＵ及びダウンパルスＤを発生する位相比較回路１に入力される。もちろん、基準クロック信号Ｋｒは元クロック信号を便宜分周または逓倍されたものでもよい。位相比較回路１の出力パルスはこれも一般的なチャージポンプ回路２に入力され、誤差電圧を発生して同じく一般的な制御信号発生回路３に入力され、制御電圧Ｖｃを出力する。制御電圧Ｖｃは図２にその構成例を示す多相クロック可変発振回路６に入力され、多相クロック信号Ｋ０〜Ｋ７の発振周波数を制御する。多相クロック信号Ｋ０〜Ｋ７は発振クロック周期を８等分したタイミングのクロック信号群である。多相クロック信号Ｋ０〜Ｋ７は主位相選択回路５に入力され、位相選択信号Ｓ１によって２つの主選択クロックＫＡ及びＫＢを出力する。次にクロックＫＡ及びＫＢは副位相選択回路４に入力され、位相選択信号Ｓ２によって比較信号Ｋｖを出力する。比較信号Ｋｖは位相比較回路１に入力されるとともに、制御論理回路７（ｃｏｎｔ）にクロック信号として入力される。ユークリッド演算処理回路８には最小分解能設定データＤＩＣと周波数設定データＦＳが入力されており、論理制御回路７はユークリッド演算処理回路８の演算結果ａ、ｃ、ｅ・・・ｍ、ｌおよび位相変化制御信号ｄｉｒｅｃｔに基づいて、位相選択信号Ｓ１、Ｓ２を出力して主位相選択回路５及び副位相選択回路４を制御する。
【００５３】
（多相クロック可変発振回路の説明）
図２は多相可変発振回路６の構成例を示すものである。各々同構成の差動遅延回路１０ａ〜１０ｄがリング状に結線されている。ただし差動遅延回路１０ｄの出力差動信号は差動遅延回路１０ａに入力する時、正極／負極を互いに違えて結線することにより発振回路を構成している。差動遅延回路のＣＭＯＳ回路構成例を図３に示す。駆動電圧ＶｄはＭＮ１／Ｇ、ＭＮ３／Ｇに入力される。ＭＮ３のドレイン電流Ｉ１はソースカップルＭＮ２、ＭＮ４の各ソースに接続される。ＭＮ２／Ｇ及びＭＮ４／Ｇには正極信号Ｐｉ、負極信号Ｎｉが入力される。ＭＮ１／Ｄはゲート−ドレイン短絡ＭＰ１／Ｄ、ＭＰ２／Ｇ及びＭＰ３／Ｇに入力されている。ともに電流Ｉ２を出力するＭＰ２／Ｄ及びＭＰ３／Ｄは各々ＭＮ２／Ｄ及びＭＮ４／Ｄに結線されるとともにゲート−ドレイン短絡ＭＮ５／Ｓ及びＭＮ６／Ｓが接続され、正極信号Ｐｏ及び負極信号Ｎｏを出力する。Ｉ２＝Ｉ１／２にしておくと、Ｐｏ及びＮｏの各遷移期間では電流Ｉ２によって充放電が行われる。電流Ｉ２は駆動電圧Ｖｄによって決定されるため、入出力遅延時間が制御できることになる。したがって、各差動遅延回路の遅延時間は発振周期Ｔｖの１／８となる。発振周波数ｆｖは制御電圧Ｖｃを差動遅延回路１０ａ〜１０ｄの各制御電圧Ｖｄとすることで制御できる。差動遅延回路１０ａ〜１０ｄの各差動出力信号は差動バッファ９ａ〜９ｄを介して各々１／８周期づつ位相の異なる多相クロック信号Ｋ０〜Ｋ７を出力できる。以上説明した多相可変発振回路６はＣＭＯＳプロセスで容易にＬＳＩ内に構成できるものである。
【００５４】
（主位相選択回路の説明）
多相クロック信号Ｋ０〜Ｋ７が入力される主位相選択回路５の出力信号ＫＡ及びＫＢは位相選択信号Ｓ１によって図５に示す様に１６の状態がある。ここではＫＡ及びＫＢは差動クロック信号とする。特徴としてはＫＡ及びＫＢともに２状態番号で出力クロックが変化せず続く状態番号でクロック番号が２つ変化することである。また位相選択信号Ｓ１によって、
状態０→状態１５、
状態１５←状態０
の状態の順次動作とする。
【００５５】
（副位相選択回路の説明）
図４は差動クロック信号ＫＡ及びＫＢが入力される副位相選択回路４の構成例を示すものである。ＫＡ及びＫＢは選択回路ＳＷａ〜ＳＷｈに入力される。各選択回路は位相選択信号Ｓ２を構成するＳ２ａ〜Ｓ２ｈが各々入力されておりＬレベル（Ｈレベル）時、ＫＡ（ＫＢ）が選択される。選択回路ＳＷａ〜ＳＷｈの各出力差動信号は各々差動遅延回路１１ａ〜１１ｈに入力される。これら差動遅延回路は例えば図３で説明した可変発振回路６に使用した差動遅延回路と同構成にしておく。制御電圧ＶＣ２は可変周波数発振器６の制御電圧ＶＣ１と同じで良い。このため新たに制御回路を設ける必要は無い。差動遅延回路１１ａ〜１１ｈの各々の差動出力端子は互いに接続されており差動バッファ１２を介して比較クロック信号Ｋｖを出力する。Ｋｖの状態は図６に示すように状態式で示されるＡ〜Ｉの９の状態があり、選択信号Ｓ２ａ〜Ｓ２ｈによって設定する。
【００５６】
図７のａ）は差動遅延回路１１ａ〜１１ｈの出力結線点の波形を差動信号一方で示したものである。状態Ａでは最も位相の進んだ状態であり遷移領域（期間ｔ０〜ｔ２及び期間ｔ４〜ｔ６）で電流（１６×Ｉ２）で充放電されている。しかし寄生容量もおおよそ８倍になっているため、電圧上昇及び下降速度は可変発振回路６内の差動遅延回路出力信号のそれとほぼ等しく遷移時間はクロック周期Ｔｖの１／４程度になる。状態Ｂでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（１５−１）×Ｉ２＝１４×Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は８×Ｉ２である。状態Ｃでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（１４−２）×Ｉ２＝１２×Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は８×Ｉ２である。状態Ｄでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（１３−３）×Ｉ２＝１０×Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は８×Ｉ２である。状態Ｅでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（１２−４）×Ｉ２＝８×Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は８×Ｉ２である。状態Ｆでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（１１−５）×Ｉ２＝６×Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は８×Ｉ２である。状態Ｇでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（１０−６）×Ｉ２＝４×Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は８×Ｉ２である。状態Ｈでは期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（９−７）×Ｉ２＝２×Ｉ２でありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は８×Ｉ２である。状態Ｉは最も位相の遅れた状態であり、遷移領域（期間ｔ１〜ｔ３及び期間ｔ５〜ｔ７）で電流（８×Ｉ２）で充放電され、状態Ａに比べて１／８Ｔｖ位相が遅れる。
【００５７】
以上の動作により各状態の遷移領域における充放電波形は図７に示す様になり状態Ａ〜Ｉは各々１／６４Ｔｖづつ位相のずれた（位相等分割した）クロック信号を出力することができる。図７のｂ）は差動遅延回路１１ａ〜１１ｈの出力結線点の寄生容量が可変発振回路６よりレイアウト上で相対的に５０％程度大きくなった場合の各状態における動作波形を示したものである。この様な場合でも位相等分割動作は満足され確実に以上説明した動作が実現できることがわかる。差動遅延回路の遅延時間を０．５ｎｓ以下で安定に動作させることは難しく、クロック周波数が２００ＭＨｚを超えると可変周波数発振回路６で８を超える多相クロック信号を出力することは実現できない。以上説明した副位相選択回路は、可変周波数発振回路６で実現できなかった微細クロック位相を論理的な補間処理で容易に実現するものである。
【００５８】
（プリスケーラ動作の説明：図１の制御論理回路（ｃｏｎｔ）７および
ユークリッド演算処理回路（ｅｕｃｄｉｖ）８）
ユークリッド演算処理回路８の説明
ユークリッド演算処理回路８は入力された２つの信号、周波数設定データＦＳ、最小分解能設定データＤＩＣにおいて最大公約数を求めるユークリッド互助法演算回路である。
▲１▼  ＤＩＣ  ／  ＦＳ  ＝  ａ  ・・・ｂ
▲２▼  ＦＳ  ／  ｂ  ＝  ｃ・・・ｄ
ｂ  ／  ｄ  ＝  ｅ・・・ｆ
・・・・・
ｗ  ｈ  ／  ｊ  ＝  ｋ・・・ｌ
ｘ  ｊ  ／  ｌ  ＝  ｍ・・・０
【００５９】
上述のように最初の演算▲１▼式において、ＤＩＣをＦＳにおいて除算し、商ａ、余りｂを算出する。そして▲２▼式においては▲１▼式の除数（ＦＳ）を▲１▼式の余り（ｂ）で除算し、▲１▼式と同様にして商ｃ、余りｄを算出する。そして▲３▼・・・ｘ式まで前式と同様に除算演算し、最後余りが０になった時点で演算処理を終了する。
【００６０】
・論理制御回路７の説明
論理制御回路７ではユークリッド演算処理回路８で演算した結果において、▲１▼・・・ｘ式の商（ａ、ｃ、・・・ｋ、ｍ）及び余りが０になる１式前の余り（ｗ式における余りｌ）を用いて論理制御を行う。
【００６１】
以下、図１０を用いて詳細に説明する。
図中の○●は論理制御回路７に入力されるクロックｋｖに対する制御信号の状態を示している。○は前の位相情報を保持している状態、●は位相制御信号を出力し次の位相に変化させる状態を表している。図１０において例えば、位相状態がＡ（ａ）であった状態が●の時、クロックｋｖによりＡ（ａ）→Ｂ（ｂ）の状態に遷移することである。論理制御回路７に入力されるｄｉｒｅｃｔ信号は、位相遷移の方向を例えばＡ（ａ）→Ｂ（ｂ）、Ｂ（ｂ）→Ａ（ａ）のように決める信号である。
【００６２】
各状態（I、II・・・）において○●の合計はＤＩＣの値と等しく、●の合計はＦＳの値と等しい。
【００６３】
図１０のIは▲１▼の演算をした状態を示している。○の個数がａ−１個、●が１個即ち、ａ回のクロックｋｖ周期において１回位相変化する状態（以降状態ａと記す）である。そして状態ａをＦＳ回繰り返し、余りｂ回○の状態が続く。次にIIの状態では▲２▼式の演算結果からIの状態を変化させた状態を示している。Iにおける状態ａをｃ回繰り返した後、１回○を挿入する。（この状態を以降では状態ｃと記す）そして状態ｃを▲１▼式の余りであるｂ回繰り返し、▲２▼式の余りであるｄ回状態ａが繰り返される。IIIの状態ではIIの状態と同様、▲３▼式の演算結果からIIの状態を変化させた状態を示している。IIにおける状態ｃをｅ回繰り返した後、状態ａを１回挿入する。（この状態を以降では状態ｅと記す）そしてこの状態ｅを▲２▼式の余りであるｄ回繰り返し、▲３▼式の余りであるｆ回状態ｃを繰り返す。
【００６４】
そして以降の状態は前述したようにユークリッド互助法演算結果の各式の商を用いて前の状態を商の数繰り返し、前式の余りの状態を１つずつ挿入していく。そして最終的に余りが０になった状態、すなわちVIIにおいて状態ｋをｍ回繰り返した後に状態ｉを１回挿入した状態（状態ｍ）をｗ式の余りであるｌの回数繰り返す。
【００６５】
実際の論理制御は図１０の最後の状態VIIにより○、●の順番を決めている。例えば、ＤＩＣ＝６０、ＦＳ＝２２とすると、ユークリッド互助法演算回路８では以下のように演算しその結果を制御論理回路７に出力する。
６０  ／  ２２  ＝  ２  ・・・  １６
２２  ／  １６  ＝  １  ・・・  ６
１６  ／  ６  ＝  ２  ・・・  ４
６  ／  ４  ＝  １  ・・・  ２
４  ／  ２  ＝  ２  ・・・  ０
【００６６】
図１５に示すように、○●の合計は６０（ＤＩＣ）、●は２２（ＦＳ）である。
【００６７】
先ほどの説明通り、Iの状態では▲１▼式の商ａに相当するのが２であり、○が２−１＝１、●が１である状態ａがＦＳ回（２２回）続き、余り１６の○が続く。IIの状態では状態ａを▲２▼式の商１回繰り返し、１回○を挿入する。この状態ｂを▲２▼式の除数１６回繰り返し、余り６に相当する状態ａが続く。IIIの状態では状態ｂを▲３▼式の商２回繰り返し、１回状態ａを挿入する。この状態ｃを▲３▼式の除数６回繰り返し、余り４に相当する状態ｂが続く。IVの状態も同様にして状態ｃを▲４▼式の商１回繰り返し、１回状態ｂを挿入する。この状態ｄを▲４▼式の除数４回繰り返し状態ｃが余り２回繰り返す。
【００６８】
最後にVの状態では状態ｄを▲５▼式の商２回繰り返し１回状態ｃを挿入する。この状態ｅを▲５▼式の除数２回繰り返す。
【００６９】
実際の論理制御はVの状態を用いることにより位相遷移、保持情報を出力している。この論理制御回路は▲１▼〜▲５▼の商および▲４▼式の余り（＝▲５▼式の除数）を用いて最終状態Vの動作を実現することができる。
【００７０】
このようにして、除算で得た余りを前式の除数で再び除算するユークリッド互助法を応用し、（前式で求めた商の周期）×（後式で求めた商）＋（前式の余りの状態を１回挿入）していくことを繰り返し行うことにより、ＤＩＣの回数クロックＫＶが発生したならばその中でＦＳ回位相が遷移し、その遷移のタイミングがＤＩＣの回数の中で分散されており、しかもデジタル処理において理想的な分散処理となる。
【００７１】
このことにより位相シフト動作期間をできる限り均等に割り振ることが可能となるため、比較クロック信号位相遷移特性が直線的になり出力信号の周波数安定度を最良にできる。
【００７２】
（周波数シンセサイザ動作について）
１．ｆｖ＝ｆｒ  にする場合、
この時、周波数設定データＦＳを００ｈにしておく。この場合論理制御回路７は位相選択信号Ｓ１、Ｓ２を強制的に固定しておく。この時比較クロック信号Ｋｖは一定位相となり基準クロック周波数ｆｒと等しいクロック周波数ｆｖを出力する単なるＰＬＬ動作を行う。
２．周波数シンセサイザモード使用時
選択信号Ｓ１及びＳ２を制御することによって比較信号の位相を１／６４周期づつ高精度に位相変化させることができる。図８は位相遅れシーケンスを示すものであり、ａ）はこの時の主及び副位相選択回路の状態を示すものであり、ｂ）は比較クロック信号Ｋｖの位相変化を示すものである。図９は位相進みシーケンスを示すものであり、ａ）はこの時の主及び副位相選択回路の状態を示すものであり、ｂ）は比較クロック信号Ｋｖの位相変化を示すものである。
【００７３】
図８、９において、ＤＩＣ、ＦＳの値に応じて動作開始点からユークリッド互助法演算回路によって算出した分散処理により位相シフト動作が開始される。
（ｄｉｒｅｃｔ＝Ｈの時）
【００７４】
図８において、比較クロック信号ＫｖはＫＢ＝Ｋ１、ＫＡ＝Ｋ０の主位相選択信号（Ｓ１）で、副位相選択信号（Ｓ２）は図６におけるＡの状態となっている。位相シフト信号が入力されると、次の位相状態を決定するＳ２信号（Ｓ１は前状態と同じ状態の信号）が出力され図６のＡ→Ｂの状態に遷移する。その後位相シフト状態に応じてＳ２信号は図６のアルファベット順に位相遷移動作を行う。そして位相状態がＨのとき次の位相シフト信号が入力されると、Ｓ２は位相状態Ｉとなる信号を出力し、定常状態になったところでＳ１は図５において０から▲１▼の状態に遷移する。そして定常状態になると、Ｓ２は位相状態Ｉ→Ａに変化する。そして定常状態になるとＳ１は▲１▼から▲２▼の状態に変化する。即ち、比較クロック信号Ｋｖはこの間Ｋ１の状態であり、主位相が遷移した状態（ＫＢ＝Ｋ１、ＫＡ＝Ｋ０  →  ＫＢ＝Ｋ２、ＫＡ＝Ｋ１）でまた副位相選択信号による位相遷移動作が行われる。このような動作を行うことにより１／６４周期を連続して移行することが可能になる。
【００７５】
（ｄｉｒｅｃｔ＝Ｌの時）
図９において、比較クロック信号ＫｖはＫＢ＝Ｋ１、ＫＡ＝Ｋ０の主位相選択信号（Ｓ１）で、副位相選択信号（Ｓ２）は図６におけるＩの状態となっている。位相シフト信号が入力されると、次の位相状態を決定するＳ２信号（Ｓ１は前状態と同じ状態の信号）が出力され図６のＩ→Ｈの状態に遷移する。その後位相シフト状態に応じてＳ２信号は図６のアルファベット順に位相遷移動作を行う。そして位相状態がＢのとき次の位相シフト信号が入力されると、Ｓ２は位相状態Ａとなる信号を出力し、定常状態になったところでＳ１は図５において０から15（丸付数字）の状態に遷移する。そして定常状態になると、Ｓ２は位相状態Ａ→Ｉに変化する。そして定常状態になるとＳ１は15（丸付数字）から14（丸付数字）の状態に変化する。即ち、比較クロック信号Ｋｖはこの間Ｋ０の状態であり、主位相が遷移した状態（ＫＢ＝Ｋ１、ＫＡ＝Ｋ０  →  ＫＢ＝Ｋ０、ＫＡ＝Ｋ７）でまた副位相選択信号による位相遷移動作が行われる。このような動作を行うことにより１／６４周期を連続して移行することが可能になる。
【００７６】
（周波数設定について）
Ｎ１クロック期間で１周期だけ位相を遅らせた時、出力クロックＣＫの周波数は下式で示される様に基準クロック信号周波数ｆｒより周波数が高くなる。
（ｄｉｒｅｃｔ＝Ｈ，  ＤＩＣ＝ＦＳ時）
ｆｃｋ＝ｆｒ×Ｎ１／（Ｎ１−１）          ……５）
【００７７】
Ｎ１クロック期間で１周期だけ位相を進めた時、出力クロックＣＫの周波数は下式で示される様に基準クロック信号周波数ｆｒより周波数が低くなる。
【００７８】
（ｄｉｒｅｃｔ＝Ｌ  ＤＩＣ＝ＦＳ時）
ｆｃｋ＝ｆｒ×Ｎ１／（Ｎ１＋１）          ……６）
【００７９】
Ｎ２クロック期間で１／６４周期だけ位相を遅らせた時、出力クロックＣＫの周波数は下式で示される様に基準クロック信号周波数ｆｒより周波数が高くなる。
【００８０】
（ｄｉｒｅｃｔ＝Ｈ  ＦＳ＝１時）
ｆｃｋ＝ｆｒ×Ｎ２／（Ｎ２−１／６４）        ……７）
【００８１】
Ｎ２クロック期間で１／３２周期だけ位相を進めた時、出力クロックＣＫの周波数は下式で示される様に基準クロック信号周波数ｆｒより周波数が低くなる。
（ｄｉｒｅｃｔ＝Ｌ，  ＦＳ＝１時）
ｆｃｋ＝ｆｒ×Ｎ２／（Ｎ２−１／６４）        ……８）
【００８２】
さて周波数シンセサイザの仕様を従来例と同じく以下のように設定する。
ａ）周波数可変範囲      ：±２０００ｐｐｍ程度
ｂ）周波数設定精度      ：１５ｐｐｍ程度
【００８３】
最大周波数遷移をしめす５）、６）式より期間Ｎ１を５１２クロック周期にすると、＜最大周波数可変範囲：±２０００ｐｐｍ程度＞が実現でき、
最小周波数遷移をしめす７）、８）式より期間Ｎ２を１０２４（２×Ｎ１）クロック周期にすると、＜周波数設定精度：１５ｐｐｍ程度＞が実現できる。
【００８４】
つまり１０２４クロック周期期間で−１２８／６４（２回転）〜−１／６４，０，＋１／６４〜＋１２８／６４（２回転）クロック周期の位相制御を最小分解能設定データＤＩＣ、周波数設定データＦＳで行えば出力クロック周波数を所望の値に変化させることができる。正負は位相変化制御信号（ｄｉｒｅｃｔ）により設定することができる。チャージポンプ回路２の動作を安定させ周波数安定度を確保するためには、先ほどプリスケーラ動作で説明したように各条件における位相制御期間Ｎ２内における１／６４周期の位相制御間隔をできる限り等間隔に分散せせるのが望ましい。図８及び図９は各位相制御間隔を等間隔にしたものであり、位相変化速度が一定つまり周波数が一定でありチャージポンプ電圧を一定にできることを意味する。
【００８５】
本発明の周波数シンセサイザにおいては、目標出力周波数を決定する位相比較動作を出力信号周期毎に行うことができ、可変発振回路６、チャージポンプ回路２等のＰＬＬ構成回路ブロックとして一般的なＰＬＬ構成回路をそのまま使用できる。
【００８６】
本説明では、プリスケーラ動作の向上を意図して副位相選択回路４を設けているが、これが無くてもプリスケーラ動作を実現できることは明確である。この場合はチャージポンプ回路２内の容量値を大きくするなどして制御位相のジャンプを抑圧する必要がある。
【００８７】
本説明では、多相クロックの発生を可変発振回路６が直接行ったが、単相出力の可変発振回路の出力信号として遅延回路を縦続に繋いだディレーチェーン回路によって発生しても良い。
【００８８】
本説明では、Ｓ１及びＳ２を発生する制御論理回路に比較クロック信号Ｋｖを入力したがＳ１及びＳ２にはタイミング的制約が小さいため、これに限定されずＫ０〜Ｋ７、ＫＡ、ＫＢを使用してもよい。
【００８９】
【発明の効果】
以上説明した様に本発明によれば、目標の出力信号周波数を制御する位相比較動作を出力信号の周期毎に行うことができるとともに、この動作は目標の周波数設定精度に関係しないので、一般のＰＬＬの可変発振回路、チャージポンプ回路で容易に高精度な周波数シンセサイザ機能を実現することができる。また、ＬＳＩ化が可能になり安価に具体化できる。さらに周波数設定精度の向上に対して、位相遷移動作時にユークリッド互助法を応用したロジック処理において理想的な分散処理を行うことによりチャージポンプを常に安定した状態に保つことが可能であり、従ってアタック／リカバリ能力を損なわないので、迅速な出力周波数切換えを行うことができ通信分野等に使用でき広い応用範囲をもつことができる。
【図面の簡単な説明】
【図１】本発明を適用した周波数シンセサイザの実施例を示すブロック図である。
【図２】図１で使用される可変発振回路の構成例を示す図である。
【図３】図２で使用される差動遅延回路の回路例を示す図である。
【図４】図１で使用される副位相選択回路の構成例を示す図である。
【図５】図１で使用される主位相選択回路の動作を説明する表を示す図である。
【図６】図５の動作を説明する表を示す図である。
【図７】図５の動作を説明する波形を示す図である。
【図８】図１におけるプリスケーラ動作を説明する第１の状態を示す図である。
【図９】図１におけるプリスケーラ動作を説明する第２の状態を示す図である。
【図１０】図１におけるユークリッド互助法演算処理結果を用いた論理制御を説明する図である。
【図１１】レーザ印画エンジンのブロック図である。
【図１２】４ドラム機の概念図である。
【図１３】周波数シンセサイザの従来例を示す図である。
【図１４】２ビームレーザのビーム配置概念図である。
【図１５】図１０における論理制御を、例を用いて説明した図である。
【図１６】４ドラム／２ビーム機用の画素変調ＬＳＩのブロック図である。
【図１７】水平同期信号分離回路を説明するタイミングチャートを示す図である。
【図１８】タイムベース回路の動作を説明するタイミングチャートを示す図である。
【図１９】画素変調方法を説明するタイミングチャートを示す図である。
【図２０】パルス幅追加回路の動作を説明するタイミングチャートを示す図である。
【符号の説明】
１      位相比較回路
２      チャージポンプ回路
３      制御信号発生回路
４      副位相選択回路
５      主位相選択回路
６      可変発振回路
７      論理制御回路
８      ユークリッド互助法演算処理回路
９ａ〜９ｄ      差動バッファ
１０ａ〜１０ｄ      差動遅延回路
１１ａ〜１１ｈ      差動遅延回路
ＳＷａ〜ＳＷｈ      差動信号選択回路
１２      差動バッファ
１３      固定分周回路
１４      可変分周回路
１５      位相比較回路
１６      チャージポンプ回路
１７      制御信号発生回路
１８      可変発振回路
１９      ポリゴンミラー
２０      ｆ−θレンズ
２１      感光ドラム（ａ〜ｄ）
２２      ＢＤミラー
２３      フォトディテクタ
２４      レーザチップ
２５      ＬＤドライバ
２６      画素変調回路
２７      画素データ発生器
２８      水平同期信号発生回路
２９      印画紙
３０      ＢＤ遅延回路
３１      水平同期信号分離回路
３２      ＰＬＬ回路（周波数シンセサイザ）
３３      同期クロックジェネレータ
３４      タイムベース回路
３５      データデコーダ
３６      ３２⇒８ビットシリアル変換回路
３７      変調回路
３８      パルス幅追加回路
３９      小信号差動出力ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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