(57)【特許請求の範囲】
【請求項１】
第１のセットのインバータであって、該第１のセットにおけるインバータの各々は、入力信号が第２の論理レベルから第１の論理レベルに変化したことに該第１のセットにおけるインバータが応答するレートより速いレートで、該入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに応答するように構成されており、該第２の論理レベルは、該第１の論理レベルとは異なる、第１のセットのインバータと、
第２のセットのインバータであって、該第２のセットにおけるインバータの各々は、入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに該第２のセットにおけるインバータが応答するより速いレートで、該入力信号が該第２の論理レベルから該第１の論理レベルに変化したことに応答するように構成されており、該第１のセットおよび第２のセットにおけるインバータは、入力ノードと出力ノードとの間で互いに直列に結合されており、該第１のセットにおけるインバータは、該第２のセットにおけるインバータと交互になっており、該第１のセットにおける１つのインバータは、該入力ノードに結合されている、第２のセットのインバータと、
入力端子を該入力ノードに結合する論理回路であって、第１の値を有する制御信号に応答して、該入力端子を該入力ノードに結合するように動作し、かつ、該第１の値とは異なる第２の値を有する制御信号に応答して、該入力ノードに結合されている該インバータの入力を該第１の論理レベルに対応する電圧に結合するように動作可能である、論理回路と
を備えた、高速信号経路。
【請求項２】
前記制御信号が通過ゲートに印加され、該通過ゲートは前記制御信号の第１の値に応答して前記入力端子を前記入力ノードに結合させ、かつ、前記制御信号の前記第２の値が、該入力ノードに結合されている前記インバータの入力を該第１の論理レベルに対応する電圧に結合させる、請求項１に記載の高速信号経路。
【請求項３】
前記制御信号を生成するように構成されているパルス生成器をさらに備え、該パルス生成器は、クロック信号の所定のエッジに応答して、該制御信号の第１の値を生成するように動作し、該制御信号の第１の値は、該クロック信号の周期よりも実質的に短い期間の間に生成される、請求項１に記載の高速信号経路。
【請求項４】
前記制御信号の第２の値を生成するように構成されているパルス生成器をさらに備え、該パルス生成器は、該パルス生成器が該制御信号の第２の値を生成していない場合はいつも該制御信号の第１の値を生成するように動作し、クロック信号の所定のエッジに応答して、該制御信号の第２の値が生成され、該制御信号の第２の値は、該クロック信号の周期の半分よりも実質的に短い期間だけ生成される、請求項１に記載の高速信号経路。
【請求項５】
前記論理回路は、
入力端子を前記入力ノードに結合する通過ゲートであって、前記第１の値を有する前記制御信号に応答して、該入力端子を該入力ノードに結合するように動作する通過ゲートと、
前記制御信号の第２の値に応答して、該入力ノードを前記第１の論理レベルに対応する電圧に結合するスイッチと
を備えている、請求項１に記載の高速信号経路。
【請求項６】
前記スイッチは、前記入力ノードに結合されている、請求項５に記載の高速信号経路。
【請求項７】
前記論理回路は、前記入力端子に結合されている第１の入力端子と、該制御信号を受信するように結合されている制御入力と、該入力ノードに結合されている出力端子とを有する論理ゲートを備えている、請求項１に記載の高速信号経路。
【請求項８】
制御信号の第１の値および第２の値を交互に生成するように構成されている制御回路と、
第１の入力ノードと第１の出力ノードとの間に互いに直列に結合されている複数のインバータを有する第１の高速データ経路であって、該複数のインバータは、第１の複数のインバータと、該第１の複数のインバータとは交互になっている第２の複数のインバータとを備え、該第１の複数のインバータは、入力信号が第２の論理レベルから第１の論理レベルに変化したことに該第１の複数のインバータが応答するレートより速いレートで、該入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに応答するように構成されており、該第２の複数のインバータは、入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに該第２の複数のインバータが応答するレートより速いレートで、該入力信号が該第２の論理レベルから該第１の論理レベルに変化したことに応答するように構成されており、該第１の論理レベルは、該第２の論理レベルとは異なり、該第１の高速データ経路は、該制御信号の第１の値に応答して、入力信号端子を該第１の入力ノードに結合するように動作する第１の論理回路をさらに含み、該第１の高速データ経路は、該制御信号の第２の値に応答して、該第１の複数のインバータの入力を該第１の論理レベルにプリセットすると共に該第２の複数のインバータの入力を該第２の論理レベルにプリセットするように動作する第１のプリセット回路をさらに含む、第１の高速データ経路と、
第２の入力ノードと第２の出力ノードとの間に互いに直列に結合されている複数のインバータを有する第２の高速データ経路であって、該複数のインバータは、第１の複数のインバータと、該第１の複数のインバータとは交互になっている第２の複数のインバータとを備え、該第１の複数のインバータは、入力信号が該第２の論理レベルから該第１の論理レベルに変化したことに該第１の複数のインバータが応答するレートより速いレートで、該入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに応答するように構成されており、該第２の複数のインバータは、入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに該第２の複数のインバータが応答するレートより速いレートで、該入力信号が該第２の論理レベルから該第１の論理レベルに変化したことに応答するように構成されており、該第２の高速データ経路は、該制御信号の第２の値に応答して、該第１の複数のインバータの入力を該第１の論理レベルにプリセットすると共に該第２の複数のインバータの入力を該第２の論理レベルにプリセットするように動作する第２のプリセット回路をさらに含み、該第１の高速データ経路および該第２の高速データ経路における該複数のインバータは、該第２の入力ノードに印加された信号が該第２の出力ノードに結合されている期間を含む期間中、該第１の入力ノードに印加された信号が該第１の出力ノードに結合されるように構成されている、第２の高速データ経路と
を備えた、高速伝播回路。
【請求項９】
前記第１のプリセット回路および前記第２のプリセット回路の各々は、前記制御信号の第２の値に応答して、前記複数のインバータのうちの１つの入力を基準電圧に結合するスイッチを備え、該基準電圧は、前記論理レベルに対応する電圧であり、該インバータは、別の論理レベルから遷移する場合よりも速く該論理レベルから遷移する、請求項８に記載の高速伝播回路。
【請求項１０】
前記スイッチの各々は、前記それぞれの高速データ経路の前記入力ノードに結合されている、請求項９に記載の高速伝播回路。
【請求項１１】
前記論理回路は、通過ゲートを備えている、請求項８に記載の高速伝播回路。
【請求項１２】
前記論理回路および前記プリセット回路は、論理ゲートを備えている、請求項８に記載の高速伝播回路。
【請求項１３】
前記制御回路は、クロック信号の所定のエッジに応答して、該クロック信号の周期よりも実質的に短い期間だけ前記制御信号の第１の値を生成するように構成されているパルス生成器を備え、該パルス生成器は、該制御信号の第１の値が生成されていないときはいつも該制御信号の第２の値を生成する、請求項８に記載の高速伝播回路。
【請求項１４】
信号入力ノードと信号出力端子との間に互いに直列に結合されている第１の一連のインバータであって、該第１の一連のインバータに印加された入力信号が第２の論理レベルから第１の論理レベルに遷移したことに該第１の一連のインバータが応答するよりも速く、該第１の一連のインバータに印加された入力信号が該第１の論理レベルから該第２の論理レベルに遷移したことに応答するように構成されている第１の一連のインバータと、
クロック入力ノードとクロック出力端子との間に互いに直列に結合されている第２の一連のインバータであって、該第１の一連のインバータおよび該第２の一連のインバータは、該第２の一連のインバータに結合されているクロック信号が該クロック出力端子に存在している期間の前から該期間の後まで、該第１の一連のインバータに結合されている信号を該信号出力端子に存在させるように構成されている、第２の一連のインバータと、
該第１の一連のインバータを、該インバータがより速く遷移する該第１の論理レベルにプリセットするように動作するプリセット回路と
を備えた、高速伝播回路。
【請求項１５】
信号入力端子を前記信号入力ノードに結合する第１の通過ゲートであって、第１の値を有する制御信号に応答して、該信号入力端子を該信号入力ノードに結合するように動作する第１の通過ゲートと、
クロック入力端子を前記クロック入力ノードに結合する第２の通過ゲートであって、該制御信号の第１の値に応答して、該クロック入力端子を該クロック入力ノードに結合するように動作する第２の通過ゲートと
をさらに備えている、請求項１４に記載の高速伝播回路。
【請求項１６】
前記プリセット回路は、
前記制御信号の第２の値に応答して、前記第１の一連のインバータのうちの１つの入力を基準電圧に結合する第１のスイッチであって、該第２の値は、該制御信号の第１の値とは異なり、該基準電圧は、該インバータがより速く遷移する前記論理レベルに対応する電圧である、第１のスイッチと、
該制御信号の第２の値に応答して、前記第２の一連のインバータのうちの１つの入力を基準電圧に結合する第２のスイッチであって、該基準電圧は、該インバータがより速く遷移する該論理レベルに対応する電圧である、第２のスイッチと
を備えている、請求項１４に記載の高速伝播回路。
【請求項１７】
前記第１のスイッチは、前記信号入力ノードに結合されており、前記第２のスイッチは、前記クロック入力ノードに結合されている、請求項１６に記載の高速伝播回路。
【請求項１８】
前記プリセット回路は、論理ゲートを備えている、請求項１４に記載の高速伝播回路。
【請求項１９】
前記プリセット回路の動作を制御する制御回路をさらに備え、該制御回路は、前記第１の一連のインバータおよび前記第２の一連のインバータをプリセットするように該プリセット回路を動作させる制御信号を生成する、請求項１４に記載の高速伝播回路。
【請求項２０】
前記制御回路は、クロック信号の所定のエッジに応答して、該クロック信号の周期の半分よりも実質的に短い期間だけ前記制御信号を生成するように構成されるパルス生成器を備えている、請求項１９に記載の高速伝播回路。
【請求項２１】
同期メモリデバイスであって、
アドレス信号を受信するように構成されたアドレスバスと、
クロック信号を含む制御信号を受信するように構成された制御バスと、
データ信号を受信および出力するように構成されたデータバスと、
少なくとも１つのメモリセルアレイと、
該アドレスバスと該メモリセルアレイとの間に結合されたアドレスデコーダと、
該メモリセルアレイと該データバスとの間に結合されたデータ経路と、
該制御バス、該メモリセルアレイ、該アドレスデコーダおよび該データバスに結合された制御回路であって、該クロック信号と同期して該同期メモリデバイスの動作を制御するための制御信号を生成するように動作可能な制御回路と、
該同期メモリデバイス内に含まれている高速信号経路と
を備え、
該高速信号経路は、
第１のセットのインバータであって、該第１のセットにおけるインバータの各々は、入力信号が第２の論理レベルから第１の論理レベルに変化したことに該第１のセットにおけるインバータが応答するレートより速いレートで、該入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに応答するように構成されており、該第２の論理レベルは、該第１の論理レベルとは異なる、第１のセットのインバータと、
第２のセットのインバータであって、該第２のセットにおけるインバータの各々は、入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに該第２のセットにおけるインバータが応答するレートより速いレートで、該入力信号が該第２の論理レベルから該第１の論理レベルに変化したことに応答するように構成されており、該第１のセットおよび第２のセットにおけるインバータは、入力ノードと出力ノードとの間に互いに直列に結合されており、該第１のセットにおけるインバータは、該第２のセットにおけるインバータと交互になっており、該第１のセットにおける１つのインバータは、該入力ノードに結合されている、第２のセットのインバータと、
入力端子を該入力ノードに結合する論理回路であって、該論理回路は、第１の値を有する制御信号に応答して、該入力端子を該入力ノードに結合するように動作し、該第１の値とは異なる第２の値を有する該制御信号に応答して、該入力ノードに結合されている該インバータの入力を該第１の論理レベルに対応する電圧に結合するように動作可能である、論理回路と
を備えた、同期メモリデバイス。
【請求項２２】
前記論理回路は、
入力端子を前記入力ノードに結合する通過ゲートであって、前記制御信号の第１の値に応答して、該入力端子を該入力ノードに結合するように動作する通過ゲートと、
前記制御信号の第２の値に応答して、前記インバータのそれぞれの入力を論理レベルにプリセットするように動作可能であるプリセット回路であって、該インバータは、別の論理レベルから遷移する場合に該インバータが応答するよりも速く該論理レベルから遷移する、プリセット回路と
を備えている、請求項２１に記載の同期メモリデバイス。
【請求項２３】
前記プリセット回路は、前記制御信号の第２の値に応答して、前記入力ノードを前記第１の論理レベルに対応する電圧に結合するスイッチを含む、請求項２２に記載の同期メモリデバイス。
【請求項２４】
前記スイッチは、前記入力ノードに結合されている、請求項２３に記載の同期メモリデバイス。
【請求項２５】
前記論理回路は、前記入力端子に結合されている第１の入力端子と、該制御信号を受信するように結合されている制御入力と、前記入力ノードに結合されている出力端子とを有する論理ゲートを備えている、請求項２１に記載の同期メモリデバイス。
【請求項２６】
前記制御信号を生成するように構成されているパルス生成器をさらに備え、該パルス生成器は、クロック信号の所定のエッジに応答して、該制御信号の第１の値を生成するように動作し、該制御信号の第１の値は、該クロック信号の周期の半分よりも実質的に短い期間だけ生成される、請求項２１に記載の同期メモリデバイス。
【請求項２７】
同期メモリデバイスであって、
アドレス信号を受信するように構成されたアドレスバスと、
外部クロック信号を含む制御信号を受信するように構成された制御バスと、
データ信号を受信および出力するように構成されたデータバスと、
少なくとも１つのメモリセルアレイと、
該アドレスバスと該メモリセルアレイとの間に結合されたアドレスデコーダと、
該メモリセルアレイと該データバスとの間に結合されたデータ経路と、
該制御バス、該メモリセルアレイ、該アドレスデコーダおよび該データ経路に結合された制御回路であって、該クロック信号と同期して該同期メモリデバイスの動作を制御するための制御信号を生成するように動作可能な制御回路と、
該同期メモリデバイス内に含まれている高速信号経路と
を備え、
該高速信号経路は、
信号入力ノードと信号出力端子との間に互いに直列に結合されている第１の一連のインバータであって、該第１の一連のインバータに印加された入力信号が第２の論理レベルから第１の論理レベルに遷移したことに該第１の一連のインバータが応答することより速く、該第１の一連のインバータに印加された入力信号が該第１の論理レベルから該第２の論理レベルに遷移したことに応答するように構成されている第１の一連のインバータと、
クロック入力ノードとクロック出力端子との間に互いに直列に結合されている第２の一連のインバータであって、該第１の一連のインバータおよび該第２の一連のインバータは、該第２の一連のインバータに結合されているクロック信号が該クロック出力端子に存在している期間の前から該期間の後まで、該第１の一連のインバータに結合されている信号を該信号出力端子に存在させるように構成されている、第２の一連のインバータと、
該第１の一連のインバータを、該インバータがより速く遷移する該第１の論理レベルにプリセットするように動作するプリセット回路と
を備えた、同期メモリデバイス。
【請求項２８】
信号入力端子を前記信号入力ノードに結合する第１の通過ゲートであって、第１の値を有する制御信号に応答して、該信号入力端子を該信号入力ノードに結合するように動作する第１の通過ゲートと、
クロック入力端子を該クロック入力ノードに結合する第２の通過ゲートであって、該制御信号の第１の値に応答して、該クロック入力端子を該クロック入力ノードに結合するように動作する第２の通過ゲートと
をさらに備えている、請求項２７に記載の同期メモリデバイス。
【請求項２９】
前記プリセット回路は、
前記制御信号の第２の値に応答して、前記第１の一連のインバータのうちの１つの入力を基準電圧に結合する第１のスイッチであって、該第２の値は、該制御信号の第１の値とは異なり、該基準電圧は、該インバータがより速く遷移する前記論理レベルに対応する電圧である、第１のスイッチと、
該制御信号の第２の値に応答して、前記第２の一連のインバータのうちの１つの入力を基準電圧に結合する第２のスイッチであって、該基準電圧は、該インバータがより速く遷移する該論理レベルに対応する電圧である、第２のスイッチと
を備えている、請求項２８に記載の同期メモリデバイス。
【請求項３０】
前記第１のスイッチは、前記信号入力ノードに結合されており、前記第２のスイッチは、前記クロック入力ノードに結合されている、請求項２９に記載の同期メモリデバイス。
【請求項３１】
前記プリセット回路の動作を制御する制御回路をさらに備え、該制御回路は、前記第１の一連のインバータおよび前記第２の一連のインバータをプリセットするように該プリセット回路を動作させる制御信号を生成する、請求項２７に記載の同期メモリデバイス。
【請求項３２】
前記制御回路は、内部クロック信号の所定のエッジに応答して、該内部クロック信号の周期の半分よりも実質的に短い期間だけ前記制御信号を生成するように構成されているパルス生成器を備えている、請求項３１に記載の同期メモリデバイス。
【請求項３３】
前記プリセット回路は、論理ゲートを備えている、請求項２７に記載の同期メモリデバイス。
【請求項３４】
コンピュータシステムであって、
データ入力デバイスと、
データ出力デバイスと、
該データ入力デバイスおよび該データ出力デバイスに結合されたプロセッサと、
同期メモリデバイスと
を備え、
該同期メモリデバイスは、
アドレス信号を受信するように構成されたアドレスバスと、
クロック信号を含む制御信号を受信するように構成された制御バスと、
データ信号を受信および出力するように構成されたデータバスと、
少なくとも１つのメモリセルアレイと、
該アドレスバスと該メモリセルアレイとの間に結合されたアドレスデコーダと、
該メモリセルアレイと該データバスとの間に結合されたデータ経路と、
該制御バス、該メモリセルアレイ、該アドレスデコーダおよび該データ経路に結合された制御回路であって、該クロック信号と同期して該同期メモリデバイスの動作を制御するための制御信号を生成するように動作可能な制御回路と、
該同期メモリデバイス内に含まれている高速信号経路と
を備え、
該高速信号経路は、
第１のセットのインバータであって、該第１のセットにおけるインバータの各々は、入力信号が第２の論理レベルから第１の論理レベルに変化したことに該第１のセットにおけるインバータが応答するレートより速いレートで、該入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに応答するように構成されており、該第２の論理レベルは、第１の論理レベルとは異なる、第１のセットのインバータと、
第２のセットのインバータであって、該第２のセットにおけるインバータの各々は、入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに該第２のセットにおけるインバータが応答するレートより速いレートで、該入力信号が該第２の論理レベルから該第１の論理レベルに変化したことに応答するように構成されており、該第１のセットおよび第２のセットにおけるインバータは、入力ノードと出力ノードとの間に互いに直列に結合されており、該第１のセットにおけるインバータは、該第２のセットにおけるインバータと交互になっており、該第１のセットにおける１つのインバータは、該入力ノードに結合されている、第２のセットのインバータと、
入力端子を該入力ノードに結合する論理回路であって、該論理回路は、第１の値を有する制御信号に応答して、該入力端子を該入力ノードに結合するように動作し、該第１の値とは異なる第２の値を有する該制御信号に応答して、該入力ノードに結合されている該インバータの入力を該第１の論理レベルに対応する電圧に結合するように動作可能である、論理回路と
を備えた、コンピュータシステム。
【請求項３５】
前記論理回路は、
入力端子を前記入力ノードに結合する通過ゲートであって、前記制御信号の第１の値に応答して、該入力端子を該入力ノードに結合するように動作する通過ゲートと、
前記制御信号の第２の値に応答して、前記インバータのそれぞれの入力を論理レベルにプリセットするように動作可能であるプリセット回路であって、該インバータは、別の論理レベルから遷移する場合に該インバータが応答するよりも速く該論理レベルから遷移する、プリセット回路と
を備えている、請求項３４に記載のコンピュータシステム。
【請求項３６】
前記プリセット回路は、前記第２の値を有する前記制御信号に応答して、前記入力ノードを前記第１の論理レベルに対応する電圧に結合するスイッチを含む、請求項３５に記載のコンピュータシステム。
【請求項３７】
前記スイッチは、前記入力ノードに結合されている、請求項３６に記載のコンピュータシステム。
【請求項３８】
前記論理回路は、前記入力端子に結合されている第１の入力端子と、該制御信号を受信するように結合されている制御入力と、該入力ノードに結合されている出力端子とを有する論理ゲートを備えている、請求項３４に記載のコンピュータシステム。
【請求項３９】
前記制御信号を生成するように構成されているパルス生成器をさらに備えており、該パルス生成器は、クロック信号の所定のエッジに応答して、該制御信号の第１の値を生成するように動作し、該制御信号の第１の値は、該クロック信号の周期の半分よりも実質的に短い期間だけ生成される、請求項３４に記載のコンピュータシステム。
【請求項４０】
コンピュータシステムであって、
データ入力デバイスと、
データ出力デバイスと、
該データ入力デバイスおよび該データ出力デバイスに結合されたプロセッサと、
同期メモリデバイスと
を備え、
該同期メモリデバイスは、
アドレス信号を受信するように構成されたアドレスバスと、
外部クロック信号を含む制御信号を受信するように構成された制御バスと、
データ信号を受信および出力するように構成されたデータバスと、
少なくとも１つのメモリセルアレイと、
該アドレスバスと該メモリセルアレイとの間に結合されたアドレスデコーダと、
該メモリセルと該データバスとの間に結合されたデータ経路と、
該制御バス、該メモリセルアレイ、該アドレスデコーダおよび該データ経路に結合された制御回路であって、該クロック信号と同期して該同期メモリデバイスの動作を制御するための制御信号を生成するように動作可能な制御回路と、
該同期メモリデバイス内に含まれている高速信号経路と
を備え、
該高速信号経路は、
信号入力ノードと信号出力端子との間に互いに直列に結合されている第１の一連のインバータであって、該第１の一連のインバータに印加された入力信号が第２の論理レベルから第１の論理レベルに遷移したことに該第１の一連のインバータが応答することより速く、該第１の一連のインバータに印加された入力信号が該第１の論理レベルから該第２の論理レベルに遷移したことに応答するように構成されている第１の一連のインバータと、
クロック入力ノードとクロック出力端子との間に互いに直列に結合されている第２の一連のインバータであって、該第１の一連のインバータおよび該第２の一連のインバータは、該第２の一連のインバータに結合されているクロック信号が該クロック出力端子に存在している期間の前から該期間の後まで、該第１の一連のインバータに結合されている信号を該信号出力端子に存在させるように構成されている、第２の一連のインバータと、
該第１の一連のインバータを、該インバータがより速く遷移する該第１の論理レベルにプリセットするように動作するプリセット回路と
を備えた、コンピュータシステム。
【請求項４１】
信号入力端子を前記信号入力ノードに結合する第１の通過ゲートであって、第１の値を有する制御信号に応答して、該信号入力端子を該信号入力ノードに結合するように動作する第１の通過ゲートと、
クロック入力端子を前記クロック入力ノードに結合する第２の通過ゲートであって、該制御信号の第１の値に応答して、該クロック入力端子を該クロック入力ノードに結合するように動作する第２の通過ゲートと
をさらに備えている、請求項４０に記載のコンピュータシステム。
【請求項４２】
前記プリセット回路は、
前記制御信号の第２の値に応答して、前記第１の一連のインバータのうちの１つの入力を基準電圧に結合する第１のスイッチであって、該第２の値は、該制御信号の第１の値とは異なり、該基準電圧は、該インバータがより速く遷移する前記論理レベルに対応する電圧である、第１のスイッチと、
該制御信号の第２の値に応答して、前記第２の一連のインバータのうちの１つの入力を基準電圧に結合する第２のスイッチであって、該基準電圧は、該インバータがより速く遷移する該論理レベルに対応する電圧である、第２のスイッチと
を備えている、請求項４１に記載のコンピュータシステム。
【請求項４３】
前記第１のスイッチは、前記信号入力ノードに結合されており、前記第２のスイッチは、前記クロック入力ノードに結合されている、請求項４２に記載のコンピュータシステム。
【請求項４４】
前記プリセット回路の動作を制御する制御回路をさらに備え、該制御回路は、前記第１の一連のインバータおよび前記第２の一連のインバータをプリセットするように該プリセット回路を動作させる制御信号を生成する、請求項４０に記載のコンピュータシステム。
【請求項４５】
前記制御回路は、内部クロック信号の所定のエッジに応答して、該内部クロック信号の周期の半分よりも実質的に短い期間だけ前記制御信号を生成するように構成されているパルス生成器を備えている、請求項４４に記載のコンピュータシステム。
【請求項４６】
前記プリセット回路は、論理ゲートを備えている、請求項４０に記載のコンピュータシステム。
【請求項４７】
信号経路に沿ってデジタル信号を伝播する方法であって、
該方法は、
該経路内に、互いに間隔を空けた位置に第１の一連の回路素子を配置することであって、該第１の一連の回路素子は、入力信号が第２の論理レベルから第１の論理レベルに変化したことに該第１の一連の回路素子が応答するレートより速いレートで、該入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに応答するように構成されており、該第２の論理レベルは、第１の論理レベルとは異なる、ことと、
該経路内に、該第１の一連の回路素子の間の互いに間隔を空けた位置に第２の一連の回路素子を配置することであって、該第２の一連の回路素子は、入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに該第２の一連の回路素子が応答するレートより速いレートで、該入力信号が該第２の論理レベルから該第１の論理レベルに変化したことに応答するように構成されている、ことと、
該第１の一連の回路素子の出力レベルが該第２の論理レベルから該第１の論理レベルに遷移する場合には、該第１の一連の回路素子の該出力レベルが、該入力信号が該第１の論理レベルから該第２の論理レベルに変化したことに応答して遷移するように、該第１の一連の回路素子の入力レベルを該第１の論理レベルにプリセットすることと、
該第２の一連の回路素子の出力レベルが該第１の論理レベルから該第２の論理レベルに遷移する場合には、該第２の一連の回路素子の該出力レベルが、該入力信号が該第２の論理レベルから該第１の論理レベルに変化したことに応答して遷移するように、該第２の一連の回路素子の入力レベルを該第２の論理レベルにプリセットすることと、
該第１の一連の回路素子および該第２の一連の回路素子を介して該デジタル信号を伝播することと
を包含する、方法。
【請求項４８】
前記第１の一連の回路素子および前記第２の一連の回路素子がプリセットされている場合、該回路素子を入力端子から絶縁することをさらに包含する、請求項４７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス、さらに詳細には、メモリデバイスでの信号伝播を加速する回路および方法に関する。
【背景技術】
【０００２】
デジタル信号が、メモリデバイスなどの集積回路を介して伝播できる速度は、集積回路の動作可能な速度を制限する主な要因である場合が多い。メモリデバイスおよび他の集積回路の速度要求が増加し続けるので、信号が、集積回路の導線を通じて伝播できる速度を増加させることは、段々と重要になってきた。デジタル信号が信号ラインを通じて伝播できる速度は、上記ラインのキャパシタンス（容量）および／またはレジスタンス（抵抗）が増加するにつれて、低減される。一般に、信号ラインのキャパシタンスおよびレジスタンスの両方が信号ラインの長さに正比例する。信号ラインの遅延はキャパシタンスとレジスタンスとの積に比例するので、信号ラインの遅延は信号ラインの長さの二乗に比例する。
【０００３】
集積回路の別の要求は、半導体構造における増加された密度である。半導体構造の密度が増加すると、結果的に、信号ラインの厚さおよび信号ライン間の間隔の両方についての減少が避けられない。しかし、信号ラインの厚さを減少させることは、信号ラインのレジスタンスを増加させ、信号ライン間の間隔を減少させることは、信号ラインのキャパシタンスを増加させる。上述されたように、キャパシタンスを増加させることおよびレジスタンスを増加させることは、信号ラインを通る信号の伝播速度を減少させる。この問題は、信号ラインの厚さが減少する時に、信号ラインの断面積を一定に保つ必要性によってたびたび悪化され、したがって上記ラインの背丈がより高くさせられることを要求する。しかし、背丈のより高いラインは、隣接するラインに、より大きな表面積を提示し、従って、上記ラインのキャパシタンスを更に増加させる。従って、より大きな構造密度と、より速い動作速度とは、ある程度まで、相互に排他的である。
【０００４】
デジタル信号の伝播が特に問題となる一つのエリアは、メモリアレイ内での、データ信号、アドレス信号および制御信号の接続部分である。メモリアレイは、受容可能なメモリ容量を提供する為に非常に密度が高く、従って、複数の信号ラインを非常に薄くさせると共に互いに近接させる。従って、メモリアレイの高密度は、データ信号、アドレス信号および制御信号がメモリアレイを通って伝播できる速度を制限する。さらに、伝播遅延はまた、隣接するラインにおいて逆方向に遷移する信号によって増加される。１つのライン中の信号がローからハイへ遷移し、かつ、それに隣接するライン中の信号がハイからローへ遷移すると、例えば、これらライン間の遷移の容量結合（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）が、それぞれのラインを通る両信号の伝播を遅くさせる。最後に、メモリアレイの信号ラインの長さは、比較的長く、メモリ動作は、データ信号、アドレス信号および制御信号が上記アレイにおける最も遠い距離に伝播するまで、終了され得ない。
【０００５】
デジタル信号の一つのエッジの伝播速度は、「スキューされた（ｓｋｅｗｅｄ）」スイッチング特性を有するインバータ（以下、スキュードインバータと記す）を介して信号を接続させることにより、加速され得ることが認められている。スキュードインバータは、他方の論理レベルより一方の論理レベルにより近い電圧レベルでスイッチングするように、設計される。図１を参照すると、インバータ１０は、通常ほぼ３ボルトである供給電圧Ｖｃｃと接地電位との間に直列に接続された、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１４により、形成される。トランジスタ１２、１４のゲートに印加された入力信号ＩＮがローすなわち接地電位である場合、ＰＭＯＳトランジスタ１２はＯＮとなり、ＮＭＯＳトランジスタ１４がＯＦＦになり、これにより、ハイすなわちＶｃｃレベルの出力信号ＯＵＴを生成する。入力信号がハイすなわちＶｃｃレベルである場合、ＰＭＯＳトランジスタ１２がＯＦＦになり、ＮＭＯＳトランジスタ１４がＯＮになり、これにより、ローすなわち接地電位の出力を生成する。
【０００６】
スキュードインバータにおいて、トランジスタ１２、１４の一方は、トランジスタ１２、１４の他方と異なるように製造される。例えば、トランジスタ１２、１４の一方のチャネルがトランジスタ１２、１４の他方のチャネルより幅広く長いチャネルで製造されてもよく、トランジスタ１２、１４のドーピング濃度が異なってもよく、または、トランジスタ１２、１４の遷移電圧ＶＴが異なってもよい。図１のインバータ１０の場合には、ＮＭＯＳトランジスタ１４は、ＰＭＯＳトランジスタ１２より広いチャネルを有する。結果として、ＮＭＯＳトランジスタ１４は、同一のゲート・ソース電圧ＶＧＳを備えたＰＭＯＳトランジスタ１２より小さなレジスタンスを有する。インバータ１０のスイッチング特性は、３ボルトに等しいＶｃｃの電圧レベルを用いて、図２に示されるが、Ｖｃｃの他のレベルが用いられてもよい。入力信号ＩＮが接地から３ボルトまでに遷移する時に、入力信号ＩＮが１．５ボルトである場合、ＮＭＯＳトランジスタ１４は、その増加されたチャネル幅のために、ＰＭＯＳトランジスタ１２より低いレジスタンスを有する。その結果、出力信号ＯＵＴが既に接地電位に遷移している。従って、出力信号ＯＵＴは、入力信号ＩＮがローからハイにスイッチングする前に、ハイからローにスイッチングされる。入力信号ＩＮの立上がりエッジの前に出力信号ＯＵＴの立下りエッジが生成させるので、インバータ１０は入力信号ＩＮを加速させることになる。もしこの現象がＩＮ信号の立上がりエッジおよび立下りエッジの両方において生じるものとすれば、デジタル信号は、多数のスキュードインバータを直列接続することにより、容易に加速されることが可能であろう。残念ながら、このようなことはない。さらに図２を参照すると、入力信号ＩＮが３ボルトから接地に遷移する時に入力信号ＩＮが１．５ボルトである場合、ＮＭＯＳトランジスタ１４は、ＰＭＯＳトランジスタ１２より低いレジスタンスを有し続ける。結果として、出力電圧ＯＵＴは、接地電位のままである。従って、出力信号ＯＵＴは、入力信号ＩＮがハイからローにスイッチングした後に、ローからハイにうまくスイッチングする。インバータは、ＰＭＯＳトランジスタ１２のチャネル幅をＮＭＯＳトランジスタ１４のチャネル幅より大きくすることにより、入力信号ＩＮの立下りエッジを加速するように設計され得る。しかし、そうすることは、その後、入力信号ＩＮの立上がりエッジを遅延させる。従って、スキュードインバータは、本来、デジタル信号の他方のエッジを遅延させるという犠牲を冒してのみ、デジタル信号の一方のエッジを加速する。それゆえ、メモリデバイスなどの集積回路においてデジタル信号を加速するのに、スキュードインバータのみが用いられることはあり得ない、ということが明らかである。
【発明の開示】
【課題を解決するための手段】
【０００７】
（本発明の要旨）
高速信号経路は、信号遷移の第１の極性の方へスキューされた第１の複数のインバータと、この第１の複数のインバータと交互に位置する、信号遷移の第２の極性の方へスキューされた第２の複数のインバータと、からなるインバータ列を含む。結果として、第１の複数のインバータのそれぞれは、第１の論理レベルから第２の論理レベルへの遷移を加速し、第２の複数のインバータのそれぞれは、第２の論理レベルから第１の論理レベルへの遷移を加速する。通過ゲートが、好適には、第１の値を有する制御信号に応答して、入力端子を上記インバータ列における最初のインバータに結合する。インバータ列を介してデジタル信号を結合することから生じる各インバータの次の遷移が加速されるよう、プリセット回路が各インバータを或る論理レベルにプリセットする。一対の高速信号経路が用いられて、そのそれぞれの出力端子にデジタル信号とクロック信号を結合するようにしてもよい。クロック信号用の高速信号経路より大きなスキューを有する、デジタル信号用の高速信号経路を設計することにより、クロック信号がその出力端子に存在している期間を含む或る期間の間、デジタル信号がその出力端子に存在するようになる。結果として、クロック信号は、デジタル信号に対するデータ有効期間を指定するように用いられ得る。高速信号経路は、メモリデバイスまたは他の集積回路にて用いられてもよく、これら高速信号経路の１つ以上を用いるメモリデバイスが、コンピュータシステムにて用いられてもよい。
【０００８】
（本発明の詳細な説明）
メモリデバイスでのデジタル信号の伝播を加速する高速信号伝播回路２０の１実施形態が、図３に示される。回路２０は、複数のアドレス／制御信号経路２２、２４、２６と、クロック信号経路４０とを含む。アドレス／制御信号経路２２、２４、２６のそれぞれは、それぞれの通過ゲート４６を介しそれぞれのバッファ４４によって駆動される。通過ゲート４６およびクロック信号経路４０は、直接またはインバータ５４を介し、パルス生成器回路５０によって駆動される。パルス生成器回路５０は、内部クロック信号ＣＬＫ＿ＩＮＴのそれぞれの立上がりエッジ上にクロックパルスＣＬＫＰを生成させる。ＣＬＫＰ信号はまた、バッファ４４のクロック入力に接続され、バッファ４４からのそれぞれのアドレス信号または制御信号の同期をとる。
【０００９】
パルス生成器５０の１実施形態が、図４に示される。パルス生成器回路５０は、内部クロック信号ＣＬＫ＿ＩＮＴを受信し、対応するＣＫＬＩＮ信号を出力するバッファを含む。ＣＬＫＩＮ信号は、通過ゲート６０、従来の時間遅延回路６４を介してＣＬＫＩＮを受信するインバータ６２、およびＮＡＮＤゲート７０に印加される。ＮＡＮＤゲート７０はまた、インバータ６６を介して、インバータ６２の出力を受信する。ＣＬＫＩＮ信号がローである場合、ＮＡＮＤゲート７０の出力はハイである。ＮＡＮＤゲート７０の出力でのハイ、および、ＮＡＮＤゲート７０の出力に結合されるインバータ７２の出力でのローは、通過ゲート６０をイネーブルにする。結果として、ローのＣＬＫＩＮ信号は、パルス生成器５０の出力に結合され、ローのＣＬＫＰ信号を生成する。
【００１０】
ＣＬＫＩＮ信号がハイに遷移する場合、ＣＬＫＰ信号は、ＣＬＫＩＮ信号の立ち上がりエッジに一致するハイに遷移するように、その立上がりエッジは、すぐに、イネーブルされている通過ゲート６０を介して結合される。ハイＣＬＫＩＮレベルはまた、ＮＡＮＤゲート７０の入力に接続される。しかし、インバータ６６の出力は、時間遅延回路６４の遅延に対応する期間の間、ローのままであり、その結果、ＮＡＮＤゲート７０の出力は、通過ゲート６０をイネーブルに保持するためにハイのままである。この遅延期間が経過後に、ＮＡＮＤゲート７０の両方の入力は、ハイであり、これにより、ＮＡＮＤゲート７０にローを出力させる。このローにより、通過ゲート６０をディセーブルにする。さらに、ＮＡＮＤゲート７０の出力でのローは、インバータ７２にハイを出力させ、これにより、ＮＭＯＳトランジスタ７８をＯＮにする。従って、ＮＭＯＳトランジスタ７８はＣＬＫＰ信号をグラウンドに接続する。従って、図５に示されるように、ハイＣＬＫＰパルスは、時間遅延回路６６の遅延によって決定される持続時間の間、ＣＬＫＩＮ信号のそれぞれの立上がりエッジに生成される。
【００１１】
ＣＬＫＩＮ信号の立ち下がりエッジによって、ＮＡＮＤゲート７０は、ハイ（ｈｉｇｈ）を出力し、再び、パスゲート６０をイネーブルし、ＮＭＯＳトランジスタ７８をＯＦＦにする。従って、ＣＬＫＩＮ信号は、パスゲート６０を介して結合される。しかし、ＣＬＫＩＮ信号は、ＮＡＮＤゲート７０がハイを出力するよりも十分前にロー（ｌｏｗ）を遷移させるので、ＣＬＫＩＮ信号のハイからローへの遷移は、パルス生成器５０の出力に対して何の影響も有しない。従って、上記されたように、パルス生成器５０からのＣＬＫＰ信号は、さらなるＣＬＫＰパルスが生成される、次のＣＬＫＩＮ信号の次の立ち上がりエッジまでローのままである。
【００１２】
図３に戻って、信号経路２２〜２６および４０の全ては、実質的に互いに同一であるので、簡潔のために、信号経路２２のみの構造および動作が説明される。信号経路２２は、信号線の分布寄生レジスタンスおよびキャパシタンスを示す一連の抵抗器９０を含む。一連の第１のインバータ９４は、一連の第２のインバータ９６と交互に、レジスタンス９０によって示される信号線中に間隔を開けて配置される。インバータ９４、９６の全ては、図１に示されたインバータ１０と同じ構成で、ＰＭＯＳトランジスタ（図示せず）およびＮＭＯＳトランジスタ（図示せず）を含む。しかし、一連の第１のインバータ９４のＮＭＯＳトランジスタは、インバータ９４のＰＭＯＳトランジスタのチャネル幅より広いチャネル幅を有する。結果として、インバータ９４は、各信号入力に印加されるデジタル信号の立ち上がりエッジを加速し、立ち下がりエッジを遅らせる。一連の第２のインバータ９６のＰＭＯＳトランジスタは、インバータ９６のＮＭＯＳトランジスタのチャネル幅よりも広いチャネル幅を有する。結果として、インバータ９６は、各信号入力に印加されるデジタル信号の立ち下がりエッジを加速し、立ち上がりエッジを遅らせる。
【００１３】
信号経路２２の先頭にインバータ９４を置き、その後、インバータ９４、９６を交互に配置することによって、信号経路２２は、パルス入力信号の立ち上がりエッジを大きく加速し、かつ、パルス入力信号の立ち下がりエッジを大きく遅らせる。パルス生成器５０からのＣＬＫＰ信号の立ち上がりエッジが、入力バッファ４４への入力信号をラッチするために用いられ、このラッチされた信号が通過ゲート４６に入力される。ＣＬＫＰがハイレベルになると、通過ゲート４６により、上記ラッチされた入力信号が信号経路２２の第１のインバータ９４の入力へと通過することも可能になる。ＣＬＫＰ信号がローに遷移するとき、通過ゲート４６がディセーブルされ、信号経路リセットデバイス９８がオンにされる。従って、ＣＬＫＰがハイに遷移するときにバッファ４４への入力がハイである場合、信号経路２２の入力にハイパルスが生成される。ＣＬＫＰ信号がハイに遷移するときにバッファ４４への入力がローである場合、信号経路２２の第１のインバータ９４への入力は、そのクロック周期の間ローのままである。従って、第１のインバータ９４への入力信号がハイパルスとなるのは、バッファ４４の入力がハイの場合のみであり、デフォルト信号レベルは、ＣＬＫＰ信号がハイへ遷移する前にリセットデバイス９８によって予め出力されているローリセットレベルである。
【００１４】
バッファ４４からの有効な入力レベルが発生する前に、伝送経路を介して所定のデフォルト論理レベルを生じさせることによって、伝送経路を介してデフォルト信号レベルが伝搬するためのより多くの時間が許容される。次に、ＣＬＫＰがハイへ遷移するときに、非デフォルト（この場合、ハイレベル）のみが、伝送経路を介しての高速伝搬時間を有することを必要とされる。バッファ４４の入力が論理ハイレベルでない場合は伝送経路２２の出力が次のＣＬＫＰ周期においてローであるように、次のＣＬＫＰが伝送経路４０を介して伝搬される前にリセットローレベルが伝送経路２２を介して伝搬されなければならない、ということのみが必要とされる。伝送経路２２を介してハイレベル入力を通過させるようにＣＬＫＰ信号の短いパルスを用い、次いで、ＣＬＫＩＮハイ時間の残り部分およびＣＬＫＩＮロー時間の間に経路をリセットすることによって、デフォルトロー状態は、伝送ライン２２を介して伝搬するために十分な時間を有することが保証される。
【００１５】
動作の際に、ＣＬＫＰ信号が通過ゲート４６をイネーブルするためにハイであるとき、インバータ５４の出力におけるローが、ＮＭＯＳトランジスタ９８をＯＦＦにし、これにより、バッファ４４の出力が、信号経路２２の第１のインバータ９４に印加され得る。しかし、ＣＬＫＰ信号が通過ゲート４６をディセーブルするためにローである場合、インバータ５４の出力のハイが、トランジスタ９８をＯＮにし、これにより、トランジスタ９８は、信号経路２２における第１のインバータ９４への入力を接地する。結果として、全てのインバータ９４への入力が、ロー論理レベルにプリセットされ、全てのインバータ９６への入力が、ハイ論理レベルにプリセットされる。これらの論理レベルへのインバータ９４、９６のプリセッティングは、いくつかの効果を有する。第１に、全てのインバータ９４、９６への入力は、それらがインバータ９４、９６のそれぞれによって加速される極性で遷移するような論理レベルにセットされる。より詳細には、バッファ４４からの信号の論理レベルがインバータ９４、９６の論理レベルを切り替えさせる場合にインバータ９４の入力がローからハイに切り替わるよう、各インバータ９４への入力がローにプリセットされる。これがインバータ９４によって加速される遷移である。同様に、バッファ４４からの信号の論理レベルがインバータ９４、９６の論理レベルを切り替えさせる場合にインバータ９６の入力がハイからローに切り替わるよう、各インバータ９６への入力がハイにプリセットされる。これがインバータ９６によって加速される遷移である。このように、ＮＭＯＳトランジスタ９８は、全てのインバータ９４、９６を或る論理レベルにプリセットし、この論理レベルから次の遷移が加速されることになる。
【００１６】
上記されたようなインバータ９４、９６のプリセットに対する別の利点は、信号経路２２〜２６を介して伝搬するどの信号も、論理レベルを反対方向に変化させる隣接したセクションを有しないということである。上記されたように、信号の伝搬遅れは、隣接する信号が反対方向に遷移する場合に増加される。インバータ９４、９６への入力をプリセットする結果として、信号経路２２〜２６のうちのいくつかのみがスイッチされる。例えば、バッファ４４によって経路２４に印加された信号がハイである場合、信号経路２４のインバータ９４、９６の全てが切り替わる。各バッファ４４によって信号経路２２、２６に印加された各信号がローである場合、信号経路２２、２６のインバータ９４、９６のどれもスイッチされない。結果として、ある経路の信号遷移とそれに隣接した反対の信号遷移との間の容量結合はない。より詳細には、ローからハイへ遷移している或る信号経路のセグメントは、ハイからローへ遷移している別の信号経路のセグメントに隣接しない。ハイからローへ遷移している或る信号経路のセグメントは、ローからハイへ遷移している別の信号経路のセグメントに隣接しない。最悪の場合でも、或る信号経路のセグメントの遷移は、遷移していない別の信号経路のセグメントに隣接している。隣接するセグメントの反対の遷移が欠けていることによって、信号経路２２〜２６を介するカプリング信号の遅れが更に最小化される。
【００１７】
インバータ９４、９６によって提供された加速の大きさは、信号経路２２で用いられるインバータ９４、９６の数の関数である。上記されたように、信号経路２２の伝搬遅れは、信号経路２２のキャパシタンスとレジスタンスとの積に比例し、キャパシタンスとレジスタンスの両方は、その長さに正比例する。信号経路２２をいくつかのセクションに分断し、インバータ９４、９６を各セクション内に挿入することによって、伝搬遅れは、信号経路長の二乗から信号経路の様々なセグメントの長さの和まで減少される。その結果、信号経路２２〜２６の全体の伝搬遅れが減少する。パルス信号の立ち上がりエッジを加速することによって、かつ、同じパルス信号の立ち下がりエッジを遅らせることによって、信号が効果的に引き伸ばされる。従って、伝播経路２２の出力は、ロー入力に対してローか、ハイ入力に対してハイかのいずれかであるが、ハイパルス出力は、ハイパルス入力よりも広い。インバータ９４および９６のスキューがより大きい程、出力パルスがより引き伸ばされ、かつ、アクティブエッジ（この例においてハイ）がより加速される。クロックラインよりも大きくアドレスライン、コマンドライン、およびデータラインをスキューすることによって、ハイ状態とロー状態との両方に対してアクティブであるアドレス信号、コマンド信号、および、データ信号は、クロック信号よりも加速され、かつ、引き伸ばされる有効なパルス幅を有するように設計され得る。
【００１８】
以下で示され、かつ、説明される一実施形態において、信号経路２２〜２６は、クロック信号を用いるメモリデバイスで用いられ、アドレス信号、データ信号または制御信号のデータ有効ウィンドウを定義する。このような場合、有効データが信号経路２２〜２６の出力に存在している時間内に、クロック信号経路４０の出力におけるＣｌｏｃｋ Ｌｏａｄ信号が確実に存在しているということが重要である。Ｃｌｏｃｋ Ｌｏａｄ信号が、有効なデータが信号経路２２〜２６の出力に存在している時間をまたいでいる場合、偽のデータが信号経路２２〜２６の出力に接続されたメモリ回路（図３で示さず）によって記録され得る。
【００１９】
図６に示されるように、クロック信号経路４０におけるインバータ９４、９６は、他の信号経路２２〜２６におけるインバータ９４、９６よりも少ないスキューを有するように設計されている。結果として、他の信号経路２２〜２６がこれらの経路２２〜２６を介して接続される各デジタル信号の先端エッジを遅らせるよりも、クロック信号経路４０がＣＬＫＰ信号の先端エッジを遅らせる方が程度が大きい。しかし、スキューがより小さいために、他の信号経路２２〜２６がこれらの経路２２〜２６を介して接続された各デジタル信号の後端エッジを遅らせるよりも、クロック信号経路４０がＣＬＫＰ信号の後端エッジを遅らせる方が程度が小さい。このようにしてクロック信号経路４０におけるインバータ９４、９６のスキューを適切に選択することによって、信号経路２２〜２６からのデジタル信号の有効期間がＣｌｏｃｋ Ｌｏａｄ信号をまたぐという保証が提供され得る。
【００２０】
本発明の別の実施形態に従う高速伝播回路１５０の代替的な実施形態が図７に示される。回路１５０は、同じ構成における図３の高速信号伝播回路２０に用いられたものと同じコンポーネントの大部分を含む。回路１５０は、ＮＡＮＤゲート１５２を、図３の高速伝播回路２０で用いられた通過ゲート４６およびＮＭＯＳトランジスタ９８と取り替えたことだけが、回路２０とは異なる。パルス生成回路５０のＣＬＫＰがローであるとき、ＮＡＮＤゲート１５２は、インバータ９６への入力をローに保ち、回路２０におけるトランジスタ９８によって行なわれるのと同じ機能を実行する。パルス生成回路５０のＣＬＫＰがハイであるとき、ＮＡＮＤゲート１５２は、回路２０における第１のインバータ９６によって実行されるのと同じ機能を実行するためのインバータとして機能可能になる。結果として、回路２０において用いられる一連のインバータ中における第１のインバータ９６は、必要とされない。高速伝播回路１５０がＮＡＮＤゲート１５２を伴ってインプリメントされるように図示されているが、このゲートに印加される信号の極性が適切に調節される限りにおいて、ＮＯＲゲート（図示せず）等の他の回路が用いられてもよいということが理解される。
【００２１】
一つ以上の高速信号伝播回路２０を含むメモリデバイス１００の一実施形態が、図８に示される。メモリデバイス１００は、その中央メモリ素子として左側および右側バンクのメモリアレイ１１１Ａおよび１１１Ｂを含む、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスである。メモリアレイ１１１Ａおよび１１１Ｂの各々は、行および列に配列された複数のメモリセル（図示せず）を含む。制御論理回路１１２は、アレイ１１１Ａおよび１１１Ｂ内のメモリセルに対する読み取りまたは書き込み処理と関連するデータ転送ステップを制御する。一実施形態において、１１１Ａおよび１１１Ｂの各々は、３２ビットの５１２行×２５６列に配列されるメモリセルを有する。メモリデバイス１００は、３２ビットの幅を有し（このことは、（バンク、行および列アドレスが組み合わされた）各メモリアドレスが、アレイ１１１Ａおよび１１１Ｂの一つのそれぞれの３２ビットメモリセルに対応することを意味する）、プロセッサ（図８に図示せず）は、３２ビットそれぞれのデータ素子上で動作する。しかしながら、メモリデバイス１００は、広範囲の種類の他の構成を有し得ることが理解される。
【００２２】
システムクロック（図示せず）が、メモリデバイス１００の制御回路１１２にＣＬＫ信号を供給する。コマンド信号が、制御回路１１２に供給され、コマンドデコード回路網１１４によってデコードされる。これらの信号は、当業者に周知であり、ＣＫＥ（クロックイネーブル）、
【００２３】
【数１】
0004247520.tif 000002
（チップセレクト）、
【００２４】
【数２】
0004247520.tif 000003
（ライトイネーブル）、
【００２５】
【数３】
0004247520.tif 000004
（行アドレスストローブ）および、
【００２６】
【数４】
0004247520.tif 000005
（列アドレスストローブ）などの信号を含む。種々のコマンド信号の明確な組み合わせは、明確なプロセッサコマンドを構成する。例えば、
【００２７】
【数５】
0004247520.tif 000006
の組み合わせは、ＡＣＴＩＶＥコマンドを表し得る。他の周知のコマンドの例は、ＲＥＡＤ、ＷＲＩＴＥ、ＮＯＰおよびＰＲＥＣＨＡＲＧＥを含む。プロセッサは、メモリデバイス１００によるコマンドとして組み合わせて登録されデコードされる、明確なコマンド信号を実際に生成するが、これらの信号がプロセッサによって発生されるものとすることは都合がよい。
【００２８】
制御論理回路１１２は、プロセッサから発生したコマンドに対応して、メモリデバイス１００の他の部分への制御ライン１１３上の種々の制御信号と同様な内部クロックＣＬＫ＿ＩＮＴ信号を伝送する。これらの制御信号は、アレイ１１１ａおよび１１１ｂのメモリセルにアクセスするだけでなく、メモリデバイス１００へのデータの入力およびメモリデバイスからのデータの出力を含む種々の他の機能も含む。制御信号が送られる制御ライン１１３の長さはかなり長くなり得、そしてそれらは、互いに近接した空間で置かれ得る。その結果として、高速信号伝播回路２０ａは、図８に示されたように、制御信号を種々のメモリコンポーネントに結合するのを加速するために使用され得る。
【００２９】
メモリデバイス１００には、１０ビットの幅広のアドレスバス１１５でアクセスされるようなメモリ位置のアドレスが設けられ、そしてそのバスは、アドレスビットＢＡによって指定されたバンクアドレスおよびアドレスビットＡ０〜Ａ８によって指定された行または列アドレスを含む。アドレスはアドレスレジスタ１１６に入力され、制御回路１１２と、行アドレスマルチプレクサ１１７と、列アドレスラッチおよびデコード回路１２０とにアドレス情報を供給する。
【００３０】
制御回路１１２によって供給される一つ以上の制御信号に応答して、行アドレスマルチプレクサ１１７は、行アドレス情報を多重送信し、それを、アクセスされるそれぞれのメモリバンク１１１ａおよび１１１ｂに対応する二つの、行アドレスラッチおよびデコード回路１１８ａおよび１１８ｂのうちの一つに供給する。制御回路１１２によって供給された一つ以上の制御信号に応答して、行ラッチおよびデコート回路１１８ａおよび１１８ｂの各々は、行アドレスマルチプレクサ１１７によって供給される行アドレスを受け、いくつかの行アクセスライン１２２ａおよび１２２ｂのうちの一つをそれぞれ選択することによって、メモリアレイ１１１ａおよび１１１ｂ内のメモリセル（図示せず）の選択された行を駆動する。また、行アドレスマルチプレクサ１１７を行ラッチおよびデコード回路１１８ａ，ｂに結合するラインは、かなり長くかつ互いに近接し得、従って、ラインを介して結合されるアドレス信号の伝播速度を遅くする。高速信号伝播回路２０ｂ、ｃが、行アドレスマルチプレクサ１１７から行ラッチおよびデコード回路１１８ａ、ｂにこれらのアドレス信号を結合するのを加速するために使用される。
【００３１】
制御回路１１２によって供給される一つ以上の制御信号に応答して、列ラッチおよびデコード回路１２０は、アドレスレジスタ１１６によって供給される列アドレスを受け、いくつかの列アクセス線１２４ａおよび１２４ｂのうちの一つを選択する。各々のアクセス線は、二つのＩ／Ｏインターフェース回路１２６および１２６ｂのそれぞれによって、メモリアレイ１１１ａおよび１１１ｂのそれぞれに結合される。制御回路１１２によって供給される一つ以上の制御信号に応答して、各々のＩ／Ｏインターフェース回路１２６ａおよび１２６ｂは、駆動させられた行での列位置に対応する３２メモリセルを選択する。行アドレスマルチプレクサ１１７から列ラッチ＆デコード回路へのラインのように、アドレスレジスタ１１６から列ラッチ＆デコード回路１２０へのラインは、長くなりおよび／またはお互いに近接し得る。この理由のために、列アドレス信号は、アドレスレジスタ１１６から図３に示したタイプの高速信号伝播回路２０を介して列ラッチ＆デコード回路１２０に送られ得る。
【００３２】
Ｉ／Ｏインターフェース回路１２６ａおよび１２６ｂは、相補的なディジットライン（図示せず）のペアのそれぞれを介してセンサ増幅器に結合される、選択されたメモリセルの論理状態を決定および増幅するセンサ増幅器を含む。Ｉ／Ｏインターフェース回路１２６ａおよび１２６ｂは、制御回路１１２によって供給される一つ以上の制御信号に応答して３２個のデータ出力レジスタ１２８およびデータ入力レジスタ１３０に対してデータをゲートするＩ／Ｏ回路もまた含む。Ｉ／Ｏインターフェース回路１２６ａ、ｂには、ＤＣセンス増幅器（図示せず）が通常含まれ、ディジットラインセンス増幅器からデータを受け取りかつこのデータをデータアウトレジスタ１２８に結合する。また、ＤＣセンス増幅器からの信号経路は、長くなり得、かつ互いに近接し得、従って、信号経路がもう一つの高速信号伝播回路２０ｅを介して、このデータ信号を結合することが所望される。データレジスタ１２８および１３０は、ＤＱパッドＤＱ０〜ＤＱ３１で３２ビットで広幅のデータバス３１と接続され、制御回路１１２によって供給される一つ以上の制御信号に応答して、プロセッサへの出力データＱ０〜Ｑ３１およびプロセッサからの入力データＤ０〜Ｄ３１を転送する。しかしながら、より多いまたはより少ないビットの数を有するデータが、メモリデバイス１００に、またはメモリデバイス１００から交互に結合されてもよいということが理解される。
【００３３】
メモリデバイス１１０は、当業者に周知のように、データリフレッシュの目的のために、制御回路１１２によって供給される一つ以上の制御信号に応答して、１１１ａおよび１１１ｂ内のメモリセルの各々の行の規則的なおよび周期的な駆動を開始するリフレッシュ制御回路１３２を含む。制御回路１１２によって供給される一つ以上の制御信号に応答して、Ｉ／Ｏインターフェース回路ＡおよびＢのそれぞれ一つは、リフレッシュ動作された行のメモリセルに格納されたデータを検出し、各メモリセルに格納されたデータに対応する値を再び書き込む。
【００３４】
いくつかの高速信号伝播回路２０ａ〜２０ｅは特定の位置において、メモリデバイス１００の中で示されたが、より少ないまたはより多い数の高速信号伝播回路２０が、使用されてもよいということが理解される。またこのような高速信号伝播回路２０は、異なる位置で、またはメモリデバイスまたは他のデジタル回路の異なるタイプで使用され得る。
【００３５】
図９は、図８のメモリデバイス１００を使用するコンピュータシステム１７０の一実施形態のブロック図である。コンピュータシステム１７０は、所望の演算およびタスクを行うための処理ソフトウェアの実行などのコンピュータ機能を実行するためのコンピュータ回路網１７２を含む。回路網１７２は一般的に、プロセッサ（図示せず）および図示したようなメモリデバイス１００を含む。キーボードまたはポインティングデバイスのような一つ以上の入力デバイス１７４は、バス１７５を介してコンピュータ回路網７２に結合され、オペレータ（図示せず）がデータを手動で入力することを可能にする。一つ以上の出力デバイス１７６は、上記回路網によって生成されるオペレータデータを供給するためにバス１７５を介してコンピュータ回路網１７２に結合される。出力デバイス１７６の例は、プリンタおよびビデオディスプレイユニットを含む。一つ以上のデータストレージデバイス１７８は、外部ストレージメディア上でデータを格納するためまたは、外部ストレージメディアからデータを取り出すためにバス１７５を介してコンピュータ回路網１７２に結合される。ストレージデバイス１７８および付属されるストレージメディアは、ハードおよびフロッピー（登録商標）ディスク、磁気テープレコーダ、およびコンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）リーダを受容するドライブを含む。
【００３６】
本発明の実施形態は、例示のために上述されたが、種々の変形は、本発明の精神および範囲から逸脱することなしになされ得ることが理解される。従って、本発明は、添付の特許請求の範囲による場合を除き、限定されない。
【図面の簡単な説明】
【００３７】
【図１】図１は、従来のインバータ回路の模式図である。
【図２】図２は、図１の従来技術のインバータ回路のスイッチング応答を示すタイミング図である。
【図３】図３は、本発明の１実施形態に従った高速信号伝播回路の論理回路図である。
【図４】図４は、図３の高速信号伝播回路に用いられるパルス生成器の１実施形態の論理回路図である。
【図５】図５は、パルス生成器に印加されたクロック信号に応答して、図４のパルス生成器によって生成されたパルスクロック信号を示すタイミング図である。
【図６】図６は、図３の高速信号伝播回路における、クロック信号経路の終端部でのパルスクロック信号と、異なる信号経路の終端部でのアドレス／制御信号との間のタイミングの関係を示すタイミング図である。
【図７】図７は、本発明の別の実施形態に従った高速信号伝播回路の論理回路図である。
【図８】図８は、図３の数個の高速伝播回路を用いるメモリデバイスの１実施形態のブロック図である。
【図９】図９は、図８のメモリデバイスを用いるコンピュータシステムのブロック図である。
【図１】
0004247520.tif 000007
【図２】
0004247520.tif 000008
【図３】
0004247520.tif 000009
【図４】
0004247520.tif 000010
【図５】
0004247520.tif 000011
【図６Ａ】
0004247520.tif 000012
【図６Ｂ】
0004247520.tif 000013
【図６Ｃ】
0004247520.tif 000014
【図７】
0004247520.tif 000015
【図８】
0004247520.tif 000016
【図９】
0004247520.tif 000017