(57)【特許請求の範囲】
【請求項１】
基板上に、ゲート電極、第１の絶縁層、ソース又はドレインの一方、第２の絶縁層、有機半導体層及びソース又はドレインの他方を有する薄膜トランジスタにおいて、該基板上の一部に該ゲート電極を設け、該ゲート電極及び該基板の上を該第１の絶縁層により覆い、該第１の絶縁層上であって該ゲート電極に対応する領域の一部に該ソース又はドレインの一方を設け、該ソース又はドレインの一方の上に該第２の絶縁層を設け、該第２の絶縁層、該ソース又はドレインの一方及び該第１の絶縁層の上を該半導体層により覆い、該半導体層上であって、該ソース又はドレインの一方が該ゲート電極と重なり合っている領域に、該ソース又はドレインの一方と平面図でみて直交するように該ソース又はドレインの他方を形成したことを特徴とする薄膜トランジスタ。
【請求項２】
基板上に、ソース又はドレインの一方、有機半導体層、ソース又はドレインの他方、絶縁層及びゲート電極を有する薄膜トランジスタにおいて、該基板上の一部に該ソース又はドレインの一方を設け、該ソース又はドレインの一方及び該基板を該半導体層により覆い、該半導体層上であって該ソース又はドレインの一方に対応する領域の一部に該ソース又はドレインの一方と、平面図でみて、直交するように該ドレイン又はソースの他方を設け、該ソース又はドレインの他方及び該半導体層を絶縁層により覆い、該絶縁層上において、該ソース又はドレインの他方が該ソース又はドレインの一方と重なり合っている領域に該ゲート電極を設けたことを特徴とする薄膜トランジスタ。
【請求項３】
上記請求項１又は２に記載の薄膜トランジスタにおいて、上記半導体層の厚さが０.０５μｍ以上１μｍ以下であることを特徴とする薄膜トランジスタ。
【請求項４】
上記請求項１から３のいずれかに記載の薄膜トランジスタにおいて、上記ソース及び上記ドレインは、仕事関数の異なる材料で構成されることを特徴とする薄膜トランジスタ。
【請求項５】
上記請求項４に記載の薄膜トランジスタにおいて、上記ソース又はドレインの一方は、仕事関数の大きい材料である金、白金、パラジウム、銅、ニッケル、インジウム-錫酸化物又はポリチオフェン若しくはこれらを複数組み合わせた材料から選択された材料で構成され、上記ソース又はドレインの他方は、仕事関数の小さい材料であるインジウム、アルミニウム、銀、カルシウム、マグネシウム又はリチウム若しくはこれらを複数組み合わせた材料から選択されることを特徴とする薄膜トランジスタ。
【請求項６】
上記請求項４に記載の薄膜トランジスタにおいて、上記半導体層は、p型の有機半導体材料で構成され、上記ゲート電極に近い方の上記ソース又はドレインの一方は、仕事関数の大きな材料により構成し、上記ゲート電極に遠い方の上記ソース又はドレインの他方は、仕事関数の小さな材料により構成されることを特徴とする薄膜トランジスタ。
【請求項７】
上記請求項６に記載の薄膜トランジスタにおいて、上記p型の有機半導体材料は、ペンタセン、テトラセン、チオフェン、フタロシアニン及びこれらの末端が置換された誘導体並びにポリチオフェン、ポリフェニレン、ポリフェニレンビニレン、ポリフルオレン及びこれらの末端もしくはその側鎖が置換された誘導体のポリマーの中から選択されたものであることを特徴とする薄膜トランジスタ。
【請求項８】
上記請求項４に記載の薄膜トランジスタにおいて、上記半導体層は、n型の有機半導体材料で構成され、上記ゲート電極に近い方の上記ソース又はドレインの一方は、仕事関数の小さな材料により構成し、上記ゲート電極に遠い方の上記ソース又はドレインの他方は、仕事関数の大きな材料により構成されることを特徴とする薄膜トランジスタ。
【請求項９】
上記請求項８に記載の薄膜トランジスタにおいて、上記n型の有機半導体材料は、ペリレンテトラカルボン酸二無水物、ナフタレンテトラカルボン酸二無水物、フッ素化フタロシアニン及びこれらの末端が置換された誘導体の中から選択されたものであることを特徴とする薄膜トランジスタ。
【請求項１０】
基板上に、ゲート電極、第１の絶縁層、ソース又はドレインの一方、第２の絶縁層、有機半導体層及びソース又はドレインの他方を有する薄膜トランジスタの製造方法において、該基板上の一部に該ゲート電極を設け、該ゲート電極及び該基板の上を該第１の絶縁層により覆い、該第１の絶縁層上であって該ゲート電極に対応する領域の一部に該ソース又はドレインの一方を設け、該ソース又はドレインの一方の上に該第２の絶縁層を設け、該第２の絶縁層、該ソース又はドレインの一方及び該第１の絶縁層の上を該半導体層により覆い、該半導体層上であって、該ソース又はドレインの一方が該ゲート電極と重なり合っている領域に、該ソース又はドレインの一方と平面図でみて直交するように該ソース又はドレインの他方を形成したことを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
基板上に、ソース又はドレインの一方、有機半導体層、ソース又はドレインの他方、絶縁層及びゲート電極を有する薄膜トランジスタの製造方法において、該基板上の一部に該ソース又はドレインの一方を設け、該ソース又はドレインの一方及び該基板を該半導体層により覆い、該半導体層上であって該ソース又はドレインの一方に対応する領域の一部に該ソース又はドレインの一方と、平面図でみて、直交するように該ソース又はドレインの他方を設け、該ソース又はドレインの他方及び該半導体層を絶縁層により覆い、該絶縁層上において、該ソース又はドレインの他方が該ソース又はドレインの一方と重なり合っている領域に該ゲート電極を設けたことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタに関するもので、特に半導体層に有機半導体を用いた薄膜トランジスタ（ＴＦＴ）の特性向上をもたらすとともに、印刷等の簡便なプロセスで素子を作成することを可能にする技術に関するものである。
【０００２】
【従来の技術】
近年、有機半導体薄膜トランジスタを使用する、様々な集積回路技術が提案されるようになってきた。このような集積回路は、印刷技術などの簡便な製造方法で作成されることが期待されるとともに、大面積加工や、低コスト製造プロセスが実現可能なこと、さらに柔軟な基板上への作成に適合性がよいこと等が利点とされ、携帯ディスプレイや電子値札、電子荷札などの電子タグ等のように、低価格で供給される電子機器の集積回路技術への適合性が良いとの期待を集めている。
【０００３】
有機半導体を用いた薄膜トランジスタの開発は、１９８０年代後半から徐々に活発になってきており、近年では基本性能としてアモルファスシリコンの薄膜トランジスタの特性を越えるに至っている。その代表的な例としては、シェーンらによって作成された、有機半導体としてペンタセンを用いた薄膜トランジスタの性能が、サイエンス（Ｓｃｉｅｎｃｅ）、２８７巻、１０２２頁（２０００年）に報告されている。
【０００４】
これまで、有機半導体薄膜の基本的な素子構造は、図１に示すように、基板１１上にゲート２１を作成し、そのゲート２１上に絶縁膜３１を積層し、その上にソース６１及びドレイン４１を並列にかつ同時に作成し、その上から半導体層５１を積層するボトムコンタクト構造といわれるものか、もしくは図２に示すように、基板１２上にゲート２２を作成し、そのゲート２２上に絶縁膜３２を積層し、その上にさらに半導体層５２を積層し、その上からソース６２及びドレイン４２を並列かつ同時に作成するトップコンタクト構造と呼ばれるものが一般的であった。これらの素子構造では、いずれもソース及びドレインが並列に、かつ同時に作成されることが特徴的である。薄膜トランジスタの高速応答性、低電圧駆動などの基本特性の向上を図るためには、ソースとドレイン間の距離、すなわちチャネル長を狭めることが最も重要な要因の一つである。しかし、図１や２の様な構造を取る場合、如何にして狭いソースとドレイン間距離を得るかは基本的に微細加工技術に依るところが多く、これまでにも様々な手法が検討されてきたが、未だ優れた手法が確立されていないという課題を有している。
【０００５】
ソースおよびドレインを並列かつ同時に作成する方法としては、マスクを用いて、そこに真空蒸着あるいはスパッタリングなどの真空下における電極形成手法を適応するのが最も簡便な方法の一つとして知られている。しかし、この方法では、通常の汎用マスクを用いる限り１０μｍ以下の狭いソース−ドレイン間距離を得ることは困難であるという問題点を有している。また、微細加工に適応できる特殊マスクを用いると、電極形成１回でマスクが目詰まりしてしまい、大量加工に適さないという問題を生じている。
【０００６】
より狭いチャネル長を得る、最も代表的な技術はフォトリソグラフィー技術であり、有機薄膜トランジスタに関しても、フォトリソグラフィー技術により狭いチャネル長を形成し、それにより優れた薄膜トランジスタ特性が得られるということが、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、７６巻、１９４１頁、２０００年等にて報告されている。しかし、この技術を適用したのでは、薄膜トランジスタの半導体層が有機材料で構成されているため、フォトマスクを有機溶媒で洗い流すという操作を導入することが困難である。また、フォトリソグラフィーが適応できる製造工程が考案されたとしても、それにより薄膜トランジスタとしての性能は発揮されるものの、フォトリソグラフィー技術に要するコスト、時間等を考慮すると、薄膜トランジスタの材料として有機材料を用いることで、低コスト、低エネルギーでの生産を実現するという特徴が発揮できなくなるという問題点を有している。
【０００７】
フォトリソグラフィー技術よりもさらに狭いチャネル長を得る技術としては、電子線リソグラフィー技術を用いることが知られている。電子線リソグラフィー技術を用いて、３０ｎｍという極めて狭いチャネル長を実現し、それによりソース−ドレイン間電圧を１Ｖで、０．３５Ｖ／ｄｅｃａｄｅという低電圧駆動を可能にする技術が報告されている。（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、７６巻、１９４１頁、２０００年）しかし、この技術では電子線リソグラフィーという極めて高度で高価な技術を適応しなければ成らず、薄膜トランジスタの材料として有機材料を用いて、印刷技術など簡便な製造プロセスを適応するという特徴が発揮できなくなるという問題点を有している。また、スルーレートも遅くなってしまうという問題点も有している。
【０００８】
印刷により素子を作成する技術は、サイエンス（Ｓｃｉｅｎｃｅ）、２９０巻、２１２３頁（２０００年）に報告されている。ここでは、細いスペーサー棒をソース−ドレイン間電極に設置することで、５μｍの狭いチャネル長を実現している。しかし、当技術では、チャネル長はスペーサーの幅に依存しており、如何に細いスペーサーを作るかという微細加工技術に依存しなければならないという問題点を有している。
【０００９】
こうしたチャネル長の制御を、微細加工技術によらないトランジスタとしては、静電誘導型有機トランジスタが報告されている。（Ｎａｔｕｒｅ、３７２巻、３４４頁、１９９４年、あるいはＳｙｎｔｈｅｔｉｃ  Ｍｅｔａｌｓ、  １１１巻、１１頁、２０００年）このトランジスタ構造では、チャネル長を作成する膜厚で制御することができる。しかし、この場合薄膜トランジスタの動作原理が異なってきてしまうため、従来適応されてきていた薄膜トランジスタとして導入するには、回路設計指針を変えていかなければならない。また、ソース−ドレインの作成は容易になるものの、ゲートの作成が極めて難しいという問題点を有している。
【００１０】
【発明が解決しようとする課題】
トランジスタ特性を上げるためには、電流が流れるチャネル（ソースとドレイン間の距離）を狭くしていくことが必要である。従来は、フォトリソグラフィー技術や電子線リソグラフィー技術など、高度な微細加工技術を適応して、チャネル長を短くすることが行われてきた。これらの手法では、適応する微細加工技術が極めて高度で高価であるため、低価格で高性能な素子を作ることが困難であった。
また、チャネル長を著しく狭くすると、ソース−ドレイン間での漏洩電流が大きくなってしまい、トランジスタ特性としては電流増幅比（オン／オフ比）が大きく取れないという問題が生じていた。
【００１１】
本発明は、トランジスタの基本特性の向上を左右するチャネル長の制御を、リソグラフィーなどの特殊微細加工技術を適応せずに実現可能にするトランジスタの基本素子構造を開発するとともに、その製造方法を提供するものである。
また、本発明は、チャネル長が短くなった場合における、ソース−ドレイン間での漏洩電流を軽減させる薄膜トランジスタを提供するものである。
【００１２】
【課題を解決するための手段】
有機薄膜トランジスタの場合、薄膜の厚さは特別な微細加工技術を適応しなくとも極めて薄くできるという点に着目し、この薄膜の厚さをソース−ドレイン電極間距離に適応することにより、極めて狭いチャネル長を高度な微細加工技術を適応しなくとも創製可能とした。
また、ソース電極とドレイン電極を仕事関数の異なる材料で形成することによりソース−ドレイン間での漏洩電流を軽減させることができた。
【００１３】
即ち、本発明によれば、図３に示すような、基板１０上に、ゲート電極２０、絶縁層３０、ソース又はドレイン４０、半導体層５０及びドレイン又はソース６０を有する薄膜トランジスタにおいて、該基板１０上の一部に該ゲート電極２０を設け、該ゲート電極２０及び該基板１０を該絶縁層３０により覆い、該絶縁層３０上であって該ゲート電極２０に対応する領域の一部に該ソース又はドレイン４０を設け、該ソース又はドレイン４０及び該絶縁層３０を半導体層５０により覆い、該半導体層５０上であって該ソース又はドレイン４０に対応する領域のうち、該ソース又はドレイン４０が該ゲート電極２０と重なり合っている領域を覆うように該ドレイン又はソース６０を形成したことを特徴とする薄膜トランジスタが提供される。図３の構造の重要部分を図４に拡大して示す。本トランジスタ構造においては、チャネル７０がソース又はドレイン４０とドレイン又はソース６０の間に形成され、その長さ（チャネル長）は半導体層５０の膜厚により規定されるものである。
【００１４】
また、本発明によれば、図５に示すような、基板１０上に、ソース又はドレイン６０、半導体層５０、ドレイン又はソース４０、絶縁層３０及びゲート電極２０を有する薄膜トランジスタにおいて、該基板１０上の一部に該ソース又はドレイン６０を設け、該ソース又はドレイン６０及び該基板１０を該半導体層５０により覆い、該半導体層５０上であって該ソース又はドレイン６０に対応する領域の一部にドレイン又はソース４０を設け、該ドレイン又はソース４０を絶縁層３０により覆い、該絶縁層３０上において該ドレイン又はソース４０に対応する領域のうち、該ドレイン又はソース４０が該ソース又はドレイン６０と重なり合っている領域に該ゲート電極２０を設けたことを特徴とする薄膜トランジスタが提供される。図５の構造の重要部分を図６に拡大して示す。本トランジスタ構造においては、チャネル７０がソース又はドレイン４０とドレイン又はソース６０の間に形成され、その長さ（チャネル長）は半導体層５０の膜厚により規定される。
【００１５】
また、本発明によれば、図７に示すように、図３に示す薄膜トランジスタにおいて、上記ソース又はドレイン４０の上部に絶縁層８０を設けたことを特徴とする薄膜トランジスタが提供される。
【００１６】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタにおいて、半導体層５０が有機半導体材料で構成されることを特徴とする薄膜トランジスタが提供される。
【００１７】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタにおいて、半導体層５０の厚さが１μｍ以下であることを特徴とする薄膜トランジスタが提供される。
【００１８】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタにおいて、ソース又はドレイン４０および６０の一方は、仕事関数の大きい材料である金、白金、パラジウム、銅、ニッケル、インジウム-錫酸化物又はポリチオフェン若しくはこれらを複数組み合わせた材料から選択され、ソース又はドレイン４０および６０の他方は、仕事関数の小さい材料であるインジウム、アルミニウム、銀、カルシウム、マグネシウム又はリチウム若しくはこれらを複数組み合わせた材料から選択されることを特徴とする薄膜トランジスタが提供される。
【００１９】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタにおいて、半導体層５０がp型の有機半導体材料であり、ゲート電極２０に近い方の上記ソース又はドレイン電極４０は、仕事関数の大きな材料により構成し、ゲート電極２０に遠い方のソース又はドレイン電極６０は、仕事関数の小さな材料により構成されることを特徴とする薄膜トランジスタが提供される。
【００２０】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタにおいて、上記p型の半導体は、ペンタセン、テトラセン、チオフェン、フタロシアニン及びこれらの末端が置換された誘導体並びにポリチオフェン、ポリフェニレン、ポリフェニレンビニレン、ポリフルオレン及びこれらの末端もしくはその側鎖が置換された誘導体のポリマーの中から選択されたものであることを特徴とする薄膜トランジスタが提供される。
【００２１】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタにおいて、半導体層５０がn型の有機半導体材料であり、ゲート電極２０に近い方のソース又はドレイン電極４０は、仕事関数の小さな材料により構成し、ゲート電極２０に遠い方のソース又はドレイン電極６０は、仕事関数の大きな材料により構成されることを特徴とする薄膜トランジスタが提供される。
【００２２】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタにおいて、上記n型の半導体は、ペリレンテトラカルボン酸二無水物、ナフタレンテトラカルボン酸二無水物、フッ素化フタロシアニン及びこれらの末端が置換された誘導体の中から選択されたものであることを特徴とする薄膜トランジスタが提供される。
【００２３】
また、本発明によれば、基板１０上に、ゲート電極２０、絶縁層３０、ソース又はドレイン４０、半導体層５０及びドレイン又はソース６０を有する薄膜トランジスタの製造方法において、該基板１０上の一部に該ゲート電極２０を設け、該ゲート電極２０及び該基板１０を該絶縁層３０により覆い、該絶縁層３０上であって該ゲート電極２０に対応する領域の一部に該ソース又はドレイン４０を設け、該ソース又はドレイン４０及び該絶縁層３０を半導体層５０により覆い、該半導体層５０上であって少なくとも該ソース又はドレイン４０に対応する領域のうち、該ソース又はドレイン４０が該ゲート電極２０と重なり合っている領域を覆うように該ドレイン又はソース６０を形成することを特徴とする薄膜トランジスタの製造方法が提供される。
【００２４】
また、本発明によれば、基板１０上に、ソース又はドレイン６０、半導体層５０、ドレイン又はソース４０、絶縁層３０及びゲート電極２０を有する薄膜トランジスタの製造方法において、該基板１０上の一部に該ソース又はドレイン６０を設け、該ソース又はドレイン６０及び該基板１０を該半導体層５０により覆い、該半導体層５０上であって該ソース又はドレイン６０に対応する領域の一部にドレイン又はソース４０を設け、該ドレイン又はソース４０を絶縁層３０により覆い、該絶縁層３０上において少なくと該ドレイン又はソース４０に対応する領域のうち、該ドレイン又はソース４０が該ソース又はドレイン６０と重なり合っている領域に該ゲート電極２０を設けることを特徴とする薄膜トランジスタの製造方法が提供される。
【００２５】
また、本発明によれば、上記薄膜トランジスタの製造方法において、上記トランジスタを構成する要素の少なくとも一部が、溶液を塗布するあるいは付着させることによって作製されることを特徴とする薄膜トランジスタの製造方法が提供される。
【００２６】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタを用いて作製することを特徴とする表示素子が提供される。
【００２７】
また、本発明によれば、上記表示素子の表示部が、電界発光素子、液晶素子又は電気泳動素子であることを特徴とする表示素子が提供される。
【００２８】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタにおいて、ゲート電極２０に接触した絶縁層３０の全部もしくは一部に強誘電体材料を用いたことを特徴とするメモリ素子が提供される。
【００２９】
また、本発明によれば、上記メモリ素子において、強誘電体材料が有機誘電体材料であることを特徴とするメモリ素子が提供される。
【００３０】
また、本発明によれば、上記図３、５、７で示される薄膜トランジスタを複数配置したことを特徴とする薄膜トランジスタ集積回路が提供される。
【００３１】
【発明の実施形態】
本発明において使用される基板１０は特に限定されず、いかなる物を用いても良い。一般に好適に用いられる物は、石英などのガラス基板やシリコンウェハー等であるが、ポリカーボネート、ポリイミドやポリエチレンテレフタレート（ＰＥＴ）などの柔軟性のあるプラスチック基板等も用いることが出来る。また、基板の配置位置は、ゲート２０の絶縁層３０の対極側か、ソースもしくはドレイン６０の半導体層５０の対極側かは限定されない。ゲート２０を先に作製する場合には、基板はゲート２０と接触してゲート絶縁層３０の対極側に設置されることが望ましいが、ソースもしくはドレイン６０を先に作製する場合には、基板はソースもしくはドレイン６０と接触して半導体層５０の対極側に設置されることが望ましい。
【００３２】
本発明において使用されるゲート２０の材料は、抵抗値の低い材料であればいかなるものを用いても良い。一般に、タングステン、クロム、銀、ニッケル、金や銅などの金属が用いられることが多いが、これに限定されるものではない。その作成法は特に限定されず、いかなる方法を用いても良い。一般に用いられる方法は、メッキ配線などであるが、活版印刷、スクリーン印刷、インクジェット印刷なの溶液から塗布されるあるいは付着される湿式製造プロセスなども適応される。この場合には、銀ペーストの他、チオフェン系導電性高分子（ＰＥＤＯＴ）やポリアニリン及びそれらの誘導体などの有機材料による電極をゲート２０として用いることができる。また、真空蒸着法やスパッタリング法など、上記とは異なる乾式製造プロセスを適応することも可能である。また、素子の安定化、長寿命化、高電荷注入効率化などを図るため、ゲート２０が複数の材料の混合もしくは積層で構成されたり、あるいは表面処理を施しておくことも可能である。
【００３３】
本発明において使用されるゲート２０の形状は特に限定されず、いかなる形状を用いてもよい。一般に好適に用いられるのは、１μｍ以上１ｍｍ以下の幅で、２０ｎｍ以上１０μｍ以下の厚さの直線配線であるが、これに限定されるものではない。
【００３４】
本発明において用いるゲートに接触する絶縁層３０は、より効果的な電界効果を得るために大きな誘電率を有する材料が望ましい。例えば、ＳｉＯ２やＡｌ２Ｏ３などがあげられるが、これに限定されるものではなく、素子の柔軟性を付与させるために、ポリメチルメタクリレート（ＰＭＭＡ）、ポリイミド、ポリスチレン、ポリパラキシレン、ポリフッ化ビニリデン（ＰＶＦ）、ポリビニルフェノール、プルランなどのポリマー誘電体なども用いることができる。さらに、チタン酸ジルコン酸鉛（ＰＺＴ）等の強誘電体薄膜なども利用可能である。また、半導体薄膜５０の結晶粒を大きくしたり、配向性を高めたりするために絶縁層３０の半導体層５０側をコーティングしたり、絶縁層３０の表面の配向処理をしたりすることなども可能である。
【００３５】
本発明において用いる絶縁層３０の作成法は特に限定されず、いかなる方法を用いても良い。一般に、真空蒸着やスパッタリングなどの気相成長法が用いられることが多いが、簡便で低コストでの作成という点からは、スクリーン印刷、インクジェット印刷など、材料を溶媒と混合させ溶液からの塗布あるいは付着などをして作成する湿式製造プロセスとしての印刷手法なども適応される。また、この時の層の厚さは、一般に用いることができるのは５０ｎｍ以上５０００ｎｍ以下であるが、好ましくは１００ｎｍ以上５００ｎｍ以下である。
【００３６】
本発明において用いるゲートに接触する絶縁層３０の形状は特に限定されず、いかなる形状を用いてもよい。一般には、半導体層５０よりも広い面積の形状を有することが望ましい。
【００３７】
本発明において用いるソースもしくはドレイン４０もしくは６０の材料としては、一方は、仕事関数が大きい材料を用い、他方は仕事関数が小さい材料を用いるが、この際、仕事関数の調整、素子の安定化、長寿命化、高電荷注入効率化などを図るため、ソース及びドレインが複数の材料の混合もしくは積層で構成されたり、あるいは表面処理や半導体層との間の界面修飾を施しておくことも可能である。
【００３８】
本発明において用いるソースもしくはドレイン４０もしくは６０の作成法は特に限定されず、いかなる方法を用いても良い。一般に、真空蒸着やスパッタリングなどの気相成長法が用いられることが多いが、簡便で低コストでの作成という点からは、スクリーン印刷、インクジェット印刷など、材料を溶媒と混合させ溶液からの塗布などとして作成する湿式製造プロセスとしての印刷手法なども適応される。
【００３９】
本発明において用いるソースもしくはドレイン４０もしくは６０のパターン形状は特に限定されず、いかなるパターン形状を用いてもよい。一般に好適に用いられるのは、１μｍ以上１ｍｍ以下の幅で、２０ｎｍ以上１０μｍ以下の厚さの直線配線であるが、これに限定されるものではない。
【００４０】
本発明において用いるソースもしくはドレイン４０の断面形状は、効果的な電界分布を実現させるために、絶縁層３０の膜表面（図８のＡ−Ｂ面）とソース又はドレイン電極４０の側面（図８のＢ−Ｃ面）との成す角θを１３０度以下とするのか好ましい。より効果的にするためには、できるだけ当該角度θが９０度に近くなることが望ましい。
【００４１】
上記θが約１２０°である素子の、ソース−ドレイン間電圧４Ｖ時におけるソース−ドレイン間電流のゲート電圧依存性を図９に示す。図から、ソース−ドレイン間電圧４Ｖでのサブスレショルドスロープは、約０.１５Ｖ／ｄｅｃａｄｅとなることが示された。
【００４２】
上記θが約１５０°である素子の、ソース−ドレイン間電圧４Ｖ時におけるソース−ドレイン間電流のゲート電圧依存性を図１０示す。図から、ゲート電圧を変化させてもドレイン電流はほとんど変化せず、ゲートによる変調効果が現れないことが明らかになった。
【００４３】
このような形状を作成するための製造方法は、特に限定されず、いかなる方法を用いても良いが、一般には、フォトエッチング技術やマスク蒸着等を用いて、形状成形が行われる。特に、インクジェット法などの塗布法を用いた場合、その電極材料と乾燥条件によっては、電極形状が絶縁層３０の膜表面とソース又はドレイン電極４０の側面との成す角が９０度以下になることも起こりうるが、こうした形状になることも構わない。
【００４４】
本発明におけるゲート２０、ソースもしくはドレイン４０、ドレインもしくはソース６０の配置に関しては、配線される際、基板平面上におけるそれぞれの軸の相互角は特に限定されず、いかなる角度で配線されてもよい。ただし、ゲート２０、ソースもしくはドレイン４０、ドレインもしくはソース６０が交差した部分を持つこととが必要である。また、それぞれが素子部を外れた部分においては、上下方向に重ならないように設置されることが望ましい。
【００４５】
本発明における薄膜トランジスタは、半導体層５０に有機半導体材料が用いられる。その組成は、特に限定されず、単一物質で構成されても構わないし、また複数の物質の混合によって構成されても構わない。さらに、数種の物質の層状構造によって構成されることもできる。これまでに優れた特性を示す有機半導体材料としては、以下のようなものが知られている。
アントラセン、テトラセン、ペンタセンまたはその末端が置換されたこれらの誘導体。α−セクシチオフェン。ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）およびその末端が置換された誘導体。ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）およびその末端が置換された誘導体。銅フタロシアニン及びその末端がフッ素などで置換された誘導体。銅フタロシアニンの銅が、ニッケル、酸化チタン、フッ素化アルミニウム等で置換された誘導体及びそれぞれの末端がフッ素などで置換された誘導体。フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体。ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。
【００４６】
本発明に用いられる半導体層５０の作製法は、特に限定されず、いかなる方法を用いても良い。一般に、真空蒸着などの気相成長法が用いられることが多いが、簡便で低コストでの作成という点からは、スクリーン印刷、インクジェット印刷など、材料を溶媒と混合させ溶液からの塗布などとして作成する印刷手法が適応される。また。マイクロコンタクトプリンティング、マイクロモルディングなどのソフトリソグラフィーと呼ばれる印刷法などを適応することもできる。
【００４７】
本発明における半導体層５０の厚さは、チャネル長を制御するものであり、薄ければ薄いほど高性能を与えることができる。一般に用いられる厚さは、１μｍ以下であるが、好ましくは、０．５μｍ以下０.０５μｍ以上である。またこの際、膜厚の均質性を保つために、半導体層６０を構成する材料の構造形態をアモルファスとすることもできる。さらに、アモルファス性の高分子媒体に有機半導体材料を分散させたものを半導体層５０として形成させることも可能である。
【００４８】
本発明において用いる半導体層５０の形状は特に限定されず、いかなる形状を用いてもよい。ただし、ソースもしくはドレイン４０、ドレインもしくはソース６０が交差した部分よりも広い面積の形状を有することが求められる。
【００４９】
本発明におけるトランジスタ素子に、絶縁層８０を挿入する場合、絶縁層８０の幅は、ソースもしくはドレインとする４０の幅より狭ければ構わないが、好ましくは４０の幅を超えない程度に近い幅であることが好ましい。
【００５０】
本発明における絶縁層８０を挿入する位置は、ソースもしくはドレインとする４０の上であるが、半導体層５０との位置関係は特に限定されない。ソースもしくはドレインとする４０の上で半導体層５０の下であっても構わないし、ソースもしくはドレインとする４０の上部で半導体層５０とドレインもしくはソースとする６０との間に位置する領域に設置しても構わない。この際の絶縁層の幅は、ソースもしくはドレインとする４０の幅より狭ければ構わないが、好ましくは４０の幅を超えない程度に近い幅であることが好ましい。また、該絶縁層は、ソースもしくはドレインとする４０と半導体層５０の間と、半導体層５０とドレインもしくはソースとする６０との間の両方に設置しても構わない。
【００５１】
絶縁層８０の材料は、より効果的な絶縁性を有する材料が望ましい。例えば、ＳｉＯ２やＡｌ２Ｏ３などがあげられるが、これに限定されるものではなく、素子の柔軟性を付与させるために、ポリメチルメタクリレート（ＰＭＭＡ）、ポリイミド、ポリエチレン、ポリスチレン、ポリパラキシレン、ポリフッ化ビニリデン（ＰＶＦ）、ポリビニルフェノールなどのポリマー絶縁体なども用いることができる。また、半導体薄膜５０の結晶粒を大きくしたり、配向性を高めたりするために、絶縁層８０の配向処理を施したり、絶縁層８０上にコーティングをしたりすることなども可能である。
【００５２】
本発明における絶縁層８０の作成法は特に限定されず、いかなる方法を用いても良い。一般に、真空蒸着やスパッタリングなどの気相成長法が用いられることが多いが、簡便で低コストでの作成という点からは、スクリーン印刷、インクジェット印刷など、材料を溶媒と混合させ溶液からの塗布などとして作成する湿式製造プロセスとしての印刷手法なども適応される。また、この時の層の厚さは、一般に用いることができるのは０ｎｍ以上５０００ｎｍ以下であるが、好ましくは５０ｎｍ以上５００ｎｍ以下である。
【００５３】
【実施例】
以下に、本発明を実施例によりさらに詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
【００５４】
【実施例１】
合成石英 (ESグレード)による基板（面積２０×３５ mm、厚さ：１．０mm）を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて２０分間超音波洗浄を行い、その後、純水中にて２０分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線−オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した石英基板上に、図１１で示すように、ゲート電極２０として、金を幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この際の製膜条件は、基板３０℃で、毎分６ｎｍの蒸着速度である。次に、図１２で示すように、ゲート電極２０上からポリメチルメタクリレート（PMMA）をクロロホルムに溶解し、その溶液から絶縁膜３０としてスピンコート法により０．４μｍの厚さに製膜した。その後、絶縁膜３０の上から、図１３に示すように、ドレイン電極４０として、金を幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この際の製膜条件は、基板温度３０℃で、毎分６ｎｍの蒸着速度である。この際、ドレイン電極４０は、先に作成したゲート電極２０と一部のみで重なり、ゲート電極２０の軸とドレイン電極４０の軸とが平行にならないようにした。さらにその上から、図１４に示すように半導体層５０としてペンタセンを真空蒸着した。ペンタセンは、昇華精製を１０回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分１ｎｍの速度で０．５μｍの厚さに真空蒸着を行った。その後、図１５に示すように、ソース電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この際、ソース電極６０の長さ方向の軸が、ドレイン電極４０の長さ方向の軸と直交し、かつゲート電極２０の軸と平行とならないように製膜した。この際の製膜条件は、基板温度３０℃で、毎分６ｎｍの蒸着速度である。このようにして、チャネル長０．５μｍ、チャネル幅１００μｍの電界効果型薄膜トランジスタが作成された。
【００５５】
【実施例２】
シリコン熱酸化膜３００ｎｍを絶縁層３０として育成したｎ型シリコン基板（面積２０×３５ mm、厚さ：１．０mm）を、純水にて５倍に希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて２０分間超音波洗浄を行い、その後、純水中、２０分間超音波洗浄を行い、洗剤除去を行った。さらにその後、紫外線−オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、金のドレイン電極４０を、幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この際の製膜条件は、基板温度３０℃で、毎分６ｎｍの蒸着速度である。その上から、半導体層５０として、ペンタセン薄膜を真空蒸着法で作成した。ペンタセンは、昇華精製を１０回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約４５℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分１ｎｍの速度で０．５μｍの厚さに真空蒸着を行った。さらにその上から、ソース電極６０として、インジウムを幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して、長さ方向が、ドレイン電極４０の長さ方向と直交するように真空蒸着した。この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。ゲート電極２０は、基板として用いたシリコンウェハーを用いた。このようにして作成された薄膜トランジスタは、チャネル長０．５μｍ、チャネル幅１００μｍの電界効果型薄膜トランジスタとして動作した。図１６に、このようにして作成された素子の、ソース−ドレイン間電圧２Ｖ時におけるソース−ドレイン間電流のゲート電圧依存性を示す。図から、ソース−ドレイン間電圧２Ｖで、サブスレショルドスロープ８Ｖ／ｄｅｃａｄｅが得られることが示された。
【００５６】
【実施例３】
シリコン熱酸化膜３００ｎｍを絶縁層３０として育成したｎ型シリコン基板（面積２０×３５ mm、厚さ：１．０mm）を、純水にて５倍に希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて２０分間超音波洗浄を行い、その後、純水中、２０分間超音波洗浄を行い、洗剤除去を行った。さらにその後、紫外線−オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、金のドレイン電極４０を、幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この際の製膜条件は、基板温度３０℃で、毎分６ｎｍの蒸着速度である。その上から、半導体層５０として、ペンタセン薄膜を真空蒸着法で作成した。ペンタセンは、昇華精製を１０回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約−１９０に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分１ｎｍの速度で０．５μｍの厚さに真空蒸着を行った。このようにして作製されたペンタセンは、アモルファス上に製膜される。さらにその上から、ソース電極６０として、インジウムを幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して、長さ方向が、ドレイン電極４０の長さ方向と直交するように真空蒸着した。この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。ゲート電極２０は、基板として用いたシリコンウェハーを用いた。このようにして作成された薄膜トランジスタは、チャネル長０．５μｍ、チャネル幅１００μｍの電界効果型薄膜トランジスタとして動作した。図１７に、このようにして作成された素子の、様々なゲート電圧におけるソース−ドレイン間電流のソース−ドレイン間電圧依存性を示す。図中ソース−ドレイン間電流は、ソース−ドレイン間電圧が０Ｖ時における漏れ電流を差し引いたものである。ゲート電圧が−５０Vと高くなっても、ソース−ドレイン電圧が１０V以下で飽和領域が現れることが示された。
【００５７】
【実施例４】
ｎ型シリコン基板を、純水にて５倍に希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて２０分間超音波洗浄を行い、その後、純水中、２０分間超音波洗浄にて洗剤除去を行った。さらにその後、紫外線−オゾン洗浄器にて２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、金のドレイン電極を、幅１００μｍ、厚さ０．１μｍのサイズで真空蒸着した。この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。このようにして作成した電極の側面を走査型電子顕微鏡で観測し、電子顕微鏡像から電極側面と絶縁層表面とのなす角を求めたところ、約１２０度であった。ゲート電極上からポリメチルメタクリレート（PMMA）をクロロホルムに溶解し、その溶液から絶縁膜としてスピンコート法により０．４μｍの厚さに製膜した。その後、絶縁膜の上から、その上から、ポリ-３-ヘキシルチオフェン薄膜をクロロホルム溶液から塗布製膜した。このときの膜厚は１μｍであった。さらにその上から、ソース電極として金を、幅１００μｍ、厚さ０．１μｍのサイズで、長さ方向が、ドレイン電極の長さ方向と直交するように真空蒸着した。この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。ゲート電極は、基板として用いたシリコンウェハーを用いた。図１８に、このようにして作成された素子の、ソース−ドレイン間電圧４Ｖ時におけるソース−ドレイン間電流のゲート電圧依存性を示す。サブスレショルドスロープは０.２Ｖ／ｄｅｃａｄｅであった。
【００５８】
【実施例５】
シリコン熱酸化膜３００ｎｍを絶縁層として育成したｎ型シリコン基板を、純水にて５倍に希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて２０分間超音波洗浄を行い、その後、純水中、２０分間超音波洗浄にて洗剤除去を行った。さらにその後、紫外線−オゾン洗浄器にて２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、金のドレイン電極を、幅１００μｍ、厚さ０．１μｍのサイズで真空蒸着した。この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。このようにして作成した電極の側面を走査型電子顕微鏡で観測し、電子顕微鏡像から電極側面と絶縁層表面とのなす角を求めたところ、約１２０度であった。金電極を形成した基板を、オクタデシルトリクロロシランのクロロホルム溶液に１０分間浸すことで、表面疎水処理を行った。その上から、ｐ型半導体であるペンタセン薄膜を真空蒸着法で作成した。ペンタセンは、昇華精製を１０回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約４５℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分１ｎｍの速度で５００ｎｍの厚さに真空蒸着を行った。さらにその上から、ソース電極として金を、幅１００μｍ、厚さ０．１μｍのサイズで、長さ方向が、ドレイン電極の長さ方向と直交するように真空蒸着した。この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。ゲート電極は、基板として用いたシリコンウェハーを用いた。このようにして作成された薄膜トランジスタは、チャネル長０．５μｍ、チャネル幅１００μｍの電界効果型薄膜トランジスタとして動作した。図１９に、このようにして作成された素子の、ソース−ドレイン間電圧４Ｖ時におけるソース−ドレイン間電流のゲート電圧依存性を波線で示す。サブスレショルドスロープは０.１５Ｖ／ｄｅｃａｄｅで、オフ電流は１０−8Ａ台であった。これと全く同様にして、ソース電極としてインジウムを用いた素子の作製を行った。この際、インジウムは、幅１００μｍ、厚さ０．１μｍのサイズで、長さ方向が、ドレイン電極の長さ方向と直交するように真空蒸着した。製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。このようにして作成された薄膜トランジスタは、チャネル長０．５μｍ、チャネル幅１００μｍの電界効果型薄膜トランジスタとして動作した。図１９に、このようにして作成された素子の、ソース−ドレイン間電圧４Ｖ時におけるソース−ドレイン間電流のゲート電圧依存性を実線で示す。サブスレショルドスロープは０.２Ｖ／ｄｅｃａｄｅで、オフ電流は１０−10Ａ台であった。すなわち、全く同様にして作成した素子において、ソース及びドレインの両電極を、絶縁層の次に作成する電極を金にし、半導体層の次に作成する電極をインジウムとした場合、両電極ともともに金にした場合と比べて、サブスレショルドスロープはほぼ同程度の値を示したが、オフ電流が二桁以上軽減された。
【００５９】
【実施例６】
シリコン熱酸化膜５０ｎｍを絶縁層として育成したｎ型シリコン基板を、純水にて希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて超音波洗浄を行い、その後、純水中、超音波洗浄にて潜在除去を行った。さらにその後、紫外線−オゾン洗浄器にて２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、アルミニウムのドレイン電極を、幅１００μｍ、厚さ０．１μｍのサイズで真空蒸着した。この際の製膜条件は、基板３０℃で、毎分６ｎｍの蒸着速度である。その上から、ｎ型半導体であるメチルペリレン薄膜を真空蒸着法で作成した。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約−１３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分１０ｎｍの速度で５００ｎｍの厚さに真空蒸着を行った。さらにその上から、ソース電極としてペースト状の銀微粒子を、幅１００μｍ、厚さ０．１μｍのサイズで、長さ方向が、ドレイン電極の長さ方向と直交するように先端ドロウイング法にて作製した。図２０に、このようにして作成された素子の、ソース−ドレイン間電圧４Ｖ時におけるソース−ドレイン間電流のゲート電圧依存性を示す。電極をアルミニウムと銀にすることで、オフ電流が１０−１０Ａ台に押さえることができている。
【００６０】
【実施例７】
シリコン熱酸化膜３００ｎｍを絶縁層３０として育成したｎ型シリコン基板（面積２０×３５ mm、厚さ：１．０mm）を、純水にて５倍に希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて２０分間超音波洗浄を行い、その後、純水中、２０分間超音波洗浄を行い、洗剤除去を行った。さらにその後、紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、金のドレイン電極４０を、幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この際の製膜条件は、基板温度３０℃で、毎分６ｎｍの蒸着速度である。その上から、半導体層５０として、ペンタセン薄膜を真空蒸着法で作成した。ペンタセンは、昇華精製を１０回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分１ｎｍの速度で０．５μｍの厚さに真空蒸着を行った。さらにその上から、ソース電極６０として、インジウムを幅１００μｍ、厚さ０．２μｍのサイズとなるようニッケル製のマスクを利用して、長さ方向が、ドレイン電極４０の長さ方向と直交するように真空蒸着した。この際、ニッケルのマスクを厚さ1ｍｍのスペーサーを挟んで基板から浮かせて配置し、金電極の蒸着によりマスクの下にも電極材料が回り込んで電極側面がなまるようにした。また、この際の製膜条件は、基板３０℃下、毎分６ｎｍの蒸着速度である。このようにして作成した電極の側面を走査型電子顕微鏡で観測し、電子顕微鏡像から電極側面と絶縁層表面とのなす角を求めたところ、約１５０度であった。ゲート電極２０は、基板として用いたシリコンウェハーを用いた。図１７に、このようにして作成された素子の、ソース−ドレイン間電圧４Ｖ時におけるソース−ドレイン間電流のゲート電圧依存性を示す。図から、ゲート電圧を変化させてもドレイン電流はほとんど変化せず、ゲートによる変調効果が現れないことが明らかになった。
【００６１】
【発明の効果】
本発明の有機薄膜トランジスタは、その素子構造が積層薄膜で構成されるため、単純上塗り工程で製造可能であり、印刷技術の適応が極めて容易になる。また同時に、積層方向への素子の複合化が容易になり、三次元集積化が容易となる。さらに、有機半導体層が、ソース電極により被われる構造であるため、半導体層の封止効果としても働き、酸素や水分による半導体の劣化を防ぎ、素子の長寿命化をもたらす。本発明の有機薄膜トランジスタの素子構造は、チャネル長を有機半導体層の膜厚で制御できるため、１μｍ以下のチャネル長も容易に実現されるため、極めて低電圧駆動化が容易となる。有機材料を用いて、印刷技術を適応することにより、フィルム素子化、大面積素子化、フレキシブル素子化が可能であり、耐衝撃性も向上する。
【図面の簡単な説明】
【図１】従来型の有機薄膜トランジスタで、ボトムコンタクト構造と呼ばれる素子構造の模式的断面図
【図２】従来型の有機薄膜トランジスタで、トップコンタクト構造と呼ばれる素子構造の模式的断面図
【図３】本発明における有機薄膜トランジスタの一例の模式的断面図
【図４】図３の重要部分の拡大図
【図５】本発明における有機薄膜トランジスタの一例の模式的断面図
【図６】図５の重要部分の拡大図
【図７】本発明における有機薄膜トランジスタのソース−ドレイン間に絶縁膜が付いた素子の一例の模式的断面図
【図８】本発明のソース又はドレイン電極形状を有する素子の一例の模式的断面図
【図９】θ＝約１２０°の有機薄膜トランジスタのドレイン電圧４Ｖにおけるドレイン電流のゲート電圧依存性
【図１０】θ＝約１５０°の有機薄膜トランジスタのドレイン電圧４Ｖにおけるドレイン電流のゲート電圧依存性
【図１１】本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図（１）
【図１２】本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図（２）
【図１３】本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図（３）
【図１４】本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図（４）
【図１５】本発明における有機薄膜トランジスタ形成のための有用な製造プロセス工程の概略図（５）
【図１６】ソース−ドレイン間電圧２Ｖ時におけるソース−ドレイン間電流のゲート電圧依存性
【図１７】様々なゲート電圧におけるソース−ドレイン間電流のソース−ドレイン間電圧依存性
【図１８】半導体層にポリアルキルチオフェンの塗布薄膜を用いた時のドレイン電圧４Ｖにおけるドレイン電流とゲート電圧の相関曲線
【図１９】ドレイン電圧４Ｖにおけるドレイン電流とゲート電圧の相関曲線。実線は、半導体活性層にｐ型半導体としてペンタセンを用い、ソース及びドレイン電極に金とインジウムを用いた場合のドレイン電流−ゲート電圧（Ｉｄ−ＶＧ）曲線、波線はソース及びドレイン電極がともに金で構成されている場合のドレイン電流−ゲート電圧（Ｉｄ−ＶＧ）曲線
【図２０】ドレイン電圧４Ｖにおけるドレイン電流とゲート電圧の相関曲線。半導体活性層にｎ型半導体としてメチルペリレンを用い、ソース及びドレイン電極に銀とアルミニウムを用いた場合のドレイン電流−ゲート電圧（Ｉｄ−ＶＧ）曲線
【符号の説明】
１０  本発明における基板
１１  ボトムコンタクト構造における基板
１２  トップコンタクト構造における基板
２０  本発明におけるゲート
２１  ボトムコンタクト構造におけるゲート
２２  トップコンタクト構造におけるゲート
３０  本発明における絶縁層
３１  ボトムコンタクト構造における絶縁層
３２  トップコンタクト構造における絶縁層
４０  本発明におけるドレインもしくはソース
４１  ボトムコンタクト構造におけるドレインもしくはソース
４２  トップコンタクト構造におけるドレインもしくはソース
５０  本発明における半導体層
５１  ボトムコンタクト構造における半導体層
５２  トップコンタクト構造における半導体層
６０  本発明におけるソースもしくはドレイン
６１  ボトムコンタクト構造におけるソースもしくはドレイン
６２  トップコンタクト構造におけるソースもしくはドレイン
７０  本発明における薄膜トランジスタのチャネル領域
８０  本発明における絶縁膜
９０  本発明における保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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