(57)【特許請求の範囲】
【請求項１】
メモリへ結合されている電子システムにおいて、
前記メモリへのアクセスを必要とする第一装置、
実時間動作を維持するのに充分な前記メモリへのアクセスを必要とするデコーダ、
前記第一装置及び前記デコーダへ結合されており前記第一装置及び前記デコーダによって共用され且つ前記メモリへアクセスするためのアドレスを発生するメモリインターフェースであって、前記第一装置及び前記デコーダに対して前記メモリへのアクセスを選択的に与えるメモリインターフェース、
を有しており、前記第一装置は、前記メモリへのアクセスに対する前記第一装置の優先度を決定し且つ前記第一装置が前記メモリへアクセスする場合のバースト長を決定する第一ＤＭＡエンジンを有しており、前記デコーダは、前記メモリへのアクセスに対する前記デコーダの優先度を決定し且つ前記デコーダが前記メモリへアクセスする場合のバースト長を決定する第二ＤＭＡエンジンを有しており、前記メモリインターフェースは前記第一及び第二ＤＭＡエンジンに結合されており前記優先度に従って前記第一装置及び前記デコーダに対して選択的に前記メモリへのアクセスを与えるアービターを有している、ことを特徴とする電子システム。
【請求項２】
請求項１において、前記デコーダがビデオデコーダを有していることを特徴とする電子システム。
【請求項３】
請求項１において、前記デコーダがＭＰＥＧ−２スタンダードに準拠してフォーマット化されたビットストリームをデコードすることが可能であることを特徴とする電子システム。
【請求項４】
請求項１において、更に、前記メモリインターフェースへ結合されているエンコーダを有していることを特徴とする電子システム。
【請求項５】
請求項４において、前記デコーダ、前記エンコーダ、前記メモリインターフェースが前記第一装置内にモノリシック的に集積化されていることを特徴とする電子システム。
【請求項６】
請求項４において、前記エンコーダがＨ．２６３スタンダードに従うビットストリームを発生することが可能であることを特徴とする電子システム。
【請求項７】
請求項１において、前記デコーダ及び前記メモリインターフェースが前記第一装置内にモノリシック的に集積化されていることを特徴とする電子システム。
【請求項８】
請求項１において、更に、前記メモリ、前記デコーダ、前記第一装置へ結合されている高速バスを有していることを特徴とする電子システム。
【請求項９】
請求項８において、前記高速バスがスレッシュホールド帯域幅より大きな帯域幅を有していることを特徴とする電子システム。
【請求項１０】
請求項８において、前記高速バスがメモリバスを有していることを特徴とする電子システム。
【請求項１１】
メモリへ結合されている電子システムにおいて、
前記メモリへのアクセスを必要とする第一装置、
実時間動作を維持するのに充分な前記メモリへのアクセスを必要とするデコーダ、
前記第一装置及び前記デコーダへ結合している高速バス、
前記メモリへ結合させるための且つ前記第一装置へ及び前記デコーダへ結合されており前記第一装置及び前記デコーダによって共用され且つ前記メモリへアクセスするためのアドレスを発生するメモリインターフェースであって、前記第一装置及び前記デコーダに対して前記メモリへのアクセスを選択的に与えるためのアービターを具備しているメモリインターフェース、
を有しており、前記第一装置は、前記メモリへのアクセスに対する前記第一装置の優先度を決定し且つ前記第一装置が前記メモリへアクセスする場合のバースト長を決定する第一ＤＭＡエンジンを有しており、前記デコーダは、前記メモリへのアクセスに対する前記デコーダの優先度を決定し且つ前記デコーダが前記メモリへアクセスする場合のバースト長を決定する第二ＤＭＡエンジンを有しており、前記第一及び第二ＤＭＡエンジンは前記アービタ−へ結合されている、ことを特徴とする電子システム。
【請求項１２】
請求項１１において、前記第一装置が可変帯域幅を有することが可能であり、且つ前記デコーダが可変帯域幅を有することが可能であることを特徴とする電子システム。
【請求項１３】
請求項１１において、前記デコーダがビデオデコーダを有していることを特徴とする電子システム。
【請求項１４】
請求項１１において、前記デコーダがＭＰＥＧ−２スタンダードに従ってフォーマット化されたビットストリームをデコードすることが可能であることを特徴とする電子システム。
【請求項１５】
請求項１１において、更に、前記メモリインターフェースへ結合しているエンコーダを有していることを特徴とする電子システム。
【請求項１６】
請求項１５において、前記デコーダ、前記エンコーダ、前記メモリインターフェースが前記第一装置内にモノリシック的に集積化されていることを特徴とする電子システム。
【請求項１７】
請求項１５において、前記エンコーダがＨ．２６３スタンダードに従うビットストリームを発生することが可能であることを特徴とする電子システム。
【請求項１８】
請求項１１において、前記デコーダ及び前記メモリインターフェースが前記第一装置内にモノリシック的に集積化されていることを特徴とする電子システム。
【請求項１９】
請求項１１において、前記第一装置がプロセッサチップセットであることを特徴とする電子システム。
【請求項２０】
請求項１９において、前記プロセッサチップセットがプロセッサに結合されていることを特徴とする電子システム。
【請求項２１】
請求項１１において、前記第一装置がグラフィックスアクセラレータであることを特徴とする電子システム。
【請求項２２】
請求項１１において、前記デコーダがＭＰＥＧ−２スタンダードに従ってフォーマット化されたビットストリームをデコードすることが可能であることを特徴とする電子システム。
【請求項２３】
請求項１１において、前記高速バスがスレッシュホールド帯域幅より大きな帯域幅を有していることを特徴とする電子システム。
【請求項２４】
請求項１１において、前記高速バスをメモリバスを有していることを特徴とする電子システム。
【請求項２５】
コンピュータにおいて、
入力装置、
出力装置、
メモリ、
前記メモリへのアクセスを必要とする第一装置、
実時間動作を維持するのに充分な前記メモリへのアクセスを必要とするデコーダ、
前記メモリへ、前記第一装置へ、前記デコーダへ結合されており前記第一装置及び前記デコーダによって共用され且つ前記メモリへアクセスするためのアドレスを発生するメモリインターフェース、
を有しており、前記第一装置は、前記メモリへのアクセスに対する前記第一装置の優先度を決定し且つ前記第一装置が前記メモリへアクセスする場合のバースト長を決定する第一ＤＭＡエンジンを有しており、前記デコーダは、前記メモリへのアクセスに対する前記デコーダの優先度を決定し且つ前記デコーダが前記メモリへアクセスする場合のバースト長を決定する第二ＤＭＡエンジンを有しており、前記メモリインターフェースは前記第一及び第二ＤＭＡエンジンに結合されており前記優先度に従って前記第一装置及び前記デコーダに対して選択的に前記メモリへのアクセスを与えるアービターを有している、ことを特徴とするコンピュータ。
【請求項２６】
請求項２５において、前記第一装置が可変帯域幅を有することが可能であり、且つ前記デコーダが可変帯域幅を有することが可能であることを特徴とするコンピュータ。
【請求項２７】
請求項２５において、前記デコーダがビデオデコーダを有していることを特徴とするコンピュータ。
【請求項２８】
請求項２５において、前記デコーダがＭＰＥＧ−２スタンダードに従ってフォーマット化されたビットストリームをデコードすることが可能であることを特徴とするコンピュータ。
【請求項２９】
請求項２５において、更に、前記メモリインターフェースへ結合しているエンコーダを有していることを特徴とするコンピュータ。
【請求項３０】
請求項２９において、前記デコーダ、前記エンコーダ、前記メモリインターフェースが前記第一装置内にモノリシック的に集積化されていることを特徴とするコンピュータ。
【請求項３１】
請求項２９において、前記エンコーダが、Ｈ．２６３スタンダードに従うビットストリームを発生させることが可能であることを特徴とするコンピュータ。
【請求項３２】
請求項２５において、前記デコーダ及び前記メモリインターフェースが前記第一装置内にモノリシック的に集積化されていることを特徴とするコンピュータ。
【請求項３３】
請求項２５において、前記第一装置がプロセッサチップセットであることを特徴とするコンピュータ。
【請求項３４】
請求項３３において、前記プロセッサチップセットがプロセッサへ結合されていることを特徴とするコンピュータ。
【請求項３５】
請求項２５において、前記第一装置がグラフィックスアクセラレータであることを特徴とするコンピュータ。
【請求項３６】
請求項２５において、前記デコーダがＭＰＥＧ−２スタンダードに従ってフォーマット化されたビットストリームをデコードすることが可能であることを特徴とするコンピュータ。
【請求項３７】
請求項２５において、更に、前記メモリへ、前記デコーダへ、前記第一装置へ結合されている高速バスを有していることを特徴とするコンピュータ。
【請求項３８】
請求項３７において、前記高速バスがスレッシュホールド帯域幅より大きな帯域幅を有していることを特徴とするコンピュータ。
【請求項３９】
請求項３７において、前記高速バスがメモリバスを有していることを特徴とするコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置を有する電子システムの分野に関するものであって、更に詳細には、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置と該電子システム内に含まれている別の装置との間のメモリインターフェースを共用する技術に関するものである。
【０００２】
【従来の技術】
圧縮されていないビデオ画像のディジタル表示の寸法は、画像の分解能及び色深さに依存する。このような画像のシーケンス及びそれと一体となるオーディオ信号から構成されている動画は、すぐに大きなものとなり、圧縮されていない場合には、このような動画は、典型的に、例えばＣＤ等の従来の記憶媒体上に全て記憶させることが不可能となる。又、このような圧縮されていない動画を送信することは著しく高価なものとなる。
【０００３】
従って、送信又は格納即ち記憶させる前にビデオ及びオーディオシーケンスを圧縮することが有益的である。これらのシーケンスを圧縮させるためのシステムを開発するためにかなりの努力がなされている。例えば、ＭＰＥＧ−１、ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６３等の離散余弦変換アルゴリズムに基づいた現在使用されている幾つかのコーディングスタンダードがある（ＭＰＥＧは国際標準化機構即ちＩＳＯの委員会である「モーションピクチャエクスパートグループ（Ｍｏｔｉｏｎ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ）」の略号である）。ＭＰＥＧ−１、ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６３スタンダードは、エンコードされているビットストリームをどのようにしてデコードすべきかを記述する脱圧縮（ｄｅｃｏｍｐｒｅｓｓｉｏｎ、伸張ともいう）プロトコルである。結果的に得られるビットストリームがスタンダードを充足する限り、エンコーディングは任意の態様で行なうことが可能である。
【０００４】
ビデオ及び／又はオーディオ圧縮装置（以後、エンコーダと呼称する）は、伝送又は格納する前に、ビデオ及び／又はオーディオシーケンスをエンコード即ちコード化するために使用される。その結果得られるビットストリームは、そのビデオ及び／又はオーディオシーケンスを表示させる前に、ビデオ及び／又はオーディオ脱圧縮装置（以後、デコーダと呼称する）によってデコードされる。然しながら、ビットストリームは、デコーダによって使用されるスタンダード即ち基準に合致するものである場合にのみデコーダによってデコードすることが可能である。多数のシステム上でビットストリームをデコードすることが可能であるためには、広く認められている脱圧縮スタンダードに従ってビデオ及び／又はオーディオシーケンスをエンコードすることが有益的である。ＭＰＥＧスタンダードは、現在、一方向伝送又は通信用の広く受入れられているスタンダードである。Ｈ．２６１及びＨ．２６３は、現在、ビデオ電話（テレビ電話）用の広く受入れられているスタンダードである。
【０００５】
デコードされると、その画像は、例えばテレビ又はデジタルビデオディスク（ＤＶＤ）プレイヤー等のビデオ及びオーディオを表示させる専用の電子システムや、又は、例えばコンピュータ等の画像の表示がシステムの１つの特徴であるに過ぎない電子システム上において表示させることが可能である。これらのシステムが、例えば受取った画像及び関連するオーディオ、又は格納装置からとられたもの等の圧縮されているシーケンスを表示することを可能とするためにデコーダがこれらのシステムに付加されねばならない。該システムがビデオ及び／又はオーディオシーケンスを伝送（通信）し又は格納することを可能とするためにエンコーダが付加されることが必要である。例えばビデオ電話等の２方向通信のために両方が付加される必要がある。
【０００６】
例えば図１ａに示したＭＰＥＧデコーダ１０のような典型的なデコーダは、ビデオデコード回路１２、オーディオデコード回路１４、マイクロコントローラ１６、メモリインターフェース１８を有している。該デコーダは、更に、それが動作すべく設計されている電子システムに依存してその他の回路を有することも可能である。例えば、デコーダが典型的なテレビにおいて動作すべく設計される場合には、オンスクリーンディスプレイ（ＯＳＤ）回路を有することとなる。
【０００７】
図１ｂは、ＳＧＳ−トムソンマイクロエレクトロニクス社によって製造されているＳＴｉ３５２０及びＳＴｉ３５２０Ａ  ＭＰＥＧオーディオ／ＭＰＥＧ−２ビデオ集積化デコーダにおいて使用されているより良いアーキテクチュアを示している。このデコーダは、マイクロコントローラの代わりにレジスタインターフェース２０を有している。レジスタインターフェース２０は外部マイクロコントローラ２４へ結合されている。レジスタインターフェース２０を使用することは、デコーダ１０がインターフェースする特定のハードウエアに対してデコーダ１０を調節させるか又は単にレジスタインターフェースを再プログラミングすることによってデコーダを置換させる必要性なしにその動作を変化させることを可能としている。それは、更に、デコーダ１０を置換させる必要性なしに、単にマイクロコントローラを置換させ且つレジスタインターフェース２０を再プログラミングすることによって、ユーザがマイクロコントローラ２４を置換させ、マイクロコントローラ２４を特定の用途に対してアップグレードさせるか又は調節することを可能とさせる。
【０００８】
メモリインターフェース１８はメモリ２２へ結合している。典型的なＭＰＥＧデコーダ１０は、メインレベルモードにおけるメインプロフィル（ＭＬにおけるＭＰ）において１６Ｍｂｉｔｓのメモリが動作することを必要とする。このことは、典型的に、該デコーダが２Ｍｂｙｔｅのメモリを必要とすることを意味する。メモリ２２はＭＰＥＧデコーダ１０専用であり且つデコーダ１０を電子システムへ付加させるコストを増加させる。現在の技術においては、この付加的な専用メモリ２２のコストはデコーダのコストのかなりの部分を占める場合がある。
【０００９】
エンコーダは、更に、メモリインターフェース１８と専用メモリとを必要とする。該エンコーダを電子システムに付加させることは、エンコーダ及びその専用メモリの両方のコストによってシステムのコストを増加させる。
【００１０】
半導体業界における１つの目標は、与えられた機能性に対する集積回路装置のダイ面積を減少させることである。ダイ面積を減少させる利点としては、同一の寸法のシリコンウエハ上において製造することの可能なダイ数が増加し、且つその結果得られるダイ当たりの価格が減少することである。このことは、装置の価格における減少及び量における増加の両方をもたらす。
【００１１】
図１ａ及び図１ｂに関して上述した機能的回路の多くは多くのダイ空間を占有する。然しながら、それらの各々は夫々のデコーダを動作させるために必要なものである。
【００１２】
図１ｃはデコーダ１０、メインメモリ１６８及びＭＯＤＥＭ１９９等のその他の典型的なコンポーネント、及びグラフィックスアクセリレータ１８８を有するコンピュータ２５を示している。デコーダ１０及びその他のコンポーネントはバス１７０を介してコアロジックチップセット１９０へ結合されている。該バスは、典型的に、ＰＣＩ（ペリフェラルコンポーネントインターフェース）又はＩＳＡ（インダストリスタンダードアーキテクチュア）バスであり、且つ各コンポーネントは該バスとインターフェースするための適宜のインターフェースを有している。
【００１３】
いずれかのコンポーネントが、メインメモリ１６８から読取又はそれへの書込のいずれかを行なうためにメモリ１６８へアクセスすることを必要とする場合には、それは、要求を発生し、該要求はバス２６上へ送られる。該要求が書込である場合には、書込まれるべきデータもバス２６上へ送られる。該要求はコアロジックチップセット１９０において処理され、且つ該データはメインメモリ１６８へ書込まれるか又はそれから読取られる。データがメインメモリ１６８から読取られる場合には、該データは該バス上に送られ且つその読取りを要求したコンポーネントへ伝送される。
【００１４】
典型的に、メインメモリ１６８へアクセスすることを要求する多数のコンポーネントがコンピュータシステム内に存在しており、且つそれらは、典型的に、全て、同一のバス１７４、又は、全てのペリフェラル即ち周辺機器を受付けるために充分なコネクタが１つのバス上に存在しない場合には、ＰＣＩブリッジ１９２によって互いに接続されている幾つかのバス１７０，１８８へ結合されている。然しながら、各バスを付加することは非常に高価である。各要求は、典型的に、優先度スキームに従って処理される。該優先度スキームは、典型的に、装置に与えられている優先度及び要求を受取った順番に基づいている。典型的に、該優先度スキームは、どの装置もバスを独占し、その他の全ての装置を動作不能状態とさせることがないように設定される。経験的には、該バス上のどの装置もバスの帯域幅の約５０％を超えて必要とするものではないことが良好である。
【００１５】
デコーダ１０に対して必要とされる最小の帯域幅は、デコーダの特性及び所望の動作に基づいて計算することが可能である。これらの特性は、ビットストリームがエンコードされる場合に準拠するスタンダード、デコーダが実時間で動作すべきか否か、どの程度フレームが落されるか、及び画像がどのようにして格納されるか等を包含する。更に、デコーダをメモリへ結合させるバスの待ち時間を考慮に入れるべきである。
【００１６】
デコーダが実時間で動作するものではない場合には、デコードされた動画は、デコーダが次の画像を処理するためにメモリへアクセスすることが可能となるまで、画像間において周期的に停止する。その動画は画像間においてしばしば停止し且つ待機する場合がある。
【００１７】
最小の必要とされる帯域幅を減少させ尚且つ実時間で動作させるために、デコーダ１０はフレームを落す即ち捨てることが必要な場合がある。デコーダ１０が規則的に全てのフレームをデコードするものではない場合には、画像間において停止することが必要でない場合がある。然しながら、このことは画像における連続性を非常に劣化させる。このことはＭＰＥＧ−１又はＭＰＥＧ−２スタンダード、又は一時的な圧縮を使用するスタンダードでエンコードされている画像の場合に問題である。一時的な（ピクチャ間）圧縮においては、画像のいくらかは、前の画像に基づいてデコードされ且ついくらかは前の画像と将来の画像に基づいてデコードされる。他の画像のデコーディングが基礎とされる画像を捨てることは許容不可能であり、且つ多くの劣化した又は完全に認識不可能な画像を発生させる。
【００１８】
コンピュータは、又、上述した如く、ビデオ電話を可能とするためにデコーダとエンコーダの両方を有することが可能である。この場合には、実時間で動作するものではないということは、通話の一端における例えば会話等のイベントの発生からそのイベントが該通話の他端において表示されるまでの時間の長さが、エンコーダとデコーダの両方がバス及びメインメモリへアクセスするために待機せねばならない時間だけ増加されることを意味している。実時間で動作することが不可能であるということは、装置が追付くことが可能となるまで会話が途切れることとなる。このことはビデオ会議を行なうのに必要な時間を増加させ、且つその会議の参加者を不満とさせる。
【００１９】
コンピュータシステムにおけるコンポーネントを実時間で動作することを可能とするための１つの広く使用されている解決策は、コンポーネントにそれ自身の専用メモリを与えることである。従って、図１ｃに示したように、デコーダ１０はそれ自身の専用メモリ２２が与えられ、デコーダ１０をそのメモリ２２へ接続するための専用バス２６が設けられている。専用メモリ２２、そのコントローラ及びそのメモリを制御するためのピンは、デコーダ１０をコンピュータへ付加させるコストを著しく増加させる。
【００２０】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、それ自身の専用メモリを必要とすることがなく別の装置とメモリを共用することが可能であるばかりか実時間で動作することも可能なビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置を提供することを目的とする。本発明の別の目的とするところは、コストを低下させたビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置を提供することである。本発明の更に別の目的とするところは、必要とされるダイ空間を減少させたビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置を提供することである。
【００２１】
【課題を解決するための手段】
本発明は、第一装置及び実時間で動作することの可能なビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置を有する電子システムを提供している。第一装置及び及び／又はオーディオ圧縮及び／又は圧縮装置は、両方とも、メモリインターフェースを必要とする。ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置は、メモリインターフェース及びメモリを第一装置と共用している。本発明の好適実施例においては、共用されるメモリインターフェースはアービター（調停器）を有している。ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置の及び第一装置のアービター及びＤＭＡエンジンは、一方がメモリへのアクセスを要求している場合に、２つの装置の間で調停を行なうべく構成されている。このことは、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置及び第一装置の両方のメモリへのアクセスを制御するために１つのメモリインターフェースを使用することを可能としている。
【００２２】
例えばコンピュータ等の電子システムにおいて使用されるビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置が既にメモリインターフェースを有する装置を含んでいる場合には、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置は、そのメモリインターフェース及び該装置のメモリを共用することが可能であり、且つビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置のメモリインターフェース及びメモリを除去することが可能である。このメモリインターフェースの除去は、該装置の臨界的な寸法を変化させることなしにダイ面積を減少させる。従って、該デコーダ又はエンコーダの量を増加させ且つコストを低下させる。メモリを除去することは、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置を電子システムへ付加するコストを著しく減少させ、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置をシステムバスへ接続させることが必要でないので、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置が実時間で動作することを可能とする。
【００２３】
本発明の１つの利点は、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置がそれ自身の専用メモリを必要とすることがなく、別の装置とメモリを共用することが可能であり尚且つ実時間で動作するという事実に起因する著しいコストの低下である。
【００２４】
本発明の別の顕著な利点は、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置上のメモリインターフェースが除去されているので、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置のために必要とされるダイ空間がより小さいということである。
【００２５】
本発明の更なる利点は、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置が、それがより効率的にメモリインターフェースを共用する装置のメモリを共用することが可能であるということである。
【００２６】
本発明の別の利点は、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置上のメモリインターフェースが除去されているので、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置の製造コストが減少されているということである。
本発明の別の利点は、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置を第一装置内へモノリシック的に集積化させることが可能であり且つビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置に対して何等エキストラなパッケージング又はピンが必要とされることはなく、且つビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置へ第一装置を接続させるためにピンが必要ではなく、両方の装置においてのピンを節約し且つ２つの装置の間でより良い接続を与えるということである。
【００２７】
【発明の実施の形態】
図２はメモリインターフェース４８を介してメモリ５０へのアクセスを有する第一装置４２と、同一のメモリインターフェース４８を介して同一のメモリ５０へのアクセスを有するデコーダ４４及びエンコーダ４６とを有する電子システム４０を示している。第一装置４２は、プロセサ、コアロジックチップセット、グラフィックスアクセリレータ、又はメモリ５０へのアクセスを必要とする任意のその他の装置とすることが可能であり、且つメモリインターフェースを包含しているか又はそれへ結合されている。図１乃至４に共通の部品には同一の参照番号を使用して示してある。本発明の好適実施例においては、電子システム４０は、第一装置４２、デコーダ４４、エンコーダ４６、メモリインターフェース４８、メモリ５０を有している。然しながら、デコーダ４４か又はエンコーダ４６のいずれかを他方がなしでデコーダ／エンコーダ４５において使用することが可能である。説明の便宜上、ビデオ及び／又はオーディオ脱圧縮及び／又は圧縮装置４５は、以後、デコーダ／エンコーダ４５として呼称する。デコーダ／エンコーダ４５は単一の装置、又は集積回路上の単一のセル、又は２つの別個の装置、又は集積回路における複数個のセルとすることが可能である。本発明の好適実施例においては、第一装置４２、デコーダ／エンコーダ４５、メモリインターフェース４８は１個の集積回路上に設けられているが、それらは任意の組合わせで別々の集積回路上に設けることが可能である。
【００２８】
デコーダ４４は、両方ともレジスタインターフェース２０へ結合されているビデオデコーディング回路１２及びオーディオデコーディング回路１４を有している。デコーダ４４は、ビデオ及びオーディオデコーダ、単にビデオ、又は単にオーディオデコーダとすることが可能である。デコーダ４４が単にビデオデコーダである場合には、それはオーディオデコーディング回路１４を包含するものではない。オーディオデコーディングは、第一装置４２へ結合されている別個のオーディオＣＯＤＥＣ又はソフトウエアを介して実行することが可能である。本発明の好適実施例においては、デコーダ／エンコーダ４５がプロセサを含むシステム内にあり且つ該プロセサへ結合されている場合に、オーディオデコーディングはソフトウエアで実行される。このことは、デコーディングにおいて著しい遅延を発生させることなしに、ダイ上の空間を解放させる。オーディオデコーディングがソフトウエアで実行される場合には、プロセサは、好適には、該プロセサを使用することを必要とする場合があるシステムのその他のコンポーネントを動作不能状態とさせることなしに、オーディオデコーディングを実時間で実行することを可能とする速度で動作する。例えば、現在のところ、ＡＣ−３オーディオデコーディングを実行するソフトウエアは１３３ＭＨｚペンチアム（Ｐｅｎｔｉｕｍ）の帯域幅の約４０％を占有する。エンコーダ４６はビデオエンコーディング回路６２及びオーディオエンコーディング回路６４を有しており、それらは両方ともレジスタインターフェース２０へ結合されている。エンコーダ４６は、ビデオ及びオーディオエンコーダとするか、単にビデオエンコーダとするか、又は単にオーディオエンコーダとすることが可能である。エンコーダ４６が単にビデオエンコーダである場合には、それはオーディオエンコーディング回路６４を有するものではない。オーディオエンコーディングは、第一装置４２へ結合されている別個のオーディオＣＯＤＥＣ又はソフトウエアによって実行することが可能である。本発明の好適実施例においては、デコーダ／エンコーダ４５がプロセサを含むシステム内にあり且つ該プロセサへ結合されている場合には、オーディオエンコーディングはソフトウエアで実行される。エンコーディングにおいて著しい遅延を発生させることなしにダイ上の空間を解放させる同一の利点が提供される。デコーダ４４及びエンコーダ４６のレジスタインターフェース２０はプロセサへ結合されている。
【００２９】
デコーダ４４及びエンコーダ４６はダイレクトメモリアクセス（ＤＭＡ）エンジン５２へ結合されている。該デコーダ及びエンコーダは、図２に示したように同一のＤＭＡエンジンへ結合させることが可能であり、又は各々がそれ自身のＤＭＡエンジンを有することが可能であり、又別の装置とＤＭＡエンジンを共用することが可能である。デコーダ／エンコーダ４５が２つの別個の装置又はセルである場合には、デコーダ４４及びエンコーダ４６は、尚且つ、１個のＤＭＡエンジン５２へ結合させることが可能である。デコーダ／エンコーダが１個の装置であるか又は集積回路上の１個のセルである場合には、ＤＭＡエンジン５２は、図２に示したように、デコーダ／エンコーダ４５の一部とすることが可能である。ＤＭＡエンジン５２はメモリインターフェース４８のアービター５４へ結合されている。
【００３０】
第一装置４２は、更に、ＤＭＡエンジン６０を包含している。第一装置４２のＤＭＡエンジン６０はメモリインターフェース４８のアービター５４へ結合している。該アービターは、更に、リフレッシュロジック５８及びメモリコントローラ５６へ結合している。メモリインターフェース４８はメモリ５０へ結合している。メモリコントローラ５６は、メモリインターフェース４８がメモリ５０においてアクセスするアドレス及びバーストサイクルのタイミングを発生する制御論理である。
【００３１】
現在の技術においては、メモリ５０は、典型的に、ＤＲＡＭである。然しながら、その他のタイプのメモリを使用することも可能である。リフレッシュロジック５８は、ＤＲＡＭをリフレッシュさせるために必要である。然しながら、当該技術分野において公知の如く、異なるメモリが使用される場合には、リフレッシュロジック５８は必要とされない場合があり且つ除去することが可能な場合がある。
【００３２】
デコーダ／エンコーダ４５は、典型的にバス７０である、デコーダ／エンコーダ４５が実時間で動作するのに必要とされる帯域幅よりも大きな帯域幅を有する装置を介してメモリ５０へ結合されている。デコーダ／エンコーダ４５に対して必要とされる最小帯域幅は、ビットストリームがエンコードされる場合に準拠されるスタンダードを含むデコーダの特性及び所望の動作、デコーダ／エンコーダ４５が実時間で動作すべきか否か、どの程度フレームを落すか、及びどの画像を格納するか等に基づいて計算することが可能である。更に、デコーダ／エンコーダ４５をメモリ５０へ結合させるバス７０の待ち時間も考慮すべきである。
【００３３】
１つの目標とするところは、動画の鑑賞者に対して気が付くこととなるような多数のコマを捨て去ることなしに、デコーダ／エンコーダ４５を実時間で動作させることである。実時間で動作するためには、デコーダ／エンコーダ４５は、デコーディング及び／又はエンコーディングにおける何等かの遅延が人間の鑑賞者によって検知されないように充分に高速で画像をデコード及び／又はエンコードすべきである。このことは、デコーダ／エンコーダ４５がスクリーンリフレッシュ間における時間において画像全体をデコードするのに充分に高速で動作することを可能とする所要の帯域幅をデコーダ／エンコーダ４５が有していることを意味しており、そのスクリーンリフレッシュは、典型的に１秒の１／３０であり、人間の鑑賞者がデコーディング及び／又はエンコーディングにおける何等かの遅延を検知することが不可能なものである。実時間で動作させるために、所要の帯域幅はバスの帯域幅よりも低いものとすべきである。バス上の他のコンポーネントが動作不能状態とさせることがないために、即ちこれらのコンポーネントがそれらの動作と干渉するような時間の量にわたり該メモリへのアクセスを拒否することがないように、この所要の帯域幅はバスの全体的な帯域幅よりも小さくすべきである。従って、高速バス７０を使用すべきである。高速バス７０は、その帯域幅が所要の帯域幅と等しいか又はそれ以上の任意のバスである。現在の技術においては、その帯域幅がこのために必要とされる帯域幅よりも著しく低いものである例えばＩＳＡバスを含むバスが存在している。
【００３４】
本発明の好適実施例においては、デコーダ／エンコーダ４５は、少なくとも、デコーダ／エンコーダ４５が実時間で動作するのに必要な帯域幅であるスレッシュホールド帯域幅の帯域幅を有する高速バス７０を介してメモリ５０へ結合されている。好適には、高速バス７０は、デコーダ／エンコーダ４５が実時間で動作するのに必要な帯域幅の少なくとも約２倍の帯域幅を有している。好適実施例においては、高速バス７０はメモリバスであるが、所要の帯域幅を有する任意のバスを使用することが可能である。
【００３５】
デコーダ／エンコーダ４５は動作期間中にメモリへのアクセスを必要とするに過ぎない。従って、デコード又はエンコードする必要性がない場合には、第一装置４２及びメモリ５０を共用する任意のその他の装置は、メモリへの独占的なアクセスを有し、且つ高速バス７０の帯域幅全体を使用することが可能である。
【００３６】
好適実施例においては、デコーディング及びエンコーディング期間中であっても、デコーダ／エンコーダ４５は常に所要の帯域幅全体を使用するものではない。高速バス７０は所要の帯域幅の２倍より僅かに小さな帯域幅を有しているので、デコーダ／エンコーダ４５は高速バス７０の帯域幅の高々６０％を使用する。
所要の帯域幅は、画像の寸法及び分解能及びフレーム即ちコマ（Ｉ，Ｐ，Ｂ）のタイプに基づいて決定される。好適実施例においては、デコーダ／エンコーダは、典型的に、高速バス７０の帯域幅の４０％未満を使用する。このことは、デコーダ／エンコーダ４５がメモリ５０を共用するその他の装置によって使用すべく残りの帯域幅を解放する。
【００３７】
デコーダ／エンコーダ４５はいずれか１つ又は組合わせのスタンダードに従ってフォーマット化したビットストリームをデコードすることが可能である。本発明の好適実施例においては、デコーダ／エンコーダ４５は幾つかの広く受入れられているスタンダードに従ってフォーマット化されたシーケンスをデコーディング及びエンコーディングすることの可能なマルチスタンダードのデコーダ／エンコーダである。このことは、デコーダ／エンコーダ４５が多数のビデオ及び／又はオーディオシーケンスをデコードすることを可能としている。デコーダ／エンコーダ４５がフォーマット化されているビットストリームをデコーディングすることが可能であり且つシーケンスをエンコーディングすることが可能であるために準拠すべきどのスタンダードを使用するかの選択は、所望のコスト、効率及びデコーダ／エンコーダ４５の適用に基づいて行なわれる。
【００３８】
好適実施例においては、これらのスタンダードはピクチャ内圧縮及びピクチャ間圧縮の両方を行なうことが可能である。ピクチャ内圧縮においては、画像内の冗長性が除去される。ピクチャ間圧縮においては、２つの画像の間の冗長性が除去され且つ差分情報のみが転送される。このことは、現在の画像をデコード又はエンコードするために必要とされる情報を含む前の画像又は将来の画像へデコーダ／エンコーダ４５がアクセスを有することを必要とする。これらの前の及び／又は将来の画像は、格納されることを必要とし、次いで現在の画像をデコードするために使用される。このことは、デコーダ／エンコーダ４５が該メモリへのアクセスを必要とする理由の１つであり、且つ大きな帯域幅を必要とする。ＭＰＥＧ−１及びＭＰＥＧ−２スタンダードは、前の画像及び／又は将来の画像の両方に基づいてデコーディングすることを可能とする。従って、実時間で動作することの可能なデコーダ／エンコーダ４５がＭＰＥＧ−１及びＭＰＥＧ−２スタンダードに従うことが可能であるためには、スクリーンリフレッシュ間における１秒の１／３０において、現在の画像をデコードするのに充分に高速に２つの画像、即ち前の画像及び将来の画像へアクセスすることが可能であるべきである。
【００３９】
ＭＰＥＧ環境は非対称的であり、デコーダと比較してエンコーダの数はかなり少ない。エンコーダは製造することか非常に困難であり且つ高価であり、且つデコーダは比較的簡単で廉価である。このことは、エンコーダよりもより多くのデコーダを使用する傾向とさせ、エンコーダを中央に位置させ、且つデコーダは全てのエンドユーザが１個のデコーダを有することが可能であるように配置される。従って、多くの受信機が存在するが送信機の数は少ない。
【００４０】
ビデオ電話（テレビ電話）及び電話会議の場合には、各エンドユーザは受信及び送信の両方を行なうことが可能でなければならない。Ｈ．２６１及びＨ．２６３は、ビデオ電話用に現在広く受入れられているスタンダードである。Ｈ．２６１及びＨ．２６３スタンダードに従ってシーケンスをエンコードすることの可能なエンコーダは複雑性がより少なく、ＭＰＥＧ−１又はＭＰＥＧ−２スタンダードに従うエンコーダよりも分解能が低く且つフレームレートがより低い。従って、デコードされた画像の品質は、ＭＰＥＧ−１又はＭＰＥＧ−２スタンダードに従うエンコーダからのものよりも幾分低い可能性がある。このようなエンコーダは、それは廉価であり且つ実時間で動作すべきものであるから、ＭＰＥＧ−１又はＭＰＥＧ−２スタンダードに従ってシーケンスをエンコードするためのエンコーダよりも効率が低い。そのことは、このようなエンコーダの圧縮係数、即ち元のデータレートとエンコードしたビットストリームのデータレートとの間の比が、ＭＰＥＧエンコーダの圧縮係数よりも与えられた画像品質に対してより低いものであることを意味している。然しながら、このようなエンコーダは複雑性がより少ないので、ＭＰＥＧ−１及び／又はＭＰＥＧ−２スタンダードに従うことの可能なエンコーダよりもより廉価であり且つ高速である。このことは、ビデオ電話を可能なものとしている。何故ならば、信号をエンコードする上での長い遅延及び多くのユーザにとって受入れられないような高いコストは、両方とも、ビデオ電話においては許容不可能だからである。
【００４１】
好適実施例においては、デコーダ／エンコーダ４５は、ＭＰＥＧ−１、ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６３スタンダードに従ってフォーマット化されたビットストリームをデコードすることが可能であり、且つＨ．２６１、Ｈ．２６３スタンダードに従ってビットストリームを発生すべくシーケンスをエンコードすることが可能である。このことは、デコーダ／エンコーダ４５がビデオ電話で使用することを可能としている。Ｈ．２６１及びＨ．２６３スタンダードに従ってエンコードするがＭＰＥＧ−１及びＭＰＥＧ−２スタンダードに従ってエンコードするものではないことは、最も高い圧縮係数を発生させるためにエンコードすることによって転送及び格納のコストを減少させることの願望と、装置を大量生産することを可能とするのにコストを充分低くすることの願望とをバランスさせている。
【００４２】
デコーダ／エンコーダ４５は、好適には、図３及び図４に示したように、第一装置内にモノリシック的に集積化させる。図３において、デコーダ／エンコーダ４５はコアロジックチップセット１５０内へ集積化されている。図４においては、デコーダ／エンコーダ４５はグラフィックスアクセリレータ２００内に集積化されている。然しながら、図２に示したように、デコーダ／エンコーダ４５は第一装置４２とは別体とすることが可能である。
【００４３】
図３はデコーダ／エンコーダ４５とメモリインターフェース４８とがコアロジックチップセット１５０内に集積化された場合のコンピュータを示している。コアロジックチップセット１５０は、当該技術分野において公知の任意のコアロジックチップセットとすることが可能である。図３に示した実施例においては、コアロジックチップセット１５０はＰＣＩコアロジックチップセット１５０であり、それは、ＰＣＩコアロジック装置１５８、プロセサインターフェース１５４、それが結合されるべき任意のシステムバス１７０用のバスインターフェース１５６を有している。コアロジックチップセット１５０は、又、グラフィックスアクセリレータ１８８が該コンピュータ内に存在する場合にはアクセリレイテッドグラフィックスポート（ＡＧＰ）１６０を有すると共に、エンハンスト集積装置エレクトロニクス（ＥＩＤＥ）インターフェース１８６を有することが可能である。コアロジックチップセット１５０はプロセサ１５２、例えばハードディスクドライブ１６４及びＤＶＤ  ＣＤ−ＲＯＭ１６６等のペリフェラル、例えばＰＣＩバス１７０等のバス、及びメインメモリ１６８へ結合されている。
【００４４】
この実施例においては、メインメモリ１６８は、メモリインターフェース４８が結合されているメモリ５０である。メインメモリ１６８は、メモリバス１６７を介して、メモリインターフェース４８へ結合している。現在の技術においては、コアロジックチップセットをメモリへ結合させるための高速バス７０に対応するメモリバス１６７は、約４００Ｍｂｙｔｅｓ／ｓの帯域幅を有することが可能である。この帯域幅は、最適化したデコーダ／エンコーダ４５が必要とする帯域幅の少なくとも２倍であり、デコーダ／エンコーダ４５が実時間で動作することを可能としている。
【００４５】
コアロジックチップセット１５０は、更に、キャッシュメモリ１６２及びコンピュータ内に存在している場合にはグラフィックスアクセリレータ１８８へ結合させることも可能である。ＰＣＩバス１７０は、更に、グラフィックスアクセリレータ１８８へ結合すると共に、例えばローカルエリアネットワーク（ＬＡＮ）コントローラ１７２等のその他のコンポーネントへ結合している。グラフィックスアクセリレータ１８８はディスプレイ１８２及びフレームバッファ１８４へ結合している。該グラフィックスアクセリレータは、オーディオ信号をデコードし及び／又はエンコードするためにオーディオＣＯＤＥＣ１８０へ結合させることも可能である。
【００４６】
図４は、デコーダ／エンコーダ４５及びメモリインターフェース４８がグラフィックスアクセリレータ２００内に集積化されている場合のコンピュータを示している。グラフィックスアクセリレータ２００は、当該技術分野において公知の任意のグラフィックスアクセリレータとすることが可能である。図４に示した実施例においては、グラフィックスアクセリレータ２００は、２Ｄアクセリレータ２０４、３Ｄアクセリレータ２０６、デジタル−アナログ変換器２０２、それが結合されている任意のシステムバス１７０に対するバスインターフェース２１０を有している。グラフィックスアクセリレータ２００は、更に、オーディオ圧縮器／脱圧縮器２０８を有することも可能である。グラフィックスアクセリレータ２００は、ディスプレイ１８２及びフレームバッファ１８４へ結合している。
【００４７】
この実施例においては、フレームバッファ１８４は、メモリインターフェース４８が結合されているメモリ５０である。フレームバッファ１８４はメモリバス１８５を介してメモリインターフェース４８へ結合している。この実施例においては、メモリバス１８５は高速バス７０に対応している。現在の技術においては、グラフィックスアクセリレータをメモリへ結合させるために、メモリバス１８５は最大で４００Ｍｂｙｔｅ／ｓの帯域幅を有することが可能である。この帯域幅は、最適化したデコーダ／エンコーダ４５が必要とする帯域幅の２倍を超えるものである。このことは、デコーダ／エンコーダ４５が実時間で動作することを可能としている。
【００４８】
グラフィックスアクセリレータ２００は、更に、オーディオ信号をデコード及び／又はエンコードするためにオーディオＣＯＤＥＣ１８０へ結合させることも可能である。ＰＣＩバス１７０は、更に、チップセット１９０へ結合すると共に、例えばＬＡＮコントローラ１７２等のその他のコンポーネントへ結合している。本実施例においては、チップセットはＰＣＩチップセットであるが、それは任意の従来のチップセットとすることが可能である。チップセット１９０はプロセサ１５２、メインメモリ１６８、ＰＣＩブリッジ１９２へ結合している。ＰＣＩブリッジは、ＰＣＩバス１７０とＩＳＡバス１９８との間を架橋している。ＩＳＡバス１９８は例えばＭＯＤＥＭ１９９等のペリフェラルへ結合すると共に、ＥＩＤＥインターフェース１８６へ結合しており、該インターフェース１８６は例えばハードディスクドライブ１６４及びＤＶＤ  ＣＤ−ＲＯＭ１６６等のその他のペリフェラルへ結合している。該ペリフェラルはＰＣＩバスと互換性を有するものであるが、ＥＩＤＥインターフェース１８６はＰＣＩチップセット１９０内に集積化させ且つペリフェラル１６４，１６６を直接的にＰＣＩチップセットへ結合させることが可能であり、それによりＰＣＩブリッジ１９２及びＩＳＡバス１９８を除去することが可能である。
【００４９】
図２を参照して、メモリ要求期間中のメモリインターフェース４８の動作について説明する。動作期間中に、デコーダ／エンコーダ４５、第一装置４２、及び存在する場合にはリフレッシュロジック５８が、アービター５４を介してメモリへのアクセスを要求する。このアービターを介してメモリ５０へのアクセスを要求するその他の装置が存在する場合もある。アービター５４は、それらの装置のうちのいずれがメモリ５０へのアクセスを獲得するかを決定する。デコーダは第一時間間隔において該メモリへのアクセスを獲得し、且つ第一装置は第二時間間隔において該メモリへのアクセスを獲得する。デコーダ／エンコーダ４５のＤＭＡエンジン５２は、メモリ５０へのアクセスに対してデコーダ／エンコーダ４５の優先度を決定し且つデコーダ／エンコーダ４５が該メモリへのアクセスを有する場合にバースト長を決定する。第一装置のＤＭＡエンジン６０は、メモリ５０へのアクセスに対するその優先度を決定し且つ第一装置４２が該メモリへのアクセスを有する場合にバースト長を決定する。
【００５０】
デコーダ／エンコーダ４５又はその他の装置のうちの１つがメモリ５０へのアクセスに対する要求を発生する。その要求はアービター５４へ転送される。アービター５４の状態が決定される。該アービターは、典型的に、３つの状態を有している。第一状態はアイドルであり、その場合には、該メモリへアクセスしている装置が存在せず該メモリへアクセスすべき要求は存在していない。第二状態はビジーであり、その場合には、該メモリへアクセスしている１つの装置が存在しており且つ該メモリへアクセスすべき要求は存在していない。第三状態はキュー即ち待ち状態であり、その場合には、該メモリへアクセスしている１つの装置が存在しており且つ該メモリへアクセスする別の要求が存在している。
【００５１】
更に、２つの要求が同時的に発生されたか否かが決定される。このことは、アービターの状態を決定する前又は後のいずれかに行なうことが可能である。該メモリへのアクセスは、以下の表に従って決定される。
【００５２】
0004357604.tif 000002
【００５３】
0004357604.tif 000003
【００５４】
0004357604.tif 000004
【００５５】
0004357604.tif 000005
【００５６】
0004357604.tif 000006
【００５７】
0004357604.tif 000007
【００５８】
この優先度スキームは、デコーダ／エンコーダ４５が充分な頻度で且つ適切に動作するために充分なバースト長にわたりメモリ５０へのアクセスを獲得するが、該メモリを共用するその他の装置を動作不能状態とさせることがないことを確保する任意の優先度スキームとすることが可能である。第一装置の優先度、即ち装置優先度及びデコーダ／エンコーダ４５の優先度、即ちデコーダ優先度は、この優先度スキームによって決定される。これは幾つかの態様で達成することが可能である。
【００５９】
実時間で動作するためには、デコーダ／エンコーダ４５は典型的に１秒の１／３０毎である次にスクリーンがリフレッシュされる時に表示することが可能であるように画像全体をデコードせねばならない。デコーダ／エンコーダ４５は、使用されているデコーディングスタンダードに依存して、充分な頻度で且つスクリーンリフレッシュ間の１秒の１／３０において画像全体をデコードすることが可能であるのに充分な長さのバースト長にわたり、この画像及び／又は過去の画像及び／又は将来の画像の部分を格納及び検索するために該メモリへのアクセスを獲得すべきである。
【００６０】
これを行なうために多数の態様が存在している。これを行なう１つの態様は、第一装置及びメモリ及びメモリインターフェースを共用するスクリーンリフレッシュ等の任意のその他の装置（以後、共用装置と呼称する）のバースト長を短いバースト長とさせ、且つ他の装置が長い間待機している場合に該メモリへのアクセスを獲得する次の装置の同一の装置でないことを確保することである。別の態様は、バースト長がバースト長スレッシュホールドを超える場合に共用装置を先取りし且つ他の装置が長い間待機している場合に該メモリへのアクセスを獲得する次の装置が同一の装置ではないことを確保することである。好適には、先取りが使用される場合には、共用装置はそのバースト長が１６ワードを超える場合にプリエンプト即ち先取りされる。３番目の態様は、共用装置に対して使用可能な帯域幅を制限することであり、この場合には、デコーダ／エンコーダ４５は、常に、実時間で動作するのに充分な帯域を有している。好適には、共用装置の帯域幅は、デコーダ／エンコーダ４５が動作している場合にのみ制限される。好適実施例においては、デコーダ／エンコーダ４５における例えばＦＩＦＯ等のメモリキューがデータスレッシュホールドより降下した場合にエラー信号を発生する。このエラーはＣＰＵ１５２へ送給され、ＣＰＵ１５２をシャットダウンするか、画像フレームを捨て去るか、又はデコーディング／エンコーディングプロセスを再開するかのいずれかを行なうことが可能である。
【００６１】
又、他の装置が長い間待機している場合に該メモリへのアクセスを獲得する次の装置が同一の装置でないことを確保する多数の態様が存在している。このことは、デコーダ／エンコーダ４５が充分な頻度でメモリ５０へのアクセスを獲得するが、該メモリを共用する他の装置を動作不能状態とさせることがないことを確保している。これを行なう１つの態様は、連続した要求を不許可とすることである。別の態様は、移動優先度を有することであり、その場合には、特定の要求はそれが最初になされた場合には低い優先度で開始し、且つその優先度がその要求が待ち状態にある時間の長さと共に増加し、究極的に他の全ての要求より高い優先度に到達する。好適実施例においては、デコーダ／エンコーダ４５は要求間に１クロックサイクルの遅延を有しており、共用装置がデコーダ／エンコーダ要求間に１つの要求を発生することを可能としている。
【００６２】
好適実施例においては、該デコーダのバースト長は比較的短く約４乃至１７ワードである。このことは、グラフィックスアクセリレータがより頻繁に該メモリへアクセスすることを可能とし、デコーダ／エンコーダがグラフィックスアクセリレータ２００内に存在する場合にメモリインターフェース４８とメモリ５０との共用によって表示が乱されることがないことを確保している。
【００６３】
第一装置４２と、メモリ５０及び第一装置４２へ結合しているメモリインターフェース４８と、メモリインターフェースへ結合しているデコーダ／エンコーダ４５とを有しており、デコーダ／エンコーダ４５が第一装置４２とメモリインターフェース４８を共用している図２に示した電子システム４０は幾つかの利点を提供している。図２及び図１ｂを同時的に参照すると、本発明の好適実施例に基づくデコーダ４４及びエンコーダ４６は従来技術においては必要とされていたそれら自身のメモリインターフェース１８を必要とするものではない。メモリインターフェース１８を除去することにより、ダイ寸法が減少される。このことは、デコーダ又はエンコーダのダイ当たりの価格を減少させると共に、製造することの可能な製品の量を増加させることを可能としている。
【００６４】
更に、デコーダ／エンコーダ４５は第一装置のメモリインターフェース４８を共用しているので、それは、更に、そのメモリ５０を共用している。このことは、従来技術においては、デコーダ／エンコーダが実時間で動作するために必要であった専用のメモリ２２を取除いており、装置のコストを著しく低下させている。デコーダ／エンコーダ４５が第一装置４２とメモリ５０を共用させることを可能とし且つデコーダ／エンコーダ４５が少なくとも帯域幅スレッシュホールドの帯域幅を有する高速バス７０を介してメモリ５０へアクセスすることが可能であるということは、該デコーダ／エンコーダを実時間で動作することを可能としている。このことは、該デコーダ／エンコーダを実時間で動作することを可能とすると共に画像間の停止を減少させ且つ両者が実際的に取除かれる点にまでフレーム即ちコマを捨て去ることを可能としている。このことは、より良好な画像を生成し、従来技術において存在していた不連続性及び遅延を取除いている。更に、装置に使用する幾何学的形状が減少し且つ装置の機能性が増加するに従い、それらにおいて必要とされるパッド数が増加する。これは、時折、ダイ寸法がパッド数及びそれらの形態によって支配されることを必要とし、ダイ上に空の空間を残存させる。これは、典型的に、コアロジックチップセットの場合の状態である。現在の技術においては、コアロジックチップセットのパッド条件は、該チップセットが、コアロジックチップセットの機能的コンポーネントに対して引き落とされるものよりも３分の１より大きいものであることを必要とする。このことは、ダイ空間の３分の１が空であることを意味している。図３に示した如く、デコーダ／エンコーダ４５をコアロジックチップセット１５０内に組込むことは、コアロジックチップセット１５０に対して何等エキストラなピンを付加することなしに、その空間を効果的に利用することの利点を与えている。それは、更に、デコーダ／エンコーダ４５とコアロジックチップセット１５０との間に良好な接続を与えている。
【００６５】
圧縮に関する更なる技術的背景は、国際標準化機構、情報技術−最大で約１．５メガビット／秒までのデジタル格納媒体用の動画及び関連するオーディオのコーディング（ＣＯＤＩＮＧ  ＯＦ  ＭＯＶＩＮＧ  ＰＩＴＣＴＵＲＥＳ  ＡＮＤＡＳＳＯＣＩＡＴＥＤ  ＡＵＤＩＯ  ＦＯＲ  ＤＩＧＩＴＡＬ  ＳＴＯＲＡＧＥ  ＭＥＤＩＡ  ＡＴ  ＵＰ  ＴＯ  ＡＢＯＵＴ  １．５  ＭＢＩＴＳ／Ｓ）、国際標準化機構、情報技術−動画及び関連オーディオ情報の一般的コーディング（ＧＥＮＥＲＩＣ  ＣＯＤＩＮＧ  ＯＦ  ＭＯＶＩＮＧ  ＰＩＣＴＵＲＥＳ  ＡＮＤ  ＡＳＳＯＣＩＡＴＥＤ  ＡＵＤＩＯ  ＩＮＦＯＲＭＡＴＩＯＮ）、パート１−４、データシート「ＳＴｉ３５００Ａ」、ＳＧＳ−トムソンマイクロエレクトロニクス社のデータシート、ＳＴｉ３５００Ａ−ＭＰＥＧオーディオ／ＭＰＥＧ−２ビデオ集積化デコーダ用アドバンスト情報（Ａｄｖａｎｃｅｄ  Ｉｎｆｏｒｍａｔｉｏｎ  ｆｏｒ  ａｎ  ＰＭＥＧ  Ａｕｄｉｏ／ＭＰＥＧ−２  Ｖｉｄｅｏ  Ｉｎｔｅｇｒａｔｅｄ  Ｄｅｃｏｄｅｒ）、１９９５年６月、Ｊｏｈｎ  Ｗａｔｋｉｎｓｏｎ、ビデオ及びオーディオにおける圧縮（ＣＯＭＰＲＥＳＳＩＯＮ  ＩＮ  ＶＩＤＥＯ  ＡＮＤ  ＡＵＤＩＯ）、フォーカルプレス、１９９５年、Ｄａｎｉｅｌ  Ｍｉｎｏｌｉ（ビデオダイアルトーン技術（ＶＩＤＥＯ  ＤＩＡＬＴＯＮＥ  ＴＥＣＨＮＯＬＯＧＹ）」マッグロヒル、インコーポレイテッド、１９９５年に記載されている。コンピュータアーキテクチュアに関する更なる技術的背景は、Ｄｏｎ  Ａｎｄｅｒｓｏｎ及びＴｏｍ  Ｓｈａｎｌｅｙ、ＩＳＡシステムアーキテクチュア（ＩＳＡ  ＳＹＳＴＥＭ  ＡＲＣＨＩＴＥＣＴＵＲＥ）、第３版、ジョンスインドル編、マインドシェアインコーポレイテッド、アジソンウェズリィ出版社、１９９５年に記載されている。これらの引用文献は全て引用により本明細書に取込む。
【００６６】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。例えば、メモリをＤＲＡＭとして記載したが、リードオンリメモリ、ＳＲＡＭ又はＦＩＦＯ等のその他のタイプのメモリを本発明の技術的範囲を逸脱することなしに使用可能であることは勿論である。ＭＰＥＧ−１、ＭＰＥＧ−２、Ｈ．２６１、Ｈ．２６１スタンダード、又はそれらの任意の組合わせ、又はその他の従来のスタンダードに従うデコーダを含む任意の従来のデコーダをデコーダ／エンコーダとして使用することが可能である。
【図面の簡単な説明】
【図１ａ】  従来のデコーダを示した概略ブロック図。
【図１ｂ】  従来のデコーダを示した概略ブロック図。
【図１ｃ】  従来技術に基づくデコーダを含むコンピュータシステムを示した概略ブロック図。
【図２】  メモリインターフェースとエンコーダとデコーダとを有する装置を含む電子システムを示した概略ブロック。
【図３】  メモリインターフェースをエンコーダ及びデコーダと共用するＣＰＵ用に設計されたコアロジックチップセットを含むコンピュータシステムを示した概略図。
【図４】  エンコーダ及び／又はデコーダとメモリインターフェースを共用すべく設計されたグラフィックスアクセリレータを含むコンピュータシステムを示した概略図。
【符号の説明】
１２  ビデオデコーディング回路
１４  オーディオデコーディング回路
２０  レジスタインターフェース
４０  電子システム
４２  第一装置
４４  デコーダ
４５  デコーダ／エンコーダ
４６  エンコーダ
４８  メモリインターフェース
５０  メモリ
５２  ダイレクトメモリアクセス（ＤＭＡ）エンジン
５４  アービター（調停器）
５６  メモリコントローラ
５８  リフレッシュロジック
６２  ビデオエンコーディング回路
６４  オーディオエンコーディング回路
７０  高速バス
【図１ａ】
0004357604.tif 000008
【図１ｂ】
0004357604.tif 000009
【図１ｃ】
0004357604.tif 000010
【図２】
0004357604.tif 000011
【図３】
0004357604.tif 000012
【図４】
0004357604.tif 000013