(57)【特許請求の範囲】
【請求項１】
電子デバイスを試験する試験装置であって、
前記電子デバイスは、内部クロックに応じて出力信号を出力し、
基準クロックを発生する基準クロック発生部と、
前記電子デバイスを試験するための試験パターンを、前記基準クロックに同期して発生するパターン発生部と、
前記試験パターンを受け取り、前記試験パターンを整形した整形パターンを前記電子デバイスに入力する波形整形部と、
タイミングを発生する第１タイミング発生器と、
前記電子デバイスが前記試験パターンに基づいて出力する出力信号を、前記内部クロックに基づいたクロックであるデータストローブに応じて受け取り、前記第１タイミング発生器が発生したタイミングでサンプリングする出力信号サンプリング回路と、
タイミングを発生する第２タイミング発生器と、
前記データストローブを、前記第２タイミング発生器が発生したタイミングでサンプリングするデータストローブサンプリング回路と
前記出力信号サンプリング回路におけるサンプリング結果に基づいて前記電子デバイスの良否を判定する判定部と
を備え、
前記第１タイミング発生器は、
前記基準クロックを受け取り、前記基準クロックを遅延させて出力する第１可変遅延回路部と、
前記第１可変遅延回路部における遅延量を制御する第１遅延制御部と
を有し、
前記第１遅延制御部は、
予め第１基本タイミングデータが設定される第１基本タイミングデータ設定部と、
予め第１マルチストローブ分解能データが設定される第１マルチストローブ分解能データ設定部と、
前記基準クロックに応じて、前記第１マルチストローブ分解能データに基づいて、第１マルチストローブデータを算出する第１マルチストローブデータ算出部と、
前記第１基本タイミングデータと前記第１マルチストローブデータとに基づいて、前記第１可変遅延回路部において前記基準クロックが遅延されるべき遅延量を算出する第１可変遅延量算出部と
を含み、
前記第２タイミング発生器は、
前記基準クロックを受け取り、前記基準クロックを遅延させて出力する第２可変遅延回路部と、
前記第２可変遅延回路部における遅延量を制御する第２遅延制御部と
を有し、
前記第２遅延制御部は、
予め第２基本タイミングデータが設定される第２基本タイミングデータ設定部と、
予め第２マルチストローブ分解能データが設定される第２マルチストローブ分解能データ設定部と、
前記基準クロックに応じて、前記第２マルチストローブ分解能データに基づいて、第２マルチストローブデータを算出する第２マルチストローブデータ算出部と、
前記第２基本タイミングデータと、前記第２マルチストローブデータとに基づいて、前記第２可変遅延回路部において前記基準クロックが遅延されるべき遅延量を算出する第２可変遅延量算出部と
を含み、
前記判定部は、前記データストローブサンプリング回路におけるサンプリング結果に更に基づいて、前記電子デバイスの良否を判定する
ことを特徴とする試験装置。
【請求項２】
前記判定部は、前記出力信号サンプリング回路におけるサンプリング結果に基づいて、前記出力信号のジッタを算出する出力信号ジッタ算出手段を有し、
前記判定部は、前記出力信号のジッタに更に基づいて、前記電子デバイスの良否を判定することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記第１可変遅延量算出部は、前記第１基本タイミングデータに、前記第１マルチストローブデータを加算した遅延量を算出することを特徴とする請求項１又は２に記載の試験装置。
【請求項４】
前記第１可変遅延量算出部は、前記第１基本タイミングデータから、前記第１マルチストローブデータを減算した遅延量を算出することを特徴とする請求項１又は２に記載の試験装置。
【請求項５】
前記第１遅延制御部は、
前記第１マルチストローブデータ算出部が算出した第１マルチストローブデータを記憶する第１マルチストローブデータ記憶部と、
前記基準クロックに応じて、前記第１マルチストローブデータ記憶部が記憶した前記第１マルチストローブデータに、前記第１マルチストローブ分解能データを加算する第１マルチストローブ分解能データ加算部と
を更に含み、
前記第１マルチストローブデータ記憶部は、前記第１マルチストローブ分解能データ加算部において、前記第１マルチストローブ分解能データが加算された前記第１マルチストローブデータを新たに記憶し、
前記第１可変遅延量算出部は、前記第１基本タイミングデータと、前記第１マルチストローブデータ記憶部が記憶した、前記第１マルチストローブデータとに基づいて、前記第１可変遅延回路部において前記基準クロックが遅延されるべき遅延量を算出することを特徴とする請求項１から４のいずれかに記載の試験装置。
【請求項６】
前記パターン発生部は、前記パターン発生部が発生する試験パターンに基づいて、前記第１可変遅延量記憶部が記憶する前記第１マルチストローブデータを零に設定する手段を更に有することを特徴とする請求項５に記載のタイミング発生器。
【請求項７】
前記電子デバイスを試験する試験サイクルが終了した場合に、前記第１基本タイミングデータ設定部に新たな第１基本タイミングデータを設定する手段を更に含むことを特徴とする請求項１から６のいずれかに記載の試験装置。
【請求項８】
前記パターン発生部は、前記パターン発生部が発生する試験パターンに基づいて、前記第１マルチストローブ分解能データ設定部に新たな第１マルチストローブ分解能データを設定する手段を更に含むことを特徴とする請求項１から７のいずれかに記載の試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスの良否を試験する試験装置に関する。特に、電子デバイスの内部クロックがジッタを有する場合における、電子デバイスの良否を試験する試験装置に関する。
【０００２】
【従来の技術】
近年、半導体デバイス等の電子デバイスの高速化が著しい。例えばＤＤＲ−ＳＤＲＡＭ等の高速メモリデバイス等において、デバイスの内部クロックにジッタが生じている場合、デバイスの出力信号と、内部クロックに基づいたクロックであって、当該出力信号の試験装置等への受け渡しに用いられるデータストローブとの双方にジッタ成分が含まれてしまう。
【０００３】
【発明が解決しようとする課題】
しかし、従来の試験装置では、一回の測定で電子デバイスの良否を判定していたため、出力信号とデータストローブの双方におけるジッタ成分のため、正確な判定を行うことが困難であった。また、従来の試験装置において、電子デバイスが出力する出力信号を異なるタイミングでサンプリングする場合、サンプリングタイミングの位相を微小時間ずらすために、生成するべき複数のサンプリングタイミングの位相データを試験装置内に記憶する必要があった。近年の半導体装置等の高速化に伴い、当該サンプリングタイミングのサーチ分解能は、高分解能が要求されている。従来の試験装置では、生成するべき複数のサンプリングタイミングの位相データを試験装置内に記憶しているため、高分解能を達成するためには試験装置内に膨大な位相データを記憶する必要があった。しかし、そのような膨大な位相データを記憶するためのメモリを試験装置内に備えることは、現実的ではなく、生成するべきサンプリングタイミングの位相データの全てを記憶することは、ほぼ不可能であり、電子デバイスを精度よく試験することが困難であった。このため、位相が微小時間ずれた複数のサンプリングタイミングを容易に生成することが望まれていた。
【０００４】
そこで本発明は、上記の課題を解決することのできるタイミング発生器及び試験装置を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００５】
【課題を解決するための手段】
上記課題を解決するために、本発明の形態においては、電子デバイスを試験する試験装置であって、前記電子デバイスは、内部クロックに応じて出力信号を出力し、基準クロックを発生する基準クロック発生部と、前記電子デバイスを試験するための試験パターンを、前記基準クロックに同期して発生するパターン発生部と、前記試験パターンを受け取り、前記試験パターンを整形した整形パターンを前記電子デバイスに入力する波形整形部と、タイミングを発生する第１タイミング発生器と、前記電子デバイスが前記試験パターンに基づいて出力する出力信号を、前記内部クロックに基づいたクロックであるデータストローブに応じて受け取り、前記第１タイミング発生器が発生したタイミングでサンプリングする出力信号サンプリング回路と、タイミングを発生する第２タイミング発生器と、前記データストローブを、前記第２タイミング発生器が発生したタイミングでサンプリングするデータストローブサンプリング回路と前記出力信号サンプリング回路におけるサンプリング結果に基づいて前記電子デバイスの良否を判定する判定部とを備え、前記第１タイミング発生器は、前記基準クロックを受け取り、前記基準クロックを遅延させて出力する第１可変遅延回路部と、前記第１可変遅延回路部における遅延量を制御する第１遅延制御部とを有し、前記第１遅延制御部は、予め第１基本タイミングデータが設定される第１基本タイミングデータ設定部と、予め第１マルチストローブ分解能データが設定される第１マルチストローブ分解能データ設定部と、前記基準クロックに応じて、前記第１マルチストローブ分解能データに基づいて、第１マルチストローブデータを算出する第１マルチストローブデータ算出部と、前記第１基本タイミングデータと前記第１マルチストローブデータとに基づいて、前記第１可変遅延回路部において前記基準クロックが遅延されるべき遅延量を算出する第１可変遅延量算出部とを含み、前記第２タイミング発生器は、前記基準クロックを受け取り、前記基準クロックを遅延させて出力する第２可変遅延回路部と、前記第２可変遅延回路部における遅延量を制御する第２遅延制御部とを有し、前記第２遅延制御部は、予め第２基本タイミングデータが設定される第２基本タイミングデータ設定部と、予め第２マルチストローブ分解能データが設定される第２マルチストローブ分解能データ設定部と、前記基準クロックに応じて、前記第２マルチストローブ分解能データに基づいて、第２マルチストローブデータを算出する第２マルチストローブデータ算出部と、前記第２基本タイミングデータと、前記第２マルチストローブデータとに基づいて、前記第２可変遅延回路部において前記基準クロックが遅延されるべき遅延量を算出する第２可変遅延量算出部とを含み、前記判定部は、前記データストローブサンプリング回路におけるサンプリング結果に更に基づいて、前記電子デバイスの良否を判定することを特徴とする試験装置を提供する。
【０００６】
本発明の形態において、判定部は、出力信号サンプリング回路におけるサンプリング結果に基づいて、出力信号のジッタを算出する出力信号ジッタ算出手段を有し、判定部は、出力信号のジッタに更に基づいて、電子デバイスの良否を判定する。また、第１可変遅延量算出部は、第１基本タイミングデータに、第１マルチストローブデータを加算した遅延量を算出してよい。また、第１可変遅延量算出部は、第１基本タイミングデータから、第１マルチストローブデータを減算した遅延量を算出してよい。また、第１遅延制御部は、第１マルチストローブデータ算出部が算出した第１マルチストローブデータを記憶する第１マルチストローブデータ記憶部と、基準クロックに応じて、第１マルチストローブデータ記憶部が記憶した第１マルチストローブデータに、第１マルチストローブ分解能データを加算する第１マルチストローブ分解能データ加算部とを更に含み、第１マルチストローブデータ記憶部は、第１マルチストローブ分解能データ加算部において、第１マルチストローブ分解能データが加算された第１マルチストローブデータを新たに記憶し、第１可変遅延量算出部は、第１基本タイミングデータと、第１マルチストローブデータ記憶部が記憶した、第１マルチストローブデータとに基づいて、第１可変遅延回路部において基準クロックが遅延されるべき遅延量を算出してよい。
【０００７】
また、第１遅延制御部は、パターン発生部が基準クロックを所定の回数発生する毎に、第１可変遅延量記憶部が記憶する第１マルチストローブデータを零に設定する手段を更に含んでよい。また、第１遅延制御部は、パターン発生部が基準クロックを所定の回数発生する毎に、第１基本タイミングデータ設定部に新たな第１基本タイミングデータを設定する手段を更に含んでよい。また、電子デバイスを試験する試験サイクルが終了した場合に、第１マルチストローブ分解能データ設定部に新たな第１マルチストローブ分解能データを設定する手段を更に含んでよい。
【０００９】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１０】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、基準クロックを発生する基準クロック発生部５４と、基準クロックに同期して試験パターンを発生するパターン発生部１０と、基準クロックに基づいてタイミングを発生するタイミング発生器３０と、試験パターンを整形した整形パターンを生成し、タイミング発生器３０が発生したタイミングに基づいて、整形パターンを電子デバイス２０に入力する波形整形部１２と、タイミング発生器３０が発生したタイミングに基づいて、電子デバイス２０が出力する出力信号のパターンである比較パターンを取得する比較器５２と、比較パターンと期待値パターンとに基づいて、電子デバイス２０の良否を判定する判定部２２とを備える。
【００１２】
パターン発生部１０は、電子デバイス２０の試験用の試験パターンと、電子デバイス２０に試験パターンが入力された場合に電子デバイス２０が出力するべき期待値パターンとを発生する。波形整形部１２は、試験パターンを整形した整形パターンを生成し、タイミング発生器３０が発生するタイミングに基づいて、整形パターンを電子デバイス２０に入力する。例えば、波形整形部１２は、タイミング発生器３０が発生するタイミングに基づいて、整形パターンを遅延させ、電子デバイス２０に入力する。比較器５２は、電子デバイス２０が、入力された整形パターンに基づいて出力する出力信号の値を、タイミング発生器３０が発生するタイミングに基づいて取得する。タイミング発生器３０は、複数のタイミングを発生し、比較器は、タイミング発生器３０が発生した複数のタイミングに基づいて、出力信号のパターンを取得し、比較パターンを生成する。判定部２２は、比較パターンと、期待値パターンとに基づいて、電子デバイス２０の良否を判定する。
【００１３】
本例において、タイミング発生器３０は、複数のタイミングを発生する。例えば、タイミング発生器３０には、基準クロック発生部５４から複数のクロックが入力され、タイミング発生器３０は、クロックが入力される毎に、異なる遅延量クロックを遅延させ、波形整形部１２又は比較器５２に入力する。例えば、タイミング発生器３０は、クロックが入力される毎に、クロックを遅延させる遅延量を徐々に増加又は減少させた、マルチストローブを発生する。波形整形部１２にタイミングを供給するタイミング発生器３０と、比較器５２にタイミングを供給するタイミング発生器３０とは、同一又は同様の機能及び構成を有してよい。タイミング発生器３０は、マルチストローブの分解能を設定する手段を有し、クロックが入力される毎に、設定されたマルチストローブの分解能に基づいた遅延量を演算してよい。例えば、タイミング発生器３０は、クロックが入力される毎に、マルチストローブの分解能を加算した遅延量を算出し、算出した遅延量に基づいて、入力されたクロックを遅延させ、出力してよい。本例に説明した試験装置１００によれば、設定されたマルチストローブの分解能に基づいて、遅延量を演算するため、タイミング発生器３０が発生するべきマルチストローブのそれぞれのタイミングの設定値を記憶する必要が無く、試験装置１００における記憶容量不足を解消することができる。以下タイミング発生器３０の構成及び動作について説明する。
【００１４】
図２は、本発明に係るタイミング発生器３０の構成の一例を示すブロック図である。タイミング発生器３０は、可変遅延回路部４４と、遅延制御部４２とを有する。可変遅延回路部４４は、基準クロックを受け取り、基準クロックを遅延させて、波形整形部１２又は比較器５２に出力する。遅延制御部４２は、可変遅延回路部４４における遅延量を制御する。
【００１５】
遅延制御部４２は、予め基本タイミングデータが設定される基本タイミングデータ設定部３２と、予めマルチストローブ分解能データが設定されるマルチストローブ分解能データ設定部３４と、基準クロックに応じて、マルチストローブ分解能データに基づいて、マルチストローブデータを算出するマルチストローブデータ算出部４６と、基本タイミングデータとマルチストローブデータとに基づいて、可変遅延回路部４４において基準クロックが遅延されるべき遅延量を算出する第１可変遅延量算出部４０とを含む。
【００１６】
マルチストローブデータ算出部４６は、基準クロックに同期して、マルチストローブデータを算出することが好ましい。また、マルチストローブデータ算出部４６は、基準クロック発生部５４が基準クロックを発生する毎に、マルチストローブデータを算出してよい。この場合、当該出力信号と、当該基準クロックとは同期していることが好ましい。可変遅延量算出部４０は、当該基準クロックに応じて算出されたマルチストローブデータと、基本タイミングデータとに基づいて、可変遅延回路部４４において当該基準クロックが遅延される遅延量を制御してよい。また、マルチストローブデータ算出部４６は、基準クロック発生部５４が基準クロックを発生する毎に、略等しい遅延量が加算されたマルチストローブデータを算出することが好ましい。例えば、マルチストローブデータ算出部４６は、基準クロック発生部５４が基準クロックを発生する毎に、マルチストローブ分解能データが加算されたマルチストローブデータを算出することが好ましい。
【００１７】
可変遅延量算出部４０は、基本タイミングデータに、マルチストローブデータを加算した遅延量を算出してよい。また、可変遅延量算出部４０は、基本タイミングデータから、マルチストローブデータを減算した遅延量を算出してよい。また、遅延制御部４２は、可変遅延量算出部４０が、基本タイミングデータに、マルチストローブデータを加算した遅延量を算出するか、又は基本タイミングデータから、マルチストローブデータを減算した遅延量を算出するかを選択する手段を更に含んでよい。可変遅延量算出部４０における算出方法を選択することにより、タイミング発生器３０が発生するタイミングの位相の変化方向を制御することができる。つまり、電子デバイス２０が出力する出力信号に対して、時間軸において正の方向に位相がずれていくタイミングと、時間軸において負の方向に位相がずれていくタイミングとを選択して発生させることができる。
【００１８】
図３は、タイミング発生器３０の構成の一例を示す。図３において、図２と同一の符号を付したものは、図２に関連して説明したものと同一又は同様の機能及び構成を有してよい。タイミング発生器３０は、可変遅延回路部４４と、遅延制御部４２（図２参照）を有する。可変遅延回路部４４は、可変遅延回路５０と、リニアライズメモリ４８とを含む。可変遅延回路５０は、複数の遅延素子を有し、当該遅延素子の組み合わせにより遅延すべき遅延量を生成する回路であってよい。リニアライズメモリ４８は、可変遅延回路５０において遅延すべき遅延量に基づいて、可変遅延回路５０における遅延素子の組み合わせを選択する。リニアライズメモリ４８は、可変遅延回路５０において遅延すべき遅延量に基づいた、可変遅延回路５０における信号伝達経路を記憶する記憶部を有してよい。リニアライズメモリ４８には、リニアライズメモリ４８の動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００１９】
遅延制御部４２は、基本タイミングデータ設定部３２と、マルチストローブ分解能データ設定部３４と、可変遅延量算出部４０と、マルチストローブデータ算出部４６と、マルチストローブ分解能データ加算部３６と、マルチストローブデータ記憶部３８とを含む。本例において、マルチストローブデータ算出部４６は、マルチストローブ分解能データ加算部３６と、マルチストローブデータ記憶部３８とを有してよい。本例において、遅延制御部４２は、ディジタル信号によって、可変遅延回路部４０における遅延量を制御するディジタル回路を有してよい。本例において、遅延制御部４２は、例えば１８ビットのディジタル信号によって、可変遅延回路部４０における遅延量を制御する。
【００２０】
マルチストローブ分解能データ設定部３４には、マルチストローブ分解能データが設定される。可変遅延回路５０は、マルチストローブ分解能データと略同一の遅延量を有する遅延素子を有することが好ましい。マルチストローブ分解能データ設定部３４は、例えばディジタル信号を記憶するレジスタであってよい。また、マルチストローブ分解能データ設定部３４には、マルチストローブ分解能データ設定部３４の動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００２１】
基本タイミングデータ設定部３２には、基本タイミングデータが設定される。基本タイミングデータ設定部３２は、基本タイミングデータを例えば１８ビットのディジタル信号として、可変遅延量算出部４０に出力する。基本タイミングデータ設定部３２は、例えばディジタル信号を記憶するレジスタであってよい。また、基本タイミングデータ設定部３２には、マルチストローブ分解能データ設定部３４の動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。
【００２２】
マルチストローブ分解能データ設定部３４は、マルチストローブ分解能データをマルチストローブ分解能データ加算部３６に供給する。マルチストローブ分解能データ加算部３６は、基準クロックに応じて、マルチストローブデータ記憶部３８に格納されているマルチストローブデータに、マルチストローブ分解能データを加算して、新たにマルチストローブ分解能データとしてマルチストローブデータ記憶部３８に格納する。マルチストローブデータ記憶部３８は、マルチストローブデータ算出部４６のマルチストローブ分解能データ加算部３６が算出したマルチストローブデータを記憶する。マルチストローブ分解能データ加算部３６は、ディジタル信号を加算する論理回路を含む加算回路であってよい。初期状態において、マルチストローブデータ記憶部３８には、所望の値がマルチストローブデータの初期値として与えられてよい。本例において、マルチストローブデータ記憶部３８には、マルチストローブデータの初期値として零が与えられる。
【００２３】
マルチストローブデータ算出部４６は、マルチストローブデータ記憶部３８が記憶した、マルチストローブデータを例えば９ビットのディジタル信号として、可変遅延量算出部４０に出力する。マルチストローブデータ記憶部３８は、ディジタル信号を記憶するレジスタであってよい。また、マルチストローブデータ記憶部３８には、マルチストローブデータ記憶部３８の動作を制御するトリガが入力される。当該トリガは、基準クロックであってよい。以上説明したマルチストローブデータ算出部４６によれば、電子デバイス２０が出力信号を出力する毎に、マルチストローブ分解能データだけ増加した遅延設定値を容易に生成することができる。
【００２４】
また、パターン発生部１０（図１参照）は、電子デバイス２０を試験すべき試験パターンに基づいて、遅延量記憶部３８が記憶するマルチストローブデータを零、又は初期値に設定するリセット信号（ＭＵＴ  ＣＯＭＭＡＮＤ  ２）を出力する手段を含んでよい。また、パターン発生部１０（図１参照）は、電子デバイス２０を試験すべき試験パターンに基づいて、所定のタイミングで、基本タイミングデータ設定部３２に新たな基本タイミングデータを設定する手段を含んでよい。また、試験装置１００は、電子デバイス２０を試験するべき試験パターンに基づいて、所定のタイミングで、基本タイミングデータ設定部３２に新たな基本タイミングデータを設定する手段を有してよい。基本タイミングデータ設定部３２に新たな基本タイミングデータを設定する手段は、電子デバイス２０を試験する試験サイクルが終了した場合に、新たな基本タイミングデータを、基本タイミングデータ設定部３４に設定することが好ましい。
【００２５】
また、試験装置１００は、マルチストローブ分解能データ設定部３４に新たなマルチストローブ分解能データを設定する手段を有してもよい。マルチストローブ分解能データ設定部３４に新たなマルチストローブ分解能データを設定する手段は、電子デバイス２０を試験する試験サイクルが終了した場合に、新たなマルチストローブ分解能データを、マルチストローブ分解能データ設定部３４に設定することが好ましい。
【００２６】
また、パターン発生部１０（図１参照）は、マルチストローブデータ算出部４６において、マルチストローブ分解能データの加算を開始する信号（ＭＵＴ  ＣＯＭＭＡＮＤ  １）を、微小可変遅延算出部４６に入力する手段を含んでよい。マルチストローブデータ算出部４６は、マルチストローブ分解能データの加算を開始する信号を受け取った場合に、マルチストローブデータ記憶部３８から、マルチストローブ分解能データ加算部３６に対する、マルチストローブデータのフィードバックを開始する。
【００２７】
可変遅延量算出部４０は、基本タイミングデータと、マルチストローブデータ記憶部３８が記憶した、マルチストローブデータとに基づいて、可変遅延回路部４４において、基準クロックが遅延されるべき遅延量を算出する。本例においては、可変遅延量算出部４０は、１８ビットの基本タイミングデータと、９ビットのマルチストローブデータとを受け取り、基本タイミングデータの下位９ビットに、マルチストローブデータの９ビットを加算する。また、他の例においては、可変遅延量算出部４０は、基本タイミングデータの下位９ビットから、マルチストローブデータの９ビットを減算してよい。また、遅延制御部４２は、可変遅延量算出部４０における加算又は減算を選択する、選択手段を更に含んでよい。可変遅延量算出部４０は、例えばディジタル信号の加算を行う加算論理回路及び、ディジタル信号の減算を行う減算論理回路を有してよい。また、可変遅延量算出部４０は、当該加算論理回路又は当該減算論理回路のいずれかを選択する選択部を有してもよい。また、タイミング発生器３０に含まれる構成要素は、基準クロックに基づいて、それぞれの動作を行ってよい。
【００２８】
図４は、タイミング発生器３０の動作の一例を示すタイミングチャートである。図４において、横軸は時間を表し、１目盛りが２ｎｓ（ナノ秒）を示す。基準クロック段は、基準クロック発生部５４が発生する基準クロックを、タイミング（マルチストローブ）段は、タイミング発生器３０が発生するタイミング（マルチストローブ）を示す。また、基本タイミングデータ段は、基本タイミングデータ設定部３２に設定される基本タイミングデータを、マルチストローブ分解能データ段は、マルチストローブ分解能データ設定部４２に設定されるマルチストローブ分解能データを、マルチストローブデータ段は、マルチストローブデータ算出部４６が算出するマルチストローブデータを、可変遅延量段は、可変遅延量算出部４０が算出する可変遅延量をそれぞれ示す。また、タイミング段の下部に示す１０００ｐｓ（ピコ秒）、１１２５ｐｓ、・・・の数字は、タイミング発生器３０が発生するタイミング（マルチストローブ）と基準クロックとの位相差を示す。
【００２９】
図４（ａ）は、初期状態として、基本タイミングデータに１０００ｐｓが、マルチストローブ分解能データに１２５ｐｓが、マルチストローブデータに０ｐｓが設定された例を示す。また、図４（ｂ）は、初期状態として、基本タイミングデータに１０００ｐｓが、マルチストローブ分解能データに２５０ｐｓが、マルチストローブデータに０ｐｓが設定された例を示す。マルチストローブデータ算出部４６は、開始信号であるＭＵＴ  ＣＯＭＭＡＮＤ  １がｏｎになった場合に、マルチストローブデータに対して、マルチストローブ分解能データの加算を開始する。ＭＵＴ  ＣＯＭＭＡＮＤ  １がｏｎになった後、微小可変算出部４６は、基準クロックに応じて、マルチストローブデータに対して、マルチストローブ分解能データの加算を開始し、マルチストローブデータは、図４のマルチストローブデータ段に示す値となる。可変遅延量算出部４０が、基準クロックに応じて算出する可変遅延量は、基本タイミングデータに、マルチストローブデータを加算した、図４の可変遅延量段に示す値となる。タイミング発生器３０が、基準クロックに応じて発生するタイミングは、図４に示すように、基準クロックの立ち上がりから、可変遅延量だけ遅延したタイミングとなる。本例においては、基本タイミングデータに、マルチストローブデータを加算した遅延量を可変遅延量としているため、タイミング発生器３０が、基準クロックに応じて発生するタイミングは、基準クロックの立ち上がりに対する遅延量が、図４（ａ）において１２５ｐｓ、図４（ｂ）において２５０ｐｓずつ増加する。
【００３０】
マルチストローブデータは、リセット信号であるＭＵＴ  ＣＯＭＭＡＮＤ  ２がｏｎになるまで、基準クロックに応じて、マルチストローブ分解能データである１２５ｐｓずつ増加する。ＭＵＴ  ＣＯＭＭＡＮＤ  ２がｏｎになった場合、マルチストローブデータは０ｐｓに設定される。ＭＵＴ  ＣＯＭＭＡＮＤ  ２は、基準クロックが所定の回数発生した場合にｏｎとなる。当該所定の回数、及びマルチストローブ分解能データの設定値により、試験装置１００が試験する試験精度及び試験時間を調整できる。マルチストローブ分解能データは、タイミング発生器３０が発生するタイミングの位相変化の分解能を示す。つまり、マルチストローブ分解能データを変化させることにより、所望の位相変化の分解能を有するタイミングを発生させることができる。また、試験装置１００は、マルチストローブ分解能データ設定部３４に新たなマルチストローブ分解能データを設定する手段を有してよい。当該手段は、電子デバイス２０を試験する試験サイクルが終了した場合に、新たなマルチストローブ分解能データを、マルチストローブ分解能データ設定部３４に設定する。例えば、図４（ａ）に示す試験サイクルが終了した場合に、当該手段は、図４（ｂ）に示すような、新たなマルチストローブ分解能データを設定し、試験装置１００は新たな試験サイクルを開始してよい。
【００３１】
図５は、本発明に係る試験装置１００の構成の他の例を示す。図５において、図１と同一の符号を付したものは、図１に関連して説明したものと同一又は同様の機能及び構成を有してよい。試験装置１００は、電子デバイス２０の内部クロックに基づいたクロックであるデータストローブに応じて、電子デバイス２０から出力信号を受け取る。基準クロックを発生する基準クロック発生部５４と、基準クロックに同期して試験パターンを発生するパターン発生部１０と、試験パターンを整形する波形整形部１２と、電子デバイス２０と信号を受け渡しする信号入出力部１４と、タイミングを発生する第１タイミング発生器３０ａと、タイミングを発生する第２タイミング発生器３０ｂと、電子デバイス２０が出力する出力信号をサンプリングする出力信号サンプリング回路２４と、電子デバイス２０のデータストローブをサンプリングするデータストローブサンプリング回路２６と、電子デバイス２０の良否を判定する判定部２２とを備える。
【００３２】
パターン発生部１０は、基準クロックに同期して、電子デバイス２０の試験用の試験パターンを発生し、電子デバイス２０に、波形整形部１２及び信号入出力部１４を介して入力する。基準クロック発生部５４は、基準クロックを発生し、第１タイミング発生器３０ａ及び第２タイミング発生器３０ｂに供給する。基準クロック発生部５４は、当該試験パターンに基づいて、電子デバイス２０が出力する出力信号と同期した基準クロックを発生することが好ましい。波形整形部１２は、パターン発生部１０が生成した試験パターンを整形する。例えば、波形整形部１２は、パターン発生部１０が生成した試験パターンを所望の時間遅延させた整形パターンを信号入出力部１４に入力する。信号入出力部１４は、電子デバイス２０と電気的に接続され、波形整形部１２から受け取った整形パターンを、電子デバイス２０に入力する。また、信号入出力部１４は、整形パターンに基づいて電子デバイス２０が出力する出力信号を受け取り、出力信号サンプリング回路２４に出力する。また、信号入出力部１４は、電子デバイス２０の出力信号を試験装置１００内の例えばフリップフロップ等が受け取るための、データストローブを受け取り、データストローブサンプリング回路２６に出力する。
【００３３】
第１タイミング発生器３０ａは、電子デバイス２０の出力信号に対して、微小時間ずつ位相がずれた複数のタイミングを、出力信号サンプリング回路２４に供給する。出力信号サンプリング回路２４は、電子デバイス２０が試験パターンに基づいて出力する出力信号を、第１タイミング発生器３０ａが発生したタイミングでサンプリングする。判定部２２は、電子デバイス２０の出力信号のジッタを算出する、出力信号ジッタ算出手段を有してよい。出力信号ジッタ算出手段は、出力信号サンプリング回路２４におけるサンプリング結果に基づいて、電子デバイス２０が出力する出力信号のジッタを算出する。
【００３４】
第２タイミング発生器３０ｂは、電子デバイス２０の内部クロックに基づくデータストローブに対して、微小時間ずつ位相がずれた複数のタイミングを、データストローブサンプリング回路２６に供給する。データストローブサンプリング回路２６は、電子デバイス２０のデータストローブを、第２タイミング発生器３０ｂが発生したタイミングでサンプリングする。判定部２２は、電子デバイス２０の内部クロックに基づくデータストローブのジッタを算出するデータストローブジッタ算出手段を有してよい。データストローブジッタ算出手段は、データストローブサンプリング回路２６におけるサンプリング結果に基づいて、データストローブのジッタを算出する。第１タイミング発生器３０ａ及び第２タイミング発生器３０ｂは、図１から図４に関連して説明したタイミング発生器３０と同一又は同様の機能及び構成を有する。
【００３５】
判定部２２は、出力信号サンプリング回路２６におけるサンプリング結果、データストローブサンプリング回路２８におけるサンプリング結果の少なくともいずれかに基づいて、電子デバイス２０の良否を判定する。また、判定部２０は、出力信号サンプリング回路２６におけるサンプリング結果、データストローブサンプリング回路２８におけるサンプリング結果、出力信号のジッタ、データストローブのジッタの少なくともいずれかに基づいて、前記電子デバイスの良否を判定してよい。例えば、判定部２２は、出力信号ジッタ算出手段が算出した出力信号のジッタ、及びデータストローブジッタ算出手段が算出したデータストローブのジッタに基づいて、電子デバイス２０の良否を判定してよい。つまり、判定部２２は、予めジッタ基準値が与えられ、与えられたジッタ基準値と、出力信号のジッタ及びデータストローブのジッタとを比較して、電子デバイス２０の良否を判定してよい。この場合、出力信号サンプリング回路２６は、受け取った位相の異なる複数のタイミング毎に、電子デバイス２０の出力信号を複数回サンプリングすることが好ましい。また、出力信号ジッタ算出手段は、予め基準値が与えられ、出力信号サンプリング回路２６において、位相の異なる複数のタイミング毎に複数回サンプリングした結果と当該基準値とを比較し、位相の異なるそれぞれのタイミングにおける当該サンプリング結果が、当該基準値以上となる回数分布に基づいて、電子デバイス２０の出力信号のジッタを算出してよい。また、データストローブサンプリング回路２８は、受け取った位相の異なる複数のタイミング毎に、データストローブを複数回サンプリングすることが好ましい。また、データストローブジッタ算出手段は、予め基準値が与えられ、データストローブサンプリング回路２８において、位相の異なる複数のタイミング毎に複数回サンプリングした結果と当該基準値とを比較し、位相の異なるそれぞれのタイミングにおける当該サンプリング結果が、当該基準値以上となる回数分布に基づいて、データストローブのジッタを算出してよい。また、判定部２２には、異なる複数のジッタ基準値が与えられ、異なる複数のジッタ基準値と、算出したジッタとを比較し、それぞれのジッタ基準値に対して電子デバイス２０の良否を判定し、電子デバイス２０の品質を判定してよい。つまり、判定部２２は、算出したジッタに基づいて、電子デバイス２０の品質を判定してよい。
【００３６】
また、他の例においては、判定部２２は、出力信号サンプリング回路２６におけるサンプリング結果、及びデータストローブサンプリング回路２８におけるサンプリング結果に基づいて、電子デバイス２０の良否を判定してよい。例えば、判定部２２は、電子デバイス２０の出力信号が、予め与えられた出力信号の基準値となるタイミングと、データストローブとが、予め与えられたデータストローブの基準値となるタイミングとに基づいて、電子デバイス２０の良否を判定してよい。電子デバイス２０の出力信号が、予め与えられた出力信号の基準値となるタイミングと、データストローブとが、予め与えられたデータストローブの基準値となるタイミングとの前後関係に基づいて、電子デバイス２０の良否を判定してよい。
【００３７】
第１タイミング発生器３０ａは、第１可変遅延回路部４４ａと、第１遅延制御部４２ａとを有し、第２タイミング発生器３０ｂは、第２可変遅延回路部４４ｂと、第２遅延制御部４２ｂとを有する。第１可変遅延回路部４４ａ及び第２可変遅延回路部４４ｂは、図２から図４に関連して説明した可変遅延回路部４４と同一又は同様の機能及び構成を有してよい。また、第１遅延制御部４２ａと第２遅延制御部４２ｂは、図２から図４に関連して説明した遅延制御部４２と同一又は同様の機能及び構成を有してよい。
【００３８】
以上説明した試験装置１００によれば、電子デバイス２０の出力信号又は内部クロックに基づいたデータストローブに対して、微小時間ずつ位相のずれた複数のタイミングを容易に生成することができる。このため、電子デバイス２０の出力信号又はデータストローブを異なる位相を有する複数のタイミングで容易にサンプリングすることができる。また、異なる位相を有するサンプリングタイミングの位相データをサンプリングタイミング毎に有する必要が無いため、試験装置１００の記憶容量に対する負荷を低減することができる。
【００３９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４０】
【発明の効果】
本発明に係る試験装置１００によれば、微小時間ずつ位相のずれた複数のタイミングを容易に生成することができ、電子デバイス２０の出力信号又はデータストローブを異なる位相を有する複数のタイミングで容易にサンプリングすることができる。
【図面の簡単な説明】
【図１】  本発明に係る試験装置１００の構成の一例を示す。
【図２】  本発明に係るタイミング発生器３０の構成の一例を示すブロック図である。
【図３】  タイミング発生器３０の構成の一例を示す。
【図４】  タイミング発生器３０の動作の一例を示すタイミングチャートである。
【図５】  本発明に係る試験装置１００の構成の他の例を示す。
【符号の説明】
１０・・・パターン発生部、１２・・・波形整形部、１４・・・信号入出力部、２０・・・電子デバイス、２２・・・判定部、２４・・・出力信号サンプリング回路、２６・・・データストローブサンプリング回路、３０・・・タイミング発生器、３２・・・基本タイミングデータ設定部、３４・・・マルチストローブ分解能データ設定部、３６・・・マルチストローブ分解能データ加算部、３８・・・マルチストローブ分解能データ記憶部、４０・・・可変遅延量算出部、４２・・・遅延制御部、４４・・・可変遅延回路部、４６・・・マルチストローブデータ算出部、４８・・・リニアライズメモリ、５０・・・可変遅延回路、５４・・・基準クロック発生部、１００・・・試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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