(57)【特許請求の範囲】
【請求項１】
フローティングゲートを有するメモリセルがシリコン基板上に複数個マトリックス配置され、ビット線が少なくとも２階層の主ビット線・副ビット線とから構成され、主ビット線と副ビット線との間に副ビット線選択トランジスタを有する不揮発性半導体記憶装置において、
複数のアドレス線を入力とするＡＮＤゲートと、該ＡＮＤゲートの出力のうちハイレベルを読み出し時および消去時には電源レベル、書き込み時には７Ｖに設定されるＶＷＰレベルに変換するためのレベルシフタと、該レベルシフタの出力と副ビット線選択トランジスタのゲート電位であるＢＳＬとの間に設けられたトランスファーゲートを構成するＮＭＯＳ及びＰＭＯＳと、前記ＢＳＬを読み出し時および書き込み時にはＧＮＤレベル、消去時には−７Ｖに設定されるＶＥＮより大きいレベルであるＶＤＣにディスチャージするＮＭＯＳを有する副ビット線選択デコーダによって制御するように構成し、
消去あるいは書き込みモードの何れかにおいて、選択されたロウアドレス上の副ビット線選択トランジスタのゲート電位を、非選択ロウアドレス上の副ビット線選択トランジスタのゲート電位と同じにする手段を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
フローティングゲートを有するメモリセルがシリコン基板上に複数個マトリックス配置され、ビット線が少なくとも２階層の主ビット線・副ビット線とから構成され、主ビット線と副ビット線との間に副ビット線選択トランジスタを有する不揮発性半導体記憶装置において、
複数のアドレス線を入力とするＡＮＤゲートと、該ＡＮＤゲートの出力のうちハイレベルを読み出し時および消去時には電源レベル、書き込み時には７Ｖに設定されるＶＷＰレベルに変換するためのレベルシフタと、該レベルシフタの出力と副ビット線選択トランジスタのゲート電位であるＢＳＬとの間に設けられたトランスファーゲートを構成するＮＭＯＳ及びＰＭＯＳと、前記ＢＳＬを読み出し時および書き込み時にはＧＮＤレベル、消去時には−７Ｖに設定されるＶＥＮより大きいレベルであるＶＤＣにディスチャージするＮＭＯＳを有する副ビット線選択デコーダによって制御するように構成し、
消去あるいは書き込みモードの何れかにおける前記副ビット線選択トランジスタのゲート電位を、該副ビット線選択トランジスタのソース電位及び基板電位と同電位にする手段を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
フローティングゲートを有するメモリセルがシリコン基板上に複数個マトリックス配置され、ビット線が少なくとも２階層の主ビット線・副ビット線とから構成され、主ビット線と副ビット線との間に副ビット線選択トランジスタを有する不揮発性半導体記憶装置において、
複数のアドレス線を入力とするＡＮＤゲートと、該ＡＮＤゲートの出力のうちハイレベルを読み出し時および消去時には電源レベル、書き込み時には７Ｖに設定されるＶＷＰレベルに変換するためのレベルシフタと、該レベルシフタの出力と副ビット線選択トランジスタのゲート電位であるＢＳＬとの間に設けられたトランスファーゲートを構成するＮＭＯＳ及びＰＭＯＳと、前記ＢＳＬを読み出し時および書き込み時にはＧＮＤレベル、消去時には−７Ｖに設定されるＶＥＮより大きいレベルであるＶＤＣにディスチャージするＮＭＯＳを有する副ビット線選択デコーダによって制御するように構成し、
前記副ビット線選択トランジスタのゲート酸化膜厚は、前記メモリセルのゲート酸化膜厚と同一であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、前記副ビット線選択トランジスタのゲート酸化膜は、前記メモリセルのゲート酸化膜と同時に形成されることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、特に、主ビット線と副ビット線とからなる階層ビット線構造を持つ不揮発性半導体記憶装置の副ビット線デコーダに関するものである。
【０００２】
【従来の技術】
一括消去可能な半導体記憶装置であるフラッシュメモリ等の不揮発性メモリでは、読み出しの高速化を図る目的や、データ書き込み時に、他のメモリセルへの影響を最小限にするなどの目的から、ビット線を主・副の階層構造にする場合が増えてきている。
【０００３】
例えば１本の主ビット線に対して１６本の副ビット線が副ビット線選択トランジスタを介して接続され、１本の主ビット線上に２５６個のメモリセルが配置されたメモリマトリックスを例にとると、読み出しの高速化には、ビット線を階層化しない場合にはメモリセル２５６個分の拡散層容量成分が負荷として接続されているのに対し、ビット線を階層化した場合では、主ビット線上の負荷メモリセル１６個分＋副ビット線選択トランジスタ１６個分の拡散層容量成分にまで低減されることになる。
【０００４】
また、書き込みの場合においても、階層ビット線構造を採らない場合には２５５×書換え保証回数分の影響（ディスターブ）を受けるのに対し、階層ビット線構造を採った場合では、１５×書換え保証回数分にまで低減されることになる。
【０００５】
しかし一方で、副ビット線選択トランジスタには、メモリセルのデータを消去する際に、１０〜１５Ｖといった非常に高い電圧が印加されるため、メモリセルのトンネル酸化膜ほどの薄い酸化膜では使用を重ねていくうちに破壊してしまうという問題があった。
【０００６】
図９は従来の半導体装置の断面を示す模式図である。
【０００７】
この図において、１は基板、２はソース・ドレイン（拡散層）、３は酸化膜、４は第１ゲート（フローティングゲート）、５は第２ゲートを示している。ここで、１ゲート４とソース・ドレイン２及び基板１との間の電位差はＶＣＣ＋７Ｖである。
【０００８】
【発明が解決しようとする課題】
上記した従来の問題を解決するため、副ビット線選択トランジスタのゲート酸化膜厚を、高電圧発生回路や行（ロウ）デコーダなどで使用する高耐圧トランジスタと同じ厚さ（１５０〜２００オングストローム程度）にしたり、あるいはそれ以上の特別な厚さにする等して電気的破壊を防止するなどの方法がとられていたが、何れの場合においても、ホトリソ・エッチングや酸化工程などのプロセス工程数が増加したり、あるいはメモリマトリックス内にゲート酸化膜厚の異なるトランジスタを形成するため、その境界部の寸法余裕を確保することが必要となり、メモリマトリックス全体としてのレイアウト面積が大きくなるといった欠点があった。
【０００９】
本発明は、上記問題点を除去し、ゲート酸化膜の電気的破壊の危険性を排除すると同時に、プロセス工程を増加させることなく階層ビット線構造を得ることができる不揮発性半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕フローティングゲートを有するメモリセルがシリコン基板上に複数個マトリックス配置され、ビット線が少なくとも２階層の主ビット線・副ビット線とから構成され、主ビット線と副ビット線との間に副ビット線選択トランジスタを有する不揮発性半導体記憶装置において、複数のアドレス線を入力とするＡＮＤゲート（４１）と、このＡＮＤゲート（４１）の出力のうちハイレベルを読み出し時および消去時には電源レベル、書き込み時には７Ｖに設定されるＶＷＰレベルに変換するためのレベルシフタ（４２）と、このレベルシフタ（４２）の出力と副ビット線選択トランジスタのゲート電位であるＢＳＬとの間に設けられたトランスファーゲートを構成するＮＭＯＳ（４３）及びＰＭＯＳ（４４）と、前記ＢＳＬを読み出し時および書き込み時にはＧＮＤレベル、消去時には−７Ｖに設定されるＶＥＮより大きいＶＤＣにディスチャージするＮＭＯＳ（４５）を有する副ビット線選択デコーダによって制御するように構成し、消去あるいは書き込みモードの何れかにおいて、選択されたロウアドレス上の副ビット線選択トランジスタのゲート電位を、非選択ロウアドレス上の副ビット線選択トランジスタのゲート電位と同じにする手段を具備することを特徴とする。
【００１１】
〔２〕フローティングゲートを有するメモリセルがシリコン基板上に複数個マトリックス配置され、ビット線が少なくとも２階層の主ビット線・副ビット線とから構成され、主ビット線と副ビット線との間に副ビット線選択トランジスタを有する不揮発性半導体記憶装置において、複数のアドレス線を入力とするＡＮＤゲート（４１）と、このＡＮＤゲート（４１）の出力のうちハイレベルを読み出し時および消去時には電源レベル、書き込み時には７Ｖに設定されるＶＷＰレベルに変換するためのレベルシフタ（４２）と、このレベルシフタ（４２）の出力と副ビット線選択トランジスタのゲート電位であるＢＳＬとの間に設けられたトランスファーゲートを構成するＮＭＯＳ（４３）及びＰＭＯＳ（４４）と、前記ＢＳＬを読み出し時および書き込み時にはＧＮＤレベル、消去時には−７Ｖに設定されるＶＥＮより大きいレベルであるＶＤＣにディスチャージするＮＭＯＳ（４５）を有する副ビット線選択デコーダによって制御するように構成し、消去あるいは書き込みモードの何れかにおける前記副ビット線選択トランジスタのゲート電位を、この副ビット線選択トランジスタのソース電位及び基板電位と同電位にする手段を具備することを特徴とする。
【００１２】
〔３〕フローティングゲートを有するメモリセルがシリコン基板上に複数個マトリックス配置され、ビット線が少なくとも２階層の主ビット線・副ビット線とから構成され、主ビット線と副ビット線との間に副ビット線選択トランジスタを有する不揮発性半導体記憶装置において、複数のアドレス線を入力とするＡＮＤゲート（４１）と、このＡＮＤゲート（４１）の出力のうちハイレベルを読み出し時および消去時には電源レベル、書き込み時には７Ｖに設定されるＶＷＰレベルに変換するためのレベルシフタ（４２）と、このレベルシフタ（４２）の出力と副ビット線選択トランジスタのゲート電位であるＢＳＬとの間に設けられたトランスファーゲートを構成するＮＭＯＳ（４３）及びＰＭＯＳ（４４）と、前記ＢＳＬを読み出し時および書き込み時にはＧＮＤレベル、消去時には−７Ｖに設定されるＶＥＮより大きいレベルであるＶＤＣにディスチャージするＮＭＯＳ（４５）を有する副ビット線選択デコーダによって制御するように構成し、前記副ビット線選択トランジスタのゲート酸化膜厚は、前記メモリセルのゲート酸化膜厚と同一であることを特徴とする。
【００１３】
〔４〕上記〔３〕記載の不揮発性半導体記憶装置において、前記副ビット線選択トランジスタのゲート酸化膜は、前記メモリセルのゲート酸化膜と同時に形成されることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
【００１５】
図１は本発明の実施例を示す不揮発性半導体記憶装置の構成図である。
【００１６】
この図において、主ビット線１に副ビット線選択トランジスタ４を介して副ビット線２が接続され、副ビット線２上には複数のメモリセル３（ここでは、１個示されている）が接続されている。副ビット線選択トランジスタ４のゲート電位であるＢＳＬは、副ビット線デコーダ５によって駆動される。
【００１７】
各動作モードにおける電位設定を表１に示す。
【００１８】
【表１】
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メモリセル３のゲート電位ＷＬは、読み出し時には電源レベル、消去時には１３Ｖ、書き込み時には−８Ｖに設定される。同じくメモリセル３のソース電位ＶＡＳは、読み出し時には接地レベル、消去時には−７Ｖ、書き込み時にはハイインピーダンスに設定される。
【００１９】
メモリセル３および副ビット線選択トランジスタ４の基板電位ＶＡＷは、読み出し時および書き込み時には接地レベル、消去時には−７Ｖに設定される。
【００２０】
主ビット線１は、読み出し時には１Ｖ、書き込み時には書き込むデータにより接地レベルもしくは５Ｖが印加され、消去時にはハイインピーダンス状態となる。
【００２１】
副ビット線デコーダ５は、図２に示すように、ＡＤＲ（ｉ）〜ＡＤＲ（ｊ）の複数のアドレス線と、消去時にのみロウレベルとなる信号ＥＲＮとを入力とするＡＮＤゲート６、およびＡＮＤゲート６の出力のうちハイレベルをＶＷＰ、ロウレベルを信号ＶＥＮに変換するレベルシフタ７から構成される。
【００２２】
信号ＶＷＰは、読み出し時および消去時には電源レベル、書き込み時には７Ｖに設定される。
【００２３】
信号ＶＥＮは、読み出し時および書き込み時には接地レベル、消去時には−７Ｖに設定される。
【００２４】
レベルシフタ７は、図３に示すように、入力の反転相を発生するインバータ８と、入力及びインバータ８の出力９の電源レベル・接地レベルの入力振幅をＶＷＰ・接地レベルに変換するための、ＮＭＯＳ１０，１１、及びＰＭＯＳ１２，１３から構成される第１のレベルシフト部と、第１のレベルシフト部の２つの出力１４，１５とを入力とし、その振幅をＶＷＰ・接地レベルからＶＷＰ・ＶＥＮに変換するための、ＰＭＯＳ１６，１７およびＮＭＯＳ１８，１９とから構成される第２のレベルシフト部とからなる。
【００２５】
以下、本発明の実施例を示す不揮発性半導体記憶装置の動作について説明する。
【００２６】
まず、消去時において、選択されたロウアドレス上の副ビット線デコーダ５においては、ＡＤＲ（ｉ）〜ＡＤＲ（ｊ）がハイレベルとなっても、信号ＥＲＮが消去時ロウレベルとなるために、ＡＮＤゲート６の出力はロウとなり、レベルシフタ７におけるＮＭＯＳ１０のゲートレベル９がハイレベルとなりＯＮ、また、ＮＭＯＳ１１のゲートレベル９がロウレベルとなりＯＦＦするため、第１のレベルシフト部の２つの出力１４，１５はそれぞれ接地レベル、ＶＷＰレベルとなる。
【００２７】
したがって、ＰＭＯＳ１６のゲート電位であるノード１４が接地レベルであるためＰＭＯＳ１６はＯＮとなり、ＰＭＯＳ１７のゲート電位であるノード１５がＶＷＰレベルであるためＯＦＦとなるため、ノード２０がＶＷＰレベルとなり、ＮＭＯＳ１９がＯＮし、レベルシフタ７の出力としてはＶＥＮレベルが出力される。
【００２８】
また、選択されなかったロウアドレス上の副ビット線デコーダ５においても、信号ＥＲＮが消去時ロウレベルとなることで、選択されたロウアドレス上の副ビット線デコーダ５における作用とまったく同様になるため、結果、消去時における全てのＢＳＬはＶＥＮレベル、すなわち−７Ｖにバイアスされることになる。
【００２９】
また、前述したように、メモリセル３のゲート電位ＷＬは消去時には１３Ｖに、ソース電位ＶＡＳは消去時には−７Ｖになり、同じく基板電位ＶＡＷも−７Ｖにバイアスされるため、メモリセル３はＯＮし、故に副ビット線２も−７Ｖとなり副ビット線選択トランジスタ４がＯＦＦするため、主ビット線１はハイインピーダンス状態となる。
【００３０】
図４は本発明の半導体装置（ビット線選択トランジスタ）の断面を示す模式図、図５はその製造工程断面図（その１）、図６はその製造工程断面図（その２）、図７は本発明の実施例を示す不揮発性半導体記憶装置の断面図である。
【００３１】
ここで、本発明の実施例を示す不揮発性半導体記憶装置の製造方法について説明する。
【００３２】
（１）まず、図５（ａ）に示すように、基板２１上を全面酸化して、酸化膜２２（ゲート酸化膜）を形成したメモリアレイを得る。
【００３３】
（２）次に、図５（ｂ）に示すように、第１ゲート（フローティングゲート）２３を形成する。
【００３４】
（３）次に、図５（ｃ）に示すように、層間膜（下層酸化膜＋窒化膜＋上層酸化膜）２４を形成し、その層間膜２４にコンタトクホール２５を形成する。
【００３５】
（４）次に、図５（ｄ）に示すように、第２ゲート２６を積層する。
【００３６】
（５）次いで、図５（ｅ）に示すように、第２ゲート２６、層間膜２４、第１ゲート２３、ゲート酸化膜２２を連続エッチングする。
【００３７】
（６）次に、図５（ｆ）に示すように、セルソースイオン注入、セルドレインイオン注入を行い、ソース・ドレイン２７を形成する。
【００３８】
（７）次に、図６（ａ）に示すように、層間膜２８を形成し、この層間膜２８にコンタトクホール２９を形成する。
【００３９】
（８）次に、図６（ｂ）に示すように、第１のアルミニウム膜３０（副ビット線）を積層して、この第１のアルミニウム膜３０をエッチングする。
【００４０】
（９）次に、図６（ｃ）に示すように、更に、層間膜３１を形成し、この層間膜３１にコンタトクホール３２を形成する。
【００４１】
（１０）次に、図６（ｄ）に示すように、第２のアルミニウム膜３３（主ビット線）を積層して、この第２のアルミニウム膜３３をエッチングする。
【００４２】
このようにして、図４に示す本発明のビット線選択トランジスタ、図７に示す本発明の半導体記憶装置が得られる。
【００４３】
図４において、第１ゲート２３とソース２７及び基板２１との間の電位差は０Ｖとなる。主ビット線に出現し得る電位は、ＢＳＬ、基板及びＷＬに対する容量成分を考慮すると、０Ｖ以下となり、ドレインとゲート及び基板間の電位差は７Ｖ以下となる。
【００４４】
図７において、図５及び図６に示したように、メモリセル３、ビット線選択トランジスタ４、副ビット線３０、主ビット線３３が形成される。
【００４５】
このようにして、図４に示すように、副ビット線選択トランジスタ４のバイアスとしては、ゲート・ソース・基板の３つの電位を−７Ｖ、ドレイン電位をハイインピーダンス状態にできるため、副ビット線選択トランジスタ４に印加される電位差を最小限にすることができる。
【００４６】
また、読み出し、及び書き込み時における副ビット線選択トランジスタ４に印加される最大電位差は、前述したように書き込み時のゲート・基板間の７Ｖであり、トンネル酸化膜でも十分に耐え得るレベルである。
【００４７】
よって、副ビット線選択トランジスタ４のゲート酸化膜に関する電気的破壊の危険性を排除することが可能となる。
【００４８】
以上のように、本発明の第１実施例の副ビット線デコーダによれば、消去時における副ビット線選択トランジスタのゲート電位を、選択ロウ／非選択ロウにかかわらず、全てメモリセル及び副ビット線選択トランジスタの基板電位と同じにすることにより、副ビット線選択トランジスタのゲート膜が電気的破壊に至るのを防止し、メモリセルのトンネル酸化膜をゲート酸化膜として用いることが可能となり、ひいてはプロセス工程とレイアウト面積の増加の防止に役立つ。
【００４９】
また、本発明は、副ビット線選択トランジスタのゲート酸化膜を、メモリセルのトンネル酸化膜と同一に形成し、副ビット線選択トランジスタに印加される電位差をなくすことで、電気的破壊の危険性を排除すると同時に、プロセス工程を増加させることなく階層ビット線構造を実現しようとするものである。
【００５０】
次に、本発明の第２実施例について説明する。
【００５１】
図８は本発明の第２実施例を示す不揮発性半導体記憶装置の副ビット線選択デコーダの構成図である。
【００５２】
この図に示すように、第２実施例となる副ビット線選択デコーダは、ＡＤＲ（ｉ）〜ＡＤＲ（ｊ）の複数のアドレス線を入力とするＡＮＤゲート４１と、このＡＮＤゲート４１の出力のうちハイレベルをＶＷＰレベルに変換するためのレベルシフタ４２と、このレベルシフタ４２の出力とＢＳＬとの間に設けられたトランスファーゲートを構成するＮＭＯＳ４３及びＰＭＯＳ４４と、ＢＳＬをＶＤＣにディスチャージするＮＭＯＳ４５とから構成される。
【００５３】
以下、本発明の第２実施例の不揮発性半導体記憶装置の動作について説明する。
【００５４】
図８における信号ＤＢＳは、読み出し時及び書き込み時には接地レベル、消去時にのみ電源レベルとなる信号であり、信号ＤＢＳＮは、読み出し時および書き込み時に電源レベル、消去時にのみＶＥＮレベルになる信号であり、信号ＤＣＥは、読み出し時および書き込み時にＶＥＮレベル、消去時にのみ電源レベルになる信号である。
【００５５】
消去中は、信号ＤＢＳが電源レベル、信号ＤＢＳＮはＶＥＮレベルになることで、ＮＭＯＳ４３およびＰＭＯＳ４４から構成されるトランスファーゲート部がＯＦＦし、信号ＤＣＥが電源レベルとなることでＮＭＯＳ４５がＯＮし、選択・非選択の如何に関わらず、全ての副ビット線選択トランジスタのゲート電位であるＢＳＬは一律にＶＤＣレベル（ＶＤＣ＞ＶＥＮ）となり、ゲート・ソース・基板の３つの電位を最小とすることが可能なため、電界ストレスも最小に抑制することができる。本実施例を用いた場合の各電位・各信号の状態を表２に示す。
【００５６】
【表２】
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なお、レベルシフタ４２の作用は、第１実施例におけるレベルシフタ７のインバータ８と、その出力９と、ＮＭＯＳ１０，１１、及びＰＭＯＳ１２，１３から構成される部位と同様である。
【００５７】
以上のように、本発明の第２実施例の副ビット線デコーダによれば、消去時における副ビット線選択トランジスタのゲート電位を、選択ロウ／非選択ロウにかかわらず、全てメモリセル及び副ビット線選択トランジスタの基板電位と同じにすることにより、副ビット線選択トランジスタのゲート膜が電気的破壊に至るのを防止し、メモリセルのトンネル酸化膜をゲート酸化膜として用いることが可能となり、ひいてはプロセス工程とレイアウト面積の増加の防止に役立つのはもちろん、第１実施例と比較して、デコーダとしての素子数を減少させたり、また、副ビット線選択トランジスタのゲート電位をＶＥＮより高い値に任意に設定することが可能となる。
【００５８】
なお、副ビット線デコーダ５、及びレベルシフタ７の構成は上記実施例に限定されるものではない。
【００５９】
また、メモリアレイの構成も図１の実施例に限定されるものではない。さらに、メモリセルの読み出し、消去、書き込みの際の電位等に関する諸条件も、本実施例に限定されるものではない。
【００６０】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、それらを本発明の範囲から排除するものではない。
【００６１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
【００６２】
（Ａ）副ビット線選択トランジスタのゲート酸化膜を、メモリセルのトンネル酸化膜と同一に形成し、副ビット線選択トランジスタに印加される電位差をなくすことで、電気的破壊の危険性を排除すると同時に、プロセス工程を増加させることなく階層ビット線構造を得ることができる。
【００６３】
（Ｂ）副ビット線デコーダによれば、消去時における副ビット線選択トランジスタのゲート電位を、選択ロウ／非選択ロウにかかわらず、全てメモリセル及び副ビット線選択トランジスタの基板電位と同じにすることにより、副ビット線選択トランジスタのゲート膜が電気的破壊に至るのを防止し、メモリセルのトンネル酸化膜をゲート酸化膜として用いることが可能となり、ひいてはプロセス工程とレイアウト面積の増加の防止に役立つ。
【００６４】
（Ｃ）更に、デコーダとしての素子数を減少させたり、また、副ビット線選択トランジスタのゲート電位を信号ＶＥＮより高い値に任意に設定することが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施例を示す不揮発性半導体記憶装置の構成図である。
【図２】  本発明の実施例を示す不揮発性半導体記憶装置の副ビット線デコーダの構成図である。
【図３】  本発明の実施例を示す副ビット線デコーダのレベルシフタの構成図である。
【図４】  本発明の半導体装置（ビット線選択トランジスタ）の断面を示す模式図である。
【図５】  本発明の実施例を示す不揮発性半導体記憶装置の製造工程断面図（その１）である。
【図６】  本発明の実施例を示す不揮発性半導体記憶装置の製造工程断面図（その２）である。
【図７】  本発明の実施例を示す不揮発性半導体記憶装置の断面図である。
【図８】  本発明の第２実施例を示す副ビット線選択デコーダの構成図である。
【図９】  従来の半導体装置の断面を示す模式図である。
【符号の説明】
１    主ビット線
２    副ビット線
３    複数のメモリセル
４    副ビット線選択トランジスタ
５    副ビット線デコーダ
６，４１    ＡＮＤゲート
７，４２    レベルシフタ
８    インバータ
９    インバータの出力（ゲートレベル）
１０，１１，１８，１９，４３，４５    ＮＭＯＳ
１２，１３，１６，１７，４４    ＰＭＯＳ
１４，１５    第１のレベルシフト部の２つの出力（ノード）
２０    ノード
２１    基板
２２    酸化膜（ゲート酸化膜）
２３    第１ゲート（フローティングゲート）
２４    層間膜（下層酸化膜＋窒化膜＋上層酸化膜）
２５，２９，３２    コンタトクホール
２６    第２ゲート
２７    ソース・ドレイン
２８，３１    層間膜
３０    第１のアルミニウム膜（副ビット線）
３３    第２のアルミニウム膜（主ビット線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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