(57)【特許請求の範囲】
【請求項１】
下部シリコン層、埋没酸化層、及び、下部領域にシリコンゲルマニウム層が形成されたＳＯＩ層からなるＳＯＩ型基板と、
前記ＳＯＩ層の素子領域と接地領域の間に形成され、前記シリコンゲルマニウム層の上部面に接するトレンチと、
前記トレンチに埋め込まれたトレンチ素子分離膜と、
前記素子領域に形成された、少なくとも一つのＭＯＳトランジスタのソース／ドレイン領域とを備え、
前記接地領域には導電性不純物がドーピングされており、
前記素子領域のボディと前記接地領域は、前記シリコンゲルマニウム層によって連結されていることを特徴とするＳＯＩ型半導体装置。
【請求項２】
前記シリコンゲルマニウム層は前記ＳＯＩ層と前記埋没酸化層との境界部に形成されることを特徴とする請求項１に記載のＳＯＩ型半導体装置。
【請求項３】
前記シリコンゲルマニウム層は前記ＳＯＩ層を成すシリコン層の間に形成されることを特徴とする請求項１に記載のＳＯＩ型半導体装置。
【請求項４】
前記シリコンゲルマニウム層のゲルマニウム含量は１０乃至４０重量％であることを特徴とする請求項１に記載のＳＯＩ型半導体装置。
【請求項５】
前記シリコンゲルマニウム層は単結晶で形成されることを特徴とする請求項１に記載のＳＯＩ型半導体装置。
【請求項６】
前記シリコンゲルマニウム単結晶層は１００乃至８００Åの厚さを有し、前記シリコンゲルマニウム単結晶層上側のシリコン単結晶層は５００乃至２０００Åの厚さを有することを特徴とする請求項５に記載のＳＯＩ型半導体装置。
【請求項７】
前記素子領域にはＮＭＯＳトランジスタを形成するようボロンを不純物で使用したチャネルイオン注入工程が実施され、
前記接地領域には高濃度Ｐ型不純物イオン注入工程が行われたことを特徴とする請求項１に記載のＳＯＩ型半導体装置。
【請求項８】
前記素子領域はＮＭＯＳトランジスタ領域であり、
前記ＳＯＩ層にはＰＭＯＳトランジスタ領域がさらに形成され、
前記連結部は前記ＮＭＯＳトランジスタ領域と前記接地領域の間にのみ形成され、
前記ＮＭＯＳトランジスタ領域と前記ＰＭＯＳトランジスタ領域に形成されるトランジスタ素子はＣＭＯＳ型半導体装置を構成することを特徴とする請求項１に記載のＳＯＩ型半導体装置。
【請求項９】
下部シリコン層、埋没酸化層、及び、下部領域にシリコンゲルマニウム層が形成されたＳＯＩ層を備えるＳＯＩ型基板を準備する工程、
前記ＳＯＩ層にトレンチ素子分離膜を形成する工程であって、前記ＳＯＩ層の素子領域及び接地領域の間に、前記シリコンゲルマニウム層の上部面に接するトレンチを形成することにより、前記トレンチの下部に連結部を形成する工程、
前記トレンチにトレンチ素子分離膜を形成する工程、
前記接地領域に、導電性不純物イオンを注入する工程、
前記素子領域に、ＭＯＳトランジスタのソース／ドレイン領域形成のための導電性不純物イオンを注入する工程を備えることを特徴とするＳＯＩ型半導体装置形成方法。
【請求項１０】
前記トレンチ素子分離膜を形成する工程は、
前記ＳＯＩ層のうち、素子領域、接地領域及び連結部を除外した残り部分に、前記埋没酸化層が露出されるトレンチを形成する工程、
化学蒸気蒸着（ＣＶＤ）技術を使用した酸化膜をスタックすることによって、前記連結部のトレンチ及び前記残り部分のトレンチを満たす工程、を含むことを特徴とする請求項９に記載のＳＯＩ型半導体装置形成方法。
【請求項１１】
前記トレンチ素子分離膜を形成する工程の後に、
前記素子領域にチャネルイオン注入工程を実施する工程、
前記素子領域にゲート絶縁膜を介してゲート電極を形成する工程、
前記ゲート電極をイオン注入マスクで使用して、前記素子領域にソース／ドレイン領域を形成するためのイオン注入工程を実施する工程、をさらに含むことを特徴とする請求項９に記載のＳＯＩ型半導体装置形成方法。
【請求項１２】
前記チャネルイオン注入工程及び前記ソース／ドレイン領域形成のためのイオン注入工程はＰＭＯＳトランジスタ領域及びＮＭＯＳトランジスタ領域に対して一回ずつ行われ、
前記ゲート電極を形成する工程は前記ＰＭＯＳトランジスタ領域及び前記ＮＭＯＳトランジスタ領域に対して同時に実施されることを特徴とする請求項１１に記載のＳＯＩ型半導体装置形成方法。
【請求項１３】
前記ＮＭＯＳトランジスタの前記接地領域に導電性不純物を注入する工程は、前記ＰＭＯＳトランジスタに前記ソース／ドレイン領域を形成するためのイオン注入工程と共に実施することを特徴とする請求項１２に記載のＳＯＩ型半導体装置形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＯＩ型半導体基板を利用した半導体装置及びその形成方法に関するものであり、より詳細にはＳＯＩ基板に形成される各素子が完全に絶縁されることにより発生するフローティングボディー現象（ＦＢＥ：ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｅｆｆｅｃｔ）を抑制できる半導体装置及びその形成方法に関するものである。
【０００２】
【従来の技術】
半導体装置を形成する際に、多くの素子がシリコンウェーハ表層に形成されかつ配線を通じてこれらの素子が電気的に連結するようになる。従って、狭い領域に形成される各素子が電気的に周辺素子により影響を受けないよう分離する必要がある。このために、半導体装置では不純物接合と素子分離膜が利用される。しかし、半導体装置の集積度が高くなり、かつ素子の大きさが小さくなるにつれて、素子間の距離も短くなり、従来の素子分離膜によるシリコン表層の区画のみでは素子間の影響を排除するのが難しい。
【０００３】
一方、不純物型が他の半導体層を互いに接するよう設置する接合方式の素子領域分離方法は接合面の内圧の限界の点で高電圧素子を採択する半導体装置には適さない。又、ガンマ線のような放射線により接合の空乏層で電流が生成するので、高い放射線環境では接合方式の素子領域分離方法は使用に適していない。
【０００４】
従って、このような問題を解決するための方法として、素子下部に埋没酸化層を形成したＳＯＩ型基板を使用する半導体装置が使用されている。特に、ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）のような高性能半導体装置として素子領域が絶縁層により完全に隔離されるＳＯＩ型半導体装置を多く使用している。
【０００５】
図１を参照すると、下部シリコン層１００、埋没酸化層１１０、ＳＯＩ層がスタックされたＳＯＩ型基板にトレンチ素子分離膜１１２等を形成して素子分離を実施すれば埋没酸化層１１０と素子分離膜１１２に分離された各々の区域でＳＯＩ層は半導体素子のボディー１２２を形成する。即ち、ボディーは下部と側方の絶縁膜により電気的に完全に隔離（フローティング）状態を形成するようになる。これはＳＯＩ基板が目的とすることであるが、一方、フローティングボディー現象によるいろいろな副作用が発生する。例えば、図１に示したようにＮＭＯＳＦＥＴ（Ｎ  ｔｙｐｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  ＦｉｅｌｄＥｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）トランジスタでゲート電極に電圧が印加されてドレイン領域１１６からソース領域１１４にチャネル領域１２０を通じて電流が流れながら電子とボディーを形成する原子とが衝突してホールと電子の対が発生しうる。通常のバルク型基板を使用する半導体装置で発生したホールは基板と連結された接地線を通じて除去することができる。しかし、ＳＯＩ型基板を利用した半導体装置では各区域の孤立した半導体層であるボディー１２２の低電位領域、即ち、ソース領域１１４とチャネル領域１２０境界面の下部を中心にホールが継続して蓄積される。蓄積されたホールは図２に示すようにチャネルの電位を高める役割をして、スレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）がより低くなり、キンク現象（ｋｉｎｋ  ｅｆｆｅｃｔ）のようなトランジスタのドレイン電圧−電流特性変化を齎す可能性がある。
【０００６】
又、ホール蓄積が深化されれば、ソース／ドレイン領域の間のチャネルを含むボディー層はｐ型不純物領域を形成するようになる。従って、ソースドレイン領域を形成するｎ型不純物領域と共に一種のｎｐｎバイポーラトランジスタを構成するようになる（ｐａｒａｓｔｉｃ  ｂｉｐｏｌａｒ  ａｃｔｉｏｎ）。このような現象が起こると、トランジスタ装置の降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を低下させて素子の正常作動を不可能にする。そして、特定動作電流が流れる時に、これら累積されたホールが、トランジスタ作動のための電流の一部を構成する電子と結合する場合には一種の漏洩電流になって、回路上の誤作動が生じる原因になる。
【０００７】
従って、ＳＯＩ型基板を利用した半導体装置で各区域のボディーに蓄積されるホールを除去できるよう別途の接地手段が要請されている。接地手段として先ず考えられることは、ボディーの一部領域（ソース及びチャネル境界のホールが集積される領域）と連結されるコンタクトを形成して別途の接地線と連結させることである。従って、接地のためのコンタクト形成のため、図３の平面図に示されたように素子分離膜１１２で囲まれてゲート電極１１８がかけられて分けたソース／ドレイン領域１１４、１１６、チャネル領域のような既存活性領域に追加してホール集積部から延長形成されるコンタクト形成領域１３０を作らなければならない。そして、コンタクトと接地線を形成するために既存の素子領域の集約的形態が変更される。このような変更は素子集積度を低める要因になり、新しい構造による寄生コンデンサー（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔｏｒ）を増加させる問題と工程費用を増加させる問題を起こす。
【０００８】
他の接地手段で考えられることが、既存の素子領域２２２とは別途に素子領域周囲に接地のための接地領域２３０を形成することである。そして、素子領域２２２と接地領域２３０との間の素子分離膜１１２形成区間の一部である連結部２２０で素子分離膜の底面が埋没酸化層に着かないよう浅いトレンチ素子分離膜２１２を形成する。このような構成は図４及び図５に示されている。従って、連結部２２０で浅いトレンチ素子分離膜２１２と下部埋没酸化層１１０の間の隙間にあるＳＯＩ層を通じて素子領域２２２のボディーと接地領域２３０のボディーが連結される。素子領域２２２で発生して累積されるホールが接地領域２３０、コンタクトプラグ２３２、接地配線２３４を通じて外部に排出される。しかし、半導体装置でこのようなボディー連結構造を使用する場合でも、素子領域のボディー幅、ＭＯＳトランジスタのチャネルの幅が広い場合にはボディー自体の抵抗作用により連結部から遠い方に累積されたホールの移動排出が円滑ではなくなる問題がある。
【０００９】
浅いトレンチ素子分離膜の下にホールがよく排出されるためには連結部の部分トレンチ素子分離膜底面と埋没酸化層の間でホールの通路になる連結部半導体層でＰ型不純物の濃度が高いことが望ましい。しかし、この連結部にＰ型不純物としてボロンイオン注入を実施する場合にも周辺の埋没酸化膜とかトレンチ素子分離膜にボロンが容易に拡散されて不純物の濃度が低くなる問題がある。従って、ホールが円滑に排出されないとの問題は依然として解消されない。
【００１０】
【発明が解決しようとする課題】
本発明は、以上のＳＯＩ半導体装置のフローティングボディー現象による問題点を減らすためのものとして、高速動作及び厳密な素子分離を可能にしながら同時にフローティングボディー現象による素子動作異常を防止できるＳＯＩ型半導体装置及びその形成方法の提供を目的とする。
【００１１】
又、本発明は直接的に、隔離されたＮＭＯＳトランジスタ素子領域のボディーに蓄積されるホールを効率的に排出させることができるＳＯＩ型半導体装置及びその形成方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するための本発明のＳＯＩ型半導体装置は、下部シリコン層、埋没酸化層、ＳＯＩ層からなるＳＯＩ型基盤に形成される。そして、素子分離膜と埋没酸化層により隔離されながらＳＯＩ層からなったボディーに少なくとも一つのＭＯＳ型電界トランジスタ（ＭＯＳＦＥＴ）形成のためのソース／ドレイン領域が形成されて成される素子領域と素子分離膜により素子領域と分離され、不純物でドーピングされたＳＯＩ層から構成されたボディーからなる接地領域を備える。
【００１３】
又、本発明の装置では接地領域と素子領域の間の素子分離膜が形成された領域の一部である連結部で素子分離膜底面が埋没酸化層と離れて素子領域のボディーと接地領域のボディーがＳＯＩ層を通じて電気的に連結され、ＳＯＩ層下部にはシリコンゲルマニウム層が形成されて連結部で素子領域のボディーと接地領域のボディーを連結するＳＯＩ層にシリコンゲルマニウム層の少なくとも一部が存在するようになる。
【００１４】
望ましくては、素子分離膜はトレンチ型素子分離膜からなる。
【００１５】
前記シリコンゲルマニウム層は、前記ＳＯＩ層の最下部、即ち、埋没酸化層との境界部に形成され、かつＳＯＩ層下部でＳＯＩ層を成す各シリコン層の間にサンドイッチ形態で介されることができる。そして、シリコン層と共にシリコンゲルマニウム層も単結晶層に形成されることが望ましい。シリコンゲルマニウム層にはゲルマニウム含量が１０乃至４０％程度で存在することが本発明の効果を十分に奏するために望ましい。
【００１６】
前記目的を達成するための本発明のＳＯＩ型半導体装置形成方法は、下部にシリコンゲルマニウム層が設置されたＳＯＩ型基板を準備する段階、ＳＯＩ型基板にトランジスタ素子分離膜を形成するが、素子が形成される素子領域と接地のための接地領域との間の一定部分にはトレンチ素子分離膜底面がシリコンゲルマニウム層下端より上側に置かれるよう浅いトレンチで形成する段階を備えて成ることを特徴とする。
【００１７】
トレンチ素子分離膜形成段階は前記一定部分に浅いトレンチを形成して、他の素子分離膜形成領域に深いトレンチを形成して、これらトレンチを絶縁膜で満たして素子分離膜を形成する方法からなることが望ましい。トレンチ素子分離膜形成に次いで通常イオン注入マスクを形成して、接地領域のＳＯＩ層に電極形成のための不純物イオン注入を実施する段階、ゲート電極パターンを形成する段階、ゲートパターンをイオン注入マスクでソース／ドレイン領域形成のための不純物イオン注入段階が後続的にさらに備える。
【００１８】
一方、シリコンゲルマニウム層に不純物を注入する方法では、シリコンゲルマニウム層がエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）である場合に、エピタキシャル成長過程でソースガスに不純物であるボロンを共に供給する方法を使用できる。又はシリコンゲルマニウム層を有したＳＯＩ型基板を準備した後、後続的にボロンを、シリコンゲルマニウム層をターゲットにイオン注入してキュアリング（ｃｕｒｉｎｇ）する方法を使用できる。
【００１９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を通じて本発明をより詳細に説明する。
【００２０】
図６乃至図９は各々本発明方法の一実施形態での重要段階を示す工程断面図である。
【００２１】
図６を参照すると、先ず、下部シリコン層１００、埋没酸化層１１０、ＳＯＩ層３００を備え、ＳＯＩ層３００にシリコンゲルマニウム単結晶層３１０が形成されたＳＯＩ型基板を準備する。ＳＯＩ型基板を準備する方法には種々あり得る。例えば、一バルクシリコン基板にシリコンゲルマニウム単結晶層又はシリコンゲルマニウム単結晶層とシリコン層を成長させ、他方バルクシリコン基板表面に酸化膜を形成させて二基板を熱で接着させ、シリコンゲルマニウム単結晶層がある基板の基底部シリコン層殆どを除去する方法がある。
【００２２】
ＳＯＩ型基板でＳＯＩ層内に形成されるシリコンゲルマニウム単結晶層は埋没酸化層と接するようＳＯＩ最下端に位置できる。埋没酸化層とシリコンゲルマニウム単結晶層の間にシリコン単結晶層が例えば、５００Å以下の厚さで設置されることも可能である。ＳＯＩ層全体は通常１５００乃至２０００Åで形成され、シリコンゲルマニウム単結晶層は１００乃至８００Å、シリコンゲルマニウム層上方のシリコン単結晶層は５００乃至１５００Å程度になるように形成することが望ましい。シリコンゲルマニウム単結晶層のゲルマニウム含有率はシリコンゲルマニウム単結晶層下部から上部に、低濃度―高濃度―低濃度の分布、高濃度―低濃度の分布又は同一分布を有することができる。この時、低濃度は重量基準で０乃至１０％、高濃度は１０乃至４０％であり、同一濃度分布である場合２０乃至３０％の濃度が適している。
【００２３】
図７を参照すると、ＳＯＩ型基板に素子分離のためのトレンチ素子分離膜を形成する。トレンチ素子分離膜の一部は底面がＳＯＩ層のシリコンゲルマニウム単結晶層３１０の内に置かれる。従って、トランジスタが形成される素子領域２２２と接地のための接地領域２３０との間に横たわったトレンチ素子分離膜が連結部２２０では下方にシリコンゲルマニウム単結晶層を薄い層として残した浅いトレンチ素子分離膜２１２として形成される。そして、このＳＯＩ層３００の内のシリコンゲルマニウム単結晶層３１０の薄い層を通じて素子領域２２２と接地領域２３０との間にホールの排出のための電気的通路が形成される。連結部２２０を除外した残り部分では、トレンチ素子分離膜が埋没酸化層１１０とシリコン酸化膜とを連結するように接合する深いトレンチ素子分離膜３１２として形成される。
【００２４】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｔｙｐｅ  Ｍｅｔａｌ  ＯｘｉｄｅＳｉｌｉｃｏｎ）型半導体装置でＰＭＯＳトランジスタ領域にはフローティングボディー効果による問題が深刻でないので、通路はＮＭＯＳトランジスタ領域と近隣の接地領域の間でのみ形成することができる。
【００２５】
部分的に深さが異なるトレンチ素子分離膜を形成するための一方法は、先ず、埋没酸化層に至らない浅いトレンチを先にパターニングを通じて形成する。次いで、パターニング過程を通じて埋没酸化層が露出されるように深いトレンチを形成する。浅いトレンチと深いトレンチの形成順序は変更することができる。通常、トレンチを形成するパターニング過程では基板表層の汚染を防ぐために基板上にシリコン窒化膜を先に形成する。そして、フォトレジスト膜を塗布してパターン露光を実施する。シリコン窒化膜でエッチングマスクパターンを形成すれば、これをエッチングマスクで使用してＳＯＩ層をエッチングするようになる。
【００２６】
トレンチが形成された後通常の方法によると、トレンチ内壁の熱酸化、シリコン窒化膜ライナー形成、化学蒸気蒸着（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）方式のシリコン酸化膜スタックが行われる。トレンチを満たしたＣＶＤ酸化膜に対してＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等で平坦化エッチングしてシリコン窒化膜エッチングマスクパターンを露出させる。湿式エッチングを通じてシリコン窒化膜エッチングマスクパターンを除去する。
【００２７】
図８を参照すると、接地のために形成された接地領域２３０に選択的にボロンのようなＰ型不純物イオン注入を実施して導電性を高める。選択的イオン注入のために示されていないフォトレジストイオン注入マスクを形成した後イオン注入を実施する。別途の図示しないフォトレジストパターンを利用して素子領域２２２に対するチャネルイオン注入を実施する。本発明がＣＭＯＳ型半導体装置に適用される場合であれば、ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域に対するチャネルイオン注入が一つずつ実施される。接地領域に対するＰ型不純物イオン注入がＮＭＯＳトランジスタ領域のチャネルイオン注入と共に実施される可能性もある。通常、接地領域のためのイオン注入はドーズ量ＩＥ１４乃至ＩＥ１６イオン／ｃｍ2程度の高濃度イオン注入になり、チャネルイオン注入はＩＥ１２イオン／ｃｍ2程度の低濃度イオン注入になるだろう。
【００２８】
図９を参照すると、素子分離膜で分離された各領域のＳＯＩ層表面に熱酸化を通じてゲート絶縁膜３４０を形成する。ゲート膜を形成して、ゲート膜をパターニングしてゲート電極１１８を形成する。そして、ＮＭＯＳトランジスタ形成のためのＮ型イオン注入等の通常の後続工程が実施される。ゲート膜は、単一導電膜、又はポリシリコンと金属シリサイドの複層膜からなることができる。
【００２９】
大体、ＣＭＯＳ型半導体装置でゲート電極パターニングはＮＭＯＳ及びＰＭＯＳトランジスタ領域のために同時に実施される。一方、これら２形態のトランジスタ領域でソース／ドレイン領域を形成するためのイオン注入は各領域別に実施される。図８の説明で示される接地領域に対するイオン注入は場合により、ゲート電極形成後ＰＭＯＳトランジスタ領域にソース／ドレイン領域を形成するための深いイオン注入が実施されながら共に実施されることができる。ソース／ドレイン領域形成のための深いイオン注入のドーズ量はＩＥ１４乃至ＩＥ１６イオン／ｃｍ2程度になる。
【００３０】
より一般的な形態として、ゲート電極の両側壁にはスペーサが形成される場合を見ると、ゲート電極形成後先ず各領域に対してＬＤＤ領域を形成するためのイオン注入が実施される。この時、イオン注入はＩＥ１２イオン／ｃｍ2程度の低濃度イオン注入が実施される。ゲート電極上にスペーサ酸化膜が全面に均等にスタックされ、全面異方性エッチングが行われてゲート電極両側にスペーサが形成される。次いで、各領域に対してソース／ドレイン領域形成のための高濃度イオン注入が実施される。
【００３１】
図１０は以上の過程を過ぎて形成された半導体装置の接地領域、素子領域及びその中間の素子分離膜領域の構成を概略的に示される部分断面斜視図であり、前の図９は図１０をＩ−Ｉ位置から矢印方向に切断した断面を示すことに該当する。
【００３２】
一方、接地領域と関連して、一つの接地領域が、多くの個別トランジスタ領域と通路に連結された状態を有しながら基板に一種の配線形態で形成されることができる。このような場合、接地領域からなる配線の周辺側一端部に外部接続のためのコンタクトが成ることができる。一方、接地領域が個別トランジスタ領域別に形成されることができる。この時、各接地領域には外部に接続される別途の接地配線との連結のためのコンタクトが形成されることができる。
【００３３】
以上の段階を備えて形成されたＳＯＩ型半導体装置からなる構成及び作用は、ＳＯＩ層の下部にはシリコンゲルマニウム層が存在する。従って、ＮＭＯＳトランジスタのチャネルドーピングによりボロンイオンが注入される時ボロンイオンはボロンに対する保有傾向が高いシリコンゲルマニウム層に集中的に分布するようになる。ボロンの周辺酸化膜、即ち、埋没酸化層と素子分離膜への拡散は抑制され、不純物が周辺酸化膜に拡散されて不純物濃度減少による素子領域のボディーの電気抵抗減少を防止することができる。
【００３４】
素子作動によりＮＭＯＳトランジスタのチャネルに電子を多数キャリアとする電流が離れて素子領域のチャネルには電子とボディー原子の衝突によるホール−電子対が発生する。電子はチャネル電流を構成しながら、ドレイン領域に移動され、ホールは従来のようにソース領域とチャネル境界面下部の低電位領域に誘導される。その過程でホールは低電位領域にかけるシリコンゲルマニウム単結晶層に投入される。シリコンゲルマニウム単結晶層に多く分布されるボロンにより多数キャリアであるホールの移動性が高くなるので、シリコンゲルマニウム単結晶層の電気抵抗は従来に比べて多く減っている状態である。素子領域と接地領域のボディーを結ぶ連結部のＳＯＩ層に少なくとも一部含まれるシリコンゲルマニウム単結晶層は素子領域で発生したホールの良い通路、又は排出口になる。接地端子に若干のマイナス電圧が印加される場合、ホールの排出はより円滑に行うことができる。
【００３５】
【発明の効果】
本発明によると、ＳＯＩ型半導体装置でフローティングボディー効果によるホール累積とそれによる半導体素子の動作不良、特性熱化を既存の構成で大きな変化なく、効果的に防止できる。
【図面の簡単な説明】
【図１】  従来のフローティングボディー現象を示すための概念図である。
【図２】  従来のフローティングボディー現象によるチャネル電位変化を示すための概念図である。
【図３】  フローティングボディー現象を防止するための従来の一構成形態を示す素子部及び平面図である。
【図４】  従来の他の構成形態を示す半導体装置部分切断斜視図及び側端面図である。
【図５】  従来の他の構成形態を示す半導体装置部分切断斜視図及び側端面図である。
【図６】  本発明方法の一実施形態での重要段階を示す工程断面図である。
【図７】  本発明方法の一実施形態での重要な段階を示す工程断面図である。
【図８】  本発明方法の一実施形態での重要段階を示す工程断面図である。
【図９】  本発明方法の一実施形態での重要段階を示す工程断面図である。
【図１０】  以上の過程を過ぎて形成された半導体装置の接地領域、素子領域及びその中間の素子分離膜領域の構成を概略的に示す部分断面斜視図である。
【符号の説明】
１００  下部シリコン
１１０  埋没酸化層
１１２，２１２  トレンチ素子分離膜
１１４  ソース領域
１１６  ドレイン領域
１１８  ゲート電極
１２０  チャネル領域
１２２  ボディー
１３０  コンタクト形成領域
２２０  連結部
２２２  素子領域
２３０  接地領域
２３２  コンタクトプラグ
２３４  接地配線
３００  ＳＯＩ層
３１０  単結晶層
３１２  トレンチ素子分離膜
【図１】
0004213395.tif 000002
【図２】
0004213395.tif 000003
【図３】
0004213395.tif 000004
【図４】
0004213395.tif 000005
【図５】
0004213395.tif 000006
【図６】
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【図７】
0004213395.tif 000008
【図８】
0004213395.tif 000009
【図９】
0004213395.tif 000010
【図１０】
0004213395.tif 000011