(57)【特許請求の範囲】
【請求項１】
複数のメモリセルが配列されたメモリセルアレイと、
複数のスペアメモリセルが配列されたスペアメモリセルアレイと、
前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、
前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、
ロウアドレスをプリデコードした信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する複数のリダンダンシフューズ回路と、
前記複数のリダンダンシフューズ回路に記憶された不良アドレスデータをそれぞれ所望のタイミングで読み出してそれぞれラッチする複数のフューズデータラッチ回路と、
前記複数のフューズデータラッチ回路にラッチされた不良アドレスデータを順次選択する切換回路と、
前記切換回路により選択された不良アドレスデータを所定のタイミングでデコードしてその結果をラッチするデコーダ回路と、
前記デコーダ回路のラッチ出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段
とを具備することを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルが配列されたメモリセルアレイと、
複数のスペアメモリセルが配列されたスペアメモリセルアレイと、
前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、
前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、
ロウアドレスバッファの出力信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、このフューズ素子に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能および前記記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する機能を有する複数のリダンダンシフューズ回路と、
前記複数のリダンダンシフューズ回路にラッチされた不良アドレスデータを順次選択する切換回路と、
前記切換回路により選択された不良アドレスデータを所定のタイミングでデコードしてその結果をラッチするデコーダ回路と、
前記デコーダ回路のラッチ出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段
とを具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に不良救済用のリダンダンシ回路に関するもので、強誘電体メモリなどに使用されるものである。
【０００２】
【従来の技術】
半導体メモリデバイスでは、メモリセルアレイと不良救済用のスペアセルアレイとを持ち、セルアレイ内で不良が発生した場合にスペアセルに置き換えて救済している。
【０００３】
半導体メモリデバイスの１つに、セルトランジスタT のソース・ドレイン間に強誘電体キャパシタCを並列接続したTC並列接続セルユニットを複数直列に接続した強誘電体メモリセル（以下、TC並列ユニット直列接続型セルと称する）のアレイを有する強誘電体メモリ（TC並列ユニット直列接続型強誘電体メモリ）がある。
【０００４】
図２２は、従来のTC並列ユニット直列接続型強誘電体メモリにおいて、不良ワード線をスペアワード線に置き換える部分を概略的に示すブロック図である。
【０００５】
図中、ロウデコーダRDi(i=1,2,3,…,n)は、メモリセルアレイ（図示せず）中の各行のTC並列ユニット直列接続型セルを対応して駆動するものであり、スペアロウデコーダSRD1,SRD2は、スペアメモリセルアレイ（図示せず）中の各行のTC並列ユニット直列接続型セルを対応して駆動するものである。
【０００６】
上記TC並列ユニット直列接続型セルを構成する直列接続されたTC並列接続セルユニットの数が例えば８個である場合、ロウデコーダRDi(i=1,2,3,…,n)によりそれぞれ対応して８本のワード線(WL1, …WL8)、(WL9, …WL16)、…を駆動し、スペアロウデコーダSRD1,SRD2によりそれぞれ対応して８本のスペアワード線(SWL1,…SWL8)、(SWL9,…SWL16)を駆動する。
【０００７】
上記構成により、８本のワード線単位で置換救済が可能である。ここでは、ロウデコーダRD3に不良ワード線がある場合、RD3をスペアロウデコーダSRD1に置き換える様子を示している。
【０００８】
図２３は、図２２中のロウデコーダRDi(i=1,2,3,…,n)のうちの１個分を取り出して示す回路図である。
【０００９】
このロウデコード回路は、TC並列ユニット直列接続型セルを構成する８個のセルユニットの各セルトランジスタのゲートに対応して接続されているワード線WLi(i=0 〜7)に対応して駆動信号を供給するように、８個のナンドゲートNAi(i=0〜7)で構成されている。
【００１０】
各ナンドゲートNAiは、PMOSトランジスタのソースにワード線の電源電圧Vppが接続されており、対応してワード線選択信号WLSiとセルユニット制御信号SELUNITが入力し、対応するワード線WLiに駆動信号を出力する。
【００１１】
待機動作（スタンドバイ）時は、上記セルユニット制御信号SELUNITが“Ｌ”レベル（接地電位）になり、ナンドゲートNAiの全てが非選択状態であり、ワード線WLiの全てが“Ｈ”レベル（ロウデコーダ電源電圧Vpp）になる。
【００１２】
アクティブ動作時は、セルユニット制御信号SELUNITが“Ｈ”レベルになり、ワード線選択信号WLSi(i=0〜7)のうちで“Ｈ”レベルの選択信号が入力する特定のナンドゲートNAiが選択状態になり、“Ｌ”レベルの非選択信号が入力する残りのナンドゲートNAiは非選択状態になる。よって、ワード線WLiのうちで選択ワード線のみ“Ｌ”レベルになり、残りの非選択ワード線は“Ｈ”レベルになる。
【００１３】
上記したようにTC並列ユニット直列接続型強誘電体メモリにおいては、待機動作時には、全てのワード線WLiが“Ｈ”レベルに保たれ、アクティブ動作時には、非選択ワード線が“Ｈ”レベルに保たれている。
【００１４】
このことは、リダンダンシセルアレイのワード線に置き換えられた不良ワード線は非選択状態として扱われるので、常に不良ワード線に電源電圧Vppが印加されている。よって、ワード線が接地電位にショートしている不良では、リダンダンシセルに置き換えても、不良個所での電源リーク（Vppリーク）が残ったままの状態となる。
【００１５】
したがって、電源リーク不良がワード線リーク不良に起因するようなデバイスにおいては、リダンダンシ置き換えしてもそのリーク源を絶つことができず、リダンダンシ救済ができない結果となる。
【００１６】
【発明が解決しようとする課題】
上記したように従来のTC並列ユニット直列接続型強誘電体メモリのように、ワード線リーク不良に起因して電源リーク不良が発生するようなデバイスにおいては、ロウリダンダンシの置き換え後もワード線不良による電源リークを絶つことができず、リダンダンシ救済ができない結果となり、ロウリダンダンシの救済効率が低下するという問題があった。
【００１７】
本発明は上記の問題点を解決すべくなされたもので、ロウリダンダンシ置き換え後における不良ワード線による電源リークを抑制することができ、ロウリダンダンシ救済を効率よく確実に行うことができ、歩留まりの向上に寄与することができ、TC並列ユニット直列接続型強誘電体メモリなどに適用して効果的な半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の第１の半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、複数のスペアメモリセルが配列されたスペアメモリセルアレイと、前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、ロウアドレスをプリデコードした信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する複数のリダンダンシフューズ回路と、前記複数のリダンダンシフューズ回路に記憶された不良アドレスデータをそれぞれ所望のタイミングで読み出してそれぞれラッチする複数のフューズデータラッチ回路と、前記複数のフューズデータラッチ回路にラッチされた不良アドレスデータを順次選択する切換回路と、前記切換回路により選択された不良アドレスデータを所定のタイミングでデコードしてその結果をラッチするデコーダ回路と、前記デコーダ回路のラッチ出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段とを具備することを特徴とする。
【００２２】
本発明の第２の半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、複数のスペアメモリセルが配列されたスペアメモリセルアレイと、前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、ロウアドレスバッファの出力信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、このフューズ素子に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能および前記記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する機能を有する複数のリダンダンシフューズ回路と、前記複数のリダンダンシフューズ回路にラッチされた不良アドレスデータを順次選択する切換回路と、前記切換回路により選択された不良アドレスデータを所定のタイミングでデコードしてその結果をラッチするデコーダ回路と、前記デコーダ回路のラッチ出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段とを具備することを特徴とする。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るTC並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図である。本例では、TC並列ユニット直列接続型セルを構成するセルユニット数が例えば８である場合を説明する。
【００２５】
11はTC並列ユニット直列接続型セルのアレイを有するメモリセルアレイ(Memory cell Array)、12はスペア用のTC並列ユニット直列接続型セルのアレイを有するリダンダンシセルアレイ(Redundancy Memory cell Array)である。
【００２６】
前記メモリセルアレイ11中のTC並列ユニット直列接続型セルに対応する８本のワード線をそれぞれ駆動し、メモリセルを選択するためにロウデコーダRDi(i=1,2,3,…,n) 131 〜13nが設けられている。例えばワード線が256本で構成されるセルアレイ11には、ロウデコーダRDiが32個設けられている。
【００２７】
前記リダンダンシセルアレイ12中のスペア用のTC並列ユニット直列接続型セルに対応する８本のスペアワード線をそれぞれ駆動し、スペア用のメモリセルを選択するために第１のスペアロウデコーダ(SRD1)141および第２のスペアロウデコーダ(SRD2)142が設けられている。
【００２８】
そして、第１のスペアロウデコーダ141に対応して、第１のリダンダンシフューズ回路(Redundancy Fuse 1)151と第１のフューズデータラッチ回路(Latch)161の１組が設けられ、第２のスペアロウデコーダ142に対応して、第２のリダンダンシフューズ回路(Redundancy Fuse 2)152と第２のフューズデータラッチ回路(Latch)162の１組が設けられている。
【００２９】
上記２個のリダンダンシフューズ回路151,152のそれぞれは、ロウアドレスをプリデコードしたプリデコード信号XAi(i=1,2,…,m、ここで、m<n）、フューズ回路イネーブル信号FENBおよびコントロール回路(Control circuit)17からのフューズデータ読み出し信号FREDが入力し、メモリセルアレイ11内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子（図示せず）を備えている。そして、記憶した不良アドレスに対応するプリデコード信号が入力した場合を検知して不良メモリセルをスペアメモリセルに置換制御するための置換制御信号RSP1またはRSP2を生成する機能を有する。
【００３０】
前記２個のフューズデータラッチ回路161,162のそれぞれは、電源投入時にパワーオンリセット回路（図示せず）から内部回路を初期化するためのパワーオンリセット信号PORを受けて初期化された後、リダンダンシフューズ回路151,152に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能を有する。そして、それぞれのラッチ出力であるｍビットの信号SXAi1、SXAi2を対応して第１のアドレスバス181、第２のアドレスバス182へ出力する。
【００３１】
本例のリダンダンシ方式は、不良メモリセルが検知された場合に当該不良セルが属するTC並列ユニット直列接続型セルに対応するロウデコーダを単位（８本のワード線を単位）として、スペア用のTC並列ユニット直列接続型セルに対応するスペアロウデコーダ141,142のうちのどちらかに置換する。つまり、２個のスペアロウデコーダ141,142によりロウデコーダ131〜13nのうちの２つのロウデコーダまでを置き換えることができる。
【００３２】
この場合、ロウデコーダ131〜13n毎に、その電源電圧Vppの供給経路にスイッチ回路SWi(i=1〜n)191〜19nが挿入されており、このフューズデータラッチ回路161,162の出力信号SXAi1,SXAi2をデコードしてスイッチ回路191〜19nを制御するためのデコード信号FGATEi(i=1〜n)を出力するスイッチ選択用のデコーダ回路DECi(i=1〜n)211〜21nが設けられている。
【００３３】
このデコーダ回路211〜21nは、置換されたロウデコーダ（不良のロウデコーダ）に対応して接続されているスイッチ回路191〜19nを選択してオフ状態に制御する。
【００３４】
なお、前記２個のスペアロウデコーダ141,142にもその電源電圧Vppの供給経路にスペアスイッチ回路(SWs1,SWs2)201,202が挿入されているが、このスペアスイッチ回路201,202はオン状態に設定されている。
【００３５】
前記コントロール回路17は、前記パワーオンリセット信号PORを受けて、前記フューズデータ読み出し信号FREDのほかに、デコーダ回路211〜21nの動作を制御するための制御信号SGENBを生成する。
【００３６】
ここで、図１のメモリにおいて不良ロウをリダンダンシロウに置き換える動作例について、図２１に示すブロック図を参照して簡単に説明する。
【００３７】
図２１に示すように、ロウデコーダ131〜13nのうちの例えば133に不良ワード線がある場合、このロウデコーダ133を例えばスペアロウデコーダ141に置き換えると同時に、このロウデコーダ133の電源供給経路のスイッチ回路193をオフにしている。これにより、ロウリダンダンシ置き換え後における不良ワード線による電源リークを抑制することができる。
【００３８】
以下、図１中の各部の具体的な回路例と動作例を説明する。
【００３９】
図２は、図１中のリダンダンシフューズ回路151,152とフューズデータラッチ回路161,162のうち１組(151,161)を代表的に取り出して示す回路図である。
【００４０】
リダンダンシフューズ回路151は、フューズデータ読み出し信号FREDが活性化(“Ｈ”レベル)する動作時にプリデコード信号XAi(i=1 〜m)に基づいてフューズデータ（リダンダンシアドレス）を読み出すように構成されている。
【００４１】
即ち、Vdd電源ノードと接地ノードとの間には、前記信号FENBがゲートに入力するプリチャージ用のPMOSトランジスタP1と前記コントロール回路17から前記信号FREDがゲートに入力するNMOSトランジスタN2が直列に接続されている。上記２つのトランジスタの接続ノードC(Node C)には、フューズ素子Fi(i=1〜m)の各一端が接続され、この各フューズ素子Fi(i=1〜m)に対応して、それぞれのゲートに対応してプリデコード信号XAi(i=1〜m)が入力するNMOSトランジスタN2が直列に接続されている。つまり、フューズ素子Fi(i=1〜m)の各１個と１個のNMOSトランジスタN2が直列に接続された直列回路が並列接続されており、前記信号FENBをインバータ回路IVにより反転した信号が与えられる。
【００４２】
前記ノードCの電位は２段のインバータ回路IV1,IV2を介して出力信号RSPiとして取り出されるものであり、１段目のインバータ回路IV1の出力信号は、上記ノードCとVdd電源ノードとの間に接続されているプルアップ用のPMOSトランジスタP2のゲートにフイードバックされることにより、１段目のインバータ回路IV1とプルアップ用のPMOSトランジスタP2はキーパー回路を構成している。
【００４３】
さらに、前記各直列回路には、フューズ素子Fi(i=1〜m)の一端の接続先を２系統に分けるように相補的に制御される２つのスイッチ回路S1,S2が接続されている。即ち、フューズ素子Fi(i=1〜m)と前記プリデコード信号XAi(i=1〜m)がゲートに入力するNMOSトランジスタN2との間に第１のスイッチ回路S1が挿入されており、上記フューズ素子Fi(i=1〜m)と第１のスイッチ回路S1との接続ノードに第２のスイッチ回路S2の一端が接続されている。
【００４４】
上記第１のスイッチ回路S1は、前記信号FREDおよびそれをインバータ回路IVにより反転した信号が対応してゲートに入力するPMOSトランジスタおよびNMOSトランジスタを並列接続したＣＭＯＳトランスファゲートからなる。前記第２のスイッチ回路S2は、前記信号FREDおよびその反転信号が対応してゲートに入力するNMOSトランジスタおよびPMOSトランジスタを並列接続したＣＭＯＳトランスファゲートからなる。
【００４５】
一方、フューズデータラッチ回路161は、前記リダンダンシフューズ回路151のｍ個の第２のスイッチ回路S2の各他端に対応して接続されているｍ個のラッチ回路LAからなる。この各ラッチ回路LAは、２つのインバータ回路IVが逆並列接続されたラッチ回路部の入力ノードが前記リダンダンシフューズ回路151の対応する第２のスイッチ回路S2に接続され、上記ラッチ回路部の出力ノードと接地ノードとの間にパワーオンリセット信号POR がゲートに入力するNMOSトランジスタN3が接続されており、上記ラッチ回路部の出力がインバータ回路IV3を介して出力信号SXAi(i=1〜m)となる。
【００４６】
ここで、図２中のリダンダンシフューズ回路151とフューズデータラッチ回路161の動作を説明する。
【００４７】
リダンダンシ使用時は、フューズ素子Fiのうちで置き換えアドレスに対応するフューズ素子を溶断しておく。例えばプリデコード信号XA1,XA2,XA3,…,XAnが対応して“Ｌ”，“Ｈ”，“Ｌ”，…，“Ｌ”の場合に置き換えるものとすれば、プリデコード信号XA2に対応するフューズ素子F2のみ溶断しておく。
【００４８】
電源投入時にパワーオンリセット信号PORが“Ｈ”になった時、フューズデータラッチ回路161の各ラッチ回路LAは初期化され、それぞれの出力信号SXAi(i=1〜m)が“Ｈ”レベルになる。
【００４９】
フューズデータ読み出し時に、前記信号FREDが“Ｈ”レベルになると、第２のスイッチ回路S2がオン状態になって、各ラッチ回路LAの入力ノードは第２のスイッチ回路S2および対応するフューズ素子Fi(i=1〜m)を介して前記ノードCに接続される。この時、前記信号FREDの“Ｈ”レベルでNMOSトランジスタN1がオン状態になっており、ノードCは接地電位になっている。
【００５０】
この場合、溶断されているフューズ素子（本例ではF2）に接続されているラッチ回路LAの入力ノードはフローティング状態であり、このラッチ回路LAの出力信号SXA2は“Ｈ”レベルのままに保たれる。
【００５１】
これに対して、溶断されていないフューズ素子、例えばF1に接続されているラッチ回路LAの入力ノードはフューズ素子F1を介して接地電位になっており、このラッチ回路LAの出力信号SXA1は“Ｌ”レベルになる。
【００５２】
なお、通常動作時には、前記信号FREDが“Ｌ”レベルになり、第１のスイッチ回路S1がオン状態になって、フューズ素子Fi(i=1〜m)はプリデコード信号XAi(i=1〜m)が入力するNMOSトランジスタN2に接続される。また、前記信号FREDの“Ｌ”レベルでNMOSトランジスタN1がオフ状態になっている。ノードCは、スタンドバイ時は信号FREDが“Ｌ”レベルとなり、Vddにプリチャージされる。アクティブ時は、入力信号XAiの組み合わせで“Ｈ”レベルを保つか、“Ｌ”レベルに落とすかが決定される。つまり、溶断されているフューズ素子（本例ではF2）に対応するプリデコード信号XA2が“Ｈ”になるアドレスが選択されると、ノードCはVddのままであり、出力信号RSPiは“Ｈ”レベルになり、メモリセルアレイの対応する不良ロウをディセーブル状態とし、スペアロウを選択して置換する。
【００５３】
これに対して、溶断されていないフューズ素子（例えばF1）に対応するプリデコード信号XA1が“Ｈ”になるアドレスが選択されると、ノードCは接地電位になり、出力信号RSPiは“Ｌ”レベルになり、置換は行われない。この状態では、初期状態としてノードCはVddに設定されているが、PMOSトランジスタP1はオフ状態であるが、インバータ回路IV1の出力が“Ｌ”であり、PMOSトランジスタP2がオン状態で、ノードCはVddが保たれる状態となる。しかし、トランジスタの能力は、PMOSトランジスタP2に比べ、プリデコード信号XAiが入力するNMOSトランジスタN2の方が大きく、ノードCは接地電位まで落とされる。一度ノードCが“Ｌ”レベルになると、PMOSトランジスタP2のゲートは“Ｈ”レベルとなり、PMOSトランジスタP2はオフ状態となる。
【００５４】
なお、フューズ素子Fi(i=1〜m)の全てが溶断されていない状態（リダンダンシ未使用状態）では、ノードCは接地電位になり、出力信号RSPiは“Ｌ”レベルになり、置換は行われない。
【００５５】
図３は、図１中のコントロール回路17の一例を示す回路図である。
【００５６】
このコントロール回路は、前記パワーオンリセット信号POR を受けて、前記リダンダンシフューズ回路151,152のフューズデータ読み出し信号FREDおよびスイッチ選択用のデコーダ回路21i(i=1 〜n)の動作タイミング（図１中のスイッチ回路19i を選択するタイミング）を制御するための制御信号SGENB を生成する。
【００５７】
図４は、図１中のスイッチ回路SWi(i=1,2,3,…,n)191〜19nおよびロウデコーダRDi(i=1,2,…,n)131〜13nの１組（191,131）を代表的に取り出して示す回路図である。
【００５８】
スイッチ回路191は、１個のPMOSトランジスタTPで構成され、そのゲートに対応するスイッチ選択用のデコーダ回路221の出力信号FGATEiが入力する。上記FGATEi入力が“Ｌ”レベルの時、PMOSトランジスタTPはオン状態になり、対応するロウデコーダ131にロウデコーダ電源電圧Vppが供給される。これに対して、前記FGATEi入力が“Ｈ”レベルの時、PMOSトランジスタTPはオフ状態になり、対応するロウデコーダ131に電源電圧Vppが供給されない。
【００５９】
ロウデコーダ回路131は、図２３を参照して前述した従来例のロウデコーダ回路と同じ構成であり、TC並列ユニット直列接続型セルを構成する８個のセルユニットの各セルトランジスタのゲートに対応して接続されているワード線WLi(i=0〜7)に対応して駆動信号を供給するように、８個のナンドゲートNANDで構成されている。
【００６０】
各ナンドゲートNANDは、PMOSトランジスタのソース側に対応するスイッチ回路191を介してロウデコーダ電源が接続されており、対応してワード線選択信号WLSiとセルユニット制御信号SELUNITが入力し、対応するワード線WLiに駆動信号を出力する。
【００６１】
上記信号SELUNITが“Ｌ”レベルの時は、全てのナンドゲートNANDが非選択状態であり、全てのワード線WLiが“Ｈ”レベル（＝Vpp）になる。前記信号SELUNITが“Ｈ”レベルの時、ワード線選択信号WLSi(i=0〜7)のうちで“Ｈ”レベルになる選択信号が入力するナンドゲートNANDが選択状態になり、“Ｌ”レベルになる残りの非選択信号が入力するナンドゲートNANDは非選択状態になる。
【００６２】
よって、ワード線WLi(i=0〜7)のうちで選択ワード線のみ“Ｌ”レベル（接地電位）になり、残りの非選択ワード線は“Ｈ”レベル（＝Vpp）になる。
【００６３】
したがって、図１中のスペアロウデコーダに置き換えられたロウデコーダ13iに接続されているスイッチ回路19iは、FGATEi入力が“Ｈ”レベルに設定されると、対応するロウデコーダ13iへの電源の供給を止めることが可能になる。
【００６４】
図５は、図１中のスイッチ選択用のデコーダ回路211〜21nを取り出して示す回路図である。
【００６５】
このデコーダ回路は、フューズデータラッチ回路161,162から第１のアドレスバス181、第２のアドレスバス182を介して供給される信号SXAi1,SXAi2（それぞれｎビット）およびコントロール回路17から出力される制御信号SGENBが入力するｎ個のノアゲートNORと、これらｎ個のノアゲートNORの各出力をそれぞれ反転させるｎ個のインバータ回路IVと、これらｎ個のインバータ回路IVの出力と制御信号SGENB とが入力するｎ個のナンドゲートNAと、このｎ個のナンドゲートNAの各出力をそれぞれ反転させるｎ個のインバータ回路IVとにより構成されている。
【００６６】
上記制御信号SGENBは、リダンダンシフューズデータの読み出し時の不安定な状態によるデコーダ回路の誤動作を防止し、安定に動作させるためのタイミングを決定するものである。
【００６７】
図６は、図１〜図５に示したメモリにおける置換動作例として、リダンダンシフューズ回路151およびフューズデータラッチ回路161の１組による置換動作例を示すタイミング波形図である。
【００６８】
外部電源の投入時（電源電圧Vddの立ち上がり時）に、パワーオンリセット信号PORが立上り、フューズデータラッチ回路161が初期化され、その出力信号SXAi1の全てのビットがVddと連動して立ち上がる。
【００６９】
パワーオンリセット信号PORの立下り後、一定時間後にフューズデータ読み出し信号FREDが“Ｈ”になり、フューズデータの読み出しが行われる。この際、フューズ素子が溶断されているか否かにしたがって、フューズデータラッチ回路161の出力信号SXA1の各ビットが“Ｈ”レベルを保つか、または、“Ｌ”に落ちるかが決定する。
【００７０】
本例では、リダンダンシ置き換えアドレスがプリデコード信号XA1,XA2,XA3,…,XAmのレベルが対応して“Ｌ”，“Ｈ”，“Ｌ”，…，“Ｌ”であり、フューズデータラッチ回路161の出力信号SXA1,SXA2,SXA3,…,SXAmのレベルが対応して“Ｌ”，“Ｈ”，“Ｌ”，…，“Ｌ”となる場合を示している。
【００７１】
その後、一定時間後に制御信号SGENB が立ち上がると、スイッチ選択用のデコーダ回路211〜21nのデコード出力信号FGATEiのレベルが対応して例えば“Ｌ”，“Ｈ”，“Ｌ”，…，“Ｌ”となる。なお、制御信号SGENBが“Ｈ”レベルになった後に信号FREDが“Ｌ”レベルになるが、この信号FREDのパルス幅、および、この信号FREDが“Ｈ”レベルになってから制御信号SGENBが“Ｈ”レベルになるまでの一定時間は、図３中に示したコントロール回路17中の遅延回路で設定されている。
【００７２】
そして、信号FGATEiがスイッチ回路191〜19nのPMOSトランジスタのゲートに入力し、置換されているロウデコーダ132に対応するスイッチ回路192のみオフ状態となり、このロウデコーダ192にはVppが供給されない。
【００７３】
即ち、電源投入時にリダンダンシフューズを読み出し、リダンダンシで置き換えされたロウデコーダの電源供給経路のスイッチ回路をオフすることによって、不良ロウからリークする電源電流を止めることができる。
【００７４】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係るTC並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図である。
【００７５】
このメモリは、図１を参照して前述したメモリと比べて、ほぼ同様の構成であるが、フューズデータラッチ回路161,162が省略され、リダンダンシフューズ回路151,152に代えてラッチ付きリダンダンシフューズ回路15a1,15a2が用いられている点と、スイッチ選択用のデコーダ回路21a1〜21anの構成とが異なる。
【００７６】
２組のスペアロウデコーダ141,142に対応して設けられている２個のラッチ付きリダンダンシフューズ回路15a1,15a2のそれぞれは、ロウアドレスバッファ（図示せず）の出力である相補的なｍビットのロウアドレスAi,BAi(i=1〜m)がプリデコードされないでそのまま直接に入力し、メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子と、リダンダンシ使用か、未使用かを記憶するフューズ素子とを備えている。そして、このフューズ素子に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能と、記憶した不良アドレスに対応する信号が通常動作時に入力した場合を検知して不良メモリセルをスペアメモリセルに置換制御するための信号HAi1とHRD1、HAi2とHRD2を生成する機能を有する。そして、ラッチ出力として、ｍビットの相補信号SAi1、SBAi1とSHRD1をリダンダンシフューズデータとして第１のアドレスバス181へ出力し、ｍビットの相補信号SAi2、SBAi2とSHRD2を第２のアドレスバス182へ出力する。
【００７７】
図８（ａ）は、図７中のラッチ付きリダンダンシフューズ回路15a1,15a2のうちの１個分を代表的に取り出して一例を示すブロック図である。
【００７８】
１つのスペアロウデコーダを選択するための１つのラッチ付きリダンダンシフューズ回路は、相補的なｍビットのロウアドレスAi,BAi(i=1〜m)がプリデコードされないでそのまま直接に入力するｍ個のラッチ付きリダンダンシフューズ回路(Fuse circuit with latch)FCLAと、リダンダンシの使用／未使用を決めるための信号HRDを生成する１個のラッチ付きリダンダンシフューズ回路FCLAからなる。
【００７９】
上記ラッチ付きリダンダンシフューズ回路FCLAは、電源投入時に、それぞれの内部のフューズ素子の状態をラッチし、リダンダンシアドレスを決定するための相補的なｍビットの信号SAi,SBAi(i=1〜m)およびリダンダンシ選択アドレス信号HAi(i=1〜m)を生成するように構成されている。
【００８０】
図８（ｂ）は、図８（ａ）中のラッチ付きリダンダンシフューズ回路FCLAの１個分を代表的に取り出してその一例を示す回路図である。
【００８１】
このラッチ付きリダンダンシフューズ回路は、従来例のリダンダンシフューズ回路に対して、リダンダンシアドレスを決定するための相補的なｍビットの信号SAi,SBAiを取り出すために二段のインバータ回路IV5,IV6が付加されたものである。
【００８２】
即ち、電源ノードと接地ノードとの間に、プリチャージ信号BFPCHがゲートに入力する充電用のPMOSトランジスタP3、フューズデータ読み出し信号FREDがゲートに入力する読み出し用のNMOSトランジスタN1、レーザ溶断型のフューズ素子Fが直列に接続されている。上記PMOSトランジスタP3とNMOSトランジスタN1の接続ノードa(Node a)に二段のインバータ回路IV3,IV4の入力ノードが接続されており、この二段のインバータ回路IV3,IV4の各段の出力は２個のＣＭＯＳトランスファゲートTG1,TG2に対して相補的な制御入力となる。この２個のＣＭＯＳトランスファゲートTG1,TG2の各一端に対応して相補的なアドレスビットAi,BAiが入力し、各他端は共通に接続されて信号HAiを出力する。
【００８３】
さらに、電源ノードと接地ノードとの間に、PMOSトランジスタP4とNMOSトランジスタN5、N4が直列に接続され、上記PMOSトランジスタP4とNMOSトランジスタN4の各ゲートは共通に接続され、残りのNMOSトランジスタN5のゲートに前記プリチャージ信号BFPCHが入力する。
【００８４】
PMOSトランジスタP4とNMOSトランジスタN4のゲート共通接続ノードは、二段のインバータ回路IV3,IV4のうちの１段目のインバータ回路IV3の出力ノードb(Node b)に接続されており、PMOSトランジスタP4とNMOSトランジスタN5の接続ノードは、１段目のインバータ回路IV3の入力ノードaに帰還接続されている。
【００８５】
そして、上記１段目のインバータ回路IV3の出力ノードbに二段のインバータ回路IV5,IV6の入力ノードが接続されており、相補信号SAi,SBAiが取り出される。
【００８６】
図９は、図７中のスイッチ選択用デコーダ回路21a1〜21anの一例を示す回路図である。
【００８７】
このデコーダ回路は、ラッチ付きリダンダンシフューズ回路15a1から第１のアドレスバス181を介して供給されるｎビットの相補信号(SAi1、SBAi1)をデコードするｎ個の第１のナンドゲートNA1と、ラッチ付きリダンダンシフューズ回路15a2から第２のアドレスバス182を介して供給されるｎビットの相補信号(SAi2、SBAi2)をデコードするｎ個の第２のナンドゲートNA2と、上記２つのナンドゲートNA1,NA2の各対応するビットの出力が入力するｎ個のナンドゲートNA3と、各ナンドゲートNA3の出力を反転するｎ個のインバータ回路IVと、上記ｎ個のインバータ回路IVの出力および前記コントロール回路17から出力される制御信号SGENBがインバータ回路IVにより反転された信号SGENが入力し、それぞれ対応してスイッチゲート信号FGATEiを出力するｎ個のノアゲートNORにより構成されている。
【００８８】
上記制御信号SGENBは、フューズデータの読み出し時の不安定な状態によるデコーダ回路の誤動作を防止し、安定に動作させるためのタイミングを決定するものである。
【００８９】
図１０は、図７〜図９に示したメモリにおける置換動作例として、ラッチ付きリダンダンシフューズ回路15a1の置換動作例を代表的に示す波形図である。
【００９０】
外部電源（電源電圧Vdd）の投入後、パワーオンリセット信号PORが立ち下がるまでのしばらくの間はプリチャージ信号BFPCHが“Ｌ”レベルであり、ラッチ付きリダンダンシフューズ回路15a1内のノードaはプリチャージ信号BFPCHが“Ｈ”レベルになるまでの期間に電源電位Vddまで充電される。上記プリチャージが終了した後、フューズデータ読み出し信号FREDが“Ｈ”レベルになると、フューズデータが読み出され、ノードa、b間のラッチ回路でラッチされる。
【００９１】
この時、フューズ素子Fが溶断されていない状態では、ノードaは接地電位に落とされるので、一方のＣＭＯＳトランスファゲートTG2がオンになってBAiが出力信号HAiになり、二段のインバータ回路IV5,IV6から出力する相補信号SAi,SBAiは対応して“Ｌ”，“Ｈ”になる。
【００９２】
一方、フューズ素子F が溶断されている状態では、ノードaは“Ｈ”レベルに保たれ、他方のＣＭＯＳトランスファゲートTG1がオンになってAiが出力信号HAiになり、二段のインバータ回路IV5,IV6から出力する相補信号SAi,SBAiは対応して“Ｈ”，“Ｌ”になる。
【００９３】
即ち、電源投入時に、ラッチ付きリダンダンシフューズ回路15a1内のフューズ素子F の溶断の有無に応じてフューズデータの読み出しおよびラッチが行われ、通常のリダンダンシ選択アドレスHAiとして、AiまたはBAiが接続される。
【００９４】
さらに、上記ラッチデータに応じてアドレス信号SAi、SBAiを出力し、これをスイッチ選択用のデコーダ回路21a1〜21anでデコードし、ロウデコーダ13iの電源供給経路に挿入されているスイッチ回路19iを制御する。
【００９５】
上述した動作により、前述した第１の実施形態と同様に、不良ロウアドレスに対応するロウデコーダ回路の電源供給経路に挿入されているスイッチ回路をオフ状態に制御することによって、不良ロウからリークする電源電流を止めることができる。
【００９６】
＜第３の実施形態＞
図１１は、本発明の第３の実施形態に係るTC並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図である。
【００９７】
このメモリは、図１を参照して前述したメモリと比べて、ほぼ同様の構成であるが、２個のフューズデータラッチ回路161,162の各出力が切換回路(Conv)23により切り換え（順次）選択されて１つのアドレスバス18を介してスイッチ選択用のラッチ付きデコーダ回路24iに供給される点、コントロール回路17aの出力信号が異なる。
【００９８】
上記コントロール回路17aは、フューズデータ読み出し信号FREDのほかに、２個のフューズデータラッチ回路161,162の各出力信号を選択してアドレスバス18に接続する期間を示すタイミング制御信号STLA、２個のフューズデータラッチ回路161,162の各出力信号を切換回路23で切り換え選択するタイミングを制御する信号STEPl、STEP2を出力する。
【００９９】
図１２は、図１１中の切換回路23のうちの１ビット分を代表的に取り出して一例を示す回路図である。
【０１００】
この切換回路は、NMOSトランジスタ,PMOSトランジスタを並列に組み合わせた２つのトランスファゲートTGの各一端に対応して前記２個のフューズデータラッチ回路161,162からそれぞれ出力するｍビットの信号SXAi1およびSXAi2が入力し、上記２つのトランスファゲートTGの各他端が共通に接続されているノードからｍビットの各アドレス信号SXAiが出力される。上記２つのトランスファゲートTGの一方は、信号STEP1とそれをインバータ回路IVで反転させた信号によりスイッチ制御され、他方のトランスファゲートは、信号STEP2とそれをインバータ回路IVで反転させた信号によりスイッチ制御される。また、各アドレス信号SXAiの出力ノードと接地電位との間にはNMOSトランジスタN10が挿入されており、このNMOSトランジスタN10のゲートには、信号STEP1、STEP2が入力するノアゲートNORの出力が入力する。
【０１０１】
信号STEP1、STEP2のどちらも“Ｌ”レベルのときは、NMOSトランジスタN10がオン状態となり、アドレス信号SXAiの出力ノードは接地レベルに落とされている。信号STEP1、STEP2の少なくとも一方が“Ｈ”レベルのときは、NMOSトランジスタN10はオフ状態となる。そして、STEP1が“Ｈ”、STEP2が“Ｌ”の時は、SXAiとしてSXAi1が出力され、上記とは逆に、STEP1が“Ｌ”、STEP2が“Ｈ”の時は、SXAiとしてSXAi2が出力される。即ち、信号STEP1,STEP2によって、SXAi1またはSXAi2がSXAiとなって出力される。
【０１０２】
図１３は、図１１中のスイッチ選択用のラッチ付きデコーダ回路24iの一部分取り出して一例を示す回路図である。
【０１０３】
このデコーダ回路は、フューズデータラッチ回路161から第１のアドレスバス181を介して供給されるｎビットの信号SXAiおよびコントロール回路17から出力される制御信号SGENBが入力するｎ個のナンドゲートNAと、これらｎ個のナンドゲートNAの各出力をそれぞれ反転させるｎ個のインバータ回路IVと、これらｎ個のインバータ回路IVの出力をラッチするラッチ回路LTより構成されている。
【０１０４】
各ラッチ回路LTは、それぞれ２個のノアゲートが交差接続されてなり、パワーオンリセット信号PORにより初期化され、インバータ回路IVから出力される信号が対応して入力し、図１１中のスイッチ回路19iを制御するための信号FGATEiを出力する。
【０１０５】
図１４は、図１１中のコントロール回路17aの一例を示す回路図である。
【０１０６】
このコントロール回路は、後述する図１５に示すタイミング図のように、パワーオンリセット信号PORを入力として、フューズデータ読み出し信号FRED、リダンダンシフューズデータ選択期間を示すタイミング制御信号STLA、一方のリダンダンシフューズデータを選択するタイミングを制御する信号STEPl、他方のリダンダンシフューズデータを選択するタイミングを制御する信号STEP2、図１１中のスイッチ選択用のラッチ付きデコーダ回路24iのデコード動作のタイミングを制御するSGENBをそれぞれ出力するように論理構成されている。
【０１０７】
図１５は、図１１〜図１４に示したメモリにおける置換動作例として、リダンダンシフューズ回路151、フューズデータラッチ回路161の１組および切換回路23による置換動作例を示す波形図である。
【０１０８】
外部電源（電源電圧Vdd）の投入後、第１の実施形態の動作と同様に、周辺回路を初期化するパワーオンリセット信号PORが立上り、フューズデータラッチ回路161が初期化され、出力信号SXAi1の全てがVddと連動して立ち上がる。また、上記パワーオンリセット信号PORにより、スイッチ選択用のラッチ付きデコーダ回路24iのラッチ回路部も初期化される。
【０１０９】
パワーオンリセット信号PORが立下った後、一定時間後にフューズデータ読み出し信号FREDが一定時間“Ｈ”になり、リダンダンシフューズ回路151からリダンダンシフューズデータの読み出しが行われ、フューズ素子が溶断されているか否かにしたがって、対応するフューズデータラッチ回路161の出力信号SXAi1のビット信号が“Ｈ”レベルを保つか、または、“Ｌ”に落ちるかが決定される。
【０１１０】
この場合、本実施例ではスイッチ選択用のラッチ付きデコーダ回路24iに入力するアドレスバス18を共有化しているので、２個のフューズデータラッチ回路161,162の各出力信号SXAi1,SXAi2を一度にスイッチ選択用のラッチ付きデコーダ回路24iに送ることができない。
【０１１１】
そこで、信号FREDによりリダンダンシフューズデータを読み出した後、タイミング制御信号STLAが活性状態の期間内に、アドレスバス18を共有化している２個のフューズデータラッチ回路161,162の各出力信号SXAi1,SXAi2を順番に読み出し、スイッチ選択用のラッチ付きデコーダ回路24iでデコードし、ラッチする。
【０１１２】
即ち、信号STLAが“Ｈ”の期間内に、例えば信号STEP1が“Ｈ”の時には、第１のリダンダンシフューズデータラッチ回路161の出力信号SXAi1を選択してアドレスバス18に信号SXAiとして出力する。この信号SXAiは、制御信号SGENBが“Ｈ”の時にラッチ付きデコーダ回路24iでデコードされてラッチされる。つまり、信号STEP1とSTEP2を順次動作させて２つのリダンダンシ回路の情報を順次アドレスバス18に伝える。このラッチ出力であるゲート信号FGATEiのうちの特定の信号が“Ｈ”になり、リダンダンシ置き換えがなされた特定のロウデコーダの電源供給経路に挿入されているスイッチ回路がオフになる。
【０１１３】
上述した第３の実施形態によれば、前述した第１の実施形態および第２の実施形態と同様に、不良ロウアドレスに対応するロウデコーダ回路の電源供給経路に挿入されているスイッチ回路をオフ状態に制御することによって、不良ロウからリークする電源電流を止めることができる。
【０１１４】
しかも、スイッチ選択用のラッチ付きデコーダ回路24iの入力側のアドレスバス18を共有化することができ、配線の面積を削減することが可能になる。このアドレスバス18の共有化による配線面積削減効果は、スペアロウ、フューズデータラッチ回路の数が多いほど顕著になる。
【０１１５】
＜第４の実施形態＞
図１６は、本発明の第４の実施形態に係るTC並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図である。
【０１１６】
このメモリは、図７を参照して前述したメモリと比べて、ほぼ同様の構成であるが、２組のラッチ付きフューズデータラッチ回路15a1,15a2の各出力が切換回路23により切り換え選択されて１つのアドレスバス18を介してスイッチ選択用のラッチ付きデコーダ回路24iに供給される点、コントロール回路17aの出力信号が異なる。
【０１１７】
上記コントロール回路17aは、フューズデータ読み出し信号FREDのほかに、２個のラッチ付きフューズデータラッチ回路15a1,15a2の各出力信号を選択してアドレスバス18に接続する期間を示すタイミング制御信号STLA、２個のラッチ付きフューズデータラッチ回路15a1,15a2の各出力信号を切換回路23で切り換え選択するタイミングを制御する信号STEPl、STEP2を出力する。
【０１１８】
図１７は、図１６中の切換回路23のうちの１ビット分を代表的に取り出して一例を示す回路図である。ここでは、図示の簡略化のため、１つの相補信号に対する２個の切換回路のうちの１個のみ示している。
【０１１９】
この切換回路は、図１２を参照して前述した図１１中の切換回路23と同様に、２つの相補信号（STEP1とその反転信号）、（STEP2とその反転信号）により対応してスイッチ制御される２つのトランスファゲートTGの各一端に対応して２個のラッチ付きフューズデータラッチ回路15a1,15a2からそれぞれ出力するｍビットの相補信号SAi1/SBAi1、SHRD1およびSAi2/SBAi2、SHRD2が入力し、上記２つのトランスファゲートTGの各他端が共通に接続されているノードからｍビットのアドレス信号SAi/ABAi、SHRDiが出力される。また、アドレス信号SAi/SBAi/SHRDiの出力ノードと接地電位との間にはNMOSトランジスタN10が挿入されており、このNMOSトランジスタN10のゲートには、信号STEP1、STEP2が入力するノアゲートNORの出力が入力する。
【０１２０】
信号STEP1、STEP2のどちらも“Ｌ”レベルのときは、NMOSトランジスタN10がオン状態となり、アドレス信号の出力ノードは接地レベルに落とされている。
【０１２１】
信号STEP1が“Ｈ”、STEP2 が“Ｌ”の時は、SAi/SBAi/SHRDiとしてSAi1/SBAi1/SHRD1が出力され、上記とは逆に、STEP1が“Ｌ”、STEP2が“Ｈ”の時は、SAi/SBAi/SHRDiとしてSAi2/SBAi2/SHRD2が出力される。即ち、STEP1,STEP2によって、SAi1/SBAi1/SHRD1またはSAi2/SBAi2/SHRD2がSAi/SBAi/SHRDiとして出力される。
【０１２２】
図１８は、図１６中のスイッチ選択用のラッチ付きデコーダ回路24iの一例を示す回路図である。
【０１２３】
このラッチ付きデコーダ回路24iは、切替回路23からアドレスバス18を介して供給されるｍビットの信号SAi、SXAiをデコードするｎ個のナンドゲートNAと、信号SGENBを反転するインバータ回路IVと、上記ｎ個の各ナンドゲートNAの出力とインバータ回路IVの出力とが入力するｎ個のノアゲートNORと、これらｎ個のノアゲートNORの出力をラッチするｎ個のラッチ回路LTとから構成されている。そして、上記ｎ個の各ナンドゲートNAには信号SHRDが入力する。
【０１２４】
各ラッチ回路LTは、それぞれ２個のノアゲートが交差接続されてなり、パワーオンリセット信号PORにより初期化され、前記ノアゲートNORから出力される信号が対応して入力し、図１１中のスイッチ回路19iを制御するための信号FGATEiを出力する。
【０１２５】
上記制御信号SGENBは、フューズデータ読み出し時の不安定な状態によるデコーダ回路誤動作を防止し、安定に動作させるためのタイミングを決定するものである。
【０１２６】
図１９は、図１６中のコントロール回路17aの一例を示す回路図である。
【０１２７】
このコントロール回路は、後述する図２０に示すタイミング図のように、パワーオンリセット信号PORを入力として、プリチャージ信号BFPCH、フューズデータ読み出し信号FRED、リダンダンシフューズデータ選択期間を示すタイミング制御信号STLA、第１のリダンダンシフューズデータを選択するタイミングを制御する信号STEPl、第２のリダンダンシフューズデータを選択するタイミングを制御する信号STEP2、スイッチ選択用のデコーダ回路24iのデコード動作のタイミングを制御するSGENBをそれぞれ出力するように論理構成されている。
【０１２８】
図２０は、図１６〜図１９に示したメモリにおける置換動作例として、代表的に、ラッチ付きリダンダンシフューズ回路15a1、切換回路23およびラッチ付きデコーダ回路24iによる置換動作例を示す波形図である。
【０１２９】
外部電源（電源電圧Vdd）の投入後、第１の実施形態の動作と同様に、周辺回路を初期化するパワーオンリセット信号PORが立上り、スイッチ選択用のデコード回路24iのラッチ回路部が初期化され、その出力信号FGATEiの全てが“Ｌ”になる。
【０１３０】
そして、第２の実施形態の動作と同様に、しばらくの間はプリチャージ信号BFPCHが“Ｌ”レベルであり、ラッチ付きリダンダンシフューズ回路15a1のノードaはプリチャージ信号BFPCHが“Ｈ”レベルになるまでの期間に電源電位Vddまで充電される。
【０１３１】
パワーオンリセット信号PORが立下った後で上記プリチャージが終了した後、フューズデータ読み出し信号FREDが一定時間“Ｈ”レベルになると、ラッチ付きリダンダンシフューズ回路15a1からフューズデータが読み出され、ノードa、b間のラッチ回路でラッチされる。
【０１３２】
この時、フューズ素子Fが溶断されているか否かにしたがって、２個のラッチ付きリダンダンシフューズ回路15a1,15a2の出力信号SAi1/SBAi1とSAi2/SBAi2が決定される。
【０１３３】
この場合、本実施例ではスイッチ選択用のラッチ付きデコーダ回路24iの入力側のアドレスバス18を共有化しているので、２個のラッチ付きリダンダンシフューズ回路15a1,15a2からそれぞれ出力する相補信号SAi1/SBAi1とSAi2/SBAi2を一度にスイッチ選択用のラッチ付きデコーダ回路24iに送ることができない。
【０１３４】
そこで、信号FREDによりフューズデータを読み出した後、タイミング制御信号STLAが活性状態の期間内に、２個のラッチ付きリダンダンシフューズ回路15a1,15a2の各出力信号(SAi1/SBAi1),(SAi2/SBAi2)を順番に選択して共有しているアドレスバス18に出力し、スイッチ選択用のラッチ付きデコーダ回路24iでデコードし、ラッチする。
【０１３５】
即ち、信号STLAが“Ｈ”の期間内に、例えば信号STEP1が“Ｈ”の時には、一方のラッチ付きリダンダンシフューズ回路15a1の出力信号SAi1/SBAi1/SHRD1を選択してアドレスバス18へSAi/SBAi/SHRDiとして出力する。この信号SAi/SBAi/SHRDiは、スイッチ選択用のデコーダ回路24iで制御信号SGENBが“Ｈ”の時にデコードされてラッチされ、ラッチ出力であるゲート信号FGATEiのうちの特定の信号が“Ｈ”になる。これにより、リダンダンシ置き換えされたロウデコーダ13iの電源供給経路に挿入されているスイッチ回路19iがオフになる。
【０１３６】
上述した第４の実施形態によれば、前述した第１〜第３の実施形態と同様に、不良ロウアドレスに対応するロウデコーダ回路の電源供給経路に挿入されているスイッチ回路をオフ状態に制御することによって、不良ロウからリークする電源電流を止めることができる。
【０１３７】
しかも、前述した第３の実施形態と同様に、スイッチ選択用のラッチ付きデコーダ回路24iの入力側のアドレスバス18を共有化することができ、配線の面積を削減することが可能になる。このアドレスバス18の共有化による配線面積削減効果は、スペアロウ、フューズデータラッチ回路の数が多いほど顕著になる。
【０１３８】
なお、上記各実施形態では、フューズ素子Fとしてレーザ溶断タイプを用いた場合を示したが、これに限らず、不揮発性メモリセル、不揮発性アンチフューズ等を用いたフューズ回路にも本発明を適用することが可能である。
【０１３９】
また、本発明は、上記各実施形態のようなTC並列ユニット直列接続型強誘電体メモリに限らず、スタンドバイ時あるいはアクティブ時の非選択状態においてワード線を電源電位に保つワード線駆動方式を採用している半導体記憶装置に適用することが可能である。
【０１４０】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、接地電位にショートするような不良ワード線をリダンダンシ救済した場合に不良ワード線による電源リーク電流を抑制することができ、ロウリダンダンシ救済を効率よく確実に行うことができ、歩留まりの向上に寄与することができるので、TC並列ユニット直列接続型強誘電体メモリなどに適用して効果的である。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係るTC並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図。
【図２】  図１中のリダンダンシフューズ回路とフューズデータラッチ回路の１組を代表的に取り出して示す回路図。
【図３】  図１中のコントロール回路の一例を示す回路図。
【図４】  図１中のスイッチ回路およびロウデコーダの１組を代表的に取り出して示す回路図。
【図５】  図１中のスイッチ選択用のデコーダ回路を取り出して示す回路図。
【図６】  図１のメモリにおける置換動作例を示すタイミング波形図。
【図７】  本発明の第２の実施形態に係るTC並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図。
【図８】  図７中のラッチ付きリダンダンシフューズ回路のうちの１個分を代表的に取り出して一例を示すブロック図およびそのうちの１個分の一例を示す回路図。
【図９】  図７中のスイッチ選択用デコーダ回路の一例を示す回路図。
【図１０】  図７に示したメモリにおける置換動作例を示す波形図。
【図１１】  本発明の第３の実施形態に係るTC並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図。
【図１２】  図１１中の切換回路のうちの１ビット分を代表的に取り出して一例を示す回路図。
【図１３】  図１１中のスイッチ選択用デコーダ回路とラッチ回路のうちの１個分を代表的に取り出して一例を示す回路図。
【図１４】  図１１中のコントロール回路の一例を示す回路図。
【図１５】  図１１のメモリにおける置換動作例を示す波形図。
【図１６】  本発明の第４の実施形態に係るTC並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図。
【図１７】  図１６中の切換回路のうちの１ビット分を代表的に取り出して一例を示す回路図。
【図１８】  図１６中のスイッチ選択用のデコーダ回路およびラッチ回路の一例を示す回路図。
【図１９】  図１６中のコントロール回路の一例を示す回路図。
【図２０】  図１６のメモリにおける置換動作例を示す波形図。
【図２１】  図１のメモリにおいて不良ロウをリダンダンシロウに置き換える動作例を概略的に示すブロック図。
【図２２】  従来のTC並列ユニット直列接続型強誘電体メモリにおいて不良ワード線をスペアワード線に置き換える部分を概略的に示すブロック図。
【図２３】  図２２中のロウデコーダのうちの１個分を取り出して示す回路図。
【符号の説明】
11…メモリセルアレイ、12…リダンダンシセルアレイ、131 〜13n …ロウデコーダ、141,142 …スペアロウデコーダ、151,152 …リダンダンシフューズ回路、161,162 …フューズデータラッチ回路、17…コントロール回路、181,182 …アドレスバス、191 〜19n …スイッチ回路、201,202 …スペアスイッチ回路、211 〜21n …スイッチ回路選択用のデコーダ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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