(57)【特許請求の範囲】
【請求項１】
ソースが接地線に接続された第１のＮＭＯＳトランジスタと、
ソースが接地線に接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続されてその接続点を第１のノードとし、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続されてその接続点を第２のノードとした第２のＮＭＯＳトランジスタと、
ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続された第１のＰＭＯＳトランジスタと、
ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続された第２のＰＭＯＳトランジスタと、
ソースが電源線に接続され、ドレインが前記第１のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＮＭＯＳトランジスタのドレインに接続された第３のＰＭＯＳトランジスタと、
ソースが電源線に接続され、ドレインが前記第２のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタとを備え、
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタのソース同士を接続したことを特徴とする半導体記憶装置。
【請求項２】
前記第１のＰＭＯＳトランジスタのドレインと前記第３のＰＭＯＳトランジスタのドレインは、第１のｐ+拡散領域を共有して形成され、
前記第２のＰＭＯＳトランジスタのドレインと前記第４のＰＭＯＳトランジスタのドレインは、第２のｐ+拡散領域を共有して形成されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のＰＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソースは、共通のｐ+拡散領域で形成されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１のＰＭＯＳトランジスタは、ソースとドレインを互いに接続し、
前記第２のＰＭＯＳトランジスタは、ソースとドレインを互いに接続したことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記第１および／または前記第２のＰＭＯＳトランジスタに代えて、それぞれＮＭＯＳトランジスタを備えたことを特徴とする請求項１〜４のいずれか一つに記載の半導体記憶装置。
【請求項６】
前記第１のノードおよび前記第２のノードの少なくとも一方にドレインを接続するとともに、当該ノードに保持された記憶データの読み出しまたは当該ノードへの記憶データの書き込みをおこなうためのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを少なくとも一つ備えたことを特徴とする請求項１〜５のいずれか一つに記載の半導体記憶装置。
【請求項７】
前記第１、第２、第３および第４のＰＭＯＳトランジスタは、同一のＮウエル領域に形成されたことを特徴とする請求項１〜６のいずれか一つに記載の半導体記憶装置。
【請求項８】
前記第１、第２、第３および第４のＰＭＯＳトランジスタと前記第１および第２のＮＭＯＳトランジスタは、ＣＭＯＳゲートアレイに配置されたＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
第１のワード線と、第２のワード線と、第１の正相ビット線と、第１の逆相ビット線と、第２の正相ビット線と、第２の逆相ビット線と、
第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタにより構成される第１のＣＭＯＳインバータと、
第２のＮＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタにより構成され、入力端子が第１のノードとして前記第１のＣＭＯＳインバータの出力端子に接続され、出力端子が第２のノードとして前記第１のＣＭＯＳインバータの入力端子に接続された第２のＣＭＯＳインバータと、
ゲートが前記第１のワード線に接続され、ドレインが前記第１の正相ビット線に接続され、ソースが前記第１のノードに接続された第３のＮＭＯＳトランジスタと、
ゲートが前記第１のワード線に接続され、ドレインが前記第１の逆相ビット線に接続され、ソースが前記第２のノードに接続された第４のＮＭＯＳトランジスタと、
ゲートが前記第２のワード線に接続され、ドレインが前記第２の正相ビット線に接続され、ソースが前記第１のノードに接続された第５のＮＭＯＳトランジスタと、
ゲートが前記第２のワード線に接続され、ドレインが前記第２の逆相ビット線に接続され、ソースが前記第２のノードに接続された第６のＮＭＯＳトランジスタと、
ソースおよびドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続された第７のＮＭＯＳトランジスタと、
ソースおよびドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続された第８のＮＭＯＳトランジスタと、
を備え、
前記第１および第２のＰＭＯＳトランジスタは、共通のＮウエル領域に形成され、前記第１、第３、第５および第７のＮＭＯＳトランジスタは、共通の第１のＰウエル領域に形成され、前記第２、第４、第６および第８のＮＭＯＳトランジスタは、共通の第２のＰウエル領域に形成されたことを特徴とする半導体記憶装置。
【請求項１０】
前記第７のＮＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタと直交する方向に配置され、
前記第８のＮＭＯＳトランジスタは、前記第２のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタと直交する方向に配置されたことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１のＮＭＯＳトランジスタのドレインを形成するｎ+拡散領域と前記第３および第５のＮＭＯＳトランジスタのソースを形成するｎ+拡散領域とは前記第７のＮＭＯＳトランジスタで分割され、それらｎ+拡散領域の一方に前記第７のＮＭＯＳトランジスタのドレインが形成され、ｎ+拡散領域の他方に前記第７のＮＭＯＳトランジスタのソースが形成され、
前記第２のＮＭＯＳトランジスタのドレインを形成するｎ+拡散領域と前記第４および第６のＮＭＯＳトランジスタのソースを形成するｎ+拡散領域とは前記第８のＮＭＯＳトランジスタで分割され、それらｎ+拡散領域の一方に前記第８のＮＭＯＳトランジスタのドレインが形成され、ｎ+拡散領域の他方に前記第８のＮＭＯＳトランジスタのソースが形成されたことを特徴とする請求項９または１０に記載の半導体記憶装置。
【請求項１２】
前記第７のＮＭＯＳトランジスタのゲートは、前記第１のＮＭＯＳトランジスタのゲートと直交する方向に配置されるとともに、前記第１のＮＭＯＳトランジスタのゲートに接続され、
前記第８のＮＭＯＳトランジスタのゲートは、前記第２のＮＭＯＳトランジスタのゲートと直交する方向に配置されるとともに、前記第２のＮＭＯＳトランジスタのゲートに接続されたことを特徴とする請求項９〜１１のいずれか一つに記載の半導体記憶装置。
【請求項１３】
前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタと前記第７のＮＭＯＳトランジスタのそれぞれのゲートは、一つの第１のポリシリコン配線層により形成され、
前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタのそれぞれのゲートは、一つの第２のポリシリコン配線層により形成されたことを特徴とする請求項９〜１２のいずれか一つに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）型のメモリセルを備えた半導体記憶装置に関するものであり、特にソフトエラー耐性の向上を図った半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の軽薄短小化とともに、それら機器の機能を高速に実現する要望が強まっている。このような電子機器において、今やマイクロコンピュータを搭載することは不可欠であり、そのマイクロコンピュータの構成においては、大容量かつ高速なメモリの実装は必須となっている。また、パーソナルコンピュータの急速な普及と高性能化のもと、より高速な処理を実現するために、キャッシュメモリの大容量化が求められている。すなわち、ＣＰＵが、制御プログラム等の実行時において使用するＲＡＭについて、高速化と大容量化が求められている。
【０００３】
ＲＡＭとしては、一般にＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）とＳＲＡＭとが使用されているが、上記したキャッシュメモリのように高速な処理を要する部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭは、そのメモリセルの構造として、４個のトランジスタと２個の高抵抗素子で構成される高抵抗負荷型と、６個のトランジスタで構成されるＣＭＯＳ型が知られている。特に、ＣＭＯＳ型ＳＲＡＭは、データ保持時のリーク電流が非常に小さいために信頼性が高く、現在の主流となっている。
【０００４】
図５５は、従来のＣＭＯＳ型ＳＲＡＭのメモリセルの回路図である。特に、図５５のメモリセルは、記憶を保持するための回路部のみを示しており、記憶状態の読み出しおよび書き込みをおこなうためのアクセス用ＭＯＳトランジスタの記載を省略している。図５５に示すように、メモリセルは、入力端子と出力端子を相補的に接続した２つのインバータＩＮＶ１およびＩＮＶ２によって表すことができる。
【０００５】
また、図５６は、インバータＩＮＶ１およびＩＮＶ２の内部回路、すなわちＣＭＯＳインバータ回路を示す回路図である。図５６に示すように、インバータＩＮＶ１およびＩＮＶ２はともに、一つのＰＭＯＳトランジスタＰＭ１と一つのＮＭＯＳトランジスタＮＭ１により構成される。そして、ＰＭＯＳトランジスタＰＭ１のソースは電源線ＶDDに接続され、ＮＭＯＳトランジスタＮＭ１のソースは接地線ＧＮＤに接続される。また、双方のドレイン同士が接続されることでその接続点において出力端子ＯＵＴを形成し、双方のゲート同士が接続されることでその接続点において入力端子ＩＮを形成している。すなわち、ＰＭＯＳトランジスタＰＭ１を負荷トランジスタとし、ＮＭＯＳトランジスタＮＭ１を駆動トランジスタとした、いわゆるＣＭＯＳ構成によって、インバータ機能が実現されている。
【０００６】
ここで、図５６に示すＣＭＯＳインバータ回路の動作について説明する。図５６において、入力端子ＩＮに論理レベル“Ｈ”の電位、すなわちＶDD電位が与えられると、ＰＭＯＳトランジスタＰＭ１はＯＦＦ状態になり、ＮＭＯＳトランジスタＮＭ１はＯＮ状態になる。
【０００７】
したがって、出力端子ＯＵＴは、ＮＭＯＳトランジスタＮＭ１を介して接地線に電気的に接続され、その電位は論理レベル“Ｌ”の電位、すなわちＧＮＤ電位になる。逆に、入力端子ＩＮに論理レベル“Ｌ”の電位、すなわちＧＮＤ電位が与えられると、ＰＭＯＳトランジスタＰＭ１はＯＮ状態になり、ＮＭＯＳトランジスタＮＭ１はＯＦＦ状態になる。したがって、出力端子ＯＵＴは、ＰＭＯＳトランジスタＰＭ１を介して電源線に電気的に接続され、その電位は論理レベル“Ｈ”の電位、すなわちＶDD電位になる。このように、ＣＭＯＳインバータ回路は、入力と出力の論理が相補な関係になる。
【０００８】
つぎに、図５５に示した従来のメモリセルについて説明する。インバータＩＮＶ１の入力端子とインバータＩＮＶ２の出力端子は互いに接続され、インバータＩＮＶ１の出力端子とインバータＩＮＶ２の入力端子は互いに接続されているため、図中の記憶ノードＮＡおよびＮＢは互いに相補な関係となる。
【０００９】
例えば、記憶ノードＮＡが、論理レベル“Ｈ”の電位状態であるとすると、記憶ノードＮＢは論理レベル“Ｌ”の電位状態になって安定する。また、逆に、記憶ノードＮＡが、論理レベル“Ｌ”の電位状態であるとすると、記憶ノードＮＢは論理レベル“Ｈ”の電位状態になって安定する。このように、インバータによって構成されたメモリセルは、二つの記憶ノードＮＡおよびＮＢの状態が“Ｈ”状態か“Ｌ”状態かによって、異なる二つの安定した論理状態を有し、その論理状態を１ビットの記憶データとして保持するものである。
【００１０】
このように、ＣＭＯＳインバータ回路で構成した半導体記憶装置は、非常に安定性がよく、耐ノイズに対してはこれまで問題とはならなかった。ところが、上記したようなメモリセルを多数集積させた大容量メモリになると、１ビットあたりのメモリセル面積が微小になるため、電離性の放射線があたることによって発生する電荷に影響を受けてしまう。すなわち、放射線が照射されることにより、メモリセルの記憶状態が不安定となり、記憶データの反転といった誤動作が生じる可能性が高くなる。
【００１１】
この現象はソフトエラーと呼ばれており、電離性の放射線としてはパッケージ材料や配線材料から出てくるα線が原因とされている。特に、ソフトエラーは、電源電圧が下がるにつれて起こりやすくなるため、近年の低電源駆動化を図った半導体記憶装置では、このソフトエラーに対する耐性を増すのが重要なテーマとなっている。
【００１２】
そこで、記憶ノードの容量値を増やすことにより、ソフトエラー耐性を増した種々の半導体記憶装置が提案されている。例えば、特開平９−２７０４６９号公報に開示の「半導体メモリ装置」によれば、記憶ノード（すなわち、ＣＭＯＳインバータ回路を構成する負荷トランジスタのゲートと駆動トランジスタとゲートとの接続部）と半導体基板との間に薄い活性領域を介在させることでキャパシタを形成し、これにより記憶ノード部の容量値を増加させている。
【００１３】
一方、ＳＲＡＭ用メモリセルと、アクセス用トランジスタと、いくつかのキャパシタと、から構成された不揮発性半導体記憶装置が知られており、上記した記憶ノード部の容量値は、この不揮発性半導体記憶装置においても重要な問題となる。
【００１４】
この不揮発性半導体記憶装置によれば、多数のキャパシタの容量分割により電位を決めて書き込みをおこない、記憶ノードに接続されるキャパシタの容量値の大小関係で電源ＯＮ時の読み出しをおこなうので、キャパシタの適切な設計が困難であるという問題を有していた。そこで、特開昭６２−３３３９２号公報に開示の「半導体不揮発性メモリ装置」は、ＳＲＡＭメモリセルの記憶ノードに、キャパシタに代えて、フローティングゲートを有するＭＯＳトランジスタのゲートを接続することで不揮発性メモリ部を構成し、キャパシタの削減を図っている。
【００１５】
【発明が解決しようとする課題】
しかしながら、半導体記憶装置のさらなる大容量化および高集積化の要望に応じて、メモリセルの構成要素の微細化を進めることが必要となっており、このため、記憶ノード部の容量値はますます小さくなって、ソフトエラーが起こりやすくなるという問題が生じている。
【００１６】
その問題に対して、上記した特開平９−２７０４６９号公報に開示の「半導体メモリ装置」等に示される従来のメモリセルは、記憶ノード部の容量値を増加させるために、特定の半導体レイアウトパターンを採用しなければならず、今後のメモリセルの高集積化にともなって変更されるレイアウトパターンに対応するには、その設計行程が複雑となり、必ずしも柔軟な解決策とは言えない。
【００１７】
また、上記した特開昭６２−３３３９２号に開示の「半導体不揮発性メモリ装置」では、ＳＲＡＭメモリセルの記憶ノードに接続したＭＯＳトランジスタは、不揮発性メモリ部を構成するためのものであり、フローティングゲートを備えるためのレイアウトにより形成されることが必要であり、さらに、α線照射によってそのフローティングゲートの記憶保持状態が変化する事態を否定できない。すなわち、この「半導体不揮発性メモリ装置」は、不揮発性メモリ機能とソフトエラー対策とをともに実現することはできず、またそれを意図したものではない。
【００１８】
この発明は上記問題点を解決するためになされたもので、ＳＲＡＭメモリセルに、設計・製造行程の確立されたＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを設け、その追加したＭＯＳトランジスタのゲートを記憶ノードに接続することで、記憶ノード部の容量値の増加、すなわちソフトエラー対策を実現した半導体記憶装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体記憶装置にあっては、ソースが接地線に接続された第１のＮＭＯＳトランジスタと、ソースが接地線に接続され、ドレインが前記第１のＮＭＯＳトランジスタのゲートに接続されてその接続点を第１のノードとし、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続されてその接続点を第２のノードとした第２のＮＭＯＳトランジスタと、ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続された第１のＰＭＯＳトランジスタと、ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続された第２のＰＭＯＳトランジスタと、ソースが電源線に接続され、ドレインが前記第１のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＮＭＯＳトランジスタのドレインに接続された第３のＰＭＯＳトランジスタと、ソースが電源線に接続され、ドレインが前記第２のＮＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタとを備え、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタのソース同士を接続したことを特徴とする。
【００２０】
この発明によれば、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタのそれぞれのドレインに、例えばダイオード接続されたＭＯＳトランジスタ等の負荷トランジスタを接続することでＳＲＡＭのメモリセルを構成した際に、記憶ノードとなる第１のノードに第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートが接続され、記憶ノードとなる第２のノードに第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートが接続されるので、それらゲート容量分とドレイン容量分の容量値を各記憶ノードに付加することができる。
【００２２】
また、この発明によれば、第１のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタにより構成されるインバータと、第２のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタにより構成されるインバータとの相補接続によって、ＳＲＡＭのメモリセルが構成され、記憶ノードとなる第１のノードに第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートが接続され、記憶ノードとなる第２のノードに第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートが接続されるので、それらゲート容量分とドレイン容量分の容量値を各記憶ノードに付加することができる。
【００２３】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第１のＰＭＯＳトランジスタのドレインと前記第３のＰＭＯＳトランジスタのドレインは、第１のｐ+拡散領域を共有して形成され、前記第２のＰＭＯＳトランジスタのドレインと前記第４のＰＭＯＳトランジスタのドレインは、第２のｐ+拡散領域を共有して形成されたことを特徴とする。
【００２４】
この発明によれば、第１のＰＭＯＳトランジスタと第３のＰＭＯＳトランジスタとの間において、それらドレインの形成と双方の接続とを共通のｐ+拡散領域で形成し、また、第２のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタとの間において、それらドレインの形成と双方の接続とを共通のｐ+拡散領域で形成しているので、記憶動作に関与しない第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタが付加された場合であっても、それらＰＭＯＳトランジスタが占有する面積を縮小させることができる。
【００２７】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第１のＰＭＯＳトランジスタのソースと前記第２のＰＭＯＳトランジスタのソースは、共通のｐ+拡散領域で形成されたことを特徴とする。
【００２８】
この発明によれば、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの間において、それらソースの形成と双方の接続とを共通のｐ+拡散領域で形成するので、第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタが占有する面積を縮小させることができる。
【００２９】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第１のＰＭＯＳトランジスタは、ソースとドレインを互いに接続し、前記第２のＰＭＯＳトランジスタは、ソースとドレインを互いに接続したことを特徴とする。
【００３０】
この発明によれば、第１のＰＭＯＳトランジスタは、ソースとドレインを互いに接続し、第２のＰＭＯＳトランジスタは、ソースとドレインを互いに接続しているので、記憶ノードとなる第１のノードに、第１のＰＭＯＳトランジスタのソース容量およびドレイン容量と、第２のＰＭＯＳトランジスタのゲート容量を付加させることができ、記憶ノードとなる第２のノードに、第２のＰＭＯＳトランジスタのソース容量およびドレイン容量と、第１のＰＭＯＳトランジスタのゲート容量を付加することができる。
【００３１】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第１および／または前記第２のＰＭＯＳトランジスタに代えて、それぞれＮＭＯＳトランジスタを備えたことを特徴とする。
【００３２】
この発明によれば、記憶ノードに容量値を付加させるために追加された第１および／または第２のＰＭＯＳトランジスタを、ＮＭＯＳトランジスタとすることもできる。
【００３３】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第１のノードおよび前記第２のノードの少なくとも一方にドレインを接続するとともに、当該ノードに保持された記憶データの読み出しまたは当該ノードへの記憶データの書き込みをおこなうためのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを少なくとも一つ備えたことを特徴とする。
【００３４】
この発明によれば、記憶ノードとなる第１のノードおよび第２のノードに、記憶データの読み出しおよび書き込みをおこなうためのアクセス用のＮＭＯＳトランジスタを一つずつ接続した場合のＳＲＡＭメモリセルや、また、そのアクセス用のＮＭＯＳトランジスタを二つずつ接続することで２ポートＳＲＡＭを構成した場合のＳＲＡＭメモリセルに対しても、上記した第１および第２のＰＭＯＳトランジスタ等を追加することにより、そのゲート容量分等の容量値を記憶ノードに付加させることができる。
【００３５】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第１、第２、第３および第４のＰＭＯＳトランジスタは、同一のＮウエル領域に形成されたことを特徴とする。
【００３６】
この発明によれば、第１、第２、第３および第４のＰＭＯＳトランジスタは、同一のＮウエル領域に形成されるので、それらＰＭＯＳトランジスタのドレインやソースの形成と、ＰＭＯＳトランジスタ同士の接続を果たす共有の拡散領域を設けることが容易となる。
【００３７】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第１、第２、第３および第４のＰＭＯＳトランジスタと、前記第１および第２のＮＭＯＳトランジスタは、ＣＭＯＳゲートアレイに配置されたＭＯＳトランジスタであることを特徴とする。
【００３８】
この発明によれば、第１のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタにより構成されるインバータと、第２のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタにより構成されるインバータとの相補接続によって、ＳＲＡＭのメモリセルを構成し、記憶ノードとなる第１のノードに第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートを接続し、記憶ノードとなる第２のノードに第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートを接続することで、それらゲート容量分とドレイン容量分の容量値を各記憶ノードに付加した構成をＣＭＯＳゲートアレイによって実現することができる。
【００３９】
つぎの発明にかかる半導体記憶装置にあっては、第１のワード線と、第２のワード線と、第１の正相ビット線と、第１の逆相ビット線と、第２の正相ビット線と、第２の逆相ビット線と、第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタにより構成される第１のＣＭＯＳインバータと、第２のＮＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタにより構成され、入力端子が第１のノードとして前記第１のＣＭＯＳインバータの出力端子に接続され、出力端子が第２のノードとして前記第１のＣＭＯＳインバータの入力端子に接続された第２のＣＭＯＳインバータと、ゲートが前記第１のワード線に接続され、ドレインが前記第１の正相ビット線に接続され、ソースが前記第１のノードに接続された第３のＮＭＯＳトランジスタと、ゲートが前記第１のワード線に接続され、ドレインが前記第１の逆相ビット線に接続され、ソースが前記第２のノードに接続された第４のＮＭＯＳトランジスタと、ゲートが前記第２のワード線に接続され、ドレインが前記第２の正相ビット線に接続され、ソースが前記第１のノードに接続された第５のＮＭＯＳトランジスタと、ゲートが前記第２のワード線に接続され、ドレインが前記第２の逆相ビット線に接続され、ソースが前記第２のノードに接続された第６のＮＭＯＳトランジスタと、ソースおよびドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続された第７のＮＭＯＳトランジスタと、ソースおよびドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続された第８のＮＭＯＳトランジスタと、を備え、前記第１および第２のＰＭＯＳトランジスタは、共通のＮウエル領域に形成され、前記第１、第３、第５および第７のＮＭＯＳトランジスタは、共通の第１のＰウエル領域に形成され、前記第２、第４、第６および第８のＮＭＯＳトランジスタは、共通の第２のＰウエル領域に形成されたことを特徴とする。
【００４０】
この発明によれば、第１、第３、第５および第７のＮＭＯＳトランジスタ間において、それらのドレインやソースの形成と接続とを果たす共有の拡散領域を設けることが容易となり、第２、第４、第６および第８のＮＭＯＳトランジスタ間においても、それらのドレインやソースの形成と接続とを果たす共有の拡散領域を設けることが容易となる。
【００４１】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第７のＮＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタと直交する方向に配置され、前記第８のＮＭＯＳトランジスタは、前記第２のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタと直交する方向に配置されたことを特徴とする。
【００４２】
この発明によれば、第７のＮＭＯＳトランジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタのそれぞれのドレインの形成と接続とを果たす共有の拡散領域を設けることが容易となり、また、第８のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのそれぞれのドレインの形成と接続とを果たす共有の拡散領域を設けることが容易となる。
【００４３】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第１のＮＭＯＳトランジスタのドレインを形成するｎ+拡散領域と前記第３および第５のＮＭＯＳトランジスタのソースを形成するｎ+拡散領域とは前記第７のＮＭＯＳトランジスタで分割され、それらｎ+拡散領域の一方に前記第７のＮＭＯＳトランジスタのドレインが形成され、ｎ+拡散領域の他方に前記第７のＮＭＯＳトランジスタのソースが形成され、前記第２のＮＭＯＳトランジスタのドレインを形成するｎ+拡散領域と前記第４および第６のＮＭＯＳトランジスタのソースを形成するｎ+拡散領域とは前記第８のＮＭＯＳトランジスタで分割され、それらｎ+拡散領域の一方に前記第８のＮＭＯＳトランジスタのドレインが形成され、ｎ+拡散領域の他方に前記第８のＮＭＯＳトランジスタのソースが形成されたことを特徴とする。
【００４４】
この発明によれば、第１のＮＭＯＳトランジスタのドレインと第３および第５のＮＭＯＳトランジスタのソースとをそれぞれ形成する共通のｎ+拡散領域上に第７のＮＭＯＳトランジスタを形成することが可能となり、また、第２のＮＭＯＳトランジスタのドレインと第４および第６のＮＭＯＳトランジスタのソースとをそれぞれ形成する共通のｎ+拡散領域上に第８のＮＭＯＳトランジスタを形成することが可能となる。
【００４５】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第７のＮＭＯＳトランジスタのゲートは、前記第１のＮＭＯＳトランジスタのゲートと直交する方向に配置されるとともに、前記第１のＮＭＯＳトランジスタのゲートに接続され、前記第８のＮＭＯＳトランジスタのゲートは、前記第２のＮＭＯＳトランジスタのゲートと直交する方向に配置されるとともに、前記第２のＮＭＯＳトランジスタのゲートに接続されたことを特徴とする。
【００４６】
この発明によれば、第７のＮＭＯＳトランジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタのそれぞれのドレインの形成と接続とを果たす共有の拡散領域に対して、第７のＮＭＯＳトランジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタのそれぞれのゲートを設けることが容易となり、また、第８のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのそれぞれのドレインの形成と接続とを果たす共有の拡散領域に対して、第８のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのそれぞれのゲートを設けることが容易となる。
【００４７】
つぎの発明にかかる半導体記憶装置にあっては、上記発明において、前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタと前記第７のＮＭＯＳトランジスタのそれぞれのゲートは、一つの第１のポリシリコン配線層により形成され、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタのそれぞれのゲートは、一つの第２のポリシリコン配線層により形成されたことを特徴とする。
【００４８】
この発明によれば、第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタと第７のＮＭＯＳトランジスタのそれぞれのゲートを、一つの第１のポリシリコン配線層により接続することができ、また、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタと第８のＮＭＯＳトランジスタのそれぞれのゲートを、一つの第２のポリシリコン配線層により接続することができる。
【００４９】
【発明の実施の形態】
以下に、この発明にかかる半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００５０】
実施の形態１．
まず、実施の形態１にかかる半導体記憶装置について説明する。実施の形態１にかかる半導体記憶装置は、互いのソースが接続された二つのＰＭＯＳトランジスタを設け、それぞれのＰＭＯＳトランジスタは、ドレインを二つの記憶ノードの一方に接続するとともに、ゲートを二つの記憶ノードの他方に接続することを特徴としている。
【００５１】
図１は、実施の形態１にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの回路図である。実施の形態１にかかる半導体記憶装置を構成するＳＲＡＭメモリセルは、従来のメモリセルと同様に、相補的に接続された二つのインバータＩＮＶ１およびＩＮＶ２により構成される。
【００５２】
よって、インバータＩＮＶ１の入力端子とインバータＩＮＶ２の出力端子とを接続する接続線において記憶ノードＮＡが形成されている。また、インバータＩＮＶ２の入力端子とインバータＩＮＶ１の出力端子とを接続する接続線において記憶ノードＮＢが形成されている。
【００５３】
さらに、本実施の形態にかかる半導体記憶装置では、上記した二つのインバータＩＮＶ１およびＩＮＶ２に加えて、ソースを互いに接続して内部ノードＮＣを形成する二つのＰＭＯＳトランジスタＰ１およびＰ２が付加されている。特に、ＰＭＯＳトランジスタＰ１は、ドレインを記憶ノードＮＡに接続するとともに、ゲートを記憶ノードＮＢに接続している。また、ＰＭＯＳトランジスタＰ２は、ドレインを記憶ノードＮＢに接続するとともに、ゲートを記憶ノードＮＡに接続している。
【００５４】
つぎに、実施の形態１にかかる半導体記憶装置を構成するＳＲＡＭメモリセル、すなわち図１に示したＳＲＡＭメモリセルの動作について説明する。まず、記憶ノードＮＡが、論理レベル“Ｈ”の電位状態である場合には、記憶ノードＮＢは論理レベル“Ｌ”の電位状態になって安定する。また、逆に、記憶ノードＮＡが、論理レベル“Ｌ”の電位状態である場合には、記憶ノードＮＢは論理レベル“Ｈ”の電位状態になって安定する。このように、インバータＩＮＶ１およびＩＮＶ２によって構成されたメモリセルは、二つの記憶ノードＮＡおよびＮＢの論理状態が“Ｈ”状態か“Ｌ”状態かによって、異なる二つの安定した論理状態を有し、その論理状態を１ビットの記憶データとして保持する。
【００５５】
ここで、記憶ノードＮＡには、ＰＭＯＳトランジスタＰ２のゲートが接続されているため、ＰＭＯＳトランジスタＰ２は、記憶ノードＮＡの論理状態に応じてＯＮまたはＯＦＦが決定される。また、記憶ノードＮＢには、ＰＭＯＳトランジスタＰ１のゲートが接続されているため、ＰＭＯＳトランジスタＰ１は、記憶ノードＮＢの論理状態に応じてＯＮまたはＯＦＦが決定される。
【００５６】
たとえば、記憶ノードＮＡが論理レベル“Ｈ”の電位状態である場合、すなわち記憶ノードＮＢが論理レベル“Ｌ”の電位状態である場合には、ＰＭＯＳトランジスタＰ１はＯＮ状態となり、ＰＭＯＳトランジスタＰ２はＯＦＦ状態となる。よって、記憶ノードＮＡは、ＰＭＯＳトランジスタＰ１のソース電位により変動することになるが、ＰＭＯＳトランジスタＰ１のソースは、ＯＦＦ状態となったＰＭＯＳトランジスタＰ２のソースに接続されているために電荷の供給を受けることはない。
【００５７】
逆に、記憶ノードＮＡが論理レベル“Ｌ”の電位状態である場合、すなわち記憶ノードＮＢが論理レベル“Ｈ”の電位状態である場合には、ＰＭＯＳトランジスタＰ１はＯＦＦ状態となり、ＰＭＯＳトランジスタＰ２はＯＮ状態となる。よって、記憶ノードＮＢは、ＰＭＯＳトランジスタＰ２のソース電位により変動することになるが、ＰＭＯＳトランジスタＰ２のソースは、ＯＦＦ状態となったＰＭＯＳトランジスタＰ１のソースに接続されているために電荷の供給を受けることはない。
【００５８】
すなわち、これらＰＭＯＳトランジスタＰ１およびＰ２のＯＮ／ＯＦＦの状態変化は、記憶ノードＮＡおよびＮＢの二つの安定した記憶状態に影響を与えることはない。
【００５９】
一方で、記憶ノードＮＡにＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰ２のゲートが接続されることで、それらドレイン容量およびゲート容量が記憶ノードＮＡに付加されることになる。さらに、ＰＭＯＳトランジスタＰ１がＯＮ状態である場合には、ＰＭＯＳトランジスタＰ１およびＰ２のそれぞれのソース容量までもが記憶ノードＮＡに付加されることになる。
【００６０】
同様に、記憶ノードＮＢにＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトランジスタＰ１のゲートが接続されることで、それらドレイン容量およびゲート容量が記憶ノードＮＢに付加されることになる。さらに、ＰＭＯＳトランジスタＰ２がＯＮ状態である場合には、ＰＭＯＳトランジスタＰ１およびＰ２のそれぞれのソース容量までもが記憶ノードＮＢに付加されることになる。すなわち、記憶ノードＮＡおよびＮＢ部分の容量値は、従来のＳＲＡＭメモリセルと比較して大きくなる。
【００６１】
以上に説明したとおり、実施の形態１にかかる半導体記憶装置によれば、ＳＲＡＭメモリセルに、二つのＰＭＯＳトランジスタＰ１およびＰ２を設け、ＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰ２のゲートを記憶ノードＮＡに接続し、ＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトランジスタＰ１のゲートを記憶ノードＮＢに接続しているので、記憶ノードＮＡにＰＭＯＳトランジスタＰ１のドレイン容量分とＰＭＯＳトランジスタＰ２のゲート容量分の容量値を付加することができ、記憶ノードＮＢにＰＭＯＳトランジスタＰ２のドレイン容量分とＰＭＯＳトランジスタＰ１のゲート容量分の容量値を付加することができる。これにより、α線等に起因した外的要因による記憶データの反転といった誤動作が起こりにくくなり、ソフトエラー耐性の向上を図ることができる。
【００６２】
さらに、ＰＭＯＳトランジスタＰ１のソースとＰＭＯＳトランジスタＰ２のソースとが互いに接続されているので、論理状態“Ｈ”を示した記憶ノードＮＡまたはＮＢには、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのソース容量分の容量値を付加することができる。すなわち、ソフトエラー耐性を一層図ることができる。
【００６３】
また、新たに設けられるＰＭＯＳトランジスタＰ１およびＰ２は、その設計・製造工程が確立しているため、記憶容量の異なる半導体記憶装置に応じて種々レイアウトパターンを採用することができる。また、ＰＭＯＳトランジスタＰ１およびＰ２は、インバータＩＮＶ１およびＩＮＶ２を構成する各ＭＯＳトランジスタととともに、同一のマスクパターンを用いて同一の製造工程で形成することができるので、複雑な設計・製造工程を追加させることなく、記憶ノードＮＡおよびＮＢの容量値を増加させることが可能となる。
【００６４】
なお、他の例として、新たに付加する二つのＰＭＯＳトランジスタＰ１およびＰ２に代えて、ＮＭＯＳトランジスタを接続してもよい。図２は、実施の形態１にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。図２に示すように、ソースを互いに接続して内部ノードＮＣを形成する二つのＮＭＯＳトランジスタＮ１およびＮ２が新たに付加されている。特に、ＮＭＯＳトランジスタＮ１は、ドレインを記憶ノードＮＡに接続するとともに、ゲートを記憶ノードＮＢに接続している。また、ＮＭＯＳトランジスタＮ２は、ドレインを記憶ノードＮＢに接続するとともに、ゲートを記憶ノードＮＡに接続している。この場合も上記同様の効果を得ることができる。
【００６５】
実施の形態２．
つぎに、実施の形態２にかかる半導体記憶装置について説明する。実施の形態２にかかる半導体記憶装置は、実施の形態１に示した半導体記憶装置のＳＲＡＭメモリセルにおいて、記憶ノードＮＡおよびＮＢに、アクセス用トランジスタを設けて、記憶データの読み出し動作と書き込み動作ができるようにしたことを特徴としている。
【００６６】
図３は、図１に示したＳＲＡＭメモリセルにアクセス用トランジスタを接続した場合を示す回路図である。よって、図３において、図１と共通する部分には同一符号を付してその説明を省略する。また、図１において、接続端子ＢＬ１１およびＢＬ１２は、ビッド線との接続端子を示し、接続端子ＷＬ１１およびＷＬ１２は、ワード線との接続端子を示している。
【００６７】
よって、実施の形態２にかかる半導体記憶装置では、図３に示すように、実施の形態１のＳＲＡＭメモリセルにおいて、記憶ノードＮＡにソースを接続し、ドレインに接続端子ＢＬ１１を接続し、ゲートに接続端子ＷＬ１１を接続したアクセス用のＮＭＯＳトランジスタＮ３が設けられる。
【００６８】
つぎに、図３に示したＳＲＡＭメモリセルの動作について説明する。まず、ワード線との接続端子ＷＬ１１が論理状態“Ｌ”である場合には、ＮＭＯＳトランジスタＮ３はＯＦＦ状態であり、記憶ノードＮＡはデータの読み出し・書き込み端子に対応するビット線との接続端子ＢＬ１１と電気的に遮断されている。すなわち、記憶データを保持している状態にある。
【００６９】
ここで、ワード線との接続端子ＷＬ１１が外部からの信号によって、論理状態“Ｌ”から論理状態“Ｈ”へと遷移されると、ＮＭＯＳトランジスタＮ３はＯＦＦ状態からＯＮ状態になり、記憶ノードＮＡは接続端子ＢＬ１１と電気的に接続される。仮に、外部から接続端子ＢＬ１１へと書き込み電圧が印加されていなければ、記憶ノードＮＡにおいて保持されたデータは、ＮＭＯＳトランジスタＮ３を介して接続端子ＢＬ１１に伝搬される。すなわち、データの読み出し動作が実行される。
【００７０】
一方、接続端子ＷＬ１１が論理状態“Ｈ”であり、外部から接続端子ＢＬ１１へと書き込み電圧が印加されていると、すなわち、図示しない外部回路によってＬまたはＨに強くドライブされていると、書き込み電圧は、ＮＭＯＳトランジスタＮ３を介して記憶ノードＮＡに伝搬され、記憶ノードＮＡは書き込み電圧に相当する論理状態に書き換えられる。これにより、データの書き込み動作が実行される。そして、接続端子ＷＬ１１が外部からの信号によって、論理状態“Ｈ”から論理状態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保持状態に戻る。
【００７１】
以上に説明したとおり、実施の形態２にかかる半導体記憶装置によれば、実施の形態１において、記憶ノードＮＡに、アクセス用のＮＭＯＳトランジスタＮ３を設けているので、実施の形態１による効果、すなわちソフトエラー耐性を向上させた半導体記憶装置に対してデータの読み出し動作、および書き込み動作をおこなうことができる。
【００７２】
なお、図３において点線で示されるように、記憶ノードＮＢにもアクセス用のＮＭＯＳトランジスタＮ４を設けてもよい。すなわち、記憶ノードＮＢにＮＭＯＳトランジスタＮ４のソースを接続し、そのドレインにビット線との接続端子ＢＬ１２を接続し、そのゲートにワード線との接続端子ＷＬ１２を接続する。このアクセス用のＮＭＯＳトランジスタＮ４の動作は、上記したＮＭＯＳトランジスタＮ３の動作と同じであるので、ここではその説明を省略する。
【００７３】
通常、ＳＲＡＭとしての動作は、接続端子ＷＬ１１およびＷＬ１２は共通に接続され、接続端子ＢＬ１１およびＢＬ１２は相補な関係となるビット線対として動作させることが多いが、アクセス用のＮＭＯＳトランジスタＮ３およびＮ４のそれぞれを独立に動作させることもできる。
【００７４】
なお、他の例として、図４は、図２に示したＳＲＡＭメモリセルにアクセス用トランジスタを接続した場合を示す回路図である。図４に示すように、容量を付加するためにＮＭＯＳトランジスタを追加した場合においても、アクセス用のＮＭＯＳトランジスタＮ３およびＮ４を接続することにより、データの読み出し動作、および書き込み動作をおこなうことができる。
【００７５】
また、アクセス用のＭＯＳトランジスタとして、ＰＭＯＳトランジスタを用いてもよい。図５および図６は、図３および図４において、アクセス用のＮＭＯＳトランジスタＮ３およびＮ４に代えて、アクセス用のＰＭＯＳトランジスタＰ３およびＰ４を付加した場合を示す回路図である。図５および図６に示す回路図においても、実施の形態１の効果によるソフトエラー耐性の向上とデータの読み出し動作および書き込み動作をともに実現することができる。
【００７６】
実施の形態３．
つぎに、実施の形態３にかかる半導体記憶装置について説明する。実施の形態３にかかる半導体記憶装置は、実施の形態１に示した半導体記憶装置のＳＲＡＭメモリセルにおいて、記憶ノードＮＡおよびＮＢに、それぞれアクセス用トランジスタを二つずつ設けて、記憶データの読み出し動作と書き込み動作ができるようにした、いわゆる２ポートＳＲＡＭを構成したことを特徴としている。
【００７７】
図７および図８は、図１および図２に示す記憶ノードＮＡおよびＮＢにおいて、それぞれ二つのアクセス用トランジスタを接続した場合を示す回路図である。よって、図７および図８において、図１および図２と共通する部分には同一符号を付してその説明を省略する。また、図７および図８において、接続端子ＢＬ１１、ＢＬ１２、ＢＬ２１およびＢＬ２２は、ビッド線との接続端子を示し、接続端子ＷＬ１１、ＷＬ１２、ＷＬ２１およびＷＬ２２は、ワード線との接続端子を示している。
【００７８】
よって、実施の形態３にかかる半導体記憶装置では、図７および図８に示すように、実施の形態１のＳＲＡＭメモリセルにおいて、記憶ノードＮＡにソースを接続し、ドレインに接続端子ＢＬ１１を接続し、ゲートに接続端子ＷＬ１１を接続したアクセス用のＮＭＯＳトランジスタＮ３と、記憶ノードＮＡにソースを接続し、ドレインに接続端子ＢＬ２１を接続し、ゲートに接続端子ＷＬ２１を接続したアクセス用のＮＭＯＳトランジスタＮ５と、が設けられる。
【００７９】
つぎに、図７および８に示したＳＲＡＭメモリセルの動作について説明する。まず、ワード線との接続端子ＷＬ１１とＷＬ２１が論理状態“Ｌ”である場合には、ＮＭＯＳトランジスタＮ３およびＮ５はＯＦＦ状態であり、記憶ノードＮＡはデータの読み出し・書き込み端子に対応するビット線との接続端子ＢＬ１１およびＢＬ２１と電気的に遮断されている。すなわち、記憶データを保持している状態にある。
【００８０】
ここで、ワード線との接続端子ＷＬ１１またはＷＬ２１が外部からの信号によって、論理状態“Ｌ”から論理状態“Ｈ”へと遷移されると、ＮＭＯＳトランジスタＮ３またはＮ５はＯＦＦ状態からＯＮ状態になり、記憶ノードＮＡは接続端子ＢＬ１１またはＢＬ２１と電気的に接続される。仮に、外部から接続端子ＢＬ１１またはＢＬ２１へと書き込み電圧が印加されていなければ、記憶ノードＮＡにおいて保持されたデータは、ＮＭＯＳトランジスタＮ３またはＮ５を介して接続端子ＢＬ１１またはＢＬ２１に伝搬される。すなわち、データの読み出し動作が実行される。
【００８１】
一方、接続端子ＷＬ１１またはＷＬ２１が論理状態“Ｈ”であり、外部から接続端子ＢＬ１１またはＢＬ２１へと書き込み電圧が印加されていると、すなわち、図示しない外部回路によってＬまたはＨに強くドライブされていると、書き込み電圧は、ＮＭＯＳトランジスタＮ３またはＮ５を介して記憶ノードＮＡに伝搬され、記憶ノードＮＡは書き込み電圧に相当する論理状態に書き換えられる。すなわち、データの書き込み動作が実行される。そして、接続端子ＷＬ１１またはＷＬ２１が外部からの信号によって、論理状態“Ｈ”から論理状態“Ｌ”へと遷移されると、再び記憶ノードＮＡは保持状態に戻る。
【００８２】
以上に説明したとおり、実施の形態３にかかる半導体記憶装置によれば、実施の形態１において、記憶ノードＮＡに、二つのアクセス用のＮＭＯＳトランジスタＮ３およびＮ５を設けているので、実施の形態１による効果を享受できる半導体記憶装置、すなわちソフトエラー耐性を向上させた２ポートＳＲＡＭ構成の半導体記憶装置に対して、データの読み出し動作、および書き込み動作をおこなうことができる。
【００８３】
なお、図７および８において点線で示されるように、記憶ノードＮＢにもアクセス用のＮＭＯＳトランジスタＮ４およびＮ６を設けてもよい。すなわち、記憶ノードＮＢにＮＭＯＳトランジスタＮ４のソースを接続し、そのドレインにビット線との接続端子ＢＬ１２を接続し、そのゲートにワード線との接続端子ＷＬ１２を接続する。また、記憶ノードＮＢにＮＭＯＳトランジスタＮ６のソースを接続し、そのドレインにビット線との接続端子ＢＬ２２を接続し、そのゲートにワード線との接続端子ＷＬ２２を接続する。これらアクセス用のＮＭＯＳトランジスタＮ４およびＮ６の動作は、上記したＮＭＯＳトランジスタＮ３およびＮ５の動作と同じであるので、ここではその説明を省略する。
【００８４】
また、アクセス用のＭＯＳトランジスタとして、ＰＭＯＳトランジスタを用いてもよい。図９および図１０は、図７および図８において、アクセス用のＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５およびＮ６に代えて、アクセス用のＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５およびＰ６を付加した場合を示す回路図である。図９および図１０に示す回路図においても、実施の形態１の効果によるソフトエラー耐性の向上と２ポートＳＲＡＭ構成によるデータの読み出し動作および書き込み動作とを実現することができる。
【００８５】
実施の形態４．
つぎに、実施の形態４にかかる半導体記憶装置について説明する。実施の形態４にかかる半導体記憶装置は、ソースとドレインとが接続された二つのＰＭＯＳトランジスタを設け、それぞれのＰＭＯＳトランジスタは、ドレインを二つの記憶ノードの一方に接続するとともに、ゲートを二つの記憶ノードの他方に接続することを特徴としている。
【００８６】
図１１は、実施の形態４にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの回路図である。実施の形態４にかかる半導体記憶装置は、そのＳＲＡＭメモリセルにおいて、ＰＭＯＳトランジスタＰ１のソースおよびドレインが互いに接続され、ＰＭＯＳトランジスタＰ２のソースおよびドレインが互いに接続されている点が、実施の形態１と異なる。他の構成は、実施の形態１において説明したとおりなので、ここではその説明を省略する。
【００８７】
つぎに、図１１に示すＳＲＡＭメモリセルの動作について実施の形態１と異なる点を説明する。記憶ノードＮＡには、ＰＭＯＳトランジスタＰ２のゲートが接続されているため、ＰＭＯＳトランジスタＰ２は、記憶ノードＮＡの論理状態に応じてＯＮまたはＯＦＦが決定される。また、記憶ノードＮＢには、ＰＭＯＳトランジスタＰ１のゲートが接続されているため、ＰＭＯＳトランジスタＰ１は、記憶ノードＮＢの論理状態に応じてＯＮまたはＯＦＦが決定される。しかしながら、これらＰＭＯＳトランジスタＰ１およびＰ２のＯＮ／ＯＦＦの状態変化は、記憶ノードＮＡおよびＮＢの二つの安定した記憶状態に影響を与えることはない。
【００８８】
たとえば、記憶ノードＮＡが論理状態“Ｈ”として安定している場合には、ＰＭＯＳトランジスタＰ１はＯＦＦ状態となり、ＰＭＯＳトランジスタＰ２はＯＮ状態になる。ここで、ＰＭＯＳトランジスタＰ２は、ソースおよびドレインを互いに接続していることから、そのＯＮ状態に関係なく、ＰＭＯＳトランジスタＰ２のソースおよびドレインは、記憶ノードＮＢと同電位となり、論理状態“Ｌ”を示す。すなわち、記憶ノードＮＡおよびＮＢは、ＰＭＯＳトランジスタＰ２のＯＮ状態によって影響を受けない。
【００８９】
この際、ＰＭＯＳトランジスタＰ１もまた、ソースおよびドレインを互いに接続していることから、そのＯＦＦ状態に関係なく、ＰＭＯＳトランジスタＰ１のソースおよびドレインは、記憶ノードＮＡと同電位となり、論理状態“Ｈ”を示す。すなわち、記憶ノードＮＡおよびＮＢは、ＰＭＯＳトランジスタＰ１のＯＦＦ状態によって影響を受けない。
【００９０】
逆に、記憶ノードＮＡが論理状態“Ｌ”として安定している場合には、ＰＭＯＳトランジスタＰ１はＯＮ状態となり、ＰＭＯＳトランジスタＰ２はＯＦＦ状態になる。ここで、ＰＭＯＳトランジスタＰ１は、ソースおよびドレインを互いに接続していることから、そのＯＮ状態に関係なく、ＰＭＯＳトランジスタＰ１のソースおよびドレインは、記憶ノードＮＢと同電位となり、論理状態“Ｈ”を示す。ＰＭＯＳトランジスタＰ２もまた、ソースおよびドレインを互いに接続していることから、そのＯＦＦ状態に関係なく、ＰＭＯＳトランジスタＰ２のソースおよびドレインは、記憶ノードＮＡと同電位となり、論理状態“Ｌ”を示す。
【００９１】
よって、ＰＭＯＳトランジスタＰ１およびＰ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡおよびＮＢの二つの安定した記憶状態に影響を与えることはない。一方で、記憶ノードＮＡにＰＭＯＳトランジスタＰ２のゲートとＰＭＯＳトランジスタＰ１のドレインおよびソースが接続されることで、ＰＭＯＳトランジスタＰ２のゲート容量とＰＭＯＳトランジスタＰ１のドレイン容量およびソース容量が記憶ノードＮＡに付加されることになる。同様に、記憶ノードＮＢにＰＭＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のドレインおよびソースが接続されることで、ＰＭＯＳトランジスタＰ１のゲート容量とＰＭＯＳトランジスタＰ２のドレイン容量およびソース容量が記憶ノードＮＢに付加されることになる。すなわち、記憶ノードＮＡおよびＮＢ部分の容量値は、従来のＳＲＡＭメモリセルと比較して大きくなる。
【００９２】
以上に説明したとおり、実施の形態４にかかる半導体記憶装置によれば、ＳＲＡＭメモリセルの記憶ノードＮＡに、新たに設けたＰＭＯＳトランジスタＰ１のドレインおよびソースとＰＭＯＳトランジスタＰ２のゲートを接続することで、記憶ノードＮＡの容量値を増加させ、記憶ノードＮＢに、新たに設けたＰＭＯＳトランジスタＰ２のドレインおよびソースとＰＭＯＳトランジスタＰ１のゲートを接続することで、記憶ノードＮＢの容量値を増加させているので、実施の形態１による効果と同様の効果を享受することができる。
【００９３】
なお、他の例として、新たに付加する二つのＰＭＯＳトランジスタＰ１およびＰ２に代えて、ＮＭＯＳトランジスタを接続してもよい。図１２は、実施の形態４にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。図１２に示すように、ドレインとソースを接続した二つのＮＭＯＳトランジスタＮ１およびＮ２が新たに付加されている。特に、ＮＭＯＳトランジスタＮ１は、ドレインを記憶ノードＮＡに接続するとともに、ゲートを記憶ノードＮＢに接続している。また、ＮＭＯＳトランジスタＮ２は、ドレインを記憶ノードＮＢに接続するとともに、ゲートを記憶ノードＮＡに接続している。この場合も上記同様の効果を得ることができる。
【００９４】
また、この実施の形態４においても、実施の形態２および３と同様に、複数のアクセス用のＭＯＳトランジスタを接続することで、書き込み動作および読み出し動作を実現することができる。
【００９５】
実施の形態５．
つぎに、実施の形態５にかかる半導体記憶装置について説明する。実施の形態５にかかる半導体記憶装置は、実施の形態４に示した二つのＰＭＯＳトランジスタにおいて、ソースを開放状態にしたことを特徴としている。
【００９６】
図１３は、実施の形態５にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの回路図である。図１３に示すように、実施の形態５にかかる半導体記憶装置は、そのＳＲＡＭメモリセルにおいて、記憶ノードＮＡにＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰ２のゲートが接続され、記憶ノードＮＢにＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトランジスタＰ１のゲートが接続され、ＰＭＯＳトランジスタＰ１およびＰ２のそれぞれのソースは開放されている。他の構成は、実施の形態４において説明したとおりなので、ここではその説明を省略する。
【００９７】
図１３に示すＳＲＡＭメモリセルもまた、実施の形態４と同様に、ＰＭＯＳトランジスタＰ１およびＰ２のＯＮ／ＯＦＦ状態の変化は、記憶ノードＮＡおよびＮＢの二つの安定した記憶状態に影響を与えることはない。但し、記憶ノードＮＡには、ＰＭＯＳトランジスタＰ２のゲート容量とＰＭＯＳトランジスタＰ１のドレイン容量が付加されることになる。同様に、記憶ノードＮＢには、ＰＭＯＳトランジスタＰ１のゲート容量とＰＭＯＳトランジスタＰ２のドレイン容量が付加される。すなわち、記憶ノードＮＡおよびＮＢ部分の容量値は、従来のＳＲＡＭメモリセルと比較して大きくなる。
【００９８】
以上に説明したとおり、実施の形態５にかかる半導体記憶装置によれば、ＳＲＡＭメモリセルの記憶ノードＮＡに、新たに設けたＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰ２のゲートを接続することで、記憶ノードＮＡの容量値を増加させ、記憶ノードＮＢに、新たに設けたＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトランジスタＰ１のゲートを接続することで、記憶ノードＮＢの容量値を増加させているので、実施の形態１による効果と同様の効果を享受することができる。
【００９９】
なお、他の例として、新たに付加する二つのＰＭＯＳトランジスタＰ１およびＰ２に代えて、ＮＭＯＳトランジスタを接続してもよい。図１４は、実施の形態５にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。図１４に示すように、二つのＮＭＯＳトランジスタＮ１およびＮ２が新たに付加されている。特に、ＮＭＯＳトランジスタＮ１は、ドレインを記憶ノードＮＡに接続して、ゲートを記憶ノードＮＢに接続するとともに、ソースを開放状態としている。また、ＮＭＯＳトランジスタＮ２は、ドレインを記憶ノードＮＢに接続し、ゲートを記憶ノードＮＢに接続するとともに、ソースを開放状態としている。この場合も上記同様の効果を得ることができる。
【０１００】
実施の形態６．
つぎに、実施の形態６にかかる半導体記憶装置について説明する。実施の形態６にかかる半導体記憶装置は、実施の形態４および５において、新たに付加する二つのＭＯＳトランジスタを異なる極性のものにしたことを特徴としている。
【０１０１】
図１５は、実施の形態６にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。特に、図１５は、図１１に示したＰＭＯＳトランジスタＰ２に代えて、ＮＭＯＳトランジスタＮ１が接続された場合を示している。また、図１６は、実施の形態６にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。特に、図１６は、図１３に示したＰＭＯＳトランジスタＰ２に代えて、ＮＭＯＳトランジスタＮ１が接続された場合を示している。
【０１０２】
このように、記憶ノードＮＡおよびＮＢに付加するＭＯＳトランジスタの極性が互いに異なるようにそれらＭＯＳトランジスタを選択しても、実施の形態４および５に示した同様の効果を享受することができる。
【０１０３】
実施の形態７．
つぎに、実施の形態７にかかる半導体記憶装置について説明する。実施の形態７は、実施の形態２において説明した図３の具体的なレイアウト構成を説明するものである。
【０１０４】
図１７は、実施の形態７にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。図１７において、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１は、第１のＣＭＯＳインバータを構成し、また、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２は、第２のＣＭＯＳトランジスタを構成しており、これらＣＭＯＳインバータ間において入出力端子が交差接続されている。
【０１０５】
すなわち、これらＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１およびＮＭ２によってフリップフロップ回路が構成され、図１７中、上記した第１のＣＭＯＳインバータの出力点でありかつ第２のＣＭＯＳインバータの入力点でもある記憶ノードＮＡと、第２のＣＭＯＳインバータの出力点でありかつ第１のＣＭＯＳインバータの入力点でもある記憶ノードＮＢとにおいて、論理状態の書き込みおよび読み出しが可能となる。
【０１０６】
そして、図１７において、ソースを互いに接続して内部ノードＮＣを形成する二つのＰＭＯＳトランジスタＰ１およびＰ２が付加されている。特に、ＰＭＯＳトランジスタＰ１は、ドレインを記憶ノードＮＡに接続するとともに、ゲートを記憶ノードＮＢに接続している。また、ＰＭＯＳトランジスタＰ２は、ドレインを記憶ノードＮＢに接続するとともに、ゲートを記憶ノードＮＡに接続している。
【０１０７】
また、ＮＭＯＳトランジスタＮ３およびＮ４は、それぞれアクセス用のＭＯＳトランジスタとして機能する。ＮＭＯＳトランジスタＮ３は、ゲートをワード線ＷＬに接続し、ソースを上記した記憶ノードＮＡに接続するとともにドレインを正相ビット線ＢＬ１１に接続している。また、ＮＭＯＳトランジスタＮ４は、ゲートをワード線ＷＬに接続し、ソースを記憶ノードＮＢに接続するとともにゲートを逆相ビット線ＢＬ１２に接続している。
【０１０８】
すなわち、図１７に示す回路図は、図３のワード線端子ＷＬ１１およびＷＬ１２を共通のワード線ＷＬで接続した状態を示す。よって、図１７に示すワード線ＷＬ、正相ビット線ＢＬ１１および逆相ビット線ＢＬ１２の選択により、記憶値の読み出しおよび書き込みを可能としている。
【０１０９】
図１８〜２１は、実施の形態７にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。特に、図１８〜２１は、その順に積層されるレイヤを示している。また、図２２は、図１８〜２１に示したコンタクトホールやビアホール等の各種記号を説明するための説明図である。なお、これら各種記号は、以下において説明する他の実施の形態において共通に用いるものとする。
【０１１０】
まず、図１８は、半導体基板中に形成されたウエル領域と、そのウエル領域に形成された拡散領域と、それらの上面に形成されたポリシリコン配線層とを含むレイヤを示している。
【０１１１】
実施の形態６にかかる半導体記憶装置のメモリセルでは、図１８に示すように、半導体基板上の平面方向において、Ｎウエル領域ＮＷおよびＰウエル領域ＰＷが隣接するように形成されている。なお、図示していないが、Ｎウエル領域ＮＷとＰウエル領域ＰＷの間には分離領域が存在する。
【０１１２】
また、Ｎウエル領域ＮＷには、Ｐ型不純物を注入するＰ+ソースドレイン領域ＰＳＤが形成され、Ｐウエル領域ＰＷには、Ｎ+ソースドレイン領域ＮＳＤが形成される。そして、Ｐ+ソースドレイン領域ＰＳＤにおいて、図１７に示したＰＭＯＳトランジスタＰＭ１、ＰＭ２、Ｐ１およびＰ２が形成され、Ｎ+ソースドレイン領域ＮＳＤにおいて、図１７に示したＮＭＯＳトランジスタＮＭ１、ＮＭ２、Ｎ３およびＮ４が形成される。
【０１１３】
以下に図１８〜２１に示した各レイヤの構造について順に説明する。まず、図１８に示すレイヤにおいて、Ｐ+ソースドレイン領域ＰＳＤとＮ+ソースドレイン領域ＮＳＤにまたがって、Ｎウエル領域ＮＷとＰウエル領域ＰＷとの境界線（以下、ウエル境界線と称する。）に対して垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ１１およびＰＬ１２が形成される。
【０１１４】
また、図１８に示すように、Ｐウエル領域ＰＷ上に、上記ウエル境界線に垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ１３およびＰＬ１４が形成される。
【０１１５】
そして、Ｐ+ソースドレイン領域ＰＳＤ上に位置する二つの並進したポリシリコン配線層ＰＬ１１部分をそれぞれ挟む位置に、Ｐ型不純物の注入によってｐ+拡散領域ＦＬ１１〜ＦＬ１３が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＰＭＯＳトランジスタＰＭ１およびＰ１が形成される。また、Ｐ+ソースドレイン領域ＰＳＤ上に位置する二つの並進したポリシリコン配線層ＰＬ１２部分をそれぞれ挟む位置に、Ｐ型不純物の注入によってｐ+拡散領域ＦＬ１１、ＦＬ１４およびＦＬ１５が形成される。これにより、ポリシリコン配線層ＰＬ１２をゲート電極としたＰＭＯＳトランジスタＰ２およびＰＭ２が形成される。
【０１１６】
特に、これらＰＭＯＳトランジスタＰＭ１、ＰＭ２、Ｐ１およびＰ２は、ポリシリコン配線層ＰＬ１１およびＰＬ１２が並置していることから、ｐ+拡散領域ＦＬ１１〜１５を、上記ウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｐ+拡散領域ＦＬ１１、ＦＬ１３およびＦＬ１４を、隣接したＰＭＯＳトランジスタにおいて共有することが可能となっている。
【０１１７】
図１７の回路図にしたがうと、ｐ+拡散領域ＦＬ１１の共有は、ＰＭＯＳトランジスタＰ１とＰ２のソース同士の接続を果たして内部ノードＮＣを形成し、ｐ+拡散領域ＦＬ１３の共有は、ＰＭＯＳトランジスタＰＭ１とＰ１のドレイン同士の接続を果たし、ｐ+拡散領域ＦＬ１４の共有は、ＰＭＯＳトランジスタＰＭ２とＰ２のドレイン同士の接続を果たしている。これら共有により、ＰＭＯＳトランジスタの占有面積の縮小化が図られている。
【０１１８】
また、Ｎ+ソースドレイン領域ＮＳＤ上に位置するポリシリコン配線層ＰＬ１１部分を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２１およびＦＬ２３が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＮＭＯＳトランジスタＮＭ１が形成される。また、Ｎ+ソースドレイン領域ＮＳＤ上に位置するポリシリコン配線層ＰＬ１２部分を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２１およびＦＬ２４が形成される。これにより、ポリシリコン配線層ＰＬ１２をゲート電極としたＮＭＯＳトランジスタＮＭ２が形成される。
【０１１９】
さらに、Ｎ+ソースドレイン領域ＮＳＤ上に位置するポリシリコン配線層ＰＬ１３を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２２およびＦＬ２３が形成される。これにより、ポリシリコン配線層ＰＬ１３をゲート電極としたＮＭＯＳトランジスタＮ３が形成される。また、Ｎ+ソースドレイン領域ＮＳＤ上に位置するポリシリコン配線層ＰＬ１４を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ２４およびＦＬ２５が形成される。これにより、ポリシリコン配線層ＰＬ１４をゲート電極としたＮＭＯＳトランジスタＮ４が形成される。
【０１２０】
これらＮＭＯＳトランジスタＮＭ１、ＮＭ２、Ｎ３およびＮ４においても、上記したＰＭＯＳトランジスタの形成と同様に、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ１３およびＰＬ１４が並置していることから、ｎ+拡散領域ＦＬ２１〜２５を、上記ウエル境界線に平行な方向にかつ一直線上に配置することができる。これによりｎ+拡散領域ＦＬ２１、ＦＬ２３およびＦＬ２４を、隣接したＮＭＯＳトランジスタにおいて共有することが可能となっている。
【０１２１】
図１７の回路図にしたがうと、ｎ+拡散領域ＦＬ２１の共有は、ＮＭＯＳトランジスタＮＭ１とＮＭ２のソース同士の接続を果たし、ｎ+拡散領域ＦＬ２３の共有は、ＮＭＯＳトランジスタＮＭ１のドレインとＮＭＯＳトランジスタＮ３のソースとの接続を果たし、ｐ+拡散領域ＦＬ２４の共有は、ＮＭＯＳトランジスタＮＭ２のドレインとＮＭＯＳトランジスタＮ４のソースとの接続を果たしている。これら共有により、ＮＭＯＳトランジスタの占有面積の縮小化が図られている。
【０１２２】
なお、図１８に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ１３およびＰＬ１４と、ｐ+拡散領域ＦＬ１２、ＦＬ１３、ＦＬ１４およびＦＬ１５と、ｎ+拡散領域ＦＬ２１〜２５にはそれぞれ一つずつ、上層との電気的接続を果たすためのコンタクトホールが設けられている。
【０１２３】
つぎに、図１８に示したレイヤの上層に位置するレイヤについて説明する。図１９は、図１８に示したレイヤ上に形成される第１の金属配線層を含むレイヤを示している。図１９に示すレイヤには、下層のｐ+拡散領域ＦＬ１３と、ｎ+拡散領域ＦＬ２３と、ポリシリコン配線層ＰＬ１２と、を電気的に接続するための第１の金属配線層ＡＬ１１が形成される。この第１の金属配線層ＡＬ１１は、図１７の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ１のドレインと、ＮＭＯＳトランジスタＮＭ１のドレインと、ＰＭＯＳトランジスタＰ１のドレインと、ＰＭＯＳトランジスタＰ２のゲートと、ＰＭＯＳトランジスタＰＭ２のゲートと、ＮＭＯＳトランジスタＮＭ２のゲートと、ＮＭＯＳトランジスタＮ３のソースと、の接続を果たす。
【０１２４】
また、下層のｐ+拡散領域ＦＬ１４と、ｎ+拡散領域ＦＬ２４と、ポリシリコン配線層ＰＬ１１と、を電気的に接続するための第１の金属配線層ＡＬ１２が形成される。この第２の金属配線層ＡＬ１２は、図１７の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ２のドレインと、ＮＭＯＳトランジスタＮＭ２のドレインと、ＰＭＯＳトランジスタＰ２のドレインと、ＰＭＯＳトランジスタＰ１のゲートと、ＰＭＯＳトランジスタＰＭ１のゲートと、ＮＭＯＳトランジスタＮＭ１のゲートと、ＮＭＯＳトランジスタＮ４のソースと、の接続を果たす。
【０１２５】
さらに、図１９に示すレイヤには、下層のｐ+拡散領域ＦＬ１２の接続点を移動させるための第１の金属配線層ＡＬ１５と、ｐ+拡散領域ＦＬ１５の接続点を移動させるための第１の金属配線層ＡＬ１６と、下層のｎ+拡散領域ＦＬ２２の接続点を移動させるための第１の金属配線層ＡＬ１７と、ｎ+拡散領域ＦＬ２５の接続点を移動させるための第１の金属配線層ＡＬ１８と、が形成される。
【０１２６】
つぎに、図１９に示したレイヤの上層に位置するレイヤについて説明する。図２０は、図１９に示したレイヤ上に形成される第２の金属配線層を含むレイヤを示している。図２０に示すレイヤには、図１９に示した第１の金属配線層ＡＬ１５を経由してｐ+拡散領域ＦＬ１２に電源電位ＶDDを与え、かつ第１の金属配線層ＡＬ１６を経由してｐ+拡散領域ＦＬ１５に電源電位ＶDDを与えるための第２の金属配線層ＡＬ２１が形成される。すなわち、この第２の金属配線層ＡＬ２１は、電源線として機能し、図１７の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ１およびＰＭ２のソースと電源との接続を果たす。
【０１２７】
また、図１９に示したコンタクトホール＋ビアホールを経由して、ｎ+拡散領域ＦＬ２１に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２４が形成される。すなわち、この第２の金属配線層ＡＬ２４は、接地線として機能し、図１７の回路図にしたがうと、ＮＭＯＳトランジスタＮＭ１およびＮＭ２の各ソースの接地を果たす。
【０１２８】
さらに、図２０に示すレイヤには、図１９に示した第１の金属配線層ＡＬ１８を経由して下層のｎ+拡散領域ＦＬ２５に接続されて逆相ビット線ＢＬ１２として機能する第２の金属配線層ＡＬ２２と、第１の金属配線層ＡＬ１７を経由してｎ+拡散領域ＦＬ２２に接続されて正相ビット線ＢＬ１１として機能する第２の金属配線層ＡＬ２３と、図１９に示したコンタクトホール＋ビアホールを経由して下層のポリシリコン配線層ＰＬ１３およびＰＬ１４を互いに接続する第２の金属配線層ＡＬ２５と、が形成される。
【０１２９】
すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２３は、図１７の回路図において、アクセス用のＮＭＯＳトランジスタＮ４のドレインと逆相ビット線ＢＬ１２との接続と、アクセス用のＮＭＯＳトランジスタＮ３のドレインと正相ビット線ＢＬ１１との接続を果たす。
【０１３０】
特に、これら第２の金属配線層ＡＬ２１〜２５は、上記したウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、正相ビット線ＢＬ１１および逆相ビット線ＢＬ１２の各長さをより短くしたことを意味する。
【０１３１】
つぎに、図２０に示したレイヤの上層に位置するレイヤについて説明する。図２１は、図２０に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図２１に示すレイヤには、下層の第２の金属配線層ＡＬ２５を経由して、ポリシリコン配線層ＰＬ１３およびＰＬ１４とを接続するとともに、ワード線ＷＬとして機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図１７の回路図において、ＮＭＯＳトランジスタＮ３およびＮ４のゲートとワード線ＷＬとの接続を果たす。
【０１３２】
以上に説明したとおり、実施の形態７にかかる半導体記憶装置によれば、記憶ノードＮＡおよびＮＢの容量値を増加させるためのＰＭＯＳトランジスタＰ１およびＰ２が、それらＰＭＯＳトランジスタＰ１およびＰ２のソース同士がｐ+拡散領域ＦＬ１１を共有して接続される。また、ＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰＭ１のドレインとの接続、すなわち記憶ノードＮＡとＰＭＯＳトランジスタＰ１との接続がｐ+拡散領域ＦＬ１３を共有することで果たされる。また、ＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトランジスタＰＭ２のドレインとの接続、すなわち記憶ノードＮＢとＰＭＯＳトランジスタＰ２との接続がｐ+拡散領域ＦＬ１４を共有することで果たされる。以上のことから、新たに付加するＰＭＯＳトランジスタＰ１およびＰ２の占有面積を小さくすることができ、これによりメモリセルアレイの集積度を高めることが可能になる。
【０１３３】
実施の形態８．
つぎに、実施の形態８にかかる半導体記憶装置について説明する。実施の形態８は、図１７に示した回路をＣＭＯＳゲートアレイによって実現したレイアウト構成を説明するものである。
【０１３４】
図２３は、実施の形態８にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。図２３は特に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの組からなるセルのうちの４つを示している。図２３において、ＰＭＯＳトランジスタ領域では、ｐ+拡散領域ＦＬ１２〜ＦＬ１４が、ソースまたはドレインを形成するとともに隣接するＰＭＯＳトランジスタとそれらソースまたはドレインを共有している。すなわち、このｐ+拡散領域ＦＬ１２〜ＦＬ１４の共有により、４つのＰＭＯＳトランジスタが、ソースまたはドレイン同士を接続した状態で配置されている。
【０１３５】
同様に、図２３において、ＮＭＯＳトランジスタ領域では、ｎ+拡散領域ＦＬ２２〜ＦＬ２４が、ソースまたはドレインを形成するとともに隣接するＰＭＯＳトランジスタとそれらソースまたはドレインを共有している。すなわち、このｎ+拡散領域ＦＬ２２〜ＦＬ２４の共有により、４つのＮＭＯＳトランジスタが、ソースまたはドレイン同士を接続した状態で配置されている。
【０１３６】
ここで、図２３上の４つのＰＭＯＳトランジスタを左から順に、図１７に示した４つのＰＭＯＳトランジスタＰＭ２、Ｐ２、Ｐ１およびＰＭ１に対応付け、さらに、図２３上の４つのＮＭＯＳトランジスタを左から順に、図１７に示した４つのＮＭＯＳトランジスタＮ３、ＮＭ２、ＮＭ１およびＮ４に対応付ける。
【０１３７】
すなわち、図２３において、ＰＭＯＳトランジスタＰＭ２は、ｐ+拡散領域ＦＬ１１およびＦＬ１２をそれぞれソースおよびドレインとし、ポリシリコン配線層ＰＬ１１によりゲートが形成されている。また、ＰＭＯＳトランジスタＰ２は、ｐ+拡散領域ＦＬ１２およびＦＬ１３をそれぞれドレインおよびソースとし、ポリシリコン配線層ＰＬ１２によりゲートが形成されている。また、ＰＭＯＳトランジスタＰ１は、ｐ+拡散領域ＦＬ１３およびＦＬ１４をそれぞれソースおよびドレインとし、ポリシリコン配線層ＰＬ１３によりゲートが形成されている。また、ＰＭＯＳトランジスタＰＭ１は、ｐ+拡散領域ＦＬ１４およびＦＬ１５をそれぞれドレインおよびソースとし、ポリシリコン配線層ＰＬ１４によりゲートが形成されている。
【０１３８】
同様に、図２３において、ＮＭＯＳトランジスタＮ３は、ｎ+拡散領域ＦＬ２１およびＦＬ２２をそれぞれドレインおよびソースとし、ポリシリコン配線層ＰＬ２１によりゲートが形成されている。また、ＮＭＯＳトランジスタＮＭ２は、ｎ+拡散領域ＦＬ２２およびＦＬ２３をそれぞれドレインおよびソースとし、ポリシリコン配線層ＰＬ２２によりゲートが形成されている。また、ＮＭＯＳトランジスタＮＭ１は、ｎ+拡散領域ＦＬ２３およびＦＬ２４をそれぞれソースおよびドレインとし、ポリシリコン配線層ＰＬ２３によりゲートが形成されている。また、ＮＭＯＳトランジスタＮ４は、ｎ+拡散領域ＦＬ２４およびＦＬ２５をそれぞれソースおよびドレインとし、ポリシリコン配線層ＰＬ２４によりゲートが形成されている。
【０１３９】
このようにＭＯＳトランジスタを対応付けたＣＭＯＳゲートアレイに対し、ファンクションブロックとして、図２３に示すように、金属配線によって、ポリシリコン配線層ＰＬ１１、ＰＬ１２およびＰＬ２２と拡散領域ＦＬ１４およびＦＬ２４を互いに接続し、ポリシリコン配線層ＰＬ１３、ＰＬ２３およびＰＬ１４と拡散領域ＦＬ１２およびＦＬ２２を互いに接続する。さらに、ｐ+拡散領域ＦＬ１１およびＦＬ１５を電源線ＶDDに接続し、ｎ+拡散領域ＦＬ２３を接地線ＧＮＤに接続し、ポリシリコン配線層ＰＬ２１およびＰＬ２４をワード線ＷＬに接続し、ｎ+拡散領域ＦＬ２１を正相ビット線ＢＬ１１に接続し、ｎ+拡散領域ＦＬ２５を逆相ビット線ＢＬ１２に接続する。
【０１４０】
これにより、図１７の回路をＣＭＯＳゲートアレイによって実現することができる。特に、従来のＳＲＡＭメモリセル構成、すなわち図１７においてＰＭＯＳトランジスタＰ１およびＰ２を削除した回路構成をＣＭＯＳゲートアレイで実現しようとした場合に、アイソレーションのためのＭＯＳトランジスタを含めて８つのＭＯＳトランジスタを使用する必要があったが、本実施の形態では、記憶ノードに容量を付加させるためのＰＭＯＳトランジスタＰ１およびＰ２が追加された場合であっても、使用するＭＯＳトランジスタは８つであり、この数は従来と変わらない。
【０１４１】
以上に説明したとおり、実施の形態８にかかる半導体記憶装置によれば、記憶ノードＮＡおよびＮＢの容量値を増加させるためのＰＭＯＳトランジスタＰ１およびＰ２の付加したＳＲＡＭメモリセル構成をＣＭＯＳゲートアレイによって実現することができ。特に、ＰＭＯＳトランジスタＰ１およびＰ２の付加によっても、従来のＳＲＡＭメモリセル構成をＣＭＯＳゲートアレイによって実現した場合に比べて、使用するＭＯＳトランジスタの数に変化はないことから、回路規模の増大を防ぐことができる。
【０１４２】
実施の形態９．
つぎに、実施の形態９にかかる半導体記憶装置について説明する。実施の形態７では、実施の形態３において説明した図９の２ポートＳＲＡＭメモリセル構成の具体的なレイアウト構成を説明するものである。
【０１４３】
図２４は、実施の形態９にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。図２４において、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１およびＮＭ３は、第１のＣＭＯＳインバータを構成し、また、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２およびＮＭ４は、第２のＣＭＯＳトランジスタを構成しており、これらＣＭＯＳインバータ間において入出力端子が交差接続されている。
【０１４４】
すなわち、これらＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２、ＮＭ３およびＮＭ４によってフリップフロップ回路が構成され、図２４中、上記した第１のＣＭＯＳインバータの出力点でありかつ第２のＣＭＯＳインバータの入力点でもある記憶ノードＮＡと、第２のＣＭＯＳインバータの出力点でありかつ第１のＣＭＯＳインバータの入力点でもある記憶ノードＮＢと、において、論理状態の書き込みおよび読み出しが可能となる。
【０１４５】
そして、図２４において、ソースを互いに接続して内部ノードＮＣを形成する二つのＰＭＯＳトランジスタＰ１およびＰ２が付加されている。特に、ＰＭＯＳトランジスタＰ１は、ドレインを記憶ノードＮＡに接続するとともに、ゲートを記憶ノードＮＢに接続している。また、ＰＭＯＳトランジスタＰ２は、ドレインを記憶ノードＮＢに接続するとともに、ゲートを記憶ノードＮＡに接続している。
【０１４６】
また、ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５およびＮ６は、それぞれアクセス用のＭＯＳトランジスタとして機能し、ＮＭＯＳトランジスタＮ３は、ゲートを第１のワード線ＷＬ１に接続し、ソースを上記した記憶ノードＮＡに接続するとともにドレインを第１の正相ビット線ＢＬ１１に接続している。また、ＮＭＯＳトランジスタＮ５は、ゲートを第２のワード線ＷＬ２に接続し、ソースを記憶ノードＮＡに接続するとともにゲートを第２の正相ビット線ＢＬ２１に接続している。
【０１４７】
また、ＮＭＯＳトランジスタＮ４は、ゲートを第１のワード線ＷＬ１に接続し、ソースを上記した記憶ノードＮＢに接続するとともにドレインを第１の逆相ビット線ＢＬ１２に接続している。また、ＮＭＯＳトランジスタＮ６は、ゲートを第２のワード線ＷＬ２に接続し、ソースを記憶ノードＮＢに接続するとともにドレインを第２の逆相ビット線ＢＬ２２に接続している。
【０１４８】
すなわち、図２４に示す回路図は、図３のワード線端子ＷＬ１１およびＷＬ１２を共通の第１のワード線ＷＬ１で接続し、ワード線端子ＷＬ２１およびＷＬ２２を共通の第２のワード線ＷＬ２で接続した状態を示す。よって、第１のワード線ＷＬ１、第１の正相ビット線ＢＬ１１および第１の逆相ビット線ＢＬ１２の選択により、第１のポートによる記憶値の読み出しを可能とし、第２のワード線ＷＬ２、第２の正相ビット線ＢＬ２１および第２の逆相ビット線ＢＬ２２の選択により、第２のポートによる記憶値の読み出しを可能としている。
【０１４９】
図２５〜２８は、実施の形態９にかかる半導体記憶装置のメモリセルのレイアウト図である。まず、図２５は、半導体基板中に形成されたウエル領域と、そのウエル領域に形成された拡散領域と、それらの上面に形成されたポリシリコン配線層とを含むレイヤを示している。
【０１５０】
実施の形態９にかかる半導体記憶装置のメモリセルでは、図２５に示すように、半導体基板上の平面方向において、第１のＰウエル領域ＰＷ１、Ｎウエル領域ＮＷ、第２のＰウエル領域ＰＷ２がその順に配置されるようにそれぞれ形成されている。すなわち、Ｎウエル領域ＮＷの両側に、二つのＰウエル領域ＰＷ１およびＰＷ２が分割されて配置されている。
【０１５１】
特に、これらウエル領域は、第１のＰウエル領域ＰＷ１とＮウエル領域ＮＷとの境界線（以下、第１のウエル境界線と称する）と、第２のＰウエル領域ＰＷ２とＮウエル領域ＮＷとの境界線（以下、第２のウエル境界線と称する）と、が平行となるように形成される。なお、図示していないが、Ｎウエル領域ＮＷと第１のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２のＰウエル領域ＰＷ２の間には、それぞれ分離領域が存在する。
【０１５２】
また、Ｐウエル領域ＰＷ１には、Ｎ+ソースドレイン領域ＮＳＤ１が形成され、Ｎウエル領域ＮＷには、Ｐ型不純物を注入するＰ+ソースドレイン領域ＰＳＤが形成され、Ｐウエル領域ＰＷ２には、Ｎ+ソースドレイン領域ＮＳＤ２が形成される。
【０１５３】
そして、Ｎ+ソースドレイン領域ＮＳＤ１において、図２４に示したＮＭＯＳトランジスタＮＭ３、ＮＭ４、Ｎ５およびＮ６が形成され、Ｐ+ソースドレイン領域ＰＳＤにおいて、図２４に示したＰＭＯＳトランジスタＰＭ１、ＰＭ２、Ｐ１およびＰ２が形成され、Ｎ+ソースドレイン領域ＮＳＤ２において、図２４に示したＮＭＯＳトランジスタＮＭ１、ＮＭ２、Ｎ３およびＮ４が形成される。
【０１５４】
以下に図２５〜２８に示した各レイヤの構造について順に説明する。まず、図２５に示すレイヤにおいて、Ｎ+ソースドレイン領域ＮＳＤ１とＰ+ソースドレイン領域ＰＳＤとＮ+ソースドレイン領域ＮＳＤ２にまたがって、上記第１および第２のウエル境界線に対して垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ１１およびＰＬ１２が形成される。
【０１５５】
また、図２５に示すように、Ｐウエル領域ＰＷ１上に、上記第１のウエル境界線に垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ１３およびＰＬ１４が形成され、Ｐウエル領域ＰＷ２上に、上記第２のウエル境界線に垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ１５およびＰＬ１６が形成される。
【０１５６】
そして、Ｐ+ソースドレイン領域ＰＳＤ上に位置する二つの並進したポリシリコン配線層ＰＬ１１部分をそれぞれ挟む位置に、Ｐ型不純物の注入によってｐ+拡散領域ＦＬ２１〜ＦＬ２３が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＰＭＯＳトランジスタＰＭ１およびＰ１が形成される。また、Ｐ+ソースドレイン領域ＰＳＤ上に位置する二つの並進したポリシリコン配線層ＰＬ１２部分をそれぞれ挟む位置に、Ｐ型不純物の注入によってｐ+拡散領域ＦＬ２１、ＦＬ２４およびＦＬ２５が形成される。これにより、ポリシリコン配線層ＰＬ１２をゲート電極としたＰＭＯＳトランジスタＰ２およびＰＭ２が形成される。
【０１５７】
特に、これらＰＭＯＳトランジスタＰＭ１、ＰＭ２、Ｐ１およびＰ２は、ポリシリコン配線層ＰＬ１１およびＰＬ１２が並置していることから、ｐ+拡散領域ＦＬ２１〜２５を、上記第１および第２のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｐ+拡散領域ＦＬ２１、ＦＬ２３およびＦＬ２４を、隣接したＰＭＯＳトランジスタにおいて共有することが可能となっている。
【０１５８】
図２４の回路図にしたがうと、ｐ+拡散領域ＦＬ２１の共有は、ＰＭＯＳトランジスタＰ１とＰ２のソース同士の接続を果たして内部ノードＮＣを形成し、ｐ+拡散領域ＦＬ２３の共有は、ＰＭＯＳトランジスタＰＭ１とＰ１のドレイン同士の接続を果たし、ｐ+拡散領域ＦＬ２４の共有は、ＰＭＯＳトランジスタＰＭ２とＰ２のドレイン同士の接続を果たしている。これら共有により、ＰＭＯＳトランジスタの占有面積の縮小化が図られている。
【０１５９】
また、Ｎ+ソースドレイン領域ＮＳＤ１上に位置するポリシリコン配線層ＰＬ１１部分を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１１およびＦＬ１３が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＮＭＯＳトランジスタＮＭ３が形成される。また、Ｎ+ソースドレイン領域ＮＳＤ１上に位置するポリシリコン配線層ＰＬ１２部分を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１１およびＦＬ１４が形成される。これにより、ポリシリコン配線層ＰＬ１２をゲート電極としたＮＭＯＳトランジスタＮＭ４が形成される。
【０１６０】
さらに、Ｎ+ソースドレイン領域ＮＳＤ１上に位置するポリシリコン配線層ＰＬ１３を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１２およびＦＬ１３が形成される。これにより、ポリシリコン配線層ＰＬ１３をゲート電極としたＮＭＯＳトランジスタＮ５が形成される。また、Ｎ+ソースドレイン領域ＮＳＤ１上に位置するポリシリコン配線層ＰＬ１４を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ１４およびＦＬ１５が形成される。これにより、ポリシリコン配線層ＰＬ１４をゲート電極としたＮＭＯＳトランジスタＮ６が形成される。
【０１６１】
これらＮＭＯＳトランジスタＮＭ３、ＮＭ４、Ｎ５およびＮ６においても、上記したＰＭＯＳトランジスタの形成と同様に、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ１３およびＰＬ１４が並置していることから、ｎ+拡散領域ＦＬ１１〜１５を、上記ウエル境界線に平行な方向にかつ一直線上に配置することができる。これによりｎ+拡散領域ＦＬ１１、ＦＬ１３およびＦＬ１４を、隣接したＮＭＯＳトランジスタにおいて共有することが可能となっている。
【０１６２】
図２４の回路図にしたがうと、ｎ+拡散領域ＦＬ１１の共有は、ＮＭＯＳトランジスタＮＭ３とＮＭ４のソース同士の接続を果たし、ｎ+拡散領域ＦＬ１３の共有は、ＮＭＯＳトランジスタＮＭ３のドレインとＮＭＯＳトランジスタＮ５のソースとの接続を果たし、ｐ+拡散領域ＦＬ１４の共有は、ＮＭＯＳトランジスタＮＭ４のドレインとＮＭＯＳトランジスタＮ６のソースとの接続を果たしている。これら共有により、ＮＭＯＳトランジスタの占有面積の縮小化が図られている。
【０１６３】
また、Ｎ+ソースドレイン領域ＮＳＤ２上に位置するポリシリコン配線層ＰＬ１１部分を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３１およびＦＬ３３が形成される。これにより、ポリシリコン配線層ＰＬ１１をゲート電極としたＮＭＯＳトランジスタＮＭ１が形成される。また、Ｎ+ソースドレイン領域ＮＳＤ２上に位置するポリシリコン配線層ＰＬ１２部分を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３１およびＦＬ３４が形成される。これにより、ポリシリコン配線層ＰＬ１２をゲート電極としたＮＭＯＳトランジスタＮＭ２が形成される。
【０１６４】
さらに、Ｎ+ソースドレイン領域ＮＳＤ２上に位置するポリシリコン配線層ＰＬ１５を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３２およびＦＬ３３が形成される。これにより、ポリシリコン配線層ＰＬ１５をゲート電極としたＮＭＯＳトランジスタＮ３が形成される。また、Ｎ+ソースドレイン領域ＮＳＤ２上に位置するポリシリコン配線層ＰＬ１６を挟む位置に、Ｎ型不純物の注入によってｎ+拡散領域ＦＬ３４およびＦＬ３５が形成される。これにより、ポリシリコン配線層ＰＬ１６をゲート電極としたＮＭＯＳトランジスタＮ４が形成される。
【０１６５】
これらＮＭＯＳトランジスタＮＭ１、ＮＭ２、Ｎ３およびＮ４においても、上記したＰＭＯＳトランジスタの形成と同様に、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ１３およびＰＬ１４が並置していることから、ｎ+拡散領域ＦＬ３１〜３５を、上記ウエル境界線に平行な方向にかつ一直線上に配置することができる。これによりｎ+拡散領域ＦＬ３１、ＦＬ３３およびＦＬ３４を、隣接したＮＭＯＳトランジスタにおいて共有することが可能となっている。
【０１６６】
図２４の回路図にしたがうと、ｎ+拡散領域ＦＬ３１の共有は、ＮＭＯＳトランジスタＮＭ１とＮＭ２のソース同士の接続を果たし、ｎ+拡散領域ＦＬ３３の共有は、ＮＭＯＳトランジスタＮＭ１のドレインとＮＭＯＳトランジスタＮ３のソースとの接続を果たし、ｐ+拡散領域ＦＬ３４の共有は、ＮＭＯＳトランジスタＮＭ２のドレインとＮＭＯＳトランジスタＮ４のソースとの接続を果たしている。これら共有により、ＮＭＯＳトランジスタの占有面積の縮小化が図られている。
【０１６７】
なお、図２５に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ１３、ＰＬ１４、ＰＬ１５およびＰＬ１６と、ｐ+拡散領域ＦＬ２２〜２５と、ｎ+拡散領域ＦＬ１１〜１５およびＦＬ３１〜３５にはそれぞれ一つずつ、上層との電気的接続を果たすためのコンタクトホールが設けられている。
【０１６８】
つぎに、図２５に示したレイヤの上層に位置するレイヤについて説明する。図２６は、図２５に示したレイヤ上に形成される第１の金属配線層を含むレイヤを示している。図２６に示すレイヤには、下層のｎ+拡散領域ＦＬ１３およびＦＬ３３と、ｐ+拡散領域ＦＬ２３と、ポリシリコン配線層ＰＬ１２と、を電気的に接続するための第１の金属配線層ＡＬ１１が形成される。この第１の金属配線層ＡＬ１１は、図２４の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ１のドレインと、ＮＭＯＳトランジスタＮＭ１のドレインと、ＮＭＯＳトランジスタＮＭ３のドレインと、ＰＭＯＳトランジスタＰ１のドレインと、ＰＭＯＳトランジスタＰ２のゲートと、ＰＭＯＳトランジスタＰＭ２のゲートと、ＮＭＯＳトランジスタＮＭ２のゲートと、ＮＭＯＳトランジスタＮ３のソースと、ＮＭＯＳトランジスタＮ５のソースと、の接続を果たす。
【０１６９】
また、下層のｎ+拡散領域ＦＬ１４およびＦＬ３４と、ｐ+拡散領域ＦＬ２４と、ポリシリコン配線層ＰＬ１１と、を電気的に接続するための第１の金属配線層ＡＬ１２が形成される。この第１の金属配線層ＡＬ１２は、図２４の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ２のドレインと、ＮＭＯＳトランジスタＮＭ２のドレインと、ＮＭＯＳトランジスタＮＭ４のドレインと、ＰＭＯＳトランジスタＰ２のドレインと、ＰＭＯＳトランジスタＰ１のゲートと、ＰＭＯＳトランジスタＰＭ１のゲートと、ＮＭＯＳトランジスタＮＭ１のゲートと、ＮＭＯＳトランジスタＮ４のソースと、ＮＭＯＳトランジスタＮ６のソースと、の接続を果たす。
【０１７０】
さらに、図２６に示すレイヤには、下層のｐ+拡散領域ＦＬ１２の接続点を移動させるための第１の金属配線層ＡＬ１３と、ｐ+拡散領域ＦＬ１１の接続点を移動させるための第１の金属配線層ＡＬ１４と、下層のｎ+拡散領域ＦＬ１５の接続点を移動させるための第１の金属配線層ＡＬ１５と、ｎ+拡散領域ＦＬ３２の接続点を移動させるための第１の金属配線層ＡＬ１６と、ｎ+拡散領域ＦＬ３１の接続点を移動させるための第１の金属配線層ＡＬ１７と、ｎ+拡散領域ＦＬ３５の接続点を移動させるための第１の金属配線層ＡＬ１８と、が形成される。
【０１７１】
つぎに、図２６に示したレイヤの上層に位置するレイヤについて説明する。図２７は、図２６に示したレイヤ上に形成される第２の金属配線層を含むレイヤを示している。図２７に示すレイヤには、図２６に示したコンタクトホール＋ビアホールを介してｐ+拡散領域ＦＬ２２およびＦＬ２５に電源電位ＶDDを与えるための第２の金属配線層ＡＬ２５が形成される。すなわち、この第２の金属配線層ＡＬ２５は、電源線として機能し、図２４の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ１およびＰＭ２のソースと電源との接続を果たす。
【０１７２】
また、図２６に示した第１の金属配線層ＡＬ１４を経由して、ｎ+拡散領域ＦＬ１１に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２３が形成される。すなわち、この第２の金属配線層ＡＬ２３は、接地線として機能し、図２４の回路図にしたがうと、ＮＭＯＳトランジスタＮＭ３およびＮＭ４の各ソースの接地を果たす。
【０１７３】
また、図２６に示した第１の金属配線層ＡＬ１７を経由して、ｎ+拡散領域ＦＬ３１に接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２７が形成される。すなわち、この第２の金属配線層ＡＬ２７は、接地線として機能し、図２４の回路図にしたがうと、ＮＭＯＳトランジスタＮＭ１およびＮＭ２の各ソースの接地を果たす。
【０１７４】
さらに、図２７に示すレイヤには、図２６に示した第１の金属配線層ＡＬ１５を経由して下層のｎ+拡散領域ＦＬ１５に接続されて第２の逆相ビット線ＢＬ２２として機能する第２の金属配線層ＡＬ２２と、第１の金属配線層ＡＬ１３を経由してｎ+拡散領域ＦＬ１２に接続されて第２の正相ビット線ＢＬ２１として機能する第２の金属配線層ＡＬ２４と、図２６に示した第１の金属配線層ＡＬ１８を経由して下層のｎ+拡散領域ＦＬ３５に接続されて第１の逆相ビット線ＢＬ１２として機能する第２の金属配線層ＡＬ２６と、第１の金属配線層ＡＬ１６を経由してｎ+拡散領域ＦＬ３２に接続されて第１の正相ビット線ＢＬ１１として機能する第２の金属配線層ＡＬ２８と、が形成される。
【０１７５】
また、図２６に示したコンタクトホール＋ビアホールを経由して下層のポリシリコン配線層ＰＬ１３およびＰＬ１４を互いに接続する第２の金属配線層ＡＬ２１と、図２６に示したコンタクトホール＋ビアホールを経由して下層のポリシリコン配線層ＰＬ１５およびＰＬ１６を互いに接続する第２の金属配線層ＡＬ２９と、が形成される。
【０１７６】
すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２４は、図２４の回路図において、アクセス用のＮＭＯＳトランジスタＮ６のドレインと第２の逆相ビット線ＢＬ２２との接続と、アクセス用のＮＭＯＳトランジスタＮ５のドレインと第２の正相ビット線ＢＬ２１との接続を果たす。また、これら第２の金属配線層ＡＬ２６およびＡＬ２８は、図２４の回路図において、アクセス用のＮＭＯＳトランジスタＮ４のドレインと第１の逆相ビット線ＢＬ１２との接続と、アクセス用のＮＭＯＳトランジスタＮ３のドレインと第１の正相ビット線ＢＬ１１との接続を果たす。
【０１７７】
特に、これら第２の金属配線層ＡＬ２１〜２９は、上記した第１および第２のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＢＬ１１、第１の逆相ビット線ＢＬ１２、第２の正相ビット線ＢＬ２１および第２の逆相ビット線ＢＬ２２の各長さをより短くしたことを意味する。
【０１７８】
つぎに、図２７に示したレイヤの上層に位置するレイヤについて説明する。図２８は、図２７に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図２８に示すレイヤには、下層の第２の金属配線層ＡＬ２９を経由して、ポリシリコン配線層ＰＬ１５およびＰＬ１６とを接続するとともに、第１のワード線ＷＬ１として機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図２４の回路図において、ＮＭＯＳトランジスタＮ３およびＮ４のゲートと第１のワード線ＷＬ１との接続を果たす。
【０１７９】
また、図２８に示すレイヤには、下層の第２の金属配線層ＡＬ２１を経由して、ポリシリコン配線層ＰＬ１３およびＰＬ１４とを接続するとともに、第２のワード線ＷＬ２として機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図２４の回路図において、ＮＭＯＳトランジスタＮ５およびＮ６のゲートと第２のワード線ＷＬ２との接続を果たす。
【０１８０】
以上に説明したとおり、実施の形態９にかかる半導体記憶装置によれば、記憶ノードＮＡおよびＮＢの容量値を増加させるためのＰＭＯＳトランジスタＰ１およびＰ２が、それらＰＭＯＳトランジスタＰ１およびＰ２のソース同士がｐ+拡散領域ＦＬ２１を共有して接続される。また、ＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰＭ１のドレインとの接続、すなわち記憶ノードＮＡとＰＭＯＳトランジスタＰ１との接続がｐ+拡散領域ＦＬ２３を共有することで果たされる。また、ＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトランジスタＰＭ２のドレインとの接続、すなわち記憶ノードＮＢとＰＭＯＳトランジスタＰ２との接続がｐ+拡散領域ＦＬ２４を共有することで果たされる。以上のことから、新たに付加するＰＭＯＳトランジスタＰ１およびＰ２の占有面積を小さくすることができ、これによりメモリセルアレイの集積度を高めることが可能になる。
【０１８１】
実施の形態１０．
つぎに、実施の形態１０にかかる半導体記憶装置について説明する。実施の形態１０では、実施の形態９において説明した２ポートＳＲＡＭメモリセル構成の回路図の他の例を説明するものである。
【０１８２】
図２９は、実施の形態１０にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。実施の形態１０のＳＲＡＭメモリセルは、図２９に示すように、図２４に示した回路図において、ＮＭＯＳトランジスタＮＭ１のドレインが、アクセス用のＮＭＯＳトランジスタＮ５のソースのみに接続され、ＮＭＯＳトランジスタＮＭ２のドレインが、アクセス用のＮＭＯＳトランジスタＮ６のソースのみに接続されている点が、実施の形態９と異なる。また、逆に、アクセス用のＮＭＯＳトランジスタＮ５は、ＮＭＯＳトランジスタＮＭ１のドレインのみに接続され、アクセス用のＮＭＯＳトランジスタＮ６は、ＮＭＯＳトランジスタＮＭ２のドレインのみに接続されている。なお、他の接続構成は、図２４と同様であるので、ここではその説明を省略する。
【０１８３】
但し、図２９に示す２ポートＳＲＡＭメモリセルでは、図２４の回路と異なり、第２のワード線ＷＬ２、第２の正相ビット線ＢＬ２１および第２の逆相ビット線ＢＬ２２により構成される第２のポートは、読み出し専用ポートとなる。この第２のポートでは、書き込み動作ができない反面、メモリセル内部にＮＭＯＳトランジスタＮＭ３およびＮＭ４によるバッファが備えられるため、読み出し動作時にメモリセル内の保持データが破壊される心配がなくなるという利点がある。
【０１８４】
図３０および図３１は、実施の形態８にかかる半導体記憶装置のメモリセルのレイアウト図である。まず、図３０は、図２５に対応するレイヤを示し、図２５に示したｎ+拡散領域ＦＬ１３上のコンタクトホールＧＣ１と、ｎ+拡散領域ＦＬ１４上のコンタクトホールＧＣ２と、が排除された点のみが異なる。他のレイアウト構成は、図２５と同様であるので、ここではその説明を省略する。
【０１８５】
また、図３１は、図２６に対応するレイヤを示し、図２６に示した第１の金属配線層ＡＬ１１上のコンタクトホールＧＣ１と、第１の金属配線層ＡＬ１２上のコンタクトホールＧＣ２と、が排除された点のみが異なる。他のレイアウト構成は、図２６と同様であるので、ここではその説明を省略する。なお、図３１に示したレイヤの上層に位置するレイヤは、図２７および図２８と同様であるので、それらについても説明を省略する。
【０１８６】
以上に説明したとおり、実施の形態１０にかかる半導体記憶装置によれば、実施の形態９に示した２ポートＳＲＡＭメモリセル構成において、第２のポートを読み出し専用に構成することによっても、実施の形態９による効果を享受することができる。
【０１８７】
実施の形態１１．
つぎに、実施の形態１１にかかる半導体記憶装置について説明する。実施の形態１１では、実施の形態１０において説明した２ポートＳＲＡＭメモリセル構成の回路図の他の例を説明するものである。
【０１８８】
図３２は、実施の形態１１にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。実施の形態１１のＳＲＡＭメモリセルは、図３２に示すように、図２９に示した回路図において、アクセス用のＮＭＯＳトランジスタＮ５のゲートが第２のワード線ＷＬ２に接続し、アクセス用のＮＭＯＳトランジスタＮ６のゲートが第３のワード線ＷＬ３に接続することで、３ポートＳＲＡＭメモリセルを構成していることを特徴としている。なお、他の接続構成は、図２９と同様であるので、ここではその説明を省略する。
【０１８９】
すなわち、図３２において、第２のワード線ＷＬ２と第２のビット線ＢＬ２０で、読み出し専用の第２のポートが構成され、第３のワード線ＷＬ３と第３のビット線ＢＬ３０で、読み出し専用の第３のポートが構成される。
【０１９０】
この実施の形態１１にかかる半導体記憶装置のメモリセルのレイアウト図は、下層から順に図３０および図３１と同様であるので、ここではそれらの説明を省略する。図３３および図３４は、実施の形態１１にかかる半導体記憶装置のメモリセルのレイアウト図である。まず、図３３は、図３０の上層に位置する図２７に対応するレイヤを示している。図３３は、図２７に示した第２の金属配線層ＡＬ２１を第２の金属配線層ＡＬ２０と第２の金属配線層ＡＬ２１’に分割し、第２の金属配線層ＡＬ２０上に新たにコンタクトホールＧＣ４を形成している点が、図２７と異なる。
【０１９１】
また、図３３は、図２７に示した第２の金属配線層ＡＬ２９上のコンタクトホールＧＣ３が排除されてその第２の金属配線層ＡＬ２９上に新たにコンタクトホールＧＣ５が形成された点が異なる。他のレイアウト構成は、図２７と同様であるので、ここではその説明を省略する。
【０１９２】
また、図３４は、図２８に対応するレイヤを示したレイアウト図である。図３４に示すレイヤには、下層の第２の金属配線層ＡＬ２９を経由して、ポリシリコン配線層ＰＬ１５およびＰＬ１６とを接続するとともに、第１のワード線ＷＬ１として機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図３２の回路図において、ＮＭＯＳトランジスタＮ３およびＮ４のゲートと第１のワード線ＷＬ１との接続を果たす。
【０１９３】
また、図３４に示すレイヤには、下層の第２の金属配線層ＡＬ２０を経由して、ポリシリコン配線層ＰＬ１３と第２のワード線ＷＬ２とを接続する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図３２の回路図において、ＮＭＯＳトランジスタＮ５のゲートと第２のワード線ＷＬ２との接続を果たす。
【０１９４】
さらに、図３４に示すレイヤには、下層の第２の金属配線層ＡＬ２１’を経由して、ポリシリコン配線層ＰＬ１４と第２のワード線ＷＬ３とを接続する第３の金属配線層ＡＬ３３が形成される。すなわち、この第３の金属配線層ＡＬ３３は、図３２の回路図において、ＮＭＯＳトランジスタＮ６のゲートと第３のワード線ＷＬ３との接続を果たす。
【０１９５】
以上に説明したとおり、実施の形態１１にかかる半導体記憶装置によれば、実施の形態８に示した２ポートＳＲＡＭメモリセル構成において、読み出し専用のポートを構成するアクセス用のＮＭＯＳトランジスタＮ５およびＮ６をそれぞれ別々のワード線に割り当てることによって３ポートＳＲＡＭメモリセル構成とした場合でも、実施の形態１０による効果を享受することができる。
【０１９６】
実施の形態１２．
つぎに、実施の形態１２にかかる半導体記憶装置について説明する。実施の形態１２では、連想メモリ（ＣＡＭ）セル構成の回路図の例を説明するものである。
【０１９７】
図３５は、実施の形態１２にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。実施の形態１２のＳＲＡＭメモリセルは、図３５に示すように、図３２に示した回路図において、ビット線ＢＬ２０およびＢＬ３０を接地線に接続し、ＮＭＯＳトランジスタＮＭ１およびＮＭ２のソースを互いに接続するとともにマッチ線ＭＬに接続したことを特徴としている。なお、図３２の第１のワード線ＷＬ１、第２のワード線ＷＬ２および第３のワード線ＷＬ３は、図３５においては順に、ワード線ＷＬ、第１のサーチ線ＳＬ１１および第２のサーチ線ＳＬ１２と称する。他の接続構成は、図３２と同様であるので、ここではその説明を省略する。
【０１９８】
つぎに、簡単にＣＡＭセルの動作について説明する。但し、書き込み動作と読み出し動作については、通常の６ＣＭＯＳ型ＳＲＡＭの場合と同様であるので説明を省略する。ここでは、検索モードでの動作について説明する。まず、記憶データと比較するデータを、外部からサーチ線ＳＬ１１およびＳＬ１２に与える。
【０１９９】
記憶データが“１”、すなわち記憶ノードＮＡの論理状態が“Ｈ”で、記憶ノードＮＢの論理状態が“Ｌ”の場合を考える。通常の状態では、マッチ線ＭＬは、“Ｈ”にプリチャージされているか、または負荷抵抗を介して電源電位ＶDDレベルに保持されている。また、サーチ線ＳＬ１１およびＳＬ１２はともに外部のドライバ回路によって、“Ｌ”レベルになっている。したがって、ＮＭＯＳトランジスタＮ５およびＮ６はともにＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ２はＯＮ状態となり、ＮＭＯＳトランジスタＮＭ１はＯＦＦ状態となる。
【０２００】
検索モードになると、マッチ線ＭＬのプリチャージが切れ、電源電位ＶDDに弱く保持される。つぎに、比較データを外部ドライバ回路からサーチ線ＳＬ１１およびＳＬ１２に与える。そこで、比較データとして記憶データと同じ“１”を与える。その場合、サーチ線ＳＬ１１に“１”、サーチ線ＳＬ１２に“０”を与える。すると、ＮＭＯＳトランジスタＮ５のみＯＦＦ状態からＯＮ状態に移行するが、ＮＭＯＳトランジスタＮＭ１はＯＦＦ状態なので、マッチ線ＭＬは電源電位ＶDDを保持したまま変化しない。
【０２０１】
逆に、記憶データと反対のデータ“０”を比較データとして与えた場合を考える。この場合、ＮＭＯＳトランジスタＮ６のみ、ＯＦＦ状態からＯＮ状態に移行し、ＮＭＯＳトランジスタＮＭ２はＯＮ状態なので、マッチ線ＭＬは、ワード線ＷＬと同一列に配線され、同一列で一つでもミスマッチが存在すると、マッチ線ＭＬは接地電位ＧＮＤレベルに引き込まれる。
【０２０２】
逆に同一列で、記憶データと比較データがすべて一致した場合は、マッチ線ＭＬは電源電位ＶDDレベルに保持され、検索結果が一致したというフラグをたてる。以上のように、マッチ線ＭＬの出力結果によって、一致と不一致とを判定する機能を有するメモリセルがＣＡＭセルと呼ばれる。
【０２０３】
つぎに、実施の形態１２にかかる半導体記憶装置のレイアウト構成について説明する。図３６〜３９は、実施の形態１２にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図であり、下層から順に積層されるレイヤを示している。これら図３６〜３９において、ＦＬ１１〜ＦＬ１５およびＦＬ３１〜ＦＬ３５はｎ+拡散領域を示し、ＰＬ１１〜ＰＬ１６はポリシリコン配線層を示し、ＦＬ２１〜ＦＬ２５はｐ+拡散領域を示し、ＡＬ１１〜ＡＬ１８は第１の金属配線層を示し、ＡＬ２１〜ＡＬ２９は第２の金属配線層を示し、ＡＬ３１および３２は第３の金属配線層を示している。なお、各レイヤ同士の接続関係は、上述した実施の形態と同様の手順により説明されるので、ここではそれらの説明を省略する。
【０２０４】
以上に説明したとおり、実施の形態１２にかかる半導体記憶装置によれば、ＣＡＭセル構成とした場合でも、ソフトエラー耐性の向上とともに、実施の形態７に示した効果を享受することができる。
【０２０５】
実施の形態１３．
つぎに、実施の形態１３にかかる半導体記憶装置について説明する。実施の形態１３では、２ビット分の２ポートＳＲＡＭメモリセル構成の回路図の例を説明するものである。
【０２０６】
図４０は、実施の形態１３にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。実施の形態１３のＳＲＡＭメモリセルは、図４０に示すように、図１７に示した回路図をそれぞれ共通のワード線ＷＷＬに接続された記憶回路１および記憶回路２として二組備えている。
【０２０７】
また、図４０に示すＳＲＡＭメモリセルは、ＰＭＯＳトランジスタＰＭ３１とＮＭＯＳトランジスタＮＭ３１との相補接続より構成されるインバータと、ＰＭＯＳトランジスタＰＭ３２とＮＭＯＳトランジスタＮＭ３２との相補接続より構成されるインバータと、それぞれのインバータの出力端子に接続されたアクセス用のＮＭＯＳトランジスタＮ３１およびＮ３２を備えている。なお、ＮＭＯＳトランジスタＮ３１およびＮ３２のゲートは、共通の読み出しワード線ＲＷＬに接続されている。このように構成することで、２ビット分の２ポートＳＲＡＭメモリセルを実現している。
【０２０８】
つぎに、実施の形態１３にかかる半導体記憶装置のレイアウト構成について説明する。図４１〜４４は、実施の形態１１にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図であり、下層から順に積層されるレイヤを示している。これら図４１〜４４において、図４０に示す各ＭＯＳトランジスタとの対応関係は同符号により表わし、ＡＬ１１〜ＡＬ２７は第１の金属配線層を示し、ＡＬ３１〜ＡＬ４８は第２の金属配線層を示し、ＡＬ５１〜ＡＬ５４は第３の金属配線層を示している。なお、各レイヤ同士の接続関係は、上述した実施の形態と同様の手順により説明されるので、ここではそれらの説明を省略する。
【０２０９】
以上に説明したとおり、実施の形態１３にかかる半導体記憶装置によれば、２ビット分の２ポートＳＲＡＭメモリセル構成とした場合でも、ソフトエラー耐性の向上とともに、実施の形態７に示した効果を享受することができる。
【０２１０】
実施の形態１４．
つぎに、実施の形態１４にかかる半導体記憶装置について説明する。実施の形態１４では、一つの書き込み／読み出しポートと、二つの読み出し専用ポートを備えた３ポートＳＲＡＭメモリセル構成の回路図の例を説明するものである。
【０２１１】
図４５は、実施の形態１４にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。実施の形態１４のＳＲＡＭメモリセルは、図４５に示すように、図１７に示した回路図とを備えている。また、図４５に示すＳＲＡＭメモリセルは、ＰＭＯＳトランジスタＰＭ２１とＮＭＯＳトランジスタＮＭ２１との相補接続より構成されるインバータと、ＰＭＯＳトランジスタＰＭ２２とＮＭＯＳトランジスタＮＭ２２との相補接続より構成されるインバータと、それぞれのインバータの出力端子に接続されたアクセス用のＮＭＯＳトランジスタＮ５およびＮ６を備えている。なお、ＮＭＯＳトランジスタＮ５のゲートは、読み出しワード線ＲＷＬ１に接続され、ＮＭＯＳトランジスタＮ６のゲートは、読み出しワード線ＲＷＬ２に接続されている。
【０２１２】
また、上記インバータのそれぞれの入力端子は、図１７に示した回路図に相当する部分の記憶ノードＮＢに接続されている。このように構成することで、ワード線ＷＷＬによる一つの書き込み／読み出し動作と、二つの読み出しワード線ＲＷＬ１およびＲＷＬ２による読み出し動作をおこなう３ポートＳＲＡＭメモリセル構成を実現している。
【０２１３】
つぎに、実施の形態１４にかかる半導体記憶装置のレイアウト構成について説明する。図４６〜４９は、実施の形態１４にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図であり、下層から順に積層されるレイヤを示している。これら図４６〜４９において、図４５に示す各ＭＯＳトランジスタとの対応関係は同符号により表わし、ＡＬ１１〜ＡＬ２２は第１の金属配線層を示し、ＡＬ３１〜ＡＬ４３は第２の金属配線層を示し、ＡＬ５１〜ＡＬ５４は第３の金属配線層を示している。なお、各レイヤ同士の接続関係は、上述した実施の形態と同様の手順により説明されるので、ここではそれらの説明を省略する。
【０２１４】
以上に説明したとおり、実施の形態１４にかかる半導体記憶装置によれば、一つの書き込み／読み出しポートと、二つの読み出し専用ポートを備えた３ポートＳＲＡＭメモリセル構成とした場合でも、ソフトエラー耐性の向上とともに、実施の形態７に示した効果を享受することができる。
【０２１５】
実施の形態１５．
つぎに、実施の形態１５にかかる半導体記憶装置について説明する。実施の形態１５では、実施の形態４において説明した図１２のＳＲＡＭメモリセル構成に２組のアクセス用のＮＭＯＳトランジスタを設けて、２ポートＳＲＡＭメモリ構成とした場合の具体的なレイアウト構成を説明するものである。
【０２１６】
図５０は、実施の形態１４にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。図５０において、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１およびＮＭ３は、第１のＣＭＯＳインバータを構成し、また、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２およびＮＭ４は、第２のＣＭＯＳトランジスタを構成しており、これらＣＭＯＳインバータ間において入出力端子が交差接続されている。
【０２１７】
すなわち、これらＭＯＳトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２、ＮＭ３およびＮＭ４によってフリップフロップ回路が構成され、図５０中、上記した第１のＣＭＯＳインバータの出力点でありかつ第２のＣＭＯＳインバータの入力点でもある記憶ノードＮＡと、第２のＣＭＯＳインバータの出力点でありかつ第１のＣＭＯＳインバータの入力点でもある記憶ノードＮＢと、において、論理状態の書き込みおよび読み出しが可能となる。
【０２１８】
また、ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５およびＮ６は、それぞれアクセス用のＭＯＳトランジスタとして機能し、ＮＭＯＳトランジスタＮ３は、ゲートを第１のワード線ＷＬ１に接続し、ソースを上記した記憶ノードＮＡに接続するとともにドレインを第１の正相ビット線ＢＬ１１に接続している。また、ＮＭＯＳトランジスタＮ５は、ゲートを第２のワード線ＷＬ２に接続し、ソースを記憶ノードＮＡに接続するとともにゲートを第２の正相ビット線ＢＬ２１に接続している。
【０２１９】
また、ＮＭＯＳトランジスタＮ４は、ゲートを第１のワード線ＷＬ１に接続し、ソースを上記した記憶ノードＮＢに接続するとともにドレインを第１の逆相ビット線ＢＬ１２に接続している。また、ＮＭＯＳトランジスタＮ６は、ゲートを第２のワード線ＷＬ２に接続し、ソースを記憶ノードＮＢに接続するとともにドレインを第２の逆相ビット線ＢＬ２２に接続している。
【０２２０】
すなわち、図５０に示す回路図は、図３のワード線端子ＷＬ１１およびＷＬ１２を共通の第１のワード線ＷＬ１で接続し、ワード線端子ＷＬ２１およびＷＬ２２を共通の第２のワード線ＷＬ２で接続した状態を示す。よって、第１のワード線ＷＬ１、第１の正相ビット線ＢＬ１１および第１の逆相ビット線ＢＬ１２の選択により、第１のポートによる記憶値の読み出しを可能とし、第２のワード線ＷＬ２、第２の正相ビット線ＢＬ２１および第２の逆相ビット線ＢＬ２２の選択により、第２のポートによる記憶値の読み出しを可能としている。
【０２２１】
そして、図５０において、ソースとドレインを接続した二つのＮＭＯＳトランジスタＮ１およびＮ２が付加されている。特に、ＮＭＯＳトランジスタＮ１は、ドレインを記憶ノードＮＡに接続するとともに、ゲートを記憶ノードＮＢに接続している。また、ＮＭＯＳトランジスタＮ２は、ドレインを記憶ノードＮＢに接続するとともに、ゲートを記憶ノードＮＡに接続している。
【０２２２】
図５１〜５４は、実施の形態１４にかかる半導体記憶装置のメモリセルのレイアウト図である。まず、図５１は、半導体基板中に形成されたウエル領域と、そのウエル領域に形成された拡散領域と、それらの上面に形成されたポリシリコン配線層とを含むレイヤを示している。
【０２２３】
実施の形態１５にかかる半導体記憶装置のメモリセルでは、図５１に示すように、半導体基板上の平面方向において、第１のＰウエル領域ＰＷ１、Ｎウエル領域ＮＷ、第２のＰウエル領域ＰＷ２がその順に配置されるようにそれぞれ形成されている。すなわち、Ｎウエル領域ＮＷの両側に、二つのＰウエル領域ＰＷ１およびＰＷ２が分割されて配置されている。
【０２２４】
特に、これらウエル領域は、第１のＰウエル領域ＰＷ１とＮウエル領域ＮＷとの境界線（以下、第１のウエル境界線と称する）と、第２のＰウエル領域ＰＷ２とＮウエル領域ＮＷとの境界線（以下、第２のウエル境界線と称する）と、が平行となるように形成される。なお、図示していないが、Ｎウエル領域ＮＷと第１のＰウエル領域ＰＷ１の間と、Ｎウエル領域ＮＷと第２のＰウエル領域ＰＷ２の間には、それぞれ分離領域が存在する。
【０２２５】
また、Ｐウエル領域ＰＷ１には、Ｎ+ソースドレイン領域ＮＳＤ１が形成され、Ｎウエル領域ＮＷには、Ｐ型不純物を注入するＰ+ソースドレイン領域ＰＳＤが形成され、Ｐウエル領域ＰＷ２には、Ｎ+ソースドレイン領域ＮＳＤ２が形成される。
【０２２６】
そして、Ｎ+ソースドレイン領域ＮＳＤ１において、図５０に示したＮＭＯＳトランジスタＮＭ１、ＮＭ３、Ｎ１、Ｎ３およびＮ５が形成され、Ｐ+ソースドレイン領域ＰＳＤにおいて、図５０に示したＰＭＯＳトランジスタＰＭ１およびＰＭ２が形成され、Ｎ+ソースドレイン領域ＮＳＤ２において、図５０に示したＮＭＯＳトランジスタＮＭ２、ＮＭ４、Ｎ２、Ｎ４およびＮ６が形成される。
【０２２７】
以下に図５１〜５４に示した各レイヤの構造について順に説明する。まず、第１のＰウエル領域ＰＷ１に、上記した第１のウエル境界線に対して垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ１３およびＰＬ１４が形成され、同様に、第２のＰウエル領域ＰＷ２に、上記した第２のウエル境界線に対して垂直な方向に延伸して並置された二つのポリシリコン配線層ＰＬ１５およびＰＬ１６が形成される。
【０２２８】
また、Ｎウエル領域ＮＷから第１のＰウエル領域ＰＷ１に亘って、鉤形状のポリシリコン配線層ＰＬ１２が、第１のウエル境界線に垂直な方向にかつその鉤端部が第１のＰウエル領域ＰＷ１に位置するように形成される。特に、その鉤端部は、図５０に示すように、ポリシリコン配線層ＰＬ１２の鉤端部を構成する二つの並進軸（主軸と折返し軸）が、それぞれ上記した二つのポリシリコン配線層ＰＬ１３およびＰＬ１４の軸に一致するような形状である。図５１においては、ポリシリコン配線層ＰＬ１２の主軸がポリシリコン配線層ＰＬ１４に一致している。一方、ポリシリコン配線層ＰＬ１２の他端部は、上記した第２のウエル境界線上に位置する。
【０２２９】
同様に、Ｎウエル領域ＮＷから第２のＰウエル領域ＰＷ２に亘って、鉤形状のポリシリコン配線層ＰＬ１１が、第２のウエル境界線に垂直な方向にかつその鉤端部が第２のＰウエル領域ＰＷ２に位置するように形成される。そして、その鉤端部は、図５１に示すように、ポリシリコン配線層ＰＬ１１の鉤端部を構成する二つの並進軸が、それぞれ上記した二つのポリシリコン配線層ＰＬ１５およびＰＬ１６の軸に一致するような形状である。図５１においては、ポリシリコン配線層ＰＬ１１の主軸がポリシリコン配線層ＰＬ１５に一致している。一方、ポリシリコン配線層ＰＬ１１の他端部は、上記した第１のウエル境界線上に位置する。
【０２３０】
そして、第１のＰウエル領域ＰＷ１において、ポリシリコン配線層ＰＬ１３を挟む位置に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ１１およびＦＬ１２が形成される。これにより、ポリシリコン配線層ＰＬ１３をゲート電極としたＮＭＯＳトランジスタＮ３が形成される。また、ポリシリコン配線層ＰＬ１４を挟む位置にｎ+拡散領域ＦＬ１１およびＦＬ１３が形成される。これにより、ポリシリコン配線層ＰＬ１４をゲート電極としたＮＭＯＳトランジスタＮ５が形成される。
【０２３１】
特に、これらＮＭＯＳトランジスタＮ３およびＮ５は、ポリシリコン配線層ＰＬ１３およびＰＬ１４が並置していることから、ｎ+拡散領域ＦＬ１１〜１３を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ+拡散領域ＦＬ１１を、ＮＭＯＳトランジスタＮ３およびＮ５において共有することが可能となっている。このｎ+拡散領域ＦＬ１１の共有は、図５０の回路図にしたがうと、ＮＭＯＳトランジスタＮ３とＮ５のソース同士の接続を果たすとともに、ＮＭＯＳトランジスタＮ３およびＮ５の占有面積の縮小化に寄与している。
【０２３２】
また、第１のＰウエル領域ＰＷ１には、ポリシリコン配線層ＰＬ１２の鉤端部の主軸を挟む位置に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ１５およびＦＬ１６が形成される。これにより、ポリシリコン配線層ＰＬ１２の主軸をゲート電極としたＮＭＯＳトランジスタＮＭ３が形成される。また、ポリシリコン配線層ＰＬ１２の鉤端部の折返し軸を挟む位置にｎ+拡散領域ＦＬ１４およびＦＬ１６が形成されることで、ポリシリコン配線層ＰＬ１２の折返し軸をゲート電極としたＮＭＯＳトランジスタＮＭ１が形成される。すなわち、ポリシリコン配線層ＰＬ１２の鉤端部は、図５０の回路図にしたがうと、ＮＭＯＳトランジスタＮＭ１とＮＭ３のゲート同士の接続を果たしている。但し、ｎ+拡散領域ＦＬ１６は、上記したｎ+拡散領域ＦＬ１１とともに形成される。
【０２３３】
これらＮＭＯＳトランジスタＮＭ１およびＮＭ３についても、上記したＮＭＯＳトランジスタＮ３およびＮ５と同様に、ポリシリコン配線層ＰＬ１２の鉤端部の主軸と折返し軸とが並置していることから、ｎ+拡散領域ＦＬ１４〜１６を、第１のウエル境界線に平行な方向にかつ一直線上に配置することができ、これによりｎ+拡散領域ＦＬ１６を、ＮＭＯＳトランジスタＮＭ１およびＮＭ３において共有することが可能となっている。このｎ+拡散領域ＦＬ１６の共有は、図５０の回路図にしたがうと、ＮＭＯＳトランジスタＮＭ１とＮＭ３のドレイン同士の接続を果たすとともに、ＮＭＯＳトランジスタＮＭ１とＮＭ３の占有面積の縮小化に寄与している。
【０２３４】
またここで、ポリシリコン配線層ＰＬ１２の折返し部分は、必然的に、ｎ+拡散領域ＦＬ１１およびｎ+拡散領域ＦＬ１６をそれぞれソースおよびドレインとしたＮＭＯＳトランジスタＮ１のゲートを構成する。これにより、記憶ノードＮＡの容量値を増加させるために新たに付加されたＮＭＯＳトランジスタＮ１のソースをＮＭＯＳトランジスタＮ３およびＮ５のソースと共有でき、かつＮＭＯＳトランジスタＮ１のドレインをＮＭＯＳトランジスタＮＭ１およびＮＭ３のドレインと共有することができる。すなわち、ＮＭＯＳトランジスタＮ１の占有面積の縮小化が図られている。
【０２３５】
さらに、図示するように、ポリシリコン配線層ＰＬ１４とポリシリコン配線層ＰＬ１２の主軸とは同一直線上に位置し、ポリシリコン配線層ＰＬ１３とポリシリコン配線層ＰＬ１２の折返し軸も同一直線上に位置しているので、ＮＭＯＳトランジスタＮＭ１およびＮＭ３と、ＮＭＯＳトランジスタＮ３およびＮ５との配置間隔を小さくすることができ、第１のＰウエル領域ＰＷ１において、これら５つのＮＭＯＳトランジスタの占有面積の縮小化が実現されている。
【０２３６】
一方、第２のＰウエル領域ＰＷ２においても、同様に、ポリシリコン配線層ＰＬ１５を挟む位置に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ３１およびＦＬ３２が形成されることで、ポリシリコン配線層ＰＬ１５をゲート電極としたＮＭＯＳトランジスタＮ４が形成される。また、ポリシリコン配線層ＰＬ１６を挟む位置にｎ+拡散領域ＦＬ３１およびＦＬ３３が形成されることで、ポリシリコン配線層ＰＬ１６をゲート電極としたＮＭＯＳトランジスタＮ６が形成される。
【０２３７】
これらＮＭＯＳトランジスタＮ４およびＮ６もまた、ポリシリコン配線層ＰＬ１５およびＰＬ１６が並置していることから、ｎ+拡散領域ＦＬ３１〜３３を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ+拡散領域ＦＬ３１を、ＮＭＯＳトランジスタＮ４およびＮ６において共有することが可能となっている。このｎ+拡散領域ＦＬ３１の共有は、図５０の回路図にしたがうと、ＮＭＯＳトランジスタＮ４およびＮ６のソース同士の接続を果たすとともに、ＮＭＯＳトランジスタＮ４およびＮ６の占有面積の縮小化に寄与している。
【０２３８】
また、第２のＰウエル領域ＰＷ２には、ポリシリコン配線層ＰＬ１１の鉤端部の主軸を挟む位置に、Ｎ型不純物の注入によりｎ+拡散領域ＦＬ３４およびＦＬ３６が形成される。これにより、ポリシリコン配線層ＰＬ１１の主軸をゲート電極としたＮＭＯＳトランジスタＮＭ２が形成される。また、ポリシリコン配線層ＰＬ１１の鉤端部の折返し軸を挟む位置にｎ+拡散領域ＦＬ３５およびＦＬ３６が形成されることで、ポリシリコン配線層ＰＬ１１の折返し軸をゲート電極としたＮＭＯＳトランジスタＮＭ４が形成される。すなわち、ポリシリコン配線層ＰＬ１１の鉤端部は、図５０の回路図にしたがうと、ＮＭＯＳトランジスタＮＭ２およびＮＭ４のゲート同士の接続を果たしている。
【０２３９】
これらＮＭＯＳトランジスタＮＭ２およびＮＭ４についても、上記したＮＭＯＳトランジスタＮ４およびＮ６と同様に、ポリシリコン配線層ＰＬ１１の鉤端部の主軸と折返し軸とが並置していることから、ｎ+拡散領域ＦＬ３４〜３６を、第２のウエル境界線に平行な方向にかつ同一直線上に配置することができ、これによりｎ+拡散領域ＦＬ３６を、ＮＭＯＳトランジスタＮＭ２およびＮＭ４において共有することが可能となっている。このｎ+拡散領域ＦＬ３６の共有は、図５０の回路図にしたがうと、ＮＭＯＳトランジスタＮＭ２およびＮＭ４のドレイン同士の接続を果たすとともに、ＮＭＯＳトランジスタＮＭ２およびＮＭ４の占有面積の縮小化に寄与している。
【０２４０】
またここで、ポリシリコン配線層ＰＬ１１の折返し部分は、必然的に、ｎ+拡散領域ＦＬ３１およびｎ+拡散領域ＦＬ３６をそれぞれソースおよびドレインとしたＮＭＯＳトランジスタＮ２のゲートを構成する。これにより、記憶ノードＮＢの容量値を増加させるために新たに付加されたＮＭＯＳトランジスタＮ２のソースをＮＭＯＳトランジスタＮ４およびＮ６のソースと共有でき、かつＮＭＯＳトランジスタＮ２のドレインをＮＭＯＳトランジスタＮＭ２およびＮＭ４のドレインと共有することができる。すなわち、ＮＭＯＳトランジスタＮ２の占有面積の縮小化が図られている。
【０２４１】
さらに、図示するように、ポリシリコン配線層ＰＬ１５と、ポリシリコン配線層ＰＬ１１の主軸とは同一直線上に位置し、ポリシリコン配線層ＰＬ１６と、ポリシリコン配線層ＰＬ１１の折返し軸も同一直線上に位置しているので、ＮＭＯＳトランジスタＮＭ２およびＮＭ４と、ＮＭＯＳトランジスタＮ４およびＮ６との配置間隔を小さくすることができ、第２のＰウエル領域ＰＷ２において、これら５つのＮＭＯＳトランジスタの占有面積の縮小化が実現されている。
【０２４２】
そして、Ｎウエル領域ＮＷにおいては、ポリシリコン配線層ＰＬ１２の主軸を挟む位置に、Ｐ型不純物の注入によりｐ+拡散領域ＦＬ２１およびＦＬ２２が形成される。これにより、ポリシリコン配線層ＰＬ１２をゲート電極としたＰＭＯＳトランジスタＰＭ１が形成される。また、ポリシリコン配線層ＰＬ１１の主軸を挟む位置にｐ+拡散領域ＦＬ２３およびＦＬ２４が形成されることで、ポリシリコン配線層ＰＬ１１をゲート電極としたＰＭＯＳトランジスタＰＭ２が形成される。
【０２４３】
これらＰＭＯＳトランジスタＰＭ１およびＰＭ２の配置位置は、ポリシリコン配線層ＰＬ１１およびＰＬ１２の位置にしたがって定まるが、このポリシリコン配線層ＰＬ１１およびＰＬ１２の位置間隔は、図５１に示すように、ｐ+拡散領域ＦＬ２１およびＦＬ２３の大きさ程度（トランジスタの最小ピッチ）まで狭めることができる。特に、これらｐ+拡散領域ＦＬ２１およびＦＬ２３の大きさを、第１のＰウエル領域ＰＷ１のｎ+拡散領域ＦＬ１１およびＦＬ１６と第２のＰウエル領域ＰＷ２のｎ+拡散領域ＦＬ３１およびＦＬ３６と同程度にすることで、このメモリセルのレイアウトに必要な全占有面積を最小にすることができる。
【０２４４】
なお、図５１に示すように、ポリシリコン配線層ＰＬ１１、ＰＬ１２、ＰＬ１３、ＰＬ１４、ＰＬ１５およびＰＬ１６と、ｐ+拡散領域ＦＬ２１〜ＦＬ２４と、ｎ+拡散領域ＦＬ１１〜１６およびＦＬ３１〜３６と、にはそれぞれ一つずつ、上層との電気的接続を果たすためのコンタクトホールが設けられている。
【０２４５】
つぎに、図５１に示したレイヤの上層に位置するレイヤについて説明する。図５２は、図５１に示したレイヤ上に形成される第１の金属配線層を含むレイヤを示している。図５２に示すレイヤには、下層のｎ+拡散領域ＦＬ１１およびＦＬ１６と、ｐ+拡散領域ＦＬ２１と、ポリシリコン配線層ＰＬ１１と、を電気的に接続するための第１の金属配線層ＡＬ１１が形成される。この第１の金属配線層ＡＬ１１は、図５０の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ１のドレインと、ＮＭＯＳトランジスタＮＭ１のドレインと、ＮＭＯＳトランジスタＮＭ３のドレインと、ＰＭＯＳトランジスタＮ１のドレインと、ＰＭＯＳトランジスタＮ２のゲートと、ＰＭＯＳトランジスタＰＭ２のゲートと、ＮＭＯＳトランジスタＮＭ２のゲートと、ＮＭＯＳトランジスタＮ３のソースと、ＮＭＯＳトランジスタＮ５のソースと、の接続を果たす。
【０２４６】
また、下層のｎ+拡散領域ＦＬ３１およびＦＬ３６と、ｐ+拡散領域ＦＬ２３と、ポリシリコン配線層ＰＬ１２と、を電気的に接続するための第１の金属配線層ＡＬ１２が形成される。この第１の金属配線層ＡＬ１２は、図５０の回路図にしたがうと、ＰＭＯＳトランジスタＰＭ２のドレインと、ＮＭＯＳトランジスタＮＭ２のドレインと、ＮＭＯＳトランジスタＮＭ４のドレインと、ＰＭＯＳトランジスタＮ２のドレインと、ＰＭＯＳトランジスタＮ１のゲートと、ＰＭＯＳトランジスタＰＭ１のゲートと、ＮＭＯＳトランジスタＮＭ１のゲートと、ＮＭＯＳトランジスタＮ４のソースと、ＮＭＯＳトランジスタＮ６のソースと、の接続を果たす。
【０２４７】
特に、第１の金属配線層ＡＬ１１において、ｎ+拡散領域ＦＬ１１およびＦＬ１６と、ｐ+拡散領域ＦＬ２１との接点部分は、上述したように同一直線上に配置されているために、それら３点を接続する配線の形状を直線状にすることができる。また、第１の金属配線層ＡＬ１２についても同様である。
【０２４８】
さらに、図５２に示すレイヤには、下層のｐ+拡散領域ＦＬ１２の接続点を移動させるための第１の金属配線層ＡＬ１３と、ｐ+拡散領域ＦＬ２２の接続点を移動させるための第１の金属配線層ＡＬ１４と、が形成され、下層のｐ+拡散領域ＦＬ２４の接続点を移動させるための第１の金属配線層ＡＬ１５と、ｎ+拡散領域ＦＬ３３の接続点を移動させるための第１の金属配線層ＡＬ１６と、が形成される。
【０２４９】
つぎに、図５２に示したレイヤの上層に位置するレイヤについて説明する。図５３は、図５２に示したレイヤ上に形成される第２の金属配線層を含むレイヤを示している。図５３に示すレイヤには、図５２に示した第１の金属配線層ＡＬ１４を経由してｐ+拡散領域ＦＬ２２に電源電位ＶＤＤを与え、かつ第１の金属配線層ＡＬ１５を経由してｐ+拡散領域ＦＬ２４に電源電位ＶDDを与えるための第２の金属配線層ＡＬ２４が形成される。すなわち、この第２の金属配線層ＡＬ２４は、電源線ＶDDとして機能し、図５０の回路図において、ＰＭＯＳトランジスタＰＭ１およびＰＭ２のソースと電源との接続とを果たす。
【０２５０】
また、図５２に示したコンタクトホール＋ビアホールを経由して、ｐ+拡散領域ＦＬ１４およびＦＬ１５と、ｐ+拡散領域ＦＬ３４およびＦＬ３５とにそれぞれ接地電位ＧＮＤを与えるための第２の金属配線層ＡＬ２２およびＡＬ２５が形成される。すなわち、これら第２の金属配線層ＡＬ２２およびＡＬ２５は、接地線ＧＮＤとして機能し、図５０の回路図において、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４の各ソースの接地を果たす。
【０２５１】
特に、図５１に示したように、ｎ+拡散領域ＦＬ１４およびＦＬ１５は、第１のウエル境界線と平行する直線上に配置されるため、それらｎ+拡散領域上の各コンタクトホールもまた、両コンタクトホールを結ぶ直線が第１のウエル境界線に平行するような位置に形成することができる。すなわち、図５３に示す第２の金属配線層ＡＬ２２を、第１のウエル境界線に平行する直線形状として形成することが可能になる。第２の金属配線層ＡＬ２５についても同様である。
【０２５２】
さらに、図５３に示すレイヤには、図５２に示したコンタクトホール＋ビアホールを介して、下層のｎ+拡散領域ＦＬ１３に接続されて第２の正相ビット線ＢＬ２１として機能する第２の金属配線層ＡＬ２１と、ｎ+拡散領域ＦＬ１２に接続されて第１の正相ビット線ＢＬ１１として機能する第２の金属配線層ＡＬ２２と、ｎ+拡散領域ＦＬ３３に接続されて第２の逆相ビット線ＢＬ２２として機能する第２の金属配線層ＡＬ２６と、ｎ+拡散領域ＦＬ３２に接続されて第１の逆相ビット線ＢＬ２１として機能する第２の金属配線層ＡＬ２７と、が形成される。
【０２５３】
すなわち、これら第２の金属配線層ＡＬ２１、ＡＬ２２、ＡＬ２６およびＡＬ２７は、図５０の回路図において、ＮＭＯＳトランジスタＮ３のドレインと第１の正相ビット線ＢＬ１１との接続と、ＮＭＯＳトランジスタＮ５のドレインと第２の正相ビット線ＢＬ２１との接続と、ＮＭＯＳトランジスタＮ４のドレインと第１の逆相ビット線ＢＬ１２との接続と、ＮＭＯＳトランジスタＮ６のドレインと第２の逆相ビット線ＢＬ２２との接続と、を果たす。
【０２５４】
特に、これら第２の金属配線層ＡＬ２１、ＡＬ２２、ＡＬ２６およびＡＬ２７は、第１のウエル境界線と平行な方向に延伸する直線形状として形成することができる。これは、一つのメモリセル内において、第１の正相ビット線ＢＬ１１、第２の正相ビット線ＢＬ１２、第１の逆相ビット線ＢＬ２１および第２の逆相ビット線ＢＬ２２の各長さをより短くしたことを意味する。
【０２５５】
つぎに、図５３に示したレイヤの上層に位置するレイヤについて説明する。図５４は、図５３に示したレイヤ上に形成される第３の金属配線層を含むレイヤを示している。図５４に示すレイヤには、ビアホールを経由して、ポリシリコン配線層ＰＬ１３とＰＬ１５とを電気的に接続するとともに第１のワード線ＷＬ１として機能する第３の金属配線層ＡＬ３１が形成される。すなわち、この第３の金属配線層ＡＬ３１は、図５０の回路図において、ＮＭＯＳトランジスタＮ３およびＮ４のゲートと第１のワード線ＷＬ１との接続を果たす。
【０２５６】
また、ビアホールを経由して、ポリシリコン配線層ＰＬ１４とＰＬ１６とを電気的に接続するとともに第２のワード線ＷＬ２として機能する第３の金属配線層ＡＬ３２が形成される。すなわち、この第３の金属配線層ＡＬ３２は、図５０の回路図において、ＮＭＯＳトランジスタＮ５およびＮ６のゲートと第２のワード線ＷＬ２との接続を果たす。
【０２５７】
特に、図５１に示したように、ポリシリコン配線層ＰＬ１３およびＰＬ１５は、第１のウエル境界線に対して垂直な方向に延伸する同一直線上に配置されるため、それらポリシリコン配線層上の各コンタクトホール等もまた、両コンタクトホール等を結ぶ直線が第１のウエル境界線に対して垂直となるような位置に形成することができる。すなわち、図５４に示す第３の金属配線層ＡＬ３１を、第１のウエル境界線に垂直方向に延伸する直線形状として形成することが可能になる。第３の金属配線層ＡＬ３２についても同様である。これは、一つのメモリセル内において、第１のワード線ＡＬ３１および第２のワード線ＡＬ３２の各長さをより短くしたことを意味する。
【０２５８】
以上に説明したとおり、実施の形態１５にかかる半導体記憶装置によれば、記憶ノードＮＡおよびＮＢの容量値を増加させるためのＰＭＯＳトランジスタＮ１が、ＮＭＯＳトランジスタＮ１のドレインとＮＭＯＳトランジスタＮＭ１のドレインとの接続、すなわち記憶ノードＮＡとＰＭＯＳトランジスタＮ１との接続がｐ+拡散領域ＦＬ１６を共有することで果たされる。また、ＮＭＯＳトランジスタＮ２のドレインとＮＭＯＳトランジスタＮＭ２のドレインとの接続、すなわち記憶ノードＮＢとＮＭＯＳトランジスタＮ２との接続がｐ+拡散領域ＦＬ３６を共有することで果たされる。以上のことから、新たに付加するＮＭＯＳトランジスタＮ１およびＮ２の占有面積を小さくすることができ、これによりメモリセルアレイの集積度を高めることが可能になる。
【０２５９】
【発明の効果】
以上、説明したとおり、この発明によれば、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタのそれぞれのドレインに、例えばダイオード接続されたＭＯＳトランジスタ等の負荷トランジスタを接続することでＳＲＡＭのメモリセルを構成した際に、記憶ノードとなる第１のノードに第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートが接続され、記憶ノードとなる第２のノードに第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートが接続されるので、それらゲート容量分とドレイン容量分の容量値を各記憶ノードに付加することができ、α線等に起因した外的要因による記憶データの反転といった誤動作が起こりにくくなり、ソフトエラー耐性の向上を図ることができるという効果を奏する。
【０２６０】
つぎの発明によれば、第１のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタにより構成されるインバータと、第２のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタにより構成されるインバータとの相補接続によって、ＳＲＡＭのメモリセルが構成され、記憶ノードとなる第１のノードに第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートが接続され、記憶ノードとなる第２のノードに第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートが接続されるので、それらゲート容量分とドレイン容量分の容量値を各記憶ノードに付加することができ、α線等に起因した外的要因による記憶データの反転といった誤動作が起こりにくくなり、ソフトエラー耐性の向上を図ることができるという効果を奏する。
【０２６１】
つぎの発明によれば、第１のＰＭＯＳトランジスタと第３のＰＭＯＳトランジスタとの間において、それらドレインの形成と双方の接続とを共通のｐ+拡散領域で形成し、また、第２のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタとの間において、それらドレインの形成と双方の接続とを共通のｐ+拡散領域で形成しているので、記憶動作に関与しない第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタが付加された場合であっても、それらＰＭＯＳトランジスタが占有する面積を縮小させることができるという効果を奏する。
【０２６２】
つぎの発明によれば、記憶ノードとなる第１および第２のノードに付加される第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタにおいて、それらのソース同士を接続するので、記憶ノードの記憶状態に応じて、第１のＰＭＯＳトランジスタまたは第２のＰＭＯＳトランジスタがＯＮ状態となった際に、記憶ノードに、ＯＮ状態となった一方のＰＭＯＳトランジスタのソース容量を付加することができ、α線等に起因した外的要因による記憶データの反転といった誤動作が起こりにくくなり、ソフトエラー耐性の向上を図ることができるという効果を奏する。
【０２６３】
つぎの発明によれば、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとの間において、それらソースの形成と双方の接続とを共通のｐ+拡散領域で形成するので、第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタが占有する面積を縮小させることができるという効果を奏する。
【０２６４】
つぎの発明によれば、第１のＰＭＯＳトランジスタは、ソースとドレインを互いに接続し、第２のＰＭＯＳトランジスタは、ソースとドレインを互いに接続しているので、記憶ノードとなる第１のノードに、第１のＰＭＯＳトランジスタのソース容量およびドレイン容量と、第２のＰＭＯＳトランジスタのゲート容量を付加させることができ、記憶ノードとなる第２のノードに、第２のＰＭＯＳトランジスタのソース容量およびドレイン容量と、第１のＰＭＯＳトランジスタのゲート容量を付加することができ、α線等に起因した外的要因による記憶データの反転といった誤動作が起こりにくくなり、ソフトエラー耐性の向上を図ることができるという効果を奏する。
【０２６５】
つぎの発明によれば、記憶ノードに容量値を付加させるために追加された第１および／または第２のＰＭＯＳトランジスタを、ＮＭＯＳトランジスタとすることもでき、特に、メモリセルのレイアウト構成によっては、新たに追加するＭＯＳトランジスタをＮＭＯＳトランジスタとするとセル面積が有利になる場合があるという効果を奏する。
【０２６６】
つぎの発明によれば、記憶ノードとなる第１のノードおよび第２のノードに、記憶データの読み出しおよび書き込みをおこなうためのアクセス用のＮＭＯＳトランジスタを一つずつ接続した場合のＳＲＡＭメモリセルや、また、そのアクセス用のＮＭＯＳトランジスタを二つずつ接続することで２ポートＳＲＡＭを構成した場合のＳＲＡＭメモリセルに対しても、上記した第１および第２のＰＭＯＳトランジスタ等を追加することにより、そのゲート容量分等の容量値を記憶ノードに付加させることができ、ソフトエラー耐性を向上させることができるという効果を奏する。
【０２６７】
つぎの発明によれば、第１、第２、第３および第４のＰＭＯＳトランジスタは、同一のＮウエル領域に形成されるので、それらＰＭＯＳトランジスタのドレインやソースの形成と、ＰＭＯＳトランジスタ同士の接続を果たす共有の拡散領域を設けることが容易となり、面積の縮小化を一層図ることが可能になるという効果を奏する。
【０２６８】
つぎの発明によれば、第１のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタにより構成されるインバータと、第２のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタにより構成されるインバータとの相補接続によって、ＳＲＡＭのメモリセルを構成し、記憶ノードとなる第１のノードに第１のＰＭＯＳトランジスタのドレインと第２のＰＭＯＳトランジスタのゲートを接続し、記憶ノードとなる第２のノードに第２のＰＭＯＳトランジスタのドレインと第１のＰＭＯＳトランジスタのゲートを接続することで、それらゲート容量分とドレイン容量分の容量値を各記憶ノードに付加した構成をＣＭＯＳゲートアレイによって実現することができ、特に、従来においてアイソレーション用として必要であったＭＯＳトランジスタを新たに追加された第１および第２のＰＭＯＳトランジスタとして利用することができるので、回路規模の増大を防ぐことが可能になるという効果を奏する。
【０２６９】
つぎの発明によれば、第１、第３、第５および第７のＮＭＯＳトランジスタ間において、それらのドレインやソースの形成と接続とを果たす共有の拡散領域を設けることが容易となり、第２、第４、第６および第８のＮＭＯＳトランジスタ間においても、それらのドレインやソースの形成と接続とを果たす共有の拡散領域を設けることが容易となり、面積の縮小化を一層図ることが可能になるという効果を奏する。
【０２７０】
つぎの発明によれば、第７のＮＭＯＳトランジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタのそれぞれのドレインの形成と接続とを果たす共有の拡散領域を設けることが容易となり、また、第８のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのそれぞれのドレインの形成と接続とを果たす共有の拡散領域を設けることが容易となり、面積の縮小化を一層図ることが可能になるという効果を奏する。
【０２７１】
つぎの発明によれば、第１のＮＭＯＳトランジスタのドレインと第３および第５のＮＭＯＳトランジスタのソースとをそれぞれ形成する共通のｎ+拡散領域上に第７のＮＭＯＳトランジスタを形成することが可能となるので、第７のＮＭＯＳトランジスタを第１、第３および第５のＮＭＯＳトランジスタに近接して配置することができ、また、第２のＮＭＯＳトランジスタのドレインと第４および第６のＮＭＯＳトランジスタのソースとをそれぞれ形成する共通のｎ+拡散領域上に第８のＮＭＯＳトランジスタを形成することが可能となるので、第８のＮＭＯＳトランジスタを第２、第４および第６のＮＭＯＳトランジスタに近接して配置することができ、面積の縮小化を一層図ることが可能になるという効果を奏する。
【０２７２】
つぎの発明によれば、第７のＮＭＯＳトランジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタのそれぞれのドレインの形成と接続とを果たす共有の拡散領域に対して、第７のＮＭＯＳトランジスタと第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタのそれぞれのゲートを近接して設けることが容易となり、また、第８のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのそれぞれのドレインの形成と接続とを果たす共有の拡散領域に対して、第８のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのそれぞれのゲートを近接して設けることが容易となり、面積の縮小化を一層図ることが可能になるという効果を奏する。
【０２７３】
つぎの発明によれば、第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタと第７のＮＭＯＳトランジスタのそれぞれのゲートを、一つの第１のポリシリコン配線層により接続することができ、また、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタと第８のＮＭＯＳトランジスタのそれぞれのゲートを、一つの第２のポリシリコン配線層により接続することができるので、面積の縮小化を一層図ったレイアウトを採用することが容易になるという効果を奏する。
【図面の簡単な説明】
【図１】  実施の形態１にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの回路図である。
【図２】  実施の形態１にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。
【図３】  実施の形態２にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの回路図である。
【図４】  実施の形態２にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。
【図５】  実施の形態２にかかる半導体記憶装置を構成するＳＲＡＭメモリセルにおいて、アクセス用のＮＭＯＳトランジスタに代えて、アクセス用のＰＭＯＳトランジスタを接続した場合を示す回路図である。
【図６】  実施の形態２にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例において、アクセス用のＮＭＯＳトランジスタに代えて、アクセス用のＰＭＯＳトランジスタを接続した場合を示す回路図である。
【図７】  実施の形態３にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの回路図である。
【図８】  実施の形態３にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。
【図９】  実施の形態３にかかる半導体記憶装置を構成するＳＲＡＭメモリセルにおいて、記憶ノードにそれぞれ二つのアクセス用のトランジスタとしてＰＭＯＳトランジスタを接続した場合を示す回路図である。
【図１０】  実施の形態３にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例において、記憶ノードにそれぞれ二つのアクセス用のトランジスタとしてＰＭＯＳトランジスタを接続した場合を示す回路図である。
【図１１】  実施の形態４にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの回路図である。
【図１２】  実施の形態４にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。
【図１３】  実施の形態５にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの回路図である。
【図１４】  実施の形態５にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。
【図１５】  実施の形態６にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの回路図である。
【図１６】  実施の形態６にかかる半導体記憶装置を構成するＳＲＡＭメモリセルの他の例の回路図である。
【図１７】  実施の形態７にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。
【図１８】  実施の形態７にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図１９】  実施の形態７にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図２０】  実施の形態７にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図２１】  実施の形態７にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図２２】  コンタクトホールやビアホール等の各種記号を説明するための説明図である。
【図２３】  実施の形態８にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図２４】  実施の形態９にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。
【図２５】  実施の形態９にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図２６】  実施の形態９にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図２７】  実施の形態９にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図２８】  実施の形態９にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図２９】  実施の形態１０にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。
【図３０】  実施の形態１０にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図３１】  実施の形態１０にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図３２】  実施の形態１１にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。
【図３３】  実施の形態１１にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図３４】  実施の形態１１にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図３５】  実施の形態１２にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。
【図３６】  実施の形態１２にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図３７】  実施の形態１２にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図３８】  実施の形態１２にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図３９】  実施の形態１２にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図４０】  実施の形態１３にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。
【図４１】  実施の形態１３にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図４２】  実施の形態１３にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図４３】  実施の形態１３にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図４４】  実施の形態１３にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図４５】  実施の形態１４にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。
【図４６】  実施の形態１４にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図４７】  実施の形態１４にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図４８】  実施の形態１４にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図４９】  実施の形態１４にかかる半導体記憶装置のＳＲＡＭメモリセルのレイアウト図である。
【図５０】  実施の形態１５にかかる半導体記憶装置のＳＲＡＭメモリセルの回路図である。
【図５１】  実施の形態１５にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図５２】  実施の形態１５にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図５３】  実施の形態１５にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図５４】  実施の形態１５にかかる半導体記憶装置のメモリセルのレイアウト図である。
【図５５】  従来のＣＭＯＳ型ＳＲＡＭのメモリセルの回路図である。
【図５６】  従来のＣＭＯＳインバータ回路を示す回路図である。
【符号の説明】
ＩＮＶ１，ＩＮＶ２  インバータ、ＮＡ，ＮＢ  記憶ノード、ＮＣ  内部ノード、ＮＭ１〜ＮＭ４，ＮＭ１１，ＮＭ１２，ＮＭ２１，ＮＭ２２，ＮＭ３１，ＮＭ３２，Ｎ１〜Ｎ６  ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２，ＰＭ１１，ＰＭ１２，ＰＭ２１，ＰＭ２２，ＰＭ３１，ＰＭ３２，Ｐ１，Ｐ２  ＰＭＯＳトランジスタ、ＮＷ  Ｎウエル領域、ＰＷ１  第１のＰウエル領域、ＰＷ２  第２のＰウエル領域、ＦＬ１１〜３６  拡散領域、ＡＬ１１〜２７，ＡＬ３１〜４８，ＡＬ５１〜５４  金属配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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