(57)【特許請求の範囲】
【請求項１】
基板と、
該基板上に設けられ、ＡｌおよびＺｒからなる群から選択された金属を含む第１のバリア層と、
該第１のバリア層上に設けられ、該第１のバリア層と共通の材料を含み、Ｉｒ−Ａｌ−ＯおよびＩｒ−Ｚｒ−Ｏから選択される材料によって形成された第１の複合膜と、
該第１の複合膜上に設けられた強誘電体膜と、
該強誘電体膜上に設けられた導電性金属膜の上部電極と、
を有する強誘電体キャパシタ。
【請求項２】
前記第１のバリア層と前記第１の複合膜との間に、貴金属を含む第２のバリア層が設けられている、請求項１に記載の強誘電体キャパシタ。
【請求項３】
前記第２のバリア層は、イリジウム酸化物（ＩｒＯ2）、ルテニウム酸化物（ＲｕＯ2）、Ｉｒ、白金（Ｐｔ）、およびルテニウム（Ｒｕ）からなる材料群から選択される材料にて形成される、請求項２に記載の強誘電体キャパシタ。
【請求項４】
前記第２のバリア層は、１０から２００ｎｍの範囲の厚さを有する、請求項３に記載の強誘電体キャパシタ。
【請求項５】
前記基板は、シリコン、多結晶シリコン、二酸化ケイ素、およびシリコン−ゲルマニウム化合物からなる材料群から選択される材料にて形成される、請求項１に記載の強誘電体キャパシタ。
【請求項６】
前記第１のバリア層は、ＡｌＮおよびＺｒＮからなる材料群から選択される材料にて形成される、請求項１に記載の強誘電体キャパシタ。
【請求項７】
前記第１のバリア層は、１０から１００ナノメートル（ｎｍ）の範囲の厚さを有する、請求項１に記載の強誘電体キャパシタ。
【請求項８】
前記第１の複合膜は、１０から５００ｎｍの範囲の厚さを有する、請求項１に記載の強誘電体キャパシタ。
【請求項９】
前記第１の複合膜と前記強誘電体膜との間に、ＩｒＯ2、ＲｕＯ2、Ｉｒ、Ｒｕ、およびＰｔからなる群から選択される材料にて形成される第３のバリア層をさらに有する、請求項１に記載の導電性バリア。
【請求項１０】
前記第３のバリア層は１０から２００ｎｍの範囲の厚さを有している、請求項９に記載の導電性バリア。
【請求項１１】
ａ）  基板上にＡｌおよびＺｒからなる群から選択された金属を含む第１のバリア層を形成する工程と、
ｂ）  該第１のバリア層上に、該第１のバリア層と共通の材料を含み、Ｉｒ−Ａｌ−ＯおよびＩｒ−Ｚｒ−Ｏからなる材料群から選択された材料により第１の複合膜を形成する工程と、
ｃ）  該工程ｂ）に続いて、前記第１の複合膜を、酸素、Ｎ2、Ａｒ、および真空からなる気体群から選択された雰囲気で、５から１２０分の範囲の時間、９００から１０００℃の範囲でアニーリングする工程と、
ｄ） その後、前記第１の複合膜上に強誘電体材料を形成する工程と、
ｅ）  該強誘電体材料上に導電性の上部電極を形成する工程と、
を包含する強誘電体キャパシタの製造方法。
【請求項１２】
前記工程ａ）に続いて、ａ１）前記第１のバリア層上に貴金属を含む第２のバリア層を形成する工程をさらに含む、請求項１１に記載の強誘電体キャパシタの製造方法。
【請求項１３】
前記工程ａ１）において、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択された成長方法によって前記第２のバリア層を堆積する、請求項１２に記載の強誘電体キャパシタの製造方法。
【請求項１４】
前記第２のバリア層は、Ｉｒ、Ｒｕ、ＩｒＯ2、Ｐｔ、およびＲｕＯ2からなる群から選択される、請求項１２に記載の強誘電体キャパシタの製造方法。
【請求項１５】
前記第２のバリア層は、室温で堆積される、請求項１２に記載の強誘電体キャパシタの製造方法。
【請求項１６】
前記第２のバリア層は、１０〜２００ナノメートル（ｎｍ）の範囲の厚さで堆積される、請求項１２に記載の強誘電体キャパシタの製造方法。
【請求項１７】
前記工程ｂ）に続いて、前記第１の複合膜上に、ＩｒＯ2、ＲｕＯ2、Ｉｒ、Ｒｕ、およびＰｔからなる材料群から選択された材料にて第３のバリア層を形成する工程をさらに包含する、請求項１１に記載の強誘電体キャパシタの製造方法。
【請求項１８】
前記第３のバリア層は、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤの成長方法を用いて１０から２００ｎｍの範囲の厚さで堆積される、請求項１７に記載の強誘電体キャパシタの製造方法。
【請求項１９】
前記第３のバリア層は、室温で堆積される、請求項１７に記載の強誘電体キャパシタの製造方法。
【請求項２０】
前記第１の複合膜は、１０から５００ｎｍの範囲の厚さで堆積される、請求項１１に記載の強誘電体キャパシタの製造方法。
【請求項２１】
前記第１の複合膜は、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択された成長方法によって堆積される、請求項１１に記載の強誘電体キャパシタの製造方法。
【請求項２２】
前記第１の複合膜は、２から２０キロワットの範囲の電力レベルで、イリジウムターゲットおよび該イリジウムターゲットとは別個の金属ターゲットをｄｃコスパッタリングすることによって堆積され、
該金属ターゲットは、ＡｌおよびＺｒからなる金属群より選択された金属を含み、
雰囲気は１：５から５：１の範囲の比率のＡｒ−Ｏ2であり、
雰囲気圧が２から１００ｍＴの範囲である、請求項２１に記載の強誘電体キャパシタの製造方法。
【請求項２３】
前記第１の複合膜は、２から２０キロワットの範囲の電力レベルで、イリジウムターゲットおよび該イリジウムターゲットとは別個の金属酸化物ターゲットをＲＦコスパッタリングすることによって堆積され、
該金属酸化物ターゲットは、ＡｌおよびＺｒからなる金属群より選択された金属を含み、
雰囲気は１：５から５：１の範囲の比率のＡｒ−Ｏ2であり、
雰囲気圧が２から１００ｍＴの範囲である、請求項２１に記載の強誘電体キャパシタの製造方法。
【請求項２４】
前記第１の複合膜は、酸素雰囲気中、単一複合体ソースを備えたスパッタリングであるＰＶＤ成長によって堆積される、請求項２１に記載の強誘電体キャパシタの製造方法。
【請求項２５】
前記単一複合体ソースは、ＩｒターゲットおよびＩｒ、Ａｌ、Ｚｒからなる材料群および上記の材料の酸化物ターゲットから選択されたソース材料である、請求項２４に記載の強誘電体キャパシタの製造方法。
【請求項２６】
前記第１の複合膜は、室温で堆積される、請求項１１に記載の強誘電体キャパシタの製造方法。
【請求項２７】
前記第１のバリア層は、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択された成長方法によって堆積される、請求項１１に記載の強誘電体キャパシタの製造方法。
【請求項２８】
前記第１のバリア層は、２から２０キロワットの範囲の電力、２から１００ミリトール（ｍＴ）の範囲の圧力のＡｒ雰囲気下でスパッタリングにより堆積される、請求項２７に記載の強誘電体キャパシタの製造方法。
【請求項２９】
前記第１のバリア層は、ＡｌＮおよびＺｒＮからなる材料群から選択される、請求項１１に記載の強誘電体キャパシタの製造方法。
【請求項３０】
前記第１のバリア層は、ＡｌおよびＺｒからなる群から選択された金属をＡｒ−Ｎ2雰囲気中でスパッタリングすることによって堆積される、請求項２９に記載の強誘電体キャパシタの製造方法。
【請求項３１】
前記第１のバリア層は、室温で堆積される、請求項１１に記載の強誘電体キャパシタの製造方法。
【請求項３２】
前記第１のバリア層は、１０から１００ｎｍの範囲の厚さで堆積される、請求項１１に記載の強誘電体キャパシタの製造方法。
【請求項３３】
前記基板は、シリコン、多結晶シリコン、二酸化ケイ素、およびシリコン−ゲルマニウム化合物からなる材料群から選択される材料にて形成される、請求項１１に記載の強誘電体キャパシタの製造方法。
【発明の詳細な説明】
【発明の属する技術分野】
【０００１】
本発明は一般には集積回路（ＩＣ）の製造、およびより具体的には遷移金属を含む隣接するバリアを有するイリジウム、酸素、および遷移金属を含む複合膜を用いた高い安定性のある導電性電極バリアの製造に関する。
【従来の技術】
【０００２】
白金（Ｐｔ）および他の貴金属がＩＣ強誘電体キャパシタで使用される。それらの固有の化学抵抗が貴金属の使用の動機付けである。この特性は、特に強誘電体キャパシタの製造において見られるような高温での酸化アニーリング条件下において望まれる。加えて、貴金属とペロブスカイト金属酸化物のような強誘電体材料との間の化学的相互作用は無視できる。
【０００３】
上述の貴金属は、強誘電体材料によって分離される導電性電極対として用いられる。電極対のうちの１つ（もしくは両方の電極）は、しばしばＩＣ内のトランジスタ電極、もしくは導電性のトレースに接続される。周知のように、これらの強誘電体デバイスは、ヒステリシスループで表される電荷と電圧の関係に伴い電極に印加した電圧に基づいて分極し得る。メモリデバイスに使用する場合、分極した強誘電体デバイスは「１」もしくは「０」を表すのに使用され得る。これらのメモリデバイスは、しばしばｆｅｒｒｏ―ＲＡＭまたはＦｅＲＡＭと称される。強誘電体デバイスは不揮発性である。つまり、そのデバイスは、強誘電体が埋め込まれたＩＣから電力を取り除いた後でさえ、依然として分極したままである。
【発明が解決しようとする課題】
【０００４】
貴金属電極でさえ、金属の使用に課題がある。おそらく広く使用されている貴金属であるＰｔは、特に、高温アニーリングプロセスで、酸素の拡散を可能にする。Ｐｔを通過した酸素の拡散により隣接するバリアおよび基板材料を酸化する。典型的な隣接する基板材料はシリコンもしくは二酸化ケイ素である。酸化はＰｔとその隣接する層との間の密着性を弱くするという結果になり得る。酸化はまた、隣接する基板の層との間の導電性を妨害し得る。シリコン基板は特に酸素の拡散の結果生じる課題に影響されやすい。結果は、劣化したメモリ特性を有する強誘電体デバイスになり得る。あるいは、ＩＣのアニーリングプロセスの温度を強誘電体デバイスの劣化を防ぐために制限しなければならない。
【０００５】
様々な方法で、ＩＣ製造における導電性膜として貴金属の使用に関連する相互拡散、密着性および伝導性といった課題の改良を試みている。チタン（Ｔｉ）、酸化チタン（ＴｉＯ2）および窒化チタン（ＴｉＮ）層が、貴金属とシリコン（Ｓｉ）基板との間に置かれ、酸素の相互拡散を抑制する。しかしながらＴｉ層は一般的に６００℃より低いアニーリング温度でのみ効果的である。６００℃のアニーリング後，ＰｔはＴｉ層を通って拡散し、シリコンと反応しシリサイド生成物を形成する。さらに、Ｐｔは酸素の拡散を止めることはできない。アニーリング処理後、シリコンと電極との間の接触を絶縁する酸化ケイ素の薄い層がシリコン表面に形成され得る。
【０００６】
もう１つのＰｔ金属膜のアニーリングに関連する課題は、剥離およびヒロックの形成である。これら両方の課題は、高温アニーリング中に隣接するＩＣ層とＰｔの熱膨張および熱応力の違いに関する。Ｐｔ膜上にあるＴｉ層はＰｔ膜の応力の低下、ヒロック形成を抑制することで公知である。
【０００７】
Ｉｒはまた、酸素の相互拡散の課題を解決するための試みで用いられてきた。Ｉｒは高融点を有し、化学的に安定である。Ｐｔと比較して、Ｉｒは酸素の拡散に対してより耐性がある。さらに、酸化した場合でさえ、酸化イリジウムは導電性を持つ。次の層がＴｉの場合、Ｉｒ／Ｔｉバリアは酸素の相互拡散に対して優れた不浸透性をもつ。しかしながらＩｒはＴｉと反応し得る。Ｐｔのように、Ｉｒは、シリコンもしくは二酸化ケイ素に非常によく反応する。それゆえ、Ｉｒ／ＴｉもしくはＩｒ／ＴｉＮ二重層バリアは理想的なバリア金属ではない。
【０００８】
Ｚｈａｎｇらが発明し、および１９９９年３月５日に出願された「Ｉｒｉｄｉｕｍ  Ｃｏｎｄｕｃｔｉｖｅ  Ｅｌｅｃｔｒｏｄｅ／Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓａｍｅ」というタイトルの同時係属中の米国出願番号０９／２６３，５９５，は相互拡散に対して耐性のあるＩｒ／Ｔａ積層膜を開示している。
【０００９】
Ｚｈａｎｇらが発明し、および１９９９年３月５日に出願された「Ｉｒｉｄｉｕｍ  Ｃｏｍｐｏｓｉｔｅ  Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓａｍｅ」というタイトルの同時係属中の米国出願番号０９／２６３，９７０，は相互拡散に対して耐性があり、高温アニーリング中において極めて安定なＩｒ複合膜を開示している。
【００１０】
Ｚｈａｎｇらが発明し、および１９９９年５月２１日に出願された「Ｃｏｍｐｏｓｉｔｅ  Ｉｒｉｄｉｕｍ  Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ｗｉｔｈ
Ｏｘｉｄｉｚｅｄ  Ｒｅｆｒａｃｔｏｒｙ  Ｍｅｔａｌ  Ｃｏｍｐａｎｉｏｎ
Ｂａｒｒｉｅｒ  ａｎｄ  Ｍｅｈｏｔｄ  ｆｏｒ  Ｓａｍｅ」というタイトルの同時係属中の米国出願番号０９／３１６，６４６、は相互拡散に対して耐性があり、高温アニーリング中において極めて安定である、酸化遷移金属バリア層を有するＩｒ複合薄膜を開示している。
【００１１】
ＩＣ製造において導体、導電性のバリア、もしくは電極としてＩｒの使用における代替手段が開発された場合、利点がある。下地となるＳｉ基板に相互作用することなくＩｒを使用する場合、利点がある。
【００１２】
Ｉｒ膜が相互拡散の特性および構造的な安定性を改良するために他の導電性の金属と変えられた場合、利点がある。さらに、この改良されたタイプのＩｒ膜がＳｉ基板とＩｒの相互作用を防ぐために挿入される膜をともなって積層された場合、利点がある。
【００１３】
上述のＩｒ−金属膜が高温アニーリングで酸素の相互拡散を抑制できる場合、利点がある。Ｉｒ−金属膜が剥離の問題およびヒロックの形成に対して影響されにくい場合もまた、利点がある。
【００１４】
高温および酸素雰囲気条件でのアニーリング後、導電性があるＩｒ−金属膜が形成された場合、利点がある。
【課題を解決するための手段】
【００１５】
従って、集積回路での使用を目的とした高温で安定な導電バリア層が提供される。バリアは下地となるシリコン基板、シリコン基板上にある耐熱金属バリアを含む第１のバリア膜、および第１のバリア膜上にあるイリジウム−耐熱金属−酸素（Ｉｒ−Ｍ−Ｏ）複合膜を含む。典型的に第１のバリア膜はＴａ、Ｔｉ、Ｎｂ、Ｚｒ、Ｈｆ、ＴｉＮ、ＴａＮ、ＮｂＮ、ＺｒＮ、ＡｌＮ、およびＨｆＮからなる材料群から選ばれる。第１のバリア層は約１０ナノメータ（ｎｍ）から１００ナノメータ（ｎｍ）の範囲の厚さを有する。第１のバリアは、ＳｉまたはＳｉＯ2基板中へのＩｒの相互拡散を防ぐ。また、第１のバリアは、第１の複合膜および基板との間で他の反応を防ぐ。
【００１６】
Ｉｒ−Ｍ−Ｏ複合膜は酸素雰囲気中の高温アニーリングプロセス後、導電性を有している。さらにＩｒ−Ｍ複合膜は、ヒロック形成を阻止し、ならびに剥離も阻止する。具体的にはＩｒ複合膜は次の材料を含む。Ｉｒ−Ｔａ−Ｏ、Ｉｒ−Ｈｆ−Ｏ、Ｉｒ−Ｔｉ−Ｏ、Ｉｒ−Ｎｂ−Ｏ、Ｉｒ-Ａｌ−ＯおよびＩｒ−Ｚｒ−Ｏである。典型的にＩｒ−Ｍ−Ｏ複合膜は、約１０ｎｍから５００ｎｍの範囲の厚さを有する。上記の遷移金属および酸素は、Ｉｒの多結晶粒界を埋めるために第１の複合膜に加えられ、その安定性を改良し、バリアへの侵入およびヒロックの生成を阻止する。
【００１７】
本発明のいくつかの局面において、貴金属を含む第２のバリア層が、第１の複合膜への酸素の拡散を制限するために第１のバリア層上に敷かれる。第２のバリアは、アニーリングプロセス中第１のバリアの酸化を防ぐのに役立つ。第２のバリア膜は、イリジウム酸化物（ＩｒＯ2）、ルテニウム酸化物（ＲｕＯ2）、Ｉｒ、白金（Ｐｔ）、およびルテニウム（Ｒｕ）からなる材料群から選択される。
【００１８】
本発明のいくつかの局面において、貴金属を含む第３のバリア層が、Ｉｒ−Ｍ−Ｏ複合膜上に敷かれる。第３のバリア材料はＩｒＯ2、ＲｕＯ2、Ｉｒ，Ｒｕ、およびＰｔからなる材料群から選択される。第３のバリアは、第１の複合膜および強誘電体膜のような後に堆積される膜との間の界面を改良し、これにより、結晶の配向性の改良、および後に形成される強誘電体デバイスの漏れ電流および疲労特性を改良する。
【００１９】
本発明のいくつかの局面において、バリアは強誘電体デバイスにおける電極として使用される。その時、強誘電体膜がＩｒ−Ｍ−Ｏ膜上に敷かれる。貴金属、上述のＩｒ−Ｍ複合膜、もしくは他の多層導電性上部電極からなる導電性金属膜が、強誘電体膜上に敷かれる。強誘電体膜は上部電極およびＩｒ−Ｍ−Ｏ電極との間に電荷を格納できる。
【００２０】
また集積回路基板上にある高温で安定な導電性バリアの形成方法を提供する。その方法は、
ａ）  ＰＶＤ（物理的気相成長法）、ＣＶＤ（化学的気相成長法）、もしくはＭＯＣＶＤ（有機金属化学的気相成長法）プロセスによって基板上に上述したような第１のバリア層を堆積する工程と、
ｂ）  ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤプロセスによって前記第１のバリア層上に約１０から５００ｎｍの範囲の厚さまで上述のようなイリジウム、遷移金属、および酸素を含む第１の複合膜を堆積する工程と、
ｂ1）  酸素、Ｎ2、Ａｒおよび真空からならる気体群から選択された雰囲気で第１の複合膜をアニーリングし、上記アニーリングの温度は約４００から１０００℃の範囲であり、それによって上記第１の複合膜の導電性が改良し、および上記第１の複合膜の厚さが安定化する工程と、
を包含する。
【００２１】
本発明のいくつかの局面において、工程ａ）に続くさらなる工程であって、
ａ1）ＣＶＤ、ＰＶＤ、もしくはＭＯＣＶＤプロセスによって、前記第１のバリア層上にある上記の貴金属を含む第２のバリア層を堆積する工程である。第２のバリア層は第１のバリア層中への酸素の拡散を阻止する。
【００２２】
本発明のいくつかの局面において、強誘電体キャパシタが形成され、工程ｂ）に続くさらなる工程であって、
ｃ）  （任意の）ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤ成長法の使用することによって、約１０から２００ｎｍの範囲の厚さまで前記Ｉｒ−Ｍ−Ｏ複合膜上に上記の貴金属材料の第３のバリア層を堆積する工程であって、上記第３のバリア層は、後に堆積される材料および上記第１の複合膜との界面を改良する、工程と、
ｄ）  該第１の複合膜上に強誘電体材料を堆積する工程と、
ｅ）  該強誘電体材料上に導電性の上部電極を堆積し、それによって強誘電体キャパシタが形成する工程と、
を包含する。
【００２３】
スパッタリングは複合膜およびバリア膜の堆積に使用される１つのＰＶＤプロセスである。例えば、第１のバリア材料は、約５０から８００ワットの範囲の電力、２〜１００ミリトール（ｍＴ）の圧力のＡｒ雰囲気下の工程ａ）でのスパッタリングによって直径４インチターゲットから堆積され得る。工程ｂ）は約５０から８００ワットの範囲の電力レベルでＩｒターゲットおよび金属ターゲットのコスパッタリングを包含する。金属ターゲットは、Ｔａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、およびＨｆからなる金属群から選択される。雰囲気は約１：５から５：１の範囲のフロー比を有するＡｒ−Ｏ2であり、ならびに雰囲気圧は、約２から１００ｍＴの範囲である。金属窒化物が堆積される場合、工程ａ）はＡｒ−Ｎ2雰囲気の設定を包含する。
【００２４】
あるいは、工程ｂ）は酸素雰囲気中、単一、複合ソースを備えたスパッタリングであるＰＶＤ成長法による第１の複合膜の堆積を包含する。単一複合ソース材料はＩｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、Ｈｆ、および上記の材料の酸化物からなる金属群から選択される。
【００２５】
本発明の導電性バリアは、集積回路において、高温で安定な導電性バリアは基板と、該基板上にあるＴａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、およびＨｆからなる群から選択された金属を含む第１のバリア層と、該第１のバリア層上にあるイリジウムおよび酸素を含む第１の複合膜であって、それによって該第１の複合膜は酸素雰囲気中、高温アニーリングプロセス後も導電性を有している、第１の複合膜と、を含む。
【００２６】
前記第１のバリア層上に貴金属を含む第２のバリア層であって、それによって該第２のバリア層は該第１のバリア層への酸素の拡散を制限する、第２のバリア層をさらに含んでもよい。
【００２７】
前記第２のバリア層は、イリジウム酸化物（ＩｒＯ2）、ルテニウム酸化物（ＲｕＯ2）、Ｉｒ、白金（Ｐｔ）、およびルテニウム（Ｒｕ）からなる材料群から選択されてもよい。
【００２８】
前記第２のバリア層は、約１０から２００ｎｍの範囲の厚さを有してもよい。
【００２９】
前記基板は、シリコン、多結晶シリコン、二酸化ケイ素、およびシリコン−ゲルマニウム化合物からなる材料群から選択され、そのために前記第１のバリア層はＩｒシリサイド生成物の形成を防いでもよい。
【００３０】
前記第１のバリア層は、ＴｉＮ、ＴａＮ、ＮｂＮ、ＺｒＮ、ＡｌＮ、およびＨｆＮからなる材料群から選択されてもよい。
【００３１】
前記第１のバリア層は、約１０から１００ナノメートル（ｎｍ）の範囲の厚さを有してもよい。
【００３２】
前記第１の複合膜は、Ｉｒ−Ｔａ−Ｏ、Ｉｒ−Ｔｉ−Ｏ、Ｉｒ−Ｎｂ−Ｏ、Ｉｒ−Ａｌ−Ｏ、Ｉｒ−Ｈｆ−Ｏ、およびＩｒ−Ｚｒ−Ｏから選択されてもよい。
【００３３】
前記第１の複合膜および前記第１のバリア層は、Ｔａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、およびＨｆからなる材料群から選択される共通の材料を含んでもよい。
【００３４】
前記第１の複合膜は、約１０から５００ｎｍの範囲の厚さを有してもよい。
【００３５】
前記第１の複合膜上にある第３のバリア層をさらに含み、第３のバリア膜はＩｒＯ2、ＲｕＯ2、Ｉｒ、Ｒｕ、およびＰｔからなる群から選択され、それによって該第３のバリア層は後に堆積される膜との界面を改良してもよい。
【００３６】
前記第３のバリア層は約１０から２００ｎｍの範囲の厚さを有していてもよい。
【００３７】
強誘電体キャパシタが形成され、さらに前記第１の複合膜上にある強誘電体膜と、該強誘電体膜上に導電性金属膜の上部電極とを含み、それによって強誘電体キャパシタが形成され、該第１の複合膜および該上部電極との間に電荷を格納できてもよい。
【００３８】
本発明の集積回路基板上にある高温で安定な導電性バリアの形成方法は、ａ）
該基板上にＴａ、Ｔｉ、Ｎｂ、Ａｌ、Ｈｆ、およびＺｒからなる群から選択された金属を含む第１のバリア層を形成する工程と、ｂ）  該第１のバリア層上にあるイリジウムおよび酸素を含む第１の複合膜を形成し、それによって該基板との相互作用に抵抗性のある多層構造が形成される工程と、を包含する。
【００３９】
前記工程ａ）に続くさらなる工程であって、ａ1）前記第１のバリア層上にある貴金属を含む第２のバリア層を形成し、それによって該第２のバリア層が該第１のバリア層への酸素の拡散を阻止してもよい。
【００４０】
前記工程ａ1）は、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択された成長方法によって前記第２のバリア層を堆積する工程を包含してもよい。
【００４１】
前記工程ａ1）は、Ｉｒ、Ｒｕ、ＩｒＯ2、Ｐｔ、およびＲｕＯ2からなる群から選択された前記第２のバリア層を堆積する工程を包含してもよい。
【００４２】
前記工程ａ1）は、およそ室温で前記第２のバリア層を堆積する工程を包含してもよい。
【００４３】
前記工程ａ1）は、約１０〜２００ナノメートル（ｎｍ）の範囲の厚さを有する前記第２のバリア層を堆積する工程を包含してもよい。
【００４４】
前記工程ｂ）に続くさらなる工程であって、ｃ）  前記第１の複合膜上にあるＩｒＯ2、ＲｕＯ2、Ｉｒ、Ｒｕ、およびＰｔからなる材料群から選択された第３のバリア層を形成し、それにより該第１の複合膜および後に堆積される材料との間の界面を改良する工程、を包含してもよい。
【００４５】
前記工程ｃ）は、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤの成長方法を用いて約１０から２００ｎｍの範囲の厚さまで前記第３のバリア層を堆積する工程を包含してもよい。
【００４６】
前記工程ｃ）は、およそ室温で前記第３のバリア層を堆積する工程を包含してもよい。
【００４７】
前記工程ｂ）は、約１０から５００ｎｍの範囲の厚さまで前記第１の複合膜を堆積する工程を包含してもよい。
【００４８】
前記工程ｂ）は、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択された成長方法によって前記第１の複合膜を堆積する工程を包含してもよい。
【００４９】
前記工程ｂ）は、約２から２０キロワットの範囲の電力レベルで、別個のイリジウムターゲットおよび金属ターゲットをｄｃコスパッタリングする工程を包含し、該金属ターゲットは、Ｔａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、およびＨｆからなる金属群選択され、雰囲気は約１：５から５：１の範囲の比率のＡｒ−Ｏ2であり、ならびに雰囲気圧が約２から１００ｍＴの範囲であってもよい。
【００５０】
前記工程ｂ）は、約２から２０キロワットの範囲の電力レベルで、別個のイリジウムターゲットおよび金属酸化物ターゲットをＲＦコスパッタリングする工程を包含し、該金属酸化物ターゲットは、Ｔａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、Ｈｆからなる金属群選択された金属を含み、雰囲気は約１：５から５：１の範囲の比率のＡｒ−Ｏ2であり、ならびに雰囲気圧が約２から１００ｍＴの範囲であってもよい。
【００５１】
前記工程ｂ）は、酸素雰囲気中、単一、複合ソースを備えたスパッタリングであるＰＶＤ成長による前記第１の複合膜を堆積する工程を包含してもよい。
【００５２】
前記工程ｂ）は、ＩｒターゲットおよびＩｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、およびＨｆからなる材料群および上記の材料の酸化物ターゲットから選択されたソース材料である前記単一複合ソースを備えてもよい。
【００５３】
前記工程ｂ）は、Ｉｒ−Ｔａ−Ｏ、Ｉｒ−Ｔｉ−Ｏ、Ｉｒ−Ｎｂ−Ｏ、Ｉｒ−Ａｌ−Ｏ、Ｉｒ−Ｈｆ−Ｏ、およびＩｒ−Ｚｒ−Ｏからなる材料群から選択された前記第１の複合膜を含んでもよい。
【００５４】
前記工程ｂ）は、およそ室温で前記第１の複合膜を堆積する工程を包含してもよい。
【００５５】
前記工程ａ）は、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択された成長方法によって前記第１のバリア層を堆積する工程を包含してもよい。
【００５６】
前記工程ａ）は、約２から２０キロワットの範囲の電力、約２から１００ミリトール（ｍＴ）の範囲の圧力のＡｒ雰囲気下でスパッタリングによる前記第１のバリア材料を堆積する工程を包含してもよい。
【００５７】
前記工程ａ）は、ＴａＮ、ＴｉＮ、ＮｂＮ、ＡｌＮ、ＨｆＮ、およびＺｒＮからなる材料群から選択された第１のバリアを形成する工程を包含してもよい。
【００５８】
前記工程ａ）は、Ｔａ，Ｔｉ、Ｎｂ、Ａｌ、Ｈｆ、およびＺｒからなる群から選択された金属をＡｒ−Ｎ2雰囲気中でスパッタリングする工程を包含してもよい。
【００５９】
前記工程ａ）は、およそ室温で前記第１のバリア層を堆積する工程を包含してもよい。
【００６０】
前記工程ａ）は、約１０から１００ｎｍの範囲の厚さまで前記第１のバリア層を堆積する工程を包含してもよい。
【００６１】
強誘電体キャパシタが形成され、前記工程ｂ）に続くさらなる工程であって、ｄ）  前記第１の複合膜上に強誘電体材料を形成する工程と、ｅ）  該強誘電体材料上に導電性の上部電極を形成し、それによって強誘電体キャパシタが形成される工程と、を包含してもよい。
【００６２】
前記工程ｂ）に続くさらなる工程であって、ｂ1）  前記第１の複合膜をアニーリングし、それによって該第１の複合膜の導電性が改良され、および該第１の複合膜の厚さが安定化される工程、を包含してもよい。
【００６３】
前記工程ｂ1）は、酸素、Ｎ2、Ａｒ、および真空からなる気体群から選択された雰囲気で、アニーリングする工程を包含し、約１から１２０分の範囲の時間、該アニーリングの温度は約４００から１０００℃の範囲であってもよい。
【００６４】
前記基板は、シリコン、多結晶シリコン、二酸化ケイ素、およびシリコン−ゲルマニウム化合物からなる材料群から選択されてもよい。
【発明の実施の形態】
【００６５】
図１〜４は、集積回路において使用するための完全な、高温で安定な導電性バリア層における工程を示す。特に、導電性バリアは強誘電体キャパシタにおける電極として有効である。図１は、基板１２、基板１２上にあるＴａ、Ｔｉ、Ｎｂ，Ｚｒ、Ａｌ、およびＨｆからなる群から選択された金属を含む第１のバリア膜１４からなる導電性バリア１０を示す。イリジウムおよび酸素を含む第１の複合膜１６は、第１のバリア膜１４上に敷かれる。第１の複合膜１６は、酸素雰囲気中、高温アニーリングプロセスの後も導電性を有している。
【００６６】
基板１２はシリコン、多結晶シリコン、二酸化ケイ素、およびシリコンーゲルマニウム化合物からなる材料群から選択され、そのために第１のバリア層１４はＩｒシリサイド生成物の形成を防ぐ。第１のバリア膜１４の材料はまた、ＴａＮ、ＴｉＮ、ＮｂＮ、ＺｒＮ、ＡｌＮ、およびＨｆＮを含む遷移金属の窒化物からなる群から選択される。第１のバリア層１４は、約１０から１００ナノメートル（ｎｍ）の範囲の厚さ１８を有する。
【００６７】
特に、第１の複合膜１６のいくつかの形式が可能である。概して、第１の複合膜１６はＩｒ、酸素、および遷移金属を含む。導電性バリア層１０は、Ｉｒ−Ｔａ−Ｏ、Ｉｒ−Ｔｉ−Ｏ、Ｉｒ−Ｎｂ−Ｏ、Ｉｒ−Ａｌ−Ｏ、Ｉｒ−Ｈｆ−Ｏ、およびＩｒ−Ｚｒ−Ｏからなる群から選択された第１の複合膜１６を含む。電極層の導電性は、金属、Ｉｒ、Ｏの相対組成比を変化させることで変えることが可能である。スパッタリングを使用する場合、組成比はＩｒターゲットおよび金属ターゲットに印加される電力加減、もしくはＡｒガスおよびＯ2ガスの比、または分圧の変化によって変化する。
【００６８】
Ｉｒ−Ｍ−Ｏ、第１の複合膜１６は約１０から５００ｎｍの範囲の厚さ２０を有している。第１の複合膜１６および第１のバリア層１４は、典型的にＴａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、およびＨｆからなる群から選択された共通の材料を含む。つまり、第１の複合膜１６がＴｉを含む場合、第１のバリア層１４はＴｉを含む。同様に、第１の複合膜１６がＮｂを含む場合、第１のバリア層１４もまたＮｂを含む。第１の複合膜１６がＺｒを含む場合、第１のバリア層１４もまたＺｒを含む。第１の複合膜１６がＨｆを含む場合、第１のバリア層１４もまたＨｆを含む。しかし、膜１６およびバリア１４は共通の材料を含むことは必要ではない。例えば、本発明のいくつかの局面は、第１の複合膜１６はＩｒ−Ｔａ−Ｏであり、ならびに第１のバリアがＴｉである。
【００６９】
図２は図１の導電性バリア膜１０の別の局面を示す。導電性バリア層１０はさらに、第１のバリア層１４上にある貴金属を含む第２のバリア膜３０を含む。第２のバリア膜３０は、第１のバリア膜１４中への酸素の拡散を制限する。第２のバリア膜３０はイリジウム酸化物（ＩｒＯ2）、ルテニウム酸化物（ＲｕＯ2）、Ｉｒ、白金（Ｐｔ）、およびルテニウム（Ｒｕ）からなる材料群から選択される。第２のバリア膜３０は約１０から２００ｎｍの範囲の厚さ３２を有する。
【００７０】
図３は本発明のバリア層１０の別の局面を示す。あるいは、第３のバリア層３６が第１の複合膜１６上に敷かれる。第３のバリア層３６の材料は、ＩｒＯ2、ＲｕＯ2、Ｉｒ、Ｐｔ、およびＲｕからなる群から選択される。第３のバリア層は約１０から２００ｎｍの範囲の厚さ３８を有する。第３のバリア層３６は後に堆積する層に対してＩｒ−Ｍ−Ｏ膜１６界面を改良する。
【００７１】
図４は、図１、２、あるいは３の導電性バリア層１０を強誘電体キャパシタ４０の一部として含まれるものとして示す。強誘電体キャパシタ４０はさらに、第１の複合膜１６上にある強誘電体膜４２を含む。本発明のいくつかの局面において、第３のバリア層３６（図示せず）は第１の複合膜１６上に敷かれる。他の局面において（図示せず）、第２のバリア層３０は第１のバリア層１４上に敷かれる。導電性金属膜の上部電極４４は強誘電体膜４２上に敷かれる。この方法で、強誘電体膜４２は上部電極４４および下部電極１６との間に電荷の格納、または分極の保持が可能である。本発明の代替の局面において、上部電極４４は、貴金属、多層電極、およびＩｒ複合膜１６と同一の材料である。
【００７２】
上記のバリア構造は、ＭＦＭＯＳおよびＭＦＭＳタイプメモリのような不揮発性メモリ、ＤＲＡＭ、キャパシタ、センサ、ディスプレイ、および変換器用途におけるシリコン、多結晶シリコン、または二酸化ケイ素基板上に導電性の下部電極／バリア構造として使用され得る。
【００７３】
例えば、不揮発性メモリ用途のための導電性下部電極／バリア構造としてＩｒ−Ｔａ−Ｏ／Ｔａを用いるバリア構造は、導電性および完全性を失うことなく１０００℃のアニーリングに耐え得るように、驚くほど利点を有する。第２のバリア層３０として薄いＩｒ層の挿入によりＴａバリア層１４の酸化を防ぐ。
【００７４】
堆積直後のＩｒ−Ｔａ−Ｏ膜１６は、１〜３０分間、Ｏ2雰囲気下で６００〜９００℃のポスト成長アニーリングによってもっとも導電性を有するようになる。構造の厚さは１分から２時間、６００℃またはより高い温度のアニーリングによって安定化され得る。
【００７５】
図５Ａ〜図５Ｄは、酸素雰囲気中高温アニーリング後の本発明の導電性バリア膜構造のＸ線回折スペクトルを示す。第１のバリア層は、室温で３００Ｗ、Ａｒ５ｍＴでの、４インチターゲットのスパッタリングによって二酸化ケイ素基板上に堆積されたＴｉ，Ｎｂ，あるいはＺｒのいずれかである。Ｉｒ−金属−Ｏの電極層は、１：１のＡｒ−Ｏ2比で１０ｍＴの圧力を有し、Ｉｒおよび金属の４インチターゲットを各々のターゲットにそれぞれ３００Ｗでコスパッタリングによって得られた。ここで金属は、Ｔｉ、Ｎｂ、およびＺｒを含む。Ｉｒ−Ａｌ−Ｏ層の場合、Ａｌターゲットに使用される電力は１５０Ｗである。ベース圧力は約１×１０-7ｔｏｒｒである。Ｏ2雰囲気中でのポスト成長アニーリングは、これらの構造の熱安定性を調べるために８００℃から９００℃で行われた。
【００７６】
図５Ａ〜図５Ｄの実験膜は、非常に良好なＩｒ多結晶を含む成長直後の膜を示す。８００℃、５分間Ｏ2アニーリング後、結晶化したＩｒＯ2ピークが全ての構造で現れた。特に、Ｉｒ−Ｔｉ−Ｏ／Ｔｉ／ＳｉＯ2、Ｉｒ−Ｎｂ−Ｏ／Ｎｂ／ＳｉＯ2、およびＩｒ−Ｚｒ−Ｏ／Ｚｒ／ＳｉＯ2を含むバリア構造が研究された。ＩｒＯ2ピークの強度は、９００℃、Ｏ2アニーリング後増加を続ける。Ｉｒピークは、Ｉｒ−Ｔｉ−Ｏ、Ｉｒ−Ｎｂ−Ｏ、およびＩｒ−Ｚｒ−Ｏ膜においてほとんど消失している。Ｉｒ−Ａｌ−Ｏに関して、Ａｌターゲット上に使用されたより小さなターゲット電力により、Ｉｒ−Ａｌ−Ｏ膜中のＡｌ組成がより少なくなるために、強いＩｒピークが、９００℃アニーリング後も残っている。９００℃、Ｏ2アニーリング後でさえも結晶化したＴｉＯ2のピークは、Ｉｒ−Ｔｉ−Ｏ／Ｔｉ／ＳｉＯ2において全く見られなかった。Ｉｒ−Ｚｒ−Ｏ／Ｚｒ／ＳｉＯ2構造において、ＺｒＯ2のピークが８００℃酸素アニーリングのワンステップ後に現れている。Ｉｒ−Ｎｂ−Ｏ／Ｎｂ／ＳｉＯ2構造において、Ｎｂ2Ｏ5のピークはまた８００℃酸素アニーリングのワンステップ後に現れている、しかしＮｂ2Ｏ5のピーク強度は弱い。
【００７７】
図６は、酸素雰囲気中高温アニーリング後の本発明のいくつかの複合膜のシート抵抗変化を示す。全てのＩｒ−金属−Ｏ膜が、９００℃５分間酸素アニーリング後導電性を維持している。Ｉｒ−Ｎｂ−Ｏ膜およびＩｒ−Ｔｉ−Ｏ膜のシート抵抗は、９００℃アニーリング後に増加し始める。一方Ｉｒ−Ｚｒ−ＯおよびＩｒ−Ａｌ−Ｏのシート抵抗は、８００℃アニーリング後の同じ膜のシート抵抗よりも９００℃アニーリング後の方がより小さい。イリジウムシリサイドまたは金属シリサイドのピークはＸＲＤスペクトルには全く見られなかった。従って、良好なバリア特性は、金属にＴａ、Ｔｉ、Ｎｂ、Ａｌ、Ｈｆ、およびＺｒを含む、このＩｒ−金属−Ｏ／金属または金属窒化物バリア構造で維持される。
【００７８】
本明細書中で使用する表記「／」は、Ｉｒ／ＴａがＴａ膜上にＩｒ膜の層があるように膜の層を定義する。本明細書中で使用する表記「−」は、Ｉｒ−Ｔａ膜がＩｒおよびＴａの元素を含む複合膜であるように元素の複合または混合を定義する。
【００７９】
図７は強誘電体キャパシタで使用されるような高温で安定な導電性バリア層の形成方法の工程を図示するフローチャートである。工程１００は集積回路基板を提供する。基板は、シリコン、多結晶シリコン、二酸化ケイ素、およびシリコン−ゲルマニウム化合物からなる材料群から選択される。工程１０２はＴａ、Ｔｉ、Ｎｂ、Ｚｒ、およびＨｆからなる群から選択された金属を含む基板上にある第１のバリア層を形成する。工程１０２は、ＴａＮ、ＴｉＮ、ＮｂＮ、ＺｒＮ、ＡｌＮ、およびＨｆＮからなる材料群から選択された第１のバリア層の形成を包含する。工程１０２は、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択された成長方法による第１のバリア層の堆積を包含する。ＰＶＤプロセスはｄｃおよびＲＦスパッタリング成長方法の両方を包含するということが理解される。本発明のいくつかの局面において、工程１０２は、およそ室温で第１のバリア層の堆積を包含する。工程１０２はまた、約１０から１００ｎｍの厚さまで第１のバリア層の堆積を包含する。
【００８０】
工程１０４は、第１のバリア層上にイリジウムおよび酸素の第１の複合膜を形成する。工程１０４はＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択された成長方法による第１の複合膜の堆積を包含する。本発明のいくつかの局面において、工程１０４は、約１０から５００ｎｍの範囲の厚さまでおよそ室温でＩｒ−Ｍ−Ｏ複合膜の堆積を包含する。工程１０４は、Ｉｒ−Ｔａ−Ｏ、Ｉｒ−Ｔｉ−Ｏ、Ｉｒ−Ｎｂ−Ｏ、Ｉｒ−Ａｌ−Ｏ、Ｉｒ−Ｈｆ−Ｏ、およびＩｒ−Ｚｒ−Ｏからなる群から選択された第１の複合膜を含む。工程１０６は生成物であり、そこで基板との相互作用に抵抗性のある多層構造が形成される。
【００８１】
本発明のいくつかの局面において、工程１０２は約５０〜８００ワット、Ａｒを含む雰囲気、約２から１００ｍＴの範囲の圧力でスパッタリングによる第１のバリア材料金属（Ｔａ、Ｔｉ、Ｎｂ、Ｚｒ、およびＨｆ）の堆積を包含する。金属窒化物第１のバリア材料は、上記の耐熱金属、またはＡｌをＡｒおよびＮ2雰囲気中でスパッタリングにより形成される。より大きなターゲットを用いる場合、電力レベルは約２から２０キロワットの範囲である。
【００８２】
スパッタリングが使用される場合、工程１００は、一般にベース、予備堆積、系の圧力が１×１０-5好ましくは１×１０-7Ｔ以下の設定を包含する。本発明のいくつかの局面において、工程１０４は、ＰＶＤ成長法による第１の複合膜の堆積を包含する。特に、別個のＩｒターゲットおよび金属ターゲットを備えるｄｃコスパッタリングが使用される。スパッタリングは、Ａｒ−Ｏ2雰囲気中、フロー比または分圧を約１：５から５：１の範囲で行われる。堆積圧力は、約２から１００ｍＴまで変化する。さらに、工程１０４は、４インチターゲットに関して、約５０から８００ワットの範囲の電力で両方のターゲットのコスパッタリングを包含する。１１インチターゲットのようなより大きなターゲットに関して、電力レベルはそれに応じて一定の割合で増す。大きなターゲットに関する適した電力範囲は、約２から２０キロワット（ｋＷ）である。あるいは、電力は約数百ボルトで約１０から１００ミリアンペア（ｍＡ）の範囲の電流密度として表される。金属ターゲットは、Ｔａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、およびＨｆからなる群から選択される。上記の群から選択された金属を含む金属酸化物ターゲットが用いられる場合、ＲＦスパッタリングは一般にｄｃスパッタリングの代わりに使用される。
【００８３】
あるいは、工程１０４は酸素雰囲気中で、単一、複合ターゲットを有するスパッタリングを用いたＰＶＤ成長法による第１の複合膜の堆積を包含する。特に、単一複合ソースには、ＩｒターゲットならびにＴａ、Ｔｉ、Ｎｂ、Ｚｒ、Ａｌ、Ｈｆおよび上記の金属材料の酸化物からなる群から選択されたもう１つのソース材料のターゲットを使用する。一般に、ターゲット材料が金属酸化物の形態で酸素を含む場合、酸素雰囲気はそれほど重要でないが、スパッタリングは酸素雰囲気中で行われる。
【００８４】
本発明のいくつかの局面において、さらなる工程が工程１０４に続く。工程１０４ａは、第１の複合膜のアニーリングし、導電性を改良し、かつ第１の複合膜の厚さを安定化することを包含する。ラピッドサーマルアニーリング（ＲＴＡ）および炉アニーリングプロセスが使用される。アニーリングは、Ｎ2、Ｏ2、Ａｒおよび真空からなる群から選択された雰囲気で、約４００および１０００℃の間の範囲のアニーリング温度、約１から１２０分の範囲の時間で行われる。
【００８５】
本発明のいくつかの局面は、工程１０２に続くさらなる工程を含む。工程１０２ａは、第１のバリア層上にある貴金属を含む第２のバリア層の形成であり、それによって第２のバリア層は第１の複合膜への酸素の拡散を阻止する。工程１０２ａは、Ｉｒ、Ｒｕ、ＩｒＯ2、Ｐｔ、およびＲｕＯ2からなる群から選択された第２のバリア膜の堆積を包含する。工程１０２ａは、約１０から２００ｎｍの範囲の厚さまで第２のバリア層の堆積を包含する。ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択された成長方法によって第２のバリア層は堆積される。本発明のいくつかの局面において、工程１０２ａはおよそ室温での第２のバリア層の堆積を包含する。
【００８６】
本発明のいくつかの局面は工程１０４に続くさらなる工程を含む。工程１０４ｂは、第１の複合膜上にあるＩｒ、Ｒｕ、ＩｒＯ2、ＰｔおよびＲｕＯ2からなる群から選択された第３のバリア層を形成し、それによって第３のバリアは、第１の複合膜および後に堆積される材料との界面を改良する。結果として、後に堆積される膜は、しばしば強誘電体膜であるが、改良した漏れ電流および疲労特性を有し、ならびに改良した結晶構造である膜を有するデバイスを形成する。工程１０４ｂは約１０から２００ｎｍの範囲の厚さまで第３のバリア膜の堆積を包含する。第３のバリア層の成長方法はＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択される。本発明のいくつかの局面において、工程１０４ｂはおよそ室温での第３のバリア層の堆積を包含する。
【００８７】
図８は、本発明の導電性バリア第１の複合膜を使用する強誘電体キャパシタの形成における工程を示すフローチャートである。工程２００から２０４は、図７の工程１００から１０４を繰り返す。本発明のいくつかの局面において（図示せず）、さらなる工程は第１のバリア上に第２のバリア層を形成する。本発明のいくつかの局面において（図示せず）、さらなる工程は第１の複合膜上に第３のバリア層を形成する。工程２０６は第１の複合層上に強誘電体材料を形成する。工程２０８は、上述のように、強誘電体材料上に導電性の上部電極を形成する。工程２１０は生成物であり、ここで強誘電体キャパシタが形成される。
【００８８】
強誘電体キャパシタの電極の形成に際して有効であるＩｒ−Ｍ−Ｏ複合膜を提供している。ここでＭは様々な耐熱金属を含む。Ｉｒ複合膜は酸素雰囲気中高温アニーリングに抵抗性がある。同様の様々なＭ遷移金属から生成されたバリア層を下地に使用する場合、結果的に導電性バリアはまた下にあるＳｉ基板へのＩｒの拡散を抑える。結果として、電極界面の特性を劣化させるＩｒシリサイド生成物は形成されない。つまり、Ｉｒ複合膜は、高温アニーリングプロセス中、酸素中においてさえも、導電性を有し、剥離またはヒロックの形成がない。Ｉｒ−Ｍ−Ｏ導電性電極／バリア構造は不揮発性ＦｅＲＡＭデバイス、ＤＲＡＭ、キャパシタ、焦電性赤外線センサ、光ディスプレイ、光スイッチ、圧電変換器、および表面弾性波デバイスにおいて有益である。Ｉｒ−Ｍ−Ｏ複合膜バリア層およびＩｒ−Ｍ−Ｏ複合膜強誘電体電極を形成する方法もまた提供される。
【００８９】
強誘電体キャパシタの電極形成の際に有効なＩｒ−Ｍ−Ｏ複合膜を提供している。複合膜は、酸素およびイリジウムを含む多様な遷移金属を含む。Ｉｒ−Ｍ−Ｏ複合膜は構造上非常に安定であり、酸素雰囲気中の高温アニーリングにたいして抵抗性がある。遷移金属バリア層を下地に用いる場合、結果的な導電性バリアはまた、下地であるＳｉ基板へのＩｒの拡散を抑える。結果として、電極界面の特性を劣化させるＩｒシリサイド生成物は形成されない。Ｉｒ複合膜は、高温アニーリングプロセス中、酸素雰囲気下でさえ、導電性を有し、剥離およびヒロックの形成を阻止する。上記のＩｒ複合膜は、金属強誘電体金属酸化物シリコン（ＭＦＭＯＳ）、金属強誘電体金属シリコン（ＭＦＭＳ）のような不揮発性メモリ、ＤＲＡＭ、キャパシタ、焦電性赤外線センサー、光ディスプレイ、光スイッチ、圧電変換器、および表面弾性波（ＳＡＷ）デバイスの製造において有効である。さらに、Ｉｒ複合膜は他の高温酸化雰囲気において有効である。例えば、ロケットスラスタの製造において使用される材料のような航空宇宙産業分野においてである。他の変形および実施形態は当該業者に考えられる。
【発明の効果】
【００９０】
本発明の導電性バリアおよびその形成方法により、集積回路での使用を目的とした高温で安定な導電バリア層が提供される。
【図面の簡単な説明】
【００９１】
【図１】  図１は、集積回路で使用するための高温で安定な導電性バリア層の完全な工程を示す。
【図２】  図２は、集積回路で使用するための高温で安定な導電性バリア層の完全な工程を示す。
【図３】  図３は、集積回路で使用するための高温で安定な導電性バリア層の完全な工程を示す。
【図４】  図４は、集積回路で使用するための高温で安定な導電性バリア層の完全な工程を示す。
【図５Ａ】  図５Ａは、酸素雰囲気中、高温アニーリング後の本発明の導電性バリア膜構造のＸ線回折スペクトルを示す。
【図５Ｂ】  図５Ｂは、酸素雰囲気中、高温アニーリング後の本発明の導電性バリア膜構造のＸ線回折スペクトルを示す。
【図５Ｃ】  図５Ｃは、酸素雰囲気中、高温アニーリング後の本発明の導電性バリア膜構造のＸ線回折スペクトルを示す。
【図５Ｄ】  図５Ｄは、酸素雰囲気中、高温アニーリング後の本発明の導電性バリア膜構造のＸ線回折スペクトルを示す。
【図６】  図６は、酸素雰囲気中、高温アニーリング後の本発明のいくつかの複合膜のシート抵抗の変化を示す。
【図７】  図７は、強誘電体キャパシタで使用されるような、高温で安定な導電性バリア層の形成方法における工程を示すフローチャートである。
【図８】  図８は、本発明の導電性バリアＩｒ複合膜を使用する強誘電体キャパシタの形成における工程を描くフローチャートである。
【符号の説明】
【００９２】
１０  導電性バリア
１２  基板
１４  第１のバリア膜
１６  第１の複合膜
１８  第１のバリア層の厚さ
２０  第１の複合膜の厚さ
３０  第２のバリア膜
３２  第２のバリア膜の厚さ
３６  第３のバリア層
３８  第３のバリア層の厚さ
４０  強誘電体キャパシタ
４２  強誘電体膜
４４  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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