(57)【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、前記メモリセルアレイは、複数のメモリセルブロックに分割されており、
行アドレス信号に応じて前記メモリセルアレイの行を選択する行選択回路と、
前記メモリセルアレイの列を選択するための複数の列選択線と、
列アドレス信号に応じて前記複数の列選択線のうちの少なくとも１つを選択的に活性化するための信号を生成する列選択回路と、
前記複数の列選択線のうち、活性化された列選択線に対応するメモリセル列との間で記憶データを授受するためのデータ入出力回路と、
テストモードにおいて、前記複数の列選択線のうち所定の列選択線にストレス電位を選択的に供給するためのストレス印加回路と、
前記複数の列選択線のうち少なくとも２つの列選択線間に設けられ、前記複数のメモリセルブロックに共通に電源電位を供給するための電源配線とを備え、
前記ストレス印加回路は、
前記テストモードにおいて、前記列選択回路による前記列選択線の選択動作を不能化するための列選択不能化回路と、
前記テストモードにおいて、前記列選択線に印加する前記ストレス電位を生成するためのテスト電位生成回路と、
前記テストモードにおいて、前記複数の列選択線のうち所定の列選択線に前記ストレス電位を選択的に供給するための電位供給回路とを含み、
前記列選択不能化回路は、
前記列選択回路と前記複数の列選択線との間に設けられ、前記テストモードが指定されることに応じて遮断状態となる複数の第１のスイッチ回路を含み、
前記テスト電位生成回路は、
前記半導体記憶装置の外部から、テスト電位を受けるための電位入力パッドを含み、
前記電位供給回路は、
前記電位入力パッドからの前記テスト電位を伝達するための電位供給配線と、
前記第電位供給配線と前記複数の列選択線との間にそれぞれ設けられ、前記テストモードが指定されることに応じて導通状態となる複数の第２のスイッチ回路とを含む、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、半導体記憶装置の信頼性向上のためのテストを高速に行なう半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
半導体記憶装置、たとえば、ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）のメモリ容量の大容量化に伴い、半導体記憶装置のテストに要する時間も飛躍的に増大している。
【０００３】
これは、半導体記憶装置の記憶容量が増大するにつれ、そこに加えるワード線の数も増大するため、ワード線を順次選択状態としつつメモリセル情報の書込および読出動作を行なう時間が格段に長くなったことにより生じる問題である。
【０００４】
上記の問題は、全数試験であるバーンインテストなどの加速試験においては、より深刻である。このバーンインテストにおいては、半導体記憶装置を高温高電圧の条件下で動作させ、構成要素であるＭＯＳトランジスタのゲート絶縁膜不良、配線間の層間絶縁膜不良、配線不良および製造工程時に混入したパーティクルに起因する不良などの潜在的な初期不良を顕在化させて、出荷前の不良品を排除することが行なわれる。
【０００５】
ここで、一般に、半導体装置に故障が発生する期間は、３つの期間に大別される。この期間は時間の経過順に初期故障期間、偶発故障期間、摩耗故障期間と呼ばれる。
【０００６】
初期故障期間は、半導体装置の作製時の欠陥が故障として現われたもので、使用開始直後に発生する初期故障が発生する期間である。この初期故障の割合は時間とともに急速に減少する。その後は、低い故障率が一定期間長く続く偶発故障期間となる。やがて、半導体装置は耐用年数に近づき、急激に故障率が増大する摩耗故障期間になる。
【０００７】
半導体装置は、偶発故障期間内で使用することが望ましい。したがって、半導体装置の信頼性を高めるには、初期故障が発生する半導体装置を予め除去する必要がある。このために、半導体装置に一定時間の加速動作エージングを行ない、不良品を除去するスクリーニングを行なう必要がある。スクリーニングを短期間で効果的に行なうためには、初期故障率が時間に対して急速に減少し、早く偶発故障期間に入るような試験をすることが望ましい。
【０００８】
現在、このスクリーニング手法の１つとして、上述したような高温動作試験、つまりバーンイン試験を行なっている。バーンイン試験は、実デバイスを用いてＭＯＳトランジスタのゲート酸化膜の信頼性を直接評価し、アルミ配線のマイグレーションをはじめ、あらゆる不良要因を高電界かつ高温の動作環境によるストレスを印加することにより顕在化させる試験である。
【０００９】
したがって、上述のようなバーンインテストは、出荷製品の品質維持上必須の試験であり、このテストに要する時間の増大は、半導体記憶装置の製造コストの上昇に直接結びつくことになる。
【００１０】
【発明が解決しようとする課題】
従来のバーンインテストにおいては、モールドパッケージ等の最終アセンブリ工程完了後の半導体記憶装置に対して、バーンインテストを行なっている。しかしながら、このようなバーンインテストにおいて、初期不良が発見された半導体記憶装置は、最終的には製品として出荷されないものがあるため、このようなチップに対してアセンブリを行なった製造コストが無駄になってしまう。
【００１１】
したがって、このような製造コストの無駄を省くために、ウェハ状態でのバーンインテスト（以下、ＷＢＩテスト）が行なわれる場合がある。
【００１２】
このようなＷＢＩテストを行なう場合の半導体記憶装置の回路構成では、メモリセルバーンインモードと周辺回路バーンインモードの２つのバーンイン動作により、高温加速試験を行なっていた。
【００１３】
このような２つのモードにおいて、デコード信号部の配線のストレスは、周辺回路バーンインモードにおいて印加する構成となっていた。
【００１４】
周辺回路バーンインモードの動作としては、ＤＲＡＭのセルフリフレッシュ動作に入った状態で、周辺回路をたとえば、外部電源電圧を電源電位として動作させることでバーンイン動作させる場合が多い。つまり、このウェハ状態でのバーンインテストにおいては、スタンバイ状態でウェハバーンインテスト用の専用のパッド（ＷＢＩパッド）により、外部から電源電圧Ｖｃｃレベルの電位を印加することで、ＤＲＡＭ内部のテストモード検出回路が、ウェハバーンインテストモードの設定が行なわれたことを検知し、これに応じて、ワード線間のストレス印加を行なう構成となっている。
【００１５】
このような動作を行なった場合、ロウ系の回路でのデコード信号の伝達される経路上には、デューティ比が低いながらもストレスが印加されることになる。
【００１６】
しかしながら、コラム系の回路でのデコード信号はセルフリフレッシュ動作中は活性化されることがないため、その結果として、コラム系でのデコード信号の伝達経路、たとえば、列選択線（以下、ＣＳＬ線）等にはストレス印加ができないという問題が生じる。
【００１７】
したがって、上述したようなウェハ状態でのバーンインテストでは、不良なしとされたチップについても、仮に、アセンブリを行なった完成品の状態でバーンインテストを行なったとすれば、不良品となってしまうチップが存在することになる。このことは、ウェハ状態でのバーンイン試験による各チップの信頼性保証という観点からは好ましくない。
【００１８】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、列選択線間でもストレス印加を行なうことが可能で、列選択線間のショート不良の顕在化を行なうことが可能な半導体記憶装置を提供することである。
【００１９】
この発明の他の目的は、列選択線と他の隣接配線とのショート不良の顕在化を行なうことが可能な半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、行列状に配置される複数のメモリセルを含むメモリセルアレイと、行アドレス信号に応じてメモリセルアレイの行を選択する行選択回路と、メモリセルアレイの列を選択するための複数の列選択線と、列アドレス信号に応じて複数の列選択線のうちの少なくとも１つを選択的に活性化するための信号を生成する列選択回路と、複数の列選択線のうち、活性化された列選択線に対応するメモリセル列との間で記憶データを授受するためのデータ入出力回路と、テストモードにおいて、複数の列選択線のうち所定の列選択線にストレス電位を選択的に供給するためのストレス印加回路とを備える。
【００２１】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成に加えて、ストレス印加回路は、テストモードにおいて、列選択回路による列選択線の選択動作を不能化するための列選択不能化回路と、テストモードにおいて、列選択線に印加するストレス電位を生成するためのテスト電位生成回路と、テストモードにおいて、複数の列選択線のうち所定の列選択線にストレス電位を選択的に供給するための電位供給回路とを含む。
【００２２】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置の構成に加えて、列選択不能化回路は、列選択回路と複数の列選択線との間に設けられ、テストモードが指定されることに応じて遮断状態となる複数の第１のスイッチ回路を含み、テスト電位生成回路は、半導体記憶装置の外部から、第１のテスト電位を受けるための第１の電位入力パッドと、半導体記憶装置の外部から、第２のテスト電位を受けるための第２の電位入力パッドとを含み、電位供給回路は、第１の電位入力パッドからの第１のテスト電位を伝達するための第１の電位供給配線と、第１の電位供給配線と複数の列選択線のうち偶数番目の列選択線との間にそれぞれ設けられ、テストモードが指定されることに応じて導通状態となる複数の第２のスイッチ回路と、第２の電位入力パッドからの第２のテスト電位を伝達するための第２の電位供給配線と、第２の電位供給配線と複数の列選択線のうち奇数番目の列選択線との間にそれぞれ設けられ、テストモードが指定されることに応じて導通状態となる複数の第３のスイッチ回路とを含む。
【００２３】
請求項４記載の半導体記憶装置は、請求項２記載の半導体記憶装置の構成に加えて、メモリセルアレイは、複数のメモリセルブロックに分割され、複数の列選択線のうち少なくとも２つの列選択線間に設けられ、複数のメモリセルブロックに共通に電源電位を供給するための電源配線をさらに備え、列選択不能化回路は、列選択回路と複数の列選択線との間に設けられ、テストモードが指定されることに応じて遮断状態となる複数の第１のスイッチ回路を含み、テスト電位生成回路は、半導体記憶装置の外部から、テスト電位を受けるための電位入力パッドを含み、電位供給回路は、電位入力パッドからのテスト電位を伝達するための電位供給配線と、第電位供給配線と複数の列選択線との間にそれぞれ設けられ、テストモードが指定されることに応じて導通状態となる複数の第２のスイッチ回路とを含む。
【００２４】
請求項５記載の半導体記憶装置は、請求項２記載の半導体記憶装置の構成に加えて、テスト電位生成回路は、半導体記憶装置の外部から与えられる制御信号に応じて、テストモードが指定されることを検出し、第１および第２のテスト電位を生成するテストモード判定回路を含み、列選択不能化回路は、列選択回路と複数の列選択線との間に設けられ、テストモードが指定されることに応じて遮断状態となる複数の第１のスイッチ回路を含み、電位供給回路は、第１のテスト電位を伝達するための第１の電位供給配線と、第１の電位供給配線と複数の列選択線のうち偶数番目の列選択線との間にそれぞれ設けられ、テストモードが指定されることに応じて導通状態となる複数の第２のスイッチ回路と、第２のテスト電位を伝達するための第２の電位供給配線と、第２の電位供給配線と複数の列選択線のうち奇数番目の列選択線との間にそれぞれ設けられ、テストモードが指定されることに応じて導通状態となる複数の第３のスイッチ回路とを含む。
【００２５】
請求項６記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成に加えて、半導体記憶装置の外部から第１の指示信号を受け、電位供給回路に伝達するための第１の電位入力パッドと、半導体記憶装置の外部から、第２の指示信号を受けるための第２の電位入力パッドとをさらに備え、列選択回路は、テストモードにおいて、列選択回路から複数の列選択線にそれぞれ出力される列選択信号のレベルを所定電位とし、列選択回路による列選択線の選択動作を不能化するための列選択不能化回路を含み、ストレス印加回路は、テストモードにおいて、複数の列選択線のうち所定の列選択線にストレス電位を選択的に供給するための電位供給回路とを含み、電位供給回路は、複数の列選択線のうち偶数番目の列選択線に対応してそれぞれ設けられ、列選択回路からの列選択信号と第１の指示信号とを受け、第１の指示信号が活性状態となることに応じて、対応する列選択線の電位をストレス電位とする複数の第１の駆動回路と、複数の列選択線のうち奇数番目の列選択線に対応してそれぞれ設けられ、列選択回路からの列選択信号と第２の指示信号とを受け、第２の指示信号が活性状態となることに応じて、対応する列選択線の電位をストレス電位とする複数の第２の駆動回路とを有する。
【００２６】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【００２７】
図１を参照して、半導体記憶装置１０００は、外部から外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳ、外部ライトイネーブル信号ｅｘｔ．／ＷＥ等の制御信号をそれぞれ受ける制御信号入力端子群２、４、６と、アドレス入力端子群８と、データ信号を授受するためのデータ入出力端子群９と、接地電位Ｖｓｓが与えられる接地端子１２と、電源電位ｅｘｔ．Ｖｃｃが与えられる電源端子１０とを備える。
【００２８】
半導体記憶装置１０００は、さらに、制御信号を受けて、半導体記憶装置１０００の内部動作を制御するための内部制御信号を生成するクロック発生回路２２と、外部からのアドレス信号を受けて内部アドレス信号を生成する行および列アドレスバッファ２４と、行および列アドレスバッファ２４からの信号を受けて、行選択を行なうための信号を生成する行プリデコーダ２６と、行および列アドレスバッファ２４からの信号を受けて、列選択を行なうための信号を生成する列プリデコーダ２８と、センスアンプ＋入出力制御回路３０と、メモリセルアレイ３２と、データ入出力バッファ３４とを備える。
【００２９】
クロック発生回路２２は、制御信号入力端子２、４を介して外部から与えられる外部行アドレスストローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストローブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モードに相当する制御クロックを発生し、半導体記憶装置全体の動作を制御する。ゲート回路１８は、クロック発生回路２２からの出力と外部ライトイネーブル信号Ｅｘｔ．／ＷＥとを受けて、書込み動作および読出動作におけるデータ入出力バッファ３４の動作を制御する信号を生成する。
【００３０】
行および列アドレスバッファ回路２４は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）に基づいて生成した内部アドレス信号を行プリデコーダ２６および列プリデコーダ２８に与える。
【００３１】
メモリセルアレイアは、複数のメモリセルブロックＭＣＢ０〜ＭＣＢｎに分割されている。各メモリセルブロックには、行プリデコーダ２６からの行プリデコード信号に基づいて、対応するメモリセルブロック内の行（ワード線）を選択する行デコーダ２７と、列プリデコーダ２８からの列プリデコード信号に基づいて、対応するメモリセルブロック内の列（ビット線対）を選択する列デコーダ１００と、各ビット線対に対応して設けられ、選択されたメモリセルの記憶データの増幅を行なうセンスアンプＳＡおよび列デコーダ１００により選択されるビット線対からのデータをデータ入出力バッファ３４に選択的に伝達するためのＩ／Ｏ回路とが設けられる。図１においては、便宜上、列デコーダ（ＹＤ）１００、センスアンプおよびＩ／Ｏ回路３０とは、まとめてひとつのブロックで表してある。
【００３２】
つまり、行デコーダ２７と列デコーダ１００とによって指定されたメモリセルアレイ３２中のメモリセルは、センスアンプ＋Ｉ／Ｏ回路３０とデータ入出力バッファ３４を介して、入出力端子群９を通じて外部とデータのやり取りを行なう。
【００３３】
半導体記憶装置１０００は、さらに、ＷＢＩパッドから与えられる信号ＷＢＩに基づいて、バーンインテストモードにおいて、テスト動作を制御するための信号ＷＢＩおよび信号ＷＢＩの反転信号の信号ＺＷＢＩを出力するテスト制御回路３６と、外部からバーンインテストモード時において、所定の電源電位レベルを与えるための電位供給パッド５０および５２とを含む。
【００３４】
半導体記憶装置１０００は、さらに、外部電源電位Ｅｘｔ．Ｖｃｃおよび接地電位Ｖｓｓとを受けて、内部電源電位Ｖｃｃを生成する電圧降下回路３８を備える。電圧降下回路３８は、たとえば、信号ＷＢＩにより制御されて、バーンインテストモード中は、降圧動作を停止し、外部電源電位Ｅｘｔ．Ｖｃｃをそのまま、内部電源電位Ｖｃｃとして半導体記憶装置１０００の内部に供給する。
【００３５】
なお、図１に示した半導体記憶装置１０００の構成は、その代表的な一例にすぎず、本願は、より一般的に、ダイナミック型半導体記憶装置の他の構成にも適用可能なものである。たとえば、メモリセルアレイの分割の仕方は、とくに図１の例に限定されるものではなく、また、半導体記憶装置１０００自体は、１チップ上に他の回路とともに集積化される構成であってもよい。
【００３６】
図２は、本発明の実施の形態１の半導体記憶装置１０００の構成において、１つのメモリセルブロックＭＣＢｉ（ｉ：自然数）に対応する部分の構成を抜き出して示す概略ブロック図である。
【００３７】
すなわち、アドレスバッファ回路２４から与えられた内部アドレス信号を列プリデコーダ２８がさらにプリデコードした信号を受けて、列デコーダ１００は、対応するメモリセルブロックＭＣＢｉ中のメモリセル列を選択するために、列選択信号ＣＳＬ［０］〜ＣＳＬ［ｎ］（ｎ：自然数）を選択的に活性化する。
【００３８】
列デコーダ１００から出力された列選択信号ＣＳＬ［０］〜ＣＳＬ［ｎ］は、それぞれ列選択線ＣＳＬ０〜ＣＳＬｎによりメモリセルブロックＭＣＢｉに伝達される。
【００３９】
メモリセルブロックＭＣＢｉと列デコーダ１００との間には、トランスファーゲートＭ１が設けられる。トランスファーゲートＭ１は、各列選択線に対応して、ゲートトランジスタＴＧＭ１１〜ＴＧＭ１ｎを含む。
【００４０】
一方、メモリセルブロックＭＣＢｉを挟んで、列選択線ＣＳＬ０〜ＣＳＬｎの他端には、トランスファーゲートＭ２が設けられる。
【００４１】
トランスファーゲートＭ２も、各列選択線ＣＳＬ０〜ＣＳＬｎにそれぞれ対応して、ゲートトランジスタＴＧＭ２１〜ＴＧＭ２ｎを含んでいる。
【００４２】
トランジスタＴＧＭ１１〜ＴＧＭ１ｎのゲートは、ＷＢＩパッド４０に与えられる信号を、テスト制御回路３６中のインバータ４２が反転した信号ＺＷＢＩが共通に与えられ、ゲートトランジスタＴＧＭ２１〜ＴＧＭ２ｎのゲートには、テスト制御回路３６中のインバータ４２の出力をインバータ４４が反転した信号ＷＢＩが共通に与えられる。
【００４３】
偶数番目の列選択線ＣＳＬ０、ＣＳＬ２等は、トランスファーゲートＭ２を介して、偶数ＣＳＬパッド５０と接続し、奇数番目の列選択線ＣＳＬ１、ＣＳＬ３等は、トランスファーゲートＭ２を介して、奇数ＣＳＬパッド５２と接続している。バーンインテスト期間中においては、これらパッド５０および５２から、列選択線にストレス電圧が印加される。
【００４４】
図３は、列デコーダ１００の構成を説明するための概略ブロック図である。
列デコーダ１００は、各列プリデコード信号Ｙ［０］〜Ｙ［ｎ］に対応して、それぞれ列選択信号ＣＳＬ［０］〜ＣＳＬ［ｎ］を生成する列選択信号生成部１０２．０〜１０２．ｎを備える。
【００４５】
列選択信号生成部１０２．０は、メモリセルブロックＭＣＢｉが選択されたことを示すＣＳＬブロック選択信号ＣＢＳｉをゲートに受け、接地電位Ｖｓｓと内部ノードｎ０との間に接続されるトランジスタＴＣ０と、内部ノードｎ０と内部電源電位Ｖｃｃとの間に直列に接続され、それぞれゲートに列アドレスプリデコード信号ＹＩ［０］を受けるＰチャネルＭＯＳトランジスタＴＰ０１およびＮチャネルＭＯＳトランジスタＴＮ０１と、信号ＣＢＳｉをゲートに受け、電源電位ＶｃｃとトランジスタＴＰ０１とＴＮ０１との接続ノードとの間に接続されるＰチャネルＭＯＳトランジスタＴＰ０２と、トランジスタＴＰ０１およびＴＮ０１の接続ノードの電位を入力として受け、列選択信号ＣＳＬ［０］を出力するインバータＩＮＶ０１とを含む。
【００４６】
列デコーダ１００は、列プリデコード信号ＹＩ［１］、…、ＹＩ［ｎ］のそれぞれに対応して設けられる列選択信号生成部１０２．１〜１０２．ｎも、基本的には、列アドレスプリデコード信号ＹＩ［０］に対応する列選択信号生成部１０２．０と同様の構成を有する。
【００４７】
すなわち、信号ＣＢＳｉが活性状態となることに応じて、トランジスタＴＣ０、ＴＣ１〜ＴＣｎが導通状態となると、トランジスタＴＰ０２、ＴＰ１２、〜ＴＰｎ２はすべて非導通状態となる。したがって、たとえば、列選択信号生成部１０２．０においては、トランジスタＴＰ０１およびＴＮ０１により構成されるインバータは、列アドレスプリデコード信号ＹＩ［０］のレベルに応じて、インバータＩＮＶ０の入力レベルを駆動する。
【００４８】
他の列アドレスプリデコード信号に対応して設けられている列選択信号生成部１０２．１〜１０２．ｎにおいても同様である。
【００４９】
一方、ＣＳＬブロック選択信号ＣＢＳｉが不活性である状態（“Ｌ”のとき）においては、トランジスタＴＰ０２等は導通状態となって、インバータＩＮＶ０等から出力される列選択信号ＣＳＬ［０］〜ＣＳＬ［ｎ］は、いずれも“Ｌ”レベルとなる。
【００５０】
図４は、実施の形態１の半導体記憶装置１０００の動作を説明するためのタイミングチャートである。
【００５１】
時刻ｔ１において、外部電源電位Ｖｃｃが電源投入により所定電位レベル（たとえば、３．３Ｖ）まで立上がる。
【００５２】
時刻ｔ２において、ＷＢＩパッド４０にウェハレベルバーンインテストに入ることを指示するための活性レベルの信号が印加されると、これに応じてインバータ４２から出力される信号ＺＷＢＩは“Ｌ”レベルとなり、時刻ｔ４において、インバータ４４から出力される信号ＷＢＩは“Ｈ”レベルへと変化する。
【００５３】
続いて、時刻ｔ５において、たとえば、偶数用ＣＳＬパッド５０に対して、電源電位Ｅｘｔ．Ｖｃｃを印加し、奇数ＣＳＬパッド５２に接地電位Ｖｓｓを印加することで、ウェハバーンインテストモード期間中における時刻ｔ５から時刻ｔ６までの間は、偶数番目の列選択線と奇数番目の列選択線との間に電圧ストレスが印加されることになる。
【００５４】
このような構成とすることで、隣接する列選択線間に任意の電圧ストレスを印加することが可能で、初期不良を顕在化させ、このような不良を有するチップをスクリーニングすることが可能となる。
【００５５】
また、信号ＷＢＩが活性状態である期間は、列デコーダ１００を、トランスファーゲートＭ１により、列選択線から切離す構成とするため、列選択線に余分な負荷容量が存在しないので、列選択線間に十分なストレスを印加することが可能となる。
【００５６】
しかも、１チップあたりに最小限の個数のパッドの電位を外部から制御することで、上述のようなバーンインテストを行なうことが可能である。
【００５７】
［実施の形態２］
図５は、本発明の実施の形態２の半導体記憶装置のメモリセルブロックＭＣＢｉに相当する部分の構成を抜き出して示す概略ブロック図であり、実施の形態１の図２と対応する図である。
【００５８】
実施の形態１の半導体記憶装置１０００の構成と異なる点は、メモリセルブロックごとに配置されたセンスアンプ等へ接地電位Ｖｓｓを供給するための電源配線が、各列選択線ＣＳＬ０〜ＣＳＬｎと交互に配置されるいわゆるメッシュ型電源配線の構成となっていることである。
【００５９】
これに応じて、さらに、すべての列選択線ＣＳＬ０〜ＣＳＬｎは、トランスファーゲートＭ２を介して、Ｖｃｃ用ＣＳＬパッド５４と接続する構成となっている。
【００６０】
このような構成とすることで、ＷＢＩパッド４０に与えられる信号が活性レベル（“Ｈ”レベル）となっている期間中は、トランスファーゲートＭ２を介して、メモリセルブロックＭＣＢｉ中のすべての列選択線ＣＳＬ０〜ＣＳＬｎに、ＶＣＣ用ＣＳＬパッド５４から任意の電位、たとえば電源電位Ｅｘｔ．Ｖｃｃを印加することが可能な構成となっている。
【００６１】
したがって、ウェハレベルバーンインテスト中に列選択線と接地電源配線との間に電圧ストレスを印加することが可能となる。
【００６２】
図６は、本発明の実施の形態２の半導体記憶装置の動作を説明するためのタイミングチャートである。
【００６３】
時刻ｔ１において、外部電源電位Ｅｘｔ．Ｖｃｃが所定の電位レベル（たとえば、３．３Ｖ）まで上昇する。
【００６４】
時刻ｔ２において、信号ＷＢＩが活性状態（“Ｈ”レベル）となることに応じて、インバータ４２から出力される信号ＺＷＢＩが時刻ｔ３において“Ｌ”レベルとなり、これに応じて、インバータ４４から出力される信号ＷＢＩが時刻ｔ４において“Ｈ”レベルに立上がる。
【００６５】
この結果、トランスファーゲートＭ２が導通状態となる。
時刻ｔ５において、ＶＣＣ用ＣＳＬパッド５４に電源電位Ｅｘｔ．Ｖｃｃを印加することで、上述のとおりウェハバーンインテスト期間中の時刻ｔ５〜時刻ｔ６において、列選択線と接地電源配線との間に電圧ストレスを印加することが可能である。
【００６６】
したがって、接地電源配線と列選択線との間に潜在化しているショート不良等の初期不良を有するメモリチップをスクリーニングすることが可能となる。
【００６７】
［実施の形態３］
図７は、本発明の実施の形態３の半導体記憶装置のメモリセルブロックＭＣＢｉに対応する部分の構成を抜き出した示す概略ブロック図であり、実施の形態２の図５と対比される図である。
【００６８】
実施の形態２の半導体記憶装置の構成と異なる点は、メモリセルブロックごとに配置されたセンスアンプ等へ電源電位Ｖｃｃを供給するための電源配線が、各列選択線ＣＳＬ０〜ＣＳＬｎと交互に配置されるメッシュ型電源配線の構成となっていることである。さらに、すべての列選択線ＣＳＬ０〜ＣＳＬｎは、トランスファーゲートＭ２を介して、Ｖｓｓ用ＣＳＬパッド５６と接続する構成となっている。
【００６９】
このような構成とすることで、ＷＢＩパッド４０に与えられる信号が活性レベル（“Ｈ”レベル）となっている期間中は、トランスファーゲートＭ２を介して、メモリセルブロックＭＣＢｉ中のすべての列選択線ＣＳＬ０〜ＣＳＬｎに、Ｖｓｓ用ＣＳＬパッド５６から任意の電位、たとえば接地電位Ｖｓｓを印加することが可能な構成となっている。
【００７０】
したがって、ウェハレベルバーンインテスト中に列選択線と電源配線との間に電圧ストレスを印加することが可能となる。
【００７１】
図８は、本発明の実施の形態３の半導体記憶装置の動作を説明するためのタイミングチャートである。
【００７２】
時刻ｔ１において、外部電源電位Ｅｘｔ．Ｖｃｃが所定の電位レベル（たとえば、３．３Ｖ）まで上昇する。
【００７３】
時刻ｔ２において、信号ＷＢＩが活性状態（“Ｈ”レベル）となることに応じて、インバータ４２から出力される信号ＺＷＢＩが時刻ｔ３において“Ｌ”レベルとなり、これに応じて、インバータ４４から出力される信号ＷＢＩが時刻ｔ４において“Ｈ”レベルに立上がる。この結果、トランスファーゲートＭ２が導通状態となる。
【００７４】
時刻ｔ５において、Ｖｓｓ用ＣＳＬパッド５６に接地電位Ｖｓｓを印加することで、上述のとおりウェハバーンインテスト期間中の時刻ｔ５〜時刻ｔ６において、列選択線と接地電源配線との間に電圧ストレスを印加することが可能である。
【００７５】
したがって、電源配線と列選択線との間に潜在化しているショート不良等の初期不良を有するメモリチップをスクリーニングすることが可能となる。
【００７６】
［実施の形態４］
図９は、本発明の実施の形態４の半導体記憶装置の構成のうち、バーンインテストモードが指定されたことを検知するためのバーンインテストモード判定回路３６およびメモリセルブロックＭＣＢｉに対応する部分の構成を抜き出して示す概略ブロック図である。
【００７７】
実施の形態１〜実施の形態３の半導体記憶装置は、ウェハ状態でのストレス印加を行なうための構成を説明したが、実施の形態４の半導体記憶装置においては、アセンブリ後の完成品においてストレス印加を行なう構成を示す。
【００７８】
図９を参照して、テスト制御回路３６中のバーンインテストモード判定回路４６は、外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥならびにアドレス信号等の所定の組合せにより、バーンインテストモードが指定されたことを検出し、後に説明するように、バーンインテストモード時の動作を制御するための内部制御信号ＷＢＩＯ、信号ＷＢＩＥおよび信号ＷＢＩを生成する。
【００７９】
テスト制御回路３６中のインバータ４２は、実施の形態１のようにＷＢＩパッドから与えられる信号ではなく、バーンインテストモード判定回路４６から与えられる信号を受けて、トランスファーゲートＭ１を制御するための信号ＺＷＢＩを出力し、インバータ４４は、インバータ４２の出力を受けてトランスファーゲートＭ２を制御するための信号ＷＢＩを生成する。
【００８０】
信号ＷＢＩＥは、トランスファーゲートＭ２を介して偶数番目の列選択線に与えられ、信号ＷＢＩＯは、トランスファーゲートＭ２を介して奇数番目の列選択線に与えられる。
【００８１】
図１０〜図１２は、それぞれ、バーンインテストモード判定回路３６中に含まれるＷＢＩ生成回路２００、ＷＢＩＥ生成回路２１０、ＷＢＩＯ生成回路２２２の構成をそれぞれ示す回路図である。
【００８２】
まず、図１０を参照して、信号ＷＢＩを生成するためのＷＢＩ生成回路２００は、外部制御信号ｅｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅｘｔ．／ＷＥのそれぞれの反転信号を生成するためのインバータＩＮＶ２０１，ＩＮＶ２０２、ＩＮＶ２０３と、インバータＩＮＶ２０１〜２０３の出力の否定論理積演算結果を出力するためのゲート回路２０２と、ＷＢＩテストモードを指定する際に用いられるアドレス信号のうちの所定のビットの信号ＡＸを受けるインバータ２０４と、ゲート回路２０２の出力とインバータ２０４の出力とを受けて、信号ＷＢＩを出力するＮＯＲ回路２０６とを含む。
【００８３】
すなわち、たとえば、信号ｅｘｔ．／ＷＥが活性状態（“Ｌ”レベル）となった後に、信号ｅｘｔ．／ＲＡＳおよび信号ｅｘｔ．／ＣＡＳをともに“Ｌ”レベルとすることで、ゲート回路２０２の出力レベルが“Ｌ”レベルとなる。
【００８４】
この時点で、アドレス信号ビットＡｘが“Ｈ”レベルとなっていれバーンインバータ２０４からの出力レベルも“Ｌ”レベルとなって、ＮＯＲ回路２０６から出力される信号ＷＢＩは“Ｈ”レベルとなる。
【００８５】
つぎに、図１１を参照して、信号ＷＢＩＥを生成するためのＷＢＩＥ生成回路２１０は、外部制御信号ｅｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅｘｔ．／ＷＥのそれぞれの反転信号を生成するためのインバータＩＮＶ２１１，ＩＮＶ２１２、ＩＮＶ２１３と、インバータＩＮＶ２１１〜２１３の出力の否定論理積演算結果を出力するためのゲート回路２１２と、ＷＢＩテストモードを指定する際に用いられるアドレス信号のうちの所定のビットの信号Ａｙを受けるインバータ２１４と、ゲート回路２１２の出力とインバータ２１４の出力とを受けて、信号ＷＢＩＥを出力するＮＯＲ回路２１６とを含む。
【００８６】
すなわち、ＷＢＩＥ生成回路２１０においても、信号ｅｘｔ．／ＷＥが活性状態（“Ｌ”レベル）となった後に、信号ｅｘｔ．／ＲＡＳおよび信号ｅｘｔ．／ＣＡＳをともに“Ｌ”レベルとすることで、ゲート回路２１２の出力レベルが“Ｌ”レベルとなる。この時点で、アドレス信号ビットＡｙが“Ｈ”レベルとなっていれバーンインバータ２１４からの出力レベルも“Ｌ”レベルとなって、ＮＯＲ回路２１６から出力される信号ＷＢＩＥは“Ｈ”レベルとなる。
【００８７】
さらに、図１２を参照して、信号ＷＢＩＥを生成するためのＷＢＩＥ生成回路２２０は、外部制御信号ｅｘｔ．／ＲＡＳ、信号ｅｘｔ．／ＣＡＳ、信号ｅｘｔ．／ＷＥのそれぞれの反転信号を生成するためのインバータＩＮＶ２２１，ＩＮＶ２２２、ＩＮＶ２２３と、インバータＩＮＶ２２１〜２２３の出力の否定論理積演算結果を出力するためのゲート回路２２２と、ＷＢＩテストモードを指定する際に用いられるアドレス信号のうちの所定のビットの信号Ａｚを受けるインバータ２２４と、ゲート回路２２２の出力とインバータ２２４の出力とを受けて、信号ＷＢＩＯを出力するＮＯＲ回路２２６とを含む。
【００８８】
すなわち、ＷＢＩＥ生成回路２２０においても、信号ｅｘｔ．／ＷＥが活性状態（“Ｌ”レベル）となった後に、信号ｅｘｔ．／ＲＡＳおよび信号ｅｘｔ．／ＣＡＳをともに“Ｌ”レベルとすることで、ゲート回路２１２の出力レベルが“Ｌ”レベルとなる。この時点で、アドレス信号ビットＡｚが“Ｈ”レベルとなっていれバーンインバータ２２４からの出力レベルも“Ｌ”レベルとなって、ＮＯＲ回路２２６から出力される信号ＷＢＩＯは“Ｈ”レベルとなる。
【００８９】
図１３は、本発明の実施の形態４の半導体記憶装置の動作を説明するためのタイミングチャートである。
【００９０】
時刻ｔ１において、外部電源電位Ｅｘｔ．Ｖｃｃが所定の電位レベルまで立上がる。
【００９１】
続いて、時刻ｔ２において、信号ｅｘｔ．／ＷＥの反転信号ＷＥが活性状態となり、かつアドレス信号ビットＡｘが活性状態となる。さらに、時刻ｔ３において、信号ｅｘｔ．／ＲＡＳの反転信号ＲＡＳおよび信号ｅｘｔ．／ＣＡＳの反転信号の信号ＣＡＳが“Ｈ”レベルとなることに応じて、信号ＷＢＩも活性状態（“Ｈ”レベルとなる。
【００９２】
一方、時刻ｔ２において、アドレス信号ビットＡｙが“Ｈ”レベルとなっていることに応じて、時刻ｔ３において信号ＷＢＩＥも活性状態（“Ｈ”レベル）となる。
【００９３】
これにより時刻ｔ３から時刻ｔ５までのバーンインテスト期間中は、信号ＷＢＩＥが活性状態となることによって、列選択線のうち偶数番目の列選択線ＣＳＬ０、ＣＳＬ２等に、電圧降下回路３８から出力される電源電位Ｅｘｔ．Ｖｃｃと同電位の内部電源電位Ｖｃｃが印加され、奇数番目の列選択線ＣＳＬ１、ＣＳＬ３等は、信号ＷＢＩ０のレベルが“Ｌ”レベルであることに応じて、接地電位Ｖｓｓが印加される。
【００９４】
以上のようにして、バーンインテスト期間中は、偶数番目の列選択線と奇数番目の列選択線との間に電圧のストレスを印加することが可能である。
【００９５】
なお、バーンインテスト中に列選択線に印加されるストレス電位は、必ずしも外部電源電圧Ｅｘｔ．Ｖｃｃと同電位である必要はなく、電圧降下回路３８は、バーンインテスト中も所定の電位レベルの内部電源電圧を生成する構成としてもよい。
【００９６】
［実施の形態５］
図１４は、本発明の実施の形態５の半導体記憶装置のメモリセルブロックＭＣＢｉに対応する構成を抜き出して示す概略ブロック図であり、実施の形態１の図２に対応する図である。
【００９７】
実施の形態５の半導体記憶装置においては、列デコーダ１０１が、偶数ＣＳＬパッド５０から与えられる信号ＷＢＩＥと、奇数ＣＳＬパッド５２から与えられる信号ＷＢＩＯを受けて、列選択線ＣＳＬ０〜ＣＳＬｎを駆動する構成となっている点で、図２の構成と異なる。
【００９８】
図１５は、図１４に示した列デコーダ１０１の構成を説明するための概略ブロック図である。
【００９９】
図３に示した実施の形態１の列デコーダ１００の構成と異なる点は、図３に示した列デコーダ１００の構成に加えて、さらに、信号ＷＢＩＥまたは信号ＷＢＩＯに制御されて、列選択信号のレベルを制御するストレス電位制御回路１０４が設けられる構成となっている点である。
【０１００】
たとえば、０番目の列選択線に出力される信号ＣＳＬ［０］を生成する構成部分に設けられるストレス電位制御回路１０４では、インバータＩＮＶ０１の出力と、信号ＷＢＩＥとを受けるＮＯＲ回路ＮＯＲ０と、ＮＯＲ回路ＮＯＲ０の出力を受けて、信号ＣＳＬ［０］を出力するインバータＩＮＶ０２を含む構成となっている。
【０１０１】
一方、１番目の列選択信号ＣＳＬ［１］を生成する構成部分に設けられるストレス電位制御回路１０４では、図３の構成に加えて、さらに、インバータＩＮＶ１１の出力と信号ＷＢＩ０とを受けるＮＯＲ回路ＮＯＲ１と、ＮＯＲ回路ＮＯＲ１の出力を受けて、信号ＣＳＬ［１］を出力するインバータＩＮＶ１２を含む構成となっている。
【０１０２】
その他の偶数番目の列選択信号を出力する構成は、列選択信号ＣＳＬ［０］を生成する構成と基本的に同様であり、その他の奇数番目の列選択信号を出力する構成は、列選択信号ＣＳＬ［１］を生成する構成と基本的に同様である。
【０１０３】
図１６は、図１４および図１５に示した実施の形態５の半導体記憶装置の動作を説明するためのタイミングチャートである。
【０１０４】
スタンバイ時において、すなわち外部から読出動作や書込動作等の特定の動作モードが指定されていない期間中は、ブロック選択信号ＣＢＳｉは、常に“Ｌ”レベルとなっている。
【０１０５】
時刻ｔ１において、外部電源電位Ｅｘｔ．Ｖｃｃが所定の電位レベルに立ち上がる。
【０１０６】
時刻ｔ２において、偶数用ＣＳＬパッド５０により、与えられる信号ＷＢＩＥが“Ｈ”レベルであることに応じて、偶数番目の列選択信号ＣＳＬ［０］、ＣＳＬ［２］等はウェハレベルバーンインテスト中は内部電源電位Ｖｃｃレベルとなっている。
【０１０７】
これに対して、奇数用ＣＳＬパッド５２から与えられる信号レベルが“Ｌ”レベル（接地電位Ｖｓｓレベル）であることに応じて、信号ＷＢＩ０は“Ｌ”レベルであるので、奇数番目の列選択信号ＣＳＬ［１］、ＣＳＬ［３］等は、すべて“Ｌ”レベルを維持する。
【０１０８】
したがって、ウェハレベルバーンインテスト期間中においては、奇数番目の列選択線と偶数番目の列選択線に異なる電位レベルが印加されるので、隣接する列選択線間に電圧ストレスを印加することが可能となる。
【０１０９】
つまり、隣接する列選択線間に任意の電圧ストレスを印加することが可能で、初期不良を顕在化させ、このような不良を有するチップをスクリーニングすることが可能となる。
【０１１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
請求項１および２記載の半導体記憶装置は、テスト期間中は、複数の列選択線のうち所定の列選択線にストレス電位を選択的に供給することができ、初期不良を顕在化させ、このような不良を有するチップをスクリーニングすることが可能である。
【０１１２】
請求項３、５および６記載の半導体記憶装置は、テスト期間中は、偶数番目の列選択線と奇数番目の列選択線にそれぞれ独立にストレス電位を印加することができ、列選択線間に潜在する初期不良を顕在化させ、このような不良を有するチップをスクリーニングすることが可能である。
【０１１３】
請求項４記載の半導体記憶装置は、テスト期間中は、列選択線と電源配線との間にストレス電圧を印加することができ、列選択線と電源配線との間に潜在する初期不良を顕在化させ、このような不良を有するチップをスクリーニングすることが可能である。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】  実施の形態１のメモリセルブロックＭＣＢｉに対応する構成を示す概略ブロック図である。
【図３】  列デコーダ１００の構成を説明するための概略ブロック図である。
【図４】  実施の形態１の半導体記憶装置１０００の動作を説明するためのタイミングチャートである。
【図５】  実施の形態２の半導体記憶装置のメモリセルブロックＭＣＢｉに対応する構成を説明するための概略ブロック図である。
【図６】  実施の形態２の半導体記憶装置の動作を説明するためのタイミングチャートである。
【図７】  実施の形態３の半導体記憶装置のメモリセルブロックＭＣＢｉに対応する構成を示す概略ブロック図である。
【図８】  実施の形態３の半導体記憶装置の動作を説明するためのタイミングチャートである。
【図９】  実施の形態４の半導体記憶装置のメモリセルブロックＭＣＢｉに対応する構成を示す概略ブロック図である。
【図１０】  バーンインテストモード判定回路３６中のＷＢＩ生成回路２００の構成を説明するための回路図である。
【図１１】  バーンインテストモード判定回路３６中のＷＢＩＥ生成回路２１０の説明するための回路図である。
【図１２】  バーンインテストモード判定回路３６中のＷＢＩＯ生成回路の構成を説明するための回路図である。
【図１３】  実施の形態４の半導体記憶装置の動作を説明するためのタイミングチャートである。
【図１４】  本発明の実施の形態５の半導体記憶装置のメモリセルブロックＭＣＢｉに対応する部分の構成を説明するための概略ブロック図である。
【図１５】  実施の形態５の列デコーダ１０１の構成を説明するための回路図である。
【図１６】  実施の形態５の半導体記憶装置の動作を説明するためのタイミングチャートである。
【符号の説明】
２,４,６  制御信号入力端子、８  アドレス信号入力端子群、９  データ入出力端子群、１０  電源入力端子、１２  接地電位入力端子、１８  ゲート回路、２２  クロック発生回路、２４  行およびアドレスバッファ、２６  行プリデコーダ、２８  列プリデコーダ、３０  センスアンプ＋入出力制御回路、３２  メモリセルアレイ、３４  データ入出力バッファ、３６  バーンインモード検出回路、１００,１０１  列デコーダ、１０００  半導体記憶装置。
【図１】
0004266254.tif 000002
【図２】
0004266254.tif 000003
【図３】
0004266254.tif 000004
【図４】
0004266254.tif 000005
【図５】
0004266254.tif 000006
【図６】
0004266254.tif 000007
【図７】
0004266254.tif 000008
【図８】
0004266254.tif 000009
【図９】
0004266254.tif 000010
【図１０】
0004266254.tif 000011
【図１１】
0004266254.tif 000012
【図１２】
0004266254.tif 000013
【図１３】
0004266254.tif 000014
【図１４】
0004266254.tif 000015
【図１５】
0004266254.tif 000016
【図１６】
0004266254.tif 000017