(57)【特許請求の範囲】
【請求項１】
ＡＬＤ法によりＡＬＤ−ＢＳＴ膜からなる第１誘電膜としてシード層を形成するステップと、
ＣＶＤ法によりＣＶＤ−ＢＳＴ膜からなる第２誘電膜を形成するステップとを含んでなる誘電膜を有するメモリ素子の製造方法。
【請求項２】
半導体基板上にコンタクト孔を有する第１層間絶縁膜を形成するステップと、
前記コンタクト孔を導電膜で埋め込んで前記半導体基板と連結されるコンタクトプラグを形成するステップと、
前記コンタクトプラグを含んで前記第１層間絶縁膜上に第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜の選択エッチングにより前記コンタクトプラグを露出させて下部電極が形成されるストレージノード孔を形成するステップと、
前記ストレージノード孔の上面に下部電極パターンを形成するステップと、
前記下部電極パターン上にＡＬＤ−ＢＳＴとＣＶＤ−ＢＳＴを順次に蒸着して誘電体膜を形成するステップと、
前記誘電体膜上に上部電極を蒸着するステップと
を含んでなるメモリ素子の製造方法。
【請求項３】
請求項２に記載のメモリ素子の製造方法において、
前記第１層間絶縁膜が酸化物及び窒化膜により形成される
ことを特徴とする方法。
【請求項４】
請求項３に記載のメモリ素子の製造方法において、
前記窒化膜が３００Åないし１０００Åの厚さである
ことを特徴とする方法。
【請求項５】
請求項２に記載のメモリ素子の製造方法において、
前記コンタクトプラグを形成するステップが、
前記第１層間絶縁膜を選択的にエッチングしてコンタクト孔を形成するステップと、
前記コンタクト孔内部をポリシリコンで蒸着した後、エッチバック工程によってプラグ凹みを形成するステップと、
前記凹みを形成されたポリシリコン上にシリサイド及びバリヤメタルで埋め込んでプラグを形成した後、平坦化するステップと
を含んでなることを特徴とする方法。
【請求項６】
請求項５に記載のメモリ素子の製造方法において、
前記ポリシリコン膜が、化学気相蒸着法（ＣＶＤ）により５００Åないし３０００Åの厚さのドーピングされたポリシリコン(doped polysilicon)膜を蒸着して形成される
ことを特徴とする方法。
【請求項７】
請求項５に記載のメモリ素子の製造方法において、
前記エッチバック工程によってプラグ凹みを形成する深さを５００Åないし１５００Åにする
ことを特徴とする方法。
【請求項８】
請求項５に記載のメモリ素子の製造方法において、
前記シリサイドを形成するために、Ｔｉを１００Åないし３００Åの厚さに蒸着し、ＲＴＰ方法により熱処理してＴｉＳｉxを形成した後、未反応のＴｉをウェットエッチングにより除去する
ことを特徴とする方法。
【請求項９】
請求項５に記載のメモリ素子の製造方法において、
前記バリヤメタルが、ＴｉＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＡｌＮ、及びこれらを組み合わせた物質の中から選択され、ＰＶＤまたはＣＶＤ蒸着方法により形成される
ことを特徴とする方法。
【請求項１０】
請求項５に記載のメモリ素子の製造方法において、
前記平坦化するステップにおいて、バリヤメタルをＣＭＰにより平坦化する
ことを特徴とする方法。
【請求項１１】
請求項２に記載のメモリ素子の製造方法において、
前記第２層間絶縁膜は、エッチング阻止層、酸化膜及び反射防止層が順に積層されて形成される
ことを特徴とする方法。
【請求項１２】
請求項１１に記載のメモリ素子の製造方法において、
前記エッチング阻止層は、ＳｉＯＮで蒸着する
ことを特徴とする方法。
【請求項１３】
請求項２に記載のメモリ素子の製造方法において、
前記下部電極パターンを形成するステップが、
前記ストレージノード孔と凹状パターンの上面を覆う導電層を形成するステップと、
前記導電層上に前記ストレージノード孔の内部を完全に埋め込むのに充分な厚さを有する犠牲層を形成するステップと、
前記凹状パターンの上面が露出される時まで前記凹状パターン上にある前記導電層の一部及び前記犠牲層の一部を除去することによって、前記導電層を複数の下部電極に分離させるステップと、
前記犠牲層の残りの一部を除去するステップとを含む
ことを特徴とする方法。
【請求項１４】
請求項１３に記載のメモリ素子の製造方法において
前記導電層は、ＣＶＤにより蒸着され、Ｒｕ、Ｐｔ、Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ、Ａｇからなるグループから選択される少なくとも一つの物質からなり、厚さが５０Åないし５００Åであり、基板温度２００℃ないし５００℃で処理されることを特徴とする方法。
【請求項１５】
請求項１３に記載のメモリ素子の製造方法において、
前記犠牲層は、フォトレジスト膜または酸化膜からなる
ことを特徴とする方法。
【請求項１６】
請求項１５に記載のメモリ素子の製造方法において、
前記犠牲層は、フォトレジスト膜からなり、下部電極分離後の残存する犠牲層の一部がアッシング(ashing)によって除去される
ことを特徴とする方法。
【請求項１７】
請求項１５に記載のメモリ素子の製造方法において、
前記犠牲層が酸化膜からなり、下部電極分離後の残存する犠牲層の一部がウェットエッチング法によって除去される
ことを特徴とする方法。
【請求項１８】
請求項２に記載のメモリ素子の製造方法において、
前記ＡＬＤ−ＢＳＴ蒸着は、基板温度１５０℃ないし３００℃の範囲において２０Åないし１００Åの厚さに蒸着される
ことを特徴とする方法。
【請求項１９】
請求項１８に記載のメモリ素子の製造方法において、
前記ＡＬＤ−ＢＳＴ蒸着後に、プラズマ熱処理(plasma treatment)をＮ2Ｏ、Ｈ2、またはＯ2を使用して３０秒ないし１８０秒の範囲において３００℃ないし４００℃の基板温度で、１００Ｗないし１ｋＷの電力の範囲で行う
ことを特徴とする方法。
【請求項２０】
請求項２に記載のメモリ素子の製造方法において、
前記ＣＶＤ−ＢＳＴは、基板温度４００℃ないし６００℃の範囲で５０Åないし２００Åの厚さに蒸着する
ことを特徴とする方法。
【請求項２１】
請求項２０に記載のメモリ素子の製造方法において、
前記ＣＶＤ−ＢＳＴ蒸着後に、ＲＴＮを行い、Ｎ2またはＮ2／Ｏ2混合ガス雰囲気下で３０秒ないし１８０秒の範囲、５００℃ないし７００℃の範囲において熱処理する
ことを特徴とする方法。
【請求項２２】
請求項２に記載のメモリ素子の製造方法において、
前記上部電極は、Ｒｕ、Ｐｔ、Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ、Ａｇからなるグループから選択される少なくともいずれか一つの物質をＣＶＤ法により蒸着して行なうことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は、誘電膜を有する半導体メモリ素子に関し、特に、半導体メモリ素子のキャパシタの製造方法に関する。
【０００２】
【従来の技術】
半導体記憶素子の中、ＤＲＡＭ(Dynamic Random Access Memory)の集積度が増加することに伴って、記憶情報の１単位である１ビットを記憶させるメモリセルの面積は小さくなっている。一方、セルの縮小に合せてキャパシタの面積を減少させることができず、これはソフトエラー(Soft Error)を防止し安定した動作を維持するためには、最小限度の単位セル当たりの充電容量が必要であるためである。したがって、制限されたセル面積内にメモリキャパシタの容量を適正値以上確保するための方法として、誘電体の厚さを減少させる方法と、キャパシタの有効面積を増加させるためにキャパシタの下部電極の構造を３次元の構造に立体化する方法、そして比誘電率が高い材料を使用する方法がある。
【０００３】
誘電率が高いキャパシタの誘電膜には、ＴｉＯ2、Ｔａ2Ｏ5、ＺｒＯ2、（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）、（Ｐｂ，Ｚｒ）ＴｉＯ3（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（ＰＬＺＴ）、ＴａＯＮなどがある。これらの材料の中、ＢＳＴ(Barium Strontium Titanate)は、０．１０μｍ技術に適用されるキャパシタ誘電膜として期待されている。ＢＳＴ誘電膜は、２００ないし４００程度の高い比誘電率を有しており、金属上で結晶化されるために、ＭＩＭ(Metal-Insulator-Metal)構造からなる。電極に用いられる金属には、白金族の金属またはその酸化物（以下、白金族金属）、例えば、Ｐｔ、Ｉｒ、Ｒｕ、ＲｕＯ2、ＩｒＯ2などを使用する。しかし、ＢＳＴ薄膜が不安定であり、金属電極をエッチングすることが難しく、水素による劣化のような集積工程に関連した解決されるべき問題が多くある。このような白金族金属でキャパシタ電極を形成する際には、白金族金属と導電性プラグに用いられるポリシリコンや基板シリコンとの反応を防止し、誘電体膜蒸着時にソースとして用いられる酸素の拡散を防止するために、バリヤ層を形成する必要がある。
【０００４】
一方、ＤＲＡＭの高集積化によって、３次元構造を有するスタック型キャパシタにおける下部電極の高さが高くなることに伴って、下部電極のエッチングが難しくなることによって、エッチングの困難さを避けることのできる凹状キャパシタ(concave capacitor)が提案された。凹状キャパシタの製造方法によれば、下部電極が形成される部位に層間絶縁膜を形成し、前記層間絶縁膜内にストレージノード孔を形成する。その後、前記ストレージノード孔内に下部電極である白金族金属を所定の厚さに蒸着してストレージ電極を形成する。
【０００５】
上記のように凹状キャパシタを形成する場合には、白金族金属のエッチング工程の困難さを避けることができるのみでなく、ストレージノードの高さを任意に調節することができ、ストレージノードコンタクト(storage node contact)とストレージノードとのミスアライン(misalign)がないという長所がある。
【０００６】
それに対し、凹状キャパシタは、集積度が高くなることに伴って、面積確保のために層間絶縁膜として用いられるオキサイドの高さが増加することによって、ストレージノードの深い谷内で誘電物質を形成すべきである。すなわち、ステップカバレッジ(step coverage)（段差被覆性）が大きいために、化学気相蒸着(Chemical Vapor Deposition、以下、ＣＶＤという）によりＢＳＴを蒸着する場合、表面と谷(valley)付近での組成差による、電気的特性の信頼度が低下する問題点があった。
【０００７】
図６は、これを示す既存の凹状キャパシタの断面図である。半導体基板２００上に、第１層間絶縁膜２０５を蒸着後、コンタクト孔を形成し、コンタクト孔を導電膜で埋め込んでプラグ２１０を形成する。次いで、凹状キャパシタを形成するために、第２層間絶縁膜２１５を蒸着した後、そこにストレージノード孔を形成する。前記結果物に、下部電極２２０、ＣＶＤ−ＢＳＴ膜２２５、上部電極２３０を形成する。図面において、Ａ、Ｂ、Ｃ、Ｄ、Ｅの異なる部位では、ＣＶＤ−ＢＳＴ工程時に（Ｂａ＋Ｓｒ）／Ｔｉの組成差が発生して、ＢＳＴキャパシタ全体の電気的特性が不均一となり、漏れ電流などの問題点が発生する。これは、ＣＶＤ工程の蒸着過程で気相反応(gas phase reaction)においてトポロジー(topology)によって不均一な表面反応が発生することに起因する現象であり、組成に応じて電気的特性が敏感なＢＳＴキャパシタでは、これに対する解決が全体素子の信頼度に大きい影響を及ぼすことになる。
【０００８】
【発明が解決しようとする課題】
そこで、この発明は、上記従来の技術の問題点に鑑みてなされたものであって、凹状構造を有するＢＳＴキャパシタにおいて誘電物質を蒸着する場合、ステップカバレッジに優れたＡＬＤ法を利用して均一に低温でストレージノードに蒸着した後、厚膜工程として既存のＣＶＤ工程を利用するＢＳＴキャパシタを有するメモリ素子の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、この発明は、ＡＬＤ法によりＡＬＤ−ＢＳＴ膜からなる第１誘電膜としてシード層を形成するステップと、ＣＶＤ法によりＣＶＤ−ＢＳＴ膜からなる第２誘電膜を形成するステップとを含んでなる誘電膜を有するメモリ素子の製造方法を提供する。
【００１０】
また、前記目的を達成するため、この発明は、メモリ素子の製造方法において、半導体基板上にコンタクト孔を有する第１層間絶縁膜を形成するステップと、前記コンタクト孔を導電膜で埋め込んで前記半導体基板と連結するコンタクトプラグを形成するステップと、前記コンタクトプラグを含んで前記第１層間絶縁膜上に第２層間絶縁膜を形成するステップと、前記第２層間絶縁膜の選択エッチングにより前記コンタクトプラグを露出させて下部電極が形成されるストレージノード孔を形成するステップと、前記ストレージノード孔の上面に下部電極パターンを形成するステップと、前記下部電極パターン上にＡＬＤ−ＢＳＴとＣＶＤ−ＢＳＴを順次に蒸着して誘電体膜を形成するステップと、前記誘電体膜上に上部電極を蒸着するステップとを含んでなるメモリ素子の製造方法を提供する。
【００１１】
【発明の実施の形態】
この発明の誘電物質に用いられるＢＳＴは、ぺロブスカイト型構造(perovskite structure)を有する結晶である。ＢＳＴは、まずＡＬＤ方式（以下、ＡＬＤ−ＢＳＴという）によって蒸着した後、ＣＶＤ法（以下、ＣＶＤ−ＢＳＴという）によって蒸着する。
【００１２】
ＡＬＤ(Atomic Layer Deposition)は、前駆体分子間の化学反応を利用するという点で化学蒸着法(Chemical Vapor Deposition:CVD)と類似しているが、通常のＣＶＤが、前駆体分子が蒸気状態で互いに接触して反応が起きる現象を利用するのに対し、ＡＬＤは、二つの前駆体間の表面反応を利用するという点で大きく異なる。ＡＬＤ工程において一つの種類の前駆体が基板表面に吸着されている状態でまた別の前駆体を供給すれば、二つの前駆体分子が表面で互いに接触して反応することによって、薄膜を形成することになる。したがって、ＡＬＤ反応前駆体は、反応温度で自ら分解してはいけず、表面に吸着された前駆体と供給される前駆体と間の反応が表面で非常に速い速度で起きる。前駆体としては、固体、液体、気体状態の前駆体を全部使用することができ、ソース気体は、Ｎ2、Ａｒのような運搬ガスに載せて供給する。
【００１３】
ＡＬＤ工程が表面反応を利用することによって得られる最も大きい長所は、厚さの均一性とステップカバレッジと言える。一つの種類の前駆体蒸気が供給されて表面に吸着される時、化学吸着(chemisorption)が可能な場所(site)には全部吸着し、たとえ、過量の前駆体蒸気が供給されたとしても、残りは反応に寄与し得ない。この過剰な蒸気は、全部パージガスにより除去され、引き続き供給される他の種類の前駆体がまた表面に吸着されながら反応が起きるので、常に一定した速度で薄膜が成長される。一例として、Ａ前駆体とＢ前駆体とを使用するＡＬＤでは、Ａ前駆体供給→Ｎ2（またはＡｒ）パージ→Ｂ前駆体供給→Ｎ2（またはＡｒ）パージの過程を一つのサイクルとして、続けて繰り返すことによって、膜を成長させることになり、成長速度は、一つのサイクル当たりの蒸着される膜の厚さで表わす。このような成長原理により膜が蒸着されるので、露出されている全ての表面は、その粗さに関係なく、前駆体分子が吸着される確率は、ほぼ同じであるので、供給される前駆体が充分であれば、表面構造のアスペクト比(aspect rario)の大きさと関係なく、常に一定した速度で薄膜が蒸着されるのである。また、一層ずつ積層する方法を取るので、厚さと組成を精密に制御することができる。
【００１４】
また、ＡＬＤの長所は、ＣＶＤと比較する場合、三元系のみでなく、より複雑な薄膜蒸着が可能であるということである。ＣＶＤは、反応ガスの熱力学的な反応によって、薄膜の組成が決定されるので、三元系のような複雑な組成の薄膜蒸着の際、組成調節が容易ではない。それに対し、ＡＬＤは、所望の物質を交互に原子層の厚さに蒸着することによって、三元系のみでなく、より複雑な組成の薄膜蒸着も可能である。
【００１５】
この発明において、ＡＬＤは、（Ｂａ＋Ｓｒ）混合ソース(coctail source)とＴｉソースとを利用して蒸着する。（Ｂａ＋Ｓｒ）混合ソースは、液体状態で０．５：０．５のモル分率(mole fration)で製造されたものを使用し、蒸着された薄膜の組成が、Ｂａ：Ｓｒ：Ｔｉが０．２５：０．２５：０．５に合うように液体状態の濃度を調節することができる。ＡＬＤ−ＢＳＴ蒸着のための１サイクルは、次のようなシーケンスに従い、Ｏ2ソースとしては、Ｈ2Ｏ気体を使用する。シーケンスは、（Ｂａ＋Ｓｒ）混合ソースフロー(coctail source flow)→Ｎ2（またはＡｒ）パージ→Ｈ2Ｏ気体フロー(H2O vapor flow)→Ｎ2（またはＡｒ）パージ→Ｔｉフロー(Ti flow)→Ｎ2（またはＡｒ）パージ→Ｈ2Ｏ気体フロー(H2O vapor flow)→Ｎ2（またはＡｒ）パージ、である。
【００１６】
前記したように、最初のＢＳＴ薄膜形成においてＣＶＤの気相(gas phase)の反応を抑制することができ、ステップカバレッジが１００％に近いＡＬＤ法を利用して均一に低温でストレージノードに蒸着した後、熱工程が少ないプラズマ熱処理(plasma treatment)により結晶化させた後、次の厚膜工程において既存のＣＶＤ工程を利用して複数層にＢＳＴキャパシタを形成すれば、漏れ電流特性に大きい影響を及ぼすＢＳＴと下部電極との境界の調節を效果的に進めることができる。また、ＡＬＤにより蒸着されたＢＳＴシード層(seed layer)の形成により、バリヤメタルの熱橋(thermal bridge)を減らし、電気的特性に優れ、信頼性の高いＢＳＴキャパシタを製造することができる。
【００１７】
以下、添付する図面を参照しながらこの発明に係る好ましい実施例を詳細に説明する。
【００１８】
まず、図１に示すように、半導体基板１００上に酸化物１０５と反射防止膜である窒化物（ＳｉＯＮ）１１０からなる第１層間絶縁膜１１５を３００Åないし１０００Åの厚さに形成した後、前記第１層間絶縁膜１１５を貫通して前記半導体基板１００の活性領域（図示せず）と連結されるストレージコンタクト孔を形成する。ストレージコンタクト孔形成後、化学気相蒸着法（ＣＶＤ）により５００Åないし３０００Åの厚さのドーピングされたポリシリコン膜を蒸着する。そして、ポリシリコンをエッチバックして第１層間絶縁膜１１５の表面を露出させる。この場合、エッチバックは、ポリシリコン膜を過度エッチングするように実施して、ポリシリコンがプラグ内部のみに残留する。したがって、ポリシリコン１２０は、コンタクト孔を完全に充填させ得ず、上部に余裕空間を有するように凹ませる。このプラグ凹みは、５００Åないし１５００Åとする。
【００１９】
次いで、洗浄した後、全面的にＴｉを１００Åないし３００Åの厚さに蒸着し、ＲＴＰ(Rapid Thermal Processing)法により熱処理してチタニウムシリサイド層（ＴｉＳｉｘ）を形成した後、未反応のＴｉをウェットエッチングにより除去する。Ｔｉの代わりに、ＷＮ、Ｗを使用することもできる。このシリサイド層１２５は、バリヤメタルを形成する前に、ポリシリコンとのオーミックコンタクト(Ohmic Contact)を形成して接触抵抗を減少させるためである。
【００２０】
次いで、バリヤメタルを基板全面に蒸着した後、化学機械的研磨(Chemical Mechanical Polishing、以下、ＣＭＰという）により平坦化する。バリヤメタルは、誘電体結晶化のために、酸素雰囲気下で高温の熱処理時、酸素がストレージ電極を介して拡散して、ポリシリコンプラグとストレージ電極との界面でポリシリコン酸化を誘発することを防止するためのものである。バリヤメタル１３０は、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＡｌＮ及びこれらを組み合わせた物質の中から選択されたいずれかで形成し、蒸着方法には、ＰＶＤ(Physical Vapor Deposition)またはＣＶＤ蒸着方法による。
【００２１】
その後、凹状キャパシタ(concave capacitor)のストレージノードを形成するために、第２層間絶縁膜１５０を形成する。第２層間絶縁膜１５０は、エッチング阻止層(etch stopper)１３５、酸化膜１４０、反射防止層１４５からなる。エッチング阻止層１３５としてＳｉＯＮを蒸着し、前記エッチング阻止層上に酸化膜１４０、反射防止膜１４５を蒸着した後、フォトマスク及びエッチング工程を進行してストレージノード孔１５５を形成する。
【００２２】
図２は、下部電極が形成される導電層１６０を蒸着した後の断面図である。下部電極が形成される導電層をＣＶＤにより蒸着し、導電層は、Ｒｕ、Ｐｔ、Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ、Ａｇからなるグループから選択される少なくとも一つの物質からなり、厚さは５０Åないし５００Åの厚さに、基板温度は２００℃ないし５００℃の範囲において蒸着する。
【００２３】
図３は、下部電極導電層１６０をストレージノード分離して、下部電極パターン１６０ａを形成した後、ＡＬＤ−ＢＳＴ薄膜１６５を形成した後の断面図である。
【００２４】
ストレージノード分離のためには、前記下部電極導電層が蒸着された結果物上に、前記ストレージノード孔１５５の内部を完全に埋め込むために、充分な厚さを有する犠牲層を形成する。前記犠牲層は、フォトレジスト膜または酸化膜からなり得る。次いで、層間絶縁膜の上面が露出されるまで下部電極の一部及び犠牲層の一部をエッチバック、またはＣＭＰ方法によって除去することによって、下部電極膜を複数の下部電極に分離させる。この場合、前記ストレージノード孔内における前記下部電極上には、前記犠牲層の残りの一部が残ることになる。前記犠牲層の残りの一部をアッシング(ashing)、またはウェットエッチングによって除去する。前記犠牲層がフォトレジスト膜からなる場合には、前記犠牲層の残りの一部をアッシングによって除去し、前記犠牲層が酸化膜からなる場合には、前記犠牲層の一部をウェットエッチング方法によって除去する。
【００２５】
次に、ＡＬＤ蒸着方法によって薄い厚さのＢＳＴ薄膜１６５を低温において蒸着した後、プラズマ熱処理を行なう。ＡＬＤ−ＢＳＴ蒸着のための１サイクルは、上述したように次のようなシーケンスに従う。（Ｂａ＋Ｓｒ）混合ソースフロー(coctail source flow)→Ｎ２（またはＡｒ）パージ→Ｈ２Ｏ気体フロー→Ｎ２（またはＡｒ）パージ→Ｔｉフロー→Ｎ2（またはＡｒ）パージ→Ｈ2Ｏ気体フロー→Ｎ2（またはＡｒ）パージ、である。この場合に用いられる（Ｂａ＋Ｓｒ）混合ソースは、Ｂａ（ｍｅｔｍｈｄ）２[Methoxy Ethoxy Tetramethyl Heptane Dionato Barium]と、Ｓｒ（ｍｅｔｍｈｄ）２[Methoxy Ethoxy Tetramethyl Heptane Dionato Strontium]をメタノールに溶解した状態であり、Ｔｉソースは、Ｔｉアルコキシド(alkoxide)系であって、Ｔｉ（ｍｐｄ）（ｔｍｈｄ）２[Methoxy Pentane Dioxy Tetamethyl Heptane Dionato Titanate]を基本的に使用する。また、蒸着温度は、Ｔｉ前駆体の沸騰点を考慮して１５０℃ないし３００℃範囲において蒸着し、サイクル数は、２０ないし１００サイクルを使用して厚さを２０Åないし１００Å厚さに調節する。各ソース及びＨ2Ｏ、そしてパージガスは、２０ないし８０ｓｃｃｍ(standard cubic centimeter per minute)のフローレート(flow rate)に調節し、（Ｂａ＋Ｓｒ）混合ソースの伝達時間(delivery time)は、０．１秒ないし１．０秒、パージガスは、１秒ないし５秒、Ｈ2Ｏ気体は、０．１秒ないし１．０秒の範囲で調節し、Ｔｉは、ターゲット組成に応じて、０．１秒ないし１．０秒の範囲で流す。また、ＡＬＤ−ＣＶＤの結晶性を増加させるために、インシトゥ（ｉｎ−ｓｉｔｕ）またはエクスシトゥ（ｅｘ−ｓｉｔｕ）方法によりＮ2Ｏ、Ｎ2またはＯ2雰囲気下でプラズマ熱処理を行なうが、基板温度３００℃ないし４００℃、電力１００Ｗないし１ｋＷの範囲で３０秒ないし１８０秒間行う。
【００２６】
図４は、ＣＶＤ−ＢＳＴ薄膜１７０を形成した後の断面図である。ＣＶＤ−ＢＳＴ１７０薄膜の蒸着は、基板温度４００℃ないし６００℃の範囲で蒸着し、厚さは５０Åないし２００Åにする。シード層が形成されたＡＬＤ−ＢＳＴ１６５上に、ＣＶＤ−ＢＳＴ１７０薄膜を蒸着した後には、誘電体の結晶化のために熱処理する。熱処理は、ＲＴＮ(Rapid Thermal Nitridation)方法によるが、Ｎ2またはＮ2／Ｏ2雰囲気下で３０秒ないし１８０秒の範囲、５００℃ないし７００℃の範囲で熱処理を行なう。
【００２７】
図５は、上部電極１７５を蒸着した後の断面図である。上部電極は、Ｒｕ、Ｐｔ、Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ、Ａｇからなるグループから選択される少なくともいずれか一つの物質からなり、ＣＶＤによって蒸着する。
【００２８】
なお、この発明は、上記の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２９】
【発明の効果】
上述したように、この発明によれば、高いアスペクト比(high aspect ratio)を有する高集積ＤＲＡＭのＢＳＴキャパシタにおけるストレージノードの深い谷内で、ＡＬＤ−ＢＳＴをＣＶＤ−ＢＳＴのシード層に使用する二重蒸着工程(double deposition)技術であって、ステップカバレッジに優れたのみでなく、組成が均一かつ結晶性が向上したメモリ素子を製造できる効果がある。
【００３０】
また、低温蒸着であるので、究極的に漏れ電流が少ない信頼性の高いＢＳＴキャパシタを製造することができる。
【図面の簡単な説明】
【図１】  この発明による半導体メモリ素子の製造方法を説明するための断面図である。
【図２】  この発明による半導体メモリ素子の製造方法を説明するための断面図である。
【図３】  この発明による半導体メモリ素子の製造方法を説明するための断面図である。
【図４】  この発明による半導体メモリ素子の製造方法を説明するための断面図である。
【図５】  この発明による半導体メモリ素子の製造方法を説明するための断面図である。
【図６】  従来の技術により製造された半導体メモリ素子を示す断面図である。
【符号の説明】
１００      半導体基板
１１５      第１層間絶縁膜
１２０      ポリシリコン
１２５      シリサイド層
１３０      バリヤメタル
１５０      第２層間絶縁膜
１５５      ストレージノード孔
１６０ａ    下部電極パターン
１６５      ＡＬＤ−ＢＳＴ
１７０      ＣＶＤ−ＢＳＴ
１７５      上部電極
【図１】
0004255102.tif 000002
【図２】
0004255102.tif 000003
【図３】
0004255102.tif 000004
【図４】
0004255102.tif 000005
【図５】
0004255102.tif 000006
【図６】
0004255102.tif 000007