(57)【特許請求の範囲】
【請求項１】
表示データの入力に対応して入力されるデータイネーブル信号に基づいて前記表示データを所定の画素に出力する出力タイミングを制御する液晶表示装置の駆動方法において、
前記データイネーブル信号の周期を水平周期として計測し、
前記水平周期に基づいて垂直ブランキング期間中に仮想イネーブル信号を生成し、
前記データイネーブル信号と仮想イネーブル信号の合計を垂直周期として保持し、
少なくとも表示開始ラインの画素に対して、前記垂直周期より前記水平周期の整数倍短い時点で、前記表示データの予備書き込みを行うこと
を特徴とする液晶表示装置の駆動方法。
【請求項２】
表示データの入力に対応して入力されるデータイネーブル信号に基づいて前記表示データを所定の画素に出力する出力タイミングを制御するタイミングコントローラを備えた液晶表示装置において、
前記タイミングコントローラは、
前記データイネーブル信号の周期を水平周期として計測し、前記水平周期に基づいて垂直ブランキング期間中に仮想イネーブル信号を生成する水平カウンタ部と、
前記データイネーブル信号と仮想イネーブル信号の合計を垂直周期として保持する垂直カウンタとを有し、
少なくとも表示開始ラインの画素に対して、前記垂直周期より前記水平周期の整数倍短い時点で、前記表示データの予備書き込みを行うこと
を特徴とする液晶表示装置。
【請求項３】
複数の薄膜トランジスタのゲート電極と接続するゲートバスラインにゲート信号を出力するゲートドライバと、前記複数の薄膜トランジスタのドレイン電極にそれぞれ接続された複数のデータバスラインにデータを出力する複数のデータドライバと、前記データドライバにデータ出力用のラッチパルスを出力するタイミングコントローラとを有する液晶表示装置において、
前記タイミングコントローラは、前記複数のデータドライバに対し、前記ゲートドライバからの距離に応じて前記ラッチパルスの出力タイミングを変化させて供給するために、前記ゲートドライバから引き出されて前記ゲートバスラインとほぼ平行に配線されたラッチパルス供給用ラインを有していること
を特徴とする液晶表示装置。
【請求項４】
複数の薄膜トランジスタのゲート電極と接続するゲートバスラインにゲートドライバからゲート信号を出力し、複数のデータドライバにデータ出力用のラッチパルスを出力して前記複数の薄膜トランジスタのドレイン電極にそれぞれ接続された複数のデータバスラインにデータを出力する液晶表示装置の駆動方法において、
前記複数のデータドライバに対し、前記ゲートドライバからの距離に応じてそれぞれ出力タイミングを変化させた前記ラッチパルスを、前記ゲートドライバから引き出されて前記ゲートバスラインとほぼ平行に配線されたラッチパルス供給用ラインから供給すること
を特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置及びその駆動方法に関し、特に、薄膜トランジスタ（ＴＦＴ）をスイッチング素子に用いたアクティブマトリクス型液晶表示装置（以下、ＴＦＴ−ＬＣＤという）及びその駆動方法に関する。
【０００２】
【従来の技術】
近年、ＴＦＴ−ＬＣＤの高精細化に伴い、各ＴＦＴのゲートに印加されるゲートパルスの駆動周波数が高くなってきている。また、ＴＦＴ−ＬＣＤの大画面化に伴い、マトリクス状に配列された複数の画素にゲートパルスを供給するゲートバスラインや階調データを出力するデータバスラインの配線長は長くなりそれらの配線抵抗が高くなる傾向にある。このため、ゲートバスラインの配線抵抗によりゲート波形が鈍り、ゲートドライバから遠ざかる領域でゲートオフのタイミングが遅延する問題が生じる。これを回避するため従来、図１５に示すような駆動方式がとられている。この駆動方法は、データドライバからデータバスラインに出力されるデータ電圧Ｖｄのデータ切り替えのタイミングを、ゲートドライバからゲートバスラインに出力されたゲートパルスＶｇのゲートオフのタイミングより後にずらすようにしている。つまり、ゲートオンの後のデータセットアップ時間ＤＳ内に所定の階調電圧をＴＦＴのドレイン電極に印加すると共に、その状態をゲートオフ後もデータ保持期間ＤＨだけ維持するようにしている。こうすることにより、ゲート波形の鈍りによるゲートオフのタイミングの遅れがデータ保持期間ＤＨ内であれば、確実にデータ電圧Ｖｄを画素に書き込むことができるようになる。
【０００３】
ところが、このデータ保持時間ＤＨはＴＦＴ−ＬＣＤの大画面化が進みパネルサイズが大きくなるほど長くしなければならない。またデータバスラインの配線抵抗が高くなるに従って、データドライバの出力遅延時間が長くなるため、データセットアップ時間ＤＳもパネルサイズが大きくなるほど長くしなければならなくなる。一方、パネルの高精細化に伴ってゲートバスライン数が増えると、データセットアップ時間ＤＳとデータ保持期間ＤＨとの合計である水平周期は短くせざるを得ない。つまり従来のデータ駆動方法では、ＴＦＴ−ＬＣＤの高精細化及び大画面化の要求を同時に満足させるには、水平周期を短くさせ且つデータ保持期間ＤＨ及びデータセットアップ時間ＤＳを長くさせるという矛盾が生じる。
【０００４】
ちなみにＳＶＧＡ（画素数が８００×６００）や、ＸＧＡ（画素数が１０２４×７６８）では水平周期が標準でそれぞれ２６．４μｓ（マイクロ秒）、２０．７μｓである。このため、画面サイズが対角１５インチでＸＧＡ程度までのパネルであれば、図１５に示したような１フレーム中にゲートオンが１回の通常駆動でデータ書き込み時間が不足することはない。しかし、対角１５インチを越える画面サイズでＳＸＧＡ（画素数が１２８０×１０２４）以上の高精細大画面になると、通常駆動では、階調データを満足に書き込めない可能性が生じてくる。例えば、ＳＸＧＡでは水平周期が標準で１５．６μｓ必要であるが、画面サイズが対角１７〜１８インチ程度で後述のドット反転駆動方式を用いたＳＸＧＡパネルでは、３μｓ以上のデータホールド時間ＤＨと１０μｓ以上のデータセットアップ時間ＤＳが必要になる。このため、十分なデータ書き込みのためのマージンが得られなくなる可能性がある。
【０００５】
そこで従来は、データ電圧の書き込み不足による表示ムラやフリッカ等の表示不具合を解決する手段として、本来の表示データを書き込む前に同極性の表示データを予備書き込みする手法が用いられている。
【０００６】
この予備書き込みの手法について、ゲートバスライン方向及びデータバスライン方向の双方に関し、隣接画素（サブピクセル）間で階調データの極性が反転しているドット反転駆動を例にとって説明する。ドット反転駆動では、ある画素に書き込まれる階調データの極性は、同一データバスライン上で２ライン前のゲートバスラインに接続されている画素に書き込まれる階調データの極性と同一になる。従って、当該画素への予備書き込みは、当該画素への本来のデータ書き込みの２ライン前に行う。例えば表示開始ラインから３ライン目のゲートバスライン上の画素は、表示開始ライン（１ライン目）の画素に階調データが書き込まれる際に同時に当該階調データが予備書き込みされ、その後本来の階調データが書き込まれるようになる。従って、この駆動方式では表示開始ラインからｎ−２ライン目とｎライン目のゲートが同時にオン状態となる。以上のような予備書き込み方式の駆動方法については、例えば特開平１１−１４２８０７号公報や特開平５−２６５４１１号公報等に開示されている。なお、予備書き込みを用いずに書き込みマージンを確保するには、フレーム反転駆動にしてバスラインのデータ電圧確定を早くする方法も考えられるが、フレーム反転駆動の際には、データバスラインと画素電極の間に生じるクロストークが問題となるため好ましくない。
【０００７】
【発明が解決しようとする課題】
以上説明したように、ＴＦＴ−ＬＣＤが高精細化してゲート走査周期が短くなり、大画面化によりデータ書き込み時間が短くなっても、予備書き込みを行うことにより十分な書き込みマージンを得ることができるようになる。
【０００８】
ところが、従来の予備書き込みによる駆動方法、例えば上述のドット反転駆動の場合は、ゲートバスラインにおける表示開始ラインである第１ライン目とその次の第２ライン目の予備書き込みについて何ら規定していない。ゲートバスラインの第１ライン目と第２ライン目の予備書き込みは、前フレームの表示期間内あるいは表示終了直後、または垂直ブランキング期間中に行うことが考えられる。
【０００９】
前フレームの表示期間内あるいは表示終了直後に第１及び第２ライン目の予備書き込みを行う場合は、前フレームでの予備書き込みから当該フレームでの本書き込みまでの時間は偽のデータを表示し続けることになる。垂直ブランキング期間がフレームの表示期間に対して比較的長い場合には、第１及び第２ラインの予備書き込みによる他のラインとの境界が明確に視認されて表示品質が低下してしまうという問題が発生する。
【００１０】
垂直ブランキング期間中に第１及び第２ライン目の予備書き込みを行う場合は、予備書き込みを開始するための仮想ゲートバスラインの取り扱いが面倒であるという問題が生じる。垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）がシステム側から入力される場合には、ＶｓｙｎｃとＨｓｙｎｃとから表示開始時点が分かるため、表示開始時点より２ライン前から予備書き込みを開始することができる。
【００１１】
ところが、近年のＬＣＤの標準仕様はＨｓｙｎｃ及びＶｓｙｎｃを用いずに、システム側から入力するデータイネーブル信号Ｅｎａｂのみで画面表示位置を決定するようになってきている。このため、データイネーブル信号Ｅｎａｂに基づいて垂直ブランキング期間中に第１及び第２ライン目の予備書き込みをしなければならないという困難が生じる。
【００１２】
本発明の目的は、システム側からのデータイネーブル信号に基づいて垂直ブランキング期間中に少なくとも第１ライン目の予備書き込みを最適に行える液晶表示装置の駆動方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的は、表示データの入力に対応して入力されるデータイネーブル信号に基づいて前記表示データを所定の画素に出力する出力タイミングを制御する液晶表示装置の駆動方法において、前記データイネーブル信号の周期を水平周期として計測し、前記水平周期に基づいて垂直ブランキング期間中に仮想イネーブル信号を生成し、前記データイネーブル信号と仮想イネーブル信号の合計を垂直周期として保持し、少なくとも表示開始ラインの画素に対して、前記垂直周期より前記水平周期の整数倍短い時点で、前記表示データの予備書き込みを行うことを特徴とする液晶表示装置の駆動方法によって達成される。
【００１４】
また、上記目的は、表示データの入力に対応して入力されるデータイネーブル信号に基づいて前記表示データを所定の画素に出力する出力タイミングを制御するタイミングコントローラを備えた液晶表示装置において、前記タイミングコントローラは、前記データイネーブル信号の周期を水平周期として計測し、前記水平周期に基づいて垂直ブランキング期間中に仮想イネーブル信号を生成する水平カウンタ部と、前記データイネーブル信号と仮想イネーブル信号の合計を垂直周期として保持する垂直カウンタとを有し、少なくとも表示開始ラインの画素に対して、前記垂直周期より前記水平周期の整数倍短い時点で、前記表示データの予備書き込みを行うことを特徴とする液晶表示装置。
【００１５】
さらに上記目的は、複数の薄膜トランジスタのゲート電極と接続するゲートバスラインにゲート信号を出力するゲートドライバと、前記複数の薄膜トランジスタのドレイン電極にそれぞれ接続された複数のデータバスラインにデータを出力する複数のデータドライバと、前記データドライバにデータ出力用のラッチパルスを出力するタイミングコントローラとを有する液晶表示装置において、前記タイミングコントローラは、前記複数のデータドライバに対し、前記ゲートドライバからの距離に応じて前記ラッチパルスの出力タイミングを変化させて供給するラッチパルス供給用ラインを有していることを特徴とする液晶表示装置によって達成される。
【００１６】
複数の薄膜トランジスタのゲート電極と接続するゲートバスラインにゲートドライバからゲート信号を出力し、複数のデータドライバにデータ出力用のラッチパルスを出力して前記複数の薄膜トランジスタのドレイン電極にそれぞれ接続された複数のデータバスラインにデータを出力する液晶表示装置の駆動方法において、前記複数のデータドライバに対し、前記ゲートドライバからの距離に応じてそれぞれ出力タイミングを変化させた前記ラッチパルスをラッチパルス供給用ラインから供給することを特徴とする液晶表示装置の駆動方法。
【００１７】
【発明の実施の形態】
本発明の第１の実施の形態による液晶表示装置の駆動方法を図１乃至図７を用いて説明する。まず、本実施の形態によるアクティブマトリクス型の液晶表示装置として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子に用いた液晶表示装置の構造を図１を用いて簡単に説明する。図１は液晶表示装置をパネル上面から見た状態を示しており、アレイ基板１と対向基板１４の２枚のガラス基板間に液晶が封入されている。アレイ基板１上には例えば図面左右方向に延びるゲートバスライン２が上下方向に平行に複数形成されている。図示しない絶縁膜を介して図面上下方向に延びるデータバスライン４が左右方向に平行に複数形成されている。このように縦横に形成されたゲートバスライン２とデータバスライン４とで画定されたマトリクス状の複数の領域のそれぞれは、画素領域として画素電極８が形成されている。
【００１８】
各画素領域のゲートバスライン２とデータバスライン４との交差点近傍にはＴＦＴ６が形成され、ＴＦＴ６のゲート電極はゲートバスライン２に、ドレイン電極はデータバスライン４にそれぞれ接続されている。また、ソース電極は画素電極８に接続されている。ゲートバスライン２はゲートドライバ１８により駆動され、データバスライン４はデータドライバ１６により駆動される。データドライバ１６から各データバスライン４に対して階調電圧が出力され、いずれかのゲートバスライン２にゲート信号が出力されると、当該ゲートバスライン２にゲート電極が接続された一連のＴＦＴ６がオンになって、それらのＴＦＴ６のソース電極に接続された画素電極８に階調電圧が印加される。
【００１９】
次に、本実施の形態による液晶表示装置の表示駆動系の概略構成について図２を用いて説明する。図２は、液晶表示装置をパネル上面から見た状態を示しており、アレイ基板１上の画素の構成等は図１に示したものと同様であるのでそれらの図示は省略している。
【００２０】
図２に示すように、複数のデータバスライン４にそれぞれデータ信号を出力する複数のデータドライバ１６−１〜１６−ｎがパネル上方左から右に順に例えばＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）実装によりアレイ基板１と接続されている。同様にしてパネル左方上から下に向かって複数のゲートドライバ１８−１〜１８−ｎが設けられている。
【００２１】
各データ・ドライバ１６−１〜１６−ｎに接続された複数のデータバスライン４は、データドライバ１６−１〜１６−ｎの順にゲートドライバ１８−１〜１８−ｎから遠ざかるように配置されている。ゲートドライバ１８−１〜１８−ｎはゲートドライバ制御信号を出力するタイミングコントローラ２０に信号線２６を介して接続されている。
【００２２】
タイミングコントローラ２０には、ＰＣ（パーソナル・コンピュータ）等のシステム側から出力されたクロックＣＬＫ及びデータイネーブル信号Ｅｎａｂ、並びに階調データＤａｔａ等が入力する。
【００２３】
タイミングコントローラ２０は、水平カウンタ２２及び垂直カウンタ２４を有している。水平カウンタ２２は、外部クロックＣＬＫに基づいて生成されたドットクロックＤＣＬＫの数をカウントする。垂直カウンタ２４は、データイネーブル信号Ｅｎａｂの数をカウントする。水平、垂直カウンタ２２、２４の出力値はデコーダ（図示せず）に入力されて種々の制御信号が出力されるようになっている。
【００２４】
タイミングコントローラ２０は、ゲートドライバ制御信号としてゲートクロックＧＣＬＫとゲートスタート信号ＧＳＴを出力する。ゲートクロックＧＣＬＫとゲートスタート信号ＧＳＴは、水平カウンタ２２でデータイネーブル信号Ｅｎａｂの立ち下がり（または立ち上がり；以下、代表して「立ち下がり」という）エッジからのドットクロックＤＣＬＫの数をカウントして得られる水平周期に基づいて出力される。ゲートスタート信号ＧＳＴは、表示フレーム内の特定位置で通常１回または２回出力させるため、さらにデータイネーブル信号Ｅｎａｂの数を垂直カウンタ２４でカウントして得られる垂直周期に基づいて出力される。
【００２５】
タイミングコントローラ２０は、データドライバ制御信号としてドットクロックＤＣＬＫ、ラッチパルスＬＰ、極性信号ＰＯＬ、及びデータスタート信号ＤＳＴを出力する。ラッチパルスＬＰ、極性信号ＰＯＬ、及びデータスタート信号ＤＳＴは上述の水平カウンタ２２で得られる水平周期に基づいて出力される。なお、フレーム先頭の認識は、データイネーブル信号Ｅｎａｂの“Ｌ（ロー）”期間においてドットクロックＤＣＬＫが所定クロック数を越えてカウントされることにより判定される。これらの制御信号は制御線３０を介してデータドライバ１６−１〜１６−ｎに出力される。また、階調データＤａｔａはデータ線２８を介してデータドライバ１６−１〜１６−ｎに入力される。
【００２６】
次に、本実施の形態による液晶表示装置の表示駆動方法について、図３乃至図７を用いて説明する。本実施の形態は、上述のドット反転駆動における第１及び第２ライン目の予備書き込み動作について説明するが、他の種々の反転駆動方式にも同様に適用可能である。
【００２７】
表示ライン先頭の第１ライン及びその次の第２ラインに対する予備書き込みは垂直ブランキング期間に行うが、予備書き込みデータの表示期間を短くするため、当該表示フレーム先頭の第１ラインの本書き込み時期にできるだけ近い時点の垂直ブランキング期間内で予備書き込みを開始させる必要がある。ドット反転駆動では２ライン周期でデータラインの極性が変わるため、先頭のデータイネーブル信号Ｅｎａｂより２水平周期だけ手前から予備書き込みを開始するようにする。
【００２８】
ところが、垂直ブランキング期間中は、システム側からデータイネーブル信号Ｅｎａｂが入力されない。そのため、まず、垂直ブランキング期間ＶＢの長さと１水平周期１Ｈの長さを計測して保持させておく必要がある。
【００２９】
図３は垂直ブランキング期間を含むデータイネーブル信号Ｅｎａｂを示している。図３に示すようにデータイネーブル信号Ｅｎａｂの立ち下がりエッジから次の立ち下がりエッジまでが１水平周期１Ｈである。また、垂直ブランキング期間ＶＢ中にはデータイネーブル信号Ｅｎａｂは出力されない。
【００３０】
このようなデータイネーブル信号Ｅｎａｂに基づいて、以下に示す手順で予備書き込み位置を特定する。
（１）水平カウンタ２２を用い、ある時点のデータイネーブル信号Ｅｎａｂの立ち下がりエッジから次の立ち下がりエッジまでのドットクロックＤＣＬＫのクロック数をカウントして、１水平周期１Ｈに対応するドットクロックＤＣＬＫのクロック数を１Ｈ保持回路（図示せず）に保持しておく。
【００３１】
そして、垂直ブランキング期間ＶＢ中においては、水平カウンタ２２でカウントされるドットクロックＤＣＬＫの数が上記１水平周期１Ｈに達する毎に水平カウンタ２２をリセットし、リセットの際にデータイネーブル信号Ｅｎａｂの立ち下がりエッジの代わりとして仮想イネーブル信号ＨＰＬＳ（図３中破線で示している）を垂直カウンタ２４に出力する。
【００３２】
（２）垂直カウンタ２４は、１表示フレーム中のデータイネーブル信号Ｅｎａｂの数（すなわち、１水平周期１Ｈの数）と垂直ブランキング期間ＶＢ中の仮想イネーブル信号ＨＰＬＳの数をカウントする。ＳＸＧＡの場合は１フレーム中のデータイネーブル信号Ｅｎａｂの数は１０２４であり、垂直ブランキング期間ＶＢ中の仮想イネーブル信号ＨＰＬＳの数は４〜４２程度である。図３ではＨＰＬＳ＝５を例示している。
【００３３】
このように本実施の形態における垂直カウンタ２４は、垂直ブランキング期間ＶＢでの仮想イネーブル信号ＨＰＬＳの数をカウントするため非表示期間も動作するようになっている。１表示フレーム中のデータイネーブル信号Ｅｎａｂの数と垂直ブランキング期間ＶＢ中の仮想イネーブル信号ＨＰＬＳの数を合わせて１垂直周期１Ｖとし、１Ｖ保持回路に保持しておく。
【００３４】
ここで、１Ｖ保持回路の回路構成例について図４を用いて説明する。図４に示す回路例は、１Ｖ保持回路における最下位ビットの保持回路を示している。保持するビット数に応じて図４に示す回路が複数配置されて１Ｖ保持回路が構成される。図４において、垂直カウンタ２４の最下位ビットＣＥ１の出力端が、２入力ＡＮＤ回路４４の一入力端子と、インバータ４０を介して２入力ＡＮＤ回路４６の一入力端子とに接続されている。２つのＡＮＤ回路４４、４６の他入力端子には、垂直ブランキング期間ＶＢでの仮想イネーブル信号ＨＰＬＳが入力される。
【００３５】
ＡＮＤ回路４４の出力端子はＪＫフリップフロップ（ＪＫＦＦ）５２のＪ入力端子に接続され、ＡＮＤ回路４６の出力端子はＪＫＦＦ５２のＫ入力端子に接続されている。ＪＫＦＦ５２のクロック入力端子ＣＬＫにはドットクロックＤＣＬＫが入力される。このような構成により、垂直ブランキング期間ＶＢ内に垂直カウンタ２４から１垂直周期１Ｖの値を取り込んで次の表示フレーム期間中保持することができる。ＪＫＦＦ５２のＱ出力端子からは、次の表示フレーム期間中に前フレームの１垂直周期１Ｖの最下位ビットの値ＣＶ１が出力される。
【００３６】
ＪＫＦＦ５２のＱ出力端子は、２入力ＡＮＤ回路４８の一入力端子と、インバータ４２を介して２入力ＡＮＤ回路５０の一入力端子とに接続されている。２つのＡＮＤ回路４８、５０の他入力端子には、データホールド信号ＥＮ００１が入力される。ＡＮＤ回路４８の出力端子はＪＫＦＦ５４のＪ入力端子に接続され、ＡＮＤ回路５０の出力端子はＪＫＦＦ５４のＫ入力端子に接続されている。ＪＫＦＦ５４のクロック入力端子ＣＬＫにはドットクロックＤＣＬＫが入力される。
【００３７】
このような構成により、垂直ブランキング期間ＶＢ中に垂直カウンタ２４から取り込んだ１垂直周期１Ｖの値を次の垂直周期（次の表示フレーム期間及び垂直ブランキング期間）中保持することができる。ＪＫＦＦ５４のＱ出力端子には、次の垂直周期中に前の垂直周期内の１水平周期１Ｈの数及び仮想イネーブル信号ＨＰＬＳの数の合計の最下位ビットの値ＣＬ１が保持される。
なお、説明は省略するが水平カウンタ２２と接続される１Ｈ保持回路も同様の回路構成で実現可能である。
【００３８】
（３）次に、１Ｖ保持回路で保持された１垂直周期内の１水平周期１Ｈと仮想イネーブル信号ＨＰＬＳの数の合計数から垂直ブランキング期間ＶＢで予備書き込みを実行するために必要なラインの数を減算する。これは図５に例示する減算回路により実現される。図５は、ドット反転駆動において、表示開始ラインの第１ラインのデータの本書き込みより２水平周期分手前の時点で予備書き込みを開始させるために、１Ｖ保持回路の保持値から“２”を減算する処理を行う回路を示している。図５に示す減算回路は、図４で説明した１Ｖ保持回路から出力される１垂直周期のカウント値の下位２ビット目から５ビット目について所定の処理を行いカウント値の減算をするようになっている。
【００３９】
図５において、入力端ＰＬ２はインバータ５６を介して、出力端ＰＭ２に接続されると共に排他的論理和回路（ＥＸＯＲ回路）６２の一入力端子に接続されている。さらに入力端ＰＬ２は、２入力ＮＯＲ回路５８の一入力端子と３入力ＮＯＲ回路６０の第１入力端子に接続されている。入力端ＰＬ３はＥＸＯＲ回路６２の他入力端子、２入力ＮＯＲ回路５８の他入力端子、及び３入力ＮＯＲ回路６０の第２入力端子に接続されている。入力端ＰＬ４は、ＥＸＯＲ回路６４の一入力端子に接続され、ＮＯＲ回路６０の第３入力端子に接続されている。入力端ＰＬ５は、ＥＸＯＲ回路６６の一入力端子に接続されている。
【００４０】
ＮＯＲ回路５８の出力端子はＥＸＯＲ回路６４の他入力端子に接続されている。ＮＯＲ回路６０の出力端子は、ＥＸＯＲ回路６６の他入力端子に接続されている。ＥＸＯＲ回路６２の出力端子は出力端ＰＭ３に、ＥＸＯＲ回路６４の出力端子は出力端ＰＭ４に、ＥＸＯＲ回路６６の出力端子は出力端ＰＭ５にそれぞれ接続されている。
【００４１】
このような構成の回路の入力端ＰＬ２〜ＰＬ５に、図４で説明した１Ｖ保持回路から１垂直周期のカウント値の下位２ビット目から５ビット目の値として表１に示すＤ２〜Ｄ５が入力されると、出力端ＰＭ２〜ＰＭ５には、表２に示すＱ２〜Ｑ５が出力される。なお、表１の“Ｘ”は“１”または“０”を示す。
【００４２】
【表１】
0004277148.tif 000002
【００４３】
【表２】
0004277148.tif 000003
【００４４】
このようにして、表示開始ラインである第１ラインのデータの本書き込みより２水平周期分手前の予備書き込みを開始させる時期を決定することができる。
このように本実施の形態によれば、１データイネーブル信号Ｅｎａｂの周期毎、すなわち水平周期毎にリセットされる水平カウンタ２２と、垂直周期を決定するためにデータイネーブル信号Ｅｎａｂと仮想イネーブル信号ＨＰＬＳの合計数をカウントする垂直カウンタ２４とを有しているので、これら水平周期と垂直周期とに基づいて垂直ブランキング期間ＶＢ内の所定時点でゲートスタート信号ＧＳＴを出力することができるようになる。なお、各表示フレームでの水平周期の数は一定であることが望ましいが、通常はシステム側のＰＣ等による制御で一定値が確保されているので問題は生じない。
【００４５】
次に、図６及び図７を用いて本実施の形態による液晶表示装置の駆動方法をより具体的に実施例を用いて説明する。図６は、図７に示す動作タイミングにおける水平カウンタ２２及び垂直カウンタ２４の動作を示している。図７は、ＳＸＧＡであってドット反転駆動の液晶表示装置に本実施の形態を適用したタイミングチャートを示している。
【００４６】
図６及び図７に示す例では、表示フレームは１０２４（Ｈ）であり垂直ブランキング期間ＶＢは図示していないが６（Ｈ）である。上述の通り、垂直カウンタ２４は垂直ブランキング期間ＶＢ中も動作して、データイネーブル信号Ｅｎａｂと仮想イネーブル信号ＨＰＬＳをカウントする。従って、垂直カウンタ値は図６に示す例では１０３０まで進む。垂直カウンタ２４は、垂直ブランキング期間ＶＢ後の次の先頭のデータイネーブル信号Ｅｎａｂの入力でリセットされる（ステップＳ１参照）。なお、表示フレームの切り替わりはデータイネーブル信号Ｅｎａｂの“Ｌ”期間の長さで判定する。
【００４７】
本実施例では、図６のステップＳ２〜Ｓ５に示すように、垂直カウンタ２４のカウンタ値が１０２２になったら水平カウンタ２２による１水平周期１Ｈの計測を開始するようにしている。１水平周期１Ｈの計測は、先頭のデータイネーブル信号Ｅｎａｂから１０２２番目のデータイネーブル信号Ｅｎａｂの立ち下がりエッジから、１０２３番目のデータイネーブル信号Ｅｎａｂの立ち下がりエッジまでのドットクロックＤＣＬＫの数をカウントすることにより行われる。計測した１水平周期１Ｈは図４に示したのと同様の回路構成を有する１Ｈ保持回路で保持される。
【００４８】
次いで、ステップＳ６で、１０２４番目のデータイネーブル信号Ｅｎａｂの入力があったら水平カウンタ２２をリセットし、以後、水平カウンタ２２によるドットクロックＤＣＬＫのカウント数がステップＳ５で保持している１水平周期１Ｈになる毎に水平カウンタ２２をリセットする（ステップＳ７）。これに基づいて垂直ブランキング期間ＶＢ中に仮想イネーブル信号ＨＰＬＳが出力される。
【００４９】
一方、垂直カウンタ２４は、１０２４個のデータイネーブル信号Ｅｎａｂをカウントした後、続いて仮想イネーブル信号ＨＰＬＳをカウントする。このとき図４に示した１Ｖ保持回路には仮想イネーブル信号ＨＰＬＳの入力タイミングで垂直カウンタ２４のカウンタ値が読み込まれる（ステップＳ８）。
【００５０】
垂直カウンタ２４による仮想イネーブル信号ＨＰＬＳのカウント及び１Ｖ保持回路での垂直カウンタ２４のカウンタ値の読み込みは、データイネーブル信号Ｅｎａｂの立ち上がりエッジの検出により終了する（ステップＳ９）。
【００５１】
データイネーブル信号Ｅｎａｂの立ち上がりエッジが検出されると図４に示す１Ｖ保持回路には垂直周期１Ｖが保持される（ステップＳ１０）と共に、垂直カウンタ２４はリセットされる（ステップＳ１）。
【００５２】
１Ｖ保持回路に保持された垂直周期１Ｖは図５に示す減算回路に出力されて、２水平周期分だけ減算されて予備書き込みの垂直位置が算出される（ステップＳ１１）。本実施例では、先頭のデータイネーブル信号Ｅｎａｂの入力時点から１垂直周期１Ｖ経過するより１水平周期１Ｈの２倍だけ短い時点で、次画面の表示開始ラインである第１ラインの画素に対する予備書き込みが行われる。
【００５３】
次いで、先頭のデータイネーブル信号Ｅｎａｂの入力時点から１垂直周期１Ｖ経過するより１水平周期１Ｈ分だけ短い時点で、第２ラインについての予備書き込みが行われる（ステップＳ１２）。すなわち、次画面の表示開始ラインである第１ラインより２水平周期分手前で第１ラインの予備書き込みが行われる。次いで、次の第２ラインより２水平周期分手前で第２ラインの予備書き込みが行われる。
【００５４】
次いで、予備書き込みをする毎に垂直カウンタ２４のカウント値をインクリメントし、ステップＳ１３で垂直周期１Ｖに戻っているかを判断する。戻っていなければ予備書き込みを継続し（ステップＳ１４）、垂直カウンタ２４のカウント値が垂直周期１Ｖになったら予備書き込みを終了する（ステップＳ１５）。なお、ステップＳ９において、先頭のデータイネーブル信号Ｅｎａｂを検出した場合にも、予備書き込みは終了する（ステップＳ１５）。
【００５５】
図７に示すように、予備書き込み時には、タイミングコントローラ２０からゲートスタート信号ＧＳＴがゲートドライバ１８へ送出され、続いてゲートクロックＧＣＬＫがゲートドライバ１８に出力される。ゲートドライバ１８はゲートスタート信号ＧＳＴにより動作を開始し、ゲートクロックＧＣＬＫが入力される毎に順次開いたゲートを閉じ、次ラインのゲートを開くように機能する。一方、データドライバ１６には、表示フレーム中での制御信号と同様にドットクロックＤＣＬＫ、ラッチパルスＬＰ、極性信号ＰＯＬが出力される。極性信号ＰＯＬは、データドライバの出力極性を制御し、各ラインの極性信号ＰＯＬはフレーム毎に反転されるようになっている。
【００５６】
なお、図７に示されたフレーム判定信号は、データイネーブル信号Ｅｎａｂの“Ｌ”期間が所定のドットクロックＤＣＬＫ数に達し、かつライン数が１０２４に達しているとき、つまりデータイネーブル信号Ｅｎａｂの入力数が１０２４個であるときにフレーム終了と判定させるために用いる信号である。データイネーブル信号Ｅｎａｂの数が少ないときは内部タイミングで１０２４ラインまで動作させ、多いときはそのデータイネーブル信号Ｅｎａｂを無効とするようになっている。
【００５７】
また、図７に示すデータドライバ１６から出力される階調データは、画素（ＲＧＢのサブピクセルをまとめたもの）表示が黒となるように設定されている。こうすることにより、垂直ブランキング期間ＶＢに予備書き込みを行うラインの１フレーム平均輝度の変化を最小減に抑えることができる。黒表示にすると（予備書き込みデータの表示時間／１垂直周期）の輝度低下が生じるだけであり、本実施例のドット反転駆動では、２／１０３０となり目視上は全く問題ない。なお、予備書き込みのデータの極性は本データを書き込む際の極性と同じにする。
【００５８】
以上説明したように、本実施の形態によれば、タイミングコントローラの回路規模をそれ程多くせずに、画面全体の書き込み不足、特定ラインのムラをなくすことができるようになる。
【００５９】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では２ライン周期でデータラインの極性が変化するドット反転駆動を例にしているので、先頭のデータイネーブル信号Ｅｎａｂより２水平周期だけ手前から予備書き込みを開始するようにしている。例えば、２ドット反転駆動において本発明を適用する場合には、４ライン周期でデータラインの極性が変化するので、先頭のデータイネーブル信号Ｅｎａｂより４水平周期だけ手前から予備書き込みを開始すればよい。また、フレーム反転駆動において本発明を適用する場合には、１フレーム期間において極性が同じなので、先頭のデータイネーブル信号Ｅｎａｂより１水平周期だけ手前から予備書き込みを開始すればよい。
【００６０】
次に、本発明の第２の実施の形態による液晶表示装置を図８乃至図１４を用いて説明する。上記第１の実施の形態では、液晶表示装置の大画面化、高精細化で生じる画素電極へのデータの書き込み不足を改善するために、予備書き込み方式の駆動方法を用いることを前提としている。これに対し本実施の形態による液晶表示装置は、予備書き込み方式とは独立して実施することができる。但し、予備書き込み方式を併用することはもちろん可能である。
【００６１】
上記第１の実施の形態における図１及び図２に示した液晶表示装置において表示画素数の大規模化を実現しようとすると、ゲートバスライン２の微細化、配線本数の増大、配線長さの延長等が必要になり、ゲートバスライン２の抵抗や負荷容量を増大させてゲート遅延が生じる。ゲート遅延が顕著になると表示画面の左右方向で輝度ムラが生じてしまう。
【００６２】
図８（ａ）は、図２に示したゲートバスライン２のゲートドライバ１８側に近い位置にあるＴＦＴ６に入力するゲート信号Ｇｎとデータ信号（階調信号）Ｄｎを示している。横方向は時間を表し、縦方向は信号レベルを表している。図８（ａ）に示す状態はゲート遅延が生じていないので、ゲートバスライン２上のゲート信号Ｇｎは矩形状である。このため、所定のデータ出力タイミングに従って、データ信号Ｄｎがデータバスライン４に出力されている時間内にＴＦＴ６のゲートがオフになるので、正確にデータを画素電極８に書き込むことができる。
【００６３】
一方、図８（ｂ）は、図２に示したゲートバスライン２のゲートドライバ１８から離れた位置にあるＴＦＴ６に入力するゲート信号Ｇｆとデータ信号Ｄｆを示している。図８（ｂ）に示す状態はゲート遅延が生じており、ゲートバスライン２上のゲート信号Ｇｆは鈍っている。従って、データバスライン４に図８（ａ）に示すデータ信号Ｄｎと同一のデータ出力タイミングでデータ信号Ｄｆが出力されても、ゲート信号Ｇｆの鈍りの分だけＴＦＴ６のゲートがオフになる時間が遅れてしまい、本来のデータ信号Ｄｆのレベルと異なる不正確なデータを画素電極８に書き込んでしまう。このゲート信号Ｇｆの鈍りによるＴＦＴ６のゲート・オフのタイミングは所定の１水平周期１Ｈより長くなり、ゲートドライバ１８から遠ざかるにつれて顕著になる。
【００６４】
そこで本実施の形態では、図９に示す構成を採用して、ゲート信号に鈍りが生じても、データ信号を画素電極に十分書き込むことができるようにしている。図９は、本実施の形態による液晶表示装置の概略構成を示している。なお、本実施の形態において、第１の実施の形態で用いた図１及び図２に示す構成と同一の機能作用を奏する構成要素には同一の符号を付してその説明は省略する。
【００６５】
図９に示すＴＦＴ−ＬＣＤ１は、図１及び図２に示したＴＦＴ−ＬＣＤと比較して、ラッチパルス供給用ライン７０が配線されている点に特徴を有している。ラッチパルス供給用ライン７０は例えばゲートドライバ１８−１から引き出され、図中最上方のゲートバスライン２のさらに上方にゲートバスライン２とほぼ平行に配線されている。そして、ラッチパルス供給用ライン７０の途中から分岐した分岐ラインがデータドライバ１６−１〜１６−ｎのそれぞれに配線されている。ラッチパルス供給用ライン７０には、ゲートドライバ１８−１及び制御線２６を介してタイミングコントローラ２０からラッチパルスＬＰが供給され、制御線３０にはラッチパルスＬＰ以外のドットクロックＤＣＬＫ、極性信号ＰＯＬ、及びデータスタート信号ＤＳＴ等が出力される。
【００６６】
従って、本実施の形態によるＴＦＴ−ＬＣＤ１でのラッチパルスＬＰは、タイミングコントローラ２０から制御線２６及びゲートドライバ１８−１を介してラッチパルス供給用ライン７０に出力される。データドライバ１６−１〜１６−ｎにはラッチパルス供給用ライン７０ｎに接続された各分岐ラインから順次ラッチパルスＬＰが入力される。ラッチパルス供給用ライン７０の線幅及び長さはゲートバスライン２とほぼ同様でゲートバスライン２に平行に配線されている。従って、各データドライバ１６−１〜１６−ｎに入力するラッチパルスＬＰに対してゲート鈍りと同様の波形鈍りを生じさせることができるようになる。
【００６７】
図１０（ａ）上段は、ラッチパルス供給用ライン７０からゲートドライバ１８側に近い位置のデータドライバ１６に入力するラッチパルスＬＰｎを示している。図１０（ａ）中段は、図１０（ａ）上段のラッチパルスＬＰｎの立ち下がりエッジに同期して出力されるデータ信号Ｄｎを示している。また、図１０（ａ）下段は、ゲートバスライン２のゲートドライバ１８側に近い位置にあるＴＦＴ６に入力するゲート信号Ｇｎを示している。横方向は時間を表し、縦方向は信号レベルを表している。図１０（ａ）に示す状態では、ゲート遅延によるゲート鈍りは生じておらず、ラッチパルスＬＰｎにも波形鈍りは生じていない。このラッチパルスＬＰｎによりデータ信号Ｄｎがデータバスライン４に出力されると、データ切り替わり時点（図中β１で示す）手前のデータ信号Ｄｎの出力期間ｔ１内にＴＦＴ６のゲートがオフになるため（図中α１で示す）、正確にデータを画素電極８に書き込むことができる。
【００６８】
一方、図１０（ｂ）上段は、ゲートドライバ１８から離れた位置にあるデータドライバ１６にラッチパルス供給用ライン７０から入力するラッチパルスＬＰｆを示している。図１０（ｂ）中段は、図１０（ｂ）上段のラッチパルスＬＰｆにより出力されるデータ信号Ｄｆを示している。また、図１０（ｂ）下段は、ゲートバスライン２のゲートドライバ１８から離れた位置にあるＴＦＴ６に入力するゲート信号Ｇｆを示している。図１０（ｂ）に示す状態はゲート遅延が生じており、ゲートバスライン２上のゲート信号Ｇｆは鈍っている。一方それに同期してラッチパルスＬＰｆにも遅延が生じて波形が鈍っている。このため、遅延を生じているラッチパルスＬＰｆに基づいて出力されるデータ信号Ｄｆの出力タイミングにも遅れが生じる。データ信号Ｄｆの出力が遅延することによりデータ信号Ｄｎの切り替わり（図中β２で示す）手前のデータ信号Ｄｆの出力期間ｔ２内にＴＦＴ６のゲートがオフになるため（図中α２で示す）、ゲート遅延が生じていても正確にデータを画素電極８に書き込むことができる。
【００６９】
このように、ラッチパルスＬＰをゲート信号と同様にゲートドライバ１８から液晶パネルに出力し、ゲート遅延によるゲート鈍りと同様の波形鈍りをラッチパルスＬＰに持たせて順次データドライバ１６に入力することにより、ゲート鈍りに対応してデータ信号の出力をずらすことができるようになる。こうすることにより、高精細、大画面の液晶表示装置における表示ムラを解消して高画質で表示できるようになる。
【００７０】
次に、本実施の形態による液晶表示装置の変形例について図１１乃至図１４を用いて説明する。本変形例においても、データドライバ１６全てから同時にデータ信号を出力させるのではなく、ゲート遅延によるゲート波形の鈍りに合わせてデータ信号の出力タイミングを順次ずらすようにしている。
【００７１】
図１１に示すＴＦＴ−ＬＣＤ１は、図９に示したＴＦＴ−ＬＣＤ１のラッチパルス供給用ライン７０に代えて、データドライバ１６−１〜１６−ｎのそれぞれにラッチパルス供給用ライン７１−１〜７１−ｎが配線されている点に特徴を有している。ラッチパルス供給用ライン７１−１〜７１−ｎには、タイミングコントローラ２０内でゲート遅延に対応させて出力タイミングを順次ずらしたラッチパルスＬＰ−１〜ＬＰ−ｎがそれぞれ供給されるようになっている。従って、ゲート遅延に合わせてデータ信号を出力することができるようになる。
【００７２】
図１２及び図１３を用いて、タイミングコントローラ２０内に設けられたラッチパルス生成回路について説明する。図１２はラッチパルス生成回路の概略の構成を示し、図１３は当該回路中の各種信号のタイミングチャートを示している。図１２（ａ）に示すようにラッチパルス生成回路は、入力端子にデータイネーブル信号Ｅｎａｂが入力するＤフリップフロップ（ＤＦＦ）８０を有している。データイネーブル信号Ｅｎａｂは図１３に示すように、信号Ｅｎａｂの“Ｈ（ハイ）”状態の期間は５１２ドットクロック数であり、“Ｌ”状態の期間は１６０ドットクロック数である。従って、データイネーブル信号Ｅｎａｂの立ち上がりエッジから次の立ち上がりエッジまで６７２ドットクロック数ある。
【００７３】
図１２に戻り、ＤＦＦ８０のクロック入力端子にはドットクロックＤＣＬＫが入力するようになっている。ＤＦＦ８０の出力端子は次段のＤＦＦ８２の入力端子に接続されると共に、２入力ＮＡＮＤ回路の一入力端子に接続されている。なお、ＤＦＦ８２のクロック入力端子にはドットクロックＤＣＬＫが入力するようになっている。ＤＦＦ８２の出力端子はインバータ８４と接続され、インバータ８４の出力端子は２入力ＮＡＮＤ回路８６の他入力端子に接続されている。このような構成によりＮＡＮＤ回路８６の出力端子には、図１３に示すようにデータイネーブル信号Ｅｎａｂの立ち上がりエッジに同期して立ち下がるＥｎａｂ検出信号Ｓが出力される。Ｅｎａｂ検出信号Ｓは図１２（ｂ）に示すように、ドットクロックＤＣＬＫの数をカウントするカウンタ８８に入力する。カウンタ８８は、Ｅｎａｂ検出信号Ｓの入力で毎にリセットされてドットクロックＤＣＬＫの数をカウントする。
【００７４】
カウンタ８８から出力されるカウント値Ｃ１〜６７２は図示しないデコーダに入力される。デコーダは所定のカウント値になるとＪＫＦＦ９０のＪまたはＫ入力端子にパルスを出力するようになっている。例えば、カウント値がＣ５１５になるとＪＫＦＦ９０のＪ入力端子にパルスを入力し、次いでカウント値がＣ５５５になるとＫ入力端子にパルスを入力する。このようにして、図１３に示すように、データイネーブル信号Ｅｎａｂの立ち上がりから次の立ち上がり、つまり１水平周期の５１５／６７２から５５５／６７２までの期間にＪＫＦＦ９０の出力端子からラッチパルスＬＰ−ｎを出力できるようになる。ゲート遅延に対応させてデコーダからＪＫＦＦ９０のＪ、Ｋ入力端子へのパルス入力タイミングを制御することにより出力タイミングを順次ずらされたラッチパルスＬＰ−１〜ＬＰ−ｎを供給することができる。
【００７５】
図１４（ａ）上段は、ラッチパルス供給用ライン７１−１〜７１−ｎのうちゲートドライバ１８側に近い位置のデータドライバ１６に入力するラッチパルスＬＰｎを示している。図１４（ａ）中段は、図１４（ａ）上段のラッチパルスＬＰｎの立ち下がりエッジに同期して出力されるデータ信号Ｄｎを示している。また、図１４（ａ）下段は、ゲートバスライン２のゲートドライバ１８側に近い位置にあるＴＦＴ６に入力するゲート信号Ｇｎを示している。横方向は時間を表し、縦方向は信号レベルを表している。図１４（ａ）に示す状態では、ゲート遅延によるゲート鈍りは生じておらず、ラッチパルスＬＰｎにも波形鈍りは生じていない。このラッチパルスＬＰｎによりデータ信号Ｄｎがデータバスライン４に出力されると、データ切り替わり時点（図中β１で示す）手前のデータ信号Ｄｎの出力期間ｔ１内にＴＦＴ６のゲートがオフになるため（図中α１で示す）、正確にデータを画素電極８に書き込むことができる。
【００７６】
一方、図１４（ｂ）上段は、ラッチパルス供給用ライン７１−１〜７１−ｎのうちゲートドライバ１８から離れた位置にあるデータドライバ１６に入力するラッチパルスＬＰｆを示している。図１４（ｂ）中段は、図１４（ｂ）上段のラッチパルスＬＰｆにより出力されるデータ信号Ｄｆを示している。また、図１４（ｂ）下段は、ゲートバスライン２のゲートドライバ１８から離れた位置にあるＴＦＴ６に入力するゲート信号Ｇｆを示している。図１４（ｂ）に示す状態はゲート遅延が生じており、ゲートバスライン２上のゲート信号Ｇｆは鈍っている。一方ゲート信号Ｇｆの鈍りに対応させてラッチパルスＬＰｆの出力タイミングを時間ｔｄだけずらすことにより、出力されるデータ信号Ｄｆの出力タイミングも時間ｔｄだけ遅らせることができる。データ信号Ｄｆの出力が遅れることによりデータ信号Ｄｎの切り替わり（図中β２で示す）手前のデータ信号Ｄｆの出力期間ｔ２内にＴＦＴ６のゲートがオフになるため（図中α２で示す）、ゲート遅延が生じていても正確にデータを画素電極８に書き込むことができる。
【００７７】
このように、ラッチパルスＬＰをデータドライバ１６の数だけ分割して、それぞれのラッチパルスＬＰにゲート遅延に対応させた時間ずれを持たせることにより、ゲート鈍りに対応してデータ信号の出力をずらすことができるようになる。こうすることにより、高精細、大画面の液晶表示装置における表示ムラを解消して高画質で表示できるようになる。なお、ラッチパルス供給用ライン７１−１〜７１−ｎのそれぞれにコンデンサや抵抗を接続して信号の時間遅れを微調整できるようにしてももちろんよい。
【００７８】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記第２の実施の形態ではゲート遅延による輝度ムラを防止させることを目的としているが、本発明はこれに限らず、例えば、画素欠陥修復に用いられるリペア配線において、長い配線長によるデータ遅延で生じる輝線の発生を防止することにも適用可能である。
【００７９】
データバスラインの欠陥を修復するためのリペア配線は、表示領域を挟んでデータドライバと対向する領域までゲートドライバ側基板を通って配線されている。このためリペア配線の配線長はデータバスラインよりかなり長い。従って、欠陥修復のためにリペア配線を用いると、リペア配線に出力されるデータ信号は遅延が生じて波形が鈍る。このデータ信号鈍りによりリペア配線でのデータ出力期間はデータバスラインのそれより長くなる。このため、ゲート遅延が生じている場合には、データバスラインよりリペア配線上のＴＦＴに十分なデータ書き込みが行われるのでリペア配線に接続された画素の輝度が相対的に高くなってしまい輝線として視認される。これに対し、上記本発明の実施形態を利用することにより、リペア配線での輝線を目立たなくすることができるようになる。
【００８０】
【発明の効果】
以上の通り、本発明によれば、システム側からのデータイネーブル信号に基づいて垂直ブランキング期間中に少なくとも第１ライン目の予備書き込みを最適に行うことができる。
また、本発明によれば、ゲート信号に鈍りが生じても、データ信号を画素電極に十分書き込むことができるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶表示装置の概略構成を示す図である。
【図２】本発明の第１の実施の形態による表示駆動方法を利用した液晶表示装置の概略構成を示す図である。
【図３】システム側から入力されるデータイネーブル信号Ｅｎａｂを説明する図である。
【図４】本発明の第１の実施の形態による液晶表示装置の駆動方法における垂直周期１Ｖ保持回路を示す図である。
【図５】本発明の第１の実施の形態による液晶表示装置の駆動方法における減算回路を示す図である。
【図６】本発明の第１の実施の形態による液晶表示装置の駆動方法における水平カウンタ２２及び垂直カウンタ２４の動作手順を主として説明する図である。
【図７】本発明の第１の実施の形態による液晶表示装置の駆動方法を説明するタイミングチャートを示す図である。
【図８】ゲート遅延について説明する図である。
【図９】本発明の第２の実施の形態による液晶表示装置の概略構成を示す図である。
【図１０】本発明の第２の実施の形態による液晶表示装置の駆動方法を説明するタイミングチャートを示す図である。
【図１１】本発明の第２の実施の形態の変形例に係る液晶表示装置の概略構成を示す図である。
【図１２】本発明の第２の実施の形態の変形例に係る液晶表示装置のラッチパルス生成回路の概略構成を示す図である。
【図１３】本発明の第２の実施の形態の変形例に係る液晶表示装置のラッチパルス生成回路の動作を示すタイミングチャートを示す図である。
【図１４】本発明の第２の実施の形態の変形例に係る液晶表示装置の駆動方法を説明するタイミングチャートを示す図である。
【図１５】従来の液晶表示装置の駆動方法を説明する図である。
【符号の説明】
１  アレイ基板
２  ゲートバスライン
４  データバスライン
６  ＴＦＴ
８  画素電極
１０  液晶
１４  対向基板
１６  データドライバ
１８  ゲートドライバ
２０  タイミングコントローラ
２２  水平カウンタ
２６  信号線
２４  垂直カウンタ
２８、３０  制御線
４０、４２、５６  インバータ
４４、４６、４８、５０  ＡＮＤ回路
５２、５４  ＫＪＦＦ
５８、６０  ＮＯＲ回路
６２、６４、６６  ＥＸＯＲ回路
７０、７１  ラッチパルス供給用ライン
８０、８２  ＤＦＦ
８４  インバータ
８６  ＮＡＮＤ回路
８８  イネーブルカウンタ
９０  ＪＫＦＦ
【図１】
0004277148.tif 000004
【図２】
0004277148.tif 000005
【図３】
0004277148.tif 000006
【図４】
0004277148.tif 000007
【図５】
0004277148.tif 000008
【図６】
0004277148.tif 000009
【図７】
0004277148.tif 000010
【図８】
0004277148.tif 000011
【図９】
0004277148.tif 000012
【図１０】
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【図１１】
0004277148.tif 000014
【図１２】
0004277148.tif 000015
【図１３】
0004277148.tif 000016
【図１４】
0004277148.tif 000017
【図１５】
0004277148.tif 000018