(57)【特許請求の範囲】
【請求項１】
送信用にディジタル入力信号をアナログ信号に変換する装置であって、前記入力信号が１つよりも多いキャリア信号を含むことができ、
複数のデルタ−シグマ変調ループ回路であって、各ループ回路は動作周波数を有し、動作周波数が高くなる順序で接続され、前記入力信号のワード長を減少させて、ワード長を短縮したディジタル信号を得るようにした、デルタ−シグマ変調ループ回路と、
前記ディジタル信号の周波数を送信周波数に調節するように構成されたチューニング回路と、
前記周波数調節ディジタル信号をアナログ信号に変換するように構成されたディジタル−アナログ変換器と、
を備えた装置。
【請求項２】
請求項１記載の装置であって、更に、前記アナログ信号にフィルタ処理を行うように構成された出力フィルタを備えた装置。
【請求項３】
請求項１記載の装置であって、前記複数のデルタ−シグマ変調ループ回路は、ループ次数が減少する順序で接続された２つのループ回路を備えた装置。
【請求項４】
請求項３記載の装置において、前記ループ回路が、５次ループ回路と、前記５次ループ回路からの出力信号を処理するように構成された３次ループ回路とを備えた装置。
【請求項５】
請求項１記載の装置であって、前記複数のデルタ−シグマ変調ループ回路は、ループ次数が増加する順序で接続された２つのループ回路を備えた装置。
【請求項６】
請求項１記載の装置であって、前記複数のデルタ−シグマ変調ループ回路は、ループ次数が等しい２つのループ回路を備えた装置。
【請求項７】
請求項１記載の装置において、前記ディジタル信号の短縮ワード長が１ビット・ワード長である装置。
【請求項８】
請求項１記載の装置において、前記複数のデルタ−シグマ変調ループ回路の内第１ループ回路が、前記入力信号のワード長を中間ワード長に減少させるように構成された装置。
【請求項９】
請求項８記載の装置において、前記入力信号のワード長が１８ビットであり、前記中間ワード長が１３ビットである装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、ディジタル−アナログ変換に関し、更に特定すれば多数のデルタ−シグマ変調段によるディジタル−アナログ変換装置に関する。
【０００２】
【従来の技術】
ワイヤレス電話ネットワークの基地局は、複数の送信機を有し、各送信機は一度に１つのキャリアしか送信できないのが通例である。現在、送信機は複数のキャリアを同時に送信することは現実的に不可能である。これは、送信機に現在利用されているディジタル−アナログ変換器（ＤＡＣ）の帯域幅が十分でなく、しかも信号対ノイズ比（ＳＮＲ）も十分高くないために、多数の送信に対応しつつなおもＦＣＣのノイズ限度を守ることができないからである。したがって、現行のＲＦマルチキャリア（多重キャリア）信号を変換して送信する方法では、ＲＦ信号帯域を更に狭いサブバンド（副帯域）に分割する必要がある。ディジタル−アナログ変換器（ＤＣＡ）を用いて、各副帯域をアナログ信号に変換する。ＤＡＣ出力の周波数値を調節するには、局部発振（ＬＯ）源を備えた従来からのミキサを用いる。しかしながら、ＬＯ源およびミキサの周波数は、温度変化に伴ってドリフトする可能性がある。
【０００３】
【発明が解決しようとする課題】
低コストの信号変調器が、ＲＦ多重キャリア波形を処理し送信するために求められている。このような変調器が広い帯域幅において動作し、しかも回路に占める「面積」(real estate)が少ないことが望ましい。デルタ−シグマ変調技法は、信号変換では公知である。しかしながら、デルタ−シグマ変換は、セルラ・ネットワークのような商用ＲＦ用途に対しては非実用的であった。例えば、１６ビット入力サンプルを有するデルタ−シグマ変調器を燐化インジウム（ＩｎＰ）高速ディジタル論理回路に実装する場合、占有する回路「面積」は比較的小量で済む。とは言え、このような回路を製作するのは、燐化インジウム製ウエハ生産の高コスト、および低回路歩留まりのために、非常に費用がかかる。対照的に、１６ビット・デルタ−シグマ変調器を製造する際に、低速の相補型金属酸化物半導体（ＣＭＯＳ）技術を用いれば、燐化インディウムよりも低コストで、しかもウエハ当たりのトランジスタ歩留まり率(percent transistor yield)を高めることができる。しかしながら、このようなＣＭＯＳを基礎とするチップを用いた場合、商用ＣＭＯＳ技術の技術的現状を超えたクロック・レートでの動作が必要となる。
【０００４】
【課題を解決するための手段】
一実施形態では、本発明は、送信用にディジタル入力信号をアナログ信号に変換する装置を対象とし、入力信号は１つよりも多いキャリア信号を含むことができる。本装置は、複数のデルタ−シグマ変調ループ回路を含み、各ループ回路が動作周波数を有し、動作周波数が増加する順序でループ回路を接続して、入力信号のワード長を減らし、ワード長を短縮したディジタル信号を得る。調整（チューニング）回路が、ディジタル信号の周波数を送信周波数に調節する。ディジタル−アナログ変換器が、周波数調節ディジタル信号をアナログ信号に変換する。
【０００５】
好適な一形態では、第１デルタ−シグマ変調ループ回路は、ＣＭＯＳゲートを用いて実施され、第２デルタ−シグマ変調ループ回路およびチューニング回路は、燐化インジウム・ゲートを用いて実施される。この好適な実施形態では、第１および第２ループ回路は、ループ次数が減少する順序で接続される。前述の装置は、高分解能（解像度）、広帯域のＲＦ多重キャリア信号を量子化し直し(quantize down)、容認可能な信号対ノイズ比を維持しつつ、低解像度の信号を得る。この装置は、全てをＣＭＯＳで実施した変換回路よりも、占有する回路「面積」を縮小し、しかも全てを燐化インジウムで実施した回路よりもコストを抑えることができる。
【０００６】
本発明の更に別の適用可能分野は、以下の詳細な説明から明白となろう。尚、詳細な説明および具体的な例は、本発明の好適な実施形態を示すが、例示のみを目的とすることを意図したものであり、本発明の範囲を限定する意図ではないことは言うまでもない。
【０００７】
本発明は、詳細な説明および添付図面から一層よく理解できよう。
【０００８】
【発明の実施の形態】
図１に、多段デルタ−シグマ・ディジタル−アナログ変換回路の好適な実施形態を全体的に参照番号１０で示す。変換回路または装置１０は、低速デルタ−シグマ・ループ回路１４の前段にあるオーバーサンプリング回路１２を含む。ループ回路１４の後段には、アップサンプリング回路１６、高速デルタ−シグマ・ループ回路１８、高速チューニング操作（処理）部または回路２２、および１ビット・ディジタル−アナログ変換器（ＤＡＣ）２６がある。「低速」および「高速」という用語は、ここでは相対的な意味で用いており、本発明の実施形態を実施する際にそれぞれ利用する技術の周波数のことを言う。例えば、一実施形態では、デルタ−シグマ・ループ１４は、相補型金属酸化物半導体（ＣＭＯＳ）ハードウエアを用いて実施し、デルタ−シグマ・ループ１８およびチューニング処理部２２は、ＣＭＯＳよりも高速の燐化インジウム（ＩｎＰ）ハードウエアで実施する。デルタ−シグマ・ループ１４は、デルタ−シグマ・ループ１８よりも次数が高いことが好ましい。以下で更に詳しく説明するが、低速高次ループ１４および高速低次ループ１８をカスケード接続してディジタル多重キャリア（マルチキャリア）信号のサンプル毎のビット数を減らし、この信号を全体的にディジタル的に調整（チューニング）し、アナログ送信ができるようにする。
【０００９】
回路１０の動作についてこれより説明する。多重キャリア・ディジタル信号３４は、当技術分野では公知のように、変調器ブロック（図示せず）によって生成され、オーバーサンプリング回路１２に入力される。ベースバンド信号３４をＭ倍にオーバーサンプリングし、信号３６を生成する。オーバーサンプリング量は、少なくとも部分的に、ループ１８に対するループ１４の速度に基づいて決められ、例えば、ループ１４および１８を実施するハードウエアによって異なる。信号３６は、サンプリング・レートが毎秒ＭＦSメガサンプル（Ｍｓｐｓ）で低周波デルタ−シグマ・ループ１４に入力される。このサンプリング・レートは、適用可能なナイキスト・レート以上である。
【００１０】
デルタ−シグマ・ループ１４は、入力信号３６の解像度を低下させるように動作する。入力信号３６がワード当たりＢビットを有する場合（または等価的に、サンプル毎にＢビット）、デルタ−シグマ・ループ１４はｂビットだけ信号３６のディジタル・ワード幅Ｂを減らし、ワード当たりＢ−ｂビットを有するディジタル信号３８を生成するように動作する。信号幅を減らすビット数ｂは、少なくとも部分的に、ループ１４の次数に左右される。また、デルタ−シグマ・ループ１４は、ロー・パス・ディジタル・フィルタとしても動作する。即ち、入力信号がループ１４によって処理されると、量子化ノイズを微分する（差分をとる）間に、基本的に多重キャリア信号が蓄積される。したがって、以下で更に説明するが、ループ・フィードバックおよびオーバーサンプリングは、多重キャリア信号３６の周波数帯域から量子化ノイズを排除するように機能する。
【００１１】
ループ回路１４によって出力された信号３８は、アップサンプリング回路(up-sampling)１６に入力され、Ｎ倍にアップサンプリングされる。アップサンプリングを行うには、サンプリングの反復（繰り返し）、即ち、周波数ドメインのサンプリング周波数Ｍ×ＦSＭｓｐｓの倍数にあたる周波数において信号３８のコピーを発生する。信号３８をアップサンプリングする際のアップサンプリング倍数Ｎは、少なくとも部分的にループ１４に対するループ１８の速度に基づいて決められ、例えば、ループ１４および１８を実施するハードウエアによって異なる。アップサンプリング回路１６は、信号４０を生成し、デルタ−シグマ・ループ１８に入力する。
【００１２】
デルタ−シグマ・ループ１８は、サンプリング・レートＭ×Ｎ×ＦSＭｓｐｓで動作し、信号４０のディジタル・ワード幅Ｂ−ｂを（Ｂ−ｂ−１）ビットだけ減らす。また、デルタ−シグマ・ループ１８は、ロー・パス・フィルタとしても作用する。更に具体的には、ループ・フィードバックおよびオーバーサンプリングは、以下で説明するチューニング処理部２２に入力される多重キャリア信号周波数に対して、より高い周波数に量子ノイズをシフトするように機能する。ループ１８は、ワード当たり１ビットを有するディジタル信号４２を生成する。
【００１３】
信号４２は、サンプリング・レートＭ×Ｎ×ＦSＭｓｐｓで高速チューニング回路または演算部２２に入力される。チューニング処理部２２は、信号４２の周波数を調節し、所望の送信無線周波数を有する信号４６を生成する。例えば、チューニング処理部２２は、サンプリング・レートＭ×Ｎ×ＦSＭｓｐｓの半分の周波数を有するゼロ−ＤＣ方形波信号を用いて、ベースバンド信号４２に排他的ＯＲ（「ビット反転（クリップ）」）演算を行う。こうして、チューニング処理部２２は、この信号を所望の無線周波数にアップコンバートする。１ビット幅のディジタル信号４６は、１ビット・ディジタル−アナログ変換器（ＤＡＣ）２６によってアナログ信号５０に変換される。アナログ信号５０は、更に、以下で説明するように、フィルタ処理を受ける。
【００１４】
別の実施形態では、信号４２は、ワード当たり１ビットよりも多いワード長を有することができる。例えば、信号４２には、サンプル当たり２ビットを割り当てることができる。このような多重ビット・データ・ストリームは、適切な組み合わせロジックを用いて調整すれば、データ・ストリームからのサンプルを交互に（１つ置きに）否定処理（ニゲート：negate)することができる。４レベルＤＡＣを用いれば、サンプル当たり２ビットの信号を変換することができる。当技術分野では公知の不整合整形(mismatch shaping)を用いれば、回路不整合のあらゆる影響を相殺することができる。例えば、不整合整形ロジックを用いれば、データに依存して単一ビットＤＡＣ間で選択を行うことができる。次に、４つの単一ビットＤＡＣのアナログ出力を加算し、信号５０を形成する。
【００１５】
図２は、変換回路または装置１００の一例を示す。以下に、回路１００について、例えば、１ワード当たり１８ビットおよび２５ＭＨｚの帯域幅を有する多重キャリア信号１３４の処理に関連付けて説明する。ＣＭＯＳを用いた特定用途集積回路（ＡＳＩＣ）１０８は、オーバーサンプリング回路１１２、およびデルタ−シグマ・ループ１１４、例えば、ＣＭＯＳを用いた５次ループを含む。ＩｎＰを用いた特定用途集積回路（ＡＳＩＣ）１１０は、アップサンプリング回路１１６およびデルタ−シグマ・ループ１１８、例えば、ＩｎＰを用いた三次ループを含む。また、ＡＳＩＣ１１０には、チューニング処理部１２２およびＤＡＣ１２６も含まれている。また、別の数および次数のデルタ−シグマ・ループを有する実施形態や、このような別の次数のループを組み合わせた実施形態も考えられる。限定としてではなく、その中には、ループ次数が増加する順に接続した２つのループ回路および／または等しいループ次数を有する２つのループ回路が含まれる。
【００１６】
信号１３４は、オーバーサンプリング回路１１２に入力される。オーバーサンプリングされた信号１３６は、１１６．１２５Ｍｓｐｓのサンプリング・レートでデルタ−シグマ・ループ１１４に入力される。ループ１１４は、信号１３６のワード幅を、ワード当たり１３ビットに減らすように動作する。ループ１１４は、ワード当たり１３ビットの信号１３８を生成する。この信号のサンプリング・レートは１１６．１２５Ｍｓｐｓ、帯域幅は２５ＭＨｚである。
【００１７】
信号１３８は、アップサンプリング回路１１６に入力され、反復（繰り返し）によって、即ち、信号１３８の周波数ドメインにおいて低速サンプリング周波数１１６．１２５Ｍｓｐｓの倍数にあたる周波数でコピーを発生することによってアップサンプリングされる。アップサンプリングされた信号１４０は、デルタ−シグマ・ループ１１８に入力される。ループ１１８は、多重キャリア信号のワード幅を１ビットに更に減らすように動作する。更に具体的には、信号１３８は、アップサンプリング倍率を１６としてアップサンプリングされ、サンプリング・レートが１８５８Ｍｓｐｓである１ビット幅の信号１４２を生成する。
【００１８】
信号１４２は、サンプリング・レート１８５８Ｍｓｐｓでチューニング処理部１２２に入力される。チューニング処理部１２２は、ベースバンド信号１４２を、周波数が９２９ＭＨｚ、即ち、サンプリング・レート１８５８Ｍｓｐｓの半分のゼロ−ＤＣ方形波信号と乗算する。９４２．５ＭＨｚを中心とする送信無線周波数を有する信号１４６が生成される。この周波数は、ＧＳＭ９００バンドの中心にあたる。こうして、チューニング処理部１２２は信号を所望の無線周波数にアップコンバートする。１ビット・ディジタル−アナログ変換器（ＤＡＣ）１２６は、信号１４６をアナログ信号１５０に変換する。更に、バンドパス・フィルタ１５４を用いて、アナログ信号１５０にフィルタ処理を行い、帯域幅が２５ＭＨｚの送信信号１５８を生成する。
【００１９】
図３ないし図７は、回路１０（図１に示す）による送信信号の変調における種々の点における代表的スペクトルを示す。（尚、図３ないし図７は同じ拡縮率で描かれたのではないことを注記しておく。）多重キャリア変調信号３４は、オーバーサンプリングの後、高次デルタ−シグマ・ループ１４に入力される。図３において、信号３４は、全体的に参照番号２００で示すスペクトルによって表されている。スペクトル２００の軸２０８に沿って、信号帯域２０４が繰り返されている。サンプリング定理によれば、サンプリング周波数ＦSは信号帯域幅２０４の２倍となる。
【００２０】
図４に、サンプリング・レートＭ×Ｎ×ＦSＭｓｐｓで低次デルタ−シグマ・ループ１８に入力される代表的なスペクトルを、全体的に参照番号３００で示す。サンプリング周波数Ｍ×ＦSＭｓｐｓの倍数にあたる周波数において、重み付けコピー２１２によりアップサンプル信号帯域２０４を繰り返す。高次ループ１４によって周波数がシフトした量子化ノイズ２１６もスペクトル３００に現れる。図５は、代表的なスペクトル３００に対する量子化ノイズ２２０を示す。量子化ノイズ２２０の周波数は、ループ１８の動作中に、周波数Ｍ×Ｎ×ＦS／２を中心としてシフトされている。
【００２１】
図６では、チューニング処理部２２による調整後の、サンプリング・レートＭ×Ｎ×ＦSＭｓｐｓにおける代表的スペクトルを、全体的に参照番号４００で示す。信号帯域２０４は、前述の方形波との乗算の結果として、周波数Ｍ×Ｎ×ＦS／２を中心として対称的に配されている。図７は、アナログ・スペクトル５００を示し、その中で、バンドパス・フィルタ１５４（図２に示す）によるフィルタ処理後の信号２０４が示されている。
【００２２】
変換回路の実施形態についての前述の説明から、１つよりも多いキャリア信号を含むことができるディジタル入力信号をアナログ信号に変換し送信する方法についても説明していることがわかる。この方法は、入力信号のディジタル・ワード長を中間ワード長に減らすステップを含む。前述のステップを実行するには、第１デルタ−シグマ・ループを用いる。この方法は、更に、中間ワード長を減らし、ワード長を短縮したディジタル信号を生成することも含む。このステップを実行するには、別のデルタ−シグマ・ループを用いる。好ましくは、デルタ−シグマ・ループは、ループ次数が減少する順序で用いる。ディジタル信号の周波数を送信周波数に調節し、周波数を調節したディジタル信号をアナログ信号に変換する。
【００２３】
低周波数ループ１４からの量子化ノイズは、高周波数ループ１８に対してノイズ整形ディザ(noise-shaped dither)源として機能し、ゼロまたはＤＣ入力があるときに信号帯域に現れ得るいずれのアイドル・チャネル・トーン(idle channel tone)をも除去するのに役立つ。加えて、調整回路２２が信号を無線周波数にアップコンバートするので、高周波数ループ１８は、他の回路アーキテクチャで用いる場合よりも組み込むトランジスタが少ないロー・パス設計として実現することができる。前述の装置では、高解像度で広帯域のＲＦ多重キャリア信号を量子化し、容認できる信号対ノイズ比を維持しながらも低解像度の信号を得ることができる。この装置は、全てをＣＭＯＳで実施した変換回路よりも、占有する回路「面積」を縮小し、しかも全てを燐化インジウムで実施した回路よりもコストを抑えることができる。周波数調整はディジタル的に行うことができるので、前述の装置は、局部発振源およびミキサを用いる場合よりも温度安定性を高めることができる。加えて、前述の装置は、副帯域（サブバンド）に再分割することなく、多重キャリア信号を送信することができる。
【００２４】
本発明の以上の説明は、その性質上一例に過ぎず、したがって本発明の要旨から逸脱しない変更は本発明の範囲内に含まれるものである。このような変更は、本発明の精神および範囲からの逸脱するものではない。
【図面の簡単な説明】
【図１】図１は、多段デルタ−シグマ・ディジタル−アナログ変換回路の一実施形態を示す図である。
【図２】図２は、多段デルタ−シグマ・ディジタル−アナログ変換回路の一実施形態を示す図である。
【図３】図３は、一実施形態における高次デルタ−シグマ・ループに入力される多重キャリア変調信号の代表的スペクトルを示す図である。
【図４】図４は、低次デルタ−シグマ・ループにおいて発生する代表的信号スペクトルを示す図である。
【図５】図５は、図４に示す代表的スペクトルに対する量子化ノイズを示す図である。
【図６】図６は、チューニング処理部による調整の後に発生した代表的信号スペクトルを示す図である。
【図７】図７は、バンドパス・フィルタによってフィルタ処理した後の信号の代表的アナログ・スペクトルを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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