(57)【特許請求の範囲】
【請求項１】
導電性支持基板上に埋込絶縁膜を介して形成した一導電型半導体層にＵ字型断面形状の溝が形成され、前記溝を挟んで一方側の前記半導体層の表面層に前記溝の側壁に隣接して溝と略同一深さの他導電型ベース領域とそのベース領域の表面層に前記溝の側壁に隣接して高濃度一導電型ソース領域が形成され、前記ベース領域と前記埋込絶縁膜間に前記ベース領域より低濃度の他導電型ウェル領域が形成され、前記溝を挟んで他方側の前記半導体層の表面層に高濃度一導電型ドレイン領域が形成され、前記溝内部にゲート絶縁膜を介してゲート電極が形成された横型パワーＭＯＳトランジスタであって、
前記他導電型ウェル領域と前記半導体層とからなるＰＮ接合面を、前記ベース領域側の前記溝の側壁に略面一に形成したことを特徴とする横型パワーＭＯＳトランジスタ。
【請求項２】
導電性支持基板上に埋込絶縁膜を介して一導電型半導体層が形成されたＳＯＩ基板を準備する工程と、
前記半導体層に前記埋込絶縁膜まで到達した低濃度他導電型ウェル領域を形成する工程と、
前記半導体層に前記他導電型ウェル領域の側壁に隣接して前記埋込絶縁膜までの深さより浅いＵ字型断面形状の溝を形成し、前記溝内部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記他導電型ウェル領域の表面層に前記溝の側壁に隣接して溝と略同一深さの他導電型ベース領域を形成する工程と、
前記ベース領域の表面層に前記溝の側壁に隣接して高濃度一導電型ソース領域を形成するとともに、前記溝を挟んで前記ソース領域と反対側の前記半導体層の表面層に高濃度一導電型ドレイン領域を形成する工程とを具備した横型パワーＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、横型パワーＭＯＳトランジスタおよびその製造方法に関し、特にＳＯＩ（Silicon On Insulator）基板を用いた横型パワーＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ基板を用いた従来の横型パワーＭＯＳトランジスタ１００について、図４を参照して説明する。ＳＯＩ基板２０は、半導体支持基板１の上に埋込絶縁膜である埋込シリコン酸化膜２を介してＮ−型半導体層３が形成されて構成されている。半導体層３には、表面層に埋込シリコン酸化膜２まで到達していない浅いＮ型ウェル領域４と埋込シリコン酸化膜２まで到達した深いＰ型ベース領域５とが離間して形成されている。そして、Ｎ型ウェル領域４の表面層に半導体層３から離間してＮ＋型ドレイン領域６が形成され、ベース領域５の表面層に半導体層３とベース領域５とのＰＮ接合からチャネル長として所定距離離間してＮ＋型ソース領域７が形成されている。半導体層３とソース領域７との間のベース領域５上に薄いシリコン酸化膜からなるゲート絶縁膜８を介してポリシリコンからなるゲート電極９が形成されている。半導体層３とドレイン領域６との間のＮ型ウェル領域４上に厚いシリコン酸化膜からなるフィールド酸化膜１０が形成されている。ゲート電極９から層間絶縁膜１１により絶縁されて、ドレイン領域６に電気的接触するドレイン電極１２が形成され、ベース領域５とソース領域７とに電気的接触するソース電極１３が形成されている。
【０００３】
上記構成のＭＯＳトランジスタ１００の製造方法について、図５（ａ）〜（ｃ）および図４を参照して説明する。
先ず、第１工程は、この工程の完了後を図５（ａ）に示すように、半導体支持基板１の上に埋込シリコン酸化膜２を介してＮ−型半導体層３が形成されたＳＯＩ基板２０を準備する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜１０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜２１を形成し、フォトリソグラフィ法でのレジストパターン２２をマスクにして、イオン注入法により半導体層３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン２２を除去して後、熱拡散してＮ型ウェル領域４を形成する。
【０００４】
次に、第２工程は、この工程の完了後を図５（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜２１を除去して後、熱酸化法によりゲート絶縁膜８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極９を形成する。そして、ゲート電極９とフォトリソグラフィ法でのレジストパターン２３とをマスクにして、イオン注入法により半導体層３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン２３を除去して後、熱拡散して埋込シリコン酸化膜２まで到達した深いＰ型ベース領域５を形成する。
【０００５】
次に、第３工程は、この工程の完了後を図５（ｃ）に示すように、第２工程完了後、ゲート電極９とフォトリソグラフィ法でのレジストパターン２４とをマスクにして、イオン注入法によりＮ型ウェル領域４およびベース領域５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン２４を除去して後、熱拡散してＮ型ウェル領域４の表面層にドレイン領域６およびベース領域５の表面層にソース領域７を形成する。
【０００６】
次に、第４工程は、この工程の完了後を図４に示すように、第３工程完了後、ＳＯＩ基板２０の表面からＣＶＤ法により層間絶縁膜１１で被覆する。ベース領域５、ドレイン領域６およびソース領域７の表面が露出するように層間絶縁膜１１およびゲート絶縁膜８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域６と電気的接触するドレイン電極１２と、ベース領域５およびソース領域７と電気的接触するソース電極１３とを形成する。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来の横型パワーＭＯＳトランジスタ１００は、ベース領域５およびソース領域７をゲート電極９をマスクにイオン注入および熱拡散し、ベース領域５を埋込シリコン酸化膜２まで到達する深さに形成するため、ベース領域５の横方向の広がりも大きくなり、ソース領域７と半導体層３間のベース領域５に形成されるチャネル層におけるチャネル長が長くなるため、オン抵抗が大きくなるという問題がある。また、さらに高周波信号制御のためには出力容量の低減が望まれている。
本発明は上記のような問題点を解決するためになされたもので、オン抵抗を低減するとともに、さらに出力容量を低減した横型パワーＭＯＳトランジスタおよびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の横型パワーＭＯＳトランジスタは、導電性支持基板上に埋込絶縁膜を介して形成した一導電型半導体層にＵ字型断面形状の溝が形成され、溝を挟んで一方側の半導体層の表面層に溝の側壁に隣接して溝と略同一深さの他導電型ベース領域とそのベース領域の表面層に溝の側壁に隣接して高濃度一導電型ソース領域が形成され、前記ベース領域と前記埋込絶縁膜間にベース領域より低濃度の他導電型低濃度領域が形成され、溝を挟んで他方側の半導体層の表面層に高濃度一導電型ドレイン領域が形成され、溝内部にゲート絶縁膜を介してゲート電極が形成された横型パワーＭＯＳトランジスタであって、前記他導電型低濃度領域と前記半導体層とからなるＰＮ接合面を、前記ベース領域側の溝の側壁に略面一に形成したことを特徴とする。
本発明の横型パワーＭＯＳトランジスタの製造方法は、導電性支持基板上に埋込絶縁膜を介して一導電型半導体層が形成されたＳＯＩ基板を準備する工程と、半導体層に埋込絶縁膜まで到達した低濃度他導電型ウェル領域を形成する工程と、  半導体層に前記他導電型ウェル領域の側壁に隣接して埋込絶縁膜までの深さより浅いＵ字型断面形状の溝を形成し、溝内部にゲート絶縁膜を介してゲート電極を形成する工程と、前記他導電型ウェル領域の表面層に前記溝の側壁に隣接して溝と略同一深さの他導電型ベース領域を形成する工程と、ベース領域の表面層に溝の側壁に隣接して高濃度一導電型ソース領域を形成するとともに、溝を挟んでソース領域と反対側の半導体層の表面層に高濃度一導電型ドレイン領域を形成する工程とを具備する。
【０００９】
【発明の実施の形態】
以下に、本発明の一実施例のＳＯＩ基板を用いた横型パワーＭＯＳトランジスタ２００について、図１を参照して説明する。ＳＯＩ基板３０は、半導体支持基板３１の上に埋込絶縁膜である埋込シリコン酸化膜３２を介して低濃度一導電型であるＮ−型半導体層３３が形成されて構成されている。半導体層３３には、例えば、平面パターンがストライプ状（図示せず）で、その長手方向に垂直の断面形状がＵ字型の溝３４が形成されており、溝３４を挟む一方側の表面層に埋込シリコン酸化膜３２まで到達した低濃度他導電型であるＰ−型ウェル領域３６が形成されているとともに、溝３４を挟む他方側の表面層に溝３４の側壁に隣接して溝３４と略同一深さのＮ型ウェル領域３５が形成されている。Ｐ−型ウェル領域３６と半導体層３３とで構成するＰＮ接合面は、Ｐ−型ウェル領域３６側の溝３４の側壁に略面一に形成されている。そして、Ｐ−型ウェル領域３６の表面層に溝３４の側壁に隣接して溝３４と略同一深さのＰ型ベース領域３７が形成されている。そして、Ｎ型ウェル領域３５の表面層にＮ＋型ドレイン領域３８が形成され、Ｐ型ベース領域３７の表面層に溝３４の側壁に隣接するＮ＋型ソース領域３９が形成されている。溝３４の内部に薄いシリコン酸化膜からなるゲート絶縁膜４０を介してポリシリコンからなるゲート電極４１が形成されている。ゲート電極４１から絶縁膜４２により絶縁されて、ドレイン領域３８に電気的接触するドレイン電極４３が形成され、ベース領域３７とソース領域３９とに電気的接触するソース電極４４が形成されている。
【００１０】
以上の構成によれば、溝３４の深さ方向にチャネル層を形成するベース領域３７を溝３４と略同一深さに浅く形成できるためチャネル長を短くでき、横型パワーＭＯＳトランジスタ２００のオン抵抗を低減することができる。また、ドレイン・ソース間耐圧を決定するＰＮ接合面をベース領域３７と埋込絶縁膜４２間に形成したベース領域３７より低濃度の他導電型低濃度領域であるＰ−型ウェル領域３６と半導体層３３とで、ベース領域側３７側の溝３４の側壁に略面一に構成しているので、ＰＮ接合面積を縮小できるとともに空乏層が拡大してＰＮ接合容量を低減でき、横型パワーＭＯＳトランジスタ２００の出力容量を低減できる。
【００１１】
上記構成のＭＯＳトランジスタの製造方法について、図２（ａ）〜（ｃ）、図３（ｄ）〜（ｅ）および図１を参照して説明する。
先ず、第１工程は、この工程の完了後を図２（ａ）に示すように、半導体支持基板３１の上に埋込シリコン酸化膜３２を介してＮ−型半導体層３３が形成されたＳＯＩ基板３０を準備する。そして、熱酸化法によりイオン注入のための薄いシリコン酸化膜５１を形成し、フォトリソグラフィ法でのレジストパターン５２をマスクにして、イオン注入法により半導体層３３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン５２を除去して後、熱拡散して埋込シリコン酸化膜３２まで到達したＰ−型ウェル領域３６を形成する。
【００１２】
次に、第２工程は、この工程の完了後を図２（ｂ）に示すように、第１工程完了後、フォトリソグラフィ法でのレジストパターン５３をマスクにして、イオン注入法により半導体層３３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン５３を除去して後、熱拡散して埋込シリコン酸化膜３２までの深さより浅いＮ型ウェル領域３５を形成する。
【００１３】
次に、第３工程は、この工程の完了後を図２（ｃ）に示すように、第２工程完了後、Ｎ型ウェル領域３５にＵ字型断面形状の溝３４を、Ｐ−型ウェル領域３６の側壁に隣接してＮ型ウェル領域３５の深さと略同一深さに形成する。そして、溝３４の内部に熱酸化法によりゲート絶縁膜４０を形成して後、ＣＶＤ法により溝３４の内部にポリシリコン膜を埋め込み、不要部分をドライエッチングによりエッチバック除去して、ゲート電極４１を形成する。
【００１４】
次に、第４工程は、この工程の完了後を図３（ｄ）に示すように、第３工程完了後、フォトリソグラフィ法でのレジストパターン５４をマスクにして、イオン注入法によりＰ−型ウェル領域３６の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン５４を除去して後、熱拡散して、溝３４と略同一深さで溝３４の一方側の側壁に隣接するＰ型ベース領域３７を形成する。
【００１５】
次に、第５工程は、この工程の完了後を図３（ｅ）に示すように、第４工程完了後、フォトリソグラフィ法でのレジストパターン５５をマスクにして、イオン注入法によりＮ型ウェル領域３５およびＰ型ベース領域３７の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン５５を除去して後、熱拡散してＮ型ウェル領域３５の表面層にドレイン領域３８およびＰ型ベース領域３７の表面層に溝３４の側壁に隣接するソース領域３９を形成する。
【００１６】
次に、第６工程は、この工程の完了後を図１に示すように、第５工程完了後、ＳＯＩ基板３０の表面からＣＶＤ法により層間絶縁膜４２で被覆する。Ｐベース領域３７、ドレイン領域３８およびソース領域３９の表面が露出するように層間絶縁膜４２およびゲート絶縁膜４０にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域３８と電気的接触するドレイン電極４３と、Ｐベース領域３７およびソース領域３９と電気的接触するソース電極４４とを形成する。
【００１７】
以上の製造方法によれば、半導体層３３にＰ−型ウェル領域３６の側壁に隣接して埋込シリコン酸化膜３２までの深さより浅いＵ字型断面形状の溝３４を形成し、Ｐ−型ウェル領域３６の表面層に溝３４の側壁に隣接して溝と略同一深さのベース領域３７を形成できるためチャネル長を短くでき、オン抵抗を低減した横型パワーＭＯＳトランジスタ２００を製造することができる。また、Ｐ−型ウェル領域３６と半導体層３３とでドレイン・ソース間耐圧を決定するＰＮ接合面をベース領域３７と埋込絶縁膜３２間に、ベース領域３７側の溝３４の側壁に略面一に形成しているので、ＰＮ接合面積を縮小できるとともに空乏層が拡大してＰＮ接合容量を低減でき、出力容量を低減した横型パワーＭＯＳトランジスタ２００を製造することができる。
【００１８】
尚、上記実施例では、一導電型としてＮ型、他導電型としてＰ型で説明したが、一導電型としてＰ型、他導電型としてＮ型で実施することもできる。
【００１９】
【発明の効果】
本発明の横型パワーＭＯＳトランジスタによれば、チャネル層が溝の深さ方向に形成されるベース領域を溝と略同一深さに浅く形成してチャネル長を短くしてチャネル抵抗を低減しているため、横型パワーＭＯＳトランジスタのオン抵抗を従来構造より低減できる。また、低濃度一導電型半導体層とで構成されるＰＮ接合を他導電型ベース領域の下層に形成したベース領域より低濃度の他導電型低濃度領域により、ベース領域側の溝の側壁に略面一に形成しているので、従来より空乏層が広がるとともに、ＰＮ接合面積が縮小し、ＰＮ接合容量を低減できるため、横型パワーＭＯＳトランジスタの出力容量を従来構造より低減できる。
【図面の簡単な説明】
【図１】  本発明の一実施例の横型パワーＭＯＳトランジスタの主要部断面図。
【図２】  図１の横型パワーＭＯＳトランジスタの製造工程を示す主要部断面図。
【図３】  図２に続く工程を示す主要部断面図。
【図４】  従来の横型パワーＭＯＳトランジスタの主要部断面図。
【図５】  図４の横型パワーＭＯＳトランジスタの製造工程を示す主要部断面図。
【符号の説明】
３０  ＳＯＩ基板
３１  半導体支持基板
３２  埋込シリコン酸化膜
３３  Ｎ−型半導体層
３４  溝
３５  Ｎ−型ウェル領域
３６  Ｐ−型ウェル領域
３７  Ｐ型ベース領域
３８  Ｎ＋型ドレイン領域
３９  Ｎ＋型ソース領域
４０  ゲート絶縁膜
４１  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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