(57)【特許請求の範囲】
【請求項１】
入力信号を差動増幅する第１差動増幅部と、
入力信号を差動増幅する第２差動増幅部と、
前記第１差動増幅部と前記第２差動増幅部とからそれぞれ流れ込む電流の総和の電流を流す負荷部と、
この負荷部に流れる総和の負荷電流を電圧に変換する電流・電圧変換部とを備え、
前記電流・電圧変換部の出力を前記第２差動増幅部の負の入力端子に帰還し、
前記第１差動増幅部の正負の２つの入力端子に基準電圧を印加し、
前記第２差動増幅部の正の入力端子に入力信号を入力し、
この入力と前記電流・電圧変換部の出力との比が、前記第１差動増幅部の入力トランジスタと前記第２差動増幅部の入力トランジスタの電流駆動能力比により設定でき、前記電流駆動能力比は、前記第１差動増幅部の入力トランジスタと前記第２差動増幅部の入力トランジスタの寸法比であるインピーダンス変換回路とすることを特徴とする増幅回路。
【請求項２】
前記第１差動増幅部と前記第２差動増幅部とは、少なくともＭＯＳトランジスタの差動対により構成されていることを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記第２差動増幅部の負荷トランジスタ対とカレントミラーを構成するトランジスタ対を形成することで、前記第１差動増幅部に流れる電流と、前記第２差動増幅部に流れる電流を、共通の負荷回路で加算するようにしたことを特徴とする請求項１または請求項２に記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅回路、帰還型増幅回路、インピーダンス変換回路のような増幅回路に関するものである。
【０００２】
【従来の技術】
従来、高利得の電圧増幅回路においては、その電圧利得の安定化のために、抵抗を用いて出力信号を入力側に負帰還することが一般に行われている。図６は、抵抗により負帰還を行う反転増幅器の回路例を示す。この回路では、電圧利得は抵抗の比Ｒ２／Ｒ１で決定される。
【０００３】
【発明が解決しようとする課題】
ところで、増幅器にオフセットがあって出力が零点（入力電圧、基準電圧、出力電圧が等しい）にない場合には、その差分の電圧が帰還抵抗に印加されるため、帰還抵抗において電力消費が発生し、増幅器の低消費電力化を妨げる。
その消費電力は、帰還網の抵抗値を増加することにより抑制できるが、増幅器を集積回路化するような場合には占有面積が増大し、また抵抗熱雑音の発生などの点から種々の制約がある。また、差動増幅器や反転増幅器などの一般的な構成では入力抵抗が低くなる不都合もある。
【０００４】
そこで、本発明の目的は、上記の点に鑑み、回路の安定化を損なうことなく消費電力の低減化、低雑音化が図れる上に、集積回路化の場合には小型化、低コスト化が図れるようにした増幅回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項３に係る発明は以下のように構成した。
【０００７】
請求項１に記載の発明は、入力信号を差動増幅する第１差動増幅部と、入力信号を差動増幅する第２差動増幅部と、前記第１差動増幅部と前記第２差動増幅部とからそれぞれ流れ込む電流の総和の電流を流す負荷部と、この負荷部に流れる総和の負荷電流を電圧に変換する電流・電圧変換部とを備え、前記電流・電圧変換部の出力を前記第２差動増幅部の負の入力端子に帰還し、前記第１差動増幅部の正負の２つの入力端子に基準電圧を印加し、前記第２差動増幅部の正の入力端子に入力信号を入力し、この入力と前記電流・電圧変換部の出力との比が、前記第１差動増幅部の入力トランジスタと前記第２差動増幅部の入力トランジスタの電流駆動能力比により設定でき、前記電流駆動能力比は、前記第１差動増幅部の入力トランジスタと前記第２差動増幅部の入力トランジスタの寸法比であるインピーダンス変換回路とすることを特徴とする。
ここで、上記の第１差動増幅部は第１差動増幅器１や第１差動増幅回路１１が対応し、第２差動増幅部は第２差動増幅器２や第２差動増幅回路１３が対応し、負荷部はインピーダンス５やトランジスタＭ２４、Ｍ２５が対応し、電流・電圧変換部はバッファアンプ６などが対応する。
【０００８】
請求項２に記載の発明は、請求項１に記載の増幅回路において、前記第１差動増幅部と前記第２差動増幅部とは、少なくともＭＯＳトランジスタの差動対により構成したものである。
請求項３に記載の発明は、請求項１または請求項２に記載の増幅回路において、前記第２差動増幅部の負荷トランジスタ対とカレントミラーを構成するトランジスタ対を形成することで、前記第１差動増幅部に流れる電流と、前記第２差動増幅部に流れる電流を、共通の負荷回路で加算するようにしたものである。
【００１２】
このように請求項１〜請求項３に係る各発明では、第１差動増幅部の動作を安定化する手段を第２差動増幅部などで構成し、これは抵抗を含まずにＭＯＳトランジスタなどで実現できる。このため、回路の利得などの安定化を損なうことなく消費電力の低減化、低雑音化が図れる上に、集積回路化した場合には小型化、低コスト化できる増幅回路が実現できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の実施形態の増幅回路の構成の概要について、図１のブロック図を参照して説明する。
この増幅回路は、図１に示すように、第１差動増幅器（トランスコンダクタンスアンプ）１および第２差動増幅器（トランスコンダクタンスアンプ）２からなる電圧・電流変換器３と、加算器４と、インピーダンス５およびバッファアンプ６からなる電流・電圧変換器７とから構成されている。
【００１４】
第１差動増幅器１は、正負の入力端子を有し入力信号の差動増幅を行うものである。第２差動増幅器２は、正負の入力端子を有するとともに、加算器４に供給する正負の電流を生成し、第１差動増幅器１の動作を安定化させるものである。加算器４は、第１差動増幅器１からの電流と、第２差動増幅器２からの電流の加算を行うものである。電流・電圧変換器７は、加算器４からの出力電流をインピーダンス５とバッファアンプ６を用いて電流・電圧変換を行うものである。
【００１５】
このような構成から図１の増幅回路において、第１差動増幅器１のトランスコンダクタンスをｇｍ１とし、第２差動増幅器２のトランスコンダクタンスをｇｍ２とし、第１差動増幅器１の正負の入力端子の入力電圧をＶｉｎ+ とＶｉｎ- とし、第２差動増幅器２の正負の入力端子の入力電圧をＶｆ+ とＶｆ- とし、バッファアンプ６の出力電圧をＶｏｕｔとし、回路全体の電圧利得をＡとすると、次の（１）式が成立する。
Ｖｏｕｔ＝Ａ〔ｇｍ１（Ｖｉｎ+ −Ｖｉｎ- ）＋ｇｍ２（Ｖｆ+ −Ｖｆ- ）〕…（１）
次に、図１の増幅回路において、バッファアンプ６の出力側と第２差動増幅器２の負の入力端子とを電気的に接続すると、図２に示すような負帰還増幅回路を構成することになる。
【００１６】
図２の負帰還増幅回路では、Ｖｏｕｔ＝Ｖｆ- になるとともに、Ｖｆ+ ＝Ｖｒｅｆ（基準電圧）として使用する。また、回路全体の電圧利得Ａが十分に大きいとすると、（１）式から次の（２）式が得られる。
Ｖｏｕｔ＝ｇｍ１／ｇｍ２（Ｖｉｎ+ −Ｖｉｎ- ）＋Ｖｒｅｆ…（２）
従って、図２の負帰還増幅回路では、（２）式から第１差動増幅器の２つの入力に対して、その電圧利得が（ｇｍ１／ｇｍ２）となる。
【００１７】
次に、図２の負帰還増幅回路においてＶｉｎ- ＝Ｖｒｅｆとすると、入力Ｖｉｎ+ に対して、その電圧利得が（ｇｍ１／ｇｍ２）となる非反転増幅器を構成することになり、Ｖｉｎ+ ＝Ｖｒｅｆとすると入力Ｖｉｎ- に対して、その電圧利得が−（ｇｍ１／ｇｍ２）となる反転増幅器を構成することになる。
次に、図１の増幅回路において、バッファアンプ６の出力側と第２差動増幅器２の負の入力端子とを電気的に接続し、第１差動増幅器１の正負の入力端子に基準電圧Ｖｒｅｆをそれぞれ印加し、第２差動増幅器２の正の入力端子に入力信号を入力する場合には、図３に示すようなインピーダンス変換回路として機能することになる。
【００１８】
ここで、図２の回路において、第２差動増幅器２の正の入力端子に上記の基準電圧に加えて、さらにオフセット補償電圧を加えると、オフセット補償が行える点で好ましい。
ところで、図２に示す増幅回路は、第１差動増幅器１が１つの場合であるが、図４に示すように、複数の第１差動増幅器１ａ、１ｂ、１ｃ…にすることができる。この増幅回路は、図４に示すように、複数の第１差動増幅器１ａ、１ｂ、１ｃ…を備えて複数の入力とし、その各出力を加算器４に供給するようにしたものであり、その他の部分の構成は図２と同様であるので、その説明は省略する。
【００１９】
この図４の増幅回路の出力電圧Ｖｏｕｔは、第１差動増幅器１ａ、１ｂ、１ｃ…の各トランスコンダクタンスをｇｍ１ａ、ｇｍ１ｂ、ｇｍ１ｃ…とし、第２差動増幅器２のトランスコンダクタンスをｇｍ２とし、第１差動増幅器１ａ、１ｂ、１ｃ…の正負の入力端子の入力電圧をＶｉｎ１ａ+ 、Ｖｉｎ１ｂ+ 、Ｖｉｎ１ｃ+ …と、Ｖｉｎ１ａ- 、Ｖｉｎ１ｂ- 、Ｖｉｎ１ｃ- …とすると、次の（４）式が成立する。
【００２０】
0004255564.tif 000002
この（４）式からわかるように、この回路は複数の入力に重みを持たせることができ、その各入力を加算して出力できることがわかる。
【００２１】
次に、本発明の実施形態の増幅回路を反転増幅回路に適用した場合の構成の詳細について、図５の回路図を参照して説明する。
この反転増幅回路は、図５に示すように、入力信号を差動増幅する第１差動増幅回路１１と、加算回路１２と、この加算回路１２に供給する電流を生成し、第１差動増幅回路１１の動作の安定化を図る電流帰還用の第２差動増幅回路１３と、第１差動増幅回路１１の出力電流に基づいてＡＢ級の電圧増幅を行うＡＢ級増幅回路１４と、これら各回路を動作させるためのバイアス電流や電圧を供給するバイアス回路とを少なくとも備えている。
【００２２】
まずバイアス回路について説明すると、バイアス回路は、図５に示すように、それぞれダイオード接続された４つのＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ１５が、電源の端子間に直列に接続されることにより構成されている。そして、ＭＯＳトランジスタＭ１のゲート電圧がＭＯＳトランジスタＭ４、Ｍ７、Ｍ１２の各ゲートに供給され、第２差動増幅回路１３、第１差動増幅回路１１、ＡＢ級増幅回路１４に所定のバイアス電流を供給するようになっている。
【００２３】
また、ＭＯＳトランジスタＭ２のゲート電圧が、第１差動増幅回路１１のカスケードトランジスタＭ１０、Ｍ１１の各ゲートにバイアス電圧として供給されるようになっている。さらに、ＭＯＳトランジスタ１５のゲート電圧が、第２差動増幅回路１３のレベルシフタを構成するトランジスタＭ１７、Ｍ２３の各ゲートにバイアス電圧として供給されるようになっている。
【００２４】
第１差動増幅回路１１は、図５に示すように、差動対を構成する２つの入力信号用のＰＭＯＳトランジスタＭ８、Ｍ９と、このＰＭＯＳトランジスタＭ８、Ｍ９の差動対に定電流を供給する定電流源用のＰＭＯＳトランジスタＭ７と、ＰＭＯＳトランジスタＭ８、Ｍ９の出力側に直列に接続され、所定の直流バイアス電圧がゲートに印加されているＰＭＯＳトランジスタＭ１０、Ｍ１１と、カレントミラー回路を構成するＮＭＯＳトランジスタＭ２４、Ｍ２５とを備えている。また、差動対を構成するＰＭＯＳトランジスタＭ８とＭ９の各ゲートは、負の入力端子２１と正の入力端子２２にそれぞれ接続されている。
【００２５】
第２差動増幅回路１３は、図５に示すように、差動対を構成する２つの帰還入力用のＰＭＯＳトランジスタＭ５、Ｍ６と、このＰＭＯＳトランジスタＭ５、Ｍ６の差動対に定電流を供給する定電流源用のＰＭＯＳトランジスタＭ４とを少なくとも備えている。
ＰＭＯＳトランジスタＭ５のドレインには、その負荷になるとともに第１差動増幅回路１１のＰＭＯＳトランジスタＭ８に流れる電流に対して負の加算を行う、ＮＭＯＳトランジスタＭ１８とＭ１９とからなる第１カレントミラー回路が接続されている。また、同様に、ＰＭＯＳトランジスタＭ６のドレインには、その負荷になるとともに第１差動増幅回路のＰＭＯＳトランジスタＭ９に流れる電流に対して負の加算を行う、ＮＭＯＳトランジスタＭ２０とＭ２１とからなる第２カレントミラー回路が接続されている。このような第１カレントミラー回路と第２カレントミラー回路とにより、加算回路１２が構成されている。
【００２６】
差動対を構成する一方のＰＭＯＳトランジスタＭ５のゲートには、ＮＭＯＳトランジスタＭ１６、Ｍ１７で構成されるレベルシフタを介して信号が入力されるようになっている。また、その他方のＰＭＯＳトランジスタＭ６のゲートには、ＮＭＯＳトランジスタＭ２２、Ｍ２３で構成されるレベルシフタを介して信号が入力されるようになっている。そして、ＮＭＯＳトランジスタ１６のゲートが正の入力端子２３に接続され、ＮＭＯＳトランジスタＭ２２のゲートが負の入力端子２４に接続され、これら両入力端子２３、２４が第２差動増幅回路１３の入力端子を構成している。
【００２７】
正の入力端子２３には、基準電圧Ｖｒｅｆが入力されるが、この基準電圧ＶｒｅｆはＭＯＳトランジスタＭ１６のしきい値分だけ負側にシフトされてＭＯＳトランジスタＭ５のゲートに入力される。また、負の入力端子２４には、ＡＢ級増幅回路１４の出力端子２５からの出力電圧Ｖｏｕｔが入力されるが、この出力電圧Ｖｏｕｔは、ＭＯＳトランジスタＭ２２のしきい値分だけ負側にシフトされてＭＯＳトランジスタＭ５のゲートに入力される。
【００２８】
第２差動増幅回路１３の入力用のＭＯＳトランジスタＭ５、Ｍ６の相互コンダクタンスｇｍを相当に下げた場合には、電流源のＭＯＳトランジスタＭ４のドレイン電圧が上がり、非飽和領域に入りやすくなり動作が不安定になる。そこで、レベルシフタであるＭＯＳトランジスタＭ１６、Ｍ２２により、第２差動増幅回路１３の入力電圧を下げ、電流源のＭＯＳトランジスタＭ４のドレイン電圧が下げて、非飽和領域で動作することを抑制するようにしている。
【００２９】
ＡＢ級増幅回路１４は、図５に示すように、レベルシフタを構成する２つのＮＭＯＳトランジスタＭ１２、Ｍ１３と、第１差動増幅回路１１の出力電圧をＡＢ級増幅するＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ２６とから構成されている。
次に、このような構成からなるこの実施形態にかかる反転増幅回路の動作について説明する。
【００３０】
いま、第１差動増幅回路１１の正の入力端子２２に基準電圧を印加した状態で、その負の入力端子２１に入力電圧が印加すると、その印加直後は入力用のＭＯＳトランジスタＭ８、Ｍ９の出力電流は不平衡になる。その不平衡により出力電圧が変動し、それは第２差動増幅回路１３へ入力される。その結果、加算回路１２へ第２差動増幅回路１３から流れ込む電流が変化し、不平衡が打ち消されたところで回路の動作が安定する。
【００３１】
すなわち、例えば第１差動増幅回路１１の入力トランジスタＭ８、Ｍ９の電流駆動能力を、第２差動増幅回路１３の入力トランジスタＭ５、Ｍ６の電流駆動能力の５０倍とすると、第１差動増幅回路１１の入力電圧に対して第２差動増幅回路１３に約５０倍の入力電圧が加わったときに、回路の動作が安定し、回路全体の電圧利得は約５０倍となる。
【００３２】
第１差動増幅回路１１のカスケードトランジスタＭ１０、Ｍ１１は、各ゲートがバイアス電源により固定されているため、ゲート接地回路として働き、ＭＯＳトランジスタＭ２４、Ｍ２５を負荷として電圧増幅する。すなわち、第１差動増幅回路１１の入力トランジスタＭ８、Ｍ９の出力電流と、第２差動増幅回路１３の入力トランジスタＭ５、Ｍ６の出力電流の差分の電流を電圧に変換する。
【００３３】
ここで、加算回路１２を構成するＭＯＳトランジスタＭ１７、Ｍ１８と、ＭＯＳトランジスタＭ２０、Ｍ２１とはそれぞれカレントミラー回路を構成するので、第１差動増幅回路１１のＭＯＳトランジスタＭ８、Ｍ９の各出力電流は、第２差動増幅回路１３のＭＯＳトランジスタＭ５、Ｍ６の各出力電流から負の加算をしたものとなる。
【００３４】
換言すれば、この図５の回路では、第１差動増幅回路１１のＭＯＳトランジスタＭ８、Ｍ９の各出力電流と、第２差動増幅回路１３のＭＯＳトランジスタＭ５、Ｍ６の各出力電流との総和の電流が、第１差動増幅回路１１の負荷であるＭＯＳトランジスタＭ２４、Ｍ２５に流れることになる。
図５の回路は、その外部接続の変更などにより上記のように反転増幅回路として機能するが、この反転増幅回路の他に、非反転増幅回路、差動増幅回路、およびインピーダンス変換回路として機能させることができるので、これについて以下に説明する。
【００３５】
まず、非反転増幅回路の場合には、ＡＢ級増幅回路１４の出力端子と第２差動増幅回路１３の負の入力端子２４を接続するとともにその正の入力端子２３に基準電圧を印加し、さらに、第１差動増幅回路１１の負の入力端子２１に基準電圧を印加するとともにその正の入力端子２２に入力電圧を印加する。
また、差動増幅回路の場合には、ＡＢ級増幅回路１４の出力端子と第２差動増幅回路１３の負の入力端子２４を接続するとともにその正の入力端子２３に基準電圧を印加し、第１差動増幅回路１１の正負の入力端子２１、２２間に入力信号を加えることになる。
【００３６】
さらに、インピーダンス変換回路の場合には、第１差動増幅回路１１の正負の入力端子２１、２２にそれぞれに基準電圧を印加し、第２差動増幅回路１３のＡＢ級増幅回路１４の出力端子と第２差動増幅回路１３の負の入力端子２４を接続するとともにその正の入力端子２３に入力信号を供給することになる。
以上説明したように、この実施形態にかかる増幅回路では、利得の安定化のために、抵抗を使用することなくＭＯＳトランジスタからなる第２差動増幅回路１３などを使用するようにし、その利得の決定には第１差動増幅回路１１のＭＯＳトランジスタと第２差動増幅回路１３のＭＯＳトランジスタの性能比を用いるようにした。このため、増幅回路としての機能を損なうことなく消費電力の低減化、低雑音化、小型化などを実現できる。
【００３７】
また、上記のＭＯＳトランジスタの性能比は、抵抗素子と同様に相対的な寸法比で決定されるため、集積回路化する場合には、従来の集積回路技術を活用することができる。
さらに、この実施形態にかかる増幅回路では、第２差動増幅回路１３の入力用のＭＯＳトランジスタのゲートにＡＢ級増幅回路１４の出力電圧を帰還するようにしたので、帰還ループの入力インピーダンスがほぼ無限大になる。また、そのＭＯＳトランジスタの差動対は小電流で動作可能であるので、帰還増幅回路全体として動作時の消費電力を極力減少できる。
【００３８】
また、この実施形態では、回路構成を変更することなく、入力抵抗が無限大の反転増幅回路、非反転増幅回路、差動増幅回路、およびインピーダンス変換回路を形成できる。
さらに、この実施形態にかかる増幅回路では、雑音源となる抵抗を含まないため、回路全体の雑音レベルを低減してＳ／Ｎ比を向上できる。
【００３９】
また、この実施形態にかかる増幅回路をモノリシック集積回路で実現する場合には、抵抗で帰還を実現する場合に比べ、帰還に係る部分の面積占有率を大幅に減少でき、もって小型化、低コスト化が図れる。
【００４１】
以上述べたように、請求項１〜請求項３に係る各発明では、第１差動増幅部の動作を安定化する手段を第２差動増幅部などで構成し、これは抵抗を含まずにＭＯＳトランジスタなどで実現できるので、回路の利得などの安定化を損なうことなく消費電力の低減化、低雑音化が図れる上に、集積回路化した場合には小型化、低コスト化できる増幅回路が実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態の増幅回路の構成の概略を説明するブロック図である。
【図２】負帰還増幅回路とした場合の構成を示すブロック図である。
【図３】インピーダンス変換回路とした場合のブロック図である。
【図４】複数入力とした場合の負帰還増幅回路の構成を示すブロック図である。
【図５】本発明の実施形態の増幅回路の詳細な構成を示す回路図である。
【図６】従来回路の説明図である。
【符号の説明】
１  第１差動増幅器
２  第２差動増幅器
３  電圧・電流変換回路
４  加算器
５  インピーダンス
６  バッファアンプ
７  電流・電圧変換回路
１１  第１差動増幅回路
１２  加算回路
１３  第２差動増幅回路
１４  ＡＢ級増幅回路
【図１】
0004255564.tif 000003
【図２】
0004255564.tif 000004
【図３】
0004255564.tif 000005
【図４】
0004255564.tif 000006
【図５】
0004255564.tif 000007
【図６】
0004255564.tif 000008