(57)【特許請求の範囲】
【請求項１】
入力される画像データを圧縮処理して圧縮画像データを生成するための圧縮手段と、
非圧縮の画像データまたは前記圧縮画像データを記憶するための画像メモリと、
前記画像メモリに対する、前記非圧縮の画像データまたは前記圧縮画像データの書き込みおよび読み出しを制御する制御手段と、
を備え、
前記制御手段は、前記非圧縮の画像データと前記圧縮画像データとを、単位時間当たりの非圧縮時の画素の転送速度である画素転送速度が同一の速度で前記画像メモリに対して書き込み、前記非圧縮の画像データと前記圧縮画像データとを同一の前記画素転送速度で前記画像メモリから読み出すことを特徴とする画像処理装置。
【請求項２】
前記制御手段は、前記画像メモリに記憶される前記非圧縮の画像データまたは前記圧縮画像データを読み出す際に、回転させて読み出す回転読み出しモードと、回転させないで読み出す非回転読み出しモードとを備えたことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記制御手段は、前記回転読み出しモードと前記非回転読み出しモードとで、前記画像メモリに記憶された前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で、前記画像メモリから読み出すことを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記入力される画像データのサイズに応じて、圧縮するか否かを決定する決定手段を備えたことを特徴とする請求項１に記載の画像処理装置。
【請求項５】
前記圧縮手段は、前記入力される画像データを、ｎ画素×ｎ画素（ｎは２以上の整数）のブロック毎に、１／Ｌ（ただし、Ｌ＞１）に圧縮して前記圧縮画像データを生成し、
前記制御手段は、前記画像メモリに対して前記ブロック単位での書き込みおよび読み出しを行い、前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で前記画像メモリに対して前記ブロック単位に書き込み、前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で前記画像メモリから前記ブロック単位に読み出すことを特徴とする請求項１〜請求項４のいずれか１つに記載の画像処理装置。
【請求項６】
前記制御手段は、ｍブロック×ｍブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、前記画像メモリに記憶された前記非圧縮の画像データまたは前記圧縮画像データの前記ブロックをライン毎に読み出し、前記回転読み出しモードでは、前記画像メモリから読み出し方向を変更して回転して読み出すことを特徴とする請求項５に記載の画像処理装置。
【請求項７】
入力される画像データを圧縮処理して圧縮画像データを生成する圧縮ステップと、
画像メモリに対する、非圧縮の画像データまたは前記圧縮画像データの書き込みおよび読み出しを制御する制御ステップと、
を含み、
前記制御ステップでは、前記非圧縮の画像データと前記圧縮画像データとを、単位時間当たりの非圧縮時の画素の転送速度である画素転送速度が同一の速度で前記画像メモリに対して書き込み、前記非圧縮の画像データと前記圧縮画像データとを同一の前記画素転送速度で前記画像メモリから読み出すことを特徴とする画像処理方法。
【請求項８】
前記制御ステップは、前記画像メモリに記憶される前記非圧縮の画像データまたは前記圧縮画像データを読み出す際に、回転させて読み出す回転読み出しモードと、回転させないで読み出す非回転読み出しモードとを備えたことを特徴とする請求項７に記載の画像処理方法。
【請求項９】
前記制御ステップは、前記回転読み出しモードと前記非回転読み出しモードとで、前記画像メモリに記憶された前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で、前記画像メモリから読み出すことを特徴とする請求項８に記載の画像処理方法。
【請求項１０】
前記入力される画像データのサイズに応じて、圧縮するか否かを決定する決定ステップを含むことを特徴とする請求項７に記載の画像処理方法。
【請求項１１】
前記圧縮ステップでは、前記入力される画像データを、ｎ画素×ｎ画素（ｎは２以上の整数）のブロック毎に、１／Ｌ（ただし、Ｌ＞１）に圧縮して前記圧縮画像データを生成し、
前記制御ステップでは、前記画像メモリに対して前記ブロック単位での書き込みおよび読み出しを行い、前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で前記画像メモリに対して前記ブロック単位に書き込み、前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で前記画像メモリから前記ブロック単位に読み出すことを特徴とする請求項７〜請求項１０のいずれか１つに記載の画像処理方法。
【請求項１２】
前記制御ステップでは、ｍブロック×ｍブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、前記画像メモリに記憶された前記非圧縮の画像データまたは圧縮画像データの前記ブロックをライン毎に読み出し、前記回転読み出しモードでは、前記画像メモリから読み出し方向を変更して回転して読み出すことを特徴とする請求項１１に記載の画像処理方法。
【請求項１３】
コンピュータが実行するためのプログラムにおいて、請求項７〜請求項１２のいずれか１つに記載の各ステップをコンピュータに実行させることを特徴とするコンピュータが実行するためのプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，画像処理装置、画像処理方法、およびその方法をコンピュータが実行するためのプログラムに関し、詳細には、ページメモリを使用した複写機等の画像処理装置、画像処理方法、およびその方法をコンピュータが実行するためのプログラムに関する。
【０００２】
【従来の技術】
近時、複写機等の画像処理装置において、ページメモリを搭載して画像を回転する機能を備えたものが普及している。かかるページメモリには、画像データを符号化してデータ容量を低減させて格納するのが一般的である。他方、データ圧縮による画質の劣化などを回避するために、画像データを符号化しないでページメモリに格納したい場合もある。
【０００３】
このため、例えばＡ３原稿サイズ分のページメモリを備えた装置の場合、少なくとも、Ａ４サイズの入力画像に対しては符号化をしないでページメモリに格納した後、読み出しを行って、入力画像に忠実なデータを出力したい場合がある。
【０００４】
また、入力画像を回転させて出力する場合は、同様に、入力画像を符号化した圧縮画像データをページメモリに格納し、このページメモリから圧縮画像データの回転読み出しを行った後、読み出した圧縮画像データを伸張処理して出力するのが一般的である。回転させて出力する場合にも、データ圧縮による画質の劣化などを回避するために、符号化処理を行わないで出力したい場合がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、画像データを符号化した場合と符号化しない場合とでは、画像データのデータ量が異なるため、ページメモリに対する書き込みおよび読み出し速度が異なってしまい、画像データの入力速度および出力速度を一定にすることができないという問題がある。
【０００６】
本発明は、上記に鑑みてなされたものであり、画像データを圧縮処理した場合と圧縮処理しない場合とで、画像メモリに対する書き込みおよび読み出し速度を同じにして、一定のシステム動作速度とすることが可能な画像処理装置、画像処理方法、およびその方法をコンピュータが実行するためのプログラムを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、請求項１にかかる発明は、入力される画像データを圧縮処理して圧縮画像データを生成するための圧縮手段と、非圧縮の画像データまたは前記圧縮画像データを記憶するための画像メモリと、前記画像メモリに対する、前記非圧縮の画像データまたは前記圧縮画像データの書き込みおよび読み出しを制御する制御手段と、を備え、前記制御手段は、前記非圧縮の画像データと前記圧縮画像データとを、単位時間当たりの非圧縮時の画素の転送速度である画素転送速度が同一の速度で前記画像メモリに対して書き込み、前記非圧縮の画像データと前記圧縮画像データとを同一の前記画素転送速度で前記画像メモリから読み出すものである。
【０００８】
上記発明によれば、請求項１にかかる発明は、圧縮手段は入力される画像データを圧縮処理して圧縮画像データを生成し、画像メモリは画像データまたは圧縮画像データを記憶し、制御手段は、非圧縮の画像データと前記圧縮画像データとを、単位時間当たりの非圧縮時の画素の転送速度である画素転送速度が同一の速度で前記画像メモリに対して書き込み、非圧縮の画像データと圧縮画像データとを同一の画素転送速度で画像メモリから読み出す。
【０００９】
また、請求項２にかかる発明は、請求項１にかかる発明において、前記制御手段は、前記画像メモリに記憶される非圧縮の画像データまたは前記圧縮画像データを読み出す際に、回転させて読み出す回転読み出しモードと、回転させないで読み出す非回転読み出しモードとを備えたものである。
【００１０】
上記発明によれば、請求項１にかかる発明において、制御手段は、画像メモリに記憶される画像データまたは圧縮画像データを読み出す際に、回転させて読み出す回転読み出しモードと、回転させないで読み出す非回転読み出しモードとを備えることにより、回転読み出しを可能とした。
【００１１】
また、請求項３にかかる発明は、請求項２にかかる発明において、前記制御手段は、前記回転読み出しモードと前記非回転読み出しモードとで、前記画像メモリに記憶された前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で、前記画像メモリから読み出すものである。
【００１２】
上記発明によれば、制御手段は、回転させて読み出す回転読み出しモードと回転させないで読み出す非回転読み出しモードとで、前記回転読み出しモードと前記非回転読み出しモードとで、前記画像メモリに記憶された前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で、前記画像メモリから読み出して、回転時と非回転時で読み出し速度を同じにする。
【００１３】
また、請求項４にかかる発明は、請求項１にかかる発明において、前記入力される画像データのサイズに応じて、圧縮するか否かを決定する決定手段を備えたものである。上記発明によれば、決定手段は、入力される画像データのサイズに応じて、圧縮するか否かを決定する。
【００１４】
また、請求項５にかかる発明は、請求項１〜請求項４のいずれか１つにかかる発明において、前記圧縮手段は、前記入力される画像データを、ｎ画素×ｎ画素（ｎは２以上の整数）のブロック毎に、１／Ｌ（ただし、Ｌ＞１）に圧縮して前記圧縮画像データを生成し、前記制御手段は、前記画像メモリに対して前記ブロック単位での書き込みおよび読み出しを行い、前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で前記画像メモリに対して前記ブロック単位に書き込み、前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で前記画像メモリから前記ブロック単位に読み出すものである。
【００１５】
上記発明によれば、圧縮手段は、入力される画像データを、ｎ画素×ｎ画素（ｎは２以上の整数）のブロック毎に、１／Ｌ（ただし、Ｌ＞１）に圧縮して圧縮画像データを生成し、制御手段は、画像メモリに対してブロック単位での書き込みおよび読み出しを行い、非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で画像メモリに対してブロック単位に書き込み、非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で前記画像メモリからブロック単位に読み出す。
【００１６】
また、請求項６にかかる発明は、請求項５にかかる発明において、前記制御手段は、ｍブロック×ｍブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、前記画像メモリに記憶された画像データまたは圧縮画像データの前記ブロックをライン毎に読み出し、前記回転読み出しモードでは、前記画像メモリから読み出し方向を変更して回転して読み出すものである。上記発明によれば、制御手段は、ｍブロック×ｍブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、前記画像メモリに記憶された画像データまたは圧縮画像データの前記ブロックをライン毎に読み出し、前記回転読み出しモードでは、前記画像メモリから読み出し方向を変更して回転して読み出す。
【００１７】
上記発明によれば、制御手段は、ｍブロック×ｍブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、画像メモリに記憶された画像データまたは圧縮画像データのブロックをライン毎に読み出し、回転読み出しモードでは、画像メモリから読み出し方向を変更して回転して読み出すものである。
【００１８】
また、請求項７にかかる発明は、入力される画像データを圧縮処理して圧縮画像データを生成する圧縮ステップと、画像メモリに対する、非圧縮の画像データまたは前記圧縮画像データの書き込みおよび読み出しを制御する制御ステップと、を含み、前記制御ステップでは、前記非圧縮の画像データと前記圧縮画像データとを、単位時間当たりの非圧縮時の画素の転送速度である画素転送速度が同一の速度で前記画像メモリに対して書き込み、前記非圧縮の画像データと前記圧縮画像データとを同一の前記画素転送速度で前記画像メモリから読み出すものである。
【００１９】
上記発明によれば、入力される画像データを圧縮処理して圧縮画像データを生成し、画像メモリに対する、非圧縮の画像データまたは圧縮画像データの書き込みおよび読み出しを制御し、非圧縮の画像データと圧縮画像データとを、単位時間当たりの非圧縮時の画素の転送速度である画素転送速度が同一の速度で画像メモリに対して書き込み、非圧縮の画像データと圧縮画像データとを同一の画素転送速度で画像メモリから読み出す。
【００２０】
また、請求項８にかかる発明は、請求項７にかかる発明において、前記制御ステップは、前記画像メモリに記憶される非圧縮の画像データまたは前記圧縮画像データを読み出す際に、回転させて読み出す回転読み出しモードと、回転させないで読み出す非回転読み出しモードとを備えたものである。
【００２１】
上記発明によれば、画像メモリに記憶される非圧縮の画像データまたは前記圧縮画像データを読み出す際に、回転させて読み出す回転読み出しモードと、回転させないで読み出す非回転読み出しモードとを備えている。
【００２２】
また、請求項９にかかる発明は、請求項８にかかる発明において、前記制御ステップは、前記回転読み出しモードと前記非回転読み出しモードとで、前記画像メモリに記憶された前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で、前記画像メモリから読み出すものである。
【００２３】
上記発明によれば、回転させて読み出す回転読み出しモードと回転させないで読み出す非回転読み出しモードとで、画像メモリに記憶された非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で、画像メモリから読み出す。
【００２４】
また、請求項１０にかかる発明は、請求項７にかかる発明において、前記入力される画像データのサイズに応じて、圧縮するか否かを決定する決定ステップを含むものである。
【００２５】
また、請求項１１にかかる発明は、請求項７〜請求項１０にかかる発明において、前記圧縮ステップでは、前記圧縮ステップでは、前記入力される画像データを、ｎ画素×ｎ画素（ｎは２以上の整数）のブロック毎に、１／Ｌ（ただし、Ｌ＞１）に圧縮して前記圧縮画像データを生成し、前記制御ステップでは、前記画像メモリに対して前記ブロック単位での書き込みおよび読み出しを行い、前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で前記画像メモリに対して前記ブロック単位に書き込み、前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で前記画像メモリから前記ブロック単位に読み出すものである。
【００２６】
上記発明によれば、入力される画像データを、ｎ画素×ｎ画素（ｎは２以上の整数）のブロック毎に、１／Ｌ（ただし、Ｌ＞１）に圧縮して圧縮画像データを生成し、制御ステップでは、画像メモリに対してブロック単位での書き込みおよび読み出しを行い、非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で画像メモリに対してブロック単位に書き込み、非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で画像メモリからブロック単位に読み出す。
【００２７】
また、請求項１２にかかる発明は、請求項１１にかかる発明において、前記制御ステップでは、ｍブロック×ｍブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、前記画像メモリに記憶された画像データまたは圧縮画像データの前記ブロックをライン毎に読み出し、前記回転読み出しモードでは、前記画像メモリから読み出し方向を変更して回転して読み出すものである。
【００２８】
上記発明によれば、制御ステップでは、ｍブロック×ｍブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、前記画像メモリに記憶された画像データまたは圧縮画像データの前記ブロックをライン毎に読み出し、前記回転読み出しモードでは、前記画像メモリから読み出し方向を変更して回転して読み出す。
【００２９】
また、請求項１３にかかる発明は、コンピュータが実行するためのプログラムにおいて、請求項７〜請求項１２のいずれか１つに記載の各ステップをコンピュータに実行させるものである。上記発明によれば、コンピュータが、プログラムを実行して請求項７〜請求項１２のいずれか１つに記載の各ステップを実現する。
【００３０】
【発明の実施の形態】
以下、図面を参照して、本発明にかかる画像処理装置、画像処理方法、およびその画像処理方法を実行するためのコンピュータが実行するためのプログラムの好適な実施の形態を、［画像処理装置］、［画像メモリ手段］、［画像メモリの書込み動作］、［画像メモリの読み出し動作］の順に詳細に説明する。
【００３１】
［画像処理装置］
図１は、本発明の画像処理装置の機能ブロック図である。同図に示すように、画像処理装置は、画像データ入力手段１、画像処理手段２、画像メモリ手段３、および画像出力手段４を備えている。
【００３２】
画像データ入力手段１は、例えばカラースキャナ等からなり、ＲＧＢ画像データを入力する。画像処理手段２は、画像データ入力手段１により入力されたＲＧＢ画像データを取り込んで、平滑化およびエッジ強調を行い、ＹＭＣＫの面順次データに変換して、ＹＭＣＫデータを出力する。画像メモリ手段３は、画像処理手段２から入力されるＹＭＣＫデータを圧縮してまたは非圧縮のまま画像メモリ１５（図２参照）に記憶し、回転してまたは回転させずに読み出して出力する。画像出力手段４は、画像メモリ手段３によって処理された画像データを紙に転写して出力する。
【００３３】
［画像メモリ手段］
図２は、図１の画像メモリ手段３の詳細な構成を示すブロック図である。画像メモリ手段３は、図２に示す如く、ラインメモリ１１、圧縮処理手段１２、圧縮選択手段１３、メモリ制御部１４、画像メモリ１５、伸張処理手段１６、伸張選択手段１７、およびデータスワップ処理手段１８とを備えている。
【００３４】
ラインメモリ１１は、画像データ入力手段１より入力されたＣＭＹＫ画像データを３ライン分格納する。圧縮処理手段１２は、ラインメモリ１１に格納される画像データおよび画像処理手段１２より直接入力される画像データに対して固定長の圧縮処理を施す。圧縮選択手段１３は、画像圧縮時には圧縮処理手段１２からの画像データを、非圧縮時にはラインメモリ１１からの画像データを選択して出力する。画像メモリ１５は、ＳＤＲＡＭからなるページメモリで、圧縮選択手段１３により選択された画像データを記憶する。
【００３５】
メモリ制御部１４は、画像メモリ１５への画像データの書き込み制御や画像メモリ１５からの画像データ読み出し制御を行う。メモリ制御部１４は、画像メモリ１５に格納された圧縮／非圧縮の画像データを、回転させて読み出す回転読み出しモードと、回転させないで読み出す非回転読み出しモードとを備えている。このメモリ制御部１４は、メモリアクセスを行うための各種制御信号およびメモリアドレスを生成するコントロール部２１と、圧縮選択手段１３から入力される画像データを画像メモリ１５の書き込みタイミングに同期して出力する制御を行うデータバッファ２２とを備えている。図３は、メモリ制御部１４のメモリ動作シーケンスの状態遷移図を示している。
【００３６】
伸張処理手段１６は、画像メモリ１５より読み出された画像データが圧縮処理手段１２により圧縮処理がなされている場合に伸張処理を行う。伸張選択手段１７は、伸張処理手段１６による伸張処理後の画像データと画像メモリ１５から読み出した画像データを選択して画像出力手段４に出力する。データスワップ処理手段１８は、伸張選択手段１７から出力される画像データが回転された画像データである場合にスワップ処理を行う。
【００３７】
［画像メモリの書込み動作］
上記画像メモリ手段３において、画像メモリ１５に画像データをライトするまでの動作を説明する。まず、画像入力手段１より入力された画像データは、４画素×４ラインのマトリクス単位で、後段の画像メモリ１５にライトされる。このため、画像入力手段１より入力された画像データの１ライン目、２ライン目、および３ライン目は、ラインメモリ１１に順次３ライン分格納され、次の４ライン目の入力時には、これまで格納された３ライン分の画像データを順次読み出して、４ライン目の画像データと併せて４ライン分の画像データを後段（圧縮処理手段１２および圧縮選択手段１３）に対して出力する。４ライン、５ライン、６ライン、および７ライン目の画像データに対しても同様であり、これ以降、４ｎ、４ｎ＋１、４ｎ＋２、および４ｎ＋３ライン目に対しても同様である。すなわち、４ラインに１ラインの割合で４ライン分の画像データを後段に出力する。
【００３８】
圧縮処理手段１２では、ラインメモリ１１から入力される画像データを、４画素×４ラインの計１６画素を単位として、「１／２」に圧縮して圧縮データを生成し、４画素×４ライン（１６画素）を単位として、圧縮選択手段１３に圧縮した画像データを出力する。ここで、画像処理手段１２の圧縮方式としては、例えばＧＢＴＣ圧縮方式など公知の固定長符号化方式を使用することができる。本実施の形態では、ＧＢＴＣ圧縮方式で「１／２」に圧縮処理する場合について説明する。
【００３９】
圧縮選択手段１３は、画像データを圧縮しない場合にも上記４画素×４ライン（１６画素）を単位として、後段に画像データを出力する。この場合、圧縮時に比べてデータ量は２倍となるため、データバス幅を一定とした場合、画像メモリ１５への出力データ周波数を圧縮時に比べて２倍にして、２画素単位で（２画素×４ライン分の単位）、メモリ制御部１４に画像データを出力する。
【００４０】
図４は、画像データのブロックを説明するための図、図５は、画像データ圧縮時の画像メモリ１５のメモリデータ（画像データ）の格納フォーマットを示す図、図６は、画像データの非圧縮時のメモリデータ（画像データ）の格納フォーマットを示す図である。
【００４１】
図４において、画像データの４×４の画素を１ブロックと定義する。各画素が８ビットデータの場合、ＧＢＴＣ圧縮（１／２圧縮）時の画像データは１６画素単位でパッキングされ、図５に示す６４ビットのデータフォーマット形式で画像メモリ１５に記憶する。メモリ制御部１４は、圧縮時には、４画素クロックに１回の割合で上記６４ビットデータ（１ブロック）を画像メモリ１５に出力する制御を行う。
【００４２】
非圧縮時の画像データも１６画素単位でパッキングし（８ビット／画素）、画像メモリ１５の２アドレスに主走査方向先端２列（１回目）と後端２列（２回目）に分けて、図６に示す各々６４ビットのデータフォーマット形式で画像メモリ１５に記憶する。メモリ制御部１４は、非圧縮時には、２画素クロックに１回の割合で２回に分けて上記６４ビットデータ（１ブロック）を画像メモリ１５に出力する制御を行う。また、メモリ制御部１４は、これら出力データの有効領域を示すＬＧＡＴＥ信号も併せて同期出力する。
【００４３】
このように、圧縮時および非圧縮時において、両者とも４画素クロックで４画素×４画素（１ブロック）の画像データが画像メモリ１５に出力されることになり、圧縮時と非圧縮時とで画像メモリ１５へのデータ出力速度（書き込み速度）を同じにすることができる。
【００４４】
つづいて、メモリ制御部１４のコントロール部２１で行われる画像メモリ１５のアドレッシングについて説明する。図７はメモリアドレスマッピングを説明するための図、図８は非圧縮時のメモリアドレスマッピングを説明するための図である。
【００４５】
図７および図８において、上述したように、４画素×４画素のマトリクスを１ブロックと定義し、１ブロックの画像データは、圧縮時には６４ビットデータ１個、すなわち１回のメモリアクセス（１アドレス分）が必要となり、非圧縮時には６４ビットデータ２個、すなわち２回のメモリアクセスが（２アドレス分）必要となる。
【００４６】
また、８ブロック×８ブロックを１セクターと定義し、１セクターは画像メモリ１５において同一ローアドレス空間で構成し、メモリアドレスは、セクター内で連続的にインクリメントされる構造となっている。
【００４７】
ここで、セクター内を同一ローアドレス空間とした理由は、セクター内で画像メモリ１５の同一ページアクセスを可能にするためであり、セクター内で横にアクセスしても縦にアクセスしてもページアクセスを実現するためのである。これにより、画像メモリ１５に順次ライトする場合だけでなく、回転して読み出す場合にもセクター単位での画像メモリ１５へのページアクセスが可能となる。以下、具体的に、メモリ制御部１４による画像メモリ１５のデータライトの制御を、▲１▼圧縮時、▲２▼非圧縮時に分けて説明する。
【００４８】
▲１▼圧縮時
圧縮時には、８アドレス毎（１セクター内の１ライン分、すなわち８ブロック毎）のページライトを行う（ＳＤＲＡＭバーストモード使用せず）。例えば、図７において、ページライトで、アドレス０，１，２，３，４，５，６，７をアクセスし、次は、アドレス４０、４１，４２，４３，４４，４５，４６，４７をアクセスして、１ラインの書込みを終了した後、次のラインの書込を行う。
【００４９】
▲２▼非圧縮時
非圧縮時には、８アドレス毎のページライトをＳＤＲＡＭバースト数＝２としてアクセスする。すなわち、１回のバーストアクセスで２アドレス分をアクセスする。ここで８アドレス毎としている理由は、データバッファ２２を圧縮時と同じサイズで実現するためである（１セクター内の１ライン分は２ページに分ける）。例えば、図８において、ページライトで、アドレス０，２，４，６をバーストアクセス（バースト数＝２）し（メモリ素子として、アドレス０，１，２，３，４，５，６，７を連続アクセスされているのと同じことになる）、次は、アドレス８，ａ，ｃ，ｅをバーストアクセスし、その次は、アドレス８０，８２，８４，８６をバーストアクセスする。
【００５０】
つぎに、図９および図１０のタイミングチャートを参照して、圧縮時および非圧縮時の画像メモリ１５への画像データの書き込みタイミングを説明する。図９は、圧縮時の画像メモリ１５のライト動作を説明するためのタイミングチャートである。図１０は、非圧縮時の画像メモリ１５のライト動作を説明するためのタイミングチャートである。以下に、図９および図１０のタイミングチャートの各信号を説明する。
【００５１】
ＬＧＡＴＥ：主走査有効信号（ハイアクティブ）。
ＬＧＡＴＥＯ：主走査有効信号。ハイアクティブ。
ｓｔａｒｔ：リフレッシュかメモリライト動作かを実行するための開始リクエスト信号。
ｏｐｃｏｄｅ［３：０］：ＳＤＲＡＭに対するアクセスコマンドを指定する信号。
ｇｅｔ＿ｃｏｍｍａｎｄ：ｓｔａｒｔ＝１かつ本信号＝１のときに、ｏｐｃｏｄｅのコマンドを受け付ける。
Ｂａｓｅ＿ａｄｒ：１ブロックめのメモリのリニアアドレスをさす。
ｗｒｉｔｅ＿ｄａｔａ：圧縮部より出力される圧縮画像データ。
ｈｏｒ＿ｃｏｕｎｔ［４：０］：ＬＳＹＮＣ信号を基準としてカウントする５ビットカウンタ。
Ｗｂｕｆ１−８：ＳＤＲＡＭに対しメモリライトを行うにあたってのライトデータバッファ。
Ｒｂｕｆ１−８：ＳＤＲＡＭからの読み出しデータ用バッファ。
ｒａｍ＿ｃｓ＿ｎ：ＳＤＲＡＭへのＣＳ信号。ロウアクティブ。
ｒａｍ＿ｒａｓ＿ｎ：ＳＤＡＲＭへのＲＡＳ信号。ロウアクティブ。
ｒａｍ＿ｃａｓ＿ｎ：ＳＤＲＡＭへのＣＡＳ信号。ロウアクティブ。
ｒａｍ＿ｗｅ＿ｎ：ＳＤＲＡＭへのＷＥ信号。ロウアクティブ。
ｒａｍ＿ａｄｄｒ［１１：０］：ＳＤＲＡＭへのアドレス信号。
ｒａｍ＿ｂｓ：ＳＤＲＡＭへのバンクセレクト信号。
ｒａｍ＿ｄｑ：ＳＤＲＡＭのデータバス信号。
【００５２】
＜ＯＰＣＯＤＥ記号の意味＞
ＲＥＦ：オールバンクプリチャージ  ＆  オートリフレッシュ
ＷＲｘ：バンクアクティブ  ＆メモリライト
ＷＲｙ：メモリライト
ＷＲｚ：メモリライト  ｗｉｔｈ  オートプリチャージ
ＲＤｘ：バンクアクティブ  ＆メモリリード
ＲＤｙ：メモリリード
ＲＤｚ：メモリリード  ｗｉｔｈ  オートプリチャージ
【００５３】
＜ＳＤＲＡＭへのＣｏｍｍａｎｄ記号の意味＞
ａｌｌＰＣ：オールバンクプリチャージコマンド
ＡＲＦ：オートリフレッシュコマンド
ＡＣＴ：バンクアクティブコマンド
ｗｒｉｔｅ：ライトコマンド
Ｗａｐ：ライト＆オートプリチャージコマンド
ｒｅａｄ：リードコマンド
Ｒａｐ：リード＆オートプリチャージコマンド
【００５４】
▲１▼圧縮時
図９のタイミングチャートを参照して、圧縮時の画像メモリのライト動作を説明する。圧縮時には、圧縮処理手段１２より出力される画像データは、ＬＧＡＴＥ信号が「１」のとき、１アドレス分のデータ（１ブロック：４×４画素データ）が４画素クロック単位で間断無く切り替わる。また、画像メモリ１５には、８アドレス分のページライトで実現するために、４×８＝３２画素クロックに１回の割合いで８アドレス分のページライト動作を行う。また、このＬＧＡＴＥ信号は図示しない主走査同期信号ＬＳＹＮＣで規定されるタイミングで発生するように制御している。このため、ＬＳＹＮＣ信号を基準としてインクリメント動作を開始する５ビットカウンタｈｏｒ＿ｃｏｕｎｔを用意し、このカウント値を基準として動作を実現する。まず、ＬＧＡＴＥ立上り時には、ｈｏｒ＿ｃｏｕｎｔ値は０５ｈになるよう制御されている。画像メモリ１５にライトすべき入力データは４画素クロック単位で出力されるため、８本のデータバッファ２２には、ｈｏｒ＿ｃｏｕｎｔ値が０５ｈ，０９ｈ，０ｄｈ，１１ｈ，１５ｈ，１９ｈ，１ｄｈ，０１ｈの時のデータが順次格納される。
【００５５】
次に、これらデータバッファ２２に格納した画像データを画像メモリ５にページライトする。例えば、図９のタイミングチャートに示すように、画像メモリ５には２ＣＬＫ分で１アドレス分のデータをライトしているので、ページライトの最後となる８アドレス目のデータライト処理が、８アドレス目の入力データをデータバッファ２２に取り込むタイミングより後ろになるようにする。また、これに対して、メモリリフレッシュ動作がこれに非同期で発生する場合を考慮すると、リフレッシュ動作によりページアクセス開始が遅らされても、データバッファ２２が次のデータ取り込みで更新される前にメモリライト動作を完了させるように、動作シーケンスを制御する。
【００５６】
▲２▼非圧縮時
次に、図１０のタイミングチャートを参照して、非圧縮時の画像メモリのライト動作を説明する。
【００５７】
非圧縮時は、前述したように、圧縮選択手段１３から出力される画像データはＬＧＡＴＥ信号が「１」のとき、１アドレス分の画像データが２画素クロック単位で間断無く切り替わる。また、画像メモリ１５には、８アドレス分のページライトを実現するために、２×８＝１６画素クロックに１回の割合いで８アドレス分のページライト動作を行う。その際、圧縮時に使用したｈｏｒ＿ｃｏｕｎｔの下位４ビットの値を基準として動作を実現する。
【００５８】
まず、ＬＧＡＴＥ立上り時にはｈｏｒ＿ｃｏｕｎｔ値は５ｈになるよう制御される。画像メモリ１５にライトすべき入力データは２画素クロック単位で出力されるため、８本のデータバッファ２２には、ｈｏｒ＿ｃｏｕｎｔ値が奇数の時のデータを順次格納していけば良い。
【００５９】
つぎに、これらデータバッファ２２に格納した画像データを画像メモリ１５にページライトする。例えば、図１０のタイミングチャートでは、ＳＤＲＡＭバースト機能を使用し（バースト数＝２）、１ブロック分の画像データ、すなわち２アドレス分の画像データをバーストでライトし、これを計８アドレス分ページライトを行う。このとき、画像メモリ１５のカラムアドレスは、ページアクセス内で変化させ、バーストで行われる２アドレス目については、１アドレス目を単にインクリメントしたものを使用する。
【００６０】
画像メモリ１５には、１ＣＬＫ分で１アドレス分のデータをライトしているので、ページライト最後となる８アドレス目のデータライト処理が、８アドレス目の入力データをデータバッファ２２に取り込むタイミングより後ろになるようにする。また、これに対して、メモリリフレッシュ動作がこれに非同期で発生する場合を考慮すると、リフレッシュ動作によりページアクセス開始が遅らされても、データバッファ２２が次のデータ取り込みで更新される前にメモリライト動作を完了させることが可能な動作シーケンスとなるよう制御する。
【００６１】
［画像メモリの読み出し動作］
つぎに、上記画像メモリ手段１３において、画像メモリ１５に書き込まれた画像データをリードする際の動作を図１１〜図１７を参照して説明する。上述したように、画像メモリ１５の１セクター内のメモリアドレスを連続させて同一ローアドレスとしているのは、メモリデータを単にページライトするためだけではなく、回転して読み出す際にも、同様のページメモリアクセスを可能とするためである。９０°、１８０°、２７０°回転の読み出し時にも、８アドレス分のページリードアクセスが可能となる。
【００６２】
図１１を参照して、画像メモリ１５から画像データを回転させて読み出す場合の回転方法の概略を説明する。図１１は、画像メモリ１５から画像データを回転させて読み出す場合の回転方法の概略を説明するための説明図である。
【００６３】
同図において、（Ａ）は非回転時、（Ｂ）は９０°回転時、（Ｃ）は１８０°回転時、（Ｄ）は２７０°回転時を示している。同図において、斜線部はメモリ空間の有効画像（有効領域）、黒四角は読み取り開始アドレス（スタートアドレス：先頭ブロック）を示している。画像メモリ１５から画像データを読み出す際には、ブロック単位での読み出しを行い（ブロック内の４×４画素はそのまま）、回転した場合には、後段のデータスワップ処理手段１８でブロック内の画素の回転を行う。
【００６４】
同図（Ａ）に示すように、非回転時には、有効画像の左上から右上に１ラインのブロックを読み出し、順次、下隣の行を左から右にライン毎に読み取り、これを有効画像が終了するまで行う。また、同図（Ｂ）に示すように、９０°回転時には、有効画像の左下から上方向に１ラインのブロックを読み出し、順次、右隣の列のラインを下から上方向にライン毎に読み出し、これを有効画像が終了するまで行う。また、同図（Ｃ）に示すように、１８０°回転時には、有効画像の右下から左方向に１ラインのブロックを読み出し、順次、上隣の行のラインを右から左方向にライン毎に読み出して、これを有効画像が終了するまで行う。また、同図（Ｄ）に示すように、２７０°回転時には、有効画像の右上から右下方向に１ラインのブロックを読み出し、順次、左隣の列のラインを上から下にライン毎に読み取り、これを有効画像が終了するまで行う。
【００６５】
つぎに、メモリ制御部１４による画像メモリ１５からのデータリードの制御を、▲１▼０°回転圧縮時、▲２▼０°回転非圧縮時、▲３▼９０°回転圧縮時、▲４▼９０°回転非圧縮時について説明する。
【００６６】
▲１▼圧縮時
圧縮時には、８アドレス毎のページリード（１セクター内の１ライン分、すなわち８ブロック毎に）を行う（ＳＤＲＡＭバーストモード使用せず）。例えば、図７において、ページリードで、アドレス０，１，２，３，４，５，６，７をアクセスし、次は、アドレス４１，４２，４３，４４，４５，４６，４７をアクセスして、１ラインの読み出しを終了した後、次のラインの読み出しを行う。
【００６７】
▲２▼非圧縮時
非圧縮時には、８アドレス毎のページリードをＳＤＲＡＭバースト数＝２としてアクセスする。すなわち、１回のバーストアクセスで２アドレス分をアクセスする。ここで８アドレス毎としている理由は、データバッファ２２を圧縮時と同じサイズで実現するためである（１セクター内の１ライン分は２ページに分ける）。例えば、図８において、ページリードで、アドレス０，２，４，６をバーストアクセス（バースト数＝２）し（メモリ素子として、アドレス０，１，２，３，４，５，６，７を連続アクセスされているのと同じことになる）、次は、アドレス８，ａ，ｃ，ｅをバーストアクセスし、その次は、アドレス８０，８２，８４，８６をバーストアクセスする。
【００６８】
▲３▼９０°回転圧縮時
９０°回転圧縮時には、８アドレス毎のページｗｒｉｔｅ（１セクター内の１ライン分、すなわち８ブロック毎に）により実現する（ＳＤＲＡＭバーストモード使用せず）。図８において、ページリードでは、例えば、アドレス３８，３０，２８，２０，１８，１０，８，０を順にアクセスする。
【００６９】
▲４▼９０°回転非圧縮時
９０°回転非圧縮時には、８アドレス毎のページｗｒｉｔｅをＳＤＲＡＭバースト数＝２としてアクセスする。ここで８アドレス毎としているのは、データバッファ２２を圧縮時と同じサイズで実現できるからである（１セクター内の１ライン分は２ページに分ける）。
【００７０】
図９において、例えば、ページリードでは、まず、アドレス７０，６０，５０，４０を順にバーストアクセス（バースト数＝２）する（メモリ素子として、アドレス７０，７１，６０，６１，５０，５１，４０，４１を連続アクセスしているのと同じことになる。）次に、アドレス３０，２０，１０，０をバーストアクセスする（メモリ素子として、アドレス３０，３１，２０，２１，１０，１１，０，１を連続アクセスしているのと同じ）。
【００７１】
つぎに、図１２および図１３を参照して、圧縮時と非圧縮時の画像メモリ１５の読み出しタイミングを説明する。図１２は圧縮時のメモリリードのタイミングチャート、図１３は非圧縮時のメモリリードのタイミングチャートを示している（各信号の説明については図９および図１０参照）。
【００７２】
図１２のタイミングチャートを参照して、圧縮時のメモリリード動作を説明する。まず、全体動作を説明する。メモリ制御部１４は、画像メモリ１５に格納されている画像データを読み出して、これを４画素クロック単位で順次後段へ出力する。すなわちメモリライト時と同様、３２画素クロックサイクルに１回の割合いで、８アドレス分のページメモリリードを行なう。画像メモリ１５から読み出された画像データを一旦データバッファ２２に格納し、これを後段に出力する。
【００７３】
画像メモリ１５から読み出してから後段に出力するまでの時間が長すぎると、次のメモリアクセスでデータバッファ２２が書きかえられてしまうため、データバッファ２２に格納してから後段に出力するまでの時間は短い方が良い。しかしメモリリフレッシュ動作で、メモリリードが遅れてしまうことを考慮すると、その遅れ分、早めにメモリリード処理のトリガーを掛けるように制御すれば良い。
【００７４】
このため、後段に対する出力画像の主走査有効信号ＬＧＡＴＥＯの開始に対して、画素クロックサイクル手前で８アドレス分のページリードアクセスのトリガーをかけ、以後、３２画素クロック単位で同処理のトリガーをかけるようになっている。メモリリード時には回転して読み出す場合もあるが、このときには、８アドレス分のページリードアクセスにおけるカラムアドレスを準じ縦逆さ方向に変化させればよい。
【００７５】
次に、図１３のタイミングチャートを参照して、非圧縮時のメモリリード動作を説明する。まず、全体動作を説明する。メモリ制御部１４は、画像メモリ１５に格納されているデータを読み出して、これを２画素クロック単位で順次後段へ出力する。すなわちメモリライト時と同様、１６画素クロックサイクルに１回の割合いで、８アドレス分のページメモリリードを行なう。
【００７６】
また、バースト数を「２」としてメモリアクセスを行う。画像メモリ１５から読み出された画像データは一旦データバッファ２２に格納し、これを後段に出力する。画像メモリ１５から読み出してから後段に出力するまでの時間が長すぎると、次のメモリアクセスでデータバッファ２２が書きかえられてしまうため、データバッファ２２に格納してから後段に出力するまでの時間は短い方が良い。しかし、メモリリフレッシュ動作で、メモリリードが遅れてしまうことも考慮すると、その遅れ分、早めにメモリリード処理のトリガーを掛けるようになっている。このため、後段に対する出力画像の主走査有効信号ＬＧＡＴＥＯの開始に対して、画素クロックサイクル手前で８アドレス分のページリードアクセスのトリガーをかけ、以後、１６画素クロック単位で同処理のトリガーをかけるようになっている。
【００７７】
画像データを回転して読み出す場合は、８アドレス分のページリードアクセスにおける奇数番めのカラムアドレスを順次縦逆さ方向に変化させる。偶数番めのカラムアドレスはバースト設定により、奇数番目のアドレスをインクリメントしたものとなる。これにより、非圧縮時の回転読み出し時にも、ブロック単位でデータを読み出すことが可能となる。
【００７８】
以上のように、画像データの圧縮の有無および回転の有無に拘わらず、１ブロック単位でメモリアクセスが可能となる。
【００７９】
上述のデータバッファ２２は、圧縮処理手段１２より出力されるデータをバッファリングし、画像メモリ１５へのライトタイミングに同期して出力する役割を果たし、画像メモリ１５への１回のページアクセスで８アドレス分のデータが必要となるため、本データバッファ２２は７アドレス分用意しておけば十分である。
【００８０】
これとは逆に、画像メモリ１５からの読み出しデータを書き込みデータと同様にビデオ出力させるためには、メモリライト時と同様、データバッファ２２が８アドレス分必要となる。ここで画像メモリ１５へのアクセスが、ライト／リードが同時に発生しないのであれば、これらのデータバッファ２２は共通化して、ライト／リードの動作ごとに切りかえれば良い。メモリライト、メモリリードとも４ラインに１回の発生であるから、ライン単位でリード、ライトをアービトレーションして処理を切り替える等の制御が可能である（図３参照）。
【００８１】
次に、画像メモリ１５から読み出された画像データの処理について説明する。メモリ制御部１４により画像メモリ１５から読み出された画像データは、圧縮画像データの場合には伸張処理手段１６に、非圧縮の画像データの場合には伸張選択手段１７に出力される。メモリ制御部１４は、画像メモリ１５からの読み出しは、画像メモリ１５への書き込み動作においても示したように、８アドレス分をページリードアクセスする動作を繰り返す。メモリ制御部１４は、読み出した画像データをデータバッファ７０２に一旦格納し、後段（圧縮画像データの場合には伸張処理手段１６に、非圧縮の画像データの場合には伸張選択手段１７に）に対し一定のレートで出力する（圧縮時は４画素クロック単位で、非圧縮時は２画素クロック単位で出力データを切り替えていく）。
【００８２】
伸張処理手段１６は、圧縮画像データを伸張処理して、伸張選択手段１７に出力する。データスワップ処理手段１８では、伸張選択手段１７から入力される画像データが回転されたものである場合には、画像データのブロック（４画素×４画素）内の画素データの回転処理を行う。これは、画像メモリ１５からブロック単位での読み出しを行っているため、ブロック内の画素データは回転されていないためである。
【００８３】
つぎに、メモリ制御部１４のメモリアクセスを行う際のメモリアドレッシングを図１４〜図１７を参照して説明する。図１４は、圧縮時の０°メモリ読み出しおよび書き込みアドレッシング動作を説明するためのフローチャート、図１５は、非圧縮時の０°メモリ読み出しおよび書き込みアドレッシング動作を説明するためのフローチャート、図１６は、圧縮時の９０°メモリ読み出しのアドレッシング動作を説明するためのフローチャート、図１７は、非圧縮時の９０°メモリ読み出しのアドレッシング動作を説明するためのフローチャートである。
【００８４】
実際に画像メモリ１５（ＳＤＲＡＭ）に与えるアドレスは１つのアドレスに対して、バンクアドレス、ローアドレス、カラムアドレスに時分割して出力する。これら時分割して出力する技術は、ＳＤＲＡＭの公知の制御方法であるので、本実施の形態では、時分割前のアドレス制御について説明する。画像メモリ１５へのアクセスはブロック単位で構成される矩形領域単位で行う。メモリアクセスを行う場合の矩形領域の指定は、ソフトウエアで任意の大きさおよび位置を指定できるものとする。
【００８５】
ここで、メモリ素子へのアドレス線割りつけは、メモリ空間をリニアアドレス２６ビットの１２８ＭＢとした場合、リニアアドレスＬＡのビット０〜９はカラムアドレス、１０〜２１はローアドレス、２２〜２３はバンクアドレス、２４〜２６はチップセレクトに割り当てる。
【００８６】
まず、０°読み出し（画像メモリ１５の画像データが圧縮されている場合）のメモリアドレッシングを図１４のフローチャートを参照して説明する。この場合のメモリアドレッシングはメモリライト時も同様である。メモリアクセスはソフトウエアで指定するスタートアドレスで始まり、次のメモリアクセスのためにアドレスを切り替えていく。０°読み出し（画像メモリ１５のデータが圧縮されている場合）時には、ＬＡ［２：０］を列アドレス、ＬＡ［５：３］を行アドレス、ＬＡ［２５：６］をセクターアドレスに設定する。
【００８７】
０°読み出し時には、上述したように、左上から画像データのブロックを１ラインづつ順次読み出す（図７参照）。図１４において、まず、画像メモリ１５のデータ領域が終了したか否かを判断する（ステップＳ１）。この判断の結果、画像メモリ１５のデータ領域が終了した場合には、当該フローを終了する一方、画像メモリ１５のデータ領域が終了していない場合には、ラインが終了したか否かを判断する（ステップＳ２）。スタート時には、ステップＳ１およびＳ２ともＮＯとなる。
【００８８】
ラインが終了していない場合には、ＬＡ［２：０］＝７であるか否かを否かを判断する（ステップＳ５）。ここでは、ＬＡ［２：０］＝７であるか否かを判断して、セクターの最右列のブロックであるか否かを判断している。ＬＡ［２：０］＝７でない場合、すなわち、セクターの最右列のブロックでない場合には、ＬＡ［２５：６］を保持、ＬＡ［５：３］を保持、ＬＡ［２：０］を単位インクリメントして（ステップＳ７）、ステップＳ１に戻る。
【００８９】
他方、ステップＳ５において、ＬＡ［２：０］＝７である場合、すなわち、セクターの最右列のブロックである場合には、同一ラインの次のセクターの最左列のアドレスが次のアドレスとなるので、列アドレスを示す下位ビットＬＡ［２：０］をインクリメントして「０」とし、行アドレスを示す３ビットＬＡ［５：３］はスタートアドレスを保持し、セクターアドレスＬＡ［２５：６］は次のセクターとなるのでインクリメントして（ステップＳ６）、ステップＳ１に戻る。
【００９０】
一回のメモリアクセスが行われると、これと同様に次のメモリアクセス時のアドレス生成を行う（上述のスタートアドレスを現アドレスに置き換えて説明できる。）。
【００９１】
これまでは、アドレスを領域の１ラインを右方向に変化させていったが、途中でＬＡがメモリアクセス領域の最右列に達した場合には、次のアドレスは次ラインの領域先頭アドレスに変化させる。
【００９２】
ステップＳ３では、ＬＡ［５：３］＝７であるか否か判断して、現アドレスがセクター内で最下ラインであるか否かを判断する。この判断の結果、ＬＡ［５：３］＝７でない場合、すなわち、現アドレスがセクター内で最下ラインでない場合には、セクターアドレスを示すＬＡ［２５：６］をライン先頭アドレスに変化させ、行アドレスを示すＬＡ［５：３］をインクリメントし、列アドレスを示すＬＡ［２：０］をライン先頭アドレスに変化させ（ステップＳ８）、ステップＳ１に戻る。
【００９３】
他方、ステップＳ３で、ＬＡ［５：３］＝７である場合、すなわち、現アドレスがセクター内で最下ラインである場合には、セクターアドレスを示すＬＡ［２５：６］をインクリメントし、行アドレスを示すＬＡ［５：３］をインクリメントして、セクターの最上ラインすなわち「０」とし、列アドレスを示すＬＡ［２：０］をライン先頭アドレスに変化させた後（ステップＳ４）、ステップＳ１に戻る。そして、これらステップＳ１〜ステップＳ８の処理を領域終了アドレスに達するまで繰り返し実行する。
【００９４】
つぎに、０°読み出し（画像メモリ１５のデータが圧縮されていない場合：非圧縮時）のメモリアドレッシングを図１５のフローチャートを参照して説明する。メモリアドレッシングとしては、メモリライト時も同様である。非圧縮時には、圧縮時に比べて画像メモリ１５へ格納する容量が２倍に増える。この容量増加には、画像メモリ１５（ＳＤＲＡＭメモリ）のバースト機能を使用することで、データ圧縮時と同様のメモリアドレッシングで実現できる。
【００９５】
上記図８に示すように、メモリアドレスマッピングは深さ方向に２倍となっているだけと考えることができる。すなわち、ＳＤＲＡＭアクセス時のバースト数を「２」として深さ方向へのアクセスはバーストアクセスで対応する。ここで、ＳＤＲＡＭへのバーストアクセスはリニアアドレス設定とする。
【００９６】
バーストアドレス（図８で示される奥側のメモリ領域）はＳＤＲＡＭに対して出力しないため、図８で示される手前側のメモリ領域だけアドレスを変化させていけば良い。
【００９７】
図１４で説明した圧縮時のメモリマッピングと比べると、アドレス値は２倍、すなわちアドレスは圧縮時のアドレスの１ビットシフトしたアドレスとなる。したがって、列アドレスはＬＡ［３：１］、行アドレスはＬＡ［６：４］、セクターアドレスはＬＡ［２５：７］となり、圧縮時と同様の説明ができる。
【００９８】
図１５において、まず、画像メモリ１５のデータ領域が終了したか否かを判断する（ステップＳ１１）。この判断の結果、画像メモリ１５のデータ領域が終了した場合には、当該フローを終了する一方、画像メモリ１５のデータ領域が終了していない場合には、ラインが終了したか否かを判断する（ステップＳ１２）。スタート時には、ステップＳ１１およびステップＳ１２ともＮＯとなる。
【００９９】
ラインが終了していない場合には、ＬＡ［３：１］＝７であるか否かを否かを判断する（ステップＳ１５）。ここでは、ＬＡ［３：１］＝７であるか否かを判断して、セクターの最右列のブロックであるか否かを判断している。ＬＡ［３：１］＝７でない場合、すなわち、セクターの最右列のブロックでない場合には、ＬＡ［２５：７］を保持、ＬＡ［６：４］を保持、ＬＡ［３：１］を単位インクリメントして（ステップＳ１７）、ステップＳ１１に戻る。
【０１００】
他方、ステップＳ５において、ＬＡ［３：１］＝７である場合、すなわち、セクターの最右列のブロックである場合には、同一ラインの次のセクターの最左列のアドレスが次のアドレスとなり、列アドレスを示す下位ビットＬＡ［３：１］をインクリメントして「０」とし、行アドレスを示す３ビットＬＡ［６：４］はスタートアドレスを保持し、セクターアドレスＬＡ［２５：７］は次のセクターとなるのでインクリメントして（ステップＳ１６）、ステップＳ１１に戻る。
【０１０１】
一回のメモリアクセスが行われると、これと同様に次のメモリアクセス時のアドレス生成を行う（上述のスタートアドレスを現アドレスに置き換えて説明できる。）。
【０１０２】
これまでは、アドレスを領域の１ラインを右方向に変化させていったが、途中、ＬＡがメモリアクセス領域の最右列に達したら、次のアドレスは次ラインの領域先頭アドレスに変化させる。
【０１０３】
ステップＳ１３では、ＬＡ［６：４］＝７であるか否か判断して、現アドレスがセクター内で最下ラインであるか否かを判断する。この判断の結果、ＬＡ［６：４］＝７でない場合、すなわち、現アドレスがセクター内で最下ラインでない場合には、セクターアドレスを示すＬＡ［２５：７］をライン先頭アドレスに変化させ、行アドレスを示すＬＡ［６：４］をインクリメントし、列アドレスを示すＬＡ［３：１］をライン先頭アドレスに変化させ（ステップＳ１８）、ステップＳ１１に戻る。
【０１０４】
他方、ステップＳ１３で、ＬＡ［６：４］＝７である場合、すなわち、現アドレスがセクター内で最下ラインである場合には、ＬＡ［６：４］＝７であれば、セクターアドレスを示すＬＡ［２５：７］をインクリメントし、行アドレスを示すＬＡ［６：４］をインクリメントして、セクターの最上ラインすなわち「０」とし、列アドレスを示すＬＡ［３：１］をライン先頭アドレスへ変化させた後（ステップＳ１３）、ステップＳ１１に戻る。そして、これらステップＳ１１〜ステップＳ１８の処理を領域終了アドレスに達するまで繰り返し実行する。
【０１０５】
つぎに、９０°読み出し（画像メモリのデータは圧縮されている場合）のメモリアドレッシングを図１６のフローチャートを参照して説明する。ここで、９０°読み出しとは、メモリアクセスする矩形領域を９０°回転した読み出すもので、矩形の左下角から上方向に読み出し、領域の最上ラインに達した場合に、１列右の列の最下位置に戻って同様に読み出しを行っていくモードである。
【０１０６】
メモリアクセスは、ソフトウエアで指定するスタートアドレスから始まり、次のメモリアクセスのためのアドレスを切り替えていく。ＬＡ［５：３］は行アドレス、ＬＡ［２：０］は列アドレス、ＬＡ［２５：６］はセクターアドレスを示す。
【０１０７】
図１６において、まず、画像メモリ１５のデータ領域が終了したか否かを判断する（ステップＳ２１）。この判断の結果、画像メモリ１５のデータ領域が終了した場合には、当該フローを終了する一方、画像メモリ１５のデータ領域が終了していない場合には、ラインが終了したか否かを判断する（ステップＳ２２）。スタート時には、ステップＳ２１およびステップＳ２２ともＮＯとなる。
【０１０８】
ラインが終了していない場合には、ＬＡ［５：３］＝０であるか否かを判断する（ステップＳ２５）。ここでは、ＬＡ［５：３］＝０であるか否かを判断して、スタートアドレスがセクター内で一番上のラインであるか否かを判断している。ＬＡ［５：３］＝０でない場合、すなわち、セクター内で一番上のラインでない場合には、次のアドレスは同一セクター内の１つ上のブロックとなるので、行アドレスを示すＬＡ［５：３］をデクリメント、列アドレスを示すＬＡ［２：０］およびセクターアドレスを示すＬＡ［２５：６］を保持して（ステップＳ２７）、ステップＳ２１に戻る。
【０１０９】
他方、ステップＳ２５において、ＬＡ［５：３］＝０である場合、すなわち、スタートアドレスがセクターの最上列のブロックである場合には、１つ上の位置のセクターの同一列で、かつ、最下行のアドレスが次アドレスとなるので、列アドレスを示す下位３ビットＬＡ［２：０］を保持し、行アドレスを示す３ビットＬＡ［５：３］をデクリメントして「７」とし、セクターアドレスＬＡ［２５：６］を１ライン分のセクター数をデクリメントして、１ライン分のセクター数を引いた値とした後（ステップＳ２６）、ステップＳ２１に戻る。
【０１１０】
１回のメモリアクセスが行われると、これと同様に次のメモリアクセス時のアドレス生成を行う（上述のスタートアドレスを現アドレスに置き換えて説明できる。）。
【０１１１】
これまでは、アドレスは領域の一列を上方向に変化させていったが、途中でＬＡがメモリアクセス領域の最上ラインに達した場合には、次のアドレスは次列の領域先頭アドレスを変化させる。
【０１１２】
ステップＳ２３では、ＬＡ［２：０］＝７であるか否か判断して、現アドレスがセクター内で最右列でないか否かを判断する。この判断の結果、ＬＡ［２：０］＝７でない場合、すなわち、現アドレスがセクター内で最右列ではない場合には、セクターアドレスを示すＬＡ［２５：６］を読み出し先頭セクタアドレスに切り替え、行アドレスを示すＬＡ［５：３］を読み出し先頭アドレスに変化させ、列アドレスを示すＬＡ［２：０］は一列右となるためインクリメントさせた後（ステップＳ２８）、ステップＳ２１に戻る。
【０１１３】
他方、ステップＳ２３で、ＬＡ［２：０］＝７である場合、すなわち、現アドレスがセクター内で最右列の場合には、セクターアドレスを示すＬＡ［２５：６］は読み出し先頭セクターの次となるため、インクリメントして、ライン先頭セクタ＋１とし、行アドレスを示すＬＡ［５：３］を読み出し先頭アドレスに変更し、さらに、列アドレスを示すＬＡ［２：０］は、１列右、すなわち、ＬＡ［２：０］＝７をインクリメントして「０」に変化させた後（ステップＳ２４）、ステップＳ２１に戻る。
【０１１４】
そして、これらステップＳ２１〜ステップＳ２８の処理を領域終了アドレスに達するまで繰り返し実行する。
【０１１５】
つぎに、９０°読み出し（画像メモリ１５のデータが圧縮されていない場合：非圧縮時）のメモリアドレッシングを図１７のフローチャートを参照して説明する。非圧縮時の９０°回転の場合にも、非圧縮時の０°回転の場合と同様に、ＳＤＲＡＭアクセス時のバースト数を「２」として、データ圧縮時と同様のメモリアドレッシングを行う。図１６で説明した圧縮時のメモリマッピングと比べると、アドレス値は２倍、すなわちアドレスは圧縮時のアドレスの１ビットシフトしたアドレスとなる。したがって、列アドレスＬＡ［３：１］、行アドレスＬＡ［６：４］、セクターアドレスはＬＡ［２５：７］となり、圧縮時と同様の説明ができる。
【０１１６】
図１７において、まず、画像メモリ１５のデータ領域が終了したか否かを判断する（ステップＳ３１）。この判断の結果、画像メモリ１５のデータ領域が終了した場合には、当該フローを終了する一方、画像メモリ１５のデータ領域が終了していない場合には、ラインが終了したか否かを判断する（ステップＳ３２）。スタート時には、ステップＳ３１およびステップＳ３２ともＮＯとなる。
【０１１７】
ラインが終了していない場合には、ＬＡ［６：４］＝０であるか否かを判断する（ステップＳ３５）。ここでは、ＬＡ［６：４］＝０であるか否かを判断して、スタートアドレスがセクター内で一番上のラインであるか否かを判断している。ＬＡ［６：４］＝０でない場合、すなわち、セクター内で一番上のラインでない場合には、次のアドレスは同一セクター内の１つ上のブロックとなるので、行アドレスを示すＬＡ［６：４］をデクリメント、列アドレスを示すＬＡ［３：１］およびセクターアドレスを示すＬＡ［２５：７］を保持して（ステップＳ３７）、ステップＳ３１に戻る。
【０１１８】
他方、ステップＳ３５において、ＬＡ［６：４］＝０である場合、すなわち、スタートアドレスがセクターの最上列のブロックである場合には、１つ上の位置のセクターの同一列で、かつ、最下行のアドレスが次アドレスとなるので、列アドレスを示す下位３ビットＬＡ［３：１］を保持し、行アドレスを示す３ビットＬＡ［６：４］をデクリメントして「７」とし、セクターアドレスＬＡ［２５：７］を１ライン分のセクター数をデクリメントして、１ライン分のセクター数を引いた値とした後（ステップＳ３６）、ステップＳ３１に戻る。
【０１１９】
１回のメモリアクセスが行われると、これと同様に次のメモリアクセス時のアドレス生成を行う（上述のスタートアドレスを現アドレスに置き換えて説明できる。）。
【０１２０】
これまでは、アドレスは領域の一列を上方向に変化させていったが、途中、ＬＡがメモリアクセス領域の最上ラインに達したら、次のアドレスは次列の領域先頭アドレスを変化させる。
【０１２１】
ステップＳ３３では、ＬＡ［３：１］＝７であるか否か判断して、現アドレスがセクター内で最右列でないか否かを判断する。この判断の結果、ＬＡ［３：１］＝７でない場合、すなわち、現アドレスがセクター内で最右列ではない場合には、セクターアドレスを示すＬＡ［２５：７］を読み出し先頭セクタアドレスに切り替え、行アドレスを示すＬＡ［６：４］を読み出し先頭アドレスに変化させ、行アドレスを示すＬＡ［３：１］は一列右となるためインクリメントさせた後（ステップＳ３８）、ステップＳ３１に戻る。
【０１２２】
他方、ステップＳ３３で、ＬＡ［３：１］＝７である場合、すなわち、現アドレスがセクター内で最右列の場合には、セクターアドレスを示すＬＡ［２５：７］は読み出し先頭セクターの次となるため、インクリメントして、ライン先頭セクタ＋１とし、行アドレスを示すＬＡ［６：４］を読み出し先頭アドレスに変更し、さらに、列アドレスを示すＬＡ［３：１］は、１列右、すなわち、ＬＡ［３：１］＝７をインクリメントして「０」に変化させた後（ステップＳ３４）、ステップＳ３１に戻る。
【０１２３】
そして、これらステップＳ３１〜ステップＳ３８の処理を領域終了アドレスに達するまで繰り返し実行する。
【０１２４】
以上説明したように、本実施の形態においては、圧縮処理手段１２は、入力される画像データを、４画素×４画素のブロック毎に、１／２に圧縮して圧縮画像データを生成し、メモリ制御部１４は、画像メモリ１５に対して画像データをブロック単位での書き込み／読み出しを行い、非圧縮の画像データと圧縮画像データとで、画像メモリ１５に対するブロック単位の書き込み速度／読み出し速度が同じとなるように制御することとしたので、非圧縮の画像データと圧縮画像データとで、画像メモリ１５に対する書き込み速度／読み出し速度を同じとすることができ、一定のシステム動作速度で制御することが可能となる。
【０１２５】
また、８ブロック×８ブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、画像メモリ１５に記憶された非圧縮の画像データまたは圧縮画像データのブロックをライン毎に読み出し、回転読み出しモードでは、画像メモリ１５から読み出し方向を変更して回転して読み出すこととしたので、画像メモリ１５から簡単に画像データを読み出すことができ、また、回転時と非回転時とで読み出し速度を同じとすることが可能となる。
【０１２６】
なお、上記した実施の形態においては、入力される画像データのサイズに応じて、圧縮するか否かを決定して、圧縮する場合には圧縮処理手段１２に、圧縮しない場合には圧縮選択手段１３に出力を切り替える手段を設けることにしても良い。これにより、画像データのサイズに応じて自動的に圧縮の有無を決定することができ、画像サイズが画像メモリ１５の容量を超えてしまう場合でも画像メモリ１５に画像データを格納することが可能となる。
【０１２７】
また、上記した実施の形態では、画像データの圧縮処理方式としてＧＢＴＣを使用しているが、本発明はこれに限られるものではなく、他の圧縮方式を使用することにしても良い。また、圧縮比も１／２に限られるものではない。さらに、画像データのブロックやセクターの定義も実施の形態に限られるものではない。
【０１２８】
上述の画像処理方法は、予め用意されたプログラムをパーソナルコンピュータや、ワークステーション等のコンピュータで実行することにしても良い。このプログラムは、ハードディスク、フロッピーディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータが読取可能な記録媒体から読み出されることによって実行される。また、このプログラムは、上記記録媒体を介して、また伝送媒体として、インターネット等のネットワークを介して配布することができる。
【０１２９】
なお、本発明は、上記した実施の形態に限定されるものではなく、発明の要旨を変更しない範囲で適宜変形可能である。
【０１３０】
【発明の効果】
以上説明したように，請求項１にかかる画像処理装置によれば、圧縮手段は入力される画像データを圧縮処理して圧縮画像データを生成し、画像メモリは非圧縮の画像データまたは圧縮画像データを記憶し、制御手段は、非圧縮の画像データと前記圧縮画像データとを、単位時間当たりの非圧縮時の画素の転送速度である画素転送速度が同一の速度で前記画像メモリに対して書き込み、非圧縮の画像データと圧縮画像データとを同一の画素転送速度で画像メモリから読み出すこととしたので、非圧縮の画像データと圧縮画像データとで、画像メモリに対する書き込み速度／読み出し速度を同じとすることができ、一定のシステム動作速度で制御することが可能となる。
【０１３１】
また、請求項２にかかる画像処理装置によれば、請求項１にかかる発明において、制御手段は、画像メモリに記憶される非圧縮の画像データまたは圧縮画像データを読み出す際に、回転させて読み出す回転読み出しモードと、回転させないで読み出す非回転読み出しモードとを備えているので、請求項１にかかる発明の効果に加えて、画像メモリから画像データを回転させて読み出すことが可能となる。
【０１３２】
また、請求項３にかかる画像処理装置によれば、請求項２にかかる発明において、制御手段は、回転させて読み出す回転読み出しモードと回転させないで読み出す非回転読み出しモードとで、前記回転読み出しモードと前記非回転読み出しモードとで、前記画像メモリに記憶された前記非圧縮の画像データと前記圧縮画像データとを、同一の前記画素転送速度で、前記画像メモリから読み出して、回転時と非回転時で読み出し速度を同じにすることとしたので、請求項２にかかる発明の効果に加えて、回転時と非回転時で読み出し速度を同じにすことが可能となる。
【０１３３】
また、請求項４にかかる画像処理装置によれば、請求項１にかかる発明において、決定手段は、入力される画像データのサイズに応じて、圧縮するか否かを決定することとしたので、請求項１にかかる発明の効果に加えて、画像サイズが画像メモリ以上の大きな容量の場合には、自動的にデータ圧縮を行って、画像メモリに格納することが可能となる。
【０１３４】
また、請求項５にかかる画像処理装置によれば、請求項１〜請求項４のいずれか１つにかかる画像処理装置において、圧縮手段は、入力される画像データを、ｎ画素×ｎ画素（ｎは２以上の整数）のブロック毎に、１／Ｌ（ただし、Ｌ＞１）に圧縮して圧縮画像データを生成し、制御手段は、画像メモリに対してブロック単位での書き込みおよび読み出しを行い、非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で画像メモリに対してブロック単位に書き込み、非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で前記画像メモリからブロック単位に読み出すこととしたので、請求項１〜請求項４にかかる発明の効果に加えて、簡単な方法により、非圧縮の画像データと圧縮画像データとで、画像メモリに対する書き込み速度／読み出し速度を同じとすることが可能となる。
【０１３５】
また、請求項６にかかる画像処理装置によれば、請求項５にかかる画像処理装置において、制御手段は、ｍブロック×ｍブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、画像メモリに記憶された非圧縮の画像データまたは圧縮画像データのブロックをライン毎に読み出し、回転読み出しモードでは、画像メモリから読み出し方向を変更して回転して読み出すこととしたので、請求項５にかかる発明の効果に加えて、簡単な方法で画像データを回転させることが可能となる。
【０１３６】
また、請求項７にかかる画像処理方法によれば、入力される画像データを圧縮処理して圧縮画像データを生成し、非圧縮の画像データと前記圧縮画像データとを、単位時間当たりの非圧縮時の画素の転送速度である画素転送速度が同一の速度で前記画像メモリに対して書き込み、非圧縮の画像データと圧縮画像データとを同一の画素転送速度で画像メモリから読み出すこととしたので、非圧縮の画像データと圧縮画像データとで、画像メモリに対する書き込み速度／読み出し速度を同じとすることができ、一定のシステム動作速度で制御することが可能となる。
【０１３７】
また、請求項８にかかる画像処理方法によれば、請求項７にかかる発明において、画像メモリに記憶されている非圧縮の画像データまたは圧縮画像データを読み出す際に、回転させて読み出す回転読み出しモードと、回転させないで読み出す非回転読み出しモードとを備えたこととしたので、請求項７にかかる発明の効果に加えて、画像メモリから画像データを回転させて読み出すことが可能となる。
【０１３８】
また、請求項９にかかる画像処理方法によれば、請求項８にかかる発明において、回転させて読み出す回転読み出しモードと回転させないで読み出す非回転読み出しモードとで、画像メモリに記憶された非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で、画像メモリから読み出すこととしたので、請求項８にかかる発明の効果に加えて、回転時と非回転時で読み出し速度を同じにすることが可能となる。
【０１３９】
また、請求項１０にかかる画像処理方法によれば、請求項７にかかる発明において、前記入力される画像データのサイズに応じて、圧縮するか否かを決定することとしたので、請求項７にかかる発明の効果に加えて、画像サイズが画像メモリ以上の大きな容量の場合には、自動的にデータ圧縮を行って、画像メモリに格納することが可能となる。
【０１４０】
また、請求項１１にかかる画像処理方法によれば、請求項７〜請求項１０にかかる発明において、入力される画像データを、ｎ画素×ｎ画素（ｎは２以上の整数）のブロック毎に、１／Ｌ（ただし、Ｌ＞１）に圧縮して圧縮画像データを生成し、前記制御ステップでは、画像メモリに対してブロック単位での書き込みおよび読み出しを行い、非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で画像メモリに対してブロック単位に書き込み、非圧縮の画像データと圧縮画像データとを、同一の画素転送速度で画像メモリからブロック単位に読み出すこととしたので、請求項７〜請求項１０にかかる発明の効果に加えて、簡単な方法により、非圧縮の画像データと圧縮画像データとで、画像メモリに対する書き込み速度／読み出し速度を同じとすることが可能となる。
【０１４１】
また、請求項１２にかかる画像処理方法によれば、請求項１１にかかる発明において、制御ステップでは、ｍブロック×ｍブロック（ｍは２以上の整数）を１セクターとし、セクター内のアドレスを同一ローアドレスとして、前記画像メモリに記憶された画像データまたは圧縮画像データの前記ブロックをライン毎に読み出し、回転読み出しモードでは、画像メモリから読み出し方向を変更して回転して読み出すこととしたので、請求項５にかかる発明の効果に加えて、簡単な方法で画像データを回転させることが可能となる。
【０１４２】
また、請求項１３にかかるコンピュータが実行するためのプログラムによれば、コンピュータが、プログラムを実行して請求項７〜請求項１２のいずれか１つに記載の各ステップを実現することとしたので、非圧縮の画像データと圧縮画像データとで、画像メモリに対する書き込み速度／読み出し速度を同じとすることができ、一定のシステム動作速度で制御することが可能となる。
【図面の簡単な説明】
【図１】本発明の画像処理装置の機能ブロック図である。
【図２】図１の画像メモリ手段の詳細な構成を示すブロック図である。
【図３】図２のメモリ制御部のメモリ動作シーケンスの状態遷移図である。
【図４】画像データのブロックを説明するための図である。
【図５】画像データ圧縮時のメモリデータ（画像データ）の格納フォーマットを示す図である。
【図６】画像データの非圧縮時のメモリデータ（画像データ）の格納フォーマットを示す図である。
【図７】圧縮時のメモリアドレスマッピングを説明するための図である。
【図８】非圧縮時のメモリアドレスマッピングを説明するための図である。
【図９】圧縮時の画像メモリのライト動作を説明するためのタイミングチャートである。
【図１０】非圧縮時の画像メモリのライト動作を説明するためのタイミングチャートである。
【図１１】画像メモリから画像データを回転させて読み出す場合の回転方法の概略を説明するための説明図である。
【図１２】圧縮時の画像メモリのリード動作を説明するためのタイミングチャートである。
【図１３】非圧縮時の画像メモリのリード動作を説明するためのタイミングチャートである。
【図１４】圧縮時の０°読み出しおよび書き込みのアドレッシング動作を説明するためのフローチャートである。
【図１５】非圧縮時の０°読み出しおよび書き込みのアドレッシング動作を説明するためのフローチャートである。
【図１６】圧縮時の９０°読み出しのアドレッシング動作を説明するためのフローチャートである。
【図１７】非圧縮時の９０°読み出しのアドレッシング動作を説明するためのフローチャートである。
【符号の説明】
１      画像データ入力手段
２      画像処理手段
３      画像メモリ手段
４      画像出力手段
１１    ラインメモリ
１２    圧縮処理手段
１３    圧縮選択手段
１４    メモリ制御部
１５    画像メモリ
１６    伸張処理手段
１７    伸張選択手段
１８    データスワップ処理手段
【図１】
0004253449.tif 000002
【図２】
0004253449.tif 000003
【図３】
0004253449.tif 000004
【図４】
0004253449.tif 000005
【図５】
0004253449.tif 000006
【図６】
0004253449.tif 000007
【図７】
0004253449.tif 000008
【図８】
0004253449.tif 000009
【図９】
0004253449.tif 000010
【図１０】
0004253449.tif 000011
【図１１】
0004253449.tif 000012
【図１２】
0004253449.tif 000013
【図１３】
0004253449.tif 000014
【図１４】
0004253449.tif 000015
【図１５】
0004253449.tif 000016
【図１６】
0004253449.tif 000017
【図１７】
0004253449.tif 000018