(57)【特許請求の範囲】
【請求項１】
第１電源電位および接地電位を供給する第１電源系と第２電源電位および接地電位を供給する第２電源系との間で入出力される信号に対して電圧レベル変換をおこなう入出力回路部を具備した半導体集積回路において、
前記第１電源系で動作する内部回路から出力された第１データ信号および第１制御信号を入力し、入力した第１データ信号および第１制御信号の各電圧レベルを前記第２電源系の電圧レベルにレベル変換し、それぞれ第２データ信号および第２制御信号として出力する入力回路部と、
前記第２電源系で動作し、第２データ信号および第２制御信号をそれぞれ一定時間遅延させて出力するフリップフロップ回路部と、
前記第２電源系で動作し、前記第２制御信号に応じて前記第２データ信号の出力制御をおこなうトライステート形出力回路部と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記入力回路部は、前記第１電源系で動作する内部回路から出力されて前記フリップフロップ回路部のデータ出力制御をおこなうための第１クロック信号および／または第１セット信号を入力し、入力した第１クロック信号および／または第１セット信号の各電圧レベルを前記第２電源系の電圧レベルにレベル変換し、それぞれ第２クロック信号および／または第２セット信号として出力することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
第１電源電位および接地電位を供給する第１電源系と第２電源電位および接地電位を供給する第２電源系との間で入出力される信号に対して電圧レベル変換をおこなう入出力回路部を具備した半導体集積回路において、
前記第１電源系で動作し、前記第１電源系で動作する内部回路から出力された第１データ信号および第１制御信号を入力し、入力した第１データ信号および第１制御信号をそれぞれ一定時間遅延させて出力するフリップフロップ回路部と、前記第２電源系で動作し、前記フリップフロップ回路部から出力された第１データ信号および第１制御信号を入力し、入力した第１データ信号および第１制御信号の各電圧レベルを前記第２電源系の電圧レベルにレベル変換し、それぞれ第２データ信号および第２制御信号として出力する入力回路部と、
前記第２電源系で動作し、前記第２制御信号に応じて前記第２データ信号の出力制御をおこなうトライステート形出力回路部と、
を備えたことを特徴とする半導体集積回路。
【請求項４】
第１電源電位および接地電位を供給する第１電源系と第２電源電位および接地電位を供給する第２電源系との間で入出力される信号に対して電圧レベル変換をおこなう入出力回路部を具備した半導体集積回路において、
前記第１電源系で動作する内部回路から出力された第１データ信号および第１制御信号を入力し、入力した第１データ信号および第１制御信号をそれぞれ一定時間遅延させるとともに、前記第１データ信号および前記第１制御信号の各電圧レベルを前記第２電源系の電圧レベルにレベル変換し、それぞれ第２データ信号および第２制御信号として出力するフリップフロップ回路部と、
前記第２電源系で動作し、前記第２制御信号に応じて前記第２データ信号の出力制御をおこなうトライステート形出力回路部と、
を備えたことを特徴とする半導体集積回路。
【請求項５】
前記フリップフロップ回路部は、
前記第１電源系で動作し、前記第１データ信号および前記第１制御信号をそれぞれ一定時間遅延させる遅延部と、
前記第２電源系で動作し、前記遅延部により遅延された第１データ信号および第１制御信号を前記第２電源系の電圧レベルにレベル変換するレベル変換部と、
を備えたことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記フリップフロップ回路部は、
前記第１電源系で動作し、前記第１データ信号および前記第１制御信号をそれぞれ一定時間遅延させる遅延部と、
前記第２電源系で動作し、前記遅延部により遅延された第１データ信号および第１制御信号を前記第２電源系の電圧レベルにレベル変換する第１レベル変換部と、
前記第１電源系で動作する内部回路から出力されて前記遅延部のデータ出力制御をおこなうための第１クロック信号を入力し、入力した第１クロック信号の電圧レベルを前記第２電源系の電圧レベルにレベル変換し、第２クロック信号として出力する第２レベル変換部と、
を備え、
前記第１レベル変換部は、前記第２クロック信号に応じたタイミングで前記第２データ信号および前記第２制御信号を出力することを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、相補型金属酸化膜半導体素子（ＣＭＯＳ）構造を有する入出力回路部を備えた半導体集積回路に関し、特に、互いに異なる電源電圧で駆動される回路を備えて構成された他の半導体集積回路に対し、それら回路間との信号の送受を容易にする半導体集積回路に関するものである。
【０００２】
【従来の技術】
図１４は、従来の信号レベル変換機能付半導体集積回路における入出力回路部の回路図である。なお、信号レベル変換機能付半導体集積回路において信号レベル変換機能とは、以下の二つの機能を意味する。
【０００３】
（１）半導体集積回路の電源電圧で動作する内部回路から出力される信号電圧をレベル変換し、その電源電圧とは異なる電源電圧で動作する外部回路（すなわち、他の半導体集積回路の内部回路）へと出力する機能と、
（２）半導体集積回路の電源電圧とは異なる電源電圧で動作する外部回路から入力された信号電圧をレベル変換し、内部回路に伝達する機能をいう。
【０００４】
図１４に示す入出力回路部は、出力バッファ回路１２ｈと、静電保護回路８と、入力バッファ回路９と、を備えて構成される。図１４において、出力バッファ回路１２ｈは、入力回路部１０ｈと出力回路部１１ｈとから構成され、入力回路部１０ｈは、第１電源電位ＶＤＤ１で動作する回路部と、第２電源電位ＶＤＤ２で動作する回路部に分類される。
【０００５】
図１４に示すように、入力回路部１０ｈは、内部回路により出力されたデータ入力信号ＩＮ１を入力端子１に入力して、このデータ入力信号ＩＮ１に対する信号処理をおこなう部分（以下、第１の信号処理部と称する）と、内部回路から出力された出力コントロール信号ＩＮ２をコントロール端子２に入力して、この出力コントロール信号ＩＮ２に対する信号処理をおこなう部分（以下、第２の信号処理部と称する）とに区別できる。
【０００６】
上記した第１の信号処理部は、ソースが第２電源電位ＶＤＤ２に接続されたＰＭＯＳトランジスタＭＰ１１１と、ソースが接地電位ＧＮＤに接続されてドレインがＰＭＯＳトランジスタＭＰ１１１のドレインに接続されゲートが上記した入力端子１に接続されたＮＭＯＳトランジスタＭＮ１１１と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＭＯＳトランジスタＭＮ１１１のドレインに接続されたＰＭＯＳトランジスタＭＰ１１２と、ドレインがＰＭＯＳトランジスタＭＰ１１１のゲートおよびＰＭＯＳトランジスタＭＰ１１２のドレインに接続されたＮＭＯＳトランジスタＭＮ１１２と、入力端子が上記した入力端子１に接続されて出力端子が上記したＮＭＯＳトランジスタＭＮ１１２のゲートに接続されたインバータＧ１１１と、から構成される。
【０００７】
ここで、図中、ＰＭＯＳトランジスタＭＰ１１１のゲートとＰＭＯＳトランジスタ１１２のドレインとＮＭＯＳトランジスタＭＮ１１２のドレインとが互いに接続された接続点をノードＮ１１１とする。すなわち、この第１の信号処理部は、内部回路から出力されたデータ入力信号ＩＮ１に対してレベル変換をおこない、ノードＮ１１１へと伝達する回路である。
【０００８】
一方、第２の信号処理部は、ソースが第２電源電位ＶＤＤ２に接続されたＰＭＯＳトランジスタＭＰ１１３と、ソースが接地電位ＧＮＤに接続されてドレインがＰＭＯＳトランジスタＭＰ１１３のドレインに接続されゲートが上記した入力端子１に接続されたＮＭＯＳトランジスタＭＮ１１３と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＭＯＳトランジスタＭＮ１１３のドレインに接続されたＰＭＯＳトランジスタＭＰ１１４と、ドレインがＰＭＯＳトランジスタＭＰ１１３のゲートおよびＰＭＯＳトランジスタＭＰ１１４のドレインに接続されたＮＭＯＳトランジスタＭＮ１１４と、入力端子が上記したコントロール端子２に接続されて出力端子が上記したＮＭＯＳトランジスタＭＮ１１４のゲートに接続されたインバータＧ１１２と、から構成される。
【０００９】
ここで、図中、ＰＭＯＳトランジスタＭＰ１１３のゲートとＰＭＯＳトランジスタ１１４のドレインとＮＭＯＳトランジスタＭＮ１１４のドレインとが互いに接続された接続点をノードＮ１１２とする。すなわち、この第２の信号処理部は、内部回路から出力された出力コントロール信号ＩＮ２に対してレベル変換をおこない、ノードＮ１１２へと伝達する回路である。
【００１０】
特に、上記した第１および第２の信号処理部は、内部回路の動作電圧を第１電源電位ＶＤＤ１とすると、第１電源電位ＶＤＤ１レベルの信号を、第２電源電位ＶＤＤ２レベルの信号にレベル変換するラッチ型の信号レベル変換回路となる。
【００１１】
さらに、入力回路部１０ｈは、第１電源電位ＶＤＤ１で動作する回路部と第２電源電位ＶＤＤ２で動作する回路部とに分けることもできる。前者は、インバータＧ１１１およびＧ１１２に相当し、後者は、ＰＭＯＳトランジスタＭＰ１１１およびＭＰ１１２とＮＭＯＳトランジスタＭＮ１１１およびＭＮ１１２とからなる構成部分と、ＰＭＯＳトランジスタＭＰ１１３およびＭＰ１１４とＮＭＯＳトランジスタＭＮ１１３およびＭＮ１１４とからなる構成部分と、に相当する。
【００１２】
また、図１４においては、「ＶＤＤ１←」として表わされている範囲が、内部回路の電源電圧である第１電源電位ＶＤＤ１で駆動されることを示し、「→ＶＤＤ２」として表わされる範囲が、第２電源電位ＶＤＤ２で駆動される回路の範囲を示している。よって、上記した入力回路部１０ｈの内部構成以外にも、第１電源電位ＶＤＤ１で駆動される構成には、当然ながら内部回路（図示していない）を含み、第２電源電位ＶＤＤ２で駆動される構成には、後述するように出力回路部１１ｈを含む。なお、ここで、ＶＤＤ２＞ＶＤＤ１＞ＧＮＤの関係が成り立っているとする。
【００１３】
また、出力回路部１１ｈは、入力端子が上記したノードＮ１１２に接続されたインバータＧ１１３と、一方の入力端子が上記したノードＮ１１１に接続され他方の入力端子がインバータＧ１１３の出力端子に接続された２入力ＮＡＮＤゲートＧ１１４と、一方の入力端子が上記したノードＮ１１１に接続され他方の入力端子が上記したノードＮ１１２に接続された２入力ＮＯＲゲートＧ１１５と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＡＮＤゲートＧ１１４の出力端子（ノードＮ１１４）に接続されたＰＭＯＳトランジスタＭＰ１１５と、ドレインがＰＭＯＳトランジスタＭＰ１１５のドレインに接続されソースが接地電位ＧＮＤに接続されてゲートがＮＯＲゲートＧ１１５の出力端子（ノードＮ１１５）に接続されたＮＭＯＳトランジスタＭＮ１１５と、から構成される。なお、この出力回路部１１ｈは、第２電源電位ＶＤＤ２で動作する。
【００１４】
ここで、ＰＭＯＳトランジスタＭＰ１１１〜ＭＰ１１５と、ＮＭＯＳトランジスタＭＮ１１１〜ＭＮ１１５と、インバータＧ１１３と、ＮＡＮＤゲートＧ１１４と、ＮＯＲゲートＧ１１５と、をそれぞれ構成するＭＯＳトランジスタのゲート絶縁膜は、絶縁破壊を回避するために、インバータＧ１１１およびＧ１１２を構成するＭＯＳトランジスタのゲート絶縁膜よりも厚い。
【００１５】
また、静電保護回路８は、入出力端子３（ＰＡＤ端子）に接続され、入出力端子３から高電位の外部入力信号が入力されたときには低インピーダンス状態となり、低電位あるいは動作電圧の外部入力信号が入力されたときは高インピーダンス状態となることで、出力バッファ回路１２ｈの静電破壊を保護する働きをする。この静電保護回路８は、たとえば、基板上に接合ダイオード、拡散領域、ポリシリコン層を用いた抵抗素子を組み合わせた構造で形成される。
【００１６】
また、入力バッファ回路９は、第２電源電位ＶＤＤ２と接地電位ＧＮＤとによりそれぞれ“Ｈ”レベルと“Ｌ”レベルとが規定される外部入力信号を、第１電源電位ＶＤＤ１と接地電位ＧＮＤとによりそれぞれ“Ｈ”レベルと“Ｌ”レベルとが規定される信号に信号レベルを変換する回路と入力ドライバ回路とにより構成されている。
【００１７】
以上に示したように、図１４に示された半導体集積回路は、信号レベルの変換をおこないつつ、内部回路から外部回路に信号を伝達する装置、すなわち、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される第１電源系で動作するＬＳＩ（Ｌａｒｇｅ‐Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）内部から供給される信号をレベル変換し、第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される第２電源系で動作するＬＳＩ外部のデバイスへと供給する装置である。
【００１８】
（入力モード）
つぎに、上記したように構成される従来の信号レベル変換機能付半導体集積回路の動作について説明する。まず、入出力端子３を介して外部回路からの信号を入力し、入力した信号に対する信号レベル変換をおこなう動作モード（入力モード）について説明する。
【００１９】
この入力モードは、コントロール信号ＩＮ２が“Ｈ”レベルとなることにより動作する。この“Ｈ”レベルのコントロール信号ＩＮ２によって、ＮＭＯＳトランジスタＭＮ１１３はオンとなり、ＮＭＯＳトランジスタＭＮ１１３のドレインが接地電位ＧＮＤへと降下し、そのドレインにゲートが接続されたＰＭＯＳトランジスタＭＰ１１４はオンとなる。
【００２０】
ここで、インバータＧ１１２は、“Ｈ”レベルのコントロール信号ＩＮ２の入力により“Ｌ”レベルの信号を出力することから、このインバータＧ１１２の出力端子にゲートが接続されたＮＭＯＳトランジスタＭＮ１１４はオフとなる。よって、ノードＮ１１２は、上記したＰＭＯＳトランジスタＭＰ１１４のオンにより、第２電源電位ＶＤＤ２へと上昇し、これに伴って、ＰＭＯＳトランジスタＭＰ１１３はオフとなる。すなわち、ノードＮ１１２は“Ｈ”レベルになる。
【００２１】
そして、この入力モードの状態において、データ入力信号ＩＮ１が“Ｈ”レベルとなった場合は、ＮＭＯＳトランジスタＭＮ１１１はオンとなり、ＮＭＯＳトランジスタＭＮ１１１のドレインが接地電位ＧＮＤへと下降し、そのドレインにゲートが接続されたＰＭＯＳトランジスタＭＰ１１２はオンとなる。
【００２２】
ここで、インバータＧ１１１は、“Ｈ”レベルのデータ入力信号ＩＮ１の入力により“Ｌ”レベルの信号を出力することから、このインバータＧ１１１の出力端子にゲートが接続されたＮＭＯＳトランジスタＭＮ１１２はオフとなる。よって、ノードＮ１１１は、上記したＰＭＯＳトランジスタＭＰ１１２のオンにより、第２電源電位ＶＤＤ２へと上昇し、これに伴って、ＰＭＯＳトランジスタＭＰ１１１はオフとなる。すなわち、ノードＮ１１１もまた“Ｈ”レベルになる。
【００２３】
一方、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、ＮＭＯＳトランジスタＭＮ１１１はオフとなり、インバータＧ１１１は、“Ｌ”レベルのデータ入力信号ＩＮ１の入力により“Ｈ”レベルの信号を出力することから、このインバータＧ１１１の出力端子にゲートが接続されたＮＭＯＳトランジスタＭＮ１１２はオンとなる。
【００２４】
これにより、ノードＮ１１１は、接地電位ＧＮＤへと下降して、ＰＭＯＳトランジスタＭＰ１１１はオンとなり、ＰＭＯＳトランジスタＭＰ１１１のドレインは、第２電源電位ＶＤＤ２へと上昇する。これに伴って、ＰＭＯＳトランジスタＭＰ１１２はオフとなり、結果的に、ノードＮ１１１は“Ｌ”レベルになる。
【００２５】
よって、入力モードでは、データ入力信号ＩＮ１が“Ｌ”レベルであれ“Ｈ”レベルであれ、コントロール信号ＩＮ２が“Ｈ”レベルである場合には、ノードＮ１１２は“Ｈ”レベルとなり、インバータＧ１１３を介してＮＡＮＤゲートＧ１１４の入力端子の一つに“Ｌ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ１１４の出力であるノードＮ１１４は“Ｈ”レベルとなり、ＰＭＯＳトランジスタＭＰ１１５はオフとなる。
【００２６】
また、この場合、ＮＯＲゲートＧ１１５の入力端子の一つに“Ｈ”レベルの信号が入力され、ＮＯＲゲートＧ１１５の出力であるノードＮ１１５は、“Ｌ”レベルとなり、ＮＭＯＳトランジスタＭＮ１１５はオフとなる。このように、ＰＭＯＳトランジスタＭＰ１１５およびＮＭＯＳトランジスタＭＮ１１５がともにオフとなることから、ＰＭＯＳトランジスタＭＰ１１５のドレインとＮＭＯＳトランジスタＭＮ１１５のドレインとの接続点は、入出力端子３に対して高インピーダンス状態になる。すなわち、出力バッファ回路１２ｈは、外部回路に対して高インピーダンス状態になる。これにより、入出力端子３に与えられた外部からの信号が損なわれずに入力バッファ９へと伝達される。
【００２７】
（出力モード）
つぎに、内部回路からのデータ入力信号ＩＮ１を入力し、入力したデータ入力信号ＩＮ１に対する信号レベル変換をおこなう動作モード（出力モード）について説明する。この出力モードは、コントロール信号ＩＮ２が“Ｌ”レベルとなることにより動作する。
【００２８】
この“Ｌ”レベルのコントロール信号ＩＮ２によって、ＮＭＯＳトランジスタＭＮ１１３はオフとなり、インバータＧ１１２は、“Ｌ”レベルのコントロール信号ＩＮ２の入力により“Ｈ”レベルの信号を出力することから、このインバータＧ１１２の出力端子にゲートが接続されたＮＭＯＳトランジスタＭＮ１１４はオンとなる。
【００２９】
これにより、ノードＮ１１２は、接地電位ＧＮＤへと下降して、ＰＭＯＳトランジスタＭＰ１１３はオンとなり、ＰＭＯＳトランジスタＭＰ１１３のドレインは、第２電源電位ＶＤＤ２へと上昇する。これに伴って、ＰＭＯＳトランジスタＭＰ１１４はオフとなり、結果的に、ノードＮ１１２は“Ｌ”レベルになる。
【００３０】
そして、この出力モードの状態において、データ入力信号ＩＮ１が“Ｈ”レベルとなった場合は、上記した入力モードの場合と同様に、ノードＮ１１１が“Ｈ”レベルになる。これにより、ＮＡＮＤゲートＧ１１４の入力端子の一方にノードＮ１１１の“Ｈ”レベルの信号が入力され、その入力端子の他方にインバータＧ１１３を介してノードＮ１１２の“Ｌ”レベルの信号が反転された“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ１１４の出力であるノードＮ１１４は“Ｌ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ１１５はオンとなる。
【００３１】
また、この場合、ＮＯＲゲートＧ１１５の入力端子の一方にノードＮ１１１の“Ｈ”レベルの信号が入力され、その入力端子の他方にノードＮ１１２の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ１１５の出力であるノードＮ１１５は“Ｌ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ１１５はオフとなる。
【００３２】
このようにＰＭＯＳトランジスタＭＰ１１５がオンとなり、ＮＭＯＳトランジスタＭＮ１１５がオフとなることで、ＰＭＯＳトランジスタＭＰ１１５のドレインとＮＭＯＳトランジスタＭＮ１１５のドレインとの接続点は、第２電源電位ＶＤＤ２へと上昇する。すなわち、第１電源電位ＶＤＤ１の“Ｈ”レベルのデータ入力信号ＩＮ１が、第２電源電位ＶＤＤ２の“Ｈ”レベルの信号として入出力端子３から出力される。
【００３３】
一方、この出力モードの状態において、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、上記した入力モードの場合と同様に、ノードＮ１１１が“Ｌ”レベルになる。これにより、ＮＡＮＤゲートＧ１１４の入力端子の一方にノードＮ１１１の“Ｌ”レベルの信号が入力され、その入力端子の他方にインバータＧ１１３を介してノードＮ１１２の“Ｌ”レベルの信号が反転された“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ１１４の出力であるノードＮ１１４は“Ｈ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ１１５はオフとなる。
【００３４】
また、この場合、ＮＯＲゲートＧ１１５の入力端子の一方にノードＮ１１１の“Ｌ”レベルの信号が入力され、その入力端子の他方にノードＮ１１２の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ１１５の出力であるノードＮ１１５は“Ｈ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ１１５はオンとなる。
【００３５】
このようにＰＭＯＳトランジスタＭＰ１１５がオフとなり、ＮＭＯＳトランジスタＭＮ１１５がオンとなることで、ＰＭＯＳトランジスタＭＰ１１５のドレインとＮＭＯＳトランジスタＭＮ１１５のドレインとの接続点は、接地電位ＧＮＤへと下降する。すなわち、内部回路の“Ｌ”レベルのデータ入力信号ＩＮ１は、外部回路においても“Ｌ”レベルの信号として入出力端子３から出力される。
【００３６】
【発明が解決しようとする課題】
しかしながら、上述した従来の信号レベル変換機能付半導体集積回路は、入出力回路部の信号レベル変換機能によって２電源化したことによる消費電力の削減効果を滅却しないために、新たにD形フリップフロップ回路を追加することで、その入出力回路部を半導体集積回路内に分散させることなく集中に制御する必要がある。
【００３７】
すなわち、第１電源系（第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩ外部の回路へと出力する場合に、別途Ｄ形フリップフロップ回路を用意し、上記した入出力回路部の前段において、このＤ形フリップフロップ回路を接続しなければならなかった。
【００３８】
このように、従来においては、実際に信号レベル変換をおこなう入出力回路部とＤ形フリップフロップがそれぞれ独立した回路構成として設計されていたため、半導体集積回路全体において、素子の数やその配置が必ずしも効率が良いとはいえず、レベル変換を伴う信号の入出力速度を低減させる要因にもなっていた。
【００３９】
この発明は上記問題点を解決するためになされたもので、データ遅延機能と信号レベル変換機能とを最適な素子数と素子配置による構成で実現する半導体集積回路を得ることを目的とする。
【００４０】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体集積回路にあっては、第１電源電位および接地電位を供給する第１電源系と第２電源電位および接地電位を供給する第２電源系との間で入出力される信号に対して電圧レベル変換をおこなう入出力回路部を具備した半導体集積回路において、前記第１電源系で動作する内部回路から出力された第１データ信号および第１制御信号を入力し、入力した第１データ信号および第１制御信号の各電圧レベルを前記第２電源系の電圧レベルにレベル変換し、それぞれ第２データ信号および第２制御信号として出力する入力回路部と、前記第２電源系で動作し、第２データ信号および第２制御信号をそれぞれ一定時間遅延させて出力するフリップフロップ回路部と、前記第２電源系で動作し、前記第２制御信号に応じて前記第２データ信号の出力制御をおこなうトライステート形出力回路部と、を備えたことを特徴とする。
【００４１】
この発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、入力回路部とトライステート形出力回路部との間にフリップフロップ回路部を配置して構成しているので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をおこなうことができる。
【００４２】
つぎの発明にかかる半導体集積回路にあっては、請求項１の発明において、前記入力回路部が、前記第１電源系で動作する内部回路から出力されて前記フリップフロップ回路部のデータ出力制御をおこなうための第１クロック信号および／または第１セット信号を入力し、入力した第１クロック信号および／または第１セット信号の各電圧レベルを前記第２電源系の電圧レベルにレベル変換し、それぞれ第２クロック信号および／または第２セット信号として出力することを特徴とする。
【００４３】
この発明によれば、フリップフロップ回路部のデータ出力制御をおこなうための第１電源系の第１クロック信号および／または第１セット信号に対しても第２電源系の電圧レベルにレベル変換するので、第２電源系におけるフリップフロップ回路部を制御するのに、レベル変換された第２クロック信号および／または第２セット信号を利用することができる。
【００４４】
つぎの発明にかかる半導体集積回路にあっては、第１電源電位および接地電位を供給する第１電源系と第２電源電位および接地電位を供給する第２電源系との間で入出力される信号に対して電圧レベル変換をおこなう入出力回路部を具備した半導体集積回路において、前記第１電源系で動作し、前記第１電源系で動作する内部回路から出力された第１データ信号および第１制御信号を入力し、入力した第１データ信号および第１制御信号をそれぞれ一定時間遅延させて出力するフリップフロップ回路部と、前記第２電源系で動作し、前記フリップフロップ回路部から出力された第１データ信号および第１制御信号を入力し、入力した第１データ信号および第１制御信号の各電圧レベルを前記第２電源系の電圧レベルにレベル変換し、それぞれ第２データ信号および第２制御信号として出力する入力回路部と、前記第２電源系で動作し、前記第２制御信号に応じて前記第２データ信号の出力制御をおこなうトライステート形出力回路部と、を備えたことを特徴とする。
【００４５】
この発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、フリップフロップ回路部の後段に隣接して入力回路部とトライステート形出力回路部が配置されるように構成しているので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をおこなうことができる。
【００４６】
つぎの発明にかかる半導体集積回路にあっては、第１電源電位および接地電位を供給する第１電源系と第２電源電位および接地電位を供給する第２電源系との間で入出力される信号に対して電圧レベル変換をおこなう入出力回路部を具備した半導体集積回路において、前記第１電源系で動作する内部回路から出力された第１データ信号および第１制御信号を入力し、入力した第１データ信号および第１制御信号をそれぞれ一定時間遅延させるとともに、前記第１データ信号および前記第１制御信号の各電圧レベルを前記第２電源系の電圧レベルにレベル変換し、それぞれ第２データ信号および第２制御信号として出力するフリップフロップ回路部と、前記第２電源系で動作し、前記第２制御信号に応じて前記第２データ信号の出力制御をおこなうトライステート形出力回路部と、を備えたことを特徴とする。
【００４７】
この発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、フリップフロップ回路部の後段に隣接してトライステート形出力回路部が配置されるように構成し、特にフリップフロップ回路部がその内部においてレベル変換をおこなうように機能するので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をフリップフロップ回路部内部にておこなうことができる。
【００４８】
つぎの発明にかかる半導体集積回路にあっては、請求項４の発明において、前記フリップフロップ回路部が、前記第１電源系で動作し、前記第１データ信号および前記第１制御信号をそれぞれ一定時間遅延させる遅延部と、前記第２電源系で動作し、前記遅延部により遅延された第１データ信号および第１制御信号を前記第２電源系の電圧レベルにレベル変換するレベル変換部と、を備えたことを特徴とする。
【００４９】
この発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、フリップフロップ回路部の後段に隣接してトライステート形出力回路部が配置されるように構成し、特にフリップフロップ回路部がその内部において遅延部により遅延させたのちにレベル変換部によりレベル変換をおこなうように機能するので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をフリップフロップ回路部内部にておこなうことができる。
【００５０】
つぎの発明にかかる半導体集積回路にあっては、請求項４の発明において、前記フリップフロップ回路部が、前記第１電源系で動作し、前記第１データ信号および前記第１制御信号をそれぞれ一定時間遅延させる遅延部と、前記第２電源系で動作し、前記遅延部により遅延された第１データ信号および第１制御信号を前記第２電源系の電圧レベルにレベル変換する第１レベル変換部と、前記第１電源系で動作する内部回路から出力されて前記遅延部のデータ出力制御をおこなうための第１クロック信号を入力し、入力した第１クロック信号の電圧レベルを前記第２電源系の電圧レベルにレベル変換し、第２クロック信号として出力する第２レベル変換部と、を備え、前記第１レベル変換部は、前記第２クロック信号に応じたタイミングで前記第２データ信号および前記第２制御信号を出力することを特徴とする。
【００５１】
この発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、フリップフロップ回路部の後段に隣接してトライステート形出力回路部が配置されるように構成し、特にフリップフロップ回路部がその内部において第１データ信号および第１制御信号とともに第１クロック信号に対してもレベル変換をおこなうように機能するので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をおこなうことができ、第２電源系にレベル変換された第２クロック信号を第２電源系のトライステート形出力回路部の制御に利用することができる。
【００５２】
【発明の実施の形態】
以下に、この発明にかかる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００５３】
実施の形態１．
まず、実施の形態１にかかる半導体集積回路について説明する。図１は、実施の形態１にかかる半導体集積回路の入出力回路部の構成を示す回路図である。なお、図１４と共通する部分については、同一符号を付してその説明を省略する。
【００５４】
図１に示す入出力回路部は、出力バッファ回路１２ａと、静電保護回路８と、入力バッファ回路９（図示していない）と、を備えて構成される。図１において、出力バッファ回路１２ａは、入力回路部１０ａと出力回路部１１ａとから構成され、入力回路部１０ａは、後述する信号レベル変換回路１５の内部において、第１電源電位ＶＤＤ１で動作する部分と、第２電源電位ＶＤＤ２で動作する部分に分類される。
【００５５】
図１に示すように、入力回路部１０ａは、内部回路からの４種類の信号、データ入力信号ＩＮ１、出力コントロール信号ＩＮ２、クロック入力信号ＣＬＫおよびセット信号ＳＥＴを順に入力端子１、出力コントロール端子２、クロック端子１３およびセット端子１４に入力し、それぞれ信号レベル変換回路１５を介して、第１電源電位ＶＤＤ１レベルから第２電源電位ＶＤＤ２レベルに信号レベルを変換し、後段の出力回路部１１ａにそれぞれノードＮ１１、Ｎ１２、Ｎ１３およびＮ１４を介して出力伝達する機能を有する。
【００５６】
なお、図１においては、「ＶＤＤ１←」として表わされている範囲が、内部回路の電源電圧である第１電源電位ＶＤＤ１で駆動されることを示し、「→ＶＤＤ２」として表わされる範囲が、第２電源電位ＶＤＤ２で駆動される回路の範囲を示している。ここで、ＶＤＤ２＞ＶＤＤ１＞ＧＮＤの関係が成り立っているとする。
【００５７】
図２は、信号レベル変換回路１５の構成を示す回路図である。図２において、信号レベル変換回路１５は、入力端子が入力端子ｉｎに接続されたインバータＧ１６と、ソースが第２電源電位ＶＤＤ２に接続されてゲートが出力端子ｏｕｔに接続されたＰＭＯＳトランジスタＭＰ１２と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＰＭＯＳトランジスタＭＰ１２のドレインに接続されドレインが出力端子ｏｕｔに接続されたＰＭＯＳトランジスタＭＰ１３と、ソースが接地電位ＧＮＤに接続されてゲートが入力端子ｉｎに接続されドレインがＰＭＯＳトランジスタＭＰ１２のドレインに接続されたＮＭＯＳトランジスタＭＮ１２と、ソースが接地電位ＧＮＤに接続されてゲートがインバータＧ１６の出力端子に接続されドレインが出力端子ｏｕｔに接続されたＮＭＯＳトランジスタＭＮ１３と、から構成される。
【００５８】
ここで、インバータＧ１６が、上記した第１電源電位ＶＤＤ１で動作する部分に相当し、上記したＰＭＯＳトランジスタＭＰ１２およびＭＰ１３とＮＭＯＳトランジスタＭＮ１２およびＭＮ１３とからなる構成が、上記した第２電源電位ＶＤＤ２で動作する部分に相当する。
【００５９】
すなわち、信号レベル変換回路１５は、ＮＭＯＳトランジスタＭＮ１２およびＭＮ１３とインバータＧ１６とが互いに相補的なＮチャネル論理部となる構成（すなわち、一方が導通の時、他方は非導通になるような構成）であり、これらＮＭＯＳトランジスタとクロスカップルしたＰＭＯＳトランジスタＭＰ１２およびＭＰ１３を組み合わせることで第２電源電位ＶＤＤ２−接地電位ＧＮＤ間の直流パスの無いＣＭＯＳ回路を構成する。
【００６０】
換言すれば、信号レベル変換回路１５は、入力端子ｉｎを介して入力されるＬＳＩ内部回路からの第１電源電位ＶＤＤ１レベルの信号を、第２電源電位ＶＤＤ２レベルの信号にレベル変換するラッチ型の信号レベル変換回路であり、信号レベル変換後の信号を出力端子ｏｕｔへと出力する。
【００６１】
また、出力回路部１１ａは、その前段において、遅延回路が配置され、その後段において、トライステート形出力回路が配置される。なお、これら遅延回路およびトライステート形出力回路は、第２電源電位ＶＤＤ２で動作する。
【００６２】
上記した遅延回路は、入力データ端子Ｄ、出力データ端子Ｑ、クロック入力端子Ｔおよびセット入力端子Ｓが、順にノードＮ１１、ノードＮ１５、ノードＮ１３およびノードに接続されたＤ形フリップフロップＧ１１と、入力データ端子Ｄ、出力データ端子Ｑ、クロック入力端子Ｔおよびセット入力端子Ｓが、順にノードＮ１２、ノードＮ１６、ノードＮ１３およびノードＮ１４に接続されたＤ形フリップフロップＧ１２と、から構成される。
【００６３】
また、上記したトライステート形出力回路は、入力端子がノードＮ１６に接続されたインバータＧ１３と、一方の入力端子がノードＮ１５に接続され他方の入力端子がインバータＧ１３の出力端子に接続された２入力ＮＡＮＤゲートＧ１４と、一方の入力端子がノードＮ１５に接続され他方の入力端子がノードＮ１６に接続された２入力ＮＯＲゲートＧ１５と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがノードＮ１８を介してＮＡＮＤゲートＧ１４の出力端子に接続されドレインが入出力端子３に接続されたＰＭＯＳトランジスタＭＰ１１と、ソースが接地電位ＧＮＤに接続されてゲートがノードＮ１９を介してＮＯＲゲートＧ１５の出力端子Ｎ１９に接続されドレインが入出力端子３に接続されたＮＭＯＳトランジスタＭＮ１１と、から構成される。
【００６４】
（半導体集積回路の動作）
つぎに、上記したように構成される実施の形態１にかかる半導体集積回路の動作について図１および図２を参照しつつ説明する。実施の形態１にかかる半導体集積回路は、信号レベルの変換をおこない、その後、クロック信号によりデータを保持し、またクロック信号によりデータ出力して、ＬＳＩ内部の回路からＬＳＩ外部の回路に信号を伝達する。すなわち、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される第１電源系で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される第２電源系で動作するＬＳＩ外部の回路へと供給するものである。
【００６５】
まず、図２に示した信号レベル変換回路１５の動作について説明する。信号レベル変換回路１５において、入力端子ｉｎに入力された信号が“Ｌ”レベルである場合は、ＮＭＯＳトランジスタＭＮ１２はオフとなり、インバータＧ１６を経てＮＭＯＳトランジスタＭＮ１３のゲートには、“Ｈ”レベルの信号が入力されてＮＭＯＳトランジスタＭＮ１３はオンとなる。これにより、ＮＭＯＳトランジスタＭＮ１３のドレインに接続された出力端子ｏｕｔは、接地電位ＧＮＤへと下降する。
【００６６】
これに伴って、ＮＭＯＳトランジスタＭＮ１３のドレインにゲートが接続されたＰＭＯＳトランジスタＭＰ１２はオンとなり、ＰＭＯＳトランジスタＭＰ１２のドレインにゲートが接続されたＰＭＯＳトランジスタＭＰ１３は、ゲートに“Ｈ”レベルの信号が入力されてオフとなる。結果的に、出力端子ｏｕｔからは“Ｌ”レベルの信号が出力される。
【００６７】
すなわち、入力回路部１０ａにおいては、第１電源電位ＶＤＤ１で動作する内部回路から出力されたデータ入力信号ＩＮ１、出力コントロール信号ＩＮ２、クロック入力信号Ｔおよびセット信号ＳＥＴがそれぞれ“Ｌ”レベルとして入力された場合に、順にノードＮ１１、Ｎ１２、Ｎ１３およびＮ１４から“Ｌ”レベルの信号として出力される。
【００６８】
一方、信号レベル変換回路１５において、入力端子ｉｎに入力された信号が“Ｈ”レベルである場合は、ＮＭＯＳトランジスタＭＮ１２はオンとなり、インバータＧ１６の出力は“Ｌ”レベルとなって、ＮＭＯＳトランジスタＭＮ１３はオフとなる。これにより、ＮＭＯＳトランジスタＭＮ１２のドレインに接続されたＰＭＯＳトランジスタＭＰ１３は、ゲートに“Ｌ”レベルが入力されることになりオンとなる。これにより、ＮＭＯＳトランジスタＭＮ１３のドレインに接続された出力端子ｏｕｔは、第２電源電位ＶＤＤ２へと上昇する。
【００６９】
これに伴って、ＮＭＯＳトランジスタＭＮ１３のドレインにゲートが接続されたＰＭＯＳトランジスタＭＰ１２はオフとなり、結果的に、出力端子ｏｕｔからは“Ｈ”レベルの信号が出力される。
【００７０】
すなわち、入力回路部１０ａにおいては、第１電源電位ＶＤＤ１で動作する内部回路から出力されたデータ入力信号ＩＮ１、出力コントロール信号ＩＮ２、クロック入力信号Ｔおよびセット信号ＳＥＴがそれぞれ“Ｈ”レベルとして入力された場合には、順にノードＮ１１、Ｎ１２、Ｎ１３およびＮ１４から第２電源電位ＶＤＤ２の“Ｈ”レベルの信号として出力される。
【００７１】
このように、信号レベル変換回路１５は、第２電源電位ＶＤＤ２と接地電位ＧＮＤ間に直流パスのないＣＭＯＳ回路が構成されることで、第１電源電位ＶＤＤ１から第２電源電位ＶＤＤ２に信号レベルを変換出力することができる。
【００７２】
また、出力回路部１１ａは、図１に示すように、まず、上記した遅延回路を構成するＤ形フリップフロップＧ１１およびＧ１２において、クロック入力信号ＣＬＫに対して信号レベル変換回路１５から出力されたのレベル変換結果（ノードＮ１３上の信号）がクロック信号としてクロック入力端子Ｔに入力される。
【００７３】
特に、Ｄ形フリップフロップＧ１１およびＧ１２は、入力されたクロック信号のエッジで、入力データ端子Ｄに入力データを取り込んで一時保持し、つぎのクロック信号のエッジでデータ入力端子Ｑから、保持したデータを出力する。すなわち、Ｄ形フリップフロップＧ１１およびＧ１２は、クロック信号の１周期分だけ遅れてデータが出力される、いわゆるＤ形フリップフロップの動作を示す。
【００７４】
なお、図１において、セット信号ＳＥＴに対して信号レベル変換回路１５から出力されたレベル変換結果（ノードＮ１４上の信号）は、それぞれＤ形フリップフロップＧ１１およびＧ１２のセット入力端子Ｓに入力され、そのレベルに応じてフリップフロップ内部状態を直接セット状態（出力データ端子Ｑから出力される信号が“Ｈ”レベルとなる状態）に遷移する。
【００７５】
つぎに、出力回路部１１ａにおいて上記したトライステート形出力回路の動作について説明する。図３は、このトライステート形出力回路の動作機能表を示す図である。なお、出力バッファ回路１２ａにおいて、出力コントロール信号ＩＮ２が“Ｌ”レベルである場合を出力モードとし、“Ｈ”レベルである場合を入力モードとする。
【００７６】
図１および図３において、セット信号ＳＥＴが“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｌ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ１５にはデータ入力信号ＩＮ１が、ノードＮ１６には“Ｌ”レベルの信号が出力される。
【００７７】
この状態において、データ入力信号ＩＮ１が“Ｈ”レベルである場合は、ＮＡＮＤゲートＧ１４の入力端子の一方（ノードＮ１５）に“Ｈ”レベルの信号が入力され、インバータＧ１３を経てＮＡＮＤゲートＧ１４の入力端子の他方（ノードＮ１７）に“Ｈ”レベルが入力されるので、ＮＡＮＤゲートＧ１４の出力端子（ノードＮ１８）から“Ｌ”レベルの信号が出力される。
【００７８】
また、ＮＯＲゲートＧ１５の入力端子の一方（ノードＮ１５）に“Ｈ”レベルの信号が入力され、ＮＯＲゲートＧ１５の入力端子の他方（ノードＮ１６）に“Ｌ”レベルが入力されるので、ＮＯＲゲートＧ１５の出力端子（ノードＮ１９）から“Ｌ”レベルの信号が出力される。
【００７９】
したがって、セット信号ＳＥＴが“Ｈ”レベルであり、出力コントロール信号ＩＮ２が“Ｌ”レベルであり、かつデータ入力信号ＩＮ１が“Ｈ”レベルである場合には、ＰＭＯＳトランジスタＭＰ１１はオンとなり、ＮＭＯＳトランジスタＭＮ１１はオフとなって、入出力端子３には“Ｈ”レベルの信号が出力される。これは、出力バッファ回路１２ａが出力モードとして動作し、第１電源電位ＶＤＤ１で規定される“Ｈ”レベルの信号が、第２電源電位ＶＤＤ２で規定される“Ｈ”レベルの信号にレベル変換されて、入出力端子３から出力されることを意味する。
【００８０】
一方、データ入力信号ＩＮ１が“Ｌ”レベルである場合は、ＮＡＮＤゲートＧ１４の入力端子の一方（ノードＮ１５）に“Ｌ”レベルの信号が入力され、インバータＧ１３を経てＮＡＮＤゲートＧ１４の入力端子の他方（ノードＮ１７）に“Ｈ”レベルが入力されるので、ＮＡＮＤゲートＧ１４の出力端子（ノードＮ１８）から“Ｈ”レベルの信号が出力される。
【００８１】
また、ＮＯＲゲートＧ１５の入力端子の一方（ノードＮ１５）に“Ｌ”レベルの信号が入力され、ＮＯＲゲートＧ１５の入力端子の他方（ノードＮ１６）に“Ｌ”レベルが入力されるので、ＮＯＲゲートＧ１５の出力端子（ノードＮ１９）から“Ｈ”レベルの信号が出力される。
【００８２】
したがって、ＰＭＯＳトランジスタＭＰ１１はオフとなり、ＮＭＯＳトランジスタＭＮ１１はオンとなって、入出力端子３には“Ｌ”レベルの信号が出力される。これは、出力バッファ回路１２ａが出力モードとして動作し、第１電源電位ＶＤＤ１で規定される“Ｌ”レベルの信号に対しても、第２電源電位ＶＤＤ２で規定される“Ｌ”レベルの信号として、入出力端子３から出力されることを意味する。
【００８３】
つぎに、セット信号ＳＥＴが“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ１５にはデータ入力信号ＩＮ１が、ノードＮ１６には“Ｈ”レベルが出力される。
【００８４】
この状態においては、データ入力信号ＩＮ１が“Ｈ”レベルであれ“Ｌ”レベルであれ、インバータＧ１３を経てＮＡＮＤゲートＧ１４の入力端子の一つ（ノードＮ１７）に“Ｌ”レベルが入力されるので、ＮＡＮＤゲートＧ１４の出力端子（ノードＮ１８）から“Ｈ”レベルの信号が出力される。また、ＮＯＲゲートＧ１５の入力端子の一つ（ノードＮ１６）に“Ｈ”レベルが入力されるので、ＮＯＲゲートＧ１５の出力端子（ノードＮ１９）から“Ｌ”レベルの信号が出力される。
【００８５】
したがって、セット信号ＳＥＴが“Ｈ”レベルであり、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、データ入力信号ＩＮ１のレベルに関わらず、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１はともにオフとなって、入出力端子３に対して出力バッファ回路１２ａは高インピーダンス状態になる。これは、出力バッファ回路１２ａが入力モードとして動作することを意味する。
【００８６】
また、セット信号ＳＥＴが“Ｌ”レベルである場合には、データ入力信号ＩＮ１、出力コントロール信号ＩＮ２、クロック入力信号ＣＬＫの各レベル状態に関係なく、Ｄ形フリップフロップＧ１１およびＧ１２の出力データ端子Ｑからはいずれも“Ｈ”レベルの信号が出力される。このため、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合と同じくＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１はいずれもオフとなり、入出力端子３に対して出力バッファ回路１２ａは高インピーダンス状態になる。
【００８７】
以上に説明したとおり、実施の形態１にかかる半導体集積回路によれば、第１電源系（第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する出力バッファ回路１２ａを、信号レベル変換回路１５とトライステート形出力回路との間にＤ形フリップフロップを配置して構成しているので、内部回路から出力された入力信号ＩＮ１と出力コントロール信号ＩＮ２に対して個々にレベル変換とデータ遅延をおこなうことができ、またこれら信号が外部回路へと出力されるまでの経路が一貫して最適な長さとなって、出力バッファ回路１２ａのデータ信号伝播遅延時間を短縮することができるとともに、従来の信号レベル変換機能付半導体集積回路と比較しても、構成に必要とする素子数を削減することができる。
【００８８】
実施の形態２．
つぎに、実施の形態２にかかる半導体集積回路について説明する。図４は、実施の形態２にかかる半導体集積回路の入出力回路部の構成を示す回路図である。なお、図１と共通する部分については、同一符号を付してその説明を省略する。
【００８９】
図４に示す入出力回路部は、出力バッファ回路１２ｂと、静電保護回路８と、入力バッファ回路９（図示していない）と、を備えて構成される。図４において、出力バッファ回路１２ｂは、入力回路部１０ｂと出力回路部１１ｂとから構成される。
【００９０】
なお、図４において、「ＶＤＤ１←」として表わされている範囲が、内部回路の電源電圧である第１電源電位ＶＤＤ１で駆動されることを示し、「→ＶＤＤ２」として表わされる範囲が、第２電源電位ＶＤＤ２で駆動される回路の範囲を示している。ここで、ＶＤＤ２＞ＶＤＤ１＞ＧＮＤの関係が成り立っているとする。
【００９１】
図４に示すように、入力回路部１０ｂは、内部回路からの入力信号ＩＮ１および出力コントロール信号ＩＮ２の二つの信号経路を有し、それぞれの信号経路中にＤ形フリップフロップＧ２１およびＧ２２を配置して、クロック入力信号ＣＬＫおよびセット信号ＳＥＴによりその出力を制御し、後段の出力回路部１１ｂにノードＮ２１、Ｎ２２、Ｎ２３およびＮ２４を介して出力伝達する機能を有している。
【００９２】
図４において、Ｄ形フリップフロップＧ２１は、入力データ端子Ｄ、出力データ端子Ｑ、逆相出力データ端子／Ｑ、クロック入力端子Ｔおよびセット入力端子Ｓが順に入力端子１、ノードＮ２１、ノードＮ２２、クロック端子１３およびセット端子１４に接続され、Ｄ形フリップフロップＧ２２は、入力データ端子Ｄ、出力データ端子Ｑ、逆相出力データ端子／Ｑ、クロック入力端子Ｔおよびセット入力端子Ｓが順に出力コントロール端子２、ノードＮ２３、ノードＮ２４、クロック端子１３およびセット端子１４に接続されている。
【００９３】
図５は、Ｄ形フリップフロップＧ２１およびＧ２２の構成を示す回路図である。図５（ａ）において、Ｄ形フリップフロップＧ２１およびＧ２２は、ソースが第１電源電位ＶＤＤ１に接続されゲートが逆相セット端子／Ｓに接続されたＰＭＯＳトランジスタＭＰ４１と、ソースがＰＭＯＳトランジスタＭＰ４１のドレインに接続されゲートが入力データ端子Ｄに接続されたＰＭＯＳトランジスタＭＰ４２と、ソースが接地電位ＧＮＤに接続されゲートが入力データ端子Ｄに接続されドレインがＰＭＯＳトランジスタＭＰ４２のドレインに接続されたＮＭＯＳトランジスタＭＮ４１と、第１接点端子がＮＭＯＳトランジスタＭＮ４１のドレインに接続されてＰＭＯＳトランジスタのゲートにクロック入力信号ＣＬＫが入力されＮＭＯＳトランジスタのゲートに逆相クロック入力信号／ＣＬＫが入力されるトランスミッションゲートＧ４０１と、入力端子がトランスミッションゲートＧ４０１の第２接点端子に接続されたインバータＧ４０２と、入力端子がインバータＧ４０２の出力端子に接続されたインバータＧ４０３と、第１接点端子がトランスミッションゲートＧ４０１の第２接点端子に接続され第２接点端子がインバータＧ４０３の出力端子に接続されてＰＭＯＳトランジスタのゲートに逆相クロック入力信号／ＣＬＫが入力されＮＭＯＳトランジスタのゲートにクロック入力信号ＣＬＫが入力されるトランスミッションゲートＧ４０４と、ドレインがトランスミッションゲートＧ４０１の第２接点端子に接続されてゲートに逆相セット信号／ＳＥＴを入力しソースが接地電位ＧＮＤに接続されたＮＭＯＳトランジスタＭＮ４２と、第１接点端子がインバータＧ４０３の出力端子に接続され第２接点端子が逆相出力データ端子／Ｑに接続されてＰＭＯＳトランジスタのゲートに逆相クロック入力信号／ＣＬＫが入力されＮＭＯＳトランジスタのゲートにクロック入力信号ＣＬＫが入力されるトランスミッションゲートＧ４０５と、入力端子がトランスミッションゲートＧ４０５の第２接点端子に接続されて出力端子が出力データ端子Ｑに接続されたインバータＧ４０６と、入力端子がインバータＧ４０６の出力端子に接続されたインバータＧ４０７と、第１接点端子がトランスミッションゲートＧ４０５の第２接点端子に接続され第２接点端子がインバータＧ４０７の出力端子に接続されてＰＭＯＳトランジスタのゲートに逆相クロック入力信号／ＣＬＫが入力されＮＭＯＳトランジスタのゲートにクロック入力信号ＣＬＫが入力されるトランスミッションゲートＧ４０８と、ドレインがトランスミッションゲートＧ４０５の第２接点端子に接続されてゲートに逆相セット信号／ＳＥＴを入力しソースが接地電位ＧＮＤに接続されたＮＭＯＳトランジスタＭＮ４３と、から構成される。
【００９４】
ここで、上記した逆相クロック入力信号／ＣＬＫは、図５（ｂ）に示すように、入力端子がクロック入力端子Ｔに接続されたインバータＧ４０９の出力端子から得られ、上記したクロック入力信号ＣＬＫは、入力端子がインバータＧ４０９の出力端子に接続されたインバータＧ４１０の出力端子から得られる。なお、これら図５（ｂ）に示す構成もまた、Ｄ形フリップフロップＧ２１およびＧ２２を構成する一部である。
【００９５】
また、上記した逆相セット信号／ＳＥＴは、図５（ｃ）に示すように、入力端子がセット入力端子Ｓに接続されたインバータＧ４１１の出力端子から得られ、この図５（ｃ）に示す構成もまた、Ｄ形フリップフロップＧ２１およびＧ２２を構成する一部となる。なお、図５に示したＤ形フリップフロップＧ２１およびＧ２２は、第１電源電位ＶＤＤ１で動作する。
【００９６】
また、出力回路部１１ｂは、図４に示すように、その前段において、入力回路部１０ｂのノードＮ２１およびＮ２２に出力される信号、すなわちデータ入力信号ＩＮ１に対する信号処理をおこなう部分（以下、第１の信号処理部と称する）と、入力回路部１０ｂのノードＮ２３およびＮ２４に出力される信号、すなわち出力コントロール信号ＩＮ２に対する信号処理をおこなう部分（以下、第２の信号処理部と称する）とに区別できる。
【００９７】
上記した第１の信号処理部は、ソースが第２電源電位ＶＤＤ２に接続されたＰＭＯＳトランジスタＭＰ２１と、ソースが接地電位ＧＮＤに接続されてドレインがＰＭＯＳトランジスタＭＰ２１のドレインに接続されゲートがノードＮ２１に接続されたＮＭＯＳトランジスタＭＮ２１と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＭＯＳトランジスタＭＮ２１のドレインに接続されたＰＭＯＳトランジスタＭＰ２２と、ドレインがＰＭＯＳトランジスタＭＰ２１のゲートおよびＰＭＯＳトランジスタＭＰ２２のドレインに接続されたＮＭＯＳトランジスタＭＮ２２と、から構成される。
【００９８】
ここで、図中、ＰＭＯＳトランジスタＭＰ２１のゲートとＰＭＯＳトランジスタＭＰ２２のドレインとＮＭＯＳトランジスタＭＮ２２のドレインとが互いに接続された接続点をノードＮ２５とする。すなわち、この第１の信号処理部は、入力回路部１０ｂのノードＮ２１およびＮ２２に出力される第１電源電位ＶＤＤ１レベルの信号を第２電源電位ＶＤＤ２レベルの信号にレベル変換し、ノードＮ２５へと伝達する回路である。
【００９９】
一方、第２の信号処理部は、ソースが第２電源電位ＶＤＤ２に接続されたＰＭＯＳトランジスタＭＰ２３と、ソースが接地電位ＧＮＤに接続されてドレインがＰＭＯＳトランジスタＭＰ２３のドレインに接続されゲートがノードＮ２３に接続されたＮＭＯＳトランジスタＭＮ２３と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＭＯＳトランジスタＭＮ２３のドレインに接続されたＰＭＯＳトランジスタＭＰ２４と、ドレインがＰＭＯＳトランジスタＭＰ２３のゲートおよびＰＭＯＳトランジスタＭＰ２４のドレインに接続されたＮＭＯＳトランジスタＭＮ２４と、から構成される。
【０１００】
ここで、図中、ＰＭＯＳトランジスタＭＰ２３のゲートとＰＭＯＳトランジスタ２４のドレインとＮＭＯＳトランジスタＭＮ２４のドレインとが互いに接続された接続点をノードＮ２６とする。すなわち、この第２の信号処理部は、入力回路部１０ｂのノードＮ２３およびＮ２４に出力される第１電源電位ＶＤＤ１レベルの信号を第２電源電位ＶＤＤ２レベルの信号にレベル変換し、ノードＮ２６へと伝達する回路である。
【０１０１】
また、出力回路部１１ｂは、図４に示すように、その後段において、入力端子が上記したノードＮ２６に接続されたインバータＧ２３と、一方の入力端子が上記したノードＮ２５に接続され他方の入力端子がインバータＧ２３の出力端子に接続された２入力ＮＡＮＤゲートＧ２４と、一方の入力端子がノードＮ２５に接続され他方の入力端子がノードＮ２６に接続された２入力ＮＯＲゲートＧ２５と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＡＮＤゲートＧ２４の出力端子（ノードＮ２８）に接続されたＰＭＯＳトランジスタＭＰ２５と、ドレインがＰＭＯＳトランジスタＭＰ２５のドレインに接続されソースが接地電位ＧＮＤに接続されてゲートがＮＯＲゲートＧ２５の出力端子（ノードＮ２９）に接続されたＮＭＯＳトランジスタＭＮ２５と、から構成される。
【０１０２】
（半導体集積回路の動作）
つぎに、上記したように構成される実施の形態２にかかる半導体集積回路の動作について図４を参照しつつ説明する。実施の形態２にかかる半導体集積回路は、実施の形態１と同様に、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される第１電源系で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される第２電源系で動作するＬＳＩ外部の回路へと供給するものである。
【０１０３】
まず、入力回路部１０ｂは、内部回路からの出力データ信号ＩＮ１と、出力コントロール信号ＩＮ２と、クロック入力信号ＣＬＫと、セット信号ＳＥＴの各信号を入力し、Ｄ形フリップフロップＧ２１およびＧ２２を介してノードＮ２１、Ｎ２２、Ｎ２３およびＮ２４へと出力する。Ｄ形フリップフロップＧ２１およびＧ２２は、クロック入力信号ＣＬＫのエッジで入力データを取り込み、一時保持され、また、クロック入力信号ＣＬＫのエッジでデータを出力する。クロック入力信号ＣＬＫの１周期分だけ信号を遅れて出力データ端子Ｑに出力する、いわゆるＤ形フリップフロップの動作を示す。なお、セット信号ＳＥＴはフリップフロップ内部状態を直接セット状態（出力データ端子Ｑから出力される信号が“Ｈ”レベルとなる状態）にする入力信号である。
【０１０４】
つぎに、出力回路部１１ｂの動作について説明する。図６は、この出力回路部１１ｂの動作機能表を示す図である。なお、出力バッファ回路１２ｂにおいて、出力コントロール信号ＩＮ２が“Ｌ”レベルである場合を出力モードとし、“Ｈ”レベルである場合を入力モードとする。
【０１０５】
まず、図４において、セット信号ＳＥＴが“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｌ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ２１、ノードＮ２２、ノードＮ２３およびノードＮ２４には順にデータ入力信号ＩＮ１、データ入力信号ＩＮ１の逆相信号、“Ｌ”レベルの信号および“Ｈ”レベルの信号が出力される。
【０１０６】
そして、このようにノードＮ２３に“Ｌ”レベルの信号が出力されノードＮ２４に“Ｈ”レベルの信号が出力されることによって、ＮＭＯＳトランジスタＭＮ２３はオフとなり、ＮＭＯＳトランジスタＭＮ２４はオンとなる。
【０１０７】
これにより、ノードＮ２６は、接地電位ＧＮＤへと下降して、ＰＭＯＳトランジスタＭＰ２３はオンとなり、ＰＭＯＳトランジスタＭＰ２３のドレインは、第２電源電位ＶＤＤ２へと上昇する。これに伴って、ＰＭＯＳトランジスタＭＰ２４はオフとなり、結果的に、ノードＮ２６は“Ｌ”レベルになる。
【０１０８】
そして、この状態において、データ入力信号ＩＮ１が“Ｈ”レベルとなった場合は、Ｄ形フリップフロップＧ２１の出力データ端子Ｑ、すなわちノードＮ２１には“Ｈ”レベルの信号が出力され、Ｄ形フリップフロップＧ２１の逆相出力データ端子／Ｑ、すなわちノードＮ２２には“Ｌ”レベルの信号が出力される。これにより、ＮＭＯＳトランジスタＭＮ２１はオンとなり、ＮＭＯＳトランジスタＭＮ２１のドレインが接地電位ＧＮＤへと下降し、そのドレインにゲートが接続されたＰＭＯＳトランジスタＭＰ２２はオンとなる。また、ＮＭＯＳトランジスタＭＮ２２はオフとなる。
【０１０９】
よって、ノードＮ２５は、上記したＰＭＯＳトランジスタＭＰ２２のオンにより、第２電源電位ＶＤＤ２へと上昇し、これに伴って、ＰＭＯＳトランジスタＭＰ２１はオフとなる。すなわち、ノードＮ２５は“Ｈ”レベルになる。
【０１１０】
これにより、ＮＡＮＤゲートＧ２４の入力端子の一方にノードＮ２５の“Ｈ”レベルの信号が入力され、その入力端子の他方にインバータＧ２３を介してノードＮ２６の“Ｌ”レベルの信号が反転された“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ２４の出力であるノードＮ２８は“Ｌ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ２５はオンとなる。
【０１１１】
また、この場合、ＮＯＲゲートＧ２５の入力端子の一方にノードＮ２５の“Ｈ”レベルの信号が入力され、その入力端子の他方にノードＮ２６の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ２５の出力であるノードＮ２９は“Ｌ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ２５はオフとなる。
【０１１２】
このようにＰＭＯＳトランジスタＭＰ２５がオンとなり、ＮＭＯＳトランジスタＭＮ２５がオフとなることで、ＰＭＯＳトランジスタＭＰ２５のドレインとＮＭＯＳトランジスタＭＮ２５のドレインとの接続点は、第２電源電位ＶＤＤ２へと上昇する。すなわち、第１電源電位ＶＤＤ１の“Ｈ”レベルのデータ入力信号ＩＮ１が、第２電源電位ＶＤＤ２の“Ｈ”レベルの信号として入出力端子３から出力される。
【０１１３】
一方、この出力モードの状態において、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、Ｄ形フリップフロップＧ２１の出力データ端子Ｑ、すなわちノードＮ２１には“Ｌ”レベルの信号が出力され、Ｄ形フリップフロップＧ２１の逆相出力データ端子／Ｑ、すなわちノードＮ２２には“Ｈ”レベルの信号が出力される。これにより、ＮＭＯＳトランジスタＭＮ２１はオフとなり、ＮＭＯＳトランジスタＭＮ２２はオンとなる。
【０１１４】
よって、ノードＮ２５は、接地電位ＧＮＤへと下降して、ＰＭＯＳトランジスタＭＰ２１はオンとなり、ＰＭＯＳトランジスタＭＰ２１のドレインは、第２電源電位ＶＤＤ２へと上昇する。これに伴って、ＰＭＯＳトランジスタＭＰ２２はオフとなり、結果的に、ノードＮ２５は“Ｌ”レベルになる。
【０１１５】
これにより、ＮＡＮＤゲートＧ２４の入力端子の一方にノードＮ２５の“Ｌ”レベルの信号が入力され、その入力端子の他方にインバータＧ２３を介してノードＮ２６の“Ｌ”レベルの信号が反転された“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ２４の出力であるノードＮ２８は“Ｈ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ２５はオフとなる。
【０１１６】
また、この場合、ＮＯＲゲートＧ２５の入力端子の一方にノードＮ２５の“Ｌ”レベルの信号が入力され、その入力端子の他方にノードＮ２６の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ２５の出力であるノードＮ２５は“Ｈ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ２５はオンとなる。
【０１１７】
このようにＰＭＯＳトランジスタＭＰ２５がオフとなり、ＮＭＯＳトランジスタＭＮ２５がオンとなることで、ＰＭＯＳトランジスタＭＰ２５のドレインとＮＭＯＳトランジスタＭＮ２５のドレインとの接続点は、接地電位ＧＮＤへと下降する。すなわち、内部回路の“Ｌ”レベルのデータ入力信号ＩＮ１は、外部回路においても“Ｌ”レベルの信号として入出力端子３から出力される。
【０１１８】
つぎに、セット信号ＳＥＴが“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ２１、ノードＮ２２、ノードＮ２３およびノードＮ２４には順にデータ入力信号ＩＮ１、データ入力信号ＩＮ１の逆相信号、“Ｈ”レベルの信号および“Ｌ”レベルの信号が出力される。
【０１１９】
そして、このようにノードＮ２３に“Ｈ”レベルの信号が出力されノードＮ２４に“Ｌ”レベルの信号が出力されることによって、ＮＭＯＳトランジスタＭＮ２３はオンとなり、ＮＭＯＳトランジスタＭＮ２３のドレインが接地電位ＧＮＤへと降下し、そのドレインにゲートが接続されたＰＭＯＳトランジスタＭＰ２４はオンとなる。また、ＮＭＯＳトランジスタＭＮ２４はオフとなる。
【０１２０】
よって、ノードＮ２６は、上記したＰＭＯＳトランジスタＭＰ２４のオンにより、第２電源電位ＶＤＤ２へと上昇し、これに伴って、ＰＭＯＳトランジスタＭＰ２３はオフとなる。すなわち、ノードＮ２６は“Ｈ”レベルになる。
【０１２１】
そして、この状態において、データ入力信号ＩＮ１が“Ｈ”レベルとなった場合は、上記した出力モードの場合と同様に、ノードＮ２５は“Ｈ”レベルになり、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、上記した出力モードの場合と同様に、ノードＮ２５は“Ｌ”レベルになるが、この状態においては、ノードＮ２５が“Ｈ”レベルであれ“Ｌ”レベルであれ、インバータＧ２３を経てＮＡＮＤゲートＧ２４の入力端子の一つ（ノードＮ２７）に“Ｌ”レベルが入力されるので、ＮＡＮＤゲートＧ２４の出力端子（ノードＮ２８）から“Ｈ”レベルの信号が出力される。また、ＮＯＲゲートＧ２５の入力端子の一つ（ノードＮ２６）に“Ｈ”レベルが入力されるので、ＮＯＲゲートＧ２５の出力端子（ノードＮ２９）から“Ｌ”レベルの信号が出力される。
【０１２２】
したがって、セット信号ＳＥＴが“Ｈ”レベルであり、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、データ入力信号ＩＮ１のレベルに関わらず、ＰＭＯＳトランジスタＭＰ２５およびＮＭＯＳトランジスタＭＮ２５はともにオフとなって、入出力端子３に対して出力バッファ回路１２ｂは高インピーダンス状態になる。これは、出力バッファ回路１２ｂが入力モードとして動作することを意味する。
【０１２３】
また、セット信号ＳＥＴが“Ｌ”レベルである場合には、データ入力信号ＩＮ１、出力コントロール信号ＩＮ２、クロック入力信号ＣＬＫの各レベル状態に関係なく、Ｄ形フリップフロップＧ２１およびＧ２２の出力データ端子Ｑからはいずれも“Ｈ”レベルの信号が出力され、逆相出力データ端子／Ｑからはいずれも“Ｌ”レベルの信号が出力される。このため、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合と同じくＰＭＯＳトランジスタＭＰ２５およびＮＭＯＳトランジスタＭＮ２５はいずれもオフとなり、入出力端子３に対して出力バッファ回路１２ｂは高インピーダンス状態になる。
【０１２４】
以上に説明したとおり、実施の形態２にかかる半導体集積回路によれば、第１電源系（第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する出力バッファ回路１２ｂを、Ｄ形フリップフロップの後段に隣接して信号レベル変換回路１５とトライステート形出力回路が配置されるように構成しているので、内部回路から出力された入力信号ＩＮ１と出力コントロール信号ＩＮ２に対して個々にレベル変換とデータ遅延をおこなうことができ、またこれら信号が外部回路へと出力されるまでの経路が一貫して最適な長さとなって、出力バッファ回路１２ｂのデータ信号伝播遅延時間を短縮することができるとともに、従来の信号レベル変換機能付半導体集積回路と比較しても、構成に必要とする素子数を削減することができる。
【０１２５】
実施の形態３．
つぎに、実施の形態３にかかる半導体集積回路について説明する。図７は、実施の形態３にかかる半導体集積回路の出力回路部の構成を示す回路図である。なお、図１と共通する部分については、同一符号を付してその説明を省略する。
【０１２６】
図７に示す入出力回路部は、出力バッファ回路１２ｃと、静電保護回路８と、入力バッファ回路９（図示していない）と、を備えて構成される。図７において、出力バッファ回路１２ｃは、入力回路部１０ｃと出力回路部１１ｃとから構成される。
【０１２７】
なお、図７において、「ＶＤＤ１←」として表わされている範囲が、内部回路の電源電圧である第１電源電位ＶＤＤ１で駆動されることを示し、「→ＶＤＤ２」として表わされる範囲が、第２電源電位ＶＤＤ２で駆動される回路の範囲を示している。ここで、ＶＤＤ２＞ＶＤＤ１＞ＧＮＤの関係が成り立っているとする。
【０１２８】
図７に示すように、入力回路部１０ｃは、内部回路からの出力信号ＩＮ１および出力コントロール信号ＩＮ２の二つの信号経路を有し、それぞれの信号経路中にＤ形フリップフロップＧ３１およびＧ３２を配置して、クロック入力信号ＣＬＫおよびセット信号ＳＥＴによりその出力を制御し、後段の出力回路部１１ｃにノードＮ３１、Ｎ３２、Ｎ３３およびＮ３４を介して出力伝達する機能を有している。
【０１２９】
図７において、Ｄ形フリップフロップＧ３１は、入力データ端子Ｄ、出力データ端子Ｑ、逆相出力データ端子／Ｑ、クロック入力端子Ｔおよびセット入力端子Ｓが順に入力端子１、ノードＮ３１、ノードＮ３２、クロック端子１３およびセット端子１４に接続され、Ｄ形フリップフロップＧ３２は、入力データ端子Ｄ、出力データ端子Ｑ、逆相出力データ端子／Ｑ、クロック入力端子Ｔおよびセット入力端子Ｓが順に出力コントロール端子２、ノードＮ３３、ノードＮ３４、クロック端子１３およびセット端子１４に接続されている。
【０１３０】
ここで、Ｄ形フリップフロップＧ３１およびＧ３２は、実施の形態２において図５に示したＤ形フリップフロップＧ２１およびＧ２２と同構成であるため、その説明を省略する。
【０１３１】
出力回路部１１ｃは、図７に示すように、その前段において、入力回路部１０ｃのノードＮ３１およびＮ３２に出力される信号、すなわちデータ入力信号ＩＮ１に対する信号処理をおこなう部分（以下、第１の信号処理部と称する）と、入力回路部１０ｃのノードＮ３３およびＮ３４に出力される信号、すなわち出力コントロール信号ＩＮ２に対する信号処理をおこなう部分（以下、第２の信号処理部と称する）とに区別できる。
【０１３２】
上記した第１の信号処理部は、ソースが第２電源電位ＶＤＤ２に接続されたＰＭＯＳトランジスタＭＰ３１と、ソースが接地電位ＧＮＤに接続されてドレインがＰＭＯＳトランジスタＭＰ３１のドレインに接続されゲートがノードＮ３１に接続されたＮＭＯＳトランジスタＭＮ３１と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＭＯＳトランジスタＭＮ３１のドレインに接続されたＰＭＯＳトランジスタＭＰ３２と、ドレインがＰＭＯＳトランジスタＭＰ３１のゲートおよびＰＭＯＳトランジスタＭＰ３２のドレインに接続されたＮＭＯＳトランジスタＭＮ３２と、から構成される。
【０１３３】
ここで、図中、ＰＭＯＳトランジスタＭＰ３１のゲートとＰＭＯＳトランジスタＭＰ３２のドレインとＮＭＯＳトランジスタＭＮ３２のドレインとが互いに接続された接続点をノードＮ３５とする。すなわち、この第１の信号処理部は、入力回路部１０ｃのノードＮ３１およびＮ３２に出力される第１電源電位ＶＤＤ１レベルの信号を第２電源電位ＶＤＤ２レベルの信号にレベル変換し、ノードＮ３５へと伝達する回路である。
【０１３４】
一方、第２の信号処理部は、ソースが第２電源電位ＶＤＤ２に接続されたＰＭＯＳトランジスタＭＰ３３と、ソースが接地電位ＧＮＤに接続されてドレインがＰＭＯＳトランジスタＭＰ３３のドレインに接続されゲートがノードＮ３３に接続されたＮＭＯＳトランジスタＭＮ３３と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＭＯＳトランジスタＭＮ３３のドレインに接続されたＰＭＯＳトランジスタＭＰ３４と、ドレインがＰＭＯＳトランジスタＭＰ３３のゲートおよびＰＭＯＳトランジスタＭＰ３４のドレインに接続されたＮＭＯＳトランジスタＭＮ３４と、から構成される。
【０１３５】
ここで、図中、ＰＭＯＳトランジスタＭＰ３３のゲートとＰＭＯＳトランジスタ３４のドレインとＮＭＯＳトランジスタＭＮ３４のドレインとが互いに接続された接続点をノードＮ３６とする。すなわち、この第２の信号処理部は、入力回路部１０ｃのノードＮ３３およびＮ３４に出力される第１電源電位ＶＤＤ１レベルの信号を第２電源電位ＶＤＤ２レベルの信号にレベル変換し、ノードＮ３６へと伝達する回路である。
【０１３６】
また、出力回路部１１ｂは、図７に示すように、その後段において、一方の入力端子が上記したノードＮ３５に接続され他方の入力端子がＮＭＯＳトランジスタＭＮ３３のドレインに接続された２入力ＮＡＮＤゲートＧ３３と、一方の入力端子がノードＮ３５に接続され他方の入力端子がノードＮ３６に接続された２入力ＮＯＲゲートＧ３４と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＡＮＤゲートＧ３３の出力端子（ノードＮ３８）に接続されたＰＭＯＳトランジスタＭＰ３５と、ドレインがＰＭＯＳトランジスタＭＰ３５のドレインに接続されソースが接地電位ＧＮＤに接続されてゲートがＮＯＲゲートＧ３４の出力端子（ノードＮ３９）に接続されたＮＭＯＳトランジスタＭＮ３５と、から構成される。
【０１３７】
（半導体集積回路の動作）
つぎに、上記したように構成される実施の形態３にかかる半導体集積回路の動作について図７を参照しつつ説明する。実施の形態３にかかる半導体集積回路は、実施の形態１と同様に、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される第１電源系で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される第２電源系で動作するＬＳＩ外部の回路へと供給するものである。
【０１３８】
まず、入力回路部１０ｃは、内部回路からの出力データ信号ＩＮ１と、出力コントロール信号ＩＮ２と、クロック入力信号ＣＬＫと、セット信号ＳＥＴの各信号を入力し、Ｄ形フリップフロップＧ３１およびＧ３２を介してノードＮ３１、Ｎ３２、Ｎ３３およびＮ３４へと出力する。Ｄ形フリップフロップＧ３１およびＧ３２は、クロック入力信号ＣＬＫのエッジで入力データを取り込み、一時保持され、また、クロック入力信号ＣＬＫのエッジでデータを出力する。クロック入力信号ＣＬＫの１周期分だけ信号を遅れて出力データ端子Ｑに出力する、いわゆるＤ形フリップフロップの動作を示す。なお、セット信号ＳＥＴはフリップフロップ内部状態を直接セット状態（出力データ端子Ｑから出力される信号が“Ｈ”レベルとなる状態）にする入力信号である。
【０１３９】
つぎに、出力回路部１１ｃの動作について説明する。この出力回路部１１ｃの動作機能表は、図６に示したものと同一である。なお、出力バッファ回路１２ｃにおいて、出力コントロール信号ＩＮ２が“Ｌ”レベルである場合を出力モードとし、“Ｈ”レベルである場合を入力モードとする。
【０１４０】
まず、図７において、セット信号ＳＥＴが“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｌ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ３１、ノードＮ３２、ノードＮ３３およびノードＮ３４には順にデータ入力信号ＩＮ１、データ入力信号ＩＮ１の逆相信号、“Ｌ”レベルの信号および“Ｈ”レベルの信号が出力される。
【０１４１】
そして、このようにノードＮ３３に“Ｌ”レベルの信号が出力されノードＮ３４に“Ｈ”レベルの信号が出力されることによって、ＮＭＯＳトランジスタＭＮ３３はオフとなり、ＮＭＯＳトランジスタＭＮ３４はオンとなる。
【０１４２】
これにより、ノードＮ３６は、接地電位ＧＮＤへと下降して、ＰＭＯＳトランジスタＭＰ３３はオンとなり、ＰＭＯＳトランジスタＭＰ３３のドレインは、第２電源電位ＶＤＤ２へと上昇する。これに伴って、ＰＭＯＳトランジスタＭＰ３４はオフとなり、結果的に、ノードＮ３６は“Ｌ”レベルになる。
【０１４３】
そして、この状態において、データ入力信号ＩＮ１が“Ｈ”レベルとなった場合は、Ｄ形フリップフロップＧ３１の出力データ端子Ｑ、すなわちノードＮ３１には“Ｈ”レベルの信号が出力され、Ｄ形フリップフロップＧ３１の逆相出力データ端子／Ｑ、すなわちノードＮ３２には“Ｌ”レベルの信号が出力される。これにより、ＮＭＯＳトランジスタＭＮ３１はオンとなり、ＮＭＯＳトランジスタＭＮ３１のドレインが接地電位ＧＮＤへと下降し、そのドレインにゲートが接続されたＰＭＯＳトランジスタＭＰ３２はオンとなる。また、ＮＭＯＳトランジスタＭＮ３２はオフとなる。
【０１４４】
よって、ノードＮ３５は、上記したＰＭＯＳトランジスタＭＰ３２のオンにより、第２電源電位ＶＤＤ２へと上昇し、これに伴って、ＰＭＯＳトランジスタＭＰ３１はオフとなる。すなわち、ノードＮ３５は“Ｈ”レベルになる。
【０１４５】
これにより、ＮＡＮＤゲートＧ３３の入力端子の一方にノードＮ３５の“Ｈ”レベルの信号が入力され、その入力端子の他方にＮＭＯＳトランジスタＭＮ３３のドレイン、すなわちＰＭＯＳトランジスタＭＰ３３のドレインの“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ３３の出力であるノードＮ３８は“Ｌ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ３５はオンとなる。
【０１４６】
また、この場合、ＮＯＲゲートＧ３４の入力端子の一方にノードＮ３５の“Ｈ”レベルの信号が入力され、その入力端子の他方にノードＮ３６の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ３４の出力であるノードＮ３９は“Ｌ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ３５はオフとなる。
【０１４７】
このようにＰＭＯＳトランジスタＭＰ３５がオンとなり、ＮＭＯＳトランジスタＭＮ３５がオフとなることで、ＰＭＯＳトランジスタＭＰ３５のドレインとＮＭＯＳトランジスタＭＮ３５のドレインとの接続点は、第２電源電位ＶＤＤ２へと上昇する。すなわち、第１電源電位ＶＤＤ１の“Ｈ”レベルのデータ入力信号ＩＮ１が、第２電源電位ＶＤＤ２の“Ｈ”レベルの信号として入出力端子３から出力される。
【０１４８】
一方、この出力モードの状態において、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、Ｄ形フリップフロップＧ３１の出力データ端子Ｑ、すなわちノードＮ３１には“Ｌ”レベルの信号が出力され、Ｄ形フリップフロップＧ３１の逆相出力データ端子／Ｑ、すなわちノードＮ３２には“Ｈ”レベルの信号が出力される。これにより、ＮＭＯＳトランジスタＭＮ３１はオフとなり、ＮＭＯＳトランジスタＭＮ３２はオンとなる。
【０１４９】
よって、ノードＮ３５は、接地電位ＧＮＤへと下降して、ＰＭＯＳトランジスタＭＰ３１はオンとなり、ＰＭＯＳトランジスタＭＰ３１のドレインは、第２電源電位ＶＤＤ２へと上昇する。これに伴って、ＰＭＯＳトランジスタＭＰ３２はオフとなり、結果的に、ノードＮ３５は“Ｌ”レベルになる。
【０１５０】
これにより、ＮＡＮＤゲートＧ３３の入力端子の一方にノードＮ３５の“Ｌ”レベルの信号が入力され、その入力端子の他方にＮＭＯＳトランジスタＭＮ３３のドレイン、すなわちＰＭＯＳトランジスタＭＰ３３のドレインの“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ３３の出力であるノードＮ３８は“Ｈ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ３５はオフとなる。
【０１５１】
また、この場合、ＮＯＲゲートＧ３４の入力端子の一方にノードＮ３５の“Ｌ”レベルの信号が入力され、その入力端子の他方にノードＮ３６の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ３４の出力であるノードＮ３５は“Ｈ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ３５はオンとなる。
【０１５２】
このようにＰＭＯＳトランジスタＭＰ３５がオフとなり、ＮＭＯＳトランジスタＭＮ３５がオンとなることで、ＰＭＯＳトランジスタＭＰ３５のドレインとＮＭＯＳトランジスタＭＮ３５のドレインとの接続点は、接地電位ＧＮＤへと下降する。すなわち、内部回路の“Ｌ”レベルのデータ入力信号ＩＮ１は、外部回路においても“Ｌ”レベルの信号として入出力端子３から出力される。
【０１５３】
つぎに、セット信号ＳＥＴが“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ３１、ノードＮ３２、ノードＮ３３およびノードＮ３４には順にデータ入力信号ＩＮ１、データ入力信号ＩＮ１の逆相信号、“Ｈ”レベルの信号および“Ｌ”レベルの信号が出力される。
【０１５４】
そして、このようにノードＮ３３に“Ｈ”レベルの信号が出力されノードＮ３４に“Ｌ”レベルの信号が出力されることによって、ＮＭＯＳトランジスタＭＮ３３はオンとなり、ＮＭＯＳトランジスタＭＮ３３のドレインが接地電位ＧＮＤへと降下し、そのドレインにゲートが接続されたＰＭＯＳトランジスタＭＰ３４はオンとなる。また、ＮＭＯＳトランジスタＭＮ３４はオフとなる。
【０１５５】
よって、ノードＮ３６は、上記したＰＭＯＳトランジスタＭＰ３４のオンにより、第２電源電位ＶＤＤ２へと上昇し、これに伴って、ＰＭＯＳトランジスタＭＰ３３はオフとなる。すなわち、ノードＮ３６は“Ｈ”レベルになる。
【０１５６】
そして、この状態において、データ入力信号ＩＮ１が“Ｈ”レベルとなった場合は、上記した出力モードの場合と同様に、ノードＮ３５は“Ｈ”レベルになり、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、上記した出力モードの場合と同様に、ノードＮ３５は“Ｌ”レベルになるが、この状態においては、ノードＮ３５が“Ｈ”レベルであれ“Ｌ”レベルであれ、ＮＭＯＳトランジスタＭＮ３３のドレインを経てＮＡＮＤゲートＧ３３の入力端子の一つ（ノードＮ３７）に“Ｌ”レベルが入力されるので、ＮＡＮＤゲートＧ３３の出力端子（ノードＮ３８）から“Ｈ”レベルの信号が出力される。また、ＮＯＲゲートＧ３４の入力端子の一つ（ノードＮ３６）に“Ｈ”レベルが入力されるので、ＮＯＲゲートＧ３４の出力端子（ノードＮ３９）から“Ｌ”レベルの信号が出力される。
【０１５７】
したがって、セット信号ＳＥＴが“Ｈ”レベルであり、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、データ入力信号ＩＮ１のレベルに関わらず、ＰＭＯＳトランジスタＭＰ３５およびＮＭＯＳトランジスタＭＮ３５はともにオフとなって、入出力端子３に対して出力バッファ回路１２ｃは高インピーダンス状態になる。これは、出力バッファ回路１２ｃが入力モードとして動作することを意味する。
【０１５８】
また、セット信号ＳＥＴが“Ｌ”レベルである場合には、データ入力信号ＩＮ１、出力コントロール信号ＩＮ２、クロック入力信号ＣＬＫの各レベル状態に関係なく、Ｄ形フリップフロップＧ３１およびＧ３２の出力データ端子Ｑからはいずれも“Ｈ”レベルの信号が出力され、逆相出力データ端子／Ｑからはいずれも“Ｌ”レベルの信号が出力される。このため、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合と同じくＰＭＯＳトランジスタＭＰ３５およびＮＭＯＳトランジスタＭＮ３５はいずれもオフとなり、入出力端子３に対して出力バッファ回路１２ｃは高インピーダンス状態になる。
【０１５９】
以上に説明したとおり、実施の形態３にかかる半導体集積回路によれば、第１電源系（第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する出力バッファ回路１２ｃを、Ｄ形フリップフロップの後段に隣接して信号レベル変換回路１５とトライステート形出力回路が配置されるように構成し、特にＤ形フリップフロップの逆相データ出力をトライステート形出力回路の制御に利用しているので、内部回路から出力された入力信号ＩＮ１と出力コントロール信号ＩＮ２に対して個々にレベル変換とデータ遅延をおこなうことができ、またこれら信号が外部回路へと出力されるまでの経路が一貫して最適な長さとなって、出力バッファ回路１２ｃのデータ信号伝播遅延時間を短縮することができるとともに、従来の信号レベル変換機能付半導体集積回路と比較しても、構成に必要とする素子数を削減することができる。
【０１６０】
実施の形態４．
つぎに、実施の形態４にかかる半導体集積回路について説明する。図８は、実施の形態４にかかる半導体集積回路の入出力回路部の構成を示す回路図である。なお、図１と共通する部分については、同一符号を付してその説明を省略する。
【０１６１】
図８に示す入出力回路部は、出力バッファ回路１２ｄと、静電保護回路８と、入力バッファ回路９（図示していない）と、を備えて構成される。図８において、出力バッファ回路１２ｄは、入力回路部１０ｄと出力回路部１１ｄとから構成される。
【０１６２】
なお、図８において、「ＶＤＤ１←」として表わされている範囲が、内部回路の電源電圧である第１電源電位ＶＤＤ１で駆動されることを示し、「→ＶＤＤ２」として表わされる範囲が、第２電源電位ＶＤＤ２で駆動される回路の範囲を示している。ここで、ＶＤＤ２＞ＶＤＤ１＞ＧＮＤの関係が成り立っているとする。
【０１６３】
図８に示すように、入力回路部１０ｄは、内部回路からの入力信号ＩＮ１および出力コントロール信号ＩＮ２の二つの信号経路を有し、それぞれの信号経路中にＤ形フリップフロップＧ５１およびＧ５２を配置して、クロック入力信号ＣＬＫによりその出力を制御し、後段の出力回路部１１ｄにノードＮ５１およびＮ５２を介して出力伝達する機能を有している。
【０１６４】
図８において、Ｄ形フリップフロップＧ５１は、入力データ端子Ｄ、出力データ端子Ｑおよびクロック入力端子Ｔが順に入力端子１、ノードＮ５１およびクロック端子１３に接続され、Ｄ形フリップフロップＧ５２は、入力データ端子Ｄ、出力データ端子Ｑおよびクロック入力端子Ｔが順に出力コントロール端子２、ノードＮ５２およびクロック端子１３に接続されている。
【０１６５】
図９は、Ｄ形フリップフロップＧ５１およびＧ５２の構成を示す回路図である。図９（ａ）において、Ｄ形フリップフロップＧ５１およびＧ５２は、その前段において、第１電源電位ＶＤＤ１で動作する信号処理部分（以下、ＶＤＤ１動作部と称する）が配置され、その後段において、第２電源電位ＶＤＤ２で動作する信号処理部分（以下、ＶＤＤ２動作部と称する）が配置されて構成される。
【０１６６】
Ｄ形フリップフロップＧ５１およびＧ５２において、上記したＶＤＤ１動作部は、図９（ａ）に示すように、入力端子が入力データ端子Ｄに接続されたインバータＧ７０１と、第１接点端子がインバータＧ７０１の出力端子に接続されてＰＭＯＳトランジスタのゲートにクロック入力信号ＣＬＫが入力されＮＭＯＳトランジスタのゲートに逆相クロック入力信号／ＣＬＫが入力されるトランスミッションゲートＧ７０２と、入力端子がトランスミッションゲートＧ７０２の第２接点端子に接続されたインバータＧ７０３と、入力端子がインバータＧ７０３の出力端子に接続されたインバータＧ７０４と、第１接点端子がトランスミッションゲートＧ７０２の第２接点端子に接続され第２接点端子がインバータＧ７０４の出力端子に接続されてＰＭＯＳトランジスタのゲートに逆相クロック入力信号／ＣＬＫが入力されＮＭＯＳトランジスタのゲートにクロック入力信号ＣＬＫが入力されるトランスミッションゲートＧ７０５と、第１接点端子がインバータＧ７０４の出力端子に接続されてＰＭＯＳトランジスタのゲートに逆相クロック入力信号／ＣＬＫが入力されＮＭＯＳトランジスタのゲートにクロック入力信号ＣＬＫが入力されるトランスミッションゲートＧ７０６と、入力端子がトランスミッションゲートＧ７０６の第２接点端子に接続されたインバータＧ７０７と、から構成される。
【０１６７】
ここで、上記した逆相クロック入力信号／ＣＬＫは、図９（ｂ）に示すように、入力端子がクロック入力端子Ｔに接続されたインバータＧ７０８の出力端子から得られ、上記したクロック入力信号ＣＬＫは、入力端子がインバータＧ７０８の出力端子に接続されたインバータＧ７０９の出力端子から得られる。なお、これら図５（ｂ）に示す構成もまた、Ｄ形フリップフロップＧ５１およびＧ５２を構成する一部である。
【０１６８】
また、Ｄ形フリップフロップＧ５１およびＧ５２において、上記したＶＤＤ２動作部は、図９（ａ）に示すように、ソースが第２電源電位ＶＤＤ２に接続されゲートが出力データ端子Ｑに接続されてドレインが逆相出力データ端子／Ｑに接続されたＰＭＯＳトランジスタＭＰ７０１と、ドレインがＰＭＯＳトランジスタＭＰ７０１のドレインに接続されゲートがインバータＧ７０７の出力端子に接続されたＮＭＯＳトランジスタＭＮ７０１と、ソースが接地電位ＧＮＤに接続されドレインがＮＭＯＳトランジスタＭＮ７０１のソースに接続されゲートにクロック入力信号ＣＬＫが入力されるＮＭＯＳトランジスタＭＮ７０２と、ソースが第２電源電位ＶＤＤ２に接続されゲートがＰＭＯＳトランジスタＭＰ７０１のドレインに接続されたＰＭＯＳトランジスタＭＰ７０２と、ドレインがＰＭＯＳトランジスタＭＰ７０２のドレインおよびＰＭＯＳトランジスタＭＰ７０１のゲートに接続されソースがＮＭＯＳトランジスタＭＮ７０２のドレインに接続されゲートがＶＤＤ１動作部のトランスミッションゲートＧ７０６の第２接点端子に接続されたＮＭＯＳトランジスタＭＮ７０３と、ソースが接地電位ＧＮＤに接続されドレインがＮＭＯＳトランジスタＭＮ７０３のドレインに接続されゲートにクロック入力信号ＣＬＫが入力されるＮＭＯＳトランジスタＭＮ７０４と、から構成される。
【０１６９】
また、出力回路部１１ｄは、図８に示すように、入力端子が上記したノードＮ５２に接続されたインバータＧ５３と、一方の入力端子が上記したノードＮ５１に接続され他方の入力端子がインバータＧ５３の出力端子に接続された２入力ＮＡＮＤゲートＧ５４と、一方の入力端子がノードＮ５１に接続され他方の入力端子がノードＮ５２に接続された２入力ＮＯＲゲートＧ５５と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＡＮＤゲートＧ５４の出力端子（ノードＮ５４）に接続されたＰＭＯＳトランジスタＭＰ５１と、ドレインがＰＭＯＳトランジスタＭＰ５１のドレインに接続されソースが接地電位ＧＮＤに接続されてゲートがＮＯＲゲートＧ５５の出力端子（ノードＮ５５）に接続されたＮＭＯＳトランジスタＭＮ５１と、から構成される。
【０１７０】
（半導体集積回路の動作）
つぎに、上記したように構成される実施の形態４にかかる半導体集積回路の動作について図８を参照しつつ説明する。実施の形態４にかかる半導体集積回路は、実施の形態１と同様に、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される第１電源系で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される第２電源系で動作するＬＳＩ外部の回路へと供給するものである。
【０１７１】
まず、入力回路部１０ｄは、内部回路からの出力データ信号ＩＮ１と、出力コントロール信号ＩＮ２と、クロック入力信号ＣＬＫとの各信号を入力し、Ｄ形フリップフロップＧ５１およびＧ５２を介してノードＮ５１およびＮ５２へと出力する。Ｄ形フリップフロップＧ５１およびＧ５２は、クロック入力信号ＣＬＫのエッジで入力データを取り込み、一時保持され、また、クロック入力信号ＣＬＫのエッジでデータを出力する。クロック入力信号ＣＬＫの１周期分だけ信号を遅れて出力データ端子Ｑに出力する、いわゆるＤ形フリップフロップの動作を示す。
【０１７２】
（Ｄ形フリップフロップの動作）
図１０は、Ｄ形フリップフロップＧ５１およびＧ５２の動作タイミングを示すタイミングチャートである。なお、図１０において、波形ＣＬＫ、／ＣＬＫ、Ｄ、Ｎ７０１、Ｎ７０４、Ｎ７０５およびＱは、図９に示すＤ形フリップフロップの各ノードに対応する。また、ＰＡＤ（３）は図８の出力端子３に対応する。
【０１７３】
Ｄ形フリップフロップＧ５１およびＧ５２の動作について、まず、入力データＤが“Ｌ”レベルとして説明すると、インバータＧ７０１のノードＮ７０１は“Ｈ”レベルとなり、クロック入力信号ＣＬＫが“Ｌ”レベルで、逆相クロック入力信号／ＣＬＫが“Ｈ”レベルになると（図中、タイミングＴ１）、トランスミッションゲートＧ７０２がオンとなり、トランスミッションゲートＧ７０５およびＧ７０６がともにオフとなって、ノードＮ７０４は“Ｈ”レベルになる。
【０１７４】
つぎにクロック入力信号ＣＬＫが“Ｈ”レベルで、逆相クロック入力信号／ＣＬＫが“Ｌ”レベルになると（図中、タイミングＴ２）、トランスミッションゲートＧ７０２がオフとなり、トランスミッションゲートＧ７０５およびＧ７０６がともにオンとなって、ノードＮ７０５は“Ｈ”レベルになる。また、クロック入力信号ＣＬＫが“Ｈ”レベルになるので、ＮＭＯＳトランジスタＭＮ７０２およびＭＮ７０４はともにオンとなり、ノードＮ７０９は“Ｌ”レベルになる。
【０１７５】
このときインバータＧ７０７の出力端子（ノードＮ７０６）は“Ｌ”レベルになり、ＮＭＯＳトランジスタＭＮ７０１はオフとなる。また、ＮＭＯＳトランジスタＭＮ７０３のゲートには“Ｈ”レベルの信号が入力されるのでＮＭＯＳトランジスタＭＮ７０３はオンとなり、出力データ端子Ｑからは“Ｌ”レベルの信号が出力される。また、このとき出力データ端子Ｑ（ノードＮ７０８）にゲートが接続されたＰＭＯＳトランジスタＭＰ７０１がオンして、そのドレイン（ノードＮ７０７）に接続される逆相出力データ端子／Ｑからは“Ｈ”レベルの信号が出力される。
【０１７６】
つぎにクロック入力信号ＣＬＫが“Ｌ”レベルで、逆相クロック入力信号／ＣＬＫが“Ｈ”レベルになると（図中、タイミングＴ３）、トランスミッションゲートＧ７０２がオンとなり、トランスミッションゲートＧ７０５およびＧ７０６がともにオフとなり、ＮＭＯＳトランジスタＭＮ７０２およびＭＮ７０４がともにオフとなる。
【０１７７】
このときノードＮ７０４は“Ｌ”レベルになる。また、ノードＮ７０５は、“Ｈ”レベルとなり、出力データ端子Ｑからは“Ｌ”レベルの信号が出力され、逆相出力データ端子／Ｑからは“Ｈ”レベルの信号が出力される。
【０１７８】
ここで、図９（ａ）において「ＶＤＤ１←」および「→ＶＤＤ２」と表わされているように、インバータＧ７０７よりも前段に位置する部分は、第１電源電位ＶＤＤ１で動作し、後段に位置する部分は第２電源電位ＶＤＤ２で動作する。すなわち、入力データ端子Ｄに入力された、第１電源電位ＶＤＤ１で規定される信号（ＩＮ１、ＩＮ２）が、第２電源電位ＶＤＤ２で規定される信号として出力データ端子Ｑおよび逆相出力データ端子／Ｑから出力される。これは、Ｄ形フリップフロップＧ５１およびＧ５２の内部において、１周期分のデータの遅延と信号レベル変換がおこなわれることを意味する。
【０１７９】
（出力回路部の動作）
つぎに、出力回路部１１ｄの動作について説明する。図１１は、この出力回路部１１ｄの動作機能表を示す図である。なお、出力バッファ回路１２ｄにおいて、出力コントロール信号ＩＮ２が“Ｌ”レベルである場合を出力モードとし、“Ｈ”レベルである場合を入力モードとする。
【０１８０】
まず、図８において、セット信号ＳＥＴ（出力データ端子Ｑから出力される信号を“Ｈ”レベルに遷移させる信号）が“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｌ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ５１およびノードＮ５２には順にデータ入力信号ＩＮ１および“Ｌ”レベルの信号が出力される。
【０１８１】
この状態において、データ入力信号ＩＮ１が“Ｈ”レベルである場合は、Ｄ形フリップフロップＧ５１の出力データ端子Ｑ、すなわちノードＮ５１には“Ｈ”レベルの信号が出力される。これにより、ＮＡＮＤゲートＧ５４の入力端子の一方にノードＮ５１の“Ｈ”レベルの信号が入力され、その入力端子の他方にインバータＧ５３を介してノードＮ５２の“Ｌ”レベルの信号が反転された“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ５４の出力であるノードＮ５４は“Ｌ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ５１はオンとなる。
【０１８２】
また、この場合、ＮＯＲゲートＧ５５の入力端子の一方にノードＮ５５の“Ｈ”レベルの信号が入力され、その入力端子の他方にノードＮ５２の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ５５の出力であるノードＮ５５は“Ｌ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ５１はオフとなる。
【０１８３】
このようにＰＭＯＳトランジスタＭＰ５１がオンとなり、ＮＭＯＳトランジスタＭＮ５１がオフとなることで、ＰＭＯＳトランジスタＭＰ５１のドレインとＮＭＯＳトランジスタＭＮ５１のドレインとの接続点は、第２電源電位ＶＤＤ２へと上昇する。すなわち、第１電源電位ＶＤＤ１の“Ｈ”レベルのデータ入力信号ＩＮ１が、第２電源電位ＶＤＤ２の“Ｈ”レベルの信号として入出力端子３から出力される。
【０１８４】
一方、この出力モードの状態において、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、Ｄ形フリップフロップＧ５１の出力データ端子Ｑ、すなわちノードＮ５１には“Ｌ”レベルの信号が出力される。これにより、ＮＡＮＤゲートＧ５４の入力端子の一方にノードＮ５１の“Ｌ”レベルの信号が入力され、その入力端子の他方にインバータＧ５３を介してノードＮ５２の“Ｌ”レベルの信号が反転された“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ５４の出力であるノードＮ５４は“Ｈ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ５１はオフとなる。
【０１８５】
また、この場合、ＮＯＲゲートＧ５５の入力端子の一方にノードＮ５１の“Ｌ”レベルの信号が入力され、その入力端子の他方にノードＮ５２の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ５５の出力であるノードＮ５５は“Ｈ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ５１はオンとなる。
【０１８６】
このようにＰＭＯＳトランジスタＭＰ５１がオフとなり、ＮＭＯＳトランジスタＭＮ５１がオンとなることで、ＰＭＯＳトランジスタＭＰ５１のドレインとＮＭＯＳトランジスタＭＮ５１のドレインとの接続点は、接地電位ＧＮＤへと下降する。すなわち、内部回路の“Ｌ”レベルのデータ入力信号ＩＮ１は、外部回路においても“Ｌ”レベルの信号として入出力端子３から出力される。
【０１８７】
つぎに、セット信号ＳＥＴが“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ５１およびノードＮ５２には順にデータ入力信号ＩＮ１および“Ｈ”レベルの信号が出力される。
【０１８８】
この状態において、データ入力信号ＩＮ１が“Ｈ”レベルとなった場合は、ノードＮ５１は“Ｈ”レベルになり、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、ノードＮ５１は“Ｌ”レベルになるが、この状態においては、ノードＮ５１が“Ｈ”レベルであれ“Ｌ”レベルであれ、インバータＧ５３を経てＮＡＮＤゲートＧ５４の入力端子の一つ（ノードＮ５３）に“Ｌ”レベルが入力されるので、ＮＡＮＤゲートＧ５４の出力端子（ノードＮ５４）から“Ｈ”レベルの信号が出力される。また、ＮＯＲゲートＧ５５の入力端子の一つ（ノードＮ５２）に“Ｈ”レベルが入力されるので、ＮＯＲゲートＧ５５の出力端子（ノードＮ５５）から“Ｌ”レベルの信号が出力される。
【０１８９】
したがって、セット信号ＳＥＴが“Ｈ”レベルであり、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、データ入力信号ＩＮ１のレベルに関わらず、ＰＭＯＳトランジスタＭＰ５１およびＮＭＯＳトランジスタＭＮ５１はともにオフとなって、入出力端子３に対して出力バッファ回路１２ｄは高インピーダンス状態になる。これは、出力バッファ回路１２ｄが入力モードとして動作することを意味する。
【０１９０】
また、セット信号ＳＥＴが“Ｌ”レベルである場合には、データ入力信号ＩＮ１、出力コントロール信号ＩＮ２およびクロック入力信号ＣＬＫの各レベル状態に関係なく、Ｄ形フリップフロップＧ５１およびＧ５２の出力データ端子Ｑからはいずれも“Ｈ”レベルの信号が出力される。このため、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合と同じくＰＭＯＳトランジスタＭＰ５１およびＮＭＯＳトランジスタＭＮ５２はいずれもオフとなり、入出力端子３に対して出力バッファ回路１２ｄは高インピーダンス状態になる。
【０１９１】
以上に説明したとおり、実施の形態４にかかる半導体集積回路によれば、第１電源系（第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する出力バッファ回路１２ｄを、Ｄ形フリップフロップの後段に隣接してトライステート形出力回路が配置されるように構成し、特にＤ形フリップフロップがその内部において信号レベル変換をおこなうように機能するので、内部回路から出力された入力信号ＩＮ１と出力コントロール信号ＩＮ２に対して個々にレベル変換とデータ遅延をおこなうことができ、またこれら信号が外部回路へと出力されるまでの経路が一貫して最適な長さとなって、出力バッファ回路１２ｄのデータ信号伝播遅延時間を短縮することができるとともに、従来の信号レベル変換機能付半導体集積回路と比較しても、構成に必要とする素子数を削減することができる。
【０１９２】
実施の形態５．
つぎに、実施の形態５にかかる半導体集積回路について説明する。図１２は、実施の形態５にかかる半導体集積回路の入出力回路部の構成を示す回路図である。なお、図１と共通する部分については、同一符号を付してその説明を省略する。
【０１９３】
図１２に示す入出力回路部は、出力バッファ回路１２ｅと、静電保護回路８と、入力バッファ回路９（図示していない）と、を備えて構成される。図１２において、出力バッファ回路１２ｅは、入力回路部１０ｅと出力回路部１１ｅとから構成される。
【０１９４】
なお、図１２において、「ＶＤＤ１←」として表わされている範囲は、内部回路の電源電圧である第１電源電位ＶＤＤ１で駆動されることを示し、「→ＶＤＤ２」として表わされる範囲は、第２電源電位ＶＤＤ２で駆動される回路の範囲を示している。ここで、ＶＤＤ２＞ＶＤＤ１＞ＧＮＤの関係が成り立っているとする。
【０１９５】
図１２に示すように、入力回路部１０ｅは、内部回路からの入力信号ＩＮ１および出力コントロール信号ＩＮ２の二つの信号経路を有し、それぞれの信号経路中にＤ形フリップフロップＧ６１およびＧ６２を配置して、クロック入力信号ＣＬＫによりその出力を制御し、後段の出力回路部１１ｅにノードＮ６１、Ｎ６２およびＮ６３を介して出力伝達する機能を有している。
【０１９６】
図１２において、Ｄ形フリップフロップＧ６１は、入力データ端子Ｄ、出力データ端子Ｑおよびクロック入力端子Ｔが順に入力端子１、ノードＮ６１およびクロック端子１３に接続され、Ｄ形フリップフロップＧ６２は、入力データ端子Ｄ、出力データ端子Ｑ、逆相出力データ端子／Ｑおよびクロック入力端子Ｔが順に出力コントロール端子２、ノードＮ６２、ノードＮ６３およびクロック端子１３に接続されている。ここで、Ｄ形フリップフロップＧ６１およびＧ６２は、実施の形態４において図９に示したＤ形フリップフロップと同一構成であり、ここではその説明を省略する。
【０１９７】
出力回路部１１ｄは、図１２に示すように、一方の入力端子が上記したノードＮ６１に接続され他方の入力端子が上記したノードＮ６３に接続された２入力ＮＡＮＤゲートＧ６３と、一方の入力端子がノードＮ６１に接続され他方の入力端子がノードＮ６２に接続された２入力ＮＯＲゲートＧ６４と、ソースが第２電源電位ＶＤＤ２に接続されてゲートがＮＡＮＤゲートＧ６３の出力端子（ノードＮ６４）に接続されたＰＭＯＳトランジスタＭＰ６１と、ドレインがＰＭＯＳトランジスタＭＰ６１のドレインに接続されソースが接地電位ＧＮＤに接続されてゲートがＮＯＲゲートＧ６４の出力端子（ノードＮ６５）に接続されたＮＭＯＳトランジスタＭＮ６１と、から構成される。
【０１９８】
（半導体集積回路の動作）
つぎに、上記したように構成される実施の形態５にかかる半導体集積回路の動作について図１２を参照しつつ説明する。実施の形態５にかかる半導体集積回路は、実施の形態１と同様に、第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される第１電源系で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される第２電源系で動作するＬＳＩ外部の回路へと供給するものである。
【０１９９】
まず、入力回路部１０ｅは、内部回路からの出力データ信号ＩＮ１と、出力コントロール信号ＩＮ２と、クロック入力信号ＣＬＫとの各信号を入力し、Ｄ形フリップフロップＧ６１およびＧ６２を介してノードＮ６１、Ｎ６２およびＮ６３へと出力する。Ｄ形フリップフロップＧ６１およびＧ６２は、クロック入力信号ＣＬＫのエッジで入力データを取り込み、一時保持され、また、クロック入力信号ＣＬＫのエッジでデータを出力する。クロック入力信号ＣＬＫの１周期分だけ信号を遅れて出力データ端子Ｑおよび逆相出力データ端子／Ｑに出力する、いわゆるＤ形フリップフロップの動作を示す。
【０２００】
つぎに、出力回路部１１ｅの動作について説明する。この出力回路部１１ｄの動作機能表は、図１１に示したものと同一である。なお、出力バッファ回路１２ｅにおいて、出力コントロール信号ＩＮ２が“Ｌ”レベルである場合を出力モードとし、“Ｈ”レベルである場合を入力モードとする。
【０２０１】
まず、図１２において、セット信号ＳＥＴ（出力データ端子Ｑから出力される信号を“Ｈ”レベルに遷移させる信号）が“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｌ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ６１、ノードＮ６２およびノードＮ６３には順にデータ入力信号ＩＮ１、“Ｌ”レベルおよび“Ｈ”レベルの信号が出力される。
【０２０２】
この状態において、データ入力信号ＩＮ１が“Ｈ”レベルである場合は、Ｄ形フリップフロップＧ６１の出力データ端子Ｑ、すなわちノードＮ５１には“Ｈ”レベルの信号が出力される。これにより、ＮＡＮＤゲートＧ６３の入力端子の一方にノードＮ６１の“Ｈ”レベルの信号が入力され、その入力端子の他方にノードＮ６３の“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ６３の出力であるノードＮ６４は“Ｌ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ６１はオンとなる。
【０２０３】
また、この場合、ＮＯＲゲートＧ６４の入力端子の一方にノードＮ６５の“Ｈ”レベルの信号が入力され、その入力端子の他方にノードＮ６２の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ６４の出力であるノードＮ６５は“Ｌ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ６１はオフとなる。
【０２０４】
このようにＰＭＯＳトランジスタＭＰ６１がオンとなり、ＮＭＯＳトランジスタＭＮ６１がオフとなることで、ＰＭＯＳトランジスタＭＰ６１のドレインとＮＭＯＳトランジスタＭＮ６１のドレインとの接続点は、第２電源電位ＶＤＤ２へと上昇する。すなわち、第１電源電位ＶＤＤ１の“Ｈ”レベルのデータ入力信号ＩＮ１が、第２電源電位ＶＤＤ２の“Ｈ”レベルの信号として入出力端子３から出力される。
【０２０５】
一方、この出力モードの状態において、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、Ｄ形フリップフロップＧ６１の出力データ端子Ｑ、すなわちノードＮ６１には“Ｌ”レベルの信号が出力される。これにより、ＮＡＮＤゲートＧ６３の入力端子の一方にノードＮ６１の“Ｌ”レベルの信号が入力され、その入力端子の他方にノードＮ６３の“Ｈ”レベルの信号が入力されることになるので、ＮＡＮＤゲートＧ６３の出力であるノードＮ６４は“Ｈ”レベルとなる。すなわち、ＰＭＯＳトランジスタＭＰ６１はオフとなる。
【０２０６】
また、この場合、ＮＯＲゲートＧ６５の入力端子の一方にノードＮ６１の“Ｌ”レベルの信号が入力され、その入力端子の他方にノードＮ６２の“Ｌ”レベルの信号が入力されることになるので、ＮＯＲゲートＧ６５の出力であるノードＮ６５は“Ｈ”レベルとなる。すなわち、ＮＭＯＳトランジスタＭＮ６１はオンとなる。
【０２０７】
このようにＰＭＯＳトランジスタＭＰ６１がオフとなり、ＮＭＯＳトランジスタＭＮ６１がオンとなることで、ＰＭＯＳトランジスタＭＰ６１のドレインとＮＭＯＳトランジスタＭＮ６１のドレインとの接続点は、接地電位ＧＮＤへと下降する。すなわち、内部回路の“Ｌ”レベルのデータ入力信号ＩＮ１は、外部回路においても“Ｌ”レベルの信号として入出力端子３から出力される。
【０２０８】
つぎに、セット信号ＳＥＴが“Ｈ”レベルで出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、クロック信号の立ち上がりエッジでデータの取り込み、保持および出力のＤ形フリップフロップの動作がおこなわれた後、ノードＮ６１、ノードＮ６２およびノードＮ６３には順にデータ入力信号ＩＮ１、“Ｈ”レベルの信号および“Ｌ”レベルの信号が出力される。
【０２０９】
この状態において、データ入力信号ＩＮ１が“Ｈ”レベルとなった場合は、ノードＮ６１は“Ｈ”レベルになり、データ入力信号ＩＮ１が“Ｌ”レベルとなった場合は、ノードＮ６１は“Ｌ”レベルになるが、この状態においては、ノードＮ６１が“Ｈ”レベルであれ“Ｌ”レベルであれ、ノードＮ６３を経てＮＡＮＤゲートＧ６３の入力端子の一つ（ノードＮ６４）に“Ｌ”レベルが入力されるので、ＮＡＮＤゲートＧ６３の出力端子（ノードＮ６４）から“Ｈ”レベルの信号が出力される。また、ＮＯＲゲートＧ６４の入力端子の一つ（ノードＮ６２）に“Ｈ”レベルが入力されるので、ＮＯＲゲートＧ６４の出力端子（ノードＮ６５）から“Ｌ”レベルの信号が出力される。
【０２１０】
したがって、セット信号ＳＥＴが“Ｈ”レベルであり、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合には、データ入力信号ＩＮ１のレベルに関わらず、ＰＭＯＳトランジスタＭＰ６１およびＮＭＯＳトランジスタＭＮ６１はともにオフとなって、入出力端子３に対して出力バッファ回路１２ｅは高インピーダンス状態になる。これは、出力バッファ回路１２ｅが入力モードとして動作することを意味する。
【０２１１】
また、セット信号ＳＥＴが“Ｌ”レベルである場合には、データ入力信号ＩＮ１、出力コントロール信号ＩＮ２およびクロック入力信号ＣＬＫの各レベル状態に関係なく、Ｄ形フリップフロップＧ６１およびＧ６２の出力データ端子Ｑからはいずれも“Ｈ”レベルの信号が出力され、Ｄ形フリップフロップＧ６２の逆相出力データ端子／Ｑからは“Ｌ”レベルの信号が出力される。このため、出力コントロール信号ＩＮ２が“Ｈ”レベルである場合と同じくＰＭＯＳトランジスタＭＰ６１およびＮＭＯＳトランジスタＭＮ６２はいずれもオフとなり、入出力端子３に対して出力バッファ回路１２ｅは高インピーダンス状態になる。
【０２１２】
以上に説明したとおり、実施の形態５にかかる半導体集積回路によれば、第１電源系（第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する出力バッファ回路１２ｅを、Ｄ形フリップフロップの後段に隣接してトライステート形出力回路が配置されるように構成し、特にＤ形フリップフロップがその内部において信号レベル変換をおこなうように機能するとともにＤ形フリップフロップの逆相データ出力をトライステート形出力回路の制御に利用しているので、内部回路から出力された入力信号ＩＮ１と出力コントロール信号ＩＮ２に対して個々にレベル変換とデータ遅延をおこなうことができ、またこれら信号が外部回路へと出力されるまでの経路が一貫して最適な長さとなって、出力バッファ回路１２ｅのデータ信号伝播遅延時間を短縮することができるとともに、従来の信号レベル変換機能付半導体集積回路と比較しても、構成に必要とする素子数を削減することができる。
【０２１３】
実施の形態６．
つぎに、実施の形態６にかかる半導体集積回路について説明する。実施の形態６にかかる半導体集積回路は、実施の形態４に説明した入力回路部１０ｄを構成するフリップフロップＧ５１およびＧ５２、または、実施の形態５に説明した入力回路部１０ｅを構成するフリップフロップＧ６１およびＧ６２の内部構成の他の例を示すものであり、他の構成部分は、実施の形態４または５と共通するため、ここではそれらの説明を省略する。
【０２１４】
図１３は、実施の形態６にかかる半導体集積回路において、入力回路部を構成するＤ形フリップフロップの構成を示す回路図である。図１３（ａ）および（ｂ）に示すＤ形フリップフロップは、その前段において、第１電源電位ＶＤＤ１で動作する信号処理部分（以下、ＶＤＤ１動作部と称する）が配置され、その後段において、第２電源電位ＶＤＤ２で動作する信号処理部分（以下、ＶＤＤ２動作部と称する）が配置されて構成される。
【０２１５】
まず、図１３（ａ）において、上記したＶＤＤ１動作部は、入力端子が入力データ端子Ｄに接続されたインバータＧ１０１と、第１接点端子がインバータＧ１０１の出力端子に接続されてＰＭＯＳトランジスタのゲートにクロック入力信号ＣＬＫが入力されＮＭＯＳトランジスタのゲートに逆相クロック入力信号／ＣＬＫが入力されるトランスミッションゲートＧ１０２と、入力端子がトランスミッションゲートＧ１０２の第１接点端子に接続されたインバータＧ１０３と、入力端子がインバータＧ１０３の出力端子に接続されたインバータＧ１０４と、第１接点端子がトランスミッションゲートＧ１０２の第２接点端子に接続され第２接点端子がインバータＧ１０４の出力端子に接続されてＰＭＯＳトランジスタのゲートに逆相クロック入力信号／ＣＬＫが入力されＮＭＯＳトランジスタのゲートにクロック入力信号ＣＬＫが入力されるトランスミッションゲートＧ１０５と、入力端子がインバータＧ１０３の出力端子に接続されたインバータＧ１０６と、から構成される。
【０２１６】
また、図１３（ａ）において、上記したＶＤＤ２動作部は、ソースが第２電源電位ＶＤＤ２に接続されたＰＭＯＳトランジスタＭＰ１０１と、ドレインがＰＭＯＳトランジスタＭＰ１０１のドレインに接続されゲートがインバータＧ１０７の出力端子に接続されたＮＭＯＳトランジスタＭＮ１０１と、ソースが接地電位ＧＮＤに接続されドレインがＮＭＯＳトランジスタＭＮ１０１のソースに接続されゲートにクロック入力信号ＣＬＫが入力されるＮＭＯＳトランジスタＭＮ１０２と、ソースが第２電源電位ＶＤＤ２に接続されゲートがＰＭＯＳトランジスタＭＰ１０１のドレインに接続されたＰＭＯＳトランジスタＭＰ１０２と、ドレインがＰＭＯＳトランジスタＭＰ１０２のドレインおよびＰＭＯＳトランジスタＭＰ１０１のゲートに接続されソースがＮＭＯＳトランジスタＭＮ１０２のドレインに接続されゲートがＶＤＤ１動作部のトランスミッションゲートＧ１０６の第２接点端子に接続されたＮＭＯＳトランジスタＭＮ１０３と、ソースが接地電位ＧＮＤに接続されドレインがＮＭＯＳトランジスタＭＮ１０３のドレインに接続されゲートにクロック入力信号ＣＬＫが入力されるＮＭＯＳトランジスタＭＮ１０４と、を備えている。
【０２１７】
さらに、このＶＤＤ２動作部は、ソースが第２電源電位ＶＤＤ２に接続されゲートにクロック入力信号ＣＬＫが入力されるＰＭＯＳトランジスタＭＰ１０３と、ソースがＰＭＯＳトランジスタＭＰ１０３のドレインに接続されゲートがＰＭＯＳトランジスタＭＰ１０２のドレインに接続されたＰＭＯＳトランジスタＭＰ１０４と、ソースが接地電位ＧＮＤに接続されドレインがＰＭＯＳトランジスタＭＰ１０４のドレインおよび出力データ端子Ｑに接続されたＮＭＯＳトランジスタＭＮ１０５と、ソースが第２電源電位ＶＤＤ２に接続されゲートにクロック入力信号ＣＬＫが入力されるＰＭＯＳトランジスタＭＰ１０５と、ソースがＰＭＯＳトランジスタＭＰ１０５のドレインおよびＰＭＯＳトランジスタＭＰ１０３のドレインに接続されゲートがＮＭＯＳトランジスタＭＮ１０１のドレインに接続されたＰＭＯＳトランジスタＭＰ１０６と、ソースが接地電位ＧＮＤに接続されゲートがＮＭＯＳトランジスタＭＮ１０５のドレインに接続されドレインがＰＭＯＳトランジスタＭＰ１０６のドレインおよびＮＭＯＳトランジスタＭＮ１０５のゲートおよび逆相出力データ端子／Ｑに接続されたＮＭＯＳトランジスタＭＮ１０６と、を備えて構成される。
【０２１８】
また、このＤ形フリップフロップは、図１３（ｂ）に示すように、入力端子ｉｎがクロック入力端子Ｔに接続された信号レベル変換回路１５（図２に示したもの）と、入力端子が信号レベル変換回路１５の出力端子ｏｕｔに接続され第２電源電位ＶＤＤ２で動作するインバータＧ１０７と、入力端子がインバータＧ１０７の出力端子に接続され第２電源電位ＶＤＤ２で動作するインバータＧ１０８と、からなる構成を一部に含んでいる。ここで、上記したクロック入力信号ＣＬＫは、インバータＧ１０８の出力端子から得られ、逆相クロック入力信号／ＣＬＫは、インバータＧ１０７の出力端子から得られる。
【０２１９】
以上のように構成されるＤ形フリップフロップは、実施の形態４において説明したＤ形フリップフロップと同様に、クロック入力信号ＣＬＫのエッジで入力データを取り込み、一時保持され、またクロック入力信号ＣＬＫのエッジでデータを出力する。クロック入力信号ＣＬＫの１周期分だけ信号を遅れてデータ出力端子Ｑに出力する、いわゆるＤ形フリップフロップの機能に加えて、入力データ端子Ｄに入力された、第１電源電位ＶＤＤ１で規定される信号が、第２電源電位ＶＤＤ２で規定される信号として出力データ端子Ｑおよび逆相出力データ端子／Ｑから出力される、いわゆる信号レベル変換の機能を有する。
【０２２０】
以上に説明したとおり、実施の形態６にかかる半導体集積回路によれば、第１電源系（第１電源電位ＶＤＤ１と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位ＶＤＤ２と接地電位ＧＮＤとが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する出力バッファ回路を、Ｄ形フリップフロップの後段に隣接してトライステート形出力回路が配置されるように構成し、特にＤ形フリップフロップがその内部において信号レベル変換をおこなうように機能するので、内部回路から出力された入力信号ＩＮ１と出力コントロール信号ＩＮ２に対して個々にレベル変換とデータ遅延をおこなうことができ、またこれら信号が外部回路へと出力されるまでの経路が一貫して最適な長さとなって、出力バッファ回路１２のデータ信号伝播遅延時間を短縮することができるとともに、従来の信号レベル変換機能付半導体集積回路と比較しても、構成に必要とする素子数を削減することができる。
【０２２１】
【発明の効果】
以上、説明したとおり、この発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、入力回路部とトライステート形出力回路部との間にフリップフロップ回路部を配置して構成しているので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をおこなうことができ、またこれら信号が外部回路へと出力されるまでの経路が一貫して最適な長さとなって、入出力回路のデータ信号伝播遅延時間を短縮することができるとともに、従来の信号レベル変換機能付半導体集積回路と比較しても、構成に必要とする素子数を削減することができるという効果を奏する。
【０２２２】
つぎの発明によれば、フリップフロップ回路部のデータ出力制御をおこなうための第１電源系の第１クロック信号および／または第１セット信号に対しても第２電源系の電圧レベルにレベル変換するので、第２電源系におけるフリップフロップ回路部を制御するのに、レベル変換された第２クロック信号および／または第２セット信号を利用することができるという効果を奏する。
【０２２３】
つぎの発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、フリップフロップ回路部の後段に隣接して入力回路部とトライステート形出力回路部が配置されるように構成しているので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をおこなうことができ、またこれら信号が外部回路へと出力されるまでの経路が一貫して最適な長さとなって、入出力回路のデータ信号伝播遅延時間を短縮することができるとともに、従来の信号レベル変換機能付半導体集積回路と比較しても、構成に必要とする素子数を削減することができるという効果を奏する。
【０２２４】
つぎの発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、フリップフロップ回路部の後段に隣接してトライステート形出力回路部が配置されるように構成し、特にフリップフロップ回路部がその内部においてレベル変換をおこなうように機能するので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をフリップフロップ回路部内部にておこなうことができ、より入出力回路のデータ信号伝播遅延時間を短縮することができるという効果を奏する。
【０２２５】
つぎの発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、フリップフロップ回路部の後段に隣接してトライステート形出力回路部が配置されるように構成し、特にフリップフロップ回路部がその内部において遅延部により遅延させたのちにレベル変換部によりレベル変換をおこなうように機能するので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をフリップフロップ回路部内部にておこなうことができ、より入出力回路のデータ信号伝播遅延時間を短縮することができるという効果を奏する。
【０２２６】
つぎの発明によれば、第１電源系（第１電源電位と接地電位とが供給される電源系）で動作するＬＳＩの内部回路から供給される信号をレベル変換し、ある一定時間遅らせたのちに、第２電源系（第２電源電位と接地電位とが供給される電源系）で動作するＬＳＩ外部のデバイスへと出力する入出力回路を、フリップフロップ回路部の後段に隣接してトライステート形出力回路部が配置されるように構成し、特にフリップフロップ回路部がその内部において第１データ信号および第１制御信号とともに第１クロック信号に対してもレベル変換をおこなうように機能するので、内部回路から出力された第１データ信号と第１制御信号に対して個々にレベル変換とデータ遅延をおこなうことができ、第２電源系にレベル変換された第２クロック信号を第２電源系のトライステート形出力回路部の制御に利用することができ、より入出力回路のデータ信号伝播遅延時間を短縮することができるという効果を奏する。
【図面の簡単な説明】
【図１】  実施の形態１にかかる半導体集積回路の入出力回路部の構成を示す回路図である。
【図２】  実施の形態１にかかる半導体集積回路において信号レベル変換回路の構成を示す回路図である。
【図３】  実施の形態１にかかる半導体集積回路においてトライステート形出力回路の動作機能表を示す図である。
【図４】  実施の形態２にかかる半導体集積回路の入出力回路部の構成を示す回路図である。
【図５】  実施の形態２にかかる半導体集積回路においてＤ形フリップフロップの構成を示す回路図である。
【図６】  実施の形態２にかかる半導体集積回路において出力回路部の動作機能表を示す図である。
【図７】  実施の形態３にかかる半導体集積回路の出力回路部の構成を示す回路図である。
【図８】  実施の形態４にかかる半導体集積回路の入出力回路部の構成を示す回路図である。
【図９】  実施の形態４にかかる半導体集積回路においてＤ形フリップフロップの構成を示す回路図である。
【図１０】  実施の形態４にかかる半導体集積回路においてＤ形フリップフロップの動作タイミングを示すタイミングチャートである。
【図１１】  実施の形態４にかかる半導体集積回路において出力回路部の動作機能表を示す図である。
【図１２】  実施の形態５にかかる半導体集積回路の入出力回路部の構成を示す回路図である。
【図１３】  実施の形態６にかかる半導体集積回路において入力回路部を構成するＤ形フリップフロップの構成を示す回路図である。
【図１４】  従来の信号レベル変換機能付半導体集積回路における入出力回路部の回路図である。
【符号の説明】
１  入力端子、２  出力コントロール端子、３  入出力端子、４  内部回路への出力端子、８  静電保護回路、９  入力バッファ回路、１３  クロック入力端子、１４  セット端子、１５  信号レベル変換回路、１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ  入力回路部、１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ  出力回路部、１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ  出力バッファ回路、Ｇ１３，Ｇ１６，Ｇ２３，Ｇ５３，Ｇ４０２，Ｇ４０３，Ｇ４０６，Ｇ４０７，Ｇ４０９，Ｇ４１０，Ｇ４１１，Ｇ７０１，Ｇ７０３，Ｇ７０４，Ｇ７０７，Ｇ７０８，Ｇ７０９，Ｇ１０１，Ｇ１０３，Ｇ１０４，Ｇ１０６，Ｇ１０７，Ｇ１０８，Ｇ１１１，Ｇ１１２，Ｇ１１３  インバータ、Ｇ１４，Ｇ２４，Ｇ３３，Ｇ５４，Ｇ６３，Ｇ１１４  ＮＡＮＤゲート、Ｇ１５，Ｇ２５，Ｇ３４，Ｇ５５，Ｇ６４，Ｇ１１５  ＮＯＲゲート、Ｇ１０２，Ｇ１０５，Ｇ４０１，Ｇ４０４，Ｇ４０５，Ｇ４０８，Ｇ７０２，Ｇ７０５，Ｇ７０６  トランスミッションゲート、ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ２１，ＭＰ２２，ＭＰ２３，ＭＰ２４，ＭＰ２５，ＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４，ＭＰ３５，ＭＰ４１，ＭＰ４２，ＭＰ５１，ＭＰ６１，ＭＰ１０１，ＭＰ１０２，ＭＰ１０３，ＭＰ１０４，ＭＰ１０５，ＭＰ１０６，ＭＰ１１１，ＭＰ１１２，ＭＰ７０１，ＭＰ７０２ＰＭＯＳトランジスタ、ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４，ＭＮ２５，ＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ４１，ＭＮ４２，ＭＮ４３，ＭＮ５１，ＭＮ６１，ＭＮ１０１，ＭＮ１０２，ＭＮ１０３，ＭＮ１０４，ＭＮ１０５，ＭＮ１０６，ＭＮ７０１，ＭＮ７０２，ＭＮ７０３，ＭＮ７０４  ＮＭＯＳトランジスタ。
【図１】
0004303387.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004303387.tif 000010
【図１０】
0004303387.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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