(57)【特許請求の範囲】
【請求項１】
ソース・ドレインを有し、前記ソース・ドレインの一方が第２の電流供給ノードに接続されたＭＩＳＦＥＴと、前記ソース・ドレインの他方が接続された第１端と第１の電流供給ノードに接続された第２端を有するインピーダンス素子と、前記ＭＩＳＦＥＴのウェル又はボディ電極に接続されたスイッチング回路と、が形成されたチップを備え、
前記ＭＩＳＦＥＴのウェル又はボディ電極は、アクティブ時とスタンドバイ時の少なくとも２つの状態をとり、それぞれ異なる電圧を出力するバイアス電圧発生回路に前記スイッチング回路を介して接続され、
前記ＭＩＳＦＥＴのスタンドバイ状態のしきい値Ｖths はアクティブ状態のしきい値Ｖtha よりも高く、
前記ＭＩＳＦＥＴのゲート電極に印加される電圧は２つの定常状態をとり、その高い方の電圧をＶDDとし、
ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha
なる関係が満たされることを特徴とする半導体装置。
【請求項２】
ソース・ドレインを有し、前記ソース・ドレインの一方が第２の電流供給ノードに接続されたＭＩＳＦＥＴと、前記ソース・ドレインの他方が接続された第１端と第１の電流供給ノードに接続された第２端を有するインピーダンス素子と、前記ＭＩＳＦＥＴのウェル又はボディ電極に接続されたスイッチング回路とが形成されたチップを備え、
前記ＭＩＳＦＥＴのウェル又はボディ電極は、アクティブ時とスタンドバイ時の少なくとも２つの状態をとり、それぞれ異なる電圧を出力するバイアス電圧発生回路に前記スイッチング回路を介して接続され、
前記ＭＩＳＦＥＴのスタンドバイ状態のしきい値Ｖths はアクティブ状態のしきい値Ｖtha よりも高く、
前記ＭＩＳＦＥＴのゲート電極に印加される電圧は２つの定常状態をとり、その高い方の電圧をＶDDとし、
前記ＭＩＳＦＥＴは速度飽和が生じる領域で動作し、
ＶDD（１−Ｖths ／ＶDD）／２＜Ｖths −Ｖtha
なる関係が満たされることを特徴とする半導体装置。
【請求項３】
前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、第１の電流供給ノードの電圧はＶDDであり、第２の電流供給ノードの電圧は０Ｖであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ＭＩＳＦＥＴがｐ型ＭＩＳＦＥＴであり、第１の電流供給ノードの電圧は０Ｖであり、第２の電流供給ノードの電圧はＶDDであることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記インピーダンス素子は、ソース・ドレインの一方とゲートが接続されたＭＩＳＦＥＴであることを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
前記ＭＩＳＦＥＴがｎ型ＭＩＳＦＥＴであり、ｎ型ＭＩＳＦＥＴのウェル又はボディ電圧は、ＶDDよりも高くなることを特徴とする請求項１又は２記載の半導体装置。
【請求項７】
前記ＭＩＳＦＥＴがｐ型ＭＩＳＦＥＴであり、ｐ型ＭＩＳＦＥＴのウェル又はボディ電圧は、０Ｖよりも低くなることを特徴とする請求項１又は２記載の半導体装置。
【請求項８】
ソース・ドレインを有し、前記ソース・ドレインの一方が第２の電流供給ノードに接続された第１のＭＩＳＦＥＴと、前記ソース・ドレインの他方が接続された第１端と第１の電流供給ノードに接続された第２端を有するインピーダンス素子と、が形成され、前記第１のＭＩＳＦＥＴのウェルは、アクティブ時とスタンドバイ時の少なくとも２つの状態をとり、スタンドバイ状態のしきい値はアクティブ状態のしきい値よりも高く設定され、且つ前記第１の電流供給ノードと第２の電流供給ノードで、高い方の電圧をＶDD，低い方の電圧を０Ｖとした論理回路と、
この論理回路に供給される電源電圧ＶDDより高い電圧を与える第１の電圧供給ノードとＶDDより低い電圧を与える第２の電圧供給ノードに接続され、アクティブ／スタンドバイの２つの状態入力に対応して、第１の電圧供給ノードと第２の電圧供給ノードのいずれか一方を選択し、前記第１のＭＩＳＦＥＴのウェルに与えるスイッチング回路と、
前記第１のＭＩＳＦＥＴのウェルにソース・ドレインの一方が電気的に接続された第２のＭＩＳＦＥＴとを具備してなり、
前記第２のＭＩＳＦＥＴは、スタンドバイ状態からアクティブ状態への遷移をする時に遮断状態から導通状態となり、該ＭＩＳＦＥＴのソース・ドレインの他方は０Ｖ以上ＶDD以下に保たれていることを特徴とする半導体装置。
【請求項９】
前記第２のＭＩＳＦＥＴのソース・ドレインの他方は、ＶDDに保たれていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
ソース・ドレインを有し、前記ソース・ドレインの一方が第２の電流供給ノードに接続された複数のＭＩＳＦＥＴと、前記ソース・ドレインの他方が接続された第１端と第１の電流供給ノードに接続された第２端を有するインピーダンス素子と、前記ＭＩＳＦＥＴのウェルに接続されたスイッチング回路と、が形成されたチップを備え、
前記複数のＭＩＳＦＥＴのウェルは複数の互いに異なる電圧を出力するバイアス電圧発生回路に前記スイッチング回路を介して接続され、下面が半導体基板と電気的に接する第１の導電型の半導体領域からなり、
前記バイアス電圧発生回路の出力電圧は、前記ソース電極とウェルとが順方向にバイアスされる方向の電圧と、逆方向にバイアスされる方向の電圧の２つを含み、
前記複数のＭＩＳＦＥＴの間にはトレンチ分離からなる素子分離が形成され、
前記複数のＭＩＳＦＥＴのウェルは前記トレンチ分離下部に形成された半導体領域を通じて共有されていることを特徴とする半導体装置。
【請求項１１】
前記複数のＭＩＳＦＥＴのウェルは、第２の導電型の半導体基板上に接して形成されていることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記複数のＭＩＳＦＥＴのウェルは、第２の導電型の半導体領域を介して第１の導電型の半導体基板上に形成されていることを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記少なくとも１つのＭＩＳＦＥＴのソース電極及びドレイン電極上にＴｉＳｉかＣｏＳｉからなるシリサイドが形成されていることを特徴とする請求項１０記載の半導体装置。
【請求項１４】
前記少なくとも１つのＭＩＳＦＥＴのソース電極又はドレイン電極は、Ｇｅを１×１０18ｃｍ-3以上添加した半導体層が含まれることを特徴とする請求項１０記載の半導体装置。
【請求項１５】
第１導電型の半導体層と、前記第１導電型半導体層の上面と接して設けられた第１導電型と第２導電型のウェルと、
前記第１導電型ウェル内に形成された第２導電チャネル型ＭＩＳＦＥＴと、
前記第２導電型ウェル内に形成された第１導電チャネル型ＭＩＳＦＥＴと、
第１及び第２の電圧供給ノードを備え、
第２導電型ウェルと第１のバイアス電圧発生回路の出力が第１の電圧供給ノードを介して接続され、
第１導電型ウェルと第２のバイアス電圧発生回路の出力が第２の電圧供給ノードを介して接続され、
前記第１導電チャネル型ＭＩＳＦＥＴのドレイン電極と前記第２導電チャネル型ＭＩＳＦＥＴのドレイン電極が電気的に接続され、
前記第２導電チャネル型ＭＩＳＦＥＴのソース電極と前記第１の導電型ウェル電極とがアクティブ時に順方向にバイアスされ、
第１のバイアス発生回路の出力は、第２のバイアス電圧発生回路の出力に依存して制御される半導体装置。
【請求項１６】
前記第２導電チャネル型ＭＩＳＦＥＴのソース電極と前記第１の導電型ウェル電極とが、スタンドバイ時に逆方向にバイアスされることを特徴とする請求項１５記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧電源で高速スイッチングを行う半導体装置に係わり、特に１Ｖ以下の電源に対応した半導体装置に関する。
【０００２】
【従来の技術】
従来、論理回路の一つとして、ＭＩＳＦＥＴからなるインバータが広く用いられている。このインバータは、図１に示すように、電源端（ＶDD）と接地端（０Ｖ）との間に、ｎ（チャネル）型ＭＩＳＦＥＴ４とｐ（チャネル）型ＭＩＳＦＥＴ５を直列接続し、各々のＭＩＳＦＥＴ４，５のソース・ドレインの共通接続部をインバータ出力端とし、各々のＭＩＳＦＥＴ４，５のゲートを共通接続してインバータ入力端６としている。
【０００３】
図１に示すようなＭＩＳＦＥＴのインバータでは、電源電圧をＶDDとすると、消費電力ＰはＶDD2 に比例する。また、電源電圧ＶDDを高く保ったままゲート絶縁膜を薄膜化して高速化しようとすると、ゲート絶縁膜に印加される電界が増大し、ゲートの電界破壊，ゲートのリーク電流の増大，耐圧不良等を生じる。よって、ゲート電界を一定以下に保ちながら電源電圧を低下させることは、低消費電力化及び信頼性向上のために有効であることが知られている。
【０００４】
一方、図１のようなスタティックインバータの遅延時間τpdは、次段の負荷容量をＣL 、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴのしきい値をＶthとして、
τpd＝ｋＣL ＶDD／（ＶDD−Ｖth）n （ｋ：比例定数，ｎ＝１〜２）
で与えられる。インバータの入力端６の電圧は０からＶDDまで変化する。以上から、ＶDDが例えば１Ｖ以下の低電圧の電源では、しきい値Ｖthと電源電圧ＶDDとの差が縮小するためにτpdが増大し、従って高速動作が困難となる。
【０００５】
また、ＣＭＯＳ回路においては電源電圧を低下させ低電力化を図ることが盛んに研究されており、動作速度を損なわずに低電圧動作させるためには、しきい値Ｖthを下げることが必要である。しかし、Ｖthを下げすぎると、トランジスタのソース及びドレイン電極を貫通するサブスレッショルド電流を充分遮断することができなくなる。ここで、Ｓｉのｐｎ接合の順方向電圧以下での用途では、例えば図３５に示すような回路が、良好なカットオフ特性を得るのに有効であることが知られている（F.Assaderathi,D.Sinitsky,S.Parke,J.Bokor,P.K.Ko,and C.Hu,IEDM Technical Digest,809,(1994))。この図３５の回路を簡単に説明する。
【０００６】
図３５において、トランジスタＱ１，Ｑ２のそれぞれのゲートと基板又はボディ電極とは互いに電気的に接続されている。この構造を、本明細書では以後、（ＧＳＴ：Gate-Substrate Tie）トランジスタと呼ぶことにする。また、Ｑ１はｐチャネル型ＭＩＳＦＥＴ、Ｑ２はｎチャネル型ＭＩＳＦＥＴからなり、これらはＣＭＯＳインバータを構成している。
【０００７】
図３５のＱ２の構造では、ゲートに正電圧ＶDDが印加された場合には、基板にも正電圧が印加される。よって、基板バイアス効果によって、基板電圧を０Ｖと保った場合よりもしきい値が低下し、電流駆動能力がより上昇する。また、ゲート電圧が０Ｖの場合には、基板電圧も０Ｖとなるため、基板バイアス電圧を０Ｖに保った場合と同じリーク電流となり、基板バイアス電圧を一定値に固定した回路よりもＯＮ／ＯＦＦ比が向上する。
【０００８】
ところが、本回路では、スタンドバイ時のリーク電流は基板電圧を０Ｖとした値で決まる。例えば、アクティブ時に基板電圧をＶDD、スタンドバイ時に基板電圧を０Ｖよりも負に印加した回路よりも、スタンドバイ時の基板バイアス電圧がよりアクティブ時の基板バイアス電圧に近いため、基板バイアス効果によるしきい値上昇量が小さく、スタンドバイ時のソースとドレインとの間の貫通電流によるリーク電流が大きくなる。
【０００９】
また、図３６のように、図３５のインバータを縦続接続した回路では、スタンドバイ時のリーク電流の別の問題が生じることがある。図３６の回路において、トランジスタＱ１，Ｑ２で形成された第１のインバータの出力は、トランジスタＱ３，Ｑ４で形成された第２のインバータ入力に縦続接続され、ノード１１２を形成している。なお、Ｑ１，Ｑ３はｐチャネル型ＭＩＳＦＥＴからなり、Ｑ２，Ｑ４はｎチャネル型ＭＩＳＦＥＴからなり、それぞれＣＭＯＳインバータとなっている。
【００１０】
第１のインバータの入力ノード１０１’の電圧を論理反転電圧より高い電圧、例えばＶDDとすると、第２のインバータ入力ノード１１２はほぼ０Ｖとなる。この場合、トランジスタＱ３はｐ型ＭＩＳＦＥＴから形成されているため、電源電圧ＶDDの電圧源に接続されたノード１０６’と基板電極１０２との間のＱ３のｐｎ接合が順方向にバイアスされ、順方向ダイオード電流が流れる。ここで、Ｑ２のトランジスタは、ゲート及び基板電極ともに正にバイアスされており、しきい値が低いオン状態になっている。このため、Ｑ３の順方向ダイオード電流がＱ２を通じて、接地電圧ノード１０６へ定常電流が流れる。この電流経路を図３６では実線矢印で示している。逆に、ノード１０１’の電圧が反転電圧よりも低い電圧の場合、トランジスタＱ４及びＱ１を通じて同様に貫通電流が流れる。
【００１１】
さらに本回路でも、スタンドバイ時のリーク電流は、基板電圧を０Ｖとした値で決まり、例えばアクティブ時に基板電圧をＶDD、スタンドバイ時に基板電圧を負に印加した回路よりスタンドバイ時のリーク電流が大きくなる。
【００１２】
【発明が解決しようとする課題】
このように従来、ＭＩＳＦＥＴのインバータのような論理回路においては、ゲート絶縁膜を薄膜化して高速化しようとすると、ゲート絶縁膜に印加される電界が増大し、ゲートの破壊やリーク電流増大等を招く。また、電源電圧ＶDDを低電圧化すると遅延時間τpdの増大を招く。つまり、しきい値電圧を固定した論理回路では、電源電圧ＶDDを低電圧化しつつ遅延時間τpdを減少することは困難であった。また、ゲートと基板を接続したＧＳＴトランジスタのみを用いた論理回路においては、アクティブ時の電流駆動能力を確保したままスタンドバイ時の貫通電流を小さくするのは困難であった。
【００１３】
本発明は、上記問題を解決すべくなされたもので、その目的とするところは、電源電圧の低下に伴う遅延時間τpdの増加を防止することができ、かつゲートに印加される最大電界を一定以下に保つ回路構成を可能にした半導体装置を提供することにある。
【００１４】
また本発明の他の目的は、スタンドバイ時の貫通電流を小さくし、かつアクティブ時の電流駆動能力を確保し、かつアクティブ時のリーク電流も小さく保つ回路構成を可能にした半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
（構成）
本発明の骨子は、基板バイアスを変化させ、しきい値Ｖthをアクティブ（active）時とスタンドバイ（standby ）時に変化させるトランジスタを用いることによって、電源電圧が低下してもアクティブ時の電流駆動能力を向上することにある。しきい値を変化させるトランジスタに対して電源電圧と遅延時間との関係を明らかにしたこと、また基板バイアスを特に順方向バイアスに変化させることに対する諸問題を解決する回路構成法を実現したところに本発明の特徴がある。
【００１６】
また本発明の別の骨子は、基板バイアスの変化によって、しきい値Ｖthをアクティブ時とスタンドバイ時に変化させるトランジスタ（以後、基板バイアス変化トランジスタと呼ぶ）とＧＳＴトランジスタとを組み合わせることにある。基板バイアス変化トランジスタの基板バイアスを負に印加することによって、スタンドバイ時に貫通電流をＧＳＴトランジスタと従来トランジスタの組み合わせよりも小さくし、基板バイアスを浅く印加した基板バイアス変化トランジスタとＧＳＴトランジスタを用いてアクティブ時に電流駆動能力を確保し、従来構造では困難だったアクティブ時／スタンドバイ時のリーク電流の低減と電流駆動能力の向上を両立させたところに本発明の特徴がある。そして、本発明は次のような構成を採用している。
【００１７】
（１）ソース・ドレインの一方がインピーダンス素子を介してＶDDの電圧を有する第１の電流供給ノードに接続され、他方が０Ｖの第２の電流供給ノードに接続されたｎ型ＭＩＳＦＥＴと、このｎ型ＭＩＳＦＥＴのウェル又はボディ電極に接続され、アクティブ時とスタンドバイ時でそれぞれ異なる電圧を発生するバイアス電圧発生回路を切り換えるスイッチ素子とを、同一チップ上に形成してなる半導体装置であって、前記ｎ型ＭＩＳＦＥＴのスタンドバイ状態のしきい値Ｖths はアクティブ状態のしきい値Ｖtha よりも高く、前記ｎ型ＭＩＳＦＥＴのゲートに印加される電圧は２つの定常状態をとり、その低い方の電圧を０Ｖ、高い方の電圧をＶDDとし、
ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha 
なる関係が満たされることを特徴とする。
【００１８】
(1-1) インピーダンス素子は、ソース・ドレインの一方とゲートが接続されたＭＩＳＦＥＴ又は抵抗素子であること。
(1-2) インピーダンス素子は、ｐ型ＭＩＳＦＥＴであり、このｐ型ＭＩＳＦＥＴのゲートはｎ型ＭＩＳＦＥＴのゲートに接続されていること。
(1-3) ｎ型ＭＩＳＦＥＴのウェル電圧はＶDDよりも高くなること。
【００１９】
（２）ソース・ドレインの一方が０Ｖの第２の電流供給ノードに接続され、他方がインピーダンス素子を介してＶDDの電圧を有する第２の電流供給ノードに接続されたｐ型ＭＩＳＦＥＴと、このｐ型ＭＩＳＦＥＴのウェル又はボディ電極に接続され、アクティブ時とスタンドバイ時でそれぞれ異なる電圧を発生するバイアス電圧発生回路を切り換えるスイッチ素子とを、同一チップ上に形成してなる半導体装置であって、前記ｐ型ＭＩＳＦＥＴのスタンドバイ状態のしきい値Ｖths はアクティブ状態のしきい値Ｖtha よりも高く、前記ｐ型ＭＩＳＦＥＴのゲートに印加される電圧は２つの定常状態をとり、その低い方の電圧を０Ｖ，高い方の電圧をＶDDとし、
ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha 
なる関係が満たされることを特徴とする。
【００２０】
(2-1) インピーダンス素子は、ソース・ドレインの一方とゲートが接続されたＭＩＳＦＥＴ又は抵抗素子であること。
(2-2) インピーダンス素子は、ｎ型ＭＩＳＦＥＴであり、このｎ型ＭＩＳＦＥＴのゲートはｐ型ＭＩＳＦＥＴのゲートに接続されていること。
(2-3) ｐ型ＭＩＳＦＥＴのウェル電圧は０Ｖよりも低くなること。
【００２１】
（３）同一チップ上にＭＩＳＦＥＴを含む論理回路，降圧回路，ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴからなる基板バイアス制御回路を形成した半導体装置であって、前記基板バイアス制御回路のｐ型ＭＩＳＦＥＴのソース・ドレインの一方は第１の電流供給ノードに接続され、ｎ型ＭＩＳＦＥＴのソース・ドレインの一方は第２の電流供給ノードに接続され、かつこれらのＭＩＳＦＥＴのゲートはアクティブ／スタンドバイ制御入力端に共通接続され、これらソース・ドレインの他方は共通接続されて前記論理回路のＭＩＳＦＥＴの基板又はボディ電極に接続され、前記論理回路の電源端子の一方は前記降圧回路の電流電圧出力部に接続され、他方は第１又は第２の電流供給ノードのいずれかに接続されていることを特徴とする。
【００２２】
(3-1) 基板バイアス制御回路は、発振周波数又はデューティ比の異なる２つの発振器と、これらの発振器の出力をアクティブ／スタンドバイ制御入力によって切り替えて、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴからなるインバータの入力に供給する切り替え回路を有すること。
(3-2) 基板バイアス制御回路は、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴからなるインバータに、電源電圧よりも高い電圧を印加するための昇圧回路を有すること。
(3-3) 第１の電流供給ノードはＶDDの電圧であり、第２の電流供給ノードは０Ｖであること。
【００２３】
（４）ＭＩＳＦＥＴを含む論理回路と、この論理回路に供給される電源電圧ＶDDより高い電圧を与える第１の電圧供給ノードと、ＶDDより低い電圧を与える第２の電圧供給ノードと、アクティブ／スタンドバイの２つの状態入力に対応して、第１の電圧供給ノードと第２の電圧供給ノードの出力のいずれか一方を選択し、前記論理回路のＭＩＳＦＥＴの基板又はボディ電極に与える選択回路と、前記論理回路のＭＩＳＦＥＴの基板又はボディ電極にソース・ドレインの一方が接続された充電用ＭＩＳＦＥＴとを、同一チップ上に形成してなる半導体装置であって、前記充電用ＭＩＳＦＥＴは、スタンドバイ状態からアクティブ状態への遷移する時に遮断状態から導通状態となり、該ＭＩＳＦＥＴのソース・ドレインの他方は０Ｖ以上ＶDD以下に保たれていることを特徴とする。
【００２４】
（５）アクティブ状態とスタンドバイ状態とで選択的に動作するＭＩＳＦＥＴを含む論理回路と、スタンドバイ状態に対応する電圧を有する第１の電圧供給ノードと、アクティブ状態に対応する電圧を有する第２の電圧供給ノードと、第１及び第２の電圧供給ノードの出力のいずれか一方を選択し、前記論理回路のＭＩＳＦＥＴの基板又はボディ電極に与える切り替えスイッチ回路とを、同一チップ上に形成してなる半導体装置であって、前記切り替えスイッチ回路は、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴからなり、第１の電圧供給ノードの出力は該ｎ型ＭＩＳＦＥＴのソース・ドレインの一方と接続され、第２の電圧供給ノードの出力は該ｐ型ＭＩＳＦＥＴのソース・ドレインの一方と接続され、前記ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴのソース・ドレインの他方は共通接続されて前記論理回路のＭＩＳＦＥＴの基板又はボディ電極に接続され、前記ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴのゲートは共通接続され、アクティブ／スタンドバイの２つの状態の制御入力端に接続され、該制御入力端の電圧は前記論理回路の接地電位と電源電位との範囲内にあることを特徴とする。
【００２５】
(5-1) 第１の電圧供給ノードは、スタンドバイ状態においては負電圧Ｖ１を発生し、そのアクティブ状態の電圧Ｖ２はスタンドバイ時よりも正の電圧となり、第２の電圧供給ノードの出力は、アクティブ状態において正電圧Ｖ３を発生し、そのスタンドバイ状態の電圧はアクティブ状態よりも負の電圧Ｖ４となり、選択回路の第１の電圧供給ノードをＶ１に固定して制御信号を変化させた場合、遮断状態から導通状態に変化する制御入力電圧をＶth1 とし、選択回路の第１の電圧供給ノードをＶ２に固定して制御信号を変化させた場合、遮断状態から導通状態に変化する制御入力電圧をＶth2 とし、選択回路の第２の電圧供給ノードをＶ３に固定して制御信号を変化させた場合、遮断状態から導通状態に変化する制御入力電圧をＶth3 とし、選択回路の第２の電圧供給ノードをＶ４に固定して制御信号を変化させた場合、遮断状態から導通状態に変化する制御入力電圧をＶth4 とし、制御信号のスタンドバイ定常時電圧をＶｓ、アクティブ状態電圧をＶａとして、Ｖth1 ＜Ｖs かつＶth3 ＞Ｖa であって、（Ｖth2 ＞Ｖa かつＶth1 ＜Ｖa ）又は（Ｖth3 ＞Ｖs 又はＶth4 ＜Ｖs ）の少なくとも一方が成立すること。
【００２６】
（６）ｐ型ＭＩＳＦＥＴ，ｎ型ＭＩＳＦＥＴ，及び抵抗素子を同一チップ上に形成してなる半導体装置であって、前記ｐ型ＭＩＳＦＥＴのソース・ドレインの一方は第１の電流供給ノードに接続され、前記ｎ型ＭＩＳＦＥＴのソース・ドレインの一方は第２の電流供給ノードに接続され、前記各ＭＩＳＦＥＴのソース・ドレインの他方は共通接続され、前記ｐ型ＭＩＳＦＥＴのウェル又はボディ電極及び前記ｎ型ＭＩＳＦＥＴのウェル又はボディ電極の少なくとも一方は、前記抵抗素子を介して各ＭＩＳＦＥＴのソース・ドレインの共通接続部に接続され、前記各ＭＩＳＦＥＴのゲートは共通接続されてインバータの入力を形成し、前記ウェル又はボディ電極の全静電容量と前記抵抗素子の抵抗の積は、前記インバータのゲート遅延時間よりも長く、入力信号が定常な状態では前記ウェル又はボディ電極の電圧は前記共通接続されたソース・ドレインの電圧と一致することを特徴とする。
【００２７】
(6-1) 第１の電流供給ノードは論理回路の電源ノードＶDDとなり、第２の電流供給ノードは論理回路の接地ノードとなること。
(6-2) 抵抗素子は、ＭＩＳＦＥＴのソース・ドレイン電極が形成されている半導体領域と同一層のｐｎ構造からなること。
【００２８】
（７）第１導電型半導体層上に第１導電型と第２導電型の各ウェルを隣接して設け、第１導電型ウェルに第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウェルに第１導電チャネル型ＭＩＳＦＥＴと共にダイオードを形成し電流供給ノードを有する半導体装置であって、前記ＭＩＳＦＥＴの少なくとも一方は、アクティブ状態とスタンドバイ状態とで選択的に動作し、第１導電チャネル型ＭＩＳＦＥＴのソース・ドレインは前記電流供給ノードと接続され、前記ダイオード素子の一方は前記電流供給ノードと接続され、第２導電型ウェルとダイオード素子の他方が接続され、前記ダイオード素子の順方向は、第１導電チャネル型ＭＩＳＦＥＴのソース・ドレインと第２導電型ウェルのｐｎ接合の順方向と一致するよう形成され、ダイオード素子の順方向電圧は、第１導電チャネル型ＭＩＳＦＥＴのソース・ドレインと第２導電型ウェルで形成されたｐｎ接合の順方向電圧よりも低くなるようにし、第１導電チャネル型ＭＩＳＦＥＴのソース・ドレインと第２導電型ウェル電極には、アクティブ状態には順バイアスが選択的に印加されることを特徴とする。
【００２９】
（８）第１導電型半導体層上に第１導電型と第２導電型の各ウェルを隣接して設け、第１導電型ウェルに第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウェルに第１導電チャネル型ＭＩＳＦＥＴと共にダイオードを形成した半導体装置であって、前記ＭＩＳＦＥＴの少なくとも一方は、アクティブ状態とスタンドバイ状態とで選択的に動作し、第１導電型ウェルと前記ダイオード素子の一方が接続され、第２導電型ウェルと前記ダイオード素子の他の一方が接続され、前記各ＭＩＳＦＥＴのソース・ドレインの一方は共通接続され、前記ダイオード素子の順方向は、第１導電型ウェルと第２導電型ウェルのｐｎ接合の順方向と一致するよう形成され、前記ダイオード素子の順方向電圧は、第１導電型ウェルと第２導電型ウェルで形成されたｐｎ接合の順方向電圧よりも低くなるようにし、第１導電型ウェル電極と第２導電型ウェル電極に、アクティブ時には順バイアス、スタンドバイ時には逆バイアスが印加されることを特徴とする。
【００３０】
（９）第１導電型半導体層上に第１導電型と第２導電型の各ウェルを隣接して配置し、第１導電型ウェルに第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウェルに第１導電チャネル型ＭＩＳＦＥＴを形成し、さらにスイッチ回路を形成した半導体装置であって、前記ＭＩＳＦＥＴの少なくとも一方は、アクティブ状態とスタンドバイ状態とで選択的に動作し、第２導電型ウェルと前記スイッチ回路の一方が接続され、第１導電型ウェルと前記スイッチ回路の他方が接続され、前記各ＭＩＳＦＥＴのソース・ドレイン一方は共通接続され、前記スイッチ回路はアクティブ状態からスタンドバイ状態に遷移する時に遮断状態から導通状態となり、第２導電型ウェルと第１導電型ウェルに、アクティブ時には順バイアス、スタンドバイ時には逆バイアスが印加されることを特徴とする。
【００３１】
（10）第１導電型半導体層上に第１導電型と第２導電型の各ウェルを隣接して配置し、第１導電型ウェルに第２導電チャネル型ＭＩＳＦＥＴ、第２導電型ウェルに第１導電チャネル型ＭＩＳＦＥＴを形成し、さらに第１の電圧供給ノード及び第２の電圧供給ノードを形成した半導体装置であって、第１導電チャネル型及び第２導電チャネル型のＭＩＳＦＥＴの少なくとも一方は、アクティブ状態とスタンドバイ状態とで選択的に動作し、第２導電型ウェルと第１のバイアス電圧発生回路の出力が第１の電圧供給ノードを介して接続され、第１導電型ウェルと第２のバイアス電圧発生回路の出力が第２の電圧供給ノードを介して接続され、第１のバイアス電圧発生回路の電流駆動能力は、第２のバイアス電圧発生回路の出力電圧の値により変化し、第２導電型ウェルと第１導電型ウェルに、アクティブ時には順バイアス、スタンドバイ時には逆バイアスが印加されることを特徴とする。
【００３２】
（11）同一チップ上に、第１及び第２のＭＩＳＦＥＴと電圧供給ノードを形成した半導体装置であって、第１のＭＩＳＦＥＴのゲートとウェル電極又はゲートとボディ電極が接続され、第１のＭＩＳＦＥＴのソースと第２のＭＩＳＦＥＴのドレインが接続され、第２のＭＩＳＦＥＴのソースは電流供給ノードに接続され、第２のＭＩＳＦＥＴのウェル又はボディ電極の電圧は、前記電圧供給ノードによりスタンドバイ時とアクティブ時で少なくとも２つの定常状態をとり、第２ＭＩＳＦＥＴのスタンドバイ時のしきい値をＶths とし、第１のＭＩＳＦＥＴのしきい値をＶthとするときＶth＜Ｖths となるように設定され、第２のＭＩＳＦＥＴのゲートの電圧は、スタンドバイ時とアクティブ時で少なくとも２つの定常状態をとり、第２のＭＩＳＦＥＴがスタンドバイ時に遮断状態となり、アクティブ時に導通状態となるように設定されていることを特徴とする。
【００３３】
(11-1)第１のＭＩＳＦＥＴは、ゲートとウェル電極又はゲートボディ電極が接続され、かつソース及びドレインを共有しゲートを独立にして複数個並列接続されていること。
(11-2)第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴの多数キャリアの導電型が同一であること。
(11-3)第２のＭＩＳＦＥＴのアクティブ時のしきい値をＶtha とすると、Ｖth＞Ｖtha となること。
(11-4)第２のＭＩＳＦＥＴのウェル又はボディ電極は、第２のＭＩＳＦＥＴのソース電極に対し、スタンバイ時に逆バイアスを印加されており、アクティブ時に順バイアスを印加されていること。
(11-5)第１のＭＩＳＦＥＴのソース電極と第２のＭＩＳＦＥＴのドレイン電極とが接続されたノードに第３のＭＩＳＦＥＴのソース電極が接続され、第３のＭＩＳＦＥＴのゲート電極とウェル又はボディ電極とが接続され、第３のＭＩＳＦＥＴは第１のＭＩＳＦＥＴと同一チップ上に形成されていること。
(11-6)第２のＭＩＳＦＥＴのゲート電圧がスタンバイ時にそのソース電極に対し負のバイアスを印加されていること。
【００３４】
（12）同一チップ上に形成された第１〜第３のＭＩＳＦＥＴと電圧供給ノードを形成した半導体装置であって、第１のＭＩＳＦＥＴのゲートとウェル電極又はゲートとボディ電極が接続され、第１のＭＩＳＦＥＴのドレインと第２のＭＩＳＦＥＴのソース電極及び第３のＭＩＳＦＥＴのゲートが接続され、第２のＭＩＳＦＥＴのドレインは電流供給ノードに接続され、第１のＭＩＳＦＥＴと第３のＭＩＳＦＥＴの多数キャリアの導電型が同一であり、第３のＭＩＳＦＥＴのウェル又はボディ電極は前記電圧供給ノードに接続され、そのゲートとは独立に電位を与えられ、スタンドバイ時とアクティブ時で少なくとも２つの定常状態を取ることを特徴とする。
【００３５】
(12-1)第１のＭＩＳＦＥＴは、ゲートとウェル又はボディ電極とが接続され、かつソース及びドレインを共有しゲートを独立にして複数個並列接続されていること。
(12-2)第４のＭＩＳＦＥＴのゲート電極が第３のＭＩＳＦＥＴのゲート電極に接続され、第４のＭＩＳＦＥＴのソースドレイン電極の一方が、第３のＭＩＳＦＥＴのドレイン電極と接続され、第４のＭＩＳＦＥＴのウェル又はボディ電極は第４のＭＩＳＦＥＴのゲートと独立に電位を与えられること。
【００３６】
（13）第１導電型の半導体基板上に第１導電型の第１の領域と第２の導電型の第２の領域が形成され、第１の領域は半導体基板と第２の領域によって分離して形成され、第１の領域上に第１導電型の第３の領域及び第２導電型の第４の領域が形成され、第２の領域上に第１導電型の第５の領域及び第２導電型の第６の領域が形成されており、第３、第４、第５、第６の領域がそれぞれ素子分離領域により分離されていることを特徴とする半導体装置。
【００３７】
（作用）
本発明によれば、前記（１）（２）の構成を採用することにより、電源電圧を低下させてもゲート遅延時間が増加せず、ゲート電界を一定以下に保つことができる。よって、高速で、ゲート耐圧やゲート絶縁膜を流れる電荷量が一定でも、ゲート絶縁膜に対する信頼性の高い回路を形成できる。また、電源電圧を低下させることが可能なため、ドレイン電界によるホットキャリア発生も抑えることができ、よりトランジスタの信頼性を向上できる。さらに、前記（３）〜（５）の構成を採用することにより、電源電圧が低下してもアクティブ・スタンドバイ状態で基板バイアスの変化量を大きく確保でき、スタンドバイ時の低消費電力化が可能となる。
【００３８】
また、前記（６）の構成を採用することにより、入力の立ち上がりではしきい値を下げ、立ち下がりではしきい値を上げることができ、これによって入力信号の立ち上がり時間又は立ち下がり時間が遅い場合のゲート遅延時間を短縮することが可能となる。
【００３９】
また、前記（７）（８）の構成を採用することにより、基板バイアスコントロールを実現する際に問題となるラッチアップを解消することが可能となる。
【００４０】
また、前記（９）（10）の構成を採用することにより、ウェル間の容量結合によるオーバーシュートやアンダーシュートを抑制することでき、これによりラッチアップを解消することが可能となる。
【００４１】
また、前記（11）（12）の構成を採用することにより、ゲート遅延時間の増大を抑え、高集積化を実現することができる。さらに、従来例の基板バイアスの変化のないトランジスタを縦続接続した構造よりもスタンドバイ時及びアクティブ時の両方でリーク電流を減少させ、アクティブ時に電流駆動能力を確保することができる。
【００４２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００４３】
（実施形態１）
本発明者らは、しきい値Ｖthをアクティブ時とスタンドバイ時に変化させるＭＩＳＦＥＴを用いた論理回路を形成することによって、負荷容量が一定の条件の下で、ＶDDが低下してもτpdを小さくし、かつゲート絶縁膜にかかる最大電界Ｅmax を一定にする方法を新たに見出した。図３にその回路構成例を示す。
【００４４】
図３（ａ）において、ｎ（チャネル）型ＭＩＳＦＥＴ４のゲート電極はｐ（チャネル）型ＭＩＳＦＥＴ５のゲート電極と接続され、インバータの入力電極６（ＩＮ）となっている。さらに、ｎ型ＭＩＳＦＥＴ４のドレイン電極はｐ型ＭＩＳＦＥＴ５のドレイン電極と接続されており、インバータの出力（ＯＵＴ）となっている。また、ｎ型ＭＩＳＦＥＴ４のソースば電極０Ｖ（第２の電流供給ノード）に接続され、ｐ型ＭＩＳＦＥＴ５のソース電極はＶDD（第１の電流供給ノード）に接続されている。これら構成より、スタティック型のインバータを構成している。
【００４５】
図３（ａ）の構造に特徴的なことは、ｎ型ＭＩＳＦＥＴ４の基板電極が可変のバイアス電源Ｇに接続されていることである。この電源Ｇは、基板バイアス効果によってトランジスタのしきい値を変化させるのに用いており、アクティブ時とスタンドバイ時に対応して、少なくとも２値の電圧を出力するようになっている。ここで、ｎ型ＭＩＳＦＥＴのスタンドバイ時のしきい値はＶ1 、アクティブ時のしきい値はＶ1 −ΔＶとなっているとする。
【００４６】
次に、本発明の方法を説明する前に、ゲート絶縁膜に加わる最大電界Ｅmax が電源電圧やＭＩＳＦＥＴ構造にどのように依存するかを、図２のｎ型ＭＩＳＦＥＴのゲート−ｐ型ウェル間バンドダイアグラムを例として説明する。なお、（実施形態１，２）においては、ウェル電極と便宜的に表記した電極は、ＳＯＩ（silicon-on-insulator）構造上の部分空乏化トランジスタにおけるボディ電極や、チャネル下に形成したバックゲート電極、ＳＯＩ絶縁膜の下に形成したバックゲート電極を代わりに用いても構わない。
【００４７】
図２（ａ）は、ゲート絶縁膜１と半導体２のＭＩＳ界面のバンドダイアグラムである。図２で、Ｅc は伝導帯下端を、Ｅv は価電子帯上端を示し、図２中斜線で示した部分は半導体中の空乏層電荷を、ＱB は該空乏層電荷をゲート絶縁膜１に垂直な方向で積分した面密度を示す。ソースから測ったゲート電圧をＶG とし、トラップによる電荷を少ないとして無視すると、ゲート絶縁膜に印加される電界Ｅi は次のように表される。
【００４８】
Ｅi ＝（ＶG −Ψs −ＶFB）／ｔi     …（１）
式（１）でｔi はゲート絶縁膜１の膜厚、ＶFBはＭＩＳキャパシタのフラットバンド電圧、Ψs は半導体２の表面バンド曲がり量とする。
【００４９】
ここで、ＶG ≧Ｖ1 の場合、ミッドギャップから測った半導体２のフェルミレベルをφF として、表面に反転層が形成されるため、Ψs 〜２φF と固定され、式（１）は以下のように、
Ｅi ＝（ＶG −２φF −ＶFB）／ｔi   …（２）
しきい値Ｖ1 に依存しない値となる。
【００５０】
一方、ＶG ＜Ｖ1 の場合には、表面が空乏化し、反転層が形成されていないため、Ψs ＜２φF となる。ここで、ＶG を一定とした場合、表面バンド曲がりΨs はしきい値が上昇するほど小さくなるため、しきい値上昇に伴いＥi は上昇する。特に、図１のＣＭＯＳインバータの場合、ＶG ＝ＶDDとなるから、図２（ｂ）のようにＶDD＜Ｖ1 の場合Ｅi は上昇し、ＶDD≧Ｖ1 の場合Ｅi は一定値となる。
【００５１】
スタンドバイ時においては、サブスレショルドリーク電流を減らすため、更にウェルとｐｎ接合の拡散リーク電流を減らすためには、しきい値Ｖ1 を上昇させるのが望ましく、ゲート絶縁膜電界破壊やリーク電流の増大や耐圧不良を生じるのを防ぐために、Ｅi の絶対値を低く抑え、ＶDD≧Ｖ1 とするのが望ましい。図３の４で示すｎ型ＭＩＳＦＥＴの場合、これら条件を両方とも満たすには、ＶDD＝Ｖ1 とするのが望ましい。
【００５２】
ちなみに、ゲート絶縁膜の信頼性保持に必要なＶDD≧Ｖ1 という条件は、論理回路でスタンドバイ時にデータを保持する場合にも望ましい。例えば、図３（ａ）のインバータの場合、出力が０Ｖとなっている状態で、アクティブ状態からスタンドバイ状態に変化させることを考える。ここで、スタンドバイ状態において、ｐ型ＭＩＳＦＥＴ５の負荷ＣL へ流れ込むリーク電流をＩ0 とする。電源電圧ＶDDよりもＶ1 が低い場合には、ｎ型ＭＩＳＦＥＴ４は導通状態なので電流駆動能力は維持されるが、電源電圧ＶDDよりもＶ1 が高くなると、ｎ型ＭＩＳＦＥＴ４は遮断状態、即ちサブスレショルドリーク領域になって、電流駆動能力が激減し、その流れる電流値の制御は非常に困難になる。このため、ｐ型ＭＩＳＦＥＴ５の負荷ＣL へ流れ込むリーク電流によって出力電圧が上昇し、次段の論理回路の入力しきい値を越えてしまうとデータが破壊されやすくなる。
【００５３】
ここで、ＶDDは、例えば外部電源電圧の変動や並列して接続された論理回路の電流消費によって、例えば５〜１０％程度変動する。またさらに、電池駆動されるデバイスは、電源電圧の変動幅が１０％以上と大きいため、Ｅi の絶対値は電源電圧変動に対する余裕を確保することが望ましい。また、しきい値も、例えば図２の基板２の不純物の数の統計揺らぎによって、一般的にＶ1 ＝βＶDDとするように定数β（≦１）を定めるのが良いことが判る。
【００５４】
次に、ＶDDを低下させてもτpdを小さくし、かつゲート絶縁膜にかかる最大電界Ｅmax を一定にする条件を示す。
【００５５】
まず、Ｖ1 ＝βＶDDとするようにスタンドバイ時のしきい値を定めた後、アクティブ時で、図３でソース・ドレインとウェルとの接合が順バイアス方向になるように基板バイアスをスタンドバイ時よりも印加した場合を考える。この、アクティブ時とスタンドバイ時に基板バイアスを変化させる方法自体については、例えば特開平６−２１６３４６号公報や特開平６−８９５７４号公報などで公知であるが、本発明者らは、ＶDDを一定として基板バイアスを順バイアス方向に印加してもゲート絶縁膜電界が増加しないことを新たに見出した。
【００５６】
つまり、基板バイアスを順方向に印加した場合、反転層が形成されている場合には式（２）よりＥi は一定となる。
【００５７】
次に、アクティブ時、基板バイアス印加により、ｎ型ＭＩＳＦＥＴのしきい値が（Ｖ1 −ΔＶ）となるとして、入力６が０ＶからＶDDまで変化する場合、出力の遅延時間τpdは、次のように表される。
【００５８】
0004253052.tif 000002
ここで、γはＶDDや基板バイアス電圧に依存しない定数で、ｅは１より大きく２以下のパラメータであり、特に長チャネルトランジスタではｅは２となり、キャリア速度が速度飽和するに従い１に近づき、一般には１．３〜１．５の値をとる。ΔＶは、しきい値のスタンドバイ時とアクティブ時の差に相当し、基板バイアスに依存するがＶDDには殆ど依存しない。
【００５９】
図４にΔＶが０、即ち基板バイアスを変化させない従来の場合と、ΔＶが有限の正の定数の場合のτpdのＶDD依存性を示す。従来例では、ＶDDが減少するとτpdはＶDD(1-e) に依存して増加するのに対し、本発明者らは、
ＶDD＜ΔＶ／｛（ｅ−１）（１−β）｝            …（４）
の範囲で、ΔＶが有限の正の定数の場合には、負荷容量ＣL が一定の条件でもＶDDが減少するとτpdは減少することを初めて見出した。なお、この式（４）において、スタンドバイ時のしきい値をＶths 、アクティブ時のしきい値をＶtha とし、ｅ＝２とすると、
ＶDD（１−Ｖths ／ＶDD）＜Ｖths −Ｖtha       …（５）
となる。
【００６０】
上記の発見は、図３（ｂ）で示すｐ型ＭＩＳＦＥＴでも、入力６がＶDDから０Ｖまで変化する場合の出力の遅延時間τpdを考えれば、全く同様に成り立つ。図３（ｂ）は図３（ａ）で基板バイアスをアクティブとスタンドバイ状態で変化する端子を、ｎ型ＭＩＳＦＥＴではなくｐ型ＭＩＳＦＥＴに形成した例である。この電源は基板バイアス効果によってトランジスタのしきい値を変化させるのに用いており、少なくとも２値の電圧を出力するようになっている。ここで、ｐ型ＭＩＳＦＥＴのスタンドバイ時のしきい値Ｖths はＶ1 、アクティブ時のしきい値Ｖtha はＶ1 −ΔＶとなっているとする。
【００６１】
ここで、τpdを減少させるには、ΔＶが電源電圧に依存せず、一定の値を得られる回路が望ましい。よって、望ましい基板電圧を変化させる回路構成としては、図５（ａ）に示すように、ｎ型ＭＩＳＦＥＴ４及びｐ型ＭＩＳＦＥＴ５に各々第１，第２の基板バイアス電圧発生回路７，８をそれぞれ接続し、基板バイアス電圧発生回路７，８にはアクティブ／スタンドバイの選択入力を設けるようにすればよい。また、図５（ｂ）に示すように、基板バイアス発生回路７のみにアクティブ／スタンドバイの選択入力を設けてもよい。さらに、図５（ｃ）に示すように、ｎ型ＭＩＳＦＥＴ４のみに基板バイアス発生回路７を設け、この基板バイアス発生回路７にアクティブ／スタンドバイの選択入力を設けてもよい。
【００６２】
また、上記ではＣＭＯＳインバータについての回路を示したが、式（３）は、いわゆるｎＭＯＳ回路でも成立する。よって、図６（ａ）のようなデプレッション型のＭＯＳ負荷９を用いたｎＭＯＳインバータでも良いし、図６（ｂ）のような抵抗負荷１０を用いたインバータでも良い。また、図５（ａ）〜（ｃ）において、ｎ型ＭＩＳＦＥＴ側の基板バイアスコントロールではなく、図３（ｂ）と同様にｐ型ＭＩＳＦＥＴ側の基板バイアスコントロールを行っても良い。
【００６３】
また、τpdを減少させるには、図７に示すように、降圧回路１５を設けて論理回路１４に印加する電圧を下げるようにしても良い。図７（ａ）は降圧回路及び制御回路の構成を示し、（ｂ）は論理回路部を示している。図７において、１１は基準電圧発生回路を、１２は電圧出力と基準電圧とを比較する比較器を、１３は比較出力を増幅するトランジスタを、１８は内部電源電圧ノードを示す。１１の基準電圧発生回路の出力は１２の比較器の入力に接続されている。これらは、点線の１５で示すブロックで降圧回路として機能し、内部電源電圧ノード１８が論理回路１４に接続されている。図では比較出力を増幅するトランジスタ１３としてｐ型ＭＩＳＦＥＴを示したが、ｐｎｐバイポーラトランジスタをその代わりに用い、エミッタを外部ＶDD端子へ、ベースを１２の出力へ、コレクタを内部電源ノード１８に接続してもよい。
【００６４】
また、図７において、１６はｐ型ＭＩＳＦＥＴ、１７はｎ型ＭＩＳＦＥＴであり、これらはインバータを構成するように外部電源ＶDDと接地端との間に接続されている。このインバータにはアクティブ／スタンドバイ制御信号が入力され、インバータの出力は論理回路回路１４に基板バイアスを与えるノード１９に接続される。そして、アクティブ／スタンドバイ制御入力によって、ノード１９は外部ＶDDから０Ｖまで変化することができるようになっている。
【００６５】
論理回路１４に供給される内部電源電圧は０Ｖより大きく外部ＶDDよりも小さい電圧を取るので、このような構成によって、基板バイアス電圧を内部電源電圧よりも高い電圧から０Ｖまで変化することができ、電源電圧よりも広い範囲の基板バイアス電圧を印加する制御回路２０を形成することができる。このようにすることにより、しきい値変化量ΔＶを、電源電圧範囲で基板バイアスを印加した場合より増大することができる。
【００６６】
ここで、本発明者らは、図７（ａ）に示すような降圧回路を用いた場合に、降圧回路を用いない場合よりもインバータの負荷容量の充放電電力に対して低消費電力化が実現できることを見出した。これを図１５を参照して説明する。
【００６７】
図１５（ａ）及び（ｂ）では、ｐ型ＭＩＳＦＥＴ５とｎ型ＭＩＳＦＥＴ４とが接続されてインバータが形成されており、その入力は周波数ｆの矩形波発振器２２に接続されているとする。なお、図１５（ａ）において発振器２２の電圧は０ＶとＶDLの２値をとり、図１５（ｂ）においては０ＶとＶDDの２値をとるとする。また、図１５（ａ）では、ｐＭＯＳＦＥＴの一方は、降圧回路１５の出力（ＯＵＴ）に接続され、ＶDDよりも低いＶDLの電位となっているとする。また、降圧回路１５には電流平滑化するための容量が並列接続され、条件として、前記インバータのゲート遅延に比較して十分長い時定数で降圧回路１５が応答し、ほぼ一定の直流電流Ｉが降圧回路１５を通じて供給されているとする。
【００６８】
このとき、図１５（ａ）のインバータの負荷容量ＣL の充放電電流によって消費される電力は、ｆＣL ＶDL2 となる。また、インバータを通過する電荷は単位時間当りｆＣL ＶDLとなるから、これが降圧回路を流れる電流Ｉと等しくなり、降圧回路によって消費される電流はｆＣL ＶDL（ＶDD−ＶDL）となる。よって、図１５（ａ）の回路で負荷容量の充放電電流によって消費される全電力は、前記２つの成分の和、即ちｆＣL ＶDLＶDDとなる。一方、降圧回路を用いない図１５（ｂ）の回路の場合、回路で負荷容量の充放電電流によって消費される全電力はｆＣL ＶDD2 となる。ここで、一般にＶDL＜ＶDDだから、降圧回路を用いた方が、負荷容量の充放電電流によって消費される電力を小さくすることができる。
【００６９】
ここで、従来単に外部電源電圧ＶDDを低下させる場合には、τpdが増大する問題があった。しかし、本発明の動作条件、即ちＶDL＜ΔＶ／｛（ｅ−１）（１−β）｝の範囲を満たすようにし、かつ本実施形態の図１５（ａ）の回路構成を用いれば、外部電源電圧ＶDDを一定にした場合においても、τpdを小さくし、かつ負荷容量の充放電電流によって消費される全電力を小さくすることができる。また、このような構成にすることによって、配線を流れる電流Ｉも減少するため、配線のエレクトロンマイグレーションや信頼性の問題も緩和することができる。
【００７０】
さらに、図７（ａ）の構成では、基板バイアス端子１９の電圧は外部電圧から昇圧の必要なく形成できる。よって、発振器やチャージポンプを必要とする昇圧回路を形成するよりも簡単で、低インピーダンスな電源線を用いることができ、結果として高速低消費電力で基板電圧を変化できる。
【００７１】
論理回路１４の構成としては、例えば、図５（ａ）（ｂ）（ｃ）のような構造の他に、図７（ｂ）のようなインバータのｐ型ＭＩＳＦＥＴ５の基板端子を基板バイアス変化端子１９に接続する構造が挙げられる。図７（ａ）及び（ｂ）の構造を組み合わせることによって、基板バイアスを、ｐ型ＭＩＳＦＥＴ５のソース・ドレインと基板とのｐｎ接合が順方向にバイアスされる電圧から、逆方向の電圧まで変化させることができる。
【００７２】
また、基板バイアス制御回路としては、図８（ａ）及び（ｂ）に示すような基板バイアス制御回路２０も考えられる。図８（ａ）では、発振周波数、又はデューティ比の異なる発振器２３と発振器２４をアクティブ／スタンドバイ制御入力によって切り替え、基板バイアス電圧ドライブ用のトランジスタ１６及び１７の入力に接続することによって、外部ＶDDから０Ｖまでの間の中間の電圧を基板バイアス電圧として与えることができる。また、これらの基板バイアス電圧出力１９を発振器のフィードバック入力に用いることによって、安定した電圧を供給することができる。
【００７３】
また、図８（ｂ）では、前述の発振器２３，２４のいずれか一方をアクティブ／スタンドバイ制御入力によって選択的に動作させて、基板バイアス電圧をアクティブ／スタンドバイに適した出力を切り替える。この場合、一方の発振器２３，２４を停止することができるので、より低消費電力をはかることができる。
【００７４】
また、図７（ａ）では、ＶDD側に降圧回路を挿入した例を示したが、これとは逆に図９のように、接地側に降圧回路を挿入してもよい。このような構成をとることによって、ｐ型トランジスタよりも電流駆動能力の高いｎ型トランジスタを降圧回路出力段１３に用いることができ、より応答時間が短く素子面積の小さい回路を実現することができる。また、図９では比較出力を増幅するトランジスタ１３としてｎ型ＭＩＳＦＥＴを示したが、ｎｐｎバイポーラトランジスタで代替してエミッタを外部接地端子へ、ベースを１２の出力へ、コレクタを内部電源ノード１８に接続してもよい。
【００７５】
さらに、図９で示すように、例えば基板バイアス発生回路ブロック２０のｐ型ＭＩＳＦＥＴ１７のＭＩＳＦＥＴ１６と接続されていないソース・ドレイン端子は、例えば昇圧回路２１の出力と接続してもよい。ここで、昇圧回路２１はスタンドバイ状態の基板バイアス電圧を生成する方が、アクティブ状態の基板バイアス電圧を生成するよりも電流駆動能力が小さくて済むので望ましい。
【００７６】
これら構成をとることによって、論理回路１４の電源電圧範囲を越える基板バイアス電圧を印加することができ、より大きなΔＶを確保することができ、かつ高速でスタンドバイからアクティブ状態に遷移することができる。
【００７７】
更に、外部電圧ＶDDが低い場合には、ΔＶを大きく確保するために、図１０（ａ）のようにＶDDよりも高い電圧ＶB2を昇圧回路２１で発生し、論理回路のｎ型ＭＩＳＦＥＴ４のウェル電圧としてアクティブ時に加えてもよい。図１０（ａ）において、昇圧回路２１はＶDDを入力とし昇圧電圧をＶB2を発生させる。また、出力電圧をＶB1とした他の基板バイアス発生回路７と昇圧回路２１は切り替えスイッチを介してｎ型ＭＩＳＦＥＴ４のウェル端子１９に接続されている。また、この切り替えスイッチは、アクティブとスタンドバイの制御入力によって、ｎ型ＭＩＳＦＥＴ４のウェル電圧をそれぞれ、ＶB2及びＶB1に切り替えるようになっている。
【００７８】
電源電圧範囲を越えるスタンドバイ電圧とアクティブ電圧に切り替える切り替えスイッチについては、後に図１４を説明する時に詳細に述べる。
【００７９】
図１０から図１３に対応する実施形態の特長は、昇圧回路の出力と基板端子１９との間ではなく、電源ＶDDと基板端子１９との間にスイッチング素子が形成されている点である。このように素子を形成することによって、電流供給能力が低く出力インピーダンスの高い昇圧回路よりも低インピーダンスの電源線ＶDDによってｐ型ウェル４を充電することができ、スタンドバイ状態からアクティブ状態の切り替えを高速化することができる。また、昇圧回路の電流駆動能力が小さくても済むので、キャパシタを利用したチャージポンプ回路による昇圧法では、より小さな面積のキャパシタで昇圧回路を形成でき、高集積化及び低消費電力化が図れる。
【００８０】
ここで、昇圧回路の出力にＭＩＳＦＥＴを形成した場合は、ＭＩＳＦＥＴの一方のソース・ドレイン電極電圧がＶB2で、ＭＩＳＦＥＴの他の一方のソース・ドレイン電圧がＶsub である場合でも遮断状態が確保できなければならないが、図１０（ａ）の構成では、一方のソース・ドレイン電極電圧をＶB2からＶDDまで下げることができ、ソース・ドレイン間パンチスルーや基板バイアス効果によるしきい値の変化量の減少、ゲート絶縁膜信頼性の向上が期待できる。
【００８１】
図１０（ａ）では、ＶDDとｎ型ＭＩＳＦＥＴ４のウェル端子１９にトランジスタ（スイッチング素子）５' を形成し、そのゲート電極をアクティブ／スタンドバイ制御入力に対してワンショットパルスを発生する回路に接続することによって、スタンドバイ時からアクティブ時への遷移時間を短くでき、電源電圧の変動にも遷移時間の増大を抑えることができる。ここで、ワンショットパルスの発生は、図１０（ｂ）のタイミングチャートで示すように、スタンドバイ時からアクティブ時に変化することで生じ、そのパルス継続時間は、ウェル端子１９の電位がＶB1からＶDDまでの範囲内となるように決める。一般的に消費電力を小さくした昇圧回路の出力インピーダンスに対し、外部電源ＶDD線のインピーダンスが小さいため、ＶDDの電圧まではより速く充電することができる。
【００８２】
ここで、簡単のために論理回路の代表として、図１０（ａ）ではインバータで示したが、勿論ＮＡＮＤやＮＯＲ、パスゲート回路などのロジックでも構わず、ウェルの極性が一致した複数の論理回路で用いることができる。なお、ワンショットパルスの発生回路については、例えば特開平８−２０４１４０号公報等で公知であり、ここではその詳細は省略する。
【００８３】
さらに、昇圧回路２１を用いた実施形態の変形例としては、図１１（ａ）で与えられる回路が考えられる。図１１（ｂ）にはそのタイミングチャートを示す。これは、ノード１９のＶsub の電圧によって、パルス発生回路の動作を制御している。ここで、ｐ型ＭＩＳＦＥＴのしきい値をＶtbp として前記パルス発生回路のパルスがＶDDから０Ｖになるのは、スタンドバイ時からアクティブ時に変化することで生じ、パルスが０ＶからＶDDになるのは、Ｖsub があるしきい値（ＶDD−Ｖtbp ）以上になった時となる。このような構成とすれば、トランジスタ５がｏｎからｏｆｆとなる基板電圧Ｖsub を（ＶDD−Ｖthp ）に保つことができ、Ｖsub は電源電圧ＶDDが変化しても常にＶthp だけの電圧余裕があり、昇圧回路２１から基板端子１９を通じてＶDD電源線に流れる漏洩電流を防ぐことができ、消費電力を小さくできる。
【００８４】
さらに、図１１（ａ）の回路変形例を図１２（ａ）に示す。図１２（ａ）はＶDD線にｐ型ＭＩＳＦＥＴ５''のソース・ドレイン電極の一方が接続され、他のソース・ドレイン電極の一方とゲート電極が接続され、トランジスタのしきい値Ｖthp を有する整流性ダイオードとなっている。図１２（ｂ）にタイミングチャートを示す。このダイオード５''とトランジスタスイッチ５"'が直列接続され、ウェル端子１９に接続されている。このような構成にすることにより、ここで、このトランジスタ５''と５''' が両方とも導通状態となるのは、アクティブの時で、かつ、Ｖsub 端子が（ＶDD−Ｖthp ）以下の場合である。よって、この構成でも、図１１（ａ）で示したのと同様、スタンドバイからアクティブに変化するときに高速に充電することができる。
【００８５】
勿論、図１２（ａ）のＭＯＳダイオード５''を、図１３のようにｐｎ接合ダイオードやショットキーバリアダイオードとしても良いし、ｐ型ＭＩＳＦＥＴではなく、ｎ型ＭＩＳＦＥＴで形成したＭＯＳダイオードでもよい。
【００８６】
また、図１２（ａ）では、アクティブ／スタンドバイ制御入力を、昇圧回路２１及び基板バイアス回路７に入力している。本発明者らは、この切り替えスイッチと電源の構成についても新たな構成を考案した。このアクティブ／スタンドバイ制御入力は、昇圧回路２１に対しては、アクティブの場合に電流駆動能力を向上し、スタンドバイ時には電流駆動能力を低下、又は昇圧を停止するようにし、この出力電圧をＶa1とする。一方、スタンドバイ基板バイアス回路７に対しては、スタンドバイの場合に電流駆動能力を向上し、アクティブの時には電流駆動能力を低下、又はバイアス電圧発生を停止するようにし、この出力電圧をＶa2とする。このように両回路２１及び７の出力電圧を制御することにより、切り替えスイッチのＶsub とＶa1及びＶa2間にかかる電圧を、両回路２１及び７が常に動作している場合に比べ、低下させることができる。
【００８７】
例えば、両バイアス回路の電流駆動能力が変化せず動作する従来例では、アクティブ時には、Ｖsub 及びＶa2にＶB2が、Ｖa1にＶB1が印加され、電流切り替えスイッチはＶa1を遮断しなければならない。よって、ｎ型ＭＩＳＦＥＴのパスゲート回路を用いた図１４のようなスイッチでは、アクティブ時の前記ｎ型ＭＩＳＦＥＴのゲート電圧をＶGA、トランジスタのしきい値をＶthn として、ＶGA−Ｖthn ＜ＶB1を満たすように設定する必要がある。ここで、ＶGAとして、基板バイアスを印加する論理回路と共通として０ＶからＶDDであると考えると、ＶB1＞−Ｖthn の範囲にＶB1は限定される。このＶB1の限定を外すには、ＶGAに０Ｖ以下を印加する必要がある。
【００８８】
ところが、図１２（ａ）の回路を用い、アクティブ時にスタンドバイ基板バイアス回路７のバイアス電圧発生を停止した場合には、図１２（ｂ）のように、Ｖa1はＶB1よりも０Ｖに近づく（この電圧をＶB3とする）ので、電流切り替えスイッチの遮断能力は低くてもよい。逆に、スタンドバイ時に昇圧回路２１のバイアス電圧発生を停止した場合には、図１２（ｂ）のように、Ｖa2はＶB2よりも０Ｖに近づく（この電圧をＶB4とする）ので、Ｖsub 電圧ＶB1とＶa2との差が小さくなり、両回路が動作している場合に比べ、電流切り替えスイッチの遮断能力は低くてもよい。
【００８９】
よって、スイッチ用ＭＩＳＦＥＴのゲート電圧の昇圧又は負電圧を印加をしなくても、例えば図１４のような単純なスイッチ回路でスイッチングをすることができる。この場合、例えば切り替えスイッチのゲートに入力されるアクティブ／スタンドバイ状態制御入力（負論理）の論理電圧振幅を０ＶとＶDDとし、ｐ型ＭＩＳＦＥＴ５のしきい値Ｖthp をＶB4−ＶDD＜Ｖthp ＜ＶB2を満たすようにし、さらにｎ型ＭＩＳＦＥＴ４のしきい値Ｖthn を−ＶB3＜Ｖthn ＜ＶDD−ＶB1とするように設定すれば良い。
【００９０】
このように設定することによって、論理回路のＭＩＳＦＥＴを同じしきい値で切り替え信号入力を０ＶとＶDDの範囲のトランジスタを、切り替えスイッチのトランジスタとして用いることができ、切り替えスイッチ用の昇圧電源や負電圧発生、及び電圧コンバータも必要なくなる。さらに、スイッチ回路内のＭＩＳＦＥＴのゲート電圧の昇圧も必要ないため、ゲート絶縁膜に対する信頼性も確保できる。
【００９１】
図１４ではｎウェルに関して順方向バイアスを加える切り替えスイッチにｐ型ＭＩＳＦＥＴを用い、逆方向バイアスを加える切り替えスイッチにｎ型ＭＩＳＦＥＴを用いたが、相補的に、ｐウェルに関しては、順方向バイアスを加える切り替えスイッチにｎ型ＭＩＳＦＥＴを用い、逆方向バイアスを加える切り替えスイッチにｐ型ＭＩＳＦＥＴを用いればよい。
【００９２】
また、典型的な均一濃度のウェルのＭＯＳＦＥＴにおいては、基板濃度をＮA と、半導体の誘電率をεs 、ソース電極から測ったスタンドバイ時の基板電圧をＶBSS 、アクティブ時の基板電圧をＶBSa 、電気素量をｑとして、ΔＶは次のように表わされる。
【００９３】
0004253052.tif 000003
例えば１×１０18ｃｍ-3の基板濃度でｔi ＝６ｎｍのシリコンＭＯＳＦＥＴでは、ＶBSS ＝−１ＶでＶBSa ＝０Ｖとすると、ΔＶは０．４３Ｖ程度となる。ここで、β＝０．８、即ちＶ1 ＝０．８ＶDDを満たすｎ型ＭＯＳＦＥＴを考えると、ｅ≦２の条件から、ＶDD＜ΔＶ／｛（ｅ−１）（１−β）｝≦２．１５Ｖ以下でＶDD低下に従いτpdも低下する。さらに、例えばΔＶ＝０．２［Ｖ］、Ｖ1 ＝０．８ＶDD，ｅ＝２の条件では、ＶDD＝０．５ＶとＶDD＝０．４Ｖを比較すると、ＶDD＝０．４Ｖの方がγＣL ＶDD／｛（１−β）ＶDD＋ΔＶ｝e は小さくなり、ＭＩＳＦＥＴをデプレッション型にしなくてもエンハンスメント型ＭＩＳＦＥＴでも電源電圧を低下させると高速化することができる領域が存在する。
【００９４】
なお、通常のＭＯＳＦＥＴの基板定数（２εs ｑＮA ）0.5 （ｔi ／εi ）は、０．１〜１［Ｖ0.5 ］だから、基板バイアス電圧の変化量が電源電圧ＶDDよりも大きくなり、前記バイアス電圧発生回路は昇圧回路、又は外部電圧から降圧する図７のような回路が望ましい。また、一般に、ｅ≦２の条件より、ＶDD＜ΔＶ／（１−β）の範囲では、本実施形態の条件を満たし、ＶDD低下に従いτpdも低下する。
【００９５】
ここで、シリコンＭＯＳＦＥＴで、基板濃度を１×１０19ｃｍ-3以下にするのがソース・ドレイン電極と基板電極間のトンネルリークを防ぐのに望ましい。この基板濃度条件においても、基板バイアスを０．６〜−３Ｖの範囲で変化させると、ΔＶとしては、ｔi ＝６ｎｍでは、０Ｖから６Ｖ程度まで変化させることができ、本実施形態の条件、つまりＶDD＜ΔＶ／（１−β）を満たす電源電圧は６Ｖ以下で容易に実現することができる。
【００９６】
なお、本実施形態は、速度飽和が起こる短チャネル領域で、速度飽和が起きない領域よりもより高いＶDDでτpdが減少する効果が生じる。これは、短チャネル領域でｅが２から１に近づくために、ＶDDの上限のΔＶ／｛（ｅ−１）（１−β）｝が上昇するためである。
【００９７】
（実施形態２）
本実施形態では、入力信号が傾きを持っているときのＣＭＯＳ論理回路のゲート遅延時間τpdを減らす回路構成について述べる。τpdを減らすには、論理回路の電流駆動能力を向上させることの他に、論理反転しきい値Ｖinv を下げることが必要なことは公知である（ＭＯＳ集積回路の基礎（武石喜幸・原央監修），p.44）。以下、これについてＣＭＯＳインバータを例にして簡単に説明する。
【００９８】
図１６（ａ）は、図１の構造で示されるＣＭＯＳインバータ（図中に挿入図で示す）の入出力特性を示している。ここで、入力反転電圧Ｖinv の定義として、入力電圧がＶinv の時入力電圧が出力電圧と等しくなる電圧とする。一般的に、図１のｎ型ＭＩＳＦＥＴ４ととｐ型ＭＩＳＦＥＴ５の電流駆動能力やしきい値に差がある場合には、図１６（ａ）に示すようにＶinv は必ずしもＶDD／２とはならない。
【００９９】
図１６（ｂ）は、前記インバータに対する入力波形及び出力波形を模式的に示す図である。ここで、入力波形の傾きをαi 、出力波形の傾きをαo とし、入出力は０ＶからＶDDまで変化するとする。入力がＶinv 以下だと、ｎ型ＭＩＳＦＥＴの電流駆動能力がｐ型ＭＩＳＦＥＴの電流駆動能力より低いので、出力はほぼＶDDに固定され、負荷容量の放電は行われない。入力がＶinv 以上になると急激にｎ型ＭＩＳＦＥＴの電流駆動能力が増すので、負荷容量の放電が開始される。よって、この時のインバータ遅延τpdを入力波形がＶDD／２となった時間から、出力波形がＶDD／２となった時間とすると、τpdは以下の式で表わされる。
【０１００】
τpd＝（２Ｖinv −ＶDD）／２αi ＋ＶDD／２αo     …（７）
式（７）より、入力が０ＶからＶDDの方向、即ち立ち上がりの方向に変化する場合、Ｖinv を０Ｖの近くまで下げることによって高速化できることが明らかである。また、逆に入力がＶDDから０Ｖの方向、即ち立ち下がりの方向に変化する場合、Ｖinv をＶDDの近くまで上昇させることによって高速化できる。
【０１０１】
以上の特性を実現する実施形態として、図１７（ａ）の回路が挙げられる。図１７（ａ）において、ｎ型ＭＩＳＦＥＴ４のゲート電極はｐ型ＭＩＳＦＥＴ５のゲート電極と接続され、インバータの入力電極６となっている。さらに、ｎ型ＭＩＳＦＥＴ４のソース・ドレイン電極の一方は、ｐ型ＭＩＳＦＥＴ５のソース・ドレイン電極の一方と接続されており、インバータの出力となっている。また、ｎ型ＭＩＳＦＥＴ４のソース・ドレイン電極のもう一方は０Ｖに接続され、ｐ型ＭＩＳＦＥＴ５のソース・ドレイン電極のもう一方はＶDDに接続されている。これらの構成より、スタティック型のインバータを構成している。
【０１０２】
図１７（ａ）の構造に特徴的なことは、ｎ型ＭＩＳＦＥＴ４のウェル電極又はｐ型ＭＩＳＦＥＴ５のウェル電極が、前記インバータの出力と抵抗素子１０を介して接続され、出力電圧を基板バイアス電圧にフィードバックしていることである。また、この抵抗素子１０の抵抗Ｒと、抵抗素子１０が接続された各ウェルの全容量Ｃw の積ＲＣw は、急峻な０ＶからＶDDまでのステップ入力を与えた場合のインバータ遅延時間に比較し長くなるようになっており、かつ入力が定常な状態では、前記ウェル電極又はボディ電極の電圧はインバータの出力電圧に等しくなっている。
【０１０３】
また、本実施形態で説明する図１７（ａ）（ｂ）、図１９（ａ）、図２０（ａ）（ｂ）の例では、ソース・ドレイン接合と基板との接合を順方向にバイアスするようになるため、順方向バイアスによるリーク電流を減らすためには、Ｓｉを半導体として用いた場合には、電源電圧ＶDDを０．６Ｖ以下で用いるのが望ましい。さらに、現在の高速スイッチング回路でゲート遅延τpdが典型的に１０〜１００ｐｓ程度であることや、次段のウェル容量Ｃw がＭＩＳＦＥＴのチャネル幅１μｍ当たり１〜１００ｆＦであることを考えると、抵抗素子１０の大きさとして、ＭＩＳＦＥＴのチャネル幅１μｍ当たり１００Ω以上が望ましい。
【０１０４】
次に、本回路の動作を説明する。図１８は、図１７（ａ）に対応するインバータ入力電圧Ｖin、ｎ型ＭＩＳＦＥＴ４のウェル電圧Ｖsub 、インバータ出力電圧Ｖout の時間変化の関係を示した図である。まず、入力が０Ｖの時、出力はＶDDになっているので、ウェル電圧の初期値も定常状態としてＶDDになっている。次に、入力が傾きαi で０ＶからＶDDまで上昇すると、ｎ型ＭＩＳＦＥＴ４のゲート容量をＣg 、ｎ型ＭＩＳＦＥＴ４のｐ型ウェルに関する全容量をＣtot として、ｎ型ＭＩＳＦＥＴ４のしきい値電圧Ｖthにゲート電圧が達するまで、容量結合により、Ｃg / Ｃtot αi の傾きでウェル電圧も上昇する。この結果、ｎ型ＭＩＳＦＥＴ４のｐ型ウェルがより正にバイアスされることになり、基板バイアス効果によってしきい値が低下し、基板バイアスをＶDDに固定した場合よりも電流駆動能力が増す。
【０１０５】
一方、ｐ型ＭＩＳＦＥＴ５は、ゲート電圧の上昇分だけ電流駆動能力が減少する。これらにより、インバータ反転電圧Ｖinv が０Ｖに近づき、負荷容量に蓄えられた電荷を放電する遅延時間が、基板バイアスをＶDDに固定した場合に比較して短くなる。さらに、インバータ入力ＶinがＶinv より大きくなると、抵抗１０を通じて前記ウェルに蓄えられた電荷がＲＣw の時定数で出力端子へ放電されるので最終的にはＶsub はＶout と同じ電位である０Ｖとなる。Ｖsub ＝０Ｖの場合、Ｖsub ＝ＶDDの場合よりも反転電圧Ｖinv は上昇するので、今度は入力がＶDDから０Ｖに変化する場合のスイッチング速度は向上する。
【０１０６】
なお、図１７（ａ）の変形例としては、抵抗素子１０をｎ型ＭＩＳＦＥＴ４とｐ型ＭＩＳＦＥＴ５で共通化して、両ウェルを短絡する図１７（ｂ）の回路が挙げられる。この回路では、抵抗素子１０の数を減らすことができ、インバータ面積を縮小することができる。図１７（ｂ）の回路構成では、入力が傾きαi で０ＶからＶDDまで上昇する場合、スイッチング初期においては、ｐ型ＭＩＳＦＥＴ５のチャネル反転層が既に形成されているため、ｎ型ＭＩＳＦＥＴ４の基板バイアス電圧はＶDDに固定され、容量結合によるｎ型ＭＩＳＦＥＴ４のしきい値低下の効果はない。しかし、反転電圧Ｖinv は、Ｖsub の定常状態の変化に従って、入力電圧が０Ｖの時低く、ＶDDの場合に高く変化し、高速スイッチング動作できる特徴は保持される。
【０１０７】
なお、従来より、インバータを形成するＭＩＳＦＥＴのウェル電極にインバータの入力を接続する例は公知である（特開平６−０８５２６２号公報）。本実施形態では、インバータの入力をウェル電極に接続する公知例に比較して、入力はウェル電極とは接続されていないため、ウェルとドレイン間の帰還容量、即ちミラー容量成分の増大がない。このため、より高速にスイッチング動作を行うことができる。
【０１０８】
また、本実施形態の変形例としては、図１９（ａ）で示す例が挙げられる。図１９（ａ）では、ｐ型ＭＩＳＦＥＴ５のウェル電極を抵抗１０を介してインバータの出力と接続され、ｎ型ＭＩＳＦＥＴ４のウェル電極は他の基板バイアス回路７と接続されている。このように片方のウェルのみを論理出力端子に接続したものでもよい。勿論、ｎ型ＭＩＳＦＥＴ４のウェル電極を抵抗１０を介してインバータの出力と接続し、ｐ型ＭＩＳＦＥＴ５は他の基板バイアス回路７と接続している構成や、第１のバイアス回路７を電源線、つまり０ＶやＶDDの電源で代用した構成でもよい。
【０１０９】
図１９（ｂ）は、さらに、インバータの出力を抵抗１０' ，１０''による分割によって電圧を降圧し、抵抗１０を介してｎ型ＭＩＳＦＥＴ４のウェル電極に接続した例である。このようにすることにより、抵抗分割によってｐ型ＭＩＳＦＥＴ５のウェルに印加される電圧をＶDDよりも低下させることができ、ＶDDを、ｐ型ＭＩＳＦＥＴ５のソース・ドレイン接合とウェル電極のｐｎ接合の順方向電圧よりも上昇させることができる。
【０１１０】
また、抵抗の代わりに、図１９（ｃ）のように第３，第４のＭＩＳＦＥＴ２６，２８を用いることもできる。この場合、ｎ型ＭＩＳＦＥＴ４のウェル電極は、第３のＭＩＳＦＥＴ２６のソース・ドレイン電極の一方と接続され、ＭＩＳＦＥＴ２６のソース・ドレイン電極の他の一方は、インバータの出力と接続されている。また、ＭＩＳＦＥＴ２６のしきい値をＶthとして、ＭＩＳＦＥＴ２６のゲート端子２７には前記しきい値よりも高い電圧Ｖ1 が印加されている。ここで、ＭＩＳＦＥＴ２６のドレイン−ソース間抵抗Ｒと、ＭＩＳＦＥＴ２６が接続されたウェルの全容量Ｃw の積ＲＣw は、急峻な０ＶからＶDDまでのステップ入力を与えた場合の４及び５で形成されたインバータのゲート遅延時間に比較し長くなるようになっている。
【０１１１】
同様に第４のＭＩＳＦＥＴ２８のソース・ドレイン電極の一方とｐ型ＭＩＳＦＥＴ５のウェル電極が接続され、ＭＩＳＦＥＴ２８のソース・ドレイン電極の他の一方はインバータの出力と接続されている。また、ＭＩＳＦＥＴ２８のゲート端子２９にはＭＩＳＦＥＴ２８のしきい値よりも低い電圧が印加されている。
【０１１２】
ここで、ＭＩＳＦＥＴ２６は、出力電圧Ｖout が（Ｖ1 −Ｖth）よりも低い時に導通し、高いときに遮断されるので、Ｖsub は電源電圧ＶDDに関わらず（Ｖ1 −Ｖth）に上限が固定される。よって、電源電圧ＶDDが変動しても一定の基板バイアス電圧を得ることができる。図１９（ｃ）のｐ型ＭＩＳＦＥＴ５、及び電圧リミッタｐ型ＭＩＳＦＥＴ２８についても同様に動作することは明らかであろう。
【０１１３】
さらに、本実施形態の応用として、インバータのみならずＮＡＮＤゲート及びＮＯＲゲートなどの多入力論理ゲート構造でも用いることができる。例えば、図２０（ａ）に２入力ＮＡＮＤゲートを、図２０（ｂ）に２入力ＮＯＲゲートを示す。動作は図１９（ａ）と同様なので省略するが、図２０（ａ）では抵抗１０をそれぞれのウェルに形成した場合、図２０（ｂ）は同種のウェルで抵抗１０を共通化した場合を示している。
【０１１４】
また、本実施形態では、例えば図１７（ａ）の回路構成を実現するには、図２１に示す素子構造が挙げられる。図２１では、例えばＳｉからなる半導体基板上に形成されたｐ型ウェル３１及びｎ型ウェル３２の上部に、例えばシリコン酸化膜又は窒化膜からなるゲート絶縁膜４０を介して、例えばＢ又はＰ不純物を添加したポリシリコンからなるゲート電極４１が形成されている。
【０１１５】
ゲート電極の両側には、例えばＡｓ又はＢをイオン注入して形成した前記ウェルと逆の導電性を有するソース・ドレイン層３３，３６が形成されており、ソース・ドレイン層３３，３６の上部には、例えばＣｏＳｉやＴｉＳｉからなるシリサイド層３７が形成されている。さらに、ｎ型ＭＩＳＦＥＴのソース・ドレイン層の一方の３３は、例えばＷ，Ｔｉ，ＴｉＮ，Ａｌを含む金属で形成された配線３９を介してｐ型ＭＩＳＦＥＴのソース・ドレイン層の一方の３６に接続されている。ｐ型ウェル３１とｎ型ウェル３２との間には、例えばシリサイド酸化膜からなる素子分離絶縁体層３８が形成されている。
【０１１６】
本実施形態で特徴的なことは、前記配線層の接続されたソース・ドレイン電極３３又は３６の空乏層が及ぶ範囲内に、ウェルと同じ導電性を有する、例えばＡｓ又はＢを添加した高濃度不純物添加層３４又は３５のいずれかが形成されており、ソース・ドレイン電極と高濃度不純物添加層との間にトンネル電流が流れること、及び配線３９は高濃度不純物添加層３４，３５に対して直接接続されておらず、シリサイド層３７は前記高濃度不純物添加層３４とソース・ドレイン層３３を接続していない点、及びシリサイド層３７は前記高濃度不純物添加層３５とソース・ドレイン層３６を接続していない点にある。
【０１１７】
このような構造にすることによって、前記高濃度不純物添加層３５とソース・ドレイン層３６との間の抵抗は、シリサイド３７によって決定される抵抗よりも高く、３５と３６との間のｐｎ接合のトンネルリークで決まる抵抗を得ることができる。
【０１１８】
次に、図２２（ａ）（ｂ）（ｃ）を用いて、この実施形態の半導体構造の製造工程を説明する。
【０１１９】
まず、例えばボロン濃度１０15ｃｍ-3のｐ型層を形成した半導体を準備する。次いで、ｐ型ウェル領域３１にボロンを１０12〜１０15ｃｍ-2程度イオン注入、ｎ型ウェル領域３２にリンを１０12〜１０15ｃｍ-2程度イオン注入してウェル拡散し、ウェル領域の濃度を最適化する。イオン注入のエネルギーは、例えば１００ｅＶから１０００ｅＶとの間とする。これらウェル領域の濃度は１０15ｃｍ-3〜１０19ｃｍ-3とすればよい。次いで、半導体層の表面を酸化し、例えば０．０１〜０．０５μｍの厚さのＳｉ酸化膜を作成する。さらに、トレンチのマスク材となるシリコン窒化膜又はシリコン膜を例えば０．０３〜０．５μｍ堆積する。
【０１２０】
次いで、例えばトレンチ分離からなる素子分離３８を形成する。トレンチ分離の深さは例えば０．１〜２μｍの間とし、素子分離のトレンチを形成後、例えばシリコン酸化膜からなる絶縁膜を０．１〜４μｍ堆積する。この後、領域３８の高さに比べ±０．３μｍの高さの範囲に入るようにエッチバック又はポリッシングによって素子分離トレンチ以外を取り除く。次いで、トレンチのマスク材を、例えば反応性エッチングによって取り除く。次いで、ｐ型ウェル領域３１にボロンやインジウムをイオン注入、ｎ型ウェル領域３２にリンや砒素，アンチモンをイオン注入してウェル拡散し、チャネル領域及びウェル領域の濃度を最適化してもよい。
【０１２１】
次いで、半導体層の表面を、例えば１〜２０ｎｍ酸化又は窒化してゲート絶縁膜４０を形成する。ゲート絶縁膜としては、堆積法によって形成してもよい。次いで、ゲート電極４１となる多結晶シリコン膜を全面に堆積し、リン又はボロンをイオン注入してこれを低抵抗化する。さらに、リソグラフィーと反応性イオンエッチングにより加工して、ゲート電極を形成し、これにより図２２（ａ）の形状を得る。
【０１２２】
次いで、図２２（ｂ）に示すように、レジスト４２を全面に塗布後、リソグラフィを行い、例えばｎ型不純物である砒素，アンチモン，又はリンを、例えば加速電圧１〜１００ｅＶで１０13〜１０16ｃｍ-2イオン注入してｎ型ソース・ドレイン層３３及びｎ型領域３５を作成する。このように３３と３５を同時形成することによって、３３及び３５を独立に作成した場合よりも工程数を減らすことができる。さらに、レジスト４２を全面に塗布後、リソグラフィを行い、例えばｐ型不純物であるボロン又はＢＦ2 、インジウムを加速電圧１〜１００ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｐ型ソース・ドレイン層３６及びｐ型領域３４を作成する。ここで、３５と３６の距離及び３３と３４との距離はトンネルリーク電流が流れる程度、０ｎｍ〜０．３μｍ程度とする。
【０１２３】
さらに、シリサイドを３３及び３６上のソース・ドレイン上に選択的に形成するために、例えば全面にシリコン酸化膜からなる絶縁膜４３を０．０１〜１μｍの厚さで堆積後、リソグラフィとエッチングによって、層３４及び層３５上に膜４３が残るようパターニングする。その後、例えばＣｏかＴｉを０．０１〜０．３μｍ全面堆積し、４００度以上の熱工程を経ることによって選択的にソース・ドレイン上にＣｏＳｉ又はＴｉＳｉを形成し、残った金属をエッチングによって取り除き図２２（ｃ）の形状を得る。
【０１２４】
この後は図示しないが、層間絶縁膜を堆積した後、リソグラフィーと反応性イオンエッチングにより配線コンタクト４４を形成、さらに例えばＡｌやＷからなる金属を堆積し、上部の配線層を形成して完成する。
【０１２５】
図２１の構成の変形例としては、例えばシリサイド層３７を設けない図２３（ａ）の構成が挙げられる。この構成では、コンタクト４４を基板と異なる導電タイプのソース・ドレイン層３３又は３６に接続し、基板と同じ導電タイプのソース・ドレイン層３４又は３５には接続しないことが必要である。図２３（ａ）の変形例では、従来のＣＭＯＳプロセスから工程増加なしに構造を作成でき、シリサイド金属原子混入による応力の増大や、欠陥形成又は接合リークの悪化もない。
【０１２６】
さらに、他の変形例としては、絶縁体層４２上に形成した半導体薄膜をトランジスタ活性領域とした図２３（ｂ）で示す変形例がある。この変形例で、半導体薄膜の厚さは、例えば、０．０５μｍから１μｍ程度の厚さで、ソース・ドレイン層３３，３６の拡散容量低減のために、ソース・ドレイン層が形成する空乏層が達する程度の深さであることが望ましい。この構成では、個々のトランジスタ領域は素子分離領域３８で完全に分離されるため、個々のトランジスタのボディ電位を制御しやすい構造と言える。
【０１２７】
（実施形態３）
表面チャネルｎ型トランジスタのしきい値Ｖthは、εi をゲート絶縁膜の誘電率として、Ｖth＝２φF ＋ＶFB−ＱB ｔi ／εi で与えられる。ここで、しきい値を低下させて、アクティブ時の電流駆動能力を向上するには、ｐ型ウェルの空乏層中のアクセプタ面密度（−ＱB ）を減少させればよい。この方法としては、例えばｎ型ソース・ドレイン電極とｐ型ウェル間で順バイアスになる方向に基板バイアス電圧を印加すればよい。ところが、アクティブ時に異なる導電型の接触した複数ウェルが形成された構造で順バイアス印加を行うと、ラッチアップやウェル電圧が不安定になる問題が生じ、特に順バイアス印加時に問題となる。これを以下に説明する。
【０１２８】
図２４（ａ）は接触したウェルに形成された相補型ＭＩＳ回路の素子構造断面を示している。前述した実施形態と同一部分には同一の符号を付して、その詳しい説明は省略する。図２４（ａ）において、電極４５はｐウェル３１に形成されたｎ型ＭＩＳＦＥＴのソース・ドレイン電極の一方であり、０Ｖに接続されている。電極４６' はｎウェル３２に形成されたｐ型ＭＩＳＦＥＴのソース・ドレイン電極の一方であり、ｐ型半導体からなり、ＶDDに接続されている。また、ｐ型ウェル３１とｎ型ウェル３２は、ｐ層４７を介してｐｎ接合が形成されている。ここで、ｐ型ウェル３１とｎ型ウェル３２は直接接触していてもよいし、接触していなくてもよい。また、ｎ型ウェル３２はｎ型ウェル電極３５を介してＶss発生回路８に、ｐウェル３１はｐ型ウェル電極３４を介してＶBB発生回路７に接続されている。
【０１２９】
ここで、ｐ型電極４６' ，ｎ型ウェル３２，及びｐ層４７はｐｎｐ縦型トランジスタＱ１を形成している。また、ｎ型ウェル３２，ｐ層４７，及びｎ型電極４５はｎｐｎ横型トランジスタＱ２を形成している。これらは互いにベース及びコレクタが接続され寄生サイリスタ構造を形成し、図２４（ｂ）のような等価回路を描くことができる。ここでαFP，αPNをそれぞれ、Ｑ１，Ｑ２の順方向ベース接地直流電流増幅率、Ｉcoを両トランジスタの逆方向飽和電流の和、Ｉw1をｎ型ウェル３２からＶss発生回路８に流れる電流、Ｉs1をＶBB発生回路７からｐ型ウェル３１へ流れる電流、さらに電源ＶDDから流れ込む電流、即ちラッチアップを維持するために必要な電流、いわゆる保持電流をＩH とすると、次の式が成り立つ。
【０１３０】
ＩH ＝（Ｉco−αFP・Ｉw1−αFN・Ｉs1）／（αFP＋αFN−１）  …（８）
ここまでは公知であり、例えば文献（小柳光正著「サブミクロンデバイスＩ」（丸善、１９８７年）p.182-183 ）にも述べられている。また、一般にウェル深さよりも素子分離間隔が広い構成では、縦型トランジスタＱ１の方がベース領域が横方向に形成されたＱ２よりもベース幅が短いため、電流増幅率がより大きくなり、αFP＞αFN＞０が成立する。
【０１３１】
式（８）において、保持電流ＩH は大きい方がラッチアップが起こりにくくなる。本発明者らは、縦型トランジスタのベースとなる層３２を順方向にバイアスすると、横方向バイポーラトランジスタのベース、つまりｐ層４７に同じ電流量を注入した場合よりもラッチアップが生じやすいことを見出した。これは、式（８）及びαFP＞αFNの関係から、Ｉs1＝０かつＩw1＝Ｉ0 （＞０）の条件の方が、Ｉw1＝０かつＩs1＝Ｉ0 （＞０）の条件よりもＩH は小さくなることによる。よって、ラッチアップを防止するには、縦型トランジスタのベースとなる層を順バイアス条件にしないことが重要となる。
【０１３２】
そこで、基板を順方向にバイアスする場合に、ラッチアップ耐性を持たせる１つの実施形態を図２５に示す。図２５（ｂ）で示すように、縦方向に寄生ｐｎｐトランジスタＱ１のベース端子とショットキーバリアダイオード４９のカソード端子が接続され、ショットキーバリアダイオード４９のアノード端子が電源ＶDD端子と接続されており、このダイオード４９は縦方向に寄生トランジスタが形成されるウェルに選択的に形成されている。
【０１３３】
例えば、ｎ型半導体に対するＳｉのショットキーバリアダイオードの順方向電圧ＶSFは０．３〜０．４Ｖと、Ｓｉのｐｎ接合の順方向電圧（〜０．６Ｖ）よりも低い。そこで、ｎ型ウェル３２はＶDDに比べ（ＶDD−ＶSF）以下にはならないため、ｐ型ＭＩＳＦＥＴのソース・ドレイン層４６，４６' からの注入される電流を抑えることができ、ラッチアップが起こりにくくなる。また、ショットキーバリアダイオードは多数キャリアデバイスでｐｎ接合ダイオードのように空間電荷層の電荷蓄積を伴わないので、電源電圧の変動にも高速に追従し動作する。さらに、ショットキー接合では、ｎ型ウェルに対する多数キャリアである電子が電流に寄与するので、ｐｎ接合で注入される正孔よりもラッチアップが起こりにくい。
【０１３４】
図２５（ａ）に図２５（ｂ）で示した回路の素子構造断面の例を示す。この図は、基本的には図２４（ａ）と同じであるが、ｎ型ウェル３２に形成されたｐ型ＭＩＳＦＥＴのＶDDに接続されるｐ型半導体からなるソース・ドレイン電極の一方４６' の上に金属又は導電性金属−半導体化合物膜４８がオーミック接触となるように形成されている。さらに、金属又は導電性金属−半導体化合物膜４８はｎ型ウェル３２上にも形成され、ｎ型ウェル３２とショットキー接合を形成している。導電性膜４８のｎ型ウェル上の部分は、ソース・ドレイン電極の一方４６' に接して形成されてもよいし、分離した領域として、ソース・ドレイン電極と同じ導電性を持つ電極を新たに形成し、該電極とｎ型ウェル間とでショットキーバリア接合を形成してもよい。
【０１３５】
導電性膜４８の材料としては、例えばＷ，ＴｉＳｉ，ＴｉＮ，Ｔｉ，ＷＳｉ，ＣｏＳｉ，Ａｌを用い、ｎ型ウェル３２の基板表面濃度を１０18ｃｍ-3以下にすれば形成することができる。例えば、ＴｉＳｉやＣｏＳｉでソース・ドレイン電極の上にシリサイド形成する場合には、そのシリサイドプロセスでショットキーバリアダイオード４９を形成することができ、シリサイドプロセスを用いた論理回路形成工程に対して製造工程の増加なく本実施形態を実現できる。
【０１３６】
この実施形態の変形例としては、図２６（ｂ）のように、ショットキーバリアダイオードを、例えばｐｎ接合のビルトインポテンシャル（built-in potential）が前記ウェルとソース・ドレイン接合よりも小さいｐｎ接合ダイオードで置き換えてもよい。この例としては、例えばＧｅを注入したシリコン上に形成したｐｎ接合ダイオードや、ドーパント不純物添加量を、例えば１０18ｃｍ-3より多くし、バンドギャップナローイングを生じさせたｐｎ接合ダイオードが挙げられる。
【０１３７】
図２６（ａ）に図２６（ｂ）で示した回路の素子構造断面の例を示す。この図は、基本的には図２４（ａ）と同じであるが、ｎウェル３２に形成されたｐ型ＭＩＳＦＥＴのＶDDに接続されるｐ型半導体からなる電極４６' とｎウェル３２の両方の領域に渡って、例えばＧｅが１０18〜１０22ｃｍ-3程度添加されＳｉＧｅ層５１が形成されている（図中の破線部分）。なお、電極４６' は、ソース・ドレイン層と共用してもよいし、分離して形成されてもよい。ここで、ｐ型電極４６，４６' に対するｎウェル３２のビルトインポテンシャルは、層５１が形成されていない場合よりも、層５１が形成されている場合に低くなるようにする。
【０１３８】
このような条件において、例えばｎ型半導体に対する５１層を介した順方向電圧ＶSFは、ＳｉＧｅのバンドギャップがＳｉより狭いため、Ｓｉのｐｎ接合の順方向電圧（〜０．６Ｖ）よりも低くなる。そこで、Ｎウェル３２はＶDDに比べ（ＶDD−ＶSF）以下にはならないため、ｐ型ＭＩＳＦＥＴのソース・ドレイン層４６からの注入される電流を抑えることができ、ラッチアップが起こりにくくなる。
【０１３９】
基板を順方向にバイアスする場合に、ラッチアップ耐性を持たせる他の実施形態を図２７に示す。図２７（ｂ）で示すように、縦方向に寄生ｐｎｐトランジスタＱ１のベース端子にｐ型ＭＩＳＦＥＴ５０のソース・ドレイン端子の一方とゲート電極が接続され、ＭＩＳＦＥＴ５０の他のソース・ドレイン端子の一方が電源ＶDD端子と接続されている。このＭＩＳＦＥＴ５０のしきい値をＶthp とし、｜Ｖthp ｜はｐｎ接合の順方向電圧よりも低くしておく。すると、ＶDD−Ｖthp 以下でトランジスタ５０が導通状態になり、ｎ型ウェル３２はＶDDに比べ（ＶDD−Ｖthp ）以下にはならないため、ｐ型ＭＩＳＦＥＴのソース・ドレイン層４６，４６' からの注入される電流を抑えることができ、ラッチアップが起こりにくくなる。
【０１４０】
図２７（ａ）に図２７（ｂ）で示した回路の素子構造断面の例を示す。この図では、ｎウェル３２に形成されたｐ型ＭＩＳＦＥＴのＶSS発生回路に、ＭＩＳＦＥＴ５０のゲート電極４１とソース・ドレイン電極４６が接続され、ＭＩＳＦＥＴ５０のソース・ドレイン電極の他の一方である４６' にＶDDが形成されている。この構造では、他のｐ型ＭＩＳＦＥＴ５と同じプロセスで電圧クランプトランジスタ５０を形成でき、製造工程を増加させずに回路を形成できる。
【０１４１】
（実施形態４）
異なる導電型の接触した複数ウェルが形成された構造で、アクティブ状態とスタンドバイ状態との遷移で、実施形態３の問題以外にも、独立した基板バイアス回路を複数ウェルに接続した場合、ラッチアップやウェル電圧が不安定になる問題が生じることを本発明者らは見出した。このことを以下に説明する。
【０１４２】
図２８（ａ）は異なる２つのウェルが接したＭＩＳＦＥＴの素子構造断面で、図２４（ａ）と同一の構造なので、詳細は省略する。この構造において、ｐ型層４７とｎ型ウェル３２とが大きな拡散容量Ｃ1 を有している。ここで、ｎ型ウェル３２はｎ型ウェル電極３５を介してＶss発生回路８に、ｐウェル３１はｐ型ウェル電極３４を介してＶBB発生回路７に接続されている。
【０１４３】
ここで、図２８（ｂ）で示すように、ＶBB発生回路の電圧はアクティブ状態からスタンドバイ状態に変化するにつれ、Ｖactive1 からＶstandby1に下降するとし、Ｖss発生回路の電圧はＶactive2 からＶstandby2に上昇するとする。図２８（ｂ）では、これらは両ウェルに容量性結合がないものとしての出力を示している。ここで、ＶBB発生回路の電圧の単位時間当たりの減少量をΔＶ／Δｔとし、ｎ型ウェル３２の全容量をＣtot とすると、Ｖss発生回路８の電流供給能力がＶBB発生回路７の電流供給能力よりも非常に小さい場合、ｎ型ウェル３２はｐ型層４７とｎ型ウェル３２の容量結合によって、（ΔＶ／Δｔ）・（Ｃ1 ／Ｃtot ）だけ電位減少する。このため、ｎ型ウェル３２の電位がＶactive2 よりも下がるため、よりｎ型ウェル３２が順方向にバイアスされラッチアップが生じる。
【０１４４】
逆に、スタンドバイ状態からアクティブ状態に変化する場合には、ＶBB発生回路７の電流供給能力よりも非常に小さい場合、ｎ型ウェル３２の電位がＶstandby2よりも逆方向にバイアスされ、ゲートに印加される電界が増大し、ゲート絶縁膜の耐圧劣化や、スイッチング時間の増大、ｎ型ＭＩＳＦＥＴのソース・ドレイン電流４６，４６’とｎ型ウェル３２とのブレークダウン現象を引き起こす。
【０１４５】
以上の問題点、特にラッチアップの問題点を解決する実施形態の回路を図２９に示す。図２９（ａ）で示すように、ｎ型ウェル３２とショットキーバリアダイオード４９のカソード端子が接続され、このショットキーバリアダイオード４９のアノード端子がｐ型ウェル３１又はｐ型層４７に接続されている。このダイオード４９は縦方向に寄生トランジスタが形成されるウェルに選択的に形成されている。例えば、ｎ型半導体に対するＳｉのショットキーバリアダイオードの順方向電圧ＶSFは０．３〜０．４Ｖと、Ｓｉのｐｎ接合の順方向電圧（〜０．６Ｖ）よりも低い。
【０１４６】
そこで、ｐ型ウェル３１のｎ型ウェル３２に対する順方向電圧はＶSF以上にはならないため、図２９（ｂ）のタイミングチャートで示すように、アクティブ状態からスタンドバイ状態に変化する場合にラッチアップが起こりにくくなる。また、ショットキーバリアダイオードは多数キャリアデバイスでｐｎ接合ダイオードのように空間電荷層の電荷蓄積を伴わないので、電源電圧の変動にも高速に追従し動作する。さらに、ショットキー接合では、ｎ型ウェルに対する多数キャリアである電子が電流に寄与するので、ｐｎ接合で注入される正孔よりもラッチアップが起こりにくい。
【０１４７】
図３０に図２９（ａ）で示した回路の素子構造断面の例を示す。この図は、基本的には図２４（ａ）と同じであるが、ｎ型ウェル３２の上に金属又は導電性金属−半導体化合物膜４８がオーミック接触となるように形成され、ｎ型ウェル３２とショットキーバリア接合を形成している。導電性膜４８はさらに、ＶBB発生回路７と接続されている。導電性膜４８の材料としては、例えばＷ，ＴｉＳｉ，ＴｉＮ，Ｔｉ，ＷＳｉ，ＣｏＳｉ，Ａｌを用い、ｎ型ウェル３２の基板表面濃度を１０18ｃｍ-3以下にすれば形成することができる。例えば、ＴｉＳｉやＣｏＳｉでソース・ドレイン電極の上にシリサイド形成する場合には、そのシリサイドプロセスでショットキーバリアダイオード４９を形成することができ、シリサイドプロセスを用いた論理回路形成工程に対して製造工程の増加なく本実施形態を実現できる。
【０１４８】
この実施形態の変形例としては、ショットキーバリアダイオードを、例えば前記図２６（ｂ）で説明したのと同様に、ｐｎ接合のビルトインポテンシャルが前記ウェルとソース・ドレイン接合よりも小さいｐｎ接合ダイオードで置き換えてもよい。
【０１４９】
基板を順方向にバイアスする場合に、ラッチアップ耐性を持たせる他の実施形態を図３１に示す。図３１（ｂ）で示すように、ｎ型ウェル３２にｐ型ＭＩＳＦＥＴ５”のソース・ドレイン端子の一方とゲート電極が接続され、ＭＩＳＦＥＴ５”の他のソース・ドレイン端子の一方がｐ型ウェル３１と接続されている。このＭＩＳＦＥＴ５”のしきい値をＶthp とし、｜Ｖthp ｜はｐｎ接合の順方向電圧よりも低くしておく。すると、ＶDD−Ｖthp 以下でトランジスタ５”が導通状態になり、ｎ型ウェル３２とｐ型ウェル３１との間の順方向電圧はＶthp 以上にはならないため、図２９の実施形態と同様にラッチアップを抑えることができる。
【０１５０】
図３１（ａ）では、ｐ型ウェル３１にｎ型ＭＩＳＦＥＴ４”のソース・ドレイン端子の一方とゲート電極が接続され、ＭＩＳＦＥＴ４”の他のソース・ドレイン端子の一方がｎ型ウェル３２と接続されている。このＭＩＳＦＥＴ４”のしきい値をＶthn とし、Ｖthn はｐｎ接合の順方向電圧よりも低くしておく。すると、Ｖthn 以上でトランジスタ４”が導通状態になり、ｎ型ウェル３２とｐ型ウェル３１との間の順方向電圧はＶthn 以上にはならないため、図２９の実施形態と同様にラッチアップを抑えることができる。
【０１５１】
これら図３１（ａ）（ｂ）の構造では、他のＭＯＳＦＥＴ４５と同じプロセスで電圧クランプトランジスタ４”，５”を形成でき、製造工程を増加させずに回路を形成できる。
【０１５２】
さらに、図３２に、両ウェルの電位差を固定するために、前記２つのウェルを短絡するスイッチ回路５２を設けた例を示す。図３２では、アクティブ／スタンドバイ制御入力からアクティブからスタンドバイ、又はスタンドバイからアクティブへ変化するエッジを検出回路５４が接続され、さらにその出力からパルス発生回路５３が接続され、さらに、その出力がスイッチ回路５２の入力に接続されている。
【０１５３】
このスイッチ回路５２は図３３のタイミングチャートように、アクティブからスタンドバイ、又はスタンドバイからアクティブへ変化する時に、前記２つのウェルの電位を短絡するよう動作し、ｎ型ウェル３２とｐ型ウェル３１との電位を等しくする方向に働く。例えばｎ型ウェル３２については、スタンドバイ時にｐ型ウェル３１の方がより負にバイアスされているので、結果として、活性状態に変化した場合、両ウェルを接続しない場合に比べてｎ型ウェル３２の電位は低下し、ウェル間容量結合によるオーバーシュート及びアンダーシュートを抑えることができる。
【０１５４】
勿論、パルス発生回路については、一定パルス幅を発生するワンショットパルス発生回路の他に、出力電圧を制御入力としてパルス幅を変調する回路を使ってもよい。
【０１５５】
上記までの実施形態４では、両ウェル間に形成されたコンデンサを短絡しているので、電源線に放出する電荷量がバイアス回路を単独に形成した場合よりも少なく、より電源線を微細化・エレクトロマイグレーションに対する高信頼性化を保つことができる。
【０１５６】
また、外部電源供給する電荷量を減らすことができるので、より低消費電力化が可能になる。さらに、電源ノイズを小さくできるので、より低ノイズの回路を実現できる。
【０１５７】
また、別の変形例としては、図３４のように、例えば第２のバイアス発生回路８の出力のウェル電圧を制御入力として、もう一方のバイアス発生回路７の出力を制御に用い、第１のバイアス発生回路７の駆動力を制御してもよい。第２のバイアス回路８の回路構成については、例えばバイアス回路をチャージポンプ回路で構成し、その発振器の周波数やデューティ比を電圧制御入力として制御すればよい。
【０１５８】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、主にｐ型層４７に形成されたｐ型ウェル３１及びｎ型ウェル３２について示したが、ｎ型層４７形成されたｐ型ウェル３１及びｎ型ウェル３２についてもＣＭＯＳ回路については、全く相補的に同様に成立する。
【０１５９】
実施形態では、絶縁膜３８，４０，４３の形成法としては、熱酸化による酸化膜形成法、３０ｋｅＶ程度の低加速エネルギーで酸素を注入した酸化膜を形成してもよいし、絶縁膜を堆積する方法で形成してもよいし、シリコン窒化膜を堆積する方法、これらを組み合わせてもよい。また、素子分離膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、勿論、この絶縁膜にシリコン窒化膜その他タンタル酸化膜、チタン酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。
【０１６０】
実施形態としては、素子分離絶縁膜３８としてトレンチ分離の素子分離を用いた例を示したが、ＬＯＣＯＳ素子分離膜や、リセスド（Recessed）ＬＯＣＯＳや改良ＬＯＣＯＳ法、トレンチ分離の素子分離やフィールドシールド分離を用いてもよいし、これらを組み合わせてもよい。
【０１６１】
実施形態では、ｐ型Ｓｉ基板上に半導体構造を形成したが、代わりにｎ型Ｓｉ基板やＧａＡｓ基板、ＩｎＰ基板を用いてもよい。
【０１６２】
さらに、配線３９及びゲート電極４１は、多結晶シリコン以外の単結晶シリコン、ポーラスシリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＧａＡｓ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄの金属あるいはシリサイドを用いることもできる。また、これらの積層構造にしてもよい。
【０１６３】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１６４】
（実施形態５）
図３７は、本発明の第５の実施形態に係わるインバータの回路構成例を示す図である。図３７において、ｎ型ＭＩＳＦＥＴ（Ｑ２）は、ゲート電極と基板電極が接続され、ＧＳＴトランジスタとなっている。なお、以下の実施形態においては、基板電極と便宜的に表記した電極は、ＳＯＩ（silicon-On-Insulator）構造上の部分空乏化トランジスタにおけるボディ電極や、チャネル下に形成したバックゲート電極を代わりに用いても構わない。
【０１６５】
ここで図３７において、Ｑ２のソース電極は、リーク電流を低減させるｎ型ＭＩＳＦＥＴトランジスタ（Ｑ３）のドレイン電極と接続されている。Ｑ３のソース電極は、電流供給ノード１０６と接続されている。さらに、Ｑ３の基板電極は、基板電圧供給ノード１０７と接続されている。このノード１０７の電圧は、アクティブとスタンドバイ時に２つの電圧の定常値を持ち、例えば電圧源１０４と接続されている。また、この電圧源１０４はアクティブとスタンドバイ時を制御するための制御入力ノード１０５と接続されている。
【０１６６】
制御入力ノード１０５は遅延回路１１３を介してノード１０３と接続され、ノード１０３はＱ３のゲート電極と接続されている。このノード１０３は、基板電圧がアクティブ時の電圧範囲に入る場合にＶactiveとなっており、基板電圧がより負になり、前記範囲から外れしきい値上昇のため高速動作ができない場合にはＶstandby となるように形成されている。そこで、このノード１０３を、例えば高速動作が必要な回路のアクティブ動作を保証するアクティブ／スタンドバイ制御信号として用いることができる。
【０１６７】
トランジスタＱ３は、トランジスタＱ２のソース電圧の切り替え回路となっており、Ｑ３のスタンバイ時のしきい値電圧をＱ２のしきい値電圧よりも高くすることによって、スタンバイ時のリーク電流を小さくすることができる。また、電流駆動能力を向上させるためには、アクティブ時のＱ３のしきい値電圧をＱ２のしきい値電圧よりも低くすることが望ましい。
【０１６８】
なお、Ｑ２のドレイン電極は、Ｑ１のソース又はドレイン電極と接続されている。また、Ｑ１のゲート電極とＱ２のゲート電極が接続され、Ｑ１はＱ２と異なる伝導性のキャリアを用いたＭＩＳＦＥＴ、即ちｐ型ＭＩＳＦＥＴとなっており、Ｑ１とＱ２でＣＭＯＳインバータを構成している。
【０１６９】
次に、図３９を用いて本回路の動作を説明する。まず、制御ノード１０５がスタンバイ状態の電圧からアクティブ時の電圧に変化するとする。制御ノード１０５のスタンバイ時の電圧及びアクティブ時の電圧は、０ＶからＶDDの間にあることが、他の論理回路との電圧の整合性から電圧レベルの変換が不要で望ましく、例えばスタンバイ時の電圧Ｖstandby としては０Ｖとし、アクティブ時の電圧ＶactiveとしてはＶDDとする。このため、電圧源１０４の出力電圧、即ちノード１０７の電圧は、アクティブのＶactive2 からスタンバイの値Ｖstandby2へ基板電極とソース電極がより逆方向にバイアスされる方向に変化する。
【０１７０】
ここで、ノード１０７のＶactive2 とＶstandby2との電圧差は、ＶDDよりも大きくなることが高い駆動力を維持し、リーク電流を小さくするのに望ましく、基板バイアスをスタンドバイ時に例えば−３ＶDDから０Ｖ、アクティブ時に０Ｖから０．２５Ｖ程度の正の電圧を印加することが望ましい。
【０１７１】
図４０にＱ２とＱ３の基板バイアスを固定した従来例を示す。ここで、Ｑ２，Ｑ３のしきい値をＶth1 ，Ｖth2 とし、チャネル幅Ｗ1 ，Ｗ2 とする。従来例では、サブスレッショルドリーク電流を減少させ、Ｗ2 を小さく保ちチップ面積を小さくするのは困難であることをまず説明する。図４０では、ｎ型ＭＩＳＦＥＴ（Ｑ２）のソース電極は、スタンバイリーク電流を低減させるｎ型ＭＩＳＦＥＴ（Ｑ３）のドレイン電極とつながっている。また、Ｑ３のソース電極は電流供給ノード１０６と接続されている。さらに、Ｑ３の基板電極は基板電圧供給ノード１０７と接続されている。このノード１０７の電圧は、アクティブとスタンドバイ時に変化しない電源、例えば電圧源１０４と接続されている。また、ノード１０３は、アクティブ／スタンドバイ制御入力と接続されており、アクティブ時にはＶDDとなり、スタンドバイ時には０Ｖとなるとする。
【０１７２】
この従来の構造は、例えば文献（S.Mutoh te al."1-V Power Supply High-Speed Digital Circuit Technology with Multi-Threshold Voltage CMOS",IEEE J.Solid-State Circuits,vol.30,no.8,pp.847-854,Aug.1995）で公知である。この従来構造では、Ｑ３の基板電圧ノード１０７の電圧が電圧源１０４に接続され固定されており、Ｑ３のしきい値Ｖth2 が固定されていること、及びＱ２の基板電圧も固定され、しきい値Ｖth1 も固定されていることが本発明と異なる。
【０１７３】
図４１に、Ｖth1 ＝０．２ＶDDとし、Ｑ２，Ｑ３のサブスレッショルドスイング係数を共に１００ｍＶ／decadeとし、Ｑ２のソース電圧上昇による基板バイアス効果を無視した必要なチャネル幅比Ｗ2 ／Ｗ1 のシミュレーション結果を示す。ここで、アクティブ時のサブスレッショルドリーク電流による消費電力を、Ｑ１，Ｑ２によるＣＭＯＳインバータの負荷容量のスイッチング電流による消費電力より十分小さく、例えば１０％程度に抑制する条件から、かつインバータの遅延時間を短くする条件から、Ｖth1 は従来典型的には０．１〜０．３ＶDDと選ばれる。そこでここでは、０．２ＶDDとした。
【０１７４】
図４１の横軸は、電源電圧ＶDDで正規化したＱ３のしきい値Ｖth2 を、縦軸はＱ２に比較したＱ３のチャネル相対幅を示す。Ｑ３を挿入すると、Ｑ２のソース側の直列抵抗が増大し、Ｑ２の飽和電流が減少しゲート遅延時間が増大する。このゲート遅延時間増大をＱ３挿入がない場合の９５％に保つための条件を、図４１の実線で示す。また、図４１の点線は、スタンバイ時のリーク電流を、Ｑ３を挿入しない場合に比較して１／１０００に減少させるのに必要な条件である。
【０１７５】
これらの両条件を満たすには、チャネル幅の比Ｗ2 ／Ｗ1 が４５以上が必要とされる。よって、Ｑ２に比較しＱ３が大面積を有することとなり、高集積化は困難となる。さらに、図４１の破線は、スタンバイ時のリーク電流を、Ｑ３を挿入しない場合に比較して１／１００００に減少させるのに必要な条件である。これらの両条件を満たすには、チャネル幅の比Ｗ2 ／Ｗ1 が７０以上が必要とされ、従来例では、サブスレッショルドリーク電流を小さく保ち、高集積化を行うのは困難となる。
【０１７６】
一方、図３７に示す本実施形態では、Ｑ２としてＧＳＴトランジスタを用いている。このためこの構造では、ゲートに正電圧ＶDDが印加された場合には、基板にも正電圧が印加される。よって、基板バイアス効果によって、この時基板電圧を０Ｖと保った場合よりもしきい値が低下し、アクティブ時の電流駆動能力がより上昇する。また、ゲート電圧が０Ｖの場合には、基板電圧も０Ｖとなるため、基板バイアス電圧を０Ｖと保った場合のリーク電流となる。よって、Ｑ２の基板バイアス電圧を一定値に固定した従来例よりもＯＮ／ＯＦＦ比が向上し、アクティブ時のサブスレッショルドリーク電流を小さく、かつアクティブ時の電流駆動能力を大きくするようにしきい値を設定することができる。
【０１７７】
また、図４０の従来例のＱ３の基板バイアスを変化させない場合と比較すると、本実施形態ではアクティブ時にＱ３の基板バイアスを制御し、スタンバイ時よりも基板バイアス電圧を、基板とソース電極との間の電圧方向がより順方向となるように印加している。よって、基板バイアス効果によって、アクティブ時にはＱ３のしきい値を低く、スタンバイ時にはＱ３のしきい値を高くすることができる。よって、アクティブ時にはＱ３のしきい値を低くし、チャネル幅の比Ｗ2 ／Ｗ1 が小さくても、Ｑ２のソース側の直列抵抗が増大を防ぎ、ゲート遅延時間の増大を抑え、かつＱ３の面積を抑えて高集積化を実現することができる。
【０１７８】
さらに、スタンバイ時にはＱ３のしきい値を高くし、サブスレッショルドリーク電流を小さく保つことができる。例えば、Ｗ2 ／Ｗ1 ＝２０とし、スタンバイ時のＱ３のしきい値を０．８ＶDDとし、アクティブ時のＱ３のしきい値を０．１ＶDDとすれば、スタンバイ時のリーク電流をＱ３を挿入しない場合に比較して１／１００００以下にし、かつアクティブ時の駆動電流をＱ３を挿入しない場合の９５％以上に保つことができることが、図４１から読み取れる。このスタンドバイ時の低リーク電流とアクティブ時の高駆動電流の特性は、基板バイアス電圧を固定し、リーク電流遮断トランジスタＱ３のゲート電圧入力が０ＶからＶDDの間で変化するトランジスタでは得ることが非常に困難である。
【０１７９】
以上から、本実施形態の構造を用いることにより、リーク電流による消費電力が小さくかつ高速に動作する回路を実現できる。よって、本発明のＧＳＴトランジスタと基板バイアス変化トランジスタを縦続接続した構造では、従来例の基板バイアスの変化のないトランジスタを縦続接続した構造よりもスタンドバイ時及びアクティブ時の両方で貫通電流を減少させ、アクティブ時に電流駆動能力を確保できる。さらに、後述する実施形態６と比較して、Ｑ３のゲート電極に接続されたノード１０３の電圧が０ＶからＶDDであり、論理回路に用いられる電圧範囲に限られているため、ゲート電極に電圧を印加するためのバイアス発生回路が必要なく、容易にかつ素子数を少なく回路を構成することができる。
【０１８０】
さらに、後述する実施形態６と比較して、ゲート電圧範囲が０ＶからＶDDに限られ、ドレイン電圧範囲が０ＶからＶDDに限られるので、Ｑ３のゲート絶縁膜に印加される電圧が、ドレイン端において絶対値がＶDD以下に限られるため、ゲート絶縁膜のトンネルリーク電流増大や耐圧破壊などの問題を起こすことも少ない。
【０１８１】
なお、本実施形態において、通常、基板電極ノード１０７はゲート電極ノード１０３に比較して大きな容量を持ち、電圧源１０４の電流供給能力は、０ＶやＶDD電源の供給ノード１０６，１０６’に比較して小さいので、アクティブ状態の定常状態となるまで容量充電のための時間遅れｔ２を生ずる。図３７の遅延回路１１３は、基板電極ノード１０７が十分アクティブ電圧の定常状態になってからゲート電極をアクティブ状態の電圧にすることによって、アクティブ電圧で動作する回路の基板バイアスが十分印加されていないことによる遅延時間の増大を防ぐための回路である。この回路の遅延時間ｔ１はｔ２よりも大きいことが動作安定のため望ましく、遅延回路１１３を挿入することが望ましい。
【０１８２】
さらに、負の電圧Ｖstandby2を発生させる場合、Ｖactive2 を発生させる場合よりも電圧源１０４の電流供給能力は一般的に小さいため、アクティブ状態からスタンドバイ状態となるまでの時間ｔ３はスタンドバイからアクティブ状態になるまでの時間ｔ２にくらべ十分長くなる。例えば、文献（日経エレクトロニクス１９９７年７月２８日号、１２５ページ）に、基板バイアスを変化させる回路の遅延時間が実測されており、例えばｔ２は１μＳ以下、ｔ３は１００μＳ以上と報告されている。そこで、図３７の遅延回路１１３のアクティブからスタンドバイへの遷移時間ｔ４をｔ３よりも短くすることによって、アクティブ状態からスタンドバイ状態への遷移時間内でＱ３を流れる貫通電流を減少させることができる。
【０１８３】
ここで、遅延回路１１３の実現方法の例を図３８（ａ）（ｂ）（ｃ）に示す。例えば、図３８（ａ）に示すように、インバータを２個若しくは偶数個直列にしてゲート遅延によって時間遅れｔ１を生成してもよいし、図３８（ｂ）に示すように、図３８（ａ）のインバータの間に、例えばＲＣ（抵抗１０８，キャパシタ１０９）からなる遅延回路を挿入してもよい。また、図３８（ｃ）に示すように、入力ノード１０５との積をとることによって、ノード１０３がＶactiveからＶstandby になる時間ｔ４をＶstandby からＶactiveになる時間ｔ１よりも短縮してもよい。
【０１８４】
次に、図４２に本施形態の変形例１を示す。この変形例１は、Ｑ１の回路構成が本実施形態とは異なっており、Ｑ１のゲート電極と基板電極１０２が接続されＧＳＴトランジスタとなっており、入力はプリチャージ反転入力と接続されている。ここで、Ｑ１とＱ２の点線で囲まれた部分はダイナミックインバータを構成しており、ダイナミックインバータについては、例えば文献（S.Thompson et al.,1997 Symposium on VLSI Technology Digest of Technical Papers,p.69 ）で公知である。
【０１８５】
この回路では、まずプリチャージ反転入力の電圧を低下させ、Ｑ１のトランジスタを導通状態にした後に、プリチャージ反転入力の電圧を上昇させ、Ｑ１のトランジスタを遮断状態にし、Ｑ１とＱ２との接続ノードに電荷を蓄積する。その後に、Ｑ２の入力に論理信号を与えることにより、前記接続ノードの電荷を論理信号に応じてＱ２でディスチャージすることによって、入力の反転信号となる出力信号を得る。変形例１でも、本実施形態のスタティックインバータと同様に、スタンドバイ時及びアクティブ時の両方で貫通電流を減少させ、アクティブ時に電流駆動能力を確保できる。また、ダイナミックインバータの特徴、即ち入力がＱ２のゲートの容量を駆動するだけでよく、Ｑ１のゲート容量を駆動する必要がなく高速動作可能な特徴がある。
【０１８６】
次に、図４３に本実施形態の変形例２を示す。この変形例２は変形例１と同様のダイナミック回路である。ここで、Ｑ２のソース電極とＱ２’，Ｑ２”のソース電極とが接続されるよう、またＱ２のドレイン電極がＱ２’，Ｑ２”とのドレイン電極が接続されるようにＧＳＴトランジスタを並列に接続することによって、ＩＮ１，ＩＮ２，ＩＮ３を入力とした３入力ＮＯＲを実現している。さらに、本変形例では変形例１と異なり、Ｑ１としてＧＳＴトランジスタではなく基板バイアス変化トランジスタを用いている。このようにすることによって、Ｑ１が導通状態になった場合に、Ｑ１とＱ２の接続ノードからＱ１のドレイン電極から基板電極を通じて流れるｐｎ接合順方向リーク電流を低減することができる。
【０１８７】
さらに、図４４に変形例２と特性比較する従来例のスタティック３入力ＮＯＲ回路を示す。従来例の多入力（ここではｎ入力とする）ＮＯＲ回路では、１入力のインバータと比較して、立ち上がり及び立ち下がりの遅延時間を等しく、Ｑ２のチャネル幅をインバータと同じと設計すると、ｐ型ＭＩＳＦＥＴ（Ｑ１）のゲート幅を約ｎ倍に大きく確保する必要がある。
【０１８８】
これは、例えば図４４では、Ｑ１，Ｑ１’，Ｑ１”が直列に接続されているので、単位チャネル幅当たりのチャネル抵抗がＱ１単独の場合の約３倍となるためである。さらに、ｐ型ＭＩＳＦＥＴの単位チャネル幅当たりの電流駆動能力はｎ型ＭＩＳＦＥＴのものに比較して小さいので、例えば１．３倍から２倍の幅のｐ型ＭＩＳＦＥＴを用意する必要がある。そこで、図４４の多入力スタティックＮＯＲ回路の入力容量は、ｐ型ＭＩＳＦＥＴのゲート容量の増加のため図４３の変形例２よりも大きくなる。
【０１８９】
図４５に、図４３と図４４との回路をファンアウト１のインバータで駆動し、電源電圧ＶDDを変化させて入力に対するゲート遅延時間を比較した結果を示す。図４５において、実線が図４３のダイナミック回路の遅延時間であり、破線が図４４のスタティック回路の遅延時間であり、ダイナミック回路Ｑ２のしきい値を０．３Ｖ、スタティック回路Ｑ２のしきい値は０．２ＶDD以下を仮定しており、ダイナミック回路の方がしきい値が高くＱ２を通じて流れるアクティブ時のサブスレッショルド電流も小さい。この条件でも図４５に示すように、図４３のダイナミック回路の方が０．５Ｖから０．７Ｖの範囲で遅延時間が小さくなり、低消費電力かつ高速動作が可能となるのが分る。
【０１９０】
次に、図４６に本実施形態の変形例３を示す。この例では、実施形態に加え、ｐ型ＭＩＳＦＥＴ（Ｑ１）のソース電極にｐ型ＭＩＳＦＥＴ（Ｑ４）のドレイン電極を接続し、Ｑ４のソース電極を電流供給ノード１０６’に接続している。さらに、Ｑ４の基板電極は基板電圧供給ノード１０７’と接続されている。このノード１０７’の電圧は、アクティブとスタンドバイ時に２つの電圧の定常値を持ち、例えば電圧源１０４’と接続されている。また、この電圧源１０４’はアクティブとスタンドバイ時を制御するための制御入力ノード１０５と接続されている。また、Ｑ３のゲート電極はインバータ１１４を介してノード１０３と接続されている。
【０１９１】
ノード１０３は、基板電圧がアクティブ時の電圧範囲に入る場合にＶactiveとなっており、基板電圧がより負になり、前記範囲から外れしきい値上昇のため高速動作ができない場合にはＶstandby となるように形成されている。そこで、このノード１０３を、例えば高速動作が必要な回路のアクティブ動作を保証するアクティブ／スタンドバイ制御信号として用いることができる。
【０１９２】
トランジスタＱ４は、トランジスタＱ１のソース電圧の切り替え回路となっており、Ｑ４のスタンバイ時のしきい値電圧をＱ１のしきい値電圧よりも高くすることによって、スタンバイ時のリーク電流を小さくすることができる。
【０１９３】
この変形例３では、Ｑ１とＱ２の両方のソース端子にリーク電流カット用トランジスタＱ３及びＱ４を挿入しているので、入力がスタンバイ時に確定しないランダムな論理回路に適用できる。もちろん、ｐ型ＭＩＳＦＥＴＱ１のみリーク電流遮断トランジスタＱ４を挿入しても、Ｑ１に対するリーク電流の低減効果は得られる。
【０１９４】
図４７は、本実施形態の構造を、１枚の半導体ｐ型基板１３３上に実現した断面例である。図４７において、１３０はｎ型ＭＩＳＦＥＴで形成された基板バイアス変化トランジスタを示し、１３１はｎ型ＭＩＳＦＥＴで形成されたＧＳＴトランジスタを、１３２はｐ型ＭＩＳＦＥＴで形成されたＧＳＴトランジスタを示し、これらは１枚の半導体ｐ型基板１３３上に形成されている。
【０１９５】
ここで、図４７において、１２０は例えばＳｉＯ2 やＳｉＮで形成された素子分離領域を示し、この素子分離領域１２０は、１２１で示すｐ型ウェル領域及び１２２で示すｎ型ウェル領域を分離する程度深く形成されており、その深さは、例えば０．０１〜２μｍ程度とする。また、領域１２１及び領域１２２のウェハ内部には、さらに深いｐ型ウェル領域１２３と深いｎ型ウェル領域１２４が形成されている。これらの領域１２３及び１２４は、ＧＳＴトランジスタ１３１間、１３２間、及び１３１と１３２との間のウェル間分離を実現するためのものである。
【０１９６】
ＧＳＴトランジスタの領域では、ｐ型ウェル領域１２１の下部にはｎ型ウェル領域１２４が接するように形成されており、ｎ型ウェル領域１２２の下部にはｐ型ウェル領域１２３が接するように形成されている。また、ＧＳＴトランジスタの領域では、ｐ型ウェル領域１２１とｐ型ウェル領域１２３とが分離して形成され、ｎ型ウェル領域１２２とｎ型ウェル領域１２４とが分離して形成されている。これら構造によってＧＳＴトランジスタの領域では、それぞれのｐ型ウェル領域１２１及びｎ型ウェル領域１２２に独立に基板バイアスが与えられるようになっている。
【０１９７】
また、ｎ型ＭＩＳＦＥＴ１３０の領域では、ｐ型ウェル領域１２１の下部にはｐ型ウェル領域１２３が接するように形成されおり、隣接するＭＩＳＦＥＴ１３０でｐ型ウェル領域が連続して形成され、２つのＭＩＳＦＥＴ共通に基板バイアスを与えることが可能になっている。また、図示はしないが、ｎ型ウェル領域１２２の下部にはｐ型ウェル領域１２４が接するように形成されており、隣接するｐ型ＭＩＳＦＥＴ基板バイアス変化トランジスタでｎ型ウェル領域が連続して形成され、複数のＭＩＳＦＥＴ共通に基板バイアスを与えることが可能になっている。
【０１９８】
また、基板表面上には、ＭＩＳＦＥＴを構成するために、ゲート絶縁膜１２８及びゲート電極１２７、さらにゲート電極とソース・ドレイン電極を電気的に絶縁を保ち寄生容量を小さくするための絶縁体領域１２９がそれぞれ形成されている。さらに、ｎ型ＭＩＳＦＥＴ１３０，１３１を構成する部分には、ソース・ドレイン電極となるｎ型層１２５がゲート電極１２７の両側に形成され、ｐ型ＭＩＳＦＥＴ１３２を形成する部分には、ソース・ドレイン電極となるｐ型層１２６がゲート電極１２７の両側に形成されている。また、深いｐ型ウェル領域１２３への電気的バイアスを加えるために、浅いｐ型ウェル領域１２１とｐ型層１２６’が形成されており、これらは図の右端に示されている。また、深いｎ型ウェル領域１２４への電気的バイアスを加えるために、浅いｎ型ウェル領域１２２とｎ型層１２５’が形成されており、これらは図の左端に示されている。
【０１９９】
本実施形態では、ＧＳＴトランジスタの深いｎ型ウェル領域１２４が、基板バイアス変化トランジスタの深いｎ型ウェル領域１２４と接続して描かれているが、勿論これらは互いに分離していてもよく、分離した場合には深いｎ型ウェル領域１２４のそれぞれに独立に電位を加えることができる。
【０２００】
また、本実施形態構造の従来にない特徴として、ｐ型ウェル領域１２３とｐ型基板１３３との間にはｎ型ウェル領域１２４が形成されており、領域１２３がｐ型基板１３３に対して独立に電圧印加ができるようになっている。ここで、上記構造では、ＧＳＴトランジスタ１３１が形成されているｐ型ウェル領域１２１よりもｎ型ウェル領域１２４の電圧を例えば０．１〜１Ｖ高くし、それらに逆バイアスを加え、領域１２１と領域１２４とのｐｎ接合容量を小さく保ち、寄生容量を小さく保つことで高速化できる。
【０２０１】
さらに、ＧＳＴトランジスタ１３２が形成されているｎ型ウェル領域１２２よりもｐ型ウェル領域１２３の電圧を例えば０．１〜１Ｖ低くし、逆バイアスを加え、領域１２２と領域１２３とのｐｎ接合容量を小さく保ち、寄生容量を小さく保つことでトランジスタ動作を高速化できる。
【０２０２】
これらは、基板１３３と独立に電圧を設定することができ、各ｐ型ウェル領域１２３と各ｎ型ウェル領域１２４を電気的に分離することができる。このため、同一チップ上に形成された他のｐ型ウェル領域１２３やｎ型ウェル領域１２４から発生する少数キャリアが分離された他のウェルに及ぶことなくラッチアップやソフトエラーの誤動作を防ぐことができる。また基板と、回路や配線の容量的結合によって、電源投入時に基板電圧が電源電圧方向に変動し、各ウェルがラッチアップする問題を防ぐことができる。
【０２０３】
勿論、本構造では、ｐ型ウェル領域とｎ型ウェル領域、及びｐ型基板の極性を全て逆にした構造でもよい。
【０２０４】
次に、図４８〜図５１を用いて、この半導体構造の製造工程を説明する。まず、例えばボロン濃度１０15ｃｍ-3のｐ型層１３３を形成した半導体を準備する。次いで、半導体領域の表面を酸化し、例えば０．０１〜０．０５μｍの厚さのＳｉ酸化膜を作成する。さらに、トレンチのマスク材となるシリコン窒化膜又はシリコン膜を、例えば０．０３〜０．５μｍ堆積する。
【０２０５】
次いで、例えばトレンチ分離からなる素子分離１２０を形成する。トレンチ分離の深さは、例えば０．１〜２μｍの間とし、素子分離のトレンチを形成後、例えばシリコン酸化膜又はシリコン窒化膜からなる絶縁膜を０．１〜４μｍ堆積する。この後、半導体基板１３３とシリコン酸化膜界面に比べ±０．３μｍの高さの範囲に入るようにエッチバック又はポリッシングによって素子分離トレンチ以外の部分を取り除く。次いで、トレンチのマスク材を、例えば反応性エッチングによって取り除く。
【０２０６】
次いで、半導体領域の表面を酸化し、例えば０．０１〜０．０５μｍの厚さのＳｉ酸化膜又は窒化膜１３４を作成する。次いで、レジスト１３５を全面に塗布後にリソグラフィを行い、続いてボロンやインジウムを、例えば加速電圧３０〜２０００ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｐ型ウェル領域１２３を形成する。打ち込み深さは、少なくとも素子分離１２０の底面より下にｐ型層が達する深さにし、複数の素子分離１２０の下にｐ型ウェル領域が連続して形成されるようにする。
【０２０７】
さらに、例えばリン又は砒素を、例えば加速電圧５０〜２０００ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｐ型層より基板内部にあるｎ型ウェル領域１２４を形成する。打ち込み深さは、ｐ型ウェル領域１２３よりも基板内に形成されるようにする。リン又は砒素は一価の正イオンではなく、二価の正イオンとして注入し、加速電圧を下げてもよい。このようにして、図４８に示す断面構造が形成される。
【０２０８】
次いで、図４９に示すように、再びレジスト１３５を全面に塗布後にリソグラフィを行い、続いてリン，砒素又はアンチモンを、例えば加速電圧３０〜２０００ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｎ型ウェル領域１２４’を形成する。打ち込み深さは、少なくとも素子分離１２０の底面より下にｎ型層が達する深さにする。また、ｐ型ウェル領域１２３がｎ型ウェル領域１２４及び１２４’に囲まれてｐ型基板１３３と電気的に分離されるようにする。この後に、イオン注入欠陥回復のための７００〜１１００℃、１０秒〜６０分程度の熱工程を加えてもよい。
【０２０９】
次いで、レジスト１３５を灰化して取り除いた後、図５０に示すように、再びレジスト１３５を全面に塗布後にリソグラフィを行い、続いてボロンやインジウムを、例えば加速電圧３０〜５００ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｐ型ウェル領域１２１を形成する。ここで、ｐ型ウェル領域１２１とｎ型ウェル領域１２４との境界は、素子分離１２０の底面より表面に近く形成されるようにする。このようにすることによって、ＧＳＴトランジスタの個々のウェル分離が実現できる。ｐ型ウェル領域１２１とｐ型ウェル領域１２３とは、間にｎ型層が挿入されることなく接触するよう形成されるようにする。
【０２１０】
このように形成することで、ｎ型ＭＩＳＦＥＴのＧＳＴトランジスタ１３１の個々のウェルとウェル分離、ｎ型ＭＩＳＦＥＴ基板バイアス変化トランジスタ１３０のウェル、及び図の右端に示されているｐ型ウェル領域１２３に対して電気的バイアスを加えるための浅いｐ型ウェル領域１２１が同時に形成できる。
【０２１１】
次いで、レジスト１３５を灰化して取り除いた後、図５１に示すように、再びレジスト１３５を全面に塗布後にリソグラフィを行い、続いてリン，砒素又はアンチモンを、例えば加速電圧３０〜５００ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｎ型ウェル領域１２２を形成する。ここで、ｎ型ウェル領域１２２とｐ型ウェル領域１２３との境界は、素子分離１２０の底面より表面に近く形成されるようにする。このようにすることによって、ＧＳＴトランジスタの個々のウェル分離が実現できる。ｎ型ウェル領域１２２とｎ型ウェル領域１２４とは、間にｐ型層１２３が挿入されることなく接触するよう形成されるようにする。
【０２１２】
このように形成することで、ｐ型ＭＩＳＦＥＴのＧＳＴトランジスタ１３２の個々のウェルとウェル分離、ｐ型ＭＩＳＦＥＴのウェル、及び図の左端に示されているｎ型ウェル領域１２４に対して電気的バイアスを加えるための浅いｎ型ウェル領域１２２が同時に形成できる。ここで、図４７の左端の浅いｎ型ウェル領域１２２では、勿論、ｐ型ＭＩＳＦＥＴで形成された基板バイアス変化トランジスタを作ることが可能であり、このｎ型ウェル領域１２２は基板１３３の電位とは独立に電圧印加できることは明らかである。
【０２１３】
本実施形態における製造工程上の新たな点は、以上述べたように、僅か４つのリソグラフィマスクを用いることで、ｐ型及びｎ型両方のＧＳＴトランジスタのウェルを形成するのと同時に、ｐ型及びｎ型両方の基板バイアス変化トランジスタのウェルを形成でき、さらにこれらがｐ型基板１３３と独立にバイアス電圧を印加でき、さらにその電圧印加を行う端子を表面から取り出せることにある。また、マスク数が少ないため、従来に比較して工程短縮が可能になり、さらにＧＳＴトランジスタと基板バイアス変化トランジスタの間の合わせずれ精度を、本実施形態よりも多くのリソグラフィステップを用いた場合よりも向上させることができ、よりチップ面積を縮小することができる。
【０２１４】
このため、本実施形態で説明した、基板バイアス変化トランジスタとＧＳＴトランジスタのＣＭＯＳ回路を単一チップ上に集積可能となり、よりチップ面積を小さくし高速化することができる。
【０２１５】
次いで、上記したウェル形成後に、イオン注入欠陥回復のための７００〜１１００℃、１０秒〜６０分程度の熱工程を加えてもよい。さらに、レジスト１３５を灰化して取り除き、例えば弗化アンモニウム溶液で絶縁膜１３４を剥離した後、半導体層の表面を、例えば３〜１００ｎｍ酸化又は窒化してゲート絶縁膜１２８を形成し、ゲート電極１２７となる多結晶シリコン膜を全面に堆積し、リン又はボロンをイオン注入してこれを低抵抗化する。この上に、例えばシリコン酸化膜やシリコン窒化膜からなる絶縁膜１２９を１０〜３００ｎｍ全面堆積してもよい。
【０２１６】
さらに、リソグラフィーと反応性イオンエッチングにより加工して、ゲート電極を形成する。例えば、シリコン酸化膜やシリコン窒化膜からなる絶縁膜１２９を、例えば１〜３００ｎｍ全面堆積し、異方性イオンエッチングによってゲート電極の側壁に選択的に残すようにする。この絶縁膜１２９は、ゲート上面と側面を囲む形となり、ゲートとソース・ドレイン電極との短絡を防ぎ容量性結合を弱くする働きがあり、より信頼性が高く高速な論理回路が実現できる。
【０２１７】
次いで、レジストを全面に塗布後にリソグラフィを行い、例えばｎ型不純物である砒素，リン，又はアンチモンを、例えば加速電圧１〜３０ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｎ型ソース・ドレイン層１２５及びｎ型ウェルコンタクト層１２５’を作成する。さらに、レジストを全面に塗布後、リソグラフィを行い、例えばｐ型不純物であるボロン又はＢＦ2 、インジウムを加速電圧１〜３０ｅＶ、１０13〜１０16ｃｍ-2イオン注入してｐ形ソース・ドレイン層１２６及びｐ型ウェルコンタクト層１２６’を作成することにより、前記図４７の形状を得る。
【０２１８】
この後は図示しないが、例えばＣｏかＴｉを０．０１〜０．３μｍ全面堆積し、６００℃以上の熱工程を経ることによってソース・ドレイン上に選択的にＣｏＳｉ又はＴｉＳｉを形成し、残った金属をエッチングによって取り除き、ソース・ドレインにシリサイドを形成して低抵抗化してもよい。そして、層間絶縁膜を堆積した後、リソグラフィーと反応性イオンエッチングにより配線コンタクトを形成、さらに例えばＡｌやＷからなる金属を堆積し、上部の配線層を形成して完成する。
【０２１９】
本断面構造例として、例えば素子分離幅を０．１μｍ、素子分離深さを０．２μｍとし、基板１３３のボロン濃度を１×１０15ｃｍ-3とし、ｐ型領域より基板側に形成されたｎ型ウェル領域１２４として、ピーク深さ０．５μｍ、ピーク濃度が２×１０17ｃｍ-3、ピーク濃度の半分となる半値幅を０．１μｍとなるように、例えばリンをイオン注入して形成する。さらに、ｐ型ウェル領域１２３として、ピーク深さ０．２５μｍ、ピーク濃度が５×１０17ｃｍ-3、ピーク濃度の半分となる半値幅を０．０７μｍとなるように例えばボロンをイオン注入して形成する。加えて、ｎ型ウェル領域１２４’として、ピーク深さ０．２５μｍ、ピーク濃度が５×１０17ｃｍ-3、ピーク濃度の半分となる半値幅を０．０９μｍとなるように、例えばリンをイオン注入して形成する。
【０２２０】
また、浅いｐ型ウェル領域１２１として、ピーク深さ０．１３μｍ、ピーク濃度が１×１０18ｃｍ-3、ピーク濃度の半分となる半値幅を０．０５μｍとなるように例えばボロンをイオン注入して形成する。さらに、浅いｎ型ウェル領域１２２として、ピーク深さ０．１３μｍ、ピーク濃度が１×１０18ｃｍ-3、ピーク濃度の半分となる半値幅を０．０５μｍとなるように例えばリンをイオン注入して形成する。
【０２２１】
また、ｎ型ソース・ドレイン層１２５、及びｎ型ウェル領域１２２に対するｎ型コンタクト層１２５’として、例えば砒素又はリンをピーク深さ０．０１μｍ、ピーク濃度が２×１０20ｃｍ-3、濃度が１×１０18ｃｍ-3となるまでのピーク深さから測った幅が０．０５μｍとなるようにイオン注入する。さらに、ｐ型ソース・ドレイン層１２６、及びｎ型ウェル領域１２１に対するｐ型コンタクト層１２６’として、例えばボロン又はＢＦ2 をピーク深さ０．０１μｍ、ピーク濃度が２×１０20ｃｍ-3、濃度が１×１０18ｃｍ-3となるまでのピーク深さから測った幅が０．０５μｍとなるようにイオン注入する。
【０２２２】
このような構造で、ｎ型ソース・ドレイン層１２５に０Ｖ、ｐ型ウェル領域１２１に０．６Ｖ、ｎ型ウェル領域１２４に０．６Ｖ、ｐ型ウェル領域１２３に０Ｖ、ｎ型ウェル領域１２２に０Ｖ、ｐ型ソース・ドレイン層１２６に０．６Ｖ加えても、ｎ型ソース・ドレイン層１２５からのリーク電流を１０-7Ａ／μｍ2 以下、ｐ型ソース・ドレイン層１２６からのリーク電流を１０-7Ａ／μｍ2 以下に抑えることができ、電源電圧ＶDDが０．６Ｖではラッチアップが生じない。
【０２２３】
また、このリーク電流はｎｐｎ及びｐｎｐバイポーラトランジスタ動作による電流であるため、ｎ型ソース・ドレイン層１２５に０Ｖより高く０．６Ｖよりも低い電圧を加え、ｐ型ソース・ドレイン層０Ｖより高く０．６Ｖよりも低い電圧を加えると、ｎ型ソース・ドレイン層１２５に０Ｖ、ｐ型ソース・ドレイン層１２６に０．６Ｖ加えた場合に比較してリーク電流を大きく低減できる。よって、例えば前記図４６のＱ３，Ｑ４で示したリークカットトランジスタを挿入することによって、ＧＳＴトランジスタのソース・ドレイン電圧を０Ｖより高く０．６Ｖよりも低い電圧にすることができ、ＧＳＴトランジスタのソース・ドレイン電極からウェルへ流れるリーク電流をＧＳＴトランジスタ単独よりも大きく低減できる。
【０２２４】
（実施形態６）
図５２は、本発明の第６の実施形態に係わる論理回路の構成を示す図である。本実施形態は実施形態５の図４６と、リーク電流遮断トランジスタＱ３，Ｑ４のゲート電圧の印加方法が異なっている。なお、実施形態５と同一部分には、同一符号をつけて詳しい説明は省略する。
【０２２５】
図５２において、Ｑ３のゲート電極１４３は、スイッチ回路を介して、負バイアス電源１４０、及びそれよりも正の電圧を与えるノード１４２と二者択一で接続される。ここで、ノード１４２としては、図５２では、例えば電源ＶDDの電圧を与えるノードとしている。ここで、前記スイッチ回路は、遅延回路１０３の出力１４１を制御入力としており、アクティブ時には、ノード１４２と１４３が接続されるよう、スタンバイ時にはノード１４０と１４３が接続されるよう制御している。
【０２２６】
さらに、図５２において、Ｑ４のゲート電極１４３’は、スイッチ回路を介して電源電圧ＶDDよりも正のバイアス電源１４０’、及びそれよりも負の電圧を与えるノード１４２’と二者択一で接続される。ここで、ノード１４２’として図５２では、例えば０Ｖの電圧を与えるノードとしている。前記スイッチ回路は、遅延回路１０３の出力１４１をインバータ１１４で反転した出力１４１’を制御入力としており、アクティブ時にはノード１４２’と１４３’が接続されるように、スタンバイ時にはノード１４０’と１４３’が接続されるように制御している。
【０２２７】
Ｑ３，Ｑ４のゲート電圧印加回路は、独立に形成してもよく、Ｑ３又はＱ４の片側のみ本実施形態の構造をとり、もう一方を前記図４６の構造のＱ３又はＱ４のようにしてもよい。
【０２２８】
本実施形態のアクティブ時の動作は、実施形態５と同じであるので省略する。スタンバイ時には、Ｑ３のゲート電圧が実施形態５の０Ｖよりも負バイアスとなるため、よりＱ３のサブスレッショルドリーク電流を減らすことができる。さらに、スタンバイ時には、Ｑ４のゲート電圧が実施形態５のＶDDよりも正バイアスとなるため、よりＱ４のサブスレッショルドリーク電流を減らすことができる。また、ゲート容量が基板の容量よりも小さい場合には、ゲート電圧を負にする方がリーク電流を減少させるための充放電電荷量を減らすことができ、スタンドバイ／アクティブ動作切替え時の消費電力を小さく高速動作させることができる。また、基板バイアス発生回路１０４，１０４’の電流供給能力が小さくても十分カットオフでき、その面積を小さくできる。
【０２２９】
本実施形態においても、Ｑ３，Ｑ４には基板バイアスを変化するトランジスタを用い、ドレインリーク電流を削減している。これは、微細ＭＩＳＦＥＴでは、基板バイアスを変化させる方法が、ゲート電圧を負に印加する方法よりも信頼性を損なわずそれらのトランジスタのドレインリークを減少させるのに有効な手段だからである。これを、図５３を用いて説明する。
【０２３０】
図５３（ａ）は、基板バイアスによってリーク電流を低減する実施形態５及び実施形態６のＱ３の回路を模式的に示す。ここで、Ｑ３のドレイン電極は正の電圧、例えば０．１〜５ＶのＶDDに接続されているとし、トランジスタのしきい値を正とし、ゲート電圧を０Ｖとして、トランジスタを遮断状態にしているとする。そして、基板バイアスＶsub を負に印加することによって、ドレインリーク電流を減少させる。これに対し、図５３（ｂ）では、基板バイアスは固定、例えば０Ｖとし、ゲート電圧ＶG を負に印加し、ドレイン電流を減少させている。この両者での、ドレイン電流ＩD とゲート電圧ＶG の関係を図５３（ｃ）に示す。
【０２３１】
ｎ型ＭＩＳＦＥＴにおいては、ゲート電圧を負に印加することによって、サブスレッショルドリーク電流はより低減できる。このサブスレッショルドリーク電流は、図５３（ｃ）において、ゲート電圧に対し正の傾きで示されている。しかし、微細トランジスタにおいては、ドレイン電圧を印加した状態でゲート電圧を負に印加すると、ドレイン電極の表面がゲート電圧で強く反転した層を通じてドレイン電極と基板電極との間にトンネルリーク電流、いわゆるＧＩＤＬ（Gate-Induced Drain Leakage current）が流れる。このＧＩＤＬは、ゲート電圧がより負になると、より大きくなり、図５３（ｃ）において、ゲート電圧に対し負の傾きで示されている。ＧＩＤＬについては、例えば文献（J.Chen,T.Y.Chan,I.C.Chen,P.K.Ko and C.Hu,"Subbreakdown Drain Leakeage Current in MOSFET",IEEE Electron Device Letters,vol.EDL-8.No.11,November,pp.515-517,1987）で公知である。
【０２３２】
ＧＩＤＬは、ゲート電圧がより負に印加され、ゲート電圧とドレイン電圧との差が大きくなると大きくなるため、図５３（ｃ）の実線で示すように、図５３（ｂ）の基板電圧を０Ｖに固定のトランジスタでは、ドレインリーク電流は、ドレイン電圧とゲート電圧で決まる極小値ＩD2までしか減少できない。これに対し、基板電圧を負に印加しドレインリーク電流を削減する回路では、ゲート電圧とドレイン電圧との差は変化しないため、基板バイアス印加によるＧＩＤＬの増大は殆ど生じない。よって、図５３（ｃ）の点線で示すように、しきい値が正にシフトする基板バイアス効果によって、ゲート電圧が０Ｖでもサブスレッショルドリーク電流を低減できる。よって、ゲート電圧を負に印加する場合よりも、ゲート電圧を０Ｖ印加した場合にはＧＩＤＬを減少させることができ、全体として、ドレインのリーク電流をＩD2よりも減少したＩD1まで小さくすることができる。
【０２３３】
（実施形態７）
図５４に本発明の第７の実施形態を示す。本実施形態は、実施形態５の図４３の回路をドミノ回路に適用した例である。なお、実施形態５及び実施形態６と同一部分には同一符号を付して、その詳しい説明は省略する。
【０２３４】
図５４において、Ｑ２とＱ１の接続ノード１４７は、ｐ型ＭＩＳＦＥＴ（Ｑ５）のゲート電極及びｎ型ＭＩＳＦＥＴ（Ｑ６）のゲート電極と接続されている。ここで、Ｑ５のドレイン電極はＱ６のドレイン電極と接続され、これらはスタティックインバータとなっている。さらに、Ｑ５の基板電極は基板電極供給ノード１４６と接続されている。このノード１４６の電圧は、アクティブとスタンドバイ時に２つの電圧の定常値を持ち、例えば電圧源１０４''と接続されている。また、この電圧源１０４''はアクティブとスタンドバイ時を制御するための制御入力ノード１０５と接続されている。
【０２３５】
また、Ｑ６の基板電極は、基板電圧供給ノード１４５と接続されている。このノード１４５の電圧は、アクティブとスタンドバイ時に２つの電圧の定常値を持ち、例えば電圧源１０４''' と接続されている。また、この電圧源１０４''' はアクティブとスタンドバイ時を制御するための制御入力ノード１０５と接続されている。即ち、Ｑ５とＱ６は基板バイアス変化トランジスタとなっている。
【０２３６】
このスタティックインバータは、次段の論理回路の駆動能力増大及び論理振幅増大、又は前段ダイナミックＮＯＲ回路の遅い立ち上がり波形を整形し速い立ち下がり波形を得るためのものである。図の１４７ノードより左側は、図４３と同じであり、ダイナミック回路の動作は実施形態５で説明したものと同じなので省略する。よって、図の１４７ノードより左側は、実施形態５及び実施形態６で説明した他の構成を用いてもよい。
【０２３７】
本実施形態で特徴となる点は、Ｑ２はＧＳＴトランジスタで形成され、Ｑ５，Ｑ６はゲート電極と基板電極が電気的に接続されていないトランジスタで形成されている点である。このようにすることにより、ＧＳＴトランジスタのみでインバータを構成した場合の貫通電流経路を経つことができる。これを図５４を用いて説明する。
【０２３８】
まず、図５４において、ＩＮ１からＩＮ３のいずれかが“Ｈ”レベル、例えばＶDDとなっているとする。この時、Ｑ２，Ｑ２’又はＱ２”のいずれかは導通状態となっており、ノード１４７の電位はＶDDより減少し、Ｑ２のドレインとＱ１のドレインとが接続されているノード１４７からＱ３を通じてグランドレベルに電流が流れる。ここで本実施形態では、Ｑ５のトランジスタがＧＳＴトランジスタではなく、基板バイアス可変トランジスタで形成されているので、前記図３６で示したような、Ｑ５を通じたＶDDとゲート電極間に流れる貫通電流は生じない。よって、貫通電流によってノード１４７の電位が上昇し、論理的に誤動作をするのを防ぐことができ、かつ貫通電流によるリークを防止できる。
【０２３９】
また次に、ＩＮ１からＩＮ３の全てが“Ｌ”レベル、例えば０Ｖとなっているとする。この時、Ｑ２，Ｑ２’又はＱ２”の全てが遮断状態となっており、ノード１４７の電位はほぼＶDDとなっている。ここで本実施形態では、Ｑ６のトランジスタがＧＳＴトランジスタではなく、基板バイアス可変トランジスタで形成されているので、Ｑ６のゲート電極から基板電極を通じてソース電極へ流れる貫通電流は生じない。よって、貫通電流によってノード１４７の電位が下降し論理的に誤動作をするのを防ぐことができ、かつ貫通電流によるリークを防止できる。
【０２４０】
図５５に、本実施形態の変形例を示す。この変形例では、図５４に示した３入力ＯＲを一般化したものである。図５５において、１４８はＧＳＴトランジスタで形成された直列又は並列接続回路を示している。これらは、図中ＩＮｘ（ｘ＝１，２…ｎ）で示されたゲート及び基板電極が接続された入力を持つｎ型ＭＩＳＦＥＴトランジスタのソース・ドレイン電極を縦続接続又は並列接続して論理回路を形成する。この１４８の回路ブロックの例としては、例えば図５６で示す回路が挙げられる。
【０２４１】
この回路は、ｎ型ＭＩＳＦＥＴトランジスタＱ２のドレイン電極とｎ型ＭＩＳＦＥＴトランジスタＱ２”のソース電極とが直列接続されており、さらにそれらにｎ型ＭＩＳＦＥＴトランジスタＱ２’のソース・ドレイン電極が並列接続されている。この回路では、ＩＮ１とＩＮ３との両方がＶDD、又はＩＮ２がＶDDの時に１４７ノードと１０６ノードが導通する。よって、このような回路でＡＮＤ，ＯＲ回路が実現でき、任意の非反転論理回路を合成することができる。
【０２４２】
図５５において、回路ブロック１４８の出力ノード１４７は、例えばＣＭＯＳインバータからなる回路ブロック１４９の入力に接続されている。ここで、重要なことは、１４９の回路ブロックはＧＳＴトランジスタではなく、ゲートと基板端子とに別の電圧を印加できるトランジスタによってゲート入力が形成されていることである。このようにすることにより、本実施形態で説明したように、回路ブロック１４９の電源ノードからノード１４７への貫通電流によってノード１４７の電位が変化し論理的に誤動作をするのを防ぐことができ、かつ貫通電流によるリークを防止できる。
【０２４３】
もちろん、回路ブロック１４９としては、インバータではなく他の論理回路、例えばＮＯＲやＮＡＮＤなどで形成しても、回路ブロック１４９のノード１４７に対する入力が、ゲート電極と基板端子と別の電圧を印加できるトランジスタによって形成されていればよい。
【０２４４】
図５７は、本実施形態の別の変形例であり、Ｑ３と回路ブロック１４８との間に、ＧＳＴトランジスタ（Ｑ５）が挿入されている点が先の変形例と異なっている。すなわち、Ｑ５のソース電極はＱ３のドレイン電極と接続され、Ｑ５のドレイン電極は回路ブロック１４８と接続されている。また、Ｑ５のゲートと基板電極は互いに接続され、Ｑ１のゲートと基板電極と接続されプリチャージ反転入力となっている。
【０２４５】
この回路は、いわゆるドミノ論理回路となっており、回路ブロック１４８に直列接続されたＱ５がＱ１と同期して駆動されているため、プリチャージ反転入力が０Ｖ又はＶDDの定常状態で、電源ＶDDから０Ｖへ貫通する電流が流れず、より低消費電力を図ることができる。また、Ｑ１として、ＧＳＴトランジスタを用いることにより、アクティブ時に、基板バイアス変化トランジスタよりも、より高いＯＮ／ＯＦＦ比が実現できる。
【０２４６】
以上説明したようにまた、本発明の実施形態５及び実施形態６の構造を用いれば、サブスレッショルドリークを減少させるために縦続接続するリーク減少トランジスタＱ３のチャネル幅が小さくても、ゲート遅延時間の増大を抑え、かつＱ３の面積を抑えて高集積化を実現することができる。さらに、スタンバイ時にはＱ３のしきい値を高くし、サブスレッショルドリーク電流を小さく保つことができる。また、ＧＳＴトランジスタと基板バイアス変化トランジスタを縦続接続した構造では、従来例の基板バイアスの変化のないトランジスタを縦続接続した構造よりもスタンドバイ時およびアクティブ時の両方でリーク電流を減少させ、アクティブ時に電流駆動能力を確保できる。
【０２４７】
さらに、実施形態５の変形例２の構造を用いれば、従来のスタティックＮＯＲ回路よりも高速かつ低消費電力なダイナミックＮＯＲ回路が実現できる。
【０２４８】
加えて、実施形態５を実現するウェル構造を用いれば、半導体基板上に、ＧＳＴトランジスタと基板バイアス変化トランジスタをＣＭＯＳで４つのリソグラフィマスクでウェル領域を形成でき、別々に形成した場合よりも工程数を削減でき、工程数を短縮できる。さらに、ＧＳＴトランジスタと基板バイアス変化トランジスタの間のウェルの合わせ精度を、実施形態よりも多くのリソグラフィステップを用いた場合よりも向上させることができ、よりチップ面積を縮小することができる。このため、基板バイアス変化トランジスタとＧＳＴトランジスタのＣＭＯＳ回路を単一チップ上に集積可能となり、よりチップ面積を小さくしソース・ドレイン部の拡散容量による遅延、配線遅延を小さくし、高速化することができる。
【０２４９】
また、これらウェルは半導体基板と独立に電圧を設定することでき、各ｐ型領域と各ｎ型領域を電気的に分離することができる。このため、同一チップ上に形成された他のｐ型領域やｎ型領域から発生する少数キャリアの電気的に分離したウェルへの注入を防ぐことができ、ラッチアップやソフトエラーの誤動作を防ぐことができる。また基板と、回路や配線の容量的結合によって、電源投入時に基板電圧が電源電圧方向に変動し、ラッチアップする問題を防ぐことができる。
【０２５０】
また、実施形態７の構造を用いれば、ＧＳＴトランジスタを縦続接続した場合に問題となる貫通電流の問題がなくより、低消費電力化を図ることができる。
【０２５１】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態５〜７では、絶縁膜１２９，１２０，１２８，１３４の形成法としては、熱酸化による酸化膜形成法、３０ｋｅＶ程度の低加速エネルギーで酸素を注入した酸化膜を形成してもよいし、絶縁膜を堆積する方法で形成してもよいし、シリコン窒化膜を堆積する方法、これらを組み合わせてもよい。さらに、素子分離膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、勿論この絶縁膜にシリコン窒化膜その他、タンタル酸化膜，チタン酸化膜，チタン酸化膜，チタン酸ストロンチウムやチタン酸バリウム，チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜又はそれらの複合膜を用いることもできる。
【０２５２】
実施形態としては、素子分離としてトレンチ分離の素子分離を用いた例を示したが、ＬＯＣＯＳ分離法やリセスドＬＯＣＯＳや改良ＬＯＣＯＳ法、メサ分離、トレンチ分離の素子分離やフィールドシールド分離を用いてもよいし、これらを組み合わせてもよい。
【０２５３】
実施形態では、半導体層１３３としてｐ型Ｓｉ基板を用いたが、代わりにｎ型Ｓｉ基板やＳＯＩ基板，ＧａＡｓ基板，ＩｎＰ基板，ＳｉＧｅ混晶基板，ＳｉＧｅＣ混晶基板を用いてもよい。また、ｎ型ＭＩＳＦＥＴの代わりにｐ型ＭＩＳＦＥＴに適用してもよく、その場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらに、ドーピング不純物種のＡｓ，Ｐ，ＳｂをＩｎ，Ｂのいずれかと読み替え、イオン注入の場合にはＡｓ，Ｐ，ＳｂをＩｎ，Ｂ，ＢＦ2 のいずれかと読み替えればよい。
【０２５４】
また、各層１２５，１２６，１２５’，１２６’，及びゲート電極１２７は、単結晶シリコン，多結晶シリコン，ポーラスシリコン，アモルファスシリコン，ＳｉＧｅ混晶，ＳｉＧｅＣ混晶，ＧａＡｓ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄの金属或いはそのシリサイドを用いることもできる。また、これらの積層構造にしてもよい。
【０２５５】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０２５６】
【発明の効果】
以上詳述したように本発明によれば、電源電圧を低下させてもゲート遅延時間τpdが増加せず、ゲート電界を一定以下に保つことができる。よって、高速でゲート耐圧やゲートを流れる電流量に関する信頼性の高い回路を形成できる。また、電源電圧を低下させることが可能なため、ドレイン電界によるホットキャリア発生も抑えることができ、よりトランジスタの信頼性を向上できる。さらに本発明によれば、基板バイアスコントロールを実現する際に問題となるラッチアップの問題を解消することができる。
【０２５７】
また本発明によれば、ゲート遅延時間の増大を抑え、高集積化を実現することができ、さらに従来例の基板バイアスの変化のないトランジスタを縦続接続した構造よりもスタンドバイ時及びアクティブ時の両方でリーク電流を減少させ、アクティブ時に電流駆動能力を確保することができる。従って、スタンドバイ時の貫通電流を小さくし、かつアクティブ時の電流駆動能力を確保し、かつアクティブ時のリーク電流も小さく保つ回路構成を実現することができる。
【図面の簡単な説明】
【図１】従来のＭＩＳＦＥＴインバータの回路構成を示す図。
【図２】ｎ型ＭＩＳ構造におけるバンドダイアグラムと絶縁膜電界のしきい値依存性を示す図。
【図３】第１の実施形態に係わるインバータの回路構成例を示す図。
【図４】第１の実施形態において、インバータ遅延の基板バイアスを変化させる効果を説明するための図。
【図５】第１の実施形態に係わるインバータの回路構成例を示す図。
【図６】第１の実施形態に係わるインバータの回路構成例を示す図。
【図７】第１の実施形態における基板バイアスを制御する回路ブロックと論理回路の構成例を示す図。
【図８】第１の実施形態における基板バイアスを制御する回路ブロックの構成例を示す図。
【図９】第１の実施形態における基板バイアスを制御する回路ブロックの構成例を示す図。
【図１０】第１の実施形態における基板バイアスを変化させる回路構成例とタイミングチャートを示す図。
【図１１】第１の実施形態における基板バイアスを変化させる回路構成例とタイミングチャートを示す図。
【図１２】第１の実施形態における基板バイアスを変化させる回路構成例とタイミングチャートを示す図。
【図１３】第１の実施形態における基板バイアスを変化させる回路構成例を示す図。
【図１４】第１の実施形態における切り替えスイッチの回路構成例を示す図。
【図１５】第１の実施形態において、降圧回路を用いることによる低消費電力化を説明するための図。
【図１６】インバータの入出力特性と入力が一定の傾きを有する場合の回路遅延を説明するための図。
【図１７】第２の実施形態における高速スイッチング回路の構成例を示す図。
【図１８】図１７のインバータの入力が一定の傾きを有する場合の基板バイアスと回路遅延を示す図。
【図１９】第２の実施形態における高速スイッチング回路の構成例を示す図。
【図２０】第２の実施形態における高速スイッチング回路の構成例を示す図。
【図２１】第２の実施形態における素子構造断面を示す図。
【図２２】図２１の素子の製造工程を示す図。
【図２３】第２の実施形態における高速スイッチング回路の構成例を示す図。
【図２４】ウェルが接する構造でラッチアップが生じることを説明するための図。
【図２５】第３の実施形態における素子構造断面と寄生サイリスタ構造の等価回路を示す図。
【図２６】第３の実施形態における素子構造断面と寄生サイリスタ構造の等価回路を示す図。
【図２７】第３の実施形態における半導体装置の素子構造断面と寄生サイリスタ構造の等価回路を示す図。
【図２８】従来の問題を説明するための素子構造断面とタイミングチャートを示す図。
【図２９】第４の実施形態における半導体装置の回路構成とタイミングチャートを示す図。
【図３０】第４の実施形態における半導体装置の素子構造断面を示す図。
【図３１】第４の実施形態における半導体装置の回路構成を示す図。
【図３２】第４の実施形態における半導体装置の回路構成を示す図。
【図３３】第４の実施形態における半導体装置のタイミングチャートを示す図。
【図３４】第４の実施形態における半導体装置の回路構成を示す図。
【図３５】ＧＳＴトランジスタで構成されたスタティックインバータの従来例を示す図。
【図３６】ＧＳＴトランジスタで構成されたスタティックインバータの問題点を説明するための図。
【図３７】第５の実施形態に係わるインバータの回路構成例を示す図。
【図３８】第５の実施形態における遅延回路の例を示す図。
【図３９】第５の実施形態における動作タイミングを示す図。
【図４０】従来の多しきい値ＣＭＯＳ回路を示す図。
【図４１】リークカットオフトランジスタ沿う乳児のしきい値に対するチャネル相対相対依存性を示す図。
【図４２】第５の実施形態の変形例１を示す図。
【図４３】第５の実施形態の変形例２を示す図。
【図４４】図４３の変形例２と比較したスタティック３入力ＮＯＲ回路を示す図。
【図４５】図４２及び図４３のＮＯＲ回路の遅延時間の電源電圧依存性を示す図。
【図４６】第５の実施形態の変形例３を示す図。
【図４７】第５の実施形態を実現するウェル構造の断面図。
【図４８】第５の実施形態を実現するウェル構造の製造工程を示す断面図。
【図４９】第５の実施形態を実現するウェル構造の製造工程を示す断面図。
【図５０】第５の実施形態を実現するウェル構造の製造工程を示す断面図。
【図５１】第５の実施形態を実現するウェル構造の製造工程を示す断面図。
【図５２】第６の実施形態に係わる論理回路の構成を示す図。
【図５３】第６の実施形態の動作を説明するための図。
【図５４】第７の実施形態に係わる論理回路の構成を示す図。
【図５５】第７の実施形態の変形例を示す図。
【図５６】図５５の機能ブロックの例を示す図。
【図５７】第７の実施形態の別の変形例を示す図。
【符号の説明】
１…ゲート絶縁膜
２…半導体
３…ゲート電極
４…ｎ型ＭＩＳＦＥＴ
５…ｐ型ＭＩＳＦＥＴ
６…インバータ入力端
７…第１の基板バイアス発生回路
８…第２の基板バイアス発生回路
９…ＭＯＳ負荷
１０…抵抗
１１…基準電圧発生回路
１２…比較器
１３…増幅トランジスタ
１４…論理回路
１５…降圧回路
１６…ｐ型ＭＩＳＦＥＴ（バイアス電圧ドライブ用）
１７…ｎ型ＭＩＳＦＥＴ（バイアス電圧ドライブ用）
１８…内部電源電圧ノード
１９…ノード
２０…基板バイアス制御回路
２１…昇圧回路
２２，２３，２４…矩形波発振器
１０１…制御入力ノード
１０２…基板電極
１０３…ゲート電極ノード
１０４…電圧源
１０５…制御入力ノード
１０６…電流供給ノード
１０７…基板電圧供給ノード
１１３…遅延回路
１１４…インバータ
【図１】
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【図２】
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【図３】
0004253052.tif 000006
【図４】
0004253052.tif 000007
【図５】
0004253052.tif 000008
【図６】
0004253052.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004253052.tif 000019
【図１７】
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【図１８】
0004253052.tif 000021
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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