(57)【特許請求の範囲】
【請求項１】
エピタキシャルに作製されたＳｉＣ半導体層（２）の表面を処理する方法であって、
該方法は、
該ＳｉＣ半導体層（２）の部分（４）を除去することであって、該ＳｉＣ半導体層（２）の残りがＳｉＣ半導体層（３）として定義される、ことと、
該ＳｉＣ半導体層（２）の部分（４）を除去した後に、該ＳｉＣ半導体層（３）の表面から酸化物を除去することと、
該酸化物を除去した後に、該ＳｉＣ半導体層（３）の表面に金属層（５）を付与することと
を包含し、
該ＳｉＣ半導体層（２）の部分（４）の厚さは、エピタキシープロセスが停止中の相の時間と該エピタキシープロセスによって形成されるエピタキシーの成長率とを乗算することによって決定される、方法。
【請求項２】
前記金属層（５）は、ショットキーコンタクトまたはオームのコンタクトとして形成される、請求項１に記載の方法。
【請求項３】
前記ＳｉＣ半導体層（２）の部分（４）は、ドライエッチングプロセスまたは気相エッチングプロセスのいずれかを用いて除去される、請求項１または２に記載の方法。
【請求項４】
前記金属層（５）は、チタンおよび／またはタンタルおよび／またはタングステンからなる、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
ドライエッチングとして、反応性イオンエッチングまたはイオンビームエッチングが適用される、請求項３または４に記載の方法。
【請求項６】
フッ素含有ガスおよび酸素からなる混合ガスが、前記反応性イオンエッチングに対して用いられる、請求項５に記載の方法。
【請求項７】
前記フッ素含有ガスは、不活性ガスである、請求項６に記載の方法。
【請求項８】
前記除去プロセスは、少なくとも２つの分割された工程で行われる、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
イオン注入が、前記少なくとも２つの分割された工程の間で行われる、請求項８に記載の方法。
【請求項１０】
前記表面に前記金属層（５）を付与しながら、前記ＳｉＣ半導体層（３）を１００℃より高い温度まで加熱することをさらに包含する、請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
請求項１〜１０のいずれか一項に記載の方法を用いて作製されたショットキーコンタクトであって、
前記ＳｉＣ半導体層（３）が炭化ケイ素半導体（１）上にあり、
該ショットキーコンタクトは、該ＳｉＣ半導体層（３）上に、タングステンおよび／またはチタンおよび／またはタンタルが含まれる金属層（５）を有し、
該金属層（５）は、該ＳｉＣ半導体層（３）上に金属半導体コンタクトを形成し、
該金属半導体コンタクトは、電流電圧測定を用いて測定された障壁の高さを有し、該障壁の高さは、タングステンの場合１．０５ｅＶより高く、チタンの場合１．１５ｅＶより高く、タンタルの場合０．９５ｅＶより高い、ショットキーコンタクト。
【発明の詳細な説明】
【０００１】
本発明は、エピタキシーで作製されたＳｉＣ半導体層の表面を処理するための方法に関し、この方法では、この表面上で、そのエピタキシーの後、金属層がコンタクトとして付与される。本発明は、さらに、特にこの方法によって製造されたショットキーコンタクトに関する。
【０００２】
ＳｉＣショットキーダイオードの特性は、ＳｉＣ半導体の表面上でショットキーコンタクトを形成するためにショットキー金属を堆積する前の、このＳｉＣ半導体の表面の状態に大幅に依存する。なぜなら、金属と半導体との遷移（Ｍｅｔａｌｌ−Ｈａｌｂｌｅｉｔｅｒ−Ｕｅｂｅｒｇａｎｇ）の質の良さは、達成可能なショットキーコンタクトの質に決定的な影響を及ぼすからである。従って、ショットキー金属と半導体との間の遷移におけるポテンシャル障壁の高さは、金属と半導体との境界層において、まず第１に、以下の特性によって決定される。
【０００３】
その半導体におけるフェルミ準位の状態、
そのショットキーコンタクトの金属におけるフェルミ準位の状態
ショットキー金属と半導体との間の境界面における状態密度。
【０００４】
半導体におけるフェルミ準位の状態は、まず第１に、そのドープ処理および不純物密度によって決定され、ショットキーコンタクトの金属におけるフェルミ準位の状態は、主に金属の種類に依存する。状態密度は、主にＳｉＣショットキーダイオード製造時のプロセスの流れによって決定される。
【０００５】
異なった金属をショットキーコンタクトとする場合に、特定のポテンシャル障壁を有することを特徴とすることを可能にする様々な方法が既に存在する。これに数えられるのは、特に、半導体上で湿式化学（ｎａｓｓｃｈｅｍｉｓｃｈ）表面予備処理、様々な気体雰囲気における高温での、いわゆる犠牲酸化および焼き戻し工程（Ｔｅｍｐｅｒｕｎｇ）である。これらのすべての方法で、所望のポテンシャル障壁を生成するために、適用された処理によって達成された表面修正が利用される。
【０００６】
従って、本発明は、エピタキシーで作製されたＳｉＣ半導体層上の金属層の質が改善される方法を提示するという課題に基づく。さらに、特にこの方法によって作製されたショットキーコンタクトが提示される。
【０００７】
この方法に関する課題は、発明に従って、請求項１および３の特徴を有する２つの方法によって解決される。
【０００８】
それによって、冒頭で述べたような方法が提供される。
【０００９】
この方法では、表面に金属層が付与される前に除去プロセス（Ａｂｔｒａｇｕｎｇｓｐｒｏｚｅｓｓ）が行われ、これに続いて、天然に表面酸化物を除去するために、次の表面の湿式化学処理が行われ（請求項１）、
この方法では、表面に金属層が付与される前に除去プロセスが行われ、この除去プロセスの直後にショットキーコンタクトとしておよび／またはオームのコンタクトとして形成される金属層が表面上に付与される（請求項３）。
【００１０】
構成に関する課題は、請求項１２の特徴を有するショットキーコンタクトによって解決され、すなわち、特に発明による方法によって作製された、炭化ケイ素半導体上にタングステンおよび／またはチタンおよび／またはタンタルを含む金属層を有するショットキーコンタクトによって解決され、電流電圧測定によって測定された障壁の高さは、４００℃でのＲＴＰに関して、タングステンについては１．０５ｅＶより高く、チタンについては１．１５ｅＶ以上、およびタンタルについては０．９５ｅＶ以上になる。
【００１１】
除去プロセスまたは表面からの層の除去は、この層の完全な剥離と解されるので、除去されたばかりの層は、もはや半導体とは関係がない。広い意味では、表面と境界を接する半導体の領域の一部も「除去」される酸化プロセスはこれとは違う。なぜなら酸化によって「除去」された領域は、公知のように、まだ半導体の部分であり、つまり、この領域は半導体に付着し、通常、追加的な湿式化学エッチングプロセスによって、初めてこの半導体から剥離されるからである。
【００１２】
本発明による方法の次に続く湿式化学処理は、ここでは、特定の時間の後、シリコンを含む半導体に、望ましくないことに形成される薄い天然の酸化物を剥離するのに利用される。この薄い酸化物の厚さは、通常、ほんのわずかなナノメータの範囲内で動揺する。
【００１３】
その場合、本発明は、以下の認識を出発点とする：
エピタキシーは「非平衡プロセス」であり、３つの相、すなわちエピタキシー成長中の最初の発生相、エピタキシー成長中のフロー平衡相（Ｆｌｉｅｓｓｇｌｅｉｃｈｇｅｗｉｃｈｔｓｐｈａｓｅ）、およびエピタキシーが停止中の最終相に分類される。この場合、最終相において、エピタキシーに必要なプロセスガスは、巨視的には停止される。しかしながら、この停止の後、エピタキシー反応器内のガス濃度は比較的ただゆっくりと、時間と共に減衰するだけなので、これに続く冷却段階においてさえ、まだ様々なガスの残りが存在し得る。例えば、ｎ-導電型エピタキシー層を生成するために、反応の際にＳｉＨ4（シラン）、Ｃ3Ｈ8（プロパン）およびＮ2（ドーパントとして）が用いられる。例えば、３つのガス流制御器が特定の順序で繋がれる場合、これらの反応関与ガスの濃度も対応して変動し得る。これらは全体として、半導体の表面の状態が十分精確に制御できないという結果をもたらす。
【００１４】
次に、この困難を克服するために、フロー平衡相の「妨げられない（ｕｎｇｅｓｔｏｅｒｔ）」層を露出するために、本発明では、エピタキシー成長率ｒ、および上述のエピタキシープロセスの最終相における時間の長さＴから、適切なエッチング方法によって除去される必要がある層厚Ｄを決定する。この際、層厚Ｄは、時間の長さＴを伴う成長率ｒの生成物によって決定され、例えば、成長率が３μｍ／時間、および最終相が、例えば、１．５分の場合、最適には７５ｎｍである。
【００１５】
好ましくは、成長率ｒ、反応器停止時間、および除去プロセスのエッチング率を決定する際の不確かさを解消するために、このような除去にはさらに１０％、最高５０％の追加分が付与され得る。
【００１６】
ＳｉＣをエッチングするのに適切な方法は、特に、ＲＩＥ（反応性イオンエッチング）、ＩＢＥ（イオン注入エッチング）または気相でのエッチング方法等のドライエッチング法である。
【００１７】
特に有利なのは、特にエッチングステップを、ショットキーダイオードを作製するためのプロセスの流れへ統合することを考慮して、フッ素含有ガスおよび酸素からなる混合ガス内でのＲＩＥ法である。なぜなら、ここではフッ素部分が半導体のシリコンと反応して揮発性フッ素化合物になり、酸素部分が半導体の炭素を酸化するからである。
【００１８】
物理的除去をわずかに高めるためか、またはショットキーダイオードの構造を有する表面部分における再堆積効果を予防するために、このような混合ガスに、有利にも、さらにまだ、例えば、アルゴン、ヘリウム等の化学的に不活性なガスを加えて混合され得る。
【００１９】
プロセスの遂行において、電力密度、および反応器内で生じるバイアス電圧または基板バイアス電圧を可能な限り小さく保つことが有利である。このバイアス電圧は、基板キャリアのセルフローディングによって、高周波によって刺激されたプラズマ中にもたらされる。
【００２０】
本発明による方法を用いて、除去プロセスは、例えば、プレーナ反応器で行われ得、その場合、ガス圧が２８μｂａｒの、５０ｃｍ3のＳＦ6、１０ｃｍ3のＯ2および５ｃｍ3のＡｒからなる混合ガス中で、電力密度が０．４Ｗ／ｃｍ2のプラズマが−２６０Ｖのバイアス電圧または基板電圧で点火される。このようなＲＩＥ法によると、湿式化学処理によってメタライザーションの直前に表面から二酸化シリコンが取除かれることが保証され得る。これは、有利にも、緩衝されたフッ化水素酸「ＢＨＦディップ」に約５分間浸漬し、続いて精製水で洗浄し、乾燥させることによって達成される。その直後、目的に合わせて、スパッタリングか、または蒸着によってメタライゼーションが付与される。
【００２１】
エピタキシープロセスの最終相において生成されたエピタキシー層の部分を除去することによって、以下の主要な利点が達成される。
【００２２】
エピタキシー成長の終了は、それ自体制御し難いプロセスであるので、エピタキシー層の最上部の原子層が、特にドーピングと欠陥密度に関して、その下に広がる、フロー平衡相において連続的に成長したエピタキシー層の大きさと同じ材料特性を有することは決して保証されない。この制御し難いプロセスが原因の「不確定要素」は、最終相において成長したエピタキシー層の最上部がエッチング液で洗浄されることによって除去される。このエッチング液での洗浄には、上述のように、例えば、ＲＩＥプロセスまたはＩＢＥプロセスが用いられ得る。
【００２３】
いずれにせよ、この除去によって、次のステップのためのプロセスの確実性が達成されるので、この確実性はエピタキシーの際のプロセスの遂行とも関わりがない。
【００２４】
エッチングによるエピタキシー層の最上部の除去プロセスは、発明者による多数の実験が示したように、ＳｉＣからなる半導体の非常に安定した表面、高い程度で複製可能な状態密度をもたらす。
【００２５】
従って、本発明による方法を用いて、ショットキーダイオードを作製することが可能であり、このショットキーダイオードの場合、それぞれのショットキー金属の選択にのみ依存する障壁の高さが複製可能に生成され得る。
【００２６】
しかしながら、本発明による方法を用いて、優れたオームのコンタクトもエピタキシー層上で簡単に作製され得ることが強調され得る。
【００２７】
最終相において生成されたエピタキシー層の部分が、エッチングによって除去される、本発明による方法は、有利にも、半導体素子を製造するための、ほぼすべてのプロセスの配列において用いられ得る。例えば、ｐ導電気型注入領域を生成するために、例えば、メタライゼーションの前の広範な注入ステップが、および注入された原子を活性化するための焼き戻しが必要であり得る。このような場合、目的に合わせて、エピタキシーの最終相において生成されたエピタキシー層の最上部の除去は、それぞれ時間がかかるメタライゼーションの直前に初めて行われ得る。しかしながら、その際（注入プロファイルの設計の場合）、注入の深さがこの除去の分だけ増加されるか、または（注入エネルギーが十分でない場合は）、必要な表面の荷電に関して、注入濃度が除去分に相当する分だけ増加されるように考慮され得る。
【００２８】
最終相で作製されたエピタキシー層の部分の必要な除去が、数百ｎｍになる注入イオンの最大限可能な到達距離の領域に達する場合、エッチングプロセスを分割することは有利である。すなわち、例えば、成長率が１０μｍ／ｈ、停止時間約１．５分の場合、必要な除去は少なくとも２５０ｎｍである。次に、イオンを十分な深さに注入し得るために、ここでは、エピタキシーの直後に約１８０ｎｍの厚さの層が除去される。７０ｎｍの層厚を有する残った層は、次に、イオン注入の後にようやく取除かれる。このような「２分割」は、一方で、エピタキシーの最終相において付与されるエピタキシー層の部分が除去され、他方、例えば、イオン注入または焼き戻しステップ等の一連のプロセスによって誘導される欠陥密度の変化が回避されるという利点を有する。
【００２９】
特に有利なのは、半導体が、ショットキーコンタクトを作製する際に、すなわち、金属、ケイ化物またはそれに類似の材料が堆積する間、高温下にある場合であり、これは、高められた温度によって液体の残留が無くなり、従ってより良いコンタクトが可能だからである。比較的低い温度であっても効果は明らかにより良くなるが、この高められた温度が１００℃よりも高い場合は特に有利である。当然、この方法は、オームのコンタクトを作製するための準備としても有利に用いられ得る。
【００３０】
従って、本発明による方法は、全体として、一連の本質的な利点を可能にする。
【００３１】
エッチングプロセスは、炭化ケイ素からなる半導体の安定した表面、および、高い程度で複製可能な状態密度をもたらす。これによって、それぞれのショットキー金属の選択に依存する障壁の高さが複製可能に生成され得る。従って、オームのコンタクトについても同じことが言える。
【００３２】
炭化ケイ素からなる半導体の表面は、エッチングによる除去工程を通じて洗浄される。換言すると、場合によってはショットキーポテンシャル障壁の高さを変更し得る異原子の集積は減少する。
【００３３】
制御し難いエピタキシーャルプロセスの最終相の不利な結果は除去される。
【００３４】
本発明による方法の場合、天然の酸化物（二酸化シリコン）は、ショットキー金属を用いたメタライゼーションの前に湿式化学処理によって取除かれる。ソットキダイオードを作製する場合は、その後、遅滞なく、例えばタングステン、タンタル、チタン等の金属はスパッタリングまたは蒸着によって堆積され得る。スパッタリングの場合、少なくともスパッタリングプロセスのはじめに、電力密度がごくわずかなバイアス電圧（特に０Ｖ）で僅少に保たれることに注意する必要がある。第１の原子層の堆積の後、電力密度は高められ得、このときバイアス電圧も上昇し得る。
【００３５】
次に、本発明は図面を用いて詳細に説明され、これらの図面の図１〜図３において、本発明による方法の様々なステップが模式的に示される。
【００３６】
ＳｉＣ半導体１上に、エピタキシーで堆積するＳｉＣ層２が存在する。エピタキシーの最終相において生成されたこの層２の部分は、破線の上方にあり、関連符号４が提供される。
【００３７】
ここで、局所的イオン注入が行われ得、この注入は、注入領域６を作製するために、例えば、ショットキーダイオードの２極終端（Ｒａｎｄａｂｓｃｈｌｕｓｓ）として必要である。
【００３８】
注入されたイオンを回復するために焼き戻しした後、およびこれに続く、図１において示された構成の洗浄の後、エピタキシー層２の部分４は、ＲＩＥによって除去される。さらに、湿式化学処理が行われる。これによって、図２において示される構成が提供され、この構成では、半導体１の上に層厚が低減されたエピタキシー層３が提供される。
【００３９】
その後、スパッタリングまたは蒸気処理によって、タングステン、チタン、またはタンタル等を用いたメタライゼーションが行われる。
【００４０】
次に、例えば４００℃または８００℃〜９００℃での熱処理（ＲＴＰ＝Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ＝急速熱処理）が行われる。このようして、図３において示される構成が取得され、この構成では、エピタキシー層３上にショットキーコンタクト５が提供される。
【００４１】
典型的な障壁の高さφBは、タングステンについては、４００℃での焼き戻しまたはＲＴＰの後、１．１ｅＶであり、８００℃〜９００℃でのＲＴＰの後は１．１ｅＶを上回る。チタンについては、障壁の高さφBは、焼き戻しまたは注入領域と、上述の方法の後の洗浄との間に、さらに水素エッチングが導入される場合（４００℃でのＲＴＰの後）、１．１５ｅＶ以上である。
【００４２】
通常、ショットキー遷移の障壁の高さは、流れ方向での電流電圧測定を用いて決定され得る。確認された障壁の高さおよび測定値は、この場合、−５０℃〜１５０℃の温度範囲にあり、Ｒ．Ｈ．Ｒｈｏｄｅｒｉｃｋ、Ｒ．Ｈ．Ｗｉｌｌｉａｍｓ、Ｍｅｔａｌｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃｏｎｔａｃｔｓ、Ｏｘｆｏｒｄ  Ｕｎｉｖｅｒｓｉｔｙ  Ｐｒｅｓｓ  １９８８、９６ページ、方程式（３．１０）による熱電子の放出を用いた理論的説明と一致しなければならない。アンペアでの測定された電流の対数からの、アンペアでの理論電流の対数の標準偏差が０．１を下回る場合、しかも測定された電流がショットキー効果によって支配される曲線領域においてそうである場合、一致する。理想的な性質およびリチャードソンコンタクトは、様々な温度での電流電圧測定から明らかになる。
【００４３】
従って、以下の値が取得される。
金属              障壁      ドーピングの場合の理想的な性質
チタン    ＞１．２０ｅＶ  ＜１．０７  ５.１０15ｃｍ-3〜２.１０16ｃｍ-3
タングステン＞１．０５ｅＶ＜１．０７  ５.１０15ｃｍ-3〜２.１０16ｃｍ-3
タンタル  ＞０．９５ｅＶ  ＜１．０８  ５.１０15ｃｍ-3〜２.１０16ｃｍ-3
【図面の簡単な説明】
【図１】  図１は、本発明の方法の、模式的な種々の工程を示す。
【図２】  図２は、本発明の方法の、模式的な種々の工程を示す。
【図３】  図３は、本発明の方法の、模式的な種々の工程を示す。
【符号の説明】
１  半導体
２  エピタキシー層
３  残されたエピタキシー層
４  エピタキシーの最終相で生成されたエピタキシー層の部分
５  メタライゼーション
６  不純物注入領域
【図１】
0004220702.tif 000002
【図２】
0004220702.tif 000003
【図３】
0004220702.tif 000004