(57)【特許請求の範囲】
【請求項１】
入力ポート、出力ポート及びダミーポートに整合用キャパシタがそれぞれ並列接続されており、前記入力ポートにさらにインダクタ、キャパシタ及びインダクタからなるＬ−Ｃ−Ｌ構成のπ型回路が等価的に接続されている非可逆回路素子であって、前記入力ポートに接続されている前記整合用キャパシタが、前記π型回路の一方の前記インダクタのインダクタンスと該整合用キャパシタの本来のキャパシタンスとを合成した等価キャパシタンスを有していることを特徴とする非可逆回路素子。
【請求項２】
前記π型回路の前記キャパシタが、当該非可逆回路素子内に一体的に形成されていることを特徴とする請求項１に記載の非可逆回路素子。
【請求項３】
前記π型回路の他方の前記インダクタが、当該非可逆回路素子内に一体的に形成されていることを特徴とする請求項１又は２に記載の非可逆回路素子。
【請求項４】
互いに絶縁された状態で交差する複数の中心導体と、該複数の中心導体に近接して設けられた磁性体と、該複数の中心導体の一端に共通に接続されたグランドとを備えたことを特徴とする請求項１から３のいずれか１項に記載の非可逆回路素子。
【請求項５】
前記中心導体が、前記磁性体上に折り重ねて配置したストリップラインであることを特徴とする請求項４に記載の非可逆回路素子。
【請求項６】
前記中心導体が、前記磁性体内に一体的に形成された導体であることを特徴とする請求項４に記載の非可逆回路素子。
【請求項７】
前記整合用キャパシタの前記等価キャパシタンスが該整合用キャパシタの本来のキャパシタンス以下であることを特徴とする請求項１から６のいずれか１項に記載の非可逆回路素子。
【請求項８】
前記整合用キャパシタの前記等価キャパシタンスＣ´が、該整合用キャパシタの本来のキャパシタンスをＣ、前記π型回路の一方の前記インダクタのインダクタンスをＬｆ、角周波数をωとすると、Ｃ´＝Ｃ−（１／ω２Ｌｆ）であることを特徴とする請求項７に記載の非可逆回路素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロ波帯域等で用いられる無線機器、例えば、携帯電話のごとき移動体無線機器に使用される集積型の非可逆回路素子に関する。
【０００２】
【従来の技術】
近年、移動体通信等においては、高周波機器の小型化、省電力化が進んでおり、それに伴って、各部品間の接続による電力の損失も大きな問題となっている。
【０００３】
非可逆回路素子は、この種の高周波無線機器において、パワーアンプの出力側に接続され、このパワーアンプを保護するために主として使われる。
【０００４】
一般に、パワーアンプの諸特性である利得、ひずみ率及び効率は、そのパワーアンプに接続される負荷インピーダンスによって大きく左右され、また、その最適な負荷インピーダンスは周波数特性を持っている。
【０００５】
一方、非可逆回路素子の入力インピーダンスも周波数特性を持つために、パワーアンプの出力側に接続される非可逆回路素子とは、常に最適負荷条件で接続できるわけではない。
【０００６】
そのため、最適な接続を行うために、非可逆回路素子の前段にインピーダンス整合回路を接続し、見かけ上の入力インピーダンスの周波数依存性を制御し、ミスマッチをなくすことが通常は行われる。
【０００７】
特開平１０−３２７００３号公報及び特開平１１−２５１８０５号公報には、このようなインピーダンス整合を行うためにＣ−Ｌ−Ｃ又はＬ−Ｃ−Ｌのπ型回路からなる整合回路を非可逆回路素子に接続することが記載されている。
【０００８】
【発明が解決しようとする課題】
このように直流磁界が印可されている磁性体に複数の中心導体を互いに交差させて配置してなる磁気回転子から主として構成される非可逆回路素子において、パワーアンプとの接続を考えた場合、整合回路なしでは最適負荷条件を満たせないためパワーアンプの動作が安定せず、ひいては、余計な電力を消費する。一方、Ｃ−Ｌ−Ｃ又はＬ−Ｃ−Ｌのπ型回路を入れれば、最適負荷条件を満たすことができるが、部品点数の増加から、小型化の妨げとなる。
【０００９】
また、Ｃ−Ｌ−Ｃのπ型回路は、直列にインダクタが接続されることによる挿入損失の増加によって、電力の余計な消費を招き省電力化の妨げとなる。
【００１０】
従って本発明の目的は、高周波無線機器における部品点数の増加を防止でき、小型化を図ることができる非可逆回路素子を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、入力ポート、出力ポート及びダミーポートに整合用キャパシタがそれぞれ並列接続されており、入力ポートにさらにインダクタ、キャパシタ及びインダクタからなるＬ−Ｃ−Ｌ構成のπ型回路が等価的に接続された非可逆回路素子に関している。特に本発明によれば、入力ポートに並列接続された整合用キャパシタが、π型回路の一方のインダクタのインダクタンスとこの整合用キャパシタの本来のキャパシタンスとを合成した等価キャパシタンスを有している。
【００１２】
入力ポートに接続されるＬ−Ｃ−Ｌ構成のπ型回路、即ちπ型ハイパスフィルタ、の非可逆回路素子側のインダクタＬとこれに並列な整合用キャパシタとを回路合成して得られる等価キャパシタンスをこの整合用キャパシタに与えることにより、上述のインダクタＬを削除している。その結果、このハイパスフィルタの部品点数が低減し、その分、小型化が図れる。また、挿入損失のより大きく影響を与える直列部分にＱ値の高いコンデンサを置くことにより挿入損失の増加を最小限に防ぐことができ、従って、部品点数及び挿入損失の増加を最小限に防ぎ、パワーアンプに対して最適負荷インピーダンスをもった非可逆回路素子を提供することができる。
【００１３】
π型回路のキャパシタ及び／又は他方のインダクタが、この非可逆回路素子内に一体的に形成されていることが好ましい。
【００１４】
非可逆回路素子が、互いに絶縁された状態で交差する複数の中心導体と、これら複数の中心導体に近接して設けられた磁性体と、複数の中心導体の一端に共通に接続されたグランドとを備えていることも好ましい。
【００１５】
この中心導体が、磁性体上に折り重ねて配置したストリップラインであるか、又は磁性体内に一体的に形成された導体であることも好ましい。
【００１６】
整合用キャパシタの上述の等価キャパシタンスが整合用キャパシタの本来のキャパシタンス以下であることも好ましい。この場合、好ましくは、整合用キャパシタの等価キャパシタンスＣ´が、整合用キャパシタの本来のキャパシタンスをＣ、π型回路の一方のインダクタのインダクタンスをＬｆ、角周波数をωとすると、Ｃ´＝Ｃ−（１／ω２Ｌｆ）である。
【００１７】
【発明の実施の形態】
図１は本発明の非可逆回路素子の一実施形態として集中定数型アイソレータの外観を示す斜視図であり、図２は図１の実施形態におけるアイソレータの一部を取り去った状態の平面図であり、図３は図１の実施形態におけるアイソレータの内部構造を説明するための分解斜視図であり、図４は図１の実施形態におけるアイソレータの中心導体及びグランド導体の折り返し前の展開図であり、図５は図１の実施形態におけるアイソレータの誘電体多層基板の断面図である。
【００１８】
こられの図において、１０は中心導体、１０ａ、１０ｂ及び１０ｃは３つの中心導体１０を構成するストリップライン、１０ｄはグランド導体、１１はフェライトコア、１２は磁気回転子、１３は誘電体多層基板、１３ａ、１３ｂ及び１３ｃは誘電体多層基板１３の上面に設けられた電極、１３ｄは誘電体多層基板１３の上面及び底面に設けられたグランド電極、１４は励磁用永久磁石、１５はケース部材、１５ａ及び１５ｂはこのアイソレータの入力端子及び出力端子、１６は蓋部材、１７は誘電体多層基板１３に設けられた貫通孔、１８は終端抵抗、１９はアイソレータの入力ポートに接続されているπ型ハイパスフィルタをそれぞれ示している。
【００１９】
図２及び図３に示すように、本実施形態のアイソレータでは、３つの中心電極１０を互いに絶縁状態にかつ所定の角度をもつように交差して配置し、この交差部分にＹＩＧ（イットリウム・鉄・ガーネット）による円盤状のフェライトコア１１を配した磁気回転子１２を誘電体多層基板１３に電気的に接続している。これら組立体は、励磁用磁石１４と共にケース部材１５及び蓋部材１６内に収納されている。
【００２０】
図４から明らかのように、中心導体１０は銅箔の打ち抜き加工によって、グランド導体１０ｄから３つのストリップライン１０ａ、１０ｂ及び１０ｃを放射状に突出伸長させて形成される。ストリップライン１０ａ及び１０ｂは、先端部が入力ポート及び出力ポートとなり、ストリップライン１０ｃは、先端部がダミーポートとして終端するように構成されている。なお、グランド導体１０ｄは、図４に示す如く、この上に配置する円盤状フェライトコア１１とほぼ同寸法の円盤形状となっている。
【００２１】
以下、本実施形態におけるアイソレータの組立て手順について説明する。
【００２２】
まず、グランド導体１０ｄ上に円盤状フェライトコア１１を配置後、円盤状フェライトコア１１の外周縁に沿って、ストリップライン１０ａ、１０ｂ及び１０ｃをそれぞれ順に所定の角度をもつように折り曲げる。その際に、図示されてはいないが、ストリップライン１０ａ、１０ｂ及び１０ｃを互いに絶縁すべく、互いの間にポリイミド系の絶縁シートが挟み込まれる。このようにして、３つの中心導体１０としてのストリップライン１０ａ、１０ｂ及び１０ｃと円盤状フェライトコア１１とを組立ててなる磁気回転子１２が得られる。
【００２３】
磁気回転子１２を内部に取りつける貫通孔１７を有する誘電体多層基板１３の上面には、ストリップライン１０ａ、１０ｂ及び１０ｃの先端部である各ポートが接続される所定形状の電極１３ａ、１３ｂ及び１３ｃが形成されており、さらに、この上面には酸化ルテニウム等による終端抵抗１８が厚膜印刷によって形成されている。
【００２４】
さらに、図５にその一部を示すように、誘電体多層基板１３の裏面には、電極１３ａ、１３ｂ及び１３ｃとの間で所定の整合用キャパシタ（Ｃ´）を形成するグランド電極１３ｄが形成されている。この誘電体多層基板１３の内部には、またさらに、後述するπ型ハイパスフィルタ１９のインダクタＬｆ２及びキャパシタＣｆを構成するための電極パターンが形成されている。
【００２５】
磁気回転子１２は、誘電体多層基板１３の貫通孔１７内に嵌め込まれ、誘電体多層基板１３の電極１３ａ、１３ｂ及び１３ｃと、ストリップライン１０ａ、１０ｂ及び１０ｃの先端部である各ポートとがそれぞれ半田付けで電気的に接続される。
【００２６】
ケース部材１５は、鉄等の軟磁性金属と樹脂とを一体成型することによって形成されており、ストリップライン１０ａ及び１０ｂの先端部である入力ポート及び出力ポートに対応する位置に２つの入力端子１５ａ及び出力端子１５ｂを有するとともに、磁気回転子１２の底面のグランド導体１０ｄ及び誘電体多層基板１３のグランド電極１３ｄに対応するグランド電極１６ｃが形成されている。
【００２７】
磁気回転子１２を取りつけた誘電体多層基板１３をケース部材１５内に配置し、ストリップライン１０ａ及び１０ｂの先端部をケース部材１５の入力端子１５ａ及び出力端子１５ｂに電気的に接続し、磁気回転子１２のグランド導体１０ｄと誘電体多層基板１３のグランド電極１３ｄとをケース部材１５のグランド電極１５ｄに電気的に接続する。
【００２８】
鉄等の軟磁性金属による蓋部材１６の内側には、励磁用永久磁石１４が固定されている。この永久磁石１４を内蔵する蓋部材１６がケース部材１５に組み付けられ、相互にかしめられて一体化される。このようにして、図１〜図５に示した集中定数型のアイソレータが組み立てられる。
【００２９】
以下、本実施形態のアイソレータの本発明による特別構成について説明する。
【００３０】
図６は、インピーダンス整合回路を除くアイソレータの等価回路図である。この等価回路は、一般的なアイソレータと共通のものであり、中心電極１０による３つのインダクタＬと、各ポートに並列に接続された整合用キャパシタＣと、ダミーポートに接続された終端抵抗Ｒとから構成されている。
【００３１】
このようなアイソレータの入力ポート７０に、Ｌｆ１−Ｃｆ−Ｌｆ２のπ型ハイパスフィルタ７１によるインピーダンス整合回路を接続した場合のアイソレータの入力ポート側の等価回路は、通常は、図７に示すようになる。
【００３２】
これに対して、本発明では、同図における、入力ポート７０に接続された整合用キャパシタＣ´（キャパシタンスＣ´）によるアドミッタンスＹ´が、π型ハイパスフィルタ７１の入力ポート７０側のインダクタＬｆ１（インダクタンスＬｆ）とこの入力ポート７０に接続された本来の整合用キャパシタＣ（キャパシタンスＣ）との合成回路７２のアドミッタンスＹと等価となるように設定している。
【００３３】
各アドミッタンスＹ及びＹ´は以下のように与えられる。
Ｙ  ＝ｊωＣ＋（１／ｊωＬｆ）
Ｙ´＝ｊωＣ´
【００３４】
ここで、Ｙ＝Ｙ´であるから
Ｃ´＝Ｃ−（１／ω２Ｌｆ）
となる。
【００３５】
例えば、Ｃ＝１３ｐＦ、Ｌｆ＝１０ｎＨ、周波数＝１ＧＨｚの場合、
Ｃ´＝１３×１０−１２−（１／（２π×１０９）２×１０×１０−９）
＝１０．５×１０−１２
となり、Ｃ´＝１０．５ｐＦとなる。
【００３６】
このように、入力ポート７０に接続された整合用キャパシタＣ´のキャパシタンスＣ´を、Ｃ´＝Ｃ−（１／ω２Ｌｆ）とすることにより、図８に示すように、π型ハイパスフィルタの入力ポート側のインダクタＬｆ１を省略しても、全く同じ特性を得ることができる。その結果、ハイパスフィルタの部品点数が低減し、その分、小型化が図れる。
【００３７】
図５に示したように、本実施形態では、このような整合用キャパシタＣ´、π型ハイパスフィルタ１９のインダクタＬｆ２及びキャパシタＣｆは、誘電体多層基板１３内又はその表面に電極パターンを設けることによって一体的に形成されている。これによっても、さらなる部品点数の低減化が図れる。
【００３８】
図９はインピーダンス整合回路を接続しない場合のアイソレータの入力インピーダンスの周波数特性を示すスミス図表であり、図１０は本実施形態におけるアイソレータの入力インピーダンスの周波数特性を示すスミス図表である。
【００３９】
入力ポートにインピーダンス整合回路を接続しないと、入力インピーダンスは図９のごとき変化を行うが、本実施形態の構成によれば、整合用キャパシタＣ´のキャパシタンス等を調整することによって、図１０（Ａ）〜（Ｄ）に示すように様々な入力インピーダンスに調整することが可能となり、いかなるパワーアンプとのインピーダンスマッチングをも満足させることができる。なお、この整合用キャパシタＣ´のキャパシタンスは、誘電体多層基板１３の電極１３ａをトリミングすることで行える。
【００４０】
ただし、同図（Ａ）はＬｆ（π型ハイパスフィルタのインダクタＬｆ２のインダクタンス）＝２７ｎＨ、Ｃｆ（π型ハイパスフィルタのキャパシタＣｆのキャパシタンス）＝５ｐＦ、Ｃ´（整合用キャパシタＣ´のキャパシタンス）＝１２ｐＦの場合であり、同図（Ｂ）はＬｆ＝１５ｎＨ、Ｃｆ＝３．５ｐＦ、Ｃ´＝１１ｐＦの場合であり、同図（Ｃ）はＬｆ＝１０ｎＨ、Ｃｆ＝３ｐＦ、Ｃ´＝１０Ｆの場合であり、同図（Ｄ）はＬｆ＝１０ｎＨ、Ｃｆ＝２．５ｐＦ、Ｃ´＝１０ｐＦの場合である。
【００４１】
図１１は、本発明の非可逆回路素子の他の実施形態として集中定数型アイソレータの外観及びその周辺回路を示す斜視図である。
【００４２】
図１の実施形態では、インピーダンス整合回路を構成するπ型ハイパスフィルタのインダクタＬｆ２及びキャパシタＣｆが誘電体多層基板内又はその表面に電極パターンを設けることによって一体的に形成されているが、本実施形態では、これらインダクタＬｆ２及びキャパシタＣｆは、アイソレータの入力端子１５ａに、並列接続のチップインダクタ及び直列接続のチップキャパシタからなる外部回路として形成されている。
【００４３】
本実施形態のその他の構成及び作用効果は図１の実施形態の場合とほぼ同様である。
【００４４】
以上述べた実施形態は全て本発明を例示的に示すものであって限定的に示すものではなく、本発明は他の種々の変形態様及び変更態様で実施することができる。従って本発明の範囲は特許請求の範囲及びその均等範囲によってのみ規定されるものである。
【００４５】
【発明の効果】
以上詳細に説明したように本発明によれば、入力ポートに接続されるＬ−Ｃ−Ｌ構成のπ型回路、即ちπ型ハイパスフィルタ、の非可逆回路素子側のインダクタＬとこれに並列な整合用キャパシタとを回路合成して得られる等価キャパシタンスをこの整合用キャパシタに与えることにより、上述のインダクタＬを削除している。その結果、このハイパスフィルタの部品点数が低減し、その分、小型化が図れる。
【００４６】
また、挿入損失のより大きく影響を与える直列部分にＱ値の高いコンデンサを置くことにより挿入損失の増加を最小限に防ぐことができ、従って、部品点数及び挿入損失の増加を最小限に防ぎ、パワーアンプに対して最適負荷インピーダンスをもった非可逆回路素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の非可逆回路素子の一実施形態として集中定数型アイソレータの外観を示す斜視図である。
【図２】図１の実施形態におけるアイソレータの一部を取り去った状態の平面図である。
【図３】図１の実施形態におけるアイソレータの内部構造を説明するための分解斜視図である。
【図４】図１の実施形態におけるアイソレータの中心導体及びグランド導体の折り返し前の展開図である。
【図５】図１の実施形態におけるアイソレータの誘電体多層基板の断面図である。
【図６】インピーダンス整合回路を除くアイソレータの等価回路図である。
【図７】入力ポートにインピーダンス整合回路を接続した場合のアイソレータの入力ポート側の等価回路図である。
【図８】図１の実施形態におけるアイソレータの入力ポート側の等価回路図である。
【図９】インピーダンス整合回路を接続しない場合のアイソレータの入力インピーダンスの周波数特性を示すスミス図表である。
【図１０】図１の実施形態におけるアイソレータの入力インピーダンスの周波数特性を示すスミス図表である。
【図１１】本発明の非可逆回路素子の他の実施形態として集中定数型アイソレータの外観及びその周辺回路を示す斜視図である。
【符号の説明】
１０  中心導体
１０ａ、１０ｂ、１０ｃ  ストリップライン
１０ｄ  グランド導体
１１  フェライトコア
１２  磁気回転子
１３  誘電体多層基板
１３ａ、１３ｂ、１３ｃ  電極
１３ｄ  グランド電極
１４  励磁用永久磁石
１５  ケース部材
１５ａ  入力端子
１５ｂ  出力端子
１６  蓋部材
１７  貫通孔
１８  終端抵抗
１９、７１  π型ハイパスフィルタ
７０  入力ポート
７２  合成回路
【図１】
0004240776.tif 000002
【図２】
0004240776.tif 000003
【図３】
0004240776.tif 000004
【図４】
0004240776.tif 000005
【図５】
0004240776.tif 000006
【図６】
0004240776.tif 000007
【図７】
0004240776.tif 000008
【図８】
0004240776.tif 000009
【図９】
0004240776.tif 000010
【図１０】
0004240776.tif 000011
【図１１】
0004240776.tif 000012