(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータ構造を成し、かつ内部回路から送られてくる信号をＣＭＯＳインバータのゲート入力信号とするプリドライバ部と、
ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ部の出力信号をＣＭＯＳインバータのゲート入力信号とするメインドライバ部と、
前記メインドライバ部のＰＭＯＳトランジスタのゲート容量を充電するための第１の電流パスと、
前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記ＰＭＯＳトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記第１の電流パスを無効から有効に切り替えるための第１の切り替え素子と、
前記メインドライバ部のＮＭＯＳトランジスタのゲート容量を放電するための第２の電流パスと、
前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記ＮＭＯＳトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記第２の電流パスを無効から有効に切り替えるための第２の切り替え素子と、
を具備することを特徴とする出力バッファ回路。
【請求項２】
前記第１の電流パスは、１または直列に接続された２以上のＮＭＯＳトランジスタにより構成され、かつ前記第１の切り替え素子はインバータで構成され、そのインバータの出力信号が前記第１の電流パスを形成するＮＭＯＳトランジスタのゲートに入力される構成となっているとともに、前記第２の電流パスは、１または直列に接続された２以上のＰＭＯＳトランジスタにより構成され、かつ前記第２の切り替え素子はインバータで構成され、そのインバータの出力信号が前記第２の電流パスを形成するＰＭＯＳトランジスタのゲートに入力される構成となっていることを特徴とする請求項１記載の出力バッファ回路。
【請求項３】
ＣＭＯＳインバータ構造を成し、かつ内部回路から送られてくる信号をＣＭＯＳインバータのゲート入力信号とするプリドライバ部と、
ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ部の出力信号をＣＭＯＳインバータのゲート入力信号とするメインドライバ部と、
前記メインドライバ部のＰＭＯＳトランジスタにより多くの電流を流すための第１の電流パスと、
前記メインドライバ部のＮＭＯＳトランジスタにより多くの電流を流すための第２の電流パスと、
前記メインドライバ部の出力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記第１の電流パスを無効から有効に切り替え、また、前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記第２の電流パスを無効から有効に切り替えるための切り替え素子と、
を具備することを特徴とする出力バッファ回路。
【請求項４】
前記第１の電流パスは、前記プリドライバ部の出力信号をゲート入力信号とする前記ＰＭＯＳトランジスタと、電源との間に、直列に接続された１または２以上のＰＭＯＳトランジスタにより構成され、また、前記第２の電流パスは、前記プリドライバ部の出力信号をゲート入力信号とする前記ＮＭＯＳトランジスタと、接地点との間に、直列に接続された１または２以上のＮＭＯＳトランジスタにより構成され、前記切り替え素子はインバータで構成され、そのインバータの出力信号が前記第１の電流パスを形成するＰＭＯＳトランジスタまたは前記第２の電流パスを形成するＮＭＯＳトランジスタの各ゲートに入力される構成となっていることを特徴とする請求項３記載の出力バッファ回路。
【請求項５】
ＣＭＯＳインバータ構造を成し、かつ内部回路から送られてくる信号をＣＭＯＳインバータのゲート入力信号とするプリドライバ部と、
ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ部の出力信号をＣＭＯＳインバータのゲート入力信号とするメインドライバ部と、
前記メインドライバ部のＰＭＯＳトランジスタのゲートに接続された第１のキャパシタと、
前記第１のキャパシタを充電するための第１の電流パスと、
前記第１のキャパシタを放電するための第２の電流パスと、
前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルの時に、前記第１の電流パスが有効となるように前記第１の電流パスの有効、無効を切り替える第１の切り替え素子と、
前記ＰＭＯＳトランジスタのゲート入力信号が前記第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記第２の電流パスが有効となるように前記第２の電流パスの有効、無効を切り替える第２の切り替え素子と、
前記メインドライバ部のＮＭＯＳトランジスタのゲートに接続された第２のキャパシタと、
前記第２のキャパシタを放電するための第３の電流パスと、
前記第２のキャパシタを充電するための第４の電流パスと、
前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルの時に、前記第３の電流パスが有効となるように前記第３の電流パスの有効、無効を切り替える第３の切り替え素子と、
前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記第４の電流パスが有効となるように前記第４の電流パスの有効、無効を切り替える第４の切り替え素子と、
を具備することを特徴とする出力バッファ回路。
【請求項６】
前記第１の切り替え素子および前記第４の切り替え素子は、内部回路から送られてくる信号をゲート入力信号とするＰＭＯＳトランジスタで構成され、前記第２の切り替え素子および前記第３の切り替え素子は、内部回路から送られてくる信号をゲート入力信号とするＮＭＯＳトランジスタで構成されていることを特徴とする請求項５記載の出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において用いられる出力バッファ回路に関し、特にＣＭＯＳで構成された出力バッファ回路に関する。
【０００２】
【従来の技術】
近時、半導体集積回路の高集積化に伴って、半導体チップのピン数が増えており、そのため、高速で同時に出力信号のレベルを変化させるピン数が多くなっている。一般に、半導体集積回路において用いられる出力バッファ回路は、高速性を確保するため、大きなサイズのトランジスタを用いて構成されている。したがって、出力信号のレベル変化に伴って、トランジスタを流れる電流の時間変化が大きく、電源ラインまたは接地ラインの反射ノイズが大きくなってしまう。この反射ノイズは、半導体集積回路が誤動作する最大の要因となっているため、反射ノイズをできるだけ小さくする必要がある。また、スイッチングノイズやクロストークノイズなどもできるだけ小さくする必要がある。
【０００３】
そのため、従来は、出力バッファ回路の抵抗および容量を調整して時定数を大きくすることによって、バッファ回路のトランジスタを流れる電流の時間変化を小さくするようにしている（スルーレートインプット方式）。すなわち、このスルーレートインプット方式では、バッファ回路に入力される入力信号の変化を鈍らせることにより、立ち上がり（ｔｒ）時間および立ち下がり（ｔｆ）時間（以下、ｔｒ／ｔｆ時間とする）を制御している。なお、本明細書においては、ｔｒ／ｔｆ時間とは、出力電圧Ｖ０がフルスイング時の電圧値の２０％（すなわち、ｌ／５Ｖ０）から８０％（すなわち、４／５Ｖ０）になるまでの時間、および８０％から２０％になるまでの時間を意味する。
【０００４】
図８は、スルーレートインプット方式による従来の出力バッファ回路を示す回路図である。出力バッファ回路は、図示しない内部回路から信号が入力されるプリドライバ部１１と、プリドライバ部１１の出力信号に基づいて、図示しない外部出力端子に電気的に接続されるパッド１３に、相対的に高いレベル（以下、“Ｈ”レベルとする）または相対的に低いレベル（以下、“Ｌ”レベルとする）の電位を印加するメインドライバ部１２とから構成されている。
【０００５】
プリドライバ部１１は、二つのインバータ１４，１５で構成されている。第１のインバータ１４は、第１のＰＭＯＳトランジスタＰｐ１と、直列に接続されたＸ個（Ｘは整数）のＮＭＯＳトランジスタＮＲ１，…，ＮＲＸからなる第１のノイズ低減用トランジスタ群と、第１のＮＭＯＳトランジスタＮｐ１とが直列に接続された構成となっている。ＰＭＯＳトランジスタＰｐ１のソース電位は電源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮｐ１のソース電位は接地電位ＧＮＤである。それら第１のＰＭＯＳトランジスタＰｐ１、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１の各ゲートは共通接続されており、各ゲートには、外部へ出力するための信号が内部回路から入力される。
【０００６】
第２のインバータ１５は、第２のＰＭＯＳトランジスタＰｐ２と、直列に接続されたＸ個のＰＭＯＳトランジスタＰＲ１，…，ＰＲＸからなる第２のノイズ低減用トランジスタ群と、第２のＮＭＯＳトランジスタＮｐ２とが直列に接続された構成となっている。ＰＭＯＳトランジスタＰｐ２のソース電位は電源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮｐ２のソース電位は接地電位ＧＮＤである。それら第２のＰＭＯＳトランジスタＰｐ２、第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよび第２のＮＭＯＳトランジスタＮｐ２の各ゲートは共通接続されており、各ゲートには、第１のインバータ１４を構成するトランジスタの各ゲートに入力される信号と同じ信号が入力される。
【０００７】
メインドライバ部１２は、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１とが直列に接続された構成となっている。ＰＭＯＳトランジスタＰＭ１のソース電位は電源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮＭ１のソース電位は接地電位ＧＮＤである。ＰＭＯＳトランジスタＰＭ１のゲート入力は、プリドライバ部１１の第１のインバータ１４を構成するＰＭＯＳトランジスタＰｐ１のドレイン出力である。また、ＮＭＯＳトランジスタＮＭ１のゲート入力は、第２のインバータ１５を構成するＮＭＯＳトランジスタＮｐ２のドレイン出力である。そして、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の各ドレインはパッド１３に共通接続されている。
【０００８】
なお、以下の説明の便宜上、プリドライバ部１１の第１および第２のインバータ１４，１５において、各トランジスタＰｐ１，ＮＲ１，…，ＮＲＸ，Ｎｐ１，Ｐｐ２，ＰＲ１，…，ＰＲＸ，Ｎｐ２の共通接続されたゲートをノードｎ１とし、メインドライバ部１２のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の各ゲートをそれぞれノードｎ２およびノードｎ３とし、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の共通ドレインをノードｎ４とする。
【０００９】
つぎに、図８に示す出力バッファ回路の動作について、図９に示す波形図を参照しながら、説明する。なお、図９には、内部回路からの入力信号の波形、すなわちノードｎ１における信号の波形が、“Ｌ”レベルの状態（ｔ０〜ｔ１の（１）の期間）から“Ｈ”レベルに遷移し（ｔ１〜ｔ２の（２）の期間）、“Ｈ”レベルの状態を保持した後（ｔ２〜ｔ３の（３）の期間）、“Ｌ”レベルに遷移し（ｔ３〜ｔ４の（４）の期間）、“Ｌ”レベルの状態を保持（ｔ４〜ｔ５の（５）の期間）するように変化した時の各ノードｎ２，ｎ３，ｎ４における信号波形が示されている。以下、（１）〜（５）の各期間について説明する。
【００１０】
（１）ｔ０〜ｔ１の期間および（５）ｔ４〜ｔ５の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｌ”レベルであるため、第１のインバータ１４においては、第１のＰＭＯＳトランジスタＰｐ１がオン状態となり、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１は全てオフ状態となる。したがって、ノードｎ２の電位は“Ｈ”レベルとなるので、メインドライバ部１２のＰＭＯＳトランジスタＰＭ１はオフ状態となる。
【００１１】
一方、第２のインバータ１５においては、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸは全てオン状態となり、第２のＮＭＯＳトランジスタＮｐ２はオフ状態となる。したがって、ノードｎ３の電位は“Ｈ”レベルとなるので、メインドライバ部１２のＮＭＯＳトランジスタＮＭ１がオン状態となり、ノードｎ４の信号、すなわち出力信号は“Ｌ”レベルとなる。
【００１２】
（２）ｔ１〜ｔ２の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｌ”レベルから“Ｈ”レベルに遷移するため、第２のインバータ１５においては、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸはオン状態からオフ状態に遷移し、第２のＮＭＯＳトランジスタＮｐ２はオフ状態からオン状態に遷移する。したがって、ノードｎ３の電位は即座に“Ｈ”レベルから“Ｌ”レベルへ下降し、メインドライバ部１２のＮＭＯＳトランジスタＮＭ１は即座にオン状態からオフ状態に切り替わるため、ノードｎ４の電位、すなわち出力信号の電位は“Ｌ”レベルからＶｔｐ分だけ高い電位（“Ｌ”＋Ｖｔｐ）までは直ぐに上昇する。
【００１３】
一方、第１のインバータ１４においては、第１のＰＭＯＳトランジスタＰｐ１がオン状態からオフ状態に遷移し、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１はオフ状態からオン状態に遷移する。したがって、ノードｎ２の電位は“Ｈ”レベルからＶｔｐ分だけ低い電位（“Ｈ”−Ｖｔｐ）までは直ぐに下降する。
【００１４】
その後は、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１が抵抗として作用し、ＮＭＯＳトランジスタＮＲ１、・・・、ＮＭＯＳトランジスタＮＲＸ、第１のＮＭＯＳトランジスタＮｐ１の順で順次電流が流れていくため、メインドライバ部１２のＰＭＯＳトランジスタＰＭ１のゲートには、これらのトランジスタＮＲ１，…，ＮＲＸ，Ｎｐ１のオン抵抗値とメインドライバ部１２のＰＭＯＳトランジスタＰＭ１のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、ＰＭＯＳトランジスタＰＭ１はゆっくりと動作することになり、ノードｎ４の電位、すなわち出力信号の電位は、“Ｌ”＋Ｖｔｐの電位以降は、“Ｈ”レベルまで緩やかに上昇する。
【００１５】
（３）ｔ２〜ｔ３の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｈ”レベルであるため、第１のインバータ１４においては、第１のＰＭＯＳトランジスタＰｐ１はオフ状態となり、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１は全てオン状態となる。したがって、ノードｎ２の電位は“Ｌ”レベルとなるので、メインドライバ部１２のＰＭＯＳトランジスタＰＭ１はオン状態となる。
【００１６】
一方、第２のインバータ１５においては、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸは全てオフ状態となり、第２のＮＭＯＳトランジスタＮｐ２はオン状態となる。したがって、ノードｎ３の電位は“Ｌ”レベルとなるので、メインドライバ部１２のＮＭＯＳトランジスタＮＭ１はオフ状態となり、ノードｎ４の信号、すなわち出力信号は“Ｈ”レベルとなる。
【００１７】
（４）ｔ３〜ｔ４の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｈ”レベルから“Ｌ”レベルに遷移するため、第１のインバータ１４においては、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１はオン状態からオフ状態に遷移し、第１のＰＭＯＳトランジスタＰｐ１はオフ状態からオン状態に遷移する。したがって、ノードｎ２の電位は即座に“Ｌ”レベルから“Ｈ”レベルへ上昇し、メインドライバ部１２のＰＭＯＳトランジスタＰＭ１は即座にオン状態からオフ状態に切り替わるため、ノードｎ４の電位、すなわち出力信号の電位は“Ｈ”レベルからＶｔｎ分だけ低い電位（“Ｈ”−Ｖｔｎ）までは直ぐに下降する。
【００１８】
一方、第２のインバータ１５においては、第２のＮＭＯＳトランジスタＮｐ２がオン状態からオフ状態に遷移し、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸはオフ状態からオン状態に遷移する。したがって、ノードｎ３の電位は“Ｌ”レベルからＶｔｎ分だけ高い電位（“Ｌ”＋Ｖｔｎ）までは直ぐに上昇する。
【００１９】
その後は、第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよび第２のＰＭＯＳトランジスタＰｐ２が抵抗として作用し、第２のＰＭＯＳトランジスタＰｐ２、ＰＭＯＳトランジスタＰＲ１、・・・、ＰＭＯＳトランジスタＰＲＸの順で順次電流が流れていくため、メインドライバ部１２のＮＭＯＳトランジスタＮＭ１のゲートには、これらのトランジスタＰｐ２，ＰＲ１，…，ＰＲＸのオン抵抗値とメインドライバ部１２のＮＭＯＳトランジスタＮＭ１のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、ＮＭＯＳトランジスタＮＭ１はゆっくりと動作することになり、ノードｎ４の電位、すなわち出力信号の電位は、“Ｈ”−Ｖｔｎの電位以降は、“Ｌ”レベルまで緩やかに下降する。
【００２０】
このように、スルーレートインプット方式によるバッファ回路では、メインドライバ部１２のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１のオン／オフのタイミングがずれているため、出力信号の波形変化を緩やかにすることができる。したがって、メインドライバ部のトランジスタサイズが同一である通常のバッファ回路に比べて、スルーレートインプット方式によるバッファ回路は、電源端子とノードｎ４との間、またはノードｎ４と接地端子との間を流れる電流のピークを抑えることができるので、ノイズを低減することができる。
【００２１】
なお、スルーレートインプット方式では、プリドライバ部１１のノイズ低減用トランジスタ群ＮＲ１，…，ＮＲＸ，ＰＲ１，…，ＰＲＸの各オン抵抗、およびメインドライバ部１２のＰＭＯＳトランジスタＰＭｌとＮＭＯＳトランジスタＮＭ１の各ゲート容量を調節することにより、ノイズの低減度を調節することができる。
【００２２】
【発明が解決しようとする課題】
上述したように、従来のスルーレートインプット方式による出力バッファ回路では、高速化によってノイズが増大する場合には、ゲートの信号変化をより緩やかにする必要がある。そのためには、プリドライバ部１１のノイズ低減用トランジスタの数を増やすとともに、メインドライバ部１２のトランジスタサイズを大きくして、時定数を大きくする必要がある。しかし、ノイズ低減用トランジスタの数が多くなって電圧低下が大きくなり過ぎると、次段のゲートを駆動できなくなるため、接続することができるノイズ低減用トランジスタの数には上限がある。
【００２３】
また、ＣＭＯＳ  ＥＣＡ（Embeded Cell Array）方式やゲートアレイ方式のように、あらかじめ同一サイズのゲートを複数個組み合わせて作り込んでおく場合には、作り込んでおけるトランジスタの数やサイズが制約されてしまうため、後の工程で所望のノイズ低減度を実現させることが困難となる場合がある。
【００２４】
また、メインドライバ部１２のサイズが大きくなると、図１０に示す出力波形図のように、電源（ＶＤＤ）ラインの反射分ΔＶｖまたは接地（ＧＮＤ）ラインの反射分ΔＶｇによるノイズが大きくなり、所望の動作が得られなくなる場合がある。
【００２５】
さらに、出力信号の波形変化が緩やかになると、出力バッファ回路の動作時に流れる電流の単位時間あたりの変化量は小さくなるが、メインドライバ部１２に流れる全電荷量は変わらないため、図１１に示す電流の経時変化を表すグラフのように、単位時間あたりの電流変化量が小さいｗ２の波形の方が、単位時間あたりの電流変化量が大きいｗ１の波形よりも、全ての電荷が流れ終わるまでに時間がかかり、ｔｒ／ｔｆ時間が大きくなってしまう。ｔｒ／ｔｆ時間が大きくなると、出力信号の電圧レベルが電源電位ＶＤＤまたは接地電位ＧＮＤに到達するまでに、中間電位が長く続くことになり、ノイズによって誤動作が生じ易くなってしまうため、好ましくない。
【００２６】
以上、説明したように、従来のスルーレートインプット方式による出力バッファ回路では、ノイズ低減度の向上に対して限界があり、またノイズをある程度低減することができても、ｔｒ／ｔｆ時間を改善することは困難であるという問題点があった。
【００２７】
本発明は、上記問題点を解決するためになされたもので、ノイズ低減度を下げることなくｔｒ／ｔｆ時間を改善することができる出力バッファ回路、あるいはｔｒ／ｔｆ時間を大きくすることなくノイズ低減度を向上させることができる出力バッファ回路を得ることを目的とする。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、出力バッファ回路において、ＣＭＯＳインバータ構造を成し、かつ内部回路から送られてくる信号をＣＭＯＳインバータのゲート入力信号とするプリドライバ部と、ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ部の出力信号をＣＭＯＳインバータのゲート入力信号とするメインドライバ部と、前記メインドライバ部のＰＭＯＳトランジスタのゲート容量を充電するための第１の電流パスと、前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記ＰＭＯＳトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記第１の電流パスを無効から有効に切り替えるための第１の切り替え素子と、前記メインドライバ部のＮＭＯＳトランジスタのゲート容量を放電するための第２の電流パスと、前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記ＮＭＯＳトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記第２の電流パスを無効から有効に切り替えるための第２の切り替え素子と、を具備することを特徴とする。
【００２９】
この発明によれば、第１の切り替え素子は、前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記ＰＭＯＳトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記メインドライバ部のＰＭＯＳトランジスタのゲート容量を充電するための第１の電流パスを無効から有効に切り替える。第２の切り替え素子は、前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記ＮＭＯＳトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記メインドライバ部のＮＭＯＳトランジスタのゲート容量を放電するための第２の電流パスを無効から有効に切り替える。
【００３０】
この発明において、前記第１の電流パスは、１または直列に接続された２以上のＮＭＯＳトランジスタにより構成され、かつ前記第１の切り替え素子はインバータで構成され、そのインバータの出力信号が前記第１の電流パスを形成するＮＭＯＳトランジスタのゲートに入力される構成となっているとともに、前記第２の電流パスは、１または直列に接続された２以上のＰＭＯＳトランジスタにより構成され、かつ前記第２の切り替え素子はインバータで構成され、そのインバータの出力信号が前記第２の電流パスを形成するＰＭＯＳトランジスタのゲートに入力される構成となっていてもよい。
【００３１】
この発明によれば、第１の電流パスを形成するＮＭＯＳトランジスタのゲートに、第１の切り替え素子を構成するインバータの出力信号が入力され、また、第２の電流パスを形成するＰＭＯＳトランジスタのゲートに、第２の切り替え素子を構成するインバータの出力信号が入力される。
【００３２】
また、本発明は、出力バッファ回路において、ＣＭＯＳインバータ構造を成し、かつ内部回路から送られてくる信号をＣＭＯＳインバータのゲート入力信号とするプリドライバ部と、ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ部の出力信号をＣＭＯＳインバータのゲート入力信号とするメインドライバ部と、前記メインドライバ部のＰＭＯＳトランジスタにより多くの電流を流すための第１の電流パスと、前記メインドライバ部のＮＭＯＳトランジスタにより多くの電流を流すための第２の電流パスと、前記メインドライバ部の出力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記第１の電流パスを無効から有効に切り替え、また、前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記第２の電流パスを無効から有効に切り替えるための切り替え素子と、を具備することを特徴とする。
【００３３】
この発明によれば、切り替え素子は、前記メインドライバ部の出力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記メインドライバ部のＰＭＯＳトランジスタにより多くの電流を流すための第１の電流パスを無効から有効に切り替え、また、前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記メインドライバ部のＮＭＯＳトランジスタにより多くの電流を流すための第２の電流パスを無効から有効に切り替える。
【００３４】
この発明において、前記第１の電流パスは、前記プリドライバ部の出力信号をゲート入力信号とする前記ＰＭＯＳトランジスタと、電源との間に、直列に接続された１または２以上のＰＭＯＳトランジスタにより構成され、また、前記第２の電流パスは、前記プリドライバ部の出力信号をゲート入力信号とする前記ＮＭＯＳトランジスタと、接地点との間に、直列に接続された１または２以上のＮＭＯＳトランジスタにより構成され、前記切り替え素子はインバータで構成され、そのインバータの出力信号が前記第１の電流パスを形成するＰＭＯＳトランジスタまたは前記第２の電流パスを形成するＮＭＯＳトランジスタの各ゲートに入力される構成となっていてもよい。
【００３５】
この発明によれば、第１の電流パスを形成するＰＭＯＳトランジスタのゲート、または第２の電流パスを形成するＮＭＯＳトランジスタのゲートに、切り替え素子を構成するインバータの出力信号が入力される。
【００３６】
また、本発明は、ＣＭＯＳインバータ構造を成し、かつ内部回路から送られてくる信号をＣＭＯＳインバータのゲート入力信号とするプリドライバ部と、ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ部の出力信号をＣＭＯＳインバータのゲート入力信号とするメインドライバ部と、前記メインドライバ部のＰＭＯＳトランジスタのゲートに接続された第１のキャパシタと、前記第１のキャパシタを充電するための第１の電流パスと、前記第１のキャパシタを放電するための第２の電流パスと、前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルの時に、前記第１の電流パスが有効となるように前記第１の電流パスの有効、無効を切り替える第１の切り替え素子と、前記ＰＭＯＳトランジスタのゲート入力信号が前記第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記第２の電流パスが有効となるように前記第２の電流パスの有効、無効を切り替える第２の切り替え素子と、前記メインドライバ部のＮＭＯＳトランジスタのゲートに接続された第２のキャパシタと、前記第２のキャパシタを放電するための第３の電流パスと、前記第２のキャパシタを充電するための第４の電流パスと、前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルの時に、前記第３の電流パスが有効となるように前記第３の電流パスの有効、無効を切り替える第３の切り替え素子と、前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記第４の電流パスが有効となるように前記第４の電流パスの有効、無効を切り替える第４の切り替え素子と、を具備することを特徴とする。
【００３７】
この発明によれば、第１の切り替え素子は、前記メインドライバ部のＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルの時に、ＰＭＯＳトランジスタのゲートに接続された第１のキャパシタを充電するための第１の電流パスが有効となるように、前記第１の電流パスの有効、無効を切り替える。第２の切り替え素子は、ＰＭＯＳトランジスタのゲート入力信号が前記第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記第１のキャパシタを放電するための第２の電流パスが有効となるように、前記第２の電流パスの有効、無効を切り替える。また、第３の切り替え素子は、前記メインドライバ部のＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルの時に、ＮＭＯＳトランジスタのゲートに接続された第２のキャパシタを放電するための第３の電流パスが有効となるように、前記第３の電流パスの有効、無効を切り替える。第４の切り替え素子は、ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記第２のキャパシタを充電するための第４の電流パスが有効となるように、前記第４の電流パスの有効、無効を切り替える。
【００３８】
この発明において、前記第１の切り替え素子および前記第４の切り替え素子は、内部回路から送られてくる信号をゲート入力信号とするＰＭＯＳトランジスタで構成され、前記第２の切り替え素子および前記第３の切り替え素子は、内部回路から送られてくる信号をゲート入力信号とするＮＭＯＳトランジスタで構成されていてもよい。
【００３９】
この発明によれば、第１の切り替え素子および第４の切り替え素子を構成する各ＰＭＯＳトランジスタのゲート、および第２の切り替え素子および第３の切り替え素子を構成する各ＮＭＯＳトランジスタのゲートに、内部回路から送られてくる信号が入力される。
【００４０】
【発明の実施の形態】
以下に、本発明にかかる出力バッファ回路の実施の形態について図１〜図７を参照しつつ詳細に説明する。
【００４１】
実施の形態１．
図１は、本発明の実施の形態１にかかる出力バッファ回路を示す回路図である。出力バッファ回路は、図示しない内部回路から信号が入力されるプリドライバ部２１と、プリドライバ部２１の出力信号に基づいて、図示しない外部出力端子に電気的に接続されるパッド２３に、“Ｈ”レベルまたは“Ｌ”レベルの電位を印加するメインドライバ部２２とを備えている。
【００４２】
プリドライバ部２１は、二つのインバータ２４，２５を備えている。第１のインバータ２４は、第１のＰＭＯＳトランジスタＰｐ１と、直列に接続されたＸ個のＮＭＯＳトランジスタＮＲ１，…，ＮＲＸからなる第１のノイズ低減用トランジスタ群と、第１のＮＭＯＳトランジスタＮｐ１とが直列に接続された構成となっている。ＰＭＯＳトランジスタＰｐ１のソース電位は電源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮｐ１のソース電位は接地電位ＧＮＤである。第１のＰＭＯＳトランジスタＰｐ１のゲートと第１のＮＭＯＳトランジスタＮｐ１のゲートは共通接続されており、それらのゲートには、外部へ出力するための信号が内部回路から入力される。第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸは、ゲートとドレインを短絡した構成となっている。
【００４３】
ＰＭＯＳトランジスタＰｐ１のドレインから、メインドライバ部２２を駆動する第１の駆動信号が出力される。また、ＰＭＯＳトランジスタＰｐ１のドレインには、ＮＭＯＳトランジスタＮｇ２０のドレインが接続されている。このＮＭＯＳトランジスタＮｇ２０のゲートは、第１のＰＭＯＳトランジスタＰｐ１のゲートおよび第１のＮＭＯＳトランジスタＮｐ１のゲートに共通接続されている。ＮＭＯＳトランジスタＮｇ２０のソースには、直列に接続されたＮＭＯＳトランジスタＮｇ２１，…，Ｎｇ２Ｘからなるトランジスタ群が、ＮＭＯＳトランジスタＮｇ２０に対して直列に接続されている。そのトランジスタ群の終端のＮＭＯＳトランジスタＮｇ２Ｘのソースは接地されている。また、ＰＭＯＳトランジスタＰｐ１のドレイン出力は、第１の切り替え素子であるインバータ２６を介して、トランジスタ群を構成するＮＭＯＳトランジスタＮｇ２１，…，Ｎｇ２Ｘの各ゲートに入力される。
【００４４】
第２のインバータ２５は、第２のＰＭＯＳトランジスタＰｐ２と、直列に接続されたＸ個のＰＭＯＳトランジスタＰＲ１，…，ＰＲＸからなる第２のノイズ低減用トランジスタ群と、第２のＮＭＯＳトランジスタＮｐ２とが直列に接続された構成となっている。ＰＭＯＳトランジスタＰｐ２のソース電位は電源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮｐ２のソース電位は接地電位ＧＮＤである。第２のＰＭＯＳトランジスタＰｐ２のゲートと第２のＮＭＯＳトランジスタＮｐ２のゲートは共通接続されており、それらのゲートには、第１のインバータ２４に入力される信号と同じ信号が入力される。第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸは、ゲートとドレインを短絡した構成となっている。
【００４５】
ＮＭＯＳトランジスタＮｐ２のドレインから、メインドライバ部２２を駆動する第２の駆動信号が出力される。また、ＮＭＯＳトランジスタＮｐ２のドレインには、ＰＭＯＳトランジスタＰｇ２０のドレインが接続されている。このＰＭＯＳトランジスタＰｇ２０のゲートは、第２のＰＭＯＳトランジスタＰｐ２のゲートおよび第２のＮＭＯＳトランジスタＮｐ２のゲートに共通接続されている。ＮＭＯＳトランジスタＰｇ２０のソースには、直列に接続されたＰＭＯＳトランジスタＰｇ２１，…，Ｐｇ２Ｘからなるトランジスタ群が、ＰＭＯＳトランジスタＰｇ２０に対して直列に接続されている。そのトランジスタ群の終端のＰＭＯＳトランジスタＰｇ２１のソース電位は電源電位ＶＤＤである。また、ＮＭＯＳトランジスタＮｐ２のドレイン出力は、第２の切り替え素子であるインバータ２７を介して、トランジスタ群を構成するＰＭＯＳトランジスタＰｇ２１，…，Ｐｇ２Ｘの各ゲートに入力される。
【００４６】
メインドライバ部２２は、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１とが直列に接続された構成となっている。ＰＭＯＳトランジスタＰＭ１のソース電位は電源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮＭ１のソース電位は接地電位ＧＮＤである。ＰＭＯＳトランジスタＰＭ１のゲート入力は、プリドライバ部２１の第１のインバータ２４を構成するＰＭＯＳトランジスタＰｐ１のドレイン出力、すなわち前記第１の駆動信号である。また、ＮＭＯＳトランジスタＮＭ１のゲート入力は、第２のインバータ２５を構成するＮＭＯＳトランジスタＮｐ２のドレイン出力、すなわち前記第２の駆動信号である。そして、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の各ドレインはパッド２３に共通接続されている。
【００４７】
なお、以下の説明の便宜上、プリドライバ部２１の第１および第２のインバータ２４，２５において、各トランジスタＰｐ１，Ｎｐ１，Ｐｐ２，Ｎｐ２の共通接続されたゲートをノードｎ１とし、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の各ゲートをそれぞれノードｎ２およびノードｎ３とし、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の共通ドレインをノードｎ４とする。
【００４８】
つぎに、図１に示す出力バッファ回路の動作について、図２に示す波形図を参照しながら、説明する。なお、図２には、内部回路からの入力信号の波形、すなわちノードｎ１における信号の波形が、“Ｌ”レベルの状態（ｔ０〜ｔ１の（１）の期間）から“Ｈ”レベルに遷移し（ｔ１〜ｔ２の（２）の期間）、“Ｈ”レベルの状態を保持した後（ｔ２〜ｔ３の（３）の期間）、“Ｌ”レベルに遷移し（ｔ３〜ｔ４の（４）の期間）、“Ｌ”レベルの状態を保持（ｔ４〜ｔ５の（５）の期間）するように変化した時の各ノードｎ２，ｎ３，ｎ４における信号波形が示されている。以下、（１）〜（５）の各期間について説明する。
【００４９】
（１）ｔ０〜ｔ１の期間および（５）ｔ４〜ｔ５の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｌ”レベルであるため、第１のインバータ２４においては、第１のＰＭＯＳトランジスタＰｐ１がオン状態となり、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１は全てオフ状態となる。したがって、ノードｎ２の電位は“Ｈ”レベルとなるので、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１はオフ状態となる。
【００５０】
一方、第２のインバータ２５においては、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸは全てオン状態となり、第２のＮＭＯＳトランジスタＮｐ２はオフ状態となる。したがって、ノードｎ３の電位は“Ｈ”レベルとなるので、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１がオン状態となり、ノードｎ４の信号、すなわち出力信号は“Ｌ”レベルとなる。
【００５１】
（２）ｔ１〜ｔ２の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｌ”レベルから“Ｈ”レベルに遷移するため、第２のインバータ２５においては、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸはオン状態からオフ状態に遷移し、第２のＮＭＯＳトランジスタＮｐ２はオフ状態からオン状態に遷移する。したがって、ノードｎ３の電位は即座に“Ｈ”レベルから“Ｌ”レベルへ下降し、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１は即座にオン状態からオフ状態に切り替わるため、ノードｎ４の電位、すなわち出力信号の電位は“Ｌ”レベルからＶｔｐ分だけ高い電位（“Ｌ”＋Ｖｔｐ）までは直ぐに上昇する。
【００５２】
一方、第１のインバータ２４においては、第１のＰＭＯＳトランジスタＰｐ１がオン状態からオフ状態に遷移し、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１はオフ状態からオン状態に遷移する。したがって、ノードｎ２の電位は“Ｈ”レベルからＶｔｐ分だけ低い電位（“Ｈ”−Ｖｔｐ）までは直ぐに下降する。
【００５３】
その後は、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１が抵抗として作用し、ＮＭＯＳトランジスタＮＲ１、・・・、ＮＭＯＳトランジスタＮＲＸ、第１のＮＭＯＳトランジスタＮｐ１の順で順次電流が流れていくため、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲートには、これらのトランジスタＮＲ１，…，ＮＲＸ，Ｎｐ１のオン抵抗値とメインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、ＰＭＯＳトランジスタＰＭ１はゆっくりと動作することになり、ノードｎ４の電位、すなわち出力信号の電位は、“Ｌ”＋Ｖｔｐの電位以降は緩やかに上昇する。
【００５４】
さらに、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲート電圧、すなわちノードｎ２の電位が下降して、インバータ２６の閾値よりも低くなると、インバータ２６の出力信号が“Ｌ”レベルから“Ｈ”レベルに切り替わるため、その信号がゲートに入力されるＮＭＯＳトランジスタＮｇ２１，…，Ｎｇ２Ｘがオン状態になる。また、入力信号（ノードｎ１の信号）が“Ｌ”レベルから“Ｈ”レベルに遷移することによって、ＮＭＯＳトランジスタＮｇ２０がオン状態となる。すなわち、ＰＭＯＳトランジスタＰＭ１のゲートと接地点とをつなぐパスが、ＮＭＯＳトランジスタＮｇ２０、ＮＭＯＳトランジスタＮｇ２１、・・・、およびＮＭＯＳトランジスタＮｇ２Ｘを介して形成される。そのパスを介して、ＰＭＯＳトランジスタＰＭ１のゲート容量が素早く充電されるので、時定数が小さくなり、ノードｎ２の電位の下がり方が急激になり、迅速に“Ｌ”レベルに到達する。その結果、ノードｎ４の電位、すなわち出力信号は速やかに上昇し、“Ｈ”レベルとなる。
【００５５】
（３）ｔ２〜ｔ３の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｈ”レベルであるため、第１のインバータ２４においては、第１のＰＭＯＳトランジスタＰｐ１はオフ状態となり、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１は全てオン状態となる。したがって、ノードｎ２の電位は“Ｌ”レベルとなるので、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１はオン状態となる。
【００５６】
一方、第２のインバータ２５においては、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸは全てオフ状態となり、第２のＮＭＯＳトランジスタＮｐ２はオン状態となる。したがって、ノードｎ３の電位は“Ｌ”レベルとなるので、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１はオフ状態となり、ノードｎ４の信号、すなわち出力信号は“Ｈ”レベルとなる。
【００５７】
（４）ｔ３〜ｔ４の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｈ”レベルから“Ｌ”レベルに遷移するため、第１のインバータ２４においては、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１はオン状態からオフ状態に遷移し、第１のＰＭＯＳトランジスタＰｐ１はオフ状態からオン状態に遷移する。したがって、ノードｎ２の電位は即座に“Ｌ”レベルから“Ｈ”レベルへ上昇し、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１は即座にオン状態からオフ状態に切り替わるため、ノードｎ４の電位、すなわち出力信号の電位は“Ｈ”レベルからＶｔｎ分だけ低い電位（“Ｈ”−Ｖｔｎ）までは直ぐに下降する。
【００５８】
一方、第２のインバータ２５においては、第２のＮＭＯＳトランジスタＮｐ２がオン状態からオフ状態に遷移し、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸはオフ状態からオン状態に遷移する。したがって、ノードｎ３の電位は“Ｌ”レベルからＶｔｎ分だけ高い電位（“Ｌ”＋Ｖｔｎ）までは直ぐに上昇する。
【００５９】
その後は、第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよび第２のＰＭＯＳトランジスタＰｐ２が抵抗として作用し、第２のＰＭＯＳトランジスタＰｐ２、ＰＭＯＳトランジスタＰＲ１、・・・、ＰＭＯＳトランジスタＰＲＸの順で順次電流が流れていくため、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲートには、これらのトランジスタＰｐ２，ＰＲ１，…，ＰＲＸのオン抵抗値とメインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、ＮＭＯＳトランジスタＮＭ１はゆっくりと動作することになり、ノードｎ４の電位、すなわち出力信号の電位は、“Ｈ”−Ｖｔｎの電位以降は緩やかに下降する。
【００６０】
さらに、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲート電圧、すなわちノードｎ３の電位が上昇して、インバータ２７の閾値を超えると、インバータ２７の出力信号が“Ｈ”レベルから“Ｌ”レベルに切り替わるため、その信号がゲートに入力されるＰＭＯＳトランジスタＰｇ２１，…，Ｐｇ２Ｘがオン状態になる。また、入力信号（ノードｎ１の信号）が“Ｈ”レベルから“Ｌ”レベルに遷移することによって、ＰＭＯＳトランジスタＰｇ２０がオン状態となる。すなわち、電源とＮＭＯＳトランジスタＮＭ１のゲートとをつなぐパスが、ＰＭＯＳトランジスタＰｇ２１、・・・、ＰＭＯＳトランジスタＰｇ２ＸおよびＰＭＯＳトランジスタＰｇ２０を介して形成される。そのパスを介して、ＮＭＯＳトランジスタＮＭ１のゲート容量が素早く放電されるので、時定数が小さくなり、ノードｎ３の電位の上がり方が急激になり、迅速に“Ｈ”レベルに到達する。その結果、ノードｎ４の電位、すなわち出力信号は速やかに下降し、“Ｌ”レベルとなる。
【００６１】
実施の形態１によれば、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲート入力信号が、“Ｈ”レベルから“Ｌ”レベルに遷移する途中で、インバータ２６の閾値よりも低くなると、ＮＭＯＳトランジスタＮｇ２１，Ｎｇ２２，…，Ｎｇ２Ｘがオンし、ＰＭＯＳトランジスタＰＭ１のゲート容量が充電される。また、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲート入力信号が、“Ｌ”レベルから“Ｈ”レベルに遷移する途中で、インバータ２７の閾値よりも高くなると、ＰＭＯＳトランジスタＰｇ２１，Ｐｇ２２，…，Ｐｇ２Ｘがオンし、ＮＭＯＳトランジスタＮＭ１のゲート容量が放電される。したがって、インバータ２６，２７の閾値を境にして時定数が小さくなるので、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を図ることができ、また、ｔｒ／ｔｆ時間を大きくすることなくノイズ低減度を向上させることができる。また、回路構成が簡素であるため、回路面積を増大させずに済む。
【００６２】
なお、ＮＭＯＳトランジスタＮｇ２１，Ｎｇ２２，…，Ｎｇ２ＸおよびＰＭＯＳトランジスタＰｇ２１，Ｐｇ２２，…，Ｐｇ２Ｘは、それぞれ、３個以上に限らず、１個または２個でもよい。
【００６３】
実施の形態２．
図３は、本発明の実施の形態２にかかる出力バッファ回路を示す回路図である。実施の形態２の出力バッファ回路が実施の形態１と異なるのは、第１および第２のインバータ２４，２５を有するプリドライバ部２１に代えて、第１および第２のインバータ３４，３５を有するプリドライバ部３１を設けたことと、その第１のインバータ３４に設けられた第１のノイズ低減用トランジスタ群がＰＭＯＳトランジスタＰＲ１，…，ＰＲＸで構成されていることと、第２のインバータ３５に設けられた第２のノイズ低減用トランジスタ群がＮＭＯＳトランジスタＮＲ１，…，ＮＲＸで構成されていることである。なお、その他の構成は、実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００６４】
第１のインバータ３４において、第１のノイズ低減用トランジスタ群は、Ｘ個のＰＭＯＳトランジスタＰＲ１，…，ＰＲＸを直列に接続し、かつＰＭＯＳトランジスタＰＲ１のソースおよびＰＭＯＳトランジスタＰＲＸのドレインを、それぞれ、第１のＰＭＯＳトランジスタＰｐ１および第１のＮＭＯＳトランジスタＮｐ１の各ドレインに接続した構成となっている。第１のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸは、ゲートとドレインを短絡した構成となっている。
【００６５】
第２のインバータ３５において、第２のノイズ低減用トランジスタ群は、Ｘ個のＮＭＯＳトランジスタＮＲ１，…，ＮＲＸを直列に接続し、かつＮＭＯＳトランジスタＮＲ１のドレインおよびＮＭＯＳトランジスタＮＲＸのソースを、それぞれ、第２のＰＭＯＳトランジスタＰｐ２および第２のＮＭＯＳトランジスタＮｐ２の各ドレインに接続した構成となっている。第２のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸは、ゲートとドレインを短絡した構成となっている。なお、図１３示す出力バッファ回路の動作については、実施の形態１と同じであるので、説明を省略する。
【００６６】
実施の形態２によれば、実施の形態１と同様に、インバータ２６，２７の閾値を境にして時定数が小さくなるので、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を図ることができ、また、ｔｒ／ｔｆ時間を大きくすることなくノイズ低減度を向上させることができる。また、回路構成が簡素であるため、回路面積を増大させずに済む。
【００６７】
実施の形態３．
図４は、本発明の実施の形態３にかかる出力バッファ回路を示す回路図である。出力バッファ回路は、図示しない内部回路から信号が入力されるプリドライバ部４１と、プリドライバ部４１の出力信号に基づいて、図示しない外部出力端子に電気的に接続されるパッド２３に、“Ｈ”レベルまたは“Ｌ”レベルの電位を印加するメインドライバ部４２とを備えている。
【００６８】
プリドライバ部４１は、二つのインバータ４４，４５を備えている。第１のインバータ４４は、第１のＰＭＯＳトランジスタＰｐ１と、直列に接続されたＸ個のＮＭＯＳトランジスタＮＲ１，…，ＮＲＸからなる第１のノイズ低減用トランジスタ群と、第１のＮＭＯＳトランジスタＮｐ１とが直列に接続された構成となっている。ＰＭＯＳトランジスタＰｐ１のソース電位は電源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮｐ１のソース電位は接地電位ＧＮＤである。それら第１のＰＭＯＳトランジスタＰｐ１、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１の各ゲートは共通接続されており、各ゲートには、外部へ出力するための信号が内部回路から入力される。
【００６９】
第２のインバータ４５は、第２のＰＭＯＳトランジスタＰｐ２と、直列に接続されたＸ個のＰＭＯＳトランジスタＰＲ１，…，ＰＲＸからなる第２のノイズ低減用トランジスタ群と、第２のＮＭＯＳトランジスタＮｐ２とが直列に接続された構成となっている。ＰＭＯＳトランジスタＰｐ２のソース電位は電源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮｐ２のソース電位は接地電位ＧＮＤである。それら第２のＰＭＯＳトランジスタＰｐ２、第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよび第２のＮＭＯＳトランジスタＮｐ２の各ゲートは共通接続されており、各ゲートには、第１のインバータ４４を構成するトランジスタの各ゲートに入力される信号と同じ信号が入力される。
【００７０】
メインドライバ部４２は、２個のＰＭＯＳトランジスタＰＭ４２，ＰＭ１、２個のＮＭＯＳトランジスタＮＭ１，ＮＭ４２、切り替え素子であるインバータ４６および２個のトランスミッションゲート４７，４８を備えた構成となっている。ＰＭＯＳトランジスタＰＭ４２、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１およびＮＭＯＳトランジスタＮＭ４２は、この順番で直列に接続されている。ＰＭＯＳトランジスタＰＭ４２のソース電位は電源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮＭ４２のソース電位は接地電位ＧＮＤである。
【００７１】
ＰＭＯＳトランジスタＰＭ１のゲート入力は、プリドライバ部４１の第１のインバータ４４を構成するＰＭＯＳトランジスタＰｐ１のドレイン出力であり、ＮＭＯＳトランジスタＮＭ１のゲート入力は、第２のインバータ４５を構成するＮＭＯＳトランジスタＮｐ２のドレイン出力である。そして、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の各ドレインはパッド２３に共通接続されている。そのパッド２３に出力される信号は、インバータ４６を介して、ＰＭＯＳトランジスタＰＭ４２およびＮＭＯＳトランジスタＮＭ４２の各ゲートに入力される。
【００７２】
トランスミッションゲート４７は、電源とＰＭＯＳトランジスタＰＭ１との間に挿入されており、また、トランスミッションゲート４８は、ＮＭＯＳトランジスタＮＭ１と接地点との間に挿入されている。それらトランスミッションゲート４７，４８は、常時オン状態の抵抗素子となっている。
【００７３】
なお、以下の説明の便宜上、プリドライバ部４１の第１および第２のインバータ４４，４５において、各トランジスタＰｐ１，ＮＲ１，…，ＮＲＸ，Ｎｐ１，Ｐｐ２，ＰＲ１，…，ＰＲＸ，Ｎｐ２の共通接続されたゲートをノードｎ１とし、メインドライバ部４２のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の各ゲートをそれぞれノードｎ２およびノードｎ３とし、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の共通ドレインをノードｎ４とし、ＰＭＯＳトランジスタＰＭ４２のゲートおよびＮＭＯＳトランジスタＮＭ４２のゲートをノードｎ５とする。
【００７４】
つぎに、図４に示す出力バッファ回路の動作について、図５に示す波形図を参照しながら、説明する。なお、図５には、内部回路からの入力信号の波形、すなわちノードｎ１における信号の波形が、“Ｌ”レベルの状態（ｔ０〜ｔ１の（１）の期間）から“Ｈ”レベルに遷移し（ｔ１〜ｔ２の（２）の期間）、“Ｈ”レベルの状態を保持した後（ｔ２〜ｔ３の（３）の期間）、“Ｌ”レベルに遷移し（ｔ３〜ｔ４の（４）の期間）、“Ｌ”レベルの状態を保持（ｔ４〜ｔ５の（５）の期間）するように変化した時の各ノードｎ２，ｎ３，ｎ４における信号波形が示されている。以下、（１）〜（５）の各期間について説明する。
【００７５】
（１）ｔ０〜ｔ１の期間および（５）ｔ４〜ｔ５の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｌ”レベルであるため、第１のインバータ４４においては、第１のＰＭＯＳトランジスタＰｐ１がオン状態となり、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１は全てオフ状態となる。したがって、ノードｎ２の電位は“Ｈ”レベルとなるので、メインドライバ部４２のＰＭＯＳトランジスタＰＭ１はオフ状態となる。
【００７６】
一方、第２のインバータ４５においては、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸは全てオン状態となり、第２のＮＭＯＳトランジスタＮｐ２はオフ状態となる。したがって、ノードｎ３の電位は“Ｈ”レベルとなるので、メインドライバ部４２のＮＭＯＳトランジスタＮＭ１がオン状態となり、ノードｎ４の信号、すなわち出力信号は“Ｌ”レベルとなる。この時、インバータ４６の出力、すなわちノードｎ５の電位は“Ｈ”レベルとなるので、ＰＭＯＳトランジスタＰＭ４２およびＮＭＯＳトランジスタＮＭ４２は、それぞれオフ状態およびオン状態となる。
【００７７】
（２）ｔ１〜ｔ２の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｌ”レベルから“Ｈ”レベルに遷移するため、第２のインバータ４５においては、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸはオン状態からオフ状態に遷移し、第２のＮＭＯＳトランジスタＮｐ２はオフ状態からオン状態に遷移する。したがって、ノードｎ３の電位は即座に“Ｈ”レベルから“Ｌ”レベルへ下降し、メインドライバ部４２のＮＭＯＳトランジスタＮＭ１は即座にオン状態からオフ状態に切り替わるため、ノードｎ４の電位、すなわち出力信号の電位は“Ｌ”レベルからＶｔｐ分だけ高い電位（“Ｌ”＋Ｖｔｐ）までは直ぐに上昇する。
【００７８】
一方、第１のインバータ４４においては、第１のＰＭＯＳトランジスタＰｐ１がオン状態からオフ状態に遷移し、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１はオフ状態からオン状態に遷移する。したがって、ノードｎ２の電位は“Ｈ”レベルからＶｔｐ分だけ低い電位（“Ｈ”−Ｖｔｐ）までは直ぐに下降する。
【００７９】
その後は、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１が抵抗として作用し、ＮＭＯＳトランジスタＮＲ１、・・・、ＮＭＯＳトランジスタＮＲＸ、第１のＮＭＯＳトランジスタＮｐ１の順で順次電流が流れていくため、メインドライバ部４２のＰＭＯＳトランジスタＰＭ１のゲートには、これらのトランジスタＮＲ１，…，ＮＲＸ，Ｎｐ１のオン抵抗値とメインドライバ部４２のＰＭＯＳトランジスタＰＭ１のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、ＰＭＯＳトランジスタＰＭ１はゆっくりと動作することになり、ノードｎ４の電位、すなわち出力信号の電位は、“Ｌ”＋Ｖｔｐの電位以降は緩やかに上昇する。
【００８０】
さらに、出力信号の電位、すなわちノードｎ４の電位が上昇して、インバータ４６の閾値を超えると、インバータ４６の出力信号、すなわちノードｎ５の電位が“Ｈ”レベルから“Ｌ”レベルに切り替わるため、その信号がゲートに入力されるＰＭＯＳトランジスタＰＭ４２がオン状態になる。それによって、トランスミッションゲート４７とＰＭＯＳトランジスタＰＭ４２の両方のパスにより、ノードｎ４に電源から迅速に電流が供給されるので、ノードｎ４の電位が迅速に上昇し、“Ｈ”レベルに到達する。
【００８１】
（３）ｔ２〜ｔ３の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｈ”レベルであるため、第１のインバータ４４においては、第１のＰＭＯＳトランジスタＰｐ１はオフ状態となり、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１は全てオン状態となる。したがって、ノードｎ２の電位は“Ｌ”レベルとなるので、メインドライバ部４２のＰＭＯＳトランジスタＰＭ１はオン状態となる。
【００８２】
一方、第２のインバータ４５においては、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸは全てオフ状態となり、第２のＮＭＯＳトランジスタＮｐ２はオン状態となる。したがって、ノードｎ３の電位は“Ｌ”レベルとなるので、メインドライバ部４２のＮＭＯＳトランジスタＮＭ１はオフ状態となり、ノードｎ４の信号、すなわち出力信号は“Ｈ”レベルとなる。この時、インバータ４６の出力、すなわちノードｎ５の電位は“Ｌ”レベルとなるので、ＰＭＯＳトランジスタＰＭ４２およびＮＭＯＳトランジスタＮＭ４２は、それぞれオン状態およびオフ状態となる。
【００８３】
（４）ｔ３〜ｔ４の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｈ”レベルから“Ｌ”レベルに遷移するため、第１のインバータ４４においては、第１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジスタＮｐ１はオン状態からオフ状態に遷移し、第１のＰＭＯＳトランジスタＰｐ１はオフ状態からオン状態に遷移する。したがって、ノードｎ２の電位は即座に“Ｌ”レベルから“Ｈ”レベルへ上昇し、メインドライバ部４２のＰＭＯＳトランジスタＰＭ１は即座にオン状態からオフ状態に切り替わるため、ノードｎ４の電位、すなわち出力信号の電位は“Ｈ”レベルからＶｔｎ分だけ低い電位（“Ｈ”−Ｖｔｎ）までは直ぐに下降する。
【００８４】
一方、第２のインバータ４５においては、第２のＮＭＯＳトランジスタＮｐ２がオン状態からオフ状態に遷移し、第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸはオフ状態からオン状態に遷移する。したがって、ノードｎ３の電位は“Ｌ”レベルからＶｔｎ分だけ高い電位（“Ｌ”＋Ｖｔｎ）までは直ぐに上昇する。
【００８５】
その後は、第２のノイズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよび第２のＰＭＯＳトランジスタＰｐ２が抵抗として作用し、第２のＰＭＯＳトランジスタＰｐ２、ＰＭＯＳトランジスタＰＲ１、・・・、ＰＭＯＳトランジスタＰＲＸの順で順次電流が流れていくため、メインドライバ部４２のＮＭＯＳトランジスタＮＭ１のゲートには、これらのトランジスタＰｐ２，ＰＲ１，…，ＰＲＸのオン抵抗値とメインドライバ部４２のＮＭＯＳトランジスタＮＭ１のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、ＮＭＯＳトランジスタＮＭ１はゆっくりと動作することになり、ノードｎ４の電位、すなわち出力信号の電位は、“Ｈ”−Ｖｔｎの電位以降は緩やかに下降する。
【００８６】
さらに、出力信号の電位、すなわちノードｎ４の電位が下降して、インバータ４６の閾値よりも低くなると、インバータ４６の出力信号、すなわちノードｎ５の電位が“Ｌ”レベルから“Ｈ”レベルに切り替わるため、その信号がゲートに入力されるＮＭＯＳトランジスタＮＭ４２がオン状態になる。それによって、トランスミッションゲート４８とＮＭＯＳトランジスタＮＭ４２の両方のパスにより、ノードｎ４から迅速に電流が引き抜かれるので、ノードｎ４の電位が迅速に下降し、“Ｌ”レベルに到達する。
【００８７】
実施の形態３によれば、電流パスとしてトランスミッションゲート４７，４８が設けられているため、プリドライバ部に設けることができるノイズ低減用トランジスタの数に制限がある従来構成の出力バッファ回路よりも、ノイズ低減度を向上させることができる。また、メインドライバ部４２のＰＭＯＳトランジスタＰＭ１のゲート入力信号が、“Ｈ”レベルから“Ｌ”レベルに遷移する途中で、インバータ４６の閾値よりも低くなると、ＰＭＯＳトランジスタＰＭ４２がオンして電流パスが形成され、一方、メインドライバ部４２のＮＭＯＳトランジスタＮＭ１のゲート入力信号が、“Ｌ”レベルから“Ｈ”レベルに遷移する途中で、インバータ４６の閾値よりも低くなると、ＮＭＯＳトランジスタＮＭ４２がオンして電流パスが形成される。したがって、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を図ることができ、また、ｔｒ／ｔｆ時間を大きくすることなくノイズ低減度を向上させることができる。加えて、回路構成が簡素であるため、回路面積を増大させずに済む。
【００８８】
なお、ＰＭＯＳトランジスタＰＭ４２およびＮＭＯＳトランジスタＮＭ４２は、それぞれ１個に限らず、２個以上でもよい。
【００８９】
実施の形態４．
図６は、本発明の実施の形態４にかかる出力バッファ回路を示す回路図である。実施の形態４の出力バッファ回路が実施の形態１と異なるのは、プリドライバ部２１に代えて、第１のインバータ５４、第２のインバータ５５、２個のＰＭＯＳトランジスタＰｇ５１，Ｐｇ５２、２個のＮＭＯＳトランジスタＮｇ５１，Ｎｇ５２および２個のキャパシタＣ５３，Ｃ５４を有するプリドライバ部５１を設けたことである。なお、その他の構成は、実施の形態１と同じであるので、実施の形態１と同じ符号を付して説明を省略する。
【００９０】
第１のインバータ５４は、ドレインが共通接続された第１のＰＭＯＳトランジスタＰｐ１および第１のＮＭＯＳトランジスタＮｐ１で構成されている。それらＰＭＯＳトランジスタＰｐ１およびＮＭＯＳトランジスタＮｐ１の各ソース電位は、それぞれ電源電位ＶＤＤおよび接地電位ＧＮＤであり、また、それらの共通接続されたゲートには、外部へ出力するための信号が内部回路から入力される。
【００９１】
ＰＭＯＳトランジスタＰｐ１とＮＭＯＳトランジスタＮｐ１との共通ドレインの出力は、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲートに入力される。また、ＰＭＯＳトランジスタＰｐ１とＮＭＯＳトランジスタＮｐ１との共通のドレインには、第２の切り替え素子であるＮＭＯＳトランジスタＮｇ５１のソースが接続されている。このＮＭＯＳトランジスタＮｇ５１のドレインは、第１の切り替え素子であるＰＭＯＳトランジスタＰｇ５１のドレインに接続されているとともに、一方の電極が接地されたキャパシタＣ５３のもう一方の電極に接続されている。ＰＭＯＳトランジスタＰｇ５１のソース電位は電源電位ＶＤＤである。ＮＭＯＳトランジスタＮｇ５１およびＰＭＯＳトランジスタＰｇ５１の各ゲートは共通接続されており、内部回路から第１のインバータ５１に入力される信号と同じ信号が入力される。
【００９２】
第２のインバータ５５は、ドレインが共通接続された第２のＰＭＯＳトランジスタＰｐ２および第２のＮＭＯＳトランジスタＮｐ２で構成されている。それらＰＭＯＳトランジスタＰｐ２およびＮＭＯＳトランジスタＮｐ２の各ソース電位は、それぞれ電源電位ＶＤＤおよび接地電位ＧＮＤであり、また、それらの共通接続されたゲートには、内部回路から第１のインバータ５１に入力される信号と同じ信号が入力される。
【００９３】
ＰＭＯＳトランジスタＰｐ２とＮＭＯＳトランジスタＮｐ２との共通ドレインの出力は、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲートに入力される。また、ＰＭＯＳトランジスタＰｐ２とＮＭＯＳトランジスタＮｐ２との共通ドレインには、第４の切り替え素子であるＰＭＯＳトランジスタＰｇ５２のソースが接続されている。このＰＭＯＳトランジスタＰｇ５２のドレインは、第３の切り替え素子であるＮＭＯＳトランジスタＮｇ５２のドレインに接続されているとともに、一方の電極が接地されたキャパシタＣ５４のもう一方の電極に接続されている。ＮＭＯＳトランジスタＮｇ５２のソース電位は接地電位ＧＮＤである。ＮＭＯＳトランジスタＮｇ５２およびＰＭＯＳトランジスタＰｇ５２の各ゲートは共通接続されており、内部回路から第１のインバータ５１に入力される信号と同じ信号が入力される。
【００９４】
なお、以下の説明の便宜上、プリドライバ部５１の第１および第２のインバータ５４，５５において、各トランジスタＰｐ１，Ｎｐ１，Ｐｐ２，Ｎｐ２の共通接続されたゲートをノードｎ１とし、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の各ゲートをそれぞれノードｎ２およびノードｎ３とし、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の共通ドレインをノードｎ４とする。
【００９５】
つぎに、図６に示す出力バッファ回路の動作について、図７に示す波形図を参照しながら、説明する。なお、図６には、内部回路からの入力信号の波形、すなわちノードｎ１における信号の波形が、“Ｌ”レベルの状態（ｔ０〜ｔ１の（１）の期間）から“Ｈ”レベルに遷移し（ｔ１〜ｔ２の（２）の期間）、“Ｈ”レベルの状態を保持した後（ｔ２〜ｔ３の（３）の期間）、“Ｌ”レベルに遷移し（ｔ３〜ｔ４の（４）の期間）、“Ｌ”レベルの状態を保持（ｔ４〜ｔ５の（５）の期間）するように変化した時の各ノードｎ２，ｎ３，ｎ４における信号波形が示されている。以下、（１）〜（５）の各期間について説明する。
【００９６】
（１）ｔ０〜ｔ１の期間および（５）ｔ４〜ｔ５の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｌ”レベルであるため、第１のインバータ５４においては、第１のＰＭＯＳトランジスタＰｐ１がオン状態となり、第１のＮＭＯＳトランジスタＮｐ１はオフ状態となる。したがって、ノードｎ２の電位は“Ｈ”レベルとなるので、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１はオフ状態となる。また、ＰＭＯＳトランジスタＰｇ５１がオン状態であるため、電源からＰＭＯＳトランジスタＰｇ５１およびキャパシタＣ５３を経由して接地点へ至るパスが形成されるので、そのパスによりキャパシタＣ５３に電荷がチャージされる。
【００９７】
一方、第２のインバータ５５においては、第２のＰＭＯＳトランジスタＰｐ２はオン状態となり、第２のＮＭＯＳトランジスタＮｐ２はオフ状態となる。したがって、ノードｎ３の電位は“Ｈ”レベルとなるので、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１がオン状態となり、ノードｎ４の信号、すなわち出力信号は“Ｌ”レベルとなる。
【００９８】
（２）ｔ１〜ｔ２の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｌ”レベルから“Ｈ”レベルに遷移するため、第２のインバータ５５においては、第２のＰＭＯＳトランジスタＰｐ２はオン状態からオフ状態に遷移し、第２のＮＭＯＳトランジスタＮｐ２はオフ状態からオン状態に遷移する。したがって、ノードｎ３の電位は即座に“Ｈ”レベルから“Ｌ”レベルへ下降し、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１は即座にオン状態からオフ状態に切り替わるため、ノードｎ４の電位、すなわち出力信号の電位は“Ｌ”レベルからＶｔｐ分だけ高い電位（“Ｌ”＋Ｖｔｐ）までは直ぐに上昇する。
【００９９】
一方、第１のインバータ５４においては、第１のＰＭＯＳトランジスタＰｐ１がオン状態からオフ状態に遷移し、第１のＮＭＯＳトランジスタＮｐ１はオフ状態からオン状態に遷移する。したがって、ノードｎ２の電位は“Ｈ”レベルからＶｔｐ分だけ低い電位（“Ｈ”−Ｖｔｐ）までは直ぐに下降する。そして、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲート容量は、ＮＭＯＳトランジスタＮｐ１を経由して接地点へ至るパスにより徐々に引き抜かれる。
【０１００】
その後、ＮＭＯＳトランジスタＮｇ５１がオフ状態からオン状態に切り替わり、キャパシタＣ５３にチャージされていた電荷を、ＮＭＯＳトランジスタＮｇ５１およびＮＭＯＳトランジスタＮｐ１を経由して接地点へ至るパスにより即座に引き抜いて、ノードｎ２の電位を速やかに“Ｌ”レベルに引き下げる。その結果、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１がオフ状態からオン状態に速やかに切り替わり、ノードｎ４の電位、すなわち出力信号を“Ｈ”レベルとする。
【０１０１】
（３）ｔ２〜ｔ３の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｈ”レベルであるため、第１のインバータ５４においては、第１のＰＭＯＳトランジスタＰｐ１はオフ状態となり、第１のＮＭＯＳトランジスタＮｐ１はオン状態となる。したがって、ノードｎ２の電位は“Ｌ”レベルとなるので、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１はオン状態となる。
【０１０２】
一方、第２のインバータ５５においては、第２のＰＭＯＳトランジスタＰｐ２はオフ状態となり、第２のＮＭＯＳトランジスタＮｐ２はオン状態となる。したがって、ノードｎ３の電位は“Ｌ”レベルとなるので、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１はオフ状態となり、ノードｎ４の信号、すなわち出力信号は“Ｈ”レベルとなる。また、ＮＭＯＳトランジスタＮｇ５２がオン状態であるため、接地点とキャパシタＣ５４とＮＭＯＳトランジスタＮｇ５２とを結ぶパスにより、キャパシタＣ５４に電荷は空になっている。
【０１０３】
（４）ｔ３〜ｔ４の期間
この期間では、入力信号（ノードｎ１の信号）が“Ｈ”レベルから“Ｌ”レベルに遷移するため、第１のインバータ５４においては、第１のＮＭＯＳトランジスタＮｐ１はオン状態からオフ状態に遷移し、第１のＰＭＯＳトランジスタＰｐ１はオフ状態からオン状態に遷移する。したがって、ノードｎ２の電位は即座に“Ｌ”レベルから“Ｈ”レベルへ上昇し、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１は即座にオン状態からオフ状態に切り替わるため、ノードｎ４の電位、すなわち出力信号の電位は“Ｈ”レベルからＶｔｎ分だけ低い電位（“Ｈ”−Ｖｔｎ）までは直ぐに下降する。
【０１０４】
一方、第２のインバータ５５においては、第２のＮＭＯＳトランジスタＮｐ２がオン状態からオフ状態に遷移し、第２のＰＭＯＳトランジスタＰｐ２はオフ状態からオン状態に遷移する。したがって、ノードｎ３の電位は“Ｌ”レベルからＶｔｎ分だけ高い電位（“Ｌ”＋Ｖｔｎ）までは直ぐに上昇する。そして、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲート容量が、電源からＰＭＯＳトランジスタＰｐ２を経由するパスにより徐々にチャージされる。
【０１０５】
その後、ＰＭＯＳトランジスタＰｇ５２がオフ状態からオン状態に切り替わり、電源からＰＭＯＳトランジスタＰｐ２およびＰＭＯＳトランジスタＰｇ５２を経由してキャパシタＣ５４へ至るパスにより、キャパシタＣ５４に電荷を即座にチャージして、ノードｎ３の電位を速やかに“Ｈ”レベルに引き上げる。その結果、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１がオフ状態からオン状態に速やかに切り替わり、ノードｎ４の電位、すなわち出力信号を“Ｌ”レベルとする。
【０１０６】
実施の形態４によれば、メインドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲート入力信号が“Ｈ”レベルから“Ｌ”レベルに遷移する途中で、ＮＭＯＳトランジスタＮｇ５１がオンして、キャパシタＣ５３から電荷が速やかに引き抜かれ、また、メインドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲート入力信号が“Ｌ”レベルから“Ｈ”レベルに遷移する途中で、ＰＭＯＳトランジスタＰｇ５２がオンして、キャパシタＣ５４に電荷が速やかにチャージされる。したがって、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を図ることができ、また、ｔｒ／ｔｆ時間を大きくすることなくノイズ低減度を向上させることができる。また、回路構成が簡素であるため、回路面積を増大させずに済む。
【０１０７】
【発明の効果】
以上、説明したとおり、本発明によれば、第１の切り替え素子は、前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記ＰＭＯＳトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記メインドライバ部のＰＭＯＳトランジスタのゲート容量を充電するための第１の電流パスを無効から有効に切り替える。第２の切り替え素子は、前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記ＮＭＯＳトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記メインドライバ部のＮＭＯＳトランジスタのゲート容量を放電するための第２の電流パスを無効から有効に切り替える。したがって、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を図ることができ、また、ｔｒ／ｔｆ時間を大きくすることなくノイズ低減度を向上させることができる。
【０１０８】
つぎの発明によれば、第１の電流パスを形成するＮＭＯＳトランジスタのゲートに、第１の切り替え素子を構成するインバータの出力信号が入力され、また、第２の電流パスを形成するＰＭＯＳトランジスタのゲートに、第２の切り替え素子を構成するインバータの出力信号が入力される構成となっているため、回路構成が簡素であり、回路面積の増大を招くことなく、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を図ることができる。
【０１０９】
また、本発明によれば、切り替え素子は、前記メインドライバ部の出力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記ＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記メインドライバ部のＰＭＯＳトランジスタにより多くの電流を流すための第１の電流パスを無効から有効に切り替え、また、前記ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記メインドライバ部のＮＭＯＳトランジスタにより多くの電流を流すための第２の電流パスを無効から有効に切り替える。したがって、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を図ることができ、また、ｔｒ／ｔｆ時間を大きくすることなくノイズ低減度を向上させることができる。
【０１１０】
つぎの発明によれば、第１の電流パスを形成するＰＭＯＳトランジスタのゲート、または第２の電流パスを形成するＮＭＯＳトランジスタのゲートに、切り替え素子を構成するインバータの出力信号が入力される構成となっているため、回路構成が簡素であり、回路面積の増大を招くことなく、ｔｒ／ｔｆ時間の速度向上を図ることができる。
【０１１１】
また、本発明によれば、第１の切り替え素子は、前記メインドライバ部のＰＭＯＳトランジスタのゲート入力信号が相対的に高い第１の電位レベルの時に、ＰＭＯＳトランジスタのゲートに接続された第１のキャパシタを充電するための第１の電流パスが有効となるように、前記第１の電流パスの有効、無効を切り替える。第２の切り替え素子は、ＰＭＯＳトランジスタのゲート入力信号が前記第１の電位レベルから相対的に低い第２の電位レベルに遷移する途中で、前記第１のキャパシタを放電するための第２の電流パスが有効となるように、前記第２の電流パスの有効、無効を切り替える。また、第３の切り替え素子は、前記メインドライバ部のＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルの時に、ＮＭＯＳトランジスタのゲートに接続された第２のキャパシタを放電するための第３の電流パスが有効となるように、前記第３の電流パスの有効、無効を切り替える。第４の切り替え素子は、ＮＭＯＳトランジスタのゲート入力信号が前記第２の電位レベルから前記第１の電位レベルに遷移する途中で、前記第２のキャパシタを充電するための第４の電流パスが有効となるように、前記第４の電流パスの有効、無効を切り替える。したがって、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を図ることができ、また、ｔｒ／ｔｆ時間を大きくすることなくノイズ低減度を向上させることができる。
【０１１２】
つぎの発明によれば、第１の切り替え素子および第４の切り替え素子を構成する各ＰＭＯＳトランジスタのゲート、および第２の切り替え素子および第３の切り替え素子を構成する各ＮＭＯＳトランジスタのゲートに、内部回路から送られてくる信号が入力される構成となっているため、回路構成が簡素であり、回路面積の増大を招くことなく、ｔｒ／ｔｆ時間の速度向上を図ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１にかかる出力バッファ回路を示す回路図である。
【図２】  図１に示す出力バッファ回路の動作を説明するための波形図である。
【図３】  本発明の実施の形態２にかかる出力バッファ回路を示す回路図である。
【図４】  本発明の実施の形態３にかかる出力バッファ回路を示す回路図である。
【図５】  図４に示す出力バッファ回路の動作を説明するための波形図である。
【図６】  本発明の実施の形態４にかかる出力バッファ回路を示す回路図である。
【図７】  図６に示す出力バッファ回路の動作を説明するための波形図である。
【図８】  スルーレートインプット方式による従来の出力バッファ回路を示す回路図である。
【図９】  図８に示す出力バッファ回路の動作を説明するための波形図である。
【図１０】  図８に示す出力バッファ回路の反射ノイズを示す波形図である。
【図１１】  出力バッファ回路の動作時に流れる電流の経時変化を定性的に示すグラフである。
【符号の説明】
２１，３１，４１，５１  プリドライバ部、２２，４２  メインドライバ部、２６  インバータ（第１の切り替え素子）、２７  インバータ（第２の切り替え素子）、４６  インバータ（切り替え素子）、ＰＭ１  ＰＭＯＳトランジスタ、ＮＭ１  ＮＭＯＳトランジスタ、Ｎｇ２１〜Ｎｇ２Ｘ  ＮＭＯＳトランジスタ（第１の電流パス）、Ｐｇ２１〜Ｐｇ２Ｘ  ＰＭＯＳトランジスタ（第２の電流パス）、ＰＭ４２  ＰＭＯＳトランジスタ（第１の電流パス）、ＮＭ４２  ＮＭＯＳトランジスタ（第２の電流パス）、Ｃ５３  第１のキャパシタ、Ｃ５４  第２のキャパシタ、Ｐｇ５１  ＰＭＯＳトランジスタ（第１の電流パス、第１の切り替え素子）、Ｎｇ５１  ＮＭＯＳトランジスタ（第２の電流パス、第２の切り替え素子）、Ｐｇ５２  ＰＭＯＳトランジスタ（第４の電流パス、第４の切り替え素子）、Ｎｇ５２  ＮＭＯＳトランジスタ（第３の電流パス、第３の切り替え素子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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