(57)【特許請求の範囲】
【請求項１】
メモリセルに連結されるビットラインと、
前記メモリセルに貯蔵されるデータを感知する感知回路と、
前記ビットラインと前記感知回路との間に連結され、所定のバイアス信号によって制御されるトランジスタと、
読み出し動作を知らせる制御信号に応答して前記バイアス信号を発生するバイアス回路と、
を含み、前記バイアス回路は、前記読み出し動作のプリチャージ区間の間では、電源電圧より高い第１電圧を有する前記バイアス信号を発生し、前記第１電圧は、ビットラインプリチャージ時間を減少する電圧であることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記バイアス回路は、
前記バイアス信号を出力するための出力端子と、
前記出力端子に連結され、前記プリチャージ区間を知らせる第１フラグ信号に応答して前記電源電圧より高い前記第１電圧を発生する第１電圧発生部と、
前記出力端子に連結され、前記感知区間を知らせる第２フラグ信号に応答して前記電源電圧より低い前記第２電圧を発生する第２電圧発生部と、
を含み、前記第１電圧及び前記第２電圧は、各々の前記出力端子に伝達されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
メモリセルに連結されるビットラインと、
前記メモリセルに貯蔵されるデータを感知する感知回路と、
前記ビットラインと前記感知回路との間に連結され、所定のバイアス電圧によって制御されるトランジスタと、
読み出し動作を知らせる制御信号に応答してバイアス電圧を発生するバイアス回路と、
を含み、前記バイアス回路は、電源電圧が供給され、前記電源電圧より低い基準電圧を発生する基準電圧発生器と、前記電源電圧が供給され、前記電源電圧より高い高電圧を発生する電荷ポンプと、前記基準電圧と前記電源電圧が供給され、感知区間を知らせる第１フラグ信号に応答して前記バイアス電圧として前記電源電圧より低い第１電圧を発生する第１電圧レギュレータと、前記基準電圧、前記電源電圧、及び前記高電圧が供給され、プリチャージ区間を知らせる第２フラグ信号に応答して前記バイアス電圧として前記電源電圧より高い第２電圧を発生する第２電圧レギュレータと、を含み、
前記第１電圧は、ビットラインプリチャージ時間を減少する電圧であることを特徴とする不揮発性半導体メモリ装置。
【請求項４】
前記バイアス電圧は、前記読み出し動作のディベロップ区間の間では、接地電圧を有することを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
複数のワードライン、複数のビットライン対、及び前記ワードラインと前記ビットラインとの交差領域に配列された複数のメモリセルを具備したメモリセルアレイと、
前記ビットライン対に各々連結され、各々が対応する対のビットラインのうちいずれか一つを選択する複数のビットライン選択及びバイアス回路と、
前記ビットライン選択及びバイアス回路に各々対応し、対応するビットライン選択及びバイアス回路によって選択されたビットラインを通じて前記メモリセルアレイからデータを読み出すページバッファ回路と、
前記各ビットライン選択及びバイアス回路は対応する対のビットラインのうち第１ビットラインと対応するページバッファ回路の間に連結される第１トランジスタと、
対応する対のビットラインのうち第２ビットラインと前記対応するページバッファ回路の間に連結される第２トランジスタと、読み出し動作の間にバイアス電圧を発生するバイアス回路と、
前記バイアス電圧が供給され、前記各ビットライン選択及びバイアス回路の第１及び第２トランジスタを各々制御するための第１及び第２バイアス信号を出力するスイッチ回路と、
を含み、前記スイッチ回路は、前記読み出し動作の間では、前記第１及び第２バイアス信号のうちいずれか一つに前記バイアス電圧をロードし、前記バイアス回路は、前記読み出し動作のプリチャージ区間の間では、電源電圧より高い第２電圧を有する前記バイアス電圧を発生し、前記第１電圧は、ビットラインプリチャージ時間を減少する電圧であることを特徴とする不揮発性半導体メモリ装置。
【請求項６】
前記バイアス回路は、
前記電源電圧が供給され、前記電源電圧より低い基準電圧を発生する基準電圧発生器と、
前記電源電圧が供給され、前記電源電圧より高い高電圧を発生する電荷ポンプと、
前記基準電圧と前記電源電圧が供給され、前記感知区間を知らせる第１フラグ信号に応答して前記バイアス電圧として前記電源電圧より低い前記第１電圧を発生する第１電圧レギュレータと、
前記基準電圧、前記電源電圧、及び前記高電圧が供給され、前記プリチャージ区間を知らせる第２フラグ信号に応答して前記バイアス電圧として前記電源電圧より高い前記第２電圧を発生する第２電圧レギュレータと、
を含むことを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記スイッチ回路は、前記読み出し動作のディベロップ区間の間では、前記各ビットライン選択及びバイアス回路の第１及び第２トランジスタを各々制御するために第１及び第２バイアス信号がローレベルにすることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、さらに具体的には、電源電圧より高い内部電圧を使用する低電圧不揮発性半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
電子装置に実装される半導体メモリ装置の動作電圧は徐々に低くなる一方、半導体メモリ装置の集積度は徐々に増加している。半導体メモリ装置の動作電圧が低くなることによって、ビットラインをプリチャージするのに必要な時間は徐々に増加する。半導体メモリ装置の集積度が増加することによって、ビットラインに連結されるメモリセルの数が増加し、また、これはビットラインプリチャージ時間の増加原因になる。さらに、動作電圧の減少に比例してビットラインのプリチャージ電圧も減少する。これはメモリセルのドレイン−ソース電圧を減少させる。メモリセルのドレイン−ソース電圧が減少することによって、メモリセルを通じて流れるセル電流が減少する。これはビットラインの電圧がディベロップされるのにかかる時間が、増加することを意味する。結果として、動作電圧が低くなることによって、半導体メモリ装置の読み出し時間が増加する。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、低い電源電圧の動作条件下で、読み出し時間を短縮させることができる低電圧半導体メモリ装置を提供することである。
【０００４】
【課題を解決するための手段】
上述の目的を達成するための本発明の特徴によれば、不揮発性半導体メモリ装置は、複数のワードライン、複数のビットライン対及び前記ワードラインと前記ビットラインとの交差領域に配列された複数のメモリセルを具備するメモリセルアレイを含む。複数のビットライン選択及びバイアス回路は前記ビットライン対に各々連結され、前記複数のビットライン選択及びバイアス回路の各々は対応する対のビットラインのうちいずれか一つを選択する。ページバッファ回路は前記ビットライン選択及びバイアス回路に各々対応し、ページバッファ回路の各々は対応するビットライン選択及びバイアス回路によって選択されたビットラインを通じて前記メモリセルアレイからデータを読み出す。前記各ビットライン選択及びバイアス回路は対応する対のビットラインのうち第１ビットラインと対応するページバッファ回路との間に連結される第１トランジスタと、対応する対のビットラインのうち第２ビットラインと前記対応するページバッファ回路との間に連結される第２トランジスタとを含む。バイアス回路は、読み出し動作の間では、バイアス電圧を発生し、スイッチ回路は前記各ビットライン選択及びバイアス回路の第１及び第２トランジスタを各々制御するために第１及び第２バイアス信号を出力する。前記スイッチ回路は前記読み出し動作の間では、前記第１及び第２バイアス信号のうちいずれか一つに前記バイアス電圧をロードする。前記バイアス回路は、前記読み出し動作のプリチャージ区間の間では、電源電圧より高い第１電圧を有する前記バイアス電圧を発生し、前記読み出し動作の感知区間の間では、前記電源より低い第２電圧を有する前記バイアス電圧を発生し、前記第１電圧は、ビットラインプリチャージ時間を減少する電圧である。
【０００５】
この実施形態において、前記バイアス回路は、前記電源電圧が供給され、前記電源電圧より低い基準電圧を発生する基準電圧発生回路と、前記電源電圧が供給され、前記電源電圧より高い高電圧を発生する電荷ポンプと、前記基準電圧と前記電源電圧が供給され、前記感知区間を知らせる第１フラグ信号に応答して前記バイアス電圧として前記電源電圧より低い第１電圧を発生する第１電圧レギュレータと、前記基準電圧、前記電源電圧、及び前記高電圧が供給され、前記プリチャージ区間を知らせる第２フラグ信号に応答して前記バイアス電圧として前記電源電圧より高い第２電圧を発生する第２電圧レギュレータとを含み、前記第１電圧は、ビットラインプリチャージ時間を減少する電圧である。
【０００６】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【０００７】
図１は本発明の望ましい実施形態による不揮発性半導体メモリ装置のブロック図である。図１を参照すると、不揮発性半導体メモリ装置１００は、ＮＡＮＤフラッシュメモリ装置である。しかし、本実施形態の技術的思想がＮＡＮＤフラッシュメモリ装置に限定されないことは、当業者に自明である。本実施形態の不揮発性半導体メモリ装置１００は、データ情報を貯蔵するためのメモリセルアレイ１１０を含み、メモリセルアレイ１１０には、図示しないが、複数のメモリセルが行（またはワードライン）と列（またはビットライン）のマトリックス形態に配列される。各列（またはビットライン）はセルストリングに連結され、セルストリングは、図示しないが、ストリング選択トランジスタ、接地選択トランジスタ及びこれらの選択トランジスタの間に直列連結された複数のメモリセルトランジスタを含む。メモリセルアレイ１１０に配列される列はビットライン選択及びバイアス回路１２０に連結されている。説明の便宜上、図１には二つのビットラインＢＬｅ、ＢＬｏとこれらに関連した構成要素とが図示されている。ビットライン選択及びバイアス回路１２０はビットラインＢＬｅ、ＢＬｏのうちいずれか一つを選択し、選択されたビットラインをページバッファ回路１３０に電気的に連結する。
【０００８】
ビットライン選択及びバイアス回路１２０は四つのＮＭＯＳトランジスタ１０〜１３を含む。ＮＭＯＳトランジスタ１０はビットラインＢＬｅとページバッファ回路１３０との間に連結され、制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｅによって制御される。ＮＭＯＳトランジスタ１１はビットラインＢＬｏとページバッファ回路１３０との間に連結され、制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｏによって制御される。ＮＭＯＳトランジスタ１２はビットラインＢＬｅと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結され、制御信号ＶＢＬｅによって制御される。ＮＭＯＳトランジスタ１３はビットラインＢＬｏと電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒとの間に連結され、制御信号ＶＢＬｏによって制御される。
【０００９】
制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｏ、ＢＬ＿ＳＨＵＯＦＦ＿ｅはスイッチ回路（ＳＷ）１４０から出力され、スイッチ回路１４０はバイアス回路１５０から出力される電圧を制御信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅ及びＢＬ＿ＳＨＵＴＯＦＦ＿ｏのうちいずれか一つに伝達する。例えば、ビットラインＢＬｅが選択された場合には、スイッチ回路１４０は読み出し動作のプリチャージ区間の間に、バイアス回路１５０から出力される電圧を信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅに伝達し、読み出し動作の感知区間の間に、バイアス回路１５０から出力される電圧を信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅに伝達する。スイッチ回路１４０は読み出し動作のディベロップ区間の間に、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅ、ＢＬ＿ＳＨＵＴＯＦＦ＿ｏが接地電圧のローレベルに維持されるようにする。
【００１０】
ビットライン選択及びバイアス回路１２０によって選択されるビットラインはページバッファ回路１３０の感知ノードＳＯに連結される。ページバッファ回路１３０は読み出し動作時に、選択されたビットラインを通じてメモリセルのデータを感知する感知回路として動作し、書き込み動作時に、ロードされたデータに従って前記選択されたビットラインにプログラム電圧（例えば、接地電圧）またはプログラム禁止電圧（例えば、電源電圧）を供給する書き込みドライバとして動作する。ページバッファ回路１３０は三つのＮＭＯＳトランジスタ１４、１５、１６、ＰＭＯＳトランジスタ１７及びインバーター１８、１９で構成されるラッチＬＡＴを含む。
【００１１】
図１に示したように、ＰＭＯＳトランジスタ１７は、電源電圧Ｖｄｄと感知ノードＳＯとの間に連結され、制御信号ＳＯ＿ＰＲＥによって制御される。第１ラッチノードＮＤ１と接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタ１４、１５が直列連結されている。ＮＭＯＳトランジスタ１４のゲートは感知ノードＳＯに連結され、ＮＭＯＳトランジスタ１５のゲートは制御信号ＰＢ＿ＬＡＴを受け入れるように連結されている。ＮＭＯＳトランジスタ１６は感知ノードＳＯと第２ラッチノードＮＤ２との間に連結され、制御信号ＳＥＬＥＣＴによって制御される。第２ラッチノードＮＤ２は列ゲート回路１６０を構成するＮＭＯＳトランジスタ２０、２１を通じてデータラインＤＬに連結される。
【００１２】
続けて、図１を参照すると、バイアス回路１５０は読み出し動作時に、選択されたビットラインに連結されるＮＭＯＳトランジスタ１０または１１のゲートに印加される電圧を発生する。読み出し動作は、ビットラインプリチャージ区間、ビットラインディベロップ区間、及び感知区間に分けられる。バイアス回路１５０は読み出し動作の各区間で電源電圧Ｖｄｄより高い電圧、またはそれより低い電圧を生成するが、これは以下に詳細に説明される。
【００１３】
バイアス回路１５０は基準電圧発生回路１５１、電荷ポンプ１５２、第１電圧レギュレータ１５３及び第２電圧レギュレータ１５４を含む。基準電圧発生回路１５１は制御信号ＲＥＦ＿ＥＮに応答して基準電圧Ｖｒｅｆを発生する。基準電圧発生回路１５１は図２に示したように連結される三つの抵抗器２２、２３、２４と三つのＮＭＯＳトランジスタ２５、２６、２７とを含む。基準電圧発生回路１５１は制御信号ＲＥＦ＿ＥＮがハイレベルである時に、電源電圧Ｖｄｄを利用して基準電圧Ｖｒｅｆを発生する。例えば、本実施形態に係る基準電圧発生回路１５１は電源電圧Ｖｄｄが１．６Ｖである時に、０．９Ｖの基準電圧Ｖｒｅｆを発生する。そのように生成される基準電圧Ｖｒｅｆは第１電圧レギュレータ１５３と第２電圧レギュレータ１５４に共に供給される。
【００１４】
再び、図１を参照すると、電荷ポンプ１５２は読み出し動作を知らせる制御信号ＲＤ＿ＥＮと発振信号ＰＵＭＰ＿ＯＳＣに応答して電源電圧Ｖｄｄより高い電圧Ｖｐｕｍｐを発生する。電荷ポンプ１５２は図３に示したように連結されるインバーター２８、３４とＰＭＯＳトランジスタ２９〜３３とを含む。このような電荷ポンプ１５２は、例えば、１．６Ｖの電源電圧Ｖｄｄを利用して５Ｖの高電圧Ｖｐｕｍｐを発生する。そのように生成される高電圧Ｖｐｕｍｐは第２電圧レギュレータ１５４に供給される。図１に示したように、バイアス回路１５０の第１電圧レギュレータ１５３は、基準電圧発生回路１５１からの基準電圧Ｖｒｅｆを受け入れ、読み出し動作の感知区間を知らせる制御信号ＳＥＮＳＥに応答して感知電圧Ｖｓｅｎを発生する。ここで、感知電圧Ｖｓｅｎは電源電圧Ｖｄｄより低い電圧（例えば、１．６Ｖの電源電圧に対して１．３Ｖ）である。第１電圧レギュレータ１５３は二つのインバーター２８、３６、五つのＰＭＯＳトランジスタ２９、３０、３１、３５、３７、二つの抵抗器３８、３９及び四つのＮＭＯＳトランジスタ３２、３３、３４、４０を含み、図４に示したように連結されている。
【００１５】
回路動作において、感知区間を示す制御信号ＳＥＮＳＥがハイレベルになると、ＰＭＯＳトランジスタ２９はインバーター２８を通じて伝達される制御信号ＳＥＮＳＥによってターンオンされる。ターンオンされたトランジスタ２９を通じて電源電圧Ｖｄｄがトランジスタ２９〜３４で構成される差動増幅器（または電圧比較器）に供給される。差動増幅器が動作することによって、Ｖ１の電圧が基準電圧Ｖｒｅｆと比較される。差動増幅器の初期動作区間では、基準電圧ＶｒｅｆがＶ１の電圧より高いので、ＰＭＯＳトランジスタ３５はターンオンされる。したがって、Ｖｓｅｎの電圧は徐々に増加し、差動増幅器の動作によって目標電圧に到達する。さらに具体的に説明すると、次の通りである。Ｖｓｅｎの電圧が目標電圧より低ければ、Ｖ１の電圧が入力される差動増幅器の動作によってＶ２の電圧はさらに減少してＰＭＯＳトランジスタ３５が更に強く導通する。一方、Ｖｓｅｎの電圧が目標電圧より高くなると、Ｖ１の電圧が高くなる。これはＶ２の電圧が増加し、その結果、ＰＭＯＳトランジスタ３５の弱く導通してＶｓｅｎの電圧が減少するからである。上述の動作の反復によりＶｓｅｎの電圧は目標電圧を有する。
【００１６】
図１に示したように、第２電圧レギュレータ１５４には、電荷ポンプ１５２で生成される高電圧Ｖｐｕｍｐと基準電圧発生回路１５１で生成される基準電圧Ｖｒｅｆが共に供給される。第２電圧レギュレータ１５４はプリチャージ区間を示す制御信号ＰＲＥＣＨＡＲＧＥに応答してプリチャージ電圧Ｖｐｒｅを発生する。ここで、プリチャージ電圧Ｖｐｒｅは電源電圧Ｖｄｄより高い電圧（例えば、１．６Ｖの電源電圧に対して２．１Ｖ）である。第２電圧レギュレータ１５４は二つのインバーター４１、４９、五つのＰＭＯＳトランジスタ４２、４３、４４、４８、５０、二つの抵抗器５１、５２、及び四つのＮＭＯＳトランジスタ４５、４６、４７、５３を含み、図５に示したように連結されている。
【００１７】
回路動作において、プリチャージ区間を示す制御信号ＰＲＥＣＨＡＲＧＥがハイレベルになると、ＰＭＯＳトランジスタ４２はインバーター４１を通じて伝達される制御信号ＰＲＥＣＨＡＲＧＥによってターンオンされる。ターンオンされたトランジスタ４２を通じて電荷ポンプ１５２から供給される高電圧Ｖｐｕｍｐがトランジスタ４２〜４７で構成される差動増幅器に供給される。差動増幅器が動作することによって、Ｖ３の電圧が基準電圧Ｖｒｅｆと比較される。差動増幅器の初期動作の区間では、基準電圧ＶｒｅｆがＶ３の電圧より高いので、ＰＭＯＳトランジスタ４８はターンオンされる。したがって、Ｖｐｒｅの電圧は徐々に増加し、作動増幅器の動作によって、目標電圧に到達する。さらに具体的に説明すると、次の通りである。Ｖｐｒｅの電圧が目標電圧より低ければ、Ｖ３の電圧が入力される差動増幅器の動作によってＶ４の電圧はさらに減少してＰＭＯＳトランジスタ４８が更に強く導通する。一方、Ｖｐｒｅの電圧が目標電圧より高くなれば、Ｖ３の電圧が高くなる。これはＶ４の電圧が増加し、その結果、ＰＭＯＳトランジスタ４８が弱く導通して、Ｖｐｒｅの電圧が減少するからである。上述の動作の反復によりＶｐｒｅの電圧は目標電圧を有する。
【００１８】
以上の説明から分かるように、ＮＭＯＳトランジスタ１０または１１のゲートに印加される制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｅまたはＢＬ＿ＳＨＵＴＯＦＦ＿ｏはバイアス回路１５０で生成される電圧Ｖｐｒｅ、ＧＮＤまたはＶｓｅｎを有する。すなわち、読み出し動作のプリチャージ区間の間、またはプリチャージ区間を知らせる制御信号ＰＲＥＣＨＡＲＧＥがハイレベルに維持される間では、第１電圧発生器を構成する基準電圧発生回路１５１、電荷ポンプ１５２及び第２電圧レギュレータ１５４を通じて電源電圧Ｖｄｄより高いプリチャージ電圧Ｖｐｒｅが生成される。そのように生成される電圧Ｖｐｒｅはスイッチ回路１４０を通じて選択されたビットラインのＮＭＯＳトランジスタに連結された信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅ／ｏにロードされる。この時に、選択されなかったビットラインのＮＭＯＳトランジスタに連結された信号ラインはスイッチ回路１４０を通じて接地電圧を有する。読み出し動作の感知区間の間、または感知区間を知らせる制御信号ＳＥＮＳＥがハイレベルに維持される間では、第２電圧発生器を構成する基準電圧発生回路１５１及び第１電圧レギュレータ１５３を通じて電源電圧Ｖｄｄより低い感知電圧Ｖｓｅｎが生成される。そのように生成される電圧Ｖｓｅｎはスイッチ回路１４０を通じて選択されたビットラインのＮＭＯＳトランジスタに連結された信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅ／ｏにロードされる。この時に、選択されなかったビットラインのＮＭＯＳトランジスタに連結された信号ラインは接地電圧を有する。
【００１９】
ビットラインプリチャージ区間では、ＮＭＯＳトランジスタ１０または１１のゲート電圧が電源電圧Ｖｄｄより高いので、選択されたビットラインは短時間で相対的に高い電圧にプリチャージされうる。これはメモリセルのドレイン−ソース電圧が相対的に増加するからである。メモリセルのドレイン−ソース電圧が増加することによって、メモリセルを通じて流れるセル電流が増加する。これはビットラインの電圧がディベロップされるのにかかる時間が相対的に短縮されることを意味する。その結果、動作電圧が低くなることによって、読み出し時間が増加することを防止することができる。
【００２０】
図６は本発明による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。本実施形態に係る不揮発性半導体メモリ装置の読み出し動作について参照図面に基づいて、以下、詳細に説明される。説明の便宜上、ビットラインＢＬｅが選択され、ビットラインＢＬｏが選択されないと仮定して、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅがスイッチ回路１４０を通じてバイアス回路１５０の出力電圧から供給され、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｏがスイッチ回路１４０を通じて接地されると仮定する。
【００２１】
読み出し動作を知らせる制御信号ＲＤ＿ＥＮがローレベルからハイレベルに遷移すると同時に、基準電圧発生回路１５１を活性化させるために制御信号ＲＥＦ＿ＥＮがローレベルからハイレベルに遷移する。基準電圧発生回路１５１は制御信号ＲＥＦ＿ＥＮのローからハイへの遷移に応答して基準電圧Ｖｒｅｆ（この実施形態では、約０．９Ｖ）を発生する。電荷ポンプ１５２は制御信号ＲＤ＿ＥＮのローからハイへの遷移時に、発振信号ＰＵＭＰ＿ＯＳＣに応答して高電圧Ｖｐｕｍｐ（この実施形態では、約５Ｖ）を発生する。これと同時に、ビットラインＢＬｅ、ＢＬｏは共に０Ｖに放電される。すなわち、電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒには０Ｖの電圧が供給され、信号ラインＶＢＬｅ、ＶＢＬｏには電源電圧Ｖｄｄが供給されることによって、ビットラインＢＬｅ、ＢＬｏは０Ｖの電圧供給ラインＶｉｒｔｕａｌ＿Ｐｏｗｅｒに電気的に連結される。したがって、ビットラインＢＬｅ、ＢＬｏは共に０Ｖに放電される。
【００２２】
この実施形態において、図６に示したように、ＮＭＯＳトランジスタ１２のゲートに印加されるＶＢＬｅ信号は所定の時間の間ハイに維持される一方、ＮＭＯＳトランジスタ１３のゲートに印加されるＶＢＬｏ信号は続けてハイに維持される。これは選択されなかったビットラインＢＬｏが読み出し動作の間では、接地電圧ＧＮＤを有することを意味する。以後、読み出されるデータを貯蔵するために、ページバッファ回路１３０のラッチＬＡＴの第１ラッチノードＮＤ１がハイレベルの電源電圧Ｖｄｄを有するように、第２ラッチノードＮＤ２が０Ｖに放電される。例えば、データラインＤＬを０Ｖに維持した状態で列選択信号ＹＡｉ、ＹＢｉをハイに活性化させることによって、第２ラッチノードＮＤ２が０Ｖに放電される。
【００２３】
上述の動作が完了すると、次の段階を通じて選択されたメモリセルのデータが読み出される。第１段階は、選択されたビットラインＢＬｅを充電するプリチャージ段階であり、第２段階は、選択されたビットラインＢＬｅの電圧レベルがメモリセルの状態に従って減少、またはそのまま維持されるディベロップ段階であり、第３段階は、選択されたビットラインＢＬｅの電圧を感知する感知段階である。
【００２４】
先ず、選択されたビットラインＢＬｅを所定の電圧に充電するために、制御信号ＳＯ＿ＰＲＥはハイレベルからローレベルに遷移し、その結果、感知ノードＳＯがＰＭＯＳトランジスタ１７を通じて電源電圧Ｖｄｄに充電される。これと同時に、プリチャージ区間を知らせる制御信号ＰＲＥＣＨＡＲＧＥがローレベルからハイレベルに遷移する。制御信号ＰＲＥＣＨＡＲＧＥは所定の時間の間、ハイレベルに維持される。制御信号ＰＲＥＣＨＡＲＧＥがハイレベルになることによって、第２電圧レギュレータ１５４は電荷ポンプ１５２からの高電圧Ｖｐｕｍｐを利用して電源電圧Ｖｄｄ（例えば、１．６Ｖ）より高いプリチャージ電圧Ｖｐｒｅ（例えば、２．１Ｖ）を発生する。そのように生成された電圧Ｖｐｒｅはスイッチ回路１４０を通じて信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅに伝達される。ＮＭＯＳトランジスタ１０は電圧Ｖｐｒｅを有する制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｅによってターンオンされ、ターンオンされたトランジスタ１０を通じて感知ノードＳＯからビットラインＢＬｅに所定の電流が供給される。ビットラインＢＬｅのプリチャージ電圧はトランジスタ１０のゲート電圧でトランジスタ１０のしきい値電圧を引いた電圧になる。例えば、ＮＭＯＳトランジスタ１０のしきい値電圧Ｖｔｈが０．６Ｖであると仮定すれば、ビットラインＢＬｅのプリチャージ電圧は１．５Ｖ（Ｖｐｒｅ−Ｖｔｈ＝２．１Ｖ−０．６Ｖ）になる。
【００２５】
制御信号ＰＲＥＣＨＡＲＧＥがハイレベルからローレベルに遷移することによって、第２電圧レギュレータ１５４は非活性化される。この時に、上述のように、信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅはスイッチ回路１４０を通じて０Ｖを有し、その結果、プリチャージされたビットラインＢＬｅは感知ノードＳＯと電気的に切断される。このような条件で、選択されたビットラインＢＬｅに連結されたメモリセルのオン／オフ状態に従ってビットラインＢＬｅ電圧が減少、またはそのまま維持される。選択されたメモリセルが“０”データを貯蔵している場合では、メモリセルはオフ状態になり、図６の実線で表示したように、ビットラインＢＬｅのプリチャージ電圧１．５Ｖはそのまま維持される。選択されたメモリセルが“１”データを貯蔵している場合では、メモリセルはオン状態になり、プリチャージ電圧１．５Ｖを有するビットラインＢＬｅはオン状態のメモリセルを通じて接地される。すなわち、ビットラインＢＬｅのプリチャージ電圧は、図６の点線で示したように、１．５Ｖで接地電圧ＧＮＤに向けて徐々に低くなる。このようなディベロップ過程を通じて選択されたビットラインＢＬｅの電圧レベルが決められる。
【００２６】
図６に示したように、ビットラインＢＬｅのディベロップ過程が完了すると、感知区間を知らせる制御信号ＳＥＮＳＥがローレベルからハイレベルに遷移する。第１電圧レギュレータ１５３はハイレベルの制御信号ＳＥＮＳＥに応答して電源電圧Ｖｄｄ（例えば、１．６Ｖ）より低い感知電圧Ｖｓｅｎ（例えば、１．３Ｖ）を発生する。そのように生成された電圧Ｖｓｅｎはスイッチ回路１４０を通じて信号ラインＢＬ＿ＳＨＵＴＯＦＦ＿ｅに伝達される。ＮＭＯＳトランジスタ１０は電圧Ｖｓｅｎを有する制御信号ＢＬ＿ＳＨＵＴＯＦＦ＿ｅによってターンオンされる。この時に、ＮＭＯＳトランジスタ１０はビットラインＢＬｅの電圧に従ってターンオンまたはターンオフされる。
【００２７】
オフ状態のメモリセルがビットラインＢＬｅに連結される場合に、ビットラインＢＬｅは初期にプリチャージ電圧を有する。感知ノードＳＯが電源電圧Ｖｄｄを有し、ビットラインＢＬｅが約１．５Ｖの電圧を有し、ＮＭＯＳトランジスタ１０のゲート電圧が１．３Ｖであるので、ＮＭＯＳトランジスタ１０はシャットオフされる。結果的に、感知ノードＳＯの電圧は、図６の実線で示したように、電源電圧に維持される。一方、オン状態のメモリセルがビットラインＢＬｅに連結される場合に、ビットラインＢＬｅの電圧は初期にプリチャージされた電圧で徐々に低くなるので、ＮＭＯＳトランジスタ１０はターンオンされる。結果的に、感知ノードＳＯの電圧は、図６の点線で示したように、電源電圧Ｖｄｄから接地電圧に向けて徐々に低くなる。
【００２８】
前者の場合に、感知ノードＳＯが電源電圧Ｖｄｄに維持されるので、ＮＭＯＳトランジスタ１４がターンオンされる。制御信号ＰＢ＿ＬＡＴがパルス形態で活性化されることによって、第１ラッチノードＮＤ１はターンオンされたトランジスタ１４、１５を通じて接地電圧ＧＮＤと連結される。後者の場合に、感知ノードＳＯがトランジスタ１４のしきい値電圧より低くなるので、ＮＭＯＳトランジスタ１４はターンオフされる。制御信号ＰＢ＿ＬＡＴがパルス形態で活性化されても、第１ラッチノードＮＤ１は初期に設定された電圧Ｖｄｄに維持される。このような過程を通じてメモリセルに貯蔵されたデータが感知及びラッチされる。そのように感知及びラッチされたデータは、最終的に、列ゲート回路１６０を通じてデータラインＤＬに伝達される。
【００２９】
以上のように、本実施形態に係る回路の構成及び動作を上述の説明及び図面に従って図示したが、これは一例を挙げて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能なことはもちろんである。例えば、一つのビットラインに一つのページバッファ回路が連結される構造を有する半導体メモリ装置にも図１に示したバイアス回路が適用されうる。
【００３０】
【発明の効果】
上述のように、ビットラインプリチャージ区間で、ビットラインと感知回路との間に連結されたＮＭＯＳトランジスタのゲート電圧を電源電圧Ｖｄｄより高く設定することによって、選択されたビットラインは短時間で相対的に高い電圧にプリチャージされうる。これによってメモリ装置が低い電源電圧で動作する時でも、メモリセルのドレイン−ソース電圧が相対的に増加する。メモリセルのドレイン−ソース電圧が増加することによって、メモリセルを通じて流れるセル電流が増加する。これはビットラインの電圧がディベロップされるのにかかる時間が相対的に短縮されることを意味する。結果として、電源電圧が低くなることによって、読み出し時間が増加することを防止することができる。
【図面の簡単な説明】
【図１】本発明による不揮発性半導体メモリ装置のブロック図である。
【図２】図１に示した基準電圧発生回路の望ましい実施形態である。
【図３】図１に示した電荷ポンプ回路の望ましい実施形態である。
【図４】図１に示した第１電圧レギュレータ回路の望ましい実施形態である。
【図５】図１に示した第２電圧レギュレータ回路の望ましい実施形態である。
【図６】本発明による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。
【符号の説明】
１００  不揮発性半導体メモリ装置
１１０  メモリセルアレイ
１２０  ビットライン選択及びバイアス回路
１３０  ページバッファ回路
１４０  スイッチ回路
１５０  バイアス回路
１６０  列ゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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