(57)【特許請求の範囲】
【請求項１】
半導体素子の形成方法であって、
半導体基板（１０）を用意する段階と、
前記半導体基板（１０）上に層間誘電体（１８）を形成する段階と、
前記層間誘電体（１８）を覆うように下側電極層（２６）を堆積する段階と、
前記下側電極層（２６）上に誘電体層（２８）を堆積する段階と、
前記誘電体層（２８）上に保護層（３０）を堆積する段階と、
前記下側電極層（２６）、前記誘電体層（２８）、及び前記保護層（３０）を選択的にエッチングし、前記下側電極層（２６）、前記誘電体層（２８）、及び前記保護層（３０）を部分的に除去し、前記層間誘電体（１８）の一部を露出させる段階と、
前記保護層（３０）及び前記層間誘電体（１８）上に上側電極層（３２）を堆積する段階と、
前記上側電極層（３２）、前記保護層（３０）、前記誘電体層（２８）、及び前記下側電極層（２６）をエッチングし、上側電極プレート（４２）、誘電体プレート（４０）、及び下側電極プレート（３８）をそれぞれ形成してコンデンサ構造を形成する段階であって、前記上側電極層（３２）のエッチングの間、前記層間誘電体（１８）の上にある前記上側電極層（３２）の少なくとも一部を残し、金属相互接続部（３６）を規定する段階と
から成ることを特徴とする方法。
【請求項２】
半導体素子の形成方法であって、
半導体基板（１０）を用意する段階と、
前記半導体基板（１０）上に層間誘電体（１８）を形成する段階と、
前記層間誘電体（１８）を覆うように下側電極層（２６）を堆積する段階と、
前記下側電極層（２６）上に誘電体層（２８）を堆積する段階と、
前記誘電体層（２８）上に保護層（３０）を堆積する段階と、
前記下側電極層（２６）、前記誘電体層（２８）、及び前記保護層（３０）を選択的にエッチングし、前記下側電極層（２６）、前記誘電体層（２８）、及び前記保護層（３０）を部分的に除去し、前記層間誘電体（１８）の一部を露出させる段階と、
前記保護層（３０）及び前記層間誘電体（１８）上に上側電極層（３２）を堆積する段階と、
前記上側電極層（３２）、前記保護層（３０）、前記誘電体層（２８）、及び前記下側電極層（２６）をエッチングし、上側電極プレート（４２）、誘電体プレート（４０）、及び下側電極プレート（３８）を形成してコンデンサ構造を形成する段階であって、前記上側電極プレート（４２）及び前記下側電極プレート（３８）が１Ｘ１０−５オームｃｍ未満の抵抗率を有する段階と
から成ることを特徴とする方法。
【請求項３】
半導体素子の形成方法であって、
半導体基板（１０）を用意する段階と、
前記半導体基板（１０）上に層間誘電体（１８）を形成する段階であって、第１コンタクト（２４ａ）と、それを貫通する第２コンタクト（２４ｂ）とを有する前記層間誘電体（１８）を形成する段階と、
前記第１コンタクト（２４ａ）及び前記層間誘電体（１８）上に下側電極層（２６）を堆積し、前記下側電極層（２６）と前記第１コンタクト（２４ａ）との間に電気接続を形成する段階と、
前記下側電極層上に誘電体層（２８）を堆積する段階と、
前記誘電体層（２８）上に保護層（３０）を堆積する段階と、
前記下側電極層（２６）、前記誘電体層（２８）、及び前記保護層（３０）を選択的にエッチングし、前記下側電極層（２６）、前記誘電体層（２８）、及び保護層（３０）を部分的に除去し、前記層間誘電体（１８）及び前記第２コンタクト（２４ｂ）の一部を露出させる段階と、
前記保護層（３０）及び前記層間電極（１８）上に上側電極層（３２）を一括堆積する段階であって、前記上側電極層（３２）がＡｌ及びＣｕから成る群より選ばれた材料により構成されている段階と、
前記上側電極層（３２）、前記保護層（３０）、前記誘電体層（２８）、及び前記下側電極層（２６）をエッチングし、上側電極プレート（４２）、誘電体プレート（４０）、及び下側電極プレート（３８）を形成して、前記第１コンタクト（２４ａ）上に位置しこれと電気的に接続するコンデンサ構造を形成する段階であって、前記上側電極層（３６）のエッチングの間、前記第２コンタクト（２４ｂ）の上にある前記上側電極層（３２）の一部を残し、金属相互接続（３６）を規定する段階と
から成ることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の形成方法に関し、特に、集積回路においてアナログ−ディジタル変換との関連で用いるのに適した積層コンデンサ(stacked capacitor)を含む半導体素子に関するものである。
【０００２】
【従来の技術】
当技術分野では既知のように、ＣＭＯＳにおいてアナログおよびディジタル信号を共に用いる場合、無線周波数（ＲＦ）回路およびアナログ回路を、高速および高性能ディジタル回路と一体化する。この点において、アナログからディジタルへの変換は、通常、約１ＭＨｚ以下程度の低いベースバンド周波数において行われる。しかしながら、性能向上および回路設計の簡略化を図るために、ＲＦのようにより高い周波数においてアナログ−ディジタル変換を実行しようという試みが行われている。高周波数で変換を行うには、高い品質係数（Ｑ）を有し、回路が用いられる印加電圧範囲および温度範囲全体にわたって線形性を呈するコンデンサ・エレメントが必要となる。
【０００３】
現在のＣＭＯＳ技術において利用されているコンデンサは、高周波数における変換に必要な要件を適切に満たしてはいない。例えば、かかるコンデンサの電極は、典型的に、バルクの単結晶または多結晶シリコン基板で作られる。かかる構造の容量は、２つの成分、即ち、絶縁容量およびバイアス依存シリコン表面空乏容量(bias-dependent silicon surface depletion capacitance)に左右される。シリコンを基本とする電極に伴う空乏容量の結果として、コンデンサは低い線形性を呈することになる。
【０００４】
【発明が解決しようとする課題】
シリコンを基本とする電極に伴う線形性欠如の問題を解決するためには、電極を金属含有材料（例えば、Ｔｉ，Ｗ）で作ることによって、表面空乏容量を制限することが可能である。金属電極を有するコンデンサは一般に当技術分野では既知であるが、現在のプロセス・フローを用いて形成可能なコンデンサは未だ開発されていない。精度高く製造可能で、高い「Ｑ」を有する金属電極コンデンサは、入手可能であるが、特殊化されたプロセス・フローを必要とするので、コスト効率が低い。
【０００５】
【発明の実施の形態】
これより図面を参照しながら、本発明を説明するが、図示の簡略化および明確化のために、図に示すエレメントは必ずしも同じ拡縮率で描かれている訳ではないことは認められよう。例えば、エレメントによっては、明確化のために、その寸法が他のエレメントよりも誇張されている場合がある。また、適切と見なされる場合には、対応するエレメントまたは類似のエレメントを示すために図面間で参照番号を繰り返している。
【０００６】
図１に移り、本発明による半導体素子の形成プロセスにおける一段階を示す。図示のように、ソース／ドレイン１２，ソース／ドレイン１４，およびソースをドレインから分離するゲート１６を含むトランジスタ構造を有する半導体基板１０が示されている。基板は、通常、ドープ単結晶シリコンで形成される。しかしながら、基板は、ポリシリコン，ゲルマニウム，絶縁物上シリコン（ＳＯＩ：silicon on insulator）等でもよい。ゲート１６およびソース／ドレイン１２，１４は、従来のプロセスで形成する。通常、ゲート１６を形成する層のスタックを堆積し、リソグラフを用いて規定しエッチングし、イオン注入によって、ゲート１６に自己整合するソースおよびドレインを形成する。基板上に第１層間誘電体１８を堆積し、その中に開口２０を形成する。層間誘電体１８は、従来の技法によって形成され、その厚さは通常約０．８ないし１．０ミクロンである。層間誘電体１８は二酸化シリコンで形成するが、ボロフォスフォシリケート・ガラス（ＢＰＳＧ）のような他の誘電体材料で形成することも可能である。開口２０は、プラズマ・エッチングのような、従来の技法で形成する。
【０００７】
図２に移り、通常タングステン（Ｗ），チタン（Ｔｉ），および恐らくは銅（Ｃｕ）で形成する導電層２２を堆積する。図３において、化学機械式研摩（ＣＭＰ）によって導電層２２を研磨してこの層を平面化し、開口２０内にコンタクト２４ａ，２４ｂを規定する。コンタクト２４は、第１層間誘電体１８の上面と同一面となる。コンタクト２４ａ，２４ｂは、層間誘電体を貫通する導電性部分を形成する。
【０００８】
コンタクト２４の形成に続いて、複数の層を一括堆積(blanket deposit)し、これらを用いて、図４に示すようなコンデンサ・エレメントを規定し形成する。即ち、第１層間誘電等１８およびゲート１６に接続するコンタクト２４ａを覆うように下側電極層２６を堆積する。下側電極層は、チタン（Ｔｉ），タンタル（Ｔａ），タングステン（Ｗ），銅（Ｃｕ），アルミニウム（Ａｌ），その窒化物およびその硅化物を含む、いずれの導電性材料で形成することも可能である。尚、ここで用いる場合、「導電層」または「導電性材料」という用語は、抵抗率が約１Ｘ１０-5オーム・センチメートル未満の材料を言うことを注記しておく。通常、ドープ・ポリシリコン(doped polysilicon)の抵抗率は１Ｘ１０-5オーム・センチメートルよりも大きく、ここで言う高Ｑコンデンサ・エレメントの電極には通常用いられない。下側電極層は、従来の技法で形成し、全体的に比較的薄く０．０５ないし０．２ミクロン程度である。次に、下側電極層２６を覆うように、誘電体層２８を一括堆積する。誘電体層２８は、窒化シリコン，酸化シリコン，または酸窒化シリコンのような窒化物または酸化物材料で形成することができ、その厚さは約０．０１ないし０．０６ミクロンである。しかしながら、ＢＳＴ（チタン化バリウム・ストロンチウム）材料，またはＢＺＴ（チタン化バリウム・ジルコニウム）材料のような、他の誘電体材料も使用可能である。その後、誘電体層２８を覆うように、薄い０．０２ミクロンの保護層３０を一括堆積する。保護層３０は導電性であり、その上に形成される上側電極層への電気コンタクトを確保し、以下で述べる第１エッチング工程の間、誘電体層２８および下側電極層２６を保護するために用いられる。保護層３０は、窒化物または硅化物で形成することができ、例えば、一実施例では、保護層を窒化チタン（ＴｉＮ）で形成する。
【０００９】
図５および図６に移り、フォトレジスト３１をスピン・コートし、露光し、現像して、層２６，２８，３０のパターニングを行う。図示のように、コンタクト２４ｂの上に位置する層２６，２８，３０の部分を除去して、コンタクト２４ｂを露出させる。このパターニング工程はエッチングによって実行するが、「粗い」エッチング工程として理解することができる。第２エッチング工程によって層２６，２８，３０のパターニングを再度行い、コンデンサ・エレメントを規定する。
【００１０】
図７に移り、層２６，３８，３０のスタックを覆い、更にコンタクト２４ｂを含む第１層間誘電体１８も覆うように、上側電極層３２を一括堆積する。上側電極層３２は、ＡｌまたはＣｕを含有し、その公称厚さは約０．７ミクロンである。
【００１１】
図８および図９に示すように、第２エッチング工程によって、この構造に再度パターニングを行う。具体的には、フォトレジスト層３４を堆積し、コンデンサ・エレメント即ちコンデンサ構造の寸法をリソグラフによって規定する。第２エッチング工程は第１エッチング工程よりも精度が高く、これによってコンデンサ・エレメントの最終寸法が規定される。加えて、図８に示すように、コンタクト２４ｂ上に、フォトレジスト層３４の一部を残しておく。図１０に示すように、フォトレジスト３４のエッチングおよび除去の後には、下側電極プレート３８，誘電体プレート４０，保護層３０，および上側電極プレート４２を有するコンデンサ・エレメントが規定されている。加えて、金属層３２にパターニングを行い、コンタクト２４ｂ上にこれと電気的に接続する金属相互接続部３６を残す。このようにして、コンデンサ・エレメントの上側電極および金属相互接続部の第１レベルを同時に形成することにより、本発明のこの特定実施例によるプロセス工程の数を削減する。即ち、コンデンサ・エレメントの上側電極および金属相互接続部３６を形成する第１メタライゼーション層を形成するためには、別個のプロセス工程は不要である。尚、金属相互接続部３６は断面図で示されており、実際には、これは図面を貫通する方向に延びて、他のトランジスタの他のソース／ドレインのような、他のエレメントを相互接続している導電性トレースであることを注記しておく。
【００１２】
コンデンサ・エレメントおよび金属相互接続の形成に続いて、第１層間誘電体１８と同様に、図１１に示すように第２層間誘電体４４を堆積する。第２層間誘電体４４に開口４６をエッチングによって形成し、金属層４８を堆積し、研磨し、ビア５０を規定する。その後、第２金属層の堆積およびパターニングを行い、図１２に示すように、金属相互接続部５２で示す、第２レベルの金属相互接続部を形成する。その後、当技術分野では公知のように、適切な誘電体層および上位メタライゼーション層を堆積し、続いてパシベーションを行うことによって、素子を完成することができる。
【００１３】
以上のように、コンデンサ・エレメントを有する新規の半導体デバイス形成方法を開示した。本発明によれば、好ましくは、コンデンサ・エレメントは、ドープ・ポリシリコンの代わりに、金属製の下側および上側電極プレートを採用し、金属電極の高いＱ特性を利用する。加えて、前述の第２エッチング工程によって、電極および誘電体層が全て同一の幾何学的形状を有するように、コンデンサ・エレメントを規定する。したがって、エッジ効果のような、サイズが異なる電極プレートに伴う問題が解消する。加えて、同一の堆積工程およびパターニング工程を用いて上側電極および第１メタライゼーション層を同時に形成するので、プロセス・フローが簡略化され、既存のプロセス・フローに容易に組み込むことが可能となった。
【００１４】
以上本発明の実施例に関して本発明を特に詳細に説明したが、当業者であれば、特許請求の範囲から逸脱することなく、本発明を変更可能であることは理解されよう。
【図面の簡単な説明】
【図１】コンタクト形成に先立つ、本発明の一実施例による工程を示す図。
【図２】堆積および研磨工程によるコンタクトの形成を示す図。
【図３】堆積および研磨工程によるコンタクトの形成を示す図。
【図４】本発明の一実施例によるコンデンサ・エレメントの数層の形成を示す図。
【図５】図４に示す層のパターニングを示す図。
【図６】図４に示す層のパターニングを示す図。
【図７】本発明による二重機能を有する最上部電極層の堆積を示す図。
【図８】コンデンサ・エレメントおよび金属相互接続層を形成するための層のパターニングを示す図。
【図９】コンデンサ・エレメントおよび金属相互接続層を形成するための層のパターニングを示す図。
【図１０】層間誘電体，および電気コンタクトのためにそれを貫通するビアを形成する追加工程を示す図。
【図１１】層間誘電体，および電気コンタクトのためにそれを貫通するビアを形成する追加工程を示す図。
【図１２】層間誘電体，および電気コンタクトのためにそれを貫通するビアを形成する追加工程を示す図。
【符号の説明】
１０    半導体基板
１２，１４    ソース／ドレイン
１６    ゲート
１８    第１層間誘電体
２０    開口
２２    導電層
２４ａ，２４ｂ    コンタクト
２６    下側電極層
２８    誘電体層
３０    保護層
３１    フォトレジスト
３２    上側電極層
３４    フォトレジスト層
３６    金属相互接続部
３８    下側電極プレート
４０    誘電体プレート
４２    上側電極プレート
４４    第２層間誘電体
４６    開口
４８    金属層
５０    ビア
５２    金属相互接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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