(57)【特許請求の範囲】
【請求項１】
複数の半導体デバイスを並列にテストするための半導体テストシステムにおいて、
その半導体テストシステムの全体的なテストの実行をテストプログラムを用いて制御するホストコンピュータと、
それぞれ対応する被試験半導体デバイス（ＤＵＴ）にテストパターンを印加してその半導体デバイスの応答信号を評価する、同期しあるいは非同期して互いに独立して動作する複数のピンユニットと、
そのホストコンピュータと複数のピンユニット間に設けられ、その間でデータ、アドレス、コントロール信号やクロックを伝送するためのピンユニットバスと、
その複数のピンユニットからのテストパターンを受ける複数の異なる半導体デバイスを搭載するデバイス搭載基板と、
上記ピンユニットの上記複数の被試験半導体デバイスへの割り当てを任意にかつテストシステムの動作時に形成する手段と、
により構成され、
上記デバイス搭載基板上の上記複数の被試験半導体デバイスは上記複数のピンユニットから異なるテストパターンを同時に並行に受けることを特徴とする複数の仮想テスタをサポートする半導体テストシステム。
【請求項２】
上記ピンユニット割り当てを形成する手段は、グループ選択アドレスが上記ホストコンピュータによって上記ピンユニットバスに送られたとき、そのアドレスに基づいてピンユニットのテストピンを被試験半導体デバイスの入力ピン・出力ピンに割り当て、かつ、
上記ピンユニットの割り当てを形成する手段は、上記各ピンユニットに設けられたピンユニット書き込みデコーダを有し、これにより上記ホストコンピュータにより指定されたとき、上記グループ選択アドレスを、対応するピンユニットのグループ選択アドレスレジスタに書き込むことを可能にする、請求項１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項３】
上記複数の仮想テスタにおいて実行するテストは、互いに同時にあるいは個別に開始し、互いに同時にあるいは個別に終了する、請求項１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項４】
上記各ピンユニットは、半導体テストシステムの１または２以上のテストピンに割り当てられ、上記デバイス搭載基板上の被試験デバイスの上記入力または出力ピンは、その対応するテストピンに接続される、請求項１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項５】
上記各ピンユニットは、半導体テストシステムのテストピンのグループに割り当てられ、上記ホストコンピュータの制御により、そのグループ内のテストピンの数はその半導体テストシステムの動作時に変更される、請求項１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項６】
上記各ピンユニットは、半導体テストシステムのテストピンのグループに割り当てられ、これにより各ピンユニットは、上記デバイス搭載基板上の複数の被試験デバイスの１つを独立してテストする、請求項１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項７】
上記各ピンユニットは、半導体テストシステムのテストピンのグループにその半導体テストシステムの動作時に割り当てられ、これにより各ピンユニットは、上記デバイス搭載基板上の複数の被試験デバイスの１つを独立してテストするテスタとして機能し、１のピンユニットは他のピンユニットと同期してあるいは非同期でテスト動作を実行する、請求項１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項８】
上記各ピンユニットは、半導体テストシステムのテストピンのグループにその半導体テストシステムの動作時に割り当てられ、これにより各ピンユニットは、上記デバイス搭載基板上の複数の被試験デバイスの１つを独立してテストするテスタとして機能し、１のピンユニットは他のピンユニットと同時にあるいは個別にテスト動作を開始し、かつ他のピンユニットとは別個にテスト動作を終了する、請求項１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項９】
上記ピンユニット書き込みデコーダは、
ピンユニットのグループ選択アドレスレジスタについてのグループ選択アドレスを識別する手段と、
テストデータを書き込むためのピンユニットにおける目的とするレジスタがどのグループに属するかを示すグループアドレスデータを受け取る手段と、
ピンユニットについての上記グループ選択アドレスとピンユニットバスからの上記グループアドレスデータを比較し、双方が一致したときイネーブル信号を発生する手段と、
そのイネーブル信号を受けたときに上記グループアドレスデータをデコードして上記テストデータを上記目的レジスタに書き込むためのデコーダと、
により構成される、請求項２に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項１０】
上記ピンユニットのグループ分けの完了後に、マスタークロックのタイミングでテストスタート信号を発生する手段をさらに有する、請求項９に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項１１】
上記各ピンユニットからテスト終了信号を発生する手段をさらに有し、各ピンユニットは、半導体テストシステムのテストピンのグループに割り当てられ、これにより各ピンユニットは、複数の被試験デバイスの１つを独立してテストするテスタとして機能する、請求項１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項１２】
上記ホストコンピュータは、上記テスト終了信号を監視し、そのテスト終了信号を発生したピンユニットについてのテストを終了し、他のピンユニットについてのテストを継続する、請求項１１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項１３】
上記ホストコンピュータは上記テスト終了信号を監視し、そのテスト終了信号を発生したピンユニットについて被試験デバイスを交換して次のテストを開始し、他のピンユニットについてのテストを継続する、請求項１１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項１４】
上記ホストコンピュータは上記テスト終了信号を監視し、そのテスト終了信号を発生したピンユニットについてテストピンのグループ割り当てを再構成し、そのピンユニットについて上記デバイス搭載基板上の被試験デバイスを交換して次のテストを開始し、他のピンユニットについてのテストを継続する、請求項１１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項１５】
上記テスト終了信号を発生する手段は、各ピンユニットにおいてオープンコレクタ構造のドライバを有し、上記ピンユニットバスに上記テスト終了信号を送出する、請求項１１に記載の複数の仮想テスタをサポートする半導体テストシステム。
【請求項１６】
複数の半導体デバイスを並列にテストするための半導体テストシステムにおいて、
その半導体テストシステムの全体的なテストの実行をテストプログラムを用いて制御するホストコンピュータと、
それぞれ対応する被試験半導体デバイス（ＤＵＴ）にテストパターンを印加してその半導体デバイスの応答信号を評価する複数のピンユニットと、
そのホストコンピュータと複数のピンユニット間に設けられその間でデータ、アドレス、コントロール信号やクロックを伝送するためのピンユニットバスと、
その複数のピンユニットからのテストパターンを受ける複数の異なる半導体デバイスを搭載するデバイス搭載基板と、
上記ピンユニットの上記複数の被試験半導体デバイスへの割り当てを任意にかつテストシステムの動作時に形成する手段と、
各ピンユニットにおけるテスト動作を他のピンユニットと独立して実行するようにテスト動作を個別に開始及び終了するための手段と、
を有して構成し、上記デバイス搭載基板上の上記複数の被試験半導体デバイスは上記複数のピンユニットから異なるテストパターンを同時に並行に受け、かつ上記各ピンユニットは、被試験デバイスを他のピンユニットと同期してあるいは非同期でテストすることを特徴とする、複数の仮想テスタをサポートする半導体テストシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＩＣやＬＳＩ等の半導体部品をテストするための自動テスト装置（ＡＴＥ)に関し、特に複数の仮想的（バーチャル）なロジックテスタとして、それぞれ他と独立にかつ非同期に動作することができ、さらに従来の単一ロジックテスタとしても動作する自動テストシステムに関する。
【０００２】
【従来の技術】
ＩＣやＬＳＩなどの半導体部品を、自動テスト（ＡＴＥ)システムやＩＣテスタのような半導体テストシステムを用いてテストするためには、被試験半導体デバイスに対し、あらかじめ定められたテストタイミングで、対象とするピンにテスト信号（パターン）を印加する。半導体テストシステムは、そのテスト信号に基づいて被試験デバイスから発生された応答信号を受け取る。この応答信号は、所定のタイミングのストローブ信号によってサンプルされ、期待値と比較されて、被試験デバイスが意図した機能をしているかが検証される。
【０００３】
第１図は、従来の半導体テストシステムの構成例を示した概略ブロック図である。第１図の半導体テストシステムにおいて、テストプロセッサ１１は、テスト信号をパターン発生器１２に与える。パターン発生器１２は、波形整形器１４に供給するテストパターンデータとパターン比較器１７に供給する期待値パターンを発生する。タイミング発生器１３は、テストシステムの全体的な動作を同期させるためのタイミング信号を発生する。第１図の例において、タイミング信号は、例えばパターン発生器１２、パターン比較器１７、波形整形器１４、そしてアナログ比較器１６等に供給されている。
【０００４】
更に、タイミング発生器１３は、波形整形器１４にテストサイクルパルス（テスターレート）とタイミングデータを供給する。パターン発生器１２により発生されるパターンデータ（テストベクター）は、「０」と「１」、即ちテスト信号波形の立ち上がりと立ち下がりのエッジを表すデータである。タイミングデータ（タイミングセットデータ）は、テストサイクルを基準にしたテスト信号波形の立ち上がり、立ち下がりエッジのタイミング（ディレイタイム）を表すデータである。一般的に、タイミングデータは、ＲＺ（リターンゼロ）、ＮＲＺ（ノンリターンゼロ）や、ＥＯＲ（イクスクルシブＯＲ）波形のような信号波形情報も含んでいる。
【０００５】
波形整形器１４は、パターン発生器１２からのパターンデータと、タイミング発生器１３からのテストサイクルパルスとタイミングデータを基にして、規定された波形とタイミングを有するテスト信号を形成する。波形整形器１４は、そのようにして形成したテスト信号を、ドライバ１５を介して被試験デバイス（ＤＵＴ）１９に供給する。また図示しないが波形整形器１４は、ドライバ１５に供給するテスト信号を形成するためのセットリセット・フリップフロップを有している。ドライバ１５は、テスト信号の振幅、インピーダンス、およびテスト信号のスルーレートを制御して、そのテスト信号をＤＵＴ１９に供給する。
【０００６】
ＤＵＴ１９からの応答信号は、アナログ比較器１６により、あらかじめ定められたストローブタイミングで、基準電圧値と比較される。その結果形成されたロジック信号は、パターン比較器１７に供給され、そこでパターン発生器１２からの期待値パターンと比較される。パターン比較器１７は、２つのパターンが一致するか否かをチェックし、それによりＤＵＴ１９のパス・フェイルを決定する。不良が発見されたときには、その不良情報はフェイルメモリ１８に供給され、パターン発生器１２からのＤＵＴ１９のフェイルアドレス情報と共に記憶され、後の不良解析を実行するために用いられる。
【０００７】
従来の技術では、このような半導体テストシステムは、パーピン・アーキテクチャ（パーピン・テスタ）あるいは、シェアード・リソース・アーキテクチャ（ピンクラスター・テスタ）により構成されている。ここでパーピン・テスタとは、各種の信号のようなテストパラメータを発生するために必要な全てのハ−ドウェア・リソース（資源）が、テストシステムのそれぞれのテストチャンネル（テストピン）毎に個別に備えられている半導体テストシステムである。したがって、パーピンテスタでは、被試験デバイス（ＤＵＴ）に与える様々なテストパラメータは、ＤＵＴのそれぞれのピンに独立して個別に設定することができる。
【０００８】
ピンクラスター・テスタは、タイミング発生器や基準電圧発生源のようなテスタリソースが、あらかじめ決められた数テストチャンネル（テストピン）あるいは全てのテストチャンネル間で共通に使われるように構成した半導体テストシステムである。第１図に示したようなシェアード・リソース（ピンクラスター）構成を持つＩＣテスタは、経済的であるが、柔軟性に欠け、最近の複雑で高速なＩＣ部品をテストするには不十分とされる。
【０００９】
ＤＵＴのそれぞれの端子ピンにおいてテストパラメータを共用するシェアード・リソース・テスタに比べ、パーピン・テスタは、ＤＵＴのそれぞれの端子ピンに対し、他の端子ピンと別個独立にテストパラメータを形成することができるので、複雑なテストパターンとタイミングを自由に形成でき、このため、最近の高速で複雑なＬＳＩをテストするのに適している。典型的なパーピン構造のＩＣテスタでは、第１図に示すようなタイミング発生器１３や波形整形器１４が、それぞれのテストピン、つまりＤＵＴのそれぞれの端子ピン毎に個別に設けられている。
【００１０】
半導体テスト業界では、テストの効率を高めるため、複数の半導体デバイスを同時に並行にテストしたいとの要請がある。またそのように複数の半導体デバイスを同時にテストすることができる半導体テストシステムが存在する。そのように複数の半導体デバイスを同時にテストするための基本的な構成を第２図（Ａ）と第２図（Ｂ）に示す。第２図（Ａ）では、自動テスト装置（ＡＴＥ）１０に接続した２台のテストヘッドＴＨ１とＴＨ２を有しており、これにより２個被試験デバイスＤＵＴ１とＤＵＴ２を同時にテストする。第２図（Ｂ）では、ＡＴＥ１０に接続した１のテストヘッドＴＨに２個の被試験デバイスＤＵＴ１とＤＵＴ２を搭載してテストする。
【００１１】
従来のパーピンやピンクラスターの構成を用いたテストシステムでは、テストピンは単一のグループとして取り扱われ、各テストピンに対するテストの開始とテストの実行は、テストが終了するまで同一に行われている。つまり、このような従来のテストシステムは、複数デバイスのテストを行うに当たって、単一のパターンメモリから複製された同一のテストパターンを用いて実行する。従って、上記のような実行方法では、各被試験デバイスが共通のテストパターンを実行してテストされ、一の被試験デバイスにエラーが発生した場合でも、各被試験デバイスについてのテストパターンは、全部の試験の終了まで実行しなければならないという制限がある。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、単一の半導体テストシステム内に複数のロジックテスタを有し、その各ロジックテスタが他のロジックテスタから独立してかつ非同期にテストを行うことのできる半導体テストシステムを提供することにある。
【００１３】
更に、本発明の目的は、被試験半導体デバイスの必要に応じて、それぞれのロジックテスターのテストピンを自由に再構成できる複数ロジックテスタとして機能することができる半導体テストシステムを提供することにある。
【００１４】
更に、本発明の他の目的は、複数の被試験半導体デバイスのテストを同時に、同期的にあるいは非同期的に実行することのできる半導体テストシステムを提供することにある。
【００１５】
更に、本発明の他の目的は、複数の半導体デバイスの同時並列テストを実行するソフトウェアプログラムを単純化でき、かつ複数の異なるテストプログラムを同時に実行することができる半導体テストシステムを供給することにある。
【００１６】
更に、本発明の他の目的は、単一の半導体テストシステム内に仮想的（バーチャル）な複数のロジックテスタを有して構成し、低コストで高い柔軟性と高いテスト効率を実現した半導体テストシステムを提供することにある。
【００１７】
【課題を解決するための手段】
本発明の半導体テストシステムは、半導体テストシステムの全体的なテストの実行をテストプログラムを用いて制御するホストコンピュータと、それぞれ対応する被試験半導体デバイス（ＤＵＴ）にテストパターンを印加してその半導体デバイスの応答信号を評価する複数のピンユニットと、そのホストコンピュータと複数のピンユニット間に設けられその間で信号、アドレス、コントロール信号やクロックを伝送するためのピンユニットバスと、被試験デバイスの入力ピン・出力ピンに対応するように、単一アドレスまたはグループ選択アドレスがホストコンピュータによってピンユニットバスに送られたときに、ピンユニットの割り当てを構成する手段とにより構成されている。
【００１８】
本発明の複数のロジックテスタを搭載したテストシステムでは、テストピンのグループ構成は、個別の被試験半導体デバイス（ＤＵＴ）あるいはシステムオンチップ（ＳｏＣ）内のサブシステムに応じて、ダイナミックに割り当てられる。これらのテストピン・グループは、テスターハードウェアによって別々にアドレスされ、独立のテストシステムとして取り扱われる。テストピン・グループの割り当てや選択は、ピンユニットバスにおけるホストコンピュータからのグループ選択アドレス（ＧＳＡ）を実行可能にするハードウェアメカニズムによって実現される。このような仮想（バーチャル）ロジックテスタにおいて、各被試験デバイスのテストは、同時にあるいは別々に開始され、個別に終了することが可能である。従って、本発明は複数の異なる被試験半導体デバイスを一のテストシステムによって同時に行うことができる。本発明のコンセプトは、パーピン・テスタ、またはピンクラスター・テスタのいずれにも適用できる。
【００１９】
【発明の実施の形態】
本発明による複数のバーチャル・ロジックテスタを搭載した半導体テストシステムの基本的な構成を第３図に示す。本発明における複数のバーチャル（仮想）テスタは、テストグループを制御する特別なハードウェアを有することにより、複数の同一または異なるテストプログラムを同時に並列に実行することのできる単一のＡＴＥ(自動テストシステム）システムである。第３図の例において、本発明のテストシステムは、ホスト制御システム３１（「ホストコンピュータ」または「メインコンピュータ」）、ピンユニット・ホスト・コントローラ・インタフェース３２、ピンユニットバス３３、複数のピンユニット３５1−３５N、及びＤＵＴ搭載基板３７を有している。
【００２０】
ホストコンピュータ３１の主な仕事は、ユーザーテストプログラムを実行すること、およびテストプログラムを、ピンユニットを構成（割り当て）して実行するために、テスターバスデータに変換すること、テスト結果を取り出すことである。ホストコンピュータは１個のコンピュータ、あるいはネットワーク上で相互に接続された複数のコンピュータであり、それぞれがテストシステムを制御するためのソフトウエアをサポートしている。例えば、１のワークステーションまたはパーソナルコンピュータのような１のコンピュータが、ユーザインタフェースを制御し、かつそれが、テストシステムのハードウェアにおけるリアルタイム機能を制御する他のコンピュータと接続されているような構成とすることができる。
【００２１】
ピンユニット・ホスト・コントローラ・インタフェース３２は、ホストコンピュータ３１をピンユニットバス３３にインタフェースする。 ピンユニット・ホスト・コントローラ・インタフェース３２は、次の２つの形態のうちの１つを取る。すなわちこのインタフェースは、（１）シリアルまたはパラレルの通信プロトコールをサポートする、フレキシブルケーブルに接続されたホストカードとターゲットバスカード、または（２）一のシステム・バックプレーンにおける２つの個別のバスを接続するインタフェースカードであることが可能である。
【００２２】
ピンユニット・ホスト・コントローラ・インタフェース３２は、ホストコンピュータ３１が、ピンユニット３５1−３５Nに個別にあるいはプログラム可能なグループとして、ピン構成および制御データをデータ書き込むことを可能にする。プログラム可能なグループは、ホストコンピュータ３１が、ピンユニット３５のグループ選択アドレスレジスタに、データ選択アドレス（ＧＳＡ）を書き込むことを可能とするハードウエア機構として定義される。特定のグループ選択アドレスが、グループ・クオリファイアとデスティネーション
（目的）・レジスタ・アドレスと共に、アドレスバス上に送られたとき、そのＧＳＡグループデータに対応する全てのピンユニット３５1−３５Nのレジスタに、バスデータが書き込まれる。このような機能は、後により詳細に説明するように、第４図に示されたピンユニット・データライト・デコーダ５３により実行される。
【００２３】
ピンユニット３５は、割り当てられたテストピンに用いるテストパターンを発生し、被試験デバイス（ＤＵＴ）ピンからの応答信号を評価するためのものである。ピンユニット３５は、対応するＤＵＴピンにテストパターンを供給し、その応答を評価するように構成された各テスタ・ピンユニット・ボードを多数集めたグループの中から、バーチャル（仮想）テストユニットとして割り当てて構成される。本発明では、そのようなピンユニットの割り当て決定は、ホストコンピュータシステム３１の制御によって、自由にかつダイナミックに設定され且つ再構成される。
【００２４】
各ピンユニット３５によって実行される高レベルな機能例には（１）テストの終了を読みとる、（２）テストパターンをロードする、（３）テストパターンを開始する、（４）フェイルアドレスを読みとる、および（５）ピンユニットの構成を設定する等が含まれる。これらの機能は、基本的に現存する自動テストシステムで用いられている機能と同じである。これらの機能はバーチャルテスタをあらわす、サブセクションあるいはグループとしてのピンにも適用できる。ピンユニット３５は、実行プロセスを簡略にするためあるいは高速プロセスを実現するために、これらの機能の１部を扱うマイクロプロセッサを別に搭載してもよい。
【００２５】
本発明のバーチャル・テスタは、サイクルベースのテストシステムにもイベントベースのテストシステムにも適用することができる。普通のサイクル型テストシステムでは、テストパターンは、テストレートの記述、ディレイタイミング（遅延時間）の記述、テスト信号波形の記述、テストベクタの記述を含むテストデータに基づいて発生される。イベント型テストシステムは、新たなコンセプトによるテスタの構成であり、テストパターンは、信号値の変化点とそのタイミング情報によって形成される。イベント型テストシステムの詳細については、本発明の出願人と同一の譲受人による米国特許出願番号０９／４０６３００に開示されている。
【００２６】
上記したように、ホストコンピュータ３１は、ピンユニット３５1−３５Nに対するユーザーインタフェースとして機能する。したがってホストコンピュータ３１は、ユーザーにより、テストの開始と終了を指示し、テストプログラムや他のテスト条件をロードし、あるいはテスト結果の分析を実行することを可能にする。ホストコンピュータ３１は、ピンユニットバス３３を介して、ピンユニット３５1−３５Nとインタフェースしている。簡単に前述したように、ホストコンピュータ３１は、グループ選択アドレスをピンユニット・ライト・デコーダ５３に送信することによって、ピンユニットの構成と割り当てを決定する。
【００２７】
第４図は、ピンユニット・ライト・デコーダ５３の回路例を示している。ピンユニット・ライト・デコーダ５３は、ホストコンピュータ３１が、一のピンユニットまたはグループとして構成された複数のピンユニットのレジスタに、データの書き込みを可能にする。本発明では、バーチャル・テスタの制御動作は、グループレジスタ書き込み機能を有することにより効率良く実施することが可能である。ピンユニット・ライト・デコーダ５３は、それぞれのピンユニット３５に備えられることが好ましい。ピンユニット・ライト・デコーダ５３の目的は、ホストコンピュータ３１からのグループ選択データとレジスタアドレスデータを検出し、インストラクションとデータを、指定されたピンユニット３５内のレジスタに供給することである。更に第４図は、制御信号、アドレスデータ、クロック等を送信するためのピンユニットバス上の信号ラインを示している。
【００２８】
第４図の例では、ピンユニット・ライト（書き込み）・デコーダ５３は、グループ選択アドレスレジスタ４１、ユニットカード・アドレス・セット４２、比較器（コンパレータ）４３と４４、ＡＮＤゲート４５と４６、ＯＲゲート４７、デコーダ４８、そしてフリップフロップ４９を有している。ピンユニットバス３３の信号とデータの例としては、マスター（システム）クロック、データ、レジスタアドレス、カード・グループアドレス、アドレスエネーブル信号、カード・グループ選択信号、ライト・リード選択信号、そしてピンバス・クロック等が用いられる。本発明は各種の実施方法が可能であり、第４図に示した例は、説明を容易にするための単なる一例にすぎない。
【００２９】
ピンユニット選択（グループ書き込みオペレーション）を直接的に行うために、ピンユニットバス３３のアドレスライン上には、ホストコンピュータ３１からのピンユニット・アドレス（カード・グループ・アドレス）とピンユニット・ターゲット・内部レジスタアドレスを有している。またデータライン上には、ターゲットレジスタに書き込む、あるいはターゲットレジスタから読み出したデータを有している。ここで、ターゲットレジスタとは、各ピンユニット内部に設けられた、データ転送のためのレジスタ（図示せず）である。リード・ライト信号、カード・グループ選択信号とアドレスエネーブル信号は、ホストコンピュータ３１により駆動されて、ピンユニット３５に対し、命令された処理を実行するように指示する。
【００３０】
より具体的には、第４図のブロック図と第５図のタイミングチャートにおいて、ホストコンピュータ３１は、データＤｉ（第５図（Ｅ））をデータラインに設定し、かつカード・グループ・アドレスＧＡｉ（第５図（Ｇ））とピンユニット・ターゲット・内部レジスタアドレスＲＡｉ（第５図（Ｆ））をアドレスラインに設定する。データＤｉは、選択されたピンユニット３５内のターゲットレジスタに送られる。カード・グループ・アドレスＧＡｉは、ターゲット・グループの識別番号を示している。
【００３１】
レジスタ４１に示すグループ・アイデンティファイヤー（グループ識別符号）が、ピンユニットバス上のカード・グループ・アドレスと一致したとき、比較器４３は一致信号を発生する。一方、ユニットカード・アドレスセット４２が、カード・グループ・アドレスと一致した場合には、比較器４４が一致信号を発生する。ユニットカード・アドレスセット４２のアドレスは、スイッチか、特別な自動形成プロセスを用いて、ピンユニットを識別する。比較器４３と比較器４４からの一致信号は、ＡＮＤゲート４５と４６により互いに排他的に取り扱われる。ＯＲゲート４７は、デコーダ４８へエネーブル信号を供給し、これにより、デコードされたレジスタアドレスをターゲットレジスタに送信する。
【００３２】
ＡＮＤゲート４５と４６の双方にも制御信号、すなわち、アドレスエネーブル信号（第５図（Ｃ））、カード・グループ選択信号（第５図（Ｈ））、そしてライト・リード選択信号、が供給される。グループライトの動作において、ライト・リード信号は、ライトオペレーション（書き込み動作）を示すため、１（ハイ）に設定され（第５図（Ｄ））、カード・グループ選択信号は、グループ書き込み動作を示すため、０（ロウ）に設定される。ホストコンピュータ３１は、アドレスエネーブル信号をピンバスクロックのタイミング（第５図（Ｂ））で、０（ロウ）から１（ハイ）、１（ハイ）から０（ロウ）に設定する（第５図（Ｃ））。従って、このシーケンスの終了後、全てのピンユニット内部レジスタは、レジスタアドレスＲＡｉによってアドレスされ、ピンユニットがカード・グループアドレスＧＡｉ値と一致したレジスタを有する場合、そのレジスタにデータＤｉが格納される。
【００３３】
グループデータ書き込みの重要な機能の一つは、バーチャル・テスタグループ（複数の仮想テスタ）に、同期した「テスト開始」信号を送信できることにある。したがって、バーチャル・テスタグループ内のピンユニット３５は、全て同一のマスタークロックのタイミングでテストを開始する。一般的に、自動テストシステムでは、そのシステムのマスタークロックが、全てのシステムタイミングを形成している。第５図（Ｉ）のタイミング図と第４図の回路図に示されるように、ターゲットレジスタが、デコーダ４８の出力信号によって選定されると、エネーブル信号がフリップフロップ４９に供給され、それによりテスト開始信号が、次のピンバスクロック（マスタークロック）のタイミングで発生される。
【００３４】
本発明テストシステムにおける更に別の機能は、テスト終了信号が独立して発生できることである。ピンユニット３５からのテスト終了信号は、ピンユニットバスを伝送し、その対応するピンユニット３５が実施しているテストを終了させるが、それは他のピンユニット３５が実施しているテストには影響を与えない。ホストコンピュータ３１は、テスト終了信号を検出すると、そのテスト終了信号を発生したピンユニット３５において、次の新たなテストを実施するよう指示することも可能である。第６図は、そのようなテスト終了信号の検出を行うための回路例を示している。
【００３５】
テストの終了は、使用しているテストパターンの終了か、被試験デバイス（ＤＵＴ）から予期しなかった応答（不良）が検出された場合に起こる。一般にテスト終了信号は、ホストコンピュータ３１によってモニターされている。テスト終了信号を検出すると、ホストコンピュータ３１は、テスターハードウェアからのテスト結果情報を取り出してそれを処理する。
【００３６】
複数のバーチャル・テスタが同時にテストを実行する本発明では、複数のテスト終了信号を、ホストコンピュータ３１によって検出することができる必要がある。第６図の例では、ピンユニットバス３３は、複数のテスト終了信号を有しており、その信号がダイナミックにバーチャル・テスタ・グループに割り当てられている。バーチャル・テスタ・グループ内において、各ピンユニットは、ピンユニットバス上の割り当てられたテスト終了信号ラインに、「テスト終了」を伝達できることが必要である。
【００３７】
これは、標準的なワイヤードオアの構成をピンユニット３５の各出力に用いることにより達成できる。従って、第６図の例では、ピンユニット３５1−３５Nのそれぞれが、マルチプレクサ５２、選択レジスタ５４およびオープンコレクタ・ドライバＤｒを有している。例えば、テスト終了信号は、マルチプレクサ５２に供給され、ここで選択レジスタ５４によって選択されて、いずれかのオープンコレクタドライバＤｒに与えられる。従って、テスト終了信号は、対応するドライバＤｒを介してピンユニットバス３３に送信され、さらにホストコンピュータに３１伝送される。
【００３８】
複数のＤＵＴについてロジックテストを実行する本発明のバーチャルテスタ技術は、それぞれのバーチャルテスタを互いに同期してあるいは非同期で実行することが可能である。各バーチャルテスタは、他のバーチャルテスタとは別に実行するためのテストパターンを有している。このような複数のバーチャルテスタにより、テストパターンを複数の被試験デバイスに印加する場合、従来の標準的な自動テストシステムよりも、本発明のバーチャルテスタが、テストパターンを格納するためのディスク容量がＮ分の１少なくてすむという長所がある。このメモリ容量の縮小について、第７図（Ａ）および第７図（Ｂ）を参照して次に説明する。
【００３９】
従来の標準的な自動テストシステムでは、複数のデバイスを同時にテストするために、第７図（Ａ）に示すように、一のサブパターン６３Ａを単一のパターンファイル６１Ａに複数回繰り返してかけ算する。ここでサブパターン６３Ａは、一の被試験デバイスをテストするのに必要なテストパターンである。従って、パターンファイルの全体的なサイズは、サブパターン（ＳＰ)のサイズ掛けるパターンのくり返し回数（ＰＲ)、つまりＳＰ・ＰＲとなる。第７図（Ｂ）に示すような、本発明のバーチャルテスタでは、サブパターンファイル６３Ｂ、つまり一のデバイスをテストするのに必要なパターンが再使用され、バーチャルテスタのそれぞれに供給される。従って、パターンファイル６１Ｂの全体的なサイズは、サブパターンファイル６３Ｂと同一となる。したがって、必要なメモリ容量が縮小される。
【００４０】
従来のテストシステムにおいて、複数（パラレル）のデバイスのロジックテストを行う場合のテストパターンは、ターゲットであるデバイスに横方向に繰り返されるテストパターンである。このテストパターンにおいては、全てのデバイスについて同時に同期してテストパターンを実行しなければならないという制限がある。同期実行のみが可能という制限のもとでは、他の被試験デバイスがテスト中の間は、すでに問題が発見された被試験デバイスについて、次のテストに進むことができない。しかし、本発明のバーチャルテスタにおいては、対応するピンユニットにおけるテスト終了信号を検出することにより、被試験デバイスは新たなデバイスに交換され、他のピンユニットとは別に新たなテストが開始される。
【００４１】
このような非同期の複数並列テストでは、全体的なテスト時間を短縮することができる。すなわち非同期複数並列テストでは、被試験デバイスのそれぞれについて、最高速でテスト動作を実行することができ、テストパターンを他の被試験デバイスのテストパターンと同期させる必要がない。従来の同期並列テストでは、再同期をとるためのスケジュールが必要となり、この結果テスト時間が長くなる。
【００４２】
第８図および第９図は、複数被試験デバイスを、本発明の複数のバーチャルロジックテスタを用いて行う場合の動作フロー図である。従来のロジックテストシステムでは、単純なアルゴリズムによっては同時並列テストを実施することはできない。それぞれのテストプログラムは、試験対象デバイスとテストパターンとによって固有に作成されている。複数並列テストをサポートする本発明の半導体テストシステムでは、単純なアルゴリズムを用いて、第２図のようなバッチ搭載ハンドラにおける複数のデバイスの同時テストを実行できる。そのようなアルゴリズムの例が、第８図のフロー図に示されている。
【００４３】
第８図において、最初のステップＳ１１では、テストプランがテストシステムにロードされる。このテストプランは、同時にテストされる「ＮＤＵＴ」（被試験デバイスＮ個）を示している。ステップＳ１２では、テストシステムは、ピン割り当てを構成し、そのピン位置の割り当てをハードウェアとしてのＮ個のバーチャルテスタとして形成する。次にプロセスはステップＳ１３に移行し、Ｎ個のテストプログラムを形成して、それぞれをバーチャルテスタに分配する。ステップＳ１４において動作プロセスは、テストハンドラにＮ個の被試験デバイス（ＤＵＴ）をロードするように命令する。ステップＳ１５において、同期してあるいは非同期で、全てのテストプログラムを開始する。このステップでは、割り当てられたピンユニットが、テストパターンを被試験デバイス（ＤＵＴ）に供給し、その被試験デバイスからの応答出力を評価する。
【００４４】
ステップＳ１６では、この動作プロセスは、全てのテストプログラムのタスクが終了するのを待つ。テストハンドラ上の被試験デバイスについての全てのテストプログラムのタスクが終了したとき、テストシステムは、全てのテスト結果をテストハンドラに送出する。テストハンドラは、その結果に基づいて、ステップＳ１７において、デバイスを分類する。ステップＳ１８において、この動作プロセスは、テストハンドラに対して、試験したデバイスをテストヘッドから取りはずすように命令する。ステップＳ１９では、テストした半導体デバイスが最後のデバイスであるかを決定する。もしテストしたデバイスが最後のデバイスであったときは、プロセスはステップＳ２０に移行して終了する。もしそれが最後のデバイスではない場合には、動作プロセスはステップＳ１４に戻り、ステップＳ１４−Ｓ１９の行程を、全ての半導体デバイスがテストされるまで繰り返す。
【００４５】
複数並列テストをサポートする本発明の半導体テストシステムでは、第２図（Ａ）に示すような、複数の単一ハンドラにより複数のデバイスの同時テストを実行するには、単純なアルゴリズムを用いて実行できる。そのようなアルゴリズムの例を第９図のフロー図に示す。
【００４６】
第９図の動作プロセスにおいて、ステップＳ２１では、テストプランがテストシステムにロードされる。テストプランは「Ｎ個のＤＵＴ」として、Ｎ個のデバイスを同時にテストすることを指示する。テストプランはさらに、テストハンドラがＤＵＴを配備するよう指示する。ステップＳ２２では、動作プロセスは、ピン割り当てを構成し、そのピン位置の割り当てをハードウェアとしてのＮ個のバーチャルテスタとして形成する。次にプロセスはステップＳ２３に移行し、Ｎ個のテストプログラムを形成して、それぞれをバーチャルテスタとテストハンドラに分配する。ステップＳ２４において動作プロセスは、テストハンドラにＮ個のＤＵＴをロードするように命令する。ステップＳ２５において、全てのテストプログラムが、同期してあるいは非同期で開始される。このステップでは、割り当てられたピンユニットは、被試験デバイスにテストパターンを並列に印加して、被試験デバイスからの応答出力を評価する。
【００４７】
ステップＳ２６では、この動作プロセスは、全てのテストプログラムのタスクが終了するのを待つ。テストハンドラ上の被試験デバイスについて、全てのテストプログラムのタスクが終了したとき、テストシステムは、全てのテスト結果をテストハンドラに送出し、テストハンドラは、その結果に基づいて、ステップＳ２７において、デバイスを分類する。ステップＳ２８において、プロセスはテストハンドラに対して、試験したデバイスをテストヘッドから取りはずすように命令する。ステップＳ２９では、テストした半導体デバイスが最後のデバイスであるかを決定する。もしテストしたデバイスが最後のデバイスであったときは、プロセスはステップＳ３０に移行して終了する。もしそれが最後のデバイスではない場合には、プロセスはステップＳ２４に戻り、ステップＳ２４−Ｓ２９の行程を、全ての半導体デバイスがテストされるまで繰り返す。
【００４８】
ＳｏＣ（システムオンチップ）内のサブシステムを同時にテストする場合も、個別のディスクリートなデバイスの同時テストと類似の方法により行う。すなわちテスト信号セットを、ＳｏＣデバイス内の複数のコア（サブシステム）に並列に供給する。同期あるいは非同期のいずれの並列テストも可能な本発明のバーチャルテスタにより、ＳｏＣデバイスのテストを容易に実施することができる。従来のテストシステムでは、同期したテスト信号を同時にデバイスに供給できるが、非同期のテスト信号を同時にデバイスに供給することはできない。非同期並列テストの主な長所は、（１）内部のサブシステムの動作上の問題には、非同期のテストでなければ検出できないものがあること、（２）各テストタスクが最高速で実行でき、かつ一般にテスト中のサブシステムとの再同期をとる必要がないので、全体としてのデバイステストの時間が短縮されることである。
【００４９】
本発明のバーチャルテスタにより、システムオンチップＳｏＣ内の複数のサブシステムを、非同期で同時にテストするには、第１０図に示すような簡単なアルゴリズムを用いて実行できる。第１０図に示す動作プロセスの開始にあたり、ステップＳ３１において、テストプランがテストシステムにロードされる。テストプランは、Ｎ個のＳｏＣ内サブシステムを、Ｎ個のテストプログラムにより並列にテストするように指示している。ステップＳ３２において、テストシステムは、ピン割り当ての構成を行い、その割り当てをＮ個バーチャルテスタとして実現し、これによりＳｏＣのサブシステムが、該当するバーチャルテスタのテストピンに割り当てられる。動作プロセスは、次にステップＳ３３に移行し、Ｎ個のテストプログラムを用意し、そのテストプログラムを対応するバーチャルテスタに割り当てる。ステップＳ３４では、プロセスは、テストハンドラに対し、ＳｏＣデバイスをロードするように命令する。ステップＳ３５では、全てのテストプログラムのタスクが開始される。このステップでは、割り当てられたバーチャルテスタが、テストパターンをＳｏＣデバイスに同時並列に供給し、その応答出力を検証する。
【００５０】
ステップＳ３６において、テストシステムは、全てのテストプログラムが終了するのを持つ。テストハンドラ上のＳｏＣ内のサブシステムについて、全てのテストプログラムのタスクが終了すると、プロセスはステップＳ３７に移行する。ここでテストシステムは、全てのテスト結果をテストハンドラに出力し、そこでＳｏＣをテスト結果に基づいて分類する。ステップＳ３８において、テストシステムは、テストハンドラに対し、ＳｏＣをテストヘッドから取り外すように命令する。ステップＳ３９では、テストされたＳｏＣが最後のＤＵＴかを決定する。もし、テストされたＳｏＣが最後の被試験デバイスであった場合、この動作プロセスはステップＳ４０で終了する。もし最後のＤＵＴでなかった場合には、動作プロセスは、ステップＳ３４に戻り、全ての半導体部品がテストされるまで、上記のステップＳ３４−Ｓ３９を繰り返す。
【００５１】
バーチャルテスタを用いたこのＳｏＣのテスト手法の長所は、テストされているサブシステムについてのテストプログラムやテストパターンが、他のそれから容易に区別できることである。すなわち、テストの設定条件やパターンが互いに連結して混在しているのではなく、サブシステム毎に区別できることである。このために、テストエンジニアは、ＳｏＣサブシステムのテストプログラムやテストパターンの開発とそのデバッグを容易に行うことができる。さらに、このようにテスト条件を他のサブシステムから区別できるので、ＳｏＣ内のサブシステムの特性評価を容易に実行できる。
【００５２】
第１１図は、本発明のバーチャルテスタにより、３個の被試験デバイス（ＤＵＴ）を同時にテストする際のソフトウェアとハードウェアの例を示す概念ブロック図である。この例では、ソフトウェア・プログラムタスク８２（バーチャル・テストタスクＶＴ１）、８３（バーチャル・テストタスクＶＴ２）、および８４（バーチャルテストタスクＶＴ３）が、メインテストプログラム８１である「テストプラン」によって用意される。この例では、テストプログラムによりテスタサービスカーネル８６から送出されるテストパターンＤＴＰは、１のみであると想定している。さらに、被試験デバイスＤＵＴ１−ＤＵＴ３は，それぞれ２個のピンＤＰＩとＤＰＯしか有していないと想定している。テストパターンＤＴＰは、各個別のテストピンＤＰＩとＤＰＯに印加するテストサブパターンを含んでおり、これらサブパターンが、テスタ・ユニットバス・ドライバ８７とテスタ・ユニットバス・ハードウェア・インタフェース８８を介して、ピンユニット３５1ー３５N（ピンユニット１ー６）に供給される。
【００５３】
さらに第１２図を参照して、第１１図の構成おけるテストプランは次のように実行される。ステップＳ５１では、テストプランがテストシステムにロードされる。そしてプロセスはステップＳ５２に移行し、テストタスクＶＴ１を、ピンユニット・ハンドルＲＰＤＩとＲＰＤＯを操作して、テスターサービスカーネル８６からピンユニット１と２に転送する。これらのハンドルＲＰＤＩとＲＰＤＯは、テストタスクＶＴ１により、被試験デバイスＤＵＴ１のピンＤＰＩとピンＤＰＯの参照符号として使用される。ステップＳ５３において、テストサブパターンＤＴＰは、被試験デバイスＤＵＴ１のピンＤＰＩに対応するピンユニットにロードされる。
【００５４】
そして、プロセスはステップ５４に移行し、ピンユニット符号ＲＰＤＩ（ピンユニット１）とピンユニットＲＰＤＯ（ピンユニット２）が、バーチャル・グループ参照符号ＲＶＴＧＲＯＵＰに割付られる。バーチャル・グループを形成するために、システムは、グループ選択アドレスを形成する。最も単純な場合には、このグループ選択アドレスは、「１」から開始してプラス１づつ増加する整数値である。このグループ番号が、そのグループとして意図するピンユニットのグループ選択アドレス（ＧＳＡ）レジスタに書き込まれる。
【００５５】
ステップＳ５６において、テストタスクＶＴ１と参照符号ＲＰＤＩとＲＰＤＯおよびバーチャルグループ参照符号ＲＶＴＧＲＯＵＰをテストピンに分配する。そして、全てのバーチャル・テストタスクが割り当てられたかをステップＳ５７で決定する。もし全てのテストタスクの割り当てが完了している場合には、プロセスはステップＳ５９で終了し、もしそうでない場合は、プロセスは、ステップＳ５８に戻り、上記のステップＳ５２−Ｓ５７を繰り返して、テストタスクＶＴ２−ＶＴ３を被試験デバイスＤＵＴ２−ＤＵＴ３と対応するピンユニット３ー６に割り当てる。
【００５６】
第１２図のプロセスによりテストプランの設定が完了した後は、第１３図のフローチャートに示すような並列テストのプロセスを実行する。第１３図の例において、このプロセスはステップＳ６１により開始し、ピンユニットＲＰＤＩとＲＰＤＯについての各テストパラメータをステップＳ６２においてセットする。バーチャル・テストグループＲＶＴＧＲＯＵＰについてのテストは、ステップＳ６３により開始される。バーチャルテストグループの全てのピンユニットを同時に開始するために、グループ選択アドレスが割り当てられる。
【００５７】
ステップＳ６４において、この動作プロセスは、バーチャル・テストグループＲＶＴＧＲＯＵＰのタスクが終了するのを待つ。被試験デバイスＤＵＴ１−ＤＵＴ３に対するバーチャル・テストグループのタスクが終了すると、テストシステムは、ステップＳ６５において、バーチャル・テストグループのパス・フェイル情報を受け取る。次にプロセスはステップＳ６６に移行し、テストシステムからバーチャル・テストグループＲＶＴＧＲＯＵＰの全てのテスト結果を出力する。ステップＳ６７においてプロセスは、テストハンドラに対し、ＤＵＴ１−ＤＵＴ３をテストヘッドから取り外すように命令する。ステップＳ６８では、テストされたＤＵＴが最後の被試験デバイスかを決定する。もし最後のデバイスであった場合は、プロセスはステップＳ７０で終了する。もしそうでなかった場合は、新しい被試験デバイスＤＵＴがロードされ、プロセスは、ステップＳ６２に戻り、全ての被試験デバイスについてテストが完了するまで、上記のステップＳ６２−ステップＳ６８の行程を繰り返す。
【００５８】
上記のように、複数のバーチャルテスタを搭載した本発明のテストシステムでは、個々のＤＵＴやＳｏＣの個々のサブシステムに対して、グループテストピンがダイナミックに割り当てられる。これらのグループは、テスターハードウェアによって個別にアドレスされ、独立したテストシステムとして取り扱われる。グループ割り当てと選択は、ホストコンピュータから、グループ選択アドレス（ＧＳＡ）をピンユニットバスに書き込むことにより実施できるハードウェアメカニズムを備えている。これら複数のバーチャルテスタで実行するテストは、同時あるいは個別に開始でき、個別に終了できる。従って、本発明は、複数の異なるＩＣデバイスを、単一のテストシステムにおいて、同時にテストすることを可能にする。本発明の思想はパーピン構造のテスタにもピンクラスター構造のテスタにも適用できる。
【００５９】
以上、好ましい実施例しか説明していないが、上述した本発明の開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【００６０】
【発明の効果】
以上に説明した本発明の半導体テストシステムは、次のような効果を達成することができる。
（１）ＳｏＣデバイスのサブシステムに対し、同期した並列テストあるいは非同期の並列テストを実行できる。
（２）複数のピンユニットのプログラミングを同時に実行することによりテスタを高速にできる。
（３）テスタ構成の柔軟性。
（４）複数デバイステストでのハードウェア制御の簡単化。
（５）複数デバイステストでのプログラミングの簡単化。
【図面の簡単な説明】
【図１】テスト信号とテストストローブを、サイクルベースで記述したテストデータを用いて発生する、従来技術における半導体テストシステムの構成例を示した概念的ブロック図である。
【図２】（Ａ）および（Ｂ）は、複数の被試験半導体デバイス（ＤＵＴ)を半導体テストシステムにより、同時にテストするための基本構成例を示した概念図である。
【図３】複数の異なる種類の半導体デバイスを同時に並列にテストするための複数のバーチャル（仮想）ロジックテスタを搭載した、本発明の半導体テストシステムの基本構成例を示した概念的ブロック図である。
【図４】第３図の半導体テストシステムにおいて、各ピンユニットに設けられたピンユニット・書き込みデコーダの構成を示した回路図であり、このデコーダにより、受信したグループアドレス選択データに基づいてピンユニットを割り当てる。
【図５】（Ａ）から（Ｉ）は、ピンユニットを選択しテスト開始信号を発生するための第４図に示すピンユニット・書き込みデコーダの動作例を示したタイミングチャートである。
【図６】本発明の複数のバーチャル（仮想）テスタのそれぞれのピンユニットに対して、テスト終了信号を供給するための実施例を示した回路図である。
【図７】（Ａ）および（Ｂ）は、パターンファイル・レイアウト（パターンファイル配置）とパターン・ローディング・フロー（パターン搭載手順）を、それぞれ従来の半導体テストシステムと、複数のバーチャルテスタを搭載した本発明の半導体テストシステムについて示した概念ブロック図である。
【図８】一のテストヘッドを用いた本発明の半導体テストシステムにおける並列テストの動作を示すフローチャートである。
【図９】複数のテストヘッドを用いた本発明の半導体テストシステムにおける並列テストの動作を示すフローチャートである。
【図１０】本発明のテストシステムにおいて、システムオンチップ（ＳｏＣ）ＩＣ内の複数のサブシステム（機能コア）をテストする場合の、並列テストの動作を示すフローチャートである。
【図１１】本発明の半導体テストシステムの複数のバーチャルロジックテスタにより、３個の被試験半導体デバイスを同時並列にテストする場合のソフトウェア及びハードウェアの構成を示したブロック図である。
【図１２】本発明の半導体テストシステムにおいて、第１０図の並列テストを実行するに先だった、複数のバーチャル・ロジックテスタの割り当てを決定するプロセスを示すフローチャートである。
【図１３】本発明の半導体テストシステムによるバーチャル・ロジックテスタを用いて第１０図の並列テストを実行するためのプロセスを示すフローチャートである。
【符号の説明】
３１          ホスト制御システム（ホストコンピュータ）
３２          ピンユニット・ホスト・コントローラ・インタフェース
３３          ピンユニットバス
３５          ピンユニット
３７          ＤＵＴ搭載基板
【図１】
0004380907.tif 000002
【図２】
0004380907.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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