(57)【特許請求の範囲】
【請求項１】
スロットタイミング同期を確立する第１の同期確立手段と、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２の同期確立手段と、スクランブリングコードの特定を行うコード特定手段と、を備えたセルサーチ制御装置において、
前記第１の同期確立手段は、
規定数のパスのｐ−ＳＣＨを検出するパス検出手段と、
前記検出パスのなかから最大相関パスを取り出す最大相関パス取り出し手段と、
前記最大相関パス前後の所定ｃｈｉｐ数（各基地局があける所定の送信時間間隔）以内のマルチパスを削除するマルチパス削除手段と、
前記最大相関パス取り出し手段からｎ回にわたって取り出したｎ個のパスに対応するｓ−ＳＣＨの検出タイミングを、前記第２の同期確立手段に対して割り当てる割当手段と、
を備えることを特徴とするセルサーチ制御装置。
【請求項２】
スロットタイミング同期を確立する第１の同期確立手段と、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２の同期確立手段と、スクランブリングコードの特定を行うコード特定手段と、を備えたセルサーチ制御装置において、
前記第１の同期確立手段は、
予め設定されたパス検出しきい値以上のレベルを有するパスのｐ−ＳＣＨを検出するパス検出手段と、
検出パス数に応じて前記パス検出しきい値を更新するパス検出しきい値更新手段と、
検出されたパスに対応するｓ−ＳＣＨの検出タイミングを、前記第２の同期確立手段に対して割り当てる割当手段と、
を備えることを特徴とするセルサーチ制御装置。
【請求項３】
スロットタイミング同期を確立する第１のステップと、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２のステップと、スクランブリングコードの特定を行う第３のステップを含むセルサーチ制御方法において、
前記第１のステップは、
規定数のパスのｐ−ＳＣＨを検出するパス検出ステップと、
前記検出パスのなかから最大相関パスを取り出す最大相関パス取り出しステップと、
前記最大相関パス前後の所定ｃｈｉｐ数（各基地局があける所定の送信時間間隔）以内のマルチパスを削除するマルチパス削除ステップと、
前記最大相関パス取り出しステップおよびマルチパス削除ステップを、ｎ個の最大相関パスを取り出すまで、残りの検出パスを用いて繰り返し実行する繰り返しステップと、
前記取り出したｎ個のパスに対応するｓ−ＳＣＨの検出タイミングを、前記第２のステップ以降の処理部に対して割り当てる割当ステップと、
を含むことを特徴とするセルサーチ制御方法。
【請求項４】
スロットタイミング同期を確立する第１のステップと、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２のステップと、スクランブリングコードの特定を行う第３のステップを含むセルサーチ制御方法において、
前記第１のステップは、
予め設定されたパス検出しきい値以上のレベルを有するパスのｐ−ＳＣＨを検出するパス検出ステップと、
検出パス数が検出上限しきい値未満かつ検出下限しきい値より多い場合に、検出されたパスに対応するｓ−ＳＣＨの検出タイミングを、前記第２のステップ以降の処理部に対して割り当てる割当ステップと、
検出パス数が検出過多しきい値（検出上限しきい値＜検出過多しきい値）以上の場合に、パス検出しきい値を所定数だけ上げる第１のパス検出しきい値更新ステップと、
検出パス数が検出上限しきい値以上、検出過多しきい値未満、かつ検出上限しきい値以上となった回数が所定数に達した場合、パス検出しきい値を所定数だけ上げる第２のパス検出しきい値更新ステップと、
検出パス数が検出上限しきい値以上、検出過多しきい値未満となった回数が所定数に達していない場合、現在のパス検出しきい値を保持する第３のパス検出しきい値更新ステップと、
検出パス数が検出過小しきい値（検出下限しきい値＞検出過小しきい値）以下の場合に、パス検出しきい値を所定数だけ下げる第４のパス検出しきい値更新ステップと、
検出パス数が検出下限しきい値以下で検出過小しきい値より多くなった回数が所定数に達した場合、パス検出しきい値を所定数だけ下げる第５のパス検出しきい値更新ステップと、
検出パス数が検出下限しきい値以下で検出過小しきい値より多く、かつ検出下限しきい値以下となった回数が所定数に達していない場合、現在のパス検出しきい値を保持する第６のパス検出しきい値更新ステップと、
を含むことを特徴とするセルサーチ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｗ−ＣＤＭＡ方式に採用されるセルサーチ制御装置に関するものであり、特に、短時間で最も確からしいパスを必要最小限だけ抽出可能なセルサーチ制御装置およびそのセルサーチ制御方法に関するものである。
【０００２】
【従来の技術】
以下、従来のセルサーチ制御方法について説明する。Ｗ−ＣＤＭＡでは、移動局が基地局との同期を確立するために、Ｐｒｉｍａｒｙ−ＳＣＨ（synchronization channel：ｐ−ＳＣＨ）とＳｅｃｏｎｄａｒｙ−ＳＣＨ（ｓ−ＳＣＨ）を受信する。
【０００３】
図８は、ｐ−ＳＣＨおよびｓ−ＳＣＨの送信タイミングを示す図である。ｐ−ＳＣＨはスロット単位に同一のコードであり、移動局では、基地局から送信されるｐ−ＳＣＨをサーチすることで、スロットタイミングを確立する。また、ｓ−ＳＣＨはスロット単位に異なるコードであり、移動局では、基地局から送信されるｓ−ＳＣＨをサーチすることで、すなわち、スロット単位に異なるコードの組み合わせをサーチすることで、フレームタイミングを確立する。
【０００４】
上記タイミング同期の確立は、移動局におけるセルサーチ制御部にて、既知のｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３の手順で行われる。なお、ｓｔｅｐ１では、ｐ−ＳＣＨを検出し、スロット同期を確立する。また、ｓｔｅｐ２では、ｓ−ＳＣＨを検出し、フレーム同期を確立する。さらに、ここでは、後述するスクランブリングコードグループを決定する。また、ｓｔｅｐ３では、スクランブリングコードグループ内のスクランブリングコードを特定する。
【０００５】
図９は、従来のセルサーチ制御装置の構成を示す図である。図９において、１００はセルサーチ制御装置であり、１０１はｐ−ＳＣＨ検出部であり、１０２は選択部であり、１０３は割当部であり、１０４はｓ−ＳＣＨ検出部であり、１０５はコード割当部であり、１０６はスクランブリングコード決定部である。
【０００６】
図１０は、上記ｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３の処理を時系列的に表した図である。セルサーチ制御装置１００では、ｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３を、図示のとおり、パイプライン的に処理する。なお、セルサーチ制御装置１００での処理終了後、移動局では、ｓｔｅｐ３の検出結果が正しいことを検証するために、ｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ：レイクサーチ）処理を行う。以下、図９および図１０を用いて従来のセルサーチ制御装置１００の動作を説明する。
【０００７】
従来のセルサーチ制御装置１００では、ｐ−ＳＣＨ検出部１０１が、ｓｔｅｐ１の処理として、まず、ｐ−ＳＣＨを検出し、当該検出結果を選択部１０２に通知する。つぎに、選択部１０２が、最大６４個のｐ−ＳＣＨのタイミングを選択し、当該選択結果を割当部１０３に通知する。最後に、割当部１０３が、たとえば、６４個のｐ−ＳＣＨに対応するｓ−ＳＣＨを３個単位にｓ−ＳＣＨ検出部１０４に対して割り当てる（図１０参照）。すなわち、６４個のｓ−ＳＣＨの検出タイミングを、２２回分の処理に分けて、ｓ−ＳＣＨ検出部１０４に対して割り当てる。
【０００８】
ｓ−ＳＣＨ検出部１０４では、ｓｔｅｐ２の処理として、割り当てられたタイミングのｓ−ＳＣＨを検出し、当該検出結果をコード割当部１０５に対して通知する。コード割当部１０５では、得られたｓ−ＳＣＨの組み合わせ、および予め設定されたテーブルに基づいて、受信したｓ−ＳＣＨに対応するスクランブリングコードグループを検索する。図１１は、スクランブリングコードグループ検索用のテーブルを示す図である。ここでは、１５スロット分のｓ−ＳＣＨの組み合わせを用いて、６４個のグループから１つを割り当てる。
【０００９】
スクランブリングコード決定部１０６では、ｓｔｅｐ３の処理として、得られたスクランブリングコードグループ、および予め用意されたテーブルに基づいて、たとえば、相関の高いものから順に２つのｐｒｉｍａｒｙ−スクランブリングコードおよびｓｅｃｏｎｄａｒｙ−スクランブリングコードを決定する。すなわち、マルチパスのなかから、相関の高いものから順に２つのパスを、最も確からしいパスとして抽出する。図１２は、スクランブリングコード決定用のテーブルを示す図である。ここでは、１グループについて、８セットのスクランブリングコードが予め設定されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記、従来のセルサーチ制御方法においては、ｓｔｅｐ１で６４個のｐ−ＳＣＨを検出するが、ｓｔｅｐ２およびｓｔｅｐ３では、一度に３個のｐ−ＳＣＨに対応するｓ−ＳＣＨについてしか処理を行うことができないために、（６４／３）×６ｆｒａｍｅ（ｓｔｅｐ２およびｓｔｅｐ３の処理に要する時間：図１０参照）＝１３２０ｍｓ、という多大な処理時間を必要とする、という問題があった。
【００１１】
また、移動局では、ｓｔｅｐ１〜ｓｔｅｐ３の処理終了後に、ｓｔｅｐ３の検出結果が正しいことを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）処理を行う必要があるが、一方で、レベル検出処理（セルサーチ制御とは別の処理）においても、ＲＡＫＥ−ＳＲＣが必要となり、同様の回路を用いて処理が行われるため、これらの処理を同時に実行することができない。さらに、移動局では、レベル検出処理をセルサーチ制御よりも優先的に行う必要がある。そのため、レベル検出処理を優先して実行するためにはセルサーチ制御を中断することになるが、このような場合には、セルサーチ制御にさらに多大な処理時間がかかってしまう、という問題があった。
【００１２】
また、特開平１０−１２６３８０号公報では、パスを１つだけ検出する方式が記載されているが、都市部など、セルが混在しマルチパス波がダイナミックに変動するような場所では、ＤＨＯ（Diversity Hand-Over）が必須であるため、短時間に有効なパスを取得する必要がある。移動局では、ＤＨＯを実行する場合、複数の基地局から送信されるパスをダイバーシチ受信してＲＡＫＥ合成を行う。そのため、パスを１つしか検出しない従来の方式では、ＤＨＯの効果が得られず、受信特性が劣化する、という問題があった。
【００１３】
本発明は、上記に鑑みてなされたものであって、ｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３，およびｖｅｒｉｆｙの処理を省略することなく、短時間で最も確からしいパスを必要最小限だけ抽出可能なセルサーチ制御装置、およびセルサーチ制御方法を得ることを目的とする。
【００１４】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるセルサーチ制御装置にあっては、スロットタイミング同期を確立する第１の同期確立手段と、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２の同期確立手段と、スクランブリングコードの特定を行うコード特定手段と、を備え、また、前記第１の同期確立手段は、規定数のパスのｐ−ＳＣＨ（Primary-synchronization channel）を検出するパス検出手段（後述する実施の形態のｐ−ＳＣＨ検出部２、ｓｔｅｐ１検出パス取得部１１に相当）と、前記検出パスから、相関値の上位ｎ個のパスを抽出するパス抽出手段（最大相関検出パス取得部１２、マルチパス削除部１３に相当）と、前記ｎ個のパスに対応するｓ−ＳＣＨ（Secondary-synchronization channel）の検出タイミングを、前記第２の同期確立手段に対して割り当てる割当手段（ｓｔｅｐ２割当部１４に相当）と、備えることを特徴とする。
【００１５】
つぎの発明にかかるセルサーチ制御装置にあっては、スロットタイミング同期を確立する第１の同期確立手段と、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２の同期確立手段と、スクランブリングコードの特定を行うコード特定手段と、を備え、また、前記第１の同期確立手段は、規定数のパスのｐ−ＳＣＨを検出するパス検出手段（ｐ−ＳＣＨ検出部２、ｓｔｅｐ１検出パス取得部２１に相当）と、前記検出パスのなかから最大相関パスを取り出す最大相関パス取り出し手段（最大相関検出パス取得部２２に相当）と、前記最大相関パス前後の所定ｃｈｉｐ数（各基地局があける所定の送信時間間隔）以内のマルチパスを削除するマルチパス削除手段（相関値補正部２３、マルチパス削除部２４に相当）と、前記最大相関パス取り出し手段からｎ回にわたって取り出したｎ個のパスに対応するｓ−ＳＣＨの検出タイミングを、前記第２の同期確立手段に対して割り当てる割当手段（ｓｔｅｐ２割当部２５に相当）と、を備えることを特徴とする。
【００１６】
つぎの発明にかかるセルサーチ制御装置にあっては、スロットタイミング同期を確立する第１の同期確立手段と、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２の同期確立手段と、スクランブリングコードの特定を行うコード特定手段と、を備え、また、前記第１の同期確立手段は、予め設定されたパス検出しきい値以上のレベルを有するパスのｐ−ＳＣＨを検出するパス検出手段（ｐ−ＳＣＨ検出部２、ｓｔｅｐ１検出パス取得部３１に相当）と、検出パス数に応じて前記パス検出しきい値を更新するパス検出しきい値更新手段（ｓｔｅｐ１しきい値制御部３３に相当）と、検出されたパスに対応するｓ−ＳＣＨの検出タイミングを、前記第２の同期確立手段に対して割り当てる割当手段（検出パス数判定部３２に相当）と、を備えることを特徴とする。
【００１７】
つぎの発明にかかるセルサーチ制御方法にあっては、スロットタイミング同期を確立する第１のステップと、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２のステップと、スクランブリングコードの特定を行う第３のステップを含み、さらに、前記第１のステップは、規定数のパスのｐ−ＳＣＨを検出するパス検出ステップ（ステップＳ１に相当）と、前記検出パスから、相関値の上位ｎ個のパスを抽出するパス抽出ステップ（ステップＳ２，Ｓ３に相当）と、前記ｎ個のパスに対応するｓ−ＳＣＨの検出タイミングを、前記第２のステップ以降の処理部に対して割り当てる割当ステップ（ステップＳ４に相当）と、を含むことを特徴とする。
【００１８】
つぎの発明にかかるセルサーチ制御方法にあっては、スロットタイミング同期を確立する第１のステップと、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２のステップと、スクランブリングコードの特定を行う第３のステップを含み、さらに、前記第１のステップは、規定数のパスのｐ−ＳＣＨを検出するパス検出ステップ（ステップＳ１１に相当）と、前記検出パスのなかから最大相関パスを取り出す最大相関パス取り出しステップ（ステップＳ１２に相当）と、前記最大相関パス前後の所定ｃｈｉｐ数（各基地局があける所定の送信時間間隔）以内のマルチパスを削除するマルチパス削除ステップ（ステップＳ１３，Ｓ１４に相当）と、前記最大相関パス取り出しステップおよびマルチパス削除ステップを、ｎ個の最大相関パスを取り出すまで、残りの検出パスを用いて繰り返し実行する繰り返しステップ（ステップＳ１２〜Ｓ１６に相当）と、前記取り出したｎ個のパスに対応するｓ−ＳＣＨの検出タイミングを、前記第２のステップ以降の処理部に対して割り当てる割当ステップ（ステップＳ１７に相当）と、を含むことを特徴とする。
【００１９】
つぎの発明にかかるセルサーチ制御方法にあっては、スロットタイミング同期を確立する第１のステップと、フレームタイミング同期の確立およびスクランブリングコードグループの特定を行う第２のステップと、スクランブリングコードの特定を行う第３のステップを含み、さらに、前記第１のステップは、予め設定されたパス検出しきい値以上のレベルを有するパスのｐ−ＳＣＨを検出するパス検出ステップ（ステップＳ２１，Ｓ２２に相当）と、検出されたパスに対応するｓ−ＳＣＨの検出タイミングを、前記第２のステップ以降の処理部に対して割り当てる割当ステップ（ステップＳ２３，Ｓ２９に相当）と、検出パス数が検出過多しきい値（検出上限しきい値＜検出過多しきい値）以上の場合に、パス検出しきい値を所定数だけ上げる第１のパス検出しきい値更新ステップ（ステップＳ２３，Ｓ２４，Ｓ２５，Ｓ２８に相当）と、検出パス数が検出上限しきい値以上、検出過多しきい値未満となった回数が所定数に達した場合、パス検出しきい値を所定数だけ上げる第２のパス検出しきい値更新ステップ（ステップＳ２３〜Ｓ２８に相当）と、検出パス数が検出上限しきい値以上、検出過多しきい値未満となった回数が所定数に達していない場合、現在のパス検出しきい値を保持する第３のパス検出しきい値更新ステップ（ステップＳ２３〜Ｓ２７に相当）と、検出パス数が検出過小しきい値（検出下限しきい値＞検出過小しきい値）以下の場合に、パス検出しきい値を所定数だけ下げる第４のパス検出しきい値更新ステップ（ステップＳ２９，Ｓ３０，Ｓ３１，Ｓ３４に相当）と、検出パス数が検出下限しきい値以下で検出過小しきい値より多くなった回数が所定数に達した場合、パス検出しきい値を所定数だけ下げる第５のパス検出しきい値更新ステップ（ステップＳ２９〜Ｓ３４に相当）と、検出パス数が検出下限しきい値以下で検出過小しきい値より多くなった回数が所定数に達していない場合、現在のパス検出しきい値を保持する第６のパス検出しきい値更新ステップ（ステップＳ２９〜Ｓ３３に相当）と、を含むことを特徴とする。
【００２０】
【発明の実施の形態】
以下に、本発明にかかるセルサーチ制御装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２１】
実施の形態１．
図１は、本発明にかかるセルサーチ制御装置の構成を示す図である。図１において、１はサーチ制御部であり、２はｐ−ＳＣＨ検出部であり、３はｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部であり、４はＲＡＫＥ−ＳＲＣ処理部であり、本実施の形態においては、上記構成を用いて、セルサーチ制御に伴う時間を短縮し、さらに最も確からしいパスを必要最小限だけ抽出する。
【００２２】
たとえば、移動局では、６４個のｐ−ＳＣＨを取得した場合においても、ＤＨＯ（Diversity Hand-Over）に用いるパス数は多くてもフィンガ数分となる。したがって、移動局では、検出されるパスのなかから、常に、フィンガ数＋αのパス数分の情報だけを保持していればよい。また、ｓｔｅｐ１では、スロットタイミングだけを検出するため、検出したパスのｐ−ＳＣＨがどの基地局から送信されたｐ−ＳＣＨなのかを判別できないが、最大相関値を示すパスの自己相関結果から、他の検出結果を補正することによりマルチパスを抑制できる。さらに、たとえば、セル半径が１０ｋｍ程度の場合には、セクタセル角が６０°と仮定すると、直接波と反射波の受信タイミングの差が２０ｃｈｉｐ程度となるため、最大相関値をとるパスから±２０ｃｈｉｐ以内のパスを他の基地局から送信されたパスと仮定できる。
【００２３】
以上のことから、本実施の形態においては、ｓｔｅｐ１の検出パス数を制限することにより、セルサーチ制御に伴う時間を短縮し、さらに最も確からしいパスを必要最小限だけ抽出することとした。
【００２４】
以下、本実施の形態のセルサーチ制御方法、すなわち、ｓｔｅｐ１におけるパスの制限方法を、図面を用いて詳細に説明する。なお、ｓｔｅｐ２以降の動作については、ｓ−ＳＣＨの受信タイミングの割り当てが減ること以外、従来のセルサーチ制御方法と同様である。
【００２５】
図２は、実施の形態１におけるセルサーチ制御部１の内部構成を示す図であり、１１はｓｔｅｐ１検出パス取得部であり、１２は最大相関検出パス取得部であり、１３はマルチパス削除部であり、１４はｓｔｅｐ２割当部である。また、図３は、実施の形態１のセルサーチ制御方法を示すフローチャートである。
【００２６】
まず、移動局においては、ｐ−ＳＣＨ検出部２が、ｓｔｅｐ１の処理として、たとえば、６４個のパスのｐ−ＳＣＨを検出し（ステップＳ１）、当該検出結果をｓｔｅｐ１検出パス取得部１１に対して通知する。
【００２７】
ｓｔｅｐ１検出パス取得部１１では、上記パス検出結果を受け取り、当該パス検出結果を最大相関検出パス取得部１２とマルチパス削除部１３に対して通知する。最大相関検出パス取得部１２では、受け取った上記パス検出結果のなかから最大相関検出パスを検出し（ステップＳ２）、当該検出結果をマルチパス削除部１３に対して通知する。
【００２８】
そして、最大相関検出パスを受け取ったマルチパス削除部１３では、受け取った最大相関検出パス周辺のマルチパスに対して相関値の補正を行い、補正後の相関値から上位ｎ個のパスを抽出し（ステップＳ３）、当該抽出結果をｓｔｅｐ２割当部１４に対して通知する。なお、フィンガに対して同時に割り当てられるパス数は、フィンガ数に依存するので、一度に抽出するパス数ｎは、たとえば、フィンガ数の２倍程度でよい（ｓｔｅｐ１にて検出されるパスにはマルチパスおよび他セクタのパスがすべて含まれる）。
【００２９】
上記抽出結果を受け取ったｓｔｅｐ２割当部１４では、たとえば、抽出されたｎ個のパスのｐ−ＳＣＨに対応するｓ−ＳＣＨを、ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割り当てる（ステップＳ４）。すなわち、ｎ個のｓ−ＳＣＨの検出タイミングを、ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割り当てる。
【００３０】
以降、ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部３では、従来同様、ｓｔｅｐ２，ｓｔｅｐ３，およびｖｅｒｉｆｙの処理を実行する（ステップＳ５）。なお、従来技術においては、ｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３，およびｖｅｒｉｆｙの処理を、検出した６４個のパスに対してｓｔｅｐ２〜ｖｅｒｉｆｙが完了するまで、パイプライン的に繰り返し実行していた（ｓｔｅｐ１も繰り返し実行：図１０参照）が、本実施の形態においては、ｓｔｅｐ１を１度だけ実行し、その後、上記のように抽出したｎ個のパスに対してｓｔｅｐ２〜ｖｅｒｉｆｙを行う。すなわち、本実施の形態においては、ｓｔｅｐ１を繰り返し実行しない。
【００３１】
このように、本実施の形態においては、検出パスのなかから最大相関検出パスを検出し、受け取った最大相関検出パス周辺のマルチパスに対して相関値の補正を行うことで補正後の相関値から上位ｎ個のパスを抽出し、抽出されたｎ個のパスの受信タイミングをｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割り当てる構成としたため、６４個の検出パスに対してｓｔｅｐ２以降の処理を行う従来技術と比較して、セルサーチ制御にかかる処理時間を大幅に短縮できる。
【００３２】
また、セルサーチ制御にかかる処理時間を短縮できることから、ｓｔｅｐ３の検出結果が正しいことを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）処理と、レベル検出処理（ＲＡＫＥ−ＳＲＣ）が、同時に実行される可能性が低くなるため、優先制御に伴う処理時間の増大を防止できる。
【００３３】
また、セルサーチ制御に伴う処理時間を短縮し、さらに最も確からしいパスを必要最小限だけ抽出する構成としたため、ＤＨＯの効果により、受信特性を向上させることが可能となる。
【００３４】
実施の形態２．
図４は、実施の形態２におけるセルサーチ制御部１の内部構成を示す図であり、２１はｓｔｅｐ１検出パス取得部であり、２２は最大相関検出パス取得部であり、２３は相関値補正部であり、２４はマルチパス削除部であり、２５はｓｔｅｐ２割当部である。また、図５は、実施の形態２のセルサーチ制御方法を示すフローチャートである。
【００３５】
なお、セルサーチ制御装置の全体構成については、前述の実施の形態１における図１と同様であるため、同一の符号を付してその説明を省略する。したがって、前述と同様の理由から、本実施の形態においても、ｓｔｅｐ１の検出パス数を制限することでセルサーチ制御に伴う時間を短縮し、さらに最も確からしいパスを必要最小限だけ抽出する。
【００３６】
以下、本実施の形態のセルサーチ制御方法、すなわち、ｓｔｅｐ１におけるパスの制限方法を、図面を用いて詳細に説明する。なお、ｓｔｅｐ２以降の動作については、ｓ−ＳＣＨの受信タイミングの割り当てが減ること以外、従来のセルサーチ制御方法と同様である。また、本実施の形態では、各基地局が所定の時間間隔をあけて、移動局に対して信号を送信することを前提とする。
【００３７】
まず、移動局においては、ｐ−ＳＣＨ検出部２が、ｓｔｅｐ１の処理として、たとえば、６４個のパスのｐ−ＳＣＨを検出し（ステップＳ１１）、当該検出結果をｓｔｅｐ１検出パス取得部２１に対して通知する。
【００３８】
ｓｔｅｐ１検出パス取得部２１では、上記パス検出結果を受け取り、当該検出結果を最大相関検出パス取得部２２と相関値補正部２３に対して通知する。最大相関検出パス取得部２２では、受け取った上記パス検出結果のなかから最大相関検出パスを検出し（ステップＳ１２）、当該検出結果を相関値補正部２３に対して通知する。
【００３９】
そして、相関値補正部２３では、受け取った最大相関検出パス周辺のマルチパスに対して自己相関値の補正を行い、マルチパスを抑圧し（ステップＳ１３）、補正後の相関値をマルチパス削除部２４に対して通知する。その後、マルチパス削除部２４では、最大相関検出パス前後の上記所定時間に相当するｃｈｉｐ数以内のマルチパスを削除し（ステップＳ１４）、補正後の最大相関値となるパスだけを抽出し（ステップＳ１５）、当該抽出結果をｓｔｅｐ２割当部２５に対して通知する。
【００４０】
以降、セルサーチ制御装置では、最大相関検出パス取得部２２が、残りの検出結果のなかから最大相関検出パスを検出し（ステップＳ１２）、所望のパス数ｎを満たすか、検出したパスがなくなるまで、上記ステップＳ１２〜Ｓ１５の処理を繰り返し実行し（ステップＳ１６，Ｎｏ）、所望のパス数ｎに達するか、検出したパスがなくなった段階で（ステップＳ１６，Ｙｅｓ）、ステップＳ１７の処理へ移行する。なお、フィンガに対して同時に割り当てられるパス数は、フィンガ数に依存するので、ｓｔｅｐ２割当部２５に対して通知するパス数ｎは、たとえば、フィンガ数の２倍程度でよい（ｓｔｅｐ１にて検出されるパスにはマルチパスおよび他セクタのパスがすべて含まれる）。
【００４１】
上記所定数ｎのパスを受け取ったｓｔｅｐ２割当部２５では、たとえば、抽出されたｎ個のパスのｐ−ＳＣＨに対応するｓ−ＳＣＨをｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割り当てる（ステップＳ１７）。すなわち、ｎ個のｓ−ＳＣＨの検出タイミングを、ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部３に対して割り当てる。
【００４２】
以降、ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部３では、従来同様、ｓｔｅｐ２，ｓｔｅｐ３，およびｖｅｒｉｆｙの処理を実行する（ステップＳ１８）。なお、従来技術においては、ｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３，およびｖｅｒｉｆｙの処理を、検出した６４個のパスに対してｓｔｅｐ２〜ｖｅｒｉｆｙが完了するまで、パイプライン的に繰り返し実行していた（ｓｔｅｐ１も繰り返し実行：図１０参照）が、本実施の形態においては、ｓｔｅｐ１を１度だけ実行し、その後、上記のように抽出したｎ個のパスに対してｓｔｅｐ２〜ｖｅｒｉｆｙを行う。すなわち、本実施の形態においては、ｓｔｅｐ１を繰り返し実行しない。
【００４３】
このように、本実施の形態においては、検出パスのなかから最大相関検出パスを検出し、受け取った最大相関検出パス周辺のマルチパスに対して自己相関値の補正を行いことでマルチパスを抑圧し、最大相関検出パスの前後所定ｃｈｉｐ数以内のマルチパスを削除し、補正後の最大相関値となるパスだけを抽出する一連の処理を、所望のパス数が取得できるまで繰り返し実行する構成とした。これにより、６４個の検出パスに対してｓｔｅｐ２以降の処理を行う従来技術と比較して、セルサーチ制御にかかる処理時間を大幅に短縮できる。
【００４４】
また、セルサーチ制御にかかる処理時間を短縮できることから、ｓｔｅｐ３の検出結果が正しいことを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）処理と、レベル検出処理（ＲＡＫＥ−ＳＲＣ）が、同時に実行される可能性が低くなるため、優先制御に伴う処理時間の増大を防止できる。
【００４５】
また、セルサーチ制御に伴う処理時間を短縮し、さらに最も確からしいパスを必要最小限だけ抽出する構成としたため、ＤＨＯの効果により、受信特性を向上させることが可能となる。
【００４６】
実施の形態３．
図６は、実施の形態３におけるセルサーチ制御部１の内部構成を示す図であり、３１はｓｔｅｐ１検出パス取得部であり、３２は検出パス数判定部であり、３３はｓｔｅｐ１しきい値制御部である。また、図７は、実施の形態３のセルサーチ制御方法を示すフローチャートである。
【００４７】
なお、セルサーチ制御装置の全体構成については、前述の実施の形態１における図１と同様であるため、同一の符号を付してその説明を省略する。したがって、前述と同様の理由から、本実施の形態においても、ｓｔｅｐ１の検出パス数を制限することでセルサーチ制御に伴う時間を短縮し、さらに最も確からしいパスを必要最小限だけ抽出する。
【００４８】
以下、本実施の形態のセルサーチ制御方法、すなわち、ｓｔｅｐ１におけるパスの制限方法を、図面を用いて詳細に説明する。なお、ｓｔｅｐ２以降の動作については、ｓ−ＳＣＨの受信タイミングの割り当てが減ること以外、従来のセルサーチ制御方法と同様である。また、本実施の形態では、ｐ−ＳＣＨ検出部２に対して、干渉レベルに対して一定値以上のレベルのパスを検出するためのパス検出しきい値Ｓ１ＴＨＬＥＶ２が予め設定されていることを前提とする（ステップＳ２１）。
【００４９】
まず、移動局においては、ｐ−ＳＣＨ検出部２が、ｓｔｅｐ１の処理として、たとえば、パス検出しきい値Ｓ１ＴＨＬＥＶ２以上のレベルのパスのｐ−ＳＣＨを検出し（ステップＳ２２）、当該検出結果をｓｔｅｐ１検出パス取得部３１に対して通知する。そして、ｓｔｅｐ１検出パス取得部３１では、上記検出結果を受け取り、当該検出結果を検出パス数判定部３２に対して通知する。
【００５０】
検出パス数判定部３２では、まず、上記検出結果から検出パス数ｘを判定する（ステップＳ２３）。たとえば、検出パス数ｘが検出上限しきい値Ｓ１ＴＨＨ未満かつ検出下限しきい値Ｓ１ＴＨＬより多かった場合（ステップＳ２３，Ｎｏ、ステップＳ２９，Ｎｏ）、検出パス数判定部３２では、パス検出しきい値Ｓ１ＴＨＬＥＶ２を保持する。
【００５１】
また、ステップＳ２３の処理において、検出パス数ｘが検出上限しきい値Ｓ１ＴＨＨ以上であった場合（ステップＳ２３，Ｙｅｓ）、検出パス数判定部３２では、検出パス数がＳ１ＴＨＬ以下であった回数Ｍに０を代入し（ステップＳ２４）、さらに、検出パス数ｘが検出過多しきい値Ｓ１ＴＨＨ２以上かどうかを判定する（ステップＳ２５）。ここで、検出パス数ｘが検出過多しきい値Ｓ１ＴＨＨ２以上であれば（ステップＳ２５，Ｙｅｓ）、ｓｔｅｐ１しきい値制御部３３では、ｐ−ＳＣＨ検出部２に予め設定されたパス検出しきい値Ｓ１ＴＨＬＥＶ２を所定数ＬＶＬＳＴＰだけ上げる（ステップＳ２８）。一方、検出パス数ｘが検出過多しきい値Ｓ１ＴＨＨ２未満であれば（ステップＳ２５，Ｎｏ）、ｓｔｅｐ１しきい値制御部３３では、検出パス数がＳ１ＴＨＨ以上であった回数Ｎに１を加算し（ステップＳ２６）、さらに、Ｎが、検出パス数が多い場合の保護段数ＵＰＲＯＴに達した場合（ステップＳ２７，Ｙｅｓ）、パス検出しきい値Ｓ１ＴＨＬＥＶ２を所定数ＬＶＬＳＴＰだけ上げ（ステップＳ２８）、Ｎが保護段数ＵＰＲＯＴに達していない場合（ステップＳ２７，Ｎｏ）、現在のパス検出しきい値Ｓ１ＴＨＬＥＶ２を更新しない。その後、ｐ−ＳＣＨ検出部２では、再度、パス検出しきい値Ｓ１ＴＨＬＥＶ２以上のレベルのパスのｐ−ＳＣＨを検出する（ステップＳ２２）。
【００５２】
また、ステップＳ２３およびステップＳ２９の処理において、検出パス数ｘが検出下限しきい値Ｓ１ＴＨＬ以下であった場合（ステップＳ２３，Ｎｏ、ステップＳ２９，Ｙｅｓ）、検出パス数判定部３２では、検出パス数がＳ１ＴＨＨ以上であった回数Ｎに０を代入し（ステップＳ３０）、さらに、検出パス数ｘが検出過小しきい値Ｓ１ＴＨＬ２以下かどうかを判定する（ステップＳ３１）。ここで、検出パス数ｘが検出過小しきい値Ｓ１ＴＨＬ２以下であれば（ステップＳ３１，Ｙｅｓ）、ｓｔｅｐ１しきい値制御部３３では、ｐ−ＳＣＨ検出部２に予め設定されたパス検出しきい値Ｓ１ＴＨＬＥＶ２を所定数ＬＶＬＳＴＰだけ下げる（ステップＳ３４）。一方、検出パス数ｘが検出過小しきい値Ｓ１ＴＨＬ２より大きければ（ステップＳ３１，Ｎｏ）、ｓｔｅｐ１しきい値制御部３３では、検出パス数がＳ１ＴＨＬ以上であった回数Ｍに１を加算し（ステップＳ３２）、さらに、Ｍが、検出パス数が少ない場合の保護段数ＬＰＲＯＴに達した場合（ステップＳ３３，Ｙｅｓ）、パス検出しきい値Ｓ１ＴＨＬＥＶ２を所定数ＬＶＬＳＴＰだけ下げ（ステップＳ３４）、Ｍが保護段数ＬＰＲＯＴに達していない場合（ステップＳ３３，Ｎｏ）、現在のパス検出しきい値Ｓ１ＴＨＬＥＶ２を更新しない。その後、ｐ−ＳＣＨ検出部２では、再度、パス検出しきい値Ｓ１ＴＨＬＥＶ２以上のレベルのパスのｐ−ＳＣＨを検出する（ステップＳ２２）。
【００５３】
その後、検出パス数判定部３２では、たとえば、検出パス数ｘが、検出上限しきい値Ｓ１ＴＨＨより少なく、かつ検出下限しきい値Ｓ１ＴＨＬより多くなるまで（ステップＳ２３，Ｎｏ、ステップＳ２９，Ｎｏ）、上記ステップＳ２２〜Ｓ３４の処理を繰り返し実行する。
【００５４】
このように、本実施の形態においては、検出パス数が、検出上限しきい値（６４未満）より少なくかつ検出下限しきい値より多くなるまで、パス検出しきい値を調整しながらパスの検出処理を繰り返し実行する構成とした。これにより、６４個の検出パスに対してｓｔｅｐ２以降の処理を行う従来技術と比較して、セルサーチ制御にかかる処理時間を大幅に短縮できる。
【００５５】
また、セルサーチ制御にかかる処理時間を短縮できることから、ｓｔｅｐ３の検出結果が正しいことを検証するためのｖｅｒｉｆｙ（ＲＡＫＥ−ＳＲＣ）処理と、レベル検出処理（ＲＡＫＥ−ＳＲＣ）が、同時に実行される可能性が低くなるため、優先制御に伴う処理時間の増大を防止できる。
【００５６】
また、セルサーチ制御に伴う処理時間を短縮し、さらに最も確からしいパスを必要最小限だけ抽出する構成としたため、ＤＨＯの効果により、受信特性を向上させることが可能となる。
【００５７】
【発明の効果】
以上、説明したとおり、本発明によれば、検出パスのなかから最大相関検出パスを検出し、受け取った最大相関検出パス周辺のマルチパスに対して相関値の補正を行うことで補正後の相関値における上位ｎ個のパスを抽出し、抽出されたｎ個のパスの受信タイミングを第２の同期確立手段に対して割り当てる構成とした。これにより、６４個の検出パスに対してｓｔｅｐ２以降の処理を行う従来技術と比較して、セルサーチ制御にかかる処理時間を大幅に短縮可能なセルサーチ制御装置を得ることができる、という効果を奏する。
【００５８】
つぎの発明によれば、検出パスのなかから最大相関検出パスを検出し、受け取った最大相関検出パス周辺のマルチパスに対して自己相関値の補正を行いことでマルチパスを抑圧し、最大相関検出パスの前後所定ｃｈｉｐ数以内のマルチパスを削除し、補正後の最大相関値となるパスだけを抽出する一連の処理を、所望のパス数が取得できるか、削除／補正後の検出パスがなくなるまで繰り返し実行する構成とした。これにより、６４個の検出パスに対してｓｔｅｐ２以降の処理を行う従来技術と比較して、セルサーチ制御にかかる処理時間を大幅に短縮可能なセルサーチ制御装置を得ることができる、という効果を奏する。
【００５９】
つぎの発明によれば、パスの検出処理を、検出パス数が検出上限しきい値より少なくかつ検出下限しきい値より多くなるまで、パス検出しきい値を調整しながら、繰り返し実行する構成とした。これにより、６４個の検出パスに対してｓｔｅｐ２以降の処理を行う従来技術と比較して、セルサーチ制御にかかる処理時間を大幅に短縮可能なセルサーチ制御装置を得ることができる、という効果を奏する。
【００６０】
つぎの発明によれば、検出パスのなかから最大相関検出パスを検出し、受け取った最大相関検出パス周辺のマルチパスに対して相関値の補正を行うことで補正後の相関値における上位ｎ個のパスを抽出し、抽出されたｎ個のパスの受信タイミングを第２の同期確立手段に対して割り当てることとした。これにより、６４個の検出パスに対してｓｔｅｐ２以降の処理を行う従来技術と比較して、セルサーチ制御にかかる処理時間を大幅に短縮できる、という効果を奏する。
【００６１】
つぎの発明によれば、検出パスのなかから最大相関検出パスを検出し、受け取った最大相関検出パス周辺のマルチパスに対して自己相関値の補正を行うことでマルチパスを抑圧し、最大相関検出パスの前後所定ｃｈｉｐ数以内のマルチパスを削除し、補正後の最大相関値となるパスだけを抽出する一連の処理を、所望のパス数が取得できるまで繰り返し実行することとした。これにより、６４個の検出パスに対してｓｔｅｐ２以降の処理を行う従来技術と比較して、セルサーチ制御にかかる処理時間を大幅に短縮できる、という効果を奏する。
【００６２】
つぎの発明によれば、パスの検出処理を、検出パス数が検出上限しきい値より少なくかつ検出下限しきい値より多くなるまで、パス検出しきい値を調整しながら、繰り返し実行することとした。これにより、６４個の検出パスに対してｓｔｅｐ２以降の処理を行う従来技術と比較して、セルサーチ制御にかかる処理時間を大幅に短縮できる、という効果を奏する。
【図面の簡単な説明】
【図１】  本発明にかかるセルサーチ制御装置の構成を示す図である。
【図２】  実施の形態１におけるセルサーチ制御部の内部構成を示す図である。
【図３】  実施の形態１のセルサーチ制御方法を示すフローチャートである。
【図４】  実施の形態２におけるセルサーチ制御部の内部構成を示す図である。
【図５】  実施の形態２のセルサーチ制御方法を示すフローチャートである。
【図６】  実施の形態３におけるセルサーチ制御部の内部構成を示す図である。
【図７】  実施の形態３のセルサーチ制御方法を示すフローチャートである。
【図８】  ｐ−ＳＣＨおよびｓ−ＳＣＨの送信タイミングを示す図である。
【図９】  従来のセルサーチ制御装置の構成を示す図である。
【図１０】  ｓｔｅｐ１，ｓｔｅｐ２，ｓｔｅｐ３の処理を時系列的に表した図である。
【図１１】  スクランブリングコードグループ検索用のテーブルを示す図である。
【図１２】  スクランブリングコード決定用のテーブルを示す図である。
【符号の説明】
１  サーチ制御部、２  ｐ−ＳＣＨ検出部、３  ｓ−ＳＣＨ検出／ｖｅｒｉｆｙ処理部、４  ＲＡＫＥ−ＳＲＣ処理部、１１  ｓｔｅｐ１検出パス取得部、１２  最大相関検出パス取得部、１３  マルチパス削除部、１４  ｓｔｅｐ２割当部、２１  ｓｔｅｐ１検出パス取得部、２２  最大相関検出パス取得部、２３  相関値補正部、２４  マルチパス削除部、２５  ｓｔｅｐ２割当部、３１  ｓｔｅｐ１検出パス取得部、３２  検出パス数判定部、３３  ｓｔｅｐ１しきい値制御部。
【図１】
0004368514.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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