(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板上にＳｉＧｅ層を形成する方法であって、
前記Ｓｉ基板上に、少なくとも一部にＧｅ組成比を表面に向けて漸次増加する傾斜組成領域を有する前記ＳｉＧｅ層をエピタキシャル成長する工程と、該エピタキシャル成長する工程後に前記ＳｉＧｅ層に前記Ｓｉ基板に達する溝を形成する工程と、前記溝を形成する工程後に熱処理を施して、前記ＳｉＧｅ層の転位を前記溝の側面で消滅させる工程とを備えていることを特徴とするＳｉＧｅ層の形成方法。
【請求項２】
請求項１に記載のＳｉＧｅ層の形成方法において、前記溝を、半導体素子が形成されるデバイス領域に隣接させて形成することを特徴とするＳｉＧｅ層の形成方法。
【請求項３】
請求項２に記載のＳｉＧｅ層の形成方法において、
前記溝を、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に形成することを特徴とするＳｉＧｅ層の形成方法。
【請求項４】
請求項１から３のいずれかに記載のＳｉＧｅ層の形成方法において、
前記溝は、格子状に形成されていることを特徴とするＳｉＧｅ層の形成方法。
【請求項５】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、
前記Ｓｉ基板上のＳｉＧｅ層を、請求項１から４のいずれかに記載のＳｉＧｅ層の形成方法により成膜することを特徴とする歪みＳｉ層の形成方法。
【請求項６】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項５に記載の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成することを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板と電界効果型トランジスタ並びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．５〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
また、U.S.Patent 5,285,086、U.S.Patent 5,158,907には、Ｓｉ基板上のＳｉＯ2膜などをパターニングして選択的に除去した制限領域を形成し、この制限領域にのみＳｉＧｅ層を選択的に成膜する技術が提案されている。この技術は、制限領域のＳｉＧｅ層を一定関係の膜厚及び面積とすることにより、ＳｉＧｅ層中を運動する転位を制限領域側部で消滅させることで、転位密度を低減するものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術では、ウェーハ表面の貫通転位密度がまだ高く、トランジスタの動作不良を防ぐために貫通転位の低減がさらに要望されている。特に上記の制限領域にのみＳｉＧｅ層を成膜する技術では、ＳｉＧｅ膜厚程度の制限領域にのみＳｉＧｅ層を成膜するため、トランジスタや集積回路の回路配置の自由度を大きく損なうと共に、成膜技術として高度でしかも成膜速度の遅い選択成長を必要とするためにプロセス上の制約が大きいという不都合がある。
【０００７】
本発明は、前述の課題に鑑みてなされたもので、ＳｉＧｅ層の貫通転位密度を低減すると共に、プロセスの制約が少なく、またデバイス設計の配置自由度における制限が少ない半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を形成する方法であって、
前記Ｓｉ基板上に、少なくとも一部にＧｅ組成比を表面に向けて漸次増加する傾斜組成領域を有する前記ＳｉＧｅ層をエピタキシャル成長する工程と、該エピタキシャル成長する工程後に前記ＳｉＧｅ層に前記Ｓｉ基板に達する溝を形成する工程と、前記溝を形成する工程後に熱処理を施して、前記ＳｉＧｅ層の転位を前記溝の側面で消滅させる工程とを備えていることを特徴とする。
本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上のＳｉＧｅ層とを備え、前記Ｓｉ基板は、表面に溝を有していることを特徴とする。また、本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を形成する方法であって、前記Ｓｉ基板表面に溝を形成する工程と、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル成長する工程とを備えていることを特徴とする。また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成されていることができる。
【０００９】
これらの半導体基板及びＳｉＧｅ層の形成方法では、溝が形成されたＳｉ基板表面にＳｉＧｅ層が成膜されるので、ＳｉＧｅ層成膜中に発生した転位が運動して溝に到達すると、溝側面で抜けて消滅するため、ＳｉＧｅ層中の転位密度を低減することができる。また、予めＳｉ基板表面に溝を形成し、この表面に一様にＳｉＧｅ層を成膜すればよいため、従来技術のように選択成長のような高度で低速な成膜技術が不要となる。
【００１０】
本発明の半導体基板及びＳｉＧｅ層の形成方法は、前記エピタキシャル成長する工程中又は後に熱処理を施すことが好ましい。
すなわち、これらの半導体基板及びＳｉＧｅ層の形成方法では、エピタキシャル成長する工程中又は後に熱処理を施すので、熱処理により積極的に転位を熱運動させて、溝に到達させることができ、より貫通転位を低減することができると共に、溝と溝との間隔が広い場合（すなわち、ＳｉＧｅ層の平坦領域の面積が大きい場合）でも、転位を溝にまで到達させることができる。
【００１１】
本発明の半導体基板は、前記Ｓｉ基板が、結晶表面の｛００１｝面であり、前記溝が、その側面が｛１１１｝面となる断面Ｖ字状であることが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記Ｓｉ基板が、結晶表面の｛００１｝面であり、前記溝を、その側面が｛１１１｝面となる断面Ｖ字状に形成することが好ましい。
【００１２】
これらの半導体基板及びＳｉＧｅ層の形成方法では、Ｓｉ基板が、結晶表面の｛００１｝面であり、溝が、その側面が｛１１１｝面となる断面Ｖ字状とすれば、｛００１｝面に対し、｛１１１｝面は成膜速度が遅いため、ＳｉＧｅ層成膜後に溝がＳｉＧｅ層で埋まることを抑制することができる。また、ＳｉＧｅ層は、｛１１１｝面上でスムーズなエピタキシャル成長をするため、突起等の異常成長が生じない。さらに、Ｖ字状の溝は、その幅等の形状を比較的容易かつ高精度に制御して形成することができる。
【００１３】
本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を形成する方法であって、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル成長する工程と、該エピタキシャル成長する工程後に前記ＳｉＧｅ層に溝を形成する工程と、前記溝を形成する工程後に熱処理を施す工程とを備えていることを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成されていることを特徴とする。
【００１４】
これらの半導体基板及びＳｉＧｅ層の形成方法では、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長した後にＳｉＧｅ層に溝を形成し、その後に熱処理が施されるので、熱処理により積極的に転位を熱運動させて溝に到達させ、転位を溝側面で消滅させることができ、ＳｉＧｅ層中の転位密度を低減することができる。
【００１５】
本発明の半導体基板は、前記ＳｉＧｅ層が少なくとも一部にＧｅ組成比を表面に向けて漸次増加する傾斜組成領域を有することが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記ＳｉＧｅ層のうち少なくとも一部にＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を形成することが好ましい。
【００１６】
これらの半導体基板及びＳｉＧｅ層の形成方法では、ＳｉＧｅ層のうち少なくとも一部がＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域とされるので、傾斜組成領域においてＧｅ組成比が漸次増えるために、ＳｉＧｅ層中の特に表面側で転位の密度を抑制することができると共に、転位がＳｉＧｅ層に沿った方向にのび易くなり、より溝側面で転位を消滅させることができる。
【００１７】
本発明の半導体基板は、前記溝が、半導体素子が形成されるデバイス領域に隣接していることが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記溝を、半導体素子が形成されるデバイス領域に隣接させて形成することが好ましい。
【００１８】
これらの半導体基板及びＳｉＧｅ層の形成方法では、半導体素子が形成されるデバイス領域に隣接した位置に溝が配されるので、デバイス領域のＳｉＧｅ層内で発生した転位を効率的に溝側面で消滅させることができる。
【００１９】
本発明の半導体基板は、前記溝が、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に配されていることが好ましい。また、本発明のＳｉＧｅ層の形成方法は、前記溝を、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に形成することが好ましい。
【００２０】
これらの半導体基板及びＳｉＧｅ層の形成方法では、溝が、前記デバイス領域を有する半導体チップをチップサイズに切断分離するための切り代部分に配されるので、デバイス領域に支障無く溝を形成することができ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。
【００２１】
本発明の半導体基板は、前記溝が格子状に形成されていることが好ましい。
また、本発明のＳｉＧｅ層の形成方法は、前記溝が格子状に形成されていることが好ましい。
【００２２】
これらの半導体基板及びＳｉＧｅ層の形成方法では、前記溝が格子状に形成されるので、四角形のデバイス領域が得られ、デバイス作製上、無駄が生じることがない。
【００２３】
本発明の半導体基板は、上記本発明の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする。または、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、前記Ｓｉ基板上のＳｉＧｅ層を、上記本発明のＳｉＧｅ層の形成方法により成膜することを特徴とする。
【００２４】
上記半導体基板では、上記本発明の半導体基板の前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備え、また上記歪みＳｉ層の形成方法では、Ｓｉ基板上のＳｉＧｅ層を、上記本発明のＳｉＧｅ層の形成方法により成膜しているので、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の歪みＳｉ層又は半導体基板として好適である。
【００２５】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする。
また、本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００２６】
上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域を有し、また上記電界効果型トランジスタの製造方法では、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成し、また上記電界効果型トランジスタでは、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されるので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２７】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図６を参照しながら説明する。
【００２８】
図１及び図２は、本発明の半導体ウェーハ（半導体基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハＷ０及び歪みＳｉ層を備えた半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、図１の（ａ）に示すように、Ｓｉ基板１の表面にマスク等でパターニングしてエッチングすることで格子状に溝１ａを形成する。
【００２９】
該溝１ａは、図３に示すように、半導体素子が形成されるデバイス領域１ｂに隣接し、デバイス領域１ｂを有する半導体チップをチップサイズに切断分離するための切り代部分（いわゆるスクライブラインであって、図３中の斜線領域）に形成する。すなわち、溝１ａは、その幅が例えばダイシングソーの刃幅等により決定される。
デバイス領域１ｂの幅については、チップサイズと本発明の効果が得られる適切な幅を考慮して決定される。熱処理を施す場合はその効果も考慮して決定される。
【００３０】
また、上記Ｓｉ基板１は、その表面が結晶表面の｛００１｝面であり、上記溝１ａを、その側面が｛１１１｝面となる断面Ｖ字状に形成する。
なお、この際のエッチングは、例えばＫＯＨ／ＩＰＡ／Ｈ2Ｏ系のエッチング液を使用した液温８０℃７５分間の異方性エッチングである。
【００３１】
なお、溝１ａは、幅が０．３μｍ以上２ｍｍ以下とされることが望ましい。この理由は、歪みＳｉ層を形成するためのＳｉＧｅ層の厚さが０．３〜３μｍ程度であるため、幅０．３μｍ以上の溝が好ましく、またデバイス切断時の切り代として無駄があってはならないので、２ｍｍ以下が好ましいためである。また、溝１ａの深さは、０．３μｍ以上２００μｍ以下が望ましい。この理由は、歪みＳｉ層を形成するためのＳｉＧｅ層の厚さが上記の範囲程度であるため、深さ０．３μｍ以上の溝が好ましく、また溝深さが深すぎると、デバイス製造工程中に溝に沿って割れを生じやすくなるため、深さ２００μｍ以下が好ましいためである。
【００３２】
次に、溝１ａが形成されたＳｉ基板１上に、図１の（ｂ）、図２及び図４に示すように、Ｓｉ基板１上に、Ｇｅ組成比ｘが０から０．３まで成膜方向に（表面に向けて）傾斜をもって漸次増加する傾斜組成層である第１のＳｉＧｅ層２を減圧ＣＶＤ法によりエピタキシャル成長する。なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００３３】
次に、第１のＳｉＧｅ層２上に該第１のＳｉＧｅ層２の最終的なＧｅ組成比（０．３）で一定組成層かつ緩和層である第２のＳｉＧｅ層３をエピタキシャル成長する。これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３は、歪みＳｉ層を成膜するためのＳｉＧｅ層ＳＧとして機能する。
このように傾斜組成層の第１のＳｉＧｅ層２を成膜した後に一定組成層の第２のＳｉＧｅ層３を成膜するので、第２のＳｉＧｅ層３中の転位の発生や成長を抑制することができ、最終的な第２のＳｉＧｅ層３表面の転位密度を低減することができる。
【００３４】
次に、上記成膜後のウェーハを、熱処理炉において熱処理（アニール）を施して、半導体ウェーハＷ０を製作する。この際、ＳｉＧｅ層ＳＧ中の転位ＤＬは、図５に示すように、転位の熱運動により、溝１ａに到達すると共に、溝１ａ側面から抜けて消滅する。その結果、デバイス領域１ｂの欠陥密度が低減される。
【００３５】
熱処理を施す場合の熱処理温度及び熱処理時間の条件設定は、例えばＳｉＧｅ層のＧｅ組成比０．２の場合、転位の熱運動距離を３０ｍｍと仮定すると、下記のようになる。したがって、ＬＳＩチップのチップサイズが一辺３０ｍｍの場合は、下記の条件設定値を目安としてアニールを行い、３０ｍｍ以外のチップサイズでは、以下の条件設定値を目安として熱処理温度及び熱処理時間を算出して決定するといった作業が必要となる。
【００３６】
＜アニール条件＞
熱処理温度Ｔ（℃）、転位の熱運動速度Ｖ（ｍ／ｓ）、熱処理時間ｔ（ｍｉｎ）
・７８０℃、２．５０×１０-6ｍ／ｓ、２００ｍｉｎ
・８００℃、３．８０×１０-6ｍ／ｓ、１３０ｍｉｎ
・９００℃、２．７０×１０-5ｍ／ｓ、１９ｍｉｎ
・１０００℃、１．４０×１０-4ｍ／ｓ、３．６ｍｉｎ
【００３７】
なお、上記第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３のエピタキシャル成長中においても、発生した転位は運動し、溝１ａに到達すると共に溝側面で抜けて消滅している。したがって、成膜時の転位の運動及び成膜後の熱処理による熱運動により、多くの転位を溝１ａで消滅させることができる。
【００３８】
また、Ｓｉ基板１が、結晶表面の｛００１｝面であり、溝１ａが、その側面が｛１１１｝面となる断面Ｖ字状であるので、｛００１｝面に対し、｛１１１｝面は成膜速度が遅いため、ＳｉＧｅ層ＳＧ成膜後に溝１ａがＳｉＧｅ層で埋まることを抑制することができる。また、ＳｉＧｅ層ＳＧは、｛１１１｝面上でスムーズなエピタキシャル成長をするため、突起等の異常成長が生じない。さらに、Ｖ字状の溝は、その幅等の形状を比較的容易かつ高精度に制御して形成することができる。
【００３９】
この後、さらに、この半導体ウェーハＷ０の第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成し、歪みＳｉ層を備えた半導体ウェーハＷを作製する。
なお、各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μｍ、第２のＳｉＧｅ層３が０．７５μｍ、歪みＳｉ層４が１５〜２２ｎｍである。
【００４０】
このように本実施形態では、溝１ａが形成されたＳｉ基板１表面にＳｉＧｅ層ＳＧが成膜されるので、ＳｉＧｅ層ＳＧ成膜中に発生した転位ＤＬが運動して溝１ａに到達すると、溝１ａの側面で抜けて消滅するため、ＳｉＧｅ膜中の転位密度を低減することができる。また、予めＳｉ基板１表面に溝１ａを形成し、この表面に一様にＳｉＧｅ層ＳＧを成膜すればよいため、従来技術のように選択成長のような高度で低速な成膜技術が不要となる。
【００４１】
また、エピタキシャル成長する工程後に熱処理を施すので、熱処理により積極的に転位ＤＬを熱運動させて、溝１ａに到達させることができ、より転位密度を低減することができると共に、溝１ａと溝１ａとの間隔が広い場合（すなわち、ＳｉＧｅ層ＳＧの平坦領域の面積が大きい場合）でも、転位ＤＬを溝１ａにまで到達させることができる。
【００４２】
さらに、傾斜組成領域である第１のＳｉＧｅ層２においてＧｅ組成比が漸次増えるために、第２のＳｉＧｅ層３中の転位の密度を抑制することができると共に、転位ＤＬが第１のＳｉＧｅ層２に沿った方向に運動し易くなり、より溝１ａの側面で転位ＤＬを消滅させることができる。
また、溝１ａが、デバイス領域１ｂを有する半導体チップをチップサイズに切断分離するための切り代部分に配置すれば、デバイス領域１ｂに支障無く溝１ａを形成することができ、デバイス作製上、無駄が生じることがなく、また回路設計に制約を課すこともない。
【００４３】
次に、本発明の上記歪みＳｉ層を備えた半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図６を参照して説明する。
【００４４】
図６は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜６上にゲート電極（図示略）をパターニングして形成する。
【００４５】
次に、ゲート酸化膜５もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００４６】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層４にチャネル領域が形成されるので、良質な歪みＳｉ層４により動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。
【００４７】
次に、本発明に係る第２実施形態を、図７及び図８を参照しながら説明する。
【００４８】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、Ｓｉ基板１表面に溝１ａを形成した後にＳｉＧｅ層ＳＧを成膜し、さらに熱処理を行っているのに対し、第２実施形態では、図７に示すように、Ｓｉ基板１に溝を形成せず、ＳｉＧｅ層ＳＧに溝Ｇを形成している点である。
【００４９】
すなわち、本実施形態では、図７の（ａ）に示すように、平坦なＳｉ基板１上に第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３を続けて成膜したＳｉＧｅ層ＳＧを形成し、そしてＳｉＧｅ層ＳＧ表面にマスクによりパターニングして、図７の（ｂ）に示すように、スクライブラインとなる領域にエッチングにより溝Ｇを形成する。さらに、この状態のウェーハを熱処理炉で熱処理し、熱処理後に、第２のＳｉＧｅ層３上にＳｉをエピタキシャル成長して歪みＳｉ層を形成し、歪みＳｉ層を備えた半導体ウェーハを作製する。
【００５０】
本実施形態では、Ｓｉ基板１上にＳｉＧｅ層ＳＧをエピタキシャル成長した後にＳｉＧｅ層ＳＧに溝Ｇを形成し、その後に熱処理が施されるので、熱処理により積極的に転位ＤＬを熱運動させて溝Ｇに到達させ、転位ＤＬを溝Ｇの側面で消滅させることができ、ＳｉＧｅ層中の転位密度を低減することができる。また、本実施形態では、第１実施形態と同様に、エッチングにより溝を形成するので、選択成長のような高度で低速な成長技術を用いずに済む。なお、本実施形態では、溝であればＳｉ基板１表面に達していなくても転位ＤＬの低減効果を得ることができるが、好ましくはＳｉ基板１表面に達する深い溝Ｇを形成することにより、高い転位低減効果を得ることができる。
【００５１】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記各実施形態では、エッチングにより溝を形成したが、ダイシング技術等を用いて機械的加工により溝を形成しても構わない。また、エピタキシャル成長する工程後に転位を熱運動させる熱処理を行ったが、エピタキシャル成長工程中に熱処理を施しても構わない。
また、上記各実施形態の歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導体ウェーハも本発明に含まれる。また、第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
【００５２】
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太陽電池用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で１００％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００５３】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及びＳｉＧｅ層の形成方法によれば、溝が形成されたＳｉ基板表面にＳｉＧｅ層が成膜されるので、転位が溝に到達して抜けて消滅するため、ＳｉＧｅ層中の転位密度を低減することができ、デバイス領域の欠陥密度を低減することができる。また、予めＳｉ基板表面に溝を形成し、この表面に一様にＳｉＧｅ層を成膜すればよいため、従来技術のように選択成長のような高度で低速な成膜技術が不要となる。したがって、比較的容易な成膜技術を用いるので、プロセス上の制約を少なくでき、また、デバイス領域外に形成した溝で転位を消滅させることができるので、デバイス設計上の制約を少なくすることができる。
【００５４】
また、本発明の半導体基板及びＳｉＧｅ層の形成方法によれば、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長した後にＳｉＧｅ層に溝を形成し、その後に熱処理が施されるので、熱処理により積極的に転位を熱運動させて溝に到達させ、転位を溝で消滅させることができ、ＳｉＧｅ層中の転位密度を低減することができる。
【００５５】
また、本発明の歪みＳｉ層を備えた半導体基板及び歪みＳｉ層の形成方法によれば、ＳｉＧｅ層を有するＳｉ基板が上記本発明の半導体基板であり、またＳｉ基板上のＳｉＧｅ層が、上記本発明のＳｉＧｅ層の形成方法により成膜されるので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成することができる。
【００５６】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板の前記歪みＳｉ層にチャネル領域が形成され、また上記本発明の歪みＳｉ層の形成方法により、チャネル領域となる歪みＳｉ層が形成されているので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】  本発明に係る第１実施形態における半導体基板を製造工程順に示す断面図である。
【図２】  本発明に係る第１実施形態における歪みＳｉ層を備えた半導体基板を示す要部の拡大断面図である。
【図３】  本発明に係る第１実施形態における歪みＳｉ層を備えた半導体基板を示す要部の平面図である。
【図４】  本発明に係る第１実施形態における歪みＳｉ層を備えた半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図５】  本発明に係る第１実施形態における転位を説明するための要部断面における概念図である。
【図６】  本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図７】  本発明に係る第２実施形態における半導体基板を製造工程順に示す断面図である。
【図８】  本発明に係る第２実施形態における転位を説明するための要部断面における概念図である。
【符号の説明】
１   Ｓｉ基板
１ａ、Ｇ  溝
１ｂ  デバイス領域
２  第１のＳｉＧｅ層
３  第２のＳｉＧｅ層
４  歪みＳｉ層
５  ＳｉＯ2ゲート酸化膜
６  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
ＤＬ  転位
ＳＧ  ＳｉＧｅ層
Ｗ  歪みＳｉ層を備えた半導体ウェーハ（半導体基板）
Ｗ０  半導体ウェーハ（半導体基板）
【図１】
0004345244.tif 000002
【図２】
0004345244.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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