(57)【特許請求の範囲】
【請求項１】
入射した光量に対して自然体数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、
前記光電変換手段が、
第１電極に直流電圧が印加された光電変換素子と、
第１電極と第２電極と制御電極とを備え、第１電極及び制御電極が光電変換素子の第２電極に接続されるとともに、光電変換素子からの出力電流が流れ込む第１のトランジスタと、
第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第１電極及び制御電極に接続され、第２電極から電気信号を出力する第２のトランジスタとから構成され、
前記第１のトランジスタの第２電極に第１電圧を与えて、前記第１のトランジスタを閾値以下のサブスレッショルド領域で動作させて撮像を行い、
前記第１のトランジスタの第２電極に第２電圧を与えて、前記第１のトランジスタに前記第２電圧を与える前よりも大きい電流が流れ得るようにしてリセットを行うことを特徴とする固体撮像装置。
【請求項２】
前記画素が、マトリクス状に配設されることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記光電変換手段から出力される電気信号を積分する積分回路を有し、該積分回路で積分した信号を前記導出路を介して前記出力信号線へ導出することを特徴とする請求項１又は請求項２に記載の固体撮像装置。
【請求項４】
前記積分した信号を前記出力信号線へ出力した後に、前記積分回路の電荷を放出するリセット手段を有することを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記リセット手段が、第１電極と第２電極と制御電極とを備え、前記積分回路に第１電極が接続されたトランジスタで構成され、
該トランジスタの制御電極に印加する電圧のレベルを変化して該トランジスタを導通させたとき、前記積分回路に蓄積された電荷が放出されることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記各画素が、前記光電変換手段の出力信号を増幅する増幅用トランジスタを有しており、該増幅用トランジスタの出力信号を前記導出路を介して前記出力信号線へ出力することを特徴とする請求項１又は請求項２に記載の固体撮像装置。
【請求項７】
前記出力信号線に接続された負荷抵抗又は定電流源を有し、前記負荷抵抗又は定電流源の総数が全画素数より少ないことを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記負荷抵抗又は定電流源は、前記出力信号線に接続された第１電極と、直流電圧に接続された第２電極と、直流電圧に接続された制御電極とを有する抵抗用トランジスタであることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記増幅用トランジスタがＮチャネルのＭＯＳトランジスタであり、前記増幅用トランジスタの第１電極に印加される直流電圧が、前記抵抗用トランジスタの第２電極に接続される直流電圧よりも高電位であることを特徴とする請求項８に記載の固体撮像装置。
【請求項１０】
前記増幅用トランジスタがＰチャネルのＭＯＳトランジスタであり、前記増幅用トランジスタの第１電極に印加される直流電圧が、前記抵抗用トランジスタの第２電極に接続される直流電圧よりも低電位であることを特徴とする請求項８に記載の固体撮像装置。
【請求項１１】
前記導出路は、全画素の中から所定のものを順次選択し、選択された画素の出力信号を出力信号線に導出するスイッチを含むことを特徴とする請求項１、請求項２、請求項６〜請求項１０のいずれかに記載の固体撮像装置。
【請求項１２】
複数の画素を有する固体撮像装置において、
各画素が、
フォトダイオードと、
該フォトダイオードの一方の電極に第１電極とゲート電極が接続された第１ＭＯＳトランジスタと、
該第１ＭＯＳトランジスタの第１電極及びゲート電極にゲート電極が接続された第２ＭＯＳトランジスタとを有し、
前記画素に撮像動作をさせるときは、前記フォトダイオードから出力される電気信号を自然対数的に変換するように、前記第１ＭＯＳトランジスタの第２電極に第１電圧を与えて、前記第１ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させ、
前記画素のリセットを行うときは、前記第１ＭＯＳトランジスタの第２電極に第２電圧を与えて、前記第１のトランジスタに前記第２電圧を与える前よりも大きい電流が流れ得るようにすることを特徴とする固体撮像装置。
【請求項１３】
前記画素が、第１電極が前記第２ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第４ＭＯＳトランジスタを有することを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記画素が、第１電極に直流電圧が印加され、ゲート電極が前記第２ＭＯＳトランジスタの第２電極に接続されるとともに、前記第２ＭＯＳトランジスタの第２電極から出力される出力信号を増幅する第３ＭＯＳトランジスタを有することを特徴とする請求項１２に記載の固体撮像装置。
【請求項１５】
前記画素が、第１電極が前記第３ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第４ＭＯＳトランジスタを有することを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記画素が、前記第２ＭＯＳトランジスタの第２電極に一端が接続されるとともに、前記第２ＭＯＳトランジスタの第１電極にリセット電圧が与えられたときに前記第２ＭＯＳトランジスタを介してリセットされるキャパシタを有することを特徴とする請求項１４又は請求項１５に記載の固体撮像装置。
【請求項１７】
前記第２ＭＯＳトランジスタの第１電極に直流電圧が印加されるとともに、
前記画素が、
前記第２ＭＯＳトランジスタの第２電極に第１電極が接続され第２電極に直流電圧が印加された第５ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第２電極に一端が接続されるとともに、前記第５ＭＯＳトランジスタのゲート電極にリセット電圧が与えられたときに前記第５ＭＯＳトランジスタを介してリセットされるキャパシタと、
を有することを特徴とする請求項１４又は請求項１５に記載の固体撮像装置。
【請求項１８】
前記画素に対し前記出力信号線を介して接続された負荷抵抗又は定電流源を成すＭＯＳトランジスタを備えていることを特徴とする請求項１２〜請求項１７のいずれかに記載の
固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置に関するものであり、特に複数の画素を備えた固体撮像装置に関する。
【０００２】
【従来の技術】
固体撮像装置は、小型、軽量で低消費電力であるのみならず、画像歪や焼き付きが無く、振動や磁界などの環境条件に強い。又、ＬＳＩ（Large Scale Integrated circuit）と共通の工程又は類似の工程で製造できるので、信頼性が高く、量産にも適している。このため、ライン状に画素が配された固体撮像装置がファクシミリやフラットベッドスキャナに、マトリクス状に画素が配された固体撮像装置がビデオカメラやデジタルカメラなどに幅広く使用されている。ところで、このような固体撮像装置は光電変換素子で発生した光電荷を読み出す（取り出す）手段によってＣＣＤ型とＭＯＳ型に大きく分けられる。ＣＣＤ型は光電荷をポテンシャルの井戸に蓄積しつつ、転送するようになっており、ダイナミックレンジが狭いという欠点がある。一方、ＭＯＳ型はフォトダイオードのｐｎ接合容量に蓄積した電荷をＭＯＳトランジスタを通して読み出すようになっている。
【０００３】
ここで、従来のＭＯＳ型固体撮像装置の１画素当りの構成を図１８に示し説明する。同図において、ＰＤはフォトダイオードであり、そのカソードがＭＯＳトランジスタＴ１のゲートとＭＯＳトランジスタＴ２のドレインに接続されている。ＭＯＳトランジスタＴ１のソースはＭＯＳトランジスタＴ３のドレインに接続され、ＭＯＳトランジスタＴ３のソースは出力信号線Ｖoutへ接続されている。またＭＯＳトランジスタＴ１のドレインには直流電圧ＶPDが印加され、ＭＯＳトランジスタＴ２のソースとフォトダイオードのアノードには直流電圧ＶPSが印加されている。
【０００４】
フォトダイオードＰＤに光が入射すると、光電荷が発生し、その電荷はＭＯＳトランジスタＴ１のゲートに蓄積される。ここで、ＭＯＳトランジスタＴ３のゲートにパルスφＶを与えてＭＯＳトランジスタＴ３をＯＮすると、ＭＯＳトランジスタＴ１のゲートの電荷に比例した電流がＭＯＳトランジスタＴ１、Ｔ３を通って出力信号線Ｖoutへ導出される。このようにして入射光量に比例した出力電流を読み出すことができる。信号読み出し後はＭＯＳトランジスタＴ３をＯＦＦにするとともに、ＭＯＳトランジスタＴ２のゲートに信号φＲＳを与えてＭＯＳトランジスタＴ２をＯＮすることでＭＯＳトランジスタＴ１のゲート電圧を初期化させることができる。
【０００５】
【発明が解決しようとする課題】
このように、従来のＭＯＳ型の固体撮像装置は各画素においてフォトダイオードで発生しＭＯＳトランジスタのゲートに蓄積された光電荷をそのまま読み出すものであったからダイナミックレンジが狭く、そのため露光量を精密に制御しなければならず、しかも露光量を精密に制御しても暗い部分が黒くつぶれたり、明るい部分が飽和したりしていた。一方、本出願人は、入射した光量に応じた光電流を発生しうる感光手段と、光電流を入力するＭＯＳトランジスタと、このＭＯＳトランジスタをサブスレッショルド電流が流れうる状態にバイアスするバイアス手段とを備え、光電流を対数変換するようにした固体撮像装置を提案した（特開平３−１９２７６４号公報参照）。
【０００６】
この固体撮像装置が撮像動作を行った後、基の状態にリセットする際、各画素は、低輝度域の状態までは光電流の逆極性となる電流（「リセット電流」と呼ぶ。）がＭＯＳトランジスタに流入しやすいため、ＭＯＳトランジスタに充電された光電荷が再結合されて高速でリセットされる。しかしながら、各画素が低輝度域の状態になると、ＭＯＳトランジスタの閾値電圧の影響を受けて、リセット電流が流入しにくくなる。よって、ＭＯＳトランジスタに充電された光電荷が再結合されにくくなるため、リセットに時間がかかる。このように低輝度域では各画素の応答性が悪くなるため、再び撮像動作を行ったとき、残像が発生しやすくなるという問題がある。
【０００７】
本発明はこのような点に鑑みなされたものであって、高輝度域から低輝度域までの幅広い輝度範囲の被写体を高精細に撮像することができるとともに、低輝度域でも各画素が高速に基の状態にリセットされる応答性の良い固体撮像装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため請求項１に記載の固体撮像蔵置は、入射した光量に対して自然体数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、前記光電変換手段が、第１電極に直流電圧が印加された光電変換素子と、第１電極と第２電極と制御電極とを備え、第１電極及び制御電極が光電変換素子の第２電極に接続されるとともに、光電変換素子からの出力電流が流れ込む第１のトランジスタと、第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第１電極及び制御電極に接続され、第２電極から電気信号を出力する第２のトランジスタとから構成され、前記第１のトランジスタの第２電極に第１電圧を与えて、前記第１のトランジスタを閾値以下のサブスレッショルド領域で動作させて撮像を行い、前記第１のトランジスタの第２電極に第２電圧を与えて、前記第１のトランジスタに前記第２電圧を与える前よりも大きい電流が流れ得るようにしてリセットを行うことを特徴とする。
【００１０】
請求項２に記載の固体撮像装置は、請求項１に記載の固体撮像装置において、前記画素がマトリクス状に配設されることを特徴とする。
【００１１】
請求項３に記載の固体撮像装置は、請求項１又は請求項２に記載の固体撮像装置において、前記光電変換手段から出力される電気信号を積分する積分回路を有し、該積分回路で積分した信号を前記導出路を介して前記出力信号線へ導出することを特徴とする。
【００１２】
このような構成によると、各画素からの出力信号は積分回路で積分されるので、この出力信号に含まれる光源の変動成分や高周波のノイズは、積分回路で吸収され除去される。又、請求項４に記載するように、前記積分した信号を前記出力信号線へ出力した後に、前記積分回路の電荷を放出するリセット手段を設けることによって、各画素が出力を行った後に、初期化することができる。このリセット手段は、請求項５に記載するように、第１電極と第２電極と制御電極とを備え、前記積分回路に第１電極が接続されたトランジスタとすることによって、該トランジスタの制御電極に印加する電圧のレベルを変化して該トランジスタを導通させて、前記積分回路に蓄積された電荷を放出することができる。
【００１３】
請求項６に記載の固体撮像装置は、請求項１又は請求項２に記載の固体撮像装置において、前記各画素が、前記光電変換手段の出力信号を増幅する増幅用トランジスタを有しており、該増幅用トランジスタの出力信号を前記導出路を介して前記出力信号線へ出力することを特徴とする。
【００１４】
このような固体撮像装置によると、増幅用トランジスタによって、出力信号が増幅されて充分な大きさとなって出力されるので、感度の良い撮像信号となる。このような固体撮像装置において、請求項７に記載するように、前記出力信号線に接続されたその総数が全画素数より少ない負荷抵抗又は定電流源を設けても良い。
【００１５】
負荷抵抗又は定電流源として請求項８に記載するように、前記出力信号線に接続された第１電極と、直流電圧に接続された第２電極と、直流電圧に接続された制御電極とを有する抵抗用トランジスタとしても良い。又、増幅用トランジスタをＮチャネルのＭＯＳトランジスタとする場合、請求項９に記載するように、前記増幅用トランジスタの第１電極に印加される直流電圧を、前記抵抗用トランジスタの第２電極に接続される直流電圧よりも高電位とすればよい。又、増幅用トランジスタをＰチャネルのＭＯＳトランジスタとする場合、請求項１０に記載するように、前記増幅用トランジスタの第１電極に印加される直流電圧を、前記抵抗用トランジスタの第２電極に接続される直流電圧よりも低電位とすればよい。更に、導出路としては、請求項１１に記載するように、全画素の中から所定のものを順次選択し、選択された画素から増幅された信号を出力信号線に導出するスイッチを含むものを用いても良い。
【００１６】
請求項１２に記載の固体撮像装置は、複数の画素を有する固体撮像装置において、各画素が、フォトダイオードと、該フォトダイオードの一方の電極に第１電極とゲート電極が接続された第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタの第１電極及びゲート電極にゲート電極が接続された第２ＭＯＳトランジスタとを有し、前記画素に撮像動作をさせるときは、前記フォトダイオードから出力される電気信号を自然対数的に変換するように、前記第１ＭＯＳトランジスタの第２電極に第１電圧を与えて、前記第１ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させ、前記画素のリセットを行うときは、前記第１ＭＯＳトランジスタの第２電極に第２電圧を与えて、前記第１のトランジスタに前記第２電圧を与える前よりも大きい電流が流れ得るようにすることを特徴とする。
【００１７】
又、請求項１３に記載するように、前記画素に、第１電極が前記第２ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第４ＭＯＳトランジスタを設けても良い。又、請求項１４に記載の固体撮像装置のように、前記画素に、第１電極に直流電圧が印加され、ゲート電極が前記第２ＭＯＳトランジスタの第２電極に接続されるとともに、前記第２ＭＯＳトランジスタの第２電極から出力される出力信号を増幅する第３ＭＯＳトランジスタを設けても良い。
【００１８】
請求項１５に記載の固体撮像装置は、請求１５に記載の固体撮像装置において、前記画素が、第１電極が前記第３ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第４ＭＯＳトランジスタを有することを特徴とする。
【００１９】
請求項１６に記載の固体撮像装置は、請求項１４又は請求項１５に記載の固体撮像装置において、前記画素が、前記第２ＭＯＳトランジスタの第２電極に一端が接続されるとともに、前記第２ＭＯＳトランジスタの第１電極にリセット電圧が与えられたときに前記第２ＭＯＳトランジスタを介してリセットされるキャパシタを有することを特徴とする。
【００２０】
請求項１７に記載の固体撮像装置は、請求項１４又は請求項１５に記載の固体撮像装置において、前記第３ＭＯＳトランジスタの第１電極に直流電圧が印加されるとともに、前記画素が、前記第２ＭＯＳトランジスタの第２電極に第１電極が接続され第２電極に直流電圧が印加された第５ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの第２電極に一端が接続されるとともに、前記第５ＭＯＳトランジスタのゲート電極にリセット電圧が与えられたときに前記第５ＭＯＳトランジスタを介してリセットされるキャパシタと、を有することを特徴とする。
【００２１】
請求項１８に記載の固体撮像装置は、請求項１２〜請求項１７のいずれかに記載の固体撮像装置において、前記画素に対し前記出力信号線を介して接続された負荷抵抗又は定電流源を成すＭＯＳトランジスタを備えていることを特徴とする。
【００２２】
【発明の実施の形態】
＜画素構成の第１例＞
以下、本発明の固体撮像装置の各実施形態を図面を参照して説明する。図１は本発明の一実施形態である二次元のＭＯＳ型固体撮像装置の一部の構成を概略的に示している。同図において、Ｇ11〜Ｇｍｎは行列配置（マトリクス配置）された画素を示している。２は垂直走査回路であり、行（ライン）４−１、４−２、・・・、４−ｎを順次走査していく。３は水平走査回路であり、画素から出力信号線６−１、６−２、・・・、６−ｍに導出された光電変換信号を画素ごとに水平方向に順次読み出す。５は電源ラインである。各画素に対し、上記ライン４−１、４−２・・・、４−ｎや出力信号線６−１、６−２・・・、６−ｍ、電源ライン５だけでなく、他のライン（例えば、クロックラインやバイアス供給ライン等）も接続されるが、図１ではこれらについて省略し、図２に示す第１の実施形態において示している。
【００２３】
出力信号線６−１、６−２、・・・、６−ｍごとにＮチャネルのＭＯＳトランジスタＱ２が図示の如く１つずつ設けられている。ＭＯＳトランジスタＱ２のドレインは出力信号線６−１に接続され、ソースは最終的な信号線９に接続され、ゲートは水平走査回路３に接続されている。尚、後述するように各画素内にはスイッチ用のＮチャネルの第３ＭＯＳトランジスタＴ３も設けられている。ここで、ＭＯＳトランジスタＴ３は行の選択を行うものであり、ＭＯＳトランジスタＱ２は列の選択を行うものである。
【００２４】
＜第１の実施形態＞
図１に示した画素構成の第１例の各画素に適用される第１の実施形態（図２）について、図面を参照して説明する。
【００２５】
図２において、ｐｎフォトダイオードＰＤが感光部（光電変換部）を形成している。そのフォトダイオードＰＤのアノードは第１ＭＯＳトランジスタＴ１のゲート及びドレイン、第２ＭＯＳトランジスタＴ２のゲートに接続されている。ＭＯＳトランジスタＴ２のソースは行選択用の第３ＭＯＳトランジスタＴ３のドレインに接続されている。ＭＯＳトランジスタＴ３のソースは出力信号線６（この出力信号線６は図１の６−１、６−２、・・・、６−ｍに対応する）へ接続されている。尚、ＭＯＳトランジスタＴ１〜Ｔ３は、それぞれ、ＮチャネルのＭＯＳトランジスタでバックゲートが接地されている。
【００２６】
又、フォトダイオードＰＤのカソードには直流電圧ＶPDが印加されるようになっている。一方、ＭＯＳトランジスタＴ１のソースには信号φＶPSが入力され、ＭＯＳトランジスタＴ２のソースには他端に直流電圧ＶPSが印加されるキャパシタＣの一端が接続される。ＭＯＳトランジスタＴ２のドレインには信号φＤが入力され、又、ＭＯＳトランジスタＴ３のゲートには信号φＶが入力される。尚、信号φＶPSは２値の電圧信号で、直流電圧ＶPSと略等しい電圧でＭＯＳトランジスタＴ１をサブスレッショルド領域で動作させるための電圧をハイレベルとし、又、この電圧よりも低くＭＯＳトランジスタＴ１を導通状態にする電圧をローレベルとする。
【００２７】
（１）各画素への入射光を電気信号に変換する動作について
図２のような回路構成の画素において、ＭＯＳトランジスタＴ１がサブスレッショルド領域で動作するように、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをハイレベルとする。このとき、フォトダイオードＰＤに光が入射すると光電流が発生し、ＭＯＳトランジスタのサブスレッショルド特性により、光電流を自然対数的に変換した値の電圧がＭＯＳトランジスタＴ１，Ｔ２のゲートに発生する。この電圧により、ＭＯＳトランジスタＴ２に電流が流れ、キャパシタＣには前記光電流の積分値を自然対数的に変換した値と同等の電荷が蓄積される。つまり、キャパシタＣとＭＯＳトランジスタＴ２のソースとの接続ノードａに、前記光電流の積分値を自然対数的に変換した値に比例した電圧が生じることになる。ただし、このとき、ＭＯＳトランジスタＴ３はＯＦＦの状態である。
【００２８】
次に、ＭＯＳトランジスタＴ３のゲートにパルス信号φＶを与えて、ＭＯＳトランジスタＴ３をＯＮにすると、キャパシタＣに蓄積された電荷が、出力電流として出力信号線６に導出される。この出力信号線６に導出される電流は前記光電流の積分値を自然対数的に変換した値となる。このようにして入射光量の対数値に比例した信号（出力電流）を読み出すことができる。又、信号読み出し後、ＭＯＳトランジスタＴ３をＯＦＦする。
【００２９】
（２）各画素のリセット動作について
以下に、図面を参照して、図２のような回路構成の画素のリセット動作について説明する。図３は、リセット動作を行うときの画素内の各素子に接続された各信号線に与える信号のタイミングチャートである。又、図４は、各画素のリセットを行う際のフォトダイオードＰＤ及びＭＯＳトランジスタＴ１のポテンシャルの状態を示す図である。尚、図４（ａ）がフォトダイオードＰＤとＭＯＳトランジスタＴ１の構造を表した断面図であるとともに、図４（ｂ）〜（ｅ）が、この図４（ａ）の断面図に応じた各部のポテンシャルを示す図である。尚、図４（ｂ）〜（ｅ）において、矢印の方向がポテンシャルが高いことを表す。
【００３０】
ところで、フォトダイオードＰＤは、例えば、図４（ａ）のように、Ｐ型の半導体基板（以下、「Ｐ型基板」という。）１０に、Ｎ型ウェル層１１を形成するとともに、そのＮ型ウェル層１１にＰ型拡散層１２を設けることによって形成される。又、ＭＯＳトランジスタＴ１は、Ｐ型基板１０にＮ型拡散層１３，１４を形成し、且つ、そのＮ型拡散層１３，１４間のチャンネル上に順次、酸化膜１５とポリシリコン層１６を形成することによって構成される。ここで、Ｎ型ウェル層１１がフォトダイオードＰＤのカソード側を形成するとともに、Ｐ型拡散層１２がアノード側を形成する。又、Ｎ型拡散層１３，１４が、それぞれＭＯＳトランジスタＴ１のドレイン、ソースを形成するとともに、酸化膜１５及びポリシリコン層１６がそれぞれゲート絶縁膜とゲート電極を形成する。尚、ここで、Ｐ型基板１０において、Ｎ型拡散層１３，１４の間の領域をゲート下領域ということにする。
【００３１】
（１）で説明したように、ＭＯＳトランジスタＴ３のゲートにパルスφＶを与えることによって、図２のような回路構成の各画素から入射光に対して対数変換された電気信号（出力信号）が出力信号線６に出力される。このように出力信号が出力されてパルスφＶがローレベルになると、リセット動作が始まる。このリセット動作について、図３及び図４を参照して説明する。
【００３２】
まず、パルス信号φＶがトランジスタＴ３のゲートに与えられて、出力信号が出力された後、リセット動作が始まる。つまり、ＭＯＳトランジスタＴ１のソース側より負の電荷が流れ込み、ＭＯＳトランジスタＴ１のゲート及びドレイン、ＭＯＳトランジスタＴ２のゲート、そしてフォトダイオードＰＤのアノードに蓄積された正の電荷が再結合される。よって、図４（ｂ）のように、ある程度までリセットされて、ＭＯＳトランジスタＴ１のドレイン及びゲート下領域のポテンシャルが下がる。
【００３３】
このように、ＭＯＳトランジスタＴ１のドレイン及びゲート下領域のポテンシャルが基の状態にリセットされようとするが、そのポテンシャルがある値になると、そのリセットされる速度が遅くなる。特に、明るい被写体が急に暗くなった場合にこの傾向が顕著となる。よって、次に、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをローレベルにする。このように、ＭＯＳトランジスタＴ１のソース電圧を低くすることによって、ＭＯＳトランジスタＴ１のポテンシャルが図４（ｃ）のように変化する。よって、ＭＯＳトランジスタＴ１のソースから流入する負の電荷の量が増加し、ＭＯＳトランジスタＴ１のゲート及びドレイン、ＭＯＳトランジスタＴ２のゲート、そしてフォトダイオードＰＤのアノードに蓄積された正の電荷が速やかに再結合される。
【００３４】
よって、図４（ｄ）のように、ＭＯＳトランジスタＴ１のドレイン及びゲート下領域のポテンシャルが図４（ｃ）の状態と比べて低くなる。図４（ｄ）のようにＭＯＳトランジスタＴ１のポテンシャルが変化すると、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをハイレベルにする。よって、ＭＯＳトランジスタＴ１のポテンシャル状態が、図４（ｅ）のようになって、基の状態にリセットされる。このように、ＭＯＳトランジスタＴ１のポテンシャルの状態を基の状態にリセットした後、信号φＤの電圧をローレベルにして、キャパシタＣを放電して、接続ノードａの電位を基の状態にリセットする。その後、信号φＤの電圧をハイレベルに戻して撮像動作が行える状態にする。
【００３５】
このように、感光素子であるフォトダイオードＰＤにドレインが電気的に接続されたＭＯＳトランジスタＴ１のソースに与える電位を操作してリセットを行うことにより、固体撮像装置の各画素の応答性が改善される。従って、暗い被写体を撮像する場合や、明るい被写体が急に暗くなった場合にも残像の発生を防止して良好な撮像が可能となる。
【００３６】
尚、各画素からの信号読み出しは電荷結合素子（ＣＣＤ）を用いて行うようにしてもかまわない。この場合、図２のＭＯＳトランジスタＴ３に相当するポテンシャルレベルを可変としたポテンシャルの障壁を設けることにより、ＣＣＤへの電荷読み出しを行えばよい。
【００３７】
＜画素構成の第２例＞
図５は本発明の他の実施形態である二次元のＭＯＳ型固体撮像装置の一部の構成を概略的に示している。同図において、Ｇ11〜Ｇｍｎは行列配置（マトリクス配置）された画素を示している。２は垂直走査回路であり、行（ライン）４−１、４−２、・・・、４−ｎを順次走査していく。３は水平走査回路であり、画素から出力信号線６−１、６−２、・・・、６−ｍに導出された光電変換信号を画素ごとに水平方向に順次読み出す。５は電源ラインである。各画素に対し、上記ライン４−１、４−２・・・、４−ｎや出力信号線６−１、６−２・・・、６−ｍ、電源ライン５だけでなく、他のライン（例えば、クロックラインやバイアス供給ライン等）も接続されるが、図５ではこれらについて省略し、図７以降の各実施形態において示している。
【００３８】
出力信号線６−１、６−２、・・・、６−ｍごとにＮチャネルのＭＯＳトランジスタＱ１、Ｑ２が図示の如く１組ずつ設けられている。ＭＯＳトランジスタＱ１のゲートは直流電圧線７に接続され、ドレインは出力信号線６−１に接続され、ソースは直流電圧ＶPS’のライン８に接続されている。一方、ＭＯＳトランジスタＱ２のドレインは出力信号線６−１に接続され、ソースは最終的な信号線９に接続され、ゲートは水平走査回路３に接続されている。
【００３９】
画素Ｇ11〜Ｇｍｎには、後述するように、それらの画素で発生した光電荷に基づく信号を出力するＮチャネルのＭＯＳトランジスタＴａが設けられている。ＭＯＳトランジスタＴａと上記ＭＯＳトランジスタＱ１との接続関係は図６（ａ）のようになる。このＭＯＳトランジスタＴａは、第２、第３の実施形態では、第４ＭＯＳトランジスタＴ４に、第４の実施形態では、第２ＭＯＳトランジスタＴ２に相当する。ここで、ＭＯＳトランジスタＱ１のソースに接続される直流電圧ＶPS’と、ＭＯＳトランジスタＴａのドレインに接続される直流電圧ＶPD’との関係はＶPD’＞ＶPS’であり、直流電圧ＶPS’は例えばグランド電圧（接地）である。この回路構成は上段のＭＯＳトランジスタＴａのゲートに信号が入力され、下段のＭＯＳトランジスタＱ１のゲートには直流電圧ＤＣが常時印加される。このため下段のＭＯＳトランジスタＱ１は抵抗又は定電流源と等価であり、図６（ａ）の回路はソースフォロワ型の増幅回路となっている。この場合、ＭＯＳトランジスタＴａから増幅出力されるのは電流であると考えてよい。
【００４０】
ＭＯＳトランジスタＱ２は水平走査回路３によって制御され、スイッチ素子として動作する。尚、後述するように図７以降の各実施形態の画素内にはスイッチ用のＮチャネルの第３ＭＯＳトランジスタＴ３も設けられている。このＭＯＳトランジスタＴ３も含めて表わすと、図６（ａ）の回路は正確には図６（ｂ）のようになる。即ち、ＭＯＳトランジスタＴ３がＭＯＳトランジスタＱ１とＭＯＳトランジスタＴａとの間に挿入されている。ここで、ＭＯＳトランジスタＴ３は行の選択を行うものであり、ＭＯＳトランジスタＱ２は列の選択を行うものである。尚、図５および図６に示す構成は以下に説明する第２の実施形態〜第４の実施形態に共通の構成である。
【００４１】
図６のように構成することにより信号を大きく出力することができる。従って、画素がダイナミックレンジ拡大のために感光素子から発生する光電流を自然対数的に変換しているような場合は、そのままでは出力信号が小さいが、本増幅回路により充分大きな信号に増幅されるため、後続の信号処理回路（図示せず）での処理が容易になる。また、増幅回路の負荷抵抗部分を構成するＭＯＳトランジスタＱ１を画素内に設けずに、列方向に配置された複数の画素が接続される出力信号線６−１、６−２、・・・、６−ｍごとに設けることにより、負荷抵抗又は定電流源の数を低減でき、半導体チップ上で増幅回路が占める面積を少なくできる。
【００４２】
＜第２の実施形態＞
図５に示した画素構成の第２例の各画素に適用される第２の実施形態について、図面を参照して説明する。図７は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図２に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【００４３】
図７に示すように、本実施形態では、図２に示す画素に、接続ノードａにゲートが接続され接続ノードａの電圧に応じた電流増幅を行う第４ＭＯＳトランジスタＴ４と、接続ノードａの電位の初期化を行う第５ＭＯＳトランジスタＴ５とが付加された構成となる。ＭＯＳトランジスタＴ４のソースがＭＯＳトランジスタＴ３のドレインに接続され、又、ＭＯＳトランジスタＴ３のソースは出力信号線６（この出力信号線６は図５の６−１、６−２、・・・、６−ｍに対応する）へ接続されている。尚、ＭＯＳトランジスタＴ４，Ｔ５も、ＭＯＳトランジスタＴ１〜Ｔ３と同様に、ＮチャネルのＭＯＳトランジスタでバックゲートが接地されている。
【００４４】
又、ＭＯＳトランジスタＴ４のドレインには直流電圧ＶPDが印加され、ＭＯＳトランジスタＴ３のゲートには信号φＶが入力される。又、ＭＯＳトランジスタＴ５のソースには直流電圧ＶRBが印加されるとともに、そのゲートには信号φＶRSが入力される。更に、ＭＯＳトランジスタＴ２のドレインには直流電圧ＶPDが印加される。尚、本実施形態において、ＭＯＳトランジスタＴ１〜Ｔ３及びキャパシタＣは、第１の実施形態（図２）と同様の動作を行い、入射光に対して対数変換した電気信号（出力信号）を出力することができる。
【００４５】
（１）各画素への入射光を電気信号に変換する動作について
この実施形態において、信号φＶPSの電圧値をハイレベルにして、ＭＯＳトランジスタＴ１をサブスレッショルド領域で動作させることにより、第１の実施形態と同様に、フォトダイオードＰＤが入射光に応じて出力する光電流に対して自然対数的に変換させた出力信号を出力信号線６に出力することができる。以下、このように光電流を自然対数的に変換した出力信号を出力するときの図７に示す画素内の各素子の動作について説明する。
【００４６】
フォトダイオードＰＤに光が入射すると光電流が発生し、ＭＯＳトランジスタのサブスレッショルド特性により、前記光電流を自然対数的に変換した値の電圧がＭＯＳトランジスタＴ１，Ｔ２のゲートに発生する。この電圧により、ＭＯＳトランジスタＴ２に電流が流れ、キャパシタＣには前記光電流の積分値を自然対数的に変換した値と同等の電荷が蓄積される。つまり、キャパシタＣとＭＯＳトランジスタＴ２のソースとの接続ノードａに、前記光電流の積分値を自然対数的に変換した値に比例した電圧が生じることになる。ただし、このとき、ＭＯＳトランジスタＴ３，Ｔ５はＯＦＦ状態である。
【００４７】
次に、ＭＯＳトランジスタＴ３のゲートにパルス信号φＶを与えて、ＭＯＳトランジスタＴ３をＯＮにすると、ＭＯＳトランジスタＴ４のゲートにかかる電圧に比例した電流がＭＯＳトランジスタＴ３，Ｔ４を通って出力信号線６に導出される。今、ＭＯＳトランジスタＴ４のゲートにかかる電圧は、接続ノードａにかかる電圧であるので、出力信号線６に導出される電流は前記光電流の積分値を自然対数的に変換した値となる。このようにして入射光量の対数値に比例した信号（出力電流）を読み出した後、ＭＯＳトランジスタＴ３をＯＦＦにする。
【００４８】
（２）各画素のリセット動作について
以下に、図面を参照して、図７のような回路構成の画素のリセット動作について説明する。図８は、リセット動作を行うときの画素内の各素子に接続された各信号線に与える信号のタイミングチャートである。（１）で説明したように、ＭＯＳトランジスタＴ３のゲートにパルスφＶを与えることによって、図７のような回路構成の各画素が入射光に対して対数変換した電気信号（出力信号）が出力信号線６に出力される。このように出力信号が出力されてパルスφＶがローレベルになると、リセット動作が始まる。又、本実施形態の画素をリセットするときのＭＯＳトランジスタＴ１のポテンシャルの状態は、第１の実施形態と同様、図４（ｂ）〜（ｅ）のようになる。よって、図４及び図８を参照して、そのリセット動作について説明する。
【００４９】
まず、パルス信号φＶがＭＯＳトランジスタＴ３のゲートに与えられて、出力信号が出力された後、リセット動作が始まる。そして、第１の実施形態と同様に、ＭＯＳトランジスタＴ１のソース側より負の電荷が流れ込み、ＭＯＳトランジスタＴ１のポテンシャルが図４（ｂ）のような状態になる。
【００５０】
次に、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをローレベルにして、図４（ｃ）のように、ＭＯＳトランジスタＴ１を導通状態にする。よって、ＭＯＳトランジスタＴ１のソースから流入する負の電荷の量が増加し、ＭＯＳトランジスタＴ１のゲート及びドレイン、ＭＯＳトランジスタＴ２のゲート、そしてフォトダイオードＰＤのアノードに蓄積された正の電荷が速やかに再結合される。
【００５１】
よって、図４（ｄ）のように、ＭＯＳトランジスタＴ１のドレイン及びゲート下領域のポテンシャルが低くなる。このようにＭＯＳトランジスタＴ１のポテンシャルが変化すると、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをハイレベルにする。よって、ＭＯＳトランジスタＴ１のポテンシャル状態が、図４（ｅ）のようになって、基の状態にリセットされる。こうしてＭＯＳトランジスタＴ１のポテンシャルの状態を基の状態にリセットした後、ＭＯＳトランジスタＴ５のゲートにパルス信号φＶRSを与え、ＭＯＳトランジスタＴ５を介してキャパシタＣを放電して、接続ノードａの電位を基の状態にリセットする。
【００５２】
＜第３の実施形態＞
第３の実施形態について、図面を参照して説明する。図９は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図７に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【００５３】
図９に示すように、本実施形態では、ＭＯＳトランジスタＴ２のドレインに信号φＤを与えることによってキャパシタＣ及び接続ノードａの電位を初期化するようにし、それによってＭＯＳトランジスタＴ５を削除した構成となっている。その他の構成は第２の実施形態（図７）と同一である。尚、信号φＤのハイレベル期間では、第１の実施形態（図２）と同様にキャパシタＣで積分が行なわれ、ローレベル期間では、キャパシタＣの電荷がＭＯＳトランジスタＴ２を通して放電され、キャパシタＣの電圧及びＭＯＳトランジスタＴ４のゲートは略信号φＤのローレベル電圧になる（リセット）。本実施形態では、ＭＯＳトランジスタＴ５を省略できる分、構成がシンプルになる。
【００５４】
この実施形態において、撮像動作をさせるときは、第２の実施形態と同様に、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをハイレベルにして、ＭＯＳトランジスタＴ１がサブスレッショルド状態で動作するようにする。又、信号φＤをハイレベルにして、光電流の積分値を自然対数的に変換した値と同等の電荷をキャパシタＣに蓄積する。そして、所定のタイミングでＭＯＳトランジスタＴ３をＯＮにして、ＭＯＳトランジスタＴ４のゲートにかかる電圧に比例した電流をＭＯＳトランジスタＴ３，Ｔ４を通して出力信号線６に導出する。
【００５５】
又、各画素をリセットするときは、第１の実施形態と同様、図３のタイミングで信号を制御する。即ち、まず、第１の実施形態と同様に、パルス信号φＶが与えられた後、リセット動作が始まる。次に、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをローレベルにして、ＭＯＳトランジスタＴ１を導通状態にすることによって、ＭＯＳトランジスタＴ１のソースから流入する負の電荷の量を増加させる。よって、第１の実施形態と同様に、ＭＯＳトランジスタＴ１のゲート及びドレイン、ＭＯＳトランジスタＴ２のゲート、そしてフォトダイオードＰＤのアノードに蓄積された正の電荷が速やかに再結合される。
【００５６】
そして、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをハイレベルにして、ＭＯＳトランジスタＴ１のポテンシャル状態を基の状態にリセットする。このように、ＭＯＳトランジスタＴ１のポテンシャルの状態を基の状態にリセットした後、信号φＤの電圧をローレベルにして、キャパシタＣを放電して、接続ノードａの電位を基の状態にリセットする。その後、信号φＤの電圧をハイレベルに戻して撮像動作が行える状態にする。
【００５７】
＜第４の実施形態＞
第４の実施形態について、図面を参照して説明する。図１０は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図９に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【００５８】
図１０に示すように、本実施形態では、ＭＯＳトランジスタＴ２のドレインに直流電圧ＶPDが印加されるとともに、キャパシタＣ及びＭＯＳトランジスタＴ４を削除した構成となっている。即ち、ＭＯＳトランジスタＴ２のソースにＭＯＳトランジスタＴ３のドレインが接続される。その他の構成は第３の実施形態（図９）と同一である。
【００５９】
このような構成の回路において、撮像動作をさせるときは、第３の実施形態と同様に、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをハイレベルにして、ＭＯＳトランジスタＴ１がサブスレッショルド状態で動作するようにする。このようにＭＯＳトランジスタＴ１を動作させることによって、前記光電流に対して自然対数的に比例した値のドレイン電流がＭＯＳトランジスタＴ２を流れる。
【００６０】
そして、ＭＯＳトランジスタＴ３のゲートにパルス信号φＶを与えてＯＮとすると、前記光電流に対して自然対数的に比例した値のドレイン電流が、ＭＯＳトランジスタＴ３を通して出力信号線６に導出される。このとき、ＭＯＳトランジスタＴ２及びＭＯＳトランジスタＱ１（図５）の導通時抵抗とそれらを流れる電流によって決まるＭＯＳトランジスタＱ１のドレイン電圧が、信号として出力信号線６に現れる。このようにして信号が読み出された後、ＭＯＳトランジスタＴ３をＯＦＦにする。
【００６１】
又、各画素をリセットする際には、第３の実施形態と同様に、まず、パルス信号φＶが与えられた後、リセット動作が始まる。次に、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをローレベルにして、ＭＯＳトランジスタＴ１を導通状態にすることによって、ＭＯＳトランジスタＴ１のソースから流入する負の電荷の量を増加させる。
【００６２】
よって、第１の実施形態と同様に、ＭＯＳトランジスタＴ１のゲート及びドレイン、ＭＯＳトランジスタＴ２のゲート、そしてフォトダイオードＰＤのアノードに蓄積された正の電荷が速やかに再結合される。そして、ＭＯＳトランジスタＴ１のソースに与える信号φＶPSをハイレベルにして、ＭＯＳトランジスタＴ１のポテンシャル状態を基の状態にリセットする。このように、ＭＯＳトランジスタＴ１のポテンシャルの状態を基の状態にリセットして、再び撮像動作が行える状態にする。
【００６３】
尚、本実施形態では上記第３の実施形態のように、光信号をキャパシタＣで一旦積分するということを行わないので、積分時間が不要となり、又、キャパシタＣのリセットも不要であるので、その分信号処理の高速化が図れる。又、本実施形態では、第３の実施形態に比し、キャパシタＣ及びＭＯＳトランジスタＴ４を省略できる分、構成が更にシンプルになり画素サイズを小さくすることができる。
【００６４】
以上説明した第１〜第４の実施形態は、画素内の能動素子であるＭＯＳトランジスタＴ１〜Ｔ５を全てＮチャネルのＭＯＳトランジスタで構成しているが、これらのＭＯＳトランジスタＴ１〜Ｔ５を全てＰチャネルのＭＯＳトランジスタで構成してもよい。図１２及び図１５〜図１７には、上記第１〜第４の実施形態をＰチャネルのＭＯＳトランジスタで構成した例である第５〜第８の実施形態を示している。そのため図１１〜図１７では接続の極性や印加電圧の極性が逆になっている。例えば、図１２（第５の実施形態）において、フォトダイオードＰＤはアノードに直流電圧ＶPDに接続され、カソードが第１ＭＯＳトランジスタＴ１のドレインに接続され、また第２ＭＯＳトランジスタＴ２のゲートに接続されている。ＭＯＳトランジスタＴ１のソースには信号φＶPSが入力される。
【００６５】
ところで、図１２のような画素が対数変換を行うとき、直流電圧ＶPSと直流電圧ＶPDは、ＶPS＞ＶPD  となっており、図２（第１の実施形態）と逆である。また、キャパシタＣの出力電圧は初期値が高い電圧で、積分によって降下する。また、第３ＭＯＳトランジスタＴ３をＯＮさせるときには、低い電圧をゲートに印加する。更に、図１５の実施形態（第６の実施形態）において、第５ＭＯＳトランジスタＴ５をＯＮさせるときには、低い電圧をゲートに印加する。以上の通り、ＮチャネルのＭＯＳトランジスタを使った場合に比し、ＰチャネルのＭＯＳトランジスタを用いる場合は、電圧関係や接続関係が一部異なるが、構成は実質的に同一であり、また基本的な動作も同一であるので、図１２及び図１５〜図１７については図面で示すのみで、その構成や動作についての説明は省略する。
【００６６】
第５の実施形態の画素を含む固体撮像装置の全体構成を説明するためのブロック回路構成図を図１１に示し、第６〜第８の実施形態の画素を含む固体撮像装置の全体構成を説明するためのブロック回路構成図を図１３に示している。図１１及び図１３については、図１及び図５と同一部分（同一の役割部分）に同一の符号を付して説明を省略する。以下、図１３の構成について簡単に説明する。列方向に配列された出力信号線６−１、６−２、・・・、６−ｍに対してＰチャネルのＭＯＳトランジスタＱ１とＰチャネルのＭＯＳトランジスタＱ２が接続されている。ＭＯＳトランジスタＱ１のゲートは直流電圧線７に接続され、ドレインは出力信号線６−１に接続され、ソースは直流電圧ＶPS’のライン８に接続されている。
【００６７】
一方、ＭＯＳトランジスタＱ２のドレインは出力信号線６−１に接続され、ソースは最終的な信号線９に接続され、ゲートは水平走査回路３に接続されている。ここで、ＭＯＳトランジスタＱ１は画素内のＰチャネルのＭＯＳトランジスタＴａと共に図１４（ａ）に示すような増幅回路を構成している。尚、ＭＯＳトランジスタＴａは、第６、第７の実施形態では第４ＭＯＳトランジスタＴ４に相当し、又、第８の実施形態では第２ＭＯＳトランジスタＴ２に相当する。
【００６８】
この場合、ＭＯＳトランジスタＱ１はＭＯＳトランジスタＴａの負荷抵抗又は定電流源となっている。従って、このＭＯＳトランジスタＱ１のソースに接続される直流電圧ＶPS’と、ＭＯＳトランジスタＴａのドレインに接続される直流電圧ＶPD’との関係は、ＶPD’＜ＶPS’であり、直流電圧ＶPD’は例えばグランド電圧（接地）である。ＭＯＳトランジスタＱ１のドレインはＭＯＳトランジスタＴａに接続され、ゲートには直流電圧が印加されている。ＰチャネルのＭＯＳトランジスタＱ２は水平走査回路３によって制御され、増幅回路の出力を最終的な信号線９へ導出する。第６〜第８の実施形態のように、画素内に設けられた第３ＭＯＳトランジスタＴ３を考慮すると、図１４（ａ）の回路は図１４（ｂ）のように表わされる。
【００６９】
【発明の効果】
以上説明したように、本発明の固体撮像装置によれば、各画素のリセットを速やかに行うことができるので、撮像時の応答性を良くすることができ、低輝度の被写体を撮像したときに発生する残像をなくすことができる。又、能動素子をＭＯＳトランジスタで構成することにより高集積化が容易となり、周辺の処理回路（Ａ／Ｄコンバータ、デジタル・システム・プロセッサ、メモリ）等とともにワンチップ上に形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である二次元固体撮像装置の全体の構成を説明するためのブロック回路図。
【図２】本発明の第１の実施形態の１画素の構成を示す回路図。
【図３】第１の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図４】本発明で使用する画素の構成及びポテンシャルの関係を表した図。
【図５】本発明の一実施形態である二次元固体撮像装置の全体の構成を説明するためのブロック回路図。
【図６】図５の一部の回路図。
【図７】本発明の第２の実施形態の１画素の構成を示す回路図。
【図８】第２の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図９】本発明の第３の実施形態の１画素の構成を示す回路図。
【図１０】本発明の第４の実施形態の１画素の構成を示す回路図。
【図１１】画素内の能動素子をＰチャネルのＭＯＳトランジスタで構成した実施形態の場合の本発明の二次元固体撮像装置の全体の構成を説明するためのブロック回路図。
【図１２】本発明の第５の実施形態の１画素の構成を示す回路図。
【図１３】画素内の能動素子をＰチャネルのＭＯＳトランジスタで構成した実施形態の場合の本発明の二次元固体撮像装置の全体の構成を説明するためのブロック回路図。
【図１４】図１３の一部の回路図。
【図１５】本発明の第６の実施形態の１画素の構成を示す回路図。
【図１６】本発明の第７の実施形態の１画素の構成を示す回路図。
【図１７】本発明の第８の実施形態の１画素の構成を示す回路図。
【図１８】従来例の１画素の構成を示す回路図。
【符号の説明】
Ｇ11〜Ｇｍｎ    画素
２    垂直走査回路
３    水平走査回路
４−１〜４−ｎ    行選択線
６−１〜６−ｍ    出力信号線
７    直流電圧線
８    ライン
９    信号線
１０    Ｐ型半導体基板
１１    Ｎ型ウェル層
１２    Ｐ型拡散層
１３，１４    Ｎ型拡散層
１５    酸化膜
１６    ポリシリコン
ＰＤ    フォトダイオード
Ｔ１〜Ｔ５    第１〜第５ＭＯＳトランジスタ
Ｃ    キャパシタ
【図１】
0004345145.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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