(57)【特許請求の範囲】
【請求項１】
ナノメートルサイズの炭素ナノチューブが基板上に垂直かつ選択的に形成され、これをチャネルとしたトランジスタの単位素子を有する炭素ナノチューブを用いたナノサイズ垂直トランジスタであって、
ナノメートルサイズの直径を有する孔が配列された絶縁層と、
前記孔の内部に垂直に配列されて形成された炭素ナノチューブと、
前記炭素ナノチューブの周囲近傍の前記絶縁層の上に形成されたゲート電極と、
前記孔が埋め込まれるようにゲート電極の上に成膜された不導体薄膜と、
前記不導体薄膜及び炭素ナノチューブの上部に形成されたドレイン電極と、
前記絶縁層及び炭素ナノチューブの下部に形成されたソース電極と
を含んで構成されることを特徴とする炭素ナノチューブを用いたナノサイズ垂直トランジスタ。
【請求項２】
前記絶縁層は、Ａｌ2Ｏ3またはＳｉで形成されたことを特徴とする請求項１に記載の炭素ナノチューブを用いたナノサイズ垂直トランジスタ。
【請求項３】
前記ソース電極及びドレイン電極は、金属膜で形成されたことを特徴とする請求項１に記載の炭素ナノチューブを用いたナノサイズ垂直トランジスタ。
【請求項４】
ナノメートルサイズの炭素ナノチューブが基板上に垂直かつ選択的に形成され、これをチャネルとしたトランジスタの単位素子を有する炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法であって、
（イ）半導体基板の上にソース電極を形成する段階と、
（ロ）不導体で絶縁層を形成し、前記ソース電極に対応する領域にナノメートルサイズの直径を有する孔をナノメートル間隔で形成する段階と、
（ハ）前記孔の内部のソース電極の上に炭素ナノチューブを垂直に成長させる段階と、
（ニ）前記炭素ナノチューブの周囲近傍の前記絶縁層上にゲート電極を形成する段階と、
（ホ）前記孔が埋め込まれるようにゲート電極の上に不導体薄膜を成膜する段階と、
（ヘ）前記不導体薄膜と炭素ナノチューブとの上部にドレイン電極を形成する段階と
を含んで構成されることを特徴とする炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法。
【請求項５】
前記（ロ）段階において、前記不導体は、Ａｌ2Ｏ3またはＳｉであることを特徴とする請求項４に記載の炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法。
【請求項６】
前記（ハ）段階は、化学気相成膜法、電気泳動法及び機械的圧縮法よりなる群の中から選択された少なくとも１つの方法により炭素ナノチューブを垂直に成長させることを特徴とする請求項４に記載の炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法。
【請求項７】
ナノメートルサイズの炭素ナノチューブが基板上に垂直かつ選択的に形成され、これをチャネルとしたトランジスタの単位素子を有する炭素ナノチューブを用いたナノサイズ垂直トランジスタであって、
ナノメートルサイズの直径を有する孔が配列された絶縁層と、
前記孔の内部に垂直に形成された炭素ナノチューブと、
前記絶縁層及び炭素ナノチューブの上部に形成されたドレイン電極と、
前記ドレイン電極の上部に形成された不導体薄膜と、
前記不導体薄膜の上部に形成されたゲート電極と、
前記絶縁層及び炭素ナノチューブの下部に形成されたソース電極とを含んで構成されることを特徴とする炭素ナノチューブを用いたナノサイズ垂直トランジスタ。
【請求項８】
前記絶縁層は、Ａｌ2Ｏ3またはＳｉで形成されたことを特徴とする請求項７に記載の炭素ナノチューブを用いたナノサイズ垂直トランジスタ。
【請求項９】
前記ソース電極及びドレイン電極は、金属膜で形成されたことを特徴とする請求項７に記載の炭素ナノチューブを用いたナノサイズ垂直トランジスタ。
【請求項１０】
ナノメートルサイズの炭素ナノチューブが基板上に垂直かつ選択的に形成され、これをチャネルとしたトランジスタの単位素子を有する炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法であって、
（イ）半導体基板の上にソース電極を形成する段階と、
（ロ）不導体で絶縁層を形成し、前記ソース電極に対応する領域にナノメートルサイズの直径を有する孔をナノメートル間隔で形成する段階と、
（ハ）前記孔の内部のソース電極の上に炭素ナノチューブを垂直に成長させる段階と、
（ニ）前記不導体からなる絶縁層と炭素ナノチューブとの上部にドレイン電極を形成する段階と、
（ホ）前記ドレイン電極の上部に不導体薄膜を形成する段階と、
（ヘ）前記不導体薄膜の上部にゲート電極を形成する段階とを含むことを特徴とする炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法。
【請求項１１】
前記（ロ）段階において、前記不導体は、Ａｌ2Ｏ3またはＳｉであることを特徴とする請求項１０に記載の炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法。
【請求項１２】
前記（ハ）段階は、化学気相成膜法、電気泳動法及び機械的圧縮法よりなる群の中から選ばれた少なくとも１つの方法により炭素ナノチューブを垂直に成長させることを特徴とする請求項１０に記載の炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路をテラビット（Ｔｅｒａｂｉｔ）スケールで高集積化することが可能な炭素ナノチューブを用いたナノサイズ垂直トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
従来のシリコン基板を用いて作製されたスイッチング素子は、基本的に不純物拡散領域、素子分離領域、及びチャネルが水平方向に連結された構造を有している。また、このようなスイッチング素子が数多く集積化されてなる集積回路においても、各々のスイッチング素子が水平方向に配列されて集積化された構造を有している。このように、シリコン基板に前記不純物拡散領域や素子分離領域等を水平方向に形成する場合、工程上の複雑性により、その微細化及び集積化には自ずから限界があった。
【０００３】
このような既存の微細なスイッチング素子として最も一般的に使用されているものの１つにＭＯＳＦＥＴ（Ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）がある。実際、最小パターンサイズが０．２５μｍの２５６Ｍ（メガ）ＤＲＡＭでは素子のサイズが約０．７２μｍ2であり、また最小パターンサイズが０．１８μｍの１Ｇ（ギガ）ＤＲＡＭでは素子のサイズが約０．３２μｍ2であり、さらに、最小パターンサイズが０．１３μｍの４ＧＤＲＡＭでは素子のサイズが約０．１８μｍ2であり、そして、最小パターンサイズが０．１μｍの１６ＧＤＲＡＭでは素子のサイズが約０．１μｍ2程度と集積化が進展するにつれて最小パターンサイズが飛躍的に小さくなってきており、スイッチング素子の更なる微細化、集積化を図る上で、前記従来のスイッチング素子の構造では、工程上の限界に近づきつつある。
【０００４】
このような既存のスイッチング素子が有する微細加工技術の限界を克服するための１つの方策として、ナノメートルサイズの炭素ナノチューブを用いてなる個別のスイッチング素子が提案されている。しかしながら、この炭素ナノチューブを用いたスイッチング素子においてもなお既存のスイッチング素子と同様にスイッチング素子が水平方向に配列された構造を有しているため、この炭素ナノチューブを用いたスイッチング素子で前記既存のスイッチング素子が有する微細化の限界を克服するには、多くの制約がある。したがって、このように既存のスイッチング素子と同様にスイッチング素子が水平方向に配列された構造を有する、炭素ナノチューブを用いた個別素子によって、高度に集積化されたスイッチング素子を具現化することは極めて困難であった。
【０００５】
【発明が解決しようとする課題】
前記問題点を解決するための本発明の第１の目的は、炭素ナノチューブを垂直方向に成長させながら、所定の部分に選択的に成膜させる方法を用いて、不導体基板に配列されたナノメートルサイズの直径を有する孔の内部に、ナノメートルサイズの直径を有する炭素ナノチューブを成長させることによって、チャネルとして用いることが可能な炭素ナノチューブを用いたナノサイズ垂直トランジスタを提供することにある。
【０００６】
また、本発明の第２の目的は、炭素ナノチューブの上部と下部とを各々ソース電極、ドレイン電極に連結し、炭素ナノチューブの中間部にゲート電極を配置してスイッチング動作が可能に構成することにより、一個のトランジスタサイズが数十ナノメートルから最大１ミクロン以下である、テラビットスケールでの高集積化が可能な、炭素ナノチューブを用いたナノサイズ垂直トランジスタ及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記第１の目的を達成するために、本発明は、ナノメートルサイズの炭素ナノチューブが基板上に垂直かつ選択的に形成され、これをチャネルとしたトランジスタの単位素子を有する炭素ナノチューブを用いたナノサイズ垂直トランジスタであって、ナノメートルサイズの直径を有する孔が配列された絶縁層と、前記孔の内部に垂直に形成された炭素ナノチューブと、前記炭素ナノチューブの周囲近傍の前記絶縁層の上に形成されたゲート電極と、前記孔が埋め込まれるように絶縁層ゲート電極の上に成膜された不導体薄膜と、前記不導体薄膜及び炭素ナノチューブの上部に形成されたドレイン電極と、前記絶縁層及び炭素ナノチューブの下部に形成されたソース電極とを含んで構成されることを特徴とする炭素ナノチューブを用いたナノサイズ垂直トランジスタを提供する。
【０００８】
前記ナノサイズ垂直トランジスタにおいて、前記絶縁層はＡｌ2Ｏ3またはＳｉで形成されることが望ましく、また、前記ソース電極及びドレイン電極は金属膜で形成されることが望ましい。
【０００９】
また、前記第２の目的を達成するための本発明は、ナノメートルサイズの炭素ナノチューブが基板上に垂直かつ選択的に形成され、これをチャネルとしたトランジスタの単位素子を有する炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法であって、（イ）半導体基板の上にソース電極を形成する段階と、（ロ）不導体で絶縁層を形成し、前記ソース電極に対応する領域にナノメートルサイズの直径を有する孔をナノメートル間隔で形成する段階と、（ハ）前記孔の内部のソース電極の上に炭素ナノチューブを垂直に成長させる段階と、（ニ）前記炭素ナノチューブの周囲近傍の前記絶縁層上にゲート電極を形成する段階と、（ホ）前記孔が埋め込まれるように前記ゲート電極の上に不導体薄膜を成膜する段階と、（ヘ）前記不導体薄膜と炭素ナノチューブとの上部にドレイン電極を形成する段階とを含んで構成されることを特徴とする炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法を提供する。
【００１０】
前記ナノサイズ垂直トランジスタの製造方法において、前記（ロ）段階では不導体がＡｌ2Ｏ3またはＳｉであることが望ましく、また前記（ハ）段階では化学気相成膜法、電気泳動法及び機械的圧縮法よりなる群からの中から選択された少なくとも１つの方法により炭素ナノチューブを垂直に成長させることが望ましい。
【００１１】
また、前記第１の目的を達成するために、本発明は、ナノメートルサイズの炭素ナノチューブが基板上に垂直かつ選択的に形成され、これをチャネルとしたトランジスタの単位素子を有する炭素ナノチューブを用いたナノサイズ垂直トランジスタであって、ナノメートルサイズの直径を有する孔が配列された絶縁層と、前記孔の内部に垂直に形成された炭素ナノチューブと、前記絶縁層及び前記炭素ナノチューブの上部に形成されたドレイン電極と、前記ドレイン電極の上部に形成された不導体薄膜と、前記不導体薄膜の上部に形成されたゲート電極と、前記絶縁層及び炭素ナノチューブの下部に形成されたソース電極とを含むことを特徴とする炭素ナノチューブを用いたナノサイズ垂直トランジスタを提供する。
【００１２】
前記ナノサイズ垂直トランジスタにおいて、前記絶縁層はＡｌ2Ｏ3またはＳｉで形成され、前記ソース電極及びドレイン電極は金属膜で形成されることが望ましく、また前記ソース電極及びドレイン電極は、金属膜で形成されることが望ましい。
【００１３】
また、また、前記第２の目的を達成するために、本発明は、ナノメートルサイズの炭素ナノチューブが基板上に垂直かつ選択的に形成され、これをチャネルとしたトランジスタの単位素子を有する炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法であって、
（イ）半導体基板の上にソース電極を形成する段階と、
（ロ）不導体で絶縁層を形成し、前記ソース電極に対応する領域にナノメートルサイズの直径を有する孔をナノメートル間隔で形成する段階と、
（ハ）前記孔の内部のソース電極の上に炭素ナノチューブを垂直に成長させる段階と、
（ニ）前記不導体と炭素ナノチューブとの上部にドレイン電極を形成する段階と、
（ホ）前記ドレイン電極の上部に不導体薄膜を形成する段階と、
（ヘ）前記不導体薄膜の上部にゲート電極を形成する段階と
を含むことを特徴とする炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法を提供する。
【００１４】
前記ナノサイズ垂直トランジスタの製造方法において、前記（ロ）段階で前記不導体はＡｌ2Ｏ3またはＳｉであり、前記（ハ）段階は化学気相成膜法、電気泳動法または機械的圧縮法よりなることが望ましい。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタ及びその製造方法を詳細に説明する。
まず、図１及び図２を参照して本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの第１実施例について説明する。図１は本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの第１実施例であり、垂直に配列された炭素ナノチューブトランジスタの単位素子が次のように形成されて構成されている。
【００１６】
まず、所定の基板上に設けられたＡｌ2Ｏ3（アルミナ）またはＳｉ（シリコン）の不導体からなる絶縁層１０に、直径数ｎｍの孔１０’を、数ｎｍ間隔で形成し、この孔１０’の内部に炭素ナノチューブ１００を垂直方向に成長させ、かつ、これを選択的に成膜させる成膜方法によって、ナノメートルサイズの孔１０’が配列されてなる前記不導体からなる絶縁層１０を有する基板に炭素ナノチューブ１００を配列させる。
【００１７】
次に、従来公知の半導体装置の製造方法を用いて、このように配列された炭素ナノチューブ１００の周囲近傍の絶縁層１０の上にゲート電極２０を形成する。続いて、孔１０’を埋め込むように、ゲート電極２０及び絶縁層１０の上、並びに炭素ナノチューブの周囲に不導体薄膜３０を成膜する。引き続いて、炭素ナノチューブ１００の上部と下部とに各々ソース電極４０及びドレイン電極５０を連結させる。このとき、絶縁層１０にアルミナ等の絶縁膜を用いて、孔１０’のサイズ及び孔１０’同士の間隔をｎｍ単位で調節することが可能であるため、テラビットスケールの高集積化を具現化することが可能である。
【００１８】
すなわち、垂直方向へ成長されたナノメートルサイズ直径を有する炭素ナノチューブ１００をチャネルとして用いるべく、炭素ナノチューブの上部と下部とを各々ソース電極４０、ドレイン電極５０に連結して中間にゲート電極２０が配置されるようにしてスイッチングが起こるように構成する。したがって、一個のトランジスタのサイズを数十ナノメートルから最大１ミクロン以下で構成することが可能となるため、素子のより一層の高集積化を具現化することが可能になる。
【００１９】
また、図２の平面図に示されるように、本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの炭素ナノチューブの直径は、１〜２００ｎｍ程度とすることが望ましく、さらに望ましくは１〜５０ｎｍとし、そして、不導体薄膜３０の膜厚は５０〜５００ｎｍの範囲内で形成することが望ましく、さらに望ましくは５０〜１００ｎｍとする。
【００２０】
このように構成される本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタは、ソース電極４０から電子が供給されてゲート電極２０に印加される電圧により、電流が精密に制御されてドレイン電極５０へ電流が流れるという特性を有する。しかも、単位素子のサイズがナノメートルスケールであるので、小さな負荷で電流を制御することが可能となり、その結果、低消費電力での動作が可能になるという長所を有する。
【００２１】
また、このように構成される本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの第１実施例の製造方法を、図３から図８に示す。図３から図８を参照しながら、本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法を工程段階別に説明すると次のようになる。
【００２２】
まず、図３に示されるように、半導体基板２００の上にソース電極４０を形成する。続いて、図４に示されるように、Ａｌ2Ｏ3またはＳｉ等の不導体で絶縁層１０を形成し、ソース電極４０の上部に孔１０’を形成する。引き続いて、図５に示されるように、化学気相成膜法、電気泳動法及び機械的圧縮法からなる群の中から選択された少なくとも１つの方法を用いて、孔１０’の内部のソース電極４０の上に炭素ナノチューブ１００をほぼ垂直に成長させる。すなわち、孔１０’を形成し、孔１０’の内部にのみ選択的に炭素ナノチューブ１００を成長させる。
【００２３】
さらに、図６に示されるように、配列された炭素ナノチューブ１００の周囲近傍にゲート電極２０を形成する。さらにまた、図７に示されるように、孔１０’が埋め込まれるように、ゲート電極２０、絶縁層１０及びソース電極４０にかけて不導体薄膜３０を成膜する。最後に、図８に示されるように、不導体薄膜３０と炭素ナノチューブ１００の上部にドレイン電極５０を形成してナノサイズのトランジスタを完成させる。
【００２４】
次に、図９（Ａ）及び図９（Ｂ）を参照して本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの第２実施例について説明する。図９（Ａ）は本発明に係る第２実施例の構成を模式的に示す断面図である。図１及び図９（Ａ）を対比させて参照すると、前記の本発明に係る第１実施例ではゲート電極２０が不導体薄膜３０を介してドレイン電極５０の下部に形成されているのに対して、本発明に係る第２実施例ではゲート電極２０が不導体薄膜３０介してドレイン電極５０の上部に形成されている。すなわち、前記両者はゲート電極２０とドレイン電極５０との相対的位置関係が異なっている。
【００２５】
前記本発明に係る第２実施例の製造方法は、次の通りである。まず、図９（Ａ）に示されるように、炭素ナノチューブを垂直方向へ成長させながら、これを選択的に成膜させる成膜方法により、絶縁層１０に配列されて形成されたナノサイズの孔（図示省略）の内部に、炭素ナノチューブ１００を垂直に配列させる。次に、ナノサイズの孔（図示省略）の内部に垂直に配列された炭素ナノチューブ１００の上部と下部との各々にソース電極４０及びドレイン電極５０を連結させる。さらに、ドレイン電極５０の上部は不導体薄膜３０を形成し、この不導体薄膜３０の上部にゲート電極２０を形成する。ここで不導体薄膜３０は、ＳｉＯ2であることが好ましい。
【００２６】
このように、垂直方向へ成長されたナノメートルサイズの直径を有する炭素ナノチューブ１００をチャネルとして用いるべく、炭素ナノチューブ１００の上部と下部とを各々、ソース電極４０、ドレイン電極５０に連結させて、ドレイン電極５０の上部にゲート電極２０を配置させて、電気的スイッチングが生起されるように構成する。
【００２７】
図９（Ｂ）は、図９（Ａ）に示される本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの斜視図であり、ソース電極４０及びドレイン電極５０のラインが、炭素ナノチューブを成長させた位置で交差して単位素子が構成された形態を示す。なお、この本発明に係る第２実施例では、ゲート電極２０のラインは、ドレイン電極５０のラインと接触しないようにして、電流のオンとオフとを調節するように構成されている。
【００２８】
このように構成される本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの第２実施例の製造方法は、本発明に係る前記第１実施例の炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法を適用することが可能である。すなわち、炭素ナノチューブ１００を成長させるまでの工程については、前記第１実施例で説明したような工程をそのまま用いることができる。
【００２９】
一方、前記したように、この第２実施例と前記第１実施例との相違点は、ゲート電極２０とドレイン電極５０との位置関係が異なる点である。すなわち、炭素ナノチューブ１００を絶縁層１０の内部に形成した後に（図５参照）、前記第１実施例では絶縁層１０及び炭素ナノチューブ１００の上にゲート電極２０を形成したのに対し（図６参照）、この第２実施例では絶縁層１０及び炭素ナノチューブ１００の上にドレイン電極５０を形成する（図９（Ａ）参照）という点で異なる。これは、この第２実施例のゲート電極２０の位置が、前記第１実施例とは異なってドレイン電極５０の上部に位置するためである。このため、この第２実施例では、ドレイン電極５０を形成した後、その上部に不導体薄膜３０を形成し、最後に、前記不導体薄膜３０の上部にゲート電極２０を形成することにより、ナノサイズ垂直トランジスタを完成させる。
【００３０】
図１０（Ａ）及び図１０（Ｂ）は、本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタ製造工程において、垂直に成長された炭素ナノチューブの外観のＴＥＭ（透過型電子顕微鏡）像の写真である。ここで、図１０（Ａ）は直径が約５０ｎｍに成長された炭素ナノチューブのＴＥＭ像であり、図１０（Ｂ）は直径が約２０ｎｍに成長された炭素ナノチューブのＴＥＭ像である。図１０（Ａ）及び図１０（Ｂ）に示されるように、本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタは、炭素ナノチューブが高精度で配列されていることが分かる。
【００３１】
図１１（Ａ）は、垂直方向に成長された炭素ナノチューブを、電子ビームリソグラフィを用いて電極のパターンに形成した状態を示すＴＥＭ像の写真であり、図１１（Ｂ）は図１１（Ａ）に示す炭素ナノチューブをより高い倍率で観察したときのＴＥＭ像の写真である。図１１（Ａ）、（Ｂ）に示されるように、電極のパターンの中央部付近に垂直方向に成長した炭素ナノチューブが金属電極に連結されている様子が分かる。
【００３２】
図１２は、本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタのＩ−Ｖ特性を示すグラフである。図１２に示されるように、本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタは、４．２Ｋという比較的低温での電気伝導度測定において明確なエネルギーバンドギャップが存在することが明らかとなり、トランジスタ特性が発現していることが分かる。
【００３３】
図１３及び図１４は、前記第２実施例のゲート電極２０にバイアスを印加したときのＩ−Ｖ特性を示すグラフであり、図１３は正バイアス（ｐｏｓｉｔｉｖｅｂｉａｓ、＋５Ｖ）を印加した場合のものを示し、図１４は負バイアス（ｎｅｇａｔｉｖｅ  ｂｉａｓ、−５Ｖ）を印加した場合のものを示す。図１３及び図１４に示されるように、正負いずれのバイアスを印加した場合においても一方向のみに電流が流れていることが分かる。
【００３４】
図１５及び図１６は、それぞれ、約４００℃から８００℃の温度範囲で、１００℃刻みで計５水準のアニーリングを施した、直径が約２０ｎｍの炭素ナノチューブの試験片のＩ−Ｖ特性を示すグラフである。図１５は炭素ナノチューブの下部に酸化層が存在している場合を示し、図１６は酸化層が存在しない場合を示すものである。図１５及び図１６に示されるように、本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタにあっては、約４００℃から８００℃の温度範囲で、炭素ナノチューブ下部の酸化層の有無にかかわらず、トランジスタとしての機能が充分に発揮されることが分かる。
【００３５】
【発明の効果】
以上説明した通りに構成される本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタ及びその製造方法によれば、Ａｌ2Ｏ3（アルミナ）等の絶縁膜に、直径が数ｎｍの孔を数ｎｍ間隔で形成し、この孔の内部に直径がナノメートルサイズの炭素ナノチューブを化学気相成膜法、電気泳動法、及び機械的方法の中から選択された１つの成膜方法により垂直に配列させて形成し、この炭素ナノチューブをチャネルとして用いるべく、従来公知の半導体装置の製造方法により炭素ナノチューブの周囲近傍にゲート電極を形成すると共に、炭素ナノチューブの上部と下部とを各々、ソース電極とドレイン電極とに形成することにより電気的なスイッチング特性を有するナノサイズ垂直トランジスタを提供することが可能となる。
【００３６】
したがって、本発明によれば、炭素ナノチューブが有する固有の特性を活用して、既存の半導体装置における微細加工技術の限界をブレークスルーし、集積回路のテラビット（Ｔｅｒａｂｉｔ）スケールへの高集積化に大きく寄与する垂直構造のトランジスタを具現化することができ、しかもこの集積回路を有する素子低消費電力で動作させることができる炭素ナノチューブを用いたナノサイズ垂直トランジスタを実現することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの構造を模式的に示す断面図である。
【図２】図１に示される炭素ナノチューブを用いたナノサイズ垂直トランジスタの平面図である。
【図３】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法に含まれる工程を示す垂直断面図であって、半導体基板の上にソース電極を形成する工程を示す図である。
【図４】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法に含まれる工程を示す垂直断面図であって、不導体で絶縁層を形成し、ソース電極の上部に孔を形成する工程を示す図である。
【図５】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法に含まれる工程を示す垂直断面図であって、孔の内部のソース電極の上に炭素ナノチューブをほぼ垂直に成長させる工程を示す図である。
【図６】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法に含まれる工程を示す垂直断面図であって、配列された炭素ナノチューブの周囲近傍にゲート電極を形成する工程を示す図である。
【図７】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法に含まれる工程を示す垂直断面図であって、孔が埋め込まれるようにゲート電極の上に不導体薄膜を成膜する工程を示す図である。
【図８】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造方法に含まれる工程を示す垂直断面図であって、不導体薄膜と炭素ナノチューブの上部にドレイン電極を形成してナノサイズのトランジスタを完成させる工程を示す図である。
【図９】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの第２実施例の構造を模式的に示す図であって、図９（Ａ）は、断面図であり、図９（Ｂ）は、斜視図である。
【図１０】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの製造工程で垂直に成長した炭素ナノチューブのＴＥＭ（透過型電子顕微鏡）像の写真であって、図１０（Ａ）は直径が約５０ｎｍに成長した炭素ナノチューブのＴＥＭ像を示し、図１０（Ｂ）は直径が約２０ｎｍに成長した炭素ナノチューブのＴＥＭ像を示す。
【図１１】図１１（Ａ）、（Ｂ）は垂直に成長した炭素ナノチューブを電子ビームリソグラフィで電極のパターンに形成したときのＴＥＭ像の写真であり、図１１（Ｂ）は（Ａ）をより高倍率で撮影した写真である。
【図１２】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタのＩ−Ｖ特性を示すグラフである。
【図１３】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの第２実施例のゲート電極２０にバイアスを印加した場合のＩ−Ｖ特性曲線であり、正バイアス（ｐｏｓｉｔｉｖｅ  ｂｉａｓ）を印加した場合を示す図である。
【図１４】本発明に係る炭素ナノチューブを用いたナノサイズ垂直トランジスタの第２実施例のゲート電極２０にバイアスを印加した場合のＩ−Ｖ特性曲線であり、負バイアス（ｎｅｇａｔｉｖｅ  ｂｉａｓ）を印加した場合を示す図である。
【図１５】直径が約２０ｎｍの炭素ナノチューブの試験片に約４００℃から８００℃でアニーリングを施したときのＩ−Ｖ特性を示すグラフであって、炭素ナノチューブの下部に酸化層が存在している場合のものである。
【図１６】直径が約２０ｎｍの炭素ナノチューブの試験片に約４００℃から８００℃でアニーリングを施したときのＩ−Ｖ特性を示すグラフであって、炭素ナノチューブの下部に酸化層が存在している場合のものである。
【符号の説明】
１０    絶縁層
１０’  孔
２０    ゲート電極
３０    不導体薄膜
４０    ソース電極
５０    ドレイン電極
１００    炭素ナノチューブ
２００    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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