(57)【特許請求の範囲】
【請求項１】
円周方向に等間隔に配置した複数のコイルを複数の相に接続してなるステータと、前記ステータのコイルに相対向して回転可能に配置され、前記各相に対応する複数の極に着磁されたマグネットからなるロータと、前記各相の各コイルに供給される電流をオン、オフ制御する各相毎のスイッチング素子を備え、前記各相のスイッチング素子をオン、オフ制御して前記各相のコイルに駆動電流を流すことにより回転磁界を発生させて前記ロータを回転させるブラシレスモータの制御装置であって、
前記各相のコイルに誘起される逆起電圧と基準値とを比較して基準値を越えるレベルの電圧をディレイ入力信号として抽出するコンパレータと、
前記抽出された各相のディレイ入力信号をそれぞれサンプリングしてディレイ入力信号と相似の信号を出力する各相毎のサンプリング回路と、
前記各相のサンプリング回路から出力されたそれぞれの信号の立ち上がりエッジ及び立ち下がりエッジを検出する各相毎のエッジ検出回路と、
前記各相のエッジ検出回路毎に設けられ、該各エッジ検出回路で検出された信号のエッジの立ち上がり信号及び立ち下がり信号の一方を加速または減速制御処理に応じ選択して各相毎のモータディレイ割り込み要求信号として出力する各相毎のセレクタと、
前記各相のモータディレイ割り込み要求信号に基づき信号パターンを加速から減速に切り替えてモータの減速制御処理を実行し、または信号パターンを減速から加速に切り替えてモータの加速制御処理を実行する割込制御手段と、
前記各相のサンプリング回路から出力された各相の信号をそれぞれ所定時間遅延して各相のディレイ出力信号として出力する各相毎の遅延回路と、
前記各相の遅延回路から出力される各ディレイ出力信号を前記割込制御手段の減速制御処理または加速制御処理に応じ選択して出力するセレクト回路と、
前記セレクト回路から選択出力された各ディレイ出力信号を前記割込制御手段の減速制御処理または加速制御処理に応じ非反転のまま、または反転して送出する反転／非反転切替回路と、
前記各相の反転／非反転切替回路から出力される各ディレイ出力信号に基づいて前記各相のスイッチング素子のオン、オフ用信号に変換して、それぞれのスイッチング素子に出力するロジック変換手段と、
を備えることを特徴とするブラシレスモータ制御装置。
【請求項２】
前記各相のサンプリング回路へのディレイ入力信号は前記割込制御手段の減速制御処理または加速制御処理に応じて切り替えられることを特徴とする請求項１記載のブラシレスモータ制御装置。
【請求項３】
前記各相のサンプリング回路から出力される信号のエッジ部以外の期間をマスクしてエッジ検出回路のエッジ検出を禁止するマスクカウンタを更に備えることを特徴とする請求項１記載のブラシレスモータ制御装置。
【請求項４】
前記各相毎の遅延手段による各相のディレイ出力信号の遅延時間はディレイカウンタにより設定されることを特徴とする請求項１記載のブラシレスモータ制御装置。
【請求項５】
前記各相のモータディレイ割り込み要求信号毎に前記ディレイ入力信号の１周期に相当するエッジ間の時間を計測する各相毎のエッジ間時間計測手段を更に備えることを特徴とする請求項１記載のブラシレスモータ制御装置。
【請求項６】
前記各相のエッジ間時間計測手段で計測された計測値に基づいてマスク時間及びディレイ時間を算出する演算手段を備えることを特徴とする請求項５記載のブラシレスモータ制御装置。
【請求項７】
前記演算手段により算出されたマスク時間データがセットされるマスクレジスタと、前記演算手段により算出されたディレイ時間データがセットされるディレイレジスタを備えることを特徴とする請求項６記載のブラシレスモータ制御装置。
【請求項８】
前記マスクレジスタのマスク時間データは前記マスクカウンタに、前記ディレイレジスタのディレイ時間データは前記ディレイカウンタに前記エッジ検出回路からのエッジ信号によりそれぞれロードされることを特徴とする請求項７記載のブラシレスモータ制御装置。
【請求項９】
前記マスクレジスタのマスク時間データは前記マスクカウンタに、前記ディレイカウンタのアップフロー信号によりロードされることを特徴とする請求項７記載のブラシレスモータ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ブラシレスモータの制御装置に関し、さらに詳しくは、モータディレイ回路を使用してモータの加速及び減速制御を可能にしたブラシレスモータ制御装置に関するものである。
【０００２】
【従来の技術】
ハードディスクドライブのスピンドルモータには３相ブラシレスモータが使用され、この３相ブラシレスモータの回転を制御する制御装置には、一般的にマイクロコンピュータにより構成されるモータディレイ回路が使用されている。
従来、このような３相ブラシレスモータの制御装置に用いられるモータディレイ回路においては、３相ブラシレスモータの各相の逆起電圧をコンパレータを通して検出し、このコンパレータで検出した各相の信号をモータディレイ回路に入力することにより、モータディレイ回路から、入力信号に対して所定の位相（例えば、３０°）を遅らせた各相の出力信号を取り出す。その後、この各相の出力信号を変換器により、ブラシレスモータの各相のスイッチング素子をオン・オフ制御する信号に変換した後、このスイッチング信号で各相のスイッチング素子をオン・オフ制御して各相のコイルに駆動電流を流すことにより回転磁界を発生させ、これによりロータを回転させて、ハードディスク等を一定の角速度（一定線速度）に制御するようにしている。
【０００３】
【発明が解決しようとする課題】
上記のような従来のブラシレスモータ制御装置に使用されるモータディレイ回路では、マイクロコンピュータの制御下においてブラシレスモータの加速制御が比較的容易に行うことができるが、マイクロコンピュータのみによる減速制御は不可能である。
そこで、従来におけるブラシレスモータの減速制御に際しては、各相のコイルに供給される電圧を一時的に停止するなどのハードウエア要素を付加し、このハードウエア要素を利用して減速制御を行うようにしている。
しかし、このような従来の制御方式は、マイクロコンピュータを利用して制御するにも関わらず、ブラシレスモータの負荷変動や電圧変動、あるいは外乱等の状況に応じた最適な加速、減速制御ができないという問題がある。
【０００４】
本発明は上記のような点に鑑みなされたもので、本発明の目的は、モータディレイ回路を用いてブラシレスモータの加速、減速制御を可能にするとともに、モータの状況に応じた最適なモータ制御を可能にしたブラシレスモータ制御装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記の目的を達成するために本発明は、円周方向に等間隔に配置した複数のコイルを複数の相に接続してなるステータと、前記ステータのコイルに相対向して回転可能に配置され、前記各相に対応する複数の極に着磁されたマグネットからなるロータと、前記各相の各コイルに供給される電流をオン、オフ制御する各相毎のスイッチング素子を備え、前記各相のスイッチング素子をオン、オフ制御して前記各相のコイルに駆動電流を流すことにより回転磁界を発生させて前記ロータを回転させるブラシレスモータの制御装置であって、前記各相のコイルに誘起される逆起電圧と基準値とを比較して基準値を越えるレベルの電圧をディレイ入力信号として抽出するコンパレータと、前記抽出された各相のディレイ入力信号をそれぞれサンプリングしてディレイ入力信号と相似の信号を出力する各相毎のサンプリング回路と、前記各相のサンプリング回路から出力されたそれぞれの信号の立ち上がりエッジ及び立ち下がりエッジを検出する各相毎のエッジ検出回路と、前記各相のエッジ検出回路毎に設けられ、該各エッジ検出回路で検出された信号のエッジの立ち上がり信号及び立ち下がり信号の一方を加速または減速制御処理に応じ選択して各相毎のモータディレイ割り込み要求信号として出力する各相毎のセレクタと、前記各相のモータディレイ割り込み要求信号に基づき信号パターンを加速から減速に切り替えてモータの減速制御処理を実行し、または信号パターンを減速から加速に切り替えてモータの加速制御処理を実行する割込制御手段と、前記各相のサンプリング回路から出力された各相の信号をそれぞれ所定時間遅延して各相のディレイ出力信号として出力する各相毎の遅延回路と、前記各相の遅延回路から出力される各ディレイ出力信号を前記割込制御手段の減速制御処理または加速制御処理に応じ選択して出力するセレクト回路と、前記セレクト回路から選択出力された各ディレイ出力信号を前記割込制御手段の減速制御処理または加速制御処理に応じ非反転のまま、または反転して送出する反転／非反転切替回路と、前記各相の反転／非反転切替回路から出力される各ディレイ出力信号に基づいて前記各相のスイッチング素子のオン、オフ用信号に変換して、それぞれのスイッチング素子に出力するロジック変換手段とを備えるものである。
【０００６】
本発明によれば、モータディレイ回路を用いてブラシレスモータの加速、減速制御を可能にするとともに、モータの状況に応じた最適なモータ制御を可能になる。
【０００７】
【発明の実施の形態】
以下、本発明にかかるブラシレスモータ制御装置の実施の形態について、図面を参照して説明する。
図１は本発明の実施の形態における３相ブラシレスモータ及びその制御装置の概略構成を示す図、図２は本発明の実施の形態におけるモータディレイ回路の構成を示すブロック図、図３は本発明の実施の形態における３相ブラシレスモータのロータ及びステータの説明図、図４は図３に示すロータ及びステータを組み合わせた状態のブラシレスモータの説明図である。
【０００８】
まず、３相ブラシレスモータの構成について図３及び図４を用いて説明する。この図３及び図４において、３相ブラシレスモータ１０は、円周方向に等間隔でＮ極とＳ極を交互に８極に着磁してなるロータ１１、及び基板１２１上にロータ１１の回転軸１１１を中心にして円周方向に等間隔に配置された６つのコイル１２２を有するステータ１２から構成される。
ステータ１２の各コイル１２２のうち、基板１２１の中心軸を挟んで相対向する２つのコイル同士を直列に接続することにより、Ａ、Ｂ、Ｃ３相のコイルＬＡ、ＬＢ、ＬＣを構成し、この各相のコイルＬＡ、ＬＢ、ＬＣは星型に接続されている。そして、各相のコイルＬＡ、ＬＢ、ＬＣの一端には端子１３Ａ、１３Ｂ、１３Ｃがそれぞれ接続され、また、各相のコイルＬＡ、ＬＢ、ＬＣの他端は中性点１３Ｄに共通に接続されている。
そして、図１に示すように、コイルＬＡの端子１３Ａはスイッチング素子ＳＷ−ＡＨ及びＳＷ−ＡＬを介して可変電圧源１４の正極と負極に接続され、コイルＬＢの端子１３Ｂはスイッチング素子ＳＷ−ＢＨ及びＳＷ−ＢＬを介して可変電圧源１４の正極と負極に接続され、また、コイルＬＣの端子１３Ｃはスイッチング素子ＳＷ−ＣＨ及びＳＷ−ＣＬを介して可変電圧源１４の正極と負極に接続されている。
【０００９】
次に、図１及び図２を用いて３相ブラシレスモータ１０を制御するブラシレスモータ制御装置の構成について説明する。
この図１において、ブラシレスモータ制御装置は、コンパレータ２０、モータディレイ回路３０及びロジック変換器４０を備える。
コンパレータ３０は、３相ブラシレスモータ１０の回転に伴い各相のコイルＬＡ、ＬＢ、ＬＣに誘起される逆起電圧ＶＡ、ＶＢ、ＶＣ（図５参照）と基準値（中性点電位）とを比較し、基準値を越えるレベルの電圧をディレイ入力信号Ｖａ、Ｖｂ、Ｖｃ（図５参照）として各相毎に抽出するものであり、この各相毎に抽出されたディレイ入力信号Ｖａ、Ｖｂ、Ｖｃはモータディレイ回路３０に出力される。
ロジック変換器４０は、モータディレイ回路３０から出力されるディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃ（図５参照）をスイッチング素子ＳＷ−ＡＨ及びＳＷ−ＡＬ、スイッチング素子ＳＷ−ＢＨ及びＳＷ−ＢＬ、スイッチング素子ＳＷ−ＣＨ及びＳＷ−ＣＬのオン、オフ用の信号（図５参照）に変換して、それぞれのスイッチング素子に出力するものである。
【００１０】
モータディレイ回路３０はディレイ入力信号Ｖａ、Ｖｂ、Ｖｃを例えば３０°の位相差に相当するディレイ時間遅延させたディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃを生成するとともに、モータの加速制御及び減速制御を可能にするものであって、マイクロコンピュータから構成される。
このモータディレイ回路３０は、図２に示すように、コンパレータ２０からのディレイ入力信号Ｖａ、Ｖｂ、Ｖｃを夫々サンプリングしてディレイ入力信号Ｖａ、Ｖｂ、Ｖｃと相似な信号Ｖａ’、Ｖｂ’、Ｖｃ’を出力するサンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃを備える。
この各サンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃには、例えば１６ＭＨｚのメインクロックＭＣＫを１／４分周したサンプリング用のクロック信号とサンプリングの有無を選択する信号ＰＡ、ＰＢ、ＰＣを２入力とするアンドゲートＧＡ、ＧＢ、ＧＣがそれぞれ接続されている。
【００１１】
また、モータディレイ回路３０は、各サンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃから出力されるそれぞれの信号Ｖａ’、Ｖｂ’、Ｖｃ’の立ち上がりエッジ及び立ち下がりエッジを検出するエッジ検出回路３０２Ａ、３０２Ｂ、３０２Ｃと、このエッジ検出回路３０２Ａ、３０２Ｂ、３０２Ｃで検出された信号Ｖａ’、Ｖｂ’、Ｖｃ’のエッジ立ち下がり信号を送出する回路３０３Ａ１、３０３Ｂ１、３０３Ｃ１と、エッジ検出回路３０２Ａ、３０２Ｂ、３０２Ｃで検出された信号Ｖａ’、Ｖｂ’、Ｖｃ’のエッジ立ち上がり信号を送出する回路３０３Ａ２、３０３Ｂ２、３０３Ｃ２と、エッジ検出回路３０２Ａ、３０２Ｂ、３０２Ｃで検出された信号Ｖａ’、Ｖｂ’、Ｖｃ’のエッジ立ち上がり及び立ち下がり信号を送出する回路３０３Ａ３、３０３Ｂ３、３０３Ｃ３と、回路３０３Ａ１、３０３Ａ２及び３０３Ａ３の１つを選択してＡ相のモータディレイ割り込み要求信号ＳＡとして出力するセレクタ３０４Ａと、回路３０３Ｂ１、３０３Ｂ２及び３０３Ｂ３の１つを選択してＢ相のモータディレイ割り込み要求信号ＳＢとして出力するセレクタ３０４Ｂと、回路３０３Ｃ１、３０３Ｃ２及び３０３Ｃ３の１つを選択してＣ相のモータディレイ割り込み要求信号ＳＣとして出力するセレクタ３０４Ｃを備える。
【００１２】
更に、モータディレイ回路３０は、各サンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃから出力される信号Ｖａ’、Ｖｂ’、Ｖｃ’をそれぞれラッチするラッチ回路３０５Ａ、３０５Ｂ、３０５Ｃと、このラッチ回路３０５Ａ、３０５Ｂ、３０５Ｃにラッチされた信号Ｖａ’、Ｖｂ’、Ｖｃ’をディレイ入力信号Ｖａ、Ｖｂ、Ｖｃよりそれぞれ所定時間遅延することによりディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃとして出力するＤ−フリップフロップ３０６Ａ、３０６Ｂ、３０６Ｃと、このＤ−フリップフロップ３０６Ａ、３０６Ｂ、３０６Ｃから出力されるディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃを選択して送出するセレクト回路３０７と、このセレクト回路３０７から選択出力されるディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃを非反転のまま、または反転して送出する反転／非反転切替回路３０８Ａ、３０８Ｂ、３０８Ｃを備える。
なお、ラッチ回路３０５Ａ、３０５Ｂ、３０５Ｃ及びＤ−フリップフロップ３０６Ａ、３０６Ｂ、３０６Ｃは遅延回路を構成する。
【００１３】
また、３０９は各サンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃから出力される信号Ｖａ’、Ｖｂ’、Ｖｃ’のエッジ部以外の期間をマスクするためのマスクカウンタであり、このマスクカウンタ３０９は、例えば１６ＭＨｚのメインクロックＭＣＫを１／２５６分周した信号をクロックとする８ビットのカウンタから構成され、そのアップフロー信号ＵＦＭはエッジ検出回路３０２Ａ、３０２Ｂ、３０２Ｃにエッジ検出開始信号として入力される。３１０はマスクカウンタ３０９のカウント内容を設定する８ビットのマスクレジスタである。
また、３１１はＤ−フリップフロップ３０６Ａ、３０６Ｂ、３０６Ｃから出力されるディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃをディレイ入力信号Ｖａ、Ｖｂ、Ｖｃより所定時間遅延させるためのディレイカウンタであり、このディレイカウンタ３１１は、例えば１６ＭＨｚのメインクロックＭＣＫを１／５１２分周した信号をクロックとする８ビットのカウンタから構成され、そのアップフロー信号ＵＦＤはＤ−フリップフロップ３０６Ａ、３０６Ｂ、３０６Ｃに遅延クロックとして入力される。３１２はディレイカウンタ３１１のカウント内容を設定する８ビットのディレイレジスタである。
【００１４】
上記回路３０３Ａ３、３０３Ｂ３及び３０３Ｃ３からのエッジ検出信号の論理和をとるＯＲゲート３１３の出力信号はロード信号ＬＤとして、ＯＲゲート３１４を介してマスクカウンタ３０９に加えられ、これにより、ディレイ入力マスクレジスタ３１０にセットされた内容がマスクカウンタ３０９にプリセットされる構成になっている。また、ディレイカウンタ３１１のアップフロー信号ＵＦＤもＯＲゲート３１４を介してマスクカウンタ３０９にプリセット信号として入力されるようになっている。
さらに、ＯＲゲート３１３の出力信号はロード信号ＬＤとしてディレイカウンタ３１１に加えられ、これにより、ディレイレジスタ３１２にセットされた内容がディレイカウンタ３１１にプリセットされる構成になっている。また、ＯＲゲート３１３の出力信号はラッチ回路３０５Ａ、３０５Ｂ、３０５Ｃにゲート信号として加えられる構成になっている。
【００１５】
図２において、３１５はＡ相のモータディレイ割り込み要求信号ＳＡに基づいてディレイ入力信号Ｖａの１周期＝１／４回転に相当するエッジ間の時間を計測するＡ相用エッジ間時間計測手段であり、３１６はＢ相のモータディレイ割り込み要求信号ＳＢに基づいてディレイ入力信号Ｖｂの１周期＝１／４回転に相当するエッジ間の時間を計測するＢ相用エッジ間時間計測手段であり、３１７はＣ相のモータディレイ割り込み要求信号ＳＣに基づいてディレイ入力信号Ｖｂの１周期＝１／４回転に相当するエッジ間の時間を計測するＣ相用エッジ間時間計測手段である。
また、３１８はＡ、Ｂ、Ｃ相の各エッジ間時間計測手段３１５、３１６、３１７で計測された計測値に基づいてマスク時間及びディレイ時間を算出する演算手段であり、この演算手段３１８により算出されたマスク時間データはマスクレジスタ３１０にセットされる。また、演算手段３１８により算出されたディレイ時間データはディレイレジスタ３１２にセットされる。
【００１６】
３１９は各相のモータディレイ割り込み要求信号ＳＡ、ＳＢ、ＳＣに基づき、信号パターンを加速から減速に切り替えてモータの減速制御処理を実行したり、信号パターンを減速から加速に切り替えてモータの加速制御処理を実行したりする割込制御手段であり、この割込制御手段３１９は、モータディレイ割り込み要求信号ＳＡ、ＳＢ、ＳＣを受けることにより、セレクタ３０４Ａ、３０４Ｂ、３０４Ｃに対して選択信号ＤＩＥＧ０，１を出力し、セレクト回路３０７に対しては選択信号ＤＯＥＳＬ０，１，２を出力し、また、反転／非反転切替回路３０８Ａ、３０８Ｂ、３０８Ｃに対しては指令信号ＤＯ０Ｐ、ＤＯ１Ｐ、ＤＯ２Ｐを出力する構成になっている。
【００１７】
次に、上記のように構成された本実施の形態におけるブラシレスモータ制御装置の動作について、図５ないし図８に示すタイミングチャート及び図１、図２を参照して説明する。
図５は、３相ブラシレスモータ１０の制御タイミングと各部の波形を示す図である。
図１において、スイッチング素子ＳＷ−ＡＨ及びＳＷ−ＡＬ、スイッチング素子ＳＷ−ＢＨ及びＳＷ−ＢＬ、スイッチング素子ＳＷ−ＣＨ及びＳＷ−ＣＬに図５に示す波形の信号がロジック変換器４０から供給されることにより、各スイッチング素子がオン、オフ制御されると、各相のコイルＬＡ、ＬＢ、ＬＣに駆動電流が流れ、回転磁界を発生させることによりロータ１１が回転される。
これに伴い、各相のコイルＬＡ、ＬＢ、ＬＣには図５に示す逆起電圧ＶＡ、ＶＢ、ＶＣが誘起される。この逆起電圧ＶＡ、ＶＢ、ＶＣはコンパレータ２０を通すことにより、逆起電圧ＶＡ、ＶＢ、ＶＣは基準値と比較され、基準値を越えるレベルの電圧、具体的には図５に示すように、逆起電圧ＶＡ、ＶＢ、ＶＣを中性点電位でスライスした波形のディレイ入力信号Ｖａ、Ｖｂ、Ｖｃが出力される。また、このディレイ入力信号Ｖａ、Ｖｂ、Ｖｃはモータディレイ回路３０のＤ−フリップフロップ３０６Ａ、３０６Ｂ、３０６Ｃとディレイカウンタ３１１により所定の時間幅遅延され、図５に示す波形のディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃが出力され、ロジック変換器４０に入力される。
【００１８】
図６はモータ加速制御時の各部の波形を示すタイミングチャートである。この図６において、ディレイ入力信号Ｖａ、Ｖｂ、Ｖｃは、約１２０°ずつ位相のずれた３相の信号であり、その周期は、モータの回転速度に応じて変化し、１周期がモータの１／４回転に相当する。
また、ディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃは、ディレイ入力信号Ｖａ、Ｖｂ、Ｖｃより約３０°ずつ位相の遅れた信号となる。
上記３０°の位相差に相当するディレイ時間幅は、ディレイカウンタ３１１にセットされた内容により決定される。
なお、ディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃの出力先の入れ替え、及びディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃの極性の切り替えはプログラムで設定可能である。
また、この時の図６に示すディレイ入力信号Ｖａ、Ｖｂ、Ｖｃ及びディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃは、セレクト回路３０７に対する選択信号がＤＯＥＳＬ０＝ＤＯＥＳＬ１＝ＤＯＥＳＬ２＝０、反転／非反転切替回路３０８Ａ、３０８Ｂ、３０８Ｃに対する指令信号がＤＯ０Ｐ＝ＤＯ１Ｐ＝ＤＯ２Ｐ＝０の場合である。
【００１９】
次に、モータディレイ回路３０を使用して、加速から減速へ切り替え制御する場合について、図７を参照して説明する。図７は加速から減速への状態遷移を示すタイミングチャートである。
減速制御の実行中は、各サンプリング回路３０１Ａ、３０１Ｂ、３０１ＣのアンドゲートＧＡ、ＧＢ、ＧＣに入力される信号ＰＡ、ＰＢ、ＰＣを設定することにより、各サンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃで入力サンプリングを行うディレイ入力信号Ｖａ、Ｖｂ、Ｖｃを制御するとともに、ディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃの極性が反転されるように反転／非反転切替回路３０８Ａ、３０８Ｂ、３０８Ｃを反転出力に設定する。そして、信号ＰＡ＝ＰＢ＝ＰＣ＝０に設定することにより、初段でサンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃによりサンプリングされたデータが保持される。
【００２０】
まず、図７に示すＴ１の時点でディレイ入力信号Ｖｃの立ち上がりエッジが検出されることにより、そのモータディレイ割り込み要求信号ＳＣが割込制御手段３１９に入力されると、加速から減速処理に切り替えられる。そして、ディレイ入力信号Ｖｃの立ち上がりエッジの検出後、ディレイ入力信号Ｖｂの立ち下がりエッジのみが受け付け可能になるように、セレクタ３０４Ｂを設定する。同時に、全てのディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃの極性が反転されるように反転／非反転切替回路３０８Ａ、３０８Ｂ、３０８Ｃを反転出力に設定し、かつサンプリング回路３０１Ａ、３０１Ｂ、３０１ＣのアンドゲートＧＡ、ＧＢ、ＧＣに対する信号をＰＡ＝０、ＰＢ＝１、ＰＣ＝０に設定する。
次いで、図７に示すＴ２の時点でディレイ入力信号Ｖｂの立ち下がりエッジが検出されることにより、そのモータディレイ割り込み要求信号ＳＢが割込制御手段３１９に入力されると、ディレイ入力信号Ｖａの立ち上がりエッジのみが受け付け可能になるように、セレクタ３０４Ａを設定する。
そして、図７に示すＴ３の時点でディレイ入力信号Ｖａの立ち上がりエッジが検出されることにより、そのモータディレイ割り込み要求信号ＳＡが割込制御手段３１９に入力されると、モータディレイ割り込み要求信号ＳＡによる割り込み処理が実行される。
【００２１】
以下、同様にして、ディレイ入力信号Ｖｃの立ち上がりエッジ検出→ディレイ入力信号Ｖｂの立ち下がりエッジ検出→ディレイ入力信号Ｖａの立ち上がりエッジ検出→ディレイ入力信号Ｖｃの立ち上がりエッジ検出→ディレイ入力信号Ｖｂの立ち下がりエッジ検出→ディレイ入力信号Ｖａの立ち上がりエッジ検出をサイクリックに行うことにより、有効なディレイ入力信号の入力及びエッジ方向を切り替え、これにより、Ｔ１時点以降のディレイ入力信号Ｖａ、Ｖｂ、Ｖｃ及びディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃは図７に示すようになり、減速制御処理を実行できる。
【００２２】
次に、モータディレイ回路３０を使用して、減速から加速へ切り替え制御する場合について、図８を参照して説明する。図８は減速から加速への状態遷移を示すタイミングチャートである。
まず、図８に示すＴ４の時点でディレイ入力信号Ｖａの立ち下がりエッジが検出されることにより、そのモータディレイ割り込み要求信号ＳＡが割込制御手段３１９に入力されると、減速から加速処理に切り替えられる。そして、全てのディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃが非反転のまま出力されるように反転／非反転切替回路３０８Ａ、３０８Ｂ、３０８Ｃを非反転の状態に設定し、かつ、ディレイ入力信号Ｖａ、Ｖｂ、Ｖｃの立ち上がり及び立ち下がりの両エッジが検出できるように、セレクタ３０４Ａ、３０４Ｂ、３０４Ｃを設定する。同時に、全サンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃがサンプリング動作できるように、アンドゲートＧＡ、ＧＢ、ＧＣに対する信号をＰＡ＝１、ＰＢ＝１、ＰＣ＝１に設定する。これにより、各ディレイ入力信号Ｖａ、Ｖｂ、Ｖｃはそれぞれのサンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃでサンプリングされる。
したがって、Ｔ４時点以降のディレイ入力信号Ｖａ、Ｖｂ、Ｖｃ及びディレイ出力信号ＶＤａ、ＶＤｂ、ＶＤｃは図８に示すようになり、加速制御処理を実行できる。
【００２３】
また、、本実施の形態においては、Ａ相用エッジ間時間計測手段３１５により、Ａ相のモータディレイ割り込み要求信号ＳＡに基づいてディレイ入力信号Ｖａの１周期＝１／４回転に相当するエッジ間の時間を計測できる。
また、７はＣ相のモータディレイ割３１６により、Ｂ相のモータディレイ割り込み要求信号ＳＢに基づいてディレイ入力信号Ｖｂの１周期＝１／４回転に相当するエッジ間の時間を計測できる。
さらに、Ｃ相用エッジ間時間計測手段３１７により、Ｃ相のモータディレイ割り込み要求信号ＳＣに基づいてディレイ入力信号Ｖｂの１周期＝１／４回転に相当するエッジ間の時間を計測できる。
また、演算手段３１８により、Ａ、Ｂ、Ｃ相の各エッジ間時間計測手段３１５、３１６、３１７で計測された計測値に基づいてマスク時間及びディレイ時間を算出できる。
例えば、エッジ間時間計測手段３１５、３１６、３１７で計測された１周期＝１／４回転に相当するエッジ間の時間が△ｔとすれば、△ｔ／４がマスク時間となり、△ｔ／８がディレイ時間となり、これらはデジタル化されて、それぞれのマスクレジスタ３１０またはでディレイレジスタ３１２にセットできる。
【００２４】
上記のような本発明の実施の形態によれば、モータディレイ回路３０にサンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃ、エッジ検出回路３０２Ａ、３０２Ｂ、３０２Ｃ、検出されたエッジ信号からモータディレイ割り込み要求信号ＳＡ、ＳＢ、ＳＣを選択するセレクタ３０４Ａ、３０４Ｂ、３０４Ｃ及び割込制御手段３１９を付加し、検出されたエッジ信号モータディレイ割り込み要求信号ＳＡ、ＳＢ、ＳＣに基づいて割込制御手段３１９を動作させることにより、信号パターンを加速から減速に切り替えて減速制御するとともに、信号パターンを減速から加速に切り替えて加速制御する構成にしたので、加速制御のみならず、減速制御も可能になり、加速から減速、または減速から加速への遷移もスムーズになり、角速度一定の回転制御を最適に行うことができる。
また、サンプリング回路３０１Ａ、３０１Ｂ、３０１Ｃ及びエッジ検出回路３０２Ａ、３０２Ｂ、３０２Ｃを備えることにより、モータの動作状態を監視できるため、モータの状況に応じた最適なブラシレスモータ制御システムを実現することができる。
【００２５】
なお、本発明におけるブラシレスモータ制御システムは、ハードディスクドライブ用のスピンドルモータに限らず、ＶＴＲその他のモータにも適用できることは勿論である。
また、本発明は上記実施の形態に示すように、３相ブラシレスモータに限定されず、２相のブラシレスモータあるいは３相以上のブラシレスモータにも適用できる。
【００２６】
【発明の効果】
以上説明したように本発明によれば、モータディレイ回路を用いてブラシレスモータの加速、減速制御を可能にするとともに、加速から減速、または減速から加速への遷移もスムーズになり、角速度一定の回転制御を最適に行うことができる。
また、本発明によれば、モータの動作状態を監視できるため、モータの状況に応じた最適なモータ制御システムを実現できるという効果を有する。
【図面の簡単な説明】
【図１】本発明の実施の形態における３相ブラシレスモータ及びその制御装置の概略構成を示す図である。
【図２】本発明の実施の形態におけるモータディレイ回路の構成を示すブロック図である。
【図３】本発明の実施の形態におけるブラシレスモータのロータ及びステータの説明図である。
【図４】図３に示すロータ及びステータを組み合わせた状態のブラシレスモータの説明図である。
【図５】本発明の実施の形態における３相ブラシレスモータ１０の制御タイミングと各部の波形を示す図である。
【図６】本発明の実施の形態におけるモータ加速制御時の各部の波形を示すタイミングチャートである。
【図７】本発明の実施の形態における加速から減速への状態遷移を示すタイミングチャートである。
【図８】本発明の実施の形態における減速から加速への状態遷移を示すタイミングチャートである。
【符号の説明】
１０……３相ブラシレスモータ、１１……ロータ、１２……ステータ、ＬＡ、ＬＢ、ＬＣ……各相のコイル、２０……コンパレータ、３０……モータディレイ回路、４０……ロジック変換器、３０１Ａ、３０１Ｂ、３０１Ｃ……サンプリング回路、３０２Ａ、３０２Ｂ、３０２Ｃ……エッジ検出回路、３０４Ａ、３０４Ｂ、３０４Ｃ……セレクタ、３０５Ａ、３０５Ｂ、３０５Ｃ……ラッチ回路、３０６Ａ、３０６Ｂ、３０６Ｃ……Ｄ−フリップフロップ、３０７……セレクト回路、３０８Ａ、３０８Ｂ、３０８Ｃ……反転／非反転切替回路、３０９……マスクカウンタ、３１０……マスクレジスタ、３１１……ディレイカウンタ、３１２……ディレイレジスタ、３１５……Ａ相用エッジ間時間計測手段、３１６……Ｂ相用エッジ間時間計測手段、３１７……Ｃ相用エッジ間時間計測手段、３１８……演算手段、３１９……割込制御手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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