(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された下部層間絶縁膜と、
前記下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列された複数の強誘電体キャパシタと、
前記強誘電体キャパシタの間を覆いつつ前記強誘電体キャパシタの上面を露出させる層間絶縁膜と、
前記層間絶縁膜上にのみ形成されたビアエッチング阻止膜パターンと、
前記ビアエッチング阻止膜パターン上に形成された上部層間絶縁膜と、
隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタと電気的に接続され、前記強誘電体キャパシタの間においては前記ビアエッチング阻止膜パターンに接するように配された複数のプレートラインと、を備え、
前記強誘電体キャパシタは各々順次に積層された下部電極、強誘電体膜パターン及び上部電極を備え、前記プレートラインは隣り合う少なくとも２つの行上に配列された前記上部電極と直接的に接触し、
前記プレートラインは前記上部層間絶縁膜を貫通するスリット型共通ビアホールを介して隣り合う少なくとも２つの行上に配列された前記上部電極と直接的に接触する共通プレートラインであることを特徴とする強誘電体メモリ素子。
【請求項２】
前記ビアエッチング阻止膜パターンは前記層間絶縁膜及び前記上部層間絶縁膜とエッチング選択比が異なる物質よりなることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項３】
前記層間絶縁膜及び前記上部層間絶縁膜は酸化膜よりなり、前記ビアエッチング阻止膜パターンはチタン酸化膜、アルミニウム酸化膜、シリコン窒化膜及びシリコン酸窒化膜よりなる群から選ばれた膜よりなることを特徴とする請求項２に記載の強誘電体メモリ素子。
【請求項４】
前記ビアエッチング阻止膜パターン上に被覆されて水素の浸透を防止するカプセル化障壁膜をさらに備えることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項５】
前記カプセル化障壁膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜、シリコン窒化膜及びセリウム酸化膜よりなる群から選ばれた金属酸化膜であることを特徴とする請求項４に記載の強誘電体メモリ素子。
【請求項６】
前記層間絶縁膜及び前記ビアエッチング阻止膜パターンは前記強誘電体キャパシタの上面を露出させるセルビアホールを限定し、前記セルビアホールは前記スリット型共通ビアホールと重畳することを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項７】
前記下部層間絶縁膜内には、
前記半導体基板上に行方向及び列方向に沿って２次元的に配列された複数のセルトランジスタと、
前記セルトランジスタのドレイン領域と電気的に接続される複数のビットラインと、
前記セルトランジスタのソース領域と電気的に接続される複数のコンタクトプラグと、を備え、
前記強誘電体キャパシタは前記コンタクトプラグを介して前記ソース領域と電気的に接続されることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項８】
前記上部層間絶縁膜は順次に積層された第１及び第２上部層間絶縁膜を備え、
前記第１及び第２上部層間絶縁膜の間に前記スリット型共通ビアホールの両側にストラッピングラインをさらに備えることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項９】
半導体基板上に下部層間絶縁膜を形成する段階と、
前記下部層間絶縁膜上に行方向及び列方向に沿って２次元的に複数の強誘電体キャパシタを形成する段階と、
前記強誘電体キャパシタを覆う層間絶縁膜及びビアエッチング阻止膜を順次に形成する段階と、
前記強誘電体キャパシタの間を覆いつつ前記強誘電体キャパシタの上面を露出させるセルビアホールが形成されるように前記ビアエッチング阻止膜及び前記層間絶縁膜をパターニングする段階と、
前記セルビアホールを完全に埋め込む第１上部層間絶縁膜を形成する段階と、
前記第１上部層間絶縁膜上にストラッピングラインを形成する段階と、
前記ストラッピングラインを完全に覆う第２上部層間絶縁膜を形成する段階と、
前記パターニングされたビアエッチング阻止膜をエッチング終了点として前記第２及び第１上部層間絶縁膜をエッチングしてスリット型共通ビアホールを形成する段階と、
前記スリット型共通ビアホール内に導電層を蒸着することにより、隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタと電気的に接続され、前記強誘電体キャパシタの間においては前記ビアエッチング阻止膜パターンに接するように配された複数のプレートラインを形成する段階と、を含み、
前記強誘電体キャパシタを形成する段階は、前記下部層間絶縁膜上に下部電極膜、強誘電体膜及び上部電極膜を順次に形成する段階と、
前記上部電極膜、前記強誘電体膜及び前記下部電極膜を連続的にパターニングして下部電極、強誘電体膜パターン及び上部電極が順次に積層された複数の強誘電体キャパシタを形成する段階と、を含み、
前記プレートラインは前記第１及び第２上部層間絶縁膜を貫通する前記スリット型共通ビアホールを介して隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタの前記上部電極と直接的に接触する共通プレートラインとして形成することを特徴とする強誘電体メモリ素子の製造方法。
【請求項１０】
前記ビアエッチング阻止膜は前記層間絶縁膜、前記第１上部層間絶縁膜及び前記第２上部層間絶縁膜とエッチング選択比が異なる物質から形成することを特徴とする請求項９に記載の強誘電体メモリ素子の製造方法。
【請求項１１】
前記層間絶縁膜、前記第１上部層間絶縁膜及び前記第２上部層間絶縁膜は酸化膜を用いて形成し、前記ビアエッチング阻止膜はチタン酸化膜、アルミニウム酸化膜、シリコン窒化膜及びシリコン酸窒化膜よりなる群から選ばれた膜を用いて形成することを特徴とする請求項１０に記載の強誘電体メモリ素子の製造方法。
【請求項１２】
前記ビアエッチング阻止膜及び前記層間絶縁膜をパターニングする段階後に、水素の浸透を防止するカプセル化障壁膜を被覆する段階をさらに含むことを特徴とする請求項９に記載の強誘電体メモリ素子の製造方法。
【請求項１３】
前記カプセル化障壁膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜、シリコン窒化膜及びセリウム酸化膜よりなる群から選ばれた金属酸化膜を用いて形成することを特徴とする請求項１２に記載の強誘電体メモリ素子の製造方法。
【請求項１４】
前記プレートラインは前記第１及び第２上部層間絶縁膜と前記カプセル化障壁膜とを貫通するスリット型共通ビアホールを介して隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタと直接的に接触する共通プレートラインとして形成することを特徴とする請求項１２に記載の強誘電体メモリ素子の製造方法。
【請求項１５】
前記強誘電体膜はＰｂ（Ｚｒ，Ｔｉ）Ｏ３膜、ＳｒＢｉ２Ｔａ２Ｏ９膜及びＳｒＢｉ（Ｔａ，Ｎｂ）２Ｏ９膜よりなる群から選ばれた膜を用いて形成することを特徴とする請求項９に記載の強誘電体メモリ素子の製造方法。
【請求項１６】
前記下部層間絶縁膜を形成する段階前に、
前記半導体基板上に行方向及び列方向に沿って２次元的に配列された複数のセルトランジスタを形成する段階と、
前記セルトランジスタを有する半導体基板の全面に第１下部層間絶縁膜を形成する段階と、
前記第１下部層間絶縁膜を貫通して前記セルトランジスタのドレイン領域と電気的に接続される複数のビットラインを形成する段階と、
前記ビットラインの形成された半導体基板の全面に第２下部層間絶縁膜を形成する段階と、
前記第２及び第１下部層間絶縁膜を貫通して前記強誘電体キャパシタと前記セルトランジスタのソース領域とを電気的に接続させる複数のコンタクトプラグを形成する段階と、を含むことを特徴とする請求項９に記載の強誘電体メモリ素子の製造方法。
【請求項１７】
半導体基板上に形成された下部層間絶縁膜と、
前記下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列された複数の強誘電体キャパシタと、
前記強誘電体キャパシタの間に前記強誘電体キャパシタと同じ高さに充填されて前記強誘電体キャパシタの上面を露出させている層間絶縁膜と、
前記層間絶縁膜上に形成されるが、隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタの間においては前記層間絶縁膜を露出させるように形成されたビアエッチング阻止膜パターンと、
前記ビアエッチング阻止膜パターン上に形成された上部層間絶縁膜と、
前記隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタと電気的に接続されるように配された複数のプレートラインと、を備え、
前記強誘電体キャパシタは各々順次に積層された下部電極、強誘電体膜パターン及び上部電極を備え、前記プレートラインは隣り合う少なくとも２つの行上に配列された前記上部電極と直接的に接触し、
前記プレートラインは前記上部層間絶縁膜を貫通するスリット型共通ビアホールを介して前記隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタと直接的に接触する共通プレートラインであることを特徴とする強誘電体メモリ素子。
【請求項１８】
前記ビアエッチング阻止膜パターンは前記層間絶縁膜及び前記上部層間絶縁膜とエッチング選択比が異なる物質よりなることを特徴とする請求項１７に記載の強誘電体メモリ素子。
【請求項１９】
前記層間絶縁膜及び前記上部層間絶縁膜は酸化膜よりなり、前記ビアエッチング阻止膜パターンはチタン酸化膜、アルミニウム酸化膜、シリコン窒化膜及びシリコン酸窒化膜よりなる群から選ばれた膜よりなることを特徴とする請求項１８に記載の強誘電体メモリ素子。
【請求項２０】
前記強誘電体キャパシタと前記層間絶縁膜との間、または前記上部層間絶縁膜の内部に水素の浸透を防止するカプセル化障壁膜がさらに挟まれていることを特徴とする請求項１７に記載の強誘電体メモリ素子。
【請求項２１】
前記カプセル化障壁膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜、シリコン窒化膜及びセリウム酸化膜よりなる群から選ばれた金属酸化膜であることを特徴とする請求項２０に記載の強誘電体メモリ素子。
【請求項２２】
半導体基板上に下部層間絶縁膜を形成する段階と、
前記下部層間絶縁膜上に行方向及び列方向に沿って２次元的に複数の強誘電体キャパシタを形成する段階と、
前記強誘電体キャパシタを覆う層間絶縁膜を形成した後、前記強誘電体キャパシタの上面が露出されるまで平坦化させる段階と、
前記平坦化した層間絶縁膜を備える半導体基板の全面にビアエッチング阻止膜を形成する段階と、
前記ビアエッチング阻止膜を備える半導体基板の全面に第１上部層間絶縁膜を形成する段階と、
前記第１上部層間絶縁膜上にストラッピングラインを形成する段階と、
前記ストラッピングラインを完全に覆う第２上部層間絶縁膜を形成する段階と、
前記ビアエッチング阻止膜をエッチング終了点として隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタの間において前記第２上部層間絶縁膜及び前記第１上部層間絶縁膜を選択的にエッチングしてスリット型共通ビアホールを形成する段階と、
前記第２上部層間絶縁膜、前記第１上部層間絶縁膜及び前記層間絶縁膜をエッチングせずに前記スリット型共通ビアホール内のビアエッチング阻止膜をエッチングして前記強誘電体キャパシタの上面を露出させる段階と、
前記スリット型共通ビアホール内に導電層を蒸着することにより、前記隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタと電気的に接続され、前記強誘電体キャパシタの間においては前記層間絶縁膜に接するように配された複数のプレートラインを形成する段階と、を含み、
前記強誘電体キャパシタを形成する段階は、前記下部層間絶縁膜上に下部電極膜、強誘電体膜及び上部電極膜を順次に形成する段階と、
前記上部電極膜、前記強誘電体膜及び前記下部電極膜を連続的にパターニングして下部電極、強誘電体膜パターン及び上部電極が順次に積層された複数の強誘電体キャパシタを形成する段階と、を含み、
前記プレートラインは前記第１及び第２上部層間絶縁膜を貫通する前記スリット型共通ビアホールを介して隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタの前記上部電極と直接的に接触する共通プレートラインとして形成することを特徴とする強誘電体メモリ素子の製造方法。
【請求項２３】
前記ビアエッチング阻止膜は前記層間絶縁膜、前記第１上部層間絶縁膜及び前記第２上部層間絶縁膜とエッチング選択比が異なる物質から形成することを特徴とする請求項２２に記載の強誘電体メモリ素子の製造方法。
【請求項２４】
前記層間絶縁膜、前記第１上部層間絶縁膜及び前記第２上部層間絶縁膜は酸化膜を用いて形成し、前記ビアエッチング阻止膜はチタン酸化膜、アルミニウム酸化膜、シリコン窒化膜及びシリコン酸窒化膜よりなる群から選ばれた膜を用いて形成することを特徴とする請求項２３に記載の強誘電体メモリ素子の製造方法。
【請求項２５】
前記層間絶縁膜を平坦化させる段階は、エッチバックまたは化学機械的研磨により行われることを特徴とする請求項２２に記載の強誘電体メモリ素子の製造方法。
【請求項２６】
前記強誘電体キャパシタと前記層間絶縁膜との間、または前記第１層間絶縁膜または第２層間絶縁膜の内部に水素の浸透を防止するカプセル化障壁膜を被覆する段階をさらに含むことを特徴とする請求項２２に記載の強誘電体メモリ素子の製造方法。
【請求項２７】
前記カプセル化障壁膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜、シリコン窒化膜及びセリウム酸化膜よりなる群から選ばれた金属酸化膜を用いて形成することを特徴とする請求項２６に記載の強誘電体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子に係り、特に、強誘電体キャパシタを備える強誘電体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体膜を用いた強誘電体メモリ素子が次世代メモリとして注目されている。強誘電体メモリ素子においては、印加する電場の方向に応じて分極方向を調節することにより信号を入力し、電場を除去した時に残っている残留分極の方向に応じてデジタル信号１及び０を貯蔵する原理を用いる。かかる強誘電体メモリ素子は、優れた耐久性、数十ナノ秒の速い速度、５Ｖ以下の低い駆動電圧、及び低い消費電力特性を有する。しかしながら、前記強誘電体メモリ素子がこのように優れた特性を有しているとしても、メモリ製品として十分に活用されるためにはさらなる高集積化が必要である。
【０００３】
強誘電体メモリ素子の高集積化のためには、１Ｔ／１Ｃ（１トランジスタ及び１強誘電体キャパシタ）セル構造の実現、強誘電体キャパシタの小型化技術、多層配線工程の開発だけではなく、耐熱性、ＤＲＡＭ／ＳＲＡＭに匹敵する書込み／読出し耐久性などの信頼性確保が必要である。
【０００４】
中でも、強誘電体キャパシタの小型化技術は高集積化が進むに伴い最も重要で且つ複雑な技術となる。このことは、高集積化が進むに伴い格段に狭まった強誘電体キャパシタ領域による強誘電性の変化の程度が未だ十分に検証されておらず、小型化したキャパシタに対する後続工程が一層困難になったからである。そして、強誘電体メモリ素子の固有特性上、セルごとにビアホールを形成してプレートラインに連結しなければならないためでもある。各セルごとにビアホールを形成する従来の製造方法は０．２５μｍデザインルール以下のキャパシタ領域においては不可能である。
【０００５】
従って、小型化したキャパシタにおいてプレートラインとの連結のためのビアホールを形成する新しい技術が望まれる。しかし、この技術は、キャパシタにダメージを与えない技術ではなければならない。ダメージは通常エッチング工程において用いるエッチング用ケミカル（ガスや溶液）により生じうるが、これにより残留分極特性が劣化したりその分布が悪くなったりする問題、すなわち、キャパシタが劣化する問題が生じるからである。特に、各々のキャパシタにおける残留分極が不均一になれば強誘電体メモリ素子のセンシングマージンが減るという不良が起こりうる。これは、強誘電体メモリ素子の処理方式が参照セルのキャパシタとメモリセルのキャパシタの残留分極値とを互いに比較してその差を認識する方式である点に起因する。
【０００６】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、プレートラインと強誘電体キャパシタとの連結構造を改善することによりさらなる高集積化を図ることのできる強誘電体メモリ素子を提供することである。
【０００７】
本発明が解決しようとする他の技術的課題は、一層高集積化した強誘電体メモリ素子を製造するに当たって、キャパシタ特性を劣化させずにビアホールを形成する方法を含む強誘電体メモリ素子の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
前記技術的な課題を達成するために、本発明による強誘電体メモリ素子は、複数の強誘電体キャパシタを備える。前記強誘電体キャパシタは半導体基板上に形成された下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列される。前記強誘電体キャパシタの上面は前記強誘電体キャパシタの間を覆う層間絶縁膜により露出される。この層間絶縁膜上にのみビアエッチング阻止膜パターンが形成される。そして、前記ビアエッチング阻止膜パターン上には上部層間絶縁膜が形成される。複数のプレートラインが隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタと電気的に接続され、前記強誘電体キャパシタの間においては前記ビアエッチング阻止膜パターンに接するように配される。
【０００９】
本発明による他の強誘電体メモリ素子は、半導体基板上に形成された下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列された複数の強誘電体キャパシタを備えるが、前記強誘電体キャパシタの間には層間絶縁膜が前記強誘電体キャパシタと同じ高さに充填されて前記強誘電体キャパシタの上面を露出させている。この層間絶縁膜上にのみ隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタの間において前記層間絶縁膜を露出させるように形成されたビアエッチング阻止膜パターンが形成される。前記ビアエッチング阻止膜パターン上に上部層間絶縁膜が形成されており、前記隣り合う少なくとも２つの行上に配列された前記強誘電体キャパシタと電気的に接続するように複数のプレートラインが配される。
【００１０】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好適な実施形態について詳細に説明する。しかし、本発明は後述する実施形態に限定されず、他の形態にも具体化できる。むしろ、後述する実施形態は開示された内容が徹底で且つ完全になるように、且つ、当業者に本発明の思想を十分に伝えるために提供される。図中、層及び領域の厚さは明確性のために誇張されている。また、ある層が他の層または基板“上”にあると記載されている場合、それは他の層または基板上に直接的に形成されても良く、それらの間に第３の層が挟まれても良い。明細書の全体に亘って同じ参照番号は同じ構成要素を表わす。
【００１１】
＜第１実施形態＞
図９は、本発明の一実施形態による強誘電体メモリ素子の断面図である。本発明の実施形態によれば、セルトランジスタが半導体基板上に行方向及び列方向に沿って２次元的に配列されるが、図９は、各セルトランジスタのゲート延長方向を行方向とした時、それと直交する列方向に切り取った断面である。
【００１２】
図９を参照すれば、素子分離済みの半導体基板１０上に複数のセルトランジスタが形成されている。一つのセルトランジスタはゲート１５及びゲート１５両側のソース／ドレイン領域１７，１８を備えてなる。各ソース／ドレイン領域１７，１８上にはコンタクトパッド２５が形成される。ビットライン３０は第１下部層間絶縁膜２０を貫通してコンタクトパッド２５によりセルトランジスタのドレイン領域１８に電気的に接続される。その上部に第２下部層間絶縁膜３５が配され、第２及び第１下部層間絶縁膜３５，２０を貫通してコンタクトプラグ４０が形成されている。コンタクトプラグ４０はコンタクトパッド２５によりセルトランジスタのソース領域１７に電気的に接続される。コンタクトパッド２５はビットライン３０及びコンタクトプラグ４０の形成のための各々のコンタクトホールの縦横比が大きくなる場合を考慮して形成するものであり、省略可能である。
【００１３】
コンタクトプラグ４０上には強誘電体キャパシタ６０が形成される。セルトランジスタが２次元的に配列されるためにコンタクトプラグ４０も２次元的に配列され、結果的に、強誘電体キャパシタ６０も２次元的に配列される。
【００１４】
強誘電体キャパシタ６０の各々は順次に積層された下部電極４５、強誘電体膜パターン５０及び上部電極５５を備える。下部電極４５はコンタクトプラグ４０上に位置するので、コンタクトプラグ４０を介してソース領域１７と電気的に接続される。下部電極４５は接着膜、下部拡散防止膜、下部金属酸化膜及び下部金属膜の多重膜よりなり、その総厚さは約１，０００Åないし３，０００Åにできる。
【００１５】
下部拡散防止膜は酸素拡散の防止のために形成され、例えば、ＴｉＮ，Ｔｉ，ＴｉＡｌＮ，ＴｉＳｉｘ，ＴｉＳｉ，ＴｉＳｉＮ，ＴａＳｉＮ，ＴａＡｌＮ，Ｉｒ，Ｒｕ，Ｗ，ＷＳｉなどの高融点金属、またはそのシリサイドまたはその窒化物を用いて形成できる。強誘電体膜パターン５０はＰｂ（Ｚｒ，Ｔｉ）Ｏ３膜、ＳｒＢｉ２Ｔａ２Ｏ９膜またはＳｒＢｉ（Ｔａ，Ｎｂ）２Ｏ９膜よりなる。それ以外に、ＳｒＴｉＯ３，ＢａＴｉＯ３，（Ｂａ，Ｓｒ）ＴｉＯ３，（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３，Ｂｉ４Ｔｉ３Ｏ１２膜よりなっても良い。上部電極５５は上部金属酸化膜及び上部拡散防止膜の２重膜よりなり、上部電極５５の総厚さも約１，０００Åないし３，０００Åにできる。上部及び下部電極５５，４５を構成する物質としてＰｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｏｓ，Ｐｄなどの金属が用いられる。従って、かかる金属の酸化物、例えばＩｒＯ２，ＲｈＯ２またはＲｕＯ２も使用できる。
【００１６】
強誘電体キャパシタ６０の各上部電極５５は強誘電体キャパシタ６０の間を覆う層間絶縁膜７０により露出される。この層間絶縁膜７０上にのみビアエッチング阻止膜パターン８０ａが形成される。このビアエッチング阻止膜パターン８０ａ上にのみ水素の浸透を防止するカプセル化障壁膜９０が被覆される。カプセル化障壁膜９０はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜、シリコン窒化膜またはセリウム酸化膜などの金属酸化膜であっても良い。
【００１７】
このようなカプセル化障壁膜９０は強誘電体膜パターン５０の内部に工程中にできたりキャリアガスに含まれたりしている水素原子が浸透することを防止できる。強誘電体膜パターン５０内に水素原子が浸透すれば、強誘電体膜パターン５０の信頼性が落ちる。浸透した水素原子は強誘電体膜パターン５０内の酸素原子と反応して酸素空孔を生じる。このような酸素空孔は強誘電体の分極特性を低下させる。その結果、強誘電体メモリ素子の誤動作を引き起こす。
【００１８】
また、水素原子が強誘電体膜パターン５０と上部及び下部電極５５，４５との界面に捕獲されれば、これらの間のエネルギー障壁が低くなる。従って、強誘電体キャパシタの漏れ電流特性が低下する。結論的に、カプセル化障壁膜９０は強誘電体キャパシタ６０の特性及び信頼性を高める。
【００１９】
ビアエッチング阻止膜パターン８０ａは上部層間絶縁膜９５，１１０により覆われる。ビアエッチング阻止膜パターン８０ａと層間絶縁膜７０及び上部層間絶縁膜９５，１１０は互いにエッチング選択比が異なる物質よりなることが好ましい。例えば、層間絶縁膜７０と上部層間絶縁膜９５，１１０膜とが酸化膜よりなる場合、ビアエッチング阻止膜パターン８０ａはチタン酸化膜、アルミニウム酸化膜、シリコン窒化膜またはシリコン酸窒化膜よりなる。上部層間絶縁膜９５，１１０は順次に積層された第１上部層間絶縁膜９５及び第２上部層間絶縁膜１１０を備える。第１及び第２上部層間絶縁膜９５，１１０の間には複数の第１配線であるストラッピングライン１０５ａが挟まれる。
【００２０】
複数の第２配線であるプレートライン１２０が第１及び第２上部層間絶縁膜９５，１１０とカプセル化障壁膜９０とを貫通するスリット型共通ビアホール１１５を介して隣り合う少なくとも２つの行上に配列された強誘電体キャパシタ６０と直接的に接触して形成される。これらプレートライン１２０は強誘電体キャパシタ６０の間においてはビアエッチング阻止膜パターン８０ａに接する。
【００２１】
詳述したように、本実施形態によれば、スリット型共通ビアホールを介してプレートライン及びキャパシタを連結するので、従来の各セルごとにプレートラインの連結のためのビアホールを形成することによる高集積化の制限要因を除去することができる。従って、デザインルールの減少により小型化したキャパシタにおいてプレートラインとの連結構造が改善されることにより、一層高集積化した強誘電体メモリ素子が具現される。
【００２２】
以下、本発明の一実施形態による強誘電体メモリ素子の製造方法について説明する。図１ないし図８は、図９に示された本発明の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【００２３】
まず、図１に示されたように、素子分離済みの半導体基板１０上に行方向及び列方向に沿って２次元的に配列された複数のセルトランジスタを形成する。まず、複数のゲート１５を形成した後、ゲート１５両側の半導体基板１０に不純物を注入してソース／ドレイン領域１７，１８を形成する。ゲート１５の導電層はドープされたポリシリコン、Ｗ、ＷＳｉ、ＴｉＳｉｘ、ＴａＳｉｘまたはこれらの組み合わせ膜から形成できる。一つのセルトランジスタはゲート１５とゲート１５両側のソース／ドレイン領域１７，１８とを備える。次に、各ソース／ドレイン領域１７，１８上にコンタクトパッド２５を形成する。コンタクトパッド２５はドープされたポリシリコンを用いて自己整列により形成できる。
【００２４】
コンタクトパッド２５まで形成された半導体基板１０の全面に第１下部層間絶縁膜２０を形成した後、第１下部層間絶縁膜２０を貫通してコンタクトパッド２５によりセルトランジスタのドレイン領域１８と電気的に接続されるビットライン３０を形成する。第１下部層間絶縁膜２０は、例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）から形成でき、ビットライン３０は、例えばタングステンから形成できる。
【００２５】
ビットライン３０の形成された半導体基板１０の全面に第２下部層間絶縁膜３５を形成した後、第２及び第１下部層間絶縁膜３５，２０を貫通してコンタクトパッド２５により各セルトランジスタのソース領域１７と電気的に接続される複数のコンタクトプラグ４０を形成する。第２下部層間絶縁膜３５もＢＰＳＧから形成でき、コンタクトプラグ４０は、例えばドープされたポリシリコンから形成できる。
【００２６】
コンタクトプラグ４０を備える第２下部層間絶縁膜３５上に下部電極膜、強誘電体膜及び上部電極膜を順次に形成する。下部電極膜は接着膜、下部拡散防止膜、下部金属酸化膜及び下部金属膜の多重膜から形成でき、その総厚さは約１，０００Åないし３，０００Åにできる。接着膜は下部電極をコンタクトプラグ４０とオーミックコンタクトをなさせるために形成する。接着膜としては、１００Åないし５００Åのチタン膜をスパッタリングにより蒸着した後、炉において酸素熱処理を施して形成されたチタン酸化膜が挙げられる。必要によっては、接着膜の形成工程を省いても良い。下部拡散防止膜は酸素拡散の防止のために形成され、例えば、ＴｉＮ，Ｔｉ，ＴｉＡｌＮ，ＴｉＳｉｘ，ＴｉＳｉ，ＴｉＳｉＮ，ＴａＳｉＮ，ＴａＡｌＮ，Ｉｒ，Ｒｕ，Ｗ，ＷＳｉなどの高融点金属、そのシリサイドまたはその窒化物を蒸着して形成する。これら膜はスパッタリングなどの物理的気相蒸着（ＰＶＤ）、化学気相蒸着（ＣＶＤ）、ゾル−ゲル方式のうち何れか一つの方法により蒸着できる。下部拡散防止膜は接着膜の形成が省かれた場合にはコンタクトプラグ４０とオーミックコンタクトを形成する。コンタクトプラグ４０への酸素拡散の防止膜としての役割を考慮する時、低い酸素透過度特性を示すＩｒを用いることが最も好ましい。上部電極膜は上部金属酸化膜及び上部拡散防止膜の２重膜よりなり、その総厚さも約１，０００Åないし３，０００Åにできる。上部拡散防止膜は下部拡散防止膜と同じ物質から形成できる。上部及び下部電極膜を構成する物質としては、Ｐｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｏｓ，Ｐｄなどの金属及び／またはこれらの酸化物が用いられる。例えば、下部電極膜は約１，５００ÅのＩｒ、約５００ÅのＩｒＯ２及び約１，５００ÅのＰｔから形成でき、上部電極膜は約３００ÅのＩｒ及び約１，２００ÅのＩｒＯ２から形成でき、各成分の蒸着はＰＶＤにより行われる。強誘電体膜はＰｂ（Ｚｒ，Ｔｉ）Ｏ３膜、ＳｒＢｉ２Ｔａ２Ｏ９膜またはＳｒＢｉ（Ｔａ，Ｎｂ）２Ｏ９膜を用いて形成できるが、この時、スピンコート、ＬＳＭＣＤ（Ｌｉｑｕｉｄ Ｓｏｕｒｃｅ Ｍｉｓｔ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤまたはＰＶＤなどの様々な方法により形成できる。好ましくは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３膜の場合にはゾル−ゲル方法により蒸着した後に結晶化熱処理を通じて形成する。強誘電体膜はそれ以外にもＳｒＴｉＯ３，ＢａＴｉＯ３，（Ｂａ，Ｓｒ）ＴｉＯ３，（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３，Ｂｉ４Ｔｉ３Ｏ１２膜から形成しても良い。
【００２７】
順次に形成された下部電極膜、強誘電体膜及び上部電極膜を１枚のマスクを用いて連続的にパターニングすることにより、下部電極４５、強誘電体膜パターン５０及び上部電極５５が順次に積層された複数の強誘電体キャパシタ６０を形成する。強誘電体キャパシタ６０はコンタクトプラグ４０上に形成される。セルトランジスタが２次元的に配列されるためにコンタクトプラグ４０も２次元的に配列され、結果的に、強誘電体キャパシタ６０も２次元的に配列される。
【００２８】
高集積化した強誘電体メモリ素子においては、オーバーレイマージンがかなり減るので、既存の３枚のマスクを用いたエッチング工程を適用することはできない。チタン窒化膜よりなる１つのハードマスク膜及びフォトレジストを用いた通常の写真エッチング工程を用いてこのようなキャパシタノード分離を行うことができる。
【００２９】
次に、図２に示されたように、強誘電体キャパシタ６０を覆う層間絶縁膜７０を形成し、その上にビアエッチング阻止膜８０を形成する。層間絶縁膜７０は、例えばＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などにより形成できる。あるいは、絶縁性を有する様々な膜質の組み合わせ膜から形成できる。ビアエッチング阻止膜８０は層間絶縁膜７０とエッチング選択比が異なる膜質でなければならず、例えば、チタン酸化膜、アルミニウム酸化膜、シリコン窒化膜またはシリコン酸窒化膜から形成する。
【００３０】
積層後にビアエッチング阻止膜８０及び層間絶縁膜７０は、図３のように各セルごとにパターニングされて各上部電極５５を露出するセルビアホール８５が形成される。参照番号“８０ａ”はパターニングされたビアエッチング阻止膜、すなわちビアエッチング阻止膜パターンを表わす。
【００３１】
次に、図４の段階において、ビアエッチング阻止膜パターン８０ａに沿って水素の浸透を防止するカプセル化障壁膜９０が被覆される。カプセル化障壁膜９０はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜、シリコン窒化膜またはセリウム酸化膜から形成できる。カプセル化障壁膜９０は強誘電体膜パターン５０の内部に工程中に生じたりキャリアガスに含まれたりしている水素原子が浸透することを防止できる。前述したように、水素原子の浸透は最大限に防止しなければならない。水素は基本的に上部電極を介して強誘電体膜パターンに拡散されて強誘電体材料に含まれている酸化物を還元させる。その結果、強誘電体キャパシタの電子特性が劣化する。強誘電体膜パターンの上部電極への付着性は界面において起こる化学的な変化により低くなる。上部電極は酸化−還元反応により生じる酸素、水などの生成物により押し上げられる。従って、上部電極と強誘電体膜パターンとの界面において剥がれやすくなる。カプセル化障壁膜９０を形成すれば水素原子の浸透が防止されるため、このような問題を予防できる。カプセル化障壁膜９０は段差塗布性を高めるために、ＩＭＰ（Ｉｏｎ Ｍｅｔａｌ Ｐｌａｓｍａ）またはコリメート方法を用いたＰＶＤまたはＣＶＤ方法により形成でき、ＣＶＤ方法のうちでもＰＥ−ＣＶＤ、ＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）−ＣＶＤまたはＡＰ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ）−ＣＶＤにより形成できる。あるいは、原子層蒸着（ＡＬＤ）方式を用いても良い。特に、ＡＬＤ方式は低温下で具現でき、物理的及び化学的にも極めて安定的なカプセル化障壁膜を形成する。１原子層単位に繰り返し形成するので、膜厚を正確に制御することが可能であり、カプセル化障壁膜が蒸着される被蒸着表面のトポロジーがいかに複雑であっても１００％の段差塗布性を持たせて形成できる。
【００３２】
図５を参照すれば、ビアエッチング阻止膜パターン８０ａはセルビアホール８５を完全に埋め込む第１上部層間絶縁膜９５により覆われる。第１上部層間絶縁膜９５はビアエッチング阻止膜パターン８０ａとエッチング選択比が異なる物質よりなることが好ましい。ビアエッチング阻止膜パターン８０ａとしてチタン酸化膜、アルミニウム酸化膜、シリコン窒化膜またはシリコン酸窒化膜を用いた場合、第１上部層間絶縁膜９５として酸化膜を用いる。例えば、第１上部層間絶縁膜９５はＵＳＧ，ＰＳＧ，ＰＥ−ＴＥＯＳなどにより形成できる。次に、アルミニウムなどの金属層を蒸着して第１上部層間絶縁膜９５上に導電層１０５を形成する。
【００３３】
図６を参照すれば、導電層１０５をパターニングすることにより、第１上部層間絶縁膜９５上にストラッピングライン１０５ａを形成する。ストラッピングライン１０５ａは隣接する２つのセルビアホール８５の両側に形成される。
【００３４】
次に、図７に示されたように、ストラッピングライン１０５ａの形成された結果物上に第２上部層間絶縁膜１１０を形成する。ストラッピングライン１０５ａが金属よりなり、後続して形成するプレートラインもまた金属よりなれば、第２上部層間絶縁膜１１０を金属間絶縁膜と言える。第２上部層間絶縁膜１１０はビアエッチング阻止膜パターン８０ａとエッチング選択比が異なる物質よりなることが好ましい。従って、第１上部層間絶縁膜９５と同様に、酸化膜、例えば、ＵＳＧ，ＰＳＧ，ＰＥ−ＴＥＯＳなどにより形成する。
【００３５】
次に、図８に示されたように、隣接したキャパシタ６０の上部電極５５を露出させるスリット型共通ビアホール１１５を形成する。断面上には、スリット型共通ビアホール１１５が２つのキャパシタ上部電極を露出させるように見えるが、実際の平面上にはさらに多くの上部電極を露出させる。好ましくは、少なくとも２つの行上に配列された強誘電体キャパシタの上部電極を露出させる。スリット型共通ビアホール１１５はその下のセルビアホール８５と重畳するように形成される。この時、ビアエッチング阻止膜パターン８０ａをエッチング終了点として第２及び第１上部層間絶縁膜１１０，９５をエッチングする。この過程で露出されたカプセル化障壁膜９０部分もエッチングされる。ビアエッチング阻止膜８０として層間絶縁膜７０、第１上部層間絶縁膜９５及び第２上部層間絶縁膜１１０とエッチング選択比が異なる物質を用いるので、ビアエッチング阻止膜パターン８０ａが各強誘電体キャパシタ６０間の層間絶縁膜７０をエッチングから保護する。これにより、エッチング用ケミカルが強誘電体膜パターン５０に浸透してキャパシタを劣化させる心配がない。ビアエッチング阻止膜パターン８０ａがない部分においては、第１及び第２上部層間絶縁膜９５，１１０のエッチングが進んでキャパシタ上部電極５５が露出される。
【００３６】
次に、アルミニウムなどの金属膜を蒸着してプレートライン１２０を形成すれば、図９に示されたように、強誘電体メモリ素子が製造される。プレートライン１２０は隣り合う少なくとも２つの行上に配列された強誘電体キャパシタ６０と電気的に接続されるが、強誘電体キャパシタ６０の間においてはビアエッチング阻止膜パターン８０ａに接する。プレートライン１２０はアルミニウムにのみ限定されることはなく、伝導性を有する物質であればいかなるものであっても良い。アルミニウムから形成する場合、ＣＶＤ法を用いて形成しても良く、スパッタリング法により形成しても良い。ここで、スパッタリング法は比較的広いスリット型共通ビアホール１１５内に行うものであるため、高温リフロー工程を必要としない。従って、既に形成された強誘電体キャパシタ６０の特性劣化を回避できる。
【００３７】
上述したように、本実施形態によれば、スリット型共通ビアホールを形成する時にはビアエッチング阻止膜パターンをエッチング終了点として用いるので、その下部の層間絶縁膜は損傷されない。従って、エッチング用ケミカルが強誘電体膜パターンあるいは下部電極まで露出させることがないため、キャパシタにダメージを与えない。従って、残留分極特性が劣化したりその分布が悪くなったりする問題がない。
【００３８】
＜第２実施形態＞
図１０ないし図１５は、本発明の第２実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。本実施形態によれば、セルトランジスタが半導体基板上に行方向及び列方向に沿って２次元的に配列されるが、図１０ないし図１５は、各セルトランジスタのゲート延長方向を行方向とした時、それと直交する列方向に切り取った断面である。図１ないし図９に示された構成要素と同じ機能を有する構成要素に対しては同じ参照番号を使用し、これらについての詳細な説明は省く。本実施形態が前述した実施形態と異なる点は、ビアエッチング阻止膜を形成するに先立って層間絶縁膜を平坦化させるところにある。
【００３９】
まず、図１５を参照し、強誘電体メモリ素子の構造について説明すれば、強誘電体キャパシタ６０の各上部電極５５は強誘電体キャパシタ６０の間を覆う層間絶縁膜１７０により露出される。この時、層間絶縁膜１７０は強誘電体キャパシタ６０の間にこれらと同じ高さに充填されている。この層間絶縁膜１７０上にはビアエッチング阻止膜パターン１８０ａが形成されているが、これは、隣り合う少なくとも２つの行上に配列された強誘電体キャパシタ６０の間においては層間絶縁膜１７０を露出させるように形成されている。
【００４０】
ビアエッチング阻止膜パターン１８０ａは上部層間絶縁膜１９５，２１０により覆われるが、ビアエッチング阻止膜パターン１８０ａと層間絶縁膜１７０及び上部層間絶縁膜１９５，２１０はエッチング選択比が異なる物質よりなることが好ましい。例えば、層間絶縁膜１７０と上部層間絶縁膜１９５，２１０とが酸化膜よりなる場合、ビアエッチング阻止膜パターン１８０ａはチタン酸化膜、アルミニウム酸化膜、シリコン窒化膜またはシリコン酸窒化膜よりなる。
【００４１】
上部層間絶縁膜１９５，２１０は順次に積層された第１上部層間絶縁膜１９５及び第２上部層間絶縁膜２１０を備える。第１及び第２上部層間絶縁膜１９５，２１０の間には複数のストラッピングライン１０５ａが挟まれる。複数の第２配線であるプレートライン２２０は第１及び第２上部層間絶縁膜１９５，２１０を貫通するスリット型共通ビアホール２１５を介して隣り合う少なくとも２つの行上に配列された強誘電体キャパシタ６０と直接的に接触して形成される。これらプレートライン２２０は強誘電体キャパシタ６０の間においては層間絶縁膜１７０に接する。
【００４２】
一方、図面には示されていないが、強誘電体キャパシタ６０と層間絶縁膜１７０との間、または第１及び第２上部層間絶縁膜１９５，２１０の内部に水素の浸透を防止するカプセル化障壁膜（図９の参照番号９０）がさらに被覆されていても良い。
【００４３】
このような構造の強誘電体メモリ素子も各セルごとにプレートラインの連結のためのビアホールを形成する代わりに、スリット型共通ビアホールを介してプレートラインとキャパシタとを連結するので、集積化に極めて有利である。
【００４４】
以下では、図１０ないし図１４に基づき図１５に示された強誘電体メモリ素子の製造方法について説明する。
【００４５】
まず、図１０に示されたように、前記実施形態において図１に基づき説明された段階、すなわち、順次に形成された下部電極膜、強誘電体膜及び上部電極膜を１枚のマスクを用いて連続的にパターニングすることにより、下部電極４５、強誘電体膜パターン５０及び上部電極５５が順次に積層された複数の強誘電体キャパシタ６０を形成する段階まで行う。その次に、強誘電体キャパシタ６０を覆う層間絶縁膜１７０を形成する。層間絶縁膜１７０はＵＳＧ，ＰＳＧ，ＰＥ−ＴＥＯＳなどにより形成できる。
【００４６】
次に、図１１に示されたように、層間絶縁膜１７０に対して平坦化工程を行う。前記平坦化工程はエッチバックまたはＣＭＰなどにより行うが、キャパシタ６０の上部電極５５が露出されるまで行ってキャパシタ６０の間にのみ層間絶縁膜１７０を残留させ、キャパシタ６０上には層間絶縁膜１７０を残留させない。次に、平坦化した層間絶縁膜１７０を備える半導体基板１０の全面にビアエッチング阻止膜１８０を形成する。ビアエッチング阻止膜１８０は層間絶縁膜１７０とエッチング選択比が異なる物質、例えば、チタン酸化膜、アルミニウム酸化膜、シリコン窒化膜またはシリコン酸窒化膜から形成する。伝導性を有する膜である場合にはフォトリソグラフィを用いてビアエッチング阻止膜を単位セル束当たり１つずつ分離されるように形成する必要がある。
【００４７】
次に、図１２の段階において、ビアエッチング阻止膜１８０上に第１上部層間絶縁膜１９５を形成する。第１上部層間絶縁膜１９５はビアエッチング阻止膜１８０とエッチング選択比が異なる物質よりなることが好ましく、例えば、ＵＳＧ，ＰＳＧ，ＰＥ−ＴＥＯＳなどにより形成できる。第１上部層間絶縁膜１９５上にアルミニウムなどの導電層を形成した後にパターニングしてストラッピングライン１０５ａを形成する。
【００４８】
次に、図１３に示されたように、ストラッピングライン１０５ａの形成された結果物上に第２上部層間絶縁膜２１０を形成する。第２上部層間絶縁膜２１０もＵＳＧ，ＰＳＧ，ＰＥ−ＴＥＯＳなどにより形成できる。
【００４９】
次に、図１４に示されたように、隣接したキャパシタ６０の上部電極５５を露出させるスリット型共通ビアホール２１５を形成する。断面上には、スリット型共通ビアホール２１５が２つのキャパシタ上部電極を露出するように見えるが、実際の平面上にはより多くの上部電極を露出させる。好ましくは、少なくとも２つの行上に配列された強誘電体キャパシタの上部電極を露出させる。この時、ビアエッチング阻止膜１８０をエッチング終了点として第１及び第２上部層間絶縁膜１９５，２１０を選択的にエッチングする。ビアエッチング阻止膜１８０として層間絶縁膜１７０、第１上部層間絶縁膜１９５及び第２上部層間絶縁膜２１０とエッチング選択比が異なる物質を用いるので、スリット型共通ビアホール２１５を形成する間にビアエッチング阻止膜１８０が各強誘電体キャパシタ６０の間の層間絶縁膜１７０をエッチングから保護する。これにより、エッチング用ケミカルが強誘電体膜パターン５０に浸透してキャパシタを劣化させる心配がない。
【００５０】
次に、図１５は、第２上部層間絶縁膜２１０、第１上部層間絶縁膜１９５及び層間絶縁膜１７０をエッチングせずにスリット型共通ビアホール２１５内のビアエッチング阻止膜１８０を除去して強誘電体キャパシタ６０の上面を露出させた後、プレートライン２２０を形成した結果を示す。強誘電体キャパシタ６０の上面が露出されつつビアエッチング阻止膜１８０はパターニングされ、これを参照番号“１８０ａ”と示す。ビアエッチング阻止膜１８０の除去方法は、例えばアルゴンを用いたＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタリングによる。ここで、プレートライン２２０は隣り合う少なくとも２つの行上に配列された強誘電体キャパシタ６０と電気的に接続され、強誘電体キャパシタ６０の間においては層間絶縁膜１７０に接する。
【００５１】
図１４及び図１５の段階の間にビアエッチング阻止膜１８０がなければスリット型共通ビアホール２１５を形成する時に層間絶縁膜１７０がリセスし過ぎて強誘電体膜パターン５０が露出し、以降のプレートライン２２０の形成時にダイレクトコンタクトが形成されて強誘電性の低下を引き起こす。オーバーエッチング量が多過ぎる場合には下部電極４５との接触による短絡が起こるため、強誘電体メモリ素子の不良を引き起こす。従って、本実施形態による場合には、エッチング用ケミカルが強誘電体膜パターンあるいは下部電極まで露出させることなく堅い強誘電体メモリ素子を製造でき、各々のキャパシタにおける残留分極均一性が保持されるので、強誘電体メモリ素子のセンシングマージンが減るなどの不良が防止される。
【００５２】
上述したように、本実施形態によれば、スリット型共通ビアホールを形成する時にはビアエッチング阻止膜をエッチング終了点として用いるので、その下部の層間絶縁膜は損傷されない。これにより、エッチング用ケミカルがキャパシタ誘電膜に浸透してキャパシタ特性を劣化させていた従来の問題を解決することができる。
【００５３】
本発明は前述した実施形態に限定されず、当業者のレベルにおいて変形及び改良が可能である。例えば、前記プレートラインの各々は隣り合う３つ以上の行上に配列された強誘電体キャパシタと接続されても良い。
【００５４】
【発明の効果】
上述したように、本発明によれば、スリット型共通ビアホールを介してプレートラインとキャパシタとを連結するので、従来各セルごとにプレートラインの連結のためのビアホールを形成することによる集積化の制限要因を除去する。本発明の実施形態においては、一本のプレートラインがセルアレイ内に隣り合う少なくとも２つの行上に配列された強誘電体キャパシタの上部電極と直接的に接触する。このようなプレートラインを備えて強誘電体メモリ素子の集積度を顕著に高めることができると共に、強誘電体メモリ素子の信頼性を高めることができる。
【００５５】
スリット型共通ビアホールを形成する時にはビアエッチング阻止膜をエッチング終了点として用いるので、その下部の層間絶縁膜は損傷されない。これにより、エッチング用ケミカルがキャパシタ誘電膜に浸透してキャパシタ特性を劣化させていた従来の問題を解決できる。このような工程を適用すれば、極めて安定したキャパシタを製造でき、その結果、画期的な素子特性の向上が期待される。
【図面の簡単な説明】
【図１】  本発明の一実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図２】  本発明の一実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図３】  本発明の一実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図４】  本発明の一実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図５】  本発明の一実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図６】  本発明の一実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図７】  本発明の一実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図８】  本発明の一実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図９】  本発明の一実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図１０】  本発明の他の実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図１１】  本発明の他の実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図１２】  本発明の他の実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図１３】  本発明の他の実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図１４】  本発明の他の実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【図１５】  本発明の他の実施形態による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【符号の説明】
１０      半導体基板
１５      ゲート
１７      ソース領域
１８      ドレイン領域
２０      第１下部層間絶縁膜
２５      コンタクトパッド
３０      ビットライン
３５      第２下部層間絶縁膜
４０      コンタクトプラグ
４５      下部電極
５０      強誘電体膜パターン
５５      上部電極
６０      強誘電体キャパシタ
７０      層間絶縁膜
８０ａ      ビアエッチング阻止膜パターン
９０      カプセル化障壁膜
９５      第１上部層間絶縁膜
１０５ａ      ストラッピングライン
１１０      第２上部層間絶縁膜
１１５      ビアホール
１２０      プレートライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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