(57)【特許請求の範囲】
【請求項１】
スタティックメモリにおいて，
複数のワード線と，複数のビット線対と，その交差位置に配置され逆相レベルを保持する一対のノードを有するメモリセルとを有するメモリセルアレイと，
前記メモリセルアレイに併設して設けられた，ダミーワード線と，ダミービット線対と，前記ダミーワード線及びダミービット線対に接続され逆相レベルを保持する一対のノードを有するセルフタイミング用ダミーメモリセルと，前記ダミービット線対に接続される複数の負荷用ダミーメモリセルとを有するダミー回路と，
前記ダミービット線対の電圧変化を検出してタイミング制御信号を生成するタイミング制御回路とを有し，
前記セルフタイミング用ダミーメモリセルの一対のノードが第１の状態に固定され，
更に，初期設定時に負荷用ダミーメモリセルの一対のノードに前記第１の状態とは逆相の第２の状態に書き込むダミー書き込み回路を有することを特徴とするスタティックメモリ。
【請求項２】
請求項１において，前記タイミング制御信号は，前記ビット線対を増幅するセンスアンプの起動信号を含むことを特徴とするスタティックメモリ。
【請求項３】
請求項１において，スタティックメモリは，外部から供給されるクロックに同期して，アドレスを入力するクロック同期型であることを特徴とするスタティックメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，センスアンプの起動信号などのタイミング制御信号を生成するセルフタイミング回路を有するスタティックメモリに関し，特に，セルトランジスタのリーク電流に伴う誤動作の発生を防止したスタティックメモリに関する。
【０００２】
【従来の技術】
スタティックメモリは，一対のインバータを交差接続したメモリセルを有する。メモリセルの一対のインバータは，一対のトランスファートランジスタを介してビット線対に接続され，ワード線の駆動に伴いトランスファートランジスタが導通し，メモリセルのインバータ対がビット線対に接続され，インバータ対によりビット線対が駆動される。そして，駆動されたビット線対の電圧差が，センスアンプにより検出され増幅される。従って，センスアンプの起動タイミングは，ビット線対の電圧が十分に開いた後になるように設計される。
【０００３】
クロック同期型のスタティックメモリでは，クロックが供給されてから一定の遅延時間後に，また，クロック非同期型のスタティックメモリでは，アドレスが変化してから一定の遅延時間後に，上記のセンスアンプを起動するタイミング制御信号が生成される。
【０００４】
上記のセンスアンプ起動信号は，ビット線対間に所定の電圧差が生成された後の最短のタイミングで生成されることが好ましく，それによりアクセス時間を短縮することができる。しかし，メモリセルのビット線を駆動する能力は，セルトランジスタの特性に依存し，セルトランジスタの特性は，製造プロセスのバラツキに起因してバラツキを伴う。このように，ビット線対間に所定の電圧差が生成されるまでの時間が，プロセスのバラツキに依存するので，十分なタイミングマージンを設けてセンスアンプ起動信号が生成される。このタイミングマージンにより，セルトランジスタの駆動能力が低い方にばらついてビット線対間に所定の電圧差が生成されるタイミングが遅くなっても，センスアンプが先に起動して誤ったデータを検出することを防止することができる。
【０００５】
上記のセンスアンプ起動信号のタイミングマージンは，メモリのアクセス時間を長くし，スタティックメモリの特徴である高速性が損なわれる。この問題を解決する方法として，ワード線，メモリセル，ビット線からなるダミー回路を設け，このダミー回路によるセルフタイミング回路を利用してセンスアンプ起動信号を生成する。
【０００６】
図１は，従来のセルフタイミング回路を有するスタティックメモリの構成図である。この例では，クロックＣＫに同期してアドレスAddとコントロール信号Contとが入力し，タイミング制御回路及びデコーダ回路１０により，タイミング制御信号φWA，φSEと，ワード線選択信号ＲＳと，コラム選択信号ＣＳが生成される。デコーダ回路により生成されるワード線選択信号ＲＳにしたがって，ワードラインドライバ１２が，ワード線ＷＬを駆動し，メモリセルアレイMCA内のメモリセルＭＣを選択する。選択されたメモリセルＭＣは，ビット線対BL,XBLを駆動し，コラムスイッチ１４により選択されたビット線対の電圧がセンスアンプ１８により増幅される。そして，出力回路２２からデータ出力Doutが出力される。以上が読み出し動作である。書き込み動作では，データ入力Dinが入力回路２０に入力され，選択されたメモリセルＭＣがライトアンプ１６により駆動され。データが書き込まれる。
【０００７】
読み出し動作において，このセンスアンプ１８を起動する起動信号φSAのタイミングは，ダミーワード線DWLと，セルフタイミング用ダミーメモリセルSDMCと，ダミービット線対DBL,XDBLと，ダミー用タイミング制御回路２４からなるセルフタイミング回路により制御される。
【０００８】
複数の負荷用ダミーセルLDMCを有するダミーワード線DWLと，セルフタイミング用ダミーメモリセルSDMCと，複数の負荷用ダミーセルLDMCを有するダミービット線対DBL,XDBLとが，通常のメモリセルアレイと同等の構成で設けられる。
【０００９】
図２は，図１の読み出し動作のタイミングチャート図である。読み出し動作において，ビット線対がＨレベルにプリチャージされた状態で，ワードラインドライバ１２は，選択されたワード線ＷＬと共にダミーワード線DWLを駆動する。それに応答して，セルフタイミング用ダミーメモリセルSDMCが選択され，ダミービット線対DBL,XDBLが駆動される。具体的には，一方のダミービット線の電位レベルがプリチャージレベルから引き下げられる。このダミービット線対の電圧の変化ΔＶを検出して，ダミー用タイミング制御回路２４が，セルフタイミング信号φSLFを発生する。そして，タイミング制御回路１０が，このセルフタイミング信号φSLFに応答して，センスアンプ起動信号φSAを生成する。
【００１０】
一方，選択されたワード線ＷＬの駆動により選択されたメモリセルＭＣがビット線対BL,XBLを駆動する。そして，上記センスアンプ起動信号φSAに応答して，センスアンプ１８が，選択されたビット線対の電圧差を検出し，ビット線対の一方を十分に低いレベルまで駆動する。
【００１１】
上記のダミー回路によれば，プロセスバラツキによりメモリセルアレイ内のメモリセルＭＣの駆動能力がばらつくが，ダミーメモリセルSDMCも同様にその駆動能力がばらつく。従って，メモリセルＭＣにより駆動されるビット線対BL,XBLにセンスアンプが検出可能な電圧差が発生するタイミングと，ダミーメモリセルSDMCにより駆動されるダミービット線対DBL,XDBLに所定の電圧差が発生するタイミングとが，プロセスバラツキに応じて同じ方向にばらつく。その結果，常にセンスアンプ起動信号φSAは，最適のタイミングで生成される。
【００１２】
なお，図２において，ダミービット線対の電圧低下が，通常のビット線対よりも速いのは，セルフタイミング用ダミーメモリセルSDMCが複数のメモリセルを並列接続して構成され，それにより１個のメモリセルより高い駆動能力を有するからである。それにより，ダミービット線対の電圧変化を通常のビット線対よりも速くして，セルフタイミング信号φSLFを早いタイミングで生成することができるようにしている。
【００１３】
【発明が解決しようとする課題】
図３は，上記従来例のダミービット線対とそれに接続されるダミーメモリセルの詳細回路図である。セルフタイミング用ダミーメモリセルSDMCは，一対のインバータINV1,2を交差接続したラッチ回路と，それをビット線対に接続するトランスファトランジスタN5,N6とを有する。このダミーメモリセルSDMCは，図示しないがダミーワード線DWLに対して複数個並列に接続される。また，負荷用のダミーメモリセルLDMC1,2も，同様に一対のインバータINV1,2とトランスファトランジスタN5,N6とを有する。但し，それらに接続されるワード線LDWL1,2は，グランド電位Vssに固定される。従って，負荷用のダミーメモリセルは，単にダミービット線対DBL,XDBLに通常のメモリセルと同じような寄生容量を与えるために設けられるだけであり，ダミービット線対を駆動することはない。
【００１４】
セルフタイミング用ダミーメモリセルSDMCは，複数個並列に設けられるので，ダミーワード線DWLが駆動された時に，ダミービット線対を駆動する動作にコンフリクトが発生しないように，インバータ対の一対のノードn1,n2のいずれか一方が，ＨレベルまたはＬレベルの電位に固定される。図３の例では，ノードn1が電源Vccに接続される。その結果，ダミーワード線DWLの駆動に伴い，あらかじめプリチャージされていたダミービット線対のうち右側のダミービット線XDBLが，トランスファトランジスタN6を介してインバータINV1によりＬレベル側に駆動される。つまり，図中示されるディスチャージ電流I0により，ダミービット線XDBLが駆動される。このダミービット線の動きは固定的である。
【００１５】
ところが，ダミービット線の駆動に関与しない負荷用ダミーメモリセルLDMC1,2は，通常のメモリセルと同様の構成であり，一対のノードn1,n2は，電源起動時にＨ，Ｌのいずれかのレベルになる。この負荷用ダミーメモリセルLDMC1,2の状態は，セルフタイミング用ダミーメモリセルSDMCと異なり，不特定である。
【００１６】
セルフタイミング用ダミーメモリセルSDMCと負荷用ダミーメモリセルLDMCとは，メモリセルアレイのメモリセルと同じ数だけ設けられる。セルフタイミング用ダミーメモリセルSDMCは，せいぜい４個〜８個程度のセルを並列接続するだけであり，残りの多くのセルが負荷用ダミーメモリセルとなる。
【００１７】
今仮に，この負荷用ダミーメモリセルLDMCが全てノードn1がＨレベル，ノードn2がＬレベルの状態になったとする。トランスファトランジスタN6は非導通状態ではあるが，ある程度のリーク電流を流している。特に，近年の半導体メモリの低閾値電圧化に伴いトランジスタのリーク電流は増加している。その結果，ダミービット線対の右側のダミービット線XDBL側からリーク電流I1が流れることになる。リーク電流自体は極めて小さな電流であるが，負荷用ダミーメモリセルの個数が多いので，それらを合計すると比較的大きな電流となる。
【００１８】
そのため，図４のタイミングチャート図に示されるとおり，右側のダミービット線XDBLは，セルフタイミング用ダミーメモリセルSDMCの駆動電流I0に加えて，リーク電流I1によっても，プリチャージレベルからＬレベルに向かって駆動される。その駆動速度は，図２に示したよりも速い。そのため，ダミービット線対に所定の電位差ΔＶが生成されるタイミングが早くなり，セルフタイミング信号φSLFの立ち上がりタイミングも早まり，結局，センスアンプ起動信号φSAのタイミングも早くなる。図４中の破線で示したタイミングが最適なセンスアンプ起動信号φSAのタイミングであるところ，実線のように早いタイミングになる。その結果，ビット線対BL,XBlに十分な電位差が発生しないうちに，センスアンプ１８が活性化されると，誤った読み出しデータがセンスアンプから出力される可能性がある。即ち，リーク電流により誤動作を招く。
【００１９】
そこで，本発明の目的は，上記の誤動作の発生を防止したスタティックメモリを提供することにある。
【００２０】
更に，本発明の目的は，ダミーセルにより構成されたセルフタイミング回路が，センスアンプ起動信号のタイミングを早くしすぎて，誤動作を招くことを防止したスタティックメモリを提供することにある。
【００２１】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，複数のワード線と，複数のビット線対と，その交差位置に配置され逆相レベルを保持する一対のノードを有するメモリセルとを有するメモリセルアレイを有するスタティックメモリにおいて，メモリセルアレイに併設して，ダミーワード線と，ダミービット線対と，ダミーワード線及びダミービット線対に接続され逆相レベルを保持する一対のノードを有するセルフタイミング用ダミーメモリセルと，ダミービット線対に接続される複数の負荷用ダミーメモリセルと，ダミービット線対の電圧変化を検出してタイミング制御信号（例えばビット線対を増幅するセンスアンプの起動信号）を生成するタイミング制御回路とを有する。そして，セルフタイミング用ダミーメモリセルの一対のノードを第１の状態に固定し，負荷用ダミーメモリセルの一対のノードを前記第１の状態とは逆相の第２の状態に固定する。
【００２２】
上記発明によれば，一対のノードを第１の状態に固定したセルフタイミング用ダミーメモリセルによりダミービット線対が駆動される時，負荷用ダミーメモリセルがセルフタイミング用ダミーメモリセルと異なる状態に固定されているので，従来例のように負荷用ダミーメモリセルのリーク電流によりダミービット線対の駆動を過剰に早めてしまうことが防止される。その結果，ビット線対に十分な電圧差が発生してからセンスアンプ起動信号を発生させることができる。しかも，製造プロセスなどに起因するセルトランジスタの特性バラツキに応じた最適なタイミングでセンスアンプ起動信号を発生させることができる。
【００２３】
上記の発明の好ましい実施例では，セルフタイミング用ダミーメモリセルの一対のノードの一方が第１の電圧レベルに固定されるのに対して，負荷用ダミーメモリセルの一対のノードの一方が第１の電圧レベルとは逆相の第２の電圧レベルに固定，あるいは他方のノードが第１の電圧レベルに固定される。第１及び第２の電圧レベルは，例えば電源レベルまたはグランドレベルである。
【００２４】
上記の発明の好ましい実施例では，複数の負荷用ダミーメモリセルの全てがセルフタイミング用ダミーメモリセルとは逆の状態に固定される。その結果，常に全ての負荷用ダミーメモリセルがセルフタイミング用ダミーメモリセルとは逆の状態を維持して，そのリーク電流によりダミービット線対の駆動を早めることが防止され，誤動作を防ぐことができる。
【００２５】
別の好ましい実施例では，複数の負荷用ダミーメモリセルの少なくとも一部がセルフタイミング用ダミーメモリセルとは逆の状態に固定されていれば良い。その結果，全ての負荷用ダミーメモリセルがセルフタイミング用ダミーメモリセルと同じ状態を保持して，そのリーク電流によりダミービット線対の駆動を過剰に早めて誤動作を招くことが防止される。即ち，最悪の状態を防止することができる。
【００２６】
或いは別の実施例では，複数の負荷用ダミーメモリセルの一部をセルフタイミング用ダミーメモリセルとは逆の状態に固定し，残りを同じ状態に固定しても良い。そのようにすることで，負荷用ダミーメモリセルによるリーク電流の挙動を常に同じ状態にすることができるので，負荷用ダミーメモリセルの不確定な状態によりダミービット線対の駆動動作が変動して，誤動作を招く可能性を含むことを防止することができる。しかも，最悪の状態は防止できる。
【００２７】
本発明の第２の側面によれば，負荷用ダミーメモリセルが，セルフタイミング用ダミーメモリセルの状態と逆の状態に初期設定されることを特徴とする。即ち，負荷用ダミーメモリセルの一方のノードまたは他方のノードを所定の電圧レベルに固定してセルフタイミング用ダミーメモリセルと逆の状態に固定する代わりに，第２の側面では，メモリの初期設定時に，負荷用ダミーメモリセルを，セルフタイミング用ダミーメモリセルの状態と逆の状態に設定し，それを保持させる。そのために，初期設定時に負荷用ダミーメモリセルのリセット動作を行う。負荷用ダミーメモリセルはワード線による駆動を受けないので，一旦状態が設定されれば，電源がオフになるまでその状態が維持される。
【００２８】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２９】
図５は，本実施の形態におけるメモリの構成図である。図５には，図１と同様に，複数のワード線ＷＬと，複数のビット線対BL,XBLと，その交差位置に配置された複数のメモリセルMCとを有するメモリセルアレイMCAを有する。そして，ワードラインドライバ１２により選択されたワード線が駆動され，メモリセルMCがビット線対BL,XBLを駆動し，そのビット線対に生成される電圧差がセンスアンプ１８により検出され増幅される。また，書き込み時には，ライトアンプ１６によりビット線対が駆動され，選択されたメモリセルにデータが書き込まれる。
【００３０】
センスアンプ１８の起動タイミングを制御するセンスアンプ起動信号φSAが，ダミー回路とそのダミー用タイミング制御回路２４により制御される。即ち，メモリセルアレイMCAに併設して，ダミーワード線DWLと，セルフタイミング用ダミーメモリセルSDMCと，ダミービット線対DBL,XDBLとからなるダミー回路が設けられる。ダミーワード線とダミービット線対には，負荷用ダミーメモリセルLDMCが複数個設けられ，メモリセルアレイ内のワード線WLとビット線対BL,XBLと同等の負荷容量を与えられる。例えば，メモリセルアレイを行方向と列方向に拡張することで，これらのダミー回路を付設することができる。
【００３１】
図５に示されるとおり，通常のメモリセルMCよりも駆動能力を高くするために，複数個のセルフタイミング用ダミーメモリセルSDMCが，ダミーワード線DWLに並列に接続される。そして，セルフタイミング用ダミーメモリセルSDMCの内部状態は，共に第１の状態「１」に固定される。複数のセルフタイミング用ダミーメモリセルSDMCが同時に選択されるので，それらを同じ状態に固定することで，ダミービット線対DBL,XDBLの駆動動作にコンフリクトが生じることが防止される。
【００３２】
それに対して，ダミービット線対に接続される複数の負荷用ダミーメモリセルLDMCは，少なくとも一部が或いは全てが，セルフタイミング用ダミーメモリセルSDMCとは逆の状態「０」に固定される。例えば，メモリセルアレイMCAが５１２本のワード線を有する場合，ダミービット線対には，５１３個のダミーメモリセルが設けられる。そして，４個あるいは６個のダミーメモリセルがセルフタイミング用ダミーメモリセルとしてダミーワード線DWLに接続されると，残りの５０９個あるいは５０６個のダミーメモリセルが負荷用ダミーメモリセルとなる。
【００３３】
この多くの負荷用ダミーメモリセルLDMCの全てを，セルフタイミング用ダミーメモリセルSDMCとは逆の状態に固定することで，セルフタイミング用ダミーメモリセルによるダミービット線対の駆動速度が，負荷用ダミーメモリセルのリーク電流により速められることが防止される。ただし，必ずしも全ての負荷用ダミーメモリセルをセルフタイミング用ダミーメモリセルと逆の状態に固定する必要はなく，例えば大部分の負荷用ダミーメモリセルを逆の状態に固定し，残りを同じ状態に固定してもよい。或いは，半分の負荷用ダミーメモリセルを逆の状態に残りの半分を同じ状態に固定しても良い。少なくとも，全ての負荷用ダミーメモリセルがセルフタイミング用ダミーメモリセルと同じ状態になる最悪状態は防止される必要がある。
【００３４】
図６は，本実施の形態におけるダミービット線対とダミーメモリセルの詳細回路図である。図６には，２個のセルフタイミング用ダミーメモリセルSDMC1,2と，２個の負荷用ダミーメモリセルLDMC1,2とが示されている。２個のセルフタイミング用ダミーメモリセルSDMC1,2は，ダミーワード線DWLに並列に接続され，ダミーワード線DWLが駆動される時に，ダミービット線対DBL,XDBLを同時に駆動する。
【００３５】
ダミーメモリセルは，通常のメモリセルと同様に，一対のインバータINV1,2の入出力が交差接続されたラッチ回路と，その一対のノードn1,n2をそれぞれダミービット線に接続するトランスファトランジスタN5,N6とを有する。トランスファトランジスタN5,N6が導通すると，一対のインバータがダミービット線対を駆動する。
【００３６】
２個のセルフタイミング用ダミーメモリセルSDMC1,2は，一対のノードのうち一方のノードｎ１が電源Vccに固定されている。従って，ダミーワード線DWLが駆動されると，インバータINV1により一方のダミービット線XDBLをＬレベルに引き下げるように駆動する。その場合，複数のセルフタイミング用ダミーメモリセルにより駆動電流I0は，１個のメモリセルMCの駆動電流よりも多く，その分，ダミービット線は通常のビット線よりも速く駆動される。
【００３７】
一方，負荷用ダミーメモリセルLDMC1,2の一方のノードｎ１は，グランドVssに固定されている。従って，他方のノードｎ２は，電源レベルVccに維持される。負荷用ダミーメモリセルに対するワード線LDWL1,2は，グランドレベルに固定されてＨレベルに駆動されることはない。しかし，トランスファトランジスタN5のリーク電流により，図６に示すような左側のダミービット線DBL側にリーク電流Ｉleakが流れる。但し，セルフタイミング用ダミーメモリセルSDMC1,2により駆動される右側のダミービット線XDBLには，その駆動を加速するようなリーク電流は発生しない。
【００３８】
図７は，本実施の形態での読み出し動作のタイミングチャート図である。読み出し動作を説明すると，ビット線対及びダミービット線対が電源Vccレベルにプリチャージされた状態で，クロックCKに同期してアドレスAddとコントロール信号Contが供給されると，デコーダ回路１０により選択されたワード線WLとダミーワード線DWLとが，ワードラインドライバ１２により駆動される。ワード線ＷＬの駆動に伴い，メモリセルMCがビット線対BL,XBLのいずれか一方をＬレベル側に駆動する。また，ダミーワード線DWLの駆動に伴い，セルフタイミング用ダミーメモリセルSDMC1,2が，ダミービット線対の一方XDBLをＬレベル側に駆動する。
【００３９】
この時，ダミービット線対に接続されている複数の負荷用ダミーメモリセルLDMC1,2は，セルフタイミング用ダミーメモリセルSDMC1,2とは異なる状態に固定されている。従って，トランスファトランジスタN6を介して発生するリーク電流が，右側のダミービット線XDBLの駆動を速めることはない。負荷用ダミーメモリセルのリーク電流Ｉleakが，左側のダミービット線DBLに発生するが，セルフタイミング用ダミーメモリセルSDMC1,2のノードｎ１が電源Vccに固定されているので，これらのリーク電流Ｉleakによりプリチャージレベルにあるダミービット線DBLのレベルが低下することはない。従って，ダミービット線対DBL,XDBLに電圧差ΔＶが生成されるタイミングは，ほとんどセルフタイミング用ダミーメモリセルSDMC1,2の駆動能力に依存することになり，製造プロセスのバラツキによるメモリセルの駆動能力のバラツキに対応した動きを，ダミービット線対に発生させることができる。
【００４０】
その結果，図７に示されるとおり，ダミービット線対の電圧差ΔＶの発生に応答して，ダミー用タイミング制御回路２４が，セルフタイミング信号φSLFを生成し，それに応答してタイミング制御回路１０がセンスアンプ起動信号φSAを生成する。上記のとおり，セルフタイミング信号φSLFの発生タイミングは，負荷用ダミーメモリセルの内部状態に依存して変化することはなく，常にメモリセルの駆動能力のバラツキに連動した最適なタイミングになる。また，タイミング制御信号１０は，図示しないビット線対のイコライズ信号や，データ出力回路のアウトプットイネーブル信号などの他のタイミング制御信号も，上記セルフタイミング信号φSLFに応答して生成する。
【００４１】
負荷用ダミーメモリセルLDMCの少なくとも一部が，セルフタイミング用ダミーメモリセルSDMCとは逆の状態に固定されていても良い。それにより，少なくともダミービット線XDBLのＬレベル側への駆動速度は，従来の最悪状態よりも遅くなり，センスアンプの起動が早すぎて誤動作につながることは避けることができる。その場合は，残りの負荷用ダミーメモリセルをいずれかの状態に固定して，負荷用ダミーメモリセルのリーク電流の影響を，固定的にすることが望ましい。
【００４２】
図８は，本実施の形態における別のダミービット線対とダミーメモリセルの詳細回路図である。この例では，セルフタイミング用ダミーメモリセルSDMC1,2は，図６と同じであり，ノードｎ１が電源Vccに固定されている。一方，図８の例では，負荷用ダミーメモリセルLDMC1,2のノードｎ２が電源Vccに固定されている。このような固定方法でも，負荷用ダミーメモリセルLDMC1,2をタイミングチャート用ダミーメモリセルとは異なる状態に固定することができる。
【００４３】
図９は，図８の詳細回路図である。ダミーメモリセルは，ＰチャネルトランジスタP1とＮチャネルトランジスタN3とによりインバータINV2が，トランジスタP2とN4とによりインバータINV1が構成され，両者の入出力ノードｎ１，ｎ２が交差接続されている。そして，セルフタイミング用ダミーメモリセルSDMCでは，ノードｎ１が電源Vccに接続されて，第１の状態に固定されている。一方，負荷用ダミーメモリセルLDMC1,2では，ノードｎ２が電源Vccに接続されて，第１の状態とは逆相の第２の状態に固定されている。一対のノードのいずれか一方が，電源VccまたはグランドVssに固定されれば，他方のノードは，インバータの動作によりその逆のレベルに自動的に固定される。
【００４４】
図１０は，別の実施の形態におけるダミービット線対とダミーメモリセルの回路図である。この例では，セルフタイミング用ダミーメモリセルSDMC1,2は，一方のノードｎ１が電源Vccに固定されている。それに対して，負荷用ダミーメモリセルLDMC1,2には，いずれのノードｎ１，ｎ２も電源またはグランドに固定されていない。
【００４５】
しかしながら，負荷用ダミーメモリセルLDMCのダミーワード線LDWL1,2はトランジスタP10を介して電源Vccに接続され，トランジスタN11を介してグランドVssに接続されている。また，右側のダミービット線XDBLがトランジスタP12を介して電源Vccに，トランジスタN13を介してグランドVssに接続されている。そして，初期化時にＬレベルになる初期化信号φINTがトランジスタP10,N11,P12のゲートに印加され，その反転信号／φINTがトランジスタN13のゲートに印加される。
【００４６】
従って，メモリの電源起動した時の初期化時に初期化信号φINTがＬレベルになり，ダミーワード線LDWL1,2が電源Vccに駆動される。その結果，負荷用ダミーメモリセルLDMC1,2のトランスファトランジスタN5,N6が導通する。そして，同時に，ダミービット線DBLがグランドレベルVssに駆動され，ダミービット線XDBLが電源レベルVccに駆動される。即ち，トランジスタP12,N13が負荷用ダミーメモリセルLDMC1,2に初期状態を書き込むダミー書き込み回路として動作して，負荷用ダミーメモリセルのノードｎ２をＨレベルに，ノードｎ１をＬレベルに駆動し，負荷用ダミーメモリセルに，セルフタイミング用ダミーメモリセルSDMC1,2とは逆の状態を書き込む。
【００４７】
初期設定が完了すると，初期化信号φINTがＨレベルになり，ダミーワード線LDWL1,2がＬレベルに固定されると共に，トランジスタP12,N13が非導通に維持される。その結果，負荷用ダミーメモリセルは，上記の初期設定状態を保持する。
【００４８】
以上のとおり，本実施の形態では，負荷用ダミーメモリセルに初期化時において，セルフタイミング用ダミーメモリセルとは逆の状態が書き込まれ，維持される。従って，通常動作時においては，図６と同じような状態になり，負荷用ダミーメモリセルによるリーク電流が，セルフタイミング用ダミーメモリセルによるダミービット線の駆動を加速することはない。
【００４９】
以上の実施の形態では，ダミーメモリセルとダミービット線対を有するダミー回路を利用して，センスアンプ起動信号を最適のタイミングで生成するセルフタイミング回路を説明した。しかし，本発明は，それに限定されず，ダミー回路を利用して，他のタイミング制御信号，例えばビット線イコライズ信号やセンスアンプ出力のイコライズ信号，または出力ラッチ回路のアウトプットイネーブル信号等を生成してもよい。
【００５０】
また，図５において，ダミー用タイミング制御信号２４がセルフタイミング信号φSLFを生成したが，センスアンプ起動信号φSAを直接生成することもできる。
【００５１】
更に，上記の実施の形態では，クロック同期型のスタティックメモリを例にして説明したが，本発明は，クロック非同期型のSRAMにも適用することができる。クロック非同期型SRAMの場合は，外部からクロックが供給されないが，外部から供給されるアドレスの変化を検出するATD回路を設け，そのATD回路により新たな読み出し動作の開始を検出したタイミングで，内部回路の動作が開始され，内部回路のさまざまなタイミング信号が生成される。従って，図５において，タイミング制御回路／デコーダ回路１０内には，上記のアドレスの変化を検出する検出回路が内蔵され，その検出回路の出力が，クロックと同様の機能を有する。また，書き込み動作の場合は，コントロール信号であるライトイネーブル信号が活性化されてライトデータが入力された時に，書き込み動作が開始される。それ以外のダミー回路によるセルフタイミング回路の構成は，クロック同期型の例と同じである。
【００５２】
以上，実施の形態例をまとめると以下の付記の通りである。
【００５３】
（付記１）スタティックメモリにおいて，
複数のワード線と，複数のビット線対と，その交差位置に配置され逆相レベルを保持する一対のノードを有するメモリセルとを有するメモリセルアレイと，
前記メモリセルアレイに併設された，ダミーワード線と，ダミービット線対と，前記ダミーワード線及びダミービット線対に接続され逆相レベルを保持する一対のノードを有するセルフタイミング用ダミーメモリセルと，前記ダミービット線対に接続される複数の負荷用ダミーメモリセルとを有するダミー回路と，
前記ダミービット線対の電圧変化を検出してタイミング制御信号を生成するタイミング制御回路とを有し，
前記セルフタイミング用ダミーメモリセルの一対のノードが第１の状態に固定され，負荷用ダミーメモリセルの一対のノードが前記第１の状態とは逆相の第２の状態に固定されていることを特徴とするスタティックメモリ。
【００５４】
（付記２）付記１において，
前記セルフタイミング用ダミーメモリセルの一対のノードの一方が第１の電圧レベルに固定され，前記負荷用ダミーメモリセルの一対のノードの一方が前記第１の電圧レベルとは逆相の第２の電圧レベルに固定，あるいは他方のノードが前記第１の電圧レベルに固定されていることを特徴とするスタティックメモリ。
【００５５】
（付記３）付記２において，
前記第１及び第２の電圧レベルは，電源レベルまたはグランドレベルであることを特徴とするスタティックメモリ。
【００５６】
（付記４）付記１において，
前記セルフタイミング用ダミーメモリセルが複数個，前記ダミーワード線に接続され，当該複数個のセルフタイミング用ダミーメモリセルが同時に，前記ダミービット線対を駆動し，更に，当該複数個のセルフタイミング用ダミーメモリセルの一対のノードが前記第１の状態に固定されていることを特徴とするスタティックメモリ。
【００５７】
（付記５）付記１において，
前記複数の負荷用ダミーメモリセルの全てが，前記セルフタイミング用ダミーメモリセルとは逆の状態に固定されていることを特徴とするスタティックメモリ。
【００５８】
（付記６）付記１において，
前記複数の負荷用ダミーメモリセルの少なくとも一部が，セルフタイミング用ダミーメモリセルとは逆の状態に固定されていることを特徴とするスタティックメモリ。
【００５９】
（付記７）付記１において，
前記複数の負荷用ダミーメモリセルの一部をセルフタイミング用ダミーメモリセルとは逆の状態に固定し，残りを同じ状態に固定したことを特徴とするスタティックメモリ。
【００６０】
（付記８）スタティックメモリにおいて，
複数のワード線と，複数のビット線対と，その交差位置に配置され逆相レベルを保持する一対のノードを有するメモリセルとを有するメモリセルアレイと，
前記メモリセルアレイに併設して設けられた，ダミーワード線と，ダミービット線対と，前記ダミーワード線及びダミービット線対に接続され逆相レベルを保持する一対のノードを有するセルフタイミング用ダミーメモリセルと，前記ダミービット線対に接続される複数の負荷用ダミーメモリセルとを有するダミー回路と，
前記ダミービット線対の電圧変化を検出してタイミング制御信号を生成するタイミング制御回路とを有し，
前記セルフタイミング用ダミーメモリセルの一対のノードが第１の状態に固定され，
更に，初期設定時に負荷用ダミーメモリセルの一対のノードに前記第１の状態とは逆相の第２の状態に書き込むダミー書き込み回路を有することを特徴とするスタティックメモリ。
【００６１】
（付記９）付記８において，
前記負荷用ダミーメモリセルは，初期設定時に書き込まれた第２の状態を，その後の通常動作時において維持することを特徴とするスタティックメモリ。
【００６２】
（付記１０）付記１または８において，
前記タイミング制御信号は，前記ビット線対を増幅するセンスアンプの起動信号を含むことを特徴とするスタティックメモリ。
【００６３】
（付記１１）付記１または８において，
スタティックメモリは，外部から供給されるクロックに同期して，アドレスを入力するクロック同期型であることを特徴とするスタティックメモリ。
【００６４】
（付記１２）付記１または８において，
前記負荷用ダミーメモリセルは，読み出し動作時において，選択されないことを特徴とするスタティックメモリ。
【００６５】
（付記１３）付記１または８において，
前記ダミーメモリセルは，一対のインバータの入出力端子を交差接続したラッチ回路と，前記入出力端子が一対のノードを構成し，当該一対のノードが一対のトランスファトランジスタを介して前記ダミービット線対に接続されていることを特徴とするスタティックメモリ。
【００６６】
【発明の効果】
以上，本発明によれば，ダミー回路によるセルフタイミング回路を構成したスタティックメモリにおいて，ダミービット線の駆動がダミーメモリセルのリーク電流により過剰に加速されて，制御信号のタイミングが早くなりすぎて誤動作を招くことを防止することができる。
【図面の簡単な説明】
【図１】従来のセルフタイミング回路を有するスタティックメモリの構成図である。
【図２】図１の読み出し動作のタイミングチャート図である。
【図３】従来例のダミービット線対とそれに接続されるダミーメモリセルの詳細回路図である。
【図４】読み出しの誤動作を示すタイミングチャート図である。
【図５】本実施の形態におけるメモリの構成図である。
【図６】本実施の形態におけるダミービット線対とダミーメモリセルの詳細回路図である。
【図７】本実施の形態での読み出し動作のタイミングチャート図である。
【図８】本実施の形態における別のダミービット線対とダミーメモリセルの詳細回路図である。
【図９】図８の詳細回路図である。
【図１０】別の実施の形態におけるダミービット線対とダミーメモリセルの回路図である。
【符号の説明】
MCA        メモリセルアレイ
MC          メモリセル
WL          ワード線
BL,XBL      ビット線対
DWL          ダミーワード線
DBL,XDBL    ダミービット線対
SDMC        セルフタイミング用ダミーメモリセル
LDMC        負荷用ダミーメモリセル
１０，２４    タイミング制御回路
１８          センスアンプ
φSA          センスアンプ起動信号（タイミング制御信号）
n1,n2          一対のノード
Vcc            電源電圧
Vss            グランド電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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