(57)【特許請求の範囲】
【請求項１】
増幅回路と、
前記増幅回路と並列に接続された第１のスイッチ素子と、
前記増幅回路及び前記第１のスイッチ素子と並列に接続された抵抗器とを備え、
前記増幅回路は、ベースが入力信号線と接続され、コレクタが出力信号線と接続された第１のトランジスタと、前記ベースに接続されたバイアス回路とを有し、
前記バイアス回路は、電源端子と、ベースが前記第１のトランジスタと接続され、コレクタとエミッタとの間にコンデンサと第２のスイッチ素子とが接続され、且つ前記電源端子に第３のスイッチ素子を介して前記コレクタが接続された第２のトランジスタと、エミッタが前記第１のトランジスタと接続され、ベースが前記第２のトランジスタのコレクタと接続され、コレクタが前記電源端子と接続された第３のトランジスタとを有していることを特徴とする高周波可変利得増幅装置。
【請求項２】
前記増幅回路の入力端子と前記第１のスイッチ素子との間にはストリップ線路が設けられていることを特徴とする請求項１に記載の高周波可変利得増幅装置。
【請求項３】
前記増幅回路の出力端子と前記第１のスイッチ素子との間にはストリップ線路が設けられていることを特徴とする請求項１又は２に記載の高周波可変利得増幅装置。
【請求項４】
前記増幅回路の入力端子と前記第１のスイッチ素子との間にはコプレーナ線路が設けられていることを特徴とする請求項１に記載の高周波可変利得増幅装置。
【請求項５】
前記増幅回路の出力端子と前記第１のスイッチ素子との間にはコプレーナ線路が設けられていることを特徴とする請求項１又は２に記載の高周波可変利得増幅装置。
【請求項６】
前記増幅回路の入力端子と前記第１のスイッチ素子との間にはインダクタ素子が設けられていることを特徴とする請求項１に記載の高周波可変利得増幅装置。
【請求項７】
前記増幅回路の出力端子と前記第１のスイッチ素子との間にはインダクタ素子が設けられていることを特徴とする請求項１又は２に記載の高周波可変利得増幅装置。
【請求項８】
前記第１のスイッチ素子の後段には他の抵抗器が設けられていることを特徴とする請求項１〜７のうちのいずれか１項に記載の高周波可変利得増幅装置。
【請求項９】
前記第１のスイッチ素子は、半導体基板に形成されたゲート電極及び第１導電型のソースドレイン層を有する電界効果トランジスタからなり、
前記ソースドレイン層は、前記半導体基板の第２導電型の第１ウェルに形成され、該第１ウェルは前記半導体基板の第１導電型の第２ウェルに形成されていることを特徴とする請求項１〜８のうちのいずれか１項に記載の高周波可変利得増幅装置。
【請求項１０】
前記ゲート電極と電圧制御ノードとの間、第１ウェルと接地ノードとの間及び第２ウェルと電源電圧ノードとの間にはそれぞれ抵抗器が設けられていることを特徴とする請求項９に記載の高周波可変利得増幅装置。
【請求項１１】
前記ゲート電極と電圧制御ノードとの間、第１ウェルと接地ノードとの間及び第２ウェルと電源電圧ノードとの間にはそれぞれインダクタ素子が設けられていることを特徴とする請求項９に記載の高周波可変利得増幅装置。
【請求項１２】
第１の入力信号及び第２の入力信号をそれぞれ受ける第１の増幅回路及び第２の増幅回路と、
前記第１の増幅回路及び第２の増幅回路とそれぞれ並列に接続された第１のスイッチ素子及び第２のスイッチ素子と、
前記第１の増幅回路及び第１のスイッチ素子と並列に接続された第１の抵抗器と、
前記第２の増幅回路及び第２のスイッチ素子と並列に接続された第２の抵抗器とを備え、
前記第１の増幅回路の出力端子と前記第１のスイッチ素子との間には第３の抵抗器が設けられ、前記第２の増幅回路の出力端子と前記第２のスイッチ素子との間には第４の抵抗器が設けられており、
前記第３の抵抗器及び第４の抵抗器の入力端子同士の間には第５の抵抗器が設けられ、前記第３の抵抗器及び第４の抵抗器の出力端子同士の間には第６の抵抗器が設けられており、
前記第１の増幅回路及び前記第２の増幅回路は、それぞれ、ベースが入力信号線と接続され、コレクタが出力信号線と接続された第１のトランジスタと、前記ベースに接続されたバイアス回路とを有しており、
前記バイアス回路は、電源端子と、ベースが前記第１のトランジスタと接続され、コレクタとエミッタとの間にコンデンサと第３のスイッチ素子とが接続され、且つ前記電源端子に第４のスイッチ素子を介して前記コレクタが接続された第２のトランジスタと、エミッタが前記第１のトランジスタと接続され、ベースが前記第２のトランジスタのコレクタと接続され、コレクタが前記電源端子と接続された第３のトランジスタとを有していることを特徴とする高周波可変利得増幅装置。
【請求項１３】
前記第１の増幅回路の入力端子と前記第１のスイッチ素子との間及び前記第２の増幅回路の入力端子と前記第２のスイッチ素子との間にはそれぞれストリップ線路が設けられていることを特徴とする請求項１２に記載の高周波可変利得増幅装置。
【請求項１４】
前記第１の増幅回路の出力端子と前記第１のスイッチ素子との間及び前記第２の増幅回路の出力端子と前記第２のスイッチ素子との間にはそれぞれストリップ線路が設けられていることを特徴とする請求項１２又は１３に記載の高周波可変利得増幅装置。
【請求項１５】
前記第１の増幅回路の入力端子と前記第１のスイッチ素子との間及び前記第２の増幅回路の入力端子と前記第２のスイッチ素子との間にはそれぞれコプレーナ線路が設けられていることを特徴とする請求項１２に記載の高周波可変利得増幅装置。
【請求項１６】
前記第１の増幅回路の出力端子と前記第１のスイッチ素子との間及び前記第２の増幅回路の出力端子と前記第２のスイッチ素子との間にはそれぞれコプレーナ線路が設けられていることを特徴とする請求項１２又は１３に記載の高周波可変利得増幅装置。
【請求項１７】
前記第１の増幅回路の入力端子と前記第１のスイッチ素子との間及び前記第２の増幅回路の入力端子と前記第２のスイッチ素子との間にはそれぞれインダクタ素子が設けられていることを特徴とする請求項１２に記載の高周波可変利得増幅装置。
【請求項１８】
前記第１の増幅回路の出力端子と前記第１のスイッチ素子との間及び前記第２の増幅回路の出力端子と前記第２のスイッチ素子との間にはそれぞれインダクタ素子が設けられていることを特徴とする請求項１２又は１３に記載の高周波可変利得増幅装置。
【請求項１９】
前記第１のスイッチ素子及び第２のスイッチ素子は、それぞれが半導体基板に形成されたゲート電極及び第１導電型のソースドレイン層を有する電界効果トランジスタからなり、
前記各ソースドレイン層は、前記半導体基板の第２導電型の第１ウェルに形成され、該第１ウェルは前記半導体基板の第１導電型の第２ウェルに形成されていることを特徴とする請求項１２〜１８のうちのいずれか１項に記載の高周波可変利得増幅装置。
【請求項２０】
前記ゲート電極と電圧制御ノードとの間、第１ウェルと接地ノードとの間及び第２ウェルと電源電圧ノードとの間にはそれぞれ抵抗器が設けられていることを特徴とする請求項１９に記載の高周波可変利得増幅装置。
【請求項２１】
前記ゲート電極と電圧制御ノードとの間、第１ウェルと接地ノードとの間及び第２ウェルと電源電圧ノードとの間にはそれぞれインダクタ素子が設けられていることを特徴とする請求項１９に記載の高周波可変利得増幅装置。
【請求項２２】
前記増幅回路は、前記第１のスイッチ素子がオン状態の場合に動作せず、前記スイッチ素子がオフ状態の場合に動作することを特徴とする請求項１に記載の高周波可変利得増幅装置。
【請求項２３】
前記バイアス回路は前記増幅回路の動作時において前記第２のスイッチ素子をオフ状態とし、前記第３のスイッチ素子をオン状態とし、前記増幅回路の非動作時において前記第２のスイッチ素子をオン状態とし、前記第３のスイッチ素子をオフ状態とすることを特徴とする請求項１又は２２に記載の高周波可変利得増幅装置。
【請求項２４】
前記第１の増幅回路は、前記第１のスイッチ素子がオン状態の場合に動作せず、前記第１のスイッチ素子がオフ状態の場合に動作し、
前記第２の増幅回路は、前記第２のスイッチ素子がオン状態の場合に動作せず、前記第２のスイッチ素子がオフ状態の場合に動作することを特徴とする請求項１５に記載の高周波可変利得増幅装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波可変利得増幅装置に関し、特に、利得切換用のスイッチ素子のオフ時のアイソレーションが高く且つ安定する高周波可変利得増幅装置に関する。
【０００２】
【従来の技術】
携帯電話機に代表される無線通信システムにおける受信機器の初段増幅回路は、微弱信号を受信する場合には低雑音性及び高利得特性を要求され、大信号を受信する場合には、低歪み性及び低利得特性を要求される。特に、近年の移動体通信では基地局と移動局との間の距離に応じて受信時の電界強度が大きく変化するため、受信機器には大きいダイナミックレンジが必要となり、その結果、受信フロントエンド部の低雑音増幅回路には利得制御機能を要求される。
【０００３】
このような利得制御機能を有する増幅回路の一例として、特開平１０−１７３４５３号公報に記載されている高周波可変利得増幅装置がある。
【０００４】
図９は前記公報に開示された高周波可変利得増幅装置であって、複数段の増幅回路のうちの１段分の増幅回路を示している。
【０００５】
図９に示すように、高周波可変利得増幅装置３００は、増幅回路３１０と該増幅回路３１０の信号バイパス回路の開閉を行なう電界効果トランジスタ（ＦＥＴ）からなる高周波スイッチ素子３２０Ｑとにより構成されている。
【０００６】
増幅回路３１０と入力ノードＴｉ及び出力ノードＴｏとの間には直流遮断用のコンデンサＣｉ及びＣｏがそれぞれ直列に接続されている。
【０００７】
増幅回路３１０は、ソース接地接続のＦＥＴからなる増幅素子３１１を含み、そのゲートには、入力整合回路３１２を介して入力ノードＴｉからの高周波信号が供給されると共に、抵抗器３１３を通して所定のゲートバイアス電圧Ｖggが供給される。増幅素子３１１のドレインは、出力整合回路３１５を介して出力ノードＴｏに増幅信号を出力すると共に、ドレインバイアス供給回路３１６を介して切換スイッチ回路３０５と接続される。
【０００８】
切換スイッチ回路３０５は、電源電圧Ｖddの供給線と接続される第１の入力ノードａと、接地される第２の入力ノードｇとを有しており、これらノードａ、ｇの切り換えは、送信電力制御情報又は受信信号の信号レベルに応じて動作する給電制御回路３０７によって行なわれる。
【０００９】
高周波スイッチ素子３２０Ｑには、ディプレション型のＦＥＴが用いられており、そのドレインは直流遮断用のコンデンサ３０３ｃを介して入力ノードＴｉと接続され、そのソースは増幅素子３１１のドレインと接続され、そのゲートは抵抗器３０６を介してグラウンドに接続される。
【００１０】
このように構成された従来の高周波可変利得増幅装置３００は、給電制御回路３０７からの制御により、切換スイッチ回路３０５が第１の入力ノードａと接続されている間は、該切換スイッチ回路３０５を通して増幅回路３１０に電源電圧Ｖddが供給されて、該増幅回路３１０が動作状態となる。このとき、切換スイッチ回路３０５を通して印加される電源電圧Ｖddが、制御信号として高周波スイッチ素子３２０Ｑに供給されて該高周波スイッチ素子３２０Ｑのゲートソース間電圧が小さくなり、該高周波スイッチ素子３２０Ｑがオフ状態となるため、信号バイパス回路の接続が開放状態となる。この開放状態では、出力ノードＴｏにおける出力高周波信号の信号レベルが、増幅回路３１０の利得分だけ、入力ノードＴｉにおける入力高周波信号の信号レベルよりも高い、すなわち高利得動作モードとなる。
【００１１】
逆に、切換スイッチ回路３０５が第２の入力ノードｇに切り換えられた場合には、増幅回路３１０に電源電圧Ｖddの供給が断たれるため該増幅回路３１０の動作が停止すると共に、切換スイッチ回路３０５を通して接地電位が制御信号として供給されるため、高周波スイッチ素子３２０Ｑがオン状態となり、信号バイパス回路が接続状態となる。この接続状態では、出力ノードＴｏにおける出力高周波信号の信号レベルが、高周波スイッチ素子３２０Ｑの挿入による損失と入力ノードＴｉにおけるインピーダンスの不整合による損失との和の損失分だけ入力ノードＴｉにおける入力高周波信号の信号レベルよりも低い、すなわち低利得動作モードとなる。
【００１２】
従って、入力ノードＴｉに入力される高周波信号の信号レベルが所定のレベルよりも低い場合には高利得動作モードに切り換え、入力ノードＴｉに入力される高周波信号の信号レベルが所定のレベルよりも高い場合には低利得動作モードに切り換えることにより、ダイナミックレンジが大きい高周波信号に対応できる高周波増幅装置を実現することができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記従来の高周波可変利得増幅装置は、切換スイッチ回路３０５が第１の入力ノードａに切り換えられた場合の高利得動作モード時に、高周波スイッチ素子３２０Ｑのドレインがフローティング状態となり、このフローティング状態の残留電荷値によりドレイン電位が変動し、この電位変動によって高周波スイッチ素子３２０Ｑのオフ状態におけるアイソレーションが変動するという問題がある。
【００１４】
本発明は、前記従来の問題を解決し、信号バイパス回路に設ける高周波スイッチ素子におけるオフ状態時のアイソレーションが変動しないようにすることを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、高周波可変利得増幅装置における信号バイパス回路用のスイッチ素子の電極をフローティング状態としない構成とする。
【００１６】
具体的に、本発明に係る第１の高周波可変利得増幅装置は、増幅回路と、増幅回路と並列に接続されたスイッチ素子と、増幅回路及びスイッチ素子と並列に接続された抵抗器とを備え、増幅回路は、スイッチ素子がオン状態の場合に動作せず、スイッチ素子がオフ状態の場合に動作し、スイッチ素子における入力端子の電位及び出力端子の電位は、スイッチ素子がオフ状態の場合よりもオン状態の場合の方が小さい。
【００１７】
第１の高周波可変利得増幅装置によると、増幅回路及びスイッチ素子に対して並列に接続された抵抗器を備えているため、スイッチ素子がオフ状態で且つ増幅回路がオン状態、すなわち利得が高い状態（高利得動作モード時）であっても、スイッチ素子の電極がフローティング状態とならないので、アイソレーションが変動することがなく、その上、スイッチ素子によるアイソレーションが大きくなる。一方、スイッチ素子がオン状態で且つ増幅回路がオフ状態、すなわち利得が低い状態（低利得動作モード時）の場合には、スイッチ素子のオン時の挿入損失が小さくなる。
【００１８】
第１の高周波可変利得増幅装置において、増幅回路がバイポーラトランジスタを有し、バイポーラトランジスタのベースに増幅回路の入力信号が入力され、バイポーラトランジスタのコレクタから増幅回路の出力信号が出力されることが好ましい。このような構成で、増幅回路のオフ時にコレクタ電流をほぼ０とするためにベース電位をほぼ０とすると、増幅回路がオン状態（スイッチ素子がオフ状態）の場合よりも増幅回路がオフ状態（スイッチ素子がオン状態）の方がスイッチ素子における入力端子の電位及び出力端子の電位を確実に小さくすることができる。
【００１９】
第１の高周波可変利得増幅装置において、増幅回路が、第１のバイポーラトランジスタと、エミッタが第１のバイポーラトランジスタのコレクタと接続された第２のバイポーラトランジスタとを有し、第１のバイポーラトランジスタのベースに増幅回路の入力信号が入力され、第２のバイポーラトランジスタのコレクタから増幅回路の出力信号が出力されることが好ましい。このようにすると、第１及び第２のバイポーラトランジスタがカスコード接続となるため、より高い周波数を持つ入力信号の増幅を行なえる。その上、第２のバイポーラトランジスタのベースの電位をほぼ０とすると、第１のバイポーラトランジスタに強電界の信号が入力されたとしても、第２のバイポーラトランジスタが動作することがない。
【００２０】
従って、この場合に、第２のバイポーラトランジスタのベースの電位は、スイッチ素子がオフ状態の場合よりもオン状態の場合の方が低いことが好ましく、これにより、第１のバイポーラトランジスタのコレクタの電位が電源電圧値よりも低くなるため、低利得動作モード時における出力信号の歪みレベルを低減することができる。
【００２１】
第１の高周波可変利得増幅装置において、増幅回路の入力端子とスイッチ素子との間にはストリップ線路が設けられていることが好ましい。このようにすると、ストリップ線路における特性インピーダンス又は線路長等を適当な値に設定することにより、増幅回路の入力インピーダンスの値を変えることができるため、高利得動作モード時と低利得動作モード時の入出力のインピーダンス値を近づけることができるので、高利得及び低利得の両動作モード時に入出力端子におけるインピーダンスの不整合による損失を低減することができる。
【００２２】
第１の高周波可変利得増幅装置において、増幅回路の出力端子とスイッチ素子との間にはストリップ線路が設けられていることが好ましい。
【００２３】
または、第１の高周波可変利得増幅装置において、増幅回路の入力端子とスイッチ素子との間にコプレーナ線路が設けられていることが好ましい。
【００２４】
または、第１の高周波可変利得増幅装置において、増幅回路の出力端子とスイッチ素子との間にコプレーナ線路が設けられていることが好ましい。
【００２５】
または、第１の高周波可変利得増幅装置において、増幅回路の入力端子とスイッチ素子との間にインダクタ素子が設けられていることが好ましい。
【００２６】
または、第１の高周波可変利得増幅装置において、増幅回路の出力端子とスイッチ素子との間にインダクタ素子が設けられていることが好ましい。
【００２７】
第１の高周波可変利得増幅装置において、スイッチ素子の後段には他の抵抗器が設けられていることが好ましい。このようにすると、スイッチ素子による挿入損失のばらつきを低減できるため、入力される高周波信号のダイナミックレンジを広げることができる。
【００２８】
第１の高周波可変利得増幅装置において、スイッチ素子が、半導体基板に形成されたゲート電極及び第１導電型のソースドレイン層を有する電界効果トランジスタからなり、ソースドレイン層は、半導体基板の第２導電型の第１ウェルに形成され、該第１ウェルは半導体基板の第１導電型の第２ウェルに形成されていることが好ましい。このようにすると、第１ウェルと第２ウェルとの間及び第２ウェルと半導体基板との間に逆バイアス電圧をそれぞれ印加することにより、ｐｎ接合による空乏層が生じ、各ウェル及び半導体基板が絶縁分離されるため、スイッチ素子がオン状態の場合に、入力される高周波信号が半導体基板に漏れることによる入力信号の損失を低減することができる。
【００２９】
この場合に、ゲート電極と電圧制御ノードとの間、第１ウェルと接地ノードとの間及び第２ウェルと電源電圧ノードとの間にはそれぞれ抵抗器が設けられていることが好ましい。このようにすると、入力される高周波信号がゲート電極、第１ウェル及び第２ウェルから高周波接地に漏れることによる入力信号の損失を低減することができる。
【００３０】
または、この場合に、ゲート電極と電圧制御ノードとの間、第１ウェルと接地ノードとの間及び第２ウェルと電源電圧ノードとの間にそれぞれインダクタ素子が設けられていることが好ましい。
【００３１】
本発明に係る第２の高周波可変利得増幅装置は、第１の入力信号及び第２の入力信号をそれぞれ受ける第１の増幅回路及び第２の増幅回路と、第１の増幅回路及び第２の増幅回路とそれぞれ並列に接続された第１のスイッチ素子及び第２のスイッチ素子と、第１の増幅回路及び第１のスイッチ素子と並列に接続された第１の抵抗器と、第２の増幅回路及び第２のスイッチ素子と並列に接続された第２の抵抗器とを備え、第１の増幅回路は、第１のスイッチ素子がオン状態の場合に動作せず、第１のスイッチ素子がオフ状態の場合に動作し、第２の増幅回路は、第２のスイッチ素子がオン状態の場合に動作せず、第２のスイッチ素子がオフ状態の場合に動作し、第１のスイッチ素子における入力端子の電位及び出力端子の電位は、第１のスイッチ素子がオフ状態の場合よりもオン状態の場合の方が小さく、第２のスイッチ素子における入力端子の電位及び出力端子の電位は、第２のスイッチ素子がオフ状態の場合よりもオン状態の場合の方が小さい。
【００３２】
本発明の第２の高周波可変利得増幅装置は、差動増幅型の回路構成を採るため、第１の増幅回路及び第２の増幅回路がオン状態で且つ第１のスイッチ素子及び第２のスイッチ素子がオフ状態となる高利得動作時モードには、第１のスイッチ素子及び第２のスイッチ素子のオフ時のアイソレーションが大きくなる。また、第１の増幅回路及び第２の増幅回路がオフ状態で且つ第１のスイッチ素子及び第２のスイッチ素子がオン状態となる低利得動作モード時には、第１のスイッチ素子及び第２のスイッチ素子のオン時の挿入損失が小さくなる。
【００３３】
本発明の第２の高周波可変利得増幅装置において、第１の増幅回路の出力端子と第１のスイッチ素子との間には第３の抵抗器が設けられ、第２の増幅回路の出力端子と第２のスイッチ素子との間には第４の抵抗器が設けられており、第３の抵抗器及び第４の抵抗器の入力端子同士の間には第５の抵抗器が設けられ、第３の抵抗器及び第４の抵抗器の出力端子同士の間には第６の抵抗器が設けられていることが好ましい。このようにすると、第３の抵抗器、第４の抵抗器、第５の抵抗器及び第６の抵抗器がπ型減衰器を構成するため、低利得動作モード時に入力される高周波信号を減衰させることができる。その上、低利得動作のばらつきが低減される。また、π型減衰器により入出力インピーダンスの値を調整することができるため、高利得動作モード時と低利得動作モード時との入出力インピーダンスの値を近づけることができるので、両動作モード時において入出力端子におけるインピーダンスの不整合による損失を低減することができる。
【００３４】
本発明の第２の高周波可変利得増幅装置において、第１の増幅回路及び第２の増幅回路がそれぞれバイポーラトランジスタを有し、第１の増幅回路のバイポーラトランジスタのベースに該第１の増幅回路の入力信号が入力されると共にそのコレクタから第１の増幅回路の出力信号が出力され、第２の増幅回路のバイポーラトランジスタのベースに該第２の増幅回路の入力信号が入力されると共にそのコレクタから第２の増幅回路の出力信号が出力されることが好ましい。このようにすると、第１の増幅回路及び第２の増幅回路がオン状態（第１及び第２のスイッチ素子がオフ状態）の場合よりもオフ状態（第１及び第２のスイッチ素子がオン状態）の方が第１のスイッチ素子及び第２のスイッチ素子の入力端子の電位及び出力端子の電位を確実に小さくすることができる。
【００３５】
本発明の第２の高周波可変利得増幅装置において、第１の増幅回路が、第１のバイポーラトランジスタとエミッタが第１のバイポーラトランジスタのコレクタと接続された第２のバイポーラトランジスタとを有し、第１のバイポーラトランジスタのベースに第１の増幅回路の入力信号が入力され、第２のバイポーラトランジスタのコレクタから第１の増幅回路の出力信号が出力され、第２の増幅回路が、第３のバイポーラトランジスタとエミッタが第３のバイポーラトランジスタのコレクタと接続された第４のバイポーラトランジスタとを有し、第３のバイポーラトランジスタのベースに第２の増幅回路の入力信号が入力され、第４のバイポーラトランジスタのコレクタから第２の増幅回路の出力信号が出力されることが好ましい。
【００３６】
この場合に、第２のバイポーラトランジスタのベースの電位が、第１のスイッチ素子がオフ状態の場合よりもオン状態の場合の方が低く、第４のバイポーラトランジスタのベースの電位が、第２のスイッチ素子がオフ状態の場合よりもオン状態の場合の方が低いことが好ましい。
【００３７】
本発明の第２の高周波可変利得増幅装置において、第１の増幅回路の入力端子と第１のスイッチ素子との間及び第２の増幅回路の入力端子と第２のスイッチ素子との間にはそれぞれストリップ線路が設けられていることが好ましい。
【００３８】
本発明の第２の高周波可変利得増幅装置において、第１の増幅回路の出力端子と第１のスイッチ素子との間及び第２の増幅回路の出力端子と第２のスイッチ素子との間にはそれぞれストリップ線路が設けられていることが好ましい。
【００３９】
または、本発明の第２の高周波可変利得増幅装置において、第１の増幅回路の入力端子と第１のスイッチ素子との間及び第２の増幅回路の入力端子と第２のスイッチ素子との間にそれぞれコプレーナ線路が設けられていることが好ましい。
【００４０】
または、本発明の第２の高周波可変利得増幅装置において、第１の増幅回路の出力端子と第１のスイッチ素子との間及び第２の増幅回路の出力端子と第２のスイッチ素子との間にそれぞれコプレーナ線路が設けられていることが好ましい。
【００４１】
または、本発明の第２の高周波可変利得増幅装置において、第１の増幅回路の入力端子と第１のスイッチ素子との間及び第２の増幅回路の入力端子と第２のスイッチ素子との間にそれぞれインダクタ素子が設けられていることが好ましい。
【００４２】
または、本発明の第２の高周波可変利得増幅装置において、第１の増幅回路の出力端子と第１のスイッチ素子との間及び第２の増幅回路の出力端子と第２のスイッチ素子との間にそれぞれインダクタ素子が設けられていることが好ましい。
【００４３】
本発明の第２の高周波可変利得増幅装置において、第１のスイッチ素子及び第２のスイッチ素子は、それぞれが半導体基板に形成されたゲート電極及び第１導電型のソースドレイン層を有する電界効果トランジスタからなり、各ソースドレイン層は、半導体基板の第２導電型の第１ウェルに形成され、該第１ウェルは半導体基板の第１導電型の第２ウェルに形成されていることが好ましい。
【００４４】
この場合に、ゲート電極と電圧制御ノードとの間、第１ウェルと接地ノードとの間及び第２ウェルと電源電圧ノードとの間にはそれぞれ抵抗器が設けられていることが好ましい。
【００４５】
また、この場合に、ゲート電極と電圧制御ノードとの間、第１ウェルと接地ノードとの間及び第２ウェルと電源電圧ノードとの間にそれぞれインダクタ素子が設けられていることが好ましい。
【００４６】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４７】
図１は本発明の第１の実施形態に係る高周波可変利得増幅装置の回路構成を示している。
【００４８】
図１に示すように、第１の実施形態に係る高周波可変利得増幅装置１Ａは、直流遮断用の入力側コンデンサ１１を介して入力端子Ｐ１と接続され、且つ直流遮断用の出力側コンデンサ１２を介して出力端子Ｐ２と接続された増幅回路１０と、入力側コンデンサ１１と出力側コンデンサ１２との間に増幅回路１０と並列に接続された信号バイパス回路２０と、一端が約３Ｖの電源電圧Ｖccを供給する電源端子１３と接続され、他端が増幅回路１０の出力端子と出力側コンデンサ１２との間に接続されたチョークコイル１４とを有している。また、電源端子１３には接地されたバイパスコンデンサ１５が接続されている。
【００４９】
信号バイパス回路２０は、ゲートが電圧制御端子Ｐ３と接続され、ドレインが入力側コンデンサ１１と増幅回路１０の入力端子との間に接続され、ソースが直流遮断用のバイパス回路用コンデンサ２１を介して増幅回路１０の出力端子と出力側コンデンサ１２との間に接続されたｎチャネルＦＥＴからなる高周波スイッチ素子２２と、高周波スイッチ素子２２のドレインとソースとの間に該高周波スイッチ素子２２と並列に接続されたアイソレーション変動防止用の抵抗器２３とから構成されている。
【００５０】
なお、本願明細書においては、電圧制御端子Ｐ３等の端子は、パッド電極のような端子と、配線内の素子の接続点であるノードをも含む。
【００５１】
図２は第１の実施形態に係る増幅回路１０Ａの回路構成の一例を示している。
【００５２】
図２に示すように、エミッタが接地され、ベースが入力側コンデンサ１１からの入力信号を受ける入力ノードＰ４と接続され、コレクタが出力側コンデンサ１２に出力信号を送出する出力ノードＰ５と接続され、高周波可変利得増幅装置１Ａに入力される高周波信号の増幅用の第１のバイポーラトランジスタ１０１を有している。
【００５３】
第１のバイポーラトランジスタ１０１のベースは、互いに直列に接続された第１の抵抗器１０２及び第２の抵抗器１０３を介して第２のバイポーラトランジスタ１０４のベースと接続されている。
【００５４】
第２のバイポーラトランジスタ１０４のエミッタは接地されており、そのコレクタとエミッタとの間には、バイパスコンデンサ１０５と、例えばｎチャネルＦＥＴからなる第１のＤＣスイッチ１０６とがそれぞれ並列に接続されている。また、第２のバイポーラトランジスタ１０４のコレクタは、第３のバイポーラトランジスタ１０７のベースと接続されていると共に、互いに直列に接続された第３の抵抗器１０８、及び例えばｐチャネルＦＥＴからなる第２のＤＣスイッチ１０９を介して電源端子Ｐ６と接続されている。
【００５５】
第３のバイポーラトランジスタ１０７のコレクタは電源端子Ｐ６と接続され、そのエミッタは第１の抵抗器１０２及び第２の抵抗器１０３の共通接続部と接続されている。
【００５６】
以下、前記のように構成された第１の実施形態に係る高周波可変利得増幅装置１Ａの動作について図１及び図２を参照しながら説明する。
【００５７】
（高利得動作モード）
まず、入力される高周波信号の受信レベルが所定値よりも低い場合には、高利得動作モードとなる。すなわち、図１に示す電圧制御端子Ｐ３の電圧値がほぼ０Ｖとなる。さらに、図２に示す増幅回路１０Ａにおいて、第１のＤＣスイッチ１０６がオフ状態で且つ第２のＤＣスイッチ１０９がオン状態となるため、第１のバイポーラトランジスタ１０１のベースバイアス電圧は約０．７Ｖとなる。
【００５８】
これにより、図１に示す高周波スイッチ素子２２のドレインも、図２に示す入力ノードＰ４と同電位の約０．７Ｖとなり、さらに、そのソースも抵抗器２３を介して高周波スイッチ素子２２のドレインと接続されているため、約０．７Ｖとなる。従って、増幅回路１０Ａは、第１のバイポーラトランジスタ１０１のベース電圧が約０．７Ｖとなってオン状態となり、一方、高周波スイッチ素子２２は、ゲートと０Ｖに固定されたバックゲートとの間の電圧がほぼ０Ｖとなってオフ状態となる。
【００５９】
（低利得動作モード）
次に、入力される高周波信号の受信レベルが所定値よりも高い場合には、例えば増幅回路１０Ａが飽和状態となるのを抑えるために、低利得動作モードとなる。すなわち、図１に示す電圧制御端子Ｐ３の電圧値が電源電圧Ｖccとなる。さらに、図２に示す増幅回路１０Ａにおいて、第１のＤＣスイッチ１０６がオン状態で且つ第２のＤＣスイッチ１０９がオフ状態となるため、第１のバイポーラトランジスタ１０１のベースバイアス電圧はほぼ０Ｖとなる。
【００６０】
これにより、高周波スイッチ素子２２のドレインも、図２に示す入力ノードＰ４と同電位の約０Ｖとなり、さらに、そのソースも抵抗器２３を介して高周波スイッチ素子２２のドレインと接続されているため、ほぼ０Ｖとなる。従って、増幅回路１０Ａは、第１のバイポーラトランジスタ１０１のベース電圧が約０Ｖとなってオフ状態となり、一方、高周波スイッチ素子２２は、そのゲートとバックゲートとの間の電圧が約Ｖccとなってオン状態となる。
【００６１】
第１の実施形態によると、高周波可変利得増幅装置１Ａにおける高周波スイッチ素子２２のドレインとソースとが抵抗器２３を介して接続されているため、高周波スイッチ素子２２のドレインとソースとのいずれもがフローティング状態とはならない。このため、高利得動作モード時であっても、ソース又はドレインの電位が変動せず、従って、高周波スイッチ素子２２のオフ時のアイソレーションが安定する。
【００６２】
さらに、高利得動作モードの場合には、ｎチャネルＦＥＴからなる高周波スイッチ素子２２のドレイン及びソースの電位が約０．７Ｖとなるため、０Ｖの場合と比べて高周波スイッチ素子２２のオフ時のアイソレーションが大きくなる。
【００６３】
また、高周波スイッチ素子２２がシリコン（Ｓｉ）からなる半導体基板に形成されている場合には、ドレイン及びソースの電位が約０．７Ｖであると、０Ｖの場合と比べてドレイン及びソースと半導体基板との間の浮遊容量が低減されるため、高周波可変利得増幅装置１Ａの雑音特性が改善される。
【００６４】
一方、低利得動作モードの場合には、高周波スイッチ素子２２のドレイン及びソースの電位がほぼ０Ｖとなるため、０．７Ｖの場合と比べて高周波スイッチ素子２２のオン時の直列寄生抵抗値が小さくなるので、該高周波スイッチ素子２２の挿入損失も小さくなる。
【００６５】
また、抵抗器２３の抵抗値を適当な値に設定すると、回路の素子数を増やすことなく高利得動作モード時の発振を防止することが可能となる。
【００６６】
さらに、第１の実施形態に係る高周波可変利得増幅装置１Ａは、図１に示すように電源電圧Ｖccを接地電位に切り換えない構成を採ることを特徴とする。通常、電源電圧Ｖccの供給線とグラウンドとの間には雑音防止等のためにバイパスコンデンサ１５が挿入されており、Ｖccを接地電位に切り換えて増幅器１０の出力電位が変化することにより高利得から低利得への動作モードを切り換える場合に、バイパスコンデンサ１５の影響で動作モードの切り換えを迅速に行なえないという問題を有している。しかしながら、第１の実施形態に係る高周波可変利得増幅装置１Ａは、電源端子１３の電源電圧Ｖccを接地電位に切り換えないため、動作モードの切り換え時間を短くすることができる。
【００６７】
以上説明したように、第１の実施形態によると、信号バイパス回路２０に含まれる高周波スイッチ素子２２のドレインとソースとがアイソレーション変動防止用の抵抗器２３を介して接続されているため、高周波スイッチ素子２２のドレイン及びソースの電位が高利得動作モード時には約０．７Ｖとなり、低利得動作モード時にほぼ０Ｖとなるので、高周波スイッチ素子２２のドレイン又はソースがフローティング状態とならない。
【００６８】
その結果、高利得動作モードにおいて高周波スイッチ素子２２のオフ時のアイソレーションが大きくなるため、高利得動作モードにおける高周波可変利得増幅装置の雑音特性が改善される。また、低利得動作モードにおいては、高周波スイッチ素子２２の挿入損失が小さくなる上に、さらに回路の素子数を増やすことなく高利得動作モード時の発振を防止することできる。
【００６９】
ここで、高周波スイッチ素子２２の好ましい構成を図３に示す。
【００７０】
図３は本発明の第１の実施形態に係る高周波可変利得増幅装置１Ａに用いると好ましい高周波スイッチ素子２２の断面構成を模式的に示している。
【００７１】
図３に示すように、高周波スイッチ素子２２は、例えばｐ型シリコンからなる半導体基板２０１に選択的に設けられたトレンチ分離部２０２により区画されてなる素子形成領域に形成されている。
【００７２】
半導体基板２０１における素子形成領域には、ｎ型ウェル２０３と該ｎ型ウェル２０３に囲まれたｐ型ウェル２０４とが形成されている。
【００７３】
ｐ型ウェル２０４には、互いに間隔をおいてドレイン層２０５及びソース層２０６が形成され、ｐ型ウェル２０４上におけるドレイン層２０５とソース層２０６との間の領域には酸化シリコンからなるゲート絶縁膜２０７を介してポリシリコンからなるゲート電極２０８が形成されている。
【００７４】
ドレイン層２０５は、図１に示す入力側コンデンサ１１からの入力信号を受ける入力ノードＰ７と接続され、ソース層２０６は、図１に示す出力側コンデンサ１２へ出力信号を出力する出力ノードＰ８と接続されている。
【００７５】
ゲート電極２０８は第１の抵抗器２０９を介して電圧制御端子Ｐ３と接続され、ｎ型ウェル２０３は第２の抵抗器２１０を介して電源電圧端子と接続されている。
【００７６】
また、半導体基板２０１は接地されると共にｐ型ウェル層２０４は第３の抵抗器２１１を介して接地されている。
【００７７】
前記のように構成された高周波スイッチ素子２２は、ｎ型ウェル層２０３とｐ型ウェル層２０４との間に逆バイアス電圧が印加されるため、ｎ型ウェル層２０３とｐ型ウェル層２０４との界面からなるｐｎ接合による空乏層が生じるので、ｎ型ウェル層２０３とｐ型ウェル層２０４とは基板面に対して互いに垂直な方向に互いに絶縁分離される。さらに、半導体基板２０１とｎ型ウェル層２０３との間にも逆バイアス電圧が印加されるため、半導体基板２０１とｎ型ウェル層２０３との界面からなるｐｎ接合による空乏層が生じ、半導体基板２０１とｎ型ウェル層２０３とは互いに絶縁分離される。
【００７８】
従って、高周波スイッチ素子２２がオン状態の場合に、入力ノードＰ７に入力された高周波信号がドレイン層２０５、ソース層２０６及びドレイン層２０５とソース層２０６との間に形成されるチャネル領域から半導体基板２０１に漏れることによって生じる入力信号の損失を低減でき、その結果、低利得動作モード時における高周波スイッチ素子２２による挿入損失を低減することができる。
【００７９】
さらに、前記のような、いわゆるトリプルウェル構造を用いることにより、高周波スイッチ素子２２がオフ状態の場合であっても、入力ノードＰ７に入力された高周波信号がドレイン層２０５を介して生じる半導体基板２０１への入力信号の漏れを低減できる。その結果、高利得動作モード時において、図１に示す入力端子Ｐ１に入力される高周波信号の一部が高周波スイッチ素子２２の挿入損失となることによる雑音特性の劣化を低減することができる。
【００８０】
なお、第１の抵抗器２０９、第２の抵抗器２１０及び第３の抵抗器２１１の代わりにそれぞれインダクタ素子を用いても良い。
【００８１】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００８２】
図４は本発明の第１の実施形態の第１変形例に係る高周波可変利得増幅装置に用いる増幅回路の回路構成の一例を示している。図４において、図２に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８３】
第１変形例に係る増幅回路１０Ｂは、入力される高周波信号の増幅素子がカスコード接続されていることを特徴とする。すなわち、エミッタが接地された第１のバイポーラトランジスタ１０１と、エミッタが第１のバイポーラトランジスタ１０１のコレクタと接続され、ベースが接地され、コレクタが出力ノードＰ５と接続された第４のバイポーラトランジスタ１５１とが直列に接続されている。
【００８４】
第４のバイポーラトランジスタ１５１のベースは、第５のバイポーラトランジスタ１５２のエミッタと接続され、且つ第２のバイパスコンデンサ１５３を介して接地されている。
【００８５】
第５のバイポーラトランジスタ１５２は、コレクタが電源端子Ｐ６と接続され、ベースが互いに直列に接続された第４の抵抗器１５４及び第５の抵抗器１５５の共通接続部と接続されている。
【００８６】
第４の抵抗器１５４の共通接続部と反対側の端子は第３のＤＣスイッチ１５６を介して電源端子Ｐ６と接続されている。第５の抵抗器１５５の共通接続部と反対側の端子は第６のバイポーラトランジスタ１５８Ａと接続されている。
【００８７】
第６のバイポーラトランジスタ１５８Ａは、コレクタとベースとが互いに接続され且つ該ベースが第７のバイポーラトランジスタ１５８Ｂのベースと接続され、エミッタが第６の抵抗器１５７を介して接地されている。
【００８８】
第７のバイポーラトランジスタ１５８Ｂは、第６のバイポーラトランジスタ１５８Ａとカレントミラー回路を構成し、そのコレクタは第４のバイポーラトランジスタ１５１のベース及び第５のバイポーラトランジスタ１５２のエミッタと接続され、そのエミッタは第７の抵抗器１５９を介して接地されている。
【００８９】
また、第６のバイポーラトランジスタ１５８Ａのコレクタは、互いに並列に接続された第３のバイパスコンデンサ１６０及び第４のＤＣスイッチ１６１により接地されている。
【００９０】
以下、前記のように構成された増幅回路１０Ｂの動作について説明する。
【００９１】
（高利得動作モード）
図１に示す電圧制御端子Ｐ３の電位がほぼ０Ｖとなり、図４に示す増幅回路１０Ｂにおいて、第１のＤＣスイッチ１０６及び第４のＤＣスイッチ１６１がオフ状態で且つ第２のＤＣスイッチ１０９及び第３のスイッチ１５６がオン状態となる。
【００９２】
第４のバイポーラトランジスタ１５１のベースバイアス電圧Ｖb4は、第４の抵抗器１５４、第５の抵抗器１５５及び第６の抵抗器１５７の各抵抗値をＲ４、Ｒ５、Ｒ６とすると、以下の式（１）で与えられる。
【００９３】
Ｖb4  ＝  （Ｖcc−０．７)(Ｒ５＋Ｒ６）／（Ｒ４＋Ｒ５＋Ｒ６）…（１）
これにより、第１の実施形態と同様に、図１に示す増幅回路１０はオン状態となり、信号バイパス回路２０の高周波スイッチ素子２２はオフ状態となる。
【００９４】
（低利得動作モード）
次に、低利得動作モードでは、図１に示す電圧制御端子Ｐ３の電圧値が電源電圧Ｖccとなる。さらに、図４に示す増幅回路１０Ｂにおいて、第１のＤＣスイッチ１０６及び第４のＤＣスイッチ１６１がオン状態で且つ第２のＤＣスイッチ１０９及び第３のＤＣスイッチ１５６がオフ状態となる。このため、第４のバイポーラトランジスタ１５１のベースバイアス電圧Ｖb4はほぼ０Ｖとなる。
【００９５】
また、第１の実施形態と同様に、第１のＤＣスイッチ１０６が閉じたことにより第１のバイポーラトランジスタ１０１のベース電圧がほぼ０Ｖとなるため、増幅回路１０Ｂはオフ状態となる。一方、高周波スイッチ素子２２は、そのゲートとバックゲートとの間の電圧が約Ｖccとなってオン状態となる。
【００９６】
前述した第１の実施形態においては、低利得動作モードの場合にも、第１のバイポーラトランジスタ１０１のコレクタに、図１に示す電源端子１３から電源電圧Ｖccが供給されている。このため、入力端子Ｐ１に強電界信号が入力された場合に、第１のバイポーラトランジスタ１０１のベースからエミッタにＤＣ電流が流れると、該第１のバイポーラトランジスタ１０１のコレクタからエミッタにも電流が流れてしまう。その結果、第１のパイポーラトランジスタ１０１により歪んだ信号が出力端子Ｐ２に出力されてしまう。
【００９７】
しかしながら、第１変形例に係る増幅回路１０Ｂは、第１のバイポーラトランジスタ１０１及び第４のバイポーラトランジスタ１５１とからなるカスコードアンプ構成とし、さらに、低利得動作モード時に第４のバイポーラトランジスタ１５１のベースバイアス電圧Ｖb4をほぼ０Ｖとすることにより、入力端子Ｐ１に強電界信号が入力された場合における第１のバイポーラトランジスタ１０１及び第４のバイポーラトランジスタ１５１に流れる電流を低減し、出力端子Ｐ２に出力される歪み信号の出力レベルを低減することができる。
【００９８】
なお、高周波スイッチ素子２２に図３に示すＭＯＳＦＥＴを用いることが好ましい。
【００９９】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【０１００】
図５は本発明の第１の実施形態の第２変形例に係る高周波可変利得増幅装置の回路構成を示している。図５において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１０１】
図５に示すように、第２変形例に係る高周波可変利得増幅装置１Ｂは、信号バイパス回路２０における高周波スイッチ素子２２のドレインと入力側コンデンサ１１との間に第１のストリップ線路２４が設けられ、ソースとバイパス回路用コンデンサ２１との間に第２のストリップ線路２５が設けられていることを特徴とする。
【０１０２】
なお、増幅回路１０には、図２に示す増幅回路１０Ａ又は図４に示す増幅回路１０Ｂを用いれば良い。
【０１０３】
従来の高周波可変利得増幅装置は、一般に高利得動作モード時と低利得動作モード時の入力インピーダンス値と出力インピーダンス値とが大きく異なる場合がある。一方、本発明の第２変形例に係る高周波可変利得増幅装置１Ｂは、第１のストリップ線路２４及び第２のストリップ線路２５の特性インピーダンス値、線路長又はバイパス回路用コンデンサ２１の容量値を変えることにより、高周波スイッチ素子２２の入力インピーダンス値を変えることができる。
【０１０４】
これにより、高利得動作モード時と低利得動作モード時の入力インピーダンス値と出力インピーダンス値とを近づけることができるため、両方の動作モード時において、入力端子Ｐ１及び出力端子Ｐ２におけるインピーダンスの不整合による損失を低減することができる。
【０１０５】
従って、第２変形例によると、信号バイパス回路２０に設けた第１のストリップ線路２４及び第２のストリップ線路２５の特性インピーダンス、線路長又はバイパス回路用コンデンサ２１の容量値に適当な値を設定することにより、簡単な構成で高利得動作モード時と低利得動作モード時のインピーダンスの不整合による損失を低減することができる。
【０１０６】
なお、高周波スイッチ素子２２に図３に示すＭＯＳＦＥＴを用いることが好ましい。
【０１０７】
また、第１のストリップ線路２４及び第２のストリップ線路２５はいずれか一方でも良い。また、ストリップ線路に代えてコプレーナ線路を用いても良く、また、高周波線路の代わりにインダクタ素子を用いても良い。
【０１０８】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例について図面を参照しながら説明する。
【０１０９】
図６は本発明の第１の実施形態の第３変形例に係る高周波可変利得増幅装置の回路構成を示している。図６において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１１０】
図６に示すように、第３変形例に係る高周波可変利得増幅装置１Ｃは、信号バイパス回路２０における高周波スイッチ素子２２のソースとバイパス回路用コンデンサ２１との間に、例えばポリシリコンからなり、抵抗値が２０Ω〜５０Ω程度のばらつき防止用抵抗器２６が設けられていることを特徴とする。
【０１１１】
なお、第３変形例においても、増幅回路１０には、図２に示す増幅回路１０Ａ又は図４に示す増幅回路１０Ｂを用いれば良い。
【０１１２】
従来の高周波可変利得増幅装置は、一般に、入力される高周波信号のダイナミックレンジを広げるために、高周波スイッチ素子２２を構成するＦＥＴのサイズを小さくして、挿入損失を大きくすることにより、低利得動作モード時の減衰量を大きくしている。しかしながら、ＦＥＴのオン抵抗値は製造によるばらつきが大きいため、挿入損失のばらつきも大きくなる。
【０１１３】
本発明の第３変形例に係る高周波可変利得増幅装置１Ｃは、製造時のばらつきが比較的小さいポリシリコンからなる抵抗器等を高周波スイッチ素子２２に直列に接続しており、これにより、該高周波スイッチ素子２２の挿入損失のばらつきが低減するため、受信できる高周波信号のダイナミックレンジをさらに広げることができる。
【０１１４】
このように、第３変形例によると、信号バイパス回路２０に直列に設けたばらつき防止用抵抗器２６に適当な抵抗値を設定することにより、簡単な構成で、受信できる高周波信号のダイナミックレンジをさらに広くすることができる。
【０１１５】
なお、高周波スイッチ素子２２に図３に示すＭＯＳＦＥＴを用いることが好ましい。
【０１１６】
また、第１のバイポーラトランジスタ１０１、第２のバイポーラトランジスタ１０４、第３のバイポーラトランジスタ１０７、第４のバイポーラトランジスタ１５１及び第５のバイポーラトランジスタ１５２は、いずれもＦＥＴと置き換えることも可能である。
【０１１７】
また、ばらつき防止用抵抗器２６は高周波スイッチ素子２２と入力側コンデンサ１１との間に設けても良い。
【０１１８】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１１９】
図７は本発明の第２の実施形態に係る高周波可変利得増幅装置の回路構成を示している。図７において、図６に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１２０】
第２の実施形態に係る高周波可変利得増幅装置１Ｄは、第１の実施形態の第３変形例に係る一対の高周波可変利得増幅装置１Ｃを含む差動増幅回路構成とし、さらに、第１の信号バイパス回路２０ａ及び第２の信号バイパス回路２０ｂに特徴を持たせている。
【０１２１】
図７に示すように、第１の増幅器１０ａは、第１の入力側コンデンサ１１ａを介して第１の入力端子Ｐ１ａと接続され、第１の出力側コンデンサ１２ａを介して第１の出力端子Ｐ２ａと接続されている。
【０１２２】
同様に、第２の増幅器１０ｂは、第２の入力側コンデンサ１１ｂを介して第２の入力端子Ｐ１ｂと接続され、第２の出力側コンデンサ１２ｂを介して第２の出力端子Ｐ２ｂと接続されている。
【０１２３】
ここで、第１の入力端子Ｐ１ａと第２の入力端子Ｐ１ｂとには、振幅が互いに同一で位相が１８０°ずれた高周波信号が入力される。同様に、第１の出力端子Ｐ２ａと第２の入力端子Ｐ２ｂとからは、振幅が互いに同一で位相が１８０°ずれた高周波信号が出力される。
【０１２４】
第１の信号バイパス回路２０ａにおいて、第１の高周波スイッチ素子２２ａ及び第１の抵抗器２３ａは、第１の増幅回路１０ａの出力側に設けられた第１のバイパス回路用コンデンサ２１ａを介して第１の増幅回路１０ａと並列に接続されている。また、第１のばらつき防止用抵抗器２６ａは、第１の高周波スイッチ素子２２ａのソースと第１のバイパス回路用コンデンサ２１ａとの間に直列に接続されている。
【０１２５】
第２の信号バイパス回路２０ｂにおいても、第２の高周波スイッチ素子２２ｂ及び第２の抵抗器２３ｂは、第２の増幅回路１０ｂの出力側に設けられた第２のバイパス回路用コンデンサ２１ｂを介して第２の増幅回路１０ｂと並列に接続されている。また、第２のばらつき防止用抵抗器２６ｂは、第２の高周波スイッチ素子２２ｂのソースと第２のバイパス回路用コンデンサ２１ｂとの間に直列に接続されている。
【０１２６】
電源端子１３は、第１のチョークコイル１４ａを介して第１の増幅回路１０ａの出力側に接続されると共に、第２のチョークコイル１４ｂを介して第２の増幅回路１０ｂの出力側に接続されている。
【０１２７】
さらに、第１のばらつき防止用抵抗器２６ａ及び第２のばらつき防止用抵抗器２６ｂは、高周波スイッチ素子２２ａ、２２ｂの各ドレイン側の端子同士が第１の減衰用抵抗器２７により接続され且つその反対側の端子同士が第２の減衰用抵抗器２８により接続されており、これら各抵抗器２６ａ、２６ｂ、２７、２８がπ型減衰器３０を構成することにより、低利得動作モード時に入力される高周波信号を減衰させることができる。
【０１２８】
なお、第１の増幅回路１０ａ及び第２の増幅回路１０ｂには、図２に示す増幅回路１０Ａ又は図４に示す増幅回路１０Ｂを用いれば良い。
【０１２９】
以下、前記のように構成された高周波可変利得増幅装置１Ｄの動作について説明する。
【０１３０】
第１の実施形態で説明したように、高利得動作モードの場合には、第１の増幅回路１０ａ及び第２の増幅回路１０ｂがオン状態となり、電圧制御端子Ｐ３の電位がほぼ０Ｖとなって信号バイパス回路２０Ａの第１の高周波スイッチ素子２２ａ及び第２の高周波スイッチ素子２２ｂがオフ状態となる。
【０１３１】
また、低利得動作モードの場合には、第１の増幅回路１０ａ及び第２の増幅回路１０ｂがオフ状態となり、電圧制御端子Ｐ３の電位がＶccとなって、第１の信号バイパス回路２０ａの第１の高周波スイッチ素子２２ａ、及び第２の信号バイパス回路２０ｂの第２の高周波スイッチ素子２２ｂが共にオン状態となる。さらに、低利得動作モード時には、差動形式のπ型減衰器３０によって、入力される高周波信号がさらに減衰する。
【０１３２】
ここで、図８に示すように、差動形式でないπ型減衰器３１は、第１の抵抗器Ｒ１と該第１の抵抗器Ｒ１の両端子に一方の端子がそれぞれ接地された第２の抵抗器Ｒ２と第３の抵抗器Ｒ３とから構成される。
【０１３３】
一般に、図８に示すπ型減衰器３１は、減衰量と入出力インピーダンス値とを同時に調節できる優れた減衰器であるが、差動形式でない高周波可変利得増幅装置の高周波スイッチ素子２２に直列にπ型減衰器３１を用いた場合には、高利得動作モード時にπ型減衰器３１の各抵抗器Ｒ２、Ｒ３を介して信号電流がグラウンドに流れるため、消費電流が大きくなってしまう。
【０１３４】
そこで、第２の実施形態においては、回路構成を差動形式とし、π型減衰器３０のグラウンドを仮想接地点とすることにより、π型減衰器３０による信号電流の漏れを防いでいる。
【０１３５】
このように第２の実施形態は、第１の実施形態の第３変形例に係る高周波可変利得増幅装置と同様に、受信できる高周波信号のダイナミックレンジが広がる上に、差動型のπ型減衰器３０により入出力インピーダンス値を調節できるため、高利得動作モード時と低利得動作モード時の入出力インピーダンス値を同等な値に近づけることができるので、両動作モードにおいて、各入力端子Ｐ１ａ、Ｐ１ｂ及び各出力端子Ｐ２ａ、Ｐ２ｂにおけるインピーダンスの不整合による損失を低減することができる。
【０１３６】
以上説明したように、第２の実施形態によると、第１の増幅回路１０ａ及び第２の増幅回路１０ｂを差動形式とし、且つ、第１の信号バイパス回路２０ａ及び第２の信号バイパス回路２０ｂ同士を接続するπ型減衰器３０を設けることにより、簡単な構成で、受信できる高周波信号のダイナミックレンジをさらに広げることができ、高利得動作モード時と低利得動作モード時とのインピーダンス不整合による損失を低減することができる。
【０１３７】
なお、高周波スイッチ素子２２に図３に示すＭＯＳＦＥＴを用いることが好ましい。
【０１３８】
また、第１の実施形態の第２変形例と同様に、各高周波スイッチ素子２２ａ、２２ｂに直列にストリップ線路又はコプレーナ線路を挿入しても良い。また、高周波線路に代えてインダクタ素子を用いてもよい。
【０１３９】
【発明の効果】
本発明に係る高周波可変利得増幅装置によると、スイッチ素子がオフ状態の高利得動作モード時であってもスイッチ素子の電極がフローティング状態とならないため、アイソレーションが変動することがなく且つスイッチ素子によるアイソレーションが大きくなる。また、スイッチ素子がオン状態の低利得動作モード時には、スイッチ素子のオン時の挿入損失を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高周波可変利得増幅装置を示す回路図である。
【図２】本発明の第１の実施形態に係る高周波可変利得増幅装置における増幅回路の一例を示す回路図である。
【図３】本発明の第１の実施形態に係る高周波可変利得増幅装置に用いる高周波スイッチ素子の一例を示す模式的な構成断面図である。
【図４】本発明の第１の実施形態の第１変形例に係る高周波可変利得増幅装置における増幅回路の一例を示す回路図である。
【図５】本発明の第１の実施形態の第２変形例に係る高周波可変利得増幅装置を示す回路図である。
【図６】本発明の第１の実施形態の第３変形例に係る高周波可変利得増幅装置を示す回路図である。
【図７】本発明の第２の実施形態に係る高周波可変利得増幅装置を示す回路図である。
【図８】従来のπ型減衰器を示す回路図である。
【図９】従来の高周波可変利得増幅装置を示す回路図である。
【符号の説明】
１Ａ      高周波可変利得増幅装置
１Ｂ      高周波可変利得増幅装置
１Ｃ      高周波可変利得増幅装置
１Ｄ      高周波可変利得増幅装置
Ｐ１      入力端子
Ｐ２      出力端子
Ｐ３      電圧制御端子
Ｐ４      入力ノード
Ｐ５      出力ノード
Ｐ６      電源端子
１０Ａ    増幅回路
１０Ｂ    増幅回路
１１      入力側コンデンサ
１２      出力側コンデンサ
１３      電源端子
１４      チョークコイル
１５      バイパスコンデンサ
２０      信号バイパス回路
２１      バイパス回路用コンデンサ
２２      高周波スイッチ素子
２３      抵抗器
２４      第１のストリップ線路
２５      第２のストリップ線路
２６      ばらつき防止用抵抗器
１０１    第１のバイポーラトランジスタ
１０２    第１の抵抗器
１０３    第２の抵抗器
１０４    第２のバイポーラトランジスタ
１０５    バイパスコンデンサ
１０６    第１のＤＣスイッチ
１０７    第３のバイポーラトランジスタ
１０８    第３の抵抗器
１０９    第２のＤＣスイッチ
１５１    第４のバイポーラトランジスタ
１５２    第５のバイポーラトランジスタ
１５３    第２のバイパスコンデンサ
１５４    第４の抵抗器
１５５    第５の抵抗器
１５６    第３のＤＣスイッチ
１５７    第６の抵抗器
１５８Ａ  第６のバイポーラトランジスタ
１５８Ｂ  第７のバイポーラトランジスタ
１５９    第７の抵抗器
１６０    第３のバイパスコンデンサ
１６１    第４のＤＣスイッチ
２０１    半導体基板
２０２    トレンチ分離部
２０３    ｎ型ウェル（第２ウェル）
２０４    ｐ型ウェル（第１ウェル）
２０５    ドレイン層
２０６    ソース層
２０７    ゲート絶縁膜
２０８    ゲート電極
２０９    第１の抵抗器
２１０    第２の抵抗器
２１１    第３の抵抗器
Ｐ１ａ    第１の入力端子
Ｐ２ａ    第１の出力端子
１０ａ    第１の増幅回路
１１ａ    第１の入力側コンデンサ
１２ａ    第１の出力側コンデンサ
１４ａ    第１のチョークコイル
２０ａ    第１の信号バイパス回路
２１ａ    第１のバイパス回路用コンデンサ
２２ａ    第１の高周波スイッチ素子
２３ａ    第１の抵抗器
２６ａ    第１のばらつき防止用抵抗器
Ｐ１ｂ    第２の入力端子
Ｐ２ｂ    第２の出力端子
１０ｂ    第２の増幅回路
１１ｂ    第２の入力側コンデンサ
１２ｂ    第２の出力側コンデンサ
１４ｂ    第２のチョークコイル
２０ｂ    第２の信号バイパス回路
２１ｂ    第２のバイパス回路用コンデンサ
２２ｂ    第２の高周波スイッチ素子
２３ｂ    第２の抵抗器
２６ｂ    第２のばらつき防止用抵抗器
２７      第２の減衰用抵抗器
２８      第２の減衰用抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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