(57)【特許請求の範囲】
【請求項１】
所定の機能回路に起動電流を供給し、当該機能回路を起動させる起動回路であって、
起動信号を受けて、上記機能回路に上記起動電流を供給する起動電流供給手段と、
上記起動信号を第１の入力信号として、上記機能回路の所定の動作ノードの電圧を第２の入力信号として受けて、上記第１および第２の入力信号のレベルに応じて第１と第２の状態に制御される双安定論理回路と、上記第１の信号と上記双安定論理回路の出力信号との論理演算結果に応じた信号を出力する論理ゲートを有し、当該論理ゲートの出力信号が第１のレベルのとき上記起動電流供給手段に起動電流を供給させ、当該電流供給後の第２のレベルのとき上記起動電流供給手段に上記起動電流の供給を停止させる起動制御手段と  を有する起動回路。
【請求項２】
上記双安定論理回路は、所定の電圧の供給端子と基準電位線との間に直列接続されている第１と第２のトランジスタとを有し、
上記第１のトランジスタのゲートに上記機能回路の上記動作ノードの電圧が印加され、
上記第２のトランジスタのゲートに上記起動信号が印加される
請求項１記載の起動回路。
【請求項３】
上記起動電流供給手段は、電源電圧供給線と上記機能回路における起動電流入力端子との間に接続され、上記論理ゲートの出力信号に応じてオン／オフするスイッチング回路を有する
請求項１記載の起動回路。
【請求項４】
上記スイッチング回路は、制御端子に上記論理ゲートの出力信号が印加されるトランジスタにより構成されている
請求項３記載の起動回路。
【請求項５】
上記双安定論理回路の出力信号を所定の時間だけ遅延した遅延信号を上記論理ゲートに入力する遅延回路を有する
請求項１記載の起動回路。
【請求項６】
上記遅延回路は、直列接続されている偶数個のインバータにより構成されている
請求項５記載の起動回路。
【請求項７】
上記遅延回路は、入力端子と出力端子間に接続されている抵抗素子と、
上記出力端子と基準電位線との間に接続されているキャパシタとを有する
請求項５記載の起動回路。
【請求項８】
上記機能回路は、電源電圧供給線と第１のノードとの間に接続されている第１の電流供給トランジスタと、
上記第１のノードと基準電位線との間に直列接続されている第１の抵抗素子と上記基準電位線に向かって順方向となる第１のダイオードと、
上記電源電圧供給線と第２のノードとの間に接続されている第２の電流供給トランジスタと、
上記第２のノードと上記基準電位線との間に接続され、上記基準電位線に向かって順方向となる第２のダイオードと、
上記電源電圧供給線と第３のノードとの間に接続されている第３の電流供給トランジスタと、
上記第３のノードと上記基準電位線との間に直列接続されている第２の抵抗素子と上記基準電位線に向かって順方向となる第３のダイオードと、
第１の入力端子が上記第１のノードに接続され、第２の入力端子が上記第２のノードに接続され、上記第１と第２の入力端子に入力される信号の差分に応じた電圧信号を上記第１、第２および第３の電流供給トランジスタの制御端子に印加する増幅回路と
を有し、
起動時に上記第２のノードに上記起動回路からの上記起動電流が供給され、
上記増幅回路の出力電圧を上記動作ノードの電圧として上記起動制御手段に入力される  請求項１記載の起動回路。
【請求項９】
上記電流供給トランジスタは、電界効果トランジスタにより構成されている
請求項８記載の起動回路。
【請求項１０】
上記機能回路は、電源電圧供給線と第１のノードとの間に接続されている第１の電流供給トランジスタと、
上記第１のノードと第３のノードとの間に直列接続されている第１の抵抗素子と上記第３のノードに向かって順方向となる第１のダイオードと、
上記電源電圧供給線と第２のノードとの間に接続されている第２の電流供給トランジスタと、
上記第２のノードと上記第３のノードとの間に接続され、上記第３のノードに向かって順方向となる第２のダイオードと、
上記第３のノードと基準電位線との間に接続されている第２の抵抗素子と、
第１の入力端子が上記第１のノードに接続され、第２の入力端子が上記第２のノードに接続され、上記第１と第２の入力端子に入力される信号の差分に応じた電圧信号を上記第１と第２の電流供給トランジスタの制御端子に印加する増幅回路と
を有し、
起動時に上記第２のノードに上記起動回路からの上記起動電流が供給され、
上記増幅回路の出力電圧を上記動作ノードの電圧として上記起動制御手段に入力される  請求項１記載の起動回路。
【請求項１１】
上記機能回路は、電源電圧供給線と第１のノードとの間に並列に接続されているｍ（ｍは自然数）個の電流供給トランジスタからなる第１のトランジスタ群と、
上記第１のノードと第３のノードとの間に直列接続されている第１の抵抗素子と上記第３のノードに向かって順方向となる第１のダイオードと、
上記電源電圧供給線と第２のノードとの間に並列に接続されているｎ（ｎは自然数）個の電流供給トランジスタからなる第２のトランジスタ群と、
上記第２のノードと上記第３のノードとの間に接続され、上記第３のノードに向かって順方向となる第２のダイオードと、
上記第３のノードと基準電位線との間に接続されている第２の抵抗素子と、
第１の入力端子が上記第１のノードに接続され、第２の入力端子が上記第２のノードに接続され、上記第１と第２の入力端子に入力される信号の差分に応じた電圧信号を上記第１と第２のトランジスタ群の各トランジスタの制御端子に印加する増幅回路と
を有し、
起動時に上記第２のノードに上記起動回路からの上記起動電流が供給され、
上記増幅回路の出力電圧を上記動作ノードの電圧として上記起動制御手段に入力される  請求項１記載の起動回路。
【請求項１２】
上記機能回路は、電源電圧供給線と第１のノードとの間に並列に接続されているｍ（ｍは自然数）個の電流供給トランジスタからなる第１のトランジスタ群と、
上記第１のノードと第３のノードとの間に直列接続されている第１の抵抗素子と上記第３のノードに向かって順方向となる第１のダイオードと、
上記電源電圧供給線と第２のノードとの間に並列に接続されているｎ（ｎは自然数）個の電流供給トランジスタからなる第２のトランジスタ群と、
上記第２のノードと上記第３のノードとの間に接続され、上記第３のノードに向かって順方向となる第２のダイオードと、
上記第３のノードと基準電位線との間に接続されている第２の抵抗素子と、
上記電源電圧供給線と第４のノードとの間に並列に接続されているｊ（ｊは自然数）個の電流供給トランジスタからなる第３のトランジスタ群と、
上記第４のノードと上記基準電位線との間に直列接続されている第３の抵抗素子と上記基準電位線に向かって順方向となる第３のダイオードと、
第１の入力端子が上記第１のノードに接続され、第２の入力端子が上記第２のノードに接続され、上記第１と第２の入力端子に入力される信号の差分に応じた電圧信号を上記第１、第２及び第３のトランジスタ群の各トランジスタの制御端子に印加する増幅回路と
を有し、
起動時に上記第２のノードに上記起動回路からの上記起動電流が供給され、
上記増幅回路の出力電圧を上記動作ノードの電圧として上記起動制御手段に入力される  請求項１記載の起動回路。
【請求項１３】
起動信号を受けて、起動電流を出力する起動電流供給手段と、
上記起動電流を受けて起動し、正常動作時に安定した電圧を出力する電圧発生回路と、
上記起動信号を第１の入力信号として、上記電圧発生回路の所定の動作ノードの電圧を第２の入力信号として受けて、上記第１および第２の入力信号のレベルに応じて第１と第２の状態に制御される双安定論理回路と、上記第１の信号と上記双安定論理回路の出力信号との論理演算結果に応じた信号を出力する論理ゲートを有し、当該論理ゲートの出力信号が第１のレベルのとき上記起動電流供給手段に起動電流を供給させ、当該電流供給後の第２のレベルのとき上記起動電流供給手段に上記起動電流の供給を停止させる起動制御手段と
を有する電圧供給回路。
【請求項１４】
電源電圧供給線と第１のノードとの間に接続されている第１の電流供給トランジスタと、
上記第１のノードと基準電位線との間に直列接続されている第１の抵抗素子と上記基準電位線に向かって順方向となる第１のダイオードと、
上記電源電圧供給線と第２のノードとの間に接続されている第２の電流供給トランジスタと、
上記第２のノードと上記基準電位線との間に接続され、上記基準電位線に向かって順方向となる第２のダイオードと、
上記電源電圧供給線と第３のノードとの間に接続されている第３の電流供給トランジスタと、
上記第３のノードと上記基準電位線との間に直列接続されている第２の抵抗素子と上記基準電位線に向かって順方向となる第３のダイオードと、
第１の入力端子が上記第１のノードに接続され、第２の入力端子が上記第２のノードに接続され、上記第１と第２の入力端子に入力される信号の差分に応じた電圧信号を上記第１、第２および第３の電流供給トランジスタの制御端子に印加する増幅回路と、
起動時に起動信号に応じて上記第２のノードに起動電流を供給する起動電流供給手段と、
上記増幅回路の出力電圧が所定の基準値に達したとき、上記起動電流の供給を停止させる起動制御手段と
を有し、
上記起動制御手段は、
上記起動信号を第１の入力信号として、上記増幅回路の出力信号を第２の入力信号として受けて、上記第１および第２の入力信号のレベルに応じて第１と第２の状態に制御される双安定論理回路と、
上記起動信号と上記双安定論理回路の出力信号との論理演算結果に応じた信号を出力する論理ゲートと
を有し、当該論理ゲートの出力信号が第１のレベルのとき上記起動電流供給手段に起動電流を供給させ、当該電流供給後の第２のレベルのとき上記起動電流供給手段に上記起動電流の供給を停止させる
電圧供給回路。
【請求項１５】
上記双安定論理回路は、電源電圧供給線と基準電位線との間に直列接続されている第１と第２のトランジスタとを有し、
上記第１のトランジスタのゲートに上記増幅回路の出力電圧が印加され、
上記第２のトランジスタのゲートに上記起動信号が印加される
請求項１４記載の電圧供給回路。
【請求項１６】
上記起動電流供給手段は、所定の電圧の供給端子と上記第２のノードとの間に接続され、上記論理ゲートの出力信号に応じてオン／オフするスイッチング回路を有する
請求項１４記載の電圧供給回路。
【請求項１７】
上記スイッチング回路は、制御端子に上記論理ゲートの出力信号が印加されるトランジスタにより構成されている
請求項１６記載の電圧供給回路。
【請求項１８】
上記電流供給トランジスタは、電界効果トランジスタにより構成されている
請求項１４記載の電圧供給回路。
【請求項１９】
上記双安定論理回路の出力信号を所定の時間だけ遅延した遅延信号を上記論理ゲートに入力する遅延回路を有する
請求項１４記載の電圧供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧供給回路、例えば、バンドギャップ基準電圧回路に組み込み、当該バンドギャップ基準電圧回路の起動時に動作することにより、基準電圧回路を確実に起動させる起動回路およびそれを用いて構成された電圧供給回路に関するものである。
【０００２】
【従来の技術】
従来、演算増幅回路（オペレーションアンプ、以下、便宜上単にオペアンプと略す）の帰還を利用したバンドギャップ基準電圧回路のように、回路の起動時にオペアンプの帰還ループ内に何らかの信号を与えなければ正常に動作を開始しない回路においては、回路構成が簡単で、且つ確実に回路を起動させることができる起動回路が必要とされている。
【０００３】
図１４は、従来の起動回路を含む電圧供給回路の一例を示す回路図である。
図示のように、本例の電圧供給回路は起動回路１０およびバンドギャップ基準電圧回路２０により構成されている。起動回路１０は、インバータＩＮＶ１０１、ＮＡＮＤゲートＮＡ１０１および遅延回路Ｄ１０１により構成されている。なお、ｐＭＯＳトランジスタＴ１０４，Ｔ１０５及びインバータＩＮＶ１０２もバンドギャップ基準電圧回路２０の動作に寄与するので、これらの回路素子により構成した回路も起動回路の一部と見なせる。
【０００４】
起動回路１０は、スタンバイ信号ＳＴＢを受けて、当該スタンバイ信号ＳＴＢに応じてバンドギャップ基準電圧回路２０を確実に動作させるための信号Ｓ１およびＳ２を発生する。
バンドギャップ基準電圧回路２０は、演算増幅回路（オペアンプ）ＯＰＡ１、ｐＭＯＳトランジスタＴ１０１，Ｔ１０２，Ｔ１０３およびダイオード接続されているｎｐｎトランジスタＢ１０１，Ｂ１０２，Ｂ１０３により構成されている。
トランジスタＴ１０１、抵抗素子Ｒ１０１およびダイオード接続されているトランジスタＢ１０１は電源電圧ＶCCの供給線と基準電位、例えば、接地電位ＧＮＤの供給線との間に直列接続され、トランジスタＴ１０２とダイオード接続されているトランジスタＢ１０２は電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続され、トランジスタＴ１０３、抵抗素子Ｒ１０２およびダイオード接続されているトランジスタＢ１０３は電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続されている。トランジスタＴ１０１，Ｔ１０２，Ｔ１０３はゲート同士がともにオペアンプＯＰＡ１の出力端子に接続され、オペアンプＯＰＡ１の出力信号に応じて電流Ｉ１，Ｉ２，Ｉ３をそれぞれ出力する。
【０００５】
オペアンプＯＰＡ１の非反転入力端子（＋）は、トランジスタＴ１０１と抵抗素子Ｒ１０１との接続中点からなるノードｎ１に接続され、その反転入力端子（−）は、トランジスタＴ１０２とトランジスタＢ１０２との接続中点からなるノードｎ２に接続されている。オペアンプＯＰＡ１の出力信号は、トランジスタＴ１０１，Ｔ１０２およびＴ１０３のゲートにそれぞれ印加される。このため、オペアンプＯＰＡ１により帰還ループが構成され、当該帰還ループの制御により、正常動作時に、ノードｎ１とｎ２の電圧が等しくなるように、トランジスタＴ１０１，Ｔ１０２およびＴ１０３の電流Ｉ１，Ｉ２，Ｉ３が制御される。
【０００６】
スタンバイ（停止）状態において、オペアンプＯＰＡ１の出力端子、即ちノードｎ３がハイインピーダンス状態にある。このとき、スタンバイ信号ＳＴＢがハイレベルにあるので、インバータＩＮＶ１０２の出力端子は、ローレベルに保持され、トランジスタＴ１０５がオンするので、ノードｎ３はほぼ電源電圧ＶCCのレベルに保持される。従って、トランジスタＴ１０１，Ｔ１０２およびＴ１０３がオフし、直流電流が流れないので、ノードｎ１とｎ２の電圧は不定である。動作開始時、スタンバイ信号ＳＴＢがハイレベルからローレベルに切り換わるに従い、インバータＩＮＶ１０２の出力端子がローレベルからハイレベルに切り換わるので、トランジスタＴ１０５がオフし、オペアンプＯＰＡ１は入力されたノードｎ１とｎ２の電圧に応じてノードｎ３の電圧を制御し、これに応じてトランジスタＴ１０１，Ｔ１０２およびＴ１０３の電流Ｉ１，Ｉ２，Ｉ３が制御される。
【０００７】
しかし、もし起動回路がなく、ノードｎ１の電圧Ｖn1はノードｎ２の電圧Ｖn2より高い場合に、即ち、Ｖn1＞Ｖn2の場合に、オペアンプＯＰＡ１は、非反転入力端子（＋）に入力された信号電圧はその反転入力端子（−）に印加される信号電圧より高いので、ハイレベルの信号を出力し続けて、トランジスタＴ１０１，Ｔ１０２およびＴ１０３がオフのままとなる。このような状態では、バンドギャップ基準電圧回路２０は正常に動作できない。
【０００８】
上述のように、スタンバイ信号ＳＴＢは、電圧供給回路が停止しているとき、ハイレベルに保持され、電圧供給回路が動作を開始したとき、ハイレベルからローレベルに切り換わる。これに応じて、図示の起動回路１０により、スタンバイ信号ＳＴＢの立ち下がりエッジから、遅延回路Ｄ１０１の遅延時間Δｔd の間にローレベルの信号Ｓ１が出力される。それ以外のとき、信号Ｓ１がハイレベルに保持されている。
【０００９】
信号Ｓ１がローレベルの間に、トランジスタＴ１０４がオンするので、トランジスタＴ１０４を流れる電流は、ノードｎ２に入力される。ダイオード接続されているバイポーラトランジスタＢ１０１のエミッタ面積は、トランジスタＢ１０２のエミッタ面積より大きく形成されている。このため、これらのトランジスタに同じ電流を流した場合、あるいはトランジスタＢ１０２にのみ電流を流した場合、動作初期段階ではノードｎ２の電圧Ｖn2は、かならずノードｎ１の電圧Ｖn1より高くなる。このため、オペアンプＯＰＡ１において、反転入力端子（−）の入力信号電圧は非反転入力端子（＋）の入力信号電圧よりたかく、その出力信号はローレベルに保持される。これに応じて、トランジスタＴ１０１，Ｔ１０２およびＴ１０３がオンし、電流Ｉ１，Ｉ２およびＩ３が出力される。
【００１０】
トランジスタＴ１０４のゲートに印加される信号Ｓ１は、遅延回路Ｄ１０１の遅延時間Δｔd により設定された時間だけローレベルに保持され、その後再びハイレベルに切り換えられる。トランジスタＴ１０４は、信号Ｓ１がローレベルの間だけオンし、その後オフするので、バンドギャップ基準電圧回路２０は、オペアンプＯＰＡ１により構成された帰還ループにより制御され、出力端子ＴOUT から、電源電圧ＶCCおよび温度依存性のない安定した電圧ＶOUT が出力される。
【００１１】
【発明が解決しようとする課題】
上述した従来の電圧供給回路は、回路起動後起動回路１０により、トランジスタＴ１０５をオフさせ、且つある一定時間だけトランジスタＴ１０４をオンさせた後、オフさせるような制御により、停止しているときのノードｎ１とｎ２の電圧にかかわらず、正常に起動可能となる。ここで、トランジスタＴ１０４がオンのままだと、オペアンプＯＰＡ１からなる帰還ループが正常に動作できず、オペアンプＯＰＡ１はトランジスタＴ１０１，Ｔ０１２およびＴ１０３を制御できないため、遅延回路Ｄ１０１の遅延時間によりトランジスタＴ１０４のオン時間を制御する制御信号Ｓ１が発生される。
【００１２】
しかし、信号Ｓ１のレベルの切り換えはバンドギャップ基準電圧回路２０の動作状態を確認してから行われるのではなく、経験的に設定されたものであるため、かならずしも最適な値に設定されているわけではない。この切り換えの時間が長すぎると、電圧供給回路の立ち上がり時間が必要以上に延びて、立ち上がり特性が悪化し、また短過ぎるとノードｎ２の電圧Ｖn2が十分高くなる前に起動回路が停止してしまい、バンドギャップ基準電圧回路２０が正常に起動しない可能性がある。
従って、この起動回路は設計時に細心な注意が必要であり、しかも、製造時のバラツキ、回路動作条件の変動に影響されやすいという不利益がある。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路構成が簡単でしかも設計が容易で、製造バラツキに強く、温度及び電源電圧依存性がなく、且つ消費電力を必要最小限に抑制できる起動回路およびそれを用いた電圧供給回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の起動回路は、所定の機能回路に起動電流を供給し、当該機能回路を起動させる起動回路であって、起動信号を受けて、上記機能回路に上記起動電流を供給する起動電流供給手段と、上記起動信号を第１の入力信号として、上記機能回路の所定の動作ノードの電圧を第２の入力信号として受けて、上記第１および第２の入力信号のレベルに応じて第１と第２の状態に制御される双安定論理回路と、上記第１の信号と上記双安定論理回路の出力信号との論理演算結果に応じた信号を出力する論理ゲートを有し、当該論理ゲートの出力信号が第１のレベルのとき上記起動電流供給手段に起動電流を供給させ、当該電流供給後の第２のレベルのとき上記起動電流供給手段に上記起動電流の供給を停止させる起動制御手段とを有する。
【００１５】
また、本発明の電圧供給回路は、起動信号を受けて、起動電流を出力する起動電流供給手段と、上記起動電流を受けて起動し、正常動作時に安定した電圧を出力する電圧発生回路と、上記起動信号を第１の入力信号として、上記電圧発生回路の所定の動作ノードの電圧を第２の入力信号として受けて、上記第１および第２の入力信号のレベルに応じて第１と第２の状態に制御される双安定論理回路と、上記第１の信号と上記双安定論理回路の出力信号との論理演算結果に応じた信号を出力する論理ゲートを有し、当該論理ゲートの出力信号が第１のレベルのとき上記起動電流供給手段に起動電流を供給させ、当該電流供給後の第２のレベルのとき上記起動電流供給手段に上記起動電流の供給を停止させる起動制御手段とを有する。
【００１６】
具体的に、本発明の電圧供給回路は、電源電圧供給線と第１のノードとの間に接続されている第１の電流供給トランジスタと、上記第１のノードと基準電位線との間に直列接続されている第１の抵抗素子と上記基準電位線に向かって順方向となる第１のダイオードと、上記電源電圧供給線と第２のノードとの間に接続されている第２の電流供給トランジスタと、上記第２のノードと上記基準電位線との間に接続され、上記基準電位線に向かって順方向となる第２のダイオードと、上記電源電圧供給線と第３のノードとの間に接続されている第３の電流供給トランジスタと、上記第３のノードと上記基準電位線との間に直列接続されている第２の抵抗素子と上記基準電位線に向かって順方向となる第３のダイオードと、第１の入力端子が上記第１のノードに接続され、第２の入力端子が上記第２のノードに接続され、上記第１と第２の入力端子に入力される信号の差分に応じた電圧信号を上記第１、第２および第３の電流供給トランジスタの制御端子に印加する増幅回路と、起動時に起動信号に応じて上記第２のノードに起動電流を供給する起動電流供給手段と、上記増幅回路の出力電圧が所定の基準値に達したとき、上記起動電流の供給を停止させる起動制御手段とを有し、上記起動制御手段は、上記起動信号を第１の入力信号として、上記増幅回路の出力信号を第２の入力信号として受けて、上記第１および第２の入力信号のレベルに応じて第１と第２の状態に制御される双安定論理回路と、上記起動信号と上記双安定論理回路の出力信号との論理演算結果に応じた信号を出力する論理ゲートとを有し、当該論理ゲートの出力信号が第１のレベルのとき上記起動電流供給手段に起動電流を供給させ、当該電流供給後の第２のレベルのとき上記起動電流供給手段に上記起動電流の供給を停止させる。
【００１７】
また、本発明では、好適には、上記起動制御手段は、上記起動信号を第１の入力信号として、上記増幅回路の出力信号を第２の入力信号として受けて、上記第１および第２の入力信号に応じてそれぞれ第１と第２の状態に制御される双安定論理回路と、上記起動信号と上記双安定論理回路の出力信号との論理演算結果に応じた信号を出力する論理ゲートとを有する。また、上記双安定論理回路は、電源電圧供給線と基準電位線との間に直列接続されている第１と第２のトランジスタとを有し、上記第１のトランジスタのゲートに上記増幅回路の出力電圧が印加され、上記第２のトランジスタのゲートに上記起動信号が印加される。
【００２１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る起動回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の起動回路１０ａは、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３、ｎＭＯＳトランジスタＮＴ１、インバータＩＮＶ１，ＩＮＶ２およびＮＡＮＤゲートＮＡ１により構成されている。
【００２２】
トランジスタＰＴ１とＮＴ１は、電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続されている。トランジスタＰＴ１のゲートは信号端子ＳＮ１に接続され、トランジスタＮＴ１のゲートは入力端子ＩＮ１に接続されている。トランジスタＰＴ１とＮＴ１のドレイン同士の接続点は、ノードＮＤ１に接続されている。インバータＩＮＶ１の入力端子は入力端子ＩＮ１に接続され、インバータＩＮＶ２の入力端子はノードＮＤ１に接続されている。ＮＡＮＤゲートＮＡ１の両方の入力端子はそれぞれインバータＩＮＶ１とＩＮＶ２の出力端子に接続されている。
トランジスタＰＴ２のゲートはＮＡＮＤゲートＮＡ１の出力端子に接続され、そのソースは電源電圧ＶCCの供給線に接続され、ドレインは出力端子ＯＵＴ１に接続されている。
トランジスタＰＴ３のゲートはインバータＩＮＶ１の出力端子に接続され、そのソースは電源電圧ＶCCの供給線に接続され、ドレインは信号端子ＳＮ１に接続されている。
【００２３】
このように構成されている起動回路１０ａは、入力端子ＩＮ１に停止時にハイレベル、動作開始後ローレベルに設定されるスタンバイ信号ＳＴＢが印加され、起動するために一時的に電流を流し込む（電圧を上げる）必要のある動作ノードに出力端子ＯＵＴ１が接続され、動作停止時に電源電圧ＶCCの電圧に固定され、動作開始後電源電圧ＶCCからｐＭＯＳトランジスタをオンさせるのに十分な電圧まで低下させる必要のある動作ノードに信号端子ＳＮ１が接続されている。
【００２４】
以下、図１を参照しつつ、本実施形態の起動回路の動作について説明する。
入力端子ＩＮ１にスタンバイ信号ＳＴＢが入力されている。当該スタンバイ信号ＳＴＢは、回路が停止している間（スタンバイ状態）にハイレベルに保持され、回路が動作しはじめると、ローレベルに切り換えられる。
【００２５】
スタンバイ状態において、インバータＩＮＶ１の出力端子がローレベルにある。また、トランジスタＮＴ１がオンし、ノードＮＤ１がローレベル、例えば、接地電位ＧＮＤのレベルに保持される。インバータＩＮＶ１，ＩＮＶ２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子がハイレベルに保持されているので、トランジスタＰＴ２がオフする。
一方、トランジスタＰＴ３のゲートがローレベルにあるので、当該トランジスタＰＴ３がオンし、信号端子ＳＮ１がハイレベル、例えば、電源電圧ＶCCまたはそれに近いレベルに保持されている。
【００２６】
電圧供給回路が動作を開始した後、スタンバイ信号ＳＴＢはハイレベルからローレベルに切り換わる。これに応じて、トランジスタＮＴ１がオンからオフする。インバータＩＮＶ１の出力端子がローレベルからハイレベルに切り換わり、これに伴い、トランジスタＰＴ３がオフするが、信号端子ＳＮ１からあらたな信号が入ってこない限り当該信号端子ＳＮ１はハイレベルのままに保持される。
このため、トランジスタＰＴ１とＮＴ１がともにオフするので、ノードＮＤ１はハイインピーダンス状態にあり、その電圧は変化せず、ローレベルに保持される。
【００２７】
このとき、ＮＡＮＤゲートＮＡ１の両方の入力端子がともにハイレベルにあるので、その出力端子がローレベルに保持される。これに応じてトランジスタＰＴ２がオンし、出力端子ＯＵＴ１に起動電流ＩSTが供給される。
出力端子ＯＵＴ１から供給された電流ＩSTに応じて、例えば、バンドギャップ基準電圧回路が動作しはじめ、信号端子ＳＮ１の電圧が低下しはじめる。当該端子の電圧がｐＭＯＳトランジスタＰＴ１をオンさせるのに十分な値まで低下すると、トランジスタＰＴ１がオンし、ノードＮＤ１はローレベルからハイレベル、例えば、電源電圧ＶCCまたはその近いレベルまで持ち上げられる。
【００２８】
ノードＮＤ１の電圧がインバータＩＮＶ２のロジックしきい値を越えると、インバータＩＮＶ２の出力端子がハイレベルからローレベルに切り換わり、これに応じてＮＡＮＤゲートＮＡ１の出力端子がローレベルからハイレベルに切り換わる。このため、トランジスタＰＴ２がオフし、出力端子ＯＵＴ１への電流の供給が停止する。起動電流ＩSTの供給が停止したあと、バンドギャップ基準電圧回路は正常に動作しはじめる。
【００２９】
上述したように、本実施形態の起動回路１０ａは、電圧供給回路起動時動作し、例えば、バンドギャップ基準電圧回路に必要な起動電流ＩSTを供給する。バンドギャップ基準電圧回路の動作を確認してから動作を停止するので、電圧供給回路は確実に起動することができる。また、バンドギャップへの起動電流ＩSTの供給は、当該バンドギャップの動作状態に応じて自動的に停止されるので、起動電流ＩSTの供給タイミングは適宜に設定でき、起動時の消費電力を必要最小限に抑制することが可能である。回路構成が簡単であり、応用範囲が広く設計も容易である。さらに、プロセスのバラツキに強いという特性がある。
【００３０】
第２実施形態
図２は本発明に係る起動回路の第２の実施形態を示す回路図である。
図１に示す起動回路の第１の実施形態に比べると、本実施形態の起動回路１０ｂは、ＮＡＮＤゲートＮＡ１の出力側に、ｐＭＯＳトランジスタＰＴ２の代わりに、インバータＩＮＶ３およびｎＭＯＳトランジスタＮＴ２を設けた点で異なる。それ以外の各部分は、図１に示す第１の実施形態とほぼ同様であるので、図２においては、回路の同じ構成部分に図１と同じ符号を付して表記している。
【００３１】
図２に示すように、インバータＩＮＶ３の入力端子はＮＡＮＤゲートＮＡ１の出力端子に接続され、その出力端子はトランジスタＮＴ２のゲートに接続されている。トランジスタＮＴ２のソースは接地され、ドレインは出力端子ＯＵＴ２に接続されている。
【００３２】
本実施形態の起動回路は、起動時に出力端子ＯＵＴ２に引き込み電流が流れるので、動作開始後一時的に電流を引き込む（電圧を下げる）必要のある動作ノードに出力端子ＯＵＴ２が接続されている。
【００３３】
以下、図２を参照しつつ、本実施形態の起動回路１０ｂの動作について簡単に説明する。
スタンバイ状態において、入力端子ＩＮ１に入力されるスタンバイ信号ＳＴＢはハイレベルに保持されている。これに応じて、インバータＩＮＶ１の出力端子がローレベルに保持され、トランジスタＰＴ３がオンし、信号端子ＳＮ１はハイレベルに保持される。トランジスタＮＴ１がオンし、ノードＮＤ１がローレベルに保持され、インバータＩＮＶ２の出力端子がハイレベルにある。このとき、ＮＡＮＤゲートＮＡ１の出力端子がハイレベルにあるので、インバータＩＮＶ３の出力端子がローレベルにあり、トランジスタＮＴ２がオフする。
【００３４】
回路が動作開始後、スタンバイ信号ＳＴＢはハイレベルからローレベルに切り換えられる。これに応じて、インバータＩＮＶ１の出力端子がハイレベルに代わり、トランジスタＰＴ３がオフするが、信号端子ＳＮ１に新たな信号が入力されない限り、その電圧が変化せずハイレベルのままに保持される。
一方、トランジスタＮＴ１がオフし、ノードＮＤ１がハイインピーダンス状態となり、その電圧はローレベルのままに保持され、インバータＩＮＶ２の出力端子もハイレベルのままである。
【００３５】
このため、ＮＡＮＤゲートＮＡ１の両方の入力端子がハイレベルにあり、その出力端子がローレベルとなり、インバータＩＮＶ３の出力端子がハイレベルとなるので、トランジスタＮＴ２がオンし、出力端子ＯＵＴ２に引き込み電流が流れる。
【００３６】
出力端子ＯＵＴ２の引き込み電流に応じて、例えば、バンドギャップ基準電圧回路が動作しはじめる。これに応じて信号端子ＳＮ１の電圧が低下し、当該電圧がｐＭＯＳトランジスタＰＴ１をオンさせるのに十分な電圧まで低下したとき、トランジスタＰＴ１がオンし、ノードＮＤ１がローレベルからハイレベルに持ち上げられる。このため、インバータＩＮＶ２、ＮＡＮＤゲートＮＡ１およびインバータＩＮＶ３の出力信号レベルが順次切り換わり、その結果、インバータＩＮＶ３の出力端子がローレベルとなり、トランジスタＮＴ２がオフする。
【００３７】
トランジスタＮＴ２がオフした後、出力端子ＯＵＴ２に引き込み電流が流れなくなり、バンドギャップ基準電圧回路は、通常の動作状態に入るので、例えば、オペアンプなどで構成された帰還ループで出力電圧を安定させ、所望の定電圧を供給する。
【００３８】
第３実施形態
図３は本発明に係る起動回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の起動回路１０ｃは、ｐＭＯＳトランジスタＰＴ１，ＰＴ２、ｎＭＯＳトランジスタＮＴ１，ＮＴ３、インバータＩＮＶ４およびＮＡＮＤゲートＮＡ１により構成されている。
【００３９】
トランジスタＰＴ１とＮＴ１は、電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続されている。トランジスタＰＴ１のゲートはインバータＩＮＶ４の入力端子に接続され、トランジスタＮＴ１のゲートは信号端子ＳＮ２に接続されている。トランジスタＰＴ１とＮＴ１のドレイン同士の接続点は、ノードＮＤ１に接続されている。なお、インバータＩＮＶ１の入力端子は、入力端子ＩＮ１に接続されている。当該入力端子ＩＮ１に、スタンバイ信号ＳＴＢが印加される。
【００４０】
ＮＡＮＤゲートＮＡ１の二つの入力端子はそれぞれノードＮＤ１とインバータＩＮＶ４の出力端子に接続されている。
トランジスタＰＴ２のゲートは、ＮＡＮＤゲートＮＡ１の出力端子に接続され、ソースは電源電圧ＶCCの供給線に接続され、ドレインは出力端子ＯＵＴ１に接続されている。
トランジスタＮＴ３のゲートは入力端子ＩＮ１に接続され、ドレインは信号端子ＳＮ２に接続され、ソースは接地されている。
【００４１】
本実施形態の起動回路１０ｃは、入力端子ＩＮ１に停止時にハイレベル、動作開始後ローレベルに設定されるスタンバイ信号ＳＴＢが印加される。起動するために一時的に電流を流し込む必要のある動作ノードに出力端子ＯＵＴ１が接続され、動作停止時に接地電位ＧＮＤに固定され、動作開始後接地電位ＧＮＤからｎＭＯＳトランジスタをオンさせるのに十分な電圧まで上昇させる必要のある動作ノードに信号端子ＳＮ２が接続されている。
【００４２】
以下、図３を参照しつつ、本実施形態の起動回路の動作について説明する。
スタンバイ状態において、ハイレベルのスタンバイ信号ＳＴＢが入力されているので、インバータＩＮＶ４の出力端子がローレベルに保持され、トランジスタＰＴ１がオンする。なお、このときトランジスタＮＴ３がオンするので、信号端子ＳＮ２はローレベル、例えば、接地電位ＧＮＤレベルに保持され、トランジスタＮＴ１はオフする。このため、ノードＮＤ１はほぼ電源電圧ＶCCのレベルに保持される。
このとき、ＮＡＮＤゲートＮＡ１の出力端子がハイレベルに保持されるので、トランジスタＰＴ２がオフする。
【００４３】
電圧供給回路が動作開始した後、スタンバイ信号ＳＴＢはハイレベルからローレベルに切り換わる。これに応じて、インバータＩＮＶ４の出力端子がローレベルからハイレベルに切り換わり、トランジスタＰＴ１がオフする。一方、トランジスタＮＴ３がオフし、信号端子ＳＮ２は、ローレベルのままに保持され、トランジスタＮＴ１もオフのままである。このため、ノードＮＤ１がハイインピーダンス状態にあり、その電圧もハイレベルのままに保持される。
【００４４】
このとき、ＮＡＮＤゲートＮＡ１の両方の入力端子がともにハイレベルにあり、その出力端子がローレベルに代わり、トランジスタＰＴ２がオンする。これに応じて出力端子ＯＵＴ１に起動電流ＩSTが供給される。
出力端子ＯＵＴ１から供給された電流ＩSTに応じて、例えば、バンドギャップ基準電圧回路が動作しはじめ、信号端子ＳＮ２の電圧がローレベルから上昇しはじめる。端子ＳＮ２の電圧がｎＭＯＳトランジスタＮＴ１のしきい値電圧まで上昇すると、トランジスタＮＴ１がオンし、ノードＮＤ１はハイレベルからローレベルに切り換わる。これに従って、ＮＡＮＤゲートＮＡ１の出力端子がローレベルからハイレベルに切り換わり、トランジスタＰＴ２がオフし、起動電流ＩSTの供給が停止する。起動電流ＩSTの供給が停止したあと、バンドギャップ基準電圧回路は正常に動作しはじめる。
【００４５】
上述したように、本実施形態の起動回路１０ｃは、電圧供給回路起動時動作し、例えば、バンドギャップ基準電圧回路に必要な起動電流ＩSTを供給する。バンドギャップ基準電圧回路の動作を確認してから動作を停止するので、電圧供給回路は確実に起動することができる。また、バンドギャップへの起動電流ＩSTの供給は、当該バンドギャップの動作状態に応じて自動的に停止されるので、起動電流ＩSTの供給タイミングは適宜に設定でき、起動時の消費電力を必要最小限に抑制することが可能である。回路構成が簡単であり、応用範囲が広く設計も容易である。さらに、プロセスのバラツキに強いという特性がある。
【００４６】
第４実施形態
図４は本発明に係る起動回路の第４の実施形態を示す回路図である。
図３に示す第３の実施形態の起動回路と比べると、本実施形態の起動回路１０ｄにおいて、ＮＡＮＤゲートＮＡ１の出力側に、ｐＭＯＳトランジスタＰＴ２の代わりに、インバータＩＮＶ３およびｎＭＯＳトランジスタＮＴ２が設けられた点で異なる。それ以外の各部分は、図３に示す第３の実施形態とほぼ同様であるので、図４においては、起動回路の同じ構成部分に図３と同じ符号を付して表記している。
【００４７】
図４に示すように、インバータＩＮＶ３の入力端子はＮＡＮＤゲートＮＡ１の出力端子に接続され、その出力端子はトランジスタＮＴ２のゲートに接続されている。トランジスタＮＴ２のソースは接地され、ドレインは出力端子ＯＵＴ２に接続されている。
【００４８】
本実施形態の起動回路は、起動時に出力端子ＯＵＴ２に引き込み電流が流れるので、動作開始後一時的に電流を引き込む（電圧を下げる）必要のある動作ノードに出力端子ＯＵＴ２が接続されている。
【００４９】
以下、図４を参照しつつ、本実施形態の起動回路１０ｄの動作について簡単に説明する。
スタンバイ状態において、入力端子ＩＮ１に入力されるスタンバイ信号ＳＴＢはハイレベルに保持されている。これに応じて、インバータＩＮＶ４の出力端子がローレベルに保持され、ｐＭＯＳトランジスタＰＴ１がオンし、ノードＮＤ１がハイレベルに保持される。このとき、ＮＡＮＤゲートＮＡ１の出力端子がハイレベルにあるので、インバータＩＮＶ３の出力端子がローレベルにあり、トランジスタＮＴ２がオフする。
【００５０】
電圧供給回路が動作開始した後、スタンバイ信号ＳＴＢはハイレベルからローレベルに切り換わる。これに応じて、インバータＩＮＶ４の出力端子がローレベルからハイレベルに切り換わり、トランジスタＰＴ１がオフする。一方、トランジスタＮＴ３がオフし、信号端子ＳＮ２は、ローレベルのままに保持され、トランジスタＮＴ１もオフのままである。このため、ノードＮＤ１がハイインピーダンス状態にあり、その電圧もハイレベルのままに保持される。
【００５１】
このとき、ＮＡＮＤゲートＮＡ１出力端子がローレベルに切り換わり、これに応じてトランジスタＮＴ２がオンし、出力端子ＯＵＴ２に引き込みＩSTが流れる。
出力端子ＯＵＴ２の引き込み電流ＩSTに応じて、例えば、バンドギャップ基準電圧回路が動作しはじめ、信号端子ＳＮ２の電圧がローレベルから上昇しはじめる。端子ＳＮ２の電圧がｎＭＯＳトランジスタＮＴ１のしきい値電圧まで上昇すると、トランジスタＮＴ１がオンし、ノードＮＤ１はハイレベルからローレベルに切り換わる。これにより、トランジスタＮＴ２がオフし、引き込み電流ＩSTが流れなくなる。このあと、バンドギャップ基準電圧回路は通常の動作をしはじめ、電源電圧および温度依存性がなく、所望のレベルを有する定電圧を供給する。
【００５２】
第５実施形態
図５は本発明に係る起動回路の第５の実施形態を示す回路図である。
図示のように、本実施形態の起動回路１０ｅは、図１に示す第１の実施形態に比べると、ノードＮＤ１とインバータＩＮＶ２の入力端子との間に、遅延回路ＤＬＹ１が接続されている点を除けば、ほぼ同じ構成を有する。図５では、起動回路の同じ部分について、図１と同じ符号を付して表記している。
【００５３】
以下、第１の実施形態の起動回路との相違点を中心に、本実施形態の起動回路１０ｅの構成および動作について説明する。
図５に示すように、遅延回路ＤＬＹ１の入力端子はノードＮＤ１に接続され、その出力端子は、インバータＩＮＶ２の入力端子に接続されている。なお、遅延回路ＤＬＹ１は、例えば、直列接続されている偶数段のインバータにより構成され、または、抵抗素子とキャパシタからなるＲＣ回路によって構成されている。
【００５４】
図６は、遅延回路ＤＬＹ１の二つの構成例を示している。同図（ａ）に示すように、遅延回路ＤＬＹ１−１は、直列に接続されている偶数段のインバータにより構成されている。この場合、遅延回路ＤＬＹ１−１の遅延時間Δｔd は、各々のインバータの遅延時間の和により決定される。
図６（ｂ）に示す遅延回路ＤＬＹ１−２は、抵抗素子ＲおよびキャパシタＣにより構成されている。図示のように、遅延回路ＤＬＹ１−２は積分回路とほぼ同じ構成を有している。抵抗素子Ｒの抵抗値およびキャパシタＣの容量値を設定することで当該遅延回路の遅延時間を制御できる。
【００５５】
以下、本実施形態の起動回路１０ｅの動作を説明する。なお、上述したように、本実施形態は、第１の実施形態に遅延回路ＤＬＹ１を追加したものであり、基本的に第１の実施形態と同じく動作するが、以下、遅延回路に係わる動作のみを説明する。
【００５６】
まず、スタンバイ状態において、スタンバイ信号ＳＴＢがハイレベルにあり、トランジスタＮＴ１がオンし、ノードＮＤ１がローレベルに保持されている。このとき、ＮＡＮＤゲートＮＡ１の出力端子がハイレベルにあり、トランジスタＰＴ２がオフする。
【００５７】
電圧供給回路が動作を開始した後、スタンバイ信号ＳＴＢはハイレベルからローレベルに切り換わる。これに応じて、トランジスタＮＴ１がオンからオフする。ノードＮＤ１がローレベルに保持されつつ、その出力信号もローレベルである。スタンバイ信号ＳＴＢのレベル変化に応じて、インバータＩＮＶ１の出力端子がローレベルからハイレベルに切り換わる。このとき、ＮＡＮＤゲートＮＡ１の両方の入力端子がともにハイレベルにあるので、その出力端子がローレベルに保持される。これに応じてトランジスタＰＴ２がオンし、出力端子ＯＵＴ１に起動電流ＩSTが供給される。
出力端子ＯＵＴ１から供給された電流ＩSTに応じて、例えば、バンドギャップ基準電圧回路が動作しはじめ、信号端子ＳＮ１の電圧は降下しはじめる。当該端子の電圧がｐＭＯＳトランジスタＰＴ１をオンさせるのに十分な値まで低下すると、トランジスタＰＴ１がオンし、ノードＮＤ１はトランジスタＰＴ１を流れる電流により充電され、そのハイレベルは上昇する。
【００５８】
遅延回路ＤＬＹ１の遅延時間Δｔd を経過したあと、遅延回路ＤＬＹ１の出力端子もローレベルからハイレベルに切り換わる。これに応じてインバータＩＮＶ２およびＮＡＮＤゲートＮＡ１の出力信号が順次切り換わる。ＮＡＮＤゲートＮＡ１の出力信号がハイレベルに切り換わると、トランジスタＰＴ２がオフし、起動電流ＩSTの供給が停止する。起動電流ＩSTの供給が停止したあと、バンドギャップ基準電圧回路は正常に動作しはじめ、所望の定電圧を外部に供給する。
【００５９】
即ち、本実施形態の起動回路１０ｅは、スタンバイ信号ＳＴＢが立ち下がりエッジに応じて、例えば、バンドギャップ基準電圧回路に起動電流ＩSTを供給し、信号端子ＳＮ１のレベル変化に応じて、起動電流の供給を制御する。図１に示す第１の実施形態の起動回路１０ａにおいて、信号端子ＳＮ１の電圧レベルが降下して、トランジスタＰＴ１がオン状態に切り換わると、それに応じてトランジスタＰＴ２をオフさせ、起動電流ＩSTを停止させた。しかし、本実施形態の起動回路１０ｅでは、信号端子ＳＮ１の電圧が降下し、トランジスタＰＴ１がオンしてから、遅延回路ＤＬＹ１の遅延時間Δｔd を経過してから、トランジスタＰＴ２をオフさせ、起動電流ＩSTの供給を停止させる。
【００６０】
電圧供給回路を構成するバンドギャップ基準電圧回路では、動作条件、製造時のバラツキなどに応じて、信号端子ＳＮ１の電圧が降下してｐＭＯＳトランジスタをオンさせるレベルに達してから、一定の時間を経過したあと回路は正常な動作状態に達する。このため、信号端子ＳＮ１の電圧が降下して、所定の値に達したらすぐ起動電流ＩSTの供給を停止すると、バンドギャップ基準電圧回路が正常に起動できない場合がある。本実施形態の起動回路１０ｅを用いることにより、信号端子ＳＮ１の電圧が所定値に達してから起動電流ＩSTの供給を停止するまでの時間を遅延回路ＤＬＹ１の遅延時間Δｔd を調整することで適宜に制御できるので、電圧供給回路を確実に起動させることができる。
【００６１】
なお、上述した各実施形態の起動回路におけるロジック部、即ち、インバータと論理ゲート、例えばＮＡＮＤゲートにより構成された部分を、論理が等価、あるいは機能が等価である他のロジック回路で置き換えることができる。同じ論理または機能を有する等価回路を用いた場合でも、起動回路として同様な機能を有することはいうまでもない。
【００６２】
起動回路を用いた電圧供給回路の実施形態
図７は本発明に係る起動回路を用いて構成された電圧供給回路の一実施形態を示す回路図である。
図示のように、本例の電圧供給回路は、第１の実施形態に示す起動回路１０ａおよびバンドギャップ基準電圧回路２０により構成されている。起動回路１０ａにおける出力端子ＯＵＴ１は、バンドギャップ基準電圧回路２０のノードｎ２に接続され、信号端子ＳＮ１は、ノードｎ３、即ち、オペアンプＯＰＡ１の出力端子とトランジスタＴ１０１，Ｔ１０２およびＴ１０３のゲートとの接続点に接続されている。
【００６３】
起動回路１０ａの入力端子ＩＮ１には、スタンバイ状態でハイレベル、電圧供給回路が動作しはじめたあとローレベルに切り換わるスタンバイ信号ＳＴＢが入力される。
起動回路１０ａは、スタンバイ信号ＳＴＢの立ち下がりに応じて、出力端子ＯＵＴ１から起動電流ＩSTをバンドギャップ基準電圧回路２０のノードｎ２に供給しながら、ノードｎ３のレベルに基づき、バンドギャップ基準電圧回路２０の動作状態を確認し、起動電流ＩSTの供給タイミングを制御する。具体的に、バンドギャップ基準電圧回路２０が起動し、ノードｎ３の電圧が低下して、トランジスタＰＴ１をオンさせるのに十分なレベルに達したあと、起動回路１０ａは、トランジスタＰＴ２をオフさせることによって起動電流ＩSTの供給を停止する。このため、起動電流ＩSTの供給が停止したあと、バンドギャップ基準電圧回路２０が通常の動作を行い、オペアンプＯＰＡ１により構成された帰還回路の制御に基づき、電源電圧および温度依存性のない定電圧ＶOUT を供給する。
【００６４】
バンドギャップ基準電圧回路の第１実施例
図８は、バンドギャップ基準電圧回路２０の第１の実施例を示す回路図である。
図示のように、バンドギャップ基準電圧回路２０は、演算増幅回路ＯＰＡ１、ｐＭＯＳトランジスタＴ１０１，Ｔ１０２，Ｔ１０３、抵抗素子Ｒ１０１，Ｒ１０２およびダイオード接続されているｎｐｎトランジスタＢ１０１，Ｂ１０２，Ｂ１０３により構成されている。
【００６５】
トランジスタＴ１０１、抵抗素子Ｒ１０１およびダイオード接続されているトランジスタＢ１０１は電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続され、トランジスタＴ１０２とダイオード接続されているトランジスタＢ１０２は電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続され、トランジスタＴ１０３、抵抗素子Ｒ１０２およびダイオード接続されているトランジスタＢ１０３は電源電圧ＶCCの供給線と接地電位ＧＮＤ間に直列接続されている。
トランジスタＴ１０１，Ｔ１０２，Ｔ１０３のゲートはともにオペアンプＯＰＡ１の出力端子に接続され、オペアンプＯＰＡ１の出力信号に応じて電流Ｉ１，Ｉ２，Ｉ３をそれぞれ出力する。
【００６６】
オペアンプＯＰＡ１の非反転入力端子（＋）は、トランジスタＴ１０１と抵抗素子Ｒ１０１との接続中点からなるノードｎ１に接続され、その反転入力端子（−）は、トランジスタＴ１０２とトランジスタＢ１０２との接続中点からなるノードｎ２に接続されている。トランジスタＴ１０３と抵抗素子Ｒ１０２との接続中点によってバンドギャップ基準電圧回路２０の出力端子が形成され、正常動作のとき、当該出力端子から電源電圧および温度依存性のない定電圧ＶOUT が出力される。
オペアンプＯＰＡ１の出力信号は、トランジスタＴ１０１，Ｔ１０２およびＴ１０３のゲートにそれぞれ印加される。このため、オペアンプＯＰＡ１により帰還ループが構成され、当該帰還ループの制御により、正常動作時に、ノードｎ１とｎ２の電圧Ｖn1とＶn2が等しくなるように、トランジスタＴ１０１，Ｔ１０２およびＴ１０３の電流Ｉ１，Ｉ２，Ｉ３が制御される。
【００６７】
なお、トランジスタＴ１０１，Ｔ１０２およびＴ１０３はチャネル幅などの特性が等しく形成されているため、オペアンプＯＰＡ１により構成された帰還ループの制御により、通常動作時にこれらのトランジスタを流れる電流Ｉ１，Ｉ２，Ｉ３が等しくなる。
トランジスタＢ１０１のエミッタサイズは、トランジスタＢ１０２のエミッタサイズの１０倍に形成されている。なお、トランジスタＢ１０２とＢ１０３のエミッタサイズは等しく形成されている。
【００６８】
以下、数式を用いて、バンドギャップ基準電圧回路２０の動作原理について詳細に説明する。
バイポーラトランジスタのベース−エミッタ間電圧ＶBEは、次式により算出される。
【００６９】
【数１】
ＶBE＝ＶT ｌｎ（ＩC ／ＩS ）        …（１）
【００７０】
ここで、ＶT ＝ｋＴ／ｑであり、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷である。ＩC はトランジスタのコレクタ電流、ＩS はトランジスタのエミッタサイズに比例する定電流値である。
【００７１】
バンドギャップ基準電圧回路２０において、通常動作時にノードｎ１とｎ２の電圧Ｖn1、Ｖn2は、Ｖn1＝Ｖn2の関係があるので、これに応じて次式が得られる。
【００７２】
【数２】
Ｉ1 Ｒ1 ＋ＶBE1 ＝ＶBE2             …（２）
【００７３】
ここで、ＶBE1 とＶBE2 はそれぞれトランジスタＢ１０１とＢ１０２のベース−エミッタ間電圧で、Ｒ1 は抵抗素子Ｒ１の抵抗値である。式（１）を式（２）に代入すると、次式が得られる。
【００７４】
【数３】
Ｉ1 Ｒ1 ＋ＶT ｌｎ（Ｉ1 ／ＩS1）
＝ＶT ｌｎ（Ｉ2 ／ＩS2）          …（３）
【００７５】
式（３）において、Ｉ1 ，Ｉ2 はそれぞれトランジスタＴ１０１，Ｔ１０２を流れる電流Ｉ１，Ｉ２の電流値である。上述したように、トランジスタＢ１０１のエミッタサイズは、トランジスタＢ１０２およびＢ１０３のエミッタサイズの１０倍に形成されている。即ち、ＩS1＝１０ＩS2である。これを式（３）に代入すると、電流Ｉ1 が求められる。
【００７６】
【数４】
Ｉ1 ＝ＶT （ｌｎ１０）／Ｒ1         …（４）
【００７７】
さらに、トランジスタＴ１０３を流れる電流Ｉ３の電流値をＩ3 とすると、Ｉ1 ＝Ｉ2 ＝Ｉ3 が成り立つ。これに基づき、バンドギャップ基準電圧回路２０の出力電圧ＶOUT は、次式により求められる。
【００７８】
【数５】
ＶOUT ＝ＶBE3 ＋Ｒ2 ＶT （ｌｎ１０）／Ｒ1 
…（５）
【００７９】
式（５）において、ＶBE3 はトランジスタＢ１０３のベース−エミッタ間電圧、Ｒ2 は抵抗素子Ｒ１０２の抵抗値である。
【００８０】
式（５）において、トランジスタのベース−エミッタ間電圧ＶBE3 は、負の温度特性を持ち、例えば、ｄ（ＶBE3 ）／ｄＴ＝−２ｍＶ／Ｋである。このため、式（５）右辺の第２項の温度特性を２ｍＶ／Ｋに設定することにより、出力電圧ＶOUT の温度依存性を完全になくすことができる。なお、ＶT ＝ｋＴ／ｑであるので、出力電圧ＶOUT の温度依存性を解消する条件は、次式により求められる。
【００８１】
【数６】
ｌｎ１０( Ｒ2 ／Ｒ1) (ｋ／ｑ)=２ｍＶ／Ｋ
…（６）
【００８２】
即ち、抵抗素子Ｒ１０１とＲ１０２の抵抗素子Ｒ1 とＲ2 が式（６）に示す関係を満たすとき、出力電圧ＶOUT が温度変化に依存せず、常に一定の電圧値になる。式（６）に示す条件を満たす場合、温度Ｔが３００Ｋ（摂氏２７℃）のとき、式（５）の右辺第２項は、（Ｒ2 ＶT （ｌｎ１０）／Ｒ1 ）＝０．６Ｖとなる。さらに、トランジスタＢ１０３のベース−エミッタ間電圧ＶBE3 を０．６５Ｖとすると、式（５）によってバンドギャップ基準電圧回路２０の出力電圧ＶOUT は１．２５Ｖとなる。即ち、式（６）を満たすように抵抗素子Ｒ１０１とＲ１０２の抵抗値Ｒ1 ，Ｒ2 を選定することにより、図８に示すバンドギャップ基準電圧回路２０により、完全に電源電圧依存性および温度依存性のない定電圧ＶOUT を獲得できる。
【００８３】
図９は、図７に示す電圧供給回路の起動時の動作を示すタイミングチャートである。以下、図９および図７を参照しつつ、本例の電圧供給回路の動作を説明する。
【００８４】
同図（ａ）に示すように、回路動作停止時（スタンバイ時）、スタンバイ信号ＳＴＢがハイレベル、例えば、電源電圧ＶCCのレベルに保持され、回路動作開始後、スタンバイ信号ＳＴＢがローレベル、例えば、接地電位ＧＮＤに保持される。
【００８５】
同図（ｂ）に示すように、スタンバイ信号ＳＴＢの立ち下がりから少し遅れて、ノードＮＤ２、即ち、インバータＩＮＶ１の出力端子がローレベルからハイレベルに切り換わる。また、同図（ｅ）に示すように、スタンバイ信号ＳＴＢの立ち下がりから、ＮＡＮＤゲートＮＡ１の出力信号がローレベルに切り換わり、これに応じて起動回路１０ａはバンドギャップ基準電圧回路２０に起動電流ＩSTを供給しはじめる。これに応じて、同図（ｆ）に示すようにノードｎ２の電圧Ｖn2が上昇しはじめる。同図（ｇ）は、ノードｎ１とｎ２の電圧Ｖn1，Ｖn2に応じてオペアンプＯＰＡ１の出力電圧、即ち、ノードｎ３の電圧を示している。図示のように、ノードｎ２の電圧Ｖn2の上昇し伴い、ノードｎ３の電圧が低下する。ノードｎ３の電圧が低下し、起動回路１０ａにあるｐＭＯＳトランジスタＰＴ１をオンさせるのに十分な電圧に達したとき、トランジスタＰＴ１がオンし、これに応じて、同図（ｃ）に示すようにノードＮＤ１が充電され、その電圧が上昇する。
【００８６】
図９（ｄ）に示すように、ノードＮＤ１の電圧がインバータＩＮＶ２のロジックしきい値電圧を越えると、インバータＩＮＶ２の出力が反転する。これに応じて、同図（ｅ）に示すように、ＮＡＮＤゲートＮＡ１の出力も反転し、ハイレベルとなるので、トランジスタＰＴ２がオフし、起動電流ＩSTの供給が停止する。その後、バンドギャップ基準電圧回路２０はオペアンプＯＰＡ１からなる帰還ループにより制御され、オペアンプＯＰＡ１の出力電圧が一定に保持され、これに応じてノードｎ１とｎ２の電圧Ｖn1，Ｖn2もほぼ一定に保持され、バンドギャップ基準電圧回路２０から電源電圧および温度依存性のない定電圧ＶOUT が供給される。
【００８７】
なお、バンドギャップ基準電圧回路２０において、起動時に偶然ノードｎ２の電圧Ｖn2がノードｎ１の電圧Ｖn1より高い場合、起動回路１０ａはほとんど動作することなく、バンドギャップ基準電圧回路２０が正常な動作状態を開始することができる。
【００８８】
以上説明したように、本実施形態の電圧供給回路によれば、起動回路１０ａおよびバンドギャップ基準電圧回路２０を用いて電圧供給回路を構成し、回路起動時に起動回路１０ａにより、バンドギャップ基準電圧回路２０のノードｎ２に起動電流ＩSTを供給することにより当該バンドギャップ基準電圧回路２０を確実に起動させ、バンドギャップ基準電圧回路２０が動作を開始後、オペアンプＯＰＡ１の出力信号電圧が低下しはじめ、当該出力信号電圧が起動回路１０ａにおけるｐＭＯＳトランジスタＰＴ１をオンさせるのに十分な電圧までに達したとき、起動電流ＩSTの供給が停止され、バンドギャップ基準電圧回路２０は、オペアンプＯＰＡ１で構成された帰還ループの制御により動作し、電源電圧依存性および温度依存性のない定電圧ＶOUT を供給する。
【００８９】
バンドギャップ基準電圧回路の第２実施例
図１０は、バンドギャップ基準電圧回路の第２実施例を示す回路図である。
図示のように、本実施例のバンドギャップ基準電圧回路２０ａは、演算増幅回路ＯＰＡ１、ｐＭＯＳトランジスタＴ１０１，Ｔ１０２、抵抗素子Ｒ１０１，Ｒ１００およびダイオード接続されているｎｐｎトランジスタＢ１０１，Ｂ１０２により構成されている。
【００９０】
トランジスタＴ１０１、抵抗素子Ｒ１０１およびダイオード接続されているトランジスタＢ１０１は電源電圧ＶCCの供給線とノードｎ４との間に直列接続され、トランジスタＴ１０２とダイオード接続されているトランジスタＢ１０２は電源電圧ＶCCの供給線とノードｎ４との間に直列接続されている。
トランジスタＴ１０１及びＴ１０２は、ゲートがオペアンプＯＰＡ１の出力端子に接続され、オペアンプＯＰＡ１の出力信号に応じて電流Ｉ１及びＩ２をそれぞれ出力する。
【００９１】
オペアンプＯＰＡ１の非反転入力端子（＋）は、トランジスタＴ１０１と抵抗素子Ｒ１０１との接続中点からなるノードｎ１に接続され、その反転入力端子（−）は、トランジスタＴ１０２とトランジスタＢ１０２との接続中点からなるノードｎ２に接続されている。さらにノードｎ２はバンドギャップ基準電圧回路２０ａの出力端子が形成され、正常動作のとき当該出力端子から電源電圧および温度依存性のない定電圧ＶOUT が出力される。
【００９２】
オペアンプＯＰＡ１の出力信号は、トランジスタＴ１０１及びＴ１０２のゲートにそれぞれ印加される。このため、オペアンプＯＰＡ１により帰還ループが構成され、当該帰還ループの制御により、正常動作時にノードｎ１，ｎ２の電圧Ｖn1及びＶn2が等しくなるように、トランジスタＴ１０１及びＴ１０２の出力電流Ｉ１及びＩ２が制御される。
ここで、トランジスタＴ１０１とＴ１０２のチャネル幅が等しく設定されているとすると、これらのトランジスタの出力電流Ｉ１とＩ２も等しくなる。
トランジスタＢ１０１のエミッタサイズは、トランジスタＢ１０２のエミッタサイズの１０倍に形成されている。
【００９３】
図８に示すバンドギャップ基準電圧回路２０に比べると、本実施例のバンドギャップ基準電圧回路２０ａは、トランジスタＴ１０３、抵抗素子Ｒ１０２及びトランジスタＢ１０３が省略され、トランジスタＴ１０２とＢ１０２との接続点ｎ２から基準電圧ＶOUT が出力される。さらに、トランジスタＢ１０１とＢ１０２のエミッタ同士の接続点が抵抗素子Ｒ１００を介して接地されている。以下、図８と比較しながら、本実施例のバンドギャップ基準電圧回路２０ａの動作について説明する。
【００９４】
図８に示す第１の実施例のバンドギャップ基準電圧回路２０では、ノードｎ１とｎ２の電圧をそれぞれ演算増幅回路ＯＰＡ１に入力し、演算増幅回路ＯＰＡ１の出力信号をトランジスタＴ１０１，Ｔ１０２及びＴ１０３のゲートに印加する。この帰還制御によって、ノードｎ１とｎ２の電圧Ｖn1とＶn2がほぼ等しく制御される。例えば、ノードｎ１とｎ２の電圧Ｖn1とＶn2が約０．７Ｖに制御され、出力電圧ＶOUT が約１．２５Ｖに保持される。このため、ゲートに同じ制御電圧が印加されているトランジスタＴ１０１，Ｔ１０２及びＴ１０３では、トランジスタＴ１０１とＴ１０２のソース−ドレイン間電圧Ｖdsが互いに等しいが、トランジスタＴ１０３のソース−ドレイン間電圧だけは異なる。
【００９５】
ソース−ドレイン間電圧の差によって、トランジスタＴ１０１（Ｔ１０２）とＴ１０３を流れる電流にわずかな差ΔＩが存在する。電源電圧ＶCCの変動によって、トランジスタＴ１０１，Ｔ１０２及びＴ１０３のソース−ドレイン間電圧が変化するので、電流差ΔＩも変動し、出力電圧ＶOUT がわずかに電源電圧依存性を持つ。
【００９６】
以下、数式を用いて出力電圧ＶOUT の電源電圧依存性についてさらに詳細に説明する。ＭＯＳトランジスタの電流Ｉdsとソース−ドレイン間電圧Ｖdsとの間に、次式に示す関係が成立する。
【００９７】
【数７】
Ｉds＝ｋ（Ｖgs−Ｖth）2 （１＋λＶds）
…（７）
【００９８】
式（７）において、ＶgsはＭＯＳトランジスタのゲート−ソース間電圧、Ｖthはしきい値電圧、ｋはトランジスタのサイズなどによって決まる定数で、λはＩdsのＶds依存性を表す比例定数である。なお、式（７）では、ＩdsのＶdsに対する依存性を１次式で近似されているが、厳密にはこの近似式には２次以上の高次項が存在する。
【００９９】
トランジスタＴ１０１とＴ１０３の電流が等しい理想的は場合、出力電圧ＶOUT は次式によって表現できる。
【０１００】
【数８】
ＶOUT ＝ＶBE3 ＋Ｉ3 Ｒ2 
＝ＶBE3 ＋Ｉ1 Ｒ2             …（８）
【０１０１】
式（８）において、ＶBE3 はトランジスタＢ１０３のベース−エミッタ間電圧、Ｉ1 及びＩ3 はそれぞれ電流Ｉ１とＩ３の電流値、Ｒ2 は抵抗素子Ｒ102 の抵抗値を表す。実際に、電流Ｉ3 とＩ1 に差分ΔＩが存在するので、出力電圧ＶOUT は次式によって表される。
【０１０２】
【数９】
ＶOUT ＝ＶBE3 ＋Ｉ3 Ｒ2 
＝ＶBE3 ＋（Ｉ1 ＋ΔＩ）Ｒ2 
…（９）
【０１０３】
差電流ΔＩに電源電圧依存性があるので、出力電圧ＶOUT も電源電圧依存性を持つ。
さらに、図８に示すバンドギャップ基準電圧回路２０では、トランジスタＴ１０１及びＴ１０２の出力電流Ｉ１とＩ２は、そのまま接地電位ＧＮＤに流れるので、消費電流が大きくなる。
【０１０４】
図１０に示す第２の実施例のバンドギャップ基準電圧回路２０ａでは、演算増幅回路ＯＰＡ１の制御によって、ノードｎ１とｎ２の電圧Ｖn1とＶn2が等しく保持されるので、（Ｖn1−ＶE ＝Ｖn2−ＶE ）が成り立つ。ここで、ＶE はノードｎ４の電圧である。これによって、次式が成立する。
【０１０５】
【数１０】
Ｉ1 Ｒ1 ＋ＶBE1 ＝ＶBE2             …（１０）
【０１０６】
ここで、Ｉ1 は電流Ｉ１の電流値、Ｒ1 は抵抗素子Ｒ１０１の抵抗値、ＶBE1 及びＶBE2 はそれぞれトランジスタＢ１０１とＢ１０２のベース−エミッタ間電圧を表す。即ち、次の式が成立する。
【０１０７】
【数１１】
ＶBE1 ＝ＶT ｌｎ（ＩC1／ＩS1）      …（１１）
【０１０８】
【数１２】
ＶBE2 ＝ＶT ｌｎ（ＩC2／ＩS2）      …（１２）
【０１０９】
式（１１）、（１２）を式（１０）に代入し、さらに、Ｉc1＝Ｉ1 ，ＩC2＝Ｉ2 、かつ、トランジスタＢ１０１のエミッタサイズがトランジスタＢ１０２の１０倍に形成されていること、即ち、ＩS1＝１０ＩS2の条件を用いると、次式が得られる。
【０１１０】
【数１３】
Ｉ1 ＝ＶT （ｌｎ１０）／Ｒ1         …（１３）
【０１１１】
ここで、抵抗素子Ｒ１００の抵抗値をＲ10とする。抵抗素子Ｒ１００を流れる電流Ｉ３は、電流Ｉ１とＩ２の和である。即ち、電流Ｉ３の電流値をＩ3 とすると、Ｉ3 ＝（Ｉ1 ＋Ｉ2 ）＝２Ｉ1 が得られる。このため、出力電圧ＶOUT は、次式によって求められる。
【０１１２】
【数１４】
ＶOUT ＝ＶBE2 ＋Ｉ3 Ｒ10
＝ＶBE2 ＋２ＶT （ｌｎ１０）Ｒ10／Ｒ1 
…（１４）
【０１１３】
トランジスタのベース−エミッタ間電圧ＶBE2 は、負の温度特性を持ち、例えば、ｄ（ＶBE2 ）／ｄＴ＝−２ｍＶ／Ｋである。このため、式（１４）右辺の第２項の温度特性を２ｍＶ／Ｋに設定することにより、出力電圧ＶOUT の温度依存性を完全になくすことができる。なお、ＶT ＝ｋＴ／ｑであるので、出力電圧ＶOUT の温度依存性を解消する条件は、次式により求められる。
【０１１４】
【数１５】
２ｌｎ１０( Ｒ10／Ｒ1) (ｋ／ｑ)=２ｍＶ／Ｋ
…（１５）
【０１１５】
抵抗素子Ｒ１００とＲ１０１が式（１５）に示す条件を満足するとき、出力電圧ＶOUT は温度変化に依存せず、常に一定の電圧値になる。なお、式（１５）を満たす場合、温度Ｔが３００Ｋ（摂氏２７℃）のとき、式（１４）の右辺第２項は、（２ＶT （ｌｎ１０）Ｒ10／Ｒ1 ）＝０．６Ｖとなる。さらに、トランジスタＢ１０３のベース−エミッタ間電圧ＶBE3 を０．６５Ｖとすると、式（１４）によってバンドギャップ基準電圧回路２０の出力電圧ＶOUT は１．２５Ｖとなる。
【０１１６】
上述したように、本実施例のバンドギャップ基準電圧回路２０ａにおいて、温度変化に依存せず一定の出力電圧ＶOUT が得られる。さらに、正常に動作するとき、演算増幅回路ＯＰＡ１の帰還制御によって、トランジスタＴ１０１とＴ１０２のドレイン電位が等しくなるように制御される。即ち、トランジスタＴ１０１とＴ１０２のドレイン−ソース間電圧Ｖdsが等しく制御されるので、これらのトランジスタを流れる電流Ｉ１とＩ２が常に等しく設定される。このため、出力電圧ＶOUT の電源電圧依存性を抑制できる。
【０１１７】
バンドギャップ基準電圧回路の第３実施例
図１１は、バンドギャップ基準電圧回路の第３の実施例を示す回路図である。図示のように、本実施例のバンドギャップ基準電圧回路２０ｂは、複数のｐＭＯＳトランジスタからなるトランジスタ群２２，２４、演算増幅回路ＯＰＡ１、抵抗素子Ｒ１０１，Ｒ１００及びダイオード接続されているｎｐｎトランジスタＢ１０１，Ｂ１０２により構成されている。
【０１１８】
図示のように、本実施例のバンドギャップ基準電圧回路２０ｂは、図１０に示すバンドギャップ基準電圧回路２０ａに比べて、ＭＯＳトランジスタＴ１０１，Ｔ１０２の代わりに、それぞれ並列に接続されている複数のＭＯＳトランジスタからなるトランジスタ群２２及び２４が設けられている。トランジスタ群２２は、例えば、ｍ（ｍは自然数）個のｐＭＯＳトランジスタにより構成されている。これらのトランジスタは、電源電圧ＶCCの供給線とノードｎ１との間に並列に接続されている。ほぼ同様に、トランジスタ群２４は、例えば、ｎ（ｎは自然数）個のｐＭＯＳトランジスタにより構成されている。これらのトランジスタは、電源電圧ＶCCの供給線とノードｎ２との間に並列に接続されている。
【０１１９】
トランジスタ群２２と２４を構成する各トランジスタのゲートが演算増幅回路ＯＰＡ１の出力端子、即ちノードｎ３に接続されている。
バンドギャップ基準電圧回路２０ｂのそれ以外の各部分は、図１０に示すバンドギャップ基準電圧回路２０ａとほぼ同じである。例えば、演算増幅回路ＯＰＡ１の非反転入力端子と反転入力端子はそれぞれノードｎ１とｎ２に接続されている。ノードｎ１とノードｎ４との間に抵抗素子Ｒ１０１とダイオード接続されているトランジスタＢ１０１が直列接続され、ノードｎ２とノードｎ４との間に、ダイオード接続されているトランジスタＢ１０２が接続されている。さらに、ノードｎ４が抵抗素子Ｒ１００を介して接地されている。
【０１２０】
トランジスタ群２２と２４を構成する各トランジスタのサイズ、例えばチャネル幅がすべて同じく設定される。また、トランジスタＢ１０１とＢ１０２のエミッタサイズも同じく設定される。
【０１２１】
上述したように構成されているバンドギャップ基準電圧回路２０ｂにおいて、トランジスタ群２２と２４のトランジスタ数を適宜設定することにより、それぞれのトランジスタ群の出力電流を制御できる。例えば、ここで、トランジスタ群２２のトランジスタ数を１個、トランジスタ群２４のトランジスタ数を１０個とする。即ち、ｍ＝１、ｎ＝１０とすると、トランジスタ群２２と２４の出力電流Ｉ１とＩ２の電流値Ｉ1 とＩ2 は、１０Ｉ1 ＝Ｉ2 の関係が成り立つ。これに基づいて、電流値Ｉ1 とＩ2 はそれぞれ次のようによって求められる。
【０１２２】
演算増幅回路ＯＰＡ１の制御によって、ノードｎ１とｎ２の電圧Ｖn1とＶn2が等しく保持されている。即ち、（Ｖn1−ＶE ＝Ｖn2−ＶE ）が成り立つ。このため、前述した式（１０）〜（１２）が本実施例のバンドギャップ基準電圧回路２０ｂにおいても成立する。ただし、本実施例では、トランジスタＢ１０１とＢ１０２のエミッタサイズが等しいので、ＩS1＝ＩS2。一方、Ｉc1＝Ｉ1 、ＩC2＝Ｉ2 なので、ＩC2＝１０Ｉc1となる。これらの条件に基づき、電流Ｉ1 とＩ2 がそれぞれ次の式によって求められる。
【０１２３】
【数１６】
Ｉ1 ＝ＶT （ｌｎ１０）／Ｒ1         …（１６）
【０１２４】
【数１７】
Ｉ2 ＝１０ＶT （ｌｎ１０）／Ｒ1     …（１７）
【０１２５】
即ち、Ｉ2 ＝１０Ｉ1 である。このため、出力電圧ＶOUT は、次式によって求められる。
【０１２６】
【数１８】
ＶOUT ＝ＶBE2 ＋Ｉ3 Ｒ10
＝ＶBE2 ＋１１Ｉ1 Ｒ10
＝ＶBE2 ＋１１ＶT （ｌｎ１０）Ｒ10／Ｒ1 
…（１８）
【０１２７】
式（１８）において、ＶBE2 は負の温度特性、例えば、−２ｍＶ／Ｋの温度特性を持つ。一方、ＶT は正の温度特性を持つので、抵抗素子Ｒ１００とＲ１０１の抵抗値Ｒ10，Ｒ1 をそれぞれ適宜設定することによって、出力電圧ＶOUT の温度依存性を打ち消すことできる。さらに、式（１８）から分かるように、出力電圧ＶOUT は電源電圧に依存しない。
【０１２８】
このように、本実施例のバンドギャップ基準電圧回路２０ｂによって、温度依存性及び電源電圧依存性のない安定した電圧ＶOUT を提供することができる。さらに、トランジスタ群２２と２４のトランジスタの数をそれぞれ適宜設定することによって、電流Ｉ１とＩ２の電流値の比を任意に設定することが可能である。このため、例えば、トランジスタ群２４のトランジスタ数ｎを大きく設定することによって、当該トランジスタ群２４の出力電流Ｉ２を大きく制御できる。図１１に示すように、電流Ｉ２を大きくすることによって、負荷回路に供給する出力電流ＩOUT が大きくなり、例えば、図示のように容量性負荷を駆動する場合、負荷容量ＣL への充電電流が大きく、負荷の立ち上がり特性を改善できる。さらに、式（１８）に示すように、出力電圧ＶOUT の右辺第２項に係数１１が付くので、この分抵抗素子Ｒ１００の抵抗値Ｒ10を小さく設定でき、レイアウト面積の低減がはかれる。
【０１２９】
なお、以上説明したように、本実施例のバンドギャップ基準電圧回路２０ｂでは、チャネルサイズなどの特性がすべて等しい多数のトランジスタによって構成されたトランジスタ群２２と２４のトランジスタ数を適宜設定することによって、それぞれのトランジスタ群からの出力電流Ｉ１とＩ２を制御することができる。ここで、トランジスタ群を構成するそれぞれのトランジスタのチャネルサイズをそれぞれ適宜設定することによって、同じ効果が達成できることはいうまでもない。
【０１３０】
また、図１０に示す第２の実施例のバンドギャップ基準電圧回路２０ａのトランジスタＴ１０１とＴ１０２のチャネルサイズを設定することによって、トランジスタ群２２及び２４を用いた本実施例とほぼ同じ効果が得られる。さらに、以上の説明では、ダイオード接続されているトランジスタＢ１０１とＢ１０２のエミッタサイズが等しいものとしているが、これらのトランジスタのエミッタサイズを異なるように設定し、例えば、トランジスタＢ１０１のエミッタサイズをトランジスタＢ１０２のエミッタサイズのｋ倍に設定することもできる。この場合、式（１８）に示す出力電圧ＶOUT の右辺の第２項のｌｎ（１０）は、ｌｎ（１０ｋ）となる。このように、トランジスタＢ１０１とＢ１０２のエミッタサイズを適宜設定することによって、式（１８）に示す出力電圧ＶOUT の右辺の第２項の係数を変えることができ、これによって抵抗素子Ｒ１００の抵抗値Ｒ10を低減することができ、レイアウト面積の縮小を実現できる場合がある。
【０１３１】
バンドギャップ基準電圧回路の第４実施例
図１２は、バンドギャップ基準電圧回路の第４の実施例を示す回路図である。図示のように、本実施例のバンドギャップ基準電圧回路２０ｃは、複数のｐＭＯＳトランジスタからなるトランジスタ群２２及び２４、演算増幅回路ＯＰＡ１、抵抗素子Ｒ１０１，Ｒ１００およびダイオード接続されているｎｐｎトランジスタＢ１０１，Ｂ１０２により構成されている。
【０１３２】
本実施例のバンドギャップ基準電圧回路２０ｃは、第３の実施例のバンドギャップ基準電圧回路２０ｂに比べると、抵抗素子Ｒ１０１とダイオード接続されているトランジスタＢ１０１が互いに入れ代わったこと以外ほとんど同じである。即ち、第３の実施例のバンドギャップ基準電圧回路２０ｂでは、抵抗素子Ｒ１０１の一方の端子がノードｎ１に接続され、他方の端子がトランジスタＢ１０１のコレクタ及びベースに接続されている。これに対して、本実施例のバンドギャップ基準電圧回路２０ｃにおいて、トランジスタＢ１０１のベースとコレクタの接続点がノードｎ１に接続され、トランジスタＢ１０１のエミッタとノードｎ４との間に、抵抗素子Ｒ１０１が接続されている。
【０１３３】
本実施例のバンドギャップ基準電圧回路２０ｃは、第３の実施例のバンドギャップ基準電圧回路２０ｂに比べて、上述した接続関係が異なること以外、第３の実施例とほとんど同じである。ここで、トランジスタ群２２と２４のトランジスタ数をそれぞれｍとｎとして、出力電圧ＶOUT のより一般的な計算式を求める。
【０１３４】
トランジスタ群２２と２４を構成する各トランジスタのサイズが同じく、さらに、トランジスタＢ１０１とＢ１０２のサイズも同じく設定されていると仮定する。即ち、トランジスタ群２２と２４の出力電流Ｉ１とＩ２の電流値Ｉ1 とＩ2 は、次式の関係が成立する。
【０１３５】
【数１９】
Ｉ1 ／ｍ＝Ｉ2 ／ｎ
ｎＩ1 ＝ｍＩ2                       …（１９）
【０１３６】
即ち、Ｉ2 ＝（ｎ／ｍ）Ｉ1 。トランジスタＢ１０１とＢ１０２において、Ｉc1＝Ｉ1 ，ＩC2＝Ｉ2 、さらに、ＩS1＝ＩS2ので、式（１０）〜（１２）により、電流Ｉ1 とＩ2 はそれぞれ次の式によって求められる。
【０１３７】
【数２０】
Ｉ1 ＝ＶT （ｌｎ（ｎ／ｍ））／Ｒ1   …（２０）
【０１３８】
【数２１】
Ｉ2 ＝（ｎ／ｍ）ＶT （ｌｎ（ｎ／ｍ））／Ｒ1 
…（２１）
【０１３９】
抵抗素子Ｒ１００を流れる電流Ｉ３は、電流Ｉ１とＩ２との加算電流であるので、Ｉ3 ＝Ｉ1 ＋Ｉ2 ＝（ｍ＋ｎ）Ｉ1 ／ｍである。これによって、出力電圧ＶOUT は次式によって与えられる。
【０１４０】
【数２２】
ＶOUT ＝ＶBE2 ＋Ｉ3 Ｒ10
＝ＶBE2 ＋（ｍ＋ｎ）ＶT （ｌｎ（ｎ／ｍ））Ｒ10／（Ｒ1 ｍ）
…（２２）
【０１４１】
例えば、上述した第３の実施例のバンドギャップ基準電圧回路２０ｂにおいて、ｍ＝１、ｎ＝１０の場合、出力電圧ＶOUT は、ＶOUT ＝ＶBE2 ＋１１ＶT ｌｎ（１０）Ｒ10／Ｒ1 である。
【０１４２】
抵抗素子Ｒ１００及びＲ１０１の抵抗値Ｒ10とＲ1 を適宜設定することによって、出力電圧ＶOUT の温度依存性を打ち消すことできる。また、式（２２）から分かるように、出力電圧ＶOUT は電源電圧に依存しない。さらに、式（２２）において、出力電圧ＶOUT の右辺第２項に係数（ｍ＋ｎ）／ｍが付くので、トランジスタ数ｍとｎを適宜設定することによって、抵抗素子Ｒ１００の抵抗値Ｒ10を小さく設定でき、レイアウト面積の低減がはかれる。
【０１４３】
なお、以上の説明ではダイオード接続されているトランジスタＢ１０１とＢ１０２のエミッタサイズが等しいもの仮定したが、トランジスタＢ１０１とＢ１０２のエミッタサイズ比を適宜に設定することもできる。例えば、トランジスタＢ１０１のエミッタサイズをトランジスタＢ１０２のエミッタサイズのｋ倍に設定すると、式（２２）の右辺第２項において、ｌｎ（ｎ／ｍ）はｌｎ（ｎｋ／ｍ）となる。これによって、Ｒ10／Ｒ1 に付く係数が変わる。即ち、トランジスタＢ１０１とＢ１０２のエミッタサイズ比を適宜設定することによって、抵抗素子Ｒ１００の抵抗値Ｒ10を小さくでき、レイアウト面積の縮小を実現できる効果が得られる。
【０１４４】
バンドギャップ基準電圧回路の第５実施例
図１３は、バンドギャップ基準電圧回路２０の第５の実施例を示す回路図である。
図示のように、本実施例のバンドギャップ基準電圧回路２０ｄは、それぞれ複数のｐＭＯＳトランジスタからなるトランジスタ群２２、２４及び２６、演算増幅回路ＯＰＡ１、抵抗素子Ｒ１０１，Ｒ１０２，Ｒ１００およびダイオード接続されているｎｐｎトランジスタＢ１０１，Ｂ１０２，Ｂ１０３により構成されている。
【０１４５】
図示のように、本実施例のバンドギャップ基準電圧回路２０ｄにおいては、トランジスタ群２２，２４、演算増幅回路ＯＰＡ１、トランジスタＢ１０１，１０２及び抵抗素子Ｒ１０１，Ｒ１００によって構成された部分は、図１１に示す第３の実施形態のバンドギャップ基準電圧回路２０ｂとほぼ同じ構成を有する。即ち、本実施例は、第３の実施例のバンドギャップ基準電圧回路２０ｂに対してトランジスタ群２６、トランジスタＢ１０３及び抵抗素子Ｒ１０２が追加されたものと見なせる。
【０１４６】
トランジスタ群２６は、複数個、例えばｊ（ｊは自然数）個のｐＭＯＳトランジスタによって構成されている。これらのトランジスタは電源電圧ＶCCの供給線とノードｎ５との間に並列に接続され、それぞれのゲートは、演算増幅回路ＯＰＡ１の出力端子、即ち、ノードｎ３に接続されている。ノードｎ５と接地電位ＧＮＤとの間に、ダイオード接続されているトランジスタＢ１０３と抵抗素子Ｒ１０２が直列接続されている。なお、トランジスタＢ１０３と抵抗素子Ｒ１０２の接続順序は特に限定しない。
【０１４７】
ここで、トランジスタ群２２，２４及び２６を構成する各トランジスタのチャネルサイズが同じく、また、ダイオード接続されているトランジスタＢ１０１，Ｂ１０２とＢ１０３のエミッタサイズも等しいと仮定する。トランジスタ群２２と２４のトランジスタ数をそれぞれｍ，ｎとすると、上述した第４の実施例のバンドギャップ基準電圧回路２０ｃと同じく、式（２０）及び（２１）が成立する。
【０１４８】
さらに、本実施例において、トランジスタ群２６の出力電流Ｉ４の電流値をＩ4 とし、抵抗素子Ｒ１０２の抵抗値をＲ2 とする。上述したように、トランジスタ群２６を構成するトランジスタの数がｊであるので、Ｉ4 ／Ｉ1 ＝ｊ／ｍが成り立つ。この条件に基づき、出力電圧ＶOUT は次式によって与えられる。
【０１４９】
【数２３】
ＶOUT ＝ＶBE3 ＋Ｉ4 Ｒ2 
＝ＶBE3 ＋ｊＶT （ｌｎ（ｎ／ｍ））Ｒ2 ／（Ｒ1 ｍ）
…（２３）
【０１５０】
式（２３）において、ＶBE3 は負の温度特性、例えば、−２ｍＶ／Ｋの温度特性を持つ。一方、ＶT は正の温度特性を持つので、抵抗素子Ｒ１０２とＲ１０１の抵抗値Ｒ2 ，Ｒ1 をそれぞれ適宜設定することによって、出力電圧ＶOUT の温度依存性を打ち消すことできる。さらに、式（２３）から分かるように、出力電圧ＶOUT は電源電圧に依存しない。
【０１５１】
このように、本実施例のバンドギャップ基準電圧回路２０ｄによって、温度依存性及び電源電圧依存性がなく、安定した電圧ＶOUT を提供することができる。出力電圧ＶOUT を供給する部分回路が電圧制御の帰還ループから独立して設けられているので、どのような負荷が加えられても帰還ループへの影響がない。このため、負荷回路の特性に影響されることなく、安定した出力電圧ＶOUT を供給できる。
【０１５２】
なお、以上説明した各実施例では、本発明の起動回路とバンドギャップ基準電圧回路により構成された電圧供給回路を例とした説明したが、本発明の起動回路は、バンドギャップ基準電圧回路のみではなく、他の機能回路にも適用できることはいうまでもない。例えば、ＰＬＬ回路において起動時に電圧制御発振回路（ＶＣＯ）などに起動電流を供給し、ＶＣＯを起動させる場合にも本発明の起動回路を適用できる。
【０１５３】
【発明の効果】
以上説明したように、本発明の起動回路およびそれを用いて構成された電圧供給回路によれば、回路構成が簡単で、設計が容易で且つ応用範囲が広く、製造工程におけるバラツキに強く、温度依存性及び電源電圧依存性のない電圧供給回路を実現できる。
また、本発明の起動回路は、定電圧を発生する、例えば、バンドギャップ基準電圧回路の動作状態を確認し、それに応じて起動電流の供給タイミングを制御するので、製造時のバラツキおよび回路の実際の動作条件などに応じて、回路を起動させるのに必要な起動電流のみを供給することができ、回路の起動時間を適宜に設定でき、起動回路の消費電力を必要最小限に抑制できる利点がある。
さらに、本発明の電圧供給回路を構成するバンドギャップ基準電圧回路においては、温度依存性及び電源電圧依存性のない安定した電圧を供給でき、低電圧動作を実現できるほか、低消費電力を実現できる。また、バンドギャップ基準電圧回路を構成するトランジスタ群のトランジスタ数及びダイオード接続されているバイポーラトランジスタのエミッタサイズを適宜設定することによって、抵抗素子の抵抗値を自由に変更でき、レイアウト面積の低減を実現でき、また出力電流値を任意に設定することができ、出力の立ち上がり特性を改善できる。さらに、電圧出力回路を帰還制御ループから独立設けることによって、負荷の特性による帰還ループへの影響を回避でき、負荷の変動に影響されることなく、電圧供給回路の動作の安定性を改善できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る起動回路の第１の実施形態を示す回路図である。
【図２】本発明に係る起動回路の第２の実施形態を示す回路図である。
【図３】本発明に係る起動回路の第３の実施形態を示す回路図である。
【図４】本発明に係る起動回路の第４の実施形態を示す回路図である。
【図５】本発明に係る起動回路の第５の実施形態を示す回路図である。
【図６】遅延回路の構成例を示す回路図である。
【図７】起動回路とバンドギャップ基準電圧回路により構成された電圧供給回路の回路図である。
【図８】バンドギャップ基準電圧回路の第１の実施例を示す回路図である。
【図９】図７に示す電圧供給回路のタイミングチャートである。
【図１０】バンドギャップ基準電圧回路の第２の実施例を示す回路図である。
【図１１】バンドギャップ基準電圧回路の第３の実施例を示す回路図である。
【図１２】バンドギャップ基準電圧回路の第４の実施例を示す回路図である。
【図１３】バンドギャップ基準電圧回路の第５の実施例を示す回路図である。
【図１４】従来の電圧供給回路の一例を示す回路図である。
【符号の説明】
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ…起動回路、２０、２０ａ，２０ｂ，２０ｃ，２０ｄ…バンドギャップ基準電圧回路、２２，２４，２６…トランジスタ群、ＰＴ１，ＰＴ２，ＰＴ３，Ｔ１０１，Ｔ１０２，Ｔ１０３…ｐＭＯＳトランジスタ、ＮＴ１，ＮＴ２，ＮＴ３…ｎＭＯＳトランジスタ、Ｂ１０１，Ｂ１０２，Ｂ１０３…ｎｐｎトランジスタ、ＮＡ１…ＮＡＮＤゲート、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４…インバータ、ＤＬＹ１…遅延回路、ＯＰＡ１…オペアンプ、Ｒ１００，Ｒ１０１，Ｒ１０２…抵抗素子、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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