(57)【特許請求の範囲】
【請求項１】
半導体基板上で複数のトランジスタを並列に接続したトランジスタ群を複数形成し、前記トランジスタ群毎に同一の入力信号を入力し、前記トランジスタ群を並列若しくは直列に接続して論理回路を構成する半導体集積回路装置であって、
直列に接続される前記トランジスタ群を、該トランジスタ群の数より少ない二つ以上のグループに分割し、異なるグループ間の中間ノードのみをブリッジ接続するとともに、
前記二つ以上のグループのうち、第一のグループを構成するトランジスタを集中してレイアウトし、第二のグループを構成するトランジスタを分散してレイアウトし、
前記第一のグループの前記第二のグループ側の最も外側のソース又はドレインと、前記第二のグループの前記第一のグループ側の最も外側のドレイン又はソースとが同一ノードになるようにレイアウトすることを特徴とする半導体集積回路装置。
【請求項２】
前記トランジスタ群は、複数のＰチャネルＭＯＳトランジスタを並列に接続した第一のトランジスタ群と、複数のＮチャネルＭＯＳトランジスタを並列に接続した第二のトランジスタ群とで構成し、前記第一及び第二のトランジスタ群のそれぞれを３つ以上としたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第一のトランジスタ群を並列に接続して高電位側電源を供給し、該第一のトランジスタ群と低電位側電源との間に直列に接続した前記第二のトランジスタ群を接続し、第一及び第二のトランジスタ群のそれぞれに共通の入力信号を入力して論理回路を構成し、前記第二のトランジスタ群を二つ以上のグループに分割したことを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記各グループは、前記第一及び第二のトランジスタ群のうち、それぞれが共通の入力信号で動作するトランジスタ群で構成したことを特徴とする請求項３記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路を構成するトランジスタのレイアウトに関するものである。
【０００２】
近年、半導体集積回路は高集積化、微細化がますます要請されている。このような半導体集積回路に搭載される論理回路のレイアウト面積を縮小することが必要となっている。
【０００３】
【従来の技術】
図３は、３入力ＮＡＮＤ回路を示す。すなわち、並列に接続されたＰチャネルＭＯＳトランジスタＴr1〜Ｔr3のソースは電源ＶDDに接続され、各トランジスタＴr1〜Ｔr3のゲートには入力信号Ａ１〜Ａ３がそれぞれ入力される。
【０００４】
前記各トランジスタＴr1〜Ｔr3のソースは、直列に接続されたＮチャネルＭＯＳトランジスタＴr4〜Ｔr6を介して電源Ｖssに接続される。また、前記トランジスタＴr4〜Ｔr6のゲートには前記入力信号Ａ３〜Ａ１がそれぞれ入力される。
【０００５】
そして、トランジスタＴr1〜Ｔr3のドレインと、トランジスタＴr4のドレインとの接続点から、出力信号Ｘが出力される。
このような構成により、入力信号Ａ１〜Ａ３がともにＨレベルとなるとき、出力信号ＸはＬレベルとなり、それ以外の場合すなわち入力信号Ａ１〜Ａ３の少なくともいずれかがＬレベルとなるとき、出力信号ＸはＨレベルとなる。
【０００６】
図４は、上記３入力ＮＡＮＤ回路のセルレイアウトを示す。基板上のセル枠１ａ内にＰ型拡散領域Ｐ１と、Ｎ型拡散領域Ｎ１とが形成され、その上層にはポリシリコン層にてなるゲート配線ｇ１〜ｇ３がＰ型拡散領域Ｐ１及びＮ型拡散領域Ｎ１を横切るように形成される。
【０００７】
各ゲート配線ｇ１〜ｇ３は、Ｐ型拡散領域Ｐ１とＮ型拡散領域Ｎ１の間において、コンタクトホールｃ１〜ｃ３を介してポリシリコン層の上層の金属配線Ｌ１〜Ｌ３にそれぞれ接続される。そして、各金属配線Ｌ１〜Ｌ３から各ゲート配線ｇ１〜ｇ３に前記入力信号Ａ１〜Ａ３がそれぞれ入力される。
【０００８】
前記Ｐ型拡散領域Ｐ１には各ゲート配線ｇ１〜ｇ２の両側にそれぞれＰチャネルＭＯＳトランジスタのソース領域Ｓとドレイン領域Ｄが形成され、各ゲート配線ｇ１〜ｇ３には前記トランジスタＴr1〜Ｔr3がそれぞれ形成される。
【０００９】
そして、各トランジスタＴr1〜Ｔr3のソース領域Ｓは電源ＶDDが供給される金属配線Ｌ４にコンタクトホールＣ４，Ｃ５を介して接続され、各トランジスタＴr1〜Ｔr3のドレイン領域ＤはコンタクトホールＣ６，Ｃ７を介して前記出力信号Ｘを出力する金属配線Ｌ５に接続される。
【００１０】
前記Ｎ型拡散領域Ｎ１において、前記ゲート配線ｇ３には前記トランジスタＴr4が形成され、前記ゲート配線ｇ２には前記トランジスタＴr5が形成され、前記ゲート配線ｇ１には前記トランジスタＴr6が形成される。
【００１１】
トランジスタＴr4のソース領域ＳはトランジスタＴr5のドレイン領域Ｄとなり、トランジスタＴr5のソース領域ＳはトランジスタＴr6のドレイン領域Ｄとなる。
【００１２】
そして、トランジスタＴr4のドレイン領域ＤがコンタクトホールＣ８を介して前記金属配線Ｌ５に接続され、トランジスタＴr6のソース領域ＳがコンタクトホールＣ９を介して電源Ｖssが供給される金属配線Ｌ６に接続される。上記のようなセルレイアウトにより、３入力ＮＡＮＤ回路が構成される。
【００１３】
図５は、上記３入力ＮＡＮＤ回路の電流駆動能力を４倍とした第一の従来例を示す。すなわち、入力信号Ａ１が入力されるトランジスタＴr1が４つのトランジスタＴr1a〜Ｔr1dに置換され、入力信号Ａ２が入力されるトランジスタＴr2が４つのトランジスタＴr2a〜Ｔr2dに置換される。入力信号Ａ３が入力されるトランジスタＴr3が４つのトランジスタＴr3a〜Ｔr3dに置換されている。
【００１４】
また、入力信号Ａ３が入力されるトランジスタＴr4が４つのトランジスタＴr4a〜Ｔr4dに置換され、入力信号Ａ２が入力されるトランジスタＴr5が４つのトランジスタＴr5a〜Ｔr5dに置換され、入力信号Ａ１が入力されるトランジスタＴr6が４つのトランジスタＴr6a〜Ｔr6dに置換されている。
【００１５】
そして、トランジスタＴr4a〜Ｔr4dのソース端子である中間ノードＮＤ２はブリッジ接続されて同一電位となるように構成され、トランジスタＴr5a〜Ｔr5dのソース端子である中間ノードＮＤ１はブリッジ接続されて同一電位となるように構成される。
【００１６】
図６は、図５に示す３入力ＮＡＮＤ回路のセルレイアウトを示す。基板上のセル枠１ｂ内にＰ型拡散領域Ｐ２と、Ｎ型拡散領域Ｎ２，Ｎ３とが形成され、その上層にはポリシリコン層にてなるゲート配線ｇ４〜ｇ１５がＰ型拡散領域Ｐ２とＮ型拡散領域Ｎ２あるいは同Ｎ３を横切るように形成される。
【００１７】
ゲート配線ｇ４〜ｇ７は、Ｐ型拡散領域Ｐ２とＮ型拡散領域Ｎ２の間において接続され、コンタクトホールＣ１０を介して上層の金属配線Ｌ７に接続される。そして、金属配線Ｌ７から各ゲート配線ｇ４〜ｇ７に前記入力信号Ａ１が入力される。
【００１８】
ゲート配線ｇ８〜ｇ１１は、Ｐ型拡散領域Ｐ２とＮ型拡散領域Ｎ２の間において接続され、コンタクトホールＣ１１を介して上層の金属配線Ｌ８に接続される。そして、金属配線Ｌ８から各ゲート配線ｇ８〜ｇ１１に前記入力信号Ａ２が入力される。
【００１９】
ゲート配線ｇ１２〜ｇ１５は、Ｐ型拡散領域Ｐ２とＮ型拡散領域Ｎ３の間において接続され、コンタクトホールＣ１２を介して上層の金属配線Ｌ９に接続される。そして、金属配線Ｌ９から各ゲート配線ｇ１２〜ｇ１５に前記入力信号Ａ３が入力される。
【００２０】
前記Ｐ型拡散領域Ｐ２には各ゲート配線ｇ４〜ｇ１５の両側にそれぞれＰチャネルＭＯＳトランジスタのソース領域とドレイン領域が形成さる。そして、ゲート配線ｇ４〜ｇ７には前記トランジスタＴr1a〜Ｔr1dがそれぞれ形成され、ゲート配線ｇ８〜ｇ１１には前記トランジスタＴr2a〜Ｔr2dがそれぞれ形成され、ゲート配線ｇ１２〜ｇ１５には前記トランジスタＴr3a〜Ｔr3dがそれぞれ形成される。
【００２１】
各トランジスタＴr1a〜Ｔr1d，Ｔr2a〜Ｔr2d，Ｔr3a〜Ｔr3dのソース領域は電源ＶDDが供給される金属配線Ｌ１０にコンタクトホールＣ１３〜Ｃ１９を介して接続される。各トランジスタＴr1a〜Ｔr1d，Ｔr2a〜Ｔr2d，Ｔr3a〜Ｔr3dのドレイン領域はコンタクトホールＣ２０〜Ｃ２５を介して前記出力信号Ｘを出力する金属配線Ｌ１１に接続される。
【００２２】
前記Ｎ型拡散領域Ｎ２において、前記ゲート配線ｇ４〜ｇ７には前記トランジスタＴr6a〜Ｔr6dが形成され、前記ゲート配線ｇ８〜ｇ１１には前記トランジスタＴr5a〜Ｔr5dが形成される。
【００２３】
前記Ｎ型拡散領域Ｎ３において、前記ゲート配線ｇ１２〜ｇ１５には前記トランジスタＴr4a〜Ｔr4dが形成される。
トランジスタＴr4a〜Ｔr4dのドレイン領域は、コンタクトホールＣ２６，Ｃ２７を介して金属配線Ｌ１１に接続される。トランジスタＴr4a〜Ｔr4dのソース領域は、コンタクトホールＣ２８〜Ｃ３０を介して、前記ブリッジ配線を構成する金属配線Ｌ１２に接続される。
【００２４】
トランジスタＴr5a〜Ｔr5dのドレイン領域は、コンタクトホールＣ３１，Ｃ３２を介して金属配線Ｌ１２に接続され、ソース領域はコンタクトホールＣ３３〜Ｃ３５を介して、ブリッジ配線を構成する金属配線Ｌ１３に接続される。
【００２５】
トランジスタＴr6a〜Ｔr6dのドレイン領域は、コンタクトホールＣ３５〜Ｃ３７を介して金属配線Ｌ１３に接続され、ソース領域は電源Ｖssが供給される金属配線Ｌ１４にコンタクトホールＣ３８，Ｃ３９を介して接続される。
【００２６】
図７は、図５と同様な電流駆動能力を備えた３入力ＮＡＮＤ回路の第二の従来例を示す。
この従来例は、図５に示す構成からトランジスタＴr4a〜Ｔr4dのソースを接続するブリッジ配線及びトランジスタＴr5a〜Ｔr5dのソースを接続するブリッジ配線を省略したものである。その他の構成は、図５と同様である。
【００２７】
図８は、図７に示す３入力ＮＡＮＤ回路のセルレイアウトを示す。基板上のセル枠１ｃ内にＰ型拡散領域Ｐ３と、Ｎ型拡散領域Ｎ４とが形成され、その上層にはポリシリコン層にてなるゲート配線ｇ１６〜ｇ２７がＰ型拡散領域Ｐ３とＮ型拡散領域Ｎ４を横切るように形成される。
【００２８】
ゲート配線ｇ１６，ｇ２１，ｇ２２，ｇ２７は、コンタクトホールＣ４０〜Ｃ４２を介して上層の金属配線Ｌ１５に接続される。そして、金属配線Ｌ１５から各ゲート配線ｇ１６，ｇ２１，ｇ２２，ｇ２７に前記入力信号Ａ１が入力される。
【００２９】
従って、Ｐ型拡散領域Ｐ３内では各ゲート配線ｇ１６，ｇ２１，ｇ２２，ｇ２７にはトランジスタＴr1a〜Ｔr1dが形成され、Ｎ型拡散領域Ｎ４内では各ゲート配線ｇ１６，ｇ２１，ｇ２２，ｇ２７にトランジスタＴr6a〜Ｔr6dが形成される。
【００３０】
ゲート配線ｇ１７，ｇ２０，ｇ２３，ｇ２６は、コンタクトホールＣ４３〜Ｃ４６を介して上層の金属配線Ｌ１６に接続される。そして、金属配線Ｌ１６から各ゲート配線ｇ１７，ｇ２０，ｇ２３，ｇ２６に前記入力信号Ａ２が入力される。
【００３１】
従って、Ｐ型拡散領域Ｐ３内では各ゲート配線ｇ１７，ｇ２０，ｇ２３，ｇ２６にトランジスタＴr2a〜Ｔr2dが形成され、Ｎ型拡散領域Ｎ４内では各ゲート配線ｇ１７，ｇ２０，ｇ２３，ｇ２６にトランジスタＴr5a〜Ｔr5dが形成される。
【００３２】
ゲート配線ｇ１８，ｇ１９，ｇ２４，ｇ２５は、コンタクトホールＣ４７，Ｃ４８を介して上層の金属配線Ｌ１７に接続される。そして、金属配線Ｌ１７から各ゲート配線ｇ１８，ｇ１９，ｇ２４，ｇ２５に前記入力信号Ａ３が入力される。
【００３３】
従って、Ｐ型拡散領域Ｐ３内では各ゲート配線ｇ１８，ｇ１９，ｇ２４，ｇ２５にトランジスタＴr3a〜Ｔr3dが形成され、Ｎ型拡散領域Ｎ４内では各ゲート配線ｇ１８，ｇ１９，ｇ２４，ｇ２５にトランジスタＴr4a〜Ｔr4dが形成される。
【００３４】
各トランジスタＴr1a〜Ｔr1d，Ｔr2a〜Ｔr2d，Ｔr3a〜Ｔr3dのソース領域は電源ＶDDが供給される金属配線Ｌ１８にコンタクトホールＣ４９〜Ｃ５５を介して接続される。各トランジスタＴr1a〜Ｔr1d，Ｔr2a〜Ｔr2d，Ｔr3a〜Ｔr3dのドレイン領域はコンタクトホールＣ５６〜Ｃ６１を介して前記出力信号Ｘを出力する金属配線Ｌ１９に接続される。
【００３５】
トランジスタＴr4a〜Ｔr4dのドレイン領域は、コンタクトホールＣ６２，Ｃ６３を介して金属配線Ｌ１９に接続される。
トランジスタＴr4a〜Ｔr4dの各ソース領域は、トランジスタＴr5a〜Ｔr5dの各ドレイン領域とそれぞれ一致する領域となる。また、トランジスタＴr5a〜Ｔr5dの各ソース領域は、トランジスタＴr6a〜Ｔr6dの各ドレイン領域とそれぞれ一致する領域となる。
【００３６】
トランジスタＴr6a〜Ｔr6dのソース領域は、電源Ｖssが供給される金属配線Ｌ２０にコンタクトホールＣ６４〜Ｃ６６を介して接続される。
上記従来技術に関連する先行技術として、特許文献１，２が開示されている。
【００３７】
【特許文献１】
特開昭５９−２３９２４
【特許文献２】
特開平６−２６６７９８
【００３８】
【発明が解決しようとする課題】
第一の従来例では、同一の入力信号が入力される４つのトランジスタが集中してレイアウトされるため、各トランジスタのゲートをブリッジ接続するための金属配線は不要であるが、ノードＮＤ１，ＮＤ２を接続するための金属配線Ｌ１２，Ｌ１３が必要である。
【００３９】
また、Ｎ型拡散領域をＮ２，Ｎ３に分離する必要がある。すなわち、Ｎ型拡散領域をＮ２，Ｎ３に分離しないと、トランジスタＴr4a〜Ｔr4dのドレイン・ソースが短絡されてしまう。従って、図６に示すセル幅Ｗが増大するという問題点がある。
【００４０】
第二の従来例では、トランジスタＴr4a〜Ｔr4dのソースをブリッジ接続する金属配線及びトランジスタＴr5a〜Ｔr5dのソースをブリッジ接続する金属配線は不要である。
【００４１】
しかし、同一の入力信号が入力される４つのトランジスタが分散して配置されるため、そのトランジスタのゲートをブリッジ接続するための金属配線Ｌ１５〜Ｌ１７が必要となる。
【００４２】
すると、図８に示すようにＰ型拡散領域Ｐ３とＮ型拡散領域Ｎ４との間においてセル高さＨ方向に２列のコンタクトホールが必要となり、セル高さＨの増大をもたらす。
【００４３】
また、セル高さＨの増大を防止するためには、Ｐ型拡散領域Ｐ３若しくはＮ型拡散領域Ｎ４の高さを縮小する必要があるが、これはトランジスタサイズを縮小し、電流駆動能力を低下させることになる。
【００４４】
この発明の目的は、セル領域の拡大を防止するとともに配線数を削減し、かつトランジスタサイズを縮小することのない半導体集積回路装置を提供することにある。
【００４５】
【課題を解決するための手段】
半導体基板上で複数のトランジスタを並列に接続したトランジスタ群を複数形成し、前記トランジスタ群毎に同一の入力信号を入力し、前記トランジスタ群を並列若しくは直列に接続して論理回路を構成する。直列に接続される前記トランジスタ群を二つのグループに分割し、異なるグループ間の中間ノードのみをブリッジ接続する。前記二つ以上のグループのうち、第一のグループを構成するトランジスタを集中してレイアウトし、第二のグループを構成するトランジスタを分散してレイアウトする。前記第一のグループの前記第二のグループ側の最も外側のソース又はドレインと、前記第二のグループの前記第一のグループ側の最も外側のドレイン又はソースとが同一ノードになるようにレイアウトする。
【００４６】
【発明の実施の形態】
図１は、この発明を具体化した３入力ＮＡＮＤ回路（論理回路）を示す。この回路は、図５に示す回路からノードＮＤ１を接続するブリッジ配線を省略したものであり、その他の構成は図５と同様である。
【００４７】
図２は、図１に示す３入力ＮＡＮＤ回路のセルレイアウトを示す。半導体基板上のセル枠１ｄ内にＰ型拡散領域Ｐ４と、Ｎ型拡散領域Ｎ５とが形成され、その上層にはポリシリコン層にてなるゲート配線ｇ３１〜ｇ４２がＰ型拡散領域Ｐ４とＮ型拡散領域Ｎ５を横切るように形成される。
【００４８】
ゲート配線ｇ３２，ｇ３３，ｇ３６，ｇ３７は、コンタクトホールＣ７１，Ｃ７２を介して上層の金属配線Ｌ２１に接続される。そして、金属配線Ｌ２１から各ゲート配線ｇ３２，ｇ３３，ｇ３６，ｇ３７に前記入力信号Ａ１が入力される。
【００４９】
従って、Ｐ型拡散領域Ｐ４内では各ゲート配線ｇ３２，ｇ３３，ｇ３６，ｇ３７にトランジスタＴr1a〜Ｔr1dが形成され、Ｎ型拡散領域Ｎ５内では各ゲート配線ｇ３２，ｇ３３，ｇ３６，ｇ３７にトランジスタＴr6a〜Ｔr6dが形成される。
【００５０】
ゲート配線ｇ３１，ｇ３４，ｇ３５，ｇ３８は、コンタクトホールＣ７３〜Ｃ７５を介して上層の金属配線Ｌ２２に接続される。そして、金属配線Ｌ２２から各ゲート配線ｇ３１，ｇ３４，ｇ３５，ｇ３８に前記入力信号Ａ２が入力される。
【００５１】
従って、Ｐ型拡散領域Ｐ４内では各ゲート配線ｇ３１，ｇ３４，ｇ３５，ｇ３８にトランジスタＴr2a〜Ｔr2dが形成され、Ｎ型拡散領域Ｎ５内では各ゲート配線ｇ３１，ｇ３４，ｇ３５，ｇ３８にトランジスタＴr5a〜Ｔr5dが形成される。
【００５２】
ゲート配線ｇ３９〜ｇ４２は、Ｐ型拡散領域Ｐ４とＮ型拡散領域Ｎ５との間で接続され、コンタクトホールＣ７６を介して上層の金属配線Ｌ２３に接続される。そして、金属配線Ｌ２３から各ゲート配線ｇ３９〜ｇ４２に前記入力信号Ａ３が入力される。
【００５３】
従って、Ｐ型拡散領域Ｐ４内では各ゲート配線ｇ３９〜ｇ４２にトランジスタＴr3a〜Ｔr3dが形成され、Ｎ型拡散領域Ｎ５内では各ゲート配線ｇ３９〜ｇ４２にトランジスタＴr4a〜Ｔr4dが形成される。
【００５４】
前記トランジスタＴr1a〜Ｔr1d，Ｔr2a〜Ｔr2d，Ｔr3a〜Ｔr3dはそれぞれ第一のトランジスタ群を構成し、前記Ｔr4a〜Ｔr4d，Ｔr5a〜Ｔr5d，Ｔr6a〜Ｔr6dはそれぞれ第二のトランジスタ群を構成する。
【００５５】
各トランジスタＴr1a〜Ｔr1d，Ｔr2a〜Ｔr2d，Ｔr3a〜Ｔr3dのソース領域は電源ＶDD（高電位側電源）が供給される金属配線Ｌ２４にコンタクトホールＣ７７〜Ｃ８３を介して接続される。各トランジスタＴr1a〜Ｔr1d，Ｔr2a〜Ｔr2d，Ｔr3a〜Ｔr3dのドレイン領域はコンタクトホールＣ８４〜Ｃ８９を介して前記出力信号Ｘを出力する金属配線Ｌ２５に接続される。
【００５６】
トランジスタＴr4a〜Ｔr4dのドレイン領域は、コンタクトホールＣ９１，Ｃ９２を介して金属配線Ｌ２５に接続される。
トランジスタＴr4a〜Ｔr4dの各ソース領域は、トランジスタＴr5a〜Ｔr5dの各ドレイン領域とそれぞれ一致する領域となる。そして、トランジスタＴr4a〜Ｔr4dの各ソース領域はブリッジ配線となる金属配線Ｌ２６にコンタクトホールＣ９３〜Ｃ９５を介して接続される。
【００５７】
また、トランジスタＴr5a〜Ｔr5dのドレイン領域は、コンタクトホールＣ９６，Ｃ９７を介して金属配線Ｌ２６に接続される。
トランジスタＴr5a〜Ｔr5dの各ソース領域は、トランジスタＴr6a〜Ｔr6dの各ドレイン領域とそれぞれ一致する領域となる。
【００５８】
トランジスタＴr6a〜Ｔr6dのソース領域は、電源Ｖss（低電位側電源）が供給される金属配線Ｌ２７にコンタクトホールＣ９８，Ｃ９９を介して接続される。
上記のようなセルレイアウトでは、入力信号Ａ３が入力されるトランジスタＴr3a〜Ｔr3d，Ｔr4a〜Ｔr4dを集中してレイアウトし、入力信号Ａ１，Ａ２が入力されるトランジスタＴr1a〜Ｔr1d，Ｔr2a〜Ｔr2d，Ｔr5a〜Ｔr5d，Ｔr6a〜Ｔr6dを分散してレイアウトした。従って、ゲート配線ｇ３９〜ｇ４２をブリッジ接続する金属配線は必要ない。またＮ型拡散領域Ｎ５を２分割する必要はない。
【００５９】
また、トランジスタＴr1a〜Ｔr1d，Ｔr6a〜Ｔr6dのゲートをブリッジ接続する金属配線Ｌ２１と、トランジスタＴr2a〜Ｔr2d，Ｔr5a〜Ｔr5dのゲートをブリッジ接続する金属配線Ｌ２２に接続されるコンタクトホールＣ７１〜Ｃ７５は、一列にレイアウトされる。
【００６０】
また、ノードＮＤ２すなわちトランジスタＴr4a〜Ｔr4dの各ソース及びトランジスタＴr5a〜Ｔr5dのドレインをブリッジ接続する金属配線Ｌ２６が１本レイアウトされる。
【００６１】
上記のように構成された３入力ＮＡＮＤ回路のレイアウトでは、次に示す作用効果を得ることができる。
（１）入力信号Ａ３が入力されるトランジスタＴr3a〜Ｔr3d，Ｔr4a〜Ｔr4dを第一のグループとし、入力信号Ａ１，Ａ２が入力されるトランジスタＴr1a〜Ｔr1d，Ｔr2a〜Ｔr2d，Ｔr5a〜Ｔr5d，Ｔr6a〜Ｔr6dを第二のグループとして、レイアウトする。そして、第一のグループのトランジスタは集中してレイアウトし、第二のグループのトランジスタは分散してレイアウトする。
【００６２】
このような構成により、Ｎ型拡散領域を分離する必要はない。従って、セル幅Ｗの拡大を防止することができる。
（２）第二のグループにおいてのみゲート配線をブリッジ接続する金属配線Ｌ２１，Ｌ２２が必要となる。このため、Ｐ型拡散領域Ｐ４とＮ型拡散領域Ｎ５との間において、入力信号Ａ１〜Ａ３を供給するために各ゲート配線に接続されるコンタクトホールＣ７１〜Ｃ７６を一列にレイアウトすることができる。従って、セル高さＨを増大させることはない。
（３）セル高さの増大を防止するために、拡散領域の高さを縮小する必要もない。従って、トランジスタサイズの縮小による電流駆動能力の減少を防止することができる。
（４）第一のグループと第二のグループとの中間ノードＮＤ２においてのみ、ブリッジ配線を設けた。従って、金属配線数を削減することができる。
【００６３】
上記実施の形態は、次に示すように変更することもできる。
・複数のトランジスタを並列に接続して構成する回路であれば、ＮＡＮＤ回路以外の論理回路に応用することもできる。
・３入力以外の多入力論理回路に応用することもできる。
・各トランジスタを入力信号毎に２つのグループに分割したが、多入力の論理回路において、２以上のグループに分割してもよい。
【００６４】
【発明の効果】
以上詳述したように、この発明はセル領域の拡大を防止するとともに配線数を削減し、かつトランジスタサイズを縮小することのない半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】  一実施の形態を示す回路図である。
【図２】  一実施の形態を示すセルレイアウト図である。
【図３】  ＮＡＮＤ回路を示す回路図である。
【図４】  ＮＡＮＤ回路を示すセルレイアウト図である。
【図５】  第一の従来例を示す回路図である。
【図６】  第一の従来例を示すセルレイアウト図である。
【図７】  第二の従来例を示す回路図である。
【図８】  第二の従来例を示すセルレイアウト図である。
【符号の説明】
Ａ１〜Ａ３        入力信号
Ｔr1a〜Ｔr1d        トランジスタ群
Ｔr2a〜Ｔr2d        トランジスタ群
Ｔr3a〜Ｔr3d        トランジスタ群
Ｔr4a〜Ｔr4d        トランジスタ群
Ｔr5a〜Ｔr5d        トランジスタ群
Ｔr6a〜Ｔr6d        トランジスタ群
ＮＤ２          中間ノード
【図１】
0004338952.tif 000002
【図２】
0004338952.tif 000003
【図３】
0004338952.tif 000004
【図４】
0004338952.tif 000005
【図５】
0004338952.tif 000006
【図６】
0004338952.tif 000007
【図７】
0004338952.tif 000008
【図８】
0004338952.tif 000009