(57)【特許請求の範囲】
【請求項１】
導電膜を含む下地上に、前記導電膜よりも酸化物形成時のギブスの自由エネルギー低下が小さい配線が形成されてなる配線層を具備してなる半導体装置において、
前記下地は、前記導電膜の酸化物からなり、かつ前記導電膜と繋がった絶縁膜を含み、前記導電膜および前記配線は配線溝内に形成され、前記配線は前記配線溝の途中の深さまで埋め込まれ、前記導電膜は前記配線と前記配線溝の側面との間に形成され、前記絶縁膜は前記導電膜上の前記配線溝の側面に選択的に形成されていることを特徴とする半導体装置。
【請求項２】
前記配線は前記導電膜および前記絶縁膜に接し、かつ前記配線と前記導電膜の接触面積は、前記配線と前記絶縁膜の接触面積よりも大きいことを特徴する請求項１に記載の半導体装置。
【請求項３】
前記導電膜はバリアメタル膜、前記配線は金属配線であることを特徴する請求項１に記載の半導体装置。
【請求項４】
前記バリアメタル膜の材料は、金属窒化物であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記金属配線の材料は、Ｗ、Ｍｏ、Ｒｕ、ＣｕおよびＡｇの少なくとも１つを含むことを特徴とする請求項３に記載の半導体装置。
【請求項６】
導電膜を含む下地上に、前記導電膜よりも酸化物形成時のギブスの自由エネルギー低下が小さい配線が形成されてなる配線層を具備し、前記下地は、前記導電膜の酸化物からなり、かつ前記導電膜と繋がった絶縁膜を含み、前記導電膜および前記配線は配線溝内に形成され、前記配線は前記配線溝の途中の深さまで埋め込まれ、前記導電膜は前記配線と前記配線溝の側面との間に形成され、前記絶縁膜は前記導電膜上の前記配線溝の側面に選択的に形成されている半導体装置の製造方法において、
前記導電膜としての第１の導電膜上に、前記配線としての第２の導電膜を形成する工程と、
前記第２の導電膜をエッチングし、前記第１の導電膜の一部を露出させる工程と、
前記第２の導電膜を酸化せずに、前記第１の導電膜の露出部分を酸化して、該露出部分を前記絶縁膜に変える工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
第１の導電膜上にそれよりも酸化物形成時のギブスの自由エネルギー低下が小さい配線としての第２の導電膜を形成する工程と、
前記第２の導電膜をエッチングし、前記第１の導電膜の一部を露出させる工程と、
前記第２の導電膜を酸化せずに、前記第１の導電膜の露出部分を酸化して、絶縁膜に変える工程と、
前記絶縁膜をエッチングにより選択的に除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の導電膜の材料は、金属窒化物であることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わり、特に配線層の改良を図った半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。ＬＳＩ単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現できる。
【０００３】
素子の微細化は、例えばＭＯＳトランジスタの場合であれば、ゲート長の短縮化およびソース／ドレイン拡散層の薄層化により実現できる。
【０００４】
浅いソース／ドレイン拡散層を形成する方法としては、低加速イオン注入法が広く用いられている。この方法により０．１μｍ以下の浅いソース／ドレイン拡散層を形成できる。
【０００５】
しかし、このように低加速イオン注入法で形成されるソース／ドレイン拡散層は、シート抵抗が１００Ω／□以上という高い値になるため、このままでは微細化による高加速化は期待できない。
【０００６】
そこで、ロジックＬＳＩのように高速性を要求されるデバイスでは、ソース／ドレイン拡散層およびゲート電極（不純物がドープされた多結晶シリコン膜）の表面にシリサイド膜を自己整合的に形成するというサリサイド技術が用いられている。
【０００７】
デュアルゲートのＭＯＳトランジスタ（同一基板に形成されたｎチャネルおよびｐチャネルのＭＯＳトランジスタであって、ｎチャネルＭＯＳトランジスタのゲート電極としてｎ型不純物がドープされた多結晶シリコン膜、ｐチャネルＭＯＳトランジスタのゲート電極としてｐ型不純物がドープされた多結晶シリコン膜を用いたもの）を形成する場合には、サリサイド技術は単にゲート電極の抵抗化を図るだけではなく、工程数の削減化を図ることもできる。
【０００８】
その理由は、ソース／ドレイン拡散層を形成するためのイオン注入工程において、ゲート電極（多結晶シリコン膜）に所定の導電型の不純物をドープできるからである。
【０００９】
これに対して、ポリサイドゲート電極（不純物がドープされた多結晶シリコン膜上にＷシリサイド膜等の金属シリサイド膜を積層させたゲート電極）を用いてデュアルゲートのＭＯＳトランジスタを形成する場合には、ソース／ドレイン拡散層を形成するためのイオン注入工程において、多結晶シリコン膜は金属シリサイド膜でマスクされるので、多結晶シリコン膜に所定の導電型の不純物をドープすることはできない。
【００１０】
したがって、ソース／ドレイン拡散層の形成前に、多結晶シリコン膜にあらかじめ所定の導電型の不純物をドープする必要がある。すなわち、ソース／ドレイン拡散層を形成するためのイオン注入工程と、多結晶シリコン膜に所定の導電型の不純物をドープするためのイオン注入工程とが別々の工程となり、工程数が増加する。
【００１１】
具体的には、サリサイド技術の場合よりも、フォトリソグラフィ工程が２回、イオン注入工程が２回、レジスト除去工程が２回それぞれ増加する。
【００１２】
一方、ＤＲＡＭ等のメモリＬＳＩのように素子を高密度に集積形成することが要求されるデバイスにおいては、ＳＡＣ（Self-Aligned Contact）構造を採用することが必須である。
【００１３】
ＳＡＣ構造を形成する工程には、一方のソース／ドレイン拡散層（通常はソースとして用いられる方）上の層間絶縁膜をＲＩＥ法にてエッチングし、上記ソース／ドレイン拡散層に対してのコンタクトホールを形成する工程がある。
【００１４】
このとき、コンタクトホールに合わせずれが起きても、ゲート電極（多結晶シリコン膜）の表面が露出しないようにする必要がある。そのために、ゲート電極上にエッチングストッパ膜としてシリコン窒化膜をあらかじめ形成しておく。
【００１５】
このようなシリコン窒化膜があると、ソース／ドレイン拡散層を形成する際のイオン注入工程において、ゲート電極に不純物が注入されなくなる。したがって、メモリＬＳＩには、ロジックＬＳＩで用いられているサリサイド技術を用いることができない。
【００１６】
ところで、メモリＬＳＩでは、従来から、不純物がドープされた多結晶シリコン膜からなるゲート電極（多結晶シリコンゲート電極）が広く用いられ、また低抵抗化の必要性からポリサイドゲート電極も用いられている。
【００１７】
さらに低抵抗のゲート電極が必要な場合には、不純物がドープされた多結晶シリコン膜、バリアメタル膜、Ｗ膜等の金属膜を順次積層してなるポリメタルゲート電極が用いられる。ポリメタルゲート電極は、ポリサイドゲート電極よりも抵抗が低いことから、より薄い膜厚で所望のシート抵抗を実現できる。
【００１８】
しかしながら、ポリメタルゲート電極には以下のような問題がある。ロジックＬＳＩでは上述したデュアルゲート構造が用いられる。そのため、ポリサイドゲート電極の場合と同様に、ロジックＬＳＩでポリメタルゲート電極を用いると、ポリメタルゲート電極の多結晶シリコン膜に不純物をイオン注入する工程と、ソース／ドレイン拡散層を形成するためにシリコン基板に不純物をイオン注入する工程をそれぞれ別々の工程で行う必要が生じる。したがって、工程数が増大し、生産コストが上昇する。
【００１９】
ところで、ロジックＩＣとＤＲＡＭを混載させたＬＳＩにおいて、ＤＲＡＭのソース／ドレイン拡散層の表面にシリサイド膜を形成すると、メモリセルのｐｎ接合リーク電流が大きくなり、データの保持特性が悪くなる。また、ＤＲＡＭでは、上述したようにＳＡＣ構造が必要であることから、Ｗポリサイド電極が用いられる。
【００２０】
一方、ロジックＩＣでは、低電圧でできるだけ多くの電流を流すために、ＭＯＳトランジスタのしきい値電圧を低くする必要がある。そのためには、ｎチャネルＭＯＳトランジスタのゲート電極の多結晶シリコン膜にはＰやＡｓなどのｎ型不純物をドープしてｎ- 型とし、ｐチャネルＭＯＳトランジスタのそれにはＢＦ2 等のｐ型不純物をドープしてＰ+ 型とする必要がある。
【００２１】
ＬＳＩの高性能化は、ソース、ドレインおよびゲートの低抵を下げるだけでは不十分である。すなわち、配線に起因する寄生抵抗を低減し、かつ配線の密度を高めることが非常に重要である。
【００２２】
ＤＲＡＭに代表される半導体メモリのように、高密度に配線を集積化するデバイスでは、配線上にコンタクトを自己整合的に形成することが重要である。図５に、従来の自己整合的なコンタクトの形成方法を示す。
【００２３】
なお、図中、左側の領域は配線幅がコンタクト径よりも大きいデュアルダマシン配線（ＤＤ配線）の形成領域、右側の領域はコンタクト径と配線幅が等しいＤＤ配線の形成領域を示している。
【００２４】
まず、図５（ａ）に示すように、シリコン基板８１の表面に形成された拡散層８２とコンタクトするＷからなるＤＤ配線８３を形成する。図中、８４はＴｉＳｉ2 層（金属シリサイド層）、８５はＳｉＯ2 系の第１の層間絶縁膜、８６はＳｉＯ2 系の第２の層間絶縁膜、８７はＴｉＮ膜（バリアメタル膜）をそれぞれ示している。
【００２５】
次に図５（ｂ）に示すように、配線溝内のＤＤ配線８３の表面を５０〜１００ｎｍ程度ＲＩＥ（Reactive Ion Etching）で除去する。この結果、配線溝内の側壁上部のＴｉＮ層８７は露出する。
【００２６】
次に図５（ｃ）に示すように、配線間のショート（短絡）を防止するために、露出したＴｉＮ層８７を塩酸と過酸化水素の混合液を用いてエッチングにより除去する。ここで、露出したＴｉＮ層８７を確実に除去するためには、ＴｉＮ層８７をオーバーエッチングする必要がある。
【００２７】
【発明が解決しようとする課題】
しかしながら、オーバーエッチングを行うと以下のような問題が起こる。すなわち、オーバーエッチングを行うと、図５（ｄ）に示すように、ダマシン配線８３と配線溝との間に隙間８８が生じる。
【００２８】
この隙間８８は、シリコン酸化膜に対してエッチング選択比のあるシリコン窒化膜をＣＶＤ法により全面に堆積する工程で、必ずしも完全には埋め込まれないために、隙間８８に空洞が残る恐れがある。
【００２９】
そして、第１および第２の層間絶縁膜８５，８６はＳｉＯ2 系の絶縁膜であるために水を通しやすく、その結果として上記空洞には水が溜まり、この溜まった水が熱工程で水蒸気になると、デバイスの信頼性や性能は悪影響を受けることになる。また、図中の右側の領域のように、配線幅とプラグ８４の幅とが一致している部分においても、上述したＴｉＮ層８７のオーバーエッチングが同様に生じるので、同様な問題が発生する。
【００３０】
本発明の目的は、このようなオーバーエッチングによる問題を解決することが可能となる半導体装置およびその製造方法を提供することにある。
【００３１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、上記目的を達成するために、本発明に係る半導体装置は、導電膜を含む下地上に、前記導電膜よりも酸化物形成時のギブスの自由エネルギー低下が小さい配線が形成されてなる配線層を具備してなる半導体装置において、前記下地は、前記導電膜の酸化物からなり、かつ前記導電膜と繋がった絶縁膜を含み、前記導電膜および前記配線は配線溝内に形成され、前記配線は前記配線溝の途中の深さまで埋め込まれ、前記導電膜は前記配線と前記配線溝の側面との間に形成され、前記酸化物は前記導電膜上の前記配線溝の側面に選択的に形成されていることを特徴とする。
【００３２】
また、本発明に係る半導体装置の製造方法は、導電膜を含む下地上に、前記導電膜よりも酸化物形成時のギブスの自由エネルギー低下が小さい配線が形成されてなる配線層を具備し、前記下地は、前記導電膜の酸化物からなり、かつ前記導電膜と繋がった絶縁膜を含み、前記導電膜および前記配線は配線溝内に形成され、前記配線は前記配線溝の途中の深さまで埋め込まれ、前記導電膜は前記配線と前記配線溝の側面との間に形成され、前記絶縁膜は前記導電膜上の前記配線溝の側面に選択的に形成されている半導体装置の製造方法において、前記導電膜としての第１の導電膜上に、前記配線としての第２の導電膜を形成する工程と、前記第２の導電膜をエッチングし、前記第１の導電膜の一部を露出させる工程と、前記第２の導電膜を酸化せずに、前記第１の導電膜の露出部分を酸化して、該露出部分を前記絶縁膜に変える工程とを有することを特徴とする。
【００３３】
上記の如きに、第１および第２の導電膜のギブスの自由エネルギーの大小関係を選んで、第１の導電膜および第２の導電膜を酸化性雰囲気に晒した場合、第２の導電膜を酸化せずに、第１の導電膜を酸化することが可能となる。そのため、上記半導体装置の製造方法によれば、第１の導電膜の所望の部分を絶縁膜に選択的に変えられることになる。
【００３４】
したがって、第１の導電膜としてバリアメタル膜、第２の導電膜として金属配線を選び、バリアメタル膜のうち従来は除去していた部分を絶縁膜に変えることで、従来の技術で説明した隙間８８を招かずに、ショートの問題を未然に防止できるようになる。
【００３５】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００３６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００３７】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、図中、左側の領域は配線幅がコンタクト径よりも大きいＤＤ配線の形成領域、右側の領域はコンタクト径と配線幅が等しいＤＤ配線の形成領域を示している。
【００３８】
まず、図１（ａ）に示すように、シリコン基板１の表面に拡散層２を形成し、続いて拡散層２の表面にＴｉＳｉ2 層３（金属シリサイド層）を形成する。拡散層２は、例えばＭＯＳトランジスタのソース／ドレイン拡散層である。
【００３９】
次に図１（ｂ）に示すように、シリコン基板１上にＳｉＯ2 系の第１および第２の層間絶縁膜４，５を順次堆積した後、第１および第２の層間絶縁膜４，５をエッチングして配線溝およびコンタクトホールを形成する。
【００４０】
次に図１（ｃ）に示すように、配線溝およびコンタクトホールの内面を被覆するようにバリアメタル膜としてのＴｉＮ膜６を全面に堆積した後、配線溝およびコンタクトホールの内部を充填するようにＤＤ配線となるＷ膜７を全面に堆積する。
【００４１】
次に図２（ｄ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）によって、配線溝およびコンタクトホールの外部のＴｉＮ膜６およびＷ膜７を除去して、ＤＤ配線７を形成する。この結果、ＴｉＮ膜６上にＤＤ配線７が形成されてなる配線層が完成する
次に図２（ｅ）に示すように、ＤＤ配線７の表面を５０〜１００ｎｍ程度ＲＩＥによって除去した後、除去して現れたＴｉＮ膜６、すなわちショートの原因となる部分を選択的に酸化してＴｉＯ2 膜８（絶縁膜）に変える。
【００４２】
この後、ＳＡＣを形成するために、シリコン窒化膜を全面に堆積するが、本実施形態では、ＴｉＮ膜６のうちショートの原因となる部分をエッチングにより除去するのではなく絶縁化しているので、従来の技術で説明した図５（ｄ）に示したる隙間８８は生じない。
【００４３】
図２（ｅ）の後、シリコン基板１の全面に厚さ５０−２００ｎｍ程度のシリコン窒化膜をＬＰ−ＣＶＤ法により形成し、ＣＭＰによりＤＤ配線７上にだけシリコン窒化膜を残す。これによりＤＤ配線７のない部分にはシリコン酸化膜が露出し、ＤＤ配線部だけシリコン窒化膜により覆われた構造が完成する。
【００４４】
したがって、本実施形態によれば、従来の技術で説明した、シリコン窒化膜による隙間８８（図５（ｄ））の不完全埋込みで生じる空洞の問題を解決できるようになる。
【００４５】
本発明の効果を調べるために、ラインアンドスペースが１００ｎｍ、１３０ｎｍ、１５０ｎｍの３種類のＷからなるＤＤ配線（配線長は各配線共通で１０ｍｍ）を形成し、２０．３２（＝２．５４×８）ウェハ内１００箇所における配線間のショートチェックを行った結果、ショートが行っていない配線間の割合（ショート歩留り）（％）は、表１に示すように、大幅に向上した。
【００４６】
【表１】
0004342075.tif 000002
【００４７】
すなわち、本発明によれば、従来よりも３０％以上歩留まりを改善することが可能となる。特に、上記問題が深刻となるデザインルールが０．１３μｍ以下の世代において、本発明は大きな効果を奏する。
【００４８】
なお、図では、ＴｉＮ膜６とＴｉＯ2 膜８との界面は、ＤＤ配線７の表面と同じ高さになっているが、上記界面はＤＤ配線７の表面よりも低くても良い。この場合、ＤＤ配線７はＴｉＮ膜６およびＴｉＯ2 膜８上に形成されることになる。
【００４９】
図２（ｅ）の工程で、ＤＤ配線（Ｗ膜）７を酸化せず、ＴｉＮ膜６のみを酸化するためには、例えば３００℃以下の低温の微量酸素中または水素で希釈した希釈水蒸気を用いた酸化処理により可能である。より高い選択比でＴｉＮ膜６を選択的に酸化するためには、水素と水蒸気の混合ガス、または一酸化炭素と二酸化炭素の混合ガス等の酸化性雰囲気で、酸化処理を行うと良い。
【００５０】
上記選択酸化のための装置を安全に稼働させるためには、窒素またはＡｒで酸化性雰囲気を希釈することが有効である。窒素で希釈する場合には、図３に示すように、窒素分圧を所定の範囲内に設定することが必要である。図中、斜線の領域はＴｉＮ膜６を選択的に酸化できる領域を示しており、この領域外ではＴｉＮ膜６を酸化できない。すなわち、ＴｉＮ膜６を選択的に酸化するためには、窒素分圧比を一定の範囲に設定する必要がある。
【００５１】
なお、ＴｉＯ2 膜８を除去する必要がある場合には、エッチング溶液として熱濃硫酸を用いると良い。熱濃硫酸を用いると、図２（ｆ）に示すように、ＤＤ配線（Ｗ膜）７やＴｉＮ膜６をエッチングせずに、ＴｉＯ2 膜８を選択的にエッチング除去することができる。
【００５２】
ただし、ＴｉＯ2 膜８を形成する際のＴｉＮ膜６の酸化温度が５００℃以上であると、ＴｉＯ2 膜８の結晶化が起こって、ＴｉＯ2 膜８のエッチング除去の際に残渣が生じる。したがって、ＴｉＮ膜６の酸化温度は４００℃以下の低温が望ましい。
【００５３】
ＴｉＯ2 膜６の除去は、図２（ｆ）に示すように、ＤＤ配線７の表面とＴｉＮ膜６の表面の位置とがほぼ一致するように行い、シリコン窒化膜の不完全埋込みの原因となる大きさの隙間が生じないようにする。
【００５４】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置の製造方法の製造方法を示す工程断面図である。なお、図１および図２と対応する部分には図１および図２と同一符号を付してあり、詳細な説明は省略する。第１の実施形態では本発明をＤＤ配線に適用した場合について説明したが、本実施形態では導電膜をＲＩＥで加工して形成した配線（以下、ＲＩＥ配線という）に適用した場合について説明する。
【００５５】
まず、図４（ａ）に示すように、第２の層間絶縁膜５上にバリアメタル膜してのＴｉＮ膜６を形成した後、ＲＩＥ配線となるＷ膜７を堆積する。
【００５６】
次に図４（ｂ）に示すように、フォトリソグラフィとＲＩＥを用いてＷ膜７を加工し、ＲＩＥ配線８を形成する。
【００５７】
次に図４（ｃ）に示すように、ＲＩＥ配線８をマスクにしてＴｉＮ膜６を酸化処理し、ＲＩＥ配線８で覆われていない領域のＴｉＮ膜６をＴｉＯ2 膜８に変える。酸化条件は第１の実施形態と同様である。なお、ＲＩＥ配線８のエッジ下にもＴｉＯ2 膜８が形成されるが、その量は小さく抵抗増大等の問題はない。
【００５８】
このようにＴｉＮ膜６の酸化によって、ＲＩＥ配線８で覆われていない領域のＴｉＮ膜６をエッチングにより除去する必要が無くなり、第２の層間絶縁膜５に入るオーバーエッチングを防止することが可能である。また、不要ならばＴｉＯ2 膜８を第１の実施形態に示したようにエッチング除去しても良い。
【００５９】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、配線材料としてＷを用いた場合について説明したが、Ｗ以外の配線材料、例えばＣｕ、Ａｇ、Ａｕ、Ｒｕ、Ｍｏを用いても良い。さらにはＷ、Ｃｕ、Ａｇ、Ａｕ、Ｒｕ、Ｍｏのうちの２つ以上の金属からなる合金を用いても良い。
【００６０】
また、バリアメタル膜の材料としてはＴｉＮ以外に、例えばＴａ窒化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物などの金属窒化物、あるいは金属炭化物、金属硼化物、金属−Ｓｉ窒化物、金属炭素窒化物を用いても良い。
【００６１】
さらに、上記実施形態では、通常のシリコン基板を用いたが、寄生容量を減らし、より高速なデバイスを作成するために、ＳＯＩ基板を用いても良い。また、活性領域がＳｉＧｅからなる半導体基板を用いても良い。
【００６２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００６３】
【発明の効果】
以上詳説したように本発明によれば、配線層を構成する導電膜のうちショートの原因となる部分を絶縁膜に変えることで、導電膜を除去することで生じる隙間が無くなり、隙間によって生じる問題を解決できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図
【図２】図１に続く同製造方法を示す工程断面図
【図３】ＴｉＮ膜を選択的に酸化できる窒素分圧の領域を示す図
【図４】本発明の第２の実施形態に係る半導体装置の製造方法の製造方法を示す工程断面図
【図５】従来の問題点を説明するための工程断面図
【符号の説明】
１…シリコン基板
２…拡散層
３…ＴｉＳｉ2 層（金属シリサイド層）
４，５…層間絶縁膜
６…ＴｉＮ膜（バリアメタル膜：第１の導電膜）
７…ＤＤ配線またはＲＩＥ配線（Ｗ膜：第２の導電膜）
８…ＴｉＯ2 膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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