(57)【特許請求の範囲】
【請求項１】
アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させる遅延ユニットをｍ（ｍは２以上の整数）段縦続接続してなるパルス遅延回路と、
前記遅延ユニットの出力毎に設けられ、前記遅延ユニット１段分の遅延量をＴｄとして、Ｔｄ／ｎ（ｎは２以上の整数）ずつ異なるｎ種類のタイミングで、前記遅延ユニットの出力をそれぞれラッチするｍ個のデータ保持回路、及び前記各データ保持回路がｎ個ずつラッチしたデータを、前記パルス信号の伝送に従って信号レベルが変化する順番に並べてなるｍ×ｎビットのデータを保持データとして、該保持データを前記パルス遅延回路内での前記パルス信号の位置に対応した数値データに一括して変換するパルスセレクト＆エンコーダからなる符号化回路と、
を備えることを特徴とするＡ／Ｄ変換回路。
【請求項２】
アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させる遅延ユニットをｍ（ｍは２以上の整数）段縦続接続してなるパルス遅延回路と、前記遅延ユニットの出力毎に設けられ、前記遅延ユニット１段分の遅延量をＴｄとして、Ｔｄ／ｎ（ｎは２以上の整数）ずつ異なるｎ種類のタイミングで、前記遅延ユニットの出力をそれぞれラッチするｍ個のデータ保持回路、及び前記各データ保持回路がｎ個ずつラッチしたデータを、前記パルス信号の伝送に従って信号レベルが変化する順番に並べてなるｍ×ｎビットのデータを保持データとして、該保持データを前記パルス遅延回路内での前記パルス信号の位置に対応した数値データに一括して変換するパルスセレクト＆エンコーダからなる符号化回路とを備えた複数のコア部と、
前記コア部のそれぞれが出力する数値データを加算し、その加算結果をＡ／Ｄ変換データとして出力する加算部と、
を備えることを特徴とするＡ／Ｄ変換回路。
【請求項３】
前記データ保持回路は、
Ｔｄ／ｎずつタイミングが異なるｎ種類のクロックを生成するクロック生成手段を備え、
同一の前記遅延ユニットの出力をラッチするｎ個のラッチ回路は、それぞれが前記クロック生成手段が生成するｎ種類のクロックのいずれかによって前記遅延ユニットの出力をラッチすることを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換回路。
【請求項４】
前記データ保持回路は、
Ｔｄ／ｎずつ遅延量が異なるｎ種類の遅延回路を備え、
同一の前記遅延ユニットの出力をラッチするｎ個のラッチ回路は、それぞれがｎ種類の前記遅延回路のいずれかを介して前記遅延ユニットの出力を入力し、且つ、全ての前記ラッチ回路は、同一クロックのタイミングで前記遅延ユニットの出力をラッチすることを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換回路。
【請求項５】
前記遅延回路は入力信号を反転させて出力するインバータからなり、前記遅延量は、前記インバータの閾値レベルを異ならせることによって設定されていることを特徴とする請求項４に記載のＡ／Ｄ変換回路。
【請求項６】
前記データ保持回路と前記パルスセレクト＆エンコーダとの間に、前記保持データ中のビット誤りを補正する保持データ補正回路を設けたことを特徴とする請求項１乃至請求項５のいずれかに記載のＡ／Ｄ変換回路。
【請求項７】
前記保持データ補正回路は、
前記保持データ中の一つのビットを着目ビットとして、該着目ビットに対して１ビットを空けて隣接する隣々接ビットが、いずれも前記パルス信号が通過済であることを示す通過レベルである場合には、前記着目ビットも前記通過レベルに設定し、前記隣々接ビットがいずれも前記パルス信号が未通過であることを示す未通過レベルである場合には、前記着目ビットも前記未通過レベルに設定する第１補正回路と、
前記第１補正回路から出力される補正された保持データ中の一つのビットを着目ビットとして、該着目ビットに隣接する隣接ビットがいずれも前記通過レベルである場合には、前記着目ビットも前記通過レベルに設定し、前記隣接ビットがいずれも前記未通過レベルである場合には、前記着目ビットも前記未通過レベルに設定する第２補正回路と、
からなることを特徴とする請求項６に記載のＡ／Ｄ変換回路。
【請求項８】
前記保持データ補正回路は、
前記保持データ中の一つのビットを着目ビットとして、該着目ビットに隣接する隣接ビットがいずれも前記パルス信号が通過済であることを示す通過レベルである場合には、前記着目ビットも前記通過レベルに設定し、前記隣接ビットがいずれも前記パルス信号が未通過であることを示す未通過レベルである場合には、前記着目ビットも未通過レベルに設定する第２補正回路からなることを特徴とする請求項６に記載のＡ／Ｄ変換回路。
【請求項９】
アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
前記パルス遅延回路を構成する前記遅延ユニットの各出力をラッチし、そのラッチした出力を、前記パルス遅延回路内での前記パルス信号の位置に対応した数値データに変換するｎ（ｎ＝２p ，ｐは正整数）個の符号化回路と、
前記符号化回路が出力する数値データを加算し、その加算結果をＡ／Ｄ変換データとして出力する加算回路と、
を備えたＡ／Ｄ変換回路において、
前記加算回路は、
二つの数値データを加算する加算器及び該加算器の出力をラッチするラッチ回路からなる単位ユニットを、ｐ段のバイナリツリー構造を有するように接続してなる演算部と、
前記遅延ユニット１段分の遅延量未満に設定された規定遅延量ずつ異なるｐ種類の加算クロックを生成する加算クロック生成部と、
からなり、前記加算クロック生成部で生成された前記加算クロックを、遅延量の少ないものほど前段に位置する前記単位ユニットに供給して、該単位ユニットを構成するラッチ回路を動作させることを特徴とするＡ／Ｄ変換回路。
【請求項１０】
前記規定遅延量は、前記加算器のクリティカルパスでの遅延量以上に設定されていることを特徴とする請求項９に記載のＡ／Ｄ変換回路。
【請求項１１】
前記パルス遅延回路として、縦続接続された前記遅延ユニットをリング状に接続してなるリング遅延回路を用いると共に、
前記リング遅延回路での前記パルス信号の周回数を計測する周回数カウンタを備え、
前記符号化回路は、前記リング遅延回路の出力及び前記周回数カウンタの出力をいずれもラッチし、そのラッチした出力を、前記数値データに変換することを特徴とする請求項１乃至請求項１０のいずれかに記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号を遅延させて出力する遅延ユニットを複数段縦続接続してなるパルス遅延回路を用いてアナログ入力信号の電圧レベルを数値データに変換するＴＡＤ方式のＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来より、全ての部分がデジタル回路により構成されたＴＡＤ方式のＡ／Ｄ変換回路が各種提案されている。
その一つとして、アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させて出力する遅延ユニットを、複数段縦続接続してなるパルス遅延回路を用いて構成され、パルス遅延回路内でのパル信号の位置に基づいて、予め設定された測定時間の間にパルス信号が通過した遅延ユニットの段数に対応する数値データを、Ａ／Ｄ変換データとして出力するものが知られている（例えば、特許文献１参照。）。
【０００３】
また、このＴＡＤ方式のＡ／Ｄ変換回路において、Ａ／Ｄ変換データを高分解能化することが求められており、その一つの方法として、遅延ユニットを高速化することなく、遅延ユニット１段以下の分解能を得るＡ／Ｄ変換回路が知られている。
【０００４】
このＡ／Ｄ変換回路１０１は、図２１に示すように、パルス遅延回路１０２の出力をラッチして数値データに変換する符号化回路１０３をｎ個設け、これらｎ個の符号化回路１０３を、遅延ユニットの１段分の遅延量をＴｄとして、Ｔｄ／ｎずつ遅延量（位相）が異なるｎ個のサンプリングクロックＣＫ１〜ＣＫｎにより動作させ、更に、各符号化回路１０３にて得られた数値データをラッチ回路１０９でラッチしたものを、加算回路１１０にて加算し、その加算結果をＡ／Ｄ変換データとするものである（例えば、特許文献２参照。）。
【特許文献１】特開平５−２５９９０７号公報
【特許文献２】特開２００４−７３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、加算回路１１０は、一般に、図２２に示すように、二つの数値データを加算する加算器ＡＤＤと、加算器ＡＤＤでの加算結果をラッチするラッチ回路ＬＴとからなる単位ユニットを、ｐ段（但し、ｐ＝［ｌｏｇ2 ｎ］；［ｘ］は、ｘの小数点以下を切り上げた値を示す）のバイナリツリー構造を有するように階層的に接続することによって構成されている。
【０００６】
なお、全ての単位ユニット（特にラッチ回路ＬＴ）は、同じシステムクロックＣＫＳに従って動作するように構成されているため、加算回路１１０は、図２３に示すように、各階層毎に１クロックを費やして計算を実行することになり、加算結果を得るまでに、システムクロックＣＫＳのｐ周期分を費やすことになる。なお、図２３では符号化回路１０３が４個（即ち、ｎ＝４，ｐ＝２）である場合を示す
従って、従来のＡ／Ｄ変換回路１０１では、符号化回路１０３の数を増やしてＡ／Ｄ変換データＤＴの精度を向上させるほど、加算回路１１０での演算に要する時間、ひいてはＡ／Ｄ変換結果を得るまでに要する時間が増大してしまうという問題があった。
【０００７】
つまり、高精度なＡ／Ｄ変換データが得られる従来のＡ／Ｄ変換回路１０１を、サーボ制御のように、Ａ／Ｄ変換データを速やかにフィードバックさせる必要のあるアプリケーションに適用することができないという問題があった。
【０００８】
本発明は、上記問題点を解決するために、遅延ユニットの出力を異なった複数のタイミングでラッチすることで高分解能化を図るＴＡＤ方式のＡ／Ｄ変換回路において、Ａ／Ｄ変換時間を短縮し、更には、回路面積を削減することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するためになされた発明である請求項１に記載のＡ／Ｄ変換回路は、アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させる遅延ユニットをｍ（ｍは２以上の整数）段縦続接続してなるパルス遅延回路を備え、そのパルス遅延回路の出力に基づいて、符号化回路が、アナログ入力信号の電圧レベルをＡ／Ｄ変換する、いわゆるＴＡＤ方式のＡ／Ｄ変換回路からなる。
【００１０】
そして、符号化回路は、遅延ユニットの出力毎に設けられ、遅延ユニット１段分の遅延量をＴｄとして、Ｔｄ／ｎ（ｎは２以上の整数）ずつ異なるｎ種類のタイミングで、前記遅延ユニットの出力をそれぞれラッチするｍ個のデータ保持回路、及び各データ保持回路がｎ個ずつラッチしたデータを、パルス信号の伝送に従って信号レベルが変化する順番に並べてなるｍ×ｎビットのデータを保持データとして、その保持データをパルス遅延回路内でのパルス信号の位置に対応した数値データに一括して変換するパルスセレクト＆エンコーダからなる。
【００１１】
このように構成された本発明のＡ／Ｄ変換回路によれば、パルス遅延回路の出力を異なったｍ種類のタイミングでラッチしたデータを用いてＡ／Ｄ変換データを得るようにされているため、Ａ／Ｄ変換データの分解能を、遅延ユニットの段数以下にすることができる。
【００１２】
しかも、本発明のＡ／Ｄ変換回路では、パルス遅延回路の出力を異なるｎ種類のタイミングでラッチしたデータを、各タイミング毎に得られるｎ個のデータとして扱うのではなく、単一の保持データとして扱い、これを一括して数値データに変換している。
【００１３】
従って、本発明のＡ／Ｄ変換回路によれば、従来装置のような加算回路を必要としないため、Ａ／Ｄ変換に要する時間を大幅に削減することができ、その結果、サーボ制御等のようなＡ／Ｄ変換データを速やかにフィードバックさせる必要のあるアプリケーションにも問題なく適用することができる。
【００１４】
また、本発明のＡ／Ｄ変換回路によれば、遅延ユニット１段分の遅延量がＡ／Ｄ変換データの分解能に直結するため、ＣＭＯＳプロセスの微細化が進むことにより、特別な工夫をしなくても、Ａ／Ｄ変換データの分解能を向上させることができる。
【００１５】
また、符号化回路を連続的に使用する場合、符号化回路が出力する数値化データを正規化（具体的には、前回の数値化データとの差分を算出）する必要がある。つまり、符号化回路を複数備える従来装置では、その符号化回路のそれぞれについて、数値化データの正規化回路が必要となるが、本発明のＡ／Ｄ変換回路によれば、この正規化回路を一つだけ備えればよいため、回路規模を大幅に削減することができる。
【００１６】
次に、請求項２に記載のＡ／Ｄ変換回路では、上述のパルス遅延回路と符号化回路とからなるコア部を複数備え、加算部が、コア部のそれぞれが出力する数値データを加算し、その加算結果をＡ／Ｄ変換データとして出力する。
【００１７】
つまり、コア部が請求項１に記載のＡ／Ｄ変換回路と同様の構成をしており、これを複数個並列に動作させて、その結果を単純加算することでＡ／Ｄ変換データを得ている。
従って、本発明のＡ／Ｄ変換回路によれば、請求項１に記載のＡ／Ｄ変換回路より更に高分解能なＡ／Ｄ変換データを簡易な構成によって得ることができる。
【００１８】
ところで、本発明のＡ／Ｄ変換回路において、データ保持回路は、請求項３に記載のように、Ｔｄ／ｎずつタイミングが異なるｎ種類のクロックを生成するクロック生成手段を備え、同一の遅延ユニットの出力をラッチするｎ個のラッチ回路は、それぞれがクロック生成手段が生成するｎ種類のクロックのいずれかによって遅延ユニットの出力をラッチするように構成されていてもよい。
【００１９】
また、本発明のＡ／Ｄ変換回路において、データ保持回路は、請求項４に記載のように、Ｔｄ／ｎずつ遅延量が異なるｍ種類の遅延回路を備え、同一の遅延ユニットの出力をラッチするｎ個のラッチ回路は、それぞれがｎ種類の遅延回路のいずれかを介して遅延ユニットの出力を入力し、且つ、全てのラッチ回路は、同一クロックのタイミングで遅延ユニットの出力をラッチするように構成されていてもよい。
【００２０】
つまり、前者（請求項３）の場合、ラッチ回路を動作させるクロックのタイミングをずらすことで、また、後者（請求項４）の場合、遅延ユニットの出力を遅延回路で遅延させてラッチ回路に入力することによって、ｎ種類の異なるタイミングを実現している。
【００２１】
なお、遅延回路は、具体的には、例えば請求項５に記載のように、入力信号を反転させて出力するインバータにより構成し、そのインバータが信号を反転させる閾値レベルを異ならせることによって異なる遅延量が実現されるように構成すればよい。
【００２２】
ところで、パルスセレクト＆エンコーダにて正しくＡ／Ｄ変換データに変換されるためには、保持データは、パルス位置に対応する二つのビット間でのみ、パルス信号が既に通過済みであることを表す通過レベルと、パルス信号が未通過であることを表す未通過レベルとが隣接し合っている必要がある。
【００２３】
しかし、遅延ユニットの出力のラッチに関わる回路が有する閾値のバラツキやノイズによるビット誤りによって、保持データ中に、通過レベルと未通過レベルとが隣接し合っている箇所が複数存在する可能性がある。
【００２４】
この場合、単にＡ／Ｄ変換データが誤ったものとなるだけでなく、エンコーダの回路構成によっては、エンコーダを構成する回路素子に大きな電流（短絡電流）が流れて消費電力が増大したり、その回路素子が破壊されてしまったりする可能性があった。
【００２５】
そこで、本発明のＡ／Ｄ変換回路には、請求項６に記載のように、データ保持回路と前記パルスセレクト＆エンコーダとの間に、保持データ中のビット誤りを補正する保持データ補正回路を設けることが望ましい。
【００２６】
この保持データ補正回路は、具体的には、請求項７に記載のように、保持データ中の一つのビットを着目ビットとして、その着目ビットに対して１ビットを空けて隣接する隣々接ビットが、いずれもパルス信号が通過済であることを示す通過レベルである場合には、着目ビットも通過レベルに設定し、隣々接ビットがいずれもパルス信号が未通過であることを示す未通過レベルである場合には、着目ビットも未通過レベルに設定する第１補正回路と、第１補正回路から出力される補正された保持データ中の一つのビットを着目ビットとして、その着目ビットに隣接する隣接ビットがいずれも通過レベルである場合には、着目ビットも通過レベルに設定し、隣接ビットがいずれも未通過レベルである場合には、着目ビットも未通過レベルに設定する第２補正回路とにより構成されたものを用いることができる。
【００２７】
但し、保持データ補正回路は、必ずしも第１補正回路を設ける必要はなく、請求項８に記載のように、第２補正回路だけで構成されていてもよい。
つまり、正常な保持データであれば、未通過レベルが連続しているビット領域の中に、通過レベルとなるビットが孤立して存在することはあり得ないため、そのようなビットを誤りであるとして検出し補正しているのである。但し、第１補正回路では、ビット誤りが２ビット連続している場合にも補正可能に構成されたものであり、第２補正回路では、ビット誤りが１ビットだけである場合のみ補正可能に構成されたものである。
【００２８】
次に、請求項９に記載のＡ／Ｄ変換回路は、アナログ入力信号の電圧レベルに応じた遅延量でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路を備えると共に、そのパルス遅延回路を構成する遅延ユニットの各出力をラッチし、そのラッチした出力を、パルス遅延回路内でのパルス信号の位置に対応した数値データに変換する符号化回路をｎ（ｎ＝２p ，ｐは正整数）個備えている。
【００２９】
そして、加算回路が、各符号化回路が出力する数値データを加算し、その加算結果をＡ／Ｄ変換データとして出力する、いわゆるＴＡＤ方式のＡ／Ｄ変換回路からなる。
そして、加算回路は、二つの数値データを加算する加算器及びその加算器の出力をラッチするラッチ回路からなる単位ユニットを、ｐ段のバイナリツリー構造を有するように接続してなる演算部と、遅延ユニット１段分の遅延量未満に設定された規定遅延量ずつ異なるｐ種類の加算クロックを生成する加算クロック生成部とからなり、加算クロック生成部で生成された加算クロックを、遅延量の少ないものほど前段の単位ユニットに供給して、その単位ユニットを構成するラッチ回路を動作させる。
【００３０】
このように構成された本発明のＡ／Ｄ変換回路によれば、演算部を構成する各段の単位ユニットを、１クロックずつ異なるタイミングで動作させる従来装置と比較して、加算回路での処理に要する時間を大幅に短縮することができる。
【００３１】
なお、規定遅延量は、請求項１０に記載のように、加算器のクリティカルパスでの遅延量以上に設定されている必要がある。
また、請求項１１に記載のように、上述の請求項１乃至請求項１０のいずれかに記載のＡ／Ｄ変換回路において、パルス遅延回路として、縦続接続された前記遅延ユニットをリング状に接続してなるリング遅延回路を用いると共に、リング遅延回路でのパルス信号の周回数を計測する周回数カウンタを備え、符号化回路は、リング遅延回路の出力及び周回数カウンタの出力をいずれもラッチし、そのラッチした出力を、数値データに変換するように構成してもよい。
【００３２】
このように構成された本発明のＡ／Ｄ変換回路によれば、パルス遅延回路の段数、ひいてはその回路面積を大幅に削減することができる。
【発明を実施するための最良の形態】
【００３３】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１は本発明が適用されたＡ／Ｄ変換回路１の構成を示すブロック図である。
【００３４】
＜全体構成＞
図１に示すように、Ａ／Ｄ変換回路１は、パルス信号ＰＡを遅延させて出力する遅延ユニットＤＵをｍ（ｍは２以上の整数，但し本実施形態では２の累乗）段縦続接続することにより構成されたパルス遅延回路２と、基準クロックＣＫＳに従って動作し、パルス遅延回路２を構成する各遅延ユニットＤＵの出力Ｄ１〜Ｄｍから、パルス遅延回路２を伝搬するパルス信号ＰＡの位置に対応した値を有するＡ／Ｄ変換データＤＴを生成する符号化回路３とからなる。
【００３５】
＜パルス遅延回路＞
パルス遅延回路２を構成する各遅延ユニットＤＵは、インバータ等からなるゲート回路により構成され、各遅延ユニットＤＵには、Ａ／Ｄ変換の対象となるアナログ入力信号（電圧信号）Ｖｉｎが駆動電圧として印加されている。
【００３６】
なお、各遅延ユニットＤＵの遅延時間Ｔｄは、アナログ入力信号Ｖｉｎの信号レベル（電圧レベル）に応じて変化し、アナログ入力信号Ｖｉｎの信号レベルが高いほど短くなる。
【００３７】
＜符号化回路＞
符号化回路３は、基準クロックＣＫＳから単位時間ΔＴ＝Ｔｄ／ｎ（ｎは２以上の整数）ずつタイミングが異なるｎ個のサンプリングクロックＣＫ１〜ＣＫｎを発生させるクロック発生回路４と、パルス遅延回路２を構成する遅延ユニットＤＵのそれぞれに対応して設けられ、各遅延ユニットＤＵの出力Ｄｉ（ｉ＝１，２，…ｍ）を、クロック発生回路４が発生させたｎ個のサンプリングクロックＣＫ１〜ＣＫｎを用いてそれぞれラッチすることでｎビットのデータを保持するｍ個のデータ保持回路５とを備えている。
【００３８】
また、符号化回路３は、ｍ個のデータ保持回路５に保持された合計ｍ×ｎビットのデータを、パルス信号ＰＡの伝送に従って信号レベルが変化するのが早い順に並べたものを保持データＱとして入力し、その保持データＱに基づいて、パルス遅延回路内２でのパルス信号ＰＡの位置に対応した値を表す数値データを生成するパルスセレクタ＆エンコーダ６と、基準クロックＣＫＳの１周期毎に、パルスセレクタ＆エンコーダ６が出力する数値データをラッチするラッチ回路７と、パルスセレクタ＆エンコーダ６が出力する数値データからラッチ回路７にラッチされた数値データを減算する減算器と８を備えている。
【００３９】
つまり、符号化回路３は、基準クロックＣＫＳの周期毎に、減算器８での減算結果（即ち、基準クロックＣＫＳの１周期の間にパルス信号ＰＡがパルス遅延回路２上を移動した移動量に対応する数値データ）をＡ／Ｄ変換データＤＴとして出力するように構成されている。
【００４０】
＜クロック発生回路＞
クロック発生回路４は、遅延量が単位時間ΔＴずつ異なるｎ個の遅延回路により構成され、これらｎ個の遅延回路によって基準クロックＣＫＳを遅延させることによって、サンプリングクロックＣＫ１〜ＣＫｎを生成する。
【００４１】
但し、図２に示すように、サンプリングクロックＣＫｎに対して、サンプリングクロックＣＫｎ−１〜ＣＫ１は、それぞれ単位時間ΔＴの整数倍の時間（１×ΔＴ，２×ΔＴ，…，（ｎ−１）×ΔＴ）だけ遅延したものとなるように設定されている。
【００４２】
なお、クロック発生回路４を構成する遅延回路は、例えば、遅延ユニットＤＵがｎ個のゲート回路で構成されている場合には、遅延ユニットＤＵを構成するゲート回路と同じゲート回路を用い、そのゲート回路の接続段数が１段ずつ異なるようにして、ｎ種類の遅延量を実現すればよい。
【００４３】
また、遅延回路は、例えば、遅延ユニットＤＵが単一のインバータで構成されている場合には、信号を反転させる閾値を互いに異ならせたｎ種類のインバータによって、ｎ種類の遅延量を実現すればよい（例えば、特開２００４−３５７０３０号の図４，５参照）。
【００４４】
但し、いずれの場合も、遅延回路を構成するインバータの駆動電圧として、アナログ入力信号Ｖｉｎを印加する必要がある。
＜データ保持回路＞
データ保持回路５は、図３に示すように、遅延ユニットＤＵの出力ＤｉをサンプリングクロックＣＫ１〜ＣＫｎのいずれかによりラッチするｎ個のフリップフロップ回路Ｆi1〜Ｆinにより構成されている。以下では、遅延ユニットＤＵの出力Ｄｉを、サンプリングクロックＣＫｊ（ｊ＝１，２，…，ｎ）でラッチしたデータをＱijで表すものとする。
【００４５】
ここで図４は、データ保持回路５の動作を表す説明図である。但し、説明をわかりやすくするため、サンプリングクロックの数ｎを４個としている。そして、説明図は、遅延ユニットＤＵの最初の４段の出力Ｄ１〜Ｄ４の変化と、サンプリングクロックＣＫ１〜ＣＫ４による遅延ユニットＤＵの出力Ｄ１〜Ｄ４のラッチタイミングを示している。
【００４６】
図４に示すように、サンプリングクロックＣＫ１〜ＣＫ４のうち、遅延ユニットＤＵのラッチタイミングは、サンプリングクロックＣＫ１が最も遅く、サンプリングクロックＣＫ４が最も早い。そして、図示されている例では、出力Ｄ１についてのラッチデータＱ11〜Ｑ14は、いずれも既にパルスが通過したことを表す通過レベル（ハイレベル）となる。また、出力Ｄ２についてのラッチデータＱ21〜Ｑ24のうち、ラッチデータＱ21〜Ｑ23が通過レベルとなり、ラッチデータＱ24のみがパルスが未通過であることを表す未通過レベル（ロウレベル）となる。また、出力Ｄ３，Ｄ４についてのラッチデータＱ31〜Ｑ34，Ｑ41〜Ｑ44は、いずれも未通過レベルとなる。このときの、データ保持回路５を構成する各フリップフロップ回路Ｆijの状態（ラッチデータＱijの値）を図５に示す。但し、図５に示す回路構成はｍ＝４，ｎ＝４として簡略化したものである。
【００４７】
そして、これらラッチデータを、信号レベルの変化が検出できる順番、即ち、Ｑ11，Ｑ12，…Ｑ1n，Ｑ21，Ｑ22，…，Ｑmnの順に並べたものを保持データＱ（図５の場合はＱ＝｛１１１１１１１０００００００００｝となる）として、パルスセレクタ＆エンコーダ６に供給するように構成されている。つまり保持データＱは、パルス信号ＰＡに対応するビット境界より先頭側のビットは全て通過レベル（本実施形態ではハイレベル）となり、そのビット境界より末尾側のビットは全て未通過レベル（本実施形態ではロウレベル）となるようにされている。
【００４８】
なお、以下では、保持データＱの各ビットをＱ0 ，Ｑ1 ，Ｑ2 ，…，Ｑm×n-1 で表すものとする。
＜パルスセレクタ＆エンコーダ＞
パルスセレクタ＆エンコーダ６は、図６に示すように、保持データＱのビット列の中から、隣合うビットで信号レベルが互いに異なっている位置、即ち、パルスの先頭に対応する位置を選択するパルスセレクタ部６ａと、パルスセレクタ部６ａでの選択結果に従って、符号化を行うエンコーダ部６ｂとからなる。
【００４９】
パルスセレクタ部６ａは、保持データＱの隣接する二つのビットの値をそれぞれの入力とするｍ×（ｎ−１）個の排他的論理和回路ＸＯＲと、先頭ビットＱ0 の値、及び各排他的論理和回路ＸＯＲの出力（以下、非反転出力ともいう）を反転させた反転出力を生成するｍ×ｎ個の反転回路ＮＯＴとからなる。そして、先頭ビットＱ0 の反転出力を位置出力Ｐ0 、保持データＱの第ｋビットＱk と第ｋ＋１ビットＱk+1 （但し、ｋ＝１，２，…，ｍ×ｎ−１）を入力とする排他的論理和回路ＸＯＲの非反転出力及び反転出力を位置出力Ｐk （但し、位置出力Ｐm×n-1 は反転出力のみ）とするように構成されている。
【００５０】
つまり、位置出力Ｐ0 は、保持データＱの先頭ビットＱ0 の値が未通過レベル（ロウレベル）であればアクティブ（反転出力：ハイレベル）となり、先頭ビットＱ0 の値が通過レベル（ハイレベル）であれば非アクティブ（反転出力：ロウレベル）となる。また、位置出力Ｐk は、隣接ビットＱk ，Ｑk+1 が互いに異なる場合にアクティブ（非反転出力：ハイレベル，反転出力：ロウレベル）となり、隣接ビットＱk ，Ｑk+1 が互いに同じである場合に非アクティブ（非反転出力：ロウレベル，反転出力：ハイレベル）となる。
【００５１】
一方、エンコーダ部６ｂは、デコードされた値を出力するｐ（＝［ｌｏｇ2 （ｍ×ｎ）；但し［ｘ］は、ｘの小数点以下を切り上げた値を表す）本の出力線ＬＯと、位置出力Ｐ0 〜Ｐm×n-1 毎に設けられ、位置出力Ｐk （但し、ｋ＝０，１，…，ｍ×ｎ−１）が非アクティブの時には出力線ＬＯをハイインピーダンスに保ち、位置出力Ｐk がアクティブの時には出力線ＬＯの信号レベルが値ｋを２進数で表したものとなるように接続されたｐ個のトランジスタからなるスイッチング回路ＳＣ0 〜ＳＣm×n-1 とからなる。
【００５２】
つまり、パルスセレクタ＆エンコーダ６では、パルスセレクタ部６ａが、保持データＱを構成するビット列から隣接するビット間の信号レベル（通過レベル／未通過レベル）が異なるビット境界を抽出し、そのビット境界に対応する一つの位置出力Ｐk のみをアクティブとし、そのアクティブにされた位置出力Ｐk に従って、エンコーダ部６ｂが、位置出力Ｐk に対応した数値データ（ｋを２進数で表したもの）を生成する。
【００５３】
＜効果＞
以上説明したようにＡ／Ｄ変換回路１では、パルス遅延回路２を構成する各遅延ユニットＤＵの出力Ｄ１〜Ｄｍを、単位時間ΔＴ（＝Ｔｄ／ｎ）ずつタイミングが異なったサンプリングクロックＣＫ１〜ＣＫｎでそれぞれラッチし、そのラッチにより得られるｍ×ｎ個のラッチデータを用いてＡ／Ｄ変換データＤＴを得るようにされているため、Ａ／Ｄ変換データＤＴの分解能を、遅延ユニットＤＵの１段分の遅延時間に相当する電圧以下にすることができる。
【００５４】
また、Ａ／Ｄ変換回路１では、ラッチデータＱ11〜Ｑmnを、従来装置のように各タイミング毎に得られるｎ個のｍビットデータとして扱うのではなく、単一のｍ×ｎビットデータ（保持データＱ）として扱っている。これにより、遅延時間がＴｄであるｍ個の遅延ユニットＤＵで構成されたパルス遅延回路２を使用しているにも関わらず、遅延時間がＴｄ／ｎであるｍ×ｎ個の遅延ユニットＤＵで構成されたパルス遅延回路と同等の保持データＱが、パルスセレクタ＆エンコーダ６に供給され、しかも、パルスセレクタ＆エンコーダ６では、この保持データＱを一括して数値データに変換される。
【００５５】
従って、Ａ／Ｄ変換回路１によれば、従来装置のような加算回路１１０を必要とすることなくＡ／Ｄ変換データＤＴを得ることができるため、Ａ／Ｄ変換に要する時間を大幅に削減することができ、その結果、サーボ制御等のようなＡ／Ｄ変換データを速やかにフィードバックさせる必要のあるアプリケーションにも問題なく適用することができる。
【００５６】
更に、Ａ／Ｄ変換回路１では、パルスセレクタ＆エンコーダ６の出力を正規化するための構成（ラッチ回路７，減算器８）を一つだけ備えていればよいため、そのような構成を、サンプリングタイミング毎に得られるデータ数と同じ数だけ必要とする従来装置と比較して、装置規模を更に削減することができる。
【００５７】
また、Ａ／Ｄ変換回路１は、遅延ユニットＤＵでの遅延時間ＴｄがＡ／Ｄ変換データＤＴの分解能に直結するため、ＣＭＯＳプロセスの微細化に伴って遅延ユニットＤＵの遅延量が低下すると、特別な工夫を加えなくても、Ａ／Ｄ変換データの分解能が向上する。その結果、Ａ／Ｄ変換回路１によれば、将来的に更なる性能の向上を見込むことができる。
【００５８】
なお、本実施形態では、パルス遅延回路２を構成する遅延ユニットＤＵとして、パルス信号ＰＡを単に遅延させるものを用いたが、代わりに、パルス信号ＰＡを遅延させ且つ信号レベルを反転させる、いわゆるインバータを用いてもよい。
【００５９】
この場合、保持データＱは、隣接するビット間で信号レベルが同じである箇所がパルス信号ＰＡの位置に対応し、それ以外では信号レベルが異なったものとなるため、パルスセレクタ部６ａは、図７に示すように、排他的論理和回路ＸＯＲ回路の代わりに排他的否定論理和回路ＸＮＯＲを用いると共に、先頭ビットＱ０を反転させる反転回路ＮＯＴを省略して構成すればよい。
【００６０】
［第２実施形態］
次に第２実施形態について説明する。
図８は、第２実施形態のＡ／Ｄ変換回路１０の全体構成を示すブロック図である。
【００６１】
なお、Ａ／Ｄ変換回路１０は、第１実施形態のＡ／Ｄ変換回路１とは、符号化回路３０の構成が一部異なるだけであるため、同一の構成については同一の符号を付して説明を省略し、以下では、構成の相違する部分を中心に説明する。
【００６２】
＜符号化回路＞
図８に示すように、符号化回路３０は、第１実施形態の符号化回路３と比較すると、クロック発生回路４が省略され、データ保持回路５の代わりに、各遅延ユニットＤＵの出力Ｄｉ（ｉ＝１，２，…ｍ）を、基準クロックＣＫＳを用いて、単位時間ΔＴ（＝Ｔｄ／ｎ）ずつ異なるｎ種類のタイミングでそれぞれラッチすることでｎビットのデータを保持するデータ保持回路５０が設けられている以外は、符号化回路３と全く同様に構成されている。
【００６３】
＜データ保持回路＞
図９は、データ保持回路５０の詳細な構成を示す回路図である。
図９に示すように、データ保持回路５０は、それぞれ単位時間ΔＴの整数倍の時間（１×ΔＴ，２×ΔＴ，…，（ｎ−１）×ΔＴ）だけ遅延ユニットＤＵの出力Ｄｉを遅延させるｎ個の遅延回路ＤＬ１〜ＤＬｎと、遅延回路ＤＬ１〜ＤＬｎの出力を、サンプリングクロック（基準クロック）ＣＫＳによりそれぞれラッチするｎ個のフリップフロップ回路Ｆi1〜Ｆinにより構成されている。以下では、遅延ユニットＤＵの出力Ｄｉを、サンプリングクロックＣＫｊ（ｊ＝１，２，…，ｎ）でラッチしたデータをＱijで表すものとする。
【００６４】
なお、遅延回路ＤＬ１〜ＤＬｎは、具体的には、信号を反転させる閾値を互いに異ならせたｎ種類のインバータによって、ｎ種類の遅延量を実現するように構成すればよい（例えば、特開２００４−３５７０３０の図４，５参照）。
【００６５】
つまり、データ保持回路５０は、サンプリングクロックＣＫ１〜ＣＫｎによってラッチタイミングをずらす代わりに、各フリップフロップ回路Ｆi1〜Ｆinに供給される遅延ユニットＤＵの出力Ｄｉの方を遅延させることで、データ保持回路５と同様の作用が得られるように構成されている。
【００６６】
＜効果＞
従って、Ａ／Ｄ変換回路１０によれば、Ａ／Ｄ変換回路１と同様の作用効果を得ることができる。
【００６７】
［第３実施形態］
次に第３実施形態について説明する。
図１０は、第３実施形態のＡ／Ｄ変換回路１１の全体構成を示すブロック図である。
【００６８】
なお、Ａ／Ｄ変換回路１１は、第１実施形態のＡ／Ｄ変換回路１とは、符号化回路３１の構成が一部異なるだけであるため、同一の構成については同一の符号を付して説明を省略し、以下では、構成の相違する部分を中心に説明する。
【００６９】
＜符号化回路＞
図１０に示すように、符号化回路３１は、第１実施形態の符号化回路３と比較すると、ｍ個のデータ保持回路５とパルスセレクタ＆エンコーダ６との間に、保持データ補正回路９が挿入され、保持データ補正回路９が、データ保持回路５から供給される保持データＱを補正することで生成される補正データＳをパルスセレクタ＆エンコーダ６に供給するように構成されている以外は、符号化回路３と全く同様に構成されている。
【００７０】
＜保持データ補正回路＞
保持データ補正回路９は、データ保持回路５から供給される保持データＱを補正する第１補正回路９ａと、第１補正回路９ａで補正された補正データＲを更に補正する第２補正回路９ｂとからなり、この第２補正回路９ｂで補正された補正データＳをパルスセレクタ＆エンコーダ６に供給するように構成されている。
【００７１】
ここで、図１１は第１補正回路９ａの回路図、図１２は第２補正回路９ｂの回路図である。但し、いずれの図においても、（ａ）〜（ｃ）が第１補正回路９ａ又は第２補正回路９ｂを構成する補正単位ユニットを示す回路図、（ｄ）が第１補正回路９ａ又は第２補正回路９ｂの全体構成を示す回路図である。
【００７２】
まず、第１補正回路９ａの補正単位ユニットは、図１１（ａ）に示すように、保持データＱの各ビット毎に設けられ、補正処理の対象となる対象ビットＱk に対して１ビット間を置いた両側に隣接する二つのビット（以下、隣々接ビットという）Ｑk-2 ，Ｑk+2 を入力とする論理和回路ＯＲと、論理和回路ＯＲの出力及び対象ビットＱk を入力とする論理積回路ＡＮＤとからなり、論理積回路ＡＮＤの出力を補正ビットＲk として出力するように構成されている。
【００７３】
このように構成された第１補正回路９ａの補正単位ユニットでは、対象ビットＱk が未通過レベル（ロウレベル）である場合、及び対象ビットＱk が通過レベル（ハイレベル）であり且つ隣々接ビットＱk-2 ，Ｑk+2 の少なくとも一方が通過レベルである場合には、対象ビットＱk と同じ信号レベルを有する補正ビットＲk を出力し、対象ビットＱk が通過レベルであり且つ隣々接ビットＱk-2 ，Ｑk+2 のいずれもが未通過レベルである場合にのみ、対象ビットＱk とは異なる信号レベルを有する（即ち、未通過レベルに補正された）補正ビットＲk を出力する。
【００７４】
但し、先頭側の隣々接ビットＱk-2 が存在しないビットＱ0 ，Ｑ1 の補正単位ユニットは、図１１（ｂ）に示すように、対象ビットＱk 及び末尾側の隣々接ビットＱk+2 を入力とする論理和回路ＯＲの出力を補正ビットＲk とし、また、末尾側の隣々接ビットＱk+2 が存在しないビットＱmn-2 ，Ｑmn-1 の補正単位ユニットは、図１１（ｃ）に示すように、対象ビットＱk 及び先頭側の隣々接ビットＱk-2 を入力とする論理積回路ＡＮＤの出力を補正ビットＲk として出力するように構成されている。
【００７５】
一方、第２補正回路９ｂの補正単位ユニットは、図１２（ａ）に示すように、補正データＲの各ビット毎に設けられ、補正処理の対象となる対象ビットＲk に対して両側に隣接する二つのビット（以下、隣接ビットという）Ｒk-1 ，Ｒk+1 を入力とする論理和回路ＯＲと、論理和回路ＯＲの出力及び対象ビットＲk を入力とする論理積回路ＡＮＤとからなり、論理積回路ＡＮＤの出力を補正ビットＳk として出力するように構成されている。
【００７６】
このように構成された第２補正回路９ｂの補正単位ユニットでは、対象ビットＲk が未通過レベル（ロウレベル）である場合、及び対象ビットＲk が通過レベル（ハイレベル）であり且つ隣接ビットＲk-1 ，Ｒk+1 の少なくとも一方が通過レベルである場合には、対象ビットＲk と同じ信号レベルを有する補正ビットＳk 出力し、対象ビットＲk が通過レベルであり且つ隣接ビットＲk-1 ，Ｒk+1 がいずれも未通過レベルである場合にのみ、対象ビットＲk とは異なる信号レベルを有する（即ち、未通過レベルに補正された）補正ビットＳk を出力する。
【００７７】
但し、先頭側の隣接ビットＲk-1 が存在しない先頭ビットＲ0 の補正単位ユニットは、図１２（ｂ）に示すように、対象ビットＲk 及び末尾側の隣接ビットＲk+1 を入力とする論理和回路ＯＲの出力を補正ビットＳk とし、また、末尾側の隣接ビットＲk+1 が存在しない末尾ビットＲmn-1 の補正単位ユニットは、図１２（ｃ）に示すように、対象ビットＲk 及び先頭側の隣接ビットＱk-1 を入力とする論理積回路ＡＮＤの出力を補正ビットＳk として出力するように構成されている。
【００７８】
このように構成された保持データ補正回路９では、例えば、保持データＱが‘…１１１０１１１０００…’である場合、第１補正回路９ａが出力する補正データＲは‘…１１１０１０１０００…’となり、更に、第２補正回路９ｂが出力する補正データＳは‘…１１１０００００００…’となる。つまり、最初に現れた‘０：未通過レベル’以降に現れる‘１：通過レベル’が全て‘０：未通過レベル’に補正されることになる。
【００７９】
＜効果＞
以上説明したように、Ａ／Ｄ変換回路１１では、保持データ補正回路９により保持データＱを補正することにより、通過レベルとなるビットと未通過レベルとなるビットとの境界が一つだけ存在するように補正された補正データＳをパルスセレクタ＆エンコーダ６に供給するようにされている。
【００８０】
従って、Ａ／Ｄ変換回路１１によれば、パルスセレクタ部６ａにより複数の位置出力Ｐk がアクティブとなって、エンコーダ部６ｂが誤動作してしまうことを防止することができる。
【００８１】
なお、本実施形態では、保持データ補正回路９を第１補正回路９ａと第２補正回路９ｂとで構成したが、保持データのビット誤りが連続して発生する可能性が極めて低い場合には、保持データ補正回路９を第２補正回路９ｂのみで構成してもよい。
【００８２】
また、本実施形態では、第１実施形態のＡ／Ｄ変換回路１に保持データ補正回路９を挿入した場合について説明したが、第２実施形態のＡ／Ｄ変換回路１０や、後述する他のＡ／Ｄ変換回路に適用してもよい。
【００８３】
［第４実施形態］
次に第４実施形態について説明する。
＜全体構成＞
図１３は、第４実施形態のＡ／Ｄ変換回路１２の全体構成を示すブロック図である。
【００８４】
図１３に示すように、Ａ／Ｄ変換回路１２は、第１実施形態のものと同様に構成されたパルス遅延回路２及びクロック発生回路４と、クロック発生回路４が発生させたサンプリングクロックＣＫ１〜ＣＫｎのいずれかに従って、それぞれがパルス遅延回路２の出力をラッチして数値データに変換するｎ個の符号化回路３２と、各符号化回路３２の出力を、基準クロックＣＫＳのタイミングでそれぞれラッチするｎ個のラッチ回路９０と、各ラッチ回路９０の出力ＤＴ１〜ＤＴｎを加算した結果をＡ／Ｄ変換データＤＴとして出力する加算回路９１と、加算回路９１を動作させるｐ（＝［ｌｏｇ2 ｎ］，但し、［ｘ］はｘの小数点以下を切り上げた値）種類のクロックを発生させる加算クロック発生回路９２とを備えている。
【００８５】
つまり、パルス遅延回路２の出力を単位時間ΔＴずつタイミングがずれたサンプリングクロックＣＫ１〜ＣＫｎによって、それぞれサンプリングし、そのサンプリングしたデータをそれぞれ数値データに変換し、その数値データを加算することで、分解能がΔＴのＡ／Ｄ変換データＤＴを得るように構成されている。
【００８６】
＜符号化回路＞
符号化回路３２は、パルス遅延回路２を構成するｍ個の遅延ユニットＤＵの出力Ｄ１〜Ｄｍを、サンプリングクロックＣＫｊ（ｊ＝１，２，…，ｎ）のタイミングで同時にラッチするデータ保持回路５０と、データ保持回路５０がラッチしたデータを、パルス遅延回路２内でのパルス信号ＰＡの位置に対応した数値データに変換するパルスセレクタ＆エンコーダ６０と、パルスセレクタ＆エンコーダ６０の出力を基準クロックＣＫＳのタイミングでラッチするラッチ回路７０と、パルスセレクタ＆エンコーダ６０の出力から、ラッチ回路７０に保持されている１サイクル前の出力を減算する減算器８０とからなる。
【００８７】
なお、パルスセレクタ＆エンコーダ６０，ラッチ回路７０，減算器８０は、処理するデータのビット数が異なる以外は、第１実施形態のパルスセレクタ＆エンコーダ６，ラッチ回路７，減算器８と同様に構成されたものである。
【００８８】
＜加算回路＞
図１４は、加算回路９１の構成を示すブロック図である。
図１４に示すように、加算回路９１は、二つのデータを加算する加算器ＡＤＤ、及び加算器ＡＤＤの結果をラッチするラッチ回路ＬＴからなる加算単位ユニットを、ｐ段のバイナリツリー構造となるように接続してなる周知の構造を有するものである。
【００８９】
但し、ラッチ回路ＬＴは、バイナリツリー構造の各段毎に、タイミングの異なる加算クロックＣＫＤ＿１〜ＣＫＤ＿ｐによって動作するように構成されている。
＜加算クロック発生回路＞
図１５は、加算クロック発生回路９２の構成を示す回路図である。
【００９０】
図１５に示すように、加算クロック発生回路９２は、ｐ個の加算クロック用遅延ユニットＤＣを用いて構成され、基準クロックＣＫＳを入力として、それぞれｉ（ｉ＝１，２，…，ｐ）段の加算クロック用遅延ユニットＤＣを通過したものが加算クロックＣＫＤ＿ｉとなるように構成されている。
【００９１】
但し、加算クロック用遅延ユニットＤＣでの遅延時間は、加算回路９１を構成する加算器ＡＤＤのクリティカルパスを通過するのに要する時間より大きく設定され、通常、基準クロックＣＫＳの１周期より短く設定されている。具体的に、加算クロック用遅延ユニットＤＣは、例えば、上記クリティカルパスを形成するゲート数より１〜５個程度多くのゲートＧを縦続接続することで構成されている。
【００９２】
＜効果＞
このように構成されたＡ／Ｄ変換回路１２では、図１６に示すように、加算回路９１を構成する各段の加算処理が、基準クロックＣＫＳの１クロックを要することなく、必要最小限の時間で処理されるため、加算回路９１での処理時間を従来装置と比較して大幅に削減される。
【００９３】
その結果、Ａ／Ｄ変換回路１２によれば、Ａ／Ｄ変換データＤＴを高分解能化するために、複数の符号化回路３２で数値化されたデータを加算する構成を採用しているにも関わらず、サーボ制御のように、Ａ／Ｄ変換データを速やかにフィードバックさせる必要のあるアプリケーションに適用することができる。
【００９４】
［第５実施形態］
次に第５実施形態について説明する。
図１７は、第５実施形態のＡ／Ｄ変換回路１３の構成を示すブロック図である。
【００９５】
なお、Ａ／Ｄ変換回路１３は、第１実施形態のＡ／Ｄ変換回路１３とは、一部構成が異なるだけであるため、同じ構成については同一符号を付して説明を省略し、構成の相違する部分を中心に説明する。
【００９６】
＜全体構成＞
図１７に示すように、Ａ／Ｄ変換回路１３は、パルス信号ＰＡを遅延させ且つ信号レベルを反転させて出力する遅延ユニットＤＵを、ｍ（ｍは２の累乗）段縦続接続し且つリング状に接続してなるパルス遅延回路２０と、パルス遅延回路２０におけるパルス信号ＰＡの周回数をカウントする周回数カウンタ２５と、パルス遅延回路２０を構成する各遅延ユニットＤＵの出力、及び周回数カウンタ２５の出力に基づいて、遅延ユニットＤＵの駆動電圧として印加されるアナログ入力信号Ｖｉｎの信号レベルに応じたＡ／Ｄ変換データＤＴを生成する符号化回路３３とを備えている。
【００９７】
なお、パルス遅延回路２０を構成する初段の遅延ユニットＤＵは、一方の入力端子を起動用端子とする論理積回路によって構成されている。そして、初段の遅延ユニットＤＵの起動用端子とは異なるもう一つの入力端子と、最終段の遅延ユニットＤＵの出力端子とを接続することでリング状に構成されている。
【００９８】
また、パルス遅延回路２０は、図示しないが、パルス遅延回路２０内にパルス信号ＰＡが存在しない時に、最終段の遅延ユニットＤＵの出力端子に接続された入力端子の信号レベルをハイレベルに保持するように構成されている。このようなパルス遅延回路２０の具体的な構成は、例えば、特開平６−２１６７２１号に詳述されているため、ここではその詳細についての説明を省略する。
【００９９】
＜符号化回路＞
符号化回路３３は、第１実施形態のものと同様に構成されたクロック発生回路４，データ保持回路５，ラッチ回路７，減算器８を備えていると共に、周回数カウンタ２５の出力をラッチするラッチ回路５５と、データ保持回路５からの保持データＱ、及びラッチ回路５５にて保持された上位保持データとに基づいて、パルス信号ＰＡの移動量を数値化するパルスセレクタ＆エンコーダ６３とを備えている。
【０１００】
＜パルスセレクタ＆エンコーダ＞
図１８は、パルスセレクタ＆エンコーダ６３の構成を示す回路図である。
図１８に示すように、パルスセレクタ＆エンコーダ６３は、パルスセレクタ部６３ａとエンコーダ部６３ｂとからなる。
【０１０１】
このうち、パルスセレクタ部６３ａは、遅延ユニットＤＵが信号レベルを反転させるもタイプであるため、図７に示した、第１実施形態の変形例のパルスセレクタ部６ａと同様に、排他的論理和回路ＸＯＲの代わりに排他的否定論理和回路ＸＮＯＲが用いられている。また、パルス信号ＰＡが周回することから、位置出力Ｐ０には、データＱ０，Ｑｍｎ−１を入力とする排他的否定論理和回路ＸＮＯＲの出力が用いられている。
【０１０２】
一方、エンコーダ部６３ｂは、第１実施形態のエンコーダ部６ｂと同様に構成されている。
そして、パルスセレクタ＆エンコーダ６３は、エンコーダ部６３ｂの出力を下位ビット、ラッチ回路５５の出力を上位ビットとするデータを、ラッチ回路７及び減算器８に供給するように構成されている。
【０１０３】
＜効果＞
以上説明したように、Ａ／Ｄ変換回路１３では、周回数カウンタ２５を設けたことにより、Ａ／Ｄ変換の精度を低下させることなく、パルス遅延回路２０を構成する遅延ユニットＤＵの接続段数を大幅に削減することができ、これに伴って、符号化回路３３の回路規模も削減されるため、当該装置を小型に構成することができる。
【０１０４】
なお、本実施形態では、遅延ユニットＤＵの段数ｍを２の累乗としているため、周回数カウンタ２５の出力をラッチ回路５５にてラッチした値を、そのまま上位ビットとして用いることができるが、遅延ユニットＤＵの段数ｍが２の累乗以外である場合は、パルスセレクタ＆エンコーダ６３にて、その段数に応じた補正を行って、エンコーダ部６３ｂの出力と加算したものを出力するように構成する必要がある。
【０１０５】
また、本実施形態のＡ／Ｄ変換回路１３に、第２実施形態にて示したデータ保持回路５０や、第３実施形態に示した保持データ補正回路９を適用してもよいし、逆に、第１〜第４実施形態のＡ／Ｄ変換回路１，１１，１２を、周回数カウンタ２５を用いて構成してもよい。
【０１０６】
また、本実施形態のＡ／Ｄ変換回路１３に保持データ補正回路９を適用した場合、対象ビットＱ0 ，Ｑ1 の隣々接ビットＱk-2 を、Ｑmn-2，Ｑmn-1とし、対象ビットＱmn-2，Ｑmn-1の隣々接ビットＱk+2 を、Ｑ0 ，Ｑ1 とすればよく、従って、第１補正回路９ａは、図１１（ａ）に示す補正単位ユニットのみを用いて構成すればよい。同様に、対象ビットＱ0 の隣接ビットＱk-1 を、Ｑmn-1とし、対象ビットＱmn-1の隣接ビットＱk+1 を、Ｑ0 とすればよく、従って、第２補正回路９ｂは、図１２（ａ）に示す補正単位ユニットのみを用いて構成すればよい。
【０１０７】
［第６実施形態］
次に、第６実施形態について説明する。
＜構成＞
図１９は、第６実施形態のＡ／Ｄ変換回路１４の全体構成を示すブロック図である。
【０１０８】
図１９に示すように、Ａ／Ｄ変換回路１４は、第１実施形態のものと同様に構成されたパルス遅延回路２，符号化回路３、及び符号化回路３の出力をラッチするラッチ回路（図示せず）からなる複数のコア部２３と、第４実施形態のものと同様に構成され、各コア部２３の各出力を加算して、加算結果をＡ／Ｄ変換データＤＴとして出力する加算回路９１、第４実施形態のものと同様に構成され、基準クロックＣＫＳから加算回路９１を動作させる加算クロックを発生させる加算クロック発生回路９２とを備えている。
【０１０９】
＜効果＞
このように構成されたＡ／Ｄ変換回路１４によれば、各コア部２３が第１実施形態のＡ／Ｄ変換回路１と同様に構成されているだけでなく、複数のコア部２３からの出力を加算したものをＡ／Ｄ変換データＤＴとしているため、より分解能の高いＡ／Ｄ変換データを得ることができる。
【０１１０】
本実施形態では、コア部２３として、第１実施形態のＡ／Ｄ変換回路１を用いたが、代わりに、第２，第３，第５実施形態のＡ／Ｄ変換回路１０，１１，１３を用いてもよい。
［他の実施形態］
以上本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。
【０１１１】
例えば、上記実施形態では、パルスセレクタ部６ａ，６３ａを、排他的論理和回路ＸＯＲ又は排他的否定論理和回路ＸＮＯＲと、反転回路ＮＯＴとにより構成したが、図２０（ａ）で示す回路を、図２０（ｂ）に示さす反転回路ＮＯＴと否定論理積回路ＮＡＮＤとにより構成してもよい。
【図面の簡単な説明】
【０１１２】
【図１】第１実施形態のＡ／Ｄ変換回路の構成を示すブロック図。
【図２】クロック発生回路が発生させるサンプリングクロックを示すタイミング図。
【図３】データ保持回路の構成を示す回路図。
【図４】データ保持回路の動作を示す説明図。
【図５】図４に例示した状態においてデータ保持回路を構成する各フリップフロップ回路が保持したデータを示す説明図。
【図６】パルスセレクタ＆エンコーダの詳細な構成を示す回路図。
【図７】パルスセレクタ＆エンコーダの変形例を示す回路図。
【図８】第２実施形態のＡ／Ｄ変換回路の構成を示すブロック図。
【図９】データ保持回路の構成を示す回路図。
【図１０】第３実施形態のＡ／Ｄ変換回路の構成を示すブロック図。
【図１１】第１補正回路の詳細な構成を示す回路図。
【図１２】第２補正回路の詳細な構成を示す回路図。
【図１３】第４実施形態のＡ／Ｄ変換回路の構成を示すブロック図。
【図１４】加算回路の構成を示すブロック図。
【図１５】加算クロック発生回路の構成を示す回路図。
【図１６】加算回路での動作を示すタイミング図。
【図１７】第５実施形態のＡ／Ｄ変換回路の構成を示すブロック図。
【図１８】パルスセレクタ＆エンコーダの詳細な構成を示す回路図。
【図１９】第６実施形態のＡ／Ｄ変換回路の構成を示すブロック図。
【図２０】パルスセレクト部を構成する回路の変形例を示す回路図。
【図２１】従来装置（Ａ／Ｄ変換回路）の構成を示すブロック図。
【図２２】従来装置における加算回路の構成を示すブロック図。
【図２３】従来装置における加算回路での動作を示すタイミング図。
【符号の説明】
【０１１３】
１，１０〜１４…Ａ／Ｄ変換回路  ２０…パルス遅延回路  ３，３０〜３３…符号化回路  ４…クロック発生回路  ５，５０…データ保持回路  ６，６０，６３…パルスセレクタ＆エンコーダ  ６ａ，６３ａ…パルスセレクタ部  ６ｂ，６３ｂ…エンコーダ部  ７，５５，７０，９０…ラッチ回路  ８，８０…減算器  ９…保持データ補正回路  ９ａ…第１補正回路  ９ｂ…第２補正回路  ２３…コア部  ２５…周回数カウンタ  ９１…加算回路  ９２…加算クロック発生回路  ＤＬ１〜ＤＬｎ…遅延回路  ＤＵ…遅延ユニット  ＤＣ…加算クロック用遅延ユニット  ＳＣ0〜ＳＣmn-1…スイッチング回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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