(57)【特許請求の範囲】
【請求項１】
配線及び前記配線よりも幅が狭いゲート電極が一の層内に存在する半導体装置を製造する方法において、
前記一の層となる被加工膜上にハードマスクを形成する工程と、
前記ハードマスク上に第１のレジスト膜を形成する工程と、
少なくとも前記被加工膜の前記配線の形成予定領域を被覆して画定し、且つ、前記被加工膜の前記ゲート電極の形成予定領域を含む領域を被覆する形状に前記第１のレジスト膜を加工する工程と、
前記第１のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、
前記第１のレジスト膜を除去する工程と、
全面に第２のレジスト膜を形成する工程と、
少なくとも前記被加工膜の前記配線の形成予定領域の輪郭よりも広い領域を被覆し、且つ、前記被加工膜の前記ゲート電極の形成予定領域の輪郭よりも広い領域を被覆する形状に前記第２のレジスト膜を加工する工程と、
前記第２のレジスト膜をトリミングすることにより、少なくとも前記被加工膜の前記配線の形成予定領域を含む領域を被覆し、且つ、前記被加工膜の前記ゲート電極の形成予定領域を被覆して画定する形状に前記第２のレジスト膜を加工する工程と、
前記第２のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、
前記ハードマスクをマスクとして、前記被加工膜のエッチングを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のレジスト膜及び前記第２のレジスト膜を加工する工程は、夫々前記第１のレジスト膜、前記第２のレジスト膜を露光する工程を有し、前記第１のレジスト膜及び前記第２のレジスト膜の露光に夫々使用する２枚の露光用マスクには、互いに独立して近接効果補正が施されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のレジスト膜を加工する工程は、露光用マスクとして位相シフトマスクを使用して前記第１のレジスト膜に露光を施す工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２のレジスト膜を加工する工程は、露光用マスクとして位相シフトマスクを使用して前記第２のレジスト膜に露光を施す工程を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２のレジスト膜を加工する工程は、露光用マスクとしてレベンソン型位相シフトマスクを使用して前記第２のレジスト膜に露光を施す工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１のレジスト膜を加工する工程は、露光用マスクとしてレベンソン型位相シフトマスクを使用して前記第１のレジスト膜に露光を施す工程を有することを特徴とする請求項２乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ハードマスク上に第１のレジスト膜を形成する工程は、
前記ハードマスク上に有機材料からなる第１の反射防止膜を形成する工程と、
前記第１の反射防止膜上に前記第１のレジスト膜を形成する工程と、
を有し、
前記第１のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程は、
前記第１のレジスト膜をマスクとして、前記第１の反射防止膜及び前記ハードマスクをエッチングする工程であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記全面に第２のレジスト膜を形成する工程は、
全面に有機材料からなる第２の反射防止膜を形成する工程と、
前記第２の反射防止膜上に前記第２のレジスト膜を形成する工程と、
を有し、
前記第２のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程は、
前記第２のレジスト膜をマスクとして、前記第２の反射防止膜及び前記ハードマスクをエッチングする工程であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１のレジスト膜を加工する工程において、第１のレジスト膜にアライメントマークのパターンを形成し、前記アライメントマークを基準として、前記第２のレジスト膜の露光に使用する露光用マスクの位置合わせを行うことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のレチクルを使用して一つの層のパターニングを行う工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年のデバイスの微細化に伴い、微細配線及び微細ピッチの形成が必要となっており、一つの層のパターニングを行うために複数のレチクル（露光マスク）を使用する多重露光プロセスが導入されている。
【０００３】
この多重露光プロセスでは、先ず、半導体基板上にパターニングされるべき層を形成した後、その上にレジスト膜を塗布により形成する。次に、１枚目のレチクルの位置合わせを行い、このレチクルのパターンをレジスト膜に転写する。次いで、２枚目のレチクルの位置合わせを行い、このレチクルのパターンを同一のレジスト膜に転写する。
【０００４】
その後、表面検査、パターン寸法の検査及びレチクルの位置合わせ検査を行う。パターン寸法の検査では、各レチクルのパターンが適正な露光条件及びフォーカス条件でレジスト膜に転写されているかの確認を行う。また、レチクルの位置合わせ検査では、その下層のパターン及び／又は同一の層のパターンとの間の位置ずれの量を計測し、使用した全てのレチクルの位置合わせが規定値内にあるかの確認を行う。
【０００５】
また、現在、注目を集めている多重露光プロセスの一つにフェーズエッジ技術がある。このフェーズエッジ技術では、主に２枚のレチクルが使用される。１枚はレベンソン型位相シフトマスクであり、もう１枚はバイナリマスク又はハーフトーン位相シフトマスク等である。レベンソン型位相シフトマスクは、ゲート電極を形成する領域を間に挟んで透過光の位相がπ（１８０度）だけずれるように加工されている。このような２枚のレチクルを使用することにより、ゲート電極のみが細ったパターンを形成することができる。フェーズエッジ技術における露光工程の順序は、上述の多重露光プロセスのそれと同様である。なお、フェーズエッジ技術で使用するレベンソン型位相シフトマスクの設計データは、ゲート電極になる部分にのみシフタパターンを配置することになるため、もう１枚のレチクルのレイアウトに基づいて作成される。
【０００６】
その一方で、フェーズエッジ技術では、シフタパターンを元のゲート電極の設計データ、即ち他方のレチクル（露光用マスク）の設計データに基づいて設計する必要があるため、当然のことながら、元のゲート電極の両側にシフタを配置できるだけの領域が存在している必要がある。これは、シフタパターンのサイズがある一定値以上のものとなっていない場合には、コントラストが低下して位相シフトの効果が十分に得られなくなるためである。しかし、近年の急速な微細化の影響により、十分な広さの領域を確保することが困難となってきている。
【０００７】
特に、シフタパターンの領域の確保ができないことによる影響が大きい部位は、ゲート電極と同一の層に形成される配線である。微細化に伴ってゲート電極と配線との間隔が狭められているため、レチクルにおいて、ゲート電極パターンの両側に十分な広さのシフタパターンを確保しようとすると、このシフタパターンと配線パターンとの間隔が著しく狭くなり、互いに隣接することもある。このため、このシフタパターンを使用して露光を行うと、その後の現像の結果、レジスト膜に転写された配線パターンが設計データよりも大きく後退することがある。また、配線を間に挟むようにして２つのゲート電極が位置しているような場合には、配線が切断されることもある。従って、十分な広さのシフタパターンを使用することは極めて困難な状態となっている。
【０００８】
そこで、特開２０００−２２７６５２号公報に、このような問題を解決するための半導体装置の製造方法が開示されている。この公報に開示された方法では、先ず、パターニングされるべき層の上にハードマスクを形成する。次に、このハードマスク上に第１のレジスト膜を形成する。次いで、第１のレチクルのパターンを第１のレジスト膜に転写する。その後、第１のレジスト膜をマスクとしてハードマスクをエッチングする。更に、このハードマスク上に第２のレジスト膜を形成し、第２のレチクルのパターンを第２のレジスト膜に転写する。続いて、第２のレジスト膜をマスクとしてハードマスクを再度エッチングする。そして、このハードマスクを使用してパターニングされるべき層のパターニングを行う。この方法によれば、配線部分の断線を回避することが可能である。
【０００９】
【発明が解決しようとする課題】
しかしながら、近年の微細パターン化及び微細ピッチ化に伴ってフェーズエッジ技術のみでは、所望の寸法のパターンを形成することができない場合が生じている。このような場合、フェーズエッジ技術に合わせてトリミング技術が併用されることがあるが、トリミング技術の採用により、配線の幅が設計値よりも細くなってしまうという問題点がある。なお、トリミング技術とは、レジスト膜等の有機系樹脂の膜をエッチングにより細める技術である。
【００１０】
一般に、配線には、抵抗が低いことが要求される。これは、抵抗が大きいと、信号の伝搬速度が低下する等の不具合を回避するためである。そこで、Ｃｏ又はＴｉ等により配線の表面をシリサイドして低抵抗化する方法が採用されている。しかし、このような方法により配線を低抵抗化しても、配線が設計値よりも細くなってしまうと、特にその配線が長い場合、設計どおりの特性を得ることができなくなる。従って、ゲート長を短くしてトランジスタの動作を高速化しても、配線で性能が劣化してしまうため、半導体装置の性能を十分に向上させることができない。このような問題点は、上述の公報に開示された方法によっても、解決されていない。
【００１１】
設計の段階で配線パターンを単に意図的に太くしておくことにより、信号の伝搬速度の低下だけは回避することが可能であるが、微細ピッチ化が進められている半導体装置において、配線のみを所定の寸法よりも予め太く設計することは極めて困難である。即ち、レジストパターンを形成するに際して、ピッチが変更されることなく配線パターンのみが太くなるため、パターン間の隙間はより一層狭められることになる。この結果、レジスト膜に転写されたパターン同士が繋がることもありうる。また、配線を太くすることは、微細ピッチ化の要請に反することになる。
【００１２】
このように、従来、フェーズエッジ技術及びトリミング技術を併用した微細なゲート電極の形成は極めて困難なものとなっている。
【００１３】
本発明は、かかる問題点に鑑みてなされたものであって、配線の幅が狭くなることを回避しながらゲート長を狭めることができる半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１５】
本発明に係る半導体装置の製造方法は、配線及び前記配線よりも幅が狭いゲート電極が一の層内に存在する半導体装置を製造する方法である。そして、この半導体装置の製造方法は、前記一の層となる被加工膜上にハードマスクを形成する工程と、前記ハードマスク上に第１のレジスト膜を形成する工程と、少なくとも前記被加工膜の前記配線の形成予定領域を被覆して画定し、且つ、前記被加工膜の前記ゲート電極の形成予定領域を含む領域を被覆する形状に前記第１のレジスト膜を加工する工程と、前記第１のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、前記第１のレジスト膜を除去する工程と、全面に第２のレジスト膜を形成する工程と、少なくとも前記被加工膜の前記配線の形成予定領域の輪郭よりも広い領域を被覆し、且つ、前記被加工膜の前記ゲート電極の形成予定領域の輪郭よりも広い領域を被覆する形状に前記第２のレジスト膜を加工する工程と、前記第２のレジスト膜をトリミングすることにより、少なくとも前記被加工膜の前記配線の形成予定領域を含む領域を被覆し、且つ、前記被加工膜の前記ゲート電極の形成予定領域を被覆して画定する形状に前記第２のレジスト膜を加工する工程と、前記第２のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、前記ハードマスクをマスクとして、前記被加工膜のエッチングを行う工程と、を有することを特徴とする。
【００１６】
本発明においては、所望の寸法のゲート電極を形成するために行う第２のレジスト膜のトリミングの前後にわたって、ハードマスクの配線に整合する領域が完全に第２のレジスト膜に覆われている。このため、第２のレジスト膜を使用してパターニングされたハードマスクをエッチング用マスクとして、被加工膜をエッチングすることにより、配線の断線及び後退が防止される。
【００１９】
なお、前記第１のレジスト膜及び前記第２のレジスト膜を加工する工程は、夫々前記第１のレジスト膜、前記第２のレジスト膜を露光する工程を有し、前記第１のレジスト膜及び前記第２のレジスト膜の露光に夫々使用する２枚の露光用マスクには、互いに独立して近接効果補正が施されていることが好ましい。また、前記第１のレジスト膜又は前記第２のレジスト膜を加工する工程は、露光用マスクとして位相シフトマスクを使用して前記第１のレジスト膜又は第２のレジスト膜に露光を施す工程を有することが好ましい。この場合、トリミングされるレジスト膜に加工を施す工程は、露光用マスクとしてレベンソン型位相シフトマスクを使用して前記第２のレジスト膜に露光を施す工程を有することがより一層好ましい。
【００２０】
また、前記第１のレジスト膜を加工する工程において、第１のレジスト膜にアライメントマークのパターンを形成し、前記アライメントマークを基準として、前記第２のレジスト膜の露光に使用する露光用マスクの位置合わせを行うことが好ましい。この場合、前記第２のレジスト膜の露光に使用する露光用マスクには、前記アライメントマークを消去するためのパターンが形成されていることがより一層好ましい。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。図１（ａ）及び（ｂ）は、本発明の実施形態により形成する予定の多結晶シリコン層のパターンを示す平面図である。この多結晶シリコン層のパターンには、図１（ａ）に示す第１のパターン及び図１（ｂ）に示す第２のパターンが含まれている。
【００２２】
第１のパターンには、図１（ａ）に示すように、互いに同一の方向に延びる３個のゲート電極１ａ乃至１ｃが含まれている。ゲート電極１ａ及び１ｂは、一の直線上に延在している。また、ゲート電極１ｂ及び１ｃは、ゲート電極１ａ乃至１ｃが延びる方向に対して垂直な一の直線上に位置している。そして、各ゲート電極１ａ乃至１ｃの両端には、そのゲート電極から離間するように延びる配線２が接続されている。また、ゲート電極１ａ及び１ｂの間に接続された配線２には、ゲート電極１ｃから離間するようにして、ゲート電極１ａ乃至１ｃが延びる方向に対して垂直に延びる配線２ａが接続されている。更に、ゲート電極１ｂ及び１ｃの中間の位置には、ゲート電極１ａ乃至１ｃと並行に延びる配線２ｂが配置されている。なお、これらの多結晶シリコン層は、ゲート絶縁膜（図示せず）を介して半導体基板１０上に形成されている。
【００２３】
第２のパターンには、図１（ｂ）に示すように、１個のゲート電極１ｄが含まれている。ゲート電極１ｄの両端には、第１のパターンと同様に、配線２が接続されている。また、ゲート電極１ｄから離れた位置には、ゲート電極１ｄから離間する方向に延びる配線２ｃ及び２ｄが配置されている。
【００２４】
図２（ａ）及び（ｂ）は、本発明の実施形態において使用する配線形成用マスクのパターンを示す平面図であり、図３（ａ）及び（ｂ）は、本発明の実施形態において使用するゲート電極形成用マスクのパターンを示す平面図である。図２（ａ）及び（ｂ）に示す配線形成用マスクは、例えばバイナリマスク又はハーフトーン位相シフトマスクである。バイナリマスクである場合、図２（ａ）及び（ｂ）のハッチングで示した領域５１が遮光領域となる。ハーフトーン位相シフトマスクである場合、図２（ａ）及び（ｂ）の領域５１が半透過領域（透過率：６％）となる。そして、これらの周囲が透過領域５０となる。一方、図３（ａ）及び（ｂ）に示すゲート電極形成用マスクは、例えばレベンソン型位相シフトマスクであり、図２（ａ）及び（ｂ）のハッチングで示した領域５２が遮光領域となる。また、各ゲート電極１ａ乃至１ｃの一方の側方に配置される開口領域Ｃにおける透過光の位相を０とすると、他方の側方に配置される開口領域Ｄにおける透過光の位相はπとなっている。
【００２５】
従来の方法においても、図２及び図３に示す２枚のマスクを使用して露光を行っているが、前述のように、フェーズエッジ技術では、２枚のマスクのパターンを１つのレジスト膜に転写して露光するため、図１（ａ）に示す配線２ａのゲート電極１ａ及び１ｂに近接している部分、並びに配線２ｂのゲート電極１ｂ及び１ｃに挟まれている部分において、断線が生じる可能性が極めて高い。また、図１（ｂ）に示す配線２ｃ及び２ｄの先端部分が後退して、コンタクト不良等の不具合が生じることもある。また、ゲート長をより短くするためにトリミングを行った場合には、配線全体が細くなって低抵抗化が妨げられてしまう。
【００２６】
本発明の実施形態においても、これらと同様のマスクを使用するが、トリミングを行う際にハードマスクの配線に相当する領域の細りを防止するか、又はトリミングを行う際にレジスト膜の配線に相当する領域を予め広く確保しておくことにより、ゲート長を短くしても、配線の細りを防止することができる。具体的には、以下の工程を行う。
【００２７】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図４乃至図７は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図４乃至図７は、図１のＡ−Ａ線に沿った断面図に相当する。また、図８乃至図１１は、夫々図４（ｂ）、図５（ａ）、図５（ｃ）、図６（ｃ）に示す状態に相当する平面図である。
【００２８】
先ず、図４（ａ）に示すように、表面に素子分離絶縁膜１１が形成された半導体基板１０上に、ゲート酸化膜１２、多結晶シリコン膜１３、ハードマスク１４、反射防止膜１５及びレジスト膜１６を順次形成する。ゲート酸化膜１２、多結晶シリコン膜１３、ハードマスク１４、反射防止膜１５及びレジスト膜１６の厚さは、例えば夫々２ｎｍ、１００ｎｍ、５０ｎｍ、６０ｎｍ、３００ｎｍである。ハードマスク１４としては、例えばＳｉＯ2膜、ＴＥＯＳ（tetraethylorthosilicate）膜、ＳｉＮ膜又はＳｉＯＮ膜を使用することができる。反射防止膜１５としては、例えば有機系の塗布型ＢＡＲＣ（Bottom anti-reflection coating）を使用することができる。また、レジスト膜１６としては、例えばＫｒＦ型のエキシマレーザ用ポジ型レジスト膜を使用することができる。
【００２９】
次に、図２（ａ）及び（ｂ）に示す配線形成用マスクを使用してレジスト膜１６を露光する。具体的には、半透過領域の透過率が６％のハーフトーン位相シフトマスク及び縮小投影型の露光装置を使用する。また、開口数ＮＡは、例えば０．６０とし、開口数比σは、例えば０．３７５／０．７５（＝０．５）とし、輪帯照明（１／２Ａｎｎｕｌａｒ）を使用し、露光量は、例えば３０ｍＪ／ｃｍ2程度とする。その後、レジスト膜１６の現像を行うことにより、図４（ｂ）及び図８に示すように、レジスト膜１６のレジストパターン１６ａを形成する。「１／２Ａｎｎｕｌａｒ」の「１／２」は、開口絞りの形状を表す値であり、光が透過する領域の面積と遮光される領域の面積との比率を示すものである。
【００３０】
次いで、図４（ｃ）に示すように、レジストパターン１６ａをエッチング用マスクとして、反射防止膜１５及びハードマスク１４をエッチングする。
【００３１】
その後、図５（ａ）及び図９に示すように、レジストパターン１６ａ及び反射防止膜１５を除去する。
【００３２】
続いて、図５（ｂ）に示すように、全面に新たな反射防止膜１７及びレジスト膜１８を形成する。反射防止膜１７としては、例えば塗布型ＢＡＲＣを使用することができる。また、レジスト膜１８としては、例えばＫｒＦ型のエキシマレーザ用ポジ型レジスト膜を使用することができる。
【００３３】
次に、図３（ａ）及び（ｂ）に示すゲート電極形成用マスクを使用してレジスト膜１８を露光する。具体的には、レベンソン型位相シフトマスク及び縮小投影型の露光装置を使用する。また、開口数ＮＡは、例えば０．６８とし、開口数比σは、例えば０．４０とし、露光量は、例えば２５乃至３０ｍＪ／ｃｍ2程度とする。その後、レジスト膜１８の現像を行うことにより、図５（ｃ）及び図１０に示すように、レジスト膜１８のレジストパターン１８ａを形成する。
【００３４】
次いで、図６（ａ）に示すように、レジストパターン１８ａをエッチング用マスクとして、反射防止膜１７をエッチングすると共に、レジストパターン１８ａ及び反射防止膜１７のトリミングを行う。このトリミングの条件は、無機材料からなるハードマスク１４をエッチングせずに、有機材料からなるレジストパターン１８ａ及び反射防止膜１７をエッチングするものである。例えば、Ｃｌ2及びＯ2のガス流量を、夫々２０ｓｃｃｍ、３０乃至５０ｓｃｃｍとし、ソースパワー及びバイアスパワーを、夫々２００Ｗ、３０Ｗ程度とする。また、チャンバ内の圧力は、例えば１．３３Ｐａ（１０ｍＴｏｒｒ）程度とする。更に、エンドポイントを使用し、例えば３０％のオーバーエッチング条件とする。トリミング前のレジストパターン１８ａの幅が１００ｎｍである場合、このようなトリミングの結果、その幅は、例えば５０ｎｍ程度まで減少する。
【００３５】
その後、図６（ｂ）に示すように、トリミングされたレジストパターン１８ａ及び反射防止膜１７をエッチング用マスクとして、ハードマスク１４をエッチングする。
【００３６】
次いで、図６（ｃ）及び図１１に示すように、レジストパターン１８ａ及び反射防止膜１７を除去する。
【００３７】
続いて、図７（ａ）に示すように、ハードマスク１４をエッチング用マスクとして、多結晶シリコン膜１３をエッチングする。
【００３８】
そして、図７（ｂ）に示すように、ハードマスク１４を除去する。
【００３９】
このような第１の実施形態によれば、所望の寸法のゲート電極パターンを形成するために行うレジストパターン１８ａ及び反射防止膜１７のトリミングの前後にわたって、ハードマスク１４の配線パターンに整合する領域が完全にレジストパターン１８ａに覆われている。このため、このレジストパターン１８ａを使用してパターニングされたハードマスク１４をエッチング用マスクとして、多結晶シリコン膜１３をエッチングすることにより、配線の断線及び後退を防止することができる。従って、配線に所望の特性を維持しながら、ゲート長を適切に短縮することができる。
【００４０】
なお、多結晶シリコン膜１３を除去した後にハードマスク１４を直ちに除去する必要はない。
【００４１】
（参考例）
次に、参考例について説明する。図１２乃至図１５は、参考例に係る半導体装置の製造方法を工程順に示す断面図である。なお、図１２乃至図１５は、図１のＡ−Ａ線に沿った断面図に相当する。また、図１６乃至図１９は、夫々図１２（ｂ）、図１３（ｂ）、図１４（ａ）、図１４（ｃ）に示す状態に相当する平面図である。
【００４２】
先ず、図１２（ａ）に示すように、第１の実施形態と同様に、表面に素子分離絶縁膜１１が形成された半導体基板１０上に、ゲート酸化膜１２、多結晶シリコン膜１３、ハードマスク１４、反射防止膜１５及びレジスト膜１６を順次形成する。
【００４３】
次に、図３（ａ）及び（ｂ）に示すゲート電極形成用マスクを使用してレジスト膜１６を露光する。具体的には、レベンソン型位相シフトマスク及び縮小投影型の露光装置を使用する。また、開口数ＮＡは、例えば０．６８とし、開口数比σは、例えば０．４０とし、露光量は、例えば２５乃至３０ｍＪ／ｃｍ2程度とする。その後、レジスト膜１６の現像を行うことにより、図１２（ｂ）及び図１６に示すように、レジスト膜１６のレジストパターン１６ｂを形成する。
【００４４】
次いで、図１２（ｃ）に示すように、レジストパターン１６ｂをエッチング用マスクとして、反射防止膜１５をエッチングすると共に、レジストパターン１６ｂ及び反射防止膜１５のトリミングを行う。このトリミングの条件は、第１の実施形態におけるトリミングと同様に、無機材料からなるハードマスク１４をエッチングせずに、有機材料からなるレジストパターン１６ｂ及び反射防止膜１５をエッチングするものである。
【００４５】
その後、図１３（ａ）に示すように、トリミングされたレジストパターン１６ｂ及び反射防止膜１５をエッチング用マスクとして、ハードマスク１４をエッチングする。
【００４６】
その後、図１３（ｂ）及び図１７に示すように、レジストパターン１６ｂ及び反射防止膜１５を除去する。
【００４７】
続いて、図１３（ｃ）に示すように、全面に新たな反射防止膜１７及びレジスト膜１８を形成する。
【００４８】
次に、図２（ａ）及び（ｂ）に示す配線形成用マスクを使用してレジスト膜１８を露光する。具体的には、半透過領域の透過率が６％のハーフトーン位相シフトマスク及び縮小投影型の露光装置を使用する。また、開口数ＮＡは、例えば０．６０とし、開口数比σは、例えば０．３７５／０．７５（＝０．５）とし、輪帯照明（１／２Ａｎｎｕｌａｒ）を使用し、露光量は、例えば３０ｍＪ／ｃｍ2程度とする。その後、レジスト膜１８の現像を行うことにより、図１４（ａ）及び図１８に示すように、レジスト膜１８のレジストパターン１８ｂを形成する。
【００４９】
次いで、図１４（ｂ）に示すように、レジストパターン１８ｂをエッチング用マスクとして、反射防止膜１７及びハードマスク１４をエッチングする。
【００５０】
その後、図１４（ｃ）及び図１９に示すように、レジストパターン１８ｂ及び反射防止膜１７を除去する。
【００５１】
続いて、図１５（ａ）に示すように、ハードマスク１４をエッチング用マスクとして、多結晶シリコン膜１３をエッチングする。
【００５２】
そして、図１５（ｂ）に示すように、ハードマスク１４を除去する。
【００５３】
このような参考例によれば、所望の寸法のゲート電極パターンを形成するために行うレジストパターン１６ｂ及び反射防止膜１５のトリミングの前後にわたって、ハードマスク１４の配線パターンに整合する領域が完全にレジストパターン１６ｂに覆われている。このため、第１の実施形態と同様の効果が得られる。また、第１の実施形態と比較した場合に、より一層寸法が均一なゲート電極を形成することができる。これは、第１の実施形態では、ハードマスク１４の厚さによっては、ゲート電極を形成する領域近傍において、反射防止膜１７及びレジスト膜１８の厚さが不均一となってレジストパターン１８ａの寸法も不均一となるおそれがあるからである。
【００５４】
なお、第１の実施形態と同様に、多結晶シリコン膜１３を除去した後にハードマスク１４を直ちに除去する必要はない。
【００５５】
図２０（ａ）及び（ｂ）は、本発明の第１の実施形態又は参考例において、ゲート電極及び配線を形成した後の状態を示すレイアウト図である。素子分離絶縁膜１１により区画された素子活性領域２０が各ゲート電極１ａ乃至１ｄの近傍に存在している。
【００５６】
次に、２枚の露光用マスク同士の位置合わせ精度を向上する方法について説明する。この方法は、第１又は第２の実施形態のいずれにも適用することができる。図２１（ａ）及び（ｂ）は、２枚の露光用マスクに形成されるアライメンとマークを示す模式図である。
【００５７】
先の露光で使用する露光用マスクには、図２１（ａ）に示すように、デバイス用パターン領域２１の周囲に、複数個、例えば８個のアライメントマーク２２を形成しておく。これらのアライメントマーク２２は、遮光領域となっている。一方、後の露光で使用する露光用マスクには、図２１（ｂ）に示すように、デバイス用パターン領域２１の周囲で、アライメントマーク２２と整合すべき位置に、複数個、例えば８個のアライメントマーク２３を形成しておく。これらのアライメントマーク２３は、透過領域となっている。
【００５８】
そして、先の露光では、半導体基板又は下地のパターンである活性領域層等に予め挿入しておいたアライメントマークを基準として、図２１（ａ）に示す露光用マスクを使用する。この結果、レジスト膜のアライメントマーク２２により遮光された領域は、その後の現像によって残存する。このため、そのレジストパターンを使用したエッチングにより、ハードマスクにアライメントマーク２２のパターンが転写され、その部分にハードマスクがアライメントマークとして残存する。後の露光では、このアライメントマークとして残存するハードマスクを基準として、図２１（ｂ）に示す露光用マスクを使用する。このとき、ショット内に複数個のアライメントマークが存在しているため、高い位置合わせ精度を確保することができる。また、アライメントマーク２３は透過領域となっているため、レジスト膜のアライメントマークとして残存するハードマスク上の領域は、その後の現像により除去される。このため、そのレジストパターンを使用したエッチングにより、アライメントマークとして残存していたハードマスクが除去される。従って、図７（ｂ）又は図１５（ｂ）に示す工程のように、意図的にハードマスクを除去する工程を設けない場合であっても、この領域内に更に上層のパターンを形成することができる。
【００５９】
なお、上述の方法は、レジスト膜としてポジ型のものを使用する場合のものであるが、ネガ型のものを使用する場合には、透過と遮光との関係を反転すればよい。
【００６０】
また、第１の実施形態及び参考例において、使用する２枚の露光マスクのいずれにも、近接効果補正を施しておくことが好ましい。これは、ゲート電極（第２の領域）の寸法を決定する露光用マスクがレベンソン型位相シフトマスクであるのに対し、配線（第１の領域）の寸法を決定する露光用マスクが、例えばハーフトーン位相シフトマスクだからである。
【００６１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６２】
（付記１）  第１の領域及び前記第１の領域よりも幅が狭い第２の領域が一の層内に存在する半導体装置を製造する方法において、
前記一の層となる被加工膜上にハードマスクを形成する工程と、
前記ハードマスク上に第１のレジスト膜を形成する工程と、
少なくとも前記被加工膜の前記第１の領域の形成予定領域を被覆して画定し、且つ、前記被加工膜の前記第２の領域の形成予定領域を含む領域を被覆する形状に前記第１のレジスト膜を加工する工程と、
前記第１のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、
前記第１のレジスト膜を除去する工程と、
全面に第２のレジスト膜を形成する工程と、
少なくとも前記被加工膜の前記第１の領域の形成予定領域の輪郭よりも広い領域を被覆し、且つ、前記被加工膜の前記第２の領域の形成予定領域の輪郭よりも広い領域を被覆する形状に前記第２のレジスト膜を加工する工程と、
前記第２のレジスト膜をトリミングすることにより、少なくとも前記被加工膜の前記第１の領域の形成予定領域を含む領域を被覆し、且つ、前記被加工膜の前記第２の領域の形成予定領域を被覆して画定する形状に前記第２のレジスト膜を加工する工程と、
前記第２のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、
前記ハードマスクをマスクとして、前記被加工膜のエッチングを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００６３】
（付記２）  前記第２のレジスト膜をトリミングする工程において、Ｃｌ2ガス及びＯ2ガスを混合して使用するか、又は希ガス及びＯ2ガスを混合して使用することを特徴とする付記１に記載の半導体装置の製造方法。
【００６４】
（付記３）  第１の領域及び前記第１の領域よりも幅が狭い第２の領域が一の層内に存在する半導体装置を製造する方法において、
前記一の層となる被加工膜上にハードマスクを形成する工程と、
前記ハードマスク上に第１のレジスト膜を形成する工程と、
少なくとも前記被加工膜の前記第１の領域の形成予定領域の輪郭よりも広い領域を被覆し、且つ、前記被加工膜の前記第２の領域の形成予定領域の輪郭よりも広い領域を被覆する形状に前記第１のレジスト膜を加工する工程と、
前記第１のレジスト膜をトリミングすることにより、少なくとも前記被加工膜の前記第１の領域の形成予定領域を含む領域を被覆し、且つ、前記被加工膜の前記第２の領域の形成予定領域を被覆して画定する形状に前記第１のレジスト膜を加工する工程と、
前記第１のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、
前記第１のレジスト膜を除去する工程と、
全面に第２のレジスト膜を形成する工程と、
少なくとも前記被加工膜の前記第１の領域の形成予定領域を被覆して画定し、且つ、前記被加工膜の前記第２の領域の形成予定領域を含む領域を被覆する形状に前記第２のレジスト膜を加工する工程と、
前記第２のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程と、
前記ハードマスクをマスクとして、前記被加工膜のエッチングを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００６５】
（付記４）  前記第２のレジスト膜をトリミングする工程において、Ｃｌ2ガス及びＯ2ガスを混合して使用するか、又は希ガス及びＯ2ガスを混合して使用することを特徴とする付記３に記載の半導体装置の製造方法。
【００６６】
（付記５）  前記第１のレジスト膜及び前記第２のレジスト膜を加工する工程は、夫々前記第１のレジスト膜、前記第２のレジスト膜を露光する工程を有し、前記第１のレジスト膜及び前記第２のレジスト膜の露光に夫々使用する２枚の露光用マスクには、互いに独立して近接効果補正が施されていることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００６７】
（付記６）  前記第１のレジスト膜を加工する工程は、露光用マスクとして位相シフトマスクを使用して前記第１のレジスト膜に露光を施す工程を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００６８】
（付記７）  前記第２のレジスト膜を加工する工程は、露光用マスクとして位相シフトマスクを使用して前記第２のレジスト膜に露光を施す工程を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００６９】
（付記８）  前記第２のレジスト膜を加工する工程は、露光用マスクとしてレベンソン型位相シフトマスクを使用して前記第２のレジスト膜に露光を施す工程を有することを特徴とする付記１、２、５又は６に記載の半導体装置の製造方法。
【００７０】
（付記９）  前記第１のレジスト膜を加工する工程は、露光用マスクとしてレベンソン型位相シフトマスクを使用して前記第１のレジスト膜に露光を施す工程を有することを特徴とする付記３、４、５又は７のいずれか１項に記載の半導体装置の製造方法。
【００７１】
（付記１０）  前記ハードマスク上に第１のレジスト膜を形成する工程は、
前記ハードマスク上に有機材料からなる第１の反射防止膜を形成する工程と、
前記第１の反射防止膜上に前記第１のレジスト膜を形成する工程と、
を有し、
前記第１のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程は、前記第１のレジスト膜をマスクとして、前記第１の反射防止膜及び前記ハードマスクをエッチングする工程であることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記１１）  前記第２のレジスト膜をトリミングすることにより、前記第２のレジスト膜を加工する工程において、前記第２の反射防止膜もトリミングすることにより、前記第２のレジスト膜と同一のパターンに前記第２の反射防止膜を加工することを特徴とする付記１０に記載の半導体装置の製造方法。
【００７３】
（付記１２）  前記全面に第２のレジスト膜を形成する工程は、
全面に有機材料からなる第２の反射防止膜を形成する工程と、
前記第２の反射防止膜上に前記第２のレジスト膜を形成する工程と、
を有し、
前記第２のレジスト膜をマスクとして、前記ハードマスクのエッチングを行う工程は、前記第２のレジスト膜をマスクとして、前記第２の反射防止膜及び前記ハードマスクをエッチングする工程であることを特徴とする付記１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００７４】
（付記１３）  前記第１のレジスト膜をトリミングすることにより、前記第１のレジスト膜を加工する工程において、前記第１の反射防止膜もトリミングすることにより、前記第１のレジスト膜と同一のパターンに前記第１の反射防止膜を加工することを特徴とする付記１２に記載の半導体装置の製造方法。
【００７５】
（付記１４）  前記第１のレジスト膜を加工する工程において、第１のレジスト膜にアライメントマークのパターンを形成し、前記アライメントマークを基準として、前記第２のレジスト膜の露光に使用する露光用マスクの位置合わせを行うことを特徴とする付記１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００７６】
（付記１５）  前記第２のレジスト膜の露光に使用する露光用マスクには、前記アライメントマークを消去するためのパターンが形成されていることを特徴とする付記１４に記載の半導体装置の製造方法。
【００７７】
（付記１６）  前記第２の領域は、トランジスタのゲート電極であることを特徴とする付記１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００７８】
（付記１７）  前記第１の領域には、前記ゲート電極が接続される配線が含まれていることを特徴とする付記１６に記載の半導体装置の製造方法。
【００７９】
（付記１８）  前記ハードマスクとして無機材料からなるものを使用することを特徴とする付記１乃至１７のいずれか１項に記載の半導体装置の製造方法。
【００８０】
（付記１９）  前記被加工膜のエッチングを行う工程の後に、前記ハードマスクを除去する工程を有することを特徴とする付記１乃至１８のいずれか１項に記載の半導体装置の製造方法。
【００８１】
【発明の効果】
以上詳述したように、本発明よれば、配線の細り、断線及び後退を防止しながら、トリミングにより、ゲート電極の寸法を所望のものまで縮めることができる。
【図面の簡単な説明】
【図１】本発明の実施形態により形成する予定の多結晶シリコン層のパターンを示す平面図である。
【図２】本発明の実施形態において使用する配線形成用マスクのパターンを示す平面図である。
【図３】本発明の実施形態において使用するゲート電極形成用マスクのパターンを示す平面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図４に示す工程の次工程を示す断面図である。
【図６】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図５に示す工程の次工程を示す断面図である。
【図７】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図６に示す工程の次工程を示す断面図である。
【図８】図４（ｂ）に示す状態に相当する平面図である。
【図９】図５（ａ）に示す状態に相当する平面図である。
【図１０】図５（ｃ）に示す状態に相当する平面図である。
【図１１】図６（ｃ）に示す状態に相当する平面図である。
【図１２】  参考例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】  同じく、参考例に係る半導体装置の製造方法を工程順に示す図であって、図１２に示す工程の次工程を示す断面図である。
【図１４】  同じく、参考例に係る半導体装置の製造方法を工程順に示す図であって、図１３に示す工程の次工程を示す断面図である。
【図１５】  同じく、参考例に係る半導体装置の製造方法を工程順に示す図であって、図１４に示す工程の次工程を示す断面図である。
【図１６】図１２（ｂ）に示す状態に相当する平面図である。
【図１７】図１３（ｂ）に示す状態に相当する平面図である。
【図１８】図１４（ａ）に示す状態に相当する平面図である。
【図１９】図１４（ｃ）に示す状態に相当する平面図である。
【図２０】  本発明の第１の実施形態又は参考例において、ゲート電極及び配線を形成した後の状態を示すレイアウト図である。
【図２１】２枚の露光用マスクに形成されるアライメンとマークを示す模式図である。
【符号の説明】
１ａ、１ｂ、１ｃ、１ｄ；ゲート電極
２、２ａ、２ｂ、２ｃ、２ｄ；配線
１０；半導体基板
１１；素子分離絶縁膜
１２；ゲート酸化膜
１３；多結晶シリコン膜
１４；ハードマスク
１５、１７；反射防止膜
１６、１８；レジスト膜
１６ａ、１６ｂ、１８ａ、１８ｂ；レジストパターン
２１；デバイス用パターン領域
２２、２３；アライメントマーク
５０；透過領域
５１；半透過領域／遮光領域
５２；遮光領域
５３、５４；開口領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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