(57)【特許請求の範囲】
【請求項１】
即時性が要求され、データ損失が許容されない種類の第１のセルと、即時性が要求されず、データ損失が許容される種類の第２のセルとを、ＡＴＭネットワークに設定された１のＶＣ上に出力する制御を行うセルシェーピング装置であって、
前記第１のセルを入力する第１のセル入力手段と、
前記第２のセルを入力する第２のセル入力手段と、
前記第１及び第２の入力手段に入力されるセルを監視する監視手段と、
前記監視手段による監視に応じて、前記第１のセルの伝送速度を、前記１のＶＣが規定するｍＣＲに設定し、前記第２のセルの伝送速度を、前記１のＶＣが規定するＰＣＲに設定するとともに、出力の優先順位を前記第１、第２のセルの順序として、前記１のＶＣ上に出力する制御を行う出力制御手段と、
を備えることを特徴とするセルシェーピング装置。
【請求項２】
前記出力制御手段は、前記監視手段によって、前記第１及び第２のセルが同時に入力されたことが検知された場合に、前記第１のセルを出力する制御を行い、該第１のセルの出力後に、前記第２のセルを出力する制御を行うことを特徴とする請求項１に記載のセルシェーピング装置。
【請求項３】
即時性が要求され、データ損失が許容されない種類の第１のセルと、即時性が要求されず、データ損失が許容されない種類の第２のセルと、即時性が要求されず、データ損失が許容される種類の第３のセルとを、ＡＴＭネットワークに設定された１のＶＣ上に出力する制御を行うセルシェーピング装置において、
前記第１のセルを入力する第１のセル入力手段と、
前記第２のセルを入力する第２のセル入力手段と、
前記第３のセルを入力する第３のセル入力手段と、
前記第１及び第２の入力手段に入力されるセルを監視する第１の監視手段と、
前記第３の入力手段に入力されるセルを監視する第２の監視手段と、
前記第１及び第２の監視手段による監視に応じて、前記第１及び第２のセルの伝送速度を、前記１のＶＣが規定するｍＣＲに設定し、前記第３のセルの伝送速度を、前記１のＶＣが規定するＰＣＲに設定するとともに、出力の優先順位を前記第１、第２、第３のセルの順序として、該第１、第２及び第３のセルを前記１のＶＣ上に出力する制御を行う出力制御手段と、
を備えることを特徴とするセルシェーピング装置。
【請求項４】
前記出力制御手段は、前記第１の監視手段によって、前記第１及び第２のセルが同時に入力されたことが検知された場合に、前記第１のセルを出力する制御を行い、該第１のセルの出力後に、前記第２のセルを出力する制御を行うことを特徴とする請求項３に記載のセルシェーピング装置。
【請求項５】
前記出力制御手段は、前記第１の監視手段によって、前記第１又は第２のセルの何れか入力されたことが検知され、且つ、前記第２の監視手段によって、前記第３のセルが入力されたことが検知された場合に、前記第１又は第２のセルの何れかを出力する制御を行い、該第１又は第２のセルの何れかの出力後に、前記第３のセルを出力する制御を行うことを特徴とする請求項３又は４に記載のセルシェーピング装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されるセルをＡＴＭネットワークへ出力する制御を行うセルシェーピング装置に関する。
【０００２】
【従来の技術】
ＡＴＭネットワークでは、即時性やデータ損失に対する伝送条件の異なるセルが送出される。例えば、音声データや動画データ等を格納するセルは、即時性が要求され、データ損失が許容されないという伝送条件を有する。また、電子メール等のテキストデータを格納するセルは、即時性が要求されず、データ損失が許容されないという伝送条件を有する。これら伝送条件の異なるセルをＡＴＭネットワークに送出する際は、該ＡＴＭネットワークに、伝送条件毎に異なるＶＣ（Virtual Channnel）が設定される。このため、セルシェーピング装置は、伝送条件の異なるセルを、それぞれ別のＶＣ上に出力させる制御を行う。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述したように、伝送条件の異なるセルをそれぞれ別のＶＣ上に送出する場合には、伝送効率が悪いという問題があった。すなわち、ある特定の伝送条件を有するセルのみを大量に送出する場合には、複数のＶＣが用意されていても、１のＶＣのみが使用され、他のＶＣが使用されず、伝送効率が悪い。このため、伝送効率を向上させたセルシェーピング装置が要求されている。
【０００４】
本発明の目的は、上記従来の問題点を解決するものであり、伝送効率を向上させたセルシェーピング装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明のセルシェーピング装置は、即時性が要求され、データ損失が許容されない種類の第１のセルと、即時性が要求されず、データ損失が許容される種類の第２のセルとを、ＡＴＭネットワークに設定された１のＶＣ上に出力する制御を行うものであり、前記第１のセルを入力する第１のセル入力手段と、前記第２のセルを入力する第２のセル入力手段と、前記第１及び第２の入力手段に入力されるセルを監視する監視手段と、前記監視手段による監視に応じて、前記第１のセルの伝送速度を、前記１のＶＣが規定するｍＣＲに設定し、前記第２のセルの伝送速度を、前記１のＶＣが規定するＰＣＲに設定するとともに、出力の優先順位を前記第１、第２のセルの順序として、該第１及び第２のセルを前記１のＶＣ上に出力する制御を行う出力制御手段とを備えて構成される。
【０００６】
この場合において、前記出力制御手段は、前記監視手段によって、前記第１及び第２のセルが同時に入力されたことが検知された場合に、前記第１のセルを出力する制御を行い、該第１のセルの出力後に、前記第２のセルを出力する制御を行うことが好ましい。
【０００７】
また、本発明のセルシェーピング装置は、即時性が要求され、データ損失が許容されない種類の第１のセルと、即時性が要求されず、データ損失が許容されない種類の第２のセルと、即時性が要求されず、データ損失が許容される種類の第３のセルとを、ＡＴＭネットワークに設定された１のＶＣ上に出力する制御を行うものであり、前記第１のセルを入力する第１のセル入力手段と、前記第２のセルを入力する第２のセル入力手段と、前記第３のセルを入力する第３のセル入力手段と、前記第１及び第２の入力手段に入力されるセルを監視する第１の監視手段と、前記第３の入力手段に入力されるセルを監視する第２の監視手段と、前記第１及び第２の監視手段による監視に応じて、前記第１及び第２のセルの伝送速度を、前記１のＶＣが規定するｍＣＲに設定し、前記第３のセルの伝送速度を、前記１のＶＣが規定するＰＣＲに設定するとともに、出力の優先順位を前記第１、第２、第３のセルの順序として、該第１、第２及び第３のセルを前記１のＶＣ上に出力する制御を行う出力制御手段とを備えて構成される。
【０００８】
この場合において、前記出力制御手段は、前記第１の監視手段によって、前記第１及び第２のセルが同時に入力されたことが検知された場合に、前記第１のセルを出力する制御を行い、該第１のセルの出力後に、前記第２のセルを出力する制御を行うことが好ましい。また、前記出力制御手段は、前記第１の監視手段によって、前記第１又は第２のセルの何れか入力されたことが検知され、前記第２の監視手段によって、前記第３のセルが入力されたことが検知された場合に、前記第１又は第２のセルの何れかを出力する制御を行い、該第１又は第２のセルの何れかの出力後に、前記第３のセルを出力する制御を行うことが好ましい。
【０００９】
【発明の実施の形態】
以下、図示した一実施形態に基いて本発明を詳細に説明する。図１は、伝送条件の異なる２種類のセルの出力を制御する本発明の第１の実施形態に係るセルシェーピング装置の構成を示すブロック図である。同図に示すセルシェーピング装置１００は、即時性が要求され、データ損失が許容されない種類のセル（以下「Ａセル」と称する）と、即時性が要求されず、データ損失が許容される種類のセル（以下「Ｂセル」と称する）とを、ＡＴＭネットワークに設定された１のＶＣ上に出力する制御を行うものであり、即時性の要求されるＡセルをＢセルより優先して出力する。このセルシェーピング装置１００は、メモリブロック１０１、１０２、帯域生成部１０３、１０４、出力選択部１０５を備えて構成される。
【００１０】
なお、請求項１及び２において、第１のセル入力手段はメモリブロック１０１に対応し、第２のセル入力手段はメモリブロック１０２に対応する。また、セルを監視する監視手段は帯域生成部１０３及び１０４に対応する。更に、出力制御手段は帯域生成部１０３、１０４及び出力選択部１０５に対応する。
【００１１】
メモリブロック１０１は、外部から送られるＡセルを入力し、格納する。また、メモリブロック１０１は、Ａセルの格納状態を示すエンプティフラグＡ（ＥＦＡ）を送出しており、Ａセルを格納している場合にはＥＦＡをハイレベルにし、Ａセルを格納していない場合にはＥＦＡをローレベルにする。
【００１２】
同様に、メモリブロック１０２は、外部から送られるＢセルを入力し、格納する。また、メモリブロック１０２は、Ｂセルの格納状態を示すエンプティフラグＢ（ＥＦＢ）を送出しており、Ｂセルを格納している場合にはＥＦＢをハイレベルにし、Ｂセルを格納していない場合にはＥＦＡをローレベルにする。
【００１３】
帯域生成部１０３は、Ａセルの伝送速度をＶＣ１５０が規定するｍＣＲ（minimam Cell Rate ）に設定するものである。ここで、ｍＣＲは、ＶＣの最低保証速度、換言すればＶＣがデータ欠損を生じることなく伝送することが可能な最高速度である。一方、Ａセルは、上述の通りデータ損失が許容されないセルである。このため、帯域生成部１０３は、ＡセルがＶＣ１５０上に伝送されたときにデータ欠損が生じないように、該Ａセルの伝送速度をｍＣＲに設定する。なお、ＶＣ１５０が規定するｍＣＲはＡセルがＶＣ１５０上に伝送されたときに即時性を確保することが可能な値であるものとする。
【００１４】
この帯域生成部１０３は、メモリブロック１０１から出力されるＥＦＡがハイレベルの場合、すなわちメモリブロック１０１にＡセルが格納されている場合には、該Ａセルの伝送速度をｍＣＲに設定し、メモリブロック１０１に対し、ＡセルをｍＣＲで読み出すための読み出し信号Ａを出力する。メモリブロック１０１は、この読み出し信号Ａを受信すると、格納しているＡセルをｍＣＲで順次出力する。また、帯域生成部１０３は、読み出し信号Ａの出力と並行して、出力選択部１０５に対し、メモリブロック１０１から出力されるＡセルをＶＣ１５０に伝送する指示を与えるための選択信号を出力する。
【００１５】
一方、帯域生成部１０４は、Ｂセルの伝送速度をＶＣ１５０が規定するＰＣＲ（Peak Cell Rate ）に設定するものである。ここで、ＰＣＲは、ＶＣの非保証速度、換言すればデータ欠損を生じる可能性はあるがＶＣが伝送することが可能な最高の速度である。一方、Ｂセルは、上述の通りデータ損失が許容されるセルである。このため、帯域生成部１０４は、ＢセルがＶＣ１５０上にできるだけ高速で伝送されるように、該Ｂセルの伝送速度をＰＣＲに設定する。
【００１６】
この帯域生成部１０４は、メモリブロック１０１から出力されるＥＦＡがローレベルで、且つ、メモリブロック１０２から送られるＥＦＢがハイレベルの場合、すなわち、メモリブロック１０１にＡセルが格納されておらず、且つ、メモリブロック１０２にＢセルが格納されている場合には、該Ｂセルの伝送速度をＰＣＲに設定し、メモリブロック１０２に対し、ＢセルをＰＣＲで読み出すための読み出し信号Ｂを出力する。メモリブロック１０２は、この読み出し信号Ｂを受信すると、格納しているＢセルをＰＣＲで順次出力する。
【００１７】
また、帯域生成部１０４は、メモリブロック１０２からＢセルが出力されている最中に、ＥＦＡがハイレベル、すなわちメモリブロック１０１にＡセルが格納された場合には、該Ａセルの出力を優先すべく、メモリブロック１０２への読み出し信号Ｂの出力を中止し、該メモリブロック１０２からのＢセルの出力を停止させる。このとき、帯域生成部１０３は、メモリブロック１０１に対し、読み出し信号Ａを出力し、該メモリブロック１０１からのＡセルの出力を開始させる。その後、メモリブロック１０１からのＡセルの出力が終了し、ＥＦＡがローレベルになった場合には、帯域生成部１０４は、再びメモリブロック１０２へ読み出し信号Ｂを出力し、該メモリブロック１０２からのＢセルの出力を再開させる。
【００１８】
出力選択部１０５は、メモリブロック１０１から出力されるＡセルと、メモリブロック１０２から出力されるＢセルとを選択的にＶＣ１５０への出力する制御を行うものであり、帯域生成部１０３から選択信号が出力されている間、すなわちメモリブロック１０１からＡセルが出力されている間は、該ＡセルをＶＣ１５０へ出力する選択を行い、それ以外の場合には、メモリブロック２０１から出力されるＢセルをＶＣ１５０へ出力する選択を行う。
【００１９】
このように、セルシェーピング装置１００では、帯域生成部１０３、１０４及び出力選択部１０５の制御によって、メモリブロック１０１に格納されているＡセルの伝送速度がｍＣＲに設定され、メモリブロック１０２に格納されているＢセルの伝送速度がＰＣＲに設定されるとともに、１のＶＣ１５０上に、ＡセルがＢセルよりも優先して出力される。従って、Ａセルについては即時性を確保し、且つ、データ欠損を生じないように伝送するとともに、双方を１のＶＣ上に伝送することができるため、伝送効率の向上を図ることができる。
【００２０】
図２は、伝送条件の異なる３種類のセルの出力を制御する本発明の第２の実施形態に係るセルシェーピング装置の構成を示すブロック図である。同図に示すセルシェーピング装置２００は、即時性が要求され、データ損失が許容されない種類のセル（以下「Ｃセル」と称する）と、即時性が要求されず、データ損失が許容されない種類のセル（以下「Ｄセル」と称する）と、即時性が要求されず、データ損失が許容される種類のセル（以下「Ｅセル」と称する）とを、ＡＴＭネットワークに設定された１のＶＣ上に出力する制御を行うものであり、Ｃセル、Ｄセル、Ｅセルの優先順で出力する。このセルシェーピング装置２００は、メモリブロック２０１、２０２、２０３、論理和（ＯＲ）回路２０４、帯域生成部２０５、分配部２０６、出力選択部２０７、帯域生成部２０８、出力選択部２０９を備えて構成される。
【００２１】
なお、請求項３〜５において、第１のセル入力手段はメモリブロック２０１、第２のセル入力手段はメモリブロック２０２、第３のセル入力手段はメモリブロック２０３にそれぞれ対応する。また、第１の監視手段はＯＲ回路２０４及び帯域生成部２０５に対応し、第２の監視手段は帯域生成部２０８に対応する。更に、出力制御手段は帯域生成部２０５、２０８、分配部２０６、出力選択部２０７、２０９に対応する。
【００２２】
メモリブロック２０１は、外部から送られるＣセルを入力し、格納する。また、メモリブロック２０１は、Ｃセルの格納状態を示すエンプティフラグＣ（ＥＦＣ）を送出しており、Ｃセルを格納している場合にはＥＦＣをハイレベルにし、Ｃセルを格納していない場合にはＥＦＣをローレベルにする。
【００２３】
同様に、メモリブロック２０２は、外部から送られるＤセルを入力し、格納する。また、メモリブロック２０２は、Ｄセルの格納状態を示すエンプティフラグＤ（ＥＦＤ）を送出しており、Ｄセルを格納している場合にはＥＦＤをハイレベルにし、Ｄセルを格納していない場合にはＥＦＤをローレベルにする。また、メモリブロック２０３は、外部から送られるＥセルを入力し、格納するとともに、Ｅセルの格納状態を示すエンプティフラグＥ（ＥＦＥ）を送出しており、Ｅセルを格納している場合にはＥＦＥをハイレベルにし、Ｅセルを格納していない場合にはＥＦＥをローレベルにする。
【００２４】
ＯＲ回路２０４は、メモリブロック２０１から出力されるＥＦＣとメモリブロック２０２から出力されるＥＦＤとの倫理和を演算しており、ＥＦＣとＥＦＤの少なくとも何れか一方がハイレベル、すなわちメモリブロック２０１、２０２の少なくとも何れか一方にセルが格納されている場合には、出力がハイレベルになり、ＥＦＣとＥＦＤの双方がローレベル、すなわちメモリブロック２０１、２０２の双方にセルが格納されていない場合には、出力がローレベルになる。
【００２５】
帯域生成部２０５は、Ｃセル及びＤセルの伝送速度をＶＣ２５０が規定するｍＣＲに設定するものである。ここで、Ｃセル及びＤセルは、上述の通り、何れもデータ損失が許容されないセルである。このため、帯域生成部２０５は、Ｃセル及びＤセルがＶＣ２５０上に伝送されたときにデータ欠損が生じないように、該Ｃセル及びＤセルの伝送速度をｍＣＲに設定する。なお、ＶＣ２５０が規定するｍＣＲはＣセルがＶＣ２５０上に伝送されたときに即時性を確保することが可能な値であるものとする。
【００２６】
この帯域生成部２０５は、ＯＲ回路２０４の出力がハイレベル、すなわちメモリブロック２０１、２０２の少なくとも何れか一方にセルが格納されている場合には、設定した伝送速度ｍＣＲを分配部２０６に通知する。
【００２７】
分配部２０６は、上述した帯域生成部２０５からの伝送速度ｍＣＲが通知され、且つ、メモリブロック２０１から出力されるＥＦＣがハイレベルの場合には、メモリブロック２０１に対し、ＣセルをｍＣＲで読み出すための読み出し信号Ｃを出力する。メモリブロック２０１は、この読み出し信号Ｃを受信すると、格納しているＣセルをｍＣＲで順次出力する。また、分配部２０６は、上述した帯域生成部２０５からの伝送速度ｍＣＲが通知され、且つ、メモリブロック２０１から出力されるＥＦＣがローレベルの場合には、メモリブロック２０２に対し、ＣセルをｍＣＲで読み出すための読み出し信号Ｄを出力する。メモリブロック２０２は、この読み出し信号Ｄを受信すると、格納しているＤセルをｍＣＲで順次出力する。さらに、分配部２０６は、読み出し信号Ｄを出力している最中に、ＥＦＣがハイレベルになった場合、すなわちメモリブロック２０１にＣセルが格納された場合には、該メモリブロック２０１からのＣセルの出力を優先すべく、メモリブロック２０２への読み出し信号Ｄの出力を中止して、該メモリブロック２０２からのＤセルの出力を停止させるとともに、メモリブロック２０１への読み出し信号Ｃの出力を開始して、該メモリブロック２０１からのＣセルの出力を開始させる。その後、メモリブロック２０１からのＣセルの出力が終了し、ＥＦＣがローレベルになった場合には、分配部２０６は、再びメモリブロック２０２へ読み出し信号Ｄを出力し、該メモリブロック２０２からのＤセルの出力を再開させる。
【００２８】
出力選択部２０７は、メモリブロック２０１から出力されるＣセルと、メモリブロック２０２から出力されるＤセルとを選択的に出力する制御を行うものであり、メモリブロック２０１から出力されるＥＦＣがハイレベルの場合には、該メモリブロック２０１から出力されるＣセルを出力する選択を行い、ＥＦＣがローレベルの場合には、メモリブロック２０２から出力されるＤセルを出力する選択を行う。
【００２９】
一方、帯域生成部２０８は、Ｅセルの伝送速度をＶＣ２５０が規定するＰＣＲに設定するものである。ここで、Ｅセルは、上述の通りデータ損失が許容されるセルである。このため、帯域生成部２０８は、ＥセルがＶＣ２５０上にできるだけ高速で伝送されるように、該Ｄセルの伝送速度をＰＣＲに設定する。
【００３０】
この帯域生成部２０８は、ＯＲ回路２０４の出力がローレベルで、且つ、メモリブロック２０３から出力されるＥＦＥがハイレベルの場合、すなわち、メモリブロック２０１、２０２の何れにもセルが格納されておらず、且つ、メモリブロック２０３にＥセルが格納されている場合には、メモリブロック２０３に対し、ＥセルをＰＣＲで読み出すための読み出し信号Ｅを出力する。メモリブロック２０３は、この読み出し信号Ｅを受信すると、格納しているＥセルをＰＣＲで順次出力する。
【００３１】
また、帯域生成部２０８は、読み出し信号Ｅを出力している最中に、ＯＲ回路２０４の出力がハイレベルになった場合、すなわちメモリブロック２０１、２０２の少なくともいずれか一方にセルが格納された場合には、該メモリブロック２０１、２０２からのセルの出力を優先すべく、メモリブロック２０３への読み出し信号Ｅの出力を中止して、該メモリブロック２０３からのＥセルの出力を停止させる。このとき、分配部２０６は、メモリブロック２０１又は２０２に対し、読み出し信号を出力し、該メモリブロック２０１又は２０２からのセルの出力を開始させる。その後、メモリブロック２０１又は２０２からのセルの出力が終了し、ＯＲ回路２０４の出力がローレベルになった場合には、帯域生成部２０８は、再びメモリブロック２０３へ読み出し信号Ｅを出力し、該メモリブロック２０３からのＥセルの出力を再開させる。
【００３２】
出力選択部２０９は、出力選択部２０７から出力されるセル、すなわちメモリブロック２０１又は２０２の何れかから出力されるセルと、メモリブロック２０３から出力されるＥセルとを選択的にＶＣ２５０へ出力する制御を行うものであり、ＯＲ回路２０４の出力がハイレベルの場合には、出力選択部２０７から出力されるＣセル又はＤセルをＶＣ２５０へ出力する選択を行い、ＯＲ回路２０４の出力がローレベルの場合には、メモリブロック２０３から出力されるＥセルをＶＣ２５０へ出力する選択を行う。
【００３３】
このように、セルシェーピング装置２００では、帯域生成部２０５、２０８及び出力選択部２０７、２０９の制御によって、メモリブロック２０１に格納されているＣセルの伝送速度及びメモリブロック２０２に格納されているＤセルの伝送速度がｍＣＲに設定され、メモリブロック２０３に格納されているＥセルの伝送速度がＰＣＲに設定されるとともに、１のＶＣ２５０上に、Ｃセル、Ｄセル、Ｅセルの優先順位で出力される。従って、Ｃセルについては即時性を確保し、且つ、データ欠損を生じないように伝送し、Ｄセルについてはデータ欠損を生じないように伝送することができるとともに、伝送効率の向上を図ることができる。
【００３４】
以上、本発明の一実施形態を図面に沿って説明した。しかしながら本発明は前記実施形態に示した事項に限定されず、特許請求の範囲の記載に基いてその変更、改良等が可能であることは明らかである。
【００３５】
【発明の効果】
以上の如く本発明によれば、伝送条件の異なる各セルを、その伝送条件に基づいた優先順位で１のＶＣ上に出力することにより、各セルの伝送条件を維持しつつ伝送効率を向上させることができる。
【図面の簡単な説明】
【図１】伝送条件の異なる２種類のセルを出力するセルシェーピング装置の構成を示すブロック図である。
【図２】伝送条件の異なる３種類のセルを出力するセルシェーピング装置の構成を示すブロック図である。
【符号の説明】
１００  セルシェーピング装置
１０１、１０２  メモリブロック
１０３、１０４  帯域生成部
１０５  出力選択部
２００  セルシェーピング装置
２０１、２０２、２０３  メモリブロック
２０４  ＯＲ回路
２０５  帯域生成部
２０６  分配部
２０７  出力選択部
２０８  帯域生成部
２０９  出力選択部
【図１】
0004305591.tif 000002
【図２】
0004305591.tif 000003