(57)【特許請求の範囲】
【請求項１】
電圧を印加することによって複数のキャパシタンスを充放電する充放電装置であって、
前記複数のキャパシタンスは複数ｇ個のグループに分けられ、
共通導体電位に一端子が結合された電気的エネルギ回収用の回収用キャパシタと、
前記ｇ個のグループにそれぞれ対応付けられた複数の共振インダクタと、を具え、
前記複数の共振インダクタのそれぞれの一方の端子は前記ｇ個のそれぞれのグループのキャパシタンスに結合され、前記複数の共振インダクタのそれぞれの他方の端子は前記回収用キャパシタの他端子に第１のスイッチおよび第２のスイッチを介して結合され、
さらに、前記第１のスイッチをオンすることにより前記回収用キャパシタからｇ個の前記共振インダクタを介して前記ｇ個のそれぞれのグループのキャパシタンスを充電する第１の経路形成手段と、
前記第２のスイッチをオンすることにより前記ｇ個のグループのキャパシタンスを放電させて、ｇ個の前記共振インダクタをそれぞれ介して前記回収用キャパシタに電気的エネルギを回収する第２の経路形成手段と、
前記第１と第２の経路形成手段を制御する制御手段と、を具え、
前記ｇ個のグループの中の各グループの電極は、それぞれ、第３のスイッチを介して第１の電圧源に接続され、第４のスイッチを介して前記共通導体電位に接続され、
前記制御手段は、前記ｇ個のグループのキャパシタンスに対して共通に設けられた前記第１のスイッチと前記第２のスイッチを制御し、かつ、前記第３のスイッチと第４のスイッチを前記ｇ個のグループに対してそれぞれ同じタイミングで制御することを特徴とする充放電装置。
【請求項２】
前記第１の経路形成手段における前記ｇ個の共振インダクタは、前記第２の経路形成手段における前記ｇ個の共振インダクタより小さいインダクタンスを有するものであることを特徴とする、請求項１に記載の充放電装置。
【請求項３】
前記第１の経路形成手段における前記ｇ個の共振インダクタは、前記第２の経路形成手段における前記ｇ個の共振インダクタと同じものであることを特徴とする、請求項１または２に記載の充放電装置。
【請求項４】
請求項１，２または３のいずれかに記載の充放電装置を含む表示装置。
【請求項５】
電気的エネルギ回収用の回収用キャパシタから画面を構成するセルへ電気的エネルギを移動させる充電と、前記セルから前記回収用キャパシタへ電気的エネルギを移動させる電力回収とを行うプラズマ・ディスプレイ・パネルであって、
前記セルに対応して複数の電極が設けられており、
前記複数の電極は複数ｇ個のグループに分けられ、
前記回収用キャパシタは一端子が共通導体電位に結合され、
前記ｇ個のグループに複数の共振インダクタがそれぞれ対応付けられ、
前記複数の共振インダクタのそれぞれの一方の端子は前記ｇ個のそれぞれのグループの電極に結合され、前記複数の共振インダクタのそれぞれの他方の端子は前記回収用キャパシタの他端子に第１のスイッチおよび第２のスイッチを介して結合され、
前記第１のスイッチをオンすることにより前記回収用キャパシタからｇ個の前記共振インダクタを介して前記ｇ個のそれぞれのグループの電極に対応するセルに電気的エネルギを供給する第１の経路形成手段と、
前記第２のスイッチをオンすることにより前記ｇ個のグループの電極に対応するセルのキャパシタンスを放電させて、ｇ個の前記共振インダクタをそれぞれ介して前記回収用キャパシタに電気的エネルギを回収する第２の経路形成手段と、
前記第１と第２の経路形成手段を制御する制御手段と、を具え、
前記ｇ個のグループの中の各グループの電極は、それぞれ、第３のスイッチを介して第１の電圧源に接続され、第４のスイッチを介して前記共通導体電位に接続され、
前記制御手段は、前記ｇ個のグループのキャパシタンスに対して共通に設けられた前記第１のスイッチと前記第２のスイッチを制御し、かつ、前記第３のスイッチと第４のスイッチを前記ｇ個のグループに対してそれぞれ同じタイミングで制御することを特徴とするプラズマ・ディスプレイ・パネル。
【請求項６】
前記ｇ個のグループの電極は、表示のための放電に寄与する電圧が印加される表示電極であり、前記印加される電圧はサステイン・パルス電圧であることを特徴とする、請求項５に記載のプラズマ・ディスプレイ・パネル。
【請求項７】
プラズマ・ディスプレイ・パネルの画面を構成するセルを充放電させるための充放電の方法であって、
前記セルに対応して複数の電極が設けられており、
前記複数の電極は複数ｇ個のグループに分けられ、
前記回収用キャパシタは一端子が共通導体電位に結合され、
前記ｇ個のグループに複数の共振インダクタがそれぞれ対応付けられ、
前記複数の共振インダクタのそれぞれの一方の端子は前記ｇ個のそれぞれのグループのキャパシタンスに結合され、前記複数の共振インダクタのそれぞれの他方の端子は前記回収用キャパシタの他端子に第１のスイッチおよび第２のスイッチを介して結合され、
第１の経路形成手段と、第２の経路形成手段と、
前記第１と第２の経路形成手段を制御する制御手段と、を具え、
前記ｇ個のグループの中の各グループの電極は、それぞれ、第３のスイッチを介して第１の電圧源に接続され、第４のスイッチを介して前記共通導体電位に接続され、
前記制御手段は、前記ｇ個のグループのキャパシタンスに対して共通に設けられた前記第１のスイッチと前記第２のスイッチを制御し、かつ、前記第３のスイッチと第４のスイッチを前記ｇ個のグループに対してそれぞれ同じタイミングで制御し、
前記第１の経路形成手段が、前記セルに印加されるパルスの立ち上がり期間において、前記第１のスイッチをオンすることにより、前記回収用キャパシタの他端子から、ｇ個の前記共振インダクタを介して前記ｇ個のそれぞれのグループの電極のキャパシタンスを充電し、
前記第２の経路形成手段が、前記パルスの立ち下がり期間において、前記第２のスイッチをオンすることにより、ｇ個の前記共振インダクタを介して前記ｇ個のそれぞれのグループの電極のキャパシタンスを放電させて、前記回収用キャパシタに電気的エネルギを回収することを特徴とする、充放電の方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、キャパシタンスに蓄積された電気的エネルギの回収に関し、特に、プラズマ・パネル・ディスプレイ（ＰＤＰ）の画面を構成するセルに形成される容量にパルス状電圧を印加することによって蓄積される電荷を回収する充放電装置、プラズマ・ディスプレイ・パネルおよび充放電の方法に関する。
【背景技術】
【０００２】  対をなすＰＤＰの表示電極間にサステイン・パルス電圧を印加することによってその表示電極間の容量（キャパシタンス）に電荷すなわち電気的エネルギが蓄積される。その電気的エネルギを回収キャパシタを用いて回収する技術が知られている。そのキャパシタに回収された電気的エネルギは、次の表示電極間へのサステイン・パルス電圧の印加に用いられる。【０００３】  １９９９年１２月１０日付けで公開された特開平１１−３３８４１６号公報（Ａ）には、プラズマ・ディスプレイ・パネルの駆動方法が記載されている。この駆動方法では、インダクタを用いずに高速に電極の電位を推移させ、複数のセルに対する電圧印加のパターンに係わらず安定した電力回収を行って消費電力を低減する。この駆動方法では、電力回収用の容量素子の第１端子を電極に接続するとともに、その容量素子の第２端子を、第２電位ラインＧＮＤより低く且つ第２電位ラインとの電位差が第１電位ラインＶｓと第２電位ラインＧＮＤの電位差より大きい電位（−２Ｖｓ）に一時的に固定することによって電力回収を行う。充電状態のその容量素子の第１端子をその電極に接続するとともに、第１端子の電位が第１電位ラインよりも高くなるように第２端子の電位を一時的に固定することによってセルの充電を行う。アドレス電極は複数のグループに分けられ、グループ毎にアドレスドライバＬＳＩと電力回収回路が設けられるようにしてもよい。それによって、電力回収回路１個当たりのアドレス電極間静電容量の和を小さくすることができ、容量充放電の速度を早めることができる。【特許文献１】特開平１１−３３８４１６号公報
【０００４】  １９９９年１２月１０日付けで公開された特開平１１−３３８４１８号公報（Ａ）には、プラズマ・ディスプレイ・パネルの駆動方法およびプラズマ・ディスプレイ・パネル装置が記載されている。この装置では、複数のブロックに分割されたＰＤＰに低コストの無効電力回収回路が設けられる。２つのＸ電極がＦＥＴとコイルとを介して接続され、２つのＹ電極がＦＥＴとコイルとを介して接続され、第１のＸ電極と第２のＹ電極がＦＥＴとコイルを介して接続され、第２のＹ電極と第１のＸ電極がＦＥＴとコイルを介して接続される。第１と第２のＸ電極間のコイルを介する経路を通じて、対をなす第１のＸ電極と第１のＹ電極の間の容量に貯えられていたエネルギを別の対をなす第２のＸ電極と第２のＹ電極の間の容量に放出する。エネルギ放出の途中において第２のＸ電極の電位が電位Ｖｓに達する。第１のＸ電極は接地される。【特許文献２】特開平１１−３３８４１８号公報
【０００５】  ２０００年１２月８日付けで公開された特開２０００−３３８９３４号公報（Ａ）には、容量性負荷の駆動方法が記載されている。この駆動方法では、電極対の各電極電位を２値制御する容量性負荷の駆動において、電極対の一方の電極を、トランスの１次巻線を介してバイアス電位ラインに接続し、且つトランスの２次巻線を介して接地電位ラインに接続するとともに、当該電極対の他方の電極を接地電位ラインに接続し、電極対の電極間の容量を充電する。【特許文献３】特開２０００−３３８９３４号公報
【０００６】  ２００３年３月１４日付けで公開された特開２００３−７６３２１号公報（Ａ）には、プラズマ・ディスプレイ・パネル表示装置が記載されている。この表示装置では、一対の表示電極において、維持期間では一方の電極の立ち上がり期間から他方の電極の立ち下がり期間を時間的に重ねる駆動波形プロセスとする。パルス波形の立ち上がり、立ち下がりの勾配を急にせずに一対の表示電極に印加する維持パルスの間隔を短くする。【特許文献４】特開２００３−７６３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】  回収された電気的エネルギを蓄積している回収用キャパシタによってサステイン・パルスをインダクタを介してＰＤＰの表示電極に印加すると、サステイン・パルスの立ち上がり時間は長くなる傾向がある。そのインダクタは、表示電極に共振的に電気的エネルギを供給するために所要の大きさのインダクタンスを必要とする。そのインダクタのインダクタンスを小さくすると電気的エネルギの回収効率が低下する。【０００８】  発明者たちは、ＰＤＰの駆動において、表示電極間に印加するパルスの幅をより短くし、表示電極へのパルス印加の開始から放電までの遅延をより短くするためには、電気的エネルギの回収効率を低下させることなく表示電極に印加されるパルスの立ち上がり時間を短くすることが望ましい、また、表示電極に印加されるパルスの立ち上がり時間を長くすることなく電気的エネルギの回収効率を高くすることが望ましい、と認識した。【０００９】  本発明の目的は、短い立ち上がり時間のパルスを電極に印加する回路を実現することである。【００１０】  本発明の別の目的は、電極へのパルス印加の開始から放電までの遅延を短くすることである。【００１１】  本発明のさらに別の目的は、電極へ印加するパルスの幅を小さくすることである。【００１２】  本発明のさらに別の目的は、充放電キャパシタンスに蓄積された電気的エネルギの回収効率を高くすることである。
【課題を解決するための手段】
【００１３】  本発明の特徴によれば、充放電装置は、電圧を印加することによって、複数ｇ個のグループに分けられた複数のキャパシタンスを充放電し、さらに、共通導体電位に一端子が結合された電気的エネルギ回収用の回収用キャパシタと、そのｇ個のグループにそれぞれ対応付けられた複数の共振インダクタと、を具える。その複数の共振インダクタのそれぞれの一方の端子はそのｇ個のそれぞれのグループのキャパシタンスに結合され、その複数の共振インダクタのそれぞれの他方の端子はその回収用キャパシタの他端子に結合される。その充放電装置は、さらに、その回収用キャパシタからｇ個の共振インダクタを介してそのｇ個のそれぞれのグループのキャパシタンスを充電する第１の経路形成手段と、そのｇ個のグループのキャパシタンスを放電させて、ｇ個の共振インダクタンスをそれぞれ介してその回収用キャパシタに電気的エネルギを回収する第２の経路形成手段と、その第１と第２の経路形成手段を制御する制御手段と、を具える。【００１４】  また、本発明は、上述の充放電装置を含む表示装置およびプラズマ・ディスプレイ・パネルに関する。【００１５】  また、本発明は、上述の充放電装置の機能を実現する充放電の方法に関する。
【発明の効果】
【００１６】  本発明によれば、電極に印加するパルスの立ち上がり時間を短くすることができ、電極に印加するパルスの幅を小さくすることができ、所定期間内により多数のパルスの位置を確保することによって表示装置の表示品質を向上させることができ、また、充放電キャパシタンスに蓄積された電気的エネルギの回収効率を高くすることができる。
【発明を実施するための最良の形態】
【００１７】  本発明の実施形態を、図面を参照して説明する。図面において、同様の構成要素には同じ参照番号が付されている。【００１８】  図１は、本発明の実施形態による、典型例の表示装置６０の構成を示している。表示装置６０は、ｎ×ｍ個のセルのアレイからなる表示面を有する３電極面放電型のＰＤＰ１０と、セルのアレイを選択的に発光させるためのドライブ・ユニット５０とを具えており、例えばテレビジョン受像機、コンピュータ・システムのモニタ等に利用される。【００１９】  ＰＤＰ１０では、表示放電を生じさせるための電極対を構成する表示電極ＸおよびＹ（Ｘ１，Ｙ１，．．．Ｘｊ，Ｙｊ，．．．Ｘｍ，Ｙｍ）が平行に配置され、これら表示電極ＸおよびＹと直交するようにアドレス電極Ａ（Ａ１，．．．Ａｉ，．．．Ａｍ）が配置されている。表示電極Ｘはサステイン（維持）電極であり、表示電極Ｙはスキャン（走査）電極である。表示電極ＸおよびＹは、典型的には画面の行方向または水平方向に延び、アドレス電極Ａは列方向または垂直方向に延びている。【００２０】  ドライブ・ユニット５０は、ドライバ制御回路５１、データ変換回路５２、電源回路５３、Ｘ電極ドライバ回路またはＸドライバ回路６１、Ｙ電極ドライバ回路またはＹドライバ回路６４、およびアドレス電極ドライバ回路またはＡドライバ回路６８を含んでおり、場合によってＲＯＭを含み得る集積回路の形態で実装される。ドライブ・ユニット５０には、ＴＶチューナまたはコンピュータのような外部装置からＲ，ＧおよびＢの３原色の発光強度を示すフィールド・データＤｆが各種の同期信号とともに入力される。フィールド・データＤｆはデータ変換回路５２の中のフィールドメモリに一時的に記憶される。データ変換回路５２は、フィールド・データＤｆを階調表示のためのサブフィールド・データＤｓｆに変換してＡドライバ回路６８に供給する。サブフィールド・データＤｓｆは、１セル当たり１ビットの表示データの集合であって、その各ビットの値は該当する１つのサブフィールドＳＦにおける各セルの発光の要否を表す。【００２１】  Ｘドライバ回路６１は、ＰＤＰ表示面を構成する複数のセルの壁電圧を均等にするために表示電極Ｘに初期化のための電圧を印加するリセット回路６２と、セルに表示放電を生じさせるために表示電極Ｘにサステイン・パルスを印加するサステイン回路６３とを含んでいる。Ｙドライバ回路６４は、表示電極Ｙに初期化のための電圧を印加するリセット回路６５と、アドレッシングにおいて表示電極Ｙにスキャンパルスを印加するスキャン回路６６と、セルに表示放電を生じさせるために表示電極Ｙにサステイン・パルスを印加するサステイン回路６７とを含んでいる。Ａドライバ回路６８は、表示データに応じてサブフィールド・データＤｓｆによって指定されたアドレス電極Ａにアドレスパルスを印加する。【００２２】  ドライバ制御回路５１は、パルス電圧の印加およびサブフィールド・データＤｓｆの転送を制御する。電源回路５３はユニット内の所要部分に駆動電力を供給する。【００２３】  １つのピクチャ（画面）は典型的には１フレーム期間で構成されており、インターレース型走査では１フレームが２つのフィールドで構成され、プログレッ��ブ型走査では１フレームが１つのフィールドで構成されている。ＰＤＰ１０による表示では、２値の発光制御によってカラー再現を行うために、典型的にはそのような１フィールド期間の入力画像の時系列の１つのフィールドＦを所定数ｑのサブフィールドＳＦに分割する。典型的には、各フィールドＦをｑ個のサブフィールドＳＦの集合に置き換える。しばしば、これらサブフィールドＳＦに順に２０，２１，２２，．．．２ｑ−１等の異なる重みを付けて各サブフィールドＳＦの表示放電の回数を設定する。サブフィールド単位の発光／非発光の組合せでＲ，ＧおよびＢの各色毎にＮ（＝１＋２１＋２２＋．．．＋２ｑ−１）段階の輝度設定を行うことができる。このようなフィールド構成に合わせてフィールド転送周期であるフィールド期間Ｔｆをｑ個のサブフィールド期間Ｔｓｆに分割し、各サブフィールドＳＦに１つのサブフィールド期間Ｔｓｆを割り当てる。さらに、サブフィールド期間Ｔｓｆを、初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および発光のための表示期間ＴＳに分ける。典型的には、リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳにおけるパルス数は重みが大きいほど多く、表示期間ＴＳの長さは重みが大きいほど長い。この場合、サブフィールド期間Ｔｓｆの長さも、該当するサブフィールドＳＦの重みが大きいほど長い。【００２４】  図２は、本発明の実施形態による、Ｘドライバ回路６１、Ｙドライバ回路６４およびＡドライバ回路６８の出力駆動電圧波形の概略的な駆動シーケンスを例示している。なお、図示の波形は一例であり、振幅、極性およびタイミングを様々に変更することができる。【００２５】  リセット期間ＴＲ、アドレス期間ＴＡおよびサステイン期間ＴＳの順序は、ｑ個のサブフィールドＳＦにおいて同じであり、駆動シーケンスはサブフィールドＳＦ毎に繰り返される。各サブフィールドＳＦのリセット期間ＴＲにおいては、全ての表示電極Ｘに対して負極性のパルスＰｒｘ１と正極性のパルスＰｒｘ２とを順に印加し、全ての表示電極Ｙに対して正極性のパルスＰｒｙ１と負極性のパルスＰｒｙ２とを順に印加する。パルスＰｒｘ１、Ｐｒｙ１およびＰｒｙ２は微小放電が生じる変化率で振幅が漸増するランプ波形または鈍波パルスである。最初に印加されるパルスＰｒｘ１およびＰｒｙ１は、前サブフィールドＳＦにおける発光／非発光に係わらず全てのセルに同一極性の適当な壁電圧を生じさせるために印加される。適度の壁電荷が存在するセルにパルスＰｒｘ２およびＰｒｙ２を印加することにより、壁電圧を放電開始電圧とパルス振幅との差に相当する値に調整することができる。セルに加わる駆動電圧は、表示電極ＸおよびＹに印加されるパルスの振幅の差を表す合成電圧である。【００２６】  アドレス期間ＴＡにおいては、発光させるセルのみに発光維持に必要な壁電荷を形成する。全ての表示電極Ｘおよび全ての表示電極Ｙを所定電位にバイアスした状態で、行選択期間（１行分のスキャン時間）毎に選択行に対応した表示電極Ｙに負極性のスキャンパルス−Ｖｙを印加する。この行選択と同時にアドレス放電を生じさせるべき選択セルに対応したアドレス電��ＡのみにアドレスパルスＶａを印加する。つまり、選択行ｊのｍ列分のサブフィールド・データＤｓｆに基づいてアドレス電極Ａ１〜Ａｍの電位を２値制御する。選択セルでは表示電極Ｙとアドレス電極Ａとの間の放電が生じる。そのアドレス放電がトリガとなって、その後の表示電極Ｘ−Ｙ間の面放電が生じる。【００２７】  サステステイン期間ＴＳにおいては、最初に全ての表示電極Ｙに対して所定極性（図の例では正極性）のサステイン・パルスＰｓを印加する。その後、表示電極Ｘと表示電極Ｙとに対して交互にサステイン・パルスＰｓを印加する。サステイン・パルスＰｓの振幅は維持電圧Ｖｓである。サステイン・パルスＰｓの印加によって、所定の壁電荷が残存するセルにおいて面放電が生じる。サステイン・パルスＰｓの印加回数は、上述したようにサブフィールドＳＦの重みに対応する。なお、サステイン期間ＴＳ全体にわたって不要な対向放電を防止するために、アドレス電極Ａをサステイン・パルスＰｓと同極性の電圧Ｖａｓにバイアスする。【００２８】  図１において、各１対の表示電極ＸｊとＹｊで形成されるキャパシタンスＣは容量Ｃを有する。図１のサステイン回路６３および６７によって各１対の表示電極ＸｊとＹｊの間に図２の２つの系列のサステイン・パルスＰｓの電圧Ｖｓがそれぞれ印加される。【００２９】  図３は、ＰＤＰ１０用のサステイン回路６３および６７に用いられる、電気的エネルギ回収すなわち電力回収機能を有する通常のパルス電力供給および回収回路１１と、クランプ回路１４とを示している。全ｎ対の表示電極の合計容量または合計パネル容量Ｃｐａは、全てのｎ対の表示電極ＸおよびＹの間に形成された、例えば２００ｎＦのオーダの合計容量Ｃｐａ＝ｎＣを有する。【００３０】  図３において、パルス電力供給および回収回路１１は、ｎ対の表示電極ＸおよびＹの間の合計パネル容量Ｃｐａより充分大きい容量Ｃｒ（例えばＣｐａの１００倍以上）を有し一方の端子が接地点ＧＮＤに結合された電力回収キャパシタＣｒと、回収キャパシタＣｒに直列にそれぞれの一方の端子がスイッチＳＷ１およびＳＷ３をそれぞれ介して互いに逆極性で並列に結合されたダイオードＤ１およびＤ２と、ダイオードＤ１およびＤ２の他端子の接続点に一端子が結合され他端子が容量Ｃｐａのｎ対の表示電極の各対の一方（ＸまたはＹ）に結合された共通の共振インダクタＬ１と、を含んでいる。共振インダクタＬ１のインダクタンスＬは、典型的には２００〜５００ｎＨである。【００３１】  クランプ回路１４は、共振インダクタＬ１の他端子と一方の表示電極（ＸまたはＹ）との間の接続点にスイッチＳＷ２を介して結合された所定の電圧Ｖｓの定電圧源Ｖｓを含み、その接続点をスイッチＳＷ４を介して接地点ＧＮＤに結合する。【００３２】  図３を参照すると、最初に回収キャパシタＣｒに概ね電圧Ｖｓ／２の電荷が蓄積されており、ｎ対の表示電極の合計パネル容量Ｃｐａには電荷が蓄積されていないものとする。従って、パネル容量Ｃｐａすなわち各キャパシタンスＣにおける電圧ＶＣｐａの値はゼロ（０）である。パルスＰｓの立ち上がりの開始において、スイッチＳＷ１がターンオンすると、回収キャパシタからスイッチＳＷ１、ダイオードＤ１および共��インダクタＬ１を介してｎ個のキャパシタンスＣの合計パネル容量Ｃｐａ＝ｎＣに供給電流が流れ、電荷ｑ〜ＣｐａＶｓが合計パネル容量Ｃｐａに蓄積され、パネル容量Ｃｐａすなわち各キャパシタンスＣの電圧ＶＣｐａが上昇し、パルスＰｓの立ち上がりが形成される。パネル容量Ｃｐａの電圧ＶＣｐａがほぼピーク電圧Ｖｐｍａｘに達したとき、クランプ回路１４のスイッチＳＷ２がターンオンされる。そのピーク電圧Ｖｐｍａｘは電圧Ｖｓより僅かに低い。その後、スイッチＳＷ１がターンオフされる。クランプ回路１４の電圧源Ｖｓは、パネル容量Ｃｐａの電圧を電圧Ｖｓにクランプし、パネル容量Ｃｐａを電圧Ｖｓに維持する。クランプ回路１４はパネル容量Ｃｐａの電圧ＶＣｐａを所定の電圧Ｖｓになるように補償する。その後、サステイン放電が生じ、スイッチＳＷ２がターンオフされる。【００３３】  パルスＰｓの立ち下がりの開始において、スイッチＳＷ３がターンオンされると、合計パネル容量Ｃｐから共振インダクタＬ１、ダイオードＤ２およびスイッチＳＷ３を介して回収キャパシタＣｒに還流電流が流れ、電荷ｑ〜ＣｐａＶｓが回収キャパシタＣｒに追加的に蓄積され、パネル容量Ｃｐａの電圧ＶＣｐａが下降し、パルスＰｓの立ち下がりが形成される。パネル容量Ｃｐａの電圧ＶＣｐａが負方向のピーク電圧Ｖｐｍｉｎにほぼ達したとき、スイッチＳＷ４がターンオンされる。そのピーク電圧Ｖｐｍｉｎは接地電位ＧＮＤまたは０Ｖより僅かに高い。その後、スイッチＳＷ３がターンオフされる。クランプ回路１４の接地点ＧＮＤは、パネル容量Ｃｐａの電圧ＶＣｐａを接地電位ＧＮＤまたは０Ｖにクランプする。その後、スイッチＳＷ４がターンオフされる。このようにして、回収キャパシタＣｒから合計パネル容量Ｃｐａに供給された電荷すなわち電力の大部分が回収される。【００３４】  図３において、抵抗Ｒは表示電極に内在する抵抗を表し、インダクタＬ１とパネル容量Ｃｐａの間に直列に結合されていると見ることができる。パネル容量Ｃｐａの値をＣｐａ＝Ｃｐとし、インダクタＬ１の値をＬ１＝Ｌとすると、一般にパネル容量Ｃｐの電圧ＶＣｐは次の式で表される。【００３５】
【数１】
0004372191.tif 000002
【００３６】  立ち上がり時間Ｔｒおよびピーク電圧Ｖｐｍａｘは次の式で表される。【００３７】
【数２】
0004372191.tif 000003
【００３８】  従って、立ち上がり時間Ｔｒは積ＬＣｐの平方根に比例する。立ち下がり時間も同様にＴｒで表される。従って、Ｃｐをｇ個のグループの容量に分割して各グループ容量Ｃｐａ＝Ｃｐ／ｇとし、それぞれの容量Ｃｐａに対するインダクタンスＬを、ｇ倍より小さいｇ’倍してインダクタンスＬ２＝ｇ’Ｌとすれば、立ち上がり時間および立ち下がり時間Ｔｒは短くなる（Ｔｒ＝（ｇ’／ｇ）１／２・π（ＬＣｐ）１／２）。【００３９】  この場合、電力回収効率ηは、次の式で表される。【００４０】
【数３】
0004372191.tif 000004
【００４１】  従って、回収効率ηは、Ｑ＝（１／Ｒ）（ｇｇ’Ｌ／Ｃｐ）１／２に従って、概ねｇまたはｇ’に応じて高くなる。【００４２】  図４は、本発明の実施形態による、ＰＤＰ１０用のサステイン回路６３および６７に用いられるパルス電圧印加回路６０２を示している。【００４３】  図４において、ＰＤＰ１０のｎ対の表示電極ＸおよびＹは複数のｇ個のグループＧ１、Ｇ２、．．．Ｇｇ（２≦ｇ≦ｎ）に分割されている。個数ｇは、好ましくは例えばｇ＝８〜１０であるが、それより少なくてもまたは多くてもよい。グループＧ１、Ｇ２、．．．Ｇｇにおけるそれぞれの表示電極対の数は、概ね互いに等しいが、正確に互いに等しくなくてもよい。ここでは、簡単化のために各グループＧ１〜Ｇｇの表示電極対の数は等しいものとする。従って、各グループのｎ／ｇ対の表示電極ＸおよびＹは、合計容量Ｃｐｂ＝ｎＣ／ｇを有し、例えばｇ＝８に対して２５ｎＦのオーダの合計容量Ｃｐｂを有する。【００４４】  パルス電圧印加回路６０２は、電気的エネルギ回収すなわち電力回収機能を有するパルス電力供給および回収回路１１０と、それぞれのグループＧ１〜Ｇｇにそれぞれ設けられたクランプ回路１４１、１４２、・・・１４８と、制御信号発生回路１６０と、を具えている。【００４５】  パルス電力供給および回収回路１１０は、パルスＰｓの立ち上がりにおいてそれぞれのグループＧ１〜Ｇｇのｎ／ｇ対の電極ＸおよびＹに電力を供給しパルスＰｓの立ち下がりにおいて電力を回収する。クランプ回路１４１〜１４８の各々は、対応するグループの互いに並列に接続されたｎ／ｇ対の表示電極ＸおよびＹの間の電圧ＶＣｐｂを所定の電圧Ｖｓにクランプする。【００４６】  パルス電力供給および回収回路１１０は、一端子が共通導体電位または接地点ＧＮＤに結合された電力回収キャパシタＣｒと、回収キャパシタＣｒに直列に接続されかつ経路１を形成するように回収キャパシタＣｒの他端子にスイッチＳＷ１を介してアノード（陽極）が結合されたダイオードＤ１と、キャパシタＣｒに直列に接続されかつダイオードＤ１と並列に経路２を形成するように回収キャパシタＣｒの他端子にスイッチＳＷ２を介してカソード（陰極）が結合されたダイオードＤ２と、ダイオードＤ１のカソードとダイオードＤ２のアノードの接続点にそれぞれの一方の端子が結合されかつそれぞれのグループＧ１〜Ｇｇのｎ／ｇ対の表示電極ＸおよびＹのうちの一方の表示電極（ＸまたはＹ）に他方の端子が結合された共通の共振インダクタＬ２１〜Ｌ２８と、を含んでいる。【００４７】  それぞれのグループＧ１〜Ｇｇのｎ／ｇ対の電極ＸおよびＹに対して、共通の共振インダクタＬ２１〜Ｌ２８がそれぞれ設けられている。共振インダクタＬ２１〜Ｌ２８は互いに等しいインダクタンスＬ２を有する。インダクタンスＬ２は、図３のインダクタＬ１のインダクタンスＬのｇ倍より幾分小さい値ｇ’Ｌ（ｇ’＜ｇ）に設定され、例えば４００ｎＨ〜５ｍＨの値である。例えば、ｇが８の場合、ｇ’の値は７であればよい。【００４８】  電力クランプ回路１４１〜１４８の各々は、対応するグループＧ１、Ｇ２、．．．またはＧｇの表示電極対ＸおよびＹの一方の表示電極ＸまたはＹの接続点に対応するスイッチＳＷ２１、ＳＷ２２、．．．ＳＷ２８を介して結合される所定の電圧Ｖｓの定電圧源Ｖｓと、その接続点に対応するスイッチＳＷ４１、ＳＷ４２、．．．ＳＷ４８を介して結合される共通導体電位または接地点ＧＮＤと、を含んでいる。クランプ回路１４１、１４２、・・・１４８は、互いに同様の構成を有する。【００４９】  制御信号発生回路１６０は、パルス電力供給および回収回路１１０およびクランプ回路１４１〜１４８におけるスイッチＳＷ１、ＳＷ２１、・・・ＳＷ２８、ＳＷ３、ＳＷ４１、・・・ＳＷ４８のオン／オフ動作を制御する信号ＣＳＷ１、ＣＳＷ２１、・・・ＣＳＷ２８、ＣＳＷ３、ＣＳＷ４１、・・・ＣＳＷ４８を発生する。スイッチＳＷ１、ＳＷ２１〜ＳＷ２８、ＳＷ３、およびＳＷ４１〜ＳＷ４８は、トランジスタであってもよい。【００５０】  図５は、本発明の実施形態による、スイッチＳＷ１〜ＳＷ４８を制御するための図４の制御信号発生回路１６０の制御信号ＣＳＷ１〜ＣＳＷ４８のオン／オフの状態と、パルス印加時の表示電極キャパシタＣｐｂおよび回収キャパシタＣｒの両端間の電圧ＶＣｐｂおよびＶＣｒの概略の波形を示している。【００５１】  図４および５を参照すると、パルス電圧印加回路６０２において、図１の表示装置６０の電源を投入して回収キャパシタが充放電を繰り返した後の定常動作状態において、回収キャパシタＣｒにほぼ電圧Ｖｓ／２の電荷が蓄積されており、各グループの表示電極容量Ｃｐｂには電荷が蓄積されていないものとする。従って、各グループ表示電極容量Ｃｐｂすなわち各キャパシタンスＣにおける電圧ＶＣｐｂの値はゼロ（０）である。【００５２】  パルスＰｓの立ち上がりの開始のタイミングｔ１において、制御信号ＣＳＷ１に従ってスイッチＳＷ１がターンオンすると、経路１が形成されて、回収キャパシタＣｒからスイッチＳＷ１、ダイオードＤ１および共振インダクタＬ２１〜Ｌ２８の各々を介して各グループ表示電極容量Ｃｐｂに供給電流が流れ、電荷ｑ〜ＣｐｂＶｓが各グループ表示電極容量Ｃｐｂに蓄積され、各グループ表示電極容量Ｃｐｂの電圧ＶＣｐｂが上昇し、パルスＰｓの立ち上がりが形成される。各グループ表示電極容量Ｃｐｂの電圧ＶＣｐｂがピーク電圧Ｖｐｍａｘに達したとき、制御信号ＣＳＷ２１〜ＣＳＷ２８に従ってタイミングｔ２においてクランプ回路１４１〜１４８のスイッチＳＷ２１〜ＳＷ２８がターンオンされる。なお、ダイオードＤ１によってその供給電流とは逆方向に電流は流れない。従って、スイッチＳＷ１は、そのピーク電圧への到達後からスイッチＳＷ２１〜ＳＷ２８のターンオフのタイミングまでの間の任意のタイミングでターンオフしてよい。そのピーク電圧Ｖｐｍａｘは電圧Ｖｓより僅かに低い。この場合、立ち上がり時間Ｔｒは、図３の従来技術のパルス電力供給および回収回路１１の場合より短くなる。クランプ回路１４１〜１４８の電圧源Ｖｓは、各グループ表示電極容量Ｃｐｂの電圧ＶＣｐｂを電圧Ｖｓにクランプし、各グループ表示電極容量Ｃｐｂの電圧ＶＣｐｂを電圧Ｖｓに維持する。クランプ回路１４１〜１４８はパネル容量Ｃｐｂの電圧ＶＣｐｂを所定の電圧Ｖｓになるように補償する。その後、サステイン放電が生じ、制御信号ＣＳＷ２１〜ＣＳＷ２８に従っ���ＳＷ２１〜ＳＷ２８がターンオフされる。【００５３】  パルスＰｓの立ち下がりの開始のタイミングｔ３において、制御信号ＣＳＷ３に従ってスイッチＳＷ３がターンオンされると、各グループ表示電極容量Ｃｐｂから共振インダクタＬ２１〜Ｌ２８、ダイオードＤ２およびスイッチＳＷ３を介して回収キャパシタＣｒに還流電流が流れ、電荷ｑ〜ｇＣｐｂＶｓが回収キャパシタＣｒに蓄積され、各グループ表示電極容量Ｃｐｂの電圧が下降し、パルスＰｓの立ち下がりが形成される。各グループ表示電極容量Ｃｐｂの電圧ＶＣｐｂがほぼ負方向のピーク電圧Ｖｐｍｉｎに達したとき、タイミングｔ４において制御信号ＣＳＷ４１〜ＣＳＷ４８に従ってスイッチＳＷ４１〜ＳＷ４８がターンオンされる。なお、ダイオードＤ２によってその還流電流とは逆方向に電流は流れない。従って、スイッチＳＷ３は、そのピーク電圧への到達後からスイッチＳＷ４１〜ＳＷ４８のターンオフのタイミングまでの間の任意のタイミングでターンオフしてよい。そのピーク電圧Ｖｐｍｉｎは接地電位ＧＮＤまたは０Ｖより僅かに高い。この場合、立ち下がり時間Ｔｒは、図３の従来技術のパルス電力供給および回収回路１１の場合より短くなる。クランプ回路１４１〜１４８の接地点ＧＮＤは、各グループ表示電極容量Ｃｐｂの電圧ＶＣｐｂを接地電位ＧＮＤまたは０Ｖにクランプする。その後、次のタイミングｔ１の前に、制御信号ＣＳＷ４１〜ＣＳＷ４８に従ってスイッチＳＷ４１〜ＳＷ４８がターンオフされる。その後、同様の動作が繰り返される。【００５４】    図６Ａおよび６Ｂは、図３のパルス電力供給および回収回路１１と図４のパルス電力供給および回収回路１１０によるパルスＰｓの波形の比較を示している。この場合、パルス電力供給および回収回路１１０において、インダクタＬ２１〜Ｌ２８の値Ｌ２をｇＬよりできるだけ小さくした（Ｌ２＝ｇ’Ｌ＜ｇＬ）ものである。パルスＰｓの立ち上がり時間および立ち下がり時間Ｔｒが、図３のパルス電力供給および回収回路１１のパルスＰｓより短くなっている。【００５５】  図７Ａおよび７Ｂは、図３のパルス電力供給および回収回路１１と図４のパルス電力供給および回収回路１１０による別のパルスＰｓの波形の比較を示している。この場合、パルス電力供給および回収回路１１０において、インダクタＬ２１〜Ｌ２８の値Ｌ２をｇＬにした（Ｌ２＝ｇＬ）ものである。パルスＰｓの立ち上がり時間および立ち下がり時間Ｔｒは図３のパルス電力供給および回収回路１１のパルスＰｓと同じであるが、図３のパルス電力供給および回収回路１１のパルスＰｓより、ピーク電圧Ｖｐｍａｘが高く、ピーク電圧Ｖｐｍｉｎが低く、電力供給効率および電力回収効率ηはより高くなる。【００５６】  図８は、図４のパルス電圧印加回路６０２を変形した本発明の別の実施形態によるパルス電圧印加回路６０４を示している。パルス電圧印加回路６０４では、ダイオードＤ１のカソードに結合されるインダクタＬ２１〜Ｌ２８は図４のものと同じであるが、ダイオードＤ２のアノードに結合されるインダクタＬ３１、Ｌ３２、．．．Ｌ３８の各々のインダクタンスＬ３は、インダクタＬ２１〜Ｌ２８のインダクタンスＬ２より大きい（Ｌ３＞Ｌ２）。この場合、パルスＰｓ���立ち上がり時間Ｔｒが短くし、パルスＰｓの立ち下がりにおける負方向のピークＶｐｍｉｎをより低くして電力回収効率ηが高くすることができる。【００５７】  代替構成として、図４および８におけるスイッチＳＷ１とダイオードＤ１の配置は入れ替えてもよい。同様に、スイッチＳＷ３とダイオードＤ２の配置は入れ替えてもよい。【００５８】  図９は、本発明の別の実施形態による、ＰＤＰ１０用のサステイン回路６３および６７に用いられる、図４のパルス電圧印加回路６０２と、これと同じ構成の別のパルス電圧印加回路６０３とを示している。この場合、ｎ対の表示電極ＸおよびＹは複数の２ｇ個のグループＧ１、Ｇ２．．．Ｇ２ｇ（２≦ｇ≦ｎ／４）に分割されている。第１のｇ個のグループＧ１〜Ｇｇの表示電極対ＸおよびＹに対してパルス電圧印加回路６０２が設けられ、第２のｇ個のグループＧｇ＋１〜Ｇ２ｇの表示電極対ＸおよびＹに対してパルス電圧印加回路６０３が設けられている。同様に、ｎ対の表示電極ＸおよびＹを３ｇ個以上のグループに分割して、パルス電圧印加回路６０２と同じ構成の３個以上のパルス電圧印加回路を設け、その際、各ｇ個のグループに対して１つのパルス電圧印加回路を対応付けてもよい。【００５９】  同様に、ｎ対の表示電極ＸおよびＹを２ｇ個以上のグループに分割して、図８のパルス電圧印加回路６０４同じ構成の２つ以上のパルス電圧印加回路を設け、その際、各ｇ個のグループに対して１つのパルス電圧印加回路を対応付けてもよい。【００６０】  以上、ＰＤＰについて説明したが、本発明は、これに限定されることなく、例えば、有機および無機ＥＬ、および電圧の印加により電荷を蓄積することで文字などを表示させる電子ペーパーにも適用可能である。【００６１】  以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素を組み合わせること、その変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明の実施形態による、典型例の表示装置の構成を示している。
【図２】図２は、本発明の実施形態による、Ｘドライバ回路、Ｙドライバ回路およびＡドライバ回路の出力駆動電圧波形の概略的な駆動シーケンスを例示している。
【図３】図３は、ＰＤＰ用のサステイン回路に用いられる、電気的エネルギ回収すなわち電力回収機能を有する通常のパルス電力供給および回収回路と、クランプ回路とを示している。
【図４】図４は、本発明の実施形態による、ＰＤＰ用のサステイン回路に用いられるパルス電圧印加回路を示している。
【図５】図５は、本発明の実施形態による、スイッチを制御するための図４の制御信号発生回路の制御信号のオン／オフの状態と、パルス印加時の表示電極キャパシタおよび回収キャパシタの両端間の電圧の概略の波形を示している。
【図６】図６Ａおよび６Ｂは、図３のパルス電力供給および回収回路と図４のパルス電力供給および回収回路によるパルスの波形の比較を示している。
【図７】図７Ａおよび７Ｂは、図３のパルス電力供給および回収回路と図４のパルス電力供給および回収回路による別のパルスの波形の比較を示している。
【図８】図８は、図４のパルス電圧印加回路を変形した本発明の別の実施形態によるパルス電圧印加回路を示している。
【図９】図９は、本発明の別の実施形態による、ＰＤＰ用のサステイン回路に用いられる、図４のパルス電圧印加回路と、これと同じ構成の別のパルス電圧印加回路とを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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