(57)【特許請求の範囲】
【請求項１】
行列状に配列される複数のメモリセルを有するメモリアレイ、および
前記メモリアレイ上にわたって行方向に沿って延在して配置され、各々が前記メモリアレイのメモリセル行を選択するための信号を伝達する複数の行選択線を備え、前記複数の行選択線は、各々が前記行方向に延在する第１の部分と前記列の方向にずらされて配置されかつ前記第１の部分に接続する第２の部分とを含む幅寄せ構造を有する複数の行選択線を含み、
前記複数の行選択線と同一層の配線で形成され、かつ前記行方向に延在して配置され、かつ前記幅寄せ構造の行選択線に隣接してメモリセル行選択に関連する信号または電圧を伝達する信号配線をさらに備え、前記信号配線は、前記幅寄せ構造の行選択線の第２の部分に隣接する領域において前記列方向についての幅が広くされる、半導体記憶装置。
【請求項２】
前記信号配線は、前記メモリアレイの外部に行方向に沿って延在して配置され、かつ前記幅が広くされる部分が前記メモリアレイ上に配置される、請求項１記載の半導体記憶装置。
【請求項３】
各前記メモリセルは、情報を記憶するストレージノードと、前記ストレージノードと対向し、所定の電圧を受けるセルプレートノードとを有するキャパシタを含み、
前記半導体記憶装置は、さらに、
前記信号配線に関して前記行選択線と対向しかつ前記行方向に延在して配置され、前記所定電圧を伝達するセルプレート線を備える、請求項１または２記載の半導体記憶装置。
【請求項４】
前記信号配線は、前記幅が広くされた部分において前記メモリアレイに向かう方向に後退する後退領域を有し、
前記セルプレート線は、前記後退領域に形成される突出部分を含む、請求項３記載の半導体記憶装置。
【請求項５】
前記突出領域が前記メモリアレイに近接する部分において、前記セルプレートノードとの電気的接続のためのコンタクト孔が形成される請求項４記載の半導体記憶装置。
【請求項６】
前記突出部分は、段階的に幅が広くされる、請求項４記載の半導体記憶装置。
【請求項７】
各前記列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、および
前記信号配線上に伝達される信号に応答して活性化され、前記複数のビット線を所定のプリチャージ電圧レベルに設定するビット線電圧設定回路をさらに備える、請求項１から６のいずれかに記載の半導体記憶装置。
【請求項８】
各前記行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線をさらに備え、前記複数のワード線の各々は、対応の行選択線と前記メモリアレイ外部で電気的に接続される、請求項１記載の半導体記憶装置。
【請求項９】
各前記行に対応して配置され、各々に対応の行のメモリセルが接続する複数のサブワード線と、
前記メモリアレイ外部に前記複数のサブワード線各々に対応して配置され、対応のサブワード線がアドレス指定された行に対応して配置されるとき、少なくとも対応の行選択線上の信号に応答して対応のサブワード線を選択状態へ駆動する複数のサブワード線ドライバをさらに備える、請求項１記載の半導体記憶装置。
【請求項１０】
各々が、行列状に配列される複数のメモリセルを有し、行方向に整列して配置される第１および第２のメモリアレイ、
前記第１および第２のメモリアレイ各々の行方向に沿って延在して配置され、各々が前記第１および第２のメモリアレイの各々の行を選択するための信号を伝達する複数の第１の行選択線、
前記第１および第２のメモリアレイ上にわたって共通に行方向に沿って延在して配置され、各々が前記第１および第２のメモリアレイの行を選択するための信号を伝達する複数の第２の行選択線を備え、
前記複数の第２の行選択線は、前記複数の第１の行選択線より上の配線層で形成され、かつ、前記行方向に直線状に延在する第２の行選択線と、前記行方向に延在する第１の部分と前記列の方向にずらされて配置されかつ前記第１の部分に接続する第２の部分とを含む幅寄せ構造を有する第２の行選択線とを含み、前記幅寄せ構造は各メモリアレイ上で形成され、
前記複数の第２の行選択線と同一層の配線で形成され、かつ前記行方向に延在して前記幅寄せ構造の行選択線に隣接して配置される配線をさらに備え、前記配線は、前記幅寄せk増の第２の行選択線の第２の部分に隣接する領域において前記列方向についての幅広部を有する、半導体記憶装置。
【請求項１１】
前記第１メモリアレイと隣接して配置され、データ読出時に対応のメモリセルの記憶データを検知増幅するためのセンスアンプが複数配置される第１のセンスアンプ群と、前記第２のメモリアレイに隣接して配置され前記データ読出時に対応のメモリセルの記憶データを検知増幅するためのセンスアンプが複数配置される第２のセンスアンプ群とを含み、前記第１および第２のセンスアンプ群が行方向に整列するセンスアンプ帯をさらに備え、
前記配線は、前記第１および第２のメモリアレイと前記センスアンプ帯との境界近傍に延在し、前記列方向についての幅広部は、前記第１および第２のメモリアレイ領域上にまで拡張される、請求項１０記載の半導体記憶装置。
【請求項１２】
前記第１および第２のメモリアレイの間に配置され、前記第１の行選択線を選択駆動するための行選択ドライバが複数配置されるドライバ配置領域をさらに備え、
前記ドライバ配置領域上の前記複数の第２の行選択線の配線ピッチは前記複数の第２の行選択線の第２の部分の配線ピッチよりも広い、請求項１１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリマット面積を増加させることなくメモリマット上に配置される配線の抵抗を低下させるための配線構造に関する。より特定的には、この発明は、メモリセル選択信号を伝達する配線と同一層に形成される配線の低抵抗化のための配線構造に関する。
【０００２】
【従来の技術】
図１７は、従来の半導体記憶装置の全体の構成を概略的に示す図である。図１７において、行列状に配列される複数のメモリセルＭＣを有するメモリマット１が、行方向に沿って複数のメモリブロックＭＢ♯０〜ＭＢ♯ｎに分割される。メモリブロックＭＢ♯０〜ＭＢｎそれぞれにおいて、メモリセルＭＣの各行に対応して配置され、各々に対応の行のメモリセルＭＣが接続される複数のサブワード線ＳＷＬと、メモリセルの各列に対応して配置され、各々に対応のメモリセルが接続するビット線対ＢＬＰが設けられる。図１７においては、メモリブロックＭＢ♯０〜ＭＢ♯ｎそれぞれにおいて、１つのサブワード線ＳＷＬと１つのビット線対ＢＬＰと、これらのサブワード線ＳＷＬとビット線対ＢＬＰの交差部に対応して配置されるメモリセルＭＣを代表的に示す。
【０００３】
メモリブロックＭＢ♯０〜ＭＢ♯ｎに共通に、行方向に延在するメインワード線ＭＷＬが配置される。このメインワード線ＭＷＬは、メモリブロックＭＢ♯０〜ＭＢ♯ｎ各々のサブワード線の１または複数の所定数のサブワード線に対応して配置される。サブワード線ＳＷＬそれぞれに対応して、サブワード線ドライバＳＷＤが配置される。サブワード線ドライバＳＷＤの各々は、対応のメインワード線ＭＷＬ上の信号電位に少なくとも従って、対応のサブワード線ＳＷＬを選択状態へ駆動する。メインワード線ＭＷＬが、メモリブロックＭＢ♯０〜ＭＢ♯ｎのそれぞれの各行に対応して配置される場合には、サブワード線ドライバＳＷＤは、この対応のメインワード線ＭＷＬ上の信号電位に従って対応のサブワード線ＳＷＬを選択状態へ駆動する。メインワード線ＭＷＬが、このメモリマット１における複数行のメモリセルに対応して設けられる場合、サブワード線ドライバＳＷＤは、対応のメインワード線ＭＷＬ上の信号電位と、さらにロウアドレスプリデコード信号とに従って対応のサブワード線ＳＷＬを選択状態へ駆動する（この構成については後に説明する）。
【０００４】
半導体記憶装置は、さらに、図示しないアドレス信号に従ってアドレス指定された行に対応して配置されるメインワード線ＭＷＬを選択状態へ駆動する行選択駆動回路２と、スタンバイ状態時、ビット線対ＢＬＰを所定電圧に設定するビット線イコライズ回路３と、ビット線対ＢＬＰそれぞれに対応して設けられるセンスアンプを含み、活性化時対応のビット線対ＢＬＰの電位を差動増幅するセンスアンプ回路４と、図示しない列アドレス信号に従って、アドレス指定された列に対応して配置されるビット線対を選択する列選択回路５を含む。スタンバイ状態においては、メインワード線ＭＷＬは非選択状態にあり、またメモリブロックＭＢ♯０〜ＭＢ♯ｎそれぞれにおいてサブワード線ＳＷＬも、非選択状態にある。ビット線対ＢＬＰは、ビット線イコライズ回路３により、所定電圧（電源電圧Ｖｃｃと接地電圧Ｖｓｓの中間の電圧）レベルに設定される（プリチャージされかつイコライズされる）。
【０００５】
メモリセル選択サイクル（アクティブサイクル）が始まると、まず行選択駆動回路２が、アドレス指定された行に対応するメインワード線ＭＷＬを選択状態へ駆動する。サブワード線ドライバＳＷＤが、対応のサブワード線ＳＷＬが、このアドレス指定された行に対応するとき、少なくともメインワード線ＭＷＬ上の信号電位に従って対応のサブワード線ＳＷＬを選択状態へ駆動する。メモリブロックＭＢ♯０〜ＭＢ♯それぞれにおいてアドレス指定された行に対応して配置されるサブワード線ＳＷＬが選択状態へ駆動される。これにより、メモリセルＭＣの記憶データがビット線対ＢＬＰ上に伝達される。
【０００６】
次に、センスアンプ回路４が活性化され、ビット線対ＢＬＰ上に読出されたメモリセルＭＣのデータが検知され、増幅されかつラッチされる。この後、列選択回路５により選択された列に対応するビット線対ＢＬＰに対し、データの書込または読出が行なわれる。
【０００７】
メモリセル行に対応して配置されるワード線は、複数のメモリブロックＭＢ♯０〜ＭＢ♯ｎに共通に配設されるメインワード線ＭＷＬと、メモリブロックＭＢ♯０〜ＭＢ♯ｎそれぞれにおいてメモリセルＭＣが接続されるサブワード線ＳＷＬの階層構造を有する。メインワード線ＭＷＬにはメモリセルＭＣは接続されないため、高速で、行選択駆動回路２からの行選択駆動信号をこのメインワード線ＭＷＬの終端にまで伝達させることができる。サブワード線ＳＷＬに接続されるメモリセルＭＣの数は少なく、またその寄生容量も小さくなる。したがって、このワード線をメインワード線およびサブワード線の階層構造とすることにより、半導体記憶装置の記憶容量が増大し、１行のメモリセルの数が増加する場合においても、高速でメモリセル行を選択状態へ駆動することができる。
【０００８】
図１８は、図１７に示すサブワード線ドライバＳＷＤの構成の一例を示す図である。図１８においては、メモリブロックＭＢ♯ｉ（ｉ＝０〜ｎ）に対して設けられるサブワード線ドライバを示す。メモリブロックＭＢ♯ｉの４行のメモリセルに対応して配置されるサブワード線ＳＷＬａ〜ＳＷＬｄに対応して１つのメインワード線ＭＷＬが配置される。サブワード線ＳＷＬａ〜ＳＷＬｄそれぞれに対応してサブワード線ドライバＳＷＤａ〜ＳＷＤｄが配置される。
【０００９】
サブワード線ドライバＳＷＤａ〜ＳＷＤｄは、それぞれメインワード線ＭＷＬ上の信号電位が選択状態のＨレベルを示すときに能動化され、それぞれロウプリデコード信号Ｒａ〜Ｒｄに従って対応のサブワード線ＳＷＬａ〜ＳＷＬｄを選択状態へ駆動する。ロウプリデコード信号Ｒａ〜Ｒｄは、１つが選択状態へ駆動され、サブワード線ＳＷＬａ〜ＳＷＬｄの１つを指定する。
【００１０】
この図１８に示す配置の場合、４行のメモリセルに対応して１つのメインワード線ＭＷＬを配置することができ、メインワード線ＭＷＬのピッチ条件を緩和することができ、余裕を持ってメインワード線ＭＷＬを配置することができる。
【００１１】
なお、この図１８に示す構成において、サブワード線ドライバＳＷＤａ〜ＳＷＤｄとして、メインワード線ＮＷＬ上の信号電位に応答して能動化され、それぞれ、ロウプリデコード信号Ｒａ〜Ｒｄを対応のサブワード線ＳＷＬａ〜ＳＷＬｄへ伝達するデコーダの構成が用いられてもよい。
【００１２】
図１９（Ａ）は、図１７に示す半導体記憶装置の１つのメモリブロックの構成を概略的に示す図である。図１９（Ａ）においては、２列に配列されるメモリセルＭＣに関連する部分の構成を示す。
【００１３】
図１９（Ａ）において、メモリブロックＭＢ♯ｉは、行列状に配列される複数のメモリセルＭＣと、メモリセルＭＣの各行に対応して配置され、各々に対応の行のメモリセルＭＣが接続されるサブワード線ＳＷＬａ、ＳＷＬｂ、…と、メモリセル列それぞれに対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対ＢＬＰａ…ＢＬＰｍを含む。ビット線対ＢＬＰａは、ビット線ＢＬａおよび／ＢＬａを有し、ビット線対ＢＬＰｍは、ビット線ＢＬｍおよび／ＢＬｍを含む。ビット線対ＢＬＰａ…ＢＰＬｍとサブワード線ＳＷＬａ、ＳＷＬｂ、…との交差部に対応してメモリセルＭＣが配置される。図１９（Ａ）においては、サブワード線ＳＷＬａとビット線ＢＬａおよびＢＬｍのそれぞれの交差部に対応して配置されるメモリセルＭＣと、サブワード線ＳＷＬｂとビット線／ＢＬａおよびＢＬｍそれぞれとの交差部に対応して配置されるメモリセルＭＣを示す。
【００１４】
メモリセルＭＣは、情報を記憶するメモリキャパシタＭＱと、対応のサブワード線ＳＷＬ（ＳＷＬａまたはＳＷＬｂ）上の信号電位に応答して導通し、メモリキャパシタＭＱを対応のビット線ＢＬ（ＢＬａ，ＢＬｍ）または／ＢＬ（／ＢＬａ，／ＢＬｍ）に接続するアクセストランジスタＭＴを含む。
【００１５】
メモリキャパシタＭＴは、アクセストランジスタＭＴに接続されるストレージノードＳＮに記憶データに応じた電荷を蓄積し、その他方電極に一定のセルプレート電圧Ｖｃｐを受ける。
【００１６】
ビット線イコライズ回路３は、ビット線対ＢＬＰａ…ＢＬＰｍそれぞれに対応して設けられるビット線イコライズ／プリチャージ回路３ａ…３ｍを含む。ビット線イコライズ／プリチャージ回路３ａ〜３ｍの各々は、同じ構成を有し、図１９においては、ビット線対ＢＬＰａに対して設けられビット線イコライズ／プリチャージ回路３ａの具体的構成を代表的に示す。ビット線イコライズ／プリチャージ回路３ａは、ビット線イコライズ指示信号φＢＬＥＱに応答して導通し、ビット線ＢＬａおよび／ＢＬａを電気的に短絡するｎチャネルＭＯＳトランジスタＱ１と、ビット線イコライズ指示信号φＢＬＥＱの活性化に応答して導通し所定のプリチャージ電圧Ｖｂｌをビット線ＢＬａおよび／ＢＬａ上に伝達するｎチャネルＭＯＳトランジスタＱ２およびＱ３を含む。
【００１７】
センスアンプ回路４は、ビット線対ＢＬＰａ…ＢＬＰｍそれぞれに対応して設けられ、センスアンプ活性化信号φＳＡの活性化に応答して活性化され、対応のビット線対ＢＬＰａ…ＢＬＰｍ上の信号電位を差動的に増幅しかつラッチするセンスアンプ（ＳＡ）４ａ…４ｍを含む。センスアンプ（ＳＡ）４ａ〜４ｍの各々は、交差結合されたｐチャネルＭＯＳトランジスタおよび交差結合されたｎチャネルＭＯＳトランジスタを含む。
【００１８】
列選択回路５は、ビット線対ＢＬＰａ…ＢＬＰｍそれぞれに対応して設けられ、列選択信号ＹＳａ…ＹＳｍに応答して導通し、対応のビット線対ＢＬＰａ…ＢＬＰｍを内部データバスＩ／Ｏに接続するＩＯゲート５ａ…５ｍを含む。次に、この図１９（Ａ）に示す半導体記憶装置の動作を図１９（Ｂ）に示す信号波形図を参照して説明する。
【００１９】
スタンバイ状態時においては、アレイ活性化信号ＡＣＴは、Ｌレベルにあり、ビット線イコライズ指示信号φＢＬＥＱはＨレベルにある。この状態においては、ビット線イコライズ／プリチャージ回路３ａ〜３ｍは、活性状態にあり、ビット線対ＢＬＰａ〜ＢＬＰｍを、プリチャージ電圧Ｖｂｌレベルにプリチャージしかつイコライズする。サブワード線ＳＷＬ（ＳＷＬａ、ＳＷＬｂ、…）は、非選択状態のＬレベルにされ、またセンスアンプ活性化信号φＳＡも非活性状態のＬレベルにある。ここで、アレイ活性化信号ＡＣＴは、メモリセル行選択指示信号が外部から与えられると内部で活性化される信号であり、標準ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）における内部ロウアドレスストローブ信号に相当する。
【００２０】
また、センスアンプ活性化信号としては、ｎチャネルＭＯＳトランジスタからなるＮセンスアンプ部とｐチャネルＭＯＳトランジスタで構成されるｐセンスアンプ部をそれぞれ活性化する信号が存在するが、図１９（Ｂ）において、１つのセンスアンプ活性化信号φＳＡで示す。
【００２１】
メモリセル行を選択状態へ駆動するアレイ活性化指示信号（外部ロウアドレスストローブ信号またはアクティブコマンド）が与えられると、アレイ活性化指示信号ＡＣＴが活性状態となり、応じてビット線イコライズ指示信号φＢＬＥＱがＬレベルに立下がり、ビット線イコライズ／プリチャージ回路３ａ〜３ｍが非活性状態とされ、ビット線対ＢＬＰａ〜ＢＬＰｍのイコライズ／プリチャージ動作が完了する。この状態においては、ビット線対ＢＬＰａ〜ＢＬＰｍは、プリチャージ電圧Ｖｂｌでフローティング状態となる。
【００２２】
次いで、アドレス指定された行に対応して配置されたサブワード線ＳＷＬの電位が立上がり、この選択サブワード線ＳＷＬに接続されるメモリセルＭＣの記憶データが対応のビット線に伝達される。図１９（Ｂ）においては、代表的に、ビット線ＢＬ，／ＢＬを示し、またＨレベルの記憶データが読出される場合のビット線の信号波形を示す。ビット線ＢＬおよび／ＢＬは対をなして配設されており、ビット線ＢＬおよび／ＢＬの一方にメモリセルデータが読出された場合、他方のビット線は、プリチャージ電圧Ｖｂｌの電圧レベルを維持する。
【００２３】
ビット線ＢＬおよび／ＢＬの電位差が十分大きくなると、センスアンプ活性化信号φＳＡが活性化され、センスアンプ４ａ〜４ｍが活性化され、それぞれビット線対ＢＬＰａ〜ＢＬＰｍ上に読出されたメモリセルデータの差動増幅を行なう。これにより、ビット線対ＢＬＰａ〜ＢＬＰｍの電位が、電源電圧Ｖｃｃおよび接地電圧のレベルに読出データに応じて設定される。
【００２４】
このセンスアンプ動作完了後、図２２（Ａ）に示すＩＯゲート５ａ〜５ｍを介して列選択信号ＹＳａ〜ＹＳｍに従って選択列に対するデータの書込または読出が行なわれる。
【００２５】
【発明が解決しようとする課題】
階層ワード線構成においては、メインワード線に対して行選択信号を伝達することにより、高速でメモリマット終端部にまで行選択信号を伝達し、これにより、ワード線を高速で選択状態へ駆動することを図る。しかしながら、このワード線（メインワード線およびサブワード線両者を含む）を選択状態へ駆動する場合、ビット線イコライズ指示信号φＢＬＥＱが非選択状態へ駆動された後でないと、サブワード線ＳＷＬの信号電位を立上げることはできない。ビット線イコライズ／プリチャージ回路３ａ〜３ｍの活性化時に、サブワード線ＳＷＬの電位が上昇すると、選択メモリセルのデータが破壊される。したがって、高速でワード線を選択状態へ駆動するためには、できるだけ早く、ビット線イコライズ指示信号φＢＬＥＱを非選択状態へ駆動する必要がある。
【００２６】
また、メモリサイクルが完了し、アレイ活性化信号ＡＣＴが非活性状態とされた場合においても、ビット線イコライズ指示信号φＢＬＥＱを高速で活性状態へ移行させる必要がある。これは、ビット線イコライズに長時間を要する場合、いわゆるＲＡＳプリチャージ期間が長くなり、高速でワード線を順次選択状態へ駆動することができなくなるためである。
【００２７】
一方、このビット線イコライズ指示信号φＢＬＥＱを伝達する信号線には、ビット線対それぞれに対して設けられたビット線イコライズ／プリチャージ回路に含まれるトランジスタのゲートが接続されており、大きなゲート容量が接続される。したがって、この大きな寄生容量を高速で駆動するために、ビット線イコライズ指示信号φＢＬＥＱを伝達する信号線は、低抵抗のたとえば第１層アルミニウム配線層で形成される。これにより、ＲＣ遅延を低減し、高速でビット線イコライズ／プリチャージ回路を活性／非活性化させる。
【００２８】
図２０は、従来の半導体記憶装置の配線レイアウトを概略的に示す図である。図２０において、メモリマット１においては、行方向に沿ってメインワード線ＭＷＬを構成する第１層アルミニウム配線層の配線１０が行方向に延在して配置される。この第１層アルミニウム配線１０は、その幅Ｌおよびスペース（間隔）Ｓが等しくされており、これにより、メインワード線ＭＷＬ全てにおけるＲＣ遅延を等しくしている。また、この導電配線１０は、その配線長を最小として高速で信号を伝達するために、行方向に直線状に延在される。
【００２９】
センスアンプ配置領域１１とメモリマット１の間に、セルプレート電圧Ｖｃｐを伝達するための第１層アルミニウム配線で構成される導電配線１２およびビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線１３が行方向に沿って延在して配置される。このセルプレート電圧Ｖｃｐを伝達する導電配線１２は、適当な領域において、下層のセルプレートノードに電気的に接続される。ビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線１３は、高速でビット線イコライズ指示信号φＢＬＥＱを伝達するために、できるだけその幅を広くする必要がある。
【００３０】
しかしながら、図２０の線２０Ａ−２０Ａに沿った断面構造を示す図２１に示すように、メインワード線ＭＷＬを構成する導電配線１０、セルプレート電圧Ｖｃｐを伝達する導電配線１２およびビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線１３は、すべて同じ層の第１層アルミニウム配線層（１Ａｌ）に形成されており、配線間容量などを考慮して、そのスペースの最小値が決定され、ビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線１３の幅を、センスアンプ配置領域１１のレイアウトに影響を及ぼすことなく広くすることができない。したがって、この導電配線１３の配線幅を広くして、その抵抗を小さくした場合、センスアンプ配置領域１１のレイアウトが影響を受けるため、等価的に、この導電配線１３およびセンスアンプ配置領域１１が占有する面積が大きくなるという問題が生じる。特に、後に詳細に説明するが、メモリマットを列方向に沿って複数の行ブロックに分割し、隣接行ブロック間にセンスアンプを配置する構成の場合、このセンスアンプ配置領域の面積が等価的に大きくなると、メモリマットの面積が増加し、チップサイズを増加させてしまうという問題が生じる。
【００３１】
また、センスアンプ配置領域に配置されたセンスアンプは、ビット線対それぞれに設けられており、これらのビット線対ＢＬＰａ〜ＢＬＰｍを高速で駆動する必要がある。
【００３２】
図２２は、センスアンプ回路に含まれるセンスアンプＳＡの構成の一例を示す図である。図２２において、センスアンプＳＡは、ゲートおよびドレインが交差結合されるｐチャネルＭＯＳトランジスタＰＱａおよびＰＱｂと、Ｐセンス活性化信号φＳＰの活性化（Ｌレベル）に応答して導通し、センス電源線１４上の電源電圧ＶｃｃをｐチャネルＭＯＳトランジスタＰＱａおよびＰＱｂのソースに伝達するｐチャネルＭＯＳトランジスタＰＱｃと、ゲートおよびドレインが交差結合されるｎチャネルＭＯＳトランジスタＮＱａおよびＮＱｂと、Ｎセンス活性化信号φＳＮの活性化（Ｈレベル）に応答して導通し、センス接地線１５上の接地電圧ＶｓｓをＭＯＳトランジスタＮＱａおよびＮＱｂのソースに伝達するｎチャネルＭＯＳトランジスタＮＱｃを含む。
【００３３】
ＭＯＳトランジスタＰＱａおよびＰＱｂのそれぞれのドレインは、ビット線ＢＬおよび／ＢＬに接続され、ＭＯＳトランジスタＮＱａおよびＮＱｂのドレインがそれぞれ、ビット線ＢＬおよび／ＢＬに接続される。
【００３４】
この図２２に示すセンスアンプＳＡの構成において、ＭＯＳトランジスタＱＰｃの活性化時、ＭＯＳトランジスタＰＱａおよびＰＱｂにより、ビット線ＢＬおよび／ＢＬのうちの高電位のビット線に、センス電源線１４から電流が供給され、高電位のビット線が電源電圧Ｖｃｃレベルにまで駆動される。一方、ＭＯＳトランジスタＮＱａ〜ＮＱｃにより、ビット線ＢＬおよび／ＢＬの低電位のビット線が、センス接地線１５上の接地電圧Ｖｓｓレベルまで駆動される。
【００３５】
センス電源線１４およびセンス接地線１５は、このセンスアンプ配置領域１１（図２０参照）に配置されるセンスアンプに共通に設けられる。したがって、センス電源線１４およびセンス接地線１５は、数多くのビット線の充放電を行なうために、安定に電流を供給する必要がある。このセンスアンプ回路の動作時、数多くのセンスアンプＳＡが同時に動作するため、多くのビット線充放電電流が流れる。このビット線充放電電流によりセンス電源線１４およびセンス接地線１５上の電圧レベルが変動した場合、高速でセンス動作を行なうことができず、データアクセスタイミングが遅れるという問題が生じる。したがって、このようなセンス動作時において安定にビット線充放電のための電流を供給するためには、センス電源線１４およびセンス接地線１５の抵抗はできるだけ小さくし、かつその電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを安定に保持する必要がある。
【００３６】
しかしながら、この場合、図２０のセンスアンプ配置領域１１においてセンス電源線１４およびセンス接地線１５が配置されるが、配線幅を広くした場合、センスアンプ配置領域１１の面積が増大するという問題が生じる。これは、センス電源線１４およびセンス接地線１５も、図２１に示す導電配線と同様第１層アルミニウム配線層に形成されるためである。センス電源線１４およびセンス接地線１５を第２層アルミニウム配線層に形成した場合、図１９に示す列選択信号ＹＳａ〜ＹＳｍを伝達する列選択線が第２層アルミニウム配線層で構成されており、配線衝突が生じるため、これらのセンス電源線１４およびセンス接地線１５を第２層アルミニウム配線層に配置することはできない。
【００３７】
ビット線イコライズ指示信号の問題は、ワード線がメインワード線／サブワード線の階層ワード線構成でなく、通常のポリシリコンワード線と上層の低抵抗配線とがワード線シャント領域で電気的に接続されるワード線杭打ち構造を有する場合においても同様の問題が生じる。
【００３８】
それゆえ、この発明の目的は、メモリマット面積を増加させることなく配線抵抗を大幅に低減することのできる半導体記憶装置を提供することである。
【００３９】
この発明の他の目的は、センスアンプ帯領域に配置される低抵抗導電配線の抵抗をさらに低下させることのできる半導体記憶装置を提供することである。
【００４０】
この発明のさらに他の目的は、メモリマット占有面積を増加させることなく、センス電源を強化することのできる半導体記憶装置を提供することである。
【００４１】
【課題を解決するための手段】
この発明は、要約すれば、メモリアレイ上に配設されるメモリセル選択信号を伝達する信号配線を幅寄せしてメモリアレイ上に空き領域を形成し、この空き領域に対象となる配線の配置領域を確保し、これにより、対象となる配線の幅を広くする。
【００４２】
すなわち、請求項１に係る半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリアレイと、このメモリアレイ上にわたって行方向に沿って延在して配置され、各々がメモリアレイのメモリセル行を選択するための信号を伝達する複数の行選択線を備える。これら複数の行選択線は、各々が行方向に延在する第１の部分とこの第１の部分に対し列の方向にずらされて配置されかつ第１の部分に接続する第２の部分とを含む幅寄せ構造を有する複数の行選択線を含む。
【００４３】
請求項１に係る半導体記憶装置は、さらに、この行選択線と同一層の配線で形成され、かつ行方向に延在して配置され、かつさらに幅寄せ構造の行選択線に隣接して配置され、メモリセル行選択動作に関連する信号／電圧を伝達する信号配線をさらに備える。この信号配線は、幅寄せ構造の行選択線の第２の部分に隣接する領域において列方向についての幅が広くされる。
【００４４】
請求項２に係る半導体記憶装置は、請求項１の信号配線が幅が広くされた部分がメモリアレイ上に配置される。
【００４５】
請求項３に係る半導体記憶装置は、請求項１または２のメモリセルが、情報を記憶するストレージノードと、このストレージノードと対向して配置されかつ所定の電圧を受けるセルプレートノードとを有するキャパシタを含む。
【００４６】
請求項３の半導体記憶装置は、さらに、信号配線に関して行選択線と対向するようにかつ行方向に延在して配置され、所定電圧を伝達するセルプレート線を備える。
【００４７】
請求項４に係る半導体記憶装置は、請求項３の半導体記憶装置の信号配線が、幅が広くされた部分においてアレイに向かう方向に後退する後退領域を有する。セルプレート線は、この後退領域に形成される突出部分を含む。
【００４８】
請求項５に係る半導体記憶装置は、請求項４の装置において、突出領域のメモリアレイに近接する部分においてセルプレートノードとの電気的接続をとるためのコンタクト孔が形成される。
【００４９】
請求項６に係る半導体記憶装置は、請求項４の突出部分が、段階的に幅が広くされる。
【００５０】
請求項７に係る半導体記憶装置は、請求項１から６の半導体記憶装置が、さらに、各列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、信号配線上に伝達される信号に応答して活性化され、これら複数のビット線を所定のプリチャージ電圧レベルに設定するビット線電圧設定回路を備える。
【００５１】
請求項８に係る半導体記憶装置は、請求項１の装置が、さらに、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線を備える。これら複数のワード線は行選択線に対応して配置され、メモリアレイ外部で対応の行選択線と電気的に接続される。
【００５２】
請求項９に係る半導体記憶装置は、請求項１の半導体記憶装置が、さらに、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のサブワード線と、メモリアレイ外部に複数のサブワード線各々に対応して配置され、対応のサブワード線がアドレス指定された行に対応して配置されるとき、少なくとも対応の行選択線上の信号に応答して対応のサブワード線を選択状態へ駆動する複数のサブワード線ドライバを備える。
【００５３】
請求項１０に係る半導体記憶装置は、各々が、行列状に配列される複数のメモリセルを有し、行方向に整列して配置される第１および第２のメモリアレイと、第１および第２のメモリアレイ各々の行方向に沿って延在して配置され、各々が第１および第２のメモリアレイの各々の行を選択するための信号を伝達する複数の第１の行選択線と、第１および第２のメモリアレイ上にわたって共通に行方向に沿って延在して配置され、各々が第１および第２のメモリアレイの行を選択するための信号を伝達する複数の第２の行選択線を備える。
複数の第２の行選択線は、複数の第１の行選択線より上の配線層で形成され、かつ、行方向に直線状に延在する第２の行選択線と、行方向に延在する第１の部分と列の方向にずらされて配置されかつ第１の部分に接続する第２の部分とを含む幅寄せ構造を有する第２の行選択線とを含む。幅寄せ構造は各メモリアレイ上で形成される。
複数の第２の行選択線と同一層の配線で形成され、かつ行方向に延在して幅寄せ構造の行選択線に隣接して配置される配線がさらに設けられる。この配線は、幅寄せk増の第２の行選択線の第２の部分に隣接する領域において前記列方向についての幅広部を有する。
【００５４】
請求項１１に係る半導体記憶装置は、請求項１０の半導体記憶装置が、第１メモリアレイと隣接して配置され、データ読出時に対応のメモリセルの記憶データを検知増幅するためのセンスアンプが複数配置される第１のセンスアンプ群と、第２のメモリアレイに隣接して配置されデータ読出時に対応のメモリセルの記憶データを検知増幅するためのセンスアンプが複数配置される第２のセンスアンプ群とを含み、第１および第２のセンスアンプ群が行方向に整列するセンスアンプ帯をさらに備える。
配線は、第１および第２のメモリアレイとセンスアンプ帯との境界近傍に延在し、列方向についての幅広部は、第１および第２のメモリアレイ領域上にまで拡張される。
【００５５】
請求項１２に係る半導体記憶装置は、請求項１１の半導体記憶装置が、第１および第２のメモリアレイの間に配置され、第１の行選択線を選択駆動するための行選択ドライバが複数配置されるドライバ配置領域をさらに備える。
ドライバ配置領域上の複数の第２の行選択線の配線ピッチは、複数の第２の行選択線の第２の部分の配線ピッチよりも広い。
【００５６】
メモリセルアレイ上においてセル選択信号伝達線を幅寄せすることにより、メモリアレイ領域上に空き領域が形成され、信号／電圧配線をこの空き領域にまで拡張することにより、メモリアレイ面積を増加させることなく信号／電圧配線の幅を広くすることができ、配線抵抗を低減することができ、安定かつ高速に、所望の信号／電圧を伝達することができる。
【００５７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１において用いられる半導体記憶装置のメモリマットの構成を概略的に示す図である。図１において、メモリマット１は、行方向および列方向に沿って複数のメモリアレイＭＡに分割される。行方向に沿って整列して配置されるメモリアレイＭＡは、行ブロックＲＢ♯ｉ（ｉ＝０〜ｍ）を構成し、列方向に整列して配置されるメモリアレイＭＡは、列ブロックＣＢ♯ｊ（ｊ＝０〜ｎ）を構成する。メモリアレイＭＡそれぞれにおいてサブワード線ＳＷＬは、メモリセルの各行に対応して配置される。これらのサブワード線ＳＷＬには、対応のメモリアレイＭＡ内の対応の行に配置されたメモリセルが接続される。
【００５８】
行ブロックＲＢ♯ｉに含まれるメモリアレイＭＡに共通にメインワード線ＭＷＬが配置される。このメインワード線ＭＷＬは、対応の行ブロックＲＢ♯ｉ内のメモリアレイＭＡそれぞれの所定数の行（サブワード線）に対応して配置される。
【００５９】
列方向に沿って隣接するメモリアレイＭＡの間に、センスアンプ群ＳＡＧが配置される。センスアンプ群ＳＡＧは、一例として、交互配置型シェアードセンスアンプ構成を備え、選択メモリアレイ（選択メモリセルを含むメモリアレイ）の両側に設けられたセンスアンプ群ＳＡＧによりセンス動作が行なわれる。センスアンプ群ＳＡＧは、列方向に隣接するメモリアレイＭＡにより共有される。
【００６０】
行方向に整列するセンスアンプ群ＳＡＧが、センスアンプ帯ＳＢ♯ｋ（ｋ＝０〜ｍ＋１）を構成する。このセンスアンプ帯ＳＢ♯の領域においてセンスアンプ群ＳＡＧ、ならびに後に説明するビット線イコライズ回路、およびビット線分離ゲートが設けられる。
【００６１】
行方向に隣接するメモリアレイＭＡの間に、サブワード線ドライバが配置される（図１においては明確に示さず）。列ブロックＣＢ♯０〜ＤＢ♯ｎそれぞれに対応してサブワード線ドライバ配置領域ＳＤＢ♯０〜ＳＤＢ♯ｎが配置される。サブワード線ドライバ配置領域ＳＤＢ♯０〜ＳＤＢ♯ｎにおいてはサブワード線ドライバが配置されており、したがって、メモリセルは配置されていない。
【００６２】
図２は、センスアンプ帯の構成を概略的に示す図である。図２においては、列方向において隣接するメモリアレイＭＡａおよびＭＡｂの１列のメモリセルに対応する部分の構成を示す。図２において、メモリアレイＭＡａに含まれるビット線ＢＬおよび／ＢＬは、ビット線分離ゲート６ｉａを介してノードＮＤおよびＺＮＤにそれぞれ接続される。メモリアレイＭＡｂのビット線ＢＬおよび／ＢＬは、ビット線分離ゲート６ｉｂを介してノードＮＤおよびＺＮＤにそれぞれ接続される。ビット線分離ゲート６ｉａおよび６ｉｂは、それぞれビット線分離指示信号ＢＬＩａおよびＢＬＩｂに応答して導通する。ビット線分離指示信号ＢＬＩａおよびＢＬＩｂは、通常、Ｈレベルにあり、メモリアレイＭＡａが選択メモリセルを含むとき、ビット線分離指示信号ＢＬＩｂがＬレベルとなる。逆に、メモリアレイＭＡｂが選択メモリセルを含む場合、ビット線分離指示信号ＢＬＩａがＬレベルとなる。
【００６３】
ノードＮＤおよびＺＮＤの間に、信号線７を介して与えられるビット線イコライズ指示信号φＢＬＥＱに応答して活性化され、メモリアレイＭＡａおよびＭＡｂのビット線ＢＬおよび／ＢＬをビット線分離ゲート６ｉａおよび６ｉｂを介して中間電圧Ｖｂｌレベルにプリチャージしかつイコライズするビット線イコライズ／プリチャージ回路（Ｅ／Ｐ）３ｉが設けられる。このビット線電位設定回路としてのビット線イコライズ／プリチャージ回路３ｉが、中間電圧伝達線９を介して与えられる中間電圧ＶｂｌをメモリアレイＭＡａおよびＭＡｂの対応のビット線ＢＬおよび／ＢＬに伝達する。
【００６４】
信号線７とビット線イコライズ／プリチャージ回路３ｉの間に、メモリセルＭＣに含まれるキャパシタ（図２２参照）へセルプレート電圧Ｖｃｃを与えるセルプレート線８が設けられる。ビット線イコライズ指示信号φＢＬＥＱを伝達する信号線７とセルプレート電圧Ｖｃｐを伝達するセルプレート８は、同一配線層に形成され、たとえば第１層アルミニウム配線層で形成される。
【００６５】
ノードＮＤおよびＺＮＤには、センスアンプ活性化信号φＳＡに応答して活性化され、ノードＮＤおよびＺＮＤの電位を差動増幅するセンスアンプ（ＳＡ）４ｉが設けられる。このセンスアンプ４ｉの構成は図２２に示す構成と同様である。
【００６６】
ノードＮＤおよびＺＮＤに対しさらに、列選択信号ＹＳに応答して導通し、ノードＮＤおよびＺＮＤをローカルデータバスＬＩＯに接続するＩＯゲート５ｉが設けられる。ローカルデータバスＬＩＯは、メモリアレイＭＡａおよびＭＡｂに共通に設けられる。このローカルデータバスＬＩＯは、通常、メモリアレイＭＡａおよびＭＡｂが配置される領域内においてのみ行方向に沿って延在して配置される。
【００６７】
またメモリアレイＭＡａにおいてはメインワード線ＭＷＬに対応してサブワード線ＳＷＬが配置され、このサブワード線ＳＷＬとビット線ＢＬの交差部に対応してメモリセルＭＣが配置される。メインワード線ＭＷＬは、信号線７およびセルプレート線８と同じ配線層に形成される。
【００６８】
図３は、メインワード線のレイアウトを概略的に示す図である。図３において、メインワード線ＭＷＬとなる導電配線は、メモリアレイＭＡそれぞれにおいて、その行方向についての中央領域において幅寄せされる。すなわち、メインワード線ＭＷＬとなる導電配線は、行方向に直線状に延在する導電配線１０ａと、メモリアレイＭＡの周辺部近傍に配設され、そのアレイ上において位置が、列方向にずらされる幅寄せ構造を有する導電配線１０ｂを含む。幅寄せ構造とは行方向に延びる第１の部分をこの第１の部分より列方向にずらせて配置される第２の部分を含む構造を称す。これらの導電配線１０ｂは、導電配線１０ａのスペースおよび幅よりもそのスペースおよび幅が小さくされる。たとえば、導電配線１０ａは、幅およびスペースが０．９６μｍであり、一方、導電配線１０ｂは、幅およびスペースが、０．９１μｍに設定される。導電配線１０ｂを設けることにより、その幅およびスペースの低減長さをｄとするとともに導電配線１０ｂの本数をａとすると、メモリアレイＭＡの最外側の導電配線１０ｂは、直線状に延在して配置される場合に比べて、２・ａ・ｄだけ列方向にずらされる。したがって、メモリアレイＭＡそれぞれにおいて、その幅寄せによる空き領域１５が形成される。この空き領域１５は、単にメモリアレイＭＡの上において形成されるだけであり、この空き領域１５を、配線拡張領域として利用する。
【００６９】
この導電配線１０ａおよび１０ｂは、行方向に整列するメモリアレイＭＡの間のサブワード線ドライバが配置されるサブワード線ドライバ帯ＳＤＢ♯においてサブワード線と接続される。したがって、このサブワード線ドライバ帯ＳＤＢ♯においては、これらの導電配線１０ａおよび１０ｂは、幅寄せされず、直線状に延在し、それらの導電配線１０ａおよび１０ｂの幅およびスペースは同じ（たとえば０．９６μｍ）に設定される。それにより、サブワード線ドライバの配置に何ら悪影響を及ぼすことくなく、メモリアレイＭＡ上において導電配線１０ｂの幅寄せにより空き領域１５を形成することができる。
【００７０】
列方向において隣接するメモリアレイＭＡの間の領域すなわちセンスアンプ帯ＳＢ♯ａおよびＳＢ♯ｂにおいては、それぞれ、図２に示す回路構成が配置される。このセンスアンプ帯ＳＢ♯ａおよびＳＢ♯ｂにおいては、メインワード線ＭＷＬとなる導電配線１０ａおよび１０ｂと同一層に、ビット線イコライズ指示信号φＢＬＥＱを伝達する信号線７、セルプレート電圧Ｖｃｐを伝達するセルプレート線８が配置される。これらのうちの対象となる配線を、その空き領域１５上にわたってその線幅を拡張する。これにより、センスアンプ帯ＳＢ♯ａおよびＳＢ♯ｂの列方向についての長さを増加させることなく、必要な特性を備える配線を配置することができる。
【００７１】
また、メインワード線となる導電配線１０ｂは、その一部（第２の部分）の位置が、列方向に沿ってずらされるだけであり、全体としての長さの増加は、わずかであるため、ＲＣ（抵抗および容量）はほとんど増加せず、行選択信号の伝搬遅延は生じず、図２０に示す配線と同様高速でサブワード線を選択状態へ駆動することができる。
図４は、メインワード線とサブワード線との対応関係を概略的に示す図である。図４において、２本のメインワード線ＭＷＬａおよびＭＷＬｂが、列方向に沿ってその位置がずらされる幅寄せ構造を有する。メインワード線ＭＷＬａに対応してサブワード線ＳＷＬａ〜ＳＷＬｄが配置される。このメインワード線ＭＷＬａは、サブワード線ドライバＳＷＤａ〜ＳＷＤｄを介してサブワード線ＳＷＬａ〜ＳＷＬｄに結合される。サブワード線ドライバＳＷＤａ〜ＳＷＤｄは、それぞれ、行プリデコード信号Ｒａ〜Ｒｄとメインワード線ＮＷＬａ上の信号電位に従って対応のサブワード線を選択状態へ駆動する。サブワード線ドライバＳＷＤａ〜ＳＷＤｄのピッチが、サブワード線ＳＷＬａ〜ＳＷＬｄのピッチに対応する。メインワード線ＭＷＬｂも、同様、４本のサブワード線に対応して設けられる。したがって、これらのメインワード線ＭＷＬａおよびＭＷＬｂが、サブワード線ドライバと接続される領域ＳＤＢ♯ににおいては、サブワード線ドライバＳＷＤ（ＳＷＤａ〜ＳＷＤｄ）のピッチにそれれらのメインワード線ＭＷＬａ〜ＭＷＬｂのピッチを対応させる必要がある。したがって、このサブワード線ドライバ配置領域（サブワード線ドライバ帯）ＳＡＤＢ♯においては、メインワード線ＭＷＬａ〜ＭＷＬｂは、図３に示す導電配線１０ａと同様、行方向に直線的に延在しかつそのピッチもすべてのメインワード線について同じに設定される。
【００７２】
一方、メモリアレイ上においては、メインワード線ＭＷＬａおよびＭＷＬｂは、メモリセルが接続されないため、サブワード線ＳＷＬａ〜ＳＷＬｂのピッチと異ならせても何ら問題は生じない。サブワード線ＳＷＬａ〜ＳＷＬｄは、メモリセルがそれぞれ接続されるため、サブワード線ＳＷＬａ〜ＳＷＬｄは、メモリセル行に対応して行方向に直線的に延在して配置される。したがって、たとえメインワード線ＮＷＬａが、図４に示すように、平面レイアウトにおいてサブワード線ＳＷＬａおよびＳＷＬｂと交差し、平面レイアウトにおいてサブワード線ＳＷＬｂおよびＳＷＬｃの間に配設されるようなレイアウトが実現されても、メモリセル選択動作に対しては何ら影響は生じない。これにより、メモリセル選択動作およびメモリセル配置に悪影響を及ぼすことなく、メインワード線の幅寄せ構造として、このメインワード線の幅寄せによる空き領域１５を形成することができる。
【００７３】
この空き領域１５を利用して、図５に示すように、センスアンプ帯ＳＢ♯を行方向に走る導電配線２０ａおよび２０ｂをメモリアレイＭＡのメモリセル形成領域上にまで拡張する。これにより、導電配線２０ａおよび２０ｂは、その幅が領域１５において大きくなり、応じて抵抗が小さくなり、高速かつ安定に信号を伝達／電圧を伝達することができる。このセンスアンプ帯ＳＢ♯においてその一部がメモリセル形成領域上にまで拡張される配線は、メインワード線となる導電配線１０ａおよび１０ｂと同じ配線層の配線であればよい。レイアウトにおいてメモリアレイに最も近接して配置されるとともに、メインワード線と同じ配線層に形成される導電配線を、この空き領域１５においてメモリアレイ上にまで延在させて幅を広くする。
【００７４】
以上のように、この発明の実施の形態１に従えば、メモリアレイ上においてメインワード線を幅寄せして、メモリセルアレイ上に空き領域を形成しているため、何らセンスアンプ帯の列方向の面積を増加させることなく、必要な配線の幅を大きくして、配線抵抗を低減することができ、高速かつ安定に動作する半導体記憶装置を実現することができる。
【００７５】
［実施の形態２］
図６は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。図６においては、１つのメモリアレイＭＡに対する部分の構成を概略的に示す。図６において、センスアンプ帯ＳＢ♯において行方向に沿って、ビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線２７が配設される。この導電配線２７は、図２に示す信号線７に対応する。
【００７６】
導電配線２７は、メインワード線ＭＷＬを構成する導電配線１０ｂの幅寄せにより生じた空き領域１５においてその列方向についての幅が拡張される。このビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線２７は、メモリアレイＭＡ上に形成される部分を含む。ビット線イコライズ／プリチャージ回路は、ビット線対それぞれに対応して設けられており、それぞれ３個のＭＯＳトランジスタを含む。したがって、この導電配線２７には、他の信号配線（たとえばビット線分離指示信号用配線）に比べてゲート容量が多く接続され、寄生容量が大きくなる。しかしながら、この空き領域１５において導電配線２７の列方向についての幅を広くすることにより、ビット線イコライズ指示信号φＢＬＥＱを伝達する信号線７を構成する導電配線２７の抵抗を小さくすることができ、応じて信号のＲＣ遅延を低減し、高速でビット線イコライズ指示信号φＢＬＥＱを伝達することができる。
【００７７】
このビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線２７に隣接して、セルプレート電圧Ｖｃｐを伝達するセルプレート線８となる導電配線２８が配置される。このセルプレート線８となる導電配線２８は、導電配線２７に形成された後退領域３０ａおよび３０ｂに歯合するように形成される突出部分２８ａおよび２８ｂを含む。突出部分２８ａおよび２８ｂのメモリセルアレイＭＡに最も近い位置においてコンタク孔３２が形成される。このコンタクト孔３２は、後に説明するメモリセルキャパシタのセルプレートノードとの電気的接続をとるために設けられる。メモリセルキャパシタのセルプレートノードへは、常時、電圧Ｖｃｐが与えられる。このセルプレート電圧Ｖｃｐは、定常的にメモリセルキャパシタのセルプレートノードへ与えられており、このセルプレートノードを一定の電圧に保持するだけでよく、セルプレート線８（導電配線２８）には、大きな電流は流れない。したがって、このセルプレート電圧Ｖｃｐを伝達する導電配線２８は、その線幅が比較的細くされる。メモリセルアレイＭＡに含まれるメモリセルキャパシタのセルプレートノードとの電気的コンタクトをとるためのコンタクト孔３２を突出部分２８ａおよび２８ｂにおいて形成する。これにより、メモリセルのストレージノードとセルプレートコンタクト３２の距離をプロセスにとって都合のよい長さに決定することができる。以下に、このストレージノードＳＮとセルプレートコンタクト孔３２との距離について説明する。
【００７８】
図７は、メモリセルの構造の一例を概略的に示す図である。図７において、メモリセルは、半導体基板領域４０表面に互いに間をおいて形成される高濃度不純物領域４１ａおよび４１ｂと、これらの不純物領域４１ａおよび４１ｂの間のチャネル領域上に図示しないゲート絶縁膜を介して形成されるゲート電極層４２を含む。不純物領域４１ａは、たとえばポリサイドで構成されるビット線となる導電配線４３に接続される。不純物領域４１ｂは、導電層４４ａに接続される。この導電層４４ａは、その上部が導電配線４３により上にまで延在し、頂部はキャパシタ面積を大きくするために平坦領域４４ｂが形成される。この導電層４４ａおよび４４ｂがストレージノード電極層を構成する。このストレージノード電極層の平坦部４４ｂと対向するように、セルプレート電極層４５が形成される。
【００７９】
ゲート電極層４２は、第１層ポリシリコン層で構成され、サブワード線ＳＷＬに接続される。ストレージノード電極層４４ａおよび４４ｂは、第３層ポリシリコン層で構成され、平坦部４４ｂは、ビット線となる導電配線４３よりも上層に形成される。セルプレート電極層４５は、たとえば第４層ポリシリコン配線層で形成され、メモリアレイ上にわたって延在して形成される。
【００８０】
このセルプレート電極層４５上に、層間絶縁膜４６を介して第１層アルミニウム配線層で形成されるメインワード線となる導電配線１０が形成される。
【００８１】
この図７に示すように、メモリセルキャパシタは、半導体基板領域４０表面上に延在して形成され、いわゆるスタックトキャパシタ型構造を備える。このメモリセルは、３次元的な構造を有している。セルプレート電極層４５が、図６に示す導電配線２８とコンタクト孔３２により電気的に接続される。このセンスアンプ帯の境界領域においては、第１層ポリシリコン配線によるビット線分離ゲートが形成されているだけである。したがって、このストレージノード電極層により、段差が生じる。
【００８２】
図８は、メモリアレイＭＡとセンスアンプ帯ＳＢ♯との境界領域近傍の構成を概略的に示す図である。図８においては、ストレージノード電極層の上層の平坦部４４ｂおよびこの平坦部４４ｂと対向して配置されるセルプレート電極層４５を示す。セルプレート電極層４５と図６に示すセルプレート線８（導電配線２８）との電気的コンタクトをとる場合、セルプレート電極層４５上に層間絶縁膜４６が形成される。この層間絶縁膜４６を形成した後に、第１層アルミニウム配線層とセルプレート電極層４５とのコンタクトをとるためのコンタクト孔が形成される。このとき、また同時に、第１層アルミニウム配線層から半導体基板領域４０表面に形成された活性領域（不純物領域）に対する電気的コンタクトをとるためのコンタクト孔が形成される。
【００８３】
ストレージノード電極層４４ｂが形成されるため、この層間絶縁膜４６には、メモリアレイＭＡとセンスアンプ帯ＳＢ♯の境界領域において段差が生じる（センスアンプ帯ＳＢ♯のこの領域においては、ビット線分離トランジスタが配置されているだけである）。層間絶縁膜４６の膜厚については、セルプレート電極層４５上に堆積される厚さが、活性領域４９上に形成される層間絶縁膜の厚さとほぼ同程度である。したがって、このメモリアレイＭＡの境界から距離ｄａにある領域においてコンタクト孔ＣＨＡを形成した場合、センスアンプ帯ＳＢ♯における層間絶縁膜４６の平坦領域において形成されたコンタクト孔ＣＨＣとほぼ同じ深さとなる。しかしながら、このメモリアレイＭＡから距離ｄｂの位置においてコンタクト孔を形成する場合、そのコンタクト孔ＣＨＢは、その部分において層間絶縁膜４６の膜厚が薄いため、セルプレート電極層４５を貫通する。下層にビット線が配置されている場合、このビット線と上層に形成される第１層アルミニウム配線層（導電配線）とのショートが生じる。
【００８４】
そこで、図６に示すように、セルプレート電極層４５に対するコンタクト孔３２は、メモリアレイＭＡにできるだけ近い位置に形成する。このとき、セルプレート電極層４５はある範囲にわたって延在するため、図８に示す距離ｄａにはある程度の許容値の範囲が存在する。活性領域４９に対するコンタクト孔ＣＨＣの深さと同程度となる位置にコンタクト孔ＣＨＡが形成されればよい。したがって、この図６に示すコンタクト孔３２の形成領域を、加工がしやすい、他のコンタクト孔と同工程で作成することができるなどのプロセスにとって都合のよい位置に配置することができ、また、セルプレートコンタクト３２の配置位置の自由度が向上しレイアウトが容易となる。また、ストレージノード電極４４ｂからセルプレートコンタクト３２までの距離ｄａを、この空き領域に隣接する領域において適当な値に設定することができる。したがって、その突出領域１５に隣接する領域（幅寄せ領域と称す）においてビット線イコライズ指示信号φＢＬＥＱが伝達する導電配線２７に後退領域３０ａおよび３０ｂを設け、この領域３０ａおよび３０ｂに歯合するようにセルプレート電圧Ｖｃｐを伝達する導電配線２８に突出部分２８ａおよび２８ｂを設ける。これにより、このセンスアンプ帯ＳＢ♯における活性領域４９へのコンタクト孔ＣＨＣとセルプレートコンタクト孔３２（ＣＨＡ）を同時に形成することが可能となり、製造工程数を増加させることがない（セルプレートコンタクトを、図８のコンタクト孔ＣＨＢにする必要がある場合、このセルプレートコンタクトをとるためのコンタクト孔とセンスアンプ帯ＳＢ♯における他の部分におけるコンタクト孔ＣＨＣを別工程で形成する必要がある）。
【００８５】
ここで、図６において、このビット線イコライズ信号φＢＬＥＱを伝達する導電配線２７の後退領域３０により線幅は、少し狭くされる。しかしながら、この後退領域３０ａおよび３０ｂにおける幅は、元のたとえばサブワード線ドライバ領域における線幅と同程度以上であり、その後退領域３０ａおよび３０ｂを設けることによる導電配線２７の抵抗の増加は生じない。また、２つの後退領域３０ａおよび３０ｂを設けることにより、セルプレートコンタクトに必要な領域においてのみ後退領域が設けられており、この後退領域３０ａおよび３０ｂの間の領域においてはこの導電配線２７の線幅は太くされており、線幅の拡大による効果が損なわれるのが防止される。この、セルプレート電圧Ｖｃｐを伝達する導電配線２８において２つの突出部２８ａおよび２８ｂが設けられているのは、多くのコンタクト孔３２により、接触抵抗の増大を行なうことなく低抵抗でかつ安定にセルプレート電圧Ｖｃｐをセルプレート電極層に伝達するためである。
【００８６】
また、図６に示す配置において、導電配線２７が２つの後退領域３０ａおよび３０ｂの間でセンスアンプ帯ＳＢ♯方向に延在しているのは、セルプレートノードに対するコンタクト孔３２とビット線イコライズ用トランジスタと導電配線２７とのコンタクトをとるためのコンタクト孔２７ａとの距離を長くして、レイアウト時のコンタクト孔のマージンを大きくし、また下層のセルプレート層と、コンタクト孔２７ａとの接触を確実に防止するためである。また、コンタクト孔２７ａは各ビット線対毎に設けられてもよく、所定数のビット線対毎に設けられてもよい。
【００８７】
図６において、セルプレート電圧Ｖｃｐを伝達する導電配線２８の突出部分２８ａおよび２８ｂにおいては、その線幅は、部分３５において段階的に広くされている。この突出部分２８ａおよび２８ｂにおける部分３５により、写真製版時におけるハレーションにより線幅の細くなるのを防止することを図る。以下、このハレーションの問題について説明する。
【００８８】
図９は、この発明の実施の形態２の半導体記憶装置の製造工程における断面構造を概略的に示す図である。図９において、層間絶縁膜４６上に第１層アルミニウム配線層（１Ａｌ）５０が形成される。この第１層アルミニウム配線層５０上に、レジスト５２が形成される。このレジストに対し、所定のパターン形状を有するマスク５４を介して光が照射される。レジスト５２は、露光部分が現像液に溶解するポジ型レジストである。図６に示すように、突出部分２８ａおよび２８ｂの行方向についての端部においては、列方向に沿って導電配線２７および２８が対向してかつ延在して配置される。したがって、この段差部分の領域においては、図９に示すようにマスク５４の間が広い範囲にわたって空隙状態となり、この段差部分においてマスク５４を介して光が入射する。平坦部においては、光は垂直に入射し、乱反射は生じない。しかしながら、このマスク５４を介して印加される光は、段差部において乱反射し、レジスト５２のセルプレート電圧Ｖｃｐを伝達する導電配線２８に対応する部分５２ａが、反射光により、必要以上に露光される。したがって、このレジスト５２の領域５２ａの現像後の列方向における幅が、マスク５４により設定される幅よりも小さくなる。第１層アルミニウム配線層５０のパターニングは、この現像後のレジストをマスクとしてエッチングすることにより行なわれる。
【００８９】
したがって、図１０に示すように、セルプレート電圧Ｖｃｐを伝達する導電配線２８上のレジストの領域５２ａが、破線で示す実際のマスクパターンよりも過剰に除去された場合、この導電配線２８の線幅が細くなる。他の平坦領域においては、レジスト５２は、マスクパターンに従ってパターニングされており、第１層アルミニウム配線層５０は、正常にパターニングされる。したがって、このパターニング時の露光異常により線幅が細くなるのを防止するために、突出領域２８ａおよび２８ｂの部分３５を段階的にその幅を広くする。これにより、たとえ露光時においてハレーションにより露光異常が生じ、線幅が細くなっても、線幅は広く設定されており、この部分における断線または細線化による抵抗増大が生じるのを防止することができる。
【００９０】
導電配線２８の他の線幅の細い部分においては、その近傍にまで、ビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線２８が配置されており、露光光の通過領域は十分狭くされており、またその配置領域は、ほぼ平坦であり露光光のハレーションによるパターニング異常は生じず、マスクパターンどおりのパターニングを行なうことができる。
【００９１】
図１１（Ａ）は、図６に示す線６Ａ−６Ａに沿った断面構造を概略的に示す図である。図１１（Ａ）において、メインワード線ＭＷＬとなる導電配線１０ａおよび１０ｂそれぞれに対し、４本のサブワード線ＳＷＬが配置される。これらのサブワード線ＳＷＬは、等間隔で配置される。ビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線２７は、メモリアレイ領域とセンスアンプ帯の領域に配置されており、その段差部を覆うように配置される。セルプレート電圧Ｖｃｐを伝達する導電配線２８は、このセンスアンプ帯における平坦部に形成される。この領域においては、導電配線１０ａおよび１０ｂは、ほぼ同じ幅およびスペースで配置されている。
【００９２】
図１１（Ｂ）は、図６に示す線６Ｂ−６Ｂに沿った断面構造を概略的に示す図である。図１１（Ｂ）において、メモリアレイ上の導電配線１０ａおよび１０ｂは、幅寄せされており、各導電配線１０ａおよび１０ｂの幅およびスペースが小さくれている。しかしながら、サブワード線ＳＷＬは、何らその幅およびスペースは変更されていない。この領域においては、ビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線２７が、メモリアレイ上の部分にまで拡張して配置されている。セルプレート電圧Ｖｃｐを伝達する導電配線２７は、センスアンプ帯における平坦部分に配置される。
【００９３】
図１１（Ｃ）は、図６に示す線６Ｃ−６Ｃに沿った断面構造を概略的に示す図である。この図１１（Ｃ）に示す配置においても、導電配線１０ａおよび１０ｂは、幅寄せ構造を有しており、その幅およびスペースがともに小さくされている。ビット線イコライズ指示信号φＢＬＥＱを伝達する導電配線２７は、後退領域３０ａを有しており、ほぼメモリアレイおよびサブワード線ＳＷＬと平面的に見て重なり合うように配置される。一方、段差部にまで、セルプレート電圧Ｖｃｐを伝達する導電配線２８が拡張される。この段差部において適当な位置に、セルプレートコンタクトのためのコンタクト孔３２が形成される。この領域において、導電配線２８が、図示しないセルプレート電極層と電気的に接続される。コンタクト孔３２は、メモリアレイ形成領域に十分近い位置に配置されており、セルプレート電極層をこのコンタクト孔３２が突き抜けるのは確実に防止されている。
【００９４】
図６に示す配置においては、導電配線２７は、メモリアレイＭＡとセンスアンプ帯ＳＢ♯との間でコンタクト孔２７ａを介してビット線イコライズ／プリチャージトランジスタとコンタクトされる。しかしながら、ワード線杭打ち構造の様に、信号φＢＬＥＱを伝達する配線を２層構造とし、センスアンプ帯とワード線サブデコーダ帯との交差部で導電配線２７と下層信号配線（トランジスタゲート）とのコンタクトがとられて、この図６に示すメモリアレイＭＡとセンスアンプ帯ＳＢ♯との間の領域ではコンタクト孔２７ａが設けられない構成であってもよい。この構成では、突出領域２８ａおよび２８ｂは連結されて１つの突出領域とされてもよく、また突出領域２８ａおよび２８ｂは設けられず、セルプレート導電配線２８は一定の幅で延在する様に配置されてもよい。
【００９５】
以上のように、この発明の実施の形態２に従えば、ビット線イコライズ指示信号を伝達する導電配線は、メインワード線の幅寄せ領域においてメモリアレイ上に拡張するように構成しているため、このビット線イコライズ指示信号を高速で伝達することかできる。また、セルプレート電圧を伝達する導電配線を、このビット線イコライズ指示信号を伝達する導電配線に隣接して配置しているため必要な領域（セルプレートコンタクト領域）において線幅を広くしてセルプレート電極ノードとコンタクトをとることができる。このセルプレートコンタクト領域において、ビット線イコライズ指示信号を伝達する導電配線をほぼメモリアレイ上に配置させ、かつこのセルプレートコンタクト領域を十分メモリアレイに近づけるように構成しているため、正確に、他配線のためのコンタクトと同じ工程でセルプレートコンタクト用のコンタクト孔を形成することができ、製造工程を増加させることなく確実にセルプレートコンタクトを形成することができる。
【００９６】
また，セルプレート電圧を伝達する導電配線を、その拡張領域において段階的に幅を広くしているため、パターニング時において、露光光のハレーションによる異常露光が生じても、確実に、必要最小限の線幅を確保することができ、抵抗の増加または断線などを生じることがなく、安定にセルプレート電圧Ｖｃｐを伝達することができる。
【００９７】
［実施の形態３］
図１２は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。図１２においては、１つの列ブロックＣＢ♯ｉに関連する部分の構成を示す。図１２において、列ブロックＣＢ♯ｉは、列方向に整列して配置されるメモリアレイＭＡ０〜ＭＡｍを含む。隣接するメモリアレイの間に、センスアンプ帯ＳＢ♯１〜ＤＢ♯ｍが配置され、メモリアレイＭＡ０およびＭＡｍの外側に、それぞれセンスアンプ帯ＳＢ♯０およびＳＢ♯ｍ＋１が配置される。
【００９８】
この列ブロックＣＢ♯ｉにおいてメモリアレイＭＡ０〜ＭＡｍに共通に列選択線ＣＳＬ０〜ＣＳＬｒが配設される。これらの列選択線ＣＳＬ０〜ＣＳＬｒは、メモリアレイＭＡ０〜ＭＡｍの領域上において幅寄せされる。図１２においては、列選択線ＣＳＬ０およびＣＳＬ１ならびに列選択線ＣＳＬｑおよびＣＳＬｒが、そのメモリアレイＭＡ０〜ＭＡｍ上においてその一部が、メモリアレイの中央部（行方向についての中央部）方向へずらされる構成が一例として示される。センスアンプ帯ＳＢ♯１〜ＳＢ♯ｍ＋１それぞれにおいては、ＩＯゲートが設けられている。したがって、これらのセンスアンプ帯ＳＢ♯１〜ＳＢ♯ｍ＋１においては、列選択線ＣＳＬ０〜ＣＳＬｒは、図示しないコラムデコーダの出力ピッチと同じピッチに配置される。
【００９９】
この列ブロックＣＢ♯ｉの行方向についての外側に、電源電圧ＶｃｃまたはＶｓｓを伝達する電源電圧線６０および６２が配置される。これらの電源電圧線６０および６２は、メモリアレイＭＡ０〜ＭＡｍ上の領域において、列選択線が幅寄せされて空きが生じた領域においてその幅が太くされる。したがって、これらの電源電圧線６０および６２は、メモリアレイＭＡ０〜ＭＡｍ上に拡張される部分を有する。電源電圧線６０および６２は、センスアンプ帯ＳＢ♯０〜ＳＢ♯ｍ＋１それぞれにおいて、センスアンプ電源電圧を伝達するセンス電源線に接続される。
【０１００】
図１３は、センス電源線の配置の一例を示す図である。図１３においては、２つの行ブロックＲＢ♯ｉおよびＲＢ♯ｊの部分の構成を概略的に示す。行ブロックＲＢ♯ｉおよびＲＢ♯ｊの間にセンスアンプ帯ＳＢ♯ｊが配置され、このセンスアンプ帯ＳＢ♯ｊにおいてメモリアレイＭＡに対応してセンスアンプ群ＳＡＧが配置される。また、このセンスアンプ帯ＳＢ♯ｊにおいて行方向にそってセンスアンプ群ＳＡＧに共通に電源電圧Ｖｃｃを伝達するセンス電源線６４ａと、行方向に沿って延在してセンスアンプ群ＳＡＧに接地電圧ＧＮＤを伝達するセンス接地線６６ａが配置される。行ブロックＲＢ♯ｊと図示しない行ブロックの間に設けられるセンスアンプ帯ＳＢ♯ｋにおいても、行方向に沿ってセンスアンプ群ＳＡＧに共通に電源電圧Ｖｃｃを伝達するセンス電源線６４ｂが配置される。
【０１０１】
列方向において、サブワード線ドライバ配置領域ＳＤＢ♯０〜ＳＤＢ♯ｎ＋１それぞれにおいて、列方向に沿って延在する電源電圧線６０ａ〜６０ｕおよび電源電圧線６２ａ〜６２ｕがそれぞれ配置される。サブワード線ドライバ配置領域ＳＤＢ♯０においては、接地電圧ＧＮＤを伝達する電源電圧線６０ａが配置され、センスアンプ帯ＳＢ♯ｊにおいてこの電源電圧線６０ａとセンス接地線６６ａとがコンタクト孔６７を介して電気的に接続される。サブワード線ドライバ配置領域ＳＤＢ♯１においては、互いに平行に電源電圧Ｖｃｃを伝達する電源電圧線６２ａおよび６０ｂが配置される。これらの電源電圧線６２ａおよび６０ｂは、センスアンプ帯ＳＢ♯ｊおよびＳＢ♯ｋにおいてそれぞれセンス電源線６４ａおよび６４ｂとコンタクト孔６７を介して電気的に接続される。
【０１０２】
サブワード線ドライバ配置領域ＳＢ♯２においては、接地電圧ＧＮＤを伝達する電源電圧線６２ｂが配置される。この電源電圧線６２ｂは、センスアンプ帯ＳＢ♯ｊにおいてコンタクト孔６７を介してセンス接地線６６ａと電気的に接続される。サブワード線ドライバ配置領域ＳＢ♯ｎにおいては、電源電圧Ｖｃｃを伝達する電源電圧線６０ｕが配置される。この電源電圧線６０ｕは、コンタクト孔６７を介してセンスアンプ帯ＳＢ♯ｊおよびＳＢ♯ｋそれぞれにおいてセンス電源線６４ａおよび６４ｂと電気的に接続される。サブワード線ドライバ配置領域ＳＤＢ♯ｎ＋１においては接地電圧ＧＮＤを伝達する電源電圧線６２ｕが配置される。この電源電圧線６２ｕは、コンタクト孔６７を介してセンスアンプ帯ＳＢ♯ｊにおいてセンス接地線６６ａと電気的に接続される。
【０１０３】
これらの電源電圧線６０ａ〜６０ｕおよび６２ａ〜６２ｕは、それぞれ、メモリアレイＭＡ領域上にまで拡張された部分を有しており、その幅が広くされている。センスアンプ群ＳＡＧに平行に配設されるセンス電源線６４ａおよび６４ｂおよび接地線６６ａが、その線幅が比較的狭くされている場合においても、これらの電源電圧線６０ａ〜６０ｕおよび６２ａ〜６２ｕと電気的に接続されることにより、これらのセンス電源線６４ａおよび６４ｂならびにセンス接地線６６ａの抵抗が等価的に小さくされ、安定にセンスアンプ群ＳＡＧに対しセンスアンプの動作電源電圧ＶｃｃおよびＧＮＤを伝達することができる。特に、センス電源線６４ａおよび６４ｂならびにセンス接地線６６ａは、２メモリアレイごとに、接地電圧ＧＮＤおよび電源電圧Ｖｃｃを受けており、これらのセンス電源線６４ａおよび６４ｂならひにセンス接地線６６ａの配線抵抗による電圧変動は抑制され、各センスアンプに同じ大きさの電圧を伝達することができ、センス動作時においても、センス電流によるセンス電源電圧の変動は少なく、安定にセンス動作を行なうことができる。
【０１０４】
なお、この図１３に示す配置において、１つのメモリアレイＭＡの両側に、接地電圧ＧＮＤを伝達する電源電圧線６０（６０ａ〜６０ｕ）と他方側に電源電圧Ｖｃｃを伝達する電源電圧線６２（６２ａ〜６２ｕ）が配置されている。しかしながら、この１つのサブワード線ドライバ配置領域ＳＤＢ♯において接地電圧ＧＮＤと電源電圧Ｖｃｃを伝達する電源電圧線がともに配置されてもよい。
【０１０５】
図１３に示す構成の場合、センス電源線６４ａおよびセンス接地線６６ａは、適当な数のメモリアレイ単位で切り離されてもよい。すなわち所定数のセンスアンプ群ＳＡＧごとにセンス電源線が配置されてもよい。この場合においても、列方向に沿って延在して配置される電源電圧線により、安定に電源電圧Ｖｃｃおよび接地電圧ＧＮＤが伝達されるため、安定にセンス動作を行なうことができる。
【０１０６】
また、これらの電源電圧線６０ａ〜６０ｕおよび６２ａ〜６２ｕは第２層配線層に形成されており、メモリアレイＭＡの最上層の配線層であるメインワード線は第１層アルミニウム配線層であり、それより上層に形成されており、それらのメインワード線ＭＷＬに対し何ら悪影響を及ぼすことなくメモリマット上にわたって延在して電源電圧線を配置することができる。
【０１０７】
さらに、これらの電源電圧線６０ａ〜６０ｕおよび６２ａ〜６２ｕは、メモリマットを取囲むように配置される電源電圧線および接地電圧線に接続され、いわゆる「メッシュドシェイプ電源配置」が構成される。本発明は、この「メッシュ状」に電源電圧線をアレイメモリマット上にわたって延在して配置されるのを特徴とするのでなく、列選択線を幅寄せして、メモリアレイ上に空き領域を形成し、その領域に電源電圧線を拡張させることにより、メモリマット上に延在し配置される電源電圧線の抵抗を低下することを特徴とする。
【０１０８】
なお、この図１２および図１３に示す構成においては、列選択線が、メモリアレイＭＡの行方向についての中央領域側に幅寄せされて、電源電圧線がメモリアレイ上に拡張されている。しかしながら、図１４に示すように、この列選択線の幅寄せ方向をサブワード線ドライバ配置領域方向とし、メモリアレイＭＡ上に電源電圧線を配置し、メモリアレイＭＡ上領域においてこの電源電圧線の幅が広くされる構成が用いられてもよい。
【０１０９】
なお、図１４においては、列選択線ＣＳＬの間に電源電圧線６８が配置される。通常、列選択線ＣＳＬは、複数のビット線対ごとに１つ配置されることが多く、十分余裕を持って、これらの列選択線ＣＳＬの間に電源電圧線６８を配置することができる。
【０１１０】
以上のように、この発明の実施の形態３に従えば、列選択線を幅寄せし、メモリアレイ上に空き領域を形成し、この空き領域において電源電圧線の幅を拡張しているため、電源電圧線を低抵抗とすることができ、安定に電源電圧をセンスアンプへ伝達することができる。
【０１１１】
［実施の形態４］
図１５は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。図１５においては、半導体基板領域７０上に、第１層ポリシリコン層で形成されるゲート電極層７２が配置される。このゲート電極層７２は、ワード線ＷＬとして用いられ、このゲート電極層７２には、行方向に整列して配置されるメモリセルのアクセストランジスタが接続される。このゲート電極層７２上にこのゲート電極層７２と平行に低抵抗の第１層アルミニウム配線層で形成される低抵抗導電層７４が形成される。この低抵抗導電層７４とゲート電極層７２は、所定の間隔で、低抵抗の導電材料７６により電気的に接続される。これにより、ゲート電極層７２の抵抗を等価的に低減する。この導電層７４とゲート電極層７２とが電気的に接続される領域は、通常ワード線シャント領域と呼ばれる。このワード線シャント領域においてはメモリセルは配置されない。
【０１１２】
図１６は、このワード線シャント領域を備えるメモリマットの構成を概略的に示す図である。図１６において、行方向に整列して配置されるメモリアレイＭＡを示す。列方向においてもこのメモリアレイの配置が繰返される。行方向に整列して配置されるメモリアレイＭＡに共通に行方向に沿ってワード線７８が配置される。このワード線７８は、図１５に示すゲート電極層７２と低抵抗の導電層７４を含む。これらは、行方向において隣接するメモリアレイの間の領域すなわち、ワード線シャント領域７９においてコンタクト孔７７を介して電気的に接続される。このワード線シャント領域７９においてはメモリセルは存在しない。この低抵抗導電層７４と、ゲート電極層７２とはワード線シャント領域７９においてコンタクト孔７７を介して電気的に接続されるだけであり、ワード線シャント領域において平面レイアウトにおいてそれらの位置が重なりあっていればよい。したがって、この低抵抗導電層７４を、メモリアレイＭＡ上において破線で示すように、列方向に下層のゲート電極層のレイアウトに影響を及ぼすことなくずらせることができる。したがって、このようなワード線シャント構造を有するワード線においても、先の実施の形態１から３の構成と同様の幅寄せ構造を実現して、所望の信号／電源電圧線の幅を拡張することができる。すなわち、実施の形態１から３において、サブワード線デコーダ配置領域をワード線シャント領域に置換えれば同様の効果を得ることができる。
【０１１３】
以上のように、この発明の実施の形態４に従えば、ワード線杭打ち構造のワード線においても、ワード線抵抗低下用の低抵抗導電層を幅寄せ構造としているため、容易に必要な配線の幅を拡張することができる。
【０１１４】
［他の適用例］
上述の説明において、メインワード線およびサブワード線の階層ワード線構成においてメインワード線は選択時Ｈレベルへ駆動されている。しかしながら、このサブワード線ドライバの構成を変更することにより、メインワード線は、選択時Ｌレベルへ駆動される構成が用いられてもよい。また、上述の実施の形態１においてはシェアードセンスアンプ構成のセンスアンプ群が示されているが、これは、交互配置型シェアードセンスアンプ構成であってもよく、単純なシェアードセンスアンプ構成であってもよい。また、センスアンプ帯の列方向についての一方側においてビット線イコライズ指示信号を伝達する信号配線の幅が太くされ、他方側において、センス電源電圧を伝達する配線の幅が太くされる構成が用いられてもよい。この場合、図１３に示す電源電圧線が電源電圧Ｖｃｃまたは接地電圧ＧＮＤの一方のみを伝達するとともに、センスアンプ帯において、メインワード線／低抵抗導電層の幅寄せにより幅広くされたセンス電源線をと異なるセンス電源線へセンス電源電圧をセンス電源電圧線から伝達する構成が用いられてもよい。
【０１１５】
【発明の効果】
以上のように、この発明に従えば、列選択線または行選択線を幅寄せ構造としてメモリアレイ上に空き領域を形成しているため、メモリアレイ面積またはセンスアンプ帯面積を増加させることなく、必要な配線の幅を太くすることができ、安定に所望の信号／電圧を高速かつ安定に伝達することができる。
【０１１６】
すなわち、請求項１に係る発明に従えば、メモリセル上の行選択線を幅寄せしてメモリアレイ上に空き領域を形成し、この領域にメモリセル行選択動作に関連する信号／電圧を伝達する信号配線を拡張して配置しているため、アレイ面積を増加させることなく信号配線幅を広くして、信号配線の抵抗を低くし、これにより、高速かつ安定に信号／電圧を伝達することのできる信号配線を実現することができる。
【０１１７】
請求項２に係る発明に従えば、信号配線が、メモリアレイ上において配置されているため、容易に、所望の幅を有する信号配線をアレイの面積を増加させることなく実現することができる。
【０１１８】
請求項３に係る発明に従えば、メモリセルキャパシタのセルプレートノードへ所定の電圧を伝達する電圧線を、信号配線に関して行選択線と対向するように配置しているため、セルプレートコンタクト位置を、プロセスにとって都合の位置に配置することができる。
【０１１９】
請求項４に係る発明に従えば、信号配線は、その幅が広くされ部分においてアレイ方向に向かって後退する領域を形成し、この領域にセルプレート線を突出させているため、プロセスにとって都合のいい位置にセルプレートコンタクトを設けることができる。
【０１２０】
請求項５に係る発明に従えば、この突出領域のメモリアレイに近接する部分にセルプレートコンタクトが設けられるため、セルプレートコンタクトがセルプレート電極層を突き抜けるのを防止することができる。
【０１２１】
請求項６に係る発明に従えば、この突出部分は段階的に幅が広くされているため、パターニング時における露光光のハレーションによるパターニング異常により、配線幅が狭くなり、高抵抗化または配線が断線するのを防止することができる。
【０１２２】
請求項７に係る発明に従えば、信号配線上に、ビット線イコライズ指示信号を伝達するように構成しているため、高速でビット線イコライズ指示信号を伝達することができ、速いタイミングでメモリセル行選択動作を開始することができる。
【０１２３】
請求項８に係る発明に従えば、ワード線は、ワード線シャント構造を有しており、この領域においては、行選択線は幅寄せされていないため、ワード線杭打ち部に対する何ら悪影響を及ぼすことなく、行選択線の幅寄せを行なうことができる。
【０１２４】
請求項９に係る発明に従えば、ワード線を階層構造としており、メモリアレイ外部にワード線ドライバが設けられており、この領域においては、行選択線の幅寄せが行なわれていないため、各行選択線を対応のサブワード線ドライバに接続することができ、サブワード線ドライバに対するピッチに対する悪影響を及ぼすことなく行選択線の幅寄せを行なうことができる。
【０１２５】
請求項１０から１２に係る発明においては、階層ワード線構造において上層の第２行選択線を幅寄せ構造としてメモリアレイ上に空き領域を形成しているため、メモリアレイ面積またはセンスアンプ帯面積を増加させることなく、必要な配線の幅を大きくすることができ、安定に所望の信号・電圧を伝達することができるとともに、サブワード線ドライバに対するピッチに対する悪影響を及ぼすことなく第２行選択線の幅寄せを行なうことができる。
【図面の簡単な説明】
【図１】  この発明に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図２】  図１に示すメモリアレイのセンスアンプ帯の構成を概略的に示す図である。
【図３】  この発明の実施の形態１に従うメインワード線の配置を概略的に示す図である。
【図４】  図３に示すメインワード線のレイアウトにおけるサブワード線とメインワード線との対応について概略的に示す図である。
【図５】  図３に示すアレイ部のセンスアンプ帯における配線のレイアウトを概略的に示す図である。
【図６】  この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図７】  この発明の実施の形態２において用いられるメモリセルの断面構造を概略的に示す図である。
【図８】  図６に示すセルプレートコンタクトの位置の効果を説明するための図である。
【図９】  図６におけるセルプレート線の形状の効果を説明するための図である。
【図１０】  図６に示すセルプレート線の形状の作用効果を説明するための図である。
【図１１】  （Ａ）は、図６に示す線６Ａ−６Ａに沿った断面構造を示し、（Ｂ）は、図６に示す線６Ｂ−６Ｂに沿った断面構造を示し、（Ｃ）は、図６に示す線６Ｃ−６Ｃに沿った断面構造を概略的に示す。
【図１２】  この発明の実施の形態３に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図１３】  この発明の実施の形態３におけるメモリアレイ部の電源線のレイアウトをより具体的に示す図である。
【図１４】  この発明の実施の形態３の変更例の構成を概略的に示す図である。
【図１５】  この発明の実施の形態４に従う半導体記憶装置のワード線構造を概略的に示す図である。
【図１６】  この発明の実施の形態４におけるワード線構造の平面レイアウトを概略的に示す図である。
【図１７】  従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図１８】  図１７に示す半導体記憶装置のサブワード線ドライバの構成の一例を概略的に示す図である。
【図１９】  （Ａ）は、図１７に示す半導体記憶装置のアレイ部の構成を具体的に示し、（Ｂ）は、（Ａ）に示す構成の動作を示す信号波形図である。
【図２０】  従来の半導体記憶装置における平面レイアウトを概略的に示す図である。
【図２１】  図２０の線２０Ａ−２０Ａに沿った断面構造を概略的に示す図である。
【図２２】  従来の半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【符号の説明】
ＭＡ  メモリアレイ、ＭＷＬ  メインワード線、ＳＷＬ  サブワード線、３ｉビット線イコライズ／プリチャージ回路、４ｉ  センスアンプ、１  メモリマット、１０ａ，１０ｂ  導電配線、ＳＷＬａ〜ＳＷＬｄ  サブワード線、ＭＷＬａ，ＭＷＬｂ  メインワード線、１５  空き領域（幅寄せ領域）、２０ａ，２０ｂ  導電配線、２７  ビット線イコライズ指示信号伝達用導電配線、２７ａ  コンタクト孔、  ２８  セルプレート線用導電配線、２８ａ，２８ｂ  突出部分、３０，３０ａ，３０ｂ  後退領域、３２  セルプレートコンタクト孔、３５  幅広部分、４４ａ，４４ｂ  ストレージノード電極層、４５  セルプレート電極層、６０，６２  電源電圧線、ＣＳＬ０〜ＣＳＬｒ  列選択線、６０ａ〜６０ｕ，６２ａ〜６２ｕ  電源電圧線、６４ａ，６４ｂ  センス電源線、６６ａ  センス接地線、６７  コンタクト孔、６８  電源電圧線、ＣＳＬ  列選択線、７２  ゲート電極層、７４  低抵抗導電層、７６  杭打ち用導電材料、７７  コンタクト孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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