(57)【特許請求の範囲】
【請求項１】
第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する半導体装置であって、
前記第１及び第２の薄膜トランジスタは、第１の電極と、前記第１の電極に接して形成された第１の絶縁膜と、前記第１の絶縁膜に接して形成された半導体膜と、前記半導体膜に接して形成された第２の絶縁膜と、前記第２の絶縁膜に接して形成された第２の電極とを有し、
前記第１の電極と前記第２の電極は、前記半導体膜が有するチャネル形成領域を間に挟んで重なり合っており、
前記発光素子は、第３の電極と、第４の電極と、前記第３の電極と前記第４の電極の間に設けられた発光層とを有し、
前記第１の薄膜トランジスタによって、前記第２の薄膜トランジスタが有する前記第２の電極へのビデオ信号の入力が制御されており、
前記第２の電極に入力されたビデオ信号によって前記第２の薄膜トランジスタのドレイン電流が制御されており、
前記ドレイン電流は前記第３の電極に入力されており、
前記第１の薄膜トランジスタはｎチャネル型の薄膜トランジスタであり、
前記第２の薄膜トランジスタはｐチャネル型の薄膜トランジスタであり、
前記第１の薄膜トランジスタの前記第１の電極に、一定の電圧が印加され、
前記第２の薄膜トランジスタが有する前記第１の電極と前記第２の電極は、互いに電気的に接続されていることを特徴とする半導体装置。
【請求項２】
第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する半導体装置であって、
前記第１及び第２の薄膜トランジスタは、第１の電極と、前記第１の電極に接して形成された第１の絶縁膜と、前記第１の絶縁膜に接して形成された半導体膜と、前記半導体膜に接して形成された第２の絶縁膜と、前記第２の絶縁膜に接して形成された第２の電極とを有し、
前記第１の電極と前記第２の電極は、前記半導体膜が有するチャネル形成領域を間に挟んで重なり合っており、
前記発光素子は、第３の電極と、第４の電極と、前記第３の電極と前記第４の電極の間に設けられた発光層とを有し、
前記第１の薄膜トランジスタによって、前記第２の薄膜トランジスタが有する前記第２の電極へのビデオ信号の入力が制御されており、
前記第２の電極に入力されたビデオ信号によって前記第２の薄膜トランジスタのドレイン電流が制御されており、
前記ドレイン電流は前記第３の電極に入力されており、
前記第１の薄膜トランジスタはｎチャネル型の薄膜トランジスタであり、
前記第２の薄膜トランジスタはｐチャネル型の薄膜トランジスタであり、
前記第１の薄膜トランジスタの前記第１の電極に、一定の電圧が印加され、
前記第２の薄膜トランジスタが有する前記第１の電極と前記第２の電極は、前記第１の絶縁膜及び前記第２の絶縁膜に形成されたコンタクトホールを介して電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１の薄膜トランジスタの第１の電極に、前記第１の薄膜トランジスタの閾値の電圧よりも低い一定の電圧が印加されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記第１の絶縁膜と前記第２の絶縁膜の誘電率が同じであり、
前記第１の絶縁膜の前記第１の電極と重なっている部分における膜厚と、前記第２の絶縁膜の前記第２の電極と重なっている部分における膜厚が同じであることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項３のいずれか１項において、
前記チャネル形成領域と前記第１の電極とが重なっている部分における前記第１の絶縁膜の膜厚をｄ１とし、前記チャネル形成領域と前記第２の電極とが重なっている部分における前記第２の絶縁膜の膜厚をｄ２とすると、｜ｄ１−ｄ２｜／ｄ１≦０．１、かつ｜ｄ１−ｄ２｜／ｄ２≦０．１を満たしていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項３のいずれか１項において、
前記チャネル形成領域と前記第１の電極とが重なっている部分における前記第１の絶縁膜の膜厚をｄ１とし、前記チャネル形成領域と前記第２の電極とが重なっている部分における前記第２の絶縁膜の膜厚をｄ２とすると、｜ｄ１−ｄ２｜／ｄ１≦０．０５、かつ｜ｄ１−ｄ２｜／ｄ２≦０．０５を満たしていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載の半導体装置を用いることを特徴とする表示装置、デジタルスチルカメラ、ノート型パーソナルコンピュータ、モバイルコンピュータ、画像再生装置、ゴーグル型ディスプレイ、ビデオカメラまたは携帯電話。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された結晶構造を有する半導体膜を用いた薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴと記す）を用いた半導体装置及びその作製方法に関する。尚、本明細書において半導体装置とは、半導体特性を利用して機能する装置全般を指し、本発明により作製される半導体装置はＴＦＴを内蔵した液晶表示装置に代表される表示装置、半導体集積回路（マイクロプロセッサ、信号処理回路または高周波回路等）を範疇に含んでいる。
【０００２】
【従来の技術】
テレビ受像器、パーソナルコンピュータ、携帯電話など半導体素子を内蔵した様々な半導体装置において、文字や画像を表示するためのディスプレイは情報を人間が認識する手段として必要不可欠なものとなっている。特に最近では、液晶の電気光学特性を利用した液晶表示装置に代表される平板型のディスプレイ（フラットパネルディスプレイ）が積極的に用いられている。
【０００３】
フラットパネルディスプレイの一つの形態として、画素毎にＴＦＴを設け、データ信号を順次書き込むことにより映像表示を行うアクティブマトリクス駆動方式が知られている。ＴＦＴはアクティブマトリクス駆動方式を実現する上で必須の素子となっている。
【０００４】
ＴＦＴは非晶質シリコンを用いて作製されるものがほとんどであったが、電界効果移動度が低く、映像信号を処理するために必要な周波数で動作させることが不可能であったので、もっぱら画素毎に設けるスイッチング素子としてのみ使用されていた。データ線に映像信号を出力するデータ線側駆動回路や、走査線に走査信号を出力する走査線側駆動回路はＴＡＢ(Tape Automated Bonding)やＣＯＧ(Chip on Glass)により実装する外付けのＩＣ（ドライバＩＣ）で賄っていた。
【０００５】
しかしながら、画素密度が増加すると画素ピッチが狭くなるので、ドライバＩＣを実装する方式には限界があると考えられている。例えば、ＵＸＧＡ（画素数１２００×１６００個）を想定した場合、ＲＧＢカラー方式では単純に見積もっても６０００個の接続端子が必要になる。接続端子数の増加は接点不良の発生確率を増加させる原因となる。また、画素部の周辺部分の領域（額縁領域）が増大し、これをディスプレイとする半導体装置の小型化や外観のデザインを損なう要因となる。このような背景から、駆動回路一体型の表示装置の必要性が明瞭になっている。画素部と走査線側及びデータ線側駆動回路を同一の基板に一体形成することで接続端子の数は激減し、また額縁領域の面積も縮小させることができる。
【０００６】
それを実現する手段として、多結晶シリコン膜でＴＦＴを形成する方法が提案されている。しかし、多結晶シリコンを用いてＴＦＴを形成しても、その電気的特性は所詮単結晶シリコン基板に形成されるＭＯＳトランジスタの特性に匹敵するものではなかった。例えば、電界効果移動度は単結晶シリコンの１／１０以下である。また、結晶粒界に形成される欠陥に起因してオフ電流が高くなってしまうといった問題点を有している。
【０００７】
それにもかかわらず、データ線側駆動回路は高い駆動能力（オン電流、Ｉon）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められる一方、画素部は低いオフ電流（Ｉoff）が求められている。
【０００８】
オフ電流値を低減するためのＴＦＴ構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped drain）構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域或いはドレイン領域との間に、低濃度に不純物元素を添加したＬＤＤ領域を設けたものである。また、ホットキャリアによるオン電流値の劣化を防ぐのに有効な構造として、ＬＤＤ領域の一部分がゲート電極と重なるＬＤＤ構造（以下、Gate-drain Overlapped LDDを省略してＧＯＬＤと呼ぶ）が知られている。
【０００９】
【発明が解決しようとする課題】
ＴＦＴは半導体膜や絶縁膜、或いは導電膜を、フォトマスクを用いて所定の形状にエッチング加工しながら積層することにより作製する。しかし、画素部や各駆動回路に求められる特性を得るためにＴＦＴの構造を最適化すると、フォトマスクの数が増加してしまい、製造工程が複雑となり工程数が必然的に増加してしまう。
【００１０】
さらに、ＴＦＴの特性を向上させ、画素部や駆動回路の駆動条件に最適な構造のＴＦＴを、少ないフォトマスクの数で実現する技術を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体装置が有する薄膜トランジスタは、半導体膜と、第１の電極と、半導体膜と第１の電極の間に挟まれた第１の絶縁膜とを有しており、さらに、第２の電極と、半導体膜と第２の電極の間に挟まれた第２の絶縁膜とを有している。そして、第１の電極と第２の電極は、半導体膜が有するチャネル形成領域を間に挟んで重なっている。
【００１２】
そして、本発明では、オン電流の増加よりもオフ電流の低減が重要視される、例えば半導体装置の画素部にスイッチング素子として形成されたＴＦＴの場合、第１の電極に常に一定の電圧（コモン電圧）を印加する。なお、この一定の電圧は、ｎチャネル型ＴＦＴの場合は閾値よりも小さく、ｐチャネル型ＴＦＴの場合は閾値よりも大きくする。
【００１３】
第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【００１４】
また、本発明では、オフ電流の低減よりもオン電流の増加が重要視される、例えば半導体装置の駆動回路のバッファ等が有するＴＦＴの場合、第１の電極と第２の電極に同じ電圧を印加する。
【００１５】
なお本明細書において駆動回路とは、画素部に画像を表示させるための信号を生成するための回路であり、データ線駆動回路や、走査線駆動回路がこれに含まれる。
【００１６】
第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数（Ｓ値）を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。また、界面散乱を抑え、トランスコンダクタンス（ｇｍ）を増加させることができる。
【００１７】
図３１を用いて、本発明の薄膜トランジスタの回路図について説明する。ここでは代表的に、ｐチャネル型ＴＦＴのみ示す。ｎチャネル型ＴＦＴの場合は、矢印の方向が、ｐチャネル型ＴＦＴの場合と逆になる。図３１（Ａ）は、電極が１つのみの一般的な薄膜トランジスタの回路図である。図３１（Ｂ）は、半導体膜を間に挟んだ２つの電極を有し、なおかつ一方の電極に一定の電圧（ここではグラウンドの電圧）が印加されている、本発明の薄膜トランジスタの回路図である。図３１（Ｃ）は、半導体膜を間に挟んだ２つの電極を有し、なおかつ２つの電極が互いに電気的に接続されている、本発明の薄膜トランジスタの回路図である。以下、本発明の説明において、図３１に示した回路図を用いる。
【００１８】
【発明の実施の形態】
本発明の実施の形態について、図１を参照して説明する。図１（Ａ）において絶縁表面を有する基板１０上に第１の電極１１が形成されている。第１の電極１１は導電性を有する物質で形成されていれば良い。代表的には、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種からなる合金又は化合物で形成することができる。また何層かの導電性の膜を積層したものを、第１の電極として用いても良い。第１の電極１１は、１５０〜４００nmの厚さを有している。
【００１９】
この第１の電極１１を覆って、第１の絶縁膜１２を形成する。なお本実施の形態では、２層の絶縁膜（第１の絶縁膜Ａ  １２ａ、第１の絶縁膜Ｂ  １２ｂ）を積層したものを、第１の絶縁膜１２として用いている。図１では、第１の絶縁膜Ａ  １２ａとして、酸化窒化シリコン膜又は窒化シリコン膜で１０〜５０nmの厚さで形成する。第１の絶縁膜Ｂ  １２ｂは酸化窒化シリコン膜又は酸化シリコン膜を用い、０．５〜１μmの厚さで形成する。酸化窒化シリコン膜を用いる場合にはプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏの混合ガスから作製され、膜中に窒素が２０〜４０原子％含まれる膜を適用する。この酸化窒化シリコン膜、窒化シリコン膜等の窒素含有の絶縁膜を用いることにより、基板１０側からアルカリ金属などの不純物の拡散を防止することが出来る。
【００２０】
第１の絶縁膜１２の表面は、先に形成した第１の電極１１に起因する凹凸を有していることがある。この凹凸は表面を研磨することにより平坦化する。平坦化の手法としては化学的機械研磨（Chemical-Mechanical Polishing：以下、ＣＭＰと記す）が挙げられる。第１の絶縁膜１２に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより第１の絶縁膜を０．１〜０．５μm程度除去して、表面を平坦化する。なお、第１の絶縁膜の表面は必ずしも研磨する必要はない。前記平坦化された第１の絶縁膜は、表面における凹凸の高低差が５ｎｍ以下であることが好ましく、より望ましくは、１ｎｍ以下であるのが良い。平坦性が向上したことによって、後に形成されるゲート絶縁膜として用いる第１の絶縁膜を薄くすることが可能となり、ＴＦＴの移動度を向上させることができる。また、平坦性が向上したことによって、ＴＦＴを作製した場合、オフ電流を低減することができる。
【００２１】
表面が平坦化された第１の絶縁膜１２上に半導体膜１３が形成されている。半導体膜１３は、チャネル形成領域１８と、チャネル形成領域１８を挟んでいる不純物領域１９とを有している。そして、半導体膜１３上には第２の絶縁膜１４が形成され、さらに第２の絶縁膜１４を間に挟んで、半導体膜１３上に第２の電極１５が形成されている。
【００２２】
第１の電極１１と第２の電極１５とは、チャネル形成領域１８を間に挟んで、互いに重なり合っている。
【００２３】
その他、第３の絶縁膜１６、配線１７は必要に応じて設ける。
【００２４】
第１の電極１１と第２の電極１５とは、電気的に接続されていても良いし、どちらか一方の電極にコモン電圧を印加していても良い。
【００２５】
図１（Ａ）において、第１の電極１１と第２の電極１５とが直接接続されている場合の、Ａ−Ａ’の断面図を図１（Ｂ）に示す。
【００２６】
図１（Ｂ）に示すように、第１の電極１１と第２の電極１５は半導体膜１３の外側で、第１の絶縁膜１２ｂ及び第２の絶縁膜１４に形成されたコンタクトホール２１を介して接続されている。
【００２７】
図１（Ａ）において第１の電極１１と第２の電極１５とが、配線１７と同じ導電膜から形成された配線２４によって接続されている場合の、Ａ−Ａ’の断面図を図１（Ｃ）に示す。
【００２８】
図１（Ｃ）に示すように、第１の電極１１と配線２４とが、第１の絶縁膜１２ｂ、第２の絶縁膜１４及び第３の絶縁膜１６に形成されたコンタクトホール２３を介して接続されている。また、第２の電極１５と配線２４とが、第３の絶縁膜１６に形成されたコンタクトホール２２を介して接続されている。
【００２９】
なお、第１の電極１１と第２の電極１５の電気的な接続の仕方は、図１（Ｂ）、図１（Ｃ）に示した構成に限定されない。
【００３０】
ＣＭＰにより除去する膜厚は、第１の絶縁膜１２の厚さやその誘電率及び第２の絶縁膜１４の厚さを考慮して決める。ここに残存する膜は、実質的にゲート絶縁膜として機能する。従って、第１の絶縁膜を複数の絶縁膜を積層して形成している場合、第１の電極１１上において最上層の絶縁膜のみ研磨するようにしても良いし、下層の絶縁膜が露出するように研磨しても良い。
【００３１】
例えば、第１の絶縁膜Ａ  １２ａ及び第１の絶縁膜Ｂ  １２ｂが酸化窒化シリコン膜で形成され誘電率が７．５であり、第２の絶縁膜１４が酸化シリコン膜で形成する場合は誘電率が３．９となり両者に差異が生じる。その場合、ＣＭＰ後の仕上がり寸法は、第１の絶縁膜１２の膜厚を１５０nmとし、第２の絶縁膜１４の膜厚を１１０nmとすると良い。
【００３２】
第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【００３３】
ＴＦＴは半導体膜とゲート絶縁膜とゲート電極との配置により、トップゲート型（プレーナー型）とボトムゲート型（逆スタガ型）などが知られている。いずれにしても、サブスレッショルド係数を小さくするには半導体膜の膜厚を薄くする必要がある。ＴＦＴで用いられるように非晶質半導体膜を結晶化した半導体膜を適用する場合には、その非晶質半導体膜が薄くなると共に結晶性が悪くなり、純粋に膜厚を薄くした効果を得ることができない。しかし、第１の電極と第２の電極を電気的に接続し、図１において示すように半導体膜の上下に該２つの電極を重ねることにより、実質的に半導体膜の厚さを薄くしたのと同様、電圧の印加と共に早く空乏化し、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。
【００３４】
なお、第１の電極１１と第２の電極１５とが電気的に接続されている場合、第１の絶縁膜１２と第２の絶縁膜１４の誘電率が近ければ近いほど、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。
【００３５】
また、第１の電極１１とチャネル形成領域とが重なっている部分において、第１の絶縁膜１２膜の厚さが均一であるときのその膜厚と、第２の電極１５とチャネル形成領域とが重なっている部分において、第２の絶縁膜１４の厚さが均一であるときのその膜厚は、近ければ近いほど、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。第１の電極１１と重なる部分における第１の絶縁膜の膜厚をｄ１、第２の電極１５と重なる部分における第２の絶縁膜の膜厚をｄ２とすると、｜ｄ１−ｄ２｜／ｄ１≦０．１であり、なおかつ、｜ｄ１−ｄ２｜／ｄ２≦０．１を満たすのが望ましい。より好ましくは、｜ｄ１−ｄ２｜／ｄ１≦０．０５であり、なおかつ、｜ｄ１−ｄ２｜／ｄ２≦０．０５を満たすのが良い。
【００３６】
最も好ましいのは、第１の電極１１と第２の電極１５とが電気的に接続されていない状態において、第１の電極１１にグラウンドの電圧を印加したときの薄膜トランジスタの閾値と、第２の電極１５にグラウンドの電圧を印加したときの薄膜トランジスタの閾値がほぼ同じになるようにしたうえで、第１の電極１１と第２の電極１５とを電気的に接続することである。そうすることで、電界効果移動度やサブスレッショルド係数をより小さくし、オン電流をより大きくすることができる。
【００３７】
この様な構成を取ることによって、半導体膜の上下にチャネル（デュアルチャネル）を形成でき、ＴＦＴの特性を向上させることができる。
【００３８】
また、第１の電極１１と同時に各種信号又は電力を伝達する配線を形成することができる。また、ＣＭＰによる平坦化処理と組み合わせると、その上層に形成する半導体膜などに何ら影響を与えることはない。また、多層配線により配線の高密度化を実現できる。以下、実施例により、アクティブマトリクス駆動の表示装置に適用する具体例を示す。
【００３９】
【実施例】
（実施例１）
本発明の半導体装置の作製工程について説明する。ここでは、同一基板上に画素部と、画素部の近くに設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。なお、本実施例では、画素部に形成されたＴＦＴは、全て第１電極にコモン電圧が印加されており、駆動回路に形成されたＴＦＴは第１電極と第２電極とが接続されている例を示している。本実施例において用いる図２乃至図６は、その作製工程を説明する断面図であり、図７乃至図９はそれに対応する上面図を示し、説明の便宜上共通する符号を用いて説明する。
【００４０】
図２（Ａ）において、基板１０１は絶縁表面を有し、後の工程の処理温度に耐えうるものであれば、どのような材料の基板でも用いることが可能である。代表的には、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４１】
この基板１０１の絶縁表面上に第１の配線１０２と第１の電極１０３〜１０７を形成する。第１の配線及び第１の電極はＡｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は複数種からなる導電性の材料で形成する。本実施例ではＷを用いたが、ＴａＮの上にＷを積層したものを第１の配線及び第１の電極として用いても良い。
【００４２】
図７（Ａ）は、図２（Ａ）における画素部の上面図を示している。第１の電極１０５、１０６、１０７は、コモン配線１８０の一部である。
【００４３】
第１の配線１０２と第１の電極１０３〜１０７を形成した後、第１の絶縁膜１１０を形成する。本実施例では、第１の絶縁膜１１０は、２つの絶縁膜（第１の絶縁膜Ａ  １１０ａ、第１の絶縁膜Ｂ  １１０ｂ）を積層することで形成されている。第１の絶縁膜Ａ  １１０ａは酸窒化シリコン膜を用い、１０〜５０nmの厚さで形成する。第１の絶縁膜Ｂ  １１０ｂは酸化シリコン膜又は酸窒化シリコン膜を用い、０．５〜１μmの厚さで形成する。
【００４４】
第１の絶縁膜１１０の表面は、先に形成した第１の配線及び第１の電極に起因する凹凸を有している場合がある。好ましくは、この凹凸を平坦化することが望ましい。平坦化の手法としてはＣＭＰを用いる。第１の絶縁膜１１０に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより第１の絶縁膜を０．１〜０．５μm程度除去して、表面を平坦化する。
【００４５】
こうして、図２（Ｂ）に示すように平坦化された第１の絶縁膜１１２が形成され、その上に半導体層を形成する。半導体層１１３は結晶構造を有する半導体で形成する。これは、第１の絶縁膜１１２上に形成した非晶質半導体層を結晶化して得る。非晶質半導体層は堆積した後、加熱処理やレーザー光の照射により結晶化させる。非晶質半導体層の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（ＳｉxＧｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成する。
【００４６】
その後、半導体層１１３をエッチングにより島状に分割し、図２（Ｃ）に示すように半導体膜１１４〜１１７を形成する。
【００４７】
図７（Ｂ）は図２（Ｃ）における上面図を示している。第１の電極１０５、１０６は半導体膜１１６と第１の絶縁膜１１２を間に介して重なっている。また、第１の電極１０７は半導体膜１１６と第１の絶縁膜１１２を間に介して重なっている。なお、半導体膜１８１は容量を形成するための半導体膜であり、第１の電極１０７と第１の絶縁膜１１２を間に挟んで重なっている。
【００４８】
次いで、図３（Ａ）に示すように、半導体膜１１４〜１１７、１８１を覆う第２の絶縁膜１１８を形成する。第２の絶縁膜１１８は、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁物で形成する。その厚さは４０〜１５０nmとする。
【００４９】
第２の絶縁膜１１８上には第２のゲート電極や第２の配線を形成するために導電膜を形成する。本発明において第２のゲート電極は２層又はそれ以上の導電膜を積層して形成する。第２の絶縁膜１１８上に形成する第１の導電膜１１９はモリブデン、タングステンなどの高融点金属の窒化物で形成し、その上に形成する第２の導電膜１２０は高融点金属又はアルミニウムや銅などの低抵抗金属、或いはポリシリコンなどで形成する。具体的には、第１の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれ一種又は複数種の窒化物を選択し、第２の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれ一種又は複数種の合金、或いはｎ型多結晶シリコンを用いる。例えば、第１の導電膜１１９をＴａＮで形成し、第２の導電膜１２０をＷで形成しても良い。また第２のゲート電極や第２の配線を３層の導電膜で形成する場合、１層目をＭｏ、２層目をＡｌ、３層目をＴｉＮとしても良い。また１層目をＷ、２層目をＡｌ、３層目をＴｉＮとしても良い。配線を多層にすることで、配線自体の厚さが増すので配線抵抗を抑えることができる。
【００５０】
次に、この第１の導電膜１１９及び第２の導電膜１２０を、マスク１９０を用いてエッチングし、第２の配線及び第２の電極を形成する。
【００５１】
図３（Ｂ）に示すように、第１のエッチング処理により、端部にテーパーを有する第１形状の電極１２１〜１２５を形成する（第１の導電膜１２１ａ〜１２５ａと第２の導電膜１２１ｂ〜１２５ｂで成る）。第２の絶縁膜１１８は、第１の形状の電極１２１〜１２５で覆われない部分において、表面が２０〜５０nm程度エッチングされ薄くなった状態になっている。ここではエッチング前とエッチング後で区別するために、エッチング後は第２の絶縁膜１３０として示す。
【００５２】
第１のドーピング処理は、イオン注入法または質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１形状の電極１２１〜１２５をマスクとして用い、半導体膜１１４〜１１７に第１濃度の一導電型不純物領域１２６〜１２９を形成する。第１濃度は１×１０20〜１．５×１０21/cm3とする。
【００５３】
次に、レジストからなるマスクを除去せずに図４（Ａ）に示すように第２のエッチング処理を行う。このエッチング処理では、第２の導電膜を異方性エッチングして第２の形状の電極１３１〜１３５を形成する（第１の導電膜１３１ａ〜１３５ａと第２の導電膜１３１ｂ〜１３５ｂで成る）。第２の形状の電極１３１〜１３５はこのエッチング処理により幅を縮小させ、その端部が第１濃度の一導電型不純物領域１２６〜１２９（第２の不純物領域）の内側に位置するように形成する。次の工程で示すように、この後退幅によりＬＤＤの長さを決める。第２の形状の電極１３１〜１３５は第２の電極として機能する。
【００５４】
図８（Ａ）に図４（Ａ）の上面図を示す。第２形状の電極１３３、１３４は、ゲート配線１８２の一部である。第２形状の電極１３３、１３４が半導体膜１１６と、第２形状の電極１３５が半導体膜１１７とそれぞれ間に第２の絶縁膜１３０を挟んで重なっている。さらに、第２形状の電極１３３、１３４と、第１の電極１０５、１０６は半導体膜１１６、第２の絶縁膜を間に挟んでそれぞれ重なっている。なお、第２形状の電極１３５の一部は、第２の絶縁膜１３０を間に挟んで、半導体膜１８１と重なっている。
【００５５】
また、第２形状の電極１３１、１３２と、第１の電極１０３、１０４は、半導体膜１１４、１１５、第２の絶縁膜１３０を間に挟んでそれぞれ重なっている。
【００５６】
そして、この状態で一導電型の不純物を第２のドーピング処理を行い一導電型の不純物を半導体膜１１４〜１１７に添加する。このドーピング処理で形成される第２濃度の一導電型不純物領域（第１の不純物領域）１９５〜１９８は、第２形状の電極１３１〜１３５を構成する第１の導電膜１３１ａ〜１３５ａと一部が重なるように自己整合的に形成される。イオンドープ法で添加される不純物は、第１の導電膜１３１ａ〜１３５ａを通過させて添加するため、半導体膜に達するイオンの数は減少し、必然的に低濃度となる。その濃度は１×１０17〜１×１０19/cm3となる。
【００５７】
次いで、図４（Ｂ）で示すように、レジストからなるマスク１３９、１４０を形成し第３のドーピング処理を行う。この第３のドーピング処理により、半導体膜１１５、１１７に第３濃度の一導電型とは反対の導電型の不純物領域１４１、１４２を形成する。第３濃度の一導電型とは反対の導電型の不純物領域は第２形状の電極１３２、１３４と重なる領域に形成されるものであり、１．５×１０20〜５×１０21/cm3の濃度範囲で当該不純物元素が添加される。
【００５８】
以上までの工程でそれぞれの半導体膜に価電子制御を目的とした不純物を添加した領域が形成される。第１の電極１０３〜１０７と、第２の形状の電極１３１〜１３５は半導体膜と交差する位置においてゲート電極として機能する。
【００５９】
その後、それぞれの半導体膜に添加された不純物元素を活性化処理する工程を行う。この活性化はガス加熱型の瞬間熱アニール法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用いこの光を半導体膜に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は片面からランプ光源の輻射により半導体膜を加熱する。
【００６０】
その後、図５（Ａ）に示すように、プラズマＣＶＤ法で窒化シリコンから成るパッシベーション膜１４３を５０〜１００nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００６１】
次いで、パッシベーション膜１４３上に有機絶縁物材料から成る第３の絶縁膜１４４を形成する。有機絶縁物材料を用いる理由は第３の絶縁膜１４４の表面を平坦化するためのものである。より完全な平坦面を得るためには、この表面をＣＭＰ法により平坦化処理することが望ましい。ＣＭＰ法を併用する場合には、第３の絶縁膜をプラズマＣＶＤ法で形成される酸化シリコン膜、塗布法で形成されるＳＯＧ(Spin on Glass)やＰＳＧなどを用いることもできる。なお、パッシベーション膜１４３は第３の絶縁膜１４４の一部とみなしても良い。
【００６２】
こうして平坦化された第３の絶縁膜１４４の表面に酸化インジウム・スズを主成分とする透明導電膜１４５を６０〜１２０nmの厚さで形成する。この表面にも微細な凹凸が形成されるため、酸化アルミニウムを研磨剤として用いたＣＭＰ法により研磨して平坦化しておくことが望ましい。
【００６３】
図８（Ｂ）は、図５（Ａ）における上面図を示している。
【００６４】
その後、透明導電膜１４５をエッチング処理して画素電極（第３の電極）１４６を形成する。そして、第２の絶縁膜１３０、パッシベーション膜１４３、第３の絶縁膜１４４にコンタクトホールを形成し、配線１４７〜１５３を形成する。この配線はチタン膜とアルミニウム膜を積層して形成する。
【００６５】
配線１４７は、第１の配線１０２と、第２の形状の電極１３１とに接続されている。また、第１の配線１０２と第１の電極１０３は電気的に接続されている。
【００６６】
配線１４８は、不純物領域１２６と、不純物領域１４１とに接続されている。配線１４９は、不純物領域１４１に接続されている。配線１５０は、不純物領域１２８に接続されており、ソース配線として機能する。配線１５１は、不純物領域１２８と、第２の形状の電極１３５に接続されている。配線１５２は、不純物領域１４２に接続されている。配線１５３は、不純物領域１４２と、画素電極１４６に接続されており、電源線として機能する。
【００６７】
以上までの工程において、一導電型不純物領域をｎ型、一導電型とは反対の不純物領域をｐ型とすると、同一基板上にｎチャネル型ＴＦＴ２０２、ｐチャネル型ＴＦＴ２０３を有する駆動回路２００と、ｎチャネル型ＴＦＴ２０４とｐチャネル型ＴＦＴ２０５を有する画素部２０１が形成される。
【００６８】
駆動回路２００において、ｎチャネル型ＴＦＴ２０２において一対のゲート電極１３１、１０３はチャネル形成領域１６０を間に挟んで重なっている。第２濃度の一導電型の不純物領域１９５はＬＤＤとして、第１濃度の一導電型の不純物領域１２６はソース又はドレイン領域として機能する。駆動回路２００では、ｐチャネル型ＴＦＴ２０３において一対のゲート電極１３２、１０４はチャネル形成領域１６１を間に挟んで重なっている。第３濃度の一導電型とは反対の不純物領域１４１はソース又はドレイン領域として機能する。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤの構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１のｎチャネル型ＴＦＴ２０１の構造が適している。
【００６９】
画素部２０１において、ｎチャネル型ＴＦＴ２０４において一対のゲート電極１３３、１０５は、チャネル形成領域１６２を間に挟んで重なっている。また、ｎチャネル型ＴＦＴ２０４において一対のゲート電極１３４、１０６は、チャネル形成領域１６３を間に挟んで重なっている。第２濃度の一導電型の不純物領域１９６はＬＤＤとして、第１濃度の一導電型の不純物領域１２８はソース又はドレイン領域として機能する。このｎチャネル型ＴＦＴ２０４は第１濃度の一導電型の不純物領域を挿んで２つのＴＦＴが直列接続した形となっている。ｐチャネル型ＴＦＴ２０５において一対のゲート電極１３５、１０７は、チャネル形成領域１６４を間に挟んで重なっている。第３濃度の一導電型とは反対の不純物領域１４２はソース又はドレイン領域として機能する。
【００７０】
本実施例では、コモン配線に常に一定の電圧（コモン電圧）を印加することで、第１の電極にコモン電圧を印加する。なお、この一定の電圧は、ｎチャネル型ＴＦＴの場合は閾値よりも小さく、ｐチャネル型ＴＦＴの場合は閾値よりも大きくする。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。半導体装置の画素部にスイッチング素子として形成されたＴＦＴは、オン電流の増加よりもオフ電流の低減が重要視されるので、上記構成は有用である
【００７１】
また、本実施例では、半導体装置の駆動回路が有するＴＦＴにおいて、半導体膜を挿んで電気的に接続された一対のゲート電極を形成することにより、実質的に半導体膜の厚さが半分となり、ゲート電圧の印加に伴って空乏化が早く進んで電界効果移動度を増加させ、サブスレッショルド係数を低下させることが可能となる。その結果、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、電流駆動能力が向上し、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【００７２】
画素部２０１はアクティブマトリクス駆動方式の発光装置に適用できる構造を示すものであり、図６（Ａ）には第３の絶縁膜１４４上に発光素子を形成した状態を示している。第３の絶縁膜１４４上には、ｎチャネル型ＴＦＴ２０４、ｐチャネル型ＴＦＴ２０５を覆う隔壁層１７０が形成される。有機化合物層や陰極はウエット処理（薬液によるエッチングや水洗などの処理）を行うことができないので、画素電極１４６に合わせて、第４の絶縁膜上に感光性樹脂材料で形成される隔壁層１７０を設ける。隔壁層１７０はポリイミド、ポリアミド、ポリイミドアミド、アクリルなど有機樹脂材料を用いて形成する。この隔壁層１７０は画素電極の端部を覆うように形成する。また、隔壁層１７０の端部は４５〜６０度のテーパー角が付くように形成する。
【００７３】
図９はこの状態の画素部の上面図を示している。隔壁層１７０は同図において点線で囲う領域に形成される。
【００７４】
ここで示す、アクティブマトリクス駆動方式の発光装置は有機発光素子をマトリクス状に配列させて構成するものである。有機発光素子１７４は陽極と陰極とその間に形成された有機化合物層とから成る。画素電極１４６は透明導電膜で形成した場合陽極となる。有機化合物層は、正孔移動度が相対的に高い正孔輸送性材料、その逆の電子輸送性材料、発光性材料などを組み合わせて形成する。それらは層状に形成しても良いし、混合して形成しても良い。
【００７５】
有機化合物材料は合計しても１００nm程度の薄膜層として形成する。そのため、陽極として形成するＩＴＯの表面は平坦性を高めておく必要がある。平坦性が悪い場合は、最悪有機化合物層の上に形成する陰極とショートしてしまう。それを防ぐための他の手段として、１〜５nmの絶縁膜を形成する方法を採用することもできる。絶縁膜としては、ポリイミド、ポリイミドアミド、ポリアミド、アクリルなどを用いることができる。対向電極（第４の電極）１７２はＭｇＡｇやＬｉＦなどのアルカリ金属またはアルカリ土類金属などの材料を用いて形成することにより陰極とすることができる。
【００７６】
対向電極１７２は、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。さらにその上層には、窒化シリコンまたは、ＤＬＣ膜で成る絶縁膜１７３を２〜３０nm、好ましくは５〜１０nmの厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可能であり、１００℃以下の温度で形成しても、被覆性良く隔壁層６２２の端部を覆って形成することができる。ＤＬＣ膜の内部応力は、アルゴンを微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。そして、ＤＬＣ膜は酸素をはじめＣＯ、ＣＯ2、Ｈ2Ｏなどのガスバリア性が高いので、バリア膜として用いる絶縁膜１７３として適している。
【００７７】
図９のＢ−Ｂ’における断面図を、図６（Ｂ）に示す。第１の電極と第１の絶縁膜１１２と、半導体膜１８１とが重なり合っている部分において容量が形成されている。また、第２の形状の電極１３５と、第２の絶縁膜１３０と、半導体膜１８１とが重なり合っている部分において容量が形成されている。
【００７８】
なお本実施例では、第１の電極と第２の電極とを、ソース配線と同時に形成された配線で接続しているが、第１の電極と第２の電極とを直接接続しても良い。ただし、本実施例のように、第１の電極と第２の電極とを、ソース配線と同時に形成された配線で接続する場合、工程数を増やす必要がなく、マスク数を抑えることができる。
【００７９】
パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【００８０】
（実施例２）
本実施例では、本発明の半導体装置の１つである発光装置の画素の、実施例１とは異なる構成について説明する。
【００８１】
図１０に本実施例の発光装置の画素の上面図を示す。図１０のＡ−Ａ’における断面図を図１１に示す。
【００８２】
５０１はｎチャネル型ＴＦＴであり、５０２はｐチャネル型ＴＦＴである。ｎチャネル型ＴＦＴ５０１は、半導体膜５０３と、第１の絶縁膜５２０と、第１の電極５０４、５０５と、第２の絶縁膜５２１と、第２の電極５０６、５０７とを有している。そして、半導体膜５０３は、第１濃度の一導電型不純物領域５０８と、第２濃度の一導電型不純物領域５０９と、チャネル形成領域５１０、５１１を有している。
【００８３】
第１の電極５０４、５０５とチャネル形成領域５１０、５１１とは、それぞれ第１の絶縁膜５２０を間に挟んで重なっている。また、第２の電極５０６、５０７と、チャネル形成領域５１０、５１１とは、それぞれ第２の絶縁膜５２１を間に挟んで重なっている。
【００８４】
ｐチャネル型ＴＦＴ５０２は、半導体膜５３０と、第１の絶縁膜５２０と、第１の電極５３２と、第２の絶縁膜５２１と、第２の電極５３１とを有している。そして、半導体膜５３０は、第３濃度の一導電型不純物領域５３３と、チャネル形成領域５３４を有している。
【００８５】
第１の電極５３２とチャネル形成領域５３４とは、それぞれ第１の絶縁膜５２０を間に挟んで重なっている。第２の電極５３１とチャネル形成領域５３４とは、それぞれ第２の絶縁膜５２１を間に挟んで重なっている。
【００８６】
そして、第１の電極５３２と第２の電極５３１とは、配線５４０を介して電気的に接続されている。
【００８７】
本実施例では、同じ画素内のＴＦＴでも、スイッチング素子として用いるＴＦＴ（本実施例の場合ｎチャネル型ＴＦＴ５０１）は、第１の電極にコモン電圧を印加している。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【００８８】
また、スイッチング素子として用いるＴＦＴよりも大きな電流を流すＴＦＴ（本実施例の場合ｐチャネル型ＴＦＴ５０２）は、第１の電極と第２の電極とを電気的に接続している。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【００８９】
（実施例３）
本実施例では、駆動回路のシフトレジスタに用いられるフリップフロップ回路を、第１の電極と第２の電極を電気的に接続したＴＦＴを用いて形成する例について説明する。
【００９０】
図１２に本実施例のフリップフロップ回路の回路図を示す。なお本発明の半導体装置が有するフリップフロップ回路は図１２に示した構成に限定されない。また、フリップフロップ回路は、駆動回路が有する回路のほんの一例として挙げたまでであり、本発明の半導体装置が必ずしもフリップフロップ回路を有している必要はない。そして本発明のＴＦＴはフリップフロップ以外の回路にも用いることができる。
【００９１】
図１２（Ａ）に示したフリップフロップ回路は、クロックドインバーター１２０１、１２０２と、インバーター１２０３を有している。図１２（Ａ）に示したフリップフロップ回路の、各回路素子をより具体的に示した回路図を、図１２（Ｂ）に示す。
【００９２】
本実施例のクロックドインバーターは、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを２つづつ有している。そして、第１のｐチャネル型ＴＦＴのソースは第１の電圧（ＶＤＤ）が印加されており、ドレインは第２のｐチャネル型ＴＦＴのソースに接続されている。第２のｐチャネル型ＴＦＴのドレインは、第２のｎチャネル型ＴＦＴのドレインに接続されている。第２のｎチャネル型ＴＦＴのソースは第１のｎチャネル型ＴＦＴのドレインに接続されており、第１のｎチャネル型ＴＦＴのソースは第２の電圧（ＧＮＤ）が印加されている。なお第１の電圧は第２の電圧よりも高い。
【００９３】
第１のｎチャネル型ＴＦＴのゲート電極にはクロック信号（ＣＫ）が入力されており、第１のｐチャネル型ＴＦＴのゲート電極にはクロック信号（ＣＫ）の極性が反転した信号である反転クロック信号（ＣＫｂ）が入力されている。
【００９４】
クロックドインバータは、クロック信号（ＣＫ）及び反転クロック信号（ＣＫｂ）に同期して、第２のｐチャネル型ＴＦＴと第２のｎチャネル型ＴＦＴのゲート電極に入力される信号（ＩＮ）の極性を反転させた出力信号（ＯＵＴ）を出力する。
【００９５】
本実施例では、図１２（Ｂ）に示したクロックドインバータが有する全てのＴＦＴは、電気的に接続された第１の電極と第２の電極を有している。
【００９６】
図１３に、図１２（Ｂ）に示したクロックドインバータの上面図を示す。１２０１、１２０２はクロックドインバーター、１２０３はインバーターである。クロック信号（ＣＫ）、反転クロック信号（ＣＫｂ）、入力信号（ＩＮ）は、それぞれ配線１２１０、１２１１、１２１２に入力されている。出力信号（ＯＵＴ）は配線１２１３から出力されている。また第１の電圧（ＶＤＤ）と第２の電圧（ＧＮＤ）は、それぞれ配線１２１４、１２１５に印加されている。
【００９７】
図１３のＡ−Ａ’における断面図を図１４（Ａ）に、Ｂ−Ｂ’における断面図を図１４（Ｂ）に示す。
【００９８】
１２２０は、クロックドインバーター１２０２が有する第１のｐチャネル型ＴＦＴであり、１２２１はクロックドインバーター１２０２が有する第２のｐチャネル型ＴＦＴである。
【００９９】
第１のｐチャネル型ＴＦＴ１２２０は、第１の電極１２３０と第２の電極１２３１を有している。第１の電極１２３０と第２の電極１２３１は、半導体膜１２３２が有するチャネル形成領域１２３３を間に挟んで重なっている。
【０１００】
第２のｐチャネル型ＴＦＴ１２２１は、第１の電極１２３４と第２の電極１２３５を有している。第１の電極１２３４と第２の電極１２３５は、半導体膜１２３２が有するチャネル形成領域１２３６を間に挟んで重なっている。
【０１０１】
そして、第１のｐチャネル型ＴＦＴ１２２０の半導体膜１２３２が有するソース領域１２４０は配線１２１４に接続されている。また、第２のｐチャネル型ＴＦＴ１２２１の半導体膜１２３２が有するドレイン領域１２４１は、配線１２１５に接続されている。
【０１０２】
第１の電極１２３０と第２の電極１２３１は、反転クロック信号（ＣＫｂ）が入力されている配線１２１１に接続されている。よって、第１の電極１２３０と第２の電極１２３１は電気的に接続されている。また図示しないが、第１の電極１２３４と第２の電極１２３５も電気的に接続されている。
【０１０３】
なお本実施例では、第１の電極と第２の電極とを、他の配線によって電気的に接続しているが、第１の電極と第２の電極とを直接接続しても良い。ただし、第１の電極と第２の電極とを、配線によって電気的に接続する場合、該配線を他の配線と同時に形成することが可能であるので、マスク数を抑えることができる。
【０１０４】
なお、配線１２１０、１２１１、１２１４及び１２１５を、複数の導電膜を積層して形成することができる。多層配線にして配線の長さを短くすることで配線抵抗を下げることができ、また駆動回路をより高集積化することができる。
【０１０５】
また、本実施例で示したように、各ＴＦＴの第１の電極と第２の電極の接続は、各ＴＦＴごとに行なう必要はなく、回路が有する複数のＴＦＴにおいて、その第１の電極と第２の電極のいずれか一方が互いに接続されている場合、いずれか１つのＴＦＴにおいて第１の電極と第２の電極が接続されていれば良い。
【０１０６】
本実施例は、実施例１または実施例２と自由に組み合わせて実施することが可能である。
【０１０７】
（実施例４）
本発明の他の実施例を図面を用いて説明する。ここでは、液晶表示装置に適した画素構造及び駆動回路の構成の一例を説明する。本実施例において用いる図１５、図１６及び図１７は、その作製工程を説明する断面図であり、図１８及び図１９はそれに対応する上面図を示し、説明の便宜上共通する符号を用いて説明する。
【０１０８】
図１５（Ａ）において、基板３０１上に第１の配線３０２、第１の電極３０３〜３０６を実施例１と同様に形成する。そして、第１の絶縁膜３０７を形成する。本実施例では、３層の絶縁膜（第１の絶縁膜Ａ  ３０７ａ、第１の絶縁膜Ｂ  ３０７ｂ、第１の絶縁膜Ｃ  ３０７ｃ）を積層して、第１の絶縁膜３０７として用いる。酸化窒化シリコン膜から形成される第１の絶縁膜Ａ  ３０７ａを５０nm形成し、第１の絶縁膜Ｂ  ３０７ｂをＴＥＯＳで形成される酸化シリコン膜を用いて１μmの厚さに形成し、表面をＣＭＰで平坦化した後、第１の絶縁膜Ｃ  ３０７ｃとして酸化窒化シリコン膜を形成した３層構造としている。勿論、図１５の絶縁膜はこの構成に限定されず、実施例１と同様の構成としても構わない。島状に分割された半導体膜３１０〜３１２は実施例１と同様に形成される。
【０１０９】
図１５（Ａ）における上面図を図１８（Ａ）に示す。図１８（Ａ）のＡ−Ａ’における断面図が、図１５（Ａ）に相当する。第１の電極３０５と第１電極３０６は、コモン配線３８０の一部に含まれる。
【０１１０】
次いで、図１５（Ｂ）に示すように、半導体膜３１０〜３１２を覆う第２の絶縁膜３５０を形成する。第２の絶縁膜３５０は、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁物で形成する。その厚さは４０〜１５０nmとする。
【０１１１】
その上には第２の電極３１３〜３１７を形成する。第２の配線を形成する材料に限定はないが、モリブデン、タングステンなどの高融点金属の窒化物で形成する第１層と、その上に形成する高融点金属又はアルミニウムや銅などの低抵抗金属、或いはポリシリコンなどで形成する。具体的には、第１層目をＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれ一種又は複数種の窒化物を選択し、第２層目をＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれ一種又は複数種の合金、或いはｎ型多結晶シリコンを用いる。
【０１１２】
図１５（Ｂ）における上面図を、図１８（Ｂ）に示す。第２の電極３１５と第２電極３１６は、ゲート配線３８１の一部に含まれる。そして、第２の電極３１５と第２電極３１６は、それぞれ第１の絶縁膜３０７、半導体膜３１２、第２の絶縁膜３５０を間に挟んで、第１の電極３０５、３０６と重なっている。
【０１１３】
その後、実施例１と同様にイオンドーピング法により各半導体膜に不純物領域を形成する。さらに活性化や水素化の熱処理を行う。この熱処理において、ガス加熱型のＲＴＡ法を用いると良い。
【０１１４】
窒化シリコン膜から成るパッシベーション膜３１８と、アクリル、ポリイミド、ポリアミド、ポリイミドアミドから選ばれる有機樹脂材料から成る第３の絶縁膜３１９を形成する。パッシベーション膜３１８は第３の絶縁膜３１９の一部とみなしても良い。第３の絶縁膜の表面はＣＭＰにより平坦化処理することが望ましい。その後、開孔を形成して配線３２０〜３２３、画素電極３２４を形成する。
【０１１５】
こうして、同一基板上にｎチャネル型ＴＦＴ４０２、ｐチャネル型ＴＦＴ４０３を有する駆動回路４００と、ｎチャネル型ＴＦＴ４０４と容量部４０５を有する画素部４０１が形成される。
【０１１６】
駆動回路４００では、ｎチャネル型ＴＦＴ４０２において半導体膜３１０はチャネル形成領域３３０を有している。そして、チャネル形成領域３３０と第１の電極３０３とが、間に第１の絶縁膜３０７を挟んで重なっている。また、チャネル形成領域３３０と第２の電極３１３とが、間に第２の絶縁膜３５０を挟んで重なっている。さらに、図示してはいないが、第１の配線３０２と第１の電極３０３は接続されており、配線３２０は第１の配線３０２及び第２の電極３１３と接続している。また、第２濃度の一導電型の不純物領域３３４はＬＤＤとして、第１濃度の一導電型の不純物領域３３５はソース又はドレイン領域として機能する。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤの構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。
【０１１７】
ｐチャネル型ＴＦＴ４０３において半導体膜３１１はチャネル形成領域３３１を有している。そして、チャネル形成領域３３１と第１の電極３０４とが、間に第１の絶縁膜３０７を挟んで重なっている。また、チャネル形成領域３３１と第２の電極３１４とが、間に第２の絶縁膜３５０を挟んで重なっている。第３濃度の一導電型とは反対の不純物領域３３６はソース又はドレイン領域として機能する。
【０１１８】
これらｎチャネル型ＴＦＴ４０２及びｐチャネル型ＴＦＴ４０３によりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、第１のｎチャネル型ＴＦＴ４０２の構造が適している。
【０１１９】
また、ＣＭＯＳ構造としなくても、ＮＭＯＳ又はＰＭＯＳを基本とした回路にも本発明は同様に適用することができる。
【０１２０】
画素部４０１では、ｎチャネル型ＴＦＴ４０４において、半導体膜３１２はチャネル形成領域３３２、３４０を有している。第１の電極３０５と第２の電極３１５は、チャネル形成領域３３２を間に挟んで重なっている。また、第１の電極３０６と第２の電極３１６は、チャネル形成領域３４０を間に挟んで重なっている。第２濃度の一導電型の不純物領域３３７はＬＤＤとして、第１濃度の一導電型の不純物領域３３８はソース又はドレイン領域として機能する。このｎチャネル型ＴＦＴ４０４は第１濃度の一導電型の不純物領域を挿んで２つのＴＦＴが直列接続した形となっている。
【０１２１】
また、画素部４０１においてｎチャネル型ＴＦＴ４０４に接続する容量部は、半導体膜３１２と第２の絶縁膜３５０と第２の電極３１７によって形成されている。
【０１２２】
図１９は、図１６（Ａ）における画素部の上面図を示し、Ａ−Ａ'線が図１６（Ａ）に対応している。また、Ｂ−Ｂ'線は図１６（Ｂ）に対応している。
【０１２３】
以上のように、本発明は半導体膜を挿んで一対のゲート電極を形成することにより、実質的に半導体膜の厚さが半分となり、ゲート電圧の印加に伴って空乏化が早く進んで電界効果移動度を増加させ、サブスレッショルド係数を低下させることが可能となる。
【０１２４】
図１６（Ａ）まで形成した後、図１７に示すように配向膜４５３を形成し、ラビング処理を行う。なお、図示しないが、配向膜４５３を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成しておいても良い。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１２５】
次いで、対向基板４５０上に対向電極４５１を形成し、その上に配向膜４５２を形成しラビング処理を施す。対向電極４５１はＩＴＯで形成する。そして、シールパターン４５４が形成された対向基板４５０を貼り合わせる。その後、両基板の間に液晶材料４５５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにして図１７に示すアクティブマトリクス駆動の液晶表示装置が完成する。
【０１２６】
本実施例は、実施例３と自由に組み合わせて実施することが可能である。
【０１２７】
（実施例５）
本実施例では、実施例１とは異なる方法で半導体膜を作製する例について説明する。
【０１２８】
図２０（Ａ）において、１００は絶縁表面を有する基板である。図２０（Ａ）において、基板１００はガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０１２９】
まず、図２０（Ａ）に示すように、基板１００上に、第１の電極１０２ａ、１０２ｂが形成されている。第１の電極１０２ａ、１０２ｂは導電性を有する物質で形成されていれば良い。代表的には、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種からなる合金又は化合物で形成することができる。また何層かの導電性の膜を積層したものを、第１の電極として用いても良い。
【０１３０】
そして、第１の電極１０２ａ、１０２ｂを覆って、絶縁表面上に第１の絶縁膜１０１が形成されている。第１の絶縁膜１０１は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等で形成する。代表的な一例は第１の絶縁膜１０１として２層構造から成り、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜を５０〜１００ｎｍ、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、第１の絶縁膜１０１の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは第２酸化窒化シリコン膜（ＳｉＮxＯy膜（Ｘ≫Ｙ））を用いることが好ましい。ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜と接する第１の絶縁膜を窒化シリコン膜とすることは極めて有効である。また、第１酸化窒化シリコン膜、第２酸化窒化シリコン膜、窒化シリコン膜とを順次積層した３層構造を用いてもよい。
【０１３１】
次いで、第１の絶縁膜上に非晶質構造を有する第１の半導体層１０３を形成する。第１の半導体層１０３は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００nmの厚さに形成する。後の結晶化で良質な結晶構造を有する半導体層を得るためには、非晶質構造を有する第１の半導体層１０３の膜中に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3（二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度）以下に低減させておくと良い。これらの不純物は後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【０１３２】
次いで、非晶質構造を有する第１の半導体層１０３を結晶化させる技術としてここでは特開平８-７８３２９号公報記載の技術を用いて結晶化させる。同公報記載の技術は、非晶質シリコン膜（アモルファスシリコン膜とも呼ばれる）に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶構造を有する半導体層を形成するものである。まず、非晶質構造を有する第１の半導体層１０３の表面に、結晶化を促進する触媒作用のある金属元素（ここでは、ニッケル）を重量換算で１〜１００ppm含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層１０４を形成する。（図２０（Ｂ））塗布によるニッケル含有層１０４の形成方法以外の他の手段として、スパッタ法、蒸着法、またはプラズマ処理により極薄い膜を形成する手段を用いてもよい。また、ここでは、全面に塗布する例を示したが、マスクを形成して選択的にニッケル含有層を形成してもよい。
【０１３３】
次いで、加熱処理を行い、結晶化を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体層の部分でシリサイドが形成され、それを核として結晶化が進行する。こうして、図２０（Ｃ）に示す結晶構造を有する第１の半導体層１０５が形成される。なお、結晶化後での第１の半導体層１０５に含まれる酸素濃度は、５×１０18／ｃｍ3以下とすることが望ましい。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う。また、強光の照射により結晶化を行う場合は、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能であるが、代表的には、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いる。ランプ光源は、１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１回〜１０回繰り返し、半導体層が瞬間的に６００〜１０００℃程度にまで加熱すればよい。なお、必要であれば、強光を照射する前に非晶質構造を有する第１の半導体層１０５に含有する水素を放出させる熱処理を行ってもよい。また、熱処理と強光の照射とを同時に行って結晶化を行ってもよい。生産性を考慮すると、結晶化は強光の照射により結晶化を行うことが望ましい。
【０１３４】
このようにして得られる第１の半導体層１０５には、金属元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19/cm3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示す方法で当該元素を除去する。
【０１３５】
次いで、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶構造を有する第１の半導体層１０５に対してレーザー光（第１のレーザー光）を大気または酸素雰囲気で照射する。レーザー光（第１のレーザー光）を照射した場合、表面に凹凸が形成されるとともに薄い酸化膜１０６が形成される。（図２０（Ｄ））このレーザー光（第１のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。また、エキシマレーザー光に代えて紫外光ランプから発する光を用いてもよい。
【０１３６】
さらに、オゾン含有水溶液（代表的にはオゾン水）で酸化膜（ケミカルオキサイドと呼ばれる）を形成して合計１〜１０ｎｍの酸化膜からなるバリア層１０７を形成し、このバリア層１０７上に希ガス元素を含む第２の半導体層１０８を形成する（図２０（Ｅ））。なお、ここでは、結晶構造を有する第１の半導体層１０５に対してレーザー光を照射した場合に形成される酸化膜１０６もバリア層の一部と見なしている。このバリア層１０７は、後の工程で第２の半導体層１０８のみを選択的に除去する際にエッチングストッパーとして機能する。また、オゾン含有水溶液に代えて、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。また、他のバリア層１０７の形成方法としては、酸素雰囲気下の紫外線の照射でオゾンを発生させて前記結晶構造を有する半導体層の表面を酸化して形成してもよい。また、他のバリア層１０７の形成方法としては、プラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層としても良い。また、他のバリア層１０７の形成方法としては、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しても良い。なお、バリア層１０７は、上記方法のいずれか一の方法、またはそれらの方法を組み合わせて形成されたものであれば特に限定されないが、後のゲッタリングで第１の半導体層中のニッケルが第２の半導体層に移動可能な膜質または膜厚とすることが必要である。
【０１３７】
ここでは、希ガス元素を含む第２の半導体層１０８をスパッタ法にて形成し、ゲッタリングサイトを形成する。（図２０（Ｅ））なお、第１の半導体層には希ガス元素が添加されないようにスパッタ条件を適宜調節することが望ましい。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。中でも安価なガスであるアルゴン（Ａｒ）が好ましい。ここでは希ガス元素を含む雰囲気でシリコンからなるターゲットを用い、第２の半導体層を形成する。膜中に不活性気体である希ガス元素イオンを含有させる意味は二つある。一つはダングリングボンドを形成し半導体層に歪みを与えることであり、他の一つは半導体層の格子間に歪みを与えることである。半導体層の格子間に歪みを与えるにはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。また、膜中に希ガス元素を含有させることにより、格子歪だけでなく、不対結合手も形成させてゲッタリング作用に寄与する。
【０１３８】
また、一導電型の不純物元素であるリンを含むターゲットを用いて第２の半導体層を形成した場合、希ガス元素によるゲッタリングに加え、リンのクーロン力を利用してゲッタリングを行うことができる。
【０１３９】
また、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、第２の半導体層１０８に含まれる酸素濃度は、第１の半導体層に含まれる酸素濃度より高い濃度、例えば５×１０18／ｃｍ3以上とすることが望ましい。
【０１４０】
次いで、加熱処理を行い、第１の半導体層中における金属元素（ニッケル）の濃度を低減、あるいは除去するゲッタリングを行う。（図２０（Ｆ））ゲッタリングを行う加熱処理としては、強光を照射する処理または熱処理を行えばよい。このゲッタリングにより、図２０（Ｆ）中の矢印の方向（即ち、基板側から第２の半導体層表面に向かう方向）に金属元素が移動し、バリア層１０７で覆われた第１の半導体層１０５に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。金属元素がゲッタリングの際に移動する距離は、少なくとも第１の半導体層の厚さ程度の距離であればよく、比較的短時間でゲッタリングを完遂することができる。ここでは、ニッケルが第１の半導体層１０５に偏析しないよう全て第２の半導体層１０８に移動させ、第１の半導体層１０５に含まれるニッケルがほとんど存在しない、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下になるように十分ゲッタリングする。
【０１４１】
また、このゲッタリングの加熱処理の条件によっては、ゲッタリングと同時に第１の半導体層の結晶化率を高め、結晶粒内に残される欠陥を補修する、即ち結晶性の改善を行うことができる。
【０１４２】
本明細書において、ゲッタリングとは、被ゲッタリング領域（ここでは第１の半導体層）にある金属元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動することを指している。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。
【０１４３】
また、このゲッタリングの加熱処理として強光を照射する処理を用いる場合は、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度に半導体層が加熱されるようにする。
【０１４４】
また、熱処理で行う場合は、窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行えばよい。また、熱処理に加えて強光を照射してもよい。
【０１４５】
次いで、バリア層１０７をエッチングストッパーとして、１０６で示した第２の半導体層のみを選択的に除去した後、酸化膜からなるバリア層１０７を除去する。第２の半導体層のみを選択的にエッチングする方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。また、第２の半導体層を除去した後、バリア層の表面をＴＸＲＦでニッケル濃度を測定したところ、ニッケルが高濃度で検出されるため、バリア層は除去することが望ましく、フッ酸を含むエッチャントにより除去すれば良い。
【０１４６】
次いで、結晶構造を有する第１の半導体層に対してレーザー光（第２のレーザー光）を窒素雰囲気または真空で照射する。レーザー光（第２のレーザー光）を照射した場合、第１のレーザー光の照射により形成された凹凸の高低差（Ｐ―Ｖ値:Peak to Valley、高さの最大値と最小値の差分）が低減、即ち、平坦化される。（図２０（Ｇ））ここで、凹凸のＰ―Ｖ値は、ＡＦＭ（原子間力顕微鏡）により観察すればよい。具体的には、第１のレーザー光の照射により形成された凹凸のＰ―Ｖ値が１０ｎｍ〜３０ｎｍ程度であった表面は、第２のレーザー光の照射により表面における凹凸のＰ―Ｖ値を５ｎｍ以下とすることができ、条件によっては１．５ｎｍ以下にすることができる。このレーザー光（第２のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。また、エキシマレーザー光に代えて紫外光ランプから発する光を用いてもよい。
【０１４７】
第２のレーザー光のエネルギー密度は、第１のレーザー光のエネルギー密度より大きくし、好ましくは３０〜６０ｍＪ／ｃｍ2大きくする。ただし、第２のレーザー光のエネルギー密度が第１のレーザー光のエネルギー密度よりも９０ｍＪ／ｃｍ2以上大きいエネルギー密度だと、表面の粗さが増大し、さらに結晶性の低下、或いは微結晶化してしまい、特性が悪化する傾向が見られる。
【０１４８】
なお、第２のレーザー光の照射は、第１のレーザー光のエネルギー密度よりも高いが、照射前後で結晶性はほとんど変化しない。また、粒径などの結晶状態もほとんど変化しない。即ち、この第２のレーザー光の照射では平坦化のみが行われていると思われる。
【０１４９】
結晶構造を有する半導体層が第２のレーザー光の照射により平坦化されたメリットは非常に大きい。例えば、平坦性が向上したことによって、後に形成されるゲート絶縁膜として用いる第２の絶縁膜を薄くすることが可能となり、ＴＦＴの移動度を向上させることができる。また、平坦性が向上したことによって、ＴＦＴを作製した場合、オフ電流を低減することができる。
【０１５０】
また、第２のレーザー光を照射することによって、ゲッタリングサイトを形成する際に第１の半導体層にも添加されてしまった場合、結晶構造を有する半導体層中の希ガス元素を除去または低減する効果も得られる。
【０１５１】
次いで、平坦化された第１の半導体層１０９を公知のパターニング技術を用いて所望の形状の半導体膜を形成する。
【０１５２】
本実施例は、実施例１〜実施例４と自由に組み合わせて実施することが可能である。
【０１５３】
（実施例６）
本実施例では、触媒元素を用いた熱結晶化法により半導体膜を形成する例を示す。
【０１５４】
触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１５５】
ここで、特開平７−１３０６５２号公報に開示されている技術を本発明に適用する場合の例を図２１に示す。まず基板１２５１上に第１の電極１２５２を形成する。そして、第１の電極１２５２を覆うように、基板１２５１上に第１の絶縁膜１２５３を形成し、その上に非晶質シリコン膜１２５４を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１２５５を形成した。（図２１（Ａ））
【０１５６】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１２５６を形成した。こうして得られた結晶質シリコン膜１２５６は非常に優れた結晶質を有した。（図２１（Ｂ））
【０１５７】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本発明に適用した場合について、図２２で説明する。
【０１５８】
まず、ガラス基板１３０１上に第１の電極１３０２を形成する。そして第１の電極１３０２を覆うように、基板１３０１上に第１の絶縁膜１３０３を設け、その上に非晶質シリコン膜１３０４を形成した。そして、非晶質シリコン膜１３０４の上に酸化シリコン膜１３０５を連続的に形成した。この時、酸化シリコン膜１３０５の厚さは１５０ｎｍとした。
【０１５９】
次に酸化シリコン膜１３０５をパターニングして、選択的にコンタクトホール１３０６を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１３０７が形成され、ニッケル含有層１３０７はコンタクトホール１３０６の底部のみで非晶質シリコン膜１３０４と接触した。（図２２（Ａ））
【０１６０】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１３０８を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１３０８は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図２２（Ｂ）)
【０１６１】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１６２】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されてあいた。しかしながら、本発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１６３】
次に、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例について、図２３を用いて説明する。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１６４】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【０１６５】
ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図２３（Ａ）では、基板１４０１上に第１の電極１４０２を形成する。そして第１の電極１４０２を覆うように、基板１４０１上に第１の絶縁膜１４０３を設け、その上に結晶質シリコン膜１４０４を形成した。
【０１６６】
そして、結晶質シリコン膜１４０４の表面にマスク用の酸化シリコン膜１４０５が１５０ｎｍの厚さに形成され、パターニングによりコンタクトホールが設けられ、結晶質シリコン膜を一部露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域（ゲッタリング領域）１４０６が設けられた。
【０１６７】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域１４０６がゲッタリングサイトとして働き、結晶質シリコン膜１４０４に残存していた触媒元素はリンが添加されたゲッタリング領域１４０６に偏析させることができた。
【０１６８】
そして、マスク用の酸化シリコン膜１４０５と、リンが添加された領域１４０６とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま本発明のＴＦＴの半導体層として使用することができた。
【０１６９】
本実施例は、実施例１〜４と組み合わせて実施することが可能である。
【０１７０】
（実施例７）
本実施例では、本発明の半導体装置の構成について説明する。
【０１７１】
図２４に本発明の半導体装置の１つである、発光装置のブロック図を示す。発光装置は、基板上に形成されたＯＬＥＤ（Organic Light Emitting Device）を、該基板とカバー材の間に封入したＯＬＥＤパネルに相当する。なお、該ＯＬＥＤパネルにコントローラを含むＩＣ等を実装した、ＯＬＥＤモジュールを発光装置呼ぶ場合もある。
【０１７２】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【０１７３】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０１７４】
なお、図２４ではデジタルのビデオ信号を用いて画像を表示する発光装置の駆動回路を例に説明する。図２４に示した発光装置は、データ線駆動回路８００、走査線駆動回路８０１、画素部８０２を有している。
【０１７５】
画素部８０２には、複数のソース配線と、複数のゲート配線と、複数の電源線が形成されており、ソース配線とゲート配線と電源線とで囲まれた領域が画素に相当する。なお、図２４では複数の画素のうち、１つのソース配線８０７と、１つのゲート配線８０９と、１つの電源線８０８を有する画素のみを代表的に示した。各画素はスイッチング素子となるスイッチング用ＴＦＴ８０３と、駆動用ＴＦＴ８０４と、保持容量８０５と、ＯＬＥＤ８０６を有している。
【０１７６】
スイッチング用ＴＦＴ８０３のゲート電極はゲート配線８０９に接続されている。そしてスイッチング用ＴＦＴ８０３のソース領域とドレイン領域は、一方はソース配線８０７に、もう一方は駆動用ＴＦＴ８０４のゲート電極に接続されている。
【０１７７】
駆動用ＴＦＴ８０４のソース領域とドレイン領域は、一方は電源線８０８に、もう一方はＯＬＥＤ８０６に接続されている。そして、駆動用ＴＦＴ８０４のゲート電極と電源線８０８とで保持容量８０５が形成されている。なお保持容量８０５は必ずしも形成する必要はない。
【０１７８】
データ線駆動回路８００は、シフトレジスタ８１０、第１ラッチ８１１、第２ラッチ８１２を有している。シフトレジスタ８１０にはデータ線駆動回路用のクロック信号（Ｓ−ＣＬＫ）とスタートパルス信号（Ｓ−ＳＰ）が与えられている。第１ラッチ８１１にはラッチのタイミングを決定するラッチ信号（Ｌａｔｃｈｓｉｇｎａｌｓ）とビデオ信号（Ｖｉｄｅｏ  ｓｉｇｎａｌｓ）が与えられている。
【０１７９】
シフトレジスタ８１０にクロック信号（Ｓ−ＣＬＫ）とスタートパルス信号（Ｓ−ＳＰ）が入力されると、ビデオ信号のサンプリングのタイミングを決定するサンプリング信号が生成され、第１ラッチ８１１に入力される。
【０１８０】
なお、シフトレジスタ８１０からのサンプリング信号を、バッファ等によって緩衝増幅してから、第１ラッチ８１１に入力するようにしても良い。サンプリング信号が入力される配線には、多くの回路あるいは回路素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファは有効である。
【０１８１】
第１ラッチ８１１は複数のステージのラッチを有している。第１ラッチ８１１では、入力されたサンプリング信号に同期して、入力されたビデオ信号をサンプリングし、各ステージのラッチに順に記憶していく。
【０１８２】
第１ラッチ８１１の全てのステージのラッチにビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１８３】
１ライン期間が終了すると、第２ラッチ８１２にラッチ信号が入力される。この瞬間、第１ラッチ８１１に書き込まれ保持されているビデオ信号は、第２ラッチ８１２に一斉に送出され、第２ラッチ８１２の全ステージのラッチに書き込まれ、保持される。
【０１８４】
ビデオ信号を第２ラッチ８１２に送出し終えた第１ラッチ８１１には、シフトレジスタ８１０からのサンプリング信号に基づき、ビデオ信号の書き込みが順次行われる。
【０１８５】
この２順目の１ライン期間中には、第２ラッチ８１２に書き込まれ、保持されているビデオ信号がソース配線に入力される。
【０１８６】
一方、走査線駆動回路は、シフトレジスタ８２１と、バッファ８２２を有している。シフトレジスタ８２１には走査線駆動回路用のクロック信号（Ｇ−ＣＬＫ）とスタートパルス信号（Ｇ−ＳＰ）が与えられている。
【０１８７】
シフトレジスタ８２１にクロック信号（Ｇ−ＣＬＫ）とスタートパルス信号（Ｇ−ＳＰ）が入力されると、ゲート配線の選択のタイミングを決定する選択信号が生成され、バッファ８２２に入力される。バッファ８２２に入力された選択信号は、緩衝増幅されてゲート配線８０９に入力される。
【０１８８】
ゲート配線８０９が選択されると、選択されたゲート配線８０９にゲート電極が接続されたスイッチング用ＴＦＴ８０３がオンになる。そして、ソース配線に入力されたビデオ信号が、オンになっているスイッチング用ＴＦＴ８０３を介して、駆動用ＴＦＴ８０４のゲート電極に入力される。
【０１８９】
駆動用ＴＦＴ８０４は、ゲート電極に入力されたビデオ信号の有する１または０の情報に基づいて、そのスイッチングが制御される。駆動用ＴＦＴ８０４がオンのときに、電源線の電位がＯＬＥＤ８０６の画素電極に与えられ、ＯＬＥＤ８０６が発光する。駆動用ＴＦＴ８０４がオフのとき、電源線の電位がＯＬＥＤ８０６の画素電極に与えらず、ＯＬＥＤ８０６は発光しない。
【０１９０】
図２４に示した発光装置の、データ線駆動回路８００と、走査線駆動回路８０１が有する回路において、ＴＦＴの第１の電極と第２の電極とを電気的に接続する。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０１９１】
また、画素部８０２において、スイッチング素子として用いられているスイッチング用ＴＦＴ８０３の、第１の電極と第２の電極のいずれか一方にコモン電圧を印加する。これにより、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１９２】
そして、ＯＬＥＤ８０６に電流を供給するための駆動用ＴＦＴ８０４は、第１の電極と第２の電極を電気的に接続している。これにより、電極が１つの場合に比べてオン電流を大きくすることができる。なお、駆動用ＴＦＴはこの構成に限定されず、第１の電極と第２の電極を電気的に接続せずに、第１の電極と第２の電極のいずれか一方にコモン電圧を印加するようにしても良い。また電極を１つしか有さない、一般的な構成の薄膜トランジスタを有していても良い。
【０１９３】
次に、図２５に、一般的な液晶表示装置の構成を示す。図２５に示した素子基板は、データ線駆動回路７００、走査線駆動回路７０１、画素部７０２を有している。
【０１９４】
画素部７０２には、複数のソース配線と複数のゲート配線が形成されており、ソース配線とゲート配線で囲まれた領域が画素に相当する。なお、図２５では複数の画素のうち、１つのソース配線７０３と、１つのゲート配線７０４とを有する画素のみを代表的に示した。各画素はスイッチング素子となる画素ＴＦＴと、液晶セル７０６を有している。
【０１９５】
液晶セル７０６は画素電極と、対向電極と、画素電極と対向電極の間に設けられた液晶とを有している。
【０１９６】
画素ＴＦＴ７０５のゲート電極はゲート配線７０４に接続されている。そして画素ＴＦＴ７０５のソース領域とドレイン領域は、一方はソース配線７０３に、もう一方は液晶セル７０６が有する画素電極に接続されている。
【０１９７】
データ線駆動回路７００は、シフトレジスタ７１０、レベルシフタ７１１、アナログスイッチ７１２を有している。シフトレジスタ７１０にはデータ線駆動回路用のクロック信号（Ｓ−ＣＬＫ）とスタートパルス信号（Ｓ−ＳＰ）が与えられている。アナログスイッチ７１２にはビデオ信号（Ｖｉｄｅｏ  ｓｉｇｎａｌｓ）が与えられている。
【０１９８】
シフトレジスタ７１０にクロック信号（Ｓ−ＣＬＫ）とスタートパルス信号（Ｓ−ＳＰ）が入力されると、ビデオ信号のサンプリングのタイミングを決定するサンプリング信号が生成され、レベルシフタ７１１に入力される。サンプリング信号は、レベルシフタ７１１においてその電圧の振幅を大きくされ、アナログスイッチ７１２に入力される。アナログスイッチ７１２では、入力されたサンプリング信号に同期して、入力されたビデオ信号をサンプリングし、ソース配線７０３に入力する。
【０１９９】
一方、走査線駆動回路は、シフトレジスタ７２１と、バッファ７２２を有している。シフトレジスタ７２１には走査線駆動回路用のクロック信号（Ｇ−ＣＬＫ）とスタートパルス信号（Ｇ−ＳＰ）が与えられている。
【０２００】
シフトレジスタ７２１にクロック信号（Ｇ−ＣＬＫ）とスタートパルス信号（Ｇ−ＳＰ）が入力されると、ゲート配線の選択のタイミングを決定する選択信号が生成され、バッファ７２２に入力される。バッファ７２２に入力された選択信号は、緩衝増幅されてゲート配線７０４に入力される。
【０２０１】
ゲート配線７０４が選択されると、選択されたゲート配線７０４にゲート電極が接続された画素ＴＦＴ７０５がオンになる。そして、ソース配線に入力されたサンプリングされたビデオ信号が、オンになっている画素ＴＦＴ７０５を介して、液晶セル７０６の画素電極に入力される。そして、ビデオ信号の電位に従って液晶が駆動し、画像が表示される。
【０２０２】
図２５に示した液晶表示装置の、データ線駆動回路７００と、走査線駆動回路７０１が有する回路において、ＴＦＴの第１の電極と第２の電極とを電気的に接続する。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０２０３】
また、画素部７０２において、スイッチング素子として用いられている画素ＴＦＴ７０５の、第１の電極と第２の電極のいずれか一方にコモン電圧を印加する。これにより、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０２０４】
本実施例は、実施例１〜実施例６と組み合わせて実施することが可能である。
【０２０５】
（実施例８）
本実施例では、本発明を用いて発光装置の外観図について説明する。
【０２０６】
図２６（Ａ）は発光装置の上面図であり、図２６（Ｂ）は、図２６（Ａ）のＡ−Ａ’における断面図、図２６（Ｃ）は図２６（Ａ）のＢ−Ｂ’における断面図である。
【０２０７】
基板４００１上に設けられた画素部４００２と、データ線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、データ線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、データ線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２０８】
また基板４００１上に設けられた画素部４００２と、データ線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図２６（Ｂ）では代表的に、下地膜４０１０上に形成された、データ線駆動回路４００３に含まれるＣＭＯＳ４２０１及び画素部４００２に含まれる駆動用ＴＦＴ（ＯＬＥＤへの電流を制御するＴＦＴ）４２０２を図示した。
【０２０９】
本実施例では、ＣＭＯＳ４２０１には、本発明の、電気的に接続された第１の電極と第２の電極を有するｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２０２には、本発明の、電気的に接続された第１の電極と第２の電極を有するｐチャネル型ＴＦＴが用いられる。また、画素部４００２には駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２１０】
ＣＭＯＳ４２０１及び駆動用ＴＦＴ４２０２上には第３の絶縁膜４３０１が形成され、その上に駆動用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２１１】
そして、画素電極４２０３の上には第４の絶縁膜４３０２が形成され、第４の絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機有機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２１２】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２１３】
有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２１４】
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなるＯＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、ＯＬＥＤ４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２１５】
４００５ａは電源線に接続された引き回し配線であり、駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０２１６】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２１７】
但し、ＯＬＥＤからの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２１８】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２１９】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑制できる。
【０２２０】
図２６（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２２１】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２２２】
本実施例は、実施例１、２、３、６または７と自由に組み合わせて実施することが可能である。
【０２２３】
（実施例９）
本発明の半導体装置は、様々な電子機器に用いることができる。
【０２２４】
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２７に示す。
【０２２５】
図２７（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明を表示部２００３及びその他回路に用いることで、本発明の表示装置が完成する。表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２２６】
図２７（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明を表示部２１０２及びその他回路に用いることで、本発明のデジタルスチルカメラが完成する。
【０２２７】
図２７（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明を表示部２２０３及びその他回路に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【０２２８】
図２７（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明を表示部２３０２及びその他回路に用いることで、本発明のモバイルコンピュータが完成する。
【０２２９】
図２７（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。本発明を表示部Ａ、Ｂ２４０３、２４０４及びその他回路に用いることで、本発明の画像再生装置が完成する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２３０】
図２７（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明を表示部２５０２及びその他回路に用いることで、本発明のゴーグル型ディスプレイが完成する。
【０２３１】
図２７（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明を表示部２６０２及びその他回路に用いることで、本発明のビデオカメラが完成する。
【０２３２】
ここで図２７（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明を表示部２７０３及びその他回路に用いることで、本発明の携帯電話が完成する。
【０２３３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例は、実施例１〜８と自由に組み合わせて実施することが可能である。
【０２３４】
（実施例１０）
本実施例では、本発明のＴＦＴにおいて、第１の電極と第２の電極とを電気的に接続した場合の、ＴＦＴの特性について説明する。
【０２３５】
図２８（Ａ）に、本発明の第１の電極と第２の電極とを電気的に接続したＴＦＴの断面図を示す。また比較のため、電極を１つだけ有するＴＦＴの断面図を図２８（Ｂ）に示す。また、図２８（Ａ）、図２８（Ｂ）に示したＴＦＴにおける、シミュレーションによって求めたゲート電圧とドレイン電流の関係を図２９に示す。
【０２３６】
図２８（Ａ）に示したＴＦＴは、第１の電極２８０１と、第１の電極２８０１に接する第１の絶縁膜２８０２と、第１の絶縁膜２８０２に接する半導体膜２８０８と、半導体膜２８０８に接する第２の絶縁膜２８０６と、第２の絶縁膜に接する第２の電極２８０７を有している。半導体膜２８０８は、チャネル形成領域２８０３と、チャネル形成領域２８０３に接する第１の不純物領域２８０４と、第１の不純物領域２８０４に接する第２の不純物領域２８０５を有している。
【０２３７】
第１の電極２８０１と第２の電極２８０７は、チャネル形成領域２８０３を間に挟んで重なり合っている。そして、第１の電極２８０１と第２の電極２８０７には同じ電圧が印加されている。
【０２３８】
第１の絶縁膜２８０２及び第２の絶縁膜２８０６は酸化珪素で形成されている。また第１の電極、第２の電極２８０７はＡｌで形成されている。チャネル長は７μm、チャネル幅は４μｍ、第１のゲート電極とチャネル形成領域が重なっている部分における第１の絶縁膜の厚さは１１０μm、第２のゲート電極とチャネル形成領域が重なっている部分における第２の絶縁膜の厚さは１１０μmである。またチャネル形成領域の厚さは５０ｎｍであり、チャネル長方向における第１の不純物領域の長さは１．５μmである。
【０２３９】
そして、チャネル形成領域２８０３には１×１０17／ｃｍ3のｐ型を付与する不純物がドープされており、第１の不純物領域には３×１０17／ｃｍ3のｎ型を付与する不純物がドープされており、第２の不純物領域には５×１０19／ｃｍ3のｎ型を付与する不純物がドープされている。
【０２４０】
図２８（Ｂ）に示したＴＦＴは、第１の絶縁膜２９０２と、第１の絶縁膜２９０２に接する第２の絶縁膜２９０６と、第２の絶縁膜に接する第２の電極２９０７を有している。半導体膜２９０８は、チャネル形成領域２９０３と、チャネル形成領域２９０３に接する第１の不純物領域２９０４と、第１の不純物領域２９０４に接する第２の不純物領域２９０５を有している。
【０２４１】
第２の電極２９０７は、チャネル形成領域２９０３と重なっている。
【０２４２】
第１の絶縁膜２９０２及び第２の絶縁膜２９０６は酸化珪素で形成されている。また第２の電極２９０７はＡｌで形成されている。チャネル長は７μm、チャネル幅は４μｍ、第２のゲート電極とチャネル形成領域が重なっている部分における第２の絶縁膜の厚さは１１０μmである。またチャネル形成領域の厚さは５０ｎｍであり、チャネル長方向における第１の不純物領域の長さは１．５μmである。
【０２４３】
そして、チャネル形成領域２９０３には１×１０17／ｃｍ3のｐ型を付与する不純物がドープされており、第１の不純物領域には３×１０17／ｃｍ3のｎ型を付与する不純物がドープされており、第２の不純物領域には５×１０19／ｃｍ3のｎ型を付与する不純物がドープされている。
【０２４４】
図２９は、横軸がゲート電圧を意味しており、縦軸がドレイン電流を意味している。図２８（Ａ）のＴＦＴのゲート電圧に対するドレイン電流の値を実線で示し、図２８（Ｂ）のＴＦＴのゲート電圧に対するドレイン電流の値を破線で示した。
【０２４５】
図２９から、図２８（Ａ）においてＴＦＴの移動度１３９ｃｍ2／Ｖ・ｓ、Ｓ値０．１１８Ｖ／ｄｅｃが得られた。また、図２８（Ｂ）においてＴＦＴの移動度８６．３ｃｍ2／Ｖ・ｓ、Ｓ値０．１６０Ｖ／ｄｅｃが得られた。このことから、第１の電極と第２の電極を設け、第２つの電極を電気的に接続した場合、電極を１つしか設けない場合に比べて移動度が高くなり、Ｓ値が小さくなる。
【０２４６】
（実施例１１）
本実施例では、実施例１とは異なる方法で半導体膜を作製する例について説明する。
【０２４７】
図３０（Ａ）において、６００は絶縁表面を有する基板である。図３０（Ａ）において、基板６００はガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０２４８】
まず、図３０（Ａ）に示すように、基板６００上に、第１の電極６０２ａ、６０２ｂが形成されている。第１の電極６０２ａ、６０２ｂは導電性を有する物質で形成されていれば良い。代表的には、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種からなる合金又は化合物で形成することができる。また何層かの導電性の膜を積層したものを、第１の電極として用いても良い。
【０２４９】
そして、第１の電極６０２ａ、６０２ｂを覆って、絶縁表面上に第１の絶縁膜６０１が形成されている。第１の絶縁膜６０１は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等で形成する。代表的な一例は第１の絶縁膜６０１として２層構造から成り、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜を５０〜１００ｎｍ、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、第１の絶縁膜６０１の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは第２酸化窒化シリコン膜（ＳｉＮxＯy膜（Ｘ≫Ｙ））を用いることが好ましい。ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜と接する第１の絶縁膜を窒化シリコン膜とすることは極めて有効である。また、第１酸化窒化シリコン膜、第２酸化窒化シリコン膜、窒化シリコン膜とを順次積層した３層構造を用いてもよい。
【０２５０】
次いで、第１の絶縁膜上に非晶質構造を有する第１の半導体層６０３を形成する。第１の半導体層６０３は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００nmの厚さに形成する。後の結晶化で良質な結晶構造を有する半導体層を得るためには、非晶質構造を有する第１の半導体層６０３の膜中に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3（二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度）以下に低減させておくと良い。これらの不純物は後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【０２５１】
次いで、図３０（Ｂ）に示すように、レーザー結晶化法で半導体層６０３を結晶化し、結晶性を有する第２の半導体層６０５を生成する。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、レーザー結晶化法で半導体層６０３を結晶化した。なお、レーザーの照射は、大気または酸素雰囲気で行なった。パルス発振型または連続発光型の波長４００nm以下のエキシマレーザーや、ＹＡＧレーザーを用いることができる。また、エキシマレーザー光に代えて紫外光ランプから発する光を用いてもよい。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体層に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ2(代表的には２００〜３００ｍＪ／ｃｍ2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波、第３高調波を用い、パルス発振周波数３０〜３００ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ2(代表的には３５０〜５００ｍＪ／ｃｍ2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行えばよい。
【０２５２】
レーザー光（第１のレーザー光）を照射した場合、第２の半導体層の表面に凹凸が形成されるとともに薄い酸化膜６０６が形成される。（図３０（Ｂ））
【０２５３】
次いで、酸化膜６０６を、フッ酸を含むエッチャントにより除去する。
【０２５４】
次いで、結晶構造を有する第２の半導体層に対してレーザー光（第２のレーザー光）を窒素雰囲気または真空で照射する。レーザー光（第２のレーザー光）を照射した場合、第１のレーザー光の照射により形成された凹凸の高低差（Ｐ―Ｖ値:Peak to Valley、高さの最大値と最小値の差分）が低減、即ち、平坦化され、第３の半導体層６０７が形成される。（図３０（Ｃ））ここで、凹凸のＰ―Ｖ値は、ＡＦＭ（原子間力顕微鏡）により観察すればよい。具体的には、第１のレーザー光の照射により形成された凹凸のＰ―Ｖ値が１０ｎｍ〜３０ｎｍ程度であった表面は、第２のレーザー光の照射により表面における凹凸のＰ―Ｖ値を５ｎｍ以下とすることができる。このレーザー光（第２のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。また、エキシマレーザー光に代えて紫外光ランプから発する光を用いてもよい。
【０２５５】
第２のレーザー光のエネルギー密度は、第１のレーザー光のエネルギー密度より大きくし、好ましくは３０〜６０ｍＪ／ｃｍ2大きくする。ただし、第２のレーザー光のエネルギー密度が第１のレーザー光のエネルギー密度よりも９０ｍＪ／ｃｍ2以上大きいエネルギー密度だと、表面の粗さが増大し、さらに結晶性の低下、或いは微結晶化してしまい、特性が悪化する傾向が見られる。
【０２５６】
なお、第２のレーザー光の照射は、第１のレーザー光のエネルギー密度よりも高いが、照射前後で結晶性はほとんど変化しない。また、粒径などの結晶状態もほとんど変化しない。即ち、この第２のレーザー光の照射では平坦化のみが行われていると思われる。
【０２５７】
結晶構造を有する半導体層が第２のレーザー光の照射により平坦化されたメリットは非常に大きい。例えば、平坦性が向上したことによって、後に形成されるゲート絶縁膜として用いる第２の絶縁膜を薄くすることが可能となり、ＴＦＴの移動度を向上させることができる。また、平坦性が向上したことによって、ＴＦＴを作製した場合、オフ電流を低減することができる。
【０２５８】
次いで、第３の半導体層６０７を公知のパターニング技術を用いて所望の形状の半導体膜を形成する。
【０２５９】
本実施例は、実施例１〜実施例１０と自由に組み合わせて実施することが可能である。
【０２６０】
（実施例１２）
本実施例では、本発明の半導体装置の１つである発光装置の画素の、実施例１とは異なる構成について説明する。
【０２６１】
図３２に本実施例の発光装置の画素の上面図を示す。
【０２６２】
９０１はｎチャネル型ＴＦＴであり、９０２はｐチャネル型ＴＦＴである。また、９０３はソース配線、９０４は電源線、９０５はゲート配線、９０６はコモン配線、９１１は容量用の半導体膜である。
【０２６３】
本実施例では電源線９０４と、ゲート配線９０５とが、同じ導電膜から同時に形成されている。言いかえると、電源線９０４と、ゲート配線９０５とが同じ層に形成されている。そして隣り合う画素が有するゲート配線９０５どうしは、コモン配線９０６と同じ層に形成された接続配線９０７を介して接続されている。
【０２６４】
ゲート配線９０５の一部は、ｎチャネル型ＴＦＴ９０１の第２の電極として機能している。また、コモン配線９０６の一部は、ｎチャネル型ＴＦＴ９０１の第１の電極として機能している。またｎチャネル型ＴＦＴ９０１のソース領域とドレイン領域は、一方はソース配線９０３に、もう一方はソース配線９０３と同じ層に形成された接続配線９０８を介してｐチャネル型ＴＦＴ９０２の第１の電極９０９及び第２の電極９１０に接続されている。
【０２６５】
ｐチャネル型ＴＦＴ９０２のソース領域とドレイン領域は、一方はソース配線９０３と同じ層に形成された接続配線９１２を介して電源線９０４に、もう一方は、ソース配線９０３と同じ層に形成された接続配線９１３を間に介して、画素電極９１４に接続されている。
【０２６６】
第１の電極９０９は、第１の絶縁膜（図示せず）を間に挟んで、容量用の配線９１１と重なっている。また容量用の配線９１１は、電源線９０４と接続されている。
【０２６７】
本実施例では、ソース配線と電源線を異なる層に形成したことで、重ね合わせることができ、その結果開口率を上げることができる。なお、本発明はこの構成に限定されず、電源線をソース配線よりも上の層で形成しても良い。また、ソース配線または電源線のいずれか一方を、コモン配線と同じ層に形成しても良い。
【０２６８】
本実施例では、同じ画素内のＴＦＴでも、スイッチング素子として用いるＴＦＴ（本実施例の場合ｎチャネル型ＴＦＴ９０１）は、第１の電極にコモン電圧を印加している。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０２６９】
また、スイッチング素子として用いるＴＦＴよりも大きな電流を流すＴＦＴ（本実施例の場合ｐチャネル型ＴＦＴ９０２）は、第１の電極と第２の電極とを電気的に接続している。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０２７０】
（実施例１３）
本実施例では、本発明の半導体装置が有する薄膜トランジスタの一実施例について、図３３を用いて説明する。
【０２７１】
図３３に本実施例の薄膜トランジスタの断面図を示す。図３３に示した薄膜トランジスタは、第１の電極３００１と、第１の電極３００１に接する第１の絶縁膜３００２と、第１の絶縁膜３００２に接する半導体膜３００８と、半導体膜３００８に接する第２の絶縁膜３００６と、第２の絶縁膜に接する第２の電極３００７を有している。半導体膜３００８は、チャネル形成領域３００３と、チャネル形成領域３００３に接する第１の不純物領域３００４と、第１の不純物領域３００４に接する第２の不純物領域３００５を有している。
【０２７２】
第１の不純物領域３００４に添加されている一導電型の不純物の濃度は、第２の不純物領域３００５に添加されている一導電型の不純物の濃度よりも低い。
【０２７３】
第１の電極３００１と第２の電極３００７は、チャネル形成領域３００３を間に挟んで重なり合っている。そして、第１の電極３００１と第２の電極３００７には同じ電圧が印加されている。
【０２７４】
本実施例の薄膜トランジスタは、第１の電極３００１のテーパーになっている部分が、第１の不純物領域３００４と重なっている。そして第１の電極３００１は、チャネル形成領域３００３と重なっている部分においてほぼ平坦になっている。上記構成により、第１の電極とチャネル形成領域とが、ほぼ一定の間隔をもって重なり合うことになる。この状態において、第１の電極とチャネル形成領域とが重なっている部分における第１の絶縁膜の膜厚と、第２の電極とチャネル形成領域とが重なっている部分における第２の絶縁膜の膜厚とをほぼ同じにすると、Ｓ値をより小さくすることができる。
【０２７５】
本実施例は、実施例１〜１２と組み合わせて実施することが可能である。
【０２７６】
（実施例１４）
本実施例では、本発明の２つ電極を有するＴＦＴにおいて、第２の電極とソース領域との電圧差（ゲート電圧Ｖｇｓ）に対するドレイン電流Ｉｄの実測値について説明する。なお、第１の電極をＧＮＤにおとしたときと、第１の電極と第２の電極を電気的に接続したときの、それぞれの場合について実測値を求めた。また、比較のために、第１の電極を設けないＴＦＴの、ゲート電圧に対するドレイン電流Ｉｄの実測値も求めた。
【０２７７】
本実施例で用いたＴＦＴの具体的な構成を図３７に示す。図３７（Ａ）に、本発明の２つ電極を有するＴＦＴの上面図を示し、図３７（Ａ）のＡ−Ａ’における断面図を図３７（Ｂ）に示す。また図３７（Ｃ）に、比較のための第２の電極のみ有するＴＦＴの上面図を示し、図３７（Ｃ）のＢ−Ｂ’における断面図を図３７（Ｄ）に示す。
【０２７８】
図３７（Ａ）、（Ｂ）に示すＴＦＴは、ガラス基板９００上にＳｉＮＯ膜を用いた下地膜９０１が５０ｎｍの厚さで成膜されており、下地膜９０１上に１００ｎｍのＷが第１の電極９０２として形成されている。そして第１の電極９０２を覆うように、下地膜９０１上にゲート絶縁膜として機能する第１の絶縁膜９０３が成膜されている。なお第１の絶縁膜９０３は、１１０ｎｍのＳｉＮＯ膜で形成した。
【０２７９】
そして第１の絶縁膜９０３上に５４ｎｍの膜厚の半導体膜９０４が成膜されている。次に、ＳｉＮＯ膜を用いた厚さ１１５ｎｍの第２の絶縁膜９０５を成膜した。そして第２の絶縁膜９０５上に、２層の導電膜９０６ａ、９０６ｂからなる第２の電極９０６が形成されている。本実施例では５０ｎｍのＴａＮと３７０ｎｍＷとを積層して第２の電極９０６を形成した。また、半導体膜９０４に不純物が添加されており、半導体膜９０４はチャネル形成領域９０７と、該チャネル形成領域を挟んでいる不純物領域９０８とを有している。
【０２８０】
図３７（Ｃ）、（Ｄ）に示すＴＦＴは、第１の電極９０２を有していない点においてのみ、図３７（Ａ）、（Ｂ）に示すＴＦＴと異なっている。
【０２８１】
図３７（Ｃ）、（Ｄ）に示すＴＦＴの、第２の電極とソース領域との電圧差（ゲート電圧Ｖｇｓ）に対するドレイン電流Ｉｄの実測値を図３４に示す。また、図３７（Ａ）、（Ｂ）に示すＴＦＴにおいて、第１の電極９０２をＧＮＤにおとしたときの、第２の電極とソース領域との電圧差（ゲート電圧Ｖｇｓ）に対するドレイン電流Ｉｄの実測値を図３５に示す。また、図３７（Ａ）、（Ｂ）に示すＴＦＴにおいて、第１の電極９０２と第２の電極９０６を電気的に接続したときの、第２の電極とソース領域との電圧差（ゲート電圧Ｖｇｓ）に対するドレイン電流Ｉｄの実測値を図３５に示す。なお、各グラフにおいて、実線はドレイン電流Ｉｄを示しており、破線は移動度を示す。
【０２８２】
図３４と図３５及び図３６との比較から、第１の電極を設けない場合に比べて、第１の電極を設けた場合の方が、閾値が０に近くなり、Ｓ値が向上するのがわかる。また、図３５と図３６の比較から、第１の電極をグラウンドにおとした場合に比べて、第１の電極と第２の電極とを電気的に接続した場合の方が、オン電流が高くなるのがわかる。
【０２８３】
【発明の効果】
本発明では、第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０２８４】
また、第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【図面の簡単な説明】
【図１】  本発明のＴＦＴの構造を説明する断面図。
【図２】  発光装置における駆動回路と画素部の作製工程を説明する断面図。
【図３】  発光装置における駆動回路と画素部の作製工程を説明する断面図。
【図４】  発光装置における駆動回路と画素部の作製工程を説明する断面図。
【図５】  発光装置における駆動回路と画素部の作製工程を説明する断面図。
【図６】  発光装置における駆動回路と画素部の作製工程を説明する断面図。
【図７】  発光装置の画素部の作製工程を説明する上面図。
【図８】  発光装置の画素部の作製工程を説明する上面図。
【図９】  発光装置の画素部の構成を説明する上面図。
【図１０】  発光装置の画素部の構成を説明する上面図。
【図１１】  発光装置の画素部の構成を説明する断面図。
【図１２】  フリップフロップ回路の回路図。
【図１３】  フリップフロップ回路の上面図。
【図１４】  フリップフロップ回路の断面図。
【図１５】  液晶表示装置における駆動回路と画素部の作製工程を説明する断面図。
【図１６】  液晶表示装置における駆動回路と画素部の作製工程を説明する断面図。
【図１７】  液晶表示装置の構成を説明する断面図。
【図１８】  液晶表示装置における画素部の作製工程を説明する上面図。
【図１９】  液晶表示装置の画素部の構成を説明する上面図。
【図２０】  半導体層の結晶化の工程を示す図。
【図２１】  半導体層の結晶化の工程を示す図。
【図２２】  半導体層の結晶化の工程を示す図。
【図２３】  半導体層の結晶化の工程を示す図。
【図２４】  発光装置の構成を示すブロック図。
【図２５】  液晶表示装置の構成を示すブロック図。
【図２６】  発光装置の外観図及び断面図を示す図。
【図２７】  本発明の半導体装置を用いた電子機器の図。
【図２８】  シミュレーションに用いたＴＦＴの構造を示す図。
【図２９】  シミュレーションにより得られたＴＦＴの特性を示す図。
【図３０】  半導体層の結晶化の工程を示す図。
【図３１】  一般的な薄膜トランジスタの回路図と、本発明の薄膜トランジスタの回路図を示す図。
【図３２】  発光装置の画素部の構成を説明する上面図。
【図３３】  本発明の薄膜トランジスタの断面図。
【図３４】  一般的なＴＦＴのＩｄ−Ｖｇｓ特性の実測値。
【図３５】  本発明のＴＦＴのＩｄ−Ｖｇｓ特性の実測値。
【図３６】  本発明のＴＦＴのＩｄ−Ｖｇｓ特性の実測値。
【図３７】  実測値を求めたＴＦＴの上面図及び断面図。
【図１】
0004338937.tif 000002
【図２】
0004338937.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0004338937.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0004338937.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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