(57)【特許請求の範囲】
【請求項１】
絶縁基板上に所定間隔で離隔されたソース電極とドレイン電極を形成する段階と、
前記ソース電極とドレイン電極との間に数ナノメートルオーダの厚さのグレーン（ｇｒａｉｎ）状態の微小アイランドからなる金属層を形成する段階と、
前記ソース電極とドレイン電極に所定電圧を印加して前記金属層の金属原子／イオンの移動により前記ソース電極とドレイン電極との間に量子点を形成する段階と
を含むことを特徴とするＳＥＴ素子の製作方法。
【請求項２】
前記ソース電極及びドレイン電極間の高さは各々、３０〜４０ｎｍの範囲の値を有することを特徴とする請求項１に記載のＳＥＴ素子の製作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＥＴ（Ｓｉｎｇｌｅ  Ｅｌｅｃｔｒｏｎ  Ｔｕｎｎｅｌｉｎｇ）素子の製作方法に係り、詳細には電子移動を誘起させる効果を用いたＳＥＴ素子の製作方法に関する。
【０００２】
【従来の技術】
ＳＥＴ素子は二つの電極間に単電子を移動させることによって発現するトンネル効果を応用したものであって、これを応用した素子にはセンサ、ダイオード、トランジスタ等がある。ＳＥＴトランジスタは、例えば図１に示すように絶縁基板１上にドレイン電極２とソース電極３が対向するように数百ナノメータ（ｎｍ）程度の間隔で配置されており、これら間の電子移動領域には数ナノメータ程度の大きさを有する多数の量子点（Ｑｕａｎｔｕｍ  Ｄｏｔ）４が存在し、この電子移動領域に隣接してゲート電極５が位置する。前記したような構造のＳＥＴトランジスタにおいて、ゲート電極５が電気的に浮遊状態（０Ｖ）であれば、ダイオードとして動作する。
【０００３】
前記したような構造のＳＥＴトランジスタでは、ドレイン電極２とソース電極３との間には電子の移動が始まるクーロンギャップ（ｃｏｕｌｏｍｂ  ｇａｐ）によるスレショルド（閾値）電圧（Ｖｔ）が存在する。従って、図２に示すように、ゲート電圧（Ｖｇ）が０Ｖの場合、即ち、ＳＥＴトランジスタがダイオードとして動作する場合には、図２に示すようにドレイン電極２とソース電極３との間にスレショルド電圧Ｖｔ以上の電圧ＶDSがかかってはじめて電子の移動が始まる。このため、スレショルド電圧以下の電圧では電流ＩDSが理論的に０Ａであり、スレショルド電圧以上では印加した電圧に対する電流の関係が直線的な特性を示す。
【０００４】
一方、クーロンギャップは図３に示すように、ゲート電圧Ｖｇにより調節される。例えば、ゲート電圧が０ボルトの場合、図２で説明したように前記ＳＥＴ素子自体に与えられたクーロンギャップが維持され、ゲート電圧Ｖｇが与えられた範囲内で増加（Ｖｇ１、Ｖｇ２）すればクーロンギャップは狭くなり、従ってトランジスタが動作するスレショルド電圧が減少する。
【０００５】
以上述べたようなＳＥＴ素子は、数百ナノメータ程度の大きさを有するものであって、一般のＳＡＭ（Ｓｅｌｆ  Ａｓｓｅｍｂｌｅｄ  Ｍｏｎｏｌａｙｅｒ）法とナノリソグラフィー法などにより製作されている。このＳＡＭ法によって製作されたＳＥＴ素子は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の構造に適している反面、得られる素子の特性が物質の種類に対して高い依存性を有するためにおのずから適用範囲が制限される。
【０００６】
一方、ナノリソグラフィー法によって製作されるＳＥＴ素子は、物質の種類に対する依存性はあまり大きくはないが、このリソグラフィー法が有する微細パターンに形成することができるパターンサイズの限界により、現状では数ナノメートル程度の大きさの所望の量子点を形成することが困難である。従って、このようなリソグラフィー法によって製作されるＳＥＴ素子をＬＳＩ構造に適用することは実用上不可能なものとなっている。
【０００７】
前記したようなＳＡＭ法とナノリソグラフィー法によって製作されるＳＥＴ素子の限界を乗り越えるための１つの方法として、既存の電子イオンビーム法を用いて量子点を形成することが考えられる。しかしながら、この電子イオンビーム法によるＳＥＴの製作は、現状では生産性が低いため大量生産には不適切なものとなっている。
【０００８】
【発明が解決しようとする課題】
そこで、本発明の第１の目的は、物質の種類に対する依存性がなく、しかも大量生産が可能なＳＥＴ素子の製作方法を提供することにある。
また、本発明の第２の目的は、ＬＳＩ構造にも適用することができるＳＥＴ素子の製作方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明の請求項１に係るＳＥＴ素子の製造方法は、絶縁基板上に所定間隔で離隔されたソース電極とドレイン電極を形成する段階と、前記ソース電極とドレイン電極との間に数ナノメートルオーダの厚さのグレーン（ｇｒａｉｎ）状態の微小アイランドからなる金属層を形成する段階と、前記ソース電極とドレイン電極に所定電圧を印加して前記金属層の金属原子／イオンの移動により前記ソース電極とドレイン電極との間に量子点を形成する段階とを含むことを特徴とする。
【００１０】
また、前記目的を達成するために、本発明の請求項２に係るＳＥＴ素子の製作方法は、請求項１において、前記ソース電極及びドレイン電極間の高さが各々、３０〜４０ｎｍの範囲の値を有することを特徴とする。
【００１２】
このように構成すれば、絶縁基板上に所定間隔で離隔されたソース電極とドレイン電極との間に数ナノメートルオーダの厚さで形成された金属層を形成し、前記ソース電極とドレイン電極の各々に所定電圧を印加して前記金属層の金属原子／イオンの移動によって前記ソース電極とドレイン電極との間に微小な量子点が均一に形成されるので、製作されたＳＥＴ素子は物質の種類に対する依存性がなくなる。従って、ＬＳＩに適用することが可能なＳＥＴ素子の製造方法を具現化できる。また、前記量子点を蒸着とEM過程によって形成することが可能なので生産性に優れ、前記ＳＥＴ素子を大量生産することが可能なＳＥＴ素子の製造方法を具現化できる。
【００１３】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明に係るＳＥＴ素子の製作方法の好ましい実施の形態について詳細に説明する。なお、本発明はこの実施の形態のみに限定されるものではなく、本発明の技術的思想に基づく限りにおいて、適宜に変更することが可能である。
図４は、本発明に係るＳＥＴ素子の製作方法に含まれる製作工程の中で、絶縁基板にソース電極とドレイン電極が形成された状態を示すものである。図４に示すように、ＳｉＯ2よりなる絶縁基板１０上にソース電極２０とドレイン電極３０を形成する。このとき、ソース電極２０及びドレイン電極３０はフォトリソグラフィー法により形成し、これらの間の間隔は約３００ｎｍとし、それぞれの厚さは３０〜４０ｎｍとすることが好ましい。
【００１４】
図５は、本発明に係るＳＥＴ素子の製作方法に含まれる製作工程の中で、ソース電極とドレイン電極との間にグレーン状態の金属層が形成された状態を示すものである。図５に示すように、前記ソース電極２０とドレイン電極３０との間に数ｎｍ程度の厚さでグレーン状態の多数の金属層４０を形成する。このとき、金属層４０は蒸着法などにより形成することが望ましい。この場合、金属層４０は一度で形成され、またソース電極２０とドレイン電極３０との間で金属層４０を分離して形成するプロセスは金属の蒸着を行う際に適宜に調節して行うのが好ましく、特に金属層４０が一定の大きさを有するように蒸着時間が調節されると都合がよい。即ち、例えば金属層４０を蒸着する際、蒸着速度を非常に遅くすると共にその時間を短縮することによって、金属層４０が単一薄膜状態ではないグレーン状態の微小アイランド構造の金属層４０が得られるようになる。
【００１５】
図６は、本発明に係るＳＥＴ素子の製作方法に含まれる製作工程の中で、絶縁基板１０上に設けられたソース電極２０とドレイン電極３０に所定電位の電圧を印加して金属層４０，４０，…間に所定の電流を流し、それによって生じる電子移動によって量子点が生成される状態を示す工程図である。図６に示すように、ソース電極２０とドレイン電極３０に所定電位の電圧を印加して金属層４０，４０，…間に金属原子／イオンの移動を誘起して、金属層４０，４０，…によって量子点を形成させる。ここで、ソース電極２０とドレイン電極３０に印加される所定電位の電圧は、ソース電極２０とドレイン電極３０との間のスレショルド電圧以上の値を有することが好ましい。
【００１６】
以上説明したような本発明に係るＳＥＴ素子の製作方法に含まれる製作工程によれば、好ましい量子点を形成できるようになる。これはソース電極２０とドレイン電極３０に印加される所定の電圧により金属層４０，４０，…間に電流が流れ、この電流によって金属層４０にＥＭ（Ｅｌｅｃｔｒｏｎ  Ｍｉｇｒａｔｉｏｎ；電子移動）が生じるためである。このＥＭによって、金属層４０，４０，…でそれらの表面エネルギーが最小となって熱力学的に安定化するように変化する過程が生じ、この過程を通じて安定的かつ均一に分離された量子点が得られるようになる。
【００１７】
図７は、ソース電極とドレイン電極をＳｉＯ2基板上に形成した後、基板表面をＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ；原子間力顕微鏡）で測定して得られたＡＦＭ原子像の写真である。また、図８は、約３．４ｎｍ厚さのＡｕ金属層を塗布した後の表面をＡＦＭで測定して得られたＡＦＭ原子像の写真である。さらに、図９は、金属層をＥＭにより量子点に形成した後、基板の表面をＡＦＭで測定して得られたＡＦＭ原子像の写真である。これらの図７乃至図９で、写真の下部にあるグラフは高さプロファイルである。図９から明らかなように、図７に示すような基板表面に、図８に示すような金属層を形成し、さらに本発明に係るＳＥＴ素子の製作方法に含まれるＥＭが生じることによって、直径が数十ｎｍ程度の微小な量子点が均一に形成されている。
【００１８】
図１０は、本発明に係るＳＥＴ素子の製作方法によって製作されたＳＥＴ素子をＡＦＭで測定して得られたＡＦＭ原子像の写真である。図１０で明らかなようにソース電極とドレイン電極との間に約１０ｎｍ乃至５０ｎｍ程度の直径を有し、略半球形状の量子点が形成されている。ここで、前記ソース電極とドレイン電極の間隔は約３００ｎｍである。
【００１９】
図１１は、本発明により製作されたＳＥＴ素子の電気的特性（ｃｕｒｒｅｎｔ−ｖｏｌｔａｇｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓまたはＩ−Ｖ曲線）を温度変化（１０Ｋ、３０Ｋ、５０Ｋ、７７Ｋ）別に測定して得られた結果である。１０Ｋの温度で得られたＩ−Ｖ曲線がＳＥＴ素子の固有特性中の一つのクーロン妨害（Ｃｏｕｌｏｍｂ  ｂｌｏｃｋａｄｅ）現象を呈することから、本発明に係るＳＥＴ素子の製作方法によって形成された略半球形状の点が量子点であることが分かる。
【００２０】
【発明の効果】
以上説明したとおり、本発明に係るＳＥＴ素子の製作方法によれば、従来のＳＡＭ法やリソグラフィー法を用いることなく、より簡便な方法によって微小な量子点を形成することが可能である。
【００２１】
従って、本発明に係るＳＥＴ素子の製作方法によれば、ＳＥＴ素子は物質の種類に対する依存性がなく、ＬＳＩに適用することが可能となる。
さらに、本発明に係るＳＥＴ素子の製作方法で形成される量子点は蒸着とEM過程によって得られるので、前記した効果を有するＳＥＴ素子の生産性が向上して大量生産が可能となる。
【００２２】
なお、本発明に係るＳＥＴ素子の製作方法は、ここでは図面に示すような実施の形態を参考として説明されたが、これは例示的な好ましい１態様に過ぎず、当該分野で通常の知識を有する者であれば、本発明の技術的思想に基づいてこのほかにも多種多様な変形や均等な他の実施の形態が実施可能であることが理解されるはずである。従って、本発明の技術的保護範囲は特許請求の範囲に限って決定されるべきである。
【図面の簡単な説明】
【図１】ＳＥＴ素子の一例のＳＥＴトランジスタを模式に示す図である。
【図２】ＳＥＴ素子の電流−電圧（Ｉ−Ｖ）特性線図であって、ゲート電圧が０ボルトのダイオード状態での特性線図である。
【図３】ＳＥＴ素子のゲート電圧Ｖｇの変化による電流−電圧（Ｉ−Ｖ）特性線図である。
【図４】本発明に係るＳＥＴ素子の製作方法の工程中、絶縁基板にソース電極とドレイン電極が形成された状態を示す図である。
【図５】本発明に係るＳＥＴ素子の製作方法の工程中、ソース電極とドレイン電極との間にグレーン状態の金属層が形成された状態を示す図である。
【図６】本発明に係るＳＥＴ素子の製作方法の工程中、絶縁基板でソース電極とドレイン電極に所定電位の電圧を印加して、電子移動による量子点が生成される状態を示す工程図である。
【図７】本発明に係るＳＥＴ素子の製作方法によって、ソース電極とドレイン電極をＳｉＯ2基板上に形成した後、基板表面をＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ；原子間力顕微鏡）で測定して得られたＡＦＭ原子像の写真及び基板の高さプロファイル線図である。
【図８】本発明に係るＳＥＴ素子の製作方法によって、約３．４ｎｍ厚さのＡｕの金属層を塗布した後の基板の表面をＡＦＭで測定して得られたＡＦＭ原子像の写真及び基板の高さプロファイル線図である。
【図９】本発明に係るＳＥＴ素子の製作方法で、金属層をＥＭ（Ｅｌｅｃｔｒｏｎ  Ｍｉｇｒａｔｉｏｎ；電子移動）により量子点に形成した後、基板の表面をＡＦＭで測定して得られたＡＦＭ原子像の写真及び基板の高さプロファイル線図である。
【図１０】本発明に係るＳＥＴ素子の製作方法により製作されたＳＥＴ素子をＡＦＭで測定して得られたＡＦＭ原子像の写真である。
【図１１】本発明に係るＳＥＴ素子の製作方法により製作されたＳＥＴ素子の電気的特性（ｃｕｒｒｅｎｔ−ｖｏｌｔａｇｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓまたはＩ−Ｖ曲線）を、温度変化（１０Ｋ、３０Ｋ、５０Ｋ、７７Ｋ）別に測定して得られた結果を示す特性線図である。
【符号の説明】
１  絶縁基板
２  ドレイン電極
３  ソース電極
４  量子点（Ｑｕａｎｔｕｍ  Ｄｏｔ）
５  ゲート電極
１０  絶縁基板
２０  ソース電極
３０  ドレイン電極
４０  金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004253114.tif 000009
【図９】
0004253114.tif 000010
【図１０】
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【図１１】
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