(57)【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを含む半導体基体と、
前記半導体基体の第１領域に形成されたｎチャネル型電界効果トランジスタと、
前記半導体基体の第２領域に形成されたｐチャネル型電界効果トランジスタとを有する半導体装置であって、
前記ｎチャネル型電界効果トランジスタは、
前記第１領域における前記半導体層中に形成され、且つ、ｎ型の導電性を示す第１ソース領域及び第１ドレイン領域と、
前記第１領域における前記半導体層上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極下の前記半導体層に設けられ、且つ、前記第１ソース領域及び第１ドレイン領域に挟まれた領域である第１チャネル形成領域と、
前記第１領域における前記半導体層中に形成され、ｐ型の導電性を示し、且つ、
前記第１チャネル形成領域に電気的に接続された第１ボディ電極と、
前記絶縁層を介して、前記第１チャネル形成領域下の前記基板に設けられた第１バックゲート電極とを有し、
前記ｐチャネル型電界効果トランジスタは、
前記第２領域における前記半導体層中に形成され、且つ、ｐ型の導電性を示す第２ソース領域及び第２ドレイン領域と、
前記第２領域における前記半導体層上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極下の前記半導体層に設けられ、且つ、前記第２ソース領域及び第２ドレイン領域に挟まれた領域である第２チャネル形成領域と、
前記第２領域における前記半導体層中に形成され、ｎ型の導電性を示し、且つ、前記第２チャネル形成領域に電気的に接続された第２ボディ電極と、
前記絶縁層を介して、前記第２チャネル形成領域下の前記基板に設けられた第２バックゲート電極とを有し、
前記第１ボディ電極と前記第１バックゲート電極は同一電位が印加され、
前記第２ボディ電極と前記第２バックゲート電極は同一電位が印加されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１ソース領域および第１ドレイン領域は、前記絶縁層に接触する深さまで設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または２のいずれか１項に記載の半導体装置において、
前記第２ソース領域および第２ドレイン領域は、前記絶縁層に接触する深さまで設けられていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記ｎチャネル型電界効果トランジスタ及び前記ｐチャネル型電界効果トランジスタの各々は、その駆動時には、前記第１チャネル形成領域の全体及び第２チャネル形成領域の全体が空乏化されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記ｎチャネル型電界効果トランジスタの動作時における前記第１ボディ電極及び前記第１バックゲート電極に印加される電圧は、前記ｎチャネル型電界効果トランジスタのスタンバイ時における前記第１ボディ電極及び前記第１バックゲート電極に印加される電圧よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記ｐチャネル型電界効果トランジスタの動作時における前記第２ボディ電極及び前記第２バックゲート電極に印加される電圧は、前記ｐチャネル型電界効果トランジスタのスタンバイ時における前記第２ボディ電極及び前記第２バックゲート電極に印加される電圧よりも小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、絶縁層上の半導体層に構成された電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電界効果トランジスタを有する半導体装置においては、単結晶珪素からなる半導体基板と単結晶珪素からなる薄い半導体層との間に酸化珪素からなる絶縁層が設けられた所謂ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造の半導体基体を使用し、この半導体基体の半導体層に電界効果トランジスタを構成する試みがなされている。電界効果トランジスタは、チャネル形成領域（ボディ領域）、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域である一対の半導体領域を有し、ソース領域及びドレイン領域である一対の半導体領域の夫々の底部を半導体基体の絶縁層に接触させた構造で構成されている。この電界効果トランジスタは、一対の半導体領域の夫々の底部の接触面積に相当する分、ソース領域及びドレイン領域に付加されるｐｎ接合容量（寄生容量）を低減できるので、スイッチング速度の高速化を図ることができる。
【０００３】
ところで、前記電界効果トランジスタは、チャネル形成領域が一対の半導体領域及び半導体基体の絶縁層で周囲を囲まれているため、通常のバルク基板からなる半導体基体に電界効果トランジスタを構成した場合に比べて閾値電圧（Ｖｔｈ）が低くなる。そこで、チャネル形成領域が完全に空乏化されず、一部が中性領域として残っている部分空乏型の電界効果トランジスタにおいては、半導体基体の半導体層にチャネル形成領域と電気的に接続された給電用コンタクト領域（ボディ電極）を設け、この給電用コンタクト領域に電位を印加して閾値電圧を変える方法が提案されている。この方法については、例えば、１９９７ ＩＥＥＥ Ｉnternational Ｓolid−Ｓtate Ｃircit Ｃonference，Ｄigest of Ｔechnical Ｐapers，６８−６９ ＴＰ ４．３〔Ａ １Ｖ ４６ns １６Ｍｂ ＳＯＩ−ＤＲＡＭ with Ｂody Ｃontrol Ｔechnique〕に開示されている。
【０００４】
また、チャネル形成領域が完全に空乏化される完全空乏型の電界効果トランジスタにおいては、チャネル形成領域と対向して半導体基体の絶縁層下にバックゲート電極を設け、このバックゲート電極に電位を印加して閾値電圧を変える方法が提案されている。この方法については、特開平７−１３１０２５号公報に開示されている。
【０００５】
【特許文献１】特開平７−１３１０２５号公報
【特許文献２】特開平１−１１５３９４号公報
【非特許文献１】1997 IEEE International Solid-State Circit Conference,Digest of Technical Papers,68-69 TP 4.3〔A 1V 46ns 16Mb SOI-DRAM with Body Control Technique〕
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、本発明等は、前述の技術について検討した結果、以下の問題点を見出した。
（１）前記部分空乏型の電界効果トランジスタにおいて、例えばｎチャネル導電型の場合、ｐ型のチャネル形成領域はゲート電界及びソース・ドレインの電位により空乏化領域が生じ、一部が中性領域となっている。ゲート電極にＶＧＳ電位、一方の半導体領域にＶＳ電位（＝０［Ｖ］）、他方の半導体領域にＶＤＳ電位（≧ＶＳ電位）、給電用コンタクト領域にＶＳｕｂ電位（≦０［Ｖ］）を印加すると、チャネル電流が流れ、ドレイン近傍の高電界領域でエレクトロンとホールが発生する。エレクトロンはより高電位のドレイン領域に流れるが、ホールは電位の低い中性領域に流れ込む。このホールは中性領域を通して給電用コンタクト領域に引き抜かれるが、中性領域の抵抗が高いので、中性領域の電位が高くなる。中性領域の電位が高いと、バイポーラ動作によりソースからエレクトロンがチャネルに流れるので、ドレイン近傍の高電界領域でホールの発生が増加する。これらの一連のメカニズムが循環することにより中性領域の電位が益々増加するので、結果としてドレイン耐圧が低くなるという問題がある。また、閾値電圧が不安定になるという問題がある。これらの問題はｐチャネル導電型においても同様に生じる。
（２）前記完全空乏型の電界効果トランジスタにおいて、例えばｎチャネル導電型の場合、チャネル形成領域が全て空乏化されているため、ドレイン近傍の高電界領域で発生したホールの逃げ道がない。このため、発生したホールの全てがソース領域に流れることになるので、バイポーラ動作によりドレイン耐圧が低くなるという問題がある。また、チャネル形成領域の全てが空乏化しているため、閾値電圧を高くできないという問題がある。特開平１−１１５３９４号公報には、完全空乏型の電界効果トランジスタの閾値をバックゲートバイアスで変化させる方法が開示されているが、詳細な検討の結果、マイナスのバックゲート電位により、チャネル形成領域の下層部（低面部）のポテンシャルが下がるため、ドレイン近傍で発生したホールがチャネル形成領域の下層部に蓄積され、閾値電圧が不安定になる。これらの問題は、ｐチャネル導電型においても同様に生じる。
（３）前記部分空乏型の電界効果トランジスタ及び完全空乏型の電界効果トランジスタは、前述にように、閾値電圧が低く、ドレイン耐圧も低い。このため、閾値電圧を安定した状態で変化させることができないので、スタンバイ電流が大きく、スタンバイ電流テストを行うことができない。また、ドレイン耐圧が低いので、高電圧のエージングを行うことができない。
【０００７】
本発明の目的は、絶縁層上の半導体層に構成された電界効果トランジスタのドレイン耐圧を高めることが可能な技術を提供することにある。
【０００８】
本発明の他の目的は、絶縁層上の半導体層に構成された電界効果トランジスタの閾値電圧の安定化を図ることが可能な技術を提供することにある。
【０００９】
本発明の他の目的は、絶縁層上の半導体層に構成された電界効果トランジスタの閾値電圧を安定した状態で変化させることが可能な技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１２】
絶縁層上の半導体層に構成された電界効果トランジスタを有する半導体装置であって、前記電界効果トランジスタのチャネル形成領域と電気的に接続されるボディ電極と、前記電界効果トランジスタのチャネル形成領域と対向して前記絶縁層下に設けられるバックゲート電極とを備えている。
【００１３】
部分空乏型電界効果トランジスタの場合、前記ボディ電極、前記バックゲート電極の夫々には、前記電界効果トランジスタのチャネル形成領域の上層部に形成されるチャネルと反対導電型の電荷を前記バックゲート電極と対向する前記半導体層の下層部に誘起する電位が印加される。
【００１４】
完全空乏型電界効果トランジスタの場合、前記ボディ電極には、前記電界効果トランジスタのチャネル形成領域の上層部に形成されるチャネルと反対導電型のキャリアを引き抜く電位（ｎチャネル導電型の場合、負電位）が印加され、前記バックゲート電極には、前記電界効果トランジスタのチャネル形成領域の上層部に形成されるチャネルと反対導電型の電荷を前記バックゲート電極と対向する前記半導体層の下層部に誘起する電位が印加される。
【００１５】
上述した手段によれば、以下の作用効果が得られる。
（１）部分空乏型電界効果トランジスタの場合、チャネル形成領域の下層部（底面部）に、その上層部に形成されるチャネルと反対導電型のチャネルが形成される。ドレイン近傍の高電界領域で発生したキャリア（ｎチャネル導電型の場合はホール、ｐチャネル導電型の場合はエレクトロン）は、チャネル形成領域の下層部に形成されたチャネルを通ってボディ電極に流れるため、チャネル形成領域の中性領域の電位の上昇を抑制できる。従って、部分空乏型の電界効果トランジスタのドレイン耐圧を高くすることができる。また、閾値電圧の安定化を図ることができる。
【００１６】
また、ドレイン耐圧を高くすることができるので、高電圧のエージングを行うことかできる。
【００１７】
また、ドレイン耐圧を高くすることができ、閾値電圧の安定化を図ることができるので、部分空乏型の電界効果トランジスタの閾値電圧を安定した状態で変化させることができる。
【００１８】
また、部分空乏型の電界効果トランジスタの閾値電圧（Ｖｔｈ）を安定した状態で変化させることができるので、スタンバイ時のリーク電流テストを行うことができる。
（２）完全空乏型の電界効果トランジスタの場合、ドレイン近傍の高電界領域で発生したキャリア（ｎチャネル導電型の場合はホール、ｐチャネル導電型の場合はエレクトロン）はボディ電極に引き抜かれるため、キャリアがソース領域に流れることはない。従って、バイポーラ動作が生じないので、完全空乏型の電界効果トランジスタのドレイン耐圧を高くすることができる。また、閾値電圧の安定化を図ることができる。
【００１９】
また、ドレイン耐圧を高くすることができるので、高電圧のエージングを行うことができる。
【００２０】
また、チャネル形成領域の上層部に形成されるチャネルと反対導電型のキャリアをボディ電極で引き抜くので、バックゲート電極の電位によって完全空乏型電界効果トランジスタの閾値電圧を安定した状態で変化させることができる。
また、完全空乏型の電界効果トランジスタの閾値電圧（Ｖｔｈ）を安定した状態で変化させることができるので、スタンバイ時のリーク電流テストを行うことができる。
【００２１】
なお、前記完全空乏型電界効果トランジスタにおいて、ボディ電極にチャネル形成領域の上層部に形成されるチャネルと反対導電型の電荷を注入する電位を印加すると完全空乏型にならず、部分空乏型となる。この場合、前記部分空乏型電界効果トランジスタで述べたように、ボディ電極の電位により閾値電圧を変化させることができる。
【発明の効果】
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００２３】
絶縁層上の半導体層に構成された電界効果トランジスタのドレイン耐圧を高めることが可能となる。
【００２４】
また、絶縁層上の半導体層に構成された電界効果トランジスタの閾値電圧の安定化を図ることが可能となる。
【００２５】
また、絶縁層上の半導体層に構成された電界効果トランジスタの閾値電圧を安定した状態で変化させることが可能となる。
【００２６】
また、絶縁層上の半導体層に構成された電界効果トランジスタを有する半導体装置における高電圧のエージングを行うことが可能となる。
【００２７】
また、絶縁層上の半導体層に構成された電界効果トランジスタのリーク電流テストを行うことが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
（実施形態１）
本実施形態では、部分空乏型の電界効果トランジスタを有する半導体装置に本発明を適用した例について説明する。
【００２９】
図１は本発明の実施形態１である半導体装置の要部平面図であり、図２及び図３は前記半導体装置の要部断面図であり、図２の（Ａ）図及び図３の（Ｃ）図は図１に示すＡ−Ａ線の位置で切った断面図であり、図２の（Ｂ）図及び図３の（Ｄ）図は図１に示すＢ−Ｂ線の位置で切った断面図である。なお、図１において、図を見易くするため、後述するゲート電極４よりも上層は図示を省略している。また、図２及び図３において、図を見易くするため、後述する配線（１０Ａ，１０Ｂ，１０Ｃ）よりも上層は図示を省略している。
【００３０】
図１及び図２に示すように、半導体装置は半導体基体１を主体とする構成になっている。半導体基体１は、単結晶珪素からなるｐ型半導体基板１Ａと単結晶珪素からなる半導体層１Ｃとの間に酸化珪素膜からなる絶縁層１Ｂが設けられた所謂ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造で構成されている。
【００３１】
前記半導体層１Ｃの素子間分離領域上には例えば酸化珪素膜からなるフィールド絶縁膜２が設けられている。このフィールド絶縁膜２で周囲を規定された半導体層１Ｃの素子形成領域には電界効果トランジスタＱｎが構成されている。本実施形態において、電界効果トランジスタＱｎは部分空乏型で構成されている。
【００３２】
前記電界効果トランジスタＱｎが構成される半導体層１Ｃの領域には不純物としてボロン（Ｂ）が導入され、ｐ型半導体領域として構成されている。
【００３３】
前記電界効果トランジスタＱｎは、主に、ｐ型半導体層１Ｃからなるチャネル形成領域、ゲート絶縁膜３、ゲート電極４、ソース領域及びドレイン領域である一対のｎ型半導体領域６で構成されている。即ち、電界効果トランジスタＱｎはｎチャネル導電型で構成されている。ゲート絶縁膜３は例えば熱酸化珪素膜で形成されている。ゲート電極４は例えば不純物として燐（Ｐ）が導入された多結晶珪素膜で形成されている。ソース領域及びドレイン領域である一対のｎ型半導体領域６は、ゲート電極４に対して自己整合で形成され、ｐ型半導体層１Ｃに設けられている。
【００３４】
前記電界効果トランジスタＱｎは、ソース領域及びドレイン領域である一対のｎ型半導体領域６の夫々の底部を半導体基体１の絶縁層１Ｂに接触させた構造で構成されている。この電界効果トランジスタＱｎは、一対のｎ型半導体領域６の夫々の底部の接触面積に相当する分、ソース領域及びドレイン領域に付加されるｐｎ接合容量（寄生容量）を低減できるので、スイッチング速度の高速化を図ることができる。
【００３５】
前記電界効果トランジスタＱｎは、チャネル形成領域が一対のｎ型半導体領域６及び半導体基体１の絶縁層１Ｂで周囲を囲まれている。
【００３６】
前記ｐ型半導体層１Ｃには、ボディ電極であるｐ型半導体領域８が設けられている。このｐ型半導体領域８は、ｐ型半導体層１Ｃの不純物濃度に比べて高不純物濃度に設定され、電界効果トランジスタＱｎのチャネル形成領域と電気的に接続されている。
【００３７】
前記ｐ型半導体基板１Ａの主面には、バックゲート電極であるｐ型半導体領域５が設けられている。ｐ型半導体領域５は、ｐ型半導体基板１Ａの不純物濃度に比べて高不純物濃度に設定され、絶縁層１Ｂと接触するように設けられている。また、ｐ型半導体領域５は、電界効果トランジスタＱｎが構成されたｐ型半導体層１Ｃと対向するように設けられている。即ち、バックゲート電極であるｐ型半導体領域５は、電界効果トランジスタＱｎのチャネル形成領域、ボディ電極であるｐ型半導体領域８の夫々と対向するように設けられている。
【００３８】
前記一対のｎ型半導体領域６のうち、一方のｎ型半導体領域６には層間絶縁膜９に形成された接続孔を通して配線１０Ａが電気的に接続され、他方のｎ型半導体領域６には層間絶縁膜９に形成された接続孔を通して配線１０Ｂが電気的に接続されている。配線１０ＡにはＶＳ電位（＝０［Ｖ］）が印加され、配線１０ＢにはＶＤＳ電位（≧ＶＳ電位）が印加される。即ち、一方のｎ型半導体領域６にはＶＳ電位が印加され、他方のｎ型半導体領域６にはＶＳ電位よりも高いＶＤＳ電位が印加される。なお、ゲート電極４にはＶＧＳ電位が印加される。
【００３９】
前記ボディ電極であるｐ型半導体領域８には層間絶縁膜９に形成された接続孔を通して配線１０Ｃが電気的に接続されている。配線１０ＣにはＶＳ電位及びＶＤＳ電位よりも低いＶＳｕｂ電位（≦０［Ｖ］）が印加される。即ち、ボディ電極であるｐ型半導体領域８にはＶＳub電位が印加される。
【００４０】
前記バックゲート電極であるｐ型半導体領域５にはＶＳ電位及びＶＤＳ電位よりも低いＶＢＧ電位（＜０［Ｖ］）が印加される。このＶＢＧ電位は半導体基体１の主面側から供給される。
【００４１】
前記半導体装置において、電界効果トランジスタＱｎのチャネル形成領域は、ゲート電界及びソース・ドレインの電位により空乏化領域７Ａが生じ、一部が中性領域７Ｂとなっている。ゲート電極４にＶＧＳ電位、一方のｎ型半導体領域６にＶＳ電位（＝０［Ｖ］）、他方のｎ型半導体領域６にＶＤＳ電位（≧ＶＳ電位）、ボディ電極であるｐ型半導体領域８にＶＳｕｂ電位（≦０［Ｖ］）、バックゲート電極であるｐ型半導体領域５にＶＢＧ電位（＜０［Ｖ］）を印加すると、図３に示すように、バックゲート電極であるｐ型半導体領域５と対向するｐ型半導体層１Ｃの下層部（底面部）に、電界効果トランジスタＱｎのチャネル形成領域の上層部に形成されるチャネルと反対導電型のチャネル１１が形成される。本実施形態において、バックゲート電極であるｐ型半導体領域５は電界効果トランジスタＱｎのチャネル形成領域、ボディ電極であるｐ型半導体領域８の夫々と対向して設けられているので、電界効果トランジスタＱｎのチャネル形成領域、ボディ電極であるｐ型半導体領域８の夫々は、チャネル１１を介して互いに連結された状態となる。ドレイン近傍の高電界領域で発生したホールは、チャネル形成領域の下層部に形成されたチャネル１１を通ってボディ電極であるｐ型半導体領域８に流れるため、チャネル形成領域の中性領域７Ｂの電位の上昇を抑制できる。従って、部分空乏型の電界効果トランジスタＱｎのドレイン耐圧を高くすることができる。また、閾値電圧（Ｖｔｈ）の安定化を図ることができる。
【００４２】
また、ドレイン耐圧を高くすることができるので、高電圧のエージングを行うことができる。エージングは、バックゲート電極に若しくはバックゲート電極とボディ電極に電位を印加した状態で行う。エージングとは、顧客での使用条件に比べて過酷な使用条件（負荷を与えた状態）において半導体装置の回路動作を行い、顧客での使用中に欠陥になるもの、ある意味では欠陥を加速的に発生せしめ、顧客に出荷する前の初期段階において不良品の排除を行う選別試験である。
【００４３】
また、ドレイン耐圧を高くすることができ、閾値電圧（Ｖｔｈ）の安定化を図ることができるので、部分空乏型の電界効果トランジスタＱｎの閾値電圧（Ｖｔｈ）を安定した状態で変化させることができる。
【００４４】
また、部分空乏型の電界効果トランジスタの閾値電圧を安定した状態で変化させることができるので、スタンバイ時のリーク電流テストを行うことができる。リーク電流テストは、電界効果トランジスタの閾値電圧を大きくするように、バックゲート電極に若しくはバックゲート電極とボディ電極に電位を印加した状態で行う。
【００４５】
また、バックゲート電極、若しくはバックゲート電極とボディ電極の電位を経時的に変化させ、電界効果トランジスタＱｎの特性を変動させることができる。
【００４６】
なお、本実施形態ではｎチャネル導電型の電界効果トランジスタについて説明したが、本発明はｐチャネル導電型の電界効果トランジスタにおいても同様の効果が得られる。
【００４７】
（実施形態２）
本実施形態では、完全空乏型の電界効果トランジスタを有する半導体装置に本発明を適用した例について説明する。
【００４８】
図４は本発明の実施形態である半導体装置の要部平面図であり、図５は前記半導体装置の要部断面図であり、図５の（Ａ）図は図４に示すＣ−Ｃ線の位置で切った断面図であり、図５の（Ｂ）図は図４に示すＤ−Ｄ線の位置で切った断面図である。なお、図４において、図を見易くするため、後述するゲート電極４よりも上層は図示を省略している。また、図５において、図を見易くするため、後述する配線（１０Ａ，１０Ｂ，１０Ｃ）よりも上層は図示を省略している。
【００４９】
図４及び図５に示すように、本実施形態の半導体装置は、前述の実施形態１とほぼ同一の構成になっている。本実施形態において、前述の実施形態と異なる点は、電界効果トランジスタＱｎが完全空乏型で構成され、ｐ型半導体層１Ｃの厚さが前述の実施形態１のｐ型半導体層１Ｃに比べて薄くなっている。また、バックゲート電極であるｐ型半導体領域５にはＶＢＧ電位（＜０［Ｖ］）が印加され、ボディ電極であるｐ型半導体領域８にはＶＳub電位（≧０［Ｖ］）が印加される。
【００５０】
本実施形態の電界効果トランジスタＱｎは、完全空乏型で構成されている。ゲート電極４にＶＳＧ電位（＞Ｖｔｈ）、一方のｎ型半導体領域６にＶＳ電位（０［Ｖ］）、他方のｎ型半導体領域６にＶＤＳ電位（≧ＶＳ電位）、ボディ電極であるｐ型半導体領域８にＶＳub電位（≧０［Ｖ］）、バックゲート電極であるｐ型半導体領域５にＶＢＧ電位（≦０［Ｖ］）電位を印加すると、ドレイン近傍の高電界領域で発生したホールはボディ電極に引き抜かれるため、ホールがソース領域に流れることはない。従って、バイポーラ動作が生じないので、完全空乏型の電界効果トランジスタＱｎのドレイン耐圧を高くすることができる。また、閾値電圧の安定化を図ることができる。
【００５１】
また、ドレイン耐圧を高くすることができるので、高電圧のエージングを行うことができる。エージングは、バックゲート電極に若しくはバックゲート電極とボディ電極に電位を印加した状態で行う。
【００５２】
また、チャネル形成領域の上層部に形成されるチャネルと反対導電型のキャリアをボディ電極で引き抜くので、バックゲート電極（ｐ型半導体領域５）の電位によって完全空乏型の電界効果トランジスタＱｎの閾値電圧（Ｖｔｈ）を安定した状態で変化させることができる。
【００５３】
また、部分空乏型の電界効果トランジスタの閾値電圧を安定した状態で変化させることができるので、スタンバイ時のリーク電流テストを行うことができる。リーク電流テストは、電界効果トランジスタの閾値電圧を大きくするように、バックゲート電極に若しくはバックゲート電極とボディ電極に電位を印加した状態で行う。
【００５４】
また、バックゲート電極、若しくはバックゲート電極とボディ電極の電位を経時的に変化させ、電界効果トランジスタＱｎの特性を変動させることかできる。
【００５５】
なお、本実施形態の完全空乏型電界効果トランジスタＱｎにおいて、ボディ電極（ｐ型半導体領域８）にチャネル形成領域の上層部に形成されるチャネルと反対導電型の電荷を注入する電位を印加すると完全空乏型にならず、部分空乏型となる。この場合、前述の実施形態１の部分空乏型電界効果トランジスタで述べたように、ボディ電極の電位により閾値電圧（Ｖｔｈ）を変化させることができる。
【００５６】
図６は、完全空乏型の電界効果トランジスタＱｎにおいて、ボディ電極及びバックゲート電極に印加される電位と閾値電圧との依存性を調べた結果である。ボディ電極であるｐ型半導体領域８にマイナスの電位を印加することにより、バックゲート電極の印加による閾値電圧の論理的値にまで閾値電圧を変化させることができる。図６において、Ｌｇ＝０．１５［μｍ］は、ゲート電極４のゲート長であり、tox＝３．５［ｎｍ］は、ゲート絶縁膜３の膜厚であり、ｔＳｉ＝５０［ｎｍ］は、ｐ型半導体層１Ｃの膜厚であり、Ｎａ＝２Ｅ１７［atoms／cm３］は、ｐ型半導体層１Ｃの不純物濃度であり、tbox＝１００［ｎｍ］は、絶縁層１Ｂの膜厚である。
【００５７】
図６の傾斜部分の電位をバックゲート電極とボディ電極に印加した場合、チャネル形成領域の下層部（底面部）に、その上層部に形成されるチャネルと反対導電型のチャネルが形成されるので、部分空乏型の電界効果トランジスタとなっている。チャネル形成領域の下層部の電位がボディ電極であるｐ型半導体領域８の電位と等しくなるまでホールが引き抜かれる若しくはｐ型半導体領域８からホールが注入されるので、チャネル形成領域のポテンシャルが安定であり、閾値電圧も安定である。
【００５８】
なお、本実施形態ではｎチャネル導電型の電界効果トランジスタについて説明したが、本発明はｐチャネル導電型の電界効果トランジスタにおいても同様の効果が得られる。
【００５９】
（実施形態３）
本実施形態では、完全空乏型の電界効果トランジスタを有する半導体装置に本発明を適用した例について説明する。
図７は本発明の実施形態である半導体装置の要部平面図であり、図８は図７に示すＥ−Ｅ線の位置で切った断面図であり、図９は図７における各半導体領域のレイアウトを示す平面図である。なお、図７において、図を見易くするため、後述するゲート電極２７よりも上層は図示を省略している。また、図８において、図を見易くするため、後述する配線３３Ａよりも上層は図示を省略している。
【００６０】
図７及び図８に示すように、半導体装置は半導体基体２０を主体とする構成になっている。半導体基体２０は、単結晶珪素からなるｐ型半導体基板２０Ａと単結晶珪素からなる半導体層２０Ｃとの間に酸化珪素膜からなる絶縁層２０Ｂが設けられた所謂ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）構造で構成されている。
【００６１】
前記半導体層２０Ｃの素子間分離領域上には例えば酸化珪素膜からなるフィールド絶縁膜２１が設けられている。このフィールド絶縁膜２１で周囲を規定された半導体層２０Ｃの素子形成領域にはｎチャネル導電型の電界効果トランジスタＱｎ及びｐチャネル導電型の電界効果トランジスタＱｐが構成されている。本実施形態において、ｎチャネル導電型の電界効果トランジスタＱｎ、ｐチャネル導電型の電界効果トランジスタＱｐの夫々は完全空乏型で構成されている。
【００６２】
前記電界効果トランジスタＱｎは、半導体層２０Ｃに設けられたｐ型半導体領域２５Ａに構成されている。この電界効果トランジスタＱｎは、主に、ｐ型半導体領域２５Ａからなるチャネル形成領域、ゲート絶縁膜２２、ゲート電極２７、ソース領域及びドレイン領域である一対のｎ型半導体領域２８で構成されている。ゲート絶縁膜２２は例えば熱酸化珪素膜で形成されている。ゲート電極２７は例えば多結晶珪素膜２３及びこの多結晶珪素膜２３上に設けられたＷ／ＴｉＮ膜２６で形成されている。多結晶珪素膜２３には抵抗値を低減する不純物として例えば燐（Ｐ）が導入されている。
【００６３】
前記電界効果トランジスタＱｐは、半導体層２０Ｃに設けられたｎ型半導体領域２５Ｂに構成されている。この電界効果トランジスタＱｐは、主に、ｎ型半導体領域２５Ｂからなるチャネル形成領域、ゲート絶縁膜２２、ゲート電極２７、ソース領域及びドレイン領域である一対のｐ型半導体領域３０で構成されている。ゲート絶縁膜２２は例えば熱酸化珪素膜で形成されている。ゲート電極２７は例えば多結晶珪素膜２３及びこの多結晶珪素膜２３上に設けられたＷ／ＴｉＮ膜２６で形成されている。この多結晶珪素膜２３には抵抗値を低減する不純物として例えばボロン（Ｂ）が導入されている。
【００６４】
前記電界効果トランジスタＱｎは、ソース領域及びドレイン領域である一対のｎ型半導体領域２８の夫々の底部を半導体基体２０の絶縁層２０Ｂに接触させた構造で構成されている。この電界効果トランジスタＱｎは、一対のｎ型半導体領域２８の夫々の底部の接触面積に相当する分、ソース領域及びドレイン領域に付加されるｐｎ接合容量（寄生容量）を低減できるので、スイッチング速度の高速化を図ることができる。
【００６５】
前記電界効果トランジスタＱｎのチャネル形成領域は、ソース領域及びドレイン領域である一対のｎ型半導体領域２８及び半導体基体２０の絶縁層２０Ｂで周囲を囲まれている。
【００６６】
前記電界効果トランジスタＱｐは、ソース領域及びドレイン領域である一対のｐ型半導体領域３０の夫々の底部を半導体基体２０の絶縁層２０Ｂに接触させた構造で構成されている。この電界効果トランジスタＱｐは、一対のｐ型半導体領域３０の夫々の底部の接触面積に相当する分、ソース領域及びドレイン領域に付加されるｐｎ接合容量（寄生容量）を低減できるので、スイッチング速度の高速化を図ることができる。
【００６７】
前記電界効果トランジスタＱｐのチャネル形成領域は、ソース領域及びドレイン領域である一対のｐ型半導体領域３０及び半導体基体２０の絶縁層２０Ｂで周囲を囲まれている。
【００６８】
前記ｐ型半導体領域２５Ａには、図７、図８及び図９に示すように、ボディ電極であるｐ型半導体領域３１が設けられている。このｐ型半導体領域３１は、ｐ型半導体領域２５Ａの不純物濃度に比べて高不純物濃度に設定され、電界効果トランジスタＱｎのチャネル形成領域と電気的に接続されている。
【００６９】
前記ｎ型半導体領域２５Ｂには、ボディ電極であるｎ型半導体領域２９が設けられている。このｎ型半導体領域２９は、ｎ型半導体領域２５Ｂの不純物濃度に比べて高不純物濃度に設定され、電界効果トランジスタＱｐのチャネル形成領域と電気的に接続されている。
【００７０】
前記ｐ型半導体基板２０Ａの主面には、バックゲート電極であるｐ型半導体領域２４Ａが設けられている。ｐ型半導体領域２４Ａは、ｐ型半導体基板２０Ａの不純物濃度に比べて高不純物濃度に設定され、絶縁層２０Ｂと接触するように設けられている。また、ｐ型半導体領域２４Ａは、電界効果トランジスタＱｎが構成されたｐ型半導体領域２５Ａと対向するように設けられている。即ち、バックゲート電極であるｐ型半導体領域２４Ａは、電界効果トランジスタＱｎのチャネル形成領域、ボディ電極であるｐ型半導体領域３１の夫々と対向するように設けられている。
【００７１】
前記ｐ型半導体基板２０Ａの主面には、バックゲート電極であるｎ型半導体領域２４Ｂが設けられている。ｎ型半導体領域２４Ｂは、ｐ型半導体基板２０Ａの不純物濃度に比べて高不純物濃度に設定され、絶縁層２０Ｂと接触するように設けられている。また、ｎ型半導体領域２４Ｂは、電界効果トランジスタＱｐが構成されたｎ型半導体領域２５Ｂと対向するように設けられている。即ち、バックゲート電極であるｎ型半導体領域２４Ｂは、電界効果トランジスタＱｐのチャネル形成領域、ボディ電極であるｎ型半導体領域２９の夫々と対向するように設けられている。
【００７２】
前記電界効果トランジスタＱｎの一対のｎ型半導体領域２８のうち、一方のｎ型半導体領域２８には層間絶縁膜３２に形成された接続孔を通して配線３３Ａが電気的に接続され、他方のｎ型半導体領域２８には層間絶縁膜３２に形成された接続孔を通して配線３３Ｃが電気的に接続されている。
【００７３】
前記電界効果トランジスタＱｐの一対のｐ型半導体領域３０のうち、一方のｐ型半導体領域３０には層間絶縁膜３２に形成された接続孔を通して配線３３Ｂが電気的に接続され、他方のｐ型半導体領域３０には層間絶縁膜３２に形成された接続孔を通して配線３３Ｃが電気的に接続されている。
【００７４】
前記電界効果トランジスタＱｎ、Ｑｐの夫々のゲート電極２７は、互いに電気的に接続されている。即ち、半導体装置は、電界効果トランジスタＱｎ、Ｑｐの夫々で構成されたインバータ回路を搭載している。
【００７５】
前記ボディ電極であるｐ型半導体領域３１には層間絶縁膜３２に形成された接続孔を通して配線３３Ｄが電気的に接続されている。前記バックゲート電極であるｐ型半導体領域２４Ａには、層間絶縁膜３２から絶縁層２０Ｂに亘って形成された接続孔を通して配線３３Ｄが電気的に接続されている。即ち、ボディ電極であるｐ型半導体領域３１、バックゲート電極であるｐ型半導体領域２４Ａの夫々には同一の電位が印加される。
【００７６】
前記ボディ電極であるｎ型半導体領域２９には層間絶縁膜３２に形成された接続孔を通して配線３３Ｅが電気的に接続されている。前記バックゲート電極であるｎ型半導体領域２４Ｂには、層間絶縁膜３２から絶縁層２０Ｂに亘って形成された接続孔を通して配線３３Ｅが電気的に接続されている。即ち、ボディ電極であるｎ型半導体領域２９、バックゲート電極であるｎ型半導体領域２４Ｂの夫々には同一の電位が印加される。
【００７７】
前記配線３３ＡにはＶＳ電位が印加され、配線３３ＢにはＶＳＤ電位（≧ＶＳ電位）が印加され、配線３３ＤにはＶsubp電位（≦０［Ｖ］）が印加され、配線３３ＥにはＶsubn電位（＞Ｖsubp電位）が印加され、配線３３Ｃには入力信号が印加される。なお、Ｖsubp電位≦ＶＳ電位、Ｖsubn電位≧ＶＤＳ電位であり、又、Ｖsubp電位＜Ｖsubn電位であり、ｎ型半導体領域２４Ｂとｐ型半導体領域２４Ａ及びｐ型半導体基板２０Ａとは逆バイアスの関係にある。
【００７８】
次に、前記半導体装置の製造方法について、図１０乃至図１２（製造方法を説明するための要部断面図）を用いて説明する。
【００７９】
まず、図１０の（Ａ）図に示すように、単結晶珪素からなるｐ型半導体基板２０Ａと単結晶珪素からなる半導体層２０Ｃとの間に酸化珪素膜からなる絶縁層２０Ｂが設けられたＳＯＩ構造の半導体基体２０を用意する。ｐ型半導体基板２０Ａは、１．５Ｅ１５［atoms／cm３］程度の不純物濃度に設定されている。絶縁層２０Ｂは１００［ｎｍ］程度の厚さに設定されている。半導体層２０Ｃは５０［ｎｍ］程度の膜厚に設定され、不純物はドープされていない。
【００８０】
次に、前記半導体層２０Ｃ上の全面に１００［ｎｍ］程度の膜厚の酸化珪素膜からなるフィールド絶縁膜２１をＣＶＤ法で形成し、その後、フィールド絶縁膜２１にパターンニングを施して、図１０の（Ｂ）図に示すように、半導体層２０Ｃの素子形成領域及びボディ電極形成領域を開口する。フィールド絶縁膜２１のパターンニングはホトレジスト膜をマスクにして行う。
【００８１】
次に、熱酸化処理を施し、半導体層２０Ｃの素子形成領域上に３．５［ｎｍ］程度の膜厚の熱酸化珪素膜からなるゲート絶縁膜２２を形成する。熱酸化処理は、９００［℃］の分圧スチーム雰囲気中にて行う。
【００８２】
次に、図１１の（Ｃ）図に示すように、前記ゲート絶縁膜２２上を含む半導体基体２０上の全面に１００［ｎｍ］程度の膜厚の多結晶珪素膜２３をＣＶＤ法で形成する。
【００８３】
次に、前記半導体層２０Ｃのｐチャネル導電型電界効果トランジスタ形成領域と対向する前記多結晶珪素膜２３に不純物としてボロンをイオン打込み法で選択的に導入し、その後、前記半導体層２０Ｃのｎチャネル導電型電界効果トランジスタ形成領域と対向する前記多結晶珪素膜２３に不純物として燐をイオン打込み法で選択的に導入する。ボロンの導入は、最終的な導入量が２Ｅ１５［atoms／cm２］程度、導入時のエネルギ量が７［Ｋｅｖ］程度の条件下で行う。燐の導入は、最終的な導入量が２Ｅ１５［atoms／cm２］程度、導入時のエネルギ量が２０［Ｋｅｖ］程度の条件下で行う。ボロンの導入はｐチャネル導電型電界効果トランジスタのゲート電極をｐ型化する目的で行い、燐の導入はｎチャネル導電型電界効果トランジスタのゲート電極をｎ型化する目的で行う。
【００８４】
次に、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法を使用し、前記フィールド絶縁膜２１上の多結晶珪素膜２３を除去する。
【００８５】
次に、前記半導体層２０Ｃのｎチャネル導電型電界効果トランジスタ形成領域と対向する前記ｐ型半導体基板２０Ａに、不純物としてボロン（Ｂ）をイオン打込み法で選択的に導入し、バックゲート電極であるｐ型半導体領域２４Ａを形成する。ボロンの導入は、最終的な導入量が５Ｅ１２［atoms／cm２］程度、導入時のエネルギ量が１２０［Ｋｅｖ］程度の条件下で行う。このボロンの導入はホトレジスト膜をマスクにして行う。
【００８６】
次に、前記半導体層２０Ｃのｐチャネル導電型電界効果トランジスタ形成領域と対向する前記ｐ型半導体基板２０Ａに、不純物として燐（Ｐ）をイオン打込み法で選択的に導入し、バックゲート電極であるｎ型半導体領域２４Ｂを形成する。燐の導入は、最終的な導入量が５Ｅ１２［atoms／cm２］程度、導入時のエネルギ量が２６０［Ｋｅｖ］程度の条件下で行う。この燐の導入はホトレジスト膜をマスクにして行う。これにより、電界効果トランジスタＱｎのバックゲート電極、電界効果トランジスタＱｐのバックゲート電極の夫々に独立してバックゲート電位を印加することができる。
【００８７】
次に、前記半導体層２０Ｃのｎチャネル導電型電界効果トランジスタ形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ｐ型半導体領域２５Ａを形成する。ボロンの導入は、最終的な導入量が１．５Ｅ１２［atoms／cm２］程度、導入時のエネルギ量が４０［Ｋｅｖ］程度の条件下で行う。このボロンの導入はホトレジスト膜をマスクにして行う。
【００８８】
次に、前記半導体層２０Ｃのｐチャネル導電型電界効果トランジスタ形成領域に不純物として燐をイオン打込み法で選択的に導入し、ｎ型半導体領域２５Ｂを形成する。燐の導入は、最終的な導入量が１．５Ｅ１２［atoms／cm２］程度、導入時のエネルギ量が１００［Ｋｅｖ］程度の条件下で行う。この燐の導入はホトレジスト膜をマスクにして行う。この工程により、ｎチャネル導電型電界効果トランジスタ形成領域における半導体層２０Ｃの不純物濃度、ｐチャネル導電型電界効果トランジスタ形成領域における半導体層２０Ｃの不純物濃度の夫々が約２．０Ｅ１７［atoms／cm３］となり、半導体層２０Ｃの厚さが５０［ｎｍ］であるため、電界効果トランジスタＱｎ、Ｑｐの夫々は完全空乏型として動作する。ここまでの工程を図１１の（Ｄ））図に示す。
【００８９】
次に、図１２の（Ｅ）図に示すように、前記多結晶珪素膜２３上を含む半導体基体２０上の全面にＷ／ＴｉＮ膜２６を形成する。Ｗ／ＴｉＮ膜２６は、１０［ｎｍ］程度のＴｉＮ膜を反応性スパッタ法で形成し、その後、５０［ｎｍ］程度のＷ膜をスパッタ法で形成することにより形成される。このＷ／ＴｉＮ膜２６はゲート電極の低抵抗化を図るために形成される。
【００９０】
次に、前記Ｗ／ＴｉＮ膜２６、多結晶珪素膜２３の夫々に順次パターンニングを施し、半導体層２０Ｃのｎチャネル導電型電界効果トランジスタ形成領域上及びｐチャネル導電型電界効果トランジスタ形成領域上にゲート電極２７を形成する。このパターンニングはホトレジスト膜をマスクにして行う。
【００９１】
次に、前記ｐ型半導体領域２５Ａのｎチャネル導電型電界効果トランジスタ形成領域及び前記ｎ型半導体領域２５Ｂのボディ電極形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域２８を形成すると共に、ボディ電極であるｎ型半導体領域２９を形成する。燐の導入は、最終的な導入量が１．５Ｅ１５［atoms／cm２］程度、導入時のエネルギ量が２０［Ｋｅｖ］程度の条件下で行う。この燐の導入はホトレジスト膜をマスクにして行う。
【００９２】
次に、前記ｎ型半導体領域２５Ｂのｐチャネル導電型電界効果トランジスタ形成領域及び前記ｐ型半導体領域２５Ａのボディ電極形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｐ型半導体領域３０を形成すると共に、ボディ電極であるｐ型半導体領域３１を形成する。ボロンの導入は、最終的な導入量が１．５Ｅ１５［atoms／cm２］程度、導入時のエネルギ量が７［Ｋｅｖ］程度の条件下で行う。この燐の導入はホトレジスト膜をマスクにして行う。
【００９３】
次に、９５０［℃］で１０［秒］の熱処理を施し、一対のｎ型半導体領域２８、ｎ型半導体領域２９、一対のｐ型半導体領域３０及びｐ型半導体領域３１を活性化する。ここまでの工程を図１２の（Ｆ）図に示す。
【００９４】
次に、前記半導体基体２０上の全面に層間絶縁膜３２を形成し、その後、接続孔を形成し、その後、配線３３Ａ、配線３３Ｂ、配線３３Ｃ、配線３３Ｄ、配線３３Ｅの夫々を形成することにより、図８に示す状態となる。
【００９５】
このように、本実施形態では、ｎチャネル導電型電界効果トランジスタＱｎのチャネル形成領域と電気的に接続されたｐ型半導体領域３１からなるボディ電極と、ｎチャネル導電型電界効果トランジスタＱｎのチャネル形成領域と対向して絶縁層２０Ｂ下に設けられたｐ型半導体領域２４Ａからなるバックゲート電極と、ｐチャネル導電型電界効果トランジスタＱｐのチャネル形成領域と電気的に接続されたｎ型半導体領域２９からなるボディ電極と、ｐチャネル導電型電界効果トランジスタＱｐのチャネル形成領域と対向して絶縁層２０Ｂ下に設けられたｎ型半導体領域２４Ｂからなるバックゲート電極とを備えているので、ボディ電極、バックゲート電極の夫々に電位を印加することにより、ｎチャネル導電型電算効果トランジスタＱｎ、ｐチャネル導電型電界効果トランジスタＱｐの夫々のドレイン耐圧を高くすることができると共に、ｎチャネル導電型電界効果トランジスタＱｎ、ｐチャネル導電型電界効果トランジスタＱｐの夫々の閾値電圧（Ｖｔｈ）の安定化を図ることができる。
【００９６】
また、ｎチャネル導電型電界効果トランジスタＱｎ、ｐチャネル導電型電界効果トランジスタＱｐの夫々のドレイン耐圧を高くすることができるので、高電圧のエージングを行うことができる。エージングは、バックゲート電極に若しくはバックゲート電極とボディ電極に電位を印加した状態で行う。
【００９７】
また、チャネル形成領域の上層部に形成されるチャネルと反対導電型のキャリアをｐ型半導体領域３１からなるボディ電極で引き抜くので、ｐ型半導体領域２４Ａからなるバックゲート電極の電位によって電界効果トランジスタＱｎの閾値電圧（Ｖｔｈ）を安定した状態で変化されることができると共に、チャネル形成領域の上層部に形成されるチャネルと反対導電型のキャリアをｎ型半導体領域２９からなるボディ電極で引き抜くので、ｎ型半導体領域２４Ｂからなるバックゲート電極の電位によって電界効果トランジスタＱｐの閾値電圧（Ｖｔｈ）を安定した状態で変化させることができる。
【００９８】
また、ｎチャネル導電型電界効果トランジスタＱｎ、ｐチャネル導電型電界効果トランジスタＱｐの夫々の閾値電圧を安定した状態で変化させることができるので、スタンバイ時のリーク電流テストを行うことができる。また、動作時にはｎチャネル導電型電界効果トランジスタＱｎ、ｐチャネル導電型電界効果トランジスタＱｐの夫々の閾値電圧（Ｖｔｈ）を下げることにより、高速動作が可能になる。リーク電流テストは、電界効果トランジスタの閾値電圧を大きくするように、バックゲート電極に若しくはバックゲート電極とボディ電極に電位を印加した状態で行う。
【００９９】
また、バックゲート電極、若しくはバックゲート電極とボディ電極の電位を経時的に変化させ、電界効果トランジスタＱｎ及び電界効果トランジスタＱｐの特性を変動させることができる。
【０１００】
図２２（タイミングチャート図）に示すように、スタンバイ時において、ｐＭＯＳ（ｐチャネル導電型電界効果トランジスタＱｐ）のボディ電極及びバックゲート電極にＶ１＝Ｖsubn電位（＞ＶＤＳ電位）、ｎＭＯＳ（ｎチャネル導電型電界効果トランジスタＱｎ）のボディ電極及びバックゲート電極にＶ２＝Ｖsubp電位（＜ＶＳ電位）を印加することにより、ｐＭＯＳ及びｎＭＯＳのＶｔｈ（閾値電圧）を高くすることができ、リーク電流を低減することができる。また、動作時においては、Ｖsubn電位＝ＶＤＳ電位、Ｖsubp電位＝ＶＳ電位（０［Ｖ］電位）にすることにより、通常の動作を行うことができる。
【０１０１】
（実施形態４）
本実施形態では、完全空乏型の電界効果トランジスタを有する半導体装置に本発明を適用した例について説明する。
【０１０２】
図１３は本発明の実施形態４である半導体装置の要部平面図であり、図１４は図１３に示すＦ−Ｆ線の位置で切った断面図である。なお、図１３において、図を見易くするため、後述するゲート電極４７よりも上層は図示を省略している。また、図１４において、図を見易くするため、後述する配線５７Ａよりも上層は図示を省略している。
【０１０３】
図１３及び図１４に示すように、本実施形態の半導体装置は、絶縁層４０Ｂによって互いに絶縁分離されたｐ型半導体層４１Ａ、ｎ型半導体層４１Ｂの夫々を有し、ｐ型半導体層４１Ａには完全空乏型のｎチャネル導電型電界効果トランジスタＱｎが構成され、ｎ型半導体層４１Ｂには完全空乏型のｐチャネル導電型電界効果トランジスタＱｐが構成されている。また、本実施形態の半導体装置は、ボディ電極であるｐ型半導体領域５５、バックゲート電極であるｐ型半導体領域４２Ａの夫々に独立して電位を印加できる構成になっている。また、ボディ電極であるｎ型半導体領域５１、バックゲート電極であるｎ型半導体領域４２Ｂの夫々に独立して電位を印加できる構成になっている。
【０１０４】
以下、前記半導体装置の製造方法について、図１５乃至図１９（製造方法を説明するための要部断面図）を用いて説明する。
【０１０５】
まず、図１５の（Ａ）図に示すように、単結晶珪素からなるｐ型半導体基板４０Ａと単結晶珪素からなる半導体層４０Ｃとの間に酸化珪素膜からなる絶縁層４０Ｂが設けられたＳＯＩ構造の半導体基体４０を用意する。ｐ型半導体基板４０Ａは１．３Ｅ１５［atoms／cm３］程度の不純物濃度に設定されている。絶縁層４０Ｂは１００［ｎｍ］程度の厚さに設定されている。半導体層４０Ｃは５０［ｎｍ］程度の膜厚に設定され、不純物はドープされていない。
【０１０６】
次に、前記半導体層４０Ｃの表面上に１０［ｎｍ］程度の膜厚の熱酸化珪素膜を形成し、その後、前記熱酸化珪素膜の表面上に３０［ｎｍ］程度の膜厚の窒化珪素膜を形成し、その後、前記窒化珪素膜にパターンニングを施して、半導体層４０Ｃのｎチャネル導電型電界効果トランジスタ形成領域上及びｐチャネル導電型電界効果トランジスタ形成領域上に個々に分離されたマスクＭを形成する。
【０１０７】
次に、熱酸化処理を施し、マスクＭから露出された半導体層４０Ｃの部分を酸化して、互いに絶縁分離された半導体層４１Ａ、半導体層４１Ｂの夫々を形成する。ここまでの工程を図１５の（Ｂ）図に示す。
【０１０８】
次に、フッ酸水溶液を用いたウエットエッチング処理を施し、その後、熱燐酸液を用いたウエットエッチング処理を施して前記マスクＭを除去した後、前記半導体層４１Ａに不純物としてボロン（Ｂ）をイオン打込み法で選択的に導入して、２Ｅ１７［atoms／cm３］程度の不純物濃度のｐ型半導体層４１Ａを形成する。ボロンの導入は、最終的な導入量が１Ｅ１２［atoms／cm２］程度、導入時のエネルギ量が１０［Ｋｅｖ］程度の条件下で行う。このボロンの導入はホトレジスト膜をマスクにして行う。
【０１０９】
次に、前記ｐ型半導体層４１Ａと対向する前記半導体基板４０Ａの主面に不純物としてボロンをイオン打込み法で選択的に導入して、バックゲート電極であるｐ型半導体領域４２Ａを形成する。ボロンの導入は、最終的な導入量が１Ｅ１３［atoms／cm２］程度、導入時のエネルギ量が１００［Ｋｅｖ］程度の条件下で行う。このボロンの導入はホトレジスト膜をマスクにして行う。
【０１１０】
次に、前記半導体層４１Ｂに不純物として燐をイオン打込み法で選択的に導入して、２Ｅ１７［atoms／cm３］程度の不純物濃度のｎ型半導体層４１Ｂを形成する。燐の導入は、最終的な導入量が１Ｅ１２［atoms／cm２］程度、導入時のエネルギ量が２５［ＫｅＶ］程度の条件下で行う。この燐の導入はホトレジスト膜をマスクにして行う。
【０１１１】
次に、前記ｎ型半導体層４１Ｂと対向する前記半導体基板４０Ａの主面に不純物として燐をイオン打込み法で選択的に導入し、バックゲート電極であるｎ型半導体領域４２Ｂを形成する。燐の導入は、最終的な導入量が１Ｅ１３［atoms／cm２］程度、導入時のエネルギ量が２４０［Ｋｅｖ］程度の条件下で行う。この燐の導入はホトレジスト膜をマスクにして行う。ここまでの工程を図１６の（Ｃ）図に示す。
【０１１２】
次に、図１６の（Ｄ）図に示すように、前記ｐ型半導体層４１Ａ上及びｎ型半導体層４１Ｂ上を含む半導体基体４０上の全面に１００［ｎｍ］程度の膜厚の酸化珪素膜からなるフィールド絶縁膜４３を形成し、その後、前記フィールド絶縁膜４３にパターンニングを施して、図１７の（Ｅ）図に示すように、ｐ型半導体層４１Ａの素子形成領域及びボディ電極形成領域、ｎ型半導体層４１Ｂの素子形成領域及びボディ電極形成領域並びに給電用領域を開口する。フィールド絶縁膜４３のパターンニングはホトレジスト膜をマスクにして行う。
【０１１３】
次に、熱酸化処理を施し、ｐ型半導体層４１Ａ、ｎ型半導体層４１Ｂの夫々の素子形成領域上に３．５［ｎｍ］程度の膜厚の熱酸化珪素膜からなるゲート絶縁膜４４を形成する。熱酸化処理は、９００［℃］の分圧スチーム雰囲気中にて行う。
【０１１４】
次に、図１７の（Ｆ）図に示すように、前記ゲート絶縁膜４４上を含む半導体基体４０上の全面に１００［ｎｍ］程度の膜厚の多結晶珪素膜４５をＣＶＤ法で形成する。
【０１１５】
次に、前記ｐ型半導体層４１Ａと対向する前記多結晶珪素膜４５に不純物として燐をイオン打込み法で選択的に導入し、その後、前記ｎ型半導体層４１Ｂと対向する前記多結晶珪素膜４５に不純物としてボロンをイオン打込み法で選択的に導入する。燐の導入は、最終的な導入量が１．５Ｅ１５［atoms／cm２］程度、導入時のエネルギ量が１５［Ｋｅｖ］程度の条件下で行う。ボロンの導入は、最終的な導入量が１．５Ｅ１５［atoms／cm２］程度、導入時のエネルギ量が５［Ｋｅｖ］程度の条件下で行う。燐の導入はｎチャネル導電型電界効果トランジスタのゲート電極をｎ型化する目的で行い、ボロンの導入はｐチャネル導電型電界効果トランジスタのゲート電極をｐ型化する目的で行う。
【０１１６】
次に、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法を使用し、前記フィールド絶縁膜４３上の多結晶珪素膜４５を除去する。
【０１１７】
次に、図１８の（Ｇ）図に示すように、前記多結晶珪素膜４５上を含む半導体基体４０上の全面にＷ／ＴｉＮ膜４６を形成する。Ｗ／ＴｉＮ膜４６は、１０［ｎｍ］程度のＴｉＮ膜を反応性スパッタ法で形成し、その後、５０［ｎｍ］程度のＷ膜をスパッタ法で形成することにより形成される。このＷ／ＴｉＮ膜４６はゲート電極の低抵抗化を図るために形成される。
【０１１８】
次に、前記Ｗ／ＴｉＮ膜４６、多結晶珪素膜４５の夫々に順次パターンニングを施し、図１８の（Ｈ）図に示すように、ｐ型半導体層４１Ａの素子形成領域上及びｎ型半導体層４１Ｂの素子形成領域上にゲート電極４７を形成する。このパターンニングはホトレジスト膜をマスクにして行う。
【０１１９】
次に、前記ｐ型半導体領域４２Ａの一部の表面を露出する第１接続孔、前記ｎ型半導体領域４２Ｂの一部の表面を露出する第２接続孔の夫々を形成する。
次に、前記半導体基体４０の全面に５［ｎｍ］程度の膜厚の酸化珪素膜からなるバッファ絶縁膜をＣＶＤ法で形成する。
【０１２０】
次に、前記ｐ型半導体層４１Ａの素子形成領域及び前記ｎ型半導体層４１Ｂのボディ電極形成領域並びに前記第２接続孔から露出されたｎ型半導体領域４２Ｂに、不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域５０、ボディ電極であるｎ型半導体領域５１、コンタクト領域であるｎ型半導体領域５２の夫々を形成する。燐の導入は、最終的な導入量が１．５Ｅ１５［atoms／cm２］程度、導入時のエネルギ量が２０［Ｋｅｖ］程度の条件下で行う。この燐の導入は、ホトレジスト膜をマスクにして行う。
【０１２１】
次に、前記ｎ型半導体層４１Ｂの素子形成領域及び前記ｐ型半導体層４１Ａのボディ電極形成領域並びに前記第１接続孔から露出されたｐ型半導体領域４２Ａに不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｐ型半導体領域５３、ボディ電極であるｐ型半導体領域５４、コンタクト領域であるｐ型半導体領域５５の夫々を形成する。ボロンの導入は、最終的な導入量が１．５Ｅ１５［atoms／cm２］程度、導入時のエネルギ量が５［Ｋｅｖ］程度の条件下で行う。この燐の導入はホトレジスト膜をマスクにして行う。ここまでの工程を図１９の（Ｉ）図に示す。
【０１２２】
次に、前記半導体基体４０上の全面に層間絶縁膜５６を形成し、その後、図１９の（Ｊ）図に示すように、接続孔を形成し、その後、配線５７Ａ〜配線５７Ｈの夫々を形成することにより、図１４に示す状態となる。
【０１２３】
このように、本実施形態の半導体装置は、前述の実施形態３と同様に、ｎチャネル導電型電界効果トランジスタＱｎのチャネル形成領域と電気的に接続されたｐ型半導体領域５５からなるボディ電極と、ｎチャネル導電型電界効果トランジスタＱｎのチャネル形成領域と対向して絶縁層４０Ｂ下に設けられたｐ型半導体領域４２Ａからなるバックゲート電極と、ｐチャネル導電型電界効果トランジスタＱｐのチャネル形成領域と電気的に接続されたｎ型半導体領域５１からなるボディ電極と、ｐチャネル導電型電界効果トランジスタＱｐのチャネル形成領域と対向して絶縁層４０Ｂ下に設けられたｎ型半導体領域４２Ｂからなるバックゲート電極とを備えているので、前述の実施形態３と同様の効果が得られる。また、ボディ電極、バックゲート電極の夫々に独立して電位を印加することができる。
実施形態３と同様にして、図２３（タイミングチャート図）に示すように、Ｖsubn電位＝Ｖ１電位（＞ＶＤＳ電位）、Ｖsubp電位＝Ｖ２電位（＜ＶＳ電位）を印加することにより、ｐＭＯＳ（ｐチャネル導電型の電界効果トランジスタＱｐ）及びｎＭＯＳ（ｎチャネル導電型の電界効果トランジスタＱｎ）のＶｔｈ（閾値電圧）を高くすることができ、リーク電流を低減することができる。
【０１２４】
（実施形態５）
本実施形態では、完全空乏型の電界効果トランジスタを有する半導体装置に本発明を適用した例について説明する。
【０１２５】
図２０は、本発明の実施形態５である半導体装置の要部断面図である。
【０１２６】
図２０に示すように、本実施形態の半導体装置は、前述の実施形態３とほぼ同一の構成になっている。本実施形態において、前述の実施形態と異なる点は、バックゲート電極であるｐ型半導体領域２４Ａがｎ型半導体領域３４によってｐ型半導体基板２０Ａから電気的に分離されている。ｐ型半導体領域２４Ａはｎ型半導体領域３４の主面に設けられ、ｎ型半導体領域３４はｐ型半導体基板２０Ａの主面に設けられている。
【０１２７】
このように、バックゲート電極であるｐ型半導体領域２４Ａとｐ型半導体基板２０Ａとをｎ型半導体領域３４によって電気的に分離することにより、特定の回路ブロックのバックゲート電位を他の回路ブロックのバックゲート電位と変えることができる。
また、特定の回路ブロックのバックゲート電位と他の回路ブロックのバックゲート電位とを変えることができるので、特定の回路ブロックを構成するｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを高閾値電圧化して低消費電力化を図り、他の回路ブロックを構成するｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを低閾値電圧化して高速に動作させることができる。
【０１２８】
（実施形態６）
図２１は、本発明の実施形態６であるＲＩＳＧプロセッサ（半導体装置）の動作モードを表わすブロック図である。図２１において、６０はベクトルレジスタ部、６１はキャッシュ制御部、６２はキャッシュ部、６３は演算器、６４は演算制御部、６５はメインメモリ、６６は２次キャッシュである。
【０１２９】
図２１に示すように、（１）通常動作モード時において使用しないベクトルレジスタ部６０の電界効果トランジスタをバックゲート電位によって高Ｖｔｈ（高閾値）化し、（２）ベクトル演算モード時において使用しないキャッシュ制御部６１及びキャッシュ部６２の電界効果トランジスタをバックゲート電位によって高Ｖｔｈ（高閾値）化することにより、即ち、使用しない部分を高Ｖｔｈ化することにより、ＲＩＳＣプロセッサの低消費電力化を図ることができる。
【０１３０】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施形態１である半導体装置の要部平面図である。
【図２】前記半導体装置の要断部断面図である。
【図３】前記半導体装置の要断部断面図である。
【図４】本発明の実施形態２である半導体装置の要部平面図である。
【図５】前記半導体装置の要部断面図である。
【図６】ボディ電極及びバックゲート電極に印加される電位と閾値電圧との関係を示す図である。
【図７】本発明の実施形態３である半導体装置の要部平面図である。
【図８】図７に示すＥ−Ｅ線の位置で切った要部断面図である。
【図９】図７における各半導体領域のレイアウトを示す要部平面図である。
【図１０】前記半導体装置の製造方法を説明するための要部断面図である。
【図１１】前記半導体装置の製造方法を説明するための要部断面図である。
【図１２】前記半導体装置の製造方法を説明するための要部断面図である。
【図１３】本発明の実施形態４である半導体装置の要部平面図である。
【図１４】図１３に示すＦ−Ｆ線の位置で切った要部断面図である。
【図１５】前記半導体装置の製造方法を説明するための要部断面図である。
【図１６】前記半導体装置の製造方法を説明するための要部断面図である。
【図１７】前記半導体装置の製造方法を説明するための要部断面図である。
【図１８】前記半導体装置の製造方法を説明するための要部断面図である。
【図１９】前記半導体装置の製造方法を説明するための要部断面図である。
【図２０】本発明の実施形態５である半導体装置の要部平面図である。
【図２１】本発明の実施形態６であるＲＩＳＣプロセッサ（半導体装置）の動作モードを表わすブロック図である。
【図２２】タイミングチャート図である。
【図２３】タイミングチャート図である。
【符号の説明】
【０１３２】
１…半導体基体、
１Ａ…ｐ型半導体基板、
１Ｂ…絶縁層、
１Ｃ…半導体層（ｐ型半導体層）、
２…フィールド絶縁膜、
３…ゲート絶縁膜、
４…ゲート電極、
５…ｐ型半導体領域（バックゲート電極）、
６…ｎ型半導体領域（ソース領域及びドレイン領域）、
７Ａ…空乏化領域、
７Ｂ…中性領域、
８…ｐ型半導体領域（ボディ電極）、
９…層間絶縁膜、
１０Ａ，１０Ｂ，１０Ｃ…配線、
１１…チャネル、
２０…半導体基体、
２０Ａ…ｐ型半導体基板、
２０Ｂ…絶縁層、
２０Ｃ…半導体層、
２１…フィールド絶縁膜、
２２…ゲート絶縁膜、
２３…多結晶珪素膜、
２４Ａ…ｐ型半導体領域（バックゲート電極）、
２４Ｂ…ｎ型半導体領域（バックゲート電極）、
２５Ａ…ｐ型半導体領域、
２５Ｂ…ｎ型半導体領域、
２６…Ｗ／ＴｉＮ膜、
２７…ゲート電極、
２８…ｎ型半導体領域（ソース領域及びドレイン領域）、
２９…ｎ型半導体領域（ボディ電極）、
３０…ｐ型半導体領域（ソース領域及びドレイン領域）、
３１…ｐ型半導体領域（ボディ電極）、
３２…層間絶縁膜
３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ，３３Ｅ…配線、
４０…半導体基体、
４０Ａ…ｐ型半導体基板、
４０Ｂ…絶縁層、
４０Ｃ…半導体層、
４１Ａ…ｐ型半導体層、
４１Ｂ…ｎ型半導体層、
４２Ａ…ｐ型半導体領域（バックゲート電極）、
４２Ｂ…ｎ型半導体領域（バックゲート電極）、
４３…フィールド絶縁膜、
４４…ゲート絶縁膜、
４５…多結晶珪素膜、
４６…Ｗ／ＴｉＮ膜、
４７…ゲート電極、
５０…ｎ型半導体領域（ソース領域及びドレイン領域）、
５１…ｎ型半導体領域（ボディ電極）、
５２…ｎ型半導体領域（コンタクト領域）、
５３…ｐ型半導体領域（ソース領域及びドレイン領域）、
５４…ｐ型半導体領域（ボディ電極）、
５５…ｐ型半導体領域（コンタクト領域）、
５６…層間絶縁膜、
５７Ａ，５７Ｂ，５７Ｃ，５７Ｄ，５７Ｅ，５７Ｆ，５７Ｇ，５７Ｈ…配線、
６０…ベクトルレジスタ部、
６１…キャッシュ制御部、
６２…キャッシュ部、
６３…演算器、
６４…演算制御部、
６５…メインメモリ、
６６…２次キャッシュ、
Ｍ…マスク、
Ｑｎ…ｎチャネル導電型電界効果トランジスタ、
Ｑｐ…ｐチャネル導電型電界効果トランジスタ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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