(57)【特許請求の範囲】
【請求項１】
データ情報を格納するためのメモリセルアレイを含むＮＡＮＤフラッシュメモリ装置において、
Ｍビットデータ（Ｍは自然数）を入力／出力するためのＭ個の入出力ピンと、
外部制御信号に応答して複数のアドレスロード信号、コマンドロード信号、及びデータロード信号を発生する制御ロジックと、
前記入出力ピンを通じて入力されるＭビットデータのうちＮ個の下位ビット（Ｎは自然数）を受け入れる第１入力バッファ回路と、
前記入出力ピンを通じて入力されるＭビットデータうちＮ個の上位ビットを受け入れる第２入力バッファ回路と、
順次活性化される前記複数のアドレスロード信号にそれぞれ応答して前記第１入力バッファ回路の出力をアドレスとして受け入れるアドレスレジスタと、
前記コマンドロード信号に応答して前記第１入力バッファ回路の出力をコマンドとして受け入れるコマンドレジスタと、
前記データロード信号に応答して、前記第１及び第２入力バッファ回路の出力を、プログラムすべきデータとして、同時に受け入れるデータ入力レジスタと、
前記アドレスレジスタの出力のうち行選択情報に応答して前記メモリセルアレイの行を選択する行デコーダ及びスイッチ回路と、
前記アドレスレジスタの出力のうち列選択情報に応答して前記メモリセルアレイの列を選択する列デコーダ及びスイッチ回路と、
前記データ入力レジスタから出力されるＭビットデータを伝達する第１データバスと、
読み出し動作時には前記選択された行のメモリセルからデータを感知し、プログラム動作時には前記列デコーダ及びスイッチ回路を通じて前記第１データバス上のＭビットデータをラッチする感知及びラッチ回路と、
前記列デコーダ及びスイッチ回路を通じて前記感知及びラッチ回路から出力されるＭビットデータを伝達する第２データバスと、
前記第２データバスを通じて伝達されたＭビットデータを前記Ｍ個の入出力ピンに出力するデータ出力バッファ回路とを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項２】
コマンド、アドレス及びデータが順次に入力される各動作モードにおいて、前記データは前記Ｍ個の入出力ピン全部を通じて入力／出力される一方、前記コマンドと前記アドレス各々はＮ個の下位ビット入出力ピンを通じて入力されることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項３】
前記コマンドと前記アドレスが各々入力される時に、Ｎ個の上位ビット入出力ピン上の信号は無効であることを特徴とする請求項２に記載のＮＡＮＤフラッシュメモリ装置。
【請求項４】
前記Ｍは１６であり、前記Ｎは８であることを特徴とする請求項３に記載のＮＡＮＤフラッシュメモリ装置。
【請求項５】
データ情報を格納するためのメモリセルアレイを含むＮＡＮＤフラッシュメモリ装置において、
１６ビットデータを入力／出力するための１６個の入出力ピンと、
外部制御信号に応答して複数のアドレスロード信号、コマンドロード信号及びデータロード信号を発生する制御ロジックと、
前記入出力ピンを通じて入力された１６ビットデータのうち８個の下位ビットを受け入れる第１入力バッファ回路と、
前記入出力ピンを通じて入力された１６ビットデータのうち８個の上位ビットを受け入れる第２入力バッファ回路と、
順次活性化される前記複数のアドレスロード信号にそれぞれ応答して動作し、第１内部バスを通じて前記第１入力バッファ回路の出力をアドレスとして受け入れるアドレスレジスタと、
前記コマンドロード信号に応答して動作し、前記第１内部バスを通じて第１入力バッファ回路の出力をコマンドとして受け入れるコマンドレジスタと、
前記データロード信号に応答して動作し、前記第１内部バスを通じて前記第１入力バッファ回路の出力及び第２内部バスを通じて前記第２入力バッファ回路の出力を、プログラムすべきデータとして、同時に受け入れるデータ入力レジスタと、
前記アドレスレジスタの出力のうち行選択情報に応答して前記メモリセルアレイの行を選択する行デコーダ及びスイッチ回路と、
前記アドレスレジスタの出力のうち列選択情報に応答して前記メモリセルアレイの列を選択する列デコーダ及びスイッチング回路と、
前記データ入力レジスタから出力される１６ビットデータを伝達する第３内部バスと、
読み出し動作時には前記選択された行のメモリセルからデータを感知し、プログラム動作時には前記列デコーダ及びスイッチ回路を通じて前記第３内部バス上の１６ビットデータをラッチする感知及びラッチ回路と、
前記列デコーダ及びスイッチ回路を通じて前記感知及びラッチ回路から出力される１６ビットデータを伝達する第４内部バスと、
前記第４内部バスを通じて伝達された１６ビットデータを前記１６個の入出力ピンに出力するデータ出力バッファ回路とを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項６】
コマンド、アドレス、及びデータが順次に入力される各動作モードにおいて、前記データは前記１６個の入出力ピンを通じて入力／出力される一方、前記コマンドと前記アドレス各々は８個の下位ビット入出力ピンを通じて入力されることを特徴とする請求項５に記載のＮＡＮＤフラッシュメモリ装置。
【請求項７】
前記コマンドと前記アドレスが各々入力される時に、８個の上位ビット入出力ピン上の信号は無効であることを特徴とする請求項６に記載のＮＡＮＤフラッシュメモリ装置。
【請求項８】
前記第１及び第２内部バスは同一のバス幅を有することを特徴とする請求項５に記載のＮＡＮＤフラッシュメモリ装置。
【請求項９】
情報を格納するメモリアレイと、データを入／出力する所定の入／出力ピンと、外部制御信号を受け入れて複数のアドレスロード信号、命令ロード信号及びデータロード信号を発生する制御ロジック回路と、
前記入／出力ピンのうち半分の第１入／出力ピン、アドレスレジスタ、命令レジスタ及びデータ入力レジスタに連結された第１入力バッファと、
前記入／出力ピンのうち半分の第２入／出力ピンと前記データ入力レジスタに連結された第２入力バッファとを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
【請求項１０】
前記入／出力ピンに連結されたデータ出力バッファをさらに含むことを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１１】
前記入／出力ピンと同一のビット幅を有し、前記メモリアレイ及び前記データ入力レジスタに連結された第１データバスをさらに含むことを特徴とする請求項１０に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１２】
前記第１データバスと同一のビット幅を有し、前記メモリアレイ及び前記データ出力バッファに連結された第２データバスをさらに含むことを特徴とする請求項１１に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１３】
命令、アドレス、及びデータが直列に入力される各動作モード時に、前記データは前記入／出力ピン全部を通じて入力及び出力される一方、前記命令及び前記アドレス各々は前記第１入／出力ピンを通じて入力されることを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１４】
前記命令及び前記アドレス各々が入力される時に、前記第２入／出力ピンの信号は有効ではないことを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１５】
前記入／出力ピンは１６個であることを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
【請求項１６】
所定の入／出力ピンを有する不揮発性メモリ装置の動作方法において、前記入／出力ピンのうち半分の第１入／出力ピンの命令を受け入れる段階と、
前記命令を命令レジスタに格納する段階と、
前記入／出力ピンのうち半分の第１入／出力ピンのアドレスを受け入れる段階と、
前記アドレスをアドレスレジスタに格納する段階と、
前記入／出力ピン全部のデータを受け入れる段階とを含むことを特徴とする不揮発性メモリ装置の動作方法。
【請求項１７】
命令またはアドレスが前記メモリ装置に入力される時に、前記第１入／出力ピンのデータは有効ではないことを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
【請求項１８】
前記第１入／出力ピンの命令を受け入れる段階は前記命令を第１入力バッファに格納する段階を含むことを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
【請求項１９】
前記第１入／出力ピンのアドレスを受け入れる段階は前記アドレスを前記第１入力バッファに格納する段階を含むことを特徴とする請求項１８に記載の不揮発性メモリ装置の動作方法。
【請求項２０】
前記入／出力ピン全部のデータを受け入れる段階は前記データの一部を前記第１入力バッファに格納し、残りを第２入力バッファに格納する段階を含むことを特徴とする請求項１８に記載の不揮発性メモリ装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＡＮＤフラッシュメモリ装置に関するものであり、さらに具体的には、アドレス及びコマンドのインタフェース構造と異なるデータインタフェース構造を有するＮＡＮＤフラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】
よく知られたように、ＮＡＮＤフラッシュメモリ装置は、コマンド／アドレス／データマルチプレクシング入出力ポート構造（ｃｏｍｍａｎｄ／ａｄｄｒｅｓｓ／ｄａｔａ  ｍｕｌｔｉｐｌｅｘｉｎｇ  ｉｎｐｕｔ／ｏｕｔｐｕｔ ｐｏｒｔ  ｓｔｒｕｃｔｕｒｅ）を有する。このようなマルチプレクシング入出力ポート構造を有するＮＡＮＤフラッシュメモリ装置は、コマンドとアドレスプリセット方式（ｃｏｍｍａｎｄ  ａｎｄ  ａｄｄｒｅｓｓ  ｐｒｅｓｅｔ  ｍａｎｎｅｒ）を採用する。コマンドプリセット方式とは、予め約束されたデータ組み合わせ（例えば、“００ｈ”、“６０ｈ”“７０ｈ”、“８０ｈ”、“ＦＦｈ”など）を入出力ピンを通じてメモリ装置に入力した後に実行される動作が予め決められるようにする方式である。アドレスプリセット方式とは、データの読み出し、または書き込みに必要なアドレスを予めメモリ装置に設定する方式である。スタティックランダムアクセスメモリ装置（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）のような半導体メモリ装置と異なり、ＮＡＮＤフラッシュメモリ装置は、コマンドとアドレスが予め設定された後に、読み出し／書き込み動作を実行する。ＮＡＮＤフラッシュメモリ装置の場合、アドレス入力ピンとデータ入／出力ピンを共有することが可能であり、これはデータの入力／出力区間とアドレスまたはコマンドの入力区間が時間的に完全に区別されるためである。
【０００３】
６４Ｍ×８ビットＮＡＮＤフラッシュメモリ装置は、例えば、８個の入出力ピン（Ｉ／００−Ｉ／０７）と５個の制御ピン（ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＣＥ）を有する。先の説明のように、８個の入出力ピンは、アドレスとコマンドを入力しようとする時及びデータを入／出力しようとする時に使われる。制御ピンＣＬＥに印加される信号は、入出力ピンを通じて入力されるデータがコマンドであることを知らせるコマンドラッチイネーブル信号（ｃｏｍｍａｎｄ  ｌａｔｃｈ  ｅｎａｂｌｅ  ｓｉｇｎａｌ）であり、制御ピンＡＬＥに印加される信号は入出力ピンを通じて入力されるデータがアドレスであることを知らせるアドレスラッチイネーブル信号である。制御ピン／ＷＥに印加される信号は、書き込みイネーブル信号、すなわちアドレス、コマンド及びデータの入力同期信号である。制御ピン／ＲＥに印加される信号は読み出しイネーブル信号として、すなわちデータの出力同期信号である。制御ピン／ＣＥに印加される信号は、チップイネーブル信号である。５１２ＭビットＮＡＮＤフラッシュメモリ装置の場合に、２６ビットアドレスが要求され、８個の入出力ピンを通じて２６ビットアドレスを受け入れるために、書き込みイネーブル信号／ＷＥの４サイクルが必要である。先に説明したメモリ装置の入出力ピンの数が８個であるので、内部的にデータを伝達するデータラインの数も８個である。すなわち、通常のＮＡＮＤフラッシュメモリ装置は、アドレス／コマンドインタフェース構造と同一のデータインタフェース構造を有する。
【０００４】
【特許文献１】
米国特許第５，９３６，８８７号公報
【０００５】
【発明が解決しようとする課題】
本発明の目的は、アドレス及びコマンドのインタフェース構造と異なるデータインタフェース構造を有するＮＡＮＤフラッシュメモリ装置を提供することである。
【０００６】
【課題を解決するための手段】
上述の目的を解決するための本発明の特徴によると、データ情報を格納するためのメモリセルアレイを含むＮＡＮＤフラッシュメモリ装置が提供される。本発明のメモリ装置は、Ｍビットデータ（Ｍは自然数）を入力／出力するためのＭ個の入出力ピンを含む。制御ロジックは外部制御信号に応答して複数のアドレスロード信号、コマンドロード信号、及びデータロード信号を発生する。第１入力バッファ回路は前記入出力ピンを通じて入力されたＭビットデータのうちＮ個の下位ビット（Ｎは自然数）を受け入れ、第２入力バッファ回路は前記入出力ピンを通じて入力されたＭビットデータのうちＮ個の上位ビットを受け入れる。アドレスレジスタは順次活性化される前記複数のアドレスロード信号にそれぞれ応答して前記第１入力バッファ回路の出力をアドレスとして受け入れる。コマンドレジスタは前記コマンドロード信号に応答して前記第１入力バッファ回路の出力をコマンドとして受け入れ、データ入力レジスタは前記データロード信号に応答して前記第１及び第２入力バッファ回路の出力を、プログラムすべきデータとして、同時に受け入れる。行デコーダ及びスイッチ回路は前記アドレスレジスタの出力のうち行選択情報に応答して前記メモリセルアレイの行を選択し、列デコーダ及びスイッチ回路は前記アドレスレジスタの出力のうち列選択情報に応答して前記メモリセルアレイの列を選択する。第１データバスは前記データ入力レジスタから出力されるＭビットデータを伝達する。感知及びラッチ回路は、読み出し動作時には前記選択された行のメモリセルからデータを感知し、プログラム動作時には前記列デコーダ及びスイッチ回路を通じて前記第１データバス上のＭビットをラッチする。第２データバスは前記列デコーダ及びスイッチ回路を通じて前記感知及びラッチ回路から出力されるＭビットデータを伝達し、データ出力バッファ回路は前記第２データバスを通じて伝達されたＭビットデータを前記Ｍ個の入出力ピンに出力する。ここで、コマンド、アドレス、及びデータが順次に入力される各動作モードにおいて、例えば、前記データは前記Ｍ個の入出力ピン全部を通じて入力／出力される一方、前記コマンドと前記コマンド各々はＮ個の下位ビット入出力ピンを通じて入力されうる。また、前記コマンドと前記アドレスが各々入力される時に、例えば、Ｎ個の上位ビット入出力ピン上の信号は無効な信号である。
【０００７】
本発明の他の特徴によると、データ情報を格納するためのメモリセルアレイを含むＮＡＮＤフラッシュメモリ装置は、１６ビットデータを入力／出力するための１６個の入出力ピンと、外部制御信号に応答して複数のアドレスロード信号、コマンドロード信号及びデータロード信号を発生する制御ロジックと、前記入出力ピンを通じて入力された１６ビットデータのうち８個の下位ビットを受け入れる第１入力バッファ回路と、前記入出力ピンを通じて入力された１６ビットデータのうち８個の上位ビットを受け入れる第２入力バッファ回路と、順次活性化される前記複数のアドレスロード信号にそれぞれ応答して動作し、第１内部バスを通じて前記第１入力バッファ回路の出力をアドレスとして受け入れるアドレスレジスタと、前記コマンドロード信号に応答して動作し、前記第１内部バスを通じて前記第１入力バッファ回路の出力をコマンドとして受け入れるコマンドレジスタと、前記データロード信号に応答して動作し、前記第１内部バスを通じて前記第１入力バッファ回路の出力及び第２内部バスを通じて前記第２入力バッファ回路の出力を、プログラムすべきデータとして、同時に受け入れるデータ入力レジスタと、前記アドレスレジスタの出力のうち行選択情報に応答して前記メモリセルアレイの行を選択する行デコーダ及びスイッチ回路と、前記アドレスレジスタの出力のうち列選択情報に応答して前記メモリセルアレイの列を選択する列デコーダ及びスイッチ回路と、前記データ入力レジスタから出力される１６ビットデータを伝達する第３内部バスと、読み出し動作時には前記選択された行のメモリセルからデータを感知し、プログラム動作時には前記列デコーダ及びスイッチ回路を通じて前記第３内部バス上の１６ビットデータをラッチする感知及びラッチ回路と、前記列デコーダ及びスイッチ回路を通じて前記感知及びラッチ回路から出力される１６ビットデータを伝達する第４内部バスと、前記第４内部バスを通じて伝達された１６ビットデータを前記１６個の入出力ピンに出力するデータ出力バッファ回路とを含む。ここで、前記第１及び第２内部バスは同一のバス幅を有しうる。
【０００８】
本発明の他の特徴に係るＮＡＮＤフラッシュメモリ装置は、情報を格納するメモリアレイと、データを入／出力する所定の入／出力ピンと、外部制御信号を受け入れて複数のアドレスロード信号、命令ロード信号及びデータロード信号を発生する制御ロジック回路と、前記入／出力ピンのうち半分の第１入／出力ピン、アドレスレジスタ、命令レジスタ及びデータ入力レジスタに連結された第１入力バッファと、前記入／出力ピンのうち半分の第２入／出力ピンと前記データ入力レジスタに連結された第２入力バッファとを含むことを特徴とする。
【０００９】
本発明の他の特徴に係る不揮発性メモリ装置の動作方法は、所定の入／出力ピンを有する不揮発性メモリ装置の動作方法において、前記入／出力ピンのうち半分の第１入／出力ピンの命令を受け入れる段階と、前記命令を命令レジスタに格納する段階と、前記入／出力ピンのうち半分の第１入／出力ピンのアドレスを受け入れる段階と、前記アドレスをアドレスレジスタに格納する段階と、前記入／出力ピン全部のデータを受け入れる段階とを含むことを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１１】
図１は本発明の望ましい実施形態としてのＮＡＮＤフラッシュメモリ装置を示すブロック図である。本発明の望ましい実施形態としてのＮＡＮＤフラッシュメモリ装置１００はデータ情報を格納するためのメモリセルアレイ１１０を含む。よく知られたように、メモリセルアレイ１１０は列またはビットラインに各々対応する複数のセルストリングを含む。各セルストリングはストリング選択トランジスタ、グラウンド選択トランジスタ及び選択トランジスタの間に直列連結された複数のメモリセル（またはメモリセルトランジスタ）で構成される。このようなセルストリングは、例えば、米国特許第５，９３６，８８７号公報に“Ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ｗｉｔｈ  ＮＡＮＤ  ｔｙｐｅ  ｃｅｌｌ  ｓｔｒｕｃｔｕｒｅ”というタイトルで掲載されている。
【００１２】
続けて、図１を参照すると、ＮＡＮＤフラッシュメモリ装置１００は、行デコーダ及びスイッチブロック１２０、感知及びラッチブロック１３０、列デコーダ及びスイッチブロック１４０をさらに含む。行デコーダ及びスイッチブロック１２０はアドレスレジスタブロック１５０から行アドレス（または選択）情報ＲＡが供給され、各動作モードで任意のワードラインを選択する。行デコーダ及びスイッチブロック１２０は選択されたワードラインに各動作モードに必要な電圧を伝達し、非選択のワードラインに各動作モードに必要な電圧を各々伝達する。感知及びラッチブロック１３０はいわゆるページバッファと呼ばれ、読み出し動作時に、選択されたワードラインのメモリセルに格納されているデータを感知及びラッチする。感知及びラッチブロック１３０はプログラム動作時に、列デコーダ及びスイッチブロック１４０を通じて伝達されるプログラムデータをラッチし、ラッチされたデータを選択されたワードラインのメモリセルにプログラムする。列デコーダ及びスイッチブロック１４０はアドレスレジスタブロック１５０から列アドレス（または選択）情報ＣＡに応答して動作する。列デコーダ及びスイッチブロック１４０は、読み出し動作時に感知及びラッチブロック１３０に格納されているデータをデータバスＤｏｕｔ＿ｉに伝達し、書き込み動作時にデータバスＤｉｎ＿ｉ上のプログラムデータを感知及びラッチブロック１３０に伝達する。
【００１３】
本実施形態において、データバスＤｉｎ＿ｉ及びＤｏｕｔ＿ｉは各々１６個のデータラインで構成される。すなわち、メモリセルアレイ１１０から読み出されたデータ及びメモリセルアレイ１１０に書き込まれるデータはワード単位×１６で伝送される。一方、本実施形態のＮＡＮＤフラッシュメモリ装置では、アドレスとコマンドはバイト単位×８で伝送される。
【００１４】
図１に示したように、本実施形態のＮＡＮＤフラッシュメモリ装置１００は、アドレス及びコマンドの入力及びデータの入／出力に使われる１６個の入出力ピンＩ／００〜Ｉ／０１５と、５個の制御ピン／ＣＥ、／ＷＥ、／ＲＥ、ＡＬＥ、ＣＬＥを有する。制御ピンＣＬＥに印加される信号は入出力ピンを通じて入力されるデータがコマンドであることを知らせるコマンドラッチイネーブル信号であり、制御ピンＡＬＥに印加される信号は入出力ピンを通じて入力されるデータがアドレスであることを知らせるアドレスラッチイネーブル信号である。制御ピン／ＷＥに印加される信号は書き込みイネーブル信号、すなわちアドレス、コマンド及びデータの入力同期信号である。制御ピン／ＲＥに印加される信号は読み出しイネーブル信号、すなわちデータの出力同期信号である。制御ピン／ＣＥに印加される信号はチップイネーブル信号である。この実施形態において、／ＣＥ信号がローであり、ＣＥＬ信号がハイである時に、／ＷＥ信号の遷移に同期してコマンドが入力される。／ＣＥ信号がローであり、ＡＬＥ信号がハイである時に、／ＷＥ信号の遷移に同期してコマンドが入力される。ＣＬＥ及びＡＬＥ信号がローである時に、／ＷＥ信号の遷移に同期してデータが入力される。
【００１５】
本実施形態のＮＡＮＤフラッシュメモリ装置１００は、第１及び第２入力バッファブロック１６０、１７０、コマンドレジスタブロック１８０、データ入力レジスタブロック１９０、制御ロジック２００及びデータ出力バッファブロック２１０をさらに含む。第１入力バッファブロック１６０は１６個の入出力ピンＩ／００〜Ｉ／０１５を通じて入力される１６ビットデータのうち８個の下位ビット（または下位バイトデータ）を受け入れるように連結され、第２入力バッファブロック１７０は１６個の入出力ピンＩ／００〜Ｉ／０１５を通じて入力される１６ビットデータのうち８個の上位ビット（または上位バイトデータ）を受け入れるように連結される。すなわち、第１入力バッファブロック１６０は８個の入出力ピンＩ／００〜Ｉ／０７に連結され、第２入力バッファブロック１７０は８個の入出力ピンＩ／０８〜Ｉ／０１５に連結される。
【００１６】
制御ロジック２００は外部制御信号／ＣＥ、／ＷＥ、／ＲＥ、ＡＬＥ、ＣＬＥに応答して動作し、複数のアドレスロード信号ａｄｄｌｏａｄ＿ｊ（ｊ＝１〜３または１〜４）、コマンドロード信号、及びデータロード信号を発生する。例えば、／ＣＥ信号がローであり、ＣＬＥ信号がハイである時に、制御ロジック２００は／ＷＥ信号のハイからローへの遷移に同期してコマンドロード信号を発生する。／ＣＥ信号がローであり、ＡＬＥ信号がハイである時に、制御ロジック２００は／ＷＥ信号のハイからローへの遷移に同期してコマンドロード信号を発生する。ＣＬＥ及びＡＬＥ信号がローである時に、制御ロジック２００は／ＷＥ信号のハイからローへの遷移に同期してデータロード信号を発生する。
【００１７】
アドレスレジスタブロック１５０はアドレスロード信号ａｄｄｌｏａｄ＿ｊに応答して、第１内部バスＩＮ０〜ＩＮ７を通じて第１入力バッファブロック１６０の出力を８ビットアドレスとして受け入れる。アドレスロード信号ａｄｄｌｏａｄ１〜ａｄｄｌｏａｄ４が順次に生成されることによって、アドレスレジスタブロック１５０には最大３２ビットアドレスがロードされることができる。アドレスレジスタブロック１５０に入力されたアドレスは行及び列選択情報ＲＡ、ＣＡとして行デコーダ及びスイッチブロック１２０と列デコーダ及びスイッチブロック１４０に各々伝達される。コマンドレジスタブロック１８０はコマンドロード信号ｃｏｍｍａｎｄｌｏａｄに応答して動作し、第１内部バスＩＮ０〜ＩＮ７を通じて第１入力バッファブロック１６０の出力を８ビットコマンドＣＭＤ０〜ＣＭＤ７として制御ロジック２００に伝達する。制御ロジック２００はそのように伝達されたコマンドＣＭＤ０〜ＣＭＤ７に応答してメモリ装置のプログラム／読み出し／消去動作を制御する。データ入力レジスタブロック１９０はデータロード信号ｄａｔａｌｏａｄに応答して、第１内部バスＩＮ０〜ＩＮ７を通じて提供される第１入力バッファブロック１６０の出力と第２内部バスＩＮ８〜ＩＮ５を通じて提供される第２入力バッファブロック１７０の出力を１６ビットデータとして同時に受け入れる。そのようにロードされた１６ビットデータはデータバスＤｉｎ０〜Ｄｉｎ１５上にロードされて列デコーダ及びスイッチブロック１４０を通じて感知及びラッチブロック１３０にラッチされる。データ出力バッファブロック２１０は読み出し動作時に、データバスＤｏｕｔ０〜Ｄｏｕｔ１５上にロードされた１６ビットデータを入出力ピンＩ／００〜Ｉ／０１５に伝達する。
【００１８】
以上の説明からわかるように、本実施形態のＮＡＮＤフラッシュメモリ装置１００はデータインタフェース構造と異なるアドレス／コマンドインタフェース構造を有する。すなわち、データはワード単位×１６で伝送される一方、アドレス／コマンドはバイト単位×８で伝送される。
【００１９】
図２は図１に示した第１入力バッファブロック１６０の回路図である。図２を参照すると、第１入力バッファブロック１６０は８個の入力バッファで構成されている。ただし、図２には一つの入力バッファが代表的に図示されている。入力バッファ１６０はＮＯＲゲートＧ１、インバーターＩＮＶ１、及びＤフリップフロップＤＦＦを含む。ＮＯＲゲートＧ１は対応する入出力ピンＩ／０ｉ（ｉ＝０〜７）に連結された第１入力端子と／ＣＥ信号を受け入れるように連結された第２端子を有する。ＮＯＲゲートＧ１の出力はインバーターＩＮＶ１を通じてＤフリップフロップＤＦＦの入力端子Ｄに伝達される。ＤフリップフロップＤＦＦのクロック端子にはＷＥ信号が提供される。／ＣＥ信号がローレベルである時に、対応する入出力ピンＩ／０ｉに印加されるデータはＷＥ信号のローからハイへの遷移に同期してＤフリップフロップＤＦＦにラッチされる。ここで、ＷＥ信号は／ＷＥ信号と相補的である。
【００２０】
図３は図１に示した第２入力バッファブロック１７０の回路図である。図３を参照すると、第２入力バッファブロック１７０は８個の入力バッファで構成されている。ただし、図３には一つの入力バッファが代表的に図示されている。入力バッファ１７０はＮＯＲゲートＧ２、インバーターＩＮＶ２、及びＤフリップフロップＤＦＦを含む。ＮＯＲゲートＧ２は対応する入出力ピンＩ／０ｉ（ｉ＝８−１５）に連結された第１入力端子と／ＣＥ信号を受け入れるように連結された第２入力端子を有する。ＮＯＲゲートＧ２の出力はインバーターＩＮＶ２を通じてＤフリップフロップＤＦＦの入力端子Ｄに伝達される。ＤフリップフロップＤＦＦのクロック端子にはＷＥ信号が提供される。／ＣＥ信号がローレベルである時に、対応する入出力ピンＩ／０ｉに印加されるデータはＷＥ信号のローからハイへの遷移に同期してＤフリップフロップＤＦＦにラッチされる。
【００２１】
図４は図１に示したアドレスレジスタブロック１５０の回路図である。本実施形態において、ＮＡＮＤフラッシュメモリ装置は、３２Ｍ×１６ビットＮＡＮＤフラッシュメモリ装置として構成されていて、２５ビットアドレスを使用する。アドレスレジスタブロック１５０は２５個のアドレスビットをラッチするために、２５個のＤフリップフロップＤＦＦで構成される。ＤフリップフロップＤＦＦは第１乃至第４グループに分けられる。第１グループのＤフリップフロップＤＦＦは第１アドレスロード信号に同期して動作し、対応する内部バスラインＩＮ０〜ＩＮ７を通じて伝達される信号を各々ラッチする。第２グループのＤフリップフロップＤＦＦは第２アドレスロード信号ａｄｄｌｏａｄ２に同期して動作し、対応する内部バスラインＩＮ０〜ＩＮ７を通じて伝達される信号を各々ラッチする。第３グループのＤフリップフロップＤＦＦは第３アドレスロード信号ａｄｄｌｏａｄ３に同期して動作し、対応する内部バスラインＩＮ０〜ＩＮ７を通じて伝達される信号を各々ラッチする。第４グループのＤフリップフロップＤＦＦは第４アドレスロード信号ａｄｄｌｏａｄ４に同期して動作し、内部バスラインＩＮ０を通じて伝達される信号をラッチする。第１アドレスロード信号ａｄｄｌｏａｄ１が活性化される時に、内部バスラインＩＮ０〜ＩＮ７上の信号は第１グループのＤフリップフロップＤＦＦに各々ラッチされる。第２アドレスロード信号ａｄｄｌｏａｄ２が活性化される時に、内部バスラインＩＮ０〜ＩＮ７上の信号は第２グループのＤフリップフロップＤＦＦに各々ラッチされる。第３アドレスロード信号ａｄｄｌｏａｄ３が活性化される時に、内部バスラインＩＮ０〜ＩＮ７上の信号は第３グループのＤフリップフロップＤＦＦに各々ラッチされる。第４アドレスロード信号ａｄｄｌｏａｄ４が活性化される時に、内部バスラインＩＮ０の信号は第４グループのＤフリップフロップＤＦＦにラッチされる。先の説明のように、アドレスロード信号ａｄｄｌｏａｄ１〜ａｄｄｌｏａｄ４が／ＷＥ信号のローからハイへの遷移に同期して活性化されるので、２５ビットアドレスを全部ラッチするためには、／ＷＥ信号の４サイクルが必要である。
【００２２】
図５は図１に示したコマンドレジスタブロックの回路図である。図５に示したように、本実施形態のコマンドレジスタブロック１８０は８個のＤフリップフロップＤＦＦで構成される。ＤフリップフロップＤＦＦはコマンドロード信号ｃｏｍｍａｎｄｌｏａｄのローからハイへの遷移に応答して対応するバスラインＩＮ０〜ＩＮ７上の信号を各々ラッチする。ラッチされた信号ＣＭＤ０〜ＣＭＤ７は８ビットコマンドとして制御ロジックに伝達される。
【００２３】
図６は図１に示したデータ入力レジスタブロックの回路図である。図６を参照すると、本実施形態のデータ入力レジスタブロック１９０は１６個のフリップフロップＤＦＦで構成される。８個のＤフリップフロップＤＦＦは第１内部バスを構成するバスラインＩＮ０〜ＩＮ７に各々連結され、８個のＤフリップフロップＤＦＦは第２内部バスを構成するバスラインＩＮ８〜ＩＮ１５に各々連結される。ＤフリップフロップＤＦＦはデータロード信号ｄａｔａｌｏａｄのローからハイへの遷移に応答して対応するバスラインＩＮ０〜ＩＮ１５上の信号を各々ラッチする。そのようにラッチされた信号は１６ビットデータとしてデータバスＤｉｎ０〜Ｄｉｎ１５上にロードされて列ゲート及びスイッチブロック１４０を通じて感知及びラッチブロック１３０に伝達される。
【００２４】
図７は図１に示したデータ出力バッファブロックの回路図である。図７を参照すると、本実施形態のデータ出力バッファブロック２１０はデータバスラインＤｏｕｔ０〜Ｄｏｕｔ１５に各々対応する１６個のデータ出力バッファで構成される。ただし、図７には一つのデータ出力バッファが代表的に図示されている。データ出力バッファ２１０は４個のインバーターＩＮＶ３〜ＩＮＶ６、伝送ゲートＴＧ、インバーターＩＮＶ７及びＩＮＶ８で構成されたラッチＬＡＴ、ＮＡＮＤゲートＧ３、ＮＯＲゲートＧ４、ＰＭＯＳトラジスタＭＰ１、並びに、ＮＭＯＳトランジスタＭＮ１で構成される。制御信号ｌａｔｃｈｅｎがハイレベルである時に、データバスラインＤｏｕｔｉ上の信号は伝送ゲートＴＧを通じてラッチＬＡＴにラッチされる。制御信号ｄｏｕｔｅｎがハイレベルである時に、ラッチＬＡＴにラッチされた値に従ってプルアップドライバ（またはＰＭＯＳトランジスタ）またはプルダウンドライバ（またはＮＭＯＳトランジスタ）は対応する入出力ピンＩ／Ｏｉを駆動する。
【００２５】
図８は本実施形態のＮＡＮＤフラッシュメモリ装置のプログラム動作の動作タイミング図である。先の説明のように、本実施形態のＮＡＮＤフラッシュメモリ装置は、アドレス／コマンドのインタフェース構造と異なるデータインタフェース構造を有する。例えば、アドレス／コマンドは×８単位で伝送され、データは×１６単位で伝送される。そして、本実施形態のＮＡＮＤフラッシュメモリ装置は、コマンド及びアドレスプリセット方式を採用している。すなわち、コマンドプリセット方式とは、予め約束されたデータ組み合わせ（例えば、“００ｈ”、“６０ｈ”、“８０ｈ”、“ＦＦｈ”など）を入出力ピンを通じてメモリ装置に入力した後に実行される動作が予め決められるようにする方式である。アドレスプリセット方式とは、データの読み出し、または書き込みに必要なアドレスを予めメモリ装置に設定する方式である。以下、本実施形態のＮＡＮＤフラッシュメモリ装置のプログラム動作が詳細に説明される。
【００２６】
先ず、外部（例えば、メモリコントローラ）から８ビットコマンドデータがメモリ装置に提供される。ここで、１６個の入出力ピンＩ／００〜Ｉ／０１５のうち８個の下位ビット入出力ピンＩ／００〜Ｉ／０７に有効な８ビットコマンドデータが提供される。８個の上位ビット入出力ピンＩ／０８〜Ｉ／０１５にロードされたデータは無効データである。下位ビット入出力ピンＩ／００〜Ｉ／０７上にロードされた８ビットコマンドデータ（８０ｈ：プログラムを知らせるコマンド）はＷＥ信号のローからハイへの遷移に従って第１入力バッファブロック１６０にラッチされる。第１入力バッファブロック１６０の出力は、８ビットコマンドＣＭＤ０〜ＣＭＤ７として、制御ロジック２００からのコマンドロード信号ｃｏｍｍａｎｄｌｏａｄがローレベルからハイレベルに遷移する時に、第１内部バスＩＮ０〜ＩＮ７を通じてコマンドレジスタブロック１８０に伝達される。
【００２７】
その次に、ＣＬＥ信号がローであり、ＡＬＥ信号がハイである時に、／ＷＥ信号のハイからローへの遷移に同期して２５ビットアドレスがアドレスレジスタブロック１８０にラッチされる。すなわち、アドレスロード信号ａｄｄｌｏａｄ１が活性化される時に、入出力ピンＩ／００〜Ｉ／０７にロードされた８ビットデータはアドレスレジスタブロック１５０の第１グループのＤフリップフロップＤＦＦにラッチされる。アドレスロード信号ａｄｄｌｏａｄ２が活性化される時に、入出力ピンＩ／００〜Ｉ／０７にロードされた８ビットデータはアドレスレジスタブロック１５０の第２グループのＤフリップフロップＤＦＦにラッチされる。アドレスロード信号ａｄｄｌｏａｄ３が活性化される時に、入出力ピンＩ／００〜Ｉ／０７にロードされた８ビットデータはアドレスレジスタブロック１５０の第３グループのＤフリップフロップＤＦＦにラッチされる。アドレスロード信号ａｄｄｌｏａｄ４が活性化される時に、入出力ピンＩ／００にロードされた１ビットデータはアドレスレジスタブロック１５０の第４グループのＤフリップフロップＤＦＦにラッチされる。２５ビットアドレスは、上述の過程を通じてアドレスレジスタブロック１５０にラッチされる。結果的に、アドレスとコマンドデータは×８単位で対応するレジスタ１５０、１８０に各々ラッチされる。
【００２８】
図８に示したように、プログラムデータはＣＬＥ及びＡＬＥ信号がローレベルである時に、／ＷＥ信号に同期して感知及びラッチブロック１３０にラッチされる。すなわち、１６ビットデータが入出力ピンＩ／００〜Ｉ／０１５にロードされれば、入出力ピンＩ／００〜Ｉ／０７上のデータビット（すなわち、下位―バイトデータＤＬ０）は第１入力バッファブロック１６０を通じて第１内部バスＩＮ０〜ＩＮ７上に伝達される。同様に、入出力ピンＩ／０８〜Ｉ／０１５上のデータビット（すなわち、上位バイトデータＤＵ０）は第２入力バッファブロック１７０を通じて第２内部バスＩＮ８〜ＩＮ１５上に伝達される。データロード信号ｄａｔａｌｏａｄが／ＷＥ信号に同期して活性化されることによって、データ入力レジスタブロック１９０は第１及び第２内部バスＩＮ０〜ＩＮ１５上の１６ビットデータＤＬ０、ＤＵ０をラッチする。そのようにラッチされた１６ビットデータはデータバスＤｉｎ０〜Ｄｉｎ１５上にロードされて列デコーダ及びスイッチブロック１４０を通じて感知及びラッチブロック１３０に伝達される。このようなデータロード動作はプログラムされるデータが全部ロードされるまで繰り返して実行される。
【００２９】
最後に、実質的なプログラムを知らせるコマンドデータ１０ｈが先の説明と同一の方法により制御ロジック２００に伝達されることによって、感知及びラッチブロック１３０にロードされたデータメモリセルアレイ１１０にプログラムされる。プログラム過程はこの分野でよく知られた方式に従って実行されるので、それに対する説明は省略する。
【００３０】
図９は本実施形態のＮＡＮＤフラッシュメモリ装置の読み出し動作の動作タイミング図である。
【００３１】
先ず、外部から８ビットコマンドデータがメモリ装置に提供される。ここで、１６個の入出力ピンＩ／００〜Ｉ／０１５のうち８個の下位ビット入出力ピンＩ／００〜Ｉ／０７に有効な８ビットコマンドデータが提供される。８個の上位ビット入出力ピンＩ／０８〜Ｉ／０１５にロードされたデータは無効のデータである。下位ビット入出力ピンＩ／００〜Ｉ／０７上にロードされた８ビットコマンドデータ（００ｈ：読み出し動作を知らせるコマンド）はＷＥ信号のローからハイへの遷移に従って第１入力バッファブロック１６０にラッチされる。第１入力バッファブロック１０の出力は、８ビットコマンドＣＭＤ０〜ＣＭＤ７として制御ロジック２００からのコマンドロード信号がローレベルからハイレベルに遷移する時に、第１内部バスＩＮ０〜ＩＮ７を通じてコマンドレジスタブロック１８０に伝達される。
【００３２】
その次に、ＣＬＥ信号がローであり、ＡＬＥ信号がハイである時に、／ＷＥ信号のハイからローへの遷移に同期して２５ビットアドレスがアドレスレジスタブロック１８０にラッチされる。すなわち、アドレスロード信号ａｄｄｌｏａｄ１が活性化される時に、入出力ピンＩ／００〜Ｉ／０７にロードされた８ビットデータはアドレスレジスタブロック１５０の第１グループのＤフリップフロップＤＦＦにラッチされる。アドレスロード信号ａｄｄｌｏａｄ２が活性化される時に、入出力ピンＩ／００〜Ｉ／０７にロードされた８ビットデータはアドレスレジスタブロック１５０の第２グループＤフリップフロップＤＦＦにラッチされる。アドレスロード信号ａｄｄｌｏａｄ３が活性化される時に、入出力ピンｉ／００〜ｉ／０７にロードされた８−ビットデータはアドレスレジスタブロック１５０の第３グループのＤフリップフロップＤＦＦにラッチされる。アドレスロード信号ａｄｄｌｏａｄ４が活性化される時に、入出力ピンＩ／００にロードされた１ビットデータはアドレスレジスタブロック１５０の第４グループのＤフリップフロップＤＦＦにラッチされる。２５ビットアドレスは、上述の過程を通じてアドレスレジスタブロック１５０にラッチされる。結果的に、アドレスとコマンドデータは×８単位で対応するレジスタ１５０、１８０に各々ラッチされる。
【００３３】
以後、よく知られた感知方法に従って、ページデータが感知及びラッチブロック１３０にラッチされる。その次に、感知及びラッチブロック１３０にラッチされたデータは×１６単位で入出力ピンＩ／００〜Ｉ／０１５に出力される。さらに具体的に説明すれば、次の通りである。まず、１６ビットデータが列デコーダ及びスイッチブロック１４０を通じてデータバスＤｏｕｔ０〜Ｄｏｕｔ１５上にロードされる。制御信号ｌａｔｃｈｅｎのローからハイへの遷移時に、データバス上の１６ビットデータがデータ出力バッファブロック２１０にラッチされる。図９に示したように、そのようにラッチされた１６ビットデータＤＯＬＯ、ＤＯＵＯは制御信号ｄｏｕｔｅｎのローからハイへの遷移時に（または／ＲＥ信号のハイからローへの遷移時に）入出力ピンＩ／００〜Ｉ／０１５を通じて外部に出力される。このようなデータロード動作は、プログラムされるデータが全部ロードされるまで繰り返して実行される。
【００３４】
以上、本発明を適用した回路の構成及び動作を図面を参照しながら説明したが、これは本発明の例示に過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能なことはもちろんである。
【００３５】
【発明の効果】
上述のように、本発明によるＮＡＮＤフラッシュメモリ装置によれば、コマンドとアドレスは例えば×８単位でインタフェースされる一方、データはそれと異なる例えば×１６単位でインタフェースされる。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態としてのＮＡＮＤフラッシュメモリ装置のブロック図である。
【図２】図１に示した第１入力バッファ回路の回路図である。
【図３】図１に示した第２入力バッファ回路の回路図である。
【図４】図１に示したアドレスレジスタの回路図である。
【図５】図１に示したコマンドレジスタの回路図である。
【図６】図１に示したデータ入力レジスタの回路図である。
【図７】図１に示したデータ出力バッファ回路の回路図である。
【図８】本発明の望ましい実施形態のＮＡＮＤフラッシュメモリ装置のプログラム動作のタイミング図である。
【図９】本発明の望ましい実施形態のＮＡＮＤフラッシュメモリ装置の読み出し動作のタイミング図である。
【符号の説明】
１００  ＮＡＮＤフラッシュメモリ装置
１１０  メモリセルアレイ
１２０  行デコーダ及びスイッチ回路
１３０  感知及びラッチブロック
１４０  列デコーダ及びスイッチブロック
１５０  アドレスレジスタ
１６０  第１入力バッファブロック
１７０  第２入力バッファブロック
１８０  コマンドレジスタブロック
１９０  データ入力レジスタブロック
２００  制御ロジック
２１０  データ出力バッファブロック
【図１】
0004287158.tif 000002
【図２】
0004287158.tif 000003
【図３】
0004287158.tif 000004
【図４】
0004287158.tif 000005
【図５】
0004287158.tif 000006
【図６】
0004287158.tif 000007
【図７】
0004287158.tif 000008
【図８】
0004287158.tif 000009
【図９】
0004287158.tif 000010