(57)【特許請求の範囲】
【請求項１】
基板と、
上記基板の一部に設けられた半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち上記ゲート電極の両側方に設けられた第１導電型のソース・ドレイン領域と、
上記半導体層のうち上記ソース・ドレイン領域間に位置する領域に設けられた第１の半導体からなるチャネル領域と、
上記半導体層のうち上記チャネル領域の下方に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい第２の半導体からなる第２導電型のボディ領域と、
上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材と
を備えている半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記半導体層のうち上記チャネル領域と上記ゲート絶縁膜との間に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい半導体からなるキャップ層をさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記基板の少なくとも最上部は絶縁体により構成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記チャネル領域は上記ボディ領域よりも１／１０以下の低濃度の不純物を含むことを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記ゲート電極は、第１導電型不純物を含むポリシリコン又はポリシリコンゲルマニウムにより構成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５記載の半導体装置において、
上記チャネル領域を構成する第１の半導体は、少なくともＳｉを成分元素として含んでおり、
上記半導体層の一部には、チャネルへの不純物の拡散を防止するための領域であって、０．０１％以上で２％以下の濃度の炭素を含む領域をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記第１の半導体はＳｉ（シリコン）及びＧｅ（ゲルマニウム）を成分元素として含む半導体であり、
上記第２の半導体はＳｉであることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
上記ソース・ドレイン領域はｐ型ソース・ドレイン領域であり、
上記チャネル領域はｐチャネル用のチャネル領域であり、
上記ボディ領域はｎ型ボディ領域であることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
上記ソース・ドレイン領域はｎ型ソース・ドレイン領域であり、
上記チャネル領域はｎチャネル用のチャネル領域であり、
上記ボディ領域はｐ型ボディ領域であることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
上記基板上に設けられたもう１つの半導体層と、
上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、
上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、
上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられたｎ型ソース・ドレイン領域と、
上記もう１つの半導体層のうち上記ｎ型ソース・ドレイン領域間に位置する領域に設けられ、Ｓｉ及びＧｅを成分元素として含むｎチャネル用のチャネル領域と、
上記もう１つの半導体層のうち上記ｎチャネル用のチャネル領域の下方に設けられ、Ｓｉからなるｐ型ボディ領域と、
上記もう１つのゲート電極と上記ｐ型ボディ領域とを電気的に接続するためのもう１つの導体部材とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。
【請求項１１】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記第１の半導体はＳｉ及びＣ（カーボン）を成分元素として含む半導体であり、
上記第２の半導体はＳｉであることを特徴とする半導体装置。
【請求項１２】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記第１の半導体は、引っ張り歪みを受けたＳｉであり、
上記第２の半導体は、格子歪みが緩和したＳｉＧｅであることを特徴とする半導体装置。
【請求項１３】
請求項１１又は１２記載の半導体装置において、
上記ソース・ドレイン領域はｐ型ソース・ドレイン領域であり、
上記チャネル領域はｐチャネル用のチャネル領域であり、
上記ボディ領域はｎ型ボディ領域であることを特徴とする半導体装置。
【請求項１４】
請求項１１又は１２記載の半導体装置において、
上記ソース・ドレイン領域はｎ型ソース・ドレイン領域であり、
上記チャネル領域はｎチャネル用のチャネル領域であり、
上記ボディ領域はｐ型ボディ領域であることを特徴とする半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、
上記基板上に設けられたもう１つの半導体層と、
上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、
上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、
上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられたｎ型ソース・ドレイン領域と、
上記もう１つの半導体層のうち上記ｎ型ソース・ドレイン領域間に位置する領域に設けられ、Ｓｉ及びＣを成分元素として含む第１の半導体からなるｎチャネル用のチャネル領域と、
上記もう１つの半導体層のうち上記ｎチャネル用のチャネル領域の下方に設けられたＳｉからなるｐ型ボディ領域と、
上記もう１つのゲート電極と上記ｐ型ボディ領域とを電気的に接続するためのもう１つの導体部材とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。
【請求項１６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記第１の半導体はＳｉ，Ｇｅ及びＣを成分元素として含む半導体であり、
上記第２の半導体はＳｉであることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
上記ソース・ドレイン領域はｐ型ソース・ドレイン領域であり、
上記チャネル領域はｐチャネル用のチャネル領域であり、
上記ボディ領域はｎ型ボディ領域であることを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置において、
上記ソース・ドレイン領域はｎ型ソース・ドレイン領域であり、
上記チャネル領域はｎチャネル用のチャネル領域であり、
上記ボディ領域はｐ型ボディ領域であることを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、
上記基板上に設けられたもう１つの半導体層と、
上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、
上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、
上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられたｎ型ソース・ドレイン領域と、
上記もう１つの半導体層のうち上記ｎ型ソース・ドレイン領域間に位置する領域に設けられ、Ｓｉ，Ｇｅ及びＣを成分元素として含むｎチャネル用のチャネル領域と、
上記もう１つの半導体層のうち上記チャネル領域の下方に設けられ，Ｓｉからなるｐ型ボディ領域と、
上記もう１つのゲート電極と上記ｐ型ボディ領域とを電気的に接続するためのもう１つの導体部材とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。
【請求項２０】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記ソース・ドレイン領域はｐ型ソース・ドレイン領域であり、
上記チャネル領域はＳｉ及びＧｅを成分元素として含むｐチャネル用のチャネル領域であり、
上記ボディ領域はＳｉからなるｎ型ボディ領域であり、
上記ｐチャネル用のチャネル領域の上面又は下面のうちいずれか一方の面に接して設けられ、Ｓｉ及びＣを成分元素として含むＳｉＣ層と、
上記基板上に設けられたもう１つの半導体層と、
上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、
上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、
上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられたｎ型ソース・ドレイン領域と、
上記もう１つの半導体層のうち上記ｎ型ソース・ドレイン領域間に位置する領域に設けられ、Ｓｉ及びＣを成分元素として含むｎチャネル用のチャネル領域と、
上記ｎチャネル用のチャネル領域の上面又は下面のうちいずれか一方の面に接して設けられ、Ｓｉ及びＧｅを成分元素として含むＳｉＧｅ層と、
上記もう１つの半導体層のうち上記ｎチャネル用のチャネル領域の下方に設けられ、Ｓｉからなるｐ型ボディ領域と、
上記もう１つのゲート電極と上記ｐ型ボディ領域とを電気的に接続するためのもう１つの導体部材と
をさらに備えていることを特徴とする半導体装置。
【請求項２１】
基板と、
上記基板の一部に設けられた半導体層と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層のうち上記ゲート電極の両側方に設けられたｎ型のソース・ドレイン領域と、
上記半導体層のうち上記ソース・ドレイン領域間に位置する領域に設けられ、Ｓｉ及びＧｅを成分元素として含む第１の半導体からなり、かつ、ｐ型不純物を含むｎチャネル用のチャネル領域と、
上記半導体層のうち上記チャネル領域の下方に設けられ、Ｓｉを成分元素として含み上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい第２の半導体からなり、ｐ型不純物を含むボディ領域とを備え、
上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材をさらに備えている半導体装置。
【請求項２２】
請求項２１記載の半導体装置において、
上記半導体層のうち上記チャネル領域と上記ゲート絶縁膜との間に設けられ、Ｓｉを成分元素として含み、ｐ型不純物を含むキャップ層をさらに備えていることを特徴とする半導体装置。
【請求項２３】
請求項２１又は２２記載の半導体装置において、
上記基板の少なくとも最上部は絶縁体により構成されていることを特徴とする半導体装置。
【請求項２４】
請求項２１〜２３のうちいずれか１つに記載の半導体装置において、
上記ゲート電極は、第１導電型不純物を含むポリシリコン又はポリシリコンゲルマニウムにより構成されていることを特徴とする半導体装置。
【請求項２５】
請求項２４に記載の半導体装置において、
上記第１の半導体はＳｉＧｅであり、
上記半導体層の一部には、チャネルへの不純物の拡散を防止するための領域であって、０．０１％以上で２％以下の濃度の炭素を含む領域をさらに備えていることを特徴とする半導体装置。
【請求項２６】
請求項２１〜２５のうちいずれか１つに記載の半導体装置において、
上記第１の半導体はＳｉＧｅであり、
上記第２の半導体はＳｉであることを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置において、
上記基板上に設けられたもう１つの半導体層と、
上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、
上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、
上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられたｐ型ソース・ドレイン領域と、
上記もう１つの半導体層のうち上記ｐ型ソース・ドレイン領域間に位置する領域に設けられ、ＳｉＧｅからなるｐチャネル用のチャネル領域と、
上記半導体層のうち上記ｐチャネル用のチャネル領域の下方に設けられ、ｎ型不純物を含むＳｉからなるｎ型ボディ領域とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。
【請求項２８】
請求項２１〜２５のうちいずれか１つに記載の半導体装置において、
上記第１の半導体はＳｉＧｅＣであり、
上記第２の半導体はＳｉであることを特徴とする半導体装置。
【請求項２９】
請求項２７記載の半導体装置において、
上記基板上に設けられたもう１つの半導体層と、
上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、
上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、
上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられたｐ型ソース・ドレイン領域と、
上記もう１つの半導体層のうち上記ｐ型ソース・ドレイン領域間に位置する領域に設けられ、ＳｉＧｅＣからなるｐチャネル用のチャネル領域と、
上記半導体層のうち上記ｐチャネル用のチャネル領域の下方に設けられ、ｎ型不純物を含むＳｉからなるｎ型ボディ領域とをさらに備え、
相補型デバイスとして機能することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合型の活性領域を有するＤＴＭＯＳあるいはＭＩＳＦＥＴとして機能する半導体装置に関する。
【０００２】
【従来の技術】
近年、電池駆動による携帯情報端末装置は広く使用されている。このような装置においては、電池寿命を延ばすために、高速動作を犠牲にすることなく電源電圧を低減化することが強く望まれている。低電源電圧においても高速動作を実現するためには、しきい値電圧を下げることが有効であるが、この場合、ゲートオフ時のリーク電流が大きくなるため、おのずとしきい値電圧には下限が存在する。
【０００３】
そこで、例えば文献（F. Assaderaghi et. al., "A Dynamic Threshold Voltage MOSFET(DTMOS) for Ultra-Low Voltage Operation," IEDM94 Ext. Abst. p.809）に開示されているように、このような問題を解決し、低電圧時にもリーク電流が小さくかつ、高駆動能力を有するデバイスとして、ＤＴＭＯＳ（Dynamic Threshold Voltage MOSFET）と呼ばれる素子が提案されている。
【０００４】
図１及び図２は、従来のＤＴＭＯＳの構造を模式的に示す断面図及び平面図である。図１に示すように、従来のＤＴＭＯＳは、ｐ型シリコン基板（p-Si Sub）上に埋め込み酸化膜層（Buried Oxide）と基板活性領域となる半導体層とを有するＳＯＩ基板を用いている。そして、従来のＤＴＭＯＳは、基板活性領域の上に設けられたゲート絶縁膜（ＳｉＯ2 ）と、ゲート（ｎ+ poly−Si）と、基板活性領域のうちゲートの両側方に位置する領域に設けられたソース・ドレイン領域（ｎ+ 層）と、基板活性領域のうちソース・ドレイン領域間に位置する領域に設けられたチャネル領域（ｐ層のうちの表面部）とを備えている。そして、チャネル領域の下方や側方に位置する基板領域（ボディ）とゲート電極とが配線により電気的に短絡するように接続されている。このように、ゲートとボディとが短絡された状態で、ゲートにバイアス電圧Ｖｇが印加されると、ボディを介してチャネル領域にゲートバイアス電圧Ｖｇと同じ大きさの順方向バイアス電圧が印加されることになる。これにより、ゲートバイアスオフ時には通常のＭＯＳトランジスタと同じ状態となり、また、ゲートバイアスオン時には、ゲートバイアス電圧Ｖｇの増大にともなってボディが順方向にバイアスされていくため（図１に示すｎチャネル型ＭＯＳトランジスタでは、チャネル領域の伝導帯端のエネルギーレベルが低下するため）、しきい値電圧Ｖｔが低下していく。
【０００５】
このようなＤＴＭＯＳは、ＳＯＩ基板に形成された通常のＭＯＳトランジスタ（ゲートとボディーとが短絡されていないトランジスタ）と比較すると、ゲートバイアスオフ時には、そのリーク電流は通常のトランジスタのリーク電流と同等となる。一方、ゲートバイアスオン時には、前述したようにしきい値が減少するので、ゲートオーバードライブ効果が増大し、駆動力が著しく増大する。また、ＤＴＭＯＳでは、ゲートとチャネル領域との電位差がほとんどないため、基板表面での縦方向電界が通常のトランジスタに比べて著しく小さくなる。その結果、縦方向電界の増大にともなうキャリアの移動度の劣化が抑制されるので、駆動力が著しく増大する。
【０００６】
このように、ＤＴＭＯＳは、ｎ型のゲート−ｐ型のボディ（ベース）−ｎ型のソース領域（エミッタ）・ドレイン領域（コレクタ）間に発生する横方向の寄生バイポーラトランジスタがオンしてボディ電流が実用上問題となる程度に大きくなるまでの動作電圧範囲においては、低しきい値電圧つまり低電源電圧で高速動作が可能なトランジスタとして機能することになる。
【０００７】
【発明が解決しようとする課題】
しかしながら、このようなＤＴＭＯＳ構造の場合、スタンバイ電流を抑制するためには、ゲートに印加する電圧は、横方向の寄生バイポーラトランジスタがオンする電圧の０．６Ｖ程度以下に制限する必要がある。これは、横方向寄生バイポーラトランジスタのベース電流（ＤＴＭＯＳにおけるゲート−ボディ間に流れるゲート電流またはボディ電流）がシリコンのビルトインポテンシャルによりほぼ決まるため、ゲートバイアス電圧Ｖｇ（ベース電圧）が０．６Ｖ程度となるとゲート電流又はボディ電流（ベース電流）が非常に大きくなるためである。
【０００８】
図７は、ドレイン電流及びボディ電流のゲートバイアス電圧依存性をシミュレーションした結果を示す図である。同図の太い破線は従来のＤＴＭＯＳのドレイン電流Ｉｄを示し、細い破線は従来のＤＴＭＯＳのボディ電流Ｉｂを示す。ただし、同図においては、ｐチャネル型ＭＯＳトランジスタとして動作するＤＴＭＯＳについてシミュレーションしているので、ゲートバイアス電圧は負の値となっているが、ｎチャネル型のＤＴＭＯＳの場合には、ゲートバイアス電圧が正である。また、このシミュレーションは、ボディの不純物濃度が１×１０18atoms ・ｃｍ-3、ゲート長が０．５μｍ、ゲート絶縁膜の厚みＴoxが１０ｎｍであるとして得られたものである。同図の各破線の曲線からわかるように、図１に示す従来のＤＴＭＯＳでは、ゲートバイアス電圧が０．６Ｖ以上になるとボディ電流Ｉｂが実用上問題となる値（約１０-9Ａ）以上に大きくなるので、これを回避すべく、動作電圧範囲が極めて狭く限定されることになる。
【０００９】
また、従来のＤＴＭＯＳにおいては、しきい値電圧を低くする必要上、ボディの不純物濃度を高くすることができない。実際に、上記文献においては、ボディのｐ型不純物の濃度が１．５〜３×１０17ｃｍ-3程度と記載されている。その結果、ボディの抵抗が非常に高くなり、ボディにおける電圧降下のためチャネル領域にゲートの電位が効率よく伝わらず、ＣＲ遅延がダイナミックな動作に支障を与え、高速動作の妨げとなるという問題点があった。
【００１０】
さらに、ボディの不純物濃度が低いために、ゲート長を短くしていった場合に生じるショートチャネル効果が顕著となるという問題点があった。これは、ゲート長が短い場合には、ソース・ドレイン領域間において、ボディに空乏層が広がることでパンチスルーを起こしやすくなるためである。つまり、従来のＤＴＭＯＳでは、トランジスタのサイズの微細化（ゲート長の微細化）による素子性能の向上や集積度の向上を図ることが実際上困難であった。
【００１１】
本発明の目的は、しきい値電圧の低い，高速動作が可能な動作範囲の広いＤＴＭＯＳとして機能する半導体装置の提供を図ることにある。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、基板と、上記基板の一部に設けられた半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に設けられた第１導電型のソース・ドレイン領域と、上記半導体層のうち上記ソース・ドレイン領域間に位置する領域に設けられた第１の半導体からなるチャネル領域と、上記半導体層のうち上記チャネル領域の下方に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい第２の半導体からなる第２導電型のボディ領域と、上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材とを備えている。
【００１３】
これにより、ゲート電極とボディ領域とが電気的に接続されているので、ゲート電極に電圧が印加されてもボディ領域がゲート電極とほぼ同じ電位に維持されるために、半導体層のうちチャネル領域以外の領域において反転層が生じることがなく、寄生チャネルの発生が抑制される。そして、チャネル領域がボディ領域を構成する第２の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが小さい第１の半導体により構成されているので、チャネル領域が反転するために必要なゲートバイアス，つまりしきい値電圧を小さくすることができる。したがって、ドレイン電流が増大し、チャネルを流れるドレイン電流とボディ（ゲート）電流との差が拡大するので、動作電圧範囲の拡大を図ることができる。これは、バイポーラトランジスタにおいて、ベース層にバンドギャップの小さい材料を用いることにより、ベース電流を同程度に保ったまま、コレクタ電流の増大を図ったヘテロバイポーラトランジスタと同じ原理である。
【００１４】
上記半導体層のうち上記チャネル領域と上記ゲート絶縁膜との間に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい酸化膜形成用半導体からなるキャップ層をさらに備えることにより、ゲート絶縁膜を電気的特性のよい酸化膜よって構成することが可能となる。一方、ゲート電極とボディ領域とが電気的に接続されているので、ゲートバイアスを高くしてもゲート絶縁膜とキャップ層との間に寄生チャネルが生じることがない。
【００１５】
上記基板の少なくとも最上部は絶縁体により構成されていることにより、寄生容量が小さくなるので、半導体の動作速度がさらに高くなる。
【００１６】
上記チャネル領域が上記ボディ領域よりも１／１０以下の低濃度の不純物を含むことにより、しきい値の上昇が抑制されるとともに、不純物散乱が抑制されるので、キャリアの走行速度の低下が抑制される。
【００１７】
上記ゲート電極が、第１導電型不純物を含むポリシリコン又はポリシリコンゲルマニウムにより構成されていることにより、チャネル領域との間でビルトインポテンシャルが形成されるので、キャリアを閉じ込めるのに適したバンド構造が得られる。
【００１８】
上記チャネル領域を構成する第１の半導体は、少なくともＳｉを成分元素として含んでおり、上記半導体層の一部には、チャネルへの不純物の拡散を防止するための領域であって、０．０１％以上で２％以下の濃度の炭素を含む領域をさらに備えていることにより、高濃度の不純物を含むボディ領域からチャネル領域への不純物の拡散が抑制され、チャネル領域における不純物散乱の少ない高速動作が可能な半導体装置が得られる。
【００１９】
上記第１の半導体はＳｉ（シリコン）及びＧｅ（ゲルマニウム）を成分元素として含む半導体であり、上記第２の半導体はＳｉであることにより、第１の半導体対の価電子帯端に生じるバンドオフセットを利用して、ホールが走行するｐチャネルに適したチャネル領域が得られる。
【００２０】
上記ゲート絶縁膜とチャネル領域の間に設けられ、Ｓｉからなるキャップ層をさらに備えることにより、チャネル領域のうちキャップ層−チャネル領域間に生じるバンドオフセットに接する領域をチャネルとして利用することが可能になるとともに、ゲート絶縁膜をキャップ層の表面を酸化して得られる電気的特性のよいシリコン酸化膜によって構成することが可能になる。
【００２１】
上記ソース・ドレイン領域はｐ型ソース・ドレイン領域であり、上記チャネル領域はｐチャネル用のチャネル領域であり、上記ボディ領域はｎ型ボディ領域であってもよいし、上記ソース・ドレイン領はｎ型ソース・ドレイン領域であり、上記チャネル領域はｎチャネル用のチャネル領域であり、上記ボディ領域はｐ型ボディ領域であってもよい。そして、これらを備えることで、相補型のトランジスタを形成することができる。
【００２２】
上記第１の半導体はＳｉ，Ｇｅ及びＣを成分元素として含む半導体であり、上記第２の半導体はＳｉであることにより、Ｓｉ／ＳｉＧｅＣ接合部に形成される伝導帯端及び価電子帯端のバンドオフセットを利用して、ｎチャネルとしてもｐチャネルとしても利用できるチャネル領域が得られる。
【００２３】
上記第１の半導体は、引っ張り歪みを受けたＳｉであり、上記第２の半導体は、格子歪みが緩和したＳｉＧｅであってもよい。
【００２４】
本発明の第２の半導体装置は、基板と、上記基板の一部に設けられた半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に設けられたｎ型のソース・ドレイン領域と、上記半導体層のうち上記ソース・ドレイン領域間に位置する領域に設けられ、Ｓｉ及びＧｅを成分元素として含む第１の半導体からなり、かつ、ｐ型不純物を含むｎチャネル用のチャネル領域と、上記半導体層のうち上記チャネル領域の下方に設けられ、Ｓｉを成分元素として含み上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが大きい第２の半導体からなり、ｐ型不純物を含むボディ領域とを備えている。
【００２５】
上記半導体層のうち上記チャネル領域と上記ゲート絶縁膜との間に設けられ、Ｓｉを成分元素として含み、ｐ型不純物を含むキャップ層をさらに備えることにより、キャップ層とチャネル領域との間に形成される伝導帯端のバンドオフセットを利用して、電子を閉じ込めるのに適したくぼみを形成することが可能になる。そして、Ｓｉ／ＳｉＧｅ接合を利用したｎチャネル型ＭＩＳトランジスタが得られる。
【００２６】
上記ゲート電極と上記ボディ領域とを電気的に接続するための導体部材をさらに備えていることにより、ＤＴＭＯＳとして機能する半導体装置が得られる。
【００２７】
上記基板の少なくとも最上部は絶縁体により構成されていることにより、いわゆるＳＯＩ基板を利用した寄生容量の小さい，高速動作が可能なトランジスタが得られる。
【００２８】
上記ゲート電極は、第１導電型不純物を含むポリシリコン又はポリシリコンゲルマニウムにより構成されていることが好ましい。
【００２９】
上記第１の半導体はＳｉＧｅＣであり、上記第２の半導体はＳｉであってもよい。
【００３０】
【発明の実施の形態】
（第１の実施の形態）
本実施形態では、チャネル領域を構成する材料としてＳｉＧｅを用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用したＤＴＭＯＳ（以下、ヘテロＤＴＭＯＳ又はＨＤＴＭＯＳという）の実施例について説明する。
【００３１】
図３（ａ），（ｂ），（ｃ）は、それぞれ順に、本実施形態のＨＤＴＭＯＳの構造を模式的に示す平面図、図３（ａ）で示すIIIb−IIIb線における断面図、図３（ａ）で示すIIIc−IIIc線における断面図である。図３（ａ）〜（ｃ）に示すように、本実施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設けられた半導体層３０とを有している。半導体層３０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜１２と、上部Ｓｉ膜１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層１３と、Ｓｉバッファ層１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＧｅ膜１４と、ＳｉＧｅ膜１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜１５とから構成されている。さらに、ＨＤＴＭＯＳは、Ｓｉ膜１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜１６と、ゲート絶縁膜１６の上に設けられたゲート電極１７とを備えている。そして、半導体層３０，つまり上部Ｓｉ膜１２，Ｓｉバッファ層１３，ＳｉＧｅ膜１４及びＳｉ膜１５のうちゲート電極１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域２０ａ及びドレイン領域２０ｂが設けられている。また、上部Ｓｉ膜１２のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、高濃度のｎ型不純物を含むＳｉボディ領域２２となっており、Ｓｉバッファ層１３のうちＳｉボディ領域２２の直上に位置する領域は、低濃度のｎ型不純物を含むｎ- Ｓｉ領域２３となっている。そして、ＳｉＧｅ膜１４のうちソース領域２０ａとドレイン領域２０ｂとの間の領域は、比較的低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４となっており、Ｓｉ膜１５のうちゲート絶縁膜１６の直下に位置する領域は低濃度のｎ型不純物を含むＳｉキャップ層２５となっている。また、ゲート電極１７とＳｉボディ領域２２とを電気的に接続する導体部材であるコンタクト２６が設けられている。
【００３２】
また、図４は、本実施形態のＨＤＴＭＯＳの構造をさらに詳細に示す断面図である。ここで、埋め込み酸化膜１１の厚さは約１００ｎｍであり、上部Ｓｉ膜１２の厚みは約１００ｎｍであり、Ｓｉバッファ層１３の厚みは約１０ｎｍであり、ＳｉＧｅ膜１４の厚みは約１５ｎｍであり、Ｓｉ膜１５の厚みは約５ｎｍである。Ｓｉボディ領域２２には、Ｓｉバッファ層１３のエピタキシャル成長の前に、濃度が約１×１０19atoms ・ｃｍ-3のｎ型不純物（例えばヒ素又はリン）がイオン注入により導入されている。ｎ- Ｓｉ領域２３には、低濃度のｎ型不純物（たとえばヒ素又はリン）が導入されている。ＳｉＧｅチャネル領域２４のＧｅ含有率は約４０％であり、ＳｉＧｅチャネル領域２４には、低濃度のｎ型不純物（例えばヒ素又はリン）が導入されている。また、Ｓｉキャップ層２５には、低濃度のｎ型不純物（例えばヒ素又はリン）が導入されている。ゲート絶縁膜１６は、Ｓｉ膜１５を熱酸化することにより形成されたものである。ゲート電極１７には、濃度が約１×１０20atoms ・ｃｍ-3のｐ型不純物（例えばボロン）がドープされている。なお、ゲート電極１７の側面上には、シリコン酸化膜からなるサイドウォール２７が設けられている。
【００３３】
図５は、Ｓｉキャップ層２５，ＳｉＧｅチャネル領域２４及びｎ- Ｓｉ領域２３を通過する断面におけるバンドアライメントを示すエネルギーバンド図である。Ｇｅ含有率が４０％のＳｉＧｅチャネル領域２４のバンドギャップは、Ｓｉキャップ層２５及びｎ- Ｓｉ領域２３に比べて、約３００ｍｅＶだけ小さくなるので、ＳｉＧｅチャネル領域２４とＳｉキャップ層２５及びｎ- Ｓｉ領域２３との間には、ホールを閉じこめることが可能な価電子帯端のヘテロ障壁が形成される。
【００３４】
図６は、ゲート電極１７，ゲート絶縁膜１６，Ｓｉキャップ層２５，ＳｉＧｅチャネル領域２４，ｎ- Ｓｉ層２３及びＳｉボディ領域２２を通過する断面におけるビルトインバンド構造を示すエネルギーバンド図である。同図に示すように、ゲート電極１７にｐ型不純物をドープしておくことにより、バイアスが印加されていない状態で、ＳｉＧｅチャネル領域２４のＳｉキャップ層２５に接する部分の価電子帯端のエネルギーが特に高くなり、ヘテロ障壁との間にホールの閉じこめに適した凹部が形成される。そして、ゲート電極１７とＳｉボディ領域２２とが電気的に接続された状態で、ゲート電極１７にゲートバイアス電圧が印加されても、ゲート電極１７とＳｉボディ領域２２とはほぼ同じ電位に維持されるので、図６に示すバンド形状は変わることなく、全体のポテンシャルがソース・ドレイン領域に対して変化するだけである。したがって、従来のＳｉ／ＳｉＧｅ−ヘテロＭＯＳＦＥＴにおいてＳｉキャップ層２５のゲート絶縁膜１６に接する部分に生じる反転層は、本発明のＨＤＴＭＯＳにおいては生じることがない。その結果、ＳｉＧｅチャネル領域２４とは別の部分に生じる，いわゆる寄生チャネルの発生を有効に防止することができるのである。
【００３５】
図７は、本発明のＳｉ／ＳｉＧｅヘテロ接合構造を有するｐチャネル型ＨＤＴＭＯＳと、Ｓｉホモ接合構造を有する従来のｐチャネル型ＤＴＭＯＳとのドレイン電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存性をシミュレーションした結果を示す図である。ドレイン電流Ｉｄ，ボディ電流Ｉｂ共に、Ｓｉボディ領域における不純物濃度ｎb を１×１０18ｃｍ-3にしている。同図の太い破線は従来のＤＴＭＯＳのドレイン電流Ｉｄを示し、細い破線は従来のＤＴＭＯＳのボディ電流Ｉｂを示し、太い実線は本発明のＨＤＴＭＯＳのドレイン電流Ｉｄを示し、細い実線は本発明のＨＤＴＭＯＳのボディ電流Ｉｂを示す。このシミュレーションは、ドレイン電流Ｉｄ，ボディ電流Ｉｂ共に、Ｓｉボディの不純物濃度ｎb が１×１０18atoms ・ｃｍ-3、ゲート長が０．５μｍ、ゲート絶縁膜の厚みＴoxが１０ｎｍであるとして得られたものである。
【００３６】
同図に示すように、チャネル領域をバンドギャップの小さいＳｉＧｅによって構成することで、細い実線で示されるボディ電流（ゲート電流）が立ち上がるゲートバイアス値はあまり大きく変化しないが、ドレイン電流Ｉｄが立ち上がるゲートバイアス値であるしきい値電圧が０．２Ｖ程度低くなっている。つまり、図６に示すようなＳｉＧｅチャネル領域２４における価電子帯端のエネルギーレベルが従来のＤＴＭＯＳに比べ高くなることで、しきい値電圧が低下するのである。一方、Ｓｉボディ領域２２の価電子帯端のエネルギーレベルは従来のＤＴＭＯＳと同じであるので、寄生バイポーラトランジスタが動作することでボディ電流Ｉｂが立ち上がるゲートバイアス値は従来のＤＴＭＯＳと変わらない。その結果、本発明のＨＤＴＭＯＳにおいては、従来のＳｉホモ接合型のＤＴＭＯＳに比べて、動作電圧範囲が拡大されていることがわかる。なお、本発明のＨＤＴＭＯＳのボディ電流Ｉｂの立ち上がり後の値は、従来のＤＴＭＯＳのボディ電流Ｉｂに比べて低くなっている。
【００３７】
図８は、本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳと上記従来のＳｉホモ接合型ＤＴＭＯＳとでしきい値電圧を等しくするために、ボディ領域の不純物濃度ｎb をそれぞれ調整したときのドレイン電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存性をシミュレーションした結果を示す図である。同図の太い破線は従来のＤＴＭＯＳのドレイン電流Ｉｄを示し、細い破線は従来のＤＴＭＯＳのボディ電流Ｉｂを示し、太い実線は本発明のＨＤＴＭＯＳのドレイン電流Ｉｄを示し、細い実線は本発明のＨＤＴＭＯＳのボディ電流Ｉｂを示す。このシミュレーションは、ドレイン電流Ｉｄ，ボディ電流Ｉｂ共に、ゲート長が０．５μｍ、ゲート絶縁膜の厚みＴoxが１０ｎｍであるとして得られたものである。ただし、本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳにおけるＳｉボディ領域の不純物濃度ｎb は１×１０19atoms ・ｃｍ-3で、従来のＳｉホモ接合型ＤＴＭＯＳのボディ領域の不純物濃度ｎb は２×１０17ｃｍ-3としている。
【００３８】
同図に示すように、本発明のＨＤＴＭＯＳと従来のＤＴＭＯＳとでドレイン電流Ｉｄのゲートバイアス依存性をほぼ等しくした場合、本発明のＨＤＴＭＯＳにおいてはボディ電流Ｉｂが実用上問題となる値に達するゲートバイアス値が、従来のＤＴＭＯＳにおける値よりも約０．２Ｖだけ低くなる。つまり、本発明のＨＤＴＭＯＳによると、チャネル領域をバンドギャップの小さいＳｉＧｅによって構成することで、不純物濃度の調整により、約０．２Ｖだけ動作電圧範囲が拡大する。したがって、しきい値電圧を低くすることによる低電圧化と、しきい値電圧はあまり変えずにボディ電流を抑制することによる低消費電力化とのいずれかを選択することができる。
【００３９】
図９は、本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳにおいて、ゲート長Ｌｇを変化させたときのドレイン電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存性示す図である。ここで、ゲート長Ｌｇに対するゲート幅Ｗｇの比Ｗｇ／Ｌｇは２０としている。同図に示されるように、本発明のＨＤＴＭＯＳにおいては、ゲート長Ｌｇを短くしても、ドレイン電流Ｉｄ及びボディ電流１ｂ共にそれほど目立った変化が生じていない。
【００４０】
図１０は、従来のＳｉホモ接合型ＤＴＭＯＳにおいて、ゲート長Ｌｇを変化させたときのドレイン電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存性を示す図である。同図に示すように、従来のＳｉホモ接合型ＤＴＭＯＳにおいては、ゲート長Ｌｇが０．２５μｍ以下になると、しきい値電圧が著しく低下していることがわかる。
【００４１】
図１１は、図９，図１０のデータから求められる本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳと、従来のＳｉホモ接合型ＤＴＭＯＳとのしきい値電圧のゲート長依存性を示す図である。同図に示すように、従来のＤＴＭＯＳに比べると、本発明のＨＤＴＭＯＳにおいては、ゲート長Ｌｇを短くしていっても、しきい値電圧の低下はほとんどみられない。
【００４２】
図９，図１０及び図１１から以下のことがわかる。従来のＳｉホモ接合型ＤＴＭＯＳにおいては、ゲート長Ｌｇが０．２５μｍ以下になるとしきい値電圧が急激に変化するが、本発明のＨＤＴＭＯＳにおいては、ゲート長Ｌｇが０．１μｍ以下のショートチャネルデバイスでも、しきい値電圧の変化が小さく、ショートチャネル効果が十分抑制されている。これは、以下の理由によるものと考えられる。本発明のＨＤＴＭＯＳにおいては、チャネル領域をバンドギャップの小さいＳｉＧｅによって構成することにより、Ｓｉボディ領域の不純物濃度を高くしてもしきい値電圧を従来のＳｉホモ接合型ＤＴＭＯＳと同等に保つことができる。したがって、本発明においては、Ｓｉボディ領域２４における不純物濃度を高くして、空乏層の伸びを抑制することができるので、ゲート長の短いＨＤＴＭＯＳにおいても、パンチスルーが抑制され、いわゆるショートチャネル効果が抑制されるからである。
【００４３】
また、図９を見てもわかるが、ゲート長Ｌｇを短くし、ゲート幅Ｗｇを短くすると、ボディ電流Ｉｂが低減される傾向がある。これは、ボディ電流Ｉｂはゲート幅Ｗｇに比例しているためである。したがって、本発明のＨＤＴＭＯＳによると、チャネル領域をバンドギャップの小さいＳｉＧｅによって構成することで、ボディ領域の不純物濃度を高くしつつ、短チャネル化を図ることによって、ボディ電流Ｉｂをより低減し、動作電圧範囲をさらに拡大することができる。
【００４４】
図１２は、本発明のＨＤＴＭＯＳのゲートバイアス−ボディ電流Ｉｂ，ドレイン電流Ｉｄ特性のＳｉＧｅチャネル領域の不純物濃度依存性を示す図である。同図に示すように、ＳｉＧｅチャネル領域の不純物濃度が約１×１０18atoms ・ｃｍ-3に達するほどに高い場合には、ドレイン電流Ｉｄが大きく変化して、しきい値電圧が大きくなっていく。その結果、ドレイン電流Ｉｄとボディ電流Ｉｂとの差が小さくなり、動作電圧範囲が著しく小さくなる。一方、ＳｉＧｅチャネル領域の不純物濃度が約１×１０17atoms ・ｃｍ-3以下であれば、ドレイン電流Ｉｄの変化が小さくてしきい値電圧の変動も小さく、かつ、ドレイン電流Ｉｄとボディ電流Ｉｂとの差が十分大きく保たれるので、動作電圧範囲を十分に確保できることがわかる。
【００４５】
以上の各図に示すシミュレーション結果をまとめると、本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳにおいては、Ｓｉボディ領域２２の不純物濃度を高く、ＳｉＧｅチャネル領域２４の不純物濃度を低くすることにより、ショートチャネル効果の抑制や、動作電圧範囲の拡大に対して有効であるといえる。
【００４６】
ただし、Ｓｉボディ領域２２の不純物濃度が高く、かつ、ＳｉＧｅチャネル領域２４の不純物濃度が低くなるようにＨＤＴＭＯＳを作製するためには、ＳｉＧｅチャネル領域２４を構成するＳｉＧｅ膜１４をエピタキシャル成長させる際や、エピタキシャル成長後のプロセスにおいて、Ｓｉボディ領域２２内の不純物がＳｉＧｅチャネル領域２４に拡散しないように工夫することが重要である。
【００４７】
図１３は、本実施形態の変形例に係る拡散防止層を設けたＨＤＴＭＯＳの例を示す断面図である。同図に示すように、この変形例のＨＤＴＭＯＳにおいては、図４に示すＨＤＴＭＯＳの構造に加えて、Ｓｉバッファ層１３と、ＳｉＧｅ膜１４との間に、Ｃ（カーボン）を約０．１％含むＳｉ膜１８と、スペーサ用Ｓｉ膜１９とが下方から順に積層されている。そして、ＳｉＧｅチャネル領域２４の下方には、Ｃを約０．１％含むｎ- Ｓｉ層２８と、低濃度のｎ型不純物を含むｎ- Ｓｉスペーサ層２９とが下方から順に設けられている。
【００４８】
この変形例によると、Ｃを０．０１％〜２％例えば０．１％程度含むｎ- Ｓｉ層２８が存在することにより、Ｓｉボディ領域２２からＳｉＧｅチャネル領域２４への不純物の拡散が抑制されるので、非常に微細な領域内で、Ｓｉボディ領域２２の不純物濃度が高く、ＳｉＧｅチャネル領域２４の不純物濃度が低いという急峻な不純物濃度プロファイルを形成することができる。そして、このような急峻な不純物濃度プロファイルを形成することができる結果、上述のような本実施形態のショートチャネル効果の抑制や、動作電圧範囲の拡大という効果をより確実に発揮することができる。
【００４９】
次に、本実施形態のＳｉ／ＳｉＧｅヘテロ接合型ＤＴＭＯＳと、従来のＳｉ／ＳｉＧｅヘテロ接合型ＭＯＳＦＥＴとの機能の相違について説明する。
【００５０】
図１４は、従来のＳｉ／ＳｉＧｅヘテロ接合を有するｐチャネル型ＭＯＳＦＥＴの基本的な構造を示す断面図である。同図に示すように、従来のＳｉ／ＳｉＧｅヘテロ接合を有するＭＯＳＦＥＴは、Ｓｉ基板と、Ｓｉ基板内に高濃度の不純物を導入して形成されたｎ+ Ｓｉ層と、ｎ+ Ｓｉ層の上にエピタキシャル成長されたｎ- Ｓｉバッファ層と、ｎ- Ｓｉバッファ層の上にエピタキシャル成長された低濃度のｎ型不純物を含むＳｉＧｅチャネル層と、ＳｉＧｅチャネル層の上にエピタキシャル成長された低濃度のｎ型不純物を含むＳｉキャップ層と、Ｓｉキャップ層の上に形成されたゲート酸化膜と、ゲート酸化膜の上に形成されたゲート電極と、ゲート電極の側面上に設けられた酸化膜からなるサイドウォールスペーサとを備えている。
【００５１】
ヘテロ接合を用いない従来のＳｉホモ接合構造を有するＭＯＳＦＥＴにおいては、シリコン層のゲート酸化膜に接する界面領域に生じる反転層をチャネルとして利用する。つまり、キャリアは、シリコン層のゲート酸化膜に接する界面領域を走行する。それに対し、図１４に示す従来のＳｉ／ＳｉＧｅヘテロ接合型ＭＯＳＦＥＴにおいては、ＳｉＧｅチャネル層のＳｉキャップ層に接する界面領域に形成されるチャネルをキャリアが走行する。つまり、従来のＳｉ／ＳｉＧｅヘテロ接合型ＭＯＳＦＥＴにおいては、チャネルはゲート酸化膜直下のＳｉキャップ層から離れた領域に形成される。
【００５２】
一般的に、Ｓｉ／ＳｉＧｅなどのヘテロ接合型ＭＯＳＦＥＴにおいては次のようなメリットがある。
【００５３】
第１に、チャネル層にＳｉＧｅなどのＳｉよりもキャリアの移動度が高くなる材料を用いることができるので、トランジスタ動作の高速化が可能である。
【００５４】
第２に、ＳｉＧｅ−Ｓｉ間の格子不整合によって生じる歪によるバンド構造の変調を利用して、谷間におけるキャリアの散乱によるキャリア移動度の低下を抑制することができるので、トランジスタ動作の高速化が可能である。
【００５５】
第３に、ゲート酸化膜に対してＳｉＧｅチャネル層が離れているために、ゲート酸化膜−Ｓｉキャップ層間の界面のラフネスによるキャリアの散乱が抑制されるので、トランジスタ動作の高速化が可能であるとともに、界面におけるキャリアの散乱による雑音の低減が可能である。
【００５６】
このように、ヘテロ接合型ＭＯＳＦＥＴも、将来の高速ロジックデバイスや高周波アナログデバイスとして、有望なデバイスであるが、ヘテロ接合型ＭＯＳＦＥＴにおいては、寄生チャネルが生じやすいという不具合もある。
【００５７】
図１５（ａ），（ｂ）は、一般的なＳｉ／ＳｉＧｅヘテロ接合型ＭＯＳＦＥＴの低ゲートバイアス時，高ゲートバイアス時におけるバンド構造を示すエネルギーバンド図である。図１５（ａ）に示すように、ゲートバイアスが小さい状態においては、キャリアは主にＳｉＧｅ層のヘテロ障壁付近の部分に蓄積されるが、図１５に示すように、ゲートバイアスが大きい状態においては、Ｓｉキャップ層のゲート酸化膜に接する部分において、価電子帯端のエネルギーレベルが電界によって上昇するので、ＳｉＧｅチャネル層の他にＳｉキャップ層のゲート酸化膜に接する部分（上端部）にもキャリアが蓄積される。そして、トランジスタの動作時には、このＳｉキャップ層の上端部に蓄積されたキャリアも走行するので、寄生チャネルが生じていることになる。そして、図１５（ｂ）に示す状態においては、Ｓｉキャップ層を走行するキャリアは、従来のＭＯＳＦＥＴにおけると同様に、ゲート酸化膜による散乱を受けたり、キャリアの移動度の大きいＳｉＧｅ層を走行する場合に比べると移動度が当然に小さいので、ヘテロ接合型ＭＯＳＦＥＴの利点であるトランジスタ動作の高速性を十分に発揮することができないことになる。つまり、従来のヘテロ接合型ＭＯＳＦＥＴにおいては、図１５（ｂ）に示すように、ゲートバイアスを高くしていくと、半導体層とゲート電極との電位差が大きくなることから、半導体層のバンドが激しくベンディングすることにより生じる現象である。
【００５８】
それに対して、本発明のヘテロ接合型ＤＴＭＯＳにおいては、図６に示すように、ゲート電極とＳｉボディ領域とが電気的に接続されているため、ゲートバイアスを高くしていっても、Ｓｉボディ領域とゲート電極との電位差がほぼ一定に保持されるので、キャリアは常にＳｉＧｅチャネル領域に蓄積され、寄生チャネルが形成されることはない。よって、ヘテロ接合型ＭＯＳＦＥＴが本来的に有するトランジスタ動作の高速性という利点を確実に発揮することができる。
【００５９】
図１６は、本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳと、従来のヘテロ接合型ＳＯＩＭＯＳＦＥＴにおけるヘテロチャネルおよび寄生チャネルそれぞれに蓄積されるピークキャリア濃度の比のゲートバイアス依存性を示す図である。同図に示すように、本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳにおいては、高いバイアス条件においても寄生チャネルの形成が抑制されていることがわかる。
【００６０】
したがって、本発明のＨＤＴＭＯＳは、従来のヘテロ接合型ＭＯＳＦＥＴにおいて課題であった寄生チャネルの問題を解決することができる。よって、本発明のＨＤＴＭＯＳは、将来の高速ロジックデバイスや高周波アナログデバイスとして有望なデバイスである。
【００６１】
なお、本実施形態では、ＳＯＩ基板上に形成したＨＤＴＭＯＳについて示したが、ＳＯＩ基板を用いず、バルク半導体基板を用いた場合にも同様の効果が得られることは言うまでもない。
【００６２】
また、本発明のＨＤＴＭＯＳは、ゲート電極とボディ領域とのコンタクトを形成する必要がある分だけ従来のＭＯＳＦＥＴよりも面積が大きくなるが、駆動電流が大きくなる分、ゲート幅を小さくすることができるので、トータルとしては微細化に有利な構造であるといえる。
【００６３】
（第２の実施形態）
本実施形態では、チャネル領域を構成する材料としてＳｉＧｅを用いたｎチャネルのＨＤＴＭＯＳの実施例について説明する。
【００６４】
図１７（ａ），（ｂ），（ｃ）は、それぞれ順に、本実施形態のＨＤＴＭＯＳの構造を模式的に示す平面図、図１７（ａ）で示すXVIIb−XVIIb線における断面図、図１７（ａ）で示すXVIIc−XVIIc線における断面図である。図１７（ａ）〜（ｃ）に示すように、本実施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板５０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜５１と、埋め込み酸化膜５１の上に設けられた半導体層８０とを有している。半導体層８０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜５２と、上部Ｓｉ膜５２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層５３と、Ｓｉバッファ層５３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＧｅ膜５４と、ＳｉＧｅ膜５４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜５５とから構成されている。さらに、ＨＤＴＭＯＳは、Ｓｉ膜５５の上に設けられたシリコン酸化膜からなるゲート絶縁膜５６と、ゲート絶縁膜５６の上に設けられたゲート電極５７とを備えている。そして、半導体層５２，つまり上部Ｓｉ膜５２，Ｓｉバッファ層５３，ＳｉＧｅ膜５４及びＳｉ膜５５のうちゲート電極５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域６０ａ及びドレイン領域６０ｂが設けられている。また、上部Ｓｉ膜５２のうちソース領域６０ａとドレイン領域６０ｂとの間の領域は、高濃度のｐ型不純物を含むＳｉボディ領域６２となっており、Ｓｉバッファ層５３のうちＳｉボディ領域６２の直上に位置する領域は、低濃度のｐ型不純物を含むｐ- Ｓｉ領域６３となっている。そして、ＳｉＧｅ膜５４のうちソース領域６０ａとドレイン領域６０ｂとの間の領域は、比較的低濃度のｐ型不純物を含むＳｉＧｅチャネル領域６４となっており、Ｓｉ膜５５のうちゲート絶縁膜５６の直下に位置する領域は低濃度のｐ型不純物を含むＳｉキャップ層６５となっている。また、ゲート電極５７とボディ領域６２とを電気的に接続する導体部材であるコンタクト６６が設けられている。
【００６５】
また、図１８は、本実施形態のＨＤＴＭＯＳの構造をさらに詳細に示す断面図である。ここで、埋め込み酸化膜５１の厚さは約１００ｎｍであり、上部Ｓｉ膜５２の厚みは約１００ｎｍであり、Ｓｉバッファ層５３の厚みは約１０ｎｍであり、ＳｉＧｅ膜５４の厚みは約１５ｎｍであり、Ｓｉ膜５５の厚みは約５ｎｍである。Ｓｉボディ領域６２には、Ｓｉバッファ層５３のエピタキシャル成長の前に、濃度が約１×１０19atoms ・ｃｍ-3のｐ型不純物（例えばボロン）がイオン注入により導入されている。ｐ- Ｓｉ領域６３には、in-situ ドープにより濃度が約１×１０17atoms ・ｃｍ-3のｐ型不純物（たとえばボロン）が導入されている。ＳｉＧｅチャネル領域６４のＧｅ含有率は約４０％であり、ＳｉＧｅチャネル領域６４には、in-situ ドープにより濃度が約１×１０17atoms ・ｃｍ-3のｐ型不純物（例えばボロン）が導入されている。また、Ｓｉキャップ層６５には、in-situ ドープにより濃度が約１×１０17atoms ・ｃｍ-3の低濃度のｐ型不純物（例えばボロン）が導入されている。ゲート絶縁膜５６は、Ｓｉ膜５５を熱酸化することにより形成されたものである。ゲート電極５７には、濃度が約１×１０20atoms ・ｃｍ-3のｎ型不純物（例えばヒ素又はリン）がドープされている。なお、ゲート電極５７の側面上には、シリコン酸化膜からなるサイドウォール６７が設けられている。
【００６６】
図１９は、Ｓｉキャップ層６５，ＳｉＧｅチャネル領域６４及びｐ- Ｓｉ領域６３を通過する断面におけるバンドアライメントを示すエネルギーバンド図である。バンドオフセットが主として価電子帯に形成されるＳｉ／ＳｉＧｅヘテロ接合部においても、Ｓｉ層とＳｉＧｅ層とをｐ型にドーピングしておくことにより、伝導帯端にバンドの飛びによるポテンシャルのくぼみが生じるので、電子をＳｉＧｅチャネル領域６４に閉じ込めることが可能となる。
【００６７】
図２０は、ゲート電極５７，ゲート絶縁膜５６，Ｓｉキャップ層６５，ＳｉＧｅチャネル領域６４，ｐ- Ｓｉ層６３及びＳｉボディ領域６２を通過する断面におけるビルトインバンド構造を示すエネルギーバンド図である。同図に示すように、ゲート電極５７にｎ型不純物をドープしておくことにより、バイアスが印加されていない状態で、ＳｉＧｅチャネル領域６４のＳｉキャップ層６５に接する部分の価電子帯端のエネルギーが特に低くなり、電子の閉じこめに適した凹部が形成される。そして、ゲート電極５７とＳｉボディ領域６２とが電気的に接続された状態で、ゲート電極５７にゲートバイアス電圧が印加されても、ゲート電極５７とＳｉボディ領域６２とはほぼ同じ電位に維持されるので、図２０に示すバンド形状は変わることなく、全体のポテンシャルがソース・ドレイン領域に対して変化するだけである。したがって、通常のＭＯＳＦＥＴにおいてＳｉキャップ層６５のゲート絶縁膜５６に接する部分に生じる反転層は、本実施形態のｎチャネル型ＨＤＴＭＯＳにおいても生じることがない。その結果、ＳｉＧｅチャネル領域６４とは別の部分に生じる，いわゆる寄生チャネルの発生を有効に防止することができ、上記第１の実施形態と同じ効果を発揮することができるのである。
【００６８】
図２１は、本発明のＨＤＴＭＯＳと上記従来のＳｉホモ接合型ＤＴＭＯＳとでしきい値電圧を等しくするために、ボディ領域の不純物濃度ｐb をそれぞれ調整したときのドレイン電流Ｉｄ，ボディ電流Ｉｂのゲートバイアス依存性をシミュレーションした結果を示す図である。同図の太い破線は従来のＤＴＭＯＳのドレイン電流Ｉｄを示し、細い破線は従来のＤＴＭＯＳのボディ電流Ｉｂを示し、太い実線は本発明のＨＤＴＭＯＳのドレイン電流Ｉｄを示し、細い実線は本発明のＨＤＴＭＯＳのボディ電流Ｉｂを示す。このシミュレーションは、ドレイン電流Ｉｄ，ボディ電流Ｉｂ共に、ゲート長が０．５μｍ、ゲート絶縁膜の厚みＴoxが１０ｎｍであるとして得られたものである。ただし、本発明のＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳにおけるＳｉボディ領域の不純物濃度ｐb は１×１０19atoms ・ｃｍ-3で、従来のＳｉホモ接合型ＤＴＭＯＳのボディ領域の不純物濃度ｐb は２×１０17ｃｍ-3としている。また、本発明ＨＤＴＭＯＳのＳｉＧｅチャネル領域における不純物濃度は、約１×１０17atoms ・ｃｍ-3である。
【００６９】
同図に示すように、本発明のＨＤＴＭＯＳと従来のＤＴＭＯＳとでドレイン電流Ｉｄのゲートバイアス依存性をほぼ等しくした場合、本発明のＨＤＴＭＯＳにおいてはボディ電流Ｉｂが実用上問題となる値に達するゲートバイアス値が、従来のＤＴＭＯＳにおける値よりも約０．２Ｖだけ高くなる。つまり、本発明のＨＤＴＭＯＳによると、チャネル領域をバンドギャップの小さいＳｉＧｅによって構成することで、不純物濃度の調整により、約０．２Ｖだけ動作電圧範囲が拡大する。したがって、しきい値電圧を低くすることによる低電圧化と、しきい値電圧はあまり変えずにボディ電流を抑制することによる低消費電力化とのいずれかを選択することができる。
【００７０】
（第３の実施形態）
本実施形態では、チャネル領域を構成する材料としてＳｉＧｅを用いた相補型ＨＤＴＭＯＳの実施例について説明する。
【００７１】
図２２は、本実施形態の相補型ＨＤＴＭＯＳの構造を示す断面図である。同図に示すように、本実施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜１１と、埋め込み酸化膜１１の上に設けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＤＴＭＯＳ）用の半導体層３０と、埋め込み酸化膜１１の上に設けられたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＤＴＭＯＳ）用の半導体層８０とを有している。半導体層３０，８０は、すでに説明した第１，第２の実施形態における各膜によって構成されている。また、ＨＤＴＭＯＳは、半導体層３０，８０の上にそれぞれ設けられたシリコン酸化膜からなるゲート絶縁膜１６，５６と、ゲート絶縁膜１６，５６の上にそれぞれ設けられたゲート電極１７，５７と、ゲート電極１７，５７の側面上にそれぞれ設けられたサイドウォール１８，５８とを備えている。そして、半導体層３０のうちゲート電極１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域２０ａ及びドレイン領域２０ｂが設けられている。また、半導体層８０のうちゲート電極５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域６０ａ及びドレイン領域６０ｂが設けられている。また、半導体層３０のうちソース・ドレイン領域２０ａ，２０ｂ間に位置する領域には、高濃度のｎ型不純物を含むＳｉボディ領域２２と、低濃度のｎ型不純物を含むｎ- Ｓｉ領域２３と、低濃度のｎ型不純物を含むＳｉＧｅチャネル領域２４と、低濃度のｎ型不純物を含むＳｉキャップ層２５とが設けられている。また、半導体層８０のうちソース・ドレイン領域６０ａ，６０ｂ間に位置する領域には、高濃度のｐ型不純物を含むＳｉボディ領域６２と、低濃度のｐ型不純物を含むｐ- Ｓｉ領域６３と、低濃度のｐ型不純物を含むＳｉＧｅチャネル領域６４と、低濃度のｐ型不純物を含むＳｉキャップ層６５とが設けられている。
【００７２】
さらに、基板上には、層間絶縁膜９０と、層間絶縁膜９０を貫通してソース・ドレイン領域２０ａ，２０ｂ，６０ａ，６０ｂに接触するコンタクト（図示せず）と、コンタクトに接続されて層間絶縁膜９０の上に延びるソース・ドレイン電極９２とが設けられている。
【００７３】
ここで、埋め込み酸化膜１１や半導体層を構成する各部の成分，厚さ，不純物濃度などは、上記第１，第２の実施形態と同じである。
【００７４】
本実施形態の相補型ＨＤＴＭＯＳの製造工程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、結晶成長前にあらかじめイオン注入により濃度が約１×１０19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ層（ｐ−ＤＴＭＯＳ領域）とｐ+ Ｓｉ層（ｎ−ＤＴＭＯＳ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層、ＳｉＧｅチャネル領域、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物がドープされていないアンドープ層となっている。この時、Ｓｉバッファ層の厚みは１０ｎｍであり、ＳｉＧｅチャネル層の厚みは１５ｎｍであり、Ｓｉキャップ層の厚みは５ｎｍである。また、ＳｉＧｅチャネル領域におけるＧｅ含有率は４０％である。ＳｉＧｅ膜，Ｓｉキャップ層の結晶成長が終了した後に、ｎ−ＤＴＭＯＳ領域のＳｉＧｅチャネル領域付近には、濃度が約１×１０17atoms ・ｃｍ-3のｐ型不純物がイオン注入によりドープされる。また、ｐ−ＤＴＭＯＳ領域のＳｉＧｅチャネル領域の付近には、濃度が約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオン注入によりドープされる。ただし、ＳｉＧｅ膜，Ｓｉキャップ層はアンドープ層でもよい。そして、最上層のＳｉキャップ層を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度のｎ型不純物がドープされたポリシリコンからなるｎ+ 型のゲート電極と、高濃度のｐ型不純物がドープされたポリシリコンからなるｐ+ 型のゲート電極とが形成される。その後、各ゲート電極の両側には、高濃度のｎ型不純物がイオン注入されたｎ+ 型のソース・ドレイン領域と、高濃度のｐ型不純物がドープされたｐ+ 型のソース・ドレイン領域とが形成され、その上方にソース電極・ドレイン電極がそれぞれ形成される。また、ゲート電極とＳｉボディ領域とがコンタクトによって接続されて、ＨＤＴＭＯＳ構造が得られる。
【００７５】
このような、製造方法を用いることで、簡単な製造方法で、高性能のＨＤＴＭＯＳを用いたＣＭＯＳデバイスを作製することができる。
【００７６】
本実施形態では、チャネル領域をＳｉＧｅにより構成したが、チャネル領域をＣ（カーボン）の含有率が０．０１％〜２％（例えば約０．１％）であるＳｉ1-x-y Ｇｅx Ｃy により構成してもよい。ＳｉＧｅ結晶はイオン注入によって結晶構造の好ましくない変化を引き起こす傾向が強いが、チャネル領域をＳｉ1-x-y Ｇｅx Ｃy によって構成することにより、イオン注入に起因する結晶構造の好ましくない変化を抑制することができる。
【００７７】
図２３は、本実施形態の変形例であるチャネル領域をＳｉ1-x-y Ｇｅx Ｃy によって構成した相補型のＨＤＴＭＯＳの断面図である。同図に示す構造は、ｐ−ＤＴＭＯＳ，ｎ−ＤＴＭＯＳにおいて、図２２に示すＳｉＧｅ膜に代えてＳｉＧｅＣ膜を設け、ＳｉＧｅチャネル領域２４，６４に代えてＳｉＧｅＣチャネル領域２９，６９を設けたものである。その他の部分の構造は、図２２に示す相補型ＨＤＴＭＯＳの構造と同じである。
【００７８】
図２２に示す構造においては、チャネル領域がＳｉＧｅにより構成されているので、イオン注入に伴い生じる歪を緩和するためにＳｉＧｅ結晶の格子緩和を起こしたり、不純物の拡散が増殖されたりするおそれがあるが、チャネル領域をＳｉＧｅＣによって構成した場合には、格子緩和が抑制され、不純物の増殖拡散も抑制されるので、イオン注入に起因する結晶構造の好ましくない変化を抑制することができる。これは、Ｃ原子が、格子緩和や不純物の増殖拡散の原因となる原子空孔を埋めるからと考えられる。
【００７９】
ただし、本変形例において、チャネル領域にＣが含まれている必要はなく、チャネル領域の上方又は下方にＣを含む層を設けることにより、本変形例と同じ効果を得ることができる。特に、チャネル領域の近くに高濃度ドープ層が存在する場合には、高濃度ドープ層とチャネル領域との間にＣを含む層を設けることが好ましい。
【００８０】
（第４の実施形態）
次に、ｎチャネル型ＨＤＴＭＯＳのチャネル領域をＳｉ1-y Ｃy により構成した例である第４の実施形態について説明する。
【００８１】
図２４は、Ｓｉ／ＳｉＧｅヘテロ接合部のエネルギーバンド図である。同図に示すように、Ｓｉ／ＳｉＧｅヘテロ接合を利用した場合には、価電子帯端には大きなバンドオフセット部（ヘテロ障壁）が生じるものの、伝導帯端にはほとんどバンドオフセット部（ヘテロ障壁）が現れない。このために、ｎチャネル型ＨＤＴＭＯＳを構成しようとすると、第２の実施形態のごとく不純物濃度の調整により、電子を閉じこめるためのくぼみを形成する必要があった。しかし、ＳｉＧｅ以外の化合物半導体を用いることで、伝導帯端側にバンドオフセット部（ヘテロ障壁）が現れるような構成を実現することは可能である。
【００８２】
図２５は、Ｓｉ／ＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０２）ヘテロ接合部のエネルギーバンド図である。同図に示すように、Ｓｉ／ＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０２）ヘテロ接合を利用した場合には、伝導帯端に大きなバンドオフセット部（ヘテロ障壁）が生じるので、これを利用して電子を閉じこめるのに適したｎチャネルを形成することができる。
【００８３】
図２６は、本実施形態のｎチャネル型ＨＤＴＭＯＳの断面図である。同図に示すように、本実施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板１１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜１１１と、埋め込み酸化膜１１１の上に設けられた半導体層１８０とを有している。半導体層１８０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜１５２と、上部Ｓｉ膜１５２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層１５３と、Ｓｉバッファ層１５３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０２）膜１５４と、ＳｉＣ膜１５４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜１５５とから構成されている。さらに、ＨＤＴＭＯＳは、Ｓｉ膜１５５の上に設けられたシリコン酸化膜からなるゲート絶縁膜１５６と、ゲート絶縁膜１５６の上に設けられたゲート電極１５７とを備えている。そして、半導体層１８０，つまり上部Ｓｉ膜１５２，Ｓｉバッファ層１５３，ＳｉＣ膜１５４及びＳｉ膜１５５のうちゲート電極１５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域１６０ａ及びドレイン領域１６０ｂが設けられている。また、上部Ｓｉ膜１５２のうちソース領域１６０ａとドレイン領域１６０ｂとの間の領域は、高濃度のｐ型不純物を含むＳｉボディ領域１６２となっており、Ｓｉバッファ層１５３のうちＳｉボディ領域１６２の直上に位置する領域は、低濃度のｐ型不純物を含むｐ- Ｓｉ領域１６３となっている。そして、ＳｉＣ膜１５４のうちソース領域１６０ａとドレイン領域１６０ｂとの間の領域は、比較的低濃度のｐ型不純物を含むＳｉＣチャネル領域１６４となっており、Ｓｉ膜１５５のうちゲート絶縁膜１５６の直下に位置する領域は低濃度のｐ型不純物を含むＳｉキャップ層１６５となっている。また、ゲート電極１５７とＳｉボディ領域１６２とを電気的に接続する導体部材であるコンタクト（図示せず）とが設けられ、ゲート電極１５７の側面上にはシリコン酸化膜からなるサイドウォール１６７が設けられている。
【００８４】
ここで、埋め込み酸化膜１１１の厚さは約１００ｎｍであり、上部Ｓｉ膜１５２の厚みは約１００ｎｍであり、Ｓｉバッファ層１５３の厚みは約１０ｎｍであり、ＳｉＣ膜１５４の厚みは約１５ｎｍであり、Ｓｉ膜１５５の厚みは約５ｎｍである。Ｓｉボディ領域１６２には、Ｓｉバッファ層１５３のエピタキシャル成長の前に、濃度が約１×１０19atoms ・ｃｍ-3のｐ型不純物（例えばボロン）がイオン注入により導入されている。ｐ- Ｓｉ領域１６３には、低濃度のｐ型不純物（たとえばボロン）が導入されている。ＳｉＣチャネル領域１６４のＣ含有率は約２％であり、ＳｉＣチャネル領域１６４には、低濃度のｐ型不純物（例えばボロン）が導入されている。また、Ｓｉキャップ層１６５には、低濃度のｐ型不純物（例えばボロン）が導入されている。ゲート絶縁膜１５６は、Ｓｉ膜１５５を熱酸化することにより形成されたものである。ゲート電極１５７には、濃度が約１×１０20atoms ・ｃｍ-3のｎ型不純物（例えばヒ素又はリン）がドープされている。
【００８５】
本実施形態によると、チャネル領域をＳｉよりもバンドギャップが小さくかつ電子親和力がＳｉよりも大きいＳｉ1-y Ｃy （本実施形態ではｙ≒０．０２）によって構成することにより、図２５に示すように、電子の閉じ込めに対して有利なヘテロ構造が得られる。その結果、Ｓｉ／ＳｉＣヘテロ接合を有するｎチャネル型ＨＤＴＭＯＳが可能となるとともに、ボディ領域の不純物濃度を高くしてもしきい値電圧をＳｉホモ接合型ＤＴＭＯＳと同等に保つことができる。また、本発明のＳｉ／ＳｉＣ−ＨＤＴＭＯＳによると、上記第１，第２の実施形態と同様に、ボディ電流Ｉｂ（ゲート電流）が小さく抑えられ、動作電圧範囲が拡大される。
【００８６】
さらに、チャネル領域を構成するＳｉ1-y Ｃy は、Ｃの含有率が５％程度を越えない範囲においては、シリコンに比べて格子定数が小さく、Ｓｉ層の上にエピタキシャル成長されると引っ張り歪を受けた状態となっている。そして、引っ張り歪を受けることにより、バンドが変調されて電子，ホール共に移動度が向上するため、さらにトランジスタの高速動作が可能となる。
【００８７】
なお、第２の実施形態において、不純物濃度を調整することにより、Ｓｉ／ＳｉＧｅ接合部の伝導帯端に電子を閉じこめることが可能なくぼみを形成し、これを利用したｎチャネル型ＨＤＴＭＯＳについて説明したが、同様に、不純物濃度を調整することにより、Ｓｉ／ＳｉＣ接合部の価電子帯端にくぼみを形成することができる。そして、このＳｉ／ＳｉＣヘテロ接合部を利用して、価電子帯端のくぼみをホールが走行するｐチャネル型ＨＤＴＭＯＳを構成することが可能である。
【００８８】
（第５の実施の形態）
次に、チャネル領域をＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）により構成した相補型ＨＤＴＭＯＳの例である第５の実施形態について説明する。
【００８９】
図２７は、Ｓｉ／ＳｉＧｅＣヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。Ｓｉ／ＳｉＧｅヘテロ接合部においては、バンドオフセット（ヘテロ障壁）は図２４に示すごとくホールの閉じ込めに有利な価電子帯端に主にあらわれ、Ｓｉ／ＳｉＣヘテロ接合部においては、バンドオフセット（ヘテロ障壁）は図２５に示すごとく電子の閉じ込めに有利な伝導帯端に主にあらわれる。それに対し、Ｓｉ／ＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）ヘテロ接合部においては、Ｇｅ，Ｃの含有率ｘ，ｙを適宜調整することにより、伝導帯端、価電子帯端の両方にバンドオフセット（ヘテロ障壁）が形成される。すなわち、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐチャネルとを形成することが可能となる。
【００９０】
図２８は、本実施形態のＨＤＴＭＯＳの構造を示す断面図である。同図に示すように、本実施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板２１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜２１１と、埋め込み酸化膜２１１の上に設けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＤＴＭＯＳ）用の半導体層２３０と、埋め込み酸化膜２１１の上に設けられたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＤＴＭＯＳ）用の半導体層２８０とを有している。半導体層２３０，２８０は、それぞれ同時に形成された共通の膜によって構成されている。
【００９１】
半導体層２３０，２８０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜２１２と、上部Ｓｉ膜２１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層２１３と、Ｓｉバッファ層２１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ：ｘ≒０．１，ｙ≒０．０４）膜２１４と、ＳｉＧｅＣ膜２１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜２１５とから構成されている。ここで、埋め込み酸化膜２１１の厚さは約１００ｎｍであり、上部Ｓｉ膜２１２の厚みは約１００ｎｍであり、Ｓｉバッファ層２１３の厚みは約１０ｎｍであり、ＳｉＧｅＣ膜２１４の厚みは約１５ｎｍであり、Ｓｉ膜２１５の厚みは約５ｎｍである。
【００９２】
さらに、ｐ−ＤＴＭＯＳは、Ｓｉ膜２１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜２１６と、ゲート絶縁膜２１６の上に設けられたゲート電極２１７とを備えている。そして、半導体層２３０のうちゲート電極２１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域２２０ａ及びドレイン領域２２０ｂが設けられている。また、上部Ｓｉ膜２１２のうちソース領域２２０ａとドレイン領域２２０ｂとの間の領域は、高濃度（約１×１０10atoms ・ｃｍ-3）のｎ型不純物を含むＳｉボディ領域２２２となっており、Ｓｉバッファ層２１３のうちＳｉボディ領域２２２の直上に位置する領域は、低濃度のｎ型不純物を含むｎ- Ｓｉ領域２２３となっている。そして、ＳｉＧｅＣ膜２１４のうちソース領域２２０ａとドレイン領域２２０ｂとの間の領域は、比較的低濃度（約１×１０17atoms ・ｃｍ-3）のｎ型不純物を含むＳｉＧｅＣチャネル領域２２４となっており、Ｓｉ膜２１５のうちゲート絶縁膜２１６の直下に位置する領域は低濃度のｎ型不純物を含むＳｉキャップ層２２５となっている。また、ゲート電極２１７とＳｉボディ領域２２２とを電気的に接続する導体部材であるコンタクト（図示せず）とが設けられ、ゲート電極２１７の側面上にはシリコン酸化膜からなるサイドウォール２２７が設けられている。
【００９３】
また、ｎ−ＤＴＭＯＳは、Ｓｉ膜２１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜２５６と、ゲート絶縁膜２５６の上に設けられたゲート電極２５７とを備えている。そして、半導体層２８０のうちゲート電極２５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域２６０ａ及びドレイン領域２６０ｂが設けられている。また、上部Ｓｉ膜２１２のうちソース領域２６０ａとドレイン領域２６０ｂとの間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）のｐ型不純物を含むＳｉボディ領域２６２となっており、Ｓｉバッファ層２１３のうちＳｉボディ領域２６２の直上に位置する領域は、低濃度のｐ型不純物を含むｐ- Ｓｉ領域２２６となっている。そして、ＳｉＧｅＣ膜２１４のうちソース領域２６０ａとドレイン領域２６０ｂとの間の領域は、比較的低濃度（約１×１０17atoms ・ｃｍ-3）のｐ型不純物を含むＳｉＧｅＣチャネル領域２６４となっており、Ｓｉ膜２１５のうちゲート絶縁膜２５６の直下に位置する領域は低濃度のｐ型不純物を含むＳｉキャップ層２６５となっている。また、ゲート電極２５７とＳｉボディ領域２６２とを電気的に接続する導体部材であるコンタクト（図示せず）とが設けられ、ゲート電極２５７の側面上にはシリコン酸化膜からなるサイドウォール２６７が設けられている。
【００９４】
さらに、基板上には、層間絶縁膜２９０と、層間絶縁膜２９０を貫通してソース・ドレイン領域２２０ａ，２２０ｂ，２６０ａ，２６０ｂに接触するコンタクト２９１と、コンタクト２９１に接続されて層間絶縁膜２９０の上に延びるソース・ドレイン電極２９２とが設けられている。
【００９５】
本実施形態の相補型ＨＤＴＭＯＳの製造工程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、結晶成長前にあらかじめイオン注入により濃度が約１×１０19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ層（ｐ−ＤＴＭＯＳ領域）とｐ+ Ｓｉ層（ｎ−ＤＴＭＯＳ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層、ＳｉＧｅＣ膜、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物がドープされていないアンドープ層となっている。ＳｉＧｅＣ膜，Ｓｉキャップ層の結晶成長が終了した後に、ｎ−ＤＴＭＯＳ領域のＳｉＧｅＣチャネル領域付近には、濃度が約１×１０17atoms ・ｃｍ-3のｐ型不純物がイオン注入によりドープされる。また、ｐ−ＤＴＭＯＳ領域のＳｉＧｅＣチャネル領域の付近には、濃度が約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオン注入によりドープされる。そして、最上層のＳｉ膜を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度のｎ型不純物がドープされたポリシリコンからなるｎ+ 型ゲート電極と、高濃度のｐ型不純物がドープされたポリシリコンからなるｐ+ 型ゲート電極とが形成される。その後、各ゲート電極の両側には、高濃度のｎ型不純物がイオン注入されたｎ+ 型ソース・ドレイン領域と、高濃度のｐ型不純物がドープされたｐ+ 型ソース・ドレイン領域とが形成され、その上方にソース電極・ドレイン電極がそれぞれ形成される。また、ゲート電極とＳｉボディ領域とがコンタクトによって接続されて、ＨＤＴＭＯＳ構造が得られる。
【００９６】
本実施形態によると、チャネル領域をＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）によって構成することにより、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐチャネルとを形成することが可能となり、Ｓｉ／ＳｉＧｅＣヘテロ接合を有する相補型のＨＤＴＭＯＳを実現することができる。その場合、第１の実施形態において説明したように、ＨＤＴＭＯＳ構造においては、従来のヘテロ接合を用いたＭＯＳＦＥＴで発生しやすい寄生チャネルがほとんど生じることがない。したがって、ＳｉＧｅＣによって構成されるチャネル領域を有するＨＤＴＭＯＳにおいて、バンドオフセット値（ヘテロ障壁の高さ）が多少小さくても、寄生チャネルによるトランジスタ動作の低速化などの不具合を招くことなく、ヘテロ接合構造を利用した高速で電流駆動力の大きいトランジスタを得ることができる。
【００９７】
また、上述のような製造法を用いることにより、簡単な製造方法で、高性能の相補型ＨＤＴＭＯＳを作製することができる。
【００９８】
本実施形態においては、相補型のＨＤＴＭＯＳについて説明したが、本発明は本実施形態に限定されるものではなく、Ｓｉ／ＳｉＧｅＣヘテロ接合部を有するｎチャネル型ＨＤＴＭＯＳやｐチャネル型ＨＤＴＭＯＳのみを備えた半導体装置を設けることができることは言うまでもない。
【００９９】
（第６の実施形態）
次に、Ｓｉ／ＳｉＧｅ／ＳｉＣヘテロ接合を有する相補型ＨＤＴＭＯＳの例である第６の実施形態について説明する。本実施形態においては、ｐチャネル用のチャネル領域をＳｉ／ＳｉＧｅヘテロ接合部により構成し、ｎチャネル用のチャネル領域をＳｉＧｅ／ＳｉＣヘテロ接合部により構成する。
【０１００】
図２９は、Ｓｉ／ＳｉＧｅ／ＳｉＣヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。同図に示すように、Ｓｉ／ＳｉＧｅヘテロ接合部には、価電子帯端に大きなバンドオフセット（ヘテロ障壁）が形成されるので、ＳｉＧｅ層をｐチャネル用のチャネル領域として利用することができる。一方、ＳｉＧｅ／ＳｉＣヘテロ接合部には、伝導帯端に大きなバンドオフセット（ヘテロ障壁）が形成されるので、ＳｉＣ層をｎチャネル用のチャネル領域として利用することができる。このように、電子，正孔それぞれに対して、最もバンドオフセット値（ヘテロ障壁の高さ）が大きくなるヘテロ接合構造を用いることにより、ｎチャネル，ｐチャネル両方において、ヘテロ接合の特徴を十分に引き出すことができる。
【０１０１】
図３０は、本実施形態の相補型ＨＤＴＭＯＳの構造を示す断面図である。同図に示すように、本実施形態のＨＤＴＭＯＳは、ｐ型のＳｉ基板３１０と、Ｓｉ基板に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜３１１と、埋め込み酸化膜３１１の上に設けられたｐチャネル型ＨＤＴＭＯＳ（ｐ−ＤＴＭＯＳ）用の半導体層３３０と、埋め込み酸化膜３１１の上に設けられたｎチャネル型ＨＤＴＭＯＳ（ｎ−ＤＴＭＯＳ）用の半導体層３８０とを有している。半導体層３３０，３８０は、それぞれ同時に形成された共通の膜によって構成されている。
【０１０２】
半導体層３３０，３８０は、ＳＯＩ基板の上部を構成する上部Ｓｉ膜３１２と、上部Ｓｉ膜３１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層３１３と、Ｓｉバッファ層３１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０１５）膜３１４ａと、ＳｉＣ膜３１４ａの上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＧｅ膜３１４ｂと、ＳｉＧｅ膜３１４ｂの上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜３１５とから構成されている。ここで、埋め込み酸化膜３１１の厚さは約１００ｎｍであり、上部Ｓｉ膜３１２の厚みは約１００ｎｍであり、Ｓｉバッファ層３１３の厚みは約１０ｎｍであり、ＳｉＣ膜３１４ａの厚みは約１５ｎｍであり、ＳｉＧｅ膜３１４ｂの厚みは約１５ｎｍであり、Ｓｉ膜３１５の厚みは約５ｎｍである。
【０１０３】
さらに、ｐ−ＤＴＭＯＳは、Ｓｉ膜３１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜３１６と、ゲート絶縁膜３１６の上に設けられたゲート電極３１７とを備えている。そして、半導体層３３０のうちゲート電極３１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域３２０ａ及びドレイン領域３２０ｂが設けられている。また、上部Ｓｉ膜３１２のうちソース領域３２０ａとドレイン領域３２０ｂとの間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）のｎ型不純物を含むＳｉボディ領域３２２となっており、Ｓｉバッファ層３１３のうちＳｉボディ領域３２２の直上に位置する領域は、低濃度のｎ型不純物を含むｎ- Ｓｉ領域３２３となっている。そして、ＳｉＧｅ膜３１４ａ，ＳｉＣ膜３１４ｂのうちソース領域３２０ａとドレイン領域３２０ｂとの間の領域は、比較的低濃度（約１×１０17atoms ・ｃｍ-3）のｎ型不純物を含むＳｉＣチャネル領域３２４ａ，ＳｉＧｅチャネル領域３２４ｂとなっており、Ｓｉ膜３１５のうちゲート絶縁膜３１６の直下に位置する領域は低濃度のｎ型不純物を含むＳｉキャップ層３２５となっている。また、ゲート電極３１７とＳｉボディ領域３２２とを電気的に接続する導体部材であるコンタクト（図示せず）とが設けられ、ゲート電極３１７の側面上にはシリコン酸化膜からなるサイドウォール３２７が設けられている。
【０１０４】
また、ｎ−ＤＴＭＯＳは、Ｓｉ膜３１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜３５６と、ゲート絶縁膜３５６の上に設けられたゲート電極３５７とを備えている。そして、半導体層３８０のうちゲート電極３５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域３６０ａ及びドレイン領域３６０ｂが設けられている。また、上部Ｓｉ膜３１２のうちソース領域３６０ａとドレイン領域３６０ｂとの間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）のｐ型不純物を含むＳｉボディ領域３６２となっており、Ｓｉバッファ層３１３のうちＳｉボディ領域３６２の直上に位置する領域は、低濃度のｐ型不純物を含むｐ- Ｓｉ領域３２６となっている。そして、ＳｉＧｅ膜３１４ａ，ＳｉＣ膜３１４ｂのうちソース領域３６０ａとドレイン領域３６０ｂとの間の領域は、比較的低濃度（約１×１０17atoms ・ｃｍ-3）のｐ型不純物を含むＳｉＣチャネル領域３２４ａ，ＳｉＧｅチャネル領域３２４ｂとなっており、Ｓｉ膜３１５のうちゲート絶縁膜３５６の直下に位置する領域は低濃度のｐ型不純物を含むＳｉキャップ層３６５となっている。また、ゲート電極３５７とＳｉボディ領域３６２とを電気的に接続する導体部材であるコンタクト（図示せず）とが設けられ、ゲート電極３５７の側面上にはシリコン酸化膜からなるサイドウォール３６７が設けられている。
【０１０５】
さらに、基板上には、層間絶縁膜３９０と、層間絶縁膜３９０を貫通してソース・ドレイン領域３２０ａ，３２０ｂ，３６０ａ，３６０ｂに接触するコンタクト３９１と、コンタクト３９１に接続されて層間絶縁膜３９０の上に延びるソース・ドレイン電極３９２とが設けられている。
【０１０６】
本実施形態の相補型ＨＤＴＭＯＳの製造工程においては、ＳＯＩ基板の一部である上部Ｓｉ膜は、結晶成長前にあらかじめイオン注入により濃度が約１×１０19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ層（ｐ−ＤＴＭＯＳ領域）とｐ+ Ｓｉ層（ｎ−ＤＴＭＯＳ領域）とになっており、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層、ＳｉＣ膜，ＳｉＧｅ膜、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物がドープされていないアンドープ層となっている。ＳｉＣ膜，ＳｉＧｅ膜，Ｓｉキャップ層の結晶成長が終了した後に、ｎ−ＤＴＭＯＳ領域のチャネル領域付近には、濃度が約１×１０17atoms ・ｃｍ-3のｐ型不純物がイオン注入によりドープされる。また、ｐ−ＤＴＭＯＳ領域のチャネル領域の付近には、濃度が約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオン注入によりドープされる。ただし、各チャネル領域には不純物がドープされていなくてもよい。
【０１０７】
そして、最上層のＳｉキャップ層を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度のｎ型不純物がドープされたポリシリコンからなるｎ+ 型ゲート電極と、高濃度のｐ型不純物がドープされたポリシリコンからなるｐ+ 型ゲート電極とが形成される。その後、各ゲート電極の両側には、高濃度のｎ型不純物がイオン注入されたｎ+ 型ソース・ドレイン領域と、高濃度のｐ型不純物がドープされたｐ+ 型のース・ドレイン領域とが形成され、その上方にソース電極・ドレイン電極がそれぞれ形成される。また、ゲート電極とＳｉボディ領域とがコンタクトによって接続されて、ＤＴＭＯＳ構造が得られる。
【０１０８】
本実施形態によると、チャネル領域をＳｉ／ＳｉＧｅ／ＳｉＣヘテロ接合部によって構成することにより、価電子帯端に大きなバンドオフセット（ヘテロ障壁）が形成されるＳｉ／ＳｉＧｅヘテロ接合部に近接するＳｉＧｅ層をｐチャネル用のチャネル領域として、伝導帯端に大きなバンドオフセット（ヘテロ障壁）が形成されるＳｉＧｅ／ＳｉＣヘテロ接合部に近接するＳｉＣ層をｎチャネル用のチャネル領域として、それぞれ利用することができる。そして、電子，正孔それぞれに対して、最もバンドオフセット値（ヘテロ障壁の高さ）が大きくなるヘテロ接合構造を用いることにより、ｎチャネル，ｐチャネル両方において、ヘテロ接合の特徴を十分に引き出すことができる。その場合、第１の実施形態において説明したように、ＨＤＴＭＯＳ構造においては、従来のヘテロ接合を用いたＭＯＳＦＥＴで発生しやすい寄生チャネルがほとんど生じることがない。したがって、ＳｉＧｅ，ＳｉＣによって構成されるチャネル領域を有するＨＤＴＭＯＳにおいて、バンドオフセット値（ヘテロ障壁の高さ）が多少小さくても、寄生チャネルによるトランジスタ動作の低速化などの不具合を招くことなく、ヘテロ接合構造を利用した高速で電流駆動力の大きいトランジスタを得ることができる。
【０１０９】
また、上述のような製造方法を用いることにより、簡単な製造方法で、高性能のヘテロ接合部を有する相補型ＴＭＯＳを形成することができる。
【０１１０】
次に、図３１は、Ｓｉ／ＳｉＧｅ接合部と、Ｓｉ／ＳｉＣ接合部とを有する本実施形態の変形例における相補型のＨＤＴＭＯＳのバンド構造を示すエネルギーバンド図である。この場合、図３０に示す構造において、ＳｉＣ膜３１４ａとＳｉＧｅ膜３１４ｂとの間にＳｉ膜を介在させればよいことになる。このような構造によっても、上述のような本実施形態の効果を発揮することができる。
【０１１１】
（第７の実施形態）
次に、ｐチャネルをＳｉ／ＳｉＧｅ接合部のヘテロ障壁を利用し、ｎチャネルをＳｉ／ＳｉＧｅ接合部の不純物濃度の調整によるバンドオフセットを使用した相補型ヘテロＣＭＯＳデバイスの例である第７の実施形態について説明する。本実施形態においては、ゲート電極とボディ領域とは接合されておらず、一般的なＭＩＳＦＥＴ構造を有していることが前提である。
【０１１２】
図３２は、本実施形態のＣＭＯＳデバイスの構造を示す断面図である。同図に示すように、本実施形態のＣＭＯＳデバイスは、ｐ型のＳｉ基板４１０と、Ｓｉ基板４１０の上に設けられたｐチャネル型ＭＯＳＦＥＴ（ｐ−ＭＯＳＦＥＴ）用の半導体層４３０，ｎチャネル型ＭＯＳＦＥＴ（ｎ−ＭＯＳＦＥＴ）用の半導体層４８０とを有している。ここで、半導体層４３０，４８０は、それぞれ同時に形成された共通の膜によって構成されている。
【０１１３】
半導体層４３０，４８０は、Ｓｉ基板４１０の上部に形成された上部Ｓｉ層４１２と、上部Ｓｉ層４１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層４１３と、Ｓｉバッファ層４１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉＧｅ膜４１４と、ＳｉＧｅ膜４１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ膜４１５とから構成されている。ここで、上部Ｓｉ層４１２の厚みは約５０ｎｍであり、Ｓｉバッファ層４１３の厚みは約１０ｎｍであり、ＳｉＧｅ膜４１４の厚みは約１５ｎｍであり、Ｓｉ膜４１５の厚みは約５ｎｍである。
【０１１４】
そして、ｐ−ＭＯＳＦＥＴは、Ｓｉ膜４１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜４１６と、ゲート絶縁膜４１６の上に設けられたゲート電極４１７とを備えている。そして、半導体層４３０のうちゲート電極４１７の両側方に位置する領域には高濃度のｐ型不純物を含むソース領域４２０ａ及びドレイン領域４２０ｂが設けられている。また、上部Ｓｉ層４１２のうちソース領域４２０ａとドレイン領域４２０ｂとの間の領域は、高濃度（約１×１０10atoms ・ｃｍ-3）のｎ型不純物を含むＳｉボディ領域４２２となっており、Ｓｉバッファ層４１３のうちＳｉボディ領域４２２の直上に位置する領域は、低濃度のｎ型不純物を含むｎ- Ｓｉ領域４２３となっている。そして、ＳｉＧｅ膜４１４のうちソース領域４２０ａとドレイン領域４２０ｂとの間の領域は、比較的低濃度（約１×１０17atoms ・ｃｍ-3）のｎ型不純物を含むＳｉＧｅチャネル領域４２４となっており、Ｓｉ膜４１５のうちゲート絶縁膜４１６の直下に位置する領域は低濃度のｎ型不純物を含むＳｉキャップ層４２５となっている。また、ゲート電極４１７の側面上にはシリコン酸化膜からなるサイドウォール４２７が設けられている。
【０１１５】
また、ｎ−ＭＯＳＦＥＴは、Ｓｉ膜４１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜４５６と、ゲート絶縁膜４５６の上に設けられたゲート電極４５７とを備えている。そして、半導体層４８０のうちゲート電極４５７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域４６０ａ及びドレイン領域４６０ｂが設けられている。また、上部Ｓｉ層４１２のうちソース領域４６０ａとドレイン領域４６０ｂとの間の領域は、高濃度（約１×１０19atoms ・ｃｍ-3）のｐ型不純物を含むＳｉボディ領域４６２となっており、Ｓｉバッファ層４１３のうちＳｉボディ領域４６２の直上に位置する領域は、低濃度のｐ型不純物を含むｐ- Ｓｉ領域４２６となっている。そして、ＳｉＧｅ膜４１４のうちソース領域４６０ａとドレイン領域４６０ｂとの間の領域は、比較的低濃度（約１×１０17atoms ・ｃｍ-3）のｐ型不純物を含むＳｉＧｅチャネル領域４６４となっており、Ｓｉ膜４１５のうちゲート絶縁膜４５６の直下に位置する領域は低濃度のｐ型不純物を含むＳｉキャップ層４６５となっている。また、ゲート電極４５７の側面上にはシリコン酸化膜からなるサイドウォール４６７が設けられている。
【０１１６】
さらに、基板上には、層間絶縁膜４９０と、層間絶縁膜４９０を貫通してソース・ドレイン領域４２０ａ，４２０ｂ，４６０ａ，４６０ｂに接触するコンタクト４９１と、コンタクト４９１に接続されて層間絶縁膜４９０の上に延びるソース・ドレイン電極４９２とが設けられている。また、基板には、半導体層４３０，４８０を互いに分離するためのトレンチ分離４９３が設けられている。
【０１１７】
図３３（ａ），（ｂ）は、それぞれｐチャネル用のＳｉ／ＳｉＧｅヘテロ接合部及びｎチャネル用のＳｉ／ＳｉＧｅヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。図３３（ａ）に示すように、ｐチャネル用のＳｉ／ＳｉＧｅヘテロ接合部においては、一般的には、バンドオフセット（ヘテロ障壁）はホールの閉じ込めに有利な価電子帯端に主にあらわれる。一方、図３３（ｂ）に示すように、バンドオフセットが主として価電子帯に形成されるＳｉ／ＳｉＧｅヘテロ接合部においても、Ｓｉ層とＳｉＧｅ層とをｐ型にドーピングしておくことにより、伝導帯端にバンドの飛びによるポテンシャルのくぼみが生じるので、電子をＳｉＧｅチャネル領域４６４に閉じ込めることが可能となる。よって、Ｓｉ／ＳｉＧｅ接合を利用して、電子がＳｉＧｅ層内に閉じ込められてＳｉＧｅ層内を走行するｎチャネルと、ホールがＳｉＧｅ層内に閉じ込められてＳｉＧｅ層内を走行するｐチャネルとを形成することが可能となる。
【０１１８】
本実施形態の相補型ＣＭＯＳデバイスの製造工程においては、Ｓｉ基板の一部である上部Ｓｉ層は、結晶成長前にあらかじめイオン注入により濃度が約１×１０19atoms ・ｃｍ-3の不純物がドープされたｎ+ Ｓｉ層（ｐ−ＭＯＳＦＥＴ領域）とｐ+ Ｓｉ層（ｎ−ＭＯＳＦＥＴ領域）とになっている。また、ｐ−ＭＯＳＦＥＴ領域とととＭＯＳＦＥＴ領域とを互いに分離するためのトレンチ分離４９３が基板面よりも上方に突出するように設けられている。その後、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉバッファ層、ＳｉＧｅ膜、Ｓｉキャップ層は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物がドープされていないアンドープ層となっている。ＳｉＧｅ膜，Ｓｉキャップ層の結晶成長が終了した後に、ｎ−ＭＯＳＦＥＴ領域のＳｉＧｅチャネル領域付近には、濃度が約１×１０17atoms ・ｃｍ-3のｐ型不純物がイオン注入によりドープされる。また、ｐ−ＭＯＳＦＥＴ領域のＳｉＧｅチャネル領域の付近には、濃度が約１×１０17atoms ・ｃｍ-3のｎ型不純物がイオン注入によりドープされる。そして、最上層のＳｉ膜を熱酸化することにより得られるシリコン酸化膜をゲート絶縁膜とし、その上には高濃度の不純物を含むポリシリコンからなるゲート電極が形成される。その後、各ゲート電極の両側には、高濃度のｐ型不純物がイオン注入されたｐ+ 型ソース・ドレイン領域と、高濃度のｎ型不純物がドープされたｎ+ 型ソース・ドレイン領域とが形成される。さらに、層間絶縁膜，コンタクト及びソース・ドレイン電極がそれぞれ形成される。
【０１１９】
本実施形態のＳｉ／ＳｉＧｅ接合部を有するＣＭＯＳデバイスによると、Ｓｉ／ＳｉＧｅ接合部にｐ型不純物濃度を導入すると、伝導帯端に電子を閉じ込めるのに有利なくぼみが形成されることに着目し、Ｓｉ／ＳｉＧｅ接合を利用して高速動作が可能で電流駆動力の大きいｎ−ＭＯＳＦＥＴを得ることができる。そして、このｎ−ＭＯＳＦＥＴを利用して、従来から知られているＳｉ／ＳｉＧｅ接合部を有するｐ−ＭＯＳＦＥＴとを共通のＳｉ基板上に設けることで、高速動作が可能で電流駆動力の大きいｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴを有するＣＭＯＳデバイスを得ることができる。
【０１２０】
なお、本実施形態のＳｉＧｅチャネル領域の代わりに，Ｃを０．０１％〜２％（例えば０．１％程度）含むＳｉＧｅ，つまりＳｉＧｅＣ層を用いてもよい。
【０１２１】
（実験データ）
次に、本発明に関する実測データについて説明する。
【０１２２】
図３４（ａ）は、ＳｉＧｅチャネル領域のＧｅ含有率を０％，１０％，２０％，３０％に変えて測定したドレイン電流ＩｄのゲートバイアスＶｇ依存性のデータである。同図に示すように、従来のＳｉホモ接合型ＤＴＭＯＳ（同図の左端参照）に比べて、Ｇｅ含有率が高くなるにつれて同じゲートバイアスに対するしきい値電圧が小さくなっている。
【０１２３】
図３４（ｂ）は、本発明のＨＤＴＭＯＳと従来のＭＯＳとについて、相互コンダクタンスのゲートオーバードライブ依存性を、Ｇｅ含有率をパラメータとして示すデータである。同図に示されるように、本発明のＨＤＴＭＯＳにより、従来のＭＯＳよりも大幅に相互コンダクタンスｇｍが向上している。
【０１２４】
図３５（ａ）は、Ｓｉボディ領域のｎ型不純物濃度ＮD を２×１０17ｃｍ-3，５×１０17ｃｍ-3，１×１０18ｃｍ-3に変えて測定したドレイン電流ＩｄのゲートバイアスＶｇ依存性のデータである。同図に示すように、Ｓｉボディ領域の不純物濃度が高くなるにつれて、同じゲートバイアスに対するドレイン電流Ｉｄが低減している。これは、しきい値電圧の上昇によるものと考えられる。
【０１２５】
図３５（ｂ）は、本発明のＨＤＴＭＯＳと従来のＭＯＳとについて、相互コンダクタンスのゲートオーバードライブ依存性を、チャネル領域の不純物濃度をパラメータとして示すデータである。図３４（ｂ）に示されると同様に、本発明のＨＤＴＭＯＳにより、従来のＭＯＳよりも大幅に相互コンダクタンスｇｍが向上している。
【０１２６】
図３６は、本発明のＨＤＴＭＯＳについて、ボディ効果係数γとしきい値電圧との相関関係を、Ｇｅ含有率とＳｉボディ領域の不純物濃度とをパラメータとして示すデータである。同図に示すように、従来問題とされていた，しきい値を低下させるとボディ効果係数γが増大するというトレードオフを緩和することができる。
【０１２７】
一方、ＤＴＭＯＳにおいては、ボディ効果係数γが大きい方が好ましい。ボディ効果係数γは、下記式
γ＝｜ΔＶth｜／｜ΔＶbs｜
によって表される。ただし、ΔＶthはしきい値電圧のシフト量、ΔＶbsはボディ−ソース間電圧のシフト量である。
【０１２８】
ＤＴＭＯＳにおいては、ボディ領域とゲート電極とが互いに電気的に接続されているために、ゲート電圧を高くしていくと、ボディ領域の電圧もそれに伴って上昇する。ゲート電圧が電源電圧Ｖddのとき、しきい値電圧のシフト量ΔＶthは、式  ΔＶth＝γ・Ｖddによって表される。
【０１２９】
従来のＭＯＳＦＥＴは、ゲートオーバードライブ量は、（Ｖdd−Ｖth）によって表される。ところが、ＤＴＭＯＳの場合には、ゲートオーバードライブ量は、（Ｖdd−Ｖth−ΔＶth＝Ｖdd−Ｖth−γＶdd）になり、γが大きいほど電流駆動力が大きくなる。
【０１３０】
図３６をみると、Ｇｅ含有率が同じである複数のＨＤＴＭＯＳのγを比べると、ＨＤＴＭＯＳのボディ領域における不純物濃度が高いものほど、γが大きくなるが、しきい値電圧Ｖthも上昇するという従来のＳｉホモ接合型のＤＴＭＯＳにおけるトレードオフ関係がＨＤＴＭＯＳにもみられる。
【０１３１】
一方、ボディ領域における不純物濃度が同じである複数のＨＤＴＭＯＳのγを比べると、ＨＤＴＭＯＳのＧｅ含有率を多くするほど、しきい値電圧が低下し、しかも、γも大きくなっている。これは、ＳｉＧｅチャネルが埋め込みチャネル構造となっていることに起因する。
【０１３２】
したがって、ＳｉＧｅチャネルを用い、かつ、ボディ領域における不純物濃度Ｎd を高くしたＨＤＴＭＯＳにより、Ｓｉホモ接合型のＤＴＭＯＳとしきい値電圧が同程度であっても、より大きなγが得られることになる。これは、例えば、図３６中のＧｅ：３０％，ＮD ：１×１０18ｃｍ-3のγ値と、Ｇｅ：０％，ＮD ：２×１０17ｃｍ-3のγ値とを比べるとわかる。
【０１３３】
図３７は、ＭＯＳ（○印のデータ），Ｓｉ／ＳｉＧｅ−ＭＯＳ（Ｇｅ含有率３０％）（●印のデータ），Ｓｉホモ接合型ＤＴＭＯＳ（□印のデータ），Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）（■印のデータ）のＩｄ，Ｉｂ−Ｖｇ特性を示す図である。ここで、ＭＯＳとＳｉホモ接合型ＤＴＭＯＳとのボディ領域における不純物濃度は２×１０17ｃｍ-3であり、Ｓｉ／ＳｉＧｅ−ＭＯＳとＳｉ／ＳｉＧｅ−ＨＤＴＭＯＳとのボディ領域における不純物濃度は１×１０18ｃｍ-3である。図３７の矢印の部分に示すように、Ｓｉホモ接合型ＤＴＭＯＳ（□印のデータ）と、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（■印のデータ）とを比べると、ゲート電圧が動作電圧になる範囲では、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳの方がドレイン電流Ｉｄが多いことがわかる。
【０１３４】
図３８は、Ｓｉホモ接合型ＤＴＭＯＳ（□印のデータ），Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）（■印のデータ）のＩｄ−Ｖｄ特性をより詳細に比較する図である。同図に示すように、Ｓｉホモ接合型ＤＴＭＯＳ（□印のデータ）と、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（■印のデータ）とを比べると、両者の（Ｖｇ−Ｖｔ（Ｖth））がおなじ値の時には、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳの方がドレイン電流Ｉｄが多いことがわかる。
【０１３５】
図３９は、Ｓｉホモ接合型ＤＴＭＯＳ（□印のデータ）と、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）（■印のデータ）とのしきい値電圧のゲート長依存性を比較するための図である。同図に示すように、ゲート長が０．５μｍ以下の領域では、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（■印のデータ）の方がＳｉホモ接合型ＤＴＭＯＳ（□印のデータ）よりもしきい値電圧Ｖthが高く維持されており、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳにおいては、短チャネル効果に対する耐性が向上していることがわかる。
【０１３６】
（第８の実施形態）
上記第１〜第６の実施形態においては、Ｓｉ層とＳｉＧｅ層又はＳｉＧｅＣ層とのバンドギャップ差に着目して、しきい値電圧を低下させる工夫をしているが、本実施形態においては、歪みを受けたＳｉ層と格子歪みが緩和したＳｉＧｅ層との間に生じるキャリアが走行するバンド端のキャリアに対するポテンシャルの差に着目して、しきい値電圧を低下させ、電流駆動力を高めるように構成する。
【０１３７】
図４０は、本実施形態におけるｎチャネル型トランジスタとして機能するＨＤＴＭＯＳの断面図である。同図に示すように、本実施形態のＨＤＴＭＯＳは  ｐ型のＳｉ基板５１０と、Ｓｉ基板５１０の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長された傾斜ＳｉＧｅ膜５１３と、傾斜ＳｉＧｅ膜５１３の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され格子歪みが緩和された緩和ＳｉＧｅ膜５１４と、緩和ＳｉＧｅ膜５１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され引っ張り歪みを受けるＳｉ膜５１５とから構成されている。さらに、ＨＤＴＭＯＳは、Ｓｉ膜５１５の上に設けられたシリコン酸化膜からなるゲート絶縁膜５１６と、ゲート絶縁膜５１６の上に設けられたゲート電極５１７とを備えている。そして、緩和ＳｉＧｅ膜５１４及びＳｉ膜５１５のうちゲート電極５１７の両側方に位置する領域には高濃度のｎ型不純物を含むソース領域５２０ａ及びドレイン領域５２０ｂが設けられている。また、緩和ＳｉＧｅ膜５１４のうちソース領域５２０ａとドレイン領域５２０ｂとの間の領域は、高濃度のｐ型不純物を含むＳｉＧｅボディ領域５２４となっている。そして、Ｓｉ膜５１５のうちソース領域５２０ａとドレイン領域５２０ｂとの間の領域は、引っ張り歪みを受けて縮退が解け，実効質量が小さい高い移動度で走行するＳｉチャネル領域５２５（ｎチャネル）となっている。また、ゲート電極５１７と緩和ＳｉＧｅボディ領域５２４とを電気的に接続する導体部材であるコンタクト５２６が設けられている。
【０１３８】
ここで、傾斜ＳｉＧｅ膜５１３は、下端部におけるＧｅの含有率が０％で上端部におけるＧｅ含有率が３０％である傾斜組成を有し、緩和ＳｉＧｅ膜５１４はＧｅの含有率が３０％の均一組成を有している。また、緩和ＳｉＧｅ膜５１４の厚みは格子歪みが緩和する臨界厚み以上の厚み例えば３０ｎｍであり、Ｓｉ膜５１５の厚みは約２０ｎｍである。ＳｉＧｅボディ領域５２４には、濃度が約１×１０19atoms ・ｃｍ-3のｐ型不純物（例えばボロン）がイオン注入により導入されている。傾斜ＳｉＧｅ膜５１３の上部には、ＳｉＧｅボディ領域５２４，ソース・ドレイン領域５２０ａ，５２０ｂから拡散した不純物が低濃度で含まれているが、傾斜ＳｉＧｅ膜５１３の下部はアンドープ層となっている。また、Ｓｉチャネル領域５２５には、低濃度のｐ型不純物（例えばボロン）が導入されている。ただし、Ｓｉチャネル領域５２５はアンドープ層であってもよい。ゲート絶縁膜５１６は、Ｓｉ膜５１５を熱酸化することにより形成されたものである。ゲート電極５１７には、濃度が約１×１０20atoms ・ｃｍ-3のｎ型不純物（例えばヒ素又はリン）がドープされている。なお、ゲート電極５１７の側面上には、シリコン酸化膜からなるサイドウォール５２７が設けられている。
【０１３９】
図４１は、緩和ＳｉＧｅ膜からなるボディ領域５２４と、引っ張り歪みを受けたＳｉ膜からなるＳｉチャネル領域５２５とに亘るバンド構造を示すエネルギーバンド図である。同図に示すように、Ｓｉチャネル領域５２５の伝導帯端のキャリアに対するポテンシャルは、ボディ領域５２４の伝導帯端のキャリアに対するポテンシャルよりも低いので、キャリアを電子とするｎチャネルにおけるしきい値が低下する。
【０１４０】
すなわち、ｎチャネルにおいては本実施形態のごとくキャリアが走行するバンド端である伝導帯端のポテンシャルをボディ領域よりも小さく、ｐチャネルにおいてはキャリアが走行するバンド端である価電子帯端のポテンシャルをボディ領域よりも小さくする（つまりエネルギーレベルを高くする）ことにより、上記各実施形態と同様に、寄生チャネルの発生を抑制しつつ、しきい値電圧を低下させることができる。
【０１４１】
図４２は、本実施形態の変形例におけるＨＤＴＭＯＳの断面図である。同図に示すように、本変形例のＨＤＴＭＯＳは、ｐ型のＳｉ基板５１０と、上記図４０におけると同じ構造を有する傾斜ＳｉＧｅ膜５１３と、傾斜ＳｉＧｅ膜５３の上に設けられ上記図４０におけると同じ構造を有する緩和ＳｉＧｅ膜５１４と、緩和ＳｉＧｅ膜５１４の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され引っ張り歪みを受けるＳｉ膜５１５とを備えている。そして、本実施形態においては、緩和ＳｉＧｅ膜５１４の中に酸素イオンを注入するなどの方法により形成された埋め込み酸化膜５１１を形成する。そして、引っ張り歪みを受けるＳｉ膜５１５の上には、上記図４０に示すとおなじ構造が設けられている。この変形例においても、上記図４０に示す第８の実施形態とおなじ効果を発揮することができ、加えて、寄生容量の低減による動作速度の向上を図ることができる。
【０１４２】
【発明の効果】
本発明によれば、チャネル層にボディ領域を構成する材料のバンドギャップよりもバンドギャップの小さい材料を導入することにより、ドレイン電流を増大し（しきい値電圧を低減し）、チャネルを流れるドレイン電流とボディ（ゲート）電流との差を拡大することにより、トランジスタ動作の高速性を維持しながら動作電圧範囲の拡大を図ることができる。
【０１４３】
また、チャネル領域とその周囲の半導体層との不純物濃度を適宜変更することにより、伝導帯端，価電子帯端のいずれにおいてもキャリアの閉じ込めに有利なくぼみを形成することができ、動作が高速で電流駆動力の高いヘテロ接合型ＣＭＯＳデバイスを得ることができる。
【図面の簡単な説明】
【図１】従来のＤＴＭＯＳの構造を模式的に示す断面図である。
【図２】従来のＤＴＭＯＳの構造を模式的に示す平面図である。
【図３】（ａ），（ｂ），（ｃ）は、それぞれ順に、第１の実施形態のＨＤＴＭＯＳの構造を模式的に示す平面図、図３（ａ）で示すIIIb−IIIb線における断面図、図３（ａ）で示すIIIc−IIIc線における断面図である。
【図４】第１の実施形態のＨＤＴＭＯＳの構造をさらに詳細に示す断面図である。
【図５】Ｓｉキャップ層，ＳｉＧｅチャネル領域及びｎ- Ｓｉ領域を通過する断面におけるバンドアライメントを示すエネルギーバンド図である。
【図６】第１の実施形態におけるゲート電極からＳｉボディ領域までを通過する断面におけるビルトインバンド構造を示すエネルギーバンド図である。
【図７】本発明のｐチャネル型ＨＤＴＭＯＳと、従来のｐチャネル型ＤＴＭＯＳとのドレイン電流，ボディ電流のゲートバイアス依存性をシミュレーションした結果を示す図である。
【図８】本発明のＨＤＴＭＯＳと従来のＤＴＭＯＳとでしきい値電圧を等しくするために、ボディ領域の不純物濃度をそれぞれ調整したときのドレイン電流，ボディ電流のゲートバイアス依存性をシミュレーションした結果を示す図である。
【図９】本発明のＨＤＴＭＯＳにおいて、ゲート長を変化させたときのドレイン電流，ボディ電流のゲートバイアス依存性を示す図である。
【図１０】従来のＳｉホモ接合型ＤＴＭＯＳにおいて、ゲート長を変化させたときのドレイン電流，ボディ電流のゲートバイアス依存性を示す図である。
【図１１】図９，図１０のデータから求められる本発明のＨＤＴＭＯＳと、従来のＤＴＭＯＳとのしきい値電圧のゲート長依存性を示す図である。
【図１２】本発明のＨＤＴＭＯＳのゲートバイアス−ボディ電流，ドレイン電流特性のチャネル領域の不純物濃度依存性を示す図である。
【図１３】第１の実施形態の変形例に係る拡散防止層を設けたＨＤＴＭＯＳの例を示す断面図である。
【図１４】従来のＳｉ／ＳｉＧｅヘテロ接合を有するｐチャネル型ＭＯＳＦＥＴの基本的な構造を示す断面図である。
【図１５】（ａ），（ｂ）は、一般的なＳｉ／ＳｉＧｅヘテロ接合型ＭＯＳＦＥＴの低ゲートバイアス時，高ゲートバイアス時におけるバンド構造を示すエネルギーバンド図である。
【図１６】本発明のＨＤＴＭＯＳと、従来のヘテロ接合型ＳＯＩＭＯＳＦＥＴにおけるヘテロチャネルおよび寄生チャネルそれぞれに蓄積されるピークキャリア濃度の比のゲートバイアス依存性を示す図である。
【図１７】（ａ），（ｂ），（ｃ）は、それぞれ順に、第２の実施形態のＨＤＴＭＯＳの構造を模式的に示す平面図、図１７（ａ）で示すXVIIb−XVIIb線における断面図、図１７（ａ）で示すXVIIc−XVIIc線における断面図である。
【図１８】第２の実施形態のＨＤＴＭＯＳの構造をさらに詳細に示す断面図である。
【図１９】Ｓｉキャップ層，ＳｉＧｅチャネル領域及びｐ- Ｓｉ領域を通過する断面におけるバンドアライメントを示すエネルギーバンド図である。
【図２０】第２の実施形態におけるゲート電極からＳｉボディ領域までを通過する断面におけるビルトインバンド構造を示すエネルギーバンド図である。
【図２１】本発明のＨＤＴＭＯＳと従来のＤＴＭＯＳとでしきい値電圧を等しくするために、ボディ領域の不純物濃度をそれぞれ調整したときのドレイン電流，ボディ電流のゲートバイアス依存性をシミュレーションした結果を示す図である。
【図２２】第３の実施形態の相補型ＨＤＴＭＯＳの構造を示す断面図である。
【図２３】第３の実施形態の変形例であるチャネル領域をＳｉ1-x-y Ｇｅx Ｃy によって構成した相補型のＨＤＴＭＯＳの断面図である。
【図２４】Ｓｉ／ＳｉＧｅヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。
【図２５】Ｓｉ／ＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０２）ヘテロ接合部のエネルギーバンド図である。
【図２６】第４の実施形態のｎチャネル型ＨＤＴＭＯＳの断面図である。
【図２７】Ｓｉ／ＳｉＧｅＣヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。
【図２８】第５の実施形態のＨＤＴＭＯＳの構造を示す断面図である。
【図２９】Ｓｉ／ＳｉＧｅ／ＳｉＣヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。
【図３０】第６の実施形態の相補型ＨＤＴＭＯＳの構造を示す断面図である。
【図３１】Ｓｉ／ＳｉＧｅ接合部とＳｉ／ＳｉＣ接合部とを有する第６の実施形態の変形例における相補型ＨＤＴＭＯＳのバンド構造を示すエネルギーバンド図である。
【図３２】第７の実施形態のＣＭＯＳデバイスの構造を示す断面図である。
【図３３】（ａ），（ｂ）は、それぞれｐチャネル用のＳｉ／ＳｉＧｅヘテロ接合部及びｎチャネル用のＳｉ／ＳｉＧｅヘテロ接合部におけるバンド構造を示すエネルギーバンド図である。
【図３４】（ａ），（ｂ）は、チャネル領域のＧｅ含有率を変えて測定したドレイン電流ＩｄのゲートバイアスＶｇ依存性、本発明のＨＤＴＭＯＳと従来のＭＯＳとの護送後コンダクタンスのゲートオーバードライブ依存性をそれぞれ示すデータである。
【図３５】（ａ），（ｂ）は、チャネル領域の不純物濃度を変えて測定したドレイン電流ＩｄのゲートバイアスＶｇ依存性、本発明のＨＤＴＭＯＳと従来のＭＯＳとの相互コンダクタンスのゲートオーバードライブ依存性をそれぞれ示すデータである。
【図３６】本発明のＨＤＴＭＯＳについて、ボディ効果係数γとしきい値電圧との相関関係を、Ｇｅ含有率とチャネル領域の不純物濃度とをパラメータとして示すデータである。
【図３７】ＭＯＳ，Ｓｉ／ＳｉＧｅ−ＭＯＳ（Ｇｅ含有率３０％），Ｓｉホモ接合型ＤＴＭＯＳ，Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）のＩｄ，Ｉｂ−Ｖｇ特性を示す図である。
【図３８】Ｓｉホモ接合型ＤＴＭＯＳ，Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）のＩｄ−Ｖｄ特性をより詳細に比較する図である。
【図３９】Ｓｉホモ接合型ＤＴＭＯＳと、Ｓｉ／ＳｉＧｅ−ＨＤＴＭＯＳ（Ｇｅ含有率３０％）との短チャネル効果を比較するための図である。
【図４０】第８の実施形態におけるｎチャネル型トランジスタとして機能するＨＤＴＭＯＳの断面図である。
【図４１】緩和ＳｉＧｅ膜からなるボディ領域と、引っ張り歪みを受けたＳｉ膜からなるＳｉチャネル領域とに亘るバンド構造を示すエネルギーバンド図である。
【図４２】第８の実施形態の変形例におけるＨＤＴＭＯＳの断面図である。
【符号の説明】
１０    Ｓｉ基板
１１    埋め込み酸化膜
１２    上部Ｓｉ膜
１３    Ｓｉバッファ層
１４    ＳｉＧｅ膜
１５    Ｓｉ膜
１６    ゲート絶縁膜
１７    ゲート電極
２０ａ  ソース領域
２０ｂ  ドレイン領域
２２    ボディ領域
２３    ｎ- Ｓｉ領域
１８    Ｓ  ソース
Ｇ  ゲート
Ｄ  ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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