(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素のそれぞれが、
被駆動素子と、
駆動電源ラインからの電力を該被駆動素子に供給する素子駆動用薄膜トランジスタと、
選択時にデータラインから供給されるデータ信号に基づいて前記素子駆動用薄膜トランジスタを制御するスイッチング用薄膜トランジスタと、を少なくとも備えるアクティブマトリクス型表示装置であって、
各画素において、前記駆動電源ラインは、前記スイッチング用薄膜トランジスタが前記データラインと接続されている領域では、該画素の対向する第１及び第２辺のうち前記データラインと反対側の第２辺側に配置され、前記素子駆動用薄膜トランジスタと該駆動電源ラインが接続されている領域では、前記データライン側の第１辺側に配置されていることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
請求項１に記載のアクティブマトリクス型表示装置において、
前記駆動電源ラインは、画素の第２辺側から、画素内の前記スイッチング用薄膜トランジスタと前記被駆動素子との間を横切って該画素の第１辺側に延びることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項１に記載のアクティブマトリクス型表示装置において、
前記駆動電源ラインは、画素の第２辺側から、画素内の前記スイッチング用薄膜トランジスタと前記被駆動素子との間を、前記スイッチング用薄膜トランジスタに選択信号を供給する選択ラインの延在方向に延びて該画素の第１辺側に到達することを特徴とするアクティブマトリクス型表示装置。
【請求項４】
マトリクス状に配置された複数の画素のそれぞれが、
被駆動素子と、
駆動電源ラインからの電力を該被駆動素子に供給する素子駆動用薄膜トランジスタと、
選択時にデータラインから供給されるデータ信号に基づいて前記素子駆動用薄膜トランジスタを制御するスイッチング用薄膜トランジスタと、を少なくとも備えるアクティブマトリクス型表示装置であって、
前記駆動電源ラインは列方向に伸び、列方向の各画素の素子駆動用薄膜トランジスタには同一の駆動電源ラインが接続されるとともに、前記駆動電源ラインの一部が各画素内において行方向に伸びており、
１つの行の各画素において、前記スイッチング用薄膜トランジスタと前記データラインとの接続領域と、前記素子駆動用薄膜トランジスタと該駆動電源ラインが接続されている領域とは、該画素の第１辺付近に配置されており、
前記素子駆動用薄膜トランジスタは、前記被駆動素子よりも該第１辺側に配置されているとともに、そのチャネル長方向が前記画素の第１辺に沿うように配置され、一端側で前記駆動電源ラインと接続され、他端側で前記被駆動素子と接続されており、
次の行の各画素において、前記スイッチング用薄膜トランジスタと前記データラインとの接続領域と、前記素子駆動用薄膜トランジスタと該駆動電源ラインが接続されている領域とは、該画素の第２辺付近に配置されており、
前記素子駆動用薄膜トランジスタは、前記被駆動素子よりも該第２辺側に配置されているとともに、そのチャネル長方向が前記画素の第２辺に沿うように配置され、一端側で前記駆動電源ラインと接続され、他端側で前記被駆動素子と接続されていることを特徴とするアクティブマトリクス型表示装置。
【請求項５】
マトリクス状に配置された複数の画素のそれぞれが、
被駆動素子と、
駆動電源ラインからの電力を該被駆動素子に供給する素子駆動用薄膜トランジスタと、
選択時にデータラインから供給されるデータ信号に基づいて前記素子駆動用薄膜トランジスタを制御するスイッチング用薄膜トランジスタと、を少なくとも備え、
前記被駆動素子側から前記素子駆動用薄膜トランジスタと該スイッチング用薄膜トランジスタ側に光が通過して表示を行うアクティブマトリクス型表示装置であって、
前記駆動電源ラインは列方向に伸び、列方向の各画素の素子駆動用薄膜トランジスタには同一の駆動電源ラインが接続されるとともに、前記駆動電源ラインの一部が各画素内において行方向に伸びており、
１つ行の各画素において、前記スイッチング用薄膜トランジスタと前記データラインとの接続領域と、前記素子駆動用薄膜トランジスタと該駆動電源ラインが接続されている領域とは、該画素の第１辺付近に配置されており、
前記素子駆動用薄膜トランジスタは、前記被駆動素子よりも該第１辺側に配置されているとともに、そのチャネル長方向が前記画素の第１辺に沿うように配置され、一端側で前記駆動電源ラインと接続され、他端側で前記被駆動素子と接続されており、
次の行の各画素において、前記スイッチング用薄膜トランジスタと前記データラインとの接続領域と、前記素子駆動用薄膜トランジスタと該駆動電源ラインが接続されている領域とは、該画素の第２辺付近に配置されており、
前記素子駆動用薄膜トランジスタは、前記被駆動素子よりも該第２辺側に配置されているとともに、そのチャネル長方向が前記画素の第２辺に沿うように配置され、一端側で前記駆動電源ラインと接続され、他端側で前記被駆動素子と接続されていることを特徴とするアクティブマトリクス型表示装置。
【請求項６】
マトリクス状に配置された複数の画素のそれぞれが、
被駆動素子と、
駆動電源ラインからの電力を該被駆動素子に供給する素子駆動用薄膜トランジスタと、
選択時にデータラインから供給されるデータ信号に基づいて前記素子駆動用薄膜トランジスタを制御するスイッチング用薄膜トランジスタと、を少なくとも備え、
前記被駆動素子側から前記素子駆動用薄膜トランジスタと該スイッチング用薄膜トランジスタ側に光が通過して表示を行うアクティブマトリクス型表示装置であって、
前記素子駆動用薄膜トランジスタのゲートは、対応する前記スイッチング用薄膜トランジスタに接続されており、
前記駆動電源ラインは列方向に配置され、各画素において、該画素内を行方向に横切り、前記素子駆動用薄膜トランジスタのゲートと前記スイッチング用薄膜トランジスタとの接続配線経路と交差するとともに、１つの行の画素において第１辺側から第２辺側に横切った場合には、次の行の画素において第２辺側から第１辺側に横切る、ことを特徴とするアクティブマトリクス型表示装置。
【請求項７】
請求項１〜６のいずれか一つに記載のアクティブマトリクス型表示装置において、
前記複数の画素は、マトリクスの列方向では、隣接行の同一色の画素が互いに行方向にずれて配置されていることを特徴とするアクティブマトリクス型表示装置。
【請求項８】
請求項７に記載のアクティブマトリクス型表示装置において、
前記データラインは、前記マトリクスの列方向に各画素の間を通って延び、該データラインには、行毎に該ライン左側と右側に交互に配置されている同色の画素の前記スイッチング用薄膜トランジスタが接続されていることを特徴とするアクティブマトリクス型表示装置。
【請求項９】
請求項６から請求項８のいずれかに記載のアクティブマトリクス型表示装置において、
前記駆動電源ラインは、前記データラインと交差することなく列方向に延び、対応する画素の前記素子駆動用薄膜トランジスタに接続されていることを特徴とするアクティブマトリクス型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アクティブマトリクス型表示装置、特に各画素及び配線のレイアウトに関する。
【０００２】
【従来の技術】
自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目され、研究が進められている。
【０００３】
また、なかでも、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置は、高精細な表示装置として期待されている。
【０００４】
図４は、ｍ行ｎ列のアクティブマトリクス型ＥＬ表示装置における１画素当たりの回路構成を示している。このＥＬ表示装置では、基板上に複数本のゲートラインＧＬが行方向に延び、複数本のデータラインＤＬ及び電源ラインＶＬが列方向に延びている。各画素はゲートラインＧＬとデータラインＤＬとによって囲まれる領域に構成され、有機ＥＬ素子５０と、スイッチング用ＴＦＴ（第１ＴＦＴ）１０、ＥＬ素子駆動用ＴＦＴ（第２ＴＦＴ）２０及び保持容量Ｃｓを備えている。
【０００５】
第１ＴＦＴ１０は、ゲートラインＧＬとデータラインＤＬとに接続されており、ゲート電極にゲート信号（選択信号）を受けてオンする。このときデータラインＤＬに供給されているデータ信号は第１ＴＦＴ１０と第２ＴＦＴ２０との間に接続された保持容量Ｃｓに保持される。第２ＴＦＴ２０のゲート電極には、上記第１ＴＦＴ１０を介して供給されたデータ信号に応じた電圧が供給され、この第２ＴＦＴ２０は、その電圧値に応じた電流を電源ラインＶＬから有機ＥＬ素子５０に供給する。このような動作により、各画素ごとにデータ信号に応じた輝度で有機ＥＬ素子５０が発光し、所望のイメージが表示される。
【０００６】
現在フラットパネルディスプレイとして多く用いられている液晶表示装置（ＬＣＤ）では、カラー表示が既に実現されおり、このようなカラーＬＣＤでは、基板上に複数配置される画素は、例えば、Ｒ（赤），Ｇ（緑），Ｂ（青）のいずれかの色に割り当てられている。有機ＥＬ素子を用いた表示装置においても同様にカラー表示が望まれており、これを実現する場合、Ｒ，Ｇ，Ｂの画素の基本的な配列は、カラーＬＣＤで用いられている配列と共通する。
【０００７】
【発明が解決しようとする課題】
例えばカラーＬＣＤ等において、基板上の各色に対応した画素に対しては、色毎に異なるデータラインによってデータ信号（表示信号）を供給することが多い。表示信号処理の簡素化、駆動回路の簡素化、そして、異なる色の表示内容に影響を受けにくくするためである。ここで、カラー表示装置の場合の画素配列として、列方向に同色の画素が並ぶストライプ配列が知られている。このストライプ配列の採用されたアクティブマトリクス型のカラーＬＣＤでは、各画素の液晶容量を制御する薄膜トランジスタにデータ信号（表示信号）を供給するデータラインは、モノカラーの場合と同様に列方向にほぼ直線上に延び、１本のデータラインによって同一列方向に並んだ同色の複数の画素に対しデータ信号を供給すればよい。
【０００８】
図４に示すような回路構成が採用されるアクティブマトリクス型のカラー有機ＥＬ表示装置を実現する場合にも、ストライプ配列を採用した場合には、同色の有機ＥＬ素子５０を備える画素が列方向にほぼ一直線上に並ぶ。従って、各画素にデータ信号を供給するデータラインＤＬと、電流を供給する駆動電源ラインＶＬは、共に画素の配列に沿って列方向にほぼ一直線上に延びた配列とすることができる。
【０００９】
映像をより高解像度で表示するためのカラー表示装置の画素配列として、同色画素を列方向において行毎に所定ピッチずらしながら並べるいわゆるデルタ配列が知られている。アクティブマトリクス型ＬＣＤでは、既にこのようなデルタ配列が採用された装置が知られており、同一色の画素は、行方向に例えば１．５画素ずつずれて配置される。従って、この同一色の画素にデータ信号を供給するデータラインは、行毎にずれた画素間を蛇行しながら列方向に延びることとなる。
【００１０】
有機ＥＬ表示装置においても、今後、解像度向上などの要求に応じてデルタ配列を採用することが予想される。しかし、アクティブマトリクス型の有機ＥＬ表示装置では、図４に示すように、列方向において各画素に対しデータラインＤＬと駆動電源ラインＶＬとを接続する必要があるため、デルタ配列を採用した場合ＬＣＤより配線が複雑となる。さらに、この２本の配線は、製造工程の共通化のため同一材料を用いて同時にパターニングして形成されることが多く、この場合互いに交差することなく列方向に配置する必要があり、また、少なくともデータラインＤＬについては、上述のような理由から同一色の画素に接続することが望まれる。
【００１１】
図５は、アクティブマトリクス型の有機ＥＬ表示装置においてデルタ配列を採用した場合に考えられる画素レイアウトの例を示している。図５では、同一のデータラインＤＬが接続される同色の画素は、そのデータラインＤＬに対して線対称になるように設計されている。例えば図中の１行目のＲ用画素では第１ＴＦＴ１０が画素の右側に配置されてデータライン４３ｒに接続され、２行目のＲ用画素では左側に第１ＴＦＴ１０が配置されて同じデータライン４３ｒに接続されている。このように行毎に画素内のパターンを左右逆とすることで、図５では行毎に２画素ずつ同色画素の位置がずれている場合に、データライン４３の行間での蛇行を１画素分に抑えている。これは、蛇行距離が短いほど、配線抵抗による信号の遅延、減衰などの問題を小さくすることができるためである。
【００１２】
一方、駆動電源ライン（ＶＬ）４５は、共通の駆動電源Ｐｖｄｄに接続されており、同一の色の画素に接続する必要は特にはないが、データライン４３と同一材料で同時にパターニングして形成するにはデータライン４３と交差しないことが必要である。そこで、図５のように例えば１行目において、Ｒ画素とＧ画素の間を通りＧ画素の第２ＴＦＴ２０と接続された駆動電源ラインＶＬは、Ｇ用のデータライン４３ｇとＲ用のデータライン４３ｒとの間を通り、２行目のＲ画素とＧ画素の間を通り、Ｒ画素の第２ＴＦＴ２０に接続すればよい。
【００１３】
図５に示すレイアウトでは、データラインＤＬをできるだけ短い配線長で同色の画素に接続すること、及び駆動電源ラインＶＬは、データラインＤＬと交差することなく各画素に接続するという条件を満たしている。しかし、図５からも解るように、行間において配線が複雑に引き回されており、行間で配線の占める面積が非常に大きい。このように配線の占める面積が多くなると、限られた基板上において、画素の発光領域（有機ＥＬ素子形成領域）が大きく制限されることとなり、開口率の向上、つまり明るい表示を実現することができない。
【００１４】
また配線が複雑に引き回されていることは、配線長が長いことを意味しており、それによる配線抵抗も大きくなる。例えば駆動電源ライン４５は表示装置のどの位置の画素に対しても供給可能な最大電流が同一でなければ表示面内における有機ＥＬ素子５０の発光輝度ムラを生じてしまう。従って、駆動電源ライン４５の配線抵抗が大きくなると、駆動電源から離れた位置にある画素ほど駆動電源ライン４５の配線抵抗による電圧降下により発光輝度が低くなってしまう。
【００１５】
本発明は、上記課題に鑑みなされたものであり、有機ＥＬ素子などを用いたアクティブマトリクス型表示装置において、配線パターンを簡潔とすることを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するためにこの発明はなされ、マトリクス状に配置された複数の画素のそれぞれが、被駆動素子と、駆動電源ラインからの電力を前記被駆動素子に供給する素子駆動用薄膜トランジスタと、選択時にデータラインから供給されるデータ信号に基づいて前記素子駆動用薄膜トランジスタを制御するスイッチング用薄膜トランジスタと、を少なくとも備えるアクティブマトリクス型表示装置であって、各画素において、前記駆動電源ラインは、前記スイッチング用薄膜トランジスタが前記データラインと接続されている領域では、該画素の対向する第１及び第２辺のうち前記データラインと反対側の第２辺側に配置され、前記素子駆動用薄膜トランジスタと該駆動電源ラインが接続されている領域では、前記データライン側の第１辺側に配置されている。
【００１７】
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記駆動電源ラインは、画素の第２辺側から、画素内の前記スイッチング用薄膜トランジスタと前記被駆動素子との間を横切って該画素の第１辺側に延びる。
【００１８】
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記駆動電源ラインは、画素の第２辺側から、画素内の前記スイッチング用薄膜トランジスタと前記被駆動素子との間を、前記スイッチング用薄膜トランジスタに選択信号を供給する選択ラインの延在方向に延びて該画素の第１辺側に到達する。
【００１９】
以上のように駆動電源ラインを配置することで、駆動電源ラインの存在によって他の回路素子に例えば寄生容量の発生などの電気的な悪影響を及ぼすことなく、マトリクスの隣接行間で非常に簡潔な配線パターンとすることができる。また、この駆動電源ラインは画素領域内でその第２辺側から第１辺側へと横切るが、上述のようにスイッチング用薄膜トランジスタと被駆動素子との間を、例えば選択ラインの延在方向に延びるパターンとすることで、マトリクス配列において配線効率の低下しやすい斜め方向への配線部分をなくすこともできる。よって、配線効率を高めることができ、画素の発光領域を増加させることが可能となる。
【００２０】
本発明の他の態様では、マトリクス状に配置された複数の画素のそれぞれが、被駆動素子と、駆動電源ラインからの電力を該被駆動素子に供給する素子駆動用薄膜トランジスタと、選択時にデータラインから供給されるデータ信号に基づいて前記素子駆動用薄膜トランジスタを制御するスイッチング用薄膜トランジスタと、を少なくとも備えるアクティブマトリクス型表示装置であって、前記駆動電源ラインは列方向に伸び、列方向の各画素の素子駆動用薄膜トランジスタには同一の駆動電源ラインが接続されるとともに、前記駆動電源ラインの一部が各画素内において行方向に伸びており、１つの行の各画素において、前記スイッチング用薄膜トランジスタと前記データラインとの接続領域と、前記素子駆動用薄膜トランジスタと該駆動電源ラインが接続されている領域とは、該画素の第１辺付近に配置されており、前記素子駆動用薄膜トランジスタは、前記被駆動素子よりも該第１辺側に配置されているとともに、そのチャネル長方向が前記画素の第１辺に沿うように配置され、一端側で前記駆動電源ラインと接続され、他端側で前記被駆動素子と接続されており、次の行の各画素において、前記スイッチング用薄膜トランジスタと前記データラインとの接続領域と、前記素子駆動用薄膜トランジスタと該駆動電源ラインが接続されている領域とは、該画素の第２辺付近に配置されており、前記素子駆動用薄膜トランジスタは、前記被駆動素子よりも該第２辺側に配置されているとともに、そのチャネル長方向が前記画素の第２辺に沿うように配置され、一端側で前記駆動電源ラインと接続され、他端側で前記被駆動素子と接続されていることを特徴とする。
【００２１】
データラインとスイッチング用薄膜トランジスタとの接続領域では、例えば、駆動電源ラインが邪魔にならないように画素の第２辺側に配置すればよく、そして、第１辺側に形成された素子駆動用薄膜トランジスタは、上記画素第２辺側から第１辺側に横切るように延びた駆動電源ラインと接続すればよい。このように配置することで、例えばデルタ配列の場合であっても、駆動電源ラインを特別な迂回用配線を用いたり、行間での斜め方向に配線する必要がなく、駆動電源ラインの配線パターンが簡潔となり、また配線長を短くすることが容易となる。
【００２２】
本発明の他の態様では、マトリクス状に配置された複数の画素のそれぞれが、被駆動素子と、駆動電源ラインからの電力を該被駆動素子に供給する素子駆動用薄膜トランジスタと、選択時にデータラインから供給されるデータ信号に基づいて前記素子駆動用薄膜トランジスタを制御するスイッチング用薄膜トランジスタと、を少なくとも備え、前記被駆動素子側から前記素子駆動用薄膜トランジスタと該スイッチング用薄膜トランジスタ側に光が通過して表示を行うアクティブマトリクス型表示装置であって、前記素子駆動用薄膜トランジスタのゲートは、対応する前記スイッチング用薄膜トランジスタに接続されており、前記駆動電源ラインは、各画素において、該画素内を横切り、前記素子駆動用薄膜トランジスタのゲートと前記スイッチング用薄膜トランジスタとの接続配線経路と交差するとともに、前記素子駆動用薄膜トランジスタと該駆動電源ラインが接続されている領域は、該画素の第１辺付近に配置されており、前記素子駆動用薄膜トランジスタは、そのチャネル長方向が前記画素の第１辺に沿うように配置され、一端側で前記駆動電源ラインと接続され、他端側で前記被駆動素子と接続されている。
【００２３】
画素領域内を駆動電源ラインが横切って配置される場合であっても、例えば上記接続配線経路が素子駆動用薄膜トランジスタのゲートと一体の場合、この配線経路と駆動電源ラインとが交差しても、ゲートと駆動電源ラインとは異なる材料を用い、それぞれ異なる工程で、異なる層として、少なくとも層間が絶縁された状態で形成することができ、特別な絶縁構造を取ることなく２つを交差させることができる。そして、最短の配線長で駆動電源ラインを配置してデルタ配列などに対応することができる。
【００２４】
本発明の他の態様では、上記いずれかのアクティブマトリクス型表示装置において、前記複数の画素は、マトリクスの列方向では、隣接行の同一色の画素が互いに行方向にずれて配置されている。
【００２５】
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記データラインは、前記マトリクスの列方向に各画素の間を通って延び、該データラインには、行毎に該ライン左側と右側に交互に配置されている同色の画素の前記スイッチング用薄膜トランジスタが接続されている。
【００２６】
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記駆動電源ラインは、前記デーラインと交差することなく列方向に延び、対応する画素の前記素子駆動用薄膜トランジスタに接続されている。
【００２７】
マトリクス配置された画素領域の間、画素領域内を蛇行するようにデータラインと駆動電源ラインとを形成する必要がある場合でも、この２つのラインを交差させないようにレイアウトすることで、これらのラインを同一材料を用いて同時に形成することができ、製造工程の共通化が図れ、製造コストの低減などにおいて有利となる。
【００２８】
【発明の実施の形態】
以下、図面を用いてこの発明の好適な実施の形態（以下実施形態という）について説明する。
【００２９】
図１は、本発明の実施形態に係るｍ行ｎ列のアクティブマトリクス型ＥＬ表示装置の画素レイアウトを示している。１画素は図１においてそれぞれ一点鎖線で囲んだ領域が該当し、回路構成は上述の図４と同様であり、各画素は、被駆動素子である有機ＥＬ素子５０、スイッチング用ＴＦＴ（第１ＴＦＴ）１０、素子駆動用ＴＦＴ（第２ＴＦＴ）２０及び保持容量Ｃｓを備えている。
【００３０】
第１ＴＦＴ１０は、そのゲートがゲートライン（ＧＬ）４０に接続され、ｎｃｈで構成された第１ＴＦＴ１０は、そのドレインにデータライン（ＤＬ）４２が接続され、ソースは保持容量Ｃｓに接続されている。保持容量Ｃｓは、ソースと一体の第１電極と、この第１電極と対向して設けられた第２電極とにより構成されており、第２電極は、行方向に配線された容量ライン（ＳＬ）４６と一体で形成されている。第１ＴＦＴ１０のソース及び保持容量Ｃｓの第１電極は、第２ＴＦＴ２０のゲートに接続され、ｐｃｈで構成された第２ＴＦＴ２０は、そのソースに駆動電源ライン（ＶＬ）４４が接続され、ドレインは、有機ＥＬ素子５０の陽極に接続されている。
【００３１】
１画素は以上の通りの回路構成を備え、各画素は、ここではＲ，Ｇ，Ｂのいずれかに対応しており、同色の画素は、行毎に所定ピッチだけ（図１では２画素弱）ずれて列方向に並んだデルタ配列となっている。また、データラインＤＬ４２は、行毎にずれ、かつデータライン４２を基準としてその左右に交互に配置される同色の画素の第１ＴＦＴ１０に接続されており、画素間を蛇行しながら列方向に延びる。
【００３２】
そして、本実施形態では、駆動電源ライン４４が、各画素をその形成領域内を横切りながら列方向に延びて各画素の第２ＴＦＴ２０と接続され、該第２ＴＦＴ２０を介して有機ＥＬ素子５０に電流を供給するレイアウトとなっている。
【００３３】
具体的には、まず、駆動電源ライン４４は、例えば図１の１行目のＲ画素を例に説明すると、Ｒ画素の第１ＴＦＴ１０がＲ用のデータライン４２と接続されている領域では、Ｒ画素のデータライン配置辺（第１辺：この画素では左側）と反対の第２辺（ここでは右側）に配置されている。
【００３４】
また、本実施形態では、各画素の第１及び第２ＴＦＴ１０及び２０は、画素の列方向に沿った対向辺（第１及び第２辺）のうち、同じ辺の付近（ここではデータラインの配置される第１辺側）に配置されている。従って、駆動電源ライン４４は第２ＴＦＴ２０と接続するために、第２辺側からデータライン４２の配置される第１辺側へとＲ画素内を横切って延び、第２ＴＦＴ２０との接続領域では、画素の第１辺側に配置されており、Ｒ用データライン４２と並んで列方向に延びている。
【００３５】
１行目のＲ画素に隣接するＧ画素においても、同様に、Ｇ用データライン４２がＧ画素の第１ＴＦＴ１０と接続される領域では、駆動電源ライン４４は、これらの接続の邪魔にならないよう、Ｇ用データライン４２と反対側の画素の第２辺側（右側）に配置され、Ｇ画素の第２ＴＦＴ２０と接続される領域では駆動電源ライン４４は、Ｇ用データライン４２と同じ画素の第１辺側（左側）に配置されている。
【００３６】
図１の２行目においては、例えば上記１行目のＲ画素の下行に相当するＧ画素に着目すると、２行目のＧ画素の第１ＴＦＴ１０とＧ用データライン４２との接続領域では、１行目のＲ画素にとっての第１辺側（ここでは左側）からほぼ直線状に列方向に延びた駆動電源ライン４４が、２行目のＧ画素にとっての第２辺側、つまりＧ用データライン４２の配置される第１辺側と反対側の辺（左側）に配置されている。
【００３７】
そして、この駆動電源ライン４４は２行目のＧ画素領域をやはり第２辺側から第１辺側へと横切り、Ｇ画素の第２ＴＦＴ２０とこの駆動電源ライン４４との接続領域では、Ｇ画素の第１辺側である右側に配置され、Ｇ画素の第１辺側に配置されるデータライン４２（Ｇ用）と並んで列方向に延びている。
【００３８】
駆動電源ライン４４が各画素を横切る位置は、各画素の発光領域を実質的に規定する有機ＥＬ素子５０の形成領域に影響を与えない位置であることが好ましい。アクティブマトリクス型の有機ＥＬ表示装置において、各画素の発光領域は、実質的には有機ＥＬ素子５０の形成領域、特に、画素毎に個別に形成される陽極の延在領域によってほぼ規定される。画素の残りの領域には、この有機ＥＬ素子５０を駆動するための第１及び第２ＴＦＴ１０，２０と保持容量Ｃｓなどが配置され、これら残りの領域は、元々、発光には寄与しない。従って、駆動電源ライン４４は、これら１画素内の発光に寄与しない領域をできる限り通るように配置することで発光面積が縮減されることを防止できる。このため、本実施形態では、駆動電源ライン４４は、画素の第２辺側から、画素内の第１ＴＦＴ１０と有機ＥＬ素子５０との間を、ゲートライン４０の延在方向に沿って横切り、該画素の第１辺側においてデータライン４２と並んで列方向に延びるレイアウトが採用されている。
【００３９】
第２ＴＦＴ２０は有機ＥＬ素子５０に駆動電源ライン４４からの電流を供給するので、有機ＥＬ素子５０の形成領域の近くに配置されることが多く、一方、ゲートライン４０からの選択信号を受けてデータ信号を取り込む第１ＴＦＴ１０は、ゲートライン４０の近くに配置されることが多い。従って、できるだけ有機ＥＬ素子５０の形成領域を避け、かつデータライン４２とは交差しないように駆動電源ライン４４を配置するため、駆動電源ライン４４を発光領域（有機ＥＬ素子５０の形成領域）と第１ＴＦＴ１０の形成領域との間に通すことは好適である。
【００４０】
ここで、第２ＴＦＴ２０のゲート電極は、第１ＴＦＴ１０のソース（又はドレイン）に電気的に接続されており、上述のように有機ＥＬ素子５０と第１ＴＦＴ１０との間を横切る駆動電源ライン４４は、この第２ＴＦＴ２０のゲートと第１ＴＦＴ１０のソースとの間の配線経路と交差することとなる。一方、図１に示すように、駆動電源ライン４４は、データライン４２と交差することなく配線され、この２つのライン４２及び４４は、互いに例えばＡｌなどの同一材料を用い、これを同時にパターニングして形成されている。また、ゲートライン４０、保持容量ライン４６、及び第２ＴＦＴのゲート電極は、上記駆動電源ライン４４及びデータライン４２との間に層間絶縁層を挟んで下層に、例えばＣｒなどを用い、これらは同時にパターニングして形成されている。従って、上述のように、駆動電源ライン４４が画素内を横切ることにより、この駆動電源ライン４４と、第２ＴＦＴ２０のゲートとが交差することとなっても、第２ＴＦＴ２０のゲートと上記駆動電源ライン４４との層間は層間絶縁層によって絶縁されており、駆動電源ライン４４は、この第２ＴＦＴ２０のゲート電極、或いはこのゲート電極と一体の配線層の上層において比較的自由に配線することができる。但し、カップリング容量等が形成されることから、できる限り配線同士が重ならないようにすることが好ましい。
【００４１】
図２は、上述のような回路レイアウトに基づいた画素平面構造の一例を示しており、図３の（ａ）、（ｂ）に図２のＡ−Ａ線に沿った断面（第１ＴＦＴ断面）、Ｂ−Ｂ線に沿った断面（第２ＴＦＴ断面）をそれぞれ示している。図２に示す例では、同色の画素が行毎に１．５画素ずれたデルタ配列となっている。図２では、１画素を構成する有機ＥＬ素子５０、第１，第２ＴＦＴ１０、２０、及び保持容量Ｃｓは、ゲートライン４０と、データライン４２とによって規定された領域に構成されている。
【００４２】
第１ＴＦＴ１０は、ゲートラインＧＬとデータラインＤＬとの交差部近傍に形成されている。図２の例では、１行目の各画素の第１ＴＦＴ１０は、該画素の左側（画素の第１辺側）に配置され、２列目の各画素の第１ＴＦＴ１０は、該画素の右側（画素の第１辺側）にそれぞれ配置されている。
【００４３】
ガラスなどの透明絶縁基板１の上には図３（ａ）に示すように第１ＴＦＴ１０の能動層６が形成されており、この能動層６には、レーザアニール処理によってａ−Ｓｉを多結晶化して得たｐ−Ｓｉが用いられている。ゲートライン４０から該ゲートライン４０と一体のゲート電極２が突出形成され、能動層６を覆って形成されたゲート絶縁膜４の上に２カ所ゲート電極２が配置され、回路的にダブルゲート構造のＴＦＴが形成されている。能動層６はゲート電極２の直下の領域がチャネル領域６ｃとなり、チャネル領域６ｃの両側には、ここではリン（Ｐ）などの不純物がドープされたドレイン領域６ｄ、ソース領域６ｓが形成され、ｎｃｈ−ＴＦＴが構成されている。
【００４４】
第１ＴＦＴ１０のドレイン領域６ｄは、第１ＴＦＴ１０全体を覆って形成される層間絶縁膜１４の上に形成され、画素に対応した色のデータ信号を供給するデータライン４２と、該層間絶縁膜１４及びゲート絶縁膜４とに開口されたコンタクトホールで接続されている。
【００４５】
第１ＴＦＴ１０のソース領域６ｓには、保持容量Ｃｓが接続されている。この保持容量Ｃｓは、第１電極７と第２電極８とが層間にゲート絶縁膜４を挟んで重なっている領域に形成されている。第１電極７は、図２のようにゲートライン４０と同様行方向に延び、ゲートと同一材料から形成された容量ライン４６と一体で形成されている。また、第２電極８は、第１ＴＦＴ１０の能動層６と一体で、該能動層６が第１電極７の形成位置まで延出して構成されている。この第２電極８は、図２に示すように第１及び第２ＴＦＴ１０，２０の配置される画素の第１辺側でコネクタ４８を介して第２ＴＦＴ２０のゲート電極２４に接続されている。
【００４６】
本実施形態において、第２ＴＦＴ２０は、１画素内で、上記第１ＴＦＴ１０と同様にこの画素にデータ信号を供給するデータライン４２の配置サイドに形成される。つまり、概ね四角形の画素の列方向に延びる対向する２辺のうち、データライン４２の配置される第１辺側に、第１ＴＦＴ１０及び第２ＴＦＴ２０のいずれもが配置されている。この第２ＴＦＴ２０は、図３（ｂ）のような断面構造を備え、本実施形態では、データライン４２の延在方向（列方向）沿った長いチャネル１６ｃを備えている。第２ＴＦＴ２０の能動層１６は、上記第１ＴＦＴ１０の能動層６と同時に基板１上に形成されたものであり、レーザアニール処理により、ａ−Ｓｉが多結晶化されて形成された多結晶シリコンが用いられている。
【００４７】
この第２ＴＦＴ２０のチャネル長方向は細長い形状の１画素の長手方向に沿うように配置されている。必ずしも、このような向きにチャネル長方向を設定する必要はなく、また図示するようにチャネル長を非常に長くする必要はない。しかし、データラインの延在方向にチャネル長方向が向き、かつ十分長いチャネル長とすれば、例えばパルス状のレーザをこのチャネル長方向に走査した場合、第２ＴＦＴ２０の全能動層領域が１回のパルスだけで多結晶化されず、必ず複数回レーザ照射を受けて多結晶化することが可能となる。このため、異なる位置の画素の第２ＴＦＴ２０との間でトランジスタ特性に大きな差が出ることを防止することが可能となる。
【００４８】
多結晶シリコンからなる能動層１６の上にはゲート絶縁膜４が形成され、このゲート絶縁膜４の上に第１ＴＦＴ１０と同様、第２ＴＦＴ２０のゲート電極２４が形成されている。この第２ＴＦＴ２０のゲート電極２４は、上記コネクタ４８によって、第１ＴＦＴ１０の能動層６と一体の保持容量Ｃｓの第２電極８に接続されており、画素の第１辺側の端に配置されたコネクタ４８から延びてゲート絶縁膜４上の能動層１６上方を広く覆うようにパターニングされている。
【００４９】
第２ＴＦＴ２０の能動層１６は、ゲート電極２４によって上方が覆われている領域がチャネル領域１６ｃであり、このチャネル領域１６ｃの両側にはそれぞれソース領域１６ｓと、ドレイン領域１６ｄが形成されている。能動層１６のソース領域１６ｓは、画素の第１辺側（図２では画素の第１辺側であって、かつコネクタ４８と有機ＥＬ素子５０との間）において、能動層１６上のゲート絶縁膜４及び層間絶縁膜１４を貫通して形成されたコンタクトホールを介し、駆動電源ライン４４と接続されている。上述のように、駆動電源ライン４４は、第１ＴＦＴ１０とデータライン４２との接続領域では、画素の第２辺側に配置されているが、第２ＴＦＴ２０と駆動電源ライン４４との接続領域より下の位置（図中の下方向）では、画素の第１辺側においてデータライン４２と並んで列方向に延びている。そして、図２の２行目の画素では、この駆動電源ライン４４は、保持容量Ｃｓと有機ＥＬ素子５０との間をこの画素の第２辺側から第１辺側へと行方向に横切って第２ＴＦＴ２０の能動層１６と接続され、この２行目の画素にデータ信号を供給するデータライン４２と平行に列方向に延びている。
【００５０】
なお、第１ＴＦＴ１０及び第２ＴＦＴ２０は、図２及び図３に示すような形状や構造に限られないが、駆動電源ライン４４を簡潔に配線するために、少なくとも第１ＴＦＴ１０とデータライン４２とのコンタクト位置、第２ＴＦＴ２０と駆動電源ライン４４とのコンタクト位置が、それぞれ画素の同一辺側（例えば第１辺側）に配置することが必要である。
【００５１】
コネクタ４８は、図２のようにデータライン４２と、能動層１６と駆動電源ライン４４との接続位置との間に、駆動電源ライン４４を避けるように配置しており、コネクタ４８は、データライン４２及び上記駆動電源ライン４４と同一の、例えばＡｌを用い、これらのラインと同時にパターニング形成することが可能となっている。また、図２に示す例では、コネクタ４８が、駆動電源ライン４４と能動層１６とのコンタクトを行方向に迂回するように配置されていることで、各画素は、第１ＴＦＴ１０及び保持容量Ｃｓの形成領域と、第２ＴＦＴ２０及び有機ＥＬ素子５０の形成領域とで、その行方向の中心が互いに少しずれているが、全体としては、ほぼ矩形或いは矩形に近い形状となっている。もちろん、矩形又は矩形に近似した形状には限られないが、画素のデータラインの通る辺側に第１及び第２ＴＦＴ１０，２０を配置し、一部では駆動電源ラインＶＬも同じ辺を通る構成を採用することが好ましい。
【００５２】
コネクタ４８から能動層１６の延在領域に向かって引き出された第２ＴＦＴ２０のゲート電極２４は、コネクタ４８の付近で、間に層間絶縁膜１４を挟んで駆動電源ライン４４と交差している。
【００５３】
第２ＴＦＴ２０のドレイン領域１６ｄは、マトリクスの次行に相当するゲートライン４０の近傍で、ゲート絶縁膜４及び層間絶縁膜１４を貫通して形成されたコンタクトホールを介し、上記駆動電源ライン４４等と同一材料で同時に形成されたコネクタ２６と接続されている。このコネクタ２６は、能動層１６とのコンタクト位置から有機ＥＬ素子５０の後述する陽極形成領域に延び、上記駆動電源ライン４４、データライン４２及びコネクタ４８，２６を覆って基板全面に形成された第１平坦化絶縁層１８に開口されたコンタクトホールを介して有機ＥＬ素子５０の陽極５２と電気的に接続されている。
【００５４】
また、図３（ｂ）に示すように、上記第１平坦化絶縁層１８の上には、有機ＥＬ素子５０の陽極５２の形成中央領域のみ開口され、陽極５２のエッジを覆い、また配線領域及び第１及び第２ＴＦＴの形成領域を覆って第２平坦化絶縁層６１が形成されている。そして、有機ＥＬ素子５０の発光素子層５１が、陽極５２及び第２平坦化絶縁層６１上に形成されている。また発光素子層５１の上には全画素共通の金属電極５７が形成されている。
【００５５】
有機ＥＬ素子５０は、ＩＴＯ(Indium Tin Oxide）等からなる透明の陽極５２と、例えばＡｌなどの金属からなる陰極５７との間に有機化合物が用いられた発光素子層（有機層）５１が形成されて構成されており、本実施形態では、図３（ｂ）に示すように基板１側から陽極５２、発光素子層５１、陰極５７がこの順に積層されている。
【００５６】
発光素子層５１は、この例では、陽極側から、例えばホール輸送層５４、有機発光層５５、電子輸送層５６が例えば真空蒸着によって順に積層されている。また、少なくとも発光層５５は発光色毎に異なる材料が用いられているが、他のホール輸送層５４、電子輸送層５６は、図３に示すように全画素に対して共通で形成することも可能である。各層に用いられる材料は、一例として以下の通りである。
【００５７】
ホール輸送層５４：ＮＢＰ、
発光層５５：レッド（Ｒ）・・・ホスト材料（Ａｌｑ3）に赤色のドーパント（ＤＣＪＴＢ）をドープ、
グリーン（Ｇ）・・・ホスト材料（Ａｌｑ3）に緑色のドーパント（Coumarin 6）をドープ、
ブルー（Ｂ）・・・ホスト材料（Ａｌｑ3）に青色のドーパント(Perylene)をドープ、
電子輸送層５６：Ａｌｑ3、
また、陰極５７と電子輸送層５６との間には例えばフッ化リチウム（ＬｉＦ）等を用いた電子注入層を形成していても良い。またホール輸送層はそれぞれ異なる材料を用いた第１及び第２ホール輸送層から構成されていても良い。また、各発光素子層５１は少なくとも発光材料を含有する発光層５５を備えているが、用いる材料によっては上記ホール輸送層や、電子輸送層などは必ずしも必要でないこともある。なお、略称にて記載した材料の正式名称は、それぞれ、
「ＮＢＰ」・・・N,N'-Di((naphthalene-1-yl)-N,N'-diphenyl-benzidine)、
「Ａｌｑ3」・・・Tris(8-hydroxyquinolinato)aluminum、
「ＤＣＪＴＢ」・・・(2-(1,1-Dimethylethyl)-6-(2-(2,3,6,7-tetrahydro-1,1,7,7-tetramethyl-1H,5H-benzo[ij]quinolizin-9-yl)ethenyl)-4H-pyran-4-ylidene)propanedinitrile、
「Coumarin 6」・・・3-(2-Benzothiazolyl)-7-(diethylamino)coumarin、
「ＢＡｌｑ」・・・(1,1'-Bisphenyl-4-0lato)bis(2-methyl-8-quinolinplate-N 1,08)Aluminum、である。但し、もちろんこのような構成には限られない。
【００５８】
図２にも示されているように、デルタ配列が採用されていても、配線が斜め方向に引き回される領域が無く、本実施形態では各画素、特に有機ＥＬ素子５０の形成領域は概ね矩形とすることが可能となっている。例えば図５に示すようなレイアウトでは、デルタ配列の画素のずれ量が大きくなるほど、画素の形状は「＞」や「＜」のように大きく屈曲することとなり、有機ＥＬ素子の形成領域も同様に屈曲したパターンとせざるを得なくなる。ここで、上述のように発光素子層５１は、現在のところ真空蒸着によって形成されており、画素毎に個別パターンの蒸着層を形成するためには、パターンに応じた開口部を備えた蒸着マスクを基板と蒸着源との間に配置して蒸着を行う必要がある。このような蒸着マスクに形成した開口部により有機層をパターニングする場合、途中で大きく屈折したような複雑な開口パターンは、単純な矩形のパターンと比較して均一な蒸着が難しくなると考えられる。従って、本実施形態のように画素の各素子のレイアウト及び駆動電源ライン４４の配線パターンを工夫することにより、有機ＥＬ素子５０の有機層（蒸着層）をより均一に形成することも可能となる。
【００５９】
【発明の効果】
以上説明したように、この発明においては、デルタ配列のように同色の画素が所定ピッチづつずれて配置されている場合であっても、各画素にデータ信号を供給するデータラインと、各画素に電力を供給する駆動電源ラインとを簡潔に配線することができる。特に、駆動電源ラインの配線パターンについてもデータラインと同様に配線長を最小限として配線でき、各画素の発光領域を最大限確保して明るく高解像度のカラー表示装置を実現することが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施形態に係る画素配列を示す概略図である。
【図２】  図１の配列のより具体的な平面図である。
【図３】  図２のＡ−Ａ線及びＢ−Ｂ線に沿った断面構造を示す図である。
【図４】  アクティブマトリクス型の有機ＥＬ表示装置の１画素当たりの回路構成を示す図である。
【図５】  デルタ配列を採用した場合に予想されるアクティブマトリクス型の有機ＥＬ表示装置のレイアウト例である。
【符号の説明】
１  基板（ガラス基板）、２，２４  ゲート電極、４  ゲート絶縁膜、６，１６  能動層、７  保持容量第１電極、８  保持容量第２電極、１０  第１ＴＦＴ（スイッチング用ＴＦＴ）、１４  層間絶縁膜、１８  平坦化絶縁層、２０  第２ＴＦＴ（素子駆動用ＴＦＴ）、２６，４８  コネクタ、４０  ゲートライン（ＧＬ，選択ライン）、４２  データライン（ＤＬ）、４４  駆動電源ライン（ＶＬ）、４６  容量ライン（ＳＬ）、５０  有機ＥＬ素子、５１  発光素子層、５２  陽極、５４  ホール輸送層、５５  有機発光層、５６  電子輸送層、５７  陰極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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