(57)【特許請求の範囲】
【請求項１】
外部制御信号を受信し内部命令を出力する状態制御手段、
該状態制御手段からの内部命令を受信し、バースト長だけカラム動作のアクティブ状態を維持するためのバースト制御信号を出力するバースト長制御手段、
外部クロック信号を受信し、該外部クロック信号のライジングエッジにパルスを有するパルスクロック信号及び前記外部クロック信号と位相が逆である反転クロック信号を出力するクロックバッファ手段、
前記バースト制御信号を受信して、該バースト制御信号と位相が逆である反転バースト制御信号、及び前記バースト制御信号のライジングエッジにおいてパルス形のテストモードバースト制御信号を出力するバースト制御信号発生手段、
テストモードを表わすテストモード信号により制御され、正常動作時にはパルスクロック信号に同期して前記反転バースト制御信号を利用し、テスト動作時には反転クロック信号に同期して前記テストモードバースト制御信号を利用し、バースト終了時点を表わすバースト終了信号を出力するバースト終了制御手段、及び
前記バースト終了信号に応答して、プリチャージ動作を行うプリチャージ制御手段を含んで構成されていることを特徴とする半導体メモリ装置。
【請求項２】
前記バースト終了制御手段が、
前記テストモード信号に応答して、正常モードではパルスクロック信号に同期して反転バースト制御信号を駆動し、テストモードでは反転クロック信号に同期して、前記テストモードバースト制御信号を駆動する比較手段、及び
該比較手段からの出力信号に応答して、前記バースト終了信号を出力するバースト終了信号発生手段を含んで構成されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記比較手段が、
前記テストモード信号に応答して、反転バースト制御信号を選択的に伝送する第１伝送手段、
前記テストモード信号に応答して、前記テストモードバースト制御信号を選択的に伝送する第２伝送手段、
前記テストモード信号に応答して、前記パルスクロック信号を選択的に伝送する第３伝送手段、
前記テストモード信号に応答して、前記反転クロック信号を選択的に伝送する第４伝送手段、
前記第１伝送手段及び第２伝送手段により選択的に伝送された信号が相互に接続されたゲートに印加され、ドレインが相互に接続され、ソースに電源電圧が印加されるｐＭＯＳトランジスタと第１ＮＭＯＳトランジスタ、及び
前記第３伝送手段と第４伝送手段により選択的に伝送された信号がゲートに印加され、前記第１ｎＭＯＳトランジスタのソースにドレインが接続され、ソースが接地電圧に接続された第２ｎＭＯＳトランジスタを含んで構成されていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記バースト終了信号発生手段が、
前記比較手段からの出力信号をラッチするラッチ手段、
該ラッチ手段からの出力信号を一定時間遅延させる遅延手段、及び
前記比較手段からの出力信号と前記遅延手段からの出力信号との論理組み合わせを行い、前記バースト終了信号を出力する論理演算手段を含んで構成されていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記バースト終了信号発生手段が、
前記比較手段からの出力信号を接地電圧でリセットさせるスイッチング手段をさらに含むことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記バースト制御信号発生手段が、
前記バースト制御信号を反転させて前記反転バースト制御信号を出力する反転手段、
前記バースト制御信号を一定時間遅延させる遅延手段、及び
前記バースト制御信号及び前記遅延手段からの出力信号の論理組み合わせを行い、テストモードバースト制御信号を出力する論理演算手段を含んで構成されていることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、より詳しくは、バースト長だけカラム動作のアクティブ状態を維持するバースト制御信号に代えて、テスト動作時には短いパルス信号を生成することにより、高い周波数でも、短い時間で正確にテストを行うことができる半導体メモリ装置に関する。
【０００２】
【従来の技術】
図１は、従来の技術に係る半導体メモリ装置を示すブロック図である。従来の技術に係る半導体メモリ装置は、状態制御部１、クロックバッファ２、バースト長制御部３、バースト終了制御部４及びプリチャージ制御部５で構成されている。
【０００３】
状態制御部１は、外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥを受信して動作命令ＲＡＣＴ＜０：Ｎ＞、ＣＡＣＴ＜０：Ｎ＞、ＷＴＡを発生する。
【０００４】
クロックバッファ２は、外部クロック信号ＥＸＣＬＫを受信して、外部クロック信号ＥＸＣＬＫのライジングエッジで短いパルスを有するパルスクロック信号ＣＬＫＰ、及び外部クロック信号ＥＸＣＬＫと位相が逆である反転クロック信号ＣＬＫＢを発生する。
【０００５】
バースト長制御部３は、カラムアクティブ命令ＣＡＣＴ＜０：Ｎ＞に応答して、バースト長（Burst Length、以下、ＢＬと記す）だけカラム動作のアクティブ状態を維持させるためのバースト制御信号／ＹＢＳＴを出力する。
【０００６】
バースト終了制御部４は、バースト制御信号／ＹＢＳＴを利用してバースト長ＢＬが終る時点を検出し、バースト終了を知らせるバースト終了信号ＹＢＳＴＥＮＤを出力する。
【０００７】
プリチャージ制御部５は、オートプリチャージを含むライト命令ＷＴＡに応答して、半導体メモリ装置のプリチャージ動作を行うプリチャージ信号ＩＰＣＧを発生する。
【０００８】
図２は、図１に示した半導体メモリ装置におけるバースト終了制御部４を示す詳細な回路図である。
【０００９】
バースト終了制御部４は、比較部６とバースト終了信号発生部７とで構成されている。これらのうち、比較部６は、テストモード信号ＴＭに応答して、クロックバッファ２から出力され選択的に伝送されてくるパルスクロック信号ＣＬＫＰ又は反転クロック信号ＣＬＫＢによってイネーブルされ、バースト制御信号／ＹＢＳＴを駆動する。また、バースト終了信号発生部７は、パワーアップ信号／ＰＷＲによってリセットされ、比較部６からの出力信号ＣＯＭを利用してバースト終了信号ＹＢＳＴＥＮＤを出力する。
【００１０】
上記の比較部６は、ゲート及びドレインが相互に接続されたｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１、伝送ゲートＴＧ１、ＴＧ２、ｎＭＯＳトランジスタＮＭ２及びインバータＩＶ１を含んで構成されている。ここで、ｐＭＯＳトランジスタＰＭ１及びｎＭＯＳトランジスタＮＭ１には、それぞれのゲートに、バースト長制御部３から、バースト制御信号ＹＢＳＴの反転信号／ＹＢＳＴが伝送される。なお、ｐＭＯＳトランジスタＰＭ１のソースには電源電圧ＶＣＣが印加される。また、伝送ゲートＴＧ１、ＴＧ２は、テストモード信号ＴＭ及びインバータＩＶ１により反転された信号に応答して、クロックバッファ２から出力されたパルスクロック信号ＣＬＫＰ又は反転クロック信号ＣＬＫＢをそれぞれ選択的に受信する。また、ｎＭＯＳトランジスタＮＭ２は、ドレインがｎＭＯＳトランジスタＮＭ１のソースに接続され、ソースが接地電源ＶＳＳに接続されており、そのゲートには、伝送ゲートＴＧ１又はＴＧ２により選択されたクロック信号ＣＬＫＰ又はＣＬＫＢが伝送される。
【００１１】
バースト終了信号発生部７は、ラッチ部８と、遅延部９と、ノアゲートＮＯＲ１と、インバータＩＮＶ８と、ｎＭＯＳトランジスタＮＭ３とを含んで構成されている。ラッチ部８は、比較部６のｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１とが相互に接続されたドレインから出力される出力信号ＣＯＭをラッチする２つのインバータＩＮＶ２、ＩＮＶ３で構成されている。また、遅延部９は、ラッチ部８からの出力信号を一定時間遅延させる偶数個のインバータＩＮＶ４〜ＩＮＶ７で構成されている。ノアゲートＮＯＲ１は、遅延部９からの出力信号及び比較部６からの出力信号ＣＯＭを論理演算し、インバータＩＮＶ８は、ノアゲートＮＯＲ１からの出力信号を反転させてバースト終了信号ＹＢＳＴＥＮＤを出力する。さらに、ｎＭＯＳトランジスタＮＭ３は、パワーアップ信号／ＰＷＲに応答して、比較部６からの出力信号ＣＯＭをローレベルにリセットさせる。
【００１２】
図３を参照し、上記のような構成を有する従来の技術に係る半導体メモリ装置の動作を以下に説明する。
【００１３】
図３は、図１に示した半導体メモリ装置の正常モードにおける動作を示すタイミングチャートである。テストモード信号ＴＭがローレベルになると、ローアクティブ命令ＲＡＣＴ＜０＞を受信してローアクティブ化され、オートプリチャージを含むライト命令ＷＴＡを受信してライト動作が行われる。バースト長ＢＬが終ると、バースト制御信号／ＹＢＳＴがローレベルからハイレベルにディスエーブルされてライト動作が終了する。バースト制御信号／ＹＢＳＴがディスエーブルされると、パルスクロック信号ＣＬＫＰのライジングエッジで、短いパルスを有するバースト終了信号ＹＢＳＴＥＮＤを出力する。
【００１４】
次いで、バースト終了信号ＹＢＳＴＥＮＤが、プリチャージ制御部５に伝送されて、短いパルスを有するプリチャージ信号ＩＰＣＧが出力される。したがって、半導体メモリ装置は、プリチャージ信号ＩＰＣＧに応答してプリチャージ動作を行うことになる。
【００１５】
図４は、図１に示した半導体メモリ装置のテストモードにおける動作を示すタイミングチャートである。テストモードにおける動作を、図４を参照して説明すると次のとおりである。
【００１６】
テストモード信号ＴＭがハイレベルになると、ローアクティブ命令ＲＡＣＴ＜０＞を受信してローアクティブ化され、オートプリチャージを含むライト命令ＷＴＡを受信してライト動作が行われる。
【００１７】
バースト長ＢＬが終ると、バースト制御信号／ＹＢＳＴがローレベルからハイレベルにディスエーブルされてライト動作が終了する。
【００１８】
バースト制御信号／ＹＢＳＴがディスエーブルされると、バースト終了信号ＹＢＳＴＥＮＤが、反転クロック信号ＣＬＫＢのライジングエッジで短いパルスを生成する。
【００１９】
次いで、バースト終了信号ＹＢＳＴＥＮＤは、プリチャージ制御部５に伝送されて、短いパルスを有するプリチャージ信号ＩＰＣＧが出力される。したがって、半導体メモリ装置では、プリチャージ信号ＩＰＣＧに応答してプリチャージ動作が実行される。
【００２０】
このように、反転クロック信号ＣＬＫＢのフォーリングエッジでライト動作が行われ、ライジングエッジでプリチャージ動作が実行される。すなわち、外部クロック信号ＥＸＣＬＫのライジングエッジでライト動作が実行され、外部クロック信号ＥＸＣＬＫのフォーリングエッジでオートプリチャージ動作が実行される。そのため、テスト装置のクロック周波数の２倍の速度でテストを行うことができる。さらに、ライト動作とプリチャージ動作が１クロック毎に行われるため、テスト時間が短縮されることになる。
【００２１】
このようなテストモードによるデータの入力からプリチャージ命令の入力までの時間を表わすパラメータ（プリチャージ命令へのデータ：ｔＤＰＬ）が、スクリーニングされる。ここで、バースト長ＢＬは１にセットされ、各単位メモリセルに対するオートプリチャージを含むライト命令ＷＴＡが、それぞれの単位メモリセルに対して２クロック毎に伝送される。
【００２２】
しかし、このような方法等を用いるテスト装置は、半導体メモリ装置の動作可能周波数に相当する動作周波数を有していなければならないので、単位メモリセル毎にライトとプリチャージを行うための２つずつのクロックが必要になる。
【００２３】
したがって、正確なパラメータｔＤＰＬをスクリーニングするためには、半導体メモリ装置の動作周波数が変わる度に、その周波数に合うテスト装置に取り替えなければならないという問題点がある。
【００２４】
さらに、このような方法では、バースト制御信号／ＹＢＳＴのパルス幅が一定の値に定められている。また、バースト制御信号／ＹＢＳＴがローレベルからハイレベルにディスエーブルされた後、反転クロック信号ＣＬＫＢのライジングエッジで、バースト終了信号ＹＢＳＴＥＮＤにパルスが生成される。そのため、図５に示した、テストモードにおける動作を示すタイミングチャートから明らかなように、高い周波数の外部クロック信号ＥＸＣＬＫが入力されると、所望の外部クロック信号ＥＸＣＬＫのフォーリングエッジで、バースト終了信号ＹＢＳＴＥＮＤのパルスを生成させることができない。
【００２５】
そして、外部クロック信号ＥＸＣＬＫの次のフォーリングエッジで、バースト終了信号ＹＢＳＴＥＮＤのパルスが生成されてプリチャージが行われることになる。そのため、プリチャージ動作が所望の時点より１クロック遅い時点で実行される。したがって、パラメータｔＤＰＬの正確なスクリーニングを行うことができないので、テスト時間が長くなるという問題点がある。
【００２６】
【発明が解決しようとする課題】
本発明の目的は、テスト動作時に、パルス発生器を用いてカラムバースト信号のライジングエッジで短いパルス信号であるカラムバースト信号を出力させ、高い周波数の動作クロック信号が入力される半導体メモリ装置を、低い周波数の動作クロック信号に同期して動作するテスト装置によってテストできるようにし、短い時間で正確にテストを行うことができる半導体メモリ装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、外部制御信号を受信し内部命令等を出力する状態制御手段、該状態制御手段からの内部命令を受信し、バースト長だけカラム動作のアクティブ状態を維持するためのバースト制御信号を出力するバースト長制御手段、外部クロック信号を受信し、該外部クロック信号にライジングエッジでパルスを有するパルスクロック信号及び前記外部クロック信号と位相が逆である反転クロック信号を出力するクロックバッファ手段、前記バースト制御信号を受信して、該バースト制御信号と位相が逆である反転バースト制御信号、及び前記バースト制御信号のライジングエッジにおいてパルス形のテストモードバースト制御信号を出力するバースト制御信号発生手段、テストモードを表わすテストモード信号により制御され、正常動作時にはパルスクロック信号に同期して前記反転バースト制御信号を利用し、テスト動作時には反転クロック信号に同期して前記テストモードバースト制御信号を利用し、バースト終了時点を表わすバースト終了信号を出力するバースト終了制御手段、及び前記バースト終了信号に応答して、プリチャージ動作を行うプリチャージ制御手段を含んで構成されていることを特徴としている。
【００２８】
【発明の実施の形態】
前述の本発明の目的、本発明の特徴及び効果を、図面を参照し、本発明に係る実施の形態を基に詳細に説明する。
【００２９】
図６は、本発明の好ましい実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
【００３０】
図６に示した実施の形態に係る半導体メモリ装置は、状態制御部１０、クロックバッファ２０、バースト長制御部３０、バースト終了制御部４０、プリチャージ制御部５０及びバースト制御信号発生部６０を含んで構成されている。
【００３１】
状態制御部１０は、外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥを受信して、動作命令（内部命令）ＲＡＣＴ、ＣＡＣＴ及びＷＴＡを出力する。
【００３２】
クロックバッファ２０は、外部クロック信号ＥＸＣＬＫを受信して、外部クロック信号ＥＸＣＬＫのライジングエッジに短いパルスを有するパルスクロック信号ＣＬＫＰと、外部クロック信号ＥＸＣＬＫと位相が逆である反転クロック信号ＣＬＫＢとを出力する。
【００３３】
バースト長制御部３０は、カラムアクティブ命令ＣＡＣＴに応答して、バースト長ＢＬだけカラム動作のアクティブ状態を維持させるためのバースト制御信号ＹＢＳＴを出力する。
【００３４】
バースト制御信号発生部６０は、バースト長制御部３０のバースト制御信号ＹＢＳＴを受信し、バースト制御信号ＹＢＳＴと位相が逆である反転バースト制御信号／ＹＢＳＴ、及びバースト制御信号ＹＢＳＴのライジングエッジで短いパルスを有する信号であるパルス形のテストモードバースト制御信号ＹＢＳＴＭを出力する。
【００３５】
バースト終了制御部４０は、正常モードでは反転バースト制御信号／ＹＢＳＴを利用し、テストモードではテストモードバースト制御信号ＹＢＳＴＭを利用してバースト長ＢＬが終る時点を検出し、バースト終了を知らせるバースト終了信号ＹＢＳＴＥＮＤを出力する。
【００３６】
プリチャージ制御部５０は、バースト終了信号ＹＢＳＴＥＮＤに応答して、半導体メモリ装置のプリチャージ動作を行うプリチャージ信号ＩＰＣＧを出力する。
【００３７】
図７は、本実施の形態に係る半導体メモリ装置のバースト制御信号発生部６０を示す詳細な回路図である。
【００３８】
バースト制御信号発生部６０は、バースト制御信号ＹＢＳＴを反転させて反転バースト制御信号／ＹＢＳＴを出力するインバータＩＮＶ１１（反転手段）と、バースト制御信号ＹＢＳＴを一定時間遅延させる奇数個のインバータＩＮＶ１２〜ＩＮＶ１６で構成された遅延部６１と、バースト制御信号ＹＢＳＴ及び遅延部６１からの出力信号の論理組み合わせを行い、テストモードバースト制御信号ＹＢＳＴＭを出力するナンドゲートＮＤ１１（論理演算手段）とを含んで構成されている。
【００３９】
図８は、本実施の形態に係る半導体メモリ装置のバースト終了制御部４０を示す詳細な回路図である。
【００４０】
バースト終了制御部４０は、テストモード信号ＴＭに応答して、正常モードではパルスクロック信号ＣＬＫＰにより反転バースト制御信号／ＹＢＳＴを駆動し、テストモードでは反転クロック信号ＣＬＫＢによりテストモードバースト制御信号ＹＢＳＴＭを駆動する比較部７０と、比較部７０からの出力信号ＣＯＭに応答して、バースト終了信号ＹＢＳＴＥＮＤを出力するバースト終了信号発生部８０とを含んで構成されている。
【００４１】
ここで、比較部７０は、テストモード信号ＴＭ及びインバータＩＮＶ１７によって反転されたテストモード信号／ＴＭに応答して、反転バースト制御信号／ＹＢＳＴ、テストモードバースト制御信号ＹＢＳＴＭをそれぞれ選択的に伝送する伝送ゲートＴＧ１１、ＴＧ１２（それぞれ、第１伝送手段、第２伝送手段）と、テストモード信号ＴＭ及びインバータＩＮＶ１８によって反転されたテストモード信号／ＴＭに応答して、パルスクロック信号ＣＬＫＰ、反転クロック信号ＣＬＫＢをそれぞれ選択的に伝送する伝送ゲートＴＧ１３、ＴＧ１４（それぞれ、第３伝送手段、第４伝送手段）と、伝送ゲートＴＧ１１、ＴＧ１２により選択的に伝送された信号が相互に接続されたゲートに印加され、ドレインが相互に接続され、ソースに電源電圧ＶＣＣが印加されるｐＭＯＳトランジスタＰＭ１１と及びｎＭＯＳトランジスタＮＭ１１と、伝送ゲートＴＧ１３、ＴＧ１４により選択的に伝送された信号がゲートに印加され、ｎＭＯＳトランジスタＮＭ１１のソースにドレインが接続され、ソースが接地電圧ＶＳＳに接続されたｎＭＯＳトランジスタＮＭ１２とを含んで構成されている。
【００４２】
バースト終了信号発生部８０は、比較部７０からの出力信号ＣＯＭをラッチする２つのインバータＩＮＶ１９、ＩＮＶ２０で構成されたラッチ部８１と、ラッチ部８１からの出力信号を一定時間遅延させる偶数個のインバータＩＮＶ２１〜ＩＮＶ２４で構成された遅延部８２と、比較部７０からの出力信号ＣＯＭと遅延部８２からの出力信号との論理組み合わせを行うノアゲートＮＯＲ１１と、ノアゲートＮＯＲ１１からの出力信号を反転させてバースト終了信号ＹＢＳＴＥＮＤを出力するインバータＩＮＶ２５と、パワーアップ信号／ＰＷＲがゲートに伝送され、比較部７０からの出力信号ＣＯＭを接地電圧ＶＳＳにリセットするｎＭＯＳトランジスタＮＭ１３（スイッチング手段）とを含んで構成されている。
【００４３】
このような構成を有する本実施の形態に係る半導体メモリ装置の動作を説明すると、次の通りである。
【００４４】
先ず、正常モードである場合、テストモード信号ＴＭがローレベルになり、オートプリチャージを含むライト命令ＷＴＡが伝送されるとライト動作が行われ、バースト長ＢＬの後に反転バースト制御信号／ＹＢＳＴがハイレベルにディスエーブルされる。
【００４５】
このとき、テストモード信号ＴＭがローレベルであるため、反転バースト制御信号／ＹＢＳＴがディスエーブルされ、その後パルスクロック信号ＣＬＫＰのライジングエッジで、バースト終了信号ＹＢＳＴＥＮＤにパルスが生成される。
【００４６】
プリチャージ制御部５０は、バースト終了信号ＹＢＳＴＥＮＤを利用してプリチャージ信号ＩＰＣＧを出力し、プリチャージ信号ＩＰＣＧによってプリチャージ動作が実行される。
【００４７】
図９は、図６に示した本実施の形態に係る半導体メモリ装置のテストモードにおける動作を示すタイミングチャートである。テストモードである場合、図９のタイミングチャートに示されているように、テストモード信号ＴＭがハイレベルになり、オートプリチャージを含むライト命令ＷＴＡが伝送されるとライト動作が行われ、バースト制御信号発生部６０はバースト制御信号／ＹＢＳＴを利用してテストモードバースト制御信号ＹＢＳＴＭを出力する。
【００４８】
テストモードバースト制御信号ＹＢＳＴＭは、バースト制御信号発生部６０で、バースト制御信号ＹＢＳＴのライジングエッジにおいて遅延部６１の遅延時間に相当するパルス幅を有する短いパルスを生成する。
【００４９】
テストモードバースト制御信号ＹＢＳＴＭのパルスが生成した後、反転クロック信号ＣＬＫＢのライジングエッジでバースト終了信号ＹＢＳＴＥＮＤが生成され、これに伴いプリチャージ制御部５０はプリチャージ信号ＩＰＣＧを出力してプリチャージ動作が実行される。
【００５０】
したがって、半導体メモリ装置の動作周波数が高くなっても、バースト制御信号ＹＢＳＴのライジングエッジで、短いパルスを有するテストモードバースト制御信号ＹＢＳＴＭを出力する。そして、テストモードでは、バースト制御信号ＹＢＳＴではないテストモードバースト制御信号ＹＢＳＴＭを用いてプリチャージタイミングを制御するため、プリチャージの開始が遅延することによって発生するテスト時間の遅延を防止し、パラメータｔＤＰＬを正確にスクリーニングすることができる。
【００５１】
本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【００５２】
【発明の効果】
前述のように、本発明に係る半導体メモリ装置は、テストしようとする半導体メモリ装置が周波数が高いクロック信号により動作する場合であっても、周波数が低いクロック信号により動作するテスト回路を用いることにより、正確にパラメータｔＤＰＬをスクリーニングすることができるという効果が得られる。
【００５３】
さらに、バースト制御信号ＹＢＳＴのライジングエッジで発生する短いパルスを有する制御信号により、テストモードでプリチャージ動作を制御するためのバースト終了信号ＹＢＳＴＥＮＤを出力するため、バースト制御信号ＹＢＳＴのパルス幅が大きく、テスト時間の遅延現象を防ぐことができるという効果が得られる。
【図面の簡単な説明】
【図１】従来の技術に係る半導体メモリ装置の構成を示すブロック図である。
【図２】図１に示した半導体メモリ装置におけるバースト終了制御部を示す詳細な回路図である。
【図３】図１に示した半導体メモリ装置の正常モードにおける動作を示すタイミングチャートである。
【図４】図１に示した半導体メモリ装置のテストモードにおける動作を示すタイミングチャートである。
【図５】図１に示した半導体メモリ装置のテストモードにおける動作を示すタイミングチャートである。
【図６】本発明の好ましい実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
【図７】図６に示した本発明の実施の形態に係る半導体メモリ装置のバースト制御信号発生部６０を示す詳細な回路図である。
【図８】図６に示した本発明の実施の形態に係る半導体メモリ装置におけるバースト終了制御部を示す詳細な回路図である。
【図９】図６に示した本実施の形態に係る半導体メモリ装置のテストモードにおける動作を示すタイミングチャートである。
【符号の説明】
１０   状態制御部
２０   クロックバッファ
３０   バースト長制御部
４０   バースト終了制御部
５０   プリチャージ制御部
６０   バースト制御信号発生部
６１   テストモードバースト制御信号発生部
６２   反転遅延部
７０   比較部
８０   バースト終了信号発生部
８１   ラッチ部
８２   非反転遅延部
ＩＮＶ１１〜ＩＮＶ２５   インバータ
ＴＧ１１〜ＴＧ１４   伝送ゲート
ＮＯＲ１１   ノアゲート
ＮＤ１１   ナンドゲート
ＰＭ１１   ｐＭＯＳトランジスタ
ＮＭ１１〜ＮＭ１３   ｎＭＯＳトランジスタ
【図１】
0004224678.tif 000002
【図２】
0004224678.tif 000003
【図３】
0004224678.tif 000004
【図４】
0004224678.tif 000005
【図５】
0004224678.tif 000006
【図６】
0004224678.tif 000007
【図７】
0004224678.tif 000008
【図８】
0004224678.tif 000009
【図９】
0004224678.tif 000010