(57)【特許請求の範囲】
【請求項１】
単層半導体基板上に絶縁ゲート電界効果トランジスタ（ＦＥＴ）を形成するための方法であって、
第１のＦＥＴ及び第２のＦＥＴに対する、前記基板の表面に近接したソース及びドレイン領域を形成する過程と、
前記ソース及びドレイン領域が形成された前記基板の前記表面に第１のゲート絶縁膜となる酸化物の層を形成する過程と、
前記第１のゲート絶縁膜の層上にマスク材料膜を形成する過程と、
前記第１のＦＥＴに対するゲート開口部を形成するために前記マスク材料膜の一部をエッチングで取り除く過程と、
前記エッチングの結果として露出した前記第１のゲート絶縁膜の層上に第２のゲート絶縁膜となる窒化物の層を堆積する過程と、かつ
第２のゲート絶縁膜となる窒化物の層を堆積した後、前記マスク材料膜の残りの部分を取り除く過程とを有し、
前記第１のゲート絶縁膜の材料である酸化物と、前記第２のゲート絶縁膜の材料である窒化物とが、同じ厚さで異なるゲートキャパシタンスを生じるような異なる材料であることを特徴とする方法。
【請求項２】
チャネルが、各ＦＥＴの前記ソース及びドレイン領域の間の前記基板内に画定され、その各チャネルが同一の面積を占めることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１のＦＥＴと前記第２のＦＥＴが占める面積が同一であることを特徴とする請求項１に記載の方法。
【請求項４】
前記第１のＦＥＴに対する前記第２のゲート絶縁膜の層上にゲート端子を形成し、
かつ前記第２のＦＥＴに対する前記第１のゲート絶縁膜の層上にゲート端子を形成する過程を更に含むことを特徴とする請求項１に記載の方法。
【請求項５】
単層基板上に絶縁ゲート電界効果トランジスタ（ＦＥＴ）を形成するための方法であって、
第１のＦＥＴ及び第２のＦＥＴに対する、前記基板の表面に近接したソース及びドレイン領域を形成する過程と、
前記ソース及びドレイン領域が形成された前記基板の前記表面上に第１のゲート絶縁膜となる酸化物の層を形成する過程と、
前記第１のゲート絶縁膜の前記層上にマスク材料膜を形成する過程と、
前記第２のＦＥＴに対するゲート開口部を形成するために前記マスク材料膜の一部をエッチングにより取り除く過程と、
前記マスク材料膜の一部をエッチングする結果として露出する前記第１のゲート絶縁膜の層の一部の領域をエッチングにより取り除く過程と、
前記第１のゲート絶縁膜の層の一部を取り除いた結果として露出した前記基板の表面上に第２のゲート絶縁膜となる窒化物の層を堆積する過程と、かつ
第２のゲート絶縁膜となる窒化物の層を堆積した後、前記マスク材料膜の残りの部分を取り除く過程とを有し、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜が実質的に同じ厚さに堆積され、前記第１のゲート絶縁膜の材料である酸化物と、前記第２のゲート絶縁膜の材料である窒化物とが、同じ厚さで異なるゲートキャパシタンスを生じるような異なる材料であることを特徴とする方法。
【請求項６】
チャネルが、各ＦＥＴの前記ソース及びドレイン領域の間の前記基板内に画定され、その各チャネルが同一の面積を占めることを特徴とする請求項５に記載の方法。
【請求項７】
前記第１のＦＥＴと前記第２のＦＥＴが占める面積が同一であることを特徴とする請求項５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、全般的に絶縁ゲート電界効果トランジスタに関連し、特に単層基板上に形成され、しかも異なるゲートキャパシタンスを有するような電界効果トランジスタに関連する。
【０００２】
【従来の技術】
例えば、静的ランダムアクセス記憶装置（ＳＲＡＭ）を絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴｓ）により構成する場合のような、ある状況においては、単層半導体基板上にＩＧＦＥＴｓを形成する際に、他のＩＧＦＥＴｓより十分に大きいゲートキャパシタンスを有するものをいくつか含むように形成することが望まれる。
【０００３】
ＩＧＦＥＴｓを用いて構成されるＳＲＡＭセルは、一般に、交差結合（cross-coupled）されたフリップフロップの形で双安定回路を含む。１組のゲートトランジスタが、セル内の記憶トランジスタを異なるビット線に結合する。ゲートトランジスタは、そのセル状態を読み出すために、すなわち結合したビット線に高電圧或いは低電圧を加えるために、オン或いはオフする。ゲートトランジスタの１つがオンする時、電荷がその記憶トランジスタから流れ出し、そして十分な電流が生じれば、結果的にセルの状態が変化する。状態を読み出しているとき、変化が起きることは、セル状態に対して望ましいことではないのは明らかである。そのような意図していない状態変化を防ぐために、セル内の記憶ＦＥＴは、一般のゲートＦＥＴより４〜５倍大きくする。実質的に大きな領域を有し、そのため実質的に大きなキャパシタンスを有する記憶トランジスタは、読み出し動作中実質的な電荷の流れを防ぎ、それによって読み出し動作に対して応答するセルにおける意図しない状態変化を防ぐことができる。
【０００４】
基板上で他のトランジスタより４〜５倍大きいトランジスタを利用することは、しかしながら、半導体基板上の面積を占有し、結果的に基板上に形成されうるデバイスの数を制限するので、不利である。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、単層基板上に形成され、しかも上述のような先行技術より少ない面積しか利用せずにすむ、異なるゲートキャパシタンスを有するＩＧＦＥＴｓを提供することにある。
【０００６】
【課題を解決するための手段】
単層基板上に形成される集積回路は、その基板上に形成される第１のＦＥＴを含み、そのＦＥＴは第１の領域及び第１のキャパシタンスを有する。基板上に形成される第２のＦＥＴは、実質的に第１の領域に等しい領域を有するが、そのキャパシタンスは、実質的に第１のキャパシタンスより小さい。１つの特徴においては、ＦＥＴの内あるものが、他のＦＥＴよりも厚いゲート酸化膜を有する。もう１つの特徴においては、ＦＥＴの内のあるもののゲート絶縁膜が、他のＦＥＴのゲート絶縁膜とは異なる材料から形成される。
【０００７】
単層基板上にそのようなＩＧＦＥＴｓを作り上げるための方法はまた、ソース及びドレイン領域が基板の表面に近接して形成することにより与えられる。第１のゲート絶縁膜の層は、第１及び第２のＦＥＴのチャネルに渡って基板の表面上に形成される。第１のゲート酸化膜の層は、それからマスク用窒化膜に覆われ、ＦＥＴの１つのチャネル上にあるそのマスク用窒化膜は、後にエッチングにより取り除かれる。第２のゲート絶縁膜の層は、エッチングの結果として露出した第１のゲート絶縁膜の層に堆積する。その後、そのマスク用窒化膜及びどちらか一方のＦＥＴのチャネル上にない第１の絶縁膜の層の一部は、両方とも取り除かれる。
【０００８】
本発明の前述したものやその他の目的、特徴、利点は、図面を参照して進行する以下の好ましい実施例の詳細な記述から、一層明らかになるであろう。
【０００９】
【発明の実施の形態】
図１は、本発明の実施例を具体化したＳＲＡＭメモリセルを示す。そのセルは、ＮＭＯＳ記憶トランジスタ１２、１４を含む。記憶トランジス１２はＰＭＯＳトランジスタ１８を通ってＶｃｃライン１６に接続され、記憶トランジスタ１４は、ＰＭＯＳトランジスタ２０を通ってＶｃｃライン１６に接続される。トランジスタ１２は、ＮＭＯＳゲートトランジスタ２４を経由して第１のビット線２２に接続される。同じようにで、記憶トランジスタ１４は、ＮＭＯＳゲートトランジスタ２８を経由して第２のビット線２６に接続される。
【００１０】
図１に示すＳＲＡＭセルの回路図は、技術的には既知である。しかしながらＳＲＡＭセルを形成する方法や結果的にできる集積回路が、本発明の主題になっており、図２−７を参照にして記述される好ましい実施例においてそれを示す。
【００１１】
図２−７により、本発明に従った１組のＩＧＦＥＴｓの構造を、絶縁層のある開口部における１組のＮチャネルトランジスタ構造により連続的に示す。図２において、Ｐ形にドープされたシリコンウエハーのような、Ｐ形半導体基板３２がフィールド酸化膜領域３４，３６を有し、その中にはＮ＋にドープされた領域３８，４０，４２が成長しており、それらの領域は既知の方法により基板３２の表面に近接して形成されている。後程にさらに明確にはするが、領域３８，４０は、ここでは第２のＦＥＴと呼んでいるＦＥＴ２４のソース及びドレイン領域を構成し、領域４０，４２は、ここでは第１のＦＥＴと呼んでいるＦＥＴ１２のソース及びドレイン領域を構成する。領域３８と４０の間の領域は、ＦＥＴ２４のチャネルを構成し、領域４０と４２の間の領域は、ＦＥＴ１２のチャネルを構成する。フィールド酸化膜３４，３６及びＮ＋にドープされた領域３８，４０，４２を既知の方法で基板３２上に形成した後、第１のゲート酸化膜４４の層を、図２に示すようにフィールド酸化膜領域３４，３６の間の基板表面に堆積させる。その後、図３に示すように、マスク用の窒化膜４６をゲート酸化膜４４上に堆積させる。
【００１２】
図４では、Ｎ＋にドープされた領域４０，４２の間に画定されるチャネル上のエリアはマスクされ、窒化膜４６内の開口部４８を作り出し、それによって領域４０，４２の間に画定されるチャネル上のゲート酸化膜層４４の一部が露出する。
【００１３】
次に図５では、第２のゲート酸化膜５０の層を堆積させるが、そこで堆積するのは、窒化膜４６内の開口部４８により露出したゲート酸化膜の一部分のみである。
【００１４】
その後、窒化膜４６の残りの部分は、図６に示すように、ゲート酸化膜５０に覆われた部分を除いて、エッチングされ、酸化膜４４が露出する。
【００１５】
その後、ポリシリコンゲート材料５２が、トランジスタ２４内のゲート酸化膜４４の上方に向かって露出した表面上及び、トランジスタ１２内のゲート酸化膜５０の露出した表面上に形成される。同様に、肩状酸化物（oxide shoulder）５４が、トランジスタ２４，１２内のゲート材料５２の円周上に形成される。ゲート材料５２及び肩状酸化物５４は、既知の方法において、堆積させ、形成する。
【００１６】
別の実施例では、異なるゲート材料が、各トランジスタにおいて実質的に同じ厚さで堆積させることも可能であり、その場合は異なるゲートキャパシタンスを生じる異なる材料、例えば二酸化シリコン及び窒化シリコンを用いる。さらに別の実施例では、層４４は、１つのゲート酸化膜材料であり、層５０で用いるのは別のタイプの材料である。例えば二酸化シリコン及び窒化シリコンがこれに当たる。
【００１７】
以上本発明について実施例を用いて説明したが、当業者にとって明らかなように、本発明はその技術的範囲内において様々な変形・変更を加えて実施することができる。
【００１８】
【発明の効果】
上述したように本発明によれば、単層基板上に異なるゲートキャパシタンスを有する絶縁ゲート電界効果トランジスタを構成でき、大きなゲートキャパシタンスを有する電界効果トランジスタが要求される集積回路を従来より小さい面積で構成することが可能である。
【図面の簡単な説明】
【図１】ＩＧＦＥＴｓを用いて構成したＳＲＡＭセルの略式回路図である。
【図２】図１にある回路内の２つのＩＧＦＥＴｓの形成過程を示す断面図である。
【図３】図１にある回路内の２つのＩＧＦＥＴｓの形成過程を示す断面図である。
【図４】図１にある回路内の２つのＩＧＦＥＴｓの形成過程を示す断面図である。
【図５】図１にある回路内の２つのＩＧＦＥＴｓの形成過程を示す断面図である。
【図６】図１にある回路内の２つのＩＧＦＥＴｓの形成過程を示す断面図である。
【図７】図１にある回路内の２つのＩＧＦＥＴｓの形成過程を示す断面図である。
【符号の説明】
１２  ＮＭＯＳ記憶トランジスタ
１４  ＮＭＯＳ記憶トランジスタ
１６  Ｖｃｃライン
１８  ＰＭＯＳトランジスタ
２０  ＰＭＯＳトランジスタ
２２  第１ビット線
２４  ＮＭＯＳゲートトランジスタ
２６  第２ビット線
２８  ＮＭＯSゲートトランジスタ
３２  Ｐ形半導体基板
３４  フィールド酸化膜領域
３６  フィールド酸化膜領域
３８  Ｎ＋にドープされた領域
４０  Ｎ＋にドープされた領域
４２  Ｎ＋にドープされた領域
４４  第１のゲート絶縁膜
４６  マスク用窒化膜
４８  開口部
５０  第２のゲート絶縁膜
５２  ポリシリコンゲート材料
５４  肩状酸化物
【図１】
0004381491.tif 000002
【図２】
0004381491.tif 000003
【図３】
0004381491.tif 000004
【図４】
0004381491.tif 000005
【図５】
0004381491.tif 000006
【図６】
0004381491.tif 000007
【図７】
0004381491.tif 000008