(57)【特許請求の範囲】
【請求項１】
３相の交流入力ラインのそれぞれに直列接続された昇圧用インダクタと、
３相の交流入力ラインに３相ブリッジ部を構成するように接続されたスイッチング半導体素子と、
前記３相ブリッジ部の前記スイッチング半導体素子のゼロ電圧スイッチング動作を可能にするためのソフトスイッチング部と、
前記昇圧用インダクタと前記３相ブリッジ部とから構成される昇圧形力率改善部の入力電圧を検出して処理する電圧検出・処理回路と、
前記３相ブリッジ部の前記スイッチング半導体素子及び前記ソフトスイッチング部をあらかじめ決められたシーケンスに従ってゼロ電圧スイッチング動作させる駆動信号を出力する制御・駆動回路と、
を備え、
定格３相交流入力電圧のピーク値よりも高い定格昇圧出力電圧を出力する３相の昇圧形力率改善回路の制御方法であって、
前記３相の交流入力ラインの交流入力電圧を検出し、
該交流入力電圧が前記昇圧形力率改善回路の最小の定格昇圧出力電圧を超える前に前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を一旦停止させて、該スイッチング半導体素子を通して入力側から出力側に電力が供給されるのを遮断し、  前記交流入力電圧が前記昇圧形力率改善回路の前記最小の定格昇圧出力電圧よりも小さくかつ最大の定格交流入力電圧のピーク値よりも大きい電圧範囲で選ばれた電圧よりも低くなるときに再び前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を開始させて、該スイッチング半導体素子を通して入力側から出力側に電力を供給することを特徴とする昇圧形力率改善回路の制御方法。
【請求項２】
３相の交流入力ラインのそれぞれに直列接続された昇圧用インダクタと、
３相の交流入力ラインに３相ブリッジ部を構成するように接続されたスイッチング半導体素子と、
前記３相ブリッジ部の前記スイッチング半導体素子のゼロ電圧スイッチング動作を可能にするためのソフトスイッチング部と、
前記昇圧用インダクタと前記３相ブリッジ部とから構成される昇圧形力率改善部の入力電流を検出して処理する電流検出・処理回路と、
前記３相ブリッジ部の前記スイッチング半導体素子及び前記ソフトスイッチング部をあらかじめ決められたシーケンスに従ってゼロ電圧スイッチング動作させる駆動信号を出力する制御・駆動回路と、
を備え、
定格３相交流入力電圧のピーク値よりも高い定格昇圧出力電圧を出力する３相の昇圧形力率改善回路の制御方法であって、
前記３相の交流入力ラインを流れる入力電流が、前記３相交流入力電圧のピーク値のときの電流よりも大きくかつ前記昇圧形力率改善回路の定格昇圧出力電圧に対応する電流値よりも小さな入力過電流状態になるとき、前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を一旦停止させて、該スイッチング半導体素子を通して入力側から出力側に電力が供給されるのを遮断し、
前記入力過電流状態が解除されるとき、再び前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を開始させて、該スイッチング半導体素子を通して入力側から出力側に電力を供給することを特徴とする昇圧形力率改善回路の制御方法。
【請求項３】
３相の交流入力ラインのそれぞれに直列接続された昇圧用インダクタと、
３相の交流入力ラインに３相ブリッジ部を構成するように接続されたスイッチング半導体素子と、
前記３相ブリッジ部の前記スイッチング半導体素子のゼロ電圧スイッチング動作を可能にするためのソフトスイッチング部と、
前記昇圧用インダクタと前記３相ブリッジ部とから構成される昇圧形力率改善部の入力電圧を検出して処理する電圧検出・処理回路と、
前記３相ブリッジ部の前記スイッチング半導体素子及び前記ソフトスイッチング部をあらかじめ決められたシーケンスに従ってゼロ電圧スイッチング動作させる駆動信号を出力する制御・駆動回路と、
を備え、
定格３相交流入力電圧のピーク値よりも高い定格昇圧出力電圧を出力する３相の昇圧形力率改善回路であって、
前記電圧検出・処理回路は、前記入力ライン間電圧を検出して対応する値の検出電圧を出力する電圧検出部と、前記３相交流入力の各相間電圧のピーク値よりも大きくかつ前記昇圧形力率改善回路の定格昇圧出力電圧よりも小さな値に対応する基準電圧をもつ電圧基準源と、前記電圧検出部からの検出電圧と前記電圧基準源からの基準電圧を比較して、前記検出電圧が前記基準電圧を超えるとき前記制御・駆動回路が駆動信号を発生するのを禁止する禁止信号を発生して前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を一旦停止させて、該スイッチング半導体素子を通して入力側から出力側に電力が供給されるのを遮断することを特徴とする昇圧形力率改善回路。
【請求項４】
３相の交流入力ラインのそれぞれに直列接続された昇圧用インダクタと、
３相の交流入力ラインに３相ブリッジ部を構成するように接続されたスイッチング半導体素子と、
前記３相ブリッジ部の前記スイッチング半導体素子のゼロ電圧スイッチング動作を可能にするためのソフトスイッチング部と、
前記昇圧用インダクタと前記３相ブリッジ部とから構成される昇圧形力率改善部の入力電流を検出して処理する電流検出・処理回路と、
前記３相ブリッジ部の前記スイッチング半導体素子及び前記ソフトスイッチング部をあらかじめ決められたシーケンスに従ってゼロ電圧スイッチング動作させる駆動信号を出力する制御・駆動回路と、
を備え、
定格３相交流入力電圧のピーク値よりも高い定格昇圧出力電圧を出力する３相の昇圧形力率改善回路であって、
前記電流検出・処理回路は、前記昇圧形力率改善部の入力電流を検出して対応する値の検出信号を出力する電流検出部と、前記３相交流入力電圧が前記昇圧形力率改善回路の最小の定格昇圧出力電圧に等しくなるときに流れる電流に対応する値よりも小さく、かつ最大の定格交流入力電圧がそのピーク値に達するときに流れる電流に対応する値よりも大きな基準値をもつ電流基準源とを備え、前記電流検出部からの前記検出信号と前記電流基準源からの基準値を比較して、前記検出信号が前記基準値を超えるとき前記制御・駆動回路が駆動信号を発生するのを禁止する禁止信号を発生して前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を一旦停止させ、該スイッチング半導体素子を通して入力側から出力側に電力が供給されるのを遮断することを特徴とする昇圧形力率改善回路。
【請求項５】
請求項１ないし請求項４のいずれかにおいて、
前記昇圧形力率改善部の前記スイッチング半導体素子は、ボディダイオード又は逆並列に接続されたダイオードを備えることを特徴とする昇圧形力率改善回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、交流入力にサージ電圧が重畳されたときに力率改善部を破損から防ぎ、かつ安定に動作するようにした昇圧形力率改善回路の制御方法及び整流機能を備えた昇圧形力率改善回路に関する。
【０００２】
【従来の技術】
交流入力を受電し、電源高調波を抑制する方法として、昇圧形力率改善回路が適用されていることが多い。図８は、３相の昇圧形力率改善回路の１例を示すもので、３相交流入力電力を受電してその３相交流電圧よりも高い昇圧直流電圧を負荷に供給する。図８により説明すると、Ｕ相の入力ラインには回路遮断器ＭＣＣＢ、ヒューズＦ１、昇圧用インダクタＬ１、電流検出器ＣＴ１が順次直列に接続され、Ｖ相の入力ラインには回路遮断器ＭＣＣＢ、ヒューズＦ２、昇圧用インダクタＬ２、電流検出器ＣＴ２が順次直列に接続される。そして、Ｗ相の入力ラインには回路遮断器ＭＣＣＢ、ヒューズＦ３、昇圧用インダクタＬ３、電流検出器ＣＴ３が順次直列に接続される。
【０００３】
それらの後段に、３相ブリッジを構成するよう接続されたＭＯＳＦＥＴのように整流用ダイオードとして作用するボデイダイオードをもつスイッチング半導体素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６、及びこれらのそれぞれに並列に接続されたコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４，ＤＣ，Ｃ６からなる３相ブリッジ部が接続され、昇圧用インダクタＬ１−Ｌ３と３相ブリッジ部は３相の昇圧形力率改善部を構成する。スイッチング半導体素子Ｑ７とＱ８、ダイオードＤ２とＤ３、及びインダクタＬ４は前記３相ブリッジ部のスイッチング半導体素子Ｑ１−Ｑ６を零電圧スイッチング（ＺＶＳ）動作を行わせるためのソフトスイッチング部を構成する。Ｄ１は逆流防止用ダイオード、Ｃ８は平滑用出力コンデンサ、Ｘはスイッチング半導体素子Ｑ１〜Ｑ６及びスイッチング半導体素子Ｑ７とＱ８をあらかじめ決められたシーケンスに従ってスイッチング動作させる制御・駆動回路である。
【０００４】
次に図９をも用いて動作説明を簡単に行うと、スイッチング半導体素子Ｑ１〜Ｑ６は３相交流入力の周波数に比べて十分に高い周波数、例えば可聴音領域を越えた２０ｋＨｚでそれぞれパルス幅制御、つまり時比率制御される。これらスイッチング半導体素子Ｑ１〜Ｑ６は、各相の３個のスイッチング半導体素子が同時にオンし、各相Ｕ，Ｖ，Ｗの入力ラインをそれぞれ流れる電流と直流出力電圧とに依存してオフ時点が制御される。各組の３個のスイッチング半導体素子が高周波のパルス幅制御信号で制御される期間は、電源周期の１／６、つまり６０°であり、次の６０°では次の組の３個のスイッチング半導体素子が高周波パルス幅制御信号で制御されるというように、順次６０°の期間づつ高周波パルス幅制御信号で制御される。
【０００５】
今、Ｕ相、Ｗ相の電流が正で、Ｖ相の電流は負の状態であるとし、この状態でスイッチング半導体素子Ｑ２，Ｑ３，Ｑ６をオンさせると、Ｕ相の電流は、Ｕ相ラインから昇圧用インダクタＬ１→スイッチング半導体素子Ｑ１→スイッチング半導体素子Ｑ３→昇圧用インダクタＬ２→Ｖ相のライン、又はＵ相ラインから昇圧用インダクタＬ１→スイッチング半導体素子Ｑ２→スイッチング半導体素子Ｑ４→昇圧用インダクタＬ２→Ｖ相のラインに流れる。次に、Ｗ相の電流は、Ｗ相ラインから昇圧用インダクタＬ３→スイッチング半導体素子Ｑ６→スイッチング半導体素子Ｑ４→昇圧用インダクタＬ２→Ｖ相ライン、又はＷ相ラインから昇圧用インダクタＬ３→スイッチング半導体素子Ｑ５→スイッチング半導体素子Ｑ３→昇圧用インダクタＬ２→Ｖ相ラインに流れる。
【０００６】
これにより、昇圧用インダクタＬ１、Ｌ２、Ｌ３にエネルギーが蓄積される。そして、スイッチング半導体素子Ｑ２，Ｑ３，Ｑ６がオフになると、Ｕ相の電流は、Ｕ相ラインから昇圧用インダクタＬ１→スイッチング半導体素子Ｑ１→ダイオードＤ１→平滑用出力コンデンサＣ８→スイッチング半導体素子Ｑ４→昇圧用インダクタＬ２→Ｖ相のラインと流れ、またＷ相の電流は、Ｗ相ラインから昇圧用インダクタＬ３→スイッチング半導体素子Ｑ５→ダイオードＤ１→平滑用出力コンデンサＣ８→スイッチング半導体素子Ｑ４→昇圧用インダクタＬ２→Ｖ相ラインと流れる。
【０００７】
これに伴い、昇圧用インダクタＬ１、Ｌ２、Ｌ３に蓄積されていたエネルギーは出力平滑用コンデンサＣ８に放出され、昇圧動作を行う。このとき、入力電流の平均値は基準電圧に沿う形で制御され、力率改善を行う。各相の前記スイッチング半導体素子には並列のコンデンサが接続されており、これらスイッチング半導体素子のオフ時には零電圧スイッチングが行われる。ダイオードＤ１に電流が流れている間にスイッチング半導体素子Ｑ７をオンさせると、ダイオードＤ１を流れていた電流は昇圧用インダクタＬ４へ流れ、電流が完全に昇圧用インダクタＬ４へ移ると、ダイオードＤ１が非導通となり、昇圧用インダクタＬ４はコンデンサＣ２、Ｃ３、Ｃ６と共振を行って、これらコンデンサの充電電荷を放電する。
【０００８】
このときの電流は、（１）昇圧用インダクタＬ４→スイッチング半導体素子Ｑ８→コンデンサＣ２→スイッチング半導体素子Ｑ１→スイッチング半導体素子Ｑ７→昇圧用インダクタＬ４、あるいは（２）昇圧用インダクタＬ４→スイッチング半導体素子Ｑ８→スイッチング半導体素子Ｑ４→コンデンサＣ３→スイッチング半導体素子Ｑ７→昇圧用インダクタＬ４、又は（３）昇圧用インダクタＬ４→スイッチング半導体素子Ｑ８→コンデンサＣ６→スイッチング半導体素子Ｑ５→スイッチング半導体素子Ｑ７→昇圧用インダクタＬ４と流れる。
【０００９】
コンデンサの放電が終わると、（４）昇圧用インダクタＬ４→スイッチング半導体素子Ｑ８→スイッチング半導体素子Ｑ２→スイッチング半導体素子Ｑ１→スイッチング半導体素子Ｑ７→昇圧用インダクタＬ４、あるいは（５）昇圧用インダクタＬ４→スイッチング半導体素子Ｑ８→スイッチング半導体素子Ｑ４→コンデンサＣ３→スイッチング半導体素子Ｑ７→昇圧用インダクタＬ４、又は（６）昇圧用インダクタＬ４→スイッチング半導体素子Ｑ８→スイッチング半導体素子Ｑ６→スイッチング半導体素子Ｑ５→スイッチング半導体素子Ｑ７→昇圧用インダクタＬ４と流れる。
【００１０】
これに伴い、前記３相ブリッジ部の両端の電圧は０Ｖとなり、このときスイッチング半導体素子Ｑ２，Ｑ３，Ｑ６をオンすることで、零電圧スイッチングが行われる。これと同時にスイッチング半導体素子Ｑ８をオフすると、電流は、（７）昇圧用インダクタＬ４→コンデンサＣ７→スイッチング半導体素子Ｑ２→スイッチング半導体素子Ｑ１→スイッチング半導体素子Ｑ７→昇圧用インダクタＬ４、あるいは（８）昇圧用インダクタＬ４→コンデンサＣ７→スイッチング半導体素子Ｑ４→スイッチング半導体素子Ｑ３→スイッチング半導体素子Ｑ７→昇圧用インダクタＬ４、又は（９）昇圧用インダクタＬ４→コンデンサＣ７→スイッチング半導体素子Ｑ６→スイッチング半導体素子Ｑ５→スイッチング半導体素子Ｑ７→昇圧用インダクタＬ４と流れ、コンデンサＣ７を充電する。
【００１１】
コンデンサＣ７が最大値まで充電されると、昇圧用インダクタＬ４には逆向きの電流が流れる。このときスイッチング半導体素子Ｑ７をオフさせ、スイッチング半導体素子Ｑ８をオンさせることで、スイッチング半導体素子Ｑ７とＱ８を零電圧スイッチングしている。以降、正負を互い違いに同様な動作を行う。
【００１２】
【発明が解決しようとする課題】
このような従来装置及び制御方法にあっては、交流入力電圧にサージ電圧が重畳されて一般的には過電圧状態と判断される場合でも、本発明者は交流入力側電圧が前記３相の昇圧形力率改善部による昇圧電圧を超えないうちは実質的に問題にはならず、しかし、交流入力側電圧にサージ電圧が重畳されて前記昇圧電圧を超えると次のような大きな問題が発生することをつきとめた。例えば、図８の左端及び図９に示すようなサージ電圧の重畳された波形の電圧が印加され、その電圧値が昇圧形力率改善部の定格昇圧電圧、即ち平滑用出力コンデンサＣ８の両端の電圧よりも高くなると、昇圧形力率改善部のスイッチング半導体素子Ｑ１−Ｑ６がＭＯＳＦＥＴからなる場合にはそれらのボディダイオードが導通することにより、対応するボディダイオードを通してダイオード構成の整流回路と同様に図８のＩａで示される過大電流が平滑用出力コンデンサＣ８に流れ込むことになる。この状態が数百μｓ以上の時間続くと、電流Ｉａは正常な電流値の数倍以上になる。
【００１３】
ところで、図８に示す従来回路では、前述したようにスイッチング半導体素子Ｑ１−Ｑ６の零電圧スイッチング動作を確保するために最小パルス幅が設定されており、電圧、電流が大きい状態でも制御・駆動回路Ｘで制御幅を絞って最小パルス幅の駆動信号でスイッチング半導体素子Ｑ１−Ｑ６のオン、オフ動作を継続している。したがって、前記過大電流Ｉａをスイッチングすることになり、またスイッチング半導体素子Ｑ１−Ｑ６のオフ時に大きな電圧を発生し、これら過大電流と過大電圧によってスイッチング半導体素子Ｑ１−Ｑ６が破損するという問題が起こる（図９のスイッチング半導体素子Ｑ３の電圧ＶQ3を参照)。
【００１４】
本発明はこのような従来の問題点を解決し，交流入力側の電圧が昇圧電圧、言い換えれば出力平滑用コンデンサＣ８の両端の電圧を超える前にスイッチング半導体素子Ｑ１−Ｑ６を全てターンオフさせて、入力側から負荷側に電力が供給されるのを遮断し、スイッチング半導体素子などの損傷を防ぐことを主目的としている。
【００１５】
第１の発明は、３相の交流入力ラインのそれぞれに直列接続された昇圧用インダクタと、３相の交流入力ラインに３相ブリッジ部を構成するように接続されたスイッチング半導体素子と、前記３相ブリッジ部の前記スイッチング半導体素子のゼロ電圧スイッチング動作を可能にするためのソフトスイッチング部と、前記昇圧用インダクタと前記３相ブリッジ部とから構成される昇圧形力率改善部の入力電圧を検出して処理する電圧検出・処理回路と、前記３相ブリッジ部の前記スイッチング半導体素子及び前記ソフトスイッチング部をあらかじめ決められたシーケンスに従ってゼロ電圧スイッチング動作させる駆動信号を出力する制御・駆動回路とを備え、定格３相交流入力電圧のピーク値よりも高い定格昇圧出力電圧を出力する３相の昇圧形力率改善回路の制御方法であって、前記３相の交流入力ラインの交流入力電圧を検出し、その交流入力電圧が前記昇圧形力率改善回路の最小の定格昇圧出力電圧を超える前に前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を一旦停止させて、そのスイッチング半導体素子を通して入力側から出力側に電力が供給されるのを遮断し、前記交流入力電圧が前記昇圧形力率改善回路の前記最小の定格昇圧出力電圧よりも小さくかつ最大の定格交流入力電圧のピーク値よりも大きい電圧範囲で選ばれた電圧よりも低くなるときに再び前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を開始させて、そのスイッチング半導体素子を通して入力側から出力側に電力を供給することを特徴とする昇圧形力率改善回路の制御方法を提供する。
【００１６】
第２の発明は、３相の交流入力ラインのそれぞれに直列接続された昇圧用インダクタと、３相の交流入力ラインに３相ブリッジ部を構成するように接続されたスイッチング半導体素子と、前記３相ブリッジ部の前記スイッチング半導体素子のゼロ電圧スイッチング動作を可能にするためのソフトスイッチング部と、前記昇圧用インダクタと前記３相ブリッジ部とから構成される昇圧形力率改善部の入力電流を検出して処理する電流検出・処理回路と、前記３相ブリッジ部の前記スイッチング半導体素子及び前記ソフトスイッチング部をあらかじめ決められたシーケンスに従ってゼロ電圧スイッチング動作させる駆動信号を出力する制御・駆動回路とを備え、定格３相交流入力電圧のピーク値よりも高い定格昇圧出力電圧を出力する３相の昇圧形力率改善回路の制御方法であって、前記３相の交流入力ラインを流れる入力電流が、前記３相交流入力電圧のピーク値のときの電流よりも大きくかつ前記昇圧形力率改善回路の定格昇圧出力電圧に対応する電流値よりも小さな入力過電流状態になるとき、前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を一旦停止させて、そのスイッチング半導体素子を通して入力側から出力側に電力が供給されるのを遮断し、前記入力過電流状態が解除されるとき、再び前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を開始させて、そのスイッチング半導体素子を通して入力側から出力側に電力を供給することを特徴とする昇圧形力率改善回路の制御方法を提案するものである。
【００１７】
第３の発明は、３相の交流入力ラインのそれぞれに直列接続された昇圧用インダクタと、３相の交流入力ラインに３相ブリッジ部を構成するように接続されたスイッチング半導体素子と、前記３相ブリッジ部の前記スイッチング半導体素子のゼロ電圧スイッチング動作を可能にするためのソフトスイッチング部と、前記昇圧用インダクタと前記３相ブリッジ部とから構成される昇圧形力率改善部の入力電圧を検出して処理する電圧検出・処理回路と、前記３相ブリッジ部の前記スイッチング半導体素子及び前記ソフトスイッチング部をあらかじめ決められたシーケンスに従ってゼロ電圧スイッチング動作させる駆動信号を出力する制御・駆動回路とを備え、定格３相交流入力電圧のピーク値よりも高い定格昇圧出力電圧を出力する３相の昇圧形力率改善回路であって、前記電圧検出・処理回路は、前記入力ライン間電圧を検出して対応する値の検出電圧を出力する電圧検出部と、前記３相交流入力の各相間電圧のピーク値よりも大きくかつ前記昇圧形力率改善回路の定格昇圧出力電圧よりも小さな値に対応する基準電圧をもつ電圧基準源と、前記電圧検出部からの検出電圧と前記電圧基準源からの基準電圧を比較して、前記検出電圧が前記基準電圧を超えるとき前記制御・駆動回路が駆動信号を発生するのを禁止する禁止信号を発生して前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を一旦停止させて、そのスイッチング半導体素子を通して入力側から出力側に電力が供給されるのを遮断することを特徴とする昇圧形力率改善回路を提案するものである。
【００１８】
第４の発明は、３相の交流入力ラインのそれぞれに直列接続された昇圧用インダクタと、３相の交流入力ラインに３相ブリッジ部を構成するように接続されたスイッチング半導体素子と、前記３相ブリッジ部の前記スイッチング半導体素子のゼロ電圧スイッチング動作を可能にするためのソフトスイッチング部と、前記昇圧用インダクタと前記３相ブリッジ部とから構成される昇圧形力率改善部の入力電圧を検出して処理する電圧検出・処理回路と、前記３相ブリッジ部の前記スイッチング半導体素子及び前記ソフトスイッチング部をあらかじめ決められたシーケンスに従ってゼロ電圧スイッチング動作させる駆動信号を出力する制御・駆動回路とを備え、定格３相交流入力電圧のピーク値よりも高い定格昇圧出力電圧を出力する３相の昇圧形力率改善回路であって、前記電流検出・処理回路は、前記昇圧形力率改善部の入力電流を検出して対応する値の検出信号を出力する電流検出部と、前記３相交流入力電圧が前記昇圧形力率改善回路の最小の定格昇圧出力電圧に等しくなるときに流れる電流に対応する値よりも小さく、かつ最大の定格交流入力電圧がそのピーク値に達するときに流れる電流に対応する値よりも大きな基準値をもつ電流基準源とを備え、前記電流検出部からの前記検出信号と前記電流基準源からの基準値を比較して、前記検出信号が前記基準値を超えるとき前記制御・駆動回路が駆動信号を発生するのを禁止する禁止信号を発生して前記昇圧形力率改善部の前記スイッチング半導体素子のスイッチング動作を一旦停止させ、それらスイッチング半導体素子を通して入力側から出力側に電力が供給されるのを遮断することを特徴とする昇圧形力率改善回路を提案するものである。
【００２１】
第５の発明は、前記第１の発明ないし前記第４の発明のいずれかにおいて、前記昇圧形力率改善部の前記スイッチング半導体素子は、ボディダイオード又は逆並列に接続されたダイオードを備えることを特徴とする昇圧形力率改善回路を提案するものである。
【００２２】
【発明を実施するための形態及び実施例】
図１及び図２により本発明を実施するための形態について説明を行う。図８及び図９で示した記号と同一の記号は相当する部材を示すものとする。この実施例では、昇圧用インダクタとスイッチング素子などとからなる昇圧形力率改善部、及びその昇圧形力率改善部のスイッチング半導体素子を零電圧スイッチング（ＺＶＳ）動作を行わせるためのソフトスイッチング回路など基本的な回路構成は図８の回路構成と同じであり、また基本的な動作も同じであるので、説明を省く。
【００２３】
この実施例が図８の回路と異なるところは、特定の入力電圧検出・処理回路Ｄｖ、特定の入力電流検出・処理回路Ｄｉ，ヒューズＦ、及びヒューズ断検出回路Ｄｈを備えている点にある。以下にこれらに関連する部分について説明する。なお、この実施例においても昇圧形力率改善部のスイッチング半導体素子Ｑ１−Ｑ６は商用周波数に比べて十分に高い周波数、例えば２０ｋＨｚ以上の高周波でスイッチング動作を行う。
【００２４】
先ず、入力電圧検出・処理回路Ｄｖは、図３に示すようにＵ相、Ｖ相、Ｗ相間の相間電圧を検出して相間電圧に比例する値の検出電圧を出力する通常の回路構成の各相用の入力電圧検出部Ｄｖ１と、昇圧形力率改善回路の最小の定格昇圧出力電圧よりも小さくかつ最大の定格交流入力電圧のピーク値よりも大きい電圧範囲から選ばれた基準値をもつ各相用の電圧基準源Ｄｖ２と、入力電圧検出部Ｄｖ１からの前記検出電圧と電圧基準源Ｄｖ２の基準値とを比較して、前記検出電圧が前記基準値を超えるときに禁止信号を制御・駆動回路Ｘに与える各相用の電圧比較・停止回路Ｄｖ３とからなる。なお、最小の定格昇圧出力電圧とは電圧レギュレーションの範囲における最小値をいう。
【００２５】
制御・駆動回路Ｘはこの禁止信号を受けるとき、昇圧形力率改善部のスイッチング半導体素子Ｑ１−Ｑ６に駆動信号を与えるのを止め、前記昇圧形力率改善部の動作を一旦停止して交流入力側から負荷側への給電を遮断する。そして、前記検出電圧が前記基準値よりも小さくなると禁止信号は消滅し、制御・駆動回路Ｘは再び昇圧形力率改善部のスイッチング半導体素子Ｑ１−Ｑ６に駆動信号を与える。
【００２６】
入力電流検出・処理回路Ｄｉは、図４に示すようにＵ相、Ｖ相、Ｗ相の各入力ラインを流れる交流入力電流を検出する変流器ＣＴ１−ＣＴ３と、交流入力電圧が昇圧形力率改善回路の最小の定格昇圧出力電圧に等しくなるときに流れる電流に対応する値Ｉ１よりも小さく、かつ最大の定格交流入力電圧がそのピークに達するときに流れる電流に対応する値Ｉ２よりも大きな基準値をもつ各相用の電流基準源Ｄｉ１、変流器ＣＴ１−ＣＴ３により検出された電流に対応する検出信号が電流基準源Ｄｉ１の前記基準値を超えるとき禁止信号を制御・駆動回路Ｘに与える各相用の電流比較・停止回路Ｄｉ２とからなる。
【００２７】
ヒューズ断検出回路Ｄｈは、図５に示すようにヒューズＦ１、Ｆ２、Ｆ３の交流入力側の電圧と昇圧形力率改善部側の電圧とをそれぞれ検出する電圧検出部Ｄｈ１、Ｄｈ２と、それらの電圧検出部からの検出電圧同士を比較して、前記交流入力側の電圧が前記昇圧形力率改善部側の電圧よりも高い場合には禁止信号を制御・駆動回路Ｘに出力する電圧比較部Ｄｈ３とからなる。
【００２８】
この実施例では以上述べたような回路を備えているので、図２に示すように交流入力電圧にサージ電圧が重畳され、出力平滑用コンデンサＣ８の電圧Ｖc8を超えた電圧が前記昇圧形力率改善部に入力されても、前述のように入力電圧検出・処理回路Ｄｖ又は入力電流検出・処理回路Ｄｉが禁止信号を制御・駆動回路Ｘに送出し、制御・駆動回路Ｘは駆動信号を昇圧形力率改善部のスイッチング半導体素子Ｑ１−Ｑ６に与えるのを止めるので、瞬時に全てのスイッチング半導体素子Ｑ１−Ｑ６のスイッチング動作は停止される（電流ＩQ3参照）。したがって、交流入力電圧にサージ電圧が重畳され、平滑用出力コンデンサＣ８の電圧Ｖc8を超えた電圧が前記昇圧形力率改善部に入力された場合、従来と同様に過大な電流Ｉａはスイッチング半導体素子Ｑ１−Ｑ６のボディダイオードなどを通して平滑用出力コンデンサＣ８に流れるが、スイッチング半導体素子Ｑ１−Ｑ６はその過大な電流Ｉａをスイッチングしないので、損傷することはない。
【００２９】
このオフ期間は、前述したようにスイッチング半導体素子Ｑ１−Ｑ６が交流入力電圧の周波数に比べて十分に高い周波数でスイッチング動作を行っているので、通常、その高周波スイッチングサイクルの数サイクルないし数十サイクルである。なお、図２ではスイッチング半導体素子Ｑ３を代表して示しており、交流入力電圧に比べてスイッチング半導体素子Ｑ３の電圧ＶQ3の時間幅を拡大して示している。
【００３０】
そして、交流入力電圧又は電流が入力電圧検出・処理回路Ｄｖ又は入力電流検出・処理回路Ｄｉの基準値よりも低下すると、前記禁止信号は消滅し、再び制御・駆動回路Ｘは駆動信号を昇圧形力率改善部のスイッチング半導体素子Ｑ１−Ｑ６に与え始め、昇圧形力率改善部は通常の動作に戻る。
【００３１】
次に、図６により単相の昇圧形力率改善回路の実施例について説明する。図１と同様な記号は図１の部材に対応する回路部品を示す。この実施例では、交流入力電圧は整流素子Ｄ１−Ｄ４からなる全波整流回路で整流され、昇圧用インダクタＬとＭＯＳＦＥＴのようなスイッチング半導体素子Ｑは通常の構成の昇圧形回路で昇圧される。Ｄ５は逆流防止用ダイオードであり、Ｃは平滑用出力コンデンサであり、前記昇圧形回路の定格昇圧直流電圧に充電される。この実施例では入力電流検出・処理回路Ｄｉを削除した。
【００３２】
この実施例では、前記定格交流入力電圧のピーク値Ｖｐよりも大きくかつ前記昇圧形力率改善部による定格昇圧直流電圧の最小値Ｖｂよりも小さな値Ｖｓ、つまりＶｐ＜Ｖｓ＜Ｖｂで表されるサージ吸収電圧Ｖｓをもつサージ電圧吸収素子Ｚを前記昇圧形力率改善部の入力側のライン間に設けている。
【００３３】
したがって、この実施例では交流入力電圧に大きなサージ電圧が重畳された電圧が入力された場合、サージ電圧吸収素子Ｚが定格昇圧直流電圧Ｖｂよりも小さな設定電圧であるサージ吸収電圧Ｖｓに制限するので、昇圧形力率改善部の入力電圧がその出力側の定格昇圧直流電圧を超えることはない。したがって、前記実施例のような過大な直流電流Ｉａが流れることはなく、制限された電流が流れるだけであるのでスイッチング半導体素子Ｑのスイッチング動作を止めることはない。しかし、サージ電圧吸収素子Ｚが大きな容量のサージ吸収動作に伴い、損傷を受けた後にさらに大きなサージ電圧が重畳される場合も考えられるので、信頼性の向上のために、前記実施例と同様にスイッチング半導体素子Ｑのスイッチング動作を一旦停止させることも考えられる。この場合には、入力電流検出・処理回路Ｄｉを備えることも考えられる。
【００３４】
交流入力電圧に大きなサージ電圧が重畳され、定格昇圧直流電圧の最小値Ｖｂよりも大きな入力電圧が印加されるとき、スイッチング半導体素子Ｑのスイッチング動作を一旦停止させるには、入力電圧検出・処理回路Ｄｖは、サージ電圧吸収素子Ｚのサージ吸収電圧Ｖｓよりも小さい、あるいは大きい基準値をもつことになる。入力電圧検出・処理回路Ｄｖの基準値が定格交流入力電圧のピーク値Ｖｐよりも大きく、サージ電圧吸収素子Ｚのサージ吸収電圧Ｖｓよりも小さいときは、サージ電圧吸収素子Ｚがサージ吸収動作を行う前にスイッチング半導体素子Ｑは前述のように一旦オフとなる。
【００３５】
入力電圧検出・処理回路Ｄｖの基準値がサージ電圧吸収素子Ｚのサージ吸収電圧Ｖｓよりも大きく、前記昇圧形力率改善部による定格昇圧直流電圧の最小値Ｖｂよりも小さいときは、サージ電圧吸収素子Ｚが正常なときには前述のような一旦オフとなる動作は行わず、サージ電圧吸収素子Ｚが破損などにより開放状態になった場合には、入力電圧検出・処理回路Ｄｖの発する禁止信号により、スイッチング半導体素子Ｑは前述のように一旦オフとなる動作を行う。この実施例でも、入力電圧が入力電圧検出・処理回路Ｄｖの基準値を下回れば、スイッチング半導体素子Ｑは再び正常な高周波スイッチング動作状態に戻る。
【００３６】
なお、前記単相の昇圧形力率改善回路は図７に示すように、サージ電圧吸収素子Ｚを備えなくとも勿論よい。また、３相の昇圧形力率改善回路の交流入力ラインの各相間に前述のようなサージ電圧吸収素子を接続してもよく、この場合には単相の場合と同様に３相の昇圧形力率改善回路の出力側に過大な直流電流Ｉａが流れるのを防ぐことができる。
【００３７】
以上の実施例では、いずれもスイッチング半導体素子はボディダイオードを有するＭＯＳＦＥＴとして説明したが、必ずしもＦＥＴである必要はなく、ＩＧＢＴやバイポーラトランジスタなどでも良く、この場合にはスイッチング半導体素子と逆並列にダイオードを接続する必要がある。
【００３８】
【発明の効果】
以上述べたように、昇圧形力率改善回路において、交流入力電圧に大きなサージ電圧が重畳されることによりその昇圧電圧を上回る入力電圧が昇圧形力率改善部に印加されても、その昇圧形力率改善部のスイッチング半導体素子を一旦オフ状態にするので破損することがない。また、別の実施例では、交流入力電圧に大きなサージ電圧が重畳されることによりその昇圧電圧を上回る電圧が入力されても、サージ電圧吸収素子が昇圧形力率改善部の昇圧電圧以下に制限するので、過大な直流電流が負荷側に流れることがなく、したがって昇圧形力率改善部のスイッチング半導体素子も損傷することはない。
【図面の簡単な説明】
【図１】  本発明の一実施例に係る３相の昇圧形力率改善回路を示す図である。
【図２】  本発明の一実施例を説明するための各部の波形を示す図である。
【図３】  本発明の一実施例の一部分を説明するため図である。
【図４】  本発明の一実施例の他の一部分を説明するため図である。
【図５】  本発明の一実施例の更に他の一部分を説明するため図である。
【図６】  本発明の他の一実施例を説明するための図である。
【図７】  本発明の他の一実施例を説明するための図である。
【図８】  従来例を説明するための図である。
【図９】  従来例を説明するための各部の波形を示す図である。
【符号の説明】
ＭＣＣＢ・・回路遮断器                  Ｆ１−Ｆ３・・ヒューズ
Ｌ，Ｌ１−Ｌ３・・昇圧用インダクタ      ＣＴ１−ＣＴ３・・変流器
Ｄｈ・・ヒューズ断検出回路              Ｄｖ・・入力電圧検出・処理回路
Ｄｉ・・入力電流検出・処理回路          Ｘ・・制御・駆動回路
Ｑ、Ｑ１−Ｑ６、Ｑ７、Ｑ８・・スイッチング半導体素子
Ｃ，Ｃ１−Ｃ６・・スイッチング半導体素子に接続されたコンデンサ
Ｄ１・・逆流防止用ダイオード            Ｚ・・サージ電圧吸収電子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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