(57)【特許請求の範囲】
【請求項１】
楽音データ同士の加算を行う楽音データ加算装置であって、
前記楽音データは時分割多重化された複数チャンネルからなり、
現在送受中の信号が前記複数チャンネルのいずれのものであるかを識別できる識別信号が添えられ、
前記複数チャンネルの各チャンネルは複数ビットで構成され、
これらの楽音データをＬＳＢ側から順に入力して、上記全ビット数より少ない所定ビット毎に加算する加算処理部と、
前記識別信号が変化する際にそのエッヂを検出した信号を発生するエッヂ発生部と
を有しており、
該加算処理部は、そのビット毎の加算結果の一部であるキャリー出力を、次の上位ビット加算時のキャリー入力とし、
且つ上記楽音データのＬＳＢ同士の加算時には、前記エッヂ発生部が発生する信号に応じてキャリー入力としてゼロを入力する
ことを特徴とする楽音データ加算装置。
【請求項２】
楽音データ同士の加算を行う楽音データ加算装置であって、
前記楽音データは時分割多重化された複数チャンネルからなり、
前記複数チャンネルの各チャンネルは複数ビットで構成され、
これらの楽音データをＬＳＢ側から順に入力して、上記全ビット数より少ない所定ビット毎に加算する加算処理部と、
前記楽音データのＭＳＢが前記加算処理部に入力されるタイミングを示す信号を発生するパルス発生部と、
前記加算処理部の出力を所定時間だけ遅延させて出力する遅延部と
を有しており、
該加算処理部は、そのビット毎の加算結果の一部であるキャリー出力を、次の上位ビット加算時のキャリー入力とすると共に、
前記楽音データのＭＳＢが前記加算処理部に入力されるタイミングであることを前記パルス発生部が示している場合に、該加算処理部による加算結果に基づき、桁溢れを検出して、該桁溢れの時に、前記遅延部の出力に代えて夫々所定の値を出力する
ことを特徴とする楽音データ加算装置。
【請求項３】
前記請求項１又は２に記載する、楽音データ同士の加算を行う楽音データ加算装置であって、複数ビットで構成されるこれらの楽音データをＬＳＢ側から順に入力して、上記全ビット数より少ない所定ビット毎に加算する加算処理部を有しており、該加算処理部は、そのビット毎の加算結果の一部であるキャリー出力を、次の上位ビット加算時のキャリー入力とすると共に、この加算処理部の少なくとも一方の入力側にデータ入力切替部を備えていて、その切替処理により、前記楽音データをＬＳＢ側から順に加算処理部に入力することを特徴とする請求項１又は２に記載の楽音データ加算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、楽音データのミキシングなどに利用される楽音データ加算装置に関する。
【０００２】
【従来の技術】
電子楽器など、電子的に楽音を発生させる装置は、近年ＣＤ（Compact Disk）等の大きな伸びにより、１８〜２０ビットＤＡＣ（Digital Analog Conveter）が安く購入できるようになったため、４４．１ＫＨｚサンプリングＬ／Ｒステレオで出力するものがほとんどである。
【０００３】
近年のこのような汎用ＤＡＣのチップは、そのピン数の削減及び基盤上の配線数の削減のため、全てシリアル入力方式を採用している（そのほとんどがＭＳＢファーストの入力方式）。
【０００４】
そのシリアルデータ転送に使われるフォーマットは、一般的にＣＤＦフォーマットと呼ばれ、片チャンネル１６ビット〜２４ビットの楽音データを、ＭＳＢファースト（ＭＳＢを先に）で転送している。
【０００５】
また近年の電子楽音発生装置は、ステレオ１系列では間に合わないステレオ２系列以上の楽音波形出力系列を持つものが多くなっている。
【０００６】
その利用方法の１つとして、音源ＬＳＩ（音源チップ）などの楽音発生装置ＴＧ（Tone Generator）とデジタルシグナルプロセッサＤＳＰ（Digital Signal Processor）などの音響効果付加装置が夫々別チップとして存在し、上記楽音発生装置ＴＧの出力系列毎に異なる音響効果を付加しようとするために、音響効果付加装置であるデジタルシグナルプロセッサＤＳＰも、それに合わせてステレオ２系列以上のシリアルデータ入力ポートが必要になる。
【０００７】
デジタルシグナルプロセッサＤＳＰ内で系列的に異なる音響効果を付加した後、全体として共通した残響効果（Reverb）を付加するため、ステレオ２系列以上をミキシング（加算）する場合、デジタルシグナルプロセッサＤＳＰ内には一般的に２４〜３２ビットの加算器ＡＬＵ（Arithmetic Logic Unit）を備えているので、簡単に対応することができる。
【０００８】
電子ピアノ程度のステレオ２系列の電子楽器であればそのようなデジタルシグナルプロセッサＤＳＰを使った構成でも良いが、電子オルガンや自動伴奏乃至自動演奏機能付き電子ピアノを構成するシステムでは、違った音色を複数同時に発生させる必要があることから、図９に示すように、上記構成を２つ又は３つ組み合わせた多数の系列数が必要となる。同図の構成では、楽音発生装置ＴＧ１及びＴＧ２とデジタルシグナルプロセッサＤＳＰ１及びＤＳＰ２とデジタルアナログコンバータＤＡＣ１１４ａ及び１１４ｂの一連の組が２系列と、アナログ入力側のマイク１１０及び１１１−アナログデジタルコンバータＡＤＣ１１２及び１１３（Analog Digital Conveter）とデジタルシグナルプロセッサＤＳＰｍ及びデジタルアナログコンバータＤＡＣ１１４ｃの一連の組が１系列あり、最終段側でアナログ楽音データをミキシング回路１１７でミキシングしている。
【０００９】
この場合各デジタルシグナルプロセッサＤＳＰ内は、図１０に示すような構成にせざるを得ない。すなわち、全デジタルシグナルプロセッサＤＳＰ中に、夫々の音響効果付加ブロックの他に残響効果付加ブロック（Reverb）を用意しなければならないが、この部分の処理は負荷が重く、デジタルシグナルプロセッサＤＳＰ全体の半分近くの処理を必要とするため、無駄が多い。
【００１０】
そこで、図１１に示すように、残響効果以外の音響効果付加を夫々のデジタルシグナルプロセッサＤＳＰ１〜ｍで行い、それらをまとめた後に残響効果付加を１つのデジタルシグナルプロセッサＤＳＰｎで行う構成の採用が考えられる。こうした構成の場合、デジタルシグナルプロセッサＤＳＰ１〜ｍ内は、図１２に示すような構成となり、またデジタルシグナルプロセッサＤＳＰｎ内は、図１３のような構成となる。
【００１１】
以上のような構成とした場合、デジタルシグナルプロセッサＤＳＰの数は増えるが、各デジタルシグナルプロセッサＤＳＰの処理能力は、先の構成の場合に当該デジタルシグナルプロセッサＤＳＰに必要とされる処理能力の半分程度で済むため、汎用的なデジタルシグナルプロセッサＤＳＰを採用することができるようになり、デジタルアナログコンバータＤＡＣの数を減らすことが可能となる。
【００１２】
【発明が解決しようとする課題】
しかし、汎用的なデジタルシグナルプロセッサＤＳＰの構成では、外部との入出力をシリアルで行っており、しかもその入出力ピン数が通常２〜３ピン（図中１つの入力はＤＳＰ制御用である）と少ないため、処理能力は十分あるにも拘わらず、図１１の構成では、ミキシング（加算）できないと言う問題が発生することになる。すなわち図１１の構成では、４つ以上の系列の楽音データがデジタルシグナルプロセッサＤＳＰｎに入力されなければならないため、入力ピン数が２〜３ピン程度の汎用的なデジタルシグナルプロセッサＤＳＰでは物理的に無理である。
【００１３】
本発明は、以上のような問題に鑑み創案されたもので、複数の楽音波形出力系列を持つ楽音データ処理構成において、夫々の系列で必要な処理を汎用的なデジタルシグナルプロセッサＤＳＰで実行させ、後にこれらの複数の系列に同じ処理を行わせる場合に、部品点数をいたずらに増やすことなく、よりシンプルな形式で、効率良く加算処理を行うことが可能な楽音データ加算装置を提供せんとするものである。
【００１４】
【課題を解決するための手段】
上記図１１のような構成で、複数系列の楽音データに対し、１つの汎用的なデジタルシグナルプロセッサＤＳＰｎで同じ処理をかけるためには、上記デジタルシグナルプロセッサＤＳＰｎの前段に、複数の入力ポートを有する加算回路を設けてミキシングを行う構成とすることが必要である。
【００１５】
本願発明は、そのような加算装置の構成を提案するものである。しかし加算回路は通常ビット当たり多数のセル（又はゲート）を必要とし、しかも２４ビット同士を加算するとなると大きな回路となる。
【００１６】
また近年一般的に利用されているＭＳＢファーストのシリアルデータ転送方式では、図１４に示すように、加算する前に一度パラレルに戻す必要があり、その意味からも大規模な回路構成を必要とすることになる。
【００１７】
そこで本願構成では、ＬＳＢファーストで出力されるシリアル楽音データが、加算装置に入力されるものとし、それによって楽音データ同士を、極めてシンプルな回路構成で加算し、出力できるようにする。
【００１８】
すなわち、本発明の構成は、
楽音データ同士の加算を行う楽音データ加算装置であって、
前記楽音データは時分割多重化された複数チャンネルからなり、
現在送受中の信号が前記複数チャンネルのいずれのものであるかを識別できる識別信号が添えられ、
前記複数チャンネルの各チャンネルは複数ビットで構成され、
これらの楽音データをＬＳＢ側から順に入力して、上記全ビット数より少ない所定ビット毎に加算する加算処理部と、
前記識別信号が変化する際にそのエッヂを検出した信号を発生するエッヂ発生部と
を有しており、
該加算処理部は、そのビット毎の加算結果の一部であるキャリー出力を、次の上位ビット加算時のキャリー入力とし、
且つ上記楽音データのＬＳＢ同士の加算時には、前記エッヂ発生部が発生する信号に応じてキャリー入力としてゼロを入力する
ことを基本的特徴としている。
【００１９】
上記構成によれば、上記加算処理部において、複数ビットで構成されるこれらの楽音データをＬＳＢ側から順に入力して、上記全ビット数より少ない所定ビット毎（１ビット毎でも良い）に加算処理を行っているため、シフトレジスタなどのような構成を用いなくても、シリアルで入力されてくる楽音データをそのまま加算することができ（リアルタイムで処理することも可）、シンプルな回路構成で、効率良く加算処理を実行することが可能となる。従ってこのようなシンプルで計算速度の速い構成を複数組み合わせることで、複数系列の楽音データのミキシングを行うことも可能となる。
【００２０】
もちろん上記加算処理時に桁上げがある場合、ＬＳＢファーストで楽音データが入力されてくるため、該加算処理部は、そのビット毎の加算結果の一部であるキャリー出力を、順次入力されてくる次の上位ビット加算時のキャリー入力とすることになる。さらに上記楽音データのＬＳＢ同士の加算時には、前記エッヂ発生部が発生する信号に応じてキャリー入力としてゼロを入力することになる。
【００２１】
通常楽音データは２の補数で表されるため、正の数の場合ＭＳＢが０に、また負の数の場合ＭＳＢが１になる。上記構成では、ＬＳＢ側から入力されて、順次加算処理を行い、最後にＭＳＢ側の加算処理を行うことになるが、このようなＭＳＢの加算処理では、桁溢れ（又は算術的溢れ；オーバーフローやアンダーフロー）によって、正負が逆になることがある。
【００２２】
すなわち、図８(ａ)に示すように、ＭＳＢの前のビットの加算処理で桁上げ（キャリー）があり、次のＭＳＢで加算しようとする２つの楽音データの値が正の場合（すなわちＭＳＢとして両方に０が入力される場合）、上記桁上げで、ＭＳＢが１となり、負の数を表すことになってしまう。
【００２３】
また同図(ｂ)に示すように、ＭＳＢの前のビットの加算処理では桁上げがなく、次のＭＳＢで加算しようとする２つの楽音データの値が負の場合（すなわちＭＳＢとして両方に１の値が入力される場合）、上記加算処理で、ＭＳＢ部分は０となり、正の数を表すことになってしまう。
【００２４】
請求項２の構成は、このような桁溢れによって、正負が逆になることを防止する構成であり、上記加算処理部以外に、前記楽音データのＭＳＢが前記加算処理部に入力されるタイミングを示す信号を発生するパルス発生部と、前記加算処理部の出力を所定時間だけ遅延させて出力する遅延部とを備えていて、前記楽音データのＭＳＢが前記加算処理部に入力されるタイミングであることを前記パルス発生部が示している場合に、該加算処理部による加算結果に基づき、桁溢れを検出すると共に、該桁溢れの時に、前記遅延部の出力に代えて夫々所定の値（例えばオーバーフローの際に最大値、アンダーフローの時に最小値）を出力することを特徴としている。それにより計算結果における正負の反転がなくなって、奇異な楽音の発生をなくしたり、回路的に不安定になることを防止することができるようになる。
【００２５】
仮に加算処理される楽音データの少なくとも一方がパラレルデータであったとしても、加算処理が実行される前にシリアルデータに変換して行えば、上記本発明構成による加算処理を実行することが可能となる。具体的には、上記楽音データは、同一のサンプリング周期であり、少なくとも一方は、パラレルデータである楽音データをＬＳＢ側から先に出力されるシリアルデータに変換した後、上記加算処理部において他方のデータと加算処理する。
【００２６】
さらに上記構成は、楽音発生装置内に設けることも可能である。すなわち、楽音発生装置内に設けられる楽音データ加算装置の構成を対象としており、その場合の構成の特徴として、上記加算処理部でビット毎に加算する上記入力楽音データとして、一方は、外部から入力されたシリアル楽音データであり、他方は、内部で作成されたパラレル楽音データを、上記外部からのシリアルタイミングに同期させてシリアルに変換したものにする。
【００２７】
また加算処理される楽音データの少なくとも一方が、通常のようにＭＳＢファースト形式で出力されてくるものであったとしても、加算処理が実行される前にＬＳＢファースト形式に変換して行えば、上記本発明構成による加算処理を実行することが可能となる。請求項３では、そのような構成を提案しており、具体的には、複数ビットで構成されるこれらの楽音データをＬＳＢ側から順に入力して、上記全ビット数より少ない所定ビット毎に加算する加算処理部を有しており、該加算処理部は、そのビット毎の加算結果の一部であるキャリー出力を、次の上位ビット加算時のキャリー入力とすると共に、この加算処理部の少なくとも一方の入力側にデータ入力切替部を備えていて、その切替処理により、前記楽音データをＬＳＢ側から順に加算処理部に入力することを特徴としている。
【００２８】
本発明の構成は、ステレオ使用の楽音データに対しても適用可能である。すなわち上記加算処理部はシンプルな構成であり、計算速度は十分に速いため、該加算処理部において、Ｌｅｆｔ用とＲｉｇｈｔ用の波形が時分割で処理されるようにすることでも、楽音データの加算処理用としては十分である。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図示例と共に説明する。
（実施例１）
図１は、音声や生演奏を取り込んで本体の演奏とミキシングできる電子オルガンの機能ブロック構成を示す説明図である。同図に示すように、本電子オルガンは、ステレオ構成であり、且つ複数の楽音波形出力系列を持つ楽音データ処理構成を有している。さらに夫々の系列で必要な処理を汎用的なデジタルシグナルプロセッサＤＳＰ１〜ｍで行わせ、後にこれらの複数の系列に、別のデジタルシグナルプロセッサＤＳＰｎによって、残響効果を付加する処理（他の処理に切り替えることも可）を行わせている。そして、これらのデジタルシグナルプロセッサＤＳＰ１〜ｍとデジタルシグナルプロセッサＤＳＰｎの間に設けられるミキサ１ａが、本実施例に係る加算装置の構成である。
【００３０】
同図に示すように、上記電子オルガンの構成には、ＣＰＵ１００が備えられており、キーボード１０１からキーイベントを受けて、上記楽音波形出力系列側に送ったり、またパネル１０２の操作指示などを受けて本電子オルガン全体の制御を行うようになっている。そして前記キーイベントが入力された楽音発生回路ＴＧ１〜ｌは、該ＣＰＵ１００からの制御を受けて、夫々指定された楽音を発生させる。その後同じくＣＰＵ１００からの制御を受けて各デジタルシグナルプロセッサＤＳＰ１〜ｌにより、夫々の音色に応じた音響効果或いは前記パネル操作による任意の音響効果が付加される。
【００３１】
これらの楽音波形出力系列の他に、本実施例では、人の声や楽器の生演奏をマイク１１０及び１１１でひろってアナログデジタルコンバータＡＤＣ１１２及び１１３でデジタルデータに変換し、それに上記ＣＰＵ１００からの制御を受けたデジタルシグナルプロセッサＤＳＰｍで所定の音響効果が付加される。
【００３２】
これらの複数系列の楽音データは、本ミキサ１ａの加算処理によりミキシングされる。その後デジタルシグナルプロセッサＤＳＰｎによって、残響効果が付加され、デジタルアナログコンバータＤＡＣ１１４で、アナログデータに変換された上、アンプ１１５で増幅され、スピーカ１１６から、Ｒ／Ｌステレオ楽音として出力される。
【００３３】
以上の構成において、楽音データは、上記デジタルシグナルプロセッサＤＳＰ１〜ｍの内部でＬＳＢファーストのシリアルデータに変換されて出力されて、上記ミキサ１ａに入力され、またデジタルシグナルプロセッサＤＳＰｎで残響効果が付加された楽音データは、該デジタルシグナルプロセッサＤＳＰｎ内部でＭＳＢファーストのシリアルデータに変換されて（後述のデジタルアナログコンバータＤＡＣ１１４が対応していればＬＳＢファーストとすることも可）、デジタルアナログコンバータＤＡＣ１１４に出力される。
【００３４】
以上の構成において、本ミキサ１ａは、図２に示すような加算処理部の回路構成を有している。該加算処理部の構成は、ステレオ２系列の楽音波形出力系列からシリアルで出力されてくるＬＳＢファーストの２つの楽音データ（ＤＡＴｉｎ１、ＤＡＴｉｎ２）を受けてこれらのビット毎の加算処理を行いその加算結果（ＤＡＴｏｕｔ）を出力する加算器１０と、ビット毎の加算結果の一部であるキャリー出力（Ｃｏｕｔ）を該加算器１０から受けて、次の上位ビット加算時のキャリー入力（Ｃｉｎ）とするキャリービットレジスタ１１（Ｄラッチ回路で構成される）とを有している。
【００３５】
加算器１０ではシステムクロックに同期して上記加算処理が行われるため、上記キャリービットレジスタ１１には、システムクロックが入力され（ＳＣＫｉｎ）、該クロックに同期してキャリー出力（Ｃｏｕｔ）を受け、また次のクロックの際（次の上位ビット）に、加算器１０にキャリー入力（Ｃｉｎ）する。
【００３６】
また本構成ではステレオ出力用に、Ｌｅｆｔ用とＲｉｇｈｔ用の楽音データの処理を時分割で行っており、そのため、エッヂ発生器１２が設けられていて、ＬＲクロックが入力され、Ｌ及びＲ用の方形波が発生せしめられて、上記キャリービットレジスタ１１に入力されている。
【００３７】
さらに２つの楽音データのＬＳＢ同士の加算時には、上記キャリービットレジスタ１１は、キャリー入力としてゼロを入力することになる。
【００３８】
図３は、上記構成における各入出力データ及びクロックのタイミングチャートである。ステレオのＬｅｆｔ用及びＲｉｇｈｔ用の各処理時において、１システムクロック毎に２４ビットの楽音データのビット毎の入力（ＤＡＴｉｎ１、ＤＡＴｉｎ２）がなされ、その加算結果がビット毎に出力（ＤＡＴｏｕｔ）される。尚、該出力は、４９１ｎｓのビット単位幅に対し、５０〜１００ｎｓの遅れを伴うが特に問題は生じない。
【００３９】
以上の構成は、２つのシリアル楽音データを加算処理しているが、それ以上の複数系列の加算処理を行う場合は、以上の構成を、その数に対応させて、複数組み合わせることにより、それらのミキシング処理を行うことができることになる。
【００４０】
（実施例２）
図４は、電子オルガンのミキサ１ｂとして用いられた本願発明の第２実施例に係る加算装置の回路構成を示す回路ブロック図である。本願構成の適用される上記電子オルガンの構成は、基本的には、前記実施例１と同じであり、その詳細は省略する。
【００４１】
本実施例構成では、ＤＡＴｉｎ２として入力されるシリアル楽音データは、ＬＳＢファーストで入力されるが、もう一方のＤＡＴｉｎ１として入力されるシリアル楽音データは、ＬＳＢファーストでもＭＳＢファーストでも、どちらでも良い。しかもこれらの楽音データは異なったシステムクロック（ＳＣＫｉｎ１、ＳＣＫｉｎ２）及びＬＲクロック（ＬＲＣＫｉｎ１、ＬＲＣＫｉｎ２）で入力される。
【００４２】
上記構成において、実施例１と同じ採番のものは、基本的に同じ構成である。ここで加算器１０の一方の入力側には、データ入力切替部２０を備えており、その切替処理により、ＤＡＴｉｎ１として入力される楽音データをＬＳＢファーストにして、上記加算器１０に入力する構成としている。
【００４３】
すなわち、シリアル楽音データ（ＤＡＴｉｎ１）をシフトレジスタ構成によりパラレルデータに変換する際、通常のようにＭＳＢを上位ビットにして、及びそれを反転させてＬＳＢを上位ビットにして、夫々出力するシリアル−パラレル変換器２４と、該シリアル−パラレル変換器２４の２つの出力を入力し、切換スイッチ２２の切換で、ＭＳＢを上位ビットにしたパラレルデータか、ＬＳＢを上位ビットにしたパラレルデータかを切り替える切換器２１と、該切換器２１から入力されたパラレルデータをシリアルデータに変換するパラレル−シリアル変換器２３とを備えており、これらにより、上記データ入力切替部２０が構成されている。
【００４４】
上述のように、シリアル楽音データ（ＤＡＴｉｎ１）は、システムクロック（ＳＣＫｉｎ１）及びＬＲクロック（ＬＲＣＫｉｎ１）に同期して入力され、また他方のシリアル楽音データ（ＤＡＴｉｎ２）は、これらとは別のシステムクロック（ＳＣＫｉｎ２）及びＬＲクロック（ＬＲＣＫｉｎ２）に同期して入力されるものであるが、上記パラレル−シリアル変換器２３がシリアル楽音データ（ＤＡＴｉｎ２）側のシステムクロック（ＳＣＫｉｎ２）及びＬＲクロック（ＬＲＣＫｉｎ２）に同期して出力しているため、加算結果（ＤＡＴｏｕｔ）は、シリアル楽音データ（ＤＡＴｉｎ２）側のシステムクロック（ＳＣＫｉｎ２）及びＬＲクロック（ＬＲＣＫｉｎ２）に同期して、Ｄラッチ回路１３から出力されることになる。
【００４５】
以上の構成を複数組み合わせて、３以上の複数系列のミキシング処理を行うことができるが、その場合、本構成の加算結果出力（ＤＡＴｏｕｔ）、システムクロック出力（ＳＣＫｏｕｔ）及びＬＲクロック出力（ＬＲＣＫｏｕｔ）は、組み合わされる次の加算処理部のシリアル楽音データ（ＤＡＴｉｎ１）、システムクロック（ＳＣＫｉｎ１）及びＬＲクロック（ＬＲＣＫｉｎ１）、或いはシリアル楽音データ（ＤＡＴｉｎ２）、システムクロック（ＳＣＫｉｎ２）及びＬＲクロック（ＬＲＣＫｉｎ２）として入力されることになる。
【００４６】
本実施例構成では、加算処理される楽音データの少なくとも一方が、通常のようにＭＳＢファースト形式で出力されてくるものであっても、上述のように、データ入力切替部２０により、ＬＳＢファースト形式に変換してから、加算器１０による加算処理が実行されるので、上記本発明構成により、ミキシング処理が可能となる。
【００４７】
（実施例３）
図５は、楽音波形出力系列毎に夫々の音響効果付加処理を伴って楽音を出力できる電子オルガンにおいて、本発明の構成が適用されることにより、これらの出力系列のミキシング処理を行い、ミキシングされた楽音データにさらに別の音響効果付加を行える構成の機能ブロックを示す説明図である。
【００４８】
本実施例の構成は、１の楽音波形出力系列に設けられている楽音発生装置を構成する音源ＬＳＩ内に備えられた加算処理構成として実装されている加算装置である。すなわち、本構成では、音源ＬＳＩ１１７の楽音発生回路ＴＧ２の出力側に、上記実施例と同様な加算処理部１ｃ及び１ｄの構成を備えている。
【００４９】
図６は、該加算処理部１ｃ及び１ｄの構成を示す回路図である。当該構成も、基本的には実施例１と同様な構成を備えている。本構成では、楽音発生回路ＴＧ２の１６ビットのパラレルデータの出力に、外部から入力されてくるＬＳＢファーストの２４ビットシリアル楽音データ（ＤＡＴｉｎ：図５に示すように他の出力系列のシリアル楽音データ）を加算する処理を行う。そのため、楽音発生回路ＴＧ２で発生せしめられたパラレルデータを、パラレル−シリアル変換器３０で、ＬＳＢファーストのシリアルデータに変換して、加算器１０に入力している。他方この加算器１０に入力される外部入力データ（ＤＡＴｉｎ）は、上述のように２４ビットデータであるため、上記パラレル−シリアル変換器３０でのデータ変換では、１６ビットのデータを２４ビットデータにして変換している。そして該加算器１０では、Ｌ及びＲ２４時分割合計４８時分割で加算処理を行っている。また加算結果（ＤＡＴｏｕｔ）は、後述するように、シフタ３１により、半周期（２４ステージ）分遅らせて出力されることになる。
【００５０】
ここで、図中４０として破線で示された部分は、上記加算器１０の桁溢れを検出する桁溢れ検出部の構成である。同構成は、２つのＥＸＯＲ回路４１及び４３と、１つのインバータ４２と、１つのＡＮＤ回路４４で構成されている。
【００５１】
すなわち、パラレル−シリアル変換器３０から出力される内部音源のシリアル楽音データと外部から取り入れる（外部入力の）シリアル楽音データをＥＸＯＲ回路４１に入力する。ここでは、両方の入力が０の時又は１の時、ＥＸＯＲ回路４１から０が出力され、インバータ４２で１に変換され、出力される。
【００５２】
また上記入力のどちらか一方と加算器１０の加算結果をもう一方のＥＸＯＲ回路４３に入力する。ここでは、両方の入力が相反する値の時（すなわち片方が０で他方が１の時）、該ＥＸＯＲ回路４３から１が出力される。
【００５３】
ＬＳＢファーストで入力されてくる楽音データの最後位ビットＭＳＢにおいて、上記ＥＸＯＲ回路４１からインバータ４２を介して１が出力され、且つＥＸＯＲ回路４３から１が出力される時、すなわち、▲１▼両ＭＳＢが正の数を表す０で、且つ加算結果が負の数を表す１である時、或いは▲２▼両ＭＳＢが負の数を表す１で、且つ加算結果が正の数を表す０である時、桁溢れであることになる。従って上記ＡＮＤ回路４４に入力される値が双方とも１であれば、該ＭＳＢの桁溢れによって、加算結果の正負が逆になっていることが検出される。
【００５４】
本実施例では、このような桁溢れが生じていない時は、Ｄラッチ回路４５を介して、セレクタ４８には、シフタ３１側からの出力を加算結果として選択（Ａ側入力の選択）し出力する指示が出され、該セレクタ４８は、その加算結果をＤＡＴｏｕｔとして出力する。他方上記桁溢れが生じた時は、Ｄラッチ回路４５を介して、セレクタ４８には、Ｄラッチ回路４５及びＥＸＯＲ回路４７側からの出力を加算結果として選択（Ｂ側入力の選択）し出力する指示が出され、該セレクタ４８は、その加算結果をＤＡＴｏｕｔとして出力する。この時、Ｄラッチ回路４５及びＥＸＯＲ回路４７側から加算結果の出力ＤＡＴｏｕｔも、シフタ３１の加算結果の出力と同様、半周期（２４ステージ）分遅らせて出力されることになる。尚、このＤラッチ回路４５にも、エッヂ発生器１２によるエッジパルスが入力され、Ｌ及びＲ毎に時分割処理が行われる。
【００５５】
桁溢れが検出されてＤラッチ回路４５及びＥＸＯＲ回路４７側から加算結果が出力される場合は、ＭＳＢ以外のビットに関しては、加算器１０の加算結果が、Ｄラッチ回路４５を経てＥＸＯＲ回路４７からそのまま出力されるが、ＭＳＢのビットの部分だけ、ｂ２３パルス発生器４６（ＭＳＢの時だけパルスを発生する）からパルスが発っせられ、ＥＸＯＲ回路４７において、Ｄラッチ回路４５から出力されてくるＭＳＢが０の時は１に、また同ＭＳＢが１の時は０に変換されて、前記セレクタ４８に入力される。
【００５６】
図７は、上記実施例のタイミングチャートを示している。ここでは、楽音発生回路ＴＧ２から入力されるデータは、１６ビットパラレルであるが、パラレル−シリアル変換器３０による変換で、外部入力データ（ＤＡＴｉｎ）に合わせて、２４ビットのシリアルデータに変換される。また前述のように、シフタ３１の出力は半周期遅れ、セレクタ４８の出力も同様である。これは、桁溢れの際のＭＳＢの処理のために、半周期遅れとしたものである。また同図では、セレクタ４８の出力において、ＭＳＢであるｂ２３のビットが斜線で塗りつぶされているが、ここは、桁溢れがあった場合には、加算器１０の加算結果が逆の値に変換されて処理されることになる。
【００５７】
以上詳述した本実施例構成では、桁溢れを検出する構成４０により、上記加算器１０におけるオーバーフローやアンダーフローを検出しており、これらを検出した場合は、Ｄラッチ回路４５、ＥＸＯＲ回路４７、ｂパルス発生器４６及びセレクタ４８の構成で、ＭＳＢにおける正負の値を直して加算結果を出力しているため、計算結果における正負の反転がなくなって、奇異な楽音の発生をなくしたり、回路的に不安定になることを防止することができるようになる。
【００５８】
また本構成では、音源ＬＳＩ１１７の楽音発生回路ＴＧ２の出力側に、本発明に係る加算処理部１ｃ及び１ｄの構成が備えられており、内部で作成されたパラレル楽音データが、パラレル−シリアル変換器３０で、ＬＳＢファーストのシリアルデータに変換され、外部入力データ（ＤＡＴｉｎ）ＬＳＢファーストのシリアル楽音データと、加算器１０において加算する処理が行われるため、加算処理される楽音データがパラレルデータであったとしても、上記本発明構成による加算処理を実行することが可能となる。
【００５９】
また加算処理される楽音データが、通常のようにＭＳＢファースト形式で出力されてくるものであったとしても、加算処理が実行される前にＬＳＢファースト形式に変換して行えば、上記本発明構成による加算処理を実行することが可能となる。
【００６０】
尚、本発明の楽音データ加算装置は、上述の実施例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００６１】
【発明の効果】
以上、説明したように本発明の請求項１〜３記載の楽音データ加算装置によれば、部品点数をいたずらに増やすことなく、よりシンプルな形式で、効率良く加算処理を行うことができるようになるという優れた効果を奏し得る。従ってこのようなシンプルで計算速度の速い構成を複数組み合わせることで、複数系列の楽音データのミキシングを行うことも可能となる。
【００６２】
また請求項２の構成のように、前記楽音データのＭＳＢが前記加算処理部に入力されるタイミングであることを前記パルス発生部が示している場合に、該加算処理部による加算結果に基づき、桁溢れを検出すると共に、該桁溢れの時に、前記遅延部の出力に代えて夫々所定の値を出力するようにし、このような桁溢れによる正負の逆転現象を防止することができるようになるため、奇異な楽音の発生をなくしたり、回路的に不安定になることを防ぐことができるようになる。
【００６３】
さらに加算処理される楽音データの少なくとも一方が、通常のようにＭＳＢファースト形式で出力されてくるものであったとしても、請求項３の構成のように、加算処理部の少なくとも一方の入力側にデータ入力切替部が備えられ、加算処理が実行される前にＬＳＢファースト形式に変換して当該加算処理が行われれば、本発明による加算処理を実行することが可能となる。
【図面の簡単な説明】
【図１】音声や生演奏を取り込んで本体の演奏とミキシングできる電子オルガンの機能ブロック構成を示す回路ブロック図である。
【図２】上記実施例におけるミキサ１ａを構成する加算処理部の回路構成を示す回路図である。
【図３】上記構成における各入出力データ及びクロックのタイミングチャートである。
【図４】電子オルガンのミキサ１ｂとして用いられた本願発明の第２実施例に係る加算装置の回路構成を示す回路ブロック図である。
【図５】本発明の構成が適用された楽音波形出力系列毎に夫々の音響効果付加処理を伴って楽音を出力できる電子オルガンの機能ブロック構成を示す説明図である。
【図６】上記実施例構成に適用された加算処理部１ｃ及び１ｄの構成を示す回路図である。
【図７】上記実施例のタイミングチャートである。
【図８】ＭＳＢの加算処理における桁溢れの状態を説明する説明図である。
【図９】楽音発生系列が複数ある電子オルガンや自動伴奏乃至自動演奏機能付き電子ピアノのシステム説明図である。
【図１０】上記システムにおけるデジタルシグナルプロセッサＤＳＰの内部構成を示す説明図である。
【図１１】図９とは別の構成を有する電子オルガンや自動伴奏乃至自動演奏機能付き電子ピアノのシステム説明図である。
【図１２】上記システムにおけるデジタルシグナルプロセッサＤＳＰ１の内部構成を示す説明図である。
【図１３】同じく上記システムにおけるデジタルシグナルプロセッサＤＳＰ２の内部構成を示す説明図である。
【図１４】従来のＭＳＢファーストシリアル楽音データ同士の加算構成を示す説明図である。
【符号の説明】
１ａ、１ｂ      ミキサ
１ｃ、１ｄ      加算処理部
１０              加算器
１１              キャリービットレジスタ
１２              エッヂ発生器
１３              ラッチ回路
２０              データ入力切替部
２１              切換器
２２              切換スイッチ
２３              パラレル−シリアル変換器
２４              シリアル−パラレル変換器
３０              パラレル−シリアル変換器
３１              シフタ
４０              桁溢れを検出する構成
４１、４３、４７  ＥＸＯＲ回路
４２              インバータ
４４              ＡＮＤ回路
４５              Ｄラッチ回路
４６              ｂ２３パルス発生器
４８              セレクタ
１００              ＣＰＵ
１０１              キーボード
１０２              パネル
１１０、１１１      マイク
１１２、１１３      アナログデジタルコンバータ
１１４              デジタルアナログコンバータ
１１５              アンプ
１１６              スピーカ
１１７              音源ＬＳＩ
ＴＧ                楽音発生装置
ＴＧ１〜ｌ          楽音発生回路
ＤＳＰ              デジタルシグナルプロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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