(57)【特許請求の範囲】
【請求項１】
一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、
前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、
前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、
前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、
前記メサ型の第２のエミッタ層に設けられた第２の電極、
前記第２のベース層と前記第２のエミッタ層との界面が延在する面方向に関して前記メサ型の第２のエミッタ層を取り囲む空間に対応し、かつ、前記第２のエミッタ層と前記第２のベース層との接合部から深さ方向に或る距離を隔てた、前記第２のベース層の内部の層状の領域を占め、前記第２のベース層と同じ導電型でかつ前記第２のベース層の不純物濃度より高い不純物濃度を有する低抵抗ゲート領域、及び
前記低抵抗ゲート領域にゲートコンタクト領域を介して接する第３の電極
を有し、
前記ゲートコンタクト領域は、前記面方向に対して垂直な深さ方向に関して前記低抵抗ゲート領域と前記第３の電極との間に挟まれ、かつ、前記第２のエミッタ層と前記第２のベース層との接合部から沿面距離が大きくなるように離れた位置に形成され、前記第２のベース層と同じ導電型でかつ前記低抵抗ゲート領域の不純物濃度より高い不純物濃度を有するワイドギャップ半導体のゲートターンオフサイリスタ。
【請求項２】
前記面方向に関して、前記第２のエミッタ層の外周のパターンと前記低抵抗ゲート領域の内周のパターンとが一致した位置にあることを特徴とする請求項１記載のワイドギャップ半導体のゲートターンオフサイリスタ。
【請求項３】
前記第２のベース層と前記第２のエミッタ層との接合部の端部に接して前記第２のベース層内に設けられた、前記第２のエミッタ層と同じ導電型の領域を更に有する請求項１記載のワイドギャップ半導体のゲートターンオフサイリスタ。
【請求項４】
前記第１のエミッタ層がｎ型のカソードエミッタ層であり、前記第１のベース層がｐ型のベース層であり、前記第２のベース層がｎ型のベース層であり、前記第２のエミッタ層がｐ型のアノードエミッタ層であり、前記低抵抗ゲート領域がｎ型であり、
前記第１、第２及び第３の電極がそれぞれ、カソード電極、アノード電極及びゲート電極である請求項１記載のワイドギャップ半導体のゲートターンオフサイリスタ。
【請求項５】
前記第１のエミッタ層がｐ型のアノードエミッタ層であり、前記第１のベース層がｎ型のベース層であり、前記第２のベース層がｐ型のベース層であり、前記第２のエミッタ層がｎ型のカソードエミッタ層であり、前記低抵抗ゲート領域がｐ型であり、
前記第１、第２及び第３の電極がそれぞれ、アノード電極、カソード電極及びゲート電極である請求項１記載のワイドギャップ半導体のゲートターンオフサイリスタ。
【請求項６】
前記ワイドギャップ半導体がシリコンカーバイドである請求項１に記載のワイドギャップ半導体のゲートターンオフサイリスタ。
【請求項７】
前記低抵抗ゲート領域の不純物濃度が、前記ベース領域の不純物濃度の３倍以上であることを特徴とする請求項１に記載のワイドギャップ半導体のゲートターンオフサイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はワイドギャップ半導体を用いたゲートターンオフサイリスタに関するものであり、特に広い温度範囲において大電流の遮断が可能なゲートターンオフサイリスタに関する。
【背景技術】
【０００２】
シリコンを用いたゲートターンオフサイリスタ（以下、ＧＴＯと略記する）の第１の従来例として特開平６−１５１８２３号公報に示されたものがある。第１の従来例のＧＴＯでは、アノード電極を有するｎベース層の上にメサ型のｐベース層を設け、メサ型のｐベース層の中央領域にｎエミッタ層を、不純物の拡散により形成している。この構成により、ｐベース層とｎエミッタ層の接合がメサ斜面に露出しないので、メサ斜面に電界集中が生じにくいＧＴＯが得られる。しかしｎエミッタ層を不純物の拡散により形成しているので結晶欠陥が多く、ＧＴＯのオン時の抵抗が大きくなる。
【０００３】
シリコンを用いたＧＴＯの第２の従来例が特許公報第２６９２３６６号に示されている。第２の従来例では、ｐエミッタ層の上にｎベース層を形成し、ｎベース層の上にｐベース層を形成している。ｐベース層の上に不純物の拡散によりｎエミッタ層を形成し、エッチングによりメサ型のｎエミッタ層を得ている。第２の従来例は不純物の拡散によりｎエミッタ層を形成している点では前記第１の従来例のものと同じである。
【０００４】
シリコンカーバイド（ＳｉＣ）などのワイドギャップ半導体を用いた第３の従来例のゲートターンオフサイリスタ（以下、ＧＴＯと略記する）には、例えば文献；IEEE  Electron Device Letters, Vol. 18, No.11, November, 1997の518ページから520ページに記載されているものがある。この従来例では、ｐ型のアノードエミッタ層を、アノードエミッタ層が接するｐ型のベース層までメサ型にエッチングし、メサ型にエッチングされたアノードエミッタ層を取り囲むように、ベース層上にゲート電極を設けている。このような構造にしたのは以下の理由によるものと思われる。ワイドギャップ半導体でないシリコン（Ｓｉ）のＧＴＯでは、部分的なｐｎ接合は一般に不純物の熱拡散あるいはイオン注入により形成される。しかしワイドギャップ半導体であるＳｉＣの場合は、不純物の熱拡散が非常に遅く大量生産に適さないため、ｐｎ接合はイオン注入により形成している。その場合、高濃度の不純物をイオン注入すると結晶欠陥が多くなり抵抗が大きくなる。そのため、ＧＴＯに大電流を流すとイオン注入した領域の電圧降下が大きくなりパワーロスが大きい。特にｐ型の不純物であるアルミニウム等の、原子半径の大きな不純物をイオン注入すると結晶欠陥が発生しやすく、高濃度のｐ型領域を結晶欠陥なしでは形成することはできない。そこで、ＳｉＣにおいて部分的なｐｎ接合を形成する場合、特に大電流を流すｐ型領域を形成する場合は、まずｎ型層の上に結晶性がよく欠陥の少ないｐ型のエピタキシャル膜を形成する。このエピキャピタル膜を選択的にエッチングして、メサ型の部分的なｐｎ接合を形成してＧＴＯを構成している。ｐ型層とｎ型層の接合部の端部は、メサの斜面あるいはメサのコーナー部の近傍に露出している。成膜後のＧＴＯの全表面を絶縁膜で覆うことにより外部からのイオンが半導体表面に付着するのを防ぎ、ＧＴＯの長期の信頼性を確保している。
【０００５】
一般にＧＴＯは、ゲートとアノード間に逆バイアス電圧を印加することにより主電流をゲートに分流させてターンオフできるという、電流の制御性を有している。その制御性を表す特性として「最大可制御電流」がある。最大可制御電流はＧＴＯが制御できる最大の電流である。ＧＴＯの最大可制御電流を大きくするには、ターンオフ時のオフゲート電圧（ゲートとアノード間に印加する逆方向の電圧）を高くして主電流をなるべく多くゲートに分流させる。オフゲート電圧を高くしてゲートに分流させる主電流を大きくすればするほど、最大可制御電流を大きくできることが知られている。
【０００６】
図１３及び図１４に、それぞれ典型的な第２及び第３の従来例のＳｉＣのＧＴＯの断面図を示す。図１３に示す第２の従来例のＧＴＯにおいて、カソード端子Ｋ（以下、カソードＫと記す）につながるカソード電極２１を下面に有する高不純物濃度のｎ型ＳｉＣのカソードエミッタ層１の上に、低不純物濃度のｐ型ＳｉＣのベース層２を形成する。ｐ型ベース層２の上にｎ型ベース層３を形成する。ｎ型ベース層３の全面に、後の工程で中央領域を残してｐ型アノードエミッタ層４となるｐ型層をエピタキシャル成長法により形成する。次にｐ型層のアノードエミッタ層４となる領域を残して、他の領域を反応性イオンエッチング法によりｎ型ベース層３の表面がいくらか除去されるまでエッチングして、メサ型のアノードエミッタ層４を形成する。露出したｎ型ベース層３の端部領域の、接合部Ｊから離れた部分に、アノードエミッタ層４を取り囲むように、ｎ型のゲートコンタクト領域６をイオン注入により形成する。アノードエミッタ層４にアノード端子Ａ（以下、アノードＡと記す）につながるアノード電極２０を形成し、ゲートコンタクト領域６にゲート端子Ｇ（以下、ゲートＧと記す）につながるゲート電極２２を形成する。最後に、ＧＴＯの表面に水分やＮａイオンなどのイオンが付着するのを防止するために、電極を除く全面に二酸化ケイ素（ＳｉＯ２）等の絶縁膜１０を形成する。
【０００７】
図１４に示す第３の従来例のＧＴＯでは、各層及び各領域の導電型が、前記図１３に示すＧＴＯとそれぞれ逆になっている点を除いて、その構成は図１３に示すＧＴＯと実質的に同じである。
【０００８】
図１３に示すＧＴＯでは、ターンオフ時にゲートＧとアノードＡ間にオフゲート電圧を印加する。また図１４に示すＧＴＯでは、ターンオフ時にカソードＫとゲートＧ間にオフゲート電圧を印加する。その結果、図１３及び図１４のＧＴＯではともに主電流がゲートＧに分流しＧＴＯはターンオフする。
【０００９】
図１３のＧＴＯで可制御電流を大きくするためにオフゲート電圧を高くすると、アノードエミッタ層４とベース層３の接合部Ｊの端部領域Ｔの近傍の絶縁膜１０の電界が高くなる。ＳｉＣの場合は、絶縁破壊電界がＳｉに比べ約１０倍と大きいので、ベース層３の厚さはＳｉのものに比べ、数十分の１と薄くしている。そのためオフゲート電圧を高くすると、アノードエミッタ層４を形成するメサの表面の絶縁膜１０（例えばＳｉＯ２膜）に高電界が印加され、絶縁膜１０の絶縁破壊が生じるおそれがある。また長期間高電界が印加され続けるとリーク電流が増え、ＧＴＯ素子のゲート耐電圧（ゲートＧとアノードＡ間の耐電圧）が低下し、長期の信頼性が低下するという問題がある。
【００１０】
図１４のＧＴＯでも可制御電流を大きくする対策としてオフゲート電圧を高くすると、カソードエミッタ層２４とベース層５との接合部Ｊの端部領域Ｔの近傍の絶縁膜１０の電界が高くなる。そのためカソードＫとゲートＧ間の耐電圧が低下し、長期の信頼性が低下する。
【００１１】
ＧＴＯの可制御電流を大きくする他の対策として、ゲート電極が設けられているベース層の不純物濃度を上げて横方向の抵抗を低減する方法、及びベース層を厚くする方法が特開昭６１−１８２２６０号公報に記載されている。不純物濃度を上げてベース層の横方向の抵抗を低減すると、ＧＴＯのオン時にそのベース層に近接するエミッタ層から注入されるキャリア（例えば、図１３のＧＴＯ場合はホール、図１４のＧＴＯの場合は電子）の注入効率が下がる。また、ゲートが設けられているベース層を厚くすると、近接するエミッタ層からそのベース層を通って、その下のベース層へ到達するキャリアの数が減少する。その結果、ＧＴＯをターンオンさせるために必要なゲート電流が大きくなる。またオン電圧も大きくなり、パワーロスが大きくなるという問題がある。
【００１２】
ワイドギャップ半導体を用いた半導体装置の使用最高接合温度は、Ｓｉ半導体を用いた半導体装置の使用最高接合温度（１２５℃程度）に比べ大幅に高い。例えばＳｉＣの使用最高接合温度は５００℃以上である。したがって、ワイドギャップ半導体を使用する装置では、室温から５００℃以上の広い温度範囲において、半導体装置が所望の特性を維持するのが望ましい。
【００１３】
先行技術文献のMaterial Science Forum Vols. 389-393 (2002), pp. 1349-1352によれば、ＳｉＣのＧＴＯで使用温度が１５０℃以上になると最大可制御電流が大幅に低下するとされている。例えば２００℃においては、室温時の最大可制御電流の約６分の１以下となる。これは次のような理由によるものと思われる。
【００１４】
まず理解を容易にするために、ＳｉのＧＴＯの場合について説明する。Ｓｉの場合、アクセプタとしてホウ素やアルミニウムが用いられる。アクセプタ準位はそれぞれ４５ｍｅＶ及び６０ｍｅＶと浅く、室温で容易にイオン化しアクセプタから正孔が生じる。そのため、室温でほとんどすべての不純物がイオン化して正孔が生じている。Ｓｉの最高接合温度１２５℃までの使用において、不純物のイオン化率が十分高いのでイオン化率が問題になることはほとんどない。
【００１５】
ＳｉＣのＧＴＯでも、ＳｉのＧＴＯと同様に、アクセプタとしてホウ素やアルミニウムが用いられるが、それらのアクセプタ準位はそれぞれ約３００ｍｅＶ及び約２４０ｍｅＶと深く、室温でのイオン化率は数％以下と非常に低い。しかし、温度をあげるとイオン化率は大幅に増大する。
【００１６】
例えば図１３のＧＴＯにおいて、温度が１５０℃以上の高温になってｐ型のアノードエミッタ層４のイオン化率が増大すると、アノードエミッタ層４からｎ型のベース層３を経てｐ型のベース層２に注入されるホールの数が室温のときに比べて大幅に多くなる。また電子も多くなりｐ型ベース層２で余剰キャリア（ホール及び電子）が増えるため、最大可制御電流が低下する。さらに、１５０℃以上の高温ではキャリアのライフタイムも長くなるため、これによっても最大可制御電流が大幅に低下する。また、高温ではｐ型のアノードエミッタ層４のキャリア濃度が高くなるために、オフゲート電圧の印加時に空乏層が十分に広がらなくなる。このような状態では、ｐ型アノードエミッタ層４とｎ型ベース層３の接合部Ｊの近傍のアノードエミッタ層４の端部領域Ｔの近傍で電界強度が高くなり、アノードＡとゲートＧ間の耐電圧（約３０Ｖ）が低下する。
【００１７】
また図１４のＧＴＯにおいて上記のような状態になると、カソードＫとゲートＧ間の耐電圧（約３０Ｖ）が低下する。さらに、アノードエミッタ層２４の端部領域Ｔの近傍の電界強度が高くなって絶縁膜１０の電界が高くなり、絶縁破壊を起こすおそれがある。またリーク電流が増大して、長期間の使用における信頼性が低下する。
【課題を解決するための手段】
【００１８】
本発明では、メサ型のエミッタ層を有するワイドギャップ半導体のゲートターンオフサイリスタ（以下、ワイドギャップＧＴＯという）において、エミッタ層と、そのエミッタ層に近接する、ゲートが設けられるベース層との接合部の端部近傍の絶縁膜の電界を緩和することによって可制御電流を大きくする。
【００１９】
前記接合部の端部近傍の絶縁膜の電界を緩和するために、ベース層内に抵抗値の低い低抵抗ゲート領域を形成する。これによりターンオフ時の電流が抵抗値の低い低抵抗ゲート領域を通るため電圧降下が少なく、オフゲート電圧を高くしてターンオフ時のゲート電流が多くなっても絶縁膜の電界はあまり高くならない。絶縁膜の電界を高くしない他の方法として、接合部近傍に電界緩和領域を形成する方法がある。これにより絶縁膜の電界が緩和されるため、オフゲート電圧を高くできる。したがって主電流を高い効率で分流できる。オフゲート電圧を高くすることが可能となるため室温以下の低温から５００℃を超える高温までの広い温度範囲において、大きな最大可制御電流を維持できる。オフゲート電圧をあまり高くしないときは、長期の信頼性が格段に高くなる。前記接合部近傍の絶縁膜の電界を低くできるのでＧＴＯの長期間の信頼性を維持することが可能となる。
【００２０】
本発明のワイドギャップ半導体のゲートターンオフサイリスタは、一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、及び前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層を有する。このゲートターンオフサイリスタは更に、前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、及び前記メサ型の第２のエミッタ層に設けられた第２の電極を有する。前記メサ型の第２のエミッタ層と前記第２のベース層との接合部の端部から離れた領域において、前記メサ型の第２のエミッタ層を取り囲むように、前記接合部との間に前記第２のベース層を介在させつつ前記接合部の端部近傍から前記メサ型の第２のエミッタ層の底部に至る領域に、前記第２のベース層と同じ導電型でかつ前記第２のベース層の不純物濃度より高い不純物濃度を有する低抵抗ゲート領域を形成している。前記低抵抗ゲート領域端部に接して第３の電極が設けられている。
【００２１】
本発明によれば、第１の導電型のベース層内に第１の導電型の低抵抗ゲート領域を形成したことにより、ターンオフ時には電子流が第１の導電型のベース層から第１の導電型の低抵抗ゲート領域及び第１の導電型のゲートコンタクト領域を通ってゲートに流れる。低抵抗ゲート領域は低抵抗値であるので、この電子流による電流が大きい場合でも第１の導電型のベース層内での電圧降下は小さい。従ってアノードとゲート間に印加されるオフゲート電圧はこの電圧降下の影響をうけず、大きな電流を高効率で流すことができる。その結果ＧＴＯの可制御電流を大きくできる。
【００２２】
本発明の他の観点のワイドギャップ半導体のゲートターンオフサイリスタは、一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、及び前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層を有する。このＧＴＯは更に前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、及び前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層を有する。このＧＴＯは更に前記メサ型の第２のエミッタ層の中央領域に接触し、前記第２のエミッタ層の前記中央領域を除く他の領域ではコンタクト電極を介して前記第２のエミッタ層に接する第２の電極を有する。前記メサ型の第２のエミッタ層と前記第２のベース層との接合部の端部から離れた領域において、前記メサ型の第２のエミッタ層を取り囲むように、前記第２のベース層と同じ導電型でかつ前記第２のベース層の不純物濃度より高い不純物濃度を有する低抵抗領域が設けられている。前記低抵抗領域端部に接して第３の電極が設けられている。
【００２３】
本発明の他の観点のワイドギャップ半導体のゲートターンオフサイリスタは、一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、前記第２のエミッタ層の上面中央領域に設けられた、前記第２のエミッタ層と同じ導電型で、かつ不純物濃度が前記第２のエミッタ層より低い高抵抗領域、前記第２のエミッタ層及び前記高抵抗領域に接し、前記エミッタ層との接触抵抗が極少になるようになされたコンタクト電極、少なくとも前記コンタクト電極及び前記コンタクト電極の外周部で前記第２のエミッタ層に接する、前記エミッタ層との接触抵抗が前記コンタクト電極より大きい第２の電極、前記メサ型の第２のエミッタ層と前記第２のベース層との接合部の端部から離れた領域において、前記メサ型の第２のエミッタ層を取り囲むように設けられた、前記第２のベース層と同じ導電型でかつ前記第２のベース層の不純物濃度より高い不純物濃度を有する低抵抗領域、及び前記低抵抗領域の端部に接する第３の電極を有する。
【００２４】
本発明によれば、第２の電極は、第２のエミッタ層の中央領域にのみ接し、他の領域では、半導体層に対する接触抵抗が前記第２の電極よりも低い材料で形成されたコンタクト電極を介して第２のエミッタ層に接している。そのためコンタクト電極が介在する領域の第２の電極と第２のエミッタ層との間の接触抵抗は他の部分より低い。これにより第２の電極から第２のエミッタ層に流入する電流は、相対的に抵抗が高い中央領域よりはその周囲のコンタクト電極が介在する周囲領域を多く流れる。ＧＴＯでは低抵抗領域による電流の制御効果は、低抵抗領域に近い部分では大きいが、低抵抗領域から遠い中央領域では低下する。本発明では、低抵抗領域による電流制御効果の高い周囲領域に通電電流の大部分を流し、制御効果の低い中央領域の電流を減らす。その結果、ターンオフ時のゲートからの電流の引き抜き効率が高くなるので、ＧＴＯの可制御電流が増大する。
【００２５】
本発明では、ワイドギャップ半導体を用いたＧＴＯのゲートコンタクト領域をメサ型のエミッタ層とベース層との接合部から十分離すことにより、オフゲート電圧が高い場合でも前記接合部の近傍あるいはメサコーナー部近傍の絶縁膜の電界が高くならない。オフゲート電圧を高くすることにより、アノードとカソード間に流れる電流をゲートに効率的に分流させることができ、ＧＴＯの可制御電流を大きくすることができる。また絶縁膜に高電界が印加されないので、リーク電流が増大することはなく長期間信頼性を維持できる。
【００２６】
ゲートコンタクト領域に隣接して低抵抗領域を形成したことにより、ターンオフ時に低抵抗領域を流れる電流によって生じる電圧降下を小さくできる。そのためオフゲート電圧が従来のものと同じであっても、従来のＧＴＯに比べて高効率でターンオフ電流をゲートに分流できる。高温での使用において、ｐ型不純物のイオン化率が室温に比べ増大したりキャリアのライフタイムが長くなっても、オフゲート電圧を高くすることができる。さらに低抵抗領域によりターンオフ時のゲート電流をゲートに高効率で分流させることができるため、室温以下の低温から５００℃を超える高温までの広い温度範囲において、大きな可制御電流を有するとともに長期間高い信頼性を維持できるＧＴＯが実現できる。
【００２７】
別の局面では、本発明のワイドギャップ半導体のゲートターンオフサイリスタは、
一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、
前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、
前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、
前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、
前記メサ型の第２のエミッタ層に設けられた第２の電極、
前記第２のベース層と前記第２のエミッタ層との界面が延在する面方向に関して前記メサ型の第２のエミッタ層を取り囲む空間に対応し、かつ、前記第２のエミッタ層と前記第２のベース層との接合部から深さ方向に或る距離を隔てた、前記第２のベース層の内部の層状の領域を占め、前記第２のベース層と同じ導電型でかつ前記第２のベース層の不純物濃度より高い不純物濃度を有する低抵抗ゲート領域、及び
前記低抵抗ゲート領域にゲートコンタクト領域を介して接する第３の電極
を有し、
前記ゲートコンタクト領域は、前記面方向に対して垂直な深さ方向に関して前記低抵抗ゲート領域と前記第３の電極との間に挟まれ、かつ、前記第２のエミッタ層と前記第２のベース層との接合部から沿面距離が大きくなるように離れた位置に形成され、前記第２のベース層と同じ導電型でかつ前記低抵抗ゲート領域の不純物濃度より高い不純物濃度を有する。
【００２８】
一実施形態のワイドギャップ半導体のゲートターンオフサイリスタでは、前記面方向に関して、前記第２のエミッタ層の外周のパターンと前記低抵抗ゲート領域の内周のパターンとが一致した位置にあることを特徴とする。
【００２９】
一実施形態のワイドギャップ半導体のゲートターンオフサイリスタでは、前記第２のベース層と前記第２のエミッタ層との接合部の端部に接して前記第２のベース層内に設けられた、前記第２のエミッタ層と同じ導電型の領域を更に有する。
【００３０】
別の局面では、この発明のワイドギャップ半導体のゲートターンオフサイリスタは、
一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、
前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、
前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、
前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、
前記メサ型の第２のエミッタ層に設けられた第２の電極、
前記第２のベース層の表面近傍の、前記メサ型の第２エミッタ層と第２のベース層との接合部近傍を含むメサの底部に、前記接合部の端部との間に前記第２のエミッタ層と同じ導電型の領域を介在させて前記第２のベース層と同じ導電型の低抵抗ゲート領域を設けたことを特徴とする。
【００３１】
別の局面では、この発明のワイドギャップ半導体のゲートターンオフサイリスタは、
一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、
前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、
前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、
前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、
前記メサ型の第２のエミッタ層に設けられた第２の電極、
前記第２のベース層の表面近傍の、前記メサ型の第２エミッタ層と第２のベース層との接合部から離れた位置に設けられた、前記第２のベース層と同じ導電型の低抵抗領域、
前記低抵抗領域に接する第３の電極、及び
前記第２のベース層と前記第２のエミッタ層との接合部の端部近傍の前記第２のベース層内に設けられた、前記第２のエミッタ層と同じ導電型の領域を有する。
【００３２】
別の局面では、この発明のワイドギャップ半導体のゲートターンオフサイリスタは、
一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、
前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、
前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、
前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、
前記メサ型の第２のエミッタ層に設けられた第２の電極を有し、
前記第２のベース層がメサ型に形成され、前記第２のベース層と同じ導電型の低抵抗ゲート領域が前記メサ型の第２のベース層を取り囲むように、前記第１のベース層内に形成されている。
【００３３】
一実施形態のワイドギャップ半導体のゲートターンオフサイリスタでは、前記低抵抗ゲート領域の内側に形成された、前記低抵抗ゲート領域と同じ導電型の少なくとも１つの低抵抗小領域を有する。
【００３４】
一実施形態のワイドギャップ半導体のゲートターンオフサイリスタでは、
前記第１のエミッタ層がｎ型のカソードエミッタ層であり、前記第１のベース層がｐ型のベース層であり、前記第２のベース層がｎ型のベース層であり、前記第２のエミッタ層がｐ型のアノードエミッタ層であり、前記低抵抗ゲート領域がｎ型であり、
前記第１、第２及び第３の電極がそれぞれ、カソード電極、アノード電極及びゲート電極である。
【００３５】
一実施形態のワイドギャップ半導体のゲートターンオフサイリスタでは、
前記第１のエミッタ層がｐ型のアノードエミッタ層であり、前記第１のベース層がｎ型のベース層であり、前記第２のベース層がｐ型のベース層であり、前記第２のエミッタ層がｎ型のカソードエミッタ層であり、前記低抵抗ゲート領域がｐ型であり、
前記第１、第２及び第３の電極がそれぞれ、アノード電極、カソード電極及びゲート電極である。
【００３６】
一実施形態のワイドギャップ半導体のゲートターンオフサイリスタでは、前記ワイドギャップ半導体がシリコンカーバイド（ＳｉＣ）である。
【００３７】
一実施形態のワイドギャップ半導体のゲートターンオフサイリスタでは、前記低抵抗ゲート領域の不純物濃度が、前記ベース領域の不純物濃度の３倍以上であることを特徴とする。
【００３８】
別の局面では、この発明のワイドギャップ半導体のゲートターンオフサイリスタは、
一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、
前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、
前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、
前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、
前記メサ型の第２のエミッタ層に、前記第２のエミッタ層の中央領域を除く他の領域で接しているコンタクト電極、
前記メサ型の第２のエミッタ層と前記第２のベース層との接合部の端部から離れた領域において、前記メサ型の第２のエミッタ層を取り囲むように設けられた、前記第２のベース層と同じ導電型でかつ前記第２のベース層の不純物濃度より高い不純物濃度を有する低抵抗領域、及び
前記低抵抗領域の端部に接する第２の電極を有する。
【００３９】
別の局面では、この発明のワイドギャップ半導体のゲートターンオフサイリスタは、
一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、
前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、
前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、
前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、
前記第２のエミッタ層の上面中央領域に設けられた、前記第２のエミッタ層と同じ導電型で、かつ不純物濃度が前記第２のエミッタ層より低い高抵抗領域、
前記第２のエミッタ層及び前記高抵抗領域に接するコンタクト電極、
少なくとも前記コンタクト電極に接する、前記エミッタ層との接触抵抗が前記コンタクト電極より大きい第２の電極、
前記メサ型の第２のエミッタ層と前記第２のベース層との接合部の端部から離れた領域において、前記メサ型の第２のエミッタ層を取り囲むように設けられた、前記第２のベース層と同じ導電型でかつ前記第２のベース層の不純物濃度より高い不純物濃度を有する低抵抗領域、及び
前記低抵抗領域の端部に接する第３の電極を有する。
【００４０】
別の局面では、この発明のワイドギャップ半導体のゲートターンオフサイリスタは、
一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、
前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、
前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、
前記第２のベース層の上に設けられたメサ型の、前記第１のエミッタ層の導電型と異なる導電型の第２のエミッタ層、
前記メサ型の第２のエミッタ層の上面中央領域に設けられた、前記第２のエミッタ層と異なる導電型の領域及び
前記第２のエミッタ層及び前記領域に少なくともコンタクト電極を介して対向する第２の電極を有する。
【００４１】
別の局面では、この発明のワイドギャップ半導体のゲートターンオフサイリスタは、
一方の面に第１の電極を有する、ｎ型及びｐ型のいずれか一方の導電型の第１のエミッタ層、
前記第１のエミッタ層の他方の面に設けられた第１のエミッタ層の導電型と異なる導電型の第１のベース層、
前記第１のベース層の上に設けられた第１のエミッタ層と同じ導電型の第２のベース層、
前記第２のベース層の表面中央領域に設けられた、前記第２のベース層と同じ導電型で、不純物濃度が前記第２のベース層より高い高不純物領域、
前記第２のベース層及び前記高不純物領域の上に設けられたメサ型の、前記第１のエミッタ層と異なる導電型の第２のエミッタ層、及び
前記メサ型の第２のエミッタ層に少なくともコンタクト電極を介して接する第２の電極を有する。
【発明を実施するための最良の形態】
【００４２】
本発明の、シリコンカーバイド（以下、ＳｉＣ）を用いたゲートターンオフサイリスタ（以下、ＧＴＯと略記する）の好適な実施例を図１から図１２を参照して説明する。図１は本発明の第１実施例のＧＴＯの１つの素子の上面図である。図２から図８は、それぞれ本発明の各実施例のＧＴＯの１つの素子（単位）の断面図である。各図において、図を見易くするために断面にはハッチを施していない。各実施例のＧＴＯの上面図は基本的に図１に示すものと類似である。各実施例のＧＴＯの実際の構成では、多数の素子（通常数１０〜数１０００）が図の左右方向に同一基板上で連結されており、それぞれのアノード電極、ゲート電極、カソード電極は、それぞれ必要に応じて並列又は直列に接続されている。なお実際の装置では、図示を省略したが、左右方向に多数の素子が配置されるとともに、さらに図の上下方向に当たる方向にも多数の列が配置されることが一般的である。
【００４３】
《第１実施例》
本発明の第１実施例のＳｉＣを用いたＧＴＯを図１及び図２を参照して説明する。図１は第１実施例のＧＴＯの、絶縁膜１０を設ける前の上面を示す上面図である。図２は図１のII−II断面図である。図１及び図２において、本実施例のＧＴＯは、カソード端子Ｋ（以下、カソードＫ）につながるカソード電極２１（第１の電極）を下面に有する厚さが約３５０μｍ、不純物濃度が１０１９ｃｍ−３程度以上の高不純物濃度のｎ型（第１の導電型）のＳｉＣ半導体のカソードエミッタ層１（第１のエミッタ層）を有する。カソードエミッタ層１の上に厚さが約５０μｍ、不純物濃度が１０１６〜１０１３ｃｍ−３程度の低不純物濃度のｐ型（第２の導電型）のＳｉＣ半導体のベース層２（第１のベース層）を形成する。ｐ型ベース層２の上に厚さ数μｍ程度の薄いｎ型ベース層３（第２のベース層）を形成する。ｎ型ベース層３の全面に、後の工程で中央領域を残してｐ型アノードエミッタ層４とするｐ型層をエピタキシャル成長法により形成する。次にｐ型層のアノードエミッタ層４（第２のエミッタ層）となる領域を残して、他の領域を反応性イオンエッチング法により、ｎ型ベース層３の表面が露出しかつ表面部分がいくらか除去される程度に深くエッチングしてメサ型のアノードエミッタ層４を形成する。露出したｎ型ベース層３にイオン注入をして順次ｎ型の低抵抗ゲート領域５及びｎ型のゲートコンタクト領域６を、アノードエミッタ層４を取り囲むように形成する。低抵抗ゲート領域５の不純物濃度はベース層３の不純物濃度の３倍以上であるのが好ましい。イオン注入の工程で低抵抗ゲート領域５がベース層２の上面近傍にまで形成されてもよい。低抵抗ゲート領域５はアノードエミッタ層４とベース層３の接合部Ｊから若干離れて形成される。ゲートコンタクト領域６は低抵抗ゲート領域５より更に不純物濃度の高い低抵抗領域であり、接合部Ｊから大きく離れた位置に形成される。アノードエミッタ層４にアノード端子Ａ（以下、アノードＡ）につながるアノード電極２０（第２の電極）を形成し、ゲートコンタクト領域６にゲート端子Ｇ（以下、ゲートＧ）につながるゲート電極２２（第３の電極）を形成する。最後に成膜後のＧＴＯの表面に水分やＮａイオンなどのイオンが付着するのを防止するために、電極を除く全面に二酸化ケイ素（ＳｉＯ２）等の絶縁膜１０を形成する。ｎ型の不純物としては窒素を用いることができる。またｐ型の不純物としてはホウ素やアルミニウムを用いることができる。
【００４４】
本実施例のＧＴＯの構造上の特徴は、ｎ型ベース層３内のｎ型ゲートコンタクト領域６を、ｐ型アノードエミッタ層４とｎ型ベース層３との接合部Ｊから離して、沿面距離を大きくとる点にある。他の特徴は、ｎ型ベース層３内の、ｐ型アノードエミッタ層４とｎ型ベース層３との接合部Ｊからベース層２の方向に所定の距離を隔てた領域に、ｎ型の高い不純物濃度を有する低抵抗値の低抵抗ゲート領域５を形成している点にある。ｎ型ゲートコンタクト領域６と、メサＭの斜面に露出するｐ型アノードエミッタ層４とｎ型ベース層３との接合部Ｊの端部ＪＥとの間の距離は、２μｍから１０μｍ程度である。また、ｎ型低抵抗ゲート領域５は、ｎ型ベース層３の上面から０．３μｍないし５μｍ程度の深さで形成されている。
【００４５】
本実施例では図２に示すように、ｎ型低抵抗ゲート領域５をメサＭの底面ＭＢの下方にのみ形成するのが好ましい。しかしｎ型低抵抗ゲート領域５を、図２の延長部５Ｅに示すように、ｐ型アノードエミッタ層４の下部のｎ型ベース層３内にまで少し延長しても良い。低抵抗ゲート領域に５の延長部５Ｅを長くすると、ＧＴＯの、最大可制御電流、最小点弧電流及びオン電圧が大きくなり、耐電圧は低くなる。逆に低抵抗ゲート領域５を図２に示す長さよりも短くすると、ＧＴＯの最大可制御電流、最小点弧電流及びオン電圧が小さくなり、耐電圧は高くなる。特に高耐電圧を必要とする場合には、ｎ型低抵抗ゲート領域５を短くしてアノードエミッタ層４から離すのが望ましい。
【００４６】
本実施例のＧＴＯの動作を以下に説明する。アノードＡの電位がカソードＫの電位より高い状態で、ゲートＧの電位をアノードＡの電位より低くしてアノードＡとゲートＧ間に順バイアス電圧を印加すると、アノードＡからゲートＧに電流が流れる。この状態ではアノードエミッタ層４からホールがｎ型ベース層３に注入されてｐ型のベース層２に入ると共に、電子がｎ型のカソードエミッタ層１からｐ型のベース層２に注入され、ＧＴＯはターンオンしてオン状態となる。アノードＡとゲートＧ間に逆バイアス電圧を印加し、カソードＫからアノードＡに流れる電子流をゲートＧに分流すると、ＧＴＯはターンオフする。
【００４７】
本実施例のＧＴＯでは、ｎ型ゲートコンタクト領域６が、メサ型のｐ型アノードエミッタ層４とｎ型ベース層３との接合部Ｊから離れている。そのため、ゲートＧとアノードＡ間の耐電圧は両者間の沿面距離で決まらず、ＳｉＣが本来有するｐ型アノードエミッタ層４内の絶縁破壊電界によって決まる。ＳｉＣは高い絶縁破壊電界を有するので本実施例のＧＴＯは高耐電圧を有する。また高温時にｐ型のアノードエミッタ層４のイオン化率が高くなりホール濃度が大きくなっても高耐電圧を維持できる。
ｎ型ベース層３内にｎ型低抵抗ゲート領域５を形成したことにより、ターンオフ時には電子流がｎ型ベース層３からｎ型低抵抗ゲート領域５及びｎ型ゲートコンタクト領域６を通ってゲートＧに流れる。ｎ型低抵抗ゲート領域５は不純物濃度が高く低抵抗値であるので、この電子流が大きい場合でもｎ型ベース層３内での電圧降下が小さく、接合部Ｊ近傍の絶縁膜１０に印加される電界は高くならない。そのため、アノードＡとゲートＧ間に印加されるオフゲート電圧はこの電圧降下の影響をあまりうけずオフゲート電圧を高くすることができる。オフゲート電圧を高くすることにより、大きな電子流を高効率で流すことができる。その結果、本実施例のＧＴＯは可制御電流を大きくできる。本実施例のＧＴＯを５００℃程度の高温で用いたとき、ｐ型アノードエミッタ層４のホール濃度が増加してｎ型ベース層３に注入されるホールが増加したり、温度上昇によりホールや電子のライフタイムが長くなっても、本実施例のＧＴＯではオフゲート電圧を高くすることにより最大可制御電流を大きくできる。接合部Ｊ近傍の絶縁膜に印加される電界を低くできるので、長期間の信頼性を維持できる。
【００４８】
本実施例のＧＴＯの具体例では、ゲートＧとアノードＡ間の耐電圧は１５０Ｖであり、図９及び図１０に示す従来例のＧＴＯの約３０Ｖに比べると大幅な高耐電圧化が実現できた。最大可制御電流を上げるためにターンオフ時のゲート電圧をあげても前記接合部Ｊ近傍の絶縁膜１０に高電界が印加されず、絶縁破壊を生じにくい。高電界が印加されないため、ゲートＧとアノードＡ間のリーク電流が増加してゲートＧとアノードＡ間の耐圧が低下することがなく、長期間高い信頼性を維持できる。
【００４９】
本実施例では、アノードエミッタ層４をエピタキシャル成長法により形成している。エピタキシャル成長法では、結晶欠陥が非常に少ないのでｎ型ベース層３にホールを十分注入できる。そのためオン電圧が３．７Ｖと小さくなるとともに損失を小さくできる。例えば、結晶欠陥の多いイオン注入法によりアノードエミッタ層を形成した場合にはオン電圧は７．５Ｖであった。
【００５０】
図２に示す例では、メサ型のアノードエミッタ層４の斜面のベース層３の面に対する角度は１０５度程度であるが、この角度は１４０度から５５度程度の範囲であれば本実施例を適用できる。
【００５１】
《第２実施例》
図３は本発明の第２実施例の、ＳｉＣを用いたＧＴＯの断面図である。図３において、本実施例のＧＴＯは、図２に示す前記第１実施例のＧＴＯと比べると、各層の導電型のｐ型とｎ型が入れ替わっている。下面にアノードＡにつながるアノード電極２０（第１の電極）を有する、厚さが約３５０μｍのｐ型アノードエミッタ層４Ａ（第１のエミッタ層）の上面に、厚さ約５０μｍの低不純物濃度のｎ型ＳｉＣのベース層２Ａ（第１のベース層）を形成する。ベース層２Ａの上に厚さ数μｍの薄いｐ型ベース層３Ａ（第２のベース層）を形成し、ｐ型ベース層３Ａの全面に、後の工程で中央領域を残してｎ型カソードエミッタ層１Ａとするｎ型層をエピタキシャル成長法によって形成する。次にｎ型層の、カソードエミッタ層１Ａ（第２のエミッタ層）となる領域を残して他の領域を反応性イオンエッチング法でｐ型ベース層３Ａの表面が露出しかつ表面部分がいくらか除去される程度に深くエッチングしてメサ型のカソードエミッタ層１Ａを形成する。そしてカソードエミッタ層１Ａの上にカソード電極２１（第２の電極）を形成する。露出したｐ型ベース層３Ａにイオン注入によりｐ型の高不純物濃度を有する低抵抗値の低抵抗ゲート領域５Ａ及びｐ型のゲートコンタクト領域６Ａをカソードエミッタ層１Ａを取り囲むように順次重ねて形成する。ゲートコンタクト領域６Ａにゲート電極２２（第３の電極）を形成する。最後に電極を除く全面にＳｉＯ２の絶縁膜１０を形成する。
【００５２】
本実施例のＧＴＯでは、ゲート電極２２とカソード電極２１が近接しているので、アノードＡの電位がカソードＫの電位より高い状態で、カソードＫとゲートＧ間に順バイアス電圧を印加すると、ゲートＧからカソードＫに電流が流れる。その結果、アノードエミッタ層４Ａからホールがｎ型ベース層２Ａに注入されてｐ型のベース層３に入ると共に、電子がｎ型カソードエミッタ層１Ａからｐ型ベース層３Ａに注入され、ＧＴＯはターンオンしてオン状態となる。カソードＫとゲートＧ間に逆バイアス電圧を印加し、アノードＡからカソードＫに流れる電流をゲートＧに分流させると、ＧＴＯはターンオフする。
【００５３】
本実施例のＳｉＣを用いたＧＴＯでは、ｐ型ベース層３Ａ内にｎ型の低抵抗ゲート領域５Ａを形成したことにより、ターンオフ時に、アノードＡからゲートＧに流れる電流は、低抵抗ゲート領域５Ａ及びゲートコンタクト領域６Ａを通る。低抵抗ゲート領域５Ａは低抵抗値であるので電圧降下が小さく、ゲートＧに大きな電流を流すことができる。従って前記の第１実施例と実質的に同様の作用により、ターンオフ時及びオフ状態の時に、ｎ型カソードエミッタ層１Ａとｐ型ベース層３Ａとの接合部Ｊ近傍の絶縁膜１０の電界を小さくできる。また、ターンオフ時のオフゲート電圧を上げることにより、高温時でも室温のときとほぼ同じ最大可制御電流を実現できる。
【００５４】
《第３実施例》
図４は本発明の第３実施例の、ＳｉＣを用いたＧＴＯの断面図である。図において本実施例のＧＴＯでは、ｐ型アノードエミッタ層４とｎ型ベース層３との接合部Ｊの端部近傍を少なくとも含み、メサＭのコーナー部ＭＣ近傍からゲート電極２２の方へ広がるｐ型の領域７をｎ型ベース層３内に形成している。その他の構成は図２に示す前記第１実施例のＧＴＯと同じである。ｐ型の領域７を形成することにより、ターンオフ時のオフゲート電圧を大きくした場合でも、ｐ型アノードエミッタ層４とｎ型ベース層３の接合部Ｊの端部のメサコーナー部ＭＣ近傍の絶縁膜１０の電界強度を緩和することができる。その結果ゲートＧとアノードＡ間の耐電圧を上げることができるとともに、可制御電流を大きくすることができる。また、絶縁膜１０に印加される電界強度を下げることができるので、絶縁膜１０の劣化を防ぐことができる。そのため長期の使用においてもゲートＧとアノードＡ間の漏れ電流の増大等を引き起こすおそれがなく、長期間高い信頼性を維持できる。本実施例のＧＴＯの具体例では、ゲートＧとアノードＡとの間の耐電圧は２０５Ｖであり、第１実施例のＧＴＯの耐電圧（１５０Ｖ）よりも高い耐電圧が得られた。
【００５５】
《第４実施例》
図５は本発明の第４実施例の、ＳｉＣを用いたＧＴＯの断面図である。図において、本実施例のＧＴＯでは、ｎ型低抵抗ゲート領域５が、ｎ型ベース層３の端部領域の、ｐ型アノードエミッタ層４を除く部分に設けられている。ｎ型低抵抗ゲート領域５は、ｐ型アノードエミッタ層４を形成するためのメサエッチング用のマスクを用いて、ｎ型ベース層３内にセルフアラインにより形成される。従ってｎ型低抵抗ゲート領域５のパターンを形成するためのプロセスを省略できる。本実施例では、前記第３実施例と同様に、ｐ型アノードエミッタ層４とｎ型ベース層３との接合部Ｊの端部近傍を少なくとも含み、メサＭのメサコーナー部ＭＣの近傍からゲート電極２２の方に広がるｐ型の領域７を前記ｎ型低抵抗ゲート領域５内に形成している。その他の構成は図２に示す前記第１実施例のものと同じである。ｐ型の領域７を設けることによって、メサコーナー部ＭＣ近傍で高不純物濃度のｐ型アノードエミッタ層４と高不純物濃度のｎ型低抵抗ゲート領域５の接合が形成されるのを回避し、メサＭの底面で接合が形成されるようにする。その結果メサコーナー部ＭＣ近傍の絶縁膜１０の電界強度が緩和されて、オフゲート電圧を高くすることができる。ｐ型の領域７を、メサコーナー部ＭＣを覆うように大きくし、アノードエミッタ層４とつながるように形成してもよい。本実施例の具体例によると、ゲートＧとアノードＡ間の耐電圧は１３０Ｖであり、前記第１実施例のＧＴＯの耐電圧（１５０Ｖ）より低いものの、従来のＧＴＯ（約３０Ｖ）より大幅に高い耐電圧が得られた。耐電圧が高いのでゲート電圧をあげることにより可制御電流を大きくすることができる。本実施例４のＧＴＯでは、前記第１から第３実施例のＧＴＯに設けられているゲートコンタクト領域６Ａを設けていない。従って構成が簡単であり製造コストが安い。
【００５６】
《第５実施例》
図６は本発明の第５実施例の、ＳｉＣを用いたＧＴＯの断面図である。図６において、本実施例のＧＴＯは、図４に示す前記第３実施例のＧＴＯからｎ型低抵抗ゲート領域５を除いた構成を有する。第３実施例のＧＴＯにおいてｎ型低抵抗ゲート領域５を形成する工程では、ｎ型ベース層３にイオン注入を行って高不純物濃度のｎ型層を形成する。このとき、ｎ型ベース層３及びｎ型低抵抗ゲート領域５に結晶欠陥が生じやすい。その結果、ゲート・アノード間の表面のリーク電流が増える。本実施例ではｎ型低抵抗ゲート領域５を設けないので、ｎ型ベース層３に結晶欠陥による前記の問題は生じない。
本実施例では図４に示す前記第３実施例のＧＴＯと同様にｐ型アノードエミッタ層４とｎ型ベース層３との接合部Ｊの端部近傍を少なくとも含み、メサＭのコーナー部ＭＣの近傍からゲート電極２２の方へ広がる電界強度緩和用のｐ型の領域７をｎ型ベース層３内に形成している。本実施例においても前記第４実施例の場合と同様に、ｐ型の領域７をメサコーナー部ＭＣを覆うように大きくし、アノードエミッタ層４とつながるように形成してもよい。この構成により、オフゲート電圧を高くしてもメサコーナー部ＭＣ近傍の電界強度が高くなることはなく、従って絶縁膜１０の電界強度も高くなることはない。そのため絶縁膜１０の劣化が避けられる。本実施例のＧＴＯの具体例では、ゲート電極２２とアノード電極２１との間の耐電圧は２１０Ｖであった。オフゲート電圧を高くすることができるので、可制御電流の大きいＧＴＯが実現できる。
【００５７】
《第６実施例》
図７は本発明の第６実施例の、ＳｉＣを用いたＧＴＯの断面図である。本実施例のＧＴＯでは、カソード電極２１を下面に有する高不純物濃度のｎ型ＳｉＣのカソードエミッタ層１の上にｐ型ベース層２をエピタキシャル成長法により形成する。次に、ｐ型ベース層２の両端部領域にｎ型低抵抗ゲート領域５を形成する。次にｐ型ベース層２とｎ型低抵抗ゲート領域５の全面に、後の工程を経てｎ型ベース層３及びｐ型アノードエミッタ層４となるｎ型ベース層及びｐ型アノードエミッタ層をエピタキシャル成長法により順次積層する。ｎ型ベース層及びｐ型アノードエミッタ層の両端部領域を、反応性イオンエッチング法により、ｎ型低抵抗ゲート領域５の面が露出するまでエッチングし、メサ斜面ＭＳを有するメサ型のｎ型ベース層３及びｐ型アノードエミッタ層４を形成する。本実施例の構成によれば、ｐ型アノードエミッタ層４とｎ型ベース層３のメサ斜面ＭＳに露出する接合部ＪＥを、電界集中が生じやすいメサコーナー部ＭＣの近傍から離して十分な沿面距離をとることができる。そのため、オフゲート電圧を高くすることができるので、可制御電流の大きいＧＴＯを実現できる。前記第１から第４実施例の場合のように、ｎ型ベース層３内の深い部分までイオン打ち込みをしてｎ型低抵抗ゲート領域５をｎ型ベース層３内に形成する場合、ｎ型ベース層３に結晶欠陥が生じやすい。これに対して、前記の反応性エッチング法によりｎ型ベース層３を形成する場合には、ｎ型ベース層３に結晶欠陥が発生しない。ｐ型ベース層２内にｎ型低抵抗ゲート領域５を生成するときのみイオン注入を行うので、イオン注入の工程が少なくＧＴＯの製造工程を簡略化できる。
【００５８】
ＳｉＣのＧＴＯの場合、例えばＳｉのＧＴＯに比べて、ｎ型ベース層３の不純物濃度が高い。そのため、オフ時にｎ型ベース層３内に空乏層があまり広がらない。したがって、ＳｉＣのＧＴＯでは、ＳｉのＧＴＯで問題となっている低抵抗ゲート領域の端部への電界集中が生じないことから、アノード電極２０とカソード電極２１間の耐電圧を高くすることができる。
【００５９】
《第７実施例》
図８は本発明の第７実施例の、ＳｉＣを用いたＧＴＯの断面図である。本実施例のＧＴＯは、両端部のｎ型低抵抗ゲート領域５の間の主電流が流れる活性領域内において、ｐ型ベース層２の表面近傍に、少なくとも１つのｎ型低抵抗ゲート小領域５５を形成している。その他の構成は図７に示すものと同じである。本実施例のＧＴＯでは、ターンオフ時にｎ型カソードエミッタ層１からｐ型ベース層２に注入される電子流の大部分を、活性領域内に形成したｎ型低抵抗ゲート領域５５によって左右のゲート電極２２に有効に分流させることができる。これにより可制御電流の大きいＧＴＯが実現できる。使用温度が１５０℃を超える高温時にキャリア（電子及びホール）のライフタイムが長くなったり、ｐ型アノードエミッタ層４のイオン化率が上昇してホール濃度が増加しｎ型ベース層３を通ってｐ型ベース層２に流入するホールが増加した場合でも、可制御電流が小さくなることはほとんどない。
【００６０】
前記第１から第７実施例において、ｎ型の層及び領域をｐ型の層及び領域に置き換え、ｐ型の層及び領域をｎ型の層及び領域に置き変えることにより構成されるＧＴＯにも本発明の構成を適用できる。
【００６１】
《第８実施例》
図９は本発明の第８実施例の、ＳｉＣを用いたＧＴＯの断面図である。図において、メサ型のアノードエミッタ層４の上面の中央部を除く領域にアノードコンタクト電極６１を形成している。アノードＡにつながるアノード電極６０は、アノードエミッタ層４の中央領域においてのみアノードエミッタ層４に接している。アノードエミッタ層４の中央領域を除く周囲領域では、アノード電極６０はアノードコンタクト電極６１を介してアノードエミッタ層４に接している。アノードコンタクト電極６１にはニッケルを用い、アノード電極６０には、半導体層に対する接触抵抗がニッケルよりも高い金を用いる。当技術分野において、ＳｉＣ半導体層に金属膜を形成したときの両者間の接触抵抗は、金属の電気伝導性とは別に、金属の種類及び金属膜の成膜後の熱処理により異なることが知られている。前記接触抵抗の低い金属にはニッケル、チタン、アルミニウム、タングステン及びこれらの金属の複合膜がある。接触抵抗の高い金属には金等がある。本実施例ではニッケルによるアノードコンタクト電極６１を少なくとも左右２つの領域に分割して設けて適切な熱処理をしている。２つの領域のアノードコンタクト電極６１の隙間は１ミクロンから２０ミクロン程度である。その他の構成は図６に示す前記第５実施例と類似である。図９においては、メサ型のアノードエミッタ層４の側面とベース層３の表面との角度が約９０度であるが、この角度が１４０度から５０度程度の範囲にある場合でも本実施例を適用可能である。
【００６２】
本実施例では、アノードコンタクト電極６１に接触抵抗の低いニッケルを用いたことにより、アノードコンタクト層とアノードエミッタ層４との接触抵抗が低くなる。そのため、オン電流（ホール電流）はアノード電極６０がアノードエミッタ層４に直接接している領域をほとんど流れず、アノードコンタクト電極６１の部分を通ってアノードエミッタ層４に流れる。したがって、アノードコンタクト電極６１の下方を集中的に電流が流れて、アノードコンタクト電極６１のない部分の電流密度は小さくなる。
カソードエミッタ層１から流入する電子流は、ホール電流の流れている領域を流れるため、電子流もアノードコンタクト電極６１の存在する領域に片寄る。したがって、電子流における電子が余剰に存在する領域はゲートコンタクト領域６に近づく。そのためターンオフ時には効率的に電子をゲートＧから引き抜くことができ、可制御電流が大きくなる。本実施例の場合、可制御電流は標準的な従来例に比べ５５％大きくなった。
本実施例では、アノードコンタクト電極６１を分割して設ける構成にしたが、アノード電極６０を同様に分割してもよい。またボンディング上問題なければアノード電極６０を設けず、アノードコンタクト電極６１のみを設ける構成にしても同様の効果が得られる。
【００６３】
《第９実施例》
図１０は本発明の第９実施例の、ＳｉＣを用いたＧＴＯの断面図である。図において、ニッケル等の電気接触抵抗の低い材料によるアノードコンタクト電極７１が、アノードエミッタ層４の上に形成されている。アノードエミッタ層４の表面中央領域には低不純物濃度のｐ型の領域７３を設けている。アノードコンタクト電極７１の上にアノード電極７０が形成されている。アノード電極７０はアノードコンタクト電極７１より大きくなされ、その端部はアノードエミッタ層４の周辺部に直接接している。その他の構成は前記第８実施例のものと同様である。ｐ型の領域７３は低不純物濃度なので、この領域７３とアノードコンタクト電極７１との接触抵抗は高い。また領域７３内の抵抗も周囲のアノードエミッタ層４に比べると高い。その結果前記第８実施例と同様に、ホール電流は中央部を避けて左右に分割されて流れる。したがって電子流も左右に分かれて流れる。分流する電子流による電子が余剰に存在する領域はゲートコンタクト領域６に近づく。そのためｐ型ベース層２の中央領域では電子密度が減少する。その結果ゲートから電子を効率的に引き抜くことができるため可制御電流が増加する。図１０においては、メサ型のアノードエミッタ層４の側面とベース層３の表面との角度が約９０度であるが、この角度が１４０度から５０度程度の範囲にある場合でも本実施例を適用可能である。
【００６４】
《第１０実施例》
図１１は本発明の第１０実施例の、ＳｉＣを用いたＧＴＯの断面図である。本実施例のＧＴＯが第９実施例のものと異なる点は、低不純物濃度のｐ型の領域７３の代わりに高不純物濃度のｎ型の領域８３を形成している点である。その他の構成は図１０に示す前記第９実施例のものと同様である。この構成においてもアノードエミッタ層４の中央領域を電流が流れにくくなり、ホール電流はアノードエミッタ層４内で左右に分割されて流れる。そのため電子流も左右の領域を分かれて流れる。その結果分流された電子流の流路がゲートコンタクト領域６に近づくため制御効率が良くなり可制御電流が向上する。ｎ型の領域８３は、ゲートコンタクト領域６の形成時にイオン注入により同時に形成することが可能であるので、形成工程が簡単になる。
【００６５】
《第１１実施例》
図１２は本発明の第１１実施例の、ＳｉＣを用いたＧＴＯ断面図である。本実施例では、高不純物濃度のｎ型の領域９３をｎ型のベース層３の表面中央領域に設けている。その他の構成は図１０に示す前記第９の実施例のものと同様である。この構成では、アノードエミッタ層４からカソードエミッタ層１に向かって流れるホール電流の流れがベース層３の中央領域に形成したｎ型の領域９３により妨げられ、ベース層３内で左右に分かれる。その結果、前記第８実施例と同様の作用により可制御電流を大きくすることができる。
【産業上の利用可能性】
【００６６】
本発明は、広い温度範囲において大電流の遮断が可能なワイドギャップ半導体を用いたゲートターンオフサイリスタに利用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施例のゲートターンオフサイリスタの上面図である。
【図２】本発明の第１実施例のゲートターンオフサイリスタの断面図である。
【図３】本発明の第２実施例のゲートターンオフサイリスタの断面図である。
【図４】本発明の第３実施例のゲートターンオフサイリスタの断面図である。
【図５】本発明の第４実施例のゲートターンオフサイリスタの断面図である。
【図６】本発明の第５実施例のゲートターンオフサイリスタの断面図である。
【図７】本発明の第６実施例のゲートターンオフサイリスタの断面図である。
【図８】本発明の第７実施例のゲートターンオフサイリスタの断面図である。
【図９】本発明の第８実施例のゲートターンオフサイリスタの断面図である。
【図１０】本発明の第９実施例のゲートターンオフサイリスタの断面図である。
【図１１】本発明の第１０実施例のゲートターンオフサイリスタの断面図である。
【図１２】本発明の第１１実施例のゲートターンオフサイリスタの断面図である。
【図１３】従来例のゲートターンオフサイリスタの断面図である。
【図１４】他の従来例のゲートターンオフサイリスタの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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