(57)【特許請求の範囲】
【請求項１】
外部クロック信号を入力し、イネーブル状態で該外部クロック信号をカウントするカウンタ部と、
該カウンタ部のイネーブル起動信号をリセットモードと非リセットモードに応じて切り換えるモード選択部と、
前記カウンタ部によるカウント値が予め設定された値に達したことを検出する検出部と、
イネーブル起動信号に応じてカウンタ部をイネーブル状態としてカウントを開始し、前記検出部のカウント値が予め設定された値になったことが検出されたときにカウンタ部をディスエーブル状態として該予め設定された値をホールドし、非リセットモードに応じたイネーブル起動信号を入力したときに前記予め設定された値からのカウントを再開し、リセットモードに対応したイネーブル起動信号を入力したときは、カウンタ部のカウント値をリセットしてからカウントを再開するように制御する制御部と、を含んで構成したことを特徴とする計数装置。
【請求項２】
クロック入力端子（CP）に外部クロック信号（BITCLK）が入力され、リセット入力端子（CDN ）にモード選択部の出力信号が入力され、初段である第１カウンタブロックのカウント入力端子（CI）には、制御部の出力信号が入力し、残りのカウンタブロックには、前段のカウンタブロックのカウント出力信号（CO）が夫々のカウント入力端子（CI）に入力されることにより、カウントを行うように直列接続された第１〜第５カウンタブロックからなるカウンタ部と、
入力端子（D ）にイネーブル起動信号（CNTEN ）が入力され、クロック入力端子（CP）に外部クロック信号（BITCLK）が入力される第１Dフリップフロップと、入力端子（D ）に前記第１Dフリップフロップの出力信号（DQ1 ）が入力され、クロック入力端子（CP）に外部クロック信号（BITCLK）が入力される第２Dフリップフロップと、該第２Dフリップフロップの出力信号（DQ2 ）のレベルとイネーブル起動信号（CNTEN ）のレベルを否定論理積演算するNANDゲートと、から構成されてモード選択信号（MS）を出力するモード選択部と、
イネーブル起動信号（CNTEN ）のレベルを反転させるインバータと、該インバータの出力信号のレベル、検出部の出力信号（DET ）のレベル及び前記カウンタ部の第４カウンタブロックの出力信号（Ｑ３）のレベルを論理積演算するAND ゲートと、該AND ゲートの出力信号をラッチするラッチ部と、を備えて、前記カウンタ部をイネーブルまたはディスエーブルする制御部と、
前記カウンタ部の第５カウンタブロックの出力信号（Ｑ４）のレベルを反転させる第1 インバータと、外部クロック信号（BITCLK）のレベルを反転させる第2 インバータと、入力端子（D ）に前記第１インバータの出力信号が入力され、クロック入力端子（CP）に前記第２インバータの出力信号が入力される第１Dフリップフロップと、入力端子（D ）に前記第１Dフリップフロップの出力信号が入力され、クロック入力端子（CP）に前記第２インバータの出力信号が入力される第２Dフリップフロップと、入力端子（D ）に前記カウンタ部の第５カウンタブロックの出力信号（Ｑ４）が入力され、クロック入力端子（CP）に外部クロック信号（BITCLK）が入力される第３Dフリップフロップと、該第３Dフリップフロップの出力信号のレベルと前記第２Dフリップフロップの出力信号のレベルとを論理積演算するAND ゲートと、から構成されて、予め設定されたカウント値を検出する検出部と、から構成されることを特徴とする計数装置。
【請求項３】
前記制御部のラッチ部は、第２NORゲートの出力信号が一方側の入力端子に入力され、他方側の入力端子には前記制御部のAND ゲートの出力信号が入力される第１NORゲートと、該第１NORゲートの出力信号が一方側の入力端子に入力され、他方側の入力端子にはイネーブル起動信号（CNTEN ）が入力される第２NORゲートと、から構成されたことを特徴とする請求項２に記載の計数装置。
【請求項４】
前記モード選択部は、選択された動作モードに応じてイネーブル起動信号（CNTEN ）を外部クロック信号（BITCLK）の１周期未満の周期を持つ信号と２周期分より大きい周期を持つ信号とに切り換え、前記制御部は、前記イネーブル起動信号（CNTEN ）のハイレベル状態の時間が前記外部クロック信号（BITCLK）の１周期より小さい場合は、以前のカウント値に継続してカウントを行い、前記イネーブル起動信号（CNTEN ）のハイレベル状態の時間が前記外部クロック信号（BITCLK）の２周期分より大きい場合は、前記モード選択部の出力信号であるローレベルのモード選択信号（MS）を前記カウンタ部の第１〜第５カウンタブロックに入力して、以前のカウント値をリセットした後にカウントを行うことを特徴とする請求項２又は３に記載の計数装置。
【請求項５】
イネーブル起動信号（CNTEN ）がセットされた後にカウンタ部が動作してカウントを行う第１段階と、
前記カウンタ部のカウント値が予め設定された値であるかを判別する第２段階と、
前記カウンタ部のカウント値が前記設定された値でない場合は前記第１段階に戻って継続してカウントを行い、前記カウンタ部のカウント値が前記設定された値と一致している場合は該カウント値をホールドする第３段階と、
イネーブル起動信号（CNTEN ）がセットされた後、該イネーブル起動信号（CNTEN ）のハイレベル状態の時間を外部クロック信号（BITCLK）の周期と比較して、その時間の長短を判別する第４段階と、
前記イネーブル起動信号（CNTEN ）のハイレベル状態の時間が外部クロック信号（BITCLK）の１周期より小さい場合には、前記第１段階に戻って前記第３段階でホールドされたカウント値に継続してカウントを行い、また、前記イネーブル起動信号（CNTEN ）のハイレベル状態の時間が外部クロック信号（BITCLK）の２周期分より大きい場合には、該カウント値をリセットした後、前記第１段階に戻って初期状態から再びカウントを開始する第５段階と、を順次行うことを特徴とする計数装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式カウンタに係るもので、詳しくは、カウントホールドまたはカウントリセットが制御可能な動作モード選択機構を有する計数装置及びその使用方法に関する。
【０００２】
【従来の技術】
一般のカウンタは、図８に示したように、カウント入力端子CIにハイレベルのカウントイネーブル信号CNTEN が入力することによりカウントが開始され、クロック入力端子CPに外部クロック信号CLK が入力して、デコーディングすべき出力値Ｑｉを出力する複数のカウンタブロックCNT が直列接続して構成され、任意番目のカウンタブロックCNT(i)のカウント入力端子CIに前段のカウンタブロックCNT （i −1 ）のカウント出力信号CO（i −1 ）が入力され、各カウンタブロックCNT1〜CNT5のリセット入力端子CDN にリセット信号RSがそれぞれ入力されて、リセットされるようになっていた。
【０００３】
そして、前記任意番目のカウンタブロックCNT （i ）は、図９に示したように、前段のカウンタブロックCNT （i −1 ）のカウント出力信号CO（i −1 ）のレベルを反転させるインバータINV1と、前段のカウンタブロックCNT （i −1 ）のカウント出力信号CO（i −1 ）が第１入力端子J に入力し、前記インバータINV1の出力信号が第２入力端子K に入力し、クロック入力端子CPに外部クロック信号CLK が入力し、リセット入力端子CDN にリセット信号RSが入力して、出力信号Ｑ（i ）を出力するJKフリップフロップJKFFと、前段のカウンタブロックCNT （i −1 ）のカウント出力信号CO（i −1 ）によりイネーブルされ、第１入力端子CI0が、接地端子VSS に接続され、前記JKフリップフロップJKFFの出力信号Ｑ（i ）が入力されてカウント出力信号CO（i ）を出力するマルチプレクサMUX と、を包含して構成されていた。
【０００４】
以下、このように構成された従来のカウンタの動作について説明する。
まず、任意のカウンタブロックCNT （i ）のJKフリップフロップJKFFの第1 入力端子Ｊ及び第２入力端子K に相異なるレベルの信号が入力されると、該JKフリップフロップJKFFは、入力した外部クロック信号CLK の立上りエッジ毎に以前の値をホールドまたは反転させる。
【０００５】
即ち、前記JKフリップフロップJKFFの第1 入力端子J にハイレベルの信号が入力され、第２入力端子K に、ローレベルの信号が入力されると、出力信号Ｑ（i ）のレベルは反転されるが、一方、前記第１入力端子J にローレベルの信号が入力されると、以前の値をホールドさせる。
【０００６】
このとき、マルチプレクサMUX は、任意番目のカウンタブロックCNT （i ）の次段のカウンタブロックCNT （i ＋1 ）のカウント入力端子CIに入力するカウント出力信号CO（i ）を形成するが、前記任意番目のカウンタブロックCNT （i ）の前段のカウンタブロックCNT （i −1 ）のカウント出力信号CO（i −1 ）がハイレベルであるときのみ前記カウンタブロックCNT （i ）の出力信号Ｑ（i ）のレベルと前記マルチプレクサMUX のカウント出力信号CO（i ）のレベルとを一致させる。
【０００７】
このようなマルチプレクサMUX の特性は、第１〜第５カウンタブロックCNT1〜CNT5の出力値（カウント値）が、例えば［00010 ］である場合、次のカウント値ＱがJKフリップフロップJKFFの特性により［00111 ］になることを防止し、［00011 ］にさせる役割を有する。
【０００８】
従って、図８に示したような従来のカウンタは、カウントイネーブル信号CNTEN がローレベルからハイレベルに立上るとイネーブルされて、カウント値Ｑの値が［00000 ］からカウントを開始して［11111 ］になるまでカウントした後、リセット信号RSによりカウント値Ｑを［00000 ］にリセットする動作を反復するようになっている。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような従来のカウンタにおいては、予め設定されたカウント値までカウントすると、カウンタをイネーブル状態のまま該設定されたカウント値を出力し続けながら新しい制御信号を待機するようになっているため、消費電力が増大し、カウンタデコード信号が重複してしまうという問題がある。
【００１０】
また、中断されたカウントを継続して行うか、または、最初から再び開始するかを決定することが難しいという問題もある。
本発明は、このような従来の課題に鑑みてなされたもので、必要なときのみカウンタを動作させて、消費電力を低減し、重複されるカウンタデコード信号を除去して回路を簡単に構成し、１つの制御信号により動作モードを選択し得る計数装置及びその使用方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１に係る発明は、外部クロック信号を入力し、イネーブル状態で該外部クロック信号をカウントするカウンタ部と、
該カウンタ部のイネーブル起動信号をリセットモードと非リセットモードに応じて切り換えるモード選択部と、
前記カウンタ部によるカウント値が予め設定された値に達したことを検出する検出部と、
イネーブル起動信号に応じてカウンタ部をイネーブル状態としてカウントを開始し、前記検出部のカウント値が予め設定された値になったことが検出されたときにカウンタ部をディスエーブル状態として該予め設定された値をホールドし、非リセットモードに応じたイネーブル起動信号を入力したときに前記予め設定された値からのカウントを再開し、リセットモードに対応したイネーブル起動信号を入力したときは、カウンタ部のカウント値をリセットしてからカウントを再開するように制御する制御部と、を含んで構成したことを特徴とする。
【００１２】
請求項２に係る発明は、クロック入力端子（CP）に外部クロック信号（BITCLK）が入力され、リセット入力端子（CDN ）にモード選択部の出力信号が入力され、初段である第１カウンタブロックのカウント入力端子（CI）には、制御部の出力信号が入力し、残りのカウンタブロックには、前段のカウンタブロックのカウント出力信号（CO）が夫々のカウント入力端子（CI）に入力されることにより、カウントを行うように直列接続された第１〜第５カウンタブロックからなるカウンタ部と、
入力端子（D ）にイネーブル起動信号（CNTEN ）が入力され、クロック入力端子（CP）に外部クロック信号（BITCLK）が入力される第１Dフリップフロップと、入力端子（D ）に前記第１Dフリップフロップの出力信号（DQ1 ）が入力され、クロック入力端子（CP）に外部クロック信号（BITCLK）が入力される第２Dフリップフロップと、該第２Dフリップフロップの出力信号（DQ2 ）のレベルとイネーブル起動信号（CNTEN ）のレベルを否定論理積演算するNANDゲートと、から構成されてモード選択信号（MS）を出力するモード選択部と、
イネーブル起動信号（CNTEN ）のレベルを反転させるインバータと、該インバータの出力信号のレベル、検出部の出力信号（DET ）のレベル及び前記カウンタ部の第４カウンタブロックの出力信号（Ｑ３）のレベルを論理積演算するAND ゲートと、該AND ゲートの出力信号をラッチするラッチ部と、を備えて、前記カウンタ部をイネーブルまたはディスエーブルする制御部と、
前記カウンタ部の第５カウンタブロックの出力信号（Ｑ４）のレベルを反転させる第1 インバータと、外部クロック信号（BITCLK）のレベルを反転させる第2 インバータと、入力端子（D ）に前記第１インバータの出力信号が入力され、クロック入力端子（CP）に前記第２インバータの出力信号が入力される第１Dフリップフロップと、入力端子（D ）に前記第１Dフリップフロップの出力信号が入力され、クロック入力端子（CP）に前記第２インバータの出力信号が入力される第２Dフリップフロップと、入力端子（D ）に前記カウンタ部の第５カウンタブロックの出力信号（Ｑ４）が入力され、クロック入力端子（CP）に外部クロック信号（BITCLK）が入力される第３Dフリップフロップと、該第３Dフリップフロップの出力信号のレベルと前記第２Dフリップフロップの出力信号のレベルとを論理積演算するAND ゲートと、から構成されて、予め設定されたカウント値を検出する検出部と、から構成されることを特徴とする。
【００１３】
請求項３に係る発明は、前記制御部のラッチ部は、第２NORゲートの出力信号が一方側の入力端子に入力され、他方側の入力端子には前記制御部のAND ゲートの出力信号が入力される第１NORゲートと、該第１NORゲートの出力信号が一方側の入力端子に入力され、他方側の入力端子にはイネーブル起動信号（CNTEN ）が入力される第２NORゲートと、から構成されたことを特徴とする。
【００１４】
請求項４に係る発明は、前記モード選択部は、選択された動作モードに応じてイネーブル起動信号（CNTEN ）を外部クロック信号（BITCLK）の１周期未満の周期を持つ信号と２周期分より大きい周期を持つ信号とに切り換え、前記制御部は、前記イネーブル起動信号（CNTEN ）のハイレベル状態の時間が前記外部クロック信号（BITCLK）の１周期より小さい場合は、以前のカウント値に継続してカウントを行い、前記イネーブル起動信号（CNTEN ）のハイレベル状態の時間が前記外部クロック信号（BITCLK）の２周期分より大きい場合は、前記モード選択部の出力信号であるローレベルのモード選択信号（MS）を前記カウンタ部の第１〜第５カウンタブロックに入力して、以前のカウント値をリセットした後にカウントを行うことを特徴とする。
【００１５】
請求項５に係る発明は、イネーブル起動信号（CNTEN ）がセットされた後にカウンタ部が動作してカウントを行う第１段階と、
前記カウンタ部のカウント値が予め設定された値であるかを判別する第２段階と、
前記カウンタ部のカウント値が前記設定された値でない場合は前記第１段階に戻って継続してカウントを行い、前記カウンタ部のカウント値が前記設定された値と一致している場合は該カウント値をホールドする第３段階と、
イネーブル起動信号（CNTEN ）がセットされた後、該イネーブル起動信号（CNTEN ）のハイレベル状態の時間を外部クロック信号（BITCLK）の周期と比較して、その時間の長短を判別する第４段階と、
前記イネーブル起動信号（CNTEN ）のハイレベル状態の時間が外部クロック信号（BITCLK）の１周期より小さい場合には、前記第１段階に戻って前記第３段階でホールドされたカウント値に継続してカウントを行い、また、前記イネーブル起動信号（CNTEN ）のハイレベル状態の時間が外部クロック信号（BITCLK）の２周期分より大きい場合には、該カウント値をリセットした後、前記第１段階に戻って初期状態から再びカウントを開始する第５段階と、を順次行うことを特徴とする。
【００１６】
【発明の効果】
請求項１〜請求項３及び請求項５に係る発明によれば、予め設定されたカウント値が一定時間出力され続けるのを防止して必要なときのみカウンタ部を動作させるので、消費電力を低減できる。
【００１７】
また、モード選択部により切り換えられる１つのイネーブル起動信号で動作モードを選択するという機能を有するので、論理ゲートの数を低減することができ、回路を簡単に構成することができる。
【００１８】
請求項４に係る発明によれば、イネーブル起動信号のハイレベル状態の時間長さによって、動作モードを選択することができる。
【００１９】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
本発明に係る計数装置は、図１に示したように、実際のカウントを行うカウンタ部10と、イネーブル起動信号CNTEN のハイレベル状態の時間長さを検出して前記カウンタ部10のカウント値Ｑ（＝［Ｑ４,Ｑ３,Ｑ２,Ｑ１,Ｑ０］）をリセットするモード選択部20と、前記カウンタ部10をイネーブルまたはディスエーブルさせる制御部30と、前記カウンタ部10が予め設定されたカウント値Ｑ０までカウントしたところで、このカウント値Ｑ０を検出してホールドする検出部40と、を備えて構成されている。
【００２０】
前記カウンタ部10は、図２に示したように、クロック入力端子CPに外部クロック信号BITCLKが入力し、リセット入力端子CDN に前記モード選択部20から出力されたモード選択信号MSが入力することにより、カウント値Ｑが［00000 ］にリセットされる。また、その構成は、初段である第１カウンタブロックCNT11には、制御部３０から出力される信号であって、前記カウンタ部10をイネーブル又はディスエーブルさせるための制御信号（カウントイネーブル信号）CNTLが入力し、残りのカウンタブロックCNT (n) （n=12から15）には、前段のカウンタブロックのカウント出力信号COが夫々のカウント入力端子CIに入力するように、第１〜第５カウンタブロックCNT11 〜CNT15が直列接続されている。
【００２１】
なお、前記制御信号CNTLが第１カウンタブロックCNT11 のカウント入力端子CIに入力することによりカウンタ部１０の第１カウンタブロックCNT11 がイネーブルされて、カウントが開始されるようになっている。
【００２２】
前記モード選択部20は、図３に示したように、入力端子D にイネーブル起動信号CNTEN が入力し、クロック入力端子CPに外部クロック信号BITCLKが入力する第１DフリップフロップDFF21と、入力端子D に前記第１DフリップフロップDFF21 の出力信号DQ1 が入力し、クロック入力端子CPに外部クロック信号BITCLKが入力する第２DフリップフロップDFF22 と、該第２DフリップフロップDFF22 の出力信号DQ2 のレベル及びイネーブル起動信号CNTEN のレベルを否定論理積演算するNANDゲートND21と、を備えて構成されている。
【００２３】
前記制御部30は、図４に示したように、前記イネーブル起動信号CNTEN のレベルを反転させるインバータINV31 と、該インバータINV31 の出力信号のレベル、前記検出部40の出力信号DETのレベル及び前記カウンタ部10の第４カウンタブロックCNT14 の出力信号Ｑ３のレベルを夫々論理積演算するAND ゲートAND31 と、該AND ゲートAND31 の出力信号をラッチするラッチ部30−1 と、を備えて構成されている。
【００２４】
なお、前記ラッチ部30−1 は、第2NORゲートNOR32 の出力信号が一方側の入力端子に入力し、他方側の入力端子にはAND ゲートAND31 の出力信号が入力する第１NORゲートNOR31 と、該第１NORゲートNOR31 の出力信号が一方側の入力端子に入力し、他方側の入力端子にはイネーブル起動信号CNTEN が入力する第２NORゲートNOR32 と、から構成されている。
【００２５】
前記検出部40は、図５に示したように、前記カウンタ部10の第５カウンタブロックCNT15 の出力信号Ｑ４のレベルを反転させる第１インバータINV41 と、外部クロック信号BITCLKのレベルを反転させる第２インバータINV42 と、クロック入力端子CPに前記第２インバータINV42 の出力信号が入力され、入力端子D に前記第１インバータINV41 の出力信号が入力される第１DフリップフロップDFF41 と、クロック入力端子CPに前記第２インバータINV42 の出力信号が入力され、入力端子D に前記第１DフリップフロップDFF41 の出力信号が入力する第２DフリップフロップDFF42 と、クロック入力端子CPに外部クロック信号BITCLKが入力し、入力端子D に前記カウンタ部10の第５カウンタブロックCNT5の出力信号Ｑ４が入力する第３DフリップフロップDFF43 と、該第３DフリップフロップDFF43 の出力信号のレベルと前記第２DフリップフロップDFF42 の出力信号のレベルを論理積演算するAND ゲートAND41 と、を備えて構成されている。
【００２６】
次に、このように構成された本発明に係る計数装置の動作について、図６に基づいて概説する。
カウントイネーブル信号CNTENがカウンタ部10の第1カウンタブロックCNT11に入力してカウントが開始され、前記カウンタ部10のカウント値Ｑが予め設定された値Ｑ０（例えば、［11000］）になると動作を停止して、新しい制御信号CNTLを待ちながら現在の値をホールドする。この状態で、本発明に係る計数装置を使用するシステムでは、他の作業を行うことができる。
【００２７】
次いで、制御部30は、前記イネーブル起動信号CNTENを必要に応じて再び印加して前記カウンタ部10を動作させるが、このとき、前記イネーブル起動信号CNTENのハイレベル状態が外部クロック信号BITCLKの２周期分より大きいとカウンタ部10をリセットして最初からカウントし、１周期より小さいと以前のカウント値に継続してカウントする２つの動作モードを提供する。
【００２８】
以下、図６に基づいて上記の動作を詳説する。
まず、外部クロック信号BITCLKに同期してイネーブル起動信号CNTEN が制御部30に入力すると、この制御部30のラッチ部30−1 がセットされ、ハイレベルの制御信号CNTLによりカウンタ部10の第１カウンタブロックCNT11 がイネーブルされて、カウントが開始される（カウントモード区間T1）。
【００２９】
次に、前記カウンタ部10のカウント値Ｑが予め設定された値Ｑ０（例えば、［11000 ］で、即ち、［18H］（１６進法））であるとき、インバータINV31 によりハイレベルに反転されたイネーブル起動信号CNTEN 、前記カウンタ部10の第４カウンタブロックCNT14 の出力信号Ｑ３及び検出部40の出力信号DET が前記制御部30のAND ゲートAND31 に入力して論理積演算される。ここで、前記カウンタ部10の第５カウンタブロックCNT15 の出力信号Ｑ４は、前記検出部40のD フリップフロップDFF41 、DFF43 に夫々入力して、図６（ｆ）に示したような波形の出力信号DET が検出部40から出力する。
【００３０】
そして、前記検出部40の出力信号DET 、前記インバータINV31 によりハイレベルに反転されたイネーブル起動信号CNTEN 及び前記カウンタ部10の第４カウンタブロックCNT14 の出力信号Ｑ３が前記制御部30のAND ゲートAND31 に入力して論理積演算されると、ハイレベルの信号が出力される。このハイレベルの信号がラッチ部30−1 に入力すると、ローレベルの制御信号CNTLがカウンタ部10に出力されるため、カウントが中断されて、中断された際のカウント値Ｑがホールドされる、いわゆるホールドモードに変換される（ホールドモード区間T2）。
【００３１】
次に、イネーブル起動信号CNTEN のハイレベル状態の時間が外部クロック信号BITCLKの１周期より小さいと、前記イネーブル起動信号CNTEN のレベルがインバータINV31 により反転されてローレベルになり、前記制御部30のAND ゲートAND31 からローレベルの信号が出力されて前記ラッチ部30−1 に入力される。よって、該ラッチ部30−1 はリセットされてカウンタ部10を再び動作させる。このとき、モード選択部20のモード選択信号MSは前記ホールドモード区間T2と同様にハイレベルを維持する。
【００３２】
このような動作が実現できる理由は、前記モード選択部20のNANDゲートNAND21に入力されるイネーブル起動信号CNTENが外部クロック信号BITCLKの１周期に至らないため、このイネーブル起動信号CNTEN と第２DフリップフロップDFF22 の出力信号DQ2 とが同時にハイレベルの状態とならないためである。即ち、前記モード選択部20のモード選択信号MSは、NANDゲートND21の動作により継続してハイレベルを維持でき、前記ラッチ部30−1 はリセットされるので、前記ホールドモード区間T2でホールドされたカウント値Ｑから継続して再びカウントを開始できる（カウントモード区間T3）。
【００３３】
次に、カウンタ部10がカウント中であるとき、イネーブル起動信号CNTEN のハイレベル状態の時間が外部クロック信号BITCLKの２周期分より大きくなると、前記モード選択部20のモード選択信号MSがローレベルになってカウンタ部10のカウント値Ｑをリセットし、［00H］からカウンタ部10が動作する、いわゆるリセットモードに変換される（リセットモード区間T4）。
【００３４】
次に、本発明に係る計数装置の使用方法は、図７に示したように、イネーブル起動信号CNTEN がセットされると、カウンタ部10が動作してカウントを行う第１段階と、カウンタ部10のカウント値Ｑが予め設定された値Ｑ０（例えば、［11000 ］）であるか否かを判別する第２段階と、前記カウンタ部10のカウント値Ｑが予め設定された値［11000 ］でない場合には、前記第１段階に戻って継続してカウントを行い、前記カウンタ部10のカウント値Ｑが予め設定された値［11000 ］である場合には、カウント値Ｑをホールドする第３段階と、イネーブル起動信号CNTEN がセットされた後、ハイレベル状態の時間を外部クロック信号BITCLKの周期と比較して、その時間の長短を判別する第４段階と、イネーブル起動信号CNTEN のハイレベル状態の時間が外部クロック信号BITCLKの１周期より小さいと、前記第１段階に戻って前記第３段階でホールドされたカウント値Ｑから継続してカウントを行い、また、イネーブル起動信号CNTEN のハイレベル状態の時間が外部クロック信号BITCLKの２周期分より大きいと、前記第３段階でホールドされたカウント値Ｑをリセットした後、前記第１段階に戻って初期状態から再びカウントを開始する第５段階と、を順次行うようになっている。
【図面の簡単な説明】
【図１】本発明に係る計数装置を示したブロック図
【図２】図1 のカウンタ部を示したブロック図
【図３】図1 のモード選択部を示した回路図
【図４】図1 の制御部を示した回路図
【図５】図1 の検出部を示した回路図
【図６】図１の各回路に入出力される各信号の動作を示したタイムチャート
【図７】本発明に係る計数装置の使用方法を示したフローチャート
【図８】従来のカウンタを示したブロック図
【図９】図８の任意番目のカウンタブロックを示した回路図
【符号の説明】
10：カウンタ部
20：モード選択部
30：制御部
30−1 ：ラッチ部
40：検出部
CNT11 〜CNT15 ：カウンタブロック
DFF21 、DFF22 、DFF41 〜DFF43：D フリップフロップ
ND21：NANDゲート
INV31 、INV41 、INV42 ：インバータ
AND31 、AND41 ：AND ゲート
NOR31 、NOR32 ：NOR ゲート
CNTEN:イネーブル起動信号
BITCLK: 外部クロック信号
MS: モード選択信号
CNTL: 制御信号（カウントイネーブル信号）
DET:検出部の出力信号
Ｑ０〜Ｑ４: 夫々のカウンタブロックの出力信号
DQ1、DQ2:Ｄフリップフロップの出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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