(57)【特許請求の範囲】
【請求項１】
（ａ）  各々フレーム同期のための特定のパルス列を割当てられた複数の第１の信号及び複数の第２の信号を生成するステップと、
（ｂ）  各々上記第１及び第２の信号並びに伝送信号を含む複数チャネルの低速信号を生成するステップと、
（ｃ）  各奇数チャネル及び各偶数チャネルの一方について上記第１及び第２の信号の一部を“１／０”交番信号に変換し他方について上記第１及び第２の信号の一部を“０／１”交番信号に変換するステップと、
（ｄ）  上記ステップ（ｃ）の後に上記低速信号を時分割多重して高速信号を得るステップとを備えた方法。
【請求項２】
（ａ）  各々フレーム同期のための特定のパルス列を割当てられた複数の第１の信号及び複数の第２の信号を生成するステップと、
（ｂ）  各々上記第１及び第２の信号並びに伝送信号を含む複数チャネルの低速信号を生成するステップと、
（ｃ）  各奇数チャネル及び各偶数チャネルの一方について上記第１及び第２の信号の一部をオール“０”信号に変換し他方について上記第１及び第２の信号の一部をオール“１”信号に変換するステップと、
（ｄ）  上記ステップ（ｃ）の後に上記低速信号を時分割多重して高速信号を得るステップとを備えた方法。
【請求項３】
（ａ）  各々フレーム同期のための特定のパルス列を割当てられた複数の第１の信号及び複数の第２の信号を生成するステップと、
（ｂ）  各々上記第１及び第２の信号並びに伝送信号を含む複数チャネルの低速信号を生成するステップと、
（ｃ）  各奇数チャネル及び各偶数チャネルのいずれか一方について上記第１及び第２の信号の一部を反転信号に変換するステップと、
（ｄ）  上記ステップ（ｃ）の後に上記低速信号を時分割多重して高速信号を得るステップとを備えた方法。
【請求項４】
（ａ）  各々フレーム同期のための特定のパルス列を割当てられた複数の第１の信号及び複数の第２の信号を生成するステップと、
（ｂ）  各々上記第１及び第２の信号並びに伝送信号を含む複数チャネルの低速信号を生成するステップと、
（ｃ）  ランダムパターンを発生し、該ランダムパターンの１周期を上記複数チャネルの数で分割して複数の異なるランダムパターンを得るステップと、
（ｄ）  各チャネルについて上記第１及び第２の信号の一部を上記複数の異なるランダムパターンの各々に変換するステップと、
（ｅ）  上記ステップ（ｄ）の後に上記低速信号を時分割多重して高速信号を得るステップとを備えた方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＤＨ（同期デジタルハイアラーキ）に適した時分割多重のための方法に関する。
【背景技術】
【０００２】
広帯域ＩＳＤＮ網の基盤であるＳＤＨは、多数の６４ｋｂｐｓの信号をいろいろな速度に何段階かに束ねて、通信速度系列を世界的に統一したハイアラーキである。より特定的には、ＳＤＨは各種の高速サービスや既存の低速サービスを有効に多重化するためのインタフェースを規定するもので、１９８８年１１月にＣＣＩＴＴ（現在のＩＴＵ−Ｔ）で標準化された。多重化の特徴としては、ネットワークの周波数同期がとられていることを前提に、１５５．５２Ｍｂｐｓを基本速度とし（これをＳＴＭ−１レベルという）、その整数倍、すなわちＮ×１５５．５２Ｍｂｐｓを伝送速度に用いていることがあげられる。例えば、Ｎ＝１，４，１６、すなわち１５５．５２Ｍｂｐｓ（ＳＴＭ−１），６２２．０８Ｍｂｐｓ（ＳＴＭ−４），２．４８８３２Ｇｂｐｓ（ＳＴＭ−１６）が規定されている。現在標準化されているＳＤＨの多重化速度は最高で１０Ｇｂｐｓまでであるが、近年のデータ通信の情報量の急増に伴って、基幹伝送装置には更なる高速化が求められている。例えば、各々２．４Ｇｂｐｓ（ＳＴＭ−１６）の１６チャネルのＳＤＨ信号を時分割多重することにより、４０Ｇｂｐｓの伝送速度が実用化されるであろう。
【０００３】
ＳＴＭ−１のフレーム構造は、９行、２７０列の２次元のバイト配列で構成されている。先頭の９行９列（第４行を除く）のバイトはセクションオーバーヘッド（ＳＯＨ）と呼ばれ、フレーム同期信号、保守情報、状態モニタ等の情報を有するバイトである。先頭の第４行目のバイトはＡＵ−ポインタと呼ばれ、メイン情報の先頭位置を示すバイトである。ＳＯＨ及びＡＵ−ポインタを除いた９行２６１列はペイロードと呼ばれ、ここにメインの情報が入る。
【０００４】
ＳＤＨのフレームのオーバーヘッドには、フレーム同期を取るためにＡ１バイト（“１１１１０１１０”）及びＡ２バイト（“００１０１０００”）と呼ばれる２つのパターンが用意されている。２．４ＧｂｐｓのＳＤＨのフレームではＡ１バイトが４８バイト、次にＡ２バイトが４８バイト連続する構成となっている。また、Ａ１バイト及びＡ２バイトの次にはＪ０バイトというチャネル識別用のバイトが用意されている。
【０００５】
このような２．４ＧｂｐｓのＳＤＨのフレーム１６チャネルを、それぞれのチャネルのフレーム位相を気にせずに単純にビットインタリーブにて時分割多重して４０Ｇｂｐｓの信号を作り出す場合について考える。この場合、１６チャネルのＳＤＨフレーム全てが同位相で多重化される可能性があり、ＳＤＨオーバーヘッド中のＡ１バイト及びＡ２バイトの部分では、Ａ１バイトを多重化した領域では“１”連続が６４ビット、Ａ２バイトを多重化した１５３６（＝９６×１６チャネル）バイトの領域では“０”連続が８０ビットとなる。また、Ａ１バイト領域でのマーク率は０．７５、Ａ２バイト領域でのマーク率は０．２５である（詳細は後述）。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このような長い同符合連続やマーク率の偏りは、伝送速度が４０Ｇｂｐｓという非常に高速な伝送を行う場合、送信装置及び受信装置にとって悪影響を及ぼすことがある。例えば、受信光モジュールにおいては、同符合連続或いはマーク率の偏りはクロック再生能力を本質的に劣化させる。
【０００７】
よって、本発明の目的は、同符号連続数を減らしマーク率の偏りを緩和することが出来る時分割多重のための方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明によると、時分割多重のための方法が提供される。この方法は、各々フレーム同期のための特定のパルス列を割当てられた複数の第１の信号及び複数の第２の信号を生成するステップと、各々上記第１及び第２の信号並びに伝送信号を含む複数チャネルの低速信号を生成するステップと、変換ステップと、変換ステップの後に上記低速信号を時分割多重して高速信号を得るステップとを含む。
【０００９】
例えば、本発明をＳＤＨに適用する場合には、上記第１及び第２の信号はそれぞれＡ１バイト及びＡ２バイトとすることができ、上記伝送信号はペイロードの信号とすることが出来る。
【００１０】
本発明の種々の側面にしたがって上記変換ステップをより特定的に説明すると次のとおりである。
【００１１】
本発明の第１の側面によると、変換ステップでは、各奇数チャネル及び各偶数チャネルの一方について上記第１及び第２の信号の一部が“１／０”交番信号に変換され、他方について上記第１及び第２の信号の一部が“０／１”交番信号に変換される。
【００１２】
本発明の第２の側面によると、変換ステップでは、各奇数チャネル及び各偶数チャネルの一方について上記第１及び第２の信号の一部がオール“０”信号に変換され、他方について上記第１及び第２の信号の一部がオール“１”信号に変換される。
【００１３】
本発明の第３の側面によると、変換ステップでは、各奇数チャネル及び各偶数チャネルのいずれか一方について上記第１及び第２の信号の一部が反転信号に変換される。
【００１４】
本発明の第４の側面によると、変換ステップはランダムパターンを発生しランダムパターンの１周期を上記複数チャネルの数で分割して複数の異なるランダムパターンを得るステップと、各チャネルについて上記第１及び第２の信号の一部を上記複数の異なるランダムパターンの各々に変換するステップとを含む。
【００１５】
このように、本発明による時分割多重のための方法は、第１及び第２の信号の一部または全部に関する変換ステップを含むので、同符号連続を減らしマーク率の偏りを緩和することが出来る。
【００１６】
尚、本発明の種々の側面に従って変換された第１及び第２の信号の一部又は全部は、受信に際して元の信号に再変換されることが望ましい。
【発明の効果】
【００１７】
以上説明した通り、本発明によると、同符合連続数を減らしマーク率の偏りを緩和することが出来る時分割多重のための方法を提供することができるようになる。例えば、本発明を適用して、各々２．４Ｇｂｐｓ（ＳＴＭ−１６）の１６チャネルのＳＤＨ信号を時分割多重することにより、４０Ｇｂｐｓの伝送速度を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は１：１６のビットインタリーブにより多重化した場合におけるＳＤＨのＡ１バイト及びＡ２バイトの様子を示す図である。
【図２】図２は２．４ＧｂｐｓのＳＤＨのＳＤＨヘッダ（セクションオーバヘッド）を説明するための図である。
【図３】図３は本発明に従う方法の第１実施形態を説明するための波形図である。
【図４】図４は本発明に従う方法の第１実施形態を実施するのに適したハードウエアを示すブロック図である。
【図５】図５は図４に示されるハードウエアの代替構成を示すブロック図である。
【図６】図６は本発明に従う方法の第２実施形態を説明するための波形図である。
【図７】図７は本発明に従う方法の第２実施形態を実施するのに適したハードウエアを示すブロック図である。
【図８】図８は図７に示されるハードウエアの代替構成を示すブロック図；
【図９】図９は本発明に従う方法の第３実施形態を説明するための波形図である。
【図１０】図１０は本発明に従う方法の第３実施形態を実施するのに適したハードウエアを示すブロック図である。
【図１１】図１１は図１０に示されるハードウエアの代替構成を示すブロック図である。
【図１２】図１２は本発明に従う方法の第４実施形態を説明するための波形図である。
【図１３】図１３は本発明に従う方法の第４実施形態を実施するのに適したハードウエアを示すブロック図である。
【図１４】図１４は図１３に示されるハードウエアの代替構成を示すブロック図である。
【図１５】図１５は本発明に従う方法の第５実施形態を実施するのに適したハードウエアを示すブロック図である。
【図１６】図１６は図１５に示されるハードウエアの代替構成を示すブロック図である。
【図１７】図１７は本発明に従う方法の第６実施形態を実施するのに適したハードウエアを示すブロック図である。
【図１８】図１８は図１７に示されるハードウエアの代替構成を示すブロック図である。
【図１９】図１９は本発明に従う方法の第７実施形態を実施するのに適したハードウエアを示すブロック図である。
【図２０】図２０は図１９のハードウエアの代替構成を示すブロック図である。
【図２１】図２１は本発明に従う方法の第８実施形態を実施するのに適したハードウエアを示すブロック図である。
【図２２】図２２は図２１に示されるハードウエアの代替構成を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照して本発明の望ましい実施の形態を詳細に説明する。同様の図を通じて同一の符号は類似又は同様の部分を示す。
【００２０】
図１を参照すると、１：１６のビットインタリーブにより多重化した場合におけるＳＤＨのＡ１バイト及びＡ２バイトの様子が示されている。図１の上のほうを参照すると、各々２．４Ｇｂｐｓの第１チャネル（ｃｈ１）乃至第１６チャネル（ｃｈ１６）の多重化前の信号（低速信号）のセクションオーバーヘッドのフレーム構成が示されている。各低速信号はセクションオーバーヘッドの他にペイロードに含まれる伝送信号を含む。各セクションオーバーヘッドは、各々フレーム同期のための特定のパルス列“１１１１０１１０”を割当てられた４８バイトのＡ１バイト（複数の第１の信号）と、同じく各々フレーム同期のための特定のパルス列“００１０１０００”を割り当てられた４８バイトのＡ２バイト（複数の第２の信号）と、チャネル識別のためのＪ０バイトとを含む。
【００２１】
このような１６チャネルの低速信号をそれぞれのチャネルのフレーム位相を気にせずに単純にビットインタリーブにより時分割多重して４０Ｇｂｐｓの高速信号を生成する場合、１６チャネルのＳＤＨフレームの全てが同位相で多重化される可能性があることは前述した通りである。この場合、多重化された高速信号において、Ａ１バイト及びＡ２バイトの部分では、Ａ１バイトを多重化した領域では“１”連続が６４ビット、又、Ａ２バイトを多重化した１５３６（＝９６×１６チャネル）バイトの領域では“０”連続が８０ビットとなる。また、Ａ１バイトの領域のマーク率は０．７５、Ａ２バイトの領域のマーク率は０．２５となる。
【００２２】
このようにフレーム位相を考慮せずに１６チャネルの低速信号をビットインタリーブにて時分割多重して高速信号を得る場合、長い同符号連続やマーク率の偏りの可能性があり、４０Ｇｂｐｓといった非常に高速な伝送では伝送品質が劣化する恐れがある。
【００２３】
ところで、図２に示されるように、２．４ＧｂｐｓのＳＤＨのフレーム同期を取る場合、ＳＤＨヘッダ（セクションオーバーヘッド）内で４８バイトずつ連続するＡ１バイト及びＡ２バイトの内、これらの境目の２バイトずつ（Ａ１，Ａ１，Ａ２，Ａ２）のみがフレーム同期に供され、残りの４６バイトずつのＡ１バイト及びＡ２バイトはフレーム同期には使用されない。従って、これらの４６バイトずつのＡ１バイト及びＡ２バイトを本発明に従って特定の信号に変換することによって、同符号連続を減らしマーク率の偏りを緩和することが出来る。以下、本発明に従う種々の変換プロセスについて詳細に説明する。
【００２４】
図３は本発明に従う方法の第１実施形態を説明するための波形図である。この実施形態では、２．４Ｇｂｐｓの低速信号の各チャネルについて、複数の第１の信号（４８バイトのＡ１バイト）及び複数の第２の信号（４８バイトのＡ２バイト）の一部が“１／０”交番信号及び“０／１”交番信号のいずれか一方に変換される。
【００２５】
より特定的には、図３に示される波形図では、フレーム同期に不要な４６バイトのＡ１バイトが“１／０”交番信号に変換されると共に、同じくフレーム同期に不要な４６バイトのＡ２バイトが“１／０”交番信号に変換される。そして、各変換の後に、１６チャネルの低速信号がビットインタリーブにて時分割多重され、その結果得られた高速信号が例えば光ファイバ伝送路により伝送される。尚、受信側では、１：１６のデマルチプレクシングの後に、各チャネルのフレーム同期が行われ、再変換により交番信号は元のＡ１バイト及びＡ２バイトに戻される。
【００２６】
このように、図３に示される第１実施形態によると、各チャネルについて第１及び第２の信号の一部が“１／０”交番信号及び“０／１”交番信号のいずれか一方に変換されるので、同符号連続数を減らし、しかもマーク率の偏りを緩和することが出来る。上述の変換により、マーク率は実質的に０．５になる。
【００２７】
図４を参照すると、図３により説明した本発明に従う方法の第１実施形態を実施するのに適したハードウエアが示されている。２．４Ｇｂｐｓの低速信号のための１６チャネルの送信ユニットの各々は、２．４Ｇｂｐｓの光信号を電気信号に変換するＯ／Ｅ変換器２と、変換器２の出力が供給されるＳＤＨ終端回路４と、回路４の出力が供給されるクロック（ＣＬＫ）乗り換え回路６と、回路６の出力が供給される１／０交番信号挿入回路８とを含む。１／０交番信号挿入回路８は、前述したように、例えば、フレーム同期に不要な４６バイトのＡ１バイトと同じくフレーム同期に不要な４６バイトのＡ２バイトを“１／０”交番信号に変換する。
【００２８】
１／０交番信号挿入回路８から出力された１６チャネルの低速信号は、マルチプレクサ１０により時分割多重され、その結果４０Ｇｂｐｓの高速信号が得られる。得られた高速信号はＥ／Ｏ変換器１２により４０Ｇｂｐｓの光信号に変換される。変換された光信号は光ファイバ伝送路１４により受信側に伝送される。
【００２９】
受信側では、まず、受けた高速の光信号がＯ／Ｅ変換器１６により高速の電気信号に変換される。変換器１６の出力はデマルチプレクサ１８により１６チャネルの２．４Ｇｂｐｓの低速信号に分離される。各低速信号は、フレーム同期回路２０及びチャネル識別回路２２を経てシフトマトリックス回路２４に供給される。各フレーム同期回路２０は、各々２バイトのＡ１バイト及びＡ２バイトに基づき各低速信号についてフレーム同期を行う。各チャネル識別回路２２は、チャネル識別用のＪ０バイトに基づきチャネル識別を行う。シフトマトリックス回路２４は、チャネル識別回路２２のサブ出力に基づき制御回路２６によって制御されている。
【００３０】
この実施形態では、フレーム同期回路２０の出力ではどのチャネルの低速信号がどのポートから出力されているかは不定である。そこで、チャネル識別回路２２の出力に基づき制御されるシフトマトリックス回路２４を設けることによって、各チャネルの低速信号を予め定められたポート（インタフェース）に出力することが出来る。
【００３１】
シフトマトリックス回路２４から出力された各チャネルの低速信号は、Ａ１，Ａ２書き戻し回路２８、ＳＤＨフレーム生成回路３０及びＥ／Ｏ変換器３２を経て、各チャネルの２．４Ｇｂｉｔの低速光信号として出力される。
【００３２】
書き戻し回路２８は、送信側において１／０交番挿入回路８によって“１／０”交番信号に書きかえられたＡ１バイト及びＡ２バイトを元のＡ１バイト及びＡ２バイトに書き戻す。図示された実施形態では、書き戻し回路２８はシフトマトリックス２４の後段に位置しているが、フレーム同期回路２０の後段であればどこにあっても良い。
【００３３】
このように、図４に示される装置構成によると、図３により説明した時分割多重のための方法を容易に実施することが出来る。
【００３４】
図５を参照すると、図４に示されるハードウエアの代替構成が示されている。ここでは、チャネル識別回路２２のサブ出力から得られるチャネル識別結果を制御回路２６´がデマルチプレクサ１８´にフィードバックし、デマルチプレクサ１８´から出力される各チャネルの低速信号が予め定められたデマルチプレクサ１８´の出力ポートから出力されるようにしている。その結果、図４に示されるシフトマトリックス回路２４が不要になり、構成を簡略化することが出来る。
【００３５】
図６は本発明に従う方法の第２実施形態を説明するための波形図である。この実施形態では、２．４Ｇｂｐｓの低速信号の各奇数チャネル及び各偶数チャネルについて、複数の第１の信号（４８バイトのＡ１バイト）及び複数の第２の信号（４８バイトのＡ２バイト）の一部が“１／０”交番信号に変換され、他方について複数の第１の信号及び複数の第２の信号の一部が“０／１”交番信号に変換される。
【００３６】
より特定的には、図６に示される波形図では、各奇数チャネルについては、フレーム同期に不要な４６バイトのＡ１バイトが“１／０”交番信号に変換されると共に、同じくフレーム同期に不要な４６バイトのＡ２バイトが“１／０”交番信号に変換され、又、各偶数チャネルについては、フレーム同期に不要な４６バイトのＡ１バイトが“０／１”交番信号に変換されると共に、同じくフレーム同期に不要な４６バイトのＡ２バイトが“０／１”交番信号に変換される。そして、各変換の後に、１６チャネルの低速信号がビットインタリーブにて時分割多重され、その結果得られた高速信号が例えば光ファイバ伝送路により伝送される。尚、受信側では、１：１６のデマルチプレクシングの後に、各チャネルのフレーム同期が行われ、再変換により交番信号は元のＡ１バイト及びＡ２バイトに戻される。
【００３７】
このように、図６に示される第２実施形態によると、各奇数チャネルについて第１及び第２の信号の一部が“１／０”交番信号に変換され、各偶数チャネルについて第１及び第２の信号の一部が“０／１”交番信号に変換されるので、同符号連続数を減らし、しかもマーク率の偏りを緩和することが出来る。上述の変換により、マーク率は実質的に０．５になる。
【００３８】
図７を参照すると、図６により説明した本発明に従う方法の第２実施形態を実施するのに適したハードウエアが示されている。図４に示されるハードウエアと対比して、各偶数チャネルの１／０交番信号挿入回路８が０／１交番信号挿入回路３４に変更されている。従って、図７に示される装置構成によると、図６により説明した時分割多重のための方法を容易に実施することができる。
【００３９】
図８を参照すると、図７に示されるハードウエアの代替構成が示されている。図５に示されるハードウエアと対比して、各偶数チャネルの１／０交番信号挿入回路８が０／１交番信号挿入回路３４に変更されている。従って、図８に示される装置構成によると、図６により説明した時分割多重のための方法を容易に実施することができる。また、図７に示されるシフトマトリックス回路２４が不要になり、構成を簡略化することができる。
【００４０】
図９は本発明に従う方法の第３実施形態を説明するための波形図である。この実施形態では、２．４Ｇｂｐｓの低速信号の各奇数チャネル及び各偶数チャネルの一方について、複数の第１の信号（４８バイトのＡ１バイト）及び複数の第２の信号（４８バイトのＡ２バイト）の一部がオール“０”信号に変換され、他方について複数の第１の信号及び複数の第２の信号の一部がオール“１”信号に変換される。
【００４１】
より特定的には、図９に示される波形図では、各奇数チャネルについてはフレーム同期に不要な４６バイトのＡ１バイトがオール“１”信号に変換されると共に、同じくフレーム同期に不要な４６バイトのＡ２バイトがオール“１”に変換され、また、各偶数チャネルについては、フレーム同期に不要な４６バイトのＡ１バイトがオール“０”信号に変換されると共に、同じくフレーム同期に不要な４６バイトのＡ２バイトがオール“０”交番信号に変換される。そして、各変換の後に、１６チャネルの低速信号がビットインタリーブにて時分割多重され、その結果得られた高速信号が例えば光ファイバ伝送路により伝送される。尚、受信側では、１：１６のデマルチプレクシングの後に、各チャネルのフレーム同期が行われ、再変換によりオール“０”信号及びオール“１”信号は元のＡ１バイト及びＡ２バイトに戻される。
【００４２】
このように、図９に示される第３実施形態によると、各奇数チャネル及び各偶数チャネルの一方について第１及び第２の信号の一部がオール“０”信号に変換され、他方について第１及び第２の信号の一部がオール“１”信号に変換されるので、同符号連続数を減らし、しかもマーク率の偏りを緩和することが出来る。上述の変換によりマーク率は実質的に０．５になる。
【００４３】
図１０を参照すると、図９により説明した本発明に従う方法の第３実施形態を実施するのに適したハードウエアが示されている。図４に示されるハードウエアと対比して各奇数チャネルの１／０交番信号挿入回路８がオール１信号挿入回路３６に変更され、各偶数チャネルについて１／０交番信号挿入回路８がオール０信号挿入回路３８に変更されている。従って、図１０に示される装置構成によると、図９により説明した時分割多重のための方法を容易に実施することができる。
【００４４】
図１１を参照すると、図１０に示されるハードウエアの代替構成が示されている。図５に示されるハードウエアと対比して、各奇数チャネルについて１／０交番信号挿入回路８がオール１信号挿入回路３６に変更され、各偶数チャネルについて１／０交番信号挿入回路８がオール０信号挿入回路３８に変更されている。従って、図１１に示される装置構成によると、図９により説明した時分割多重のための方法を容易に実施することができる。また、図１０に示されるシフトマトリックス回路２４が不要になり、構成を簡略化することができる。
【００４５】
図１２は本発明に従う方法の第４実施形態を説明するための波形図である。この実施形態では、２．４Ｇｄｐｓの低速信号の各奇数チャネル及び各偶数チャネルのいずれか一方について、複数の第１の信号（４８バイトのＡ１バイト）及び複数の第２の信号（４８バイトのＡ２バイト）の一部が反転信号に変換される。
【００４６】
より特定的には、図１２に示される波形図では、各偶数チャネルについて、フレーム同期に不要な４６バイトのＡ１バイトが反転信号に変換されると共に、同じくフレーム同期に不要な４６バイトのＡ２バイトが反転信号に変換される。そして、各変換の後に、１６チャネルの低速信号がビットインタリーブにて時分割多重され、その結果得られた高速信号が例えば光ファイバ伝送路により伝送される。尚、受信側では、１：１６のデマルチプレクシングの後に各チャネルのフレーム同期が行われ、再変換により反転信号は元のＡ１バイト及びＡ２バイトに戻される。
【００４７】
このように、図１２に示される第４実施形態によると、各奇数チャネル及び各偶数チャネルのいずれか一方について第１及び第２の信号の一部が反転信号に変換されるので、同符号連続数を減らし、しかもマーク率の偏りを緩和することが出来る。上述の変換により、マーク率は実質的に０．５になる。
【００４８】
図１３を参照すると、図１２により説明した本発明に従う方法の第４実施形態を実施するのに適したハードウエアが示されている。図４に示されるハードウエアと対比して各奇数チャネルについて１／０交番信号挿入回路８及び書き戻し回路２８が省略され、各偶数チャネルについて１／０交番信号挿入回路８がＡ１、Ａ２反転回路４０に変更されている。従って、図１３に示される装置構成によると、図１２により説明した時分割多重のための方法を容易に実施することができる。
【００４９】
図１４を参照すると、図１３に示されるハードウエアの代替構成が示されている。図５に示されるハードウエアと対比して、各奇数チャネルについて１／０交番信号挿入回路８及び書き戻し回路２８が省略され、各偶数チャネルについて１／０交番信号挿入回路８がＡ１，Ａ２反転回路４０に変更されている。従って，図１４に示される装置構成によると、図１２により説明した時分割多重のための方法を容易に実施することができる。また、図１３に示されるシフトマトリックス回路２４が不要になり、構成を簡略化することができる。
【００５０】
図１５を参照すると、本発明に従う方法の第５実施形態を実施するのに適したハードウエアが示されている。図４に示されるハードウエアと対比して、１／０交番信号挿入回路８がランダムパターン書き換え回路４２に変更され、書き替え回路４２に接続されるＭ系列パターン発生回路４４が付加的に設けられている。
【００５１】
第５実施形態においては、２．４Ｇｂｐｓの低速信号の各チャネルについて、複数の第１の信号（４８バイトのＡ１バイト）及び複数の第２の信号（４８バイトのＡ２バイト）の一部がランダムパターンに変換される。
【００５２】
そして、各変換の後に、１６チャネルの低速信号がビットインタリーブにて時分割多重され、その結果得られた高速信号が光ファイバ伝送路１４により伝送される。尚、受信側では、１：１６のデマルチプレクシングの後に、各チャネルのフレーム同期が行われ、再変換（デスクランブル）によりランダムパターンは元のＡ１バイト及びＡ２バイトに戻される。
【００５３】
このように、第５実施形態によると、各チャネルについて第１及び第２の信号の一部がランダムパターンに変換されるので、同符号連続数を減らし、しかもマーク率の偏りを緩和することが出来る。上述の変換によりマーク率は実質的に０．５になる。
【００５４】
尚、図１５に示されるハードウエアにおいては、Ａ１，Ａ２書き戻し回路２８はフレーム同期回路２０及びチャネル識別回路２２の間に設けられている。
【００５５】
図１６を参照すると、図１５に示されるハードウエアの代替構成が示されている。図５に示されるハードウエアと対比して、１／０交番信号挿入回路８がランダムパターン書き換え回路４２に変更され、書き替え回路４２に接続されるＭ系列パターン発生回路４４が付加的に設けられている。また、Ａ１，Ａ２書き戻し回路２８はフレーム同期回路２０とチャネル識別回路２２との間に設けられている。
【００５６】
このように、図１６に示される装置構成によると、本発明の第５実施形態による時分割多重のための方法を容易に実施することができる。また、図１５に示されるシフトマトリックス回路２４が不要になり、構成を簡略化することができる。
【００５７】
図１７を参照すると、本発明に従う方法の第６実施形態を実施するのに適したハードウエアが示されている。図１５に示されるハードウエアと対比して、各偶数チャネルについて、ランダムパターン書き替え回路４２とＭ系列パターン発生回路４４との間にインバータ４６が付加的に設けられている。
【００５８】
第６実施形態では、２．４Ｇｂｐｓの低速信号の各奇数チャネル及び各偶数チャネルの一方については、複数の第１の信号（４８バイトのＡ１バイト）及び複数の第２の信号（４８バイトのＡ２バイト）の一部がランダムパターンに変換され、他方については、複数の第１の信号及び複数の第２の信号の一部が反転ランダムパターンに変換される。
【００５９】
より特定的には、図１７に示されるハードウエアによると、各奇数チャネルについては、フレーム同期に不要な４６バイトのＡ１バイトがランダムパターンに変換されると共に、同じくフレーム同期に不要な４６バイトのＡ２バイトがランダムパターンに変換され、各偶数チャネルについては、フレーム同期に不要な４６バイトのＡ１バイトが反転ランダムパターンに変換されると共に、同じくフレーム同期に不要な４６バイトのＡ２バイトが反転ランダムパターンに変換される。反転ランダムパターンはインバータ４６によりランダムパターンを反転することにより得られる。そして、各変換の後に、１６チャネルの低速信号がビットインタリーブにて時分割多重され、その結果得られた高速信号が光ファイバ伝送路１４により伝送される。尚、受信側では、１：１６のデマルチプレクシングの後に、各チャネルのフレーム同期が行われ、再変換（デスクランブル）によりランダムパターン及び反転ランダムパターンは元のＡ１バイト及びＡ２バイトに戻される。
【００６０】
このように、第６実施形態によると、各奇数チャネル及び各偶数チャネルの一方について第１及び第２の信号の一部がランダムパターンに変換され、他方について第１及び第２の信号の一部が反転ランダムパターンに変換されるので、同符号連続数を減らし、しかもマーク率の偏りを緩和することが出来る。上述の変換により、マーク率は実質的に０．５になる。また、第６実施形態においては、４０Ｇｂｉｔの多重化後に１６ビットごとのランダムパターンとはならずに、“１／０”交番及び“０／１”交番がランダムに現れるパターンとなるので、同符号連続数を更に減らすことができる。
【００６１】
図１８を参照すると、図１７に示されるハードウエアの代替構成が示されている。図１６に示されるハードウエアと対比して、各偶数チャネルについてランダムパターン書き替え回路４２とＭ系列パターン発生回路４４との間にインバータ４６が付加的に設けられている。従って、図１８に示される装置構成によると、本発明の第６実施形態による時分割多重のための方法を容易に実施することができる。また、図１７に示されるシフトマトリックス回路２４が不要になり、構成を簡略化することができる。
【００６２】
図１９を参照すると、本発明に従う方法の第７実施形態を実施するのに適したハードウエアが示されている。図１５に示されるハードウエアと対比して、ランダムパターン書き替え回路４２とＭ系列パターン発生回路４４との間にセレクタ４８が付加的に設けられている。
【００６３】
第７実施形態ではランダムパターンが発生させられ、このランダムパターンの１周期をチャネル数（１６）で分割して複数の異なるランダムパターンが得られる。そして、各チャネルについて複数の第１の信号（４８バイトのＡ１バイト）及び複数の第２の信号（４８バイトのＡ２バイト）の一部が複数の異なるランダムパターンの各々に変換される。より特定的には、図１９に示されるハードウエアによると、各チャネルについて、フレーム同期に不要な４６バイトのＡ１バイトが複数の異なるランダムパターンの各々に変換されると共に、同じくフレーム同期に不要な４６バイトのＡ２バイトが複数の異なるランダムパターンの各々に変換される。そして、各変換の後に、１６チャネルの低速信号がビットインタリーブにて時分割多重され、その結果得られた高速信号が光ファイバ伝送路１４により伝送される。尚、受信側では、１：１６のデマルチプレクシングの後に、各チャネルのフレーム同期が行われ、再変換（デスクランブル）によりランダムパターンは元のＡ１バイト及びＡ２バイトに戻される。
【００６４】
このように、第７実施形態によると、各チャネルについて第１及び第２の信号の一部が複数の異なるランダムパターンの各々に変換されるので、同符号連続数を減らし、しかもマーク率の偏りを緩和することが出来る。上述の変換により、マーク率は実質的に０．５になる。また、この実施形態では、オリジナルのランダムパターンの１周期をチャネル数で分割して複数の異なるランダムパターンを得るようにしているので、同符号連続数を更に減らすことができる。
【００６５】
図２０を参照すると、図１９に示されるハードウエアの代替構成が示されている。図１６に示されるハードウエアと対比して、ランダムパターン書き替え回路４２とＭ系列パターン発生回路４４との間にセレクタ４８が付加的に設けられている。従って、図２０に示される装置構成によると、本発明の第７実施形態による時分割多重のための方法を容易に実施することができる。また、図１９に示されるシフトマトリックス回路２４が不要になり、構成を簡略化することができる。
【００６６】
図２１を参照すると、本発明に従う方法の第８実施形態を実施するのに適したハードウエアが示されている。図１４に示されるハードウエアでは、Ａ１，Ａ２反転回路４０が、２．４Ｇｂｐｓの低速信号の各奇数チャネル及び各偶数チャネルのいずれか一方について、複数の第１の信号（４８バイトのＡ１バイト）及び複数の第２の信号（４８バイトのＡ２バイト）の一部を反転信号に変換しているのと対比して、この実施形態では、反転回路５０が、各奇数チャネル及び各偶数チャネルのいずれか一方について、第１及び第２の信号の全部を反転信号に変換している。より特定的には、反転回路５０は、各偶数チャネルについて、フレーム同期に必要か不要かに関わらず、Ａ１バイト及びＡ２バイトを全ビット反転させ、ビットインタリーブにて１６：１多重して４０Ｇｂｉｔの高速信号を得ている。
【００６７】
これにより、Ａ１バイト及びＡ２バイトの領域は、本来のＡ１バイト及びＡ２バイトの“１”及び“０”のパターンに対応した“１／０”交番と“０／１”交番の１６ビットずつの交番パターンとなり、同符合連続数を減らし、しかもマーク率の偏りを緩和することが出来る。但し、このままでは、受信側でフレーム同期を取ることができないため、フレーム同期回路２０の出力に基き反転回路５２により反転データも生成して、非反転データ１６チャネル及び反転データ１６チャネルの計３２チャネルを生成している。非反転の１６チャネルはチャネル識別回路２２を介してシフトマトリックス回路２４´に供給され、反転１６チャネルはチャネル識別回路２２´を介してシフトマトリックス回路２４´に供給される。制御回路２６はチャネル識別回路２２及び２２´のサブ出力に基きシフトマトリックス回路２４´を制御する。
【００６８】
図２２を参照すると、図２１に示されるハードウエアの代替構成が示されている。ここでは、チャネル識別回路２２及び２２´のサブ出力から得られるチャネル識別結果を制御回路２６´がデマルチプレクサ１８´にフィードバックし、デマルチプレクサ１８´から出力される各チャネルの低速信号が予め定められたデマルチプレクサ１８´の出力ポートから出力されるようにしている。その結果、図４に示されるシフトマトリックス回路２４が不要になり構成を簡略化することができる。
【産業上の利用可能性】
【００６９】
以上説明した通り、本発明によると、同符合連続数を減らしマーク率の偏りを緩和することが出来る時分割多重のための方法を提供することができるようになる。例えば、本発明を適用して、各々２．４Ｇｂｐｓ（ＳＴＭ−１６）の１６チャネルのＳＤＨ信号を時分割多重することにより、４０Ｇｂｐｓの伝送速度を得ることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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