(57)【特許請求の範囲】
【請求項１】
第１のゲート回路と、当該ゲート回路の出力信号を配線を介して入力し次段へ信号を伝播する第２のゲート回路を有する半導体集積回路装置において、前記第１のゲート回路は第１のクロック信号により制御され、該第１のクロック信号がローレベル又はハイレベルの期間にプリチャージされ、該第１のクロック信号がハイレベル又はローレベルの期間に動作状態となるプリチャージ回路により構成され、前記第１のゲート回路と第２のゲート回路の間の前記配線を介して第２のゲート回路の近傍に、前記第１のゲート回路の動作状態の期間中に該第１のゲート回路の出力信号の変化を高速化させる第３のゲート回路を設けたことを特徴とする半導体集積回路装置。
【請求項２】
第２のクロック信号で制御され前記第１のゲート回路の出力信号の変化を検知し前記第１のゲート回路の出力信号の変化を高速化させる第３のゲート回路を設けたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１のクロック信号と第２のクロック信号が、半導体集積回路装置内の同一相のクロック信号から供給されることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記第１のゲート回路からの信号配線経路上に前記第２のゲート回路が複数接続され、前記複数の第２のゲート回路の少なくとも１つのゲート回路の近傍に前記第３のゲート回路が接続されていることを特徴とする請求項１記載乃至請求項３記載のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記第１のゲート回路から第２のゲート回路への信号配線には、前記第１のクロック信号により制御され、該第１のクロック信号がローレベル又はハイレベルの期間にプリチャージされ、該第１のクロック信号がハイレベル又はローレベルの期間に動作状態となる複数のプリチャージ回路の出力が接続されていることを特徴とする請求項１記載から請求項４記載のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記第３のゲート回路が、前記第１のゲート回路から第２のゲート回路への信号配線のローレベルからハイレベルへの変化を高速化させる、又は、ハイレベルからローレベルへの変化を高速化させるように動作することを特徴とする請求項１記載から請求項５記載のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
技術分野
本発明は、チップサイズの大型化と配線の微細化が進んだ半導体集積回路装置に関し、特に配線遅延を低減するのに適した回路構成に関する。
背景技術
従来の半導体集積回路でのクリティカルパスの高速化手法としては、（Ａ）ゲート回路の基本遅延時間の低減、（Ｂ）ゲート回路の負荷駆動力の向上、（Ｃ）ゲート回路の多重化による出力負荷分散、などがあった。
上記（Ａ）や（Ｂ）に対して効果的なものに、従来からプリチャージ回路が知られている。プリチャージ回路は、あらかじめ出力ノードをプリチャージしておき、動作時には出力インピーダンスの小さいトランジスタで駆動するものである。
これらの高速化手法は、容量性負荷には効果が上がっても、配線抵抗などの抵抗性負荷には思ったほど効果が上がらない。
しかし、従来の半導体集積回路においては、ゲート回路の負荷駆動トランジスタのオン抵抗に比べ配線抵抗はまだ小さかったため、容量性負荷についての高速化手法でクリティカルパスを高速化することが可能であった。
しかしながら、半導体集積回路内に一部の長距離配線が存在していたため、長距離配線を高速化する必要は従来から認識されていた。ただ従来の長距離配線の高速化手法は、特開平４−２３３４７号に記載されているように、長距離配線の途中に中継バッファを挿入するのが一般的であった。
従来のようにクリティカルパスに占める配線遅延の割合がゲート回路の遅延時間に比べて小さい場合には、上記に示したような高速化手法で効果が上がったが、今日のように半導体集積回路の大サイズ化と微細化が進み配線遅延の割合が大きい場合には、その高速化の効果は小さくなっていく。
この配線遅延の影響に関しては、NIKKEI ELECTRONICS 1995.3.13号の特集「高速ＬＳＩ設計」（177頁〜183頁）に、動作周波数が１００ＭHzを越えて設計ルールが0.35μｍルールになると配線遅延の比率が50％を越えることが記載されている。
配線遅延の問題は、半導体集積回路の微細化と相反するものであり、今後ますます重要な問題となっていく。現在でも、ゲート回路の高速化と同様に配線遅延を短縮することが、クリティカルパスを高速化するうえで重要な課題となっている。
従来から使われている、長距離配線の途中に中継バッファを挿入する手法は、信号の局性を合わせるためにインバータを２段挿入する必要が生じるなど、全てのケースについて高速化することは不可能だった。
本発明の目的は、半導体集積回路内のクリティカルパスに占める配線抵抗に起因する遅延時間の割り合いを低減し、クリティカルパスの高速化を図ると共に半導体集積回路の動作周波数を向上することにある。
本発明の別の目的は、長距離配線駆動の高速化と、長距離配線の駆動回路を分散させることによるノイズ源の分散と、さらには、エレクトロマイグレーションに起因する信頼性の低下を防止することにある。
発明の開示
本発明は、第１のゲート回路と、当該ゲート回路の出力信号を入力とし次段へ信号を伝播する第２のゲート回路を有した半導体集積回路装置において、前記第１のゲート回路と第２のゲート回路を接続する配線に接続するゲート回路であって、前記第１のゲート回路の出力信号の変化を高速化させる第３のゲート回路を前記第２のゲート回路の近傍に設けた半導体集積回路装置である。
これにより、半導体集積回路装置内のクリティカルパスに占める配線抵抗による配線遅延時間の割合を低減し、クリティカルパスの高速化及び半導体集積回路の動作周波数の向上を図ることができる。
【図面の簡単な説明】
図１は本発明の第１の実施例である半導体集積回路装置の回路構成を示す図であり、図２は本発明の第２の実施例である半導体集積回路装置の回路構成を示す図であり、図３は本発明の第３の実施例である半導体集積回路装置の回路構成を示す図であり、図４は本発明の第４の実施例である半導体集積回路装置の回路構成を示す図であり、図５は本発明の第５の実施例である半導体集積回路装置の回路構成を示す図であり、図６は本発明の第６の実施例である半導体集積回路装置の回路構成を示す図であり、図７は本発明の第７の実施例であり、図８は図３の第３の実施例の動作タイミングチャートある。
発明を実施するための最良の形態
以下、本発明の実施例について図面を用いて説明する。図中、同一部分には同一番号を付してある。
図１は本発明の第１の実施例である。図中、CKはクロック信号、100はプリチャージ回路、200は次段のゲート回路、300は高速化回路、400は長距離配線である。
プリチャージ回路100内は、電源電位101、PMOSFET102、NMOSFETで構成された論理回路103、NMOSFET104、及び接地電位105から構成されている。クロック信号CKがローレベルの期間は、PMOSFET102がオンしプリチャージ回路100の出力信号108をハイレベルへプリチャージする。また、クロック信号CKがハイレベルの期間は、NMOSFETがオンし入力信号106から107を入力したNMOS論理103の動作により、出力信号108の電位をハイレベルへ維持する様に、あるいは接地電位へ変化させる様に動作する。
高速化回路300は、電源電位101、PMOSFET301、NMOSFET302,303,304、及び接地電位105から構成されている。クロック信号CKがローレベルの期間は、NMOSFET303がオフしているため信号305へは、プリチャージ回路100が出力した信号レベルがそのまま伝播される。また、クロック信号CKがハイレベルの期間は、信号305がハイレベルの場合、PMOSFET301とNMOSFET302で構成されたインバータの出力がローレベルとなり、やはり信号305へはプリチャージ回路100の出力信号がそのまま伝播される。クロック信号CKがハイレベルで信号305がローレベルの場合、PMOSFET301とNMOSFET302で構成されたインバータの出力がハイレベルとなり、結果的にNMOSFET303とNMOSFET304が同時にオンし、信号305の電位をローレベルへ引き下げる。
すなわち、クロック信号CKがローレベルの期間は、プリチャージ回路100の出力108はハイレベルを維持したままであり、信号305もプリチャージ回路100の出力信号108が配線400を通過した後伝播される。この時、高速化回路300はNMOSFET303がオフしているため信号305へは影響を与えない。NMOSFET303は、プリチャージ回路100がプリチャージ動作の期間、すなわち信号305がローレベルからハイレベルへ変化する場合に高速化回路300と衝突しないようにオフしている。
また、クロック信号CKがハイレベルの期間は、入力信号106から107に応じてプリチャージ回路100の出力信号108は変化する。この場合、出力信号108がローレベルへ変化した場合を考えると、出力信号108の変化は配線400を通過した後、信号305へ伝播される。出力信号305がハイレベルからローレベルへ変化し始めると、高速化回路300内のPMOSFET301とNMOSFET302で構成されたインバータの出力がローレベルからハイレベルへ変化し、結果的にNMOSFET303とNMOSFET304が共にオンし、信号305の電位を高速にローレベルへ引き下げる。
高速化回路300の反応速度は、PMOSFET301とNMOSFET302で構成されたインバータの論理しきい値に大きく影響を受け、論理しきい値が高いほうが高速に反応する。現実的には、電源ノイズや信号線305のノイズに影響を受けない範囲で前記インバータの論理しきい値を高く設定するのが好ましい。
本実施例によれば、プリチャージ回路で構成された駆動回路と次段ゲートが一定の距離以上離れている場合、次段ゲート回路の近辺に高速化回路を備えることで、プリチャージ回路のローレベルへ変化する動作を高速に行うことが出来る。
また、プリチャージ回路の駆動する容量負荷が大きい場合には、ドライバを分散配置（高速化回路が負荷駆動の一部を担う）できることから、ノイズ源の発生要因を分散させると共に、エレクトロマイグレーションからの制約による電源線の設計を用意にする効果がある。
図２は本発明の第２の実施例である。図１に示した第１の実施例と異なるところは、高速化回路500内の回路構成だけである。高速化回路500は、PMOSFET501とNMOSFET502,503,504から構成されている。PMOSFET501とNMOSFET502でインバータを構成していて、NMOSFET502と504はカレントミラー接続されている。
図２に示した実施例は、図１の第１の実施例と機能上の差異はなく、その効果も同じである。
図３は本発明の第３の実施例である。図中、600はプリチャージ回路であり図１のプリチャージ回路100の出力部にインバータ601を付加したものである。従って、クロック信号CKがローレベルのプリチャージ期間中に、出力信号602はローレベルとなる。
インバータ700はクロック信号CKの反転信号を高速化回路800へ供給する。高速化回路800が図１の高速化回路300と異なっているところは、PMOSFET301とNMOSFET302で構成されたインバータの出力がPMOSFET801に供給され、PMOSFET801と信号803の間に、ゲートをインバータ700で制御されたPMOSFET802が接続されている点である。
図３に示す第３の実施例では、プリチャージ回路600のの出力信号である602と配線400を介した信号803のローレベルからハイレベルへの変化を高速化する効果がある。図８に図３の動作タイミングチャートを示す。
その他、ノイズ源の分散やエレクトロマイグレーションに関する効果は図１の第１の実施例と同様である。
図４は本発明の第４の実施例である。図３に示した第３の実施例と異なるところは、高速化回路900内の回路構成だけである。高速化回路900は、PMOSFET901,903,904とNMOSFET902から構成されている。PMOSFET901とNMOSFET902でインバータを構成していて、PMOSFET901と903はカレントミラー接続されている。
図４に示した実施例は、図３の第３の実施例と機能上の差異はなく、その効果も同じである。
図５は本発明の第５の実施例である。図中、1000はプリチャージ回路またはスタティック回路で構成された駆動回路である。1100は高速化回路である。高速化回路1100はディレイ回路1101とPMOSFET1102,11004,1105とNMOSFET1103,1106,1107から構成されている。PMOSFET1102とNMOSFET1103で構成されたインバータの出力はPMOSFET1104とNMOSFET1107へ供給されている。PMOSFET1104と1105は、信号1108のローレベルからハイレベルへの変化を高速化する。またNMOSFET1106と1107は、信号1108のハイレベルからローレベルへの変化を高速化する。
ディレイ回路1101は、駆動回路1000と高速化回路1100のデータ衝突が起こらないように制御するためのものであり、図１から図４に示したクロック信号CKと同様の働きをしている。
ここで信号1108がローレベルでディレイ回路1101の出力がローレベルとなっている場合を考える。この時、信号1108がローレベルからハイレベルへ変化すると、PMOSFET1104と1105を介して信号1108は高速にハイレベルへ引き上げられる。一定時間経過するとディレイ回路1101の出力信号はハイレベルへ変化するためPMOSFET1105はオフとなり高速化回路1100の機能は停止する。信号1108がローレベルからハイレベルへ変化する期間は、ディレイ回路1101の出力信号がローレベルのため、NMOSFET1106と1107を介して電流が引き抜かれることはない。
次に信号1108がハイレベルからローレベルへ変化する場合を考えると、PMOSFET1105がオフでNMOSFET1106がオンしているため、信号1108の変化をPMOSFET1102とNMOSFET1103で構成されたインバータが反応してその出力信号がハイレベルへ変化し始めると、NMOSFET1106と1107を介して高速にローレベルへ引き下げられる。
本実施例では、高速化回路1100の制御信号をディレイ回路1101を用いて自己発生させているが、ドライバを制御するクロック信号とタイミングをずらしたクロック信号を新たに発生させ高速化回路を制御することも可能である。
本実施例の効果は、駆動回路がプリチャージ回路の場合でもスタティック回路の場合でも、信号の変化を高速化することが出来る。更に、信号のローレベルからハイレベルへの変化もハイレベルからローレベルへの変化も高速化することができる。
更に、ノイズ源の分散やエレクトロマイグレーションに関して図１の第１の実施例と同様に効果がある。
図６は本発明の第６の実施例である。本実施例は次段ゲート回路200がシリーズに複数ある場合に適用したものであり、図中、1200や1300が今まで述べてきた高速化回路である。本実施例の特徴は駆動回路100から次段ゲート回路までの配線経路の複数箇所に高速化回路を配置した点である。これにより、駆動回路100からの次段ゲート回路200までの信号伝播時間をさらに高速化させることができる。
本実施例では、ローレベルへの高速化について示してあるが、駆動回路や高速化回路の組み合わせによっては、ハイレベルへの高速化や、ローレベルへとハイレベルへの両方を高速化するように構成することもできる。
図７は本発明の第７の実施例である。図中、1400は半導体集積回路装置で1401〜1404は論理ブロックである。1410〜1412が信号線1430の駆動回路であり、半導体集積回路上に分配されたクロック信号により制御されている。1413〜1415が次段ゲート回路、1420〜1422が本発明で示した高速化回路である。
本実施例のように信号線1430が半導体集積回路内の全面に渡り、その駆動回路も次段のゲート回路も複数存在するような場合には、本発明で示した高速化回路を信号線1430の経路に複数配置することにより信号伝播を高速に行うことが出来る。
本実施例によれば、信号線1430の途中に中間バッファを挿入するよりも高速に、しかも信号線のポジ／ネガ局性を意識することなく信号伝播を高速化することが出来る。
産業上の利用可能性
以上のように、本発明は、チップサイズの大型化と配線の微細化が進んだ半導体集積回路装置に用いるのに適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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