(57)【特許請求の範囲】
【請求項１】
高抵抗領域により周囲を囲まれて配設され、コレクタ領域、前記コレクタ領域上のベース領域、及び前記ベース領域上のエミッタ領域をそれぞれ有する複数のヘテロ接合バイポーラトランジスタと、
前記エミッタ領域それぞれの上のエミッタ電極と、
前記ベース領域それぞれの上のベース電極と、
前記コレクタ領域それぞれの上のコレクタ電極と、
前記高抵抗領域及び前記複数のヘテロ接合バイポーラトランジスタ領域上に配設され、少なくとも有機膜を有する層間絶縁膜と、
前記エミッタ電極それぞれの上の前記層間絶縁膜に設けられた開口部を通して前記エミッタ電極それぞれに接続され、前記エミッタ領域それぞれの直上の前記層間絶縁膜上に配設されるとともに、前記エミッタ電極に比べて膜厚が厚く、前記層間絶縁膜と同等の膜厚を有するエミッタ主電極端子と、
前記ベース電極それぞれに電気的に接続され、前記ベース電極それぞれから前記高抵抗領域上にそれぞれ配設されたベース配線と、
前記高抵抗領域上の前記層間絶縁膜に設けられた開口部それぞれを通して前記ベース配線それぞれに接続され、前記高抵抗領域の上方の前記層間絶縁膜上に配設されるとともに、前記層間絶縁膜と同等の膜厚を有するベース主電極端子と、
前記コレクタ電極それぞれに電気的に接続され、前記コレクタ電極それぞれから前記高抵抗領域上にそれぞれ配設されたコレクタ配線と、
前記高抵抗領域上の前記層間絶縁膜に設けられた開口部それぞれを通して前記コレクタ配線それぞれに接続され、前記高抵抗領域の上方の前記層間絶縁膜上に配設されるとともに、前記層間絶縁膜と同等の膜厚を有するコレクタ主電極端子と、
前記エミッタ主電極端子、前記ベース主電極端子、及び前記コレクタ主電極端子それぞれの上に設けられたスタッドバンプ電極と
を備えたことを特徴とする半導体装置。
【請求項２】
高抵抗領域により周囲を囲まれて配設され、コレクタ領域、前記コレクタ領域上のベース領域、及び前記ベース領域上のエミッタ領域を有するヘテロ接合バイポーラトランジスタと、
前記エミッタ領域上のエミッタ電極と、
前記ベース領域上のベース電極と、
前記コレクタ領域上のコレクタ電極と、
前記高抵抗領域及び前記ヘテロ接合バイポーラトランジスタ領域上に配設され、少なくとも有機膜を有する層間絶縁膜と、
前記エミッタ電極上の前記層間絶縁膜に設けられた開口部を通して前記エミッタ電極に接続され、前記エミッタ領域の直上の前記層間絶縁膜上に配設されるとともに、前記エミッタ電極に比べて膜厚が厚く、前記層間絶縁膜と同等の膜厚を有するエミッタ主電極端子と、
前記ベース電極に電気的に接続され、前記ベース電極から前記高抵抗領域上に配設されたベース配線と、
前記高抵抗領域上の前記層間絶縁膜に設けられた開口部を通して前記ベース配線に接続され、前記高抵抗領域の上方の前記層間絶縁膜上に配設されるとともに、前記層間絶縁膜と同等の膜厚を有するベース主電極端子と、
前記コレクタ電極に電気的に接続され、前記コレクタ電極から前記高抵抗領域上に配設されたコレクタ配線と、
前記高抵抗領域上の前記層間絶縁膜に設けられた開口部を通して前記コレクタ配線に接続され、前記高抵抗領域の上方の前記層間絶縁膜上に配設されるとともに、前記層間絶縁膜と同等の膜厚を有するコレクタ主電極端子と、
前記エミッタ主電極端子、前記ベース主電極端子、及び前記コレクタ主電極端子それぞれの上に設けられた金スタッドバンプ電極と、
前記金スタッドバンプ電極を介在させて前記化合物半導体素子を実装する実装基板と
を備えたことを特徴とする半導体装置。
【請求項３】
前記実装基板には、その裏面に熱を逃がす放熱部が配設されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記エミッタ主電極端子、前記ベース主電極端子、及び前記コレクタ主電極端子それぞれの膜厚は、０．５μｍ〜１０μｍの範囲内であり、
前記層間絶縁膜の有機膜の膜厚は、０．５μｍ〜１０μｍの範囲内であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
基板上にヘテロ接合バイポーラトランジスタのコレクタ領域、前記コレクタ領域上のベース領域、及び前記ベース領域上のエミッタ領域を成膜する工程と、
前記エミッタ領域上にエミッタ電極を形成する工程と、
前記ヘテロ接合トランジスタ領域の周囲に高抵抗領域を形成する工程と、
前記ベース領域上にベース電極を形成する工程と、
前記コレクタ領域上にコレクタ電極を形成する工程と、
前記ベース電極に電気的に接続されたベース配線を前記ベース電極から前記高抵抗領域上に配設する工程と、
前記コレクタ電極に電気的に接続されたコレクタ配線を前記コレクタ電極から前記高抵抗領域上に配設する工程と、
前記ヘテロ接合トランジスタ領域及び高抵抗領域上に少なくとも有機膜を有する層間絶縁膜を形成する工程と、
前記エミッタ電極上において、前記層間絶縁膜に開口部を形成する工程と、
前記開口部を通して前記エミッタ電極に接続され、前記エミッタ電極に比べて膜厚が厚く、前記層間絶縁膜と同等の膜厚を有するエミッタ主電極端子を前記エミッタ領域の直上の前記層間絶縁膜上に形成する工程と、
前記高抵抗領域上の前記層間絶縁膜に開口部を設け、該開口部を通して前記ベース配線に接続され、前記層間絶縁膜と同等の膜厚を有するベース主電極端子を前記高抵抗領域の上方の前記層間絶縁膜上に形成する工程と、
前記高抵抗領域上の前記層間絶縁膜に開口部を設け、該開口部を通して前記コレクタ配線に接続され、前記層間絶縁膜と同等の膜厚を有するコレクタ主電極端子を前記高抵抗領域の上方の前記層間絶縁膜上に形成する工程と、
前記エミッタ主電極端子、前記ベース主電極端子、及び前記コレクタ主電極端子それぞれの上にボンディングによりスタッドバンプ電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体素子のトランジスタの主電極上にバンプ電極を備えた半導体装置及びその製造方法に関する。さらに、本発明は、ヘテロ接合バイポーラトランジスタ等を含む化合物半導体素子を基板上にフェイスダウン方式により実装する半導体装置及びその製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
縦型構造のヘテロ接合バイポーラトランジスタ（ＨＢＴ）を備えた半導体装置により構築された、マイクロ波帯域におけるパワーアンプが知られている。電界効果トランジスタ（ＦＥＴ）とは異なり、ヘテロ接合バイポーラトランジスタの主電流は縦方向に流せるので、また電流密度が大きくできるので、化合物半導体素子（化合物半導体チップ）の面積を小さくすることができる。従って、パワーアンプの小型化並びに高出力化が容易に実現可能である。
【０００３】
図１７に示すように、パワーアンプを構築する半導体装置１００は、実装基板１０１と、実装基板１０１上の化合物半導体素子１１０と、実装基板１０１上において化合物半導体素子１１０を封止する樹脂体１３０とを備えている。化合物半導体素子１１０はＧａＡｓ基板を主体に構成されており、この化合物半導体素子１１０の主面（図１７中、下側表面）にはヘテロ接合バイポーラトランジスタ１１１が配設されている。化合物半導体素子１１０は、バンプ電極１２０を介在させ、実装基板１０１上にフェイスダウン方式により実装されている。バンプ電極１２０の上側一端は、化合物半導体素子１１０の主面周辺に配設された外部端子（ボンディングパッド）１１５に電気的かつ機械的に接続されている。バンプ電極１２０の下側他端は、実装基板１０１の表面周辺上の内部端子１０２に電気的かつ機械的に接続されている。実装基板１０１の裏面上には、内部端子１０２に電気的に接続され、半導体装置１００を外部機器に実装するための外部端子１０３が配設されている。
【０００４】
図１８に示すように、ヘテロ接合バイポーラトランジスタ１１１は、化合物半導体素子１１０のＧａＡｓ基板の主面上にＧａＡｓ薄膜等の複数のIII−Ｖ族化合物半導体薄膜を成膜することにより形成されている。同図には詳細な接合構造を示していないが、ヘテロ接合バイポーラトランジスタ１１１はエミッタ領域、ベース領域及びコレクタ領域を備えている。エミッタ領域にはエミッタ電極１１４が電気的に接続され、ベース領域にはベース電極１１３が電気的に接続され、コレクタ領域にはコレクタ電極１１２が電気的に接続されている。
【０００５】
図１７及び図１８に示す半導体装置１００はバンプ電極１２０を利用したフリップチップ方式により電気的に接続されているので、ボンディングワイヤ方式に比べて主電流経路の断面積を充分に確保することができる。従って、半導体装置１００の接地インダクタンスによるゲイン低下を改善することができる。さらに、大きな電流密度を確保することができる結果、化合物半導体素子１１０の面積（チップ面積）を小さくすることができ、半導体装置１００の小型化を実現することができる。
【０００６】
ところが、図１７に示すように、化合物半導体素子１１０の中央部分に配設されたヘテロ接合バイポーラトランジスタ１１１が動作すると、熱ｈが発生する。この熱ｈは、樹脂体１３０の熱抵抗値が高いので、化合物半導体素子１１０の周辺部分に配設された外部端子１１５、バンプ電極１２０、実装基板１０１の内部端子１０２、外部端子１０３のそれぞれを通して外部に放出されている。このため、熱ｈの放熱経路長が長くなり、充分な熱放出を行うことができないので、熱暴走による素子破壊を未然に防止する必要性があった。
【０００７】
特開平５−１９０５６３号公報には、ヘテロ接合バイポーラトランジスタ１１１の熱暴走を防止することができる発明が開示されている。すなわち、上記公開公報に開示された発明は、図１９にその概要を示すように、複数のエミッタ領域（マルチフィンガー）の直上にエミッタ電極１１４、バンプ電極１１６のそれぞれを介在させてヒートシンク１１７を配設したものである。エミッタ領域とエミッタ電極１１４との間にはポリイミド樹脂膜からなる層間絶縁膜１１５が配設され、この層間絶縁膜１１５に形成された開口１１５Ｈを通して複数のエミッタ領域が電気的に並列にエミッタ電極１１４に接続されている。エミッタ電極１１４にはＡｕ膜、Ｐｔ膜、Ｔｉ膜のそれぞれを順次積層した複合膜が使用されている。バンプ電極１１６にはめっき法により形成したＡｕバンプ電極が使用されている。公開公報に開示された発明においては、ヘテロ接合バイポーラトランジスタ１１１の動作により発生する熱を、その直上に配設されたエミッタ電極１１４、バンプ電極１１６及びヒートシンク１１７を通して外部に放出することができ、熱暴走に起因する素子破壊を防止することができる特徴がある。
【０００８】
【発明が解決しようとする課題】
上記図１９に示す半導体装置１００は、バンプ電極１１６を通して放熱することができ、熱暴走に起因する素子破壊を防止することができる点において優れているが、以下の点についての配慮がなされていなかった。
【０００９】
（１）バンプ電極１１６は、電解Ａｕめっき法により形成された、数十μｍ程度の高さを有するＡｕめっきバンプ電極として形成されている。このＡｕめっきバンプ電極を製造するには、少なくともアンダーバンプメタル膜の形成工程、マスク形成工程、めっき工程、マスク除去工程、アンダーバンプメタル膜のパターンニング工程等が必要である。アンダーバンプメタル膜は、通常、エミッタ電極１１４とバンプ電極１１６との間の接着力を高める機能、バリアメタル膜としての機能、給電膜（めっきシード膜）としての機能等を備える必要があるために、複数の薄膜により形成されている。このため、半導体装置の製造プロセスが工程数の増加に伴い複雑になるばかりか、この工程数の増加に起因して製造コストが増大する。
【００１０】
（２）さらに、バンプ電極１１６をＡｕめっきバンプ電極とする場合、Ａｕめっきバンプ電極のめっき工程後に、アンダーバンプメタル膜がＡｕめっきバンプ電極をマスクとしてパターンニングされている。このパターンニングには等方性エッチングが使用されているので、アンダーバンプメタル膜にサイドエッチングが生じる。このため、エミッタ電極１１４とバンプ電極１１６との間の接合不良が生じる可能性があるので、Ａｕめっきバンプ電極の微細化が難しい。
【００１１】
（３）上記課題（１）の製造プロセス上の複雑化を解決し、上記課題（２）の微細化を図ることができ、しかも簡易に製造することができるバンプ電極１１６として、Ａｕスタッドバンプ電極に期待が寄せられている。図２０に示すように、Ａｕスタッドバンプ電極１１６Ｓは、ワイヤボンディング装置を使用し、エミッタ電極１１４上にワイヤボンディング法でボンディングすることにより形成されている。しかしながら、Ａｕスタッドバンプ電極１１６Ｓをボンディングする際に、適度な荷重印加があり、さらに超音波振動が併用されているので、ヘテロ接合バイポーラトランジスタ１１１にダメージが生じ、接合破壊１４１等の素子破壊が発生する恐れがあった。また、上記荷重印加並びに超音波振動の併用により、層間絶縁膜１１５に割れ１４２等のダメージが生じる恐れがあった。
【００１２】
（４）上記課題（３）を解決するためには、図２１及び図２２に示すように、複数個の電気的に並列接続されたヘテロ接合バイポーラトランジスタ１１１の外周囲にエミッタ電極１１４を引き出し、この引き出されたエミッタ電極１１４にＡｕスタッドバンプ電極１１６Ｓをボンディングすることが好ましい。図２２に矢印により示すように、ヘテロ接合バイポーラトランジスタ１１１の動作により発生した熱ｈは、エミッタ領域の直上からエミッタ電極１１４によりヘテロ接合バイポーラトランジスタ１１１の外周囲に伝達され、この外周囲においてＡｕスタッドバンプ電極１１６Ｓを通り、ヒートシンク１１７（又は実装基板）を通して外部に放出されるようになっている。
【００１３】
しかしながら、ヘテロ接合バイポーラトランジスタ１１１からＡｕスタッドバンプ電極１１６Ｓまでの熱伝導が１μｍ前後の厚さのエミッタ電極１１４により行われる場合、図２３に示すように、ヘテロ接合バイポーラトランジスタ１１１とＡｕスタッドバンプ電極１１６Ｓとの間の距離のばらつきにより、複数のヘテロ接合バイポーラトランジスタ１１１（複数のヘテロ接合バイポーラトランジスタセル）間において大きな温度分布差が発生してしまう。このため、熱暴走を生じる恐れがあった。
【００１４】
（５）さらに、上記Ａｕスタッドバンプ電極１１６Ｓにおいて、Ａｕワイヤ径に制約され、バンプ電極径は約１００μｍ以下に設定されることが一般的である。このような細いバンプ電極径においては、放熱経路の熱抵抗を充分に減少することができないので、やはり熱暴走を生じる恐れがあった。
【００１５】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、素子破壊を生じることなく放熱特性を向上することができ、しかも簡易にバンプ電極の微細化並びに高集積化を図ることができる半導体装置を提供することである。
【００１６】
特に、本発明の目的は、上記目的を達成することができる、ヘテロ接合バイポーラトランジスタにより構築されたパワーアンプ（半導体装置）を提供することである。
【００１７】
さらに、本発明の目的は、上記目的を達成しつつ、製造上の歩留りを向上することができる半導体装置の製造方法を提供することである。
【００１８】
さらに、本発明の目的は、製造工程数を削減することができる半導体装置の製造方法を提供することである。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、主電流領域を有するトランジスタが配設された半導体素子と、主電流領域上の主電極と、主電極上に開口部を有し、少なくともトランジスタ領域上に配設され、少なくとも有機膜を有する層間絶縁膜と、開口部を通して主電極に接続され、層間絶縁膜上に配設されるとともに、主電極に比べて膜厚が厚く、層間絶縁膜と同等の膜厚を有する主電極端子と、主電極端子上のバンプ電極とを備えた半導体装置としたことである。
【００２０】
このように構成される本発明の第１の特徴に係る半導体装置においては、トランジスタの主電流領域上に主電極、主電極端子及びバンプ電極が配設され、これらをトランジスタの動作で発生する熱の放熱経路として使用することができるので、トランジスタの熱暴走を防止することができる。さらに、本発明の第１の特徴に係る半導体装置においては、トランジスタの主電流領域上に、弾力性を有する有機膜を少なくとも含む層間絶縁膜と、厚付けにより弾力性を有する主電極端子とを備えたので、バンプ電極の装着に起因するトランジスタの損傷、破壊を防止することができる。さらに、本発明の第１の特徴に係る半導体装置においては、層間絶縁膜の膜厚を主電極端子と同等の膜厚にすることにより、弾力性をより一層向上することができるとともに、主電極端子と層間絶縁膜を介在させたトランジスタの他の主電流領域との間の寄生容量を減少することができる。
【００２１】
本発明の第２の特徴は、第１の主電流領域及び第２の主電流領域を有するトランジスタが配設された半導体素子と、第１の主電流領域上の第１の主電極と、第２の主電流領域上の第２の主電極と、第１の主電極上に開口部を有し、少なくともトランジスタ領域上及び第２の主電極上に配設され、少なくとも有機膜を有する層間絶縁膜と、開口部を通して第１の主電極に接続され、第２の主電極上を含む層間絶縁膜上に配設されるとともに、第１の主電極に比べて膜厚が厚い主電極端子と、主電極端子上のバンプ電極とを備えた半導体装置としたことである。
【００２２】
このように構成される本発明の第２の特徴に係る半導体装置においては、トランジスタの第１の主電流領域上に第１の主電極、主電極端子及びバンプ電極が配設され、これらをトランジスタの動作で発生する熱の放熱経路として使用することができるので、トランジスタの熱暴走を防止することができる。さらに、本発明の第２の特徴に係る半導体装置においては、トランジスタの第１の主電流領域上に、弾力性を有する有機膜を少なくとも含む層間絶縁膜と、厚付けにより弾力性を有する主電極端子とを備えたので、バンプ電極の装着に起因するトランジスタの損傷、破壊を防止することができる。さらに、本発明の第２の特徴に係る半導体装置においては、無機膜に比べて誘電率の低い有機膜を有する層間絶縁膜を、主電極端子と第２の主電極との間に備えたので、主電極端子と第２の主電極との間の寄生容量を減少することができ、高速性能を向上することができる。
【００２３】
本発明の第３の特徴は、第１の主電流領域、第２の主電流領域及び制御領域を有するトランジスタが配設された半導体素子と、第１の主電流領域上の第１の主電極と、第２の主電流領域上の第２の主電極と、制御領域上の制御電極と、第１の主電極上に開口部を有し、少なくともトランジスタ領域上、第２の主電極上及び制御電極上に配設され、少なくとも有機膜を有する層間絶縁膜と、開口部を通して第１の主電極に接続され、第２の主電極上及び制御電極上を含む層間絶縁膜上に配設されるとともに、第１の主電極に比べて膜厚が厚い主電極端子と、主電極端子上のバンプ電極とを備えた半導体装置としたことである。
【００２４】
このように構成される本発明の第３の特徴に係る半導体装置においては、本発明の第２の特徴に係る半導体装置により得られる効果に加えて、無機膜に比べて誘電率の低い有機膜を有する層間絶縁膜を、主電極端子と第２の主電極との間及び主電極端子と制御電極との間に備えたので、主電極端子と第２の主電極との間の寄生容量及び主電極端子と制御電極との間の寄生容量を減少することができ、より一層高速性能を実現することができる。
【００２５】
本発明の第４の特徴は、第１の主電流領域を有する第１のトランジスタ及び第２の主電流領域を有する第２のトランジスタが配設された半導体素子と、第１の主電流領域上の第１の主電極と、第２の主電流領域上の第２の主電極と、第１の主電極上及び第２の主電極上に開口部を有し、少なくとも第１及び第２のトランジスタ領域上に配設され、少なくとも有機膜を有する層間絶縁膜と、開口部を通して第１及び第２の主電極に接続され、層間絶縁膜上に配設されるとともに、第１及び第２の主電極に比べて膜厚が厚く、層間絶縁膜と同等の膜厚を有する共通の主電極端子と、主電極端子上のバンプ電極とを備えた半導体装置としたことである。
【００２６】
このように構成される本発明の第４の特徴に係る半導体装置においては、本発明の第１の特徴に係る半導体装置により得られる効果に加えて、第１のトランジスタと第２のトランジスタとの双方の主電極端子を共通とし、トランジスタ数に比べて主電極端子上のバンプ電極数を減少させるようにしたので、バンプ電極間の分離スペースをなくし、バンプ電極のサイズ特にその放熱経路の断面積を増加することができる。従って、バンプ電極の熱抵抗を減少することができるので、より一層、半導体装置の熱暴走を防止することができる。さらに、個々のトランジスタにバンプ電極を配設する場合に比べて、トランジスタ間を縮小することができ、熱的結合が強まり、トランジスの放熱経路長が短縮されるので、第１及び第２のトランジスタの温度が均一化され、より一層、熱暴走を防止することができる。
【００２７】
本発明の第５の特徴は、主電流領域を有するヘテロ接合バイポーラトランジスタが配設された化合物半導体素子と、主電流領域上のオーミックコンタクト電極と、オーミックコンタクト電極上に開口部を有し、少なくともヘテロ接合バイポーラトランジスタ領域上に配設され、少なくとも有機膜を有する層間絶縁膜と、開口部を通してオーミックコンタクト電極に接続され、層間絶縁膜上に配設されるとともに、オーミックコンタクト電極に比べて膜厚が厚く、層間絶縁膜と同等の膜厚を有する金めっき主電極端子と、金めっき主電極端子上の金スタッドバンプ電極と、金スタッドバンプ電極を介在させて化合物半導体素子を実装する実装基板とを備えた半導体装置としたことである。
【００２８】
このように構成される本発明の第５の特徴に係る半導体装置においては、本発明の第１の特徴に係る半導体装置により得られる効果と同様の効果を得ることができる。さらに、特に発熱量が多いヘテロ接合バイポーラトランジスタの熱暴走を防止することができる。また、ヘテロ接合バイポーラトランジスタの主電流領域上（オーミックコンタクト電極上）に、弾力性を有する有機膜を少なくとも含む層間絶縁膜と、厚付けにより弾力性を有する金めっき主電極端子とを備えたので、金スタッドバンプ電極の装着に起因するヘテロ接合バイポーラトランジスタの損傷、破壊を防止することができる。
【００２９】
本発明の第６の特徴は、本発明の第５の特徴に係る半導体装置の実装基板に、その裏面に熱を逃がす放熱部をさらに配設した半導体装置としたことである。
【００３０】
このように構成される本発明の第６の特徴に係る半導体装置においては、本発明の第５の特徴に係る半導体装置により得られる効果と同等の効果を得ることができる。さらに、実装基板自体に放熱部を備えたので、ヘテロ接合バイポーラトランジスタの動作で発生する熱を、オーミックコンタクト電極、金めっき主電極、金スタッドバンプ電極のそれぞれを通して放熱部から実装基板の外部に効率良く放熱させることができるので、半導体装置の熱暴走をより一層防止することができる。
【００３１】
本発明の第７の特徴は、本発明の第１の特徴乃至第６の特徴のいずれかに係る半導体装置において、主電極端子又は金めっき主電極端子の膜厚を０．５μｍ〜１０μｍの範囲内に設定し、層間絶縁膜の有機膜の膜厚を０．５μｍ〜１０μｍの範囲内に設定した半導体装置としたことである。
【００３２】
このように構成される本発明の第７の特徴に係る半導体装置においては、主電極端子又は金めっき主電極端子の膜厚を０．５μｍ以上に設定することにより、充分な弾力性を確保しつつ、熱抵抗を充分に減少することができ、主電極端子又は金めっき主電極端子の膜厚を１０μｍ以下に設定することにより、製作コストを削減することができる。さらに、本発明の第７の特徴に係る半導体装置においては、有機膜の膜厚を０．５μｍ以上に設定することにより、充分な弾力性を確保することができ、有機膜の膜厚を１０μｍ以下に設定することにより、層間絶縁膜の開口部においてオーミックコンタクト電極と金めっき主電極端子との間の導通不良を防止することができる（開口部の加工を容易に行うことができる）。
【００３３】
本発明の第８の特徴は、第１の主電流領域及び第２の主電流領域を有するトランジスタが配設された半導体素子と、半導体素子の中央部において、第１の主電流領域上に配設された第１の主電極と、半導体素子の周辺部において、第２の主電流領域上に配設された第２の主電極と、第１の主電極上に第１の開口部及び第２の主電極上に第２の開口部を有し、少なくともトランジスタ領域上、第１の主電極上及び第２の主電極上に配設され、少なくとも有機膜を有する層間絶縁膜と、第２の開口部を通して第２の主電極に接続され、層間絶縁膜上に配設されるとともに、第２の主電極に比べて膜厚が厚い第２の主電極端子と、第２の主電極端子上の第２のバンプ電極と、第１の開口部を通して第１の主電極に接続され、層間絶縁膜上に配設された、前記第２の主電極端子と同一構造の第１の主電極端子と、第１の主電極端子上に配設された第２のバンプ電極と同一構造の第１のバンプ電極とを備えた半導体装置としたことである。
【００３４】
このように構成される本発明の第８の特徴に係る半導体装置においては、本発明の第１の特徴に係る半導体装置により得られる効果と同等の効果を得ることができる。さらに、第２の主電極、第２の主電極端子及び第２のバンプ電極を含む第２の主電流経路と同一構造において、トランジスタ直上に第１の主電極、第１の主電極端子及び第１のバンプ電極を含む第１の主電流経路を構築することができ、この第１の主電流経路を放熱経路として使用することができる。従って、トランジスタの直上に放熱経路を備えたので、熱抵抗を減少することができ、より一層、半導体装置の熱暴走を防止することができるとともに、このような熱暴走を防止するための放熱経路を第２の主電極側と同一構造において構築することができるので、放熱構造を簡易に実現することができる。
【００３５】
本発明の第９の特徴は、半導体素子のトランジスタの主電流領域上に主電極を形成する工程と、主電極上に少なくとも有機膜を有する層間絶縁膜を少なくともトランジスタ領域上に形成する工程と、主電極上において、層間絶縁膜に開口部を形成する工程と、開口部を通して主電極に接続され、主電極に比べて膜厚が厚い主電極端子を層間絶縁膜上に形成する工程と、主電極端子上にボンディングによりバンプ電極を形成する工程とを少なくとも備えた半導体装置の製造方法としたことである。
【００３６】
このような本発明の第９の特徴に係る半導体装置の製造方法においては、トランジスタ領域上に少なくとも弾力性を有する有機膜を含む層間絶縁膜を形成し、引き続き層間絶縁膜上に厚付けにより弾性力を持たせた主電極端子を形成した後に、ボンディングによりバンプ電極を形成するようにしたので、ボンディングによりバンプ電極を形成する際にトランジスタに損傷、破壊を生じることを防止することができる。さらに、このようなトランジスタの損傷、破壊を防止することができるので、半導体装置の製造上の歩留まりを向上することができる。さらに、ボンディングによりバンプ電極を形成するようにしたので、めっき方法に比べて半導体装置の製造工程数を大幅に削減することができる。
【００３７】
本発明の第１０の特徴は、半導体素子の中央部において、トランジスタの第１の主電流領域上に第１の主電極を形成する工程と、半導体素子の周辺部において、第１の主電極と同一工程により、トランジスタの第２の主電流領域上に第２の主電極を形成する工程と、少なくともトランジスタ領域上、第１の主電極上及び第２の主電極上に、少なくとも有機膜を有する層間絶縁膜を形成する工程と、層間絶縁膜の第１の主電極上に第１の開口部を形成する工程と、層間絶縁膜の前記第２の主電極上に、第１の開口部と同一工程により、第２の開口部を形成する工程と、第１の開口部を通して第１の主電極に接続され、第１の主電極に比べて膜厚が厚い第１の主電極端子を層間絶縁膜上に形成する工程と、第２の開口部を通して第２の主電極に接続され、第２の主電極に比べて膜厚が厚い第２の主電極端子を、第１の主電極端子と同一工程により、層間絶縁膜上に形成する工程と、第１の主電極端子上に第１のバンプ電極を形成する工程と、第２の主電極端子上に、第１のバンプ電極と同一工程により、第２のバンプ電極を形成する工程とを少なくとも備えた半導体装置の製造方法としたことである。
【００３８】
このような本発明の第１０の特徴に係る半導体装置の製造方法においては、トランジスタの第１の主電流領域上の第１の主電極、第１の開口部、第１の主電極端子、第１のバンプ電極のそれぞれを含む主電流経路及び放熱経路を形成する工程と、第２の主電流領域上の第２の主電極、第２の開口部、第２の主電極端子、第２のバンプ電極のそれぞれを含む主電流経路及び放熱経路を形成する工程とを同一工程により形成することができるので、製造工程数を削減することができる。
【００３９】
【発明の実施の形態】
次に、図面を参照して、本発明に係る半導体装置及び半導体装置の製造方法を、本発明の実施の形態により説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００４０】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置及びその製造方法は、ヘテロ接合バイポーラトランジスタにより構築されたパワーアンプ及びその製造方法について説明するものである。
【００４１】
［半導体装置の基本的構造］
図１に示すように、本発明の第１の実施の形態に係る、パワーアンプを構築する半導体装置１は、エミッタ領域２６を有するヘテロ接合バイポーラトランジスタ２０が配設された化合物半導体素子（化合物半導体チップ）２と、エミッタ領域２６上のオーミックコンタクト電極としてのエミッタ電極３１と、エミッタ電極３１上に開口部４１Ａを有し、少なくともヘテロ接合バイポーラトランジスタ２０の領域上に配設され、少なくとも有機膜を有する層間絶縁膜４０と、開口部４１Ａを通してエミッタ電極３１に電気的に接続され、層間絶縁膜４０上に配設されるとともに、エミッタ電極３１に比べて膜厚が厚く、層間絶縁膜４０と同等の膜厚を有するエミッタ主電極端子４２Ａと、エミッタ主電極端子４２Ａ上のＡｕスタッドバンプ電極４３Ａとを備えて構築されている。さらに、半導体装置１は、Ａｕスタッドバンプ電極４３Ａを介在させて化合物半導体素子２を実装する実装基板５を備えて構成されている。
【００４２】
化合物半導体素子２は、本発明の第１の実施の形態に係る半導体装置１において、III−Ｖ族化合物半導体基板であるＧａＡｓ基板２１を主体として構成されている。
【００４３】
ヘテロ接合バイポーラトランジスタ２０は、ＧａＡｓ基板２１の主面（図１中、上側表面）において、高抵抗領域３０により周囲を囲まれた領域内に配設されている。このヘテロ接合バイポーラトランジスタ２０は、ＧａＡｓ基板２０の主面上のコレクタ領域２３と、コレクタ領域２３上のベース領域２４と、ベース領域２４上のパッシベーション領域２５と、パッシベーション領域２５上のエミッタ領域（エミッタコンタクト領域）２６とを少なくとも備えて構成されている。
ここで、エミッタ領域２６は本発明に係る「主電流領域」又は「第１の主電流領域」、コレクタ領域２３は本発明に係る「主電流領域」又は「第２の主電流領域」の一具体例に対応するものである。また、ベース領域２４は本発明に係る「制御電流領域」の一具体例に対応するものである。コレクタ領域２３とＧａＡｓ基板２１との間には、コレクタ領域２３に電気的に接続され、コレクタ電流をＧａＡｓ基板２１の主面に引き出すためのコレクタコンタクト領域２２が配設されている。
【００４４】
コレクタコンタクト領域２２はｎ型ドープＧａＡｓ薄膜により形成され、同様にコレクタ領域２３はｎ型ドープＧａＡｓ薄膜により形成されている。ベース領域２４はｐ型ドープＧａＡｓ薄膜により形成されている。パッシベーション領域２５はｎ型ドープＩｎＧａＰ薄膜により形成されている。エミッタ領域２６は、ヘテロ接合界面を生成するＧａＡｓ薄膜とＩｎＧａＡｓ薄膜との積層膜により形成されている。
【００４５】
エミッタ領域２６の表面にはエミッタ電極３１が電気的に接続されている。エミッタ電極３１には、例えばオーミックコンタクト可能なＷＳｉ２膜を実用的に使用することができる。ここで、エミッタ電極３１は本発明に係る「主電極」又は「第１の主電極」の一具体例に対応するものである。
【００４６】
ベース領域２４の表面にはベース電極３２が電気的に接続されている。ベース電極３２には、例えばＰｔ膜、Ｍｏ膜、Ｐｔ膜、Ａｕ膜のそれぞれを順次積層した複合膜を実用的に使用することができる。ここで、ベース電極３２は本発明に係る「制御電極」の一具体例に対応するものである。
【００４７】
コレクタ領域２３の底面にはコレクタコンタクト領域２２の表面の一端側が電気的に接続され、このコレクタコンタクト領域２２の表面の他端側にはコレクタ電極３３が電気的に接続されている。コレクタ電極３３には、例えばＡｕＧｅ膜、Ｎｉ膜、Ｔｉ膜、Ｐｔ膜、Ａｕ膜、Ｍｏ膜のそれぞれを順次積層した複合膜を実用的に使用することができる。ここで、コレクタ電極３３は本発明に係る「主電極」又は「第２の主電極」の一具体例に対応するものである。
【００４８】
エミッタ電極３１上には層間絶縁膜３５を介在させて配線３６Ａが配設され、この配線３６Ａは層間絶縁膜３５に形成された接続孔（符号は付けない。）を通してエミッタ電極３１に電気的に接続されている。層間絶縁膜３５には、例えば酸化シリコン（ＳｉＯ２）膜、窒化シリコン（Ｓｉ３Ｎ４）膜等の無機膜の単層膜、又はそれらを組み合わせた複合膜を実用的に使用することができる。配線３６Ａには、例えば層間絶縁膜３５の表面からＴｉ膜、Ｐｔ膜、Ａｕ膜のそれぞれを順次積層した複合膜を実用的に使用することができる。
【００４９】
同様に、ベース電極３２上には層間絶縁膜３５を介在させて配線３６Ｂが配設され、この配線３６Ｂは層間絶縁膜３５に形成された接続孔を通してベース電極３２に電気的に接続されている。コレクタ電極３３上には層間絶縁膜３５を介在させて配線３６Ｃが配設され、この配線３６Ｃは層間絶縁膜３５に形成された接続孔を通してコレクタ電極３３に電気的に接続されている。
【００５０】
層間絶縁膜４０は配線３６Ａ、３６Ｂ及び３６Ｃ上を含むＧａＡｓ基板２１の全面に配設されている。本発明の第１の実施の形態において、層間絶縁膜４０には、有機膜であり、かつ弾力性を有する感光性ポリイミド系樹脂（ＰＩ）膜を実用的に使用することができる。この感光性ポリイミド系樹脂膜の膜厚は０．５μｍ以上１０μｍ以下に設定されている。感光性ポリイミド系樹脂膜の膜厚が０．５μｍに満たない場合は、充分な弾力性を確保することができないので、外部応力例えばＡｕスタッドバンプ電極４３Ａ〜４３Ｃを装着する際の応力を充分に吸収することができない。
【００５１】
さらに、感光性ポリイミド系樹脂膜の誘電率は、酸化シリコン膜等の無機膜の誘電率に比べて低い。従って、エミッタ主電極端子４２Ａと、層間絶縁膜４０を介在させたコレクタ電極３３、配線３６Ｃ及びコレクタ領域２３との間の寄生容量（コレクタ−エミッタ間寄生容量Ｃｃｅ）を減少することができる。さらに、エミッタ主電極端子４２Ａと、同様に層間絶縁膜４０を介在させたベース電極３２、配線３６Ｂ及びベース領域２４との間の寄生容量（ベース−エミッタ間寄生容量Ｃｂｅ）を減少することができる。
【００５２】
図２に示すように、コレクタ−エミッタ間寄生容量Ｃｃｅ、ベース−エミッタ間寄生容量Ｃｂｅは、いずれも感光性ポリイミド系樹脂膜の膜厚の増加に従い減少させることができる。感光性ポリイミド系樹脂膜の膜厚を０．５μｍ以上に設定することにより、コレクタ−エミッタ間寄生容量Ｃｃｅ及びベース−エミッタ間寄生容量Ｃｂｅを急激に減少させることができる。さらに、感光性ポリイミド系樹脂膜の膜厚を１．０μｍ以上に設定することにより、コレクタ−エミッタ間寄生容量Ｃｃｅ及びベース−エミッタ間寄生容量Ｃｂｅの減少率が飽和状態になり、寄生容量を小さくかつ一定の状態に保持することができる。従って、本発明の第１の実施の形態においては、コレクタ−エミッタ間寄生容量Ｃｃｅ及びベース−エミッタ間寄生容量Ｃｂｅを減少させることを目的として、コレクタコンタクト領域２２、コレクタ領域２３、ベース領域２４、コレクタ電極３３、ベース電極３２、配線３６Ｂ及び３６Ｃ上を含む、ＧａＡｓ基板２１の全面に層間絶縁膜４０が配設されるようになっている。
【００５３】
一方、感光性ポリイミド系樹脂膜の膜厚が１０μｍを越える場合には、層間絶縁膜４０に形成する開口部４１Ａ〜４１Ｃの加工が難しくなる。例えば、層間絶縁膜４０の下層の配線３６Ａと上層のエミッタ主電極端子４２Ａとの間の導通不良を生じる可能性があるので、感光性ポリイミド系樹脂膜の膜厚は１０μｍ以下に設定することが好ましい。さらに、マージン等を考慮し、感光性ポリイミド系樹脂膜の膜厚は１μｍ〜８μｍの範囲内に設定されることがさらに望ましい。
【００５４】
なお、本発明の第１の実施の形態において、層間絶縁膜４０には感光性ポリイミド系樹脂膜が使用されているが、本発明は、その他の有機膜、例えばベンシクロブデン（ＢＣＢ）等の有機膜を使用してもよい。さらに、層間絶縁膜４０には単層の有機膜が使用されているが、本発明は、異なる種類の複数の有機膜を積層した複合膜、又は有機膜と無機膜とを少なくとも１層づつ積層した複合膜を使用してもよい。本発明に係る「少なくとも有機膜を含む層間絶縁膜」とは、少なくともこれらの変形例を含む意味において使用されている。
【００５５】
エミッタ主電極端子４２Ａは、本発明の第１の実施の形態において、少なくともバリアメタル膜を含むめっきシード膜４２ａと、このめっきシード膜４２ａ上のＡｕめっき膜４２ｂとを積層した複合膜により形成されている。めっきシード膜４２ａは、少なくとも配線３６Ａとの間の接着性を向上する機能、配線３６ＡとＡｕめっき膜４２ｂとの間の相互拡散を防止するバリアメタル膜としての機能、電解めっきを行うための給電膜としての機能等を備えている。例えば、めっきシード膜４２ａには、層間絶縁膜４０の表面からその上層に向かって、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜のそれぞれを順次積層した複合膜、Ｃｒ膜、Ｃｕ膜、Ａｕ膜のそれぞれを順次積層した複合膜等を実用的に使用することができる。
【００５６】
Ａｕめっき膜４２ｂは、電解めっき法により形成されており、本発明の第１の実施の形態において、０．５μｍ以上１０μｍ以下の膜厚に設定されている。Ａｕめっき膜４２ｂの膜厚が０．５μｍに満たない場合は、感光性ポリイミド系樹脂膜と同様に、充分な弾力性を確保することができないので、外部応力例えばＡｕスタッドバンプ電極４３Ａを装着する際の応力を充分に吸収することができない。一方、Ａｕめっき膜４２ｂの膜厚は厚い方が好ましいが、Ａｕめっき膜４２ｂの膜厚が１０μｍを超える場合には、Ａｕ自体の材料費が高く、さらに電解めっきによる成膜時間が長くなるので製造プロセスコストが増大し、結果的に化合物半導体素子２並びに半導体装置１の製造コストの増加を招いてしまう。マージン等を考慮して、Ａｕめっき膜４２ｂの膜厚は２μｍ〜８μｍの範囲内に設定されることがさらに好ましい。
【００５７】
さらに、エミッタ主電極端子４２Ａは、層間絶縁膜４０に誘電率の小さな感光性ポリイミド系樹脂膜を少なくとも含み、コレクタ−エミッタ間寄生容量Ｃｃｅ及びベース−エミッタ間寄生容量Ｃｂｃを減少することができるので、ヘテロ接合バイポーラトランジスタ２０の領域を覆う広範囲に配設されている。
【００５８】
なお、エミッタ主電極端子４２Ａは、本発明に係る「主電極端子」又は「第１の主電極端子」の一具体例に対応するものである。
【００５９】
ベース主電極端子４２Ｂは、本発明の第１の実施の形態において、少なくともバリアメタル膜を含むめっきシード膜４２ａと、このめっきシード膜４２ａ上のＡｕめっき膜４２ｂとを積層した複合膜により形成されている。ベース主電極端子４２Ｂは、層間絶縁膜４０上に配設され、この層間絶縁膜４０に形成された開口部４１Ｂを通して配線３６Ｂに電気的に接続されている。このベース主電極端子４２Ｂはエミッタ主電極端子４２Ａの膜構造と同一であり、かつベース主電極端子４２Ｂと配線３６Ｂとの間の接続構造はエミッタ主電極端子４２Ａと配線３６Ａとの間の接続構造と同一である。
【００６０】
コレクタ主電極端子４２Ｃは、本発明の第１の実施の形態において、少なくともバリアメタル膜を含むめっきシード膜４２ａと、このめっきシード膜４２ａ上のＡｕめっき膜４２ｂとを積層した複合膜により形成されている。コレクタ主電極端子４２Ｃは、層間絶縁膜４０上に配設され、この層間絶縁膜４０に形成された開口部４１Ｃを通して配線３６Ｃに電気的に接続されている。つまり、このコレクタ主電極端子４２Ｃはエミッタ主電極端子４２Ａの膜構造と同一であり、かつコレクタ主電極端子４２Ｃと配線３６Ｃとの間の接続構造はエミッタ主電極端子４２Ａと配線３６Ａとの間の接続構造と同一である。  なお、コレクタ主電極端子４２Ｃは、本発明に係る「主電極端子」又は「第２の主電極端子」の一具体例に対応するものである。
【００６１】
Ａｕスタッドバンプ電極４３Ａは、ヘテロ接合バイポーラトランジスタ２０のエミッタ領域２６の直上において、エミッタ主電極端子４２Ａ上に配設（ボンディング）され、このエミッタ主電極端子４２Ａに電気的かつ機械的に接続されている。このＡｕスタッドバンプ電極４３Ａは、ワイヤボンディング装置を使用し、Ａｕワイヤをワイヤボンディングすることにより形成されている（図１２参照。）。ワイヤボンディングを行う場合には、少なくともボンディング荷重及びボンディング温度が印加され、さらに超音波振動が併用されることが好ましい。
【００６２】
図１に示すＡｕスタッドバンプ電極４３Ａは、化合物半導体素子２を実装基板５に実装し押し潰された状態である。このような状態において、例えば、Ａｕスタッドバンプ電極４３Ａのバンプ電極径は約１００μｍであり、高さは２０μｍ〜３０μｍである。
【００６３】
同様に、ベース主電極端子４２Ｂ上にはＡｕスタッドバンプ電極４３Ｂが配設され、ベース主電極端子４２ＢにＡｕスタッドバンプ電極４３Ｂが電気的かつ機械的に接続されている。さらに、コレクタ主電極端子４２Ｃ上にはＡｕスタッドバンプ電極４３Ｃが配設され、コレクタ主電極端子４２ＣにＡｕスタッドバンプ電極４３Ｃが電気的かつ機械的に接続されている。これらベース主電極端子４２Ｂ上のＡｕスタッドバンプ電極４３Ｂ、コレクタ主電極端子４２Ｃ上のＡｕスタッドバンプ電極４３Ｃは、いずれもエミッタ主電極端子４２Ａ上のＡｕスタッドバンプ電極４３Ａと同一構造により構成されている。
【００６４】
なお、上記Ａｕスタッドバンプ電極４３Ａ〜４３Ｃは、本発明に係る「バンプ電極」又は「Ａｕスタッドバンプ電極」の一具体例に対応するものである。
【００６５】
実装基板５は、基板本体５１と、基板本体５１の表面上（図１中、下側表面上）に配設された内部電極端子５２Ａ〜５２Ｃと、基板本体５１の裏面上（図１中、上側表面上）に配設された外部電極端子５４Ａ〜５４Ｃと、内部電極端子５２Ａ〜５２Ｃと外部電極端子５４Ａ〜５４Ｃとの間を各々電気的に接続する接続配線５３Ａ〜５３Ｃとを少なくとも備えて構成されている。
【００６６】
本発明の第１の実施の形態において、基板本体５１の材質は特に限定されるものではないが、例えば、基板本体５１には、エポキシ系樹脂基板等の有機系樹脂基板、シリコン単結晶基板や化合物半導体基板等の半導体基板、ガラスセラミックス基板、アルミナ基板、炭化シリコン基板等を実用的に使用することができる。また、基板本体５１には、フレキシブルなポリイミド系樹脂テープ基板を実用的に使用することができる。
【００６７】
内部電極端子５２Ａは基板本体５１に埋設された接続配線５３Ａを通して外部電極端子５４Ａに電気的に接続されている。内部電極端子５２Ａはエミッタ主電極端子４２Ａ上に配設されており、この内部電極端子５２Ａとエミッタ主電極端子４２ＡとはＡｕスタッドバンプ電極４３Ａを通して電気的に接続されている。この実装基板５の内部電極端子５２Ａ、接続配線５３Ａ及び外部電極端子５４Ａは、ヘテロ接合バイポーラトランジスタ２０のエミッタ電流の取り出しに使用されるとともに、ヘテロ接合バイポーラトランジスタ２０の動作により発生する熱を表面から裏面に外部へと放出する放熱部５５Ａを構築するようになっている。放熱部５５Ａはエミッタ領域２６の直上に配設され、エミッタ領域２６からエミッタ電極３１、配線３６Ａ、エミッタ主電極端子４２Ａのそれぞれを通して放熱部５５Ａに至る放熱経路がストレートに形成されているので、放熱経路長が最短距離になり、放熱効率を向上させることができる。なお、この放熱部５５Ａは本発明に係る「放熱部」の一具体例に対応するものである。
【００６８】
内部電極端子５２Ａ、外部電極端子５４Ａのそれぞれには、基板本体５１の表面からその上方に向かって、例えばＣｕ膜、Ｎｉ膜、Ａｕ膜を順次積層した複合膜、Ｗ膜、Ｎｉ膜、Ａｕ膜を順次積層した複合膜、ＡｇＰｔ膜の単層膜、Ｗ膜、ＡｇＰｔ膜を順次積層した複合膜、ＡｇＰｔ膜、Ａｕ膜を順次積層した複合膜等を実用的に使用することができる。Ａｕ膜、ＡｇＰｔ膜は貴金属膜であり、酸化防止機能がある。このような貴金属膜の膜厚は、フリップチップ接続部分の接続強度を充分に確保するために、０．１μｍ以上に設定することが好ましい。接続配線５３Ａには、Ｃｕ膜、Ｗ膜、Ａｕ等の薄膜を実用的に使用することができる。
【００６９】
同様に、内部電極端子５２Ｂは基板本体５１に埋設された接続配線５３Ｂを通して外部電極端子５４Ｂに電気的に接続されている。さらに、内部電極端子５２Ｃは基板本体５１に埋設された接続配線５３Ｃを通して外部電極端子５４Ｃに電気的に接続されている。
【００７０】
内部電極端子５２Ｂはベース制御電極端子４２Ｂ上に配設されており、この内部電極端子５２Ｂとベース制御電極端子４２ＢとはＡｕスタッドバンプ電極４３Ｂを通して電気的に接続されている。実装基板５の内部電極端子５２Ｂ、接続配線５３Ｂ及び外部電極端子５４Ｂは、ヘテロ接合バイポーラトランジスタ２０のベース電流の供給に使用されるとともに、ヘテロ接合バイポーラトランジスタ２０の動作により発生する熱を外部に放出する放熱部５５Ｂを構築するようになっている。
【００７１】
内部電極端子５２Ｃはコレクタ主電極端子４２Ｃ上に配設されており、この内部電極端子５２Ｃとコレクタ主電極端子４２ＣとはＡｕスタッドバンプ電極４３Ｃを通して電気的に接続されている。実装基板５の内部電極端子５２Ｃ、接続配線５３Ｃ及び外部電極端子５４Ｃは、ヘテロ接合バイポーラトランジスタ２０のコレクタ電流の供給に使用されるとともに、ヘテロ接合バイポーラトランジスタ２０の動作により発生する熱を外部に放出する放熱部５５Ｃを構築するようになっている。
【００７２】
さらに、本発明の第１の実施の形態に係る半導体装置１においては、化合物半導体素子２と実装基板５との間、すなわち化合物半導体素子２の表面と実装基板５の表面との間に封止体５７が配設されている。この封止体５７は、化合物半導体素子２のエミッタ主電極端子４２Ａ、ベース主電極端子４２Ｂ、コレクタ主電極端子４２Ｃ、実装基板５の内部電極端子５２Ａ〜５２Ｃ及びＡｕスタッドバンプ電極４３Ａ〜４３Ｃを外部環境から保護するようになっており、接続部分の電気的信頼性を向上させるようになっている。封止体５７には、例えばエポキシ系樹脂、アクリル系樹脂、シリコン樹脂等の有機系樹脂を実用的に使用することができる。
【００７３】
このように構成される本発明の第１の実施の形態に係る半導体装置１においては、ヘテロ接合バイポーラトランジスタ（トランジスタ）２０のエミッタ領域（主電流領域）２６上にエミッタ電極（主電極）３１、エミッタ主電極端子（主電極端子）４２Ａ及びＡｕスタッドバンプ電極（バンプ電極）４３Ａが配設され、これらをヘテロ接合バイポーラトランジスタ２０の動作で発生する熱の放熱経路として使用することができるので、放熱効率を高め、ヘテロ接合バイポーラトランジスタ２０の熱暴走を防止することができる。
【００７４】
さらに、半導体装置１においては、ヘテロ接合バイポーラトランジスタ２０のエミッタ領域２６上に、弾力性を有する感光性ポリイミド系樹脂（有機膜）を少なくとも含む層間絶縁膜４０と、厚付けにより弾力性を有するエミッタ主電極端子４２Ａとを備えたので、Ａｕスタッドバンプ電極４３Ａの装着に起因するヘテロ接合バイポーラトランジスタ２０の損傷、破壊を防止することができる。
【００７５】
さらに、半導体装置１においては、層間絶縁膜４０の膜厚を、エミッタ電極３１の膜厚よりも厚く、エミッタ主電極端子４２Ａの膜厚と同等にすることにより、層間絶縁膜４０の弾力性をより一層向上することができるとともに、エミッタ主電極端子４２Ａと層間絶縁膜４０を介在させたヘテロ接合バイポーラトランジスタ２０のベース領域２４との間のベース−エミッタ間寄生容量Ｃｂｅ、コレクタ領域２３との間のコレクタ−エミッタ間寄生容量Ｃｃｅを減少することができる。従って、半導体装置１の動作速度の高速性能を実現することができる。
【００７６】
さらに、半導体装置１においては、実装基板５自体に放熱部５５Ａを備えたので、ヘテロ接合バイポーラトランジスタ２０の動作で発生する熱を、エミッタ領域２６からエミッタ電極３１、配線３６Ａ、エミッタ主電極端子（Ａｕめっき主電極端子）４２Ａ、Ａｕスタッドバンプ電極４３Ａのそれぞれを通して放熱部５５Ａに伝達し、実装基板５の外部に効率良く放熱させることができるので、熱暴走をより一層防止することができる。
【００７７】
さらに、このように構成される本発明の第１の実施の形態に係る半導体装置１においては、エミッタ主電極端子４２Ａの膜厚を０．５μｍ以上好ましくは２μｍに設定することにより、充分な弾力性を確保しつつ、熱抵抗を充分に減少することができ、エミッタ主電極端子４２Ａの膜厚を１０μｍ以下好ましくは８μｍ以下に設定することにより、製作コストを削減することができる。
【００７８】
さらに、半導体装置１においては、層間絶縁膜４０の感光性ポリイミド系樹脂膜の膜厚を０．５μｍ以上好ましくは１μｍ以上に設定することにより、充分な弾力性を確保することができ、感光性ポリイミド系樹脂膜の膜厚を１０μｍ以下好ましくは８μｍ以下に設定することにより、層間絶縁膜４０の少なくとも開口部４１Ａにおいてエミッタ電極３１とエミッタ主電極端子４２Ａとの間（直接的には配線３６Ａとエミッタ主電極端子４２Ａとの間）の導通不良を防止することができる。なお、層間絶縁膜４０の開口部４１Ｂ、４１Ｃのそれぞれにおいても、同様に導通不良を防止することができる。
【００７９】
さらに、このように構成される本発明の第１の実施の形態に係る半導体装置１においては、コレクタ電極３３、コレクタ主電極端子４２Ｃ及びＡｕスタッドバンプ電極４３Ｃを含むコレクタ電流経路（周辺部）と同一構造において、ヘテロ接合バイポーラトランジスタ２０の直上（中央部）にエミッタ電極３１、エミッタ主電極端子４２Ａ及びＡｕスタッドバンプ電極４３Ａを含むエミッタ電流経路（主電流経路）を構築することができ、このエミッタ電流経路を放熱経路として使用することができる。従って、ヘテロ接合バイポーラトランジスタ２０の直上に放熱経路を備えたので、熱抵抗を減少することができ、より一層、半導体装置１の熱暴走を防止することができるとともに、このような熱暴走を防止するための放熱経路をコレクタ電流経路側と同一構造において構築することができるので、エミッタ電流経路側の放熱構造を簡易に実現することができる。
【００８０】
［半導体装置の製造方法］
次に、本発明の第１の実施の形態に係る半導体装置１の製造方法を、図３乃至図１２を使用して説明する。
【００８１】
（１）まず最初に、半導体装置１の化合物半導体素子２の製造に先立ち、半絶縁性ＧａＡｓ基板２１を準備する（図３参照。）。ここで、ＧａＡｓ基板２１は、ダイシング工程前の状態であり、化合物半導体ウェハの状態である。
【００８２】
（２）図３に示すように、ＧａＡｓ基板２１の主面上に、ｎ型ドープＧａＡｓ薄膜２２Ａ、ｎ型ドープＧａＡｓ薄膜２３Ａ、ｐ型ドープＧａＡｓ薄膜２４Ａ、ｎ型ドープＩｎＧａＰ薄膜２５Ａ、ｎ型ドープＧａＡｓ／ＩｎＧａＡｓ薄膜２６Ａのそれぞれを順次分子線エビタキシャル成長法により連続的に成膜する。
【００８３】
ｎ型ドープＧａＡｓ薄膜２２Ａは、コレクタコンタクト領域２２を形成するようになっており、例えば５×１０１８atoms/cm３の高いｎ型ドーピング濃度に設定され、５００ｎｍの膜厚により形成されている。ｎ型ドープＧａＡｓ薄膜２３Ａは、コレクタ領域２３を形成するようになっており、例えば５×１０１６atoms/cm３の低いｎ型ドーピング濃度に設定され、５００ｎｍの膜厚により形成されている。
【００８４】
ｐ型ドープＧａＡｓ薄膜２４Ａは、ベース領域２４を形成するようになっており、例えば５×１０１９atoms/cm３のｐ型ドーピング濃度に設定され、５０ｎｍの膜厚により形成されている。ｎ型ドープＩｎＧａＰ薄膜２５Ａは、パッシベーション領域２５を形成するようになっている。このｎ型ドープＩｎＧａＰ薄膜２５Ａは、例えばＩｎ０．５Ｇａ０．５Ｐ薄膜であり、例えば３×１０１７atoms/cm３の低いｎ型ドーピング濃度に設定され、３０ｎｍの膜厚により形成されている。
【００８５】
ｎ型ドープＧａＡｓ／ＩｎＧａＡｓ薄膜２６Ａは、エミッタ領域２６を形成するようになっており、例えば５×１０２０atoms/cm３の高いｎ型ドーピング濃度に設定され、２０ｎｍの膜厚により形成されている。
【００８６】
（３）図４に示すように、ｎ型ドープＧａＡｓ／ＩｎＧａＡｓ薄膜２６Ａ上にエミッタ電極３１を形成する。エミッタ電極３１は以下のように形成されている。ＧａＡｓ基板２１の全面上に、例えばスパッタリング法により、３００ｎｍの膜厚のＷＳｉ２膜を成膜する。ＷＳｉ２膜は、後工程においてエッチングマスクとして使用された時に膜厚が減少されるので、厚めに成膜されている。引き続き、このＷＳｉ２膜上にレジストマスク（図示しない。）を形成し、このレジストマスクを使用してＷＳｉ２膜をパターンニングすることにより、エミッタ電極３１を形成することができる。このパターンニングには、例えば反応性イオンエッチング（ＲＩＥ）を実用的に使用することができる。
【００８７】
（４）図５に示すように、エミッタ電極３１をエッチングマスクとして使用し、エミッタ電極３１以外の領域のｎ型ドープＧａＡｓ／ＩｎＧａＡｓ薄膜２６Ａをエッチングにより除去してｎ型ドープＩｎＧａＰ薄膜２５Ａを露出させるとともに、エミッタ電極３１直下のｎ型ドープＧａＡｓ／ＩｎＧａＡｓ薄膜２６Ａによりエミッタ領域２６を形成する。エッチングには、燐酸系エッチング液を使用したウエットエッチングを実用的に使用することができる。エミッタ電極３１をエッチングマスクとして使用することで、エミッタ領域２６はエミッタ電極３１に対して自己整合により形成されている。
【００８８】
（５）ヘテロ接合バイポーラトランジスタの形成領域（受動素子として動作する領域）において、エミッタ電極３１上及びｎ型ドープＩｎＧａＰ薄膜２５Ａ上にイオン注入マスク６０を形成する（図６参照。）。そして、図６に示すように、イオン注入マスク６０を使用し、イオン注入マスク６０以外の領域において、ｎ型ドープＩｎＧａＰ薄膜２５Ａ、ｐ型ドープＧａＡｓ薄膜２４Ａ、ｎ型ドープＧａＡｓ薄膜２３Ａ及びｎ型ドープＧａＡｓ薄膜２２Ａにｐ型不純物を注入することにより、高抵抗領域（非動作領域）３０を形成する。このｐ型不純物には例えば硼素イオン（Ｂ＋）を実用的に使用することができ、ｐ型不純物はイオン注入法により注入されている。
【００８９】
なお、高抵抗領域３０の形成に伴い、この高抵抗領域３０により周囲を囲まれた領域内のｎ型ドープＩｎＧａＰ薄膜２５Ａからパッシベーション領域２５が形成され、ｐ型ドープＧａＡｓ薄膜２４Ａからベース領域２４が形成され、ｎ型ドープＧａＡｓ薄膜２３Ａからコレクタ領域２３が形成され、そしてｎ型ドープＧａＡｓ薄膜２２Ａからコレクタコンタクト領域２２が形成されるようになっている。そして、この高抵抗領域３０の形成に伴い、ヘテロ接合バイポーラトランジスタ２０を実質的に完成させることができる。
【００９０】
（６）イオン注入マスク６０を除去した後、図７中、破線で示す、ベース電極形成領域が開口されたリフトオフマスク６１をエミッタ電極３１上及びパッシベーション領域２５上を含むＧａＡｓ基板２１の全面に形成する。リフトオフマスク６１には、例えばフォトリソグラフィ技術により形成したレジストマスクを実用的に使用することができる。
【００９１】
引き続き、リフトオフマスク６１を使用し、その開口部から露出するパッシベーション領域２５を選択的に除去し、ベース領域２４の一部を露出させる。パッシベーション領域２５の除去には、塩酸系のエッチング液を使用したウエットエッチングを実用的に使用することができる。引き続き、リフトオフマスク６１上及びこのリフトオフマスク６１の開口部から露出するベース領域２４上にベース電極３２を形成する。ベース電極３２には、例えば５ｎｍの膜厚のＰｔ膜、１５ｎｍの膜厚のＭｏ膜、３０ｎｍの膜厚のＰｔ膜、１５０ｎｍの膜厚のＡｕ膜のそれぞれを順次真空蒸着法により成膜した積層膜を実用的に使用することができる。そして、リフトオフマスク６１を選択的に除去することにより、図７に示すように、ベース電極３２を形成するとともに、リフトオフマスク６１上の不必要なベース電極３２を除去する。
【００９２】
（７）図８中、破線で示す、コレクタ電極形成領域が開口されたリフトオフマスク６２をエミッタ電極３１上、ベース電極３２上及びパッシベーション領域２５上を含むＧａＡｓ基板２１の全面に形成する。リフトオフマスク６２には、リフトオフマスク６１と同様に、例えばフォトリソグラフィ技術により形成したレジストマスクを実用的に使用することができる。
【００９３】
引き続き、リフトオフマスク６２を使用し、その開口部から露出するパッシベーション領域２５、ベース領域２４、コレクタ領域２３のそれぞれを順次選択的に除去し、コレクタコンタクト領域２２の一部を露出させる。コレクタ領域２３等の除去には、燐酸系のエッチング液を使用したウエットエッチングを実用的に使用することができる。引き続き、リフトオフマスク６２上及びこのリフトオフマスク６２の開口部から露出するコレクタコンタクト領域２２上にコレクタ電極３３を形成する。コレクタ電極３３には、例えばＡｕＧｅ膜、Ｎｉ膜、Ｔｉ膜、Ｐｔ膜、Ａｕ膜、Ｍｏ膜のそれぞれを順次真空蒸着法により成膜させた積層膜を実用的に使用することができる。なお、このコレクタ電極３３としての積層膜は、リフトオフ終了後に、例えば３７０℃程度の熱処理により合金化されるようになっている。そして、リフトオフマスク６２を選択的に除去することにより、図８に示すように、コレクタ電極３３を形成するとともに、リフトオフマスク６２上の不必要なコレクタ電極３３を除去することができる。
【００９４】
（８）エミッタ電極３１上、ベース電極３２上及びコレクタ電極３３上を含むＧａＡｓ基板２１の全面に層間絶縁膜３５を形成する。層間絶縁膜３５には例えばＳｉＯ２膜を実用的に使用することができ、このＳｉＯ２膜は例えばＣＶＤ法又はスパッタリング法により成膜することができる。
【００９５】
この後、符号は付けないが、エミッタ電極３１上、ベース電極３２上及びコレクタ電極３３上において、層間絶縁膜３５に接続孔を形成する。そして、図９に示すように、エミッタ電極３１に接続孔を通して電気的に接続された配線（エミッタ引出配線）３６Ａ、ベース電極３２に接続孔を通して電気的に接続された配線（ベース引出配線）３６Ｂ及びコレクタ電極３３に接続孔を通して電気的に接続された配線（コレクタ引出配線）３６Ｃを層間絶縁膜３５上に形成する。これらの配線３６Ａ〜３６Ｃは、本発明の第１の実施の形態において、同一製造工程により形成されている。
【００９６】
（９）配線３６Ａ〜３６Ｃ上を含むＧａＡｓ基板２１の全面に層間絶縁膜４０を形成する。上記のように、本発明の第１の実施の形態において、層間絶縁膜４０には感光性ポリイミド系樹脂膜が使用され、この感光性ポリイミド系樹脂膜はスピンコート法により成膜されている。層間絶縁膜４０は、ヘテロ接合バイポーラトランジスタ２０の損傷、破壊の防止、寄生容量Ｃｃｅ及びＣｂｅの減少等を目的として、少なくともエミッタ電極３１の膜厚よりも厚い０．５μｍ〜１０μｍの膜厚により形成されている（図１０参照。）。
【００９７】
そして、図１０に示すように、層間絶縁膜４０の配線３６Ａ（又はエミッタ電極３１）上に開口部４１Ａ、配線３６Ｂ上に開口部４１Ｂ、配線３６Ｃ上に開口部４１Ｃのそれぞれを形成する。開口部４１Ａ〜４１Ｃのそれぞれは、例えばフォトリソグラフィ技術により形成したフォトレジストマスクを使用し、エッチングにより形成することができ、しかも同一製造工程により形成することができる。
【００９８】
（１０）図１１に示すように、層間絶縁膜４０上において、配線３６Ａに開口部４１Ａを通して電気的に接続されるエミッタ主電極端子４２Ａ、配線３６Ｂに開口部４１Ｂを通して電気的に接続されるベース制御電極端子４２Ｂ及び配線３６Ｃに開口部４１Ｃを通して電気的に接続されるコレクタ主電極端子４２Ｃを形成する。エミッタ主電極端子４２Ａ、ベース制御電極端子４２Ｂ、コレクタ主電極端子４２Ｃは、いずれもめっきシード膜４２ａと、このめっきシード膜４２ａ上のＡｕめっき膜４２ｂとの積層膜により形成されている。めっきシード膜４２ａは例えばスパッタリング法により成膜され、Ａｕめっき膜４２ｂはめっきシード膜４２ａを給電膜とした電解めっき法により成膜されている。上記のとおり、Ａｕめっき膜４２ｂは、ヘテロ接合バイポーラトランジスタ２０の損傷、破壊の防止等を目的として、少なくともエミッタ電極３１の膜厚よりも厚く、層間絶縁膜４０の膜厚と同等の０．５μｍ〜１０μｍの膜厚により形成されている。なお、エミッタ主電極端子４２Ａ、ベース制御電極端子４２Ｂ、コレクタ主電極端子４２Ｃのそれぞれは同一製造工程により形成されている。
【００９９】
そして、下地膜としての層間絶縁膜４０にスピンコート法により成膜された感光性ポリイミド系樹脂膜を使用しているので、層間絶縁膜４０の表面は平坦化されており、さらに層間絶縁膜４０上のＡｕめっき膜４２ｂが電解めっき法により厚付けされているので、エミッタ主電極端子４２Ａ、ベース制御電極端子４２Ｂ、コレクタ主電極端子４２Ｃのそれぞれの表面は平坦化されている。すなわち、これらエミッタ主電極端子４２Ａ等の表面と、Ａｕスタッドバンプ電極４３Ａ等との間のボンダビリティを向上することができる。
【０１００】
また、本発明の第１の実施の形態においては、Ａｕめっき膜４２ｂの形成後に、少なくとも隣接するＡｕめっき膜４２ｂ間が埋設されるような絶縁体をさらに備えることができる。この絶縁体は、隣接するＡｕめっき膜４２ｂ同士の絶縁性を高めること、Ａｕめっき膜４２ｂ部分の平坦性を向上させること等を目的として形成され、例えば感光性ポリイミド系樹脂膜、ＢＣＢ等の有機膜を実用的に使用することができる。特に、感光性ポリイミド系樹脂膜においては、塗布、露光、現像の各処理を行うことにより、Ａｕめっき膜４２ｂ間に容易に埋設することができる。
【０１０１】
（１１）図１２に示すように、エミッタ主電極端子４２Ａ上にＡｕスタッドバンプ電極４３Ａ、ベース制御電極端子４２Ｂ上にＡｕスタッドバンプ電極４３Ｂ、コレクタ主電極端子４２Ｃ上にＡｕスタッドバンプ電極４３Ｃのそれぞれを形成する。これらのＡｕスタッドバンプ電極４３Ａ〜４３Ｃは、ワイヤボンディング装置を使用し、ワイヤボンデイング法により、実質的に同一製造工程により形成されている。本発明の第１の実施の形態において、Ａｕスタッドバンプ電極４３Ａ〜４３Ｃは、熱圧着に超音波振動を併用してボンディングされている。Ａｕスタッドバンプ電極４３Ａ〜４３Ｃのバンプ電極径は約８０μｍに設定され、高さは６０μｍ〜７０μｍに設定されている。
【０１０２】
（１２）上記の一連の製造工程が完了すると、Ａｕスタッドバンプ電極４３Ａ〜４３Ｃが装着された化合物半導体素子２をほぼ完成させることができる。この後、ＧａＡｓ基板（化合物半導体ウェハ）２１をダイシング工程によりダイシングし、細分化された複数個の化合物半導体素子２を形成する。本発明の第１の実施の形態において、このような化合物半導体素子２が完成した段階で半導体ウェハプロセスが完了する。
【０１０３】
（１３）一方、その製造プロセスの説明は省略するが、実装基板５（図１参照。）を別途製作し、準備する。
【０１０４】
（１４）そして、実装基板５に化合物半導体素子２を実装することにより、本発明の第１の実施の形態に係る半導体装置１を完成させることができる。実装基板５への化合物半導体素子２の実装は、化合物半導体素子２のエミッタ主電極端子４２Ａと実装基板５の内部電極端子５２Ａとの間をＡｕスタッドバンプ電極４３Ａにより電気的かつ機械的に接続し、同様にベース制御電極端子４２Ｂと内部電極端子５２Ｂとの間をＡｕスタッドバンプ電極４３Ｂにより電気的に接続し、コレクタ主電極端子４２Ｃと内部電極端子５２Ｃとの間をＡｕスタッドバンプ電極４３Ｃにより電気的にかつ機械的に接続することにより行うことができる。Ａｕスタッドバンプ電極４３Ａ〜４３Ｃと内部電極端子５２Ａ〜５２Ｃとの間の各々の接続は、熱圧着に超音波振動を併用することにより行われている。
【０１０５】
このような本発明の第１の実施の形態に係る半導体装置１の製造方法においては、ヘテロ接合バイポーラトランジスタ２０の領域上に少なくとも弾力性を有する感光性ポリイミド系樹脂膜を含む層間絶縁膜４０を形成し、引き続き層間絶縁膜４０上に厚付けにより弾性力を持たせたエミッタ主電極端子４２Ａを形成した後に、ワイヤボンディングによりＡｕスタッドバンプ電極４３Ａを形成するようにしたので、ワイヤボンディングによりＡｕスタッドバンプ電極４３Ａを形成する際にヘテロ接合バイポーラトランジスタ２０に損傷、破壊を生じることを防止することができる。さらに、このようなヘテロ接合バイポーラトランジスタ２０の損傷、破壊を防止することができるので、半導体装置１の製造上の歩留まりを向上することができる。さらに、本発明の第１の実施の形態に係る半導体装置１の製造方法においては、バンプ電極にＡｕスタッドバンプ電極４３Ａ〜４３Ｃを使用するようにしたので、めっき法によりバンプ電極を形成する場合に比べて、大幅に製造工程数を削減することができる。
【０１０６】
さらに、本発明の第１の特徴に係る半導体装置１の製造方法においては、ヘテロ接合バイポーラトランジスタ２０のエミッタ領域２６上のエミッタ電極３１、開口部４１Ａ、エミッタ主電極端子４２Ａ、Ａｕスタッドバンプ電極４３Ａのそれぞれを含む主電流経路並びに放熱経路を形成する工程と、コレクタ領域２３上のコレクタ電極３３、開口部４１Ｃ、コレクタ主電極端子４２Ｃ、Ａｕスタッドバンプ電極４３Ｃのそれぞれを含む主電流経路及び放熱経路を形成する工程とを同一製造工程により形成することができるので、製造工程数を削減することができる。
【０１０７】
（第２の実施の形態）
本発明の第２の実施の形態は、本発明の第１の実施の形態に係る半導体装置１の化合物半導体素子２にマルチエミッタフィンガー構造を採用したヘテロ接合バイポーラトランジスタ２０を搭載した例を説明するものである。
【０１０８】
［半導体装置の基本的構造］
本発明の第２の実施の形態に係る半導体装置１にはマルチエミッタフィンガー構造が採用されている。すなわち、半導体装置１は、図１３及び図１４に示すように、エミッタ領域２６１を有するヘテロ接合バイポーラトランジスタ２０１、エミッタ領域２６２を有するヘテロ接合バイポーラトランジスタ２０２、…、エミッタ領域２６ｎを有するヘテロ接合バイポーラトランジスタ２０ｎが配設された化合物半導体素子２と、エミッタ領域２６１上のエミッタ電極３１１、エミッタ領域２６２上のエミッタ電極３１２、…、エミッタ領域２６ｎ上のエミッタ電極３１ｎと、エミッタ電極３１１〜３１ｎ上にそれぞれ開口部４１１Ａ、４１２Ａ、…、４１ｎＡを有し、少なくともヘテロ接合バイポーラトランジスタ２０１上〜２０ｎ上に配設され、少なくとも有機膜を有する層間絶縁膜４０と、開口部４１１Ａ〜４１ｎＡをそれぞれ通してエミッタ電極３１１〜３１ｎに接続され、層間絶縁膜４０上に配設されるとともに、エミッタ電極３１１〜３１ｎに比べて膜厚が厚く、層間絶縁膜４０と同等の膜厚を有する共通のエミッタ主電極端子４２Ａと、エミッタ主電極端子４２Ａ上の複数のＡｕスタッドバンプ電極４３Ａとを備えて構築されている。
【０１０９】
ヘテロ接合バイポーラトランジスタ２０１〜２０ｎは各々同一構造を有するトランジスタセルとして構成されており、これらのトランジスタセルは電気的に並列に接続され１つのヘテロ接合バイポーラトランジスタ２０を構成するようになっている。ヘテロ接合バイポーラトランジスタ２０１の基本的な構造は前述の本発明の第１の実施の形態に係る半導体装置１のヘテロ接合バイポーラトランジスタ２０と実質的に同様である。すなわち、ヘテロ接合バイポーラトランジスタ２０１は、ＧａＡｓ基板２１上の共通のコレクタコンタクト領域２２と、コレクタコンタクト領域２２上のコレクタ領域２３１と、コレクタ領域２３１上のベース領域２４１と、ベース領域２４１上のパッシベーション領域２５１と、パッシベーション領域２５１上のエミッタ領域２６１とを少なくとも備えて構成されている。ヘテロ接合バイポーラトランジスタ２０２は、ＧａＡｓ基板２１上の共通のコレクタコンタクト領域２２と、コレクタコンタクト領域２２上のコレクタ領域２３２と、コレクタ領域２３２上のベース領域２４２と、ベース領域２４２上のパッシベーション領域２５２と、パッシベーション領域２５２上のエミッタ領域２６２とを少なくとも備えて構成されている。ヘテロ接合バイポーラトランジスタ２０３は、ＧａＡｓ基板２１上の共通のコレクタコンタクト領域２２と、コレクタコンタクト領域２２上のコレクタ領域２３３と、コレクタ領域２３３上のベース領域２４３と、ベース領域２４３上のパッシベーション領域２５３と、パッシベーション領域２５３上のエミッタ領域２６３とを少なくとも備えて構成されている。以下、ヘテロ接合バイポーラトランジスタ２０４〜２０ｎも同様な構造により構成されている。
【０１１０】
必ずしも以下のような寸法に限定されるものではないが、本発明の第２の実施の形態において、エミッタ領域２６１〜２６ｎのそれぞれの平面は４μｍ（エミッタ幅）×３０μｍ（エミッタ長）の寸法の長方形形状に設定されている。さらに、必ずしも以下のような個数に限定されるものではないが、本発明の第２の実施の形態において、エミッタ幅方向に沿って１８個のヘテロ接合バイポーラトランジスタ２０１、２０１〜２０１８が配設されるとともに、エミッタ長方向に沿って８個のヘテロ接合バイポーラトランジスタ２０１、２０１９〜２０１２７が配設され、合計１４４個のヘテロ接合バイポーラトランジスタ２０１〜２０ｎ（２０１４４）が配設されている。そして、高抵抗領域３０は、これらヘテロ接合バイポーラトランジスタ２０１〜２０ｎから構成されるヘテロ接合バイポーラトランジスタ２０の外周囲を取り囲むように配設されている。
【０１１１】
層間絶縁膜４０は、本発明の第１の実施の形態に係る半導体装置１の層間絶縁膜４０と同様に、例えば感光性ポリイミド系樹脂膜等により形成され、０．５μｍ〜１０μｍの範囲内の膜厚に設定されている。
【０１１２】
エミッタ主電極端子４２Ａは、すべてのヘテロ接合バイポーラトランジスタ２０１〜２０ｎに共通のエミッタ主電極端子として配設されている。また、エミッタ主電極端子４２Ａは、複数個、例えば隣接する１８個毎のヘテロ接合バイポーラトランジスタ２０１〜２０９及び２０１９〜２０２７に共通のエミッタ主電極端子として配設するようにしてもよい。エミッタ主電極端子４２Ａの基本的な構造は、本発明の第１の実施の形態に係る半導体装置１のエミッタ主電極端子４２Ａと同様であり、めっきシード膜４２ａとこのめっきシード膜４２ａ上のＡｕめっき膜４２ｂとの積層膜により構成されている。また、Ａｕめっき膜４２ｂは、本発明の第１の実施の形態に係る半導体装置１のＡｕめっき膜４２ｂと同様に、０．５μｍ〜１０μｍの範囲内の膜厚に設定されている。エミッタ主電極端子４２Ａは、層間絶縁膜４０に形成された開口部４１１Ａ〜４１ｎＡ、配線３６Ａのそれぞれを通して、エミッタ電極３１１〜３１ｎに電気的に接続されている。
【０１１３】
そして、複数個、例えば隣接する１８個毎のヘテロ接合バイポーラトランジスタ（例えば２０１〜２０９及び２０１９〜２０２７）毎に１個の割合において、エミッタ主電極端子４２Ａ上にＡｕスタッドバンプ電極４３Ａが配設されている。本発明の第２の実施の形態に係る半導体装置１において、図１４中、横方向（エミッタ幅方向）に２個、縦方向（エミッタ長方向）に４個、合計８個のＡｕスタッドバンプ電極４３Ａが配設されている。
【０１１４】
ヘテロ接合バイポーラトランジスタ２０１のベース領域２４１にはベース電極３２１が電気的に接続され、以下同様に、ヘテロ接合バイポーラトランジスタ２０２のベース領域２４２にはベース電極３２２が電気的に接続され、…、ヘテロ接合バイポーラトランジスタ２０ｎのベース領域２４ｎにはベース電極３２ｎが電気的に接続されている。ベース電極３２１〜３２ｎのそれぞれは配線３６Ｂに電気的に接続され、この配線３６Ｂは図１４に示すようにヘテロ接合バイポーラトランジスタ２０の外周囲に引き出されている。この引き出された領域において、配線３６Ｂはその上のベース制御電極端子４２Ｂに電気的に接続されている。そして、ベース制御電極端子４２Ｂ上にはＡｕスタッドバンプ電極４３Ｂが配設されている。
【０１１５】
ヘテロ接合バイポーラトランジスタ２０１〜２０ｎのそれぞれに共通のコレクタコンタクト領域２４１にはコレクタ電極３３１〜３３ｎが電気的に接続されている。コレクタ電極３３１〜３３ｎのそれぞれは配線３６Ｃに電気的に接続され、この配線３６Ｃは図１４に示すようにヘテロ接合バイポーラトランジスタ２０の外周囲に引き出されている。この引き出された領域において、配線３６Ｃはその上のコレクタ主電極端子４２Ｃに電気的に接続されている。そして、コレクタ主電極端子４２Ｃ上にはＡｕスタッドバンプ電極４３Ｃが配設されている。
【０１１６】
本発明の第１の実施の形態に係る半導体装置１と同様に、化合物半導体素子２のエミッタ主電極端子４２ＡがＡｕスタッドバンプ電極４３Ａを介在させて実装基板５の内部電極端子５２Ａに電気的かつ機械的に接続され、ベース制御電極端子（４２Ｂ）がＡｕスタッドバンプ電極４３Ｂを介在させて内部電極端子（５２Ｂ）に電気的かつ機械的に接続され、コレクタ主電極端子（４２Ｃ）がＡｕスタッドバンプ電極４３Ｃを介在させて内部電極端子（５２Ｃ）に電気的かつ機械的に接続され、化合物半導体素子２が実装基板５上に実装されるようになっている。
【０１１７】
［半導体装置の熱分布特性］
図１４において符号Ｆ１５を付け破線で囲まれた領域の、ヘテロ接合バイポーラトランジスタ２０の動作時における熱分布状態を図１５に示す。前述の図２３に示すヘテロ接合バイポーラトランジスタ１１１においては、このヘテロ接合バイポーラトランジスタ１１１の同等部分（符号Ｆ２３を付して破線で囲まれた領域内）が約４５８Ｋ〜４６０Ｋの高温度になり、バンプ電極１１６の部分がやはり４４８Ｋ〜４５０Ｋの高温度になってしまう。
【０１１８】
これに対して、本発明の第２の実施の形態に係る半導体装置１においては、放熱性能に優れているので、ヘテロ接合バイポーラトランジスタ２０の部分並びにＡｕスタッドバンプ電極４３Ａの部分において、最高値でも４１４Ｋ〜４１６Ｋと低温度になり、最低値は４１０Ｋ〜４１２Ｋで、温度分布が平均化されている。
【０１１９】
このように構成される本発明の第２の実施の形態に係る半導体装置１においては、本発明の第１の実施の形態に係る半導体装置１により得られる効果に加えて、ヘテロ接合バイポーラトランジスタ２０１〜２０ｎのエミッタ主電極端子４３Ａを共通とし、ヘテロ接合バイポーラトランジスタ２０１〜２０ｎの数に比べてエミッタ主電極端子４２Ａ上のＡｕスタッドバンプ電極４３Ａの数を減少させるようにしたので、Ａｕスタッドバンプ電極４３Ａ間の分離スペースをなくし、Ａｕスタッドバンプ電極４３Ａのサイズ特にその放熱経路の断面積を増加することができる。従って、Ａｕスタッドバンプ電極４３Ａの熱抵抗を減少することができるので、より一層、半導体装置１の熱暴走を防止することができる。
【０１２０】
さらに、個々のヘテロ接合バイポーラトランジスタ２０１〜２０ｎにすべてＡｕスタッドバンプ電極４３Ａを配設する場合に比べて、ヘテロ接合バイポーラトランジスタ２０１〜２０ｎ間を縮小することができ、熱的結合が強まり、ヘテロ接合バイポーラトランジスタ２０１〜２０ｎの放熱経路が縮小されるので、ヘテロ接合バイポーラトランジスタ２０１〜２０ｎの温度が均一化され、より一層、熱暴走を防止することができる。
【０１２１】
なお、本発明の第２の実施の形態に係る半導体装置１の製造方法は、ヘテロ接合バイポーラトランジスタ２０１〜２０ｎのレイアウトに若干の変更があるものの、本発明の第１の実施の形態に係る半導体装置１の製造方法と実質的に同一であるので、ここでの説明は省略する。
【０１２２】
［変形例］
本発明の第２の実施の形態の変形例に係る半導体装置１は、ヘテロ接合バイポーラトランジスタ２０１〜２０ｎのそれぞれのエミッタ領域２６１〜２６ｎのエミッタ幅よりもエミッタ主電極端子４２Ａの膜厚を厚くしたものである。すなわち、前述の本発明の第２の実施の形態に係る半導体装置１において、エミッタ幅は４μｍに設定されているので、エミッタ主電極端子４２Ａの膜厚は４μｍよりも厚くなる。
【０１２３】
このように構成される本発明の第２の実施の形態の変形例に係る半導体装置１においては、ヘテロ接合バイポーラトランジスタ２０１〜２０ｎのそれぞれの熱的な結合をより強めることができるので、ヘテロ接合バイポーラトランジスタ２０１〜２０ｎの温度が均一化され、より一層、熱暴走を防止することができる。
【０１２４】
（第３の実施の形態）
本発明の第３の実施の形態は、本発明の第２の実施の形態に係る半導体装置１の応用例であり、ヘテロ接合バイポーラトランジスタ２０上のＡｕスタッドバンプ電極４３Ａと熱抵抗との間の関係を説明するものである。
【０１２５】
本発明の第３の実施の形態に係る半導体装置１は、化合物半導体素子２のヘテロ接合バイポーラトランジスタ２０上に、複数個、好ましくは８個、さらに好ましくは１６個以上のＡｕスタッドバンプ電極４３Ａを配設するようにしたものである。図１６に示すように、ヘテロ接合バイポーラトランジスタ２０上にＡｕスタッドバンプ電極４３Ａが存在しない場合（Ａ）の熱抵抗は６５Ｋ／Ｗであるのに対して、ヘテロ接合バイポーラトランジスタ２０上に８個のＡｕスタッドバンプ電極４３Ａを配設した場合（Ｂ）の熱抵抗は４０Ｋ／Ｗに減少させることができる。さらに、ヘテロ接合バイポーラトランジスタ２０上に１６個のＡｕスタッドバンプ電極４３Ａを配設した場合（Ｃ）の熱抵抗は３０Ｋ／Ｗに減少させることができ、Ａｕスタッドバンプ電極４３Ａの数の増加に従って熱抵抗を減少させることができる。
【０１２６】
ここで、化合物半導体素子２には１ｍｍ×２ｍｍの寸法のＧａＡｓ半導体チップが使用される。また、ヘテロ接合バイポーラトランジスタ２０は３２個のトランジスタセルから構築されるマルチフィンガーエミッタ構造を採用しており、電力消費量が２Ｗを発生する化合物半導体素子２が試料として使用されている。
【０１２７】
（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１２８】
例えば、前述の第１の実施の形態乃至第３の実施の形態において、ヘテロ接合バイポーラトランジスタ２０にはシングルヘテロ接合構造が使用されているが、本発明は、ヘテロ接合バイポーラトランジスタ２０をダブルヘテロ接合としてもよい。
【０１２９】
また、前述の第１の実施の形態乃至第３の実施の形態において、ヘテロ接合バイポーラトランジスタ２０のヘテロ接合層には主にＧａＡｓ／ＩｎＧａＡｓが使用されているが、本発明は、ヘテロ接合層に、ＡｌＧａＡｓ／ＧａＡｓ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ、ＩｎＧａＡｓ／ＩｎＰ、ＩｎＧａＡｓ／ＡｌＧａＡｓ等を使用することができる。
【０１３０】
また、本発明は、素子特性を向上するために、ヘテロ接合バイポーラトランジスタ２０のベース領域２４の直下に酸素（Ｏ）イオン、Ｂイオン、水素（Ｈ）イオン等の不純物を注入するようにしてもよい。
【０１３１】
また、本発明は、化合物半導体素子２のエミッタ主電極端子４２Ａ、ベース制御電極端子４２Ｂ及びコレクタ主電極端子４２Ｃとして、Ａｌ、Ｐｄ、Ｃｕ、Ｎｉ等の金属膜からなる単層膜、これらいずれかの金属を組み合わせた合金膜や化合物膜の単層膜、又はこれらの単層膜を積層した複合膜を使用してもよい。
【０１３２】
また、本発明は、Ａｕスタッドバンプ電極４３Ａ〜４３Ｃに代えて、Ｃｕ、Ｎｉ、Ｐｄ、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅのいずれかの金属からなるスタッドバンプ電極、これらのいずれかの金属を組み合わせた合金、化合物或いは混合物からなるスタッドバンプ電極等を使用してもよい。
【０１３３】
さらに、本発明は、Ａｕスタッドバンプ電極４３Ａ〜４３Ｃに代えて、ボールバンプ電極を使用してもよい。
【０１３４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、素子破壊を生じることなく放熱特性を向上することができ、しかも簡易にバンプ電極の微細化並びに装置の小型化を図ることができる半導体装置を提供することができる。
【０１３６】
さらに、本発明によれば、上記効果が得られる、ヘテロ接合バイポーラトランジスタにより構築されたパワーアンプ（半導体装置）を提供することができる。
【０１３７】
さらに、本発明によれば、製造上の歩留りを向上することができる半導体装置の製造方法を提供することができる。
【０１３８】
さらに、本発明によれば、製造工程数を削減することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の要部断面構造図である。
【図２】図１に示す半導体装置において、層間絶縁膜の膜厚と電極との間の寄生容量との関係を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の工程断面図である。
【図４】図３に続く半導体装置の工程断面図である。
【図５】図４に続く半導体装置の工程断面図である。
【図６】図５に続く半導体装置の工程断面図である。
【図７】図６に続く半導体装置の工程断面図である。
【図８】図７に続く半導体装置の工程断面図である。
【図９】図８に続く半導体装置の工程断面図である。
【図１０】図９に続く半導体装置の工程断面図である。
【図１１】図１０に続く半導体装置の工程断面図である。
【図１２】図１１に続く半導体装置の工程断面図である。
【図１３】本発明の第２の実施の形態に係る半導体装置の要部断面構造図（図１４に示すＦ１３−Ｆ１３切断線で切った断面図）である。
【図１４】本発明の第２の実施の形態に係る半導体装置の概略平面図である。
【図１５】図１３及び図１４に示す半導体装置の熱分布図（図１４の符号１５で示す部分の熱分布図）である。
【図１６】本発明の第３の実施の形態に係る半導体装置のバンプ電極数と熱抵抗との関係を示す図である。
【図１７】本発明の先行技術に係る半導体装置の断面図である。
【図１８】図１７に示す半導体装置のヘテロ接合バイポーラトランジスタの断面図である。
【図１９】本発明の先行技術に係る半導体装置の断面図である。
【図２０】本発明の先行技術に係る半導体装置の断面図である。
【図２１】本発明の先行技術に係る半導体装置の断面図である。
【図２２】図２１に示す半導体装置の平面図である。
【図２３】図２１及び図２２に示す半導体装置の熱分布図（図２２に符号Ｆ２３を付けて示す領域の熱分布図）である。
【符号の説明】
１  半導体装置
２  化合物半導体素子
２０、２０１、２０２、…、２０ｎ  ヘテロ接合バイポーラトランジスタ
２１  ＧａＡｓ基板
２２  コレクタコンタクト領域
２３、２３１、２３２、…、２３ｎ  コレクタ領域
２４、２４１、２４２、…、２４ｎ  ベース領域
２５、２５１、２５２、…、２５ｎ  パッシベーション膜
２６、２６１、２６２、…、２６ｎ  エミッタ領域
３０  高抵抗領域
３１、３１１、３１２、…、３１ｎ  エミッタ電極
３２、３２１、３２２、…、３２ｎ  ベース電極
３３、３３１、３３２、…、３３ｎ  コレクタ電極
３５、４０  層間絶縁膜
３６Ａ〜３６Ｃ  配線
４１Ａ〜４１Ｃ、４１１Ａ、４１２Ａ、４１３Ａ、…、４１ｎＡ  開口部
４２Ａ  エミッタ主電極端子
４２Ｂ  ベース主電極端子
４２Ｃ  コレクタ主電極端子
４３Ａ〜４３Ｃ  Ａｕスタッドバンプ電極
５  実装基板
５１  基板本体
５２Ａ〜５２Ｃ  内部電極端子
５３Ａ〜５３Ｃ  接続配線
５４Ａ〜５４Ｃ  外部電極端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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