(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
該Ｓｉ基板上の第１のＳｉＧｅ層と、
該第１のＳｉＧｅ層上に直接配された第２のＳｉＧｅ層とを備え、
前記第１のＳｉＧｅ層は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄い膜厚であり、
前記第２のＳｉＧｅ層は、そのＧｅ組成比が前記第１のＳｉＧｅ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く０とされ、層全体がＧｅ組成比が０から表面に向けて漸次増加した傾斜組成層であることを特徴とする半導体基板。
【請求項２】
請求項１に記載の半導体基板において、前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが一定であることを特徴とする半導体基板。
【請求項３】
請求項１又は２に記載の半導体基板において、
前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下であることを特徴とする半導体基板。
【請求項４】
請求項１から３のいずれかに記載の半導体基板において、
前記第２のＳｉＧｅ層は、層全体がＧｅ組成比が０から０．３まで表面に向けて漸次増加した傾斜組成層であることを特徴とする半導体基板。
【請求項５】
請求項１から４のいずれかに記載の半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする半導体基板。
【請求項６】
ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、
請求項５に記載の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする電界効果型トランジスタ。
【請求項７】
Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上に、第１のＳｉＧｅ層をエピタキシャル成長する第１の層形成工程と、
前記第１のＳｉＧｅ層上に直接第２のＳｉＧｅ層をエピタキシャル成長する第２の層形成工程とを有し、
前記第１の層形成工程は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く前記第１のＳｉＧｅ層の膜厚を設定し、
前記第２の層形成工程は、前記第２のＳｉＧｅ層のＧｅ組成比を前記第１のＳｉＧｅ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く０とされ、かつ、層全体がＧｅ組成比が０から表面に向けて漸次増加した傾斜組成層を形成することを特徴とする半導体基板の製造方法。
【請求項８】
請求項７に記載の半導体基板の製造方法において、
前記第１の層形成工程は、前記第１のＳｉＧｅ層のＧｅ組成比ｘが一定にすることを特徴とする半導体基板の製造方法。
【請求項９】
請求項７又は８に記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下であることを特徴とする半導体基板の製造方法。
【請求項１０】
請求項７から９のいずれかに記載の半導体基板の製造方法において、
前記第２のＳｉＧｅ層は、層全体がＧｅ組成比が０から０．３まで表面に向けて漸次増加した傾斜組成層であることを特徴とする半導体基板の製造方法。
【請求項１１】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
請求項７から１０のいずれかに記載の半導体基板の製造方法により作製された半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。
【請求項１２】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項１１に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅ層は、貫通転位密度や表面ラフネスがデバイス及び製造プロセスとして要望されるレベルには及ばない状態であった。
例えば、Ｇｅ組成比を傾斜させたバッファ層を用いる場合では、貫通転位密度を比較的低くすることができるが、表面ラフネスが悪化してしまう不都合があり、逆にＧｅ組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が大きくなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。表面ラフネスについても、近年のＬＳＩ等におけるフォトリソグラフィ工程に要求されるレベルにはまだ至っていない。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度を低くかつ表面ラフネスも実用レベルまで小さくすることができる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板は、Ｓｉ基板と、
該Ｓｉ基板上の第１のＳｉＧｅ層と、
該第１のＳｉＧｅ層上に直接配された第２のＳｉＧｅ層とを備え、
前記第１のＳｉＧｅ層は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄い膜厚であり、
前記第２のＳｉＧｅ層は、そのＧｅ組成比が前記第１のＳｉＧｅ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く０とされ、層全体がＧｅ組成比が０から表面に向けて漸次増加した傾斜組成層であることを特徴とする。
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上に、第１のＳｉＧｅ層をエピタキシャル成長する第１の層形成工程と、
前記第１のＳｉＧｅ層上に直接第２のＳｉＧｅ層をエピタキシャル成長する第２の層形成工程とを有し、
前記第１の層形成工程は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く前記第１のＳｉＧｅ層の膜厚を設定し、
前記第２の層形成工程は、前記第２のＳｉＧｅ層のＧｅ組成比を前記第１のＳｉＧｅ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く０とされ、かつ、層全体がＧｅ組成比が０から表面に向けて漸次増加した傾斜組成層を形成することを特徴とする。
また本発明の前記第２のＳｉＧｅ層は、層全体がＧｅ組成比が０から０．３まで表面に向けて漸次増加した傾斜組成層であることができる。
すなわち、本発明の半導体基板は、Ｓｉ基板と、該Ｓｉ基板上の第１のＳｉＧｅ層と、該第１のＳｉＧｅ層上に直接又はＳｉ層を介して配された第２のＳｉＧｅ層とを備え、前記第１のＳｉＧｅ層は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄い膜厚であり、前記第２のＳｉＧｅ層は、そのＧｅ組成比が少なくとも前記第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を有することを特徴とする。
また、本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、前記Ｓｉ基板上に、第１のＳｉＧｅ層をエピタキシャル成長する第１の層形成工程と、前記第１のＳｉＧｅ層上に直接又はエピタキシャル成長したＳｉ層を介して第２のＳｉＧｅ層をエピタキシャル成長する第２の層形成工程とを有し、前記第１の層形成工程は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く前記第１のＳｉＧｅ層の膜厚を設定し、前記第２の層形成工程は、前記第２のＳｉＧｅ層のＧｅ組成比を少なくとも前記第１のＳｉＧｅ層あるいは前記Ｓｉとの接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を形成することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。
【０００８】
これらの半導体基板及び半導体基板の製造方法では、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く第１のＳｉＧｅ層の膜厚を設定し、第２のＳｉＧｅ層のＧｅ組成比を少なくとも第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、第２のＳｉＧｅ層は少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を有するので、Ｓｉ基板と第１のＳｉＧｅ層との界面及び第１のＳｉＧｅ層と第２のＳｉＧｅ層との界面付近に効率的に転位を集中させることができ、第２のＳｉＧｅ層表面の貫通転位密度及び表面ラフネスを低減することができる。
【０００９】
すなわち、第１のＳｉＧｅ層が臨界膜厚の２倍より薄く成膜されるため、第１のＳｉＧｅ層成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位はほとんど生成しない。次に、第２のＳｉＧｅ層のエピタキシャル成長を始めると、すでに第１のＳｉＧｅ層に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層の膜厚が薄い段階で、転位の生成と成長が、第１のＳｉＧｅ層両側の界面及び第２のＳｉＧｅ層内の第１のＳｉＧｅ層側からはじまり、第１のＳｉＧｅ層及び第２のＳｉＧｅ層の格子緩和が始まる。このとき、第２のＳｉＧｅ層のＧｅ組成比が第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低いため、転位は、第１のＳｉＧｅ層両側の界面に沿って集中し生成し、第１のＳｉＧｅ層両側の界面における転位の生成が、第２のＳｉＧｅ層の格子緩和を助け、第２のＳｉＧｅ層内での転位の生成や成長が抑制されると共に、第２のＳｉＧｅ層表面の表面ラフネスの悪化も抑制される。
【００１０】
さらに、第２のＳｉＧｅ層の傾斜組成領域では、転位が均等に生成し、転位同士の絡み合いが起こり、傾斜組成領域中の転位密度が減少するとともに、転位の成長が横方向に誘導されることにより表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される効果がある。
従来の第１のＳｉＧｅ層がない場合の傾斜組成領域では、傾斜組成領域の膜厚が所定の膜厚以上になり臨界膜厚を越えたときに転位の生成がはじまり、いったん転位密度の増加を経た後に、さらに傾斜組成祖領域を形成した場合に、前記の効果が得られる。すなわち、従来の構造では、傾斜組成領域の上側の一部の領域においてのみ前記の効果が得られる。
【００１１】
一方、第１のＳｉＧｅ層がある本発明の構造では、すでに第１のＳｉＧｅ層に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層の膜厚が薄い段階で、転位の生成が第２のＳｉＧｅ層内ではじまるため、第２のＳｉＧｅ層内の傾斜組成領域全体で前記の効果が得られ、第２のＳｉＧｅ層の表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される。
さらに、第１のＳｉＧｅ層は、Ｓｉ基板表面における水分や酸素成分あるいは炭素成分といった不純物を除去する層として機能し、Ｓｉ基板の表面汚染に起因した欠陥を抑制する効果がある。
【００１２】
なお、第１のＳｉＧｅ層の成膜中に転位が生成しはじめると、転位が多方向に成長し始めるため、転位の成長する方向を抑制することが困難になり、貫通転位や表面ラフネスを低減させることが難しい。そこで、第１のＳｉＧｅ層の膜厚は、臨界膜厚の２倍を越えない範囲で、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い膜厚に設定する必要がある。同時に、第１のＳｉＧｅ層の膜厚は、実際に転位の生成や格子緩和が顕著にはじまる膜厚に近い膜厚であるほど効果的である。実際に転位の生成や格子緩和が顕著にはじまる膜厚は、成膜の温度条件等によって異なる。そこで、それぞれの成膜条件において、臨界膜厚の２倍を越えない範囲で、実際に転位の生成や格子緩和が顕著にはじまる膜厚付近で、本発明の効果が効果的に得られる膜厚を選べばよい。
【００１３】
また、本発明の半導体基板は、前記第１のＳｉＧｅ層が、Ｇｅ組成比ｘが一定であり、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さである技術が採用される。
また、本発明の半導体基板の製造方法は、前記第１の層形成工程において、前記第１のＳｉＧｅ層のＧｅ組成比ｘが一定であり、第１のＳｉＧｅ層を、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さにする技術が採用される。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。
【００１４】
これらの半導体基板及び半導体基板の製造方法では、第１のＳｉＧｅ層のＧｅ組成比が一定であるため、同じＧｅ組成比で実際に転位の生成や格子緩和が顕著にはじまる膜厚が最も薄くなり、最も薄い膜厚で本発明の効果が得られ、成膜に要する時間が短いという利点がある。また、これらの半導体基板及び半導体基板の製造方法では、第１のＳｉＧｅ層を上記関係式を満たす臨界膜厚（成膜温度にかかわらず、Ｇｅ組成比及び格子定数のみから算出される転位が発生して格子緩和が生ずる膜厚をいう）ｔｃの２倍未満の厚さにすることにより、第１のＳｉＧｅ層の膜厚を容易に実際に転位の生成や格子緩和が顕著にはじまる膜厚内に設定することができる。
【００１５】
すなわち、上記実際に転位の生成や格子緩和が顕著にはじまる膜厚は成膜温度により変化するため、Ｇｅ組成比ｘ及び格子定数のみから理論的に求めた理想的な臨界膜厚ｔｃの２倍未満とすれば、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄くなり、本発明の効果を得ることができる。なお、上記臨界膜厚は、平衡状態で成膜されることを前提にしているため、成膜温度にかかわらずＧｅ組成比及び格子定数のみで決定されるが、実際に転位の生成や格子緩和が顕著にはじまる膜厚は、平衡状態だけでなく低温成長などの非平衡状態で成膜された場合も含めたものであり、成膜温度に応じて決定される。
【００１６】
また、本発明の半導体基板は、前記第１のＳｉＧｅ層のＧｅ組成比ｘが０．０５以上かつ０．３以下であることが好ましい。
また、本発明の半導体基板の製造方法は、前記第１のＳｉＧｅ層のＧｅ組成比ｘが０．０５以上かつ０．３以下であることが好ましい。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。
【００１７】
これらの半導体基板及び半導体基板の製造方法では、前記第１のＳｉＧｅ層のＧｅ組成比ｘが０．０５以上かつ０．３以下であるため、実際に転位の生成や格子緩和が顕著にはじまる膜厚が薄すぎたり厚すぎたりすることがなく、適度な厚さの第１のＳｉＧｅ層で本発明の効果が効果的に得られる。
すなわち、第１のＳｉＧｅ層のＧｅ組成比ｘが０．０５より小さい場合は、実際に転位の生成や格子緩和が顕著にはじまる膜厚が厚くなりすぎるため、第１のＳｉＧｅ層の成膜に要する時間が長くなり、しかも、第１のＳｉＧｅ層の表面ラフネスが悪化してしまう。
【００１８】
一方、第１のＳｉＧｅ層のＧｅ組成比ｘが０．３より大きい場合は、ごく薄い膜厚で、実際に転位の生成や格子緩和が顕著にはじまってしまうため、第１のＳｉＧｅ層を制御性よく形成することが難しい。
また、前記第１のＳｉＧｅ層のＧｅ組成比ｘが０．０５以上かつ０．３以下であれば、実際に転位の生成や格子緩和が顕著にはじまる膜厚が適度な厚さとなり、第１のＳｉＧｅ層両側の界面に沿って転位が集中して生成し、第１のＳｉＧｅ層両側の界面における転位の生成が、第２のＳｉＧｅ層の格子緩和を助ける効果を効果的に得られる。
【００１９】
また、本発明の半導体基板は、前記第２のＳｉＧｅ層が前記第１のＳｉＧｅ層上に直接配され、かつ、層全体がＧｅ組成比が表面に向けて漸次増加して傾斜組成層である構造が採用される。
また、本発明の半導体基板の製造方法は、前記第２のＳｉＧｅ層が前記第１のＳｉＧｅ層上に直接配し、かつ、層全体がＧｅ組成比が表面に向けて漸次増加した傾斜組成層とする方法が採用される。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。
【００２０】
これらの半導体基板及び半導体基板の製造方法では、前記第２のＳｉＧｅ層が前記第１のＳｉＧｅ層上に直接配され、かつ、層全体がＧｅ組成比が表面に向けて漸次増加した傾斜組成層からなるため、本発明の効果を得るために必要な層が無駄なく配され、最も薄い膜厚で本発明の効果が得られ、成膜に要する時間が短いという利点がある。
【００２１】
本発明の半導体基板は、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長することを特徴とする。
また、本発明の半導体基板の製造方法は、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層を成長する半導体基板の製造方法により作製されたことを特徴とする。
【００２２】
これらの半導体基板及び半導体基板の製造方法では、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、欠陥が少なく、表面ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の半導体基板及びその製造方法として好適である。
【００２３】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする。
また、本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【００２４】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２５】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図３を参照しながら説明する。
【００２６】
図１は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１及び図２に示すように、Ｇｅ組成比ｘが一定（例えばｘ＝０．１５）で上述した実際に転位の生成や格子緩和が顕著にはじまる膜厚よりも薄い厚さ（例えば３００ｎｍ）の第１のＳｉＧｅ層２を例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００２７】
この際、第１のＳｉＧｅ層２が実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く成膜されるため、第１のＳｉＧｅ層２成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位や格子緩和はほとんど発生しない。
なお、第１のＳｉＧｅ層２の厚さは、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さにする。
【００２８】
次に、第１のＳｉＧｅ層２上に第２のＳｉＧｅ層３をエピタキシャル成長する。この第２のＳｉＧｅ層３は、そのＧｅ組成比ｙが少なくとも第１のＳｉＧｅ層２との接触面で第１のＳｉＧｅ層２におけるＧｅ組成比ｘの層中の最大値より低く設定される。また、第２のＳｉＧｅ層３は、そのＧｅ組成比ｙが表面に向けて漸次増える傾斜組成層（例えば、Ｇｅ組成比ｙが０から０．３まで増加する層）（傾斜組成領域）であり、例えば１．１μｍの厚さまで成膜される。
【００２９】
第２のＳｉＧｅ層３のエピタキシャル成長を始めると、すでに第１のＳｉＧｅ層２に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層３の膜厚が薄い段階で、転位の生成と成長が、第１のＳｉＧｅ層２両側の界面及び第２のＳｉＧｅ層３内の第１のＳｉＧｅ層２側からはじまり、第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の格子緩和が始まる。このとき、第２のＳｉＧｅ層３のＧｅ組成比が第１のＳｉＧｅ層２の接触面で第１のＳｉＧｅ層２におけるＧｅ組成比の層中の最大値より低いため、転位は、第１のＳｉＧｅ層２両側の界面２ａ、２ｂに沿って集中し生成し、第１のＳｉＧｅ層２両側の界面２ａ、２ｂにおける転位の生成が、第２のＳｉＧｅ層３の格子緩和を助け、第２のＳｉＧｅ層３内での転位の生成や成長が抑制されると共に、第２のＳｉＧｅ層３表面の表面ラフネスの悪化も抑制される。
【００３０】
さらに、Ｇｅ組成比ｚが第２のＳｉＧｅ層３の最終的なＧｅ組成比と同じ（例えば、ｚが０．３）で一定組成比のＳｉＧｅ緩和層４を所定厚さ（例えば、０．４μｍ）だけエピタキシャル成長し、次に、該ＳｉＧｅ緩和層４上に単結晶Ｓｉをエピタキシャル成長して歪みＳｉ層５を所定厚さ（例えば、２０ｎｍ）だけ形成することにより、本実施形態の半導体ウェーハＷが作製される。
【００３１】
なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ２を用い、ソースガスとしてＳｉＨ４及びＧｅＨ４を用いている。
【００３２】
このように本実施形態の半導体ウェーハＷでは、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く第１のＳｉＧｅ層２の膜厚を設定し、第２のＳｉＧｅ層３のＧｅ組成比ｙを少なくとも第１のＳｉＧｅ層２との接触面で第１のＳｉＧｅ層２におけるＧｅ組成比ｘの層中の最大値より低くするので、Ｓｉ基板１と第１のＳｉＧｅ層２との界面２ａ及び第１のＳｉＧｅ層２と第２のＳｉＧｅ層３との界面２ｂに効率的に転位を集中させることができ、貫通転位密度及び表面ラフネスを低減すること等ができる。
【００３３】
また、第１のＳｉＧｅ層２のＧｅ組成比が一定であるため、同じＧｅ組成比で実際に転位の生成や格子緩和が顕著にはじまる膜厚が最も薄くなり、最も薄い膜厚で本発明の効果が得られ、成膜に要する時間が短いという利点がある。
また、第１のＳｉＧｅ層２を上記関係式を満たす臨界膜厚ｔｃの２倍未満の厚さにすることにより、後述する実験結果に基づいて、第１のＳｉＧｅ層２の膜厚を容易に実際に転位の生成や格子緩和が顕著にはじまる膜厚内に設定することができる。
【００３４】
また、本実施形態では、第２のＳｉＧｅ層３がＧｅ組成比を漸次増加させた傾斜組成層（傾斜組成領域）とされることにより、転位が均等に生成し、転位同士の絡み合いが起こり、第２のＳｉＧｅ層３中の転位密度が減少するとともに、転位の成長が横方向に誘導されることにより表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される効果がある。
【００３５】
また、本実施形態では、第２のＳｉＧｅ層３の成膜前にすでに第１のＳｉＧｅ層２に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層３の膜厚が薄い段階で、転位の生成が第２のＳｉＧｅ層３内ではじまるため、第２のＳｉＧｅ層３内の傾斜組成領域全体で前記の効果が得られ、第２のＳｉＧｅ層３の表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される。
さらに、第１のＳｉＧｅ層２は、Ｓｉ基板１表面における水分や酸素成分あるいは炭素成分といった不純物を除去する層として機能し、Ｓｉ基板１の表面汚染に起因した欠陥を抑制する効果がある。
【００３６】
次に、本発明の上記半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図３を参照して説明する。
【００３７】
図３は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ２のゲート酸化膜６及びゲートポリシリコン膜７を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜７上にゲート電極（図示略）をパターニングして形成する。
【００３８】
次に、ゲート酸化膜６もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層５及び緩和層４にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３９】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層５にチャネル領域が形成されるので、良質な歪みＳｉ層５により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【００４０】
次に、本発明に係る第２実施形態について、図４を参照して説明する。
【００４１】
第２実施形態と第１実施形態との異なる点は、第１実施形態における第１のＳｉＧｅ層２では、Ｇｅ組成比が一定に設定されているのに対し、第２実施形態では、図４に示すように、第１のＳｉＧｅ層１２のＧｅ組成比ｘをＳｉ基板１との接触面で層中の最大値とし、Ｇｅ組成比ｘを漸次減少させている点である。
【００４２】
すなわち、本実施形態では、第１のＳｉＧｅ層１２の形成工程において、成膜開始時ではＧｅ組成比ｘを０．３とし、その後徐々に減少させて最終的にはＧｅ組成比ｘをほぼ０まで変化させ、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い所定厚さ（例えば、３５０ｎｍ）だけ成長させた傾斜組成層とする。
【００４３】
本実施形態では、第１のＳｉＧｅ層１２のＧｅ組成比ｘをＳｉ基板１との接触面で層中の最大値とすることにより、成膜時の歪みエネルギーがＳｉ基板１との界面側に集中することになり、第２のＳｉＧｅ層３成膜開始時に生じる格子緩和の際に、第２のＳｉＧｅ層３との界面よりもＳｉ基板１との界面に多くの転位を発生させることができる。これにより、第２のＳｉＧｅ層３表面側から離れた位置に転位を集中させることができ、第１実施形態と同様に、貫通転位や表面ラフネスを低減させることが可能になる。
【００４４】
次に、本発明に係る第３実施形態について、図５を参照して説明する。
【００４５】
第３実施形態と第２実施形態との異なる点は、第２実施形態の第２のＳｉＧｅ層１２が、Ｇｅ組成比を漸次減少させた傾斜組成層であるのに対し、第３実施形態では、図５に示すように、第１のＳｉＧｅ層２２の形成工程において、成膜開始時ではＧｅ組成比ｘを０．３とし、その後徐々に減少させてＧｅ組成比ｘをほぼ０まで変化させて所定厚さ（例えば、３５０ｎｍ）成膜した後、さらに再びＧｅ組成比ｘを徐々に増加させて最終的に０．３まで所定厚さ（例えば、３５０ｎｍ）成膜した組成変化層とした点で異なっている。
【００４６】
なお、この第１のＳｉＧｅ層２２の厚さも、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く設定する。
この第３実施形態においても、第１のＳｉＧｅ層２２のＧｅ組成比ｘがＳｉ基板１及び第２のＳｉＧｅ層３との接触面で層中の最大値となるので、第１実施形態と同様に、Ｓｉ基板１及び第２のＳｉＧｅ層３との界面に多くの転位を発生させることができる。
【００４７】
次に、本発明に係る第４実施形態及び第５実施形態について、図６及び図７を参照して説明する。
【００４８】
第４実施形態と第１実施形態との異なる点は、第１実施形態における第１のＳｉＧｅ層２では、Ｇｅ組成比が一定に設定されているのに対し、第４実施形態では、図６に示すように、第１のＳｉＧｅ層３２のＧｅ組成比ｘをほぼ０から徐々に増加させて最終的に０．３まで実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い所定厚さ（例えば、３５０ｎｍ）成膜している点である。
【００４９】
また、第５実施形態と第１実施形態との異なる点は、第１実施形態における第１のＳｉＧｅ層２では、Ｇｅ組成比が一定に設定されているのに対し、第５実施形態では、図７に示すように、第１のＳｉＧｅ層４２のＧｅ組成比ｘをほぼ０から徐々に増加させて０．３まで所定厚さ（例えば、３５０ｎｍ）成膜し、さらにその後Ｇｅ組成比ｘを０．３から徐々に減少させてほぼ０まで所定厚さ（例えば、３５０ｎｍ）成膜している点である。なお、第１のＳｉＧｅ層４２の厚さは、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く設定される。
【００５０】
これらの第４及び第５実施形態では、いずれも第１のＳｉＧｅ層３２、４２が実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い膜厚で形成されるので、第２のＳｉＧｅ層３の成膜時に第１のＳｉＧｅ層３２、４２の両側の界面に転位が集中的に発生し、貫通転位や表面ラフネスを低減することができる。なお、第４及び第５実施形態では、第１のＳｉＧｅ層３２、４２の層中におけるＧｅ組成比の最大値がＳｉ基板１との界面側にないため、第１及び第２実施形態の方が、より貫通転位及び表面ラフネスの改善効果を得ることができる。
【００５１】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００５２】
例えば、上記各実施形態では、第１のＳｉＧｅ層中において膜厚に対するＧｅ組成比の分布として５通りの分布としたが、他の分布としても構わない。例えば、第１のＳｉＧｅ層をＧｅ組成比が異なる複数のＳｉＧｅ層からなる多層膜としても構わない。また、前記多層膜でＳｉ層を含む多層膜としても構わない。
また、上記各実施形態では、第１のＳｉＧｅ層内でＧｅ組成比を変化させる場合、膜厚に対して一定割合で蘇生を変化させたが、その割合を一定でなくした構造としても構わない。
さらに、第１のＳｉＧｅ層は、Ｇｅを含む層であり、歪みエネルギーを蓄積できればよく、これら以外のいかなるＧｅ組成比の分布であっても構わない。
【００５３】
また、上記各実施形態では、第２のＳｉＧｅ層全体をＧｅ組成比が漸次増加する傾斜組成層としたが、傾斜組成層と均一組成層とからなる多層構造の層としても構わない。また、Ｓｉ層を含む多層膜としても構わない。
また、上記各実施形態では、第２のＳｉＧｅ層内でＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を、膜厚に対して一定割合で組成を変化させたが、その割合を一定でなくした構造としても構わない。また、その組成傾斜を階段状のＧｅ組成比の変化としても構わない。
また、上記各実施形態では、第１のＳｉＧｅ層上に直接第２のＳｉＧｅ層を配したが、Ｓｉ層を介して第２のＳｉＧｅ層を配しても構わない。
また、上記各実施形態の半導体ウェーハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
【００５４】
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で１００％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００５５】
【実施例】
次に、本発明に係る半導体基板を実際に作製した際のＳＩＭＳ(Secondary Ion Mass Spectrometry)による分析結果、貫通転位密度、表面ラフネス及び表面光学顕微鏡写真の観察結果を説明する。
【００５６】
作製した半導体基板は、上記第１実施形態に対応するものであって、第１のＳｉＧｅ層２のＧｅ組成比を０．１，０．１５、０．２とし、膜厚を変えて複数作製したものである。なお、比較のために従来技術、すなわち第１のＳｉＧｅ層がないものも作製した。
【００５７】
これらの半導体基板のうち、第１のＳｉＧｅ層の膜厚を３００ｎｍとした基板について、膜厚に対するＧｅ組成比の分布をＳＩＭＳにより分析した結果を図８に示す。
これらの半導体基板の貫通転位密度及び表面ラフネスの測定結果を、それぞれ図９及び図１０に示す。なお、貫通転位密度は、エッチピット密度で示し、表面ラフネスは、ＲＭＳ（Root Mean Square）で示している。
これらの図からもわかるように、従来技術（第１のＳｉＧｅ層の厚さ０）の場合に比べて、第１のＳｉＧｅ層の膜厚が少なくとも臨界膜厚ｔｃの２倍未満である場合、貫通転位密度及び表面ラフネスのいずれも低減されている。
【００５８】
また、従来技術（第１のＳｉＧｅ層の厚さ０）の場合及び上記実施例のうち第１のＳｉＧｅ層のＧｅ組成比が０．２で第１のＳｉＧｅ層の厚さが５０ｎｍの場合とについて、表面の光学顕微鏡写真をそれぞれ図１１及び図１２に示す。
これらの図からもわかるように、従来技術の場合に比べて本実施例の場合は、エッチピットの暗点が非常に少なくなっている。
なお、これらの本発明の実施例について、ＴＥＭ像を観察した結果、第１のＳｉＧｅ層とＳｉ基板との界面及び第１のＳｉＧｅ層と第２のＳｉＧｅ層との界面に多くの転位が発生し、第２のＳｉＧｅ層の表面側には転位が非常に少ないことが確認できた。
【００５９】
また、上記第２〜第５実施形態に対応する半導体基板を実際に作製し、上記と同様に、表面ラフネスを測定した結果を、図１３の表に示す。なお、いずれも第１のＳｉＧｅ層の最大Ｇｅ組成比は０．２とし、膜厚を３５０ｎｍとしている。図１３からわかるように、これらの実施例において、第２実施形態及び第３実施形態に対応する実施例が、他の実施例よりも良好な結果を得ている。第２実施形態に対応する実施例について、第１のＳｉＧｅ層の膜厚に対する貫通転位密度及び表面ラフネスの測定結果を、それぞれ図１４及び図１５に示す。第１実施形態の場合と同様に、従来技術（第１のＳｉＧｅ層の厚さ０）の場合に比べて、第１のＳｉＧｅ層の膜厚が少なくとも臨界膜厚ｔｃの２倍未満である場合、貫通転位密度及び表面ラフネスのいずれも低減されている。
【００６０】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く第１のＳｉＧｅ層の膜厚を設定し、第２のＳｉＧｅ層のＧｅ組成比を少なくとも第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、第２のＳｉＧｅ層は少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を有するので、Ｓｉ基板と第１のＳｉＧｅ層との界面及び第１のＳｉＧｅ層と第２のＳｉＧｅ層との界面付近に効率的に転位を集中させることができ、第２のＳｉＧｅ層表面の貫通転位密度及び表面ラフネスを低減することができる。
【００６１】
また、本発明の歪みＳｉ層を備えた半導体基板及びその製造方法によれば、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、欠陥が少なく、表面ラフネスの小さな良質な歪みＳｉ層を形成することができる。
【００６２】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】  本発明に係る第１実施形態における半導体基板を示す断面図である。
【図２】  本発明に係る第１実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図３】  本発明に係る第１実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図４】  本発明に係る第２実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図５】  本発明に係る第３実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図６】  本発明に係る第４実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図７】  本発明に係る第５実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図８】  本発明に係る第１実施形態に対応する実施例における半導体基板のうち、第１のＳｉＧｅ層の膜厚を３００ｎｍとした基板について、膜厚に対するＧｅ組成比の分布をＳＩＭＳにより分析した結果を示すグラフである。
【図９】  本発明に係る第１実施形態に対応する実施例における第１のＳｉＧｅ層の膜厚に対する貫通転位密度を示すグラフである。
【図１０】  本発明に係る第１実施形態に対応する実施例における第１のＳｉＧｅ層の膜厚に対する表面ラフネスを示すグラフである。
【図１１】  本発明に係る従来例における表面の光学顕微鏡写真である。
【図１２】  本発明に係る第１実施形態に対応する実施例における表面の光学顕微鏡写真である。
【図１３】  本発明に係る第２〜５実施形態に対応する実施例におけるそれぞれの表面ラフネスを示す表である。
【図１４】  本発明に係る第２実施形態に対応する実施例における第１のＳｉＧｅ層の膜厚に対する貫通転位密度の測定結果を示すグラフである。
【図１５】  本発明に係る第２実施形態に対応する実施例における第１のＳｉＧｅ層の膜厚に対する表面ラフネスの測定結果を示すグラフである。
【符号の説明】
１  Ｓｉ基板
２、１２、２２、３２、４２  第１のＳｉＧｅ層
３  第２のＳｉＧｅ層（傾斜組成領域）
４  ＳｉＧｅ緩和層
５  歪みＳｉ層
６  ＳｉＯ２ゲート酸化膜
７  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｗ  半導体ウェーハ（半導体基板）
【図１】
0004345249.tif 000002
【図２】
0004345249.tif 000003
【図３】
0004345249.tif 000004
【図４】
0004345249.tif 000005
【図５】
0004345249.tif 000006
【図６】
0004345249.tif 000007
【図７】
0004345249.tif 000008
【図８】
0004345249.tif 000009
【図９】
0004345249.tif 000010
【図１０】
0004345249.tif 000011
【図１１】
0004345249.tif 000012
【図１２】
0004345249.tif 000013
【図１３】
0004345249.tif 000014
【図１４】
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【図１５】
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