(57)【特許請求の範囲】
【請求項１】
制御電極と維持電極とで形成される放電対を複数個備えた表示装置の駆動回路であって、
前記制御電極と維持電極に電圧を交互に印加する維持回路部と、制御回路部とからなり、
前記維持回路部が、放電対となる制御電極と維持電極との間に形成される電極間容量の両端に直列に接続された第１及び第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子の間に直列に接続された共振コイルとから構成される共振回路部と、電源ラインと接地ラインとの間に直列接続された２つのスイッチング素子から構成される第１及び第２のスイッチング回路部とからなり、
前記第１及び第２のスイッチング回路部のスイッチング素子間の接続点と、前記第１及び第２のスイッチング素子のコイルが接続されていない側の接続点とがそれぞれ接続され、さらに前記共振回路部の前記第１及び第２のスイッチング素子それぞれに直列に第１及び第２のダイオードが接続され、前記第１のスイッチング素子と共振コイルとの接続点と前記第２のスイッチング回路部のスイッチング素子間の接続点との間に、直列接続された第５のスイッチング素子と第３のダイオードが接続され、前記第２スイッチング素子と共振コイルとの接続点と前記第１のスイッチング回路部のスイッチング素子間の接続点との間に、直列接続された第６のスイッチング素子と第４のダイオードが接続され、かつ前記第１のダイオードと第２のダイオードの向きが等しく、前記第３のダイオードと第４のダイオードの向きが等しく、前記第１のダイオードと第３のダイオードの向きが異なるように接続され、
前記制御回路部が、前記維持回路部の各スイッチング素子を制御することを特徴とする表示装置の駆動回路。
【請求項２】
表示パネルと、前記請求項１に記載した駆動回路とからなる表示装置であって、
前記表示パネルが複数個の領域に分割され、前記駆動回路が、それぞれの分割領域内に存在する制御電極及び維持電極を分割領域ごとに別々に制御することを特徴とする表示装置。
【請求項３】
同数の制御電極と維持電極とが交互に平行配置され、かつ所定数の前記制御電極からなる第１の制御電極群と所定数の維持電極からなる第１の維持電極群とが一方の側面に引き出され、所定数の前記制御電極からなる第２の制御電極群と所定数の維持電極からなる第２の維持電極群が他方の側面に引き出され、前記第１の制御電極群の電極と第２の維持電極群の電極及び第２の制御電極群の電極と第１の維持電極群の電極でそれぞれ放電対を形成してなる表示パネルと、
前記第１の制御電極群と第１の維持電極群とが接続された第１の制御部と、
前記第２の制御電極群と第２の維持電極群とが接続された第２の制御部とから構成され、
前記第１の制御部が、前記第１の制御電極群に属する制御電極のそれぞれに選択電圧を加える第１走査部と、前記第１の維持電極群に属する維持電極に維持出力電圧を加える第１駆動部とからなり、
前記第２の制御部が、前記第２の制御電極群に属する制御電極のそれぞれに選択電圧を加える第２走査部と、前記第２の維持電極群に属する維持電極に維持出力電圧を加える第２駆動部とからなり、
前記第１及び第２駆動部が、放電対となる制御電極と維持電極との間に形成される電極間容量の両端に直列に接続された第１及び第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子の間に直列に接続された共振コイルとから構成される共振回路部と、電源ラインと接地ラインとの間に直列接続された２つのスイッチング素子から構成される第１及び第２のスイッチング回路部とからなり、第１及び第２のスイッチング回路部のスイッチング素子間の接続点と、前記第１及び第２のスイッチング素子のコイルが接続されていない側の接続点とがそれぞれ接続されている
ことを特徴とする表示装置。
【請求項４】
前記第１の走査部に接続された第１の制御電極群が奇数番目の制御電極であり、前記第１の駆動部に接続された第１の維持電極群が偶数番目の維持電極であり、前記第２の走査部に接続された第２の制御電極群が偶数番目の制御電極であり、前記第２の駆動部に接続された第２の維持電極群が奇数番目の維持電極であり、前記第１の制御電極群に加えられる選択電圧は前記第１駆動部から第１走査部に与えられたものであり、前記第２の制御電極群に加えられる選択電圧は前記第２駆動部から第２走査部に与えられたものであることを特徴とする請求項３記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、表示装置の駆動回路に関し、特に、プラズマディスプレイパネルにおいて、表示発光に寄与しない無効電力を低減した表示装置の駆動回路に関する。
【０００２】
【従来の技術】
ＡＣ型のプラズマディスプレイパネル（以下、ＰＤＰと呼ぶ）は、壁電荷を利用して点灯状態を維持するために主電極を誘電体で被覆した構造のＰＤＰである。このＰＤＰではマトリクス状に並んだ各セルを選択的に発光させるが、平行配置される２本の主電極（Ｘ電極，Ｙ電極）と、主電極と交差する方向に延びたアドレス電極（Ａ電極）とからなる３電極面放電構造を有する。
表示を行う場合には、Ａ電極とＹ電極に順次スキャンパルスを印加し、発光すべきセルのみが帯電した状態を形成し、その後、すべてのセルに対して、Ｘ電極とＹ電極に交互に維持放電パルスを印加する。
【０００３】
図１２に、従来のＰＤＰの構成図を示す。
ここで、ＰＤＰは、主として実際に表示を行うパネル部１００と駆動回路部１１０の２つから構成される。
パネル部１００には、平行配置された２種類のパネル電極であるＸ電極１０１，Ｙ電極１０２、これらの電極と直交する方向に配置されたＡ電極１０３とが形成されている。
【０００４】
駆動回路部１１０は、Ｙ電極１０２を制御するＹ側ドライバ１１１と、Ｘ電極を制御するＸ側ドライバ１１２、Ａ電極を制御するＡ側ドライバ１１３、これらのドライバを制御する制御回路１１４とから構成される。
【０００５】
Ｙ側ドライバは各Ｙ電極ごとに駆動電圧を印加するためのスキャンドライバ１１５、全てのＹ電極に一斉に維持放電パルスを印加するための共通ドライバ１１６からなる。Ｘ側ドライバ１１２は、Ｙ側ドライバ１１１の共通ドライバ１１６と同じ回路構成の共通ドライバ１１７からなる。
【０００６】
このような構成を持つ従来のＰＤＰでは、まず、スキャンドライバ１１５によってＹ電極に順次スキャンパルスを印加すると同時に、Ａ電極１０３に表示データに基づいて点灯させるべきセルに対してアドレスパルスを印加し、アドレス放電を行わせて発光させたいセルに壁電荷を蓄積させる。
次に、Ｘ電極１０１とＹ電極１０２とに交互に維持放電パルスを印加すると、壁電荷の蓄積されたセルのみが、維持放電を持続し発光する。
【０００７】
ところで、このようなＰＤＰのＸ電極１０１とＹ電極１０２との間には、容量性負荷が形成されているので、維持放電パルスを印加することにより、電極間容量の充放電が起こる。
ここで、維持放電パルスの立ち上がり時に電源から供給されるエネルギーＷは、次式で表わされる。
Ｗ＝ＣpＶs2  ……（１）
Ｖsは電源電圧、Ｃpはパネル容量である。
このエネルギーＷは、ＰＤＰの放電及び発光には、寄与しないものである。
したがって、維持放電パルスの１周期に対して、Ｗだけ無効電力を消費するので、実駆動時の無効電力Ｐは、駆動周波数をｆとすると、次式で表わされる。
Ｐ＝ＣpＶs2ｆ  ……（２）
【０００８】
ＰＤＰの駆動回路において、消費電力を低減させるために、このような無効電力Ｐを効率よく再利用することが必要となる。
そこで、ＰＤＰの駆動回路の消費電力を低減させる技術が、たとえば特開昭６３−１０１８９７号公報，特開平８−１５２８６５号公報に開示されている。
【０００９】
図１３に、従来のＰＤＰの駆動回路の共通ドライバ（１１６，１１７）の内部に設けられる維持放電パルス発生回路を示す。
ここで、符号Ｐ２で代表されるＸ電極と、符号Ｐ１で代表されるＹ電極との間にパネル容量Ｃpが存在する。
図１３では、パネル容量Ｃpに対して、直列にコイルＬ（インダクタンスＬ）を設けて、このＣpとＬにより共振回路を形成している。
【００１０】
Ｙ電極に維持放電パルスを印加するため、維持放電パルスの立ち上がりによるパネル容量Ｃpの充電をする場合には、まず、Ｑ3をＯＮにして電荷回収用コンデンサＣ1から電力を供給した後、Ｑ1をＯＮにして出力パルス電圧をＶsにクランプする。次に、出力パルス立ち下がりのパネル容量Ｃp放電時には、Ｑ4をＯＮにしてパネル容量Ｃpからの放電電流を電荷回収用コンデンサＣ1に回収した後、Ｑ2をＯＮにして出力パルス電圧を接地電圧にクランプする。Ｘ電極に維持放電パルスを印加する時も、同様な動作を行う。
以上の一連の動作制御を行うことにより、パネル容量Ｃpの充放電に伴う無効電力を回収、再利用し、電源Ｖsから供給する電力を削減する。
【００１１】
ここで、維持放電パルス１周期での電力損失ＰTおよび共振周波数によって決まる維持放電パルスの立ち上がり時間ｔrについて考える。
共振回路が作動している場合には、スイッチング素子Ｑ3およびダイオードＤ1のＯＮ抵抗とパネル電極（Ｘ電極，Ｙ電極）までの配線抵抗およびパネル電極の抵抗成分の和を直列抵抗Ｒで表すことができる。従って、維持放電パルス１周期での電極損失ＰTは、次式で表わされる。
【数１】
0004240241.tif 000002
ここで、Ｒが小さくＬが大きいほど損失ＰTが少なくなる。
【００１２】
また、維持放電パルスの立ち上がり時間ｔrは、次式で表わされる。
【数２】
0004240241.tif 000003
これによれば、立ち上がりの急峻な維持放電パルスを得るには、Ｒが小さいほうが良い。また、上記（４）式および（３）式を考慮すると、Ｃp＜＜Ｌが望ましい。
【００１３】
次に、図１４に、特開平８−１５２８６５号公報に記載された従来のＰＤＰの構成図を示す。ここでは、図１２と異なり、Ｘ電極及びＹ電極を駆動する共通ドライバが一つで構成される。
図１５に、図１４の共通ドライバに設けられる維持放電パルス発生回路を示す。
【００１４】
図１５は、共振回路を用いて、パネル容量Ｃpの充放電に伴う無効電力を再利用するという点で、図１３のものと原理的に等価である。
ただし、パネル容量Ｃpの放電時に発生する共振電流を回収用コンデンサＣ1には回収せずに、コイルＬとパネル容量Ｃpの並列共振回路で直接パネル容量Ｃpを逆極性に再充電する、という構成をもつ点で、図１３のものと異なる。
【００１５】
図１５において、スイッチＱ1〜Ｑ4はパネル容量Ｃpの端子電圧を電源電圧値（−Ｖs）および電源電圧値の逆極性値（Ｖs）にクランプするためのスイッチである。一方、Ｑ5およびＱ6は、パネル容量ＣpとインダクタンスＬの共振回路ループを形成するためのスイッチであり、Ｄ1およびＤ2は逆方向電流阻止用のダイオードである。また、インダクタンスＬに並列接続されている抵抗Ｒは、波形の振動を防止するために設けられたダンピング抵抗である。
【００１６】
【発明が解決しようとする課題】
ところで、ＰＤＰが大画面になればなるほど、パネル容量Ｃpは大きくなる。
パネル容量Ｃpが大きくなると、前記した（３）式によれば、電力損失ＰTが大きくなり、（４）式によれば、維持放電パルスの立ち上がり時間ｔrが大きくなる。
ここで、この立ち上がり時間ｔrが大きくなった場合、立ち上がりの途中で弱放電が起こり、パネルの表示品質が劣化することが知られている。
【００１７】
一方、前記した図１３の維持放電パルス発生回路では、電荷回収用コンデンサＣ1は、大容量、高耐圧かつ高周波の充放電電流を流せる能力が必要とされるので、高価な電解コンデンサ等が用いられる。
また、電源投入時には、電荷回収用コンデンサＣ1の蓄積電荷は０であり充電に時間がかかる。
したがって、この充電のために、電圧Ｖs／２を供給する別系統の外部電源を設ける必要がある。さらに、この外部電源は、Ｘ側共通ドライバ用とＹ側共通ドライバ用の２つ必要であり、共振用コイルＬも２つ必要となる。
【００１８】
他方、図１５の維持放電パルス発生回路では、振動防止用ダンピング抵抗Ｒが存在し、前記した式（３）の中のＲに加算されるため、消費電力の損失となる。
また、図１５においては、Ｘ電極とＹ電極を１つの共通ドライバで共通駆動する構成であるため、実駆動時には、回路配線が長くなる。したがって配線抵抗が大きくなるので、消費電力の損失が増大する。
また、回路配線が長いため、維持放電パルスの伝搬特性が劣化し、パネルに表示される画像に雑音が生じる。これと同時に、輻射雑音が発生するため、周辺機器の動作にも影響を与えるおそれがある。
【００１９】
以上のような問題点は、ＰＤＰが大画面になればなるほど、著しく現れる。
また、図１５において、出力端子Ｐ1及びＰ2から、維持放電パルス発生回路を見ると、その回路素子の構成が非対称であり、Ｘ電極に加えられる維持放電パルス波形と、Ｙ電極に加えられる維持放電パルス波形が異なるので、ＰＤＰの放電品質及び表示品質が悪化する。
【００２０】
この発明は、以上のような事情を考慮してなされたものであり、大画面の表示装置であっても、表示品質を下げることなく、無効電力を低減させ、少ない部品点数で省電力化を図ることのできる表示装置の駆動回路を提供することを課題とする。
【００２１】
【課題を解決するための手段】
この発明は、制御電極と維持電極とで形成される放電対を複数個備えた表示装置の駆動回路であって、前記制御電極と維持電極に電圧を交互に印加する維持回路部と、制御回路部とからなり、前記維持回路部が、放電対となる制御電極と維持電極との間に形成される電極間容量の両端に直列に接続された第１及び第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子の間に直列に接続された共振コイルとから構成される共振回路部と、電源ラインと接地ラインとの間に直列接続された２つのスイッチング素子から構成される第１及び第２のスイッチング回路部とからなり、前記第１及び第２のスイッチング回路部のスイッチング素子間の接続点と、前記第１及び第２のスイッチング素子のコイルが接続されていない側の接続点とがそれぞれ接続され、さらに前記共振回路部の前記第１及び第２のスイッチング素子それぞれに直列に第１及び第２のダイオードが接続され、前記第１のスイッチング素子と共振コイルとの接続点と前記第２のスイッチング回路部のスイッチング素子間の接続点との間に、直列接続された第５のスイッチング素子と第３のダイオードが接続され、前記第２スイッチング素子と共振コイルとの接続点と前記第１のスイッチング回路部のスイッチング素子間の接続点との間に、直列接続された第６のスイッチング素子と第４のダイオードが接続され、かつ前記第１のダイオードと第２のダイオードの向きが等しく、前記第３のダイオードと第４のダイオードの向きが等しく、前記第１のダイオードと第３のダイオードの向きが異なるように接続され、前記制御回路部が、前記維持回路部の各スイッチング素子を制御することを特徴とする表示装置の駆動回路を提供するものである。
【００２２】
【発明の実施の形態】
この発明の駆動回路が適用される表示装置は、主として、ＰＤＰを対象とするが、これに限定されるものではない。
制御電極とは従来のＰＤＰにおけるＹ電極に相当する電極であり、維持電極とはＸ電極に相当する電極である。
また、維持回路部は、ＰＤＰの選択されたセルの放電を維持するためのパルス電圧を生成する「維持放電パルス発生回路」に相当する。
制御回路部は、ＰＤＰの制御電極，維持電極及びアドレス電極（Ａ電極）に加えるパルス電圧の出力タイミングを制御する複数のスイッチング素子をオン又はオフするタイミング制御信号を生成する部分である。
【００２３】
また、前記第１及び第２のスイッチング素子それぞれに並列接続される第３及び第４のスイッチング素子をさらに備えたことを特徴とする駆動回路を提供するものである。
さらに、前記第１，第２，第３及び第４のスイッチング素子それぞれにダイオードが直列接続され、このダイオードの向きが、電極間容量の端子へ向かう順方向の向きであることを特徴とする駆動回路を提供するものである。
【００２４】
また、この発明は、前記共振回路部の前記第１及び第２のスイッチング素子それぞれに直列に第１及び第２のダイオードを接続し、前記第１のスイッチング素子と共振コイルとの接続点と前記第２のスイッチング回路部のスイッチング素子間の接続点との間に、直列接続された第５のスイッチング素子と第３のダイオードを接続し、前記第２スイッチング素子と共振コイルとの接続点と前記第１のスイッチング回路部のスイッチング素子間の接続点との間に、直列接続された第６のスイッチング素子と第４のダイオードを接続し、さらに前記第１のダイオードと第２のダイオードの向きが等しく、前記第３のダイオードと第４のダイオードの向きが等しく、前記第１のダイオードと第３のダイオードの向きが異なることを特徴とする駆動回路を提供するものである。
【００２５】
また、この発明は、表示装置に係るものであり、表示パネルと、前記したような構成のいずれかを持つ駆動回路とからなる表示装置であって、前記表示パネルが複数個の領域に分割され、前記駆動回路が、それぞれの分割領域内に存在する制御電極及び維持電極を分割領域ごとに別々に制御することを特徴とする表示装置を提供するものである。
【００２６】
さらに、複数個の領域に分割された表示パネルと、表示パネルの制御電極及び維持電極を分割領域ごとにそれぞれ制御する複数の駆動回路と、１つのインダクタ素子とからなり、前記各駆動回路が、前記したような第３または第４の構成を持つ駆動回路の中に含まれる第１及び第２のスイッチング素子間の接続点に、共通的に前記インダクタ素子が直列接続されることを特徴とする表示装置を提供するものである。
ここで、前記各駆動回路が、制御電極及び維持電極を制御する際に前記インダクタ素子を流れる共振電流のタイミングが互いに異なってもよい。
【００２７】
この発明は、同数の制御電極と維持電極とが交互に平行配置され、かつ所定数の前記制御電極からなる第１の制御電極群と所定数の維持電極からなる第１の維持電極群とが一方の側面に引き出され、所定数の前記制御電極からなる第２の制御電極群と所定数の維持電極からなる第２の維持電極群が他方の側面に引き出され、前記第１の制御電極群の電極と第２の維持電極群の電極及び第２の制御電極群の電極と第１の維持電極群の電極でそれぞれ放電対を形成してなる表示パネルと、前記第１の制御電極群と第１の維持電極群とが接続された第１の制御部と、前記第２の制御電極群と第２の維持電極群とが接続された第２の制御部とから構成され、前記第１の制御部が、前記第１の制御電極群に属する制御電極のそれぞれに選択電圧を加える第１走査部と、前記第１の維持電極群に属する維持電極に維持出力電圧を加える第１駆動部とからなり、前記第２の制御部が、前記第２の制御電極群に属する制御電極のそれぞれに選択電圧を加える第２走査部と、前記第２の維持電極群に属する維持電極に維持出力電圧を加える第２駆動部とからなり、前記第１及び第２駆動部が、放電対となる制御電極と維持電極との間に形成される電極間容量の両端に直列に接続された第１及び第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子の間に直列に接続された共振コイルとから構成される共振回路部と、電源ラインと接地ラインとの間に直列接続された２つのスイッチング素子から構成される第１及び第２のスイッチング回路部とからなり、第１及び第２のスイッチング回路部のスイッチング素子間の接続点と、前記第１及び第２のスイッチング素子のコイルが接続されていない側の接続点とがそれぞれ接続されていることを特徴とする表示装置を提供するものである。
【００２８】
また、この発明の表示装置において、前記第１の走査部に接続された第１の制御電極群が奇数番目の制御電極であり、前記第１の駆動部に接続された第１の維持電極群が偶数番目の維持電極であり、前記第２の走査部に接続された第２の制御電極群が偶数番目の制御電極であり、前記第２の駆動部に接続された第２の維持電極群が奇数番目の維持電極であり、前記第１の制御電極群に加えられる選択電圧は前記第１駆動部から第１走査部に与えられたものであり、前記第２の制御電極群に加えられる選択電圧は前記第２駆動部から第２走査部に与えられたものとしてもよい。
【００２９】
【実施例】
図１に、この発明の実施例におけるＰＤＰの構成図を示す。
図１において、この発明のＰＤＰは、パネル２と、パネルの駆動回路とから構成される。
パネル２自体は、従来のものと同様に、互いに平行に配置された制御電極（Ｙ電極１０）と維持電極（電極１１）とからなる一対の主電極と、これらの電極に垂直な方向に延びたアドレス電極（Ａ電極９）とからなり、主電極とアドレス電極の交差部分がいわゆる画素となる。
【００３０】
パネルの駆動回路は、Ｙ電極の制御を行うスキャンドライバ７，Ｘ電極及びＹ電極に交互に電圧をかけて放電の維持を行わせる維持放電パルス発生回路８，表示アドレスを選択するＡ電極を駆動するＡ側ドライバ６，及びスキャンドライバ７，維持放電パルス発生回路８，Ａ側ドライバ６をそれぞれ制御する制御回路１とから構成される。
【００３１】
制御回路１は、スキャンドライバ７を制御するスキャンドライバ制御部３，Ａ側ドライバ６を制御する表示データ制御部４，維持放電パルス発生回路８を制御するパルス制御部５とから構成される。
パルス制御部５から維持放電パルス発生回路８に対して、タイミング制御信号（ＩＮ１〜ＩＮ６）が出力される。このタイミング制御信号（ＩＮ１〜ＩＮ６）は、後述する維持放電パルス発生回路８に含まれるスイッチング素子のオン，オフを制御する信号である。
このような構成を持つこの発明のＰＤＰにおいて、特に維持放電パルス発生回路８の内部構成及び制御方法に特徴を有する。
以下、維持放電パルス発生回路８の内部構成の実施例について説明する。
【００３２】
第１実施例
図２に、この発明の第１実施例の維持放電パルス発生回路の構成図を示す。
この回路は、図１に示した維持放電パルス発生回路８に対応するものであり、図１４に示した従来のＰＤＰの共通ドライバ１１７にも適用できる。
図２において、図１５に示した従来の回路と同様に、Ｘ電極及びＹ電極を電源電圧Ｖsあるいは接地電圧にクランプするためのスイッチング素子Ｑ1，Ｑ2，Ｑ3及びＱ4を設ける。スイッチング素子Ｑ1とＱ2とが電源電圧Ｖsと接地電圧との間に直列接続され、スイッチング素子Ｑ3とＱ4とが電源電圧Ｖsと接地電圧との間に直列接続される。スイッチング素子Ｑ1，Ｑ2，Ｑ3及びＱ4は、スイッチング回路部を構成する。
【００３３】
この発明の第１実施例では、図２に示すような、コイルＬ、スイッチング素子Ｑ5及びＱ6で構成される共振回路部を備える点を特徴とする。図２では、共振回路部にダイオードＤ1及びＤ2を含んでいるが、このダイオードは必ずしも必要ではない。
この共振回路部は、Ｘ電極とＹ電極間に蓄積された電極間容量（パネル容量Ｃp）を放電する際に発生する電流を共振させるためのものである。
【００３４】
図２に示すように、スイッチング素子Ｑ5，Ｑ6とコイルＬとは直列接続され、スイッチング素子Ｑ5とＱ6のそれぞれの一端がパネル容量ＣPの両端に接続される。
コイルＬは、スイッチング素子Ｑ5とＱ6の間に配置される。
また、スイッチング素子Ｑ5の他の一端は、スイッチング素子Ｑ1及びＱ2の接続点Ｐ5と接続され、スイッチング素子Ｑ6の他の一端はスイッチング素子Ｑ3及びＱ4の接続点Ｐ6と接続される。ダイオードＤ1は接続点Ｐ5の方向へ向き、ダイオードＤ2は接続点Ｐ6の方向へ向いている。
図２のＩＮ１からＩＮ６は、各スイッチング素子のオン／オフを制御するためのタイミング制御信号の入力端子であり、これらの端子は、制御回路１に接続される。
【００３５】
スイッチング素子Ｑ1からＱ6は、通常ＭＯＳ  ＦＥＴを用いるが、これに限るものではなく他のタイプのＦＥＴやトランジスタを用いてもよい。
また、スイッチング素子Ｑ5及びＱ6に並列接続されるダイオードＤ1及びＤ2は、放電電流の逆流防止用に設けられるものであるが、スイッチング素子Ｑ5及びＱ6が持つリカバリーダイオードが利用できる場合には不要である。
【００３６】
次に、図２に示したこの発明の維持放電パルス発生回路の制御動作について説明する。
図４に、各スイッチング素子に対するタイミング制御信号（ＩＮ１〜ＩＮ６）と、Ｘ電極及びＹ電極（図２のＰ1，Ｐ2）に出力される信号のタイムチャートを示す。
初期状態において、すべてのスイッチング素子Ｑ1〜Ｑ6がオフ状態にあるとする。また、図２において、スイッチング素子Ｑ1，Ｑ2に放電電流を供給する電源をＶs（１）とし、スイッチング素子Ｑ3，Ｑ4に放電電流を供給する電源をＶs（２）とする。供給する電源電圧の値は、いずれもＶsとする。
【００３７】
まず、制御回路１からタイミング制御信号ＩＮ１，ＩＮ４がそれぞれスイッチング素子Ｑ1，Ｑ4に与えられ、スイッチング素子Ｑ1，Ｑ4をオン状態にする。ここでＩＮ１は“Ｌ”論理信号であり、Ｌｏｗレベルでスイッチング素子がオンになるものとする。また、ＩＮ４は“Ｈ”論理信号であり、Ｈｉｇｈレベルでスイッチング素子がオンになるものとする。
【００３８】
スイッチング素子Ｑ1とＱ4がオンになると、パネル容量Ｃpが充電され、このパネル容量の両端（Ｐ1−Ｐ2間）にかかる電圧はＶsに固定される。
すなわち、パネル容量Ｃpの端子Ｐ1にかかる出力１が＋Ｖsとなる。
これによって、Ａ電極によって選択されていたセル内に放電が起こり、放電電流が流れる。この放電電流は、電源Ｖs（１）から供給されたものである。
【００３９】
次に、スイッチング素子Ｑ1及びＱ4をオフとした後、タイミング制御信号ＩＮ５をＬｏｗとしてスイッチング素子Ｑ5をオンにする。
Ｑ5をオンにすることにより、パネル容量ＣpとコイルＬとが共振回路を形成し、パネル容量Ｃpに蓄積されていた電荷が共振電流として流れ出し、この後、コイルＬを介してパネル容量Ｃpが逆極性に再充電される。すなわち、端子Ｐ2にかかる出力２の電圧値が正の方向に増加する。
【００４０】
次に、Ｑ5をオフにした後、タイミング制御信号ＩＮ２及びＩＮ３によってスイッチング素子Ｑ2及びＱ3をオンにすると、パネル容量Ｃpの端子間（Ｐ1−Ｐ2）電圧が−Ｖsに固定される。すなわち、パネル容量Ｃpの端子Ｐ2にかかる出力２が＋Ｖsとなる。このときの放電電流は、電源Ｖs（２）から供給されたものである。
次に、Ｑ2及びＱ3をオフにした後、スイッチング素子Ｑ6をオンにする。これにより、前記したようにパネル容量ＣpとコイルＬによって共振回路が形成され、パネル容量Ｃpが再充電される。
【００４１】
このように、この発明では、共振回路を構成するスイッチング素子Ｑ5及びＱ6を用いてパネル容量の再充電をしているので、この再充電のための供給電力を削減でき、パネル表示に必要な消費電力を低減できる。
また、この実施例では、共振用のコイルＬは１つ設ければよいので、Ｘ側共通ドライバとＹ側共通ドライバを別々に備える場合に比べて、部品点数の削減ができる。
【００４２】
さらに、パネル容量の端子Ｐ1，Ｐ2から見ると、この維持放電パルス発生回路の素子構成は左右対称であり、かつＸ電極とＹ電極に加えられる維持放電パルス波形（出力１及び出力２）は正負交互に対称となる。したがってＰＤＰの放電品質、表示品質が長期間維持できる。
【００４３】
また、図２の実施例では、制御信号ＩＮ５，ＩＮ６の“Ｌｏｗ”レベルの時間を、回路素子で決まる共振周期に等しくなるよう調節すると、電流の振動を防止できるので、従来の図１５のようなダンピング抵抗Ｒが不要となる。
図２のスイッチング素子Ｑ1〜Ｑ6のオン抵抗の和は最大で３Ω程度であり、回路配線の抵抗及び電極抵抗はパネルサイズと配線長に依存するが、３Ω程度である。
一方、従来のダンピング抵抗Ｒは、一般的に、十数Ωから数十Ω程度である。したがって、この発明の第１実施例では、ダンピング抵抗Ｒが不要となるために、前記（３）式に示した電力損失を４割以下に抑えることができ、低消費電力化を図ることができる。
【００４４】
第２実施例
図３に、この発明の第２実施例の維持放電パルス発生回路の構成図を示す。
図３において、図２のダイオードＤ1，Ｄ2の代わりに、スイッチング素子Ｑ7及びＱ8がそれぞれスイッチング素子Ｑ5及びＱ6と並列に設けられる点が、図２と異なる。また、スイッチング素子Ｑ7，Ｑ8はそれぞれタイミング制御信号ＩＮ７，ＩＮ８によってオン，オフの制御がされるものとする。
すなわち、コイルＬの一方の端子は、スイッチング素子Ｑ5及びＱ7に接続され、コイルＬの他方の端子はスイッチング素子Ｑ6及びＱ8に接続される。
【００４５】
図５に、図３の第２実施例のタイミング制御信号（ＩＮ１〜ＩＮ８）と出力信号（出力１，出力２）のタイムチャートを示す。
図５において、ＩＮ１からＩＮ６のオン及びオフのタイミングは、図４と同じである。
図５においては、スイッチング素子Ｑ5と同じタイミングで、ＩＮ８によりスイッチング素子Ｑ8をオンし、スイッチング素子Ｑ6と同じタイミングで、ＩＮ７によりスイッチング素子Ｑ7をオンする。スイッチング素子Ｑ8，Ｑ7のオフについても同様である。
このようなスイッチング制御により、図４と同じような共振回路を形成し、パネル容量Ｃpの再充電を行う。
この第２実施例では、図５に示すように、図４と同じような出力が得られるため、第１実施例と同様に、放電品質及び表示品質の維持等の効果を奏する。
【００４６】
さらに、第２実施例では、スイッチング素子Ｑ5，Ｑ6，Ｑ7及びＱ8をオン・オフするタイミングを調整することによって、維持放電パルス波形（出力１及び出力２）の立ち上がり時間を短縮できる。
たとえば、Ｑ5をオンにするタイミングを、Ｑ8をオンにするタイミングよりもわずかに（たとえば、０．１μｓｅｃ）前とし、さらにＱ6をオンにするタイミングを、Ｑ7をオンにするタイミングよりもわずかに（たとえば、０．１μｓｅｃ）前とすれば、維持放電パルス波形（出力１及び出力２）の立ち上がりが速くなる。これは、あらかじめコイルＬに逆起電力を貯えておくことにより、共振電流の伝搬時間が短縮されるからである。
【００４７】
ダイオード及びスイッチング素子をオンにする瞬間には、これらの素子は等価的に容量で表わされるので、スイッチング時間は有限な値となる。
ダイオード及びスイッチング素子のスイッチング時間が等しければ、スイッチングのタイミングを調整することによって、立ち上がり時間を最高で１／２に短縮できる。また、この立ち上がり時間が１／２になると、電力損失も１／２になることが知られている。
このように維持放電パルス波形の立ち上がりが速くなると、維持放電パルス立ち上がり途中で発生していた弱放電が低減できるので、ＰＤＰの表示品質の劣化を防止できる。
【００４８】
第３実施例
図６に、この発明の第３実施例の維持放電パルス発生回路の構成図を示す。
図６において、スイッチング素子Ｑ5からＱ8のそれぞれに対して、直列に逆電流阻止用ダイオードＤ1からＤ4を設ける点が、図３と異なる。ここで、ダイオードＤ1，Ｄ4は、接続点Ｐ5からパネル容量端子Ｐ2への順方向の向きに接続され、ダイオードＤ2，Ｄ3は、接続点Ｐ6からパネル容量端子Ｐ1への順方向の向きに接続される。
この図６の構成においても、図５と同様なタイミングの維持放電パルスを発生することができ、第２実施例と同様の効果を奏することができる。
【００４９】
第４実施例
図７に、この発明の第４実施例の維持放電パルス発生回路の構成図を示す。
図７において、コイルＬの一方の端子Ｐ3がスイッチング素子Ｑ5とＱ6に共通の接続点と接続され、コイルＬの他方の端子Ｐ4が、スイッチング素子Ｑ7とＱ8に共通の接続点と接続される点が図６と異なる。
また、この図７の維持放電パルス発生回路では共振回路の経路も図６と異なるが、図５と同様なタイミングでタイミング制御信号を制御することで、第２実施例と同様の効果を奏することができる。
【００５０】
第５実施例
図８に、前記した図１のＰＤＰの構成とは異なるこの発明のＰＤＰの構成図を示す。
前記したＰＤＰでは、Ｘ電極とＹ電極とを１つの共通ドライバで制御する構成について示したが、図８では、表示パネルの左右両側に、各セルに対応するＸ電極とＹ電極を分離して構成し、かつ表示パネルの左右両側にそれぞれ独立した維持放電パルス発生回路及びスキャンドライバを設ける。スキャンドライバ（７ａ，７ｂ）は、前記した第１走査部、第２走査部に相当し、維持放電パルス発生回路（８ａ，８ｂ）は第１駆動部、第２駆動部に相当する。
維持放電パルス発生回路には、前記した第１実施例から第４実施例に示した回路のうちいずれかを用いることができる。
【００５１】
図８において、パネル２の左側にＹ電極１５を制御するスキャンドライバ７ａと、維持放電パルス発生回路８ａを設ける。
維持放電パルス発生回路８ａのパネル容量に接続される端子のうち一方の端子Ｐ12はスキャンドライバ７ａと接続され、さらにそれぞれのＹ電極１５（Ｙ1，Ｙ3，…）と接続される。また、他方の端子Ｐ22はパネル左側のＸ電極１７（Ｘ2，Ｘ4，…）と接続される。
【００５２】
同様に、パネル２の右側には、Ｙ電極１６を制御するスキャンドライバ７ｂと、維持放電パルス発生回路８ｂを設け、維持放電パルス発生回路８ｂの端子Ｐ11はスキャンドライバ７ｂ及びＹ電極１６（Ｙ2，Ｙ4，…）に接続され、端子Ｐ21はパネル右側のＸ電極１８（Ｘ1，Ｘ3，…）と接続される。
【００５３】
図８の構成では、あるセルに対応するＸ電極とＹ電極は、互いにパネルの異なる方向から延びている。たとえば、パネル２の左方向から延びたＹ電極（Ｙ1，Ｙ3）に対しては、パネル２の右側方向から延びたＸ電極（Ｘ1，Ｘ3）とが対応する。
【００５４】
このような構成を採用することにより、従来のような共通ドライバを用いた場合にパネルの左右間に長く引きまわされていた配線をなくすことができる。したがって、Ｘ電極及びＹ電極を制御する配線長を短くできるので、配線抵抗が小さくなり、共振電流の減衰を低減できると共に、ＰＤＰ全体としての消費電力を削減できる。
【００５５】
第６実施例
ここでは、この発明の維持放電パルス発生回路を利用して、ＰＤＰパネルを分割駆動する実施例を示す。
図９に、パネル分割駆動をする場合のＰＤＰの構成図を示す。ここで、パネル２を４つのブロック（Ｃp1，Ｃp2，Ｃp3，Ｃp4）に分割して表示させる場合の実施例を示しているが、これに限定するものでなく、分割数は任意の自然数でよい。
【００５６】
図９において、分割したパネルブロック（Ｃp1，Ｃp2，Ｃp3，Ｃp4）ごとに、この発明の維持放電パルス発生回路（８１，８２，８３，８４）を接続する。各維持放電パルス発生回路は、前記した第１実施例から第４実施例のうちいずれかを用いることができる。各維持放電パルス発生回路（８１，８２，８３，８４）は、図１に示したものと同様に、対応する各パネル領域のＸ電極及びＹ電極に接続され、制御回路１中のパルス制御部５からのタイミング制御信号によって図４又は図５に示したようなタイミングでそれぞれ制御される。
なお、図９においては、説明のためにパネル内のＡ電極及びＡ側ドライバ、制御回路内の表示データ制御部を省略しているが、図１に示したものと同様に備える必要がある。
【００５７】
ところで、図９において、均等に４分割した各ブロックのパネル容量（Ｃp1〜Ｃp4）は、それぞれパネル容量全体の１／４となる。
前記した式（３）において、直列抵抗Ｒの値が一定であるとすると、各ブロックのパネル容量がそれぞれ１／４となるので、各ブロックの電力損失は、それぞれ１／２となる。すなわち、図９のように、ＰＤＰパネルを４つに分割して駆動させた場合は、パネル２の全体としても、電力損失は１／２に低減することができる。
【００５８】
したがって、ＰＤＰパネルを分割駆動させた場合は、分割数に応じて維持放電パルス発生回路が必要となるが、パネル全体の消費電力を低減させることができる。
【００５９】
第７実施例
ここでは、第６実施例のようにＰＤＰパネルを分割駆動する場合に、各維持放電パルス発生回路に含まれるコイルＬを共通利用する場合の構成を示す。
すなわち、ただ一つのコイルＬを維持放電パルス発生回路の外部に設け、各維持放電パルス発生回路内部には共振用のコイルＬは設けない構成の実施例を示す。
【００６０】
図１０に、この発明の第７実施例のＰＤＰの構成図を示す。
ここで、維持放電パルス発生回路９１，９２，９３，９４は、図６又は図７の端子Ｐ3とＰ4間に接続されたコイルＬを除いて、第３実施例又は第４実施例で示したものを用いる。
【００６１】
図１０において、コイルＬはただ一つだけ設けられ、コイルＬの一方の端子は各維持放電パルス発生回路（９１，９２，９３，９４）の端子Ｐ3に接続され、コイルＬの他方の端子は、各コイルＬの他方の端子は、各維持放電パルス発生回路（９１，９２，９３，９４）の端子Ｐ4に接続される。
パネル２、スキャンドライバ７、制御回路１などは、図９と同様である。なお、図１０も４分割駆動の場合の構成を示しているが、分割数はこれに限るものではない。
【００６２】
ところで、各維持放電パルス発生回路（９１，９２，９３，９４）は、対応する分割ブロックの放電を維持するために共通化したコイルＬを用いる。
コイルＬは１つしかないので、維持放電パルス発生回路すべてが同じタイミングでコイルＬを利用することはできないが、各分割ブロックのＸ，Ｙ電極に加える出力信号のタイミングをずらすことで、１つのコイルＬを共通利用することが可能となる。
【００６３】
図１１に、この発明の第７実施例の構成における各信号のタイムチャートを示す。
ここで、Ｘ1，Ｘ2，Ｘ3，Ｘ4は、各維持放電パルス発生回路の端子Ｐ2から出力され、各分割ブロックのパネルのＸ電極に加えられる出力信号の波形を示し、Ｙ1，Ｙ2，Ｙ3，Ｙ4は、各維持放電パルス発生回路の端子Ｐ1から出力され、スキャンドライバ７に与えられる出力信号の波形を示す。
また、ＶLは、共通化されたコイルＬに加えられるコイル電圧波形である。
図１１において、信号Ｙ1、信号Ｘ1は、それぞれ図４及び図５の出力１、出力２に対応するものであり、交互に正電圧ＶSのパルス信号が加えられている。
【００６４】
前記したように、図２、図６等のスイッチング素子Ｑ5をオンとしたとき、コイルＬを介してパネル容量Ｃpを再充電するための共振電流ＶLが流れるが、スイッチング素子Ｑ5をオンするタイミングは、図１１においては、信号Ｙ1の立ち下がり、信号Ｘ1の立ち上がりのタイミングに相当する。すなわち、このタイミングで、コイルＬに図１１に示すようなＶL1の波形の信号が流れる。
【００６５】
言い換えれば、信号Ｘ1と信号Ｙ1によって制御される分割ブロックの維持放電の制御をする際に、コイルＬを利用するのは、このＶL1のタイミングだけであり、他の分割ブロックの維持放電の制御をするタイミング（たとえばＶL2，ＶL3，ＶL4等の出力時）には、コイルＬに信号を流さない。
【００６６】
図１１においては、各維持放電パルス発生回路から出力される信号Ｙ1，Ｙ2，Ｙ3，Ｙ4の出力タイミング及び信号Ｘ1，Ｘ2，Ｘ3，Ｘ4の出力タイミングを一定間隔でずらしている。
このようにタイミングをずらすことで、各維持放電パルス発生回路から出力される信号Ｘ2，Ｙ2によって発生されるコイル電圧ＶL2、信号Ｘ3，Ｙ3によって発生されるコイル電圧ＶL3、信号Ｘ4，Ｙ4によって発生されるコイル電圧ＶL4は異なるタイミングで出力される。すなわち、各維持放電パルス発生回路がコイルＬを利用するタイミングが重なることがない。
【００６７】
したがって、図１０のように構成したＰＤＰの分割駆動を行う場合には、コイルＬの数を減らせるので、図９の場合に比べて、より少ない部品点数でＰＤＰの駆動回路を構成することができる。さらに、各維持放電パルス発生回路によってコイルＬに加えられるコイル電圧ＶLのタイミングが分散し、コイルＬにかかる電圧値が低くおさえられるので、雑音輻射を低減させることができる。
【００６８】
なお、第５実施例のように、各分割ブロックごとに、表示パネルの左右に維持放電パルス発生回路を別々に設けて左右独立に共振回路を構成してもよい。この場合には、さらに配線長が短くなることによる効果が得られる。
【００６９】
【発明の効果】
この発明によれば、表示パネルの容量を充放電する場合に発生する、発光に寄与しない無効電力を有効に再利用することができ、かつ少ない部品点数で、表示パネルの消費電力を低減できる。
また、この発明によれば、主電極に加えられる維持放電パルス信号の立ち上がり時間を速くすることができるので、表示パネルの表示品質の劣化を防止できる。
【００７０】
さらに、スキャンドライバと表示パネルの駆動回路を表示パネルの左右両側にそれぞれ独立に配置して、表示パネルの左側に延伸された維持電極と制御電極は左側の駆動回路及びスキャンドライバに接続され表示パネルの右側に延伸された維持電極と制御電極は右側の駆動回路及びスキャンドライバに接続されているので、表示パネルの左右間を結ぶ配線をなくし、配線長を短くすることができ、配線抵抗の減少、共振電流の低減及び消費電力の抑制が可能となる。
【００７１】
また、この発明の駆動回路が共振回路部を複数個備えて表示パネルを分割駆動する場合には、表示パネルの容量値を下げることができるので、より低消費電力化が可能となる。さらに、共振回路部の共振コイルを共有化し、かつ分割駆動するタイミングを分散させることにより、部品点数の削減と雑音輻射の低減ができる。
【図面の簡単な説明】
【図１】この発明の実施例のＰＤＰの構成図である。
【図２】この発明の第１実施例の維持放電パルス発生回路の構成図である。
【図３】この発明の第２実施例の維持放電パルス発生回路の構成図である。
【図４】この発明の第１実施例のタイミング制御信号のタイムチャートである。
【図５】この発明の第２実施例のタイミング制御信号のタイムチャートである。
【図６】この発明の第３実施例の維持放電パルス発生回路の構成図である。
【図７】この発明の第４実施例の維持放電パルス発生回路の構成図である。
【図８】この発明の第５実施例におけるＰＤＰの構成図である。
【図９】この発明の第６実施例において、パネル分割駆動をする場合のＰＤＰの構成図である。
【図１０】この発明の第７実施例において、パネル分割駆動をする場合のＰＤＰの構成図である。
【図１１】この発明の第７実施例におけるタイミング制御信号のタイムチャートである。
【図１２】従来のＰＤＰの構成図である。
【図１３】従来の維持放電パルス発生回路の構成図である。
【図１４】従来のＰＤＰの構成図である。
【図１５】図１４のＰＤＰに備えられた維持放電パルス発生回路の構成図である。
【符号の説明】
１  制御回路
２  パネル
３  スキャンドライバ制御部
４  表示データ制御部
５  パルス制御部
６  Ａ側ドライバ
７  スキャンドライバ
８  維持放電パルス発生回路
９  Ａ電極
１０  Ｙ電極
１１  Ｘ電極
Ｑ１，……Ｑ８  スイッチング素子
Ｄ１，……Ｄ４  ダイオード
Ｌ  コイル
Ｃｐ  パネル容量
ＩＮ１，……ＩＮ８  タイミング制御信号
Ｖｓ  電源電圧
【図１】
0004240241.tif 000004
【図２】
0004240241.tif 000005
【図３】
0004240241.tif 000006
【図４】
0004240241.tif 000007
【図５】
0004240241.tif 000008
【図６】
0004240241.tif 000009
【図７】
0004240241.tif 000010
【図８】
0004240241.tif 000011
【図９】
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【図１０】
0004240241.tif 000013
【図１１】
0004240241.tif 000014
【図１２】
0004240241.tif 000015
【図１３】
0004240241.tif 000016
【図１４】
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【図１５】
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