(57)【特許請求の範囲】
【請求項１】
階調表示可能な表示装置の列電極駆動回路であって、
漸次レベルシフトする値を有する複数の階調電圧をそれぞれ中継する増幅器と当該増幅器の出力に接続されその出力電圧を分圧して逓減された階調電圧を生成する分圧回路とを有する階調電圧生成手段と、
画素又は所定表示単位毎に、前記階調電圧のうちのいずれかを当該画素又は表示単位の階調レベルを示す画像信号に応じて選択し出力する選択手段と、を有し、
前記階調電圧生成手段は、
所定モードにおいて前記階調電圧のうち所定数の所定階調レベルに対応する階調電圧を生成する分圧回路を当該増幅器の出力から電気的に分離し又はその分圧作用による当該増幅器の出力電流供給を略不能にさせることにより当該分圧回路に無効出力させ、
前記選択手段は、前記所定モードにおいて前記階調電圧のうち有効出力されている階調電圧のうちのいずれかを選択し、
前記分圧回路は、高電位が付される第１の接続端と低電位が付される第２の接続端とを有しかつこれら第１及び第２の接続端の電位差について分圧をなし、これら接続端は、前記増幅器の出力ライン間に結合され、当該接続端の一方のみが、当該出力ライン間の導通経路を開閉させるスイッチ回路を介して当該出力ラインに結合され、前記分圧回路の無効出力時には、前記スイッチ回路により当該経路を開放する制御が行われる、列電極駆動回路。
【請求項２】
請求項１に記載の列電極駆動回路であって、
前記所定モードは、複数のサブモードを含み、前記階調電圧生成手段は、サブモード毎に有効出力させるべき分圧回路が定められている、ことを特徴とする列電極駆動回路。
【請求項３】
請求項１に記載の列電極駆動回路であって、
前記所定モードの内容を指定する制御信号を受信する手段を有し、前記階調電圧生成手段は、前記制御信号に応じて前記分圧回路を無効／有効出力させるための制御を行う、ことを特徴とする列電極駆動回路。
【請求項４】
請求項１に記載の列電極駆動回路であって、
有効出力させるべき特定階調電圧は、最大階調電圧値から最小階調電圧値までの電圧範囲において前記所定モードに準じて選抜された階調電圧値が割り当てられる、ことを特徴とする列電極駆動回路。
【請求項５】
請求項４に記載の列電極駆動回路であって、
前記特定階調電圧は、最大階調電圧及び／又は最小階調電圧を含む、ことを特徴とする列電極駆動回路。
【請求項６】
請求項４又は５に記載の列電極駆動回路であって、
前記特定階調電圧は、前記電圧範囲において略等間隔で漸次順位付けされた階調電圧値が割り当てられる、ことを特徴とする列電極駆動回路。
【請求項７】
請求項１に記載の列電極駆動回路であって、
前記所定モードにおいて入力画像信号に係るビット列を基に当該所定モードにより指定される呈示すべき階調レベルを表す規定ビット数のビット列を形成するデータ処理を行うデータ処理手段をさらに有し、
前記選択手段は、前記データ処理手段により得られる新たなビット列による入力データに応じて選択状態を決定し、
前記階調電圧生成手段は、前記所定モードにおいて、当該新たなビット列により指定することの可能な階調レベルに対応する階調電圧を当該有効出力させるべき階調電圧としている、ことを特徴とする列電極駆動回路。
【請求項８】
請求項７に記載の列電極駆動回路であって、
前記データ処理手段は、入力画像信号に係るビット列の上位の少なくとも１ビットの内容を下位ビットに用いて前記規定ビット数のビット列を形成する、ことを特徴とする列電極駆動回路。
【請求項９】
請求項７又は８に記載の列電極駆動回路であって、
前記データ処理手段は、少なくとも１ビットの固定値を下位ビットに用いて前記規定ビット数のビット列を形成する、ことを特徴とする列電極駆動回路。
【請求項１０】
請求項８又は９に記載の列電極駆動回路であって、
前記データ処理手段は、最大階調電圧及び／又は最小階調電圧を指定することのできる値を有しうるよう前記規定ビット数のビット列を形成する、ことを特徴とする列電極駆動回路。
【請求項１１】
請求項１ないし１０のうちいずれか１つに記載の列電極駆動回路であって、
前記所定モードは、最大階調レベル数よりも少ない数の階調レベルを呈示すべき少なくとも１つのモードである、ことを特徴とする列電極駆動回路。
【請求項１２】
請求項１１に記載の列電極駆動回路であって、
前記所定モードは、表示動作に必要な数の階調レベルを呈示すべきモードと、強制的に指定される階調レベルを呈示すべきモードとを含む、ことを特徴とする列電極駆動回路。
【請求項１３】
請求項１ないし１２のうちいずれか１つに記載の列電極駆動回路であって、
前記階調電圧生成手段の出力は、他に増幅器を介さずに前記選択手段に供給され、前記選択手段も他に増幅器を介さずにその選択出力をなすことを特徴とする列電極駆動回路。
【請求項１４】
請求項１ないし１３のうちいずれか１つに記載の列電極駆動回路を用いた表示装置。
【請求項１５】
請求項１４に記載の表示装置であって、当該表示装置の待機状態に応じて前記所定モードの内容が規定されることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置に関し、特に多階調表示又は多色表示可能な表示装置に用いられる列電極駆動回路に関する。
【０００２】
【従来の技術】
例えば液晶表示装置においては、多数の画素（領域）が表示領域全域にわたりマトリクス状又はこれに等価な配置形態で形成され、これら画素に対応する液晶媒体部分にそれぞれ、当該画素情報に応じた電界を付与するための行及び列電極が設けられている。行電極は、その表示領域において水平方向に延在する導電体パターンであり、列電極は、同領域において垂直方向に延在する導電体パターンである。
【０００３】
アクティブマトリクス型液晶表示装置の多くは、画素毎に各液晶媒体部分を個別に駆動する能動素子としての例えばＴＦＴ（薄膜トランジスタ）を備えており、行電極が当該ＴＦＴのゲートに、列電極が当該ＴＦＴのソースに接続される。通常、画像信号の水平走査期間毎に、所謂走査ラインに対応する当該行電極のうちの１つが選択され、その選択された行電極にこれに接続されるＴＦＴ群を同時にアクティブにするゲート電圧が供給される。一方、当該列電極からは、当該ラインの画像を表示するために、アクティブにされたＴＦＴ群に当該ラインの画像に応じたソース電圧（画素情報信号）が供給される。このように行及び列電極の電圧供給を行う駆動回路が、それぞれ設けられる。
【０００４】
【発明が解決しようとする課題】
列電極駆動回路の典型的なものの１つに、当該表示装置に要求される種々の階調レベルに必要な数の階調電圧を生成し、画素情報信号の各々につき当該画素情報に応じた階調電圧のいずれかを選択してその選択した階調電圧を個々に対応する列電極に供給するようにしたものがある。この駆動回路は、階調電圧全てを増幅器を介して出力するよう構成されている。また、列電極の各々に出力端が接続される増幅器を備えるタイプの列電極駆動回路もある。
【０００５】
本発明者は、前者は、必要な表示階調レベル数が少ない場合にも絶えずその全ての増幅器を稼働することになり、当該増幅器及びその周辺回路に多大な消費電力をかけてしまう傾向にあることに気づいた。また、後者においても、表示画像の１ライン分のドット数に対応する極めて多数の増幅器を絶えず稼働させることになるので、やはり多大な消費電力が必要となり、今後の高解像度化によるドット数の増加を考慮すると、益々消費電力の増大化が進むと予想した。
【０００６】
特に最近のエレクトロニクス機器では、表示機能をこれまでより増して重要視する移動電話などの携帯機器や着用（ウェラブル）機器が登場し、限られたバッテリ容量による長時間動作以外にも高い表示性能が求められる状況が認識されるところである。
【０００７】
本発明は、上述した点に鑑みてなされたものであり、その目的とするところは、消費電力を削減することのできる列電極駆動回路及びこれを用いた表示装置を提供することにある。
【０００８】
本発明の他の目的は、消費電力を削減し、限られた電源容量で長時間の動作をさせることのできる携帯又は着用型機器に好適な駆動回路及びこれを用いた表示装置を提供することである。
【０００９】
本発明のさらに他の目的は、実質的な表示機能を犠牲にすることなく、省電力化を図ることのできる駆動回路及びこれを用いた表示装置を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様による駆動回路は、階調表示可能な表示装置の列電極駆動回路であって、漸次レベルシフトする値を有する複数の階調電圧をそれぞれ入力する増幅器を有する階調電圧生成手段と、画素又は所定表示単位毎に、前記増幅器の各出力信号のうちのいずれかを当該画素又は表示単位の階調レベルを示す画像信号に応じて選択し出力する選択手段と、を有し、前記階調電圧生成手段は、所定モードにおいて前記増幅器のうち所定数の所定階調レベルに対応する増幅器の電源供給を断としその他の増幅器には電源供給を行い、前記選択手段は、前記所定モードにおいて前記増幅器のうち電源供給されている増幅器の出力信号のうちのいずれかを選択する、列電極駆動回路としている。
【００１１】
この態様によれば、当該所定モードにおいて表示に不要な階調レベルのための階調電圧を出力する増幅器の電力消費をなくすことが可能となる。また、下記強制モードのときにも対応することができ、省電力化を積極的に行うことができて好ましい。また、選択手段は不稼働となった増幅器と稼働のままの増幅器とに適合して選択動作するので、適正な階調電圧を選択することができる。なお、ここで言う「画素又は所定表示単位」は、本発明が複数画素からなるような所定表示単位で画像を形成するような表示装置のための駆動回路をもカバーしうることを意図したものである。
【００１２】
本態様において、前記所定モードは、複数のサブモードを含み、前記階調電圧生成手段は、サブモード毎に電源供給すべき増幅器が定められているものとすることができる。これは、呈示すべき階調レベルの数の種類が複数ある場合に適合したものであり、省電力化のための細やかな制御が可能となる。また、前記所定モードの内容を指定する制御信号を受信する手段を有し、前記階調電圧生成手段は、前記制御信号に応じて前記増幅器の電源供給を制御するようにすることもできる。
【００１３】
また、電源供給すべき増幅器に入力する特定階調電圧は、最大階調電圧値から最小階調電圧値までの電圧範囲において前記所定モードに準じて選抜された階調電圧値が割り当てられるものとすることができる。ここでは、前記特定階調電圧は、最大階調電圧及び／又は最小階調電圧を含むようにするのが好ましい。これにより、少数階調レベルの表示モードに移行しても規定の階調電圧範囲を有効活用することが可能となる。特に、最大階調電圧及び最小階調電圧の双方を特定階調電圧に採用した場合は最大限に活用され、少数階調レベルの表示モード時に表示品質の低下を極力抑えることができる。
【００１４】
どちらか一方を採用した場合には構成上有利になることもある。前記特定階調電圧は、前記電圧範囲において略等間隔で漸次順位付けされた階調電圧値が割り当てられるものとすることができるが、補正特性のある形で敢えて不均等の間隔で順位付けがなされる場合もある。
【００１５】
他方、前記所定モードにおいて入力画像信号に係るビット列を基に当該所定モードにより指定される呈示すべき階調レベルを表す規定ビット数のビット列を形成するデータ処理を行うデータ処理手段をさらに有し、前記選択手段は、前記データ処理手段により得られる新たなビット列による入力データに応じて選択状態を決定し、前記階調電圧生成手段は、前記所定モードにおいて、当該新たなビット列により指定することの可能な階調レベルに対応する階調電圧を入力とする増幅器を当該電源供給すべき増幅器としている、ことを特徴とする列電極駆動回路とすることができる。このようなデータ処理及びこれに対応する構成によれば、呈示すべき階調レベル数に合わせて画像信号データビット数が変わっても、当該選択手段の選択態様を同じにしたままで当該階調電圧生成手段の有効出力を適正に選択することができる。或いは後述する強制モードが指定されたときにこれに合致しないデータビット数の画像信号が入力されていても、同様に適正な選択がなされる。ここで、前記データ処理手段は、入力画像信号に係るビット列の上位の少なくとも１ビットの内容を下位ビットに用いて前記規定ビット数のビット列を形成するものとしたり、前記データ処理手段は、少なくとも１ビットの固定値を下位ビットに用いて前記規定ビット数のビット列を形成するものとしたりすることができる。より好ましいのは、前記データ処理手段は、最大階調電圧及び／又は最小階調電圧を指定することのできる値を有しうるよう前記規定ビット数のビット列を形成するものとすることである。これにより、規定の階調電圧範囲の有効利用を実現することができるのである。
【００１６】
また、上記目的を達成するために、本発明の第２の態様による駆動回路は、階調表示可能な表示装置の列電極駆動回路であって、漸次レベルシフトする値を有する複数の階調電圧をそれぞれ中継する増幅器と当該増幅器の出力に接続されその出力電圧を分圧して逓減された階調電圧を生成する分圧回路とを有する階調電圧生成手段と、画素又は所定表示単位毎に、前記階調電圧のうちのいずれかを当該画素又は表示単位の階調レベルを示す画像信号に応じて選択し出力する選択手段と、を有し、前記階調電圧生成手段は、所定モードにおいて前記階調電圧のうち所定数の所定階調レベルに対応する階調電圧を生成する分圧回路を当該増幅器の出力から電気的に分離し又はその分圧作用による当該増幅器の出力電流供給を略不能にさせることにより当該分圧回路に無効出力させ、前記選択手段は、前記所定モードにおいて前記階調電圧のうち有効出力されている階調電圧のうちのいずれかを選択する、列電極駆動回路としている。この態様によっても、当該所定モードにおいて表示に不要な階調レベルのための階調電圧を出力するための分圧回路における消費電力が削減される。
【００１７】
なお、この態様において、前記分圧回路は、高電位が付される第１の接続端と低電位が付される第２の接続端とを有しかつこれら第１及び第２の接続端の電位差について分圧をなし、これら接続端は、前記増幅器の出力ライン間に結合され、当該接続端の少なくとも一方は、当該出力ライン間の導通経路を開閉させるスイッチ回路を介して当該出力ラインに結合され、前記分圧回路の無効出力時には、前記スイッチ回路により当該経路を開放する制御が行われるものとすることができ、階調電圧生成手段が分圧作用による増幅器の出力電流供給を略不能にさせる場合は、前記分圧回路は、高電位が付される第１の接続端と低電位が付される第２の接続端とを有しかつこれら第１及び第２の接続端の電位差について分圧をなし、これら接続端は、前記増幅器の出力ライン間に結合され、当該接続端の一方のみが、当該出力ライン間の導通経路を開閉させるスイッチ回路を介して当該出力ラインに結合され、前記分圧回路の無効出力時には、前記スイッチ回路により当該経路を開放する制御が行われるものとすることにより、強制モード又はこれと同じ階調呈示をなす表示モードのときに選択手段の選択態様を変えなくとも適正に所望の階調電圧を出力させることができる。すなわち、かかる無効出力時には、分圧出力端は当該分圧回路の増幅器出力と接続されたままの一方の接続端に付された高電位又は低電位とほぼ等しい電位となるので、分圧出力端に呈するレベルが選択手段により選ばれても、その一方接続端の電位に対応する（分圧されていない）特定の階調電圧が選択されることになる。これにより簡単に強制モード及びこれに等価なモードを実現することができる。
【００１８】
本態様にも、上述した特徴と同様に、前記所定モードは、複数のサブモードを含み、前記階調電圧生成手段は、サブモード毎に有効出力させるべき分圧回路が定められている点や、前記所定モードの内容を指定する制御信号を受信する手段を有し、前記階調電圧生成手段は、前記制御信号に応じて前記分圧回路を無効／有効出力させるための制御を行う点、有効出力させるべき特定階調電圧は、最大階調電圧値から最小階調電圧値までの電圧範囲において前記所定モードに準じて選抜された階調電圧値が割り当てられる点、前記特定階調電圧は、最大階調電圧及び／又は最小階調電圧を含む点、前記特定階調電圧は、前記電圧範囲において略等間隔で漸次順位付けされた階調電圧値が割り当てられる点、前記所定モードにおいて入力画像信号に係るビット列を基に当該所定モードにより指定される呈示すべき階調レベルを表す規定ビット数のビット列を形成するデータ処理を行うデータ処理手段をさらに有し、前記選択手段は、前記データ処理手段により得られる新たなビット列による入力データに応じて選択状態を決定し、前記階調電圧生成手段は、前記所定モードにおいて、当該新たなビット列により指定することの可能な階調レベルに対応する階調電圧を当該有効出力させるべき階調電圧としている点、前記データ処理手段は、入力画像信号に係るビット列の上位の少なくとも１ビットの内容を下位ビットに用いて前記規定ビット数のビット列を形成する点、前記データ処理手段は、少なくとも１ビットの固定値を下位ビットに用いて前記規定ビット数のビット列を形成する点、前記データ処理手段は、最大階調電圧及び／又は最小階調電圧を指定することのできる値を有しうるよう前記規定ビット数のビット列を形成する点、といった特徴を加味させることができる。そして各特徴に特有の効果を期待することができる。
【００１９】
上記第１及び第２の態様においては、前記所定モードは、最大階調レベル数よりも少ない数の階調レベルを呈示すべき少なくとも１つのモードであることとしたり、前記所定モードは、表示動作に必要な数の階調レベルを呈示すべきモードと、強制的に指定される階調レベルを呈示すべきモードとを含むものとして実現できる。また、前記階調電圧生成手段の出力は、他に増幅器を介さずに前記選択手段に供給され、前記選択手段も他に増幅器を介さずにその選択出力をなすようにすることにより、さらに電力削減効果を増進させることができる。
【００２０】
本発明はまた、上述したような駆動回路を用いた表示装置を提供するものでもある。適用される表示装置が携帯電話のような機器である場合、通話動作の如き主たる動作モードではなく通話動作を待機するようなモードにあるか否か又はその待機の状態に応じて当該所定モードの内容すなわちその表示階調数を決めるようにする形態とすることができる。待機モードでは、ユーザはその表示性能についてあまり重要視しないのが普通である。したがって、このようなモードにおいて、表示階調数を減らすことは実質的に表示性能を落としたことにはならず、このような側面と相俟って上述したような駆動回路の消費電力の削減を図ることは極めて好都合となるのである。
【００２１】
【発明の実施の形態】
以下、本発明の実施例を、添付図面を参照して詳細に説明する。
【００２２】
図１は、本発明の一実施例による液晶表示装置におけるマトリクス駆動回路の概略的構成を示している。
【００２３】
図１において、このマトリクス駆動回路１０は、所定の表示領域内に画素駆動用の能動素子として例えば電界効果型の薄膜トランジスタ（ＴＦＴ）２１が各画素に対応して配置されたアクティブマトリクス型液晶表示（ＬＣＤ）装置の表示パネル２０を駆動するように構成されている。
【００２４】
表示パネル２０において、ＴＦＴ２１はＹ行Ｘ列のマトリクス状に配列され、ＴＦＴ２１のゲート電極は、行毎に当該表示領域を水平方向に平行に走るゲートバスラインに接続され、ＴＦＴ２１のソース電極は、列毎に当該表示領域を垂直方向に平行に走るソースバスラインに接続される。ＴＦＴ２１のドレイン電極は、個々に画素電極２３に接続され、基本的にはこの画素電極２３によって個々の画素領域が画定される。
【００２５】
表示パネル２０はさらに、当該画素電極に対向し間隙をもって配される共通電極２５を備えている。かかる間隙には、図示せぬ液晶媒体が封入されており、共通電極２５は、ここでは当該表示領域の全域にわたり延在している。ＴＦＴ２１は、ゲートバスラインを通じて供給されるゲート制御信号により行毎に選択的にオンとなる一方、オンとされたＴＦＴに対してソースバスラインを通じて供給される画素電圧又は画素（情報）信号たるソース信号のレベルにより当該画素情報に応じた駆動状態にさせられる。画素電極２３には、かかる駆動状態に応じた電位がそのドレイン電極により与えられる。この付与された画素電極電位と共通電極２５に供給される電圧レベルとの差によって定まる強度の電界により、液晶媒体の配向が画素電極毎に制御される。よって液晶媒体は、画素毎にその画素情報に応じて図示せぬバックライトシステムからの背面照射光や正面側からの外光（又はフロントライトシステムからの入射光）を変調することができる。かかる液晶表示パネルの他の詳細な構成及び動作については、種々様々な文献で周知であるので、これらの文献に委ねここではこれ以上の説明はしないものとする。
【００２６】
駆動回路１０は、主に、信号制御部３０と、基準電圧生成部４０と、列駆動手段としてのソースドライバ５０と、行駆動手段としてのゲートドライバ６０とを備えている。
【００２７】
信号制御部３０は、図示せぬ信号供給手段からの赤（Ｒ），緑（Ｇ）及び青（Ｂ）用の各画像データ信号“data”、ドットクロック信号ＣＬＫ並びに水平及び垂直同期信号を含む同期信号ＳＹＮＣを受信する。信号制御部３０は、受信した画像データ信号をクロック信号ＣＬＫ及び同期信号ＳＹＮＣのタイミングに基づいて表示パネル２０に適正な画像データ信号“data′”を生成しこれをソースドライバ５０に転送する。また、信号制御部３０は、クロック信号ＣＬＫ及び同期信号ＳＹＮＣに基づいて、ソースドライバ５０を同期動作させる制御信号Ｓｔと、ゲートドライバ６０を制御するための制御信号Ｇｃとを生成する。
【００２８】
電圧生成部４０は、図示せぬ電源系からの供給電圧Ｖに基づいて、ソースドライバ５０及びゲートドライバ６０に必要な電源電圧を生成し供給する。電圧生成部４０はまた、供給電圧Ｖに基づいて、表示パネル２０における共通電極２５に適正な電圧信号Ｖcomを生成し供給する。
【００２９】
ソースドライバ５０は、Ｒ，Ｇ，Ｂの画像データ信号各々についてのディジタル−アナログ変換器を有しており、各色の画像データ信号は水平走査期間毎にアナログ変換され、１つの水平走査期間において表示すべき画素情報片群（すなわち１ライン分の画素情報）を担う画素信号群が各色につき生成される。これら画素信号は、各々が所定表示単位としての少なくとも１つの画素についての階調レベルを示す画像信号に相当するものであって、１の水平走査期間の始まりから次の水平走査期間が到来するまで保持されるとともに、個々に対応するソースバスラインに供給される。なお、ソースドライバ５０に供給される制御信号Ｓｔが、アナログ変換やソースバスラインへの電圧供給等の表示動作における水平走査期間等のタイミングを定める基礎となっている。
【００３０】
ゲートドライバ６０は、信号制御部３０からの制御信号Ｇｃに応じて、表示パネル２０におけるゲートバスラインを選択的にアクティブにし、例えば所定の高電圧をバスラインに順次選択的に供給する。アクティブにされたゲートバスラインは、それに接続される各ＴＦＴをオン状態にする一方、これらのＴＦＴのソースには上記画素信号が供給されるので、各ＴＦＴは、画素情報に応じた電位をそのドレイン及び画素電極を介して対応の液晶媒体部分に付与しもってその媒体部分の電界及び分子配向状態を定めることになる。かくして当該ライン又は行の画素群全部が同時に上記１ライン分の画素情報に応じて光学変調されることになる。
【００３１】
なお、ソースドライバ５０及びゲートドライバ６０の制御並びに共通電圧信号Ｖcomにより表示パネル２０は実際には所謂交流駆動されるが、説明を簡明とするためにここではその点については言及しないものとする。但し本実施例は、こうした交流駆動の形態を排除するものではないことに留意すべきである。
【００３２】
次に、ソースドライバ５０の構成を説明する。
【００３３】
図２は、ソースドライバ５０の概略的な構成を機能ブロック図にて示しており、電圧生成部４０からの供給電圧ＶＳ，ＶＰは、階調電圧生成回路２に供給される。階調電圧生成回路２は、当該表示パネルが必要とする最大数（本例では６４）の階調電圧（以下、＃０〜＃６３と表記する）を生成するものであり、詳細は後述する。階調電圧生成回路２にはまた、表示に際し呈示すべき階調レベル数（すなわち現表示動作に必要とされている階調レベル数）に応じた動作モード信号としての制御信号４ｓも供給されている。階調電圧生成回路２にはさらに、現表示動作とは無関係に強制的に呈示すべきものとされる階調レベル数に応じた強制モード信号としての制御信号４ｆが供給されている。
【００３４】
階調電圧生成回路２から出力された階調電圧＃０，＃１，…，＃６３は、データ解読及び電圧選択回路（以下、解読選択回路と略称する）３０，３１，…，３ｘの各入力端に供給される。ここで、ｘは、表示パネル２０の列電極の数である。解読選択回路３０，３１，…，３ｘにはまた、データ変換回路１からのいわゆるシリアル−パラレル変換された画像データ信号がそれぞれの選択制御信号として供給される。解読選択回路は、この選択制御信号に応じて階調電圧のうちのいずれか１つを選択し、その選択した電圧を対応する列電極に供給する。
【００３５】
データ変換回路（Ｓ／Ｐ）１は、入力画像データ信号“data′”をシリアルで受信し取り込む一方で、これを水平走査周期毎にパラレルで出力する機能を有する。より詳しくは、図３に示されるように、当該入力画像データ信号は、本例ではブロック各々が所定表示単位、ここでは１つの画素の情報として６ビットからなる画素データブロックＤ０，Ｄ１，Ｄ２，…，Ｄｘ（ｘは、１ラインにおける当該所定表示単位の数又は表示パネル２０の列電極の数に対応する）の群が時系列上連続的に順次到来する形態を有し、データ変換回路１は、この画素データブロック群を、タイミング信号Ｓｔに基づいて、水平走査周期（Ｈ）毎に保持するとともに１水平走査周期分の画素データブロックの各々を同時に更新出力する。したがって、６ビットの画素データブロックＤ０，Ｄ１，Ｄ２，…，Ｄｘは、図３に「Ｓ／Ｐ１の出力」として示されるように、同時にすなわち並列に解読選択回路３０，３１，３２，…，３ｘに対してそれぞれ出力されることになる。
【００３６】
解読選択回路の各々は、かかる６ビット画素データブロックの並列出力に応じて、対応する階調電圧を選択する。１つの画素データブロックがここでは、６４種類の情報のいずれかを表すので、解読選択回路は、その情報を解読し当該解読結果に対応した階調電圧＃０，＃１，…，＃６３のいずれかを選択することが可能である。かかる解読及び選択の態様は、後述される。
【００３７】
かくして画像データ信号“data′”に応じた階調電圧が、水平走査周期毎に更新されながら列電極に線順次にて供給されることになる。
【００３８】
図４は、階調電圧生成回路２の内部構成を概略的に示している。
【００３９】
図４において、（前段）電圧生成部４０（図１参照）からの階調基礎電圧Ｖｓは、給電点と接地点との間に形成される抵抗素子Ｒ０〜Ｒ６３の直列回路に基づく分圧回路により分圧される。図に示されるように、これら分圧抵抗素子の共通接続点及び接地点からはタップ出力がなされ、この出力各々から分圧電圧Ｖ０〜Ｖ６３が得られる。これら分圧電圧は、個々にバッファ増幅器Ａ０ないしＡ６３の入力になる。これら増幅器は、列電極とのインピーダンス整合をとりつつ入力の分圧電圧に所定の増幅作用（本例では入出力比で１．０）を施すものであり、階調電圧＃０，＃１，…，＃６３として列電極への出力を提供する。
【００４０】
階調電圧生成回路２における本実施例の特徴は、これら増幅器のうちの所定の幾つかは、特定増幅器を担い電圧生成部４０からのアンプ電源電圧ＶＰが供給される形態が固定とされている一方で、残りの増幅器は、所定の省略対象階調レベルに対応する遮断可能増幅器たる不特定増幅器を担い電源電圧ＶＰが選択的に供給される点にある。図４から分かるように、特定増幅器Ａ０，Ａ４，…，Ａ５５，Ａ５９，Ａ６３は、電源ラインの接続が固定であり、その他の不特定増幅器Ａ１〜Ａ３，…，Ａ５６〜Ａ５８，Ａ６０〜Ａ６２は、個々にスイッチ回路ＳＷ１〜ＳＷ３，…，ＳＷ５６〜ＳＷ５８，ＳＷ６０〜ＳＷ６２を介して電源ラインと接続される。そして、これらのスイッチ回路は、共通の制御信号Ｃ０によりオンオフ制御される構成を有している。この制御信号Ｃ０は、上記動作モード信号４ｓと上記強制モード信号４ｆの反転ゲート２００による反転出力との論理和をとるＯＲゲート２０１の出力から得られる。
【００４１】
本例においては電源供給が固定された特定増幅器の数は１６個であり、電圧Ｖ０からＶ６３までの電圧範囲において略均等の間隔で順位付けされた分圧電圧（特定階調電圧）Ｖ０，Ｖ４，…，Ｖ５５，Ｖ５９，Ｖ６３を入力とする増幅器が選定されている。他方、選択的電源供給がなされるのは、残り４８個の不特定増幅器であり、当該電圧範囲において特定階調電圧間の省略対象の階調レベルに対応する中間値を呈する分圧電圧（不特定階調電圧又は中間階調電圧）Ｖ１〜Ｖ３，…，Ｖ５６〜Ｖ５８，Ｖ６０〜Ｖ６２を入力とする増幅器となっている。
【００４２】
［６４階調表示］
この階調電圧生成回路２において、強制モード信号４ｆが強制モードを示さず低レベルであるときに表示動作において指定されている階調数が表示パネル２０の最大階調数である６４である場合には、これに対応する状態（ここでは高レベル）を呈する制御信号４ｓによって制御信号Ｃ０がアクティブとなり選択的電源供給型増幅器に付設されたスイッチ回路がオンとされる。これにより、階調電圧生成回路の全ての増幅器が稼働し、全階調電圧すなわち、階調電圧＃０，＃４，…，＃５５，＃５９，＃６３だけでなく、電圧Ｖ１〜Ｖ３，…，Ｖ５６〜Ｖ５８，Ｖ６０〜Ｖ６２に基づいた階調電圧＃１〜＃３，…，＃５６〜＃５８，＃６０〜＃６２も有効に出力されることになる。
【００４３】
［１６階調表示］
他方、強制モード信号４ｆが強制モードを示さず低レベルであるときに表示動作において指定される階調数が１６である場合には、これに対応する状態（ここでは低レベル）を呈する制御信号４ｓによって制御信号Ｃ０が非アクティブとなり選択的電源供給型増幅器に付設されたスイッチ回路がオフとされる。これにより、当該増幅器は電気的に断とされ（当該階調電圧ラインは開放状態に等しい状態にされ）、永続的電源供給型増幅器Ａ０，Ａ４，…，Ａ５５，Ａ５９，Ａ６３のみが稼働する。したがって、特定の１６個の階調電圧＃０，＃４，…，＃５５，＃５９，＃６３だけが有効な出力を呈することとなる。
【００４４】
強制モード信号４ｆが強制モードを示し高レベルであるときは、表示動作において指定されている階調数に拘わらず制御信号Ｃ０が非アクティブとなりスイッチ回路がオフとされるので、当該特定の１６階調電圧のみが同様に有効出力される。
【００４５】
このような構成の階調電圧生成回路２を擁して、またこれと解読選択回路３０〜３ｘとの共働動作によって、図２に示されるソースドライバ５０は、次のような特有の動作をなす。
【００４６】
通常の６４階調表示の場合、画素データ信号“data′”は１画素当たり６ビット全て有効の形態で到来する。このとき１つの画素データブロックＤｎの形式は、図５のように表すことができる。すなわちＬＳＢからＭＳＢまで、それぞれ任意の２進数値を有するＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５の６ビットが順次配される形態を採る。また、図５にさらに詳しい一例が示されているように、これらのビットの採りうる値と階調電圧との関係が規定される。本例では、当該ビット列が示す２進数の値をそのまま階調電圧の順位番号としている。
【００４７】
上述したように、６４階調表示の場合は、階調電圧生成回路２における全ての増幅器が稼働され全ての階調電圧が有効に出力され解読選択回路３０〜３ｘに供給される。これに対して、解読選択回路３０〜３ｘも、図５に示される関係に基づき、画素データブロックＤｎをデコードしその内容に対応するものは何かを判定して、供給された階調電圧＃０〜＃６３のいずれかを選択する。１水平走査期間分の全画素データブロックは６４種類全ての階調電圧を指定しうるので、全ての階調電圧が有効に出力されるとともにこれらの内からいずれか１つを列電極毎に選択することにより、毎画素６ビット形式の画像データのフルの階調表示が実現されるのである。
【００４８】
これとは異なり通常の１６階調表示の場合は、画素データ信号“data′”は、図６の上段に示されるような１画素当たり４ビット有効の形態で到来する。このとき１つの画素データブロックＤｎの形式は、図６の中段に示されるようなものとすることができる。本例では、上記６４階調表示時のブロック形式を基本的に崩さずに、当該ブロック内ＭＳＢ側からそれぞれ任意の２進数値を有するＱ３，Ｑ２，Ｑ１，Ｑ０の４ビットが順次配されるとともに同ブロック内ＬＳＢ側２ビット位置には当該ビット列の最上位側２ビットＱ３，Ｑ２が順に繰り返される形態を採る（上位ビット再配置形式）。図６の下段は、この形態のさらなる詳細を示しており、これらのビットの採りうる値と階調電圧との関係が規定される。
【００４９】
他方、強制的１６階調表示の場合は、画素データ信号“data′”は、図７の上段に示されるような１画素当たり６ビット全て有効の形態で到来することもある。このとき１つの画素データブロックＤｎの形式は、図７の中段に示されるようなものとすることができる。本例では、上記６４階調表示時のブロック形式を基本的に崩さずに、当該ブロック内ＭＳＢ側からそれぞれ任意の２進数値を有するＱ５，Ｑ４，Ｑ３，Ｑ２の４ビットが順次配されるとともに同ブロック内ＬＳＢ側２ビット位置には元の２ビットＱ１，Ｑ０に代えて当該元のビット列の最上位側の２ビットＱ５，Ｑ４が順に繰り返される形態を採る（上位ビット再配置形式）。図７の下段は、この形態のさらなる詳細を示しており、これらのビットの採りうる値と階調電圧との関係が規定される。
【００５０】
強制的１６階調表示の場合において、画素データ信号“data′”が図６の上段に示されるような１画素当たり４ビット有効の形態で到来するときは、上述した通常の１６階調表示の場合と同様に上位Ｑ３，Ｑ２の２ビットが下位ビットにコピーされる。
【００５１】
結果的に、６ビットデータ入力の場合も４ビットデータ入力の場合も、同じ１６階調電圧を指定することができる。
【００５２】
上述したように、通常／強制１６階調表示の場合は、階調電圧生成回路２における一部の増幅器Ａ０，Ａ４，…，Ａ５５，Ａ５９，Ａ６３のみが稼働され１６種類に限定された階調電圧＃０，＃４，＃８，＃１２，＃１７，＃２１，＃２５，＃２９，＃３４，＃３８，＃４２，＃４６，＃５１，＃５５，＃５９，＃６３だけが有効に出力され解読選択回路に供給される。これに対して、解読選択回路３０〜３ｘも、図６及び図７に示される関係に基づき、画素データブロックＤｎをデコードしその内容に対応するものは何かを判定して、供給された階調電圧＃０，＃４，＃８，＃１２，＃１７，＃２１，＃２５，＃２９，＃３４，＃３８，＃４２，＃４６，＃５１，＃５５，＃５９，＃６３のうちからいずれか１つを選択する。１水平走査期間分の全画素データブロックでもこれら１６種類に限ってしか階調電圧を指定し得ないので、これらの内からいずれか１つを列電極毎に選択することにより、毎画素４ビット形式の画像データの階調表示が適正に実現されるのである。
【００５３】
以上説明したようなソースドライバ５０によれば、少ない階調数の表示モードのときには、不要な階調電圧を出力する増幅器を電気的に断とすることができるので、消費電力が削減されることになる。このような効果は、表示すべき中間調の数が変わりうる表示機器に顕著となる。例えば、携帯電話を代表とする所謂モバイル又はウェラブル機器においては、ユーザが当該機器を操作する機会はそれほど多くなく、むしろ待機動作する時間が圧倒的に長いものである。また、このような機器では、高い表示品質を要求する動作モードから単にツートーン表示で済む動作モードまでバリエーションに富む機能性を有することが多い。したがって、このような待機動作や少数中間調表示モードにおいて、無駄な電力を省くことは実際の動作に適合し合理的でありまた実際の動作等に何ら犠牲を強いることがなく、極めて好ましいのである。
【００５４】
なお、図６及び図７に示されるビット列と階調電圧との関係から分かるように、この１６階調表示時においても、６４階調時と同様に最小階調電圧の＃０と最大階調電圧の＃６３とが用いられる。そして、この最小階調電圧と最大階調電圧との間において略均等に順位づけされるような階調電圧が選ばれる。本実施例では、このような階調電圧の選択（順位付け）を上述した上位２ビット再配置形式にて実現している。このような形式を採ることにより、階調電圧の最大値と最小値との双方を使うことができ当該階調電圧範囲の全域を無駄なく存分に活用することができるとともに、その電圧範囲において略等しい間隔で順位づけられた階調電圧を簡単に選択することができる。
【００５５】
本実施例においては、上位２ビット再配置形式にて１６階調表示時の階調電圧を選定したが、これ以外の選定法もある。図８は、かかる変形選定法による階調電圧生成回路２′の構成を示しており、図４と同等部分には同一の符号が付されている。
【００５６】
図８において図４の構成と異なるのは、最大電圧Ｖ６３を固定出力するように増幅器Ａ６３が絶えず給電される増幅器として選ばれ、これを基準にして４つの電圧ライン毎に絶えず給電される増幅器が選ばれている点である。この点は、図９及び図１０を参照すると明瞭になる。
【００５７】
図９及び図１０は、図６及び図７と同様に、画素データブロックＤｎの形式とともに、選定される階調電圧及び解読選択回路のデコード規則例を示している。図９では、同じく上記６４階調表示時のブロック形式を基本的に崩さずに、当該ブロック内ＭＳＢ側からそれぞれ任意の２進数値を有するＱ３，Ｑ２，Ｑ１，Ｑ０の４ビットが順次配されるとともに同ブロック内ＬＳＢ側２ビット位置には固定値“１１”が割り当てられる形態を採る（最大値基準下位ビット固定形式）。図１０は、強制的１６階調表示の場合において入力画素データブロックとしてＱ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０の６ビットが供給されたときに行われるデータ処理を示しており、元の上位ビット列Ｑ５，Ｑ４，Ｑ３，Ｑ２はそのままにし、その下位側ビット列Ｑ１，Ｑ０の代わりに固定値“１１”を割り当てるようにしている（同じく最大値基準下位ビット固定形式）。
【００５８】
これによれば、当該上位４ビット列が最大値を示したときには６ビットブロックで最大値を示すことになる一方、当該上位４ビット列が最小値を示しても６ビットブロックで最小値を示さないことになる。また図６及び図７における場合と同様に、強制１６階調表示のときには、結果として６ビットデータ入力の場合も４ビットデータ入力の場合も、同じ１６階調電圧を指定することができる。
【００５９】
これらの例から分かるように、最大階調電圧＃６３から下方に丁度４ステップずつ順位が漸減する階調電圧が選ばれる。図６及び図７の場合と比較するために、図１１を参照されたい。図１１は、全体の階調電圧範囲（ここでは階調電圧が完全にリニアに変化する例を挙げている）における階調電圧の順位付けを示したものである。黒丸のポイントは図６及び図７の上位２ビット再配置形式による階調電圧を、白丸のポイントは図９及び図１０の最大値基準２ビット下位固定形式による階調電圧を示している。これから分かるように、前者においては、階調電圧範囲の最大値及び最小値の双方が階調電圧として採用され、その他の階調電圧は当該範囲内において略均等に位置するものが選ばれる。これに対して後者においては、当該最大値が階調電圧として採用され、当該最大値からこれを基準として当該電圧範囲内において全く均等な間隔で位置するものが、その他の階調電圧として選ばれる。
【００６０】
限られたある一定の電圧範囲を有効に活用し階調表示のレンジを犠牲にしない（結果としてより豊富な中間調表現ができる）という点では、前者のものの方が有利である。但し、適用されるシステムによっては、前者における上位２ビットの再配置の処理が、当該処理特有のメモリ機能を必要とするなど構成を複雑化する可能性もあり、データ処理の簡素化の点で後者の方法が有利なときもある。また、後者においては、１６階調表示時には階調電圧＃０，＃１，＃２の分の中間調表示が破棄される形とはなるが、最小階調電圧＃３も十分に低く無視出来るし、また元々６４階調の表示から１６階調の表示への切り替わりは、表示される中間調が粗くなることを意味するので、あまり問題にならないことが多い。
【００６１】
なお、図８による構成に代わるさらなる変形例として、最小電圧Ｖ０を特定階調電圧として固定出力するように増幅器Ａ０が絶えず電源供給されるものとして選ばれ、これを基準にして４つの電圧ライン毎に絶えず給電されかつ他の特定階調電圧を出力する増幅器が選ばれるようにしてもよい。
【００６２】
図１２は、かかる変形例による階調電圧生成回路２″の構成を示しており、図４と同等部分には同一の符号が付されている。
【００６３】
図１２においては、最大電圧Ｖ６３ではなく、最小電圧Ｖ０を固定出力するように増幅器Ａ０が絶えず給電される増幅器として選ばれ、これを基準にして４つの電圧ライン毎に絶えず給電される増幅器が選ばれている点である。この点は、図１３及び図１４を参照すると明瞭になる。
【００６４】
図１３及び図１４は、図６及び図７又は図９及び図１０と同様に、画素データブロックＤｎの形式とともに、選定される階調電圧及び解読選択回路のデコード規則例を示している。図１３では、同じく上記６４階調表示時のブロック形式を基本的に崩さずに、当該ブロック内ＭＳＢ側からそれぞれ任意の２進数値を有するＱ３，Ｑ２，Ｑ１，Ｑ０の４ビットが順次配されるとともに同ブロック内ＬＳＢ側２ビット位置には固定値“００”が割り当てられる形態を採る（最小値基準下位ビット固定形式）。図１４は、強制的１６階調表示の場合において入力画素データブロックとしてＱ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０の６ビットが供給されたときに行われるデータ処理を示しており、元の上位ビット列Ｑ５，Ｑ４，Ｑ３，Ｑ２はそのままにし、その下位側ビット列Ｑ１，Ｑ０の代わりに今度は固定値“００”を割り当てるようにしている（同じく最小値基準下位ビット固定形式）。
【００６５】
これによれば、当該上位４ビット列が最小値を示したときには６ビットブロックで最小値を示すことになる一方、当該上位４ビット列が最大値を示しても６ビットブロックで最大値を示さないことになる。また先の各例と同様に、強制１６階調表示のときには、結果として６ビットデータ入力の場合も４ビットデータ入力の場合も、同じ１６階調電圧の指定をすることができる。
【００６６】
本例によれば、最小階調電圧＃０から上方に丁度４ステップずつ順位が漸増する階調電圧が選ばれる。図１１を参照すると、図８ないし図１０の場合における全ての白丸ポイントが当該直線上原点方向に４ステップシフトした形となる。
【００６７】
したがって、図８ないし図１０の場合と同様にデータ処理の簡素化の点での有利性を持つ。また、１６階調表示時には階調電圧＃６３，＃６２，＃６１の分の中間調表示が破棄される形とはなるが、本例の最大階調電圧＃６０も十分に大きいのでこれらを無視出来ることなどから十分実用的なものとなる。
【００６８】
なお、これまでの説明では下位ビット固定形式において下位ビットを“１１”，“００”に固定する例を述べたが、これ以外の“０１”や“１０”のビットを下位に固定することもできる。すなわち、これら“０１”，“１０”の下位ビットでは、上述したような最大値基準も最小値基準も得られないが、当該最大値又は最小値から若干ずれた値が基準となる形式が提供されることになり、１つの基準値を定めて特定階調電圧を等間隔で選択するという側面では同等であり、同様の作用効果を奏する。
【００６９】
上述した上位ビット再配置形式及び下位ビット固定形式のデータ構成処理は、データ系列“data′”の供給元側に適正な手段を設けて行うようにすることができる。
【００７０】
図１５は、このような例を示したものであり、データ変換回路１の前段にデータ系列“data′”を入力とするデータ処理回路９を配している。データ処理回路９は、基本的に、制御信号４ｓ及び４ｆを受信し、これらに応じて上位ビット再配置形式又は下位ビット固定形式にて当該入力データ系列“data′”の６ビット又は４ビット列を処理して常時６ビットの出力データ系列を生成し、データ変換回路１に転送するようにしている。これによれば、データ変換回路１及び選択回路３０〜３ｘに本発明による変更を強いることがない、という利点がある。
【００７１】
或いは、選択回路３０〜３０ｘは、そのデコード規則自体は不変であるので、当該選択回路の直前に、例えば制御信号４ｓに応答して４ビットデータ時に６ビット選択制御信号に対し不足の２ビットを補うメカニズムに切り換える構成を配備して等価なデータ処理を実現してもよい。
【００７２】
図１６は、このような例であって図６及び図７の上位ビット再配置形式のデータ処理を実現するものの一部を示している。ここでは、データ変換回路１の出力６ビットのうちＬＳＢ側２ビットをそれぞれ一入力としＭＳＢ側２ビットをそれぞれ他入力とするとともに上記制御信号Ｃ０を共に制御入力とするセレクタ９１，９２を設けている。また、選択回路の選択制御入力用上位４ビット入力は、データ変換回路１の上位４ビット出力が直接結合される一方、選択制御入力用下位２ビット入力は、セレクタ９１，９２の出力がそれぞれ供給されるようにしている。セレクタ９１，９２は、上記制御信号Ｃ０に応じていずれか一方の入力を選択し出力することができるので、通常／強制１６階調表示のときにデータ変換回路１の出力６ビットのうちＭＳＢ側２ビットを選択出力し当該上位ビット再配置を達成することができる。
【００７３】
なお、図１６は１つの選択回路（１つ目の選択回路３０）についての構成についてのみ示しているが、他の選択回路についても同様の構成が適用される。また、下位ビット固定形式の場合は、セレクタ９１，９２の他入力として“１１”ビット等の所定の固定ビットを入力するようにすればよい。
【００７４】
他にも、選択回路を表示階調数の切り替わりに伴う階調電圧生成回路２の出力形態の変化に適合させる態様（例えばデータ変換回路１内でのデータ処理など）は幾つも考えられる。
【００７５】
図１７は、本発明による他の実施例のソースドライバに用いられる階調電圧生成回路２Ａを示している。
【００７６】
図１７において、（前段）電圧生成部４０（図１参照）からの階調基礎電圧Ｖｓは、給電点と接地点との間に形成される抵抗素子Ｒ６３，Ｒ６２−５９，Ｒ５８−５５，…，Ｒ３−０の直列回路に基づく粗調分圧回路により分圧される。図１７に示されるように、これら分圧抵抗素子の共通接続点及び接地点からはタップ出力がなされ、この出力各々から１６個の粗調分圧電圧（基本階調電圧）Ｖ０，Ｖ４，…，Ｖ５５，Ｖ５９，Ｖ６３が得られる。これら粗調分圧電圧は、個々に１６個のバッファ増幅器Ａ０′，Ａ４′，…，Ａ５５′，Ａ５９′，Ａ６３′の入力になる。これら増幅器は、上述の例と同様に、対応する列電極とのインピーダンス整合をとりつつ入力の分圧電圧に所定の増幅作用を施すものであり、階調電圧＃０，＃４，…，＃５５，＃５９，＃６３として出力を提供する。
【００７７】
１のバッファ増幅器の出力ラインと次段のバッファ増幅器の出力ラインとの間には、４つ又は５つの抵抗素子による直列回路に基づく微調分圧回路Ｄ４−０，…，Ｄ５９−５５，Ｄ６３−５９が形成される。また、この微調分圧回路の両端は、スイッチ回路ＳＷ０，ＳＷ４Ｌ，ＳＷ４Ｈ，…，ＳＷ５５Ｌ，ＳＷ５５Ｈ，ＳＷ５９Ｌ，ＳＷ５９Ｈ，ＳＷ６３を介して増幅器の出力ラインと接続されている。各スイッチ回路は、先の実施例におけるものと同等の制御信号Ｃ０によりオンオフ制御される。
【００７８】
各スイッチ回路閉成時においては、微調分圧回路によって、階調電圧＃４，…，＃５５，＃５９，＃６３が分圧される。図１７に示されるように、微調分圧回路における分圧抵抗素子の共通接続点からはタップ出力がなされ、この出力各々から上記粗調分圧電圧間の値を有する微調分圧電圧（中間階調電圧）＃１〜＃３，…，＃５６〜＃５８，＃６０〜＃６２が得られる。これら微調分圧電圧は、上記粗調分圧電圧Ｖ０，Ｖ４，…，Ｖ５５，Ｖ５９，Ｖ６３の出力＃０，＃４，…，＃５５，＃５９，＃６３とともに列電極に供給される。
【００７９】
本実施例においては、所定の１６個の階調電圧については増幅器の出力を直接列電極に供給し、他の階調電圧については、当該所定の階調電圧を（さらに細かく）分圧することにより得るようにするとともに、当該他の階調電圧が不要なときにはスイッチ回路により微調分圧回路を電気的にこの階調電圧生成回路から切り離すようにしている。
【００８０】
このような構成によれば、１６階調表示のときはスイッチ回路をオフとすることにより、微調分圧回路が増幅器の負荷にならなくなるので、増幅器は当該微調分圧回路への電流を供給する必要がなくなる。したがって、先の実施例と同様に、消費電力の削減効果が発揮されるのである。
【００８１】
なお、本実施例も、先述した上位ビット再配置形式に基づくものである。すなわち、増幅器を介して出力される特定階調電圧は、図６及び図７に示される順位番号の階調電圧であり、その他の階調電圧は、これ以外の順位番号に係る微調分圧回路の分圧出力によるものとされるのである。
【００８２】
また、本実施例の構成を、既述した最大値基準下位ビット固定形式に基づくものに改変してもよい。この改変例による階調電圧生成回路２Ａ′を示したのが図１８である。図１８の構成は、図９及び図１０に示した最大値基準下位２ビット固定形式に従うものであるが、これに代わって図１３及び図１４に示した最小値基準下位２ビット固定形式はもとより、他の下位ビット固定形式に従うようにしてもよく、それらの構成は当業者にとってはこれまでの説明から自明である。
【００８３】
なお、上記実施例においては、動作モード信号としての制御信号４ｓは、この信号を供給する手段として例えば外部入力端子を当該駆動回路に設けることにより受信可能である。これによれば、当該表示機器内のＣＰＵ等から得られ表示階調数に対応する状態を呈する信号を導き入れることが可能である。
【００８４】
また、強制モード信号としての制御信号４ｆも、同様の形態で受信可能であり、ユーザが例えば簡易表示（省電力）モードにすべく入力操作を行ってその信号状態を決定するようにすることができる。また、当該表示機器内のＣＰＵ等においてバッテリの充電量が所定レベル以下であると判断されたときにこの制御信号４ｆをアクティブにして自動的に強制的簡易表示（省電力）モードに移行させるようにしてもよい。
【００８５】
以上、代表的実施例及びその変形例を説明したが、本発明は、これだけに限定されることなく種々改変した実施例が見い出されることは勿論である。例えば、階調電圧は図１１のようなものではなく所定の補正特性を有する値とすることも可能であるし、６４個及び１６個の階調電圧ではなくこれらとは異なる数の階調電圧を生成する場合でも本発明は適用可能である。
【００８６】
また、２種類の表示モードに限定されずに、例えば６４階調，３２階調，１６階調，…のそれぞれの表示モードについて同様に適正な階調電圧の出力回路の電気的分離を行うようにしてもよい。この場合、かかる電気的分離は階層的になされることになる。
【００８７】
図１９は、上位ビット再配置形式に準じた３ビットの画素データによる表示すなわち８階調表示の際のデータブロックＤｎの構成及び結果として得られる特定階調電圧の順位番号を示しており、ここでは当該表示装置における最多の階調レベル数の表示を行わせる６ビットに足りない分の３ビットに対し、入力の３ビット全てを割り当てている。図２０は、同じく上位ビット再配置形式に準じた２ビットの画素データによる表示すなわち４階調表示の際のデータブロックＤｎの構成及び結果として得られる特定階調電圧の順位番号を示しており、ここでは当該足りない分の４ビットに対し、入力の２ビットを順次２回繰り返し割り当てている。図２１は、これも同じく上位ビット再配置形式に準じた１ビットの画素データによる表示すなわち２階調表示の際のデータブロックＤｎの構成及び結果として得られる特定階調電圧の順位番号を示しており、ここでは当該足りない分の５ビット全てに対し、入力の１ビットを割り当てている。上位ビット再配置形式だけでなく、各表示モードについて下位ビット固定形式を採用することも可能である。
【００８８】
多段階表示に対応する階調電圧生成回路の具体例を、図２２及び図２３に示す。
【００８９】
この構成は、６，４，３及び１ビットの画素データによる他段階の階調数切換と強制的な省電力表示モードとに対応するようにしたものである。この構成はまた、先の図４の構成を拡張させたものであり、上位ビット再配置形式を採用している。
【００９０】
この階調電圧生成回路２ｍにおいては、６，４，３及び１ビットの画素データによる表示形態にそれぞれ対応してアクティブとなる制御信号Ｃ６，Ｃ４，Ｃ３及びＣ１と強制表示モードにおいてアクティブとなる制御信号Ｃｘとを用いている。これら制御信号は図２４に示される表の如く規定される。これによれば、通常表示モードのとき（制御信号Ｃｘが非アクティブのとき）には、呈示すべき階調レベル数に対応して制御信号Ｃ６，Ｃ４，Ｃ３及びＣ１のいずれかがアクティブ（高レベル）となり、強制表示モードのときは、制御信号Ｃｘがアクティブ（高レベル）となり、他の制御信号の状態に拘わらず、呈示させる階調レベルの数を２とすべきことを示している。
【００９１】
このような制御信号に応じて、指定される表示モードに必要な増幅器のみを稼働させるようにしたのが図２２及び図２３であり、図６，図１９及び図２１とともに確認されたい。なお、強制モードのときにも選択回路３０〜３ｘに適切な制御信号を得るべく画素データの処理をするものである。この点は、これまでの記載から明らかである。
【００９２】
かくして呈示すべき階調レベル数が３段階以上に分かれていても、各段階に応じた（木目細かな）適切な省電力化を実現することができる。
【００９３】
図２２及び図２３の構成に代わるものとしては、図２５及び図２６に示されるものがある。
【００９４】
この構成は、６，４，３及び１ビットの画素データによる他段階の階調数切換と強制的な省電力表示モードとに対応するようにしたものである。この構成はまた、先の図１７の構成を拡張させたものであり、上位ビット再配置形式を採用している。
【００９５】
この階調電圧生成回路２ｍＡにおいても、同等の制御信号Ｃ６，Ｃ４，Ｃ３及びＣ１，Ｃｘを用いており、当該制御信号に応じて、指定される表示モードに必要な分圧回路のみに上流側増幅器の出力を供給させるようにしている。本例も、図６，図１９及び図２１並びに図２４とともに確認されたい。
【００９６】
上記実施例においては、強制モードのときには例えばフルのビット数の画素データが入力しても図７や図１０、図１４のような処理（多数ビット列の示す値を間引くようにする処理）を行って選択対象となる階調レベルの数を減らすとともに階調電圧生成回路においては当該選択対象以外の階調電圧の生成のための回路要素を電気的に切り離しているが、かかる間引き処理を行わなくとも適正な省電力化のための強制モードを実現することができる。
【００９７】
図２７は、このような強制モードを実現する構成を示している。この階調電圧生成回路２Ｂは、図１７の構成に改変を加えたものに相当する。これによれば、通常表示モードを指定する制御信号４ｓは、ＯＲゲート２０２及びＡＮＤゲート２０３の各一入力とされ、強制表示モードを指定する制御信号４ｆは、ＯＲゲート２０２の他入力とされかつ反転ゲート２０４を介してＡＮＤゲート他入力に供給される。ＯＲゲート２０２の出力は、各微調分圧回路の高電位が付される上流側スイッチ回路ＳＷ４Ｌ，…，ＳＷ５５Ｌ，ＳＷ５９Ｌ，ＳＷ６３の制御入力部に供給される。ＡＮＤゲート２０３の出力は、各微調分圧回路の低電位が付される下流側スイッチ回路ＳＷ０，ＳＷ４Ｈ，…，ＳＷ５５Ｈ，ＳＷ５９Ｈの制御入力部に供給される。
【００９８】
このような構成により、制御信号４ｆがアクティブ（高レベル）となったときにはゲート２０２の出力はアクティブ（高レベル）となって当該上流側スイッチ回路がオンとされるとともに、ゲート２０３の出力は非アクティブ（低レベル）となり、当該下流側スイッチ回路がオフとされる。この状態では、それぞれ分圧回路として機能しなくなり、上流側スイッチ回路が当該増幅器出力間の導通経路を閉じてはいるが下流側スイッチ回路がこれを開放するので、増幅器の出力間において分圧作用による微調分圧回路を通じた電流が流れない。またこのとき各微調分圧回路の分圧出力端はいずれも、その上流側供給電圧に略等しい電圧を呈することとなる。これは概して、当該分圧出力端は選択回路３０〜３ｘを介して当該表示装置の列電極に結合されることになるが、その列電極を含めた信号系統は負荷として容量成分が主であり微調分圧回路の分圧抵抗成分は無視できることに起因する。
【００９９】
例えば強制モード時に入力画素データのビット列が“０００００１”である場合を考える。この場合、該当の選択回路は電圧＃１を選択することになるが、当該ビット列の値に対応する分圧回路Ｄ４−０においては下流スイッチＳＷ０が開放し上流スイッチＳＷ４Ｌが閉じた状態となるので、＃１の出力としては、増幅器Ａ４′の出力が抵抗Ｒ３，Ｒ２，Ｒ１を通じたものとなる。これに対し該当の選択回路は、上記間引き処理を行わずデータ“０００００１”に対応する選択を行うので、そのまま＃１の出力を選択することとなる。しかしながら、この出力＃１は、選択回路を介し表示領域において非常に長く延在する列電極と結合するので、上述したような状態の負荷を伴うことになり、実質的に抵抗Ｒ３，Ｒ２，Ｒ１が分圧回路を形成せず、増幅器Ａ４′の出力電圧とほぼ同じ値の電圧が＃１の電圧となる。図２７の矢印（ｉ）が指す部分図はこの様子を表したものである。同様にして、＃２や＃３の電圧が選択されたときも増幅器Ａ４′の出力電圧とほぼ同じ値の電圧が出力されることになる。
【０１００】
したがって、選択回路は、データ“００００１０”（＃４に対応）のときだけでなく“０００００１” （＃１に対応），“００００１０” （＃２に対応），“００００１１” （＃３に対応）のときにも＃４の特定階調電圧を出力することになる。他の微調分圧回路においても同様に上流側の特定階調電圧が分圧出力とされる。よって、上述したような間引き処理に拠らずに適正な強制表示モードが達成されるのである。
【０１０１】
なお、強制モードに限らず、通常の４ビット表示モードにおいて同様のスイッチ制御を行い選択回路側の間引き処理を省略するようにしてもよい。このような改変例は、図２８及び図２９に示される。
【０１０２】
図２８は上流側スイッチ回路のみを設けた一例の階調電圧生成回路２Ｃを示し、図２９は下流側スイッチ回路のみを設けた他の例の階調電圧生成回路２Ｄを示している。当該一例によれば、強制モード時及び通常４ビット表示モード時のいずれにおいても当該上流側スイッチ回路が開となり、各分圧回路に付される低電位がほぼ等しくその分圧出力端に呈されることになる。当該他の例によれば、強制モード時及び通常４ビット表示モード時のいずれにおいても当該下流側スイッチ回路が開となり、各分圧回路に付される高電位がほぼ等しくその分圧出力端に呈されることになる。そしてどちらの例においても間引き処理を必要としないで済むことになるのである。
【０１０３】
なお、このように分圧出力端を上側か又は下側の特定階調電圧にする特徴は、図１８の構成や図２５及び図２６の構成などにも適用可能であることは勿論である。
【０１０４】
また、これまでは、階調電圧の順位づけを等間隔でなす趣旨のみ説明したが、必ずしもこれに限らない。ここで述べた「略等間隔」の程度は幅広く解釈されるべきである。
【０１０５】
また、上述においては、列電極に対して行毎にすなわち線順次にて画素信号を更新出力する例を挙げたが、これに限定されることなく、画素又は所定表示単位毎にすなわち点順次にて画素信号を更新出力する形態に改変することも可能である。例えばＬＴＰＳ（低温ポリシリコン）系のＴＦＴが形成される表示パネルにおけるソースドライバの一部又はこれに結合する付帯回路において、図３の「Ｓ／Ｐ１の入力」に示されるような画素情報片の列として供給される形式のシリアル入力に同期又は応答して同じく画素情報片の列の形式でシリアル出力をなし列電極を列順次に駆動するようにしてもよいことは勿論である。この場合、データ変換回路１は不要となる場合がある。
【０１０６】
さらに注記するに、これまでは、階調電圧生成回路の構成として、増幅器の稼働／不稼働によるものと分圧回路出力の有効／無効によるものとの２つのタイプについて説明したが、適宜これら２つのタイプを組み合わせることも可能である。
【０１０７】
またさらに付言すれば、これまでの説明では、階調電圧＃０のラインは増幅器を介しているが、この増幅器を省略してもよい場合がある。したがって、本発明は、このような場合を排除するものではないことに留意すべきである。
【０１０８】
他にも本発明は、請求項に記載の保護範囲に逸脱することなく当業者が適宜改変例を創作することのできるものである。
【図面の簡単な説明】
【図１】  本発明が適用されるマトリクス駆動回路の概略的構成を示すブロック図。
【図２】  本発明によるソースドライバの構成を示すブロック図。
【図３】  図１のソースドライバにおけるデータ変換回路の動作を示すタイムチャート。
【図４】  図１のソースドライバにおける階調電圧生成回路の一構成例を示す図。
【図５】  画像データ信号中の画素データブロックの構成及びその値と対応する階調電圧との関係を示す模式図。
【図６】  １６階調表示時における画像データ信号中の画素データブロックの一構成例及びその値と対応する階調電圧との関係を示す模式図。
【図７】  強制モードにおいて６ビット画像データが入力されたときの画素データブロックの構成例示す図。
【図８】  図４の構成の変形例を示す図。
【図９】  図８の構成に採用される、１６階調表示時における画像データ信号中の画素データブロックの他の構成例及びその値と対応する階調電圧との関係を示す模式図。
【図１０】  図８の構成に採用される、強制モードにおいて６ビット画像データが入力されたときの画素データブロックの構成例示す図。
【図１１】  画素データブロックの一構成例と他の構成例とを比較するための、階調電圧値とその順位との関係を示すグラフ。
【図１２】  図８の構成に代わる図４の構成の変形例を示す図。
【図１３】  図１２の構成に採用される、１６階調表示時における画像データ信号中の画素データブロックの他の構成例及びその値と対応する階調電圧との関係を示す模式図。
【図１４】  図１２の構成に採用される、強制モードにおいて６ビット画像データが入力されたときの画素データブロックの構成例示す図。
【図１５】  画素データブロックの処理形態の一例を示すブロック図。
【図１６】  画素データブロックの処理形態の他の例を示すブロック図。
【図１７】  ソースドライバにおける階調電圧生成回路の他の構成例を示す図。
【図１８】  図１７の構成の変形例を示す図。
【図１９】  ３ビット表示モードにおける画素データブロックの構成例及びその値と対応する階調電圧との関係を示す模式図。
【図２０】  ２ビット表示モードにおける画素データブロックの構成例及びその値と対応する階調電圧との関係を示す模式図。
【図２１】  １ビット表示モードにおける画素データブロックの構成例及びその値と対応する階調電圧との関係を示す模式図。
【図２２】  本発明による一例の多段階階調切換型の階調電圧生成回路の上側部分の概略的構成を示すブロック図。
【図２３】  本発明による一例の多段階階調切換型の階調電圧生成回路の下側部分の概略的構成を示すブロック図。
【図２４】  図２２及び図２３の階調電圧生成回路に用いられる制御信号の規定内容を示す図表。
【図２５】  本発明による他の例の多段階階調切換型の階調電圧生成回路の上側部分の概略的構成を示すブロック図。
【図２６】  本発明による他の例の多段階階調切換型の階調電圧生成回路の下側部分の概略的構成を示すブロック図。
【図２７】  本発明によるまた別の実施例の階調電圧生成回路の概略的構成を示すブロック図。
【図２８】  本発明によるさらに他の実施例の階調電圧生成回路の概略的構成を示すブロック図。
【図２９】  本発明によるまたさらに他の実施例の階調電圧生成回路の概略的構成を示すブロック図。
【符号の説明】
１０…マトリクス駆動回路
２０…液晶表示パネル
２１…ＴＦＴ
２３…画素電極
２５…共通電極
３０…信号制御部
４０…電圧生成部
５０…ソースドライバ
６０…ゲートドライバ
２，２Ａ，２Ａ′，２Ｂ，２Ｃ，２Ｄ，２ｍ，２ｍＡ…階調電圧生成回路
１…データ変換回路
３０〜３ｘ…解読選択回路
Ｖ６３〜Ｖ０…階調電圧
Ａ６３〜Ａ０…増幅器
ＳＷ６３〜ＳＷ０…スイッチ回路
Ｄ６３−５９〜Ｄ４−０…分圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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