(57)【特許請求の範囲】
【請求項１】
（ａ）シリコン基板をＬＯＣＯＳ法により部分的に酸化して第１フィールド酸化膜を形成し、該第１フィールド酸化膜によって前記シリコン基板を素子分離し、
（ｂ）第２パッド酸化膜、第２シリコン窒化膜を順に全面に堆積し、フォトリソグラフィー・エッチング法により、キャパシタ形成予定領域の前記第２シリコン窒化膜及び第２パッド酸化膜を取り除き、
（ｃ）前記第２パッド酸化膜及び第２シリコン窒化膜をマスクとしてＬＯＣＯＳ法の熱酸化法により、前記キャパシタ形成予定領域のフィールド酸化膜のみを成長させ、前記第１フィールド酸化膜より厚い第２フィールド酸化膜を形成し、
（ｄ）非キャパシタ形成領域の前記第２シリコン窒化膜及び第２パッド酸化膜をウェットエッチング法により取り除き、ウェル形成およびトランジスタ形成予定領域の閾値制御を行った後、前記フィールド酸化膜間のシリコン基板にゲート絶縁膜を形成し、次に、全面にゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極及びキャパシタ下部電極を形成し、ソース領域およびドレイン領域となる前記シリコン基板中にイオン注入し、
（ｅ）全面にＳｐｉｎ  ｏｎ  Ｇｌａｓｓ（ＳＯＧ）法により中間絶縁膜を形成して該中間絶縁膜を熱アニールすると共に、前記イオン注入した不純物イオンを熱拡散しトランジスタを完成させ、
（ｆ）前記中間絶縁膜を予め測定したデータに基づいてエッチバックしてキャパシタ絶縁膜を形成し、フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール、ゲート電極上コンタクトホール、前記キャパシタ下部電極上コンタクトホールを夫々形成し、
（ｇ）各々のコンタクトホールを埋め込み金属で埋め込んだ後、第１配線層及びキャパシタ上部電極を形成することを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項２】
前記フィールド酸化膜を選択的に成長させて前記キャパシタ下部電極の高さ位置を調節し、前記非キャパシタ形成領域におけるゲート電極と前記中間絶縁膜と前記第１配線層とからなる寄生容量を抑えることを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、平行平板型コンデンサを含むＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来技術】
従来、平行平板型コンデンサを含むＭＯＳ型半導体装置およびその製造方法として、ゲート電極形成後にゲート電極とは独立に、多結晶シリコンによって平行平板型コンデンサのキャパシタ上部および下部電極を形成するものおよびその製造方法が普通であった。これを図１０を用いて説明する。
【０００３】
図１０は従来の平行平板型コンデンサを含むＭＯＳ型半導体装置の製造工程図である。この従来例は図１０の（ａ）から（ｄ）の順の工程となっている。
【０００４】
図１０（ａ）：シリコン基板１０１に局所酸化（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ；ＬＯＣＯＳ）法によってフィールド酸化膜１０２を形成して素子分離する。
【０００５】
「局所酸化法」とは、全面ではなく、部分的に酸化処理する方法である。
【０００６】
続いてイオン注入法と熱拡散法による、ウェル形成予定領域およびトランジスタ形成予定領域の閾値制御を行った後（図示せず）、ゲート絶縁膜およびゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極１０３を形成する。また、同時にフィールド酸化膜１０２上にゲート電極１０３’を形成する。
【０００７】
更に、イオン注入法により、シリコン基板１０１中にソース領域とドレイン領域を形成してトランジスタを形成した後（図示せず）、ゲート電極１０３上にＣＶＤにより中間絶縁膜（例えばシリコン酸化膜）１０４を堆積し、膜組成を緻密化するために熱アニールした後、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法により表面を平坦化する。その後、キャパシタ下部電極となる多結晶シリコン膜を堆積し、フォトリソグラフィー・エッチング法によりキャパシタ下部電極１０５を形成する。
【０００８】
図ｌ０（ｂ）：次いで、前記キャパシタ下部電極１０５の多結晶シリコンを熱酸化してキャパシタ絶縁膜１０６を形成、キャパシタ上部電極となる多結晶シリコン膜堆積を行い、フォトリソグラフィー・エッチング法によりキャパシタ上部電極１０７を形成する。
【０００９】
図ｌ０（ｃ）：次に、層間絶縁膜（例えばシリコン酸化膜）１０８を堆積し、前記ＣＭＰ法により平坦化した後、フォトリソグラフィー・エッチング法により、アクティブ上コンタクトホール１０９、ゲート電極上コンタクトホールｌ１０、キャパシタ下部電極上コンタクトホールｌｌｌ、キャパシタ上部電極上コンタクトホールｌ１２を夫々形成する。
【００１０】
図ｌ０（ｄ）：各々のコンタクトホール１０９〜１１２を埋め込み金属（例えばタングステン）ｌ１３で埋め込んだ後、前記埋め込み金属１１３に第１配線層ｌ１４を形成する。
【００１１】
【発明が解決しようとする課題】
前記従来例では、第１に、電極形成工程として、トランジスタのゲート電極、コンデンサのキャパシタ下部電極およびキャパシタ上部電極の都合３工程を有するため、これに伴って、工程が煩雑となり、製造コストがかかるという課題があった。第２に、前記図１０（ａ）においてトランジスタ形成後に、キャパシタ下部及び上部電極を形成するため、後工程のキャパシタ形成時の熱処理によって、前工程で作る前記トランジスタの不純物等のプロファイルが変動することになり、トランジスタの微細化が難しいという問題があった。そこで、
本発明の目的は、工程を簡略化すると共に、トランジスタの微細化を妨げない平行平板型コンデンサを含むＭＯＳ型半導体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明は、上記課題を解決するために、以下の解決手段を採用する。
〔１〕ＭＯＳ型半導体装置の製造方法において、
（ａ）シリコン基板２０１をＬＯＣＯＳ法により部分的に酸化して第１フィールド酸化膜２０２を形成し、この第１フィールド酸化膜２０２によって前記シリコン基板２０１を素子分離し、
（ｂ）第２パッド酸化膜２０３、第２シリコン窒化膜２０４を順に全面に堆積し、フォトリソグラフィー・エッチング法により、キャパシタ形成予定領域の前記第２シリコン窒化膜２０４及び第２パッド酸化膜２０３を取り除き、
（ｃ）前記第２パッド酸化膜２０３及び第２シリコン窒化膜２０４をマスクとしてＬＯＣＯＳ法の熱酸化法により、前記キャパシタ形成予定領域のフィールド酸化膜のみを成長させ、前記第１フィールド酸化膜２０２より厚い第２フィールド酸化膜２０５を形成し、
（ｄ）非キャパシタ形成領域の前記第２シリコン窒化膜２０４及び第２パッド酸化膜２０３をウェットエッチング法により取り除き、ウェル形成およびトランジスタ形成予定領域の閾値制御を行った後、前記フィールド酸化膜２０２，２０５間のシリコン基板２０１にゲート絶縁膜を形成し、次に、全面にゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極２０６，２０６’及び前記キャパシタ下部電極２０７を形成し、ソース領域およびドレイン領域となる前記シリコン基板２０１中にイオン注入し、
（ｅ）全面にＳｐｉｎ  ｏｎ  Ｇｌａｓｓ（ＳＯＧ）法により中間絶縁膜２０８を形成してこの中間絶縁膜２０８を熱アニールすると共に、前記イオン注入した不純物イオンを熱拡散しトランジスタを完成せさ、
（ｆ）前記中間絶縁膜２０８を予め測定したデータに基づいてエッチバックしてキャパシタ絶縁膜２０９を形成し、フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール２１０、ゲート電極上コンタクトホール２１１、前記キャパシタ下部電極２０７上コンタクトホール２１２を夫々形成し、
（ｇ）各々のコンタクトホール２１０，２１１，２１２を埋め込み金属２１３で埋め込んだ後、第１配線層２１４及びキャパシタ上部電極２１５を形成することを特徴とする。
【００１３】
〔２〕上記〔１〕記載のＭＯＳ型半導体装置の製造方法において、前記フィールド酸化膜を選択的に成長させて前記キャパシタ下部電極２０７の高さ位置を調節し、前記非キャパシタ形成領域におけるゲート電極２０６，２０６’と前記中間絶縁膜２０８と前記第１配線層２１４とからなる寄生容量を抑えることを特徴とする。
【００１４】
【発明の実施の形態】
本発明は、一方のフィールド酸化膜上に設けるキャパシタ上部および下部電極からなる平行平板型コンデンサの容量と、他方のフィールド酸化膜上に設けるゲート電極と配線層からなる寄生容量とを考慮して、前記課題を解決するための手段を採用することに特徴を有する。
【００１５】
（実施例）
（実施例の製造方法）
図１は、図１−１と図１−２からなり、本発明の実施例における製造方法の工程図である。この実施例は図１の（ａ）から（ｇ）の順の工程となっている。
【００１６】
図１（ａ）：シリコン基板２０１をＬＯＣＯＳ法により部分的に酸化して第１フィールド酸化膜２０２を形成し、この第１フィールド酸化膜２０２によってシリコン基板２０１を素子分離する。
【００１７】
図１（ｂ）：全面に、第２パッド酸化膜２０３、第２シリコン窒化膜２０４を順に堆積し、フォトリソグラフィー・エッチング法により、キャパシタ形成予定領域の該窒化膜及び酸化膜を取り除く。
【００１８】
図１（ｃ）：前記第２パッド酸化膜２０３および第２シリコン窒化膜２０４をマスクとしてＬＯＣＯＳ法の熱酸化法により、キャパシタ形成予定領域のフィールド酸化膜のみを成長させ、第２フィールド酸化膜２０５を形成する。
【００１９】
図１（ｄ）：非キャパシタ形成領域の窒化膜及び酸化膜をウェットエッチング法により取り除き、ウェル形成およびトランジスタ形成予定領域の閾値制御を行った後（図示せず）、前記フィールド酸化膜間のシリコン基板２０１にゲート絶縁膜を形成し、次に、全面にゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極２０６および２０６’並びに、キャパシタ下部電極２０７を形成する。次に、ソース領域およびドレイン領域となるシリコン基板２０１中にイオン注入する（図示せず）。
【００２０】
図１（ｅ）：全面にＳｐｉｎ  ｏｎ  Ｇｌａｓｓ（ＳＯＧ）法により中間絶縁膜２０８を形成する。
【００２１】
「Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ（ＳＯＧ）法」とは、液状の絶縁材料をスピンコート操作して表面が平坦になるように形成する製造方法を意味する。
【００２２】
次に、前記中間絶縁膜２０８を熱アニールする。このとき、同時に前記イオン注入した不純物イオンを熱拡散し、トランジスタを完成する。
【００２３】
図１（ｆ）：前記中間絶縁膜２０８を予め測定したデータに基づいてエッチバックしてキャパシタ絶縁膜２０９を形成し、その後、フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール２１０、ゲート電極上コンタクトホール２１１、キャパシタ下部電極上コンタクトホール２１２を夫々形成する。
【００２４】
図１（ｇ）：次に、各々のコンタクトホールを埋め込み金属（例えばタングステン）２１３で埋め込んだ後、第１配線層２１４及びキャパシタ上部電極２１５を形成する。
【００２５】
（実施例の製造方法の効果）
（１）キャパシタ形成予定領域の第１フィールド酸化膜２０２を選択的に成長させて第２フィールド酸化膜２０５を形成させることによって、キャパシタ形成領域と非キャパシタ形成領域のフィールド酸化膜間における十分な膜厚差を形成することができる。
【００２６】
（２）上記（１）及び、該フィールド酸化膜上に形成されたゲート電極上へ埋設する段差に関係なく平坦な被覆面を形成するＳＯＧ法によって中間絶縁膜２０８を形成させることおよびエッチバックによって前記中間絶縁膜２０８を薄膜化することにより、キャパシタ形成予定領域におけるキャパシタ下部電極２０７／キャパシタ絶縁膜２０９／キャパシタ上部電極２１５までの製造工程を他の構成要素のゲート電極２０６、２０６’／中間絶縁膜２０８／第１配線層２１４の製造と同じ工程で形成することができ、キャパシタを形成するために従来のように別個の工程を必要としなくなる。
【００２７】
（３）中間絶縁膜２０８を熱アニールするとき、同時に、シリコン基板２０１に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
【００２８】
（実施例のＭＯＳ型半導体装置）
実施例のＭＯＳ型半導体装置は図１（ｇ）に示されている。
【００２９】
シリコン基板２０１上には、素子分離のための第１フィールド酸化膜２０２および厚膜化した第２フィールド酸化膜２０５を設ける。前記シリコン基板２０１上には、ゲート電極２０６を設け、前記第１フィールド酸化膜２０２上にはゲート電極２０６’を設け、前記第２フィールド酸化膜２０５上にはキャパシタ下部電極２０７を設ける。これらを覆うように中間絶縁膜２０８を平坦に設ける。該中間絶縁膜２０８上には複数の第１配線層２１４とキャパシタ上部電極２１５を設ける。前記第１配線層２１４それぞれにはコンタクトホール埋め込み金属２１３を介してそれぞれゲート電極２０６、アクティブ領域、ゲート電極２０６’およびキャパシタ下部電極２０７が接続され、キャパシタ上部電極２１５に中間絶縁膜２０８を介してキャパシタ下部電極２０７が配置されている。
【００３０】
（実施例のＭＯＳ型半導体装置の効果）
第２フィールド酸化膜２０５を選択的に成長させて設けたので、その成長させた分だけゲート電極２０６’と第１配線層２１４の間の距離を離すことができ、その分だけ容量を減少することができる。
【００３１】
また、第２フィールド酸化膜２０５を選択的に成長させて設けたので、その成長させた分だけキャパシタ下部電極２０７とキャパシタ上部電極２１５の間の距離を近づけることができ、その分だけ容量を大きくすることができる。
【００３２】
（第１参考例）
前記実施例では、工程上、ＬＯＣＯＳ法を都合２回施すという煩雑さがあった。第１参考例は１回のＬＯＣＯＳ法による製造方法を採用する。
【００３３】
図２は、図２−１と図２−２からなり、本発明の第１参考例における製造方法の工程図である。第１参考例は図２（ａ）から（ｇ）の順の工程となっている。
【００３４】
図２（ａ）：シリコン基板３０１を熱酸化してパッド酸化膜３０２を形成し、その上にフォトレジスト３０３を塗布し、フォトリソグラフィー・エッチング法によりキャパシタ形成予定領域のフォトレジスト３０３を除去し、該領域のみにアモルファス化させるように作用する酸化促進イオン３０４を注入する。
【００３５】
図２（ｂ）：フォトレジスト３０３を除去し、シリコン窒化膜３０５を堆積し、フォトリソグラフィー・エッチング法により、素子分離領域上の該窒化膜及びパッド酸化膜を取り除く。
【００３６】
図２（ｃ）：ＬＯＣＯＳ法の熱酸化法により、シリコン基板３０１を選択的に成長させ、非キャパシタ形成予定領域に第１フィールド酸化膜３０６、キャパシタ形成予定領域に第２フィールド酸化膜３０７を形成する。このとき、前記酸化促進イオン３０４によるアモルファス化の効果による増速拡散効果により該酸化促進イオン３０４を注入した領域の前記第２フィールド酸化膜３０７は、前記第１フィールド酸化膜３０６に比べて厚くなる。
【００３７】
図２（ｄ）：シリコン窒化膜３０５及びパッド酸化膜３０２をウェットエッチング法により取り除き、ウェル形成およびトランジスタ形成予定領域の閾値制御を行った後（図示せず）、前記両フィールド酸化膜間のシリコン基板３０１にゲート絶縁膜を形成し、次に、全面にゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極３０８、３０８’並びに、キャパシタ下部電極３０９を形成する。次に、ソース領域およびドレイン領域となるシリコン基板３０１中にイオンを注入する（図示せず）。
【００３８】
図２（ｅ）：ＳＯＧ法により中間絶縁膜３１０を形成し、次に、前記中間絶縁膜３１０を熱アニールする。このとき、同時に前記イオン注入した不純物イオンを熱拡散し、トランジスタを完成する。
【００３９】
図２（ｆ）：前記中間絶縁膜３１０をエッチバックしてキャパシタ絶縁膜３１１を形成した後、フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール３１２、ゲート電極上コンタクトホール３１３、キャパシタ下部電極上コンタクトホール３１４を夫々形成する。
【００４０】
図２（ｇ）：次に、各々のコンタクトホールを埋め込み金属（例えばタングステン）３１５で埋め込んだ後、第１配線層３１６及びキャパシタ上部電極３１７を形成する。
【００４１】
尚、第１参考例では、キャパシタ形成予定領域に予め酸化促進イオン３０４を注入した例を示したが、非キャパシタ形成予定領域に予め酸化抑制イオン３０４を注入する変形例等も含まれるものとする。
【００４２】
（第１参考例の製造方法の効果）
（１）キャパシタ形成予定領域のシリコン基板３０１に酸化促進イオン３０４を選択的に注入することによって、キャパシタ形成領域の第２フィールド酸化膜３０７を非キャパシタ形成領域の第１フィールド酸化膜３０６に比べて十分厚く形成することができる。
【００４３】
（２）上記（１）及び、該フィールド酸化膜上に形成されたゲート電極上へ埋設する段差に関係なく平坦な被覆面を形成するＳＯＧ法によって中間絶縁膜３１０を形成させることおよびエッチバックによって前記中間絶縁膜３１０を薄膜化することにより、キャパシタ形成予定領域におけるキャパシタ下部電極３０９／キャパシタ絶縁膜３１１／キャパシタ上部電極３１７までの製造工程を他の構成要素のゲート電極３０８、３０８’／中間絶縁膜３１０／第１配線層３１６の製造と同じ工程で形成することができ、キャパシタを形成するために従来のように別個の工程を必要としなくなる。
【００４４】
（３）中間絶縁膜３１０を熱アニールするとき、同時に、シリコン基板３０１に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
【００４５】
（４）両フィールド酸化膜３０６および３０７の選択的成長をＬＯＣＯＳ工程１工程で行えるので、より一層の工程簡略化と素子分離工程における寸法精度の向上が図られる。
【００４６】
（第１参考例のＭＯＳ型半導体装置）
第１参考例のＭＯＳ型半導体装置は図２（ｇ）に示されている。
【００４７】
シリコン基板３０１上には、素子分離のための第１フィールド酸化膜３０６および厚膜化した第２フィールド酸化膜３０７を設ける。前記シリコン基板３０１上には、ゲート電極３０８を設け、前記第１フィールド酸化膜３０６上にはゲート電極３０８’を設け、前記第２フィールド酸化膜３０７上にはキャパシタ下部電極３０９を設ける。これらを覆うように中間絶縁膜３１０を平坦に設ける。該中間絶縁膜３１０上には複数の第１配線層３１６とキャパシタ上部電極３１７を設ける。前記第１配線層３１６それぞれにはコンタクトホール埋め込み金属３１５を介してそれぞれゲート電極３０８、アクティブ領域、ゲート電極３０８’およびキャパシタ下部電極３０９を接続し、キャパシタ上部電極３１７に中間絶縁膜３１０を介してキャパシタ下部電極３０９が配置されている。
【００４８】
（第１参考例のＭＯＳ型半導体装置の効果）
第２フィールド酸化膜３０７を酸化促進イオン３０４により選択的に厚膜化させて設けたので、その厚膜化させた分だけゲート電極３０８’と第１配線層３１６の間の距離を離すことができ、その分だけ容量を減少することができる。
【００４９】
また、第２フィールド酸化膜３０７を選択的に厚膜化させて設けたので、その厚膜化させた分だけキャパシタ下部電極３０９とキャパシタ上部電極３１７の間の距離を近づけることができ、その分だけ容量を大きくすることができる。
【００５０】
（第２参考例）
第２参考例は、１回のＬＯＣＯＳ法による製造方法を採用するが、前記第１参考例と異なる方法となる。
【００５１】
図３は、図３−１と図３−２からなり、本発明の第２参考例における製造方法の工程図である。第２参考例は図３（ａ）から（ｆ）の順の工程となっている。
【００５２】
図３（ａ）：シリコン基板４０１の素子分離予定領域にＬＯＣＯＳ法により第１フィールド酸化膜４０２を選択的に同じ厚さに成長させ、キャパシタ形成領域並びに非キャパシタ形成領域におけるウェル形成のためのイオン注入を施す。キャパシタ形成領域並びに非キャパシタ形成領域においてウェル形成のためのイオン注入を施すことにより、該両領域におけるウェルプロファイルを同一化出来る。
【００５３】
その上にフォトレジスト４０３を塗布し、フォトリソグラフィー・エッチング法により、非キャパシタ形成予定領域のレジストを除去する。
【００５４】
図３（ｂ）：前記フォトレジスト４０３をマスクとして、非キャパシタ形成予定領域のフィールド酸化膜を部分エッチングし、第２フィールド酸化膜４０４を形成する。
【００５５】
図３（ｃ）：前記フォトレジスト４０３を除去し、前記両フィールド酸化膜４０２および４０４間のシリコン基板４０１にゲート絶縁膜を形成し、次に、全面にゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極４０５、４０５’並びに、キャパシタ下部電極４０６を形成する。次に、ソース領域とドレイン領域となるシリコン基板４０１中にイオン注入する（図示せず）。
【００５６】
図３（ｄ）：すべての構成要素を覆うようにＳＯＧ法により中間絶縁膜４０７を形成し、次に、前記中間絶縁膜２０８を熱アニールする。このとき、同時に前記イオン注入した不純物イオンを熱拡散し、トランジスタを完成する。
【００５７】
図３（ｅ）：前記中間絶縁膜４０７をエッチバックしてキャパシタ絶縁膜４０８を形成した後、フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール４０９、ゲート電極上コンタクトホール４１０、キャパシタ下部電極上コンタクトホール４１１を夫々形成する。
【００５８】
図３（ｆ）：各々のコンタクトホールを埋め込み金属（例えばタングステン）４１２で埋め込んだ後、第１配線層４１３及びキャパシタ上部電極４１４を形成する。
【００５９】
（第２参考例の製造方法の効果）
（１）非キャパシタ形成予定領域の第１フィールド酸化膜４０２を選択的に部分エッチングすることによって、キャパシタ形成領域と非キャパシタ形成領域のフィールド酸化膜間における十分な膜厚差を形成することができる。
【００６０】
（２）上記（１）及び、該フィールド酸化膜上に形成されたゲート電極上へ埋設する段差に関係なく平坦な被覆面を形成するＳＯＧ法によって中間絶縁膜４０７を形成させることおよびエッチバックによって前記中間絶縁膜４０７を薄膜化することにより、キャパシタ形成予定領域におけるキャパシタ下部電極４０６／キャパシタ絶縁膜４０８／キャパシタ上部電極４１４までの製造工程を他の構成要素のゲート電極４０５、４０５’／中間絶縁膜４０７／第１配線層４１３の製造と同じ工程で形成することができ、キャパシタを形成するために従来のように別個の工程を必要としなくなる。
【００６１】
（３）中間絶縁膜４０７を熱アニールするとき、同時に、シリコン基板４０１に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
【００６２】
（４）工程図３（ａ）、３（ｂ）において、非キャパシタ形成領域におけるフィールド酸化膜部分にエッチング工程を施す前に、キャパシタ形成領域並びに非キャパシタ形成領域におけるフィールド酸化膜部分の厚さを同じに形成しウェルを形成するためのイオン注入を施すので、該両領域におけるウェルプロファイルを同一化することができる。これにより、前記両領域のウェルプロファイルの差異に伴うラッチアップ耐性の劣化を阻止できる。
【００６３】
（第２参考例のＭＯＳ型半導体装置）
第２参考例のＭＯＳ型半導体装置は図３（ｆ）に示されている。
【００６４】
シリコン基板４０１上には、素子分離のための第１フィールド酸化膜４０２および薄膜化した第２フィールド酸化膜４０４を設ける。前記シリコン基板４０１上には、ゲート電極４０５を設け、前記第２フィールド酸化膜４０４上にはゲート電極４０５’を設け、前記第１フィールド酸化膜４０２上にはキャパシタ下部電極４０６を設ける。これらを覆うように中間絶縁膜４０７を平坦に設ける。該中間絶縁膜４０７上には複数の第１配線層４１３とキャパシタ上部電極４１４を設ける。前記第１配線層４１３それぞれにはコンタクトホール埋め込み金属４１２を介してそれぞれゲート電極４０５、アクティブ領域、ゲート電極４０５’およびキャパシタ下部電極４０６を接続し、キャパシタ上部電極４１４に中間絶縁膜４０７を介してキャパシタ下部電極４０６が配置されている。
【００６５】
（第２参考例のＭＯＳ型半導体装置の効果）
第２フィールド酸化膜４０４を選択的に薄膜化して設けたので、その薄膜化した分だけゲート電極４０５’と第１配線層４１３の間の距離を離すことができ、その分だけ容量を減少することができる。
【００６６】
また、第２フィールド酸化膜４０４を選択的に薄膜化して設けたので、その薄膜化した分だけキャパシタ下部電極４０６とキャパシタ上部電極４１４の間の距離を近づけることができ、その分だけ容量を大きくすることができる。
【００６７】
更に、キャパシタ形成領域並びに非キャパシタ形成領域におけるウェルプロファイルの同一化により、該両領域のウェルプロファイルの差異に伴うラッチアップ耐性の劣化を免れる。
【００６８】
（第３参考例）
図４は、図４−１と図４−２からなり、本発明の第３参考例における製造方法の工程図である。第３参考例は図４の（ａ）から（ｆ）の順の工程となっている。
【００６９】
図４（ａ）：シリコン基板５０１の素子分離予定領域をＬＯＣＯＳ法により選択的に同じ厚さに酸化してフィールド酸化膜５０２を形成し、このフィールド酸化膜５０２によって素子分離し、ウェル形成・トランジスタ形成予定領域の閾値制御を行った後（図示せず）、全面に一様にキャパシタシールド膜５０３を堆積する。
【００７０】
図４（ｂ）：フォトレジスト５０４を塗布し、フォトリソグラフィー・エッチング法により、非キャパシタ形成予定領域のレジストを除去する。
【００７１】
図４（ｃ）：前記フォトレジスト５０４をマスクとして、非キャパシタ形成予定領域のキャパシタシールド膜（シリコン酸化膜）５０３を除去した後、前記両フィールド酸化膜間のシリコン基板５０１にゲート絶縁膜を形成し、次に、全面にゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極５０５、５０５’並びに、キャパシタ下部電極５０６を形成する。次に、ソース領域およびドレイン領域となるシリコン基板５０１中にイオン注入する（図示せず）。
【００７２】
図４（ｄ）：全面にＳＯＧ法により中間絶縁膜５０７を形成する。次に、前記中間絶縁膜５０７を熱アニールする。このとき、同時に前記イオン注入した不純物イオンを熱拡散し、トランジスタを完成する。
【００７３】
図４（ｅ）：前記中間絶縁膜５０７をエッチバックしてキャパシタ絶縁膜５０８を形成した後、フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール５０９、ゲート電極上コンタクトホール５１０、キャパシタ下部電極上コンタクトホール５１１を各々形成する。
【００７４】
図４（ｆ）：各々のコンタクトホールを埋め込み金属（例えばタングステン）５１２で埋め込んだ後、第１配線層５１３及びキャパシタ上部電極５１４を形成する。
【００７５】
（第３参考例の製造方法の効果）
（１）非キャパシタ形成予定領域のキャパシタシールド膜５０４を選択的にエッチングすることによって、キャパシタ形成領域と非キャパシタ形成領域の実効的なフィールド酸化膜間における十分な膜厚差をもたらすことができる。
【００７６】
（２）上記（１）及び、該フィールド酸化膜上に形成されたゲート電極５０５、５０５’上へ埋設する段差に関係なく平坦な被覆面を形成するＳＯＧ法によって中間絶縁膜５０７を形成させることおよびエッチバックによって前記中間絶縁膜５０７を薄膜化することにより、キャパシタ形成予定領域におけるキャパシタ下部電極５０６／キャパシタ絶縁膜５０８／キャパシタ上部電極５１４までの製造工程を他の構成要素のゲート電極５０５、５０５’／中間絶縁膜５０７／第１配線層５１３の製造と同じ工程で形成することができ、キャパシタを形成するために従来のように別個の工程を必要としなくなる。
【００７７】
（３）中間絶縁膜５０７を熱アニールするとき、同時に、シリコン基板５０１に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
【００７８】
（４）キャパシタ形成領域並びに非キャパシタ形成領域におけるウェルを構成するフィールド酸化膜が同一厚さのため、イオン注入をキャパシタシールド膜形成前に行うことにより同じウェルプロファイルにすることができる。これにより、前記両領域のウェルプロファイルの差異に伴うラッチアップ耐性の劣化を阻止できる。
【００７９】
（５）第３参考例では、実効フィールド酸化膜厚をフィールド酸化膜５０２とキャパシタシールド膜５０３を積層する直接成膜工程により制御している為、十分厚く形成でき、２重フィールド酸化（実施例）、イオン注入誘起酸化促進（第１参考例）、フィールド酸化膜部分エッチング（第２参考例）等の方法では、選択的な酸化成長には厚さの限界があるのに比し、制御性良く作り分けることが可能であり、工程の安定化が図られる。
【００８０】
（第３参考例のＭＯＳ型半導体装置）
第３参考例のＭＯＳ型半導体装置は図４（ｆ）に示されている。
【００８１】
シリコン基板５０１上には、素子分離のためのフィールド酸化膜５０２を設ける。キャパシタ形成予定領域の前記フィールド酸化膜５０２上にキャパシタシールド膜５０３を形成する。前記シリコン基板５０１上には、ゲート電極５０５を設け、前記フィールド酸化膜５０２上にはゲート電極５０５’を設け、前記キャパシタシールド膜５０３上にはキャパシタ下部電極５０６を設ける。これらを覆うように中間絶縁膜５０８を平坦に設ける。該中間絶縁膜５０８上には複数の第１配線層５１３とキャパシタ上部電極５１４を設ける。前記第１配線層５１３それぞれにはコンタクトホール埋め込み金属５１２を介してそれぞれゲート電極５０５、アクティブ領域、ゲート電極５０５’を接続し、キャパシタ上部電極５１４に中間絶縁膜５０８を介してキャパシタ下部電極５０６が配置されている。
【００８２】
（第３参考例のＭＯＳ型半導体装置の効果）
キャパシタシールド膜５０３を選択的に成長させて設けたので、その成長させた分だけゲート電極５０５’と第１配線層５１３の間の距離を離すことができ、その分だけ容量を減少することができる。
【００８３】
また、キャパシタシールド膜５０３を選択的に成長させて設けたので、その成長させた分だけキャパシタ下部電極５０６とキャパシタ上部電極５１４の間の距離を近づけることができ、その分だけ容量を大きくすることができる。
【００８４】
（第４参考例）
図５は、図５−１と図５−２からなり、本発明の第４参考例における製造方法の工程図である。第４参考例は図５の（ａ）から（ｆ）の順の工程となっている。
【００８５】
図５（ａ）：シリコン基板６０１の素子分離予定領域をＬＯＣＯＳ法により選択的に同じ厚さに酸化してフィールド酸化膜６０２を形成して、このフィールド酸化膜６０２によって素子分離し、ウェル形成およびトランジスタ形成予定領域の閾値制御を行った後（図示せず）、全面に、ゲート絶縁膜として、シリコン窒化膜６０３を堆積した後、一様にキャパシタシールド膜（シリコン酸化膜）６０４を堆積する。
【００８６】
図５（ｂ）：フォトレジスト６０５を塗布し、フォトリソグラフィー・エッチング法により、非キャパシタ形成予定領域のレジストを除去する。
【００８７】
図５（ｃ）：前記フォトレジストをマスクとして、非キャパシタ形成予定領域のキャパシタシールド膜６０４を除去した後、ゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極６０６、６０６’並びに、キャパシタ下部電極６０７を形成する。次に、ソース領域およびドレイン領域となるシリコン基板６０１中にイオン注入する（図示せず）。
【００８８】
図５（ｄ）：全面にＳＯＧ法により中間絶縁膜６０８を形成する。
【００８９】
図５（ｅ）：前記中間絶縁膜６０８をエッチバックしてキャパシタ絶縁膜６０９を形成した後、フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール６１０、ゲート電極上コンタクトホール６１１、キャパシタ下部電極上コンタクトホール６１２を夫々形成する。
【００９０】
図５（ｆ）：各々のコンタクトホールを埋め込み金属（例えばタングステン）６１３で埋め込んだ後、第１配線層６１４及びキャパシタ上部電極６１５を形成する。
【００９１】
（第４参考例の製造方法の効果）
（１）非キャパシタ形成予定領域のキャパシタシールド膜６０４を選択的にエッチングすることによって、キャパシタ形成領域と非キャパシタ形成領域の実効的なフィールド酸化膜間における十分な膜厚差をもたらすことができる。
【００９２】
（２）上記（１）及び、該フィールド酸化膜上に形成されたゲート電極６０６、６０６’上へ埋設する段差に関係なく平坦な被覆面を形成するＳＯＧ法によって中間絶縁膜６０８を形成させることおよびエッチバックによって前記中間絶縁膜６０８を薄膜化することにより、キャパシタ形成予定領域におけるキャパシタ下部電極６０７／キャパシタ絶縁膜６０９／キャパシタ上部電極６１５までの製造工程を他の構成要素のゲート電極６０６、６０６’／中間絶縁膜６０８／第１配線層６１４の製造と同じ工程で形成することができ、キャパシタを形成するために従来のように別個の工程を必要としなくなる。
【００９３】
（３）中間絶縁膜６０８を熱アニールするとき、同時に、シリコン基板６０１に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
【００９４】
（４）キャパシタ形成領域並びに非キャパシタ形成領域におけるウェルを構成するフィールド酸化膜が同一厚さのため、イオン注入をキャパシタシールド膜６０４形成前に行うことにより同じウェルプロファイルにすることができる。これにより、前記両領域のウェルプロファイルの差異に伴うラッチアップ耐性の劣化を阻止できる。
【００９５】
（５）本参考例では、実効フィールド酸化膜厚をフィールド酸化膜６０２とキャパシタシールド膜６０４を積層する直接成膜工程により制御している為、十分厚く形成でき、２重フィールド酸化（実施例）、イオン注入誘起酸化促進（第１参考例）、フィールド酸化膜部分エッチング（第２参考例）等の方法では、選択的な酸化成長には厚さの限界があるのに比し、制御性良く作り分けることが可能であり、工程の安定化が図られる。
【００９６】
（６）ゲート絶縁膜たるシリコン窒化膜は、緩衝層として、非キャパシタ形成予定領域のキャパシタシールド膜の選択エッチング工程における非キャパシタ形成予定領域のフィールド酸化膜減りを抑制し、能動素子面の損傷を抑制するように作用する。
【００９７】
（第４参考例のＭＯＳ型半導体装置）
第４参考例のＭＯＳ型半導体装置は図５（ｆ）に示されている。
【００９８】
シリコン基板６０１上には、素子分離のためのフィールド酸化膜６０２を設ける。前記シリコン基板および前記フィールド酸化膜上にシリコン窒化膜（ゲート絶縁膜）６０３を設ける。キャパシタ形成予定領域の前記フィールド酸化膜６０２上にキャパシタシールド膜６０４を形成する。前記シリコン基板６０１上には、ゲート電極６０６を設け、前記フィールド酸化膜６０２上にはゲート電極６０６’を設け、前記キャパシタシールド膜６０４上にはキャパシタ下部電極６０７を設ける。これらを覆うように中間絶縁膜６０８を平坦に設ける。該中間絶縁膜６０８上には複数の第１配線層６１４とキャパシタ上部電極６１５を設ける。前記第１配線層６１４それぞれにはコンタクトホール埋め込み金属６１３を介してそれぞれゲート電極６０６、アクティブ領域、ゲート電極６０６’が接続され、キャパシタ上部電極６１５に中間絶縁膜６０８を介してキャパシタ下部電極６０７が配置されている。
【００９９】
（第４参考例のＭＯＳ型半導体装置の効果）
キャパシタシールド膜６０４を選択的に形成したので、その成長させた分だけゲート電極６０６’と第１配線層６１４の間の距離を離すことができ、その分だけ容量を減少することができる。
【０１００】
また、キャパシタシールド膜６０４を選択的に形成したので、その成長させた分だけキャパシタ下部電極６０７とキャパシタ上部電極６１５の間の距離を近づけることができ、その分だけ容量を大きくすることができる。
【０１０１】
ゲート絶縁膜（シリコン窒化膜）が非キャパシタ形成予定領域のフィールド酸化膜減り並びに能動素子面の損傷に対する緩衝層として作用するため、フィールド耐圧不良および接合リークを抑制できる。
【０１０２】
（第５参考例）
図６は、図６−１と図６−２からなり、本発明の第５参考例における製造方法の工程図である。第５参考例は図６の（ａ）から（ｆ）の順の工程となっている。
【０１０３】
図６（ａ）：シリコン基板７０１の素子分離予定領域をＬＯＣＯＳ法により選択的に同じ厚さに酸化してフィールド酸化膜７０２を形成して、このフィールド酸化膜７０２によって素子分離し、ウェル形成およびトランジスタ形成予定領域の閾値制御を行った後（図示せず）、前記フィールド酸化膜間のシリコン基板７０１にゲート絶縁膜を形成し、次に、全面にゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極７０３，７０３’並びに、キャパシタ下部電極７０４を形成する。次に、ソース領域およびドレイン領域となるシリコン基板７０１中にイオン注入する（図示せず）。全面にＳＯＧ法により中間絶縁膜７０５を形成する。または、ＳＯＧ法によらないときにはＣＶＤ法により中間絶縁膜７０５を形成し、ＣＭＰ法により平坦化する。
【０１０４】
次に、前記中間絶縁膜７０５を熱アニールする。このとき、同時に前記イオン注入した不純物イオンを熱拡散し、トランジスタを完成する。
【０１０５】
図６（ｂ）：フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール７０６、ゲート電極上コンタクトホール７０７、キャパシタ下部電極上コンタクトホール７０８を夫々形成する。
【０１０６】
図６（ｃ）：各々のコンタクトホールを埋め込み金属（例えばタングステン）７０９で埋め込む。キャパシタ形成領域／非キャパシタ形成領域のフィールド酸化膜厚が同一であるため、キャパシタ下部電極上コンタクトホールとゲート電極７０３’上コンタクトホールが同一深さとなる。
【０１０７】
図６（ｄ）：フォトレジスト７１０を塗布し、フォトリソグラフィー・エッチング法により、キャパシタ形成領域のフォトレジストを除去する。
【０１０８】
図６（ｅ）：前記フォトレジストをマスクとして、キャパシタ形成領域の中間絶縁膜７０５を部分エッチングし、キャパシタ絶縁膜７１１を形成する。
【０１０９】
図６（ｆ）：配線金属を堆積し、フォトリソグラフィー・エッチング法により、第１配線層７１２及び、キャパシタ上部電極７１３を形成する。
【０１１０】
（第５参考例の製造方法の効果）
（１）キャパシタ形成領域の中間絶縁膜７０５を選択的に部分エッチングすることによって、キャパシタ絶縁膜７１１を形成することができる。
【０１１１】
（２）上記（１）及び、該フィールド酸化膜上に形成されたゲート電極７０３、７０３’上へ埋設する段差に関係なく平坦な被覆面を形成するＳＯＧ法によって中間絶縁膜７０５を形成させることおよびエッチバックによって前記中間絶縁膜７０５を薄膜化することにより、キャパシタ形成予定領域におけるキャパシタ下部電極７０４／キャパシタ絶縁膜７１１／キャパシタ上部電極７１３までの製造工程を他の構成要素のゲート電極７０３、７０３’／中間絶縁膜７０５／第１配線層７１２の製造と同じ工程で形成することができ、キャパシタを形成するために従来のように別個の工程を必要としなくなる。
【０１１２】
（３）中間絶縁膜７０５を熱アニールするとき、同時に、シリコン基板７０１に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
【０１１３】
（４）キャパシタ形成領域並びに非キャパシタ形成領域におけるウェルを構成するフィールド酸化膜が同一厚さのため、イオン注入をキャパシタシールド膜形成前に行うことにより同じウェルプロファイルにすることができる。これにより、前記両領域のウェルプロファイルの差異に伴うラッチアップ耐性の劣化を阻止できる。
【０１１４】
（５）本参考例では、キャパシタ絶縁膜７１１の厚さを中間絶縁膜７０５に凹部を形成することによって制御できるので、２重フィールド酸化（実施例）、イオン注入誘起酸化促進（第１参考例）、フィールド酸化膜部分エッチング（第２参考例）等の方法に比し、制御性良く作り分けることが可能であり、工程の安定化が図られる。
【０１１５】
（６）更に本参考例では、キャパシタ形成領域／非キャパシタ形成領域のフィールド酸化膜厚が同一であるため、キャパシタ下部電極上コンタクトホール７０８とゲート電極７０３’上コンタクトホールが同一深さとなり、従来例は勿論、実施例及び第１〜４参考例で懸念された、異なるコンタクトホール深さを同時に安定して開口する工程設定の困難性という課題を解決することができるようになる。
【０１１６】
（第５参考例のＭＯＳ型半導体装置）
第５参考例のＭＯＳ型半導体装置は図６（ｆ）に示されている。
【０１１７】
シリコン基板７０１上には、素子分離のためのフィールド酸化膜７０２を設ける。前記シリコン基板７０１上にはゲート電極７０３を設け、非キャパシタ形成領域のフィールド酸化膜７０２上にはゲート電極７０３’を設け、キャパシタ形成領域のフィールド酸化膜７０２上にはキャパシタ下部電極７０４を設ける。これらを覆うように中間絶縁膜７０５を平坦に設ける。該中間絶縁膜７０５上には複数の第１配線層７１２を設け、該中間絶縁膜７０５の表面に形成した凹部にキャパシタ上部電極７１３を埋設する。前記第１配線層７１２それぞれにはコンタクトホール埋め込み金属７０９を介してそれぞれゲート電極７０３、アクティブ領域、ゲート電極７０３’およびキャパシタ下部電極７０４が接続され、キャパシタ上部電極７１３に中間絶縁膜７０５を介してキャパシタ下部電極７０４が配置されている。
【０１１８】
（第５参考例のＭＯＳ型半導体装置の効果）
中間絶縁膜７０５に凹部を設けて、該凹部に埋設するキャパシタ上部電極７１３とキャパシタ下部電極７０４との間の中間絶縁膜７０５の膜厚を薄く制御したので、前記キャパシタの容量を大きくすることができる。
【０１１９】
また、中間絶縁膜７０５に凹部を設けて、該凹部に埋設するキャパシタ上部電極７１３とキャパシタ下部電極７０４との間の中間絶縁膜７０５の膜厚を制御するので、ゲート電極上コンタクトホール７０７とキャパシタ下部電極上コンタクトホール７０８の長さを同じにでき、従って、工程設定が容易になる。
【０１２０】
また、キャパシタ上部電極７１３を中間絶縁膜７０５に凹部を設けて埋設したので、その埋設に応じた距離だけ第１配線層７１２とゲート電極７０３’の距離および第１配線層７１２とキャパシタ下部電極７０４の距離を離すことができるので、寄生容量を実用上無視できる程度に抑えることができる。
【０１２１】
更に、キャパシタ形成領域並びに非キャパシタ形成領域におけるウェルプロファイルの同一化により、該両領域のウェルプロファイルの差異に伴うラッチアップ耐性の劣化を免れる。
【０１２２】
前記参考例では、中間絶縁膜７０５が単層の場合の例を示したが、中間絶縁膜７０５を形成する前に、中間絶縁膜としてエッチング選択比の十分取れる膜質の絶縁膜を堆積し、キャパシタ上部電極用凹部形成時にエッチング選択比を利用して、中間絶縁膜７０５のみをエッチングし、前記した膜質の絶縁膜をキャパシタ絶縁膜として利用することも可能である。
【０１２３】
（第６参考例）
図７は本発明の第６参考例における製造方法の工程図である。第６参考例は図７の（ａ）から（ｅ）の順の工程となっている。
【０１２４】
実施例及び第１〜第５参考例では、中間絶縁膜のエッチバックまたは選択的部分エッチング後の残膜をキャパシタ絶縁膜として使用するため、膜厚制御性が悪く、キャパシタ容量がばらつくという懸念があった。
【０１２５】
図７に第６参考例として、キャパシタ絶縁膜の膜厚制御性を向上させる方法を示す。
【０１２６】
図７（ａ）：実施例と同様に、シリコン基板８０１をＬＯＣＯＳ法により部分的に酸化して第１フィールド酸化膜８０２を形成し、この第１フィールド酸化膜８０２によってシリコン基板８０１を素子分離する。
【０１２７】
全面に、第２パッド酸化膜、第２シリコン窒化膜を順に堆積し、フォトリソグラフィー・エッチング法により、キャパシタ形成予定領域の該窒化膜及び酸化膜を取り除く（図示せず）。
【０１２８】
前記第２パッド酸化膜および第２シリコン窒化膜をマスクとしてＬＯＣＯＳ法の熱酸化法により、キャパシタ形成予定領域のフィールド酸化膜のみを成長させ、第２フィールド酸化膜８０３を形成する。
【０１２９】
非キャパシタ形成領域の該窒化膜及び酸化膜をウェットエッチング法により取り除き、ウェル形成およびトランジスタ形成予定領域の閾値制御を行った後（図示せず）、前記フィールド酸化膜間のシリコン基板８０１にゲート絶縁膜を形成し、次に、全面にゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極８０４および８０４’並びに、キャパシタ下部電極８０５を形成する。次に、ソース領域およびドレイン領域となるシリコン基板８０１中にイオン注入する（図示せず）。
【０１３０】
図７（ｂ）：全面にストッパー窒化膜８０６を堆積した後、ＳＯＧ法により中間絶縁膜８０７を形成する。次に、前記中間絶縁膜８０７を熱アニールする。このとき、同時に前記イオン注入した不純物イオンを熱拡散し、トランジスタを完成する。
【０１３１】
図７（ｃ）：第２フィールド酸化膜８０３上の中間絶縁膜８０７が完全に除去するまでエッチバックして前記ストッパー窒化膜８０６からなるキャパシタ絶縁膜８０８を形成する。
【０１３２】
図７（ｄ）：フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール８０９、ゲート電極上コンタクトホール８１０、キャパシタ下部電極上コンタクトホール８１１を夫々形成する。
【０１３３】
図７（ｅ）：各々のコンタクトホールを埋め込み金属（例えばタングステン）８１２で埋め込んだ後、第１配線層８１３及びキャパシタ上部電極８１４を形成する。
【０１３４】
（第６参考例の製造方法の効果）
（１）キャパシタ形成予定領域の第１フィールド酸化膜８０２を選択的に成長させて第２フィールド酸化膜８０３を形成させることによって、キャパシタ形成予定領域と非キャパシタ形成領域のフィールド酸化膜間における十分な膜厚差を形成することができる。
【０１３５】
（２）上記（１）及び、該フィールド酸化膜上に形成されたゲート電極８０４、８０４’上へのストッパー窒化膜８０６生成及び段差被覆性のよいＳＯＧ法による中間絶縁膜８０７形成とエッチバック法による第２フィールド酸化膜８０３上の中間絶縁膜８０７完全除去とにより、キャパシタ形成予定領域におけるキャパシタ下部電極８０５／キャパシタ絶縁膜８０８／キャパシタ上部電極８１４までの製造工程を他の構成要素のゲート電極８０４、８０４’／中間絶縁膜８０７／第１配線層８１３の製造と同じ工程で形成することができ、キャパシタを形成するために従来の様に別個の工程を必要としなくなる。
【０１３６】
（３）中間絶縁膜８０７を熱アニールするとき、同時に、シリコン基板８０１に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
【０１３７】
（４）中間絶縁膜８０７エッチバック時、エッチングはストッパー窒化膜８０６で止まるため、キャパシタ下部電極８０５上のストッパー窒化膜８０６がキャパシタ絶縁膜８０８として機能し、前記実施例及び第１〜５参考例で懸念された中間絶縁膜８０７のエッチバックまたは選択的部分エッチング後の残膜をキャパシタ絶縁膜として使用することによる膜厚制御性の不十分さによるキャパシタ容量ばらつきが解消できる。
【０１３８】
（第６参考例のＭＯＳ型半導体装置）
第６参考例のＭＯＳ型半導体装置は図７（ｅ）に示されている。
【０１３９】
シリコン基板８０１上には、素子分離のための第１フィールド酸化膜８０２および厚膜化した第２フィールド酸化膜８０３を設ける。前記シリコン基板８０１上には、ゲート絶縁膜を介してゲート電極８０４を設け、前記第１フィールド酸化膜８０２上にはゲート電極８０４’を設け、前記第２フィールド酸化膜８０３上にはキャパシタ下部電極８０５を設ける。全ての電極を被覆するように全面にシリコン窒化膜からなるストッパー窒化膜８０６を形成し、中間絶縁膜８０７をストッパー窒化膜８０６が露出するように平坦に設ける。該中間絶縁膜８０７上には複数の第１配線層８１３とキャパシタ上部電極８１４を設ける。前記第１配線層８１３それぞれにはコンタクトホール埋め込み金属８１２を介してそれぞれゲート電極８０４、アクティブ領域、ゲート電極８０４’およびキャパシタ下部電極８０５が接続され、キャパシタ上部電極８１４にキャパシタ絶縁膜８０８を介してキャパシタ下部電極８０５が配置されている。
【０１４０】
（第６参考例のＭＯＳ型半導体装置の効果）
第２フィールド酸化膜８０３を選択的に成長させて設けたので、その成長させた分だけゲート電極８０４’と第１配線層８１３の間の距離を離すことができ、その分だけ容量を減少することができる。
【０１４１】
ストッパー窒化膜８０６を設けたことにより、能動素子面の損傷に対する緩衝層を形成することができ、フィールド耐圧不良および接合リークを抑制することができる。また、ストッパー窒化膜８０６をキャパシタ絶縁膜８０８とすることができるので、膜厚が制御性よく形成できる。
【０１４２】
（第７参考例）
図８は本発明の第７参考例における製造方法の工程図である。第７参考例は図８の（ａ）から（ｅ）の順の工程となっている。
【０１４３】
図８に第７参考例として、別のキャパシタ絶縁膜の膜厚制御性を向上させる方法を示す。
【０１４４】
図８（ａ）：実施例と同様に、シリコン基板９０１をＬＯＣＯＳ法により部分的に酸化して第１フィールド酸化膜９０２を形成し、この第１フィールド酸化膜９０２によってシリコン基板９０１を素子分離する。
【０１４５】
全面に、第２パッド酸化膜、第２シリコン窒化膜を順に堆積し、フォトリソグラフィー・エッチング法により、キャパシタ形成予定領域の該窒化膜及び酸化膜を取り除く（図示せず）。
【０１４６】
前記第２パッド酸化膜および第２シリコン窒化膜をマスクとしてＬＯＣＯＳ法の熱酸化法により、キャパシタ形成予定領域のフィールド酸化膜のみを成長させ、第２フィールド酸化膜９０３を形成する。
【０１４７】
非キャパシタ形成領域の該第２シリコン窒化膜及び酸化膜をウェットエッチング法により取り除き、ウェル形成およびトランジスタ形成予定領域の閾値制御を行った後（図示せず）、前記フィールド酸化膜間のシリコン基板９０１にゲート絶縁膜を形成し、次に、全面にゲート電極膜、次に電極上窒化膜９０６を形成し、フォトリソグラフィー・エッチング法によりゲート電極９０４および９０４’並びに、キャパシタ下部電極９０５を形成する。次に、ソース領域およびドレイン領域となるシリコン基板９０１中にイオン注入する（図示せず）。
【０１４８】
図８（ｂ）：全面にＳＯＧ法により中間絶縁膜９０７を形成する。次に、前記中間絶縁膜９０７を熱アニールする。このとき、同時に前記イオン注入した不純物イオンを熱拡散し、トランジスタを完成する。
【０１４９】
図８（ｃ）：第２フィールド酸化膜９０３上の中間絶縁膜９０７が完全に除去できるまでエッチバックして前記電極上シリコン窒化膜をキャパシタ絶縁膜９０８として機能させる。
【０１５０】
図８（ｄ）：フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホール９０９、ゲート電極上コンタクトホール９１０、キャパシタ下部電極上コンタクトホール９１１を夫々形成する。
【０１５１】
図８（ｅ）：各々のコンタクトホールを埋め込み金属（例えばタングステン）９１２で埋め込んだ後、第１配線層９１３及びキャパシタ上部電極９１４を形成する。
【０１５２】
（第７参考例の製造方法の効果）
（１）キャパシタ形成予定領域の第１フィールド酸化膜９０２を選択的に成長させて第２フィールド酸化膜９０３を形成させることによって、キャパシタ形成領域と非キャパシタ形成領域のフィールド酸化膜間における十分な膜厚差をもたらすことができる。
【０１５３】
（２）上記（１）及び、該フィールド酸化膜上に形成されたゲート電極９０４、９０４’を電極上窒化膜９０６との積層構造とすること及び段差被覆性のよいＳＯＧ法による中間絶縁膜形成とエッチバック法による第２フィールド酸化膜９０３上の中間絶縁膜９０７の完全除去とにより、キャパシタ形成予定領域におけるキャパシタ下部電極９０５／キャパシタ絶縁膜９０８／キャパシタ上部電極９１４までの製造工程を他の構成要素のゲート電極９０４、９０４’／電極上窒化膜９０６及び中間絶縁膜９０７／第１配線層９１３の製造と同じ工程で形成することができ、キャパシタを形成するために従来のように別個の工程を必要としなくなる。
【０１５４】
（３）中間絶縁膜９０７を熱アニールするとき、同時に、シリコン基板９０１に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
【０１５５】
（４）中間絶縁膜９０７エッチバック時、エッチングは電極上窒化膜９０６で止まるため、キャパシタ下部電極９０５上の電極上窒化膜９０６がキャパシタ絶縁膜９０８として機能し、前記実施例及び第１〜５参考例で懸念された中間絶縁膜９０７のエッチバックまたは選択的部分エッチング後の残膜をキャパシタ絶縁膜９０８として使用することによる膜厚制御性の不十分さによるキャパシタ容量ばらつきが解消できる。
【０１５６】
（５）電極上窒化膜９０６が、ゲート電極加工のためのフォトリソグラフィー工程における反射防止膜として機能するため、ゲート電極寸法の安定化が図れる。
【０１５７】
（第７参考例のＭＯＳ型半導体装置）
第７参考例のＭＯＳ型半導体装置は図８（ｅ）に示されている。
【０１５８】
シリコン基板９０１上には、素子分離のための第１フィールド酸化膜９０２および厚膜化した第２フィールド酸化膜９０３を設ける。前記シリコン基板９０１上には、ゲート絶縁膜を介してゲート電極９０４を設け、前記第１フィールド酸化膜９０２上にはゲート電極９０４’を設け、前記第２フィールド酸化膜９０３上にはキャパシタ下部電極９０５を設ける。全ての電極を被覆するように電極上窒化膜９０６を形成し、中間絶縁膜９０７を電極上窒化膜９０６が露出するように平坦に設ける。該中間絶縁膜９０７上には複数の第１配線層９１３とキャパシタ上部電極９１４を設ける。前記第１配線層９１３それぞれにはコンタクトホール埋め込み金属９１２を介してそれぞれゲート電極９０４、アクティブ領域、ゲート電極９０４’およびキャパシタ下部電極９０５が接続され、キャパシタ上部電極９１４にキャパシタ絶縁膜９０８を介してキャパシタ下部電極９０５が配置されている。
【０１５９】
（第７参考例のＭＯＳ型半導体装置の効果）
第２フィールド酸化膜９０３を選択的に成長させて設けたので、その成長させた分だけゲート電極９０４’と第１配線層９１３の間の距離を離すことができ、その分だけ容量を減少することができる。
【０１６０】
電極上窒化膜９０６をキャパシタ絶縁膜９０８とすることができるので、膜厚が制御性よく形成できる。
【０１６１】
（第８参考例）
前記実施例及び第１〜７参考例では、キャパシタ下部電極として多結晶シリコン、上部電極として配線金属を使用しているため、電圧印加時の下部電極の空乏化によるキャパシタ容量の電圧依存性が大きく、精度の高い回路の実現が制限されるという課題があった。
【０１６２】
図９は本発明の第８参考例における製造方法の工程図である。第８参考例は図９の（ａ）から（ｄ）の順の工程となっている。
【０１６３】
図９に第８参考例として、キャパシタ容量の電圧依存性を抑える方法を示す。
【０１６４】
図９（ａ）：実施例と同様に、シリコン基板Ａ０１をＬＯＣＯＳ法により部分的に酸化して第１フィールド酸化膜Ａ０２を形成し、この第１フィールド酸化膜Ａ０２によってシリコン基板Ａ０１を素子分離する。
【０１６５】
全面に、第２パッド酸化膜、第２シリコン窒化膜を順に堆積し、フォトリソグラフィー・エッチング法により、キャパシタ形成予定領域の該窒化膜及び酸化膜を取り除く（図示せず）。
【０１６６】
前記第２パッド酸化膜および第２シリコン窒化膜をマスクとしてＬＯＣＯＳ法の熱酸化法により、キャパシタ形成予定領域のフィールド酸化膜のみを成長させ、第２フィールド酸化膜Ａ０３を形成する。
【０１６７】
非キャパシタ形成領域の第２シリコン窒化膜及び酸化膜をウェットエッチング法により取り除き、ウェル形成およびトランジスタ形成予定領域の閾値制御を行った後（図示せず）、前記フィールド酸化膜間のシリコン基板Ａ０１にゲート絶縁膜を形成し、次に、全面にゲート電極膜を形成し、フォトリソグラフィー・エッチング法によりゲート電極Ａ０４およびＡ０４’並びに、キャパシタ下部電極Ａ０５を形成する。次に、ソース領域およびドレイン領域となるシリコン基板Ａ０１中にイオン注入する（図示せず）。
【０１６８】
図９（ｂ）：ＳＯＧ法により中間絶縁膜Ａ０６を形成する。次に、前記中間絶縁膜Ａ０６を熱アニールする。このとき、同時に前記イオン注入した不純物イオンを熱拡散し、トランジスタを完成する。
【０１６９】
図９（ｃ）：前記中間絶縁膜Ａ０６をエッチバックしてキャパシタ絶縁膜Ａ０７を形成した後、フォトリソグラフィー・エッチング法によりアクティブ上コンタクトホールＡ０８、ゲート電極上コンタクトホールＡ０９、キャパシタ下部電極上コンタクトホールＡ１０を夫々形成する。
【０１７０】
図９（ｄ）：各々のコンタクトホールを多結晶シリコンＡｌｌで埋め込んだ後、配線下多結晶シリコンＡ１２との積層構造の第１配線層Ａ１３及びキャパシタ上部電極Ａ１４を形成する。
【０１７１】
（第８参考例の製造方法の効果）
（１）キャパシタ形成予定領域の第１フィールド酸化膜Ａ０２を選択的に成長させて第２フィールド酸化膜Ａ０３を形成させることによって、キャパシタ形成領域と非キャパシタ形成領域のフィールド酸化膜間における十分な膜厚差をもたらすことができる。
【０１７２】
（２）上記（１）及び、該フィールド酸化膜上に形成されたゲート電極Ａ０４、Ａ０４’上への段差被覆性のよいＳＯＧ法による中間絶縁膜形成とエッチバック法による薄膜化とにより、キャパシタ形成予定領域におけるキャパシタ下部電極Ａ０５／キャパシタ絶縁膜Ａ０７／キャパシタ上部電極Ａ１４までの製造工程を他の構成要素のゲート電極Ａ０４、Ａ０４’／中間絶縁膜Ａ０６／第１配線層Ａ１３の製造と同じ工程で形成することができ、キャパシタを形成するために従来のように別個の工程を必要としなくなる。
【０１７３】
（３）中間絶縁膜Ａ０６を熱アニールするとき、同時に、シリコン基板Ａ０１に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
【０１７４】
（４）第１配線層Ａ１３が、多結晶シリコン膜と配線金属膜との積層構造となっているため、キャパシタ上部電極・キャパシタ下部電極共に、キャパシタ絶縁膜Ａ０５との接触面は全て多結晶シリコンＡ１１で構成されているため、双方の濃度が等しくなるように調整することにより、電圧印加時の下部電極の空乏化によるキャパシタ容量の電圧依存性を改善することができる。また、配線金属膜が直接キャパシタ絶縁膜Ａ０７に接することがないため、キャパシタ絶縁膜Ａ０７への金属汚染によるキャパシタ絶縁膜Ａ０７の劣化を抑制できる。
【０１７５】
（第８参考例のＭＯＳ型半導体装置）
第８参考例のＭＯＳ型半導体装置は図９（ｄ）に示されている。
【０１７６】
シリコン基板Ａ０１上には、素子分離のための第１フィールド酸化膜Ａ０２および厚膜化した第２フィールド酸化膜Ａ０３を設ける。前記シリコン基板Ａ０１上には、ゲート電極Ａ０４を設け、前記第１フィールド酸化膜Ａ０２上にはゲート電極Ａ０４’を設け、前記第２フィールド酸化膜Ａ０３上にはキャパシタ下部電極Ａ０５を設ける。これらを覆うように中間絶縁膜Ａ０６を平坦に設ける。該中間絶縁膜Ａ０６上には該中間絶縁膜Ａ０６側に配線下多結晶シリコンＡ１２を備えた複数の第１配線層Ａ１３とキャパシタ上部電極Ａ１４を設ける。配線下多結晶シリコンＡ１２を備えた前記第１配線層Ａ１３それぞれにはコンタクト多結晶シリコンＡ１１を介してそれぞれゲート電極Ａ０４、アクティブ領域、ゲート電極Ａ０４’およびキャパシタ下部電極Ａ０５が接続され、配線下多結晶シリコンＡ１２を備えたキャパシタ上部電極Ａ１４に中間絶縁膜Ａ０６を介してキャパシタ下部電極Ａ０５が配置されている。
【０１７７】
（第８参考例のＭＯＳ型半導体装置の効果）
第２フィールド酸化膜Ａ０３を選択的に成長させて設けたので、その成長させた分だけゲート電極Ａ０４’と配線下多結晶シリコンＡ１２を備えたキャパシタ上部電極Ａ１４の間の距離を離すことができ、その分だけ容量を減少することができる。
【０１７８】
また、第２フィールド酸化膜Ａ０３を選択的に成長させて設けたので、その成長させた分だけキャパシタ上部電極Ａ１４とキャパシタ下部電極Ａ０５の間の距離を近づけることができ、その分だけ容量を大きくすることができる。
【０１７９】
第１配線層Ａ１３が、多結晶シリコン膜と配線金属膜との積層構造となっているため、キャパシタ上部電極・キャパシタ下部電極共に、キャパシタ絶縁膜Ａ０７との接触面は全て多結晶シリコンで構成されているため、双方の濃度が等しくなるように調整することにより、電圧印加時のキャパシタ下部電極の空乏化によるキャパシタ容量の電圧依存性を改善することができる。また、配線金属膜が直接キャパシタ絶縁膜Ａ０７に接することがないため、キャパシタ絶縁膜Ａ０７への金属汚染によるキャパシタ絶縁膜Ａ０７の劣化を抑制できる。
【０１８０】
（他の実施の形態）
前記実施例及び参考例では、第１配線層を多結晶シリコン膜・配線金属膜の積層構造の場合の例を示したが、第１配線層が多結晶シリコン膜・珪化金属膜の積層構造の場合も適用可能である。
【０１８１】
また、前記実施例及び参考例では、コンタクトホール埋め込み多結晶シリコン膜をエッチバックしてから、改めて配線下多結晶シリコン膜・配線金属膜からなる第１配線層を形成する場合の例を示したが、コンタクトホール埋め込み多結晶シリコン膜と配線下多結晶シリコン膜とを兼ねることも可能である。
【０１８２】
前記第６〜第８参考例では、２重酸化法による実効フィールド酸化膜厚の作り分けの場合の例を示したが、イオン注入による酸化促進または抑制、部分フィールド酸化膜エッチング、キャパシタシールド膜部分エッチング、中間絶縁膜部分エッチング等の製造方法を適用することも可能である。
【０１８３】
【発明の効果】
本発明は以下の効果を奏する。
（１）一方のフィールド酸化膜上に設けるキャパシタ上部および下部電極からなる平行平板型コンデンサの容量と、他方のフィールド酸化膜上に設けるゲート電極と配線層からなる寄生容量とを考慮して、工程を簡略化すると共に、トランジスタの微細化を可能にする。
（２）キャパシタ形成予定領域の第１フィールド酸化膜を選択的に成長させて第２フィールド酸化膜を形成させることによって、キャパシタ形成予定領域と非キャパシタ形成領域のフィールド酸化膜間における十分な膜厚差を形成することができる。
（３）上記（２）及び、該フィールド酸化膜上に形成されたゲート電極上へ埋設する段差に関係なく平坦な被覆面を形成するＳＯＧ法によって中間絶縁膜を形成させることおよびエッチバックによって前記中間絶縁膜を薄膜化することにより、キャパシタ形成予定領域におけるキャパシタ下部電極／キャパシタ絶縁膜／キャパシタ上部電極までの製造工程を他の構成要素のゲート電極／中間絶縁膜／第１配線層の製造と同じ工程で形成することができ、キャパシタを形成するために従来のように別個の工程を必要としなくなる。
（４）中間絶縁膜を熱アニールするとき、同時に、シリコン基板に注入した不純物イオンを熱拡散してトランジスタを形成するので、トランジスタプロファイルを変えることなく熱工程を行うことができ、キャパシタ形成に伴う熱工程が削減でき、微細トランジスタの工程設定の容易化が図られる。
（５）第２フィールド酸化膜を選択的に成長させて設けたので、その成長させた分だけゲート電極と第１配線層の間の距離を離すことができ、その分だけ容量を減少することができる。
（６）第２フィールド酸化膜を選択的に成長させて設けたので、その成長させた分だけゲート電極とキャパシタ上部電極の間の距離を近づけることができ、その分だけ容量を大きくすることができる。
【図面の簡単な説明】
【図１−１】  本発明の実施例における製造方法の工程図（ａ）（ｂ）（ｃ）（ｄ）である。
【図１−２】  本発明の実施例における製造方法の工程図（ｅ）（ｆ）（ｇ）である。
【図２−１】  本発明の第１参考例における製造方法の工程図（ａ）（ｂ）（ｃ）（ｄ）である。
【図２−２】  本発明の第１参考例における製造方法の工程図（ｅ）（ｆ）（ｇ）である。
【図３−１】  本発明の第２参考例における製造方法の工程図（ａ）（ｂ）（ｃ）（ｄ）である。
【図３−２】  本発明の第２参考例における製造方法の工程図（ｅ）（ｆ）である。
【図４−１】  本発明の第３参考例における製造方法の工程図（ａ）（ｂ）（ｃ）（ｄ）である。
【図４−２】  本発明の第３参考例における製造方法の工程図（ｅ）（ｆ）である。
【図５−１】  本発明の第４参考例における製造方法の工程図（ａ）（ｂ）（ｃ）（ｄ）である。
【図５−２】  本発明の第４参考例における製造方法の工程図（ｅ）（ｆ）である。
【図６−１】  本発明の第５参考例における製造方法の工程図（ａ）（ｂ）（ｃ）（ｄ）である。
【図６−２】  本発明の第５参考例における製造方法の工程図（ｅ）（ｆ）である。
【図７】  本発明の第６参考例における製造方法の工程図（ａ）（ｂ）（ｃ）（ｄ）（ｅ）である。
【図８】  本発明の第７参考例における製造方法の工程図（ａ）（ｂ）（ｃ）（ｄ）（ｅ）である。
【図９】  本発明の第８参考例における製造方法の工程図（ａ）（ｂ）（ｃ）（ｄ）である。
【図１０】  従来例の平行平板型コンデンサを含むＭＯＳ型半導体装置の製造工程図（ａ）（ｂ）（ｃ）（ｄ）である。
【符号の説明】
２０１，３０１，４０１，５０１，６０１，７０１，８０１，９０１，Ａ０１      シリコン基板
２０２，３０６，４０２，８０２，９０２，Ａ０２    第１フィールド酸化膜
２０３    第２パッド酸化膜
２０４    第２シリコン窒化膜
２０５，３０７，４０４，８０３，９０３，Ａ０３    第２フィールド酸化膜
２０６，２０６’，３０８，３０８’，４０５，４０５’，５０５，５０５’，６０６，６０６’，７０３，７０３’，８０４，８０４’，９０４，９０４’，Ａ０４，Ａ０４’    ゲート電極
２０７，３０９，４０６，５０６，６０７，７０４，８０５，９０５，Ａ０５      キャパシタ下部電極
２０８，３１０，４０７，５０７，６０８，７０５，８０７，９０７，Ａ０６      中間絶縁膜
２０９，３１１，４０８，５０８，６０９，７１１，８０８，９０８，Ａ０７    キャパシタ絶縁膜
２１０，３１２，４０９，５０９，６１０，７０６，８０９，９０９，Ａ０８    アクティブ上コンタクトホール
２１１，３１３，４１０，５１０，６１１，７０７，８１０，９１０，Ａ０９    ゲート電極上コンタクトホール
２１２，３１４，４１１，５１１，６１２，７０８，８１１，９１１，Ａ１０    キャパシタ下部電極上コンタクトホール
２１３，３１５，４１２，５１２，６１３，７０９，８１２，９１２    コンタクトホール埋め込み金属
２１４，３１６，４１３，５１３，６１４，７１２，８１３，９１３，Ａ１３    第１配線層
２１５，３１７，４１４，５１４，６１５，７１３，８１４，９１４，Ａ１４    キャパシタ上部電極
３０２    パッド酸化膜
３０３，４０３，５０４，６０５，７１０    フォトレジスト
３０４    酸化促進イオン
３０５    シリコン窒化膜
５０２，６０２，７０２    フィールド酸化膜
５０３    キャパシタシールド膜（シリコン酸化膜）
６０３    ゲート絶縁膜（シリコン窒化膜）
６０４    キャパシタシールド膜（シリコン酸化膜）
８０６    ストッパー窒化膜
９０６    電極上窒化膜
Ａ１１    多結晶シリコン
Ａ１２    配線下多結晶シリコン
【図１−１】
0004338929.tif 000002
【図１−２】
0004338929.tif 000003
【図２−１】
0004338929.tif 000004
【図２−２】
0004338929.tif 000005
【図３−１】
0004338929.tif 000006
【図３−２】
0004338929.tif 000007
【図４−１】
0004338929.tif 000008
【図４−２】
0004338929.tif 000009
【図５−１】
0004338929.tif 000010
【図５−２】
0004338929.tif 000011
【図６−１】
0004338929.tif 000012
【図６−２】
0004338929.tif 000013
【図７】
0004338929.tif 000014
【図８】
0004338929.tif 000015
【図９】
0004338929.tif 000016
【図１０】
0004338929.tif 000017