(57)【特許請求の範囲】
【請求項１】
基準電圧入力端子とデータ信号入力端子を備え、この基準電圧を基にして前記データ入力信号電圧の波形を整形して出力するコンパレータ回路と、
基準電圧入力端子とイネーブル信号入力端子を備え、この基準電圧を基にして前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路と、
基準電圧入力端子とクロック信号入力端子を備え、この基準電圧を基にして前記クロック入力信号電圧の波形を整形して出力するコンパレータ回路と、
前記データ入力信号電圧の波形を整形して出力するコンパレータ回路の出力端子と直列に接続されるインバータ回路と、
前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路の出力と前記インバータ回路の出力を入力とし、前記データ入力信号電圧が前記データ入力信号電圧の波形を整形して出力するコンパレータ回路に入力される基準電圧より低い場合、前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路の出力を出力し、前記データ入力信号電圧が前記データ入力信号電圧の波形を整形して出力するコンパレータ回路に入力される基準電圧より高い場合、前記インバータ回路の出力を出力する出力切り替えスイッチと、
を備えることを特徴とするインターフェース回路。
【請求項２】
基準電圧入力端子とデータ信号入力端子を備え、この基準電圧を基にして前記データ入力信号電圧の波形を整形して出力するコンパレータ回路と、
基準電圧入力端子とイネーブル信号入力端子を備え、この基準電圧を基にして前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路と、
基準電圧入力端子とクロック信号入力端子を備え、この基準電圧を基にして前記クロック入力信号電圧の波形を整形して出力するコンパレータ回路と、
前記データ入力信号電圧の波形を整形して出力するコンパレータ回路の基準電圧入力端子側のＮＰＮトランジスタによるカレントミラー回路のコレクタ端子と直列に接続されるＰＮＰトランジスタによるカレントミラー回路で構成されるインバータ回路と、
前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路内の出力用ＮＰＮトランジスタによるカレントミラー回路の入力側のコレクタ端子に前記インバータ回路の出力端子を接続し、前記データ入力信号電圧が前記データ入力信号電圧の波形を整形して出力するコンパレータ回路に入力される基準電圧より低い場合、前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路の出力を出力し、前記データ入力信号電圧が前記データ入力信号電圧の波形を整形して出力するコンパレータ回路に入力される基準電圧より高い場合、前記インバータ回路の出力を出力する出力切り替えスイッチと、
を備えることを特徴とするインターフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路におけるインターフェース回路に関する。
【０００２】
【従来の技術】
半導体集積回路のコントロール回路としてシリアルデコーダが使用されているが、コントロール回路の性質上、誤動作を防ぐためにシリアルデコーダの入力信号波形を整形する必要がある。そこで、従来用いられてきたシリアルデコーダの入力信号波形を整形するインターフェース回路について説明する。
【０００３】
図４は、従来のインターフェース回路を示すものである。図４において１はデータ信号入力端子、２はイネーブル信号入力端子、３はクロック信号入力端子、４はデータ信号入力端子１に接続されるコンパレータ回路、６はイネーブル信号入力端子２に接続されるコンパレータ回路、７はクロック信号入力端子３に接続されるコンパレータ回路、８は前記データ信号入力端子１に接続されるコンパレータ回路４の出力端子、９は前記イネーブル信号入力端子２に接続されるコンパレータ回路６の出力端子、１０は前記クロック信号入力端子３に接続されるコンパレータ回路７の出力端子、１１はＧＮＤ端子、１２は電源端子、１３はコンパレータ回路の基準電圧入力端子、Ｑ１、Ｑ２、Ｑ７、Ｑ８、Ｑ１２、Ｑ１３、Ｑ１８、Ｑ１９、Ｑ２０、Ｑ２１、Ｑ２６、Ｑ２７はＰＮＰトランジスタ、Ｑ３〜Ｑ６、Ｑ１４〜Ｑ１７、Ｑ２２〜Ｑ２５はＮＰＮトランジスタ、Ｒ１〜Ｒ３は抵抗、Ｉ１〜Ｉ３は電流源である。
【０００４】
従来のインターフェース回路は、データ信号入力端子１に接続されるコンパレータ回路４と、イネーブル信号入力端子２に接続されるコンパレータ回路６と、クロック信号入力端子３に接続されるコンパレータ回路７とで構成されている。
【０００５】
次に、以上のように構成されているインターフェース回路の動作について、図５を用い、以下に説明する。
デ−タ信号入力端子１、イネーブル信号入力端子２、クロック信号入力端子３のそれぞれに信号電圧が入力される時、コンパレータ回路４は、コンパレータの基準電圧入力端子１３より入力される基準電圧とデ−タ信号入力端子１から入力されるデ−タ入力信号電圧[図５の（１）]を比較し、デ−タ入力信号電圧が基準電圧よりも低い場合はＬＯＷを出力し、データ入力信号電圧が基準電圧よりも高い場合はＨＩを出力する[図５の（４）]。コンパレータ回路６は、コンパレータの基準電圧入力端子１３より入力される基準電圧とイネーブル信号入力端子２から入力されるイネーブル入力信号電圧[図５の（２）]を比較し、イネーブル入力信号電圧が基準電圧よりも低い場合はＬＯＷを出力し、イネーブル入力信号電圧が基準電圧よりも高い場合はＨＩを出力する[図５の（５）]。コンパレータ回路７は、コンパレータの基準電圧入力端子１３より入力される基準電圧とクロック信号入力端子３から入力されるクロック入力信号電圧[図５の（３）]を比較し、クロック入力信号電圧が基準電圧よりも低い場合はＬＯＷを出力し、クロック入力信号電圧が基準電圧よりも高い場合はＨＩを出力する[図５の（６）]。結果、正常な入力信号電圧が精度の良い方形波に波形整形されて出力されると共に、基準電圧以下のノイズが入力されても誤動作を防ぐことができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、例えば静電気などでＩＣ全端子に高電圧が入力され，シリアルデコーダのラッチ条件に当てはまるノイズが基準電圧以上で入力されると誤動作を起こすことになる。
【０００７】
本発明においては、従来の問題点に鑑み、シリアルデコーダのラッチ条件に当てはまるノイズが、データ信号入力端子とイネーブル信号入力端子にコンパレータ回路の基準電圧以上の電圧値で入力された場合でも、イネーブル信号を無効にする回路を備えることにより誤動作を防ぐことができるインターフェース回路の提供を目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１に記載のインターフェース回路においては、基準電圧入力端子とデータ信号入力端子を備え、この基準電圧を基にして前記データ入力信号電圧の波形を整形して出力するコンパレータ回路と、基準電圧入力端子とイネーブル信号入力端子を備え、この基準電圧を基にして前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路と、基準電圧入力端子とクロック信号入力端子を備え、この基準電圧を基にして前記クロック入力信号電圧の波形を整形して出力するコンパレータ回路と、前記データ入力信号電圧の波形を整形して出力するコンパレータ回路の出力端子と直列に接続されるインバータ回路と、前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路の出力と前記インバータ回路の出力を入力とし、前記データ入力信号電圧が前記データ入力信号電圧の波形を整形して出力するコンパレータ回路に入力される基準電圧より低い場合、前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路の出力を出力し、前記データ入力信号電圧が前記データ入力信号電圧の波形を整形して出力するコンパレータ回路に入力される基準電圧より高い場合、前記インバータ回路の出力を出力する出力切り替えスイッチと、を備えることを特徴とすることにより、シリアルデコーダのラッチ条件に当てはまるノイズが、データ信号入力端子とイネーブル信号入力端子にコンパレータ回路の基準電圧以上の電圧値以上で入力された場合でも、イネーブル信号を無効にすることにより誤動作を防ぐことができる。
【０００９】
本発明の請求項２に記載のインターフェース回路においては、基準電圧入力端子とデータ信号入力端子を備え、この基準電圧を基にして前記データ入力信号電圧の波形を整形して出力するコンパレータ回路と、基準電圧入力端子とイネーブル信号入力端子を備え、この基準電圧を基にして前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路と、基準電圧入力端子とクロック信号入力端子を備え、この基準電圧を基にして前記クロック入力信号電圧の波形を整形して出力するコンパレータ回路と、前記データ入力信号電圧の波形を整形して出力するコンパレータ回路の基準電圧入力端子側のＮＰＮトランジスタによるカレントミラー回路のコレクタ端子と直列に接続されるＰＮＰトランジスタによるカレントミラー回路で構成されるインバータ回路と、前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路内の出力用ＮＰＮトランジスタによるカレントミラー回路の入力側のコレクタ端子に前記インバータ回路の出力端子を接続し、前記データ入力信号電圧が前記データ入力信号電圧の波形を整形して出力するコンパレータ回路に入力される基準電圧より低い場合、前記イネーブル入力信号電圧の波形を整形して出力するコンパレータ回路の出力を出力し、前記データ入力信号電圧が前記データ入力信号電圧の波形を整形して出力するコンパレータ回路に入力される基準電圧より高い場合、前記インバータ回路の出力を出力する出力切り替えスイッチと、を備えることを特徴とすることにより、シリアルデコーダのラッチ条件に当てはまるノイズが、データ信号入力端子とイネーブル信号入力端子にコンパレータ回路の基準電圧以上の電圧値以上で入力された場合でも、イネーブル信号を無効にすることにより誤動作を防ぐことができる。
【００１０】
【発明の実施の形態】
本発明のインターフェース回路では、イネーブル入力信号電圧の波形を整形するコンパレータ回路の出力と、データ入力信号電圧の波形を整形するコンパレータ回路の出力に直列に接続されたインバータ回路の出力とを入力とし、前記データ入力信号電圧が基準電圧よりも低い場合、前記イネーブル入力信号電圧の波形を整形するコンパレータ回路の出力を出力し、前記データ入力信号電圧が基準電圧よりも高い場合、前記インバータ回路の出力を出力する出力切り替えスイッチを備えることにより、シリアルデコーダのラッチ条件に一致するノイズが、データ信号入力端子とイネーブル信号入力端子にコンパレータ回路の基準電圧以上の電圧値で入力された場合でも、イネーブル信号を無効にすることで、ラッチ条件に不適合な条件とし、誤動作を防ぐことができる。
【００１１】
以下、本発明の実施の一形態について、図１〜図３を参照しながら説明する。なお、従来例を示す図４と同一のものには同一の符号を付けて説明する。
図１は本発明の実施の形態によるインターフェース回路のブロック図を示している。図１において、１はデータ信号入力端子、２はイネーブル信号入力端子、３はクロック信号入力端子、４はコンパレータ回路、５はインバータ回路、６、７はコンパレータ回路、８はコンパレータ回路４の出力端子、９はコンパレータ回路６の出力端子、１０はコンパレータ回路７の出力端子、１４は出力切り替えスイッチである。
【００１２】
図１において、データ入力信号電圧の波形を整形するコンパレータ回路４の出力端子とインバータ回路５を直列に接続し、前記インバータ回路５の出力とイネーブル入力信号電圧の波形を整形するコンパレータ回路６の出力とを出力切り替えスイッチの入力とすることにより、データ入力信号電圧が基準電圧よりも低い場合、イネーブル入力信号電圧の波形を整形するコンパレータ回路６の出力を出力し、前記データ入力信号電圧が基準電圧よりも高い場合、前記インバータ回路５の出力を出力することができる。これにより、シリアルデコーダのラッチ条件に当てはまるノイズが、データ信号入力端子とイネーブル信号入力端子にコンパレータ回路の基準電圧以上の電圧値で入力された場合でも、イネーブル信号を無効にすることで、誤動作を防ぐことができる。
【００１３】
図２は本発明の実施形態におけるインターフェース回路の一実施例を示しており、１はデータ信号入力端子、２はイネーブル信号入力端子、３はクロック信号入力端子、４はコンパレータ回路、５はインバータ回路、６、７はコンパレータ回路、８はコンパレータ回路４の出力端子、９はコンパレータ回路６の出力端子、１０はコンパレータ回路７の出力端子、１１はＧＮＤ端子、１２は電源端子、１３は基準電圧入力端子、１４は出力切り替えスイッチ、Ｑ１、Ｑ２、Ｑ７、Ｑ８、Ｑ１２、Ｑ１３、Ｑ１８、Ｑ１９、Ｑ２０、Ｑ２１、Ｑ２６、Ｑ２７はＰＮＰトランジスタ、Ｑ３〜Ｑ６、Ｑ９、Ｑ１４〜Ｑ１７、Ｑ２２〜Ｑ２５はＮＰＮトランジスタ、Ｒ１〜Ｒ３は抵抗、Ｉ１〜Ｉ３は電流源である。
【００１４】
図２に示す本実施形態におけるインターフェース回路の一実施例は、クロック入力信号電圧の波形を整形するコンパレータ回路７と、データ入力信号電圧の波形を整形するコンパレータ回路４と、前記コンパレータ回路４を構成するＮＰＮトランジスタＱ４、Ｑ６と、前記ＮＰＮトランジスタＱ４、Ｑ６とベ−ス端子を共通にするＮＰＮトランジスタＱ９とにより構成されるカレントミラー回路と、前記ＮＰＮトランジスタＱ９のコレクタ端子と直列にコレクタ端子を接続するＰＮＰトランジスタＱ１０とＰＮＰトランジスタＱ１１とによるカレントミラー回路により構成されるインバータ回路５と、イネーブル入力信号電圧の波形を整形するコンパレータ回路６と、前記コンパレータ回路６の出力用ＮＰＮトランジスタＱ１４、Ｑ１６で構成されるカレントミラー回路と、前記ＮＰＮトランジスタＱ１４のコレクタ端子に前記インバータ回路５のＰＮＰトランジスタＱ１１のコレクタ端子を接続することにより構成される出力切り替えスイッチ１４を備えている。
【００１５】
以上のように構成されたインターフェース回路について、図３を用いてその動作を説明する。図３は本発明の実施形態において、シリアルデコーダのラッチ条件に一致するノイズが、データ信号入力端子１とイネーブル信号入力端子２にコンパレータの基準電圧以上の電圧値で入力された場合の各部の波形を示している。
【００１６】
データ信号入力端子１、イネーブル信号入力端子２、クロック信号入力端子３のそれぞれに入力信号電圧が入力される時、コンパレータ回路７は、基準電圧入力端子１３より入力される基準電圧とクロック信号入力端子３から入力されるクロック入力信号電圧[図３の（３）]を比較し、クロック入力信号電圧が基準電圧よりも低い場合はＬＯＷを出力し、クロック入力信号電圧が基準電圧よりも高い場合はＨＩを出力する[図３の（６）]。コンパレータ回路４は、基準電圧入力端子１３より入力される基準電圧とデータ信号入力端子１から入力されるデータ入力信号電圧[図３の（１）]を比較し、データ入力信号電圧が基準電圧よりも低い場合はＬＯＷを出力し、データ入力信号電圧が基準電圧よりも高い場合はＨＩを出力する[図３の（４）]。コンパレータ回路６は、基準電圧入力端子１３より入力される基準電圧とイネーブル信号入力端子２から入力されるイネーブル入力信号電圧[図３の（２）]を比較し、イネーブル入力信号電圧が基準電圧よりも低い場合はＬＯＷを出力し、イネーブル入力信号電圧が基準電圧よりも高い場合はＨＩを出力する動作をするが、データ信号入力端子１の電位が基準電圧入力端子１３の電位よりも高くなっている状態では、コンパレータ回路４のＮＰＮトランジスタＱ４、Ｑ６と供にカレントミラー回路を構成しているＮＰＮトランジスタＱ９から出力される電流が、インバータ回路５の構成要素であるＰＮＰトランジスタＱ１０、Ｑ１１によるカレントミラー回路に流入し、結果としてインバータ回路５の出力から、コンパレータ回路６のＮＰＮトランジスタＱ１４，Ｑ１６により構成される出力用カレントミラー回路のＮＰＮトランジスタＱ１４のコレクタ端子に電流が供給されるため、出力切り替えスイッチ１４の出力は、前記インバータ回路５の出力を出力する。よって、コンパレータ回路６の出力はＬＯＷとなる[図３の（５）]。
【００１７】
逆に、データ信号入力端子１の電位が基準電圧入力端子１３の電位よりも低くなっている状態では、コンパレータ回路４からインバータ回路５に電流が供給されず、結果、インバータ回路５の出力から、コンパレータ回路６の出力用カレントミラー回路を構成しているＮＰＮトランジスタＱ１４のコレクタ端子に電流が供給されず、出力切り替えスイッチ１４の出力は、コンパレータ回路６の出力を出力する。
【００１８】
以上のように本実施例によれば、シリアルデコーダのラッチ条件に当てはまるノイズが基準電圧以上である場合においても、イネーブル信号を無効してラッチ条件を不適合にすることができ、誤動作を防ぐことができる
【００１９】
【発明の効果】
以上のように本発明によれば、従来であれば、シリアルデコーダのラッチ条件に当てはまるノイズが基準電圧以上で入力された場合、シリアルデコーダが誤動作を起こしていたが、シリアルデコーダのラッチ条件に当てはまるノイズが基準電圧以上で入力された場合にイネーブル信号を無効にする回路を備えることによりシリアルデコーダの誤動作を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施例におけるインターフェース回路のブロック図。
【図２】本発明の実施例を説明するインターフェース回路の詳細図。
【図３】本発明の実施例の動作を説明する各部の波形図。
【図４】従来のインターフェース回路の実施例を説明する回路図。
【図５】従来のインターフェース回路の実施例の動作を説明する各部の波形図。
【符号の説明】
１          データ信号入力端子
２          イネーブル信号入力端子
３          クロック信号入力端子
４          コンパレータ回路
５          インバータ回路
６          コンパレータ回路
７          コンパレータ回路
８          コンパレータ回路４の出力端子
９          コンパレータ回路６の出力端子
１０        コンパレータ回路７の出力端子
１１        ＧＮＤ端子
１２        電源端子
１３        基準電圧入力端子
１４        出力切り替えスイッチ
Ｑ１、Ｑ２、Ｑ７、Ｑ８、Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１８、Ｑ１９、Ｑ２０、Ｑ２１、Ｑ２６、Ｑ２７          ＰＮＰトランジスタ
Ｑ３〜Ｑ６、Ｑ９、Ｑ１４〜Ｑ１７、Ｑ２２〜Ｑ２５      ＮＰＮトランジスタ
Ｒ１,Ｒ２,Ｒ３            抵抗
Ｉ１,Ｉ２,Ｉ３            電流源
【図１】
0004204175.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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