(57)【特許請求の範囲】
【請求項１】
外部からデジタルデータが入力される第１の入力手段と、
前記入力されたデジタルデータを用いて所定の処理を行う画像処理回路と、
前記の画像処理回路の処理結果に応じたデジタルデータをアナログ信号に変換するＤＡ変換回路と、
各スキャンセルが通常動作時に印加されるクロックに応答してデータ入力端子に印加されたデータをラッチして出力し、テスト時に印加されるスキャンクロックに応答して前段のスキャンセルから出力されたスキャンデータを後段のスキャンセルに出力する、シフト・レジスタ・ラッチ型のフリップフロップとして構成される、複数のスキャンセルを備え、前記スキャンクロックが印加されるテスト動作時に各スキャンセルが前段から後段にテストデータをシフト可能に直列に接続されており、少なくとも一部の前記スキャンセルの出力端子が前記ＤＡ変換回路の入力端子に接続され、前記クロックが印加される通常動作時に、前記少なくとも一部のスキャンセルに入力された前記画像処理回路の処理結果に応じたデジタルデータを前記ＤＡ変換回路に出力し、前記スキャンクロックが印加されるテスト動作時に、前記少なくとも一部のスキャンセルに入力された前記テストデータを後段のスキャンセルおよび前記ＤＡ変換回路に出力する、スキャンチェーンと、
前記テスト動作時に、前記ＤＡ変換回路をテストするための前記テストデータが外部から入力され、当該入力されたテストデータを前記スキャンチェーンに入力する第２の入力手段と、
前記ＤＡ変換回路が生成した前記アナログ信号を出力する出力手段と
を有する画像処理装置。
【請求項２】
前記画像処理回路は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の画像データについて画像処理を行い、
前記ＤＡ変換回路は、
前記画像処理回路の処理結果に応じたｎビットの赤色（Ｒ）デジタルデータをアナログ形式のＲ信号に変換する第１のＤＡ変換回路と、
前記画像処理回路の処理結果に応じたｎビットの緑色（Ｇ）デジタルデータをアナログ形式のＧ信号に変換する第２のＤＡ変換回路と、
前記画像処理回路の処理結果に応じたｎビットの青色（Ｂ）デジタルデータをアナログ形式のＢ信号に変換する第３のＤＡ変換回路と
を有し、
前記スキャンチェーンを構成する前記複数のスキャンセルは、
前記画像処理回路から出力されるｎビットのＲデジタルデータを入力して、前記第１のＤＡ変換回路の入力端子に出力する、１ビットのシフト・レジスタ・ラッチ型のフリップフロップ、ｎ個で構成される第１のスキャンセルと、
前記画像処理回路から出力されるｎビットのＧデータを入力して、前記第２のＤＡ変換回路の入力端子に出力する、１ビットのシフト・レジスタ・ラッチ型のフリップフロップ、ｎ個で構成される第２のスキャンセルと、
前記画像処理回路から出力されるｎビットのＢデータを入力して、前記第３のＤＡ変換回路の入力端子に出力する、１ビットのシフト・レジスタ・ラッチ型のフリップフロップ、ｎ個で構成される第３のスキャンセルと
を有し、
前記第１、第２、第３のスキャンセルの各スキャンセル内の前記各フリップフロップが、通常動作時に印加されるクロックに応答して当該フリップフロップのデータ入力端子に印加されたデータをラッチして当該フリップフロップの出力端子から対応するＤＡ変換回路の対応する入力端子に出力し、
前記第１、第２、第３のスキャンセルのそれぞれの前記ｎ個のフリップフロップは、テスト動作時に印加されるスキャンクロックに応答して、印加されたテストデータをスキャンセル内の隣接する後段のフリップフロップにシフト可能に接続されており、かつ、テスト動作時に前記テストデータを、前記第１のスキャンセルの最終段のフリップフロップから前記第２のスキャンセルの初段のフリップフロップ、前記第２のスキャンセルの最終段のフリップフロップから前記第３のスキャンセルの初段のフリップフロップに、シフト可能に、前記第１、第２、第３のスキャンセルが直列に接続されている、
請求項１に記載の画像処理装置。
【請求項３】
前記テストデータに記述された所定のテストパターンを前記シフトさせることで、共通の前記テストパターンを用いて前記第１のＤＡ変換回路、前記第２のＤＡ変換回路および前記第３のＤＡ変換回路のテストを行う
請求項２に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スキャンテストに特徴を有するデジタル回路および画像処理装置に関する。
【０００２】
【従来の技術】
一般的に、デジタル回路は、製造後出荷前に、種々のテストパターンを入力して、内蔵するデジタル回路モジュールの動作をテストしている。
近年、製造プロセスが微細化するに伴いデジタル回路が大規模化する傾向があり、内蔵するデジタル回路モジュールのテストを効率的に行いたいという要請がある。
従来では、当該テストを例えば以下に示す第１の手法または第２の手法で行っている。
第１の手法では、通常動作時に使用される外部入力端子から、特定のデジタル回路モジュールのテスト用のテストデータを入力してテストを行う。
また、第２の手法では、特定のデジタル回路モジュールにテストデータを直接入力するためのテスト用外部入力端子をデジタル回路に設け、当該外部入力端子を用いてテストを行う。この場合に、テスト用外部入力端子は、テスト対象となるデジタル回路モジュールの入力データのビット数に対応して設けられる。
【０００３】
【発明が解決しようとする課題】
しかしながら、前述した第１の手法では、テストデータが種々のデジタル回路モジュールにおける処理を経て、テスト対象となるデジタル回路モジュールに入力されるため、当該テスト対象となるデジタル回路モジュールの前段のデジタル回路モジュールにおける処理内容を考慮してテストデータを作成する必要があり、手間がかかるという問題がある。また、前段のデジタル回路モジュールにおける処理時間が長い場合に、テスト対象となるデジタル回路モジュールにテストデータが入力されるまでに時間がかかり、テスト時間が長期化するという問題がある。
また、前述した第２の手法では、特定のデジタル回路モジュールを短時間でテストできるが、当該テスト対象となるデジタル回路モジュールの入力データのビット数に対応した数のテスト用外部入力端子、並びに当該テスト用外部端子からデジタル回路モジュールまでの信号線を設ける必要があり、デジタル回路が複雑化および大規模化するという問題がある。
【０００４】
本発明は上述した従来技術の問題点に鑑みてなされ、簡単かつ小規模な構成で、特定のデジタル回路モジュールのテストを短時間で行えるデジタル回路および画像処理装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明によれば、外部からデジタルデータが入力される第１の入力手段と、前記入力されたデジタルデータを用いて所定の処理を行う画像処理回路と、前記の画像処理回路の処理結果に応じたデジタルデータをアナログ信号に変換するＤＡ変換回路と、各スキャンセルが通常動作時に印加されるクロックに応答してデータ入力端子に印加されたデータをラッチして出力し、テスト時に印加されるスキャンクロックに応答して前段のスキャンセルから出力されたスキャンデータを後段のスキャンセルに出力する、シフト・レジスタ・ラッチ型のフリップフロップとして構成される、複数のスキャンセルを備え、前記スキャンクロックが印加されるテスト動作時に各スキャンセルが前段から後段にテストデータをシフト可能に直列に接続されており、少なくとも一部の前記スキャンセルの出力端子が前記ＤＡ変換回路の入力端子に接続され、前記クロックが印加される通常動作時に、前記少なくとも一部のスキャンセルに入力された前記画像処理回路の処理結果に応じたデジタルデータを前記ＤＡ変換回路に出力し、前記スキャンクロックが印加されるテスト動作時に、前記少なくとも一部のスキャンセルに入力された前記テストデータを後段のスキャンセルおよび前記ＤＡ変換回路に出力する、スキャンチェーンと、前記テスト動作時に、前記ＤＡ変換回路をテストするための前記テストデータが外部から入力され、当該入力されたテストデータを前記スキャンチェーンに入力する第２の入力手段と、前記ＤＡ変換回路が生成した前記アナログ信号を出力する出力手段とを有する画像処理装置が提供される。
【０００６】
好ましくは、前記画像処理回路は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の画像データについて画像処理を行い、
前記ＤＡ変換回路は、前記画像処理回路の処理結果に応じたｎビットの赤色（Ｒ）デジタルデータをアナログ形式のＲ信号に変換する第１のＤＡ変換回路と、前記画像処理回路の処理結果に応じたｎビットの緑色（Ｇ）デジタルデータをアナログ形式のＧ信号に変換する第２のＤＡ変換回路と、前記画像処理回路の処理結果に応じたｎビットの青色（Ｂ）デジタルデータをアナログ形式のＢ信号に変換する第３のＤＡ変換回路とを有し、
前記スキャンチェーンを構成する前記複数のスキャンセルは、前記画像処理回路から出力されるｎビットのＲデジタルデータを入力して、前記第１のＤＡ変換回路の入力端子に出力する、１ビットのシフト・レジスタ・ラッチ型のフリップフロップ、ｎ個で構成される第１のスキャンセルと、前記画像処理回路から出力されるｎビットのＧデータを入力して、前記第２のＤＡ変換回路の入力端子に出力する、１ビットのシフト・レジスタ・ラッチ型のフリップフロップ、ｎ個で構成される第２のスキャンセルと、前記画像処理回路から出力されるｎビットのＢデータを入力して、前記第３のＤＡ変換回路の入力端子に出力する、１ビットのシフト・レジスタ・ラッチ型のフリップフロップ、ｎ個で構成される第３のスキャンセルとを有し、
前記第１、第２、第３のスキャンセルの各スキャンセル内の前記各フリップフロップが、通常動作時に印加されるクロックに応答して当該フリップフロップのデータ入力端子に印加されたデータをラッチして当該フリップフロップの出力端子から対応するＤＡ変換回路の対応する入力端子に出力し、
前記第１、第２、第３のスキャンセルのそれぞれの前記ｎ個のフリップフロップは、テスト時に印加されるスキャンクロックに応答して、テストデータをスキャンセル内の隣接する後段のフリップフロップにシフト可能に接続されており、かつ、テスト動作時に前記テストデータを、前記第１のスキャンセルの最終段のフリップフロップから前記第２のスキャンセルの初段のフリップフロップ、前記第２のスキャンセルの最終段のフリップフロップから前記第３のスキャンセルの初段のフリップフロップに、シフト可能に、前記第１、第２、第３のスキャンセルが直列に接続されている。
【０００７】
また、好ましくは、前記テストデータに記述された所定のテストパターンを前記シフトさせることで、共通の前記テストパターンを用いて前記第１のＤＡ変換回路、前記第２のＤＡ変換回路および前記第３のＤＡ変換回路のテストを行う。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態に係わるデジタル回路について説明する。
第１実施形態
図１は、本実施形態のデジタル回路１の構成図である。
図１に示すように、デジタル回路１は、デジタル回路モジュール２1 〜２4 、スキャンセル３1,1 〜３1,4 ，３2,1 〜３2,4 ，３3,1 〜３3,4 ，３4,1 〜３4,4 および制御回路４、外部入力端子ＩＮ1 〜ＩＮ4 、テスト用外部入力端子ＴＩＮ、外部出力端子ＯＵＴ1 〜ＯＵＴ4 およびテスト用外部出力端子ＴＯＵＴを有する。
ここで、外部入力端子ＩＮ1 〜ＩＮ4 が本発明の第１の入力手段に対応し、テスト用外部入力端子ＴＩＮが本発明の第２の入力手段に対応し、外部出力端子ＯＵＴ1 〜ＯＵＴ4 が本発明の出力手段に対応している。
【００１４】
制御回路４は、スキャンセル３1,1 〜３1,4 ，３2,1 〜３2,4 ，３3,1 〜３3,4 ，３4,1 〜３4,4 を制御する。具体的には、制御回路４は、例えば、スキャンセル３1,1 〜３1,4 ，３2,1 〜３2,4 ，３3,1 〜３3,4 ，３4,1 〜３4,4 にクロック信号ＣＫおよびスキャンクロック信号ＳＣＫを供給し、これらを通常モードおよびテストモードのうち選択したモードで動作させる。
通常モードは出荷後に選択され、テストモードは出荷前に選択される。
【００１５】
スキャンセル３1,1 〜３1,4 ，３2,1 〜３2,4 ，３3,1 〜３3,4 ，３4,1 〜３4,4 は、前段から後段にテストデータをシフト可能に、当該順序で直列に接続され、スキャンチェーンを構成している。
図２は、スキャンセル３1,1 〜３1,3 およびこれらの接続形態を説明するための図である。
図１および図２に示すように、スキャンセル３1,1 〜３1,3 は、外部入力端子ＩＮ1 〜ＩＮ3 からのビットデータを入力するＤ端子と、当該入力したビットデータをラッチして出力するＱ端子と、前段からのテストデータ（スキャンデータ）を入力するＳＩ端子と、テストデータを後段に出力するＳＯ端子とを有する。
スキャンセル３1,1 のＳＩ端子は前段のテスト用外部入力ＴＩＮ端子に接続され、スキャンセル３1,1 のＳＯ端子は後段のスキャンセル３1,2 のＳＩ端子に接続され、スキャンセル３1,2 のＳＯ端子は後段のスキャンセル３1,3 のＳＩ端子に接続され、スキャンセル３1,3 のＳＯ端子は後段のスキャンセル３1,4 のＳＩ端子に接続されている。
スキャンセル３1,1 〜３1,3 は、通常動作時に、Ｄ端子から入力したビットデータをラッチしてＱ端子から出力する。
また、スキャンセル３1,1 〜３1,3 は、テスト動作時に、ＳＩ端子から入力したテストデータをＱ端子およびＳＯ端子から出力する。
【００１６】
なお、スキャンセル３1,4 ，３2,1 〜３2,4 ，３3,1 〜３3,4 ，３4,1 〜３4,4 の構成、これらの接続形態および動作は、図２に示すスキャンセル３1,1 〜３1,3 の場合と同様である。
【００１７】
図１に示すように、スキャンセル３1,1 〜３1,4 のＤ端子はそれぞれ外部入力端子ＩＮ1 〜ＩＮ4 に接続され、スキャンセル３1,1 〜３1,4 のＱ端子はそれぞれデジタル回路モジュール２1 の入力端子に接続されている。
また、スキャンセル３2,1 〜３2,4 のＤ端子はそれぞれデジタル回路モジュール２1 の出力端子に接続され、スキャンセル３2,1 〜３2,4 のＱ端子はそれぞれデジタル回路モジュール２2 の入力端子に接続されている。
また、スキャンセル３3,1 〜３3,4 のＤ端子はそれぞれデジタル回路モジュール２2 の出力端子に接続され、スキャンセル３3,1 〜３3,4 のＱ端子はそれぞれデジタル回路モジュール２3 の入力端子に接続されている。
また、スキャンセル３4,1 〜３4,4 のＤ端子はそれぞれデジタル回路モジュール２3 の出力端子に接続され、スキャンセル３4,1 〜３4,4 のＱ端子はそれぞれデジタル回路モジュール２4 の入力端子に接続されている。
また、デジタル回路モジュール２4 の出力端子は、それぞれ外部出力端子ＯＵＴ1 〜ＯＵＴ4 に接続されている。
【００１８】
デジタル回路モジュール２1 は、スキャンセル３1,1 〜３1,4 から入力したビットデータあるいはテストデータを用いて所定の処理を行い、その処理結果をスキャンセル３2,1 〜３2,4 に出力する。
また、デジタル回路モジュール２2 は、スキャンセル３2,1 〜３2,4 から入力したビットデータあるいはテストデータを用いて所定の処理を行い、その処理結果をスキャンセル３3,1 〜３3,4 に出力する。
また、デジタル回路モジュール２3 は、スキャンセル３3,1 〜３3,4 から入力したビットデータあるいはテストデータを用いて所定の処理を行い、その処理結果をスキャンセル３4,1 〜３4,4 に出力する。
また、デジタル回路モジュール２4 は、スキャンセル３4,1 〜３4,4 から入力したビットデータあるいはテストデータを用いて所定の処理を行い、その処理結果を外部出力端子ＯＵＴ1 〜ＯＵＴ4 に出力する。
【００１９】
以下、デジタル回路１の動作について説明する。
〔テストモードの動作〕
先ず、デジタル回路モジュール２4 のテストを行う場合のデジタル回路１の動作について説明する。
制御回路４による制御によってスキャンセル３1,1 〜３1,4 ，３2,1 〜３2,4 ，３3,1 〜３3,4 ，３4,1 〜３4,4 がテストモードで動作する。
また、デジタル回路モジュール２4 のテストデータがテスト用外部入力端子ＴＩＮに入力され、当該テストデータが、スキャンセル３1,1 〜３1,4 ，３2,1 〜３2,4 ，３3,1 〜３3,4 を順次シフトしてスキャンセル３4,1 〜３4,4 のＳＩ端子に達する。
これにより、当該テストデータが、スキャンセル３4,1 〜３4,4 のＱ端子からデジタル回路モジュール２4 の対応する入力端子に出力され、デジタル回路モジュール２4 が当該テストデータに基づいて動作する。
そして、外部出力端子ＯＵＴ1 〜ＯＵＴ4 からの出力データが監視され、デジタル回路モジュール２4 が正常に動作しているか否かの判断が行われる。
なお、テスト用外部入力端子ＴＩＮには、スキャンセル３4,1 〜３4,4 からデジタル回路モジュール２4 にデジタル回路モジュール２4 のテスト用の４ビットのテストパターンが所定のタイミングで出力されるように作成されたテストデータが入力される。
【００２０】
上述した例では、デジタル回路モジュール２3 のテストを行う場合を例示したが、デジタル回路モジュール２1 のテストを行う場合には、テスト用外部入力端子ＴＩＮには、スキャンセル３1,1 〜３1,4 からデジタル回路モジュール２1 にデジタル回路モジュール２1 のテスト用の４ビットのテストパターンが所定のタイミングで出力されるように作成されたテストデータが入力される。
また、デジタル回路モジュール２2 のテストを行う場合には、テスト用外部入力端子ＴＩＮには、スキャンセル３2,1 〜３2,4 からデジタル回路モジュール２2 にデジタル回路モジュール２2 のテスト用の４ビットのテストパターンが所定のタイミングで出力されるように作成されたテストデータが入力される。
また、デジタル回路モジュール２3 のテストを行う場合には、テスト用外部入力端子ＴＩＮには、スキャンセル３3,1 〜３3,4 からデジタル回路モジュール２3 にデジタル回路モジュール２3 のテスト用の４ビットのテストパターンが所定のタイミングで出力されるように作成されたテストデータが入力される。
上述したデジタル回路モジュール２1 〜２3 のテストにおいても、例えば、外部出力端子ＯＵＴ1 〜ＯＵＴ4 からの出力データが監視され、デジタル回路モジュール２1 〜２3 が正常に動作しているか否かの判断が行われる。
なお、テストモードの動作では、例えば、スキャンセル３2,1 〜３2,4 ，３3,1 〜３3,4 ，３4,1 〜３4,4 をシフト動作させて、デジタル回路モジュール２1 ，２2 ，２3 の出力をテスト用外部出力端子ＴＯＵＴから出力してもよい。
すなわち、テスト用外部入力端子ＩＮからテストパターンをシフト動作で送り込み、続いて、通常動作を行ってテストパターンをデジタル回路モジュール２1 ，２2 ，２3 ，２4 に入力し、続いて、デジタル回路モジュール２1 〜２3 の出力をシフト動作を行ってテスト用外部出力端子ＴＯＵＴから出力してもよい。
【００２１】
〔通常モードの動作〕
制御回路４からの制御によってスキャンセル３1,1 〜３1,4 ，３2,1 〜３2,4 ，３3,1 〜３3,4 ，３4,1 〜３4,4 が通常モードで動作する。
これにより、外部入力端子ＩＮ1 〜ＩＮ4 から入力されたビットデータが、スキャンセル３1,1 〜３1,4 のＤ端子に入力され、ラッチされた後に、スキャンセル３1,1 〜３1,4 のＱ端子からデジタル回路モジュール２1 に出力され、当該ビットデータに応じた処理がデジタル回路モジュール２1 で行われる。
そして、デジタル回路モジュール２1 の処理の結果に応じたビットデータが、スキャンセル３2,1 〜３2,4 のＤ端子に入力され、ラッチされた後に、スキャンセル３2,1 〜３2,4 のＱ端子からデジタル回路モジュール２2 に出力され、当該ビットデータに応じた処理がデジタル回路モジュール２2 で行われる。
【００２２】
そして、デジタル回路モジュール２2 の処理の結果に応じたビットデータが、スキャンセル３3,1 〜３3,4 のＤ端子に入力され、ラッチされた後に、スキャンセル３3,1 〜３3,4 のＱ端子からデジタル回路モジュール２3 に出力され、当該ビットデータに応じた処理がデジタル回路モジュール２3 で行われる。
そして、デジタル回路モジュール２3 の処理の結果に応じたビットデータが、スキャンセル３4,1 〜３4,4 のＤ端子に入力され、ラッチされた後に、スキャンセル３4,1 〜３4,4 のＱ端子からデジタル回路モジュール２4 に出力され、当該ビットデータに応じた処理がデジタル回路モジュール２4 で行われる。
そして、デジタル回路モジュール２4 の処理の結果に応じたビットデータが、外部出力端子ＯＵＴ1 〜ＯＵＴ4 から出力される。
【００２３】
以上説明したように、デジタル回路１によれば、テスト用外部入力端子ＴＩＮを介して、デジタル回路モジュール２1 ，２2 ，２3 を介さずにデジタル回路モジュール２4 にテストデータを入力できるため、デジタル回路モジュール２4 のテストデータを作成する際にデジタル回路モジュール２1 〜２3 の処理を考慮する必要がなく、開発者の負担を軽減できる。また、テストデータは、デジタル回路モジュール２1 〜２3 の処理を経ずに、スキャンチェーンを介してデジタル回路モジュール２4 に直接的に与えられるため、前述した従来の第１の手法に比べて、テスト時間を短縮できる。
また、デジタル回路１によれば、テスト用外部端子として、それぞれ１ビットのテスト用外部入力端子ＴＩＮおよびテスト用外部出力端子ＴＯＵＴを設ければよいため、前述した従来の第２の手法に比べて回路を簡単および小規模にできる。その結果、デジタル回路１の縮退故障などを抑制できる。
【００２４】
第２実施形態
本実施形態においては、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)などのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムに、本発明を適用した場合について説明する。
【００２５】
図３は、本実施形態の３次元コンピュータグラフィックシステム３１のシステム構成図である。
３次元コンピュータグラフィックシステム３１は、立体モデルを単位図形である三角形（ポリゴン）の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム３１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
【００２６】
図３に示すように、３次元コンピュータグラフィックシステム３１は、メインメモリ３２、Ｉ／Ｏインタフェース回路３３、メインプロセッサ３４およびレンダリング回路３５が、メインバス３６を介して接続されている。
以下、各構成要素の機能について説明する。
メインプロセッサ３４は、例えば、ゲームの進行状況などに応じて、メインメモリ３２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。メインプロセッサ３４は、ポリゴンレンダリングデータＳ３４を、メインバス３６を介してレンダリング回路３５に出力する。
Ｉ／Ｏインタフェース回路３３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス３６を介してレンダリング回路３５に出力する。
【００２７】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。
ここで、（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元座標における赤、緑、青の輝度値を示している。
データαは、これから描画する画素と、ディスプレイバッファ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
Ｆデータは、フォグのα値を示している。
すなわち、ポリゴンレンダリングデータは、三角形の各頂点の物理座標値と、それぞれの頂点の色とテクスチャおよびフォグの値のデータを示している。
【００２８】
以下、レンダリング回路５について詳細に説明する。
図３に示すように、レンダリング回路５は、ＤＤＡ(Digital Differential Anarizer) セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ＤＲＡＭ１６
ＤＲＡＭ１６は、テクスチャデータを記憶するテクスチャバッファ２０、ＣＲＴに出力してディスプレイに表示する表示データを記憶するディスプレイバッファ２１、ｚデータを記憶するｚバッファ２２およびカラールックアップデータを記憶するテクスチャＣＬＵＴバッファ２３として機能する。
【００２９】
ＤＤＡセットアップ回路１０
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータＳ３４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
ＤＤＡセットアップ回路１０は、算出した変分データＳ１０をトライアングルＤＤＡ回路１１に出力する。
【００３０】
トライアングルＤＤＡ回路１１
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８（＝２×４）画素分のＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００３１】
テクスチャエンジン回路１２
テクスチャエンジン回路１２は、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、および、混合処理（αブレンディング処理）を行う。
なお、テクスチャエンジン回路１２は、所定の矩形内に位置する８画素についての処理を同時に並行して行う。
【００３２】
テクスチャエンジン回路１２は、除算回路を用いて、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
【００３３】
また、テクスチャエンジン回路１２は、除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
また、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、前記生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶されているテクスチャデータを読み出すことで、（ｓ，ｔ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
【００３４】
ここで、ＳＲＡＭ１７には、テクスチャバッファ２０に記憶されているテクスチャデータのコピーが記憶されている。
テクスチャエンジン回路１２は、読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合し、画素データＳ１２を生成する。
テクスチャエンジン回路１２は、この画素データＳ１２を、メモリＩ／Ｆ回路１３に出力する。
【００３５】
メモリＩ／Ｆ回路１３
メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファ２２に記憶されているｚデータとの比較を行い、入力した画素データＳ１２によって描画される画像が、前回、ディスプレイバッファ２１に書き込まれた画像より、手前（視点側）に位置するか否かを判断し、手前に位置する場合には、画像データＳ１２に対応するｚデータでｚバッファ２２に記憶されたｚデータを更新する。
また、メモリＩ／Ｆ回路１３は、必要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２に対応するαデータが示す混合値で混合する、いわゆるαブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データをディスプレイバッファ２１に書き込む（打ち込む）。
【００３６】
ＣＲＴコントローラ回路１４
ＣＲＴコントローラ回路１４は、与えられた水平および垂直同期信号に同期して、図示しないＣＲＴに表示するアドレスを発生し、ディスプレイバッファ２１から表示データを読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファ２１から一定の固まりで表示データを読み出す。ＣＲＴコントローラ回路１４は、ディスプレイバッファ２１から読み出した表示データを記憶するＦＩＦＯ(First In First Out)回路を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデックス値を出力する。
【００３７】
ＲＡＭＤＡＣ回路１５
ＲＡＭＤＡＣ回路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ回路１４から入力したＲＧＢのインデックス値に対応するデジタル形式の８ビットのＲデータＳ１４Ｒ、ＧデータＳ１４ＧおよびＢデータＳ１４Ｂを、それぞれ図４に示すように、ＤＡＣ(Digital Analog Converter)１５1 ，１５2 ，１５3 に出力する。
ＤＡＣ１５1 ，１５2 ，１５3 は、８ビットのＲデータＳ１４Ｒ、ＧデータＳ１４ＧおよびＢデータＳ１４Ｂをアナログ形式のＲ信号Ｓ１５Ｒ、Ｇ信号Ｓ１５ＧおよびＢ信号Ｓ１５Ｂに変換し、これをそれぞれ外部出力端子ＯＵＴ1 ，ＯＵＴ2 ，ＯＵＴ3 から図示しないＣＲＴ(Cathode Ray Tube)に出力する。
【００３８】
スキャンチェーン
図４は、図３に示すレンダリング回路３５に組み込まれたスキャンチェーンを説明するための図である。
図４に示すように、レンダリング回路３５内には、テスト用外部入力端子ＴＩＮからテスト用外部出力端子ＴＯＵＴに向かって、スキャンセル３10,1〜３10，３11,1〜３11,8，３12,1〜３12,8，３13,1〜３13,8およびその他のスキャンセルが、前段のテストデータを後段に出力可能に当該順序で直列に接続され、スキャンチェーンを構成している。
スキャンセル３10,1〜３10,n，３11,1〜３11,8，３12,1〜３12,8，３13,1〜３13,8およびその他のスキャンセルの接続形態は、図２を用いて前述した場合と同じである。
【００３９】
図４に示すように、スキャンセル３10,1〜３10,nのＤ端子はｎ（ｎは任意の整数）ビットの外部入力端子ＩＮの中の対応する外部端子にそれぞれ接続され、スキャンセル３10,1〜３10,nのＱ端子はＤＤＡセットアップ回路１０の入力端子に接続されている。
スキャンセル３11,1〜３11,8のＤ端子はＣＲＴコントローラ回路１４のＲデータＳ１４Ｒを出力する出力端子の中のそれぞれ対応する出力端子に接続され、スキャンセル３11,1〜３11,8のＱ端子はＤＡＣ１５1 のそれぞれ対応する入力端子に接続されている。
スキャンセル３12,1〜３12,8のＤ端子はＣＲＴコントローラ回路１４のＧデータＳ１４Ｇを出力する出力端子の中のそれぞれ対応する出力端子に接続され、スキャンセル３12,1〜３12,8のＱ端子はＤＡＣ１５2 のそれぞれ対応する入力端子に接続されている。
スキャンセル３13,1〜３13,8のＤ端子はＣＲＴコントローラ回路１４のＢデータＳ１４Ｂを出力する出力端子の中のそれぞれ対応する出力端子に接続され、スキャンセル３13,1〜３13,8のＱ端子はＤＡＣ１５3 のそれぞれ対応する入力端子に接続されている。
【００４０】
制御回路４４は、スキャンセル３10,1〜３10,n，３11,1〜３11,8，３12,1〜３12,8，３13,1〜３13,8およびその他のスキャンセルを制御する。具体的には、制御回路４は、例えば、スキャンセル３10,1〜３10,n，３11,1〜３11,8，３12,1〜３12,8，３13,1〜３13,8およびその他のスキャンセルにクロック信号ＣＫおよびスキャンクロック信号ＳＣＫを供給し、これらを通常モードおよびテストモードのうち選択したモードで動作させる。
クロック信号ＣＫとしては、例えば、レンダリング回路３５のシステムクロック信号が用いられる。
通常モードは出荷後に選択され、テストモードは出荷前に選択される。
【００４１】
以下、図４に示すスキャンチェーンに関連するレンダリング回路３５の動作を説明する。
〔テストモードの動作〕
ＲＡＭＤＡＣ回路１５のテストを行う場合のレンダリング回路３５の動作について説明する。
制御回路４４による制御によってスキャンセル３10,1〜３10,n，３11,1〜３11,8，３12,1〜３12,8，３13,1〜３13,8およびその他のスキャンセルがテストモードで動作する。
また、ＲＡＭＤＡＣ回路１５のテストデータがテスト用外部入力端子ＴＩＮに入力され、当該テストデータが、スキャンセルを順次シフトしてスキャンセル３11,1〜３11,8，３12,1〜３12,8，３13,1〜３13,8のＳＩ端子に達する。
これにより、当該テストデータが、スキャンセル３11,1〜３11,8，３12,1〜３12,8，３13,1〜３13,8のＱ端子からＤＡＣ１５1 ，１５2 ，１５3 の対応する入力端子に出力され、ＤＡＣ１５1 ，１５2 ，１５3 が当該テストデータに基づいて動作する。
そして、外部出力端子ＯＵＴ1 ，ＯＵＴ2 ，ＯＵＴ3 から出力されるＲ信号Ｓ１５Ｒ、Ｇ信号Ｓ１５ＧおよびＢ信号Ｓ１５Ｂが監視され、ＲＡＭＤＡＣ回路１５が正常に動作しているか否かの判断が行われる。
【００４２】
上述した動作の過程では、例えば、スキャンセル３11,1〜３11,8からＤＡＣ１５1 にＤＡＣ１５1 のテスト用の８ビットのテストパターンが所定のタイミングで同時に出力され、スキャンセル３12,1〜３12,8からＤＡＣ１５2 にＤＡＣ１５2 のテスト用の８ビットのテストパターンが所定のタイミングで同時に出力され、スキャンセル３13,1〜３13,8からＤＡＣ１５3 にＤＡＣ１５3 のテスト用の８ビットのテストパターンが所定のタイミングで同時に出力されるように作成されたテストデータがテスト用外部入力端子ＴＩＮに入力される。
また、例えば、ＤＡＣ１５1 ，１５2 ，１５3 をテストするための８ビットのテストパターンとして同一のものを用いる場合には、当該テストパターンをスキャンセル３11,1〜３11,8からＤＡＣ１５1 に出力した後に、当該テストパターンをスキャンセル３12,1〜３12,8に向けてシフトし、８クロックサイクル後に、同じテストパターンをスキャンセル３12,1〜３12,8からＤＡＣ１５2 に出力する。そして、その後、当該テストパターンをスキャンセル３13,1〜３13,8に向けてシフトし、８クロックサイクル後に、同じテストパターンをスキャンセル３13,1〜３13,8からＤＡＣ１５3 に出力する。
このようにすることで、テスト用外部入力端子ＴＩＮに入力されたテストデータの作成が簡単になる。
【００４３】
〔通常モードの動作〕
以下、３次元コンピュータグラフィックシステム３１の全体動作について説明する。
この場合に、制御回路４４からの制御によってスキャンセル３10,1〜３10,n，３11,1〜３11,8，３12,1〜３12,8，３13,1〜３13,8およびその他のスキャンセルが通常モードで動作する。すなわち、これらのスキャンセルが、Ｄ端子から入力したビットデータをラッチしてＱ端子から出力する。
ｎビットのポリゴンレンダリングデータＳ４が、メインバス６を介してメインプロセッサ４から、レンダリング回路３５の外部入力端子ＩＮに入力される。
当該入力されたｎビットのポリゴンレンダリングデータＳ４は、スキャンセル３10,1〜３10,nのＤ端子に入力され、ラッチされた後に、スキャンセル３10,1〜３10,nのＱ端子からＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分などを示す変分データＳ１０が生成される。
この変分データＳ１０は、トライアングルＤＤＡ回路１１に出力され、トライアングルＤＤＡ回路１１において、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データが算出される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データと、三角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に出力される。
【００４４】
次に、テクスチャエンジン回路１２において、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、除算回路において、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とが行われる。
そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチャ座標データ（ｕ，ｖ）が生成される。
次に、メモリＩ／Ｆ回路１３を介して、テクスチャエンジン回路１２からＳＲＡＭ１７に、前記生成されたテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求が出力され、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１７が読み出される。
次に、テクスチャエンジン回路１２において、読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合され、画素データＳ１２が生成される。
この画素データＳ１２は、テクスチャエンジン回路１２からメモリＩ／Ｆ回路１３に出力される。
【００４５】
そして、メモリＩ／Ｆ回路１３において、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファ２２に記憶されているｚデータとの比較が行なわれ、入力した画素データＳ１２によって描画される画像が、前回、ディスプレイバッファ２１に書き込まれた画像より、手前（視点側）に位置するか否かが判断され、手前に位置する場合には、画像データＳ１２に対応するｚデータでｚバッファ２２に記憶されたｚデータが更新される。
【００４６】
次に、メモリＩ／Ｆ回路１３において、必要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２に対応するαデータが示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ２１に書き込まれる。
【００４７】
次に、メモリＩ／Ｆ回路１３の制御によって、ディスプレイバッファから表示データを読み出し、当該表示データがＣＲＴコントローラ回路１４に出力される。
次に、ＣＲＴコントローラ回路１４において、メモリＩ／Ｆ回路１３から入力した表示データに応じたＲ，Ｇ，Ｂのインデックス値を生成し、これをＤＡＣ１５に出力する。
【００４８】
そして、Ｒのインデックス値に対応した８ビットのＲデータＳ１４Ｒが、スキャンセル３11,1〜３11,8のＤ端子に入力され、ラッチされた後に、スキャンセル３11,1〜３11,8のＱ端子からＤＡＣ１５1 の対応する入力端子に出力される。
それと同時に、Ｇのインデックス値に対応した８ビットのＧデータＳ１４Ｇが、スキャンセル３12,1〜３12,8のＤ端子に入力され、ラッチされた後に、スキャンセル３12,1〜３12,8のＱ端子からＤＡＣ１５2 の対応する入力端子に出力される。
それと同時に、Ｂのインデックス値に対応した８ビットのＢデータＳ１４Ｂが、スキャンセル３13,1〜３13,8のＤ端子に入力され、ラッチされた後に、スキャンセル３13,1〜３13,8のＱ端子からＤＡＣ１５3 の対応する入力端子に出力される。
【００４９】
次に、ＤＡＣ１５1 ，１５2 ，１５3 において、それぞれＲデータＳ１４Ｒ、ＧデータＳ１４ＧおよびＢデータＳ１４Ｂが、アナログ形式のＲ信号Ｓ１５Ｒ、Ｇ信号Ｓ１５ＧおよびＢ信号Ｓ１５Ｂに変換され、それぞれ外部出力端子ＯＵＴ1 ，ＯＵＴ2 ，ＯＵＴ3 からＣＲＴに出力される。
【００５０】
以上説明したように、３次元コンピュータグラフィックシステム３１によれば、テスト用外部入力端子ＴＩＮを介して、ＲＡＭＤＡＣ回路１５にテストデータを入力できるため、ＲＡＭＤＡＣ回路１５のテストデータを作成する際に、例えば、メモリＩ／Ｆ回路１３およびＣＲＴコントローラ回路１４などのその他の回路の処理を考慮する必要がなく、開発者の負担を軽減できる。また、テストデータは、スキャンチェーンを介してＲＡＭＤＡＣ回路１５に直接的に与えられるため、前述した従来の第１の手法に比べて、テスト時間を短縮できる。
また、３次元コンピュータグラフィックシステム３１によれば、テスト用外部入力端子として、それぞれ１ビットのテスト用外部入力端子ＴＩＮおよびテスト用外部出力端子ＴＯＵＴを設ければよいため、前述した従来の第２の手法に比べて回路を簡単および小規模にできる。その結果、レンダリング回路３５の縮退故障などを抑制できる。
【００５１】
本発明は上述した実施形態には限定されない。
上述した実施形態では、図１および図４に示すようなパターンのスキャンチェーンを例示したが、後段の回路に、前段の回路の処理を経ずに直接的にテストデータを供給できるものであれば、スキャンチェーンのパターンは任意である。
【００５２】
【発明の効果】
以上説明したように、本発明のデジタル回路によれば、簡単かつ小規模な構成で、第２のデジタル回路モジュールのテストを短時間で行うことができる。
また、本発明の画像処理装置によれば、簡単かつ小規模な構成で、ＤＡ変換回路のテストを短時間で行うことができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態のデジタル回路の構成図である。
【図２】図２は、本発明の実施形態に係わるデジタル回路におけるスキャンセルの直列接続を説明するための図である。
【図３】図３は、本発明の第２実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図４】図４は、図３に示すレンダリング回路に組み込まれたスキャンチェーンを説明するための図である。
【符号の説明】
３1,1 〜３1,4 ，３2,1 〜３2,4 ，３3,1 〜３3,4 ，３4,1 〜３4,4 ，３10,1〜３10,n，３11,1〜３11,8，３12,1〜３12,8，３13,1〜３13,8…スキャンセル、４，４４…制御回路、ＩＮ1 〜ＩＮ4 …入力端子、ＴＩＮ…テスト用入力端子、ＯＵＴ1 〜ＯＵＴ4 …出力端子、ＴＯＵＴ…テスト用出力端子、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、３２…メインメモリ、３３…Ｉ／Ｏインタフェース回路、３４…メインプロセッサ、３５…レンダリング回路
【図１】
0004345157.tif 000002
【図２】
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【図３】
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【図４】
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