(57)【特許請求の範囲】
【請求項１】
２端子カルコゲニドしきい値スイッチを含む論理処理装置と、
前記論理処理装置上に溶着され、前記論理処理装置と通信可能なメモリアレイとを含み、該メモリアレイは、２３≦ａ≦５８及び８≦ｂ≦４０として、式ＴｅaＧｅbＳｂ100-(a+b)で表されるメモリ材料を含むことを特徴とする計算ユニット。
【請求項２】
前記論理処理装置が２以上の２端子カルコゲニドしきい値スイッチを含むことを特徴とする請求項１に記載の計算ユニット。
【請求項３】
前記論理処理装置が多相クロッキングを使用することを特徴とする請求項１に記載の計算ユニット。
【請求項４】
前記論理処理装置が３相クロッキングを使用することを特徴とする請求項３に記載の計算ユニット。
【請求項５】
前記論理処理装置が４相クロッキングを使用することを特徴とする請求項３に記載の計算ユニット。
【請求項６】
前記４相クロッキングが５０％デューティサイクルを持つことを特徴とする請求項５に記載の計算ユニット。
【請求項７】
前記論理処理装置が論理動作回路を含み、
この論理動作回路は、
第１の２端子カルコゲニドしきい値スイッチ及び、該第１の２端子カルコゲニドしきい値スイッチに直列に接続される第２の２端子カルコゲニドしきい値スイッチと、
第１と第２の端子を持つ一又は複数の入力抵抗であって、前記第１の端子が一又は複数の入力点にそれぞれ接続され、前記第２の端子が前記第１及び第２の２端子カルコゲニドしきい値スイッチの間の接続点に接続される一又は複数の入力抵抗と、
前記第１及び第２の２端子カルコゲニドしきい値スイッチの接続点に対向する第１の２端子カルコゲニドしきい値スイッチの端子に接続される回路パワーリングポイントと、
第一端子と第二端子を持つ接地抵抗であって、前記第一端子が前記第１及び第２の２端子カルコゲニドしきい値スイッチの接続点に対向した前記第２の２端子カルコゲニドしきい値スイッチの端子に接続され、前記第二端子が接地される接地抵抗と、
前記第２の２端子カルコゲニドしきい値スイッチと前記接地抵抗との間に接続される信号出力端子とを含むことを特徴とする請求項２に記載の計算ユニット。
【請求項８】
前記一又は複数の入力抵抗が一入力抵抗であることを特徴とする請求項７に記載の計算ユニット。
【請求項９】
４０≦ａ≦５８であることを特徴とする請求項１に記載の計算ユニット。
【請求項１０】
前記メモリアレイは、複数のメモリ素子を含み、この各メモリ素子が、
単一のセルメモリ素子を規定するメモリ材料と、
間隔を置いて配置され、前記メモリ材料に選択された電気入力信号を供給する一対のコンタクトと、
を備え、前記メモリ材料は、電気抵抗値の大きなダイナミックレンジを持ち、前記電気入力信号に応答して、前記ダイナミックレンジ内で複数の抵抗値のうちの一つに設定可能であることを特徴とする請求項１に記載の計算ユニット。
【請求項１１】
前記メモリ材料が、フィラメント部分を持ち、該フィラメント部分は前記メモリ材料の以前に有していた抵抗値に拘わらず、前記選択された電気入力信号によって前記ダイナミックレンジ内の如何なる抵抗値にも設定可能であることを特徴とする請求項１０に記載の計算ユニット。
【請求項１２】
前記メモリ材料が、遷移金属をＴＭ、９０≦ｃ≦９９．５として、式（ＴｅaＧｅbＳｂ100-(a+b)）cＴＭ100-cで表される組成の遷移金属を含むことを特徴とする請求項１に記載の計算ユニット。
【請求項１３】
４０≦ａ≦５８であることを特徴とする請求項１２に記載の計算ユニット。
【請求項１４】
前記遷移金属がＣｒ，Ｆｅ，Ｎｉ，Ｐｄ，Ｐｔ，Ｎｂから選択される１若しくは２以上の元素であることを特徴とする請求項１２に記載の計算ユニット。
【請求項１５】
前記メモリ材料が、遷移金属をＴＭ、８０≦ｃ≦９９及び０．５≦ｄ≦１０として、式（ＴｅaＧｅbＳｂ100-(a+b)）cＴＭdＳｅ100-(c+d)で表される組成の遷移金属とＳｅとを含むことを特徴とする請求項１に記載の計算ユニット。
【請求項１６】
４０≦ａ≦５８であることを特徴とする請求項１５に記載の計算ユニット。
【請求項１７】
前記遷移金属がＣｒ，Ｆｅ，Ｎｉ，Ｐｄ，Ｐｔ，Ｎｂから選択される１若しくは２以上の元素であることを特徴とする請求項１５に記載の計算ユニット。
【請求項１８】
前記論理処理装置が、論理ゲートとして２端子カルコゲニドしきい値スイッチを用いることを特徴とする請求項１に記載の計算ユニット。
【請求項１９】
前記論理処理装置が、装置ドライバを含むことを特徴とする請求項１に記載の計算ユニット。
【発明の詳細な説明】
技術分野
本発明は一般的に独特な設計の固体状態で、電気的に操作され、直接重ね書き可能で、低エネルギーの、高速スイッチングの、安定した、アナログのそして多重レベル単一セル動作のメモリ素子及び同素子から製造される高密度の電気メモリアレイに関する。特に、本発明はしきい値スイッチからなる論理処理装置上の同メモリアレイの溶着に関する。
発明の背景
コンピュータの中央演算処理ユニット（ＣＰＵ）などの論理処理装置は（算術演算ユニット、加算器、フェッチユニットなどの）論理ユニット、（上記論理ユニットと上記メモリアレイとの間の通信手段を提供する）内部メモリ及びデバイスドライバからなる。ＣＰＵ内部メモリは（データ記憶、デバッグ及び記憶域管理の為に用いられる）レジスタ、（上記ＣＰＵの論理ユニットによって敏速にアクセスされ得る命令やデータを記憶する為に使われる）内部キャッシュメモリ及び（マイクロコード記憶などの安定性用途に使われる）ＲＯＭからなる。
ＣＰＵ設計において重要な目標は、チップの効率を最適化することである。ＣＰＵの全体的効率は多くの要因に依存するが、ＣＰＵチップ上に設けられた内部メモリの容量は、外部メモリよりも内部メモリへのアクセスの方が速いために重要である。例えば、ＣＰＵ上のキャッシュメモリを上記論理ユニットの近くに設けることは必要な命令やデータをより速くアクセスさせる。
埋め込みメモリは論理ユニットや論理処理装置からなるデバイスドライバと共にシリコンの同じ層上に設けられた従来のメモリ技術（例えばＤＲＡＭ、ＳＲＡＭ及びＲＯＭ）である。従来のメモリ装置はＣＰＵの論理ユニットやデバイスドライバを構成する同じ電子構成要素（即ちトランジスタ、抵抗、キャパシター、金属コンタクト等）を含む。従って、ＣＰＵチップ上に埋め込まれた従来のメモリ素子は同じモノリシック集積回路上に設けられ、論理ユニットやデバイスドライバと同じシリコンの平らな表面内に設けられる。これから、ＣＰＵによって使用されるチップエリアの大きさは埋め込まれるＣＰＵメモリの容量が増すにつれて大きくなる。
この様に、ＣＰＵ上にメモリを置くことは処理効率を高めるが、そのために従来のメモリを使用すれば集積回路のサイズが大きくなり、チップ製造コストの増加につながる。ＣＰＵコストを合理的な水準に維持するために、埋め込みメモリの容量は最低にされ、それは結果としてＣＰＵの性能に影響する。低コストでＣＰＵの性能を高める為に、高速スタティックメモリチップ（ＳＲＡＭ）はＣＰＵに対する外部二次キャッシュ構成としてしばしば利用される。しかしながら、ＣＰＵチップと外部メモリチップとの間の情報交換に関連する遅れにより、このような二次キャッシュメモリは一次の内部メモリと同じ性能を発揮出来ない。そのため、従来のメモリの使用はＣＰＵチップのサイズの制限を受け、その為に同ＣＰＵの製造コスト、効率は制限され束縛される。
本発明の目的の一つは、第２層として、デバイスドライバ及び論理処理装置（中央処理装置）上に組み込まれ得る高速、高密度の安定性メモリアレイを提供することにある。かかる「第２層」メモリアレイは低減されたコストで、ＣＰＵの占有サイズを増加することなく論理処理装置の性能を増加させる。
本発明の他の目的は、しきい値スイッチング論理回路を含む論理処理ユニット上に上記と同一の高速メモリを組み込むことにある。
発明の概要
これらおよび他の本発明の目的は論理処理装置及び同論理装置上の、そしてそれと通信可能なメモリアレイからなる計算ユニットによって達成される。本発明の他の目的は論理処理装置及び同論理装置上の、そしてそれと通信可能な電気的消去可能な位相変化メモリを含む計算ユニットによって達成される。
【図面の簡単な説明】
図１は単一メモリ素子の断面図である。
図２はＸ―Ｙアドレスラインに結合される複数メモリ素子の結合状態を示す同複数メモリ素子の可能な配置の平面図である。
図３は、図２の同複数メモリ素子の概略線図であり、更に、ダイオードなどのアイソレーション素子が各装置を他の装置から電気的に分離するために図２の複数メモリ素子と直列に接続されている様子を示す。
図４は本発明のメモリ素子が作られるＧｅ：Ｓｂ：Ｔｅ合金の３元状態図である。
図５は２端末論理を確立する４相クロックサイクルのパワー周期変化を示し、特に各接続のクロック波がその前のクロック波から９０度位相差のある４相クロックサイクルを示す。
図６は、論理チェーンの他の論理回路に影響を与えずに、４相クロックが論理チェーンにおいて次の論理回路に論理回路の論理出力をパスすることを可能にする様子を描いたものである。
図７は入力を反転し出力として昇圧反転信号を与える単一入力反転バッファを描いたものである。
図８は２端子カルコゲニドスイッチを用いる論理操作を実行する多重入力論理回路を描いたものであり、この回路は反転を行い利得を与える。
発明の詳細な説明
本発明は論理処理装置及びこの論理処理装置上に溶着され、論理処理装置と通信するメモリアレイからなる計算ユニットである。一般に、論理処理装置は、この論理装置とメモリアレイとの間の通信手段として用いられるデバイスドライバのみならずデータ及び命令処理の為の論理ユニットを含む如何なる集積回路であってもよい。
論理処理装置は半導体材料から構成され得る。同半導体材料は元素及び化合物半導体を含む。しかしながら、好ましい半導体材料はシリコン、砒化ガリウムなどの他の材料も使用可能である。
論理処理装置はまた２端子カルコゲニドスイッチから構成されてよい。２端子カルコゲニドスイッチの実例は、オーボニック・しきい値・スイッチ（ＯＴＳ）である。このＯＴＳは米国特許第５，１１７，５６７号に詳細に記載されており、その内容はここに引用して組み込まれる。ＯＴＳのコンピュータ論理回路への応用は米国特許出願０８／３８６，９０２の中に詳細に記載されており、その内容はここに引用して組み込まれる。上記論理処理装置上に溶着されるメモリアレイは第２層メモリアレイである。一般に、第２層メモリアレイは第２層を形成する為に論理処理装置上に溶着可能なメモリのどのタイプでも良い。この中には、当該技術上公知のすべての無機、及び有機メモリが含まれる。好ましくは、第２層メモリアレイは、オーボニックメモリのような電気的消去可能な、直接重ね書き可能の、マルチビット単一セルメモリ素子で構成される。オーボニックメモリ装置及びそれから作られるアレイはその詳細が、米国特許第５，１６６，７５８号、５，２９６，７１６号、５，３３５，２１９号、５，３４１，３２８号、５，３５９，２０５号、５，４０６，５０９号および５，４１４，２７１号並びに米国特許出願０８／５０６，６３０号及び０８／５１７，３１３号に記載されており、その内容はここに引用して組み込まれる。
オーボニックメモリは消去可能な、高性能の、薄膜電子メモリ装置である電気的位相変化メモリである。その利点にはデータの安定性記憶、高ビット密度の潜在的可能性、高スイッチ速度及び低温の溶着温度のみ必要とする製造工程が含まれる。
ＤＲＡＭ、ＳＲＡＭ、及びＲＯＭのような従来のメモリ装置とは対照的に、オーボニックメモリ装置には電界効果型トランジスタは必要としない。オーボニックメモリアレイの電気的消去可能な、直接重ね書き可能のメモリ素子は当該技術で公知の方法で作られ得る最も簡単なメモリ装置を提供する。オーボニック装置は薄膜カルコゲニドのモノリシック体及び分離のための整流器への二つの電気コンタクトのみを含む。
オーボニックメモリアレイは、論理処理装置へ行及び列の形で配列され、複数の電気的に駆動され、直接的重ね書き可能なマルチビット単一セルメモリ素子から構成される。各メモリ素子は単一のセルメモリ素子を規定するメモリ材料からなる。このメモリ材料は（１）電気抵抗値の大きなダイナミックレンジ、（２）前記単一セルに対してマルチビット記憶能力を与えるよう、選択された電気入力信号に対応して、同単一セルにダイナミックレンジで複数の抵抗値の一つに設定可能であること、（３）前記単一セルメモリの少なくともフィラメント部分が、メモリ材料の前抵抗値に拘わらず、選択された電気信号によりダイナミックレンジの如何なる抵抗値にも設定可能である特徴を持つ。各メモリ素子は更にダイナミックレンジの選択された抵抗値にメモリ材料を設定する電気信号を供給する為の間隔を置いて配置された一対のコンタクトを備える。
オーボニックメモリ材料は複数の構成元素から形成され、その各元素はメモリ材料の全容積にわたって存在する。メモリ材料を構成する複数の構成元素はＴｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びそれらの混合物又は合金の複数の中から選ばれた複数の元素からなる。好ましくは、構成元素は少なくとも一つのカルコゲニド元素を含み、少なくとも遷移元素の一つを含んで良い。ここで遷移元素とは原子番号の２１から３０、３９から４８、５７及び７２から８０までの元素を含む。
より好ましくは、カルコゲニド元素はＴｅ及びＳｅを含み、遷移元素はＣｒ、Ｆｅ、Ｎｉ、Ｐｄ、Ｐｔ、Ｎｂ及びそれらの合金の混合物を含む。最も好ましくは、遷移元素はＰｄである。かかる多元素系の特別な例はＴｅ：Ｇｅ：Ｓｂ系に関し、以後、Ｐｄ及び／又はＳｅを含むか或いは含まない場合について記載される。
本発明の基準を満足するＴｅ：Ｇｅ：Ｓｂ材料クラスの高抵抗状態における組成は一般に先行技術の電気的消去可能メモリ材料におけるものに対しＴｅが非常に低い濃度であるという特徴を持つと決められた。相当に改善された電気的スイッチング性能を与える一組成において、溶着された状態でのＴｅの平均濃度は７０％をかなり下回っており、典型的には約６０％以下であり、一般的には、約２３％から約５８％のように低い範囲にあり、最も好ましくは約４０％から５８％の範囲だった。Ｇｅの濃度は同材料中約５％以上であり、材料中Ｇｅの濃度は約５％より多く、最低約８％から平均３０％の範囲であり、一般には５０％より低い。この組成中主な構成材料の残りはＳｂである。ここで与えられた百分率は構成元素の全原子数を１００％とした時の原子％をいう。このように、この組成は、ＴｅaＧｅbＳｂ100-(a+b)として特徴づけらて良い。これらの３元Ｔｅ−Ｇｅ−Ｓｂ合金は更に良い電気的特性をも持つ他のメモリ材料を開発する為の有益な出発材料となる。
この３元Ｔｅ−Ｇｅ−Ｓｂ系の状態図は図４に示される。熔融物はＴｅ、Ｇｅ及びＳｂの種々の混合物から調製され、その熔融物は急速な冷却固体化の際、複数の相に偏折される。これら急速冷却固化熔融物の分析は１０の異なった相の存在を示した（すべての相が何れの一つの固化熔融物に入っているのではない）。これらの相は元素状のＧｅ，Ｔｅ及びＳｂ、２元化合物のＧｅＴｅ及びＳｂ2Ｔｅ3並びに５の異なった３元相からなる。この３元相の元素組成はすべて擬似２元ＧｅＴｅ−Ｓｂ2Ｔｅ3ライン上に存在し、図４に示される３元図上の参照文字Ａ、Ｂ、Ｃ、Ｄ及びＥで示される。これら五つの３元相における元素の原子比は表１に記載される。図４の更に詳細な説明は以下に記載される。
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本発明の新規のメモリ素子はメモリ材料であり、好ましくは少なくとも一つのカルコゲンを含むメモリ材料を含み、更に一又はそれ以上の遷移金属を含む。遷移金属を含むメモリ材料はＴｅＧｅＳｂ３元系における我々のメモリ材料の元素的な変形である。すなわち、この元素的変形メモリ材料はＴｅＧｅＳｂメモリ合金の変形を構成する。この元素的変形は基本のＴｅＧｅＳｂ３元系に、付加的な、例えばＳｅなどのカルコゲン元素の有無に拘わらず、遷移金属を組み込むことによって得られる。一般には、元素的変形メモリは二つのカテゴリーに分類される。
第１は原子比が（ＴｅaＧｅbＳｂ100-(a+b)）cＴＭ100-cであるところのＴｅ、Ｇｅ及びＳｂ並びに遷移金属を含むメモリ材料である。ここで下付きの表示は原子％を表し、構成元素の合計は１００％となり、ＴＭは一又はそれ以上の遷移金属であり、ａ及びｂは基本ＴｅＧｅＳｂ３元系における原子％で上記記載の通りであり、ｃは約９０乃至約９９．５％の間にある。遷移金属は好ましくはＣｒ，Ｆｅ，Ｎｉ，Ｐｄ，Ｐｔ及びＮｂ並びにそれらの合金の混合物を含み得る。
第２は、原子比が（ＴｅaＧｅbＳｂ100-(a+b)）cＴＭdＳｅ100-(c+d)であるところのＴｅ、Ｇｅ、Ｓｂ及びＳｅ並びに遷移金属を含むメモリ材料である。ここで、下付きの表示は原子％を、構成元素の合計は１００％となり、ＴＭは一又はそれ以上の遷移金属であり、ａ及びｂは基本ＴｅＧｅＳｂ３元系における原子％で上記記載の通りであり、ｃは約８０乃至約９９％の間にあり、ｄは約０．５％と１０％の間にある。遷移金属は好ましくはＣｒ，Ｆｅ，Ｎｉ，Ｐｄ，Ｐｔ及びＮｂ並びにそれらの合金の混合物を含み得る。この系に含まれる特別な例としては、次のものが含まれよう。それらは（Ｔｅ56Ｇｅ22Ｓｂ22）90Ｎｉ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）80Ｎｉ10Ｓｅ10，（Ｔｅ56Ｇｅ22Ｓｂ22）90Ｃｒ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）80Ｃｒ10Ｓｅ10，（Ｔｅ56Ｇｅ22Ｓｂ22）90Ｆｅ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）80Ｆｅ10Ｓｅ10，（Ｔｅ56Ｇｅ22Ｓｂ22）90Ｐｄ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）80Ｐｄ10Ｓｅ10，（Ｔｅ56Ｇｅ22Ｓｂ22）90Ｐｔ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）80Ｐｔ10Ｓｅ10，（Ｔｅ56Ｇｅ22Ｓｂ22）90Ｎｂ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）80Ｎｂ10Ｓｅ10，（Ｔｅ56Ｇｅ22Ｓｂ22）85Ｎｉ5Ｃｒ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）80Ｎｉ5Ｆｅ5Ｓｅ10，（Ｔｅ56Ｇｅ22Ｓｂ22）85Ｃｒ5Ｆｅ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）85Ｎｉ5Ｐｄ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）80Ｎｉ5Ｐｔ5Ｓｅ10，（Ｔｅ56Ｇｅ22Ｓｂ22）85Ｎｉ5Ｎｂ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）85Ｐｄ5Ｃｒ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）80Ｐｄ5Ｐｔ5Ｓｅ10，（Ｔｅ56Ｇｅ22Ｓｂ22）85Ｐｄ5Ｎｂ5Ｓｅ5，（Ｔｅ56Ｇｅ22Ｓｂ22）85Ｐｔ5Ｎｂ5Ｓｅ5等である。
メモリ素子は実質的に安定性の設定抵抗値を持っている。しかしながら、そのメモリ素子の抵抗値がある状況下でその元の抵抗値からドリフトしたならば、以下に述べる組成変化がこの抵抗値ドリフトを除くために用いられる。ここで用いられる”安定性”という用語は設定抵抗値が実質的に記録時間中に一定である状態をいう。勿論、（以下議論するフィードバックシステムを含む）ソフトウエアが、選択エラーマージンの外で絶対に抵抗“ドリフト”が起きないように用いられ得る。メモリ素子の抵抗値のドリフトは、もし妨げられずに放置されるならば、情報のグレイスケール記憶を妨げることが出来るので、ドリフトを少なくすることができる。
”組成変化“はここでは、材料の生来の抵抗値を増加するためにバンドギャップを広げる元素の添加を含め、実質的に安定な抵抗値を与えるためのメモリ材料を組成的に変化する如何なる手段も含むことと定義される。組成変化の一例は厚さに関し傾斜組成的不均一性を含むことである。例えば、メモリ材料は最初のＴｅ−Ｇｅ−Ｓｂ合金から第２の異なった組成のＴｅ−Ｇｅ−Ｓｂ合金へ傾斜的に変化させると良い。この組成的傾斜は設定された抵抗値ドリフトを減少する如何なる形をも取って良い。例えば、傾斜は同じ合金系の第１と第２の合金とに限定される必要はない。また、傾斜は二種以上の合金で達成され得る。傾斜変化は均一且つ連続的か、不均一かあるいは非連続的でも可能である。抵抗値ドリフトを減少する組成傾斜の特別な例は一表面のＧｅ14Ｓｂ29Ｔｅ57から対向面のＧｅ22Ｓｂ22Ｔｅ56へ均一的且つ連続的に傾斜させることを含む。
抵抗ドリフトを減少させる組成的変化の別の採用方法はメモリ材料を溶着することによる。即ち、メモリ材料が、不連続で、相対的に薄い、複数の異なった組成の層で構成される。例えば、メモリ材料は、その各々が異なったＴｅ−Ｇｅ−Ｓｂ合金から構成される一又はそれ以上の対の層を含んでよい。再び、傾斜組成の場合と同じように、実質的に減少した抵抗値ドリフトに結果する層の如何なる組み合わせも採用することが出来る。層は同様な厚さでも良いし、異なった厚さでもよい。層の数には制限が無く、同じ合金の多くの層が、互いに隣接し或いは離間して、メモリ中に含めるとよい。また、異なった合金組成の如何なる数の層も使用することが出来る。組成的層形成の特別な例はＧｅ14Ｓｂ29Ｔｅ57とＧｅ22Ｓｂ22Ｔｅ56の層を交互に対にして複数含むメモリ材料である。
抵抗ドリフトを減少する組成不均一のもう一つの例は組成傾斜と組成的層形成との組合わせによって達成される。より詳細には、安定なメモリ材料を形成する為には、前述の組成傾斜は上述の組成的層形成の何れとも組み合わせてよい。この組み合わせを使用するメモリ材料の典型的容積は：（１）Ｇｅ14Ｓｂ29Ｔｅ57の傾斜組成によって追従するＧｅ22Ｓｂ22Ｔｅ56の個別層及びＧｅ22Ｓｂ22Ｔｅ56を含むメモリ材料（２）Ｇｅ14Ｓｂ29Ｔｅ57の個別層並びにＧｅ14Ｓｂ29Ｔｅ57及びＧｅ22Ｓｂ22Ｔｅ56の傾斜組成を含むメモリ材料である。
図１を参照すると、基板１０上に形成された本発明のメモリ素子の断面図が示される。この基板はこの中で記載される論理処理装置であって良い。メモリ素子３０はメモリ材料３６並びにメモリ材料に電気入力信号を供給する離間して備えられた一対のコンタクト６及び８を含む。
各離間コンタクトは二つの薄膜層から構成することが出来る。メモリ材料に近接溶着する層３４及び３８は優れた拡散バリア性質を持ち、カルコゲニドメモリ材料３６への異物質の移動を禁止する。一実施態様では、近接薄膜層３４及び３８は共に無定型炭素、無定型シリコン或いは２元無定型炭素／シリコン構造で構成されている。他の実施態様では、近接薄膜コンタクト層の少なくとも一つはＴｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍ，Ｈｆ，Ｔａ，Ｗからなる群から選択された一元素及びＢ，Ｃ，Ｎ，Ｏ，Ａｌ，Ｓｉ，Ｐ，Ｓからなる群から選択された二元素を含む化合物から形成される薄膜層で構成される。一実施態様では、近接薄膜コンタクト層の少なくとも一つはチタニウム炭素窒化物からなる。他の実施態様では、近接薄膜層の少なくとも一つはチタニウム珪素窒化物からなる。
チタニウム炭素窒化物及びチタニウム珪素窒化物は優れたバリアー性質を持ち、カルコゲニドメモリ材料中への異物質の拡散及びエレクトロミグレーションを阻止する。チタニウムシリコン窒化物及びチタニウム炭素窒化物の層は蒸発を含む物理的蒸着、直流及び無線周波スパッタリングは勿論イオンプレーテイング、化学的蒸着及びプラズマ化学蒸着のような方法で溶着してもよい。的確な使用方法は例えば、カルコゲニドターゲット材料の組成によって課せられる溶着温度の制約のような多くの要因に依存する。チタニウム炭素窒化物か或いはチタニウム珪素窒化物の何れかの層が好ましくは約１００Å乃至２０００Åの厚さに溶着される。それらはより好ましくは約２００Å乃至１０００Åの厚さに溶着される。
離間コンタクト６及び８は好ましくはカルコゲニドメモリ材料から離れて析出される付加的な薄膜層３２及び４０を含む。これら遠隔薄膜層の各々はＴｉ，Ｗ、及びＭｏからなる群から選択された一又はそれ以上の元素を含む。一実施態様では、遠隔薄膜層の各々はＴｉ及びＷからなる。Ｔｉ−Ｗ合金層３２及び４０は好ましくは直流スパッタリング溶着法によって析出される。これらの層は好ましくは約１００Å乃至４０００Åの厚さに溶着される。これらの層は好ましくは約２００Å乃至２０００Åの厚さに溶着される。Ｔｉ−Ｗ合金層３２及び４０は優れたオーム接触性質を持つ。更にカルコゲニドメモリ材料への異物質のエレクトロミグレーション及び拡散を防ぐに必要なバリアー性質を持つ。
メモリ材料３６は、この明細書の中で記載されるカルコゲニド材料の如き多元素半導体材料から形成される。当該層３６は、スパッタリング、蒸発のような方法によって、あるいは無線周波グロー放電の如きプラズマ技術によって強化される化学的蒸着（ＣＶＤ）によって溶着されてよい。本発明のカルコゲニドメモリ材料は最も好ましくは無線周波スパッタリング及び蒸発によって作られる。カルコゲニドの無線周波スパッタリング及び蒸発の代表的な溶着パラメーターは以下の表２及び表３にそれぞれ記載される。メモリ材料層３６は好ましくは約２００Å乃至５０００Åの厚さに溶着され、より好ましくは約２５０Å乃至２５００Åの厚さに溶着され、最も好ましくは約４００Å乃至１２５０Åの厚さに溶着される。
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ここで用いられるポア径は一般的にはメモリ材料３６と電気コンタクト層６及び８との間の接触最小領域の平均断面を意味する。メモリ材料３６のポア径は実際的には横方向ディメンジョンの制限は無いが、約１乃至２マイクロメーター程度以下である。高伝導度材料の実際の伝導通路の直径は１マイクロメーターよりかなり小さく決められる。このポア径はこのようにリソグラフィーの解像度限界のように小さくすることができ、事実ポアが小さくなればなるほど、電気的スイッチングの為のエネルギー消費は少なくなる。
メモリ材料が高い又は低い抵抗状態の何れかにスイッチされると、その抵抗値が実際に変化する同メモリ材料の断面積に実質上対応するように、ポア径が選定されるのが好ましい。したがって、リソグラフィー上可能な限度で、且つ抵抗値の種々の状態の間で実際にスイッチされる当該材料３６の容積に限定され、メモリ材料３６のポア径は好ましくは約１マイクロメーター以下になる。このことは更に抵抗の検出されうる変化を開始する為のスイッチング時間及び電気エネルギーを低下する。理想的には、ポア径はスイッチング材料が動的状態にある時に形成されるフィラメントの直径に等しくあるべきである。
適切な操作に必要な上下電極に対する電気接触を除き、メモリ素子３０のポア領域は熱的に分離及び／又は制御されるのが好ましい。このことは、抵抗遷移に要求される電気エネルギーのみならずポアのスイッチされる容積からの熱移動を制限し且つ制御する。そのような熱的分離は図１の実施態様においてメモリ素子３０の横方向周囲を囲む分離材料３９によって達成される。
我々はメモリ材料の性能において、概してポア径に関係する傾向を観察する。装置がバイナリーモードで使用される時、ポア径が１ミクロンを丁度越えたところから全く開口しないまでの範囲において系統的に変化するウェーハ上の装置でテストして、オフ対オン抵抗比における一般的増加を観察する。もしポア径が例えば１ミクロンから６分の１ミクロンの範囲で制御されると、我々の装置の性能を向上する機会がある。我々の装置のプログラミングにおいて電流密度及びエネルギー密度の如きは重要な要素であるから、ポア径の減少による素子容積の減少は感度及び速度の増加という結果になる。
エネルギー、電流及び電圧の設定を低下させるために、１５００Åのように小さいポア径或いは１００Åのように小さいポア径さえも使用されて良い。
離間コンタクトの少なくとも一つとメモリ材料との間のフィラメント制限手段４８を使用する本発明のメモリ素子はより良い熱安定性を持ち、より低いセット／リセット電流を要求し、より長いサイクル寿命、及びより広い抵抗の動的範囲を持つメモリ素子を提供する。典型的には、フィラメント制限手段は離間コンタクトの少なくとも一つとメモリ材料との間に備えられた薄膜層である。好ましくはこの薄膜は１０Åから１００Åの厚さの範囲を持つ。当該薄膜は高抵抗材料で形成され、電気信号が同電気コンタクトとメモリ材料の間を通過し、同薄膜を越える、少なくとも一つの低抵抗路を有する。高抵抗薄膜層中の低抵抗路の面積は薄膜層とメモリ間の全接触面積の約２％より少なくて良い。例示的な薄膜層はシリコン、窒素及び水素を含む窒化珪素材料で形成される。薄膜の組成は好ましくは原子％でシリコン３０乃至４０％、窒素４０乃至５０％及び水素の最高３０％である。
図１に示されるメモリ素子は多段階工程プロセスで形成されてよい。層３２、３４及び４６がまず溶着され、絶縁層４６がエッチングされポアを形成する。残りの層４８，３６，３８,及び４０が溶着され、層３２,３４，４６，４８，３６，３８及び４０の全溶着は選定された寸法にエッチされる。ＳｉＯ2或いはＳｉ3Ｎ4の絶縁材料層が全構造上に溶着される。これはエッチされ、図２に示されるように、アルミニウム層が溶着され第２電極グリッド構造４２を構成し、この構造は導体１２に対し直角方向に延在し、個々のメモリ素子に接続するＸ−Ｙグリッド構造を完成する。Ｓｉ3Ｎ4或いはポリアミドなどのプラスチック材料のような適当な包被材のトップ包被層が完全な集積構造を覆っており、性能悪化或いは低下させ得る湿気及び他の外的要素に対し同構造を密閉する。このＳｉ3Ｎ4包被材は例えば低温プラズマ溶着法を用い、溶着することが出来る。ポリアミド材料はスピンコートし、コーテイング後公知の方法でベーキングされ包被層を形成する。
従来のＣＭＯＳ技術は、単結晶半導体ウェーハのバルク内に必要な半導体装置を構成し、従って単一層の同装置を造るためにのみ使用され得るので、このタイプの溶着されたメモリ構成を作るのに用いることは出来ない。更に、（１）ＣＭＯＳ技術は比較的低コストで大きなアレイを効果的に造るための十分に小さいフットプリント（実際の素子寸法）を造ることが出来ないし、（２）ＣＭＯＳ装置は、それが単一平面上に存在する為、Ｚ方向に配線出来ない。従って、ＣＭＯＳ装置は先進的な並列処理コンピュータの為に要求される複雑な、三次元的配線を有する様には作ることができない。本発明の三次元薄膜メモリアレイ構造は、他方では、平列情報処理のみならず、従来の直列情報処理の双方を可能にする。
並列処理および、従って多ディメンジョンメモリアレイ構造はパターン認識、分類、連想学習等のような複雑なタスクの迅速な実行の為に要求される。並列処理の用途や説明は本発明の譲り受け人に譲渡されている米国特許第５，１５９，６６１号に記載され、その開示はこの記載の中に引用して組み込まれる。しかしながら図１の実施態様に示されるような構造で完全に垂直に集積されたメモリ構造を作ることができ、このようにして基板上で、占有される面積を最小にする。これはチップ内のメモリ素子の密度が本質的にはリソグラフィー技術の解像力のみによって制限されることを意味する。
多数のメモリ素子の為の可能な構成の平面図は図２に示される。図示したように、装置はメモリ素子のＸ−Ｙマトリックスを形成する。水平ストリップは個々の素子に対しアドレスする為のＸ−Ｙ電極グリッドのＸセットを表す。垂直ストリップ４２はアドレスラインのＹセットを表す。
電気的消去可能メモリの他の回路構成は、勿論、可能であり、実施可能である。一つの特に有益な構成は３次元的多レベルアレイであり、メモリ又は制御素子の複数平面及びそれらの分離装置が上下に溶着される。メモリ素子の各平面はメモリ素子の複数の行及び列として配置され、それによってＸ−Ｙアドレスを許す。この平面の溶着は増加したメモリ記憶密度に加え、配線の付加的なＺ次元を許す。この配置は特に真の知的コンピュータの為の神経ネットワークを駆動する為に有益である。
各メモリ素子はある種の分離素子を使用することによって他の素子から電気的に分離される。図３はメモリ装置の配置概略図であり、ダイオードを用いていかに電気的分離が可能かを示す。回路は分離ダイオード２６と電気的に直列接続されているメモリ素子３０をもつＸ−Ｙグリッドからなる。アドレスライン１２及び４２は外部のアドレス回路に当業者に依って公知の方法で電気的に接続される。分離素子の目的はマトリックスの近接又は遠隔メモリ素子に蓄積されている情報に干渉することなく各個別メモリ素子の読み出し及び書き込みを実行させる為である。
先行技術では、相対的に高いスイッチング速度及び低いスイッチングエネルギーを持つ半導体メモリはその多くの応用の為に必要と思われ、少なくとも一つのトランジスタ及び電荷蓄積素子が各メモリ素子に対し要求される。集積回路形式におけるこのようなメモリの形成はどのように集積回路が配置されても、それに関わらずある最低基板面積を占有する他の付加的な複雑要素と共に少なくとも三つの接続が必要となる。本発明の電気的消去可能メモリの集積回路構成は各メモリ素子に対し二つのみの接続しか要求せず、これらは互いに垂直関係に作られる。更に、各メモリ素子は分離ダイオードと一対の同素子のためのコンタクトで完成するが、このメモリ素子はそれ自身かなり高いビット密度が可能なように完全に垂直に集積される。事実、本発明のメモリは、ビット密度を提供し、そのビット密度は固体ランダムアクセスメモリ（ＤＲＡＭｓ）において達成可能なものよりもさらに高いものである。そして、本発明のメモリは不安定性であり、それ故に本発明によって達成可能である安定性という更なる利点を欠いている。集積回路構成のビット当たり占有されるウェーハの面積の減少のために、本発明に依って達成可能なビット密度における増加は製造コストの対応する低下につながる。このことは、本発明のメモリが、電気的性能及びメモリ記憶容量のみならずコスト面でも、広い用途範囲の為の他の利用可能なメモリと競合し且つこれをしのぐことになる。各ビット毎の一つのトランジスタとキャパシタとから構成される先行技術の半導体メモリを比較して、本発明の集積回路構成は、図１に示すように、同一のフォトリソグラフィー解像度を用いて先行技術の構成に比較してより高ビット密度でチップ内に形成することが出来る。この高ビット密度が可能にするコストの利点に加えて、素子はより近接して配置することが可能であり、コード線や容量、その他の関連パラメーターがより小さくなり、それらによって性能を高められる。
上記の特性の故に、多くの最新技術の論理処理ユニット内に埋め込まれた従来のメモリとは異なって、オーボニックメモリは論理ユニットや装置ドライバを含むシリコンの同一層に閉じ込められない。この様に、オーボニックは、特に論理素子のシリコン層上の配置に適している。オーボニックメモリアレイは、蒸発を含む物理蒸着低温析出技術、直流及び無線周波スパッタリングのみならずイオンプレーテイング並びに化学蒸着及びプラズマ化学蒸着の如き低温溶着技術を用いて作ることが出来るので、特に、オーボニックメモリは本発明においてシリコン上に組み込むことが出来る。低温溶着プロセスの使用によってオーボニックメモリが下の装置を破壊せずに既存のシリコン論理回路上に溶着される。論理処理装置上に本発明にオーボニックメモリアレイを溶着する為に用いられるべき適確な方法は、用いられる論理処理装置の組成によって課せられる溶着温度の如き多くの要因に依存する。
薄膜オーボニックアレイはまた論理ゲートとして二端子カルコゲニドスイッチを用いる論理ファミリーを含む論理処理装置の上に組み込まれてよい。好ましくは、この二端子カルコゲニドスイッチはカルコゲニドしきい値スイッチである。
論理ファミリーは特殊な論理ゲート又はスイッチング素子を用いて形成することが出来るすべての可能な論理回路セットとして定義される。論理ファミリーは論理処理装置においての使用の為の沢山の基本的要求を持つ。まず最初に二値の“１”を“０”に、あるいはその逆に変換することが出来なければならない。これは反転と呼ばれる。第二に、ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ，等のような通常の論理演算が出来なければならない。第三に、論理ファミリーは利得を作り出す能力を持たなければならない。即ち、一つの論理回路からの出力は同時に一つより多くの回路に入力を提供する能力を持たなければならない。最後に、論理ゲート又はスイッチング素子はラッチング性質を持つならば（即ち装置が自動的に停止せず、オフにされなければならない）、後続のスイッチの為に、ゲート／スイッチのリセットする為の手段が設けられなければならない。二端子カルコゲニドスイッチを基礎にする論理ファミリーは論理処理装置内で使用されるためには上記の要求を満足する。
上記の一つの配慮はゲート及びスイッチのラッチング性質である。オーボニックしきい値スイッチ（ＯＴＳ）の如き二端子カルコゲニドしきい値スイッチはかかるラッチング性質を持つ。事実、オーボニック論理回路はＯＴＳが真のスイッチ装置である点で、従来のトランジスタ論理回路とは異なる。即ち、一旦そのしきい電圧に達するとＯＴＳはスイッチオンされ、電流の流れることが許容される。一旦スイッチオンすると、ホールド電流として知られる臨界値以下に通過する電流が低下するまで、ＯＴＳは維持される。これは論理ゲートへのクロックパワー供給を必要とする。
かかる系を効果的に使用する為に、論理ステージの為のクロックは論理が希望する状態に移行する前に駆動されなければならない。次の論理ステージはこのステージからの信号を要求し、第２ステージのクロックが駆動される間、前記クロックの活動が維持されなければならない。この後、信号はもはや不要となり、第１ステージのクロックは論理の第１ステージが再び要求されるまで、第１信号のクロックはターンオフされ得る。
少なくとも系のために要求される少なくとも３相の論理が存在する（即ち、３相クロッキング）。これらの相は次の３相からなる、即ち１）ゲートをスイッチングすること、２）信号を次のステージへの次の信号に変えること及び３）ゲートをリセットすること。より多くのクロック相を付加することができ、論理ゲートのデューティーサイクルを低下することが望ましい。
必要な時にロジックゲート及びＯＴＳのターンオフを確実にするために、それを通過する電流を停止しなければならない。これは４相クロックで達成される。図５は４相クロックシステムの為のパワーシグナルを示す。クロックシステムの４ステージがそれぞれ先行するステージから９０度の位相差を持つことがわかる。この４相クロッキングシステムはある論理回路から次の論理回路へのデータの適当な転送を許す。これがどのように達成されるかは図６に描かれたフローチャートを見てもらいたい。クロックサイクルはステージ０及びステージ１クロックが電源が入れられる時点で、ステージ３及びステージ４クロックは電源が入れられない。この時点で、論理回路は、クロック０によって供給されるとそれらの論理機能を実施し、その出力を論理パスを通してステージ１クロックによって電源が入れられる次の論理回路へ転送する。従って、ステージ１クロックで電源が入れられる論理回路は“セットされている“と言われる。ステージ２及び３の両クロックは同一期間中電源が入れられないので、各論理回路及びＯＴＳは閉じられ、これらの回路へあるいは、これらの回路からの情報が供給されない（このようにしてノイズに対しての免疫性を与えるのに助けとなる）。ステージ１クロック論理回路が一旦セットされると、ステージ０はパワーダウンされ、ステージ２クロックがパワーアップされる。ステージ１クロック論理回路の論理出力はステージ２クロック論理回路へパスされる。それからステージ１クロックがパワーダウンされ、ステージ３クロックがパワーアップされる。サイクルは次にステージ２クロックをパワーダウンし、再びステージ０クロックをパワーアップすることによって完了される。図５は先行クロックから９０度オフセットされる各位相を持ち、等間隔オン及びオフの４相クロッキングを描いているが（即ち５０％デューティサイクル）、４相クロッキングを実施する他の多くの方法がある。４相クロッキングは２端子論理技術では公知であり、Ｗ．Ｆ．チョウのトンネルダイオードの原理（Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｔｎｎｅｌ Ｄｉｏｄｅ Ｃｉｒｃｕｉｔｓ）ジョンウィリー及びサン社（Ｊｏｈｎ  Ｗｉｌｌｅｙ ＆ Ｓｏｎ）１９６４、２５３乃至２５４頁に記載がある。
技術的要件の他の一つは２進数“０”を２進数“１”又はその逆の変換が可能なことである。これは反転として知られている。図７はこの反転能力をを持つ本論理ファミリーを提供する回路を描く。論理動作が実施されずに、信号が単に反転しそれが次の回路へパスされるから、この回路は反転バッファとして考えられてもよい。この回路は直列に接続される二つのＯＴＳであるＯＴＳ１及びＯＴＳ２を含む。この二つのＯＴＳの間に接続している入力抵抗Ｒ１にデータ入力ポイントＡが接続している。パワークロッキング信号はＲ１、ＯＴＳ１及びＯＴＳ２の接続点に対向する第２スイッチＯＴＳ２のＣＬＫ端子に入力される。Ｒ１―ＯＴＳ１―ＯＴＳ２接続点に対向する第２のスイッチＯＴＳ２の端子は抵抗Ｒ２を通してグラウンド（ＧＮＤ）に接続されている。データ出力点は第２スイッチＯＴＳ２及び抵抗Ｒ２の間に接続される。一般に、Ｒ１の抵抗値はＲ２の抵抗値より大きくなければならない。この回路が動作している時はクロックは高い、即ち回路はパワーされており、ＣＬＫの電位は高い。従って、Ａにおける入力信号が高ければ、ＯＴＳ１を越える電位は、スイッチさせるに十分なほどではなく、即ちしきい電圧を超えるほどはない。またスイッチさせるに十分に高いＯＴＳ２を越える電位も無い。それゆえ、ＯＵＴにおける出力の電位は低い。逆に、Ａにおける入力信号が低ければ、そのしきい値を超えるＯＴＳ１よりも十分に高い電位があるので、そのスイッチのインピーダンスが低下する。これは、次に、ＯＴＳ２を越える十分に高い電圧を発生し、それがスイッチするのを許し、出力信号の電位が高く引き上げられる。
論理ファミリーに対する他の要請は論理動作を実行する能力である。図８はその要請を満たす本論理ファミリー内の回路を描いている。付随的に入力抵抗を持つ付加的入力Ｂがある点を除けば、この回路は基本的には図７の反転回路と同じ回路である。それ故に、二つの入力Ａ及びＢはそれぞれ入力抵抗Ｒ１及びＲ２を備える。接地抵抗はこの回路ではＲ３である。上記反転回路におけるように、抵抗Ｒ１及びＲ２の抵抗値は接地抵抗Ｒ３のそれよりも大きくなけれならない。この回路は図７の反転回路と殆ど同一な態様で動作し、主な相違は二つの入力があり、論理動作はこれらの入力上で行われることである。この回路の動作中は再びＣＬＫにおいて電位が高い。もしＡ又はＢの何れかで、入力が高いか、或いは両者が共に高いならば、ＯＴＳ１はスイッチしない。従って、ＯＴＳ２はスイッチせず、出力は低い。しかしながら、もし、入力が共にＡ及びＢで低ければ、ＯＴＳ１はスイッチする。これはＯＴＳ２にかかる電位を高めてＯＴＳ２をスイッチせしめ、ＯＵＴにおける出力を高く引き上げる。
それ故に、命名法によるが、これはＮＯＲゲート或いはＮＡＮＤゲートの何れかである。即ち、低電位が論理“０”、高電位が論理”１”であるとすれば、回路はＮＯＲゲートとして作動する。逆に、低電位が”１”、高電位が“０”であれば、この回路はＮＡＮＤゲートとして動作する。
最後の技術的考慮は論理ファミリーは利得を作り出す能力を持たなければなら無いことである。上述の回路は生来的に利得を作り出す。即ち、前述の回路の各々のＯＵＴにおける出力は、入力インピーダンスよりも相当に低いインピーダンスによりクロックパワーリング信号の電位、即ちＣＬＫにおける電位近く迄引き上げらる。付加的な利得回路は不要となる。
それ故に、すべての論理ファミリーの要請は満足された。本開示は本発明の論理ファミリーに属する特殊な回路を提供したが、それらは単に例示であって本発明をそれに限定することを意図していない。当業者は開示されたものと同様な課題を実施する為に創造される本論理ファミリー内の多くの他の回路があることを認知するであろう。
第２層メモリを形成するために薄膜オーボニックメモリを論理処理ユニット上に組み込むことは著しい利点を有する。上述したように、最新技術の中央演算処理ユニットは、論理ユニット及びデバイスドライバと同じチップ上に置かれるメモリの容量を増加させて設計されている。このことは命令やデータに速いアクセスを必要とする論理ユニット、近接させて可能な限り速いメモリを配置することである。中央演算処理ユニットチップ上に置かれるメモリのタイプはレジスタ、データキャッシュ及びマイクロコードＲＯＭである。
中央演算ユニットチップ上にオーボニックメモリの高密度アレイを組み込むと、そのチップの寸法やコストを増加することなく論理に近接してレジスタ、キャッシュ、マイクロコードを配置することになる。特に、オーボニックメモリの安定性はマイクロコードが永久に記憶されたり、或いはＣＰＵの命令セットを修正する為に動的に変更されることを許容する。ＣＰＵ内でレジスタ、キャッシュ及びマイクロコードの区別は同一メモリアレイ内にこれらの機能のすべてを組み込むことによって除くことが出来る。メモリ階層の別レベル間の区別を除くことはより効率的なプログラムが性能上の更なる利得をもって書かれることを許容する。
ここで述べる第２層メモリはキャッシュメモリ制御の為の大きな、そして高密度の連合アレイがまた効果的に実施されることを許容する。この機能は現状ではＣＰＵ上の大きな実面積か、或いは別個のキャッシュ制御チップの何れかを要求する。オーボニックメモリにおける連合記憶機能の実施の容易さはＣＰＵ命令セットに連合記憶コマンドを付加することによって可能となる。かかるコマンドはデータベース管理コードにおいて非常に価値のあるものであり、ある操作では何乗という程度でＣＰＵの能力が改善される。
一般に、本発明はメモリにアクセスする如何なる論理処理ユニットにも適用可能である。中央演算ユニットへの適用は上述のように単に一例である。第２層オーボニックメモリはまたディスクアクセス時間を高速化させるためにも適している。ハードドライブの為のキャッシュシステムの一タイプはキャッシング操作を制御するディスクコントローラと呼ばれる専用の論理処理装置と共にディスク・インターフェースカード上の専用メモリからなるハードウェアキャッシュである。ＣＰＵとの場合のように、高速、高密度の安定性メモリへの素早いアクセスを持つディスクコントローラを提供するために、オーボニックメモリはディスクコントローラの上の第２層として溶着され得る。
本発明はまたディスプレーアダプターハードウェア、ディスプレー装置（ＣＲＴ或いはＬＣＤ）及びディスプレー・サブシステムを含むコンピュータのビデオディスプレー・サブシステムに適用可能である。アダプター・ハードウェアーは更にコントロールチップ、ディスプレー・アダプターＲＡＭメモリ及びＲＯＭメモリを含む。最新技術のディスプレー・サブシステムのスクリーン・パフォーマンスを要求するディスプレー・サブシステムの特徴は、ディスプレーメモリの寸法、タイプ、及び性能である。そのディスプレーメモリの性能が、その中のデータにアクセス可能な速度によって測ることができるとして（即ち、秒或いは帯域幅あたりのバイト数）高速、高密度、安定性のオーボニック第２層メモリをビデオコントローラーチップ上に組み込むことによって、コンピュータのビデオ能力に相当な恩恵を与え、将来の高性能システムの必要を支持する。
第２層オーボニックメモリは、またコンピュータのマザーボードに適用可能である。マザーボードにはシステム構成のための個別メモリを含む。バッテリーバックアップＳＲＡＭはこの為に用いられる代表的なものである。マザーボードはまた遅いアクセスタイムを持つＥＰＲＯＭ内のＢＩＯＳ動作コードを含んでいる。欠陥バッテリーについての問題はマザーボードでは日常的であり、ＢＩＯＳの更新は新しいチップにプラグを要求する。オーボニックメモリではバッテリーを必要としない高速の、高密度の、再書き込み可能な安定性のメモリで、これらの機能を実現出来る。配置する為に及びＢＩＯＳの為に必要なメモリはマザーボードから取り除かれ、ＣＰＵの上に組み込むことが出来る。
電源が切れると、ＣＰＵの状態が失われ、システムは割り戻しをしなければならないし、さらにその時に稼動していた如何なるプログラムも再スタートさせなければならない。もしシステム内のすべてのメモリが安定性であれば、電源故障管理回路は問題が起きた時に容易にクロックを停止し、電源が回復した時に続行することが出来る。この様に、システムを再スタートする時に時間の無駄が無く、長いプログラムを再び稼動させなくとも良い。オーボニックメモリはシステムのすべてのメモリやレジスタ機能を入れ替えるのに必要な速度を持つ只一つの安定性メモリである。これから、オーボニックメモリの安定性は電源管理回路をより効果的に動作可能とし、電源故障回復を再昇圧無しに可能とする。
まとめると、オーボニック電気的消去可能の位相変化メモリは同メモリが第２層を形成して論理処理回路上に組み込むことの出来る高速、高密度、安定性メモリであるので本発明に適用可能である。単純なメモリ設計及び低温溶着はこれらオーボニックメモリアレイを既に作られたシリコン論理回路上に或いはカルコゲニドオーボニックしきい値スイッチ論理回路上に組み込むことを許容する。ＣＰＵチップ上に溶着したオーボニックメモリを使用することによって埋め込みのメモリに通常関連する実際の占有面積は不要となり得る。オーボニックメモリの高密度化は論理処理チップ上に組み込まれるべき大容量の高速メモリを許容する。この結果、チップ面積の減少によってより小さい、そしてより価格の安いチップが得られる。このチップの性能はボード上のメモリがより大容量であるが故に高められる。付加的な恩恵が当該メモリの安定性の結果として得られる。
ここに記載の開示は本発明の完全な開示を目的として記載される実施態様の形式で提供されていること、及びその詳細が付随する特許請求の範囲に記載且つ定義される本発明の範囲を限定するものとして解釈されべきでないことを理解しなければならない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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