(57)【特許請求の範囲】
【請求項１】
基板上に、金属よりなる下部電極を形成する工程と、
前記下部電極上に、酸化物誘電体膜よりなるキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、金属膜をＣＶＤ法により堆積する工程と、
前記金属膜の堆積後、水素を含む雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記金属膜をパターニングして前記金属膜よりなる上部電極を形成する工程と
を有することを特徴とする容量素子の製造方法。
【請求項２】
請求項１記載の容量素子の製造方法において、
前記上部電極中の酸素濃度が前記下部電極中の酸素濃度よりも高くなるように、前記下部電極及び前記上部電極の形成条件を制御する
ことを特徴とする容量素子の製造方法。
【請求項３】
半導体基板上に、金属よりなる下部電極を形成する工程と、
前記下部電極上に、酸化物誘電体膜よりなるキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、金属膜をＣＶＤ法により堆積する工程と、
前記金属膜の堆積後、水素を含む雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記金属膜をパターニングして前記金属膜よりなる上部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記上部電極を形成する工程の後、最上層のパッシベーション膜を形成する工程の前に、水素を含む雰囲気中で熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記上部電極を形成する工程の後の前記熱処理を行った後、前記パッシベーション膜を形成する工程の前に、窒素雰囲気中で熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項３乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記上部電極中の酸素濃度が前記下部電極中の酸素濃度よりも高くなるように、前記下部電極及び前記上部電極の形成条件を制御する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＭ（金属−絶縁膜−金属）構造を有する容量素子に係り、特に、熱処理による電極とキャパシタ誘電体膜との界面における膜剥がれやキャパシタ特性の劣化を防止しうる容量素子及びその製造方法並びにこのような容量素子を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成しうる半導体記憶装置であり、従来より、高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、キャパシタの占有面積はデバイスの集積化に多大な影響を与えるため、単位面積あたりの蓄積容量を如何にして増加するかが極めて重要である。このため、近年開発が行われているギガビット級の記憶容量を有するＤＲＡＭでは、キャパシタによる所有面積を狭めるべく、従来より広く用いられていたシリコン酸化膜やシリコン窒化膜よりも誘電率の大きな金属酸化物をキャパシタ誘電体膜として採用することが検討されている。このような酸化物誘電体膜としては、タンタル酸化膜、ＢＳＴＯ膜、ＳＴＯ膜、ＰＺＴ膜などの酸化物誘電体膜が検討されている。
【０００３】
キャパシタ誘電体膜としてこれら酸化物誘電体膜を用いる場合、通常、その成膜にはＣＶＤ法が用いられていた。これは、ＣＶＤにより形成した膜が高い誘電率を有すること、リーク電流が小さいこと及びステップカバレッジに優れた膜を形成できることによる。また、電極材料としては、ルテニウム（Ｒｕ）などの貴金属材料が用いられていた。これは、貴金属膜が酸化物誘電体膜との密着性に優れているとともに、仕事関数差が大きくリーク電流の小さいキャパシタを構成できるからである。
【０００４】
【発明が解決しようとする課題】
しかしながら、本願発明者らが種々の検討を行ったところ、酸化物誘電体膜上に金属材料よりなる上部電極を形成した場合、その後に行う熱処理によって酸化物誘電体膜と上部電極との界面において膜剥がれが生じることが判明した。
【０００５】
また、通常の半導体プロセスでは最上層のパッシベーション膜を形成した後にトランジスタの特性向上のためにフォーミングガス雰囲気中での熱処理を行うが、この熱処理によってキャパシタの電気特性が劣化することがあった。
【０００６】
本発明の目的は、上部電極と酸化物誘電体膜との間における膜剥がれを防止するとともに、キャパシタ特性の劣化を抑制しうる半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的は、基板上に、金属よりなる下部電極を形成する工程と、前記下部電極上に、酸化物誘電体膜よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、金属膜をＣＶＤ法により堆積する工程と、前記金属膜の堆積後、水素を含む雰囲気中で熱処理を行う工程と、前記熱処理を行った後、前記金属膜をパターニングして前記金属膜よりなる上部電極を形成する工程とを有することを特徴とする容量素子の製造方法によって達成される。
【００１０】
また、上記目的は、半導体基板上に、金属よりなる下部電極を形成する工程と、前記下部電極上に、酸化物誘電体膜よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、金属膜をＣＶＤ法により堆積する工程と、前記金属膜の堆積後、水素を含む雰囲気中で熱処理を行う工程と、前記熱処理を行った後、前記金属膜をパターニングして前記金属膜よりなる上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１２】
【発明の実施の形態】
［本発明の原理］
上述の通り、酸化物誘電体膜上に金属材料よりなる上部電極を形成した場合、その後に行う熱処理によって酸化物誘電体膜と上部電極との界面において膜剥がれが生じることが判明した。
【００１３】
膜剥がれが生じる原因は、キャパシタ誘電体膜と上部電極との間の密着性が低いことが原因していると考えられる。そこで、本願発明者らが密着性が劣化する原因について鋭意検討を行ったところ、上部電極を成膜する過程で膜中に取り込まれる炭素に起因するものと推測された。膜中に取り込まれる炭素は、上部電極を構成する有機金属原料に含まれるものであり、ＣＶＤ法により上部電極を成膜する場合にあってはこれらを完全に除去することは困難である。
【００１４】
そこで、本発明では、以下に示す２つの方法により、キャパシタ誘電体膜と上部電極との間の密着性を向上する。以下、キャパシタ誘電体膜をタンタル酸化膜により、上部電極をルテニウム膜により構成する場合を例にして、本発明を詳述する。
【００１５】
第１の方法は、上部電極となるルテニウム膜の堆積後、このルテニウム膜のパターニング前に、フォーミングガス雰囲気中で熱処理を行う方法である。なお、ここで、フォーミングガスとは、水素ガスを含む窒素ガスやアルゴンガスにより構成される還元性のガスであって、水素１０％も含むガスである。フォーミングガス雰囲気中で熱処理を行うことにより、ルテニウム膜中の炭素を効果的に除去することができる。これにより、ルテニウム膜とタンタル酸化膜との界面近傍における炭素濃度も大幅に低減され、ルテニウム膜とタンタル酸化膜との間の密着性を向上することができる。
【００１６】
フォーミングガス雰囲気中での熱処理は、室温〜４５０℃程度の範囲で行うことが有効である。具体的な処理条件は、上部電極中に含まれる炭素濃度等に応じて適宜設定することが望ましい。
【００１７】
図１は、フォーミングガス雰囲気中での熱処理前後におけるキャパシタ中の炭素及び酸素の分布を２次イオン質量分析法により測定した結果を示すグラフである。図示するように、フォーミングガス雰囲気中での熱処理を行うことにより、上部電極を構成するルテニウム膜中の炭素濃度を大幅に低減できることが判る。
【００１８】
図２は上部電極の形成後に熱処理を行った試料を走査型電子顕微鏡により観察した結果を示す図である。図２（ａ）は上部電極の形成後に４００℃１時間の窒素雰囲気中での熱処理（Ｎ2アニール）を行った場合、図２（ｂ）は上部電極の形成後に４００℃１時間のフォーミングガス雰囲気中での熱処理（ＦＧＡ）と４００℃１時間の窒素雰囲気中での熱処理（Ｎ2アニール）を行った場合である。
【００１９】
図示するように、窒素雰囲気中での熱処理のみを行った試料では上部電極の表面に隆起した領域が観察されており、キャパシタ誘電体膜と上部電極との間で膜剥がれが生じていることが判る。一方、フォーミングガス雰囲気中の熱処理と窒素雰囲気中の熱処理とを行った試料では膜剥がれは観察されておらず、フォーミングガス雰囲気中で熱処理を行うことにより、その後に窒素雰囲気中で熱処理を行っても膜剥がれが生じないことが判った。
【００２０】
表１は、熱処理条件と上部電極の膜剥がれとの関係をまとめたものである。
【００２１】
【表１】
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表１に示すように、キャパシタの形成後に行う窒素雰囲気中、真空雰囲気中又は酸素雰囲気中における熱処理では、３００℃の低温熱処理の場合を除き、他のすべての条件において膜剥がれが生じた。一方、キャパシタの形成後にフォーミングガス雰囲気中での熱処理（ＦＧＡ）を行ったものは、たとえその後に窒素雰囲気中や酸素雰囲気中における熱処理を行っても膜剥がれは生じなかった。このように、フォーミングガス雰囲気中での熱処理、還元すれば水素を含む雰囲気中での熱処理は、膜剥がれを防止するうえで極めて有効な処理であることが判った。
【００２２】
一般に、フォーミングガス雰囲気中で行う熱処理はキャパシタの電気特性を劣化するものとして認識されている。しかしながら、本願発明者らが検討を行ったところ、ルテニウム膜の堆積後、パターニング前に行う熱処理では、むしろキャパシタの電気特性が向上することが初めて明らかとなった。
【００２３】
図３は、キャパシタのリーク電流を測定した結果を示すグラフである。図中、“Ａｓ−Ｆｏｒｍｅｄ”はフォーミングガス雰囲気中で熱処理を行わない場合におけるキャパシタの電気特性を示しており、“ＦＧＡ”はフォーミングガス雰囲気中で熱処理を行った場合におけるキャパシタの電気特性を示している。各条件に複数の線が含まれているのは、それぞれ２９個のキャパシタの測定を行い、すべての特性を描いているためである。
【００２４】
図示するように、フォーミングガス雰囲気中での熱処理を行っていない試料では、特性のばらつき及びリーク電流が大きい。しかしながら、フォーミングガス雰囲気中での熱処理を行うことにより、特性のばらつき及びリーク電流の双方を大幅に低減することができた。
【００２５】
なお、フォーミングガス雰囲気中での熱処理は、上部電極を形成するためのパターニング前に行うことが重要である。上部電極を形成するためのパターニング後にフォーミングガス雰囲気中での熱処理を行ったのでは、キャパシタの電気特性の十分な向上は望めない。これに関しては明確なメカニズムは把握できていないが、フォーミングガス雰囲気中での熱処理の前にパターニングを行うと、ドライエッチングに用いられるＦ（フッ素）やＣＦ4が試料表面に残存しており、この状態でフォーミングガス雰囲気中での熱処理を行うことにより雰囲気中にＨＦが生成され、タンタル酸化膜にダメージを与えているものと推測している。
【００２６】
また、下部電極中の不純物濃度を軽減する観点から、下部電極の形成後、キャパシタ誘電体膜の形成前に、フォーミングガス雰囲気中で熱処理を行うようにしてもよい。
【００２７】
第２の方法は、下部電極を構成するルテニウム膜の成膜条件と、上部電極を構成するルテニウム膜の成膜条件とを変える方法である。具体的には、下部電極の成膜は膜中に取り込まれる不純物（炭素や酸素）の濃度が低くなる条件で行い、上部電極の成膜は膜中の酸素濃度が高くなる条件で行う。
【００２８】
図１から明らかなように、上部電極を形成した後に行うフォーミングガス雰囲気中での熱処理では、上部電極と比較して下部電極からの不純物の除去効果は小さい。したがって、下部電極の形成工程では、膜中に取り込まれる不純物の濃度が低くなる条件で行うことが望ましい。一方、上部電極中に高濃度に酸素が取り込まれると、酸化物であるキャパシタ誘電体膜との間の密着性が向上する。したがって、上部電極を形成する工程は、膜中の酸素濃度が高くなる条件でルテニウム膜を成膜することが望ましい。
【００２９】
このように成膜条件を制御する１つの方法としては、ルテニウム膜の成膜温度を変化することが考えられる。ルテニウム原料としてＲｕ（ＥｔＣｐ）2を用いる場合、例えば成膜温度を３００℃とすると、膜中の酸素濃度は１×１０21ｃｍ-3程度、炭素濃度は５×１０20ｃｍ-3程度となり、例えば成膜温度を３３０℃とすると、膜中の酸素濃度は１×１０20ｃｍ-3程度、炭素濃度は１×１０20ｃｍ-3程度となる。したがって、上記の成膜条件を用いる場合、下部電極を３３０℃の成膜条件で形成し、上部電極を３００℃の成膜条件を用いることにより、下部電極中の不純物濃度を低減しつつ、上部電極の密着性を向上することができる。
【００３０】
或いは、上部電極を形成する際の酸素ガスに対するルテニウム原料の流量比を、下部電極を形成する際の酸素ガスに対するルテニウム原料の流量比よりも小さくすることによっても、上部電極中の酸素濃度を下部電極中の酸素濃度よりも高くすることができる。
【００３１】
上部電極中に高濃度に酸素が含まれている場合、密着性向上に寄与するとともに、キャパシタの電気特性を向上するうえでも有効である。すなわち、上部電極中に含まれる酸素が後工程の熱処理によってキャパシタ誘電体膜中に拡散すると、タンタル酸化膜の組成を化学量論的組成に近づけるように作用する。これにより、良質のキャパシタ誘電体膜を形成することができる。
【００３２】
なお、３００℃の成膜条件を用いると、膜中に取り込まれる炭素濃度も増加する。この炭素を除去して更に密着性を向上する意味から、前述のフォーミングガス雰囲気中での熱処理を組み合わせることはより効果的である。
【００３３】
また、本願発明者らがフォーミングガス雰囲気中での熱処理を行う時期に関して種々の検討を行ったところ、バックエンド工程中に行うフォーミングガス雰囲気中での熱処理がキャパシタの電気特性を向上するうえで有効であることがはじめて明らかとなった。具体的には、キャパシタ上を覆う層間絶縁膜、この層間絶縁膜を貫いて上部電極等に接続される電極プラグを形成した後にフォーミングガス雰囲気中での熱処理を行うことにより、キャパシタの電気特性を向上することができる。
【００３４】
図４はキャパシタのリーク電流を測定した結果を示すグラフである。図中、“Ａｓ−Ｆｏｒｍｅｄ”はキャパシタ及び電極プラグの形成直後、“ＦＧＡ”はキャパシタ及び電極プラグの形成後にフォーミングガス雰囲気中での熱処理を行った場合、“ＦＧＡ＋Ｎ2”はキャパシタ及び電極プラグの形成後にフォーミングガス雰囲気中での熱処理と窒素雰囲気中での熱処理とを行った場合、“ＦＧＡ＋Ｎ2＋ＦＧＡ”はキャパシタ及び電極プラグの形成後にフォーミングガス雰囲気中での熱処理と窒素雰囲気中での熱処理とを行い、更にフォーミングガス雰囲気中での熱処理を行った場合の電気特性である。各条件に複数の線が含まれているのは、それぞれ３〜４個のキャパシタの測定を行い、すべての特性を描いているためである。
【００３５】
図示するように、電極プラグを形成する一連のバックエンドプロセスを行うことにより、キャパシタの電気特性は劣化する。この劣化は、コンタクトホール形成過程におけるプラズマダメージなどによるものと考えられる。しかしながら、キャパシタのリーク電流は、フォーミングガス雰囲気中での熱処理を行うことにより大幅に低減する。特に、フォーミングガス雰囲気中での熱処理を行った後に窒素雰囲気中での熱処理を行う場合にあっては、リーク電流を更に低減することができる。
【００３６】
バックエンドプロセスの最後にトランジスタの特性向上のために行われるフォーミングガス雰囲気中での熱処理を考慮して、キャパシタ及び電極プラグの形成後にフォーミングガス雰囲気中での熱処理と窒素雰囲気中での熱処理とを行い、更にフォーミングガス雰囲気中での熱処理を行った場合の電気特性は、フォーミングガス雰囲気中での熱処理と窒素雰囲気中での熱処理とを行った場合よりは劣化する。しかしながら、バックエンドプロセス中にフォーミングガスアニールを行わない場合（“Ａｓ−ｆｏｒｍｅｄ”）よりも良好の電気特性を得られることが判った。
【００３７】
［実施形態］
本発明の一実施形態による半導体装置及びその製造方法について図５乃至図１８を用いて説明する。
【００３８】
図５は本実施形態による半導体装置の構造を示す平面図、図６は本実施形態による半導体装置の構造を示す概略断面図、図７乃至図１７は本実施形態による半導体装置の製造方法を示す工程断面図、図１８は半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【００３９】
はじめに、本実施形態による半導体装置の構造を図５及び図６を用いて説明する。
【００４０】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２４、２６とを有するメモリセルトランジスタが形成されている。ゲート電極２０は、図５に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層２４に接続されたプラグ３６及びソース／ドレイン拡散層２６に接続されたプラグ３８とが埋め込まれた層間絶縁膜３０が形成されている。
【００４１】
層間絶縁膜３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０上には、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８が形成されている。ビット線４８は、図５に示すように、ワード線（ゲート電極２０）と交わる方向に延在して複数形成されている。ビット線４８が形成された層間絶縁膜４０上には、層間絶縁膜５８が形成されている。層間絶縁膜５８には、プラグ３８に接続されたプラグ６２が埋め込まれている。
【００４２】
層間絶縁膜５８上には、エッチングストッパ膜６４、層間絶縁膜６６及びエッチングストッパ膜６８が形成されている。エッチングストッパ膜６８上には、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を貫きプラグ６２に接続され、エッチングストッパ膜６８上に突出して形成されたシリンダ状の蓄積電極７６が形成されている。蓄積電極７６上には、タンタル酸化膜（Ｔａ2Ｏ5）よりなるキャパシタ誘電体膜７８を介して、ルテニウム膜よりなるプレート電極８８が形成されている。
【００４３】
プレート電極８８上には、ＴｉＮ膜８２、層間絶縁膜８４，９０が形成されている。層間絶縁膜９０上には、プラグ９６及びＴｉＮ膜８２を介してプレート電極８８に接続され、或いは、プラグ９８を介してビット線４８に接続された配線層１００が形成されている。配線層１００が形成された層間絶縁膜９０上には、層間絶縁膜１０２が形成されている。
【００４４】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００４５】
ここで、本実施形態による半導体装置は、プレート電極８８中の炭素濃度が、蓄積電極７６中の炭素濃度よりも低くなっていることを１つの特徴とする。本発明による半導体装置においてプレート電極８８中の炭素濃度が蓄積電極７６中の炭素濃度よりも低いのは、前述のようにキャパシタ誘電体膜７８とプレート電極８８との間の密着性を高めるためである。電極中の炭素濃度をこのように制御することにより、後工程の熱処理による膜剥がれを防止することができる。
【００４６】
なお、このような炭素濃度を有する電極構造は、プレート電極８８となるルテニウム膜の堆積後、パターニング前に、フォーミングガス雰囲気中での熱処理を行うことにより形成することができる。
【００４７】
次に、本実施形態による半導体装置の製造方法について図７乃至図１７を用いて説明する。なお、図７及び図８は図５のＡ−Ａ′線断面における工程断面図を表し、図９乃至図１７は、図５のＢ−Ｂ′線断面における工程断面図を表している。
【００４８】
まず、シリコン基板１０の主表面上に、例えば、ＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する（図７（ａ））。例えば、まず、シリコン基板１０上に膜厚１００ｎｍのシリコン窒化膜（図示せず）を形成する。次いで、このシリコン窒化膜を、素子領域となる領域に残存するようにパターニングする。次いで、パターニングしたシリコン窒化膜をハードマスクとしてシリコン基板１０をエッチングし、シリコン基板１０に例えば深さ２００ｎｍの素子分離溝を形成する。次いで、例えばＣＶＤ法によりシリコン酸化膜を全面に堆積した後、シリコン窒化膜が露出するまでこのシリコン酸化膜をＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法により研磨し、素子分離溝内に選択的にシリコン酸化膜を残存させる。この後、シリコン窒化膜を除去し、シリコン基板１０の素子分離溝に埋め込まれたシリコン酸化膜よりなる素子分離膜１２を形成する。
【００４９】
次いで、メモリセル領域のシリコン基板１０中にＰウェル（図示せず）を形成し、しきい値電圧制御のためのイオン注入を行う。
【００５０】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４としては、シリコン窒化酸化膜などの他の絶縁膜を適用してもよい。
【００５１】
次いで、ゲート絶縁膜１４上に、例えばポリシリコン膜１６とタングステン膜１８との積層膜よりなるポリメタル構造のゲート電極２０を形成する（図７（ｂ））。例えば、膜厚７０ｎｍのポリシリコン膜１６と、膜厚５ｎｍのタングステンナイトライド（ＷＮ）膜（図示せず）と、膜厚４０ｎｍのタングステン膜１８と、膜厚２００ｎｍのシリコン窒化膜２２とを順次堆積した後、リソグラフィー技術及びエッチング技術によりこれら膜を同一の形状にパターニングし、上面がシリコン窒化膜２２で覆われ、タングステンナイトライド膜を介してポリシリコン膜１６及びタングステン膜１８が積層されてなるポリメタル構造のゲート電極２０を形成する。なお、ゲート電極２０は、ポリメタル構造に限られるものではなく、ポリゲート構造、ポリサイド構造、或いは、金属ゲート等を適用してもよい。
【００５２】
次いで、ゲート電極２０をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２４、２６を形成する。
【００５３】
こうして、シリコン基板１０上に、ゲート電極２０、ソース／ドレイン拡散層２４、２６を有するメモリセルトランジスタを形成する。
【００５４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３５ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０及びシリコン窒化膜２２の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２８を形成する（図７（ｃ）、図９（ａ））。
【００５５】
次いで、全面に、例えばＣＶＤ法により例えばＢＰＳＧ膜を堆積した後、リフロー法及びＣＭＰ法等により、シリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたＢＰＳＧ膜よりなる層間絶縁膜３０を形成する。
【００５６】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０に、ソース／ドレイン拡散層２４に達するスルーホール３２と、ソース／ドレイン拡散層２６に達するコンタクトホール３４とを、ゲート電極２０及びサイドウォール絶縁膜２８に対して自己整合的に形成する（図７（ｄ）、図９（ｂ））。
【００５７】
次いで、層間絶縁膜３０に開口されたコンタクトホール３２、３４内に、プラグ３６、３８をそれぞれ埋め込む（図８（ａ）、図９（ｃ））。例えば、ＣＶＤ法により、砒素ドープした多結晶シリコン膜を堆積した後、ＣＭＰ法によりシリコン窒化膜２２が露出するまで研磨し、コンタクトホール３２、３４内のみに多結晶シリコン膜よりなるプラグ３６、３８を選択的に残存させる。
【００５８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。
【００５９】
次いで、リソグラフィー技術及びエッチング技術により、プラグ３６に達するコンタクトホール４２を層間絶縁膜４０に形成する（図８（ｂ）、図９（ｄ））。
【００６０】
次いで、層間絶縁膜４０上に、コンタクトホール４２を介してプラグ３６に接続されたビット線４８を形成する（図８（ｃ）、図１０（ａ））。例えば、まず、スパッタ法により、膜厚４５ｎｍの窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層５０と、膜厚２５０ｎｍのタングステン（Ｗ）膜５１とを順次堆積する。次いで、ＣＭＰ法によりタングステン膜５１を研磨し、コンタクトホール４２内にタングステン膜５１よりなるプラグを埋め込む。次いで、スパッタ法により、膜厚３０ｎｍのタングステン膜５２を堆積する。次いで、ＣＶＤ法により、タングステン膜５２上に、膜厚２００ｎｍのシリコン窒化膜５４を堆積する。次いで、リソグラフィー技術及びエッチング技術により、シリコン窒化膜５４、タングステン膜５２及び密着層５０をパターニングし、上面がシリコン窒化膜５４に覆われ、密着層５０及びタングステン膜５２よりなり、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８を形成する。
【００６１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ビット線４８及びシリコン窒化膜５４の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜５６を形成する（図１０（ｂ））。
【００６２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５８を形成する。
【００６３】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜５８、４０に、プラグ３８に達するコンタクトホール６０を形成する（図１０（ｃ））。このとき、シリコン窒化膜に対して高い選択比をもつエッチング条件でシリコン酸化膜をエッチングすることにより、ビット線４８上を覆うシリコン窒化膜５４及びビット線４８の側壁に形成されたサイドウォール絶縁膜５６に自己整合でコンタクトホール６０を開口することができる。
【００６４】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜５８の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール６０内に埋め込まれたプラグ６２を形成する（図１１（ａ））。
【００６５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００６６】
次いで、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００６７】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６８を形成する。
【００６８】
次いで、エッチングストッパ膜６８上に、例えばＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７０を形成する（図１１（ｂ））。
【００６９】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４をパターニングし、蓄積電極の形成予定領域に、これら膜を貫いてプラグ６２に達する開口部７２を形成する（図１２（ａ））。
【００７０】
次いで、全面に、例えばＣＶＤ法により、膜厚１０ｎｍの窒化チタン膜と、膜厚４０ｎｍのルテニウム（Ｒｕ）膜とを堆積する。ルテニウム膜の成膜には、ルテニウム原料として例えばＲｕ（ＥｔＣｐ）2を用い、３３０℃の温度で成膜を行う。この条件を用いることにより、ルテニウム膜中の酸素濃度は例えば１×１０20ｃｍ-3程度、炭素濃度は例えば１×１０20ｃｍ-3程度となる。
【００７１】
次いで、フォトレジスト膜（図示せず）を塗布し、窒化チタン膜及びルテニウム膜が形成された開口部７２内を埋め込む。
【００７２】
次いで、例えばＣＭＰ法及び反応性イオンエッチング法により、層間絶縁膜７０の表面が露出するまでフォトレジスト膜、ルテニウム膜及び窒化チタン膜を研磨するとともに、開口部７２内のフォトレジスト膜を除去し、開口部７２の内壁に沿って形成され、窒化チタン膜よりなる密着層７４と、ルテニウム膜よりなる蓄積電極７６とを形成する（図１２（ｂ））。
【００７３】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６８をストッパとして、層間絶縁膜７０を選択的にエッチングする。
【００７４】
次いで、密着層７４を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７６、エッチングストッパ膜６８、層間絶縁膜６６に対して選択的にエッチングする（図１３（ａ））。このエッチングは、密着層７４と後に形成するキャパシタ誘電体膜７８との相性が悪い場合を考慮したものであり、密着層７４と蓄積電極７６との相性がよい場合には、必ずしも密着層７４を除去する必要はない。密着層７４のエッチングは、少なくともエッチングストッパ膜６８と蓄積電極７６との間に間隙が形成されるまで行うことが望ましい。なお、キャパシタ誘電体膜との相性に基づいて密着層を除去する技術については、例えば、同一出願人による特開２０００−１２４４２３号公報に詳述されている。
【００７５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのタンタル酸化膜を堆積し、このタンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する（図１３（ｂ））。例えば、酸素とペントエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）との混合ガスを用い、基板温度を４８０℃、圧力を１．３Ｔｏｒｒとして成膜を行い、タンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する。
【００７６】
次いで、ＵＶ−Ｏ3、Ｏ3或いはＨ2Ｏ雰囲気などにおける熱処理を行い、タンタル酸化膜中の酸素空孔を充填するとともに、ＰＥＴの加水分解反応を促進する。例えば、ＵＶ−Ｏ3中で、温度を４８０℃として２時間の熱処理を行う。
【００７７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０〜５０ｎｍのルテニウム膜８０を堆積する。例えば、スパッタ法により膜厚約１０ｎｍのシード層を形成した後、ＣＶＤ法によりルテニウム膜を堆積することにより、所定膜厚のルテニウム膜を形成する。ＣＶＤによるルテニウム膜成の成膜には、ルテニウム原料として例えばＲｕ（ＥｔＣｐ）2を用い、３００℃の温度で成膜を行う。この条件を用いることにより、ルテニウム膜中の酸素濃度は例えば１×１０21ｃｍ-3程度、炭素濃度は例えば５×１０20ｃｍ-3程度となる。このような条件を用いた成膜では、膜中に多量の酸素が含まれており、キャパシタ誘電体膜７８とルテニウム膜８０との間の密着性は向上される。
【００７８】
次いで、フォーミングガス（３％Ｈ2＋９７％Ｎ2）雰囲気中で例えば４００℃、１時間の熱処理を行い、ルテニウム膜８０中の不純物を低減する。熱処理後のルテニウム膜中の不純物分布は、例えば図１に示すようになる。これにより、キャパシタ誘電体膜７８とルテニウム膜８０（プレート電極８８）との間の密着性が更に向上される。
【００７９】
次いで、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜８２を堆積する。なお、ＴｉＮ膜８２は、プレート電極８８とプラグ９６との間の密着性を向上するための膜である。
【００８０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜８４を形成する（図１４）。
【００８１】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜８４、ＴｉＮ膜８２、ルテニウム膜８０をパターニングし、上面がＴｉＮ膜８２及び層間絶縁膜８４により覆われ、ルテニウム膜８０よりなるプレート電極８８を形成する。
【００８２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜９０を形成する。
【００８３】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜９０を貫きプレート電極８８に達するコンタクトホール９２と、層間絶縁膜９０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４及びシリコン窒化膜５４を貫きビット線４８に達するコンタクトホール９４とを形成する（図１５）。例えば、層間絶縁膜９０，８４，６６は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣ4Ｆ8／ＣＯ／Ａｒ／Ｏ2＝１５／３００／３５０／５ｓｃｃｍとして、シリコン窒化膜に対してエッチング選択性を確保しうる条件でエッチングし、エッチングストッパ膜６８、６４及びシリコン窒化膜５４は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣＨＦ3／ＣＯ／Ｏ2＝５０／１５０／５ｓｃｃｍとして、シリコン酸化膜に対してエッチング選択性を確保しうる条件でエッチングする。
【００８４】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜９０の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール９２内に埋め込まれたプラグ９６と、コンタクトホール９４内に埋め込まれたプラグ９８とを形成する（図１６）。
【００８５】
次いで、フォーミングガス（３％Ｈ2＋９７％Ｎ2）雰囲気中で、例えば４００℃、１時間の熱処理を行う。続けて、窒素雰囲気中で、例えば５００℃、１時間の熱処理を行う。これら熱処理により、プラグ９６，９８を形成するまでのバックエンドプロセスにおいてキャパシタが被るダメージを低減し、キャパシタの特性を向上することができる。
【００８６】
次いで、全面に、例えばスパッタ法により、膜厚１０ｎｍのバリアメタルとなる窒化チタン膜と、膜厚３００ｎｍのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ９６、９８を介して下層配線に接続された配線層１００を形成する。
【００８７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜１０２を形成する（図１６）。
【００８８】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜１０２を貫き配線層１００に達するコンタクトホール１０４を形成する。
【００８９】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜１０２の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール１０４内に埋め込まれたプラグ１０６を形成する。
【００９０】
次いで、全面に、例えばスパッタ法により、膜厚１０ｎｍのバリアメタルとなる窒化チタン膜と、膜厚３００ｎｍのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ１０６を介して配線層１００に接続された配線層１０８を形成する。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍシリコン酸化膜１１０と、例えば膜厚６００ｎｍのシリコン窒化膜１１２とを堆積し、最上層のパッシベーション膜を形成する（図１７）。
【００９２】
次いで、フォーミングガス（３％Ｈ2＋９７％Ｎ2）雰囲気中で、例えば４００℃、１時間の熱処理を行い、トランジスタ特性の回復を行う。
【００９３】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造することができる。
【００９４】
図１８は、半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。図１８（ａ）はキャパシタの形成後に窒素雰囲気中で４００℃、１時間の熱処理を行った試料、図１８（ｂ）はキャパシタの形成後にフォーミングガス雰囲気中で４００℃、１時間の熱処理を行い、更に窒素雰囲気中で４００℃、１時間の熱処理を行った試料である。
【００９５】
図示するように、窒素雰囲気中での熱処理のみを行った試料ではキャパシタ誘電体膜７８とプレート電極８８との界面で膜剥がれが生じているが、フォーミングガス雰囲気中での熱処理及び窒素雰囲気中での熱処理を行った試料では膜剥がれは生じなかった。
【００９６】
このように、本実施形態によれば、キャパシタ誘電体膜とプレート電極との界面における膜剥がれを防止できるとともに、フォーミングガス雰囲気中での熱処理によるキャパシタの電気特性の劣化を低減することができる。
【００９７】
なお、上記実施形態では、蓄積電極及びプレート電極の形成条件の最適化、プレート電極となるルテニウム膜の成膜後、パターニングの前に行うフォーミングガス雰囲気中での熱処理及びバックエンドプロセス中に行うフォーミングガス雰囲気中での熱処理を行うことにより、キャパシタ誘電体膜とプレート電極との界面における密着性及びキャパシタの電気特性を向上したが、いずれか１つの手段のみを行うようにしてもよいし、任意の２つの手段を組み合わせて行うようにしてもよい。
【００９８】
また、蓄積電極の形成後、キャパシタ誘電体膜の形成前に、フォーミングガス雰囲気中での熱処理を更に追加してもよい。この熱処理を行うことにより、蓄積電極中の不純物濃度を低減することができ、キャパシタ特性を向上することが可能である。
【００９９】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【０１００】
例えば、上記実施形態では、キャパシタ誘電体膜としてタンタル酸化膜を用い、電極材料としてルテニウム膜を用いた場合を代表的な例として示しているが、本発明はタンタル酸化膜とルテニウム膜との組み合わせに限定されるものではない。
【０１０１】
電極材料としては、上記ルテニウムと共通の性質を有する白金族元素である、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）を用いた場合に効果が期待できる。また、これら金属の酸化物である酸化ルテニウム（ＲｕＯｘ）や酸化イリジウム（ＩｒＯｘ）、ＳＲＯを電極材料として用いてもよい。
【０１０２】
また、タンタル酸化膜を形成する場合のほか、上記導電性材料を電極材として用いる酸化物誘電体材料、例えば酸化ジルコニウム（ＺｒＯｘ）膜、酸化ハフニウム（ＨｆＯｘ）膜、ＢＳＴ膜、ＳＴＯ膜、ＰＺＴ膜を形成する場合においても、本発明を適用することができる。
【０１０３】
また、上記実施形態では、本発明をＤＲＡＭに適用した場合について説明したが、ＤＲＡＭのみならず、ＭＩＭ構造のキャパシタを有する半導体装置に広く適用することができる。例えば、キャパシタ誘電体膜として強誘電体膜を用いた強誘電体メモリにおいても本発明を適用することができる。
【０１０４】
【発明の効果】
以上の通り、本発明によれば、上部電極となる金属膜の堆積後、パターニングの前に、水素を含む雰囲気中での熱処理を行うので、上部電極中の炭素濃度が低減され、キャパシタ誘電体膜と上部電極との間の密着性を高めることができる。これにより、上部電極の膜剥がれを防止することができる。
【０１０５】
また、上部電極中に酸素が高濃度に含まれる条件で上部電極となる金属膜の成膜を行うので、キャパシタ誘電体膜と上部電極との間の密着性を高めることができる。これにより、上部電極の膜剥がれを防止することができる。
【０１０６】
また、上部電極の形成後、最上層のパッシベーション膜の形成前に、水素を含む雰囲気中で熱処理を行うので、バックエンドプロセスにおけるダメージを低減することができ、キャパシタ特性を向上することができる。
【図面の簡単な説明】
【図１】フォーミングガス雰囲気中での熱処理前後におけるキャパシタ中の炭素及び酸素の分布を２次イオン質量分析法により測定した結果を示すグラフである。
【図２】上部電極の形成後に熱処理を行った試料を走査型電子顕微鏡により観察した結果を示す図である。
【図３】キャパシタのリーク電流を測定した結果を示すグラフである。
【図４】キャパシタのリーク電流を測定した結果を示すグラフである。
【図５】本発明の一実施形態による半導体装置の構造を示す平面図である。
【図６】本発明の一実施形態による半導体装置の構造を示す概略断面図である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１８】半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…多結晶シリコン膜
１８，５２…タングステン膜
２０…ゲート電極
２２、５４…シリコン窒化膜
２４、２６…ソース／ドレイン拡散層
２８、５６…サイドウォール絶縁膜
３０、４０、５８、６６、７０、８４、９０、１０２…層間絶縁膜
３２、３４、６０、９２、９４、１０４…コンタクトホール
３６、３８、６２、９６、９８、１０６…プラグ
４８…ビット線
５０、７４…密着層
６４、６８…エッチングストッパ膜
７２…開口部
７６…蓄積電極
７８…キャパシタ誘電体膜
８０…ルテニウム膜
８２…ＴｉＮ膜
８８…プレート電極
１００、１０８…配線層
１１２…シリコン酸化膜
１１４…シリコン窒化膜
【図１】
0004342131.tif 000003
【図２】
0004342131.tif 000004
【図３】
0004342131.tif 000005
【図４】
0004342131.tif 000006
【図５】
0004342131.tif 000007
【図６】
0004342131.tif 000008
【図７】
0004342131.tif 000009
【図８】
0004342131.tif 000010
【図９】
0004342131.tif 000011
【図１０】
0004342131.tif 000012
【図１１】
0004342131.tif 000013
【図１２】
0004342131.tif 000014
【図１３】
0004342131.tif 000015
【図１４】
0004342131.tif 000016
【図１５】
0004342131.tif 000017
【図１６】
0004342131.tif 000018
【図１７】
0004342131.tif 000019
【図１８】
0004342131.tif 000020