(57)【特許請求の範囲】
【請求項１】
周波数fsでサンプリングされた入力信号と周波数fsのフィードバック信号を０からfs/N（Nは自然数）までの周波数帯域において折り返し成分の影響を受けない程度に１に比べて十分高い値の利得を与えて合成して合成信号を生成する合成部と、
前記合成信号を前記fsのN分の１のサンプルレートfs/Nにダウンサンプリングしてサンプルレートが変換された出力信号を得るダウンサンプラと、
前記出力信号を前記fs/NのＮ倍のサンプルレートfsにアップサンプリングして前記フィードバック信号を生成するアップサンプラとを具備することを特徴とするサンプルレート変換器。
【請求項２】
前記合成部は、
前記フィードバック信号を遅延させて第１遅延信号を生成する第１遅延器と、
前記入力信号から前記第１遅延信号を減算して減算信号を生成する減算器と、
前記減算信号と第２遅延信号とを加算して前記合成信号を生成する加算器と、
前記合成信号を遅延させて前記第２遅延信号を生成する第２遅延器とを備えることを特徴とする請求項１に記載のサンプルレート変換器。
【請求項３】
前記合成部は、
前記フィードバック信号を遅延させて第１遅延信号を生成する第１遅延器と、
前記第１遅延信号を割り算して割り算信号を生成する割り算器と、
前記入力信号から前記割り算信号を減算して減算信号を生成する減算器と、
前記減算信号と第２遅延信号とを加算して加算信号を生成する第１加算器と、
前記加算信号を遅延させて前記第２遅延信号を生成する第２遅延器と、
前記加算信号と前記第２遅延信号とを加算して前記合成信号を生成する第２加算器とを備えることを特徴とする請求項１に記載のサンプルレート変換器。
【請求項４】
前記合成部は、
前記フィードバック信号を遅延させて第１遅延信号を生成する第１遅延器と、
前記入力信号から前記第１遅延信号を減算して第１減算信号を生成する第１減算器と、
前記第１減算信号と第２遅延信号とを加算して第１加算信号を生成する第１加算器と、
前記第１加算信号を遅延させて前記第２遅延信号を生成する第２遅延器と、
前記第１加算信号から前記第１遅延信号を減算して第２減算信号を生成する第２減算器と、
前記第２減算信号と第３遅延信号とを加算して前記合成信号を生成する第２加算器と、
前記合成信号を遅延させて前記第３遅延信号を生成する第３遅延器とを備えることを特徴とする請求項１に記載のサンプルレート変換器。
【請求項５】
前記合成部は、
前記フィードバック信号を遅延させて第１遅延信号を生成する第１遅延器と、
前記第１遅延信号に予め設定した係数を乗じる乗算器と、
前記入力信号から前記係数が乗じられた第１遅延信号を減算して第１減算信号を生成する第１減算器と、
前記第１減算信号と第２遅延信号とを加算して第１加算信号を生成する第１加算器と、
前記第１加算信号を遅延させて前記第２遅延信号を生成する第２遅延器と、
前記第１加算信号から前記第１遅延信号を減算して第２減算信号を生成する第２減算器と、
前記第２減算信号と第３遅延信号とを加算して前記合成信号を生成する第２加算器と、
前記合成信号を遅延させて前記第３遅延信号を生成する第３遅延器とを備えることを特徴とする請求項１に記載のサンプルレート変換器。
【請求項６】
前記合成部は、
前記フィードバック信号を遅延させて第１遅延信号を生成する第１遅延器と、
前記第１遅延信号に予め設定した第１係数を乗算する第１乗算器と、
前記入力信号から前記係数が乗じられた第１遅延信号を減算して第１減算信号を生成する第１減算器と、
前記第１減算信号と第２遅延信号とを加算して第１加算信号を生成する第１加算器と、
前記第２加算信号を遅延させて前記第２遅延信号を生成する第２遅延器と、
前記第１遅延信号に予め設定した第２係数を乗算する第２乗算器と、
前記第１加算信号から前記第２係数が乗じられた第１遅延信号を減算して第２減算信号を生成する第２減算器と、
前記第２減算信号と第３遅延信号とを加算して第２加算信号を生成する第２加算器と、
前記第２加算信号を遅延させて前記第３遅延信号を生成する第３遅延器と、
前記第２加算信号から前記第１遅延信号を減算して第３減算信号を生成する第３減算器と、
前記第３減算信号と第４遅延信号とを加算して前記合成信号を生成する第３加算器と、
前記合成信号を遅延させて前記第４遅延信号を生成する第４遅延器とを備えることを特徴とする請求項１に記載のサンプルレート変換器。
【請求項７】
前記Ｎは、４以上の自然数であることを特徴とする請求項１に記載のサンプルレート変換器。
【請求項８】
さらに、前記入力信号に窓関数を掛けてフィルタリングを行うFIRフィルタを備え、
前記合成部は、フィルタリングされた入力信号と前記フィードバック信号とを合成することを特徴とする請求項１に記載のサンプルレート変換器。
【請求項９】
さらに、前記フィードバック信号に対して補間処理を行う補間器を備え、
前記合成部は、前記入力信号と前記補間処理が施されたフィードバック信号を０からfs/N（Nは自然数）までの周波数帯域において折り返し成分の影響を受けない程度に１に比べて十分高い値の利得を与えて合成して合成信号を生成することを特徴とする請求項１に記載のサンプルレート変換器。
【請求項１０】
前記補間器は、前記フィードバック信号に窓関数を掛けるフィルタリングを行うことで前記補間処理を施すことを特徴とする請求項９に記載のサンプルレート変換器。
【請求項１１】
前記補間器は、
前記フィードバック信号を遅延させて遅延信号を生成する遅延器と、
前記フィードバック信号と前記遅延信号とを加算して前記補間処理が施されたフィードバック信号を生成する加算器とを備えることを特徴とする請求項９に記載のサンプルレート変換器。
【請求項１２】
前記補間器は、周波数N/fsで動作して、前記アップサンプリングされた出力信号から前記補間処理が施されたフィードバック信号を生成するD型フリップフロップであって、
前記合成部は、
前記入力信号から前記補間処理が施されたフィードバック信号を減算して減算信号を生成する減算器と、
前記減算信号と第１遅延信号とを加算して加算信号を生成する第１加算器と、
前記加算信号を遅延させて前記第１遅延信号を生成する第１遅延器と、
前記加算信号を遅延させて第２遅延信号を生成する第２遅延器と、
前記加算信号と前記第２遅延信号とを加算して前記合成信号を生成する第２加算器とを備えることを特徴とする請求項９に記載のサンプルレート変換器。
【請求項１３】
前記補間器は、周波数N/fsで動作して、前記アップサンプリングされた出力信号から前記補間処理が施されたフィードバック信号を生成するD型フリップフロップであって、
前記合成部は、
前記入力信号から前記補間処理が施されたフィードバック信号を減算して減算信号を生成する減算器と、
前記減算信号と遅延信号とを加算して加算信号を生成する第１加算器と、
前記加算信号を遅延させて前記遅延信号を生成する遅延器と、
前記加算信号と前記遅延信号とを加算して前記合成信号を生成する第２加算器とを備えることを特徴とする請求項９に記載のサンプルレート変換器。
【請求項１４】
さらに、前記入力信号に窓関数を掛けてフィルタリングを行うFIRフィルタを備え、
前記合成部は、フィルタリングされた入力信号と前記補間処理が施されたフィードバック信号とを合成することを特徴とする請求項９に記載のサンプルレート変換器。
【請求項１５】
請求項１に記載のサンプルレート変換器を複数直列に接続したことを特徴とする直列接続型サンプルレート変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、サンプルレートを変換するサンプルレート変換器に関する。
【背景技術】
【０００２】
例えばオーバーサンプリング型A/D変換器の高速デジタル信号出力をダウンサンプリングする場合、所望信号帯域に量子化ノイズの折り返し成分が発生し、信号劣化を招くことが問題となる。これに対して、従来は、デシメーションフィルタを採用して、折り返し成分の除去を行ったあとに、ダウンサンプルを行うようにしていた。このような構成で用いられるデシメーションフィルタは、位相直線性を有する特性が得られるFinite Impulse Response(FIR)フィルタが多く用いられており、その中でも特にsinc方式のフィルタが用いられてきた（例えば、特許文献１および特許文献２）。
【０００３】
しかしながら、sinc方式のフィルタでは、櫛形の周波数特性を有するため、所望信号が広帯域になるに従い、折り返し成分が増加し、折り返しに対する除去能力が減少するだけでなく、信号振幅も劣化する。このため、高い折り返し信号除去比が必要なシステムでは高い次数のデシメーションフィルタが必要となり、ハードウェアが大きくなるという欠点があった。
【０００４】
折り返しに対する除去能力を高める手段としては、ローパスフィルタを採用してデシメーションフィルタを構成することが有効であり、特にInfinite Impulse Response(IIR)フィルタによる実現は小さいハードウェアで高次フィルタが設計できる手段として有効な技術である。しかし、この方式では、フィルタの特性から位相直線性が保証されないことが課題となっている。
【特許文献１】特開平１０−２０９８１５公報。
【特許文献２】米国特許第６５０１４０６号明細書。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のサンプルレート変換器では、所望信号帯域において平坦な振幅特性と位相直線性を満たしつつ、不要信号に十分な抑圧特性を得ることが困難であり、所望の特性を得るためにはハードウェアが大きくなる問題や、位相特性が非平坦となるという問題があった。
【０００６】
この発明は上記の問題を解決すべくなされたもので、比較的小さいハードウェア量で、所望信号帯域において平坦な振幅特性と平坦な位相特性が得られ、かつ必要十分な折り返し信号除去能力が得られるサンプルレート変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、この発明は、周波数fsでサンプリングされた入力信号をフィードバックループによるフィルタリングによってサンプルレートを変換するサンプルレート変換器において、０からfs/N（Nは自然数）までの周波数帯域において折り返し成分の影響を受けない程度に１に比べて十分高い値の利得で、入力信号とフィードバック信号を合成した合成信号を生成する生成手段と、合成信号をN分の１のサンプルレートfs/Nにダウンサンプリングするダウンサンプラと、ダウンサンプリングされた合成信号をＮ倍のサンプルレートfsにアップサンプリングするアップサンプラと、アップサンプリングされた信号を、フィードバック信号として生成手段に出力する出力手段とを具備して構成するようにした。
【発明の効果】
【０００８】
この発明によれば、比較的小さいハードウェア量で、所望信号帯域において平坦な振幅特性と平坦な位相特性が得られ、かつ必要十分な折り返し信号除去能力が得られるサンプルレート変換器を提供できる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
以下、図面を参照して、この発明の第１の実施形態に係るサンプルレート変換器について説明する。図１は、その構成を示すブロック図である。このサンプルレート変換器は、フィルタ回路１と、ダウンサンプラ回路２と、アップサンプラ回路３とを備え、これらによりフィードバックループ回路を形成している。
【００１０】
フィルタ回路１は、周波数fsでサンプルされた入力信号が入力されるとともに、アップサンプラ回路３から出力されたフィードバック信号が入力され、上記入力信号とフィードバック信号の合成信号を出力する線形フィルタ回路である。より具体的には、フィルタ回路１は、所望信号帯域fs/Nにおいて少なくとも１より大きい利得を２つの入力信号に与え、これらの合成信号を周波数fsのサンプルレートで出力する機能を有する。これにより、ダウンサンプル時に所望信号帯域内に折り返す信号帯域において、所望信号帯域の利得よりも少ない利得を与える。したがって、フィルタ回路１からは、周波数fsのサンプルレートの信号列が上記合成信号として出力されることになる。
【００１１】
ダウンサンプラ回路２は、フィルタ回路１から出力される周波数fsのサンプルレートの信号列に対して、Nサンプル（Nは２以上の自然数）につきN-1個のデータを間引くダウンサンプルを行うことで、上記合成信号のサンプルレートをfs/Nにダウンサンプルし、これをダウンサンプル信号として、後段の図示しない回路とアップサンプラ回路３に出力する。
【００１２】
アップサンプラ回路３は、サンプルレートfs/Nのダウンサンプル信号に対して、サンプル値データ間にN-1個の零値データを挿入するアップサンプルを行うことで、ダウンサンプラ回路２で減少したサンプルレートを再びfsに引き上げ、これをフィードバック信号としてフィルタ回路１に出力する。
【００１３】
すなわち、このサンプルレート変換器は、フィルタ回路１と、ダウンサンプラ回路２と、アップサンプラ回路３とを備え、これらによりフィードバックループ回路を形成し、ダウンサンプリングによって得られる所望信号の帯域fs/Nについて、フィルタ回路１が入力信号とフィードバック信号にそれぞれ１より大きい利得を与えて合成し、この合成した信号をダウンサンプラ回路２でダウンサンプリングして出力するようにしている。
【００１４】
このため、レート変換後の所望信号として、振幅の劣化がほとんどないほぼフラットな振幅特性と位相線形性が得られる。また上記サンプルレート変換器は、フィードバックの効果により、折り返し成分のみ効果的に削除できる。これにより、ほぼフラットな振幅特性を維持しながら、高次での折り返し成分除去が比較的容易に可能である。
【００１５】
ここで、サンプルレート変換の効果について、図２に示す負帰還回路を用いて補足説明する。図２は、図１に示すサンプルレート変換器のフィードバックループ回路の概念を示す図である。負帰還回路における入力信号をX、出力信号をY、利得をA、フィードバックファクタをβ、回路に混入する誤差をEとすると、この負帰還回路は、入力信号Xとフィードバック信号を入力とし、A倍の増幅信号を出力する増幅回路４と、上記増幅信号に誤差Eを足し合わせた加算信号を出力する加算器５と、上記加算信号にフィードバックファクタβを乗算する係数倍器６とを備え、これらでフィードバックループを形成し、上記加算信号をフィードバック信号として出力する。  
この回路の場合、入出力の関係は下式（１）のようにあらわされる。
【数１】
0004372184.tif 000002
【００１６】
ここで、増幅回路４の利得Aが１に比べ十分高く、またフィードバックファクタが１であると仮定すると、上式（１）が下式（２）のように変形される。
【数２】
0004372184.tif 000003
【００１７】
この式（２）では、誤差Eの出力への影響は、増幅回路４の利得Aにより1/A倍になることを意味する。このことから、上記負帰還回路は、増幅回路４の利得Aが１に比べ十分高いとすると、増幅回路４の出力に混入される誤差Eの影響をほとんど削除することができ、入力された信号をほとんど劣化なく出力できるというフィードバック効果を有する。
【００１８】
図１に示したサンプルレート変換器では、このフィードバック効果を用いる。図２中の誤差Eに相当する成分が図１のダウンサンプル時に発生する折り返し成分に相当する。このため、上記サンプルレート変換器では、線形フィルタの特性を実現するために、フィルタ回路１において所望信号帯域では１に比べ十分高い利得を設定することで、折り返し成分の影響をほとんど受けることなくダウンサンプルされた所望信号を出力できる。
【００１９】
したがって、上記サンプルレート変換器を用いることで、レート変換後の所望信号として、振幅の劣化がほとんどないほぼフラットな振幅特性と位相線形性が得られる。また上記サンプルレート変換器は、フィードバックの効果により、折り返し成分のみ効果的に削除できる。これにより、ほぼフラットな振幅特性を維持しながら、高次での折り返し成分除去が比較的容易に可能である。
【００２０】
なお、上記サンプルレート変換器は、上記特性を満足するようなフィルタであれば、たとえば、位相ひずみが問題となるが回路が占有する面積が小さく高次フィルタを設計できるIIR型のフィルタを利用することができる。これにより、従来と比べ、回路が占有する面積や消費電力を削減できる。
【００２１】
次に、上述した第１の実施形態に係るサンプルレート変換器のより具体的な構成例１について説明する。図３は、構成例１を示すものである。この例では、フィルタ回路１は、加算器７と、加算器８と、遅延器９と、遅延器１０とを備える。またダウンサンプラ回路２の分周数を２としたダウンサンプラ回路１１を採用するとともに、アップサンプラ回路３の倍数を２としたアップサンプラ回路１２を採用している。
【００２２】
加算器７は、周波数fsでサンプルされた入力信号から、アップサンプラ回路１２からのフィードバック信号が遅延器１０で遅延した遅延信号１０１を減算し、合成信号１０２として出力する。
【００２３】
加算器８は、上記合成信号１０２と、当該加算器８が出力する合成信号１０４が遅延器１０で遅延した遅延信号１０３とを加算し、合成信号１０４として出力する。なお、遅延器９と遅延器１０は、入力信号を１サンプルだけ遅延させる。
【００２４】
ダウンサンプラ回路１１は、フィルタ回路１の出力である合成信号１０４が入力され、この信号に対して、サンプルレートがfs/2になるように信号列を間引くダウンサンプルを行う。
【００２５】
アップサンプラ回路１２は、ダウンサンプラ回路１１でダウンサンプルされた信号に対して、零値データを挿入して２倍のサンプルレートfsにアップサンプルし、この信号をフィードバック信号として遅延器１０に出力する。
【００２６】
このようにサンプルレート変換器を構成することにより、ダウンサンプラ回路１１でダウンサンプルする際に折り返し成分が出力信号に生じるが、これをフィルタ回路１の特性により抑圧する。図３に示すサンプルレート変換器は、フィルタ回路１の特性として、直流点に極を挿入した１次積分器の特性とすることで、所望信号特性をほぼフラットにしつつ、折り返し成分除去が可能である。
【００２７】
図３に示すサンプルレート変換器のフィルタ回路１の伝達関数は、下式（３）で示すことができる。
【数３】
0004372184.tif 000004
【００２８】
この伝達関数は、図４に示すように、直流付近で無限の利得がある周波数特性を有する。図４のフィルタ回路の周波数特性を持つ図３のダウンサンプラ回路の周波数特性を理解するため、ダウンサンプラ回路のフィードバック信号の周波数特性を観測したものを図５に示す。フィードバック信号は、サンプルレートがfsであるため、図５の特性における周波数軸はナイキスト周波数（fs/2）まで表現している。図５の結果が示すように、図４のフィルタ特性を用いることで、所望信号では１、ナイキスト周波数ではほぼ０の振幅特性が得られる。実際には、図６に示すダウンサンプル後の信号が出力される。ダウンサンプル後の信号は、fs/4で周波数特性が所望信号帯域に折り返された特性となる。
【００２９】
したがって、図６に示すように、このフィルタ回路１の特性から、フィードバックの効果により所望信号帯域の折り返し成分を抑制でき、所望信号帯域がfsの1％の時、25[dB]の折り返し信号除去比を実現する。
【００３０】
次に、上述した第１の実施形態に係るサンプルレート変換器のより具体的な構成例２について説明する。図７は、構成例２を示すものである。この例では、ダウンサンプラ回路２の分周数を４とするとともに、アップサンプラ回路３の倍数を４としている。またフィルタ回路１は、加算器１３と、加算器１４と、遅延器１５と、加算器１６と、遅延器１７と、除算器１８とを備える。
【００３１】
加算器１３は、周波数fsでサンプルされた入力信号から、アップサンプラ回路３からのフィードバック信号が遅延器１７で遅延され、さらに除算器１８で信号振幅が割り算された信号１０５を減算し、合成信号１０６として出力する。
【００３２】
加算器１４は、上記合成信号１０６と、当該加算器１４が出力する合成信号１０７が遅延器１５で遅延した遅延信号１０８とを加算し、合成信号１０７として出力する。なお、遅延器１５と遅延器１７は、入力信号を１サンプルだけ遅延させる。  
加算器１６は、上記合成信号１０７と、上記遅延信号１０８とを加算し、合成信号１０９として出力する。
【００３３】
ダウンサンプラ回路２は、フィルタ回路１の出力である合成信号１０９が入力され、この信号に対して、サンプルレートがfs/4になるように信号列を間引くダウンサンプルを行う。
【００３４】
アップサンプラ回路３は、ダウンサンプラ回路２でダウンサンプルされた信号に対して、零値データを挿入して４倍のサンプルレートfsにアップサンプルし、この信号をフィードバック信号として遅延器１７に出力する。
【００３５】
このサンプルレート変換器は、図３に示したフィルタ回路１に、加算器１６を加え、これにより、加算器１４が出力する合成信号１０７に遅延器１５で遅延した遅延信号１０８を加算することで、下式（４）に示す伝達関数を実現している。
【数４】
0004372184.tif 000005
【００３６】
このような構成のフィルタ回路１は、直流点に極、fs/2の周波数で零点を挿入することで、直流付近では無限の利得が得られ、かつ、fs/2の周波数で０となる周波数特性を有する。この線形フィルタの特性から、折り返し成分をあらかじめ減少させながら、フィードバック効果により所望信号帯域の折り返し成分を抑制することができ、図３に示したサンプルレート変換器と同様にほぼフラットな所望信号特性を得ながら、２次の特性で折り返し成分を除去できる。
【００３７】
また、フィルタ回路１は、折り返し成分除去能力として２次特性が得られるため、ダウンサンプル比４の時、従来のsinc型フィルタに比べ回路が占有する面積を約半分程度に削減できる。このため、図７に示すようなフィルタ回路１を用いたサンプルレート変換器は、従来の回路規模に若干の追加を行うだけで、図３に示したサンプルレート変換器に比べ折り返し成分除去能力を向上する。
【００３８】
図８にシミュレーション結果を示す。図７に示したフィルタ回路１では、所望信号帯域がfsの1％の時、73[dB]の折り返し信号除去比を実現し、図３に示したサンプルレート変換器に比べ折り返し信号除去比を約50[dB]程度向上できる。
【００３９】
次に、上述した第１の実施形態に係るサンプルレート変換器のより具体的な構成例３について説明する。図９は、構成例３を示すものである。この例では、フィルタ回路１は、加算器１９と、加算器２０と、遅延器２１と、遅延器２２とを備える。またダウンサンプラ回路２の分周数を４とするとともに、アップサンプラ回路３の倍数を４とする。
【００４０】
加算器１９は、周波数fsでサンプルされた入力信号から、アップサンプラ回路３からのフィードバック信号が遅延器２２で遅延した遅延信号１１０を減算し、合成信号１１１として出力する。
【００４１】
加算器８は、上記合成信号１１１と、当該加算器８が出力する合成信号１１３が遅延器１０で遅延した遅延信号１１２とを加算し、合成信号１１３として出力する。なお、遅延器２１と遅延器２２は、入力信号を１サンプルだけ遅延させる。
【００４２】
ダウンサンプラ回路２は、フィルタ回路１の出力である合成信号１１３が入力され、この信号に対して、サンプルレートがfs/4になるように信号列を間引くダウンサンプルを行う。
【００４３】
アップサンプラ回路３は、ダウンサンプラ回路２でダウンサンプルされた信号に対して、零値データを挿入して４倍のサンプルレートfsにアップサンプルし、この信号をフィードバック信号として遅延器２２に出力する。
【００４４】
このようにサンプルレート変換器を構成することにより、ダウンサンプラ回路２でダウンサンプルする際に折り返し成分が出力信号に生じるが、これをフィルタ回路１の特性により抑圧する。図９に示すサンプルレート変換器は、フィルタ回路１の特性として、直流点に極を挿入した１次積分器の特性とすることで、所望信号特性をほぼフラットにしつつ、折り返し成分除去が可能である。
【００４５】
また、図３に示したサンプルレート変換器と比較して、ダウンサンプルの分周数を２分周から４分周へ増加させているため、周波数が０、すなわち直流成分への折り返し周波数がfs/2、fs/4となり、分周数が２の場合に比べ折り返し成分が増加する。これを避けるため、従来では４分周する場合、fs/2、fs/4の周波数に零点が存在するようにデシメーションフィルタを設計する必要があった。つまり、従来のデシメーションフィルタでは、分周数の増加に伴い、フィルタの設計変更が必要であった。
【００４６】
これに対して図９に示したサンプルレート変換器では、ダウンサンプルの分周数を増加させた場合でも、所望信号帯域に折り返してくる信号成分を削減できることから、ダウンサンプル回路の分周数に応じて回路アーキテクチャを変更する必要はなく、回路設計が容易となる。
【００４７】
図１０に、図９に示したサンプルレート変換器のシミュレーション結果を示す。このサンプルレート変換器では、所望信号帯域がfsの1％の時、24[dB]の折り返し信号除去比を実現し、分周比を増加させた場合でも図３に示したサンプルレート変換器とほぼ同程度の折り返し信号除去比を実現できる。
【００４８】
次に、上述した第１の実施形態に係るサンプルレート変換器のより具体的な構成例４について説明する。図１１は、構成例４を示すものであって、図３に示したサンプルレート変換器の伝達関数の次数を高めたものである。この例では、フィルタ回路１は、加算器２４と、加算器２５と、遅延器２６と、加算器２７と、加算器２８と、遅延器２９と、遅延器３０とを備える。またダウンサンプラ回路２の分周数を２としたダウンサンプラ回路３１を採用するとともに、アップサンプラ回路３の倍数を２としたアップサンプラ回路３２を採用している。
【００４９】
加算器２４は、周波数fsでサンプルされた入力信号から、アップサンプラ回路３２からのフィードバック信号が遅延器３０で遅延した遅延信号１１４を減算し、合成信号１１５として出力する。  
加算器２５は、上記合成信号１１４と、当該加算器２５が出力する合成信号１１７が遅延器２６で遅延した遅延信号１１６とを加算し、合成信号１１７として出力する。
【００５０】
加算器２７は、合成信号１１７から、遅延器３０で遅延した遅延信号１１４を減算し、合成信号１１８として出力する。  
加算器２８は、上記合成信号１１８と、当該加算器２８が出力する合成信号１２０が遅延器２９で遅延した遅延信号１１９とを加算し、合成信号１２０として出力する。なお、遅延器２６、遅延器２９および遅延器３０は、入力信号を１サンプルだけ遅延させる。
【００５１】
ダウンサンプラ回路３１は、フィルタ回路１の出力である合成信号１２０が入力され、この信号に対して、サンプルレートがfs/2になるように信号列を間引くダウンサンプルを行う。
【００５２】
アップサンプラ回路３２は、ダウンサンプラ回路３１でダウンサンプルされた信号に対して、零値データを挿入して２倍のサンプルレートfsにアップサンプルし、この信号をフィードバック信号として遅延器３０に出力する。
【００５３】
このようにサンプルレート変換器を構成することにより、ダウンサンプラ回路３１でダウンサンプルする際に折り返し成分が出力信号に生じるが、これをフィルタ回路１の特性により抑圧する。図１１に示すサンプルレート変換器は、フィルタ回路１の特性として、直流点に極が挿入され次数が１次である積分器の特性とすることで、所望信号特性をほぼフラットにしつつ、折り返し成分除去が可能である。
【００５４】
また、図３に示したサンプルレート変換器と比較して、伝達関数の次数を高めているため、図３に示したサンプルレート変換器に比べ折り返し成分除去能力をさらに高めることができ、高い折り返し信号除去比を必要とするシステムに適用できる。なお、図１１に示すフィルタ回路１の次数は、説明を簡明にするために２次としたものであって、次数が２次以上の場合も同様に折り返し除去能力の向上効果が得られる。
【００５５】
（第２の実施形態）
第２の実施形態に係るサンプルレート変換器について説明する。図１２は、その構成を示すブロック図である。このサンプルレート変換器は、フィルタ回路３３と、ダウンサンプラ回路３４と、アップサンプラ回路３５と、補間フィルタ回路３６とを備え、これらによりフィードバックループ回路を形成している。
【００５６】
フィルタ回路３３は、周波数fsでサンプルされた入力信号が入力されるとともに、アップサンプラ回路３５から出力されたフィードバック信号が補間フィルタ回路３６を介して入力され、上記入力信号とフィードバック信号の合成信号を出力する線形フィルタ回路である。より具体的には、フィルタ回路３３は、所望信号帯域において少なくとも１より大きい利得を２つの入力信号に与え、これらの合成信号を周波数fsのサンプルレートで出力する機能を有する。したがって、フィルタ回路３３からは、周波数fsのサンプルレートの信号列が上記合成信号として出力されることになる。
【００５７】
ダウンサンプラ回路３４は、フィルタ回路３３から出力される周波数fsのサンプルレートの信号列に対して、Nサンプル（Nは２以上の自然数）につきN-1個のデータを間引くダウンサンプルを行うことで、上記合成信号のサンプルレートをfs/Nにダウンサンプルし、これをダウンサンプル信号として、後段の図示しない回路とアップサンプラ回路３５に出力する。
【００５８】
アップサンプラ回路３５は、サンプルレートfs/Nのダウンサンプル信号に対して、サンプル値データ間にN-1個の零値データを挿入するアップサンプルを行うことで、ダウンサンプラ回路３４で減少したサンプルレートを再びfsに引き上げ、これをフィードバック信号として補間フィルタ回路３６に出力する。
【００５９】
補間フィルタ回路３６は、例えばFIRフィルタで構成され、アップサンプラ回路３５から出力されるサンプルレートfsの出力に窓関数を掛けることでフィルタリングを行い、この結果をフィードバック信号としてフィルタ回路３３に出力する。
【００６０】
以上のような構成のサンプルレート変換器でも、図１で示したサンプルレート変換器と同様に、フィルタ回路３３において所望信号帯域では１に比べ十分高い利得を設定することで、フィードバック効果によって線形フィルタの特性を実現でき、折り返し成分の影響をほとんど受けることなくダウンサンプルされた所望信号を出力できる。
【００６１】
したがって、上記サンプルレート変換器を用いることで、レート変換後の所望信号として、振幅の劣化がほとんどないほぼフラットな振幅特性と位相線形性が得られる。また上記サンプルレート変換器は、フィードバックの効果により、折り返し成分のみ効果的に削除できる。これにより、ほぼフラットな振幅特性を維持しながら、高次での折り返し成分除去が比較的容易に可能である。
【００６２】
また図１２で示したサンプルレート変換器では、フィードバックループ上に補間フィルタ回路３６を設ける。補間フィルタ回路３６は、フィードバック信号の振幅特性に窓関数を掛けることで、フィルタ回路３３で減少あるいは歪んだ振幅特性を補正する。これにより所望信号の振幅特性をよりフラットに改善できる。
【００６３】
なお、上記サンプルレート変換器は、上記特性を満足するようなフィルタであれば、たとえば、位相ひずみが問題となるが回路が占有する面積が小さく高次フィルタを設計できるIIR型のフィルタを利用することができる。これにより、従来と比べ、回路が占有する面積や消費電力を削減できる。
【００６４】
次に、上述した第２の実施形態に係るサンプルレート変換器のより具体的な構成例について説明する。図１３は、その構成例を示すものである。この例では、フィルタ回路３３は、加算器３７と、加算器３８と、遅延器３９と、遅延器４０と、加算器４１と、遅延器４２とを備える。またダウンサンプラ回路３４の分周数を２としたダウンサンプラ回路４３を採用するとともに、アップサンプラ回路３５の倍数を２としたアップサンプラ回路４４を採用している。
【００６５】
加算器３７は、周波数fsでサンプルされた入力信号から、アップサンプラ回路４４からのフィードバック信号が補間フィルタ回路３６を介して遅延器４２で遅延した遅延信号２０１を減算し、合成信号２０２として出力する。  
加算器３８は、上記合成信号２０２と、当該加算器３８が出力する合成信号２０４が遅延器３９で遅延した遅延信号２０３とを加算し、合成信号２０４として出力する。
【００６６】
加算器４１は、合成信号２０４と、合成信号２０４が遅延器４０で遅延した遅延信号２０５とを加算し、合成信号２０６として出力する。なお、遅延器３９、遅延器４０および遅延器４２は、入力信号を１サンプルだけ遅延させる。また、遅延器４０を用いずに、遅延器３９の出力を遅延信号２０５として加算器４１で用いるようにしてもよい。
【００６７】
ダウンサンプラ回路４３は、フィルタ回路３３の出力である合成信号２０６が入力され、この信号に対して、サンプルレートがfs/2になるように信号列を間引くダウンサンプルを行う。  
アップサンプラ回路４４は、ダウンサンプラ回路４３でダウンサンプルされた信号に対して、零値データを挿入して２倍のサンプルレートfsにアップサンプルする。
【００６８】
補間フィルタ回路３６は、加算器４５と、遅延器４６とを備える。加算器４５は、アップサンプラ回路４４から出力されるサンプルレートfsの出力に、この出力が遅延器４６によって遅延された遅延信号２０７を加算し、この結果をフィードバック信号として遅延器４２に出力する。
【００６９】
このようにサンプルレート変換器を構成することにより、ダウンサンプラ回路４３でダウンサンプルする際に折り返し成分が出力信号に生じるが、これをフィルタ回路３３の特性により抑圧する。フィルタ回路３３は、直流付近で極、サンプリング周波数fsのナイキスト周波数で零点を有する双一次の周波数特性を有するフィルタ回路である。したがって、フィルタ回路３３の特性として、直流点に極を挿入した１次積分器の特性とすることで、所望信号特性をほぼフラットにしつつ、折り返し成分除去が可能である。
【００７０】
また上記構成のサンプルレート変換器では、補間フィルタ回路３６をフィードバックループ内に設けているので、高域部における振幅減衰を改善することができる。なお、図１３のフィルタ回路３３の次数は、説明を簡明にするために２次としたものであって、次数が２次以上の場合も同様に折り返し除去能力の向上効果が得られる。
【００７１】
（第３の実施形態）
次に、上述した第３の実施形態に係るサンプルレート変換器について説明する。図１４は、その構成を示すブロック図である。このサンプルレート変換器は、フィルタ回路１が、加算器４７と、加算器４８と、遅延器４９と、遅延器５０と、加算器５１とを備える。またサンプルレート変換器は、ダウンサンプラ回路５２を備えるとともに、Ｄフリップフロップ回路５３とを備え、これらによりフィードバックループ回路を形成している。
【００７２】
加算器４７は、周波数fsでサンプルされた入力信号から、ダウンサンプラ回路５２からのフィードバック信号がＤフリップフロップ回路５３を介して入力される遅延信号３０１を減算し、合成信号３０２として出力する。  
加算器４８は、上記合成信号３０２と、当該加算器４８が出力する合成信号３０４が遅延器４９で遅延した遅延信号３０３とを加算し、合成信号３０４として出力する。
【００７３】
加算器５１は、合成信号３０４と、合成信号３０４が遅延器５０で遅延した遅延信号３０５とを加算し、合成信号３０６として出力する。なお、遅延器４９および遅延器５０は、入力信号を１サンプルだけ遅延させる。また、遅延器５０を用いずに、遅延器４９の出力を遅延信号３０５として加算器５１で用いるようにしてもよい。  
ダウンサンプラ回路５２は、フィルタ回路１の出力である合成信号３０６が入力され、この信号に対して、サンプルレートがfs/2になるように信号列を間引くダウンサンプルを行う。
【００７４】
Ｄフリップフロップ回路５３は、ダウンサンプラ回路５２の出力を2/fsのクロックでサンプルすることにより、アップサンプラ回路としての機能と、補間フィルタ回路としての機能とを果たす。またＤフリップフロップ回路５３は、サンプルエッジを1/fsサンプルレートで１クロック分遅延（ダウンサンプラ回路５２のクロックの位相を反転）させることで、フィードバック信号を遅延させる遅延器としての機能も果たす。
【００７５】
このようにサンプルレート変換器を構成することにより、ダウンサンプラ回路５２でダウンサンプルする際に折り返し成分が出力信号に生じるが、これをフィルタ回路１の特性により抑圧する。したがって、フィルタ回路１の特性として、直流点に極を挿入した１次積分器の特性とすることで、所望信号特性をほぼフラットにしつつ、折り返し成分除去が可能である。
【００７６】
また上記構成のサンプルレート変換器では、Ｄフリップフロップ回路５３を補間フィルタ回路としてフィードバックループ内に設けているので、高域部における振幅減衰を改善することができる。なお、図１４のフィルタ回路１の次数は、説明を簡明にするために２次としたものであって、次数が２次以上の場合も同様に折り返し除去能力の向上効果が得られる。
【００７７】
そしてＤフリップフロップ回路５３により、図１３に示したアップサンプラ回路４４と、補間フィルタ回路３６と、遅延器４２との機能を実現するので、回路構成が簡単になり、回路が占有する面積を小さくすることができる。
【００７８】
（第４の実施形態）
次に、上述した第４の実施形態に係るサンプルレート変換器について説明する。このサンプルレート変換器は、図１に示したフィルタ回路１を、図１５に示すような二次フィルタ特性を有するように構成したものである。
【００７９】
このサンプルレート変換器では、フィルタ回路１が、加算器５４と、加算器５５と、遅延器５６と、加算器５７と、加算器５８と、遅延器５９と、遅延器６０と、乗算器６１とを備える。またこのサンプルレート変換器は、図１に示したダウンサンプラ回路２と、アップサンプラ回路３とを備える。
【００８０】
アップサンプラ回路３からのフィードバック信号が遅延器６０で遅延され、遅延信号４０１として出力される。この遅延信号４０１は、加算器５７に出力されるとともに、乗算器６１にて係数ｋ１が乗算され、信号４０２として加算器５４に出力される。
【００８１】
加算器５４は、周波数fsでサンプルされた入力信号から、信号４０２を減算し、合成信号４０３として出力する。  
加算器５５は、上記合成信号４０３と、当該加算器５５が出力する合成信号４０５が遅延器５６で遅延した遅延信号４０４とを加算し、合成信号４０５として出力する。
【００８２】
加算器５７は、合成信号４０５から、遅延器６０で遅延した遅延信号４０１を減算し、合成信号４０６として出力する。  
加算器５８は、上記合成信号４０６と、当該加算器５８が出力する合成信号４０８が遅延器５９で遅延した遅延信号４０７とを加算し、合成信号４０８として出力する。なお、遅延器５６、遅延器５９および遅延器６０は、入力信号を１サンプルだけ遅延させる。
【００８３】
ダウンサンプラ回路２は、フィルタ回路１の出力である合成信号４０８が入力され、この信号に対して、Nサンプル（Nは２以上の自然数）につきN-1個のデータを間引くダウンサンプルを行うことで、上記合成信号のサンプルレートをfs/Nにダウンサンプルし、これをダウンサンプル信号として、後段の図示しない回路とアップサンプラ回路３に出力する。
【００８４】
アップサンプラ回路３は、サンプルレートfs/Nのダウンサンプル信号に対して、サンプル値データ間にN-1個の零値データを挿入するアップサンプルを行うことで、ダウンサンプラ回路２で減少したサンプルレートを再びfsに引き上げ、これをフィードバック信号としてフィルタ回路１に出力する。
【００８５】
このようにフィルタ回路１は、二次フィルタ特性を実現するために２つのフィードバック信号を用い、そのうち、一方に係数ｋ１を掛け、その出力をフィードバック信号として用いるようにしている。このため、ダウンサンプルおよびアップサンプルのレートNの値と係数ｋ１を適切に設定することで、二次sinc関数と同様のフィルタ特性を得ることができる。
【００８６】
したがって、サンプルレート変換器は、二次sinc関数と同様のフィルタ特性を有するフィルタ回路１を備えるため、図３に示したサンプルレート変換器に比べ折り返し成分除去能力をさらに高めることができ、高い折り返し信号除去比を必要とするシステムに適用できる。
【００８７】
なお、図１５に示すサンプルレート変換器では、フィルタ回路１のフィルタ特性を二次フィルタ特性としたが、三次フィルタ特性とするようにしてもよい。図１６にその一例を示す。
【００８８】
このサンプルレート変換器では、フィルタ回路１が、加算器５４と、加算器５５と、遅延器５６と、加算器５７と、加算器５８と、遅延器５９と、遅延器６０と、乗算器６１と、加算器６２と、乗算器６３と、加算器６４と、遅延器６５とを備える。またこのサンプルレート変換器は、図１に示したダウンサンプラ回路２と、アップサンプラ回路３とを備える。
【００８９】
アップサンプラ回路３からのフィードバック信号が遅延器６０で遅延され、遅延信号４０１として出力される。この遅延信号４０１は、加算器６２に出力されるとともに、乗算器６１にて係数ｋ１が乗算され、信号４０２として加算器５４に出力される。同様に、遅延信号４０１は、乗算器６３にて係数ｋ２が乗算され、信号４０９として加算器５７に出力される。
【００９０】
加算器５４は、周波数fsでサンプルされた入力信号から、信号４０２を減算し、合成信号４０３として出力する。  
加算器５５は、上記合成信号４０３と、当該加算器５５が出力する合成信号４０５が遅延器５６で遅延した遅延信号４０４とを加算し、合成信号４０５として出力する。
【００９１】
加算器５７は、合成信号４０５から、信号４０９を減算し、合成信号４０６として出力する。  
加算器５８は、上記合成信号４０６と、当該加算器５８が出力する合成信号４０８が遅延器５９で遅延した遅延信号４０７とを加算し、合成信号４０８として出力する。
【００９２】
加算器６２は、上記合成信号４０８から、遅延信号４０１を減算し、合成信号４１０として出力する。  
加算器６４は、上記合成信号４１０と、当該加算器６４が出力する合成信号４１２が遅延器６５で遅延した遅延信号４１１とを加算し、合成信号４１２として出力する。なお、遅延器５６、遅延器５９、遅延器６０および遅延器６５は、入力信号を１サンプルだけ遅延させる。
【００９３】
ダウンサンプラ回路２は、フィルタ回路１の出力である合成信号４１２が入力され、この信号に対して、Nサンプル（Nは２以上の自然数）につきN-1個のデータを間引くダウンサンプルを行うことで、上記合成信号のサンプルレートをfs/Nにダウンサンプルし、これをダウンサンプル信号として、後段の図示しない回路とアップサンプラ回路３に出力する。
【００９４】
アップサンプラ回路３は、サンプルレートfs/Nのダウンサンプル信号に対して、サンプル値データ間にN-1個の零値データを挿入するアップサンプルを行うことで、ダウンサンプラ回路２で減少したサンプルレートを再びfsに引き上げ、これをフィードバック信号としてフィルタ回路１に出力する。
【００９５】
このようにフィルタ回路１は、三次フィルタ特性を実現するために３つのフィードバック信号を用い、そのうち、１つに係数ｋ１を掛け、もう１つに係数ｋ２を掛け、それぞれフィードバック信号として用いるようにしている。このため、ダウンサンプルおよびアップサンプルのレートNの値と係数ｋ１およびｋ２を適切に設定することで、三次sinc関数と同様のフィルタ特性を得ることができる。
【００９６】
したがって、サンプルレート変換器は、三次sinc関数と同様のフィルタ特性を有するフィルタ回路１を備えるため、図３に示したサンプルレート変換器に比べ折り返し成分除去能力をさらに高めることができ、高い折り返し信号除去比を必要とするシステムに適用できる。
【００９７】
なお、四次以上の高次のフィルタについても、図１５や図１６に示した手法と同様の手法により、フィードバック信号にNに応じて適切に係数を掛けることでsinc関数と同様の特性を実現することができる。
【００９８】
なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【００９９】
その一例として例えば、上記実施の形態では、１つのサンプルレート変換器を用いる場合について説明したが、複数のサンプルレート変換器を直列に接続して用いるようにしてもよい。
【０１００】
例えば図１７に示すように、従来より用いられているsinc型フィルタ回路６６と、第１乃至第４の実施形態で説明した、いずれかのサンプルレート変換器に相当するサンプルレート変換器６７とを直列に接続して用いる。
すなわち、第１および第４の実施形態のサンプルレート変換器は、入力信号に窓関数を掛けてフィルタリングを行うFIRフィルタを備え、合成部（フィルタ回路１）は、上記FIRフィルタでフィルタリングされた入力信号を、フィードバック信号と合成する。
また第２および第３の実施形態のサンプルレート変換器は、入力信号に窓関数を掛けてフィルタリングを行うFIRフィルタを備え、合成部（フィルタ回路３３）は、上記FIRフィルタでフィルタリングされた入力信号を、補間フィルタ回路３６あるいはＤフリップフロップ回路５３で補間処理が施されたフィードバック信号と合成する。
【０１０１】
従来のsinc型フィルタ回路では、高いダウンサンプル比を実現する場合、消費電力は増大しないが回路面積が大きくなる問題がある。一方で、本発明のサンプルレート変換器は回路面積を低減できるが、高いダウンサンプル比を実現する場合、消費電力が大きくなる可能性がある。
【０１０２】
そこで、図１７に示すように、前段回路として、消費電力的に有利な従来のsinc型フィルタ回路６６を配置し、後段回路として、本発明回路を配置する。このような構成に寄れば、従来のsinc型フィルタのみで高ダウンサンプル比を実現する回路と比べ回路が占有する面積が小さく、また低消費電力の回路を実現できる。なお、前段のsinc型フィルタ回路６６と、後段のサンプルレート変換器６７の各次数は同一とする。
【０１０３】
図１８に、低消費電力、小面積の効果を示す。図１８では、sinc型フィルタ回路６６のみ場合と、sinc型フィルタ回路６６とサンプルレート変換器６７を組み合わせた場合とを比較している。なお、この例では、面積に関しては総ダウンサンプル量１６の時のsinc型を１として比較しており、消費電力に関しては、総ダウンサンプル量１６の時のsinc型を１として比較している。
【０１０４】
また上記実施の形態では、オーバーサンプリング型A/D変換器の出力をサンプルレート変換する場合について説明したが、これに限定されるものではなく、広く一般にディジタル信号のサンプルレート変換に適用することができる。
【０１０５】
また、上記実施形態のフィルタ回路に入力される入力信号は、周波数fsでサンプルされたものとして説明した。この入力信号は、例えば、アナログ信号をデジタル信号に変換するデルタシグマ変調器によってデジタル信号に変換されたものである。そして、上記フィルタ回路の伝達関数の次数は、上記デルタシグマ変調器の次数以上で構成するようにしてもよい。  
またＮは、４以上の自然数であってもよい。  
その他、この発明の要旨を逸脱しない範囲で種々の変形を施しても同様に実施可能であることはいうまでもない。
【図面の簡単な説明】
【０１０６】
【図１】この発明に係わるサンプルレート変換器の第１の実施形態の構成を示す回路ブロック図。
【図２】負帰還回路の構成を示す回路ブロック図。
【図３】図１に示したサンプルレート変換器の構成例を示す回路ブロック図。
【図４】図１に示したサンプルレート変換器のフィルタ回路の周波数特性を示す図。
【図５】図１に示したサンプルレート変換器のフィルタ回路の周波数特性を示す図。
【図６】図１に示したサンプルレート変換器による所望信号と折り返し成分のパワーレベルを比較する図。
【図７】図１に示したサンプルレート変換器の構成例を示す回路ブロック図。
【図８】図７に示したサンプルレート変換器による所望信号と折り返し成分のパワーレベルを比較する図。
【図９】図１に示したサンプルレート変換器の構成例を示す回路ブロック図。
【図１０】図９に示したサンプルレート変換器による所望信号と折り返し成分のパワーレベルを比較する図。
【図１１】図１に示したサンプルレート変換器の構成例を示す回路ブロック図。
【図１２】この発明に係わるサンプルレート変換器の第２の実施形態の構成を示す回路ブロック図。
【図１３】図１２に示したサンプルレート変換器の構成例を示す回路ブロック図。
【図１４】この発明に係わるサンプルレート変換器の第３の実施形態の構成を示す回路ブロック図。
【図１５】この発明に係わるサンプルレート変換器の第４の実施形態の構成を示す回路ブロック図。
【図１６】この発明に係わるサンプルレート変換器の第４の実施形態の変形例の構成を示す回路ブロック図。
【図１７】この発明に係わるサンプルレート変換器の変形例の構成を示す回路ブロック図。
【図１８】図１７に示した変形例の効果を説明するための図。
【符号の説明】
【０１０７】
１，３３…フィルタ回路、２，１１，３１，３４，４３，５２…ダウンサンプラ回路、３，１２，３２，３５，４４，５３…アップサンプラ回路、４…増幅回路、５，７，８，１３，１４，１６，１９，２０，２４，２５，２７，２８，３７，３８，４１，４５，４７，４８，５１，５４，５５，５７，５８，６２，６４…加算器、６…係数倍器、９，１０，１５，１７，２１，２２，２６，２９，３０，３９，４０，４２，４６，４９，５０，５６，５９，６０，６５…遅延器、１８…除算器、３６…補間フィルタ回路、６１，６３…乗算器、６６…sinc型フィルタ回路、６７…サンプルレート変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004372184.tif 000021
【図１７】
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【図１８】
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