(57)【特許請求の範囲】
【請求項１】
一体型の撮像及び記憶装置であって、複数の第１の個別ピクセルメモリ素子を備えた第１のメモリ層と、
第１のメモリ層の下に隣接して配置され、複数の第２の個別ピクセルメモリ素子を備えた第２のメモリ層と、
前記第１のメモリ層の上に隣接して配置され、複数の個別ピクセル撮像素子を備えた撮像層と、を含み、
各個別ピクセル撮像素子によって生成されるディジタル画素データを対応する第１のメモリ素子に記憶させるために、各個別ピクセル撮像素子が、対応する第１のメモリ素子と直接電気的に接続され、各第１のメモリ素子に記憶されているディジタル画素データを対応する第２のメモリ素子に転送するために、各第１のメモリ素子が、対応する第２のメモリ素子と電気的に接続される撮像及び記憶装置。
【請求項２】
各第１のメモリ素子及び第２のメモリ素子には、前記ディジタル画素データを記憶させておくための個別記憶場所が含まれる、請求項１に記載の撮像及び記憶装置。
【請求項３】
前記第１のメモリ素子及び第２のメモリ素子には、単一撮像素子の単一露光によって生成される全ディジタル画素のデータ・セットを記憶するのに十分な数の個別記憶場所が含まれる、請求項２に記載の撮像及び記憶装置。
【請求項４】
各個別ピクセル撮像素子は、対応する第１のメモリ素子に対して、撮像プロセス中に生成されたディジタル画素データをシリアル転送する、請求項１に記載の撮像及び記憶装置。
【請求項５】
前記複数の個別ピクセル撮像素子は、前記対応する第１のメモリ素子に対してディジタル画素データをパラレル転送する、請求項１に記載の撮像及び記憶装置。
【請求項６】
前記撮像素子のそれぞれから前記対応する第１のメモリ素子へのディジタル画素データ転送とともに、前記第１のメモリ素子に転送されたディジタル画素データが対応する第２のメモリ素子に転送される、請求項５に記載の撮像及び記憶装置。
【請求項７】
前記撮像層が、前記撮像プロセスによって得られたディジタル画素データを前記第１のメモリ層に転送する際、前記第１のメモリ層が、第１のメモリ層の全てのディジタル画素データを前記第２のメモリ層にパラレル転送するように構成されている、請求項６に記載の撮像及び記憶装置。
【請求項８】
前記撮像及び記憶装置がＣＭＯＳディバイスである、請求項１に記載の撮像及び記憶装置。
【請求項９】
一体型の撮像及び記憶装置を含むソリッドステートカメラであって、前記撮像及び記憶装置に、複数の第１の個別ピクセルメモリ素子を備えた第１のメモリ層と、前記第１のメモリ層に隣接して配置された複数の第２の個別ピクセルメモリ素子を備えた第２のメモリ層と、前記第１のメモリ層に隣接して配置された複数の個別ピクセル撮像素子を備え、個別ピクセル撮像素子毎に、ディジタル画像データを生成するための感光部分、及び、ディジタル画像データを処理するための回路を含む撮像層が含まれ、ディジタル画像データが、各個別ピクセル撮像素子から前記複数の第１の個別ピクセルメモリ素子のうち単一の対応する第１の個別ピクセルメモリ素子に移動し、前記ディジタル画像データが、各第１の個別ピクセルメモリ素子から前記複数の第２の個別ピクセルメモリ素子のうち単一の対応する第２の個別ピクセルメモリ素子に移動する、ソリッドステートカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子撮像及び記憶装置に関するものである。とりわけ、本発明は、動作速度及び画像記憶機能が改善された、一体型の撮像及び記憶装置を提供する。
【０００２】
【従来の技術】
科学、軍用、及び、他の特殊分野において多年にわたって好評であったソリッドステートカメラが、一般消費者の用途において次第に好評を博するようになってきた。この人気は、テクノロジの向上及びカメラ・コストの低下と共に高まってきた。
【０００３】
ソリッドステートカメラには、協働して、光学像を撮影し、電子フォーマットで記憶する多くのコンポーネントが含まれている。例えば、ソリッドステートカメラには、一般に、光信号を電気信号に変換するためのアレイ、前記アレイに光学像を集束させるための光学系、画像に処理を施すための処理回路要素、及び、画像を記憶するためのメモリが含まれている。カメラには、ビューファインド機能及び再生機能のためのディスプレイを含むことも可能である。
【０００４】
いくつかの異なるタイプのソリッドステートカメラが知られている。これらは、一般に、カメラに用いられるアレイのタイプが異なっている。アレイは、集積ソリッドステート素子であり、一般に、半導体基板上に製作される。２つの最も普及しているタイプのアレイは、電荷結合素子（ＣＣＤ）アレイ、及び、相補形金属酸化膜半導体（ＣＭＯＳ）アレイである。これらのアレイのそれぞれには、一般に、行及び列による２次元パターンをなすように構成された多数の個別撮像素子すなわちピクセルが含まれている。各撮像素子には、照明されると、照明の強度に比例した電荷を生じる、フォトダイオードまたは他の光検出器が含まれている。各撮像素子からの電荷は、さらに処理されて、ディジタル画像が形成される。
【０００５】
ＣＣＤアレイは、最も古く、最も広く用いられているタイプのソリッドステートアレイである。「電荷結合素子」という用語は、ＣＣＤアレイが、いかにして各ピクセルに生じる電荷を下流の処理及びメモリ回路要素に送り込むかを表している。感光ピクセル・アレイ以外に、ＣＣＤアレイには、ピクセルの最も外側の行に隣接して配置された、非感光導電素子からなる少なくとも１つの水平行すなわちレジスタも含まれている。アレイを光信号にさらすと、最も外側の行の電荷が、同時に水平レジスタに移動し、他の全ての行における電荷が、水平レジスタに向かって同時に１行ずつシフトする。水平レジスタの電荷は、さらに、下流の処理回路要素に直列に移動し、ディジタル・フォーマットに変換される。これらのステップは、アレイから全ての電荷が読み取られるまで、繰り返される。
【０００６】
異なるサブタイプのＣＣＤアレイでは、基本的なＣＣＤ動作方法に対するさまざまな修正を利用して、カメラの性能を向上させることが可能である。例えば、フレーム転送アレイ及びライン間転送アレイとして知られる２タイプのＣＣＤアレイには、ピクセル・アレイに隣接して配置された記憶セル・アレイが含まれているが、この場合、記憶セル・アレイには、ピクセル毎に１つの記憶セルが含まれている。露光後、各ピクセルからの電荷は、その対応する記憶セルに転送される。次に、電荷は、典型的なＣＣＤ式に、記憶セルから処理回路要素に移動する。この２タイプのアレイは、ピクセルに対する記憶セルの位置決めが異なっている。
【０００７】
ＣＭＯＳアレイは、ＣＣＤアレイより最近になって開発されたが、それによって得られるＣＣＤアレイに対するいくつかの優位性によって、次第に普及するようになってきた。例えば、ＣＣＤアレイと比較すると、ＣＭＯＳアレイは、より低い電圧で動作し、電力消費を少なくすることが可能である。また、ＣＭＯＳアレイのピクセルは、個別にアドレス指定可能である。さらに、ＣＭＯＳアレイは、標準的なＣＭＯＳテクノロジを利用して製造することができるので、ピクセル毎に能動回路素子を組み込み、ピクセル・レベルの画像処理を施すことが可能になる。このため、ＣＭＯＳイメージ・センサの製作に、通常のＣＭＯＳ製作設備を利用することも可能になり、ＣＣＤアレイの製造に比較すると、規模の経済性を向上させることが可能になる。
【０００８】
【発明が解決しようとする課題】
現行のＣＭＯＳシステムによれば、いくつかの領域でＣＣＤシステムに対する改善が得られるが、ＣＭＯＳシステムには、ＣＣＤシステムと共有するいくつかの共通した欠点もある。例えば、ＣＭＯＳアレイは、前回の集積による電荷が、各撮像素子から読み取られて、処理されるまで、新たな撮像サイクル（「集積」）を開始することができない。これは、一般に、直列に、あるいは、部分的に並列に電荷の処理が行われるからである。カメラによっては、処理が行われるまで、数回の露光によるデータを保持するバッファを備えるものもあるが、これらは、一般に、小さすぎて、多数回の露光によるデータを保持することはできない。さらに、各ピクセルは、前回のピクセルの読み取り、処理、及び、記憶が済むまで、読み取って、処理することができない。従って、データの転送、処理、及び、記憶は、後続の撮像を遅らせる障害となる。この遅延は、ビデオのような用途にとって、あるいは、多数のピクセルを備えたカメラにとって、望ましくないほど長くなる可能性がある。
【０００９】
【課題を解決するための手段】
本発明によれば、一体型の撮像及び記憶装置が得られる。撮像及び記憶装置には、第１のメモリ層、第１のメモリ層の下方に隣接して配置された第２のメモリ層、及び、第２のメモリ層の上方に隣接して配置された撮像層が含まれている。第１のメモリ層は、複数の第１の個別ピクセルメモリ素子を備え、第２のメモリ層は、複数の第２の個別ピクセルメモリ素子を備え、撮像層は、複数の個別ピクセル撮像素子を備えている。各個別ピクセル撮像素子は、各個別ピクセル撮像素子によって生成されたディジタル画像データを対応する第１のメモリ素子に記憶させるために、その対応する第１のメモリ素子と電気的に接続されており、各第１の個別ピクセルメモリ素子は、各第１の個別ピクセルメモリ素子に記憶されているディジタル画像データを対応する第２の個別ピクセルメモリ素子に転送するために、その対応する第２の個別ピクセルメモリ素子と電気的に通じている。
【００１０】
【発明の実施の形態】
図１には、ハンドヘルド式ビデオ・カメラ１２の内部に納められた、本発明による撮像及び記憶装置の実施形態の１つの概略が１０で示されている。ビデオ・カメラ１２には、撮像及び記憶装置１０に像を集束させるためのレンズ系１４と、望ましくない光が撮像及び記憶装置１０に到達しないようにするためのケーシング１６も含まれている。典型的な実施形態は、ハンドヘルド式ビデオ・カメラに関連して示されているが、明らかに、本発明による撮像及び記憶装置は、任意のタイプのソリッドステートカメラ、及び、大小を問わず、任意のサイズのカメラに利用することが可能である。
【００１１】
図２には、撮像及び記憶装置１０に適したアーキテクチャの概略表現が示されている。撮像及び記憶装置１０には、撮像装置１０の表面に配置された撮像構造または撮像層２０と、撮像層２０の下方に配置された並列メモリ構造２２が含まれている。並列メモリ構造２２には、複数の個別メモリ層２４ａ、２４ｂ、２４ｃ、．．．２４ｎが含まれている。並列メモリ構造２２及び撮像層２０は、一般に、適合する基板、例えば、シリコンのような半導体基板上に形成される。撮像層２０には、さらに詳細に後述する、能動電子部品を含むことができるので、ＣＭＯＳ製作法が撮像装置１０にとって望ましい製作方法といって差し支えない。しかし、他の任意の適合する製作方法を利用することも可能である。より入手しやすくなっているので、利用に適する可能性のある他のメモリ及び記憶テクノロジの例には、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）及び原子分解能記憶装置（ａｔｏｍｉｃ  ｒｅｓｏｌｕｔｉｏｎ  ｓｔｏｒａｇｅ）（ＡＲＳ）が含まれる。
【００１２】
撮像層２０には、複数の個別ピクセル撮像素子２６が含まれている。各個別ピクセル撮像素子２６は、レンズ系１４によって個別ピクセル撮像素子に送られる光の放射強度に比例した電荷を生じるように構成されている。従って、各個別ピクセル撮像素子２６は、一般に、フォトゲートまたはフォトダイオードのような光検出器を備えることになる。各個別ピクセル撮像素子には、増幅器、アナログ・ディジタル変換器のようなアクティブ処理回路要素、または、データ圧縮回路等のような組み合わせ論理回路を含むことも可能である。各個別ピクセル撮像素子２６に処理回路要素を組み込むと、個別ピクセル撮像素子２６に生じる電荷が並列に処理され、この結果、集積間における待ち時間の短縮に役立つことになる。
【００１３】
処理回路要素は、個別ピクセル撮像素子２６内における任意の所望の位置に配置することが可能である。例えば、処理回路要素は、個別ピクセル撮像素子２６の表面にフォトダイオードまたはフォトゲートと並べて配置することもできるし、あるいは、フォトダイオードまたはフォトゲートの下方に配置することも可能である。フォトダイオードまたはフォトゲートの下方に少なくともいくつかの処理回路要素を配置して、撮像構造２０にさらに広い感光表面領域が利用できるように、撮像及び記憶装置１０を製作するのが望ましい場合もあり得る。
【００１４】
撮像構造２０と共に、並列メモリ構造２２も、撮像及び記憶プロセスの速度を増すのに役立つ。上述のように、並列メモリ構造２２の各メモリ層（２４ａ、２４ｂ、２４ｃ、．．．２４ｎ）には、複数の個別ピクセルメモリ素子２８が含まれている。各個別ピクセルメモリ素子２８は、（データである電荷が、同じ層のピクセルメモリ素子間において直接流れることがないという点で）同じ層内の他の個別ピクセルメモリ素子から電気的に分離されているが、上下に隣接するメモリ層のそれぞれにおける対応する個別ピクセルメモリ素子とは電気的に接続されている。これによって、任意の１つの個別ピクセル撮像素子２６からの電荷を、特定の個別ピクセル撮像素子に関連した連続した一連のメモリ素子２８ａ、２８ｂ、２８ｃ、．．．２８ｎに直接流入させて移動することが可能になる。各個別ピクセル撮像素子は、それ自体の対応する個別ピクセルメモリ素子を備えているので、直列または部分的に並列の伝送ラインによって、各個別ピクセル撮像素子がその対応する個別ピクセルメモリ素子から分離されることはなく、集積間における必要な待ち時間の短縮に役立つ。描かれた実施形態のメモリ層の個別ピクセルメモリ素子は、図示のように、隣接層における対応する個別ピクセルメモリ素子の上または下に物理的に配置されているが、明らかに、対応する個別ピクセルメモリ素子は、互いに他の所望の関係をなすように物理的に配置することも可能である。さらに、描かれた実施形態の撮像層２０は、図示のように、並列メモリ構造２２の上部層に物理的に形成されているが、撮像層２０は、本発明の範囲を逸脱することなく、並列メモリ構造２２に対して他の任意の適合する物理的関係をなすように配置することも可能である。
【００１５】
並列メモリ構造２２は、所望の数の個別メモリ層を備えることが可能である。記憶場所の数は、ある程度、撮像及び記憶場所１０が利用されることになる用途によって左右される可能性がある。例えば、ビデオ・カメラに用いるように設計された撮像及び記憶装置は、ビデオ・カメラによって撮影されるフレーム数／秒が多いので、スチル写真カメラに用いるように設計された撮像及び記憶装置よりも多くのメモリ層が必要になる可能性がある。
【００１６】
ディジタル画素データは、下記のように、描かれた撮像及び記憶装置１０を流れることになる。まず、集積サイクルが完了すると、個別ピクセル撮像素子２６ａによって生じるデータが、上部メモリ層２４ａの個別ピクセルメモリ素子２８ａに直接流入する。同時に、撮像プロセス時に個別ピクセルメモリ素子２８ａ内に記憶されていたデータが、層２４ｂの個別ピクセルメモリ素子２８ｂに転送され、個別ピクセルメモリ素子２８ｂ内のデータが、層２４ｃの個別ピクセルメモリ素子２８ｃに転送される。このように、像を撮影すると、各メモリ層内のデータが、１メモリ層ずつシフト・ダウンされ、上部メモリ層２４ａに、最新の撮像によるディジタル画素データのための場所があくことになる。従って、各個別ピクセルメモリ層２４は、１回の撮像プロセスによる１つのデータ・フレームを提示する。各記憶場所におけるデータの下方シフトは、新たな集積サイクルがトリガされると発生するパルスによって、あるいは、任意の他の適合するやり方でトリガすることが可能である。
【００１７】
ディジタル画素データは、例えば、直列フォーマットまたは並列フォーマットを含む、任意の所望のやり方で、隣接層の対応する個別ピクセルメモリ素子間で移動させることが可能である。メモリ素子間における相互接続の設計は、ある程度、個別ピクセルメモリ素子におけるデータの記憶フォーマットによって左右される可能性がある。一般に、各個別ピクセルメモリ素子は、一般に、単一の１６または３２ビット・ワードである、単一集積サイクル中に単一撮像素子によって生成される全データを記憶するのに十分な個別記憶場所を備えることになる。従って、１６ビット・ディジタル・ワードを記憶するように構成されたメモリ素子は、ビット毎に１つずつ、１６の個別記憶場所を備えることになる。同様に、３２ビット・ディジタル・ワードを記憶するように構成された個別ピクセルメモリ素子は、３２の個別記憶場所を備えることになる。
【００１８】
個別ピクセルメモリ素子は、互いの間で直列フォーマットによってデータを転送するように構成されているが、ディジタル画素データの直接経路は、一般に、各個別ピクセルメモリ素子内の各個別記憶場所間に存在することになる。これが、図３に示されている。図示のように、個別ピクセル撮像素子２６には、フォトダイオード３０、フォトダイオード３０からのアナログ信号を増強する増幅器３２、及び、増幅器３２からのアナログ信号を１６ビット・ディジタル信号に変換するためのアナログ・ディジタル変換器３４が含まれている。個別ピクセル撮像素子２６には、Ａ／Ｄ変換器３４からの１６ビット並列出力を直列形式に変換するためのバッファ３６が含まれている。
【００１９】
バッファ３６の出力は、個別ピクセルメモリ素子２８ａに供給される。図３に示すように、各個別ピクセルメモリ素子２８ａ、２８ｂ、２８ｃ、．．．２８ｎには、個別ピクセル撮像素子２６の単一露光によって生じるデータのビット毎に１つずつ、１６の個別記憶場所３８が含まれている。個別記憶場所３８は、それぞれ、互いに直列に接続されていて、個別ピクセルメモリ素子２８ａの記憶場所間に連続したデータ・フロー経路が存在するようになっている。
【００２０】
個別ピクセルメモリ素子２８ａ内の最初の記憶場所が、３８ａで表示され、最後の記憶場所が、３８ａ’で表示されている。個別ピクセルメモリ素子２８ａの最後の記憶場所３８ａ’は、個別ピクセルメモリ素子２８ｂの最初の記憶場所３８ｂに接続されている。これによって、ディジタル画素データは、個別ピクセルメモリ素子２８ａの記憶場所３８ａ’から個別ピクセルメモリ素子２８ｂの記憶場所３８ｂに直接流入することが可能になる。一般に、ディジタル画素データは、１６ビット・ワード全体が、２８ａから２８ｂに移動するように流れる。従って、個別ピクセルメモリ素子２８ａ内の各ビットは、個別ピクセルメモリ素子間におけるその移動時に、１６の記憶場所全体を下方にシフトする。メモリ構造２２内の各個別ピクセルメモリ素子は、同様に後続の個別ピクセルメモリ素子に接続されており、従って、ディジタル画像データが先入れ・先出し（ＦＩＦＯ）式に移動することが可能な直列記憶場所の連鎖が形成されることになる。新しい像を撮影すると、必ず、各個別ピクセルメモリ素子における１６のデータ・ビットが、全て、次の隣接する個別ピクセルメモリ素子へと下方に移動し、新しいデータを先頭の個別ピクセルメモリ素子２８ａに転送することが可能になる。
【００２１】
一方、隣接する個別ピクセルメモリ素子が、互いの間で並列にデータを転送するように構成されている場合、各個別ピクセルメモリ素子の各個別記憶場所は、各隣接する個別ピクセルメモリ素子内の対応する個別記憶場所への直接データ・フロー経路を備えているものである。さらに、各個別ピクセルメモリ素子内の各個別記憶場所は、同じ個別ピクセルメモリ素子内における他の記憶場所との間に直接データ・フロー経路を備えることはあり得ない。これが、第１のメモリ素子１２８ａ、第２のメモリ素子１２８ｂ、及び、後続のメモリ素子１２８ｎを含む複数のメモリ素子と電気的に接続されている、個別ピクセル撮像素子の第２の実施形態１２６を示す図４に例示されている。
【００２２】
個別ピクセル撮像素子１２６には、フォトダイオード１３０、増幅器１３２、及び、フォトダイオードからのアナログ信号を１６ビットのディジタル・フォーマットに変換するＡ／Ｄ変換器１３４が含まれている。しかし、個別ピクセル撮像素子１２６には、１６ビット・ディジタル・ワードを直列フォーマットに変換するためのバッファは含まれていない。代わりに、Ａ／Ｄ変換器１３４は、それぞれ、第１の個別ピクセルメモリ素子１２８ａの単一記憶場所に接続された、１６の出力を備えている。第１の個別ピクセルメモリ素子１２８ａの１６の記憶場所は、それぞれ、データが、通常、同じ個別ピクセルメモリ素子内の個別記憶場所間では移動しないという意味において、他の記憶場所から電気的に分離されている。しかし、各記憶場所は、隣接する個別ピクセルメモリ素子１２８ｂの対応する記憶場所とは電気的に接続されている。従って、個別ピクセルメモリ素子１２８ａの記憶場所１３８ａ内のデータは、個別ピクセルメモリ素子１２８ａの他の記憶場所を通らずに、個別ピクセルメモリ素子１２８ｂのその対応する記憶場所１３８ｂに直接流入することが分かる。各個別ピクセルメモリ素子は、同様に、隣接層におけるその対応する個別ピクセルメモリ素子に接続されていて、各個別ピクセル撮像素子１２６に対する１６ビット幅の並列メモリ構造を形成している。従って、新たな像が集積される場合には、必ず、各個別ピクセルメモリ素子の１６のデータ・ビットが、全て、次の隣接メモリ素子へと並列に下方移動し、新しいデータを先頭の個別ピクセルメモリ素子１２８ａに転送することが可能になる。
【００２３】
上述の開示には、独自の効用を備えた複数の紛れもない発明が包含されている。これらの発明のそれぞれは、その望ましい形態で開示されたが、本明細書に開示され、例示されたその特定の実施形態は、多様な変更が可能であるので、制限を意味するものとみなすべきではない。本発明の内容には、本明細書に開示されたさまざまな構成要素、特徴、機能、及び／または、特性の全ての新規で明白でないコンビネーション及びサブコンビネーションが含まれている。特許請求の範囲には、新規で、明白でないとみなされる、発明の１つを対象とした、いくつかのコンビネーション及びサブコンビネーションが指摘されている。特許請求の範囲は、「ある」構成要素または「第１の」構成要素またはその同等物を表すものとすることができるが、特許請求の範囲は、１つ以上のこうした構成要素の組み込みを含むものであって、２つ以上のこうした構成要素を必要とするものでもなければ、排除するものでもないと理解すべきである。特徴、機能、構成要素、及び／または、特性の他のコンビネーション及びサブコンビネーションによって実現される発明は、本特許請求の範囲の補正または本出願または関連出願における新たな特許請求の範囲の提示を通じて、請求することが可能である。こうした特許請求の範囲は、異なる発明を対象としたものであろうと、同じ発明を対象としたものであろうと、また、もとの特許請求の範囲に対して範囲が広いか、狭いか、あるいは、異なるかにかかわらず、やはり、本開示の発明の内容に含まれるものとみなされる。
【図面の簡単な説明】
【図１】  カメラ内に納められた、本発明による撮像及び記憶装置の第１の実施形態の図である。
【図２】  図１の撮像層及び並列メモリ構造の拡大概略図である。
【図３】  図２に示す単一撮像素子及びメモリ構造におけるその関連メモリ素子の概略図である。
【図４】  本発明の第２の実施形態による単一撮像素子及びその関連メモリ素子の概略図である。
【符号の説明】
１０  撮像及び記憶装置
２０  撮像層
２２  並列メモリ構造
２４ａ  第１のメモリ層
２４ｂ  第２のメモリ層
２６  撮像素子
２８ａ  第１のメモリ素子
２８ｂ  第２のメモリ素子
３０  感光部分
３２  能動電子コンポーネント
３８  記憶場所
【図１】
0004303929.tif 000002
【図２】
0004303929.tif 000003
【図３】
0004303929.tif 000004
【図４】
0004303929.tif 000005