(57)【特許請求の範囲】
【請求項１】
２つの非同期ソース（２，１）により生成されたデータをマッチさせる方法であって、第１のクロック（ＣＫＢ）と同期した一方のソース（２）からのデータ（ＣＮＴＢ）を、他方のソース（１）に割当てられた第２のクロック（ＣＫＡ）と同期したレジスタ（５）を介して伝達する形式の方法において、
前記レジスタ（５）に供給される前記第１のソース（２）からのデータ（ＣＮＴＢ）はある程度の連続性を有しており、前記クロック（ＣＫＢ，ＣＫＡ）のクロック周波数も連続性を有しており、
前記レジスタ（５）の出力データ（ＣＮＴＢ１）を補正するために、前記レジスタ（５）の出力データ（ＣＮＴＢ１）と、前記第２のクロック（ＣＫＡ）の少なくとも１クロック周期分だけ遅延された出力データ（ＣＮＴＢ２）とを互いに比較し、
所定の値（Ｎ）よりも大きなずれが存在するときには、補正されたデータとして、前記レジスタ（５）の出力データ（ＣＮＴＢ３）を時間的に隣接したデータ（ＣＮＴＢ４）で置き換える、ことを特徴とするデータをマッチさせるための方法。
【請求項２】
前記ソース（２，１）はカウンタであり、前記データ（ＣＮＴＢ，ＣＮＴＡ）は該カウンタの表示値であり、
前記補正されたデータ（ＣＮＴＢ５）及び前記他方のソース（１）のデータ（ＣＮＴＡ）は、メモリ（２４）の占有率を求めるための装置（３，２７）に供給されるものである、請求項１記載の方法。
【請求項３】
２つの非同期ソース（１，２）により生成されたデータをマッチさせる装置であって、一方のソース（２）からのデータが、他方のソース（１）に割当てられたクロック信号と同期したレジスタ（５）を介して伝達される形式の装置において、
前記レジスタ（５）に供給される前記第１のソース（２）からのデータ（ＣＮＴＢ）はある程度の連続性を有しており、前記クロック（ＣＫＢ，ＣＫＡ）のクロック周波数も連続性を有しており、
前記レジスタ（５）の出力データ（ＣＮＴＢ１）を補正するために、前記レジスタ（５）の出力データ（ＣＮＴＢ１）により生成された入力データと少なくとも１つの第２のレジスタ（１２）の出力データが、ずれを求める減算器（１３）に供給され、
前記減算器（１３）の出力側はコンパレータ（１４）に接続されており、
前記コンパレータ（１４）の出力側は、所定の値（Ｎ）よりも大きなずれが存在する場合に入力側（Ａ，Ｂ）を切り換える切換スイッチ（１７）の制御入力側に接続されており、
第４のレジスタ（１６）が第３のレジスタ（１５）を介して前記第２のレジスタ（１２）の出力側に接続されており、
前記第３のレジスタ（１５）の出力データ（ＣＮＴＢ３）により生成された入力データと前記第４のレジスタ（１６）の出力データ（ＣＮＴＢ４）が前記切換スイッチ（１７）の入力側（Ａ，Ｂ）に供給される、ことを特徴とするデータをマッチさせるための装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの非同期ソースにより生成されたデータを補正するための方法及び装置に関する。なお、２つの非同期ソースにより生成されたデータのうち、第１のクロックと同期した一方のソースからのデータは、他方のソースに割当てられた第２のクロックと同期したレジスタを介して伝達される。
【０００２】
【従来の技術】
相互に同期していないクロック信号は、様々なディジタル電子機器において発生する。複数のクロックのうちの１つに基づいたデータを別のクロックを備えた装置に転送するために、これらのデータを他のクロックで読み出すレジスタに、これらのデータを書き込めるようになっている。したがって、例えば、書き込みと読み出しに関して異なる非同期クロックで動作するメモリ装置の場合、メモリが空又はオーバーフローになるのを防ぐために、占有率を測定するための装置が知られている。この占有率を測定する装置には、読み出し又は書き込みの頻度を示すデータが供給される。この場合、これらのデータの一方のソースから他のデータのクロックパターンへの上記データ変換が必要である。
【０００３】
しかし、複数のメモリセルを有するレジスタの場合、読み出しクロックを適用しても新たなデータワードがレジスタに完全には書き込まれないがゆえに、メモリセルのうちの幾つかしか新たなデータワードのビットにより占有されず、その一方で他のメモリセルが未だに古いデータワードのビットを有しているということが起こり得る。セットアップ時間及び／又はホールド時間のこの違反は、装置全体の障害を通じて明らかになるエラーにつながる。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、セットアップ時間及び／又はホールド時間の違反の問題を解消するデータ補正方法を提供することである。
【０００５】
【課題を解決するための手段】
上記課題は、本発明により、２つの非同期ソースにより生成されたデータを補正する方法であって、第１のクロックと同期した一方のソースからのデータを、他方のソースに割当てられた第２のクロックと同期したレジスタを介して伝達する形式の方法において、前記レジスタの出力データと、前記第２のクロックの少なくとも１クロック周期分だけ遅延された出力データとを互いに比較し、所定の値よりも大きなずれが存在するときには、補正されたデータとして、前記レジスタの出力データを時間的に隣接したデータで置き換えることにより解決される。
【０００６】
同様に、上記課題は、本発明により、２つの非同期ソースにより生成されたデータを補正する装置であって、一方のソースからのデータが、他方のソースに割当てられたクロック信号と同期したレジスタを介して伝達される形式の装置において、少なくとも１つの第２のレジスタの入力データと出力データが減算器に供給され、前記減算器の出力側はコンパレータに接続されており、前記コンパレータ出力側は切換スイッチの制御入力側に接続されており、第４のレジスタは第３のレジスタを介して前記第２のレジスタの出力側に接続されており、前記第４のレジスタの入力データ及び出力データは前記切換スイッチの入力側に供給されるよう構成することにより解決される。
【０００７】
【発明の実施の形態】
実を言えば、本発明による方法はデータを完全に補正するものではなく、近似的に補正するだけである。この場合、レジスタに供給されるデータの内容がある程度の連続性をもっていること、有利にはカウンタの出力データであることが仮定されている。クロック周波数も同様に連続性をもつものと想定されている。
【０００８】
これらの仮定は、冒頭で述べたメモリ占有率の測定の場合に存在する。その他の点ではほぼ同一のクロック周期がセットアップ時間及び／又はホールド時間より大きな差を有している場合には、１クロック周期分の遅延で十分である。複数クロック周期分の遅延は、差がより小さいときに必要となることがある。同じことは、相互に近似的に整数比を成すクロック周期又はクロック周波数にも同様に当てはまる。実質的には、直前のデータワードが時間的に隣接したデータとして適当である。用途によっては、直線データワードより１つ前のデータワード又は別のデータワードも適している。
【０００９】
それゆえ、本発明による方法の１つの発展形態では、ソースはカウンタであり、データはカウンタの表示値であり、補正されたデータ及び他のソースのデータはメモリ占有率を求めるために装置に供給される。
【００１０】
しかし有利には、この有利な実施形態に加えて、本発明による方法は他の目的にも適してる。例えば、ビデオ信号のような信号の非同期の書き込み及び読み出しの間にアドレスを生成するのにも適している。
【００１１】
データ補正のための有利な構成は次の通りである。すなわち、第２のレジスタの入力データと出力データを減算器に供給することができ、減算器の出力側がコンパレータと接続されており、コンパレータの出力側は切換スイッチの制御入力側に接続されており、第４のレジスタが第３のレジスタを介して第２のレジスタの出力側に接続されており、第４のレジスタの入力データと出力データを切換スイッチに供給することができる。
【００１２】
本発明には多くの実施形態が可能である。それらのうちの１つが複数の図を用いた図面に図式的に示されている。
【００１３】
【実施例】
図１による構成は２つのデータソース１，２を有しており、これらはそれぞれクロックＣＫＡ及びＣＫＢにより制御されている。これらのクロックは同期していない。データソースは、例えばメモリ（図示せず）が読み出し又は書き込みの際にアクセスされるとその度に増分されるカウンタである。メモリがオーバーフロー又は空になったときに適切な措置を講じるために、占有率を求める装置３が設けられている。この装置３の出力側４では、占有率を記述する信号、例えば完全占有、空、殆ど空、殆ど完全占有を示す信号を取り出すことが可能である。ソース２のデータＣＮＴＢがソース１のクロックパターンにマッチするように、データＣＮＴＢはレジスタ５を介して転送され、クロックＣＫＡでレジスタ５からデータＣＮＴＢ１として読み出される。
【００１４】
データワードＣＮＴＢが不都合な瞬間にマスタクロックＣＫＡでサンプリングされると、誤りのあるデータＣＮＴＢ１が読み取られる可能性がある。このことは図３により説明される。図３には、レジスタ５の複数のセル（ビット）を見本として、これらのビットのうちの２つの状態とクロック信号ＣＫＡの正のエッジが示されている。エッジが生じる前は、ビット１は値０を有し、ビット２は値１を有している。後続のデータワードでは、ビットの状態が反転する。信号ＣＫＡのエッジは遷移の間に生じるので、セットアップ／ホールド時間が侵される。
【００１５】
このような誤りを訂正するために、訂正装置６が設けられている。図１による装置の場合、訂正装置は、後続のすべての構成要素と同様に、マスタクロックＣＫＡで同期されている。補正されたデータＣＮＴＢ５、したがってまた遅延装置７を介して伝達されたデータＣＮＴＡは、占有率を求めるために装置３へ送られる。
【００１６】
図２では、訂正装置６がより詳細に示されている。データＣＮＴＢ１が入力側１１に供給され、この入力側からレジスタ１２と減算器１３の入力側Ａとに送られる。クロックＣＫＡの１周期分だけ遅延された後、データＣＮＴＢ２はレジスタ１２から読み出され、減算器１３の入力側Ｂに供給される。差Ａ−Ｂを携えた減算器１３の出力はコンパレータ１４の入力側に接続され、コンパレータ１４は、供給された差が所定値Ｎよりも大きければ、信号ＳＥＬを出力する。
【００１７】
レジスタ１２により遅延されたデータは、さらに２つのレジスタ１５，１６を介して伝達される。レジスタ１５は、減算器１３とコンパレータ１４とにより生じた遅延を補償し、一方レジスタ１６は切換スイッチ１７の入力側Ａ及びＢにデータＣＮＴＢ３及びＣＮＴＢ４を供給する。これらのデータは互いに１クロック周期だけシフトされている。切換スイッチ１７は出力側１８を有しており、この出力側からはデータＣＮＴＢ５を取り出すことができる。
【００１８】
以下では、図２による訂正装置の機能を図４を参照してより詳細に説明する。ここでは、図４には図示されていないデータＣＮＴＢは０から７のカウントを有することが仮定されている。しかしながら、図３に関連して説明した作用により、減算器１３の入力側ＡにおけるデータＣＮＴＢ１は、４の代わりに値８００を有している。入力側ＢにおけるデータＣＮＴＢ２は、１クロック分の遅延を除いて不変である。差Ａ−Ｂは、図示された最初の３クロック周期の間は値１有し、つぎに値７９７を有し、そのつぎに値−７９５を有し、最終的には値１を有する。誤りのあるデータ及びその結果である差の値は図４ではハッチングにより強調されている。データＣＮＴＢ３はデータＣＮＴＢ２に対して１クロック周期分だけ遅延されている。
【００１９】
適正な読み出しの間、高々１つのデータワードしかスキップされないとすれば、すなわち上記の作用がなければ、Ｎ＝２に、また用途によってはＮ＞２に設定してもよい。したがって、これより大きな差は誤りとして識別される。図４によれば、７９７は明らかに２よりも大きいので、後続のクロック周期において、信号ＳＥＬは、レジスタ１６により遅延されたデータが入力側Ｂを介して転送されることとなる状態をとる。さもなければ、入力側Ａに供給されたデータＣＮＴＢ３は出力側１８に転送される。まだ誤りのある値８００を有しているデータＣＮＴＢ４は、図４においてＳＥＬの後に続く列に示されている。
【００２０】
したがって、さらに図示されているデータＣＮＴＢ５’はデータＣＮＴＢ３に対応し、誤りのある値８００は３で置き換えられている。後続のクロック周期においては、これらのデータは切換スイッチ１７からＣＮＴＢ５として読み出され、出力側１８において使用可能である。
【００２１】
図５には、本発明の使用例がフィルムスキャナ用のメモリの形で図式的に示されている。このメモリは、フィルムのラインごとの連続的なスキャンにより得られたビデオ信号を各々の規格に対応したビデオ信号に変換するのに使用される。なお、変換されたビデオ信号は備え付けられたクロックと同期されている。このケースでは、静止画、スローモーション及びクイックモーションのような種々異なる動作モードを考慮に入れることもまた可能である。
【００２２】
複数のＳＤＲＡＭから構成されたメインメモリ２１は複数画像分の容量を有している。ビデオ信号は２２においてデマルチプレクサ２３に供給される。これにより、おそらくは複数のＳＤＲＡＭに適した幅を有するデータワードが生成される。しかしながら、メインメモリ２１は異なる非同期クロックで動作してはならない。したがって、クロックはクロックＣＫＡでメインメモリ２１から同様に読み出される。なお、メインメモリ２１の書き込みもまたクロックＣＫＡで行われる。
【００２３】
クロックＣＫＡとＣＫＢの補償のために、ＦＩＦＯメモリ２４がメインメモリ２１に後置接続されており、データはこのＦＩＦＯメモリからクロックＣＫＢで読み出され、マルチプレクサ２５を介して出力側２６へと伝達される。ＦＩＦＯメモリ２４の占有率を調整するために、装置２７が設けられている。装置２７は例えば図１による装置に相応するものである。クロック信号ＣＫＡとＣＫＢの両方、同様にリセット信号ＷＲＥＳとＲＲＥＳは、ＦＩＦＯメモリ２４と同様に前記装置にも伝達される。ＦＩＦＯメモリ２４がオーバーフロー又は空になる危険性のあるケースでは、装置２７は信号をＳＤＲＡＭコントローラ２８に送り、ＳＤＲＡＭコントローラ２８はメインメモリ２１での書き込み及び読み出しのためのアドレスを生成する。例えば、メインメモリ２１がテレビジョン規格に応じて要求されるよりも多くのデータをＦＩＦＯメモリ２４に転送することが起こった場合、ＳＤＲＡＭコントローラ２８は、（一時的に）より少ないデータがメインメモリ２１から読み出されるように制御される。
【００２４】
図６には、垂直なストロークの形で、マスタクロックＣＫＡとデータＤＡＴＡ（ＣＫＢ）とが示されている。データＤＡＴＡ（ＣＫＢ）はカウントとして存在しており、クロックＣＫＢで供給される。これらのデータをマスタクロックＣＫＡでレジスタから読み出す間、データＤＡＴＡ（ＣＫＢ）が生成される。図示された期間の間、不正な値Ｘがレジスタから読み出されたことの結果として、セットアップ／ホールド時間が２回侵される。この不正な値は先行するカウントで置き換えられる。これは矢印により図示されている。そして、補正されたデータＤＡＴＡ（ＣＫＡ）が生成される。
【００２５】
図７に示されている例では、マスタクロックＣＫＡの周波数はクロックＣＫＢの周波数よりも格段に高い。クロックＣＫＡは各々のケースにおいてレジスタ内容がカウント０から１及び２から３へ遷移する間に発生するので、そのとき読み出される値Ｘは誤っており、図示されているような仕方で訂正される。
【図面の簡単な説明】
【図１】本発明による方法を実行するよう設計された占有率測定装置を示す。
【図２】図１による装置の一部である訂正装置を示す。
【図３】本発明による方法による誤りの訂正を説明する概略図である。
【図４】図１及び２による装置の場合のデータシーケンスを示す。
【図５】本発明による構成が使用可能なメモリ装置を示す。
【図６】本発明による方法を説明する別の概略図である。
【図７】本発明による方法を説明する別の概略図である。
【符号の説明】
１  データソース
２  データソース
３  メモリ占有率測定装置
４  出力側
５  レジスタ
６  訂正装置
７  遅延装置
１１  入力側
１２  レジスタ
１３  減算器
１４  コンパレータ
１５  レジスタ
１６  レジスタ
１７  切換スイッチ
１８  出力側
２１  メインメモリ
２２  入力側
２３  デマルチプレクサ
２４  ＦＩＦＯメモリ
２５  マルチプレクサ
２６  出力側
２７  メモリ占有率調整装置
２８  ＳＤＲＡＭコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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