(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成される活性層と、
前記活性層に形成される、第１、第２不純物領域、前記第１、第２不純物領域の間に位置する第１、第２漏洩電流調節領域、及び前記第１、第２漏洩電流調節領域の間に位置するチャネル領域と、
前記活性層上と前記基板の露出された表面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記第１、第２漏洩電流調節領域上にそれぞれ形成される第１、第２電界調節層と、
前記第１、第２電界調節層上にそれぞれ形成される第１、第２サブゲート電極と、
前記第１チャネル領域と重畳し、前記ゲート絶縁膜上に形成され、前記第１、第２サブゲート電極、及び前記第１、第２電界調節層に接する主ゲート電極とを含むことを特徴とする薄膜トランジスタ液晶表示装置。
【請求項２】
前記ゲート絶縁膜は前記活性層と前記基板の露出された表面を覆うことを特徴する請求項１記載の薄膜トランジスタ液晶表示装置。
【請求項３】
前記ゲート絶縁膜と前記活性層は同一のパターンを有することを特徴とする請求項１記載の薄膜トランジスタ液晶表示装置。
【請求項４】
前記第１、第２サブゲート電極と前記第１、第２電界調節層は延長形成されて前記活性層のエッジ部分と前記ゲート絶縁膜を覆うことを特徴とする請求項３記載の薄膜トランジスタ液晶表示装置。
【請求項５】
前記第１及び第２不純物領域の下に形成され、前記第１及び第２不純物領域にそれぞれ連結されるソース電極及びドレイン電極をさらに含むことを特徴とする請求項１記載の薄膜トランジスタ液晶表示装置。
【請求項６】
前記第１、第２電界調節層は非晶質シリコン層、多結晶シリコン層或いはマイクロ結晶シリコン層のうち少なくともいずれか一つを含むことを特徴とする請求項１記載の薄膜トランジスタ液晶表示装置。
【請求項７】
前記第１、第２漏洩電流調節領域は、非不純物領域であることを特徴とする請求項１記載の薄膜トランジスタ液晶表示装置。
【請求項８】
前記チャネル領域は、非不純物領域であることを特徴とする請求項１記載の薄膜トランジスタ液晶表示装置。
【請求項９】
前記ゲート絶縁層は、シリコン酸化物層、シリコン窒化物層、シリコン酸化物層／シリコン窒化物層からなることを特徴とする請求項１記載の薄膜トランジスタ液晶表示装置。
【請求項１０】
基板と、
前記基板上に形成される活性層と、
前記活性層に形成される、第１、第２不純物領域、前記第１、第２不純物領域の間に位置する第１、第２漏洩電流調節領域、及び前記第１、第２漏洩電流調節領域の間に位置する第１、第２チャネル領域、前記第１、第２チャネル領域の間に位置する第３、第４漏洩電流調節領域、前記第３、第４漏洩電流調節領域の間に位置する第３不純物領域と、
前記活性層上と前記基板の露出された表面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記第１、第３漏洩電流調節領域上にそれぞれ形成される第１、第３電界調節層と、
前記ゲート絶縁膜上であって、前記第２、第４漏洩電流調節領域上にそれぞれ形成される第２、第４電界調節層と、
前記第１、第３電界調節層上にそれぞれ形成される第１、第３サブゲート電極と、
前記第２、第４電界調節層上にそれぞれ形成される第２、第４サブゲート電極と、
前記第１チャネル領域と重畳し、前記ゲート絶縁膜上に形成され、前記第１、第３サブゲート電極、及び前記第１、第３電界調節層に接する第１主ゲート電極と、
前記第２チャネル領域と重畳し、前記ゲート絶縁膜上に形成され、前記第２、第４サブゲート電極、及び前記第２、第４電界調節層に接する第２主ゲート電極とを含むことを特徴とする薄膜トランジスタ液晶表示装置。
【請求項１１】
基板と、
前記基板上に形成される活性層と、
前記活性層に形成される、第１、第２不純物領域、前記第１、第２不純物領域の間に位置する第１、第２漏洩電流調節領域、及び前記第１、第２漏洩電流調節領域の間に位置するチャネル領域と、
前記活性層上に形成され、前記活性層と同一のパターンを有するゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記第１、第２漏洩電流調節領域上にそれぞれ形成される第１、第２電界調節層と、
前記第１、第２電界調節層上にそれぞれ形成される第１、第２サブゲート電極と、
前記第１チャネル領域と重畳し、前記ゲート絶縁膜上に形成され、前記第１、第２サブゲート電極、及び前記第１、２電界調節層に接する主ゲート電極とを含むことを特徴とする薄膜ゲートトランジスタ液晶表示装置。
【請求項１２】
前記第１、第２サブゲート電極と前記第１、第２電界調節層は延長形成されて前記活性層のエッジ部分と前記ゲート絶縁膜を覆うことを特徴とする請求項１１記載の薄膜トランジスタ液晶表示装置。
【請求項１３】
前記第１、第２電界調節層は非晶質シリコン層、多結晶シリコン層、或いはマイクロ結晶シリコンのうち少なくともいずれか一つを含むことを特徴とする請求項１１記載の薄膜トランジスタ液晶表示装置。
【請求項１４】
前記ゲート絶縁膜はシリコン酸化膜、シリコン窒化膜、シリコン酸化膜／シリコン窒化膜、シリコン窒化膜／シリコン酸化膜、或いはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜のうち少なくともいずれか一つを含むことを特徴とする請求項１１記載の薄膜トランジスタ液晶表示装置。
【請求項１５】
基板と、
前記基板上に形成される活性層と、
前記活性層に形成される、第１、第２不純物領域、前記第１、第２不純物領域の間に位置する第１、第２漏洩電流調節領域、及び前記第１、第２漏洩電流調節領域の間に位置するチャネル領域と、
前記活性層上と前記基板の露出された表面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記第１、第２漏洩電流調節領域上にそれぞれ形成される第１、第２電界調節層と、
前記第１、第２電界調節層上にそれぞれ形成される第１、第２サブゲート電極と、
前記第１チャネル領域と重畳し、前記ゲート絶縁膜上に形成され、前記第１、第２サブゲート電極、及び前記第１、第２電界調節層に接する主ゲート電極と、
前記第１、第２不純物領域にそれぞれ連結され、前記第１、第２不純物領域の下部に形成されるソース電極及びドレイン電極とを含むことを特徴とする薄膜トランジスタ液晶表示装置。
【請求項１６】
前記第１、第２不純物領域のそれぞれに連結されるソース及びドレイン電極と、
前記ソース電極に延長されるデータラインと、
前記主ゲート電極に延長され、前記データラインに交差するゲートラインと、
前記第１、第２電界調節層及び前記第１、第２サブゲート電極上に形成されるサブゲートラインをさらに含むことを特徴とする請求項１５記載の薄膜トランジスタ液晶表示装置。
【請求項１７】
前記ゲートバスラインと前記データバスラインの交差部に、前記データバスラインを覆うように前記活性層及び前記ゲート絶縁膜が形成され、前記ゲート絶縁膜上に、前記ゲート絶縁膜のエッジを覆うように寄生容量減少層が形成され、前記寄生容量減少層上に前記ゲートバスラインが形成されることを特徴とする請求項１５記載の薄膜ゲート液晶表示装置。
【請求項１８】
前記第１、第２電界調節層は非晶質シリコン層、多結晶シリコン層、或いはマイクロ結晶シリコン層のうち少なくとも一つを含むことを特徴とする請求項１５記載の薄膜トランジスタ液晶表示装置。
【請求項１９】
前記ゲート絶縁膜はシリコン酸化膜、シリコン窒化膜、シリコン酸化膜／シリコン窒化膜、シリコン窒化膜／シリコン酸化膜、或いはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜のうち少なくともいずれか一つを含むことを特徴とする請求項１５記載の薄膜トランジスタ液晶表示装置。
【請求項２０】
基板と、
前記基板上に形成される活性層と、
前記活性層に形成される、第１、第２不純物領域、前記第１、第２不純物領域の間に位置する第１、第２漏洩電流調節領域、及び前記第１、第２漏洩電流調節領域の間に位置する第１、第２チャネル領域、前記第１、第２チャネル領域の間に位置する第３不純物領域と、
前記活性層上と前記基板の露出された表面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上であって、前記第１、第２漏洩電流調節領域上にそれぞれ形成される第１、第２電界調節層と、
前記第１、第２電界調節層上にそれぞれ形成される第１、第２サブゲート電極と、
前記第１チャネル領域と重畳し、前記ゲート絶縁膜上に形成され、前記第１サブゲート電極、及び前記第１電界調節層に接する第１主ゲート電極と、
前記第２チャネル領域と重畳し、前記ゲート絶縁膜上に形成され、前記第２サブゲート電極、及び前記第２電界調節層に接する第２主ゲート電極とを含むことを特徴とする薄膜トランジスタ液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する秘術分野】
本発明は薄膜トランジスタ液晶表示装置に係り、特に画素部のスイッチング素子である薄膜トランジスタを製造するに際して、オン状態で良好な電流特性を有しながらオフ状態における漏洩電流を減少させることに適合するようにした薄膜トランジスタ液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来の非晶質シリコンを利用して製造する薄膜製造トランジスタの場合には、非晶質シリコンの低い電荷移動度特性のためオン状態の電流特性の良好でなかった反面、オフ状態では漏洩電流による問題が深刻でなかった。薄膜トランジスタ液晶表示装置において、画素部のスイチング素子は画素に任意の信号を供給した後に一定時間信号を保持するべきであるので、過度の漏洩電流の発生は液晶表示装置の全体画面表示特性を低下させる。
【０００３】
しかし、非晶質シリコンを利用した薄膜トランジスタは画素部のスイッチング素子としては用い得るが、低い電流移動度特性のためオン状態における電流特性が不良なので、従来提案された駆動回路を基板上に直接形成する技術において回路部の素子を形成することには不適当であった。
【０００４】
従って、非晶質シリコンに比して良好な電荷移動速度を有している多結晶シリコンを使用して薄膜トランジスタを製造することにより、画素の形成された基板上に駆動回路を共に製造する技術が提案されたことがある。しかし、多結晶シリコンを使用した薄膜トランジスタはオン状態では高い電流駆動が可能であるが、同時にオフ状態で漏洩電流が多く発生するので、画素部のスイッチング素子を多結晶シリコン薄膜トランジスタから形成すると、オフ状態における多い漏洩電流のため画素電極に貯蔵された信号値が変化して液晶表示装置の画面表示性能を低下させる。
【０００５】
故に、従来このような問題点を解決するために多結晶シリコンを使用して薄膜トランジスタを形成するとき、画素部のスイッチング素子を多結晶シリコンを使用しつつＬＤＤ領域或いはオフセット領域を薄膜トランジスタまたはダブルゲート型薄膜トランジスタ或いはフィールドプレート(field  plate)を有する薄膜トランジスタなどから形成する技術が提案されたことがある。
【０００６】
第１図は従来の自己整合型オフセット薄膜トランジスタの一例であり、すなわちオフセット領域の大きさの変化によってオン状態における電流値が大きく変わる問題点を解決しようと提案された技術である。
【０００７】
基板１０上に活性層１１と、ゲート絶縁膜１２とが順次形成されており、活性層１１上にチャネル領域１１ｃ両端にオフセット領域１１ｄ、１１ｅを定めようにゲート絶縁膜１２上に絶縁物質から形成されたイオン注入防止層１３ａ，１３ｂと、二つのイオン注入防止層１３ａ，１３ｂの間に形成されたゲート電極１４とを含んでなって、活性層１１上に常時一定の長さのオフセット領域１１ｄ，１１ｅを有し得るようにした。
【０００８】
しかし、このような構造の薄膜トランジスタはフォトリソグラフィ(photo-rithography)の解像度の限界のため、イオン注入防止層１３ａ，１３ｂによって定められるオフセット領域１１ｄ，１１ｅの長さを２乃至３μ以下に縮めることが容易でない。オフセット領域１１ｄ，１１ｅの長さがこのような数値を持つとオン状態における電流が多く減少して素子の電流駆動力が減ることになる。
【０００９】
【発明が解決しようとする課題】
従って、本発明の目的は、オン状態における電流減少の如き効果なしにオフ状態の漏洩電流を減少させることのできる構造の薄膜トランジスタを有する薄膜トランジスタ液晶表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明による薄膜トランジスタ液晶表示装置は、基板と、前記基板上に形成され、第１、第２不純物領域、及び第１、第２、第３非不純物領域を有する活性層と、前記活性層上に形成されたゲート絶縁膜と、前記第２、第３非不純物領域上にそれぞれ位置する第１、第２電界調節層と、前記第１、第２電界調節層上に形成される第１、第２サブゲート電極と、前記ゲート絶縁膜上に形成され、前記第１、第２サブゲート及び前記第１、第２電界調節層に接する主ゲート電極とを含む。
【００１１】
また、本発明の薄膜トランジスタ液晶表示装置は、基板と、前記基板上に形成され、第１、第２不純物領域、第１、第２漏洩電流調節領域及びチャネル領域を有する活性層と、前記活性層と前記基板の露出された表面上に形成されるゲート絶縁膜と、前記第１、第２漏洩電流調節領域上にそれぞれ形成される第１、第２電界調節層と、前記第１、第２電界調節層上に形成される第１、第２サブゲート電極と、前記ゲート絶縁膜状に形成され、前記第１、第２サブゲート電極及び前記第１、第２電界調節層上にそれぞれ接する主ゲート電極を含む。
【００１２】
また、本発明の薄膜トランジスタ液晶表示装置は、基板と、前記基板上に形成され、第１、第２不純物領域、第１、第２漏洩電流調節領域、及びチャネル領域を有する活性層と、前記活性層と前記基板の露出された表面に形成されるゲート絶縁膜と、前記第１、第２漏洩電流調節領域上にそれぞれ形成される第１、第２電界調節層と、前記第１、第２電界調節層上にそれぞれ形成される第１、第３サブゲート電極と、前記第１、第２不純物領域にそれぞれ連結され、前記第１、第２不純物領域の下部に形成されるソース及びドレイン電極を含む。
【００１３】
また、本発明の薄膜トランジスタ液晶表示装置は、基板と、前記基板上に形成されるが、第１、第２、第３不純物領域、第１、第２チャネル領域、及び前記不純物領域のうちいずれか一つと前記チャネル領域のうちいずれかひとつとの間に位置する第１、第２漏洩電流調節領域を含む活性層と、前記活性層と前記基板の露出された表面上に形成されるゲート絶縁膜と、前記漏洩電流調節領域と前記第１サブゲート電極に連結される第２主ゲート電極と、前記不純物領域に連結されるソース及びドレイン電極を含む。
【００１４】
また、本発明の薄膜トランジスタ液晶表示装置の方法は、基板上にソースとドレイン電極を形成する電界と、前記ソース及びドレイン電極と前記基板に活性層を形成する工程と、前記基板の露出された表面にゲート絶縁膜を形成する工程と、前記第１、第２電界調節層上に第１、第２サブゲート電極をそれぞれ形成する工程と、前記サブゲート電極、前記電界調節層、及び前期ゲート絶縁膜上に主ゲート電極を形成する工程と、前記主ゲート電極と前記サブゲート電極をマスクとするイオン注入工程を施して前記活性層に第１、第２不純物領域、及び第１、第２、第３非不純物領域を形成する工程を含む。
【００１５】
【発明の実施の形態】
発明の実施の形態１
第２図は本発明の第１実施形態であり、一般的なトップゲート(top  gate)型コプレーナ(coplanar)薄膜トランジスタを画素部のスイチング素子として用いる薄膜トランジスタ液晶表示装置を例として、その薄膜トランジスタだけを示す図面である。
【００１６】
全体を見てみると、基板２０上に多結晶シリコンまたは非晶質シリコンなどの半導体物質からパターン形成された活性層２１と、その上部を覆う絶縁膜、即ちゲート絶縁膜２２と、ゲート絶縁膜２２の上部に多層または断層構造の絶縁膜からパターン形成された一対の電界調節層２３ａ，２３ｂと、電界調節層２３ａ，２３ｂの上部に導電物質をパターン形成された一対の補助ゲート電極２４ａ，２４ｂと、二つの補助ゲート２４ａ，２４ｂの間の活性層２１ｃを覆い、二つの補助ゲート電極２４ａ，２４ｂと接触連結された主ゲート電極２５とを含む薄膜トランジスタが構成される。
【００１７】
細部にわたって説明すると、活性層２１は以後の工程で、ソース電極及びドレインと連結される一対の不純物領域２１ａ，２１ｂが活性層２１の両端から所定サイズに定め形成されている。そして、二つの不純物領域２１ａ，２１ｂの間は非不純物領域であるが、この領域も細部に素子動作上、二つの電界調節層２３ａ，２３ｂの下部の非不純物領域２１ｄ，２１ｅと、主ゲート電極２５とゲート絶縁膜２２を間に置いて重畳される非不純物領域２１ｃとの二つの領域に区分される。
【００１８】
このような構造の薄膜トランジスタは、素子動作時に参照符号２１ｄ，２１ｅの二つの非不純物領域(以下、「漏洩電流調節領域」という)がゲート電極(補助ゲート電極及び主ゲート電極）との間に電界調節層２３ａ，２３ｂ及びゲート絶縁膜２２を間に置いて形成されているので、主ゲート電極２５とゲート絶縁膜２２だけを間に置いて形成された参照符号２１ｃの非不純物領域(以下、「チャネル領域」という)に比して、ゲート電極にオン電圧或いはオフ電圧が印加されるときに弱い電界が印加される。オン状態ではオン電流を多少減少させる結果を予想しうるが、チャネル領域よりは弱いがゲート電圧が実際印加されるので、チャネル領域と不純物領域との間にオフセット領域を形成させた薄膜トランジスタのオン状態の電流特性より良好な動作特性を持つことができる。尚、オフ電圧印加時には漏洩電流調節領域に印加されるオフ状態におけるゲート電圧による電界が少ないので、オフ状態の漏洩電流を減らすことができる。
【００１９】
図３、４は、本発明の第１実施形態である図２の如き薄膜トランジスタを製造する方法を各工程別に例示した工程断面図である。
【００２０】
まず、図３（Ａ）のように、基板２０上に非晶質シリコン(ａ−Ｓｉ)または多結晶シリコン(poly-Ｓｉ)を化学気相蒸着ＣＶＤ方法で積層した後、写真エッチング工程によってパターニングして活性層２１を形成する。この際、非晶質シリコンを積層した後、パターニング前或いはパターニング後、レーザーアニールまたは固相再結晶化ＳＰＣなどの方法で結晶化して多結晶シリコンを作る。
【００２１】
次に、図3(B)のように、ゲート絶縁膜22が、活性層21を含む基板上に形成される。シリコン酸化膜、又はシリコン窒化膜が、ゲート絶縁膜22を形成するのに使用される。代替的に、ゲート絶縁膜22を形成するのに、シリコン酸化膜/シリコン窒化膜又はシリコン窒化膜/シリコン酸化膜等の二重構造絶縁膜、又はシリコン酸化膜/シリコン窒化膜/シリコン酸化膜等の三重絶縁膜を使用してもよい。電界調節膜形成層23が、例えば、化学気相蒸着方法などでゲート絶縁膜22上に連続積層して形成される。続いてクロム(Cr)或いはアルミニウム(Al)をスパッタリング方法で積層して補助ゲート電極形成層24を電界調整膜形成層23上に形成する。この時、電界調節膜形成層23は、非晶質シリコン(a−Si)、多結晶シリコン(P−Si)、或いはマイクロクリスタルリンシリコン(μ−Si)から形成される。
【００２２】
この次、写真エッチング工程によって補助ゲート電極形成層と電界調節膜形成層をパターニングして補助ゲート２４ａ，２４ｂと電界調節層２３ａ，２３ｂを形成する。この際、活性層２２に、非不純物領域のうち、漏洩電流調節領域として定められた領域の上部にだけ補助ゲート電極形成層と電界調節膜形成層を残し、余りの領域は除去することにより、補助ゲート電極２４ａ，２４ｂの電界調節層２３ａ，２３ｂを形成する。
【００２３】
次に、図４（Ｄ）のように、全面にクロムやアルミニウムや金属の合金などをスパッタリング方法で積層した後、写真エッチング工程によってパターニングして、二つの補助ゲート電極２４ａ，２４ｂの間に露出されたゲート絶縁膜２２を覆う主ゲート電極２５を形成する。この時、主ゲート電極２５は二つの補助ゲート電極２４ａ，２４ｂと接触連結されるように形成する。
【００２４】
この次、図４（Ｅ）のように、主ゲート電極２５と補助ゲート電極２４ａ，２４ｂをマスクとしてゲート絶縁膜２２を通じて活性層２１上に高濃度のイオン、例えば、ボロンＢ+、燐Ｐ-などを注入して活性層２１上に不純物領域２１ａ，２１ｂを形成する。この際、二つの不純物領域２１ａ，２１ｂの間には非不純物領域２１ｃ，２１ｄ，２１ｅが相対的に形成される。尚、非不純物領域も、素子動作時にその動作特性によって図４（Ｅ）のように示された活性層のように、参照符号２１ｃのチャネル領域と、このチャネル領域２１ｃと二つの不純物領域２１ａ，２１ｂ、すなわち電界調節層２３ａ，２３ｂ下部の活性層２１である参照符号２１ｄ，２１ｅの漏洩電流調節領域とに区分されて形成される。
【００２５】
発明の実施の形態２
図５は本発明の第２実施形態を示す図面である。
【００２６】
図２の実施例とは異なって、活性層とゲート絶縁膜が同一のパターンによって形成されており、補助ゲート電極及び電界調節層が延長形成されて活性層とゲート絶縁膜のエッジ部を覆うように形成された。
【００２７】
まず、図５（Ａ）は本発明の第２実施形態の平面図である。
【００２８】
基板(図に示す)上に島状の活性層３１'とゲート絶縁膜３２'が形成されており、チャネル領域(図示せず)が露出され、且つ漏洩電流調節領域(図示せず)と活性層３１'／ゲート絶縁膜３２'のエッジ部を覆う絶縁層３３'と導電層３４'が形成されている。そして、チャネル領域に重畳され、漏洩電流調節領域(図示せず)上部の導電層３４'ａ，３４'ｂ／電界調節層３３'ａ，３３'ｂと一部重畳され、エッジ部を覆う導電層３４'を覆う主ゲート電極３５が形成されている。
【００２９】
図５（Ｂ）は薄膜トランジスタの構造を説明するために図５の（Ａ）に表示したＡ−Ａ'線に沿って切断した断面図である。
【００３０】
図２の構造のように、基板３０上に一対の不純物領域３１'ａ，３１'ｂとこれに接している非不純物領域である一対の漏洩電流領域３１'ｄ，３１'ｅとチャネル領域３１'ｅとが定められた活性層３１'と、その上部だけを覆うゲート絶縁膜３２'と、前記漏洩調節領域３１'ｄ，３１'ｅと重畳する電界調節層３３'ａ，３３'ｂと、補助ゲート電極３４'ａ，３４'ｂと、チャネル領域３１'ｃを重畳し、補助ゲート電極電極３４'ａ，３４ｂと接触連結される主ゲート電極３５を含んでなる。
【００３１】
図５（Ｃ）は活性層エッジ部の構造を説明するために図５の（Ａ）に表示した線Ｂ−Ｂ'に沿って切断した断面図である。
【００３２】
基板３０上に同一パターンで形成された活性層３１'／ゲート絶縁膜３２'とエッジ部を覆う絶縁膜３３'と導電層３４'とがあり、これらの上部を覆う主ゲート電極３５がある。このように、活性層のエッジ部に絶縁膜３３'と導電層３４'を形成した理由は主ゲート電極３５が活性層３１'と短絡(short)されることを防止するためである。
【００３３】
図６、７は第２実施形態を製造する方法を各工程に従って例示した工程断面である。
【００３４】
まず、図６（Ａ）のように、基板３０上に非晶質シリコンや多結晶シリコンのうち一つと、シリコン窒化膜やシリコン酸化膜やシリコン酸化膜／シリコン窒化膜のうち一つとを真空中に連続蒸着して活性層形成層３１と、ゲート絶縁膜形成層３２を形成する。この時、非晶質シリコンから活性層形成層３１を形成した場合にはレーザアニールなどの方法で多結晶化する。
【００３５】
次に、図６（Ｂ）のように、写真エッチング工程によって活性層３１と、ゲート絶縁膜形成層３２をパターニングして活性層３１'とゲート絶縁膜形成層３２'を形成する。この際、非晶質シリコンから活性層形成層３１を形成し、図６（Ａ）の工程で結晶化せずに、パターニングしてから結晶化する。
【００３６】
この次、図6(C)のように、ゲート絶縁膜32'は、露出された基板30全面にシリコン窒化膜、シリコン酸化膜、シリコン窒化膜/シリコン酸化膜等の二重絶縁膜、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜等の三重絶縁膜のうちいずれか一つから形成され、ゲート絶縁膜32'上に電界調節形成層33を積層し、連続的にクロム或いはアルミニウムなどの導電物質層34を形成する。この際、電界調節膜形成層33は非晶質、多結晶シリコン、或いはマイクロクリスタルリン(μ−Si)から形成される。
【００３７】
そして、図７（Ｄ）のように、電界調節膜形成層３３と導電物質層３４を写真エッチング工程によってパターニングして電界調節層３３'ａ，３３'ｂとその上部の補助ゲート電極３４'ａ，３４'ｂを形成する。同時に、活性層３１'のエッジ部を覆う短絡防止層３３'，３４'を形成する。
【００３８】
この次、図７（Ｅ）のように、全面にクロム或いはアルミニウムなどの導電物質を積層した後、写真エッチングして主ゲート電極３５を形成した後、高濃度のイオンを注入して活性層上に不純物領域３１'ａ，３１'ｂを形成する。
【００３９】
発明の実施の形態３
図８は本発明の第３実施形態であり、スタッガード(staggered)型薄膜トランジスタの構造に本発明を適用したものである。
【００４０】
基板４０上に相互分離形成されたソース電極４１及びドレイン電極４２と、二つの電極４１，４２にそれぞれ接触連結される活性層４３と、活性層４３とソース電極４１／ドレイン電極４２と露出された基板とを覆うゲート絶縁膜４４と、活性層上の漏洩電流調節領域４３ｄ，４３ｅと重畳されるようにゲート絶縁膜４４上に形成された電界調節層４５ａ，４５ｂと、その上部の補助ゲート電極４６ａ，４６ｂと、活性層上のチャネル領域４３ｃと重畳され、補助ゲート電極４６ａ，４６ｂと接触連結された主ゲート電極４７とからなる。
【００４１】
図９、１０は本発明の第３実施形態である図８の薄膜トランジスタを製造する各工程を例示した工程断面図である。
【００４２】
まず、図９（Ａ）のように、基板４０上にアルミニウム或いはクロムなどの金属物質をスパッタリングなどの方法で積層した後、写真エッチング工程によってパターニングしてソース電極４１とドレイン電極４２を分離して形成する。
【００４３】
次に、図９（Ｂ）のように、基板４０の露出された表面とソース電極４１とドレイン電極４２を覆うように、非晶質シリコンまたは多結晶シリコンを化学気相蒸着方法で積層した後、写真エッチング工程によってパターニングしてソース電極４１及びドレイン電極４２と接触される活性層４３を形成する。
【００４４】
そして、図10の(C)のように、活性層43、基板40、及びソース電極41/ドレイン電極42を覆うようにシリコン窒化膜或いはシリコン酸化膜を積層してゲート酸化膜44を形成する。電界調整膜形成層を形成する層45が、シリコン窒化膜やシリコン酸化膜やシリコン窒化膜/シリコン酸化膜等の二重絶縁膜やシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の三重絶縁膜等を堆積させたゲート絶縁膜44上に形成される。クロムまたはアルミニウムなどの金属物質から補助ゲート電極形成層46とを形成する。この際、電界調節膜形成層45は、非晶質シリコン(a−Si)、多結晶シリコン(P−Si)、或いはマイクロクリスタルリンシリコン(μ−Si)から形成される。
【００４５】
この次に、図１０（Ｄ）のように、写真エッチング工程によって漏洩電流調節領域(図示せず)を除外した領域の電界調節膜形成層及び補助ゲート電極形成層を除去することにより、電界調節層４５ａ，４５ｂと補助ゲート電極４６ａ，４６ｂを形成する。
【００４６】
次に、図１０（Ｅ）のように、クロム或いはアルミニウムなどの金属物質をスパッタリングなどの方法で全面に積層したあと、チャネル領域４３ｃ上部と補助ゲート電極４６ａ，４６ｂの上部を除外した領域の金属物質を除去することにより、主ゲート電極４７を形成する。続いて、主ゲート電極４７と補助ゲート電極４６ａ，４６ｂをマスクとして活性層に高濃度のイオンを注入して不純物領域４３ａ，４３ｂを形成する。
【００４７】
図１１は本発明の薄膜トランジスタを薄膜トランジスタ液晶表示装置に適用した場合、薄膜トランジスタアレー基板の構造を例示した図面である。
【００４８】
図１１（Ａ）は薄膜トランジスタアレー基板の平面図である。
【００４９】
図８に例示した第２実施形態の如きスタッガード型薄膜トランジスタを適用したものであり、活性層８２とゲート絶縁膜８３が同一のパターンを有するように形成したものである。この際、電界調節層８１と補助ゲート電極層８５を形成する絶縁膜／導電層のような物質から、ゲートバスライン８６−２とデータバスライン８１が交差する部位に、島状の寄生容量減少層８４ａ及びゲートバスライン補助部８５ａを形成する。且つ、活性層８２とゲート絶縁膜８３をデータバスライン８１の上部に沿って延長形成した構造である。未説明の参照部号８６−１は主ゲート電極を示す。
【００５０】
図１１（Ｂ）は図（Ａ）に表示した線Ｃ−Ｃ'に沿って切断してゲートバスライン８６−２とデータバスライン８１が交差する部位の構造を説明するための断面図である。
【００５１】
基板８０上にデータバスライン８１が形成されており、その上部にデータバスライン８１を覆うように活性層８２とゲート絶縁膜８３が形成されており、上部にはゲート絶縁膜８３のエッジ部を覆うように寄生容量減少層８４ａと同一のパターンのゲートバスライン補助部８５ａがあり、その上部にゲートバスライン８６−２が形成されている。
【００５２】
ゲートバスライン８６−１とデータバスライン８１の交差部にこのような寄生容量減少絶縁層８４ａとゲートバスライン補助部８５ａを形成した理由は、ゲートバスライン８６−２とデータバスライン８１との間に寄生容量が生じることにより、このＲＣ時定数によるゲートバスライン信号が遅延されるか、またはゲートバスラインがターンオンされるときにデータバスラインを通じて伝達される信号が歪曲（distortion of the signal）される現象を減らすために一つ以上の絶縁膜からなった電界調節膜形成層を交差部に残すことにより、寄生容量を減少させることができ、その上部に補助ゲート電極形成層も共に残して段差部におけるゲートバスラインの断線を防止しうるためである。図１１（Ａ）に示された参照符号８７は画素電極であり、且つ参照符号８６−１は主ゲート電極である。
【００５３】
図１２は図１１のような構造であり、ゲートバスライン９６−１とデータバスライン９１の交差部位にゲートバスライン９６−１に沿って電界調節膜形成層と補助ゲート電極形成層を残した構造である。このような構造は図１１の構造のように、交差部に発生される寄生容量を減少させる効果のみならずゲートバスラインの冗長性（redundancy）効果を奏する。
【００５４】
図１２（Ａ）の平面度とＤ−Ｄ'を切断して示した図１２（Ｂ）に例示した交差部断面度とを同時に説明する。
【００５５】
薄膜トランジスタの構造は図８に例示したスタッガード型薄膜トランジスタであり、基板９０上部に、ソース電極９１−１及びドレイン電極９７と、ソース電極９１−１に延長形成されたデータバスライン９１−２と、ソース電極９１−１及びドレイン９７と接触連結され、延長してデータバスライン９１−２上部を覆う活性層９２と、その上部のゲート絶縁膜９３からなる。ソース電極９１−１とドレイン電極９７との間に活性層９２の漏洩電流調節領域とエッジ部と重畳される電界調節用絶縁層９４と、補助ゲート電極９５とが形成されており、主ゲート電極９６−１及びゲートバスライン９６−２に沿って前記二つの層が延長形成されている。そして、その上部とチャネル領域上部に主ゲート電極９６−１及びゲートバスラインが形成されている。説明無しの参照部号９８は画素電極を示し、９４ａと９５ａはゲートバスライン９６−２に重畳される電界調節用絶縁層部分と補助ゲート電極部分をそれぞれ示す。
【００５６】
発明の実施の形態４及び５
図１３は本発明の第４、第５実施形態であり、ダブルゲートを有する薄膜トランジスタを例示した図面である。
【００５７】
まず、図１３（Ａ）は本発明の第４実施形態である。
【００５８】
２個の主ゲート電極１０５ａ，１０５ｂの両側に、活性層１０１とゲート絶縁膜１０２と電界調節用絶縁層１０３ａ，１０３ｂ，１０３ｃ，１０３ｄとを介在させて形成される補助ゲート電極１０４ａ，１０４ｂ，１０４ｃ，１０４ｄをそれぞれ形成して、各主ゲート電極１０５ａ，１０５ｂによって制御される各チャネル領域１０１ｄ，１０１ｅの両側に漏洩電流調節領域１０１ｆ，１０１ｇ，１０１ｈ，１０１ｉを二つずつ形成した構造であり、二つの主ゲート電極１０５ａ，１０５ｂの間の活性層１０１に第３の不純物領域１０１ｃを有する。説明無しの参照符号１０１ａ，１０１ｂはそれぞれソース電極及びドレイン電極と連結される不純物領域である。
【００５９】
図１３の（Ｂ）はダブルゲート型薄膜トランジスタ構造であり、本発明の第５実施形態である。
【００６０】
この構造は２個の主ゲート１１５ａ，１１５ｂの一側にのみ、活性層１１１とゲート絶縁膜１１２と電界調節層１１３ａ，１１３ｂとを介在させて形成される補助ゲート電極１１４ａ，１１４ｂを形成した構造であり、活性層１１１の両端に形成された二つの不純物領域１１１ａ，１１１ｂと各主ゲート電極１１５ａ，１１５ｂによって制御されるチャネル領域１１１ｄ，１１１ｅとの間には漏洩電流調節領域１１１ｆ，１１１ｇを持つが、二つの主ゲート電極１１５ａ，１１５ｂの間の活性層１１１に形成された第３不純物領域１１１ｃと各主ゲート電極１１５ａ，１１５ｂによって制御されるチャネル領域１１１ｄ，１１１ｅとの間には漏洩電流調節領域を持たない構造である。
【００６１】
図１４は本発明の薄膜トランジスタ製造方法において、補助ゲート電極を高濃度の不純物多結晶シリコンから形成するときの製造方法を例示した工程断面図である。
【００６２】
まず、図１４（Ａ）のように、基板１２０に多結晶シリコン或いは非晶質シリコンを化学気相蒸着方法で積層した後、写真エッチング工程によってパターニングして活性層１２１を形成する。
【００６３】
次に、図１４（Ｂ）のように、活性層１２１と基板１２０の露出された表面にシリコン窒化膜またはシリコン酸化膜を積層してゲート絶縁膜１２２を形成した後、連続的に純粋非晶質シリコンを化学気相蒸着方法で積層する。続いて、高濃度のイオンを表面に近づいて薄めに注入して非晶質シリコン上部の導電性を高めることにより、非晶質シリコン上部は補助ゲート電極形成層１２３−２に、下部は電界調節膜形成層１２３−1に形成される。
【００６４】
そして、図１４（Ｃ）のように、不純物非晶質シリコンから形成された補助ゲート電極形成層と純粋非晶質シリコンから形成された電界調節膜形成層とを写真エッチング工程によってパターニングして一対の補助ゲート電極１２３−２ａ，１２３−２ｂと、その下部の電界調節層１２３−１ａ，１２３−１ｂとを形成する。
【００６５】
この後、図１４（Ｄ）のように、補助ゲート電極１２３−２ａ，１２３−２ｂ及び露出されたゲート絶縁膜１２２の上部にクロム或いはアルミニウムなどを積層して後、二つの補助ゲート電極１２３−２ａ，１２３−２ｂの間のゲート絶縁膜１２２上部と二つの補助ゲート電極１２３−２ａ，１２３−２ｂの上部とにのみ残るように写真エッチングして主ゲート電極１２４を形成する。続いて、主ゲート電極１２４と補助ゲート電極１２３−２ａ，１２３−２ｂをマスクとして活性層１２１に高濃度のイオンを注入して不純物領域１２１ａ，１２１ｂを形成する。説明無しの参照符号１２１ｄ，１２１ｅは漏洩電流領域を、且つ１２１ｃはチャネル領域を示す。
【００６６】
発明の実施の形態６及び７
図１５は本発明の第６、第７実施形態を説明するための図面であり、上述した薄膜トランジスタに後続工程を施して製造された液晶表示装置を示す断面図である。
【００６７】
図１５（Ａ）は活性層とゲート絶縁膜が同一のパターンでない場合の液晶表示装置を、且つ図１５（Ｂ）は活性層とゲート絶縁膜が同一のパターンである場合の液晶表示装置を示す。
【００６８】
図１５の（Ａ）を参照すると、基板２００上に多結晶シリコンまたは非晶質シリコンなどの半導体物質からパターン形成された活性層２０１と、その上部を覆う絶縁膜、すなわちゲート絶縁膜２０２と、ゲート絶縁膜２０２の上部に多層或いは断層構造でパターン形成された一対の電界調節層２０３ａ，２０３ｂと、電界調節層２０３ａ，２０３ｂの上部に導電物質からパターン形成された一対の補助ゲート電極２０４ａ，２０４ｂと、二つの補助ゲート電極２０４ａ，２０４ｂの間の活性層を覆い、二つの補助ゲート電極２０４ａ，２０４ｂと接触連結された主ゲート電極２０５とを含む薄膜トランジスタが形成されている。
【００６９】
活性層２０１には、ソース電極２０７ａ及びドレイン電極２０７ｂと連結される一対の不純物領域２０１ａ，２０１ｂが活性層２０１の両端に所定サイズに形成されている。尚、二つの不純物領域２０１ａ，２０１ｂの間は非不純物領域であるが、この領域も細部に、素子動作上二つの電界調節層２０３ａ，２０３ｂ下部の非不純物領域２０１ｄ，２０１ｅと、主ゲート電極２０５とゲート絶縁膜２０２を間において重畳される非不純物領域２０１ｃとの二つの領域に区分される。そして、保護膜２０８の全面を覆っており、画素電極２００がドレイン電極２０７ｂに連結されて保護膜２０８上に位置している。説明無しの参照符号２０４は層間絶縁膜を示す。
【００７０】
図１５（Ｂ）を参照すると、基板３００上に一対の不純物領域３０１ａ，３０１ｂと、これに接して非不純物領域である一対の漏洩電流調節領域３０１ｄ，３０１ｅ及びチャネル領域３０１ｃの定められた活性層と、その上部のみを覆うようにした、即ち活性層３０１と同一のパターンであるゲート絶縁膜３０２と、前記漏洩電流調節領域３０１ｄ，３０１ｅと重畳される電界調節層３０３ａ，３０３ｂと、補助ゲート電極３０４ａ，３０４ｂと、チャネル領域３０１ｃと重畳され、補助ゲート電極３０４ａ，３０４ｂと接触連結される主ゲート電極３０５とを備える薄膜トランジスタが形成されている。それぞれの不純物領域３０１ａ，３０１ｂにはソース電極３０７ａとトレイン電極３０７が連結されている。そして、保護膜３０８が全面を覆っており、画素電極３０９がドレイン電極３０７ｂに連結されて保護膜３０８上に位置している。未説明の参照符号３０４は層間絶縁膜を示す。
【００７１】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタとこれを利用した液晶表示装置及びその製造方法は次の効果を奏する。
【００７２】
まず、図１に例示した薄膜トランジスタであらわされたオン電流減少の問題点を、補助ゲート電極を電界調節層上部に形成し、これにより漏洩電流を制御することのできる漏洩電流調節領域をチャネル領域の一側或いは両側に形成されることにより、オン状態での電流減少無しに、オフ状態での漏洩電流を減少させることができる。
【００７３】
そして、補助ゲート電極によって制御される漏洩電流調節領域がフォトリソグラフィによって定められるので、均一に素子を製造することができる。
【００７４】
また、本発明の一実施例のように、補助ゲート電極と電界調節層を活性層のエッジ部に形成することにより、エッジ部における段差による活性層と主ゲート電極の短絡を防止することができる。
【００７５】
尚、このような本発明の薄膜トランジスタを液晶表示装置に適用された場合、補助ゲート電極と電界調節層を延長してゲートバスラインの下部に形成されると、ゲートバスラインの冗長性（redundancy）効果を奏する。
【００７６】
最後に、補助ゲート電極と電界調節層をゲートバスライン全体下部に延長させずにデータバスラインとゲートバスラインの交差する部位に島状のパターンを形成すると、交差部における寄生容量を減らすことができる。
【図面の簡単な説明】
【図１】従来の薄膜トランジスタ断面図である。
【図２】本発明の薄膜トランジスタの第１実施例の構造を説明するための断面図である。
【図３】本発明の薄膜トランジスタ製造方法の実施例を説明するための工程断面図である。
【図４】本発明の薄膜トランジスタ製造方法の実施例を説明するための工程断面図である。
【図５】本発明の薄膜トランジスタの第２実施例の構造を説明するための平面図と断面図である。
【図６】本発明の薄膜トランジスタ製造方法の他の実施例を説明するための工程断面図である。
【図７】本発明の薄膜トランジスタ製造方法の他の実施例を説明するための工程断面図である。
【図８】本発明の薄膜トランジスタの第３実施例の構造を説明するための断面図である。
【図９】本発明の薄膜トランジスタ製造方法の他の実施例を説明するための工程断面図である。
【図１０】本発明の薄膜トランジスタ製造方法の他の実施例を説明するための工程断面図である。
【図１１】本発明の薄膜トランジスタ液晶表示装置の構造を説明するための平面図と断面図である。
【図１２】本発明の薄膜トランジスタ液晶表示装置の構造を説明するための平面図と断面図である。
【図１３】本発明の薄膜トランジスタの第４、第５実施例の構造を説明するための断面図である。
【図１４】本発明の発明の薄膜トランジスタの製造方法の他の実施例を説明するための工程断面図である。
【図１５】本発明の薄膜トランジスタ液晶表示装置の第６、第７実施例を説明するための断面図である。
【符号の説明】
２１      活性層
２１ａ    不純物領域
２１ｂ    不純物領域
２１ｃ    チャネル領域
２１ｄ    漏洩電流調節領域
２１ｅ    漏洩電流調節領域
２２      ゲート絶縁膜
２３ａ    電界調節層
２３ｂ    電界調節層
２４ａ    補助ゲート電極
２４ｂ    補助ゲート電極
２５      主ゲート電極
【図１】
0004303323.tif 000002
【図２】
0004303323.tif 000003
【図３】
0004303323.tif 000004
【図４】
0004303323.tif 000005
【図５】
0004303323.tif 000006
【図６】
0004303323.tif 000007
【図７】
0004303323.tif 000008
【図８】
0004303323.tif 000009
【図９】
0004303323.tif 000010
【図１０】
0004303323.tif 000011
【図１１】
0004303323.tif 000012
【図１２】
0004303323.tif 000013
【図１３】
0004303323.tif 000014
【図１４】
0004303323.tif 000015
【図１５】
0004303323.tif 000016