(57)【特許請求の範囲】
【請求項１】
第１差動基準信号と入力データとを比較し、その比較結果に基づき第１差動信号を出力すると共に、前記第１差動基準信号の差動信号である第２差動基準信号と前記入力データとを比較し、その比較結果に基づき第２差動信号を出力する差動増幅回路と、
クロック信号に同期して前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅し、前記入力データを検出するフォルデッド差動電圧感知増幅回路と、
を備えることを特徴とするデータレシーバ。
【請求項２】
前記第１差動基準信号及び前記第２差動信号は、直流信号又は振動信号であることを特徴とする請求項１に記載のデータレシーバ。
【請求項３】
前記フォルデッド差動電圧感知回路は、
前記クロック信号に同期して前記第１差動信号間の差及び前記第２差動信号間の差を感知し、前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差に基づき第３差動信号を出力する感知回路と、
前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第３差動信号間の差を増幅して第４差動信号を生じ、前記第４差動信号を各々前記第１ノード及び前記第２ノードに出力する増幅回路と、
前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチするラッチ回路と、
を有することを特徴とする請求項１に記載のデータレシーバ。
【請求項４】
第１伝送ライン及び第２伝送ラインを介して各々入力される第１差動基準信号及び前記第１差動基準信号の差動信号である第２差動基準信号と第３ラインを介して入力される入力データとを比較し、その比較結果に基づき第１差動信号及び第２差動信号を出力する差動増幅回路と、
クロック信号に同期して前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅し、前記入力データをサンプリングするフォルデッド差動電圧サンプラーと、
を備えることを特徴とするデータレシーバ。
【請求項５】
前記第１差動基準信号及び前記第２差動信号は、直流信号又は振動信号であることを特徴とする請求項４に記載のデータレシーバ。
【請求項６】
前記フォルデッド差動電圧サンプラーは、
前記クロック信号に同期して前記第１差動信号間の差及び前記第２差動信号間の差を感知し、前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差に基づき第３差動信号を出力する感知回路と、
前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第３差動信号間の差を増幅して第４差動信号を生じ、前記第４差動信号を各々前記第１ノード及び前記第２ノードに出力する増幅回路と、
前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチするラッチ回路と、
を有することを特徴とする請求項４に記載のデータレシーバ。
【請求項７】
第１基準信号と入力データとを比較し、その比較結果に基づき第１差動信号を出力する第１差動増幅器と、
第２基準信号と前記入力データとを比較し、その比較結果に基づき第２差動信号を出力する第２差動増幅器と、
クロック信号に同期して前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅し、前記入力データを検出するフォルデッド差動電圧感知増幅器とを備え、
前記第１基準信号及び前記第２基準信号は、差動信号であることを特徴とするデータレシーバ。
【請求項８】
前記第１基準信号は第１伝送ラインを介して前記第１差動増幅器の第１入力端に入力され、前記第２基準信号は第２伝送ラインを介して前記第２差動増幅器の第１入力端に入力され、
前記入力データは、第３伝送ラインを介して前記第１差動増幅器の第２入力端及び前記第２差動増幅器の第２入力端に入力されることを特徴とする請求項７に記載のデータレシーバ。
【請求項９】
前記フォルデッド差動電圧感知増幅器は、
前記クロック信号に同期して前記第１差動信号間の差及び前記第２差動信号間の差を感知し、前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差に基づき第３差動信号を出力する感知回路と、
前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第３差動信号間の差を増幅して第４差動信号を生じ、前記第４差動信号を各々前記第１ノード及び前記第２ノードに出力する増幅回路と、
前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチするラッチ回路と、
を有することを特徴とする請求項７に記載のデータレシーバ。
【請求項１０】
クロック信号に同期して第１差動基準信号及び前記第１差動基準信号の差動信号である第２差動基準信号と入力データとを比較し、前記第１差動基準信号と前記入力データとの差及び前記第２差動信号と前記入力データとの差のうちの大きい方の差に基づき第１差動信号を出力する感知回路と、
前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第１差動信号間の差を増幅して第２差動信号を生じ、前記第２差動信号を各々前記第１ノード及び前記第２ノードに出力する増幅回路と、
前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチするラッチ回路と、
を備えることを特徴とするデータレシーバ。
【請求項１１】
第１伝送ライン及び第２伝送ラインを介して各々入力される第１差動基準信号及び前記第１差動基準信号の差動信号である第２差動基準信号と第３ラインを介して入力されるデータとをクロック信号に同期して比較し、前記第１差動基準信号と前記入力データとの差及び前記第２差動基準信号と前記入力データとの差のうちの大きい方の差に基づき第１差動信号を出力する感知回路と、
前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第１差動信号間の差を増幅して第２差動信号を生じ、前記第２差動信号を各々前記第１ノード及び前記第２ノードに出力するプレチャージ回路と、
前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチするラッチ回路と、
を備えることを特徴とするデータレシーバ。
【請求項１２】
第１ノードと、
第２ノードと、
第３ノードと、
第４ノードと、
クロック信号に同期して第１基準信号と入力データとを比較し、その比較結果に基づき第１差動信号を前記第３ノード及び前記第４ノードに各々出力する第１差動増幅回路と、
前記クロック信号に同期して第２基準信号と前記入力データとを比較し、その比較結果に基づき第２差動信号を前記第３ノード及び前記第４ノードに各々出力する第２差動増幅回路と、
前記クロック信号に同期して前記第１ノード及び前記第２ノードを電源電圧レベルにプレチャージし、前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅して第３差動信号を生じ、前記第３差動信号を前記第１ノード及び前記第２ノードに各々出力する感知増幅回路と、
前記第３差動信号をラッチするラッチ回路とを備え、
前記第１基準信号及び前記第２基準信号は、差動信号であることを特徴とするデータレシーバ。
【請求項１３】
第１差動基準信号と入力データとを比較し、その比較結果に基づき第１差動信号を出力すると共に、前記第１差動基準信号の差動信号である第２差動基準信号と前記入力データとを比較し、その比較結果に基づき第２差動信号を出力する段階と、
クロック信号に同期して前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅し、前記入力データを検出する段階と、
を含むことを特徴とするデータ受信方法。
【請求項１４】
前記検出する段階は、
前記クロック信号に同期して前記第１差動信号間の差及び前記第２差動信号間の差を感知し、前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差に基づき第３差動信号を出力する段階と、
前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第３差動信号間の差を増幅して第４差動信号を生じ、前記第４差動信号を各々前記第１ノード及び前記第２ノードに出力する段階と、
前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチする段階と、
を含むことを特徴とする請求項１３に記載のデータ受信方法。
【請求項１５】
第１伝送ライン及び第２伝送ラインを介して各々入力される第１差動基準信号及び前記第１差動基準信号の差動信号である第２差動基準信号と第３ラインを介して入力される入力データとを比較し、その比較結果に基づき第１差動信号及び第２差動信号を出力する段階と、
クロック信号に同期して前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅し、前記入力データをサンプリングする段階と、
を含むことを特徴とするデータ受信方法。
【請求項１６】
前記サンプリングする段階は、
前記クロック信号に同期して前記第１差動信号間の差及び前記第２差動信号間の差を感知し、前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差に基づき第３差動信号を出力する段階と、
前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第３差動信号間の差を増幅して第４差動信号を生じ、前記第４差動信号を各々前記第１ノード及び前記第２ノードに出力する段階と、
前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチする段階と、
を含むことを特徴とする請求項１５に記載のデータ受信方法。
【請求項１７】
クロック信号に同期して第１差動基準信号及び前記第１差動基準信号の差動信号である第２差動基準信号と入力データとを比較し、前記第１差動基準信号と前記入力データとの差及び前記第２差動信号と前記入力データとの差のうちの大きい方の差に基づき第１差動信号を出力する段階と、
前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第１差動信号間の差を増幅して第２差動信号を生じ、前記第２差動信号を各々前記第１ノード及び前記第２ノードに出力する段階と、
前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチする段階と、
を含むことを特徴とするデータ受信方法。
【請求項１８】
データ入力線並びに第１基準電圧線及び第２基準電圧線を有し、前記データ入力線上のデータと前記第１基準電圧線上及び第２基準電圧線上の第１差動基準信号及び前記第１差動基準信号の差動信号である第２差動基準電圧とを比較し、その比較結果に基づき第１差動信号及び第２差動信号を生じる差動増幅器と、
クロック信号に同期して前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅し、前記データ入力線上のデータ値を検出するフォルデッド差動電圧感知増幅回路と、
を備えることを特徴とするデータレシーバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳細には、クロック信号に同期して動作するフォルデッド差動電圧サンプラーを用いると共に、一本のデータライン及び複数の差動基準信号を受信して差動信号方式によりデータを検出できるデータレシーバ及びデータ受信方法に関する。
【０００２】
【従来の技術】
半導体素子にデータを高速で送信し、且つ半導体素子からデータを高速で受信するための方法の一つには、データを差動方式により送受信する方法がある。しかし、この方法は、データを送受信するためのデータライン又はデータ入出力ピンが多数必要となるという短所がある。
【０００３】
図１Ａは、従来の単一基準信号方式を用いるデータレシーバのブロック図であり、図１Ｂは、図１Ａの信号レベルを示したタイミング図である。
図１Ａ及び図１Ｂを参照すれば、データレシーバ１０は、一つの基準信号ＶＲＥＦを受信する一本の基準信号線１と、Ｎ個のデータＤＡＴＡ  １、ＤＡＴＡ  ２、．．．、ＤＡＴＡ  Ｎを受信するＮ本のデータ線３、５、．．．、７を備え、データレシーバ１０は基準信号ＶＲＥＦとＮ個のデータＤＡＴＡ  １、ＤＡＴＡ  ２、．．．、ＤＡＴＡ  Ｎとを各々比較して受信されたデータＤＡＴＡ  １、ＤＡＴＡ  ２、．．．、ＤＡＴＡ  Ｎを検出する。
【０００４】
しかし、単一基準信号方式を用いるデータレシーバ１０は雑音に敏感であるがゆえに、データを高速で受信し難い。また、データの伝送速度が速まるほど伝送線が次第に減殺されるがゆえに、データの容量が減り、このため基準信号とデータとの間の差ＤＤ１も狭まる。この理由から、受信されたデータを正確に検出し難いという問題点がある。
【０００５】
図２Ａは、従来の差動信号方式を用いるデータレシーバ２０のブロック図であり、図２Ｂは、図２Ａの信号レベルを示したタイミング図である。図２Ａ及び図２Ｂを参照すれば、差動信号方式を用いるレシーバ２０は、２Ｎ個のデータＤＡＴＡ  １、／ＤＡＴＡ  １、．．．、ＤＡＴＡ  Ｎ、／ＤＡＴＡ  Ｎを受信する２Ｎ本のデータライン１１、１３、．．．、１５、１７を備え、データＤＡＴＡ１及びデータ／ＤＡＴＡ  １は互いに相補的なデータである。ここで、「／ＤＡＴＡ  １」、「／ＤＡＴＡ  Ｎ」は図面上の上線付のＤＡＴＡ  １、ＤＡＴＡＮを表す。以下の説明では、図面上の上線付の符号について、「／ＤＡＴＡ  １」、「／ＤＡＴＡ  Ｎ」と同様に、符号の前に斜線を付けて記す。
【０００６】
データレシーバ２０は、データＤＡＴＡ  ｉとデータ／ＤＡＴＡ  ｉとの間の電圧差ＤＤ２が単一基準信号方式の電圧差ＤＤ１に同一になりうるので、データＤＡＴＡ  ｉのスイング幅が狭まり、しかも電力消耗が少なくなり、データを高速で受信できるとはいえ、単一基準方式のレシーバ１０よりも約Ｎ本のデータラインをさらに備えなければならないという問題点がある。
【０００７】
米国特許第６，１６０，４２３号公報に詳細に記載されているレシーバは工程、電圧及び温度の変化に応じて２つのインバータのトリップ−ポイントが変わることがあり、受信されたデータを正確に検出できないという問題点がある。さらに、比較器の出力信号レベルが低い場合には、受信されたデータを正確に検出できないという問題点がある。
【０００８】
さらにまた、同公報に記載されたレシーバが高周波領域で動作する場合、レシーバは受信されたデータを正確に検出できず、しかもスイッチによるスイッチング動作時にグリッチ（ｇｌｉｔｃｈ）が生じるという問題点がある。なおかつ、同公報に記載されたレシーバは排他的論理和（ＸＯＲ）ゲートを用いるがゆえに、レシーバの全体的なレイアウト面積が広がるという問題点がある。
【０００９】
【発明が解決しようとする課題】
そこで、本発明が解決しようとする第１目的は、クロック信号に同期して差動基準信号及びデータを受信し、高周波領域でも受信されたデータを高速で且つ正確に検出できるデータレシーバ及びデータ受信方法を提供するところにある。
さらに、本発明が解決しようとする第２目的は、工程、電圧及び温度の変化に無関係に、且つデータレシーバに入力されるデータの信号レベルが低い場合にも受信されたデータを正確に検出できるデータレシーバ及びデータ受信方法を提供するところにある。
【００１０】
【課題を解決するための手段】
前記諸目的を達成するために、本発明の第１のレシーバは、第１差動基準信号と入力データとを比較しその比較結果に基づき第１差動信号を出力すると共に、前記第１差動基準信号の差動信号である第２差動基準信号と前記入力データとを比較し、その比較結果に基づき第２差動信号を出力する差動増幅回路と、クロック信号に同期して前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅し前記入力データを検出するフォルデッド差動電圧感知増幅回路とを備える。
【００１１】
好ましくは、前記第１差動基準信号及び前記第２差動基準信号は直流信号又は振動信号である。
前記フォルデッド差動電圧感知回路は、前記クロック信号に同期して前記第１差動信号間の差及び前記第２差動信号間の差を感知し前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差に基づき第３差動信号を出力する感知回路と、前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第３差動信号間の差を増幅して第４差動信号を生じ、前記第４差動信号を各々前記第１ノード及び前記第２ノードに出力する増幅回路と、前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチするラッチ回路とを含む。
【００１２】
また、本発明の第２のデータレシーバは、第１基準信号と入力データとを比較し、その比較結果に基づき第１差動信号を出力する第１差動増幅器と、第２基準信号と前記入力データとを比較し、その比較結果に基づき第２差動信号を出力する第２差動増幅器と、クロック信号に同期して前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅し前記入力データを検出するフォルデッド差動電圧感知増幅器とを備え、前記第１基準信号及び前記第２基準信号は差動信号である。
【００１３】
好ましくは、前記第１基準信号は第１伝送ラインを介して前記第１差動増幅器の第１入力端に入力され、前記第２基準信号は第２伝送ラインを介して前記第２差動増幅器の第１入力端に入力され、前記入力データは第３伝送ラインを介して前記第１差動増幅器の第２入力端及び前記第２差動増幅器の第２入力端に入力される。
【００１４】
前記フォルデッド差動電圧感知増幅器は、前記クロック信号に同期して前記第１差動信号間の差及び前記第２差動信号間の差を感知し前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差に基づき第３差動信号を出力する感知回路と、前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第３差動信号間の差を増幅して第４差動信号を生じ、前記第４差動信号を各々前記第１ノード及び前記第２ノードに出力する増幅回路と、前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチするラッチ回路とを含む。
【００１５】
本発明の第３のデータレシーバは、クロック信号に同期して第１差動基準信号及び前記第１差動基準信号の差動信号である第２差動基準信号と入力データとを比較し、前記第１差動基準信号と前記入力データとの差及び前記第２差動信号と前記入力データとの差のうちの大きい方の差に基づき第１差動信号を出力する感知回路と、前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第１差動信号間の差を増幅して第２差動信号を生じ、前記第２差動信号を各々前記第１ノード及び前記第２ノードに出力する増幅回路と、前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチするラッチ回路とを備える。
【００１６】
前記諸目的を達成するために、本発明の第１のデータ受信方法は、第１差動基準信号と入力データとを比較しその比較結果に基づき第１差動信号を出力すると共に、前記第１差動基準信号の差動信号である第２差動基準信号と前記入力データとを比較し、その比較結果に基づき第２差動信号を出力する段階と、クロック信号に同期して前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差を増幅し前記入力データを検出する段階とを含む。
【００１７】
前記検出する段階は、前記クロック信号に同期して前記第１差動信号間の差及び前記第２差動信号間の差を感知し前記第１差動信号間の差と前記第２差動信号間の差のうちの大きい方の差に基づき第３差動信号を出力する段階と、前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第３差動信号間の差を増幅して第４差動信号を生じ、前記第４差動信号を各々前記第１ノード及び前記第２ノードに出力する段階と、前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチする段階とを含む。
【００１８】
前記諸目的を達成するために、本発明の第２のデータ受信方法は、クロック信号に同期して第１差動基準信号及び前記第１差動基準信号の差動信号である第２差動基準信号と入力データとを比較し、前記第１差動基準信号と前記入力データとの差及び前記第２差動信号と前記入力データとの差のうちの大きい方の差に基づき第１差動信号を出力する段階と、前記クロック信号に同期して第１ノード及び第２ノードを電源電圧レベルにプレチャージし、前記第１差動信号間の差を増幅して第２差動信号を生じ、前記第２差動信号を各々前記第１ノード及び前記第２ノードに出力する段階と、前記第１ノードの出力信号及び前記第２ノードの出力信号をラッチする段階とを含む。
【００１９】
【発明の実施の形態】
本発明と本発明の動作上の利点、ならびに本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施例を例示する添付図面、ならびに添付図面に記載された内容を参照しなければならない。
【００２０】
以下、添付した図面を参照し、本発明の好ましい実施例を詳細に説明する。図中、同じ参照符号は同じ要素を表わす。
図３は、本発明の第１実施例によるデータレシーバの回路図である。ここでは、説明の便宜のために、一つのデータＤＡＴＡを受信するための一本のデータライン３１と、差動基準信号ＶＲＥＦ、／ＶＲＥＦを受信するための基準信号ライン３３、３５とを備えるデータレシーバ１００を示している。差動基準信号ＶＲＥＦ、／ＶＲＥＦは振動信号又は直流信号であることが好ましい。
【００２１】
従って、クロック信号に同期してＮ（ここで、Ｎは自然数、例えばＮは１６）個のデータを同時に高速で且つ正確に受信するデータレシーバには、差動基準信号を受信するための基準信号ラインとＮ個のデータを各々受信するためのＮ本のデータラインとが必要とされ、Ｎ個のデータを受信するデータレシーバは本発明の実施例により容易に実現できる。
【００２２】
図３を参照すれば、データレシーバ１００は、第１プレアンプ３０、第２プレアンプ４０及び電圧感知増幅器５０を備える。ここで、電圧感知増幅器５０はフォルデッド電圧感知増幅器であることが好ましく、この電圧感知増幅器５０はフォルデッド差動電圧サンプラーの機能を行う。
【００２３】
第１プレアンプ３０は、信号伝送ライン３３を介して第１入力端に入力される第１基準信号ＶＲＥＦと信号伝送ライン３１を介して第２入力端に入力されるデータＤＡＴＡとを比較し、その比較結果に基づき第１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎを第１出力端及び第２出力端を介して各々電圧感知増幅器５０に出力する。第１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎは互いに相補的な信号であるか、あるいは差動信号であることが好ましい。
【００２４】
例えば、第１基準信号ＶＲＥＦのレベルがデータＤＡＴＡの信号レベルよりも相対的に高い場合、第１プレアンプ３０は第２出力信号Ｖ１Ｎと、第２出力信号Ｖ１Ｎよりも相対的に低い信号レベルを有する第１出力信号Ｖ１Ｐとを各々電圧感知増幅器５０に出力する。
【００２５】
もし、第１基準信号ＶＲＥＦのレベルがデータＤＡＴＡの信号レベルよりも相対的に低い場合、第１プレアンプ３０は第２出力信号Ｖ１Ｎと、第２出力信号Ｖ１Ｎよりも相対的に高い信号レベルを有する第１出力信号Ｖ１Ｐとを各々電圧感知増幅器５０に出力する。
【００２６】
そして、第１基準信号ＶＲＥＦのレベル及びデータＤＡＴＡの信号レベルが同じ場合、第１プレアンプ３０の第１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎは同じ信号レベルを出力する。
第２プレアンプ４０は、信号伝送ライン３５を介して第３入力端に入力される第２基準信号／ＶＲＥＦと信号伝送ライン３１を介して第４入力端に入力されるデータＤＡＴＡとを比較し、その比較結果に基づき第３出力信号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎを第３出力端及び第４出力端を介して各々電圧感知増幅器５０に出力する。第３出力信号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎは互いに相補的な信号であることが好ましい。
【００２７】
例えば、第２基準信号／ＶＲＥＦのレベルがデータＤＡＴＡの信号レベルよりも相対的に高い場合、第２プレアンプ４０は第４出力信号Ｖ２Ｎと、第４出力信号Ｖ２Ｎよりも相対的に低い信号レベルを有する第３出力信号Ｖ２Ｐとを各々電圧感知増幅器５０に出力する。
【００２８】
もし、第２基準信号／ＶＲＥＦのレベルがデータＤＡＴＡの信号レベルよりも相対的に低い場合、第２プレアンプ４０は第４出力信号Ｖ２Ｎと、第４出力信号Ｖ２Ｎよりも相対的に高い信号レベルを有する第３出力信号Ｖ２Ｐとを電圧感知増幅器５０に出力する。
そして、第２基準信号／ＶＲＥＦのレベル及びデータＤＡＴＡの信号レベルが同じ場合、第２プレアンプ４０の第３出力信号Ｖ１Ｐ及び第４出力信号Ｖ１Ｎは同じ信号レベルを出力する。
【００２９】
第１基準信号ＶＲＥＦ及び第２基準信号／ＶＲＥＦは互いに相補的な基準信号であり、データＤＡＴＡはシングルエンデッド信号であることが好ましい。また、第１基準信号ＶＲＥＦ及び第２基準信号／ＶＲＥＦが振動信号である場合、第１基準信号ＶＲＥＦ及びデータＤＡＴＡは同期されることが好ましい。
【００３０】
電圧感知増幅器５０は、クロック信号ＣＬＫに同期して第１プレアンプ３０及び第２プレアンプ４０の出力信号を感知して増幅し、その結果を出力する。電圧感知増幅器５０の詳細については図５を参照して説明する。
図４は、図３の第１プレアンプ及び第２プレアンプの回路図である。図４に示されたように、第１プレアンプ３０及び第２プレアンプ４０は２つの負荷トランジスターＱＰ１、ＱＰ３、２つのゲートトランジスタＱＮ１、ＱＮ３及び電流源ＱＮ５を備える。
本実施例に使われる第１、第２プレアンプ３０、４０の電流源ＱＮ５は、共通モードの変化の影響を減らすために、所定のバイアスＢＩＡＳに応答して飽和状態で作動することが好ましい。
【００３１】
図５は、図３の電圧感知増幅器５０の回路図である。図５を参照すれば、電圧感知増幅器５０は感知回路５１、増幅回路５３及びラッチ５５を備える。感知回路５１の構成は、下記の通りである。クロック信号ＣＬＫはトランジスターＭＮ１、ＭＮ３のゲートに各々入力され、トランジスターＭＮ１、ＭＮ３のドレーンは第１ノードＮＯＤ１に接続され、ソースは接地電源ＶＳＳに各々接続される。
【００３２】
第２出力信号Ｖ１ＮはトランジスターＭＮ５のゲートに入力され、トランジスターＭＮ５のドレーンはノードＮＯＤ３に接続され、ソースはノードＮＯＤ１に接続される。第１出力信号Ｖ１ＰはトランジスターＭＮ７のゲートに入力され、トランジスターＭＮ７のドレーンはノードＮＯＤ２に接続され、ソースはノードＮＯＤ１に接続される。
【００３３】
第４出力信号Ｖ２ＮはトランジスターＭＮ９のゲートに入力され、トランジスターＭＮ９のドレーンはノードＮＯＤ３に接続され、ソースはノードＮＯＤ１に接続される。第３出力信号Ｖ２ＰはトランジスターＭＮ１１のゲートに入力され、トランジスターＭＮ１１のドレーンはノードＮＯＤ２に接続され、ソースはノードＮＯＤ１に接続される。
【００３４】
感知回路５１はクロック信号ＣＬＫに同期して第１プレアンプ３０の出力信号Ｖ１Ｐ、Ｖ１Ｎ又は第２プレアンプ４０の出力信号Ｖ２Ｐ、Ｖ２Ｎの差を感知し、その結果をノードＮＯＤ２、ＮＯＤ３に出力する。ノードＮＯＤ２の出力信号及びノードＮＯＤ３の出力信号は差動信号である。
【００３５】
増幅回路５３は、クロスカップリングされたＰＭＯＳトランジスターＭＰ７、ＭＰ９と、クロスカップリングされたＮＭＯＳトランジスタＭＮ１３、ＭＮ１５と、ノードＮＯＤ４、ＮＯＤ５を等化させるための等化トランジスターＭＰ１、ＭＰ３、ＭＰ５とを備える。
【００３６】
特に、等化トランジスターＭＰ１、ＭＰ３、ＭＰ５はクロック信号ＣＬＫの非活性化（例えば、論理，ロウ，）に応答してノードＮＯＤ４、ＮＯＤ５を電源電圧ＶＤＤレベルに等化させる。
【００３７】
トランジスターＭＰ７のゲートはノードＮＯＤ７に接続され、ソースは電源電圧ＶＤＤに接続され、ドレーンはノードＮＯＤ６に接続される。また、トランジスターＭＰ９のゲートはノードＮＯＤ６に接続され、ソースは電源電圧ＶＤＤに接続され、ドレーンはノードＮＯＤ７に接続される。
【００３８】
トランジスターＭＰ１はクロック信号ＣＬＫに同期してノードＮＯＤ６を電源電圧ＶＤＤレベルにプルアップさせ、トランジスターＭＰ５はクロック信号ＣＬＫに同期してノードＮＯＤ７を電源電圧ＶＤＤレベルにプルアップさせる。トランジスターＭＰ３はクロック信号ＣＬＫに同期してノードＮＯＤ６、ＮＯＤ７を電源電圧ＶＤＤレベルに等化させる。
【００３９】
トランジスターＭＮ１３のゲートはノードＮＯＤ５に接続され、ドレーンはノードＮＯＤ４に接続され、ソースはノードＮＯＤ２に接続される。また、トランジスターＭＮ１５のゲートはノードＮＯＤ４に接続され、ドレーンはノードＮＯＤ５に接続され、ソースはノードＮＯＤ３に接続される。
ノードＮＯＤ４の出力信号ＶＡＢ及びノードＮＯＤ５の出力信号ＶＡは電源電圧ＶＤＤと接地電源ＶＳＳとの間でプルスイングし、出力信号ＶＡＢ及び出力信号ＶＡは差動信号である。
【００４０】
ラッチ５５は４つのインバータＩＮ１〜ＩＮ４、２つのクロスカップリングされたトランジスターＣＣＴ１、ＣＣＴ２、２つのプルアップトランジスターＰＴ１、ＰＴ２及び２つのプルダウントランジスターＰＤ１、ＰＤ２を備え、出力信号ＶＡＢ及び出力信号ＶＡを各々ラッチする。
【００４１】
図６は、本発明の第２実施例によるデータレシーバの回路図である。図６を参照すれば、データレシーバ２００は、感知回路５１、増幅回路５３及びラッチ５５を備える。データレシーバ２００はフォルデッド電圧感知増幅器であることが好ましい。
【００４２】
感知回路５１の構成は、下記の通りである。クロック信号ＣＬＫはトランジスターＭＮ１、ＭＮ３のゲートに各々入力され、トランジスターＭＮ１、ＭＮ３のドレーンは第１ノードＮＯＤ１に接続され、ソースは接地電源ＶＳＳに接続される。
【００４３】
第１基準信号ＶＲＥＦはトランジスターＭＮ５のゲートに入力され、トランジスターＭＮ５のドレーンはノードＮＯＤ３に接続され、ソースはノードＮＯＤ１に接続される。データＤＡＴＡはトランジスターＭＮ７のゲートに入力され、トランジスターＭＮ７のドレーンはノードＮＯＤ２に接続され、ソースはノードＮＯＤ１に接続される。
【００４４】
第２基準信号／ＶＲＥＦはトランジスターＭＮ９のゲートに入力され、トランジスターＭＮ９のドレーンはノードＮＯＤ３に接続され、ソースはノードＮＯＤ１に接続される。データＤＡＴＡはトランジスターＭＮ１１のゲートに入力され、トランジスターＭＮ１１のドレーンはノードＮＯＤ２に接続され、ソースはノードＮＯＤ１に接続される。
【００４５】
感知回路５１はクロック信号ＣＬＫに同期して第１基準信号ＶＲＥＦ又は第２基準信号／ＶＲＥＦとデータＤＡＴＡとの差を感知し、その結果をノードＮＯＤ２、ＮＯＤ３に出力する。第１基準信号ＶＲＥＦ及び第２基準信号／ＶＲＥＦは差動基準信号であり、第２ノードＮＯＤ２の出力信号及び第３ノードＮＯＤ３の出力信号は差動信号である。
【００４６】
図６の増幅回路５３及びラッチ５５の構造及び動作は、図５の増幅回路５３及びラッチ５５の構造及び動作と同一なため、ここではその詳細な説明を省く。すなわち、図６のデータレシーバ２００は第１基準信号ＶＲＥＦ、第２基準信号／ＶＲＥＦ及びデータＤＡＴＡを受信し、受信されたデータＤＡＴＡをサンプリングするような構造を有する。
図７は、第１基準信号ＶＲＥＦ、第２基準信号／ＶＲＥＦ及びデータＤＡＴＡの波形を示したタイミング図である。図７を参照すれば、第１基準信号ＶＲＥＦ及び第２基準信号／ＶＲＥＦは互いに相補的な振動信号である。
【００４７】
図３、図５及び図７を参照し、本発明の第１実施例によるデータレシーバ１００の動作について詳細に説明する。まず、区間Ｔ１及び区間Ｔ３をみれば、データＤＡＴＡと第２基準信号／ＶＲＥＦとの差がデータＤＡＴＡと第１基準信号ＶＲＥＦとの差よりも大きいために、図３の第２プレアンプ４０の動作が第１プレアンプ３０の動作よりも支配的である。従って、第２プレアンプ４０は第２基準信号／ＶＲＥＦとデータＤＡＴＡとの差を検出し、第３出力信号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎを各々出力する。
【００４８】
例えば、第２基準信号／ＶＲＥＦの信号レベルがデータＤＡＴＡの信号レベルよりも相対的に高い場合、第２プレアンプ４０は第４出力信号Ｖ２Ｎと、第４出力信号Ｖ２Ｎよりも相対的に低い信号レベルを有する第３出力信号Ｖ２Ｐとを各々電圧感知増幅器５０に出力する。
【００４９】
図５の増幅回路５３は、クロック信号ＣＬＫの非活性化に応答してノードＮＯＤ４、ＮＯＤ５を電源電圧ＶＤＤレベルにプレチャージする。そして、感知回路５１のトランジスターＭＮ９、ＭＮ１１は第３出力信号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎに同期して第３出力信号Ｖ２Ｐと第４出力信号Ｖ２Ｎとの間の差を検出する。
【００５０】
この場合、ノードＮＯＤ２の出力信号レベルがノードＮＯＤ３の出力信号レベルよりも相対的に高いために、トランジスターＭＮ１５はノードＮＯＤ５の電圧ＶＡを接地電源ＶＳＳレベルにプルダウンする。従って、トランジスターＭＮ１３はターンオフされ、これにより、ノードＮＯＤ４の電圧ＶＡＢは電源電圧ＶＤＤに保たれる。従って、ラッチ５５は論理，ロウ，を有する出力信号Ｑ及び論理，ハイ，を有する反転出力信号ＱＢをラッチする。
【００５１】
しかし、第２基準信号／ＶＲＥＦのレベルがデータＤＡＴＡの信号レベルよりも相対的に低い場合、第２プレアンプ４０は第４出力信号Ｖ２Ｎと、第４出力信号Ｖ２Ｎよりも相対的に高い信号レベルを有する第３出力信号Ｖ２Ｐとを電圧感知増幅器５０に出力する。
【００５２】
図５の増幅回路５３はクロック信号ＣＬＫの非活性化に応答してノードＮＯＤ４、ＮＯＤ５を電源電圧ＶＤＤレベルにプレチャージする。そして、感知回路５１のトランジスターＭＮ９、ＭＮ１１は第３出力信号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎに同期して第３出力信号Ｖ２Ｐと第４出力信号Ｖ２Ｎとの間の差を検出する。
【００５３】
この場合、ノードＮＯＤ２の出力信号レベルがノードＮＯＤ３の出力信号レベルよりも相対的に低いために、トランジスターＭＮ１３はノードＮＯＤ４の電圧ＶＡＢを接地電源ＶＳＳレベルにプルダウンする。このため、トランジスターＭＮ１５はターンオフされ、これにより、ノードＮＯＤ５の電圧ＶＡは電源電圧ＶＤＤに保たれる。従って、ラッチ５５は論理，ハイ，を有する出力信号Ｑ及び論理，ロウ，を有する反転出力信号ＱＢをラッチする。
【００５４】
そして、第２基準信号／ＶＲＥＦのレベル及びデータＤＡＴＡの信号レベルが同じ場合、ラッチ５５の出力信号Ｑ及び反転出力信号ＱＢは同じ論理値を出力する。
続いて、区間Ｔ２及び区間Ｔ４をみれば、データＤＡＴＡと第１基準信号ＶＲＥＦとの間の差がデータＤＡＴＡと第２基準信号／ＶＲＥＦとの間の差よりも大きいために、図３の第１プレアンプ３０の動作は第２プレアンプ４０の動作よりも支配的である。従って、第１プレアンプ３０は第１基準信号ＶＲＥＦとデータＤＡＴＡとの間の差を検出して第１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎを各々出力する。
【００５５】
例えば、第１基準信号ＶＲＥＦのレベルがデータＤＡＴＡのレベルよりも相対的に高い場合、第１プレアンプ３０は第２出力信号Ｖ１Ｎと、第２出力信号Ｖ１Ｎよりも相対的に低い信号レベルを有する第１出力信号Ｖ１Ｐとを各々電圧感知増幅器５０に出力する。
【００５６】
図５の増幅回路５３はクロック信号ＣＬＫの非活性化に応答してノードＮＯＤ４、ＮＯＤ５を電源電圧ＶＤＤレベルにプレチャージする。そして、感知回路５１のトランジスターＭＮ５、ＭＮ７は第１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎに同期して第１出力信号Ｖ１Ｐと第２出力信号Ｖ１Ｎとの間の差を検出する。
【００５７】
この場合、ノードＮＯＤ２の出力信号のレベルがノードＮＯＤ３の出力信号のレベルよりも相対的に高いために、トランジスターＭＮ１５はノードＮＯＤ５の電圧ＶＡを接地電源ＶＳＳレベルにプルダウンする。このため、トランジスターＭＮ１３はターンオフされ、これにより、ノードＮＯＤ４の電圧ＶＡＢは電源電圧ＶＤＤに保たれる。従って、ラッチ５５は論理，ロウ，を有する出力信号Ｑ及び論理，ハイ，を有する反転出力信号ＱＢをラッチする。
【００５８】
しかし、第１基準信号ＶＲＥＦのレベルがデータＤＡＴＡの信号レベルよりも相対的に低い場合、第１プレアンプ３０は第２出力信号Ｖ１Ｎと、第２出力信号Ｖ１Ｎよりも相対的に高い信号レベルを有する第１出力信号Ｖ１Ｐとを電圧感知増幅器５０に出力する。
【００５９】
図５の増幅回路５３はクロック信号ＣＬＫの非活性化に応答してノードＮＯＤ４、ＮＯＤ５を電源電圧ＶＤＤレベルにプレチャージする。そして、感知回路５１のトランジスターＭＮ５、ＭＮ７は第１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎに同期して第１出力信号Ｖ１Ｐと第２出力信号Ｖ１Ｎとの間の差を検出する。
【００６０】
この場合、ノードＮＯＤ２の出力信号レベルがノードＮＯＤ３の出力信号レベルよりも相対的に低いために、トランジスターＭＮ１３はノードＮＯＤ４の電圧ＶＡＢを接地電源ＶＳＳレベルにプルダウンする。このため、トランジスターＭＮ１５はターンオフされ、ノードＮＯＤ５の電圧ＶＡは電源電圧ＶＤＤに保たれる。従って、ラッチ５５は論理，ハイ，を有する出力信号Ｑ及び論理，ロウ，を有する反転出力信号ＱＢをラッチする。
そして、第１基準信号ＶＲＥＦの信号レベル及びデータＤＡＴＡの信号レベルが同じ場合、ラッチ５５の出力信号Ｑ及び反転出力信号ＱＢは同じ論理値を出力する。
【００６１】
以下、図６及び図７を参照し、本発明の第２実施例によるデータレシーバ２００の動作について詳細に説明する。まず、区間Ｔ１及び区間Ｔ３をみれば、データＤＡＴＡと第２基準信号／ＶＲＥＦとの間の差がデータＤＡＴＡと第１基準信号ＶＲＥＦとの間の差よりも大きいために、トランジスターＭＮ９、ＭＮ１１の動作がトランジスターＭＮ５、ＭＮ７の動作よりも支配的である。
【００６２】
以下、クロック信号ＣＬＫの非活性化状態におけるトランジスターＭＮ９、ＭＮ１１の動作及び増幅回路５３の動作について説明すれば、下記の通りである。図６の増幅回路５３のノードＮＯＤ４、ＮＯＤ５は電源電圧ＶＤＤレベルにプレチャージされる。
【００６３】
第２基準信号／ＶＲＥＦのレベルがデータＤＡＴＡの信号レベルよりも相対的に高い場合、ノードＮＯＤ２の出力信号レベルがノードＮＯＤ３の出力信号レベルよりも相対的に高いために、トランジスターＭＮ１５はノードＮＯＤ５の電圧ＶＡを接地電源ＶＳＳレベルにプルダウンする。このため、トランジスターＭＮ１３はターンオフされ、これにより、ノードＮＯＤ４の電圧ＶＡＢは電源電圧ＶＤＤに保たれる。従って、ラッチ５５は論理，ロウ，を有する出力信号Ｑ及び論理，ハイ，を有する反転出力信号ＱＢをラッチする。
【００６４】
しかし、第２基準信号／ＶＲＥＦのレベルがデータＤＡＴＡの信号レベルよりも相対的に低い場合、ノードＮＯＤ２の出力信号レベルがノードＮＯＤ３の出力信号レベルよりも相対的に低いために、トランジスターＭＮ１３はノードＮＯＤ４の電圧ＶＡＢを接地電源ＶＳＳレベルにプルダウンする。このため、トランジスターＭＮ１５はターンオフされ、これにより、ノードＮＯＤ５の電圧ＶＡは電源電圧ＶＤＤに保たれる。従って、ラッチ５５は論理，ハイ，を有する出力信号Ｑ及び論理，ロウ，を有する反転出力信号ＱＢをラッチする。
そして、第１基準信号ＶＲＥＦ又は第２基準信号／ＶＲＥＦのレベルとデータＤＡＴＡの信号レベルとが同じ場合、ラッチ５５の出力信号Ｑ及び反転出力信号ＱＢは同じ論理値を出力する。
【００６５】
続いて、区間Ｔ２及び区間Ｔ４をみれば、データＤＡＴＡと第１基準信号ＶＲＥＦとの間の差がデータＤＡＴＡと第２基準信号／ＶＲＥＦとの間の差よりも大きいために、トランジスターＭＮ５、ＭＮ７の動作がトランジスターＭＮ９、ＭＮ１１の動作よりも支配的である。
例えば、第１基準信号ＶＲＥＦのレベルがデータＤＡＴＡのレベルよりも相対的に高い場合、ノードＮＯＤ２の出力信号レベルがノードＮＯＤ３の出力信号レベルよりも相対的に高いために、トランジスターＭＮ１５はノードＮＯＤ５の電圧ＶＡを接地電源ＶＳＳレベルにプルダウンする。このため、トランジスターＭＮ１３はターンオフされ、これにより、ノードＮＯＤ４の電圧ＶＡＢは電源電圧ＶＤＤに保たれる。従って、ラッチ５５は論理，ロウ，を有する出力信号Ｑ及び論理，ハイ，を有する反転出力信号ＱＢをラッチする。
【００６６】
しかし、第１基準信号ＶＲＥＦのレベルがデータＤＡＴＡの信号レベルよりも相対的に低い場合、ノードＮＯＤ２の出力信号レベルがノードＮＯＤ３の出力信号レベルよりも相対的に低いために、トランジスターＭＮ１３はノードＮＯＤ４の電圧ＶＡＢを接地電源ＶＳＳレベルにプルダウンする。このため、トランジスターＭＮ１５はターンオフされ、これにより、ノードＮＯＤ５の電圧ＶＡは電源電圧ＶＤＤに保たれる。従って、ラッチ５５は論理，ハイ，を有する出力信号Ｑ及び論理，ロウ，を有する反転出力信号ＱＢをラッチする。
そして、第１基準信号ＶＲＥＦ又は第２基準信号／ＶＲＥＦのレベルとデータＤＡＴＡの信号レベルとが同じ場合、ラッチ５５の出力信号Ｑ及び反転出力信号ＱＢは同じ論理値を出力する。
【００６７】
また、データレシーバは、図３の第１プレアンプ３０の出力信号及び第２プレアンプ４０の出力信号を各々受信する２つのフォルデッド電圧感知増幅器５０により実現できる。
【００６８】
この場合、第１フォルデッド電圧感知増幅器はクロック信号ＣＬＫの第１エッジ、例えば立ち上がりエッジに応答して受信されるデータの偶数番目のデータを検出し、第２フォルデッド電圧感知増幅器はクロック信号ＣＬＫの第２エッジ、例えば立ち下がりエッジに応答して受信されるデータの奇数番目のデータを検出する。
【００６９】
本発明の実施例によるデータレシーバ１００、２００は、データ及び差動基準信号を受信してデータを安定的に検出できるので、単一のデータラインを用いて差動信号方式によりデータを検出でき、その結果、データを安定的に且つ高速で検出できる。
【００７０】
例えば、１６個のデータを同時に高速で受信する場合、差動信号方式のデータレシーバでは３２本の信号ラインが必要とされたものの、本発明の実施例によるデータレシーバは２本の差動基準信号ラインと１６本のデータラインとを用いて差動信号方式のデータレシーバと同じ効果を収められるという長所がある。
【００７１】
また、本発明の実施例によるデータレシーバの消費電力は減少し、しかもデータレシーバの全体的なレイアウト面積が狭まる。そして、本発明に係るデータレシーバはクロック信号に同期して動作するので、高周波でもデータを高速で且つ安定的に検出できる。そして、フォルデッド電圧感知増幅器に入力される信号間のレベル差が小さい場合、又は工程、電圧又は温度が変わる場合にもデータを正確に検出できる。
【００７２】
本発明の実施例によるデータレシーバは、図面に示された実施例を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野における当業者であれば、これより各種の変形及び均等な他の実施例が可能であるという点が理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想によって定められるべきである。
【図面の簡単な説明】
【図１】Ａは従来の単一基準信号方式を用いるデータレシーバを示すブロック図であり、Ｂは従来の単一基準信号方式を用いるデータレシーバの信号レベルを示すタイミング図である。
【図２】Ａは従来の差動信号方式を用いるデータレシーバを示すブロック図であり、Ｂは従来の単一基準信号方式を用いるデータレシーバの信号レベルを示すタイミング図である。
【図３】本発明の第１実施例によるデータレシーバの回路図である。
【図４】本発明の第１実施例によるデータレシーバの第１プレアンプ及び第２プレアンプの回路図である。
【図５】本発明の第１実施例によるデータレシーバの電圧感知増幅器の回路図である。
【図６】本発明の第２実施例によるデータレシーバの回路図である。
【図７】本発明の第１、第２実施例によるデータレシーバで受信される第１基準信号ＶＲＥＦ、第２基準信号／ＶＲＥＦ及びデータＤＡＴＡの波形を示す特性図である。
【符号の説明】
３０  第１プレアンプ
３１  データライン
３３、３５  基準信号ライン
４０  第２プレアンプ
１００  データレシーバ
ＣＬＫ  クロック信号
ＤＡＴＡ  データ
ＶＲＥＦ  第１基準信号
Ｖ１Ｐ  第１出力信号
Ｖ１Ｎ  第２出力信号
Ｖ２Ｐ  第３出力信号
Ｖ２Ｎ  第４出力信号
／ＶＲＥＦ  第２基準信号
【図１】
0004204834.tif 000002
【図２】
0004204834.tif 000003
【図３】
0004204834.tif 000004
【図４】
0004204834.tif 000005
【図５】
0004204834.tif 000006
【図６】
0004204834.tif 000007
【図７】
0004204834.tif 000008