(57)【特許請求の範囲】
【請求項１】
相補型パストランジスタ論理回路と、
上記相補型パストランジスタ論理回路に接続され、上記相補型パストランジスタ論理回路の相補型入力ノードを互いに低振幅電圧で駆動するスタティック型ドライバであって、（ｉ）電源及び出力端子間並びに（ｉｉ）グランド及び上記出力端子間の少なくとも一方の間で直列に結合されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むスタティック型ドライバと、
前記相補型入力ノードに接続され、上記スタティック型ドライバが上記相補型パストランジスタ論理回路を駆動しないときに、上記相補型入力ノード間で電荷を共有させる電荷再利用回路と、
を具備した回路装置。
【請求項２】
上記低振幅電圧の振幅レベルは、グラウンド電位レベルと、電源電圧から閾値電圧を減算した電位レベルとの範囲内にある請求項１記載の回路装置。
【請求項３】
上記スタティック型ドライバは、直列に結合された複数のトランジスタにより構成される請求項１記載の回路装置。
【請求項４】
駆動入力信号の各々を受ける相補型駆動入力と、一方で出力信号を及び他方で相補型出力信号を提供する相補型出力とを有し、当該低振幅電荷再利用回路装置の論理動作を決める相補型パスゲート段と、
入力信号を受ける信号入力と、クロック信号を受けるクロック入力とを有し、上記クロック信号が二状態の一方の状態にあるときに上記相補型パスゲート段の上記駆動入力へ供給されるように低振幅の相補型信号を各出力に与える出力を有し、（ｉ）電源及び出力端子間並びに（ｉｉ）グランド及び上記出力端子間の少なくとも一方の間で直列に結合されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むスタティック型低振幅ドライバ段と、
上記相補型駆動入力に結合され、クロック信号を受けるクロック入力を有し、上記クロック信号が他方の状態にあるときに上記相補型パスゲート段の上記相補型駆動入力への相補型信号を発生する等化器段と、
を具備し、上記相補型出力間で中間電圧レベルの信号で共有される電荷が、前記相補型駆動入力間で共有される低振幅電荷再利用回路装置。
【請求項５】
低振幅ドライブされた相補型キャリー入力信号及び電荷共有された相補型キャリー入力信号を交互に伝播するキャリー伝播回路と、
生成信号を受け、低振幅ドライブされた相補型生成信号を発生するスタティック型低振幅ドライバ回路であって、（ｉ）電源及び出力端子間並びに（ｉｉ）グランド及び上記出力端子間の少なくとも一方の間で直列に結合されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むスタティック型低振幅ドライバ回路と、
上記相補型キャリー入力信号、上記相補型生成信号及び伝搬信号を受けるよう構成され、上記伝搬信号によって制御され、上記伝搬信号と共に上記相補型キャリー入力信号と上記伝搬信号にＸＯＲ演算を行うことによって和信号を生成するパスゲート回路と、
前記相補型キャリー入力信号に接続され、上記スタティック型低振幅ドライバ回路と共に交互に動作し、電荷共有する相補型生成信号を上記パスゲート回路へ供給する等化器回路と、
上記パスゲート回路に接続され、生成された和信号をラッチするラッチ回路と、
を具備した加算回路装置。
【請求項６】
加算されるべきビット毎に設けられ、直列に接続された少なくとも一つの加算回路と、
キャリー入力信号を受け、電荷共有する相補型キャリー入力信号を、直列に接続された加算回路の一方端へ供給するキャリー入力信号等化器回路と、
を有し、上記加算回路は、
低振幅ドライブされた相補型キャリー入力信号及び電荷共有する相補型キャリー入力信号を交互に伝播するキャリー伝播回路と、
生成信号を受け、低振幅ドライブさせた相補型生成信号を発生するスタティック型低振幅ドライバ回路であって、（ｉ）電源及び出力端子間並びに（ｉｉ）グランド及び上記出力端子間の少なくとも一方の間で直列に結合されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むスタティック型低振幅ドライバ回路と、
上記相補型キャリー入力信号、上記相補型生成信号及び伝搬信号を受け、上記伝搬信号によって制御され、上記伝搬信号と共に上記相補型キャリー入力信号にＸＯＲ演算を適用することによって和信号を生成するパスゲート回路と、
前記相補型キャリー入力信号に接続され、上記スタティック型低振幅ドライバ回路と共に交互に動作し、電荷共有する相補型生成信号を上記パスゲート回路へ供給する等化器回路と、
上記パスゲート回路に接続され、生成された和信号をラッチするラッチ回路と、
を具備する加算器モジュール。
【請求項７】
上記加算器モジュールは、
上記相補型キャリー入力信号を直列的なビットで伝播させるキャリー伝播路と、
上記相補型キャリー入力信号を通過させるように、直列に結合された加算回路をバイパスさせるキャリースキップ路と、
伝搬する上記相補型キャリー入力信号と通過したキャリー入力信号の衝突を防止するキャリー衝突防止回路と、
を更に有する請求項６記載の加算器モジュール。
【請求項８】
相補型パストランジスタ論理回路と、
上記相補型パストランジスタ論理回路に接続され、上記相補型パストランジスタ論理回路の相補型入力ノードを互いに低振幅電圧で駆動するスタティック型ドライバであって、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有し、該スタティック型ドライバの電圧振幅レベルは、（ｉ）グランドレベルと(Vdd−Vth)の間で及び（ｉｉ）VthとVddの間での少なくとも一方の間で変化し、Vddは電源電圧を示し、VthはＮＭＯＳトランジスタの閾電圧を示すスタティック型ドライバと、
前記相補型入力ノードに接続され、上記スタティック型ドライバが上記相補型パストランジスタ論理回路を駆動しないときに、上記相補型入力ノード間で電荷を共有させる電荷再利用回路と、
を具備した回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電力型ＣＭＯＳ回路装置に関する。
【０００２】
【従来の技術】
近年、回路面積密度の向上や動作周波数の向上というテクノロジーの側面からだけでなく、携帯端末やコンシューマー製品という応用面からも、低消費電力技術はいっそう重要な技術となっている。ＣＭＯＳは、論理状態が変化するときに限り電力を消費するので、最も低電力型の論理の一つであり、最新のＬＳＩで普及している。しかし、ＣＭＯＳ回路では、スケーリングで微細化が進むと、トランジスタの個数が増加し、これに伴って、動的な電力消費が急速に増加する。ＣＭＯＳの動作時の消費電力は電源電圧の２乗に比例するので、電源電圧の低減は最も容易に低電力化できる技術である。
【０００３】
他方で、電源電圧は回路速度にも影響を与える。トランジスタゲートへ加えられた電圧は、トランジスタのコンダクタンスを決定し、コンダクタンスが大きくなるほど，出力ノードを高速に充電することができる。しかしながら、電源電圧を低減させると、トランジスタの駆動電流の大幅な低減を同時に生ずるため、回路速度の大幅な低減を生ずる。このとき、回路速度を多少回復させるには、トランジスタの閾値電圧を低減することによって、駆動電流を少しでも大きくすることが有効である。
【０００４】
【発明が解決しようとする課題】
しかし、トランジスタの閾値電圧の低減は、ＯＦＦ時のリーク電流の増大を招き、ＬＳＩのスタンバイ電力消費を増加させ、たとえば、電池駆動式の携帯端末の電池寿命に深刻な影響を与える。また、閾値電圧が今日のように十分低く設定されるようになると、これ以上の閾値電圧の低減は難しくなってきている。
【０００５】
また、電源電圧を低下させることなく、電力消費を削減するため、論理回路への振幅電圧を低下させることが考えられる。通常の低振幅回路の場合、動的な低振幅ドライバを使用するため、論理の評価中に、少なくとも一つのネット又は信号が浮遊し（フローティング状態になり）、そして、通常、このネットの長さが長くなり、多数の他のネットがこのネットの上に重なる。そのため、この浮遊しているネットへのカップリングノイズが回路に故障若しくは低速化を生じさせる。
【０００６】
このため、本発明は、電源電圧や閾値電圧を低減せずに、回路速度を犠牲にすることなく低消費電力化を図ることのできるＣＭＯＳ回路技術の提供を目的とする。
【０００７】
本発明の更なる目的は、上記ＣＭＯＳ回路技術を適用したＳＯＩ装置を提供することである。
【０００８】
【課題を解決するための手段】
上記従来技術の問題点を解決するため、本発明は、電源電圧を低下させることなく、振幅電圧だけを低減させるＣＭＯＳ回路を提案する。電力消費は振幅電圧に比例するので、振幅電圧を低減させることにより、動的な電力低減が期待される。電源電圧は低減しないので、ＣＭＯＳ回路のゲートへ印加される電圧は減少せず、回路速度は維持される。また、このＣＭＯＳ回路には、電荷再利用技術が適用される。典型的なＣＭＯＳ回路の場合、出力ノードの蓄積された全ての電荷は、論理状態が変化するとき、接地電位に捨てられる。電荷再利用回路では、前のサイクル中に蓄積された電荷を再利用し、電力消費を半分に削減することが可能である。
【０００９】
このように、本発明のＣＭＯＳ回路は、振幅電圧の低減技術と電荷再利用技術の両方の技術を用いた新しい回路構成を有する。以下では、この新しい回路構成を、低振幅電荷再利用型（Low Swing Charge Recycling(LSCR)）回路構成とも称する。
【００１０】
本発明によるＣＭＯＳ回路装置は、
相補型パストランジスタ論理回路と、
上記相補型パストランジスタ論理回路に接続され、上記相補型パストランジスタ論理回路の相補型入力ノードを低振幅電圧で駆動するスタティック型ドライバと、
上記スタティック型ドライバが上記相補型パストランジスタ論理回路を駆動しないときに、上記相補型パストランジスタ論理回路に接続され上記相補型パストランジスタ論理回路の上記相補型入力ノードで電荷を共有させる電荷再利用回路と、
を含む。
【００１１】
本発明によれば、スタティック型ドライバ回路により、電源電圧を維持したまま振幅電圧を低減し、かつ、電荷再利用回路によって、電源から供給される電荷を半分に抑えることができるので、回路速度を低下させることなく、ＣＭＯＳ回路装置の消費電力を低減させることができる。また、ドライバ回路がスタティック型であるため、全てのネット又は信号が、論理の評価中に安定しているので、全てのパスが他のネットからのカップリングに対して頑強性を備えたＣＭＯＳ回路装置が実現できる。
【００１２】
上記発明において、上記低振幅電圧の振幅レベルは、グラウンド電位レベルから、電源電圧よりトランジスタの閾値電圧を減算した電位レベルである。
【００１３】
上記発明において、上記スタティック型ドライバは、縦積みのトランジスタにより構成される。
【００１４】
本発明による低振幅電荷再利用型ＣＭＯＳ回路装置は、
駆動入力信号を受ける駆動入力と、正及び補の相補型出力信号を発生する相補型出力とを有し、論理動作を決める相補型パスゲート段と、
入力信号を受ける信号入力と、クロック信号を受けるクロック入力とを有し、上記クロック信号が一方の状態をとるときに上記相補型パスゲート段の上記駆動入力へ供給される低振幅の相補型信号を発生する出力を有するスタティック型低振幅ドライバ段と、
クロック信号を受ける別のクロック入力を有し、上記クロック信号が他方の状態をとるときに上記相補型パスゲート段の上記駆動入力へ電荷供給された中間電位の相補型信号を発生する等化器段と、
を具備したＣＭＯＳ回路装置である。
【００１５】
本発明によれば、低振幅電圧ドライバが駆動され、電源電圧を変えることなく、パスゲート段のソース側へ入力される電圧振幅だけを低減することにより、消費電力を低減させることができる。論理演算を行うトランジスタへの入力電圧を低減させる必要が無いため、トランジスタの駆動能力を犠牲にすることなく、回路の動作速度を維持することが可能である。また、低振幅電圧ドライバが駆動されないときには、低振幅電圧ドライバの駆動ノードが全て閉じられ、代わりに、等化器段がオンして、電荷再利用を行なうことにより、消費電力の低減が図られる。等化器段は、相補型の駆動入力を接続して電荷共有を行い、両方のノードを駆動電位と接地電位の中間の電位にプリチャージし、実効的な論理信号振幅を従来型ＣＭＯＳ回路の半分とすることにより、低電力化を実現する。
【００１６】
また、上記ドライバ段は、スタティック回路になるよう構成されている。これにより、ドライバ段は、評価時には、全てのノードが電源若しくは接地電位から駆動され、フローティング状態のノードを含まないので、評価時に誤動作や信号遅延を起こし難い。
【００１７】
上記の本発明による低振幅電荷再利用型ＣＭＯＳ回路装置は、ＳＯＩ装置に適用した場合に、格別の効果を奏する。ＳＯＩトランジスタは、絶縁体上に製作され、寄生容量を殆ど伴わない。ＳＯＩトランジスタは、余分な寄生容量の充電／放電を行なう必要が無いので、低電力を実現するために優れた性質をもつ。ＳＯＩ装置のボディは、互いに隔離され、共通ノードと接触させるためには、設置面積の無駄が生じるので、一般に、浮遊（フローティング）型が用いられる。浮遊ボディ装置は、トランジスタをオンする間にゲート電圧に続いてボディ電圧が生じるので、接触型ボディ装置若しくは通常のバルク装置よりもボディ効果が少なく、高いスイッチング速度を示す。パストランジスタのゲート、及び、スタックトランジスタは、この優れた性質を利用する。
【００１８】
しかし、浮遊ボディ電圧は、回路動作中に変動し、ヒストリ(history)効果を生ずる。この現象の時定数は、回路の通常のサイクル時間よりも十分に長く、ボディ電圧はサイクル毎に変化し、これにより、回路遅延に変動が生じる。
【００１９】
これに対し、本発明のＣＭＯＳ回路装置によれば、パストランジスタのソース及びドレインの両ノードは、常時、ある電圧に事前充電され（一致させられ）、ボディ電圧は、動作前にある一定の類似した電圧にセットされ得る。浮遊ボディは、ボディ効果が少ないため、依然として、優れた速度性能を示す。したがって、本発明によるＣＭＯＳ回路装置は、ＳＯＩ装置に非常に適している。
【００２０】
そこで、本発明は、低振幅電荷再利用型ＣＭＯＳ回路装置により構成されたＳＯＩ加算回路を提案する。本発明による加算回路が、速度、消費電力の点で従来技術による加算回路よりも優れていることが後述のシミュレーションによって示される。
【００２１】
本発明による加算回路装置は、
低振幅ドライブされた正及び補の相補型キャリー入力信号と、電荷共有された正及び補の相補型キャリー入力信号を交互に伝播するキャリー伝播回路と、
生成信号を受け、低振幅ドライブさせた正及び補の相補型生成信号を発生するスタティック型低振幅ドライバ回路と、
上記相補型キャリー入力信号及び上記相補型生成信号と、伝搬信号とを受け、上記伝搬信号によって制御され、上記相補型キャリー入力信号と上記伝搬信号のＸＯＲ演算によって和信号を生成するパスゲート回路と、
上記スタティック型低振幅ドライバ回路と交互に動作し、電荷共有が行われた相補型生成信号を上記パスゲート回路へ供給する等化器回路と、
上記パスゲート回路に接続され、生成された和信号をラッチするラッチ回路と、
を具備した加算回路装置
である。
【００２２】
かかる加算回路装置は、上述の本発明の低振幅電荷再利用型ＣＭＯＳ回路装置の特徴を備えている。
【００２３】
また、上記本発明による加算回路装置を直列に接続することにより、任意のビット数の加算器モジュールが得られる。
【００２４】
本発明による加算器モジュールは、
加算されるべきビット毎に設けられ、直列に接続された少なくとも一つの加算回路と、
キャリー入力信号を受け、電荷共有された正及び補のキャリー入力信号を、直列に接続された加算回路のうちの一方の端の加算回路へ供給するキャリー入力信号等化器回路と、
を有し、
上記加算回路は、
低振幅ドライブされた正及び補の相補型キャリー入力信号と、電荷共有された正及び補の相補型キャリー入力信号を交互に伝播するキャリー伝播回路と、
生成信号を受け、低振幅ドライブさせた正及び補の相補型生成信号を発生するスタティック型低振幅ドライバ回路と、
上記相補型キャリー入力信号及び上記相補型生成信号と、伝搬信号とを受け、上記伝搬信号によって制御され、上記相補型キャリー入力信号と上記伝搬信号のＸＯＲ演算によって和信号を生成するパスゲート回路と、
上記スタティック型低振幅ドライバ回路と交互に動作し、電荷共有が行われた相補型生成信号を上記パスゲート回路へ供給する等化器回路と、
上記パスゲート回路に接続され、生成された和信号をラッチするラッチ回路と、
を具備した、
加算器モジュールである。
【００２５】
さらに、上記加算器モジュールは、
上記相補型キャリー入力信号をビット直列に伝播させるキャリー伝播路と、
上記相補型キャリー入力信号をバイパスさせるキャリースキップ路と、
上記ビット直列に伝播される相補型キャリー入力信号と上記バイパスされる相補型キャリー入力信号の衝突を防止するキャリー衝突防止回路と、
を更に有する。
【００２６】
【発明の実施の形態】
［実施例の概要］
ＬＳＩの低電力化のためには、電源電圧の低減が有効であることがよく知られている。しかしながら、電源電圧の低減は、回路速度の大幅な低減を招く。トランジスタの閾値電圧の低減は、速度劣化を若干改善するが、大幅なリーク電流の増加という欠点をもつ。本発明の実施例では、相補型パストランジスタ論理を低振幅電圧で駆動し、電荷再利用を使用することにより低電力化できる回路方式を提案する。また、本発明の実施例による回路方式では、電源電圧を低減せず、電圧振幅のみを低減して、回路速度を保ったまま低電力化する。本発明の実施例による回路方式を採用した３２ビットの加算器を、速度、消費電力の点から評価した結果、従来型ＣＬＡ加算器と比較して、遅延電力積で約５３％の改善が見られることがわかった。また、多段パストランジスタゲートのボディ効果による速度劣化をＳＯＩデバイスにより低減できることを示す。
【００２７】
以下、添付図面を参照して本発明の実施例を詳細に説明する。
【００２８】
［低振幅電圧駆動と電荷再利用技術］
ＣＭＯＳのダイナミック消費電力が電源電圧(Ｖｄｄ)と、振幅電圧(ＶＳＷ)の両者に比例することは良く知られている。一般のＣＭＯＳ回路では、電圧振幅は電源電圧と同じ電圧になる構成をとる。このため、消費電力は電源電圧の２乗に比例する。一方、振幅電圧を電源電圧より低く設定すると、その分だけ、消費電力を低減することができる。図１に、その概念図を示す。本発明の場合、振幅電圧はＶｄｄ−Ｖｔｈ (Ｖｔｈはトランジスタの閾値電圧）に低減されている。一方、各トランジスタはすべて電源電圧Ｖｄｄで駆動されるため、駆動電流が低下せず、従って回路速度の低下を招くことなく、低電力化できる。
【００２９】
もう１つの低電力技術として電荷再利用技術がある。電荷再利用技術は、一度、使用した電荷を再度利用することにより、通常は捨てていた電荷を有効に利用することによって、低電力化を図る技術である。ここで採用する相補型論理回路方式を使った場合の概念図を図２に示す。左側の従来型の論理では、初期状態で正補両論理に対応するノードには電荷Ｑが蓄積されている。回路が駆動されるとき、どちらか一方のノードの電荷が接地電位に捨てられて、両ノードの電位に差ができることで、論理状態が検出される。最終状態では、再び最初の状態に戻すために、電荷を失ったノードに電源より電荷Ｑが供給される。
【００３０】
一方、電荷再利用技術を用いた場合には、初期状態では、正補両ノードにＱ／２の電荷が蓄積されている。回路が駆動される際に一方のノードは電源よりＱ／２の電荷を供給され、一方のノードの電荷は接地電位に捨てられる。このため、駆動された後の状態は、従来型と同等となる。最後に、両ノードをショートすることにより、最終状態を初期状態に戻す。実際には図でスイッチがＯＮになって、スイッチに電流が流れるときに消費されるが、同図から明らかなように、同じ論理動作を行なうために電源から供給される電荷が半分で済むため、理想的には消費電力を従来の半分に低減することができる。
【００３１】
［従来型低振幅回路技術と低振幅電荷再利用型論理回路］
図３は、従来提案されている低振幅回路技術によるＸＯＲゲートの構成図である。図４は、本発明の一実施例による対応した低振幅電荷再利用回路（ＬＳＣＲ)を適用したＸＯＲゲートの構成図である。また、図５は、従来技術によるＸＯＲゲートの動作タイミング図であり、図６は、本発明の一実施例によるＸＯＲゲートの動作タイミング図である。
【００３２】
従来型低振幅回路技術(図３)では、ＸＯＲゲートは、低振幅電圧ドライバ１００と、論理動作を決める相補型ｎＭＯＳパスゲート２００とから構成される。ＣＬＫ信号が１のとき、低振幅電圧ドライバが駆動され、パスゲートのソース側を低振幅電圧（Ｖｄｄ−Ｖｔｈ)で駆動する。パスゲートの入力信号に応じて、ＯＵＴ及び
【００３３】
【外１】
0004313537.tif 000002
がＶｄｄ−Ｖｔｈ若しくは接地電位に駆動される(図５)。尚、以下では、表記を簡単にするため、正の信号Ａに対する補の信号
【００３４】
【外２】
0004313537.tif 000003
をＡ＼のように表わす。
【００３５】
ＯＵＴ及びＯＵＴ＼は、次のステージのパスゲートに接続される。ドライバ回路１００はダイナミックに駆動されるため、一方のノードはＶｄｄ−Ｖｔｈに駆動されるが、もう一方のノードは接地電位付近でフローティングとなる。実際の実施形態ではパスゲートのチェーンは、非常に長くなるケースが多く、多くの信号が長く伸びた浮遊（フローティング）ノードにカップリングすることになり、容量結合による誤動作や、信号遅延の増大を招く欠点がある。従来型低振幅回路技術はダイナミック低振幅ドライバを使用することに特徴があるため、以下では、従来型低振幅回路をＬＳＤＤ（Low Swing Dynamic Driver）型回路と呼ぶ。
【００３６】
一方、図４に示す本発明の一実施例によるＬＳＣＲ型論理回路は、低振幅電圧ドライバ１、論理動作を決める相補型ｎＭＯＳパスゲート２、及び、電荷再利用を行なうための等化トランジスタ(イコライザ)３から構成される。ＣＬＫ信号が１の時に低振幅電圧ドライバが駆動されて、従来型と同様に相補出力信号のＯＵＴ若しくはＯＵＴ＼がＶｄｄ−Ｖｔｈ若しくは接地電位に駆動される。
【００３７】
この際、従来方式の低振幅論理回路と異なるのは評価がスタティックに行なわれるということである。すなわち、ドライバ回路１がStatic型であるため、評価時には全てのノードが電源もしくは接地電位から駆動され、浮遊するノードを持たない。このため、評価時にＬＳＤＤ方式のような誤動作や信号遅延を起こし難い。一方、ＣＬＫ信号が０となった時は、ｎＭＯＳパスゲート２を駆動している駆動ゲートはすべて閉じられ、代わりに等化トランジスタ３がＯＮして、ＯＵＴノードとＯＵＴ＼ノードを接続して電荷共有が行なわれる。図６に示すように、電荷共有が行なわれると、両ノードともに、Ｖｄｄ−Ｖｔｈと接地電位の中間の電位にプリチャージされる。図より、実効的な論理信号振幅が従来型の半分となり、低電力化を実現できることがわかる。従来型及び低振幅電荷再利用型の両者とも、ＸＯＲゲートの最終出力は差動センスアンプ型ラッチ回路（図示しない）で信号をラッチする。
【００３８】
［低振幅電荷再利用型ＣＭＯＳ回路装置の動作説明］
図４に示されるように、振幅電圧を制限する低振幅ドライバ１は、クロック信号によって作動される。ドライバ１によって駆動される信号は、パスゲート回路２へ接続される。ドライバ１の出力は、パスゲート回路２のトランジスタのソース若しくはドレインへ接続され、これらのトランジスタのゲートは、通常の振幅電圧によって駆動される。パスゲート回路２には、２本の分路が存在する。一方は、「真」信号によって駆動され、もう一方は、相補信号によって駆動される。一方の分路のノードは、常に、対応したノードを有する。一方のノード（たとえば、ノード４）は真信号を表わし、他方のノード（ノード５）は相補信号を表わす。
【００３９】
ノード４及びノード５の二つのノードは、トランジスタスイッチ（等化トランジスタ３）によって接続される。ノード４は、トランジスタスイッチ３のソースに接続され、ノード５はトランジスタスイッチ３のドレインに接続される。トランジスタ３のゲートは、クロック信号（等化用信号）によって駆動される。このクロック信号は、ドライバゲートのクロック信号の相補信号である。すなわち、ドライバ１が信号をパスゲート回路２へ送るとき、等化用信号は、等化トランジスタをオフに切り換える。ドライバ１がオフにされたとき、等化用信号は等化トランジスタ３をオンに切り換え、ノード４及びノード５に蓄積された電荷が併せて利用される。これにより、ノード４の電圧とノード５の電圧は一致する。
【００４０】
図６に示されるように、回路動作は、等化段階と評価段階の２段階により構成される。等化段階中、ノード４及びノード５の二つのノードの電圧は、等化トランジスタ３をオンに切り換えることにより等化される。低振幅ドライバ１は、ドライバ用クロックをオフにすることにより、これらのノード４及び５から切り離される。回路が評価されるとき、等化トランジスタ３はオフに切り換えられ、低振幅ドライバ１は回路を駆動する。ノード４とノード５の二つのノードのうちの一方のノードは、より高いレベル（Ｖｄｄ−Ｖｔｈ）へプルアップされ、他方のノードは、グラウンドへプルダウンされる。これらの二つのノードの電圧差は後段で検出される。通常、後段には検知増幅器回路（たとえば、差動センスアンプ型ラッチ回路）が設けられる。
【００４１】
［低振幅ドライバの構成について］
本発明による低振幅ドライバの形式は、大きく３種類に分類される。図７に示された本発明による低振幅ドライバの第１実施例は、振幅レベルがグラウンドレベルからＶｄｄ−Ｖｔｈレベルの形式である。図８に示された第２実施例は、振幅レベルがＶｔｈレベルからＶｄｄレベルの形式である。図９に示された第３実施例は、振幅レベルがＶｔｈレベルからＶｄｄ−Ｖｔｈレベルの形式である。それぞれの形式について、図７〜９に示されるように、タイプ１とタイプ２の二つの方式が考えられる。タイプ１は、縦積みのトランジスタで構成された形式であり、タイプ２は、インバータ形式ドライバをパスゲートでクリップした形式である。
【００４２】
典型的な低振幅ドライバの形式は、第１実施例の２つの方式であると考えられ、本発明の種々の実施例では、低振幅ドライバの第１実施例の形式のタイプ１の方式を使用している。
【００４３】
［１ビット加算器]
次に、本発明の低振幅電荷再利用技術を適用した本発明の別の実施例による１ビット加算器を説明する。図１０は、本発明による１ビット加算器の実施例の構成図である。同図には、１ビット加算器１０の論理パスゲート回路が示されている。１ビット加算器には、低振幅ドライバ１（図示されない）によって駆動されたキャリー入力信号Ｃｉ−１及びＣｉ−１＼と、生成信号Ｇｉ及びＧｉ＼が供給される。キャリー入力信号は、低振幅ドライバ１が駆動されないときには、等化器３（図示されない）によって電荷共有された相補型信号である。また、生成信号Ｇｉ及びＧｉ＼は、１ビット加算器１０内で、低振幅ドライバ１３及び等化器回路１４によって、低振幅電荷共有型の内部的生成信号に変換される。
【００４４】
１ビット加算器１０のｎＭＯＳパスゲートのゲートは、伝搬信号Ｐｉ及びＰｉ＼によって制御される。キャリー出力信号Ｃｉ及びＣｉ＼は、たとえば、１ビット加算器が直列接続された場合に、次段へのキャリー入力となる。また、和信号Ｓｉ及びＳｉ＼は、キャリー入力信号と伝搬信号のＸＯＲ演算で生成される。
【００４５】
尚、１ビット加算器１０への入力信号をＡｉ及びＢｉとすると、生成信号Ｇｉ及び伝搬信号Ｐｉは、それぞれ、
Ｇｉ＝Ａｉ＊Ｂｉ（論理積）
【００４６】
【数１】
0004313537.tif 000004
（排他的論理和）
で与えられる。信号Ａｉ、Ｂｉ、Ｇｉ及びＰｉの論理振幅は、Ｖｄｄである。
【００４７】
［４ビット加算器モジュール］
図１１は、本発明の他の実施例によるキャリースキップ型４ビット加算器モジュール２０の構成図である。図１０を参照して説明した１ビット加算器１０を直列に接続することで、図１１に示す４ビット加算器モジュールを容易に構成できる。
【００４８】
キャリーの伝播が各ビットを直列に伝播するキャリー伝播路２１及び２２の遅延を低減するためにキャリー信号のバイパストランジスタ２５及び２６を含むバイパス路２３及び２４を加えて、４ビットのキャリースキップ構成となっている。この際、ビット直列に伝播するキャリー信号とバイパスキャリー信号が衝突して、伝播遅延が増大するのを防ぐために、たとえば、伝播路２１上のトランジスタ１２と、バイパス路２３上のトランジスタ２５とを排他的に制御して、キャリー衝突防止制御を行なっている。
【００４９】
図示された４ビット加算器モジュール２０へのキャリー入力信号Ｃｉｎ及びＣｉｎ＼は、同図では、低振幅ドライバ１（図示せず）を介して与えられる。低振幅ドライバ１が駆動されているときには、低振幅電圧制御されたキャリー入力信号が与えられる。低振幅ドライバ１が駆動されないときには、等化器（等化用のトランジスタ）２７が駆動され、キャリー入力信号Ｃｉｎ及びＣｉｎ＼として、電荷共有された信号が供給される。
【００５０】
また、４ビット加算器モジュール２０のビット毎の生成信号Ｇ０及びＧ０＼、Ｇ１及びＧ１＼、．．．は、たとえば、低振幅トライステートインバータ１３及び等化器１４によって、低振幅電荷再利用型の信号として供給される。
【００５１】
４ビット加算器モジュール２０内を伝播するキャリー信号は低振幅信号であるが、等化用のトランジスタ２７は、すべての低振幅ノードには設けず、低振幅ドライバ１の出力側だけに設けている。これは、パストランジスタが相補信号によって制御されるため、パストランジスタのどちらか一方のソースをショートすれば十分であるからである。また、図１１では最終段の差動センスアンプ型ラッチは省略されている。
【００５２】
キャリー信号は、この回路内を伝搬し、ＣｏｕｔとＣｏｕｔ＼の間の差電圧は増幅され、検知増幅器フリップフロップ（図示せず）にラッチされる。Ｐ０Ｐ１Ｐ２Ｐ３によってゲート制御されたバイパストランジスタと、ローカルキャリー回路との間には、競合関係が存在しないことに注意する必要がある。各ビットの和信号は、パスゲートＸＯＲによって生成され、検知増幅器フリップフロップ（図示せず）にラッチされる。
【００５３】
［マルチビット加算器］
上述の本発明の実施例による４ビット加算器モジュールを更に直列接続することにより、任意のビット数のマルチビット加算器５０を構成することができる。図１２は、このような本発明の一実施例によるマルチビット加算器の構成図である。図１２に示されたマルチビット加算器５０は、全振幅の相補型キャリー入力信号を受け、低振幅の相補型キャリー入力信号を生成する低振幅ドライバ４０と、その後に続く、直列接続された４ビット加算器モジュール２０と、を含む。各４ビット加算器モジュール２０の出力は、差動センスアンプ型ラッチ回路３０へ供給され、全振幅型のビット加算結果Ｓｉ及びＳｉ＼を生じる。キャリー出力信号Ｃｏｕｔ及びＣｏｕｔ＼も差動センスアンプ型ラッチ回路３０を介して出力される。
【００５４】
各４ビット加算器モジュール２０間を伝播する内部的なキャリー信号は、低振幅型の信号である。
【００５５】
より大きな幅を持った加算器を構成する際、高速化のためには、キャリーのバイパス経路を多重化する必要があるが、モジュール化の容易さや他の方式との比較の容易さという観点から、本発明の更なる実施例では、この４ビット加算器モジュールを１６個直列に接続することにより、６４ビット加算器を０．０８μｍＳＯＩテクノロジーで設計した。本実施例の６４ビット加算器は、モジュールの構造により３２ビット加算器としても評価することができる。図１３は、本発明の更なる実施例による６４ビット加算器モジュールのチップ写真である。浮動ボディＳＯＩを使用した加算器の大きさは、２３μｍ×８４０μｍである。
【００５６】
［ＳＯＩ装置への適用］
ＬＳＤＤ方式及びＬＳＣＲ方式ともにバルクＣＭＯＳ、ＳＯＩ−ＣＭＯＳのどちらでも設計することができる。しかしながら、両者とも論理動作には直列パストランジスタを多用する。このため、バルクＣＭＯＳではパスゲートトランジスタのウェル電位が固定され、ボディ効果のための閾値電圧が高くなり、遅延が増大する。
【００５７】
一方、フローティングボディのＳＯＩを用いることによってウェル電位がソースとのカップリングによって高くなり、ボディ効果を低減して、遅延の増加を抑えることができる。０．０８μｍＳＯＩデバイスで設計した６４ビット加算器の遅延時間をボディコンタクト付で設計した場合とフローティングボディで設計した場合で比較した結果を図１４に示す。
【００５８】
６４ビット加算器では２１個のトランジスタが直列に接続されるパスがクリティカルパスとなる。シミュレーションでは、ボディコンタクトを取るために必要な、余分の容量は含まれていないため、この比較はボディ効果の影響のみを評価していることになる。同図より、電源電圧１．３Ｖで１３％、電源電圧０．９Ｖで２４％の遅延時間の改善が見られることがわかる。
【００５９】
一方、フローティングボディのＳＯＩでは、ボディ電位が過去の履歴を反映して大きく変動する、いわゆるヒストリ（history）効果が知られている。特にパストランジスタ論理を全振幅（フルスイング）でスタティックな論理で使用すると、ソース電位、ドレイン電位ともに接地電位から電源電位までの範囲で動くため、ボディ電位の変動が大きくヒストリ効果による遅延時間変動の範囲が広いことが知られている。
【００６０】
本発明の低振幅電荷再利用方式の場合、サイクル毎に等化（イコライゼーション）動作によって、パスゲートトランジスタのソース、ドレイン電位がほぼ同一の電位にリセットされる動作を繰り返すこと、ソース、ドレインの電位変動範囲が接地電位からＶｄｄ−Ｖｔｈに制限されていることなどにより、ヒストリ効果による遅延時間変動、すなわち、動作速度のばらつきを小さくすることができる。４ビット加算器のクリティカルパス遅延を５００ＭＨｚで１０００サイクルに亘ってシミュレーションした際のヒストリ効果による遅延時間変動は０．２％以下であることが確かめられた。
【００６１】
［ボディ効果による駆動電流の減少］
次に、ボディ効果についてより詳細に説明する。通常トランジスタの駆動電流はソース（Ｓ）電位とボディ（Ｂ）電位が同電位として計算される。つまりｎＭＯＳではソース電位がグランド電位、ｐＭＯＳではソース電位が電源電位として考えられる。単純なインバータでは確かにこの仮定は正しいが、多入力のＮＡＮＤゲートやＮＯＲゲートのようにトランジスタが直列に接続された場合や、パストランジスタ論理のように直列に接続されたトランジスタをソース側から駆動するような場合、このような仮定は正しくない。たとえば２入力ＮＡＮＤゲートの出力側に近いｎＭＯＳトランジスタのソースノードは、もう一方のトランジスタのドレイン端子に接続されるが、スイッチング動作中、このノードの電位はグランド電位よりも高い電位となる。この時、このトランジスタのボディ電位がグランドに接地されているとするとこのトランジスタのソース電位はボディ電位よりも高い電位となり、実効的にボディ電位が逆バイアスでソース電位に対して負電位にバイアスされる。さらに、ゲート−ソース電位も通常印加される電圧より小さくなるため、この２つの効果によってトランジスタの駆動電流が減少する。
【００６２】
［ＳＯＩにおけるボディ効果］
ＳＯＩでは構造上、ボディ端子を取り出すことが難しい。仮に取り出せたとしても取り出すための構造による面積増加や、寄生容量の増加などを伴う。このため、一般には、ボディをフローティング状態のままにするフローティングボディタイプのＳＯＩが多く用いられる。フローティングボディタイプのＳＯＩでは、ソース−ボディ間やドレイン−ボディ間のＰＮ接合のリーク電流や、チャネルに電流が流れたときにドレイン端で発生する少数キャリヤ電流（いわゆる基盤電流）、さらに、ボディとゲート、ボディとソース、及び、ボディとドレインにそれぞれ存在する寄生容量によるカップリング効果などによって、ボディ電位が決まる。しかしながら、ボディ電位は一定ではなく、トランジスタの状態によって大きく変化する。変化する速さはリーク電流などによる、比較的ゆっくりした変動要因では通常μｓのオーダーとなり、容量カップリングによる変動はｐｓのオーダーとなる。μｓオーダーのゆっくりしたボディ電位の変動は、回路動作にとっては、スイッチングの特性（遅延など）が毎回変化する現象となって現れる。このため、回路動作が、その回路の以前の履歴に依存するという意味で、ヒストリ効果を持つ。このヒストリ効果の大きさは、ボディ電位の変動の大きさに依存する。ボディ電位の変動は、他の端子の電位の変動に依存するため、他の端子の変動幅が大きい回路ほど、ヒストリ効果が大きくなる。特に、パスゲート構造のトランジスタでは、ソース、ドレインともに接地電位から電源電位まで変動するため、ヒストリ効果が（縦積み回路と比較して）大きくなる。
【００６３】
［本発明の低振幅電荷再利用技術をＳＯＩトランジスタへ適用した場合のヒストリ効果]
本発明の実施例では、次の２つの特長により、ヒストリ効果を低減できると期待される。
【００６４】
第一に、論理動作を行うｎＭＯＳトランジスタネットワークがパスゲートで構成されるが、ソースおよびドレイン電位が低振幅動作するため、ボディ電位の変動幅を小さくできる。
【００６５】
第二に、パスゲートのソース及びドレイン電位は回路動作前の等化動作によって、毎回ほぼ同等の電位にリセットされるため、回路動作前の電位変動幅を小さくできる。
【００６６】
【実施例】
［加算器の比較］
本発明の低振幅電荷再利用方式による３２ビット加算器を、他のアーキテクチャ、他の回路方式の加算器と比較した結果について説明する。この比較例では、４ビット毎のキャリースキップ方式を採用し、４ビットのモジュールを直列に接続しているため、ビット幅が大きくなると遅延時間が急激に大きくなる。また、３２ビット以上の幅を持つ加算器には多重バイパスのキャリースキップ機構などを追加する必要がある。
【００６７】
本例では、以下の４タイプの３２ビット加算器について、速度、消費電力の点から比較した。
【００６８】
（１）直列ＣＬＡ方式：８個の４ビットＣＬＡ（キャリー・ルック・アヘッド）加算器を直列接続した加算器である。回路方式は従来のスタティックＣＭＯＳを採用する。この方式は、アーキテクチャとしては、本発明の実施例による加算器と同等であり、回路方式に従来の全振幅（フルスイング）型ＣＭＯＳを使用した。
【００６９】
（２）マルチレベルＣＬＡ方式：４ビットＣＬＡと８ビットＣＬＡを組み合わせた従来型のＣＬＡ方式の加算器である。回路方式は（１）と同じ全振幅のＣＭＯＳである。本方式は、直列ＣＬＡと区別するため、マルチレベルＣＬＡ方式と呼ぶ。
【００７０】
（３）ＬＳＤＤ方式：ＬＳＤＤ方式の３２ビット加算器である。４ビットのキャリースキップ加算器を８個直列につなげた構成を持つ。アーキテクチャとしては、本発明の実施例による加算器と同等であり、信号駆動方法が異なる。
【００７１】
（４）ＬＳＣＲ方式：本発明の低振幅電荷再利用方式による３２ビット加算器である。４ビット加算器モジュールを８個直列に接続した構成を持つ。
【００７２】
図１５は各加算器の遅延時間の電源電圧依存性を示すグラフであり、図１６は各加算器の消費電力の電源電圧依存性を示すグラフである。消費電力の評価には入力として擬似乱数を使用し、クロック周期１００ＭＨｚで行なった。図１５及び１６からわかるように、遅延時間は、直列ＣＬＡが最も遅く、他の加算器は、ほぼ同程度の遅延時間であることがわかる。また、消費電力は、マルチレベルＣＬＡが最も大きく、直列ＣＬＡが最も小さい。
【００７３】
図１５及び１６には、４つの加算器の評価結果がまとめられている。直列ＣＬＡでは、消費電力を抑えることができるが、遅延時間の増大を招き、マルチレベルＣＬＡでは、遅延時間を抑えることができるが、消費電力が大きくなってしまうことがわかる。すなわち、従来型全振幅のＣＭＯＳ加算器では、遅延時間と消費電力の両者を共に小さくすることが難しい。一方、低振幅ＣＭＯＳを採用したＬＳＤＤ方式及びＬＳＣＲ方式の加算器では、遅延時間と消費電力を両立させることが可能であることがわかる。特に、電荷再利用技術を採用したＬＳＣＲ方式は、マルチレベルＣＬＡと比較して４９％%の電力の削減ができ、ＬＳＤＤ方式と比較しても１０％の電力削減ができる。
【００７４】
図１７は、ＬＳＤＤ方式と、ＬＳＣＲ方式の消費電力の各部分の比較を示すグラフである。消費電力は、クロック駆動部分、制御信号生成の全振幅信号部分、及び、低振幅信号部分に大別される。この中で低振幅信号部分の消費電力が、電荷再利用技術の採用により２４％削減された。このため、消費電力全体としては１０％が削減された。電荷再利用による消費電力削減が５０％に満たなかったのは主として、新たに追加されたトランジスタの寄生部分からの寄与が原因と考えられる。
【００７５】
以上の通り、本発明は、低振幅論理回路と電荷再利用技術を用いた新しい低消費電力回路技術を提案した。本発明の技術は、電源電圧を下げずに電圧振幅だけを下げることで、遅延時間に対するペナルティなしに消費電力を削減することが可能である。また、回路技術を加算器に適用して、性能を他の方式と比較、評価した。この結果、従来の全振幅のＣＭＯＳ技術では、遅延時間と消費電力の両者を小さく抑えることは難しいが、低振幅論理回路技術を適用した回路では、両者を両立できることがわかった。また、電荷再利用技術の適用により従来型低振幅論理回路技術と比較して、全体として１０％の電力削減が可能である。
【００７６】
【発明の効果】
本発明によれば、スタティック型ドライバ回路により、電源電圧を維持したまま振幅電圧を低減し、かつ、電荷再利用回路によって、電源から供給される電荷を半分に抑えることができるので、回路速度を低下させることなく、ＣＭＯＳ回路装置の消費電力を低減させることができる。また、ドライバ回路がスタティック型であるため、全てのネット又は信号が、論理の評価中に安定しているので、全てのパスが他のネットからのカップリングに対して頑強性を備えたＣＭＯＳ回路装置が実現できる。
【図面の簡単な説明】
【図１】低振幅電圧駆動技術の概念図である。
【図２】電荷再利用技術の概念図である。
【図３】従来技術によるＸＯＲゲートの構成図である。
【図４】本発明の一実施例による低振幅電荷再利用型ＸＯＲゲートの構成図である。
【図５】従来技術のＬＳＤＤ方式による動作タイミング図である。
【図６】本発明の一実施例による低振幅電荷再利用回路の動作タイミング図である。
【図７】本発明による低振幅ドライバの第１実施例の構成図である。
【図８】本発明による低振幅ドライバの第２実施例の構成図である。
【図９】本発明による低振幅ドライバの第３実施例の構成図である。
【図１０】本発明による１ビット加算器の実施例の構成図である。
【図１１】本発明の一実施例によるキャリースキップ型４ビット加算器モジュールの構成図である。
【図１２】本発明の一実施例によるマルチビット加算器の構成図である。
【図１３】本発明の一実施例による６４ビット加算器のチップ構造図である。
【図１４】ボディコンタクト付き設計とフローティングボディ設計の３２ビット加算器の増加遅延速度を比較するグラフである。
【図１５】加算器の遅延時間の電源電圧依存性を示すグラフである。
【図１６】加算器の消費電力の電源電圧依存性を示すグラフである。
【図１７】ＬＳＤＤ方式とＬＳＣＲ方式の消費電力の比較を示すグラフである。
【符号の説明】
１，１３，４０    低振幅ドライバ
２，１１    パスゲート
３，１４    等化器
８    ＸＯＲゲート回路
１０    １ビット加算器
１２，２５，２６    キャリー衝突防止制御用トランジスタ
２１，２２    キャリー伝播路
２３，２４    キャリーバイパス路
２０    ４ビット加算器モジュール
３０    差動センスアンプ型ラッチ回路
５０    マルチビット加算器
【図１】
0004313537.tif 000005
【図２】
0004313537.tif 000006
【図３】
0004313537.tif 000007
【図４】
0004313537.tif 000008
【図５】
0004313537.tif 000009
【図６】
0004313537.tif 000010
【図７】
0004313537.tif 000011
【図８】
0004313537.tif 000012
【図９】
0004313537.tif 000013
【図１０】
0004313537.tif 000014
【図１１】
0004313537.tif 000015
【図１２】
0004313537.tif 000016
【図１３】
0004313537.tif 000017
【図１４】
0004313537.tif 000018
【図１５】
0004313537.tif 000019
【図１６】
0004313537.tif 000020
【図１７】
0004313537.tif 000021