(57)【特許請求の範囲】
【請求項１】
Ｐ型シリコン基板上の第一の領域に膜厚が６０ｎｍ以下である第一の酸化膜が配置され、
前記第一の領域における前記第一の酸化膜を介して１５０ＫｅＶ以上の加速エネルギーで31Ｐ+をイオン注入した不純物拡散領域が配置され、
前記第一の領域内における第二の領域に膜厚が３０ｎｍ以下である第二の酸化膜が配置され、
少なくとも前記第二の領域における前記第二の酸化膜を覆って電極が配置されたことを特徴とする半導体集積回路の容量。
【請求項２】
前記第二の領域は前記第一の領域の一部に設けられ、前記電極はポリシリコンであり、
前記不純物拡散領域が容量の一方の電極であり、前記ポリシリコンが容量の他方の電極であり、
前記容量に蓄積される電荷は、前記第二の酸化膜の両側に蓄積されることを特徴とする請求項１に記載の半導体集積回路の容量。
【請求項３】
前記第一の酸化膜及び第二の酸化膜はいずれも５ｎｍ以上の膜厚であることを特徴とする請求項１に記載の半導体集積回路の容量。
【請求項４】
Ｐ型シリコン基板の表面を熱酸化して少なくとも第一の領域に６０ｎｍ以下の第一の酸化膜を形成する工程と、
フォトリソグラフィー技術を用いて前記第一の領域における前記第一の酸化膜を介して加速エネルギーを１５０ＫｅＶ以上として31Ｐ+をイオン注入する工程と、
前記半導体基板をアニールする工程と、
フォトリソグラフィー技術によって前記第一の領域内の前記第一の酸化膜をエッチングによって除去して、前記第一の領域内に第二の領域を形成する工程と、
前記Ｐ型シリコン基板を熱酸化して前記第二の領域に３０ｎｍ以下の第二の酸化膜を形成する工程と、
フォトリソグラフィー技術によって少なくとも前記第二の領域における前記第二の酸化膜を覆って電極を形成する工程と
を有することを特徴とする半導体集積回路の容量製造方法。
【請求項５】
前記第二の領域を形成する工程では、前記第一の領域における一部の前記第一の酸化膜をエッチングし、
前記電極を形成する工程では、前記電極をポリシリコンで形成することによって、前記不純物拡散領域を容量の一方の電極とし、前記ポリシリコンを容量の他方の電極として、蓄積される電荷が前記第二の酸化膜の両側に蓄積されるように形成することを特徴とする請求項４に記載の半導体集積回路の容量製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の容量及びその製造方法に関し、さらに詳しくは、ＭＯＳ構造の容量及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路において、多くのケースで容量が使用される。例えば、Ｄ−ＲＡＭでは容量がマトリクス状に配置され、デジタル信号を記憶するのに使用されている。また、固体撮像素子などでは、一次的に信号電荷を蓄積するために容量が使用されている。
【０００３】
このような半導体集積回路に配置される容量の構造には幾つか提案されている。例えば、配線などに使用する金属を二層に配置してこれを電極としその間を絶縁膜で互いに絶縁したものが挙げられる。また、シリコン基板を第一の電極とし、配線に使用する金属やポリシリコンを第二の電極としその間を酸化膜で絶縁したいわゆるＭＯＳ構造のものも提案されている。前者は多層メタルプロセスが必要なのに対して、後者は単層メタルプロセスでも形成することが可能である。
【０００４】
ところで、近年、半導体集積回路は微細化が進められている。容量においても微細化が求められており、ＭＯＳ構造の容量は、容量値を保ったまま面積を小さくするために酸化膜厚を薄くすることが行われている。
また、容量を高速に充放電するために酸化膜下の半導体の不純物濃度は高められ、低抵抗にされる。
【０００５】
ただし、酸化膜厚を薄くすると絶縁破壊耐圧が小さくなるので、ＭＯＳトランジスタのゲートや配線下等の比較的高耐圧が要求される部分では酸化膜を厚くし、ＭＯＳ容量の部分では酸化膜を薄くする事によって、ＭＯＳトランジスタなどに悪影響を与えることなくＭＯＳ容量を微細化することがなされている。
図７は、従来の半導体集積回路の容量平面図、図８は図７のＢ−Ｂ’部分断面図である。Ｐ型Ｓｉ基板２０１の表面にＮ型拡散層２０２が形成され、Ｎ型拡散層２０２内には金属配線とオーミックコンタクトを取るためのＮ＋型拡散層２０３が形成されている。また、Ｓｉ基板表面には厚い酸化膜２０４と薄い酸化膜２０５が形成されている。薄い酸化膜２０５はＮ型拡散層２０２上の一部に設置され、その上はＮ＋型ポリシリコン２０６に覆われている。Ｎ＋型拡散層２０３にはアルミ配線２０７が接続されている。
【０００６】
Ｎ型拡散層２０２は容量の一方の電極であり、Ｎ＋型ポリシリコン２０６は、容量の他方の電極である。電荷は、薄い酸化膜２０５の両側に配置されたこれらの電極に蓄積される。Ｎ型拡散層２０２に蓄積される電荷は、アルミ配線２０７及びＮ＋型拡散層２０３を介して入出力される。単に電極としての機能だけを必要とするなら、Ｎ型拡散層２０２は不要であり、シリコン基板をそれに代えて使用しても構わない。しかし、容量を高速に充放電するには、この部分の抵抗を下げるのが好ましい。また、シリコン基板の不純物濃度が低いとバイアス条件によってはシリコン基板の表面が空乏化し、容量値が変化してしまう。この点からも高濃度のＮ型拡散層２０２を設けるのが好ましい。
【０００７】
なお、Ｎ型拡散層２０２内には、後に説明するイオン注入によって生じた二次欠陥２０８が存在する。
図９から図１２は、従来の半導体集積回路の容量製造方法の各工程における容量断面図である。これらの図を参照して製造方法を説明する。
まず、Ｐ型シリコン基板２０１を熱酸化して厚い酸化膜２０４を形成し、次にフォトリソグラフィー技術によって、Ｎ型拡散層２０２を形成する領域を開口するようにフォトレジスト２０９を設ける。そして、加速エネルギー１００ＫｅＶ、ドーズ量５×１０14ｃｍ-2の条件で、イオン注入法に従い31Ｐ+を開口部に注入する（図９）。
【０００８】
フォトレジスト２０９を剥離した後、９００度Ｃで３０分間アニールすることによりイオン種31Ｐ+を活性化させ、拡散層２０２を形成する。次に、フォトリソグラフィー技術によって、薄い酸化膜２０５を形成する部分が開口するようにフォトレジスト２１０を設ける。次いで、これをマスクとして厚い酸化膜２０４をエッチングにより除去する。この状態を示したのが図１０である。
【０００９】
フォトレジスト２１０を剥離した後、上記の工程で厚い酸化膜２０４を除去した領域に熱酸化によって薄い酸化膜２０５を形成する。次に、Ｎ＋型ポリシリコン２０６を減圧ＣＶＤにより堆積し、フォトリソグラフィー技術によって、薄い酸化膜２０５を覆う部分にフォトレジスト２１１を形成する（図１１）。
このフォトレジスト２１１をマスクとしてＮ＋型ポリシリコン２０６をエッチングする。残留するＮ＋型ポリシリコン２０６は、容量素子の２つの電極の内の一方の電極となる。フォトレジスト２１１を剥離した後、フォトリソグラフィー技術及びイオン注入法に従い、Ｎ型拡散層２０２内に31Ｐ+を注入する。次いで、９５０度Ｃで３０分間アニールしすることによりイオン種31Ｐ+を活性化させ、Ｎ＋型拡散層２０３を設ける。
【００１０】
次に、周知の配線形成技術によってＮ＋型拡散２０３にアルミ電極２０７を接続して図７、図８に示された容量が完成する。
【００１１】
【発明が解決しようとする課題】
従来の半導体集積回路の容量は、上記のようにＮ型拡散層２０２を低インピーダンスにし、拡散層の空乏化を防ぐために、一般的には１×１０14ｃｍ-2以上のイオン注入が行われる。ところで、イオン注入を行うと、半導体基板に結晶欠陥（二次欠陥）が発生する。この結晶欠陥は、アニール処理による再結晶化により消滅することが知られている。しかしながら、注入量が１×１０14ｃｍ-2のように高濃度であると、アニール処理を行っても完全に再結晶化せず、結晶欠陥が残留する。結晶欠陥が残留したままその上に薄い酸化膜を形成すると、酸化膜に微細な凹凸が生じることにより膜質が悪くなり、耐圧不良が発生するという問題があった。
【００１２】
本発明はこの点に鑑みてなされたものであり、高濃度にイオン注入した基板上に形成した酸化膜を誘電体として用いた容量素子の絶縁不良を防止する事を目的とする。
【００１３】
【課題を解決するための手段】
請求項１の半導体集積回路の容量は「Ｐ型シリコン基板上の第一の領域に膜厚が６０ｎｍ以下である第一の酸化膜が配置され、前記第一の領域における前記第一の酸化膜を介して１５０ＫｅＶ以上の加速エネルギーで31Ｐ+をイオン注入した不純物拡散領域が配置され、前記第一の領域内における第二の領域に膜厚が３０ｎｍ以下である第二の酸化膜が配置され、少なくとも前記第二の領域における前記第二の酸化膜を覆って電極が配置された」ことを特徴とする。
【００１４】
１５０ＫｅＶ以上の加速エネルギーで膜厚が６０ｎｍ以下の酸化膜で覆われている半導体中に、不純物をイオン注入してアニールすると、その拡散領域は、残留欠陥が生じにくいことが本発明者により突き止められた。その理由は定かではない。しかし、二次欠陥が残留するメカニズムは、酸化膜から酸素原子が基板内に弾かれる量と不純物の注入量（ドーズ量）によって変化するという説がある（Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  ｖｏｌ．２７，Ｎｏ．１２，Ｄｅｃｅｍｂｅｒ，１９９８，ｐｐ２２０９〜２２１７）。
【００１５】
この説に従えば、本発明では酸化膜厚と加速エネルギーが最適化されているため、イオン注入によって生じた結晶欠陥がほぼ完全に消滅すると推定される。そして、残留する結晶欠陥が低減されているため、この上の酸化膜厚をこれまで以上に薄膜化して容量を作成しても、高耐圧を保持できるのである。また、イオン種によっても、残留する結晶欠陥の密度が異なる。イオン種が31Ｐ+であるなら、ほぼ完全に再結晶化される。
請求項２の半導体集積回路の容量は、請求項１に記載の容量において「前記第二の領域は前記第一の領域の一部に設けられ、前記電極はポリシリコンであり、  前記不純物拡散領域が容量の一方の電極であり、前記ポリシリコンが容量の他方の電極であり、前記容量に蓄積される電荷は、前記第二の酸化膜の両側に蓄積される」ことを特徴とする。
【００１６】
請求項３の半導体集積回路の容量は、請求項１に記載の容量において「前記第一の酸化膜及び第二の酸化膜はいずれも５ｎｍ以上の膜厚である」ことを特徴とする。元々、この酸化膜は、プロテクト酸化膜と称されており、各種プロセスによるシリコン結晶へのダメージを防いだり、アニール中にシリコンにドープした不純物が失われることを防ぐ役目を持つ。しかし、鋭意研究の結果、５ｎｍ以上あれば、その目的は十分果たせることを突き止め、発明に至った。
【００１７】
請求項４の容量製造方法は「Ｐ型シリコン基板の表面を熱酸化して少なくとも第一の領域に６０ｎｍ以下の第一の酸化膜を形成する工程と、フォトリソグラフィー技術を用いて前記第一の領域における前記第一の酸化膜を介して加速エネルギーを１５０ＫｅＶ以上として31Ｐ+をイオン注入する工程と、前記半導体基板をアニールする工程と、フォトリソグラフィー技術によって前記第一の領域内の前記第一の酸化膜をエッチングによって除去して、前記第一の領域内に第二の領域を形成する工程と、前記Ｐ型シリコン基板を熱酸化して前記第二の領域に３０ｎｍ以下の第二の酸化膜を形成する工程と、フォトリソグラフィー技術によって少なくとも前記第二の領域における前記第二の酸化膜を覆って電極を形成する工程とを有する」ことを特徴とする。
【００１８】
請求項５の容量製造方法は、請求項４の容量製造方法において「前記第二の領域を形成する工程では、前記第一の領域における一部の前記第一の酸化膜をエッチングし、前記電極を形成する工程では、前記電極をポリシリコンで形成することによって、前記不純物拡散領域を容量の一方の電極とし、前記ポリシリコンを容量の他方の電極として、蓄積される電荷が前記第二の酸化膜の両側に蓄積されるように形成する」ことを特徴とする。
【００１９】
【発明の実施の形態】
図１は、本発明の実施の形態に係る半導体回路の容量平面図、図２は、図１のＡ−Ａ’部分断面図である。Ｐ型Ｓｉ基板１０１の表面にＮ型拡散層１０２（第一の領域）が形成され、Ｎ型拡散層１０２内には金属配線とオーミックコンタクトを取るためのＮ＋型拡散層１０３が配置されている。また、Ｓｉ基板表面には厚さ５０ｎｍの第一の酸化膜１０４と厚さ１５ｎｍの第二の酸化膜１０５が配置されている。第二の酸化膜１０５はＮ型拡散層１０２上の一部（第二の領域）に設置され、その上はＮ＋型ポリシリコン１０６に覆われている。Ｎ＋型拡散層１０３にはアルミ配線１０７が接続されている。
【００２０】
Ｎ型拡散層１０２は容量の一方の電極であり、Ｎ＋型ポリシリコン１０６は、容量の他方の電極である。電荷は、薄い酸化膜１０５の両側に蓄積される。Ｎ型拡散層１０２に蓄積される電荷は、アルミ配線１０７及びＮ＋型拡散層１０３を介して入出力される。Ｎ型拡散層１０２は第一の領域を低抵抗にして容量が高速読み出しに適するようにされると共に、シリコン表面が空乏化して容量値が変化するのを防ぐように設けられる。なお、１０８は結晶欠陥が再結晶化された領域を示している。
【００２１】
図３から図６は、本発明による半導体集積回路の容量製造方法の各工程における容量断面図である。これらの図を参照して製造方法を説明する。
まず、Ｐ型基板１０１を熱酸化して厚さ５０ｎｍの第一の酸化膜１０４を形成し、次にフォトリソグラフィー技術によって、Ｎ型拡散層１０２を形成する領域を開口するようにフォトレジスト１０９を設ける。そして、加速エネルギー１７０ＫｅＶでドーズ量５×１０14ｃｍ-2の条件で、イオン注入法に従い31Ｐ+を開口部に注入する（図３）。
【００２２】
フォトレジスト１０９を剥離した後、９００度Ｃで３０分間アニールすることによりイオン種の31Ｐ+を活性化させてＮ型拡散層１０２を形成する。次に、フォトリソグラフィー技術によって、後述する第二の酸化膜１０５を形成する部分が開口するようにフォトレジスト１１０を設ける。次いで、これをマスクとしてこの部分の第一の酸化膜１０４をエッチングにより除去する。この状態を示したのが図４である。
【００２３】
フォトレジスト１１０を剥離した後、上記の工程で第一の酸化膜１０４を除去した領域（第二の領域）に、熱酸化によって厚さ１５ｎｍの第二の酸化膜１０５を形成する。次に、Ｎ＋型ポリシリコン１０６を減圧ＣＶＤにより堆積し、フォトリソグラフィー技術によって、第二の酸化膜１０５を覆う部分にフォトレジスト１１１を形成する（図５）。
【００２４】
このフォトレジスト１１１をマスクとしてＮ＋型ポリシリコン１０６をエッチングする。残留するＮ＋型ポリシリコン１０６は、容量素子の２つの電極の内の一方の電極となる。フォトレジスト１１１を剥離した後、フォトリソグラフィー技術及びイオン注入法によって、Ｎ型拡散層１０２内に31Ｐ+を注入する。次いで、９５０度Ｃで３０分間アニールすることによりイオン種31Ｐ+を活性化させ、Ｎ＋型拡散層１０３を設ける。
【００２５】
次に、周知の配線形成技術によってＮ＋型拡散１０３にアルミ電極１０７を接続して図１、図２に示された本発明に係る半導体集積回路の容量が完成する。
本発明では、イオン注入条件と酸化膜耐圧不良の発生との関係を調べることによって耐圧不良の発生しない条件を見出した。本発明では、イオン注入の２次欠陥１０８が無いか、或いは極低密度にしか存在しないと推測される。
【００２６】
本発明に従って容量素子を作成し酸化膜耐圧を測定したところ、従来は不良発生率が７％であったが、０％に改善された。
【００２７】
【発明の効果】
以上詳述したとおり、本発明によれば高濃度のイオン注入を行っても、その後のアニールにより結晶欠陥が確実に再結晶化され、残留欠陥を低減することができる。従って、高濃度のイオン注入を施した拡散部上に良好な膜質の酸化膜を形成することができ、このため、酸化膜をより薄膜化しても、耐圧の良好な容量素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体回路の容量平面図である。
【図２】図１のＡ−Ａ’部分断面図である。
【図３】本発明による半導体集積回路の容量製造方法の各工程における容量断面図である。
【図４】本発明による半導体集積回路の容量製造方法の各工程における容量断面図である。
【図５】本発明による半導体集積回路の容量製造方法の各工程における容量断面図である。
【図６】本発明による半導体集積回路の容量製造方法の各工程における容量断面図である。
【図７】従来の半導体集積回路の容量平面図である。
【図８】図７のＢ−Ｂ’部分の断面図である。
【図９】従来の半導体集積回路の容量製造方法の各工程における容量断面図である。
【図１０】従来の半導体集積回路の容量製造方法の各工程における容量断面図である。
【図１１】従来の半導体集積回路の容量製造方法の各工程における容量断面図である。
【図１２】従来の半導体集積回路の容量製造方法の各工程における容量断面図である。
【符号の説明】
１０１、２０１・・・Ｐ型半導体基板
１０２、２０２・・・Ｎ型拡散層
１０３、２０３・・・Ｎ＋型拡散層
１０４、１０５・・・第一の酸化膜
１０６、２０６・・・Ｎ＋型ポリシリコン
１０７、２０７・・・Ａｌ配線
１０８・・・結晶欠陥消滅部分
１０９，１１０，１１１・・・フォトレジスト
２０４・・・厚い酸化膜
２０５・・・薄い酸化膜
２０８・・・イオン注入による結晶欠陥
２０９，２１０，２１１・・・フォトレジスト
【図１】
0004244396.tif 000002
【図２】
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【図３】
0004244396.tif 000004
【図４】
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【図５】
0004244396.tif 000006
【図６】
0004244396.tif 000007
【図７】
0004244396.tif 000008
【図８】
0004244396.tif 000009
【図９】
0004244396.tif 000010
【図１０】
0004244396.tif 000011
【図１１】
0004244396.tif 000012
【図１２】
0004244396.tif 000013