(57)【特許請求の範囲】
【請求項１】
電気的及び電磁的な障害の影響を抑圧する、出力段（６）のための入力回路において、
ａ）信号入力側（Ｉ）を有しており、該信号入力側（Ｉ）は、制御信号を伝送する信号線路（３）に接続されており、
ｂ）信号出力側（Ｏ）を有しており、該信号出力側（Ｏ）は、制御すべき出力段（６）に接続されており、
ｃ）アース端子を有しており、
ｄ）制御端子（４）と信号端子と出力端子を備えた第１のスイッチング段（１）を有しており、前記制御端子（４）は、信号入力側（Ｉ）の電位とアース端子の間で分圧器（Ｒ２，Ｒ３）に接続され、前記信号端子は信号線路（３）に接続されており、
ｅ）制御端子（５）と信号端子と出力端子を備えた第２のスイッチング段（２）を有しており、前記制御端子（５）は第１のスイッチング段（１）の出力端子に接続されており、前記信号端子は信号線路（３）に接続され、前記出力端子は信号出力側（Ｏ）に接続されており、
ｆ）前記第１のスイッチング段（１）が第１の閾値（Ｕｉｎ１）を上回った場合、そして前記第２のスイッチング段（２）が第２の閾値（Ｕｉｎ２）を上回った場合には、そのつどの出力端子における電位が信号入力側（Ｉ）の電位に追従する第１の状態から、そのつどの出力端子における電位がアースに引き込まれる第２の状態に切換わり、
前記第１の閾値（Ｕｉｎ１）は、第２閾値（（Ｕｉｎ２）よりも高く、
ｇ）前記第１のスイッチング段（１）は、第１の抵抗（Ｒ５）と第１のトランジスタ（Ｔ１）を含んでおり、第２のスイッチング段（２）は第２の抵抗（Ｒ６）と第２のトランジスタ（Ｔ２）を含んでおり、この場合各トランジスタのコレクタと各信号端子の間にはそれぞれ抵抗が接続されており、さらに各トランジスタのエミッタはアースに接続されており、さらに、
ｈ）前記第２のスイッチング段（２）は、第４のトランジスタ（Ｔ４）を含んでおり、該第４のトランジスタ（Ｔ４）のコレクタは、第２のスイッチング段の信号端子に接続されており、前記トランジスタ（Ｔ４）のベースは、第２のトランジスタ（Ｔ２）のコレクタによって制御され、前記トランジスタ（Ｔ４）のエミッタは第２のスイッチング段の出力端子を形成していることを特徴とする入力回路。
【請求項２】
前記第１のスイッチング段（１）は、第３のトランジスタ（Ｔ３）を含んでおり、該第３のトランジスタ（Ｔ３）のベースは、当該スイッチング段の制御端子（４）を形成し、前記第３のトランジスタ（Ｔ３）のエミッタは、第１のトランジスタ（Ｔ１）のベースを制御している、請求項１記載の入力回路。
【請求項３】
前記第４のトランジスタ（Ｔ４）のベースとアースの間に抵抗（Ｒ９）が設けられている、請求項１記載の入力回路。
【請求項４】
前記分圧器は、種々異なる温度係数を備えた抵抗（Ｒ２；Ｒ３）を有している、請求項１記載の入力回路。
【請求項５】
第２の閾値電圧（Ｕｉｎ１）は、半導体境界層過渡電圧の領域にあり、第１の閾値電圧（Ｕｉｎ２）は２Ｖよりも大きい、請求項１から４いずれか１項記載の入力回路。
【請求項６】
前記回路は、モノリシックに集積化されている、請求項１から５いずれか１項記載の入力回路。
【発明の詳細な説明】
【０００１】
本発明は、例えば信号線路内で電磁的な誘導現象によって形成され得る障害パルスの抑圧のために、信号線路と、信号によって制御された出力段の間に挿入される、出力段のための入力回路に関している。
【０００２】
従来技術
無視できないような長さの電気的線路を介して入力段を制御する際には、“所望の制御”と、当該線路において例えば電磁的誘導現象の形態で現れる障害量とを区別しなければならない問題が常に生じる。最初の段階では出力段は、線路からの電流をピックアップしなければならない。そして次の第２の段階では出力段は障害的に付加されたノイズ信号を無視しなければならない。このような問題の領域は、“電磁整合性(EMC)”の概念のもとで公知である。所望の電磁整合性は、基本的には出力段に印加される種々異なる電圧レベルの評価によって達成され得る。意図的な制御信号は、通常は所定の適用分野毎に特徴付けられた限界値の上方に存在する所定の電圧昇降幅を有しいる。それに対して電磁的な障害に基づく信号は、比較的僅かな電圧昇降幅を有する。これは障害信号から別の様々な信号に見間違われるようなレベルであって通常は所望の制御信号よりも小さい。例えば自動車のイグニッション出力段のもとでは、３Ｖ以上の電圧を用いた“所望”の制御が行われる。それに対して電気的もしくは電磁的な障害に起因する、そのようなイグニッション出力段の制御線路上の信号は、典型的には２Ｖまでの値を有している。すなわちこのような３Ｖの目標値以下にある電圧のもとでは、イグニッション装置はグローバルな導通制御ができず、障害信号レベルは、特に高温のもとでは、０.１Ａ以上の負荷電流を流すのに十分となり得る。そのため負荷回路における障害の影響が明白となる。
【０００３】
障害信号の抑圧は、そのような出力段のいくつかの離散的な入力側結線が既知である。しかしながらこれはその離散的な構造が故に製造コストがかかり、不都合に多くのスペースを必要とする。
【０００４】
唯一の半導体基板上に集積化されたコンパレータも公知である。これは印加さえた入力信号のレベルが基準値を超えた場合には常に別個の出力信号を発する。そのようなコンパレータは、基準値（前述の点火出力段のケースでは３Ｖ）を超えない発生パルスの全てを抑圧するために、入力段の前に接続される。しかしながらこの種のコンパレータはその目的を果たすためには、給電電圧と、外部から供給される基準電圧が必要である。この離れたところから供給される基準電圧は、有利とは言えない。なぜならこの基準電圧の導入線路も制御線路と同じような障害にさらされるからである。それに対して基準電圧が制御回路で直接形成される場合には、これは製造の手間とコストを高め所要スペースを増加させる。
【０００５】
発明の利点
それに対して請求項１の特徴部分に記載の出力段のための制御回路は次のような利点を有している。すなわち基準電圧が得られなくても信頼性の高い障害信号抑圧が可能となる。それに対して、給電電圧なしで動作し、機能に関しても半導体基板上に容易に集積化可能な構成素子のみを必要とするだけである。
【０００６】
制御回路の信号入力側に信号が印加されない限りは、２つのスイッチング段はその第１の状態におかれる。信号が現れた場合には、信号入力側における電位が増加し、２つの出力端子に追従し、それによってまず上昇電位が信号出力側から送出される。信号入力側における電位の上昇に伴って、第２のスイッチング段の閾値を上回り、これがその第２の状態への移行となる。この場合出力側端子がアースされている。これは信号出力側でもあるので、もはや信号は送出されず、信号入力側に現れるパルスが抑圧される。信号入力側に印加される電位がさらに上昇すると、第１のスイッチング段の閾値も上回り、その出力側がアースに引き込まれる。さらに第２のスイッチング段はその第１の状態に戻され、そこにおいては出力側端子の電位が信号入力側のものに続く。そのため、第１のスイッチング段の閾値を上回る入力信号は、信号出力側から送出され、比較的小さな信号は抑圧される。
【０００７】
各スイッチング段は、１つの抵抗とトランジスタによって簡単な形式で形成されてもよい。その場合は抵抗がトランジスタのコレクタと信号入力側との間に接続され、トランジスタのエミッタはアースに接続される。
【０００８】
第１ないし第２のトランジスタのベースは、第１のないし第２のスイッチング段の制御端子を直接形成してもよい。第１のスイッチング段のケースでは、いずれによせ有利な形で第３のトランジスタが設けられ、そのベースがスイッチング段の制御端子を形成し、そのエミッタは第１のトランジスタのベースを制御する。これによって第１のトランジスタのベースにおける比較的急峻な電位上昇が達成され、それに伴って、第１のスイッチング段の入力信号の上方と下方の閾値の間にある入力信号の正確な分離が達成される。
【０００９】
有利にはさらに第４のトランジスタが第２のスイッチング段の一部として設けられる。そのコレクタは信号入力側に接続されており、そのエミッタは第２のスイッチング段の出力端子を形成し、そのベースは第２のトランジスタのコレクタによって制御される。このトランジスタは、第２のスイッチング段の第１の状態において、エミッタとコレクタ間で導通され、さらに第２の状態においては、制御回路の信号入力側と信号出力側の間の接続を遮断する。
【００１０】
この第４のトランジスタのエミッタは、抵抗を介してアースに接続してもよい。
【００１１】
制御回路の第２の閾値電圧は、その上方で小さな障害信号が効果的に抑圧されるような電圧である。これは有利には可及的に小さくあるべきで有利には半導体境界層の過渡電圧領域にある。第１の閾値電圧は、制御回路の意図的な使用に応じて自由に選択されてもよい。例えば自動車のイグニッション段との結び付きで使用する場合には、この第１の閾値電圧は、有利には２Ｖ以上である。
【００１２】
図面
図面には本発明の実施例が示されており、これは以下の明細書で詳細に説明する。この場合
図１は、本発明による制御回路の第１の構成を示したブロック回路図であり、
図２は、さらなる構成例を示したブロック回路図であり、
図３は、図２による構成の電流/電圧特性曲線を示した図であり、
図４は、さらなる別の有利な構成例を示したブロック回路図である。
【００１３】
実施例
図１に示されている制御回路は、３つの端子と、信号入力側Ｉと、信号出力側Ｏと、アース端子を有している。この信号入力側は、抵抗Ｒ１を介して入力信号線路３に接続されている。この入力信号３には、抵抗Ｒ２，Ｒ３からなる分圧器と、第１のスイッチング段１と、第２のスイッチング段２が接続されている。第１のスイッチング段１は、トランジスタＴ１を含んでおり、このトランジスタＴ１のコレクタは、抵抗Ｒ５を介して入力信号線路３に接続されている。トランジスタＴ１のベースは、当該スイッチング段１の制御端子４を形成しており、この制御端子は分圧器Ｒ２，Ｒ３の中央点に接続されている。またトランジスタＴ１のエミッタはアースに接続されている。第１のスイッチング段の出力端子５は、直接トランジスタＴ１のコレクタに接続されている。
【００１４】
出力端子５は、同時に第２のスイッチング段２の入力端子に接続され、さらに第２のトランジスタＴ２のベースに直接接続されている。この第２のトランジスタＴ２のエミッタもアースに接続されており、そのコレクタは抵抗Ｒ６を介して入力信号線路３に接続され、さらに信号出力側Ｏに直接接続されている。
【００１５】
入力側Ｉへの信号の到来による入力信号線路３上の電位が上昇し始めると、まず抵抗Ｒ６を介して電流が信号出力側Ｏへ流れる。端子５における電位が半導体境界層過渡電圧よりも小さい限り、トランジスタＴ２は非導通状態であり続け、信号出力側Ｏから送出される電流は入力信号によって増加する。出力端子５は、抵抗Ｒ５を介して入力信号線路３に接続されているので、この端子における電位も上昇し、境界層電圧を超えると同時にトランジスタＴ２は導通状態となり、信号出力側Ｏにおける電流は僅かな値まで低下する。この値は、トランジスタＴ２のコレクタ/エミッタ抵抗と、信号出力側Ｏに後置接続される出力段の内部抵抗に依存している。
【００１６】
入力信号線路上の電位がさらに上昇した場合には、制御端子４における電位もトランジスタＴ１が導通し得る値に達する。さらに出力端子５における電位が再び低下し、トランジスタ１は遮断される。そのため抵抗Ｒ６を流れる全ての電流は、信号出力側Ｏを介して出力段に達する。
【００１７】
図２には本発明による制御回路のさらなる構成例が示されており、この構成例は、図１に示されている構成例の第１のスイッチング段１の構造に関して異なっている。ここでの第１のスイッチング段１は、第３のトランジスタＴ３を含んでおり、この第３のトランジスタＴ３のベースは、分圧器Ｒ２，Ｒ３の中央タップに接続されている。また第３のトランジスタＴ３のコレクタは抵抗Ｒ４を介して入力信号線路３に接続されており、エミッタはトランジスタＴ１のベースに直接接続されている。
【００１８】
この制御回路の特性も図２から明らかである。図３には、電流/電圧ダイヤグラムが示されており、その横軸には信号入力側Ｉにおける入力電圧Ｕｉｎがプロットされている。またその縦軸には信号出力側Ｏにおける出力電流ＩＢが示されている。符号“ａ”で示されている図２による回路の特性曲線は、５つのフェーズを有しており、これらはそれぞれＩ〜Ｖで示されている。第１のフェーズI（これは非常に僅かな入力信号に相応する）では、入力電圧Ｕｉｎと出力電流ＩＢが線形的に比例している。第２のフェーズIIでは、出力電流が、入力電圧の増加と共に低下している。このフェーズは、第２のスイッチング段２の第１の状態から第２の状態への遷移期間に相応する。第３のフェーズIIIは、第２のスイッチング段がその第２の状態にあり、そこではトランジスタＴ２が導通している。そのため入力信号は実質的にこのトランジスタを介してアースに流れ込み、もはや信号出力側Ｏには到達しない。出力電流ＩＢは、そのため小さくなる。
【００１９】
フェーズVIは、第１のスイッチング段の第１の状態から第２の状態への遷移期間に相応する。このフェーズは、フェーズIIに比べて無視できる程度の幅の電圧間隔に亘って延在する。このことはトランジスタＴ３の使用によって達成される。このトランジスタＴ３は次のようなことに寄与している。すなわちトランジスタＴ１のベースに印加される電位が、入力電位Ｕｉｎに伴ってもはや図１による回路構成のもとで生じ得るような線形的増加をするのではなく、このベース電位を僅かな入力電圧のもとで一定の低い値に維持させ（この場合トランジスタＴ１は非導通状態である）、さらにトランジスタＴ３自体が比較的高い入力電圧のもとで導通すると同時に、トランジスタＴ１のベース電位の迅速な上昇を生じさせている。これはトランジスタＴ１の非導通状態から導通状態への突然の切換を可能にする。
【００２０】
トランジスタＴ１の切換は、出力端子５における電位の、低い値への後退につながる。この低い値は、さらに第２のスイッチング段２のトランジスタＴ２をフェーズIと全く同じように非導通状態にさせる。続いてフェーズVでは、出力電流ＩＢが、フェーズIと同じように入力電圧Ｕｉｎに線形に比例する。
【００２１】
図４は、当該制御回路のさらに別の有利な構成例を示したものである。この実施例は、図２に示されている実施例と次の点で異なっている。すなわち第２のスイッチング段がさらにトランジスタＴ４を付加的に含んでいる点で異なっている。このトランジスタＴ４のコレクタは、抵抗Ｒ７を介して入力信号線路３に接続されており、トランジスタＴ４のベースは、抵抗Ｒ９を介してトランジスタＴ２のコレクタに接続されており、トランジスタＴ４のエミッタは当該制御回路の信号出力側Ｏを形成している。この構成例は、図３中の符号“ｂ”で示される特性曲線を有している。
【００２２】
このトランジスタＴ４は、入力電圧Ｕｉｎが半導体境界層過渡電圧を上回らない限り、コレクタとエミッタ間が非導通状態である。この状態は、図３の特性曲線ｂにおけるフェーズIに相応する。入力電圧の増加に伴ってトランジスタＴ４のベース電位は抵抗６と８を介して上昇する。それによりこのトランジスタＴ４は部分的に導通可能となる。しかしながらこのトランジスタＴ４は、いずれにせよ、図２による実施例に比べて、特性曲線ｂのフェーズIとIIにおける出力電流の抑圧を生じさせる。
【００２３】
フェーズIIIでは、トランジスタＴ２は前述の実施例のように導通する。そのため、トランジスタＴ４のベース電位は低く、遮断状態であり、出力電流ＩＢは実質的にゼロである。それに対してフェーズVでは、トランジスタＴ４のベース電位は、その完全な導通状態を引き起こすのに十分な大きさであり、そのためお図４に示されている回路の特性はこのフェーズにおいては図２による回路と実質的な相違はない。それ故に図３の特性曲線ａ及びｂは、フェーズIVとフェーズＶにおいてはほとんど重なる。
【００２４】
前述してきた回路は専ら抵抗とコンデンサからなっており、これらは何の問題もなく共通の半導体基板上に集積化が可能である。
【００２５】
前記トランジスタの特性ないしは第１及び第２のスイッチング段の閾値電圧Ｕｉｎ１,Ｕｉｎ２は、温度依存性を有し得る。このことは、第２のスイッチング段２の閾値電圧Ｕｉｎ２のもとでは実質的な問題とはならないが第１のスイッチング段１の閾値電圧Ｕｉｎ１の温度依存性は、障害的である。しかしながらこの温度依存性はいずれにせよ次のことによって抑制できる。すなわちトランジスタＴ１とＴ３のベース/エミッタ電圧の負の温度係数を、異なる温度係数を備えた集積化された抵抗Ｒ２，Ｒ３の使用により補償するようにして抑制できる。この場合温度係数ＴＫに対して以下の関係式、
ＴＫ（Ｒ２）＞ＴＫ（Ｒ３）
が当てはめられる。
【００２６】
これにより、第１のスイッチング段１の閾値電圧Ｕｉｎ１よりも上の入力電圧に対する、出力段の、入力回路に全く影響されない制御が達成され、電気的な障害と電磁的な障害に対する十分な保護が保障される。
【図面の簡単な説明】
【図１】図１は、本発明による制御回路の第１の構成を示したブロック回路図である。
【図２】  さらなる構成例を示したブロック回路図である。
【図３】  図２による構成の電流/電圧特性曲線を示した図である。
【図４】  さらなる別の有利な構成例を示したブロック回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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