(57)【特許請求の範囲】
【請求項１】
阻止型ｐｎ−接合を有する半導体、第一の電極（１０）と接続されており、かつ第一の導電型の反対導電型の第二の導電型の阻止型ｐｎ−接合を形成する帯域（６）に隣接している第一の導電型の第一帯域（１６、７）、第二の電極（２）と接続されている第一の導電型の第二帯域（１５、１）、少なくとも第二の導電型の帯域（６）の一部を含む領域上に形成されているゲート電極を有し、この場合、第二の導電型の帯域（６）の、第二帯域（１５、１）に向けられた側は、第一表面（Ａ）を形成し、第一表面（Ａ）と、第一表面（Ａ）及び第二帯域（１５、１）の間に存在する第二表面（Ｂ）との間の領域で、第二帯域（１５、１）に接続する第一の導電型の領域（４）及び第一帯域（１６、７）に接続する第二の導電型の領域（５）がお互いの中に入り組んでいるＭＯＳ電界効果トランジスタにおいて、第一の導電型の領域（４）及び第二の導電型の領域（５）が、お互いの中に入り組んでいる領域（４、５）の、第一表面（Ａ）と境を接する領域（Ｉ）では、第一の導電型の領域（４）及び第二の導電型の領域（５）が、お互いの中に入り組んでいる領域（４、５）の、第一表面（Ａ）と境を接する領域（Ｉ）では、第二の導電型の領域（５）中の第二の導電型のドープ剤原子が、第一の導電型の領域（４）中の第一の導電型のドープ剤原子よりも多く、お互いの中に入り組んでいる領域（４、５）の、第二表面（Ｂ）と境を接する領域（ＩＩＩ）では、第二の導電型の領域（５）中の第二の導電型のドープ剤原子が、第一の導電型の領域（４）中の第一の導電型のドープ剤原子よりも少なくなるようにドーピングが変動していることを特徴とする、ＭＯＳ電界効果トランジスタ。
【請求項２】
第二表面（Ｂ）が、第二帯域（１５、１）と間隔をあけてあるので、第一の導電型及び第二の導電型のお互いの中に入り組んだ領域（４、５）が、第二帯域（１５、１）にまでは到達しない、請求項１に記載のＭＯＳ電界効果トランジスタ。
【請求項３】
第二表面（Ｂ）が、第一帯域（１６、７）に向けられた、第二帯域（１５、１）の表面と重なっているので、第一の導電型並びに第二の導電型のお互いの中に入り組んだ領域（４、５）が、第二帯域（１５、１）に到達する、請求項１に記載のＭＯＳ電界効果トランジスタ。
【請求項４】
第二表面（Ｂ）と第二帯域（１５、１）との間に、第一の導電型の僅かにドープされた領域（１３）が設けられている、請求項１に記載のＭＯＳ電界効果トランジスタ。
【請求項５】
第一表面及び第二表面（Ａ、Ｂ）の間で、電界が、２つの表面から増大する経過曲線を有する、請求項１から４までのいずれか１項に記載のＭＯＳ電界効果トランジスタ。
【請求項６】
第一の導電型及び第二の導電型の領域（４、５）の中へのドーピングによって生じた補償の度合いが、第一表面及び第二表面（Ａ、Ｂ）の間では単調な経過曲線を有し、補償の度合い（Ｋ）が第一表面Ａから第二表面Ｂに向かって増加する、請求項１から５までのいずれか１項に記載のＭＯＳ電界効果トランジスタ。
【請求項７】
補償の度合い（Ｋ）が段階状の経過曲線を有する、請求項６に記載のＭＯＳ電界効果トランジスタ。
【請求項８】
補償の度合い（Ｋ）が、第一表面及び第二表面（Ａ、Ｂ）の間で４倍変動する、請求項６又は７に記載のＭＯＳ電界効果トランジスタ。
【請求項９】
第一の導電型がｎ−導電型である、請求項１から８までのいずれか１項に記載のＭＯＳ電界効果トランジスタ。
【請求項１０】
第一の導電型及び第二の導電型の領域（４、５）が、半導体中で横方向に対応配置されている、請求項１から９までのいずれか１項に記載のＭＯＳ電界効果トランジスタ。
【請求項１１】
第一の導電型及び第二の導電型の領域（４、５）が、半導体中で垂直方向に対応配置されている、請求項１から９までのいずれか１項に記載のＭＯＳ電界効果トランジスタ。
【請求項１２】
第二の導電型の領域（５）中で、ドーピングによって生じた補償の度合いが、第一表面（Ａ）付近で、アクセプタ本体が主要部分を占め、第一の導電型の領域（４）中で、第二表面（Ｂ）付近ではドナー本体が主要部分を占めているように変動している、請求項９に記載のＭＯＳ電界効果トランジスタ。
【請求項１３】
領域（４）が、断面において、第一表面（Ａ）及び第二表面（Ｂ）に対して平行に、ほぼ円形の横断面を有しており、領域（５）が、断面において、六角形の横断面を有している、請求項１から１２までのいずれか１項に記載のＭＯＳ電界効果トランジスタ。
【請求項１４】
領域（４）が、断面において、第一表面（Ａ）及び第二表面（Ｂ）に対して平行に、ほぼ円形の横断面を有しており、領域（５）が、断面において、ほぼ正方形の横断面を有している、請求項１から１２までのいずれか１項に記載のＭＯＳ電界効果トランジスタ。
【請求項１５】
領域（４）が、断面において、第一表面（Ａ）及び第二表面（Ｂ）に対して平行に、ほぼ帯状の横断面を有する、請求項１から１２までのいずれか１項に記載のＭＯＳ電界効果トランジスタ。
【請求項１６】
ＭＯＳ電界効果トランジスタが、その縁部領域（ＲＢ）において、第一の導電型の中間帯域（４′）と分離されている第二の導電型の複数のフローティングゾーン（５′）からなる高電圧耐性の基礎構造を有しており、その際、中間帯域の幅及びフローティングゾーン（４′）の幅は、領域（４、５）の幅よりも小さく、フローティングゾーン（５′）及び中間帯域（４′）の電荷担体は、逆電圧が印加された場合に完全に一掃される、請求項１から１５までのいずれか１項に記載のＭＯＳ電界効果トランジスタ。
【請求項１７】
ＭＯＳ電界効果トランジスタの縁部領域（ＲＢ）の最外縁部に、少なくとも１つの空間電荷帯域ストッパーが設けられている、請求項１６に記載のＭＯＳ電界効果トランジスタ。
【請求項１８】
空間電荷帯域ストッパーが、第一表面（Ａ）と第二表面（Ｂ）との間に対応配置された、第一導電型の著しくドープされた領域を有する、請求項１７に記載のＭＯＳ電界効果トランジスタ。
【請求項１９】
空間電荷帯域ストッパーが、損傷注入された領域を有する、請求項１８に記載のＭＯＳ電界効果トランジスタ。
【請求項２０】
空間電荷帯域ストッパーが、半導体に接続されている金属製の電極又はポリ珪素を含有する電極を有する、請求項１９に記載のＭＯＳ電界効果トランジスタ。
【請求項２１】
請求項１から２０までのいずれか１項に記載のＭＯＳ電界効果トランジスタを製造する方法において、第一の導電型の領域（４）及び第二の導電型の領域（５）を形成する工程は、個々の半導体層中で、イオン注入量の変化によって、第二の導電型の領域中における補償の度合い（Ｋ）を連続的に変化させ、補償の度合い（Ｋ）が第一表面Ａから第二表面Ｂに向かって増加するものであることを特徴とする、請求項１から２０までのいずれか１項に記載のＭＯＳ電界効果トランジスタの製造法。
【請求項２２】
請求項１から２０までのいずれか１項に記載のＭＯＳ電界効果トランジスタを製造する方法において、第一の導電型の領域（４）及び第二の導電型の領域（５）を形成する工程は、個々のエピタキシャル層中で、エピタキシードーピングの変化によって、第二の導電型の領域中における補償の度合い（Ｋ）を連続的に変化させるものであることを特徴とする、請求項１から２０までのいずれか１項に記載のＭＯＳ電界効果トランジスタの製造法。
【発明の詳細な説明】
【０００１】
本発明は、阻止型ｐｎ−接合を有する半導体、第一の電極と接続されており、かつ第一の導電型の反対導電型の第二の導電型の阻止型ｐｎ−接合を形成する帯域に隣接している第一の導電型の第一帯域、第二の電極と接続されている第一の導電型の第二帯域を有し、この場合、第二の導電型の帯域の、第二帯域に向けられた側は、第一表面を形成し、第一表面と、第一表面及び第二帯域の間に存在する第二表面との間の領域で、第一の導電型及び第二の導電型の領域が入り組んだ半導体構成素子に関するものである。
【０００２】
この種の半導体構成素子は、補償素子とも呼称される。かかる補償素子とは、例えばｎ−チャネルＭＯＳ電界効果トランジスタ又はｐ−チャネルＭＯＳ電界効果トランジスタ又、ダイオード、サイリスター、ＧＴＯあるいはまた別の素子のことである。しかしながら、以下において、例として、電界効果トランジスタ（短く「トランジスタ」とも呼ばれる）から出発することにする。
【０００３】
補償素子には、長期にわたり様々な理論的試験（米国特許第４７５４３１０号及び同第５２１６２７５号参照）が存在するが、しかし、これらの中では、スイッチ抵抗ＲＤＳ（ｏｎ）の特殊な改善に努めているのであって、電流印加の際の安定性、例えば殊に高いソース−ドレイン電圧の場合の大電流の低下における電子なだれ及び短絡に関する頑丈さを得ようと努めているものではない。
【０００４】
補償素子は、トランジスタのドリフト領域におけるｎ−ドープされた領域とｐ−ドープされた領域の電荷の相互補償に基づくものである。この場合、前記の領域は、ドーピングに関する線積分が、ｐｎ−接合に対して垂直に引かれた線に沿って、それぞれ材料固有の破損電荷を下回ったままであるように空間的に対応配置されている（珪素：約２×１０１２ｃｍ-２）。例えば、パワーエレクトロニクスにおいては通常である縦型トランジスタ中で、対になってｐ−ポスト及びｎ−ポスト又はプレート等が対応配置されていてもよい。横方向構造体において、ｐ−導電性層及びｎ−導電性層は、ｐ−導電性層を載せた溝及びｎ−導電性層を載せた溝の間で横方向に交互に上下に重なり合っていてもよい（米国特許第４７５４３１０号参照）。
【０００５】
ｐ−ドーピング及びｎ−ドーピングの十分な補償によって、補償素子の場合に、電圧が印加された領域（ｎ−チャネルトランジスタについてはｎ−領域、ｐ−チャネルトランジスタについてはｐ−領域）のドーピングが明らかに増加させることができ、これから、電圧が印加された面における損失にもかかわらず、スイッチ抵抗ＲＤＳ（ｏｎ）の明らかな利益が結果として生じている。この場合、トランジスタの阻止能は、本質的に、２つのドーピングの差に左右される。スイッチ抵抗の低減の理由から、電圧の印加された領域の少なくとも１オーダー高いドーピングが望ましいので、逆電圧の抑制が、≦±１０％の範囲内の値に限定できる補償の度合いの制御された調節を必要とする。スイッチ抵抗の利益がより高い場合、前記の範囲は更に小さくなる。この場合、補償の度合いは、
（ｐ−ドーピング−ｎ−ドーピング）／ｎ−ドーピング
又は
電荷の差／ドーピング領域の電荷
によって定義される。
【０００６】
あるいはまた、別の定義も可能である。
【０００７】
一方では、破損の前もしくは間の高い電子なだれ耐性及び大きな電流容量によって顕著であり、他方では、良好に再現可能な性質を有する製造プロセスの技術的変動幅に関連して簡単に製造可能である、冒頭で定義した種類の丈夫な半導体構成素子を得ることが本発明の課題である。
【０００８】
前記課題は、本発明によれば、冒頭で挙げた種類の半導体構成素子の場合に、第一の導電型及び第二の導電型の領域が、第一表面付近の領域では第二の導電型の電荷担体が主要部分を占め、第二表面付近の領域では第一の導電型が主要部分を占めるようドープされていることによって解決される。
【０００９】
有利に、第二の導電型の領域は、第二帯域にまでは到達しないので、この第二表面と第二帯域との間には、第一の導電型の僅かにドープされた領域が残っている。あるいは、前記領域の幅を、ほぼ「ゼロ」にすることも可能である。しかし、僅かにドープされた領域は、種々の利点、例えば逆電圧の増大、場の強さの「穏やかな」経過又はインバースダイオードの転流特性の改善をもたらす。
【００１０】
本発明のもう１つの態様においては、第一表面と第二表面との間で、ドーピングによって生じた補償の度合いが、第一表面付近では第二の導電型の原子本体が主要部分を占め、第二表面付近では第一の導電型の原子本体が主要部分を占めているように変動させられていることにしている。従って、層の順序ｐ、ｐ-、ｎ-、ｎ又はｎ、ｎ-、ｐ-、ｐが、前記の２つの表面の間に存在している。
【００１１】
本発明による半導体構成素子（以下、補償構成素子とも呼ぶ）の有利な態様は、他の従属請求項から明らかである。
【００１２】
電界に対する交互に異なる導電型のお互いの中に入り組んだ領域の効果は、例えば旧来のＤＭＯＳトランジスタとは、以下のように異なっている（「横方向」及び「垂直方向」とは、以下、縦型トランジスタに関するものである）：
（ａ）  電極間の接続方向に対して「横方向」の電界が存在しており、その強さは、破損電荷に対して相対的に横方向の電荷分（横方向のｐｎ−接合に対して垂直な線積分）に左右される。この場は、電子とホールの分離及び電流回路に沿った電流が流れる横断面の削減につながっている。この事実は、電子なだれにおける事象、破損特性曲線及び特性曲線領域の飽和領域の理解にとって原理的に重要である。
【００１３】
（ｂ）  電極間の接続方向に対して平行な「垂直」の電界は、隣接したドーピングの差によって場所的に定められる。これは、ドナーの過剰の際（ｎ−負荷：ｎ−導電性領域中の電荷がｐ−領域の電荷を上回っている）に、一方では、ＤＭＯＳ様の電界分布曲線（阻止型ｐｎ−接合における電界の最大値、向かい合っている構成素子の裏面の方向で弱くなる電界）が生じることを意味するが、しかしこの場合、電界の勾配は、ｎ−領域のみのドーピングによる勾配よりも明らかに僅かである。しかし他方では、アクセプタを用いるｎ−導電性領域の過補償によって、裏面の方向で増大する電界分布曲線が可能である（ｐ−負荷、ドナーに比してアクセプタの過剰）。電界最大値は、前記設計において、ｐ−領域の底部に存在する。２つのドーピングが正確に補償している場合には、水平な電界分布曲線が生じる。
【００１４】
正確に水平な電界分布曲線により、破損電圧の最大値が達成される。アクセプタ又はドナーが主要部分を占める場合には、破損電圧はそれぞれ低下している。従って、破損電圧を、補償の度合いの関数としてプロットする場合には、放物線が生じる。
【００１５】
この場合、ｐ−導電性領域及びｎ−導電性領域における一定のドーピングあるいはまた同じ高さの周期的な最大値を有する局所的に変動するドーピングは、「補償放物線」の相対的に先鋭に際立った最大値につながる。確かな収量及び製品の安全性を達成するために、「仕上げ窓（Ｆｅｒｔｉｇｕｎｇｓｆｅｎｓｔｅｒｓ）」の利益（全ての適切な個々のプロセスの変動を含める）に目を向けなければならない。従って、目的は、補償放物線をできるだけ平坦で幅広にさせることでなければならない。
【００１６】
構成素子に逆電圧が印加される場合には、ドリフト区間、即ち、相反するドーピングの対になって対応配置された領域の一帯が、可動性電荷担体によって一掃される。プラスに帯電したドナー本体及びマイナスに帯電したアクセプタ本体は、電圧のかかっている空間電荷帯域中に残留している。この後これらは、まず、場の経過曲線を決定する。
【００１７】
空間電荷帯域による電流の流れは、電流の流れと結び付いた電荷担体が、バックグラウンドドーピングの領域において集中する場合に、電場の変化を生じる。この場合、電子はドナーを補償し、ホールはアクセプタが補償する。従って、構成素子の安定性には、いかなるドーピングが局所的に主要部分を占め、いかなる場所で電荷担体が生じ、その濃度が、電流回路に沿ってどのように調節されるのかということが極めて重要である。
【００１８】
基本メカニズムの理解のために、まず、ｐ−導電性領域及びｎ−導電性領域の一定ドーピングを想定して以下に説明する。
【００１９】
スイッチを入れた状態、殊にＭＯＳトランジスタの特性曲線領域の飽和領域中で、純粋な電子流が、縦型トランジスタの場合には「ポール」とも呼ばれるチャネルからｎ−ドープされた領域に流れ込むが、この場合、深部では、横方向の電界による電流の流れの集束の増大が生じている。大電流の安定性は、ｎ−ドーピングが主要部分を占めることによって促進されるが；しかし、チャネル領域がそのプラスの温度係数で、セルフィールド中での不均一な電流分布を阻止しているので、前記の動作責務はむしろ重要ではない。電流密度の低下は、チャネル接続の部分的な隅切りによって達成できる（ドイツ連邦共和国特許第１９８０８３４８号Ａ１を参照）。
【００２０】
破損特性曲線もしくはその経過については、以下のことに注意を払うべきである：電極及びホールは、最大電界強度の領域で製造される。２つの電荷担体種は、横方向の電界によって分離される。ｐ−領域もしくはｎ−領域中の２つの電流回路に沿って、集束及び更に倍増される。最終的に、部分的なチャネル接続の効果は生じない。安定性は、可動性電荷担体が、その発生地点の外で、電界の増大、ひいてはそれぞれのセルの破損電圧の増大につながる場合にのみ存在する。補償構成素子にとっては、ｐ−負荷領域及びｎ−負荷領域中での前記の安定性は重要であるが、しかし、補償放物線の最大値にとっては重要ではない。ｐ−負荷領域においては、ポールの底部で破損する。電子は、ドリフト領域から流出し、従って、電界には影響を及ぼさない。ホールは、縦方向の電場を通って上側のソース接点に向かって延びている。この場合、正孔電流は、そのルートに沿って、横方向の電界によって集束する：電流密度は、この場合に増大する。従って、縦方向の電界は、まず、表面付近で影響を及ぼされる。過剰なアクセプタ本体の補償（ｐ−負荷）の結果、電界の勾配の減少及び破損電圧の増大が生じる。この状況は、電界が、そこで、臨界電界強度を明らかに下回ったままである限り、安定している（珪素について；約１０１５ｃｍ-３の電荷担体濃度で約２７０ｋＶ／ｃｍ）。
【００２１】
過剰量のドナーを有するｎ−負荷領域においては、破損は表面付近である。ホールは、ソース接点に向かって流れ、電界は、その発生地点からｐ−槽へのルートになおも影響を及ぼしている。従って、破損地点を、ｐ−槽の近くに寄せることが目標とされねばならない。これは、例えばｎ−ドーピングの局所的な開始によって行うことができる。電子は、完全ドリフト帯域を通って裏面へ向かって流れ、同様にその電流回路に沿って電界に影響を及ぼしている。この後、安定性は、電子の流れの作用が、正孔電流の作用を上回る場合に達成される。この場合、セル配置の形状寸法が、重要な役割を果たしているので、殊に、補償放物線の最大値の付近では、安定性特性曲線及び不安定性特性曲線の領域が存在している。
【００２２】
電子なだれにおける挙動は、破損の際の挙動に極めて似ている。しかしながら、電流は、明らかに大きく、定格電流の場合に、トランジスタの定格電流の２倍までになる。横方向の電界は、常に、電流の明らかな集束を生じるので、補償構成素子の場合、相対的に少ない電流容量の際に、安定性領域が取り残される。これは、物理的には、電流に誘導された電界増大が、破損電界強度が局所的に達成される程度に、既に、進行しているということである。この後、縦方向の電界は、局所的には、これ以上はもはや増大することができないが、しかし、縦方向の電界の曲率は、更に増大しており、このことから、結果として、関連したセルの破損電圧の減少になる。個々のセルの特性曲線並びにシュミレーションにおいて、マイナスの微分抵抗によって示されるが；即ち、電圧は、電流の増大とともに低下する。１００００個を上回るセルを有する大きなトランジスタ中では、これは、極めて迅速な不均一な電流の再分布につながる。フィラメントが生じ、トランジスタは、局所的に溶解する。
【００２３】
これから、補償構成素子の安定性についての以下の結果が判明した：
（ａ）電子及びホールの分離によって、ＩＧＢＴ及びダイオードの場合のようには「自動安定性」にはならない。むしろ、補償の度合い、電界分布及び破損地点を正確に調節しなければならない。
【００２４】
（ｂ）補償放物線には、ｐ−領域及びｎ−領域もしくは「ポール」の一定ドーピングの場合、明らかなｐ−負荷領域及び明らかなｎ−負荷領域中に安定性の領域が存在する。２つの領域はつながっていない。従って、極端に小さな仕上げ窓のみ生じる。補償放物線は、ｐ−領域及びｎ−領域もしくはポールの一定ドーピングの際に極めて急勾配である。破損地点は、数パーセント内で、ｐ−ポールの底部から表面に向かって移動する。
【００２５】
（ｃ）各補償構成素子については、電子なだれにおける電流破壊限界が存在し、これが、補償の度合いと直接結び付いている。この補償の度合いは、他方においては、達成可能な破損電圧を決定し、ＲＤＳ（ｏｎ）−効果に影響を及ぼす。
【００２６】
（ｄ）ｐ−領域及びｎ−領域の一定ドーピングの場合、上記のように、構成素子が、補償放物線の最大値付近で不安定である。これは、構成素子が、電子なだれ試験における極めて高い逆電圧で破壊されることにつながっている。
【００２７】
上記のように、前記の欠点を回避するために、ドーピング領域に沿って、即ち、縦型構造の場合に、トランジスタの表面から裏面へ向かって、表面付近では、第二の導電型の原子本体及び裏面付近では、第一の導電型の原子本体が主要部分を占めるよう補償の度合いを変動させる。
【００２８】
結果として生じる電界分布は、ほぼ半分の深度に最大値を有する「こぶ状」の経過曲線を有している（図６参照）。従って、電子並びにホールは、破損及び電子なだれにおいて電界分布に影響を及ぼす。２つの電荷担体種は、これらが、その発生地点から、それぞれ、主要部分を占め、過剰なバックグラウンドドーピングを補償する領域へ移動するので安定して作用する。従って、ｐ−負荷された補償の度合いからｎ−負荷された補償の度合いまで貫通する安定性領域が存在する。
【００２９】
前記の変化が、技術的に調節された補償の度合いの変化よりも小さい限り、仕上げのばらつきによる補償の度合いの変化は、破損地点を垂直方向で僅かにのみ並びに連続的に周囲に移動させる。補償の度合いのこの修正の大きさは、安定性領域の境界も決定する。従って、仕上げ窓は、自由に選択可能である。
【００３０】
２つの電荷担体種が、圧縮する横方向の電界の領域においてそれぞれ半分の道程を進むにすぎないので、電流の集束は、明らかに僅かに際立っている。従って、構成素子は、電子なだれにおいて、明らかにより大きな電流で負荷可能になる。
【００３１】
例えば「ｎ−負荷」の方向での補償の度合いの変化の場合に、電場が、それぞれドリフト区間の上方領域において増大するが、しかし、下方領域においては、同時に減少する（ｐ−負荷の方向での変化の場合には逆）ので、補償の度合いの関数としての破損電圧は、相対的に僅かにのみ変化する。従って、この補償放物線は、有利に平坦かつ幅広になる。
【００３２】
補償の度合いの垂直方向の変化は、ｐ−領域におけるドーピングの変化又はｎ−領域におけるドーピングの変化又は両方の領域におけるドーピングの変化によって行うことができる。ポールに沿ったドーピングの変化は、一定の上昇を示すか又は複数の段になって行うことができる。しかしながら、原則的には、この変化は、単調にｐ−負荷の補償の度合いからｎ−負荷の補償の度合いへ増大する。
【００３３】
本発明は、ｐ−チャネルトランジスタの場合にも容易に応用することができる。この後、半導体領域の相応する変化した順序が生じる；（ｐ、主としてｐ、主としてｎ、ｎ）の順序は、（ｎ、主としてｎ、主としてｐ、ｐ）の順序に変わる。
【００３４】
電界が表面付近で、ドリフト区間の際立った領域にわたって水平に延びる場合に、ｎ−負荷面の上で安定性の限界になる。ｐ−負荷面の上では、電界が、補償するポール領域の底部付近でドリフト区間の際立った領域にわたって水平に延びる場合に、安定性の限界になる。
【００３５】
一般には、補償放物線が、平坦かつ幅広になれば、それだけ一層、補償の度合いの勾配が大きくなると見なされる。補償放物線の最大値における破損電圧は、相応して低下する。
【００３６】
補償の度合いの変化のもう１つの重要な制限は、破損電荷を下回るという要求によって生じる。その上更に、ｐ−ポールドーピングの著しい増大の際に、表面付近で、ピンチ効果が生じる（横方向のＪＦＥＴ−効果）。
【００３７】
６００Ｖ−構成素子には、例えば、５０％のｐ−領域及びｎ−領域に沿った補償の度合いの変化は有利である。
【００３８】
まず最初に、縦型トランジスタから出発したにもかかわらず、本発明による半導体構成素子は、原則的に、垂直あるいはまた横方向の構造を有することができる。横方向の構造の場合、例えばｎ-導電性及びｐ-導電性のプレート状の領域は、横方向でお互いの中に階段状にされて対応配置されている。
【００３９】
かかる横方向トランジスタの使用は、例えばスマート−パワー領域あるいはまたマクロエレクトロニクスにおいて見られる；これとは異なり、縦型トランジスタは、主として回線エレクトロニクスにおいて製造されている。
【００４０】
補償の度合いの垂直方向の改質は、個々のエピタキシャル平面中において、注入量のみを変化させればよいので、極めて簡単に行うことができる。こうして、「真の」補償用量は、真ん中のエピタキシャル層の中で打ち込まれ、該層の下では、例えばそれぞれ１０％少なく、該層の上では、例えばそれぞれ１０％多くなっている。注入用量の代わりに、あるいはまた、エピタキシードーピングを変化することもできる。
【００４１】
より大きな抑制可能な拡散によって、製造コストを削減することも可能である。必要なエピタキシャル層の数を減らすこともできるし、補償の注入のための開口部を、「ポール」へ個々のｐ−領域を一緒に拡散させるため、同時に延長された後拡散の際のラッカーのより大きな相対拡散による打ち込まれた用量のより大きな拡散の結果、より小さくすることができる。
【００４２】
本発明による構造体は、例えば以下の個々の工程によって製造される：
まず、数μｍの厚さのｎ−ドープされたエピタキシャル層を、半導体サブストレートの上に施与する。このエピタキシャル層中には、レジストマスク上に、イオン注入を用いてｐ−ドーピング性イオンを導入する。引き続き、十分な厚さのｎ−多層エピタキシャル層が、堆積し互いに調整し、互いに積み重なったｐ−中心が存在するようになるまで全ての工程を、何度も繰り返す。こうして本来の構成素子の製造が、例えば電界効果トランジスタの場合、ベース帯域、ソース帯域、表面金属被覆及びゲート電極の一次加工によって行われる。熱的外方拡散によって、ｐ−ドープされた中心は、波形の垂直ポールにつながる。本来的な補償のために、ｐ−ドープ物質又はｎ−ドープ物質の濃度は、常に、結果として生じる電気的活性ドーピングよりも常に本質的に高くなっている。
【００４３】
垂直ポールの起伏は、水平面に応じて、種々のアクセプタ−ドナー比Ｋｅ（Ｚ）にも現れる。従って、電気的補償は、半導体中の各水平面において種々に変わる。ポールの起伏は、水平電界の本質的な変化を生じることはない。従って、第一の近似値において、貢献度ＵＢｈは、起伏に影響されていないと見なされる。
【００４４】
しかし、垂直方向では、水平方向に補償されていないｐ−電荷及びｎ−電荷を有する層が交互に現れる。エピタキシャル層は、完全な起伏周期に相応しており、従って、２つの隣接したｐｎ−接合に相応している。エピタキシーサイクルの場合の仕上げのばらつきによって、電荷のバランスは、ｐｎ−接合の全ての体積にわたって均一にされるのではないので、補償の度合いは０ではない。
【００４５】
本発明による半導体構成素子の場合、阻止された状態で、セルフィールド中においてアノードとカソードとの間もしくは電界効果トランジスタの場合には、ソースとドレインとの間に垂直にかかった電圧も、半導体構成素子縁部において横方向で必ず低下していく。半導体構成素子は、破損するまで作動させられることが多い。この場合、衝撃イオン価の開始によって、極めて高い電流が流れる。半導体構成部材を破壊させないためには、極度に高い電流密度を生じさせてはならない、即ち、破損電流は、できるだけ均一に、半導体構成素子全体にわたって分布させなければならない。しかし、前記の要求は、セルフィールドが前記の電流の大部分を導く場合にのみ充足される。半導体構成素子が、縁部構造においてセルフィールドより小さな逆電圧が貫通する場合には、これは、極めて多くの場合に、半導体構成素子の不可逆的な熱損傷につながる。従って、半導体構成素子は、電子なだれ耐性でなければならない。電子なだれ耐性の半導体構成素子、殊に縦型トランジスタは、過電圧の抑制のために必要とされる逆電圧安全間隔を減少させるが、これによって、多くの用途に、同じＲＤＳ（ｏｎ）の場合に、相対的に小さな半導体構成素子面積ですみ、ひいては安価になる相対的に低い阻止型トランジスタを使用することができる。従来の高電圧ＭＯＳＦＥＴの場合、前記トランジスタのＲＤＳ（ｏｎ）は、破損電圧と不釣り合いに上昇するので、これは極めて重要である。従来のパワー構成素子の場合、高価な表面で位置調整された構造又は表面付近の構造が、通常、半導体構成素子縁部が、セルフィールドよりも大きな電圧を阻止できることになる。低いところにある半導体構成素子容量は、均一に低くテープされているので、パターン化せずに必要とされた電圧を保持する。本来的な補償の製造法を利用する本発明による半導体構成素子の場合、縁部構造に関する要求が一層厳しくなり、この場合にも、低い容量は、縁部の下で加工されねばならない。逆電圧を本来収容する材料、即ち、高ドープされた半導体サブストレート上のエピタキシー層は、相対的に低抵抗であり、必要とされた圧力の一部を阻止するにすぎない。反対にドープされたポールの導入によって初めて、セルフィールドの阻止能が達成される。
【００４６】
縁部の下の容量については、原則的に２つの異なる加工法が明らかである：
１．半導体縁部を、セルフィールドとは別に、即ち、付加的な工程で加工することができる。例えば全面的な縁部注入及び拡散を用いた、半導体縁部における担持材料の全面的な逆ドーピングも考えられる。これによって、全面的な本来の補償され、ひいては高度に阻止された縁部を製造することができる。しかしながら、この種の方法は、極めて高額のコストにつながる。
【００４７】
２．セルフィールド中のポール構造は、縁部にまで続いており、これによって、担持材料も、そこで、セルフィールドにおけるのと原則的に同じ逆電圧を増大させている。例えば、縁部電圧耐性の最小の増大は、多くの場合に、ポールの低い補償曲線の適当なバリエーションによって達成できるが、セルフィールドについては、既に記載した通りであり、従って、確かにセルフィールドと比べた許容範囲、ひいては、半導体構成素子全体の許容範囲は小さくなっている。更に、付加的な効果が、半導体構成素子縁部における破損を誘発することもある。
【００４８】
一方で、表面付近又は表面で位置調節された縁部構造体は、付加的な電界屈曲を生じ、大きな電界強度の中心を生じる。
【００４９】
他方で、半導体構成素子表面の方向で等電位線の屈曲を生じ、それにより、表面構造体により収容され、誘導することができる意図されたマイナスの「不足電荷（Ｆｅｈｌｌａｄｕｎｇ）」を縁部に帯びさせる必要があるかもしれない。これは、半導体構成素子縁部における電界崩壊に対応する。同様に、この電荷欠陥挙動は、セルフィールドと異なり、電圧に応じて早められた半導体構成素子縁部の破損につながることがある。
【００５０】
従って、縁部において電場の水平成分と同時に補償プロファイルの垂直リプルを減少させることが最善である。この２つは、半導体構成素子縁部における高い逆電圧につながる。これを変換するためには、相反する極性の電荷の中心における局所的分離を解消するか又は少なくとも弱めなければならない、即ち、本来の補償が行われなければならない。
【００５１】
これにより、第一の導電型の第二帯域から分離している第二の導電型の複数のフローティングゾーンからなる高電圧耐性の縁部構造体が生じるが、この場合、第二帯域の幅とフローティングゾーンの幅は、セルフィールドの中でお互いに入り組んで存在する第一の導電型及び第二の導電型の領域の幅よりも小さくなっている。このフローティングゾーン及び中間帯域は、フローティングゾーン及び中間帯域の電荷担体が、逆電圧が印加された場合に完全に一掃されるようドープされている。
【００５２】
有利に、縁部容量は、セルフィールドと同じ１つの作業工程で処理されるが、この場合、個々のエピタキシャル層の厚さ並びにセルラスターが縁部領域で小さくなるので、各縁部セルのための処理終了後に、２つの電荷担体の場所のための均一にされたドープ材分布が生じる。縁部領域におけるセル面積全体に対するセル１個当たりのマスクされていなかった面積の比については、注入により導入された電荷が、理想的には、エピタキシーにより定義される電荷に合わせることができる。理想的な阻止能を達成するためには、電荷の平衡、即ち、本来的に補償された割合を得ようとすることになる。
【００５３】
有利に、個々のエピタキシャル層の厚さは、セルフィールドを規定する要求に応じて設計される。これによって、半導体縁部においても、更に、垂直な波状の、しかしながら、本質的には、セルフィールドにおけるよりも弱められた形で補償プロファイルが生じる。セルラスターの縮小は、即ち、ドープ剤の源の分解を減少させることにつながり、これによって、個々の拡散前面の境界がぼやけることになる。
【００５４】
前記の縁部設計のもう１つの利点は、２つの領域における欠陥のメカニズムが同じ方向で作用するので、縁部及びセルフィールドにおける仕上げの欠陥同士の結合である。
【００５５】
以下に本発明を図面に基づき詳細に説明する。
【００５６】
図１は、ｎ＋−導電性ドレインゾーン１５、ｎ＋−導電性ソースゾーン１６、ゲート電極８及びｐ−導電性領域５を有するｎ−チャネル−ＭＯＳ−トランジスタの平面図を示している。このｐ−導電性領域５は、半導体サブストレート１の上のｎ−導電性領域４の中へ指の形で延在しているので、この領域４及び５は、お互いの中に「入り組んでいる」。ゲート電極８は、例えば多結晶性珪素からなっていてもよく、他方で、このゲート電極８の下に存在し、図１中には記載されていない絶縁層は、例えば二酸化珪素及び／又は窒化珪素から構成されている。ｐ−導電性領域５の中では、帯域Ｉ中にｐ−電荷過剰量が存在し、帯域ＩＩ中に「中性」電荷が存在し、帯域ＩＩＩ中にｎ−電荷過剰量が存在している。これは、領域５中で、帯域Ｉにおいてはｐ−電荷が、周囲のｎ−導電性領域４の電荷を上回り、更に帯域ＩＩにおいてはｐ−電荷が、周囲のｎ−導電性領域４の電荷を正確に補償し、帯域ＩＩＩにおいてはｐ−電荷が、周囲のｎ−導電性領域４の電荷よりも少ないということを意味する。従って本質的には、ｐ−領域５の電荷は、変化しやすく、他方で、ｎ−領域４の電荷は、それぞれ一定であるということである。
【００５７】
ｐ−導電性領域５は、ソースゾーン１６の縁部、即ち、平面Ａから、ｎ−導電性領域４中の線影により示された平面Ｂにまで達している。この平面Ｂは、ドレインゾーン１５から隔たっているので、平面Ｂとドレインゾーン１５との間には、ｎ−導電性領域１３が存在しており、その中には、ｐ−導電性領域５との「入り組み」は存在していない。あるいはまた、平面Ｂをドレインゾーン１５の縁部にまで移動させ、ｎ−導電性領域１３が存在しないことも可能である。あるいは有利に、平面Ｂは、ドレイン電極１５と隔たっており、これが、逆電圧の増大、電界の他の経過曲線及びインバースダイオードの転流特性の改善につながる。
【００５８】
図２は、ドレイン電極２及びゲート電極８とチャネル領域との間のゲート絶縁層９を有し、該チャネル領域が、ｐ−導電性領域５中のソースゾーン１６とドレインゾーン１５との間の絶縁層９の下に設けられているｎ−チャネル−ＭＯＳ−トランジスタの形での本発明による半導体構成素子のもう１つの実施例による断面を示している。この実施例の場合にも、ｐ−導電性領域５は、帯域Ｉ、ＩＩ及びＩＩＩにおいて、図１に基づき既に説明したように種々のドーピングを有している。
【００５９】
図１及び２の実施例は、本発明による半導体構成素子の横方向の構造のための２つの有利な構成の可能性を示している。本質的には、この２つの構造は、領域５において、前記の種々のドーピングが存在し、この領域５は、ドレインゾーン１５には到達しておらず、即ち、平面Ｂ中で前記のドレインゾーン１５から隔たって終了している。しかし、場合によっては、平面Ｂを、ドレインゾーン１５の縁部にまで接近させることも可能である。上記のように、この場合、補償の程度は、ｐ−導電性領域５又はｎ−導電性領域４のドーピングの変化によって達成することができる。
【００６０】
図３ａ〜３ｄは、六角形のポリ珪素構造体１７とポリ珪素開口部１８とを有する本発明による半導体構成素子の種々の配置を示しており（図３ａ）、その中では、場合によりアルミニウムコンタクトホール１９が設けられていてもよい（図３ｂ）。図３ｃは、長方形のポリ珪素構造体２０及び相応するポリ珪素開口部１８及びアルミニウムコンタクトホール１９を有する配置を示しており、他方で、図３ｄは、平面図及び断面図で、ポリ珪素−ゲート電極８及びアルミニウム電極２１を有するストライプ構造体を略図的に記載してある。
【００６１】
図３ａ〜３ｄは、種々の構造を有する本発明による半導体構成素子をどのように構成させることができるかを示している。
【００６２】
図４は、ｎ＋−導電性珪素半導体サブストレート１、ドレイン電極２、第一のｎ−導電性層１３、ｎ−導電性領域４及びｐ−導電性領域５、ｐ−導電性帯域６，ｎ−導電性帯域７を有する第二の層３、例えば二酸化珪素からなる絶縁層９の中に埋設されている例えば多結晶性珪素又は金属からなるゲート電極８及び例えばアルミニウムからなるソース金属被覆１０を有するｎ−チャネル−ＭＯＳ−トランジスタの断面を示している。ｐ−導電性領域５は、この場合にも、ｎ＋−導電性半導体サブストレートには到達していない。
【００６３】
図４においては、その他の領域もしくは帯域も切断して図示してあるけれども、一層明瞭にするために、専ら、金属層のみに細かい線を付けてある。
【００６４】
ｐ−導電性領域５中では、帯域Ｉにはｐ−電荷過剰量が存在し、帯域ＩＩには「中性」電荷が存在し、帯域ＩＩＩにはｎ−電荷過剰量が存在している。これは、ｐ−ポールを形成する領域５において、帯域Ｉではｐ−ポールの電荷が、周囲のｎ−導電性領域５の電荷を上回っており、更に、帯域ＩＩではｐ−ポールの電荷が、周囲のｎ−領域５の電荷を正確に補償し、帯域ＩＩＩではｐ−ポールの電荷が、周囲のｎ−領域５の電荷をまだ上回っていないということを意味する。従って、本質的には、ｐ−領域５の電荷は、変化しやすく、他方で、ｎ−領域４の電荷は、それぞれ一定であるということである。あるいはまたこの場合、上記実施例におけるのと同様に、ｐ−導電性領域５の電荷が一定であり、ｎ−導電性領域の電荷を変化させることも可能である。同様に、２つの領域４及び５において電荷を変化させることができるようにすることも可能である。
【００６５】
図５は、断面Ｃ−Ｄにおける、ｎ−チャネル−ＭＯＳ−トランジスタの深度ｔにわたる補償の度合いＫの経過曲線を示しており、図５から、補償の度合いＫが、一定の勾配又は階段状に点Ｃから点Ｄヘ単調に上昇している様子が分かる。
【００６６】
図６からは、領域５の上で、点Ｃ及びＤの間の電界Ｅが、本質的に一定の曲線を有していることが分かる。
【００６７】
図７は、図４の実施例の場合の、ｐ−導電性の領域５の一定のドーピング及び種々のドーピングについての補償放物線を示している。この場合、横座標上には、パーセントでの補償の度合いＫがプロットされており、他方で、縦座標は、ボルトでの破損電圧を記載してある。この場合、曲線１１は、種々のドーピングの破損電圧Ｕを示し、他方で、曲線１２は、一定のドーピングの破損電圧を表している。種々のドーピングは、約７５０Ｖから約６６０Ｖへの破損電圧の著しい低下を伴っていることが明らかに分かる。しかしこのため、補償の度合いのより大きな領域を利用し尽くすことがある。
【００６８】
図８は、最終的に、ソース電極Ｓの下のｐ−導電性領域５についての、
ドレインＤ、ソースＳ及びゲートＧ、ｎ＋−導電性半導体サブストレート１、ｎ−導電性半導体領域１３、ｎ−導電性層３及びｎ−導電性領域４並びにｐ−導電性領域５を有する断面でのセル設計を示しており、図８においては、補償の度合いは、例えば＋３０％から−２０％の間であるが、この場合、補償の度合い「０」は、ｎ−ドーピングとｐ−ドーピングとの間の正味の補償を表している。従ってこの場合、「ｐ−ポール」中でのドーピングは、３倍変化し、他方、「ｎ−ポール」中でのドーピングは、一定である。
【００６９】
図９ａ〜９ｃは、原理的には、図３ａ〜３ｄと同じく、縁部領域にまで延在している種々の構造を有する本発明による半導体構成素子がどのようにして構成させることができるかを示している。図９ａ〜ｃ、図１０ａ〜ｃ及び図１１に見られるように、半導体領域中では、第一の導電型の中間帯域４′から分離されている第二の導電型の多数のフローティングゾーン５′が形成されている。この場合、中間帯域４′の幅及びフローティングゾーン５′の幅は、セルフィールド中の領域４、５の幅よりも小さい。フローティングゾーン５′及び中間帯域４′は、その電荷担体が、逆電圧が印加された場合に完全に一掃されるような大きさにされている。前記実施例において僅かにｐ−ドープされて形成されている帯域５′は、「浮動」、即ち、これは、定義されていない電位を有している。フローティングゾーン５′は、互いに間隔をあけているが、この場合、フローティングゾーン５′の間の領域が、中間帯域４′を定義している。この中間帯域４′は、典型的には、セルフィールド内の帯域４におけるドーピングと同じドーピング濃度を有している。
【００７０】
図９ａ、ｂ及びｃは、セルフィールド中の下地幅に対する、中間帯域の幅及びフローティングゾーンの幅の種々のバリエーションを示している。同じことを、図１０ａ、ｂ及びｃは、ストライプ状の縁部構造体配置の場合で示しており、図１１は、六角形の縁部構造体配置の場合を示している。
【００７１】
図１２及び図１３は、図４から分かるｎ−チャネル−ＭＯＳ−トランジスタを示しているが、これは、本来的に補償された縁部末端の周りを拡大されている。このトランジスタは、公知の方法で、ｎ＋−導電性珪素半導体サブストレート１、ドレイン電極２、第一のｎ−導電性層１３、ｎ−導電性領域４及びｐ−導電性領域５を有する第二の層、ｐ−導電性帯域６、ｎ−導電性帯域７、例えば二酸化珪素からなる絶縁層９の中に埋設されている例えば多結晶性珪素又は金属からなるゲート電極８及び例えばアルミニウムからなるソース金属被覆１０で構成されている。この場合、これらの図面において、それぞれ２つのｐ−導電性領域５及びｎ−導電性領域４が、左側に記載されている。右に向かって交互に他のｐ−導電性領域５′及びｎ−導電性領域４′が延在している。ｐ−導電性領域５′は、ｐ−導電性領域５に比して、約半分の幅を有しているが、しかし、ほぼ同じ幅で、ｎ-−導電性領域１３中にサブストレート１の方向に延在している。領域４、５に隣接して存在する領域５′、４′は、ｐ−導電性帯域６′と接続しており、これは、コンタクトホールを介してソース金属被覆１０と接続している。ｐ−導電性帯域６′は、公知技術水準から知られたｐ−リングを形成している。ｐ−導電性帯域６′は、セルフィールドとは異なり、脆性トランジスタを回避するために、ｎ−導電性帯域を有してはいない。ｎ−導電性領域及びｐ−導電性領域４′、５′は、ｐ−導電性帯域６′にわたって、構成素子縁部の方向で広く延在している。最外縁部には、いわゆるチャネルストッパー機器構成が存在しているが、これは、ゲート電極８′からなり、ｎ−導電性帯域７″と電気的に接続しており、それ自体が、ｎ-−導電性領域１３中のｐ−導電性帯域６″中でに入り込んでいる。
【００７２】
図１３中に記載したいわゆる空間電荷帯域ストッパーが、図１２中に示したチャネルストッパー機器構成の１つの選択肢を形成している。この空間電荷帯域ストッパーは、ｎ-−導電性領域中に埋設されている良導電性のｎ＋−導電性帯域のみからなる。
【００７３】
２つの実施例は、ｐ−導電性帯域６′のコンタクトホールが、ｎ−導電性帯域もしくはｐ−導電性帯域７、６中のコンタクトホールに比して本質的に大きいことが共通している。これは、領域４′、５′上に存在するゲート電極８′が、セルフィールドのゲート電極８に比して本質的に小さく構成されているという結果になっている。領域４′、５′が対応配置されているラスターは、セルフィールドの領域４、５に比して大きさのほぼ半分である。
【図面の簡単な説明】
【図１】  図１は、本発明の第１の実施例によるｎ−チャネル−横方向−ＭＯＳ−トランジスタの平面図である。
【図２】  図２は、本発明の第２の実施例によるｎ−チャネル−横方向−ＭＯＳ−トランジスタの断面図である。
【図３】  図３ａ〜３ｄは、本発明による半導体構成素子の種々の配置を示す図である。
【図４】  図４は、本発明の第３の実施例によるｎ−チャネル−ＭＯＳ−トランジスタの断面図である。
【図５】  図５は、図４における線分Ｃ−Ｄに沿った補償の度合いＫの経過曲線を示す図である。
【図６】  図６は、図４における線分Ｃ−Ｄに沿った電界の経過曲線を示す図である。
【図７】  図７は、一定のドーピングと種々のドーピングとについての補償の度合いに応じた破損電圧の経過曲線を示す図である。
【図８】  図８は、ｎ−チャネル−ＭＯＳ−トランジスタのセル設計のための１つの具体例を示す図である。
【図９】  図９ａ〜９ｃは、本発明による半導体構成素子の種々の正方形の縁部構造体の配置を示す図である。
【図１０】  図１０ａ〜１０ｃは、本発明による半導体構成素子の種々のストライプ状の縁部構造体の配置を示す図である。
【図１１】  図１１は、本発明による半導体構成素子の六角形の縁部構造体の配置を示す図である。
【図１２】  図１２は、縁部構造体を有する第４の実施例によるｎ−チャネル−ＭＯＳ−トランジスタの断面図である。
【図１３】  図１３は、他の縁部構造体の配置を有する第５の実施例によるｎ−チャネル−ＭＯＳ−トランジスタの断面図である。
【符号の説明】
１  半導体サブストレート、２  ドレイン電極、３  エピタキシャル層、４  ｎ−導電性領域、５  ｐ−導電性領域、６  ｐ−導電性帯域、７  ｎ−導電性帯域、８  ゲート電極、９  絶縁層、１０  ソース金属被覆、１１  種々のドーピングの補償放物線、１２  一定のドーピングの補償放物線、１３  ｎ-−導電性領域、１５  ドレイン帯域、１６  ソース帯域、１７  六角形のポリ珪素構造体、１８  ポリ珪素開口部、１９  アルミニウムコンタクトホール、２０  長方形のポリ珪素構造体、２１  アルミニウム電極、Ｓ  ソース電極、Ｇ  ゲート電極、Ｄ  ドレイン電極、Ｋ  補償の度合い（％）、Ｕ  電圧（ボルト）、ｔ  深度、Ｅ  電界、Ａ、Ｂ  表面、４′  ｎ−導電性領域、５′  ｐ−導電性領域、６′  ｐ−導電性帯域、７″  ｎ−導電性帯域、８″  ゲート電極、６″  ｐ−導電性帯域、８′  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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