(57)【特許請求の範囲】
【請求項１】
半導体素子の少なくとも片側に板状の電極を有する半導体装置用電極構造において、
前記電極は、表皮効果抑制部材を有し、
前記表皮効果抑制部材は、その中心から外周にかけて抵抗率が徐々に高くなるように構成されていることを特徴とする半導体装置用電極構造。
【請求項２】
請求項１記載の半導体装置用電極構造において、
前記表皮効果抑制部材は、抵抗率の異なる複数の材料が組み合わされて構成されていることを特徴とする半導体装置用電極構造。
【請求項３】
請求項２記載の半導体装置用電極構造において、
１つの材料の周りに抵抗率の高い他の材料が配置されるという形態で前記複数の材料が組み合わされていることを特徴とする半導体装置用電極構造。
【請求項４】
請求項３記載の半導体装置用電極構造において、
前記複数の材料の間にそれぞれ接着層が介在されていることを特徴とする半導体装置用電極構造。
【請求項５】
請求項１記載の半導体装置用電極構造において、
前記表皮効果抑制部材は、導電部材と、該導電部材の少なくとも一主面に形成された高抵抗膜とを有して構成され、
前記導電部材は、その中心から外周にかけて厚みが薄く形成され、前記高抵抗膜は、その中心から外周にかけて膜厚が厚く形成されていることを特徴とする半導体装置用電極構造。
【請求項６】
請求項１記載の半導体装置用電極構造において、
前記表皮効果抑制部材は、中央部分に導電部材が配置され、該導電部材の周りに絶縁材が配置されて構成されていることを特徴とする半導体装置用電極構造。
【請求項７】
請求項１記載の半導体装置用電極構造において、
前記表皮効果抑制部材は、第１導電型の不純物が導入されたシリコン基板を有することを特徴とする半導体装置用電極構造。
【請求項８】
請求項７記載の半導体装置用電極構造において、
前記シリコン基板の厚みは、０．１〜２．０ｍｍであることを特徴とする半導体装置用電極構造。
【請求項９】
請求項７又は８記載の半導体装置用電極構造において、
前記シリコン基板のうち、前記半導体素子側の表面部分に、第２導電型の不純物が選択的に導入され、前記シリコン基板の中心から外周に向かって所定の抵抗率分布が形成されていることを特徴とする半導体装置用電極構造。
【請求項１０】
請求項９記載の半導体装置用電極構造において、
前記シリコン基板の中心部の抵抗率をρ0、前記シリコン基板の半径をｒ、供給電流の立ち上がり時間をＴ0、前記シリコン基板の透磁率をμとしたとき、前記所定の抵抗率分布ρ（ｒ）は、
ρ（ｒ）＝（μｒ2／４Ｔ0）＋ρ0
を満足することを特徴とする半導体装置用電極構造。
【請求項１１】
請求項７〜１０のいずれか１項に記載の半導体装置用電極構造において、
前記シリコン基板の表面に金属膜が形成されていることを特徴とする半導体装置用電極構造。
【請求項１２】
請求項１１記載の半導体装置用電極構造において、
前記金属膜のうち、前記半導体素子側の金属膜の膜厚が１〜２μｍであることを特徴とする半導体装置用電極構造。
【請求項１３】
請求項１１又は１２記載の半導体装置用電極構造において、
前記金属膜のうち、前記半導体素子と反対側の金属膜の膜厚が１〜１０μｍであることを特徴とする半導体装置用電極構造。
【請求項１４】
請求項７〜１３のいずれか１項に記載の半導体装置用電極構造において、
少なくとも前記シリコン基板の外周部に絶縁膜が形成されていることを特徴とする半導体装置用電極構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の少なくとも片側に電極を有する半導体装置用電極構造に関し、例えば逆導通サイリスタやＳＩサイリスタ、ＧＴＯサイリスタ、ＩＧＢＴなどの大電力用の圧接形半導体装置に用いて好適な半導体装置用電極構造に関する。
【０００２】
【従来の技術】
半導体素子の少なくとも片側に電極を有する半導体装置としては、例えば逆導通サイリスタやＳＩサイリスタ、ＧＴＯサイリスタ、ＩＧＢＴなどの大電力用の圧接形半導体装置がある。この圧接形半導体装置は、中央に半導体素子を有する。この半導体素子は、表裏二面に電極膜が形成されており、一方の面には、規則的に整列された多数の突出部の頂部に例えばアルミ蒸着によって形成されたカソード電極膜と、該一方の面の中央部分に同じくアルミ蒸着によって形成されたゲート電極膜を有し、他方の面には、同じくアルミ蒸着によって形成されたアノード電極膜を有する。
【０００３】
更に、この圧接形半導体装置は、前記半導体素子における表面中央部のゲート電極膜に対向してゲート圧接電極が接触し、同時にカソード電極膜に対向して支持電極が接触し、更に、裏面のアノード電極に対向して支持電極が接触している。
【０００４】
このように半導体素子の表裏を支持電極で挟んだ構造体を、更に、２つの金属電極で挟んで、これら電極を圧接接触させた構造を有している。この圧接形半導体装置を外部から強く加圧して各電極を圧接し、通電することにより、アノードとカソード間の回路を構成するものである。
【０００５】
【発明が解決しようとする課題】
ところで、このような構成を有する圧接形半導体装置を、３次元イオン注入や加速器、集塵機、オゾナイザ、プラズマなどのパルス電源に使用する場合は、狭パルス幅の電流を供給する必要があり、特にプラズマのパルス電源に使用する場合は、電流の立ち上がりを急峻にしなければならない。即ち、高周波の電流（例えば１０ｋＨｚ等の高周波電流）を供給する必要がある場合もある。
【０００６】
しかしながら、高周波の電流を圧接形半導体装置に供給した場合、いわゆる表皮効果が問題となる。例えば電極を銅とした場合、パルス幅が１μｓであって立ち上がりの急峻な電流が供給された場合、表皮厚さは、２５０μｍとなるため、前記電流は電極表面近傍にしか流れない。
【０００７】
従って、半導体素子のうち、実際に機能しているデバイス領域は、周辺の限られた領域であると考えられる。
【０００８】
表皮効果への対策を行い、前記半導体素子のデバイス領域全体に一様な電流を流すことができれば、使用可能な最大電流定格を増大することができ、しかも、電流の立ち上がり特性を改善できる可能性がある。
【０００９】
また、大電流を扱うことから、発熱への対策が必須となってくる。電極と半導体素子との熱膨張係数の差が大きいと、反りが発生するおそれがあり、その結果、機械的な不均一圧接や電気的に不均一な通電状態となるおそれがある。
【００１０】
本発明はこのような課題を考慮してなされたものであり、高周波電流の供給に伴う表皮効果を緩和することができ、半導体素子のデバイス領域全体に一様な電流を流すことができる半導体装置用電極構造を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、半導体素子の少なくとも片側に板状の電極を有する半導体装置用電極構造において、前記電極は、表皮効果抑制部材を有することを特徴とする。これにより、高周波電流が電極表面近傍に流れることを緩和することができる。この場合、前記表皮効果抑制部材は、前記半導体素子に接する位置に設けられていることが好ましい。
【００１２】
また、表皮効果抑制部材は、その中心から外周にかけて抵抗率が徐々に高くなるように構成されていることが好ましい。これにより、高周波電流が電極表面近傍に流れることを効率よく緩和することができる。
【００１３】
即ち、高周波電流が電極に供給されたとき、通常は、高周波電流は、表皮効果によって電極の外表面を流れることになる。しかし、本発明においては、外周に向かうほど抵抗率が徐々に高くなるように構成された表皮効果抑制部材を有するため、電流は、該表皮効果抑制部材において分散され、該表皮効果抑制部材の中心部分にまで到達することになる。その結果、半導体素子のデバイス領域全体のほぼ全面に対して電流が供給される。
【００１４】
このように、本発明においては、高周波電流の表皮効果を緩和することができ、半導体素子のデバイス領域全体に一様な電流を流すことができる。そのため、半導体素子を例えば逆導通サイリスタやＳＩサイリスタ、ＧＴＯサイリスタ及びＩＧＢＴなどの大電力用の圧接形半導体装置に用いた場合において、使用可能な最大電流定格を増大でき、しかも、電流の立ち上がり特性を改善できる。
【００１５】
そして、前記表皮効果抑制部材において、その中心から外周にかけて抵抗率が徐々に高くなるように構成するための第１の手法としては、抵抗率の異なる複数の材料を組み合わせることで実現させることができる。この場合、１つの材料の周りに抵抗率の高い他の材料が配置されるという形態で前記複数の材料を組み合わせればよい。また、前記複数の材料の間にそれぞれ接着層を介在させてもよい。これにより、複数の材料が一体的に構成されることになる。
【００１６】
また、前記表皮効果抑制部材において、その中心から外周にかけて抵抗率が徐々に高くなるように構成するための第２の手法としては、導電部材と、該導電部材の少なくとも一主面に形成された高抵抗膜とを有して構成し、前記導電部材を、その中心から外周にかけて厚みを薄く形成し、前記高抵抗膜を、その中心から外周にかけて膜厚が厚くなるように形成すればよい。
【００１７】
また、前記表皮効果抑制部材において、その中心から外周にかけて抵抗率が徐々に高くなるように構成するための第３の手法としては、中央部分に導電部材を配置し、該導電部材の周りに絶縁材を配置することで実現できる。
【００１８】
その他、前記表皮効果抑制部材として、第１導電型の不純物が導入されたシリコン基板を有するようにしてもよい。この場合、前記シリコン基板の厚みは、０．１〜２．０ｍｍであることが好ましい。
【００１９】
特に、前記シリコン基板のうち、前記半導体素子側の表面部分に、第２導電型の不純物が選択的に導入され、前記シリコン基板の中心から外周に向かって所定の抵抗率分布が形成されていることが好ましい。
【００２０】
この所定の抵抗率分布ρ（ｒ）は、前記シリコン基板の中心部の抵抗率をρ０、前記シリコン基板の半径をｒ、供給電流の立ち上がり時間をＴ０、前記シリコン基板の透磁率をμとしたとき、
ρ（ｒ）＝（μｒ2／４Ｔ0）＋ρ0
を満足するようにすればよい。
【００２１】
また、前記シリコン基板の表面に金属膜が形成されていてもよい。この場合、前記金属膜のうち、前記半導体素子側の金属膜の膜厚が１〜２μｍであり、前記半導体素子と反対側の金属膜の膜厚が１〜１０μｍであることが好ましい。
【００２２】
特に、少なくとも前記シリコン基板の外周部に絶縁膜を形成すれば、シリコン基板の外周端での電流集中を抑制することができる。
【００２３】
【発明の実施の形態】
以下、本発明に係る半導体装置用電極構造を例えば逆導通サイリスタ等の圧接形半導体装置に適用した実施の形態例（以下、単に実施の形態に係る圧接形半導体装置と記す）を図１〜図１５を参照しながら説明する。
【００２４】
本実施の形態に係る圧接形半導体装置１０は、図１に示すように、中央に半導体素子１２を有する。この半導体素子１２は、表裏二面に電極膜１４、１６及び１８が形成されており、一方の面には、規則的に整列された多数の突出部の頂部に例えばアルミ蒸着によって形成されたカソード電極膜１４と、該一方の面の中央部分に同じくアルミ蒸着によって形成されたゲート電極膜１６を有し、他方の面には、同じくアルミ蒸着によって形成されたアノード電極膜１８を有する。
【００２５】
前記半導体素子１２のカソード電極膜１４の上部にはカソード電極部２０が配置され、半導体素子１２のアノード電極膜１８の下部にはアノード電極部２１が配置されている。
【００２６】
カソード電極部２０は、半導体素子１２のカソード電極膜１４に接触するカソード熱緩衝板２２と、該カソード熱緩衝板２２の上面に設けられたカソード主電極２４とを有し、アノード電極部２１は、半導体素子１２のアノード電極膜１８に接触する表皮効果抑制部材２５と、該表皮効果抑制部材２５の下面に設けられたアノード主電極２６とを有する。なお、アノード主電極２６は、その外周面において半導体素子１２の外周部に設けられたベベル表面絶縁部２８との摩擦接触により保持されている。
【００２７】
半導体素子１２が例えばシリコンを主体とする場合、前記カソード熱緩衝板２２は、半導体素子１２の熱膨張係数に近く、良導電性のタングステンやモリブデンによる板材が用いられる。
【００２８】
また、カソード電極部２０は、半導体素子１２と対向する中央部分に、ゲートの引出し機構を設けるための円筒状の空間３０が形成され、更に、該空間３０からカソード電極部２０の外周にわたってキー溝状の切欠き部３２が形成されている。
【００２９】
カソード主電極２４は、カソードシールフランジ３４を介して絶縁シール筒３６の上部に固着され、アノード主電極２６は、アノードシールフランジ３８及びアノードシールフランジ受け４０を介して前記絶縁シール筒３６の下部に固着されている。
【００３０】
絶縁シール筒３６の側面を貫通するゲート導出パイプ４２内には、ゲートリード部材４４が挿入され、該ゲートリード部材４４の一端が前記空間３０内に設置されたゲート接触部材４６に電気的に接続されている。
【００３１】
ゲート接触部材４６は、空間３０内に配置された絶縁座金４８、皿ばね５０、平座金５２によりカソード電極部２０から電気的に絶縁されると共に、ゲート電極膜１６に圧接されている。
【００３２】
そして、この実施の形態に係る圧接形半導体装置１０を使用する場合は、アノード電極部２０及びカソード電極部２１を通じて高周波電流が供給されることになる。高周波電流は、例えば図２に示すように、振幅が１０4Ａ、パルス幅が１μｓ、パルス周期が１ｍｓのように、電流の立ち上がりが急峻でパルス幅の短い電流波形などが挙げられる。
【００３３】
このような高周波電流が供給された場合、通常は、いわゆる表皮効果によって高周波電流は、半導体素子１２の外周部にしか流れず、デバイス領域の大部分に高周波電流が供給されないという問題が生じる。
【００３４】
そこで、この実施の形態に係る圧接形半導体装置１０では、アノード電極部２１に表皮効果抑制部材２５を設けるようにしている。この表皮効果抑制部材２５は、図３Ａ及び図３Ｂに示すように、その中心から外周にかけて抵抗率が徐々に高くなるように構成されている。
【００３５】
以下、表皮効果抑制部材２５において、その中心から外周にかけて抵抗率が徐々に高くなるように構成するためのいくつかの具体例を図４Ａ〜図８を参照しながら説明する。
【００３６】
まず、第１の具体例に係る表皮効果抑制部材２５Ａは、図４Ａ及び図５に示すように、抵抗率の異なる複数の部材Ｂ１〜Ｂｎが組み合わされて構成されている。具体的には、中央に円筒状の第１部材Ｂ１（抵抗率＝ρ１）が配置され、その周りに内径が第１部材Ｂ１の外径とほぼ同じとされた円環状の第２部材Ｂ２（抵抗率＝ρ２＞ρ１）が配置され、該第２部材Ｂ２の周りに内径が第２部材Ｂ２の外径とほぼ同じとされた円環状の第３部材Ｂ３（抵抗率＝ρ３＞ρ２）が配置され、以下同様に、第ｎ−１部材Ｂｎ−１の周りに内径が第ｎ−１部材Ｂｎ−１の外径とほぼ同じとされた円環状の第ｎ部材Ｂｎ（抵抗率＝ρｎ＞ρｎ−１）が配置されて構成されている。
【００３７】
この構成により、図４Ｂに示すように、表皮効果抑制部材２５Ａの抵抗率は、中心から外周に向かって階段状に徐々に高くなる特性を有することになる。なお、上述の例では、複数の部材Ｂ１〜Ｂｎをそのまま配置した例を示したが、その他、図６に示すように、各部材Ｂ１〜Ｂｎの間にそれぞれ接着層６０を介在させるようにしてもよい。この場合、複数の部材Ｂ１〜Ｂｎの組み合わせからなる表皮効果抑制部材２５Ａを一体化させることができるため、取り扱いや実装に有利となる。
【００３８】
第２の具体例に係る表皮効果抑制部材２５Ｂは、図７に示すように、板状の導電部材６２と該導電部材６２の少なくとも一主面に形成された高抵抗膜６４とを有して構成される。
【００３９】
この場合、導電部材６２は、その中心から外周に向かって厚みが徐々に薄くなるように形成され、高抵抗膜６４は、その中心から外周に向かって膜厚が徐々に厚くなるように形成されている。
【００４０】
ここで、高抵抗膜６４の「高抵抗」とは、電気抵抗値が導電部材６２の電気抵抗値よりも高いことを示す。従って、例えば導電部材６２としてＣｕやＭｏ等の高導電率材を用い、前記高抵抗膜６４として、導電部材６２の抵抗率よりも高い抵抗率を有するＡｌを用いることができる。なお、高抵抗膜６４は真空蒸着法や、ＣＶＤ法、スパッタ法等を用いて容易に形成することができる。
【００４１】
次に、第３の具体例に係る表皮効果抑制部材２５Ｃは、図８に示すように、中央部分に外径が半導体素子１２の外径（あるいはゲート電極膜１６の外径）よりも小さい導電部材６６が配置され、該導電部材６６の周りに円環状の絶縁材６８が配置されて構成されている。
【００４２】
この場合、導電部材６６の一方の端面から進入した高周波電流は、該導電部材６６の表面を通じて半導体素子１２に到達することになるが、このとき、高周波電流は、半導体素子１２の中央部分から進入することになるため、該半導体素子１２内において全体に拡散していくことになり、表皮効果は抑制されることになる。
【００４３】
次に、第４の具体例に係る表皮効果抑制部材２５Ｄは、図９に示すように、半導体素子１２と同様の構成材料であるシリコン基板７０を有して構成されている。このシリコン基板７０は、第１導電型（例えばｐ型）の不純物（例えばボロン）が導入されたシリコン基板であり、例えばＣＺ法やＭＣＺ法にて生成されたインゴットを切断して作製されている。
【００４４】
そして、図１０Ａに示すように、このシリコン基板７０の表面部、特に、半導体素子１２と対向する表面部７０ａには、第２導電型（ｎ型）の不純物（例えばリンや砒素）が選択的に導入されている。
【００４５】
特に、この例では、図１０Ｂに示すように、シリコン基板７０の前記表面部７０ａにおける内周側よりも外周側への不純物の導入量を多くして、シリコン基板７０における内周側の抵抗率よりも外周側の抵抗率が高くなるように設定されている。
【００４６】
具体的には、シリコン基板７０の半径方向の抵抗率分布ρ（ｒ）は、シリコン基板７０の中心部の抵抗率をρ0、前記シリコン基板７０の半径をｒ、供給電流（高周波電流）の立ち上がり時間をＴ0、前記シリコン基板７０の透磁率をμとしたとき、
ρ（ｒ）＝（μｒ2／４Ｔ0）＋ρ0
を満足するようになされている。この抵抗率の分布を有効に得るために、シリコン基板７０の厚みｔａは、０．１〜２．０ｍｍが好ましく、本実施の形態では、０．２ｍｍとしている。なお、シリコン基板７０の半径ｒは５０ｍｍである。
【００４７】
更に、この例では、図９に示すように、シリコン基板７０の両面にＡｌ等の金属膜７２及び７４を形成するようにしてもよい。これら金属膜７２及び７４のうち、半導体素子１２側に形成された金属膜７２は、縦方向への電流の拡がりを横方向への電流の拡がりよりも速くするため、なるべく薄く形成することが好ましい。この金属膜７２の厚みｔｂとしては、表皮効果抑制の点から、１〜２μｍが好ましい。もちろん、半導体素子１２のアノード側に金属膜が形成されていれば、前記半導体素子１２側の金属膜７２の形成を省略してもよい。
【００４８】
一方、前記金属膜７２及び７４のうち、半導体素子１２とは反対側（アノード主電極２６側）の金属膜７４は、圧接歪みを吸収する上で有利である。この金属膜７４の厚みｔｃとしては、１〜１０μｍが好ましい。
【００４９】
そして、この第４の具体例に係る表皮効果抑制部材２５Ｄを有する圧接形半導体装置１０のアノード電極部２１及びカソード電極部２０を通じて高周波電流ｉを供給すると、当初は、図１１に示すように、表皮効果抑制部材２５Ｄの外周端を基準として高周波電流ｉが表皮効果抑制部材２５Ｄの内部に分散しながら流れていくことになるが、ある程度の時間が経過した段階では、図１２に示すように、表皮効果抑制部材２５Ｄの全体にわたって高周波電流ｉが流れることになる。
【００５０】
なお、電流供給の当初において、表皮効果抑制部材２５Ｄの外周端に高周波電流ｉが集中しないように、例えば図１３に示すように、表皮効果抑制部材２５Ｄにおけるシリコン基板７０の外周面に絶縁膜７６を形成するようにしてもよい。前記絶縁膜７６としては、例えばＳｉＯ2膜等を用いることができる。この場合、図１４に示すように、絶縁膜７６を被覆するようにシリコーン７８を形成するようにしてもよい。
【００５１】
また、図１５に示すように、表皮効果抑制部材２５Ｄの外周面に沿って断面Ｕ字状の環状溝８０を形成することで、絶縁膜７６の形成面積を広げるようにしてもよい。これにより、表皮効果抑制部材２５Ｄの外周端における絶縁距離を見かけ上、長くすることができ、上述の電流の集中を効果的に抑制することができる。
【００５２】
このように、本実施の形態に係る圧接形半導体装置１０のアノード電極部２１は、中心から外周にかけて抵抗率が徐々に高くなるように構成された表皮効果抑制部材２５を有しているため、高周波電流が半導体素子１２の外表面のみに流れることを緩和することができる。
【００５３】
具体的には、まず、高周波電流がアノード電極部２１とカソード電極部２０を通じて供給されたとき、通常は、高周波電流は、表皮効果によってアノード電極部２１の外表面、半導体素子１２の外表面及びカソード電極部２０の外表面を流れることになる。しかし、本実施の形態においては、外周に向かうほど抵抗率が高くなるように構成された表皮効果抑制部材２５を有するため、高周波電流は、該表皮効果抑制部材２５において分散され、該表皮効果抑制部材２５の中心部分にまで到達することになる。その結果、半導体素子１２のデバイス領域全体のほぼ全面に対して電流が供給される。
【００５４】
そのため、半導体素子１２を例えば逆導通サイリスタやＳＩサイリスタ、ＧＴＯサイリスタ及びＩＧＢＴなどの大電力用の圧接形半導体装置１０に用いた場合において、使用可能な最大電流定格を増大することができ、しかも、電流の立ち上がり特性を改善できる。
【００５５】
上述の実施の形態では、アノード電極部２１のみを改善した例を示したが、その他、カソード電極部２０を同様に構成するようにしてもよい。
【００５６】
なお、この発明に係る半導体装置用電極構造は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【００５７】
【発明の効果】
以上説明したように、本発明に係る半導体装置用電極構造によれば、高周波電流の供給に伴う表皮効果を緩和することができ、半導体素子のデバイス領域全体に一様な電流を流すことができる。
【図面の簡単な説明】
【図１】本実施の形態に係る圧接形半導体装置の構成を示す断面図である。
【図２】本実施の形態に係る圧接形半導体装置に供給される高周波電流を示す信号波形図である。
【図３】図３Ａは本実施の形態に係る圧接形半導体装置に使用される表皮効果抑制部材を示す断面図であり、図３Ｂは表皮効果抑制部材における抵抗率の特性を示す図である。
【図４】図４Ａは第１の具体例に係る表皮効果抑制部材を示す断面図であり、図４Ｂは表皮効果抑制部材における抵抗率の特性を示す図である。
【図５】第１の具体例に係る表皮効果抑制部材を一部省略して示す斜視図である。
【図６】第１の具体例に係る表皮効果抑制部材の他の例を示す断面図である。
【図７】第２の具体例に係る表皮効果抑制部材を示す断面図である。
【図８】第３の具体例に係る表皮効果抑制部材を示す断面図である。
【図９】第４の具体例に係る表皮効果抑制部材を示す断面図である。
【図１０】図１０Ａはシリコン基板の表面部への選択的な不純物導入を説明するための図であり、図１０Ｂはシリコン基板の抵抗率分布を示す特性図である。
【図１１】高周波電流を供給した時点での電流の流れを示す説明図である。
【図１２】高周波電流を供給した時点からある程度時間が経過した段階での電流の流れを示す説明図である。
【図１３】シリコン基板の外周端における電流集中を回避する構造の一例を示す説明図である。
【図１４】シリコン基板の外周端における電流集中を回避する構造の他の一例を示す説明図である。
【図１５】シリコン基板の外周端における電流集中を回避する構造の更に他の一例を示す説明図である。
【符号の説明】
１０…圧接形半導体装置                  １２…半導体素子
２０…カソード電極部                    ２１…アノード電極部
２５、２５Ａ、２５Ｂ、２５Ｃ、２５Ｄ…表皮効果抑制部材
６０…接着層                            ６２、６６…導電部材
６４…高抵抗膜                          ６８…絶縁材
７０…シリコン基板                      ７０ａ…表面部
７２、７４…金属膜                      ７６…絶縁膜
Ｂ１〜Ｂｎ…部材
【図１】
0004318871.tif 000002
【図２】
0004318871.tif 000003
【図３】
0004318871.tif 000004
【図４】
0004318871.tif 000005
【図５】
0004318871.tif 000006
【図６】
0004318871.tif 000007
【図７】
0004318871.tif 000008
【図８】
0004318871.tif 000009
【図９】
0004318871.tif 000010
【図１０】
0004318871.tif 000011
【図１１】
0004318871.tif 000012
【図１２】
0004318871.tif 000013
【図１３】
0004318871.tif 000014
【図１４】
0004318871.tif 000015
【図１５】
0004318871.tif 000016