(57)【特許請求の範囲】
【請求項１】
正極性又は負極性の所定の極性の入力ＤＣ電圧を受ける複数の入力電圧端子と、
論理入力端子と、複数の切替え出力端子の間に接続されたソース及びドレインを有する高電位側ＦＥＴスイッチと、を備えた高電位側パッケージであって、当該高電位側パッケージの前記複数の切替え出力端子の１つが前記複数の入力電圧端子の１つに接続され、当該高電位側パッケージの前記複数の切替え出力端子の他の１つが切替えノードに接続された、高電位側パッケージと、
論理入力端子と、複数の切替え出力端子の間に接続されたソース及びドレインを有する低電位側ＦＥＴスイッチと、備えた低電位側パッケージであって、当該低電位側パッケージの前記複数の切替え出力端子の１つが前記複数の入力電圧端子の他の１つに接続され、前記複数の切替え出力端子の他の１つが前記切替えノードに接続された、低電位側パッケージと、
前記両パッケージの前記論理入力端子に接続され、交流制御信号を前記論理入力端子に供給して、前記高電位側及び低電位側ＦＥＴスイッチを交互に切り替えるパルス幅変調器と、を備え、
前記高電位側パッケージは、前記高電位側ＦＥＴスイッチのゲートに接続されて前記交流制御信号に基づき前記高電位側ＦＥＴスイッチのオン及びオフを切り替える論理回路と、前記切替えノードに接続された前記高電位側パッケージの前記切替え出力端子の前記他の１つにおける前記所定の極性とは反対の極性の電圧エッジを検出し、前記高電位側パッケージの前記論理入力端子及び前記切替え出力端子における電圧のみに基づいて前記高電位側パッケージの前記高電位側ＦＥＴスイッチを制御するために、前記電圧エッジが検出された後にのみ前記高電位側ＦＥＴスイッチのオンへの切り替えをトリガするように構成されているセンス回路とを含み、
前記低電位側パッケージは、前記低電位側ＦＥＴスイッチのゲートに接続されて前記交流制御信号に基づき前記低電位側ＦＥＴスイッチのオン及びオフを切り替える論理回路と、前記切替えノードに接続された前記低電位側パッケージの前記切替え出力端子の前記他の１つにおける前記所定の極性とは反対の極性の電圧エッジを検出し、前記低電位側パッケージの前記論理入力端子及び前記切替え出力端子における電圧のみに基づいて前記低電位側パッケージの前記低電位側ＦＥＴスイッチを制御するために、前記電圧エッジが検出された後にのみ前記低電位側ＦＥＴスイッチのオンへの切り替えをトリガし、前記高電位側パッケージの前記高電位側ＦＥＴスイッチと前記低電位側パッケージの前記低電位側ＦＥＴスイッチとが同時に導通状態になることを回避するように構成されているセンス回路とを含む、
ことを特徴とする切替え回路。
【請求項２】
並列に接続された複数の前記高電位側パッケージと、
並列に接続された複数の前記低電位側パッケージと、
を備えることを特徴とする請求項１に記載の切替え回路。
【請求項３】
前記低電位側パッケージにおいて、前記低電位側ＦＥＴスイッチは、レベルシフタにより前記論理回路から分離されているドライバにより駆動され、前記ドライバは、前記低電位側ＦＥＴスイッチに直接参照されることを特徴とする請求項１又は２に記載の切替え回路。
【請求項４】
正極性又は負極性の所定の極性の入力ＤＣ電圧を受ける複数の入力電圧端子と、
論理入力端子と、複数の切替え出力端子の間に接続されたソース及びドレインを有する高電位側ＦＥＴスイッチと、を備えた高電位側パッケージであって、当該高電位側パッケージの前記複数の切替え出力端子の１つが前記複数の入力電圧端子の１つに接続され、当該高電位側パッケージの前記複数の切替え出力端子の他の１つが切替えノードに接続された、高電位側パッケージと、
論理入力端子と、複数の切替え出力端子の間に接続されたソース及びドレインを有する低電位側ＦＥＴスイッチと、備えた低電位側パッケージであって、当該低電位側パッケージの前記複数の切替え出力端子の１つが前記複数の入力電圧端子の他の１つに接続され、前記複数の切替え出力端子の他の１つが前記切替えノードに接続された、低電位側パッケージと、
前記両パッケージの前記論理入力端子に接続され、交流制御信号を前記論理入力端子に供給して、前記高電位側及び低電位側ＦＥＴスイッチを交互に切り替えるパルス幅変調器と、
を有する同期式ＤＣ／ＤＣ変換器回路を動作させる方法であって、
第１極性と前記第１極性とは反対の第２極性との間で交番するパルス幅変調交流信号により交互に高電位側及び低電位側パッケージを駆動する過程と、
前記高電位側パッケージにおいて、前記第１極性から前記第２極性への前記パルス幅変調交流信号の極性の変化に応じて前記高電位側ＦＥＴスイッチをオフに切り替える過程を実行し、前記第２極性から前記第１極性への前記パルス幅変調交流信号の極性の変化に応じて遅延過程を実行し且つ前記高電位側ＦＥＴスイッチをオンに切り替える過程を実行し、
前記低電位側パッケージにおいて、前記第２極性から前記第１極性への前記パルス幅変調交流信号の極性の変化に応じて前記低電位側ＦＥＴスイッチをオフに切り替える過程を実行し、前記第１極性から前記第２極性への前記パルス幅変調交流信号の極性の変化に応じて遅延過程を実行し且つ前記低電位側ＦＥＴスイッチをオンに切り替える過程を実行することにより、
前記低電位側ＦＥＴスイッチと前記高電位側ＦＥＴスイッチとが同時にオンに切り替えられることを回避する過程と、
を含むことを特徴とする方法。
【請求項５】
前記高電位側パッケージ及び前記低電位側パッケージの双方における前記遅延過程は、所定の時間の遅延を含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記高電位側パッケージ及び前記低電位側パッケージの双方における前記遅延過程は、前記切替えノードの電圧の負エッジを待ってから前記各ＦＥＴスイッチのオンへの切替えをトリガする過程を含むことを特徴とする請求項４に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、切替え型ＦＥＴ（電界効果トランジスタ）回路に関し、さらに、例えば同期式ＤＣ／ＤＣ電圧変換器において使用されるような回路の動作方法に関する。
【０００２】
【従来の技術】
切替え型ＦＥＴを備えている回路は周知である。例として、例えば１２Ｖの電源から１．５Ｖの電圧線を供給するような、ある電圧レベルから他の電圧レベルに電圧を変換するのによく使用されるＤＣ（直流）／ＤＣ変換器が挙げられる。
【０００３】
変換器の一形態である同期式ＤＣ／ＤＣ変換器を概略的に図１に示す。入力電圧Ｖｉｎが入力端子２及び４の間に印加されている。一対のトランジスタ−−本例では電界効果トランジスタ−−６及び８が入力端子２及び４の間に接続されている。入力端子２に接続されたトランジスタ６は、制御式ＦＥＴ又は高電位側トランジスタと呼ばれ、接地側に接続されたトランジスタ８は、同期式ＦＥＴ又は低電位側トランジスタと呼ばれる。高電位側が低電位側より比較的、より正であるが、但し、高電位側又は低電位側が特に接地される必要は必ずしもない。
【０００４】
トランジスタ６及び８の間のノードは、切替えノード１０と呼ばれる。切替えノードは、インダクタ１２を通じて且つコンデンサ１４を介して出力端子１６に給電する。
【０００５】
制御式及び同期式ＦＥＴは、それぞれの対応するドライバ３０及び３２により駆動される。
【０００６】
制御回路１８には、入力制御端子２０に至る入力端子と、帰還経路２２を介して出力端子１６から給電される他の入力端子とが備えられている。制御回路１８は、制御信号を供給して、ＦＥＴ６及び８を制御して、切替え型トランジスタ６及び８のオンとオフとを繰り返すことで出力端子で電圧を保持する。制御信号は、制御式及び同期式ＦＥＴを交互に導通させる交流信号である。マークスペース比は可変であり、即ち、制御式ＦＥＴが導通する時間と同期式ＦＥＴが導通する時間との比率が調整されて、出力端子１６での目標電圧が達成される。
【０００７】
こうしたＤＣ／ＤＣ変換器の例としては、インテル株式会社に譲渡されたＷＯ９８／４９６０７やＬｅｅに譲渡された米国特許第５４７９０８９号が挙げられる。
【０００８】
同期式ＤＣ／ＤＣ変換器の特色としては、高電位側トランジスタ６と低電位側トランジスタ８とを同時にオンにすることが、通常、望ましいとは限らないことである。どちらのトランジスタもオンになると、制御式ＦＥＴと同期式ＦＥＴとを介して二つの入力端子２及び４の間を直接通る電流により入力電圧が短絡される。この現象は「シュートスルー（shoot-through）」と呼ばれる。従って、制御回路１８は、通常、確実に二つのトランジスタ６及び８の一方だけしかオンにならないように構成されている。
【０００９】
上記のことは、従来、二つの電圧をモニタすることによって実施される。切替えノード１０の電圧は、高電位側トランジスタ６がオフになるまで低電位側トランジスタ８がオンに切り替わらないようにモニタされる。低電位側トランジスタ８のゲート２４の電圧は、低電位側トランジスタ８がオフになるまで高電位側トランジスタがオンに切り替わらないようにモニタされる。例えば、特許文献１には、この型の回路が記載されている。また、例えば特許文献２にも、同様の回路が記載されている。
【００１０】
どちらのＦＥＴも非導通状態にあるデッドタイムは、トランジスタのしきい電圧と同期式ＦＥＴの容量に応じて決まる。これらのしきい電圧とＦＥＴの容量は、おおまかには、選択されたＦＥＴのパラメータの製造スプレッド、及び、個々の選択されたＦＥＴに応じて変化するものである。このことは、シュートスルーを回避するデッドタイムを生成するようにこうしたパラメータを控えめに見積もらなければならないことを意味している。こうすれば通常、使用された特定のＦＥＴに対して制御回路が最適化された場合に可能となるデッドタイムより長くなる。
【００１１】
【特許文献１】
ＷＯ９８／４９６０７号
【特許文献２】
米国特許第５４７９０８９号明細書
【００１２】
【発明が解決しようとする課題】
現在の趨勢は、切替え及びクロックの速度を増加させる方に向けられている。このことは、高電位側トランジスタ６及び低電位側トランジスタ８のどちらもオンになっていないデッドタイムの重要性が増すことを意味する。このデッドタイムを短くすることが有益となる。
【００１３】
並列に接続された複数のＦＥＴが単一の高電位側及び低電位側トランジスタの代わりに使用されている場合には、他の欠点が発生することになる。ゲート抵抗のバラツキや、ＦＥＴが備えられた回路における製造上のバラツキにより再び引き起こされた他のパラメータに応じて並列接続ＦＥＴは、正確に同じ時間には決して切り替わることはなくなる。従って、高電位側又は低電位側ＦＥＴが総てオフに切り替わるとき、即ち、他のＦＥＴがオンに切り替わるときを正確に判定するのが困難になる。通常は、解決法として回路にゲート抵抗器を備えることが採用される。しかし、こうするとＦＥＴの切替えの速度が下がり、切替えに伴う損失が、特に高周波数において、増大することになる。従って、並列接続ＦＥＴの使用が一層容易になる回路構成を提供することが有益になるであろう。
【００１４】
【課題を解決するための手段】
本発明によれば、複数の入力電圧端子に印加される所定の正極性又は負極性の入力ＤＣ電圧を使用するための切替え回路であって、上記入力電圧端子のうちの一つと切替えノードとに接続された複数の切替え出力端子の間に接続されたソース及びドレインを有する高電位側ＦＥＴスイッチと、論理入力端子と、をそれぞれ備えた高電位側パッケージと、他の上記入力電圧端子と上記切替えノードとに接続された複数の切替え出力端子の間に接続されたソース及びドレインを有する低電位側ＦＥＴスイッチと、論理入力端子と、をそれぞれ備えた低電位側パッケージと、上記両パッケージの上記論理入力端子に接続され、交流制御信号を上記論理入力端子に供給して、上記高電位側及び低電位側ＦＥＴスイッチを交互に切り替えるパルス幅変調器と、を備え、上記高電位側パッケージは、上記高電位側ＦＥＴスイッチのゲートに接続されて上記交流制御信号に基づき上記高電位側ＦＥＴスイッチのオン及びオフを切り替える論理回路と、上記切替えノードに接続された上記切替え出力端子における所定の正極性又は負極性とは反対の極性の電圧エッジを検出し、上記高電位側パッケージの上記論理入力端子及び上記切替え出力端子における電圧のみに基づいて上記高電位側パッケージの上記高電位側ＦＥＴスイッチを制御するために上記電圧エッジが検出された後にのみ上記高電位側ＦＥＴスイッチのオンへの切り替えをトリガするように構成されているセンス回路とを含み、上記低電位側パッケージは、上記低電位側ＦＥＴスイッチのゲートに接続されて上記交流制御信号に基づき上記低電位側ＦＥＴスイッチのオン及びオフを切り替える論理回路と、上記切替えノードに接続された上記切替え出力端子における所定の正極性又は負極性とは反対の極性の電圧エッジを検出し、上記低電位側パッケージの上記論理入力端子及び上記切替え出力端子における電圧のみに基づいて上記低電位側パッケージの上記低電位側ＦＥＴスイッチを制御するために上記電圧エッジが検出された後にのみ上記低電位側ＦＥＴスイッチのオンへの切り替えをトリガし、上記高電位側パッケージの上記高電位側ＦＥＴスイッチと上記低電位側パッケージの上記低電位側ＦＥＴスイッチとが同時に導通状態になることを回避するように構成されているセンス回路とを含む、切替え回路が提供される。
【００１５】
従って、高電位側及び低電位側回路間で制御信号を通過させるために複雑な回路構成を備えなくてもシュートスルーを防止することができる。必要な唯一の制御信号は、論理レベルにある交流パルス幅変調（ＰＷＭ：Pulse Width Modulated）制御信号である。
【００１６】
高電位側及び低電位側構成部中のドライバ回路が上記構成部中の他方からの信号には依存していないので、切替えの速度が速くなり、どちらのスイッチも非導通状態にあるデッドタイムが短縮される。
【００１７】
高電位側及び低電位側パッケージを接続するノードは切替えノードと呼ばれる。各パッケージにおける論理回路構成には、切替えノード及び電圧入力端子における電圧に基づいて、それぞれの対応するスイッチの切替えを制御するセンス回路が備えられている。
【００１８】
好適実施例では、センス回路には、所定の正極性又は負極性とは反対の極性の電圧エッジを検出して電圧エッジが検出された後にのみ、対応するＦＥＴをオンに切り替えるエッジ検出器が備えられている。
【００１９】
代わりに、論理回路は、対応するＦＥＴがオンに切り替わる前と制御信号が切り替わった後の間に、遅延を発生させる。
【００２０】
ドライバ回路は、制御回路から分離可能であり、ドライバ回路の低電圧側は、対応するＦＥＴのソースに直接接続可能である。この方法で、ゲートを駆動する回路の領域を縮小することができる。これにより、ゲート−ソース・ループ・インダクタンスを縮小して、ゲート−ソース電圧の上昇及び下降をより迅速にする。さらに、ソース接続点における寄生インダクタンスは、ゲート−ソース電圧の低下、その結果としてのＦＥＴの切替えの低速化を引き起こすことがなくなる。
【００２１】
ドライバは、ドライバとゲートとの間に抵抗器を備えなくても、対応するＦＥＴのゲートに直接接続可能である。こうした抵抗器は、同期式ＦＥＴのゲート電圧をモニタすることにより制御式ＦＥＴがオンに切り替わる従来の設計では必要であった。
【００２２】
高電位側及び低電位側構成部は、容易に並列構成可能である。というのは各構成部ともシュートスルーを回避するための回路構成を備えているからである。
【００２３】
対応するパッケージに各ＦＥＴ及びドライバを統合することによって、広いスペースが切り詰められ、設計も広範囲に単純化することができる。各ＦＥＴは、現在では、シュートスルーを防止してデッドタイムを縮小するように、適切な時間、確実に導通するようにデジタル入力を取り、自動的のそのゲート駆動を制御する装置とみなすことができる。
【００２４】
高電位側構成部には、内部にブートストラップダイオードを備え、制御回路から分離可能である。これにより、ＦＥＴで使用されている電圧は制御及びドライバ回路を駆動するのに使用されている電圧とは一致しなくなる。
【００２５】
内部調整器は、ゲート駆動用の安定した動作電圧を確保して、備えてあるレベルシフタに給電するように構成されている。
【００２６】
外部からのモニタを行わなくても、障害が発生すると、ＦＥＴが直接遮断されるように熱保護が備えられている。
【００２７】
電力は容易に増大可能である。例えば、面実装パッケージに敷設された多層ＦＲ４  ＰＣＢ上では、各デバイスの損失は約３Ｗに制限される。電力を増加させるためには、より多くの位相が必要である。即ち、移相ＰＷＭ信号を使用して様々な位相で追加ＦＥＴを駆動することが必要である。というのは、シュートスルーや相互導通の虞があるためデバイスを並列化してパッケージを追加することは、危険だからである。各構成部の切替えノードでの感知動作により、並列化が可能になり、本発明の解法が容易に解決することができる。
【００２８】
本発明はさらに、高電位及び低電位側構成部自体にも関する。従って、他の態様では、本発明は、所定の正極性又は負極性の入力ＤＣ電圧を切り替える切替え回路において使用される高電位側構成部に関し、高電位側構成部は、ソース、ドレイン及びゲートを含む高電位側ＦＥＴスイッチと、上記ゲートに接続されて上記ゲートを制御するドライバと、上記ドレインに接続されて上記入力ＤＣ電圧の高電圧側を入力する電圧入力端子と、上記ソースに接続された出力端子と、交流制御信号を受け取る論理入力端子と、上記論理入力端子及び上記ドライバに接続され、上記論理入力端子に印加される上記交流制御信号に基づき上記高電位側ＦＥＴスイッチのオン及びオフを切り替えるために上記ドライバを制御する論理回路であって、上記出力端子と上記入力ＤＣ電圧の接地側との間に接続された低電位側ＦＥＴスイッチと同時に上記高電位側ＦＥＴスイッチが導通状態になることを回避するために上記高電位側ＦＥＴスイッチの上記ソースにおける電圧を検出して上記高電位側ＦＥＴスイッチの切り替えを制御するセンス回路を含む論理回路と、を備える高電位側パッケージを含み、上記論理回路は、切替えノードに接続された上記出力端子における所定の正極性又は負極性とは反対の極性の電圧エッジを検出し、上記高電位側パッケージの上記論理入力端子及び上記出力端子における電圧のみに基づいて上記高電位側パッケージの上記高電位側ＦＥＴスイッチを制御するために上記電圧エッジが検出された後にのみ上記高電位側ＦＥＴスイッチのオンへの切り替えをトリガするように構成されている上記センス回路を含む。
【００２９】
さらに他の態様では、本発明は、所定の正極性又は負極性の入力ＤＣ電圧を切り替える切替え回路において使用される低電位側構成部に関し、低電位側構成部は、ソース、ドレイン及びゲートを含む低電位側ＦＥＴスイッチと、上記ゲートに接続されて上記ゲートを制御するドライバと、上記ソースに接続されて上記入力ＤＣ電圧の低電圧側を入力する電圧入力端子と、上記ドレインに接続された出力端子と、交流制御信号を受け取る論理入力端子と、上記論理入力端子及び上記ドライバに接続され、上記論理入力端子に印加される上記交流制御信号に基づき上記低電位側ＦＥＴスイッチのオン及びオフを切り替えるために上記ドライバを制御する論理回路であって、上記低電位側ＦＥＴスイッチの上記ドレインにおける電圧を検出して上記低電位側ＦＥＴスイッチの切り替えを制御するセンス回路を含む論理回路と、を備える低電位側パッケージを含み、上記ドライバは、上記論理回路から分離され、かつ、上記ソースに直接参照され、上記センス回路は、切替えノードに接続された上記出力端子における所定の正極性又は負極性とは反対の極性の電圧エッジを検出し、上記低電位側パッケージの上記電圧入力端子及び上記出力端子における電圧のみに基づいて上記低電位側パッケージの上記低電位側ＦＥＴスイッチを制御するために上記電圧エッジが検出された後にのみ上記低電位側ＦＥＴスイッチのオンへの切り替えをトリガするように構成されている。
【００３０】
本発明はまた、入力ＤＣ端子と切替えノードとの間に接続された制御式ＦＥＴを含む高電位側パッケージと、上記切替えノードと接地端子との間に接続された同期式ＦＥＴを含む低電位側パッケージとを備えた同期式ＤＣ／ＤＣ変換器回路を動作させる方法に関し、上記方法は、第１極性と上記第１極性とは反対の第２極性との間で交番するパルス幅変調交流信号により交互に高電位側及び低電位側パッケージを駆動する過程と、上記高電位側パッケージにおいて、上記第１極性から上記第２極性への上記パルス幅変調交流信号の極性の変化に応じて上記制御式ＦＥＴをオフに切り替える過程を実行し、上記第２極性から上記第１極性への上記パルス幅変調交流信号の極性の変化に応じて遅延過程を実行し且つ上記制御式ＦＥＴをオンに切り替える過程を実行し、上記低電位側パッケージにおいて、上記第２極性から上記第１極性への上記パルス幅変調交流信号の極性の変化に応じて上記同期式ＦＥＴをオフに切り替える過程を実行し、上記第１極性から上記第２極性への上記パルス幅変調交流信号の極性の変化に応じて遅延過程を実行し且つ上記同期式ＦＥＴをオンに切り替える過程を実行することにより、上記同期式ＦＥＴと上記制御式ＦＥＴとが同時にオンに切り替えられることを回避する過程と、を含む。
【００３１】
上記高電位側パッケージ及び上記低電位側パッケージの双方における上記遅延過程は、所定の時間の遅延を含み得る。
【００３２】
代わりに、上記高電位側パッケージ及び上記低電位側パッケージの双方における上記遅延過程は、上記切替えノードの電圧の負エッジを待ってから上記各ＦＥＴのオンへの切替えをトリガする過程を含み得る。
【００３３】
本発明をよりよく理解するために、特定の実施例を、添付図面を参照しながら、単に例として、以下に説明する。
【００３４】
【発明の実施の形態】
図２を参照すると、本発明の特定の実施の形態は、低電位側構成部５６に関する。低電位側構成部には、ドレイン１０６、ソース１０８及びゲート１１０を含む同期式ＦＥＴ８が備えられている。ドレイン１０６とソース１０８は、それぞれドレイン端子８４とソース端子８６に接続されている。ドライバ３２はゲート１１０に接続されて、ゲート１１０を駆動する。論理回路１５０は、論理レベル入力端子９０において受け取った信号に応じてドライバ３２を駆動する。
【００３５】
論理回路には、同期式ＦＥＴ８のドレイン１０６で所定の電圧状態が発生するとドライバ３２をトリガするセンス回路１５３が備えられている。センス回路１５３は、電圧が所定レベル、例えば、−０．５Ｖ以下に低下するときにトリガするように構成されている。代わりに、センス回路は、同期式ＦＥＴのドレイン１０６の負方向エッジでトリガすることも可能である。論理回路構成１５０は、論理レベル入力端子９０の信号が第１極性から第２極性に替わるときにドライバ３２をオフにするように構成されている。交流信号が第２極性から第１極性に逆反転すると、ドライバ３２は、センス回路１５３がトリガした後にのみオンに切り替わる。この様にして、論理レベル入力端子９０に供給された論理信号以外の外部論理接続部は不必要になる。
【００３６】
論理回路１５０は接続線により給電されて、Ｖｃｃ及び接地にそれぞれ接続された入力端子８０、８２に給電する。ドライバ回路への接地帰還は接地端子８２ではなく、直接ドライバ帰還線１３８に沿ってＦＥＴのソース１０８に至る。従って、論理回路１５０には、ドレインの電圧を感知してドライバ３２をトリガする、ドレイン１０６に接続されたセンス入力端子１５２が備えられている。
【００３７】
低電位側構成部におけるドライバ３２とソース１０８との間の直接接続線１３８は、ゲート１１０を駆動するために使用される電流用の低インダクタンス帰還経路である。即ち、ドライバ３２、ゲート１１０及び帰還経路１３８の面積は縮小される。これにより、寄生インダクタンスを通過する切替え電流により引き起こされる一過性の影響が抑制される。しかし、直接接続線は、必須ではない。
【００３８】
レベルシフト回路１３６は、論理回路とドライバ３２との間に示されている。同様にこれも必須ではないが、同期ＦＥＴドライバ３２を分離することにより、直接接続線１３８が半導体ダイの本体、従って、論理回路１５０における電圧を大幅に振幅させるといった悪影響を及ぼすことは確実に無くなる。
【００３９】
対応する高電位側構成部５２が図３に示されている。制御式ＦＥＴ６は、ドレイン１００、ソース１０２及びゲート１０４を備えている。ドレイン１００とソース１０２は、それぞれドレイン端子８４とソース端子８６に接続されている。ドライバ３０は、ゲート１１０に接続されて、ゲート１１０を駆動する。論理回路１５０は、論理レベル入力端子９０において受け取られた信号に応じてレベルシフト回路１３６を介してドライバ３０を駆動する。
【００４０】
論理回路１５０には、低電位側構成部５６の場合のように、ドライバ３２をトリガするセンス回路１５３が備えられている。しかし、この場合には、電圧は制御式ＦＥＴ６のソース１０２において検出される。センス回路１５３は、電圧が所定レベル、例えば、−０．５Ｖ以下に下がるときにトリガするように構成可能である。代わりに、センス回路は、負方向エッジでトリガ可能である。論理回路１５０は、論理レベル入力端子９０の信号が第２極性から第１極性に替わるときにドライバ３２をオフにする（同じ極性は低電位側構成部５６において上記に使用されているように意図されている）。交流信号が第１極性から第２極性に逆に反転すると、ドライバ３２はセンス回路１５３がトリガした後にのみオンになる。この様にして、論理レベル入力端子９０に送られる論理信号とは別の外部論理接続部は制御式ＦＥＴを制御するのには不必要である。
【００４１】
制御式ＦＥＴ６及び同期式ＦＥＴ８が交互にオンに切り替えられるのが望ましい。高電位側構成部５２及び低電位側構成部５６についての上記の記載では、高電位側構成部５２及び低電位側構成部５６の一方の論理入力端子９０に印加された信号が他方の論理入力端子に印加された信号と同じであると仮定されているので、交流信号が一方の極性のときには、制御式ＦＥＴ６及び同期式ＦＥＴ８の一方がオンになり、他方の極性のときには、制御式ＦＥＴ６及び同期式ＦＥＴ８の他方がオンになる。
【００４２】
当然のことながら、例えば入力端子９０の一つに接続されたインバータを用いて本発明が外部で実行されるように制御式ＦＥＴ６及び同期式ＦＥＴ８における論理回路１５０を構成することも可能である。この場合には、制御式ＦＥＴ６がオンに切り替わるのは、低電位側パッケージ５６の論理入力端子９０に印加されるときに同期式ＦＥＴ８をオンにする信号の極性と同じ極性の、高電位側パッケージ５２の論理入力端子９０に印加される信号によってである。
【００４３】
論理回路１５０は、Ｖｃｃと接地にそれぞれ接続された入力端子８０と８２に給電するように接続線により給電される。ドライバ回路の接地帰還は、接地端子８２ではなく直接ドライバ帰還１３８を介してＦＥＴのソース１０２に至る。
【００４４】
ブートストラップダイオード１６０は、高電圧入力端子８０とブースト端子９４との間に接続され、ドライバ３０に給電する。ブートストラップダイオードは、必須ではない。例えば、十分な入力ＤＣ電圧が利用可能なときには省略可能である。代わりに、ドライバは、Ｖｃｃ入力端子８０から直接に給電されることが可能である。
【００４５】
スイッチや代替手段は、ｐチャンネルＦＥＴやバイポーラトランジスタさえ使用可能なので、例示のように、ｎチャンネルＦＥＴの使用は必須ではない。低電位側構成部のｎチャンネルＦＥＴと共に高電位側構成部のｐチャンネルＦＥＴを使用すると特に有益である。こうした場合には、ブートストラップダイオード１６０を省略可能である。
【００４６】
高電位側構成部５２と低電位側構成部５６とは接続されて、図４に示すような回路を構成する。図示の実施例の高電位側構成部５２及び低電位側構成部５６のそれぞれには、一つのダイとして実施されたＦＥＴ６、８と、対応する論理回路構成１５０と、ドライバ３０、３２と、各単一分離ダイ５０、５４として実施されたレベルシフタ１３２、１３６とが含まれている。
【００４７】
高電位側制御式ＦＥＴ６及び低電位側同期式ＦＥＴ８は、供給入力端子４と接地２との間に直列接続されている。所定の極性のＤＣ入力電圧は、こうした入力端子の間に接続されている。
【００４８】
制御式ＦＥＴ６のドレイン１００は、電源入力端子４及びソース１０２に接続されて、ノード１０を切り替える。同期式ＦＥＴ８のドレイン１０６は切替え（スイッチ）ノード１０及びソース１０８に接続されて接地２に至る。
【００４９】
切替えノード１０は、インダクタ１２及びコンデンサ１４を介して接地されている。回路の出力端子１６が、インダクタ１２とコンデンサ１４との間で取られている。
【００５０】
制御回路１８は、論理入力端子９０を介して論理レベル交流パルス幅変調（ＰＷＭ）切替え信号を供給する。制御回路は、論理回路１５０を駆動する。帰還経路２２は、出力端子１６から制御回路１８への帰還を提供する。交流ＰＷＭ切替え信号のマークスペース比率、即ち、切替え信号が高レベルである時間と低レベルである時間との比率が、出力端子１６での出力電圧を制御するように変化する。制御回路１８としては、様々な適切な回路が知られているので、これ以上は説明しない。適切なＰＷＭ出力信号を供給する広範な制御回路と共に使用可能なのが本発明の特色である。
【００５１】
個別電圧入力端子３６は、ドライバ３０，３２、論理回路１５０及び制御回路１８に給電する。
【００５２】
制御回路１８は、出力端子１６の電圧を必要な値に維持するように帰還経路２２を使用して制御される一連の制御信号切替えパルスを供給する。
【００５３】
制御信号が低下すると、制御式ＦＥＴ６がオフに切り替わる。電流が制御式ＦＥＴ６を通過するよりむしろインダクタ１２により引き出され続けているので、これは、切替えノード１０の電圧低下の開始を引き起こし、電流は、同期式ＦＥＴ８の本体ダイオード１６４を通過する。このプロセスは、同期式ＦＥＴ８の本体ダイオード１６４上の電圧低下により判定される切替えノード１０の電圧で終了する。この電圧は約−０．８Ｖである。
【００５４】
切替えノードの電圧が所定の基準値、例えば、−０．５Ｖよりも低下すると、低電位側構成部の論理回路１５０がトリガされて、低電位側ドライバ３２、ひいては、同期式ＦＥＴ８をオンにする。切替えノード１０の電圧は、制御式ＦＥＴ６がオフに切り替えられるまで負になることはないので、シュートスルーの発生の危険性は回避される。
【００５５】
同期式ＦＥＴ８がオンに切り替わり、飽和状態になると、切替えノード１０の電圧は、約−０．１Ｖに上昇する。
【００５６】
制御信号が上昇すると、最初に、同期式ＦＥＴ８がオフに切り替わる。再び、電流が同期式ＦＥＴの本体ダイオード１６４に送られて、切替えノード１０の電圧は、負方向に変化する。電圧が所定の電圧よりも降下すると、高電位側構成部の論理回路１５０がトリガされ、この場合には、ドライバ３０がオンになり、制御ＦＥＴ６がオンに切り替えられる。
【００５７】
次いで、このサイクルが繰り返される。
【００５８】
従って、制御ＦＥＴ８は、切替えノード１０を介して、同期式ＦＥＴ８の本体ダイオード１６４が導通状態にあることを検出するときにのみ、オンになる。この方式は、同期式ＦＥＴ８のゲート１１０の電圧を用いる従来の方式よりもより正確な方法で同期式ＦＥＴ８がオフに切り替わると考えられている。こうした精度がより高まった結果、デバイスを迅速に切り替える上での本質的な問題である、どちらのＦＥＴも非導通状態にあるときのデッドタイムが短くなる。
【００５９】
高電位側構成部５２及び低電位側構成部５６のそれぞれの内部の単純なドライバ３０又はドライバ３２を、対応するＦＥＴのソース、ゲート及びドレインの一方の電圧に反応するセンス回路１５０に組み合わせることによって、高電位側及び低電位側回路間に流れる制御信号がなくても同期式ＤＣ／ＤＣ動作が確保可能になる。必要とされる唯一の制御信号は交流パルス幅変調（ＰＷＭ）制御信号であり、この信号は論理レベルにある。高電位構成部５２及び低電位側構成部５６のドライバ回路３０，３２が上記両構成部５２，５６の他方からの信号に依存していないので、切替えはより迅速になり、ＦＥＴのどちらも非導通状態にあるデッドタイムを短縮することができる。
【００６０】
ドライバ３０及びドライバ３２は、ドライバ３０及びドライバ３２とゲート１０４及びゲート１１０との間に抵抗器を配置する必要なく、対応するＦＥＴ６及びＦＥＴ８のゲート１０４及びゲート１１０に直接接続されている。こうした抵抗器は、同期式ＦＥＴ８のゲート１１０の電圧をモニタすることによりトリガされて制御式ＦＥＴ６がオンに切り替わる従来の設計では必要になる場合がある。
【００６１】
ＦＥＴ６、ＦＥＴ８及びドライバ３０、ドライバ３２を含む高電位側構成部５２及び低電位側構成部５６は、それぞれシュートスルーを回避する独自の回路構成を備えているので、容易に並列構成可能である。
【００６２】
ＦＥＴ６又はＦＥＴ８と共にドライバ３０又はドライバ３２を備えることにより、ボード上の面積を縮小することができ、ボードの設計を単純化することができる。各構成部５２又は５６は、デジタル入力を取ってそのゲートドライブを自動的に制御して、確実に適切な時点で導通状態になり、シュートスルーを防止してデッドタイムを短くすることができるデバイスと考えられる。
【００６３】
オプションのブートストラップコンデンサ１６２は、高電位側構成部のドライバ３０上に電圧を保持する。コンデンサの電荷は、切替えノードの電圧が低いとき、即ち、同期式ＦＥＴがオンの期間の最後の方で、サイクルの各時点において、ダイオード１６０に充電される。適切な代替電圧源が利用可能な場合には、コンデンサ１６２は省略することができる。
【００６４】
外部からモニタすることなく、障害が発生した場合には、直接ＦＥＴを遮断することができるように熱保護が備えられている。
【００６５】
電力の増加がより一層容易になる。表面装備パッケージが敷設されたマザーボード上において、各デバイスの最高電力損失が、あるレベルに制限される。電力を増大させるためには、より多くの位相が必要である、即ち、移相式ＰＷＭ信号を用いて様々な位相で追加ＦＥＴを駆動する必要がある。とういのは、シュートスルー又は相互導通の虞があるので、デバイスの並列化は危険だからである。各構成部の切替えノードでの感知により、並列化が可能になり、本発明の解法は容易に解決することができる。
【００６６】
本発明は、パワー変換器、自動システム、パワーインターフェースの論理変換器、電源、モータドライブに適用することができる。
【００６７】
本発明は、図示の構成に制限されるものではない。例えば、ゲートドライブの確実な動作電圧を確保して、任意のレベルシフタに給電するように内部調整器を備えることも可能である。
【００６８】
高電位及び低電位側構成部５２及び５６はそれぞれ、図示の実施例の単一パッケージに集積されている。しかし、単一パッケージに回路全体を集積することも可能である。
【図面の簡単な説明】
【図１】  従来の同期式ＤＣ／ＤＣ変換器の概略構成図である。
【図２】  本発明の第１の実施の形態の概略構成図である。
【図３】  本発明の第２の実施の形態の概略構成図である。
【図４】  図２及び図３に示す構成を用いた同期式ＤＣ／ＤＣ電圧変換器の実施の一形態の構成を示す図である。
【符号の説明】
５６  低電位側構成部
８  同期式ＦＥＴ
１０６  ドレイン
１０８  ソース
１１０  ゲート
１５０  論理回路
１５３  センス回路
１３６  レベル移相回路
【図１】
0004286541.tif 000002
【図２】
0004286541.tif 000003
【図３】
0004286541.tif 000004
【図４】
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