(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板のセルアレイ領域及び周辺回路領域上にパッド酸化膜及び酸化防止膜を積層する段階と、
（ｂ）前記パッド酸化膜及び前記酸化防止膜を部分的にエッチングし、前記セルアレイ領域の埋込型不純物拡散領域を限定するための第１パターン、ならびに前記周辺回路領域の素子分離領域を限定するための第２パターンを形成する段階と、
（ｃ）イオン打ち込み防止膜を積層する段階と、
（ｄ）前記セルアレイ領域上に積層されている前記イオン打ち込み防止膜を残留したまま前記周辺回路領域上に積層されている前記イオン打ち込み防止膜を除去する段階と、
（ｅ）残留されている前記イオン打ち込み防止膜から露出した前記周辺回路領域の前記素子分離領域にフィールド酸化膜を形成する段階と、
（ｆ）不純物イオンを打ち込んで、前記セルアレイ領域に前記埋込型不純物拡散領域を形成する段階と、
を含むことを特徴とするマスクＲＯＭの製造方法。
【請求項２】
前記（ｂ）段階において、前記パッド酸化膜は半導体基板が露出しない程度の膜厚を有するようにエッチングされることを特徴とする請求項１に記載のマスクＲＯＭの製造方法。
【請求項３】
前記パッド酸化膜は、５０Å〜３００Åの膜厚が残留するようにエッチングされることを特徴とする請求項２に記載のマスクＲＯＭの製造方法。
【請求項４】
前記（ｅ）段階後、セルアレイ領域に残留している前記イオン打ち込み防止膜を異方性エッチングし、前記第１パターンの側壁にイオン打ち込み防止スペーサを形成する段階をさらに備えることを特徴とする請求項１に記載のマスクＲＯＭの製造方法。
【請求項５】
前記（ｆ）段階後、前記イオン打ち込み防止スペーサの形成のための異方性エッチングによって露出する半導体基板の表面に保護酸化膜を形成する段階をさらに含むことを特徴とする請求項４に記載のマスクＲＯＭの製造方法。
【請求項６】
前記酸化防止膜及びイオン打ち込み防止膜は、シリコン窒化膜で形成されていることを特徴とする請求項１に記載のマスクＲＯＭの製造方法。
【請求項７】
前記酸化防止膜の膜厚は１０００Å〜２０００Åであって、かつ前記イオン打ち込み防止膜の膜厚は１００Å〜５００Åとなるように形成されていることを特徴とする請求項６に記載のマスクＲＯＭの製造方法。
【請求項８】
前記（ｆ）段階において打ち込まれる不純物イオンは、セルアレイ領域に残留している前記イオン打ち込み防止膜を貫通可能なエネルギーを有していることを特徴とする請求項１に記載のマスクＲＯＭの製造方法。
【請求項９】
前記（ｆ）段階後、残留している前記イオン打ち込み防止膜及び前記酸化防止膜を除去する段階と、前記パッド酸化膜を除去する段階と、犠牲酸化工程を行う段階と、ゲート酸化膜を形成する段階と、周辺回路領域及びセルアレイ領域の全体に亘って前記ゲート酸化膜の上にゲート電極を形成する段階とをさらに含むことを特徴とする請求項１に記載のマスクＲＯＭの製造方法。
【請求項１０】
（ａ）半導体基板のセルアレイ領域及び周辺回路領域上にパッド酸化膜及び酸化防止膜を積層する段階と、
（ｂ）前記パッド酸化膜及び前記酸化防止膜を部分的にエッチングし、前記セルアレイ領域の埋込型不純物拡散領域を限定するための第１パターン、ならびに前記周辺回路領域の素子分離領域を限定するための第２パターンを形成する段階と、
（ｃ）イオン打ち込み防止膜を積層する段階と、
（ｄ）前記セルアレイ領域上に積層されている前記イオン打ち込み防止膜を残留するとともに前記周辺回路領域上に積層されている前記イオン打ち込み防止膜を除去する段階と、
（ｅ）残留されている前記イオン打ち込み防止膜から露出した前記周辺回路領域の前記素子分離領域にフィールド酸化膜を形成する段階と、
（ｆ）残留されている前記イオン打ち込み防止膜を異方性エッチングし、前記第１パターンの側壁にイオン打ち込み防止スペーサを形成する段階と、
（ｇ）不純物イオンを打ち込んで、前記セルアレイ領域に前記埋込型不純物拡散領域を形成する段階と、
（ｈ）前記埋込型不純物拡散領域の表面に保護酸化膜を形成する段階と、
（ｉ）前記イオン打ち込み防止スペーサ及び前記酸化防止膜を除去する段階と、
（ｊ）前記パッド酸化膜及び前記保護酸化膜を除去する段階と、
（ｋ）犠牲酸化工程を行う段階と、
（ｌ）ゲート酸化膜を形成する段階と、
（ｍ）前記セルアレイ領域及び前記周辺回路領域の全体に亘ってゲート電極を形成する段階と、
を含むことを特徴とするマスクＲＯＭの製造方法。
【請求項１１】
前記（ｂ）段階において、前記パッド酸化膜は半導体基板が露出しない程度の膜厚を有するようにエッチングされることを特徴とする請求項１０に記載のマスクＲＯＭの製造方法。
【請求項１２】
前記パッド酸化膜は、５０Å〜３００Åの膜厚が残留するようにエッチングされることを特徴とする請求項１１に記載のマスクＲＯＭの製造方法。
【請求項１３】
前記酸化防止膜及び前記イオン打ち込み防止膜は、シリコン窒化膜で形成されていることを特徴とする請求項１０に記載のマスクＲＯＭの製造方法。
【請求項１４】
前記酸化防止膜の膜厚は１０００Å〜２０００Åであって、かつ前記イオン打ち込み防止膜の膜厚は１００Å〜５００Åとなるように形成されていることを特徴とする請求項１３に記載のマスクＲＯＭの製造方法。
【請求項１５】
緩衝酸化膜を形成し、Ｎフィールド分離特性を強化するためのイオン打ち込みと、Ｐフィールド分離特性を強化するためのイオン打ち込みと、前記セルアレイ領域及び前記周辺回路領域に形成されるトランジスタのスレッショルド電圧を調整するためのイオン打ち込みと、前記周辺回路領域のウェル形成のためのイオン打ち込みとを行った後、前記緩衝酸化膜を除去する段階を、前記段階（ｊ）と前記段階（ｋ）の間にさらに含むことを特徴とする請求項１０に記載のマスクＲＯＭの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に埋込型不純物拡散領域同士の間隔を効率的に縮めることができるマスクＲＯＭ（Read Only Memory）の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化に伴い、パターンピッチのスケールダウン、すなわち回路線幅の縮小に多くの関心が寄せられている。このような回路線幅の縮小は、主としてフォトリソグラフィ工程の開発により成し遂げられる。線幅は、パターンの製造に際して用いられるフォトレジストの解像度、光の波長（波長が短いほど、微細パターンを解像する上で有利）など、各種の要因によって決定される。回路線幅の縮小、つまりピッチの縮小は半導体素子の集積化に重要な役割を果たしてきており、これからもこの傾向は一層高まると見られる。
【０００３】
半導体素子の縮小は、前述のようにフォトリソグラフィ工程に際して用いるフォトレジストの解像度を決定する主な要因の１つである光の波長を短くすることにより可能である。フォトリソグラフィ工程で用いる光は、初期のｇ線（４３６ｎｍ）から、現在のｉ線（３６５ｎｍ）へ移行しつつあり、なおかつ今後は２４８ｎｍのＫｒＦエキシマレーザを用いる見込みである。また、解像度は上記した光波長の短縮のほか、フォトリソグラフィ工程に際して用いる露光装置の口径を大きくするにつれて高まる。
【０００４】
ところが、以上のような方法で半導体素子の縮小を図る場合、新世代へ向けて、生産設備の拡充に要される投資費用が莫大となる。このような高集積化に伴う高費用の投資は、製品寿命の短縮ということもあり、生産者には大きな負担を感じさせる。したがって、なるべく投資費用を最小化しつつも、素子の高集積化に寄与しうる方法の開発に多くの関心が寄せられている。
【０００５】
図１はＮＯＲ形マスクＲＯＭのセルアレイ部を示す平面図であり、図２〜図５は図１のａ−ａ’線、ｃ−ｃ’線、ならびにｄ−ｄ’線で切断した断面図である。
【０００６】
上記の図においてＰ１は埋込型不純物拡散領域、Ｐ２はワード線（つまり、ゲート電極）、Ｐ３は金属配線、そしてＰ４はチャネル領域のスレッショルド電圧の調整のための（すなわち、プログラミングのための）マスクパターンである。
埋込型不純物拡散領域Ｐ１は一定の間隔を隔てて互いに離隔しており、相互平行に配されている。ワード線Ｐ２は埋込型不純物拡散領域Ｐ１と直交するとともに、埋込型不純物拡散領域Ｐ１のように一定の間隔を隔てて互いに離隔しており相互平行に配されている。金属配線Ｐ３は埋込型不純物拡散領域Ｐ１と平行に配されている。チャネル領域のスレッショルド電圧調整のためのマスクパターンＰ４は、プログラミングが望まれる指定セルのチャネル領域上に配されている。埋込型不純物拡散領域Ｐ１は、セルトランジスタのソース／ドレイン及びビット線として働く。
【０００７】
図１に示すように、各セルはワード線に沿って形成され、埋込型不純物拡散領域とワード線との重畳部分はソース／ドレインとなり、埋込型不純物拡散領域と重複していないワード線の下部がチャネル領域となる。
図２〜図５に示すように、半導体基板１０には埋込型不純物領域１２、ゲート酸化膜１４、ワード線（ゲート電極）１６、ゲート電極の保護のための絶縁膜１８、層間絶縁膜２０、金属配線２２、及び金属配線の保護のための絶縁膜２４を備えている。図２において、「＋」が付されている領域は、プログラミングが望まれる指定チャネル領域にスレッショルド電圧調整のための不純物イオンが打ち込まれたことを表す。
ワード線１６と重複する埋込型不純物拡散領域１２が各セルのソース／ドレインとなり、埋込型不純物拡散領域１２間に存在するワード線１６の下部がチャネル領域となる。
【０００８】
以下、ＮＯＲ形マスクＲＯＭのセルの動作について説明する。
プログラムされたデータを読み出そうとする特定セルと連結されたビット線に０〜２Ｖの電圧を印加し、これと隣り合うビット線は接地させ、特定のセルのワード線に「ハイ」電圧を印加する。このとき、特定セルのチャネル領域のスレッショルド電圧値がハイ電圧よりも高くプログラムされていると、特定セルはターンオフされ、ビット線の放電を防止して「オフ」と判読される。特定セルのチャネル領域のスレッショルド電圧値がハイ電圧よりも低くプログラムされていると、特定セルはターンオンされ、特定セルは「オン」と判読される。各ビット線は、各埋込型不純物拡散領域のエッジに形成された図示しない選択トランジスタのソースと連結されており、選択トランジスタの作用によって埋込型不純物拡散領域に電圧が供給される。
【０００９】
通常、セルのプログラム状態は、各セルのチャネル領域のスレッショルド電圧が各セルのゲート電極に供給される電圧の高低によって２つの状態に大別される。このとき、各セルのチャネル領域のスレッショルド電圧の調整は、図１のチャネル領域のスレッショルド電圧調整のためのマスクパターンＰ４を用いて行う。
【００１０】
一方、マスクＲＯＭの集積度を高めるには、これを構成するセルが占める面積を縮小することが重要である。図１に示すように、埋込型不純物拡散領域Ｐ１のピッチ（一方の埋込型不純物拡散領域から、隣り合うもう一方の埋込型不純物拡散領域までの距離）と、ワード線Ｐ２のピッチ（一方のワード線の形成のためのマスクパターンから、隣り合うもう一方のワード線の形成のためのマスクパターンまでの距離）とを短縮し、各セルの占める単位面積を縮小するのが、高集積化に最も有効な方法とされている。
【００１１】
ところが、この場合に考慮すべきことを以下に示す。
まず、埋込型不純物拡散領域のピッチを縮める場合、チャネル領域の長さが減少することを考慮する必要がある。すなわち、たとえ埋込型不純物拡散領域のピッチの縮小がフォトリソグラフィ技術により成し遂げられるとしても、セルトランジスタのパンチスルーマージンを確保できるということが前提となっていなければならない。これとは異なり、ワード線のピッチを縮める場合、チャネル領域の幅が減少することを考慮する必要がある。すなわち、たとえワード線のピッチの縮小がフォトリソグラフィ技術により成し遂げられるとしても、チャネル領域の幅の減少に伴いドレイン電流が減ることを考慮する必要がある。また、ドレイン電流の減少には、ビット線のセンシングマージンを確保しなければならないなど、別の設計的な考慮がなされなければならない。マスクＲＯＭの電気的な特性を考慮したとき、セルトランジスタのパンチスルーマージンが確保できれば、埋込型不純物拡散領域のピッチを縮小することが好ましく、チップを設計する上で多くの利点が得られる。
【００１２】
図６〜図８は、従来の埋込型不純物拡散領域を形成する方法を説明するための図である。
図６に示すように半導体基板２６の上に、パッド酸化膜２８及びシリコン窒化膜３０を順次積層した後、第１フォトレジストパターン３２を用いるフォトリソグラフィ工程により周辺回路領域（ｎ−チャネル及びｐ−チャネル領域）の素子分離領域に積層してあるシリコン窒化膜を除去する。
【００１３】
次に、図７に示すようにフィールド酸化工程により、素子分離領域にフィールド酸化膜３４を形成する。このとき、セルアレイ領域はシリコン窒化膜３０により覆われ、フィールド酸化膜が成長しなくなる。
続けて、図８に示すようにシリコン窒化膜３０とパッド酸化膜２８とを除去し、犠牲酸化工程と、スレッショルド電圧調整のためのイオン打ち込み工程及びウェル３８形成工程を行う。次いで、フォトレジストを塗布かつ現像し、埋込型不純物拡散領域を形成するための第２フォトレジストパターン４０を形成した後、第２フォトレジストパターン４０をマスクとして不純物イオン４４を打ち込む。これにより、セルアレイ領域に埋込型不純物拡散領域４６を形成する。このとき、第２フォトレジストパターン４０は周辺回路領域を完全に覆い、一方セルアレイ領域では埋込型不純物拡散領域の形成される領域だけが露出するように形成される。
【００１４】
埋込型不純物拡散領域４６は、セルトランジスタのソース及びドレインとなる領域であり、前述のように現在のフォトリソグラフィ技術により得られる最小の埋込型不純物拡散領域のピッチを持ちつつも、パンチスルーマージンを確保することが重要とされている。このために、埋込型不純物拡散領域自体の大きさよりは、埋込型不純物拡散領域及び埋込型不純物拡散領域間の間隔をさらに延ばすことが重要である。
【００１５】
しかし、素子の縮小のためにデザインルールを小さくするほど、フォトリソグラフィ技術の各種の限界がために、イオン打ち込み防止パターン用のフォトレジストパターン４０のバー（ｂａｒ：チャネル領域の長さを決める）をスペース（ｓｐａｃｅ：埋込型不純物拡散領域の大きさを決める）よりも大きくするのが困難である。すなわち、最小のデザインルールを用いたフォトリソグラフィ技術は解像度が格段に劣るため、フォトレジストの残存しない部分にそのかけらが残存する。また、これをなくすために過度露出工程を実施することにより、結果としてバーのサイズに対するスペースのサイズの比は上がる。
【００１６】
したがって、埋込型不純物拡散領域のピッチを効率的に縮めるには、なるべく最小の埋込型不純物拡散領域のピッチ内でチャネル領域の長さ（バーのサイズ）を埋込型不純物拡散領域（スペースのサイズ）よりも大きく形成する工程が望まれる。
【００１７】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みて成されたものであり、その目的は、埋込型不純物拡散領域のピッチを効率的に縮小することにより、セルアレイ面積を縮小することができるマスクＲＯＭの製造方法を提供するところにある。
【００１８】
【課題を解決するための手段】
本発明のマスクＲＯＭの製造方法によると、（ａ）半導体基板のセルアレイ領域及び周辺回路領域上にパッド酸化膜及び酸化防止膜を積層する段階と、（ｂ）パッド酸化膜及び酸化防止膜を部分的にエッチングし、周辺回路領域の素子分離領域を限定するための第１パターン、ならびにセルアレイ領域の埋込型不純物拡散領域を限定するための第２パターンを形成する段階と、（ｃ）イオン打ち込み防止膜を積層する段階と、（ｄ）セルアレイ領域上に積層されているイオン打ち込み防止膜を残留したまま周辺回路領域上に積層されているイオン打ち込み防止膜を除去する段階と、（ｅ）残留されているイオン打ち込み防止膜から露出した周辺回路領域の素子分離領域にフィールド酸化膜を形成する段階と、（ｆ）不純物イオンを打ち込んで、セルアレイ領域に埋込型不純物拡散領域を形成する段階とを含んでいる。
このとき、パッド酸化膜は、半導体基板が露出しない程度の膜厚、例えば５０Å〜３００Åの膜厚が残留するようにエッチングされる。
【００１９】
フィールド酸化膜の形成後、セルアレイ領域に残留しているイオン打ち込み防止膜を異方性エッチングすることにより、パターンの側壁にイオン打ち込み防止スペーサを形成する段階をさらに備える。この場合、埋込型不純物拡散領域を形成してから、イオン打ち込み防止スペーサの形成のための異方性エッチングに際して露出している半導体基板の表面に保護酸化膜をさらに形成する。
【００２０】
犠牲酸化膜を形成してから除去する段階後、緩衝酸化膜を形成し、Ｎフィールド分離特性を強化させるためのイオン打ち込みと、Ｐフィールド分離特性を強化させるためのイオン打ち込みと、セルアレイ領域及び周辺回路領域に形成されるトランジスタのスレッショルド電圧を調整するためのイオン打ち込みと、周辺回路領域のウェル形成のためのイオン打ち込みとを行った後、緩衝酸化膜を除去する段階をさらに含む。
【００２１】
これにより、本発明によれば、埋込型不純物拡散領域を最小のピッチにて形成するにあたって、パンチスルーマージンの確保を容易ならしめるために、埋込型不純物拡散領域間の間隔を埋込型不純物拡散領域の寸法よりも大きくすることが可能である。
【００２２】
以下、添付した図面に基づき、本発明に係るマスクＲＯＭの製造方法をさらに詳細に説明する。
（第１実施例）
図９〜図２０は本発明の第１実施例に係る方法により埋込型不純物拡散領域を形成するマスクＲＯＭの製造方法を説明するために示す断面図である。
【００２３】
図９に示すように、本実施例のマスクＲＯＭの製造方法は、半導体基板５０の上に以降の工程で第１パターン５４及び第２パターン５６となるパッド酸化膜５２及び図示しない酸化防止膜を順次積層する段階と、酸化防止膜の上に例えばフォトレジストなどの感光膜を塗布した後これを露光かつ現像することによりセルアレイ領域には埋込型不純物拡散領域の形成のための第１感光膜パターン５８を、周辺回路領域（すなわち、ｎ−チャネル及びｐ−チャネル領域）にはフィールド酸化膜の形成のための第２感光膜パターン６０を形成する段階と、第１感光膜パターン５８及び第２感光膜パターンをエッチングマスクとし酸化防止膜をエッチングすることによりセルアレイ領域には埋込型不純物拡散領域の形成のための第１パターン５４を、周辺回路領域にはフィールド酸化膜の形成のための第２パターン５６を形成する段階とからなる。
【００２４】
パッド酸化膜５２は３０Å〜４００Åの膜厚で形成され、酸化防止膜は例えばシリコン窒化膜などの絶縁物質を１０００Å〜２０００Åの膜厚で蒸着して形成する。このとき、第１パターン５４及び第２パターン５６の形成のためのエッチング工程は、パッド酸化膜５２が半導体基板５０が露出しない程度の膜厚、例えば５０Å〜３００Åの膜厚となるまで継続する。このとき、パッド酸化膜５２は第１パターン５４及び第２パターン５６の形成のためのエッチング工程時に完全に除去され、半導体基板を露出させることも可能である。しかし、この場合、以降のエッチング工程により露出した半導体基板の表面が損傷される恐れがあるため、第１実施例では前述したようにある程度の膜厚を残している。
【００２５】
第１実施例においては、埋込型不純物拡散領域の形成のための第１パターン５４とフィールド酸化膜の形成のための第２パターン５６とを同じ物質層で、かつ同じフォトリソグラフィ工程により同時に形成する。このとき、第１パターン５４及び第２パターン５６の形成のためのエッチング工程は、セルアレイ領域でのエッチング歪み（蝕刻歪み）が正となるように行う。エッチング歪みが正であることは、任意のパターンを形成するためのフォトリソグラフィを施すとき、最終的に形成されたパターンのサイズが目的とするサイズよりも大きくなることを意味する。このようなパターンサイズの変形はフォトリソグラフィ時のローディング効果等により生じる。
【００２６】
たとえ、セルアレイ領域でのエッチング工程をエッチング歪みが正となるように行うとしても、周辺回路領域ではエッチング歪みが負となるようにエッチングが行われ、フィールド酸化膜の形成のための第２パターン５６のサイズが目的とするサイズよりも小さくなることがある。ところが、周辺回路領域ではデザインルールのマージンがあるため、問題とならない。
【００２７】
図１０はイオン打ち込み防止膜６２を形成する工程を説明するための断面図である。イオン打ち込み防止膜６２を形成する行程は、第１感光膜パターン５８及び第２感光膜パターン６０を除去する段階と、感光膜パターンを除去した結果物の前面に例えば低圧化学気相蒸着などの方式でシリコン窒化物などの絶縁物質を、５０Å〜５００Å程度の膜厚で蒸着してイオン打ち込み防止膜６２を形成する段階とからなる。
【００２８】
図１１に示すようにイオン打ち込み防止膜６２の上部にセルアレイ領域のみを覆う形状の第３感光膜パターン６４を形成した後、この第３感光膜パターン６４をエッチングマスクとした異方性エッチングを行い、周辺回路領域に形成してあったイオン打ち込み防止膜を除去することにより、セルアレイ領域のみ覆うイオン打ち込み防止膜パターン６２ａを形成する。
このとき、図１１に示すようにエッチング工程は異方性で行われるため、周辺回路領域に形成してあるフィールド酸化膜の形成のための第２パターン５６の側壁に周辺スペーサ６２ｂが形成されることもある。
【００２９】
図１２はフィールド酸化膜６６を形成する工程を説明するための断面図でありる。フィールド酸化膜６６を形成する行程は、第３感光膜パターン６４を除去する段階と、第３感光膜パターン６４を除去した結果物を酸化雰囲気に露出させることにより、周辺回路領域の素子分離領域にフィールド酸化膜６５を形成する段階とからなる。
【００３０】
このとき、セルアレイ領域はイオン打ち込み防止膜パターン６２ａにより保護され、周辺回路領域のうち素子分離領域を除いた領域はフィールド酸化膜の形成のための第２パターン５６により保護されるため、フィールド酸化膜６６は、周辺回路領域の素子分離領域に限って形成される。
【００３１】
図１３に示すように、イオン打ち込み防止パターン６２ａを異方性エッチングし、埋込型不純物拡散領域の形成のための第１パターン５４の側壁にイオン打ち込み防止スペーサ６２ｃを形成する。このとき、セルの均一度を確保するために半導体基板５０が露出するよう過度エッチングを行う。過度エッチングにより、周辺回路領域のフィールド酸化膜６６が一定の膜厚Ａだけエッチングされるが、フィールド酸化膜６６の膜厚が十分に厚いため、問題とならない。
【００３２】
図１４に示すように、イオン打ち込み防止スペーサ６２ｃまで形成してある結果物の全面に、ｎ型不純物、例えばＡｓイオン６８を打ち込むことにより、埋込型不純物拡散領域の形成のための第１パターン５４間に露出した半導体基板５０の表面近傍に埋込型不純物拡散領域７０が形成される。
【００３３】
このとき、不純物イオン６８はイオン打ち込み防止スペーサ６２ｃにより隠蔽された領域である第１パターン５４には打ち込まれないため、埋込型不純物拡散領域７０の寸法はイオン打ち込み防止スペーサが形成していない時よりも、イオン打ち込み防止スペーサ６２ｃの幅の２倍だけ小さくなる。
【００３４】
本発明の第１実施例によれば、埋込型不純物拡散領域の形成のためのパターン５４をエッチング歪みを正にしたエッチング条件にて形成し、埋込型不純物拡散領域の形成のための第１パターン５４の側壁にイオン打ち込み防止スペーサ６２ｃを形成することにより、最小のデザインルールにてフォトリソグラフィ工程を行うとしても、従来の技術と比較して埋込型不純物拡散領域７０の幅への埋込型不純物拡散領域７０間の寸法の比をさらに大きくできる。これにより、パンチスルーマージンを確保しつつも、セルの寸法を縮めることができる。
【００３５】
図１５に示すように、埋込型不純物拡散領域７０の表面を酸化させることにより、保護酸化膜７２が形成される。このとき、保護酸化膜７２は、例えば膜厚が５０Å〜５００Åとなるように形成する。保護酸化膜７２の形成工程は、埋込型不純物拡散領域７０内に打ち込まれている不純物イオンを活性化させるほか、イオン打ち込み防止スペーサ６２ｃの形成に際して生じうる半導体５０及びフィールド酸化膜６６の表面の損傷を治癒するために施される。
【００３６】
図１６に示すように、埋込型不純物拡散領域の形成のための第１パターン５４と、フィールド酸化膜の形成のための第２パターン５６と、イオン打ち込み防止スペーサ６２ｃを除去する。このとき、保護酸化膜７２はエッチングに際して用いる湿式エッチング液（例えば、リン酸）により、埋込型不純物拡散領域７０の表面の損傷を防止する働きを有する。すなわち、埋込型不純物拡散領域７０を形成するための不純物イオン打ち込みに際し、高いエネルギーを以て打ち込まれる不純物イオンが原因となって、半導体基板５０及びフィールド酸化膜６６の表面が激しく損傷されるが、この損傷が存在する状態のまま湿式エッチングを行うと、表面の損傷があった部分が他の部分よりも速くエッチングされる現象がおきる。
【００３７】
本発明の第１実施例においては、埋込型不純物拡散領域７０を形成した後、表面の損傷を保護酸化膜７２の形成のための酸化工程時に治癒することにより、湿式エッチングによる半導体基板５０及びフィールド酸化膜６６の損傷を抑えることができる。
湿式エッチングの後、保護酸化膜７２を除去し、結果物の全面に緩衝酸化膜７４を形成する。緩衝酸化膜７４は、後で行われる不純物イオン打ち込み工程にあたり、半導体基板の表面が損傷されることを防止するためのものである。
【００３８】
図１７に示すように、通常の工程によりｎ−チャネルフィールド（つまり、ｎ−チャネル領域が形成される領域）の電気的な分離特性を強化するためのｎ−チャネルストップ層７６と、ｎ−チャネル領域のスレッショルド電圧を調整するためのｎ−チャネルスレッショルド電圧調整用の拡散層７８とを形成する。
【００３９】
図１８に示すように、セルアレイ領域及びｎ−チャネル領域を覆う第４感光膜パターン８０を形成した後、ｎ−ウェルの形成のためのイオン打ち込みを行ってｎ−ウェル８２を形成する。次に、ｐ−チャネルフィールド（つまり、ｐ−チャネル領域が形成される領域）の電気的な分離特性を強化するためのｐ−チャネルストップ層８６と、ｐ−チャネル領域のスレッショルド電圧を調整するためのｐ−チャネルスレッショルド電圧調整用の拡散層８８とを形成する。
【００４０】
図１９に示すように、ｎ−チャネル及びｐ−チャネル領域を覆う第５感光膜パターン９０を形成した後、セルアレイ領域のセルスレッショルド電圧を調整するためのセルアレイスレッショルド電圧調整用の拡散層９２を形成する。このとき、図１７〜図１８に示した行程は、互いに順番を変えて進めてもよいことはいうまでもない。
【００４１】
図２０に示すように、犠牲酸化工程を行った後、結果物の全面にゲート酸化膜９３を形成する。次いで、ゲート酸化膜９３の上に不純物がドープされた多結晶のシリコン膜、シリサイド層及び反射防止膜１００を順次積層し、これをパターニングすることによりセルアレイ領域には多結晶のシリコン膜９４とシリサイド層９８とからなるワード線を形成し、周辺回路領域には多結晶のシリコン膜９６とシリサイド層９８とからなるゲート電極を形成する。次に、行われる通常の工程（周辺回路領域のソース及びドレイン形成工程、金属配線工程等）についての説明は省略する。
【００４２】
（第２実施例）
図２１及び図２２は、本発明の第２実施例による埋込型不純物拡散領域を形成するマスクＲＯＭの製造方法を説明するための図である。
上述した本発明の第１実施例では、イオン打ち込み防止パターン６２ｂを異方性エッチングし、埋込型不純物拡散領域の形成のための第１パターン５４の側壁にイオン打ち込み防止スペーサ６２ｃを形成した後、不純物打ち込み工程を行う。これに対し、第２実施例では、イオン打ち込み防止スペーサ６２ｃを形成しない状態、つまりイオン打ち込み防止パターン６２ｂが形成してある状態で不純物イオン打ち込みを行う。
埋込型不純物拡散領域の形成のための不純物打ち込みに際し、打ち込みエネルギーはイオン打ち込み防止パターン６２ｂを貫通するために十分なエネルギーを有していればよい。
【００４３】
以上、複数の実施例に基づいて説明したように本発明のマスクＲＯＭの製造方法によると、セルトランジスタのパンチスルーマージンの確保はもちろん、従来の工程において問題とされた埋込型不純物拡散領域対金属コンタクト、及び埋込型不純物拡散領域対セルコーディングパターンのミスアラインメントもかなり改善可能である。
【００４４】
これについて詳しく説明すれば、フィールド酸化膜の形成のためのパターンと埋込型不純物拡散領域の形成のためのパターンとを同じマスクにて形成することにより、これを別々の工程で行っていた従来の方法で生じがちであったミスアラインメントに関わる不具合を解消できる。
【００４５】
従来は、セルアレイ領域内の臨界層となる埋込型不純物拡散領域をイオン打ち込み工程により形成するため、後工程の整列正確度を補正できるアラインメントキーを形成できなかった。そこで、代案としてアクティブキー（フィールド酸化膜の形成段階（いわば、アクティブ段階）で形成されるキーのことを意味する）をアラインメントキーとして用いてきた。しかしながら、アクティブキーをアラインメントキーとして用いる場合、例えばアクティブキーに対する不純物拡散領域、アクティブキーに対するワード線、アクティブキーに対する金属コンタクトの整列正確度は良好であるとはいえ、セル内の臨界層となる埋込型不純物拡散領域に対するワード線、埋込型不純物拡散領域に対する金属コンタクトの整列正確度は良好にならない場合が生じる。換言すれば、アクティブキーを用いるとき、仮にアクティブキーに対し埋込型不純物拡散領域が約−０．０５μｍ程度シフトされてミスアラインメントがおこり、アクティブキーに対し金属コンタクトが約＋０．０５μｍ程度シフトされてミスアラインメントがおこったとすれば、金属コンタクトと埋込型不純物拡散領域とのミスアラインメントは約０．１μｍとなり、工程で認めるミスアラインメントの限界値を越えてしまう。
【００４６】
これは、各ステップのミスアラインメントが限界値となる０．０５μｍ以内で良好であるにも拘わらず、埋込型不純物拡散領域がイオン打ち込み段階により形成されるがゆえに、アラインメントキーの形成ができないためである。
【００４７】
しかしながら、本発明のマスクＲＯＭの製造方法によると、フィールド酸化膜を形成するアクティブ段階と埋込型不純物拡散領域を形成する段階とが同じマスクにて行えるようになったため、埋込型不純物拡散領域に対するワード線、埋込型不純物拡散領域に対する金属コンタクト、埋込型不純物拡散領域に対するセルコードのミスアラインメント度を大幅に改善することができる。
【００４８】
また、本発明のマスクＲＯＭの製造方法によると、なるべく最小の埋込型不純物拡散領域のピッチ内で埋込型不純物拡散領域間の間隔を埋込型不純物拡散領域の寸法よりも大きく形成できることから、パンチスルーマージンの確保が容易になる。つまり、埋込型不純物拡散領域のピッチを効率的に縮小することが可能である。さらに、各構成要素間のミスアラインメント度を下げることができ、素子の電気的な特性の向上が図れる。
【００４９】
本発明は前記実施例に限定されることなく、種々なる変形が本発明の技術的な思想内で、当分野における通常の知識を有した者にとって可能なことはいうまでもない。
【図面の簡単な説明】
【図１】従来のＮＯＲ型マスクＲＯＭのセルアレイ部を示す平面図である。
【図２】図１のａ−ａ’線で切断した断面図である。
【図３】図１のｂ−ｂ’線で切断した断面図である。
【図４】図１のｃ−ｃ’線で切断した断面図である。
【図５】図１のｄ−ｄ’線で切断した断面図である。
【図６】従来の埋込型不純物拡散領域の形成方法を説明するための断面図である。
【図７】従来の埋込型不純物拡散領域の形成方法を説明するための断面図である。
【図８】従来の埋込型不純物拡散領域の形成方法を説明するための断面図である。
【図９】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１０】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１１】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１２】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１３】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１４】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１５】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１６】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１７】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１８】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図１９】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図２０】本発明の第１実施例によるマスクＲＯＭを示す断面図である。
【図２１】本発明の第２実施例によるマスクＲＯＭを示す断面図である。
【図２２】本発明の第２実施例によるマスクＲＯＭを示す断面図である。
【符号の説明】
５０    半導体基板
５２    パッド酸化膜
５４    第１パターン
５６    第２パターン
５８    第１感光膜パターン
６０    第２感光膜パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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