(57)【特許請求の範囲】
【請求項１】
制御信号に基づいて、アクティブ状態、スタンバイ状態の制御がなされるコア部と、
コマンド信号端子、データ信号端子となる複数の端子と、
前記複数の端子にそれぞれ入力されるコマンド信号及びデータ信号を前記アクティブ状態および前記スタンバイ状態の両方の期間で、同期クロックによって同時にラッチするラッチ部と、
ラッチされた前記データ信号を第１転送手段を介して受けるとともに受けた前記データ信号を前記コア部に供給するバッファ部と、
前記バッファ部を介した前記データ信号を第２転送手段を介して記憶するレジスタと、
前記コア部が前記スタンバイ状態である期間に、前記バッファ部をスタンバイ状態にする制御を行うとともに、ラッチされた前記コマンド信号を判定して、同スタンバイ状態の期間に前記バッファ部を前記スタンバイ状態から前記アクティブ状態へと復帰させ、前記レジスタへの前記データ信号の入力を可能とする判定部とを備え、
前記第１転送手段は、前記判定結果と前記制御信号とに基づいて生成される第１判定信号によって制御され、
前記第２転送手段は、前記判定結果に基づいて生成される第２判定信号によって制御されること
を特徴とするメモリ装置。
【請求項２】
前記バッファ部のスタンバイ状態は、前記バッファ部へのデータ入力を禁止することでなすことを特徴とする請求項１記載のメモリ装置。
【請求項３】
前記バッファ部のスタンバイ状態は、前記バッファ部内部の論理状態を固定することでなすことを特徴とする請求項１記載のメモリ装置。
【請求項４】
前記バッファ部のスタンバイ状態は、前記バッファ部への電力供給を停止することでなすことを特徴とする請求項１記載のメモリ装置。
【請求項５】
前記バッファ部は、フリップフロップであることを特徴とする請求項１乃至請求項４の何れか一に記載のメモリ装置。
【請求項６】
前記レジスタには、前記メモリ装置の動作モードが記憶されることを特徴とする請求項１乃至請求項５の何れか一に記載のメモリ装置。
【請求項７】
前記メモリ装置は、同期型ダイナミックランダムアクセスメモリであることを特徴とする請求項１乃至請求項６の何れか一に記載のメモリ装置。
【請求項８】
前記第１判定信号は、前記判定結果と前記制御信号とを論理演算することで生成されることを特徴とする請求項１乃至請求項７の何れか一に記載のメモリ装置。
【請求項９】
前記第２判定信号は、前記判定結果を所定時間遅延させて生成されることを特徴とする請求項１乃至請求項８の何れか一に記載のメモリ装置。
【請求項１０】
前記判定部は、
前記コマンド信号を論理演算する論理回路と、
所定期間カウントした後に前記論理回路の出力をリセットするタイマと、
を備えることを特徴とする請求項１乃至請求項９の何れか一に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタンバイ時に、レジスタなどコアのメモリセル以外のストレージにデータを格納するメモリ装置に関する。
【０００２】
【従来の技術】
メモリ装置は、その省電力化の要求によって、不使用時には消費電力を低減するように構成されているものがある。
【０００３】
図７はその一例である。図において３００はメモリ装置であり、３０１はメモリセルを含むコア部、３０２はコア部以外の領域として、たとえば外部との入出力を行う機能を備えた周辺部である。ここでコア部３０１は、スタンバイ状態（省電力状態）になると、記憶内容の保持動作（たとえばＤＲＡＭならセルフリフレッシュ動作）のみを行うように制御される。また、同様に周辺部３０２は、アクティブ状態への復帰コマンドを判定する判定部３０３を残して、それ以外の部分には電力を供給しないように（スタンバイ状態）構成されている。
【０００４】
このような形式のメモリ装置は、判定部３０３で復帰コマンドが識別されれば、コア部３０１、周辺部３０２ともにアクティブ状態へと復帰される。
【０００５】
【発明が解決しようとする課題】
一方、図８に示すように、周辺部３０２内に設けられた端子３１０、周辺回路３１１（入出力回路など）の他にレジスタ３１２（コア部のメモリセル以外のストレージ）を設ける態様が知られている。このレジスタ３１２は、コア部３０１がスタンバイ状態の間に情報が記憶されるように構成されている。レジスタ３１２に記憶される内容は、例えば、コア部３０１がアクティブ状態へ復帰した後の動作を示す情報が記憶されるものであり、グラフィックメモリなどで使用されるスペシャルモードレジスタセット（ＳＭＲＳ：special mode resistor set ）として知られているものが代表的である。
【０００６】
ところが、このようなメモリが、ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory ）に代表される同期式メモリであれば、図７に示した例のように、コマンドを判定する部分（判定部３０３）以外をスタンバイ状態とする構成では、レジスタに正確な値を取り込むことはできない。
【０００７】
すなわち、同期式のメモリ装置は、スタンバイ状態であっても図９に示すようにクロックｃｋに同期して各入力端子の信号をラッチするため、もし判定部３０３のラッチ回路だけを常に動作させておき、それ以外の周辺部３０２のラッチ回路はスタンバイとする構成であれば、判定部３０３以外の周辺部３０２に入力されたデータは、判定部３０３でコマンドが判定される期間ｉを経過した後、ようやくラッチが可能になる。
【０００８】
しかし図９に示すように、その時刻では既に取得対象のデータの有効性が保証されない時刻（次のデータ期間へ移行）になっており、レジスタ３１２に記憶するべきデータを消失してしまうのである。この問題は、コマンドの判定のために複数段の論理処理を行う場合、特に顕著（期間ｉが長い）である。
【０００９】
このため、同期式のメモリ装置で、コア部３０１のスタンバイ中にレジスタ３１２へ情報を格納するタイプでは、周辺部３０２全体を常にアクティブ状態とする必要があり、周辺部３０２の消費電力はコア部３０１のアクティブ／スタンバイ状態に関わらず減少することができなかった。
【００１０】
本発明は、このようなメモリ装置において、スタンバイ時における周辺部３０２の消費電力の低減を図ることを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、上記課題を解決するため、コマンドおよびデータそれぞれのラッチ回路については、コア部のアクティブ／スタンバイ状態に関わらず、同期クロックによるラッチを行わせるが、一方、ラッチされたコマンドを判定して活性化コマンドを検出するまでは、データのラッチ部よりも後段の少なくともバッファ回路については、スタンバイ状態を維持するものである。
【００１２】
図１は本発明の原理を説明する図である。
【００１３】
図１において、１ａはデータ入力端子、１ｂはコマンド入力端子、２ａ，２ｂはそれぞれ入力されたデータおよびコマンドを同期クロックｃｋによってラッチするラッチ部、３はバッファ部、４は入力されたデータ（動作モードなど）が記憶されるレジスタ、５はコア部がスタンバイ状態である場合にバッファ部をスタンバイ状態とするとともに、前記ラッチされたコマンドを判定し、そのコマンドがレジスタ書き込み時の活性化命令（レジスタへのデータ書き込み命令やレジスタ書き込みのための回路を活性化する命令など）であるか否かを検知してコア部がスタンバイ状態であってもバッファをアクティブ状態にする判定部である。
【００１４】
図２は本発明の動作を説明するための図である。
【００１５】
図２はコア部（図示しない）がスタンバイ状態である場合の態様を説明するものであり、ラッチタイミングＴ１の時点ではバッファ部３は制御部５によってコア部と同じくスタンバイ状態に制御されている。なお、本発明で述べるコア部とは、少なくともメモリセルアレイを備えたものであり、スタンバイ状態にはメモリセルの保持動作がなされる部分を指す。
【００１６】
本発明では同期クロックｃｋに基づくラッチタイミング（Ｔ１〜Ｔ４）よってデータｄ，コマンドｃがラッチされる。ラッチされたデータＬｄおよびコマンドＬｃは、次のラッチタイミングまではその値が保持される。
【００１７】
ここで、ラッチタイミングＴ２でラッチされたコマンドＬｃが、レジスタ書込み時の活性化命令（例えばレジスタへの書き込みを指示する命令）であった場合を考える。
【００１８】
まず、判定部５はラッチされたコマンドＬｃについて、時刻ｔａから判定を開始する。
【００１９】
判定部５によって、入力されたコマンドが活性化命令であることが検出されるとバッファ部に対してイネーブルＥを出力する。（時刻ｔｂ）
イネーブルＥが出力される時刻ｔｂでは、既にデータ入力端子１ａについては前のデータ期間が終了しているが、前述したように、ラッチ回路２ａは次のラッチタイミングＴ３までは前の入力データを保持しているため、ラッチ回路２ａの後段に設けられたバッファ回路３については、時刻ｔｂ以降（＞Ｔ３）にアクティブ状態に制御されても時刻Ｔ２でラッチされたデータを取得でき、それをレジスタ４へ供給することができるのである。
【００２０】
すなわち本発明は、バッファ部においてはコマンド判定後であっても、データが有効であることから、これをアクティブ／スタンバイ制御し、それによって、消費電力を低減するのである。
【００２１】
なお、バッファ部のスタンバイ状態は、バッファ部へデータが入力されないように制御することで、入力に応じたバッファ部の出力駆動を行わせない（電力消費小）ことで実現することができる。また、その他にもバッファ部の内部論理を固定（ラッチ）することで、出力駆動を行わせないようにしたり、更には、バッファ回路への電力供給を停止することでも同様にスタンバイ状態を実現することができる。
【００２２】
バッファ部としては、例えばフリップフロップ構成を有しており、入力バッファとしての機能を持つものが採用できる。
【００２３】
レジスタには、コア部がアクティブ状態へ復帰した時の動作モードを記憶することができる。
【００２４】
また、本発明は例えば同期型ダイナミックランダムアクセスメモリに使用することができる。
【００２５】
【発明の実施の形態】
図３は本発明の実施の形態を示す図である。
【００２６】
図において１００はデータｄが入力されるデータ入力端子、１１０はデータｄをラッチするラッチ回路、１２１〜１２４はコマンドｃ１〜ｃ４が入力されるコマンド入力端子、１３１〜１３４はコマンドｃ１〜ｃ４をそれぞれラッチするラッチ回路である。なお、図示していないが入力端子１００，１２１〜１２４と、ラッチ回路１１０，１３１〜１３４との間には、静電保護回路やレベルコンバータが設けられることもある。
【００２７】
１４０はコマンドを判定するデコーダ、１５０はデコーダ１４０の出力または、コア部（図示せず）のアクティブ／スタンバイを示す信号にしたがってイネーブルＥ１を発生するＯＲ回路である。
【００２８】
１６０はインバータ、１６１はエンハンスメント型ｐチャネルトランジスタ、１６２はエンハンスメント型ｎチャネルトランジスタであり、イネーブルＥ１によってトランジスタ１６１および１６２の導通／非導通が制御される。
【００２９】
１６３および１６４はインバータであり、相互に接続することで、バッファ１６５を構成している。このバッファ１６５は、コア部がアクティブであればコア部の、コア部がスタンバイ状態であればレジスタ１９３の入力バッファとして機能する。
【００３０】
１７０〜１７２はデコーダ１４０の判定出力を遅延してイネーブルＥ２を生成するインバータである。
【００３１】
１８０はインバータ、１８１はエンハンスメント型ｐチャネルトランジスタ、１８２はエンハンスメント型ｎチャネルトランジスタであり、イネーブルＥ２によってトランジスタ１８１および１８２の導通／非導通が制御される。
【００３２】
１９０および１９１はインバータであり、相互に接続されてレジスタ１９２を構成する。なお、レジスタ１９２の出力は、レジスタ１９２に記憶された情報を参照する回路（例えば命令デコーダなど）へと接続される。
【００３３】
図４はラッチ回路１１０，１３１〜１３４の具体構成であり、２００および２０１はスイッチ、２０２，２０３および２０４，２０５はフリップフロップを構成するインバータである。図４に示すように本実施形態のラッチ回路は、スイッチ２００，２０１がラッチタイミングＴ１〜Ｔ４に基づいて生成されるワンショットパルスＰおよび／Ｐによって相補的にゲーティングされる。入力は、スイッチ２００の導通，スイッチ２０１の非導通によってインバータ２０２，２０３で構成されたフリップフロップにサンプルされ、スイッチ２００の非導通，スイッチ２０１の導通によってそれがホールドされる。なお、インバータ２０４，２０５で構成されたフリップフロップは、上記サンプル時に出力がフローティング状態になるのを防止するために用意されている。
【００３４】
また、図５はデコーダ１４０の具体構成であり、２１０は４入力のＡＮＤ回路、２１１はＡＮＤ回路２１０の出力を受けて所定の出力期間の後にＡＮＤ回路をリセットするタイマー回路である。
【００３５】
本実施形態の場合、デコーダ１４０はラッチ出力Ｌｃ１，Ｌｃ３，Ｌｃ４が論理Ｈ、Ｌｃ２が論理Ｌである場合にそれをレジスタ書込みコマンドとして判定して論理Ｈのコマンド検知出力をなす。（このため、Ｌｃ２はＡＮＤ回路２１０に対して反転入力される）また、タイマー回路２１１によって出力期間がカウントされた後は、デコーダ１４０の出力を論理Ｌにリセットするように構成されている。
【００３６】
以下、図３においてコア部がスタンバイ状態である時の動作を図６に示すタイミングチャートに基づいて説明する。（なお、本実施形態では、データやコマンドの入力端子１００，１２１〜１２４はこれらが専用に設けられているわけではなく、コア部がアクティブ状態である期間はアドレスやデータの入力端子として機能する）
図６においてｃｋは同期クロック、Ｔ１〜Ｔ４はラッチタイミング、ｄは端子１００に入力されるデータ信号、ｃ１〜ｃ４は端子１２１〜１２４に入力されるコマンド信号、Ｌｄはラッチ回路１１０の出力、Ｌｃ１〜Ｌｃ４はラッチ回路１３１〜１３４の出力、Ｅ１はバッファイネーブル、Ｅ２はレジスタイネーブル、Ｂはバッファ１６５の出力をそれぞれ示している。
【００３７】
図６において、ラッチタイミングＴ１より前の時点では、コマンド信号ｃ１〜ｃ４はコマンドとして検知されておらず（デコーダ１４０の出力：論理Ｌ）、一方、図示しないコア部がスタンバイ状態（論理Ｌ）であるため、ＯＲ回路１５０は論理Ｌ出力を行う。したがって、トランジスタ１６１，１６２は非導通となり、バッファ１６５の入力には信号変化が起きない。
【００３８】
したがって、ラッチタイミングＴ１以前にデータ入力端子１００に入力変化が起きても、バッファ１６５はそれに応じた出力変化を行わない。（バッファ１６５はスタンバイ状態）
一般に電子回路は、出力に信号変化が生じない場合、定常電流が消費されているだけであり、したがって、その間は消費電力は低減されている。
【００３９】
特に、バッファ回路をＣＭＯＳ回路で構成していれば、出力を駆動しない場合は実質的に電力消費は起きないので、低消費電力化に有利である。
【００４０】
次に、ラッチタイミングＴ２でラッチされたコマンドｃ１〜ｃ４がレジスタへの書き込みコマンドであった場合を説明する。
【００４１】
まず、ラッチタイミングＴ２でデータｄおよびコマンドｃ１〜ｃ４がラッチされ、ラッチ回路１００、１３１〜１３４は、ラッチ出力であるＬｄおよびＬｃ１〜Ｌｃ４を出力する。（時刻Ｔａ）
なお、ラッチ回路１００、１３１〜１３４は図４で示したように次のラッチタイミングＴ３が入来するまで、その値を保持するように構成されている。
【００４２】
デコーダ１４０ではラッチ出力Ｌｃ１〜Ｌｃ４の組合せ論理をデコードし、レジスタへの書き込みコマンドであることを検知すると、論理Ｈ出力を行う。また、ＯＲ回路１５０はデコーダ１４０のＨ出力を受けて、Ｈ出力のバッファイネーブルＥ１を出力する。（時刻ｔｂ）
この時点でラッチタイミングＴ２でラッチされた入力データｄの有効期間は過ぎており、データ入力端子１００の値は不定になっているが、ラッチ回路１１０は依然としてラッチタイミングＴ２でラッチされた値を保持している。
【００４３】
したがって、バッファイネーブルＥ１によって、トランジスタ１６２およびトランジスタ１６１が導通すると、ラッチタイミングＴ２でラッチされた値がバッファ１６５へ転送される。（バッファ１６５のアクティブ状態）
バッファ１６５は、ラッチ出力Ｌｄに基づいてバッファ出力Ｂを出力する。（時刻ｔｃ）
なお、バッファイネーブルＥ１はデコーダ１４０の出力期間を経過した後は論理Ｌになり、バッファ１６３は再びラッチ出力Ｌｄから切り離され、スタンバイ状態へと戻るが、その出力Ｂは直前の状態で保持状態にある。
【００４４】
一方、デコーダ１４０のコマンド判定出力は、遅延回路を構成するインバータ１７０〜１７２を介して時刻ｔｄにレジスタイネーブルＥ２を出力する。
【００４５】
レジスタイネーブルＥ２は、トランジスタ１８１，１８２を導通させて、レジスタ１９３に出力Ｂをサンプルさせ、デコーダ１４０の出力期間が経過の後（時刻ｔｅ）にトランジスタ１８１，１８２を非導通にして、バッファ出力Ｂをホールドする。
【００４６】
これによって、レジスタ１９３にはラッチタイミングＴ２で入力されたデータｄが記憶されるのである。
【００４７】
以上説明したように、本実施形態によれば、バッファについてはコア部と同様にアクティブ／スタンバイの制御を行ってもレジスタに正しい値がセットでき、したがってコア部のスタンバイ状態での消費電力を低減することができる。
【００４８】
なお、本実施形態ではバッファ１６５はフリップフロップ型の入力バッファ回路を例示したが、その他、例えば論理処理を行う回路などであっても良い。ようするにバッファ部はラッチ部とレジスタとの間に介在していることが重要なのである。
【００４９】
また、バッファ１６５のスタンバイ状態は、本実形形態のように入力変化がバッファに伝えられないようにして出力駆動による消費電力の増加を抑える方法のほか、バッファの論理状態をラッチ回路などで固定することで、バッファの入力が変化してもバッファ出力が変化しないようにしてもよいし、更には、バッファ自体を電源から切り離してもよい。そしてこれらスタンバイの手法は、バッファ部をＣＭＯＳ回路で構成した場合に消費電力低減効果が高いことは、前述の通りである。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、同期式のメモリにおいてコア部がスタンバイ状態の期間に（レジスタに情報を格納するため）周辺部を常にアクティブ状態にする必要がなくなり、少なくともバッファにおいては消費電力を低減できることから、スタンバイ時のデバイス全体の消費電力を低減することができる。
【００５１】
【図面の簡単な説明】
【図１】本発明の原理を説明する図
【図２】本発明の原理動作を説明するタイミングチャート
【図３】本発明の実施形態を説明する図
【図４】本発明の実施形態におけるラッチ回路を説明する図
【図５】本発明の実施形態におけるデコーダを説明する図
【図６】本発明の実施形態の動作を説明するタイミングチャート
【図７】従来のメモリ装置の全体構成を説明する図
【図８】従来のメモリ装置の一部構成を説明する図
【図９】従来のメモリ装置の動作を説明するタイミングチャート
【符号の説明】
１ａ，１ｂ入力端子
２ａ，２ｂラッチ部
３バッファ部
４レジスタ
５判定部
【図１】
0004253383.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004253383.tif 000007
【図７】
0004253383.tif 000008
【図８】
0004253383.tif 000009
【図９】
0004253383.tif 000010