(57)【特許請求の範囲】
【請求項１】
所定の処理を実行しつつ、トリガ信号を割込み信号として入力されたら当該所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する演算処理装置と、
上記演算処理装置に対して上記トリガ信号を出力するトリガ回路と、
上記トリガ回路によるトリガ信号に応じて第一のパルス制御データに応じた第一のパルス制御信号を出力するとともに、当該トリガ信号の次に上記トリガ回路が出力するトリガ信号に応じるための上記第一のパルス制御データが上記演算処理装置により書き込まれる第一の出力制御回路と、
パルス列を出力するパルス発生回路と、
当該パルス列および上記第一のパルス制御信号が入力されて、これらの論理演算結果を第一の論理演算信号として出力する第一の論理回路とを有し、当該第一の論理演算信号を出力パルスとして出力するパルス出力機能付マイクロコンピュータにおいて、
上記第一の出力制御回路は、上記トリガ回路から出力されるトリガ信号に応じて第一のパルス制御信号を切り替えることを特徴とするパルス出力機能付マイクロコンピュータ。
【請求項２】
所定の処理を実行しつつ、トリガ信号を割込み信号として入力されたら当該所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する演算処理装置と、
上記演算処理装置に対して上記トリガ信号を出力するトリガ回路と、
上記トリガ回路によるトリガ信号に応じて第二のパルス制御データに応じた第二のパルス制御信号を出力するとともに、当該トリガ信号の次に上記トリガ回路が出力するトリガ信号に応じるための上記第二のパルス制御データが上記演算処理装置により書き込まれる第二の出力制御回路と、
上記第二のパルス制御信号に応じたパルス列を出力するパルス発生回路とを有し、当該パルス列を出力パルスとして出力するパルス出力機能付マイクロコンピュータにおいて、
上記第二の出力制御回路は、上記トリガ回路から出力されるトリガ信号に応じて第二のパルス制御信号を切り替えることを特徴とするパルス出力機能付マイクロコンピュータ。
【請求項３】
トリガ回路からのトリガ信号に応じて当該トリガ信号の次に上記トリガ回路が出力するトリガ信号に応じるための所定の第二のパルス制御データが上記演算処理装置により書き込まれるとともに、当該第二のパルス制御データに応じた第二のパルス制御信号を当該トリガ回路からのトリガ信号に応じて切り替えて出力する第二の出力制御回路を有するとともに、
パルス発生回路は、当該第二のパルス制御信号に応じたパルス列を出力することを特徴とする請求項１記載のパルス出力機能付マイクロコンピュータ。
【請求項４】
上記トリガ回路からのトリガ信号に応じて当該トリガ信号の次に上記トリガ回路が出力するトリガ信号に応じるための所定の第三のパルス制御データが上記演算処理装置により書き込まれるとともに、当該第三のパルス制御データに応じた第三のパルス制御信号を当該トリガ回路から出力されるトリガ信号に応じて切り替えて出力する第三の出力制御回路と、
第一の論理演算信号および上記第三のパルス制御信号が入力されて、これらの論理演算結果を第二の論理演算信号として出力する第二の論理回路とを有し、当該第二の論理演算信号を出力パルスとして出力することを特徴とする請求項１から請求項３のうちのいずれか１項記載のパルス出力機能付マイクロコンピュータ。
【請求項５】
上記第一の論理回路は、パルス列入力を反転するインバータ回路と、当該インバータの出力と第一のパルス制御信号とが入力されるＮＡＮＤ回路とからなるとともに、
上記第二の論理回路は、ＡＮＤ回路からなることを特徴とする請求項４記載のパルス出力機能付マイクロコンピュータ。
【請求項６】
上記の第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも１つは、上記演算処理装置による第１乃至第３の対応するパルス制御データの書き込みがなされるかわりに、上記トリガ信号に応じて一定のパターンで第二のパルス制御信号を切り替えて出力するものであることを特徴とする請求項１から請求項５のうちのいずれか１項記載のパルス出力機能付マイクロコンピュータ。
【請求項７】
上記パルス発生回路は、上記の第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも１つに対しては、その他のものよりも少なくとも１回多くトリガ信号を出力することを特徴とする請求項１から請求項６のうちのいずれか１項記載のパルス出力機能付マイクロコンピュータ。
【請求項８】
上記パルス発生回路は、パルスを出力する度にオーバフロー信号を出力するものであり、
上記の第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも１つは、上記第１乃至第３の対応するパルス制御データを記憶することができる複数のレジスタを有するとともに、上記オーバフロー信号をトリガとしてパルス制御信号を各パルス制御データに応じたものに順次切り替えることを特徴とする請求項１から請求項７のうちのいずれか１項記載のパルス出力機能付マイクロコンピュータ。
【請求項９】
上記パルス発生回路は、パルスを出力する度にオーバフロー信号を出力するものであり、
上記の第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも１つは、上記オーバフロー信号をトリガとしてパルス制御データをカウントアップおよび／またはカウントダウンして上記パルス制御信号を順次切り替えることを特徴とする請求項１から請求項７のうちのいずれか１項記載のパルス出力機能付マイクロコンピュータ。
【請求項１０】
トリガ信号を出力するトリガ回路と、
パルス列を出力するパルス発生回路と、
第一のパルス制御データが書き込まれる第一のパルス制御レジスタと、
前記トリガ回路によるトリガ信号に応じて、前記第一のパルス制御データに応じた第一のパルス制御信号を出力する第一のデータラッチ回路と、
前記パルス列および前記第一のパルス制御信号とが入力され、これらの論理演算結果を出力パルスとして出力する第一の論理回路と、
前記トリガ回路によるトリガ信号に応じて前記第一のパルス制御データを更新データに書き換える処理を実行する演算処理装置とを備えるパルス出力機能付マイクロコンピュータ。
【請求項１１】
トリガ信号を出力するトリガ回路と、
第二のパルス制御データが書き込まれる第二のパルス制御レジスタと、
前記トリガ回路からのトリガ信号に応じて、前記第二のパルス制御データに応じた第二のパルス制御信号を出力する第二のデータラッチ回路と、
前記第二のパルス制御信号に応答してパルス列の出力が制御されるパルス発生回路と、
前記トリガ回路からのトリガ信号に応じて前記第二のパルス制御データを更新データに書き換える処理を実行する演算処理装置とを備えるパルス出力機能付マイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パルスを出力する機能を有するマイクロコンピュータに係り、詳しくは、当該マイクロコンピュータの演算処理装置に対して割り込み用トリガ信号を入力し、当該演算処理装置は当該割り込み用トリガ信号が入力されたら所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行するように構成されたパルス出力機能付マイクロコンピュータに関するものである。
【０００２】
【従来の技術】
図２４は従来のパルス出力機能付マイクロコンピュータを示すブロック図である。図において、１は所定の処理を実行しつつ、割り込み用トリガ信号が入力されたら当該所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する演算処理装置であり、２は演算処理装置１に対してトリガ信号を出力するトリガ回路であり、３は演算処理装置１が使用するデータバスであり、４は演算処理装置１によりパルス幅制御データが書き込まれるとともに、当該パルス幅制御データに応じたパルス幅制御信号を出力するパルス幅制御レジスタであり、５は演算処理装置１によりパルス切替データが書き込まれるとともに、当該パルス切替データに応じたパルス切替信号を出力するパルス切替制御レジスタであり、６は演算処理装置１によりパルス出力期間データが書き込まれるとともに、パルス出力期間データに応じたパルス出力期間信号を出力するパルス出力期間レジスタであり、７は当該パルス出力期間信号を演算処理装置１に入力されるトリガ信号にてサンプリングしてパルス出力期間同期信号を出力するデータラッチ回路であり、８はパルス幅制御信号に応じたパルス幅のパルスをパルス列として連続的に出力するパルス発生回路であり、９は当該パルス列を反転させるインバータであり、１０は当該反転パルス列およびパルス切替信号が入力されて、これらの反転論理和を第一の論理演算信号として出力するＮＡＮＤ回路であり、１１は当該第一の論理演算信号およびパルス出力期間同期信号が入力されて、これらの論理和を第二の論理演算信号として出力するＡＮＤ回路である。
【０００３】
次に動作を説明する。
まず、トリガ回路２が演算処理装置１に対してトリガ信号を出力する。すると、このトリガ信号入力に応じて、演算処理装置１は所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する。この割り込み処理において演算処理装置１はパルス幅制御レジスタ４、パルス切替制御レジスタ５およびパルス出力期間レジスタ６に対して各種のデータを書き込む。
【０００４】
その結果、パルス発生回路８は、パルス幅制御レジスタ４から出力されるパルス幅制御信号に応じた一定のパルス幅のパルス列を出力し、ＮＡＮＤ回路１０からは当該パルス列を一定の期間毎に間引いた波形の第一の論理演算信号が出力され、さらに、ＡＮＤ回路１１からは当該第一の論理演算信号をラッチ信号と同期したパルス出力期間同期信号にて間引いた波形の第二の論理演算信号が出力される。そして、この第二の論理演算信号が出力パルスとして出力される。
【０００５】
なお、トリガ回路２は、その内部タイマを有して当該内部タイマに応じてトリガ信号を出力するように構成されていても、外部信号入力端子を有して当該外部信号に応じてトリガ信号を出力するように構成されていてもよい。
【０００６】
【発明が解決しようとする課題】
従来のパルス出力機能付マイクロコンピュータは以上のように構成されているので、トリガ信号に応じてリアルタイムに出力パルスを変化させようとした場合には各種の問題が生じ、リアルタイム動作に適していないという課題があった。
【０００７】
マイクロコンピュータにおいて割り込み処理とは、演算処理装置が所定の処理を実行するのを妨げないように発生させる必要があり、当然、トリガ回路が演算処理装置に出力するトリガ信号も当該演算処理装置の本来の処理の実行に支障を来すことが無いように設定する必要がある。従って、従来のパルス出力機能付マイクロコンピュータのデータ書き替え動作によって出力パルスを切り替えるように構成したものでは、当該割り込みの発生周期に依存して上記出力パルスは比較的長い期間毎に更新させることになってしまい、高速に出力パルスを切り替えることは実質的にできなかった。
【０００８】
また、従来のパルス出力機能付マイクロコンピュータでは、他の割り込み処理との優先関係などに起因してデータの書き替え動作がいつ実行されるのかを特定することはできない。従って、このデータの書き替え動作によって直ちに出力パルスを切り替えるように構成したものでは、出力パルスの切り替えタイミングも特定することはできず、同一の制御により同一の出力パルス列を得ることはできなかった。
【０００９】
さらに、演算処理装置を占有した状態にしたり、トリガ回路による割り込みレベルを上げたりしてこれらの問題点をクリアしたとしても、トリガ回路からトリガ信号が出力されてから各種のデータの切り替わりタイミング、ひいては出力パルスの切り替わりタイミングまでの遅れが非常に長い。従って、１回のパルス出力期間の間に出力パルスを切り替えようとしても、当該出力パルスを非常に短い周期毎に切り替えてリアルタイム動作させることは到底できなかった。
【００１０】
以上のように、従来のパルス出力機能付マイクロコンピュータでは、演算処理装置の負担を増加することなく、トリガ信号に応じてリアルタイムに出力パルスを変化させることはできなかった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、演算処理装置の負担を増加させることなく、出力パルスをトリガ信号に応じてリアルタイムに変化させることができるパルス出力機能付マイクロコンピュータを得ることを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の発明に係るパルス出力機能付マイクロコンピュータは、トリガ回路によるトリガ信号に応じて演算処理装置により所定の第一のパルス制御データが書き込まれるとともに、当該トリガ信号に応じて第一のパルス制御データに基づいた第一のパルス制御信号を出力する第一の出力制御回路を設けるとともに、当該第一のパルス制御信号を第一の二入力論理回路に入力するものである。
【００１３】
請求項２記載の発明に係るパルス出力機能付マイクロコンピュータは、トリガ回路によるトリガ信号に応じて演算処理装置により所定の第二のパルス制御データが書き込まれるとともに、当該トリガ信号に応じて第二のパルス制御データに基づいた第二のパルス制御信号を出力する第二の出力制御回路を設けたものである。
【００１４】
請求項３記載の発明に係るパルス出力機能付マイクロコンピュータは、第一の出力制御回路および第二の出力制御回路を有するものである。
【００１５】
請求項４記載の発明に係るパルス出力機能付マイクロコンピュータは、トリガ回路からのトリガ信号に応じて演算処理装置により所定の第三のパルス制御データが書き込まれるとともに、当該第三のパルス制御データに応じた第三のパルス制御信号を当該トリガ回路から出力されるトリガ信号に応じて切り替えて出力する第三の出力制御回路と、第一の論理演算信号および第三のパルス制御信号が入力されて、これらの論理演算結果を第二の論理演算信号として出力する第二の二入力論理回路とを設けたものである。
【００１６】
請求項５記載の発明に係るパルス出力機能付マイクロコンピュータは、第一の二入力論理回路は、パルス列入力を反転するインバータ回路と、当該インバータの出力と第一のパルス制御信号とが入力されるＮＡＮＤ回路とからなるとともに、第二の二入力論理回路は、ＡＮＤ回路からなるものである。
【００１７】
請求項６記載の発明に係るパルス出力機能付マイクロコンピュータは、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも１つは、演算処理装置によるパルス制御データの書き込みがなされるかわりに、トリガ信号に応じて一定のパターンで第二のパルス制御信号を切り替えて出力するものである。
【００１８】
請求項７記載の発明に係るパルス出力機能付マイクロコンピュータは、パルス発生回路は、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも１つに対しては、その他のものよりも少なくとも１回多くトリガ信号を出力するものである。
【００１９】
請求項８記載の発明に係るパルス出力機能付マイクロコンピュータは、パルス発生回路は、パルスを出力する度にオーバフロー信号を出力するものであり、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも１つは、パルス制御データを記憶することができる複数のレジスタを有するとともに、上記オーバフロー信号をトリガとしてパルス制御信号を各パルス制御データに応じたものに順次切り替えるものである。
【００２０】
請求項９記載の発明に係るパルス出力機能付マイクロコンピュータは、パルス発生回路は、パルスを出力する度にオーバフロー信号を出力するものであり、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも１つは、上記オーバフロー信号をトリガとしてパルス制御データをカウントアップおよび／またはカウントダウンしてパルス制御信号を順次切り替えるものである。
【００２１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるパルス出力機能付マイクロコンピュータを示すブロック図である。図において、１は所定の処理を実行しつつ、割り込み用トリガ信号が入力されたら当該所定の処理を中断して当該割り込み信号に応じた割り込み処理を実行する演算処理装置であり、２は演算処理装置１に対してトリガ信号を出力するトリガ回路であり、３は演算処理装置１が使用するデータバスであり、１２は演算処理装置１の割り込み処理において所定の第一のパルス制御データが書き込まれるとともに、当該第一のパルス制御データに応じた第一の制御信号を出力する第一のパルス制御レジスタ（第一の出力制御回路）であり、１３は当該第一の制御信号を演算処理装置１へのトリガ信号にてラッチして第一のパルス制御信号を出力する第一のデータラッチ回路（第一の出力制御回路）であり、１４は一定のパルス幅のパルスからなるパルス列を出力するパルス発生回路であり、９は当該パルス列を反転させる第一のインバータ（第一の二入力論理回路）であり、１０は当該反転パルス列および第一のパルス制御信号が入力されて、これらの反転論理和を第一の論理演算信号として出力するＮＡＮＤ回路（第一の二入力論理回路）である。そして、当該第一の論理演算信号が出力パルスとして外部に出力される。
【００２２】
次に動作について説明する。
図２に示すように、初期状態として、第一のデータラッチ回路１３から出力される第一のパルス制御信号はローレベルに制御され、第一のパルス制御レジスタ１２には「１」が書き込まれて第一の制御信号がハイレベルに制御された状態とする。従って、パルス発生回路１４から出力されるパルス列に拘らずＮＡＮＤ回路１０の第一の論理演算信号はローレベルに制御され、出力パルスは出力されない状態となっている。
【００２３】
このような状態において、トリガ回路２から演算処理装置１および第一のデータラッチ回路１３に対して最初のトリガ信号が入力される。これに応じて、当該第一のデータラッチ回路１３は第一の制御信号をラッチしてその出力をハイレベルに制御する。すると、パルス発生回路１４から出力されるパルス列と同相で変化するパルス列がＮＡＮＤ回路１０から出力され、出力パルスが出力される状態となる。またこれと同時に、演算処理装置１は最初のトリガ信号に応じて割り込み処理を行い、第一のパルス制御レジスタ１２に新たなデータを書き込む。
【００２４】
そして、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置１が第一のパルス制御レジスタ１２に「０」を書き込んだ場合には、２番目のトリガ信号がトリガ回路２から出力された際に第一のデータラッチ回路１３の出力はローレベルに戻り、その結果、ＮＡＮＤ回路１０からは出力パルスが出力されない状態に戻る。
【００２５】
また、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置１が第一のパルス制御レジスタ１２に「１」を書き込んだ場合には、２番目のトリガ信号がトリガ回路２から出力されても第一のデータラッチ回路１３の出力はハイレベルの状態を維持し、その結果、ＮＡＮＤ回路１０からは継続して出力パルスが出力された状態となる。
【００２６】
以上のように、この実施の形態１によれば、第一のパルス制御レジスタ１２とＮＡＮＤ回路１０との間に、トリガ信号でデータをラッチする第一のデータラッチ回路１３を設けたので、トリガ信号に応じて直ちに且つ安定したタイミングにて出力パルスを切り替えることができ、リアルタイム動作を行うことができる。
【００２７】
また、演算処理装置１は、１つ前のトリガ信号に応じて第一のパルス制御レジスタ１２にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はない。従って、従来のように演算処理装置１を占有状態に制御したり、当該トリガ信号の割り込みレベルを高くする必要もなく、従来のものに比べて演算処理装置１の負担は軽減される。
【００２８】
実施の形態２．
図３はこの発明の実施の形態２によるパルス出力機能付マイクロコンピュータを示すブロック図である。図において、１５は演算処理装置１の割り込み処理において所定の第三のパルス制御データが書き込まれるとともに、当該第三のパルス制御データに応じた第三の制御信号を出力する第三のパルス制御レジスタ（第三の出力制御回路）であり、１６は当該第三の制御信号を演算処理装置１へのトリガ信号にてラッチして第三のパルス制御信号を出力する第三のデータラッチ回路（第三の出力制御回路）であり、１７はＮＡＮＤ回路１０から出力される第一の論理演算信号および第三のパルス制御信号が入力されて、これらの論理演算結果を第二の論理演算信号として出力するＡＮＤ回路（第二の二入力論理回路）であり、当該第二の論理演算信号を出力パルスとして出力する。これ以外の構成は実施の形態１と同様であるので同一符号を付して説明を省略する。
【００２９】
次に動作について説明する。
初期状態として、第三のデータラッチ回路１６から出力される第三のパルス制御信号および第一のデータラッチ回路１３から出力される第一のパルス制御信号はローレベルに制御され、第三のパルス制御レジスタ１５および第一のパルス制御レジスタ１２には「１」が書き込まれて第三のパルス制御信号および第一のパルス制御信号がハイレベルに制御された状態とする。従って、パルス発生回路１４から出力されるパルス列に拘らずＮＡＮＤ回路１０の第二の論理演算信号はローレベルに制御され、出力パルスは出力されない状態となっている。
【００３０】
このような状態において、トリガ回路２から演算処理装置１、第一のデータラッチ回路１３および第三のデータラッチ回路１６に対して同時に最初のトリガ信号が入力される。これに応じて、当該第一のデータラッチ回路１３および第三のデータラッチ回路１６はそれぞれ第一のパルス制御信号あるいは第三のパルス制御信号をラッチしてその出力をハイレベルに制御する。すると、パルス発生回路１４から出力されるパルス列と同相で変化するパルス列がＡＮＤ回路１７から出力され、出力パルスが出力される状態となる。またこれと同時に、演算処理装置１は最初のトリガ信号に応じて割り込み処理を行い、第一のパルス制御レジスタ１２および第三のパルス制御レジスタ１５に新たなデータを書き込む。
【００３１】
そして、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置１が第一のパルス制御レジスタ１２および第三のパルス制御レジスタ１５に「０」を書き込んだ場合には、２番目のトリガ信号がトリガ回路２から出力された際に第一のデータラッチ回路１３および第三のデータラッチ回路１６の出力は共にローレベルに戻り、その結果、ＡＮＤ回路１７からは出力パルスが出力されない状態に戻る。なお、「０」のかわりに「１」を書き込んだ状態で２番目のトリガ信号が入力された場合には、第一のデータラッチ回路１３および第三のデータラッチ回路１６の出力はハイレベルの状態を維持し、その結果、ＡＮＤ回路１７からは上記パルス列が継続して出力される。
【００３２】
また、出力パルスが出力されていない状態において、演算処理装置１が第一のパルス制御レジスタ１２に「０」を書き込むとともに、第三のパルス制御レジスタ１５に「１」を書き込んだ場合には、ＮＡＮＤ回路１０から出力される第一の論理演算信号は、ハイレベルに固定された状態となる。他方、ＡＮＤ回路１７にはハイレベルの第三のパルス制御信号が入力されているのでパルス列を出力する状態となる。従って、次のトリガ信号が入力されるまでの間をパルス幅とするパルスが出力される（図４参照）。
【００３３】
以上のように、この実施の形態２によれば、第一のパルス制御レジスタ１２とＮＡＮＤ回路１０との間にトリガ信号でデータをラッチする第一のデータラッチ回路１３を設けると共に、第三のパルス制御レジスタ１５とＡＮＤ回路１７との間にトリガ信号でデータをラッチする第三のデータラッチ回路１６を設けたので、実施の形態１と同様にリアルタイム動作の効果を奏するとともに、これら２つのレジスタに書き込むデータの組み合わせによりＡＮＤ回路１７から２種類の波形のパルスを出力することができる。また、この２種類の波形のパルスを連続的に出力するようにすれば、例えばモータ制御などに適した起動停止時の供給電力を抑えた波形を形成することができる。
【００３４】
また、演算処理装置１は、１つ前のトリガ信号に応じて第一のパルス制御レジスタ１２および第三のパルス制御レジスタ１５にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はなく、実施の形態１と同様に従来のものに比べて演算処理装置１の負担は軽減される。
【００３５】
さらに、パルス発生回路１４の出力を第一のインバータ９で反転しつつＮＡＮＤ回路１０から出力すると共に、ＡＮＤ回路１７を組み合わせるようにしたので、上記２種類の波形のパルスのトリガに対する最初の立ち上がりタイミングを揃えることができ、当該二種類の波形を利用した制御系を構築し易くなる。
【００３６】
実施の形態３．
この発明の実施の形態３によるパルス出力機能付マイクロコンピュータの構成は実施の形態２と同様なので説明を省略する。
【００３７】
次に動作について説明する。
初期状態として、第三のデータラッチ回路１６からハイレベルの第三のパルス制御信号が出力されると共に、第一のデータラッチ回路１３からもハイレベルの第一のパルス制御信号が出力された状態を想定する。また、第一のパルス制御レジスタ１２には「０」が書き込まれるとともに、第三のパルス制御レジスタ１５には「１」が書き込まれた状態とする。従って、ＡＮＤ回路１７からはパルス発生回路１４からのパルス列がそのまま出力された状態となっている。
【００３８】
このような状態において、トリガ回路２から第一のデータラッチ回路１３および演算処理装置１に対して同時にトリガ信号を入力する。すると、これに応じて、当該第一のデータラッチ回路１３は第一の制御信号をラッチしてその出力をローレベルに制御する。その結果上記ＡＮＤ回路１７からは一定のハイレベル信号が出力されるように変化する。また、これと同時に、演算処理装置１はトリガ信号に応じて割り込み処理を行い、第一のパルス制御レジスタ１２のみに新たなデータを書き込む。
【００３９】
さらに２つめのトリガ信号が第一のデータラッチ回路１３および演算処理装置１に対してのみ入力されると、当該第一のデータラッチ回路１３の出力はハイレベルに戻り、ＡＮＤ回路１７からはパルス発生回路１４のパルス列に応じたパルスが再度出力されるようになる（図５参照）。
【００４０】
以上のように、この実施の形態３によれば、第一のデータラッチ回路１３に対して第三のデータラッチ回路１６よりも少なくとも１回多くトリガ信号を入力するようにしたので、演算処理装置１においてトリガの度に全てのデータラッチ回路に対してデータを書き替えることなく、つまり演算処理装置１やパルス発生回路１４の負担を軽減しつつ連続して出力されるパルス列を複数の波形のパルスで構成することが可能となる。
【００４１】
実施の形態４．
図６はこの発明の実施の形態４によるパルス出力機能付マイクロコンピュータのブロック図である。図において、１８は演算処理装置１の１度の割り込み処理において所定の第一のパルス制御データが複数書き込まれるとともに、トリガ信号に応じて第一の制御信号を順次各第一のパルス制御データに応じた値に変更する第一のパルス制御レジスタ（マルチ）であり、１９は演算処理装置１の１度の割り込み処理において所定の第三のパルス制御データが複数書き込まれるとともに、トリガ信号に応じて第三の制御信号を順次各第三のパルス制御データに応じた値に変更する第三のパルス制御レジスタ（マルチ）である。これ以外の構成については実施の形態２と同様であるので同一符号を付して説明を省略する。
【００４２】
次に動作について説明する。
まず最初にトリガ信号が演算処理装置１などに入力されて、当該演算処理装置１が第一のパルス制御レジスタ１８および第三のパルス制御レジスタ１９に対してそれぞれ複数のパルス制御データを書き込む。
【００４３】
次に、パルス発生回路１４は、第一のパルス制御レジスタ１８および第一のデータラッチ回路１３に対してトリガ信号を出力する。すると、当該第一のデータラッチ回路１３はその出力を第一の制御信号に応じた値に切り替える。それと同時に、第一のパルス制御レジスタ１８は第一の制御信号を次の第一のパルス制御データに応じた値に切り替える。また、第三のパルス制御レジスタ１９および第三のデータラッチ回路１６に対してトリガ信号を出力すれば、パルス出力を制御することができる（図７参照）。
【００４４】
以上のように、この実施の形態４では、第一のパルス制御レジスタ１８が複数の第一のパルス制御データを記憶した状態で、第一のパルス制御レジスタ１８および第一のデータラッチ回路１３に対してのみトリガ信号を出力することで、２種類の波形からなるパルスを出力することができる。また、当該パルスでは、演算処理装置１によるデータの書き込みを待つ必要が無いので、従来よりも高速に波形を切り替えることができる。
【００４５】
また逆に、演算処理装置１においても既に設定した波形を出力する間ではデータの書き込み処理をする必要が無いので、負担が軽減される。
【００４６】
実施の形態５．
図８はこの発明の実施の形態５によるパルス出力機能付マイクロコンピュータのブロック図である。図において、２０はトリガ信号に応じて出力をハイレベルとローレベルとに順次切り替えする第一のトグル回路（第一の出力制御回路）である。これ以外の構成は実施の形態２と同様であるので同一符号を付して説明を省略する。
【００４７】
次に動作について説明する。
まず最初に第三のパルス制御レジスタ１５に「１」が書き込まれた状態でトリガ回路２から第三のデータラッチ回路１６に対してトリガ信号が出力される。これに応じて当該第三のデータラッチ回路１６は第三のパルス制御信号出力をハイレベルに制御し、ＡＮＤ回路１７からパルスが出力されるように変化する。
【００４８】
そして、このような状態で、第一のトグル回路２０に対してトリガ信号を入力すると、第一のパルス制御信号が切り替わり、ＡＮＤ回路１７から出力されるパルスの波形が切り替わる。具体的には、当該第一のパルス制御信号がハイレベルからローレベルに切り替わった場合には、パルス発生回路１４に応じて変化する波形から一定のハイレベルの波形に切り替わる。逆に、ローレベルからハイレベルに切り替わった場合には、一定のハイレベルの波形からパルス発生回路１４に応じて変化する波形に切り替わる。
【００４９】
さらに、第一のトグル回路２０に対してトリガ信号が入力されると、ＡＮＤ回路１７から出力されるパルスの波形は元に戻る。また、演算処理装置１がトリガ信号に応じて第三のパルス制御レジスタ１５に「０」を書き込んだ後、第三のデータラッチ回路１６に対してトリガ信号が入力されることでＡＮＤ回路１７からのパルス出力は終了する（図９参照）。
【００５０】
以上のように、この実施の形態５では、第一の出力制御回路の出力パターンを一定のパターンに制限することで、演算処理装置１によるデータの書き込みを一切不要とすることで負担の軽減を図ることができる。また、第一の出力制御回路へのトリガ信号入力は、演算処理装置１によるデータの書き込みを待つ必要はないので、実施の形態４と同様に従来よりも高速に波形を切り替えることができる。
【００５１】
実施の形態６．
図１０はこの発明の実施の形態６によるパルス出力機能付マイクロコンピュータのブロック図である。図において、２１はパルスを出力する度にオーバフロー信号を出力するパルス幅制御機能付きパルス発生回路２１であり、第一のパルス制御レジスタ１８および第一のデータラッチ回路１３は当該オーバフロー信号に応じても第一のパルス制御信号を切り替える。これ以外の構成は実施の形態４と同様なので同一符号を付して説明を省略する。
【００５２】
次に動作について説明する。
まず、トリガ信号に応じて演算処理装置１が第一のパルス制御レジスタ１８および第三のパルス制御レジスタ１９に対してそれぞれ複数のパルス制御データを書き込む。その後、トリガ回路２は各データラッチ回路および各パルス制御レジスタに対してトリガ信号を出力する。そして、このトリガ信号に応じて第三のデータラッチ回路１６の出力がハイレベルに変化した場合には、ＡＮＤ回路１７からパルスが出力されるようになる。
【００５３】
そして、このようにパルスが出力されると、パルス発生回路２１がパルスを出力する度に当該パルス発生回路２１から第一のパルス制御レジスタ１８および第一のデータラッチ回路１３に対してオーバフロー信号が出力されるので、当該出力パルスはパルス制御回路のパルス発生周期ごとにパルスが切り替わる（図１１参照）。
【００５４】
以上のように、この実施の形態６では、パルス発生回路２１から出力されるオーバフロー信号に応じて第一のパルス制御信号を切り替えるようにしたので、出力パルスを１パルスずつ制御することができる。また、トリガ回路２自体がパルスを発生して同様な動作をさせた場合に比べて、トリガ回路２自体の動作速度などを遅くすることができる。また、第一のパルス制御レジスタ１８に書き込むデータを所定のステップ毎に変化するものとすることができる。
【００５５】
また、この実施の形態６では実施の形態４を前提としてパルス発生回路２１のオーバフロー信号を利用するように構成したが、実施の形態５を前提として構成してもよい。この場合には、この実施の形態６と同様な効果を奏すると共に、演算処理装置１による第一の出力制御回路によるデータの書き込みが不要となり、演算処理装置１の負担を軽減することができる。
【００５６】
実施の形態７．
図１２はこの発明の実施の形態７によるパルス出力機能付マイクロコンピュータを示すブロック図である。図において、２２は演算処理装置１の割り込み処理において所定の第二のパルス制御データが書き込まれるとともに、当該第二のパルス制御データに応じた第二の制御信号を出力する第二のパルス制御レジスタ（第二の出力制御回路）であり、２３は当該第二の制御信号を演算処理装置１へのトリガ信号にてラッチして第二のパルス制御信号を出力する第二のデータラッチ回路（第二の出力制御回路）である。そして、当該第二のパルス制御信号に応じてパルス発生回路１４が動作するとともに、当該パルス発生回路１４の出力が出力パルスとなる。これ以外の構成は実施の形態１と同様であるので同一符号を付して説明を省略する。
【００５７】
次に動作について説明する。
初期状態として、第二のデータラッチ回路２３から出力される第二のパルス制御信号はローレベルに制御され、第二のパルス制御レジスタ２２には「１」が書き込まれて第二の制御信号がハイレベルに制御された状態とする。従って、パルス発生回路１４は動作を停止して如何なるパルスも出力しない状態となっている。
【００５８】
このような状態において、トリガ回路２から演算処理装置１および第二のデータラッチ回路２３に対して最初のトリガ信号が入力される。これに応じて、当該第二のデータラッチ回路２３は第二の制御信号をラッチしてその出力をハイレベルに制御する。すると、パルス発生回路１４からパルス列が出力されるように変化する。またこれと同時に、演算処理装置１は最初のトリガ信号に応じて割り込み処理を行い、第二のパルス制御レジスタ２２に新たなデータを書き込む。
【００５９】
そして、この最初のトリガ信号に応じたデータの書き込みにおいて演算処理装置１が第二のパルス制御レジスタ２２に「０」を書き込んだ場合には、２番目のトリガ信号がトリガ回路２から出力された際に第二のデータラッチ回路２３の出力はローレベルに戻り、その結果、パルス発生回路１４からは出力パルスが出力されない状態に戻る。
【００６０】
また、この最初のトリガ信号に応じたデータの書き込みにおいて演算処理装置１が第二のパルス制御レジスタ２２に「１」を書き込んだ場合には、２番目のトリガ信号がトリガ回路２から出力されても第二のデータラッチ回路２３の出力はハイレベルの状態を維持し、その結果、パルス発生回路１４からは継続して出力パルスが出力された状態となる（図１３参照）。
【００６１】
以上のように、この実施の形態７によれば、パルス発生回路１４の動作を制御する第二のパルス制御レジスタ２２の出力を、演算処理装置１へのトリガ信号に応じてラッチするように構成したので、トリガ信号に応じて直ちに且つ安定したタイミングにて出力パルスを切り替えることができ、リアルタイム動作を行うことができる。
【００６２】
また、演算処理装置１は、１つ前のトリガ信号に応じて第二のパルス制御レジスタ２２にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はない。従って、従来のように演算処理装置１を占有状態に制御したり、当該トリガ信号の割り込みレベルを高くする必要もなく、従来のものに比べて演算処理装置１の負担は軽減される。
【００６３】
実施の形態８．
図１４はこの発明の実施の形態８によるパルス出力機能付マイクロコンピュータを示すブロック図である。図において、３０はパルス発生回路１４の出力を反転する第二のインバータ（第二の二入力論理回路）である。これ以外の構成は実施の形態２あるいは実施の形態７に示されたものと同一なので、同一符号を付して説明を省略する。
【００６４】
次に動作について説明する。
初期状態として、第三のデータラッチ回路１６から出力される第三のパルス制御信号および第二のデータラッチ回路２３から出力される第二のパルス制御信号はローレベルに制御され、第三のパルス制御レジスタ１５および第二のパルス制御レジスタ２２には「１」が書き込まれて第三の制御信号および第二の制御信号がハイレベルに制御された状態とする。従って、パルス発生回路１４からはパルス列が出力されず、ひいてはＡＮＤ回路１７の第二の論理演算信号はローレベルに制御され、出力パルスは出力されない状態となっている。
【００６５】
このような状態において、トリガ回路２から演算処理装置１、第二のデータラッチ回路２３および第三のデータラッチ回路１６に対して同時に最初のトリガ信号が入力される。これに応じて、当該第二のデータラッチ回路２３および第三のデータラッチ回路１６はそれぞれ第二の制御信号あるいは第三の制御信号をラッチしてその出力をハイレベルに制御する。すると、パルス発生回路１４から出力されるパルス列と逆相で変化するパルス列がＡＮＤ回路１７から出力され、出力パルスが出力される状態となる。またこれと同時に、演算処理装置１は最初のトリガ信号に応じて割り込み処理を行い、第二のパルス制御レジスタ２２および第三のパルス制御レジスタ１５に新たなデータを書き込む。
【００６６】
そして、この最初のトリガ信号に応じたデータの書き込みにおいて上記演算処理装置１が第二のパルス制御レジスタ２２および第三のパルス制御レジスタ１５に「０」を書き込んだ場合には、２番目のトリガ信号がトリガ回路２から出力された際に第二のデータラッチ回路２３および第三のデータラッチ回路１６の出力は共にローレベルに戻り、その結果、ＡＮＤ回路１７からは出力パルスが出力されない状態に戻る。なお、「０」のかわりに「１」を書き込んだ状態で２番目のトリガ信号が入力された場合には、第二のデータラッチ回路２３および第三のデータラッチ回路１６の出力はハイレベルの状態を維持し、その結果、上記ＡＮＤ回路１７からは上記パルス列が継続して出力される。
【００６７】
また、出力パルスが出力されていない状態において、演算処理装置１が第二のパルス制御レジスタ２２に「０」を書き込むとともに、第三のパルス制御レジスタ１５に「１」を書き込んだ場合には、ＡＮＤ回路１７から出力される第二の論理演算信号は、ハイレベルに固定された状態となる。他方、上記ＡＮＤ回路１７にはハイレベルの第三のパルス制御信号が入力されているのでパルス列を出力する状態となる。従って、次のトリガ信号が入力されるまでの間をパルス幅とする波形のパルスが出力される（図１５参照）。
【００６８】
以上のように、この実施の形態８によれば、第二のパルス制御レジスタ２２とパルス発生回路１４との間にトリガ信号でデータをラッチする第二のデータラッチ回路２３を設けると共に、第三のパルス制御レジスタ１５とＡＮＤ回路１７との間にトリガ信号でデータをラッチする第三のデータラッチ回路１６を設けたので、実施の形態７と同様にリアルタイム動作の効果を奏するとともに、これら２つのレジスタに書き込むデータの組み合わせによりＡＮＤ回路１７から２種類の波形のパルスを出力することができる。また、この２種類の波形のパルスを連続的に出力するようにすれば、例えばモータ制御などに適した起動停止時の供給電力を抑えた波形を形成することができる。
【００６９】
また、演算処理装置１は、１つ前のトリガ信号に応じて第二のパルス制御レジスタ２２および第三のパルス制御レジスタ１５にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はなく、実施の形態１と同様に従来のものに比べて演算処理装置１の負担は軽減される。
【００７０】
実施の形態９．
図１６はこの発明の実施の形態９によるパルス出力機能付マイクロコンピュータのブロック図である。図において、２５はトリガ信号が入力される度に出力をハイレベルとローレベルとの間で切り替える第二のトグル回路（第二の出力制御回路）であり、２６はパルス発生回路１４から出力されるパルス列および第三のデータラッチ回路１６から出力される第三のパルス制御信号が入力されて、これらの少なくとも一方がハイレベルのときにハイレベル信号を出力するＯＲ回路（第二の二入力論理回路）であり、このＯＲ回路２６の出力が出力パルスになる。これ以外の構成は実施の形態８と同様なので同一符号を付して説明を省略する。
【００７１】
次に動作について説明する。
第二のトグル回路２５はトリガ信号が入力される度にその出力を切り替え、これに応じてパルス発生回路１４はパルスを発生したり停止したりする。具体的には、第二のトグル回路２５の出力がハイレベルの時にパルス発生回路１４はパルス列を出力する。
【００７２】
そして、例えば第二のトグル回路２５へのパルス出力とともに演算処理装置１により第三のパルス制御レジスタ１５に「１」を書き込むとともに、第三のデータラッチ回路１６にトリガ信号を入力すれば、第三のパルス制御信号はハイレベルに制御されることになり、ＯＲ回路２６の出力レベルはハイレベルに固定される。
【００７３】
以上のように、この実施の形態９では、実施の形態８と同様の作用効果を奏すると共に、第二の出力制御回路を第二のトグル回路２５で構成して演算処理装置１の負担を軽減し、しかも、複数の波形を連続的に出力することができる。
【００７４】
実施の形態１０．
図１７はこの発明の実施の形態１０によるパルス出力機能付マイクロコンピュータのブロック図である。図において、２７は第二のパルス制御レジスタ２２に書き込まれた値に応じたパルス幅のパルスを出力するとともに、当該パルスを出力する度にオーバフロー信号を出力するパルス幅制御機能付きパルス発生回路である。これ以外の構成は実施の形態７と同様なので同一符号を付して説明を省略する。
【００７５】
次に動作について説明する。
初期状態として、パルス発生回路２７は、所定のパルス幅のパルスが出力された状態であるとともに、第二のパルス制御レジスタ２２には、パルスの発生周期に一致するパルス幅に相当するデータが書き込まれているものとする。
【００７６】
このような状態において、トリガ回路２から演算処理装置１および第二のデータラッチ回路２３に対して最初のトリガ信号が入力される。これに応じて、当該第二のデータラッチ回路２３は第二の制御信号をラッチしてパルスの発生周期に一致するパルス幅のパルスを出力する。またこれと同時に、演算処理装置１は最初のトリガ信号に応じて割り込み処理を行い、第二のパルス制御レジスタ２２に新たなデータを書き込む。
【００７７】
そして、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置１が第二のパルス制御レジスタ２２に初期状態のパルス幅に相当するデータを書き込んだ場合には、２番目のトリガ信号がトリガ回路２から出力された際に元の状態に戻る。
【００７８】
また、この最初のトリガ信号に応じたデータ書き込みにおいて演算処理装置１が第二のパルス制御レジスタ２２にパルス幅が「０」となるデータを書き込んだ場合には、２番目のトリガ信号がトリガ回路２から出力された際に、パルスを出力しない状態に変化する（図１８参照）。
【００７９】
以上のように、この実施の形態１０によれば、パルス発生回路２７としてパルス幅を制御することができるものを使用すると共に、第二のパルス制御レジスタ２２とパルス発生回路２７との間に、トリガ信号でデータをラッチする第二のデータラッチ回路２３を設けたので、トリガ信号に応じて直ちに且つ安定したタイミングにて出力パルスを切り替えることができ、リアルタイム動作を行うことができる。また、当該パルス幅を「０」からパルス発生周期と一致するまで変化させることにより、複数の波形のパルスを連続的に出力することができる。
【００８０】
また、演算処理装置１は、１つ前のトリガ信号に応じて第二のパルス制御レジスタ２２にデータを書き込むようにすればよいので、トリガ信号に応じて直ちに当該データの書き込みを行う必要はない。従って、従来のように演算処理装置１を占有状態に制御したり、当該トリガ信号の割り込みレベルを高くする必要もなく、従来のものに比べて演算処理装置１の負担は軽減される。
【００８１】
実施の形態１１．
図１９はこの発明の実施の形態１１によるパルス出力機能付マイクロコンピュータのブロック図である。図において、２２はパルス発生回路２７から出力されるオーバフロー信号に応じて所定のステップ毎に第二のパルス制御データをカウントアップあるいはカウントダウンするカウント機能付き第二のパルス制御レジスタであり、上記オーバフロー信号は第二のデータラッチ回路２３にも入力されている。これ以外の構成は実施の形態１０と同様なので同じ符号を付して説明を省略する。
【００８２】
次に動作について説明する。
初期状態として、パルス発生回路２７は、パルスが出力されない状態であるとともに、第二のパルス制御レジスタ２２には「０」が書き込まれているものとする。
【００８３】
このような状態において、トリガ回路２から演算処理装置１および第二のデータラッチ回路２３に対して最初のトリガ信号が入力される。これに応じて、当該第二のデータラッチ回路２３は第二の制御信号に応じた第二のパルス制御信号を出力し、パルス発生回路２７は当該第二のパルス制御信号に応じたパルス幅のパルスを出力する。
【００８４】
また、当該パルス発生回路２７は当該パルスを出力する度にオーバフロー信号を出力し、これに応じて第二のパルス制御レジスタ２２の値はカウントアップされる。これとともに、オーバフロー信号は第二のデータラッチ回路２３にも入力されているので、当該新たな第二の制御信号に応じた第二のパルス制御信号が出力され、この動作を繰り返すことによりパルス発生回路２７から出力されるパルスの幅が当該パルスの出力周期に一致するようになる。
【００８５】
また、あるパルス幅が出力されているときに、第二のデータラッチ回路２３にトリガ信号が入力されると、第二のパルス制御レジスタ２２はカウントダウンをさせると、トリガ信号ごとにパルス幅を可変できる。
【００８６】
なお、説明では第二のパルス制御レジスタ２２のスタートデータが「０」の場合について説明したが、演算処理装置１に対してトリガ信号を入力し、当該演算処理装置１により第二のパルス制御レジスタ２２に所定のデータを書き込んでからスタートさせるようにすることもできる（図２０参照）。
【００８７】
以上のように、この実施の形態１１では、実施の形態１０と同様の作用効果を奏するとともに、パルス発生回路２７のオーバフロー信号に応じてパルスの波形を変化させるようにしたので、トリガ回路２や演算処理装置１の負担が軽減される。また、パルス波形の切り替え周期も演算処理装置１の書き込み動作を待つ必要が無く、高速に切り替え動作を行うことができる。
【００８８】
実施の形態１２．
図２１はこの発明の実施の形態１２によるパルス出力機能付マイクロコンピュータのブロック図である。図において、２９は演算処理装置１の１度の割り込み処理において所定の第二のパルス制御データが複数書き込まれるとともに、トリガ信号に応じて第二の制御信号を順次各第二のパルス制御データに応じた値に変更する第二のパルス制御レジスタ（マルチ）である。これ以外の構成は実施の形態１１と同様なので同一符号を付して説明を省略する。
【００８９】
次に動作について説明する。
まず、トリガ信号に応じて演算処理装置１が第二のパルス制御レジスタ２９に対して複数の第二のパルス制御データを書き込む。その後、トリガ回路２は第二のデータラッチ回路２３および第二のパルス制御レジスタ２９に対してトリガ信号を出力する。そして、このトリガ信号に応じて第二のデータラッチ回路２３の出力がハイレベルに変化した場合には、パルス発生回路２７からパルスが出力されるようになる。
【００９０】
そして、このようにパルスが出力されると、パルス発生回路２７がパルスを出力する度に当該パルス発生回路２７から第二のパルス制御レジスタ２９および第二のデータラッチ回路２３に対してオーバフロー信号が出力されるので、当該出力パルスはパルス制御回路のパルス発生周期ごとにパルスが切り替わる（図２２参照）。
【００９１】
以上のように、この実施の形態１２では、実施の形態１１と同様の作用効果を奏すると共に、任意のステップにてパルス幅を制御することができる。
【００９２】
実施の形態１３．
図２３はこの発明の実施の形態１３によるパルス出力機能付マイクロコンピュータのブロック図である。図において、各構成は以上の実施の形態で説明したものなので同一符号を付して説明を省略する。
【００９３】
次に動作について説明する。
まず、トリガ回路２が演算処理装置１にトリガ信号を出力し、当該演算処理装置１が各パルス制御レジスタにデータを書き込む。そして、第一のパルス制御レジスタ１２および第三のパルス制御レジスタ１５に「１」を書き込んだとすると、各データラッチ回路に対してトリガ信号を出力することにより、第二のパルス制御信号に応じたパルス幅のパルスがＡＮＤ回路１７から同相にて出力される。
【００９４】
次に、パルス発生回路２７から出力されたオーバフロー信号に応じて第二のパルス制御信号はカウントアップされ、これに伴ってＡＮＤ回路１７から出力されるパルスの幅も増加し、最終的にはパルス繰り返し周期に一致するパルス幅となる。そして、当該出力パルスの幅が最大となる前に、トリガ信号を演算処理装置１および第一のデータラッチ回路１３に入力することによっても、ＡＮＤ回路１７の出力をハイレベルに固定することができる。
【００９５】
最後に、パルス出力を停止した場合には、第二のデータラッチ回路２３あるいは第三のデータラッチ回路１６に対してトリガ信号を出力するようにすればよい。ちなみに、第二のデータラッチ回路２３に対してトリガ信号を出力した場合には、パルス幅がだんだんと細くなって最終的にはパルスが出力されなくなるように変化し、第三のデータラッチ回路１６に対してトリガ信号を出力した場合には、パルス出力は直ぐに停止する。
【００９６】
以上のように、この実施の形態１３では、演算処理装置１はパルス出力の最初と最後にデータ書き込みを行えばさまざまな波形のパルスを出力することができる。
【００９７】
【発明の効果】
以上のように、この発明によれば、トリガ回路によるトリガ信号に応じて演算処理装置により所定の第一のパルス制御データが書き込まれるとともに、当該トリガ信号に応じて第一のパルス制御データに基づいた第一のパルス制御信号を出力する第一の出力制御回路を設け、しかも、当該第一のパルス制御信号を第一の二入力論理回路に入力するようにしたので、当該第一の二入力論理回路から出力される第一の論理演算信号はトリガ信号に応じて直ちに且つ安定したタイミングにて切り替わる。他方、演算処理装置では１つ前のトリガ信号に応じて当該タイミングにて使用する第一のパルス制御データを出力しておけばよく、トリガ信号が入力されてから直ちに割り込み処理を行う必要がない。従って、従来のものに比べて演算処理装置の負担を軽減しつつ、トリガ信号に応じて直ちに且つ安定して出力パルスを制御することができ、リアルタイム動作を行うことができる。
【００９８】
また、この発明によれば、トリガ回路によるトリガ信号に応じて演算処理装置により所定の第二のパルス制御データが書き込まれるとともに、当該トリガ信号に応じて第二のパルス制御データに基づいた第二のパルス制御信号を出力する第二の出力制御回路を設け、しかも、当該第二のパルス制御信号をパルス発生回路に入力するようにしたので、当該パルス発生回路から出力されるパルス列は上記トリガ信号に応じて直ちに且つ安定したタイミングにて切り替わる。他方、演算処理装置では１つ前のトリガ信号に応じて当該タイミングにて使用する第二のパルス制御データを出力しておけばよく、トリガ信号が入力されてから直ちに割り込み処理を行う必要がない。従って、従来のものに比べて演算処理装置の負担を軽減しつつ、トリガ信号に応じて直ちに且つ安定して出力パルスを制御することができ、リアルタイム動作を行うことができる。
【００９９】
そして、第一の出力制御回路および第二の出力制御回路を共に具備するように構成すれば、各出力制御回路に入力するパルス制御データを組み合わせて、二種類以上のパルスを出力させることができる。
【０１００】
また、以上の各構成を基本として、トリガ回路からのトリガ信号に応じて演算処理装置により所定の第三のパルス制御データが書き込まれるとともに、当該第三のパルス制御データに応じた第三のパルス制御信号を当該トリガ回路から出力されるトリガ信号に応じて切り替えて出力する第三の出力制御回路と、第一の論理演算信号および第三のパルス制御信号が入力されて、これらの論理演算結果を第二の論理演算信号として出力する第二の二入力論理回路とを組み合わせるようにしても、各出力制御回路に入力するパルス制御データを組み合わせて、二種類以上のパルスを出力させることができる。特に、第一の二入力論理回路を、パルス列入力を反転するインバータ回路と、当該インバータの出力と第一のパルス制御信号とが入力されるＮＡＮＤ回路とで構成するとともに、第二の二入力論理回路をＡＮＤ回路で構成すれば、トリガ信号を入力した後の各パルス列の最初の立ち上がりタイミングを一致させることができ、当該パルス列を利用した制御において始動タイミングを安定させることができ好適である。
【０１０１】
以上のような構成では、複数の出力制御回路を具備する構成などにおいては特に、演算処理装置がトリガ信号に応じて書き込むパルス制御データ量が増加してしまい、場合によっては、演算処理装置の負担となってしまうことも考えられる。そのような場合には、例えば、少なくとも１の出力制御回路には、パルス制御データを書き込むことができるレジスタを複数設けたり、パルス制御データの書き込みそのものを無くすようにトグルフリップフロップを使用したりして、演算処理装置によるパルス制御データの書き込みがなされるかわりに、トリガ信号に応じて一定のパターンで第二のパルス制御信号を切り替えて出力するものとすればよい。これにより、演算処理装置の負担が集中してしまうことはなくなる。
【０１０２】
ところで、この発明では、各出力制御回路に対するパルス入力は演算処理装置に入力するトリガ信号と必ずしも同一のものである必要はなく、パルス発生回路は、第一の出力制御回路、第二の出力制御回路および第三の出力制御回路のうちの少なくとも１つに対しては、その他のものよりも少なくとも１回多くトリガ信号を出力するようにしてもよい。このような場合には、当該少なくとも１回多くトリガ信号が入力された出力制御回路のパルス制御信号出力のみを変化させることができ、演算処理装置のみならずトリガ回路の負担を軽減しつつ連続して出力されるパルス列を複数の波形のパルスで構成することが可能となる。
【０１０３】
また、このようにトリガ回路から出力されるトリガ信号を使用するのではなく、例えば、パルス発生回路からパルスを出力する度にオーバフロー信号を出力させるとともに、所定の出力制御回路には、パルス制御データを記憶することができる複数のレジスタを設けるとともに、上記オーバフロー信号をトリガ信号として入力するようにしてもよい。他にも、パルス発生回路からパルスを出力する度にオーバフロー信号を出力させるとともに、所定の出力制御回路には、上記オーバフロー信号をトリガとしてパルス制御データをカウントアップおよび／またはカウントダウンしてパルス制御信号を順次切り替えるようにしてもよい。これらの場合には、トリガ信号に基づいて出力パルスを切り替える際に演算処理装置のパルス制御データの書き込みが完了するまで待つ必要が無いので、パルス波形の切り替え周期を演算処理装置の割り込み処理速度に関係なくすることができ、当該演算処理装置の割り込み処理速度よりも早い周期で切り替えることができる。なお、前者の場合には、パルス幅を任意のステップで変化させてゆくことができる効果も有し、後者の場合には、演算処理装置によるパルス制御データを複数書き込む必要ないので、演算処理装置の割り込み時間が増加してしまうことはなく、しかも、パルス幅を順次変化させてゆくことができる効果も有する。なお、出力パルスの極性は説明した極性の反転でも同様に考えられる。また、トリガ回路から出る複数のトリガ信号は同時であっても同時に発生しなくても制御でき、目的に合わせて発生させることはもちろんである。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図２】  図１の回路の動作を示す図である。
【図３】  この発明の実施の形態２によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図４】  図３の回路の動作を示す図である。
【図５】  この発明の実施の形態３によるパルス出力機能付マイクロコンピュータの動作例である。
【図６】  この発明の実施の形態４によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図７】  図６の回路の動作を示す図である。
【図８】  この発明の実施の形態５によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図９】  図８の回路の動作を示す図である。
【図１０】  この発明の実施の形態６によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図１１】  図１０の回路の動作を示す図である。
【図１２】  この発明の実施の形態７によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図１３】  図１２の回路の動作を示す図である。
【図１４】  この発明の実施の形態８によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図１５】  図１４の回路の動作を示す図である。
【図１６】  この発明の実施の形態９によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図１７】  この発明の実施の形態１０によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図１８】  図１７の回路の動作を示す図である。
【図１９】  この発明の実施の形態１１によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図２０】  図１９の回路の動作を示す図である。
【図２１】  この発明の実施の形態１２によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図２２】  図２１の回路の動作を示す図である。
【図２３】  この発明の実施の形態１３によるパルス出力機能付マイクロコンピュータを示すブロック図である。
【図２４】  従来のパルス出力機能付マイクロコンピュータを示すブロック図である。
【符号の説明】
１  演算処理装置、２  トリガ回路、９  第一のインバータ（第一の二入力論理回路）、１０  ＮＡＮＤ回路（第一の二入力論理回路）、１２  第一のパルス制御レジスタ（第一の出力制御回路）、１３  第一のデータラッチ回路（第一の出力制御回路）、１４，２１，２７  パルス発生回路、１５  第三のパルス制御レジスタ（第三の出力制御回路）、１６  第三のデータラッチ回路（第三の出力制御回路）、１７  ＡＮＤ回路（第二の二入力論理回路）、２２  第二のパルス制御レジスタ（第二の出力制御回路）、２３  第二のデータラッチ回路（第二の出力制御回路）、２６  ＯＲ回路（第二の二入力論理回路）、２９  第二のパルス制御レジスタ、３０  第二のインバータ（第二の二入力論理回路）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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