(57)【特許請求の範囲】
【請求項１】
基板上に第１の配線または電極を形成し、
前記第１の配線または電極を覆って絶縁膜を形成し、
前記絶縁膜に前記第１の配線または電極へのコンタクトホールを形成し、
前記コンタクトホール内に前記第１の配線または電極とコンタクトするコンタクト用配線を形成し、
前記コンタクト用配線を陽極とする電解研磨と、ケミカルメカニカルポリシングとを同時に行なうことによって、前記コンタクト用配線の突出した部分を除去すると同時に前記絶縁膜を平坦化することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、前記半導体装置は多層配線構造を有することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、前記電解研磨に用いる電解溶液の電気抵抗は、１０−３〜１０１０（Ωｃｍ）−１範囲にあることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、前記ケミカルメカニカルポリシングを行うための研磨材料の粒度は４０００〜１００００番の非導電性粒子であることを特徴とする半導体装置の作製方法。
【請求項５】
請求項４において、前記非導電性粒子は、ダイヤモンド粒子、アルミナ粒子、カーボン粒子、シリカ粒子から選ばれた１つの材料からなることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本明細書で開示する発明は、多層配線構造を有する半導体装置の作製方法に関する。特に配線が形成される下地の層の平坦化技術に関する。
【０００２】
【従来の技術】
近年、半導体集積化回路の集積度を高める目的で２次元的な集積度を高めるのみならず、さらに３次元的な集積度を高める構成が研究されている。この３次元的な集積度を高めるためには、多層配線が必要される。
【０００３】
しかしながら、多層配線を重ねてゆくとどうしても表面の凹凸が大きくなり、上層にゆくほどデザインルールを緩和させなくてなならない等の問題がある。
【０００４】
この問題を解決するための方法として、特開平７─１３０８４８号公報に記載されているような多層配線の表面を平坦化させる技術が知られている。
【０００５】
しかしこのような技術においては、凹凸表面を有した層間絶縁膜と、さらにの層間絶縁膜に形成されたコンタクトホールから突出する電極や配線とを全体として平坦化することは困難である。
【０００６】
例えば、図３に示すような２層の配線または電極でなる多層構造を作製した場合、その表面は、層間絶縁膜３０１の凹凸と、下層配線にコンタクトした配線または電極３０２〜３０４が原因となる凹凸が存在する。
【０００７】
このような凹凸は、さらに多層配線を形成しようとする場合に障害となる。しかしながら、このような凹凸を全体として平坦化することは容易ではない。
【０００８】
また、電極３０２〜３０４のコンタクトホール内部の被覆性の問題から、３００で示されるコンタクトホール内部の側面において断線やコンタクト不良が発生してしまう。
【０００９】
この問題を解決するのは、コンタクトホール内部を電極を構成する材料で充填してしまう程に電極材料を厚く成膜することが必要になる。しかし、このようにすると、電極自身が大きな突起物となり、そのことに起因するさらなる凹凸が問題となる。
【００１０】
【発明が解決しようとする課題】
本明細書で開示する発明は、多層配線構造を作製する際における下層配線の存在に起因する凹凸の問題を解決することを課題とする。また、層間絶縁膜の凹凸と上層配線自身の存在による凹凸とを全体として平坦化することができる技術を提供することを課題とする。
【００１１】
【課題を解決するための手段】
本明細書で開示する発明の一つは、
多層配線構造を有する半導体装置の作製方法であって、
基板上に第１の配線または電極を形成する工程と、
前記第１の配線または電極を覆って絶縁膜を形成する工程と、
前記絶縁膜に前記第１の配線または電極へのコンタクトホールを形成する工程と、
前記コンタクトホール内において前記第１の配線または電極とコンタクトするコンタクト用配線を形成する工程と、
前記コンタクト用配線を陽極として電解溶液中において、ケミカルメカニカルポリシングを行なうことにより前記コンタクト用配線の突出した部分を除去すると同時に前記絶縁膜を平坦にする工程と、
を有することを特徴とする。
【００１２】
他の発明の構成は、
作製途中の半導体装置の表面を研摩する方法であって、
ケミカルメカニカルポリシングを行なうと同時に前記半導体装置の電極を陽極とした電解研摩を行なうことを特徴とする。
【００１３】
他の発明の構成は、
作製途中の半導体装置の表面を機械的に研摩する手段と、
前記半導体装置の電極に電流を供給する手段と、
を有することを特徴とする。
【００１４】
他の発明の構成は、
作製途中の半導体装置の表面を研摩する装置であって、
ケミカルメカニカルポリシングを行なう手段と、
前記半導体装置の電極に電流を流す手段と、
を有することを特徴とする。
【００１５】
本明細書に開示する発明においては、研摩中に利用される溶液として、電気抵抗が１０-3〜１０10（Ωｃｍ) -1の範囲にある電解溶液を用いる。
【００１６】
また、ケミカルメカニカルポリシングを行うための研摩材料として、粒度が４０００〜１００００番の非導電性粒子を利用する。
【００１７】
研摩材料として非導電材料を用いることで、電解研摩を同時に行った場合に、電極のみが集中的に除去されてしまう現象を回避することができる。
【００１８】
また、研摩材料として非導電性材料を用いることで、多層構造の集積回路に作製工程において、導電性材料によるショートが発生してしまう問題を抑制することができる。
【００１９】
非導電性粒子としては、ダイヤモンド粒子、アルミナ粒子、カーボン粒子、シリカ粒子から選ばれた材料を利用することができる。
【００２０】
【実施例】
〔実施例１〕
本実施例では、多層配線を構成する第１層目の配線と第２層目の配線とを接続する構成の作製方法を説明する。図１に本実施例に示す多層配線の作製方法を示す。
【００２１】
まず、基板１０１上に下地の絶縁膜として酸化珪素膜１０２を４０００Åの厚さに成膜する。成膜方法はプラズマＣＶＤ法を利用する。
【００２２】
基板１０１としては、単結晶珪素基板やガラス基板を用いることができる。また基板１０１としては、その他金属基板や半導体基板、さらには適当な絶縁基板を用いることができる。
【００２３】
単結晶基板を用いる場合でれば、基板中にＭＯＳ型素子等が形成される。またガラス基板や石英基板を用いた場合には、薄膜半導体を用いたＴＦＴ（薄膜トランジスタ）が形成される。
【００２４】
下地膜としては、プラズマＣＶＤ法で成膜される酸化珪素膜や窒化珪素膜、さたには酸化窒化珪素膜を用いることができる。
【００２５】
下地膜として酸化珪素膜１０２を成膜したら、第１層目の配線を構成するための図示しないアルミニウム膜をスパッタ法で５０００Åの厚さに成膜する。このアルミニウム膜中には、ヒロックはウィスカーの発生を抑制するためにスカンジウム等の稀土類元素や銅を添加する。
【００２６】
そしてこの図示しないアルミニウム膜をパターニングすることにより、第１層目の配線または電極１０３と１０４を形成する。こうして図１（Ａ）に示す状態を得る。
【００２７】
図１（Ａ）には、１０３と１０４で示される配線または電極が示されているに過ぎないが、一般には必要とする配線や電極が必要とされるパターンで配置される。
【００２８】
次に層間絶縁膜１０５が成膜される。層間絶縁膜としては、酸化珪素膜や窒化珪素膜、さらに酸化窒化珪素膜や樹脂膜を利用することができる。また、これら単層膜ではなく、これらの膜の多層膜でもって構成することもできる。またその平坦性の良好さからＰＳＧ膜を用いるのでもよい。
【００２９】
図１（Ｂ）に示すように一般に層間絶縁膜１０５の表面は完全な平坦にはならない。
【００３０】
層間絶縁膜１０５を成膜したら、配線または電極１０３及び１０４に達する開口を形成する。そして配線または電極１０３及び１０４をこの開口の底部において露呈させる。
【００３１】
次に開口の底部において露呈した配線または電極１０３と１０４の表面に形成された自然酸化膜（酸化アルミニウム）を除去する。一般にアルミニウム膜の表面には、極薄くではあるが自然酸化膜が形成されている。従って、コンタクトを形成する際には、この自然酸化膜を除去する工程が必要となる。
【００３２】
次に第２層目の配線または電極へのコンタクトを構成するための図示しないアルミニウム膜をスパッタ法で５０００Åの厚さに成膜する。そしてパターニングを施すことにより、図１（Ｂ）に示すような状態を得る。
【００３３】
この状態においては、１０６や１０７で示されるようにコンタクト用の配線は突起物状になっている。
【００３４】
また、一般にコンタクト用の配線１０３や１０４の上部には、コンタクトホールの窪みに対応して、１００で示されるような凹部が形成されてしまう。この凹部１００は、さらに上方に層間絶縁膜を成膜した際に、その平坦性に大きな影響を与えるものとなる。
【００３５】
図１（Ｂ）に示すような状態を得たら、ケミカルメカニカルポリッシング（ＣＭＰ）に利用されるシリカゾルと電解溶液とを混合したものを用いて後述する図２に示す装置を用いて研摩を行う。
【００３６】
ここでは、配線１０６と１０７を陽極とした電解溶液中において、１００ｋｇ／ｃｍ2 の圧力を研摩パッドから加えて研摩を行う。この研摩の際の圧力は、５０ｋｇ／ｃｍ2 〜１５０ｋｇ／ｃｍ2 程度の範囲から選択することができる。
【００３７】
また試料の表面と研摩パッドとの隙間は0.1 μｍとして研摩を行う。
【００３８】
この工程においては、２つのモードにより研摩が行われる。一つは、ケミカルメカニカルポリシング（ＣＭＰ）と呼ばれる研摩である。この研摩は、上記電解溶液中に混合させたシリカによって行われる。
【００３９】
他の一つのモードは、突出した配線１０６と１０７とを陽極とした電解研摩によって、主に配線１０６と１０７の突出部が選択的に研摩されるモードである。
【００４０】
また、シリカ粒子の表面吸着電荷（ＯＨ- ）が存在する関係で、ＣＭＰは配線１０６と１０７の突出した部分でより積極的に進行する。即ち、ＣＭＰを行なうシリカ粒子は配線１０６と１０７の突出した部分に引き寄せられ、そこでの研摩が選択的に進行する。
【００４１】
このような研摩が進行することによって、図１（Ｃ）に示すように平坦化された層間絶縁膜１１０が得られる。また、その露呈表面が層間絶縁膜１１０の露呈表面と連続した平坦性を有するコンタクト配線１０８と１０９が得られる。
【００４２】
ここで得られる平坦性としては、凹凸が１０００Å以下となるレベルのものとすることができる。
【００４３】
一般にＣＭＰのみを用いた方法では、層間絶縁膜１０５と配線１０６及び１０７との研摩速度の違いから図１（Ｃ）に示すような全体の平坦性を得ることは困難である。従来においては、この困難性を克服するために大量の研磨材を用いた長時間にわたるＣＭＰが利用されていた。
【００４４】
なお、電解研摩のみを利用した方法では、陽極として利用できる導電材料のみが選択的に研摩され、層間絶縁膜等の絶縁材料を研摩することが困難となる。そして全体を平坦にすることが困難となる。
【００４５】
こうして表面が平坦化された状態を得たら、第２層目の配線または電極１１１と１１２を形成する。この配線または電極１１１と１１２は、第１層目の配線または電極１０３および１０４と同じ材料で構成すればよい。勿論、異なる材料で構成してもよい。
【００４６】
このようにして図１（Ｄ）に示す状態を得る。こうして２層に構成された多層配線が実現される。さらに多層に配線を形成する場合は、図１（Ｄ）に示す状態に重ねてさらに第２の層間絶縁膜を成膜し、図１（Ｂ）及び図１（Ｃ）に示す工程に準じて、第３層目の配線を形成すればよい。
【００４７】
本実施例に示す構成を採用した場合、各層の平坦性を確保することができるので、多層に配線を形成した場合であっても配線の断線や作製困難な状態となることがない。そして、高い集積性を有する多層構造の半導体集積回路を得ることができる。
【００４８】
〔実施例２〕
本実施例は、実施例１に示した作製工程において利用した研摩を行う装置に関する。本実施例に示す研摩装置は、機械化学的な研摩と電気的な研摩とを同時に行なうことができる。
【００４９】
図２に本実施例の研磨装置の概要を示す。図２において、２０１は試料であり、例えば半導体装置や多層配線が形成される（またはされている）シリコンウエハーやガラス基板等である。
【００５０】
この試料には、２０７で示されるように電解研磨に必要とされる陽極電流を流すための配線が設けられている。この配線２０７は、ステージ２０２上に試料２０１を固定する治具２０３から、試料に形成された電極に陽極電流を流す役割を有している。
【００５１】
ここでは、試料２０１を配置したステージ２０７が回転し、試料２０１が早退的に研磨治具２０４に対して回転する構成となっている。ステージ２０７が回転することにより、試料２０１の表面に対する研磨が行われる。
【００５２】
２０４は試料２０１の表面に接する面に研磨布２０８を配置した研磨治具である。本実施例においては、この研磨治具２０４は固定され、試料に所定の圧力を与えつつ回転する試料２０１の表面を研磨する機構となっている。
【００５３】
また研磨治具２０４は、研磨材を含んだ電解溶液２０６が試料の表面全体に均一に行き渡るようにするための多数の開孔２０５を備えている。
【００５４】
研磨治具２０４は導電材料で構成されており、試料２０１の研磨に際しては、研磨治具自体が陰極として機能する。
【００５５】
試料２０１の表面を研磨する際には、ステージ２０２が研磨治具２０４に対して回転し、開孔２０５から研磨材を含んだ電解溶液が供給される。そして、ケミカルメカニカルポリシング（ＣＭＰ）が行なわれる。また同時に試料２０１に形成された電極を陽極とし、研磨治具２０４を陰極とした電解研磨が行なわれる。
【００５６】
このような構成とすることにより、試料表面の平坦化をＣＭＰと電解研磨とを同時に進行させた方法で行なうことができる。
【００５７】
〔実施例３〕
本実施例は、シリコンウエハーを用いた通常のＭＯＳ型半導体装置と、その上方に作製される薄膜トランジスタとを有する多層に構成された集積回路の作製方法に関する。
【００５８】
図４に本実施例の集積回路の作製工程の概略を示す。まずシリコンウエハー４０１上に公知のＭＯＳ型トランジスタの作製工程に従って、Ｐチャネル型のＭＯＳ型半導体装置を作製する。（図４（Ａ））
【００５９】
図４において、４０１は単結晶シリコンウエハーである。４０２と４０３がＰ型領域である。また４０４と４０５がソース及びドレイン領域として機能するＮ型領域である。また４０８がゲイト電極であり、その下方の４０６の領域がチャネル形成領域である。また４０７が酸化珪素膜である。この酸化珪素膜がゲイト絶縁膜４０８の直下においてゲイト絶縁膜を構成している。
【００６０】
４０９はソース電極またはソース配線である。４０９を構成する材料としては、金属材料またはＮ型の珪素材料を用いることができる。４１０はドレイン電極またはドレイン配線である。
【００６１】
図４（Ａ）に示すような状態を得たら、層間絶縁膜として酸化珪素膜４１１を成膜する。この層間絶縁膜としては、他の材料や積層膜を用いることもできる。
【００６２】
層間絶縁膜４１１を成膜したら、コンタクトホールの形成を行い、ドレイン電極またはドレイン配線４１０にコンタクトする電極４１２を形成する。こうして図４（Ｂ）に示す状態を得る。
【００６３】
この状態においては、層間絶縁膜４１１の表面は、その下にあるＭＯＳ型トランジスタのために凹凸を有している。また、コンタクト電極４１２のコンタクトホール底部でのコンタクトを確実にするために、電極４１２を構成する材料の膜厚は、充分厚くする。そのために電極４１２の上部が中央に凹部を有した形状となっている。
【００６４】
図４（Ｂ）に示す状態を得たら、実施例１に示した研摩を行い、表面を平坦化する。この工程においては、電解研磨が行われることにより、電極４１２の突起部が平坦化される。また同時にＣＭＰにより、層間絶縁膜４１１表面の凹凸が平坦化される。
【００６５】
こうして図４（Ｃ）に示すような平坦な表面４１４を有した層間絶縁膜４１３を得る。また層間絶縁膜４１３の表面と概略同一平面（またはそれに近い状態）になるようにその突起部が研摩除去されたコンタクト電極４１５が形成される。
【００６６】
次にコンタクト電極４１５にコンタクトする配線４１６を形成する。このような構成とした場合、配線４１６のドレイン電極またはドレイン配線４１０へのコンタクトを完全なものとしながら、かつ配線４１６の膜厚を薄くすることができる。従って、確実なコンタクトを形成しながら、この後において配線４１６が存在することによって形成されてしまう凹凸を小さくすることができる。
【００６７】
こうして図４（Ｃ）に示すような状態を得る。次に第２の層間絶縁膜４１７を成膜する。この第２の層間絶縁膜は、酸化珪素膜や窒化珪素膜、さらには樹脂膜、さらにはそれらの膜の積層膜でもって構成する。
【００６８】
本実施例では、この第２の層間絶縁膜４１７の表面を図２に示す装置を用いて研磨する。なお、この際は導電材料が露呈していないので、電解研磨は行われない。
【００６９】
さらにこの第２の層間絶縁膜４１７上に薄膜トランジスタを形成する。まず薄膜トランジスタを構成する活性層の出発膜となる図示しない非晶質珪素膜を１５００Åの厚さに成膜する。
【００７０】
次に８５０℃、５時間の加熱処理を施すことにうより、先の図示しない非晶質珪素膜を結晶化させる。こうして得られた結晶性珪素膜をパターニングすることにより、結晶性珪素膜でなる活性層４１８を得る。
【００７１】
さらにゲイト絶縁膜４１９として酸化珪素膜を熱酸化法またはプラズマＣＶＤ法、または熱酸化法とプラズマＣＶＤ法を組み合わせた方法により成膜する。
【００７２】
さらにゲイト電極４２０を金属材料またはシリサイド材料でもって形成する。その後、不純物イオンの注入をゲイト電極４２０をマスクとして行うことで、活性層４１８中にソース領域とドレイン領域とを形成する。
【００７３】
その後、レーザー光の照射または加熱処理により、注入された不純物イオンの活性化と不純物イオンが注入された領域のアニールとを行う。
【００７４】
次に層間絶縁膜４２１として酸化珪素膜等の絶縁膜を成膜し、さらにコンタクトホールの形成を行った後にソース電極（または配線）４２２とドレイン電極（または配線）４２３形成する。
【００７５】
この後、さらに必要があれば、（Ｃ）に示す平坦化工程を施し、さらに多層構造の作製を行う。
【００７６】
こうして、単結晶シリコンウエハーを利用してＭＯＳ型半導体装置を作製し、さらにその上方に薄膜トランジスタを作製した多層構造を有する半導体集積回路を得ることができる。この構成においては、上層に形成される薄膜トランジスタの下地を平坦化することができるので、高い集積化を得ることができる。
【００７７】
〔実施例４〕
本実施例は、より高い平坦性を得るために研摩を２段階または３段階に分けて行うことを特徴とする。この場合、研摩の段階に応じて、複数の研摩装置を使い分けることが好ましい。
【００７８】
本明細書に開示する発明のように研摩のモードとして、電解研摩のモードが存在する場合、研摩材料の絶縁性の違いによって、研摩状態が異なるものとなる。そこで、複数の研摩材料を用いて、複数回の研摩を行うことで、研摩の結果得られる試料表面の平坦性を制御することができる。
【００７９】
本実施例では、この研摩を複数の研摩装置を用いて、１つの試料の研摩を連続的に行うことで、研摩後の平坦性をより良好なものとするものである。
【００８０】
【発明の効果】
本明細書に開示する発明を利用することにより、多層構造を有する半導体装置の作製工程において、露出表面を平坦化することができる。そして、多層構造を有する半導体装置を作製する際における下層配線の存在に起因する凹凸の問題を解決することができる。
【図面の簡単な説明】
【図１】  多層配線を有する半導体装置の作製工程の概略を示す図。
【図２】  半導体装置の研摩を行なう装置の概略を示す図。
【図３】  従来における多層配線を有する半導体装置の作製工程の概略を示す図。
【図４】  多層構造を有する半導体装置の作製工程を示す。
【符号の説明】
１０１            基板
１０２            下地絶縁膜
１０３、１０４    第１層目の配線
１０５            層間絶縁膜
１０６、１０７    第１層目の配線にコンタクトする配線
１０８、１０９    突出部が除去された第１層目の配線にコンタクトする配線
１１０            露出表面が平坦化された層間絶縁膜
１１１、１１２    第２層目の配線
【図１】
0004204649.tif 000002
【図２】
0004204649.tif 000003
【図３】
0004204649.tif 000004
【図４】
0004204649.tif 000005