(57)【特許請求の範囲】
【請求項１】
セル領域（ｃｅｌｌ  ａｒｒａｙ  ｒｅｇｉｏｎ）上に高集積された素子を形成して非セル領域（ｎｏｎ−ｃｅｌｌ  ｒｅｇｉｏｎ）上に接地されない導電性パターンを形成する段階と、
前記セル領域の所定領域を露出させて、前記非セル領域及び前記導電性パターンの側面を覆うエッチングマスクパターンを形成する段階と、及び前記エッチングマスクパターンにより露出された領域をイオンによるプラズマエッチング工程でエッチングする段階を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記非セル領域が、基板のエッジ領域に形成されるエッジ素子、各ウェーハの認識のために形成されるロットＩＤ（ｌｏｔ  ＩＤ）または前記エッジ素子及び前記ロットＩＤを含む領域であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電性パターンが、ポリシリコン、タングステンシリサイト（ＷＳｉ）、またはポリシリコン及びタングステンシリサイトを具備する複合層を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記導電性パターンが、ビットライン、パッド電極及びゲート電極でなされた群から選択された少なくとも一つのパターンであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記イオンによるプラズマエッチング工程が、反応性イオンエッチング法（ＲＩＥ；ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）、磁場励起ＲＩＥ（ＭＥＲＩＥ；  ｍａｇｎｅｔｉｃｅｎｈａｎｃｅｄ  ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）、または熱電対プラズマエッチング法（ＴＣＰＥ；ｔｈｅｒｍｏ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ  ｅｔｃｈｉｎｇ）により遂行することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記イオンによるプラズマエッチング工程時プラズマの出力が５００Ｗ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記イオンによるプラズマエッチング工程時プラズマの出力が１５００−１７００Ｗであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記イオンによるプラズマエッチング工程がＢＣ（ｂｕｒｉｅｄ  ｃｏｎｔａｃｔ  ｈｏｌｅ）、ＭＣ（ｍｅｔａｌ  ｃｏｎｔａｃｔ  ｈｏｌｅ）及びＤＣ（ｄｉｒｅｃｔ  ｃｏｎｔａｃｔ  ｈｏｌｅ）を含むコンタクトホールの形成工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記エッチングマスクパターンがフォトレジストパターンであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１０】
基板の上部にフォトレジスト層を形成した後、基板の横面を含むエッジ部分のフォトレジスト層を除去するためにエッジ露光（ｅｄｇｅ  ｅｘｐｏｓｕｒｅ）及び横面洗浄（ｓｉｄｅ  ｒｉｎｓｅ）する工程により、前記エッジ素子のフォトレジストパターンが形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記基板のエッジから前記フォトレジストパターンまでの距離が前記基板のエッジから前記導電性パターンまでの距離より短いであることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
セル領域（ｃｅｌｌ  ａｒｒａｙ  ｒｅｇｉｏｎ）上に高集積された素子を形成して非セル領域（ｎｏｎ−ｃｅｌｌ  ｒｅｇｉｏｎ）上に接地されない導電性パターンを形成する段階と、
前記セル領域の所定領域は露出させて前記非セル領域及び前記導電性パターンの側面を覆うフォトレジストパターンを形成する段階と、及び前記フォトレジストパターンを利用してイオンによるプラズマエッチング工程を遂行することによって前記フォトレジストパターンにより露出された領域をエッチングする段階を含んで、
前記非セル領域が、基板のエッジ領域に形成されるエッジ素子または各ウェーハの認識のために形成されるロットＩＤ（ｌｏｔ  ＩＤ）を含む領域であり、
前記導電性パターンが、ビットライン、パッド電極及びゲート電極でなされた群から選択された少なくとも一つのパターンであり、
前記イオンによるプラズマエッチング工程がコンタクトホール形成のための工程として、反応性イオンエッチング法（ＲＩＥ；ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）または磁場励起ＲＩＥ（ＭＥＲＩＥ；ｍａｇｎｅｔｉｃ  ｅｎｈａｎｃｅｄ  ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）である半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、より詳細には、非セル領域の工程条件を改善することによって、セル領域に形成される素子の不良発生率を減らし、収率を高められる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置を製造するための素子の形成工程において、高集積された望みのチップが得られるセル領域(cell array region)を得るためには、これと別途にいろいろな非セル領域(non-cell region)に対する工程の遂行が必要である。非セル領域の例としては、まずアライメントマーク(alignment mark)を挙げることができる。半導体素子の製造に多数回導入されるフォトリソグラフィ工程で回路上の正確な位置に対応されるフォトレジスト領域に光を露光するためには、マスクと回路上のパターンを正確な位置に整列する必要があるが、これは通常スクライブライン、捨てられるエッジ素子等に別途に形成されるアライメントマークによりなされる。
【０００３】
これをもう少し詳細に説明する。いろいろな物質層を積層しパターニングする工程を多数回遂行して製造するようになる半導体素子においては、得られる多数の物質層を正確な位置に正確なパターンで形成するために、まず、下部層の構造を利用して工程遂行領域を決定した後、上部層を形成するようになる。すなわち、多数回遂行されるフォトリソグラフィ工程で、正確なパターンを得るためには各段階で得られる物質層とフォトマスクを正確に配列した後露光させる必要がある。
【０００４】
ところが、続く積層により上部層はだんだん屈曲を失って行くようになって、セル領域上の回路パターンがあまりにも複雑で、得られる下部層のパターンだけでは正確な配列が困難になる。この問題を解決するためにウェーハの所定位置、例えば、スクライブライン(scribe line)上には、工程の進行によって形成される物質層を利用して多数個のアライメントマークが形成される。このようなアライメントマークは素子の形成に直接的な関与をしないが、工程の遂行のための非セル領域の回路として形成されるものである。前記アライメントマークの製造方法に関する例が、Kawaiによる米国特許第５，３６９，０５０号、Okaveなどによる５，６６３，０９９号、Karguchiなどによる５，７８６，２６７号明細書等に記載されている。
【０００５】
二番目の非セル領域の例としてロットＩＤ(lot ID)がある。これはウェーハを検査した後加工に入っていく前に、ウェーハ上の適切な位置にレーザーでラベリングする方式等により形成されるが、普通各ウェーハの区別のために、工程遂行の一束であるロット別の識別記号及び各ウェーハ枚当たりの識別記号を含む。このようなロットＩＤは、単純に識別だけのために形成されることもあるが、必要によっては、この領域をアライメントマークとして利用することもある。ロットＩＤも工程が進行されながらいろいろな物質により覆われるようになる。
【０００６】
非セル領域の三番目の例として、ウェーハのエッジ部分に素子単位の大きさを持てなくて余るようになるエッジ素子がある。これはウェーハが正方形でなく円形であるために生じるものであり、エッジに沿って多数個得られる。このようなエッジ素子には、半導体素子が形成されずに工程が遂行されることによって、多数の層が単純に積層された構造を有する。この領域にも主にアライメントマークが形成される。
【０００７】
前述したいろいろな非セル領域上には、セル領域上に各単位工程の遂行時に積層する物質がそのまま積層されてセル領域と同一な順に積層された物質層を有するようになる。ところが、これら物質層にはセル領域とは異なるように下部シリコン基板と接地されない導電性の独立パターンが形成される。したがって、以後イオン性プラズマ(ion assisted plasma)を利用した乾式エッチング工程(dry etching）の遂行時に前記独立パターンのうちから接地されない導電層が露出される場合がある。
【０００８】
この場合、イオンやプラズマがこのような独立パターンにより充電(charging)された後に臨界点に至るかエッチングプラズマが揺れれば瞬間的に放電(discharging)されながらアーキング(arcing)現象が現れるようになる。アーキングが発生された領域では、アーキング発生対象になる膜がとけるか周辺の膜が無作為に剥がれるようになって、これを含むウェーハは、アーキングにより損傷を受けて、工程中のウェーハの全体収率を０%になったり、形成されたアライメントマークに損傷を与えて、以後のフォトリソグラフィ工程でマスクとセル領域をまともに配列させられなくなり、収率を低くするという問題がある。
【０００９】
このようなアーキング現象に対しアライメントマークを例にしてもう少し詳細に説明する。図１は従来の一方法によって形成されたアライメントマーク(AM）の構造を示す断面図である。シリコン基板１０の上部には、ポリシリコン１２a及びタングステンシリサイト(WSi) １２bに形成された独立パターンのゲート電極物質層１２が形成されている。ゲート電極物質層１２の上部には、高温熱酸化膜の第１酸化膜１３及び第１絶縁膜のUSG(undoped silicate glass)層１４が順に形成されており、これの上部には、ポリシリコン層１５aとタングステンシリサイト層１５bからなされたビットライン物質層１５が形成されている。BPSG(borophosphosilicate glass)層間絶縁膜の第２絶縁膜１６が形成されていて、これの上部には、高温熱酸化膜の第２酸化膜１７が形成されている。
【００１０】
多数の物質がこのような方式で積層されてアライメントマーク(AM)が形成される場合は、セル領域で次のような方式で素子が形成される場合を意味する。すなわち、基板上にゲート電極を形成した後、これを電気的に絶縁させる。以後、基板上の不純物ドーピング(doping)領域、例えば、ドレーン(drain)領域と接続されるビットラインを形成して基板全面に絶縁物質を塗布して前記ビットラインを電気的に絶縁させる。次いで、前記絶縁物質を部分的に除去して基板上の不純物ドーピング領域、例えば、ソース領域と電気的に接続するための領域を露出させるコンタクトホールを形成した後に、ストリッジノード(storage node)を前記絶縁物質上に形成して、前記コンタクトホールを通じてソース領域とストリッジノードが接続されるようにする構造の素子を形成するためのものである。
【００１１】
前記図１は、第２酸化膜１７の上部にコンタクトホールを形成するために、フォトレジストを塗布した後、エッチングする部分を開口してフォトレジストパターン１８を形成した段階の構造を示すものである。以後の段階では、フォトレジストが開口された部分を基板の上部まで除去して、コンタクトホールを形成するようになるが、これと同時に、アライメントマーク領域でも次の工程でのアライメントのために、アライメントマークを形成するためのエッチング工程を遂行するようになる。ところが、セル領域とは異なり、前記アライメントマークでゲート電極物質層１２とビットライン物質層１５は、基板と接地されずに独立的に形成された導電性のパターンであるために、イオンの補助を受ける乾式プラズマエッチング工程の遂行時、このような独立パターンが露出されればアーキングが発生される危険がある。
【００１２】
図２は図１のアライメントマーク部分をイオン性プラズマエッチング法によりエッチングする時、アーキングが発生した場合に得られる構造を示す断面図である。図面で符号１１はアライメントマーク周囲のエッチング部を示す。図面から分かるように、アーキングが発生されれば、アーキング発生部分１９でのように対象になる膜がとけるか膜が剥がれるようになり、一旦アーキング発生が起きたウェーハに対しては、収率の低下が避けられない結果として現れる。
【００１３】
図３にはアーキング発生による収率低下の他の原因を示したが、図１のアライメントマーク部分をイオン性プラズマエッチング法によりエッチングする時、アーキングが発生してセル領域で、コンタクトホールが開口されない場合に得られる構造を示す断面図である。アーキングがエッチングの完了後にオーバーエッチング(overetch)される時点に発生されれば、図２のような現象が現れて、収率が低下されるものとして判断され、アーキングがエッチング中に発生されれば、図３でエッチング部１１が開口されないように素子形成領域でコンタクトホールが開口されなくて、収率が０%で現れるものとして判断される。このような不良は、アーキング領域で発生される熱によってエッチング率(etching rate）が低下されてコンタクトホール形成領域に対するエッチングが十分になされなくて発生されるものとして考えられる。
【００１４】
前述のアーキング現象は、どのような導電層が露出されるかによって発生程度に差があるが、本発明者らによる多数の実験によれば、ポリシリコン／タングステンシリサイトで形成されたビットラインが露出される場合、最も深刻に発生されて、以後ポリシリコンで形成されたパッド電極、ポリシリコン／タングステンシリサイトで形成されたゲート電極の順に発生頻度が低くなる傾向があった。また、イオンによるプラズマ工程においても、エッチングパワーが高ければ、アーキング発生率がより一層高いということを確認することができた。
【００１５】
非セル領域の他の例であるロットＩＤは、前述したように、ウェーハを検査した後、これの加工に入る前に、ウェーハ上の適切な位置にレーザーでラベリングする方式等により製造するようになる。ところが、工程が進行されながら前記ロットＩＤは、いろいろな物質により覆われるようになって、実務的にこれはアライメントマークで利用する場合が多く、必要によって上部に形成される物質層を工程の進行によって持続的に除去することもある。
【００１６】
このようなロットＩＤの上部に、例えば、ビットライン、BPSG層間絶縁膜及び高温熱酸化膜を形成した後、フォトレジストパターンを形成して、コンタクトホールを形成するために、イオン性プラズマエッチング工程を遂行する段階で、前記ロットＩＤの露出のために、これの上部に形成された前記高温熱酸化膜、BPSG層間絶縁膜及びビットラインもエッチングする場合がある。この時もアライメントマークと同様にロットＩＤ上部のビットラインは、基板と接地されない独立パターンであるために、アーキング発生の原因になることがあり得る。
【００１７】
図４はウェーハでロットＩＤ及びエッジ素子の位置を示すための図面である。ロットＩＤ５はウェーハ１上の適切な位置に形成される。
【００１８】
このようなアーキング発生のさらなる他の原因になる領域が、ウェーハエッジ素子領域である。図５には、従来の他の実施例によって形成されたウェーハエッジ部分の断面図を示した。これは図１と比較する時、酸化膜の構造が省略されて簡略化された図面である。
【００１９】
まず、この構造を概略的に説明すると次の通りである。シリコン基板２０の上部には、ゲート電極物質層２２が形成されており、これの上部には、第１絶縁膜２３、ビットライン物質層２５、第２絶縁膜２７及びフォトレジストパターン２８が順に積層されている。以後遂行される段階は、コンタクトホール開口のためのイオン性プラズマエッチング工程である。
【００２０】
ウェーハの形状が円形であるために、これのエッジ部分は、完全な素子の形状を形成することができなくて、セル領域で素子形成が終わった後には、きわに沿って捨てられるようになる。したがって、ウェーハのエッジ部分では、セル領域でのような半導体工程が遂行されずに、アライメントマークで利用されるか、単純に各物質層が積層された構造で形成される。図４にエッジ素子４の位置を示した。エッジ素子をアライメントマークとして利用する場合、前記したアライメントマークで現れる原因によるアーキング発生の問題以外に、エッジ部分であるために、さらに発生される問題がある。
【００２１】
工程の進行によって、多数回遂行される各フォトリソグラフィ工程では、ウェーハの全面にフォトレジストを塗布して、ウェーハの上部にフォトレジスト層を形成する段階がある。フォトレジストは、主に有機物質でなされている流動性物質であるために、ウェーハの上部だけでなく横面２０aにも流れて願わない横面フォトレジスト層を形成するようになる。
【００２２】
ウェーハの横面２０aとこれのホルディング装置とは、約０．２５〜０．３mm程度の間隔があるが、横面２０aに形成されるフォトレジスト層は、これよりさらに厚いため、乾燥後粒子上で分離されて装置内を浮遊するようになるために不良発生の原因になる。これによって、ウェーハのエッジ部分は、別途に露光(EEW；edge exposure wafer)されてシンナーなどを使用して横面洗浄(side rinse)のための洗浄を遂行するようになる。ところが、ウェーハの横面に形成されたフォトレジスト層を除去するための露光時、ウェーハの上面もエッジから一定間隔ぐらい入って露光されて、以後の横面フォトレジスト層除去のための洗浄時、上面のエッジ部分もある程度は除去されるものである。
【００２３】
前記エッジ部分のフォトレジスト層除去以後、例えば、図５に示した段階でのように、コンタクトホールを形成する所のフォトレジスト層を除去して得られるフォトレジストパターン２８は、エッジ部分から所定間隔ぐらい入った位置から形成される。
【００２４】
以後、コンタクトホール形成のためのイオン性プラズマエッチング工程を遂行すれば、これと同時にフォトレジストパターンで覆われた下部膜を除いて露出された部分が除去される。例えば、図５に示したように、従来のウェーハエッジ部分では、点線で示したエッチングライン２１の外側に形成された下部膜はすべて除去される。この時、ビットライン物質層２５やゲート電極物質層２２のように接地されない導電性独立パターンが、点線の外側まで延長されていれば、エッチング中にイオン性プラズマに露出される。この場合、エッチング中であるか、過エッチング時にこれら独立パターンでアーキングが発生される危険が非常に高いということが分かる。
【００２５】
セル領域を製造するための非セル領域工程では、前述したように接地されない独立パターンの形成によって、アーキングが発生される問題があって、これを防止することがセル領域に対する技術向上にまけないくらい重要な項目になった。
【００２６】
【発明が解決しようとする課題】
本発明は、前記したように従来技術で現れるアーキング発生の問題点を解決することにより、製造収率を高めるために非セル領域に対する工程が改善された半導体装置の製造方法を提供する。
【００２７】
【課題を解決するための手段】
前記した本発明の目的を達成するために本発明では高集積された素子が形成されるセル領域(cell array region)と前記セル領域でないながら前記セル領域の形成において補助役割をする非セル領域(non-cell region)に導電層を形成する段階と、
前記導電層の上部にエッチングマスクパターンを形成する段階と、
前記エッチングマスクパターンを利用して前記導電層をエッチングすることによって前記セル領域には導電性パターンを形成しながら、前記非セル領域の導電層を除去する段階と、及び
以後イオン性プラズマエッチング(ion assisted plasma etching)工程を遂行する段階を含む半導体装置の製造方法を提供する。
【００２８】
本発明の目的は、またセル領域(cell array region)上に高集積された素子を形成して非セル領域(non-cell region)上に接地されない導電性パターンを形成する段階と、
前記セル領域の所定領域を露出させて、前記非セル領域を覆うようにエッチングマスクパターンを形成する段階と、及び
前記エッチングマスクパターンにより露出された領域をイオンによるプラズマエッチング工程でエッチングする段階とを含む半導体装置の製造方法によっても達成される。
【００２９】
本発明では、イオン性プラズマエッチング工程の遂行時にアーキングが発生される危険がある接地されない独立パターンが、プラズマに露出されないようにすることによりアーキングの発生を防止する。前記した独立パターンをあらかじめエッチングして除去するかイオン性プラズマエッチング工程を遂行する前にフォトレジストパターンのようなエッチングマスクパターンで覆うことにより、アーキングの発生を防止できる。
【００３０】
以上のような本発明の目的と別の特徴及び長所などは、次ぎに参照する本発明の好適な実施形態に対する以下の説明から明確になるであろう。
【００３１】
【発明の実施の形態】
以下、本発明をより一層詳細に説明するようにする。
フォトリソグラフィ工程の遂行時フォトマスクと前記セル領域の正確な配列のために形成されるアライメントマーク及び各ウェーハの認識とアライメントマークとしての役割のために形成されるロットＩＤは、セル領域に積層されるいろいろな物質層が単純に積層されて、アライメントのために所定のパターンが形成される非セル領域である。
【００３２】
このような領域に形成される接地ができない導電性独立パターンは、以後イオン性プラズマエッチング工程の遂行時アーキングを誘発することがあり得るために、セル領域でエッチングにより導電性パターンを形成する時、前記非セル領域ではエッチングマスクパターンを開口して、下部層の導電層を除去して導電性独立パターンが形成されないようにすることである。
【００３３】
導電性パターンの例としては、ポリシリコンまたはタングステンシリサイトに形成されるパターンやこれらパターンの複合層などを挙げることができる。これら導電性パターンは、具体的にはビットライン、パッド電極、ゲート電極等の役割を遂行する。
【００３４】
非セル領域に形成される酸化膜及び／または絶縁膜等は、以後のエッチング段階でエッチングして素子分離領域が形成された基板を露出させるようにして、以後のフォトリソグラフィ工程では素子分離領域を基準としてアライメントできるようにすることが望ましい。
【００３５】
前記エッチングマスクパターンとしては、通常フォトレジストパターンが使われ、特にポジティブ型フォトレジストパターンであることが望ましい。
【００３６】
本発明の他の方法によれば、セル領域の所定領域に対しイオンによるプラズマエッチング工程を遂行するために、前記所定領域は開口させて、ウェーハのエッジ領域に形成されるエッジ素子及び各ウェーハの認識のために形成されるロットＩＤを含む非セル領域の下部に形成されてエッチング対象になる導電性パターンは覆うようにエッチングマスクパターンを形成して、以後エッチング工程時前記非セル領域の下部に形成された導電性パターンが露出されないようにすることでアーキング現象の発生を防止するようにしている。
【００３７】
イオンによるプラズマエッチング工程の例としては、反応性イオンエッチング法(RIE；reactive ion etching)、磁場励起RIE(MERIE；magnetic enhanced reactive ion etching)、熱電対プラズマエッチング(TCPE；thermo-coupled plasma etching)などを挙げることができる。このようなエッチング工程のうちからもプラズマの出力が５００W以上、特に１５００−１７００W範囲の場合には、アーキング発生の危険が非常に高いために、本発明の方法が非常に有効である。
【００３８】
高出力のプラズマが要求されるエッチング工程としては、BC(buried contact hole)、MC(metal contact hole)及びDC(direct contact hole)を含むコンタクトホール形成工程を挙げることができる。
【００３９】
以下、添付された図面を参照して、本発明を具体的な実施形態を通じて、より一層詳細に説明するようにする。まず、フォトリソグラフィ工程の遂行時必要なアライメントマークの存在による問題点を解決する。フォトリソグラフィ工程に対し概略的に説明する。
【００４０】
まず、基板を、例えば１００ないし１０００rpmの速度で回転させながら絶縁膜、導電性膜等パターンを形成しようとする膜上にフォトレジストを塗布した後、基板を約２０００ないし６０００rpmで高速回転させて、フォトレジストが遠心力により放射状に広がりながら基板全体に均一な厚さで広まるようにする。これを乾燥して紫外線やX線などの光を照射すると、溶解度変化が起きるようになる有機層のフォトレジスト層を形成する。
【００４１】
このフォトレジスト層の上部に所定部分のみを選択的に露光できるようにパターニングされたフォトマスクを介在してフォトレジスト層に選択的に光を照射した後、現像して溶解度が高い部分(ポジティブ型フォトレジストの場合露光された部分）は除去して、溶解度が低い部分は残し、フォトレジストパターンを形成する。フォトレジストが除去された部分の下部膜をエッチングして、下部膜パターンを形成して、以後残ったフォトレジストを除去して、各種配線、電極等に必要なパターンを得るようにする。
【００４２】
このようなフォトリソグラフィ工程を利用すれば、高い解像度の微細なパターンを得ることができるため、これは半導体素子の製造では必須な工程である。このようなフォトリソグラフィ工程中にマスクを介在してフォトレジスト層にパターンを転写するためには、マスクとフォトレジスト層を正確に整列する必要があるが、このためにアライメントマークが必要なものである。
【００４３】
図６には図１と同一な段階で形成された本発明の一実施形態によるアライメントマーク領域を非セル領域（NC）の例として示すと同時に、比較のため、このような構造を有するように形成されるセル領域（C）の構造を共に示した。これを従来の一方法によって形成されたアライメントマーク領域の構造を示す図１と比較してみれば、アライメントマーク(AM)内にアーキング発生の原因になる独立パターンのゲート電極及びビットラインを含んで多数の膜が形成されない構造であることを分かる。
【００４４】
すなわち、アライメントマーク領域で素子分離膜の酸化膜３１が形成されたシリコン基板３０の上部には、BPSGでなされた第２絶縁膜３６と第２酸化膜３７が形成されていて、これには接地されない導電性独立パターンが形成されていないということを確認することができる。
【００４５】
このような段階でセル領域の構造は次のようである。
素子分離領域の酸化膜１１０が形成された基板１００の上部には、ゲート電極１２０と第１酸化膜１３０でなされたゲートが形成されていて、これを中心に不純物ドーピング領域のソース領域１１２とドレーン領域１１４がある。以後、第１絶縁膜１４０が形成されていて、これの上部には、DCコンタクトホール１５２を通じて前記ドレーン領域１１４と接触されるビットライン１５０が形成されている。その次には、絶縁と平坦化のために通常BPSGで形成される第２絶縁膜１６０があって、第２酸化膜１７０がその上部に形成されている。最上部のフォトレジストパターン１８０は、ソース領域１１２まで開口されるコンタクトホールを形成するためのエッチングマスクパターンである。
【００４６】
本発明の方法によれば、前記図６の右側に示したセル領域（C）の構造を有するように工程を遂行する時、左側に示した非セル領域（NC）の構造を有するアライメントマーク領域が同時に得られる。
【００４７】
図６に示した構造を有するアライメントマーク領域が得られる方法をセル領域で得られる構造と比較して詳細に説明すれば次のようである。図７ないし１２には図６に示したアライメントマーク部分を形成するための工程をその流れ順で示した図である。
【００４８】
まず、セル領域では絶縁のために素子分離された基板の上部にポリシリコンを塗布してポリシリコン層３２aを形成し、これの上部にタングステンシリサイトを塗布してタングステンシリサイト層３２bを形成する。得られるゲート電極物質の上部には、第１酸化膜３３が形成されてアライメントマーク領域でも前記三層が形成される(図７)。
【００４９】
以後フォトレジストとゲート形成用マスクを介在して前記ポリシリコン／タングステンシリサイト層及び第１酸化膜、すなわち、ゲート物質層３２でゲートが形成される領域は、フォトレジストで覆って、エッチングされる領域はフォトレジストを除去して下部膜を露出させる。以後、SF6+のようなイオン性プラズマを利用した反応性イオンエッチング法により、前記露出された下部ポリシリコン／タングステンシリサイト層３２及び第１酸化膜３３を除去して、以後上部のフォトレジストパターンを除去することにより、ゲートを形成すると同時にアライメントマーク上では、ゲート物質層をエッチングしてエッチングされたアライメントマーク用パターンを得るようになる。
【００５０】
従来は、アライメントマークになる領域のゲート物質層部分をフォトレジスト層に覆って、周辺のフォトレジスト層を開口することによってゲートエッチング工程の遂行時に前記周辺のゲート物質層を除去することによりゲート物質層に形成されたアライメントマークを製造した。これは、以後遂行されるフォトリソグラフィ工程でマスクとセル領域の素子を正確に整列させる役割をした。しかし、ゲート物質層で得られるアライメントマークでゲート電極物質層３２が、以後イオン性プラズマ工程の遂行時アーキング発生の原因になるため、本発明ではゲート形成時にアライメントマーク領域でもこれをエッチングして除去したものである(図８)。
【００５１】
参考に、前記ゲート電極は基板の上部に最初に形成される導電性膜であるために、これをイオン性プラズマでエッチングする場合にはアーキング現象が発生されない。
【００５２】
ところが、この場合、以後フォトリソグラフィ工程での整列が問題されるが、この問題は下部に形成された素子分離膜である酸化膜３１を利用して解決できる。すなわち、６３８nm波長の光を照射すれば、これはフォトレジスト膜を透過して下部の基板３０や素子分離膜３１により反射されるが、基板３０により反射される光と酸化膜３１により反射される光の波長がお互い違うため、これを利用して整列できるものである。
【００５３】
以後工程順によって第１絶縁膜３４であるUSG層が形成される(図９)。セル領域では、前記第１絶縁膜３４の上部にビットライン３５を形成するための工程が遂行されるが、まず、フォトレジストパターン３８aを利用してシリコン基板上の不純物ドーピング領域と通じるコンタクトホールを形成するためのエッチング工程を遂行するようにする。これと同時に、アライメントマーク領域の第１絶縁膜３４を除去するようにする(図１０)。
【００５４】
その次に、セル領域にビットラインを形成するためにポリシリコン層３５aとタングステンシリサイト層３５bを形成する(図１１)。これと同時に形成されるアライメントマーク領域のビットライン物質層３５もゲート電極物質層３２と同様で通常ポリシリコン／タングステンシリサイトで形成されるが、これもまた接地されない独立パターンであるために、以後のイオン性プラズマエッチング工程に露出されればアーキング発生の原因になる。したがって、アライメントマーク領域ではビットライン成分も除去するようになる。
【００５５】
すなわち、前記第１絶縁膜３４の上部にポリシリコン層３５aとタングステンシリサイト層３５bを形成して、フォトレジストを塗布した後セル領域でビットラインになる領域のフォトレジストは残して、残りは露光して開口させることによりフォトレジストパターンを形成した(ポジティブ型フォトレジストを使用した場合)。この時、アライメントマーク領域のビットライン物質層３５も開口されるようにした。反応性イオンエッチング法によるエッチング工程を遂行して露出された領域のビットライン成分は除去して、非露出領域のビットライン成分は残し、ビットライン３５を形成すると同時にアライメントマーク領域上のビットライン成分はエッチングした(図１２)。この時、アライメントマーク領域上のビットライン成分は基板の上部に最初に形成される導電性独立パターンであるため、アーキングが発生しない。
【００５６】
以後工程順によってBPSGでなされた第２絶縁膜３６及び熱酸化膜である第２酸化膜３７を形成するようにする(図６)。前記BPSG膜は、絶縁と平坦化のための膜であり、第２酸化膜は以後コンタクトホール形成のためのフォトリソグラフィ工程でパターニングとコンタクトホールの形成を容易にするために形成される膜である。
【００５７】
図面符号３８で定義されたフォトレジストパターンは、セル領域では下部不純物ドーピング領域、例えば、ソース領域とストリッジノード(図示されない)を電気的に連結するために必要なコンタクトホールを形成してアライメントマーク領域では下部膜を開口するためのものである。以後イオン性プラズマエッチング工程を遂行すればセル領域ではコンタクトホールが形成されてアライメントマーク領域では第２絶縁膜３６と第２酸化膜３７が除去される。
【００５８】
以上のように、本発明の方法によれば、アライメントマーク上にアーキングを誘発する導電性独立パターンは存在しないながらもアライメントマークとしての役割は十分に遂行するようになる。
【００５９】
ウェーハの認識のためのロットＩＤが、アライメントマークとしての役割もする場合には、前記アライメントマークと類似の方法で、本発明の方法を適用できるものであるため、類似の内容は省略して簡略に説明するようにする。
【００６０】
ウェーハの加工に入る前に、ウェーハ上の適切な位置にレーザーでラベリングされたロットＩＤは、工程が進行されながらいろいろな物質により覆われるようになる。
【００６１】
このようなロットＩＤは、主にアライメントマークとして利用されるものでない場合には、これの上部に単純に物質層が積層される。アライメントマークとして利用される場合には、前述したようにイオン性プラズマエッチング工程の遂行中に接地されない導電性独立パターンが露出される時、アーキング発生の原因になる。この場合には、アライメントマークと同一な方式を適用して、セル領域に対する工程の遂行中にロットＩＤ形成領域に形成される接地されない導電性独立パターンをエッチングして除去することで問題を解決することができる。
【００６２】
そうでなくてロットＩＤが単純にウェーハの識別だけのために形成されて物質層が積層されることだけの場合には、このような方法が適用されることができず、後述する方法が適用され得る。これは非セル領域に対する工程の三番目の例であるウェーハのエッジ領域で発生される問題に準じて説明することができるため、ウェーハのエッジ領域に対する説明をする。図１３には、本発明の他の実施形態によって形成されたウェーハエッジ部分の断面図を示した。
【００６３】
完全な素子形態をなされなくて捨てられるようになるエッジ領域の素子は、主にアライメントマーク形成領域として利用されるが、この時、発生されるアーキング問題は、前述したアライメントマーク領域での問題解決方法によって解決することができる。これと別途にウェーハのエッジ部分は、アライメントマークが有している問題とは他の問題をさらに有しているが、これの解決方法を説明するようにする。
【００６４】
図１３に簡略に示したようにエッジ領域でもシリコン基板４０の上部には、ゲート電極物質層４２が形成されていて、これの上部には、第１絶縁膜４３、ビットライン４５、第２絶縁膜４７及びフォトレジストパターン４８が順に積層されている。図８における構造も、酸化膜を省略したことを除いて、図１及び図５に示されるものと同様の製造工程によるものである。従って、次の段階に遂行されるのは、図１及び図５に示されるコンタクトホールを形成するためのイオン性プラズマエッチング工程である。
【００６５】
図５と比較する時、第２絶縁膜４７までは同じ形態で形成されている。従来技術でみたように、ウェーハの横面４０aに形成されるフォトレジスト層による不良問題を解決するために、エッジ部分を別途に露光し、シンナーなどを使用して洗浄することにより、エッジから一定間隔ぐらい入っていくようにフォトレジストパターンが形成されている。しかし、図５とは異なり、以後段階で遂行されるイオン性プラズマエッチング工程中に、下部膜中から接地されない導電性独立パターンであるゲート電極物質層４２及び／またはビットライン物質層４５が、プラズマに露出されないようにするため、フォトレジストパターン４８が前記独立パターンを十分にカバーするように形成されている。
【００６６】
例えば、各層においてエッジからの距離を図１３では次のようになるように構成した。ゲート電極物質層４２では、エッジからの距離がｄ1=３．０mm、第１絶縁膜４３では、エッジからの距離がｄ2=２．０mm、ビットライン物質層４５ではエッジからの距離がｄ3=２．５mm、第２絶縁膜４７ではエッジからの距離がｄ4=１．８mmでありフォトレジストパターン４８では、エッジからの距離がｄ5=１．５−２．０mmである。
【００６７】
すなわち、エッジから各導電性独立パターンまでの距離がフォトレジストパターン４８までの距離より長くするように各パターンが形成されたものである。したがって、フォトレジストパターン４８の最外郭線であるエッチングライン４１に沿ってエッチングが遂行されれば、導電性独立パターンがイオン性プラズマに露出されない。図１３に示した構造は、例として図示したものであり、本発明がこれだけに限定されるものではない。すなわち、エッジからの距離に特別な制限がなく、下部の導電性独立パターンがイオン性プラズマに露出されないように十分に下部膜を覆うようにフォトレジストパターンを形成さえすればよいものである。
【００６８】
従来には、エッジ部分で露出される導電性独立パターンによるアーキング問題を認識できないために、イオン性プラズマエッチング工程の遂行のためのフォトレジストパターンが、特別な注意を払わないで、下部導電性独立パターンを覆うように形成されたり、これが露出されるように形成されることもあった。しかし、本発明の方法によれば、エッジから問題になる各層までの距離を正確に計算して各層を形成することにより、エッジ部分によるアーキング発生の可能性を完全に排除できるようになった。
【００６９】
ウェーハの認識だけのために形成されるロットＩＤの場合にも、前記エッジ領域でのように工程の進行によって、単純に物質層が積層されるだけにする構造で得られる。各段階でロットＩＤ領域に形成される物質層を除去することもできるが、このような物質層が積層されてもロットＩＤは、認識が可能であるために必ず除去したり残さなければならない必要はない。したがって、実務的には、工程の便宜にしたがうようにする。
【００７０】
いずれにせよ、ロットＩＤの上部にいかなる物質層が形成されていようがイオン性プラズマエッチング工程の遂行前にこれをエッチングマスクパターンで覆えばアーキング発生の問題は、解決されるために特別の理由がない限り、ロットＩＤ領域は、エッチング前エッチングマスクパターンで覆うことが工程の進行上容易である。
【００７１】
結局、アーキング発生を防止するために、ロットＩＤ領域は必要によって工程の進行中に導電性独立パターンを除去することもでき、そのまま置いた後イオン性プラズマエッチング工程の遂行前にフォトレジストで遮断することもできる。
【００７２】
前記した各実施形態ではCOB(capacitor over bit line)構造を有する素子を形成する場合を例に、接地されない独立パターンとしてビットライン物質層とゲート電極物質層を中心に説明した。また、イオン性プラズマエッチング工程として、基板上の不純物ドーピング領域とストリッジノードの接触のためのコンタクトホール形成工程を例にしている。
【００７３】
しかし、これはいかなる構造の素子でも非セル領域上の接地されない導電性独立パターンによって発生されるアーキング現象を防止するための本発明の思想を逸脱しない限り、多様に応用できることはもちろんである。
【００７４】
例えば、前記した説明では説明の便宜のために、パッド電極物質層を形成するための工程を省略しているが、これもまた非セル領域上では、接地されない導電性独立パターンで形成されるので、同一な方法を適用してこれによって発生されるアーキング現象を防止できる。また、他の構造を有する多様な素子に対しても各層が積層される順が異なることがあり得るし、必要によって特定の物質層が省略されることもでき加えられることがあり得る。
【００７５】
以上のように本発明ではセル領域の製造のための補助役割を遂行する非セル領域での工程を改善することによって、半導体製造収率を向上させているが、セル領域での工程改善も重要であるが、非セル領域での工程も非常に重要な要素として作用でき得ることが分かる。
【００７６】
【発明の効果】
本発明による半導体装置の製造方法では、非セル領域のうちからイオン性プラズマエッチング工程の遂行中にアーキング発生の原因になる接地されない導電性独立パターンを、各工程が進行される段階にあらかじめエッチングして除去したり、イオン性プラズマエッチング前にエッチングマスクパターンで覆うことにより、アーキング発生の問題を解決している。したがって、アーキング発生の問題が解決されれば、半導体装置の製造収率を大幅に向上させ、費用と生産性面で良い効果を得ることができる。
【００７７】
前記では本発明の望ましい実施形態を参照して説明しましたが、該当技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を多様に修正及び変更させることができることを理解することができる。
【図面の簡単な説明】
【図１】  従来の一実施形態によって形成されたアライメントマークの構造を示す断面図である。
【図２】  図１のアライメントマーク部分を反応性イオンエッチング法によりエッチングする時アーキングが発生した場合に得られる構造を示す断面図である。
【図３】  図１のアライメントマーク部分を反応性イオンエッチング法によりエッチングする時にアーキングが発生してコンタクトホールが開口されない場合に得られる構造を示す断面図である。
【図４】  ウェーハでロットＩＤ及びエッジ素子の位置を見せるための図面である。
【図５】  従来の他の実施形態によって形成されたウェーハエッジ素子領域の断面図である。
【図６】  図１と同一な段階で形成される本発明の一実施形態によるアライメントマーク領域及びセル領域の構造を示す断面図である。
【図７】  図６に示したアライメントマーク領域を形成するための工程をその流れ順に示した図である。
【図８】  図６に示したアライメントマーク領域を形成するための工程をその流れ順に示した図である。
【図９】  図６に示したアライメントマーク領域を形成するための工程をその流れ順に示した図である。
【図１０】  図６に示したアライメントマーク領域を形成するための工程をその流れ順に示した図である。
【図１１】  図６に示したアライメントマーク領域を形成するための工程をその流れ図である。
【図１２】  図６に示したアライメントマーク領域を形成するための工程をその流れ順に示した図である。
【図１３】  本発明の他の実施形態によって形成されるウェーハエッジ素子領域の断面図である。
【符号の説明】
１０、２０、３０、４０、１００  シリコン基板
１２、２２、３２、４２  ゲート電極物質層
１２０  ゲート電極
１５０  ビットライン
１５、２５、３５、４５  ビットライン物質層
１８、２８、３８、３８a、４８、１８０  フォトレジストパターン
１９  アーキング発生部分
２１、４１  エッチングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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