(57)【特許請求の範囲】
【請求項１】
第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備え、
前記第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、
この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、
基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、前記基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、
このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、前記第２のフィルタ回路に入力する擬似正弦波信号生成回路と、
前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、
この位相比較回路における比較結果に基づいて前記第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、
前記制御信号生成回路で生成した前記制御信号を前記第１の抵抗値変更回路にも入力するフィルタ装置。
【請求項２】
前記制御信号生成回路は、複数本の接続配線を介して前記第１の抵抗値変更回路及び第前記２の抵抗値変更回路と接続され、前記第１の抵抗値変更回路及び前記第２の抵抗値変更回路に複数ビットの制御信号を出力し、
前記第１の抵抗値変更回路及び前記第２の抵抗値変更回路は、前記複数ビットの制御信号により抵抗値を変更し、
前記制御信号生成回路は、前記制御信号の最上位ビットから順に変化させて、前記第２の抵抗値変更回路の抵抗値を変化させ、前記第１の抵抗値変更回路における抵抗値の調整を行う請求項１に記載のフィルタ装置。
【請求項３】
第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置を具備し、
前記フィルタ装置は、
前記第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、
この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、
基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、前記基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、
このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、前記第２のフィルタ回路に入力する擬似正弦波信号生成回路と、
前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、
この位相比較回路における比較結果に基づいて前記第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、
前記制御信号生成回路で生成した前記制御信号を前記第１の抵抗値変更回路にも入力する信号変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フィルタ装置及びこのフィルタ装置を具備する信号変換装置に関するものである。
【０００２】
【従来の技術】
従来、ＧＰＳ（Global Positioning System）受信機では、衛星からのスペクトラム拡散されたＲＦ信号をアンテナで受信し、このＲＦ信号をＲＦダウンコンバータＩＣでＩＦ信号に変換するとともに増幅し、増幅したＩＦ信号をＤＳＰ（Digital Signal Processor）に入力してスペクトラム逆拡散を行い、所要の情報を得るべく構成している。
【０００３】
このようにＧＰＳ受信機で使用されている一般的なＲＦダウンコンバータＩＣのシステム例を図５に示す。図５に示したＲＦダウンコンバータＩＣ100のシステムは、上流側から順番に低雑音増幅（ＬＮＡ）回路110と、ＲＦミキサ回路120と、１stＩＦフィルタ回路130と、ＩＦミキサ回路140と、２ndＩＦフィルタ回路150と、ＩＦアンプ回路160と、コンパレータ回路170とを直列に接続して構成したダブルコンバージョン方式のものとしている。
【０００４】
かかるＲＦダウンコンバータＩＣ100では、アンテナ200で受信したＲＦ信号200sをＬＮＡ回路110に入力して増幅し、増幅したＲＦ信号110sを、ＲＦローカル信号300sを入力したＲＦミキサ回路120で周波数変換して１stＩＦ信号120sを生成している。そして、この１stＩＦ信号120sを１stＩＦフィルタ回路130に入力して不要信号成分を除去し、次いでIＦローカル信号400sを入力したＩＦミキサ回路140に入力して周波数変換することにより２ndＩＦ信号140sを生成している。そして、この２ndＩＦ信号140sを２ndＩＦフィルタ回路150に入力して不要信号成分を除去し、次いでＩＦアンプ回路160及びコンパレータ回路170に入力し、増幅して最終出力信号100sを生成し、ＤＳＰ500に入力している。
【０００５】
上記の１stＩＦフィルタ回路130及び２ndＩＦフィルタ回路150はアクティブフィルタで構成しており、内部の抵抗素子及び容量素子を調整することにより帯域制御周波数である中心周波数をＩＦ周波数に調整している。
【０００６】
このようにアクティブフィルタで構成した１stＩＦフィルタ回路130及び２ndＩＦフィルタ回路150には、通常、抵抗素子及び容量素子の素子バラツキが存在するために、この素子バラツキに起因した中心周波数のバラツキが生じている。そして、この中心周波数のバラツキは、ＧＰＳ受信機において受信感度を悪化させる原因の一つとなっている。
【０００７】
そこで、１stＩＦフィルタ回路130及び２ndＩＦフィルタ回路150を具備したＲＦダウンコンバータＩＣ100では、図５に示すように、１stＩＦフィルタ回路130及び２ndＩＦフィルタ回路150に１stＩＦフィルタ回路130内及び２ndＩＦフィルタ回路150内の抵抗値を調整する抵抗値変更回路130a,150aをそれぞれ設け、製造工程の最終検査の際に、外部から１stＩＦフィルタ回路130内及び２ndＩＦフィルタ回路150内の抵抗値を調整可能として、それぞれの中心周波数の調整を行っていた。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記したようにＲＦダウンコンバータＩＣの製造時に１つずつ１stＩＦフィルタ回路及び２ndＩＦフィルタ回路の中心周波数の調整を行うことは非常に手間がかかり、製造効率の向上を阻害する原因となっていた。
【０００９】
そこで、本発明者らは、製造時における計測及び調整作業を不要とすることができる回路を具備したＩＦフィルタ回路を開発すべく研究開発を行い、本発明を成すに至ったものである。
【００１０】
本発明のフィルタ装置では、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備え、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、第２のフィルタ回路に入力する擬似正弦波信号生成回路と、基準クロック信号と、前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することとした。
【００１１】
さらに、前記制御信号生成回路は、複数本の接続配線を介して前記第１の抵抗値変更回路及び第前記２の抵抗値変更回路と接続され、前記第１の抵抗値変更回路及び前記第２の抵抗値変更回路に複数ビットの制御信号を出力し、前記第１の抵抗値変更回路及び前記第２の抵抗値変更回路は、前記複数ビットの制御信号により抵抗値を変更し、前記制御信号生成回路は、前記制御信号の最上位ビットから順に変化させて、前記第２の抵抗値変更回路の抵抗値を変化させ、前記第１の抵抗値変更回路における抵抗値の調整を行うことにも特徴を有するものである。
【００１２】
また、本発明のフィルタ装置を具備する信号変換装置では、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備えたフィルタ装置を具備し、このフィルタ装置は、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、第２のフィルタ回路に入力する擬似正弦波信号生成回路と、前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することとした。
【００１３】
【発明の実施の形態】
本発明のフィルタ装置及び同フィルタ装置を具備する信号変換装置は、信号をフィルタリングする第１のフィルタ回路を有するフィルタ装置及び同フィルタ装置を具備する信号変換装置であって、このフィルタ装置における通過帯域を調整すべく第１のフィルタ回路に接続した第１の抵抗値変更回路を調整する調整回路を設け、第１の抵抗値変更回路を調整することにより第１のフィルタ回路の通過帯域を調整しているものである。
【００１４】
特に、調整回路は、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、この第２のフィルタ回路に入力した信号とこの信号に基づいて第２のフィルタ回路から出力した信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とで構成しており、制御信号生成回路を第１の抵抗値変更回路にも接続することにより、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力して第１の抵抗値変更回路による第１のフィルタ回路の調整を可能としているものである。
【００１５】
したがって、この調整回路によって第１の抵抗値変更回路の抵抗値を調整することができるので、第１の抵抗値変更回路と接続した第１のフィルタ回路の通過帯域の調整を行うことができ、従来、製造工程中に行っていたフィルタ回路の調整作業を不要とすることができる。
【００１６】
ここで、第１のフィルタ回路がバンドパスフィルタ回路である場合には中心周波数で規定される帯域の信号を通過させ、フィルタ回路がハイパスフィルタ回路やローパスフィルタ回路等である場合にはカットオフ周波数で規定される帯域の信号を通過させている。
【００１７】
以下において、図面に基づいて本発明の実施形態を詳説する。ここでは、フィルタ回路は、従来の技術の項で説明したＧＰＳ受信機で使用されている信号変換装置としてのＲＦダウンコンバータＩＣのＩＦフィルタ回路であるとして説明する。
【００１８】
図１は、本実施形態のＩＦフィルタ回路のブロック図であり、ＩＦフィルタ回路は、バンドパスフィルタからなる第１フィルタ回路１と、この第１フィルタ回路１の中心周波数を決定している抵抗素子の抵抗値を変更する第１抵抗値変更回路２と、この第１抵抗値変更回路２を調整する調整回路３とで構成している。ここで、第１フィルタ回路１が従来の技術の項で説明した１stＩＦフィルタ回路130あるいは２ndＩＦフィルタ回路150である。
【００１９】
調整回路３は、第１抵抗値変更回路２と同一構成とした第２抵抗値変更回路31と、この第２抵抗値変更回路31によって抵抗値が変更されることにより通過帯域を可変とした第２フィルタ回路32と、この第２フィルタ回路32に入力した基準信号30sとこの基準信号30sに基づいて第２フィルタ回路32から出力した出力信号32sとの位相比較を行う位相比較回路33と、この位相比較回路33における比較結果に基づいて第２抵抗値変更回路31に入力する制御信号34sを生成する制御信号生成回路34とから構成している。
【００２０】
第２フィルタ回路32は、第１フィルタ回路１と同一構成のアクティブフィルタからなるバンドパスフィルタであって、内蔵した抵抗素子の抵抗値を調整することにより中心周波数を調整可能としている。
【００２１】
第２抵抗値変更回路31は、第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する回路であって、第２フィルタ回路32に内蔵された複数の抵抗素子から所要の抵抗素子のみを作動させることにより中心周波数を決定する抵抗値を調整可能としている。
【００２２】
位相比較回路33は、第２フィルタ回路32における中心周波数のズレを検出すべく第２フィルタ回路32に入力する基準信号30sを入力するとともに、第２フィルタ回路32に入力した基準信号30sに基づいて第２フィルタ回路32から出力した出力信号32sを入力し、基準信号30sと出力信号32sとの位相比較を行って比較情報信号33sとして出力する回路である。
【００２３】
すなわち、位相比較回路33では、第２フィルタ回路32における中心周波数のズレを、第２フィルタ回路32から出力された出力信号32sの基準信号30sに対する位相のズレとして検出しているものである。ここで、基準信号30sには、周波数バラツキのない信号であって、設計上、第１フィルタ回路１に設定している真の中心周波数と略等しい周波数を有する信号を選択している。
【００２４】
制御信号生成回路34は、位相比較回路33から入力された比較情報信号33sに基づいて、第２抵抗値変更回路31に対して制御信号34sを出力する回路である。
【００２５】
制御信号生成回路34では、位相比較回路33において出力信号32sが基準信号30sよりも位相が遅れていた場合には、第２抵抗値変更回路31において第２フィルタ回路32内の抵抗値を下げさせるように第２抵抗値変更回路31を制御する制御信号34sを出力している。そして、第２抵抗値変更回路31によって第２フィルタ回路32内の抵抗値を下げることにより、第２フィルタ回路32の中心周波数を高くして、出力信号32sの位相の遅れを解消している。
【００２６】
一方、位相比較回路33において出力信号32sが基準信号30sよりも位相が進んでいた場合には、制御信号生成回路34は、第２抵抗値変更回路31において第２フィルタ回路32内の抵抗値を上げさせるように第２抵抗値変更回路31を制御する制御信号34sを出力している。そして、第２抵抗値変更回路31によって第２フィルタ回路32内の抵抗値を上げることにより、第２フィルタ回路32の中心周波数を低くして、出力信号32sの位相の進みを解消している。
【００２７】
特に、本実施形態では、制御信号生成回路34は、４本の接続配線を介して第１抵抗値変更回路２と接続し、４ビットの制御信号34sを出力すべく構成している。
【００２８】
さらに、各接続配線にはそれぞれ分岐配線を接続し、他端を第１抵抗値変更回路２と接続して、制御信号34sを第１抵抗値変更回路２にも入力可能としている。そして、第１抵抗値変更回路２では、入力された制御信号34sに基づいて第１フィルタ回路１内の抵抗素子の抵抗値を調整することにより第１フィルタ回路１の中心周波数を調整可能としている。
【００２９】
第１抵抗値変更回路２及び第２抵抗値変更回路31では、制御信号生成回路34から入力された４ビットの制御信号34sに基づいて、図２に示すように、第１フィルタ回路１及び第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整している。すなわち、制御信号生成回路34は、０〜１５（１０進数表記）の１６種類の制御信号34sの出力を行うべく構成しており、それぞれの制御信号34sに対して第１抵抗値変更回路２及び第２抵抗値変更回路31では、図２に示すように、第１フィルタ回路１及び第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整している。
【００３０】
特に、制御信号34sが「５」（１０進数表記）の状態時に、第１フィルタ回路１及び第２フィルタ回路32の中心周波数が基準信号30sの周波数と等しくなるように設定している。このときの抵抗値をRrefと表記する。
【００３１】
また、第１フィルタ回路１及び第２フィルタ回路32に内蔵された抵抗素子の抵抗値は、図２に示すように、第１抵抗値変更回路２及び第２抵抗値変更回路31によってRrefの5%の可変幅で可変としており、したがって、第１フィルタ回路１及び第２フィルタ回路32に内蔵された抵抗素子の抵抗値の可変幅を＋50%〜−25%としている。これにより、一般的な半導体集積回路で考えられる抵抗素子、容量素子の絶対バラツキの範囲をカバーすることができる。
【００３２】
ＩＦフィルタ回路は上記のように構成し、かかるＩＦフィルタ回路を内蔵した信号変換装置に通電が開始されると、ＩＦフィルタ回路では次のような逐次比較を行って第１フィルタ回路１の中心周波数の調整を行っている。
【００３３】
まず、調整回路３の第２フィルタ回路32に基準信号30sを入力する。ここで、基準信号30sとしては、ＩＦローカル信号を用いることができ、ＩＦフィルタ回路を内蔵した信号変換装置内に設けた発振器から生成されたものである。特に、本実施形態では、信号変換装置内のＰＬＬ回路に内蔵したロック検出器において基準信号周波数のロックの検出をトリガとして、第２フィルタ回路32への基準信号30sの入力を開始している。これにより安定した基準信号30sを得ることができる。
【００３４】
基準信号30sの入力開始にともなって、位相比較回路33は基準信号30sと出力信号32sとの位相比較を行って比較情報信号33sを出力する。
【００３５】
ここで、逐次比較を行うために、４ビットの制御信号34sの最上位ビットに対して処理を行い、制御信号生成回路34は「１０００」（１０進数表記の「８」）とした制御信号34sを出力すべく構成している。
【００３６】
第２抵抗値変更回路31は、入力された制御信号34sに基づいて第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する。
【００３７】
抵抗値の調整後、基準信号30sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、基準信号30sを位相比較回路33に入力し、位相比較を行って比較情報信号33sを出力する。
【００３８】
制御信号生成回路34は入力された比較情報信号33sに基づいて制御信号34sを出力する。ここでは、先に行った抵抗値調整によって第２フィルタ回路32の中心周波数が引き下げられたことにより、今度は第２フィルタ回路32の中心周波数が、基準信号30sの周波数よりも低い方にズレが生じているために、出力信号32sは基準信号30sよりも位相が遅れており、制御信号生成回路34は、第２フィルタ回路32内の抵抗値を下げるように第２抵抗値変更回路31を制御する制御信号34sを出力する。
【００３９】
特に、逐次比較を行っているために、今回の処理では４ビットの制御信号34sの上位から２番目のビットに対して処理を行い、この場合、抵抗値を下げるように最上位ビットを下げて上位から２番目のビットを立てるために、「１０００」を「０１００」（１０進数表記の「４」）とした制御信号34sを出力する。
【００４０】
第２抵抗値変更回路31は、入力された制御信号34sに基づいて第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する。
【００４１】
抵抗値の調整後、基準信号30sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、基準信号30sを位相比較回路33に入力し、位相比較を行って比較情報信号33sを出力する。
【００４２】
制御信号生成回路34は入力された比較情報信号33sに基づいて制御信号34sを出力する。ここでは、先に行った抵抗値調整によって中心周波数が引き上げられたことにより、第２フィルタ回路32の中心周波数が基準信号30sの周波数よりも高い方にズレが生じたままであるために、出力信号32sは基準信号30sよりも位相が進んでおり、制御信号生成回路34は、第２フィルタ回路32内の抵抗値を上げるように第２抵抗値変更回路31を制御する制御信号34sを出力する。
【００４３】
特に、逐次比較を行っているために、今回の処理では４ビットの制御信号34sの上位から３番目のビットに対して処理を行い、この場合、抵抗値を上げるように上位から２番目のビットは保持し、上位から３番目のビットを立てるため、「０１００」を「０１１０」（１０進数表記の「６」）とした制御信号34sを出力する。
【００４４】
第２抵抗値変更回路31は、入力された制御信号34sに基づいて第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する。
【００４５】
抵抗値の調整後、基準信号30sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、基準信号30sを位相比較回路33に入力し、位相比較を行って比較情報信号33sを出力する。
【００４６】
制御信号生成回路34は入力された比較情報信号33sに基づいて制御信号34sを出力する。ここでは、先に行った抵抗値調整によって第２フィルタ回路32の中心周波数が引き下げられたことにより、第２フィルタ回路32の中心周波数が基準信号30sの周波数よりも低い方にズレが生じているために、出力信号32sは基準信号30sよりも位相が遅れており、制御信号生成回路34は、第２フィルタ回路32内の抵抗値を下げるように第２抵抗値変更回路31を制御する制御信号34sを出力する。
【００４７】
特に、逐次処理を行っているために、今回の処理では４ビットの制御信号34sの最下位ビットに対して処理を行い、この場合、抵抗値を下げるように上位から３番目のビットを下げて、上位から４番目のビットを立てて「０１１０」を「０１０１」（１０進数表記の「５」）を制御信号34sとして出力する。
【００４８】
第２抵抗値変更回路31は、入力された制御信号34sに基づいて第２フィルタ回路32に内蔵された抵抗素子の抵抗値を調整する。
【００４９】
抵抗値の調整後、基準信号30sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、基準信号30sを位相比較回路33に入力し、位相比較を行って比較情報信号33sを出力する。
【００５０】
制御信号生成回路34は入力された比較情報信号33sに基づいて制御信号34sを出力する。ここでは、先に行った抵抗値調整によって第２フィルタ回路32の中心周波数が引き上げられたことにより、第２フィルタ回路32の中心周波数が基準信号30sの周波数が一致し、出力信号32sは基準信号30sと位相が一致することとなる。そして、制御信号生成回路34は、この抵抗値を保持するように第１抵抗値変更回路２を制御する制御信号34sを出力する。
【００５１】
この制御信号34sは第１抵抗値変更回路２にも入力されることにより、第１抵抗値変更回路２は入力された制御信号34sに基づいて第１フィルタ回路１内の抵抗素子の抵抗値を調整し、第１フィルタ回路１の中心周波数を調整している。
【００５２】
このように、４ビットの制御信号34sによって抵抗値の調整を行っているために、計４回の調整回路３の動作によって第１フィルタ回路１の中心周波数を基準信号30sの周波数に調整することができる。
【００５３】
上記のように構成したＩＦフィルタ回路に対して、次の構成とすることによって、第１フィルタ回路１の中心周波数の調整精度をさらに向上させることができる。
【００５４】
すなわち、図３に示すように、第２フィルタ回路32に入力する基準信号30sを、クロック信号生成回路35に入力することにより基準クロック信号40sと、この基準クロック信号40sよりも位相を進めた進行クロック信号50sと、基準クロック信号40sよりも位相を遅らせた遅延クロック信号60sとを生成し、この基準クロック信号40sと、進行クロック信号50sと、遅延クロック信号60sとを擬似正弦波信号生成回路36に入力することにより擬似正弦波信号70sを生成し、この擬似正弦波信号70sを基準信号30sの代わりに用いるものである。
【００５５】
ここで、クロック信号生成回路35と、擬似正弦波信号生成回路36とを設けるとともに、位相比較回路33に後述するようにクロック信号生成回路35で生成した基準クロック信号40sと、擬似正弦波信号生成回路36で生成した擬似正弦波信号70sに基づく第２フィルタ回路32の出力信号32sを入力すること以外は、先に説明したＩＦフィルタ回路と同一構成であるので、重複する説明は省略する。
【００５６】
クロック信号生成回路35では、基準信号30sの入力に基づいて、基準クロック信号40sと、この基準クロック信号40sよりも位相を進めた進行クロック信号50sと、基準クロック信号40sよりも位相を遅らせた遅延クロック信号60sとを生成している。
【００５７】
擬似正弦波信号生成回路36では、クロック信号生成回路35で生成された基準クロック信号40sと、進行クロック信号50sと、遅延クロック信号60sの加算を行うことにより擬似正弦波信号70sを生成している。
【００５８】
具体的に説明すると、本実施例では、進行クロック信号50sは、図４に示すように、基準クロック信号40sに対して45°位相の進んだ信号とし、遅延クロック信号60sは、基準クロック信号40sに対して45°位相の遅れた信号としている。
【００５９】
そして、擬似正弦波信号生成回路36において基準クロック信号40sと、進行クロック信号50sと、遅延クロック信号60sの加算を行うことにより、図４に示すように擬似正弦波信号70sを生成している。
【００６０】
本実施形態では、基準クロック信号40sに対して位相を前後に45°ずらせたクロック信号を用いているが、位相のズレは45°に限定するものではなく、その他の値であってもよく、また、さらに多くの進行クロック信号50s及び遅延クロック信号60sを用いてより滑らかな擬似正弦波信号を形成すべく構成してもよい。ただし、本実施形態の使用形態であれば、基準クロック信号40sと、基準クロック信号40sに対して位相を前後に45°ずらせたクロック信号から生成した擬似正弦波信号70sで十分である。
【００６１】
このようにして生成した擬似正弦波信号70sを第２フィルタ回路32に入力し、その出力信号32sを位相比較回路33に入力するとともに、クロック信号生成回路35で生成した基準クロック信号40sを位相比較回路33に入力して位相の比較を行うべく構成している。
【００６２】
擬似正弦波信号70sを用いて第２フィルタ回路32における中心周波数のズレを検出することによって、例えば、基準信号30sが電源電位やＧＮＤ電位で振れるクロックの場合に、第２フィルタ回路32において基準信号30sにおける周波数の高調波（主に３次、５次成分）を減衰しきれないことにより、この高調波部分が第２フィルタ回路32の出力信号32sに現われて、位相比較回路33での位相比較の精度が低下することを防止できる。
【００６３】
特に、進行クロック信号50sとして基準クロック信号40sに対して45°位相の進んだ信号を用い、遅延クロック信号60sとして基準クロック信号40sに対して45°位相の遅れた信号を用いた場合には、擬似正弦波信号生成回路36で生成した擬似正弦波信号70sは、正弦波の基準信号30sを基準信号30sの８倍の周波数でサンプリングしたものと等価となるので、擬似正弦波信号70sの高調波を、７次、９次、１５次、１６次・・・とすることができ、高調波による位相比較精度の悪化を精度よく抑制することができる。
【００６４】
上記した説明では、フィルタ回路を、バンドパスフィルタを具備するＩＦフィルタ回路とした場合について説明したが、ＩＦフィルタ回路に限定するものではなく、同様に通過帯域の調整を必要とするフィルタ回路に適用可能である。
【００６５】
【発明の効果】
本発明によれば、第１の抵抗値変更回路を有し、この第１の抵抗値変更回路で抵抗値を変更することにより通過帯域を変更可能とした第１のフィルタ回路を備え、第１の抵抗値変更回路と同一構成とした第２の抵抗値変更回路と、この第２の抵抗値変更回路によって抵抗値が変更されることにより通過帯域を可変とした第２のフィルタ回路と、基準クロック信号と、この基準クロック信号よりも位相を進めたクロック信号と、基準クロック信号よりも位相を遅らせたクロック信号とを生成するクロック信号生成回路と、このクロック信号生成回路で生成したクロック信号を加算して擬似正弦波信号を生成し、第２のフィルタ回路に入力する擬似正弦波信号生成回路と、前記擬似正弦波信号に基づいて前記第２のフィルタ回路から出力された信号と前記基準クロック信号との位相比較を行う位相比較回路と、この位相比較回路における比較結果に基づいて第２の抵抗値変更回路に入力する制御信号を生成する制御信号生成回路とからなる調整回路をさらに設け、制御信号生成回路で生成した制御信号を第１の抵抗値変更回路にも入力することによって、フィルタ装置の通過帯域の調整をフィルタ装置自体で行うことができるので、従来行っていた出荷前のフィルタ装置の調整作業を不要とすることができる。したがって、製造効率を向上させることができる。しかも、第２フィルタ回路に入力する信号に含まれる周波数の高調波の影響を解消することができ、位相比較回路における位相比較の精度を向上させることができる。したがって、フィルタ装置の通過帯域の調整精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明にかかるフィルタ回路のブロック図である。
【図２】制御信号生成回路で生成する制御信号と、第１フィルタ回路及び第２フィルタ回路に内蔵された抵抗素子の抵抗値との関係を示すグラフである。
【図３】本発明にかかるフィルタ回路の他実施形態のブロック図である。
【図４】擬似正弦波信号の生成方法を説明する説明図である。
【図５】ＧＰＳ受信機に用いたＲＦダウンコンバータＩＣのブロック図である。
【符号の説明】
１  第１フィルタ回路
２  第１抵抗値変更回路
３  調整回路
31  第２抵抗値変更回路
32  第２フィルタ回路
33  位相比較回路
34  制御信号生成回路
35  クロック信号生成回路
36  擬似正弦波信号生成回路
30s 基準信号
32s 出力信号
33s 比較情報信号
34s 制御信号
40s 基準クロック信号
50s 進行クロック信号
60s 遅延クロック信号
70s 擬似正弦波信号
【図１】
0004305008.tif 000002
【図２】
0004305008.tif 000003
【図３】
0004305008.tif 000004
【図４】
0004305008.tif 000005
【図５】
0004305008.tif 000006