(57)【特許請求の範囲】
【請求項１】
活性領域及び非活性領域を有する半導体基板の少なくとも活性領域上に、ゲート電極、及びゲート電極上のゲートマスクを備えたゲートを複数個形成する段階と、
前記複数個のゲートそれぞれの前記ゲート電極、及び前記ゲートマスクの側壁にスペーサを形成する段階と、
半導体基板の活性領域上に形成された開口部を備える層間絶縁膜を前記ゲートを含む半導体基板上に形成し、前記複数個のゲートのうち活性領域上に位置するゲート、及び隣接するゲート間の活性領域が前記開口部によって露出される段階と、
前記開口部を含む層間絶縁膜上に導電膜を形成する段階と、
前記層間絶縁膜が露出するまで前記導電膜をエッチバックする段階と、
多段階ＣＭＰ工程を通して前記導電膜及び前記層間絶縁膜をエッチングし、電気的に絶縁されたコンタクトパッドを、半導体基板上の隣接するゲート間に位置する活性領域上に形成する段階と、
を含み、
前記多段階ＣＭＰ工程は、
前記ゲートマスクのエッチング選択比よりも、前記導電膜及び前記層間絶縁膜のエッチング選択比が高い第１スラリーを用いて、前記ゲートマスクが露出するまで前記導電膜及び前記層間絶縁膜をエッチングする１次研磨段階と、
前記ゲートマスクのエッチング選択比に対する前記導電膜のエッチング選択比が、前記第１スラリーよりも高い第２スラリーを用いて前記導電膜をエッチングし、前記コンタクトパッドを形成する２次研磨段階を更に含むことを特徴とする半導体素子のセルフアラインコンタクトパッド形成方法。
【請求項２】
前記１次研磨段階の第１スラリーは、前記ゲートマスク、前記導電膜及び前記層間絶縁膜のエッチング選択比が１：２：２であるオキサイドスラリーであることを特徴とする請求項１に記載の半導体素子のセルフアラインコンタクトパッド形成方法。
【請求項３】
前記ゲートマスクは窒化膜であり、前記導電膜はポリシリコン膜であり、前記層間絶縁膜はＨＤＰ酸化膜であることを特徴とする請求項２に記載の半導体素子のセルフアラインコンタクトパッド形成方法。
【請求項４】
前記２次研磨段階でコンタクトパッド間の露出するゲートマスクの幅は３０ｎｍ以上であり、前記導電膜の表面から前記ゲートまでのゲートマスクの厚さは３００Å以上であることを特徴とする請求項２に記載の半導体素子のセルフアラインコンタクトパッド形成方法。
【請求項５】
前記２次研磨段階の第２スラリーは、前記ゲートマスク及び前記導電膜のエッチング選択比が１：５０であるポリスラリーであることを特徴とする請求項４に記載の半導体素子のセルフアラインコンタクトパッド形成方法。
【請求項６】
前記ゲートマスクは窒化膜であり、前記導電膜はポリシリコン膜であり、前記層間絶縁膜はＨＤＰ酸化膜であることを特徴とする請求項５に記載の半導体素子のセルフアラインコンタクトパッド形成方法。
【請求項７】
前記導電膜をエッチバックする段階の次に前記層間絶縁膜をオーバエッチングする段階をさらに含むことを特徴とする請求項１に記載の半導体素子のセルフアラインコンタクトパッド形成方法。
【請求項８】
前記ゲートは、前記半導体基板上に順次に形成されたゲート酸化膜、ポリシリコン膜及びタングステンシリサイド層を有することを特徴とする請求項１に記載の半導体素子のセルフアラインコンタクトパッド形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のセルフアラインコンタクトパッド形成方法に関し、さらに具体的には多段階ＣＭＰ工程によってゲートマスク用窒化膜の消耗を最少化できるセルフアラインコンタクトパッド形成方法に関する。
【０００２】
【従来の技術】
半導体工程が微細化されることに従って、半導体素子のＤＣコンタクトパッドとＢＣコンタクトパッドを形成するための方法は、ホールタイプセルフアラインコンタクト（ｈｏｌｅ  ｔｙｐｅ  ｓｅｌｆ−ａｌｉｇｎ  ｃｏｎｔａｃｔ：ＳＡＣ）工程の代りにバータイプセルフアラインコンタクト（ｂａｒ  ｔｙｐｅ  ｓｅｌｆ−ａｌｉｇｎ  ｃｏｎｔａｃｔ）工程を採用して、工程マージンの余裕のためにＣＭＰ工程を追加した。
【０００３】
従来のセルフアラインコンタクトパッド形成方法は、コンタクトパッドのためのポリシリコン膜を蒸着した後に１次でエッチバック工程を遂行して２次で酸化膜ＣＭＰ用スラリーを利用して一回のＣＭＰ工程を遂行し、ＤＣコンタクトパッドとＢＣコンタクトパッドを形成した。
【０００４】
図１から図５は、従来の半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
図１を参照すると、素子分離膜１２が形成されたフィールド領域とアクティブ領域１１とを備えた半導体基板１０が提供される。半導体基板１０上にゲート酸化膜２１を備えた多数のゲート２０を形成する。前記ゲート２０はゲート酸化膜２１上に形成されたポリシリコン膜２２とタングステンシリサイド膜２３の積層膜とで形成される。
【０００５】
すなわち、前記半導体基板１０上にゲート酸化膜２１、ポリシリコン膜２２及びタングステンシリサイド膜２３を順次形成して、タングステンシリサイド膜２３上にゲートマスクとしての窒化膜３０を形成する。
前記窒化膜３０を利用して前記ゲート酸化膜２１、ポリシリコン膜２２及びタングステンシリサイド膜２３をエッチングし、ゲート酸化膜２１を含むゲート２０を形成する。前記ゲート２０を形成した後に、前記ゲート２０及び窒化膜３０の側壁に窒化膜スペーサ４０を通常的な方法で形成する。
【０００６】
図２を参照すると、前記ゲート２０を含んだ半導体基板１０上に層間絶縁膜としてのＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）酸化膜５０を形成した後に、コンタクトパッドが形成される部分のＨＤＰ酸化膜５０をエッチングして開口部５１を形成する。前記開口部５１は半導体基板１０のアクティブ領域１１中ＤＣコンタクトパッド及びＤＣコンタクトパッドが形成される領域がすべてオープンになるように形成される。
【０００７】
図３のように、前記開口部５１を含むＨＤＰ酸化膜５０上にコンタクトパッド用のポリシリコン膜６０を蒸着する。続いて、図４のようにコンタクトパッドを電気的に分離させるためにポリシリコン膜６０を１次的にエッチバックする。すなわち、前記層間絶縁膜であるＨＤＰ酸化膜５０が露出する時までエッチバック工程を進め、前記ポリシリコン膜６０が開口部５１内にのみ残るようにエッチングする。
【０００８】
エッチバック工程を遂行した後さらに前記層間絶縁膜であるＨＤＰ酸化膜５０を一定厚さほど、例えば５００Åの厚さほどオーバエッチングする。
図５を参照すると、コンタクトパッドを電気的に分離するために２次的にＣＭＰ工程を通して前記開口部５１内のポリシリコン膜６０とＨＤＰ酸化膜５０を研磨する。これにより、相互に電気的に分離されたビットライン用セルフアラインコンタクトパッドであるＤＣコンタクトパッド６１とストレージノード用セルフアラインコンタクトパッドであるＢＣコンタクトパッド６２を形成する。
【０００９】
従来のセルフアラインコンタクトパッド形成方法には次のような問題点があった。
すなわち、１次的にエッチバック工程を遂行した後ＨＤＰ酸化膜５０をオーバエッチングする時、ドライエッチング装備の均一度（ｕｎｉｆｏｒｍｉｔｙ）によって、ウェーハ中フラットゾーン領域がある底面部では他の部分に比べてエッチング量が多くなる。
【００１０】
したがって、前記ＨＤＰ酸化膜５０のオーバエッチング時、ウェーハの底面部ではウェーハの他の部分に比べてＨＤＰ酸化膜５０が過多エッチングされ、その下部のゲートマスク用の窒化膜３０が露出する。
このように窒化膜３０が露出した状態でＣＭＰ工程を進めると、窒化膜が夥しく消耗されて、コンタクトパッド６１、６２とゲート２０間を絶縁させるためのゲートマスク用の窒化膜３０の厚さが薄くなる。
【００１１】
特に、ＨＤＰ酸化膜が残っている他の部位（この際、窒化膜は平均的に大体５００Åの厚さを維持する）に比べてウェーハの底面部では図５の図面符号７０で表示された部分で窒化膜が継続エッチングされて最小２５０Å程度に過多消耗されるので、ゲート２０が露出してコンタクトパッド６１、６２とゲート２０間のブリッジ現像を誘発する問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、前記したような従来技術の問題点を解決するためのものであり、多段階ＣＭＰ工程を利用して窒化膜の損失を最少化できる半導体素子のセルフアラインコンタクトパッド形成方法を提供することにある。
本発明の他の目的は、１次でオキサイドスラリー、ならびに２次でポリスラリーを利用してＣＭＰ工程を遂行し、窒化膜の損失を最少化できる半導体素子のセルフアラインコンタクトパッド形成方法を提供することにある。
本発明の他の目的は、ウェーハの底面部での夥しい窒化膜の消耗を防止して、コンタクトパッドとゲート間のブリッジ発生を防止できる半導体素子のセルフアラインコンタクトパッド形成方法を提供することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体素子のセルフアラインコンタクトパッド形成方法は、活性領域及び非活性領域を含む半導体基板の少なくとも活性領域上に、ゲート電極、及びゲート電極上のゲートマスクを備えたゲートを複数個形成する段階と、前記複数個のゲートそれぞれの前記ゲート電極、及び前記ゲートマスクの側壁にスペーサを形成する段階と、半導体基板の活性領域上に形成された開口部を備える層間絶縁膜を前記ゲートを含んだ半導体基板上に形成し、前記複数個のゲートのうち活性領域上に位置するゲート、及び隣接するゲート間の活性領域が前記開口部によって露出される段階と、前記開口部を含んだ層間絶縁膜上に導電膜を形成する段階と、前記層間絶縁膜が露出するまで前記導電膜をエッチバックする段階と、多段階ＣＭＰ工程を通して前記導電膜及び層間絶縁膜をエッチングし、電気的に絶縁されたコンタクトパッドを、半導体基板上の隣接するゲート間に位置する活性領域上に形成する段階とを含むことを特徴とする。
【００１４】
前記コンタクトパッドを形成するための多段階ＣＭＰ工程は、前記ゲートマスクのエッチング選択比よりも、前記導電膜及び前記層間絶縁膜のエッチング選択比が高い１次スラリーを用いて前記ゲートマスクが露出するまで前記導電膜及び層間絶縁膜をエッチングする第１研磨段階と、前記ゲートマスクのエッチング選択比に対する前記導電膜のエッチング選択比が、前記第１スラリーよりも高い第２スラリーを用いて前記導電膜をエッチングし、前記コンタクトパッドを形成する２次研磨段階とを含む。
【００１５】
前記１次研磨段階は、前記ゲートマスクが露出するまで前記ゲートマスク、前記導電膜及び前記層間絶縁膜のエッチング選択比が１：２：２であるオキサイドスラリーを用いて前記層間絶縁膜及び導電膜を研磨し、前記２次研磨段階はコンタクトパッド間の露出するゲートマスクの幅が３０ｎｍ以上で、前記導電膜の表面から前記ゲートまでのゲートマスクの厚さが３００Å以上になるように、前記ゲートマスク及び導電膜のエッチング選択比が１：５０であるポリスラリーを用いて研磨する。
前記ゲートマスクは、窒化膜であって、前記導電膜はポリシリコン膜であり、前記層間絶縁膜はＨＤＰ酸化膜である。
【００１６】
【発明の実施の形態】
以下、本発明をさらに具体的に説明するために本発明の実施例を添付図面を参照しながら詳細に説明する。
図６から図１１は、本発明の一実施例によるセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【００１７】
図６に示すように、アクティブ領域１０１と素子分離膜１０２が形成されたフィールド領域とを備えた半導体基板１００を提供する。半導体基板１００上にはゲート酸化膜１２１を含むゲート１２０を形成する。前記ゲート１２０はゲート酸化膜１２１上に形成されたポリシリコン膜１２２とタングステンシリサイド膜１２３の積層膜で形成される。
【００１８】
ゲート１２０上にはゲートマスクとして窒化膜１３０を形成して、前記ゲート１２０とゲートマスク用の窒化膜１３０との側壁にゲートスペーサとして窒化膜１４０を形成する。
すなわち、前記半導体基板１００上にゲート酸化膜１２１、ポリシリコン膜１２２及びタングステンシリサイド膜１２３を順次形成して、タングステンシリサイド膜１２３上に窒化膜１３０を形成する。
【００１９】
続いて、前記窒化膜１３０を感光膜（図示せず）を利用してパターニングしてゲートマスクを形成し、前記ゲートマスク用の窒化膜１３０をマスクとして利用してその下部の前記ゲート酸化膜１２１、ポリシリコン膜１２２及びタングステンシリサイド膜１２３をエッチングしてポリシリコン膜１２２及びタングステンシリサイド膜１２３からなるゲート電極を形成し、このゲート電極とゲート酸化膜１２１を含むゲート１２０を形成する。
【００２０】
前記ゲート１２０を形成した後に、前記ゲート１２０及び窒化膜１３０の側壁にゲートスペーサとしての窒化膜１４０を通常的な方法で形成する。
図６には示さなかったが、前記ゲート１２０を形成した後に、基板に所定の導電型の高濃度不純物を利用してソース／ドレーン用接合領域を形成する場合もある。また、前記ゲート１２０を形成した後に所定の導電型の低濃度不純物をイオン注入し、前記窒化膜１４０を形成した後に前記低濃度不純物と同一な導電型の高濃度不純物をイオン注入して、ＬＤＤ構造のソース／ドレーン用接合領域を形成する場合もある。
【００２１】
図７を参照すると、前記ゲート１２０を含んだ半導体基板１００上に層間絶縁膜としてのＨＤＰ酸化膜１５０を５３００Åの厚さで形成した後に、アクティブ領域１０１のコンタクトパッドが形成される領域が露出するように、前記層間絶縁膜であるＨＤＰ酸化膜１５０をエッチングし、コンタクトパッド形成用の開口部１５１を形成する。
【００２２】
前記開口部１５１の形成によって、前記アクティブ領域１０１のＤＣコンタクトパッド及びＢＣコンタクトパッドが形成される部分がすべて露出する。
図８のように前記開口部１５１を含んだＨＤＰ酸化膜１５０上にコンタクトパッド用導電膜としてポリシリコン膜１６０を蒸着する。図９のようにコンタクトパッドを電気的に分離するために、１次的に前記ポリシリコン膜１６０をエッチバックする。
【００２３】
すなわち、前記層間絶縁膜であるＨＤＰ酸化膜１５０が露出する時までコンタクトパッド用のポリシリコン膜１６０をエッチバックして、開口部１５１内にのみポリシリコン膜１６０を残す。エッチバック工程を遂行した後に前記ＨＤＰ酸化膜１５０を５００Åの厚さほどオーバエッチングする。
【００２４】
続いて、コンタクトパッドを電気的に分離するために、２次的に前記ポリシリコン膜１６０とＨＤＰ酸化膜１５０を多段階ＣＭＰ工程を通して研磨する。
すなわち、本発明の実施例では２段階のＣＭＰ工程を通して電気的に相互分離されるセルフアライン（ＳＡＣ）コンタクトパッドを形成するが、まず図１０のようにゲートマスク用の窒化膜１３０が露出する時まで酸化膜ＣＭＰ用スラリーを利用して１次研磨する。１次ＣＭＰのためのスラリーとして窒化膜、酸化膜及びポリシリコン膜の間のエッチング選択比が大体１：２：２であるオキサイドスラリー（ｏｘｉｄｅ  ｓｌｕｒｒｙ）を利用する。
【００２５】
続いて、図１１のようにゲートマスクである窒化膜１３０に対するポリシリコン膜１６０のエッチング選択比が高いポリシリコン膜ＣＭＰ用スラリーを用いて２次研磨する。２次ＣＭＰのためのスラリーとして窒化膜及びポリシリコン膜のエッチング選択比が１：５０であるポリスラリー（ｐｏｌｙ  ｓｌｕｒｒｙ）を用いる。
【００２６】
この際、２次ＣＭＰ工程時、コンタクトパッド１６１、１６２であるポリシリコン膜の表面からゲート１２０のタングステンシリサイド１２３の表面までの窒化膜の厚さｄ１は３００Å以上であることが望ましく、前記コンタクトパッド１６１、１６２間のゲート１２０上に形成されたゲートマスクの露出した部分の幅ｄ２は３０ｎｍ以上であることが望ましい。
【００２７】
これにより、電気的に相互に分離されたビットライン用セルフアラインコンタクトパッドであるＤＣコンタクトパッド１６１とストレージノード用セルフアラインコンタクトパッドであるＢＣコンタクトパッド１６２とを形成する。前記で説明したように、ゲート１２０とコンタクトパッド１６１、１６２間（図１１の１７０）のゲートスペーサの窒化膜１４０、ならびにゲートマスクの窒化膜１３０が十分な厚さを維持するので、優秀な絶縁特性を得るようになり、ゲート１２０とコンタクトパッド１６１、１６２間のブリッジは発生しない。
【００２８】
前記したような本実施例のセルフアラインコンタクトパッド形成方法は、１次的にエッチバック工程を遂行し２次的にオキサイドスラリーを用いたＣＭＰ工程を遂行してコンタクトパッドを形成する従来方法とは違い、１次的にエッチバック工程を遂行し、２次的にはオキサイドスラリーを利用して１次研磨した後に窒化膜に対してエッチング選択比が高いポリスラリーを利用して２次研磨する多段階のＣＭＰ工程を遂行することによって、窒化膜の消耗を最少化し、相互に電気的に分離されたコンタクトパッドを形成する。
【００２９】
本実施例の多段階ＣＭＰ工程を適用してコンタクトパッドを形成した場合と、従来の一回のＣＭＰ工程を適用してコンタクトパッドを形成した場合と、残っているゲートマスク用窒化膜の厚さ変化を調べると、図１２と図１３のとおりである。
【００３０】
図１２及び図１３で、「□」はコンタクトパッド用ポリシリコン膜のへこみ量を示すものであって、「●」と「○」はウェーハ上の同一チップのエッジ部分及び中央部分を各々意味する。また、２６５７、２５４５、２９５０及び２８７２等のような番号は、コンタクトパッドを形成するためのＣＭＰ工程を遂行した後のウェーハ上のＨＤＰ酸化膜の厚さを意味する。
【００３１】
図１２は、従来の一回のＣＭＰ工程を適用してコンタクトパッドを形成した場合のＨＤＰ酸化膜の厚さ分布に対する残っているゲートマスク用窒化膜の厚さを図示したものである。従来のコンタクトパッド用のポリシリコン膜５０のエッチバック工程後オキサイドスラリーを用いて研磨する時、ポリシリコン膜５０のへこみ（ｒｅｃｅｓｓ）量が５００Å程度の場合窒化膜の厚さが最小８００Å以上になってこそコンタクトパッドとゲート間のショートを防止できる。
【００３２】
しかし、図１２を参照すると、従来の方法を適用した場合にはポリシリコン膜のへこみ量が５００Å程度の場合に、ウェーハの底面部に位置したセル、例えばＨＤＰ酸化膜の厚さが２３５９Åであるセルでは、残っているゲートマスクが５００Åの厚さを維持するので、フェイル（ｆａｉｌ）が発生することが分かる。
【００３３】
一方、図１３は本実施例の多段階のＣＭＰ工程を適用してコンタクトパッドを形成した場合のＨＤＰ酸化膜の厚さ分布に対するゲートマスク用窒化膜の厚さを図示したものである。
本実施例のコンタクトパッド用のポリシリコン膜５０のエッチバック工程後オキサイドスラリーを用いて１次研磨しにポリスラリーを利用して２次研磨してコンタクトパッドを形成する時、ポリシリコン膜のへこみ量が３００Å程度の場合、窒化膜の厚さが最小６００Å以上になってこそコンタクトパッドとゲート間のショートを防止できる。
【００３４】
本実施例の場合には図１３で見るようにウェーハ上のすべてのセルで窒化膜が８００Å以上残っていることが分かる。したがって、窒化膜の過多消耗によるフェイルの発生を防止できる。
また、図１４に示すように、コンタクトパッド形成後のマスク窒化膜の厚さ分布図を見れば、従来の方法Ａでは大部分窒化膜が５００Å以下の厚さを維持し、特に窒化膜の最小厚さ３００Åより小さい厚さを有する場合も多くあることが分かる。しかし、本実施例の方法Ｂでは大部分窒化膜が５００Å以上の厚さを維持して最小厚さ３００Åを有する場合は発生しないことが分かる。
【００３５】
したがって、コンタクトパッドを形成するためのＣＭＰ工程後、ポリシリコン膜のへこみ量を除外したゲートマスク用窒化膜の最小厚さである３００Åの厚さを維持するためには、本実施例のように多段階ＣＭＰ工程を進めることが望ましいことが分かる。
【００３６】
【発明の効果】
前記したような本発明のセルフアラインコンタクトパッド形成方法は、２回に分けたＣＭＰ工程を通してポリシリコン膜を研磨しパッド分離をすることにより、夥しい窒化膜の消費を防止でき、これによりパッドとゲート間のショート発生を防止できる利点がある。
【００３７】
前記では本発明の望ましい実施例を参照して説明したが、該技術分野の熟練した当業者は本発明の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明の実施例を多様に修正及び変更させることができる。
【図面の簡単な説明】
【図１】従来の半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図２】従来の半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図３】従来の半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図４】従来の半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図５】従来の半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図６】本発明の実施例による半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図７】本発明の実施例による半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図８】本発明の実施例による半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図９】本発明の実施例による半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図１０】本発明の実施例による半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図１１】本発明の実施例による半導体素子のセルフアラインコンタクトパッド形成方法を説明するための断面図である。
【図１２】従来の半導体素子のセルフアラインコンタクトパッド形成方法により、酸化膜ＣＭＰ用スラリーのみを利用してセルフアラインコンタクトパッドを形成した場合の、ＣＭＰ後酸化膜厚さに対するゲートマスク用窒化膜の厚さを示す図である。
【図１３】本発明の実施例による半導体素子のセルフアラインコンタクトパッド形成方法により、２段階ＣＭＰ工程を利用してセルフアラインコンタクトパッドを形成した場合の、ＣＭＰ後酸化膜厚さに対するゲートマスク用窒化膜の厚さを示す図である。
【図１４】本発明の実施例と従来の技術による半導体素子のセルフアラインコンタクトパッド形成方法によってセルフアラインコンタクトパッドを形成した場合の、ゲートマスク用窒化膜の厚さ分布を示す図である。
【符号の説明】
１００  半導体基板
１０１  アクティブ領域
１０２  素子分離膜
１２０  ゲート
１２１  ゲート酸化膜
１２２、１６０  ポリシリコン膜
１２３  タングステンシリサイド
１３０  ゲートマスク用の窒化膜
１４０  ゲートスペーサ用の窒化膜
１５０  ＨＤＰ酸化膜
１５１  開口部
１６１、１６２  セルフアラインコンタクトパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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