(57)【特許請求の範囲】
【請求項１】
分離バリアを通過して論理信号を送信する方法であって、
第１状態から第２状態への第１遷移、および、第２状態から第１状態への第２遷移、を含む論理信号を受信するステップと、
前記第１遷移を表わす第１周期信号を第１分離バリアに送信するステップと、
前記第２遷移を表わす第２周期信号を第２分離バリアに送信するステップと、
前記第１および第２分離バリアから前記第１および前記第２周期信号を受信し、受信した前記信号を用いて、前記第１および第２遷移を示す出力信号を与えるステップと、
を含む方法。
【請求項２】
請求項１記載の方法であって、更に、前記論理信号を反転し、前記論理信号および前記反転論理信号を、前記第１および第２周期信号をそれぞれ送信する第１および第２送信機にそれぞれ供給するステップを含む方法。
【請求項３】
請求項２記載の方法において、第１送信機は、前記論理信号が第１状態を有するときに前記第１周期信号を送信し、第２送信機は、前記論理信号が第２状態を有するときに前記第２周期信号を送信し、前記第１および第２送信機の各々は、前記論理信号がそれぞれ第１または第２状態にある限り、同じ周期信号を送信し続ける方法。
【請求項４】
請求項１記載の方法において、前記送信するステップは、遷移を受信したときに前記第１周期信号を送信し、前記論理信号が前記第２状態に留まる限り、同じ周期信号を送信し続けるステップを含む方法。
【請求項５】
請求項１記載の方法において、前記送信するステップは、前記第１遷移を示す短いバースト状の周期信号を送信するステップを含む方法。
【請求項６】
請求項１記載の方法において、それぞれの前記分離バリアは、前記信号を一方のコイルから他方のコイルに結合する第１および第２コイルを含む方法。
【請求項７】
請求項１記載の方法において、それぞれの前記分離バリアは、第１および第２コンデンサ・プレートを含む方法。
【請求項８】
請求項１記載の方法において、受信回路が、前記周期信号を整流する方法。
【請求項９】
請求項１記載の方法であって、更に、
それぞれ論理信号を受信する第１および第２受信回路を監視するステップと、
前記２つの受信回路が同じ出力を生成するとき、エラー信号を与えるステップと、
を含む方法。
【請求項１０】
請求項１記載の方法において、
前記送信するステップは、前記信号を周波数変調するステップを含み、かつ、
前記受信するステップは、周波数判別するステップを含む方法。
【請求項１１】
請求項１記載の方法であって、更に、
第２周期信号を前記分離バリアに送信するステップと、
前記第１および第２周期信号を受信して組み合わせ、前記論理信号が第１状態にあるときには第１の値、前記論理信号が第２状態にあるときには第２の値を生成するステップと、
を含む方法。
【請求項１２】
請求項１１記載の方法において、前記組み合わせるステップは、前記第１および第２周期信号を逓倍し、これらが同相かまはた位相外れかについて判定を行なうステップを含む方法。
【請求項１３】
論理アイソレータ回路であって、
第１分離バリアと、
第１状態から第２状態への遷移を有する論理信号を受信し、前記第１分離バリアに周期信号を供給する第１送信回路と、
第２分離バリアと、
第２状態から第１状態への遷移を有する論理信号を受信し、前記第２分離バリアに周期信号を供給する第２送信回路と、
前記第１および第２分離バリアから、送信された前記周期信号を受信し、該周期信号を、前記受信した論理信号に対応する出力信号に変換する第１受信回路と、
を備えた論理アイソレータ回路。
【請求項１４】
請求項１３記載の回路において、前記送信回路は、遷移の受信に応答して、周期バースト信号を送信する、論理アイソレータ回路回路。
【請求項１５】
請求項１３記載の回路において、それぞれの前記送信回路は、前記論理信号における遷移の受信に応答して、周期信号を送信し始め、前記論理信号が前記遷移の後と同じ状態にある限り、前記周期信号を送信し続ける、論理アイソレータ回路。
【請求項１６】
請求項１３記載の回路において、それぞれの前記分離バリアは、変圧器を含む、論理アイソレータ回路。
【請求項１７】
請求項１３記載の回路において、それぞれの前記分離バリアは、コンデンサを含む、論理アイソレータ回路。
【請求項１８】
請求項１３記載の方法において、第１送信回路は、第２周期信号を与え、第１受信回路は、前記第１および第２周期信号が同相かまたは位相外れかについて判定を行なう手段を含む方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
本発明は、分離バリア（ｉｓｏｌａｔｉｏｎ  ｂａｒｒｉｅｒ）を通過してディジタル論理信号を送信するための論理アイソレータに関する。
【０００２】
論理アイソレータは、発信側から受信側に分離バリアを通過してステータスまたは制御信号を送信するためのデバイスまたは回路である。両側は電子的に分離されており、過渡信号が不用意に誤ったステータスまたは制御情報を誘発しないようにしている。米国特許第５，９５２，８４９号は、本願と同じ譲受人に譲渡され、この言及により明示的に本願にも含まれるものとするが、バリアとして変換器を備え、かかる分離を行なう回路を示す。用いられる他のバリアには、コンデンサや光学デバイスが含まれる。
【０００３】
論理アイソレータでは、低から高の遷移を有する信号を受信し、次いで高から低への遷移を有する信号が受信されると、システムは、バリアを通過して、入力側で受信した信号と本質的に同じ信号を送信することができ、あるいはフリップ・フロップを介した２本のラインを用いて、低から高への遷移を示すパルスを一方のライン上で送信し、高から低への遷移を示すパルスを他方のライン上で送信することができる。かかるパルスの使用は、例えば、先に本願にも含まれるものとした特許に示されている。
【０００４】
また、本願に含まれるものとした特許は、状態の変化に加えて、リフレッシュ・パルスを用いて論理ラインの現状態を示すことも示している。この機構が有用なのは、論理ラインは長い期間にわたって一方の状態にある可能性があり、したがって、リフレッシュ・パルスが受信側にその状態を通知し、受信側はシステム内において無変化をエラーから区別することができるからである。
【０００５】
周期信号は、状態遷移が現れたことを示す、短いバーストとして与えることができる。あるいは、周期信号を連続的に与えることもでき、こうして状態変化および論理信号自体の変化の双方を示す。好ましくは、システムは、２つの別個のラインおよびバリアを用い、バーストの実施形態では、一方のライン上に周期信号が存在することによって、低から高への遷移を示し、他方のライン上に存在することによって、高から低への遷移を示す。連続的とする実施形態では、一方のライン上の連続周期信号は高状態を示し、他方のライン上の連続周期信号は低状態を示す。
【０００６】
好ましくは、分離バリアは変換器を含む。変換器はシールドしてもしなくてもよいが、分離バリアは、容量性結合のような、他のいずれかの方法を採用することも可能である。
【０００７】
また、本発明は、分離バリアを通過して論理信号を送信する方法も含み、論理信号における遷移を周期信号に変換するステップと、分離バリアを通過して周期信号を送信するステップと、受信回路において分離バリアから周期信号を受信するステップと、この周期信号を論理遷移に変換するステップとを含む。送信および変換プロセスは、信号の遷移を示す短周期信号、または信号の状態を連続的に示す長い信号によって行なうことができる。
【０００８】
バースト動作モードでは、本願にも含まれるものとした特許に記載されているように、リフレッシュ・パルスを与え、論理信号の状態を周期的に示すことができる。連続モードでは、周期信号が連続的に論理信号の状態を示すので、リフレッシュ信号は必要でない。また、好ましくは、デバイスは、バリアを通過して切断があったときを示し、特に意図的な高または低状態、および接続の損失を区別する検出回路を含む。
【０００９】
また、連続信号は、周波数変調および復調によっても与えることができ、これによって発振器が、第１状態に対して第１周波数、そして第２状態に対して第２周波数を分離バリアに送信する。受信機は、分離バリアから受信した信号から、状態を判定する周波数判別器を含む。
【００１０】
その他の特徴および利点は、以下の好適な実施形態の説明、図面、および特許請求の範囲から明白となろう。
（好適な実施形態の説明）
図１および図２を参照すると、入力信号１０がシュミット・トリガ１２に供給され、入力信号LOGIC INを生成する。LOGIC INは第１送信回路１４に供給され、更に反転器１６を介して第２送信回路１８に供給される。送信回路１４および１８は、各々、分離バリア２０を通過して、それぞれの受信機２２および２４に信号を供給する。受信機は、各々、フリップ・フロップ２６の２つの入力の一方に出力を供給する。フリップ・フロップ２６の出力は、LOGIC IN信号における遷移を示す論理出力信号である。
【００１１】
図２も参照すると、低から高への遷移３０、および高から低への遷移３２を有するLOGIC INが示されている。ここでバースト・モードと呼ぶ一実施形態では、遷移３０は、送信回路１４によって、信号（Ａ）上に示されるような短周期バーストに変換され、送信回路１８は、遷移３２を、信号（Ｂ）に示すような短いバーストに変換する。バリア２０を通過して送信された後、受信回路２２および２４は、これらの信号を、信号（Ｃ）および（Ｄ）で示すようなパルスに変換する。これらのパルスは、フリップ・フロップのセット端子およびリセット端子に供給され、LOGIC INと本質的に同じ論理信号を生成する。本願にも含まれるものとした特許に示されているようなリフレッシュ・パルス回路を送信回路に追加し、例えば、３ないし４マイクロ秒間隔で信号がそれぞれ高および低になるときに、パルスを信号（Ｃ）および（Ｄ）上に送るようにすることも可能である。
【００１２】
ここで連続モードと呼ぶ別の実施形態では、送信回路は、LOGIC INの状態を示す連続周期信号を供給する。つまり、LOGIC INが高のとき、信号（Ａ’）が連続周期信号を有し、LOGIC INが低のとき信号（Ｂ’）が連続周期信号を有する。このように、連続モードは、遷移だけでなく、いずれの所与の時点における状態をも示すので、例えば１ナノ秒以内に、非常に素早く出力を補正することが可能となる。
【００１３】
バリア２０は、コイルを含むことができ、データを送信していないときにスイッチ２５および２７がそれぞれの巻線を短絡させる(short out)ことによって、電磁的な耐性が得られる。
【００１４】
図３を参照すると、送信機１４または１８の一実施形態が示されている。送信機１４は、反転器４２、４４およびＮＡＮＤゲート４６から成るリング・発振器（ｒｉｎｇ  ｏｓｃｉｌｌａｔｏｒ）４０を有する。リング内に奇数個の反転論理ゲートがあると、入力信号がノード６２からＮＡＮＤゲートに供給された場合、ノード５０における出力信号は周期信号となり、この周期信号における高から低への遷移は、反転器４２、４４およびＮＡＮＤゲート４６による伝搬遅延の和に等しく、したがって信号の周期はこの和の２倍となる。
【００１５】
また、図３Ａも参照すると、LOGIC INは反転器５６を介してノード６０においてトランジスタＱ１の制御端子に供給される。LOGIC INが低の場合、トランジスタＱ１がオンとなることによって、ノード５４において信号を分路し、低出力を与える。
【００１６】
また、ノード６０上の信号は別の反転器５７、およびトランジスタＱ２の制御端子にも供給される。LOGIC INが低の場合、ノード６１は低となり、トランジスタＱ２はオフとなる。したがって、ノード６３は、抵抗Ｒを介した供給レールへの結合によって高となる。このため、コンデンサＣ１およびＣ２が充電される。コンデンサＣ１はＮＡＮＤゲート４６を介して充電され、コンデンサＣ２はトランジスタＱ１を介してノード５４に供給される電圧源によって充電される。
【００１７】
LOGIC INが高となり、トランジスタＱ１が遮断されると、コンデンサＣ１、Ｃ２およびＣ３は全てコイル５２を介して放電する。コイル５２は、分離バリアの一部である。
【００１８】
図３Ａに示すように、LOGIC INは、低から高への遷移および高から低への遷移を有する信号として示されている。ノード５０上の信号は、LOGIC INが高のとき高となり、LOGIC INが低のとき発振する。LOGIC INにおける低から高への遷移に応答して、ノード６３上の信号はコイルに転送される。高から低への遷移時には、トランジスタＱ１がオンとなって、迅速な遮断が行われる。
【００１９】
このように、図３の回路は、LOGIC INが高である時間中、連続周期信号を供給する。同時に、図１に示すように、反転信号が別の送信機に供給され、この送信機は、本質的に同じ回路を用いて、LOGIC INが低のときに連続周期信号を供給する。したがって、図２の信号Ａ’およびＢ’に示すように、分離バリアに供給される信号は、連続モード型（ｃｏｎｔｉｎｕｏｕｓ  ｍｏｄｅ  ｔｙｐｅ）となる。反転器１６（図１）は、非オーバーラップ・タイミングを用いて、双方の信号が同時に高になることを防止している。
【００２０】
図２の回路を、連続モードで用いる回路からバースト・モードで用いる回路に変換するために（図２の信号ＡおよびＢで示す）、ノード６２に単安定マルチバイブレータ（「ワン・ショット」として知られている）を挿入する。ワン・ショットは、信号のエッジを検出し、ワン・ショットの回路によって設定される幅を有するパルスを出力する。ワン・ショットでは、遷移エッジに応答してノード４８、コンデンサＣ２、およびトランジスタＱ１に供給される信号は、状態が変化するまで、連続レベルではなく、パルスとなる。その結果、周期信号は、ある期間にわたる周期信号のバーストとなる。ワン・ショットからのパルスの幅は、数サイクルの周期信号、例えば、１．１ＧＨｚで３ないし５サイクル、を分離バリアに送信するように、十分に長くしなければならない。
【００２１】
２×４ミクロンの銅のようなチップ上に、高いＱおよび約３００ＭＨｚないし１．５ＧＨｚの範囲の自己共振周波数を有する、約２０ないし２５ｎＨｙのコイルを形成することができる。二次をチップ上に形成し、二次上に静電（ファラデー）シールド、そしてこのシールド上に一次を設ける。シールドは、高い過渡電圧耐性をもたらす。したがって、この回路は、ＧＭＲを２つのコイルと置換し、コイルおよびＧＭＲを４つのコンデンサ・プレートと置換すれば、ＷＯ９９／２１３３２に示されるような構造として設けることができる。
【００２２】
代わりの受信回路を図４および図５に示す。図４の受信回路はバースト動作モードで用いるために改変され、図５の受信回路は連続モードで用いるために改変されている。２つの回路は、各々周期信号を受信し、何らかの方法でこれを整流することにおいて、共通性がある。
【００２３】
図４を参照すると、コイル６０は、コイル５２（図３）からの誘導信号を受け取る。コイル６０上の周期信号は、ソース・フォロワ・トランジスタＱ２に供給される。トランジスタＱ２のドレインは供給レールに結合され、ソースは、周期信号を整流するＲＣ回路に結合されている。
【００２４】
また、図４Ａも参照すると、入力および得られる出力が、周期信号の短いバーストで示されている。また、比較および説明のためにパルスも示されている。パルスがＱ２に入力されると、このパルスの先端エッジ上において、パルスが低になるまでコンデンサが充電される。パルスが低になった時点で、コンデンサ上の電圧は、ＲＣ回路の抵抗および容量の関数である時定数によって減退する。同様に、周期信号のバースト６６では、信号が負になるまでコンデンサが充電され、信号が負になった時点で、コンデンサは放電する。周期信号は、ＲＣ時定数に対して十分に高い周波数を有するので、コンデンサは放電に十分な時間を有しておらず、このため得られる出力はパルスからのものと同様となる。ＲＣ回路の出力は、シュミット・トリガにも結合することができる。
【００２５】
図１に示すように、フリップ・フロップに結合し、フリップ・フロップのセットおよびリセットが低から高の遷移または高から低の遷移のいずれかを示すようにする受信機には、一般的に、２種類ある。
【００２６】
図５を参照すると、分離バリアを通過して周期信号を送信する連続モード用受信回路が示されている。この回路では、受信コイル６７がトランジスタＱ３のソースに接続されている。電流源６８およびトランジスタＱ４（抵抗として作用する）を含むカレント・ミラーが、「アイドル電流」と呼ぶ、電流源７０からの小電流（例えば、１００μＡ）をトランジスタＱ３およびＱ５の各々のドレインに供給させる。トランジスタＱ３およびＱ５は、高ゲート電圧によってオンになると、アイドル電流よりもはるかに大きい電流を生成する。これは、例えば１ｍＡであり、ピーク電流と呼ぶ。アイドル電流およびピーク電流の具体的な数値には意味がないが、１桁程度のかなり大きな差がこれらの間になければならない。コイル６７上の信号が静止状態でゼロの場合（例えば、論理レベルが連続的に低にある）、トランジスタＱ３およびＱ５は各々アイドル電流の半分を導通させる。この時点では殆ど電流がないので、抵抗Ｒ２間の電圧降下も殆どなく、したがってＶ１における電圧は高となる。
【００２７】
また、図５Ａも参照すると、論理信号が高となると、コイル６７上には周期信号が得られる。コイル６７上の信号が高になると、トランジスタＱ３はアイドル電流のみを導通させるが、トランジスタＱ５は、図５Ａの電流Ｉ２に示すように、ピーク電流を導通させる。コイル６７上の電圧が低下すると、トランジスタＱ５上の電流が低下し、電流Ｉ１に示すように、トランジスタＱ３上の電流がピーク電流に上昇する。Ｉ１およびＩ２の和によって、全波整流電流が得られる。この電流が高のとき、抵抗Ｒ２間には大きな降下があるので、Ｖ１における電圧は低となる。
【００２８】
反転入力を有する実質的に同一の回路を第２コイルに設け、対応する出力信号Ｖ２を生成する。Ｖ２は、論理信号が高のとき高となり、論理信号が低のとき低となる（Ｖ１の反転）。
【００２９】
図６を参照すると、図５の受信回路が示されている。図５に示す形式の１対の受信機が、エラー検出回路を備えている。受信機８０および８２は、各々コイル（図示せず）に接続されている。先に示したように、受信した論理信号が低の場合、Ｖ１は高となり、Ｖ２は低となる。トランジスタＱ６はオフとなり、トランジスタＱ９はオンとなって、トランジスタＱ８（抵抗として機能する）を電流が通過し、トランジスタＱ７を導通させ、信号OUTが低となる。同様に、受信した論理信号が高の場合、Ｖ１は低となり、Ｖ２は高となって、Ｑ６がオンとなり、Ｑ７はオフとなり、OUTは高になる。この回路は、OUTの後段に、シュミット・トリガを含むことも可能である。
【００３０】
電圧Ｖ１およびＶ２は、常に一方が高で一方が低でなければならない。これらの電圧を監視するために、エラー検出回路８４が設けられている。両方の信号が低になると、エラー信号が生成され、出力は信頼性がないことを示す。
【００３１】
以上、分離バリアとして１組のコイルを有する実施形態において本システムを示したが、他の分離手法も使用可能である。例えば、図７に示すように、バリア９０で表わすような分離バリアを容量的に結合すると、周期信号を供給することができる。図７の回路は、大きな抵抗Ｒ３がトランジスタの制御端子から接地に結合されていることを除いて、図４の回路と同様である。前述の実施形態の場合と同様、ソース・フォロワ・トランジスタならびにコンデンサＣ５および抵抗Ｒ５のＲＣ回路が、コンデンサ・プレートによって供給される周期信号を整流する。
【００３２】
図８を参照すると、別の実施形態において、論理分離システムは周波数変調および復調を用いる。入力信号LOGIC INが、コルピッツ発振器のような発振器９０に供給される。図８Ａも参照すると、論理信号が低の場合、発振器は周波数ｆ１の信号を生成し、論理信号が高の場合、発振器は周波数ｆ２（ｆ１よりも高く示されているが、必ずしもそうしなくてもよい）の信号を生成する。この信号は、分離バリア９２を通過して、無線受信分野において用いられる形式のフォスタ・シーリー検出器のような、周波数判別器９４に送信される。判別器９４は、信号がｆ１かまたはｆ２かに応じて、高または低の出力を与える。得られた出力はシュミット・トリガ９６に供給される。
【００３３】
図９は、パルス変調を用いた論理アイソレータ１００を示す。このアイソレータは、第１コイルおよびドライバ１０２、ならびに第２コイルおよびドライバ１０４を有する。第２コイルおよびドライバへの入力は、発振器１０６からの発振信号によって供給される。この発振信号および論理入力信号LOGIC INは、ＸＯＲゲート１０８に供給され、次いで第１コイルのドライバに供給される。
【００３４】
図９Ａも参照すると、LOGIC INが低の場合、発振信号、第１コイル上の信号、および第２コイル上の信号が全て同相となる。低から高への遷移１１０に応答して、第１コイル上の信号が低から高に移り、その後第１および第２コイル上の信号は互いに位相外れとなる。
【００３５】
再度図９を参照すると、受信側において、第１および第２受信コイルは逓倍器１１２に供給され、次いで反転器１１４へ、そして出力１１６に供給される。逓倍器１１２は、コイル上の信号が同相の場合正の値を発し、コイル上の信号が逆相の場合反転信号を発する。その結果、出力１１６の信号は、LOGIC INの値を示すことになる。信号は連続的に送信されるので、状態は常にリフレッシュされる。
【００３６】
以上好適な実施形態のいくつかについて説明したが、添付した特許請求の範囲によって規定される発明の範囲から逸脱することなく、変更が可能であることは明白なはずである。１つのチャネルのみを示したが、本願にも含まれるものとした特許に示すように、制御および／またはステータス信号のために多数のチャネルを１つのデバイス内に一緒に有することも可能である。前述の回路は、ディスクリート素子で形成することができ、あるいは１つ以上の半導体基板上に、分離バリア自体と共に一体化することも可能である。
【図面の簡単な説明】
【図１】  論理分離回路のブロック図である。
【図２】  バースト・モードおよび連続モードにおける遷移から周期信号への変換を示す１組の波形である。
【図３】  図３及び図３Ａは、送信機の構成図である。
【図４】  図４及び図４Ａは、受信回路の構成図である。
【図５】  図５及び図５Ａは、受信回路の構成図である。
【図６】  ２つの受信機の出力およびエラー検出回路の構成図である。
【図７】  容量的に結合された分離バリアを有する受信機の構成図である。
【図８】  図８及び図８Ａは、バリアを通過して周波数変調および復調を用いたシステムの構成図である。
【図９】  図９及び図９Ａは、位相変調アイソレータの構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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