(57)【特許請求の範囲】
【請求項１】
メモリであって、
複数のパイプラインを備え、各パイプラインが
不揮発性メモリセルのアレイと、
第１のサンプルアンドホールド回路と、
書込み動作中に、前記第１のサンプルアンドホールド回路からの第１の電圧を含む１組の電圧から、行ライン電圧として選択する選択回路と、
前記アレイ及び前記選択回路に接続され、行ラインを選択し、前記選択回路からの前記行ライン電圧を前記選択された行ラインに加える行デコーダと、
データ信号入力に依存する電圧を有する第１の書込み信号を発生する電圧発生器とを備え、前記パイプラインの各第１のサンプルアンドホールド回路が前記第１の書込み信号をサンプリングするために接続され、前記第１のサンプルアンドホールド回路からの前記第１の電圧を用いて選択されたメモリセルの閾値電圧を目標となる閾値電圧に設定する書込みプロセスを実行することを特徴とするメモリ。
【請求項２】
前記パイプラインの前記第１のサンプルアンドホールド回路に接続されるタイミング回路をさらに備え、前記タイミング回路が、前記各サンプルアンドホールド回路が前記第１の書込み信号をサンプリングする時間を制御することを特徴とする請求項１に記載のメモリ。
【請求項３】
前記パイプラインが順次配列を有し、前記タイミング回路により、前記第１のサンプルアンドホールド回路が、前記第１のサンプルアンドホールド回路を含む前記パイプラインに応じた順次配列において前記第１の書込み信号をサンプリングするようになることを特徴とする請求項２に記載のメモリ。
【請求項４】
前記電圧発生器が第２の書込み信号を発生し、
各パイプラインが、前記第２の書込み信号をサンプリングするために接続される第２のサンプルアンドホールド回路をさらに備え、
前記書込み動作中に、前記選択回路が前記行ライン電圧を選択する前記１組の電圧が、前記第２のサンプルアンドホールド回路からの第２の電圧を含むことを特徴とする請求項１に記載のメモリ。
【請求項５】
前記パイプラインにおいて前記第１及び第２のサンプルアンドホールド回路に接続されるタイミング回路をさらに備え、前記タイミング回路が、各第１のサンプルアンドホールド回路が前記第１の書込み信号をサンプリングする時間及び各第２のサンプルアンドホールド回路が前記第２の書込み信号をサンプリングする時間を制御することを特徴とする請求項４に記載のメモリ。
【請求項６】
前記パイプラインが順次配列を有し、前記タイミング回路により、前記第１及び第２のサンプルアンドホールド回路が、前記第１及び第２のサンプルアンドホールド回路を含む前記パイプラインに応じた順次配列において前記第１及び第２の書込み信号をサンプリングするようになることを特徴とする請求項５に記載のメモリ。
【請求項７】
前記第１の電圧が前記選択された行ラインに加えられ、前記選択された行ラインに接続される選択されたメモリにおける閾値電圧を変更し、
前記第２の電圧が前記選択された行ラインに加えられ、前記選択されたメモリにおける前記閾値電圧が目標値に到達したか否かを検査することを特徴とする請求項４に記載のメモリ。
【請求項８】
各メモリセルがマルチビットデジタル値を格納することを特徴とする請求項１に記載のメモリ。
【請求項９】
前記電圧発生器に入力される前記データ信号が、前記メモリセルの１つに書込まれる値を示すマルチビットデジタル信号であることを特徴とする請求項８に記載のメモリ。
【請求項１０】
各メモリセルがアナログ値を格納することを特徴とする請求項１に記載のメモリ。
【請求項１１】
前記電圧発生器に入力される前記データ信号が、前記メモリセルの１つに書込まれる値を示すアナログ信号であることを特徴とする請求項１０に記載のメモリ。
【請求項１２】
ある電圧範囲に渡って移動する電圧を有する読出し信号を、前記パイプラインの前記選択回路に加えるために接続される電圧昇降回路をさらに備え、パイプラインの読出し動作中に、前記パイプラインの前記選択回路が前記読出し信号を選択し、前記行デコーダが前記読出し信号を前記選択された行ラインに加えることを特徴とする請求項１に記載のメモリ。
【請求項１３】
前記電圧昇降回路が各パイプラインの前記第１のサンプルアンドホールド回路に接続され、
各パイプラインが前記アレイ及び前記第１のサンプルアンドホールド回路に接続されるセンス増幅器をさらに備え、
パイプラインにおける読出し動作中に、読出されるメモリセルの導電率の変化を検出する場合、前記パイプラインの前記センス増幅器により、前記第１のサンプルアンドホールド回路が、前記読出し信号をサンプリングするようになることを特徴とする請求項１２に記載のメモリ。
【請求項１４】
少なくともいくつかのパイプラインにおいて並行して読出し動作を開始するタイミング回路をさらに備えることを特徴とする請求項１３に記載のメモリ。
【請求項１５】
前記パイプラインにおいて順次読出し動作を開始するタイミング回路をさらに備えることを特徴とする請求項１３に記載のメモリ。
【請求項１６】
前記アレイにおける列ラインに接続される列デコーダと、
読出し動作中に、前記列ラインを介して選択されたメモリセルが属する選択行ラインに接続され、かつ前記第１のサンプルアンドホールド回路のクロック端子に接続されるセンス増幅器と、
前記読出し動作中に、電圧範囲に渡って移動する電圧を有する読出し信号を、前記パイプラインの前記行デコーダに加えるために接続される電圧昇降回路とを備え、
前記読出し動作中に、前記行デコーダが前記読出し信号を前記選択された行ラインに加え、また前記センス増幅器が前記選択されたメモリセルの導電率の変化を検出するのに応じて前記第１のサンプルアンドホールド回路にクロック供給することを特徴とする請求項１に記載のメモリ。
【請求項１７】
前記読出し動作中に、前記電圧昇降回路が前記読出し信号を前記第１のサンプルアンドホールド回路の入力端子に加えるために接続され、前記センス増幅器が前記第１のサンプルアンドホールド回路にクロック供給するとき、前記第１のサンプルアンドホールド回路が前記読出し信号をサンプリングするようになることを特徴とする請求項１６に記載のメモリ。
【請求項１８】
各メモリセルがマルチビットデジタル信号を格納することを特徴とする請求項１７に記載のメモリ。
【請求項１９】
前記第１のサンプルアンドホールド回路からのアナログ信号をマルチビットデジタル信号に変換するために接続されるアナログ／デジタル変換器をさらに備えることを特徴とする請求項１８に記載のメモリ。
【請求項２０】
少なくともいくつかの前記パイプラインにおいて並行して読出し動作を開始するタイミング回路をさらに備えることを特徴とする請求項１６に記載のメモリ。
【請求項２１】
前記パイプラインにおいて順次読出し動作を開始するタイミング回路をさらに備えることを特徴とする請求項１６に記載のメモリ。
【請求項２２】
各メモリセルがマルチビットデジタル値を格納することを特徴とする請求項１６に記載のメモリ。
【請求項２３】
各メモリセルがアナログ値を格納することを特徴とする請求項１６に記載のメモリ。
【請求項２４】
各パイプラインがさらに、
第２のサンプルアンドホールド回路と、
前記第１及び第２のサンプルアンドホールド回路の出力端子に接続される入力端子を備えるマルチプレクサと、
前記センス増幅器が前記選択されたメモリセルの導電率の変化を検出するときに、前記センス増幅器が前記第１のサンプルアンドホールド回路或いは前記第２のサンプルアンドホールド回路のいずれにクロック供給するかを選択するために接続される選択回路とを備えることを特徴とする請求項１６に記載のメモリ。
【請求項２５】
前記センス増幅器が前記第２のサンプルアンドホールド回路にクロック供給することを前記選択回路が選択する際に、前記マルチプレクサが前記第１のサンプルアンドホールド回路からの出力信号を供給し、
前記センス増幅器が前記第１のサンプルアンドホールド回路にクロック供給することを前記選択回路が選択する際に、前記マルチプレクサが前記第２のサンプルアンドホールド回路からの出力信号を供給することを特徴とする請求項２４に記載のメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリのような不揮発性半導体メモリに関連し、より詳細には高データ伝送速度を実現するメモリアーキテクチャに関連する。
【０００２】
【従来の技術】
ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリのような半導体不揮発性メモリは周知であり、メモリセルは電気的にプログラミング及び消去することが可能である。従来そのようなメモリはメモリセルのアレイを含んでおり、各メモリセルはフローティングゲートトランジスタを備えている。アレイに接続される書込み及び消去回路は、トランジスタのフローティングゲートを電気的に充電或いは放電することによりフローティングゲートトランジスタの閾値電圧を変更する。詳細には、メモリセルに書込みを行うために、トランジスタの閾値電圧が、書込まれた値を表すレベルに達するまで、書込み回路はメモリセルのフローティングゲートトランジスタのフローティングゲートを充電する。読出し回路はメモリセルのフローティングゲートトランジスタの閾値電圧を検出し、セルに格納される値を確定する。
【０００３】
種々の応用例において、フローティングゲートトランジスタの閾値電圧は単一ビット、多数ビット、或いはアナログ値を表すことができる。従来のバイナリ（すなわちシングルビット／セル）不揮発性メモリの場合、区切点レベルより低い閾値電圧は１つの２値（０或いは１）を表し、区切点レベルより高い閾値電圧は他の２値（１或いは０）を表す。従ってバイナリメモリの消去及び書込み回路は、ハイレベル或いはローレベルの何れかに各メモリセルの閾値電圧を設定し、読出し回路がそのレベル間を容易に識別することができる。マルチビット／セルメモリ或いはアナログメモリのメモリセルの閾値電圧はそれぞれ、いくつかの（４、８、１６或いはそれ以上）個別の閾値電圧帯或いは連続レベル範囲を有する。従ってマルチビット／セルメモリ及びアナログメモリは、閾値電圧を書込む際に正確な制御を、さらに閾値電圧を特定する際に高精度を必要とする。マルチビット／セル及びアナログメモリに必要とされる正確さ及び精度を達成する書込み及び読出し回路は典型的には、バイナリメモリの場合の書込み及び読出し回路より遅く動作する。従ってマルチビット／セルメモリ及びアナログメモリの読出し及び書込み回路の読出し及び書込み速度は通常、対応するバイナリメモリより遅くなる。
【０００４】
アナログメモリの場合の読出し及び書込みデータ速度（すなわち帯域幅）を改善するために、一対のバッファ及び多数の書込み回路を用いるメモリシステムが知られている。そのメモリシステムは第１のバッファ内にデータを順次収集し、一方第２のバッファからデータを並行してメモリアレイ内に書込む。第２のバッファからのデータの書込みが終了し、第１のバッファがデータフルの場合に、そのバッファは役割を交換する。同様にアナログメモリは一対のバッファ及び一組の並行読出し回路を用いて、読出し速度を改善することができる。そのようなメモリの欠点は、回路の複雑性及び集積回路の面積が増加すると共に、コストの上昇を招くことである。
【０００５】
Wong等に付与された「Pipelined Record and Playback for Analog Non-Volatile Memory」と言うタイトルの米国特許第５，６８０，３４１号は、多数の読出し或いは書込みパイプラインを用いるメモリシステムを開示しており、ここで全体を参照して本明細書の一部としている。パイプライン型書込みアーキテクチャは、例えば多数の書込みパイプラインを備えており、各書込みパイプラインはサンプルアンドホールド回路を備えており、またパイプライン型書込みアーキテクチャはサンプルアンドホールド回路からの値をメモリセルに書込むための書込み回路を備えている。サンプルアンドホールド回路が書込まれた値を捕捉するに従って、書込みパイプラインが順次動作を開始する。順番に最後の書込みパイプラインが書込み動作を開始する時点までに、第１のパイプラインは以前に開始した書込み動作を順次終了し、別の書込み動作を開始しようとしている。従ってパイプライン型アーキテクチャは、精度或いは分解能を犠牲にすることなく用いられる書込みパイプラインの数に比例して書込み帯域幅を増加することができる。またパイプライン型読出しアーキテクチャを用いて、読出し帯域幅を増加することもできる。パイプライン型メモリアーキテクチャが並行読出し及び書込みアーキテクチャより優れている点は、必要とする回路数が削減されることである。詳細には、並行アーキテクチャは、読出し或いは書込み回路毎に２つのサンプルアンドホールド回路（各バッファに１つ）を必要とするが、パイプライン型アーキテクチャは、読出し或いは書込み回路毎に１つのサンプルアンドホールド回路しか必要としない。従ってパイプライン型アーキテクチャは、必要とする集積回路面積を削減することにより回路コストを削減することができる。
【０００６】
【発明が解決しようとする課題】
アナログ及びマルチビット／セルデータストリームに対して高帯域幅を実現すると共に、さらに少ない回路面積しか必要としないメモリアーキテクチャを有するメモリを提供する。
【０００７】
【課題を解決するための手段】
本発明によれば、不揮発性アナログメモリ或いは不揮発性マルチビット／セルメモリのためのメモリアーキテクチャは、多数の個別のメモリアレイ及び多数の読出し／書込みパイプラインを備える。多数の読出し／書込みパイプラインは、読出し回路並びにまた書込み回路を共有し、全体として各パイプラインの回路面積及びメモリの回路面積を削減する。ある実施例では、共有された書込み回路は、メモリに書込まれる値を表す入力信号と共に変化するプログラミング電圧を発生する。各パイプラインは、パイプラインが書込み動作を開始する際にプログラミング電圧をサンプリングするサンプルアンドホールド回路を備える。さらに書込み回路は、書込み動作を開始する際に各パイプラインの第２のサンプルアンドホールド回路がサンプリングするベリファイ電圧を発生することができる。ベリファイ電圧は、書込み動作のための目標閾値電圧を特定する。各パイプラインは選択されたメモリセルの閾値を変更するパルスを発生する際に、それ自身のサンプルアンドホールド回路からのプログラミング電圧を利用し、目標閾値電圧に到達し、書込み動作が終了したか否かを確定するベリファイサイクル中に、それ自身のサンプルアンドホールド回路からのベリファイ電圧を利用する。
【０００８】
別の実施例では、共有された読出し回路が、メモリセルのために許容された閾値電圧の範囲に渡って昇降する読出し信号を発生し、センス増幅器が選択されたメモリセルの導電率の変化を検出する際に、各パイプラインのセンス増幅器がサンプルアンドホールド回路或いはパイプラインのフリップフロップ又はラッチのような別の一時的記憶回路にクロック供給する。クロック入力がある場合、サンプルアンドホールド回路はその読出し信号に対応し、その読出し信号の電圧に関連するデータ値を示すアナログ信号を記録する。別の実施例では、記録された信号は読出し信号、読出し信号の変換形或いはマルチビットデジタル信号である。読出し信号をサンプリングするとき、記録された電圧は、選択されたメモリセルの閾値電圧に等しい。読出し信号の変換形をサンプリングすることにより、閾値電圧を直接、データ値に有効にマッピングすることができる。一組のフリップフロップ或いはラッチを用いてマルチビットデジタル信号をサンプリングすることにより、メモリセルから読出されたマルチビット値が直接供給され、付加的なアナログ／デジタル変換を必要としない。別法ではマルチビット／セルメモリはアナログ読出しプロセス（及びアナログ書込みプロセス）を用いるが、出力アナログ信号をデジタル形式に変換する（及びマルチビット入力信号をアナログ形式に変換する）。
【０００９】
【発明の実施の形態】
種々の図面において同一の参照符号は類似或いは同一の部材を示すために用いられる。
【００１０】
本発明の態様によれば、メモリアーキテクチャは多数の読出し／書込みパイプラインにおいて多数のメモリアレイを備える。多数のアレイは、デジタル画像及び高忠実度音楽の出力及び再生のようなメモリ応用例において高性能及び高スループットを実現する。メモリに必要とされる集積回路面積及び電力消費を低減するために、メモリは全てのアレイが共有する消去回路、書込み回路及び読出し回路を備える。これにより、各読出し／書込みパイプラインがもはや完全な個別の読出し回路或いは書込み回路を備えないため、集積回路面積が低減される。読出し／書込み回路が駆動或いはスイッチ切替えされる必要性がより少なくなり、同時に書込み動作を開始しないようにすることによりピークプログラミング電流が減少するため、電力消費が低減される。
【００１１】
図１は本発明のある実施例による不揮発性アナログメモリ１００のブロック図である。メモリ１００は、各読出し／書込みパイプライン１１０−１〜１１０−Ｎ内に不揮発性メモリセルの多数のアレイ１３０−１〜１３０−Ｎを備える。読出し／書込みパイプライン１１０−１〜１１０−Ｎ及びアレイ１３０−１〜１３０−Ｎは、ここではパイプライン１１０及びアレイ１３０と呼ばれる場合もある。図１は３つのそのようなパイプライン１１０を示すが、メモリ１１０は任意の数Ｎのパイプラインを備えることができる。配設されるパイプラインの数は同時に読出し或いは書込み動作メモリ１００の数を確定し、それによりメモリ１００の最大読出し及び書込み周波数或いはデータ伝送速度を支配する。より完全に以下に記載するように、タイミング回路１４０は、順次書込み動作及び出力動作において順次パイプライン１１０の動作を開始し、パイプライン１１０が同時に動作し、その動作を終了する。
【００１２】
各不揮発性メモリアレイ１３０は従来の不揮発性メモリアレイであってもよい。各メモリセル内に２値、アナログ値或いはマルチビットデジタル値を格納するためのそのようなメモリアレイが周知である。アレイ１３０はメモリセルの行及び列を備え、各メモリセルは、例えば単一のフローティングゲートトランジスタ、スプリットゲートトランジスタ或いは多数のトランジスタメモリセルである。本発明の典型的な実施例では以下に記載されるように、メモリ１００はフラッシュＥＥＰＲＯＭであり、各メモリセルは単一のＮチャネルフローティングゲートトランジスタからなる。アレイ１３０の行内のメモリセルのコントロールゲートは、その行に関連する行ラインに接続される。アレイ１３０の列内のメモリセルのドレインはその列に関連する列ラインに接続され、アレイ１３０のセクタ内のメモリセルのソースはそのセクタに関連するソースラインに接続される。典型的な実施例では、各セクタはメモリセルの多数の列を備えるが、別のメモリアーキテクチャでは異なる種類のセクタ、例えばメモリセルの１つ或いは多数の行を備えるセクタを用いる。
【００１３】
メモリアレイ１３０は、１つのアレイ１３０の消去、書込み及び読出し動作が、他のアレイ１３０の消去、書込み及び読出し動作に影響を与えないという点で独立している。各メモリアレイ１３０は行デコーダ１３２、列デコーダ１３４及びセンス増幅器回路１３６を備える（センス増幅器回路１３６は多数のセンス増幅器を備える場合がある）。各行デコーダ１３２は関連するアレイ１３０の行ラインを選択し、消去、書込み及び読出し動作中に、そのアレイ１３０の選択された行ライン及び選択されない行ラインにバイアス電圧を伝達する。各列デコーダ１３４は関連するアレイ１３０の列ラインを選択し、消去、書込み及び読出し動作中に、関連するアレイ１３０の選択された列ライン及び選択されない列ラインにバイアス電圧を伝達する。また列デコーダ１３４は読出し動作のために、関連するセンス増幅器回路１３６を関連するメモリアレイ１３０に接続する。全セクタ消去デコーダ１７２は適当なバイアス電圧をアレイ１３０の全セクタに対するソースラインに伝達する。センス増幅器回路及び行、列、消去デコーダは周知である。しかしながら以下により完全に記載されるように、センス増幅器回路１３６からの出力信号は、サンプルアンドホールド回路或いは他の一時的記憶回路にクロック供給或いはその回路をトリガし、センス増幅器回路は従来のセンス増幅器回路に加えてワンショット回路のような回路を含む場合もある。米国特許第５，６８７，１１５号は、そのような回路を例示しており、ここで全体を参照して本明細書の一部としている。
【００１４】
消去動作の場合、消去コントロール回路１７０は消去信号Ｖｅｒａｓｅ（典型的には消去中に約１２Ｖ）を発生し、デコーダ１７２がアレイ１３０の１つ或いはそれ以上のセクタを選択できるようにする。詳細にはデコーダ１７２は、消去信号Ｖｅｒａｓｅ及び消去のために選択された１つ或いはそれ以上のセクタを特定する１つ或いはそれ以上のアドレス信号を受信する。その後デコーダ１７２は消去信号Ｖｅｒａｓｅを選択されたセクタのソースラインに加え、選択されないセクタに関連するソースラインを接地する。行デコーダ１３２は、１つ或いはそれ以上の選択されたセクタを含むアレイの全ての行ラインを接地し、列デコーダ１３４により消去されるセクタに関連する全ての列ラインはフローティング状態にされる。消去コントロール回路１７０は消去信号Ｖｅｒａｓｅのための高電圧を発生する電圧発生器、典型的にはチャージポンプ及びいずれのセクタを消去するかを選択するためのコントロール回路を備える。
【００１５】
ここでは記録動作と呼ばれる場合もある書込み動作のシーケンスは、いくつかのメモリセルに一連の値を順次書込む。メモリ１００では、書込まれる値は、アナログデータ値或いはマルチビットデジタルデータ値の何れかを表すアナログ入力信号Ａｉｎのサンプリング値である。別法では、入力信号はデジタル信号であってもよい。再生動作は一連の値（或いはメモリ１００からのサンプリング値）を読出し、順次出力し、記録されたシーケンス（或いは信号）を再生する。本発明の一実施例では、メモリ１００は記録或いは再生中に互い違いに並行をなすパイプライン１１０−１〜１１０−Ｎを用いて、高い書込み或いは読出しデータ伝送速度を実現する。別の再生動作はパイプライン１１０の並行読出し動作を実行するが、メモリセルから読出された値をシリアルに変換する。
【００１６】
タイミング回路１４０がパイプライン１１０の動作を開始する。本発明の典型的な実施例では、タイミング回路１４０はＯＲゲート１４２及びリング状に接続されるＮ個のフリップフロップ１４４−１〜１４４−Ｎを備え、タイミング回路１４０がシフトレジスタとして動作するようになる。フリップフロップ１４４−１〜１４４−Ｎはそれぞれ読出し／書込みパイプライン１１０−１〜１１０−Ｎに対応し、出力信号ＳＲ１〜ＳＲＮの立ち上がりエッジで対応するパイプライン１１０の書込み動作を開始させる。メモリ１１０の書込み回路は、各パイプライン１１０の回路及びパイプライン１１０−１〜１１０−Ｎが共有する書込み電圧発生器１５０を備える。メモリ１１０では、書込み電圧発生器１５０は入力信号Ａｉｎからの２つの書込み信号Ｖｐｐ及びＶｖｆｙを発生する。書込み信号Ｖｐｐはプログラミング中に書込み回路がメモリセルのコントロールゲートに加えるプログラミング電圧を供給し、メモリセルの閾値電圧を変化させる。書込み信号Ｖｐｐの電圧は、入力信号Ａｉｎの現在のレベルに一対一対応する。典型的には、書込み電圧発生器１５０は、より高い閾値電圧が書込まれている際に、Ｖｐｐ用により高い電圧レベルを選択する。電圧Ｖｐｐを適当に選択することにより、正確なアナログ値を書込むためのプログラミング時間は、目標の閾値電圧と概ね無関係になる。こうして書込み分解能は閾値電圧の範囲に渡って一様になる。書込み信号Ｖｖｆｙは、メモリセルに書込まれるべき目標の閾値電圧に対応する電圧を有しており、書込み動作が停止した際に目標の閾値電圧が到達した時点を正確に確定するために用いられる。特に、以下に示すような対話式のプログラム−ベリファイ書込みプロセスは、メモリセルの変動の影響を最小限にする。別法では、刻時式書込みプロセスが特定時間後に書込みプロセスを停止し、書込み信号Ｖｖｆｙ或いは信号Ｖｖｆｙを発生又は保持するための回路を必要としない。この場合には、パイプライン毎に１つのサンプルアンドホールド回路で十分である。
【００１７】
本発明の典型的な実施例では、発生器１５０は、例えば３〜６Ｖの範囲にある入力信号Ａｉｎを、信号Ｖｐｐに対しては９〜１２Ｖの範囲に、また信号Ｖｖｆｙに対しては３〜６Ｖの範囲に線形にマッピングする電圧シフタを備える。アナログ或いはマルチビット／セルメモリの書込み回路のための電圧発生器は、米国特許第５，６８７，１１５号においてさらに詳細に記載される。
【００１８】
各パイプライン１１０の書込み回路は行デコーダ１３２、列デコーダ１３４、センス増幅器回路１３６、行ライン電圧選択回路１３８及びサンプルアンドホールド回路１２１並びに１２２を備える。マルチプレクサ１２３及び１２４がサンプルアンドホールド回路１２１及び１２２に接続され、それぞれサンプルアンドホールド回路１２１及び１２２に対するトリガ信号及び入力信号を選択する。書込み動作の場合、マルチプレクサ１２３は関連するフリップフロップ１４４の出力を選択し、両方のサンプルアンドホールド回路１２１及び１２２をトリガし、さらに入力選択回路１２４は信号Ｖｐｐ及びＶｖｆｙを選択し、その信号をサンプルアンドホールド回路１２１及び１２２の各入力端子に加える。関連するフリップフロップ１４４からの出力信号が変化するとき、サンプルアンドホールド回路１２１及び１２２は各書込み信号Ｖｐｐ及びＶｖｆｙの現在の電圧をサンプリングし、格納する。電圧選択回路１３８は、行デコーダ１３２が選択された行ラインに加える適当なバイアス電圧を選択するものであり、書込み中に選択回路１２６からの電圧を選択する。選択回路１２６は、以下に記載するような書込み動作中に、それぞれサンプルアンドホールド回路１２１及び１２２からの保管された選択信号ＶｐｐとＶｖｆｙとの間を入れ替わる。
【００１９】
図２はメモリ１００の記録プロセスに対するタイミング図である。最初に、信号ＲＥＳＥＴがフリップフロップ１４４をリセットし、メモリアレイ１３０が書込み動作の準備をする。ＥＥＰＲＯＭ、ＥＰＲＯＭ或いはフラッシュメモリのようなほとんどの不揮発性メモリの場合、書込み動作のための準備は、その情報が書込まれる記憶位置を消去することを伴う。記録を開始するために、信号ＲＥＳＥＴは解除され、ＯＲゲート１４２に対する入力ＥＮＡＢＬＥのパルス２０５が、クロック信号ＳＡＭＰＬＥＣＬＫの概ね１クロックサイクルの間、ハイに設定される。ＯＲゲート１４２はフリップフロップ１４４−１への入力信号としてＥＮＡＢＬＥパルス２０５を供給し、フリップフロップ１４４−１からの出力信号ＳＲ１は信号ＳＡＭＰＬＥＣＬＫの立ち上がりエッジ２１０においてハイになり、それが信号ＥＮＡＢＬＥのパルス２０５中に発生する。サンプリングクロックＳＡＭＰＬＥＣＬＫの次の立ち上がりエッジ２２０に応じて、フリップフロップ１４４−１は信号ＳＲ１を解除し、フリップフロップ１４４−２が信号ＳＲ２を設定する。その後パルスはフリップフロップ１４４−１から１４４−Ｎまで伝搬し、信号ＳＲ１〜ＳＲＮが、パイプライン１１０−１〜１１０−Ｎのサンプルアンドホールド回路１２１及び１２２を順次トリガする。その後各パイプライン１１０は異なる時間で書込み信号Ｖｐｐ及びＶｖｆｙのサンプリングを開始する。最後のフリップフロップ１４４−ＮはＯＲゲート１４２の入力端子に接続され、信号ＳＲ１が、信号ＳＲＮの後に再び設定されるようにする。記録プロセスは、信号ＲＥＳＥＴによりそのパルスがフリップフロップ１４４のリングを循環して伝搬するのを停止するまで、パイプライン方式においてサンプルアンドホールド回路１２１及び１２２を周期的にトリガすることにより書込み動作を開始し続ける。
【００２０】
書込み中、パイプライン１１０−１〜１１０−Ｎのサンプルアンドホールド回路１２１及び１２２は、対応する信号ＳＲ１〜ＳＲＮに応じて書込み信号Ｖｐｐ及びＶｖｆｙをサンプリングする。信号ＳＲ１が時間２１０で設定されるとき、パイプライン１１０−１のサンプルアンドホールド回路１２１及び１２２は、書込み信号Ｖｐｐ及びＶｖｆｙをサンプリングし、パイプライン１１０−１は、インターバル２１５中に対応する信号Ａｉｎの値のアレイ１３０−１のメモリセルへの書込みを開始する。信号ＳＲ２が時間２２０で設定されるとき、パイプライン１１０−２のサンプルアンドホールド回路１２１及び１２２が、書込み信号Ｖｐｐ及びＶｖｆｙをサンプリングし、パイプライン１１０−２がインターバル２２５中に対応する信号Ａｉｎの値のアレイ１３０−２のメモリセルへの書込みを開始する。各行電圧選択回路１３８は、マルチプレクサ１２６からの書込み信号Ｖｐｐ及びＶｖｆｙのサンプリングされた値を用いて、選択されたメモリセルの閾値電圧を目標となる閾値電圧に設定する書込みプロセスを実行する。目標となる閾値電圧は、書込み信号Ｖｐｐ及びＶｖｆｙがサンプリングされたときの入力信号の電圧を表すレベルである。
【００２１】
典型的な書込みプロセスは、ベリファイサイクルを用いてインターリーブされた一連のプログラミングパルスを発生する。各プログラミングパルス中に、マルチプレクサ１２６はサンプルアンドホールド回路１２１からのＶｐｐサンプルを選択し、行デコーダ１３２は、サンプリングされた電圧を、アレイ１３０の選択されたメモリセルを特定する入力アドレス信号に応じて選択される行ラインに加える。電圧Ｖｐｐは典型的には９〜１２Ｖの範囲にある。行デコーダ１３２は選択されない行ラインを接地する。列デコーダ１３４はプログラミング電圧Ｖｐｃ（典型的には５〜６Ｖ）を、選択されたメモリセルに接続される列ラインに加え、選択されない列ラインを接地する。デコーダ１７２は選択されないメモリセルを含むセクタのソースラインを接地する。プログラミングパルス中に選択されたメモリセルのコントロールゲート、ソース及びドレインに加えられる電圧を組み合わせることにより、選択されたメモリセルのフローティングゲートにチャネルホットエレクトロン注入が生じ、選択されたメモリセルの閾値電圧が増加する。
【００２２】
ベリファイサイクル中に、マルチプレクサ１２６はサンプルアンドホールド回路１２１からのＶｖｆｙサンプルを選択する。行デコーダ１３２は信号Ｖｖｆｙのサンプリングされたレベルを選択された行ラインに加え、選択されない行ラインを接地する。列デコーダ１３４は読出し電圧Ｖｒｃ（典型的には約１〜２Ｖ）を選択された列ラインに加え、センス増幅器１３６を選択された列ラインに接続する。列デコーダ１３４は選択されない列ラインを接地する。デコーダ１７２は選択されないメモリセルに接続されるソースラインを接地し続ける。プログラミングパルスが選択されたメモリセルの閾値電圧を信号Ｖｖｆｙのサンプリングされたレベルまで上昇させるとき、センス増幅器１３６はメモリセルが処理をしないベリファイサイクル中に信号を検出し、それを送出し、さらなるプログラミングパルスを停止する。プログラミングパルスは、さらにサンプリングされた電圧Ｖｐｐを選択された行ラインに加えるのを停止することによって、又は電圧Ｖｐｃを選択された列ラインに加えるのを停止することによって、或いはその両方によって停止されることができる。従ってプログラミングパルスはサンプリングされた電圧Ｖｖｆｙのレベルまで閾値電圧を上昇させ、その後停止される。パイプライン１１０に対する有効な書込み時間は、クロック信号ＳＡＭＰＬＥＣＬＫの周期のＮ倍であり、Ｎはパイプライン１１０の数である。従ってパイプラインの数は、パイプライン１１０当たりに必要な書込み時間及び所望の書込み周波数により選択することができる。例えば書込み時間Ｔｗが１０μｓの場合、６．４ＭＨｚのサンプリング速度を達成するために６４パイプラインが必要とされる。
【００２３】
パイプライン１１０−１〜１１０−Ｎは異なる時間で書込み動作を開始し、異なる終了段階で書込み動作を重畳する。これを許容するために、メモリアレイ１３０−１〜１３０−Ｎは、１つのパイプライン１１０において発生するソース、ドレイン及びコントロールゲート電圧が他のパイプライン１１０の電圧と干渉しないように区別される。本発明の態様に従えば、さらにメモリ１１０は単一の集積回路として製造される。別法では、メモリ１１０は１つ或いはそれ以上の記録用パイプラインをそれぞれ含む２つ或いはそれ以上の集積回路として製造することができる。例えば、Ｎ個の個別集積回路は、個別のシフトレジスタ及び論理回路を用いて互いに接続されることができる。
【００２４】
パイプライン型書込み動作の利点は、内部チャージポンプ回路により列デコーダ１３４に供給されるべき全ピークプログラミング電流が減少することである。特にメモリセルは、メモリセルの閾値電圧が目標となる閾値電圧と最も異なる場合に、最初のプログラミングパルス中の列デコーダ１３４からより多くのプログラミング電流（すなわちプログラミング電圧Ｖｐｃ）を消費する。その閾値電圧が目標となる閾値電圧に接近するに従って、プログラミング電流は著しく降下する。従って書込み動作がＮパイプラインにおいて同時に開始されるとき、パイプラインは、１つのパイプライン内を流れる最大電流ＩｍａｘのＮ倍のピーク電流を消費する。書込み動作を異なる時間で開始し、異なる終了段階における書込み動作を重畳することにより、ほとんどのパイプラインが最大電流Ｉｍａｘより著しく低い電流を流し、プログラミングされるメモリセルの最初の高プログラミング電流が分散され及び時間平均されるため、ピーク電流及び電源に関連するノイズスパイクが低減される。
【００２５】
典型的には不揮発性アナログメモリの読出しは書込みより速く、読出し動作を重畳させることなくメモリセルを順次読出しても、メモリセルからのアナログ値からの読出し或いは一連のメモリセルからのアナログ信号の再生には十分である。従ってパイプライン１１０は、メモリアレイ１３０−１〜１３０−Ｎから重畳せずに読出すために順次用いることができる。しかしながらパイプライン型或いは並行読出しを有する再生システムは、より高いサンプリング周波数を与えるか、或いはより遅い（及び通常より正確な）読出しプロセスを実現することができる。本発明の１つの態様に従えば、並行或いはパイプライン型読出し動作は、共有された読出し回路を用いることができ、読出し回路が全体として各パイプライン及び集積回路メモリのために必要とする回路面積を低減することができる。
【００２６】
パイプライン１１０の典型的な読出しプロセスは、選択されたメモリセルの導電率が変わるまで、選択されたメモリセルのコントロールゲート電圧を徐々に変化させる。導電率が変化するとき、コントロールゲート電圧は選択されたメモリセルの閾値電圧に概ね等しくなり、読出される値を表す出力電圧に変換されることができる。メモリ１００では、読出し回路はパイプライン１１０に対するコントロールゲート電圧を昇降する電圧昇降回路１６０を備える。図３に示される第１の典型的な再生動作では、パイプラインのバンク（１／２或いはそれ以外の分数）は、並行読出し動作を実行し、サンプルアンドホールド回路１２１に読込まれた読出し値を格納する。例えば本発明の一実施例では、メモリ１００は８個のパイプライン１１０を備え、４個からなる２つのバンクに分割される。パイプライン１１０の１つのバンクが読出しを実行する（例えばパイプライン１１０−５〜１１０−８）間、タイミング回路１４０は、別のバンクのパイプライン（例えばパイプライン１１０−１〜１１０−４）のサンプルアンドホールド回路１２１から以前に読出された値の出力を順次制御する。このアプローチは、サンプルクロックＳＡＭＰＬＥＣＬＫの周波数と同じ読出し出力速度を達成することにより、読出し出力速度における制限要因となる読出しアクセス時間を除去する。必要とされる読出し時間は、行ラインＲＣ遅延及びセンス増幅遅延を含んでいるが、読出し動作の待ち時間にのみ影響を与える。これによりデータは高クロック速度で読出されるようになる。
【００２７】
信号ＲＥＡＤが設定され、電圧昇降回路１６０が、メモリセル内に格納された情報を表す最小限の閾値電圧ＶＴｍｉｎよりわずかに低い電圧から、セル内に格納された情報を表す最大閾値電圧ＶＴｍａｘに向かって読出し信号Ｖｓｒを増加し始めるとき、典型的な再生回路が時間３００で動作を開始する。線形に増加する信号Ｖｓｒは、昇降回路１６０が信号Ｖｓｒを変化させることができる方法の一例に過ぎない。別法では昇降回路１６０は電圧ＶＴｍａｘ及びＶＴｍｉｎを含む範囲に渡って信号Ｖｓｒを単調に増加或いは減少させることができる。信号Ｖｓｒは、電圧ＶＴｍｉｎより低い電圧で開始し、電圧ＶＴｍａｘを超えて延在する電圧の範囲を有することが好ましい。一度信号Ｖｓｒがその範囲の最大値に到達すれば、昇降回路１６０は信号Ｖｓｒをその最小電圧に急速にリセットする。時間３１０では、その後信号Ｖｓｒが再び徐々に上昇する。時間３００と３１０との間では、各パイプライン１１０−１〜１１０−４は読出し動作を実行し、パイプライン１１０−５〜１１０−８はアイドル状態である。読出しを実行するバンクでは、電圧選択回路１３８及び関連する行デコーダ１３２が信号Ｖｓｒを選択し、その信号を関連するアレイ１３０の選択されたメモリセルに接続される行ラインに加える。読出しプロセスの場合、同じアドレス信号が各アレイ１３０（すなわち行及び列デコーダ１３２及び１３４）に同時に加えられることができ、全ての他の信号Ｖｓｒの昇降終了後に、各アレイ１３０に対するアドレス信号がインクリメントされる。選択されない行ラインは接地される。同時に列デコーダ１３４は選択されたメモリセルに接続される列ラインに、読出し電圧Ｖｒｃを加え、かつセンス増幅器１３６を接続する。読出しの場合、マルチプレクサ１２３がセンス増幅器１３６からのトリガ信号をサンプルアンドホールド回路１２１からのクロック端子に接続し、さらにマルチプレクサ１２４が読出し信号Ｖｓｒをサンプルアンドホールド回路１２１の入力に接続する。アレイ１３０内の選択されたメモリセルが導電率を変更するとき、関連するセンス増幅器１３６が関連するサンプルアンドホールド回路１２１を動作させ、その後サンプルアンドホールド回路１２１が信号Ｖｓｒの電圧を格納する。信号Ｖｓｒのサンプリングはインターバル３００〜３１０の間の任意の時間において生じることができる。サンプリングが特定のパイプライン１１０において生じる時間は、そのパイプラインから読出される値に依存する。
【００２８】
時間３１０まで、信号ＶｓｒはＶＴｍｉｎ及びＶＴｍａｘを含む範囲に渡って動作し、第１のバンクにおける各パイプライン１１０−１〜１１０−４はサンプルアンドホールド回路１２１に読出し値を格納している。再び昇降回路１６０は信号Ｖｓｒの電圧を増加し始め、時間３１０と３２０との間でパイプライン１１０−５〜１１０−８が読出し動作を実行することができる。時間３１０と３２０との間では、パイプライン１１０−１〜１１０−４は読出し動作を実行しないが、タイミング回路１４０がパイプライン１１０−１〜１１０−４から以前に読出した値の出力を制御する。詳細には、信号ＥＮＡＢＬＥのパルス３０５が設定され、フリップフロップ１４４−１が時間３１０で出力信号ＳＲ１を設定するようになる。信号ＲＥＡＤ及びＳＲ１が設定されるとき、パイプライン１１０−１のサンプルアンドホールド回路１２１は、マルチプレクサ１２６及びＡＮＤゲート１２８を介して出力信号Ａｏｕｔを供給する。信号ＳＡＭＰＬＥＣＬＫの次の周期では、信号ＳＲ１は解除され、信号ＳＲ２が設定される。信号ＲＥＡＤ及びＳＲ２が設定されるとき、パイプライン１１０−２のサンプルアンドホールド回路１２１は出力信号Ａｏｕｔを供給する。信号ＳＡＭＰＬＥＣＬＫの４つの周期では、全データがパイプライン１１０−１〜１１０−４からの出力であり、パイプライン１１０−５〜１１０−８は４つの読出し動作を終了する。時間３２０と３３０との間では、パイプライン１１０−１〜１１０−４がアレイ１３０−１〜１３０−４から次の組の値を読出し、パイプライン１１０−５〜１１０−８のサンプルアンドホールド回路１２１が信号Ａｏｕｔを供給する。
【００２９】
本発明の別の態様に従えば、サンプルアンドホールド回路１２２は基準メモリセルから読出された値をサンプリングすることができ、一方サンプルアンドホールド回路１２１は読出されたメモリセルの閾値電圧をサンプリングする。その後パイプライン１１０のサンプルアンドホールド回路１２１及び１２２の出力端子に接続される差動増幅器（図示せず）は、メモリセルから読出された値と基準セルから読出された基準値との間の差に応じて出力電圧Ａｏｕｔを発生することができる。差を用いて出力信号Ａｏｕｔを発生する場合、メモリアレイ１３０の性能における系統的変動は解消される。
【００３０】
図４は第２の典型的な読出しプロセスを示す。第２の読出しプロセスはサンプルアンドホールド回路１２１及び１２２の両方を用いる。図４の読出しプロセスは、信号ＲＥＡＤが設定され、昇降回路１６０が信号Ｖｓｒの電圧を増加し始めるときに、時間４００で開始される。時間４００と４１０との間のインターバル中に、信号Ｖｓｒは電圧ＶＴｍｉｎからＶＴｍａｘまで変化し、全てのパイプライン１１０が読出し動作を実行する。各アレイに加えられるアドレス信号は全て同じであることができ、各パイプライン１１０はアレイ１３０において同じ相対位置を有するメモリセルを読出すようになる。マルチプレクサ１２３がセンス増幅器１３６を選択し、サンプルアンドホールド回路１２１によりサンプリングをトリガし、サンプルアンドホールド回路１２２のトリガを停止する。マルチプレクサ１２４は読出し信号Ｖｓｒをサンプルアンドホールド回路１２１の入力端子に加える。従って読出し動作の結果はサンプルアンドホールド回路１２１に格納される。時間４１０では、第１組の読出し動作が終了し、アレイ１３０に加えられるアドレス信号がインクリメントされ、第２組の読出し動作が開始される。その後マルチプレクサ１２３はサンプルアンドホールド回路１２１のトリガを停止し、センス増幅器１３６を選択し、サンプルアンドホールド回路１２２をトリガする。マルチプレクサ１２４は読出し信号Ｖｓｒをサンプルアンドホールド回路１２２の入力端子に加える。こうして第２組の読出し動作は、サンプルアンドホールド回路１２２に読出された値を保管し、既にサンプルアンドホールド回路１２１内にある値を保存する。
【００３１】
第２組の読出し動作と同時に、第１組の読出し動作中に読出された値はサンプルアンドホールド回路１２１から出力される。詳細には、時間４１０の時点或いはその前に、信号ＥＮＡＢＬＥのパルスが設定され、出力動作を開始する。時間４００と４１０との間では、マルチプレクサ１２６がサンプルアンドホールド回路１２１からの値を選択する。関連するフリップフロップ１４４がＳＲ１〜ＳＲＮの関連する信号の１つを設定するとき、各ＡＮＤ１２８ゲートが関連するサンプルアンドホールド回路１２１からの選択された値を出力することができる。最初にフリップフロップ１４４−１がサンプルクロック信号ＳＡＭＰＬＥＣＬＫの立ち上がりエッジで信号ＳＲ１を設定し、パイプライン１１０−１が出力信号Ａｏｕｔを供給する。その後各信号ＳＡＭＰＬＥＣＬＫのサイクルにより次のフリップフロップ１４４が次のパイプライン１１０からの出力をイネーブルするようになる。
【００３２】
時間４２０までに第２組の読出し動作は終了し、第１組の読出し動作において読出された全ての値が出力されている。サンプルアンドホールド回路１２１及び１２２の役割は各パイプライン１１０において反転される。従って時間４２０と４３０との間では、サンプルアンドホールド回路１２１はアレイ１３０から読出された値を受信し、サンプルアンドホールド回路１２２は出力信号Ａｏｕｔを供給する。並行読出し動作の各組に対して、サンプルアンドホールド回路１２１及び１２２の役割を繰返し交代することにより一定データ流を保持することができる。別法では、時間４１０でサンプルアンドホールド回路１２１からの全てのサンプリングされた値が関連するサンプルアンドホールド回路１２２に伝送され、時間４１０と４２０との間で順次出力されることができる。サンプルアンドホールド回路１２２にサンプリングされた値を伝送することにより、時間４１０と４２０との間で実行される組の読出し動作に対するサンプルアンドホールド回路１２１は解放される。図３の再生プロセスより優れた図４の再生プロセスの利点は、図４のプロセスが、同じ一定情報出力速度を保持するために半分の数のパイプライン１１０しか必要としないという点である。しかしながら、書込みプロセスが読出しプロセスより遅くなる傾向があるため、典型的には書込み速度が、特定の情報流速度を保持するために必要とされるパイプラインの数を決定する際の支配的要因であり、第１のプロセスは読出しプロセスのためのより簡単なコントロール回路を許容することもできる。
【００３３】
図５Ａ及び図５Ｂは信号Ｖｓｒに対する別の波形を示しており、図３及び図４の読出しプロセスに適している。図３及び図４では、信号Ｖｓｒは遅い上昇勾配を有する。図５Ａの波形は電圧の遅い下降勾配（すなわち傾斜）を有する。図５Ａの信号Ｖｓｒを用いる場合、センス増幅器１３６は読出し信号Ｖｓｒの傾斜中に標的となるメモリセルの導通から非導通への変化を検出し、その変化に応じてセンス増幅器１３６はサンプルアンドホールド回路１２１或いは１２２をトリガする。図３及び図４に示される波形の場合、センス増幅器１３６は標的となるメモリセルの非導通から導通への変化を検出する。
【００３４】
図５Ｂの信号Ｖｓｒに対する波形は、除々に上昇する（低−高）勾配及び除々に下降する（高−低）勾配を有する。従って、センス増幅器１３６は非導通から導通への、さらには導通から非導通への選択されたメモリセルの変化を検出することができる。センス増幅器１３６はサンプルアンドホールド回路１２１をトリガし、非導通から導通への変化の場合の信号Ｖｓｒをサンプリングすることができ、サンプルアンドホールド回路１２２をトリガして、導通から非導通への変化の場合の信号Ｖｓｒをサンプリングすることができる。付加回路（図示せず）を加えて、２つのサンプリングされた電圧を平均化し、出力信号Ａｏｕｔを発生することができる。そのような平均化は、２つの変化間のあらゆるオフセット及びヒステリシスを排除或いは最小限にすることができる。
【００３５】
また図５Ｂは、パイプライン１１０の読出し動作の開始をトリガする別の再生プロセスを示す。例えば、再生プロセスは、信号Ｖｓｒの上昇勾配５１０の開始時点の時間５１１でパイプライン１１０−１の読出し動作を開始する。パイプライン１１０−１の場合の読出し動作は、信号Ｖｓｒの上昇及び下降勾配５１０及び５２０を通して継続され、時間５２１で終了する。時間５２１では、パイプライン１１０−１は、選択されたメモリセルが非導通から導通へ変化する際にサンプルアンドホールド回路１２１がサンプリングした電圧の平均値を出力し、選択されたメモリセルが導通から非導通へ変化する際にサンプルアンドホールド回路１２２がサンプリングした電圧の平均値を出力する。パイプライン１１０−２は、上昇勾配５１０開始後の時間５１２において読出し動作を開始し、降下勾配５２０及び上昇勾配５３０の一部の間読出し動作を継続し、時間５２２で動作を終了する。信号ＶｓｒがＶＴｍｉｎより上まで上昇した後にパイプライン１１０−２の読出し動作が開始されるため、パイプライン１１０−２において選択されたメモリセルは、選択されたメモリセルの閾値電圧により、時間５１２において導通するか、或いは非導通状態となる。従ってセンス増幅器１３６は、上昇勾配５１０或いは上昇勾配５３０における選択されたメモリセルの非導通−導通状態間の変化を観測する。傾斜５３０において変化が観測される場合には、以前の（恐らくスプリアスの）非導通−導通変化の場合にサンプルアンドホールド回路１２１がサンプリングしたあらゆる値は上書きされる。時間５２２ではパイプライン１１０−２が２つの変化においてサンプリングされた電圧の平均値を出力する。
【００３６】
パイプライン１１０に対する各読出し動作は、別のパイプライン１１０の以前の読出し動作の開始時点から時間ＤＴだけオフセットされる。延長された或いは連続的な再生動作の場合、インターバルＤＴは、読出し動作に必要とされる時間ＲＴをパイプライン１１０の数Ｎで割った値に概ね等しい。従ってＮ個のパイプラインはアイドル時間なしに読出し動作を周期的に実行することができる。パイプライン型読出しプロセスの利点は、サンプリング信号Ｖｓｒと信号Ａｏｕｔとしての出力との間の時間が、パイプライン１１０に渡ってより一様になるという点である。パイプライン１１０が並行して読出し動作を実行するとき、出力値を供給するための最後のパイプライン１１０はサンプリング値を最も長く保持しなければならない場合が多く、そのサンプリング値は他のパイプライン１１０からのサンプリング出力より劣化する場合がある。オフセット型の或いは互い違いの読出し動作の開始方法は、図５Ｂの波形を有する信号Ｖｓｒに制限されるわけではなく、図４及び図５Ａに示されるように信号Ｖｓｒが他の波形を有する際に用いることもできる。
【００３７】
上記読出し動作の場合、出力信号Ａｏｕｔは選択されたメモリセルから読出された閾値電圧である。閾値電圧が所望の出力である場合には、信号Ａｏｕｔはさらに変換する必要はなく出力として用いることができる。別法では、メモリセルの閾値と所望の出力アナログ信号の電圧範囲との間でマッピングを行い、電圧シフタ並びにまた増幅器のようなコンバータが信号Ａｏｕｔを必要に応じて変換することができる。この変換は典型的には、入力信号Ａｉｎから書込み信号Ｖｖｆｙを発生する際に書込み電圧発生器１５０が実行する電圧変換の逆である。別のメモリ実施例では、電圧昇降回路１６０が信号Ｖｓｒ及び信号Ｖｓｒに所望の変換を加えた結果である第２の読出し信号を発生する。この第２の読出し信号は、選択されたメモリを導電率が変化する際にサンプリングするために、サンプルアンドホールド回路１２１及び１２２の入力端子に接続されることができる。従って第２の読出し信号のサンプリングされた値は、信号Ａｏｕｔとしてサンプルアンドホールド回路１２１及び１２２から出力することができ、信号Ａｏｕｔは変換される必要はないであろう。
【００３８】
メモリ１００がメモリセルにアナログ値を格納する流れにおいて記載されてきたが、軽微な変更により、メモリ１００はメモリセル毎に多数ビットの情報を格納することができる。詳細には、電圧発生器１５０がデジタル−アナログコンバータ（ＤＡＣ）を備えるように変更され、多数ビットデジタル信号を受信し、多数ビットデジタル信号をアナログ信号Ａｉｎに変換することができるようになる。その後発生器１５０は、多数ビットデジタル信号をメモリセルに書込むための適当なプログラミング及びベリファイ電圧で書込み信号Ｖｐｐ及びＶｖｆｙを発生することができる。アナログ−デジタルコンバータ（図示せず）が、出力アナログ信号Ａｏｕｔを多数ビットデジタル信号に変換することができる。
【００３９】
図６は、本発明の別の実施例によるマルチビット／セルメモリ６００を示す。メモリ６００はメモリ１００と類似であり、Ｎ個の書込み／読出しパイプライン６１０を備え、各パイプラインが関連する行デコーダ１３２、列デコーダ１３４及びセンス増幅器１３６を含むメモリアレイ１３０を備える。アレイ１３０は、図１のメモリ１００に関して上記したような非揮発性メモリセルのアレイである。しかしながらメモリ６００はアレイ１３０を用いて、各メモリセル内に多数ビットのデジタル情報を格納する。メモリセル毎に多数のビットを収容するために、メモリ６００は、１つのメモリセルに書込まれる値を表すマルチビットデジタル信号Ｄｉｎを受信する書込み電圧発生器６５０を備える。信号Ｄｉｎから、発生器６００は、信号Ｄｉｎの値をメモリセルに書込むために適当なレベルの書込み信号Ｖｐｐ及びＶｖｆｙを発生する。各パイプライン６１０−１〜６１０−Ｎはサンプルアンドホールド回路１２１及び１２２を含み、それぞれメモリ１００に関連して上記したような書込み或いは記録動作のための信号Ｖｐｐ及びＶｖｆｙの値をサンプリングし保持する。
【００４０】
マルチビット／セルメモリ６００の記録動作は、大きなデジタル値を一連の小さなデジタル値として格納することができる。例えば、アレイ１３０の各メモリセルが４ビットの情報を格納できる場合、３２ビットデータ値は記憶のために８個のメモリセルを必要とする。記録動作は、８個のパイプライン１１０において８回の４ビット書込み動作を順次開始することができる。長い一連のサンプリング値が書込まれるアナログの場合と異なり、デジタル書込み動作は通常メモリのデータポートにより固定された大きさからなる。従ってクロック信号ＳＡＭＰＬＥＣＬＫの周期は、記録動作がいかなるパイプラインも再利用する必要がない場合には、必要とされる書込み時間をパイプライン１１０の数Ｎで割った値より短くすることができる。
【００４１】
読出し動作の場合、電圧昇降回路６６０が上記のような波形を有する読出し信号Ｖｓｒ及び信号Ｖｓｒの電圧に対応するデジタル信号ＣＴを発生する。典型的な実施例では、電圧昇降回路６６０は、カウンタに接続される入力ポートを有するデジタル−アナログコンバータ（ＤＡＣ）を備える。信号ＣＴはカウンタからの出力信号であり、信号ＶｓｒはＤＡＣからの出力信号である。１９９８年４月１日出願の米国特許出願第０９／０５３，７１６号は、マルチビット／セルメモリを読出すためのカウンタを含む読出し回路をさらに詳細に記載しており、全体を参照して本明細書の一部としている。カウンタはカウントアップ或いはカウントダウンし、信号Ｖｓｒの電圧を増減する。電圧昇降回路６６０は、読出し信号Ｖｓｒを、選択されたメモリセルに対する行ライン電圧として信号Ｖｓｒを選択するマルチプレクサ１３８に加える。電圧昇降回路６６０はカウント信号ＣＴをパイプライン６１０のフリップフロップ６２０に加える。別の実施例では、フリップフロップ６２０はラッチ或いは他のデジタル記憶素子に置き換えることができる。各パイプライン６１０のフリップフロップ６２０はデジタルカウント信号ＣＴを受信する入力データ端子、センス増幅器に接続されるクロック端子及び一組のＡＮＤゲート６２８に接続される出力データポートを備える。読出し動作の場合、行デコーダが信号Ｖｓｒを選択された行ラインに加え、デコーダ１７２がソースラインを接地し、さらに列デコーダが選択された列ラインに読出し信号Ｖｒｃを加える。センス増幅器１３６は、信号Ｖｓｒが、選択されたセルの導電率が変化するレベルである場合に検出する。選択されたセルが変化するとき、センス増幅器１３６は関連するフリップフロップ６２０にクロック供給し、フリップフロップ６２０が、選択されたメモリセルの閾値電圧に対応する信号ＣＴのデジタル値を記録する。信号ＲＥＡＤが設定される間に一組のフリップフロップ６２０からデジタル値を出力するために、タイミング回路１４０の関連するフリップフロップ１４４は、ＡＮＤゲート６２８がフリップフロップ６２０からのマルチビットデジタル値を、出力信号Ｄｏｕｔとして通過させる信号を設定する。別法では、パイプライン６１０の全て或いはいくつかが同時に、出力信号Ｄｏｕｔを構成する出力ビットであることができる。例えば、メモリセル毎に４ビットを格納する８個のパイプライン６１０は３２ビット出力信号Ｄｏｕｔを与えることができる。
【００４２】
図７は、本発明の上記実施例によるメモリに適したサンプルアンドホールド回路７００のブロック図を示す。サンプルアンドホールド回路７００は入力トランジスタ７１０、コンデンサ７２０、演算増幅器７３０及びワンショット回路７４０を備える。動作時に、サンプリングされる入力信号が入力端子ＩＮに加えられる。トランジスタ７１０がオンするとき、トランジスタ７１０により入力信号がコンデンサ７２０を充電或いは放電するようになる。演算増幅器７３０は出力端子ＯＵＴ上に、コンデンサ７２０上と同一の電圧を有する出力信号を与える。また増幅器７３０は端子ＯＵＴを介して生じるコンデンサ７２０の漏入出を防ぐ。ワンショット回路７４０はクロック端子ＣＬＯＣＫでクロック或いはトリガ信号を受信し、クロック信号の特定のエッジ、例えば立ち上がりエッジで、コンデンサ７２０内にサンプリングされた値を保持するためにトランジスタ７１０をオフするパルスを発生する。従ってサンプルアンドホールド回路７００は、センス増幅器１３６或いは関連するフリップフロップ１４４がトリガし、入力信号のサンプリングを生じるようにできるエッジトリガ型デバイスとして動作する。
【００４３】
本発明は特定の実施例を参照して記載してきたが、本記載は本発明の応用例の例示に過ぎず、制限しようとするものではない。詳細には、上記議論のほとんどが、フローティングゲートトランジスタの閾値電圧を増加することにより消去された状態からプログラミングされるＮチャネルフローティングゲートトランジスタを含むメモリセルを目的としてきたが、本発明の別の実施例はＰチャネルデバイスのような他の種類のデバイスを含み、メモリセルのプログラミングにより高閾値電圧を有する消去された状態からセルの閾値電圧を減少させるメモリを含む場合もある。さらに本発明の実施例は多くの書込み／読出しパイプラインが共有する書込み及び読出し回路を備えているが、本発明の別の実施例は読出し回路或いは書込み回路のみを共有しており、各パイプラインは完全な書込み回路或いは完全な読出し回路を備えている。開示された実施例の種々の他の適用例及び特徴の組み合わせは、請求の範囲により確定される本発明の範囲に含まれる。
【００４４】
【発明の効果】
上記のようにアナログ及びマルチビット／セルデータストリームに対して高帯域幅を実現すると共に、読出し回路並びにまた書込み回路を共有し、各パイプラインの回路面積を低減することにより、メモリ全体の回路面積を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるアナログメモリのブロック図である。
【図２】本発明の一実施例による記録プロセスのタイミング図である。
【図３】本発明の別の実施例による再生プロセスのタイミング図である。
【図４】本発明の別の実施例による再生プロセスのタイミング図である。
【図５】Ａ及びＢからなり、本発明の別の実施例による読出し動作に用いられる読出し信号のいくつかの波形を示す。
【図６】本発明の一実施例によるマルチビット／セルメモリのブロック図である。
【図７】図１及び図６のメモリに適したサンプルアンドホールド回路を示す。
【符号の説明】
１００  メモリ
１１０  パイプライン
１１０−１〜１１０−Ｎ  読出し／書込みパイプライン
１２１、１２２  サンプルアンドホールド回路
１２３、１２４、１２６  マルチプレクサ
１２８  ＡＮＤゲート
１３０  メモリアレイ
１３０−１〜１３０−Ｎ  メモリアレイ
１３２  行デコーダ
１３４  列デコーダ
１３６  センス増幅器回路
１３８  行ライン電圧選択回路
１４０  タイミング回路
１４２  ＯＲゲート
１４４−１〜１４４−Ｎ  フリップフロップ回路
１５０  書込み電圧発生器
１６０  電圧昇降回路
１７０  消去コントロール回路
１７２  全セクタ消去デコーダ
２０５、３０５  ＥＮＡＢＬＥパルス
２１０、２２０、３００、３１０、４００、４１０、４２０、５１１、５１２、５２１、５２２  時間
２１５、２２５  インターバル
５１０、５３０  上昇勾配
５２０  下降勾配
６００  メモリ
６１０  読出し／書込みパイプライン
６２０  フリップフロップ回路
６２８  ＡＮＤゲート
６５０  書込み電圧発生器
６６０  電圧昇降回路
７００  サンプルアンドホールド回路
７１０  入力トランジスタ
７２０  コンデンサ
７３０  演算増幅器
７４０  ワンショット回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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