(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層に形成された第１導電型高濃度層および受光部と、前記半導体エピタキシャル層表面から前記第１導電型高濃度層の深さまで形成された受光部分離用の第２導電型のチャネルストップ領域とを有し、前記第１導電型高濃度層の不純物濃度が前記半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の光電変換素子。
【請求項２】
前記第１導電型高濃度層は、前記半導体エピタキシャル層に形成された受光部の基板側に近接配置されている請求項１記載の光電変換素子。
【請求項３】
前記第１導電型高濃度層および受光部の両側に、前記チャネルストップ領域が設けられている請求項１又は２記載の光電変換素子。
【請求項４】
前記チャネルストップ領域が、前記第１導電型高濃度層および受光部に接している請求項１から３のいずれか一項に記載の光電変換素子。
【請求項５】
前記第１導電型高濃度層は、前記半導体エピタキシャル層に第１導電型の不純物をイオン注入して形成されたものである請求項１から４のいずれか一項に記載の光電変換素子。
【請求項６】
第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の第１の半導体エピタキシャル層と、第１の半導体エピタキシャル層上に形成された第１導電型の第２の半導体エピタキシャル層と、第２の半導体エピタキシャル層に形成された受光部を有し、第２の半導体エピタキシャル層の不純物濃度が第１の半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の光電変換素子。
【請求項７】
第２の半導体エピタキシャル層に、受光部分離用の第２導電型のチャネルストップ領域を有し、前記チャネルストップ領域間に第２の半導体エピタキシャル層の少なくとも一部の領域および受光部が配置されている請求項６記載の光電変換素子。
【請求項８】
第２の半導体エピタキシャル層は、前記チャネルストップ領域の基板側を完全に覆っている請求項７記載の光電変換素子。
【請求項９】
前記半導体エピタキシャル層または第１の半導体エピタキシャル層の不純物濃度が１×１０14ｃｍ-3以下である請求項１から８のいずれか一項に記載の光電変換素子。
【請求項１０】
第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層に形成された第１導電型高濃度層および受光部と、転送電極、前記半導体エピタキシャル層に形成された第２導電型ウェル領域および第１導電型転送チャネル領域を有する転送レジスタ部とを有し、前記第１導電型高濃度層の不純物濃度が前記半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の固体撮像素子。
【請求項１１】
前記第１導電型高濃度層は、前記半導体エピタキシャル層に形成された受光部の基板側に近接配置されている請求項１０記載の固体撮像素子。
【請求項１２】
前記第１導電型高濃度層は、前記第２導電型ウェル領域間に配置されている請求項１０又は１１記載の固体撮像素子。
【請求項１３】
前記第１導電型高濃度層は、前記第２導電型ウェル領域の転送電荷に対するポテンシャルが最大となる深さに少なくとも配置されている請求項１０、１１又は１２記載の固体撮像素子。
【請求項１４】
第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の第１の半導体エピタキシャル層と、第１の半導体エピタキシャル層上に形成された第１導電型の第２の半導体エピタキシャル層と、第２の半導体エピタキシャル層に形成された受光部と、転送電極、第２の半導体エピタキシャル層に形成された第２導電型ウェル領域および第１導電型の転送チャネル領域を有する転送レジスタ部とを有し、第２の半導体エピタキシャル層の不純物濃度が第１の半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の固体撮像素子。
【請求項１５】
第２の半導体エピタキシャル層は、前記第２導電型ウェル領域間にて、前記第２導電型ウェル領域の転送電荷に対するポテンシャルが最大値となる深さに少なくとも位置している請求項１４記載のオーバーフロードレイン方式の固体撮像素子。
【請求項１６】
第２の半導体エピタキシャル層は、前記第２導電型ウェル領域の基板側を完全に覆っている請求項１４記載の固体撮像素子。
【請求項１７】
前記半導体エピタキシャル層または第１の半導体エピタキシャル層の不純物濃度が１×１０14ｃｍ-3以下である請求項１０から１６のいずれか一項に記載の固体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電変換素子および固体撮像素子に関し、特に、残像を発生させずに読み出しゲート電圧および引き抜き電圧の増大が抑制されたＣＣＤ固体撮像素子に関する。
【０００２】
【従来の技術】
光電変換素子として、受光部での余剰電荷を基板側に排出するようにした、いわゆる縦型オーバーフロードレイン方式の光電変換素子が知られている。
【０００３】
この縦型オーバーフロードレイン方式の光電変換素子を用いた固体撮像素子において、オーバーフローバリアを深く形成して感度を向上させる目的で、第１導電型半導体基板に、オーバーフローバリア領域となる第２導電型半導体領域を形成し、その後第１導電型半導体基板上に所望の波長域の光が十分吸収され得る厚さで真性または第１導電型または第２導電型の半導体エピタキシャル層を形成し、この半導体エピタキシャル層に受光部を形成した構成が特開平９−３３１０５８に開示されている。
【０００４】
以下に図を用いて従来構造について説明する。図１１に従来の光電変換素子の受光部の断面図を示す。ｎ型半導体基板２にｐ型不純物によるオーバーフローバリア領域３が形成され、ｎ型半導体基板２上にここでは低濃度でｎ型の半導体エピタキシャル層４が形成されている。さらに、半導体エピタキシャル層４には、隣接画素への信号電荷の流出を防ぐ高濃度のｐ型のチャネルストップ領域６、並びに電荷蓄積領域７及び高濃度のｐ型半導体領域８からなる受光部１が形成されている。また、基板表面の受光部１を除く領域には遮光膜１０が形成され、半導体エピタキシャル層４と遮光膜１０の間には絶縁膜９が形成されている。なお、図中には示していないが、受光部１には隣接して、受光部１の蓄積電荷を出力部もしくは電荷転送部に読み出すための読み出しゲートが形成されている。
【０００５】
【発明が解決しようとする課題】
近年、素子寸法の縮小とともにチャネルストップ領域６の間隔Ｗは狭まっており、また長波長領域の感度を向上させるため、半導体エピタキシャル層４の膜厚を厚くする傾向にある。
【０００６】
図１２は、図１１のｃ−ｃ’断面における深さ方向の電位分布（ポテンシャル分布）を示したものである。図１２（ａ）は基板電圧が小さい場合、（ｂ）は蓄積電荷を基板に引き抜くために基板電圧を大きくした場合を示す。また、図中の実線１１は、Ｗが縮小された場合の電子の感じるポテンシャルを示し、破線１２はＷが大きい場合の電子の感じるポテンシャルを示す。
【０００７】
図１２（ａ）に示されるように、従来構造を用いた場合、Ｗの縮小により深さ方向のポテンシャル分布にポテンシャルピーク１４が現れる。原因は図１１のチャネルストップ領域６からの横方向の空乏層の広がりによって電位が低下したためである。このポテンシャルピーク１４の電位は、半導体エピタキシャル層４の不純物濃度が小さいほど低くなり、素子の感度およびブルーミング特性が劣化する。また、Ｗが大きくポテンシャルピーク１４が無い場合はオーバーフローバリアピーク１３より浅いところで生成された電荷は蓄積電荷１５に加わるが、これに対してＷが小さくポテンシャルピーク１４が存在する場合は、ポテンシャルピーク１４とオーバーフローバリアピーク１３との間で生成された電子は蓄積電荷１６に加わる。ポテンシャルピーク１４がオーバーフローバリアピーク１３よりも低い場合、ポテンシャルピーク１４とオーバーフローバリアピーク１３との間の電荷蓄積領域（蓄積電荷１６の領域）に電子が蓄積され、そのポテンシャルがポテンシャルピーク１４と同電位になるとポテンシャルピーク１４とオーバーフローバリアピーク１３との間で生成された電子も蓄積電荷１５に加わるようになる。しかし、ポテンシャルピーク１４があると、受光部の信号電荷を読み出す時に蓄積電荷１６は受光部１に取り残される。よってその分だけ信号電荷が減少する。また、この取り残された電荷は、熱電子放出によって時間が経つとともに電荷蓄積領域７に流入し、再生画面上では残像となって現れる。また、ポテンシャルピーク１４を無くすためにエピタキシャル層４の不純物濃度を高濃度にすると電荷蓄積領域７の空乏化時の電位が上昇するため、受光部の信号電荷を読み出す際の読み出しゲート電圧が上昇する。
【０００８】
一方、Ｗが大きい場合は、半導体エピタキシャル層４の不純物濃度を薄くするに従い基板に蓄積電荷を引き抜く際の基板電圧は小さくなる傾向がある。しかし、これに対してＷが小さい場合は、図１２（ｂ）に示すように、基板電圧の増大によりオーバーフローバリアピークが消えた後でもポテンシャルピーク１４が残るため残留電荷２３が残り、ポテンシャルピーク１４を消すためにより大きい電圧を基板に加える必要がある。そのため、Ｗが大きい場合に比べ引き抜き電圧は増大する。また、前述したようにポテンシャルピーク１４を無くすために半導体エピタキシャル層４の不純物濃度を高濃度にすると受光部の信号電荷を読み出す際の読み出しゲート電圧が上昇する。
【０００９】
そこで本発明の目的は、上記課題に鑑み、半導体エピタキシャル層を用いてオーバーフローバリア領域を深く位置するように構成され、素子寸法が縮小化された光電変換素子及び固体撮像素子において、ポテンシャルピーク１４の発生を効果的に抑制することで、残像を発生させずに読み出しゲート電圧および引き抜き電圧の増大を抑制することにある。
【００１０】
【課題を解決するための手段】
本発明は、第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層に形成された第１導電型高濃度層および受光部と、前記半導体エピタキシャル層表面から前記第１導電型高濃度層の深さまで形成された受光部分離用の第２導電型のチャネルストップ領域とを有し、前記第１導電型高濃度層の不純物濃度が前記半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の光電変換素子に関する。
【００１１】
また本発明は、第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の第１の半導体エピタキシャル層と、第１の半導体エピタキシャル層上に形成された第１導電型の第２の半導体エピタキシャル層と、第２の半導体エピタキシャル層に形成された受光部を有し、第２の半導体エピタキシャル層の不純物濃度が第１の半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の光電変換素子に関する。
【００１２】
また本発明は、第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層に形成された第１導電型高濃度層および受光部と、転送電極、前記半導体エピタキシャル層に形成された第２導電型ウェル領域および第１導電型転送チャネル領域を有する転送レジスタ部とを有し、前記第１導電型高濃度層の不純物濃度が前記半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の固体撮像素子に関する。
【００１３】
また本発明は、第１導電型半導体基板と、第１導電型半導体基板にオーバーフローバリアとして形成された第２導電型半導体領域と、第１導電型半導体基板上に形成された真性または第１導電型または第２導電型の第１の半導体エピタキシャル層と、第１の半導体エピタキシャル層上に形成された第１導電型の第２の半導体エピタキシャル層と、第２の半導体エピタキシャル層に形成された受光部と、転送電極、第２の半導体エピタキシャル層に形成された第２導電型ウェル領域および第１導電型の転送チャネル領域を有する転送レジスタ部とを有し、第２の半導体エピタキシャル層の不純物濃度が第１の半導体エピタキシャル層の不純物濃度よりも高いことを特徴とするオーバーフロードレイン方式の固体撮像素子に関する。
【００１４】
上述した構造にすることにより、チャネルストップ領域や第２導電型ウェル領域周辺の第１導電型の不純物濃度が高まり、チャネルストップ領域や第２導電型ウェル領域の空乏層の広がりによる電位の低下が抑えられ、ポテンシャルピークの発生を抑制することができる。これによって、読み出しゲート電圧および引き抜き電圧の増大を抑制し、残像の発生を抑制することができる。
【００１５】
【発明の実施の形態】
第１の実施の形態
本発明の第１の実施の形態について図面を参照して説明する。図１に、本発明による縦型オーバーフロードレイン構造を持つ光電変換素子の第１の実施の形態の断面構成図を示す。
【００１６】
ｎ型半導体基板２にはｐ型のオーバーフローバリア領域３が形成され、このｎ型半導体基板２上に低濃度でここではｎ型の半導体エピタキシャル層４が形成されている。この半導体エピタキシャル層４には、ｎ型高濃度層５と、チャネルストップ領域６と、高濃度のｐ型半導体領域８及び電荷蓄積領域７で構成される受光部１とが形成されている。また、この半導体エピタキシャル層の表面には絶縁膜９が形成され、この絶縁膜表面の受光部を除く領域に遮光膜１０が形成されている。
【００１７】
この構成において、ｎ型高濃度層５は、ｐ型半導体領域８及び電荷蓄積領域７で構成される受光部１の下方（基板側）に近接配置され、受光部１とともにチャネルストップ領域６の間に形成されている。また、ｎ型高濃度層５の不純物濃度は、１×１０14ｃｍ-3から１×１０15ｃｍ-3が好ましく、半導体エピタキシャル層４の不純物濃度は１×１０14ｃｍ-3以下であることが好ましい。
【００１８】
なお、図中には示していないが、受光部には蓄積電荷を電荷転送部もしくは出力部に転送するための読み出しゲートが形成されている。
【００１９】
次に、図２を参照しながら、本発明の光電変換素子の第１の実施の形態の製造方法を説明する。
【００２０】
まず、図２（ａ）に示すように、ｎ型半導体基板２（ここではｎ型不純物をドープしたシリコン基板）に、ｐ型不純物（たとえばホウ素）をイオン注入してオーバーフローバリア領域３を形成する。このｐ型不純物領域３はオーバーフローバリアを形成し、オーバーフローバリアの高さは主にそのドーズ量に依存する。基板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバーフローバリアを形成するためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から１×１０12ｃｍ-2であることが好ましい。
【００２１】
オーバーフローバリア領域３の形成後、図２（ｂ）に示すように、ｎ型半導体基板２全面にシリコンのエピタキシャル成長を行い半導体エピタキシャル層４を形成する。半導体エピタキシャル層４は、真性、ｎ型、ｐ型のいすれでもよいがここではｎ型としている。半導体エピタキシャル層４の不純物濃度は、電子シャッター機能により蓄積電荷を基板に引き抜く際の基板電圧、および読み出しゲート電圧に影響を与え、素子特性の点から１×１０14ｃｍ-3以下が好ましい。また、半導体エピタキシャル層４の膜厚は、オーバーフローバリア領域３のエピタキシャル層４表面からの深さが所望の波長域の感度が得られるように設定する。
【００２２】
次に、図２（ｃ）に示すように、半導体エピタキシャル層４上にパターニングされた第１のフォトレジスト層１７を形成し、この第１のフォトレジスト層１７をマスクにして半導体エピタキシャル層４にｐ型不純物を注入してチャネルストップ領域６を形成する。チャネルストップ領域６は、隣接画素および受光部１以外の領域と受光部１を分離する役割をもつ。イオン注入後、第１のフォトレジスト層１７は除去する。
【００２３】
次に、図２（ｄ）に示すように、半導体エピタキシャル層４上にパターニングされた第２のフォトレジスト層１８を形成し、この第２のフォトレジスト層１８をマスクにして半導体エピタキシャル層４にｎ型不純物を高エネルギーでイオン注入してｎ型高濃度層５を形成し、次にｎ型高濃度層５よりも低エネルギーでｎ型不純物をイオン注入して電荷蓄積領域７を形成する。さらに、第２のフォトレジスト層１８をマスクにして、ｐ型不純物を高ドーズ量注入することにより、高濃度のｐ型半導体領域８を形成する。この高濃度のｐ型半導体領域８は界面準位に起因した暗電流を低減する役割をもつ。ｎ型の高濃度層５の不純物濃度は１×１０14ｃｍ-3から１×１０15ｃｍ-3とすることが好ましく、少なくとも半導体エピタキシャル層４よりも高濃度にする。イオン注入後、第２のフォトレジスト層１８は除去する。
【００２４】
次に、図２（ｅ）に示すように、絶縁膜９、ここではシリコン酸化膜を成膜し、受光部を除く表面に遮光膜１０を形成する。遮光膜にはタングステンやアルミニウムなどの金属膜を用いることができる。
【００２５】
以上の製造方法により、本発明の光電変換素子の第１の実施の形態の構造を形成することができる。
【００２６】
以上のように形成された本発明の光電変換素子は、従来構造と異なりチャネルストップ領域６間にｎ型の高濃度層５が形成されており、従来構造よりもチャネルストップ領域６周辺のｎ型不純物領域の濃度が高くなっている。
【００２７】
図３に、図１のａ−ａ’断面における深さ方向の電位分布（ポテンシャル分布）を示す。図３（ａ）は基板電圧が小さい場合、（ｂ）は蓄積電荷を基板に引き抜くために基板電圧を大きくした場合を示す。図中の実線２１は、本発明の構造において電子の感じるポテンシャルを示し、破線１１は、ｎ型高濃度層５を有しない従来の構造において電子の感じるポテンシャルを示す。
【００２８】
図３（ａ）に示されるように、チャネルストップ領域６の空乏層の広がりによって従来構造（破線）で発生していたポテンシャルピーク１４は、本発明の構造では消えているのがわかる。そのため、受光部１への光の入射によりオーバーフローバリアピーク１３よりも浅いところで生成された電子は全て蓄積電荷２２に加わる。さらに、受光部の信号電荷を読み出す時に、受光部１の蓄積電荷を電荷蓄積部７に残すことなく読み出すことができ残像の発生を抑制することができる。
【００２９】
また、図３（ｂ）に示すように、従来構造ではＷが小さい場合、基板電圧の増大によりオーバーフローバリアピークが消えた後でもポテンシャルピーク１４が残るために残留電荷２３が残り、ポテンシャルピーク１４を消すためにより大きな基板電圧が必要であった。これに対し、本発明ではポテンシャルピーク１４の発生が抑制されるため、引き抜き電圧は従来構造において必要な電圧より低いものでよい。
【００３０】
第２の実施の形態
本発明の第２の実施の形態について図面を参照して説明する。図４に、本発明による縦型オーバーフロードレイン構造を持つ光電変換素子の第２の実施の形態の断面構成図を示す。
【００３１】
ｎ型半導体基板２にはｐ型のオーバーフローバリア領域３が形成され、このｎ型半導体基板２上に低濃度でここではｎ型の第１の半導体エピタキシャル層１９が形成されている。
【００３２】
さらに、第１の半導体エピタキシャル層１９上には、ｎ型で不純物濃度が第１の半導体エピタキシャル層１９よりも高濃度の第２の半導体エピタキシャル層２０が形成されている。この第２の半導体エピタキシャル層２０には、チャネルストップ領域６と、高濃度のｐ型半導体領域８及び電荷蓄積領域７で構成される受光部１とが形成されている。また、この第２の半導体エピタキシャル層の表面には絶縁膜９が形成され、この絶縁膜表面の受光部を除く領域に遮光膜１０が形成されている。
【００３３】
この構成において、第２の半導体エピタキシャル層は、チャネルストップ領域の基板側を完全に覆っており、その不純物濃度は、１×１０14ｃｍ-3から１×１０15ｃｍ-3が好ましい。また、第１の半導体エピタキシャル層の不純物濃度は１×１０14ｃｍ-3以下であることが好ましい。
【００３４】
次に、図５を参照しながら、本発明の光電変換素子の第２の実施の形態の製造方法を説明する。
【００３５】
まず、図５（ａ）に示すように、ｎ型半導体基板２にｐ型不純物をイオン注入してオーバーフローバリア領域３を形成する。基板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバーフローバリアを形成するためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から１×１０12ｃｍ-2であることが好ましい。
【００３６】
次に、図５（ｂ）に示すように、ｎ型半導体基板２全面にシリコンのエピタキシャル成長を行い、第１の半導体エピタキシャル層１９を形成する。第１の半導体エピタキシャル層１９は、真性、ｎ型、ｐ型のいずれでもよいがここではｎ型としている。第１の半導体エピタキシャル層１９の不純物濃度は１×１０14ｃｍ-3以下が好ましい。
【００３７】
さらに、第１の半導体エピタキシャル層１９全面にシリコンのエピタキシャル成長を行い第２の半導体エピタキシャル層２０を形成する。第２の半導体エピタキシャル層２０は、ｎ型で第１の半導体エピタキシャル層１９よりも不純物濃度を高くする。この不純物濃度の高い第２の半導体エピタキシャル層２０は、前述した第１の実施の形態のｎ型の高濃度層５の効果と同様な効果を示す。第１の半導体エピタキシャル層１９と第２の半導体エピタキシャル層２０の膜厚の合計は、オーバーフローバリア領域３の第２の半導体エピタキシャル層２０表面からの深さが所望の波長域の感度が得られるように設定する。また、第２の半導体エピタキシャル層２０は、少なくともその一部が後に形成するチャネルストップ領域６間に位置するように、或いはチャネルストップ領域６の下部（基板側）を完全に覆うことができるようにその厚さを設定することが好ましい。
【００３８】
次に、図５（ｃ）に示すように、第１の実施の形態の製造方法と同様の方法で第２の半導体エピタキシャル層２０に、チャネルストップ領域６、電荷蓄積部７、高濃度のｐ型半導体領域８、絶縁膜９及び遮光膜１０を形成して本発明の光電変換素子の第２の実施の形態の構成が形成できる。但し、チャネルストップ領域６の形成において、その下部（基板側）が第２の半導体エピタキシャル領域に覆われるようにする場合は、第１の半導体エピタキシャル領域に達しないように形成する。
【００３９】
第２の実施の形態においても、第１の実施の形態と同様に、チャネルストップ領域６周辺のｎ型不純物濃度が高くなっているため、深さ方向の電位分布において、図３（ａ）及び（ｂ）に示されるようにポテンシャルピークの発生が抑制される。
【００４０】
第３の実施の形態
本発明の光電変換素子をインターライン転送型ＣＣＤ固体撮像素子に用いた場合について図６から図１０を用いて説明する。
【００４１】
図６に、本発明の固体撮像素子の一実施形態の構成断面図を示す。ｎ型半導体基板２にはｐ型のオーバーフローバリア領域３が形成され、このｎ型半導体基板２上に低濃度でここではｎ型の半導体エピタキシャル層４が形成されている。この半導体エピタキシャル層４には、ｎ型の高濃度層５と、転送電極３１及びｐ型半導体ウェル領域２６及びｎ型の転送チャネル領域２７で構成される垂直転送レジスタ部２４と、ｎ型の電荷蓄積領域７及び高濃度のｐ型半導体領域８で構成される受光部１と、転送電極３１及びｐ型半導体領域２８で構成される、電荷蓄積領域７から垂直転送レジスタ２４への電荷転送を行う読み出しゲート部２５と、ｐ型のチャネルストップ領域２９が形成されている。また、半導体エピタキシャル層４の表面にはゲート絶縁膜３０が形成され、その上に転送電極３１が形成され、さらに層間絶縁膜３２を介して、光受光部を除く領域に遮光膜１０が形成されている。すなわち、転送電極３１と半導体エピタキシャル層４の間にはゲート絶縁膜３０が、転送電極３１と遮光膜１０の間には層間絶縁膜３２が形成されている。
【００４２】
この構成において、ｎ型高濃度層５は、ｐ型半導体領域８及び電荷蓄積領域７で構成される受光部１の下方（基板側）に近接配置され、ｐ型半導体ウェル領域２６の間に形成されている。ｎ型高濃度層５は、ｐ型半導体ウェル領域内の転送電荷に対するポテンシャルが最大となる深さに少なくとも配置されてることが好ましい。また、ｎ型高濃度層５の不純物濃度は、１×１０14ｃｍ-3から１×１０15ｃｍ-3が好ましく、半導体エピタキシャル層４の不純物濃度は１×１０14ｃｍ-3以下であることが好ましい。
【００４３】
次に、図７を用いて、本発明の固体撮像素子の一実施形態の製造方法を説明する。
【００４４】
まず、図７（ａ）に示すように、ｎ型半導体基板２にｐ型不純物をイオン注入してオーバーフローバリア領域３を形成する。基板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバーフローバリアを形成するためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から１×１０12ｃｍ-2であることが好ましい。
【００４５】
次に、図７（ｂ）に示すように、ｎ型半導体基板２全面にシリコンのエピタキシャル成長を行い、半導体エピタキシャル層４を形成する。半導体エピタキシャル層４の膜厚、濃度、導電型は第１の実施の形態と同様である。
【００４６】
次に、図７（ｃ）に示すように、半導体エピタキシャル層４にパターニングされた第１のフォトレジスト層３４を形成し、この第１のフォトレジスト層３４をマスクにして半導体エピタキシャル層４にｐ型不純物をイオン注入することによりｐ型ウェル領域２６を形成する。さらに、第１のフォトレジスト層３４をマスクにして半導体エピタキシャル層４にｎ型不純物をイオン注入することにより転送チャネル領域２７を形成する。イオン注入後、第１のフォトレジスト層３４は除去する。
【００４７】
次に、図７（ｄ）に示すように、半導体エピタキシャル層４にパターニングされた第２のフォトレジスト層３５を形成し、この第２のフォトレジスト層３５をマスクにして半導体エピタキシャル層４にｎ型不純物をイオン注入してｎ型高濃度層５を形成する。イオン注入後、第２のフォトレジスト層３５は除去する。
【００４８】
その後、同様にイオン注入を行って、チャネルストップ領域２９、ｐ型半導体領域２８、電荷蓄積領域７、高濃度のｐ型半導体領域８を形成する。さらに、常法により、ゲート絶縁膜３０、転送電極３１、層間絶縁膜３２、遮光膜１０を形成して本発明の固体撮像素子の構成ができる。
【００４９】
インターライン転送型ＣＣＤ固体撮像素子においては、ｐ型ウェル領域２６は、水平方向の画素分離の役割も担っており、画素の縮小化に伴いｐ型ウェル領域２６間の距離Ｗは小さくなっている。
【００５０】
図６のｂ−ｂ’断面の電位分布を図８に示す。ｐ型ウェル領域２６にはポテンシャルピーク３３がある。ｎ型高濃度層５の無い従来構造ではｐ型ウェル領域２６から受光部１への方向、すなわち横方向に延びる空乏層の広がりにより、ポテンシャルピーク３３に引かれて受光部１周辺のポテンシャルが高くなる。そのため、受光部１の深さ方向の電位分布には前述の図３（ａ）に示すような電位分布（破線）におけるポテンシャルピーク１４が現れ、残像および引き抜き電圧増大の原因となる。
【００５１】
本発明では、ｎ型の高濃度層５は、ｐ型ウェル領域２６の間において、ｐ型ウェル領域２６の転送電荷に対するポテンシャルが最大となる（ポテンシャルピーク３３）の深さに少なくとも位置するようにその深さを含む領域に形成することが好ましい。これにより、ｐ型ウェル領域２６周辺のｎ型不純物濃度を高くすることができ、前記した空乏層の広がりを抑制することができるため、効果的にポテンシャルピーク１４の発生を抑制できる。
【００５２】
第４の実施の形態
本発明の固体撮像素子の他の実施形態について説明する。図９は、本発明の固体撮像素子の他の実施形態の断面構成図を示したものである。
【００５３】
ｎ型半導体基板２にはｐ型のオーバーフローバリア領域３が形成され、このｎ型半導体基板２上に低濃度でここではｎ型の第１の半導体エピタキシャル層１９が形成されている。
【００５４】
さらに、第１の半導体エピタキシャル層１９上の全面には、ｎ型で不純物濃度が第１の半導体エピタキシャル層よりも高濃度の第２の半導体エピタキシャル層２０が形成されている。この第２のエピタキシャル層２０には、転送電極３１及びｐ型半導体ウェル領域２６及びｎ型の転送チャネル領域２７で構成される垂直転送レジスタ部２４と、ｎ型の電荷蓄積領域７及び高濃度のｐ型半導体領域８で構成される受光部１と、転送電極３１及びｐ型半導体領域２８で構成される、電荷蓄積領域７から垂直転送レジスタ２４への電荷転送を行う読み出しゲート部２５と、ｐ型のチャネルストップ領域２９が形成されている。また、第２の半導体エピタキシャル層の表面にはゲート絶縁膜３０が形成され、その上に転送電極３１が形成され、さらに層間絶縁膜３２を介して、光受光部を除く領域に遮光膜１０が形成されている。すなわち、転送電極３１と第２の半導体エピタキシャル層２０の間にはゲート絶縁膜３０が、転送電極３１と遮光膜１０の間には層間絶縁膜３２が形成されている。
【００５５】
この構成において、第２の半導体エピタキシャル層の不純物濃度は、１×１０14ｃｍ-3から１×１０15ｃｍ-3が好ましく、第１の半導体エピタキシャル層の不純物濃度は１×１０14ｃｍ-3以下であることが好ましい。また、第２の半導体エピタキシャル層は、図９に示すようにｐ型半導体ウェル領域の下部（基板側）を完全に覆っているか、或いは、ｐ型半導体ウェル領域間にて、ｐ型半導体ウェル領域内の転送電荷に対するポテンシャルが最大となる深さに少なくとも位置することが好ましい。
【００５６】
次に、図１０を用いて、本発明の固体撮像素子の他の実施形態の製造方法を説明する。
【００５７】
まず、図１０（ａ）に示すように、ｎ型半導体基板２にｐ型不純物をイオン注入してオーバーフローバリア領域３を形成する。基板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバーフローバリアを形成するためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から１×１０12ｃｍ-2であることが好ましい。
【００５８】
次に、図１０（ｂ）に示すように、ｎ型半導体基板２全面にシリコンのエピタキシャル成長を行い、第１の半導体エピタキシャル層１９を形成する。第１の半導体エピタキシャル層１９の膜厚、濃度、導電型は第２の実施の形態と同様である。
【００５９】
さらに、第１の半導体エピタキシャル層１９全面にシリコンのエピタキシャル成長を行い第２の半導体エピタキシャル層２０を形成する。第１の半導体エピタキシャル層１９と第２の半導体エピタキシャル層２０の膜厚の合計、並びに第２の半導体エピタキシャル層２０の濃度および導電型は第２の実施の形態と同様である。第２の半導体エピタキシャル層２０は、後に形成するｐ型ウェル領域２６の下部（基板側）を完全に覆うか、或いは、形成されたｐ型ウェル領域間にて、ｐ型ウェル領域２６内の転送電荷に対するポテンシャルが最大となる深さに少なくとも位置するようにその厚さを設定することが好ましい。
【００６０】
次に、図１０（ｃ）に示すように、第３の実施の形態と同様の方法でｐ型ウェル領域２６、転送チャネル領域２７、チャネルストップ領域２９、ｐ型半導体領域２８、電荷蓄積領域７、高濃度のｐ型半導体領域８を形成する。さらに、同様にして、ゲート絶縁膜３０、転送電極３１、層間絶縁膜３２、遮光膜１０を形成して本発明の固体撮像素子の構成ができる。但し、ｐ型ウェル領域２６の形成において、その下部（基板側）が第２の半導体エピタキシャル領域に覆われるようにする場合は、第１の半導体エピタキシャル領域に達しないように形成する。
【００６１】
本実施の形態においても、ｐ型ウェル領域２６周辺のｎ型不純物濃度が従来構造よりも高くなっているため、ポテンシャルピーク１４の発生を効果的に抑制することができる。
【００６２】
以上に説明した実施形態では、オーバーフローバリア領域３を用いて基板方向に電荷を引き抜く、縦型オーバーフロードレイン構造の場合を示したが、本発明は受光部横にゲートとドレインを設けた横型オーバーフロードレイン構造にも適用できる。また、光電変換素子をＣＣＤイメージセンサに適用した例を説明したが、ＣＣＤの代わりに読み出し配線が形成されたＭＯＳ型イメージセンサにも適用できる。さらに、信号電荷として電子の場合を説明したがｐ型とｎ型を入れ替えることで、正孔の場合にも同様に適用できる。
【００６３】
【発明の効果】
以上の説明から明らかなように本発明によれば、受光部深さ方向のポテンシャル分布においてチャネルストップ領域や垂直転送レジスタ部のｐ型ウェル領域の空乏層の広がりのために発生する電位障壁を無くすことができるため、オーバーフローバリア領域が深く配置され、素子寸法が縮小化された構成においても、残像を発生させずに読み出しゲート電圧および基板引き抜き電圧の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の光電変換素子の一実施形態の断面構成図である。
【図２】本発明の光電変換素子の一実施形態の製造工程を示す図である。
【図３】図１のａ−ａ’断面における深さ方向の電位分布を示す図である。（ａ）は基板電圧が小さい場合、（ｂ）は基板電圧が大きい場合を示している。
【図４】本発明の光電変換素子の他の実施形態の断面構成図である。
【図５】本発明の光電変換素子の他の実施形態の製造工程を示す図である。
【図６】本発明の固体撮像素子の一実施形態の断面構成図である。
【図７】本発明の固体撮像素子の一実施形態の製造工程を示す図である。
【図８】図６のｂ−ｂ’断面における深さ方向の電位分布を示す図である。
【図９】本発明の固体撮像素子の他の実施形態の断面構成図である。
【図１０】本発明の固体撮像素子の他の実施形態の製造工程を示す図である。
【図１１】従来の光電変換素子の断面構成図である。
【図１２】図１１のｃ−ｃ’断面における深さ方向の電位分布を示す図である。（ａ）は基板電圧が小さい場合、（ｂ）は基板電圧が大きい場合を示している。
【符号の説明】
１  受光部
２  ｎ型半導体基板
３  オーバーフローバリア領域
４  半導体エピタキシャル層
５  ｎ型高濃度層
６  チャネルストップ領域
７  電荷蓄積領域
８  高濃度のｐ型半導体領域
９  絶縁膜
１０  遮光膜
１１  電子の感じるポテンシャル（従来構造、Ｗが小さい場合）
１２  電子の感じるポテンシャル（従来構造、Ｗが大きい場合）
１３  オーバーフローバリアピーク
１４  ポテンシャルピーク
１５  蓄積電荷
１６  蓄積電荷
１７  第１のフォトレジスト層
１８  第２のフォトレジスト層
１９  第１の半導体エピタキシャル層
２０  第２の半導体エピタキシャル層
２１  電子の感じるポテンシャル（本発明）
２２  蓄積電荷
２３  残留電荷
２４  垂直転送レジスタ部
２５  読み出しゲート部
２６  ｐ型ウェル領域
２７  転送チャネル領域
２８  ｐ型半導体領域
２９  チャネルストップ領域
３０  ゲート絶縁膜
３１  転送電極
３２  層間絶縁膜
３３  ポテンシャルピーク
３４  第１のフォトレジスト層
３５  第２のフォトレジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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