(57)【特許請求の範囲】
【請求項１】
ＮＭＯＳ領域及びＰＭＯＳ領域を限定する素子分離領域が形成された結果の半導体基板の全面にゲート酸化膜を形成する段階と、前記ゲート酸化膜上にシリコンゲルマニウム膜及び非晶質導電膜を順次に形成する段階と、前記ＮＭＯＳ領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階と、前記ＮＭＯＳ領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去した結果の半導体基板の全面にポリシリコン膜を形成する段階と、前記ゲート絶縁膜が露出されるまで前記積層された導電膜質をパターニングして前記ＮＭＯＳ領域及び前記ＰＭＯＳ領域に各々ゲート電極を形成する段階とを含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記ＮＭＯＳ領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階は、前記非晶質導電膜上において、前記ＰＭＯＳ領域は覆い、前記ＮＭＯＳ領域は覆わないようにマスク膜パターンを形成する段階と、前記マスク膜パターンを使用して乾式エッチングを実行する段階と、前記マスク膜パターンを除去した後に、湿式エッチングを実行する段階とを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記乾式エッチングは前記非晶質導電膜の全部及びその下部のシリコンゲルマニウム膜の一部を除去することを特徴とする請求項２に記載の半導体素子の形成方法。
【請求項４】
前記湿式エッチングは前記乾式エッチングにより露出された前記シリコンゲルマニウム膜の残存部分を選択的に除去することを特徴とする請求項３に記載の半導体素子の形成方法。
【請求項５】
前記乾式エッチングは炭素原子とフッ素原子を含むガスを使用し、前記湿式エッチングはＨＮＯ３及びＨ２Ｏ２溶液が混合したエッチング溶液を使用することを特徴とする請求項２に記載の半導体素子の形成方法。
【請求項６】
前記非晶質導電膜は非晶質シリコン膜で形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項７】
前記ゲート酸化膜の形成の後に、前記シリコンゲルマニウム膜の形成の前に、前記シリコンゲルマニウム膜の形成のためのシード用シリコン膜をさらに形成することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
前記非晶質導電膜上において、前記ＰＭＯＳ領域は覆い、前記ＮＭＯＳ領域は覆わないようにマスク膜パターンを形成する段階と、前記マスク膜パターンを使用して乾式エッチングを実行する段階と、前記マスク膜パターンを除去する段階と、湿式エッチングを実行する段階を含んでなされることを特徴とし、前記乾式エッチングは前記非晶質導電膜及びその下部のシリコンゲルマニウム膜の一部をエッチングし、前記湿式エッチングは前記シード用シリコン膜が露出されるまで残存するシリコンゲルマニウム膜を選択的にエッチングすることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項９】
前記シード用シリコン膜はポリシリコンで形成されることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項１０】
前記マスク膜パターンの形成の後に、または前記乾式エッチングの後、マスク膜パターンの除去の前に、前記ＮＭＯＳ領域上の前記シード用シリコン膜に不純物注入するイオン注入工程をさらに進行することを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１１】
前記乾式エッチングは炭素原子とフッ素原子を含有するガスを使用し、前記湿式エッチングはＨＮＯ３及びＨ２Ｏ２溶液が混合したエッチング溶液を使用することを特徴とする請求項８に記載の半導体装置のゲート形成方法。
【請求項１２】
前記シリコンゲルマニウム膜を形成した以後の段階のうちいずれか一つの段階の以後に、前記半導体基板に対して、１００℃乃至１２００℃で１０秒間までの所定時間、熱処理工程を行う段階をさらに含むことを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項１３】
ＮＭＯＳ領域及びＰＭＯＳ領域を限定する素子分離領域が形成された半導体基板の全面にゲート酸化膜を形成する段階と、前記ゲート酸化膜上にシード用下部ポリシリコン電極膜を形成する段階と、前記シード用下部ポリシリコン電極膜上にシリコンゲルマニウム電極膜を形成する段階と、前記シリコンゲルマニウム電極膜上に非晶質電極膜を形成する段階と、前記ＮＭＯＳ領域を露出させるように前記非晶質電極膜上にマスク膜パターンを形成する段階と、前記マスク膜パターンにより露出された前記ＮＭＯＳ領域上の前記非晶質電極膜の全部及びその下部の前記シリコンゲルマニウム電極膜の一部を乾式エッチングする段階と、前記マスク膜パターンを除去する段階と、前記ＮＭＯＳ領域上の前記シード用下部ポリシリコン電極膜が露出されるまで前記乾式エッチングにより露出された前記シリコンゲルマニウム電極膜の残存部分を選択的に湿式エッチングする段階と、前記ＮＭＯＳ領域上の前記シード用下部ポリシリコン電極膜及び前記ＰＭＯＳ領域上の前記シリコンゲルマニウム電極膜上に上部ポリシリコン電極膜を形成する段階と、前記積層された電極膜をパターニングして前記ＮＭＯＳ領域及び前記ＰＭＯＳ領域上に各々ゲート電極を形成する段階とを含むことを特徴とする半導体素子の形成方法。
【請求項１４】
前記シリコンゲルマニウム電極膜の形成の以後の段階のうちいずれか一段階の以後に、前記シリコンゲルマニウム電極膜のゲルマニウムが前記シード用下部ポリシリコン電極膜に拡散されるようにする熱処理工程段階をさらに含むことを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１５】
前記シリコンゲルマニウム電極膜上に形成された前記非晶質電極膜は前記熱処理工程段階で、前記ゲルマニウムが前記上部ポリシリコン電極膜に拡散されることを防止する役割を果たすことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記非晶質電極膜は非晶質シリコン膜で形成されることを特徴とする請求項１５に記載の半導体素子の形成方法。
【請求項１７】
前記乾式エッチング工程は炭素原子とフッ素原子を含有するガスを使用することを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１８】
前記湿式エッチング工程は１．２体積パーセントのＨＮＯ３及び４．８体積パーセントのＨ２Ｏ２を混合したエッチング溶液を使用することを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項１９】
前記ＮＭＯＳ領域及び前記ＰＭＯＳ領域に各々ゲート電極を形成した後に、前記各々のゲート電極の両側壁に絶縁膜側壁スペーサを形成する段階と、前記側壁スペーサ及びゲート電極をイオン注入マスクとして使用して前記各々のゲート電極の両側の半導体基板内にソース／ドレインを各々形成する段階と、前記ソース／ドレインが形成された結果の半導体基板の全面にシリサイド用高融点転移金属膜を形成する段階とをさらに含むことを特徴とする請求項１３に記載の半導体素子の形成方法。
【請求項２０】
前記シリコンゲルマニウム電極膜の形成後のいずれか一段階の後に、前記シリコンゲルマニウム電極膜のゲルマニウムが前記シード用下部ポリシリコン電極膜に拡散されるように熱処理工程段階をさらに含むことを特徴とする請求項１９に記載の半導体素子の形成方法。
【請求項２１】
前記高融点転移金属膜を形成した後に、熱処理工程をさらに進行することを特徴とする請求項２０に記載の半導体素子の形成方法。
【請求項２２】
ＮＭＯＳ領域及びＰＭＯＳ領域が画定された半導体基板上に各々ゲート絶縁膜を挟んで形成されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを具備する半導体素子において、前記ＮＭＯＳトランジスタのゲート電極は前記ゲート絶縁膜上に順次に積層された下部ポリシリコン膜及び上部ポリシリコン膜からなり、前記ＰＭＯＳトランジスタのゲート電極は前記ゲート絶縁膜上に順次に積層された下部ポリシリコン膜、シリコンゲルマニウム膜、拡散防止非晶質シリコン膜及び上部ポリシリコン膜からなり、前記各トランジスタはそのゲート電極の両側の半導体基板にソース／ドレインを含むことを特徴とする半導体素子。
【請求項２３】
前記拡散防止非晶質シリコン膜は１０Å乃至５００Åの厚さの範囲を有することを特徴とする請求項２２に記載の半導体素子。
【請求項２４】
前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの上部のポリシリコン膜上に高融点シリサイド膜をさらに含むことを特徴とする請求項２２に記載の半導体素子。
【請求項２５】
前記各トランジスタのゲート電極の側壁に絶縁膜側壁スペーサをさらに含み、前記各スペーサがその下部のソース／ドレインと重畳される寸法が前記ＰＭＯＳの側壁スペーサが前記ＮＭＯＳの側壁スペーサよりさらに大きいことを特徴とする請求項２２に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシリコンゲルマニウムゲートを利用した半導体素子及びその製造方法に関するものであり、詳細には、非対称ゲート積層構造を有するＣＭＯＳ半導体素子及びその形成方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極物質として、リンＰ、ヒ素Ａｓ、ボロンＢなどの不純物がドーピングされた多結晶シリコン膜（以下、“ポリシリコン膜”という）が一般的に使用されており、ドーピングされる不純物の種類に従ってｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ及びｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタに区分する。
【０００３】
最近、ＰＭＯＳ及びＮＭＯＳトランジスタを互いに隣接して形成した後に、各ドレインを互いに連結して出力端子にし、各ゲートは互いに連結されるようにして、入力として使用するいわゆるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）素子が反転回路に使用されている。ＣＭＯＳ素子は低い動作電圧、高い集積度、低い消費電力、高いノイズマージンなどの長所がある。
【０００４】
一方、ＣＭＯＳ技術は各ゲート電極をどのように形成するかに従って多様なカテゴリに分けられ、素子の大きさが小さくなりつつ、ゲート電極物質であるポリシリコンにチャネル型と同一な型の不純物をドーピングさせるデュアルゲート技術が多く使用されている。デュアルゲートはチャネル表層の機能を強化させ、対称的な低電圧動作を可能にする利点がある。
【０００５】
高性能のデュアルゲート型ＣＭＯＳトランジスタを製作することにおいて、ＰＭＯＳトランジスタのゲート電極を形成するポリシリコンのドーピング不純物として、ボロンを使用することが多い。この時に、ボロンのようなｐ型不純物をドーピングさせる方法では、ソース／ドレイン領域を形成する時に、同時にポリシリコンゲートにイオン注入を実施する方法を使用することが多い。
【０００６】
ところで、ボロンをトランジスタのゲートをなすポリシリコン膜にイオン注入する場合に、ボロンがポリシリコン膜に均一にドーピングされず、ゲート絶縁膜が隣接部分（ゲート電極の下部領域）に相対的に低くドーピングされるか、ドーピングされたボロンが後続の熱処理工程などで拡散されて、薄いゲート絶縁膜を過ぎてチャネルに抜け出る問題（ｂｏｒｏｎ  ｐｅｎｅｔｒａｔｉｏｎ：ボロン浸透）が生じることができる。特に、ＣＭＯＳ型半導体素子のＰＭＯＳトランジスタでゲート絶縁膜は数十Å程度に、非常に薄く形成されるので、チャネル領域にボロンが抜け出る問題はかなり深刻である。このようなボロン浸透は、素子のしきい値電圧を変化させる。また、ゲート電極の下部での低いボロンドーピングにより素子動作のための電圧印加時に、ゲート電極の下部に空乏領域（ｇａｔｅｐｏｌｙ  ｄｅｐｌｅｔｉｏｎ）が発生し、結果的に、ゲート絶縁膜の実質的な厚さが厚くなる結果を招来する。
【０００７】
上述のようなＣＭＯＳ技術でのゲートポリディプリーション及びボロン浸透による問題点を解決するための一つの方法として、ポリシリコンゲルマニウム電極を使用する方法が知られている。ゲルマニウムＧｅはポリシリコンに比べてボロンに対する固溶度が高いので、ゲルマニウムをゲート電極として使用する場合に、ゲート電極の全体に均一にボロンがドーピングされ、ボロンがゲート電極の外部に（すなわち、チャネルに）よく拡散されない。
【０００８】
シリコンゲルマニウム電極がＰＭＯＳトランジスタにおいては、ゲートポリディプリーション及びボロン浸透現象を防止する効果があるが、ＮＭＯＳトランジスタの場合には、むしろポリシリコンゲート電極に比べてさらに悪い結果を招来する。ＮＭＯＳトランジスタのゲート電極のドーパントとして、リンまたはヒ素が使用され、ゲルマニウムがこれらドーパントに対しては溶解度が低く、また活性化熱処理工程時に、ドーパントが十分に活性化されない。
【０００９】
またゲート電極のコンタクト抵抗を低くするために、高融点転移金属を使用したシリサイド工程を適用する場合に、ＭＯＳトランジスタにおいて、ゲルマニウムが高融点転移金属及びポリシリコンの間の反応を妨害する因子として作用する問題点が発生する。
【００１０】
したがって、ＣＭＯＳ半導体素子において、ＰＭＯＳトランジスタのゲートにはシリコンゲルマニウム膜を使用し、ＮＭＯＳトランジスタのゲートには既存のポリシリコン膜を使用する新しいＣＭＯＳ技術が要求される。
【００１１】
【発明が解決しようとする課題】
本発明は、上述の従来のＣＭＯＳ技術での問題点を解決するために、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極を形成することにおいて、互いに異なるゲート電極構造、すなわち、ＰＭＯＳトランジスタにはシリコンゲルマニウム膜を適用し、ＮＭＯＳトランジスタにはこれを適用せず、既存のポリシリコン膜を適用するシリコンゲルマニウムゲートを利用した半導体素子の製造方法を提供することにその目的がある。
【００１２】
本発明の他の目的は、シリコンゲルマニウムゲート電極を使用していながらも、良好な高融点金属シリサイド膜を形成することができるシリコンゲルマニウムゲートを利用した半導体素子の製造方法を提供することにある。
【００１３】
本発明のまた他の目的は、ゲート電極の下部でのゲートポリシリコンディブリーション（空乏を防止することができるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極が非対称的構造を有する半導体素子を提供することにその目的がある。
【００１４】
【課題を解決するための手段】
ＰＭＯＳトランジスタにおいて、ゲートポリディプリーションを防止し、良好なシリサイド膜の形成のためには、ゲート絶縁膜と隣接するゲート積層構造の下部のみにゲルマニウムが分布し、高融点金属膜と隣接するゲート積層構造の上部には分布しないことが望ましい。このために、本発明では、ＰＭＯＳトランジスタの形成において、ゲート絶縁膜上にシリコンゲルマニウム膜を形成し、シリサイド膜の形成のためのゲートの上部を構成するポリシリコン膜の下部に、すなわち、前記シリコンゲルマニウム膜及びポリシリコン膜の間に非晶質膜を形成することを一特徴とする。前記非晶質膜はゲルマニウムがゲートの上部をなすポリシリコン膜に拡散することを防止する。この時に、シリコンゲルマニウム膜の厚さの均一性を確保し、その膜質の表面の特性を良好にするために、望ましくは、ゲート絶縁膜及びシリコンゲルマニウム膜の間にシード用導電膜をさらに形成する。シード用導電膜はポリシリコン膜で形成し、ゲルマニウムの拡散を可能にすることが望ましく、非晶質膜は非晶質シリコン膜で形成することが望ましい。したがって、非晶質膜により、熱処理工程で、ゲルマニウムがゲート積層構造の上部まで、すなわち、ポリシリコン膜に拡散されることを防止することができる。しかし、ゲート積層構造の下部へは、ゲルマニウムがシード用ポリシリコン膜まで拡散される。すなわち、シリコンゲルマニウムを基準に、上部及び下部に各々ゲルマニウム拡散特性が異なる膜質である非晶質シリコン膜及びシード用ポリシリコン膜を形成し、後続の熱処理工程で、ゲルマニウムがゲート積層構造の上部へは拡散されないようにし、下部のみで拡散されるようにすることに、その特徴がある。
【００１５】
また、ＮＭＯＳトランジスタの場合に、ゲートポリディプレーションを防止するためには、シリコンゲルマニウム膜が形成されてはいけないので、本発明によるゲート絶縁膜、選択的な層であるシード用導電膜、シリコンゲルマニウム膜及び非晶質導電膜を順次に半導体基板上に形成した後に、フォトリソグラフィ工程を通じてＮＭＯＳトランジスタが形成されるＮＭＯＳ領域の非晶質膜、シリコンゲルマニウム膜を除去して、ＰＭＯＳトランジスタが形成されるＰＭＯＳ領域にはシリコンゲルマニウム膜を残すことを一特徴とする。ＮＭＯＳ領域は露出され、ＰＭＯＳ領域は露出されないように、非晶質膜上にマスク膜パターンを形成し、メインエッチング（ｍａｉｎ  ｅｔｃｈ）によりまず乾式エッチングを進行する。この時に、非晶質導電膜の全部、そして下部のシリコンゲルマニウム膜の大部分を除去する。次に、残存するシリコンゲルマニウム膜のみを湿式エッチングで選択的に除去し、ＮＭＯＳ領域にはシリコンゲルマニウムを除去し、ＰＭＯＳ領域のみにシリコンゲルマニウム膜を残す。
【００１６】
さらに具体的に、前記本発明の目的を達成するためのシリコンゲルマニウムゲートを利用した半導体素子の形成方法は、半導体基板にＮＭＯＳ領域とＰＭＯＳ領域を限定する素子分離領域を形成する段階と、前記素子分離領域が形成された結果の半導体基板の全面にゲート酸化膜を形成する段階と、前記ゲート酸化膜上にシリコンゲルマニウム膜及び非晶質導電膜を順次に形成する段階と、前記ＮＭＯＳ領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階と、前記ＮＭＯＳ領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去した結果の半導体基板の全面にポリシリコン膜を形成する段階と、前記ゲート絶縁膜が露出されるまで前記積層された導電膜質をパターニングして、前記ＮＭＯＳ領域及び前記ＰＭＯＳ領域に各々ゲート電極を形成する段階とを含む。
【００１７】
望ましい実施形態において、前記ＮＭＯＳ領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階は、前記非晶質導電膜上に前記ＮＭＯＳ領域を覆わないように、マスク膜パターンを形成する段階と、前記マスク膜パターンを使用して乾式エッチングを実行する段階と、前記マスク膜パターンを除去した後に、湿式エッチングを実行する段階とを含んでなされる。この時に、前記乾式エッチングは、前記非晶質導電膜及びその下部のシリコンゲルマニウム膜の一部を除去し、前記湿式エッチングは前記乾式エッチングにより露出された前記非晶質導電膜の残存部分を選択的に除去する。
【００１８】
さらに具体的に、前記乾式エッチングは、炭素原子とフッ素原子を含有するガス、例えば、ＣＦ４ガスを使用し、前記湿式エッチングはＨＮＯ３及びＨ２Ｏ２溶液が混合したエッチング溶液を使用し、望ましくは、１．２ボリュームパーセントのＨＮＯ３及び４．８ボリュームパーセントのＨ２Ｏ２を混合したエッチング溶液を使用する。
【００１９】
前記非晶質導電膜は熱処理工程で、ゲルマニウム拡散を防止するのに十分な導電膜質であれば、どのようなものでも使用可能であるが、望ましくは、非晶質シリコン膜で使用する。
【００２０】
望ましい実施形態において、前記ゲート酸化膜の形成の後に、前記シリコンゲルマニウム膜の形成の前に、前記シリコンゲルマニウム膜の形成のためのシード用シリコン膜をさらに形成する。シード用シリコン膜をさらに形成する場合に、前記ＮＭＯＳ領域上の非晶質導電膜及びシリコンゲルマニウム膜を除去する段階は、前記非晶質導電膜上に前記ＮＭＯＳ領域を覆わないように、マスク膜パターンを形成する段階と、前記マスク膜パターンを使用して乾式エッチングを実行する段階と、前記マスク膜パターンを除去する段階と、湿式エッチングを実行する段階とを含んでなされ、この時に、前記乾式エッチングは前記非晶質導電膜及びその下部のシリコンゲルマニウム膜の一部をエッチングし、前記湿式エッチングは前記シード用シリコン膜が露出されるまで残存するシリコンゲルマニウム膜を選択的にエッチングする。
【００２１】
望ましくは、前記シード用シリコン膜はゲルマニウムの拡散が容易なポリシリコンで形成する。
【００２２】
本発明において、前記シード用シリコン膜を形成する場合に、前記マスク膜パターンの形成の後に、または前記乾式エッチングの後、マスク膜パターンの除去の前に、前記ＮＭＯＳ領域上の前記シード用シリコン膜にｎ−型不純物を注入するイオン注入工程をさらに進行して、ＮＭＯＳゲート電極の下部をドーピングすることが望ましい。
【００２３】
本発明において、ゲルマニウムの下部の拡散のために、熱処理工程をさらに進行することができる。前記ゲルマニウム拡散熱処理は、前記ゲート絶縁膜上に積層された導電膜質をパターニングした後に実施することが望ましい。しかし、前記シリコンゲルマニウム膜の形成の以後に進行する各段階のうちいずれか一段階で進行することもできる。前記ゲルマニウム拡散熱処理は、約１００℃乃至１２００℃で、約０乃至１０秒間進行する。ここで、０秒を含むことは、ゲルマニウム拡散熱処理工程を進行しない場合を含むことができるという意味である。
【００２４】
上述の方法において、シリコンゲルマニウム膜とその上部に形成されるポリシリコン膜の間に導電性非晶質膜を形成することによって、前記ゲルマニウム拡散熱処理時に、ゲルマニウムが前記ゲート上部を構成するポリシリコン膜に拡散されることを防止する。これによって、ゲルマニウム拡散によるシリサイド膜の劣化を防止することができる。
【００２５】
上述の本発明の目的を達成するための本発明の望ましい工程構成によるシリコンゲルマニウムゲートを利用した半導体素子の形成方法は、ＮＭＯＳ領域及びＰＭＯＳ領域を限定する素子分離領域が形成された半導体基板の全面にゲート酸化膜を形成する段階と、前記ゲート酸化膜上にシード用下部ポリシリコン電極膜を形成する段階と、前記シード用下部ポリシリコン電極膜上にシリコンゲルマニウム電極膜を形成する段階と、前記シリコンゲルマニウム電極膜上に非晶質電極膜を形成する段階と、前記ＮＭＯＳ領域を覆わないように、前記非晶質電極膜上にマスク膜パターンを形成する段階と、前記マスク膜パターンにより露出された前記ＮＭＯＳ領域上の前記非晶質電極膜及びその下部の前記シリコンゲルマニウム電極膜の一部を乾式エッチングする段階と、前記マスク膜パターンを除去する段階と、前記ＮＭＯＳ領域上の前記シード用下部ポリシリコン電極膜が露出されるまで前記乾式エッチングにより露出された前記シリコンゲルマニウム電極膜の残存部分を選択的に湿式エッチングする段階と、前記ＮＭＯＳ領域上の前記シード用下部ポリシリコン電極膜及び前記ＰＭＯＳ領域上の前記シリコンゲルマニウム電極膜上に上部ポリシリコン電極膜を形成する段階と、前記積層された電極膜をパターニングして前記ＮＭＯＳ領域及び前記ＰＭＯＳ領域上に各々ゲート電極を形成する段階とを含む。
【００２６】
前記望ましい本発明において、前記シリコンゲルマニウム電極膜のゲルマニウムが前記シード用下部ポリシリコン膜への拡散のための熱処理工程段階をさらに含むことができ、前記積層された電極膜をパターニングした以後に進行することが望ましい。しかし、前記シリコンゲルマニウム電極膜の形成の以後に進行される前記各段階のうちいずれか一段階の以後に進行することもできる。
【００２７】
前記ゲルマニウム拡散熱処理工程の段階で、前記シリコンゲルマニウム上に形成された前記非晶質導電膜は前記ゲルマニウムが前記上部ポリシリコン電極膜に拡散することを防止する役割を果たす。
【００２８】
上述の本発明において、前記ＮＭＯＳ領域及び前記ＰＭＯＳ領域に各々ゲート電極を形成した後に、前記各々のゲート電極の両側壁に絶縁膜側壁スペーサを形成する段階と、前記側壁スペーサ及びゲート電極をイオン注入マスクとして使用して前記各々のゲート電極の両側の半導体基板内にソース／ドレインを各々形成する段階と、前記ソース／ドレインが形成された結果の半導体基板の全面にシリサイド用高融点転移金属膜を形成する段階とをさらに含む。高融点転移金属では、例えば、チタン、コバルトなどを使用することができる。
【００２９】
上述の本発明のまた他の目的を達成するための半導体素子は、ＮＭＯＳトランジスタを構成するゲートは選択的な層であるシード用ポリシリコン膜及び上部ポリシリコン膜からなり、ＰＭＯＳトランジスタを構成するゲートはシード用ポリシリコン膜、シリコンゲルマニウム膜、非晶質導電膜（非晶質シリコン膜）及び上部ポリシリコン膜からなる。前記ＣＭＯＳ半導体素子は前記各トランジスタのゲート電極の上部に高融点金属シリサイド膜及びゲート電極の側壁に側壁スペーサをさらに含む。ＰＭＯＳゲートの高さが相対的にＮＭＯＳゲートに比べてさらに大きくなり、したがって、ＮＭＯＳに比べてＰＭＯＳの側壁スペーサが長くなることによって、ＮＭＯＳに比べて相対的に短チャネル効果がひどいＰＭＯＳの漏洩電流やつき抜け現象（ｐｕｎｃｈｔｈｒｏｕｇｈ）を抑制させることができる効果がある。
【００３０】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００３１】
まず、本発明が提供する半導体素子構造に対して説明する。図１２は本発明による半導体素子構造を概略的に示した断面図である。図１２に示したように、本発明による半導体素子は、半導体基板１００上に素子分離領域１０２により電気的に隔離されたＰＭＯＳトランジスタ２００ａ及びＮＭＯＳトランジスタ２００ｂを含む。前記ＰＭＯＳトランジスタ２００ａは前記半導体基板１００上にゲート絶縁膜１０４を挟んで、順次に配置された積層ゲート電極１１６ａ及びその両側の半導体基板に形成されたソース／ドレイン１２０を含む。そして、前記ＮＭＯＳトランジスタ２００ｂも前記半導体基板１００上にゲート絶縁膜１０４を挟んで、順次に配置された積層ゲート電極１１６ｂ及びその両側の半導体基板に形成されたソース／ドレイン１２０を含む。しかし、ＰＭＯＳ及びＮＭＯＳの積層ゲート電極は互いに異なる種類の膜質で形成され、また、その高さが互いに異なる。ＰＭＯＳのゲート電極がＮＭＯＳゲートの電極よりさらに高い。具体的に、ＰＭＯＳゲート電極１１６ａは下部シーディング用ポリシリコン膜１０６、シリコンゲルマニウム膜１０８、非晶質導電膜１１０及び上部ポリシリコン膜１１４の四つの層からなり、前記ＮＭＯＳゲート電極１１６ｂは下部シーディング用ポリシリコン膜１０６及び上部ポリシリコン膜１１４の二つの層からなる。またＰＭＯＳ及びＮＭＯＳゲート電極の上部に各々高融点金属シリサイド膜１２４ａ、１２４ｂ及びゲート電極の側壁に絶縁膜からなる側壁スペーサ１１８ａ、１１８ｂをさらに含む。本発明の半導体素子構造のまた他の特徴では、側壁スペーサが各々異なる大きさを有する。ＰＭＯＳの側壁スペーサ１１８ａがＮＭＯＳの側壁スペーサ１１８ｂよりさらに大きく、すなわち、側壁スペーサとその下部のソース／ドレインが重畳する水平寸法ｔ１がＮＭＯＳのそれｔ２よりさらに大きい（ｔ１>ｔ２）。したがって、相対的に短チャネル効果が深刻なＰＭＯＳの漏洩電流やつき抜け現象を抑制させることができる効果がある。
【００３２】
以下、互いに異なるゲート電極構造を有するＣＭＯＳ半導体素子の製造方法を望ましい実施形態を通じて説明する。図１乃至図１１は本発明の望ましい実施形態によるシリコンゲルマニウムゲートを利用した半導体素子の製造方法で選択された一部工程段階による半導体基板の一部を概略的に示した断面図である。
【００３３】
まず、図１を参照すると、半導体基板１００にゲート絶縁膜１０４を形成する。通常、前記半導体基板１００には前記ゲート絶縁膜１０４の形成の前に、不純物ドーピングによるウェル形成とＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）方法などによる素子分離工程を進行して、素子分離膜１０２を形成し、チャネルイオン注入を進行する。前記素子分離膜１０２は半導体基板１００にＮＭＯＳトランジスタが形成されるＮＭＯＳ領域及びＰＭＯＳトランジスタが形成されるＰＭＯＳ領域を限定する。素子分離工程及びチャネルイオン注入工程は広く知られているので、詳細な説明は省略する。前記ゲート絶縁膜の厚さは、４０乃至７０Å程度で形成し、ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域で異なり形成することができる。最近のデュアルＣＭＯＳ型半導体装置の場合に、高性能素子の形成及び高集積化のために、ＰＭＯＳトランジスタのゲート絶縁膜１０４を２０乃至４０Å程度の厚さで形成する場合も多い。前記ゲート絶縁膜１０４では、基板を酸化雰囲気で高温に酸化させて形成するシリコン酸化膜の以外に、シリコン窒化酸化膜を使用することもできる。
【００３４】
次に、図２を参照すると、前記ゲート絶縁膜１０４が形成された半導体基板１００の全面にシード用シリコン膜１０６、シリコンゲルマニウム膜ＳｉＧｅ、１０８及び導電性非晶質膜１１０を順次に形成する。具体的に説明すると、まず、前記シード用シリコン膜１０６を０乃至５００Åの厚さで形成する。この時に、０を含むことはシード用シリコン膜１０６が形成されない場合を含むことができるという意味である。しかし、後続工程で形成されるシリコンゲルマニウム層の効率的な形成のためには、シリコンゲルマニウム層の形成の前に、前記ゲート絶縁膜１０４上に前記シード用シリコン膜１０６を形成することが望ましい。したがって、前記シード用シリコン膜１０６は後続の熱処理工程で、ゲルマニウムがよく拡散されることができるようにする。これは、ゲートの下部でのポリディプリーションを防止するためである。前記シード用シリコン膜１０６の形成の厚さは、その機能に必要な最小の厚さで形成することが望ましい。例えば、５０Å程度で積層することが望ましい。前記シード用シリコン膜１０６は多結晶であるポリシリコンで形成することが望ましい。
【００３５】
前記シード用シリコン膜１０６は例えば、工程チャンバ気圧を数Ｔｏｒｒ乃至常圧に、温度を５５０℃乃至６００℃に維持しつつ、モノシランガスＳｉＨ４のようなソースガスを流してポリシリコンを形成する化学気相蒸着ＣＶＤ法を使用することができる。
【００３６】
前記シリコンゲルマニウム膜１０８はポリシリコン形成と類似な条件で行われる。例えば、適切な工程温度でソースガスとしてモノシランガスＳｉＨ４及びゲルマンＧｅＨ４ガスを流しつつ、化学的気相蒸着ＣＶＤを実施して形成する。この時に、ソースガスの流量比、すなわち、モノシランガス及びゲルマンＧｅＨ４の流量比を適切に調節してゲルマニウム含量を調節することができる。前記シリコンゲルマニウム膜は工程温度に従って結晶質または非晶質になることができる。
【００３７】
前記導電性非晶質膜１１０は本発明の一特徴をなす膜質として、ゲルマニウムのゲートの上部方への拡散を防止することができる導電性膜質であれば、どのようなものでも使用可能であり、望ましくは、非晶質シリコンで形成する。また、前記導電性非晶質膜１１０はＮＭＯＳ領域でのシリコンゲルマニウム膜を除去する時に、ハードマスクとしての機能もする。前記導電性非晶質膜１１０の形成の厚さはその機能に必要な最小の厚さの以上に形成し、例えば、１０Å以上５００Å以下に形成する。非晶質シリコンで形成する場合に、上述のＣＶＤを利用したポリシリコン形成方法を利用し、工程温度を調節すると、非晶質膜を形成することができる。また、物理的気相蒸着ＰＶＤ法などその他の適切な蒸着方法を使用して形成することができる。
【００３８】
次に、ＮＭＯＳ領域の非晶質膜１１０及びシリコンゲルマニウム膜１０８を除去する（図６参照）。このために、本発明では、非晶質膜１１０及びシリコンゲルマニウム膜１０８を二段階エッチング工程を適用して除去し、第１エッチングで非晶質膜の全部及びシリコンゲルマニウム膜の一部をエッチングし、第２エッチングで残存するシリコンゲルマニウム膜をエッチングする。第１エッチングで乾式エッチングを使用し、第２エッチングで湿式エッチングを使用する。
【００３９】
さらに具体的に説明すると、まず、図３に示したように、前記導電性非晶質膜１１０が形成された半導体基板１００上にマスク膜パターン１１２を形成する。前記マスク膜パターン１１２はＮＭＯＳ領域を露出させ、ＰＭＯＳ領域は覆うように形成する。これによって、ＮＭＯＳ領域の非晶質膜１１０が露出される。前記マスク膜パターン１１２は、例えば、感光性膜であるフォトレジスト膜をコーティングした後に、露光及び現象工程を進行して形成する。
【００４０】
次に、図４を参照すると、第１エッチングで乾式エッチングを進行して前記マスク膜パターン１１２により露出されたＮＭＯＳ領域の非晶質膜の全部及びシリコンゲルマニウム膜の一部をエッチングする。第１エッチングである乾式エッチングは炭素原子とフッ素原子を含有するガスを使用して進行する。例えば、ＣＦ４ガスを使用し、キャリアガスとしてアルゴンガスを使用する。乾式エッチングを進行した後に、ＮＭＯＳ領域にゲートドーピングのための不純物イオン注入１１３工程を進行する。不純物イオンとして、ｎ−型のリンまたはヒ素を使用してＮＭＯＳ領域のシード用シリコン膜１０６に注入する。例えば、１乃至１００ｋｅＶのエネルギーでイオンを注入する。
【００４１】
次に、図５に示したように、乾式エッチングを進行した後に、前記マスク膜パターン１１２を除去する。これによって、ＰＭＯＳ領域では、導電性非晶質膜１１０が露出される。一方、ＮＭＯＳ領域では、前記乾式エッチング進行の結果、残存するシリコンゲルマニウム膜１０８ａが露出されている。
【００４２】
前記マスク膜パターン１１２を除去した後に、第２エッチングで湿式エッチングを進行して残存するシリコンゲルマニウム膜１０８ａをＮＭＯＳ領域で除去する。この時に、ＰＭＯＳ領域でのシリコンゲルマニウム膜上に残存する導電性非晶質膜１１０がハードマスクとして役割を果たすので、湿式エッチングからシリコンゲルマニウム膜が保護される。第２エッチングである湿式エッチングはＨＮＯ３及びＨ２Ｏ２溶液が混合したエッチング溶液を使用する。さらに具体的に、１．２体積パーセントのＨＮＯ３及び４．８体積パーセントのＨ２Ｏ２を混合したエッチング溶液を使用する。
【００４３】
次の図７を参照すると、ＮＭＯＳ領域のシード用シリコン膜１０６及びＰＭＯＳ領域の導電性非晶質膜１１０が露出された半導体基板の全面に最終的なゲート積層構造の一部を構成する追加シリコン膜１１４を形成する。前記追加シリコン膜１１４は先のシード用シリコン膜１０６のような条件でポリシリコン層で形成することが望ましい。前記追加シリコン膜１１４の厚さは既に形成された膜質の厚さ及び最終的なゲート積層構造の厚さを考慮して決められ、例えば、１００乃至２０００Åの厚さで形成する。
【００４４】
次に、写真エッチング工程を進行して積層された膜質を各々パターニングしてＰＭＯＳ領域及びＮＭＯＳ領域に各々ゲート電極１１６ａ、１１６ｂを形成する（図８参照）。結果的に、ＰＭＯＳ領域では、シード用シリコン膜１０６、シリコンゲルマニウム膜１０８、導電性非晶質膜１１０及び追加シリコン膜１１４がゲート電極１１６ａを構成し、ＮＭＯＳ領域では、シリコンゲルマニウム及び導電性非晶質膜が排除されたシード用シリコン膜１０６及び追加シリコン膜１１４がゲート電極１１６ｂを構成する。
【００４５】
ＰＭＯＳ領域でゲート電極の最下部を構成するシード用シリコン膜１０６のポリディプリーションを防止するために、その上部に積層されたシリコンゲルマニウム膜１０８のゲルマニウムが前記シード用シリコン膜１０６に拡散するように、ゲルマニウム拡散熱処理工程を進行する。これによって、ゲート電極の最下部にゲルマニウムが十分に分布し、ＰＭＯＳゲートドーピング時に注入されるボロン不純物がゲートポリディプリーションを十分に防止できるように、ゲート電極の下部に溶解される。この時に、ゲート電極の最上部を形成し、シリサイド膜の形成のために、高融点転移金属と反応する追加シリコン膜１１４にはゲルマニウムが拡散されない。本発明では、前記追加シリコン膜１１４とシリコンゲルマニウム膜１０８との間にゲルマニウムの拡散を防止する役割を果たす導電性非晶質膜１１０が介在されるためである。
【００４６】
ゲルマニウム拡散熱処理工程は、約１００℃乃至１２００℃で、約０乃至１０秒間進行する。ここで、０秒を含むことは、ゲルマニウム拡散熱処理工程を進行しない場合を含むことができるという意味である。すなわち、後続の熱処理工程、例えば、シリサイド熱処理工程、ソース／ドレイン熱処理工程でもゲルマニウムの拡散が起こることができるためである。
【００４７】
次に、図９を参照すると、側壁スペーサ工程、ソース／ドレイン工程を進行してＰＭＯＳ及びＮＭＯＳのゲート電極の側壁に各々側壁スペーサ１１８ａ、１１８ｂを形成し、ゲート電極の両側の半導体基板内に（ウェル内に）ソース／ドレイン１２０を形成する。側壁スペーサ工程及びソース／ドレイン工程は通常、広く知られているので、詳細な説明は省略する。簡単に説明すると、絶縁膜をコンフォマルに蒸着した後に、異方性エッチングを進行してゲート電極の側壁のみに絶縁膜を残して側壁スペーサを形成する。この時に、ゲート電極の高さが互いに異なるので、形成される側壁スペーサが互いに異なる寸法を有する。すなわち、さらに高い高さを有するＰＭＯＳゲート電極の側壁スペーサがＮＭＯＳゲート電極の側壁スペーサよりもさらに大きく形成される。側壁スペーサを形成した後に、高濃度のｎ型及びｐ型を注入し、活性化熱処理を進行してソース／ドレインを形成する。ＬＤＤソース／ドレイン構造を形成する場合に、側壁スペーサの形成の前に、低濃度の不純物を注入する。ＰＭＯＳトランジスタにおいて、ゲートドーピングはソース／ドレインを形成する時に、同時に形成することが望ましい。
【００４８】
次に、金属配線とゲート電極との間の低抵抗コンタクトの形成のためのシリサイド工程を進行する。図１０を参照して説明すると、側壁スペーサ１１８ａ、１１８ｂ及びソース／ドレイン１２０を形成した後に、半導体基板の全面に高融点転移金属膜１２２を形成する。高融点転移金属として、例えば、コバルト、ニッケルなどを使用する。
【００４９】
図１１を参照すると、シリサイド熱処理工程を進行してゲート電極の上部及びソース／ドレインの上部にシリサイド膜１２４ａ、１２４ｂを形成する。前述のように、本発明によると、導電性非晶質膜１１０によりソース／ドレイン活性化熱処理の間、またはゲルマニウム拡散熱処理の間、ゲルマニウムがゲートの上部の追加シリコン膜１１４に拡散できない。結果的に、ゲルマニウムによるシリサイド膜の特性の低下を防止することができる。シリサイド膜を形成した以後には、通常の配線工程を進行する。
【００５０】
以上の説明による本発明の実施形態は、但し、例として与えられたものであり、本発明の要旨を逸脱しない範囲内で多様な形態で変形して実施することができる。
【００５１】
例えば、前記実施形態で、ゲルマニウム拡散熱処理工程をゲート電極パターニングを進行した後に実施したが、ゲルマニウムシリコン膜を形成した以後に、そして、望ましくは、ソース／ドレイン形成の以前に、いつでも実施することができる。また、前述のように、ゲルマニウム拡散熱処理工程を実行しないこともできる。
【００５２】
また、ＮＭＯＳ領域のゲートドーピング工程は、図３に示したように、マスク膜パターン１１２を導電性非晶質膜１１０上に形成した以後、ゲートパターニングを進行した以後にも進行することもできる。
【００５３】
【発明の効果】
前述のように、本発明によると、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極構造を異なり形成することによって、ＰＭＯＳ領域でのゲートポリディプリーション及びボロン浸透現象を防止することができる。また、通常のＣＭＯＳ工程のＮＭＯＳゲートのドーピングに使用するマスクを使用するので、工程を複雑にしなくても、ＮＭＯＳ領域のシリコンゲルマニウム膜を除去することができる。
【００５４】
本発明によると、シリコンゲルマニウム上に導電性非晶質膜を形成し、パターニング工程を進行することによって、ＮＭＯＳ領域のシリコンゲルマニウムを容易に除去することができ、また、ゲルマニウムのゲートの上部への拡散を防止し、シリサイド膜の劣化を防止することができる。
【図面の簡単な説明】
【図１】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図２】本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図３】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図４】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図５】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図６】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図７】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図８】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図９】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図１０】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図１１】  本発明による半導体素子を形成する方法において、工程段階による選択された一部工程段階での半導体基板の一部を概略的に示す断面図である。
【図１２】  本発明による半導体素子を概略的に示す断面図である。
【符号の説明】
１００  半導体基板
１０２  素子分離膜
１０４  ゲート絶縁膜
１０６  シード用シリコン膜
１０８  シリコンゲルマニウム膜
１１０  導電性非晶質膜
１１４  追加シリコン膜
１１６ａ，１１６ｂ ゲート電極
１１８ａ，１１８ｂ   側壁スペーサ
１２０  ソース／ドレイン
１２４ａ，１２４ｂ シリサイド膜
２００ａ  ＰＭＯＳトランジスタ
２００ｂ  ＮＭＯＳトランジスタ
【図１】
0004313065.tif 000002
【図２】
0004313065.tif 000003
【図３】
0004313065.tif 000004
【図４】
0004313065.tif 000005
【図５】
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【図６】
0004313065.tif 000007
【図７】
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【図８】
0004313065.tif 000009
【図９】
0004313065.tif 000010
【図１０】
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【図１１】
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【図１２】
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