(57)【特許請求の範囲】
【請求項１】
ｍ個の容量と、（ｎ−ｍ）個の容量（ｍ及びｎは自然数、ｍ＜ｎ）と、
第１乃至第３の電源線と、第１及び第２のリセットスイッチと、出力端子と、カップリング容量と、を有し、
前記ｍ個の容量の一方の電極は、前記第１のリセットスイッチを介して前記第１の電源線と電気的に接続されており、
前記ｍ個の容量の一方の電極は、前記カップリング容量の一方の電極に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記カップリング容量の他方の電極に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記出力端子に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記第２のリセットスイッチを介して前記第３の電源線に電気的に接続されており、
前記ｍ個及び（ｎ−ｍ）個の容量の他方の電極と、前記第１又は第２の電源線のいずれか一との電気的接続を選択する手段を有し、
前記第３の電源線の電位を基準電位としたアナログ信号を前記出力端子から出力することを特徴とするＤ／Ａ変換回路。
【請求項２】
ｍ個の容量と、（ｎ−ｍ）個の容量（ｍ及びｎは自然数、ｍ＜ｎ）と、
第１乃至第４の電源線と、第１及び第２のリセットスイッチと、出力端子と、カップリング容量と、を有し、
前記ｍ個の容量の一方の電極は、前記第１のリセットスイッチを介して前記第４の電源線と電気的に接続されており、
前記ｍ個の容量の一方の電極は、前記カップリング容量の一方の電極に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記カップリング容量の他方の電極に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記出力端子に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記第２のリセットスイッチを介して前記第３の電源線に電気的に接続されており、
前記ｍ個及び（ｎ−ｍ）個の容量の他方の電極と、前記第１又は第２の電源線のいずれか一との電気的接続を選択する手段を有し、
前記第３の電源線の電位を基準電位としたアナログ信号を前記出力端子から出力することを特徴とするＤ／Ａ変換回路。
【請求項３】
ｍ個の容量と、（ｎ−ｍ）個の容量（ｍ及びｎは自然数、ｍ＜ｎ）と、
第１乃至第３の電源線と、第１及び第２のリセットスイッチと、出力端子と、容量がＣであるカップリング容量と、を有し、
前記ｍ個の容量のうち第１番目の容量の容量値をＣとすると、第ｍ番目の容量の容量値はＣの２ｍ−１倍であり、
前記（ｎ−ｍ）個の容量のうち第１番目の容量の容量値をＣとすると、第（ｎ−ｍ）番目の容量の容量値はＣの２ｎ−ｍ−１倍であり、
前記ｍ個の容量の一方の電極は、前記第１のリセットスイッチを介して前記第１の電極と電気的に接続されており、
前記ｍ個の容量の一方の電極は、前記カップリング容量の一方の電極に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記カップリング容量の他方の電極に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記出力端子に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記第２のリセットスイッチを介して前記第３の電源線に電気的に接続されており、
前記ｍ個及び（ｎ−ｍ）個の容量の他方の電極と、第１又は第２の電源線のいずれか一との電気的接続を選択する手段を有し、
前記第３の電源線の電位を基準電位としたアナログ信号を前記出力端子から出力することを特徴とするＤ／Ａ変換回路。
【請求項４】
ｍ個の容量と、（ｎ−ｍ）個の容量（ｍ及びｎは自然数、ｍ＜ｎ）と、
第１乃至第４の電源線と、第１及び第２のリセットスイッチと、出力端子と、容量がＣであるカップリング容量と、を有し、
前記ｍ個の容量のうち第１番目の容量の容量値をＣとすると、第ｍ番目の容量の容量値はＣの２ｍ−１倍であり、
前記（ｎ−ｍ）個の容量のうち第１番目の容量の容量値をＣとすると、第（ｎ−ｍ）番目の容量の容量値はＣの２ｎ−ｍ−１倍であり、
前記ｍ個の容量の一方の電極は、前記第１のリセットスイッチを介して前記第４の電源線と電気的に接続されており、
前記ｍ個の容量の一方の電極は、前記カップリング容量の一方の電極に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記カップリング容量の他方の電極に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記出力端子に電気的に接続されており、
前記（ｎ−ｍ）個の容量の一方の電極は、前記第２のリセットスイッチを介して前記第３の電源線に電気的に接続されており、
前記ｍ個及び（ｎ−ｍ）個の容量の他方の電極と、第１又は第２の電源線のいずれか一との電気的接続を選択する手段を有し、
前記第３の電源線の電位を基準電位としたアナログ信号を前記出力端子から出力することを特徴とするＤ／Ａ変換回路。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載のＤ／Ａ変換回路を有するアクティブマトリックス型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｄ／Ａ変換（デジタル／アナログ変換）回路（ＤＡＣ）に関する。特に、アクティブマトリクス型半導体装置の駆動回路に用いられるＤＡＣに関する。また、このＤＡＣを用いたアクティブマトリクス型半導体表示装置に関する。
【０００２】
【従来の技術】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続された画素電極に出入りする電荷を画素ＴＦＴのスイッチング機能により制御するものである。
【０００４】
その中でも、表示装置の高精細化、高画質化に伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【０００５】
【発明が解決しようとする課題】
【０００６】
デジタル駆動方式のアクティブマトリクス型液晶表示装置には、外部から入力されるデジタルビデオデータをアナログ信号（階調電圧）に変換するＤ／Ａ変換回路（ＤＡＣ）が必要である。Ｄ／Ａ変換回路には、様々な種類のものが存在するが、ここで、アクティブマトリクス型液晶表示装置に用いられているＤＡＣの例を示す。
【０００７】
図２５を参照する。図２５には、従来のＤＡＣの一例が示されている。図２５に示す従来のＤＡＣは、ｎビットのデジタルデータ（Ｄ0〜Ｄn-1）の各ビットが制御するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）と、各スイッチ（ＳＷ0〜ＳＷn-1）に接続された容量（Ｃ、２Ｃ、・・・、２n-1Ｃ）と、リセットスイッチ（Ｒｅｓ）とを有している。また、この従来のＤＡＣには、電源ＶH、電源ＶLが接続されている。また、容量ＣLは出力Voutに接続されている信号線の負荷容量である。なお、グランド電源をＶGとする。ただし、ＶGは任意の定電源でもかまわない。
【０００８】
スイッチ（ＳＷ0〜ＳＷn-1）は、それぞれ、入力されるデジタルデータ（Ｄ0〜Ｄn-1）の対応するビットが０（Ｌｏ）の時、電源ＶLに接続され、対応するビットが１（Ｈｉ）の時、電源ＶHに接続されるようになっている。
【０００９】
この従来のＤＡＣの動作を順を追って説明する。この従来のＤＡＣの動作は、リセット期間ＴRとデータ入力期間ＴEとに分けて説明される。
【００１０】
まず、リセット期間ＴR中、リセットスイッチＲｅｓが閉じ、かつデジタルデータの全ビット（Ｄ0〜Ｄn-1）が０（Ｌｏ）となり、全てのスイッチ（ＳＷ0〜ＳＷn-1）が電源ＶLに接続される。この状態における、この従来のＤＡＣの等価回路を図２６（Ａ）に示す。
【００１１】
リセット期間ＴR終了後、デジタルデータの全ビット（Ｄ0〜Ｄn-1）が０（Ｌｏ）であるので、図２６（Ａ）に示す負荷容量ＣLに蓄えられる電荷の初期値ＱL0は、下記の数式（１９）の様になる。
【００１２】
【数１】
0004338855.tif 000002
【００１３】
リセット期間ＴR終了後、データ書き込み期間ＴEが始まり、任意のビット情報を有するデジタルデータ（Ｄ0〜Ｄn-1）が、スイッチ（ＳＷ0〜ＳＷn-1）を制御する。そして、各ビット情報に応じた電荷が充放電され、その後定常状態になる。この時の等価回路を図２６（Ｂ）に示す。この時、合成容量Ｃ0、Ｃ1、ＣLに蓄えられる電荷Ｑ0、Ｑ1、ＱLは、下記の数式（２０ａ）〜（２０ｃ）の様になる。
【００１４】
【数２】
0004338855.tif 000003
【００１５】
ここで、
【００１６】
【数３】
0004338855.tif 000004
【００１７】
であるので、Ｖoutにおける電荷の保存法則により、
【００１８】
【数４】
0004338855.tif 000005
【００１９】
が成り立ち、出力Ｖoutは下記数式（２４）の様になる。
【００２０】
【数５】
0004338855.tif 000006
【００２１】
ただし、
【００２２】
【数６】
0004338855.tif 000007
【００２３】
である。αは出力Ｖoutの最大電圧振幅と入力電圧振幅（ＶH−ＶL）との比（本明細書では電圧圧縮率とよぶ）である。
図２６（Ｃ）に示す様に、出力Ｖoutはデジタルデータのアドレス（０〜２n−１）に対して線形関係にあることがわかる。しかし、数式（２４）より、出力ＶoutはＶHとＶLとの差に依存し、かつＶLを基準電位としてデジタルデータのアドレスに対して線形的に変化するので、出力Ｖoutの電圧振幅と基準電位とを独立して制御することができない。
【００２４】
次に、別の従来のＤＡＣの例を図２７に示す。図２７の従来のＤＡＣは、ｎビットのデジタルデータ（Ｄ0〜Ｄn-1）の各ビットが制御するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）と、各スイッチ（ＳＷ0〜ＳＷn-1）に接続された容量（Ｃ、２Ｃ、・・・、２m-1Ｃ、Ｃ、２Ｃ、・・・、２n-m-1Ｃ）と、２つのリセットスイッチ（Ｒｅｓ1およびＲｅｓ2）と、カップリング容量とを有している。また、この従来のＤＡＣには、電源ＶH、電源ＶLが接続されている。
【００２５】
また、図２８に別の従来のＤＡＣの例を示す。図２８の従来のＤＡＣは、ｎビットのデジタルデータ（Ｄ0〜Ｄn-1）の各ビットが制御するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）と、各スイッチ（ＳＷ0〜ＳＷn-1）に接続された容量（Ｃ、２Ｃ、・・・、２m-1Ｃ、Ｃ、２Ｃ、・・・、２n-m-1Ｃ）と、２つのリセットスイッチ（Ｒｅｓ1およびＲｅｓ2）とを有している。また、図２８の従来のＤＡＣには下位ビット側の回路に容量Ｃが接続されている点と、下位ビットに対応する回路と上位ビットに対応する回路とを接続するカップリング容量が異なる点とが図２７の従来のＤＡＣとは異なっている。
【００２６】
図２７の従来のＤＡＣおよび図２８の従来のＤＡＣのいずれにおいても、スイッチ（ＳＷ0〜ＳＷn-1）は、それぞれ、入力されるデジタルデータ（Ｄ0〜Ｄn-1）が０（Ｌｏ）の時、電源ＶLに接続され、入力デジタルデータが１（Ｈｉ）の時、電源ＶHに接続されるようになっている。
【００２７】
図２７の従来のＤＡＣの出力Ｖoutは、下記の数式（２６）のようになる。
【００２８】
【数７】
0004338855.tif 000008
【００２９】
また、図２８の従来のＤＡＣの出力Ｖoutは、下記の数式（２７）のようになる。
【００３０】
【数８】
0004338855.tif 000009
【００３１】
ここで、Ｃ1は上記の数式（２１ｂ）と同じであり、また、
【００３２】
【数９】
0004338855.tif 000010
【００３３】
である。αAおよびαBはともに電圧圧縮率である。
これらの従来のＤＡＣにおいても、図２６（Ｃ）に示す従来のＤＡＣと同様、出力Ｖoutはデジタルデータのアドレス（０〜２n−１）に対して線形関係にあることがわかっている。しかし、数式（２６）および（２７）より、出力ＶoutはＶHとＶLとの差に依存し、かつＶLを基準電位としてデジタルデータのアドレスに対して線形的に変化するので、出力Ｖoutの電圧振幅と基準電位とを独立して制御することができない。
【００３４】
【課題を解決するための手段】
【００３５】
そこで、本発明は、上述の問題に鑑みてなされたものであり、出力Ｖoutの電圧振幅と基準電位とを独立して制御することができるＤＡＣを提供することにある。以下に本発明のＤＡＣについて説明する。
【００３６】
本発明によると、
ｎビットのデジタルデータ（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
前記ｎビットのデジタルデータの各ビットは、スイッチを制御し、前記スイッチに接続された容量への電荷の充放電を制御し、
オフセット電圧を基準電位としたアナログ信号の出力をおこなうことを特徴とするＤ／Ａ変換回路が提供される。
【００３７】
本発明によると、
ｎビットのデジタルデータ（ｎは自然数）をアナログ信号に変換するＤ／Ａ変換回路であって、
前記ｎビットのデジタルデータの各ビットに対応したｎ個のスイッチおよびｎ個の容量を有しており、
各ビットに対応した前記ｎ個のスイッチは、前記ｎ個のスイッチのそれぞれに接続された前記容量への電荷の充放電を制御し、
オフセット電圧を基準電位としたアナログ信号の出力をおこなうことを特徴とするＤ／Ａ変換回路が提供される。
【００３８】
本発明によると、
ｎビットデジタルデータの下位ｍビット（ｎおよびｍは自然数、ｍ＜ｎ）のそれぞれのビットが制御するスイッチおよび前記ｎビットデジタルデータの上位（ｎ−ｍ）ビットのそれぞれのビットが制御するスイッチと、
前記下位ｍビットのそれぞれのビットが制御する前記スイッチのそれぞれに接続された容量であって、それぞれ単位容量の２m-1倍である容量と、
前記上位（ｎ−ｍ）ビットのそれぞれのビットが制御するスイッチのそれぞれに接続された容量であって、それぞれ単位容量の２n-m-1倍である容量と、
カップリング容量と、
２つのリセットスイッチと、
を有するｎビットのデジタルデータをアナログ信号に変換するＤ／Ａ変換回路であって、
２つの電源およびオフセット電源が接続されており、
前記スイッチは２つの電源のうちいずれか一を選択し、
前記２つのリセットスイッチは、前記容量への電荷の充電を制御し、
前記ｎビットのデジタルビデオデータの上位（ｎ−ｍ）ビットの容量の共通接続端から前記オフセット電源の電位を基準電位としたアナログ信号が出力されるＤ／Ａ変換回路が提供される。
【００３９】
本発明によると、
データの下位ｍビット（ｎおよびｍは自然数、ｍ＜ｎ）が制御する下位ビット回路部であって、各ビットが制御するスイッチ、および前記スイッチに接続された容量であって、それぞれ単位容量の２m-1倍である容量を有する下位ビット回路部と、
ｎビットデジタルデータの上位（ｎ−ｍ）ビットが制御する上位ビット回路部であって、各ビットが制御するスイッチ、および前記スイッチに接続された容量であって、それぞれ単位容量の２n-m-1倍である容量を有する上位ビット回路部と、
前記下位ビット回路部と前記上位ビット回路部とを接続する前記単位容量でなるカップリング容量と、
２つのリセットスイッチと、
を有するＤ／Ａ変換回路であって、
２つの電源およびオフセット電源が入力されており、
前記２つのリセットスイッチは、前記下位ビット回路部のそれぞれの容量および前記上位ビット部のそれぞれの容量への電荷の充電を制御し、
前記上位ビット回路部のそれぞれの容量の共通接続端には、前記オフセット電源が入力されており、
前記下位ビット回路部のそれぞれの前記スイッチは、各ビット情報により前記２つの電源のうちいずれか一を選択し、それぞれの前記スイッチに接続された容量の電荷の充放電を制御し、
前記上位ビット回路部のそれぞれの前記スイッチは、各ビット情報により前記２つの電源のうちいずれか一を選択し、それぞれの前記スイッチに接続された容量の電荷の充放電を制御し、
前記上位ビット回路部の前記共通接続端から前記オフセット電源の電位を基準電位としたアナログ信号が出力されるＤ／Ａ変換回路が提供される。
【００４０】
【発明の実施の形態】
以下に本発明のＤＡＣをある実施形態に基づいて説明する。なお、本発明のＤＡＣは、以下の実施形態に限定されるわけではない。
【００４１】
本発明のＤＡＣの回路図を図１に示す。図１に示す本発明のＤＡＣは、ｎビット（Ｄ0〜Ｄn-1）のデジタルデータを扱うことができる。なお、Ｄ0をＬＳＢとし、Ｄn-1をＭＳＢとする。また、ｎビットのデジタルデータを、下位ｍビット（Ｄ0〜Ｄm-1）と上位（ｎ−ｍ）ビット（Ｄm〜Ｄn-1）とに分割して考える。
【００４２】
図１に示す様に本発明のＤＡＣは、ｎビットのデジタルデータ（Ｄ0〜Ｄn-1）の各ビットが制御するｎ個のスイッチ（ＳＷ0〜ＳＷn-1）と、各スイッチ（ＳＷ0〜ＳＷn-1）に接続された容量（Ｃ、２Ｃ、・・・、２m-1Ｃ、Ｃ、２Ｃ、・・・、２n-m-1Ｃ）と、２つのリセットスイッチ（Ｒｅｓ1およびＲｅｓ2）とを有している。これらの容量は単位容量Ｃの整数倍となっている。また、本発明のＤＡＣは、下位ｍビットに対応する回路部と上位（ｎ−ｍ）ビットに対応する回路部とを接続する容量Ｃを有している。図１に示されているように、下位ｍビットに対応する回路部のそれぞれの容量の一端は、共通接続端となっている。また、上位（ｎ−ｍ）ビットに対応する回路部のそれぞれの容量の一端は、共通接続端となっている。なお、容量ＣLは出力Ｖoutに接続された信号線の負荷容量である。また、グランド電源をＶGとする。ただし、ＶGは任意の定電源でもよい。
【００４３】
本発明のＤＡＣには、電源ＶH、電源ＶL、オフセット電源ＶB、電源ＶAが接続されている。なお、ＶH＞ＶLの場合と、ＶH＜ＶLの場合とでは、出力Ｖoutには逆相のアナログ信号が出力される。なお、ここでは、ＶH＞ＶLの場合の出力を正相とし、ＶH＜ＶLの場合の出力を反転相とする。
【００４４】
スイッチ（ＳＷ0〜ＳＷn-1）は、それぞれ、入力されるデジタルデータ（Ｄ0〜Ｄn-1）が０（Ｌｏ）の時、電源ＶLに接続され、入力デジタルデータが１（Ｈｉ）の時、電源ＶHに接続されるようになっている。リセットスイッチＲｅｓ1は、上位（ｎ−ｍ）ビットに対応する容量（Ｃ、２Ｃ、・・・、２n-m-1Ｃ）へのＶBからの電荷の充電を制御している。また、リセットスイッチＲｅｓ2は、下位ｍビットに対応する容量（Ｃ、２Ｃ、・・・、２m-1Ｃ）へのＶAからの電荷の充電を制御している。
【００４５】
なお、リセットスイッチＲｅｓ2の一端を電源ＶLに接続し、電源ＶAからの電圧の供給を行わないようにしても良い。
【００４６】
次に、本発明のＤＡＣの動作を順を追って説明する。本発明のＤＡＣの動作は、リセット期間ＴRとデータ入力期間ＴEとに分けて説明される。
【００４７】
まず、リセット期間ＴR中、リセットスイッチＲｅｓ1およびＲｅｓ2が閉じ、かつデジタルデータの全ビット（Ｄ0〜Ｄn-1）が０（Ｌｏ）となり、全てのスイッチ（ＳＷ0〜ＳＷn-1）が電源ＶLに接続される。この状態における、図１に示す本発明のＤＡＣの等価回路を図２（Ａ）に示す。
【００４８】
リセット期間ＴR終了直後、図２（Ａ）に示す各合成容量Ｃ0、Ｃ1、Ｃ2、Ｃ3、Ｃ、ＣLに蓄えられる電荷の初期値Ｑ00、Ｑ10、Ｑ20、Ｑ30、Ｑ0、ＱL0は、下記の数式（１ａ）〜（１ｆ）の様になる。
【００４９】
【数１０】
0004338855.tif 000011
【００５０】
である。
リセット期間ＴR終了後、データ書き込み期間ＴEが始まり、任意のビット情報を有するデジタルデータ（Ｄ0〜Ｄn-1）が、スイッチ（ＳＷ0〜ＳＷn-1）を制御し、各ビット情報に応じた電荷が充放電され、その後定常状態になる。そして最終的に合成容量Ｃ0、Ｃ1、Ｃ2、Ｃ3、Ｃ、ＣLに蓄えられる電荷Ｑ0、Ｑ1、Ｑ2、Ｑ3、Ｑ、ＱLは、下記の数式（２ａ）〜（２ｆ）の様になる。
【００５１】
【数１１】
0004338855.tif 000012
【００５２】
なお、
【００５３】
【数１２】
0004338855.tif 000013
【００５４】
である。
ここで、図２（Ｂ）におけるポイントＶoutおよびＶmにおいては、電荷の保存則より、下記数式（４ａ）および（４ｂ）が成り立つ。
【００５５】
【数１３】
0004338855.tif 000014
【００５６】
ここで、（４ａ）および（４ｂ）に（１ａ）〜（１ｆ）および（２ａ）〜（２ｆ）を代入しＶoutについて解くと、下記数式（５）に示す様になる。
【００５７】
【数１４】
0004338855.tif 000015
【００５８】
ここで、
【００５９】
【数１５】
0004338855.tif 000016
【００６０】
であるので、
【００６１】
【数１６】
0004338855.tif 000017
【００６２】
となり、数式（５）に、（６ａ）、（６ｂ）および（７）を代入することによって下記数式（８）が得られる。
【００６３】
【数１７】
0004338855.tif 000018
【００６４】
ただし、
【００６５】
【数１８】
0004338855.tif 000019
【００６６】
である。αは電圧圧縮率である。
よって、数式（８）より、ＶoutはＶAに依存しないことがわかる。数式（８）により、縦軸にＶout、横軸にデジタルビデオデータのアドレスをとったグラフを図２（Ｃ）に示す。図２（Ｃ）に示す様に、出力Ｖoutはデジタルデータのアドレス（０〜２n−１）に対して線形関係にあることがわかる。また、出力ＶoutはＶHとＶLとの差によってその振幅を決定することができ、かつオフセット電源ＶBを基準電位としてデジタルデータのアドレスに対して線形的に変化する。つまり、出力Ｖoutの電圧振幅と基準電位ＶBとを独立して制御することができる。このことから、ＶHとＶLとの差が一定であれば、ＶHおよびＶLを共に小さくしても同じ出力Ｖoutが得られるので、電源電圧を低く抑えることができる。そのことにより、αを小さく、つまり容量Ｃを小さくすることができ、容量部のレイアウト面積を縮小することができる。
【００６７】
なお、本発明の構成に用いられる容量には、上述の線形関係をほぼ満たす程度の誤差が許容される。
【００６８】
以下に、本発明のＤＡＣの実施例について説明する。なお、本発明のＤＡＣの具体的な構成は、以下の実施例の構成に限定されるわけではない。
【実施例】
【００６９】
（実施例１）
図３を参照する。図３には、本実施例の８ビットＤＡＣの回路図が示されている。
【００７０】
図３に示す本実施例のＤＡＣは、８ビット（Ｄ0（ＬＳＢ）〜Ｄ7（ＭＳＢ））のデジタルデータを扱う。また、８ビットのデジタルデータを、下位４ビット（Ｄ0〜Ｄ3）と上位４ビット（Ｄ4〜Ｄ7）とに分割して考える。
【００７１】
図３に示す様に本実施例のＤＡＣは、８ビットのデジタルデータ（Ｄ0〜Ｄ7）の各ビットが制御する８個のスイッチ（ＳＷ0〜ＳＷ7）と、各スイッチ（ＳＷ0〜ＳＷ7）に接続された容量（Ｃ、２Ｃ、４Ｃ、８Ｃ、Ｃ、２Ｃ、４Ｃ、８Ｃ）と、２つのリセットスイッチ（Ｒｅｓ1およびＲｅｓ2）とを有している。また、本実施例のＤＡＣは、下位４ビットに対応する回路部と上位４ビットに対応する回路部とを接続する容量Ｃを有している。
【００７２】
本実施例のＤＡＣには、電源ＶH、電源ＶL、オフセット電源ＶBが接続されている。
【００７３】
スイッチ（ＳＷ0〜ＳＷ7）は、それぞれ、入力されるデジタルデータ（Ｄ0〜Ｄ7）の各ビットが０（Ｌｏ）の時、電源ＶLに接続され、入力デジタルデータの各ビットが１（Ｈｉ）の時、電源ＶHに接続されるようになっているのは上で述べた通りである。リセットスイッチＲｅｓ1は、上位４ビットに対応する容量（Ｃ、２Ｃ、４Ｃ、８Ｃ）へのＶBからの電荷の充電を制御している。また、下位４ビットに対応する容量（Ｃ、２Ｃ、４Ｃ、８Ｃ）の一端は、リセットスイッチＲｅｓ2に接続されている。
【００７４】
本実施例の８ビットＤＡＣにおいては、上述の図１のＤＡＣとは構成が異なる。図１のＤＡＣと異なる点は、リセットスイッチＲｅｓ2の一端が電源ＶLに接続されており、電源ＶAからの電圧の供給がない点である。しかし、上述したように出力電圧ＶoutはＶAに依存しない。よって、本実施例のＤＡＣは、上述の図１に示すＤＡＣと同様の動作をする。
【００７５】
次に、本実施例のＤＡＣの動作を順を追って説明する。本実施例のＤＡＣの動作は、図１のＤＡＣと同様、リセット期間ＴRとデータ入力期間ＴEとに分けて説明される。
【００７６】
まず、リセット期間ＴR中、リセットスイッチＲｅｓ1およびＲｅｓ2が閉じ、かつデジタルビデオデータの全ビット（Ｄ0〜Ｄ7）が０（Ｌｏ）となり、全てのスイッチ（ＳＷ0〜ＳＷ7）が電源ＶLに接続される。この状態における本実施例のＤＡＣの等価回路は、図４（Ａ）に示されるものと同様である。
【００７７】
リセット期間ＴR終了直後、図４（Ａ）に示す各合成容量Ｃ0、Ｃ1、Ｃ2、Ｃ3、Ｃ、ＣLに蓄えられる電荷の初期値Ｑ00、Ｑ10、Ｑ20、Ｑ30、Ｑ0、ＱL0は、下記の数式（１０ａ）〜（１０ｆ）の様になる。
【００７８】
【数１９】
0004338855.tif 000020
【００７９】
なお、
【００８０】
【数２０】
0004338855.tif 000021
【００８１】
である。
リセット期間ＴR終了直後、任意のビット情報を有するデジタルデータ（Ｄ0〜Ｄ7）が、スイッチ（ＳＷ0〜ＳＷ7）に供給されスイッチを制御し、各ビット情報に応じた電荷が充放電される。そして最終的に合成容量Ｃ0、Ｃ1、Ｃ2、Ｃ3、Ｃ、ＣLに蓄えられる電荷Ｑ0、Ｑ1、Ｑ2、Ｑ3、Ｑ、ＱLは、上記の数式（１１ａ）〜（１１ｆ）の様になる。
なお、
【００８２】
【数２１】
0004338855.tif 000022
【００８３】
である。
ここで、図４（Ａ）におけるポイントＶoutおよびＶmにおいては、電荷の保存則より、下記数式（１３ａ）および（１３ｂ）が成り立つ。
【００８４】
【数２２】
0004338855.tif 000023
【００８５】
ここで、
（１３ａ）および（１３ｂ）に、（１０ａ）〜（１０ｆ）および（１２ａ）〜（１２ｆ）を代入し、Ｖoutについて解くと下記数式（１４）に示す様になる。
【００８６】
【数２３】
0004338855.tif 000024
【００８７】
ここで、
【００８８】
【数２４】
0004338855.tif 000025
【００８９】
であるので、
【００９０】
【数２５】
0004338855.tif 000026
【００９１】
となり、数式（１４）に、（１５ａ）、（１５ｂ）および（１６）を代入することによって下記数式（１７）が得られる。
【００９２】
【数２６】
0004338855.tif 000027
【００９３】
ただし、
【００９４】
【数２７】
0004338855.tif 000028
【００９５】
である。
よって、数式（１７）より、出力Ｖoutはデジタルデータのアドレス（０〜２8−１）に対して線形関係にあることがわかる。本実施例では、８ビットのデジタルビデオデータを扱うので、２５６通りのＶoutが得られる。ここで、数式（１７）において、各パラメータを変化させた時の出力Ｖout−デジタルデータのアドレスのグラフを図２９に示す。
【００９６】
出力ＶoutはＶHとＶLとの差によってその振幅を決定することができ、かつＶBを基準電位としてデジタルデータのアドレスに対して線形的に変化する。つまり、出力Ｖoutの電圧振幅と基準電位とを独立して制御することができる。このことから、ＶHとＶLとの差が一定であれば、ＶHおよびＶLを共に小さくしても同じ出力Ｖoutが得られるので、電源電圧を低く抑えることができる。そのことにより、αを小さく、つまり容量Ｃを小さくすることができ、容量部のレイアウト面積を縮小することができる。
【００９７】
（実施例２）
本実施例においては、上述の実施例１のＤＡＣを、アクティブマトリクス型液晶表示装置の駆動回路に用いた場合について説明する。
【００９８】
図５は、本実施例のアクティブマトリクス型液晶表示装置の概略ブロック図である。５０１はソース信号線駆動回路Ａであり、５０２はソース信号線駆動回路Ｂである。５０３はゲート信号線駆動回路である。５０４はアクティブマトリクス回路である。５０５はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。
【００９９】
ソース信号線駆動回路Ａ５０１は、シフトレジスタ回路（２４０ステージ×２のシフトレジスタ回路）５０１−１、ラッチ回路１（９６０×８デジタルラッチ回路）５０１−２、ラッチ回路２（９６０×８デジタルラッチ回路）５０１−３、セレクタ回路１（２４０のセレクタ回路）５０１−４、Ｄ／Ａ変換回路（２４０のＤＡＣ）５０１−５、セレクタ回路２（２４０のセレクタ回路）５０１−６を有している。その他、バッファ回路やレベルシフタ回路（いずれも図示せず）を有している。また、説明の便宜上、ＤＡＣ５０１−５にはレベルシフタ回路が含まれている。
【０１００】
ソース信号線駆動回路Ｂ５０２は、ソース信号線駆動回路Ａ５０１と同じ構成を有する。なお、ソース信号線側駆動回路Ａ５０１は、奇数番目のソース信号線に映像信号（階調電圧信号）を供給し、ソース信号線側駆動回路Ｂ５０２は、偶数番目のソース信号線に映像信号を供給するようになっている。
【０１０１】
なお、本実施例のアクティブマトリクス型液晶表示装置においては、回路レイアウトの都合上、アクティブマトリクス回路の上下を挟むように２つのソース信号線駆動回路Ａおよびソース信号線駆動回路Ｂを設けたが、回路レイアウト上、可能であれば、ソース信号線駆動回路を１つだけ設けるようにしても良い。
【０１０２】
また、５０３はゲート信号線駆動回路であり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等（いずれも図示せず）を有している。
【０１０３】
アクティブマトリクス回路５０４は、１９２０×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への映像信号（階調電圧）の供給を制御している。各画素電極に映像信号（階調電圧）が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【０１０４】
ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。
【０１０５】
まず、ソース信号線側駆動回路Ａ５０１の動作を説明する。シフトレジスタ回路５０１−１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路５０１−１は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【０１０６】
シフトレジスタ回路５０１−１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【０１０７】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（５０１−２）に供給される。ラッチ回路１（５０１−２）は、８ビットデジタルビデオデータ（8bit digital video data）を処理するラッチ回路を９６０ステージ有してる。ラッチ回路１（５０１−２）は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路から供給される８ビットデジタルビデオデータを順次取り込み、保持する。
【０１０８】
ラッチ回路１（５０１−２）の全てのステージにラッチ回路にデジタルビデオデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路１（５０１−２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【０１０９】
１ライン期間の終了後、シフトレジスタ回路５０１−１の動作タイミングに合わせて、ラッチ回路２（５０１−３）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ回路１（５０１−２）に書き込まれ保持されているデジタルビデオデータは、ラッチ回路２（５０１−３）に一斉に送出され、ラッチ回路２（５０１−３）の全ステージのラッチ回路に書き込まれ、保持される。
【０１１０】
デジタルビデオデータをラッチ回路２（５０１−３）に送出し終えたラッチ回路１（５０１−２）には、シフトレジスタ回路５０１−１からのタイミング信号に基づき、再びデジタルビデオデータ分割回路から供給されるデジタルビデオデータの書き込みが順次行われる。
【０１１１】
この２順目の１ライン期間中には、ラッチ回路２（５０１−３）に書き込まれ、保持されているデジタルビデオデータが、セレクタ回路１（５０１−４）によって順次選択され、Ｄ／Ａ変換回路（ＤＡＣ）５０１−５に供給される。なお本実施例では、セレクタ回路１（５０１−４）においては、１つのセレクタ回路がソース信号線４本に対応している。
【０１１２】
ここで、本実施例に用いられるセレクタ回路１（５０１−４）を説明するために、２ビットデジタルビデオデータを扱うセレクタ回路を参照する（図６および図７）。本実施例のように、８ビットデジタルデータを扱うセレクタ回路も回路の構成概念は同じである。なお、セレクタ回路については、本出願人による特許出願である特開平１１−１６７３７３号に記載されているものを用いることもできる。
【０１１３】
図６は、１つのセレクタ回路の回路図が示されている。図６において、符号Ａ、Ｂ、ＣおよびＤは、ソース信号線、符号Ａ、Ｂ、ＣおよびＤに付されている添字０および１は、それぞれのソース信号線に入力される２ビットのデジタルビデオデータのビットを示している。選択信号ＳＳ１およびＳＳ２によって、１ライン走査期間（水平走査期間）の１／４づつ、ソース信号線Ａ、Ｂ、ＣまたはＤに対応するデジタルビデオデータが選択され、Out-0およびOut-1から出力される。この選択回路のタイミングチャートを図７に示す。なお、Ｌ．Ｓはラッチシグナルである。
【０１１４】
本実施例のセレクタ回路５０１−４においては、ソース信号線４本毎に一つのセレクタ回路が設けられている。また、１ライン走査期間の１／４づつ、対応するソース信号線にラッチ回路１（５０１−２）から供給される８ビットデジタルビデオデータが選択される。
【０１１５】
セレクタ回路５０１−４で選択された８ビットデジタルビデオデータがＤＡＣ５０１−５に供給される。ここで、本実施例に用いられる本発明のＤＡＣについて図８および図９を用いて解説する。
【０１１６】
図８には、本実施例のＤＡＣの回路図が示されている。なお、本実施例のＤＡＣは、レベルシフタ回路（Ｌ．Ｓ）を有しているが、このレベルシフタ回路を省略して設計することも可能である。なお、レベルシフタ回路（Ｌ．Ｓ）の回路構成については、図９（Ａ）に示されている。レベルシフタ回路においては、入力ＩＮに信号Ｌｏが入力され、入力ＩＮｂに信号Ｈｉが入力された時に、出力ＯＵＴからは高電位電源ＶｄｄＨＩが、出力ＯＵＴｂからは低電位電源Ｖｓｓが出力されるようになっている。また、入力ＩＮに信号Ｈｉが入力され、入力ＩＮｂに信号Ｌｏが入力された時に、出力ＯＵＴからは低電位電源Ｖｓｓが、出力ＯＵＴｂからは高電位電源ＶｄｄＨＩが出力されるようになっている。
【０１１７】
本実施例のＤＡＣには、ＮＯＲ回路（５０１−５−１）の一方の入力にデジタルビデオデータ（Ｄ0〜Ｄ7）の反転データ（ここでは反転Ｄ0〜Ｄ7と呼ぶ）が入力されるようになっている。このＮＯＲ回路（５０１−５−１）の他方の入力には、リセットパルスＡ（ＲｅｓA）が入力される。このリセットパルスＡは、ＤＡＣのリセット期間ＴRに入力される。本実施例の場合、デジタルビデオデータ（反転Ｄ0〜Ｄ7）はリセット期間ＴR中にもＮＯＲ回路（５０１−５−１）へ入力されているが、ＮＯＲ回路にリセットパルスＲｅｓＡが入力されている間は、ＮＯＲ回路からはデジタルビデオデータが出力されないようになっている。
【０１１８】
なお、ＮＯＲ回路を省略し、リセット期間ＴRの終了後、デジタルビデオデータ（反転Ｄ0〜Ｄ7）が入力されるようにしてもよい。
【０１１９】
リセット期間ＴRの終了後、データ書き込み期間ＴEが始まり、８ビットのデジタルビデオデータがレベルシフタ回路によってその電圧レベルを上げられ、スイッチ回路ＳＷ0〜ＳＷ7に入力される。
【０１２０】
スイッチ回路ＳＷ0〜ＳＷ7は、それぞれ２個のアナログスイッチＡＳＷ1およびＡＳＷ2によって構成されている。アナログスイッチＡＳＷ1およびＡＳＷ2のそれぞれの回路構成は、図９（Ｂ）に示されている。ＡＳＷ1の一端はＤＣ＿ＶＩＤＥＯ＿Ｌに、その他端はＡＳＷ2の一端に接続されかつ容量に接続されている。また、各ＡＳＷ2の一端はＤＣ＿ＶＩＤＥＯ＿Ｈに、その他端はＡＳＷ2の一端に接続されかつ容量（１ｐＦ、２ｐＦ、４ｐＦ、８ｐＦ、１ｐＦ、２ｐＦ、４ｐＦ、８ｐＦ）に接続されている。各容量の一端は２つのアナログスイッチに接続されており、他端はリセットスイッチ２（Ｒｅｓ2）に接続されている。また、リセットスイッチ１（Ｒｅｓ1）の一端は、ＤＣ＿ＶＩＤＥＯ＿Ｍに接続されており、他端は上位ビットに対応する容量の一端に接続されている。リセットスイッチＲｅｓ1およびＲｅｓ2には、リセットパルス（ＲｅｓB）および反転リセットパルス（反転ＲｅｓB）が入力される。
【０１２１】
また、上位ビットに対応する回路と下位ビットに対応する回路の接続点には、容量（１ｐＦ）が設けられている。なお、本実施例における、上述の全ての容量はそれらの値に限定されるわけではない。
【０１２２】
ＤＡＣ５０１−５は、８ビットのデジタルビデオデータをアナログビデオデータ（階調電圧）に変換し、セレクタ回路２（５０１−６）によって選択されるソース信号線に順次供給される。本実施例のＤＡＣの動作は、上述の実施例１の動作に従い、出力Ｖoutは上述の数式（１７）で示される。
【０１２３】
ソース信号線に供給されるアナログ信号は、ソース信号線に接続されているアクティブマトリクス回路の画素ＴＦＴのソース領域に供給される。
【０１２４】
５０２はソース信号線駆動回路Ｂであり、その構成はソース信号線駆動回路Ａ５０１と同じである。ソース信号線駆動回路Ｂ５０２は、偶数番目のソース信号線にアナログビデオデータを供給する。
【０１２５】
ゲート信号線駆動回路５０３においては、シフトレジスタ（図示せず）からのタイミング信号がバッファ回路（図示せず）に供給され、対応するゲート信号線（走査線）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【０１２６】
このように、ゲート信号線駆動回路からの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソース信号線駆動回路からのアナログ信号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。
【０１２７】
５０５はデジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。デジタルビデオデータ分割回路５０５は、外部から入力されるデジタルビデオデータの周波数を１／ｍに落とすための回路である。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｍに落とすことができる。ここで、図１０を参照し、本実施例に用いられるデジタルビデオデータ分割回路５０５について簡単に説明する。
【０１２８】
図１０（Ａ）に示す様に、本実施例のデジタルビデオデータ分割回路は、クロックジェネレータおよび複数のＳＰＣ基本ユニットを有している。ＳＰＣ基本ユニットの構成は、図１０（Ｂ）に示される。図１０（Ｂ）において、Ｈ−ＤＬおよびＬ−ＤＬは、Ｄラッチと呼ばれるラッチ回路である。Ｈ−ＤＬは、Ｄラッチに入力されるラッチ信号がＨｉの時インプット信号をラッチし、Ｌ−ＤＬは、Ｄラッチに入力されるラッチ信号がＬｏの時インプット信号をラッチする、Ｄラッチ回路である。
【０１２９】
本実施例では、デジタルビデオデータ分割回路５０５には、外部から８０ＭＨｚの８ビットデジタルビデオデータが入力される。デジタルビデオデータ分割回路５０５は、外部から入力される８０ＭＨｚの８ビットデジタルビデオデータをシリアル−パラレル変換し、１０ＭＨｚのデジタルビデオデータをソース信号線駆動回路に供給する。
【０１３０】
なお、本実施例のデジタルビデオデータ分割回路５０５には、８０ＭＨｚのデジタルビデオデータの他、４０ＭＨｚのクロック（ＣＫ）およびリセットパルスＲｅｓが外部から入力される。本実施例のデジタルビデオデータ分割回路５０５は、入力されるデジタルビデオデータの周波数の半分の周波数のクロックしか必要としない。よって、従来のものと比較して、本実施例のデジタルビデオデータ分割回路５０５は安定性および信頼性が高い。
【０１３１】
ここで、図１１を参照する。図１１には、デジタルビデオデータ分割回路を構成するＳＰＣ基本ユニットのタイミングチャートが示されている。
【０１３２】
図１１に示すタイミングチャートによると、入力されるシリアルデジタルデータ（Ｄ−１、Ｄ−２、・・・、Ｄ−１０、・・・）が２つのパラレルデジタルデータ（Ｐ１およびＰ２）に変換される様子が示されている。
【０１３３】
ここで、本実施例で説明したアクティブマトリクス型液晶表示装置の作製方法例を以下に説明する。本実施例では、絶縁表面を有する基板上に複数のＴＦＴを形成し、アクティブマトリクス回路、ソース信号線駆動回路、ゲート信号線駆動回路、デジタルデータ分割回路、および他の周辺回路等を同一基板上に形成する例を図９〜図１２に示す。なお、以下の例では、アクティブマトリクス回路の１つの画素ＴＦＴと、他の回路（ソース信号線駆動回路、ゲート信号線駆動回路、デジタルデータ分割回路、および他の周辺回路）の基本回路であるＣＭＯＳ回路とが同時に形成される様子を示す。また、以下の例では、ＣＭＯＳ回路においてはＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲート電極を備えている場合について、その作製工程を説明するが、ダブルゲート型やトリプルゲート型のような複数のゲート電極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製することができる。また、以下の例では、画素ＴＦＴはダブルゲートのＮチャネル型ＴＦＴである、シングルゲート、トリプルゲート等のＴＦＴとしてもよい。
【０１３４】
図１２（Ａ）を参照する。まず、絶縁表面を有する基板として石英基板４００１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。石英基板上に一旦非晶質シリコン膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板またはシリコン基板を用いても良い。次に、下地膜４００２を形成する。本実施例では、下地膜４００２には酸化シリコン（ＳｉＯ2）が用いられた。次に、非晶質シリコン膜４００３を形成する。非晶質シリコン膜４００３は、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７５ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。
【０１３５】
なお、非晶質シリコン膜４００３の成膜に際して膜中の不純物濃度の管理を徹底的に行うことが重要である。本実施例の場合、非晶質シリコン膜４００３中では、後の結晶化を阻害する不純物であるＣ（炭素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3以下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3未満（代表的には１×１０18ａｔｏｍｓ／ｃｍ3以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3以下）となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、ＳＩＭＳ（２次イオン質量分析）の測定結果における最小値で定義される。
【０１３６】
上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3（フッ化塩素）ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【０１３７】
なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ3ガスの流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主にシリコンを主成分する）を４時間で完全に除去することができる。
【０１３８】
また、非晶質シリコン膜４００３中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質シリコン膜４００３の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。
【０１３９】
次に、非晶質シリコン膜４００３の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本実施例では、同公報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
【０１４０】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜４００４を１５０ｎｍに形成する。マスク絶縁膜４００４は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる（図１２（Ｂ））。
【０１４１】
そして、非晶質シリコン膜４００３の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液（Ｎｉ酢酸塩エタノール溶液）４００５をスピンコート法により塗布する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図１２（Ｂ））。
【０１４２】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、後述する横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【０１４３】
触媒元素の添加工程が終了したら、次に、４５０℃で１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜９６０℃（代表的には５５０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質シリコン膜４００３の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
【０１４４】
この時、非晶質シリコン膜４００３の結晶化は、ニッケルを添加した領域４００６で発生した核から優先的に進行し、基板４００１の基板面に対してほぼ平行に成長した多結晶シリコン膜からなる結晶領域４００７が形成される。この結晶領域４００７を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある。
【０１４５】
なお、マスク絶縁膜４００４を用いずに、Ｎｉ酢酸溶液を非晶質シリコン膜の全面に塗布し結晶化させることもできる。
【０１４６】
図１２（Ｄ）を参照する。次に、触媒元素のゲッタリングプロセスを行う。まず、リンイオンのドーピングを選択的に行う。マスク絶縁膜４００４が形成された状態で、リンのドーピングを行う。すると、多結晶シリコン膜のマスク絶縁膜４００４で覆われていない部分４００８のみに、リンがドーピングされる（これらの領域をリン添加領域４００８と呼ぶ）。このとき、ドーピングの加速電圧と、酸化膜で成るマスクの厚さを最適化し、リンがマスク絶縁膜４００４を突き抜けないようにする。このマスク絶縁膜４００４は、必ずしも酸化膜でなくてもよいが、酸化膜は活性層に直接触れても汚染の原因にならないので都合がよい。
【０１４７】
リンのドーズ量は、１×１０14から１×１０15ｉｏｎｓ／ｃｍ2程度とすると良い。本実施例では、５×１０14ｉｏｎｓ／ｃｍ2のドーズをイオンドーピング装置を用いて行った。
【０１４８】
なお、イオンドープの際の加速電圧は１０ｋｅＶとした。１０ｋｅＶの加速電圧であれば、リンは１５０ｎｍのマスク絶縁膜をほとんど通過することができない。
【０１４９】
図１２（Ｅ）を参照する。次に、６００℃の窒素雰囲気にて１〜１２時間（本実施例では１２時間）熱アニールし、ニッケル元素のゲッタリングを行った。こうすることによって、図１２（Ｅ）において矢印で示されるように、ニッケルがリンに吸い寄せられることになる。６００℃の温度のもとでは、リン原子は膜中をほとんど動かないが、ニッケル原子は数１００μｍ程度またはそれ以上の距離を移動することができる。このことからリンがニッケルのゲッタリングに最も適した元素の１つであることが理解できる。
【０１５０】
次に図１３（Ａ）を参照し、多結晶シリコン膜をパターニングする工程を説明する。このとき、リンの添加領域４００８、すなわちニッケルがゲッタリングされた領域が残らないようにする。このようにして、ニッケル元素をほとんど含まない多結晶シリコン膜の活性層４００９〜４０１１が得られた。得られた多結晶シリコン膜の活性層４００９〜４０１１が後にＴＦＴの活性層となる。
【０１５１】
図１３（Ｂ）を参照する。活性層４００９〜４０１１を形成したら、その上にシリコンを含む絶縁膜でなるゲート絶縁膜４０１２を７０ｎｍに成膜する。そして、酸化性雰囲気において、８００〜１１００℃（好ましくは９５０〜１０５０℃）で加熱処理を行い、活性層４００９〜４０１１とゲート絶縁膜４０１２の界面に熱酸化膜（図示せず）を形成する。
【０１５２】
なお、触媒元素をゲッタリングするための加熱処理（触媒元素のゲッタリングプロセス）を、この段階で行っても良い。その場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとして、代表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ3、ＢＣｌ2、Ｆ2、Ｂｒ2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。この工程においては、例えばＨＣｌを用いた場合、活性層中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。また、ハロゲン元素を用いて触媒元素のゲッタリングプロセスを行う場合、触媒元素のゲッタリングプロセスを、マスク絶縁膜４００４を除去した後、活性層をパターンニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。
【０１５３】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲート電極の原型を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる。又はＭｏ、Ｗ等の耐熱性金属やそれらとＳｉの合金を用いても良い。
【０１５４】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲート電極を形成しても良い。
【０１５５】
次に、特開平７−１３５３１８号公報記載の技術により多孔性陽極酸化膜４０１３〜４０２０、無孔性陽極酸化膜４０２１〜４０２４およびゲート電極４０２５〜４０２８を形成する（図１３（Ｂ））。
【０１５６】
こうして図１３（Ｂ）の状態が得られたら、次にゲート電極４０２５〜４０２８および多孔性陽極酸化膜４０１３〜４０２０をマスクとしてゲート絶縁膜４０１２をエッチングする。そして、多孔性陽極酸化膜４０１３〜４０２０を除去し、図１３（Ｃ）の状態を得る。なお、図１３（Ｃ）において４０２９〜４０３１で示されるのは加工後のゲート絶縁膜である。
【０１５７】
図１４（Ａ）を参照する。次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮチャネル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）を用いれば良い。
【０１５８】
本実施例では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添加をそれぞれ２回の工程に分けて行う。
【０１５９】
最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、ｎ-領域を形成する。このｎ-領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3となるように調節する。
【０１６０】
さらに、２回目の不純物添加を低加速電圧１０ｋｅＶ程度で行い、ｎ+領域を形成する。この時は、加速電圧が低いので、ゲート絶縁膜がマスクとして機能する。また、このｎ+領域は、シート抵抗が５００Ω／□以下（好ましくは３００Ω／□以下）となるように調節する。
【０１６１】
以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域およびドレイン領域４０３２および４０３３、低濃度不純物領域４０３６、チャネル形成領域４０３９が形成される。また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域およびドレイン領域４０３４および４０３５、低濃度不純物領域４０３７、チャネル形成領域４０４０および４０４１が確定する（図１４（Ａ））。
【０１６２】
なお、図１４（Ａ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。
【０１６３】
次に、図１４（Ｂ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク４０４２を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行う。
【０１６４】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎ導電性をＰ導電性に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（ボロン）イオンを添加する。
【０１６５】
こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域およびドレイン領域４０４３および４０４４、低濃度不純物領域４０４５、チャネル形成領域４０４６が形成される（図１４（Ｂ））。
【０１６６】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲート電極を形成した場合は、低濃度不純物の形成には公知のサイドウォール構造を用いれば良い。
【０１６７】
次に、ファーネスアニール、レーザーアニール、又はランプアニール又はそれらの組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【０１６８】
図１４（Ｃ）を参照する。次に、第１層間絶縁膜４０４７として酸化シリコン膜と窒化シリコン膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極およびドレイン電極４０４８〜４０５２を形成する。なお、第１層間絶縁膜４０４７として有機性樹脂膜を用いることもできる。
【０１６９】
図１５を参照する。次に、第２層間絶縁膜４０５３を窒化シリコン膜で形成する。そして次に、有機性樹脂膜からなる第３層間絶縁膜４０５４を０．５〜３μｍの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。
【０１７０】
次に、第３層間絶縁膜４０５４の一部をエッチングし、画素ＴＦＴのドレイン電極４０５２の上部に第２層間絶縁膜を挟んでブラックマトリクス４０５５を形成する。本実施例では、ブラックマトリクス４０５５にはＴｉ（チタン）が用いられた。なお、本実施例では、画素ＴＦＴとブラックマトリクスとの間で保持容量が形成される。また、駆動回路部においては、ブラックマトリクス４０５５を第３の配線として用いている。また、本実施例のＤ／Ａ変換回路の容量は、ソース電極およびドレイン電極の形成時に作製された電極とブラックマトリクス４０５５とによって形成される。４０５６は第４層間膜である。
【０１７１】
次に、第２層間絶縁膜４０５３および第３層間絶縁膜４０５４にコンタクトホールを形成し、画素電極４０５７を１２０ｎｍの厚さに形成する。なお、本実施例は透過型のアクティブマトリクス液晶表示装置の例であるため、画素電極４０５７を構成する導電膜としてＩＴＯ、ＩｎＺｎＯ等の透明導電膜を用いる。
【０１７２】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を有するアクティブマトリクス基板が完成する。
【０１７３】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。
【０１７４】
図１５（Ｂ）の状態のアクティブマトリクス基板に配向膜４０５８を形成する。本実施例では、配向膜４０５８にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板４０５９、透明導電膜から成る対向電極４０６０、配向膜４０６１とで構成される。
【０１７５】
なお、本実施例では、配向膜にはポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施した。なお、本実施例では、配向膜に比較的大きなプレチルト角を持つようなポリイミドを用いた。
【０１７６】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶４０６２を注入し、封止剤（図示せず）によって完全に封止する。本実施例では、液晶４０６２にネマチック液晶を用いた。
【０１７７】
よって、図１５（Ｃ）に示すような透過型のアクティブマトリクス型液晶表示装置が完成する。
【０１７８】
なお、本実施例で説明した非晶質シリコン膜の結晶化の方法の代わりに、レーザー光（代表的にはエキシマレーザー光）によって、非晶質シリコン膜の結晶化を行ってもよい。
【０１７９】
（実施例３）
【０１８０】
本実施例においては、上述の実施例２において説明した本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置の作製方法とは別の作製方法例について説明する。なお、本実施例のアクティブマトリクス型液晶表示装置は、実施例２のアクティブマトリクス型液晶表示装置として用いられる。
【０１８１】
図１６を参照する。まず、ガラス基板５００１上に酸化シリコン膜５００２でなる下地膜を２００nm厚に形成した。下地膜は窒化シリコン膜を積層しても良いし、窒化シリコン膜のみであっても良い。
【０１８２】
次に、酸化シリコン膜５００２上に３０nm厚のアモルファスシリコン膜（非晶質シリコン膜）をプラズマＣＶＤ法により形成し、脱水素処理後、エキシマレーザーアニールを行ってポリシリコン膜（結晶質シリコン膜または多結晶シリコン膜）を形成した。
【０１８３】
この結晶化工程は公知のレーザー結晶化技術または熱結晶化技術を用いれば良い。本実施例ではパルス発振型のKrFエキシマレーザーを線状に加工してアモルファスシリコン膜の結晶化を行った。
【０１８４】
なお、本実施例では初期膜をアモルファスシリコン膜としてレーザーアニールで結晶化してポリシリコン膜を得たが、初期膜として微結晶シリコン膜を用いても構わないし、直接ポリシリコン膜を成膜しても良い。勿論、成膜したポリシリコン膜にレーザーアニールを行っても良い。また、レーザーアニールの代わりにファーネスアニールを行っても良い。また、非晶質珪素膜の結晶化を実施例１で示したような方法を用いて行っても良い。
【０１８５】
こうして形成された結晶質シリコン膜をパターニングして島状のシリコン層からなる活性層５００３、５００４を形成した。
【０１８６】
次に、活性層５００３、５００４を覆って酸化シリコン膜でなるゲート絶縁膜５００５を形成し、その上にタンタルと窒化タンタルの積層構造でなるゲート配線（ゲート電極を含む）５００６、５００７を形成した（図１６（Ａ））。
【０１８７】
ゲート絶縁膜５００５の膜厚は１００nmとした。勿論、酸化シリコン膜以外に酸化シリコン膜と窒化シリコン膜との積層構造や酸化窒化シリコン膜を用いても構わない。また、ゲート配線５００６、５００７は他の金属を用いることもできるが、後の工程においてシリコンとのエッチング選択比の高い材料が望ましい。
【０１８８】
こうして図１６（Ａ）の状態が得られたら、１回目のリンドープ工程（リンの添加工程）を行った。ここではゲート絶縁膜５００５を通して添加するため、加速電圧は８０KeVと高めに設定した。また、こうして形成された第１不純物領域５００８、５００９は長さ（幅）が０．５μm、リン濃度が１×１０17atoms/cm3となるようにドーズ量を調節した。この時のリン濃度を（n-）で表すことにする。なお、リンの代わりに砒素を用いても良かった。
【０１８９】
また、第１不純物領域５００８、５００９はゲート配線５００６、５００７をマスクとして自己整合的に形成された。この時、ゲート配線５００６、５００７の直下には真性な結晶質シリコン層が残り、チャネル形成領域５０１０、５０１１が形成された。ただし、実際には多少ゲート配線の内側に回り込んで添加される分もあるため、ゲート配線５００６、５００７と第１不純物領域５００８、５００９とがオーバーラップするような構造となった（図１６（Ｂ））。
【０１９０】
次に、ゲート配線５００６、５００７を覆うようにして０．１〜１μm（代表的には０．２〜０．３μm）の厚さの非晶質シリコン層を形成し、異方性エッチングを行うことによりサイドウォール５０１２、５０１３を形成した。サイドウォール５０１２、５０１３の幅（ゲート配線の側壁からみた厚さ）は０．２μmとした（図１６（Ｃ））。
【０１９１】
なお、本実施例では非晶質シリコン層として不純物を何も添加しないものを用いるため、真性なシリコン層でなるサイドウォールが形成された。
【０１９２】
図１６（Ｃ）の状態が得られたら、２回目のリンドープ工程を行った。この場合も１回目と同様に加速電圧を８０KeVとした。また、今回形成された第２不純物領域５０１４、５０１５にはリンが１×１０18atoms/cm3の濃度で含まれるようにドーズ量を調節した。この時のリン濃度を（ｎ）で表すことにする。
【０１９３】
なお、図１６（Ｄ）に示すリンドープ工程ではサイドウォール５０１２、５０１３の真下のみに第１不純物領域５００８、５００９が残る。この第１不純物領域５００８および５００９は１stＬＤＤ領域として機能することになる。
【０１９４】
また、図１６（Ｄ）の工程ではサイドウォール５０１２、５０１３にもリンが添加された。実際には加速電圧が高いためリンの濃度プロファイルのテール（裾）がサイドウォール内部に及ぶような状態でリンが分布していた。このリンでサイドウォールの抵抗成分を調節することもできる反面、リンの濃度分布が極端にばらつくと第２不純物領域５０１４に印加されるゲート電圧が素子毎に変動する要因ともなりかねないのでドーピング時は精密な制御が必要である。
【０１９５】
次に、ＮＴＦＴの一部を覆うレジストマスク５０１６とＰＴＦＴの全部を覆うレジストマスク５０１７を形成した。そして、この状態でゲート絶縁膜５００５をドライエッチングして加工されたゲート絶縁膜５０１８を形成した（図１６（Ｅ））。
【０１９６】
この時、ゲート絶縁膜５０１８がサイドウォール５０１２よりも外側に突出している部分の長さ（ゲート絶縁膜５０１８が第２不純物領域５０１４に接している部分の長さ）が、第２不純物領域５０１４の長さ（幅）を決定した。従って、レジストマスク５０１６のマスク合わせは精度良く行うことが必要であった。
【０１９７】
図１６（Ｅ）の状態が得られたら、３回目のリンドープ工程を行った。今回は露出した活性層にリンを添加することになるため、加速電圧を１０KeVと低めに設定した。なお、こうして形成された第３不純物領域５０１９にはリンが５×１０20atoms/cm3の濃度で含まれるようにドーズ量を調節した。この時のリン濃度を（n＋）で表すことにする（図１７（Ａ））。
【０１９８】
この工程ではレジストマスク５０１６および５０１７によって遮蔽された部分にはリンが添加されないため、その部分には第２不純物領域５０１４および５０１５がそのまま残る。従って、第２不純物領域５０１４が画定した。また同時に、第３不純物領域５０１９が画定した。
【０１９９】
この第２不純物領域５０１４は２ndＬＤＤ領域として機能し、第３不純物領域５０１９はソース領域又はドレイン領域として機能することになる。
【０２００】
次に、レジストマスク５０１６、５０１７を除去し、新たにＮＴＦＴ全部を覆うレジストマスク５０２１を形成した。そして、まずＰＴＦＴのサイドウォール５０１３を除去し、さらにゲート絶縁膜５００５をドライエッチングしてゲート配線５００７と同形状のゲート絶縁膜５０２２を形成した（図１７（Ｂ））。
【０２０１】
図１７（Ｂ）の状態が得られたら、ボロンドープ工程（ボロンの添加工程）を行った。ここでは加速電圧を１０KeVとし、形成された第４不純物領域５０２３に３×１０20atoms/cm3の濃度でボロンが含まれるようにドーズ量を調節した。この時のボロン濃度を（ｐ＋＋）で表すことにする（図１７（Ｃ））。
【０２０２】
この時、ボロンもゲート配線５００７の内側に回り込んで添加されたため、チャネル形成領域５０１１はゲート配線５００７の内側に形成された。また、この工程ではＰＴＦＴ側に形成されていた第１不純物領域５００９及び第２不純物領域５０１５をボロンで反転させてＰ型にしている。従って、実際にはもともと第１不純物領域だった部分と第２不純物領域だった部分とで抵抗値が変化するが、十分高い濃度でボロンを添加しているので問題とはならない。
【０２０３】
こうすることで第４不純物領域５０２３が画定する。第４不純物領域５０２３はゲート配線５００７をマスクとして完全に自己整合的に形成され、ソース領域又はドレイン領域として機能する。本実施例ではＰＴＦＴに対してＬＤＤ領域もオフセット領域も形成していないが、ＰＴＦＴはもともと信頼性が高いので問題はなく、却ってＬＤＤ領域等を設けない方がオン電流を稼ぐことができるので都合が良い場合もある。
【０２０４】
こうして最終的には図１７（Ｃ）に示すように、ＮＴＦＴの活性層にはチャネル形成領域、第１不純物領域、第２不純物領域及び第３不純物領域が形成され、ＰＴＦＴの活性層にはチャネル形成領域及び第４不純物領域のみが形成される。
【０２０５】
そのようにして図１７（Ｃ）の状態が得られたら、第１層間絶縁膜５０２４を１μmの厚さに形成した。第１層間絶縁膜５０２４としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜またはそれらの積層膜を用いることができる。本実施例ではアクリル樹脂膜を採用した。
【０２０６】
第１層間絶縁膜５０２４を形成したら、金属材料でなるソース配線５０２５、５０２６及びドレイン配線５０２７を形成した。本実施例ではチタンを含むアルミニウム膜をチタンで挟み込んだ構造の三層配線を用いた。
【０２０７】
また、第１層間絶縁膜５０２４としてＢＣＢ（ベンゾシクロブテン）と呼ばれる樹脂膜を用いた場合、平坦性が高まると同時に、配線材料として銅を用いることが可能となる。銅は配線抵抗が低いため、配線材料として非常に有効である。
【０２０８】
こうしてソース配線及びドレイン配線を形成したら、パッシベーション膜として５０nm厚の窒化シリコン膜５０２８を形成した。さらにその上には保護膜として第２層間絶縁膜５０２９を形成した。この第２層間絶縁膜５０２９としては前記第１層間絶縁膜５０２４と同様の材料を用いることが可能である。本実施例では５０nm厚の酸化シリコン膜上にアクリル樹脂膜を積層した構造を採用した。
【０２０９】
以上のような工程を経て、図１７（Ｄ）に示すような構造のＣＭＯＳ回路が完成した。本実施例によって形成されたＣＭＯＳ回路は、ＮＴＦＴが優れた信頼性を有するため、回路全体として信頼性が大幅に控向上した。また、本実施例のような構造とすると、ＮＴＦＴとＰＴＦＴとの特性バランス（電気特性のバランス）が優れたものとなった。
【０２１０】
なお、同様にして画素ＴＦＴもＮＴＦＴによって構成され得る。
【０２１１】
図１７（Ｄ）の状態が得られたら、コンタクトホールを開口し、画素ＴＦＴのドレイン電極に接続した画素電極を形成する。そして、第３層間膜を形成し、配向膜を形成する。次に、ブラックマトリクスを形成する。
【０２１２】
駆動回路部においては、ブラックマトリクスを第３の配線として用いている。また、本実施例のＤ／Ａ変換回路の容量は、ソース電極およびドレイン電極の形成時に作製された電極とブラックマトリクスとによって形成される。
【０２１３】
次に、対向基板を用意する。対向基板は、ガラス基板、透明導電膜から成る対向電極、配向膜とで構成される。
【０２１４】
なお、本実施例では、配向膜にはポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施した。なお、本実施例では、配向膜に比較的大きなプレチルト角を持つようなポリイミドを用いた。
【０２１５】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサなどを介して貼り合わせる。その後、両基板の間に液晶を注入し、封止剤によって完全に封止する。本実施例では、液晶にネマチック液晶を用いた。
【０２１６】
よってアクティブマトリクス型液晶表示装置が完成する。
【０２１７】
（実施例４）
本実施例では、上述の実施例２または実施例３において、シリコン基板を用いた場合について説明する。他の工程は、実施例１または実施例２によるものとする。
【０２１８】
図１８を参照する。シリコン基板６００１上に酸化シリコン膜６００２を形成する。そして、酸化シリコン膜上に非晶質シリコン膜を形成し、その全面にニッケルの含有層を形成する。そして、加熱し、非晶質シリコン膜の多結晶化を行う。その後の工程は、実施例２または実施例５に従う。
【０２１９】
（実施例５）
本実施例においては、上述の実施例２または実施例３において説明したアクティブマトリクス型液晶表示装置の作製方法とは別の作製方法例について説明する。
【０２２０】
図１９および図２０を参照する。まず基板７００１には、例えばコーニング社の１７３７ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板７００１のＴＦＴが形成される表面に、酸化珪素で成る下地膜７００２を２００ｎｍの厚さに形成した。下地膜７００２は、さらに窒化珪素膜を積層させても良いし、窒化珪素膜のみであっても良い。
【０２２１】
次に、この下地膜７００２の上に５０ｎｍの厚さで、非晶質珪素膜をプラズマＣＶＤ法で形成した。非晶質珪素膜の含有水素量にもよるが、好ましくは４００〜５００℃に加熱して脱水素処理を行い、非晶質珪素膜の含有水素量を５atm％以下として、結晶化の工程を行って結晶性珪素膜とした。
【０２２２】
この結晶化の工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して、結晶性シリコン膜とした。なお、この結晶化の工程は、上述の実施例１または実施例３で説明した方法を用いても良い。
【０２２３】
尚、本実施例では初期膜を非晶質シリコン膜として用いたが、初期膜として微結晶シリコン膜を用いても構わないし、直接結晶性シリコン膜を成膜しても良い。
【０２２４】
こうして形成された結晶性シリコン膜をパターニングして、島状の半導体活性層７００３、７００４、７００５を形成した。
【０２２５】
次に、半導体活性層７００３、７００４、７００５を覆って、酸化珪素または窒化珪素を主成分とするゲート絶縁膜７００６を形成した。ここではプラズマＣＶＤ法で窒化酸化珪素膜を１００ｎｍの厚さに形成した。そして、図１９では説明しないが、ゲート絶縁膜７００６の表面に第１のゲート電極を構成する、第１の導電膜としてタンタル（Ｔａ）を１０〜２００ｎｍ、例えば５０ｎｍさらに第２の導電膜としてアルミニウム（Ａｌ）を１００〜１０００ｎｍ、例えば２００ｎｍの厚さでスパッタ法で形成した。そして、公知のパターニング技術により、第１のゲート電極を構成する第１の導電膜７００７、７００８、７００９、７０１０と、第２の導電膜の７０１２、７０１３、７０１４、７０１５が形成された。
【０２２６】
第１のゲート電極を構成する第２の導電膜として、アルミニウムを用いる場合には、純アルミニウムを用いても良いし、チタン、珪素、スカンジウムから選ばれた元素が０．１〜５atm％添加されたアルミニウム合金を用いても良い。また銅を用いる場合には、図示しないが、ゲート絶縁膜７００６の表面に窒化珪素膜を設けておくと好ましい。
【０２２７】
また、図１９では画素マトリクス回路を構成するｎチャネル型ＴＦＴのドレイン側に付加容量部を設ける構造となっている。このとき、第１のゲート電極と同じ材料で付加容量部の配線電極７０１１、７０１６が形成される。
【０２２８】
こうして図１９（Ａ）に示す構造が形成されたら、１回目のｎ型不純物を添加する工程を行った。結晶性半導体材料に対してｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜７００６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。また、こうして形成された不純物領域は、後に示すｎチャネル型ＴＦＴの第１の不純物領域７０３４、７０４２を形成するもので、ＬＤＤ領域として機能するものである。従ってこの領域のリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。
【０２２９】
半導体活性層中に添加された前記不純物元素は、レーザーアニール法や、熱処理により活性化させる必要があった。この工程は、ソース・ドレイン領域を形成する不純物添加の工程のあと実施しても良いが、この段階でレーザーアニール法により活性化させることは効果的であった。
【０２３０】
この工程で、第１のゲート電極を構成する第１の導電膜７００７、７００８、７００９、７０１０と第２の導電膜７０１２、７０１３、７０１４、７０１５はリンの添加に対してマスクとして機能した。その結果ゲート絶縁膜を介して存在する半導体層の第１のゲート電極の真下の領域には、まったく、あるいは殆どリンが添加されなかった。そして、図１９（Ｂ）に示すように、リンが添加された低濃度不純物領域７０１７、７０１８、７０１９、７０２０、７０２１、７０２２、７０２３が形成された。
【０２３１】
次にフォトレジスト膜をマスクとして、ｎチャネル型ＴＦＴを形成する領域をレジストマスク７０２４、７０２５で覆って、ｐチャネル型ＴＦＴが形成される領域のみに、ｐ型を付与する不純物添加の工程を行った。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が知られているが、ここではボロンをその不純物元素として、イオンドープ法でジボラン（Ｂ2Ｈ6）を用いて添加した。ここでも加速電圧を８０ｋｅＶとして、２×１０20atoms/cm3の濃度にボロンを添加した。そして、図１９（Ｃ）に示すようにボロンが高濃度に添加された領域７０２６、７０２７が形成された。この領域は後にｐチャネル型ＴＦＴのソース・ドレイン領域となる。
【０２３２】
そして、レジストマスク７０２４、７０２５を除去した後、第２のゲート電極を形成する工程を行った。ここでは、第２のゲート電極の材料にタンタル（Ｔａ）を用い、１００〜１０００ｎｍ、例えば２００ｎｍの厚さに形成した。そして、公知の技術によりパターニングを行い、第２のゲート電極７０２８、７０２９、７０３０、７０３１が形成された。この時、第２のゲート電極の長さは５μｍとなるようにパターニングした。結果として、第２のゲート電極は、第１のゲート電極の両側にそれぞれ１．５μｍの長さでゲート絶縁膜と接する領域が形成された。
【０２３３】
また、画素マトリクス回路を構成するｎチャネル型ＴＦＴのドレイン側に保持容量部が設けられるが、この保持容量部の電極７０３２は第２のゲート電極と同時に形成された。
【０２３４】
そして、第２のゲート電極７０２８、７０２９、７０３０、７０３１をマスクとして、２回目のｎ型を付与する不純物元素を添加する工程を行った。ここでは同様に、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜７００６を通してその下の半導体層にリンを添加するために、加速電圧は８０ｋｅＶと高めに設定した。そして、ここでリンが添加される領域は、ｎチャネル型ＴＦＴでソース領域７０３５、７０４３、及びドレイン領域７０３６、７０４４として機能させるため、この領域のリンの濃度は、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。
【０２３５】
また、ここで図示はしないが、ソース領域７０３５、７０４３、及びドレイン領域７０３６、７０４７を覆うゲート絶縁膜を除去して、その領域の半導体層を露出させ、直接リンを添加しても良い。この工程を加えると、イオンドープ法の加速電圧を１０ｋｅＶまで下げることができ、また、効率良くリンを添加することができた。
【０２３６】
また、ｐチャネル型ＴＦＴのソース領域７０３９とドレイン領域７０４０にも同じ濃度でリンが添加されるが、前の工程でその２倍の濃度でボロンが添加されているため、導電型は反転せず、ｐチャネル型ＴＦＴの動作上何ら問題はなかった。
【０２３７】
それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素は、このままでは活性化せず有効に作用しないので、活性化の工程を行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行うことができた。
【０２３８】
熱アニール法では、窒素雰囲気中において５５０℃、２時間の加熱処理をして活性化を行った。本実施例では、第１のゲート電極を構成する第２の導電膜にアルミニウムを用いたが、タンタルで形成された第１の導電膜と第２のゲート電極がアルミニウムを覆って形成されているため、タンタルがブロッキング層として機能して、アルミニウム原子が他の領域に拡散することを防ぐことができた。また、レーザーアニール法では、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して照射することにより活性化が行われた。また、レーザーアニール法を実施した後に熱アニール法を実施すると、さらに良い結果が得られた。またこの工程は、イオンドーピングによって結晶性が破壊された領域をアニールする効果も兼ね備えていて、その領域の結晶性を改善することもできた。
【０２３９】
以上までの工程で、ゲート電極を第１のゲート電極と、その第１のゲート電極を覆って第２のゲート電極を設けられ、ｎチャネル型ＴＦＴでは、第２のゲート電極の両側にソース領域とドレイン領域が形成された。また、ゲート絶縁膜を介して半導体層に設けられた第１の不純物領域と、第２のゲート電極がゲート絶縁膜に接している領域とが、重なって設けられた構造が自己整合的に形成された。一方、ｐチャネル型ＴＦＴでは、ソース領域とドレイン領域の一部が第２のゲート電極とオーバーラップして形成されているが、実使用上何ら問題はなかった。
【０２４０】
図１９（Ｄ）の状態が得られたら、第１の層間絶縁膜７０４９を１０００ｎｍの厚さに形成した。第１の層間絶縁膜７０４９としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機樹脂膜、およびそれらの積層膜をもちいることができる。本実施例では、図示しないが、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とした。
【０２４１】
第１の層間絶縁膜７０４９はその後、パターニングでそれぞれのＴＦＴのソース領域と、ドレイン領域にコンタクトホールが形成された。そして、ソース電極７０５０、７０５２、７０５３とドレイン電極７０５１、７０５４が形成した。図示していないが、本実施例ではこの電極を、チタン膜を１００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の膜を、パターニングして形成した。
【０２４２】
こうして図１９（Ｅ）に示すように、基板７００１上にＣＭＯＳ回路と、アクティブマトリクス回路が形成された。また、アクティブマトリクス回路のｎチャネル型ＴＦＴのドレイン側には、保持容量部が同時に形成された。以上のようにして、アクティブマトリクス基板が作製された。
【０２４３】
次に、図２０を用いて、以上の工程によって同一の基板に作製されたＣＭＯＳ回路と、アクティブマトリクス回路をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。最初に、図１９（Ｅ）の状態の基板に対して、ソース電極７０５０、７０５２、７０５３とドレイン電極７０５１、７０５４と、第１の層間絶縁膜７０４５を覆ってパッシベーション膜７０５５を形成した。パッシベーション膜７０５５は、窒化珪素膜で５０ｎｍの厚さで形成した。さらに、有機樹脂からなる第２の層間絶縁膜７０５６を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機性樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機性樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０２４４】
次に、第２の層間絶縁膜７０５６の画素領域の一部に、ブラックマトリクス（遮光層）７０５７を形成した。ブラックマトリクス７０５７は金属膜や顔料を含ませた有機樹脂膜で形成すれば良いものである。ここでは、チタンをスパッタ法で形成した。
なお、駆動回路部においては、ブラックマトリクスを第３の配線として用いている。また、本実施例のＤ／Ａ変換回路の容量は、ソース電極およびドレイン電極の形成時に作製された電極とブラックマトリクスとによって形成される。
【０２４５】
ブラックマトリクス７０５７を形成したら、第３の層間絶縁膜７０５８を形成する。この第３の層間絶縁膜７０５８は、第２の層間絶縁膜７０５６と同様に、有機樹脂膜を用いて形成すると良い。そして、第２の層間絶縁膜７０５６と第３の層間絶縁膜７０５８とにドレイン電極７０５４に達するコンタクトホールを形成し、画素電極７０５９を形成した。画素電極７０５９は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成し、画素電極７０５９を形成した。
【０２４６】
図２０（Ａ）の状態が形成されたら、配向膜７０６０を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板７０７１には、対向電極７０７２と、配向膜７０７３とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０２４７】
上記の工程を経て、アクティブマトリクス回路と、ＣＭＯＳ回路が形成された基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料７０７４を注入し、封止剤（図示せず）によって完全に封止した。よって図２０（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成した。
【０２４８】
（実施例６）
【０２４９】
本実施例では、本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置の例として、逆スタガ型のＴＦＴを用いた例を示す。
【０２５０】
図２１を参照する。図２１には、本実施例のアクティブマトリクス型液晶表示装置を構成する逆スタガ型のＮチャネル型ＴＦＴの断面図が示されている。なお、図２１には、１つのＮチャネル型ＴＦＴしか図示しないが、実施例１のように、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０２５１】
８００１は基板であり、実施例３で説明したようなものが用いられる。８００２は酸化シリコン膜である。８００３はゲート電極である。８００４はゲート絶縁膜である。８００５、８００６、８００７および８００８は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例１で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、８００５はソース領域、８００６はドレイン領域、８００７は低濃度不純物領域（ＬＤＤ領域）、８００８はチャネル形成領域である。８００９はチャネル保護膜であり、８０１０は層間絶縁膜である。８０１１および８０１２はそれぞれ、ソース電極、ドレイン電極である。
【０２５２】
（実施例７）
【０２５３】
本実施例では、上記実施例とは構成が異なる逆スタガ型のＴＦＴによってアクティブマトリクス型液晶表示装置が構成された場合について説明する。
【０２５４】
図２２を参照する。図２２には、本実施例のアクティブマトリクス型液晶表示装置を構成する逆スタガ型のＮチャネル型ＴＦＴの断面図が示されている。ここでも、１つのＮチャネル型ＴＦＴしか図示しないが、実施例１のように、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０２５５】
９００１は基板であり、実施例３で説明したようなものが用いられる。９００２は酸化シリコン膜である。９００３はゲート電極である。９００４はベンゾシクロブテン（ＢＣＢ）膜であり、その上面が平坦化される。９００５は窒化シリコン膜である。ＢＣＢ膜と窒化シリコン膜とでゲート絶縁膜を構成する。９００６、９００７、９００８および９００９は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例１で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、９００６はソース領域、９００７はドレイン領域、９００８は低濃度不純物領域（ＬＤＤ領域）、９００９はチャネル形成領域である。９０１０はチャネル保護膜であり、９０１１は層間絶縁膜である。９０１２および９０１３はそれぞれ、ソース電極、ドレイン電極である。
【０２５６】
本実施例によると、ＢＣＢ膜と窒化シリコン膜とで構成されるゲート絶縁膜が平坦化されているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶質シリコン膜を多結晶化する際に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリコン膜を得ることができる。
【０２５７】
（実施例８）
上記実施例のアクティブマトリクス型液晶表示装置またはパッシブマトリクス型液晶表示装置においては、ネマチック液晶を用いたＴＮモードが表示モードとして用いられているが、他の表示モードをも用いることができる。
【０２５８】
さらに、応答速度の速い無しきい値反強誘電性液晶または強誘電性液晶を用いて、アクティブマトリクス型液晶表示装置を構成してもよい。
【０２５９】
また、本発明のＤＡＣを用いたアクティブマトリクス型半導体表示装置には、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を用いてもよい。例えば、エレクトロルミネセンス素子などを用いても良い。
【０２６０】
また、アクティブマトリクス型液晶表示装置のアクティブマトリクス回路に用いられるアクティブ素子には、ＴＦＴの他ＭＩＭ素子等が用いられても良い。
【０２６１】
上述したように、本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置には、ＴＮ液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０２６２】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２６３】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図３３に示す。図３３に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０２６４】
図３３に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０２６５】
このような低電圧駆動の無しきい値反強誘電性混合液晶を本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置に用いた場合にも、ＤＡＣの出力電圧を下げることができるので、ＤＡＣの動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、アクティブマトリクス液晶表示装置の低消費電力化および高信頼性が実現できる。
【０２６６】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０２６７】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０２６８】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、アクティブマトリクス液晶表示装置の低消費電力が実現される。
【０２６９】
また、等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図３９に示す。図３９に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図３９に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２７０】
図３９に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２７１】
なお、図３３および図３９に示すような電気光学特性を有する液晶は、いかなるものも本発明の液晶表示装置の表示媒体として用いることができる。
【０２７２】
（実施例９）
【０２７３】
本発明のＤＡＣを用いたアクティブマトリクス型半導体表示装置またはパッシブマトリクス型半導体表示装置には様々な用途がある。本実施例では、本発明のＤＡＣを用いたアクティブマトリクス型半導体表示装置を組み込んだ半導体装置について説明する。
【０２７４】
このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図２３および図２４に示す。
【０２７５】
図２３（Ａ）はフロント型プロジェクタ−であり、本体１０００１、アクティブマトリクス型半導体表示装置１０００２（代表的には液晶表示装置）、光源１０００３、光学系１０００４、スクリーン１０００５で構成されている。なお、図２３（Ａ）には、半導体表示装置を１つ組み込んだフロントプロジェクターが示されているが、半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することができる。
【０２７６】
図２３（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７はアクティブマトリクス型半導体表示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスクリーンである。なお、図２３（Ｂ）には、アクティブマトリクス型半導体表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている。
【０２７７】
図２４（Ａ）は携帯電話であり、本体１１００１、音声出力部１１００２、音声入力部１１００３、アクティブマトリクス型半導体表示装置１１００４、操作スイッチ１１００５、アンテナ１１００６で構成される。
【０２７８】
図２４（Ｂ）はビデオカメラであり、本体１２００１、アクティブマトリクス型半導体表示装置１２００２、音声入力部１２００３、操作スイッチ１２００４、バッテリー１２００５、受像部１２００６で構成される。
【０２７９】
図２４（Ｃ）はモバイルコンピュータであり、本体１３００１、カメラ部１３００２、受像部１３００３、操作スイッチ１３００４、アクティブマトリクス型半導体表示装置１３００５で構成される。
【０２８０】
図２４（Ｄ）はヘッドマウントディスプレイであり、ゴーグル型表示装置ともいう。本体１４００１、アクティブマトリクス型半導体表示装置１４００２で構成される。
【０２８１】
図２４（Ｆ）は携帯書籍（電子書籍）であり、本体１５００１、アクティブマトリクス型半導体表示装置１５００２、１５００３、記憶媒体１５００４、操作スイッチ１５００５、アンテナ１５００６で構成される。
【０２８２】
（実施例１０）
【０２８３】
本実施例においては、本発明のＤ／Ａ変換回路を有する液晶表示装置の別の作製例について説明する。なお、本実施例においては、特に説明しない部分には実施例２とほぼ同様のプロセスを適用できる。
【０２８４】
本実施例においては、図１２（Ａ）の状態において、触媒元素の添加工程として、マスク絶縁膜４００４を用いずにＮｉ酢酸溶液を非晶質シリコン膜の全面に塗布した。
【０２８５】
触媒元素の添加工程が終了したら、次に、４５０℃で１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において ５００〜９６０℃（代表的には５５０〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質シリコン膜４００３の結晶化を行う。本実施例では窒素雰囲気で５９０℃で８時間の加熱処理を行う。
【０２８６】
その後、触媒元素をゲッタリングするための加熱処理（触媒元素のゲッタリングプロセス）を行う。本実施例の場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとして、代表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ3、ＢＣｌ2、Ｆ2、Ｂｒ2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。本実施例においては、Ｏ2およびＨＣｌ雰囲気下９５０℃で行い、熱酸化膜の形成と同時にゲッタリングプロセスを行った。
【０２８７】
その後、ゲート絶縁膜を形成する。本実施例では、ゲート絶縁膜の厚さは、最終膜厚が約５０ｎｍとなるようにした。
【０２８８】
その他の工程については、実施例２を参照することができる。
【０２８９】
本実施例の作製工程によって得られたＴＦＴの特性を以下の表１に示す。
【０２９０】
【表１】
0004338855.tif 000029
【０２９１】
表１においては、Ｌ／Ｗ（チャネル長／チャネル幅）、Ｉon（オン電流）、Ｉoff（オフ電流）、Ｉon／Ｉoff（オン電流とオフ電流との比の常用対数をとったもの）、Ｖth（しきい値電圧）、Ｓvalue（Ｓ値）、μＦＥ（電界効果移動度）を示している。なお、＊印がついたものは、Ｌ＝５０μmとしたＴＦＴのμＦＥを示す。
【０２９２】
ここで、図３０に、本実施例の作製工程によって得られたＴＦＴ特性のグラフを示す。図３０において、Ｖｇはゲート電圧、Ｉｄはドレイン電流、Ｖｄはドレイン電圧を示す。
【０２９３】
（実施例１１）
【０２９４】
本実施例においては、本出願人が作製した本発明のＤＡＣ（８ビット）を有するアクティブマトリクス型液晶表示装置の例について説明する。
【０２９５】
下記の表２には、本出願人が作製した本発明のＤＡＣ（８ビット）を有するアクティブマトリクス型液晶表示装置の仕様が示されている。
【０２９６】
【表２】
0004338855.tif 000030
【０２９７】
なお、表２におけるdata driverおよびscan driverは、それぞれ、ソース信号線駆動回路、ゲート信号線駆動回路のことである。また、アドレッシングモード（Addressing mode）として、ソースライン反転表示を行った。
【０２９８】
図３１には、本実施例で説明する本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置の表示例が示されている。
【０２９９】
また、図３２には、本実施例で説明する本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置を３個用いたフロント型プロジェクターの表示例である。なお、フロント型プロジェクタ−については、実施例９を参照されたい。
【０３００】
図３１および図３２によると、本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置は、非常に細かな階調表示が実現できていることがわかる。
【０３０１】
（実施例１２）
本実施例においては、本発明の駆動回路を有する液晶表示装置の作製方法例を図３４〜図３８を用いて説明する。本実施例の液晶表示装置においては、画素部、ソースドライバ、ゲートドライバ等を一つの基板上に一体形成される。なお、説明の便宜上、画素ＴＦＴと本発明の駆動回路の一部を構成するＮｃｈＴＦＴとインバータ回路を構成するＰｃｈＴＦＴおよびＮｃｈＴＦＴとが同一基板上に形成されることを示すものとする。
【０３０２】
図３４（Ａ）において、基板１６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では石英基板を用いた。この基板１６００１のＴＦＴ形成表面には、基板１６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【０３０３】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜１６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、減圧熱ＣＶＤ法で非晶質シリコン膜を５３ｎｍの厚さに形成する。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１６００２と非晶質シリコン膜１６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒すことがなくその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図３４（Ａ））。
【０３０４】
そして、公知の結晶化技術を使用して非晶質シリコン膜１６００３ａから結晶質シリコン膜１６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜１６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５％程度減少する（図３４（Ｂ））。
【０３０５】
そして、結晶質シリコン膜１６００３ｂを島状にパターンニングして、島状半導体層１６００４〜１６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜によるマスク層１６００８を形成する（図３４（Ｃ））。本実施例では、マスク層１６００８の厚さは１９９ｎｍとする。
【０３０６】
そしてレジストマスク１６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状半導体層１６００４〜１６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、しきい値電圧を制御する目的でなされる。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図３４（Ｄ））。
【０３０７】
ドライバ等の駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層１６０１０〜１６０１２に選択的に添加する。そのため、あらかじめレジストマスク１６０１３〜１６０１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域１６０１７、１６０１８のリン（Ｐ）濃度は２×１０16〜５×１０１9atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域１６０１７〜１６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域１６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図３５（Ａ））。その後、レジストマスク１６０１３〜１６０１６を除去する。
【０３０８】
次に、マスク層１６００８をフッ酸などにより除去した後、図３４（Ｄ）と図３５（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用いる。レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の照射条件には何ら限定される事項はなく適宣決定することができる。
【０３０９】
そして、ゲート絶縁膜１６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い（図３５（Ｂ））。
【０３１０】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）１６０２１と金属膜から成る導電層（Ｂ）１６０２２とを積層させる。導電層（Ｂ）１６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜またはＭｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）１６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）１６０２２は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【０３１１】
導電層（Ａ）１６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）１６０２１に５０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成する。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）１６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜１６０２０に拡散するのを防ぐことができる（図３５（Ｃ））。
【０３１２】
次に、レジストマスク１６０２３〜１６０２７を形成し、導電層（Ａ）１６０２１と導電層（Ｂ）１６０２２とを一括でエッチングしてゲート電極１６０２８〜１６０３１と容量配線１６０３２を形成する。ゲート電極１６０２８〜１６０３１と容量配線１６０３２は、導電層（Ａ）から成る１６０２８ａ〜１６０３２ａと、導電層（Ｂ）から成る１６０２８ｂ〜１６０３２ｂとが一体として形成されている。この時、後にドライバ等の駆動回路を構成するＴＦＴのゲート電極１６０２８〜１６０３０は不純物領域１６０１７、１６０１８の一部と、ゲート絶縁膜１６０２０を介して重なるように形成する（図３５（Ｄ））。
【０３１３】
次いで、ドライバのＰチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、Ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極１６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴが形成される領域はレジストマスク１６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域１６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域１６０３４に含まれるＰ型を付与する不純物元素の濃度を（ｐ++）と表す（図３６（Ａ））。
【０３１４】
次に、Ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク１６０３５〜１６０３７を形成し、Ｎ型を付与する不純物元素が添加して不純物領域１６０３８〜１６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域１６０３８〜１６０４２に含まれるＮ型を付与する不純物元素の濃度を（ｎ+）と表す（図３６（Ｂ））。
【０３１５】
不純物領域１６０３８〜１６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域１６０３８に添加されたリン（Ｐ）濃度は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０３１６】
そして、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極１６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図３５（Ａ）および図３６（Ａ）と図３６（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域１６０４３、１６０４４のみが形成される。本明細書中では、この不純物領域１６０４３、１６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す（図３６（Ｃ））。
【０３１７】
ここで、ゲート電極のＴａのピーリングを防止するために層間膜としてＳｉＯＮ膜等を２００ｎｍの厚さで形成しても良い。
【０３１８】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板１６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができる。なお、上述のゲート電極のＴａのピーリングを防止するための層間膜を形成した場合には、この効果は得られない場合がある。
【０３１９】
この熱処理において、ゲート電極１６０２８〜１６０３１と容量配線１６０３２形成する金属膜１６０２８ｂ〜１６０３２ｂは、表面から５〜８０ｎｍの厚さでその表面に導電層（Ｃ）１６０２８ｃ〜１６０３２ｃが形成される。例えば、導電層（Ｂ）１６０２８ｂ〜１６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）１６０２８ｃ〜１６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極１６０２８〜１６０３１及び容量配線１６０３２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０３２０】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましい。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。ゲッタリングに必要なリン（Ｐ）の濃度は図３６（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングをすることができた（図３６（Ｄ））。
【０３２１】
第１の層間絶縁膜１６０４５は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線１６０４６〜１６０４９と、ドレイン配線１６０５０〜１６０５３を形成する（図３７（Ａ））。図示していないが、本実施例ではこの電極を、Ｔｉ膜を２００ｎｍ、Ｓｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１００ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
【０３２２】
次に、パッシベーション膜１６０５４として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。本実施例においては、パッシベーション膜１６０５４は窒化シリコン膜５０ｎｍと酸化シリコン膜２４．５ｎｍとの積層膜とした。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜１６０５４に開口部を形成しておいても良い（図３７（Ａ））。
【０３２３】
その後、有機樹脂からなる第２層間絶縁膜１６０５５を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのアクリルを用い、２５０℃で焼成して形成する（図３７（Ｂ））。
【０３２４】
本実施例ではブラックマトリクスは、Ｔｉ膜を１００ｎｍに形成し、その後ＡｌとＴｉの合金膜を３００ｎｍに形成し、更にＴｉ膜を１００ｎｍ形成した３層構造とする。
【０３２５】
その後、有機樹脂からなる第３層間絶縁膜１６０５９を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、第２層間絶縁膜と同様の樹脂をもちいることができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【０３２６】
そして、第２層間絶縁膜１６０５５および第３層間絶縁膜１６０５９にドレイン配線１６０５３に達するコンタクトホールを形成し、画素電極１６０６０を形成する。本発明の透過型液晶表示装置においては、画素電極１６０６０にはＩＴＯ等の透明導伝膜を用いる。（図３７（Ｂ））。
【０３２７】
こうして同一基板上に、駆動回路ＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路にはｐチャネル型ＴＦＴ１６１０１、第１のｎチャネル型ＴＦＴ１６１０２、第２のｎチャネル型ＴＦＴ１６１０３、画素部には画素ＴＦＴ１６１０４、保持容量１６１０５が形成されている（図３８）。本明細書では便宜上このような基板をアクティブマトリクス基板と呼んでいる。
【０３２８】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶表示装置を作製する工程を説明する。
【０３２９】
図３８の状態のアクティブマトリクス基板に配向膜１６０６１を形成する。本実施例では、配向膜１６０６１にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板１６０６２、透明導電膜からなる対向電極１６０６３、配向膜１６０６４とで構成される。
【０３３０】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０３３１】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶１６０６５を注入し、封止剤（図示せず）によって完全に封止する。よって、図３８に示すような透過型液晶表示装置が完成する。
【０３３２】
なお本実施例では、透過型液晶表示装置がＴＮ（ツイスト）モードによって表示を行うようにした。そのため、偏光板（図示せず）が透過型液晶表示装置の上部に配置された。
【０３３３】
駆動回路のｐチャネル型ＴＦＴ１６１０１には、島状半導体層１６００４にチャネル形成領域８０６、ソース領域８０７ａ、８０７ｂ、ドレイン領域８０８ａ，８０８ｂを有している。第１のｎチャネル型ＴＦＴ１６１０２には、島状半導体層１６００５にチャネル形成領域８０９、ゲート電極１６０７１と重なるＬＤＤ領域８１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域８１１、ドレイン領域８１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ１６１０３には、島状半導体層１６００６にチャネル形成領域８１３、ＬＤＤ領域８１４、８１５、ソース領域８１６、ドレイン領域８１７を有している。このＬＤＤ領域はＬov領域とゲート電極１６０７２と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ１６１０４には、島状半導体層１６００７にチャネル形成領域８１８、８１９、Ｌoff領域８２０〜８２３、ソースまたはドレイン領域８２４〜８２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。また、画素ＴＦＴ１６１０４のチャネル形成領域８１８、８１９と画素ＴＦＴのＬＤＤ領域であるＬoff領域８２０〜８２３との間には、オフセット領域（図示せず）が形成されている。さらに、容量配線１６０７４と、ゲート絶縁膜１６０２０から成る絶縁膜と、画素ＴＦＴ１６０７３のドレイン領域８２６に接続し、ｎ型を付与する不純物元素が添加された半導体層８２７とから保持容量１６１０５が形成されている。図３８では画素ＴＦＴ１６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０３３４】
以上の様に本実施例においては、画素ＴＦＴおよびドライバが要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、液晶表示装置の動作性能と信頼性を向上させることを可能とすることができる。
【０３３５】
なお、本実施例においては透過型の液晶表示装置について説明した。しかし、本発明の駆動回路を用いることができる液晶表示装置は、これに限定されるわけではなく、反射型の液晶表示装置にも用いることができる。
【０３３６】
（実施例１３）
本実施例では、本願発明のＤ／Ａ変換回路を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０３３７】
図４０（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図４０（Ａ）において、１４５１０は基板、１４５１１は画素部、１４５１２はソース側駆動回路、１４５１３はゲート側駆動回路であり、それぞれの駆動回路は配線１４５１４〜１４５１６を経てＦＰＣ１４５１７に至り、外部機器へと接続される。
【０３３８】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材１６５００、シーリング材（ハウジング材ともいう）１７５００、密封材（第２のシーリング材）１７５０１が設けられている。
【０３３９】
また、図４０（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板１４５１０、下地膜１４５２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）１４５２２及び画素部用ＴＦＴ１４５２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０３４０】
本願発明を用いて駆動回路用ＴＦＴ１４５２２、画素部用ＴＦＴ１４５２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）１４５２６の上に画素部用ＴＦＴ１４５２３のドレインと電気的に接続する透明導電膜でなる画素電極１４５２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極１４５２７を形成したら、絶縁膜１４５２８を形成し、画素電極１４５２７上に開口部を形成する。
【０３４１】
次に、ＥＬ層１４５２９を形成する。ＥＬ層１４５２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０３４２】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０３４３】
ＥＬ層１４５２９を形成したら、その上に陰極１４５３０を形成する。陰極１４５３０とＥＬ層１４５２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層１４５２９と陰極１４５３０を連続成膜するか、ＥＬ層１４５２９を不活性雰囲気で形成し、大気解放しないで陰極１４５３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０３４４】
なお、本実施例では陰極１４５３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層１４５２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極１４５３０は１４５３１で示される領域において配線１４５１６に接続される。配線１４５１６は陰極１４５３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料１４５３２を介してＦＰＣ１４５１７に接続される。
【０３４５】
１４５３１に示された領域において陰極１４５３０と配線１４５１６とを電気的に接続するために、層間絶縁膜１４５２６及び絶縁膜１４５２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜１４５２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜１４５２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜１４５２８をエッチングする際に、層間絶縁膜１４５２６まで一括でエッチングしても良い。この場合、層間絶縁膜１４５２６と絶縁膜１４５２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０３４６】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜１６５０３、充填材１６５０４、カバー材１６５００が形成される。
【０３４７】
さらに、ＥＬ素子部を囲むようにして、カバー材１６５００と基板１４５１０の内側にシーリング材が設けられ、さらにシーリング材１７５００の外側には密封材（第２のシーリング材）１７５０１が形成される。
【０３４８】
このとき、この充填材１６５０４は、カバー材１６５００を接着するための接着剤としても機能する。充填材１６５０４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材１６５０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０３４９】
また、充填材１６５０４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０３５０】
スペーサーを設けた場合、パッシベーション膜１６５０３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０３５１】
また、カバー材１６５００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材１６５０４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０３５２】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材１６５００が透光性を有する必要がある。
【０３５３】
また、配線１４５１６はシーリング材１７５００および密封材１７５０１と基板１４５１０との隙間を通ってＦＰＣ１４５１７に電気的に接続される。なお、ここでは配線１４５１６について説明したが、他の配線１４５１４、１４５１５も同様にしてシーリング材１７５００および密封材１７５０１の下を通ってＦＰＣ１４５１７に電気的に接続される。
【０３５４】
（実施例１４）
本実施例では、本願発明のＤ／Ａ変換回路を用いて実施例１３とは異なる形態のＥＬ表示装置を作製した例について、図４１（Ａ）、４１（Ｂ）を用いて説明する。図４０（Ａ）、４０（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０３５５】
図４１（Ａ）は本実施例のＥＬ表示装置の上面図であり、図４１（Ａ）をＡ-Ａ'で切断した断面図を図４１（Ｂ）に示す。
【０３５６】
実施例１３に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０３５７】
さらに、ＥＬ素子を覆うようにして充填材１６５０４を設ける。この充填材１６５０４は、カバー材１６５００を接着するための接着剤としても機能する。充填材１６５０４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材１６５０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０３５８】
また、充填材１６５０４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０３５９】
スペーサーを設けた場合、パッシベーション膜１６５０３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０３６０】
また、カバー材１６５００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材１６５０４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０３６１】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材１６５００が透光性を有する必要がある。
【０３６２】
次に、充填材１６５０４を用いてカバー材１６５００を接着した後、充填材１６５０４の側面（露呈面）を覆うようにフレーム材１６５０１を取り付ける。フレーム材１６５０１はシーリング材（接着剤として機能する）１６５０２によって接着される。このとき、シーリング材１６５０２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材１６５０２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材１６５０２の内部に乾燥剤を添加してあっても良い。
【０３６３】
また、配線１４５１６はシーリング材１６５０２と基板１４５１０との隙間を通ってＦＰＣ１４５１７に電気的に接続される。なお、ここでは配線１４５１６について説明したが、他の配線１４５１４、１４５１５も同様にしてシーリング材１６５０２の下を通ってＦＰＣ１４５１７に電気的に接続される。
【０３６４】
（実施例１５）
実施例１３および１４のような構成からなるＥＬ表示パネルにおいて、本願発明のＤ／Ａ変換回路を用いることができる。ここで画素部のさらに詳細な断面構造を図４２に、上面構造を図４３（Ａ）に、回路図を図４３（Ｂ）に示す。図４２、図４３（Ａ）及び図４３（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０３６５】
図４２において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦＴを用いて形成される（実施例１〜１２参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。
【０３６６】
また、電流制御用ＴＦＴ３５０３は本願発明のＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０３６７】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０３６８】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０３６９】
また、図４３（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０３７０】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０３７１】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０３７２】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０３７３】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０３７４】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０３７５】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０３７６】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０３７７】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０３７８】
陽極４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図４３（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０３７９】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０３８０】
以上のように本願発明のＥＬ表示パネルは図４２のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０３８１】
なお、本実施例の構成は、実施例１の構成と自由に組み合わせて実施することが可能である。また、実施例９の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０３８２】
（実施例１６）
本実施例では、実施例１５に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図４４を用いる。なお、図４２の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０３８３】
図４４において、電流制御用ＴＦＴ３５０３は本願発明のＰＴＦＴを用いて形成される。作製プロセスは実施例１〜１２を参照すれば良い。
【０３８４】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０３８５】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。
【０３８６】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０３８７】
なお、本実施例の構成は、実施例１の構成と自由に組み合わせて実施することが可能である。また、実施例９の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０３８８】
（実施例１７）
本実施例では、図４３（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図４５（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０３８９】
図４５（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３９０】
また、図４５（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図４５（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０３９１】
また、図４５（Ｃ）は、図４５（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３９２】
なお、本実施例の構成は、実施例１、１３または１４の構成と自由に組み合わせて実施することが可能である。また、実施例９の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０３９３】
（実施例１８）
実施例１５に示した図４３（Ａ）、４３（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１５の場合、電流制御用ＴＦＴ３５０３として実施例１〜１２に示すような本願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０３９４】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０３９５】
また、実施例１７に示した図４５（Ａ），（Ｂ），（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０３９６】
なお、本実施例の構成は、実施例１、１３〜１７の構成と自由に組み合わせて実施することが可能である。また、実施例９の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０３９７】
【発明の効果】
本発明のＤＡＣにおいては、出力ＶoutはＶHとＶLとの差によってその振幅を決定することができ、かつＶLを基準電位としてデジタルデータのアドレスに対して線形的に変化する。つまり、出力Ｖoutの電圧振幅と基準電位とを独立して制御することができる。このことから、ＶHとＶLとの差が一定であれば、ＶHおよびＶLを共に小さくしても同じ出力Ｖoutが得られるので、電源電圧を低く抑えることができる。そのことにより、αを小さく、つまり容量Ｃを小さくすることができ、容量部のレイアウト面積を縮小することができる。
【図面の簡単な説明】
【図１】  本発明のＤＡＣ（Ｄ／Ａ変換回路）である。
【図２】  本発明のＤＡＣの動作を説明するための等価回路および本発明のＤＡＣの出力を示すグラフである。
【図３】  本発明のＤＡＣのある実施形態である。
【図４】  本発明のＤＡＣのある実施形態の動作を説明するための等価回路および本発明のＤＡＣの出力を示すグラフである。
【図５】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の例である。
【図６】  セレクタ回路の例である。
【図７】  セレクタ回路のタイミングチャートである。
【図８】  本発明のＤＡＣのある実施形態である。
【図９】  レベルシフタ回路およびアナログスイッチ回路である。
【図１０】  デジタルビデオデータ分割回路である。
【図１１】  デジタルビデオデータ分割回路のタイミングチャートである。
【図１２】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図１３】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図１４】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図１５】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図１６】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図１７】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図１８】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図１９】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図２０】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図２１】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置を構成するＴＦＴの例である。
【図２２】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置を構成するＴＦＴの例である。
【図２３】  本発明のＤＡＣを用いたアクティブマトリクス型半導体表示装置を組み込んだプロジェクターの例である。
【図２４】  本発明のＤＡＣを用いたアクティブマトリクス型半導体表示装置を組み込んだ電子機器の例である。
【図２５】  従来のＤＡＣである。
【図２６】  従来のＤＡＣである。
【図２７】  従来のＤＡＣである。
【図２８】  従来のＤＡＣである。
【図２９】  本発明のＤＡＣのある実施形態のデジタルビデオデータに対する出力電圧を示したものである。
【図３０】  ＴＦＴ特性のグラフである。
【図３１】  本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置の表示例である。
【図３２】  本発明のＤＡＣを有するアクティブマトリクス型液晶表示装置の表示例。
【図３３】  無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
【図３４】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図３５】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図３６】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図３７】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図３８】  本発明のＤＡＣを用いたアクティブマトリクス型液晶表示装置の作製方法例である。
【図３９】  反強誘電性液晶の電気光学特性を示すグラフである。
【図４０】  本発明のＤＡＣを用いたＥＬ表示装置の実施形態の上面図および断面図である。
【図４１】  本発明のＤＡＣを用いたＥＬ表示装置の実施形態の上面図および断面図である。
【図４２】  本発明のＤＡＣを用いたＥＬ表示装置の実施形態の断面図である。
【図４３】  本発明のＤＡＣを用いたＥＬ表示装置の実施形態の画素部の構成図および回路図である。
【図４４】  本発明のＤＡＣを用いたＥＬ表示装置の実施形態の断面図である。
【図４５】  本発明のＤＡＣを用いたＥＬ表示装置の実施形態の回路図である。
【符号の説明】
ＳＷ0〜ＳＷn-1 スイッチ
Ｒｅｓ1、Ｒｅｓ2 リセットスイッチ
ＶH、ＶL、ＶA、ＶB 電源
Ｖout 出力
Ｄ0〜Ｄn-1 デジタルデータ
Ｃ  単位容量
【図１】
0004338855.tif 000031
【図２】
0004338855.tif 000032
【図３】
0004338855.tif 000033
【図４】
0004338855.tif 000034
【図５】
0004338855.tif 000035
【図６】
0004338855.tif 000036
【図７】
0004338855.tif 000037
【図８】
0004338855.tif 000038
【図９】
0004338855.tif 000039
【図１０】
0004338855.tif 000040
【図１１】
0004338855.tif 000041
【図１２】
0004338855.tif 000042
【図１３】
0004338855.tif 000043
【図１４】
0004338855.tif 000044
【図１５】
0004338855.tif 000045
【図１６】
0004338855.tif 000046
【図１７】
0004338855.tif 000047
【図１８】
0004338855.tif 000048
【図１９】
0004338855.tif 000049
【図２０】
0004338855.tif 000050
【図２１】
0004338855.tif 000051
【図２２】
0004338855.tif 000052
【図２３】
0004338855.tif 000053
【図２４】
0004338855.tif 000054
【図２５】
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【図２６】
0004338855.tif 000056
【図２７】
0004338855.tif 000057
【図２８】
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【図２９】
0004338855.tif 000059
【図３０】
0004338855.tif 000060
【図３１】
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【図３２】
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【図３３】
0004338855.tif 000063
【図３４】
0004338855.tif 000064
【図３５】
0004338855.tif 000065
【図３６】
0004338855.tif 000066
【図３７】
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【図３８】
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【図３９】
0004338855.tif 000069
【図４０】
0004338855.tif 000070
【図４１】
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【図４２】
0004338855.tif 000072
【図４３】
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【図４４】
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【図４５】
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