(57)【特許請求の範囲】
【請求項１】
画素部およびＰＭＯＳとＮＭＯＳを含むＣＭＯＳ回路部のそれぞれに薄膜トランジスターを形成したアクティブマトリックス液晶表示装置の製造方法において、
基板の上面に活性層を積層し、パターニングして、画素部およびＰＭＯＳとＮＭＯＳを含むＣＭＯＳ回路部の薄膜トランジスターのチャンネル領域を形成する工程と、
前記チャンネル領域及び前記基板の上面に絶縁層を積層し、パターニングして、画素部およびＰＭＯＳとＮＭＯＳを含むＣＭＯＳ回路部それぞれの前記チャンネル領域の所定個所を制限的に露出させる工程と、
前記基板全ての領域にシリコン層と金属膜を順次積層し、エッチングして、画素部およびＰＭＯＳとＮＭＯＳを含むＣＭＯＳ回路部の薄膜トランジスターのソース電極領域とドレイン電極領域、およびゲート電極領域を形成する工程と、
画素部に対応する領域に、前記ゲート電極領域、前記ソース電極領域及び前記ドレイン電極領域をマスクとして低濃度イオン不純物をドーピングして、ＬＤＤ領域を形成する工程と、
前記ＬＤＤ領域を形成する工程の後に、ＮＭＯＳ回路部に対応する領域が開口されたマスクを用いてｎ＋イオン不純物をドーピングする工程及びＰＭＯＳ回路部に対応する領域が開口されたマスクを用いてｐ＋イオン不純物をドーピングする工程と、
前記ｎ＋イオン不純物及びｐ＋イオン不純物をドーピングする工程の後に、前記基板の上方に層間絶縁層を積層し、パターニングして所定個所にコンタクトホールを形成する工程と、
前記層間絶縁層の上方に電極物質を蒸着し、パターニングして画素電極及び配線領域を形成する工程からなる、アクティブマトリックス液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスターの製造方法に関するもので、特にフォトリソグラフィー工程の節減とLDD領域の幅調節の容易化、及び積層された薄膜の平坦化を図れる薄膜トランジスターの製造方法に関するものである。
【０００２】
【従来の技術】
薄膜トランジスターはCMOSを内蔵できるという特徴のため、アクティブマトリックス液晶表示装置のような平板表示素子などで、画素のオン／オフスイッチング素子として広く活用されている。ここに適用される薄膜トランジスターは耐電圧性とオン／オフ電流比が高いという条件を満足しなければならない。
【０００３】
薄膜トランジスターの種類については非晶質シリコントランジスターと多結晶シリコントランジスターが知られている。多結晶シリコンは非晶質シリコンに比べて電子利用度などの性能と信頼度の面でより良い評価を受けているが、高温雰囲気で膜が形成されなければならない問題があるので、一般的には非晶質シリコン薄膜トランジスターが実用化している。
【０００４】
しかし、最近ではエクサイマレーザー装備などを活用して膜形成のための高温雰囲気をより簡単に安い費用で作れる技術的な進歩がなされたことによって多結晶シリコン薄膜トランジスターに対する関心が高まっているのが実情である。
【０００５】
前記アクティブマトリックス液晶表示装置では半導体の両側にゲート、ソース及びドレイン電極を位置させる同一平面上構造を好む傾向がある。前記同一平面上構造は素子の大きさを最小化でき、p型TFTとn型TFTを共に揃えてお互いの長所、短所を補う特徴を持つ。
【０００６】
図８は従来の一般的な薄膜トランジスターを図示している。
【０００７】
図面で基板1の上面にはバッファ層2とフォトリソグラフィー法によってパターニングされて所定位置に積層された活性層3が位置する。前記活性層3は絶縁膜4によってコーティングされ、この絶縁膜4には再びゲートメタル層が蒸着された後にフォトリソグラフィー工程を経て所定のゲート電極5が位置する。
【０００８】
前記ゲート電極5の形成に使用されたフォトレジスト層を除去し、新しいフォトレジスト層を前記ゲート電極5よりやや大きい幅でパターニングして露光、現象した後、イオン注入して前記活性層3の両端部にｎ領域を形成してnウェルを形成する。フォトレジスト層を除去した後に軽くイオンドーピングさせると、前記活性層の左右にLDD領域6が残される。
【０００９】
ついで、ゲート電極5の上面に層間絶縁膜7を積層し、コンタクトホールを形成した後、金属膜を蒸着してソース電極8とドレイン電極9を形成する。
【００１０】
最後にソース電極8とドレイン電極9の上面に保護層10を形成して必要な個所にビアホールを定義した後、ITOなどの画素電極11を形成する。
【００１１】
このような従来の薄膜トランジスターの製造工程においてフォトリソグラフィー工程は、活性領域形成、ゲート形成、n-領域形成、nウェル形成、pウェル形成、コンタクトホール形成、ソース／ドレイン形成、ビアホール形成、画素電極形成などの工程を通じて少なくとも9回以上実施される。
【００１２】
しかし、フォトリソグラフィー工程はフォトレジスト塗布、マスク露光、現象／エッチングのいろんな段階で進むため、その工程の増加は深刻な生産性の低下、及び品質の不良率の増加を招く。
【００１３】
またゲート電極とソース／ドレイン電極を別途に形成する工程ではLDD領域の幅を調節しにくい問題があった。また積層される膜の数が多くなり、薄膜表面の起伏が激しくて反射形液晶表示素子の場合、反射率を下げてしまう。
【００１４】
したがって、本発明の目的はフォトリソグラフィー工程の節減、LDD領域の幅調節の容易化と積層された薄膜の平坦化を図れる薄膜トランジスターの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
基板の上面に活性層を積層し、パターニングしてチャンネル領域を形成する工程と、前記チャンネル領域を含む基板の上面に絶縁層を積層し、パターニングして前記チャンネル領域の所定個所を制限的に露出させる工程と、前記絶縁層の上方にシリコン層と金属膜を順次積層し、エッチングしてソース電極領域とドレイン電極領域、およびゲート電極領域を定義する工程と、MOS回路部に対応する領域に陽イオン不純物をドーピングする工程と、前記基板の上方に層間絶縁層を積層し、パターニングして所定個所にコンタクトホールを形成する工程と、及び前記層間絶縁層の上方に電極物質を蒸着し、パターニングして画素電極及び配線領域を定義する工程からなる。
【００１６】
本発明でNMOS回路部のゲート電極の下部に形成されるシリコン層はn+シリコン層であり、PMOS回路部のゲート電極の下部に形成されるシリコン層はp+シリコン層である。
【００１７】
本発明で前記陽イオン不純物をドーピングする工程は、NMOS回路部の対応領域にn+イオンをドーピングする工程及びPMOS回路部の対応領域にp+イオンをドーピングする工程を同時に進めたり、またはそれぞれを別途に進めることができる。
【００１８】
また、本発明はソース電極とドレイン電極領域及びゲート電極領域を形成した後、n-イオンまたはp-イオンの陰イオン不純物をドーピングしてチャンネル領域の露出部位をLDD領域になるようにする工程をさらに含める。
【００１９】
本発明はソース／ドレイン電極とゲート電極を同時に形成するので、製造工程の全体にかけてフォトリソグラフィーが6回実施され、従来の方法に比べて製造工程を減らせるし、ソース／ドレイン電極とゲート電極の間隔をマスク上で調節できるので、LDD領域の幅を調節しやすい。
【００２０】
またゲート電極の下部にシリコン薄膜が形成されることによってゲート電極とチャンネル領域の間の仕事関数（work function）差が減少され、しきい値（threshold）電圧が低くなる。しかも、フォトリソグラフィー工程の節減は積層される薄膜表面の平坦化を図り、反射形液晶表示素子の場合、入射光の反射率を向上させる効果がある。
【００２１】
【発明の実施の形態】
以下、添付された図面を参照して本発明の製造方法に関する望ましい実施の形態を詳細に説明する。
【００２２】
図１ないし図７は本発明による薄膜トランジスターの製造方法の各工程を図示する工程断面図である。本発明の薄膜トランジスターは、図７に示したように画素部、配線領域、PMOSとNMOSを含むCMOS回路部からなる。
【００２３】
図１を参照すると、基板20の上面にバッファ層22を積層し、その上面に非晶質シリコンで作られた活性層を蒸着し、エクサイマレーザーなどを照射して結晶化した後、フォトリソグラフィー法でパターニングして所定個所にチャンネル領域24を定義する。ここで、前記バッファ層22は選択的に実施されるものなので、これを省略することもできる。
【００２４】
前記チャンネル領域24を形成した後、その上面に絶縁膜を積層してパターニングして図２に示したようにチャンネル領域24の両側の一部だけが上方に開かれ、残り部分は絶縁層26でコーティングされるようにする。
【００２５】
ついで、図３に示したように、前記絶縁層26を含んだ基板20の全ての領域にn+シリコンまたはp+シリコンのようなシリコン層28と金属膜33を順に蒸着した後、エッチングしてドレイン電極領域30とソース電極領域32、そしてゲート電極領域34を定義する。前記シリコン層28はチャンネル領域24と各電極領域30、32、34間の抵抗性接合のために介挿配置されるものである。
【００２６】
この時、NMOS回路部のゲート電極の下部に形成されるシリコン層はn+シリコン層であり、PMOS回路部のゲート電極の下部に形成されるシリコン層はp+シリコン層である。
【００２７】
ついで、前記ゲート電極領域34をマスクとしたセルフアライン方式でn-イオンまたはp-イオンのような陰イオン不純物をドーピングして前記チャンネル領域24の露出部がLDD領域になるようにする。
【００２８】
続いて、マスク35を利用したフォトリソグラフィー法で図４に示したようにNMOS回路部に対応する部分にn+ドーピングを実施する。同じ方法で図５に示したようにPMOS回路部に対応する部分にp+ドーピングを実施する。また前記n+ドーピングまたはp+ドーピング工程は回路部の構成によって選択的に実施することができる。
【００２９】
次に層間絶縁層36を積層した後、パターニングして図６に示したように所定個所ごとにコンタクトホール38が形成されるようにする。
【００３０】
ついで、前記層間絶縁層36の上方に電極物質を蒸着した後、マスクを利用してこれをパターニングして図７に示したように画素電極40と付随的な配線領域42を定義することによって全ての工程が完了する。
【００３１】
【発明の効果】
上述したように本発明の製造方法はソース／ドレイン電極とゲート電極を同時に形成するので、製造工程の全体にかけてフォトリソグラフィーが6回実施されて従来の方法に比べて製造工程を減らせるし、生産性の向上と製品の不良率が低くなる効果を奏す。
【００３２】
またソース／ドレイン電極とゲート電極の間隔をマスク上で調節できるので、LDD領域の幅を調節しやすいし、厚さを大幅に減少させられるので、薄膜化に有利である。さらにゲート電極の下部にシリコン薄膜が形成されることによってゲート電極とチャンネル領域の間の仕事関数差が減少され、しきい値電圧が低くなる。フォトリソグラフィー工程の節減は積層される薄膜表面の平坦化を図り、反射形液晶表示素子の場合、入射光の反射率を向上させる効果がある。
【図面の簡単な説明】
【図１】図１は本発明による薄膜トランジスターの製造方法の工程の一部を図示する工程図である。
【図２】図２は本発明による薄膜トランジスターの製造方法の工程の一部を図示する工程図である。
【図３】図３は本発明による薄膜トランジスターの製造方法の工程の一部を図示する工程図である。
【図４】図４は本発明による薄膜トランジスターの製造方法の工程の一部を図示する工程図である。
【図５】図５は本発明による薄膜トランジスターの製造方法の工程の一部を図示する工程図である。
【図６】図６は本発明による薄膜トランジスターの製造方法の工程の一部を図示する工程図である。
【図７】図７は本発明による薄膜トランジスターの製造方法の工程の一部を図示する工程図である。
【図８】図８は従来のCMOSポリシリコン薄膜トランジスターの構造を図示する断層図である。
【符号の説明】
20  基板
22  バッファ層
24  チャンネル領域
26  絶縁層
28  シリコン層
30  ドレイン電極
32  ソース電極
34  ゲート電極
36  層間絶縁層
38  コンタクトホール
40  画素電極
42  配線領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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