(57)【特許請求の範囲】
【請求項１】
（１）少なくとも一個の電源端子、少なくとも一個の接地端子、及び少なくとも一対の差動出力端子を有する半導体素子と、（２）少なくとも一個のキャパシタンスと、（３）少なくとも二個の、前記半導体素子および前記キャパシタンスの間の寄生インダクタンスの影響を小さくするインダクタンスとを備えた半導体パッケージであって、
前記キャパシタンスの相対する端子の内、一方の端子が前記半導体素子の前記電源端子に接続されており、且つ、他方の端子が前記半導体素子の前記接地端子に接続されており、
前記半導体素子の前記接地端子が、前記インダクタンスの内の第一のインダクタンスを介して前記半導体パッケージの接地端子に接続されており、
前記半導体素子の前記電源端子が、前記インダクタンスの内の第二のインダクタンスを介して前記半導体パッケージの電源端子に接続されており、
前記半導体素子の前記一対の差動出力端子が、前記半導体パッケージの一対の差動出力端子に接続されていることを特徴とする半導体パッケージ。
【請求項２】
（１）少なくとも一個の電源端子、少なくとも一個の接地端子、及び少なくとも一対の差動出力端子を有する半導体素子と、（２）少なくとも一個のキャパシタンスと、（３）少なくとも二個の、前記半導体素子および前記キャパシタンスの間の寄生インダクタンスの影響を小さくするインダクタンスとを備え、
前記キャパシタンスの相対する端子の内、一方の端子が前記半導体素子の前記電源端子に接続されており、且つ、他方の端子が前記半導体素子の前記接地端子に接続されており、
前記半導体素子の前記接地端子が、前記インダクタンスの内、第一のインダクタンスを介して接地されており、
前記半導体素子の前記電源端子が、前記インダクタンスの内、第二のインダクタンスを介して電源に接続されており、
前記半導体素子の前記一対の差動出力端子が一対の端子に接続されていることを特徴とする電気回路。
【請求項３】
請求項１記載の半導体パッケージと、
前記半導体パッケージが実装された、電源と接地端子と差動信号端子とを有する基板とを備え、
前記半導体パッケージの前記電源端子が前記基板の前記電源に接続されており、
前記半導体パッケージの前記接地端子が前記基板の前記接地端子に接続されており、
前記半導体パッケージの前記一対の差動出力端子が前記差動信号端子に接続されていることを特徴とする実装体。
【請求項４】
前記キャパシタンスがチップコンデンサであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記キャパシタンスが、前記半導体パッケージの基板の内層もしくは表層に形成された厚膜もしくは薄膜コンデンサであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記インダクタンスが、前記半導体パッケージにおける配線により形成されたインダクタであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記インダクタンスが、チップインダクタであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記半導体パッケージが、前記半導体素子、前記キャパシタンス、及び前記インダクタンスを実装するためのキャリア基板を備え、
前記キャリア基板がセラミック基板又は樹脂多層基板であることを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
前記半導体パッケージの前記電源端子及び前記接地端子の内、少なくとも一個の端子が、前記差動出力端子に隣接していることを特徴とする請求項１に記載の半導体パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速動作を行う半導体集積回路の電源ノイズを除去することが可能な電気回路、半導体パッケージ及び実装体に関するものである。
【０００２】
【従来の技術】
半導体集積回路が使用する電流は半導体システムのバス幅が８ビットから１６ビット、１６ビットから３２ビット、そして３２ビットから６４ビットへと増加するに従い、何倍にも増加する傾向がある。また、電流の変化時間も半導体システムの高速化に伴い、１０ｎｓｅｃから数ｎｓｅｃへ、そして１ｎｓｅｃ以下へと数倍速くなっている。このため、半導体装置の消費する電流の変化率（ｄＩ／ｄｔ）は近年数十倍になっており、これに応じて電源ノイズも増加する傾向にある。
【０００３】
半導体装置の電源のグランド端子と電源との間にインダクタンスが存在すると、電流変化に比例した電圧変動が発生し、これが電源ノイズとなり半導体装置の誤動作の原因となっている。これを防ぐために、従来半導体装置の電源・グランド端子近傍にバイパスコンデンサを設置する。この結果、半導体装置から見た電源インピーダンスが低減され、電源ノイズが低減される。しかしながら、複数個の半導体装置やバイパスコンデンサが存在する場合、半導体装置近傍のバイパスコンデンサだけに電流が流れるのではなく、他のバイパスコンデンサにも電流が流れたりすることになる。
【０００４】
図２８に半導体回路に流れる電流を示す回路図を示す。
【０００５】
図２８において、３５ａ，３５ｂは半導体装置、３６は出力端子、３７ａ，３７ｂはバイパスコンデンサ、３８は信号ライン、３９は半導体装置３５ａに流れる通常の電流、４０は、電源電位の変動を生じさせる好ましくない電流である。この電流４０は、他の半導体装置３５ｂに対する電源ノイズとなり、また、電源・グランドプレーンからの電磁波放射の原因となる。
【０００６】
これらの現象を低減するために、例えば信学技報（TECHNICAL REPORT OF IEICE.）ＥＭＣＪ９７−８２に半導体装置間のデカップリングを強化した基板を使用する方法が述べられている。図２９にこの方法を示す。
【０００７】
図２９において、３５は半導体装置、３６は出力端子、３７はバイパスコンデンサである。３８は信号ライン、４１はデカップリング用コイル、４２は電源プレーン、４３はグランドプレーンである。
【０００８】
又、半導体装置３５の電源端子と電源プレーン４２との間にデカップリング用コイル４１を挿入する。又、半導体装置３５の電源端子にバイパスコンデンサ３７の一方の端子を接続し、且つ他方の端子を接地することにより、半導体装置３５に流れる高周波電流は電源プレーン４２を流れずに半導体装置３５近傍に設置されたバイパスコンデンサ３７より供給される。
【０００９】
これは、デカップリング用コイル４１を挿入することにより、半導体装置３５から電源を見たインピーダンスＺｅ＝ｊωＬより、バイパスコンデンサ３７を見たインピーダンスＺｃ＝１／（ｊωＣ）の方が小さくなるためである。
【００１０】
半導体装置３５から電源を見たインピーダンスＺｅと、バイパスコンデンサ３７を見たインピーダンスＺｃの比が大きい方が、他の半導体装置に対する電源ノイズや、電源・グランドプレーンからの電磁波放射の減衰効果が大きくなる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、デカップリング用コイル４１が大きいと、低周波におけるインピーダンスも増加してしまい、半導体装置３５に必要な電流を電源から供給することができなくなる。このため、デカップリング用コイル４１は十分に小さく、かつ、寄生インダクタンスの低減のためにバイパスコンデンサ３７が半導体装置３５に十分に近接している必要性がある。
【００１２】
しかしながら、デカップリング用コイル４１およびバイパスコンデンサ３７がディスクリート素子で構成されていると、適切な値の素子が得られなかったり、また、バイパスコンデンサ３７が有する寄生インダクタンスのためにＺｃを充分小さくすることができないなどの問題があり、その結果、電源ノイズや電源・グランドプレーンからの電磁波放射の減衰に関して、十分な効果が得られないという欠点がある。
【００１３】
さらには、ディスクリート素子を用いると、コストが高くなり、かつ、実装面積が増大し、装置の小型化が難しくなる。また、装置の大型化に伴い高速動作ができなくなるなどの欠点を有する。
【００１４】
一方、高速回路においては、通常、グランドプレーン４３と電源プレーン４２は基板内層に全面パターンとして形成されている。信号ライン３８は、その下方の基板内層面の内、信号ライン３８に最も近い最初の内層面に形成されたグランドプレーン４３によりマイクロストリップライン構造となるように形成される。又は、信号ライン３８は、その下方の基板内層面の内、上記最初の内層面に形成された電源プレーン４２によりマイクロストリップライン構造となるように形成される。
【００１５】
尚、本明細書では、前者の様な構成を、信号ライン３８の直下にグランドプレーン４３が存在する構成であると表現し、又、後者の様な構成を、信号ライン３８の直下に電源プレーン４２が存在する構成であると表現することがある。
【００１６】
しかしながら、図２９において信号ライン３８が電源プレーン４２とでマイクロストリップライン構造を構成した場合、信号ライン３８の直下に電源プレーン４２が存在することになる。そのため、出力端子３６に流れる電流の帰還電流はデカップリング用コイル４１を介して電源プレーン４２を流れることになり、インピーダンスが大きく、高速動作できないという欠点を有する。このため、図２９に示す構造は直下にグランドプレーン４３が存在する面にのみ作製することが可能であり、電源プレーン４２が直下に存在する面には作製できないという欠点を有する。
【００１７】
この結果、高速回路においては、実装上の制限が発生したり、実装を優先するために、配線経路が長くなったり、または、まったく実装できない場合が存在する。さらに、その結果、コストが高くなり、かつ、実装面積が増大し、装置の小型化が難しくなる、装置の大型化に伴い高速動作ができなくなるなどの欠点を有する。
【００１８】
上述のように、従来の半導体集積回路は、半導体回路同士をデカップリング用コイルを用いて高周波的にデカップリングすることにより電源ノイズや電磁波放射を低減することを目的としているが、実装上の制限や、コストの増大、インダクタンス成分の増大による電源インピーダンスの増加、実装面積の増大や、高速動作がしにくくなるなどの課題を有する。
【００１９】
本発明は、このような従来の半導体集積回路の上記課題を解決するものであり、小型・安価で、電源ノイズや電磁波放射を低減することのできる電気回路、半導体パッケージ及び実装体を提供することを目的とする。
【００２０】
【課題を解決するための手段】
【００２４】
第１の本発明は、（１）少なくとも一個の電源端子、少なくとも一個の接地端子、及び少なくとも一対の差動出力端子を有する半導体素子と、（２）少なくとも一個のキャパシタンスと、（３）少なくとも二個の、前記半導体素子および前記キャパシタンスの間の寄生インダクタンスの影響を小さくするインダクタンスとを備えた半導体パッケージであって、
前記キャパシタンスの相対する端子の内、一方の端子が前記半導体素子の前記電源端子に接続されており、且つ、他方の端子が前記半導体素子の前記接地端子に接続されており、
前記半導体素子の前記接地端子が、前記インダクタンスの内の第一のインダクタンスを介して前記半導体パッケージの接地端子に接続されており、
前記半導体素子の前記電源端子が、前記インダクタンスの内の第二のインダクタンスを介して前記半導体パッケージの電源端子に接続されており、
前記半導体素子の前記一対の差動出力端子が、前記半導体パッケージの一対の差動出力端子に接続されていることを特徴とする半導体パッケージである。
【００２５】
又、第２の本発明は、（１）少なくとも一個の電源端子、少なくとも一個の接地端子、及び少なくとも一対の差動出力端子を有する半導体素子と、（２）少なくとも一個のキャパシタンスと、（３）少なくとも二個の、前記半導体素子および前記キャパシタンスの間の寄生インダクタンスの影響を小さくするインダクタンスとを備え、
前記キャパシタンスの相対する端子の内、一方の端子が前記半導体素子の前記電源端子に接続されており、且つ、他方の端子が前記半導体素子の前記接地端子に接続されており、
前記半導体素子の前記接地端子が、前記インダクタンスの内、第一のインダクタンスを介して接地されており、
前記半導体素子の前記電源端子が、前記インダクタンスの内、第二のインダクタンスを介して電源に接続されており、
前記半導体素子の前記一対の差動出力端子が一対の端子に接続されていることを特徴とする電気回路である。
【００３０】
又、第３の本発明は、上記第１の本発明の半導体パッケージと、
前記半導体パッケージが実装された、電源と接地端子と差動信号端子とを有する基板とを備え、
前記半導体パッケージの前記電源端子が前記基板の前記電源に接続されており、
前記半導体パッケージの前記接地端子が前記基板の前記接地端子に接続されており、
前記半導体パッケージの前記一対の差動出力端子が前記差動信号端子に接続されていることを特徴とする実装体である。
【００３１】
又、第４の本発明は、前記キャパシタンスがチップコンデンサであることを特徴とする上記第１の本発明の半導体パッケージである。
【００３２】
又、第５の本発明は、前記キャパシタンスが、前記半導体パッケージの基板の内層もしくは表層に形成された厚膜もしくは薄膜コンデンサであることを特徴とする上記第１の本発明の半導体パッケージである。
【００３３】
又、第６の本発明は、前記インダクタンスが、前記半導体パッケージにおける配線により形成されたインダクタであることを特徴とする上記第１の本発明の半導体パッケージである。
【００３４】
又、第７の本発明は、前記インダクタンスが、チップインダクタであることを特徴とする上記第１の本発明の半導体パッケージである。
【００３５】
又、第８の本発明は、前記半導体パッケージが、前記半導体素子、前記キャパシタンス、及び前記インダクタンスを実装するためのキャリア基板を備え、
前記キャリア基板がセラミック基板又は樹脂多層基板であることを特徴とする上記第１の本発明の半導体パッケージである。
【００３６】
又、第９の本発明は、前記半導体パッケージの前記電源端子及び前記接地端子の内、少なくとも一個の端子が、前記差動出力端子に隣接していることを特徴とする上記第１の本発明の半導体パッケージである。
【００３７】
【発明の実施の形態】
以下、本発明および本発明に関連する発明の実施の形態について、図面を用いて説明する。
【００３８】
（実施の形態１）
図１は本発明に関連する発明の実施の形態１による半導体パッケージの構造例を示す斜視図である。また、図２に本発明に関連する発明の実施の形態１による半導体パッケージを基板上に実装した場合の回路図を示す。
【００３９】
図１、図２において、１は本実施の形態１における半導体パッケージ、２は半導体素子、３はキャパシタ、４は電源（Ｖｃｃ）側インダクタ、５は半導体素子２を半導体パッケージ１に接続するために半導体パッケージ１に設けられた端子、６は端子５の一方をグランドに接続するために半導体パッケージ１に設けられた端子、７は電源（Ｖｃｃ）側インダクタ４を電源（Ｖｃｃ）に接続するために半導体パッケージ１に設けられた端子、８は端子６をグランドに接続するための線路、９は端子７を電源（Ｖｃｃ）に接続するための線路である。又、１０４は半導体素子１の出力端子を半導体パッケージ１に接続するためにパッケージ１に設けられた端子であり、１０５は端子１０４を実装基板に接続するためにパッケージ１に設けられた端子である。
【００４０】
この時、半導体素子２近辺の等価回路を図３に示す。
【００４１】
図３において、１は本実施の形態１における半導体パッケージ、２は半導体素子、３はキャパシタ、４は電源（Ｖｃｃ）側インダクタ、１０は半導体素子２とキャパシタ３の間に存在する寄生インダクタンス、１１は電源、１２は電源１１の内部抵抗である。
【００４２】
この場合、キャパシタ３の両端から電源１１側を見たインピーダンスＺｅは周波数をωとするとＺｅ＝Ｒ＋ｊωＬ2である。また、キャパシタ３のインピーダンスＺｃ＝１／ｊωＣ1である。例えば、Ｃ1＝１０００ｐＦ、Ｌ1＝３ｎＨ、Ｌ2＝３０ｎＨ、Ｒ＝１Ω、周波数１００ＭＨｚとした場合、Ｚｅ＝１＋１８．８５ｊ、Ｚｃ＝−１．５９ｊとなり、電源１１から流れる電流Ｉｅはキャパシタ３にながれる電流Ｉｃのおよそ１１分の１になる。
【００４３】
この結果、半導体素子２にながれる高周波電流は半導体パッケージ１の外側にほとんど流れず、電源ノイズや電磁波放射を低減した回路を実現することが可能になる。またこの時、半導体素子２の端子から電源側を見たインピーダンスＺｉｎは、Ｚｉｎ＝ｊωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝０．００８＋０．１４７ｊとなり、充分小さな値となり、半導体素子２を動作させることが可能である。
【００４４】
図２に示す回路構成の半導体パッケージを実際に作製し、基板上に実装し、３３ＭＨｚで駆動し、電源ノイズを測定した。図４は、この時の電源ノイズの測定結果を示す図である。又、図５は、比較例としての、インダクタ４が存在しない場合の電源ノイズの測定結果を示す図である。
【００４５】
同図に示す様に、本実施の形態に示す回路構成を用いた場合は、電源ノイズがおよそ３０ｍＶとなり、インダクタ４が存在しない場合の電源ノイズと比較してほぼ２分の１であった。このことから、本実施の形態の回路構成によれば、電源ノイズの削減効果が大きいことがわかる。
【００４６】
また、同様に電磁波放射を測定した結果を図６、図７に示す。図６は本実施の形態による半導体パッケージを用いた場合の電磁波放射の測定結果を示す図であり、図７は従来の半導体パッケージを用いた場合の電磁波放射の測定結果を示す図である。
【００４７】
この結果より、図２に示す回路構成の半導体パッケージを用いることにより、電磁波放射を特に高周波領域において低減することが可能であることが判明した。
【００４８】
このように、図２に示す回路構成の半導体パッケージを用いることにより、電源ノイズや電磁波放射を低減した回路を提供することが可能になる。
【００４９】
さらに、半導体パッケージ上にインダクタ４やキャパシタ３を実装することにより、半導体素子２とキャパシタ３の間に存在する寄生インダクタンス１０を小さくすることが可能になり、Ｚｉｎ＝ｊωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）における第一項を小さくすることができる。
【００５０】
このため、第二項Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）を比較的大きくすることが可能であり、Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝Ｚｃ／（１＋Ｚｃ／Ｚｅ）を大きくとることができる。すなわち、Ｚｃ／Ｚｅを大きくすることが可能であり、電源ノイズや電磁波放射の削減効果がより大きく取れることがわかる。
【００５１】
一方、半導体パッケージの外部にキャパシタンスを実装した場合、寄生インダクタンス１０は、構成・構造にもよるが、十数ｎＨの大きさになることもある。従って例えば、Ｌ1＝１５ｎＨであるとすると、｜Ｚｉｎ｜＝７．６９Ωとなる。
【００５２】
これに対して、図２に示す回路構成の半導体パッケージを用いると、上述の様にＬ1＝３ｎＨであるので、｜Ｚｉｎ｜＝０．１４７Ωとなり、より大きな電磁放射の削減効果が期待できることがわかる。
【００５３】
実際に、比較例として、キャパシタ３を半導体パッケージの外部に配置した場合の電磁放射の測定結果を図８に示す。図６と図８とを比較すれば明らかなように、半導体パッケージの内部にキャパシタンスを配置した構成の方が、およそ１００ＭＨｚ以上の高周波領域において、より大きな電磁放射の削減効果が得られることがわかる。
【００５４】
また、キャパシタ３やインダクタ４は電気的にキャパシタや、インダクタとして効果があれば良く、その形態が、チップコンデンサやチップインダクタであっても、半導体パッケージ１上に配線を用いて作製されたインダクタや、半導体パッケージ１内部に導体層と電極を設けることにより作製されたキャパシタであっても同様の効果が得られることも明らかである。
【００５５】
さらに、本実施の形態においては、電源（Ｖｃｃ）にインダクタ４を挿入する場合のみ考慮したが、グランド側がインダクタを介して接続されるように配線することにより、同様の効果が得られることはその効果より明らかである。
【００５６】
さらに、本実施の形態においては、電源（Ｖｃｃ）とグランドのみ考慮したが、正電源と負電源など、複数の電源電圧を必要とする半導体素子においても、電源をインダクタを介して接続されるように配線することにより、同様の効果が得られることは明らかである。
【００５７】
また、各端子５、６、７や、各線路８、９は一個に限らず複数個設けても同様の構成であれば、同様の効果が得られることは明らかである。
【００５８】
このように、本実施の形態１では、単一のパッケージで提供できることより、安価であり、また、パッケージ外部に他の素子を必要としないことから実装面積が小さくすみ、装置の小型化が容易であることは、明らかである。また、装置が小型化すること、寄生インダクタンスが小さくなること、電源ノイズや電磁波放射を削減することが可能になるなど、回路の高速化に有利であることも明らかである。
【００５９】
（実施の形態２）
図９は本発明に関連する発明の実施の形態２による半導体パッケージの構造例を示す斜視図である。また、図１０に本発明に関連する発明の実施の形態２による半導体パッケージを基板上に実装した場合の回路図を示す。
【００６０】
図９、１０において、１３は本実施の形態２における送信側半導体パッケージ、１４は本実施の形態２における受信側半導体パッケージである。１５は送信側半導体素子、１６は受信側半導体素子である。３はキャパシタであり、１７はグランド側インダクタ、１８は電源（Ｖｃｃ）側インダクタである。
【００６１】
又、１９は送信側半導体素子１５を送信側半導体パッケージ１３に接続するためにパッケージ１３に設けられた端子であり、２０は端子１９の一方をグランドに接続するためにパッケージ１３に設けられた端子である。又、２１は端子１９のもう一方を電源（Ｖｃｃ）に接続するために半導体パッケージ１３に設けられた端子である。
【００６２】
又、２２はグランド側インダクタ１７をグランドに接続するためにパッケージ１３に設けられた端子であり、２３は電源（Ｖｃｃ）側インダクタ１８を電源（Ｖｃｃ）に接続するためにパッケージ１３に設けられた端子である。２４は送信側半導体素子１５の出力端子を半導体パッケージ１３に接続するためにパッケージ１３に設けられた端子であり、２５は端子２４を実装基板に接続するためにパッケージ１３に設けられた端子である。
【００６３】
又、２６は端子２２をグランドに接続するための線路であり、２７は端子２０をグランドに接続するための線路である。２８は端子２３を電源（Ｖｃｃ）に接続するための線路であり、２９は端子２１を電源（Ｖｃｃ）に接続するための線路である。
【００６４】
本実施の形態では、半導体パッケージ１３、１４を基板８０１上に実装する場合、帰還電流がグランド側、あるいは電源側のどちらに流れるかにより、使用すべき端子を選ぶ。
【００６５】
図１１は半導体パッケージ１３を基板８０１のグランド側に実装した状態を示す実装体の断面図である。
【００６６】
同図において、図１０と同じものには、同じ符号を付した。尚、３０はグランドプレーンであり、３１は電源（Ｖｃｃ）プレーンである。３２は信号ラインであり、３３は電流ループである。
【００６７】
即ち、図１１に示す様に、グランドプレーン３０は、基板内層面に形成された全面パターンの内、信号ライン３２の下方に設けられた最初の内層面に形成されたものである。
【００６８】
従って、同図の場合、半導体パッケージ１３の端子２０〜２４の内、端子２３と２０が接続用として選ばれる。
【００６９】
図１１に示すように、半導体素子１５、１６をグランドプレーン３０の直上に実装した場合、信号ライン３２にながれる電流の帰還電流はグランドプレーン３０をながれることになり、電流ループ３３は図１１に示すよう信号ライン３２とグランドプレーン３０をながれる。
【００７０】
従って、上述した通り、図１０の回路において線路２７を用いて端子２０をグランドに接続し、線路２８を用いて端子２３を電源（Ｖｃｃ）に接続することにより電流ループ３３のインピーダンスを低くすると共に、半導体パッケージ１３から見た電源−グランド間インピーダンスを高くし、不要な高周波電流が基板上のグランドプレーン３０や電源（Ｖｃｃ）プレーン３１をながれるのを防ぐことができる。
【００７１】
この場合の、送信側半導体素子１５近辺の等価回路を図１２に示す。
【００７２】
図１２において、１３は本実施の形態における送信側半導体パッケージ、１５は送信側半導体素子、３はキャパシタ、１８は電源（Ｖｃｃ）側インダクタ、３４は送信側半導体素子１５とキャパシタ３の間に存在する寄生インダクタンス、１１は電源、１２は電源１１の内部抵抗である。
【００７３】
この様な構成において、送信側半導体パッケージ１３から電源１１側を見たインピーダンスＺｅは周波数をωとするとＺｅ＝Ｒ＋ｊωＬ2である。また、キャパシタ３のインピーダンスＺｃ＝１／ｊωＣ1である。例えば、Ｃ1＝１０００ｐＦ、Ｌ1＝３ｎＨ、Ｌ2＝３０ｎＨ、Ｒ＝１Ω、周波数１００ＭＨｚとした場合、Ｚｅ＝１＋１８．８５ｊ、Ｚｃ＝−１．５９ｊとなり、電源１１から流れる電流Ｉｅはキャパシタ３にながれる電流Ｉｃのおよそ１１分の１になる。
【００７４】
この結果、半導体素子１５に流れる高周波電流は、送信側半導体パッケージ１３の外側にほとんど流れず、電源ノイズや電磁波放射を低減した回路を実現することが可能になる。
【００７５】
またこの時、送信側半導体素子１５の端子から電源側を見たインピーダンスＺｉｎは、Ｚｉｎ＝ｊωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝０．００８＋０．１４７ｊとなり、充分小さな値となり、半導体素子１５を動作させることが可能である。
【００７６】
さらに、半導体素子１５、１６を電源（ｖｃｃ）プレーン３１の直上、即ち、図１１に示す実装面と反対側の基板表面に実装した場合、信号ライン３２にながれる電流の帰還電流は電源（Ｖｃｃ）プレーン３１をながれることになり、電流ループ３３は信号ライン３２と電源（Ｖｃｃ）プレーン３１をながれる。
【００７７】
従って、この場合には、図１１で述べた接続状態とは異なり、半導体パッケージ１３の端子２０〜２４の内、端子２１と２２が接続用として選ばれる。
【００７８】
即ち、図１０の回路において線路２６を用いて端子２２をグランドに接続し、線路２９を用いて端子２１を電源（Ｖｃｃ）に接続することにより電流ループ３３のインピーダンスを低くすると共に半導体パッケージ１３から見た電源−グランド間インピーダンスを高くし、不要な高周波電流が基板上のグランドプレーン３０や電源（Ｖｃｃ）プレーン３１を流れるのを防ぐことができる。
【００７９】
尚、この場合の、送信側半導体素子１５近辺の等価回路を図１３に示す。
【００８０】
図１３において、図１２に示す等価回路と表面上異なるところは、電源側インダクタ１８の代わりにグランド側インダクタ１７が記載されている点であるが、この時の各インピーダンスは明らかに図１２の場合と同様であり、同じく電源ノイズや電磁波放射を低減した回路を実現することが可能であることは明らかである。
【００８１】
実際に、図１０に示す回路構成の半導体パッケージを作製し、基板上に実装したところ、３３ＭＨｚで駆動した場合電源ノイズは、３０ｍＶであった。これは、インダクタ１７、１８が存在しない場合の電源ノイズと比較してほぼ２分の１であり、電源ノイズの削減効果が大きいことを示している。
【００８２】
図１０に示す回路構成の半導体パッケージを実際に作製し、基板上に実装し、３３ＭＨｚで駆動し、電源ノイズを測定した。図１４は、この時の電源ノイズの測定結果を示す図である。又、図１５は、比較例としての、インダクタ１７，１８が存在しない場合の電源ノイズの測定結果を示す図である。
【００８３】
同図に示す様に、本実施の形態に示す回路構成を用いた場合は、電源ノイズがおよそ３０ｍＶとなり、インダクタ１７，１８が存在しない場合の電源ノイズと比較してほぼ２分の１であった。このことから、本実施の形態の回路構成によれば、電源ノイズの削減効果が大きいことがわかる。
【００８４】
また、実装時に電源（Ｖｃｃ）プレーンの直上に実装した場合も、グランドプレーンの直上に実装した場合もこの効果は変わらなかった。
【００８５】
これに対し、常に半導体素子と電源（Ｖｃｃ）プレーンの間にインダクタを挿入するように実装した場合、グランドプレーンの直上に実装した場合は電源ノイズの削減効果が見られたが、電源（Ｖｃｃ）プレーンの直上に実装した場合は出力端子からの出力電圧が３００ｍＶ低下するとともに、立ち上がり時間が１００ｐｓｅｃ長くなった。
【００８６】
このことから、図１０に示す回路構成の半導体パッケージを用い、電源（Ｖｃｃ）プレーンの直上に実装する場合と、グランドプレーンの直上に実装する場合とで、使用する接続端子を変えることにより、半導体素子の特性を損なうことなく、電源ノイズの削減効果を得ることができることが判明した。
【００８７】
また、同様に電磁波放射を測定した結果を図１６、図１７に示す。
【００８８】
図１６は本実施の形態による半導体パッケージを用いた場合の電磁波放射の測定結果を示す図であり、図１７は従来の半導体パッケージを用いた場合の電磁波放射の測定結果を示す図である。
【００８９】
この結果より、図１０に示す回路構成の半導体パッケージを用いることにより、電磁波放射を特に高周波領域において低減することが可能であることが判明した。
【００９０】
また、電源ノイズと同様、電源（Ｖｃｃ）と半導体回路の間にインダクタを固定するのではなく、接続を変えることにより電源（Ｖｃｃ）プレーン上に実装した場合もグランドプレーン上に実装した場合も同様の効果が得られることを確認した。
【００９１】
このように、図１０に示す回路構成の半導体パッケージを用いることにより、単一のパッケージ構成でグランドプレーン３０の直上にも、電源（Ｖｃｃ）プレーン３１の直上にも実装可能で且つ、電源ノイズや電磁波放射を低減した回路を提供することが可能になる。
【００９２】
さらに、半導体パッケージ上にインダクタ１７、１８やキャパシタ３を実装することにより、半導体素子１５及び１６とキャパシタ３の間に存在する寄生インダクタンス３４を小さくすることが可能になり、Ｚｉｎ＝ｊωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）における第一項を小さくすることができる。このため、第二項Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）を比較的大きくすることが可能であり、Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝Ｚｃ／（１＋Ｚｃ／Ｚｅ）を大きくとることができる。すなわち、Ｚｃ／Ｚｅを大きくすることが可能であり、電源ノイズや電磁波放射の削減効果がより大きく取れることがわかる。
【００９３】
一方、半導体パッケージの外部にキャパシタンスを実装した場合、寄生インダクタンス３４は、構成・構造にもよるが、十数ｎＨの大きさになることもある。従って例えば、Ｌ1＝１５ｎＨであるとすると、｜Ｚｉｎ｜＝７．６９Ωとなる。
【００９４】
これに対して、図１０に示す回路構成の半導体パッケージを用いると、上述の様にＬ1＝３ｎＨであるので、｜Ｚｉｎ｜＝０．１４７Ωとなり、より大きな電磁放射の削減効果が期待できることがわかる。
【００９５】
実際に、比較例として、キャパシタ３を半導体パッケージの外部に配置した場合の電磁放射の測定結果を図１８に示す。図１６と図１８とを比較すれば明らかなように、半導体パッケージの内部にキャパシタンスを配置した構成の方が、およそ１００ＭＨｚ以上の高周波領域において、より大きな電磁放射の削減効果が得られることがわかる。
【００９６】
また、キャパシタ３やインダクタ１７、１８は電気的にキャパシタや、インダクタとして効果があれば良く、その形態が、チップコンデンサやチップインダクタであっても、送信側半導体パッケージ１３上に配線を用いて作製されたインダクタや、送信側半導体パッケージ１３内部に導体層と電極を設けることにより作製されたキャパシタであっても同様の効果が得られることも明らかである。
【００９７】
さらに、本実施の形態においては、電源（Ｖｃｃ）とグランドのみ考慮したが、正電源と負電源など、複数の電源電圧を必要とする半導体素子においても、その出力端子に流れる電流の帰還電流が流れる電源／グランドのみ、半導体素子の電源端子が実装基板に直接接続され、他の電源端子はインダクタを介して接続されるように配線することにより、同様の効果が得られることは明らかである。
【００９８】
また、本実施の形態では、送信側半導体パッケージ１３を例にとったが、受信側半導体パッケージ１４においても同様の効果があることは明らかである。さらに、各端子１９、２０、２１、２２、２３、２４、２５や、各線路２６、２７、２８、２９は一個に限らず複数個設けても同様の構成であれば、同様の効果が得られることは明らかである。
【００９９】
このように、単一のパッケージで共用できることより、安価であり、また、パッケージ外部に他の素子を必要としないことから実装面積が小さくすみ、装置の小型化が容易であることは、明らかである。また、装置が小型化すること、寄生インダクタンスが小さくなること、電源ノイズや電磁波放射を削減することが可能になるなど、回路の高速化に有利であることも明らかである。
【０１００】
（実施の形態３）
図１９は本発明の実施の形態３による半導体パッケージの構造例を示す斜視図である。また、図２０に本発明の実施の形態３による半導体パッケージを基板上に実装した場合の回路図を示す。
【０１０１】
図１９、図２０において、１３は本実施の形態における送信側半導体パッケージ、１４は本発明による受信側半導体パッケージである。１５は送信側半導体素子、１６は受信側半導体素子である。３はキャパシタ、１７はグランド側インダクタ、１８は電源（Ｖｃｃ）側インダクタである。
【０１０２】
又、１９は送信側半導体素子１５を送信側半導体パッケージ１３に接続するためにパッケージに設けられた端子である。２２はグランド側インダクタ１７をグランドに接続するためにパッケージに設けられた端子、２３は電源（Ｖｃｃ）側インダクタ１８を電源（Ｖｃｃ）に接続するためにパッケージに設けられた端子である。
【０１０３】
又、２４は送信側半導体素子１５の出力端子を送信側半導体パッケージ１３に接続するために半導体素子１５に設けられた差動出力端子、２５は端子２４を実装基板に接続するために半導体パッケージ１３に設けられた端子である。２６は端子２２をグランドに接続するための線路、２８は端子２３を電源（Ｖｃｃ）に接続するための線路である。
【０１０４】
この場合の、送信側半導体素子１５近辺の等価回路を図２１に示す。
【０１０５】
図２１において、図１２に示す等価回路と異なる点は、インダクタ１７，１８が直列に接続されていることであり、それ以外は同じである。
【０１０６】
この時、送信側半導体パッケージ１３から電源１１側を見たインピーダンスＺｅは周波数をωとするとＺｅ＝Ｒ＋２ｊωＬ2である。また、キャパシタ３のインピーダンスＺｃ＝１／ｊωＣ1である。
【０１０７】
例えば、Ｃ1＝１０００ｐＦ、Ｌ1＝３ｎＨ、Ｌ2＝３０ｎＨ、Ｒ＝１Ω、周波数１００ＭＨｚとした場合、Ｚｅ＝１＋３７．７０ｊ、Ｚｃ＝−１．５９ｊとなり、電源１１から流れる電流Ｉｅはキャパシタ３にながれる電流Ｉｃのおよそ２２分の１になる。
【０１０８】
この結果、送信側半導体素子１５にながれる高周波電流は送信側半導体パッケージ１３の外側にほとんど流れず、電源ノイズや電磁波放射を低減した回路を実現することが可能になる。
【０１０９】
またこの時、送信側半導体素子１５の端子から電源側を見たインピーダンスＺｉｎは、Ｚｉｎ＝ｊωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝０．００２＋０．２２３ｊとなり、充分小さな値となり、送信側半導体素子１５を動作させることが可能である。
【０１１０】
さらに、送信側、受信側半導体素子１５、１６を電源（ｖｃｃ）プレーンやグランドプレーンの直上に実装した場合においても、差動出力ライン１４１ａ（又は１４１ｂ）に流れる電流の帰還電流は、対になる他方の差動出力ライン１４１ｂ（又は１４１ａ）を流れる。
【０１１１】
即ち、この構成によれば、差動出力ライン１４１ａの直下にグランドプレーンが存在する場合、又は、電源プレーンが存在する場合の何れの構成にも使用可能となる。
【０１１２】
又、このため、電源（Ｖｃｃ）側インダクタ１７やグランド側インダクタ１８は信号ライン（差動出力ライン）のインピーダンスが増加することなく、送信側半導体パッケージ１３から見た電源−グランド間インピーダンスを高くし、不要な高周波電流が基板上のグランドプレーンや電源（Ｖｃｃ）プレーンを流れるのを防ぐことができる。
【０１１３】
実際に、図２０に示す回路構成の半導体パッケージを作製し、基板上に実装したところ、３３ＭＨｚで駆動した場合電源ノイズは、２８ｍＶであった。これは、インダクタ１８、１７が存在しない場合の電源ノイズと比較してほぼ２分の１であり、電源ノイズの削減効果が大きいことを示している。
【０１１４】
図２０に示す回路構成の半導体パッケージを実際に作製し、基板上に実装し、３３ＭＨｚで駆動し、電源ノイズを測定した。図２２は、この時の電源ノイズの測定結果を示す図である。又、図２３は、比較例としての、インダクタ１７，１８が存在しない場合の電源ノイズの測定結果を示す図である。
【０１１５】
同図に示す様に、本実施の形態に示す回路構成を用いた場合は、電源ノイズがおよそ３０ｍＶとなり、インダクタ１７，１８が存在しない場合の電源ノイズと比較してほぼ２分の１であった。このことから、本実施の形態の回路構成によれば、電源ノイズの削減効果が大きいことがわかる。
【０１１６】
また、同様に電磁波放射を測定した結果を図２４、図２５に示す。図２４は本実施の形態による半導体パッケージを用いた場合の電磁波放射の測定結果を示す図であり、図２５は従来の半導体パッケージを用いた場合の電磁波放射の測定結果を示す図である。
【０１１７】
この結果より、図２０に示す回路構成の半導体パッケージを用いることにより、電磁波放射を特に高周波領域において低減することが可能であることが判明した。
【０１１８】
このように、図２０に示す回路構成の半導体パッケージを用いることにより、電源ノイズや電磁波放射を低減した回路を提供することが可能になる。
【０１１９】
さらに、半導体パッケージ上にインダクタ１８、１７やキャパシタ３を実装することにより、送信側・受信側半導体素子１５及び１６とキャパシタ３の間に存在する寄生インダクタンス３４を小さくすることが可能になり、Ｚｉｎ＝２ｊωＬ1＋Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）における第一項を小さくすることができる。
【０１２０】
このため、第二項Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）を比較的大きくすることが可能であり、Ｚｅ・Ｚｃ／（Ｚｅ＋Ｚｃ）＝Ｚｃ／（１＋Ｚｃ／Ｚｅ）を大きくとることができる。すなわち、Ｚｃ／Ｚｅを大きくすることが可能であり、電源ノイズや電磁波放射の削減効果がより大きく取れることがわかる。
【０１２１】
また、キャパシタ３やインダクタ１８は電気的にキャパシタや、インダクタとして効果があれば良く、その形態が、チップコンデンサやチップインダクタであっても、送信側・受信側半導体パッケージ１３、１４上に配線を用いて作製されたインダクタや、送信側・受信側半導体パッケージ１３、１４内部に導体層と電極を設けることにより作製されたキャパシタであっても同様の効果が得られることも明らかである。
【０１２２】
さらに、本実施の形態においては、電源（Ｖｃｃ）とグランドのみ考慮したが、正電源と負電源など、複数の電源電圧を必要とする半導体素子においても、電源をインダクタを介して接続されるように配線することにより、同様の効果が得られることは明らかである。
【０１２３】
また、各端子１９、２２、２３、２４、２５や、各線路２６、２８は一個に限らず複数個設けても同様の構成であれば、同様の効果が得られることは明らかである。
【０１２４】
このように、単一のパッケージで共用できることより、安価であり、また、パッケージ外部に他の素子を必要としないことから実装面積が小さくすみ、装置の小型化が容易であることは、明らかである。また、装置が小型化すること、寄生インダクタンスが小さくなること、電源ノイズや電磁波放射を削減することが可能になるなど、回路の高速化に有利であることも明らかである。
【０１２５】
以上の実施の形態から明らかなように本発明は、半導体回路同士をキャリア基板上におけるデカップリング用コイルとバイパスコンデンサを用いて高周波的にデカップリングすることにより、電源ノイズや電磁波放射の低減に最適な構成を提供し、低周波における電源インピーダンスの低下、実装面積の低減、安価でかつ高速動作に適した回路構成を可能にすることを目的とする。
【０１２６】
さらに、本発明に関連する発明は、基板表面の直下にグランドプレーンが存在する場合と、電源プレーンが存在する場合で使用する端子を変更することにより、実装上の制限をなくし、低周波における電源インピーダンスの低下、実装面積の低減、安価でかつ高速動作に適した回路構成を可能にする半導体パッケージの製造が可能となるものである。
【０１２７】
尚、上記実施の形態では、半導体パッケージを用いた場合について述べたが、従来技術の欄で説明した図２９に示す半導体集積回路が有する課題を解決する構成としては、次の様な構成でも良い。
【０１２８】
即ちこの場合の電気回路は、少なくとも一個の電源端子と、少なくとも一個の接地端子を有する半導体素子と、少なくとも一個のインダクタンスと、少なくとも一個のキャパシタンスとを備え、前記キャパシタンスの相対する端子の内、一方の端子が前記電源端子に接続されており、且つ、他方の端子が前記接地端子に接続されており、前記電源端子が電源に接続されており、前記接地端子が前記インダクタンスを介して接地されていることを特徴とする電気回路である。
【０１２９】
具体的には、図２６に示すように、信号ライン３８が電源プレーン４２とでマイクロストリップライン構造を構成した場合、グランドプレーン４３側にデカップリング用コイル４１を形成する。
【０１３０】
これにより、出力端子３６に流れる電流の帰還電流は、デカップリング用コイル４１を介さずに、電源プレーン４２を流れることになり、インピーダンスが大きくなることもないので、従来に比べて高速動作が可能となる。
【０１３１】
又、上記実施の形態では、一対の差動出力端子を有する半導体素子を半導体パッケージに搭載した場合について説明したが、これに限らず例えば、図２７に示す様な回路構成としても良い。
【０１３２】
即ち、この場合の電気回路は、（１）少なくとも一個の電源端子１１９ａ、少なくとも一個の接地端子１１９ｂ、及び少なくとも一対の差動出力端子２４を有する半導体素子１５と、少なくとも二個のインダクタンス１７，１８と、少なくとも一個のキャパシタンス３とを備え、前記キャパシタンス３の相対する端子の内、一方の端子が前記半導体素子１５の前記電源端子１１９ａに接続されており、且つ、他方の端子が前記半導体素子１５の前記接地端子１１９ｂに接続されており、前記半導体素子１５の前記接地端子１１９ｂが、前記インダクタンスの内、第一のインダクタンス１７を介して接地されており、前記半導体素子１５の前記電源端子１１９ａが、前記インダクタンスの内、第二のインダクタンス１８を介して電源Ｖｃｃに接続されており、前記半導体素子１５の前記一対の差動出力端子２４が一対の端子１２５に接続されていることを特徴とする電気回路である。この構成によれば、インダクタンスの値を大きく設定することが可能となり、高速動作が可能で、より一層電源ノイズを低減出来るという効果を発揮する。
【０１３３】
以上の説明から明らかなように本発明の電気回路は、電源ノイズや電磁波放射をより一層低減し、高速動作が可能である。
【０１３４】
また、本発明の半導体パッケージ、及び実装体は、実装上の制限をなくし、低周波における電源インピーダンスの低下、実装面積の低減、安価でかつ高速動作に適した回路構成を可能にする。
【０１３５】
【発明の効果】
以上の説明から明らかなように本発明は、電源ノイズや電磁波放射をより一層低減し、高速動作が可能であるという長所を有する。
【図面の簡単な説明】
【図１】本発明に関連する発明の実施の形態１による半導体パッケージの構造を示す図
【図２】本発明に関連する発明の実施の形態１による半導体パッケージを用いた回路を示す図
【図３】本発明に関連する発明の実施の形態１による半導体素子２近辺の等価回路を示す図
【図４】本発明に関連する発明の実施の形態１における電源ノイズの測定結果を示す図
【図５】本発明に関連する発明の実施の形態１における、比較例としての、インダクタ４が存在しない場合の電源ノイズの測定結果を示す図
【図６】本発明に関連する発明の実施の形態１における電磁波放射の測定結果を示す図
【図７】従来の形態における電磁波放射の測定結果を示す図
【図８】本発明に関連する発明の実施の形態１における、比較例としての、キャパシタ３を半導体パッケージの外部に配置した場合の電磁放射の測定結果を示す図
【図９】本発明に関連する発明の実施の形態２による半導体パッケージの構造を示す図
【図１０】本発明に関連する発明の実施の形態２による半導体パッケージを用いた回路を示す図
【図１１】本発明に関連する発明の実施の形態２の実装例を示す断面図
【図１２】本発明に関連する発明の実施の形態２を示す回路図（電源（Ｖｃｃ）側にコイルを接続した図）
【図１３】本発明に関連する発明の実施の形態２を示す回路図（グランド側にコイルを接続した図）
【図１４】本発明に関連する発明の実施の形態２における電源ノイズの測定結果を示す図
【図１５】本発明に関連する発明の実施の形態２における、比較例としての、インダクタ１７，１８が存在しない場合の電源ノイズの測定結果を示す図
【図１６】本発明に関連する発明の実施の形態２における電磁波放射の測定結果を示す図
【図１７】従来の形態における電磁波放射の測定結果を示す図
【図１８】本発明に関連する発明の実施の形態２における、比較例としての、キャパシタ３を半導体パッケージの外部に配置した場合の電磁放射の測定結果を示す図
【図１９】本発明の実施の形態３による半導体パッケージの構造を示す図
【図２０】本発明の実施の形態３による半導体パッケージを用いた回路を示す図
【図２１】本発明の実施の形態３による半導体素子２近辺の等価回路を示す図
【図２２】本発明の実施の形態３における電源ノイズの測定結果を示す図
【図２３】本発明の実施の形態３における、比較例としての、インダクタ１７，１８が存在しない場合の電源ノイズの測定結果を示す図
【図２４】本発明の実施の形態３における電磁波放射の測定結果を示す図
【図２５】従来の形態における電磁波放射の測定結果を示す図
【図２６】本実施の形態におけるデカップリング方式を用いた回路図（グランド側にデカップリング用コイルを用いた図）
【図２７】本発明の実施の形態３の変形例としての、半導体パッケージを用いない場合の回路構成を示す図
【図２８】従来の半導体回路に流れる電流を示す図
【図２９】従来のデカップリング方式を用いた回路図
【符号の説明】
１・・・・・半導体パッケージ
２・・・・・半導体素子
３・・・・・キャパシタ
４・・・・・電源（Ｖｃｃ）側インダクタ
５・・・・・半導体素子２を半導体パッケージに接続するためにパッケージに設けられた端子
６・・・・・端子５の一方をグランドに接続するためにパッケージに設けられた端子
７・・・・・電源（Ｖｃｃ）側インダクタ４を電源（Ｖｃｃ）に接続するために半導体パッケージ１に設けられた端子
８・・・・・端子６をグランドに接続するための線路、
９・・・・・端子７を電源（Ｖｃｃ）に接続するための線路、
１０・・・・・半導体素子２とキャパシタ３の間に存在する寄生インダクタンス、
１１・・・・・電源
１２・・・・・電源１１の内部抵抗
１３・・・・・送信側半導体パッケージ
１４・・・・・受信側半導体パッケージ
１５・・・・・送信側半導体素子
１６・・・・・受信側半導体素子
１７・・・・・グランド側インダクタ
１８・・・・・電源（Ｖｃｃ）側インダクタ
１９・・・・・送信側半導体素子１５を半導体パッケージに接続するためにパッケージに設けられた端子
２０・・・・・端子１９の一方をグランドに接続するためにパッケージに設けられた端子
２１・・・・・端子１９のもう一方を電源（Ｖｃｃ）に接続するためにパッケージに設けられた端子
２２・・・・・グランド側インダクタ１７をグランドに接続するためにパッケージに設けられた端子
２３・・・・・電源（Ｖｃｃ）側インダクタ１８を電源（Ｖｃｃ）に接続するためにパッケージに設けられた端子
２４・・・・・送信側半導体素子１５の出力端子を半導体パッケージに接続するためにパッケージに設けられた端子
２５・・・・・端子２４を実装基板に接続するためにパッケージに設けられた端子
２６・・・・・端子２２をグランドに接続するための線路
２７・・・・・端子２０をグランドに接続するための線路
２８・・・・・端子２３を電源（Ｖｃｃ）に接続するための線路
２９・・・・・端子２１を電源（Ｖｃｃ）に接続するための線路
３０・・・・・グランドプレーン
３１・・・・・電源（Ｖｃｃ）プレーン
３２・・・・・信号ライン
３３・・・・・電流ループ
３４・・・・・送信側半導体素子１５とキャパシタ３の間に存在する寄生インダクタンス
３５・・・・・半導体装置
３６・・・・・出力端子
３７・・・・・バイパスコンデンサ
３８・・・・・信号ライン
３９・・・・・半導体装置３５に流れる電流
４０・・・・・半導体装置３５に流れる電流
４１・・・・・デカップリング用コイル
４２・・・・・電源プレーン
４３・・・・・グランドプレーン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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