(57)【特許請求の範囲】
【請求項１】
ｎ個（ｎは２以上の正の整数）のフリップフロップが直列に接続され、かつ、ｎ個のＸＯＲが直列に接続されたクロック遅延量自動検出回路であって、
１番目のフリップフロップでは、回路内部で生成し当該回路内外間の同期を取るために前記回路外へ出力される動作クロックと、前記動作クロックをｎ倍にした調整クロックとが入力され、
１番目のＸＯＲには、前記１番目のフリップフロップから出力されたクロックと、前記動作クロックが前記回路外から回送されて来た回帰クロックとが入力された後、所定の波形の信号が出力され、
ｘ番目（１＜ｘ≦ｎを満たす正の整数）のフリップフロップでは、ｘ−１番目のフリップフロップから出力されたクロックと、前記調整クロックとが入力され、
ｘ番目のＸＯＲには、前記ｘ番目のフリップフロップから出力されたクロックと、前記回帰クロックとが入力された後、所定の波形の信号が出力され、
前記１番目のＸＯＲから出力される信号の波形が０である場合は、前記動作クロックと前記回帰クロックとの遅延量は、前記動作クロックの１／ｎ分であると検出され、
前記ｘ番目のＸＯＲから出力される信号の波形が０である場合は、前記動作クロックと前記回帰クロックとの遅延量は、前記動作クロックのｘ／ｎ分であると検出されることを特徴とするクロック遅延量自動検出回路。
【請求項２】
前記フリップフロップ及び前記ＸＯＲの数を、２以上の偶数としたことを特徴とする請求項１に記載のクロック遅延量自動検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック遅延量自動検出回路に関し、たとえば、回路内部のクロックと、外部から入ってきたクロックとの遅延差を、自動的に検出・制御するクロック遅延量自動検出回路に関するものである。
【背景技術】
【０００２】
回路内部のクロックと、外部から入ってきたクロックとの遅延差を、実際の信号観測または遅延測定値で調整を行っている。
しかしながら、従来のクロック発生器では、該クロック発生器で発生したクロックを基にしたクロックが回帰されて、再び入って来た信号は、内部のクロックと比較して遅延が発生し、且つこの遅延量は一般的に適用機器毎に、あるいは経過時間で変動する。このため、入出力クロック信号間で、常時クロックの調整が必要となる問題点を伴う。例えば、従来のクロック発生器では、発生したクロックを、外部ＬＳＩに出力している。よって、そのクロックを基にして回送されて再び入ってきた信号は、内部のクロックと比較して大なり小なり遅延が発生している。
【０００３】
従来のこの種のクロック遅延量自動検出回路へ適用されるクロック発生器では、発生したクロックを外部ＬＳＩに出力している。その信号関係を図６に示す。本図６において、本従来例のクロック発生器は、対象ＬＳＩ２０と外部ＬＳＩ２１とを有して構成され、対象ＬＳＩ２０から外部ＬＳＩ２１へ動作クロックが出力され、外部ＬＳＩ２１から対象ＬＳＩ２０へ遅延クロックが回送される。
【０００４】
従来のクロック発生器では、出力クロックと入力クロックとの遅延差を、実際の信号観測または遅延測定値で直接的な調整を行っている（特許文献１、２、３参照）。より具体的に、例えば特許文献２では、同種のデータ転送パスの内、一つのパスを用いてデータラッチの遅延量の調整を行い、この遅延量が調整されたラッチクロックを、同種の全てのデータのラッチクロックとして使用している。
【特許文献１】特開平２−１２３４１２号公報
【特許文献２】特開平１１−３１３５号公報
【特許文献３】特開平１１−４６１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
解決しようとする問題点は、入出力クロック信号間で、常時クロックの調整を必要する点である。
【課題を解決するための手段】
【０００６】
本発明は、ｎ個（ｎは２以上の正の整数）のフリップフロップが直列に接続され、かつ、ｎ個のＸＯＲが直列に接続されたクロック遅延量自動検出回路であって、１番目のフリップフロップでは、回路内部で生成し当該回路内外間の同期を取るために回路外へ出力される動作クロックと、動作クロックをｎ倍にした調整クロックとが入力され、１番目のＸＯＲには、１番目のフリップフロップから出力されたクロックと、動作クロックが回路外から回送されて来た回帰クロックとが入力された後、所定の波形の信号が出力され、ｘ番目（１＜ｘ≦ｎを満たす正の整数）のフリップフロップでは、ｘ−１番目のフリップフロップから出力されたクロックと、調整クロックとが入力され、ｘ番目のＸＯＲには、ｘ番目のフリップフロップから出力されたクロックと、回帰クロックとが入力された後、所定の波形の信号が出力され、１番目のＸＯＲから出力される信号の波形が０である場合は、動作クロックと回帰クロックとの遅延量は、動作クロックの１／ｎ分であると検出され、ｘ番目のＸＯＲから出力される信号の波形が０である場合は、動作クロックと回帰クロックとの遅延量は、動作クロックのｘ／ｎ分であると検出されることを特徴とする。
【発明の効果】
【００１０】
本発明は、回路内部で生成し当該回路内外間の同期を取るために出力される動作クロックと、動作クロックが出力され回送されて来た回帰クロックのクロック遅延量を分類化して補正するクロック遅延量自動検出回路であり、動作クロックをＮ（Ｎは２以上の正の整数）倍とした調整クロックを作成する調整クロック生成部と、調整クロックと回帰クロックとの間の動作のタイミングを比較して、該回帰クロックの遅延量を検出する遅延量検出部とを有して構成される。これにより、動作クロックと回帰クロックとの間の遅延量の大きさを分類して検出可能とする。
【発明を実施するための最良の形態】
【００１１】
図１から図５を参照すると、本発明のクロック遅延量自動検出回路の一実施形態が示されている。これらの、図１〜図３が第１の実施例を、また図４および図５が第２の実施例を示している。これらの実施例のクロック遅延量自動検出回路は、回路内部のクロック信号と外部から入ってきた遅延差の生じたクロック信号との間の調整を、自動的に制御するクロック遅延量自動検出回路として構成される。
【実施例１】
【００１２】
実施例１のクロック遅延量自動検出回路の回路構成例を、図１に示す。本実施例のクロック遅延量自動検出回路は、４つのフリップフロップ（回路）１〜４と、３つの信号線５〜７と、６つの論理ゲート（回路）８〜１３から構成される。なお、この６つの論理ゲート（回路）８〜１３は、４つのＸＯＲ（回路）８〜１１と、２つのセレクタ（回路）１２、１３とに分類される。
【００１３】
図１に示した本実施例のクロック遅延量自動検出回路の構成内容を、以下に説明する。
図１中に示した回路構成部品において、通し部品番号と部品名称および該部品番号との関係は、（１）フリップフロップ１、（２）フリップフロップ２、（３）フリップフロップ３、（４）フリップフロップ４、（５）ＳＩＧ１、（６）ＳＩＧ２、（７）ＳＩＧ３、（８）ＸＯＲ１、（９）ＸＯＲ２、（１０）ＸＯＲ３、（１１）ＸＯＲ４、（１２）セレクタ１、（１３）セレクタ２、の関係を有している。このうち、（５）ＳＩＧ１は動作クロック、（６）ＳＩＧ２は自動調整用の調整クロックである。
【００１４】
図１に示したクロック遅延量自動検出回路は、内部回路で発生したクロック信号の（５）ＳＩＧ１を、４個のフリップフロップ、（１）フリップフロップ１、（２）フリップフロップ２、（３）フリップフロップ３、（４）フリップフロップ４、でカスケード結合する。また、これら４個のフリップフロップ１〜４のゲート信号として、自動調整用の調整クロック（４倍速クロック）である（６）ＳＩＧ２が入力される。
また、４個のフリップフロップ１〜４からの出力信号は、４個のＸＯＲ１〜４の一方の入力信号とされる。なお、本４個のＸＯＲ１〜４の他方の入力信号である（７）ＳＩＧ３は、（５）ＳＩＧ１がΔｔ分遅延した信号（帰還信号）である。これらの入力信号は、図２に示されている。
【００１５】
本実施例のクロック遅延量自動検出回路は、４個のフリップフロップ１〜４の各々へ、下記の夫々の入力信号が入力される回路に構成されている。
１）フリップフロップ１は、（５）ＳＩＧ１と（６）ＳＩＧ２を入力信号とする。
２）フリップフロップ２は、（１）フリップフロップ１の出力信号と（６）ＳＩＧ２を入力信号とする。
３）フリップフロップ３は、（２）フリップフロップ２の出力信号と（６）ＳＩＧ２を入力信号とする。
４）フリップフロップ４は、（３）フリップフロップ３の出力信号と（６）ＳＩＧ２を入力信号とする。
【００１６】
上記に接続構成される４個のフリップフロップ１〜４は、各々の入出力信号が直列接続されている。本構成に基き、第１の（１）フリップフロップ１へ（５）ＳＩＧ１が入力され、本第１の（１）フリップフロップ１の出力信号が第２の（２）フリップフロップ２へ入力され、さらに本第２の（２）フリップフロップ２が第３の（３）フリップフロップ３へと、順次にカスケード接続される。なお、夫々のトリガー入力端子へは、同一の（５）ＳＩＧ２が入力される。
【００１７】
また、（８）ＸＯＲ１は（１）フリップフロップ１の出力信号と（７）ＳＩＧ３を入力信号とし、（９）ＸＯＲ２は（２）フリップフロップ２の出力信号と（７）ＳＩＧ３を入力信号とし、（１０）ＸＯＲ３は（３）フリップフロップ３の出力信号と（７）ＳＩＧ３を入力信号とし、（１１）ＸＯＲ４は（４）フリップフロップ４の出力信号と（７）ＳＩＧ３を入力信号とする回路構成になっている。
【００１８】
そして、（１２）セレクタ１は、（８）ＸＯＲ１、（９）ＸＯＲ２、（１０）ＸＯＲ３、（１１）ＸＯＲ４を入力信号とする。また、（１３）セレクタ２は、（１）フリップフロップ１、（２）フリップフロップ２、（３）フリップフロップ３、（４）フリップフロップ４の出力信号を入力信号とする回路構成になっている。
【００１９】
実施例として、図１のような回路構成のクロック遅延量自動検出回路に、４倍クロックを調整クロック信号として入力した場合のタイムチャートを、図２に示す。本図２で、ＳＩＧ１はオリジナルのクロック、ＳＩＧ２は４倍クロック、ＳＩＧ３は遅延クロックである。なお、ＳＩＧ１とＳＩＧ２との関係において、ＳＩＧ１より速いクロックを、ＳＩＧ２として割り当てる必要がある。
【００２０】
図３は、遅延量を分類化する４種類の出力信号例を示している。
上記の回路接続構成において、ＳＩＧ１とＳＩＧ３との信号間が、遅延量Δｔを有するものとする。この遅延量Δｔの大きさによって、図１上の４つのフリップフロップの出力信号として、図３に示す（１）output１〜（４）output４のような、４種類の信号波形が出力される。そこで、図３の（４）output４の波形になるようなタイミングを選択すれば、自動的に調整できる。つまり、帰還信号（７）ＳＩＧ３の遅延量を、調整クロックの４倍クロックに基き、４段階へ分類化することができる。
【００２１】
上記の実施例により、入出力間の信号間のタイミング調整を、外部からの試験、または測定値を元にした、外部からの設定による遅延調整を実施する必要がなく、自動的に遅延調整ができる効果がある。なお、調整クロックとして４倍クロックの倍率数の調整により、任意数の段階へ分類化することができる。
【図面の簡単な説明】
【００２５】
【図１】クロック遅延量自動検出回路の実施形態の回路構成例を示している。（実施例１）
【図２】４倍クロックを調整クロック信号として入力した場合のタイムチャートを示している。
【図３】遅延量を分類化する４種類の出力信号例を示している。
【図４】クロック遅延量自動検出回路の回路構成例を示している。（実施例２）
【図５】実施例２に対応した信号のタイミングチャートである。
【図６】従来例を説明するためのブロック構成図である。
【符号の説明】
【００２６】
１〜４    フリップフロップ（回路）
８〜１１    ＸＯＲ（回路）
１２、１３    セレクタ（回路）
Δｔ    クロックの遅延（時間）
【図１】
0004345392.tif 000002
【図２】
0004345392.tif 000003
【図３】
0004345392.tif 000004
【図４】
0004345392.tif 000005
【図５】
0004345392.tif 000006
【図６】
0004345392.tif 000007