(57)【特許請求の範囲】
【請求項１】
チャネル層と制御電極との間に絶縁膜を備えると共に、前記チャネル層は、ＩＩＩ族元素であるガリウム（Ｇａ），アルミニウム（Ａｌ），ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうちの少なくとも１種と、Ｖ族元素である窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる半導体素子であって、
前記絶縁膜は、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなると共に、前記チャネル層側に設けられた第１の絶縁膜と、
二酸化ケイ素，窒化ケイ素および酸化アルミニウムからなる群のうちの少なくとも１種よりなると共に、前記制御電極側に設けられた第２の絶縁膜とを備え、
前記第１の絶縁膜の前記チャネル層側とは反対側に前記制御電極を間にしてソース電極およびドレイン電極を有する半導体素子。
【請求項２】
前記第１の絶縁膜は、ＡｌＮおよびＡｌＧａＮのうちの少なくとも一方よりなる請求項１記載の半導体素子。
【請求項３】
前記第１の絶縁膜は、アルミニウムの組成比が異なる多層膜よりなる請求項１記載の半導体素子。
【請求項４】
前記第１の絶縁膜は、前記チャネル層の側よりも前記制御電極の側の方がアルミニウムの組成比が高い請求項３記載の半導体素子。
【請求項５】
前記第１の絶縁膜は、前記チャネル層の側から前記制御電極の側に向かってアルミニウムの組成比が高くなるよう変化している請求項１記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、窒化物系ＩＩＩ−Ｖ族化合物半導体によりチャネル層が構成されると共に、チャネル層と制御電極との間に絶縁膜が設けられた半導体素子に関する。
【０００２】
【従来の技術】
窒化物系ＩＩＩ−Ｖ族化合物半導体であるガリウムナイトライド（ＧａＮ）はその禁制帯幅が３．４ｅＶと大きく、間接遷移伝導帯は更にその上２．０ｅＶ以上のところにあると考えられている。また、ＧａＮの飽和速度は約２．５×１０7 ｃｍ／ｓであり、他の半導体であるシリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）や炭化ケイ素（ＳｉＣ）に比べて大きい。更に、ＧａＮの破壊電場は約５×１０6 Ｖ／ｃｍと、ＳｉやＧａＡｓよりも一桁以上大きく、ＳｉＣよりも大きい。それゆえ、ＧａＮは高周波、高温、大電力用半導体素子を構成する材料として大きな可能性を持つことが予想されてきた。
【０００３】
近年では、このようなＧａＮを用いた半導体素子の試作例も見られるようになった。例えば、電界効果トランジスタ（Field Effect Transistor ；ＦＥＴ）に関しては、ショットキーゲート電界効果トランジスタ（Metal-Semiconductor Field Effect Transistor ；ＭＥＳＦＥＴ）あるいは高電子移動度トランジスタ（High Electron Mobility Transistor ；ＨＥＭＴ）などの例が報告されている（例えば、Appl. Phys. Lett., 62 (1993) p.1786 ; Appl. Phys. Lett., 65 (1994) p.1121 ; Appl. Phys. Lett., 69 (1996) p.794 ; Appl. Phys. Lett., 68 (1996) p.2849）。更に、最近に至っては、金属−絶縁体−半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor ；ＭＩＳＦＥＴ）の例も報告されている（例えば、Electron Lett., 34 (1998) p.592 ; J.Appl. Phys., 82 (1997) p.5843 ）。
【０００４】
図８は、従来のＧａＮを用いたＭＩＳＦＥＴの一例を表すものである（Electron Lett., 34 (1998) p.592 参照）。このＭＩＳＦＥＴは、例えば、サファイアよりなる基板１０１の上にＧａＮよりなるバッファ層１０２，不純物を添加していないアルミニウムガリウムナイトライド（undope−ＡｌＧａＮ；undope−は不純物を添加していないことを表す）よりなる下地層１０３およびｎ型ＧａＮよりなるチャネル層としての電子走行層１０４が順次積層され、電子走行層１０４の上にはアルミニウムナイトライド（ＡｌＮ）よりなる絶縁膜１０５を介して制御電極としてのゲート電極１０６が形成された構造を有している。電子走行層１０４の上には、また、ｎ型ＧａＮよりそれぞれなるソース領域１０７およびドレイン領域１０８がゲート電極１０６を間に挟むように形成されており、それぞれに対応してソース電極１０９およびドレイン電極１１０がそれぞれ設けられている。これらソース電極１０９およびドレイン電極１１０はソース領域１０７およびドレイン領域１０８とそれぞれオーミック接触しており、ゲート電極１０６は絶縁膜１０５と非オーミック接触状態となっている。
【０００５】
このような構成を有するＭＩＳＦＥＴは、化学的および熱的に安定でかつ高抵抗のＡｌＮよりなる絶縁膜１０５をゲート電極１０６と電子走行層１０４との間に有しているので、Ｓｉ系の金属−酸化膜−半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor ；ＭＯＳＦＥＴ）と同様に反転層をチャネルとして動作させることが可能であり、入力振幅を大きくとることができるものと期待されていた（J.Appl.Phys.; 82 (1997) p.5843参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＡｌＮよりなる絶縁膜１０５を用いた従来のＭＩＳＦＥＴでは、ゲート電極１０６に電圧を印加すると電荷が絶縁膜１０５を通過してしまい、ゲート電極１０６と電子走行層１０４との間のリーク電流を少なく押さえることが難しいという問題があった。そのため、ＭＩＳＦＥＴが有する本来の性能を十分に得ることができなかった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、絶縁膜を通過するリーク電流を少なくすることができる半導体素子を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による半導体素子は、チャネル層と制御電極との間に絶縁膜を備えると共に、チャネル層は、ＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなるものであって、絶縁膜は、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなると共に、チャネル層側に設けられた第１の絶縁膜と、二酸化ケイ素，窒化ケイ素および酸化アルミニウムからなる群のうちの少なくとも１種よりなると共に、制御電極側に設けられた第２の絶縁膜とを備え、第１の絶縁膜の前記チャネル層側とは反対側に制御電極を間にしてソース電極およびドレイン電極を有するものである。
【００１０】
本発明による半導体素子では、絶縁膜が多層膜により構成されているので、制御電極に電圧が印加されても、絶縁膜を通過するリーク電流が抑制される。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体素子であるＦＥＴの断面構成を表すものである。このＦＥＴは、例えば、基板１１の一面に、バッファ層１２を介して下地層１３，電子供給層１４およびチャネル層としての電子走行層１５が順次積層された構成を有している。
【００１４】
基板１１は例えばサファイアにより構成されており、バッファ層１２などは基板１１のｃ面すなわち劈開（０００１）面に形成されている。バッファ層１２は、例えば、厚さが５０ｎｍであり、不純物を添加しないundope−Ａｌ0.15Ｇａ0.85Ｎにより構成されている。このバッファ層１２は非晶質に近い結晶よりなり、下地層１３を成長させる際の核となる核形成層（nucleation layer）ともいわれるものである。
【００１５】
下地層１３は、例えば、厚さが２μｍであり、不純物を添加しないundope−Ａｌ0.15Ｇａ0.85Ｎの結晶により構成されている。電子供給層１４は、例えば、厚さが５ｎｍであり、Ｓｉなどのｎ型不純物が添加されたｎ型Ａｌ0.15Ｇａ0.85Ｎの結晶により構成されている。この電子供給層１４の不純物濃度は、例えば、２×１０19／ｃｍ3 程度となっている。電子走行層１５は、例えば、厚さが１５ｎｍであり、Ｓｉなどのｎ型不純物が添加されたｎ型ＧａＮの結晶により構成されている。この電子走行層１５の不純物濃度は、例えば、２×１０19／ｃｍ3 程度となっている。
【００１６】
なお、電子走行層１５の不純物濃度と厚さとをそれぞれ制御することにより、または、後述するゲート電極１７を構成する金属の種類を変えてゲート電極１７の仕事関数値を変えることにより、ゲート閾値電圧を適宜に調節することができる。すなわち、不純物濃度を高くすればノルマルオン（デプレッションモード；depletion mode）となり、不純物濃度を低くすればノルマルオフ（エンハンスメントモード；enhancement mode）となる。ちなみに、本実施の形態ではデプレッションモードとなっている。
【００１７】
電子走行層１５の基板１１と反対側には、例えば、絶縁膜１６を介して制御電極としてのゲート電極１７が形成されている。この絶縁膜１６は電子走行層１５とゲート電極１７との間において積層された多層膜により構成されており、例えば、電子走行層１５の側に設けられた第１の絶縁膜１６ａと、第１の絶縁膜１６ａとゲート電極１７との間に設けられた第２の絶縁膜１６ｂとを含んでいる。
【００１８】
第１の絶縁膜１６ａは、例えば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウム（Ａｌ）を少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体により構成されている。具体的には、例えば、不純物を添加しないundope−ＡｌＮまたはundope−ＡｌＧａＮなどにより構成されている。なお、第１の絶縁膜１６ａを構成する窒化物系ＩＩＩ−Ｖ族化合物半導体におけるアルミニウムの組成比は高い方が好ましい。アルミニウムの組成比が高いほど絶縁障壁が大きくなると共に、格子不整合が緩和していない場合にはピエゾ効果による界面の二次電子生成量が多くなるからである。従って、第１の絶縁膜１６ａはＡｌＮにより構成される方がより好ましい。
【００１９】
第２の絶縁膜１６ｂは、例えば、厚さが１０ｎｍであり、アルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体以外の絶縁体により構成されている。具体的には、二酸化ケイ素（ＳｉＯ2 ），窒化ケイ素（Ｓｉ3 Ｎ4 ）または酸化アルミニウム（Ａｌ2 Ｏ3 ）などにより構成されている。このように、アルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる第１の絶縁膜１６ａに加えて、ＳｉＯ2 ，Ｓｉ3 Ｎ4 またはＡｌ2 Ｏ3 などよりなる第２の絶縁膜１６ｂを設けているのは、第２の絶縁膜１６ｂにより絶縁膜１６を通過するリーク電流を抑制するためである。
【００２０】
ゲート電極１７は、例えば、絶縁膜１６の側からニッケル（Ｎｉ）層および金（Ａｕ）層を順次積層した構成を有しており、絶縁膜１６とは非オーミック接触状態となっている。
【００２１】
電子走行層１５の基板１１と反対側には、また、例えば、ゲート電極１７を間に挟むように第１の絶縁膜１６ａを介してソース電極１８とドレイン電極１９とが離間してそれぞれ設けられている。但し、これらソース電極１８およびドレイン電極１９は電子走行層１５に直接設けられていてもよい。ソース電極１８およびドレイン電極１９は、例えば、第１の絶縁膜１６ａの側からチタン（Ｔｉ）層，アルミニウム層，白金（Ｐｔ）層および金層を順次積層して加熱処理により合金化した構造をそれぞれ有している。これらソース電極１８およびドレイン電極１９は、電子走行層１５とそれぞれオーミック接触している。
【００２２】
このような構成を有するＦＥＴは、次のようにして製造することができる。
【００２３】
まず、例えば、サファイアよりなるｃ面の基板１１を用意し、水素（Ｈ2 ）ガス雰囲気中において１０５０℃でクリーニングする。次いで、基板１１の一面に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法により温度を５５０℃に下げて原料ガスを供給しつつ、undope−Ａｌ0.15Ｇａ0.85Ｎよりなるバッファ層１２を成長させる。続いて、このバッファ層１２の上に、例えば、同じくＭＯＣＶＤ法により温度を９９０℃に上げて原料ガスを供給しつつ、undope−Ａｌ0.15Ｇａ0.85Ｎよりなる下地層１３，ｎ型Ａｌ0.15Ｇａ0.85Ｎよりなる電子供給層１４，ｎ型ＧａＮよりなる電子走行層１５を順次成長させる。そののち、電子走行層１５の上に、例えば、同じくＭＯＣＶＤ法により温度を１０００℃に上げて原料ガスを供給しつつ、undope−ＡｌＮあるいはundope−ＡｌＧａＮよりなる第１の絶縁膜１６ａを成長させる。
【００２４】
なお、ＭＯＣＶＤにおける原料ガスには、例えば、ガリウムの原料としてトリメチルガリウム（Ｇａ（ＣＨ3 ）3 ；ＴＭＧ），アルミニウムの原料としてトリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 ；ＴＭＡ），窒素の原料としてアンモニア（ＮＨ3 ）およびｎ型不純物の原料としてシラン（ＳｉＨ4 ）をそれぞれ用いる。各ガスの流量は、例えば、ＴＭＧが４０μｍｏｌ／ｍｉｎ，ＴＭＡが１０μｍｏｌ／ｍｉｎ，アンモニアが０．４ｍｏｌ／ｍｉｎおよびシランが約０．０１〜０．１μｍｏｌ／ｍｉｎである。また、原料ガスと共に、キャリアガスとして例えば８リットル／ｍｉｎの水素ガスと８リットル／ｍｉｎの窒素（Ｎ2 ）ガスを流す。成長圧力は例えば２５０Ｔｏｒｒである。
【００２５】
このようにして第１の絶縁膜１６ａを成長させたのち、この第１の絶縁膜１６ａの上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition ）法によりＳｉＯ2 などの絶縁体よりなる第２の絶縁膜１６ｂを形成する。第２の絶縁膜１６ｂを形成したのち、例えば、反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）法により、ソース電極１８およびドレイン電極１９の各形成領域にそれぞれ対応して第２の絶縁膜１６ｂを選択的に除去し、第１の絶縁膜１６ａを露出させる。
【００２６】
第１の絶縁膜１６ａを選択的に除去したのち、露出させた第１の絶縁膜１６ａの上に、例えば、チタン層，アルミニウム層，白金層および金層を順次蒸着し、熱処理により合金化を行い、ソース電極１８およびドレイン電極１９をそれぞれ形成する。そののち、ソース電極１８とドレイン電極１９との間の第２の絶縁膜１６ｂの上に、例えば、ニッケル層および金層を順次蒸着してゲート電極１７を形成する。これにより、図１に示したＦＥＴが形成される。
【００２７】
このＦＥＴは、次のように動作する。
【００２８】
このＦＥＴでは、デプレッションモードなので、ゲート電極１７に負の電圧を印加すると電子走行層１５内に空乏層が形成され、ソース電極１８とドレイン電極１９との間に流れるドレイン電流が減る。ここでは、アルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる第１の絶縁膜１６ａとゲート電極１７との間にアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体以外の絶縁体よりなる第２の絶縁膜１６ｂが設けられているので、絶縁膜１６を通過するリーク電流が抑制される。
【００２９】
なお、ここで具体的な実験結果を示し、このＦＥＴの作用について更に説明する。
【００３０】
ここでは、第１の絶縁膜１６ａを厚さ６ｎｍのＡｌＮにより構成すると共に、第２の絶縁膜１６ｂを厚さ１０ｎｍのＳｉＯ2 により構成した上述のＦＥＴを用意し、ゲート電極１７に印加するゲート電圧ＶG を変化させてソース電極１８とドレイン電極１９との間のドレイン電流ＩD およびドレイン電圧ＶD をそれぞれ測定した。なお、ゲート長は２μｍ、ゲート幅は４０μｍであり、ゲート電圧ＶG は−１５Ｖ，−１２Ｖ，−９Ｖ，−６Ｖ，−３Ｖ，０Ｖおよび３Ｖと変化させた。その結果を図２に示す。
【００３１】
図２において縦軸はドレイン電流ＩD （単位；ｍＡ）であり、横軸はドレイン電圧ＶD （単位；Ｖ）である。また、Ａはゲート電圧ＶG が−１５Ｖの場合、Ｂはゲート電圧ＶG が−１２Ｖの場合、Ｃはゲート電圧ＶG が−９Ｖの場合、Ｄはゲート電圧ＶG が−６Ｖの場合、Ｅはゲート電圧ＶG が−３Ｖの場合、Ｆはゲート電圧ＶG が０Ｖの場合、Ｇはゲート電圧ＶG が３Ｖの場合における各ドレイン電流ＩD −ドレイン電圧ＶD 特性をそれぞれ示している。図２から分かるように、本実施の形態のＦＥＴでは、Ａ〜Ｇのいずれにおいても、ドレイン電圧ＶD が０Ｖの時のドレイン電流ＩD は約５８．２０８ｐＡであり、０に極めて近い値となっている。すなわち、絶縁膜１６を通過するリーク電流は極めて少ない。
【００３２】
また、本実施の形態に対する比較例１として、第２の絶縁膜を削除したことを除き本実施の形態と同一の構成を有するＦＥＴを用意すると共に、比較例２として、第２の絶縁膜を削除しかつ第１の絶縁膜の厚さを１２ｎｍとしたことを除き本実施の形態と同一の構成を有するＦＥＴを用意し、本実施の形態と同様にしてドレイン電流ＩD −ドレイン電圧ＶD 特性をそれぞれ調べた。なお、それらにおけるゲート長およびゲート幅は本実施の形態と同一であり、ゲート電圧ＶG は−４Ｖ，−３Ｖ，−２，−１Ｖ，０Ｖ，１Ｖ，２Ｖおよび３Ｖと変化させた。比較例１の結果を図３に、比較例２の結果を図４にそれぞれ示す。
【００３３】
図３および図４において縦軸はドレイン電流ＩD （単位；ｍＡ）であり、横軸はドレイン電圧ＶD （単位；Ｖ）である。また、Ａはゲート電圧ＶG が−４Ｖの場合、Ｂはゲート電圧ＶG が−３Ｖの場合、Ｃはゲート電圧ＶG が−２Ｖの場合、Ｄはゲート電圧ＶG が−１Ｖの場合、Ｅはゲート電圧ＶG が０Ｖの場合、Ｆはゲート電圧ＶG が１Ｖの場合、Ｇはゲート電圧ＶG が２Ｖの場合，Ｈはゲート電圧ＶG が３Ｖの場合における各ドレイン電流ＩD −ドレイン電圧ＶD 特性をそれぞれ示している。
【００３４】
図３および図４から分かるように、絶縁膜がＡｌＮよりなる第１の絶縁膜のみにより構成されている場合には、ドレイン電圧ＶD が２．５Ｖ程度よりも低い領域においてドレイン電流ＩD の値が負となり、しかもその絶対値がかなり大きくなっている。すなわち、比較例１および比較例２においては、絶縁膜を通過するリーク電流が多く発生している。また、比較例１と比較例２とを比較すれば分かるように、ＡｌＮよりなる第１の絶縁膜を多少厚くしても、リーク電流は抑制されず、むしろ特性は悪化していることが分かる。すなわち、リーク電流の発生は絶縁膜の膜厚が薄いためではなく、ＡｌＮよりなる絶縁膜に原因があるものと考えられる。
【００３５】
従って、これらの結果から、本実施の形態のように、アルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる第１の絶縁膜１６ａとゲート電極１７との間にアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体以外の絶縁体よりなる第２の絶縁膜１６ｂを設けることにより、絶縁膜１６を通過するリーク電流を大幅に抑制できることが分かる。
【００３６】
このように本実施の形態によれば、絶縁膜１６をアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる第１の絶縁膜１６ａと、アルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体以外の絶縁体よりなる第２の絶縁膜１６ｂとの多層膜により構成するようにしたので、絶縁膜１６の信頼性を高めることができ、絶縁膜１６を通過するリーク電流の発生を抑制することができる。よって、ゲート電極１７に大きなゲート電圧を印加することができ、反転層の形成などの本来ＭＩＳＦＥＴが有する性能（J.Appl.Phys.; 82 (1997) p.5843参照）を十分に得ることができる。
【００３７】
（第２の実施の形態）
図５は本発明の第２の実施の形態に係るＦＥＴの断面構成を表すものである。このＦＥＴは、絶縁層２６の構成が異なることを除き、第１の実施の形態に係るＦＥＴと同一の構成を有している。よって、ここでは、同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００３８】
絶縁層２６は、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる第１の絶縁層により構成されている。但し、この絶縁層２６は、電子走行層１５とゲート電極１７との間において積層されアルミニウムの組成比が異なる多層膜により構成されている。例えば、ここでは、電子走行層１５の側に設けられアルミニウムの組成比が低い低Ａｌ膜２６ａと、この低Ａｌ膜２６ａとゲート電極１７との間に設けられ低Ａｌ膜２６ａよりもアルミニウムの組成比が高い高Ａｌ膜２６ｂとを含んでいる。すなわち、電子走行層１５の側よりもゲート電極１７の側の方がアルミニウムの組成比が高くなっている。
【００３９】
具体的には、例えば、低Ａｌ膜２６ａは厚さが６ｎｍのＡｌＧａＮにより構成されており、高Ａｌ膜２６ｂは厚さが６ｎｍのＡｌＮまたは低Ａｌ膜２６ａよりもアルミニウムの組成比が高いＡｌＧａＮにより構成されている。なお、このようにアルミニウムの組成比が異なるアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体の多層膜により絶縁膜２６を構成しているのは、アルミニウムの組成比が高いと絶縁障壁は大きくなるが、その一方で電子走行層１５との格子不整が大きくなるために欠陥が生じやすく、リーク電流が発生する原因となってしまうと考えられるからである。そこで、電子走行層１５とアルミニウムの組成比が高く絶縁障壁が大きい高Ａｌ膜２６ｂとの間にアルミニウムの組成比が低い低Ａｌ膜２６ａを設け、絶縁膜２６の欠陥を削減してリーク電流を抑制するようになっている。
【００４０】
なお、ソース電極１８およびドレイン電極１９は、低Ａｌ膜２６ａおよび高Ａｌ膜２６ｂを介して電子走行層１５の基板１１と反対側に設けられている。但し、電子走行層１５に直接設けるようにしてもよい。
【００４１】
このような構成を有するＦＥＴは、第１の実施の形態と同様にして製造することができる。また、第１の実施の形態と同様に作用し、アルミニウムの組成比が異なるアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体の多層膜により構成された絶縁膜２６によって、リーク電流が抑制される。
【００４２】
このように本実施の形態によれば、絶縁膜２６をアルミニウムの組成比が異なるアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体の多層膜により構成するようにしたので、絶縁膜２６の欠陥を低減することができる。すなわち、第１の実施の形態と同様に、絶縁膜２６の信頼性を高くすることができ、絶縁膜２６を通過するリーク電流の発生を抑制することができる。
【００４３】
（第３の実施の形態）
図６は本発明の第３の実施の形態に係るＦＥＴの断面構成を表すものである。このＦＥＴは、絶縁層３６の構成が異なることを除き、第１の実施の形態に係るＦＥＴと同一の構成を有している。よって、ここでは、同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４４】
絶縁層３６は、例えば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる第１の絶縁層により構成されている。また、この絶縁層３６は電子走行層１５の側からゲート電極１７の側に向かってアルミニウムの組成比が徐々に高くなるように変化している。具体的には、例えば、電子走行層１５の側はアルミニウムの組成比が低いＡｌＧａＮにより構成されており、ゲート電極１７の側に向かうに従って徐々にアルミニウムの組成比が高いＡｌＧａＮにより構成され、ゲート電極１７の側はＡｌＮにより構成されている。
【００４５】
このようにアルミニウムの組成比が電子走行層１５の側からゲート電極１７の側に向かって高くなっているのは、第２の実施の形態でも説明したように、アルミニウムの組成比が高いと絶縁障壁は大きくなるが、その一方で電子走行層１５との格子不整が大きくなり欠陥が生じやすいからである。そこで、アルミニウムの組成比を徐々に高くして絶縁膜３６の欠陥を削減し、リーク電流を抑制するようになっている。
【００４６】
なお、ソース電極１８およびドレイン電極１９は、絶縁膜３６を介して電子走行層１５の基板１１と反対側に設けられている。但し、電子走行層１５に直接設けるようにしてもよい。
【００４７】
このような構成を有するＦＥＴは、第１の実施の形態と同様にして製造することができる。また、第１の実施の形態と同様に作用し、アルミニウムの組成比変化しているアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる絶縁膜３６によって、リーク電流が抑制される。
【００４８】
このように本実施の形態によれば、絶縁膜３６をアルミニウムの組成比が変化しているアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体により構成するようにしたので、第１の実施の形態と同様に、絶縁膜３６の信頼性を高くすることができ、絶縁膜３６を通過するリーク電流の発生を抑制することができる。
【００４９】
（第４の実施の形態）
図７は本発明の第４の実施の形態に係るＦＥＴの断面構成を表すものである。このＦＥＴは、絶縁層４６の構成が異なることを除き、第１の実施の形態に係るＦＥＴと同一の構成を有している。よって、ここでは、同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００５０】
絶縁層４６は、第１の実施の形態と同様に、電子走行層１５とゲート電極１７との間において積層された多層膜により構成されている。例えば、電子走行層１５の側から順に積層された低Ａｌ膜４６ａ，高Ａｌ膜４６ｂおよび第２の絶縁膜４６ｃを含んでいる。低Ａｌ膜４６ａは、例えば、厚さが６ｎｍであり、アルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体により構成されている。高Ａｌ膜４６ｂは、例えば、厚さが６ｎｍであり、低Ａｌ膜４６ａよりもアルミニウムの組成比が高いアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体により構成されている。すなわち、本実施の形態では、低Ａｌ膜４６ａと高Ａｌ膜４６ｂとにより第１の実施の形態に係る第１の絶縁膜が構成されている。また、第２の絶縁膜４６ｃは、第１の実施の形態に係る第２の絶縁膜１６ｂと同一の構成を有している。
【００５１】
このような構成を有するＦＥＴは、第１の実施の形態と同様にして製造することができる。また、第１の実施の形態と同様に作用し、低Ａｌ膜４６ａと高Ａｌ膜４６ｂとの多層膜よりなる第１の絶縁膜および第２の絶縁膜４６ｃによって、より効果的にリーク電流が抑制される。
【００５２】
このように本実施の形態によれば、絶縁膜４６を順次積層された低Ａｌ膜４６ａ，高Ａｌ膜４６ｂおよび第２の絶縁膜４６ｃにより構成するようにしたので、第１の実施の形態よりも更に絶縁膜４６の信頼性を高くすることができ、絶縁膜４６を通過するリーク電流の発生をより効果的に抑制することができる。
【００５３】
なお、本実施の形態では、第１の実施の形態における第１の絶縁膜１６ａを第２の実施の形態と同様にアルミニウムの組成比が異なる多層膜によって構成する場合について説明したが、第３の実施の形態と同様にアルミニウムの組成比が電子走行層１５の側からゲート電極１７の側に向かって変化するように構成してもよい。
【００５４】
以上、各実施の形態を挙げて本発明を説明したが、本発明は上記各実施の形態に限定されるものではなく、種々変形可能である。例えば、上記各実施の形態では、基板１１に積層したバッファ層１２，下地層１３，電子供給層１４および電子走行層１５をそれぞれ構成する窒化物系ＩＩＩ−Ｖ族化合物半導体について具体的に例を挙げて説明したが、他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。すなわち、ＩＩＩ族元素であるガリウム，アルミニウム，ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうちの少なくとも１種と、窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。
【００５５】
また、上記各実施の形態では、アルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる各絶縁膜について具体的に例を挙げて説明したが、他のアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。すなわち、ＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくともアルミニウムと、窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。
【００５６】
更に、上記第１または第４の実施の形態では、第２の絶縁膜１６ｂ，４６ｃをＳｉＯ2 ，Ｓｉ3 Ｎ4 またはＡｌ2 Ｏ3 などにより構成する場合について説明したが、これらの２種以上よりなる積層膜により構成するようにしてもよい。
【００５７】
加えて、上記第１または第４の実施の形態では、第１の絶縁膜１６ａとゲート電極１７との間に第２の絶縁膜１６ｂ，４６ｃをそれぞれ設けるようにしたが、第１の絶縁膜１６ａと電子走行層１５との間に第２の絶縁膜をそれぞれ設けるようにしてもよい。
【００５８】
更にまた、上記第２または第４の実施の形態では、第１の絶縁膜を低Ａｌ膜２６ａ，４６ａと高Ａｌ膜２６ｂ，４６ｂとの多層膜により構成するようにしたが、アルミニウムの組成比が異なる３以上の多層膜により構成するようにしてもよい。なお、その際も、電子走行層１５の側よりもゲート電極１７の側の方がよりアルミニウムの組成比が高くなるように構成した方が好ましい。但し、アルミニウムの組成比が異なる多層膜により構成されていればよく、電子走行層１５の側よりもゲート電極１７の側の方がよりアルミニウムの組成比が低くてもよい。これは、第２または第４の実施の形態においても同様である。また、電子走行層１５の側およびゲート電極１７の側よりも中央部の方がアルミニウムの組成比が高くても、または低くてもよい。
【００５９】
加えてまた、上記第３の実施の形態では、絶縁膜３６におけるアルミニウムの組成比が電子走行層１５の側からゲート電極１７の側に向かって高くなるように構成したが、アルミニウムの組成比に変化を有していれば他の変化の状態であってもよい。例えば、アルミニウムの組成比が電子走行層１５の側からゲート電極１７の側に向かって低くなっていてもよく、電子走行層１５の側およびゲート電極１７の側よりも中央部の方がアルミニウムの組成比が高く、または低くなっていてもよい。
【００６０】
更にまた、上記各実施の形態では、絶縁膜がアルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる第１の絶縁膜を有する場合について説明したが、アルミニウム含有窒化物系ＩＩＩ−Ｖ族化合物半導体以外の絶縁体よりなる多層膜を有するようにしてもよい。
【００６１】
加えてまた、上記各実施の形態では、ＦＥＴの構成について具体的に例を挙げて説明したが、本発明は、他の構成を有するＦＥＴについても同様に適用される。例えば、上記各実施の形態では、デプレッションモードの場合について具体的に説明したが、本発明は、エンハンスメントモードの場合についても同様に適用される。その場合、ゲート電極１９に正の電圧を加えると電子走行層１５内に電荷が誘起されてドレイン電流が流れることを除き、または電子走行層１５と絶縁膜１６，２６，３６，４６との界面の電子走行層１５側内に電荷が誘起され反転層が形成されてドレイン電流が流れることを除き、デプレッションモードと同様である。
【００６２】
また、上記各実施の形態では、チャネル層を電子の通路である電子走行層１５とする場合について説明したが、チャネル層が正孔の通路となるように構成してもよい。この場合も、デプレッションモードおよびエンハンスメントモードのいずれでもよい。
【００６３】
更にまた、上記各実施の形態では、半導体素子としてＦＥＴを具体的に説明したが、本発明は、チャネル層が窒化物系ＩＩＩ−Ｖ族化合物半導体よりなり、チャネル層と制御電極との間に絶縁膜を有する半導体素子について広く適用される。
【００６４】
加えてまた、上記各実施の形態では、バッファ層１２，下地層１３，電子供給層１４，電子走行層１５および第１の絶縁膜１６ａをＭＯＣＶＤ法によりそれぞれエピタキシャル成長させるようにしたが、分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法，有機金属分子線エピタキシー（Metal Organic Molecular Beam Epitaxy；ＭＯＭＢＥ）法あるいはＭＯＣＶＤ法以外のＣＶＤ法などの他の方法によりエピタキシャル成長させるようにしてもよい。
【００６５】
【発明の効果】
以上説明したように請求項１ないし請求項５のいずれか１に記載の半導体素子によれば、絶縁膜を、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる第１の絶縁膜と、二酸化ケイ素，窒化ケイ素および酸化アルミニウムからなる群のうちの少なくとも１種よりなる第２の絶縁膜との多層膜により構成するようにしたので、絶縁膜の信頼性を高めることができ、絶縁膜を通過するリーク電流の発生を抑制することができる。よって、制御電極に大きな電圧を印加することができ、例えば、反転層の形成などの本来ＭＩＳＦＥＴが有する性能を十分に得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＦＥＴの構成を表す断面図である。
【図２】図１に示したＦＥＴのドレイン電流とドレイン電圧との関係を表す特性図である。
【図３】図１に示したＦＥＴに対する比較例のドレイン電流とドレイン電圧との関係を表す特性図である。
【図４】図１に示したＦＥＴに対する他の比較例のドレイン電流とドレイン電圧との関係を表す特性図である。
【図５】本発明の第２の実施の形態に係るＦＥＴの構成を表す断面図である。
【図６】本発明の第３の実施の形態に係るＦＥＴの構成を表す断面図である。
【図７】本発明の第４の実施の形態に係るＦＥＴの構成を表す断面図である。
【図８】従来のＦＥＴの一構成例を表す断面図である。
【符号の説明】
１１，１０１…基板、１２，１０２…バッファ層、１３，１０３…下地層、１４…電子供給層、１５，１０４…電子走行層（チャネル層）、１６，２６，３６，４６，１０５…絶縁膜、１６ａ…第１の絶縁膜、１６ｂ，４６ｃ…第２の絶縁膜、１７，１０６…ゲート電極（制御電極）、１８，１０９…ソース電極、１９，１１０…ドレイン電極、２６ａ，４６ａ…低Ａｌ膜、２６ｂ，４６ｂ…高Ａｌ膜、１０７…ソース領域、１０８…ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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