(57)【特許請求の範囲】
【請求項１】
基板と、この基板表面に形成された一対の離隔した不純物拡散層であるドレイン及びソースと、前記ドレインと前記ソースの間の前記基板表面上に絶縁層を介して形成された浮遊ゲート及び制御ゲートを有する複合ゲート構造とを夫々具備する複数のメモリセルを含み、各メモリセルの前記ドレインと前記ソースの間のチャネル領域の長さを示すチャネル長が、温度に依存して変化する前記基板内の伝導キャリアの平均自由行程以下である不揮発性半導体記憶装置の読み出し方法において、
前記メモリセルの前記チャネル領域の前記基板表面における電界強度の前記基板の深さ方向成分が１ＭＶ／ｃｍ以下となる大きさの参照電圧を、前記メモリセルの前記制御ゲートに印加するステップと、
前記参照電圧が前記制御ゲートに印加された状態で、前記メモリセルの前記ドレインと前記ソースの間に流れるドレイン電流を測定するステップと、
を含むことを特徴とする方法。
【請求項２】
前記チャネル長が０．０９μｍ以下であることを特徴とする請求項１に記載の方法。
【請求項３】
前記絶縁層の膜厚が５ｎｍであることを特徴とする請求項1又は２に記載の方法。
【請求項４】
前記基板のチャネル領域の不純物濃度が１０18／ｃｍ3以上であることを特徴とする請求項１〜３のいずれか１項に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその読み出し方法に関し、特に量子効果を利用して多値記憶が可能な不揮発性半導体記憶装置及びその読み出し方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory)等の不揮発性半導体記憶装置において、制御ゲートと浮遊ゲートとの２重ゲート構造を有する１つのスタックゲート型メモリセルに２ビット（４値）以上の情報を記憶させるようにした所謂多値メモリが、例えば特開平６−１７７３９７号公報及び特開平６−２６７２８５号公報に夫々開示されている。この多値メモリによると、通常の２値メモリと同じメモリセル数でより大きな記憶容量を得ることが可能になる。以下、この従来の多値メモリについて、４値を記憶させるＥＥＰＲＯＭを例に図面を参照して説明する。
【０００３】
図９に、多値メモリとして用いる前述の特開平６−１７７３９７号公報に記載されている浮遊ゲート型ＥＥＰＲＯＭメモリセルの概略断面図を示す。図９において、Ｐ型シリコン基板１０１上には、膜厚１０ｎｍ程度のトンネル酸化膜１０６を介して多結晶シリコン膜からなる浮遊ゲート１０４が形成されている。浮遊ゲート１０４上には、ゲート間層間絶縁膜１０７を介して多結晶シリコン膜からなる制御ゲート１０５が形成されている。シリコン基板１０１の表面には、浮遊ゲート１０４下のチャネル領域１１１（チャネル長：０．６５μｍ程度）を挟んで互いに対向する一対のＮ型不純物拡散層であるソース１０２及びドレイン１０３が夫々形成されている。ドレイン１０３は、層間絶縁膜１０８に開孔されたビットコンタクト１０９によってビット線１１０と接続されている。
【０００４】
図９に示すようなＥＥＰＲＯＭメモリセルに４値の情報を書き込む場合、例えば、選択メモリセルの制御ゲート１０５に一定の電圧を印加するとともに、ビット線１１０を介してドレイン１０３に高さの異なる４種類のパルス電圧を選択的に印加する。すると、その選択メモリセルの浮遊ゲート１０４とドレイン１０３との間に大きさの異なる４種類の電界が選択的に印加され、それに応じた電荷量がドレイン１０３近傍のシリコン基板１０１からトンネル酸化膜１０６を通じて浮遊ゲート１０４に注入される。そして、その結果、選択メモリセルは、その浮遊ゲート１０４が蓄積する電荷量に応じて４種類のしきい値電圧を選択的にもつことになり、そのしきい値電圧に対応した４値（２ビット）の情報を記憶することになる。
【０００５】
一方、情報を読み出す場合には、選択メモリセルの制御ゲート１０５に一定の参照電圧を印加する。すると、その選択メモリセルのしきい値電圧の違い（記憶状態の違い）に応じて浮遊ゲート１０４に蓄積されている電荷量が異なるため、制御ゲート１０５からシリコン基板１０１表面に印加される電界がそれに応じて変化し、その結果、記憶状態に対応して大きさの異なるドレイン−ソース間電流（ドレイン電流）Ｉdsが得られる。図１０は、ドレイン電流Ｉdsとこれに対応する浮遊ゲート−基板間電圧（浮遊ゲート電圧）Ｖfgとの関係を示したグラフであるが、この図１０から明らかなように、ドレイン電流Ｉdsと浮遊ゲート電圧Ｖfgとは略比例関係にある。そこで、選択メモリセルがオンしたときに流れるドレイン電流Ｉdsの大きさをセンスアンプにより判別することで、浮遊ゲート１０４に蓄積された電荷量の違い、即ち、メモリセルの４種類の記憶状態を識別することができる。例えば、ドレイン電流Ｉdsの大きさが０〜Ｉ1であれば“００”、Ｉ1〜Ｉ2であれば“０１”、Ｉ2〜Ｉ3であれば“１０”、Ｉ3以上であれば“１１”である。
【０００６】
【特許文献１】
特開平６−１７７３９７号公報
【特許文献２】
特開平６−２６７２８５号公報
【０００７】
【発明が解決しようとする課題】
図１０に示す関係を利用して読み出しを行う場合、隣り合う記憶状態同士の誤読み出しを防止するために、図示の如く、ドレイン電流Ｉdsの境界値Ｉ1、Ｉ2、Ｉ3の近傍に夫々無感領域（±δＩ）（insensing level）を設ける必要がある。すると、浮遊ゲート電圧Ｖfgにも、その境界値Ｖ1、Ｖ2、Ｖ3の近傍に夫々δＩに対応した無感領域ができる。即ち、浮遊ゲート１０４に蓄積される電荷量が浮遊ゲート電圧Ｖfgの無感領域の範囲内にある場合には、そのメモリセルの読み出しができない。そこで、浮遊ゲート１０４に蓄積する電荷量が浮遊ゲート電圧Ｖfgの無感領域の範囲内に入らないように各メモリセルの書き込みを制御する必要がある。
【０００８】
このように、各メモリセルのドレイン電流と浮遊ゲート電圧との関係を示す特性曲線に幅のある無感領域を設けると、必然的にメモリセルの有効動作範囲が狭くなる。このように狭い動作範囲に入るように浮遊ゲート電圧Ｖfg、即ち浮遊ゲート１０４の蓄積電荷量を正確に制御するためには、例えば書き換え（書き込み及び消去）のときの書き込みデータをベリファイするベリファイアルゴリズムループをより多く実行しなければならず、書き換え時間が長くなるという問題がある。この問題は、各メモリセルに記憶されるべき異なるデータの数が多くなるほど重大となる。
【０００９】
一方、各メモリセルの特性曲線に上記のような幅のある無感領域が存在すると、浮遊ゲートに蓄積された電荷量が、その無感領域に相当する値のときは、正確な記憶データの読み出しが不可能、または誤ったデータを読み出すことになり、記憶装置の信頼性が低下することになる。
【００１０】
そこで、本発明の目的は、読み出し時のドレイン電流Ｉdsに無感領域を設けた場合であっても、浮遊ゲートの蓄積電荷量を狭い範囲に分布させる必要がなく、短い書き換え時間で書き換え及び読み出しの信頼性の高い不揮発性半導体記憶装置を提供することである。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、ドレイン及びソースと、浮遊ゲート及び制御ゲートを有する複合ゲート構造とを夫々具備する複数のメモリセルを含む不揮発性半導体記憶装置において、前記制御ゲートに所定の電圧を印加した状態において、各メモリセルの前記ドレインと前記ソースの間を流れるドレイン電流と前記浮遊ゲートの電位との関係を表す特性曲線は、前記浮遊ゲートの電位の変化に対して前記ドレイン電流が階段状に変化する階段状部分を少なくとも１つ含んでいる。
【００１２】
本発明の一態様においては、各メモリセルの前記特性曲線が３つの前記階段状部分を含んでいる。
【００１３】
本発明の不揮発性半導体記憶装置は、基板と、この基板表面に形成された一対の離隔した不純物拡散層であるドレイン及びソースと、前記ドレインと前記ソースの間の前記基板表面上に絶縁層を介して形成された浮遊ゲート及び制御ゲートを有する複合ゲート構造とを夫々具備する複数のメモリセルを含む不揮発性半導体記憶装置において、各メモリセルの前記ドレインと前記ソースの間の前記基板の部分の長さを示すチャネル長が、温度に依存して変化する前記基板内の伝導キャリアの平均自由行程以下である。
【００１４】
本発明の一態様においては、前記チャネル長が０．０９μｍ以下である。
【００１５】
本発明の一態様においては、前記絶縁層の膜厚が５ｎｍである。
【００１６】
本発明の一態様においては、前記基板のチャネル領域の不純物濃度が１０18／ｃｍ3以上である。
【００１７】
本発明の一態様においては、基板と、この基板表面に形成された一対の離隔した不純物拡散層であるドレイン及びソースと、前記ドレインと前記ソースの間の前記基板表面上に絶縁層を介して形成された浮遊ゲート及び制御ゲートを有する複合ゲート構造とを夫々具備する複数のメモリセルを含む不揮発性半導体記憶装置において、各メモリセルの前記ドレインと前記ソースの間のチャネル領域の長さを示すチャネル長が、温度に依存して変化する前記基板内の伝導キャリアの平均自由行程以下であるとともに、前記制御ゲートに所定の電圧を印加した状態において、前記チャネル領域の前記基板表面での電界強度の前記基板の深さ方向成分が１ＭＶ／ｃｍ以下となるように、前記チャネル領域における前記基板の表面不純物濃度及び前記絶縁層の膜厚が夫々制御されている。
【００１８】
本発明の不揮発性半導体記憶装置の読み出し方法は、基板と、この基板表面に形成された一対の離隔した不純物拡散層であるドレイン及びソースと、前記ドレインと前記ソースの間の前記基板表面上に絶縁層を介して形成された浮遊ゲート及び制御ゲートを有する複合ゲート構造とを夫々具備する複数のメモリセルを含み、各メモリセルの前記ドレインと前記ソースの間のチャネル領域の長さを示すチャネル長が、温度に依存して変化する前記基板内の伝導キャリアの平均自由行程以下である不揮発性半導体記憶装置の読み出し方法において、前記メモリセルの前記チャネル領域の前記基板表面における電界強度の前記基板の深さ方向成分が１ＭＶ／ｃｍ以下となる大きさの参照電圧を、前記メモリセルの前記制御ゲートに印加し、前記参照電圧が前記制御ゲートに印加された状態で、前記メモリセルの前記ドレインと前記ソースの間に流れるドレイン電流を測定することを特徴とする方法。
【００１９】
本発明においては、チャネル長を基板内の伝導キャリアの平均自由行程（シリコン中の電子の場合、常温で０．０９μｍ）以下とすることにより、キャリアのチャネル方向エネルギーに量子効果（δ関数化）を生じ、基板反転層中に発生するキャリアのエネルギーは量子化され、離散的なエネルギー準位しかとれなくなり、この結果、例えば、読み出しの際、図３に示すように、各メモリセルは、浮遊ゲート電圧Ｖfgの上昇に応じて新たなエネルギー準位をもつキャリアが反転層中に現れて、それによりドレイン電流Ｉdsがステップ状に増加するという階段状部分の存在する特性曲線が得られる。
【００２０】
さらに、読み出し時の、半導体基板の表面反転層での電界強度の深さ方向成分を１ＭＶ／ｃｍ以下となるようにすることで、反転層中の伝導キャリアを基板深さ方向においてド・ブロイ（de Broglie）波長程度の範囲に閉じ込めて２次元量子化することにより、上記エネルギー準位の離散化をより確実にすることができる。
【００２１】
そこで、ドレイン電流Ｉdsがステップ状に変化する部分の浮遊ゲート電圧Ｖ1、Ｖ2、Ｖ3等を各記憶状態の境界とすると、無感領域の幅は無視できる程度に狭くなり、各記憶データに対応する浮遊ゲート電圧Ｖfgの許容変化範囲、即ち浮遊ゲートに蓄積する電荷量の許容変化範囲が大きくなり、記憶装置の動作範囲を広げることができる。
【００２２】
また、チャネル長とチャネル領域の電界強度をさらに制御することにより、上記階段状部分の数を増加することにより、４値、８値およびそれ以上の多値記憶も比較的容易に実現できる。
【００２３】
【発明の実施の形態】
以下、本発明を実施形態につき図面を参照して説明する。
【００２４】
図１に、本発明の一実施形態による多値メモリとして用いるＥＥＰＲＯＭメモリセルの概略断面図を示す。図１において、表面の不純物濃度Ｎaが１．４５×１０17ｃｍ-3程度のＰ型シリコン基板１上には、膜厚５ｎｍ程度のトンネル酸化膜６を介して多結晶シリコン膜からなる浮遊ゲート４が形成されている。さらに、浮遊ゲート４上にはゲート間層間絶縁膜７を介して多結晶シリコン膜からなる制御ゲート５が形成されている。シリコン基板１の表面部分には、浮遊ゲート４下のチャネル領域１１を挟んで互いに対向する一対のＮ型不純物拡散層であるソース２及びドレイン３が夫々形成されている。ソース２、ドレイン３間の間隔（チャネル長）は０．０９μｍ程度であり、これはシリコン内の常温における伝導電子の平均自由行程に相当する距離である。ドレイン３は層間絶縁膜８に開孔されたビットコンタクト９によってビット線１０と接続されている。尚、制御ゲート−基板間電圧（制御ゲート電圧）Ｖcgと浮遊ゲート−基板間電圧（浮遊ゲート電圧）Ｖfgとの容量比は０．６（Ｖfg＝０．６Ｖcg）である。
【００２５】
本実施形態において、基板深さ方向をＸ軸、チャネル長方向をＹ軸、チャネル幅方向をＺ軸とし、基板表面の反転層内のＸ軸方向の電界強度をＥx、シリコン基板１の表面ポテンシャルをφs、トンネル酸化膜６の膜厚をｔox＝５〔ｎｍ〕、トンネル酸化膜６に印加されるＸ軸方向の電界強度をＥox〔ＭＶ／ｃｍ〕、シリコンの比誘電率をκSi＝１１．８（室温での値）、酸化膜の比誘電率をκox＝３．８（室温での値）とすると、各層に印加される電圧の釣り合いから、
Ｖfg＝Ｅox・ｔox＋φs                        （１）
が成り立ち、Ｘ軸方向の電束密度の連続条件から、
κSiＥx＝κoxＥox                            （２）
が成り立つ。
【００２６】
従って、式（１）（２）から電界強度Ｅoxを消去することにより、
Ｖfg＝（κSi／κox）Ｅx・ｔox＋φs          （３）
が得られる。
【００２７】
ここで、基板電位を０〔Ｖ〕としてＸ軸の深さ方向を正方向とすると、制御ゲート５に電圧を印加した時に基板表面は反転状態でなければならないので、φfを擬フェルミ準位（φf＝（ｋＴ／ｑ）ｌｎ（Ｎa／ｎi）、ここで、ｋはボルツマン定数、ｎiはシリコンの真性キャリア濃度（室温においてｎi＝１．４５×１０10〔ｃｍ-3〕）、ｑは電気素量（ｑ＝１．６×１０-19〔Ｃ〕）、Ｔは絶対温度を夫々示す。）とすると、
２φf≦φs                                    （４）
が成り立つ。
【００２８】
一方、制御ゲート電圧Ｖcgと浮遊ゲート電圧Ｖfgとは、浮遊ゲート４に電子が蓄積されることを考慮すると、次の関係を満たさなければならない。
０≦Ｖfg≦０．６Ｖcg                          （５）
従って、式（３）（４）（５）から、シリコンの表面ポテンシャルφsに対し、
２φf≦φs≦０．６Ｖcg−（κSi／κox）Ｅx・ｔox≡φs（max）（６）
が成り立つ。
【００２９】
図２に、本実施形態のＥＥＰＲＯＭメモリセルのエネルギーバンドダイヤグラムを示す。図２の横軸は基板深さ、縦軸は基板内のポテンシャルを示す。本実施形態のＥＥＰＲＯＭメモリセルにおいては、制御ゲート５に電圧を印加したときに電界強度Ｅxによって形成される反転層内のポテンシャルは、基板表面濃度（Ｎa）が一定であるために三角ポテンシャル（即ち、ｑＥx型ポテンシャル）で近似できる。そして、そのポテンシャル井戸内に閉じ込められる伝導電子は、電子のド・ブロイ（de Broglie）波長のｎ／２倍（ｎ：自然数）の状態でしか存在することができない。即ち、伝導電子は深さΔＸnの反転層内に閉じ込められることになり、λxをシリコン中の伝導電子のド・ブロイ波長とすると、ΔＸnに対して、
ΔＸn＝ｎ×（１／２）λx      ｎ＝１，２，３………  （７）
が成り立つ。
【００３０】
これに伴って、伝導電子のＸ方向の運動量ｐxもｐx＝ｈ／λx（ここで、ｈはプランク定数（ｈ＝６．６３×１０-34〔Ｊ・ｓ〕）を表す。）の関係並びに式（７）から定まる離散的な値しかとることができなくなる。従って、Ｘ方向の運動量ｐxで決まる伝導電子のエネルギーも離散的な値をとることになり、そのｎ番目のエネルギー準位εx,nは、深さΔＸn内に定常波として存在する伝導電子のエネルギーがｑＥx・ΔＸnなので、ｍeを電子の有効質量（ｍe＝０．２×９．１１×１０-31〔ｋｇ〕）としてεx,n＝ｐx2／２ｍeであると仮定すると、
εx,n＝ｐx2／２ｍe＝ｑＥx・ΔＸn                  （８）
と表すことができる。
【００３１】
ここで、式（７）と（８）とを連立させると、伝導電子のエネルギー準位εx,nは電界強度Ｅxの関数として、
εx,n（Ｅx）＝（２ｍe）-1/3（ｈｑＥx／２）2/3ｎ2/3      （９）
と表すことができる。つまり、伝導帯内におけるエネルギー準位εx,nの密度は電界強度Ｅxによって規定される。また、図２に示すように、伝導帯内の伝導電子は、表面ポテンシャルφs（max）よりεx,n分だけ２φfに近いエネルギー準位φs′しかとることができないことになる。従って、
２φf≦φs′≡φs（max）−εx,n≦φs（max）            （１０）
が成り立つ。さらに、式（１０）を式（６）（９）を用いて書き換えると、
0004224294.tif 000002
が成り立つ。よって、伝導帯内において伝導電子のとりうるエネルギー準位φs′の数は、トンネル酸化膜６の膜厚ｔox、擬フェルミ準位φf、電界強度Ｅx及び制御ゲート電圧Ｖcgによって規定することができる。尚、電界強度Ｅxは、制御ゲート電圧Ｖcg、シリコン基板１の不純物濃度Ｎa、トンネル酸化膜６の膜厚ｔox等によって制御することができる。
【００３２】
図３は、本実施形態のＥＥＰＲＯＭメモリセルにおいて、式（１１）に基づき、伝導電子が４つのエネルギー準位φs′をとりうる場合のドレイン電流Ｉdsと浮遊ゲート電圧Ｖfgとの関係を示すグラフである。図３において、浮遊ゲート電圧ＶfgがＶ1以下のときには式（１０）を満たすエネルギー準位φs′の数は１つ（ｎ＝１）しかない。また、Ｖ1〜Ｖ2のときには式（１０）を満たすエネルギー準位φs′の数は２つ（ｎ＝１，２）となり、Ｖ2〜Ｖ3のときには３つ（ｎ＝１，２，３）となり、Ｖ3以上のときには４つ（ｎ＝１，２，３，４）となる。つまり、電圧Ｖ1、Ｖ2、Ｖ3において伝導電子がとり得るエネルギー準位φs′の数が夫々増加するので、これらの電圧Ｖ1、Ｖ2、Ｖ3を境にしてドレイン電流Ｉdsが不連続的に（即ち、直線Ｖfg＝０に平行な部分を経て）増加する。よって、ドレイン電流Ｉds−浮遊ゲート電圧Ｖfgの特性曲線として、図３に示すようにエネルギー準位数の増加点に対応する電圧Ｖ1、Ｖ2、Ｖ3において階段状部分を有するＩds−Ｖfg特性曲線が得られる。
【００３３】
また、本実施形態のＥＥＰＲＯＭメモリセルのチャネル長は、０．０９μｍであって、これは伝導電子の平均自由行程程度の距離である。従って、伝導電子がシリコン格子による格子散乱を受けなくなり（即ち、伝導電子とフォノンとの相互作用がなくなり）、伝導電子のチャネル長方向のエネルギーが均一化して、上述した伝導電子のエネルギー準位の離散化が阻害されることがない。
【００３４】
そこで、図３の特性曲線において、浮遊ゲート電圧Ｖ1、Ｖ2、Ｖ3を夫々記憶状態間の境界値とすることにより、メモリセルがオンしたときに流れるドレイン電流Ｉdsの大きさによって、浮遊ゲート４に蓄積された電荷量、即ち、メモリセルに書き込まれた４種類の記憶状態をセンスアンプにより判別することが可能である。また、ドレイン電流Ｉdsの境界値Ｉ1、Ｉ2、Ｉ3近傍の不連続部分に無感領域（±δＩ）を夫々設定することにより、浮遊ゲート電圧Ｖfgには無感領域が必要なくなる。
【００３５】
即ち、ドレイン電流Ｉdsの大きさが０〜Ｉ1−δＩのとき“００”、Ｉ1＋δＩ〜Ｉ2−δＩのとき“０１”、Ｉ2＋δＩ〜Ｉ3−δＩのとき“１０”、Ｉ3＋δＩ以上のとき“１１”と夫々判別することにより、４値即ち２ビット分の情報が確実に読み出される。そして、各記憶状態における浮遊ゲート４内の蓄積電荷量を従来よりも広い範囲内に分布させることができるので、書き換え時のベリファイアルゴリズムループを通常の２値メモリの場合と略同程度に簡略化して行うことができる。この結果、書き換え時間を通常の２値メモリの場合と略同程度に短くでき、また、浮遊ゲート４からの電荷消失に対しても余裕を増やすことができるので、記憶状態の信頼性を高めることができる。さらに、浮遊ゲート４内の蓄積電荷量の分布域を有効に利用することができるので、１つのメモリセルで８値（３ビット）以上のさらなる多値記憶が比較的容易に実現できる。
【００３６】
次に、具体的にどのような条件が満たされたときに４値記憶が可能となるかを式（１１）に基づいて検討する。まず、物性値等の具体的な数値及び制御ゲート電圧Ｖcg＝５〔Ｖ〕、擬フェルミ準位φfの係数ｋＴ／ｑ＝０．０２５９〔Ｖ〕を式（１１）に夫々代入し、電界強度Ｅxとエネルギー準位εx,nとの関係を求めると、電界強度Ｅxの単位を〔ＭＶ／ｃｍ〕として、
０．８２＋０．２６（Ｅxｎ）2/3≦３．０−１．５５Ｅx  （１２）
が得られる。
【００３７】
図４はこの式（１２）の左辺と右辺との大小関係を示したグラフである。図４から明らかなように、ｎ＝４を得る場合に式（１２）の左辺が右辺よりも大きくなる電界強度Ｅxの範囲はＥx≦１〔ＭＶ／ｃｍ〕である。つまり、本実施形態のＥＥＰＲＯＭでは、制御ゲート電圧Ｖcgを５〔Ｖ〕に固定した場合、シリコン基板１の濃度やトンネル酸化膜６の膜厚を制御、具体的には、シリコン基板１の不純物濃度を濃く（例えば１０19／ｃｍ3以上）、トンネル酸化膜６の膜厚を薄く（例えば５ｎｍ以下）してＥx≦１〔ＭＶ／ｃｍ〕の条件を実現することにより、ｎ＝４を得ることが可能となり、４値の多値記憶を行うことができる。
【００３８】
また、逆に、シリコン基板１の濃度やトンネル酸化膜６の膜厚が決まっている場合には、読み出し時に制御ゲート電圧Ｖcgに印加する参照電圧を高くすることによりＥx≦１〔ＭＶ／ｃｍ〕の条件を実現する。
【００３９】
本発明の一実施形態によるメモリセルにおいては、チャネル長を０．０９μｍ、ゲート絶縁膜の厚みを５ｎｍ、基板不純物（リン）濃度を１０19／ｃｍ3として、制御ゲートに５．０Ｖを印加した場合、図３に示すような不連続点をもったドレイン電流−浮遊ゲート電圧の関係を示す特性曲線が得られ、各不連続点におけるドレイン電流と浮遊ゲート電圧の関係は次の通りであった。
0004224294.tif 000003
【００４０】
次に、本実施形態のＥＥＰＲＯＭを４値記憶に用いる場合の書き込み方法について説明する。
【００４１】
図１に示すＥＥＰＲＯＭに情報を書き込む場合、まず、ホットキャリア注入により浮遊ゲート４に電子を注入しメモリセルを予め消去状態（“００”）にする。そして、図５に示すように、書き込まれる４つの情報（“００”、“０１”、“１０”、“１１”）に対応する高さのパルス電圧Ｖd（３．０Ｖ、４Ｖ、５Ｖ、６Ｖ）を選択メモリセルのドレイン３に印加するとともに、制御ゲート電圧Ｖcgとして電圧ＶPP（例えば８．３〔Ｖ〕）を所定のプログラム時間ＴPWだけ印加する。このとき、シリコン基板１は接地状態とする。この結果、トンネル酸化膜６にそれぞれ６〔ＭＶ／ｃｍ〕、８〔ＭＶ／ｃｍ〕、１０〔ＭＶ／ｃｍ〕、１２〔ＭＶ／ｃｍ〕の電界強度Ｅoxが生じ、ファウラー・ノルドハイム（ＦＮ）トンネリングによって電子が浮遊ゲート４からドレイン３に引き抜かれる。
【００４２】
すると、図６に示すように、書き込み時間が進行するに伴って、浮遊ゲート４内の蓄積電荷量に対応する浮遊ゲート電圧Ｖfgが、書き込まれる４つの情報に対応した電圧に変化して行く。最終的に、浮遊ゲート電圧Ｖfgは、“００”に対応するＶ1以下の電圧、“０１”に対応するＶ1〜Ｖ2の電圧、“１０”に対応するＶ2〜Ｖ3の電圧、“１１”に対応するＶ3以上の電圧の４つの状態のうちの１つに落ちつく。以上のようにして、ＥＥＰＲＯＭメモリセルに２ビット分の情報を記憶させることができる。
【００４３】
次に、本実施形態のＥＥＰＲＯＭの読み出し方法について説明する。
【００４４】
図１に示すＥＥＰＲＯＭから情報を読み出す場合、読み出し参照電圧として制御ゲート５に例えば５〔Ｖ〕を印加する。このとき、浮遊ゲート４に蓄積された電荷量に応じて浮遊ゲート電圧ＶfgがＶ1以下、Ｖ1〜Ｖ2、Ｖ2〜Ｖ3、Ｖ3以上の４つに区分される。従って、ドレイン電流Ｉdsもこれに対応して図３に示すような階段状の特性のものが得られる。このドレイン電流Ｉdsをセンスアンプにおいて検出することにより、ドレイン電流Ｉdsの大きさが０〜Ｉ1−δＩのとき“００”、Ｉ1＋δＩ〜Ｉ2−δＩのとき“０１”、Ｉ2＋δＩ〜Ｉ3−δＩのとき“１０”、Ｉ3＋δＩ以上のとき“１１”と夫々判別し、メモリセルに記憶された４値の情報を読み出す。
【００４５】
尚、上述の実施形態では伝導キャリアが電子の場合を説明したが、伝導キャリアが正孔の場合でも、本発明は略同様にして適用が可能である。
【００４６】
本発明の一実施形態によるメモリセルにおいては、チャネル長を０．０９μｍ、ゲート絶縁膜の厚みを５ｎｍ、基板不純物（リン）濃度を１０19／ｃｍ3として、制御ゲートに５．０Ｖを印加した場合、図７に示すような階段状部分をもったドレイン電流−浮遊ゲート電圧の関係を示す特性曲線が得られ、この特性曲線の階段状部分は、メモリセルを低温（−４０℃）で駆動したとき顕著に現れる。常温で駆動したときは、量子効果が低下する。図３は低温で駆動した場合に得られる特性曲線を示し、図７は常温で駆動した場合の特性曲線を示す。図７の特性曲線では、浮遊ゲート電圧Ｖ1＝１．６Ｖで第１の階段状部分が現れ、そのときのドレイン電流は９．８〜１８．０μｍである。さらに、浮遊ゲート電圧Ｖ2＝２．５Ｖで第２の階段状部分が現れ、そのときのドレイン電流は８８〜１３５μｍである。
【００４７】
以上、本発明を不揮発性半導体記憶装置のメモリセルに適用した場合について説明したが、本発明はさらに通常のＭＩＳトランジスタに適用することができる。即ち、基板と、基板の表面に形成されたドレイン及びソースとなる一対の離隔した不純物拡散領域、ドレインとソースの間の基板表面上にゲート絶縁膜を介して設けられたゲート電極をもったＭＩＳトランジスタにおいて、チャネル長さを基板の温度に依存して変化する基板内の伝導キャリアの平均自由行程（シリコン基板の場合、常温で０．０９μｍ）以下とし、ゲート絶縁膜の膜厚と基板の不純物濃度を制御して、ゲートに所定の電位を与えた場合、チャネル領域における電界強度の基板の深さ方向成分が１ＭＶ／ｃｍ以下となるようにすることにより、ゲート電圧の変化に対するドレイン電流の変化が離散的となり、ＭＩＳトランジスタのオンオフするゲート電圧の動作点を従来のものより安定にすることができる。
【００４８】
本実施形態のＭＩＳトランジスタを備えた半導体装置は、通常の工程と実質的に同じ工程により製造することができる。ただし、本実施形態のＭＩＳトランジスタはチャネル長が従来よりも非常に小さいので、パターン形成のためのリソグラフィにおける露光エネルギーとしては例えば特開平３−２２０７７３号に開示されているように電子ビームを用いることが好ましい。
【００４９】
次に、代表的に、ＭＩＳトランジスタの製造工程を図８を参照して簡単に説明する。
【００５０】
まず、図８（ａ）に示すように、半導体基板３１上に膜厚５ｎｍ程度の絶縁膜３２、多結晶シリコン膜３３、シリコン酸化膜３４を順次形成する。そして、シリコン酸化膜３４上に電子ビーム露光用レジスト３５を１μｍ程度塗布する。しかる後、図示しないマスクを用いてレジスト３５に電子ビーム露光を施し、トランジスタのゲートを形成する部分３６以外のレジスト３５を除去する。残ったレジスト３６はトランジスタのチャネル長さに相当する長さ０．０９μｍをもつ。
【００５１】
次に、レジスト３６をマスクとして異方性エッチングにより、絶縁膜（シリコン酸化膜）３２、多結晶シリコン膜３３、シリコン酸化膜３４を選択的に除去し、図８（ｂ）に示すように、ゲート酸化膜３２、ゲート電極３３、上壁酸化膜３４をもったゲート構造が基板１上に形成される。次に、上壁酸化膜３４をマスクとして基板表面にＰ型の不純物をイオン注入して一対の低濃度の不純物拡散層３８を形成する。
【００５２】
次に、図８（ｃ）に示すように、上壁酸化膜３４とゲート電極３３をカバーするように半導体基板３１の全面上に酸化膜４０をＣＶＤ法により形成する。
【００５３】
次に、図８（ｄ）に示すように、酸化膜４０に異方性エッチングを施して上壁酸化膜３４とゲート電極３３の側壁酸化膜４０のみを残すように、酸化膜４０を選択的に除去する。ついで、上壁酸化膜３４、側壁酸化膜４０をマスクとして基板３１にＰ型不純物をイオン注入して、高濃度の不純物拡散層４２を形成し、ＭＩＳトランジスタが完成する。
【００５４】
ＥＥＰＲＯＭの製造方法も、ＭＩＳトランジスタのゲート電極３３に代えて、浮遊ゲート、層間絶縁膜、制御ゲートの２重ゲート構造とする以外はＭＩＳトランジスタとほぼ同様である。なお、層間絶縁膜としては、シリコン酸化膜の他、シリコン窒化膜やＯＮＯ膜を用いることもできる。
【００５５】
以上本発明を実施形態につき説明したが、本発明は４値のデータを記憶する不揮発性半導体記憶装置に限らず、ＭＩＳトランジスタや一般の２値記憶不揮発性半導体記憶装置に適用できることはいうまでもない。
【００５６】
【発明の効果】
本発明によると、多値メモリにおいて、ドレイン電流Ｉdsに無感領域を設けて誤読み出しを確実に防止するようにした場合でも、浮遊ゲート電圧Ｖfgには無感領域を設ける必要がなくなり、各記憶状態における浮遊ゲートの蓄積電荷量の分布範囲を従来の多値メモリよりも広く利用することができる。よって、書き換え時に記憶状態を確認するためのベリファイアルゴリズムループを従来の多値メモリよりも簡略化して行うことができ、この結果、書き換え時間を従来の多値メモリよりも短くできる。また、浮遊ゲートからの電荷消失に対しても余裕を増やすことができるので、記憶状態の信頼性を高めることができる。さらに、浮遊ゲートの蓄積電荷量の分布範囲を広く有効に利用できるので、１つのメモリセルで８値（３ビット）以上のさらなる多値記憶が比較的容易に実現可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による多値記憶ＥＥＰＲＯＭメモリセルの概略的な断面図である。
【図２】本発明の第１の実施形態による多値記憶ＥＥＰＲＯＭメモリセルのエネルギーバンドダイヤグラムである。
【図３】本発明の第１の実施形態による多値記憶ＥＥＰＲＯＭメモリセルのドレイン電流Ｉdsと浮遊ゲート電圧Ｖfgとの関係を示すグラフである。
【図４】本発明の第１の実施形態による多値記憶ＥＥＰＲＯＭメモリセルにおいて、ｎ＝４を得る場合に必要な電界強度Ｅxの範囲を求めるためのグラフである。
【図５】本発明の第１の実施形態による多値記憶ＥＥＰＲＯＭメモリセルの書き込み動作を説明するための図である。
【図６】本発明の第１の実施形態による多値記憶ＥＥＰＲＯＭメモリセルの書き込み動作を説明するための図である。
【図７】本発明の別の実施形態による多値記憶ＥＥＰＲＯＭメモリセルのドレイン電流Ｉdsと浮遊ゲート電圧Ｖfgとの関係を示すグラフである。
【図８】本発明のさらに別の実施形態によるＭＩＳトランジスタの製造方法を工程順に示す断面図である。
【図９】従来の多値記憶ＥＥＰＲＯＭメモリセルの概略的な断面図である。
【図１０】従来の多値記憶ＥＥＰＲＯＭメモリセルのドレイン電流Ｉdsと浮遊ゲート電圧Ｖfgとの関係を示すグラフである。
【符号の説明】
１  Ｐ型シリコン基板
２  ソース
３  ドレイン
４  浮遊ゲート
５  制御ゲート
６  トンネル酸化膜
７  ゲート間層間絶縁膜
８  層間絶縁膜
９  ビットコンタクト
１０  ビット線
１１  チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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