(57)【特許請求の範囲】
【請求項１】
基板上に、絶縁膜が形成されており、
前記絶縁膜上には、画素マトリクス回路と、駆動回路が形成されており、
前記画素マトリクス回路は、第１のｎチャネル型の薄膜トランジスタを有し、
前記駆動回路は、第２のｎチャネル型の薄膜トランジスタを有し、
前記第１のｎチャネル型の薄膜トランジスタは、島状の第１の半導体層と、前記第１の半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有し、
前記第１の半導体層は、少なくとも一つの第１の不純物領域で分割された第１の複数のチャネルを有する領域と、前記第１の複数のチャネルを有する領域の両端に接して設けられた一対の第１の低濃度不純物領域と、前記第１の低濃度不純物領域の一方に接して形成された第１のソース領域と、前記第１の低濃度不純物領域の他方に接して形成された第１のドレイン領域とを有し、
前記第１の複数のチャネルを有する領域、前記第１のソース領域と接する前記第１の低濃度不純物領域の一部、及び前記第１のドレイン領域と接する前記第１の低濃度不純物領域の一部は、前記第１のゲート絶縁膜を介して前記第１のゲート電極と重なっており、
前記少なくとも一つの第１の不純物領域及び前記第１の低濃度不純物領域は、前記第１のソース領域及び前記第１のドレイン領域と同一導電型であって、かつ、前記第１のソース領域及び第１の前記ドレイン領域よりも低濃度の不純物を有し、
前記第２のｎチャネル型の薄膜トランジスタは、島状の第２の半導体層と、前記第２の半導体層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有し、
前記第２の半導体層は、少なくとも一つの第２の不純物領域で分割された第２の複数のチャネルを有する領域と、前記第２の複数のチャネルを有する領域の両端に接して設けられた一対の第２の低濃度不純物領域と、前記第２の低濃度不純物領域の一方に接して形成された第２のソース領域と、前記第２の低濃度不純物領域の他方に接して形成された第２のドレイン領域とを有し、
前記第２の複数のチャネルを有する領域、前記第２のソース領域と接する前記第２の低濃度不純物領域の全部、及び前記第２のドレイン領域と接する前記第２の低濃度不純物領域の全部は、前記第２のゲート絶縁膜を介して前記第２のゲート電極と重なっており、
前記少なくとも一つの第２の不純物領域及び前記第２の低濃度不純物領域は、前記第２のソース領域及び前記第２のドレイン領域と同一導電型であって、かつ、前記第２のソース領域及び前記第２のドレイン領域よりも低濃度の不純物を有し、
前記第２のｎチャネル型の薄膜トランジスタは、レベルシフタ回路またはバッファ回路を構成することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記駆動回路は、第３のｎチャネル型の薄膜トランジスタを有し、
前記第３のｎチャネル型の薄膜トランジスタは、島状の第３の半導体層と、前記第３の半導体層上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極とを有し、
前記第３の半導体層は、第３のチャネル形成領域と、前記第３のチャネル形成領域の両端に接して設けられた一対の第３の低濃度不純物領域と、前記第３の低濃度不純物領域の一方に接して形成された第３のソース領域と、前記第３の低濃度不純物領域の他方に接して形成された第３のドレイン領域とを有し、
前記第３のチャネル形成領域、前記第３のソース領域と接する前記第３の低濃度不純物領域の全部、及び前記第３のドレイン領域と接する前記第３の低濃度不純物領域の一部は、前記第３のゲート絶縁膜を介して前記第３のゲート電極と重なっており、
前記第３の低濃度不純物領域は、前記第３のソース領域及び前記第３のドレイン領域と同一導電型であって、かつ、前記第３のソース領域及び前記第３のドレイン領域よりも低濃度の不純物を有することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第３のｎチャネル型の薄膜トランジスタは、シフトレジスタ回路を構成していることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記駆動回路は、ｐチャネル型の薄膜トランジスタを有し、
前記ｐチャネル型の薄膜トランジスタは、島状の第４の半導体層と、前記第４の半導体層上に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜上に形成された第４のゲート電極とを有し、
前記第４の半導体層は、第４のチャネル形成領域と、前記第４のチャネル形成領域の両端に接して設けられた第４のソース領域および第４のドレイン領域とを有し、
前記第４のチャネル形成領域は、前記第４のゲート絶縁膜を介して前記第４のゲート電極と重なっていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタで構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器の構成に関する。尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
絶縁表面を有する基板上に、薄膜トランジスタ（以下、ＴＦＴと記す）で形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。ＴＦＴはその構造や作製方法によって分類されている。特に、結晶構造を有する半導体膜を活性層にしたＴＦＴ（結晶質ＴＦＴ）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能であった。
【０００３】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとにｎチャネル型ＴＦＴで構成される画素マトリクス回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの集積回路が一枚の基板上に形成された。また、密着型イメージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路などの集積回路がＴＦＴを用いて形成されていた。
【０００４】
これらの回路はそれぞれにおいて動作条件が必ずしも同一でないので、当然ＴＦＴに要求される特性も少なからず異なっていた。画素マトリクス回路においては、ｎチャネル型ＴＦＴから成るスイッチ素子と補助の保持容量を設けた構成であり、液晶に電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が採用されていた。従って、要求されるＴＦＴの特性は、漏れ電流を十分低減させておく必要があった。また、バッファ回路は高い駆動電圧が印加されるため、耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流を十分確保する必要があった。
【０００５】
しかし、結晶質ＴＦＴのオフ電流は高くなりやすいといった問題点があった。そして、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴにはオン電流の低下といった劣化現象が観測されることがあった。この原因はホットキャリア効果であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられていた。
【０００６】
ＴＦＴの構造には、低濃度ドレイン（ＬＤＤ：Lightly  Doped  Drain）構造が知られている。この構造はチャネル領域と、高濃度に不純物が添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであり、この低濃度不純物領域はＬＤＤ領域と呼ばれている。ＬＤＤ構造はさらにゲート電極との位置関係により、ゲート電極とオーバーラップするＧＯＬＤ（Gate-drain  Overlapped  LDD）構造や、ゲート電極とオーバーラップしないオフセットＬＤＤ構造などがある。ＧＯＬＤ構造は、ドレイン近傍の高電界を緩和してホットキャリア効果を防ぎ、信頼性を向上させることができた。例えば、「Mutsuko  Hatano,Hajime  Akimoto  and  Takeshi  Sakai,IEDM97  TECHNICAL  DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【０００７】
さらに、直視用やプロジェクター用に使用されるアクティブマトリクス型液晶表示装置は、ＴＦＴに入射する迷光を遮るために遮光膜を設ける必要があった。遮光膜はＴＦＴの配列に合わせて、ＴＦＴが形成される基板か、または対向する基板に形成されていた。
【０００８】
【発明が解決しようとする課題】
しかしながら、ＧＯＬＤ構造では通常のＬＤＤ構造に比べてオフ電流が大きくなってしまう問題がった。オフ電流の増加を防ぐために、一つのＴＦＴに複数のチャネル形成領域と、その複数のチャネル形成領域のそれぞれに対応して設けられた複数のゲート電極とを設けたマルチゲート・マルチチャネル構造とすることも可能であるが、ＧＯＬＤ構造のＴＦＴはそれだけでは不十分であった。したがって、大面積集積回路のＴＦＴをすべて同じ構造で形成することは必ずしも好ましくなかった。例えば、画素マトリクス回路を構成するｎチャネル型ＴＦＴでは、オフ電流が増加すると消費電力が増えたり画像表示に異常が現れたりするので、ＧＯＬＤ構造の結晶質ＴＦＴをそのまま適用することは好ましくなかった。また、オフセットＬＤＤ構造は直列抵抗の増加により、オン電流が低下してしまうことが問題であった。オン電流はＴＦＴのチャネル幅などにより自由に設計できるものではあるが、例えば、バッファ回路を構成するＴＦＴにオフセットＴＦＴを設ける必要は必ずしもなかった。
【０００９】
また、直視用やプロジェクター用に使用されるアクティブマトリクス型液晶表示装置において、その画質を向上させるために開口率を向上させることは重要な課題であった。開口率を向上させるためには、遮光膜を形成する領域を可能な限り縮小させれば良いが、そのためには、画素マトリクス回路のＴＦＴや保持容量を形成するための面積を小さくする必要があった。しかしながら、オフ電流を下げるため画素ＴＦＴをマルチゲート・マルチチャネル構造とすると、デザインルール上の制約からＴＦＴのサイズは必然的に大きくなってしまった。
【００１０】
本発明はこのような課題を解決するための技術であり、ＭＯＳトランジスタと同等かそれ以上の信頼性が得られる結晶質ＴＦＴを実現することを目的としている。そして、そのような結晶質ＴＦＴでさまざまな機能回路を形成した大面積集積回路を有する半導体装置の信頼性を高めることを目的としている。
【００１１】
また、本発明の他の目的は、画素マトリクス回路のＴＦＴと保持容量の構成に関し、アクティブマトリクス型液晶表示装置の開口率を向上させることを目的としている。
【００１２】
【課題を解決するための手段】
上記問題点を解決するために、本発明の構成は、絶縁表面を有する基板上に、島状半導体層と、前記島状半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接し、かつ前記島状半導体層に対応して設けられた一つのゲート電極とを有する半導体装置において、前記島状半導体層は、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の第３の不純物領域と、一端が前記第３の不純物領域に接して形成された一導電型の第２の不純物領域と、両端がチャネル形成領域に接して形成された一導電型の第２の不純物領域とを有し、前記第２の不純物領域と、前記複数のチャネル形成領域とは、前記ゲート絶縁膜を介して前記ゲート電極と重なっていることを特徴としている。また、前記島状半導体層に、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域と、一端が前記第１の不純物領域に接して形成された一導電型の第２の不純物領域と両端がチャネル形成領域に接して形成された、一導電型の第２の不純物領域とを有し、前記第２の不純物領域と、前記複数のチャネル形成領域とは、前記ゲート絶縁膜を介して、前記ゲート電極と重なっている構成としても良い。
【００１３】
本発明の他の構成は、ｎチャネル型薄膜トランジスタで形成されたマトリクス回路を有する半導体装置において、前記ｎチャネル型薄膜トランジスタは、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する、一導電型の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の第３の不純物領域と、一端が前記第３の不純物領域に接して形成された一導電型の第２の不純物領域と、両端がチャネル形成領域に接して形成された一導電型の第２の不純物領域とを有し、前記第２の不純物領域と、前記複数のチャネル形成領域とは、ゲート絶縁膜を介して前記ｎチャネル型薄膜トランジスタに対応して設けられた一つのゲート電極と重なっていることを特徴としている。
【００１４】
また、本発明の他の構成は、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路を有する半導体装置において、前記複数のｎチャネル型薄膜トランジスタは、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の第３の不純物領域と、一端が前記第３の不純物領域に接して形成された一導電型の第２の不純物領域と、両端がチャネル形成領域に接して形成された一導電型の第２の不純物領域とを有し、前記第２の不純物領域と、前記複数のチャネル形成領域とは、ゲート絶縁膜を介して前記ｎチャネル型薄膜トランジスタに対応して設けられた一つのゲート電極と重なっていることを特徴としている。また、前記複数のｎチャネル型薄膜トランジスタは、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域と、一端が前記第１の不純物領域に接して形成された一導電型の第２の不純物領域と、両端がチャネル形成領域に接して形成された一導電型の第２の不純物領域とを有し、前記第２の不純物領域と、前記複数のチャネル形成領域とは、ゲート絶縁膜を介して、前記ｎチャネル型薄膜トランジスタに対応して設けられた一つのゲート電極と重なっている構成としても良い。
【００１５】
本発明の他の構成は、マトリクス状に配置された複数の薄膜トランジスタと、該複数の薄膜トランジスタの各々に対応して設けられた保持容量を有する半導体装置であって、前記薄膜トランジスタは、島状半導体層と、前記島状半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接し、かつ前記島状半導体層に対応して設けられた一つのゲート電極とを有し、前記島状半導体層は、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の第３の不純物領域と、ゲート絶縁膜を介して、ゲート電極と重なって設けられ、一端が前記第３の不純物領域に接して形成された一導電型の第２の不純物領域と、両端がチャネル形成領域に接して形成された一導電型の第２の不純物領域とを有し、前記保持容量は、前記薄膜トランジスタ上に第１の開孔部を有する第１の絶縁層と、前記第１の絶縁層を介して、前記薄膜トランジスタ上に形成された導電膜と、前記導電膜上に延在した画素電極と、前記導電膜と前記画素電極との間に設けられた誘電体膜とから形成され、前記第１の開孔部を介して、前記薄膜トランジスタに接続されていることを特徴としている。また、前記薄膜トランジスタは、島状半導体層と、前記島状半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接し、かつ前記島状半導体層に対応して設けられた一つのゲート電極とを有し、前記島状半導体層は、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の第３の不純物領域と、ゲート絶縁膜を介して、ゲート電極と重なって設けられ、一端が前記第３の不純物領域に接して形成された一導電型の第２の不純物領域と、両端がチャネル形成領域に接して形成された一導電型の第２の不純物領域とを有し、前記保持容量は、前記薄膜トランジスタ上に第１の開孔部を有する第１の絶縁層と、前記第１の絶縁層上にパターン形成され、前記第１の開孔部に重なる第２の開孔部を有する第２の絶縁層と、前記第１の絶縁層を介して、前記薄膜トランジスタ上に形成された導電膜と、前記導電膜上に延在した画素電極と、前記導電膜と前記画素電極との間に設けられた誘電体膜と、から形成され、前記第１の開孔部と第２の開孔部とを介して、前記薄膜トランジスタに接続された構造としても良い。
【００１６】
本発明の他の構成は、マトリクス状に配置された複数の薄膜トランジスタと、該複数の薄膜トランジスタの各々に対応して設けられた保持容量と画素電極と、該画素電極上に形成された配向膜とを有する半導体装置であって、前記薄膜トランジスタは、島状半導体層と、前記島状半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接し、かつ前記島状半導体層に対応して設けられた一つのゲート電極とを有し、前記島状半導体層は、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の第３の不純物領域と、ゲート絶縁膜を介して、ゲート電極と重なって設けられ、一端が前記第３の不純物領域に接して形成された一導電型の第２の不純物領域と、両端がチャネル形成領域に接して形成された一導電型の第２の不純物領域とを有し、前記保持容量は、前記薄膜トランジスタ上に第１の開孔部を有する第１の絶縁層と、前記第１の絶縁層を介して、前記薄膜トランジスタ上に形成された導電膜と、前記導電膜上に延在した前記画素電極と、前記導電膜と前記画素電極との間に設けられた誘電体膜と、から形成され、前記第１の開孔部を介して、前記薄膜トランジスタに接続され、前記配向膜は、前記誘電体膜と同じ材料で形成されていることを特徴としている。また、前記薄膜トランジスタは、島状半導体層と、前記島状半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に接し、かつ前記島状半導体層に対応して設けられた一つのゲート電極とを有し、前記島状半導体層は、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域と、前記第１の不純物領域に接して形成された一導電型の第３の不純物領域と、ゲート絶縁膜を介して、ゲート電極と重なって設けられ、一端が前記第３の不純物領域に接して形成された一導電型の第２の不純物領域と、両端がチャネル形成領域に接して形成された一導電型の第２の不純物領域とを有し、前記保持容量は、前記薄膜トランジスタ上に第１の開孔部を有する第１の絶縁層と、前記第１の絶縁層上にパターン形成され、前記第１の開孔部に重なる第２の開孔部を有する第２の絶縁層と、前記第１の絶縁層を介して、前記薄膜トランジスタ上に形成された導電膜と、前記導電膜上に延在した前記画素電極と、前記導電膜と前記画素電極との間に設けられた誘電体膜とから形成され、前記第１の開孔部と第２の開孔部とを介して、前記薄膜トランジスタに接続され、前記配向膜は、前記誘電体膜と同じ材料で形成されている構成としても良い。
【００１７】
また、本発明の半導体装置の作製方法は、絶縁表面を有する基板上に、島状半導体層を形成する工程と、前記島状半導体層に接して、ゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、ソース領域またはドレイン領域を形成する第１の不純物領域を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、前記第１の不純物領域に接する第３の不純物領域と、一端が前記第３の不純物領域に接する第２の不純物領域と、両端がチャネル形成領域に接する第２の不純物領域と、を形成する工程と、前記ゲート絶縁膜を介して、前記第２の不純物領域と重なるゲート電極を形成する工程とを有することを特徴としている。
【００１８】
また、本発明の他の構成は、絶縁表面を有する基板上に、島状半導体層を形成する工程と、前記島状半導体層に接して、ゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、ソース領域またはドレイン領域を形成する第１の不純物領域を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、一端が前記第１の不純物領域に接する第２の不純物領域と、両端がチャネル形成領域に接する第２の不純物領域とを形成する工程と、前記ゲート絶縁膜を介して、前記第２の不純物領域と重なるゲート電極を形成する工程とを有することを特徴としている。
【００１９】
また、本発明の他の構成は、ｎチャネル型薄膜トランジスタで形成されたマトリクス回路を有する半導体装置の作製方法において、前記ｎチャネル型薄膜トランジスタは、絶縁表面を有する基板上に、島状半導体層を形成する工程と、前記島状半導体層に接して、ゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、ソース領域またはドレイン領域を形成する第１の不純物領域を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、前記第１の不純物領域に接する第３の不純物領域と、一端が前記第３の不純物領域に接する第２の不純物領域と、両端がチャネル形成領域に接する第２の不純物領域とを形成する工程と、前記ゲート絶縁膜を介して、前記第２の不純物領域と重なるゲート電極を形成する工程とから形成されることを特徴としている。
【００２０】
また、本発明の他の構成は、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路を有する半導体装置の作製方法において、前記ｎチャネル型薄膜トランジスタは、絶縁表面を有する基板上に、島状半導体層を形成する工程と、前記島状半導体層に接して、ゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、ソース領域またはドレイン領域を形成する第１の不純物領域を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、前記第１の不純物領域に接する第３の不純物領域と、一端が前記第３の不純物領域に接する第２の不純物領域と、両端がチャネル形成領域に接する第２の不純物領域とを形成する工程と、前記ゲート絶縁膜を介して、前記第２の不純物領域と重なるゲート電極を形成する工程とから形成されることを特徴としている。
【００２１】
また、本発明の他の構成は、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとで形成されたＣＭＯＳ回路を有する半導体装置の作製方法において、前記ｎチャネル型薄膜トランジスタは、絶縁表面を有する基板上に、島状半導体層を形成する工程と、前記島状半導体層に接して、ゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、ソース領域またはドレイン領域を形成する第１の不純物領域を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、一端が前記第１の不純物領域に接する第２の不純物領域と、両端がチャネル形成領域に接する第２の不純物領域とを形成する工程と、前記ゲート絶縁膜を介して、前記第２の不純物領域と重なるゲート電極を形成する工程と、から形成されることを特徴としている。
【００２２】
また、本発明の他の構成は、マトリクス状に配置された複数の薄膜トランジスタと、該複数の薄膜トランジスタの各々に対応して設けられた保持容量を有する半導体装置の作製方法において、前記薄膜トランジスタは、絶縁表面を有する基板上に、島状半導体層を形成する工程と、前記島状半導体層に接して、ゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、ソース領域またはドレイン領域を形成する第１の不純物領域を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、前記第１の不純物領域に接する第３の不純物領域と、一端が前記第３の不純物領域に接する第２の不純物領域と、両端がチャネル形成領域に接する第２の不純物領域とを形成する工程と、前記ゲート絶縁膜を介して、前記第２の不純物領域と重なるゲート電極を形成する工程とから形成され、前記保持容量は、前記薄膜トランジスタ上に第１の開孔部を有する第１の絶縁層を形成する工程と、前記第１の絶縁層上を介して、前記薄膜トランジスタ上に、導電膜を形成する工程と、前記導電膜上に誘電体膜を形成する工程と、前記誘電体膜を介して、前記導電膜上に画素電極を延在させて形成する工程とから形成されることを特徴としている。
【００２３】
また、本発明の他の構成は、マトリクス状に配置された複数の薄膜トランジスタと、該複数の薄膜トランジスタの各々に対応して設けられた保持容量を有する半導体装置の作製方法において、前記薄膜トランジスタは、絶縁表面を有する基板上に、島状半導体層を形成する工程と、前記島状半導体層に接して、ゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、ソース領域またはドレイン領域を形成する第１の不純物領域を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、前記第１の不純物領域に接する第３の不純物領域と、一端が前記第３の不純物領域に接する第２の不純物領域と、両端がチャネル形成領域に接する第２の不純物領域と、を形成する工程と、前記ゲート絶縁膜を介して、前記第２の不純物領域と重なるゲート電極を形成する工程とから形成され、前記保持容量は、前記薄膜トランジスタ上に第１の開孔部を有する第１の絶縁層を形成する工程と、前記第１の絶縁層上の一部に、前記第１の開孔部と重なる第２の開孔部を有する第２の絶縁層を形成する工程と、前記第１の絶縁層上を介して、前記薄膜トランジスタ上に、導電膜を形成する工程と、前記導電膜上に誘電体膜を形成する工程と、前記誘電体膜を介して、前記導電膜上に画素電極を延在させて形成する工程とから形成されることを特徴としている。
【００２４】
また、本発明の他の構成は、マトリクス状に配置された複数の薄膜トランジスタと、該複数の薄膜トランジスタの各々に対応して設けられた保持容量と画素電極と、該画素電極上に形成された配向膜と、を有する半導体装置の作製方法において、前記薄膜トランジスタは、絶縁表面を有する基板上に、島状半導体層を形成する工程と、前記島状半導体層に接して、ゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、ソース領域またはドレイン領域を形成する第１の不純物領域を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、前記第１の不純物領域に接する第３の不純物領域と、一端が前記第３の不純物領域に接する第２の不純物領域と、両端がチャネル形成領域に接する第２の不純物領域とを形成する工程と、前記ゲート絶縁膜を介して、前記第２の不純物領域と重なるゲート電極を形成する工程とから形成され、前記保持容量は、前記薄膜トランジスタ上に第１の開孔部を有する第１の絶縁層を形成する工程と、前記第１の絶縁層上を介して、前記薄膜トランジスタ上に、導電膜を形成する工程と、前記導電膜上に誘電体膜を形成する工程と、前記誘電体膜を介して、前記導電膜上に前記画素電極を延在させて形成する工程とから形成され、前記配向膜は、前記誘電体膜と同じ材料で形成することを特徴としている。
【００２５】
また、本発明の他の構成は、マトリクス状に配置された複数の薄膜トランジスタと、該複数の薄膜トランジスタの各々に対応して設けられた保持容量と画素電極と、該画素電極上に形成された配向膜と、を有する半導体装置の作製方法において、前記薄膜トランジスタは、絶縁表面を有する基板上に、島状半導体層を形成する工程と、前記島状半導体層に接して、ゲート絶縁膜を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、ソース領域またはドレイン領域を形成する第１の不純物領域を形成する工程と、一導電型の不純物元素を前記島状半導体層の選択された領域に添加して、前記第１の不純物領域に接する第３の不純物領域と、一端が前記第３の不純物領域に接する第２の不純物領域と、両端がチャネル形成領域に接する第２の不純物領域とを形成する工程と、前記ゲート絶縁膜を介して、前記第２の不純物領域と重なるゲート電極を形成する工程と、から形成され、前記保持容量は、前記薄膜トランジスタ上に第１の開孔部を有する第１の絶縁層を形成する工程と、前記第１の絶縁層上の一部に、前記第１の開孔部と重なる第２の開孔部を有する第２の絶縁層を形成する工程と、前記第１の絶縁層上を介して、前記薄膜トランジスタ上に、導電膜を形成する工程と、前記導電膜上に誘電体膜を形成する工程と、前記誘電体膜を介して、前記導電膜上に前記画素電極を延在させて形成する工程とから形成され、前記配向膜は、前記誘電体膜と同じ材料で形成する、ことを特徴としている。
【００２６】
【発明の実施の形態】
[実施形態１]
本発明の実施形態を図１〜図３を用いて説明する。ここでは、画素マトリクス回路とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について説明する。
【００２７】
（島状半導体層、ゲート絶縁膜形成の工程）
図１において、基板１０１には、耐熱性の観点から石英基板を使用した。基板１０１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン膜、または窒酸化シリコン膜からなる下地膜１０２をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成した。下地膜１０２は、窒化シリコン膜を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造でに形成しても良い（図示せず）。下地膜１０２は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設ける必要はない。次に、この下地膜１０２の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコンを基板上に貼りあわせるＳＯＩ（Silicon  On  Insulators）の公知技術を使用して結晶質シリコン膜を形成しても良い。こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体層１０３〜１０６を形成した。結晶質シリコン膜のｎチャネル型ＴＦＴが作製される領域には、しきい値電圧を制御するため、あらかじめ１×１０15〜５×１０17ｃｍ-3程度の濃度でボロン（Ｂ）を添加しておいても良い。次に、島状半導体層１０３〜１０６を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜１０７を形成した。ゲート絶縁膜１０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、８００〜１０００℃で熱酸化して１１５ｎｍのゲート絶縁膜としても良い（図１（Ａ））。
【００２８】
（低濃度不純物領域の形成）
ｎチャネル型ＴＦＴに、ＬＤＤ領域となる低濃度不純物領域（本発明では第２の不純物領域、および第３の不純物領域と記す）を形成するために、島状半導体層１０３の全面と、島状半導体層１０４〜１０５のチャネル形成領域を覆うレジストマスク１０８〜１１１を形成した。このとき、配線を形成する領域にもレジストマスクを形成しておいても良い。そして、ｎ型を付与する不純物元素を添加して低濃度不純物領域を形成する工程を行った。ここでは、リンを用い、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜１０７を通してその下の半導体層にリンを添加した。添加するリン濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、島状半導体層にリンが添加された低濃度不純物領域１１２〜１２０が形成された。本発明の構成を実現するため、例えば、画素マトリクス回路の島状半導体層１０６には２つ以上の低濃度不純物領域が形成された。その後、窒素雰囲気中で４００〜９００℃、好ましくは６００〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加されたｎ型を付与する不純物元素を活性化する工程を行なった(図１（Ｂ）)。
【００２９】
（ゲート電極用および配線用導電膜の形成）
第１の導電膜１２１を、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を主成分とする導電性材料で、１０〜１００ｎｍの厚さに形成した。第１の導電層には、窒化タンタル（ＴａＮ）や窒化タングステン（ＷＮ）を用いることができる。また、図示しないが、第１の導電膜の下にシリコン膜を２〜２０ｎｍ程度の厚さで形成しておいても良い。続いて、アルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする第２の導電膜１２２を、１００〜３００ｎｍの厚さに形成した（図１（Ｃ））。そして、入出力端子から駆動回路の入出力までの配線が形成される領域に、第２の導電膜による配線１２３を形成した。例えば、第２の導電膜にＡｌを用いれば、リン酸溶液により下地ＴａＮと選択性良くエッチングすることができた。さらに、第１の導電層１２１と配線１２３上に第３の導電膜１２４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする導電性材料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａを２００ｎｍの厚さに形成すれば良い（図１（Ｃ））。
【００３０】
（ゲート電極（ｐ−ｃｈ）、配線電極の形成とＢドープの工程）
レジストマスク１２５〜１３０を形成し、第１の導電膜と第３の導電膜の一部をエッチング除去して、入出力端子から駆動回路の入出力までの配線１３１、ｐチャネル型ＴＦＴのゲート電極１３２、駆動回路内のゲート配線１３５、画素マトリクス回路内のゲート配線１３６を形成した。配線１３１は第２の導電膜（Ａｌ）が第１の導電膜（ＴａＮ）と第３の導電膜（Ｔａ）とで覆われたクラッド型の構造で完成された。このような構造とすることで、配線抵抗を下げると同時に耐熱性を高めることができた。ｎチャネル型ＴＦＴのゲート電極は後の工程で形成するため、第１の導電膜と第３の導電膜が半導体層１０４〜１０６上の全面で残るようにした。そして、レジストマスク１２５〜１３０をそのまま残してマスクとし、ｐチャネル型ＴＦＴが形成される半導体層１０３の一部に、ｐ型を付与する不純物元素を添加するの工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。ここでは２×１０20atoms/cm3の濃度にボロンを添加した。そして、図２（Ａ）に示すようにボロンが高濃度に添加された第４の不純物領域１３８、１３９が形成された。また、この工程において、レジストマスク１２５〜１３０を使用してゲート絶縁膜１０７の一部をエッチング除去して、島状半導体層１０３の一部を露出させた後、ｐ型を付与する不純物元素を添加するの工程を行っても良い。
【００３１】
（ゲート電極（ｎ−ｃｈ）の形成）
レジストマスク１４０〜１４５を形成し、ｎチャネル型ＴＦＴのゲート電極１４６〜１４８を形成した。このときゲート電極１４６〜１４８は低濃度不純物領域１１２〜１２０と一部が重なるように形成した（図２（Ｂ））。
【００３２】
（Ｐドープの工程）
レジストマスク１４９〜１５４を形成し、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する第１の不純物領域を形成する工程を行なった。レジストマスク１５１、１５４はｎチャネル型ＴＦＴのゲート電極１４６、１４８と、第２の不純物領域１１２，１１７，１２０の一部を覆う形で形成された。これは、オフセットＬＤＤ領域となる第３の不純物領域を形成するためのものであった。そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成して、ソース領域となる第１の不純物領域１５６、１５７、１９２とドレイン領域となる第１の不純物領域１５５、１５８、１６０が形成された。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリンの濃度はｎ型を付与する第１の不純物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした。また、レジストマスク１４９〜１５４を使用してゲート絶縁膜１０７の一部をエッチング除去して、島状半導体層１０４〜１０６の一部を露出させた後、ｎ型を付与する不純物元素を添加するの工程を行っても良い（図２（Ｃ））。
【００３３】
（熱活性化の工程）
ゲート絶縁膜、ゲート電極上の全面に（島状半導体層１０３〜１０６の一部が露出されている場合にはその上面にも）第１の層間絶縁膜１６１を形成した。第１の層間絶縁膜は窒化シリコン膜、酸化シリコン膜、または窒酸化シリコン膜で形成すれば良い。また、窒化シリコン膜と、酸化シリコン膜または窒酸化シリコン膜の２層構造としても良い（図示せず）。いずれにしても、第１の層間絶縁膜は５００〜１０００ｎｍの厚さとなるように形成すれば良い。その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するための熱処理の工程を行った。この工程は、電気加熱炉を用いた熱アニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行うことができる。ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは５００℃、２時間の熱処理を行った。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は、プラズマ水素化法を用い、プラズマ化されることにより生成された水素雰囲気中で２００〜４５０℃の熱処理を行っても良い（図３（Ａ））。
【００３４】
（ソース・ドレイン電極、層間絶縁膜の形成）
第１の層間絶縁膜１６１にはその後、それぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極１６２、１６５、１６６、１６８と、ドレイン電極１６３、１６４、１６７、１６９を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。また同時に入出力端子から駆動回路の入出力までの配線２００、駆動回路内のソース配線１９８、画素マトリクス回路内のソース配線１９９が形成された。そして、第１の層間絶縁膜、ソース電極、ドレイン電極、およびそれぞれの配線電極上にパッシベーション膜１７０を形成した。パッシベーション膜１７０は、窒化シリコン膜、酸化シリコン膜、または窒酸化シリコン膜で５０〜５００ｎｍの厚さで形成した。この状態で水素化処理を行うことは、ＴＦＴの特性向上に対して好ましかった。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良かったし、プラズマ水素化法を用い、プラズマ化されることにより生成された水素雰囲気中で２００〜４５０℃の熱処理を行っても良い。その後、ドレイン電極１６９上のパッシベーション膜の一部を除去してコンタクトホールを形成し、さらに、有機樹脂からなる第２の層間絶縁膜２１０を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【００３５】
（保持容量、画素電極の形成）
第２の層間絶縁膜上に遮光膜１７１を形成する工程を行った。遮光膜１７１は、Ｔｉ、Ａｌ、Ｃｒ、Ｔａ、Ｗから選ばれた元素を主成分とする膜で形成した。そして、遮光膜１７１上および第２の層間絶縁膜上に、誘電体膜１７２を５０〜２００ｎｍの厚さで形成した。この誘電体膜１７２は、酸化シリコン膜や窒化シリコン膜などの無機絶縁膜で形成しても良いが、ピンホールのない誘電体膜を形成するにはポリイミドを主成分とする有機絶縁膜で形成する方が適していた。例えば、ポリイミドを用いる場合には、誘電率３．０〜３．８（１ｋＨｚ）、体積固有抵抗７×１０15〜１×１０17Ωcmの液晶配向膜材料をそのまま使用しすることが可能であった。このようなポリイミド膜は、凸版印刷法やスピンコート法で形成することができた。但し、溶液の粘度が２５〜３５ｃｐと低い場合には、誘電体の膜厚をかせぐために重ね塗りをする必要もあった。そして、誘電体膜１７２に設けられた開孔部２２３と第２の層間絶縁膜２１０に設けられた開孔部２２１と、パッシベーション膜１７０に設けられた開孔部２２０で、ドレイン電極１６９に達するコンタクトホールを形成し、画素電極１７３を形成した。画素電極１７３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。画素電極１７３は、誘電体膜１７２を介して遮光膜１７１上まで延在して形成され、画素電極１７３が遮光膜１７１と重なる領域で保持容量が形成された（図３（Ｂ））。
【００３６】
以上の工程で、画素マトリクス回路とその周辺に設けられる駆動回路のＴＦＴが同一基板上に形成されたアクティブマトリクス基板が作製された。
【００３７】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ２０１には、チャネル形成領域１７４、第４の不純物領域１７５、１７６が形成された。そして、第４の不純物領域１７５はソース領域として、第４の不純物領域１７６はドレイン領域となった。
【００３８】
ｎチャネル型ＴＦＴ２０２には、チャネル形成領域１７７、第１の不純物領域１７８、１７９、ゲート絶縁膜を介してゲート電極と重なる第２の不純物領域１８０、１８１ａ、ゲート電極と重ならない第３の不純物領域１８１ｂが形成された。第１の不純物領域１７８はソース領域として、第１の不純物領域１７９はドレイン領域として機能した。
【００３９】
ｎチャネル型ＴＦＴ２０３には、複数のチャネル形成領域１８２，１８３、第１の不純物領域１８４、１８８、ゲート絶縁膜を介してゲート電極と重なる複数の第２の不純物領域１８５〜１８７が形成された。第１の不純物領域１８４はソース領域として、第１の不純物領域１８８はドレイン領域として機能した。
【００４０】
また、画素マトリクス回路のｎチャネル型ＴＦＴ２０４には、複数のチャネル形成領域１８９〜１９１、第１の不純物領域１９２、１９７、ゲート絶縁膜を介してゲート電極と重なる複数の第２の不純物領域１９３ａ、１９４、１９５、１９６ａ、ゲート電極と重ならない第３の不純物領域１９３ｂ、１９６ｂが形成された。
【００４１】
本発明は、画素マトリクス回路およびＣＭＯＳ回路のそれぞれのｎチャネル型ＴＦＴの駆動電圧を考慮して、ＬＤＤ領域となる第２の不純物領域および第３の不純物領域のチャネル長方向の長さを同一基板上で異ならせることが容易であり、それぞれの回路を構成するＴＦＴに対して、最適な形状を作り込むことができた。
【００４２】
図３（Ｂ）のｎチャネル型ＴＦＴ２０２はシングルゲート構造であり、駆動電圧が１０Ｖ程度のシフトレジスタ回路などに適している。ドレイン側にのみオフセットＬＤＤ領域となる第３の不純物領域１８１ｂが設けられている。この領域の長さ（Loff）は０．５〜３．０μｍ、代表的には１．５μｍとすれば良い。また、ゲート電極とオーバーラップするＬＤＤ領域（第２の不純物領域）１８１ａ、１８０は、チャネル形成領域の長さを３．０〜４．０μｍとした場合、その長さ（Lov）を１．０〜３．０μｍ、好ましくは１．５〜２，５μｍとすれば良い。
【００４３】
また、ｎチャネル型ＴＦＴ２０３は、一つのゲート電極に対応するチャネル形成領域が複数個設けられ、ＬＤＤ領域を形成する複数の第２の不純物領域で分割された構造（シングルゲート・マルチチャネル構造）で形成されている。このようなＴＦＴは、駆動電圧が高く、高い電流駆動能力が要求されるレベルシフタ回路、バッファ回路などに適している。そのために、オフセットＬＤＤ領域（第３の不純物領域）は設けられず、チャネル形成領域の長さを３．０〜４．０μｍとした場合、ゲート電極とオーバーラップするＬＤＤ領域（第２の不純物領域）１８５〜１８７の長さ（Lov）は、０．５〜３．０μｍ、好ましくは１．０〜２，０μｍとすれば良い。
【００４４】
画素マトリクス回路のｎチャネル型ＴＦＴ２０４も同様にシングルゲート・マルチチャネル構造であるが、極性反転されるために、ソース側およびドレイン側の両方にオフセットＬＤＤ領域となる第３の不純物領域１９３ｂ、１９６ｂが設けられている。この領域の長さ（Loff）は０．５〜３．５μｍ、代表的には２．０μｍとすれば良い。また、ゲート電極とオーバーラップするＬＤＤ領域（第２の不純物領域）１９３ａ、１９４、１９５、１９６ａは、チャネル形成領域１８９、１９０、１９１のそれぞれの長さを１．０〜３．０μｍ、好ましくは２．５μｍとした場合、その長さ（Lov）を１．０〜３．０μｍ、好ましくは１．５〜２，５μｍとすれば良い。
【００４５】
このように、ひとつのゲート電極に対して、複数のチャネル形成領域がＬＤＤ領域となる低濃度不純物領域で分割されて形成されたシングルゲート・マルチチャネル構造のＴＦＴにおいて、一つのゲート電極に対応するチャネル形成領域および第２の不純物領域の数は、目標とするＴＦＴの特性を考慮して実施者が適宣決定すれば良い。このような構成とすることで、従来のマルチゲート・マルチチャネル構造と同様に、ＴＦＴの耐圧を高めることができた。
【００４６】
[実施形態２]
本実施形態では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図４に示すように、図３（Ｂ）の状態の基板に対し、配向膜４０１を誘電体膜１７２と画素電極１７３の表面に形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板４０２には、透明導電膜４０３と、配向膜４０４とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。そして、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料１５０８を注入し、封止剤（図示せず）によって完全に封止した。よって図１５に示すアクティブマトリクス型液晶表示装置が完成した。
【００４７】
次にこのアクティブマトリクス型液晶表示装置の構成を、図５の斜視図および図６の上面図を用いて説明する。尚、図５と図６は、図１から図４の断面構造図と対応付けるため、共通の符号を用いている。アクティブマトリクス基板は、ガラス基板１０１上に形成された、画素マトリクス回路５０１と、走査（ゲート）線駆動回路５０２と、信号(ソース)線駆動回路５０３で構成される。画素マトリクス回路の画素ＴＦＴ２０４はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路５０２と、信号（ソース）線駆動回路５０３はそれぞれゲート配線１４８とソース配線１９９で画素マトリクス回路５０１に接続されている。また、ＦＰＣ５３１が接続された外部入出力端子５３４から駆動回路の入出力端子までの配線１４９、２００が設けられている。
【００４８】
図６は画素マトリクス回路５０１の一部分を示す上面図である。ゲート配線１３６に連続して形成されるゲート電極１４８は、図示されていないゲート絶縁膜を介してその下の半導体層１０６と交差している。図示はしていないが、半導体層１０６には、ソース領域、ドレイン領域、第２の不純物領域、第３の不純物領域が形成されている。また、画素ＴＦＴの上には遮光膜１７１と、誘電体膜（図示せず）と、画素電極１７３とから保持容量が形成されている。本発明のシングルゲート・マルチチャネル構造のＴＦＴにより、複数のチャネル形成領域と、複数のＬＤＤ領域となる低濃度不純物領域とが連続形成することで、画素ＴＦＴはコンパクトにまとめられ、ソース線コンタクト２５１、ドレイン線コンタクト２５２、ＩＴＯコンタクト２５３が画素ＴＦＴ上で形成されている。このよに、コンタクト形成に必要な面積を画素ＴＦＴ上に重ねて設けることにより、開口率を向上させることができた。また、図６で示すＡ―Ａ’に沿った断面構造は、図３に示す画素マトリクス回路のＡ―Ａ’断面図に対応している。
【００４９】
【実施例】
［実施例１］
本実施例では本発明の構成を図１１〜図１３を用い、画素マトリクス回路とその周辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路を同時に形成したアクティブマトリクス基板の作製方法について説明する。最初に、基板１１０１上に第１の絶縁層として、窒素含有量が酸素含有量よりも多い窒酸化シリコン膜１１０２ａを５０〜５００ｎｍ、代表的には１００ｎｍの厚さに形成し、さらに窒酸化シリコン膜3０２ｂを１００〜５００ｎｍ、代表的には２００ｎｍの厚さに形成した。窒酸化シリコン膜１１０２ａは、ＳｉＨ4とＮ2ＯとＮＨ3から作製されるものであり、含有する窒素濃度を２５atomic％以上５０atomic％未満となるようにした。さらに島状の結晶質半導体膜１１０３、１１０４、１１０５と、ゲート絶縁膜１１０６を形成した。島状の結晶質半導体膜は、非晶質半導体膜から触媒元素を使用した結晶化の方法で結晶質半導体膜を形成し、これを島状に分離加工したものであった。ゲート絶縁膜１１０６は、ＳｉＨ4とＮ2Ｏとから作製される窒酸化シリコン膜であり、ここでは１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さで形成した。（図１１（Ａ））
【００５０】
次に、島状半導体膜１１０３と、島状半導体膜１１０４、１１０５のチャネル形成領域を覆うレジストマスク１１０７〜１１１０を形成した。このとき、配線が形成される領域にもレジストマスク１１０９を形成しておいても良い。そして、フォスフィン（ＰＨ3）を用いたイオンドープ法でｎ型を付与する不純物元素を添加して第２の不純物領域を形成した。この工程では、ゲート絶縁膜１１０６を通してその下の島状半導体膜にリンを添加するために、加速電圧は６５ｋｅＶに設定した。島状半導体に添加されるリンの濃度は、１×１０16〜１×１０19atoms/cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。そして、リンが添加された領域１１１１〜１１１６が形成された。この領域の一部は、ＬＤＤ領域として機能する第２の不純物領域とされるものである。(図１１（Ｂ）)
【００５１】
その後、レジストマスクを除去して、ゲート電極を形成するために窒化タンタル（ＴａＮ）膜１１１７を１０〜５０ｎｍの厚さに、さらにタンタル（Ｔａ）膜１１１８を１００〜３００ｎｍの厚さにスパッタ法で形成した。ここではＴａをスパッタ法で、ＡｒとＸｅの混合ガスを用い形成した。（図１１（Ｃ））
【００５２】
次に、レジストマスク１１１９〜１１２２を形成し、ｐチャネル型ＴＦＴのゲート電極と、ＣＭＯＳ回路および画素マトリクス回路のゲート配線、ゲートバスラインを形成した。ＴａＮ膜１１１７とＴａ膜１１１８はドライエッチング法により不要な部分を除去した。ＴａＮ膜とＴａ膜のエッチングはＣＦ4とＯ2の混合ガスにより行われた。そして、ｐチャネル型ＴＦＴのゲート電極１１２３と、ゲート配線１１２５と、ゲートバスライン１１２６、１１２７が形成された。そして、レジストマスク１１１９〜１１２２をそのまま残して、ｐチャネル型ＴＦＴが形成される島状半導体膜１１０３の一部に、ｐ型を付与する第４の不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンドープ法で添加した。この領域のボロン濃度は２×１０20atoms/cm3とした。そして、図１２（Ａ）に示すようにボロンが高濃度に添加された第３の不純物領域１１２９、１１３０が形成された。
【００５３】
図１２（Ａ）で設けられたレジストマスクを除去した後、新たにレジストマスク１１３１〜１１３４を形成した。これはｎチャネル型ＴＦＴのゲート電極を形成するためのものであり、ドライエッチング法によりｎチャネル型ＴＦＴのゲート電極１１３５、１１３６が形成された。このときゲート電極１１３５、１１３６は第２の不純物領域１１１１〜１１１６の一部と重なるように形成された。（図１２（Ｂ））
【００５４】
そして、新たなレジストマスク１１３７〜１１４０を形成した。レジストマスク１１３８、１１４０はｎチャネル型ＴＦＴのゲート電極１１３５、１１３６と、第２の不純物領域の一部を覆う形で形成されるものであり、ＬＤＤ領域のオフセット量を決めた。そして、ｎ型を付与する不純物元素を添加して第１の不純物領域を形成する工程を行い、ｎチャネル型ＴＦＴのソース領域となる第１の不純物領域１１４４、１１４５とドレイン領域となる第１の不純物領域１１４３、１１４６が形成された。また、ｐチャネル型ＴＦＴが形成される島状半導体層１１０３の一部にもリンが添加された領域１１４１、１１４２を形成した。しかしこの領域のリン濃度はボロン濃度の約１／２であり導電型はｐ型のままであった。（図４（Ｃ））
【００５５】
図１２（Ｃ）までの工程が終了したら、第１の層間絶縁膜１１４７をプラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料とした窒酸化シリコン膜で形成した。この窒酸化シリコン膜中の含有水素濃度は１〜３０atomic％となるように形成することが望ましい。その後、この状態で窒素雰囲気中で４００〜８００℃、１〜１２時間、例えば５２５℃で８時間の加熱処理を行った。この工程により添加されたｎ型及びｐ型を付与する不純物元素を活性化させることができた。さらに、リンが添加された領域１１４１〜１１４６がゲッタリングサイトとなり、結晶化の工程で残存していた触媒元素をこの領域に偏析させることができた。その結果、少なくともチャネル形成領域から触媒元素を除去するこができた。
【００５６】
この熱処理の後に水素化の工程を行なった。こでは３〜１００％の水素雰囲気中で３００〜５００℃、好ましくは３５０〜４５０℃で２〜１２時間の水素化処理の工程を行うと良い。または、２００〜５００℃、好ましくは３００〜４５０℃の基板温度でプラズマ化させることによってできた水素で水素化処理をしても良い。（図１３（Ａ））
【００５７】
その後、第１の絶縁膜１１４７は所定のレジストマスクを形成して、エッチング処理によりそれぞれのＴＦＴのソース領域と、ドレイン領域に達するコンタクトホールを形成した。そして、ソース電極１１４９、１１５０、１１５１とドレイン電極１１５２、１１５３を形成した。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むＡｌ膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の電極として用いた。
【００５８】
そしてこの上に、パッシベーション膜１１５４を形成した。パッシベーション膜はプラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から形成される窒酸化シリコン膜、またはＳｉＨ4、Ｎ2、ＮＨ3から作製される窒化シリコン膜で形成すれば良い。まず、膜の形成に先立ってＮ2Ｏ、Ｎ2、ＮＨ3等を導入してプラズマ水素化処理により水素化の工程を行なった。プラズマ化されることにより気相中で生成された水素は第１の層間絶縁膜中に供給され、基板を２００〜４００℃に加熱しておけば、その水素を下層側にも拡散して半導体層を水素化することができた。このパッシベーション膜の作製条件は特に限定されるものではないが、緻密な膜とすることが望ましい。また、パッシベーション膜を形成した後に、水素化の工程を水素または窒素を含む雰囲気中で３００〜５５０℃の加熱処理を１〜１２時間の加熱処理により行っても良い。
【００５９】
その後、ドレイン電極１１５３上のパッシベーション膜の一部を除去してコンタクトホールを形成し、さらに、有機樹脂からなる第２の層間絶縁膜１１５５を約１０００ｎｍの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【００６０】
第２の層間絶縁膜上にＴｉ膜から成る遮光膜１１５６を形成する工程を行った。そして、遮光膜１１５６上および第２の層間絶縁膜１１５５上に、実施形態１と同様にしてポリイミド膜から成る誘電体膜１１５７を５０〜２００ｎｍの厚さで形成した。そして、誘電体膜１１５７に設けられた開孔部１１８２と、第２の層間絶縁膜１１５５に設けられた開孔部１１８１と、パッシベーション膜１１５４に設けられた開孔部１１８０とで、ドレイン電極１１５３に達するコンタクトホールを形成し、画素電極１１５８を形成した。画素電極１１５８は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良かった。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。画素電極１１５８は、誘電体膜１１５７を介して遮光膜１１５６上まで延在して形成され、画素電極１１５８が遮光膜１１５６と重なる領域で保持容量が形成された。以上の工程で、画素マトリクス回路とその周辺に設けられる駆動回路のＴＦＴが同一基板上に形成されたアクティブマトリクス基板が作製された。画素マトリクス回路にはｎチャネル型ＴＦＴ１３０３に保持容量１３０４が接続された構造となった。（図１３（Ｂ））
【００６１】
ｐチャネル型ＴＦＴは自己整合的（セルフアライン）に形成され、ｎチャネル型ＴＦＴは非自己整合的（ノンセルフアライン）に形成された。ＣＭＯＳ回路のｐチャネル型ＴＦＴ１３０１には、チャネル形成領域１１５９、第４の不純物領域１１６０、１１６１が形成された。この第４の不純物領域には、チャネル形成領域に接し、ボロン（Ｂ）が添加された領域１１６０ａ、１１６１ａと、チャネル形成領域に接しない、ボロン（Ｂ）とリン（Ｐ）が添加された領域１１６０ｂ、１１６１ｂがあった。そして、第４の不純物領域１１６０はソース領域として、第４の不純物領域１１６１はドレイン領域となった。一方、ｎチャネル型ＴＦＴ１３０２には、チャネル形成領域１１６２、第１の不純物領域１１６５、１１６６、ゲート絶縁膜を介してゲート電極と重なる第２の不純物領域１１６３ａ、１１６４ａ、ゲート電極と重ならない第３の不純物領域１１６３ｂ、１１６４ｂが形成された。第１の不純物領域１１６５はソース領域として、第１の不純物領域１１６６はドレイン領域として機能した。また、画素マトリクス回路のｎチャネル型ＴＦＴ１３０３には、複数のチャネル形成領域１１６７〜１１６９、第１の不純物領域１１７４、１１７５、ゲート絶縁膜を介してゲート電極と重なる複数の第２の不純物領域１１７０ａ、１１７１、１１７２、１１７３ａ、ゲート電極と重ならない第３の不純物領域１１７０ｂ、１１７３ｂが形成された。
【００６２】
［実施例２］
本実施例は、アクティブマトリクス基板の画素ＴＦＴに接続される保持容量の構成について説明する。図１４は実施例１と同様にして作製されたアクティブマトリクス基板の断面構造図を示す。画素ＴＦＴ１４１２に接続される保持容量１４１３は、第２の層間絶縁膜上に形成された遮光膜１４０２と、遮光膜上１４０２に形成された誘電体膜１４０４と、画素電極１４０５とから形成されている。また、第２の層間絶縁膜上には絶縁体のスペーサー１４０３が設けられ、パッシベーション膜１４００に設けられた開孔１４０６、第２の層間絶縁膜に設けられた開孔１４０７、スペーサー１４０３に設けられた１４０８、誘電体膜１４０４に設けられた開孔１４０９で、画素電極１４０５がドレイン電極１４１５に接続されている。
【００６３】
誘電体膜１４０４には、実施例１と同様に有機樹脂材料を用いると良い。また、誘電体膜を形成する他の方法として、遮光膜１４０２をＡｌ膜で形成し、その表面を陽極酸化しても良い。Ａｌの陽極酸化膜の誘電率は７〜８であるので、十分な容量をつくることができた。
【００６４】
［実施例３］
本実施例は、アクティブマトリクス基板の画素ＴＦＴに接続される保持容量の他の構成について説明する。図１５は実施例１と同様にして作製されたアクティブマトリクス基板の断面構造図を示す。画素ＴＦＴ１５１２に接続される保持容量１５１３は、第２の層間絶縁膜１５０１上に形成された透明導電膜１５０２と、透明導電膜１５０２上に形成された誘電体膜１５０４と、透明導電膜から成る画素電極１５０５とから形成されている。このような構成とすることで、画素マトリクス回路部の光透過率が向上させることができる。また、第２の層間絶縁膜１５０１上には絶縁体のスペーサー１５０３が設けられ、パッシベーション膜１５００に設けられた開孔１５０６、第２の層間絶縁膜に設けられた開孔１５０７、スペーサー１５０３に設けられた１５０８、誘電体膜１５０４に設けられた開孔１５０９で、画素電極１５０５がドレイン電極１５１５に接続されている。
【００６５】
［実施例４］
本発明のＴＦＴを作製する手順は、実施形態１や実施例１の工程順に限定されるものではなく、他の工程順によっても作製可能である。例えば、ｐチャネル型ＴＦＴを自己整合的に、ｎチャネル型ＴＦＴを非自己整合的に作製する手順として、島状半導体層とゲート絶縁膜の形成、低濃度不純物領域の形成、ゲート電極および配線電極用導電膜の形成、ゲート電極（ｎチャネル型ＴＦＴ）の形成、Ｐドープの工程、ゲート電極（ｐチャネル型ＴＦＴ）の形成およびＢドープの工程、活性化の工程、ソース・ドレイン電極と層間絶縁膜の形成、保持容量と画素電極の形成、といったようにすることも可能である。
【００６６】
また、ｐチャネル型ＴＦＴを自己整合的に、ｎチャネル型ＴＦＴを非自己整合的に作製しない工程とすれば、島状半導体層とゲート絶縁膜を形成した後に、Ｂドープの工程、低濃度不純物領域の形成、Ｐドープの工程としても良いし、Ｂドープの工程、Ｐドープの工程、低濃度不純物領域の形成をすることも可能である。また、島状半導体層とゲート絶縁膜を形成した後に、Ｐドープの工程、低濃度不純物領域の形成、Ｂドープの工程としても良いし、Ｐドープの工程、Ｂドープの工程、低濃度不純物領域の形成をすることも可能である。
【００６７】
［実施例５］
本実施例では、本発明に適用できる半導体層の作製方法について説明する。図７において基板７０１はガラス基板、セラミクス基板、石英基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。ガラス基板を用いる場合には、歪み点以下の温度で予め加熱処理しておくことが望ましい。例えば、コーニング社の＃１７３７基板を用いる場合には、５００〜６５０℃、好ましくは５９５〜６４５℃で１〜２４時間の加熱処理をしておくと良い。
【００６８】
そして、基板７０１の主表面に、下地膜を形成した。下地膜の材質に特別な限定はないが、窒酸化シリコン膜７０２で形成した。その他にも窒化シリコン膜、酸化シリコン膜、窒酸化シリコン膜、酸化タンタル膜から選ばれた一層もしくは複数の層で形成することも可能である。そして、窒酸化シリコン膜を用いる場合には、２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成すれば良い。また、この窒化シリコン膜の上に窒酸化シリコン膜を５０〜５００ｎｍ、代表的には５０〜２００ｎｍの厚さに形成しても良い。そして、第１の絶縁層の上に非晶質半導体層７０３を形成した。これはプラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法で形成される非晶質半導体であれば良く、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることができる。半導体層は１０〜１００ｎｍ、代表的には５０ｎｍの厚さとして形成した。また、第１の絶縁層と非晶質半導体層２１０３とをプラズマＣＶＤ法やスパッタ法で連続形成することも可能である。それぞれの層が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。（図７（Ａ））
【００６９】
次に結晶化の工程を行った。非晶質半導体層を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。また、プラズマＣＶＤ法で作製される非晶質半導体層には１０〜４０atomic％の割合で膜中に水素が含まれていて、結晶化の工程に先立って４００〜５００℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を５atomic％以下としておくことが望ましかった（図７（Ｂ））。そして、結晶性半導体層７０４から島状の結晶性半導体層７０５を形成し、さらにゲート絶縁膜７０５を形成した。ゲート絶縁膜７０５には、窒化シリコン膜、酸化シリコン膜、窒酸化シリコン膜、などの材料で形成すれば良い。ゲート絶縁膜７０５の厚さは１０〜１０００ｎｍ、好ましくは５０〜４００ｎｍとして形成すれば良い。（図７（Ｃ））
【００７０】
図８は、基板８０１の主表面に、窒酸化シリコン膜からなる下地膜８０２を形成し、図７と同様にその表面に非晶質半導体層８０３を形成した。非晶質半導体層の厚さは、１０〜２００ｎｍ、好ましくは３０〜１００ｎｍに形成すれば良い。さらに、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して、触媒元素含有層８０４を非晶質半導体層８０３の全面に形成した。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素であった。非晶質半導体層の内部応力は、作製条件により一様に決まるものではなかった。しかし、結晶化の工程に先立って４００〜６００℃の熱処理の工程を行い水素を膜中から脱離させる必要があった（図８（Ａ））。そして、５００〜６００℃で４〜１２時間、例えば５５０℃で8時間の熱処理を行い、結晶性半導体層８０５が形成された。(図８（Ｂ）)
【００７１】
次に、結晶化の工程で用いた触媒元素を結晶質半導体膜から除去する工程を行った。その方法としてここでは特開平１０−１３５４６８号公報、または特開平１０−１３５４６９号公報に記載された技術を用いた。同公報に記載された技術は、リンのゲッタリング作用を用いて除去する技術である。このゲッタリングの工程により結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができた。まず、結晶質半導体層８０５の表面にマスク絶縁膜膜８０６を１５０ｎｍの厚さに形成し、パターニングにより開口部８０７が設けられ、結晶質半導体層を露出させた領域を設けた。そして、リンを添加する工程を実施して、結晶質半導体層にリン含有領域８０８を設けた（図８（Ｃ））。この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、リン含有領域８０８がゲッタリングサイトとして働き、結晶質半導体層８０５に残存していた触媒元素をリン含有領域８０８に偏析させることができた（図８（Ｄ））。そして、マスク絶縁膜膜８０６と、リン含有領域８０８とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質半導体層を得ることができた。そして、結晶性半導体層８０９に密接してゲート絶縁膜８１０を形成した（図８（Ｅ））。
【００７２】
また、図９は、基板９０１上に、下地膜９０１、非晶質半導体層９０２の順に形成し、そして、非晶質半導体層９０２の表面に酸化シリコン膜９０４を形成した。この時、酸化シリコン膜９０４の厚さは１５０ｎｍとした。さらに、酸化シリコン膜９０４をパターニングして、選択的に開口部９０５を形成し、その後、重量換算で１０ｐｐｍの触媒元素を含む水溶液を塗布した。これにより、触媒元素含有層９０６が形成された。触媒含有層９０６は開口部９０５のみで非晶質半導体層９０３と接触した（図９（Ａ））。次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質半導体層９０７を形成した。この結晶化の過程では、触媒元素が接した非晶質半導体層の領域が最初に結晶化し、そこから横方向へと結晶化が進行した。こうして形成された結晶質半導体層９０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点があった(図９（Ｂ）)。
【００７３】
次に、図８と同様に結晶化の工程で用いた触媒元素を結晶質半導体膜から除去する工程を行った。図９（Ｂ）と同じ状態の基板に対し、リンを添加する工程を実施して、結晶質半導体層にリン含有領域９０９を設けた。この領域のリンの含有量は１×１０19〜１×１０21／ｃｍ3とした（図９（Ｃ））。この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、リン含有領域９０９がゲッタリングサイトとして働き、結晶質半導体層９０７に残存していた触媒元素をリン含有領域９０９に偏析させることができた（図９（Ｄ））。
【００７４】
そして、マスク用酸化膜と、リン含有領域９０９とをエッチングして除去して、島状の結晶性半導体層９１０を形成した。そして、結晶性半導体層９１０に密接してゲート絶縁膜９１１を形成した。ゲート絶縁膜９１１には、酸化シリコン膜、窒酸化シリコン膜から選ばれた一層もしくは複数の層から形成した。その厚さは１０〜１００ｎｍ、好ましくは５０〜８０ｎｍとして形成すれば良い。そして、ハロゲン（代表的には塩素）と酸素を含む雰囲気中で熱処理を行った。例えば、９５０℃、３０分とした。尚、処理温度は７００〜１１００℃の範囲で選択すれば良く、処理時間も１０分から８時間の間で選択すれば良かった。その結果、結晶性半導体層９１０と第２の絶縁層９１１との界面で熱酸化膜が形成され、界面準位密度の低い良好な界面を形成することができた。（図９（Ｅ））。
【００７５】
また、図１０において、図８ど同様に第１の絶縁層１００２および結晶質半導体層１００５を形成した後、結晶性半導体層１００５中に残存する触媒元素を液相中でゲッタリングすることもできる。例えば、溶液として硫酸を用い、３００〜５００℃に加熱された硫酸溶液中に図１０（Ｂ）の状態の基板をディップすることによりゲッタリングすることが可能であり、結晶性半導体層１００５中に残存する触媒元素を除去することができた。その他にも硝酸溶液、王水溶液、錫溶液を用いても良い。そしてその後、島状半導体層１００９、第２の絶縁層１０１０を形成した。
【００７６】
[実施例６]
本実施例では、本発明をアクティブマトリクス型ＥＬ表示装置に適用した例を図１６（Ａ）と（Ｂ）で説明する。図１６（Ａ）はアクティブマトリクス型ＥＬ表示装置の回路図を示す。このＥＬ表示装置は、基板１０上に設けられた表示領域１１、Ｘ方向周辺駆動回路１２、Ｙ方向周辺駆動回路１３から成る。この表示領域１１は、スイッチ用ＴＦＴ１４、コンデンサ１５、電流制御用ＴＦＴ１６、有機ＥＬ素子１７、Ｘ方向信号線１８ａ、１８ｂ、電源線１９ａ、１９ｂ、Ｙ方向信号線２０ａ、２０ｂ、２０ｃなどにより構成される。
【００７７】
また、図１６（Ｂ）はアクティブマトリクス型ＥＬ表示装置の表示領域１１の部分断面図である。ここでは、電流制御用ＴＦＴ１６と、有機ＥＬ素子１７の一部を示す。電流制御用ＴＦＴ１６はｎチャネル型ＴＦＴであり、実施例１と同様に作製される。そして、ＴＦＴが形成されない領域の絶縁膜を除去して有機ＥＬ素子１７が設けられる。有機ＥＬ素子は、ＩＴＯなどからなる透明電極２１と、透明電極上に形成された有機ＥＬ層２３と、上部電極２４などにより構成される。そして、電流制御用ＴＦＴ１６を覆って層間絶縁膜２５が形成され、上部電極２４上に接して共通電極２６が設けられる。なお、電極２２ｂは、電流制御用ＴＦＴのドレイン電極と透明電極２１とを電気的に接続するために設けられている。また、電極２２ａは電極２２ｂと透明電極２１との密着性を保つために設けられたものである。
【００７８】
また、本実施例では基板１０上に接して有機ＥＬ素子１７を設けた構造で示したが、特にこの構造に限定されるものではなく、例えば層間絶縁膜を介してＴＦＴ上方に有機ＥＬ素子１７を設ける構造としても良い。
【００７９】
［実施例７］
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図１７で説明する。
【００８０】
このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１７に示す。
【００８１】
図１７（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示装置９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本願発明は音声出力部９００２、音声入力部９００３、及びアクティブマトリクス基板を備えた表示装置９００４に適用することができる。
【００８２】
図１７（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本願発明は音声入力部９１０３、及びアクティブマトリクス基板を備えた表示装置９１０２、受像部９１０６に適用することができる。
【００８３】
図１７（Ｃ）はモバイルコンピュータであり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本願発明は受像部９２０３、及びアクティブマトリクス基板を備えた表示装置９２０５に適用することができる。
【００８４】
図１７（Ｄ）はヘッドマウントディスプレイであり、本体９３０１、表示装置９３０２、アーム部９３０３で構成される。本願発明は表示装置９３０２に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【００８５】
図１７（Ｅ）はリア型プロジェクターであり、本体９４０１、光源９４０２、表示装置９４０３、偏光ビームスプリッタ９４０４、リフレクター９４０５、９４０６、スクリーン９４０７で構成される。本発明は表示装置９４０３に適用することができる。
【００８６】
図１７（Ｆ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置９５０２、９５０３は直視型の表示装置であり、本発明はこの適用することができる。
【００８７】
また、ここでは図示しなかったが、本発明はその他にも、カーナビゲーションシステムやイメージセンサパーソナルコンピュータの表示部に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【００８８】
【発明の効果】
本発明によれば、ＴＦＴの構成要素である島状半導体層に、複数のチャネル形成領域と、ソース領域またはドレイン領域を形成する一導電型の第１の不純物領域と、一端が前記第３の不純物領域に接して形成された一導電型の第２の不純物領域と、両端がチャネル形成領域に接して形成された一導電型の第２の不純物領域とを形成し、前記第２の不純物領域と、前記複数のチャネル形成領域とが、前記ゲート絶縁膜を介して前記ゲート電極と重なるように形成することで、信頼性を向上させることができる。また、オフ電流を低くして、画素マトリクス回路のＴＦＴを形成することができる。
【００８９】
また、本発明によれば、従来のマルチゲート・マルチチャネル構造のＴＦＴと比較して、ＴＦＴをコンパクトに形成することができ、このようなＴＦＴでアクティブマトリクス型液晶表示装置の画素マトリクス回路を形成すれば、開口率を向上させることができる。
【図面の簡単な説明】
【図１】  画素マトリクス回路、ロジック回路の作製工程を示す断面図。
【図２】  画素マトリクス回路、ロジック回路の作製工程を示す断面図。
【図３】  画素マトリクス回路、ロジック回路の作製工程を示す断面図。
【図４】  アクティブマトリクス型液晶表示装置の断面図。
【図５】  アクティブマトリクス型液晶表示装置の斜視図。
【図６】  画素マトリクス回路の上面図。
【図７】  結晶質半導体膜の作製工程を示す断面図。
【図８】  結晶質半導体膜の作製工程を示す断面図。
【図９】  結晶質半導体膜の作製工程を示す断面図。
【図１０】  結晶質半導体膜の作製工程を示す断面図。
【図１１】  画素マトリクス回路、駆動回路の作製工程を示す断面図。
【図１２】  画素マトリクス回路、駆動回路の作製工程を示す断面図。
【図１３】  画素マトリクス回路、駆動回路の作製工程を示す断面図。
【図１４】  保持容量の断面構造を示す図。
【図１５】  保持容量の断面構造を示す図。
【図１６】  ＥＬ表示装置の回路図、断面構造図。
【図１７】  半導体装置の一例を示す図。
【符号の説明】
１０１・・基板
１０２・・下地膜
１０３〜１０６・・島状半導体層
１３１・・入出力端子から駆動回路の入出力端子までの配線
１３２、１４６、１４７、１４８・・ゲート電極
１３５、１３６・・ゲート配線
１６１・・第１の層間絶縁膜
１６２、１６５、１６６、１６８・・ソース電極
１６３、１６４、１６７、１６９・・ドレイン電極
１９８、２００・・ソース配線
１７０・・パッシベーション膜
１７１・・遮光膜
１７２・・誘電体膜
１７３・・画素電極
２１０・・第２の層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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