(57)【特許請求の範囲】
【請求項１】
画面を構成するセルでガス放電を生じさせるための電極と第１電位を有する電源ラインとの間及び前記電極と前記第１電位よりも低い第２電位を有する電源ラインとの間にそれぞれ開閉回路を設け、これら開閉回路の開閉によってガス放電を制御し、前記電極と前記第１電位を有する電源ラインとの接続に先立って電力回収用の容量素子から前記セルへ電荷を移動させる充電を行い、前記電極と前記第２電位を有する電源ラインとの接続に先立って前記セルから前記容量素子へ電荷を移動させる電力回収を行うプラズマディスプレイパネルの駆動方法であって、
前記電極と前記第２電位を有する前記電源ラインとの接続に先立って、前記容量素子の第１端子を前記電極に接続した状態で、当該容量素子の第２端子を、前記第２電位より低く且つ当該第２電位との電位差が前記第１電位と当該第２電位との電位差より大きい第３電位を有する電源端子に接続することによって前記電力回収を行い、
前記電極と前記第１電位を有する前記電源ラインとの接続に先立って、充電状態の前記容量素子の第１端子を前記電極に接続した状態で、当該第１端子の電位が前記第１電位よりも高くなるように前記第２端子をバイアスすることによって前記充電を行う
ことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記充電に伴って前記容量素子の端子間電圧が低下するように当該容量素子のキャパシタンスを選定する
請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記充電の終了後に前記第１端子に電源端子から電流を供給して当該第１端子の電位を前記第２電位にする
請求項２記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記電極は、行単位のアドレッシングに際して各列におけるガス放電の有無を設定するためのデータ電極である
請求項１乃至請求項３のいずれかに記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記画面を行方向に複数の領域に区画し、当該各領域毎に前記開閉回路及び前記容量素子を設ける
請求項４記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記電極は、交番極性の電圧印加によって点灯状態を維持するための維持電極である
請求項１乃至請求項３のいずれかに記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス表示形式のＰＤＰ（プラズマディスプレイパネル）の駆動方法に関する。
【０００２】
ＰＤＰは、カラー画面の実用化を機にテレビジョン映像やコンピュータのモニターなどの民生用途でも広く用いられるようになってきた。ＰＤＰにおいては、駆動周波数を高めて発光周期を短くすることによって画面をより明るくすることができる。しかし、ＰＤＰの画面を構成するセルは電源からみて容量性の負荷であるので、電極電位の変化に伴って容量の充放電が生じる。この充放電における電荷の移動は発光に寄与しない無効電流である。駆動周波数を高めると無効電力は増加してしまう。したがって、消費電力を低減するには、充電に費やした電力を効率的に再利用する必要がある。
【０００３】
【従来の技術】
カラー表示デバイスとして３電極面放電構造のＡＣ型ＰＤＰが商品化されている。これは、マトリクス表示のライン（行）毎に点灯維持のための一対の主電極（第１及び第２の電極）が配置され、列毎にアドレス電極（第３の電極）が配置されたものである。表示に際しては、主電極を覆う誘電体層のメモリ機能が利用される。すなわち、ライン走査形式で表示内容に応じた帯電状態を形成するアドレッシングを行った後、各ラインの主電極対に対して一斉に交番極性の点灯維持電圧Ｖｓを印加する。点灯維持電圧Ｖｓは（１）式を満たす。
【０００４】
Ｖｆ−Ｖwall＜Ｖｓ＜Ｖｆ  …（１）
Ｖｆ  ：放電開始電圧
Ｖwall：壁電圧
点灯維持電圧Ｖｓの印加により、壁電荷の存在するセルのみにおいて実効電圧（セル電圧ともいう）Ｖeff が放電開始電圧Ｖｆを越えて基板面に沿った面放電が生じる。点灯維持電圧Ｖｓの印加周期を短くすれば、見かけの上で連続した点灯状態が得られる。
【０００５】
図１５は従来の駆動装置の要部の回路図、図１６は従来の駆動方法の信号波形図である。
図１５（Ａ）のように、第１の主電極Ｘｊの電位は、電源ラインと接地ラインとの間に直列接続されたスイッチングデバイスＱ９１，Ｑ９２のオンオフによって制御される。第２の主電極Ｙｊについても同様に、その電位は一対のスイッチングデバイスＱ９１’，Ｑ９２’のオンオフによって制御される。主電極Ｘｊ及び主電極Ｙｊにはそれぞれ電力回収回路９５，９５’が設けられる。電力回収回路９５，９５’の構成は同一である。
【０００６】
従来の電力回収回路９５は、キャパシタＣ９１、インダクタＬ９１、逆流防止用ダイオードＤ９１，Ｄ９２、及びスイッチングデバイスＱ９３，Ｑ９４からなる。キャパシタＣ９１のキャパシタンスは、駆動の対象となる全てのセルＣの静電容量の総和と比べて十分に大きい値（例えば数十倍）である。インダクタＬ９１はＬＣ共振を利用して電位の推移を振幅拡大し、高速化するために設けられている。
【０００７】
キャパシタＣ９１に十分な量の電荷が蓄積されている状態でスイッチングデバイスＱ９３をオンすると、ＬＣ共振によってキャパシタＣ９１から主電極ＸｊへセルＣのもつ静電容量を充電する電流（これを容量充電電流という）が流れ、主電極Ｘｊの電位が上昇する。次にスイッチングデバイスＱ９３に代えてスイッチングデバイスＱ９１をオンすると、電源ラインからセルＣへ容量充電電流が流れ、主電極Ｘｊの電位がさらに上昇する。セルＣの静電容量の端子間電圧が点灯維持電圧Ｖｓに達して充電が終わった時点から若干遅れてガス放電が起こり、それにともなってガス放電電流（これを発光電流という）が流れる。図では１つの主電極対のみが示されているが、実際には画面内の全ての主電極対が一斉に駆動される。ガス放電の開始時期にはセル間のバラツキがあるので、発光電流の波形は比較的になだらかである。これに対して静電容量の充電はほぼ一斉に始まるので、容量充電電流の波形は急峻である。次に、スイッチングデバイスＱ９１に代えてスイッチングデバイスＱ９４をオンすると、ＬＣ共振によってセルＣからキャパシタＣ９１を充電する電流（これを容量放電電流という）が流れ、主電極Ｘｊの電位が降下する。続いてスイッチングデバイスＱ９４に代えてスイッチングデバイスＱ９２をオンすると、セルＣから接地ラインへ容量放電電流が流れ、主電極Ｘｊの電位が接地電位まで下がる。その後、主電極Ｙｊについても同様の手順で電力回収回路９５’及びスイッチングデバイスＱ９１’Ｑ９２’の制御を行ってガス放電を生じさせる。
【０００８】
このように主電極Ｘｊと主電極Ｙｊとを交互に電源ラインと接続することによって点灯状態が維持され、その際に電力回収回路９５，９５’を適切に制御することによって消費電力が低減される。
【０００９】
【発明が解決しようとする課題】
上述の点灯状態の維持において、適切な強度のガス放電を生じさせるには、ガス放電の開始時点までに主電極Ｘｊ又は主電極Ｙｊの電位を十分に立ち上げる必要がある。特に実効電圧が放電開始電圧を越えてからガス放電の生じるまでの放電遅れ時間が短い場合には、インダクタＬ９１のインダクタンスを小さくして共振周波数を高くしなければならない。しかし、共振周波数が高い場合には、電力回収回路９５，９５’の制御タイミングが少しでもずれると、一旦回収された電荷がセルＣに戻ってしまい、電力回収効率が低下する。制御タイミングやインダクタンスは使用環境の温度変化の影響を受けるので、実際には電力回収効率を最大値に保つのは難しい。
【００１０】
また、従来ではインダクタ（コイル）Ｌ９１が駆動回路の小型化及び低価格化の妨げとなっていた。
さらに、ＬＣ共振を利用して電位の高速に推移させて電力回収を行う従来の駆動方法は、アドレッシングに適用できないという問題もあった。点灯状態の維持における主電極Ｘｊ，Ｙｊに対する電圧印加のパターンは一定であるが、アドレッシングにおけるアドレス電極に対する電圧印加のパターンは表示内容によって異なるので、アドレス電極どうしの間の静電容量が不定となり、共振周波数を設定することができないからである。画面の行数が増加するにつれてアドレッシングのためのガス放電の回数も増加するので、アドレッシングでの電力回収は重要である。
【００１１】
本発明は、電力回収効率の安定化を図ることを目的としている。他の目的はインダクタを用いずに高速に電極の電位を推移させることにある。さらに他の目的は、複数のセルに対する電圧印加のパターンに係わらず電力回収を行って消費電力を低減することにある。
【００１２】
【課題を解決するための手段】
本発明においては、電極の電位を推移させる際に、推移開始時点の電位との電位差が推移開始時点の電位と目標電位との電位差より大きい所定電位の端子に電極を電気的に接続する。これにより、目標電位の端子と接続する場合と比べて短い時間内に電極の電位が目標電位に達する。容量素子（キャパシタ）の第１端子を上述の所定電位の端子として電極に接続し、第２端子の電位を切り換えることにより、電力の回収とセルの充電とを行う。容量素子のキャパシタンスを駆動の対象となるセルの静電容量の総和の１．５程度の比較的に小さい値に選定すれば、容量素子からセルへの電荷移動（充電）に伴って容量素子の端子間電圧が下がるので、第２端子の電位を回収時の電位に切り換えたときに、電極と第１端子との電位差が端子間電圧の降下分だけ大きくなり、電位の推移が高速になる。
【００１３】
請求項１の発明の方法は、画面を構成するセルでガス放電を生じさせるための電極と第１電位を有する電源ラインとの間及び前記電極と前記第１電位よりも低い第２電位を有する電源ラインとの間にそれぞれ開閉回路を設け、これら開閉回路の開閉によってガス放電を制御し、前記電極と前記第１電位を有する電源ラインとの接続に先立って電力回収用の容量素子から前記セルへ電荷を移動させる充電を行い,前記電極と前記第２電位を有する電源ラインとの接続に先立って前記セルから前記容量素子へ電荷を移動させる電力回収を行うプラズマディスプレイパネルの駆動方法であって、前記電極と前記第２電位を有する前記電源ラインとの接続に先立って、前記容量素子の第１端子を前記電極に接続した状態で、当該容量素子の第２端子を、前記第２電位より低く且つ当該第２電位との電位差が前記第１電位と当該第２電位との電位差より大きい第３電位を有する電源端子に接続することによって前記電力回収を行い、前記電極と前記第１電位を有する前記電源ラインとの接続に先立って、充電状態の前記容量素子の第１端子を前記電極に接続した状態で、当該第１端子の電位が前記第１電位よりも高くなるように前記第２端子をバイアスすることによって前記充電を行うものである。
【００１４】
請求項２の発明の駆動方法は、前記充電に伴って前記容量素子の端子間電圧が低下するように当該容量素子のキャパシタンスを選定するものである。
【００１５】
請求項３の発明の駆動方法は、前記充電の終了後に前記第１端子に電源端子から電流を供給して当該第１端子の電位を前記第２電位にするものである。
【００１６】
請求項４の発明の駆動方法において、前記電極は、行単位のアドレッシングに際して各列におけるガス放電の有無を設定するためのデータ電極である。
請求項５の発明の駆動方法は、前記画面を行方向に複数の領域に区画し、当該各領域毎に前記開閉回路及び前記容量素子を設けるものである。
【００１７】
請求項６の発明の駆動方法において、前記電極は、交番極性の電圧印加によって点灯状態を維持するための維持電極である。
【００１８】
【発明の実施の形態】
図１は本発明に係るプラズマ表示装置１００の構成図である。
プラズマ表示装置１００は、フラット型カラー表示デバイスであるＡＣ型のＰＤＰ１と、ｍ列ｎ行の画面（スクリーン）を構成する縦横に並んだセルＣを選択的に点灯させるための駆動ユニット８０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１９】
例示のＰＤＰ１は、対をなす第１及び第２の主電極Ｘ，Ｙが平行配置され、各セルＣにおいて主電極Ｘ，Ｙと第３の電極としてのアドレス電極Ａとが交差する“３電極面放電構造”のＰＤＰである。主電極Ｘ，Ｙはともに画面の行方向（水平方向）に延び、一方の主電極Ｙはアドレッシングに際して行単位にセルＣを選択するためのスキャン電極として用いられる。アドレス電極Ａは列方向（垂直方向）に延びており、列単位にセルＣを選択するためのデータ電極として用いられる。基板面のうちの主電極群とアドレス電極群とが交差する範囲が画面（すなわち表示領域）となる。
【００２０】
駆動ユニット８０は、スキャンコントローラ８１、共通ドライバコントローラ８２、データ処理回路８３、電源回路８４、Ｘ共通ドライバ８５、スキャンドライバ８６、Ｙ共通ドライバ８７、及びアドレスドライバ８９を有している。駆動ユニット８０には、ＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの各色の輝度レベル（階調レベル）を示す画素単位のフィールドデータＤＦが各種の同期信号とともに入力される。なお、駆動ユニット８０はＰＤＰ１の背面側に配置され、各ドライバと電極とが図示しないフレキシブルケーブルで電気的に接続される。
【００２１】
フィールドデータＤＦは、データ処理回路８３におけるフレームメモリ８３０に一旦格納された後、後述のようにフィールドを所定数のサブフィールドに分割して階調表示を行うためのサブフィールドデータＤｓｆに変換される。サブフィールドデータＤｓｆはフレームメモリ８３０に格納され、適時にアドレスドライバ８９に転送される。サブフィールドデータＤｓｆの各ビットの値は、サブフィールドにおけるセルの点灯の要否を示す情報、厳密にはアドレス放電の要否を示す情報である。
【００２２】
Ｘ共通ドライバ８５は画面全体又は画面を分割した各区画に対応する複数の主電極Ｘに一括に駆動電圧を印加する。主電極Ｘの電気的な共通化は図示のようなパネル上の配線に限られず、Ｘ共通ドライバ８５の内部配線、又は接続用ケーブル上での配線により行うことができる。スキャンドライバ８６はアドレッシングにおいて各主電極Ｙに個別に駆動電圧を印加する。Ｙ共通ドライバ８７は点灯維持に際して画面全体又は画面を分割した各区画に対応する複数の主電極Ｙに一括に駆動電圧を印加する。また、アドレスドライバ回路８９はサブフィールドデータＤｓｆに応じて計ｍ本のアドレス電極Ａに選択的に駆動電圧を印加する。これらドライバには電源回路８５から図示しない配線導体（電源ライン、接地ライン）を介して所定の電力が供給される。共通ドライバコントローラ８２には、Ｘ共通ドライバ８５及びＹ共通ドライバ８７に与える制御信号のタイミングを規定するデータを記憶した波形ＲＯＭ８２０が設けられている。
【００２３】
図２はＰＤＰ１の内部構造を示す斜視図である。
ＰＤＰ１では、前面側基板構体の基材であるガラス基板１１の内面に、行毎に一対ずつ主電極Ｘ，Ｙが配列されている。行は画面における水平方向のセル列である。主電極Ｘ，Ｙは、それぞれが透明導電膜４１と金属膜（バス導体）４２とからなり、低融点ガラスからなる厚さ３０μｍ程度の誘電体層１７で被覆されている。誘電体層１７の表面にはマグネシア（ＭｇＯ）からなる厚さ数千オングストロームの保護膜１８が設けられている。アドレス電極Ａは、背面側基板構体の基材であるガラス基板２１の内面に配列されており、厚さ１０μｍ程度の誘電体層２４によって被覆されている。誘電体層２４の上には、高さ１５０μｍの平面視直線帯状の隔壁２９が各アドレス電極Ａの間に１つずつ設けられている。これらの隔壁２９によって放電空間３０が行方向にサブピクセル（単位発光領域）毎に区画され、且つ放電空間３０の間隙寸法が規定されている。そして、アドレス電極Ａの上方及び隔壁２９の側面を含めて背面側の内面を被覆するように、カラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。放電空間３０には主成分のネオンにキセノンを混合した放電ガスが充填されており、蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電時にキセノンが放つ紫外線によって局部的に励起されて発光する。表示の１ピクセル（画素）は行方向に並ぶ３個のサブピクセルで構成される。各サブピクセル内の構造体がセル（表示素子）Ｃである。隔壁２９の配置パターンがストライプパターンであることから、放電空間３０のうちの各列に対応した部分は全ての行Ｌに跨がって列方向に連続している。
【００２４】
以下、プラズマ表示装置１００におけるＰＤＰ１の駆動方法を説明する。最初に階調表示及び駆動シーケンスの概要を説明し、その後に本発明に特有の回路構成及び制御を詳述する。
【００２５】
図３はフィールド構成と駆動シーケンスの概要とを示す図である。
例えばテレビジョン映像の表示においては、２値の点灯制御によって階調再現を行うために、入力画像である時系列の各フィールドｆ（符号の添字は表示順位を表す）を例えば８個のサブフレームｓｆ１，ｓｆ２，ｓｆ３，ｓｆ４，ｓｆ５，ｓｆ６，ｓｆ７，ｓｆ８に分割する。言い換えれば、フレームＦを構成する各フィールドｆを８個のサブフレームｓｆ１〜ｓｆ８の集合に置き換える。ただし、コンピュータ出力などのノンインタレース形式の画像を再生する場合には、各フレームを８分割する。そして、これらサブフィールドｓｆ１〜ｓｆ８における輝度の相対比率が１：２：４：８：１６：３２：６４：１２８となるように重み付けをして各サブフィールドｓｆ１〜ｓｆ８のサステイン放電回数を設定する。サブフィールド単位の点灯／非点灯の組合せでＲＧＢの各色毎に２５６段階の輝度設定を行うことができるので、表示可能な色の数は２５６3 となる。なお、サブフィールドｓｆ１〜ｓｆ８を輝度の重みの順に表示する必要はない。例えば重みの大きいサブフィールドｓｆ８を表示期間の中間に配置するといった最適化を行うことができる。
【００２６】
各サブフィールドｓｆ１〜ｓｆ８に割り当てるサブフィールド期間Ｔｓｆは、帯電分布を均一化するアドレッシング準備期間ＴＲ、表示内容に応じた帯電分布を形成するアドレス期間ＴＡ、及び階調レベルに応じた輝度を確保するために点灯状態を維持するサステイン期間ＴＳからなる。これらのうち、サステイン期間ＴＳにおける主電極Ｘ，Ｙの制御、及びアドレス期間ＴＡにおけるアドレス電極Ａの制御が本発明の実施に好適である。各サブフィールド期間Ｔｓｆにおいて、アドレッシング準備期間ＴＲ及びアドレス期間ＴＡの長さは輝度の重みに係わらず一定であるが、サステイン期間ＴＳの長さは輝度の重みが大きいほど長い。つまり、１つのフィールドｆに対応する８つのサブフィールド期間Ｔｓｆの長さは互いに異なる。
【００２７】
アドレッシング準備期間ＴＲにおいては、主電極Ｘに正極性の電圧パルスＰｒを印加する第１過程と、主電極Ｘに正極性の電圧パルスＰｒｘを印加し且つ主電極Ｙに負極性の電圧パルスＰｒｙを印加する第２過程とによって、１つ前のサブフィールドにおいて点灯した“前回点灯セル”及び点灯しなかった“前回非点灯セル”に所定の極性の壁電荷が形成される。なお、第１過程ではアドレス電極Ａを５０〜１２０Ｖ程度の正電位にバイアスし、アドレス電極Ａと主電極Ｘとの間の不要の放電を防止する。第２過程に続いて、帯電の均一性を高めるため、主電極Ｙに正極性の電圧パルスＰｒｓを印加して全てのセルで面放電を生じさせる。この面放電によって帯電極性は反転する。その後、電荷の消失を避けるため、主電極Ｙの電位を所定値まで緩やかに低減させる。
【００２８】
アドレス期間ＴＡにおいては、１行ずつ順に各行を選択し、該当する主電極Ｙに負極性のスキャンパルスＰｙを印加する。行の選択と同時に、非点灯とすべきセル（今回非点灯セル）に対応したアドレス電極Ａに対して正極性のアドレスパルスＰａを印加する。選択された行におけるアドレスパルスＰａの印加されたセルでは、主電極Ｙとアドレス電極Ａとの間で対向放電が起こって誘電体層１７の壁電荷が消失する。アドレスパルスＰａの印加時点では主電極Ｘの近傍には正極性の壁電荷が存在するので、その壁電圧でアドレスパルスＰａが打ち消され、主電極Ｘとアドレス電極Ａとの間では放電は起きない。このような消去アドレッシングは、書込みアドレッシングとは違って電荷の再形成が不要であるので、高速化に適している。
【００２９】
サステイン期間ＴＳにおいては、不要の放電を防止するために全てのアドレス電極Ａを正極性の電位にバイアスし、最初に全ての主電極Ｘに正極性のサステインパルスＰｓを印加する。その後、主電極Ｙと主電極Ｘとに対して交互にサステインパルスＰｓを印加する。本実施形態では、最終のサステインパルスＰｓは主電極Ｙに印加される。サステインパルスＰｓの印加によって、アドレス期間ＴＡにおいて壁電荷の残されたセル（今回点灯セル）で面放電が生じる。
【００３０】
図４は点灯維持動作に係わる駆動回路構成の概略図である。
サステイン期間ＴＳにおいては、主電極Ｙの集合である電極群ＹＧがスキャンドライバ８６を介してＹ共通ドライバ８７と接続される。Ｙ共通ドライバ８７は電力回収回路１５０を含んでいる。主電極Ｘの集合である電極群ＸＧは上述のようにＸ共通ドライバ８５によって駆動される。Ｘ共通ドライバ８５も電力回収回路１５０を含んでいる。Ｙ共通ドライバ８７の基本的な回路構成はＸ共通ドライバ８５と同一であるので、以下では一方の構成のみについて説明する。
【００３１】
図５は本発明に係る回路構成の第１例を示す図である。
Ｘ共通ドライバ８５は、電極群ＸＧにサステインパルスＰｓを印加するための一対のスイッチング素子Ｑ１，Ｑ２、逆流防止用のダイオードＤ１，Ｄ２、及び本発明に特有の電力回収回路１５０からなる。スイッチング素子Ｑ１，Ｑ２及び電力回収回路１５０の動作は、上述の共通ドライバコントローラ８２からのスイッチング信号Ｓ１，Ｓ２，Ｓ３，Ｓ４によって制御される。パルス印加に係わる基本動作は次のとおりである。スイッチング素子Ｑ１をオンすると、点灯維持電圧Ｖｓに相当する電位ｖ１の電源ライン５１からスイッチング素子Ｑ１とダイオードＤ１とを通って電極群ＸＧに容量充電電流が流れる。充電の速度は、電流路の寄生インピーダンス（抵抗成分とインダクタンス成分の直列合成値）Ｚ１と主電極間の静電容量Ｃｘｙとに依存する。寄生インピーダンスＺ１は回路配線と電極のパターンにより決まり、通常は無視できない値である。このとき、電極群ＹＧは接地ライン（ＧＮＤ）５２と接続されており、実効電圧が上昇してガス放電が生じると、電源ライン５１から接地ライン５２へ発光電流が流れる。一方、電極群ＹＧが電源ライン５１と接続されるとき、すなわち電極群ＹＧにサステインパルスＰｓを印加するときには、スイッチング素子Ｑ２がオンされる。これにより、電極群ＸＧからダイオードＤ２とスイッチング素子Ｑ２とを通って接地ライン５２に発光電流が流れる。このようなパルス印加に際して、静電容量Ｃｘｙの充電に費やした電力を再利用するために電力回収回路１５０が設けられている。
【００３２】
電力回収回路１５０は、キャパシタＣ１と２個のスイッチング素子Ｑ３，Ｑ４からなるチャージポンプ回路である。キャパシタＣ１の一方の端子ｐ２は電極群ＸＧと接続され、他方の端子ｐ１はスイッチング素子Ｑ３，Ｑ４に接続されている。スイッチング素子Ｑ３は端子ｐ１と設定電位ｖ２の電源端子との導通を制御するために設けられ、スイッチング素子Ｑ４は端子ｐ１と設定電位ｖ３の電源端子との導通を制御するために設けられている。設定電位ｖ３は、電源ライン５１の電位ｖ１と反対極性であり、接地電位との電位差が接地ライン５２と電源ライン５１との電位差より大きい値に選定される。設定電位ｖ３と接地電位との電位差が大きいほどセルの充電が高速になる。例示では、設定電位ｖ３と接地電位との電位差が点灯維持電圧Ｖｓの２倍とされている。設定電位ｖ２は、充電状態（電力回収状態）のキャパシタＣ１の端子ｐ２を電位ｖ１より高い電位にバイアスできるように選定される。ここでいう“高い”とは接地ラインとの電位差が大きいことを意味する。例示では、設定電位ｖ２は接地電位とされている。
【００３３】
図６は図５に対応した駆動のタイミングを示す波形図である。ここでは、キャパシタＣ１のキャパシタンスが、主電極間の静電容量Ｃｘｙの１．５倍程度の比較的に小さい値に選定されているものとする。
【００３４】
まず、スイッチング素子Ｑ２，Ｑ４がオンであり、キャパシタＣ１には十分な電荷が蓄積されてキャパシタＣ１の端子間電圧が２Ｖｓになっている状態を想定する。この状態でスイッチング素子Ｑ２，Ｑ４をオフした後に、スイッチング素子Ｑ３をオンすると、キャパシタＣ１の端子ｐ１の電位はｖ３（−２Ｖｓ）から接地電位（０ボルト）に上昇して固定される。スイッチング素子のオン抵抗が十分に小さく、高速のスイッチングが行われるならば、端子ｐ２の電位も同時に２Ｖｓだけ上昇する。このときキャパシタＣｌからインピーダンスＺ１を経由して静電容量Ｃｘｙに電流が流れ、主電極Ｘ上の点ｐ３の電位は２×Ｖｓ＋Ｖαに相当する電位に向けて上昇する。ＶαはインピーダンスＺ１中のインダクタンス成分により決まり、Ｖｓより十分に小さい（Ｖｓ≫Ｖα）。この上昇速度はキャパシタＣ１、静電容量Ｃｘｙ、インピーダンスＺ１、及び端子ｐ２の電位によって決まる。静電容量Ｃｘｙに対してキャパシタＣ１のキャパシタンスが十分に大きく、インピーダンスＺ１中のインダクタンス成分が小さいとすると、キャパシタＣ１から静電容量Ｃｘｙへの充電に際して端子ｐ２の電位はほとんど変化せず、時定数τはＣｘｙ×Ｚ１となる。
【００３５】
ここで、仮に設定電位ｖ３が点灯維持電圧Ｖｓの１倍に相当する値、すなわち電極群ＸＧのバイアスの目標電位と同値であったとすると、キャパシタＣ１のキャパシタンスが十分に大きい場合でも、スイッチング素子Ｑ３をオンにした後、時間τが経過しても点ｐ３の電位は０．６３×Ｖｓに相当する値までしか達せず、時間３τが経過しても０．９５×Ｖｓに相当する値までしか達しない。すなわち従来と比べて立ち上がりの遅い駆動波形となってしまう。
【００３６】
これに対して、本発明では、設定電位ｖ３を接地ライン５２との電位差が点灯維持電圧Ｖｓより大きくなるように設定するので（例示は２倍）、立ち上がりの速い駆動波形となる。また、キャパシタＣ１のキャパシタンスが１．５×Ｃｘｙであるので、キャパシタＣ１から静電容量Ｃｘｙへの充電に際して端子ｐ２の電位はＶｓ／２に相当する分だけ下がって１．５×Ｖｓに相当する値になる。したがって、Ｖｓに相当する電位よりも高い電位に向けての電圧変化であり電圧Ｖｓにはより速い時間で到達できる。１．５×Ｖｓへ向けて点ｐ３の電位は上昇し、１．１×τの経過時点で点ｐ３の電位がＶｓまで達する。さらに本発明では、点ｐ３の電位がＶｓに達するタイミングに合わせてスイッチング素子Ｑ３のオフとスイッチング素子Ｑ１のオンとを行う。スイッチング素子Ｑ３をオフにすると端子ｐ１はフローテイングとなる。このときキャパシタＣ１にはまだ電荷が残っているので、端子ｐ１の電位は端子ｐ２に対しＶｓ／２分だけ低い値（−Ｖｓ／２）になる。このとき、スイッチング素子Ｑ１をオンにすることで、点ｐ３の電位をＶｓに相当する値に保持する。点ｐ３の電位が所定の放電開始電圧に達してから時間Ｔｄだけ遅れて主電極間でガス放電が起こる。発光電流は電源ライン５１から供給される。
【００３７】
ガス放電が起こった後、スイッチング素子Ｑ１をオフし、続いてスイッチング素子Ｑ４をオンすると端子ｐ１の電位はｖ３（−２Ｖｓ）に固定され、端子ｐ２の電位も同時に２Ｖｓ−Ｖｓ／２だけ降下して−Ｖｓ／２に達する。このとき、静電容量ＣｘｙからインピーダンスＺ１を経由して、キャパシタＣ１に電流が放出され、点ｐ３の電位は−Ｖｓ／２に向けて降下する。
【００３８】
上述の立ち上がりと同様に立ち下がり時間は１．１×τである。点ｐ３の電位が接地電位に達した時点でスイッチング素子Ｑ２をオンして点ｐ３を接地電位に固定する。点ｐ３が接地電位に達した時点において、静電容量Ｃｘｙに充電されていた電荷は全てキャパシタＣ１に回収されていることになる。
【００３９】
以上の動作において、Ｃ１≫Ｃｘｙの場合には、静電容量Ｃｘｙの充電はより高速に行えるが、充電に費やした電荷を回収するときには、キャパシタＣ１の端子間電圧が２Ｖｓのままであり、端子ｐ２の電位は接地電位になるため、静電容量ＣｘｙからキャパシタＣ１への電荷放出は遅くなる。このため本発明ではキャパシタＣ１のキャパシタンスは静電容量Ｃｘｙよりも大きくかつ、近い値に選定する。なお、Ｙ共通ドライバ８７については、Ｘ共通ドライバ８５と位相が１８０度ずれたタイミングでスイッチング素子Ｑ１〜Ｑ４のオンオフが行われる。
【００４０】
図７は本発明に係る回路構成の第２例を示す図である。
例示のＸ共通ドライバ８５ｂの基本構成は、上述した図５のＸ共通ドライバ８５と同様であり、電力回収回路の構成に差異がある。Ｘ共通ドライバ８５ｂの電力回収回路１５０ｂは、キャパシタＣ１に電荷を充電するためスイッチング素子Ｑ５及び逆流防止用ダイオードＤ５を有している。スイッチング素子Ｑ５はキャパシタＣ１の端子ｐ２と設定電位ｖ４の電源端子との間の電流路を開閉する。
【００４１】
図８は図７に対応した駆動のタイミングを示す波形図である。
図８においても図５，図６の例と同様に、設定電位ｖ２を接地電位とし、設定電位ｖ３を−２Ｖｓに相当する値とし、キャパシタＣ１のキャパシタンスを１．５×Ｃｘｙとする。また、設定電位ｖ４を接地電位とする。
【００４２】
まず、スイッチング素子Ｑ２，Ｑ４がオンであり、キャパシタＣ１には十分な電荷が蓄積されてキャパシタＣ１の端子間電圧が２Ｖｓになっている状態を想定する。図６で説明したとおり、キャパシタＣ１から静電容量Ｃｘｙへの電荷の充電と、静電容量ＣｘｙからキャパシタＣ１への電荷放出（回収）を行う。その電荷移動において、実際にはインピーダンスＺ１などで電流が消費され、キャパシタＣ１から充電のために流れ出て行った電荷量よりも回収される電荷量が少なくなる。すなわち、スイッチング素子Ｑ４をオンにしたとき、静電容量ＣｘｙからキャパシタＣｌへ電荷が回収された後、点ｐ３の電位は接地電位よりもＶｄだけ低い電位になる。そこで、本例では、スイッチング素子Ｑ４をオンにした後、点ｐ３の電位が接地電位に達するタイミングにおいて、スイッチング素子Ｑ５をオンすることによって、設定電位ｖ４（０ボルト）の電源端子から電流を供給し、消費された電流分を補充して点ｐ３の電位をＶｄだけ上昇させ接地電位になるようにする。
【００４３】
図９は本発明に係る回路構成の第３例を示す図である。
図９の例は、図５の電力回収回路１５０をアドレスドライバ８９に適用したものである。アドレスドライバ８９では、データ処理回路８３（図１参照）からのサブフィールドデータＤｓｆ及び制御信号に従ってデータコントロール回路８９１がスイッチング素子Ｑｉ１，Ｑｉ２（ｉ＝１〜ｍ）をオンオフ制御し、それによってアドレス電極Ａｉがアドレス電圧Ｖａに相当する電位ｖ１又は接地電位に制御される。なお、データコントロール回路８９１及びスイッチング素子Ｑｉ１，Ｑｉ２はアドレスドライバＬＳＩとして集積化されている。
【００４４】
図１０は図９に対応した駆動のタイミングを示す波形図である。
この例では、アドレス電極Ａ１，Ａ２に０または１のデータが入力され、その他のアドレス電極Ａ３〜Ａｍは０固定とする。アドレス電極Ａ１とアドレス電極Ａ２のデータが異なるときのみ電極間容量（セル容量）Ｃａａが発生する。
【００４５】
図９においても図５、図７で示したと同様に、回路配線、電極パターンで決まるインピーダンスＺ２が電流経路中に存在する。電源側から見た場合、このインピーダンスＺ２も静電容量Ｃａａと同様に表示内容（入力データ）によって変化し、静電容量Ｃａａが発生する電極にのみインピーダンスＺ２が発生するという関係となる。
【００４６】
図１０のようにサブフィールドデータＤｓｆが入力され、Ａ１＝Ａ２＝０からＡ１＝１，Ａ２＝０へと変化する場合、アドレスドライバＬＳＩのスイッチング素子Ｑ１１がオンすると同時に電力回収回路１５０のスイッチング素子Ｑ２を一時的にオンする。また、Ａ１＝０，Ａ２＝０へと変化する前にスイッチング素子Ｑ３を一時的にオンする。上述の動作と同様に、キャパシタＣ１からアドレス電極Ａ１，Ａ２間の静電容量Ｃａａへの充電によりアドレス電極Ａ１は電位ｖ１になり、静電容量ＣａａからキャパシタＣ１へ電荷放出により接地電位に戻る。
【００４７】
スイッチング素子Ｑｉ１，Ｑｉ２が例えばＦＥＴの場合、逆方向の寄生ダイオードを内臓しているため、スイッチング素子Ｑ３をオンしたときスイッチング素子Ｑ１１がオフであっても、静電容量Ｃａａからアドレス電極Ａ１及びこの寄生ダイオード経由でキャパシタＣ１へ電荷を戻すことができる。次のタイミングでアドレス電極Ａ１，Ａ２がともに０となる時は、静電容量Ｃａａは発生しないので電流の移動は無い。さらにＡ１＝０，Ａ２＝１となる時は、同様に容量充放電電流が流れる。ここで放電電流は電位ｖ１の電源から供給される。
【００４８】
図１１は本発明に係る回路構成の第４例を示す図である。
図１１の例は、図７の電力回収回路１５０ｂをアドレスドライバ８９ｂに適用し、ダイオードＤ１，Ｄ２の間にダイオードＤ３，Ｄ４を設けたものである。
【００４９】
上述のようにスイッチング素子Ｑｉ１，Ｑｉ２の寄生ダイオードを電流路に利用した場合、リカバリータイム（応答速度）が遅いので、この寄生ダイオード経由でキャパシタＣ１へ電荷を戻そうとしても、所定時間内に電荷を十分回収できない。そこで、本発明では、接地ライン（ＧＮＤ）へ直接接続せずにアドレスドライバＬＳＩの接地側電源端子（ＶＤＬ）をスイッチング素子Ｑ２経由で接地ラインへ接続し、スイッチング素子Ｑ２がオフのとき、接地側電源端子を経由して静電容量ＣａａからキャパシタＣ１へ電荷を戻す構成とした。
【００５０】
図１２は図１１に対応した駆動のタイミングを示す波形図である。
図１２において、スイッチング素子Ｑ３，Ｑ４，Ｑ１の制御の位相をスイッチング素子Ｑｉ１，Ｑｉ２の位相に対し時間Ｔｄ２だけ遅らせる。これによりアドレス電極Ａ１，Ａ２の波形も時間Ｔｄ２だけ遅れることになる。図中の時間Ｔｄ２の期間でスイッチング素子Ｑ１２とスイッチング素子Ｑ４が同時にオンとなっており、静電容量Ｃａａのから接地側電源端子経由でキャパシタＣ１へ電荷を回収することができる。
【００５１】
図１３は本発明に係る回路構成の第５例を示す図である。
図１３の例は、図７の電力回収回路１５０ｂとスキャンドライバ８６との接続例である。アドレス期間ＴＡにおいて、シフトレジスタ回路８７１はスイッチング素子Ｑｊ１，Ｑｊ２（ｊ＝１〜ｎ）を制御して主電極Ｙｊを順に電源ＶＤＨに接続する。サステイン期間ＴＳにおいて、シフトレジスタ回路８７１はスイッチング素子Ｑｊ１，Ｑｊ２をオフし、主電極Ｙｊをアドレッシング用の電源から切り離す。キャパシタＣ１の一方の端子ｐ２は、ダイオードＤ３，Ｄ４及びダイオードＤｊ１，Ｄｊ２によって双方向の電荷移動が可能に各主電極Ｙｊと接続されている。
【００５２】
図１４は本発明に係る回路構成の第６例を示す図である。
アドレス電極Ａ１〜Ａｍを複数のグループに分け、グループ毎にアドレスドライバＬＳＩと電力回収回路１５０ｂ（又は１５０）を設けることができる。これによれば、電力回収回路１個当たりのアドレス電極間静電容量の和を小さくすることができ、容量充放電の速度を早めることができる。
【００５３】
以上の各例の他の実施形態としては、図５又は図７のＸ共通ドライバ及びＹ共通ドライバを持ち、図９又は図１１のアドレスドライバを有し、これらのドライバの制御のための波形ＲＯＭを有する駆動ユニットがある。
【００５４】
【発明の効果】
請求項１乃至請求項６の発明によれば、電力回収効率の安定化を図ることができるとともに、インダクタを用いずに高速に電極の電位を推移させることができる。さらに複数のセルに対する電圧印加のパターンに係わらず電力回収を行って消費電力を低減することができるので、例えばアドレッシングにおけるデータ電極間の静電容量についての電力回収を実現し、消費電力の大幅な低減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るプラズマ表示装置の構成図である。
【図２】ＰＤＰの内部構造を示す斜視図である。
【図３】フィールド構成と駆動シーケンスの概要とを示す図である。
【図４】点灯維持動作に係わる駆動回路構成の概略図である。
【図５】本発明に係る回路構成の第１例を示す図である。
【図６】図５に対応した駆動のタイミングを示す波形図である。
【図７】本発明に係る回路構成の第２例を示す図である。
【図８】図７に対応した駆動のタイミングを示す波形図である。
【図９】本発明に係る回路構成の第３例を示す図である。
【図１０】図９に対応した駆動のタイミングを示す波形図である。
【図１１】本発明に係る回路構成の第４例を示す図である。
【図１２】図１１に対応した駆動のタイミングを示す波形図である。
【図１３】本発明に係る回路構成の第５例を示す図である。
【図１４】本発明に係る回路構成の第６例を示す図である。
【図１５】従来の駆動装置の要部の回路図である。
【図１６】従来の駆動方法の信号波形図である。
【符号の説明】
１  ＰＤＰ（プラズマディスプレイパネル）
ＥＳ  画面
Ｃ  セル
Ｘ，Ｙ  主電極（維持電極）
Ａ  アドレス電極（データ電極）
Ｑ１，Ｑ２  スイッチング素子（開閉回路の構成要素）
Ｃ１  キャパシタ（電力回収用の容量素子）
ｐ２  第１端子
ｐ１  第２端子
ｖ３  電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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