(57)【特許請求の範囲】
【請求項１】
カラムデコーダ・イネーブルタイミングの制御方法において、
クロック信号に同期して活性化するデータ書込み信号とそれに続けてクロック信号に同期して活性化するデータ読出し信号との間における所定クロック数のギャップの有無を判断する段階と、
前記ギャップがある場合には、クロック信号をそのクロック信号の周期とは異なる第１時間遅延させたタイミング制御信号を発し、前記ギャップがない場合には、前記データ書込み信号が非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第２時間遅延させたタイミング制御信号を発する段階と、
前記タイミング制御信号に応じてカラムデコーダが活性化される段階と、
を含み、
前記第１時間は、前記第２時間よりも短いことを特徴とするカラムデコーダ・イネーブルタイミングの制御方法。
【請求項２】
前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、
前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階と、
をさらに含むことを特徴とする請求項１に記載のカラムデコーダ・イネーブルタイミングの制御方法。
【請求項３】
カラムデコーダ・イネーブルタイミングの制御方法において、
クロック信号に同期して活性化するデータ書込み信号を前記クロック信号の１周期分遅延させる段階と、
遅延されたデータ書込み信号とクロック信号に同期して活性化するデータ読出し信号とが同時に活性化されるか否かを判断する段階と、
前記判断結果に基づいて、同時に活性化されない場合では、前記クロック信号をそのクロック信号の周期とは異なる第１時間遅延させたタイミング制御信号を発し、同時に活性化される場合では、前記データ書込み信号が非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第２時間遅延させた前記タイミング制御信号を発する段階と、
前記タイミング制御信号に応じてカラムデコーダが活性化される段階と、
を含み、
前記第１時間は、前記第２時間よりも短いことを特徴とするカラムデコーダ・イネーブルタイミングの制御方法。
【請求項４】
前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、
前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階と、
をさらに含むことを特徴とする請求項３に記載のカラムデコーダ・イネーブルタイミングの制御方法。
【請求項５】
カラムデコーダ・イネーブルタイミングの制御方法において、
データ書込み信号がクロック信号に同期して非活性化された後でクロック信号の１周期経過後にデータ読出し信号がクロック信号に同期して活性化される場合では、前記クロック信号をそのクロック信号の周期とは異なる第１時間遅延させたタイミング制御信号を発し、前記データ書込み信号がクロック信号に同期して非活性化された後で前記クロック信号の１周期経過前にデータ読出し信号がクロック信号に同期して活性化される場合では、前記データ書込み信号が非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第２時間遅延させた前記タイミング制御信号を発する段階と、
前記タイミング制御信号に応じてカラムデコーダが活性化される段階と、
を含み、
前記第１時間は、前記第２時間よりも短いことを特徴とするカラムデコーダ・イネーブルタイミングの制御方法。
【請求項６】
前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、
前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階と、
をさらに含むことを特徴とする請求項５に記載のカラムデコーダ・イネーブルタイミングの制御方法。
【請求項７】
前記第２時間は前記データ入出力対を等化させるための時間より長いことを特徴とする請求項６に記載のカラムデコーダ・イネーブルタイミングの制御方法。
【請求項８】
カラムデコーダにおいて、
クロック信号に同期して活性化するデータ書込み信号とそれに続けてクロック信号に同期して活性化するデータ読出し信号との間に所定クロック数のギャップがある第１モードと、
前記データ書込み信号と前記データ読出し信号との間に所定クロック数のギャップのない第２モードと、
を有し、
前記第１モードでは、前記カラムデコーダは、受信されたクロック信号をそのクロック信号の周期とは異なる第１時間遅延させて発せられたタイミング制御信号に応じて活性化され、
前記第２モードでは、前記カラムデコーダは、前記データ書込み信号がクロック信号に同期して非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第２時間遅延させて発せられた前記タイミング制御信号に応じて活性化され、
前記第１時間は、前記第２時間よりも短いことを特徴とするカラムデコーダ。
【請求項９】
前記所定クロック数のギャップの長さは、クロック信号の１周期であることを特徴とする請求項８に記載のカラムデコーダ。
【請求項１０】
前記カラムデコーダは前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発することを特徴とする請求項８に記載のカラムデコーダ。
【請求項１１】
請求項８乃至請求項１０の何れか１項に記載のカラムデコーダと、
前記タイミング制御信号を発するタイミング制御信号発生回路と、
を備え、
前記タイミング制御信号発生回路は、クロック信号に同期して活性化するデータ書込み信号とそれに続けてクロック信号に同期して活性化するデータ読出し信号との間におけるギャップの有無により受信されたクロック信号を相異なる時間遅延させた前記タイミング制御信号を発することを特徴とする半導体メモリ装置。
【請求項１２】
前記ギャップのある場合では、前記タイミング制御信号発生回路は、前記クロック信号をそのクロック信号の周期とは異なる第１遅延時間遅延させた前記タイミング制御信号を発し、
前記ギャップのない場合では、前記タイミング制御信号発生回路は、前記データ書込み信号がクロック信号に同期して非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第２遅延時間させた前記タイミング制御信号を発し、
前記第１時間は、前記第２時間よりも短いことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
クロック信号及びデータ書込みイネーブル信号に応じて前記データ読出し信号または前記データ書込み信号を出力する命令レジスタをさらに備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
請求項８乃至請求項１０の何れか１項に記載のカラムデコーダと、
クロック信号に応じてデータ書込み信号を前記クロック信号の１周期分遅延させるための遅延回路と、
データ読出し信号と前記遅延回路の出力信号とを受信して制御信号を出力する第１制御回路と、
前記制御信号が活性化される場合では、受信された前記クロック信号をそのクロック信号の周期とは異なる第１時間遅延させた前記タイミング制御信号を発し、前記制御信号が非活性化される場合では、前記データ書込み信号が非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第２時間遅延させた前記タイミング制御信号を発する第２制御回路と、
を備え、
前記第１時間は、前記第２時間よりも短いことを特徴とする半導体メモリ装置。
【請求項１５】
前記遅延回路は前記クロック信号をクロック端子に入力して前記データ書込み信号を前記クロック信号の１周期分遅延させるためのＤフリップフロップであることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
クロック信号及びデータ書込みイネーブル信号に応じて前記データ読出し信号または前記データ書込み信号を出力する命令レジスタをさらに備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
請求項８乃至請求項１０の何れか１項に記載のカラムデコーダと、
命令信号に応じてデータ読出し信号またはデータ書込み信号を出力する命令レジスタと、
前記データ読出し信号またはデータ書込み信号に応じて前記クロック信号を第１時間または第２時間遅延させた前記タイミング制御信号を出力する遅延回路と、
クロック信号をクロック端子に入力して前記データ書込み信号を前記クロック信号の１周期分遅延させるＤフリップフロップと、
前記データ読出し信号と前記Ｄフリップフロップの出力信号とを受信して感知信号を出力する感知回路と、
前記感知信号が活性化されない場合では、前記クロック信号をそのクロック信号の周期とは異なる第１時間遅延させた前記タイミング制御信号を出力し、前記感知信号が活性化される場合では、前記データ書込み信号がクロック信号に同期して非活性化された直後に、前記クロック信号をそのクロック信号の周期とは異なる第２時間遅延させた前記タイミング制御信号を出力する出力回路と、
を備え、
前記第１時間は、前記第２時間よりも短いことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、さらに詳細にはデータ書込み命令信号とデータ読出し命令信号との間にギャップのある場合に、最大動作周波数を高められる方法及び装置に関する。
【０００２】
【従来の技術】
図１は従来のＤＲＡＭの概略的なデータ入出力回路１０を示す図である。図１の入出力回路１０は各ビットラインＢＬ０、／ＢＬ０、ＢＬ２、／ＢＬ２と各ワードラインＷＬ＿Ａ、ＷＬ＿Ｂとの交点に接続される多数のメモリセルＭＣ、感知増幅器Ｓ／Ａ、データ入出力ライン対ＩＯ、／ＩＯ、データ入出力ライン対ＩＯ、／ＩＯを等化させるための等化回路ＩＯＥＱ、データ入力バッファ１及びデータ出力バッファ３を備える。等化回路ＩＯＥＱは制御信号ｐＥＱに応じて活性化される。
【０００３】
図２は従来のカラム選択回路のブロック図を示す図である。カラム選択回路２０は命令レジスタ２１、論理和ゲート２３、遅延回路２５及びカラムデコーダ２７を備える。
【０００４】
命令レジスタ２１はクロック信号ＣＫ、チップ選択信号／ＣＳ（Chip Select signal）、ロウアドレスストローブ／ＲＡＳ（Row Address Strobe）、カラムアドレスストローブ／ＣＡＳ（Column Address Strobe）及び書込みイネーブル／ＷＥ（Write Enable）に応じて書込み命令信号ＷＲＩＴＥまたは読出し命令信号ＲＥＡＤを発し、この信号ＷＲＩＴＥ、ＲＥＡＤを論理和ゲート２３に出力する。「／」はアクティブロウを示す。
【０００５】
論理和ゲート２３は書込み命令信号ＷＲＩＴＥ及び読出し命令信号ＲＥＡＤを論理和演算してその結果を遅延回路２５に出力する。
【０００６】
遅延回路２５は論理和ゲート２３の出力信号に応じ、クロック信号ＣＫを所定時間ｔＤほど遅延させたタイミング制御信号ｐＣＤをカラムデコーダ２７に出力する。
【０００７】
カラムデコーダ２７はｎ個のカラムアドレスＡ０〜Ａ（ｎ−１）を受信してデコーディングし、２ｎ個のカラム選択信号線ＣＳＬ０〜ＣＳＬ２ｎ−１のうちから一本のカラム選択信号線を選択する。カラムデコーダ２７はタイミング制御信号ｐＣＤに応じてカラム選択信号線の活性化タイミングを制御する。
【０００８】
図１及び図２を参照してデータがメモリセルに書き込まれる場合を説明すると次の通りである。命令レジスタ２１が命令信号ＣＫ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥに応じてデータ書込み命令信号ＷＲＩＴＥを出力すれば、遅延回路２５は論理和ゲート２３の出力信号に応じ、クロック信号ＣＫを所定時間ｔＤほど遅延させたタイミング制御信号ｐＣＤをカラムデコーダ２７に出力する。
【０００９】
カラムデコーダ２７がタイミング制御信号ｐＣＤに応じてカラム選択信号線ＣＳＬ０を選択して活性化させると、入力データＤａｔａ−ｉｎは入力バッファ１、データ入出力対ＩＯ、／ＩＯ及びビットライン対ＢＬ０、／ＢＬ０を通じてメモリセルＭＣに書き込まれる。
【００１０】
一方、命令レジスタ２１が命令信号ＣＫ、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥに応じてデータ読出し命令信号ＲＥＡＤを出力し、遅延回路２５は論理和ゲート２３の出力信号に応じてクロック信号ＣＫを所定時間ｔＤほど遅延させたタイミング制御信号ｐＣＤをカラムデコーダ２７に出力する。
【００１１】
カラムデコーダ２７がタイミング制御信号ｐＣＤに応じてカラム選択信号線ＣＳＬ０を選択して活性化させると、メモリセルＭＣに保存されたデータはビットライン対ＢＬ、／ＢＬを通じて感知増幅器Ｓ／Ａに出力され、感知増幅器Ｓ／Ａは受信されたデータを増幅してデータ入出力対ＩＯ、／ＩＯ及び出力バッファ３を通じてデータＤａｔａ−ｏｕｔを出力する。
【００１２】
図３はデータ書込み命令信号とデータ読出し命令信号との間にギャップのない場合のデータ入出力タイミング図である。ギャップのない場合とは、データ書込み命令信号ＷＲＩＴＥが非活性化され、クロック信号の１周期ｔＣＫが経過しないうちにデータ読出し命令ＲＥＡＤが活性化される場合を意味する。
【００１３】
なお、ギャップのない場合は、データ書込み命令信号ＷＲＩＴＥがデータ読出し命令信号ＲＥＡＤによりインタラプトされる場合を含む。
【００１４】
図１〜３を参照すると、データＤ２３をメモリセルＭＣｓに書き込んだ後、データ入出力対ＩＯ、／ＩＯを等化せずにメモリセルＭＣｓに保存されたデータＱ０１を読み出す場合では、データ入出力対ＩＯ、／ＩＯに残っていたデータＤ２３がデータＱ０１を出力するビットラインに書き込まれるので、読み出そうとするデータＱ０１が消失する問題点がある。
【００１５】
従って、かかる問題点を防ぐために、遅延回路２５の遅延時間ｔＤはデータ入出力対ＩＯ、／ＩＯを等化させるために必要な等化時間ｔＥＱ以上に設定される。かかる等化時間ｔＥＱは図３のようにギャップのない書込み−読出し連続動作の場合に必要である。
【００１６】
図４はデータ書込み命令信号とデータ読出し命令信号との間に１クロック信号周期のギャップがある場合のデータ入出力タイミング図である。図４を参照すると、ギャップのある場合とは、データ書込み命令信号ＷＲＩＴＥが非活性化され、クロック信号の１周期時間ｔＣＫが経過した後でデータ読出し命令信号ＲＥＡＤが活性化される場合を意味する。従って、ギャップのある書込み−読出し連続動作は等化時間ｔＥＱを必要としない。
【００１７】
図１、図２及び図４を参照すると、クロック信号ＣＫがカラム選択回路２０に入力された後でカラム選択信号線ＣＳＬが活性化されるまでにかかる遅延時間をｔＤ及びカラム選択信号線ＣＳＬが活性化された時間からデータが出力されるまでにかかる遅延時間をｔＣＡとすると、ＣＬ（CAS Latency）が２クロック周期（２×ｔＣＫ）であるＳＤＲＡＭの最大動作周波数は数式１のように表される。
【００１８】
１／ＣＫ＝２／（ｔＤ＋ｔＣＡ）  …  （数式１）
ＣＬが２であるＳＤＲＡＭの最大動作周波数を高めるためには、ｔＣＡ及び／またはｔＤを減少させなければならない。この時、ｔＣＡが一定ならば、ＣＬが２であるＳＤＲＡＭの最大動作周波数を高めるためには、ｔＤは減少させなければならない。しかし、ｔＤは等化時間ｔＥＱ以上となるように制限される。
【００１９】
従って、図２の遅延回路２５の遅延時間ｔＤは一定なので、連続的なデータ書込み命令信号ＷＲＩＴＥとデータ読出し命令信号ＲＥＡＤとの間のギャップの有無に関係なくＣＬが２であるＳＤＲＡＭの最大動作周波数は数式１によって制限される。
【００２０】
従って、ギャップのある書込み−読出し連続動作を使用するユーザはＣＬが２であるＳＤＲＡＭの最大動作周波数を数式１により増やせないという問題点がある。
【００２１】
【発明が解決しようとする課題】
よって、本発明がなそうとする技術的な課題は、ギャップのある書込み−読出し連続動作を使用する場合に、半導体装置の最大動作周波数を高められる方法及び装置を提供することである。
【００２２】
【課題を解決するための手段】
従って、前記技術的課題を達成するためのカラムデコーダ・イネーブルタイミングの制御方法は、連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間に存在するギャップの有無を判断する段階と、受信された前記判断結果に基づいてクロック信号を相異なる時間遅延させたタイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを含むことを特徴とする。
【００２３】
前記タイミング制御信号を発する段階は、前記ギャップのある場合では、第１遅延時間を有する前記タイミング制御信号を発し、前記ギャップのない場合では、第２遅延時間を有する前記タイミング制御信号を発するのが望ましい。また、前記第１遅延時間は前記第２遅延時間より短いのが望ましい。
【００２４】
カラムデコーダ・イネーブルタイミングの制御方法は、前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階とをさらに備えるのが望ましい。
【００２５】
そして、カラムデコーダ・イネーブルタイミングの制御方法は、クロック信号に応じて入力されるデータ書込み命令信号を前記クロック信号の１周期分遅延させる段階と、遅延されたデータ書込み命令信号と現在入力されるデータ読出し命令信号とが同時に活性化されるか否かを判断する段階と、前記判断結果に基づいて、同時に活性化されない場合では、前記クロック信号を第１時間遅延させたタイミング制御信号を発し、同時に活性化される場合では、前記クロック信号を第２時間遅延させた前記タイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを含むことを特徴とする。前記第１時間は前記第２時間より短いのが望ましい。
【００２６】
前記カラムデコーダ・イネーブルタイミングの制御方法は、前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階とをさらに含むのが望ましい。
【００２７】
また、カラムデコーダ・イネーブルタイミングの制御方法は、データ書込み命令が非活性化された後でクロック信号の１周期経過後にデータ読出し命令が活性化される場合では、前記クロック信号を第１時間遅延させたタイミング制御信号を発し、前記データ書込み命令が非活性化された後で前記クロック信号の１周期経過前にデータ読出し命令が活性化される場合では、前記クロック信号を第２時間遅延させた前記タイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを含むことを特徴とする。
【００２８】
前記第１時間は前記第２時間より短く、前記カラムデコーダ・イネーブルタイミングの制御方法は、前記カラムデコーダが前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発する段階と、前記カラム選択信号に応じて前記アドレスに対応するビットライン対のデータをデータ入出力ライン対に出力する段階とをさらに含む。前記第２時間は前記データ入出力対を等化させるための時間より長いのが望ましい。
【００２９】
前記技術的課題を達成するためのカラムデコーダは、第１モードと、第２モードとを有し、前記第１モードでは、前記カラムデコーダは受信されたクロック信号を第１時間遅延させて発せられたタイミング制御信号に応じて活性化され、前記第２モードでは、前記カラムデコーダは前記クロック信号を第２時間遅延させて発せられた前記タイミング制御信号に応じて活性化されることを特徴とする。
【００３０】
前記第１モードは連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間にギャップのあるモードであり、前記第２モードは前記データ書込み命令信号と前記データ読出し命令信号との間にギャップのないモードであり、前記第１時間は前記第２時間より短いのが望ましい。
【００３１】
また、前記第１モードはデータ書込み命令が非活性化された後でクロック信号の１周期経過後にデータ読出し命令が活性化されるモードであり、前記第２モードは前記データ書込み命令が非活性化された後で前記クロック信号の１周期経過前にデータ読出し命令が活性化されるモードであるのが望ましい。
【００３２】
前記カラムデコーダは前記タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発するのが望ましい。
【００３３】
前記技術的課題を達成するための半導体メモリ装置は、タイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発するカラムデコーダと、前記タイミング制御信号を発するタイミング制御信号発生回路とを備え、前記タイミング制御信号発生回路は連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間に存在するギャップの有無により受信されたクロック信号を相異なる時間遅延させた前記タイミング制御信号を発することを特徴とする。
【００３４】
前記ギャップのある場合では、前記タイミング制御信号発生回路は前記クロック信号を第１遅延時間遅延させた前記タイミング制御信号を発し、前記ギャップのない場合では、前記タイミング制御信号発生回路は前記第１遅延時間より長い第２遅延時間を有する前記タイミング制御信号を発するのが望ましい。
【００３５】
そして、本発明の好適な実施の形態による半導体メモリ装置はタイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発するカラムデコーダと、前記タイミング制御信号を発するタイミング制御信号発生回路とを備え、前記タイミング制御信号発生回路はデータ書込み命令が非活性化された後でクロック信号のＮ周期経過後にデータ読出し命令が活性化される場合では、前記クロック信号を第１時間遅延させた前記タイミング制御信号を発し、前記データ書込み命令が非活性化された後で前記クロック信号のＮ周期経過前にデータ読出し命令が活性化される場合では、前記クロック信号を第２時間遅延させた前記タイミング制御信号を発することを特徴とする。また、前記第１時間は前記第２時間より短く、前記Ｎは１であるのが望ましい。
【００３６】
前記半導体メモリ装置はメモリセルのデータを入出力するためのビットライン対と、データ入出力ライン対とをさらに備え、前記ビットライン対のデータは前記カラム選択信号に応じて前記データ入出力ライン対に伝送されるのが望ましい。
【００３７】
さらに他の半導体メモリ装置はタイミング制御信号に応じて入力されるアドレスをデコーディングし、該デコーディング結果に対応するカラム選択信号を発するカラムデコーダと、クロック信号に応じてデータ書込み命令信号を前記クロック信号の１周期分遅延させるための遅延回路と、データ読出し命令信号と前記遅延回路の出力信号とを受信して制御信号を出力する第１制御回路と、前記制御信号が活性化される場合では、受信された前記クロック信号を第１時間遅延させた前記タイミング制御信号を発し、前記制御信号が非活性化される場合では、前記クロック信号を第２時間遅延させた前記タイミング制御信号を発する第２制御回路とを備えることを特徴とする。
【００３８】
【発明の実施の形態】
本発明と本発明の動作上のメリット及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００３９】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００４０】
図５は本発明の好適な実施の形態によるカラム選択回路のブロック図を示す。図５を参照すると、カラム選択回路５０はタイミング制御信号発生回路５１及びカラムデコーダ５３を備える。カラム選択回路５０は半導体メモリ装置またはその他の名称に使われうる。
【００４１】
タイミング制御信号発生回路５１はクロック信号ＣＫ、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、書込みイネーブル信号／ＷＥに応じてクロック信号ＣＫを所定時間遅延させたタイミング制御信号ｐＣＤをカラムデコーダ５３に出力する。
【００４２】
カラムデコーダ５３はタイミング制御信号ｐＣＤに応じ、入力されるアドレスをデコーディングし、カラム選択信号ＣＳＬ０〜ＣＳＬ２ｎ−１のうちからデコーディング結果に対応するカラム選択信号を活性化（例えば、「ハイ」）させる。
【００４３】
カラム選択信号はカラム選択信号線上の信号であるので、カラム選択信号はカラム選択信号線と同じ意味に使われうる。
【００４４】
タイミング制御信号発生回路５１は命令レジスタ５０１、第１論理ゲート５０３、第１遅延回路５０５、第２遅延回路５０７、第３遅延回路５０９、感知回路５１１、第２論理ゲート５１３、第３論理ゲート５１５、第４論理ゲート５１７及び第５論理ゲート５１９を備える。
【００４５】
本発明の好適な実施の形態では、感知回路５１１、第３論理ゲート５１５及び第４論理ゲート５１７をＡＮＤゲートで具現し、第１論理ゲート５０３及び第５論理ゲート５１９をＯＲゲートで具現したが、多様な変更が可能である。
【００４６】
命令レジスタ５０１はクロック信号ＣＫ、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、書込みイネーブル信号／ＷＥを受信し、各信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥの論理状態に応じてデータ書込み命令信号ＷＲＩＴＥまたはデータ読出し命令信号ＲＥＡＤを出力する。
【００４７】
第１論理ゲート５０３は命令レジスタ５０１から出力されるデータ書込み命令信号ＷＲＩＴＥ及びデータ読出し命令信号ＲＥＡＤを受信して論理和演算してその結果を第１遅延回路５０５に出力する。
【００４８】
第１遅延回路５０５は第１論理ゲート５０３の出力信号及びクロック信号ＣＫを受信してクロック信号ＣＫを所定時間ｔＤ１遅延させた第１遅延信号ｄ１ＣＫを第２遅延回路５０７及び第４論理ゲート５１７に出力する。
【００４９】
第２遅延回路５０７は第１遅延信号ｄ１ＣＫを受信して第１遅延信号ｄ１ＣＫを所定時間ｔＤ２遅延させた第２遅延信号ｄ２ＣＫを第３論理ゲート５１５に出力する。
【００５０】
第３遅延回路５０９はクロック信号ＣＫにクロックされ、データ書込み命令信号ＷＲＩＴＥをクロック信号ＣＫのＮ（Ｎは自然数）周期分遅延させた遅延データ書込み命令信号Ｄ＿ＷＲＩＴＥを感知回路５１１に出力する。本実施形態ではＮが１である場合を例に取って説明する。
【００５１】
第３遅延回路５０９がＤフリップフロップとして具現される場合では、データ書込み命令信号ＷＲＩＴＥはＤフリップフロップの入力端Ｄに入力され、入力されたデータ書込み命令信号ＷＲＩＴＥはクロック信号ＣＫに応じてＤフリップフロップの出力端Ｑを通じて感知回路５１１に伝送される。
【００５２】
遅延データ書込み命令信号Ｄ＿ＷＲＩＴＥはデータ書込み命令信号ＷＲＩＴＥより１周期分遅延された信号である。
【００５３】
感知回路５１１は遅延データ書込み命令信号Ｄ＿ＷＲＩＴＥとデータ読出し命令信号ＲＥＡＤとを受信して論理積演算し、その結果である感知信号ＷＩＲを第２論理ゲート５１３及び第３論理ゲート５１５に出力する。
【００５４】
すなわち、遅延データ書込み命令信号Ｄ＿ＷＲＩＴＥとデータ読出し命令信号ＲＥＡＤとが同時に活性化（例えば、論理「ハイ」）される場合では、感知回路５１１は活性化された感知信号ＷＩＲを第２論理ゲート５１３及び第３論理ゲート５１５に出力する。
【００５５】
すなわち、感知回路５１１は連続的に発せられるデータ書込み命令信号ＷＲＩＴＥとデータ読出し命令信号ＲＥＡＤとの間に存在するギャップの有無を判断する機能を果たす。
【００５６】
第２論理ゲート５１３はインバータより具現され、第２論理ゲート５１３は感知回路５１１の出力信号ＷＩＲを受信して反転させ、反転された感知信号／ＷＩＲを第４論理ゲート５１７に出力する。
【００５７】
第３論理ゲート５１５は第２遅延回路５０７の出力信号ｄ２ＣＫ及び感知回路５１１の出力信号ＷＩＲを受信して論理積演算し、その結果を第５論理ゲート５１９に出力する。
【００５８】
第４論理ゲート５１７は第１遅延回路５０５の出力信号ｄ１ＣＫ及び第２論理ゲート５１３の出力信号／ＷＩＲを受信し、論理積演算してその結果を第５論理ゲート５１９に出力する。
【００５９】
第５論理ゲート５１９は第３論理ゲート５１５の出力信号と第４論理ゲート５１７の出力信号とを受信して論理積演算し、その結果であるタイミング制御信号ｐＣＤをカラムデコーダ５３に出力する。
【００６０】
すなわち、第５論理ゲート５１９は感知信号ＷＩＲが活性化しているか否かにより第１遅延回路５０５の出力信号ｄ１ＣＫを出力するか、あるいは第２遅延回路５０７の出力信号ｄ２ＣＫを出力する。
【００６１】
従って、データ書込み命令信号ＷＲＩＴＥとデータ読出し命令信号ＲＥＡＤとの間に存在するギャップの有無により、第５論理ゲート５１９は受信されたクロック信号ＣＫを第１遅延時間ｔＤ１または第２遅延時間ｔＤ１＋ｔＤ２遅延させたタイミング制御信号ｐＣＤを発する。
【００６２】
回路素子５０５、５０７、５１３、５１５、５１７、５１９はタイミング制御信号ｐＣＤを発するタイミング制御信号発生回路を備える。
【００６３】
従って、タイミング制御信号発生回路５１はデータ書込み命令信号ＷＲＩＴＥが非活性化された後でクロック信号ＣＫのＮ（Ｎは自然数であり、本実施形態では、例えばＮは１である。）周期経過後にデータ読出し命令信号ＲＥＡＤが活性化される場合では、クロック信号ＣＫを第１時間ｔＤ１遅延させたタイミング制御信号ｐＣＤを発する。
【００６４】
また、前記データ書込み命令信号ＷＲＩＴＥが非活性化された後でクロック信号ＣＫのＮ周期経過前にデータ読出し命令信号ＲＥＡＤが活性化される場合では、クロック信号ＣＫを第２時間ｔＤ１＋ｔＤ２遅延させたタイミング制御信号ｐＣＤを発する。
【００６５】
カラムデコーダ５３はタイミング制御信号ｐＣＤに応じてｎ（ｎは自然数）のカラムアドレスＡ０〜Ａｎ−１を受信してデコーディングし、２ｎのカラム選択線ＣＳＬ０〜ＣＳＬ２ｎ−１のうちからデコーディング結果に対応する一本のカラム選択線を選択する。
【００６６】
すなわち、カラムデコーダ５３は連続的に発せられるデータ書込み命令信号ＷＲＩＴＥとデータ読出し命令信号ＲＥＡＤとの間にギャップのある場合（これを「第１モード」という）では、カラムデコーダ５０は受信されたクロック信号ＣＫを第１時間ｔＤ１遅延させて発せられたタイミング制御信号ｐＣＤに応じて活性化される。
【００６７】
また、カラムデコーダ５３は連続的に発せられるデータ書込み命令信号ＷＲＩＴＥとデータ読出し命令信号ＲＥＡＤとの間にギャップのない場合（これを「第２モード」という）では、カラムデコーダ５３は受信されたクロック信号ＣＫを第２時間ｔＤ１＋ｔＤ２遅延させて発せられたタイミング制御信号ｐＣＤに応じて活性化される。
【００６８】
本実施形態では、各回路素子５０１、５０３、５１１、５１３、５１５、５１７、及び５１９により生じる遅延は無視する。
【００６９】
図１及び図５を参照して本発明の好適な実施の形態によるカラム選択回路５０を備える半導体メモリ装置を説明すると次の通りである。
【００７０】
前記半導体メモリ装置はメモリセルＭＣのデータを入出力するためのビットライン対及びデータ入出力ライン対をさらに備え、前記ビットライン対のデータはカラムデコーダ５３の出力信号のカラム選択信号に応じて前記データ入出力ライン対に伝送される。
【００７１】
本発明の好適な実施の形態によるカラム選択回路５０を備える半導体メモリ装置のデータ入出力回路は図１のデータ入出力回路１０と同一なので、本発明の好適な実施の形態によるカラム選択回路５０を備える半導体メモリ装置のデータ入出力回路は図１のデータ入出力回路１０を引用して説明する。
【００７２】
よって、本発明の好適な実施の形態によるカラム選択回路５０を備える半導体メモリ装置は制限されるものではない。
【００７３】
カラム選択信号（またはカラム選択信号線）ＣＳＬ０がカラムデコーダにより選択されて活性化される場合を説明すると次の通りである。
【００７４】
選択されたカラム選択信号ＣＳＬ０は所定のスイッチをターンオンさせ、ビットライン対ＢＬ０、／ＢＬ０とデータ入出力線対ＩＯ、／ＩＯを電気的に接続させる。
【００７５】
従って、メモリセルＭＣに保存されたデータはビットライン対ＢＬ０、／ＢＬ０、感知増幅器Ｓ／Ａ、データ入出力線対ＩＯ、／ＩＯ及び出力バッファ３を通じて外部に出力される。
【００７６】
また、外部から入力されるデータは入力バッファ１、データ入出力線対ＩＯ、／ＩＯ及びビットライン対ＢＬ０、／ＢＬ０を通じてメモリセルＭＣに保存される。
【００７７】
図６は本実施形態によるデータ書込み命令信号とデータ読出し命令信号との間にギャップがない場合のデータ入出力タイミング図である。データＤ０〜Ｄ３は入力データを示し、データＱ０〜Ｑ３は出力データを示す。
【００７８】
データＤ０１はデータ入出力ライン上ＩＯのデータＤ０、Ｄ１、またはデータ入出力ライン上ＩＯのデータＤ０、Ｄ１をメモリセルに書き込むためのカラム選択信号を示す。
【００７９】
データＱ０１はデータ入出力ライン上ＩＯのデータＱ０、Ｑ１、またはデータ入出力ライン上ＩＯのデータＱ０、Ｑ１を読み出すためのカラム選択信号を示す。
【００８０】
図５及び図６を参照すると、命令レジスタ５０１はハイからローに遷移する各信号／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥに応じてデータ書込み命令信号ＷＲＩＴＥを発して出力する。
【００８１】
遅延回路５０９はクロック信号ＣＫに応じてデータ書込み命令ＷＲＩＴＥを受信して１クロック周期ｔＣＫ分遅延させて遅延データ書込み命令Ｄ＿ＷＲＩＴＥを出力する。
【００８２】
この場合、感知回路５１１は活性化された遅延データ書込み命令Ｄ＿ＷＲＩＴＥと活性化されたデータ読出し命令ＲＥＡＤとを論理積演算して活性化された感知信号ＷＩＲを出力する。
【００８３】
活性化された感知信号ＷＩＲは遅延データ書込み命令Ｄ＿ＷＲＩＴＥとデータ読出し命令ＲＥＡＤとが同時にイネーブルされていることを示す。
【００８４】
すなわち、データ書込み命令ＷＲＩＴＥが非活性化された後、クロック信号の１周期ｔＣＫ経過前にデータ読出し命令信号ＲＥＡＤが活性化されるので、書込み−読出し動作はギャップなしに連続的に行われる。
【００８５】
従って、第３論理ゲート５１５は第１遅延回路５０５と第２遅延回路５０７とにより所定時間ｔＤ１＋ｔＤ２遅延されたクロック信号を第５論理ゲート５１９に出力するので、タイミング制御信号ｐＣＤはクロック信号ＣＫより所定時間ｔＤ１＋ｔＤ２遅延される。
【００８６】
そして、第２論理ゲート５１３は非活性化された反転感知信号／ＷＩＲを出力するので、第４論理ゲート５１７は非活性化される。
【００８７】
感知信号ＷＩＲが活性化される場合では、等化時間ｔＥＱが必要である。遅延時間ｔＤ１とｔＤ２との関係は数式２のように表現される。
【００８８】
ｔＤ＝ｔＥｑ＝（ｔＤ１＋ｔＤ２）  …  （数式２）
図７はデータ書込み命令信号とデータ読出し命令信号との間に１クロック信号周期のギャップがある場合のデータ入出力タイミング図である。
【００８９】
図５及び図７を参照すると、命令レジスタ５０１は各信号／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥに応じてデータ書込み命令信号ＷＲＩＴＥを出力する。
【００９０】
遅延回路５０９はクロック信号ＣＫに応じてデータ書込み命令ＷＲＩＴＥを受信して１クロック周期ｔＣＫ分遅延させて遅延データ書込み命令Ｄ＿ＷＲＩＴＥを出力する。
【００９１】
この場合、感知回路５１１は活性化された遅延データ書込み命令Ｄ＿ＷＲＩＴＥと非活性化されたデータ読出し命令ＲＥＡＤとを論理積演算して非活性化された感知信号ＷＩＲを出力する。
【００９２】
この場合、第３論理ゲート５１５は非活性化される。しかし、第２論理回路５１３は活性化された反転感知信号／ＷＩＲを出力する。
【００９３】
非活性化された感知信号ＷＩＲは遅延データ書込み命令Ｄ＿ＷＲＩＴＥとデータ読出し命令ＲＥＡＤとの間に１クロック信号周期ｔＣＫ以上のギャップがあることを意味する。
【００９４】
すなわち、データ書込み命令ＷＲＩＴＥが非活性化された後、クロック信号の１周期ｔＣＫ経過後にデータ読出し命令信号ＲＥＡＤが活性化されるので、書込み−読出し動作は１クロック信号周期ｔＣＫのギャップを有して連続的に行われる。
【００９５】
従って、第４論理ゲート５１５は第１遅延回路５０５により所定時間ｔＤ遅延された第１遅延信号ｄ１ＣＫと第２論理ゲート５１３の出力信号とを論理積演算し、その結果を第５論理ゲート５１９に出力する。従って、第５論理ゲート５１９はクロック信号ＣＫより所定時間ｔＤ１遅延されたタイミング制御信号ｐＣＤをカラムデコーダに出力する。
【００９６】
この場合、遅延時間ｔＤ１とｔＤ２との関係は数式３のように表現される。
【００９７】
ｔＤ２＝ｔＤ−ｔＤ１  …  （数式３）
よって、ＣＬが２クロック周期（２×ｔＣＫ）であるＳＤＲＡＭの最大動作周波数は数式４のように表現される。
【００９８】
１／ＣＫ＝２／（ｔＤ１＋ｔＣＡ）  …  （数式４）
よって、本発明の好適な実施の形態によるタイミング制御信号発生回路５１を備えるカラム選択回路５３、半導体メモリ装置または半導体メモリ装置の最大動作周波数は数式１にて表現される従来のカラム選択回路２０を備える半導体メモリ装置の最大動作周波数より高くなる。
【００９９】
図２及び図６を参照すると、本発明の好適な実施の形態によるカラム選択回路５０を備える半導体メモリ装置の最大動作周波数は従来のカラム選択回路２０を備える半導体メモリ装置の最大動作周波数と同じである。
【０１００】
図４及び図７を参照すると、本発明の好適な実施の形態によるカラム選択回路５０を備える半導体メモリ装置の最大動作周波数は数式１にて表現される従来のカラム選択回路２０を備える半導体メモリ装置の最大動作周波数より高い。
【０１０１】
本発明は図面に示された一実施形態を参考に説明されたが、それは例示的なものに過ぎず、当業者であればこれらによって多様な変形及び均等な他の実施形態が可能であるという点を理解できよう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるものである。
【０１０２】
【発明の効果】
前述の如く、本発明によるカラムデコーダ・イネーブルタイミングの制御方法は半導体メモリ装置の最大動作周波数を高める効果がある。
【０１０３】
本発明によるカラムデコーダ・イネーブルタイミング制御装置は最大動作周波数を高められる効果がある。
【図面の簡単な説明】
【図１】従来のＤＲＡＭの概略的なデータ入出力回路を示す。
【図２】従来のカラム選択回路のブロック図を示す。
【図３】データ書込み命令信号とデータ読出し命令信号との間にギャップがない場合のデータ入出力タイミング図である。
【図４】データ書込み命令信号とデータ読出し命令信号との間に１クロック信号周期のギャップがある場合のデータ入出力タイミング図である。
【図５】本発明の好適な実施の形態によるカラム選択回路のブロック図を示す。
【図６】本発明の好適な実施の形態によるデータ書込み命令信号とデータ読出し命令信号との間にギャップがない場合のデータ入出力タイミング図である。
【図７】データ書込み命令信号とデータ読出し命令信号との間に１クロック信号周期のギャップがある場合のデータ入出力タイミング図である。
【符号の説明】
５０  カラム選択回路
５１  タイミング制御信号発生回路
５０３  第１論理ゲート
５０９  第３遅延回路
５１１  感知回路
５１３  第２論理ゲート
５１５  第３論理ゲート
５１７  第４論理ゲート
５１９  第５論理ゲート
【図１】
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【図２】
0004307894.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0004307894.tif 000007
【図７】
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