(57)【特許請求の範囲】
【請求項１】
短チャネル・フェルミしきい値電界効果トランジスタであって、
第１の導電率型の半導体基板と、
該半導体基板内であってその表面側に存在し、前記基板表面より第１の深さ（Ｙ0＋Ｙf）に達する、第２の導電率型のタブ領域と、
前記基板表面より前記第１の深さを越えて広がり、かつ、前記タブ領域を前記基板表面と平行に横方向にも越えて広がる、前記タブ領域とは異なるドーピング濃度である、前記第２の導電率型の空間的に隔たったソース領域およびドレイン領域と、
前記空間的に隔たったソース領域およびドレイン領域の間にあり、前記基板表面より第２の深さ（Ｙf）に達する、前記タブ領域内にある前記第２の導電率型のチャネル領域と、ここで、該第２の深さは、前記第１の深さよりも小さいものであり、
前記空間的に隔たったソース領域およびドレイン領域の間にある、前記基板表面上のゲート絶縁層と、
前記ソース領域と前記ドレイン領域と前記ゲート絶縁層とにそれぞれ接触する、ソース電極とドレイン電極とゲート電極と、を備えており、
前記第１の深さ（Ｙ0＋Ｙf）は、前記ゲート電極こ対して前記電界効果トランジスタの閾値電圧が印加されると、前記第２の深さ（Ｙf）で、前記第２の導電率型のキャリアが前記チャネル領域内において前記ソース領域から前記ドレイン領域に流れるように選択されたものであり、
前記半導体基板は、温度Ｔ（ケルビン）において、固有のキャリア濃度ｎiおよび誘電率εsを有しており、
前記空間的に隔たったソース領域およびドレイン領域は、ドーピング濃度Ｎ+でドーピングされており、
前記チャネル領域は、有効チャネル長Ｌeffを有しており、
前記ゲート絶縁層は、膜厚Ｔoxおよび誘電率εiを有しており、
前記ゲート電極は、ドーピング濃度Ｎpolyにおいてドーピングされた前記第１の導電率型のポリシリコン層を含み、
前記第１の深さ（Ｙ0＋Ｙf）は、
0004338784.tif 000023
に等しいものであり、
ここで、Ｖg-sは、（ｋＴ／ｑ）・Ｌｎ（Ｎ+Ｎpoly／ｎi2）に等しい、前記ゲートおよび前記ソース電極の間の仕事関数の差であり、Ｖjffは、（ｋＴ／ｑ）・Ｌｎ（Ｎ+ｎi）に等しい、フェルミ電界効果型トランジスタの障壁電位であり、Ｖdは前記ドレイン電極に印加される電圧であり、ＬDはデバイ長であり、ｑは１．６×１０-19クーロンであり、ｋは１．３８×１０-23ジュール／ケルビン温度であることを特徴とする、短チャネル・フェルミしきい値電界効果トランジスタ。
【請求項２】
前記ゲート電極に対して前記電界効果トランジスタの閾値電圧以上の電圧が印加されると、前記第２の導電率型の前記キャリアが、前記第２の深さ（Ｙf）から前記基板表面に向かって広がりながら、前記チャネル領域において前記ソース領域から前記ドレイン領域に流れるように、前記第１の深さ（Ｙ0＋Ｙf）はさらに選択されている請求項１に記載の短チャネル・フェルミしきい値電界効果トランジスタ。
【請求項３】
前記第２の導電率型の前記キャリアが、前記チャネル内に反転層を形成することなく、前記基板表面の下にある前記チャネル領域内を前記ソース領域から前記ドレイン領域に流れるように、前記第１の深さ（Ｙ0＋Ｙf）は選択されている請求項１に記載の短チャネル・フェルミしきい値電界効果トランジスタ。
【請求項４】
前記トランジスタはさらに、該半導体基板内であってその表面側に前記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領域を備え、前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度においてドーピングされた前記第２の導電率型であることを特徴とする請求項１に記載の短チャネル・フェルミしきい値電界効果トランジスタ。
【請求項５】
前記トランジスタはさらに、該半導体基板内であってその表面側に前記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡張領域を備え、前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度においてドーピングされた前記第２の導電率型であることを特徴とする請求項４に記載の短チャネル・フェルミしきい値電界効果トランジスタ。
【発明の詳細な説明】
関連出願のクロス・リファレンス
本願は１９９４年１２月７日に提出された米国特許出願第０８／３５１，６４３号の一部継続出願である。米国特許出願第０８／３５１，６４３号はまた、現在、米国特許第５，３７４，８３６号となっている１９９３年２月２３日に提出された米国特許出願第０８／０３７，６３６号の一部継続出願である。また米国特許出願第０８／０３７，６３６号は、現在、米国特許第５，３６９，２９５号となっている１９９２年１１月１８日に提出された米国同時係属出願第０７／９７７，６８９号の一部継続出願である。そして米国出願第０７／９７７，６８９号は、現在、米国特許第５，１９４，９２３号となっている１９９２年１月２８日に提出された米国特許出願第０７／８２６，９３９号の継続出願である。これらの出願のすべての開示内容を、引用することにより、本明細書の内容の一部とする。
発明の分野
本発明は電界効果型トランジスタ（field effect transistor）、特に集積回路電界効果型トランジスタに関する。
発明の背景
電界効果型トランジスタ（ＦＥＴ）は、論理デバイス、メモリデバイス、およびマイクロプロセッサなどのような大規模集積回路（ＶＬＳＩ）や超大規模集積回路（ＵＬＳＩ）への適用における支配的な実用デバイスとなっている。その理由として、集積回路型ＦＥＴはその性質から高インピーダンス、高密度、低電力デバイスであるからである。多くの研究および開発活動では、ＦＥＴのスピードおよび集積密度を改善すること、そしてその電力消費を減少させることが焦点となっている。
高速かつ高性能の電界効果型トランジスタは、ともに「フェルミしきい値電界効果型トランジスタ（Fermi Threshold Field Effect Transistor）」と題されたＡ．Ｗ．バイナル（Albert W.Vinal）による米国特許第４，９８４，０４３号および第４，９９０，９７４号に開示されている。これらの特許はいずれも本発明の譲受人に譲渡されている。前記特許には、デバイスのしいき値電圧を半導体物質のフェルミ電位の２倍に設定することによって反転が必要とされない拡大モードで作動する金属酸化物電界効果型トランジスタ（ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor））が記述されている。当業者にはよく知られているように、フェルミ電位とは、半導体物質のエネルギー状態が一つの電子によって占拠される確率が１／２となるような電位として定義される。上記バイナルの特許明細書に記述されているように、しきい値電圧がフェルミ電位の２倍に設定されるとき、酸化物の厚さ、チャネル長、ドレイン電圧、および基板ドーピングに対する、しきい値電圧の依存性が消滅する。さらに、しきい値電圧がフェルミ電位の２倍に設定されるとき、酸化物とチャネルとの間の基板表面における垂直方向の電界が最小となり、実際には実質上ゼロとなる。その結果、チャネル内のキャリア移動性は最大となり、熱電子効果が大きく減少した高速デバイスが実現される。デバイス性能は実質上、デバイスの大きさには依存しない。
フェルミしきい値ＦＥＴはすでに知られているフェルミＦＥＴデバイスと比較して大きな改善であったにもかかわらず、フェルミＦＥＴの静電容量を低減させる必要が存在した。こうしたことから、ともに「ゲートおよび拡散容量の減少した、フェルミしきい値電界効果型トランジスタ（Fermi Threshold Field Effect Transistor With Reduced Gate and Difffusion Capacitance）」と題されたバイナル（Albert W.Vinal）氏による米国特許第５，１９４，９２３号および第５，３６９，２９５号において、伝導キャリアが、キャリアの伝導性を維持するために半導体表面において生成されるべき反転層が必要とされることなく、ゲート下の基板の所定の深さでチャネル内を流れることができる、フェルミＦＥＴが開示されている。したがって、チャネル電荷の平均的な深さではゲート静電容量の一部として基板の誘電率を含ませる必要がある。その結果、ゲート容量は実質的に減少する。
前記米国特許第５，１９４，９２３号および第５，３６９，２９５号に記述されているように、低静電容量フェルミＦＥＴは、所定の深さと、基板とは反対の導電率型でドレインおよびソースと同一の導電率型を有するフェルミ・タブ領域を使用することにより望ましく実現される。このフェルミ・タブは基板表面から所定の深さに達し、ドレインおよびソース拡散はフェルミ・タブ境界内のフェルミ・タブ内に形成される。このフェルミ・タブによって、ソース、ドレイン、チャネル、およびフェルミ・タブがすべて、異ったドーピング濃度でドーピングされた同一の導電率型を有する単接合トランジスタ（unijunction transistor）が形成される。このようにして低静電容量フェルミＦＥＴが提供される。フェルミ・タブを含む低静電容量フェルミＦＥＴをここでは「低容量フェルミＦＥＴ」または「タブＦＥＴ（Tub-FET）」と呼ぶことにする。
フェルミＦＥＴおよび低容量フェルミＦＥＴはすでに知られているＦＥＴデバイスと比較して大きな改善であるにもかかわらず、単位チャネル幅当たりの電流を増大させるためのさらなる必要性が存在する。当業者にはよく知られているように、より高い電流のフェルミＦＥＴデバイスによれば、大きな集積密度、そして（あるいは）論理回路、メモリ、マイクロプロセッサ、および他の集積回路デバイスにおけるもっと大きな速度が実現される。これに関して、「高電流フェルミＦＥＴ」と題された、バイナル（Albert W.Vinal）氏および本発明者への米国特許第５，３７４，８３６号には、フェルミ・タブ領域およびソース領域と同一の導電率型の、ソース領域に隣接するとともにドレイン領域と対向する、インジェクタ（injector）領域を含むフェルミＦＥＴが記述されている。このインジェクタ領域は、フェルミ・タブの比較的低いドーピング濃度とソースの比較的高いドーピング濃度との中間にあるドーピングレベルで好ましくドーピングされる。このインジェクタ領域によってチャネル内に注入されたキャリアの深さが制御されるとともに、チャネル内にキャリアをゲート下の所定の深さにまで注入することが強化される。米国特許第５，３７４，８３６号によるトランジスタをここでは「高電流フェルミＦＥＴ」と呼ぶことにする。
ソース・インジェクタ領域はソース領域を囲むソース・インジェクタ・タブ領域であることが好ましい。ドレイン・インジェクタ・タブ領域も提供することができる。ソース・インジェクタ領域に隣接するところからフェルミＦＥＴのゲート電極に隣接ところまで達するゲート側壁スペーサーも、ピンチオフ電圧を低下させ、かつ、フェルミＦＥＴの飽和電流を増大させるために提供することが可能である。基板と同一の導電率型にある底漏れ制御領域（bottom leakage control region）もまた提供することができる。
フェルミＦＥＴ、低容量フェルミＦＥＴ、および高電流フェルミＦＥＴはすでに知られているＦＥＴデバイスと比較して大きな改善であるにもかかわらず、低電圧での動作を改善するさらなる必要が存在する。当業者にはよく知られているように、現在のところ、一般的に５ボルト、３ボルト、１ボルト、あるいはそれ以下の電源電圧で動作する、低電力の携帯用かつ（ないし）バッテリ電源用デバイスに大きな関心が寄せられている。
ある与えられたチャネル長に対して、動作電圧を低下させれば横方向の電界が線形的にドロップする。非常に低い電圧では、横方向の電界があまりに低く、チャネル内のキャリアが飽和速度に達することが妨げられる。この結果、有効ドレイン電流が険しくドロップする。このドレイン電流のドロップによって、ある与えられたチャネルに対して使用可能な回路速度を得るための動作電圧の低下が効果的に制限される。
低電圧におけるタブＦＥＴの動作を改善するため、「定域タブ・フェルミしきい値電界効果型トランジスタおよびその製造方法（Contored-Tub Fermi-Threshold Field Effect Transistor and Method of Forming Same）」と題された本発明者による米国出願第０８／３５１，６４３号には、非一様なタブの深さを有する定域フェルミ・タブ領域を含むフェルミＦＥＴが記述されている。特に、フェルミ・タブはチャネル領域の下よりもソースおよび（ないし）ドレインの下の方が深くなっている。こうして、タブ基板間接合はチャネル領域の下よりもソースおよび（ないし）ドレインの下の方が深い。拡散容量はそれによって一様なタブ深さを有するフェルミ・タブと比較して減少し、その結果、高い飽和電流が低電圧において生成される。
特に、米国出願第０８／３５１，６４３号による定域タブ・フェルミしきい値電界効果型トランジスタは第１の導電率型の半導体基板と、半導体基板表面側のその半導体基板内に第２の導電率型の空間的に隔てられたソースおよびドレイン領域を有する。第２の導電率型のチャネル領域も、空間的に隔てられたソースおよびドレイン領域の間の半導体基板表面側のその半導体基板内に形成される。第２の導電率型のタブ領域も半導体基板表面側のその半導体基板内に含まれる。タブ領域は、基板表面より空間的に隔てられたソースおよびドレイン領域のすくなくとも一方の下に第１の所定の深さまで達し、基板表面よりチャネル領域の下に第２の所定の深さまで達する。第２の所定の深さは第１の所定の深さよりも小さい。ゲート絶縁層および、ソース、ドレインおよびゲート接触子（コンタクト）も含まれる。基板接触子も含ませることができる。
第２の所定の深さ、すなわちチャネルに隣接する定域タブの深さ、は前記米国特許第５，１９４，９２３号および第５，３６９，２９５号に定義されているようなフェルミＦＥＴ基準を満足することができるように選ばれる。特に、第２の所定の深さは、ゲート電極がアース電位にあるときに、チャネル底において基板表面に垂直な静電界がゼロになるように選ばれる。第２の所定の深さも、半導体基板のフェルミ電位の２倍となった電界効果型トランジスタのしきい値電圧を生成するように選ばれる。第１の所定の深さ、すなわちソースおよび（ないし）ドレインに隣接する定域タブの深さは、ソースおよび（ないし）ドレイン接触子にゼロのバイアスが印加された際に、ソースおよび（ないし）ドレイン下のタブ領域を空乏化するように好ましく選ばれる。
超小型電子技術の状態が進展したため、製作できる回線幅は実質的に１ミクロン未満にまで減少している。回線幅（linewidth）がこのように減少したことによって、現在の加工処理技術によれば、チャネル長が実質的に１ミクロン未満、一般的に１／２ミクロン未満であるところの「短チャネル」ＦＥＴが生み出されている。
米国特許第５，１９４，９２３号および米国特許第５，３６９，２９５号の低容量フェルミＦＥＴ、米国特許第５，３７４，８３６号の高電流フェルミＦＥＴ、および米国出願第０８／３５１，６４３号の定域タブ・フェルミＦＥＴは低電圧において高い性能を有する短チャネルＦＥＴを提供するために使用することが可能である。しかしながら、回線幅が減少するにつれ、処理上の制限（processing limitation）によってＦＥＴを製作する際に到達可能な大きさおよび電導性が制限されることがあることは当業者であれば認識できよう。このため、回線幅が減少した場合、処理状態によってはフェルミＦＥＴトランジスタを再最適化してこれらの処理制限に適応させることが要求されることもある。
発明の概要
以上の説明から、本発明の目的は、改良されたフェルミしきい値電界効果型トランジスタ（フェルミＦＥＴ）を提供することにある。
本発明の他の目的は、短い回線幅に係る処理制限に対して最適化されたフェルミＦＥＴを提供することにある。
本発明によるこれらの目的および他の目的は、フェルミ・タブをその深さ方向に越えて広がり、かつフェルミ・タブをその横方向にも越えて広がる、空間的に隔たったソース領域およびドレイン領域を有する、フェルミＦＥＴによって提供される。ソース領域およびドレイン領域がタブを越えて広がるために、基板との接合が形成され、電荷共有状態が生じる。この状態を補償するためには、基板のドーピングを増大させなければならない。ソース領域およびドレイン領域が非常に小さく離れているために、望ましくタブの深さが減る。この結果、ゲート電極がしきい値電位にあるときには、酸化物と基板との間の界面において基板に垂直な静電界に変化が生じる。典型的な長チャネル・フェルミＦＥＴトランジスタでは、この電界は基本的にゼロである。短チャネル・デバイスでは、この電界はＭＯＳＦＥＴトランジスタよりもかなり低いが、長チャネル・フェルミＦＥＴトランジスタよりはいくぶん高い。
特に、本発明による短チャネル・フェルミＦＥＴトランジスタは、第１の導電率型の半導体基板と、半導体基板表面側の基板内に存在し、基板表面より第１の深さまで達する、第２の導電率型のタブ領域とを有する。またこの短チャネル・フェルミＦＥＴトランジスタは、タブ領域内に存在する、第２の導電率型の空間的に隔たったソース領域およびドレイン領域も含む。この空間的に隔たったソース領域およびドレイン領域は基板表面より第１の深さを越えて広がり、さらに横方向に互いから離れて、タブ領域を越えて広がる。
空間的に隔たったソース領域およびドレイン領域の間のタブ領域内に存在し、基板表面より前記第１の深さよりも小さい第２の深さまで達する、第２の導電率型のチャネル領域も含まれる。第１および第２の深さの少なくとも一方は、ゲート電極がしきい値電位にあるときに、基板表面に垂直な静電界を、基板表面から第２の深さまでの間で最小化するように選ばれる。たとえば、従来のＭＯＳＦＥＴにおいて静電界が１０５Ｖ／ｃｍよりも大きいのに対して、短チャネル・フェルミＦＥＴでは１０４Ｖ／ｃｍの大きさの静電界を生成することが可能である。これとは対照的に、米国特許第５，１９４，９２３号および米国特許第５，３６９，２９５号によるタブＦＥＴは１０３Ｖ／ｃｍよりも小さい（またそれよりもかなり小さくなることがしばしば起こる）静電界を生成することができる。これは従来のＭＯＳＦＥＴに比較すれば基本的にゼロである。第１および第２の深さは、半導体基板のフェルミ電位の２倍となる電界効果型トランジスタのしきい値電圧を生成するように選ぶことができ、さらに、しきい値電圧がゲート電極に印加された際に、第２の導電率型のキャリアがチャネル内を、第２の深さで、ソース領域からドレイン領域まで流れるようにすることができ、また、しきい値電圧を越える電圧がゲート電極に印加された際には、チャネル内に反転層を生成させることなく、第２の深さから基板表面に向かって広がりながら流れることができるように選ぶこともできる。トランジスタはさらにゲート絶縁層と、ソース、ドレイン、およびゲート接触子も含む。基板接触子も含むことができる。
短チャネル・フェルミＦＥＴは、タブ領域が空間的に隔たったソース領域およびドレイン領域の間に広がり、そして基板表面より第１の深さまで達する、タブＦＥＴと見なすこともできる。そのソース領域およびドレイン領域は基板内に第１の深さを越えて広がる。
ソース領域およびドレイン領域がタブの深さを越えて広がるときには、電荷共有や他の短チャネル効果が発生し、サブスレショルドの傾きの低下やより高いドレイン漏れ電流をもたらす。これらの効果を減少させるため、タブの深さはタブの最大深さ以下に維持される。タブの最大深さは次式で与えられる。
0004338784.tif 000002
ここで、Ｖg-sはゲートおよびソース電極間の仕事関数の差、Ｌeffは有効チャネル長、ＬＤはデバイ長、Ｖdはドレイン電圧、ＶjffはフェルミＦＥＴの障壁電位、εsは基板の誘電率、εiはゲート絶縁層の誘電率、そしてＴOXはゲート絶縁層の厚さを表す。ゲートおよびソース電極間の仕事関数の差Ｖg-sはＶg-s＝（ｋＴ／ｑ）・Ｌｎ（Ｎ+Ｎpoly／ｎi2）で与えられる。ここでＮ＋はソースのドーピング濃度、Ｎpolyはポリシリコンゲートのドーピング濃度、ｎiはケルビン温度Ｔにおける基板の固有キャリア濃度、またｑ＝１．６×１０-19クーロン、ｋ＝１．３８×１０-23ジュール／ケルビン温度である。フェルミＦＥＴの障壁電位ＶjffはＶjff＝（ｋＴ／ｑ）・Ｌｎ（Ｎ+／ｎi）で与えられる。
短チャネル効果も、ソースおよびドレイン拡張領域を半導体基板表面側の基板内にソース領域およびドレイン領域にそれぞれ隣接するように、そしてチャネル内まで広がるように設けることによって減らすことができる。従来のＦＥＴで使用される「軽くドーピングされたドレイン」技術とは対照的に、ソースおよびドレイン拡張領域はソース領域およびドレイン領域それ自身とほぼ同じドーピング濃度でドーピングされた第２の導電率型である。ソースおよびドレイン拡張領域によって、電荷共有効果のためにドレイン電圧の感度が減少する。ソースおよびドレイン拡張領域を定域タブ・フェルミＦＥＴに使用して短チャネル効果を減らすこともできる。このため、このフェルミＦＥＴは特に小さな回線幅にとって適当である。
【図面の簡単な説明】
図１は米国特許出願第０８／０３７，６３６号によるＮチャネル高電流フェルミＦＥＴの断面図である。
図２Ａは米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェルミＦＥＴの第１の実施形態を示した断面図である。
図２Ｂは米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェルミＦＥＴの第２の実施形態を示した断面図である。
図３は米国特許出願第０８／０３７，６３６号によるＮチャネル定域タブ・フェルミＦＥＴの断面図である。
図４は本発明によるＮチャネル短チャネル・フェルミＦＥＴの断面図である。
図５は図４に示されたトランジスタにおける電荷共有状態を示した断面図である。
図６は本発明によるＮチャネル短チャネル・フェルミＦＥＴの第２の実施形態を示した断面図である。
図７は図４に示された短チャネル電界効果型トランジスタ内の、デバイスがオフ状態にあるときの電界を示した断面図である。
図８Ａおよび図８ＢはＮ+：Ｎ-間接合における理想化されたドーピング曲線とキャリア曲線をそれぞれグラフ的に示した図である。
図９はソース領域とフェルミ・タブとの間のタブＦＥＴのＮ＋：Ｎ−間接合をグラフ的に示した図である。
図１０から図１２はタブの深さと他のデバイス・パラメータとのさまざまな組み合わせについて、有効チャネル長に対する複合電界強度をグラフ的に示した図である。
図１３はさまざまなドレイン電圧ついて、タブの深さに対する複合障壁電界をグラフ的に示した図である。
図１４はゲート酸化物のさまざまな厚さついて、タブの深さに対する複合障壁電界をグラフ的に示した図である。
図１５はさまざまなドレイン電圧ついて、チャネル長に対するフェルミ・タブの最大深さをグラフ的に示した図である。
図１６は本発明による、ソースおよびドレイン拡張領域を含む定域タブ・フェルミＦＥＴの断面図である。
図１７Ａから図１７Ｄは中間製作ステップにおける図１６に示されたフェルミＦＥＴの断面図である。
詳細な説明
以下、図面を参照して本発明の好ましい実施の形態をより詳細に説明する。本発明は、しかしながら、多くの形態において実施することが可能であり、以下に記述される実施形態に限定されるものではない。むしろ、これらの実施形態は開示を周到かつ徹底したものとし、当業者に向けて本発明の範囲を十分に明らかにすべく提供されるものである。図面では、分かりやすくするために層や領域の厚さが誇張して描かれている。また、類似部分には一貫して同じ符号が付されている。
本発明による短チャネル・フェルミしきい値ＦＥＴを説明する前に、米国特許第５，１９４，９２３号および第５，３６９，２９５号による、ゲートおよび拡散容量の減少したフェルミしきい値ＦＥＴ（これは「低容量フェルミＦＥＴ」または「タブＦＥＴ」とも呼ばれる）が、米国特許第５，３７４，８３６号による高電流フェルミしきい値ＦＥＴとともに説明される。米国出願第０８／３５１，６４３号による定域タブ・フェルミＦＥＴもまた説明される。より完全な説明に関してはこれらの特許および出願を参照するとよい。また、それらの開示内容を本明細書の内容の一部とする。本発明による短チャネル・フェルミしきい値ＦＥＴに関してはその後に説明される。
（ゲートおよび拡散容量の減少したフェルミＦＥＴ）
ここではフェルミ・タブを含む低容量フェルミＦＥＴを概観する。それ以上の詳細については米国特許第５，１９４，９２３号および第５，３６９，２９５号を参照することにする。
従来のＭＯＳＦＥＴデバイスにはキャリア伝導性を維持するために半導体表面に生成される反転層が必要とされる。この反転層の深さは一般的に１００Å以下である。こうした環境のもと、ゲート容量は基本的にその厚さで分割されたゲート絶縁層の誘電率である。換言すれば、チャネル電荷は表面にあまりに近いので、基板の誘電体特性の効果はゲート容量を決定するのに重要ではない。
もし伝導キャリアがゲート下のチャネル領域内に閉じ込められるならば、ゲート容量は減少することが可能である。このときチャネル電荷の平均的深さにはゲート容量を計算するための基板の誘電率が含まれる必要がある。一般的に、低容量フェルミＦＥＴのゲート容量は次式によって与えられる。
0004338784.tif 000003
ここでＹfはフェルミ・チャネルと呼ばれる伝導チャネルの深さ、εsは基板の誘電率、そしてβは表面下のフェルミ・チャネル内を流れる電荷の平均的深さを決定する因子である。βはソースからチャネルに注入されたキャリアの深さに対する依存性に依存する。低容量フェルミＦＥＴでは、β〜２である。ＴOXはゲート酸化物層の厚さ、εiはその誘電率である。
低容量フェルミＦＥＴには所定の深さを有するフェルミ・タブ領域が含まれる。このフェルミ・タブ領域は基板の導電率型とは反対かつドレインおよびソースの導電率型と同一の導電率型を有する。フェルミ・タブは基板表面より所定の深さまで下方に広がり、ドレインおよびソース拡散はこのフェルミ・タブ境界内部のフェルミ・タブ領域内に形成される。フェルミ・タブの好ましい深さはフェルミ・チャネルの深さＹfと空乏の深さＹoとの和である。所定の深さＹfと幅Ｚを有するフェルミ・チャネル領域はソースおよびドレイン拡散の間に広がる。フェルミ・チャネルの導電率はゲート電極に印加される電圧によって制御される。
ゲート容量はフェルミ・チャネルの深さと、フェルミ・チャネル内におけるキャリア分布によって主に決定され、ゲート酸化物層の厚さには比較的依存しない。拡散容量は［フェルミ・タブの深さと基板内における空乏の深さＹoとの和］と拡散Ｘdの深さとの間の差に反比例的に依存する。拡散の深さはフェルミ・タブの深さＹＴ未満であることが好ましい。フェルミ・タブ領域のドーパント濃度はフェルミ・チャネルの深さがＭＯＳＦＥＴ内の反転層の深さの３倍より大きくなることができるように選択することが好ましい。
よって、低容量フェルミＦＥＴには第１の表面を有する第１の導電率型の半導体基板と、第１の表面側の基板内に第２の導電率型のフェルミ・タブ領域と、第１の表面側のフェルミ・タブ内に第２の導電率型の空間的に隔てられたソース領域およびドレイン領域と、空間的に隔てられたソース領域およびドレイン領域の間の第１の表面側のフェルミ・タブ領域内に第２の導電率型のチャネルが含まれる。チャネルは第１の表面より第１の所定の深さ（Ｙf）まで達し、タブ領域はチャネルより第２の所定の深さ（Ｙo）まで達する。ゲート絶縁層は空間的に隔てられたソース領域およびドレイン領域の間の第１の表面側の基板上に与えられる。ソース、ドレイン、およびゲート電極はソース領域およびドレイン領域とゲート絶縁層をそれぞれ電気的に接触させるために与えられる。
少なくとも第１および第２の所定の深さは、ゲート電極に電界効果型トランジスタのしいき値電圧を印加させた際に、第１の深さにおいて第１の表面に垂直な静電場がゼロとなるように選ばれる。第１および第２の所定の深さは、ゲート電極に電界効果型トランジスタのしきい値電圧を越えた電圧が印加された際に、第２の導電率型のキャリアがチャネル内をソースからドレインに向かって、第１の所定の深さから第１の表面に向かって広がりながら流れることができるようにも選ばれる。キャリアはフェルミ・タブ領域内に反転層を形成することなく、第１の表面の真下をソースからドレインに向かって流れる。第１および第２の所定の深さは、ゲート絶縁層に隣接した基板表面において、基板接触子と基板との間の電圧とポリシリコンゲート電極とゲート電極との間の電圧との和に等しく逆の電圧を生み出すことができるようにも選ばれる。
基板がドーピング密度Ｎsでドーピングされ、かつ、ケルビン温度Ｔ度において固有キャリア濃度ｎiと誘電率εsとを有し、電界効果型トランジスタには電気的に基板を接触させるための基板接触子が含まれ、チャネルが基板表面から第１の所定の深さＹfまで達し、フェルミ・タブ領域がチャネルより第２の所定の深さＹｏまで達し、フェルミ・タブ領域がＮsのα因子倍で与えられるドーピング密度でドーピングされ、ゲート電極にはドーピング密度Ｎpでドーピングさた第１の電導率型のポリシリコン層が含まれるとすると、第１の所定の深さ（Ｙf）は次式に等しいものとなる。
0004338784.tif 000004
ここでｑは１．６×１０-19クーロン、Ｋは１．３８×１０-23ジュール／ケルビンである。また第２の所定の深さ（Ｙｏ）は次式に等しいものとなる。
0004338784.tif 000005
ここでφｓは２φf＋（ｋＴ／ｑ）・Ｌｎ（α）に等しく、φfは半導体基板のフェルミ電位である。
（高電流フェルミＦＥＴの構造）
図１には、米国特許第５，３７４，８３６号によるＮチャネル高電流フェルミＦＥＴが示されている。Ｐチャネル・フェルミＦＥＴはＮおよびＰ領域の電導率型を逆転させることによって得られることは当業者には明らかであろう。
図１に示されているように、高電流フェルミＦＥＴ２０は、第１の導電率型、ここではＰ型の、基板表面２１ａを含む半導体基板２１内で製作される。第２の導電率型、ここではＮ型、のフェルミ・タブ領域２２は基板表面２１ａ側の基板２１内に形成される。空間的に隔てられたソース領域およびドレイン領域２３、２４は、それぞれ第２の導電率型、ここではＮ型、を有し、基板表面２１ａ側のフェルミ・タブ領域２２内に形成される。このソース領域およびドレイン領域２３、２４を基板表面２１ａの溝（trench）内に形成することもできることは当業者には明らかであろう。
ゲート絶縁層２６はソース領域およびドレイン領域２３、２４の間の基板表面２１ａの基板２１上にそれぞれ形成される。当業者には明らかなように、ゲート絶縁層は一般的に二酸化シリコンである。しかしながら、窒化シリコンおよび他の絶縁体も使用可能である。
ゲート電極は基板２１とは反対側のゲート絶縁層２６上に形成される。ゲート電極は第１の導電率型、ここではＰ型、の多結晶体シリコン（ポリシリコン）からできたゲート電極であることが好ましい。導体ゲート電極層は一般的に金属ゲート電極層２９であって、ゲート絶縁層２６とは反対側のポリシリコンゲート電極２８上に形成される。ソース電極３１およびドレイン電極３２も、一般的に金属であって、ソース領域２３およびドレイン領域２４の上にそれぞれ形成される。
第１の導電率型、ここではＰ型、の基板接触子３３も図示されているようにフェルミ・タブ内またはタブ２２の外側のいずれかにおける基板内２１に形成される。図示されているように、基板接触子３３はドーピングされた第１の導電率型、ここではＰ型、であって、それには比較的重くドーピングされた３３ａと比較的軽くドーピングされた領域３３ｂが含まれる。基板電極３４によって基板への電気的な接触が実現される。
これまでに図１に関して説明された構造は米国特許第５，１９４，９２３号および第５，３６９，２９５号による低容量フェルミＦＥＴに対応するものである。これらの出願にすでに説明されているように、チャネル３６はソース領域およびドレイン領域２３、２４の間に生成される。図１中でＹfと記されたチャネルの表面２１ａからの深さと、図１中でＹoと記されたチャネル底からフェルミ・タブ２２の底までの深さは、基板２１とタブ領域２２とポリシリコンゲート電極２８とのドーピングレベルとともに、前記式２および式３の関係を使用して高性能の低容量電界効果型トランジスタを与えることができるように選ばれる。
また図１には、第２の導電率型、ここではＮ型、のソース・インジェクタ領域３７ａがソース領域２３に隣接するとともにドレイン領域と対向するように与えられている。ソース・インジェクタ領域によって、キャリアがチャネル３６に注入される深さを制御することにより高電流フェルミＦＥＴが与えられる。ソース・インジェクタ領域３７ａはソース領域２３とドレイン領域２４との間にのみ広がることができる。図１に示されているように、ソース・インジェクタ領域はソース領域２３を囲んでソース・インジェクタ・タブ領域３７を形成することができるようにすることが好ましい。またソース領域２３を、その側面と底面の上をソース・インジェクタ・タブ領域３７で完全に取り囲むことができる。あるいはまた、ソース領域２３をその側面上でソース・インジェクタ・タブ領域３７で取り囲み、底ではソース・インジェクタ・タブ領域３７から突き出るようにすることもできる。あるいはさらにまた、ソース・インジェクタ領域３７ａを基板２１内で、フェルミ・タブ２２と基板２１との接合部にまで広げることもできる。ドレイン・インジェクタ領域３８ａ、好ましくはドレイン領域２４を囲むドレイン・インジェクタ・タブ領域３８も与えることが好ましい。
ソース・インジェクタ領域３７ａおよびドレイン・インジェクタ領域３８ａ、またはソース・インジェクタ・タブ領域３７およびドレイン・インジェクタ・タブ領域３８は、フェルミ・タブ２２の比較的低いドーピングレベルとソース２３およびドレイン２４の比較高いドーピングレベルの中間にあるドーピングレベルでドーピングされた第２の導電率型、ここではＮ型、であることが好ましい。このために、図１に示されているように、フェルミ・タブ２２はＮで記され、ソースおよびドレイン・インジェクタ領域３７、３８はＮ＋で記され、ソース領域およびドレイン領域２３、２４はＮ＋＋で記される。接合型トランジスタはこうして形成される。
高電流フェルミＦＥＴによって現状のＦＥＴの約４倍もの駆動電流が与えられる。ゲート容量は従来のＦＥＴデバイスの約半分である。ソース・インジェクタ・タブ領域３７のドーピング濃度によってチャネル領域３６に注入されるキャリアの深さが、一般的に１０００Åにまで制御される。ソース・インジェクタ・タブ領域３７のドーピング濃度は一般的に２Ｅ１８であり、注入された主たるキャリアの望ましい最大深さと少なくとも同程度の深さを好ましく持つ。あるいはまた、以下に記述されるように、ソース・インジェクタ・タブ領域３７はフェルミ・タブ領域２２と同程度の深さにまで達してサブスレショルド漏れ電流を最小化することができる。チャネル３６に注入されたキャリア濃度はドレインと対向するソース・インジェクタ領域３７ａのドーピング濃度を超えることはできないことが示される。ソース・インジェクタ領域３７ａのドレインと対向する部分の幅は一般的に０．０５〜０．１５μｍの範囲内にある。ソース領域およびドレイン領域２３、２４のドーピング濃度はそれぞれ、一般的に１Ｅ１９以上である。フェルミ・タブ２２の深さＹＴ＝（Ｙｆ＋Ｙｏ）はドーピング濃度が近似的に１．８Ｅ１６であれば近似的に２２００Åである。
図１に示されているように、高電流フェルミＦＥＴ２０は基板表面２１ａ上にゲート側壁スペーサ４１も含むことができ、これはソース・インジェクタ領域３７ａに隣接するところからポリシリコンゲート電極２８に隣接するところまで広がる。ゲート側壁スペーサ４１はドレイン・インジェクタ領域３８ａに隣接するところからポリシリコン・ゲート・インジェクタ領域２８に隣接するところまでも好ましく広がっている。特に、図１に示されているように、ゲート側壁スペーサ４１はポリシリコン・ゲート電極の側壁２８ａから広がり、ソースおよびドレイン・インジェクタ領域３７ａ、３８ａそれぞれの上に横たわる。ゲート側壁スペーサ４１はポリシリコン・ゲート電極２８を取り囲むようにすることが好ましい。また、以下詳細に説明されるように、ゲート絶縁層２６は基板表面２１ａ上でソース・インジェクタ領域３７ａおよびドレイン・インジェクタ領域３８ａ上に張り出し、ゲート側壁スペーサ４１もソース・インジェクタ領域３７およびドレイン・インジェクタ領域３８上に張り出すようにすることが好ましい。
ゲート側壁スペーサ４１によって以下に説明する仕方でフェルミＦＥＴ２０のピンチオフ電圧が下がるとともに飽和電流が増大する。ゲート側壁スペーサはゲート絶縁層２６の誘電率よりも大きな誘電率を有する絶縁体であることが好ましい。このため、たとえばゲート絶縁層２６が二酸化シリコンならば、ゲート側壁スペーサは窒化シリコンであることが好ましい。ゲート絶縁層２６が窒化シリコンであるならば、ゲート側壁スペーサは窒化シリコンの誘電率よりも大きな誘電率の絶縁体であることが好ましい。
図１に示されているように、ゲート側壁スペーサ４１はソース領域およびドレイン領域２３、２４それぞれの上に広がることもでき、ソースおよびドレイン電極３１、３２はそれぞれ、ゲート側壁スペーサ領域の拡張部内に形成することができる。従来の電界酸化物または他の絶縁体領域４２によってソース、ドレイン、および基板の接触子が分離される。ゲート側壁スペーサの外側表面４１ａは断面図において湾曲しているように図示されているが、三角形の断面積を生じさせる直線的な外部表面あるいは長方形の断面積を生じさせる直角的な外部表面などの、他の形状も使用することができることも当業者には理解できよう。
（低漏れ電流フェルミしきい値電界効果型トランジスタ）
ここでは図２Ａおよび図２Ｂを参照して、米国特許第５，３７４，８３６号による、短チャネルを有し、低漏れ電流を生み出すフェルミＦＥＴを説明する。これらのデバイスを、以下、「低漏れ電流フェルミＦＥＴ」と呼ぶことにする。図２Ａの低漏れ電流フェルミＦＥＴ５０には第１の導電率型、ここではＰ型、を有するとともに基板２１と比較して高い濃度でドーピングされた、底漏れ電流制御領域５１が含まれる。このため、図２ＡにはＰ＋と記されている。図２Ｂの低漏れ電流フェルミＦＥＴ６０には、フェルミ・タブ２２の深さにまで好ましく達する、拡張されたソースおよびドレイン・インジェクタ領域３７ａ、３８ａが含まれる。
図２Ａにおいて、底漏れ電流制御領域５１はソース領域およびドレイン領域２３、２４の対向する終端の延長部分の間を基板２１を横切って広がり、かつ、フェルミ・タブ２２の深さの上部からフェルミ・タブ２２の深さの下部に広がる。またそれはフェルミ・チャネル３６の下方、かつそれと一列に並ぶような位置にある。前記数式との関連に関して言えば、フェルミ・チャネル３６から底漏れ電流制御領域５１の上端までの深さはＹｏでラベル付けされている。図２ＡのフェルミＦＥＴの残りのは、チャネルがより短くなっているということを除けば、図１のものと同一である。図２Ａのデバイスの高電流特性を持たない低漏れ電流低容量の短チャネル・フェルミＦＥＴを提供するために、ゲート側壁スペーサ領域４１とともに、インジェクタ領域３７ａおよび３８ａと（または）インジェクタ・タブ３７および３８を省略することができることは当業者には理解できよう。
底漏れ電流制御領域５１によって短チャネル・フェルミＦＥＴにおけるドレイン誘導注入が最小化される。すなわち、これらのフェルミＦＥＴは、低い拡散空乏容量を維持しながら、近似的に０．５μｍのチャネル長を有する。たとえば、５ボルトでは、３Ｅ−１３Ａ以下に漏れ電流を維持できる。
底漏れ電流制御領域は式２および式３を使用して設計することができる。ここで図２Ａと図２Ｂに示されているように、Ｙｏはチャネルから底漏れ電流制御領域の上端部までの深さである。因子αは底漏れ電流制御領域５１のＰ＋ドーピングとフェルミ・タブ２２のＮドーピングとの間の比である。因子αは底漏れ電流制御領域内、すなわちゲート２８の下方で約０．１５に設定することが好ましい。ソース領域およびドレイン領域２３、２４の下では、因子αは拡散空乏容量を最小化するために１．０に設定する。換言すれば、基板２１とフェルミ・タブ２２のドーピング濃度はソース領域およびドレイン領域の下方ではほぼ等しい。従って、前記設計パラメータと０．５μｍのチャネル長に対して、底漏れ制御領域５１内のドーピング濃度は近似的に５Ｅ１７となり、５ボルトのドレインまたはソース拡散電位が与えられたタブ接合領域で部分的な空乏化を維持（サポート）するには十分な深さである。
図２Ｂにおいて、底漏れ制御の代替となる設計ではソース・インジェクタ領域３７ａとドレイン・インジェクタ領域３８ａの深さがフェルミ・タブの深さ（Ｙｆ＋Ｙｏ）まで達することが好ましい。図２Ｂに示されているように、ソース・インジェクタ・タブ３７およびドレイン・インジェクタ・タブ３８の全体的な深さはフェルミ・タブの深さまで達するのが好ましい。インジェクタ・タブ３７および３８の底とフェルミ・タブ２２の底との間の間隔距離はチャネル長の半分未満で、ゼロに近づくことが好ましい。これらの条件のもとでは、インジェクタ領域３７および３８は約１．５Ｅ１８／ｃｍ３のドーピング濃度を有する。基板接触子領域３３ｂの深さもフェルミ・タブの深さに近づくようにすることが好ましい。図２ＢのフェルミＦＥＴ６０の残りは、短チャネルが描かれていること以外は図１のものと同一である。
（定域タブ・フェルミしきい値電界効果型トランジスタ）
ここでは図３を参照して、米国出願第０８／０３７，６３６号による定域タブ・フェルミＦＥＴを説明する。Ｐチャネル・フェルミＦＥＴはＮおよびＰ領域の導電率型を逆転することによって得られることは当業者には理解できよう。図３に示されているように、定域タブ・フェルミＦＥＴ２０′は、図１の一様な深さを有するタブ２２ではなく定域タブ２２′が存在するということを除けば、図１の高電流フェルミＦＥＴ２０と同様である。インジェクタ・タブおよびインジェクタ・領域は存在するけれども図示されていない。
図３において、定域タブ２２´は、基板表面２１ａから空間的に隔てられたソース領域およびドレイン領域２３、２４の少なくとも一方の下方にそれぞれ第１の所定の深さＹ１まで達する。定域タブ２２´はまた、基板表面２１ａからチャネル領域３６の下方に第２の所定の深さＹ2まで達する。本発明によれば、定域タブ２２´を形成するのに、Ｙ２はＹ１とは異っており、またＹ1未満であることが好ましい。別の言い方をすれば、タブ２２´と基板２１との間の接合が、ソース領域およびドレイン領域２３と２４から離れるように、チャネル下のタブＦＥＴ基準によって指図される位置よりも下方に押し下げられ、ソースあるいはドレインの拡散容量が減少する。こうして定域タブ・フェルミＦＥＴが低電圧で動作することが可能となる。タブ２２´がソース領域２３またはドレイン領域２４のどちらかの下方に輪郭が描かれるだけだと、非対称的なデバイスが生み出されることは当業者には理解されよう。しかしながら、ソース領域およびドレイン領域の下方にタブの輪郭が描かれる対称的なデバイスが好ましく形成される。
第２の所定の深さＹ2は米国特許第５，１９４，９２３号と米国特許第５，３６９，２９５号による低容量フェルミＦＥＴ（タブＦＥＴ）の基準に基づいて決定される。これらの基準は深さＹfおよびＹoを決定し、それらが一緒になって第２の所定の深さＹ2を形成するものであって、すでに説明がなされている。
第１の所定の深さ（Ｙ1）は第２の所定の深さＹ2よりも大きくなるように選ばれる。第１の所定の深さも、ゼロ電圧がソース接触子３１とドレイン接触子３２にそれぞれ印加された際に、第１の所定の深さＹ１とソースおよび（ないし）ドレイン領域の間のタブ領域２２´が空乏化されるように選ばれるのが好ましい。かくして、Ｙnでラベル付けされた領域全体はゼロのソース・バイアスまたはドレイン・バイアスのもとで全体的に空乏化されるのが好ましい。この基準に基いて、Ｙ1が次式で決定される。
0004338784.tif 000006
ここでＮsubは基板２１のドーピング濃度、Ｎtubは定域タブ２２′のドーピング濃度である。
（短チャネルに関する考察）
図１から図３のフェルミＦＥＴの設計では、すべてのチャネル長に対する高電流かつ低漏れデバイスを生み出すための、フェルミＦＥＴトランジスタのアーキテクチュアの好ましい設計が説明された。これらのデバイスはすべての回線幅で好ましく使用される。しかしながら、デバイスが実質的に１ミクロン未満の回線幅に制限される際には、処理制限および結果として生じる電気的効果から、基本的なフェルミＦＥＴ基準をなお堅持しながらデバイスを最適化するためにデバイスのアーキテクチャに変更が必要とされる。たとえば、図１から図３に示されているように、ソース領域およびドレイン領域２３、２４はそれぞれ、フェルミ・タブ２２または２２´内にあり、フェルミ・タブは完全にソース領域およびドレイン領域を取り囲む。しかしながら、デバイスが１ミクロン未満のチャネル長に制限される際には、タブ２２の深さを、Ａ．Ｗ．バイナル（Albert W.Vinal）氏と本発明者による「制限されたタブ・フェルミＦＥＴ」と題された米国特許第５，３６７，１８６号によって予測された値よりも浅くする必要がある。またこの特許は本発明の譲受人に譲渡されており、その開示内容は本明細書の内容の一部とする。またソースにおけるドレイン誘導障壁低下の寄与が増大するために、タブはより浅く作らなければならない。
残念ながら、集積回路製造における現状では、タブの深さを減少させ、それに応じてソースおよびドレインがタブ内に存在し、完全にタブによって取り囲まれるようにソースおよびドレインの深さを減少させることは困難である。特に、ソースおよびドレインの深さは、ソースおよびドレインが形成された後の製造工程の余熱、使用されたドーパント種の拡散係数、そして（あるいは）拡散が生成または活性化される際に存在し、または形成される、拡散を強める結晶欠陥の量、などの他のものによって制限される。
これらの処理制限ゆえに、フェルミ・タブの深さはたまたまソースおよびドレインの深さに近づく。またフェルミ・タブの深さは、チャネル長が極めて短い、または拡散の深さが深い場合には、ソース領域およびドレイン領域よりも浅くなることも可能である。これらの処理条件を考慮に入れて、高性能に対するフェルミＦＥＴ基準をなお満足しつつ、本発明による短チャネル・フェルミＦＥＴが提供される。しかしながら、最大性能を維持するには、図１から図３のアーキテクチャを好ましく使用しなければならない。特に、小さな回線幅において最も高いデバイス性能を生み出すために、低い余熱、ゆっくり移動するドーパント、および（あるいは）他の処理技術を使用して、ソース領域およびドレイン領域が可能ならいつでも完全にタブ内に存在するように、取り囲みタブを生成する試みがなされなければならない。
（短チャネル・フェルミＦＥＴの設計）
図４は本発明による短チャネル・Ｎチャネル・フェルミＦＥＴ２０″を示した図である。Ｐ短チャネル・フェルミＦＥＴはＮおよびＰ領域の導電率型を逆転させることによって得られることは当業者には理解できよう。図４に示されているように、フェルミ・タブ２２″は基板表面２１ａより第１の深さ（Ｙｆ＋Ｙｏ）まで達する。空間的に隔てられたソース領域およびドレイン領域２３、２４はそれぞれ、領域２３ａと２４ａによって図示されているように、タブ領域の中に位置する。しかしながら、ソース領域およびドレイン領域２３、２４はさらにそれぞれ基板表面２１ａよりタブの深さを越えたところまで広がる。ソース領域およびドレイン領域２３、２４はさらにまた横方向に基板表面２１ａに沿って、タブ領域を越えたところまで広がる。
チャネルの深さＹｆとチャネルからのタブの深さＹｏは、ゲート電極がしきい値電位にあるときに、基板表面から深さＹｆまでのチャネル３６内において基板表面に垂直な静電場を最小化するように選ばれる。すでに説明されたように、これらの深さはまた、半導体基板２１のフェルミ電位の２倍にある電界効果型トランジスタのしきい値電圧を生み出すことができるようにも好ましく選ばれる。これらの深さはまた、ゲート電極に電界効果型トランジスタのしきい値電圧を越える電圧が印加された際に、第２の導電率型のキャリアが深さＹｆから基板表面２１ａに向かって広がりながら、ソース領域からドレイン領域までチャネル内を流れることができるようにも選ばれる。キャリアはチャネル領域内を、チャネル内に反転層を生成することなく基板表面の下をソース領域からドレイン領域まで流れる。したがって、最適ではないが、図４のデバイスではなお、オフ状態でのデート容量がかなり減少するとともに、従来のＭＯＳＦＥＴトランジスタよりかなり高い飽和電流を生成することができる。ドレイン容量は標準的なＭＯＳＦＥＴデバイスと同様となる。
図４において、ソース領域およびドレイン領域が基板表面に垂直な深さ方向にタブ領域を越えて広がるとともに、基板表面２１ａと平行に横方向にも広がっていることが理解できる。しかしながら、寄生側壁容量（parasitic sidewall capacitance）を減少させるためには、タブ２２″が横方向にソース領域およびドレイン領域を越えて広がることが好ましい。その結果、ソース領域およびドレイン領域はただ深さ方向にタブを通って突き出る形となる。
処理制限によって図４のような短チャネル・フェルミＦＥＴが生み出されるとき、基板濃度の調整によってソース（またはドレイン）領域と基板との間の接合を補償することができる。付加的な接合によって井戸領域の寄生空乏が引き起こされ、これによって図５に示されているような「電荷共有」状態が生じる。電荷共有によってフェルミ・タブ下の有効な井戸ドーピングが減少する。電荷共有のために、ソースおよびドレインの空乏領域によってデバイスの有効なタブドーピングが減少する。これによってまた、ドレイン電位に対するしきい値感度も増大する。
このタイプの電荷共有は従来のＭＯＳＦＥＴに見られるよく知られた「短チャネル効果」の原因である。フェルミＦＥＴデバイスでは、この効果によって、単に従来のＭＯＳＦＥＴデバイスにおけるこの現象に一般的に付随するしきい値の低下だけではなく、サブスレショルドの傾きが低下し、Ｉdss（ゼロゲート電圧のドレイン電流）がより高いものとなる。
図１によるフェルミＦＥＴには、タブ２２と基板２１との間の接合部の下に空乏領域が含まれる。基板２１における空乏領域の幅は次式で与えられる。
0004338784.tif 000007
ここでＶbi＝（ｋＴ／ｑ）・Ｌｎ（Ｎtub／Ｎsub）である。この空乏領域にはイオン化された原子（＃dep）が含まれる。（＃ｄｅｐ）は空乏面積（ＷsubＬeff）を（Ｎsub）倍したものに等しい。すなわち（＃dep）は次式で与えられる。
0004338784.tif 000008
再び図４において、ソース領域およびドレイン領域が（タブ領域を）突き出る場合には、ソース（ないしドレイン）および基板２１との間の、タブ２２″と基板２１との間の接合に平行な有限幅を有する接合のために、この有効電荷のいくらかがソース領域およびドレイン領域によって利用される。有効電荷のいくらかは式５のような組み込み接合電位（build-in junction potential）のために失われる。またさらなる電荷がドレイン領域に印加された電位Ｖdのために失われる。
タブ２２″下のソース領域およびドレイン領域の浸入が図示されたチャネル長Ｌoと比較して大きいと仮定すると、そのときはチャネル内の共有電荷＃shareｄは次式に等しい。
0004338784.tif 000009
ここでＷsourceおよびＷdrainは次式で定義される。
0004338784.tif 000010
ここでφｂは次式で与えられる。
0004338784.tif 000011
ここから、基板濃度が増大すれば有効濃度に対してＶｔにおける最小垂直電界状態が作り出されることが分かる。ここで有効濃度は次式で与えられる。
0004338784.tif 000012
共有電荷がＶｄとともに変化するために、同様に図４のように構成されたデバイスにおいてＶdとともにしきい値がより大きく変化する。このため、一般的に最適性能は図１または図２と同様なデバイスによって実現される。しかしながら、極めて短いチャネルが生じるので、ヒ素（arsenic）またはインジウム（indium）のような拡散の遅いドーパントが存在したとしても、タブの深さはソース領域およびドレイン領域が図４のようにタブの深さを越えて広がるのに十分なほど短くなる。また共有電荷はソース（ないしドレイン）領域の深さＸjのタブの深さＹf＋Ｙoに対する比の関数であることが見て取れる。
（ソースおよびドレイン拡張領域を有する短チャネル・フェルミＦＥＴ）
図６には本発明による短チャネル・フェルミＦＥＴの第２の実施形態が図示されている。トランジスタ２０”’は、ソースおよびドレイン拡張領域２３ｂおよび２４ｂがそれぞれ基板表面２１ａ側の基板２１内にソース領域およびドレイン領域２３′、２４′にそれぞれ隣接する様に、しかもチャネル３６内まで広がるように与えられていること以外、図４のトランジスタ２０″に類似している。
図６に示されているように、ソースおよびドレイン拡張領域２３ｂ、２４ｂはそれぞれが、ソース領域およびドレイン領域２３′、２４′の濃度と近似的に同じ濃度で重くドーピング（Ｎ++）されている。拡張２３ｂ、２４ｂは従来のＭＯＳＦＥＴの軽くドーピングされたドレイン構造ほど軽くはドーピングされてはいないことは理解できよう。むしろ、それらはソース領域およびドレイン領域と同じドーピング濃度でドーピングされており、漏れを減少させ、飽和電流を改善することができる程度に実際的であることが好ましい。
ソースおよびドレイン拡張領域２３ｂ、２４ｂによって前記電荷共有によるドレイン電圧に対する感度が減少する。残念ながら、図６のデバイスは一般的に図１および図２の十分に囲まれたソース領域およびドレイン領域ほど低い容量を示さない。ソースおよびドレイン拡張領域２３ｂ、２４ｂの大きさを維持するため、ソース領域およびドレイン領域そのものに対して使用されるような軽く、速く移動するドーパントではなく、ヒ素またはインジウムのような重く、遅く移動するドーパントをソースおよびドレイン拡張領域に対して使用することが好ましいことは当業者には理解できよう。ソースおよびドレイン拡張領域は拡張領域の横方向の大きさを決めるための、かつ深いソース（ないしドレイン）拡散を少なくとも式７ＢのＷdrainで定義される深さまで外側に向かって移動させるための、幅の広いスペーサ４１ａを使用して形成することができる。
短チャネル・フェルミＦＥＴもまたドレイン誘導障壁低下（以下、ＤＩＢＬ（Drain induced barrier lowering））に従う。フェルミＦＥＴでは、ＤＩＢＬによって２つの分離した電界が生じる。これらは、ドレイン電極からゲート電極までの電界であるドレイン電界しきい値低下（ＤＦＴＬ）（Drain Field Threshold Lowering）と、ソース電極に作用するドレイン電界であるドレイン誘導注入（ＤＩＩ）（Drain Induced Injection）である。
これら２つの電界を妨げるものは、（Ｎチャネル・トランジスタを仮定すれば）Ｎ＋：Ｎソース接合の組込み障壁（built-in barrier）と、ゲートおよびソース電極間の接触電位の違いである。図７にはこれら３つの電界が図示されている。ゲートおよびドレイン電位の相違によってＤＦＴＬは存在する。ＤＩＩはソースおよびドレイン拡散の間に存在する電界である。εg-sはゲートおよびソース電極の接触電位の相違によるものである。
図８Ａと図８Ｂには、ソース（ないしドレイン）：タブ間接合（Ｎ＋：ＮまたはＰ+：Ｐ）の振る舞いが図示されている。接合端におけるドーパント勾配が高いために、キャリアは接合を横切って重くドーピングされた側から軽くドーピングされた側に向かって拡散する。図８Ａには理想化されたドーピング曲線と、移動電荷が重くドーピングされた側から軽くドーピングされた側に向かって移動した後に結果として生じるキャリア曲線が示されている。図８Ｂに示されているように、重くドーピングされた側に結果として生じる空乏領域と軽くドーピングされた領域の端にある自由キャリアによって、さらなるキャリアの移動を抑制する遅延電界が生成される。そのときソースキャリアは、チャネルに到達して伝導電荷となるために、この電位障壁を乗り越えなければならない。重くドーピングされた側と軽くドーピングされた側の間の接合におけるエネルギー障壁は電位Ｖｊとして次式で表される。
0004338784.tif 000013
しかしながらフェルミＦＥＴでは、タブ：基板間接合の効果のために、チャネル領域はデバイスがオフになるときに十分に空乏化される。Ｎ+：Ｎ接合のチャネル側はこうして固有レベルにおいてドーピングされる。障壁電位を形作る接合を横切るキャリアは最初に（最低エネルギー状態が有効な）イオン化されたドナー原子の領域を占拠して、図９に示されたような分布を形成する。フェルミＦＥＴの障壁電位（Ｖjff）は、含まれるドーピングレベルがもしそうた場合でなかったら生成するはずものよりももかなり高い。こうして式９は次式のように修正することができる。
0004338784.tif 000014
ＮチャネルＦＥＴにおいてタブのドーピングレベルを２×１０16と仮定すると、チャネルが十分に空乏化される事実からエネルギー障壁が０．２２８ｅＶから０．５９０ｅＶにまで２００％を越えて上昇する。こうした障壁の変化によって、ＤＩＢＬに対して調整が行われる条件のもとで短チャネルフェルミＦＥＴデバイスを合理的な漏れの値で構築することが可能になる。
この障壁エネルギーはソース領域における空乏領域とチャネル内での拡大領域の和に等しい距離に渡って作用する。Ｎ+側の幅を計算するために空乏近似を使用し、また蓄積領域が２．５デバイ長（ＬＤ）を占拠すると仮定すると、帯電領域の幅Ｗd+eは次式で表される。
0004338784.tif 000015
制限がなければ、２から３デバイ長の電子分布は双極子にとっては理に適っているが、トランジスタの回線幅はより強制的な因子である。タブのドーピングをｎiと仮定すると、そのとき２．５Ｌdは１０μＭを越える。これは有効なチャネル長よりも大きい。障壁電位はその際、有効チャネル幅に渡って印加されなければならない。このとき次式で与えられる有効電界強度εjffが生み出される。
0004338784.tif 000016
再び図７から、フェルミＦＥＴの漏れがＤＩＩによって負の影響を受け、εg-sと式１０におけるエネルギー障壁によって正の影響を受けることが見て取れる。ＤＩＩ電界の強度はＶdおよびＬeffの関数であり、次式で表される。
0004338784.tif 000017
電界εg-sの強度はゲート電極の底からの距離の関数である。εg-sは界面（インターフェース）からの距離が増大するにつれ減少する。またそれは拡散の底、またはフェルミ・タブの底において、どちらが浅かろうと最弱となる。こうして、電界εg-sは次式で与えられる。
0004338784.tif 000018
ここでＹ（Ｘ）は基板表面２１ａから深さＹf＋Ｙoまでの界面下の深さである。ドレイン電界がゲート電界と注入障壁（injection barrier）との和を越えると漏れが大きくなり始める。このことは次式で表される。
0004338784.tif 000019
式１２、式１３、そして式１４を式１５に代入すると、次式が得られる。
0004338784.tif 000020
ここで、ＹTはタブの深さＹf＋Ｙoである。不等式を書き換え、ＹTについて解くと、ＸjまたはＸTのいずれかの最大限を特定する、Ｖd、Ｎ+、Ｎpoly、Ｌeff、およびＴOXに基づく以下の数式が得られる。
0004338784.tif 000021
ここでＬＤはデバイ長、またＶg-s＝ｋＴ／ｑ・Ｌｎ（Ｎ+Ｎpoly／ｎi2）はゲートよびソース電極の間の仕事関数の差である。
式１７を書き換えてソースからタブ境界までの最弱点における、最大の深さＹＴでの全電界を表現することができる。この全電界（Field）は３つの電界成分の和として次式で与えられる。
0004338784.tif 000022
εjffおよびεg-sの和がεDIIよりも大きい限り、底漏れはドレインバイアスによって過度の影響を受けない。しかしながら全電界が負であれば、ゲートバイアスがゼロの電流はドレイン電界のために増大する。この条件によって漏れは、制御することが一般的により困難な処理誘導変動の強い関数になる。それゆえ、この全電界がゼロという状態はさまざまなトランジスタの特性に対するフェルミ・タブの最大かつ妥当な深さを定義するのに使用することができる。フェルミ・タブは可能な限り深くするこが望ましいので、式１７は一般的に短チャネル・トランジスタのフェルミ・タブの最適な深さを定義する。
図１０はタブ：基板間接合の近くのソースのへりにおける全電界を示した図である。曲線はタブの深さが１０００Å、１５００Å、２０００Å、および２５００Åである場合を表している。ここでＶd＝３．３Ｖ、ＴOX＝８０Å、Ｎtub＝１×１０16、Ｎsub＝５×１０16、Ｎ+＝１×１０20、そしてβ＝０．７２である。Ｌeffの最小値は各電界強度がゼロを横切るところで引き出される。タブの４つの深さの各々について、Ｌeffの最小値はそれぞれ０．２８μ、０．４μ、０．５２μ、そして０．６４μである。図１１は、Ｖdが５．０Ｖまで引き上げられたこと以外は、図１０と同一条件のもとでの全電界を示した図である。タブの４つの深さの各々について、Ｌeffの最小値はそれぞれ０．４６μ、０．６５μ、０．８４μ、そして１．０μである。
図１２は、Ｖdが２．２Ｖまで引き下げられたこと以外は、図１０と同一条件のもとでの全電界を示した図である。タブの４つの深さの各々について、Ｌeffの最小値はそれぞれ０．１６μ、０．２４μ、０．３２μ、そして０．３９μである。
図１３はタブの深さが１５００Åに固定された場合を示した図である。ここではＶｄが０．５Ｖづつ段階的に１．５Ｖから５．０Ｖまで変化している。図１４はタブの深さが１５００Å、Ｖdが３．３Ｖに固定された場合を示した図である。ゲート酸化物の厚さＴOXは５０Åから２５０Åまで変化している。
（ソースおよびドレイン拡張領域を有する定域タブ・フェルミＦＥＴ）
作図方程式１７（式１７）をＬeffの関数として直に見なさせばほとんど線形の関係が存在することが分かる。図１５は漏れによる不安定性を引き起こすドレイン電界のないフェルミ・タブの最大の深さを示した図である。したがって、処理の複雑さを増せば、フェルミＦＥＴデバイスが短チャネルトランジスタに対して、拡散容量を増大させることなく生み出される。このデバイスは図１６のソース（ないしドレイン）拡張領域に米国出願第０８／０３７，６３６号による定域タブを組み合わせることによって生み出される。このデバイスにはこうしてフェルミＦＥＴトランジスタのソース領域およびドレイン領域の下に第２のより深いタブ構造が含まれる。
こうして、図１６に示されたように、定域タブ・フェルミＦＥＴにはソースおよびドレイン拡張領域２３ｂ、２４ｂが含まれる。これによって定域タブの利点が、短チャネルに対するソースおよびドレイン拡張領域の利点と一緒に与えられる。タブがより深くなれば、たとえソース領域およびドレイン領域の間のタブの深さよりもソース領域およびドレイン領域が深く広がったとしても、ソース領域およびドレイン領域の容量が低下する。
以下、図１６に示されたようなソースおよびドレイン拡張領域を有する定域タブ・フェルミＦＥＴを製造するための代表的な工程を説明する。一般的に、定域タブの深い部分はソースおよびドレイン注入工程の際に、タブ基板間接合がソース（ないしドレイン）のへりから大きく離れるようなエネルギーにおいて、付加的な注入（implantation）ステップを行うことによって形成することができる。こうした注入は「シャドーインプラント」とも呼ばれている。この付加的な注入はスペーサのエッチチングの後、ソースおよびドレイン注入に先立って行うことができる。
特に、図１７Ａにおいて、第１の導電率型の一様な深さのタブ２２が第２の導電率型の半導体基板２１内に形成される。タブ２２は基板２１の表面２１ａより、基板表面２１ａからの所定の深さＹＴにまで達する。タブ２２は一般的に、マスクとして電界酸化物６１を使用し、基板表面２１ａから基板内に第１の導電率型のイオンを注入することによって形成される。タブ２２が形成された後、ゲート絶縁層２６およびゲート電極層２８が従来の技術を使用して形成される。
図１７Ｂにおいて、第１の導電率型の第１のイオン６２が基板表面２１ａから、ソース（またはドレイン）拡張領域２３ｂ、２４ｂに対応する浅い深さまで注入される。すでに説明されたように、ヒ素やインジウムのような低い移動性を有する重いイオンが使用される。
図１７Ｃにおいて、第１の導電率型の第２のイオン６３が基板表面２１ａから、深さＹＴより大きな深さＹ１まで注入される。ゲート２８は第１のイオン６２のゲート下の基板内への注入をマスクする。こうして、タブ２２および第１のイオン６２によって非一様な深さを有する定域タブ２２´が形成される。一般的に、第１のイオン６２は、低い照射量で、しかしタブ２２を形成した注入よりは比較的高いエネルギーで注入される。
図１７Ｄにおいて、側壁スペーサ４１ａが従来の技術を使用して形成される。その後で第１の導電率型の第２のイオン６４が基板表面２１ａから注入される。ゲート２８および側壁スペーサ４１ａは第２のイオンのゲート下の基板内への注入をマスクする。ソース領域およびドレイン領域２３はこうして基板表面２１ａからの深さＸjで形成される。ここで第２のイオン６３は一般的に、低い照射量で、かつタブ２２を形成した注入よりは低いエネルギーで注入される。その後、従来の処理がトランジスタを完成させるために使用され、トランジスタへの接触子が形成される。
（短チャネル・フェルミＦＥＴの設計処方）
以上のことを鑑みると、短チャネル・フェルミＦＥＴのパラメータを特定するために以下の設計処方を使用することができる。この処方は一つの例として与えられるもので、限定するためのものではないことは理解できよう。
ゲート絶縁体の厚さ、素材、および最大動作電圧Ｖdとともに、最小トランジスタ長も知られいるものと仮定する。さらに、ソースおよびドレイン電極となる拡散領域の予測された深さも知られていると仮定する。
当業者であればフェルミ・タブのドーパントの最小濃度を選ぶことができる。この最小濃度は、来るべき製造に使用される装置とすべての問題となる処理ステップで期待される制御レベルが与えられれば簡単に制御するこができる。
フェルミ・タブの深さおよび基板のドーピングは、「制限されたタブ・フェルミＦＥＴ」と題された米国特許第５，３６７，１８６号およびそれに先立つタブＦＥＴの特許による長チャネル・デバイスに対して与えられている。フェルミ・タブの深さは本出願における式１７と式１８または図１０から図１２、および図１５によって修正される。
結果として生じるタブの最大の深さが予測されたソースおよびドレインの深さよりも大きい場合、トランジスタはすべての先行するタブＦＥＴに係る特許に従って構築しなければならない。トランジスタの拘束条件によって拡散に比してタブが浅くなる場合、（本出願における図６に示されたような）ドレイン拡張、定域タブ構造、あるいは（本出願における図１６に示されたように）そのどちらも使用することの望ましさに関して決定がなされなければならない。
ドレインの深さがタブの深さを越え、かつ拡張または定域タブのアーキテクチャのために処理の複雑さが増すことが許されない場合、そのときは基板濃度を本出願における式８に従って変更しなければならない。
本図面および本明細書において、本発明の好ましい実施の一般形態が開示されてきた。そこには特定の用語が使用されてきたが、それらは一般的かつ記述的な意味合いにおいてのみ使用されているもので、なんら限定を意図するものではない。本発明のおよぶ範囲は以下に述べられる請求の範囲によって明確にされる。
【図１】
0004338784.tif 000024
【図２Ａ】
0004338784.tif 000025
【図２Ｂ】
0004338784.tif 000026
【図３】
0004338784.tif 000027
【図４】
0004338784.tif 000028
【図５】
0004338784.tif 000029
【図７】
0004338784.tif 000030
【図８Ａ】
0004338784.tif 000031
【図８Ｂ】
0004338784.tif 000032
【図６】
0004338784.tif 000033
【図９】
0004338784.tif 000034
【図１０】
0004338784.tif 000035
【図１１】
0004338784.tif 000036
【図１２】
0004338784.tif 000037
【図１３】
0004338784.tif 000038
【図１４】
0004338784.tif 000039
【図１５】
0004338784.tif 000040
【図１６】
0004338784.tif 000041
【図１７Ａ】
0004338784.tif 000042
【図１７Ｂ】
0004338784.tif 000043
【図１７Ｃ】
0004338784.tif 000044
【図１７Ｄ】
0004338784.tif 000045