(57)【特許請求の範囲】
【請求項１】
基板上に、対向電極、ゲート信号線、及び対向電圧信号線を形成する工程と、
前記基板上に、前記対向電極、前記対向電圧信号線、前記ゲート信号線をも被って絶縁膜を形成する工程と、
前記絶縁膜上に半導体層、高濃度層、導電層の順次積層体を形成する工程と、
レジストリフロー方式を用いて、前記導電層および前記高濃度層を選択エッチングして薄膜トランジスタのドレイン電極およびソース電極、ドレイン信号線を形成するとともに、前記半導体層を選択エッチングする工程と、
前記薄膜トランジスタのソース電極と一部が直接に重畳された透明導電膜からなる画素電極を形成する工程と、
前記薄膜トランジスタのドレイン電極およびソース電極上、前記ドレイン信号線上、前記画素電極上を含む前記基板上に配向膜を形成する工程とを有し、
前記レジストリフロー方式は、前記導電層上であって、前記薄膜トランジスタのドレイン電極およびソース電極の形成領域上、前記ドレイン信号線の形成領域上にホトレジスト膜を形成する工程と、前記ホトレジスト膜をマスクとして前記ホトレジスト膜の周囲における前記導電層、前記高濃度層、及び前記半導体層をエッチングする工程と、前記ホトレジスト膜を変形させて、少なくとも前記ドレイン電極およびソース電極の形成位置の前記導電層及び前記半導体層の側壁面、前記ドレイン信号線の形成位置の前記導電層及び前記半導体層の側壁面、及び前記ドレイン電極と前記ソース電極との間に、前記ホトレジスト膜を存在させる工程と、変形させた前記ホトレジスト膜をマスクとして前記ホトレジスト膜の周囲における前記半導体層をエッチングする工程からなることを特徴とする液晶表示装置の製造方法。
【請求項２】
前記画素電極を形成する際に、前記ドレイン信号線のドレイン端子部の形成領域に前記透明導電膜を同時に皮膜することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項３】
前記ホトレジスト膜の変形は、ベーキング、有機溶剤雰囲気中での溶解、あるいは水に浸漬させることにより、行うことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項４】
前記ドレイン信号線を形成する導電層と半導体層の積層体は、前記基板側に末広がり状となるテーパ形状に形成されることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項５】
前記画素電極と前記配向膜の間に、保護膜を形成する工程を有することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項６】
前記画素電極と前記対向電極の間に、保護膜を形成する工程を有することを特徴とする請求項１に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に、アクティブ・マトリクス方式の液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブ・マトリクス方式の液晶表示装置は、液晶を介して対向配置される基板のうち一方の基板の液晶側の面に、ｘ方向に延在しｙ方向に並設されるゲート信号線とｙ方向に延在しｘ方向に並設されるドレイン信号線とで囲まれる領域を画素領域としている。
【０００３】
そして、各画素領域には、一方のゲート信号線からの走査信号の供給によって駆動されるスイッチング素子と、このスイッチング素子を介して一方のドレイン信号線からの映像信号が供給される画素電極とが備えられている。
【０００４】
また、このような液晶表示装置としては、他方の基板の液晶側の面に各画素領域に共通な対向電極が形成され、前記画素電極との間に該基板とほぼ垂直な方向に電界を発生せしめ、この電界によって液晶の光透過率を制御させるいわゆる縦電界方式のものと、画素電極が形成された基板側に各画素領域毎に画素電極と隣接させて対向電極が形成され、これら電極の間に該基板とほぼ平行な方向に電界を発生せしめ、この電界によって液晶の光透過率を制御させるいわゆる横電界方式のものが知られている。
【０００５】
【発明が解決しようとする課題】
しかし、このような液晶表示装置は、近年のパネルの大型化にともない、ゲート信号線あるいはドレイン信号線の配線比抵抗を小さくすることが要求されてきている。
【０００６】
すなわち、これらの信号線の配線比抵抗を小さくすることにより、信号の遅延を抑制することができ、パネルの大型化を達成することができるようになる。
【０００７】
また、信号線の配線比抵抗を小さくできたとしても、製造のプロセスが増大することは避けなければならない。歩留まりが低下するからである。
【０００８】
また、この歩留まりの向上を考慮した場合、基板の液晶側の面にて導電層、半導体層および絶縁層を所定のパターンで積層させていく場合、それらの急俊な段差を極力滑らかにすることが要求される。該段差の部分で皮膜の乗り越え障害が発生するからである。
【０００９】
本発明は、このような事情に基づいてなされたものであり、その目的は信号線の配線比抵抗の小さい液晶表示装置を提供することにある。
【００１０】
また、本発明の他の目的は、基板の液晶側の面にて急俊な段差の少ない液晶表示装置を提供することにある。
【００１１】
また、本発明の他の目的は、製造工程の低減を図った液晶表示装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
本発明による液晶表示装置は、たとえば、液晶を介して対向配置される各基板のうち一方の基板の液晶側の画素領域に、ゲート信号線からの走査信号の供給によって駆動される薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極とを備え、
前記ゲート信号線は前記基板面に形成されるたとえばＩＴＯ膜とこのＩＴＯ膜の上層に形成されるたとえばＭｏ層の多層構造からなることを特徴とするものである。
【００１４】
このように構成された液晶表示装置は、比抵抗の小さいＭｏ等を用いることによって、ゲート信号線の配線比抵抗を小さくしたものである。
【００１５】
この場合、Ｍｏ等の単層として形成する場合、基板との密着性が良好でないことから、たとえばＩＴＯ膜等をその間に介在させている。
【００１６】
また、このような多層構造からなるゲート信号線は、それを選択エッチングで形成した場合に、その側壁が基板側に末広がりとなるなだらかなテーパ面が形成されるようになり、急俊な段差を減少させることができる。
【００１７】
また、本発明による液晶表示装置の製造方法は、たとえば、基板上に、透明導電膜と金属層との順次積層体からなるゲート信号線を形成する工程と、
前記ゲート信号線をも被って絶縁膜を形成する工程と、
前記絶縁膜上に半導体層、高濃度層、導電層の順次積層体を形成する工程と、
レジストリフロー方式を用いて、前記導電層および高濃度層を選択エッチングして薄膜トランジスタのドレイン電極およびソース電極、ドレイン信号線を形成するとともに、前記半導体層を選択エッチングする工程と、
前記薄膜トランジスタのソース電極と一部が直接に重畳された透明導電膜からなる画素電極を形成する工程と、
保護膜を形成し、この保護膜に画素電極を露出させるための孔開けをする工程と、からなることを特徴とするものである。
【００１８】
このように構成された液晶表示装置の製造方法は、半導体層の形成とドレイン電極およびソース電極の形成とをそれぞれのホト工程で行っていたが、レジストリフロー方式を用いることによって、１回のホト工程で済ますことができ、全体との製造プロセスを低減させることができる。
【００１９】
また、保護膜の孔開けの際にゲート端子部およびドレイン端子部の孔開けを同時に行うことにより製造プロセスの低減を図ることができる。
【００２０】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【００２１】
実施例１．
《等価回路》
図５４は本発明による液晶表示装置の一実施例を示す等価回路図である。同図は回路図であるが、実際の幾何学的配置に対応して描かれている。
【００２２】
同図において、透明基板ＳＵＢ１があり、この透明基板ＳＵＢ１は液晶を介して他の透明基板ＳＵＢ２と対向して配置されている。
【００２３】
前記透明基板ＳＵＢ１の液晶側の面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬと、このゲート信号線ＧＬと絶縁されてｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬとが形成され、これら各信号線で囲まれる矩形状の領域が画素領域となり、これら各画素領域の集合によって表示部ＡＲを構成するようになっている。
【００２４】
各画素領域には、一方のゲート信号線ＧＬからの走査信号（電圧）の供給によって駆動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して一方のドレイン信号線ＤＬからの映像信号（電圧）が供給される画素電極ＰＸが形成されている。
【００２５】
また、画素電極ＰＸと前記一方のゲート信号線ＧＬと隣接する他方のゲート信号線ＧＬとの間には容量素子Ｃａｄｄが形成され、この容量素子Ｃａｄｄによって、前記薄膜トランジスタＴＦＴがオフした際に、画素電極ＰＸに供給された映像信号を長く蓄積させるようになっている。
【００２６】
各画素領域における画素電極ＰＸは、液晶を介して対向配置される他方の透明基板ＳＵＢ２の液晶側の面にて各画素領域に共通に形成された対向電極ＣＴ（図示せず）との間に電界を発生せしめるようになっており、これにより各電極の間の液晶の光透過率を制御するようになっている。
【００２７】
各ゲート信号線ＧＬの一端は透明基板の一辺側（図中左側）に表示部ＡＲを超えて延在され、その延在部（後にゲート端子部ＧＴＭと称す）は該透明基板ＳＵＢ１に搭載される垂直走査回路（半導体集積回路）Ｖのバンプと接続されるようになっている。
【００２８】
また、各ドレイン信号線ＤＬの一端も透明基板ＳＵＢ１の一辺側（図中上側）に表示部ＡＲを超えて延在され、その延在部（後にドレイン端子部ＤＴＭと称す）は該透明基板ＳＵＢ１に搭載される映像信号駆動回路（半導体集積回路）Ｈｅのバンプと接続されるようになっている。
【００２９】
前記透明基板ＳＵＢ２は、透明基板ＳＵＢ１のうち垂直走査回路Ｖおよび映像信号駆動回路Ｈｅが搭載される部分を回避した領域（表示部ＡＲ）に対向配置されている。
【００３０】
透明基板ＳＵＢ１に対する透明基板ＳＵＢ２の固定は、該透明基板ＳＵＢ２の周辺に形成されたシール材ＳＬによってなされ、このシール材ＳＬは透明基板ＳＵＢ１，ＳＵＢ２の間の液晶を封止する機能も兼ねている。
《画素の構成》
図１は透明基板ＳＵＢ１の液晶側の画素（図５４の点線枠Ａに相当する）の構成、およびこの画素に走査信号および映像信号を供給するための端子部の構成を示している。なお、図１の２−２線における断面図を図２に、３−３線における断面図を図３に、４−４線における断面図を図４に、５−５線における断面図を図５に、６−６線における断面図を図６に示している。
【００３１】
透明基板ＳＵＢ１の液晶側の面に、まず、図中ｘ方向に延在されｙ方向に並設されるゲート信号線ＧＬが形成されている。このゲート信号線ＧＬは２層構造からなり、ＩＴＯ（Indim-Tin-Oxide）膜を下層としモリブデン（Ｍｏ）膜を上層としている。
【００３２】
また、このゲート信号線ＧＬはその一端（図中左側）が表示部ＡＲ外にまで延在され、その延在部において比較的面積が大きく形成されたゲート端子部ＧＴＭが形成されている。
【００３３】
ゲート信号線ＧＬは後述のドレイン信号線ＤＬとともに矩形状の領域を囲むようになっており、この領域を画素領域として構成するようになっている。
【００３４】
また、ゲート信号線ＧＬはその一部において画素領域側に突出した延在部を有し、この延在部は後述の薄膜トランジスタＴＦＴのゲート電極としての機能を有するようになっている。
【００３５】
さらに、ゲート信号線ＧＬは他の部分において該画素領域と（−）ｙ方向に隣接する他の画素領域側に突出した延在部を有し、この延在部は後述の容量素子Ｃａｄｄの一方の電極（他方の電極は画素電極ＰＸ）としての機能を有するようになっている。
【００３６】
また、画素領域内には後述のドレイン信号ＤＬに隣接しかつ並行して走行する遮光膜ＳＫＤが形成されている。この遮光膜ＳＫＤはゲート信号線ＧＬと並行して形成されるもので、ＩＴＯ膜を下層としＭｏ膜を上層とする２層構造となっている。
【００３７】
この遮光膜ＳＫＤは後述する透明基板ＳＵＢ２側のブラックマトリクスＢＭとともに画素電極ＰＸの周辺（特に図中ｙ方向に平行な辺）における液晶の配向の乱れを信頼性よく遮光できるようになっている。
【００３８】
このようにゲート信号線ＧＬおよび遮光膜ＳＫＤが形成された透明基板ＳＵＢ１の表面には絶縁膜ＧＩ（図２ないし図６参照）が形成されている。この絶縁膜ＧＩは後述のドレイン信号線ＤＬに対してはゲート信号線ＧＬとの層間絶縁膜としての機能を、後述の薄膜トランジスタＴＦＴに対してはそのゲート絶縁膜としての機能を、後述の容量素子Ｃａｄｄに対してはその誘電体膜としての機能を有する。
【００３９】
この絶縁膜ＧＩの上面には、前記ゲート信号線ＧＬの画素領域側への突出部を横切るようにしてたとえばアモルファスＳｉ（ａ−Ｓｉ）からなる半導体層ＡＳが形成されている。
【００４０】
この半導体層ＡＳは薄膜トランジスタＴＦＴの半導体層となるもので、この上面にドレイン電極ＳＤ１およびソース電極ＳＤ２を形成することにより、前記ゲート信号線ＧＬの突出部をゲート電極とする逆スタガ構造のＭＩＳ型トランジスタが構成される。
【００４１】
なお、この半導体層ＡＳは該薄膜トランジスタＴＦＴの形成領域ばかりではなく後述するドレイン信号線ＤＬの形成領域にまで及んで一体的に形成されている。ドレイン信号線ＤＬのゲート信号線ＧＬに対する層間絶縁をより強化する等のためである。
【００４２】
半導体層ＡＳ上のドレイン電極ＳＤ１およびソース電極ＳＤ２はドレイン信号線ＤＬの形成と同時に形成されるようになっている。
【００４３】
すなわち、前記絶縁膜ＧＩの上面には図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬ（その下層には半導体層ＡＳが存在する）が形成され、その一部が薄膜トランジスタＴＦＴの半導体層ＡＳの上面にまで延在されてドレイン電極ＳＤ１が形成されている。
【００４４】
なお、このドレイン信号線ＤＬはその一端（図中上側）が表示部ＡＲ外にまで延在され、その延在部には比較的面積が大きく形成されたドレイン端子部ＤＴＭが形成されている。
【００４５】
また、このドレイン電極ＳＤ１に対して薄膜トランジスタＴＦＴのチャネル長に相当する間隔だけ離間されてソース電極ＳＤ２が形成されている。
【００４６】
このソース電極ＳＤ２は薄膜トランジスタＴＦＴの半導体層ＡＳ上から画素領域側へ延在して形成され、この延在部は後述の画素電極ＰＸとの接続部として形成される。
【００４７】
ここで、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２はたとえばモリブデン（Ｍｏ）によって構成されている。
【００４８】
なお、前記半導体層ＡＳの表面のうちドレイン電極ＳＤ１およびソース電極ＳＤ２が形成された界面には、不純物がドープされた高濃度層ｄ0が形成されている（図２参照）。この場合の高濃度層ｄ0は薄膜トランジタスＴＦＴのコンタクト層としての機能を有する。
【００４９】
これにともない、ドレイン信号線ＤＬの下層に形成される半導体層ＡＳの界面においても高濃度層ｄ0が形成されている（図４参照）。
【００５０】
そして、画素領域内の絶縁膜ＧＩ上にはその僅かな周辺を除く中央部にたとえばＩＴＯ（Indium-Tin-Oxide）膜からなる画素電極ＰＸが形成されている。
【００５１】
この画素電極ＰＸは、その薄膜トランジスタＴＦＴ側の辺において、該薄膜トランジスタＴＦＴの形成領域を回避してソース電極ＳＤ２の延在部に接続されるように重ねられて形成されている。
【００５２】
また、この画素電極ＰＸは、ドレイン信号線ＤＬに近接する側の辺において、該辺の輪郭が前記遮光膜ＳＫＤの中心軸（ほぼ中心軸）に重ねられて形成されている。
【００５３】
この遮光膜ＳＫＤは、主として、ドレイン信号線ＤＬと画素電極ＰＸとの間に生じる電界による光漏れ、および画素電極ＰＸの周辺の該ドレイン信号線ＤＬからの電界による液晶の配向乱れを遮光するようになっている。
【００５４】
さらに、この画素電極ＰＸは、前記薄膜トランジスタＴＦＴを駆動させるゲート信号線ＧＬと該画素電極ＰＸを間にして隣接する他のゲート信号線ＧＬ（図中上側のゲート信号線ＧＬ）に若干重ねられて形成されている。
【００５５】
前記他のゲート信号線ＧＬは上述のように画素領域側に突出する延在部が形成されており、画素電極ＰＸは前記絶縁膜ＧＩを介してこの他のゲート信号線ＧＬと比較的大きな面積を有して重畳されることになる。
【００５６】
画素電極ＰＸと他のゲート信号線ＧＬとの重畳部は前記絶縁膜ＧＩを誘電体膜とする容量素子Ｃａｄｄが形成され、この容量素子Ｃａｄｄによって、たとえば薄膜トランジスタＴＦＴがオフした場合でも画素電極ＰＸに供給された映像信号は比較的長い時間蓄積される等の効果を奏する。
【００５７】
このように形成された透明基板ＳＵＢ１の表面にはたとえばＳｉＮからなる保護膜ＰＳＶが形成されている。
【００５８】
この保護膜ＰＳＶは薄膜トランジスタＴＦＴの液晶との直接の接触を回避させるため等に設けられ、前記画素電極ＰＸの形成領域に開孔が形成されている。
【００５９】
換言すれば、保護膜ＰＳＶは前記画素電極ＰＸの少なくとも周辺を除く中央部を露出させて形成されている（図２参照）。これにより画素領域中光が透過する部分において該保護膜ＰＳＶが存在していないことから、光の該保護膜ＰＳＶによる吸収を回避することができる。
【００６０】
このように形成された透明基板ＳＵＢ１の表面にはその表示部ＡＲの全域を被って配向膜ＯＲＩが形成され（図４）、この配向膜ＯＲＩに直接に接触する液晶ＬＣの初期配向方向を決定するようになっている。
【００６１】
透明基板ＳＵＢ２の液晶ＬＣ側の面は、図４に示すように、各画素領域を隣接する他の画素領域と画するようにしてブラックマトリクスＢＭが形成され、このブラックマトリクスＢＭの各画素領域に形成され．開口部には各画素に対応した色のカラーフィルタＦＩＬが形成されている。
【００６２】
そして、このように形成された透明基板ＳＵＢ２の表面にはその表示部ＡＲの全域を被って配向膜ＯＲＩが形成され、この配向膜ＯＲＩに直接に接触する液晶ＬＣの初期配向方向を決定するようになっている。
《ゲート信号線ＧＬ》
ゲート信号線ＧＬは、たとえば図２あるいは図３に示すように、２層構造からなり、その下層はＩＴＯ（Indium-Tin-Oxide）膜ｇ１で構成され上層はＭｏ層ｇ２で構成されている。
【００６３】
ゲート信号線ＧＬは、近年における液晶表示パネルの大型化の傾向から、その比抵抗を小さくすることが望まれ、その主要材料としてＭｏ層ｇ２が選定されている。しかし、それを単層で用いることは下地基板である透明基板ＳＵＢ１との密着性が良好でないためにＩＴＯ膜ｇ１を介在層として用いている。
【００６４】
２層構造からなるゲート信号線ＧＬは、各層のエッチングレートを考慮した選択エッチング（後述する）を行うことにより、その側壁に透明基板ＳＵＢ１側に末広がり状となるテーパ面を形成でき、ドレイン信号線ＤＬのゲート信号線ＧＬのいわゆる乗り越え断線を回避でき、また、保護膜ＰＳＶのいわゆる乗り越え障害を回避できる。
【００６５】
また、ゲート信号線ＧＬのゲート端子部ＧＴＭの形成の際に、保護膜ＰＳＶおよび絶縁膜ＧＩをドライエッチングしてコンタクトホールを形成する場合に、前記Ｍｏ層ｇ２との選択性がとれない不都合があるが、前記ＩＴＯ膜ｇ１がいわゆるストッパーとして残存しゲート端子部ＧＴＭを信頼性よく形成できる。
【００６６】
図７（ａ）ないし（ｃ）は、前記ゲート信号線ＧＬの形成方法の一実施例を示す工程図である。
【００６７】
まず、図７（ａ）に示すように、透明基板ＳＵＢ１の主表面にＩＴＯ膜ｇ１を形成し、さらに、その上面にＭｏ層ｇ２を形成する。そして、Ｍｏ層ｇ２の表面にホトレジスト膜ＰＲＥＳを形成し、このホトレジスト膜ＰＲＥＳに図示しないホトマスクを用いて選択露光をする。その後、ホトレジスト膜ＰＲＥＳを現像することにより、ゲート信号線ＧＬの形成領域に該ホトレジスト膜ＰＲＥＳを残存させる。
【００６８】
次に、ホトレジスト膜ＰＲＥＳをマスクとして、このマスクから露出したＭｏ層ｇ２を選択エッチングする。この際のエッチング液としては、たとえば燐酸と硝酸を含む混酸、または硝酸セリウムと硝酸の混合液が選定される。このようにした場合、残存するＭｏ層ｇ２の側面には透明基板ＳＵＢ１側に末広がりになるなだらかなテーパ面が形成される。
【００６９】
さらに、前記ホトレジスト膜ＰＲＥＳをそのままマスクとして、このマスクから露出したＩＴＯ膜ｇ１を選択エッチングする。この際のエッチング液としては、たとえば王水（塩酸と硝酸との混合液）が選定される。このようにした場合、残存するＩＴＯ層ｇ１の側面にも透明基板ＳＵＢ１側に末広がりになるなだらかなテーパ面が形成される。
【００７０】
その後は、前記ホトレジスト膜ＰＲＥＳを除去することにより、透明基板ＳＵＢ１上にゲート信号線ＧＬが形成される。このゲート信号線ＧＬはその側壁が透明基板ＳＵＢ１側に末広がりになるなだらかなテーパ面を有するものとなり、その後の工程における積層体に対して段切れ等の障害を充分に回避できるようになる。
《ドレイン信号線ＤＬ》
ドレイン信号線ＤＬの断面は図４にて明瞭に示されている。このドレイン信号線ＤＬは後述するレジストリフロー方式によって形成される薄膜トランジスタＴＦＴと並行して形成され、ａ−Ｓｉからなる半導体層ＡＳ、その表面に形成された高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体から構成されている。
【００７１】
このため、同図に示すように、ドレイン信号線ＤＬの側壁において透明基板ＳＵＢ１側に末広がり状となるテーパが形成されるようになるが、このテーパ面の途中において、詳しくは高濃度層ｄ0の下層の半導体層ＡＳの部分において段差が形成されるようになる。
【００７２】
したがって、保護膜ＰＳＶおよび配向膜ＯＲＩ等に対するドレイン信号線ＤＬのいわゆる乗り越え障害を信頼性よく回避することができる。
【００７３】
この場合の乗り越え障害としては、ドレイン信号線ＤＬの側壁の近傍において保護膜ＰＳＶに亀裂等が発生し、この亀裂を通して該ドレイン信号線ＤＬの材料がイオン化されて液晶に溶出し液晶の比抵抗を変化させてしまう等の不都合を生じさせる。
《薄膜トランジスタＴＦＴ》
図２は薄膜トランジスタＴＦＴの断面を示す図である。この薄膜トランジスタＴＦＴは後に詳述するいわゆるレジストリフロー方式を用いて形成したものである。
【００７４】
薄膜トランジスタＴＦＴのゲート電極の一部となるゲート信号線ＧＬはその側壁が透明基板ＳＵＢ１側に末広がり状となるテーパ状となっているため、その部分に積層される絶縁膜ＧＩ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２に段差による障害を回避できるようになっている。
【００７５】
薄膜トランジスタＴＦＴのソース電極ＳＤ２に電気的に接続される画素電極ＰＸは該ソース電極ＰＸに直接積層されて形成されている。このため、薄膜トランジスタＴＦＴの液晶ＬＣに対する直接の接触を防止する保護膜ＰＳＶは該画素電極ＰＸの上層に形成された構成となっている。
【００７６】
すなわち、画素電極ＰＸは保護膜ＰＳＶの下層として位置づけられ、これにより薄膜トランジスタＴＦＴのソース電極ＳＤ２と画素電極ＰＸとの電気的接続に対して保護膜ＰＳＶへのコンタクトホールの形成を回避させている。
【００７７】
また、レジストリフロー方式からなる薄膜トランジスタＴＦＴは、その半導体層ＡＳ、高濃度層ｄ0、ドレイン電極ＳＤ１あるいはソース電極ＳＤ２の順次積層体の側壁において、透明基板ＳＵＢ１側に末広がり状となるテーパが形成されるようになるが、このテーパ面の途中において、詳しくは高濃度層ｄ0の下層の半導体層ＡＳの部分において段差が形成されるようになる。
【００７８】
このため、保護膜ＰＳＶおよび配向膜ＯＲＩ等に対するドレイン信号線ＤＬのいわゆる乗り越え障害を信頼性よく回避することができる。
【００７９】
特に、画素電極ＰＸは、段差乗り越えに比較的障害を起こしやすい材料で構成され、しかも、前記積層体を乗り越えその上層のソース電極ＳＤ２に重ね合わされて形成しなければならない構成となっているのに対し、該積層体の側壁のテーパ面に段差が形成されていることは画素電極の段差乗り越え障害を充分に回避できる構成となる。
【００８０】
図８（ａ）ないし（ｆ）は前記薄膜トランジスタＴＦＴの形成方法の一実施例を示した工程図である。
【００８１】
まず、図８（ａ）に示すように、ゲート信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート絶縁膜ＧＩの表面に半導体層ＡＳ、この半導体層ＡＳの表面に高濃度層ｄ0を形成し、さらにＭｏ層ｄ0を形成する。この場合、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ0は同一のチャンバーで連続して成膜する。
【００８２】
図８（ｂ）に示すように、Ｍｏ層ｄ0の表面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用いた選択露光を経て、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極の形成領域に相当する部分の前記ホトレジスト膜ＰＲＥＳを残存させる。
【００８３】
図８（ｃ）に示すように、ホトレジスト膜ＰＲＥＳをマスクとして、このマスクから露出されたＭｏ層ｄ1を選択エッチングし（たとえば燐酸と硝酸とを含む混酸、または硝酸セリウムと硝酸の混合液が選定される）、さらに高濃度層ｄ0をドライエッチングする。この場合、半導体層ＡＳの表面が若干削れるようになる。
【００８４】
なお、高濃度層ｄ0のエッチングはこのような方法に限定されることはなく、たとえばＭｏ層ｄ1の選択エッチング後に、このＭｏ層ｄ1をマスクとしてエッチングするようにしてもよい。
【００８５】
図８（ｄ）に示すように、ホトレジスト膜ＰＲＥＳをリフローさせる。これによりホトレジスト膜ＰＲＥＳはその周辺がだれ、そのだれた部分もマスクとして機能するようになる。ホトレジスト膜ＰＲＥＳのリフローとしては、たとえばベーキング、有機溶剤雰囲気中での溶解、あるいは水に浸漬等の方法がある。
【００８６】
ここで、ホトレジスト膜ＰＲＥＳのだれはドレイン電極ＳＤ１とソース電極ＳＤ２との間（チャネル領域）が完全に被われることが必要となる。このため、図８（ｂ）においては、この部分のホトレジスト膜ＰＲＥＳのパターン幅はできるだけ狭くするようにしておくことが必要となる。
【００８７】
さらに、このホトレジスト膜ＰＲＥＳをマスクとしてこのマスクから露出された半導体層ＡＳを選択エッチングする。
【００８８】
そして、該ホトレジスト膜ＰＲＥＳを除去する。このホトレジスト膜ＰＲＥＳは、そのリフローの際にベーキングを行った場合剥がれ難くなることから、アッシングを行った後にいわゆるＭＥＡ剥離を行うとよい。
【００８９】
図８（ｅ）に示すように、ＩＴＯ膜ＩＴＯ１を形成し、画素電極ＰＸの形成領域（およびドレイン端子部ＤＹＭ）に相当する部分にホトレジスト膜ＰＲＥＳを形成する。このホトレジスト膜ＰＲＥＳをマスクとし、このマスクから露出されたＩＴＯ膜ＩＴＯ１を除去する。その後、該ホトレジスト膜ＰＲＥＳを除去する。
【００９０】
図８（ｆ）に示すように、保護膜ＰＳＶを形成し、画素領域の周辺部（薄膜トランジスタＴＦＴの形成領域を含む）を除く中央部に開口がなされたホトレジスト膜ＰＲＥＳを形成する。
【００９１】
このホトレジスト膜ＰＲＥＳをマスクとし、このマスクから露出された保護膜ＰＳＶを除去する。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開けも同時に行う。その後、該ホトレジスト膜ＰＲＥＳを除去する。
《容量素子Ｃａｄｄ》
容量素子Ｃａｄｄの断面は図３に示されている。ゲート信号線ＧＬの一部の上層に絶縁膜ＧＩを介して画素電極ＰＸの一部が重畳されて形成され、その誘電体膜は前記絶縁膜ＧＩとなっている。
【００９２】
上述したように、画素電極ＰＸは保護膜ＰＳＶの下層に位置づけて形成しているため、容量素子Ｃａｄｄの誘電体膜は該保護膜ＰＳＶと絶縁膜ＧＩの２層構造とはならず該絶縁膜ＧＩのみとなる。
【００９３】
このため容量素子Ｃａｄｄの容量値は絶縁膜ＧＩの膜厚とゲート信号線ＧＬと画素電極との重畳面積によって設定でき、その設定が容易にできるようになる。
【００９４】
誘電体膜が絶縁膜ＧＩのみであることによって、その表面にはゲート信号線ＧＬの段差が顕在され易いが、ゲート信号線ＧＬはその下層がＩＴＯ膜ｇ１で上層がＭｏ層ｇ２の２層構造で、その側壁においてなだらかなテーパが形成されていることから、該ゲート信号線ＧＬに画素電極ＰＸの一部を重畳させる場合において該画素電極ＰＸの段差乗り越えによる障害を充分に回避させることができる。
《ブラックマトリクスＢＭ》
ブラックマトリクスＢＭの断面は図４に示されている。この図では、ブラックマトリクスＢＭはドレイン信号線ＤＬを被うようにして形成されていることしか示されていないが、ゲート信号線ＧＬおよび薄膜トランジスタＴＦＴをも被うようにして形成されている。
【００９５】
これにより、コントラストの向上、および薄膜トランジスタＴＦＴの外来光の照射による特性変化の回避を図っている。
【００９６】
ドレイン信号線ＤＬの両脇にはゲート信号線ＧＬと同時に形成される遮光膜ＳＫＤが形成されており、該ドレイン信号線ＤＬを被うブラックマトリクスＢＭはその幅方向の両端がそれぞれ前記遮光膜ＳＫＤ上に位置づけられるようにして形成されている。
《ゲート端子部ＧＴＭ》
ゲート端子部ＧＴＭの断面は図５に示されている。ゲート端子部ＧＴＭはゲート信号線ＧＬの延在端を保護膜ＰＳＶおよび絶縁膜ＧＩの順次孔開け（ドライエッチングによる選択エッチング）によって露出させることによって形成される。この孔開けは、画素領域における保護膜ＰＳＶの孔開けと同時に行われる。
【００９７】
同図から明らかなように、下層をＩＴＯ膜ｇ１、上層をＭｏ層ｇ２として形成されるゲート信号線ＧＬはそのゲート端子部ＧＴＭにおいて上層のＭｏ層ｇ２が除去された状態で形成されている。保護膜ＰＳＶおよび絶縁膜ＧＩのドライエッチングによる孔開けの際に、選択比のとれないＭｏ層ｇ２がエッチングされてしまうからである。
【００９８】
しかし、下層のＩＴＯ膜ｇ１は該エッチングのストッパーとしての機能を有して残存し、このＩＴＯ膜ｇ１によって充分にゲート端子部ＧＴＭとしての機能を有するようになる。しかも、このＩＴＯ膜ｇ１は酸化され難い材料からなるので、たとえば電食に対して信頼性のあるゲート端子部ＧＴＭを形成することができる。
《ドレイン端子部ＤＴＭ》
ドレイン端子部ＤＴＭの断面は図６に示している。ドレイン端子部ＤＴＭはドレイン信号線ＤＬの延在端を保護膜ＰＳＶの孔開け（選択エッチング）によって露出させることによって形成される。この孔開けは、画素領域における保護膜ＰＳＶの孔開けと同時に行われる。
【００９９】
ここで、ドレイン端子部ＤＴＭにおけるドレイン信号線ＤＬ上にはＩＴＯ膜ＩＴＯ１が被覆されて形成されている。このＩＴＯ膜ＩＴＯ１は画素電極ＰＸを形成する際に同時に形成されるもので、ドレイン端子部ＤＴＭにて電食が生じるのを回避するために形成される。
【０１００】
上述したように、ドレイン信号線ＤＬはレジストリフロー方式で形成される薄膜トランジスタＴＦＴと並行して形成されることから、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体で形成され、その側壁はなだらかなテーパ形状となっている。
【０１０１】
このため、ドレイン端子部ＤＴＭにおいて該ドレイン信号線ＤＬ上にてＩＴＯ膜ＩＴＯ１を被覆させる場合、このＩＴＯ膜ＩＴＯ１の段切れ等の不都合を解消できるようになる。
《製造方法》
図９（ａ）ないし（ｈ）は、上述した液晶表示装置の製造方法の一実施例を示す工程図である。
【０１０２】
同図は、図８の工程図に、さらにゲート端子部ＧＴＮの部分の工程図をも併せ描いた図となっている。
【０１０３】
図９（ａ）は図８（ａ）に対応し、図９（ｂ）は図８（ｄ）に対応し、図９（ｅ）は図８（ｅ）に対応し、図９（ｇ）は図８（ｆ）に対応している。
【０１０４】
一連の工程は図１０の表に示すようになっており、この表から判るように、ホト工程は、ゲート信号線ＧＬのパターニング、ドレイン信号線ＤＬ（ドレイン電極、ソース電極）のパターニング、画素電極ＰＸのパターニング、保護膜ＰＳＶのパターニングの４回で済むようになる。
【０１０５】
実施例２．
上述した実施例１は薄膜トランジスタＴＦＴをレジストリフロー方式を用いて形成した液晶表示装置を示したものである。しかし、いわゆるハーフ露光方式を用いて薄膜トランジスタＴＦＴを形成する液晶表示装置にも適用できる。
【０１０６】
以下に示す構成以外は実施例１の場合と同様である。
《薄膜トランジスタＴＦＴ》
図１１はいわゆるハーフ露光方式を用いて形成された薄膜トランジスタＴＦＴの断面を示す図である。
【０１０７】
この薄膜トランジスタＴＦＴは、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体における側壁が透明基板ＳＵＢ１側へ末広がり状となるなだらかなテーパ面が形成されるようになる。
【０１０８】
図１５（ａ）ないし（ｅ）は前記薄膜トランジスタＴＦＴの形成方法の一実施例を示した工程図である。
【０１０９】
まず、図８（ａ）に示すように、ゲート信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート絶縁膜ＧＩの表面に半導体層ＡＳ、この半導体層ＡＳの表面に高濃度層ｄ0を形成し、さらにＭｏ層ｄ1を形成する。この場合、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1は同一のチャンバーで連続して成膜する。
【０１１０】
図８（ｂ）に示すように、Ｍｏ層ｄ0の表面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用いた選択露光を行う。この場合のホトマスクとしては、格子構造のマスク、あるいはＭｏＳｉのような半透過型膜の膜厚を制御して製作されたマスクを用い、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、ソース電極の形成領域、およびドレイン電極ＳＤ１とソース電極の間の領域（チャネル部）に相当する部分の前記ホトレジスト膜ＰＲＥＳを残存させるようにする。この場合、チャネル部上のホトレジスト膜ＰＲＥＳの膜厚はそれ以外の領域上のホトレジスト膜ＰＲＥＳの膜厚よりも小さくなるようにする。
【０１１１】
すなわち、チャネル部において、ホトレジスト、Ｍｏ層ｄ1、高濃度層ｄ0のエッチング終了時間が、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳのエッチング終了時間と同一（ほぼ同一）になるようにレジスト条件を制御する。
【０１１２】
図８（ｃ）に示すように、ホトレジスト膜ＰＲＥＳをマスクとして、このマスクから露出されたＭｏ層ｄ1を選択エッチングし（たとえば燐酸と硝酸とを含む混酸、または硝酸セリウムと硝酸の混合液が選定される）、さらに高濃度層ｄ0、半導体層ＡＳをドライエッングする。この際、チャネル部はＭｏ層ｄ1、高濃度層ｄ0、さらには半導体層ＡＳにもエッチングがなされるがその表面が若干削るまでに止まる。
【０１１３】
なお、高濃度層ｄ0のエッチングはこのような方法に限定されることはなく、たとえばＭｏ層ｄ1の選択エッチング後に、このＭｏ層ｄ1をマスクとしてエッチングするようにしてもよい。
【０１１４】
その後、前記ホトレジスト膜ＰＲＥＳを除去する。
【０１１５】
図８（ｄ）に示すように、ＩＴＯ膜ＩＴＯ１を形成し、画素電極ＰＸの形成領域（およびドレイン端子部ＤＹＭ）に相当する部分にホトレジスト膜ＰＲＥＳを形成する。このホトレジスト膜ＰＲＥＳをマスクとし、このマスクから露出されたＩＴＯ膜ＩＴＯ１を除去する。その後、該ホトレジスト膜ＰＲＥＳを除去する。
【０１１６】
図８（ｅ）に示すように、保護膜ＰＳＶを形成し、画素領域の周辺部（薄膜トランジスタＴＦＴの形成領域を含む）を除く中央部に開口がなされたホトレジスト膜ＰＲＥＳを形成する。
【０１１７】
このホトレジスト膜ＰＲＥＳをマスクとし、このマスクから露出された保護膜ＰＳＶを除去する。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開けも同時に行う。その後、該ホトレジスト膜ＰＲＥＳを除去する。
《ドレイン信号線ＤＬ》
ドレイン信号線ＤＬの断面は図１２に示している。ドレイン信号線ＤＬは半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体から構成され、ハーフ露光方式で形成する前記薄膜トランジスタＴＦＴの形成と並行して形成することから、その側壁は透明基板ＳＵＢ１側へ末広がり状となるなだらかなテーパ面が形成されるようになる。
《ゲート端子部ＧＴＭ》
ゲート端子部ＧＴＭの断面は図１３に示している。このゲート端子部ＧＴＭは実施例１と同様に構成される。
《ドレイン端子部ＤＴＭ》
ドレイン端子部ＤＴＭの断面は図１４に示している。ドレイン信号線ＤＬは半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体から構成され、その側壁は透明基板ＳＵＢ１側へ末広がり状となるなだらかなテーパ面が形成されるようになる。
【０１１８】
そして、ドレイン信号線ＤＬは、そのドレイン端子部ＤＴＭにおいてＩＴＯ膜ＩＴＯ１がその側壁にまで及んで形成されている。このＩＴＯ膜ＩＴＯ１は画素電極ＰＸの形成の際に同時に形成される。電食を防止するためである。
【０１１９】
ドレイン端子部ＤＴＭは保護膜ＰＳＶを孔開けし、前記ＩＴＯ膜ＩＴＯ１を露出させることによって形成できる。
《製造方法》
図１６（ａ）ないし（ｇ）は、上述した液晶表示装置の製造方法の一実施例を示す工程図である。
【０１２０】
同図は、図１５の工程図に、さらにゲート端子部ＧＴＮの部分の工程図をも併せ描いた図となっている。
【０１２１】
図１６（ａ）は図１５（ｂ）に対応し、図１６（ｃ）は図１５（ｃ）に対応し、図１６（ｄ）は図１５（ｄ）に対応し、図９（ｆ）は図１５（ｅ）に対応している。
【０１２２】
一連の工程は図１７の表に示すようになっており、この表から判るように、ホト工程は、ゲート信号線ＧＬのパターニング、ドレイン信号線ＤＬ（ドレイン電極、ソース電極）のパターニング、画素電極ＰＸのパターニング、保護膜ＰＳＶのパターニングの４回で済むようになる。
【０１２３】
実施例３．
また、本発明による液晶表示装置は、その薄膜トランジスタＴＦＴをいわゆるＩＴＯマスク方式を用いて形成した場合にも適用できる。
【０１２４】
以下に示す構成以外は実施例１の場合と同様である。
《薄膜トランジスタＴＦＴ》
図１８はＩＴＯマスク方式を用いて形成した薄膜トランジスタＴＦＴの断面を示す図である。
【０１２５】
この薄膜トランジスタＴＦＴは、そのソース電極ＳＤ２の表面の全域にわたって画素電極ＰＸのＩＴＯ膜ＩＴＯ１が直接に重畳されているばかりでなく、ドレイン信号線ＤＬ（およびドレイン電極ＳＤ１）の表面にもＩＴＯ膜ＩＴＯ１が直接に重畳されている。
【０１２６】
また、他の実施例と同様、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体の側壁は透明基板ＳＵＢ１側へ末広がりとなるなだらかなテーパ面が形成されている。
【０１２７】
図２２（ａ）ないし（ｇ）は前記薄膜トランジスタＴＦＴの形成方法の一実施例を示した工程図である。
【０１２８】
まず、図２２（ａ）に示すように、ゲート信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート絶縁膜ＧＩの表面に半導体層ＡＳ、高濃度層ｄ0を形成し、さらにＭｏ層ｄ1を形成する。この場合、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1は同一のチャンバーで連続して成膜する。
【０１２９】
図２２（ｂ）に示すように、Ｍｏ層ｄ1の表面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用いた選択露光を経て、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、ソース電極ＳＤ２の形成領域、およびこれら各電極の間の領域（チャネル部）に相当する部分の前記ホトレジスト膜ＰＲＥＳを残存させる。
【０１３０】
そして、このホトレジスト膜ＰＲＥＳをマスクとして、このマスクから露出されたＭｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳを順次選択エッチングする。その後、該ホトレジスト膜ＰＲＥＳを除去する。
【０１３１】
図２２（ｃ）に示すように、ＩＴＯ膜ＩＴＯを形成し、このＩＴＯ膜ＩＴＯの上面にホトレジスト膜ＰＲＥＳを形成し、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、画素電極ＰＸの形成領域に相当する部分の前記ホトレジスト膜ＰＲＥＳを残存させる。
【０１３２】
図８（ｄ）に示すように、前記ホトレジスト膜ＰＲＥＳをマスクとし、このマスクから露出されたＩＴＯ膜を選択エッチングする。その後、ホトレジスト膜ＰＲＥＳを除去する。
【０１３３】
図８（ｅ）に示すように、前記ＩＴＯ膜ＩＴＯをマスクとし、このマスクから露出されたＭｏ層ｄ1を選択エッチングし、さらに高濃度層ｄ0をも選択エッチングし、半導体層ＡＳの表面を露出させる。
【０１３４】
図８（ｆ）に示すように、保護膜ＰＳＶを形成し、画素領域の周辺部（薄膜トランジスタＴＦＴの形成領域を含む）を除く中央部に開口がなされたホトレジスト膜ＰＲＥＳを形成する。
【０１３５】
このホトレジスト膜ＰＲＥＳをマスクとし、このマスクから露出された保護膜ＰＳＶを除去する。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開けも同時に行う。その後、図８（ｇ）に示すように、該ホトレジスト膜ＰＲＥＳを除去する。
《ドレイン信号線ＤＬ》
ドレイン信号線ＤＬの断面は図１９に示されている。このドレイン信号線ＤＬは半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ層ＩＴＯ１の順次積層体から構成されている。
《ゲート端子部》
ゲート端子部ＧＴＭの断面は図２０に示されている。このゲート端子部ＧＴＭは実施例１および２におけるゲート端子部ＧＴＭと同様の構成となっている。
《ドレイン端子部》
ドレイン端子部ＤＴＭの断面は図２１に示されている。このドレイン端子部ＤＴＭは、ドレイン信号線ＤＬが上述した積層体から構成されているため、保護膜ＰＳＶの開口の表面においてＩＴＯ膜ＩＴＯ１が露出され、電食に対して信頼性ある構成となる。
《製造方法》
図２３（ａ）ないし（ｇ）は、上述した液晶表示装置の製造方法の一実施例を示す工程図である。
【０１３６】
同図は、図２２の工程図に、さらにゲート端子部ＧＴＮの部分の工程図をも併せ描いた図となっている。
【０１３７】
図２３（ａ）は図２２（ｂ）に対応し、図２３（ｃ）は図２２（ｃ）に対応し、図２３（ｄ）は図２２（ｄ）に対応し、図２３（ｅ）は図２２（ｅ）に対応し、図２３（ｆ）は図２２（ｆ）に対応し、図２３（ｇ）は図２２（ｇ）に対応している。
【０１３８】
一連の工程は図２４の表に示すようになっており、この表から判るように、ホト工程は、ゲート信号線ＧＬのパターニング、画素電極ＰＸ（ドレイン信号線ＤＬ）のパターニング、ドレイン電極およびソース電極のパターニング、保護膜ＰＳＶのパターニングの４回で済むようになる。
【０１３９】
実施例４．
上述した各実施例は、透明基板ＳＵＢ１側の各画素領域にそれぞれ画素電極が形成され透明基板ＳＵＢ２側の各画素領域に共通の対向電極が形成され、これら各電極の間に発生する該各基板に対してほぼ垂直の電界によって液晶の光透過率を制御させるいわゆる縦電界方式の液晶表示装置について説明したものである。
【０１４０】
しかし、このような横電界方式の液晶表示装置に限定されることはなく、透明基板ＳＵＢ１の各画素領域に画素電極と対向電極とが形成され、これら各電極の間に発生する該透明基板ＳＵＢ１とほぼ平行な電界成分によって液晶の光透過率を制御させるいわゆる横電界方式の液晶表示装置についても適用することができる。
【０１４１】
図２５はこのような横電界方式の液晶表示装置の画素の構成を示す平面図で、図１と対応した図となっている。なお、図２５において２６−２６線における断面を図２６に、２７−２７線における断面を図２７に示している。
【０１４２】
図１の構成と比較して異なる構成は次のとおりである。
【０１４３】
図２５において、まず、画素電極ＰＸおよび対向電極ＣＴがそれぞれドレイン信号線ＤＬと平行に延在されたストライプ形状をなす複数本からなり、それらが交互に配置されて形成されている。
【０１４４】
この実施例では、画素電極ＰＸが２本、対向電極ＣＴが３本からなり、それらが交互に配置される結果、各対向電極ＣＴのうち２本が両脇に、換言すればドレイン信号線ＤＬに隣接されて形成されるようになっている。
【０１４５】
この両脇に配置される対向電極ＣＴはドレイン信号線ＤＬからの電界が画素電極ＰＸに影響させないようにシールド機能をもたせており、他の電極よりも幅が広く形成されている。
【０１４６】
また、対向電極ＣＴはゲート信号線ＧＬと同時に形成され、該ゲート信号線ＧＬと同材料で形成されている。したがって、２層構造からなり、その下層はＩＴＯ膜で上層はＭｏ層で形成されている。
【０１４７】
３本の各対向電極ＣＴは、画素領域の中央にゲート信号線ＧＬと平行に形成される対向電圧信号線ＣＴと一体的に形成されることによって共通接続され、この対向電圧信号線ＣＬを介して対向電圧信号が供給される。したがって、この対向電圧信号線ＣＬも２層構造からなり、その下層はＩＴＯ膜で上層はＭｏ層で形成されている。
【０１４８】
この対向電圧信号線ＣＬは図中ｘ方向に並設される画素群に共通に形成され、図中ｙ方向に配設される各画素群の他の対向電圧信号線ＣＬと共通接続され、表示部外にまで延在された共通接続線に形成されたコモン端子部ＣＴＭから対向電圧信号が供給される。
【０１４９】
画素電極ＰＸは対向電極ＣＴ（対向電圧信号線ＣＬ）に対して絶縁膜ＧＩを介して異なる層として形成されている。
【０１５０】
２本の各画素電極ＰＸは対向電圧信号線ＣＬ上にて互いに接続されたパターンとして形成され、この接続部において該対向電圧信号線ＣＬとの間に前記絶縁膜ＧＩを誘電体とする容量素子Ｃｓｔｇが形成されている。
【０１５１】
２本の各画素電極のうち薄膜トランジスタＴＦＴに近接する画素電極ＰＸはその端部が該薄膜トランジスタＴＦＴの半導体層ＡＳの上面にまで延在されて該薄膜トランジスタＴＦＴのソース電極を構成している。
【０１５２】
そして、この薄膜トランジスタＴＦＴはたとえば実施例１で示したレジストリフロー方式によって形成されたものとなっている。
《容量素子Ｃｓｔｇ》
図２６は容量素子Ｃｓｔｇの断面を示す図である。対向電圧信号線ＣＬの一部の上層に絶縁膜ＧＩを介して画素電極ＰＸの一部が重畳されて構成され、その誘電体膜は前記絶縁膜ＧＩとなっている。
【０１５３】
画素電極ＰＸは保護膜ＰＳＶの下層に位置づけて形成しているため、容量素子Ｃｓｔｇの誘電体膜は該保護膜ＰＳＶと絶縁膜ＧＩの２層構造とはならず該絶縁膜ＧＩのみとなる。
【０１５４】
このため容量素子Ｃｓｔｇの容量値は絶縁膜ＧＩの膜厚と対向電圧信号線ＣＬと画素電極ＰＸとの重畳面積によって設定でき、その設定が容易にできるようになる。
《対向電極ＣＴ》
対向電極ＣＴの断面は図２７に示されている。
【０１５５】
２層構造からなる対向電極ＣＴは、各層のエッチングレートを考慮した選択エッチングによって、その側壁に透明基板ＳＵＢ１側に末広がり状となるテーパ面を形成できる。これにより、絶縁膜ＧＩの乗り越え部におけるクラック等の障害を回避でき、画素電極ＰＸとの間の電界の分布等を安定化できる。
《ドレイン信号線ＤＬ》
ドレイン信号線ＤＬの断面は図２７に示されている。
【０１５６】
ドレイン信号線ＤＬはレジストリフロー方式からなる薄膜トランジスタＴＦＴと並行して形成され、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体から構成され、その側壁において、透明基板ＳＵＢ１側に末広がり状となるテーパが形成されるようになり、しかも、このテーパ面の途中において、詳しくは高濃度層ｄ0の下層の半導体層ＡＳの部分において段差が形成されるようになる。なお、薄膜トランジスタＴＦＴの形成にはレジストリフロー方式に代えて上述のハーフ露光を行ってもよい。
【０１５７】
このため、このドレイン信号線ＤＬの上層に形成される保護膜ＰＳＶおよび配向膜ＯＲＩの乗り越え障害を充分に回避することができる。
《ゲート端子部ＧＴＭ、コモン端子部ＣＴＭ》
実施例１に示したゲート端子部ＧＴＭ（図５）と同様の構成となっている。また、コモン端子部ＣＴＭにおいても、その対向電圧信号線ＣＬがゲート信号線ＧＬと同層でかつ同材料からなる２層構造であることから該ゲート端子部ＧＴＭと同様の構成となっている。
《ドレイン端子部ＤＴＭ》
実施例１に示したドレイン端子部ＤＴＭ（図６）と同様の構成となっている。
《薄膜トランジスタＴＦＴ》
実施例１に示した薄膜トランジスタＴＦＴ（図２）と同様の構成となっている。
【０１５８】
実施例５．
図２８は横電界方式の液晶表示装置の画素の他の実施例を示す平面図である。
【０１５９】
同図は画素電極ＰＸおよび対向電極ＣＴをともにたとえばＩＴＯ膜等のような透明導電層で形成するとともにたとえば対向電極ＣＴは画素電極ＰＸと重ねられて画素領域のほぼ全域に形成されている。
【０１６０】
すなわち、対向電極ＣＴは透明基板ＳＵＢ１面にて画素領域の僅かな周辺を除く中央部の全域に形成されている。
【０１６１】
この対向電極ＣＴには、画素領域の中央にて図中ｘ方向に走行して形成される対向電圧信号線ＣＬを介して対向電圧信号が供給されるようになっている。
【０１６２】
この対向電圧信号線ＣＬは対向電極ＣＴ上に直接形成されるもので、ゲート信号線ＧＬの形成の際に同時に形成されるようになっている。このため、対向電圧信号線ＣＬは２層構造となっており、その下層はＩＴＯ膜で上層はＭｏ層で構成されている。
【０１６３】
また、画素電極ＰＸは、対向電極ＣＴ（対向電圧信号線ＣＬ）を被う絶縁膜ＧＩ上に形成され、たとえばドレイン信号線ＤＬと平行に延在されたストライプ状のパターンをなし、該ドレイン信号線ＤＬと直交する方向に並設された複数の電極からなる。
【０１６４】
これら各画素電極ＰＸは薄膜トランジスタＴＦＴ側の端部にて共通接続されるとともに、薄膜トランジスタＴＦＴの半導体層ＡＳ面にまで延在されて該薄膜トランジスタＴＦＴのソース電極ＳＤ２を構成する。
【０１６５】
この薄膜トランジスタＴＦＴは、実施例１と同様にレジストリフロー方式によって形成されている。
《対向電圧信号線ＣＬ》
対向電圧信号線ＣＬの断面は図３０に示されている。
【０１６６】
２層構造からなる対向電圧信号線ＣＬは、各層のエッチングレートを考慮した選択エッチングによって、その側壁に透明基板ＳＵＢ１側に末広がり状となるテーパ面を形成できる。これにより、絶縁膜ＧＩの乗り越え障害を回避できる。
【０１６７】
また、対向電圧信号線ＣＬは、ＩＴＯ膜からなる対向電極ＣＴの上面に形成され、その下層はＩＴＯ膜で構成されていることから、該対向電極ＣＴとの密着性を確保することができる。
《ドレイン信号線ＤＬ》
ドレイン信号線ＤＬの断面は図２９に示されている。ドレイン信号線ＤＬはレジストリフロー方式からなる薄膜トランジスタＴＦＴと並行して形成され、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体から構成され、その側壁において、透明基板ＳＵＢ１側に末広がり状となるテーパが形成されるようになり、しかも、このテーパ面の途中において、詳しくは高濃度層ｄ0の下層の半導体層ＡＳの部分において段差が形成されるようになる。なお、薄膜トランジスタＴＦＴの形成にはレジストリフロー方式に代えて上述のハーフ露光を用いてもよい。
【０１６８】
このため、このドレイン信号線ＤＬの上層に形成される保護膜ＰＳＶおよび配向膜ＯＲＩの乗り越え障害を充分に回避することができる。
《ゲート端子部ＧＴＭ、コモン端子部ＣＴＭ》
実施例１に示したゲート端子部ＧＴＭ（図５）と同様の構成となっている。
《ドレイン端子部ＤＴＭ》
実施例１に示したドレイン端子部ＤＴＭ（図６）と同様の構成となっている。
《薄膜トランジスタＴＦＴ》
実施例１に示した薄膜トランジスタＴＦＴ（図２）と同様の構成となっている。
【０１６９】
実施例６．
図３１は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図２５と対応した図となっている。
【０１７０】
図３１は、ハーフ露光方式を経て形成された画素の構成を示す。ここで、ゲート信号線ＧＬは上述した実施例と同様にＩＴＯ膜とＭｏ層との２層構造となっているがこの構成は図示されていない。
《容量素子Ｃｓｔｇ》
容量素子Ｃｓｔｇの断面は図３２に示されている。
【０１７１】
容量素子Ｃｓｔｇは対向電圧信号線ＣＬの上面に絶縁膜ＧＩを介して画素電極をＰＸを重畳させて構成されている。
【０１７２】
対向電圧信号線ＣＬはゲート信号線ＧＬと同様に下層がＩＴＯ膜ｇ１で上層がＭｏ層ｇ２の２層構造からなり、画素電極ＰＸは半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜ＩＴＯ１の順次積層体からなっている。
《画素電極ＰＸ》
画素電極ＰＸの断面は図３３において明確に示されている。
【０１７３】
上述したように、画素電極ＰＸは半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜の順次積層体からなっている。
【０１７４】
この場合、画素電極ＰＸによる段差の不都合が考えられるが、その側壁は透明基板ＳＵＢ１側に末広がりとなるなだらかなテーパ面が形成されることから、この上面に形成される保護膜ＰＳＶおよび配向膜ＯＲＩの乗り越え障害を充分緩和させることができる。
《ドレイン信号線ＤＬ》
ドレイン信号線ＤＬの断面は図３３に示されている。
【０１７５】
ドレイン信号線ＤＬも、画素電極ＰＸと同様に、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜の順次積層体からなっている。
【０１７６】
このため、ドレイン信号線ＤＬによる段差の不都合が考えられるが、その側壁は透明基板ＳＵＢ１側に末広がりとなるなだらかなテーパ面が形成されることから、この上面に形成される保護膜ＰＳＶおよび配向膜ＯＲＩの乗り越え障害を充分緩和させることができる。
《ゲート端子部ＧＴＭ》
ゲート端子部ＧＴＭの断面は図３５に示されている。
【０１７７】
ゲート端子部ＧＴＭはゲート信号線ＧＬの延在端を保護膜ＰＳＶおよび絶縁膜ＧＩの順次孔開け（ドライエッチングによる選択エッチング）によって露出させることによって形成される。
【０１７８】
同図から明らかなように、下層をＩＴＯ膜ｇ１、上層をＭｏ層ｇ２として形成されるゲート信号線ＧＬはそのゲート端子部ＧＴＭにおいて上層のＭｏ層が除去された状態で形成されている。保護膜ＰＳＶおよび絶縁膜ＧＩのドライエッチングによる孔開けの際に、選択比のとれないＭｏ層がエッチングされてしまうからである。
【０１７９】
しかし、下層のＩＴＯ膜ｇ１は該エッチングのストッパーとしての機能を有して残存し、このＩＴＯ膜ｇ１によって充分にゲート端子部ＧＴＭとしての機能を有するようになる。しかも、このＩＴＯ膜ｇ１は酸化され難い材料からなるので、たとえば電食に対して信頼性のあるゲート端子部を構成することができる。
《ドレイン端子部ＤＴＭ》
ドレイン端子部ＤＴＭの断面は図３６に示されている。
【０１８０】
ドレイン信号線ＤＬは半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜ＩＴＯ１の順次積層体から構成されているため、保護膜ＰＳＶに孔開けを行うことによりドレイン端子部ＤＴＭが形成される。
【０１８１】
保護膜ＰＳＶの孔開けによってドレイン信号線ＤＬの表面のＩＴＯ膜が露出されるので、電食防止のためのＩＴＯ膜形成を特に行う必要はなくなる。
《薄膜トランジスタＴＦＴ》
この実施例では、薄膜トランジスタＴＦＴはハーフ露光方式で形成されたものとなっている。
【０１８２】
図３７（ａ）ないし（ｆ）は前記薄膜トランジスタＴＦＴの形成方法の一実施例を示した工程図である。
【０１８３】
まず、図３７（ａ）に示すように、ゲート信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート絶縁膜ＧＩの表面に半導体層ＡＳ、この半導体層ＡＳの表面に高濃度層ｄ0、Ｍｏ層ｄ1を形成し、さらにＩＴＯ膜ＩＴＯ１を形成する。この場合、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ膜ＩＴＯ１は同一のチャンバーで連続して成膜する。
【０１８４】
図３７（ｂ）に示すように、ＩＴＯ膜の表面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用いた選択露光を行う。この場合のホトマスクとしては、格子構造のマスク、あるいはＭｏＳｉのような半透過型膜の膜厚を制御して製作されたマスクを用い、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極の形成領域、これら各電極の間の領域（チャネル部）に相当する部分の前記ホトレジスト膜ＰＲＥＳを残存させるようにする。この場合、チャネル部上のホトレジスト膜ＰＲＥＳの膜厚はそれ以外の領域上のホトレジスト膜ＰＲＥＳの膜厚よりも小さくなるようにする。
【０１８５】
すなわち、チャネル部において、ホトレジスト、Ｍｏ層ｄ1、高濃度層ｄ0のエッチング終了時間が、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳのエッチング終了時間と同一（ほぼ同一）になるようにレジスト条件を制御する。
【０１８６】
図３７（ｃ）に示すように、ホトレジスト膜ＰＲＥＳをマスクとして、このマスクから露出されたＩＴＯ層、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳを選択エッチングする（たとえば半導体層ＡＳ及び高濃度層ｄ0の選択エッチング用ガスとしてＳＦ6、ＣＦ4等のフッ素系ガスが選定される）。
【０１８７】
これにより、薄膜トランジスタＴＦＴを構成する半導体層ＡＳは島状にエッチングされることになるが、そのチャネル部は少なくとも高濃度層ｄ0をエッチングするに止まる。その後前記ホトレジスト膜ＰＲＥＳを除去する。
【０１８８】
図３７（ｄ）に示すように、保護膜ＰＳＶを形成する。
【０１８９】
図３７（ｅ）に示すように、保護膜ＰＳＶの表面に画素領域の周辺部（薄膜トランジスタＴＦＴの形成領域を含む）を除く中央部に開口がなされたホトレジスト膜ＰＲＥＳを形成する。
【０１９０】
図３７（ｆ）に示すように、このホトレジスト膜ＰＲＥＳをマスクとし、このマスクから露出された保護膜ＰＳＶを除去する。なお、この保護膜ＰＳＶの孔開けの際は、ゲート端子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開けも同時に行う。その後、該ホトレジスト膜ＰＲＥＳを除去する。
《製造方法》
図３８（ａ）ないし（ｅ）は、上述した液晶表示装置の製造方法の一実施例を示す工程図である。
【０１９１】
同図は、図３７の工程図に、さらにゲート端子部ＧＴＮの部分の工程図をも併せ描いた図となっている。
【０１９２】
図３８（ａ）は図３７（ｂ）に対応し、図３８（ｃ）は図３７（ｃ）に対応し、図３８（ｄ）は図３７（ｅ）に対応し、図３８（ｅ）は図３７（ｆ）に対応している。
【０１９３】
一連の工程は図３９の表に示すようになっており、この表から判るように、ホト工程は、ゲート信号線ＧＬのパターニング、ドレイン信号線ＤＬ（ドレイン電極、ソース電極）のパターニング、保護膜ＰＳＶのパターニングの３回で済むようになる。
【０１９４】
実施例７．
図４０は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図２８と対応した図となっている。すなわち、たとえばＩＴＯ膜からなる対向電極ＣＴが画素領域の大部分に形成され、たとえばＩＴＯ膜からなるストライプ状の画素電極ＰＸが複数並設されている。この実施例の場合、対向電極ＣＴと画素電極ＰＸとの間に介在される絶縁膜は絶縁膜ＧＩと保護膜ＰＳＶの２層構造となっている。そして、薄膜トランジスタＴＦＴはレジストリフロー方式によって形成されている。
【０１９５】
なお、図４０の４１−４１線の断面図を図４１に、４２−４２線の断面図を図４２に、４４−４４線の断面図を図４４に、４５−４５線の断面図を図４５に示している。
《ドレイン信号線ＤＬ》
ドレイン信号線ＤＬは図４１に示されている。ドレイン信号線ＤＬは絶縁膜ＧＩ上に形成され、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層体で構成されている。
【０１９６】
そして、レジストリフロー方式で形成される薄膜トランジスタＴＦＴと並行して形成されるため、ドレイン信号線ＤＬの側壁はその半導体層ＡＳ面に段差を有するなだらかなテーパ面（透明基板ＳＵＢ１側へ末広がる）が形成されている。
《ゲート信号線ＧＬ》
ゲート信号線ＧＬの断面は図４２に示されている。ゲート信号線ＧＬは透明基板ＳＵＢ１上に形成され、ＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜から構成されている。その側壁は透明基板ＳＵＢ１側へ末広がりとなるなだらかなテーパ面が形成されている。
《対向電圧信号線ＣＬ》
対向電圧信号線ＣＬの断面は図４２に示されている。対向電圧信号線ＣＬはゲート信号線ＧＬと同様にＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜から構成されているが、このうちＩＴＯ膜ｇ１はＭｏ膜ｇ２に対して幅広に形成され対向電極ＣＴの機能をもたせるようにしている。
【０１９７】
このように、対向電極ＣＴは１層構造となっているにも拘らず、対向電圧信号線ＣＬは該対向電極ＣＴを構成する層の上にさらに別の材料の層が形成された２層構造となっているが、この対向電圧信号線ＣＬと対向電極ＣＴとの形成はハーフ露光方式の採用によって１回のホト工程で形成することができる。
【０１９８】
図４３（ａ）ないし（ｄ）は、このような場合の工程を示す図である。
【０１９９】
まず、図４３（ａ）に示すように、透明基板ＳＵＢ１の表面にたとえばＩＴＯ膜ｇ１とＭｏ層ｇ２の順次積層体が形成されている。
【０２００】
そして、この積層体の表面に選択的にホトレジスト膜ＰＲＥＳが形成されているが、図４３（ｂ）に示すように、これらは異なる領域においてそれぞれ厚さが異なっている。このように厚さの異なるホトレジスト膜の形成は格子構造のホトマスク、あるいはＭｏＳｉ等のような半透過型膜の膜厚を制御して製作されたホトマスクを用い、いわゆるハーフ露光をすることによって達成できる。
【０２０１】
その後、図４３（ｃ）に示すように、該ホトレジスト膜ＰＲＥＳをマスクとしてエッチングすることにより、上層のＭｏ膜ｇ２を選択エッチングできる。この場合、膜厚の大きなホトレジスト膜はその膜厚を小さくなって残存するが、膜厚の小さなホトレジスト膜は消失するようになる。
【０２０２】
そして、図４３（ｄ）に示すように、残存されたホトレジスト膜ＰＲＥＳをマスクとしてエッチングすることにより、下層のＩＴＯ膜ｇ１を選択エッチングできる。この場合、ホトレジスト膜が消失された側のＭｏ層ｇ２はこの際にエッチングされることになる。
《ゲート端子部ＧＴＭ》
ゲート端子部ＧＴＭの断面は図４４に示されている。ゲート信号線ＧＬを被う絶縁膜ＧＩ、保護膜ＰＳＶに孔開けをするとによってゲート端子部ＧＴＭが形成される。
【０２０３】
この場合、該孔開けによってゲート信号線ＧＬの上層のＭｏ膜ｇ２が除去され、さらに該孔およびその周辺に形成されたＩＴＯ膜によってゲート端子部ＧＴＭの電食回避をさらに効果的ならしめている。
【０２０４】
なお、前記ＩＴＯ膜は画素電極ＰＸの形成と同時に形成されるようになっている。
《ドレイン端子部ＤＴＭ》
ドレイン端子部ＤＴＭの断面は図４５に示されている。ドレイン信号線ＤＬを被う保護膜ＰＳＶに孔開けをすることによってドレイン端子部ＧＴＭが形成される。
【０２０５】
この場合、該孔およびその周辺に形成されたＩＴＯ膜によってゲート端子部ＧＴＭの電食回避をはかっている。
【０２０６】
このＩＴＯ膜も画素電極ＰＸの形成と同時に形成されるようになっている。
《製造方法》
図４６（ａ）ないし（ｄ）、図４７（ｅ）ないし（ｈ）、図４８（ｉ）は前記液晶表示装置の製造方法の一実施例を示す工程図で、薄膜トランジスタＴＦＴと対向電極ＣＴの部分を示している。
【０２０７】
まず、図４６（ａ）に示すように、ゲート信号線ＧＬ、ゲート絶縁膜ＧＩの形成の後、このゲート絶縁膜ＧＩの表面に半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1を形成しする。この場合、半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ0は同一のチャンバーで連続して成膜する。
【０２０８】
図４６（ｂ）に示すように、ＩＴＯ膜の表面にホトレジスト膜ＰＲＥＳを形成し、ホトマスクを用いた選択露光を行う。この場合のホトマスクとしては、格子構造のマスク、あるいはＭｏＳｉのような半透過型膜の膜厚を制御して製作されたマスクを用い、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極の形成領域、これら各電極の間の領域（チャネル部）に相当する部分の前記ホトレジスト膜ＰＲＥＳを残存させるようにする。この場合、前記チャネル部上のホトレジスト膜ＰＲＥＳの膜厚はそれ以外の領域上のホトレジスト膜ＰＲＥＳの膜厚よりも小さくなるようにする。
【０２０９】
すなわち、チャネル部において、ホトレジスト、Ｍｏ層ｄ1、高濃度層ｄ0のエッチング終了時間が、Ｍｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳのエッチング終了時間と同一（ほぼ同一）になるようにレジスト条件を制御する。
【０２１０】
図４６（ｃ）に示すように、ホトレジスト膜ＰＲＥＳをマスクとして、このマスクから露出されたＭｏ層ｄ1、高濃度層ｄ0、半導体層ＡＳを選択エッチングする（たとえば半導体層ＡＳ及び高濃度層ｄ0の選択エッチング用ガスとしてＳＦ6、ＣＦ4等のフッ素系ガスが選定される）。
【０２１１】
これにより、薄膜トランジスタＴＦＴを構成する領域以外の領域において半導体層ＡＳが露出され、ホトレジスト膜ＰＲＥＳはその全域にわたって膜厚が小さくなる。そして、チャネル部においては該ホトレジスト膜ＰＲＥＳからＭｏ層ｄ1が露出するようになる。
【０２１２】
図４６（ｄ）に示すように、残存されたホトレジスト膜ＰＲＥＳをマスクとしてエッチングする。
【０２１３】
これにより、薄膜トランジスタＴＦＴを構成する領域以外の領域において半導体層ＡＳがエッチングされ絶縁膜ＧＩが露出するようになる。
【０２１４】
また、チャネル部においてＭｏ層ｄ1、高濃度層ｄ0がエッチングされ半導体層ＡＳが露出するようになる。
【０２１５】
図４７（ｅ）に示すように、保護膜ＰＳＶを形成する。
【０２１６】
図４７（ｆ）に示すように、保護膜ＰＳＶの上面に薄膜トランジスタＴＦＴのソース電極ＳＤ２のコンタクトホール形成部分に孔開けがされたホトレジスト膜ＰＲＥＳを形成する。そして、このホトレジスト膜ＰＲＥＳをマスクとして保護膜ＰＳＶをエッチングする。なお、この保護膜ＰＳＶの孔開けの際に、ゲート端子部ＧＴＭおよびドレイン端子部ＤＴＭにおける孔開けも同時に行う。その後該ホトレジスト膜ＰＲＥＳを除去する。
【０２１７】
図４７（ｇ）に示すように、保護膜ＰＳＶにコンタクトホールが形成され、このコンタクトホールからは薄膜トランジスタＴＦＴのソース電極ＳＤ２の一部が露出される。
【０２１８】
図４７（ｈ）に示すように、保護膜ＰＳＶ上にＩＴＯ膜を形成し、このＩＴＯ膜上に画素電極ＰＸおよび薄膜トランジスタＴＦＴのソース電極ＳＤ２と接続される画素電極ＰＸの延在部を形成する領域上にホトレジスト膜ＰＲＥＳを形成する。
【０２１９】
図４８（ｉ）に示すように、前記ホトレジスト膜ＰＲＥＳをマスクとしてＩＴＯ膜をエッチングし、その後、該ホトレジスト膜ＰＲＥＳを除去する。
【０２２０】
実施例８．
図４９は本発明による液晶表示装置の画素の他の実施例を示す平面図で、図４０と対応した図となっている。
【０２２１】
図４０の場合と異なる部分はレジストリフロー方式を採用しているともに、保護膜ＰＳＶにコンタクト孔が形成されていない構造となっている。
【０２２２】
なお、図４９の５０−５０の断面を図５０に、５１−５１の断面を図５１に示している。
《ドレイン信号線ＤＬ》
ドレイン信号線ＤＬの断面は図５０に示されている。このドレイン信号線ＤＬは半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ層ＩＴＯ１の順次積層体から構成されている。ここで、ＩＴＯ層ＩＴＯ１は積層体の側壁にまで及んで形成され、換言すれば、ドレイン信号線ＤＬ全体を覆うようにして形成されている。
《ゲート信号線ＧＬ》
ゲート信号線ＧＬの断面は図５１に示されている。ゲート信号線ＧＬは透明基板ＳＵＢ１上に形成され、ＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜から構成されている。その側壁は透明基板ＳＵＢ１側へ末広がりとなるなだらかなテーパ面が形成されている。
《対向電圧信号線ＣＬ》
対向電圧信号線ＣＬの断面は図５１に示されている。対向電圧信号線ＣＬはゲート信号線ＧＬと同様にＩＴＯ膜ｇ１とＭｏ膜ｇ２の順次２層膜から構成されているが、このうちＩＴＯ膜ｇ１はＭｏ膜ｇ２に対して幅広に形成され対向電極ＣＴの機能をもたせるようにしている。
《ドレイン端子部ＤＴＭ》
ドレイン端子部ＤＴＭの断面は図５２に示されている。ドレイン信号線ＤＬは半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1、ＩＴＯ層ＩＴＯ１の順次積層体からなり、該ＩＴＯ膜ＩＴＯ１は積層体の側壁にまで及んで形成されている。
【０２２３】
このドレイン信号線ＤＬを被う保護膜ＰＳＶに孔開けをし、前記ＩＴＯ膜の表面を露出させることによってドレイン端子部ＤＴＭが形成されている。
《製造方法》
図５３（ａ）ないし（ｄ）は前記液晶表示装置の製造方法の一実施例を示す工程図で、薄膜トランジスタＴＦＴと対向電極ＣＴの部分を示している。
【０２２４】
まず、図５３（ａ）に示すように、透明基板ＳＵＢ１の表面に、ゲート信号線ＧＬ、対向電極ＣＴ、対向電圧信号線ＣＬを形成した後、これらを被ってゲート絶縁膜ＧＩを形成する。
【０２２５】
絶縁膜ＧＩの上面に半導体層ＡＳ、高濃度層ｄ0、Ｍｏ層ｄ1の順次積層させ、上述したレジストリフロー方式により薄膜トラジスタＴＦＴおよびドレイン信号線ＤＬを形成する。
【０２２６】
このように形成された透明基板ＳＵＢ１の表面の全域にＩＴＯ膜ＩＴＯ１を形成し、その表面に画素電極ＰＸの形成領域に相当する部分にホトレジスト膜ＰＲＥＳを形成する。
【０２２７】
次に、このホトレジスト膜ＰＲＥＳをマスクとしてＩＴＯ膜ＩＴＯ１をエッチングし、図５３（ｂ）に示すように画素電極ＰＸを形成する。
【０２２８】
図５３（ｃ）に示すように、保護膜ＰＳＶを形成する。
【０２２９】
そして、図５３（ｄ）に示すように、図示しないホト工程を経ることによって保護膜ＰＳＶに孔開けを行い、画素領域の周辺を除く中央部に保護膜ＰＳＶが形成されていない構成とする。
【０２３０】
なお、この保護膜ＰＳＶの孔開けの際は、ゲート端子部ＧＴＭおよびドレイン端子部ＤＴＭの部分の孔開けを同時に行う。
【０２３１】
なお、上述の実施例では、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、ソース電極ＳＤ２を構成する導電層ｄ1をモリブデン（Ｍｏ）で形成したが、この材料に代えて他の高融点金属、たとえばタングステン（Ｗ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）であっても同様の効果を奏する。
【０２３２】
また、上述した各ＩＴＯ膜に代えてたとえばＩＺＯ（Indium-Zinc-Oxide）膜を用いてもよい。
【０２３３】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、信号線の配線比抵抗の小さいものが得られる。
【０２３４】
また、本発明による液晶表示装置によれば、基板の液晶側の面にて急俊な段差の少ないものが得られる。
【０２３５】
また、本発明による液晶表示装置の製造方法によれば、その工程の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図２】図１の２−２線における断面図である。
【図３】図１の３−３線における断面図である。
【図４】図１の４−４線における断面図である。
【図５】図１の５−５線における断面図である。
【図６】図１の６−６線における断面図である。
【図７】図１に示すゲート信号線の製造方法の一実施例を示す工程図である。
【図８】図１に示す薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図９】図１に示す液晶表示装置の製造方法の一実施例を示す工程図である。
【図１０】図１に示す液晶表示装置の製造方法の一実施例を示す表である。
【図１１】本発明による液晶表示装置の他の実施例を示す図で、その薄膜トランジスタの断面を示す図である。
【図１２】本発明による液晶表示装置の他の実施例を示す図で、そのドレイン信号線およびその近傍の断面を示す図である。
【図１３】本発明による液晶表示装置の他の実施例を示す図で、そのゲート端子部の断面を示す図である。
【図１４】本発明による液晶表示装置の他の実施例を示す図で、そのドレイン端子部の断面を示す図である。
【図１５】本発明による液晶表示装置の他の実施例を示す図で、その薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図１６】本発明による液晶表示装置の製造方法の一実施例を示す工程図である。
【図１７】本発明による液晶表示装置の製造方法の一実施例を示す表である。
【図１８】本発明による液晶表示装置の他の実施例を示す図で、その薄膜トランジスタの断面を示す図である。
【図１９】本発明による液晶表示装置の他の実施例を示す図で、そのドレイン信号線およびその近傍の断面を示す図である。
【図２０】本発明による液晶表示装置の他の実施例を示す図で、そのゲート端子部の断面を示す図である。
【図２１】本発明による液晶表示装置の他の実施例を示す図で、そのドレイン端子部の断面を示す図である。
【図２２】本発明による液晶表示装置の他の実施例を示す図で、その薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図２３】本発明による液晶表示装置の製造方法の一実施例を示す工程図である。
【図２４】本発明による液晶表示装置の製造方法の一実施例を示す表である。
【図２５】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図２６】図２５の２６−２６線における断面図である。
【図２７】図２５の２７−２７線における断面図である。
【図２８】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図２９】図２５の２９−２９線における断面図である。
【図３０】図２５の３０−３０線における断面図である。
【図３１】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図３２】図２５の３２−３２線における断面図である。
【図３３】図２５の３３−３３線における断面図である。
【図３４】図２５の３４−３４線における断面図である。
【図３５】図２５に示す液晶表示装置のゲート端子部の一実施例を示す断面図である。
【図３６】図２５に示す液晶表示装置のドレイン端子部の一実施例を示す断面図である。
【図３７】図２５に示す液晶表示装置の薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図３８】図２５に示す液晶表示装置の一実施例を示す工程図である。
【図３９】図２５に示す液晶表示装置の一実施例を示す表である。
【図４０】本発明による液晶表示装置の画素の一実施例を示す平面図である。
【図４１】図４０の４１−４１線における断面図である。
【図４２】図４０の４２−４２線における断面図である。
【図４３】ハーフ露光方式を示す説明図である。
【図４４】図４０の４４−４４線における断面図である。
【図４５】図４０の４５−４５線における断面図である。
【図４６】図４０に示す薄膜トランジスタの製造方法の一実施例を示す工程図である。
【図４７】図４０に示す薄膜トランジスタの製造方法の一実施例を示す工程図で、図４６に続く図である。
【図４８】図４０に示す薄膜トランジスタの製造方法の一実施例を示す工程図で、図４７に続く図である。
【図４９】本発明による液晶表示装置の画素の他の実施例を示す平面図である。
【図５０】図４９の５０−５０線における断面図である。
【図５１】図４９の５１−５１線における断面図である。
【図５２】図４９に示すドレイン端子部の断面図である。
【図５３】図４９に示す薄膜トラジスタの製造方法の一実施例を示す工程図である。
【図５４】本発明による液晶表示装置の等価回路の一実施例を示す図である。
【符号の説明】
ＳＵＢ…透明基板、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トランジスタ、Ｃａｄｄ、Ｃｓｔｇ…容量素子、ＰＸ…画素電極、ＣＴ…対向電極、ＣＬ…対向電圧信号線、ＩＴＯ…ＩＴＯ膜、ＡＳ…半導体層、ｄ0…高濃度層、ｄ0…Ｍｏ層、ＢＭ…ブラックマトリクス、ＧＩ…絶縁層、ＳＫＤ…遮光膜、ＰＳＶ…保護膜、ＯＲＩ…配向膜。
【図１】
0004342711.tif 000002
【図２】
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【図３】
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【図４】
0004342711.tif 000005
【図５】
0004342711.tif 000006
【図６】
0004342711.tif 000007
【図７】
0004342711.tif 000008
【図８】
0004342711.tif 000009
【図９】
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【図１０】
0004342711.tif 000011
【図１１】
0004342711.tif 000012
【図１２】
0004342711.tif 000013
【図１３】
0004342711.tif 000014
【図１４】
0004342711.tif 000015
【図１５】
0004342711.tif 000016
【図１６】
0004342711.tif 000017
【図１７】
0004342711.tif 000018
【図１８】
0004342711.tif 000019
【図１９】
0004342711.tif 000020
【図２０】
0004342711.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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