(57)【特許請求の範囲】
【請求項１】
半導体基板上に酸化シリコンからなる絶縁膜を形成する工程と、
前記絶縁膜の上に第１導体膜を形成する工程と、
前記第１導体膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導体膜を形成する工程と、
共通のマスク膜を用いたエッチングにより上記第１導体膜、上記強誘電体膜および上記第２導体膜をパターニングし、上記第１導体膜、上記強誘電体膜および上記第２導体膜を含むゲート構造部を形成する工程と、
上記半導体基板において上記ゲート構造部を挟んで離隔した一対の領域に、上記ゲート構造部に対して自己整合的に不純物を導入する工程と、
上記半導体基板の表面が上記絶縁膜で覆われている状態で、上記強誘電体膜および上記半導体基板に導入された不純物に対して、酸素雰囲気中で同時にアニールを行い、上記強誘電体膜を結晶化させるとともに、上記不純物を活性化させて上記一対の領域に不純物拡散層を形成するアニール工程とを含むことを特徴とする強誘電体メモリ装置の製造方法。
【請求項２】
上記アニール工程がランプアニールにより行われることを特徴とする請求項１記載の強誘電体メモリ装置の製造方法。
【請求項３】
上記強誘電体膜を構成する材料と上記一対の不純物拡散層間の距離とに基づいて、上記ランプアニールの時間および温度が定められることを特徴とする請求項２記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体膜の分極を利用して不揮発性の情報記憶を行う強誘電体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリ装置は、強誘電体膜を用いた不揮発性記憶装置である。強誘電体膜は、外部から電界を加えることによってその内部の分極が揃い、この分極の方向は、電界を取り除いた後にも保持される。これを利用して、情報の不揮発な記憶を行うことができる。
図２は、強誘電体メモリ素子の最も基本的な構成を示す図解的な断面図である。シリコン基板１（Ｓ）の表面に、強誘電体膜５（Ｆ）およびゲート電極としての金属膜６（Ｍ）を積層したゲート構造が形成されている。このゲート構造を挟んで、ソースおよびドレインとなる一対のＮ型拡散層２，２が形成されている。これにより、強誘電体膜５を絶縁膜として用いたＭＩＳ型のトランジスタが構成されている。
【０００３】
金属膜６とシリコン基板１との間にたとえば５Ｖの電圧を印加すると、強誘電体膜５には、金属膜６からシリコン基板１に向かう方向、またはシリコン基板１から金属膜６に向かう方向の電界が印加されることになる。これにより、強誘電体膜５においては、印加された電界の方向に沿った分極が生じる。この分極は、金属膜６およびシリコン基板１の間に印加された電圧を取り除いた後にも保持される。
【０００４】
これにより、Ｎ型拡散層２，２間のシリコン基板１の表面は、電子が誘起された状態と、ホール（正孔）が誘起された状態とをとりうる。これにより、強誘電体膜５における分極の方向に応じて、一対のＮ型拡散層２，２を導通させるためにゲート電極としての金属膜６に印加すべき電圧のしきい値が高低の２種類に変化するから、「０」または「１」の二値情報を不揮発に記憶することができる。この図２の構造においては、シリコン基板１の表面に良好な結晶状態の強誘電体膜５を形成することが困難である。また、強誘電体材料がシリコン基板１に拡散するという問題もある。そこで、図３に示すように、シリコン基板１と強誘電体膜５との間に、別の絶縁膜３（Ｉ）を介装する構成が提案されている。
【０００５】
この図３の構造では、シリコン基板１と絶縁膜３との界面における良好な整合性を確保しつつ、かつ、絶縁膜３と強誘電体膜５との間においても良好な整合性を確保しなければならない。そのため、絶縁膜３の材料やその形成方法に厳しい制限があるという問題がある。また、絶縁膜３では、強誘電体材料の拡散を防止するバリア効果も不足である。
一方、図４には、絶縁膜３と強誘電体膜５の間に、金属膜４（Ｍ）を介在させてゲート構造を構成した強誘電体メモリ素子の構造が示されている。この構造であれば、絶縁膜３と強誘電体膜５との界面の整合性を考慮する必要がないから、シリコン基板１の表面に良好な結晶性を有する絶縁膜３を形成できるとともに、強誘電体膜５の結晶性も良好なものとすることができる。また、金属膜４により、強誘電体材料の拡散も防止できる。
【０００６】
【発明が解決しようとする課題】
しかし、上記の図２、図３および図４のいずれの構成においても、製造工程において共通の問題がある。すなわち、ソース・ドレインとなる一対のＮ型拡散層２，２は、Ｎ型の不純物イオンをシリコン基板１にインプランテーションし、その後に、シリコン基板１の表層部に打ち込まれたＮ型不純物イオンを活性化アニール処理によって活性化させることによって形成される。この活性化アニール処理は、９００〜９５０℃で１〜２時間にわたって、シリコン基板１を加熱炉内で加熱する処理である。ところが、このような加熱処理を強誘電体膜５が受けると、この強誘電体膜５の分極特性が劣化するという問題がある。
【０００７】
この問題を回避するためには、たとえば図４のＭＦＭＩＳ構造を作成する場合に、まずＭＩＳトランジスタ部分を作成し、一対のＮ型不純物拡散層２，２の活性化処理の後に、強誘電体膜５を金属膜４，６で挟持したキャパシタ部分を作成しなければならない。
図５は、図４の構成の強誘電体メモリ素子の実際の構造例を説明するための図解的な断面図である。この強誘電体メモリ素子においては、シリコン基板１の表面に絶縁膜３および金属膜４ａを積層してＭＩＳゲート構造を作成し、このゲート構造の両側に一対のＮ型拡散層２，２を形成してある。そして、このＮ型拡散層２，２に対する活性化アニール処理が終了した後に、金属膜４ｂ、強誘電体膜５および金属膜６からなるキャパシタ構造を、ＭＩＳ型トランジスタとは別の位置に形成することとしている。そして、ＭＩＳトランジスタの金属膜４ａとキャパシタ構造側の金属膜４ｂとを配線膜やプラグからなる接続部７で接続してある。
【０００８】
この図５の構造における問題点は、トランジスタ部とキャパシタ部とを別の領域に形成しているため、シリコン基板１上で１つのメモリセルが占める面積が大きく、そのために高集積化が困難なことである。
この問題は、図６に示す構造を採用することによって幾分緩和される。この図６に示す構造では、シリコン基板１の表面に面積の大きな絶縁膜３および金属膜４を積層してＭＩＳ構造を形成した後に、Ｎ型不純物のインプランテーションおよびその活性化アニールを行うことによって、一対のＮ型拡散層２，２がシリコン基板１の表層部に形成される。その後に、金属膜４の表面に、強誘電体膜５および金属膜６が順に形成されて積層される。
【０００９】
この構造を採用する場合には、絶縁膜３および金属膜４を積層したゲート構造部は、強誘電体膜５および金属膜６の積層構造部よりも大きな面積に形成しなければならない。これは、絶縁膜３および金属膜４のゲート構造部のパターニング用マスクと、強誘電体膜５および金属膜６の積層構造部のパターニング用マスクとの余裕（マージン）を確保しなければならないからである。
このように、図６の構成を採用した場合にも、大きな面積のゲート構造部が必要となるので、強誘電体メモリ装置の高集積化には限界がある。
【００１０】
そこで、この発明の目的は、上述の技術的課題解決し、高集積化を有利に図ることができる強誘電体メモリ装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、半導体基板上に酸化シリコンからなる絶縁膜を形成する工程と、前記絶縁膜の上に第１導体膜を形成する工程と、前記第１導体膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に第２導体膜を形成する工程と、共通のマスク膜を用いたエッチングにより上記第１導体膜、上記強誘電体膜および上記第２導体膜をパターニングし、上記第１導体膜、上記強誘電体膜および上記第２導体膜を含むゲート構造部を形成する工程と、上記半導体基板において上記ゲート構造部を挟んで離隔した一対の領域に、上記ゲート構造部に対して自己整合的に不純物を導入する工程と、上記半導体基板の表面が上記絶縁膜で覆われている状態で、上記強誘電体膜および上記半導体基板に導入された不純物に対して、酸素雰囲気中で同時にアニールを行い、上記強誘電体膜を結晶化させるとともに、上記不純物を活性化させて上記一対の領域に不純物拡散層を形成するアニール工程とを含むことを特徴とする強誘電体メモリ装置の製造方法である。
【００１２】
この発明によれば、第１導体膜、強誘電体膜および第２導体膜を有するゲート構造部は、共通のマスク膜を用いたエッチング工程を含む製造工程を経て形成される。そして、このゲート構造部に対して自己整合的に半導体基板に不純物が導入される。
したがって、第１導体膜、強誘電体膜および第２導体膜を有するゲート構造部と、これを挟んで形成された不純物拡散領域とからなるトランジスタを、小さな面積に形成することができる。
【００１３】
半導体基板に注入された不純物は、当該半導体基板の表面が上記絶縁膜で覆われている状態で酸素雰囲気中で行われるアニール処理によって活性化され、これにより、ゲート構造部を挟む一対の不純物拡散層が形成されることになる。このアニール工程において、強誘電体膜が同時に結晶化される。
このように、この発明においては、強誘電体膜の結晶化のためのアニール処理と、不純物イオンを活性化させるためのアニール処理とを共通の工程で行うようにしている。これにより、強誘電体膜の特性を劣化させるおそれがない。また、半導体基板に対するアニール処理を１回で終了させることができるので、半導体基板に対する熱ダメージを抑制することができる。これにより、強誘電体メモリ装置の特性を向上することができる。また、工程も簡単になる。
【００１４】
この発明のポイントは、強誘電体膜の結晶化と不純物の活性化とを共通のアニール工程において行うことにある。このような工程を採用することにより、ゲート構造部を構成する第１導体膜、強誘電体膜および第２導体膜を共通のマスク膜を用いたエッチングによりパターニングでき、このようにして形成されたゲート構造部を用いて自己整合的に不純物拡散層を形成しているにもかかわらず、強誘電体膜の特性劣化を招来することがない。
【００１５】
また、この発明の方法によれば、強誘電体膜と半導体基板の表面との間に絶縁膜が介在される。
【００１６】
そしてまた、この発明の方法では、上記絶縁膜と強誘電体膜との間に第１導体膜が形成されるから、いわゆるＭＦＭＩＳ構造（図４参照）のゲート構造部を形成することができる。この場合、一対の導体膜およびこれらに挟持されることになる強誘電体膜は、共通のマスク膜でパターニングされる。
【００１７】
請求項２記載の発明は、上記アニール工程がランプアニールにより行われることを特徴とする請求項１記載の強誘電体メモリ装置の製造方法である。
この発明によれば、強誘電体膜の結晶化および不純物の活性化のためのアニール工程が、ランプアニールにより行われるので、加熱炉内において行われる一般の活性化アニール処理の場合とは異なり、強誘電体膜の特性が劣化することがない。この場合に、不純物拡散層がいわゆるシャロージャンクションと呼ばれる浅い接合を形成している場合には、ランプアニールのような短時間の熱処理によって、半導体基板に注入された不純物を十分に活性化して、良好な不純物拡散層を形成できる。
【００１８】
請求項３記載の発明は、上記強誘電体膜を構成する材料と上記一対の不純物拡散層間の距離とに基づいて、上記ランプアニールの時間および温度が定められることを特徴とする請求項２記載の強誘電体メモリ装置の製造方法である。
この発明によれば、ランプアニールの時間および温度は、強誘電体膜を構成する材料と不純物拡散層との間の距離とに基づいて定められる。すなわち、チャネル長と強誘電体膜の材料とを考慮して、ランプアニールの条件が適切に定められるので、共通のアニール工程で強誘電体膜の結晶化と半導体基板に注入された不純物の活性化とをいずれも良好に行うことができる。
【００１９】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る強誘電体メモリ装置の製造方法を説明するための断面図である。この製造工程では、いわゆるＭＦＭＩＳ型のゲート構造を有する強誘電体メモリ素子が形成される。
まず、図１(a)に示すように、シリコン基板１（半導体基板）の表面に絶縁膜としての酸化シリコン膜１２、ポリシリコン膜１３、下部電極膜１４（第１導体膜）、強誘電体膜１５および上部電極膜１６（第２導体膜）が順に積層されて形成される。
【００２０】
酸化シリコン膜１２は、シリコン基板１１の表面を熱酸化することによって、形成することができる。ポリシリコン膜１３は、たとえば、シランガスおよび水素ガスを原料ガスとして用いた減圧ＣＶＤ（化学的気相成長）法により形成することができる。このポリシリコン膜１３は、燐などの不純物の導入により低抵抗化されている。
下部電極膜１４および上部電極膜１６は、金属からなる導電膜であって、スパッタリングにより形成することができる。下部電極膜１４は、強誘電体材料の拡散を防止するバリア効果の高い材料で構成されることが好ましく、たとえば、イリジウム膜、酸化イリジウム膜、またはイリジウム膜と酸化イリジウム膜との積層膜を適用することができる。上部電極膜１６も同様に、たとえば、イリジウム膜、酸化イリジウム膜、またはイリジウム膜と酸化イリジウム膜との積層膜で構成できる。下部電極膜１４および上部電極膜１６としては、他にも、白金膜や、白金膜と酸化イリジウム膜との積層膜などが適用できる。
【００２１】
強誘電体膜１５は、ＰＺＴ（Pb(Zr,Ti)O3）、ＳＢＴ（SrBi2Ta2O9）またはＳＴＮ（Sr2(Ta,Nb)2O7）などの強誘電体材料からなっている膜厚1000Å〜2000Åの膜であり、たとえば、ゾル・ゲル法、スパッタ法、ＭＯＣＶＤ（金属・有機化学気相成長）法、レーザアブレーション法、パルスレーザ・デポジション法などによって、下部電極膜１４の表面に積層することができる。この強誘電体材料が積層された直後の状態では、強誘電体膜１５は、まだ結晶化されていない。
【００２２】
次に、図１(b)に示すように、ゲート構造部２０を作成するためのマスク膜１８が、上部電極膜１６上の表面にパターン形成される。このマスク膜１８は、たとえば、酸化シリコン、窒化チタンまたはアルミナなどのハードマスクからなっていることが好ましい。
このマスク膜１８を共通に用いて、ゲート構造部２０を構成するすべての膜（酸化シリコン膜１２は除く。）が、エッチングによりパターニングされる。すなわち、ドライエッチングにより、上部電極膜１６、強誘電体膜１５、下部電極膜１４、およびポリシリコン膜１３が順にエッチングされる。このエッチングは、たとえば、各層のエッチング時に用いるガスを切り換えることにより、ウエハ面内での均一性を確保しつつ、良好に行うことができる。たとえば、上部電極膜１６および下部電極膜１４のエッチング時には、塩素系のガスが用いられ、強誘電体膜１５のエッチング時には、フッ素系のガスを用い、ポリシリコン膜１３のエッチング時には、ＨＢｒ系のガスまたは塩素系およびフッ素系の混合ガスが用いられる。
【００２３】
このように、各層のエッチング時に使用するガスを切り換えることによって、ウエハ面内に複数個形成される複数のゲート構造部２０において均一なエッチング処理を行うことができる。なお、必要に応じて、１層または２層以上の膜のエッチング終了時に、残渣を取り除くことが好ましい。
ポリシリコン膜１３は、塩素系のガスでもエッチングすることができるけれども、塩素系のガスを用いると、上部電極膜１６や下部電極膜１４が同時にエッチングされることになるため、フッ素系のガス、またはフッ素系のガスおよび塩素系のガスの混合ガスを用いることが好ましい。また、ポリシリコン膜１３のエッチングには、ＨＢｒ系のガスを用いることがさらに好ましい。このＨＢｒ系のガスを用いたエッチングは、酸化シリコン膜１２に対するポリシリコン膜１３のエッチング選択比が大きいので、酸化シリコン膜１２を傷つけることなくポリシリコン膜１３をパターニングできる。
【００２４】
このようにして、マスク膜１８を共通に用いて、上部電極膜１６、強誘電体膜１５、下部電極膜１４、ポリシリコン膜１３を順にエッチングして、図１(b)に示すゲート構造部２０をシリコン基板１１上に形成することができる。このゲート構造部２０は、共通のマスク膜１８を用いて各層をパターニングしているがゆえに、複数のマスク間の余裕を考慮する必要がないので、極めて小面積に形成することができる。
【００２５】
次に、図１(c)に示すように、マスク膜１８を必要に応じて除去した後に、ゲート構造部２０に対して自己整合的に、たとえばＮ型不純物イオンが、シリコン基板１１に注入される。なお、図１(c)においては、シリコン基板１１の表層部分に注入されたＮ型不純物イオンを「×」印で示してある。
続いて、ランプアニール処理が行われる。これにより、図１(d)に示すように、シリコン基板１１の表層部に打ち込まれたＮ型不純物イオンが活性化されて、ゲート構造部２０を挟んで離隔している一対のＮ型不純物拡散層２１，２２が形成されることになる。このときに、強誘電体膜１５の結晶化のための加熱処理も同時に行われることになる。
【００２６】
ランプアニール工程における処理条件は、ゲート構造部２０のチャネル長Ｌ、すなわち一対のＮ型不純物拡散層２１，２２の間の距離と、強誘電体膜１５を構成する強誘電体材料の種類に応じて適切に定められる。たとえば、チャネル長Ｌが、０.１８μｍ程度の場合、すなわち、デザインルールが０.１８μｍ程度の場合であって、強誘電体膜１５の材料としてＳＴＮ（結晶化温度：９００〜１１００℃）を用いている場合には、約１０５０℃の温度でのランプアニールを約１秒〜数秒間行うことによって、シリコン基板１１に注入されたＮ型不純物を良好に活性化でき、かつ強誘電体膜１５の結晶化を良好に行える。０．１８μｍ程度の微細なゲート構造部２０が形成される場合には、一対のＮ型不純物拡散層２１，２２は、シャロージャンクションと呼ばれる浅い接合を形成することになり、上述のような、いわば瞬間的な熱処理によって、完全に活性化することができる。
【００２７】
強誘電体膜１５の材料としては、上述のとおり、ＰＺＴまたはＳＢＴが他に例示できるが、これらの材料の結晶化温度は、それぞれ、５５０〜８００℃および７５０〜９００℃程度である。ランプアニール時の温度および時間は、このような強誘電体材料の結晶化温度を考慮して定められればよいが、ランプアニール処理時にシリコン基板１１に加えられる温度が上述の結晶化温度よりも高い場合には、ランプアニール処理の時間を短くすることによって強誘電体膜１５に与えられる熱量を調整すれば、強誘電体膜１５を良好に結晶化できる。
【００２８】
ランプアニール工程における雰囲気について若干の説明を加える。一般に、半導体基板に注入された不純物イオンを活性化するための活性化アニール処理は、界面の酸化が生じないように窒素雰囲気中で行われるのが通常である。一方、強誘電体膜の結晶化のためのアニール処理では、強誘電体膜からの酸素の散逸を防止するために、酸素雰囲気中で加熱処理が行われるのが通常である。これは、強誘電体材料は、一般に酸化物からなっていて、酸素が散逸すればその特性が劣化するからである。
【００２９】
この実施形態では、ランプアニールは、酸素雰囲気中で行われる。これは、シリコン半導体基板１１の表面は、ランプアニール処理時には、酸化シリコン膜１２で覆われていて、シリコン基板１１の表面における酸化を特に考慮する必要がないからである。また、ランプアニールでは、加熱炉による加熱処理とは異なり、ごく短時間の加熱処理を行っているに過ぎないから、熱酸化を考慮する必要がないからである。
【００３０】
なお、酸化シリコン膜１２は、イオン注入時にダメージを受けるので、ランプアニール処理の後にウエットエッチングにより除去することとし、シリコン基板１１の表面の酸化によって、新たな酸化シリコン膜１９を形成することが好ましい。
【００３１】
以上のようにこの実施形態の強誘電体メモリ装置の製造方法によれば、ゲート構造部２０を構成する複数の薄膜が、上部電極膜１６および強誘電体膜１５を含めて共通のマスク膜１８を用いてパターニングされる。これにより、トランジスタ部とキャパシタ部とを別の製造工程において形成していた上述の従来技術（図５および図６）の場合とは異なり、ゲート構造部２０を極めて微細化することができる。これにより、強誘電体メモリ装置の高集積化を図ることができる。
【００３２】
そして、ゲート構造部２０に対して自己整合的にＮ型不純物イオンをインプランテーションし、これをランプアニールによって活性化することによって、一対のＮ型不純物拡散層２１，２２がゲート構造部２０を挟んで形成されるから、これによっても、トランジスタの形成面積を小さくできるので、強誘電体メモリ装置のさらなる高集積化を図ることができる。
また、この実施形態の方法では、強誘電体膜１５を結晶化してからシリコン基板１１に注入された不純物の活性化を行うのではなく、この不純物の活性化と強誘電体膜１５の結晶化とのための加熱処理を、共通のランプアニール工程において達成している。したがって、良好な特性の強誘電体膜１５を得ることができるので、記憶特性に優れた強誘電体メモリ装置を実現できる。しかも、強誘電体膜１５をマスク膜１８を用いてエッチングした後に、これを結晶化するようにしているので、強誘電体膜１５の端面１５ａにおける結晶性も良好である。したがって、強誘電体膜１５のエッジ部におけるリーク生じることもない。これによっても、記憶特性の向上を図ることができる。
【００３３】
また、シリコン基板１１に注入された不純物の活性化のための加熱処理と、強誘電体膜１５の結晶化のための加熱処理とが一工程において行われるので、工程が簡単になるうえ、シリコン基板１１に対する熱ダメージが少ない。これによっても、強誘電体メモリ装置の動作特性を向上できる。
この実施形態の方法によって作成された強誘電体メモリ装置においては、ゲート構造部２０を構成する各膜の端面が連続している点に特徴がある。上述の図５または図６を用いて説明した従来の製造方法では、強誘電体膜を含み、かつ段差のない端面（側面）を有するゲート構造部を持つことができない。すなわち、現在までに知られている強誘電体メモリ装置の製造方法では、上述の実施形態のように、連続した端面（側面）を有するゲート構造部２０を形成して、かつ、強誘電体膜１５の特性を良好に維持することができない。
【００３４】
以上、この発明の一実施形態について説明したが、この発明は他の形態で実施することもできる。
【００３５】
たとえば、上述の実施形態では、ゲート構造部２０を挟んで一対のＮ型不純物拡散層を形成する例について説明したけれども、ゲート構造部２０を挟んで、一対のＰ型不純物拡散層を形成してＰチャンネル型のトランジスタでメモリセルを構成した強誘電体メモリ装置を形成してもよい。この場合には、Ｐ型不純物イオンを図１(c)の工程においてシリコン基板１１に注入すればよい。
【００３６】
また、上述の実施形態では、ゲート構造部２０を構成する各膜のエッチング時にガスを切り換えることとしているが、ウエハ面内でのエッチング均一性が良好であれば、たとえば、塩素系またはＨＢｒ系のガスのみを用いて、ガスの切り換えを行うことなくゲート構造部２０を構成する全ての膜をエッチングしてもよい。
その他、特許請求の範囲に記載された技術的事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る強誘電体メモリ装置の製造工程を工程順に示す断面図である。
【図２】強誘電体メモリ装置の最も基本的な構造であるＭＦＳ型強誘電体メモリ素子の構造を示す図解的な断面図である。
【図３】ＭＦＩＳ型ゲート構造を有する強誘電体メモリ素子の構成を説明するための図解的な断面図である。
【図４】ＭＦＭＩＳ型ゲート構造を有する強誘電体メモリ素子の構成を説明するための図解的な断面図である。
【図５】  トランジスタ部とキャパシタ部とを別の位置に形成して実質的にＭＦＭＩＳ型の強誘電体メモリ素子を構成した従来の構造例を示す図解的な断面図である。
【図６】トランジスタ部上にキャパシタ部を積層してＭＦＭＩＳ型強誘電体メモリ素子を作成する場合の従来の構造例を示す図解的な断面図である。
【符号の説明】
１１    シリコン半導体基板
１２    酸化シリコン膜
１３    ポリシリコン膜
１４    下部電極膜
１５    強誘電体膜
１６    上部電極膜
１８    マスク膜
１９    酸化シリコン膜
２０    ゲート構造部
２１    Ｎ型不純物拡散層
２２    Ｎ型不純物拡散層
【図１】
0004303389.tif 000002
【図２】
0004303389.tif 000003
【図３】
0004303389.tif 000004
【図４】
0004303389.tif 000005
【図５】
0004303389.tif 000006
【図６】
0004303389.tif 000007