(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された下部層間絶縁膜と、前記下部層間絶縁膜の所定領域上に順次に積層された下部電極、強誘電体膜パターン及び第１上部電極と、
少なくとも前記下部電極の側壁を覆う絶縁膜スペーサと、
前記第１上部電極の上部面を露出させ、前記絶縁膜スペーサの側壁及び前記第１上部電極の側壁上にスペーサ形状を有する第２上部電極と、を含み、
前記第２上部電極は、前記絶縁膜スペーサにより前記下部電極と電気的に絶縁されている一方、前記第１上部電極と電気的に接続され、
前記第１上部電極及び前記第２上部電極は、水素遮断膜であることを特徴とする強誘電体メモリ素子。
【請求項２】
前記下部層間絶縁膜を貫通するコンタクトプラグをさらに含み、
前記下部電極は、前記コンタクトプラグを通じて前記半導体基板の所定領域と電気的に接続されていることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項３】
前記絶縁膜スペーサは、シリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミニウム酸化膜、強誘電体膜、又は、これらの全部又は一部を組み合せた膜であることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項４】
前記強誘電体膜パターンは、ＢＳＴ（ＢａＳｒＴｉＯ３）膜、又はＰＺＴ（ＰｂＺｉＴｉＯ３）膜であることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項５】
前記水素遮断膜は、イリジウム、イリジウム酸化膜、又はこれらを組み合せた膜であることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項６】
半導体基板上に下部層間絶縁膜を形成する段階と、
前記下部層間絶縁膜の所定領域上に順次に積層された下部電極、強誘電体膜パターン及び第１上部電極を形成する段階と、
少なくとも前記下部電極の側壁を覆う絶縁膜スペーサを形成する段階と、
前記第１上部電極の上部面を露出させ、前記絶縁膜スペーサの側壁及び前記第１上部電極の側壁上にスペーサ形状を有する第２上部電極を形成する段階と、を含み、
前記第２上部電極は、前記絶縁膜スペーサにより前記下部電極と電気的に絶縁される一方で、前記第１上部電極と電気的に接続され、
前記第１上部電極及び前記第２上部電極膜を水素遮断膜で形成することを特徴とする強誘電体メモリ素子の製造方法。
【請求項７】
前記下部層間絶縁膜を形成する段階後に、
前記下部層間絶縁膜をパターニングして前記半導体基板の所定領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内にコンタクトプラグを形成する段階と、をさらに含み、
前記下部電極は、前記コンタクトプラグと接触することを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【請求項８】
前記コンタクトプラグを金属膜で形成することを特徴とする請求項７に記載の強誘電体メモリ素子の製造方法。
【請求項９】
前記金属膜をタングステン膜で形成することを特徴とする請求項８に記載の強誘電体メモリ素子の製造方法。
【請求項１０】
前記下部電極、前記強誘電体膜パターン及び前記第１上部電極を形成する段階は、
前記下部層間絶縁膜の全面の上に下部電極膜、強誘電体膜、第１上部電極膜及びハードマスク膜を順次に形成する段階と、
前記ハードマスク膜をパターンして前記第１上部電極膜の所定領域を覆うハードマスクパターンを形成する段階と、
前記ハードマスクパターンをエッチングマスクとして使用して、前記第１上部電極膜、前記強誘電体膜及び前記下部電極膜を連続的にパターニングする段階と、を含むことを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【請求項１１】
前記下部電極膜をイリジウム、イリジウム酸化膜、白金膜、又はこれらの全部又は一部を組み合せた膜で形成することを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【請求項１２】
前記強誘電体膜をＢＳＴ膜又はＰＺＴ膜で形成することを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【請求項１３】
前記水素遮断膜をイリジウム、イリジウム酸化膜、又は、これらを組み合せた膜で形成することを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【請求項１４】
前記絶縁膜スペーサを形成する段階は、
前記下部電極、前記強誘電体膜パターン及び前記第１上部電極を含む半導体基板の全面に絶縁膜を形成する段階と、
前記絶縁膜を異方性エッチングして前記第１上部電極の側壁を露出させる段階と、を含むことを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【請求項１５】
前記絶縁膜をシリコン酸化膜、シリコン窒化膜、チタン酸化膜、アルミニウム酸化膜、強誘電体膜、又は、これらの全部又は一部を組み合せた膜で形成することを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【請求項１６】
前記第２上部電極を形成する段階は、
前記絶縁膜スペーサを含む半導体基板全面に第２上部電極膜を形成する段階と、
前記第２上部電極膜を異方性エッチングして前記絶縁膜スペーサの側壁及び前記第１上部電極の側壁を覆う導電性スペーサを形成する段階と、を含むことを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に関するものであり、特に強誘電体キャパシタを有する半導体メモリ素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ素子のうち強誘電体メモリ素子は、電源が供給されないでも、前の状態のデータを保持する不揮発性特性を有する。これに加えて、強誘電体メモリ素子は、ＤＲＡＭ及びＳＲＡＭのように低い電源電圧で動作する特性を有する。従って、強誘電体メモリ素子は、スマートカード等に広く使用されることができる有力な候補として脚光を浴びている。
【０００３】
図１は、従来の強誘電体メモリ素子の一部分を示す断面図である。
【０００４】
図１を参照すると、半導体基板１上に下部絶縁膜３が積層される。半導体基板１の所定領域は、下部層間絶縁膜３の所定領域を貫通するコンタクトプラグ５と接触する。下部層間絶縁膜３上にコンタクトプラグ５の上部面と接触する下部電極７が位置する。下部電極７上に強誘電体膜パターン９及び上部電極１１が順次に積層される。強誘電体膜パターン９としては、ＰＺＴ（ＰｂＺｒＴｉＯ３）膜又はＢＳＴ（ＢａＳｒＴｉＯ３）膜等が広く採用されている。下部電極７、強誘電体膜パターン９及び上部電極１１からなった強誘電体キャパシタ及び下部層間絶縁膜３上に上部層間絶縁膜１３が積層される。ここで、下部層間絶縁膜３及び上部層間絶縁膜１３は一般的にシリコン酸化膜で形成される。
【０００５】
前述したように、従来技術によると、強誘電体キャパシタの誘電体膜として使用される強誘電体膜パターンの側壁は、シリコン酸化膜のような層間絶縁膜と直接接触される。従って、プラズマ工程のような後続工程を実施する時、強誘電体キャパシタ特性が劣化する。これは、プラズマ工程を実施する間に水素イオンが発生し、その水素イオンが層間絶縁膜を貫通して強誘電体膜パターンに浸透するからである。即ち、水素イオンが強誘電体膜パターン内部に浸透することにより還元反応が起こる。つまり、水素イオンが強誘電体膜パターン内の酸素原子と反応して酸素空孔を発生させる。これにより、強誘電体膜の結晶が破壊されて強誘電体膜の分極特性が低下する。これに加えて、水素イオンが強誘電体膜パターン及び上部電極との間の界面又は強誘電体膜パターン及び下部電極との間の界面に捕獲されると、エネルギーバリヤが低くなって強誘電体キャパシタの漏洩電流特性を低下させる。
【０００６】
【発明が解決しようとする課題】
本発明の１つの課題は、強誘電体キャパシタの劣化を防止できる強誘電体メモリ素子を提供することにある。
【０００７】
本発明の他の課題は、後続工程で発生する水素イオンにより発生する強誘電体キャパシタの劣化を防止できる強誘電体メモリ素子の製造方法を提供するものにある。
【０００８】
【課題を解決するための手段】
前述の目的を達成するために本発明は、強誘電体キャパシタを有する強誘電体メモリ素子を提供する。この強誘電体メモリ素子は、半導体基板上に順次に積層された下部電極、強誘電体膜パターン及び第１上部電極と、前記下部電極の側壁を覆う絶縁膜スペーサと、前記第１上部電極の上部面を露出させ、前記絶縁膜スペーサの側壁及び前記第１上部電極の側壁を覆う第２上部電極とを含む。前記第２上部電極は、前記絶縁性スペーサにより前記下部電極と電気的に絶縁される一方で、前記第１上部電極と電気的に接続される。前記第１上部電極及び第２上部電極は、水素遮断膜からなる。
【０００９】
望ましくは、前記水素遮断膜としては、例えば、イリジウム、イリジウム酸化膜、又はこれらを組み合せた膜が望ましい。
【００１０】
前記他の技術的課題を達成するために本発明は、強誘電体メモリ素子の製造方法を提供する。この方法は、半導体基板上に順次に積層された下部電極、強誘電体膜パターン、及び第１上部電極を形成する。次いで、前記下部電極の側壁を覆う絶縁膜スペーサを形成する。次いで、前記第１上部電極の上部面を露出させ、前記絶縁膜スペーサの側壁及び前記第１上部電極の側壁を覆う第２上部電極を形成する。前記第２上部電極は、前記絶縁膜スペーサにより前記下部電極と電気的に絶縁される一方で、前記第１上部電極と電気的に接続される。前記第１上部電極及び前記第２上部電極は、水素遮断膜で形成される。
【００１１】
前記水素遮断膜は、例えば、イリジウム膜、イリジウム酸化膜、又はこれらを組み合せた膜で形成することが望ましい。
【００１２】
前記絶縁膜スペーサは、例えば、前記下部電極、強誘電体膜パターン及び第１上部電極を含む半導体基板全面に絶縁膜を形成し、前記絶縁膜を異方性エッチングして形成することができる。この時、前記異方性エッチングは、少なくとも前記第１上部電極の上部面及び側壁が露出されるように実施されうる。
【００１３】
前記第２上部電極は、例えば、前記絶縁膜スペーサを含む半導体基板全面に水素遮断膜を形成し、前記水素遮断膜を異方性エッチングして形成することができる。
【００１４】
【発明の実施の形態】
以下、添付図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施形態は、開示内容を完全なものとし、そして当業者に本発明の思想が十分に伝達されるようにするため提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。又、ある層が、他の層又は基板の“上”にあると言及される場合に、それは他の層又は基板の上に直接形成されることができるもの、又は、これらの間に第３の層が介されることができるものである。明細書全体にわたって同一の参照番号は同一の構成要素を示す。
【００１５】
図２は、本発明の望ましい実施形態による強誘電体メモリ素子を説明するための断面図である。
【００１６】
図２を参照すると、半導体基板５１上に下部層間絶縁膜６１が位置する。半導体基板５１の所定領域は、下部層間絶縁膜６１の所定領域を貫通するコンタクトプラグ６３と接触する。下部層間絶縁膜６１上に下部電極６５ａが配置される。下部電極６５ａは、例えばイリジウム膜、イリジウム酸化膜、又はこれらを組み合わせた膜のような水素遮断膜であることが望ましい。下部電極６５ａは、コンタクトプラグ６３を通じて半導体基板５１の所定領域と電気的に接続される。下部電極６５ａ上に強誘電体膜パターン６７ａ及び第１上部電極６９ａが順次にスタックされる。
【００１７】
下部電極６５ａの側壁は絶縁膜スペーサ７５により覆われる。絶縁膜スペーサ７５は、下部電極６５ａの側壁だけでなく、強誘電体膜パターン６７ａの側壁を覆うことが望ましい。絶縁膜スペーサ７５の側壁及び第１上部電極６９ａの側壁は、スペーサ形状を有する第２上部電極７７ａにより覆われる。これにより、第２上部電極７７ａは、絶縁膜スペーサ７５により下部電極６５ａと電気的に絶縁され、第１上部電極６９ａと電気的に接続される。結果的に、第１及び第２上部電極６９ａ、７７ａで構成される上部電極７８は、強誘電体膜パターン６７ａの上部面及び側壁を囲む。
【００１８】
第１及び第２上部電極６９ａ、７７ａは、水素遮断膜、例えば、イリジウム膜、イリジウム酸化膜、又はこれらを組み合せた膜で形成されうる。従って、強誘電体膜パターン６７ａの少なくとも側壁及び上部面は水素遮断膜により囲まれる。これにより、水素イオンが外部から強誘電体膜パターン６７の内部に浸透することを防止できる。結果的に、水素イオンにより強誘電体膜パターン６７ａの特性が低下されることを防止できる。第１及び第２上部電極６９ａ、７７ａは上部電極７８を構成し、上部電極７８、強誘電体膜パターン６７ａ及び下部電極６５ａは強誘電体キャパシタ８０を構成する。強誘電体キャパシタ８０及び下部層間絶縁膜６１は、上部層間絶縁膜８２により覆われる。
【００１９】
図３乃至図７は、本発明の望ましい実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。各図面は強誘電体メモリ素子のセルアレイ領域の一部分を示す。
【００２０】
図３を参照して説明すると、半導体基板５１上にゲート絶縁膜５３及び導電膜を順次に形成する。この導電膜をパターニングしてゲート電極５５を形成する。ゲート電極５５をイオン注入マスクとして使用して半導体基板５１に不純物イオンを１×１０１２乃至１×１０１４ｉｏｎ  ａｔｏｍｓ／ｃｍ２の低いドーズで注入して、ゲート電極５５の両側に各々ソース領域５７ｓ及びドレイン領域５７ｄを形成する。ソース／ドレイン領域５７ｓ、５７ｄを形成した後に、ゲート電極５５の側壁にゲートスペーサ５９を形成する。ゲートスペーサ５９は、周辺回路領域（不図示）にのみ形成されることもできる。ソース／ドレイン領域５７ｓ、５７ｄ及びゲートスペーサ５９が形成された結果物全面に下部層間絶縁膜６１を形成する。下部層間絶縁膜６１は、例えばシリコン酸化膜で形成することができる。
【００２１】
図４を参照して説明すると、下部層間絶縁膜６１をパターニングしてソース領域５７ｓを露出させるコンタクトホールを形成する。このコンタクトホールの内に通常の方法を用いてコンタクトプラグ６３を形成する。コンタクトプラグ６３はタングステン膜のような金属膜で形成することが望ましい。コンタクトプラグ６３及び下部層間絶縁膜６１上に下部電極膜６５、強誘電体膜６７、第１上部電極膜６９及びハードマスク電極膜７１を順次に形成する。
【００２２】
下部電極膜６５は、水素遮断膜で形成することが望ましい。水素遮断膜は、例えば、イリジウム、イリジウム酸化膜、又はこれらを組み合せた膜で形成することが望ましい。或いは、下部電極膜６５は、白金膜のような耐酸化性金属膜で形成することもできる。強誘電体膜６７は、例えば、当業界で広く知らせたＢＳＴ膜、又はＰＺＴ膜で形成することができる。第１上部電極膜６９は水素遮断膜で形成し、ハードマスク膜７１は下部電極膜６５、強誘電体膜６７及び第１上部電極膜６９に対してエッチング選択比を有する物質膜、例えば、シリコン酸化膜、チタン室化膜、又はチタン酸化膜で形成する。次いで、ハードマスク膜７１の所定領域上にフォトレジストパターン７３を形成する。
【００２３】
図５を参照して説明すると、フォトレジストパターン７３をエッチングマスクとして使用してハードマスク膜７１をエッチングして、第１上部電極膜６９の所定領域を覆うハードマスクパターン７１ａを形成する。次いで、フォトレジストパターン７３を除去してハードマスクパターン７１ａを露出させる。ハードマスクパターン７１ａをエッチングマスクとして使用して第１上部電極膜６９、強誘電体膜６７及び下部電極膜６５を連続的にエッチングして、コンタクトプラグ６３を覆う下部電極６５ａ及び該下部電極６５ａ上に順次にスタックされた強誘電体膜パターン６７ａ及び第１上部電極６９ａを形成する。
【００２４】
図６を参照して説明すると、ハードマスクパターン７１ａを除去した後に、下部電極６５ａ、強誘電体膜パターン６７ａ、及び第１上部電極６９ａを含む半導体基板全面に絶縁膜を形成する。ここで、ハードマスクパターン７１ａを除去する工程は省略することができる。前記絶縁膜は、例えば、シリコン酸化膜、シリコン室化膜、チタン酸化膜、アルミニウム酸化膜、強誘電体膜、又はこれらを組み合せた膜で形成することができる。
【００２５】
前記絶縁膜を異方性エッチングして、下部電極６５ａの側壁を覆う絶縁膜スペーサ７５を形成する。この時、第１上部電極６９ａの側壁は露出されなければならない。望ましくは、絶縁膜スペーサ７５は、下部電極６５ａの側壁及び強誘電体膜パターン６７ａの側壁を覆う。絶縁膜スペーサ７５を含む半導体基板全面に第２上部電極膜７７をコンフォーマルに形成する。第２上部電極膜７７は、水素遮断膜、例えばイリジウム膜、イリジウム酸化膜、又はこれらを組み合せた膜で形成することができる。
【００２６】
図７を参照して説明すると、第２上部電極膜７７を異方性エッチングして、第１上部電極６９ａの側壁及び絶縁膜スペーサ７５の側壁を覆う導電性スペーサ、即ち、第２上部電極７７ａを形成する。これにより、第２上部電極７７ａはスペーサ形状となり、第１上部電極６９ａと電気的に接続される。一方、第２上部電極７７ａは、絶縁膜スペーサ７５により下部電極６５ａと電気的に絶縁される。これにより、強誘電体膜パターン６７ａの上部面及び側壁は、第１及び第２上部電極６９ａ、７７ａからなった上部電極７８により囲まれる。結果的に、プラズマ工程のような後続工程を実施する間に水素イオンが発生しても、その水素イオンが強誘電体膜パターン６７ａの内部に浸透することを防止できる。これに加えて、下部電極６５ａを水素遮断膜で形成する場合に、強誘電体膜パターン６７ａの内部に水素イオンが浸透される現象を著しく防止できる。
【００２７】
次いで、強誘電体キャパシタ８０が形成された結果物全面に上部層間絶縁膜８２を形成する。次いで、図示はされていないが、上部層間絶縁膜８２をパターニングして上部電極７８を露出させるプレートラインコンタクトホールを形成する。図７に示されたように、上部電極７８の幅Ｗは、第１上部電極６９の幅より広い。従って、プレートラインコンタクトホールを形成するためのリソグラフィーを実施する際の整列余裕度（ａｌｉｇｎｍｅｎｔ  ｍａｒｇｉｎ）を増加させることができる。
【００２８】
【発明の効果】
前述のように、本発明によると、強誘電体膜パターンの上部面及び側壁が水素遮断膜で形成された上部電極により囲まれる。従って、水素イオンが強誘電体膜パターン内部に浸透することを防止できる。結果的に、強誘電体キャパシタの特性が低下されることを抑制することができるので、高性能強誘電体メモリ素子を実現することが可能である。
【図面の簡単な説明】
【図１】従来の強誘電体キャパシタを示す断面図である。
【図２】本発明の望ましい実施形態による強誘電体メモリ素子の断面図である。
【図３】本発明の望ましい実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図４】本発明の望ましい実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図５】本発明の望ましい実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図６】本発明の望ましい実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図７】本発明の望ましい実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【符号の説明】
１，５１  半導体基板
３，６１  下部層間絶縁膜
５，６３  コンタクトプラグ
７，６５ａ  下部電極
９  強誘電体膜パターン
１１，７８  上部電極
１３，８２  上部層間絶縁膜
５１  半導体基板
５３，５５  ゲート絶縁膜
５７ｄ  ドレイン領域
５７ｓ  ソース領域
５９  ゲートスペーサ
６７ａ  強誘電体膜パターン
６９ａ  第１上部電極
７１  ハードマスク膜
７１ａ  ハードマスクパターン
７３  フォトレジストパターン
７５  絶縁膜スペーサ
７７  第２上部電極膜
７７ａ  第２上部電極
８０  強誘電体キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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