(57)【特許請求の範囲】
【請求項１】
プレチャージモードにて、補助ソースドライバに接続された信号線を所定の電圧レベルにプレチャージする方法において、第１データに対する第１極性反転信号と前記第１データの最上位ビットとを保存する段階と、前記第１極性反転信号と前記第１データに連続して入力される第２データに対する第２極性反転信号とを比較して前記第１データの最上位ビットと前記第２データの最上位ビットとを比較する段階と、前記比較の結果、前記第１極性反転信号のレベルと前記第２極性反転信号のレベルとが相異なる第１の場合と、第１データの最上位ビットと前記第２データの最上位ビットとが相異なる第２の場合とのいずれかの場合に、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力し、前記第１の場合ではなく更に前記第２の場合でもない場合は電圧レベルを出力しない段階と、プレチャージタイミング制御信号に応答して前記選択された一つの電圧レベルに前記信号線をプレチャージする段階とを備える信号線プレチャージ法。
【請求項２】
前記信号線はＴＦＴのソースに接続された信号線であることを特徴とする請求項１に記載の信号線プレチャージ法。
【請求項３】
第１データに対する第１極性反転信号と前記第１データの最上位ビットとを保存する段階と、前記第１極性反転信号と前記第１データに連続して入力される第２データに対する第２極性反転信号とを比較して前記第１データの最上位ビットと前記第２データの最上位ビットとを比較する段階と、前記比較の結果、前記第１極性反転信号のレベルと前記第２極性反転信号のレベルとが相異なる第１の場合と、第１データの最上位ビットと前記第２データの最上位ビットとが相異なる第２の場合とのいずれかの場合に、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力し、前記第１の場合ではなく更に前記第２の場合でもない場合は電圧レベルを出力しない段階と、プレチャージタイミング制御信号に応答して前記選択された一つの電圧レベルに補助ソースドライバに接続された信号線をプレチャージする段階とを備える信号線プレチャージ法。
【請求項４】
プレチャージモードにて、モジュールに装着された多数の補助ソースドライバＩＣそれぞれに接続された各信号線を所定の電圧レベルにプレチャージする方法において、第１データに対する第１極性反転信号と前記第１データの最上位ビットとを保存する段階と、前記第１極性反転信号と前記第１データに連続して入力される第２データに対する第２極性反転信号とを比較して前記第１データの最上位ビットと前記第２データの最上位ビットとを比較する段階と、前記比較の結果、前記第１極性反転信号のレベルと前記第２極性反転信号のレベルとが相異なる第１の場合と、第１データの最上位ビットと前記第２データの最上位ビットとが相異なる第２の場合とのいずれかの場合に、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力し、前記第１の場合ではなく更に前記第２の場合でもない場合は電圧レベルを出力しない段階と、プレチャージタイミング制御信号に応答して前記選択された一つの電圧レベルに前記信号線をプレチャージする段階とを備える信号線プレチャージ法。
【請求項５】
プレチャージモードにて、モジュールに装着された多数の補助ソースドライバＩＣそれぞれに接続されて信号を伝送する各信号線を所定の電圧レベルにプレチャージするための方法において、第１データに対する第１極性反転信号と前記第１データの最上位ビットとを保存する段階と、前記第１極性反転信号と前記第１データに連続する第２データに対する第２極性反転信号とを比較して前記第１データの最上位ビットと前記前記第２データの最上位ビットとを比較する段階と、前記比較の結果、前記第１極性反転信号のレベルと前記第２極性反転信号のレベルとが相異なる第１の場合と、第１データの最上位ビットと前記第２データの最上位ビットとが相異なる第２の場合とのいずれかの場合に、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力し、前記第１の場合ではなく更に前記第２の場合でもない場合は電圧レベルを出力しない段階と、プレチャージタイミング制御信号に応答して前記選択された電圧レベルに前記信号線をプレチャージする段階とを備える信号線プレチャージ法。
【請求項６】
第１データに対する第１極性反転信号と前記第１データの最上位ビットとを保存する段階と、前記第１極性反転信号と前記第１データに連続して入力される第２データに対する第２極性反転信号とを比較して前記第１データの最上位ビットと前記第２データの最上位ビットとを比較する段階と、前記比較の結果、前記第１極性反転信号のレベルと前記第２極性反転信号のレベルとが相異なる第１の場合と、第１データの最上位ビットと前記第２データの最上位ビットとが相異なる第２の場合とのいずれかの場合に、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力し、前記第１の場合ではなく更に前記第２の場合でもない場合は電圧レベルを出力しないプレチャージ電圧選択回路と、プレチャージタイミング制御信号に応答して前記信号線に前記選択された電圧レベルを出力する出力回路とを備えるプレチャージ電圧発生回路。
【請求項７】
前記出力回路は、前記プレチャージタイミング制御信号に応答して前記選択された電圧レベルを前記信号線に出力する伝送ゲートを備える請求項６に記載のプレチャージ電圧発生回路。
【請求項８】
プレチャージモードにて、補助ソースドライバに接続された信号線を所定の電圧レベルにプレチャージするためのプレチャージ電圧発生回路において、パッドと、クロック信号と前記パッドを介して入力される入力信号との組合わせに応答してプレチャージタイミング制御信号を出力するプレチャージタイミング制御回路と、第１データに対する第１極性反転信号と前記第１データの最上位ビットとを保存する段階と、前記第１極性反転信号と前記第１データに連続して入力される第２データに対する第２極性反転信号とを比較して前記第１データの最上位ビットと前記第２データの最上位ビットとを比較する段階と、前記比較の結果、前記第１極性反転信号のレベルと前記第２極性反転信号のレベルとが相異なる第１の場合と、第１データの最上位ビットと前記第２データの最上位ビットとが相異なる第２の場合とのいずれかの場合に、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力し、前記第１の場合ではなく更に前記第２の場合でもない場合は電圧レベルを出力しないプレチャージ電圧選択回路と、前記プレチャージタイミング制御信号に応答して前記選択された電圧レベルを前記信号線に出力する出力回路とを備え、前記入力信号は、可変外部抵抗を介して接続された電源電圧であり、前記プレチャージタイミング制御信号は前記クロック信号と同時に活性化されるとともに、前記クロック信号の非活性化から前記可変外部抵抗の大きさに対応した時間の後に非活性化されることを特徴とするプレチャージ電圧発生回路。
【請求項９】
直列に接続される多数の補助ソースドライバＩＣが装着されるモジュールにおいて、前記補助ソースドライバＩＣそれぞれは所定の信号を伝送する各信号線に接続されて前記各信号線を所定の電圧レベルにプレチャージするためのプレチャージ電圧発生回路を備え、前記プレチャージ電圧発生回路は、プレチャージモードにて、第１データに対する第１極性反転信号と前記第１データの最上位ビットとを保存する段階と、前記第１極性反転信号と前記第１データに連続して入力される第２データに対する第２極性反転信号とを比較して前記第１データの最上位ビットと前記第２データの最上位ビットとを比較する段階と、前記比較の結果、前記第１極性反転信号のレベルと前記第２極性反転信号のレベルとが相異なる第１の場合と、第１データの最上位ビットと前記第２データの最上位ビットとが相異なる第２の場合とのいずれかの場合に、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力し、前記第１の場合ではなく更に前記第２の場合でもない場合は電圧レベルを出力しないプレチャージ電圧選択回路と、プレチャージタイミング制御信号に応答して前記信号線に前記選択された一つの電圧レベルを出力する出力回路とを備えるモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｅｖｉｃｅ）ソースドライバに係り、より詳細には次の出力信号のレベルに関係なく信号線を次の出力信号レベルにプレチャージさせて出力信号のスルーレートを一定にするためのプレチャージ電圧発生法及びプレチャージ電圧発生回路に関する。
【０００２】
【従来の技術】
図１は従来のＬＣＤ装置を示す。図１を参照すれば、従来のＬＣＤ装置１は多数の上部ソースドライバ１１，１３，．．．，１５、多数の下部ソースドライバ２３，２５，．．．，２７、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）−ＬＣＤパネル２１及び多数のゲートドライバ１７，．．．，１９を備える。
【０００３】
当業界で公知の如く、ゲートドライバ１７はＴＦＴのゲート電極を駆動してソースドライバ１１は信号線２９を介してＴＦＴのソースに所定の信号電圧を印加する。ソースドライバを配する方法として、シングルバンク式配列とデュアルバンク式配列とがある。
シングルバンク式配列はＴＦＴ−ＬＣＤパネル２１の上部に多数の上部ソースドライバ１１，１３，．．．，１５を配列するか、またはＴＦＴ−ＬＣＤパネル２１の下部に多数の下部ソースドライバ２３，２５，．．．，２７を配列して信号線２９を駆動する。
【０００４】
デュアルバンク式配列はＴＦＴ−ＬＣＤパネル２１の上部に多数の上部ソースドライバ１１，１３，．．．，１５とＴＦＴ−ＬＣＤパネル２１の下部に多数の下部ソースドライバ２３，２５，．．．，２７とを配列して信号線２９を駆動する。
高解像度のＬＣＤパネルと大型ＬＣＤパネルとを使用する場合、短いスルーレートと信号線２９の大きい負荷とのゆえにデュアルバンク式配列を使用する。
【０００５】
しかし、デュアルバンク式配列の印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；以下「ＰＣＢ」）はシングルバンク式配列のＰＣＢの２倍になる問題点がある。従って、デュアルバンク式配列はチップサイズが増えて素子数が増える問題点がある。
【０００６】
【発明が解決しようとする課題】
よって、本発明がなそうとする技術的な課題は、チップを小さくすると同時にＰＣＢを小さくできるデュアルバンク式配列を使用し、次の出力信号のレベルに関係なく補助ソースドライバに接続された信号線を次の出力信号レベルにプレチャージさせて出力信号のスルーレートを一定にするためのプレチャージ電圧発生法及びプレチャージ電圧発生回路を実現することである。
【０００７】
【課題を解決するための手段】
本発明がなそうとする技術的課題によるプレチャージモードにて、補助ソースドライバに接続された信号線を所定の電圧レベルにプレチャージする方法は、入力データに対する極性反転信号と前記入力データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力する段階と、プレチャージタイミング制御信号に応答して前記選択された一つの電圧レベルに前記信号線をプレチャージする段階とを備える。
【０００８】
前記信号線プレチャージ法は前記プレチャージタイミング制御信号の活性化時間を制御し、前記信号線はＴＦＴのソースに接続された信号線であることが望ましい。
また、信号線プレチャージ法は第１データに対する第１極性反転信号を保存する段階と、前記第１極性反転信号と前記第１データに連続して入力される第２データに対する第２極性反転信号とを比較する段階と、前記比較の結果、前記第１極性反転信号の位相と前記第２極性反転信号の位相とが相異なる場合、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力する段階と、プレチャージタイミング制御信号に応答して前記選択された一つの電圧レベルに補助ソースドライバに接続された信号線をプレチャージする段階とを備える。
【０００９】
前記信号線プレチャージ法は、第１データに対する第１極性反転信号と前記第１データの最上位ビットとを保存する段階と、前記第１極性反転信号と前記第１データに連続して入力される第２データに対する第２極性反転信号とを比較して前記第１データの最上位ビットと前記第２データの最上位ビットとを比較する段階と、前記比較の結果、前記第１極性反転信号の極性と前記第２極性反転信号の位相とが同一であり、第１データの最上位ビットと前記第２データの最上位ビットとが相異なる場合、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力する段階と、プレチャージタイミング制御信号に応答して前記選択された一つの電圧レベルに補助ソースドライバに接続された信号線をプレチャージする段階とを備える。
【００１０】
前記信号線プレチャージ法は前記プレチャージタイミング制御信号の活性化時間を制御する段階をさらに備え、前記信号線はＴＦＴのソースに接続される信号線であることが望ましい。
そして、プレチャージモードにて、モジュールに装着された多数の補助ソースドライバＩＣそれぞれに接続された各信号線を所定の電圧レベルにプレチャージする方法は、入力データに対する極性反転信号と前記入力データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力する段階と、プレチャージタイミング制御信号に応答して前記選択された一つの電圧レベルに前記信号線をプレチャージする段階とを備える。
【００１１】
また、プレチャージモードにて、モジュールに装着された多数の補助ソースドライバＩＣそれぞれに接続されて信号を伝送する各信号線を所定の電圧レベルにプレチャージする方法は、第１データに対する第１極性反転信号を保存する段階と、前記第１極性反転信号と前記第１データに連続して入力される第２データに対する第２極性反転信号とを比較する段階と、前記比較の結果、前記第１極性反転信号のレベルと前記第２極性反転信号のレベルとが相異なる場合、前記第２極性反転信号と前記第２データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力する段階と、プレチャージタイミング制御信号に応答して前記選択された電圧レベルに前記信号線をプレチャージする段階とを備える。
【００１２】
前記技術的課題を達成するためのプレチャージモードにて補助ソースドライバに接続された信号線を所定の電圧レベルにプレチャージするためのプレチャージ電圧発生回路は、入力データに対する極性反転信号と前記入力データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力するプレチャージ電圧選択回路と、プレチャージタイミング制御信号に応答して前記信号線に前記選択された電圧レベルを出力する出力回路とを備える。
【００１３】
前記プレチャージタイミング制御信号はクロック信号に応答して活性化され、前記プレチャージ電圧発生回路の外部から入力される入力信号に応答して非活性化され、前記プレチャージタイミング制御信号の活性化時間は前記入力信号に応答して制御されることが望ましい。
また、プレチャージモードにて補助ソースドライバに接続された信号線を所定の電圧レベルにプレチャージするためのプレチャージ電圧発生回路は、パッドと、クロック信号と前記パッドを介して入力される入力信号との組合わせに応答してプレチャージタイミング制御信号を出力するプレチャージタイミング制御回路と、入力データに対する極性反転信号と前記入力データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力するプレチャージ電圧選択回路と、前記プレチャージタイミング制御信号に応答して前記選択された電圧レベルを前記信号線に出力する出力回路とを備える。
【００１４】
前記プレチャージタイミング制御信号の活性化時間は電源電圧と前記パッド間に接続される可変外部抵抗値に相応すべく制御されることが望ましい。
また、直列に接続される多数の補助ソースドライバＩＣが装着されるモジュールは、前記補助ソースドライバＩＣそれぞれは所定の信号を伝送する各信号線に接続されて前記各信号線を所定の電圧レベルにプレチャージするためのプレチャージ電圧発生回路を備え、前記プレチャージ電圧発生回路は、プレチャージモードにて、入力データに対する極性反転信号と前記入力データの最上位ビットとの組合わせに応答して相異なる電圧レベルを有するプレチャージ電圧のうち選択された一つの電圧レベルを出力するプレチャージ電圧選択回路と、プレチャージタイミング制御信号に応答して前記信号線に前記選択された一つの電圧レベルを出力する出力回路とを備える。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図２は図１のソースドライバ信号線の等価回路を示す。図２を参照すれば、信号線２９の等価回路３０は多数の抵抗Ｒと多数の等価キャパシタンスＣｅｑにより表現されうる。
【００１６】
図３は本発明の実施形態によるＬＣＤ装置を概略的に示す。図３のＬＣＤ装置４０は多数のソースドライバ４１，４３，．．．，４５、ＴＦＴ−ＬＣＤパネル５１、多数の補助ソースドライバ５３，５５，．．．，５７、多数のゲートドライバ４７，．．．，４９及び外部抵抗Ｒｅｘｔを備える。図３のＬＣＤ装置４０はモジュールの一例と言える。
【００１７】
ソースドライバ４１と補助ソースドライバ５３とは信号線５９を介して接続され、多数のＴＦＴそれぞれのソースは信号線５９に接続される。
補助ソースドライバ５３はパッド５９を介して補助ソースドライバ５３の外部に外部抵抗Ｒｅｘｔと接続され、外部抵抗Ｒｅｘｔは電源電圧ＶＤＤとパッド５９間に接続される。外部抵抗Ｒｅｘｔは可変抵抗でありうる。
【００１８】
パッド５９と接地電圧ＶＳＳ間にスイッチングトランジスタ６５とキャパシタＣｉｎとがそれぞれ接続される。
スイッチングトランジスタ６５はクロック信号ＣＬＫの活性化（例えば、「ハイ」）に応答して入力信号ＣＮＴＲを接地電圧ＶＳＳレベルにプルダウンする。
【００１９】
多数の補助ソースドライバ５３，５５，．．．，５７それぞれはプレチャージ電圧発生回路５４を備える。プレチャージ電圧発生回路５４はプレチャージタイミング制御回路７０、モード選択信号８０、プレチャージ電圧選択回路９０及び出力回路１００を備える。
各回路７０，８０，９０，１００の構造及び動作は図６ないし図９を参照して詳細に説明される。外部抵抗Ｒｅｘｔはプレチャージタイミング制御信号ＰＲＥＣＮＴの活性化周期を制御できる。
【００２０】
もし、補助ソースドライバ５３，５５，．．．，５７が図３に示された場合のように一つのモジュールに装着される場合、補助ソースドライバ５３のパッド５９は外部抵抗Ｒｅｘｔを介して電源電圧ＶＤＤに接続され、パッド５９はパッド６１と電気的に接続され、パッド６１はＰＣＢ上のメタルラインを介して補助ソースドライバ５５のパッド５９’と接続され、パッド５９’はパッド６１’と電気的に接続される。
【００２１】
そして、パッド６１’はＰＣＢ上のメタルラインを介して補助ソースドライバ５７のパッド５９”と接続され、パッド５９”はパッド６１”と接続される。パッド６１”はフローティングされる。すなわち、多数の補助ソースドライバ５３，５５，．．．，５７と外部抵抗ＲｅｘｔとはＰＣＢ上のメタルラインを介して直列に接続される。
【００２２】
図４は本発明の実施形態によるプレチャージ電圧発生回路のブロック図を示す。図３及び図４を参照すれば、プレチャージ電圧発生回路５４はプレチャージタイミング制御回路７０、モード選択回路８０、プレチャージ電圧選択回路９０及び出力回路１００を備える。
プレチャージタイミング制御回路７０はクロック信号ＣＬＫと外部抵抗Ｒｅｘｔを介してパッド５９に入力される入力信号ＣＮＴＲとの組合わせに応答してプレチャージタイミング制御信号ＰＲＥＣＮＴを出力回路１００に出力する。プレチャージ電圧発生回路５４のプレチャージタイミング制御信号ＰＲＥＣＮＴの活性化時間は一つの外部抵抗ＲｅｘｔとキャパシタンスＣｉｎとにより決定される。
【００２３】
モード選択回路８０はクロック信号ＣＬＫに応答して極性反転信号ＰＯＬの位相ＰＯＬの変化と最上位ビット（以下、「ＭＳＢ」）（Ｄ＜１：６＞）の変化とを組み合わせてモード選択信号ＭＯＤを出力する。モード選択信号ＭＯＤは信号線５９のプレチャージ如何を決定する。
プレチャージ電圧選択回路９０は現在入力されるデータに対する極性反転信号ＰＯＬとＭＳＢ（Ｄ＜１：６＞）との組合わせに応答して相異なる電圧レベルを有する４つのプレチャージ電圧ＶＰＲＥＨＨ，ＶＰＲＥＨＬ，ＶＰＲＥＬＨ及びＶＰＲＥＬＬのうち選択された一つの電圧レベルＶＳＥＬを出力回路１００に出力する。出力回路１００はプレチャージモードにてプレチャージタイミング制御信号ＰＲＥＣＮＴに応答して選択された電圧ＶＳＥＬを信号線５９に出力する。
【００２４】
ここで、「プレチャージモード」は信号線５９を相異なる電圧レベルを有する４つのプレチャージ電圧ＶＰＲＥＨＨ，ＶＰＲＥＨＬ，ＶＰＲＥＬＨ及びＶＰＲＥＬＬのうち選択された一つの電圧レベルＶＳＥＬでプレチャージできる動作モードを示す。
図５は図３の補助ソースドライバの等価回路図を示す。すなわち、図５の等価回路７０’は直列に接続される外部抵抗Ｒｅｘｔと多数の補助ソースドライバ５３，５５，．．．，５７との等価回路を示す。この場合にもプレチャージタイミング制御信号ＰＲＥＣＮＴの活性化時間は一つの外部抵抗Ｒｅｘｔにより決定される。
【００２５】
図５の等価回路７０’の外部抵抗Ｒｅｘｔは電源電圧ＶＤＤとパッド５９間に接続され、等価キャパシタＣｔｏｔａｌはパッド５９と接地電圧ＶＳＳ間に接続される。等価キャパシタＣｔｏｔａｌは直列に接続される多数の補助ソースドライバ５３，５５，．．．，５７のあらゆるキャパシタンスを等価的に示したものである。
【００２６】
スイッチングトランジスタ６５はＮＭＯＳトランジスタより構成されてパッド５９と接地電圧ＶＳＳ間に接続され、クロック信号ＣＬＫはスイッチングトランジスタ６５のゲートに入力される。また、インバータ６３はパッド５９の信号を反転させてプレチャージタイミング制御信号ＰＲＥＣＮＴを出力する。
【００２７】
図６は図５の入出力信号のタイミング図を示す。図５と図６とを参照して等価回路７０’の動作を説明すれば次の通りである。
クロック信号ＣＬＫが非活性化（例えば、「ロー」）されれば、トランジスタ６５はオフになり、制御信号ＣＮＴＲは電源電圧ＶＤＤレベルを保持するので、プレチャージタイミング制御信号ＰＲＥＣＮＴは非活性化される。
【００２８】
しかし、クロック信号ＣＬＫが活性化（例えば、「ハイ」に遷移）されれば、トランジスタ６５はターンオンされ、パッド５９を介して入力される入力信号ＣＮＴＲは接地電圧ＶＳＳレベルにプルダウンされるので、プレチャージタイミング制御信号ＰＲＥＣＮＴは活性化される。次に、クロック信号ＣＬＫが非活性化（例えば、「ロー」に遷移）されれば、トランジスタ６５はオフになり、制御信号ＣＮＴＲは暫時に電源電圧ＶＤＤレベルへと徐々に立上がる。
【００２９】
インバータ６３のトリップポイントがＶＤＤ／２である場合、入力信号ＣＮＴＲがＶＤＤ／２に立上がれば、インバータ６３の出力信号、すなわちプレチャージタイミング制御信号ＰＲＥＣＮＴは非活性化される。従って、プレチャージタイミング制御信号ＰＲＥＣＮＴの活性化時間（あるいは、インターバル）はパッド５９に接続される外部抵抗Ｒｅｘｔにより制御されうる。
【００３０】
図７は本発明の実施形態によるプレチャージ電圧発生回路の回路図を示す。図４及び図７を参照してプレチャージ電圧発生回路５４の構成を説明すれば次の通りである。
モード選択回路８０は２つのフリップフロップ８１，８５と第１論理ゲート８３、第２論理ゲート８７及び第３論理ゲート８９を備え、フリップフロップ８１はクロック信号ＣＬＫの立上がりエッジに応答して極性反転信号ＰＯＬをラッチし、フリップフロップ８５はクロック信号ＣＬＫの立上がりエッジに応答してＭＳＢ（Ｄ＜１：６＞）をラッチする。
【００３１】
第１論理ゲート８３はフリップフロップ８１の出力信号ＰＰＯＬと現在入力される極性反転信号ＰＯＬとを比較するための排他的論理和ＸＯＲより構成される。
ここで、フリップフロップ８１の出力信号ＰＰＯＬは現在データ（例えば、第２データ）が入力される直前に入力されたデータ（例えば、第２データ）に対する極性反転信号ＰＯＬを示す。
【００３２】
第２論理ゲート８７はフリップフロップ８５の出力信号ＰＤと現在入力されるデータのＭＳＢ（Ｄ＜１：６＞）とを比較するための排他的論理和ＸＯＲより構成される。ここで、フリップフロップ８１の出力信号ＰＤは現在データ（以下、「現在データ」）が入力される直前に入力されたデータ（以下、「直前データ」）のＭＳＢを示す。例えば、直前データを第１データ、現在データを第２データとできる。
【００３３】
第３論理ゲート８９は不正論理和ＮＯＲゲートより構成され、第１論理ゲート８３の出力信号と第２論理ゲート８７の出力信号とを演算してその結果であるモード選択信号ＭＯＤを出力する。第１論理ゲート８３の出力信号が「ハイ」である場合、直前データの極性反転信号ＣＰＯＬの位相と現在データの極性反転信号ＰＰＯＬの位相とが相異なり、第２論理ゲート８７の出力信号が「ハイ」である場合、直前データのＭＳＢＰＤと現在データのＭＳＢＣＤとが相異なるので、信号線５９は所定のレベルにプレチャージされねばならない。
【００３４】
プレチャージ電圧選択回路９０は第１選択回路９１と第２選択回路９３とを備え、第１選択回路９１は第１選択信号（例えば、現在データの極性反転信号ＰＯＬ）に応答して第１プレチャージ電圧ＶＰＲＥＬＬ、第２プレチャージ電圧ＶＰＲＥＬＨ、第３プレチャージ電圧ＶＰＲＥＨＬ及び第４プレチャージ電圧ＶＰＲＥＨＨのうち第１プレチャージ電圧ＶＰＲＥＬＬと第２プレチャージ電圧ＶＰＲＥＬＨとを出力するか、第３プレチャージ電圧ＶＰＲＥＨＬと第４プレチャージ電圧ＶＰＲＥＨＨとを出力する。第１選択回路９１は４入力−２出力を有するマルチプレクサＭＵＸにより具現されうる。
【００３５】
図７のＶＰＲＥＨ＿は第３プレチャージ電圧ＶＰＲＥＨＬと第４プレチャージ電圧ＶＰＲＥＨＨとを意味し、ＶＰＲＥＬ＿は第１プレチャージ電圧ＶＰＲＥＬＬと第２プレチャージ電圧ＶＰＲＥＬＨとを意味する。また、第１プレチャージ電圧ＶＰＲＥＬＬは第１フリーディスチャージ電圧と言え、第２プレチャージ電圧ＶＰＲＥＬＨは第２フリーディスチャージ電圧と言える。
【００３６】
第２選択回路９３は現在データのＭＳＢ（Ｄ＜１：６＞）に応答して第１プレチャージ電圧ＶＰＲＥＬＬと第２プレチャージ電圧ＶＰＲＥＬＨのうち選択された一つの電圧ＶＳＥＬとを出力するか、または第３プレチャージ電圧ＶＰＲＥＨＬと第４プレチャージ電圧ＶＰＲＥＨＨのうち選択された一つの電圧ＶＳＥＬとを出力する。第２選択回路９３は２入力−１出力を有するマルチプレクサＭＵＸにより具現されうる。
【００３７】
出力回路１００は２つのインバータ１０１，１０７、第１伝送ゲート１０３及び第２伝送ゲート１０５を備え、第１伝送ゲート１０３はモード選択信号ＭＯＤに応答してプレチャージ電圧選択回路９０の出力信号ＶＳＥＬを第２伝送ゲート１０５に伝送する。第２伝送ゲート１０５はプレチャージタイミング制御信号ＰＲＥＣＮＴに応答して第１伝送ゲート１０３の出力信号を出力する。
【００３８】
図８は図７の入出力信号のタイミング図を示す。図９は本発明の実施形態によるプレチャージ電圧発生法のフローチャートを示す。図７ないし図９を参照すれば、ＣＰＯＬは現在データの極性反転信号を示し、ＰＰＯＬはフリップフロップ８１にラッチされた直前データの極性反転信号を示す。また、ＣＤは現在データのＭＳＢを示し、ＰＤはフリップフロップ８５にラッチされた直前データのＭＳＢを示す。
【００３９】
本発明によるプレチャージ電圧発生回路及びプレチャージ電圧発生法はプレチャージモードにてクロック信号ＣＬＫの立上がりエッジごとにＣＰＯＬとＰＰＯＬとを比較し（９１０段階）、ＣＤとＰＤとを比較し（９２０段階）、相異なる電圧レベルを有するプレチャージ電圧のうち一つのプレチャージ電圧を選択して図３のソースドライバ信号線５９に出力する。
【００４０】
しかし、９１０段階にてＣＰＯＬとＰＰＯＬとを排他的論理和した結果がロー“Ｌ”であり、９２０段階にてＣＤとＰＤとを排他的論理和した結果がロー”Ｌ”である場合、プレチャージ電圧発生回路５４はプレチャージモードで動作しない。すなわち、プレチャージ電圧発生回路５４は非活性化または動作しない（９２１段階）。
【００４１】
まず、クロック信号ＣＬＫの第１立上がりエッジ１にてＰＰＯＬが「ロー」であり、ＰＤが「ロー」であり、ＣＰＯＬとＣＤとは「ハイ」であると仮定すれば、図７の第１論理回路８３の出力信号は「ハイ」であり、第２論理回路８７の出力信号は「ハイ」である。従って、モード選択回路８０及び９１０段階の判断の結果は「ハイ”Ｈ”」であるから、プレチャージ電圧選択回路９０はＣＰＯＬの状態を判断する（９３０段階）。９３０段階の判断の結果、ＣＰＯＬが「ハイ”Ｈ”」であるから、プレチャージ電圧選択回路９０はＣＤの状態を判断する（９５０段階）。９５０段階の判断の結果は「ハイ”Ｈ”」であるから、プレチャージ電圧選択回路９０は第３プレチャージ電圧ＶＰＲＥＨＬを出力する。
【００４２】
第３論理ゲート８９は「ハイ」の第１論理回路８３の出力信号と「ハイ」の第２論理回路８７の出力信号とに応答して「ロー」状態を有するモード選択信号ＭＯＤを出力する。プレチャージモードはモード選択信号ＭＯＤが「ロー」である場合である。
従って、プレチャージモードにて第１伝送ゲート１０３は第３論理ゲート８９の出力信号ＭＯＤに応答してターンオンされるので、第１伝送ゲート１０３はプレチャージ電圧選択回路９０の出力信号ＶＰＲＥＨＬを第２伝送ゲート１０５に出力する。
【００４３】
また、第２伝送ゲート１０５は活性化（例えば、「ハイ」）状態のプレチャージタイミング制御信号ＰＲＥＣＮＴに応答してプレチャージ電圧選択回路９０の出力信号ＶＰＲＥＨＬを出力する。従って、出力回路１００はプレチャージタイミング制御信号ＰＲＥＣＮＴの活性化区間でプレチャージ電圧選択回路９０の出力信号ＶＰＲＥＨＬを図３の信号線５９に出力する（９５３段階）ので、信号線５９は第３プレチャージ電圧ＶＰＲＥＨＬでプレチャージされる。
【００４４】
プレチャージタイミング制御信号ＰＲＥＣＮＴが非活性化されて第２伝送ゲート１０５が非活性化される場合、信号線５９はフローティングされるので、信号線５９は第３プレチャージ電圧ＶＰＲＥＨＬを保持する。
次に、第２立上がりエッジ２でのプレチャージ電圧発生回路及びプレチャージ電圧発生法が説明される。この場合、ＰＰＯＬ、ＣＰＯＬとＰＤとは「ハイ」であり、ＣＤは「ロー」である。第１論理回路８３の出力信号は「ロー」であり、第２論理回路８７の出力信号は「ハイ」であるから、第３論理ゲート８９の出力信号ＭＯＤはローである。従ってプレチャージ電圧発生回路５４はプレチャージモードで動作できる。
【００４５】
そして、９１０段階の判断の結果はロー”Ｌ”であるから、９２０段階はＣＤとＰＤとを比較する。９２０段階の判断の結果は「ハイ“Ｈ”」であるから、９３０段階はＣＰＯＬの状態を判断する。ＣＰＯＬが「ハイ“Ｈ”」であってＣＤがロー“Ｌ”であるから、プレチャージ電圧発生回路９０は第１プレチャージ電圧ＶＰＲＥＨＨを出力する（９５１段階）。従って、信号線５９は第１プレチャージ電圧ＶＰＲＥＨＨでプレチャージされる。
【００４６】
従って、第１伝送ゲート１０３は「ロー」の第３論理ゲート８９の出力信号ＭＯＤに応答し、プレチャージ電圧選択回路９０の出力信号ＶＰＲＥＨＨを第２伝送ゲート１０５に出力する。
また、第２伝送ゲート１０５は「ハイ」状態のプレチャージタイミング制御信号ＰＲＥＣＮＴに応答してプレチャージ電圧選択回路９０の出力信号ＶＰＲＥＨＨを信号線５９に出力する。
【００４７】
従って、出力回路１００はプレチャージタイミング制御信号ＰＲＥＣＮＴの活性化区間でプレチャージ電圧選択回路９０の出力信号ＶＰＲＥＨＨを図３の信号線５９に出力する（９５３段階）。プレチャージタイミング制御信号ＰＲＥＣＮＴが非活性化されて伝送ゲート１０５が非活性化される場合、信号線５９はフローティングされるので、信号線５９は第１プレチャージ電圧ＶＰＲＥＨＨを保持する。
【００４８】
第３立上がりエッジ３でのプレチャージ電圧発生回路及びプレチャージ電圧発生法が説明される。この場合、ＰＰＯＬが「ハイ」であり、ＣＰＯＬが「ロー」であり、ＣＤは「ロー」でありＰＤは「ハイ」である。
図９を参照すれば、９１０段階の判断の結果はハイ”Ｈ”であり、９３０段階の判断の結果はロー”Ｌ”であり、９４０段階の判断の結果はハイ”Ｈ”であるから出力回路１００は第２プレチャージ電圧ＶＰＲＥＬＨを信号線５９に出力する。従って、信号線５９は第２プレチャージ電圧ＶＰＲＥＬＨでプレチャージまたはプレディスチャージされる。
【００４９】
すなわち、図７のプレチャージ電圧選択回路９０は現在データの極性反転信号ＰＯＬと現在データのＭＳＢ（Ｄ＜１：６＞）とに応答して第２プレチャージ電圧ＶＰＲＥＬＨを第１伝送ゲート１０３に出力する。
クロック信号ＣＬＫの第４立上がりエッジ４ないし第６立上がりエッジ６に関連したプレチャージ電圧発生法は図７ないし図８を参照して説明されたクロック信号ＣＬＫの第１立上がりエッジ１ないし第３立上がりエッジ３に関連したプレチャージ電圧発生法から容易に分かるので、これに関する詳細な説明は省略する。
【００５０】
よって、本発明によるプレチャージ法及びプレチャージ電圧発生回路は次の出力のレベルに関係なく信号線５９のスルーレートを一定にできる効果がある。
図１０は従来のシングルバンク配列のソースドライバ信号線の波形を示す。図２及び図１０を参照すれば、図１０の出力波形はスイッチＳ／Ｗが開放された状態でのソースドライバ１１の出力端の波形と、ノードＡ及びノードＢの出力波形を示す。ノードＢの信号のスルーレートはノードＡの信号のスルーレートより高まる。
【００５１】
図１１は従来のデュアルバンク配列のソースドライバ信号線の波形を示す。図２及び図１１を参照すれば、図１１の出力波形はプレチャージ電圧を第１電圧ＶＬと第２電圧ＶＨとに設定した場合を示す。図１１のノードＢの波形は図１０のノードＢの波形より悪い。
図１２は本発明の実施形態によるプレチャージ電圧発生回路を備えるソースドライバ信号線の波形を示す。図２及び図１２を参照すれば、スイッチＳ／Ｗが短絡され、すなわち補助ソースドライバが駆動される場合、プレチャージ電圧発生回路５４が最適のプレチャージ電圧を出力するので、あらゆる出力波形に対するスルーレートは一定である。
【００５２】
本発明による信号線プレチャージ法及びモジュールは図３ないし図９を参照して本発明によるプレチャージ電圧発生回路から本発明が属する技術分野にて当業者に理解でき、本発明によるプレチャージ電圧発生法及びモジュールに対する詳細な説明は省略する。
【００５３】
【発明の効果】
前述の如く、本発明によるプレチャージ法及びプレチャージ電圧発生回路は入力されるデータに対する極性反転信号の変化とＭＳＢの変化とに応答して補助ソースドライバに接続された信号線を最適のプレチャージレベルにプレチャージさせるので、あらゆる出力信号に対するスルーレートを短く一定に保持する効果がある。
【００５４】
また、本発明によるプレチャージ法及びプレチャージ電圧発生回路はチップが小さくなる効果がある。また、本発明によるプレチャージ法及びプレチャージ電圧発生回路はＰＣＢに装着される素子数を減らし、出力電圧の数も減らすので、テスト時間が短縮する効果がある。そして、初期収率が増加する効果がある。
【００５５】
本発明によるプレチャージ法及びプレチャージ電圧発生回路はＰＣＢを小さくする効果がある。また、本発明によるプレチャージ法及びプレチャージ電圧発生回路によりソースドライバＩＣのコストが節減される効果がある。
そして、本発明によるプレチャージ法及びプレチャージ電圧発生回路は信号線をプレチャージする時間だけ動作するので、消費電流が減る効果がある。
【００５６】
本発明は図面に示された一実施形態を参考に説明されたが、それは例示的なものに過ぎず、本技術分野の当業者ならばこれから多様な変形及び均等な他実施形態が可能であるという点が理解できるであろう。従って、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決まるべきである。
【図面の簡単な説明】
【図１】  従来のＬＣＤ装置を示す。
【図２】  図１のソースドライバ信号線の等価回路を示す。
【図３】  本発明の実施形態によるＬＣＤ装置を概略的に示す。
【図４】  本発明の実施形態によるプレチャージ電圧発生回路のブロック図を示す。
【図５】  図３の補助ソースドライバの等価回路図を示す。
【図６】  図５の入出力信号のタイミング図を示す。
【図７】  本発明の実施形態によるプレチャージ電圧発生回路の回路図を示す。
【図８】  図７の入出力信号のタイミング図を示す。
【図９】  本発明の実施形態によるプレチャージ電圧発生法のフリーチャートを示す。
【図１０】  従来のシングルバンク配列のソースドライバの出力電圧を示す。
【図１１】  従来のデュアルバンク配列のソースドライバの出力電圧を示す。
【図１２】  本発明の実施形態によるプレチャージ電圧発生回路の出力信号のタイミング図である。
【符号の説明】
４０…ＬＣＤ装置
４１，４３，４５…ソースドライバ
４７，４９…ゲートドライバ
５１…ＴＦＴ−ＬＣＤパネル
５３，５５，５７…補助ソースドライバ
５４…電圧発生回路
５９，５９’，５９”，６１，６１’，６１”…パッド
８０…モード選択回路
９０…電圧選択回路
１００…出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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