(57)【特許請求の範囲】
【請求項１】
複数のチップを共通のパッケージ内に搭載する半導体装置において，
所定の機能を有するロジックチップと，
前記ロジックチップとメモリアクセス用端子を介して接続され，データを記憶するメモリチップとを有し，
前記ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路と，前記論理回路からのメモリアクセス信号と前記メモリチップ試験回路からのメモリ試験用アクセス信号のいずれかを選択して前記メモリアクセス用端子に出力するセレクタ・出力回路とを有することを特徴とする半導体装置。
【請求項２】
請求項１において，
通常動作時は，前記論理回路からのメモリアクセス信号が，前記セレクタ・出力回路を介して前記メモリチップに供給され，ロジックチップからのメモリチップへのアクセス動作が行われ，
メモリチップ試験時は，前記メモリチップ試験回路からのメモリ試験用アクセス信号が，セレクタ・出力回路を介して前記メモリチップに供給され，ロジックチップからメモリチップへのアクセス動作の試験が行われることを特徴とする半導体装置。
【請求項３】
請求項１において，
前記セレクタ・出力回路は，
前記メモリアクセス信号と前記メモリ試験用アクセス信号のいずれかを選択するセレクタ回路と，当該セレクタ回路の出力を保持する保持回路と，当該保持回路の保持信号を出力する出力バッファとを有することを特徴とする半導体装置。
【請求項４】
請求項１において，
前記セレクタ・出力回路は，
前記メモリアクセス信号と前記メモリ試験用アクセス信号をそれぞれ保持する保持回路と，当該保持回路の出力のいずれかを選択するセレクタ回路と，当該セレクタ回路の出力を出力する出力バッファとを有することを特徴とする半導体装置。
【請求項５】
請求項１において，前記メモリチップは，内部をバーンイン動作にエントリーするバーンインエントリー端子を有し，当該バーンインエントリー端子は，パッケージの外部端子に接続されることを特徴とする半導体装置。
【請求項６】
請求項１において，前記メモリチップは，ロジックチップに出力信号を出力しない不動作モードにエントリーするメモリ不動作エントリー端子を有し，当該メモリ不動作エントリー端子は，パッケージの外部端子に接続されることを特徴とする半導体装置。
【請求項７】
請求項１において，前記ロジックチップは，論理回路の内部動作を停止させるインヒビット端子を有し，当該インヒビット端子はパッケージの外部端子に接続されることを特徴とする半導体装置。
【請求項８】
複数のチップを共通のパッケージ内に搭載する半導体装置において，
所定の機能を有するロジックチップと，
前記ロジックチップとメモリアクセス用端子を介して接続され，データを記憶するメモリチップとを有し，
前記ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有し，
前記論理回路は，所定の機能を有する複数のマクロ回路及びランダムロジック回路と，当該マクロ回路またはランダムロジック回路を選択してパッケージの外部端子に接続するマクロセレクタとを有し，
前記ロジックチップは，更に，マクロセレクタにおける当該複数のマクロ回路とランダムロジック回路とを選択する第２の選択信号を，外部からの試験モード選択信号に応答して生成する試験制御回路を有することを特徴とする半導体装置。
【請求項９】
複数のチップを共通のパッケージ内に搭載する半導体装置において，
所定の機能を有するロジックチップと，
前記ロジックチップとメモリアクセス用端子を介して接続され，データを記憶するメモリチップとを有し，
前記ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有し，
前記論理回路は，複数の論理回路用メモリと，当該論理回路用メモリを選択してパッケージの外部端子に接続するメモリセレクタとを有し，
前記ロジックチップは，前記メモリセレクトにおける当該複数の論理回路用メモリの信号を選択する第３の選択信号を，外部からの試験モード選択信号に応答して生成する試験制御回路を有することを特徴とする半導体装置。
【請求項１０】
複数のチップを共通のパッケージ内に搭載する半導体装置において，
所定の機能を有するロジックチップと，
前記ロジックチップとメモリアクセス用端子を介して接続され，データを記憶するメモリチップとを有し，
前記ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有し，
前記論理回路は，複数の論理回路用メモリを有し，
前記ロジックチップは，
前記論理回路用メモリを選択してパッケージの外部端子に接続するメモリセレクタを有する論理回路用メモリ試験回路と，
前記メモリセレクトにおける当該複数の論理回路用メモリの信号を選択する第３の選択信号を，外部からの試験モード選択信号に応答して生成する試験制御回路とを有することを特徴とする半導体装置。
【請求項１１】
複数のチップを共通のパッケージ内に搭載する半導体装置において，
所定の機能を有するロジックチップと，
前記ロジックチップとメモリアクセス用端子を介して接続され，データを記憶するメモリチップとを有し，
前記ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有し，
前記メモリチップ試験回路は，
メモリチップの動作を特定する制御信号と，アドレス信号と，ライトデータとを試験モードに従って生成するメモリチップ制御回路と，
メモリチップ制御回路からの読み出し制御信号に応答してメモリチップが出力するリードデータとメモリチップ制御回路からの期待値データとを比較し，一致・不一致をパッケージ外部に出力するテストデータ判定回路と，
メモリチップを初期化する初期化回路と，
テストデータ判定回路を試験するセルフテスト回路と，
試験モードを設定する試験モード設定回路とを有し，
前記初期化回路とセルフテスト回路と試験モード設定回路は，パッケージ外部からの制御データに従って，前記メモリチップ制御回路にそれぞれのモード信号を供給し，当該メモリチップ制御回路は，当該モード信号に従って，前記制御信号と，アドレス信号と，ライトデータとを生成することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，メモリチップとロジックチップとを搭載したマルチ・チップ・パッケージ（ＭＣＰ）またはマルチ・チップ・モジュール（ＭＣＭ）の半導体装置に関し，パッケージ収納後のメモリチップの試験を可能にした半導体装置に関する。
【０００２】
【従来の技術】
大容量のメモリチップと画像処理などの特定の機能を有するロジックチップとを同一のパッケージに搭載した，ＭＣＰまたはＭＣＭと呼ばれる半導体装置が普及してきている。図１は，従来のＭＣＰまたはＭＣＭの半導体装置の構成を示す図である。共通のパッケージ１内に，SDRAMなどの高速・大容量のメモリチップ３と特定の機能を有するロジックチップ２とが搭載されている。ロジックチップ２内には，論理回路2Aとメモリチップ３に対する入出力回路2Bとが設けられ，その周辺に入出力端子２０乃至２５が設けられる。また，メモリチップ３内には，図示しないセルアレイが設けられ，その周辺に入出力端子３２乃至３７が設けられる。
【０００３】
パッケージ１には，外部に接続される外部端子１０が設けられ，外部端子１０は，ロジックチップ２の入出力端子２０やメモリチップ３の電源端子３６，３７とボンディングワイヤや接続バンプを介して接続される。また，メモリチップ３は，ロジックチップ２からのアクセス要求に応答して，データの入出力を行う。従って，メモリチップ３のクロック端子３２，制御信号端子３３，アドレス端子３４，データ端子３５は，それぞれロジックチップの対応する端子２２乃至２５と接続される。
【０００４】
このように，メモリチップ３は，ロジックチップ２からアクセスされるだけであり，制御信号端子３３，アドレス端子３４，データ端子３５は，ロジックチップ２に接続され，パッケージ１の外部端子には直接接続されない。そして，かかる半導体装置は，所定のデータに対して所定の処理を行い，その結果をメモリチップ３に記憶したり，外部に出力したりする。
【０００５】
【発明が解決しようとする課題】
上記のとおり，メモリチップ３の制御信号端子３３，アドレス端子３４，データ端子３５が，パッケージ１の外部に接続されていないので，メモリチップ３の十分なテストを行うことができない。ロジックチップ２内の論理回路2Aの機能を利用して，メモリチップ３への基本的なアクセス動作などの限られたテストは可能であっても，高周波クロックに同期した通常動作についてのテストを行うことができない。
【０００６】
メモリチップ３は，ウエハ状態において限られたテストを行うことができたとしても，パッケージ１に搭載された後に，信頼性向上のためにバーンインを行った後では，メモリチップ単独で搭載された時のような種々のテストを行うことができない。
【０００７】
メモリチップ３内にビルトインされた自己テスト回路（BIST：ビルトイン・セルフ・テスト回路）を設けることはできるが，かかるBIST回路は，メモリチップ３内における動作テストを行うのみであり，ロジックチップ２からのアクセスに対して正常に動作するか否かを，ロジックチップ２とメモリチップ３とを接続するワイヤーやボード内配線などの接続手段による遅延特性も含めて動作テストを行うことはできない。
【０００８】
そこで，本発明の目的は，ロジックチップとメモリチップとを同一のパッケージ内に搭載し，メモリチップの動作試験を有効に行うことができる半導体装置を提供することにある。
【０００９】
本発明の別の目的は，ロジックチップとメモリチップとを同一のパッケージ内に搭載し，メモリチップへのアクセスがロジックチップからのみ行われる半導体装置であって，ロジックチップからメモリチップへのアクセス動作試験を有効に行うことができる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，所定の機能を有するロジックチップとデータを記憶するメモリチップとを共通のパッケージ内に搭載する半導体装置において，ロジックチップとメモリチップとは，制御信号端子，アドレス端子，データ端子などのメモリアクセス用の端子を介して接続され，ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有することを特徴とする。
【００１１】
より好ましい実施例では，ロジックチップは，更に前記論理回路からのメモリアクセス信号と前記メモリチップ試験回路からのメモリ試験用アクセス信号とを選択して前記メモリアクセス用端子に出力するセレクタ・出力回路を有する。
【００１２】
上記の発明によれば，通常動作時は，論理回路からのメモリアクセス信号が，セレクタ・出力回路を介して，メモリチップに供給されてロジックチップからのメモリチップへのアクセス動作が行われ，メモリチップ試験時は，ロジックチップ内に設けたメモリチップ試験回路からのメモリ試験用アクセス信号が，セレクタ・出力回路を介してメモリチップに供給されて，ロジックチップからメモリチップへのアクセス動作の試験が行われる。従って，ロジックチップとメモリチップ間の接続手段による遅延時間も含めて，アクセス動作試験を行うことができる。つまり，パッケージ搭載後のバーンイン後においても，高速アクセス動作試験を有効に行うことができる。
【００１３】
上記の発明における好ましい実施例では，ロジックチップは，更に，前記セレクト・出力回路における前記メモリアクセス信号とメモリ試験用アクセス信号のいずれかを選択する第１の選択信号を，外部からの試験モード選択信号に応答して生成する試験制御回路を有する。
【００１４】
更に好ましい実施例では，論理回路は，所定の機能を有する複数のマクロ回路及びランダムロジック回路と，当該マクロ回路またはランダムロジック回路を選択してパッケージの外部端子に接続するマクロセレクタとを有し，試験制御回路は，マクロセレクタにおける当該複数のマクロ回路とランダムロジック回路とを選択する第２の選択信号を，外部からの試験モード選択信号に応答して生成する。
【００１５】
更に好ましい実施例では，論理回路は，複数の論理回路用メモリと，当該論理回路用メモリを選択してパッケージの外部端子に接続するメモリセレクタとを有し，試験制御回路は，メモリセレクトにおける当該複数の論理回路用メモリの信号を選択する第３の選択信号を，外部からの試験モード選択信号に応答して生成する。
【００１６】
また，より好ましい実施例では，前記メモリチップ試験回路は，メモリチップの動作を特定する制御信号と，アドレス信号と，ライトデータとを試験モードに従って生成するメモリチップ制御回路と，メモリチップ制御回路からの読み出し制御信号に応答してメモリチップが出力するリードデータとメモリチップ制御回路からの期待値データとを比較し，一致・不一致をパッケージ外部に出力するテストデータ判定回路とを有する。
【００１７】
上記メモリチップ試験回路は，更に，メモリチップを初期化する初期化回路と，テストデータ判定回路を試験するセルフテスト回路と，試験モードを設定する試験モード設定回路とを有し，初期化回路とセルフテスト回路と試験モード設定回路は，パッケージ外部からの制御データに従って，前記メモリチップ制御回路にそれぞれのモード信号を供給する。メモリチップ制御回路は，当該モード信号に従って，前記制御信号と，アドレス信号と，ライトデータとを生成する。
【００１８】
上記の発明のより好ましい実施例では，メモリチップは，内部をバーンイン動作にエントリーするバーンインエントリー端子を有する。更に，メモリチップは，論理回路試験時にメモリチップが出力信号を出力しないモードにエントリーするメモリ不動作エントリー端子を有する。バーンインエントリー端子及びメモリ不動作エントリー端子は，共に，パッケージの外部端子に接続される。これにより，半導体装置の試験時に，メモリチップ内を簡単にバーンイン動作モードまたは不動作モードにエントリーさせることができる。
【００１９】
上記の発明のより好ましい実施例では，ロジックチップは，内部動作を停止させるインヒビット端子を有し，インヒビット端子はパッケージの外部端子に接続される。これにより，メモリチップ試験時に，ロジックチップ内部が動作して電源ノイズなどが生成され，メモリチップ試験に悪影響を与えることが防止される。
【００２０】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２１】
図２は，本実施の形態例における半導体装置の全体構成図である。図１と同じ箇所には同じ引用番号を与えている。図２の半導体装置では，共通のパッケージ１内にロジックチップ２とメモリチップ３とが搭載され，ロジックチップ２の複数の入出力端子２０は，パッケージ１の外部端子１０に接続され，メモリチップ３の電源端子３６とグランド端子３７もパッケージ１の外部端子１０に接続されている。そして，メモリチップ３へのアクセスは，ロジックチップ２から行われ，ロジックチップ２のクロック端子２２，制御信号端子２３，アドレス端子２４，及びデータ端子２５が，メモリチップ３の対応する端子３２，３３，３４，３５にそれぞれ接続されている。
【００２２】
ロジックチップ２は，所定の機能を有する論理回路2Aと，メモリチップ３に対する動作試験を行うメモリチップ試験回路４と，論理回路2Aからのアクセス信号とメモリチップ試験回路４からのテスト用アクセス信号との切替を行うセレクタ・入出力回路2Cとを有する。
【００２３】
通常動作時には，セレクタ・入出力回路2Cは，論理回路2Aからの制御信号CNTと，アドレス信号Addと，ライトデータDATAとを選択して出力し，メモリチップ３からのリードデータDATAを論理回路2Aに供給する。一方，メモリチップ試験時には，セレクタ・入出力回路2Cは，メモリチップ試験回路４からの制御信号CNTと，アドレス信号Addと，ライトデータDATAとを選択して出力し，メモリチップ３からのリードデータDATAをメモリチップ試験回路４に供給する。そのために，メモリチップ試験回路４は，セレクタ・入出力回路2Cに，セレクト信号SELを供給する。尚，リードデータとライトデータDATAは，論理回路2Aとセレクタ・入出力回路2C間では別々の信号線になっているが，セレクタ・入出力回路2Cとメモリチップ３との間は，共通の双方向信号線になっている。
【００２４】
従って，メモリチップ試験回路４は，通常動作時の論理回路からのメモリアクセスと同等の状況下で，ロジックチップ２内の入出力回路の遅延特性や，ロジックチップ２とメモリチップ３との接続手段の遅延特性も含めてメモリチップ３の動作試験を行うことができる。また，メモリチップ試験回路４へのアクセスは，論理回路2Aが有する多数の入出力端子１２，１３などを利用することで，メモリチップ試験回路用の特別の外部端子を設ける必要はない。つまり，メモリチップ３の動作試験時は，ロジックチップ２の動作を停止させるので，ロジックチップ２の入出力端子１２，１３をメモリチップ試験回路４のために利用することができる。但し，外部端子が利用できる場合は，メモリチップ試験回路４に直接接続される外部端子１４が設けられても良い。
【００２５】
このように，ロジックチップ２内にメモリチップ試験回路を設けることにより，パッケージの外部端子にアクセス信号端子が接続されていないメモリチップに対して，通常動作状態に近い状態で，有効に動作試験を行うことができる。
【００２６】
尚，メモリチップ３がSDRAMのようなクロック同期型DRAMの場合は，制御信号，アドレス，データの入出力がクロックに同期して行われるので，ロジックチップ２からクロックCLKがメモリチップ３に供給される。また，メモリチップ３がクロックCLKを必要としない場合は，メモリチップ３からロジックチップ２に対して，リードデータを出力するタイミングを示すストローブ信号が供給される場合もある。
【００２７】
図３は，セレクタ・入出力回路の第１の例を示す図である。このセレクタ・入出力回路2Cは，通常動作時の論理回路2Aからのメモリアクセス信号Ｓ１と，メモリチップ試験時のメモリチップ試験回路４からのテスト用アクセス信号Ｓ２のいずれかを選択するセレクタ回路５１と，それらの信号を一旦保持する保持手段であるフリップフロップ５２と，フリップフロップ５２が保持する信号を出力端子２３，２４，２５に出力する出力バッファ回路５３とを有する。また，セレクタ回路５１は，上記のアクセス信号Ｓ１とテスト用アクセス信号Ｓ２に加えて，ロジックチップ２のウエハ試験時に内部の機能マクロ回路２１からの信号Ｓ３も選択できるように構成される。セレクタ回路５１は，図示しないセレクト信号に従って，いずれかの信号Ｓ１，Ｓ２，Ｓ３を選択する。
【００２８】
一方，セレクタ・入出力回路2Cは，メモリチップ３からのリードデータDATAを入力する入力バッファ回路５４とそれを保持するフリップフロップ５５とを有する。フリップフロップ５５の出力は，それぞれ論理回路2A，メモリチップ試験回路４，論理回路2A内のマクロ回路２１に供給される。
【００２９】
尚，論理回路からのアクセス信号Ｓ１，メモリチップ試験回路からのテスト用アクセス信号Ｓ２，及び論理回路試験時の機能マクロ２１からの信号Ｓ３それぞれの信号線５６，５７，５８は，複数ビットで構成される。
【００３０】
論理回路2Aは，例えば，複数の機能マクロ回路２１と，複数のメモリ（SRAM）２２と，それらを接続する内部バス２４と，通常動作時にメモリチップ３へのアクセスを制御するメモリコントローラ２３とを有する。メモリコントローラ２３と図示しないそれ以外の種々の回路を，ここではランダムロジック回路と称する。
【００３１】
ロジックチップ２に対しても，ウエハ段階及びパッケージ搭載後の所定の試験が要求される。そのため，図３のセレクタ・入出力回路2Cは，複数の機能マクロ回路２１とロジックチップとが外部と接続を可能にするよう，セレクタ回路５１を構成する。かかる構成により，ロジックチップ２は，ウエア段階で，機能マクロ回路２１に対する所定の動作テストを行われる。
【００３２】
図４は，セレクタ・入出力回路の第２の例を示す図である。このセレクタ・入出力回路2Cでは，セレクタが，メモリチップ試験時のメモリチップ試験回路からのテスト用アクセス信号Ｓ２と論理回路試験時の信号Ｓ３のいずれかを選択するセレクタ51Bと，そのセレクタ51Bにより選択された信号と通常動作時の論理回路2Aからのアクセス信号Ｓ１のいずれかを選択するセレクタ51Aとに分けられている。そして，セレクタ51Aの出力が直接出力バッファ５３に入力される。また，通常動作時のアクセス信号Ｓ１を一旦保持するフリップフロップ５２と，メモリチップ試験回路からのテスト用アクセス信号Ｓ２を一旦保持するフリップフロップ５５と，ウエハ状態での論理回路試験時の信号Ｓ３を一旦保持するフリップフロップ５６とが，それぞれセレクタ51A,Bの前段に設けられる。入力回路構成は，入力バッファ５４の出力が，それぞれのフリップフロップ５２，５５，５６に供給されるようになっている。
【００３３】
図４のセレクタ・入出力回路の第２の例では，通常動作時に論理回路2Aから供給されるアクセス信号Ｓ１に対する遅延を最小限に抑えることができる。但し，各信号Ｓ１，Ｓ２，Ｓ３毎にフリップフロップを設ける必要があり，その分遅延量の調整が困難になる。一方，図３のセレクタ・入出力回路では，出力バッファ回路毎にフリップフロップを設けているので，タイミング調整が容易になる。
【００３４】
図５は，メモリチップ試験回路の構成図である。メモリチップ試験回路４は，ロジックチップ２内に設けられ，メモリチップ試験のためのテスト用アクセス信号を生成する。つまり，ロジックチップ２とメモリチップ３とを共通のパッケージ１に搭載し，例えばバーンインモードでメモリチップ３にストレスをかけた後，ロジックチップ２からメモリチップ３へのアクセス動作が正常か否かを行う時に，このメモリチップ試験回路４が利用される。但し，バーンイン後の試験に限定されず，本メモリチップ試験回路４は利用することができる。
【００３５】
メモリチップ試験回路４は，メモリチップへの制御信号CNTと，アドレスAddと，ライトデータW-DATAとを生成するメモリチップ制御回路４１と，リードデータR-DATAと期待値EXVとが一致するか否かを判定する判定回路４２と，不一致の時の判定結果を保持するフリップフロップ４４及びORゲート４３とを有する。判定回路４２とORゲート４３とフリップフロップ４４とで，テストデータ判定回路４５が構成される。
【００３６】
メモリチップ試験回路４は，更に，メモリチップの初期化を行う初期化回路４６と，メモリチップ制御回路４１やテストデータ判定回路４５の機能チェックを行うセルフテスト回路４７と，試験モードの設定を行う試験モード設定回路４８とを有する。
【００３７】
図６は，メモリチップ試験回路４の動作タイミングチャート図である。外部からのスタート信号START1に応答して，最初に初期化回路４６が，初期化設定信号Ｓ４６を取り込み，設定された初期化に必要な制御信号をメモリチップ制御回路４１に供給する。次に，セルフテスト回路４７が，スタート信号START2に応答して，セルフテスト設定信号Ｓ４７を取り込み，設定されたセルフテストに必要な制御信号をメモリチップ制御回路４１に供給し，最後に，試験モード設定回路４８が，スタート信号START3に応答して，試験モード設定値Ｓ４８を取り込み，設定された試験モードに対応する制御信号をメモリチップ制御回路４１に供給する。
【００３８】
初期化回路４６は，初期化動作が終了するとエンド信号END1を出力し，それがセルフテスト回路４７のスタート信号START2として入力される。セルフテスト回路４７も，セルフテストが終了するとエンド信号END2を出力し，それが試験モード設定回路４８のスタート信号START3として入力される。
【００３９】
SDRAMなどの大容量の高速DRAMは，メモリチップ３に電源を投入し，初期化，セルフテスト，動作試験を順に行うためには，例えば数十Ｍ（メガ）パターンのデータをメモリチップ３に入力する必要がある。そのため，外部の試験装置がこの数十Ｍパターンをメモリチップ３に入力するためには，大容量のメモリを内蔵する必要があり，使用可能な試験装置が限られてしまう。そして，試験装置の動作サイクル毎にクロックとデータを変更する通常試験サイクルで試験を行うと，上記数十Ｍパターンを実行するのに膨大な時間を必要とする。
【００４０】
そのために，近年の試験装置は，試験サイクル毎に１回のデータ変更しかできないが，複数のクロックを被試験装置に供給できるダブルクロックモード，若しくはトリプルクロックモードを有する。しかし，このモードでは，単に高速クロックを供給できるのみであり，数十Ｍパターンのデータを供給する時間を短縮することはできない。
【００４１】
そこで，本実施の形態例におけるメモリチップ試験回路では，クロックに同期して試験制御データをダイナミックに変更するのではなく，初期化設定値Ｓ４６，セルフテスト設定値Ｓ４７，試験モード設定値Ｓ４８を固定して供給し，スタート信号STARTを受信した時に，それぞれの設定値Ｓ４６，Ｓ４７，Ｓ４８を取り込み，その設定値に応じて，メモリチップ制御回路４１が，メモリチップへの制御信号CNTと，アドレスAddと，ライトデータW-DATAとを自動的に生成する。
【００４２】
図６のタイミングチャートに示されるとおり，試験装置（テスタ）は，設定値Ｓ４６，Ｓ４７，Ｓ４８を入力する外部端子に対するデータを最初に設定したあと，スタート信号STARTを供給すれば，後はクロックCLKを供給するのみであり，クロックに同期して設定データを変更する必要はない。従って，試験装置のダブルクロックモードやトリプルクロックモードを利用して，試験時間を短縮することができると共に，数十Ｍパターンのデータを保持するメモリ容量を必要とすることもない。
【００４３】
電源投入後の初期化動作は，メモリチップ内の各ノードのリセット動作と，バースト長，バースト種類，キャスレイテンシーを含む動作モード設定動作などである。初期化設定値Ｓ４６は，主に上記動作モード設定データを含む。そして，SDRAMの場合は，初期化動作に必要なノーオペレーションNOP，プリチャージPRE，リフレッシュREF，モードセットMODSETなどの制御信号CNTの組合せが，メモリチップ制御回路４１により生成される。
【００４４】
セルフテスト動作では，所定のアドレスにデータW-DATAを書き込み，そのデータR-DATAを読み出して，書き込みデータとは異なる期待値EXVとの比較判定をテストデータ判定回路４５が正常にエラーを検出して出力することができるか否かの試験を行う。つまり，セルフテスト動作とは，メモリチップ試験回路４のテストである。このセルフテスト動作のためには，メモリチップ制御回路４１は，ライト動作とリード動作に必要な制御信号CNT，例えばアクティブACT，ライトWR，プリチャージPRE，リフレッシュREFなどを組み合わせて生成し，それに伴うアドレスAdd，ライトデータW-DATAを生成する。
【００４５】
試験モードには，従来から知られている種々のモードがある。例えば，（１）アドレスをインクリメントしながらデータ「１」を書き込み，その後アドレスをデクリメントしながらそのデータを読み出し，データ「１」が正常に読み出されるか否かをチェックするモード，（２）上記と同じモードでありデータ「０」を書き込み，読み出すモード，（３）アドレスをインクリメントしながらデータを読み出し，同時にそのセルに反転データを書き込み，その後アドレスをデクリメントしながらそのデータを読み出し，データが正常に読み出されるか否かをチェックするモードなどである。
【００４６】
上記の試験モードは，アドレスのインクリメント，デクリメントと，ライト動作及びリード動作の繰り返しである。従って，メモリチップ制御回路４１は，制御信号CNTとして，アクティブACT，ライトWR，プリチャージPRE，リフレッシュREFなどの組み合わせを生成する。
【００４７】
テストデータ判定回路４５は，１回のメモリチップ試験中に１ビットのエラーでも検出したら，それをフリップフロップ４４に保持する。従って，試験装置は，メモリチップテスト中に若しくはその終了時にフリップフロップ４４が保持するデータを読むことにより，不良ビットが存在するか否かを検出することができる。従って，このテストデータ判定回路４５は，最低限の判定結果を出力する。
【００４８】
テストデータ判定回路は，上記の例に限定されず，更に多くのエラー情報を保持することができるように構成しても良い。例えば，エラー発生時のアドレスを保持したり，エラー発生回数を保持したりすることもできる。
【００４９】
試験装置は，図６に示した初期化，セルフテスト，メモリチップテストの一連の試験動作が終了すると，各設定値Ｓ４６，Ｓ４７，Ｓ４８を変更して，再度スタート信号STARTを供給して，別の試験モードをメモリチップ試験回路４に実行させる。従って，試験装置は，わずかな容量の設定値データを保持し，メモリチップの試験のために高速クロックを供給するのみである。
【００５０】
メモリチップ試験中は，論理回路2Aの動作を停止して電源にノイズが発生してメモリチップの動作に悪影響を与えないようにすることが望ましい。そのために，試験装置は，ロジックチップ２の入出力端子を介して内部プロセッサなどの機能マクロに対して動作停止プログラムを実行させる試験パターンを供給する。かかる動作停止プログラムの試験パターンを入力した後に，試験装置は，上記のメモリチップ試験用の設定値Ｓ４６，Ｓ４７，Ｓ４８からなる試験パターンを供給する。
【００５１】
図７は，第２の実施の形態例における半導体装置の構成図である。ロジックチップ２とメモリチップ３とを有する半導体装置の場合，ロジックチップ２は，パッケージ１の外部との間でデータの入出力を行い，メモリチップ３は，ロジックチップ２との間でデータの入出力を行う。そこで，図２に示したメモリチップ試験回路に加えて，ロジックチップ内の論理回路2Aに対する試験も考慮する必要がある。
【００５２】
図７の実施の形態例では，試験制御回路５を設け，メモリチップの試験とロジックチップの試験の両方を制御可能にしている。試験制御回路５には，パッケージ外部端子に試験モード選択端子Ｓ５を設け，（１）論理回路2A内の機能マクロのウエハ段階での試験モード，（２）論理回路2A内の機能マクロやランダムロジックの動作試験モード，（３）論理回路2A内の複数メモリの試験モード，及び（４）メモリチップ３の試験モードをそれぞれ制御できるようにする。メモリチップの試験モードの選択コードに，ロジックチップの試験で使用しないコードを割り当てることにより，メモリチップ試験モードのための外部端子を増加する必要はない。
【００５３】
図８は，試験制御回路による試験モードの制御を説明するための図である。図８には，メモリチップ３を除いて，ロジックチップ２の構成が示される。論理回路2A内には，DSP（Digital Signal Processor）などの所定の機能を有する機能マクロと，SRAMなどの複数の論理回路用メモリと，それ以外にランダムロジック回路が設けられる。このうち，ウエハ段階での機能マクロの動作テストは，機能マクロからの信号配線MAC#1，MAC#Kをセレクタ・入出力回路2Cを介して，チップ外部の試験装置と接続することにより行われる。従って，試験制御回路５からの第１のセレクト信号SEL1に応答して，セレクタ・入出力回路2Cが，機能マクロからの信号配線MAC#1,MAC#Kを選択して，チップの入出力端子２３，２４，２５などにつなげる。
【００５４】
また，パッケージに搭載された後のバーンイン試験でのメモリチップ３の試験モードでは，前述のとおり，メモリチップ試験回路４からの制御信号CNT，アドレスAdd，データDATAなどが，セレクタ・入出力回路2Cで選択される。この選択は，試験制御回路５からの第１ののセレクト信号SEL1により行われる。
【００５５】
更に，論理回路2A内の機能マクロからの信号配線MAC#1,MAC#Kやランダムロジック回路からの信号配線RLは，セレクタ回路５２により選択され，ロジックチップの入出力端子に接続される。この選択は，試験制御回路５からの第２のセレクト信号SEL2により行われる。更に，論理回路2A内の複数のメモリからの信号配線SRAM#1,SRAM#Nは，セレクタ回路５４により選択され，ロジックチップの入出力端子に接続される。この選択は，試験制御回路からの第３のセレクト信号SEL3により行われる。
【００５６】
以上のとおり，試験制御回路５は，外部から供給される試験モード選択信号Ｓ５をデコードして，設定された試験モードに対応するセレクト信号を生成する。また，各セレクタ回路2C，５２，５４には，選択すべき配線に加えて，ＨレベルとＬレベルも選択可能に構成される。また，メモリチップ試験モードに対応するセレクト信号は，メモリチップ試験回路４から生成しても良い。その場合は，試験制御回路５から試験モード選択信号がメモリチップ試験回路４に供給される。
【００５７】
図７，８の実施の形態例によれば，試験制御回路５に対して試験モード選択信号を与えるだけで，ロジックチップ内の動作試験とメモリチップの動作試験とを一元的に設定・管理することができる。
【００５８】
図９は，第３の実施の形態例における半導体装置の構成図である。この例は，図７の第２の実施の形態例での半導体装置において，メモリチップ３に，バーンインエントリー端子BMEとメモリ不動作エントリ端子DSEとを設け，パッケージ１の外部端子16,15に接続したものである。バーンインエントリー端子BMEは，外部端子１６からのバーンインエントリー信号を直接供給され，それに応答して，メモリチップ３は自走でバーンイン時の動作を行う。バーンイン時の動作モードは，メモリに対して通常時よりも強いストレスを与えながら動作するモードであり，SDRAMの場合では，アドレスを変えつつワード線を駆動するアクティブACTとビット線対をプリチャージするプリチャージPREとを繰り返す動作である。MCPの半導体装置は，メモリチップ３の信号端子がパッケージ１の外部端子に接続されていないので，バーンイン時にメモリチップ３を直接制御してバーンイン時の動作モードを実行させることはできない。そこで，上記のとおり，外部からのバーンインエントリー端子を設けて，そのエントリー信号に応答して，メモリチップ３が自走でバーンイン動作モードを行うようにする。
【００５９】
また，パッケージに搭載した後で，ロジックチップ２の動作試験，例えばスキャンイン・スキャンアウト試験を行う場合，メモリ不動作エントリー端子DSEに制御信号を供給することにより，メモリチップの動作を停止させて，メモリチップ３からロジックチップ２への予期しない信号出力と，メモリチップ３の動作による電源，グランドへのノイズの発生を防止することができる。それにより，ロジックチップ２の動作を安定させ，ロジックチップ２の動作試験を安定して行うことができる。
【００６０】
図１０は，第４の実施の形態例における半導体装置の構成図である。前述したとおり，パッケージの外部端子の制限から，メモリチップ試験回路４への動作設定信号の供給外部端子は，専用の外部端子ではなく，ロジックチップに接続される外部端子１０を共用する。従って，メモリチップの動作試験中にロジックチップの予期しない動作で電源やグランドにノイズが発生し，メモリチップの試験時の動作を不安定にするおそれがある。
【００６１】
そこで，第４の実施の形態例では，ロジックチップ２にインヒビット信号端子INHを設け，パッケージの外部端子１７からの制御信号によりロジックチップ２の動作によりメモリチップ３への悪影響をなくすことができるようにする。このインヒビット信号INHは，例えばリセット信号や，クロック停止信号により実現される。また，インヒビット信号は，パッケージの外部端子１７から直接供給せずに，試験制御回路５から供給しても良い。
【００６２】
図１１は，第５の実施の形態例における半導体装置の構成図である。この半導体装置では，第４の実施の形態例のインヒビット信号INHに加えて，論理回路2Aから論理回路内メモリ試験回路６を分離した構成になっている。論理回路2A内には，複数のメモリが設けられる。従って，このメモリの動作試験を行う必要がある。図１１の例では，論理回路内メモリ試験回路６が，この論理回路内メモリの動作試験を制御する。その為に，ロジックチップ２は，論理回路内メモリの動作試験の制御端子CONTと，入力RI，出力ROとを有し，パッケージ１の外部端子１８に接続される。これらの外部端子１８を介して，論理回路内メモリの動作試験が行われる。
【００６３】
図１２は，論理回路内メモリの試験を説明するための図である。図１２には，論理回路2Aの一例が示される。この例は，外部からの画像入力INに対して，MPEGエンコードした画像出力OUTを出力する論理回路である。即ち，論理回路2Aでは，画像入力INがメモリからなるFIFOバッファ６０に入力され，画像フィルタ６１を経由して，MPEGエンコーダ６２がMPEG方式にエンコードし，メモリからなるFIFOバッファ６３からエンコードされた画像出力OUTが出力される。それに伴い，内部バス６６を介して，MPEGエンコーダ６２と，機能マクロであるDSPと，メモリチップ３に対するメモリコントローラ６８と，外部インターフェース６９とが接続される。そして，画像フィルタ６１，MPEGエンコーダ６２，DSP６７に専用のメモリ６４，６５，７０が設けられる。メモリコントローラ６８は，ランダムロジック回路の一つである。
【００６４】
上記の論理回路の場合，論理回路内の複数のメモリ６０，６３，６４，６５，７０に対して動作テストを行う必要がある。その為に，それらのメモリへの制御信号とアドレス，入出力データなどの信号線が，論理回路内メモリ試験回路６により適宜選択される。即ち，論理回路内メモリ試験回路６は，セレクタ・入出力回路の機能を有する。つまり，図８で示したセレクタ５４の機能を有する。そして，試験制御回路５から供給される第３のセレクタ信号SEL3に従って，論理回路2A内のいずれかのSRAMが選択され，動作試験が行われる。
【００６５】
論理回路内メモリ試験回路６を論理回路2Aから分離して設けることにより，インヒビット信号INHにより論理回路2A内の動作を停止した状態でも，論理回路内メモリ試験回路６を利用して内部のメモリの動作試験を行うことができる。従って，メモリチップ３の動作試験と平行して，論理回路内メモリの動作試験を行うことができる。これに伴い，論理回路2A内に多数のメモリが存在する場合に，それらのメモリに対する動作試験時間を節約することができる。
【００６６】
図１３は，第６の実施の形態例における半導体装置の構成図である。この例は，パッケージ１に論理回路2Aと２個の同じメモリチップ3A,3Bを搭載する。２個のメモリチップ3A,3Bが同じ構成であるので，それらの動作試験を行う共通のメモリチップ試験回路４と，それぞれのメモリチップに対応するセレクタ・入出力回路2C-A,2C-Bとが設けられる。試験制御回路５は，前述のとおり，メモリチップの動作試験以外に，論理回路2A内のメモリや機能マクロの動作試験も制御する。
【００６７】
メモリチップ3A,3Bの動作試験は，メモリチップ試験回路４からの制御信号CNT，アドレスAdd，データDATAをセレクタ・入出力回路2C-A,2C-Bから，対応するメモリチップ3A,3Bに供給することで，同時に行われる。従って，試験時間を半分に短縮することができる。また，各メモリチップには，メモリ不動作エントリー端子DESが設けられているので，不良解析など必要に応じて，一方のメモリチップ3A,3Bを不動作状態にして，他方のメモリチップのみを動作試験することも可能である。
【００６８】
上記の例では，メモリチップ試験回路４には，２つのメモリチップに対応して，テストデータ判定回路４５が２組設けられ，試験結果信号端子も２個設けられる。図５に示したそれ以外の内部回路４１，４６，４７，４８は，共通の回路で足りる。
【００６９】
最後に，図８を参照して，両チップをパッケージ１に搭載した後の半導体装置の試験工程の一例について説明する。パッケージ１を試験装置に装着した後，最初に半導体装置全体のＤＣ試験を行う。このＤＣ試験では，試験装置と半導体装置との接続試験，パッケージ１のボンディングパッドの接続試験などが含まれる。その後，論理回路内のランダムロジックの動作試験が行われる。その場合，試験制御回路５からの第２のセレクト信号SEL2により，セレクタ５２がランダムロジック回路からの信号配線RLを選択して，外部に接続することで行われる。次に，論理回路内のメモリの動作試験が行われる。この場合は，試験制御回路５からの第３のセレクト信号SEL3により，セレクタ５４が適宜メモリからの信号配線SRAM#1, SRAM #Nを選択して，外部に接続することで行われる。そして，その後，論理回路内の機能マクロの動作試験が行われる。この場合は，試験制御回路５からの第２のセレクト信号SEL2により，セレクタ５２が機能マクロからの信号配線MAC#1,MAC#Kを選択して，外部に接続することで行れる。上記の一連の論理回路内の動作試験の間，メモリチップの不動作エントリー端子に不動作にする制御信号を供給して，メモリチップからのノイズが悪影響を与えることが防止することが好ましい。
【００７０】
最後に，メモリチップの動作試験が行われる。この場合は，試験制御回路５からの第１のセレクト信号SEL1により，セレクタ・入出力回路3Cでメモリチップ試験回路の信号が選択され，メモリチップ３に供給される。メモリチップの動作試験中は，論理回路2Aにインヒビット信号INHを供給して，論理回路の動作がメモリチップの動作に悪影響を与えるのが防止される。
【００７１】
尚，上記の全体の試験工程で，論理回路2A内のメモリの動作試験と，メモリチップの動作試験とを並列に行っても良い。
【００７２】
以上，実施の形態例をまとめると以下の付記の通りである。
【００７３】
（付記１）複数のチップを共通のパッケージ内に搭載する半導体装置において，
所定の機能を有するロジックチップと，
前記ロジックチップとメモリアクセス用端子を介して接続され，データを記憶するメモリチップとを有し，
前記ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有することを特徴とする半導体装置。
【００７４】
（付記２）付記１において，
更に，前記ロジックチップは，前記論理回路からのメモリアクセス信号と前記メモリチップ試験回路からのメモリ試験用アクセス信号のいずれかを選択して前記メモリアクセス用端子に出力するセレクタ・出力回路を有することを特徴とする半導体装置。
【００７５】
（付記３）付記２において，
通常動作時は，前記論理回路からのメモリアクセス信号が，前記セレクタ・出力回路を介して前記メモリチップに供給され，ロジックチップからのメモリチップへのアクセス動作が行われ，
メモリチップ試験時は，前記メモリチップ試験回路からのメモリ試験用アクセス信号が，セレクタ・出力回路を介して前記メモリチップに供給され，ロジックチップからメモリチップへのアクセス動作の試験が行われることを特徴とする半導体装置。
【００７６】
（付記４）付記２において，
前記メモリアクセス信号及びメモリ試験用アクセス信号は，メモリチップ内の動作モードを指定する制御信号と，アドレス信号と，データ信号とを有することを特徴とする半導体装置。
【００７７】
（付記５）付記２において，
前記セレクタ・出力回路は，
前記メモリアクセス信号と前記メモリ試験用アクセス信号のいずれかを選択するセレクタ回路と，当該セレクタ回路の出力を保持する保持回路と，当該保持回路の保持信号を出力する出力バッファとを有することを特徴とする半導体装置。
【００７８】
（付記６）付記２において，
前記セレクタ・出力回路は，
前記メモリアクセス信号と前記メモリ試験用アクセス信号をそれぞれ保持する保持回路と，当該保持回路の出力のいずれかを選択するセレクタ回路と，当該セレクタ回路の出力を出力する出力バッファとを有することを特徴とする半導体装置。
【００７９】
（付記７）付記２において，
前記ロジックチップは，更に，前記セレクト・出力回路における前記メモリアクセス信号とメモリ試験用アクセス信号のいずれかを選択する第１の選択信号を，外部からの試験モード選択信号に応答して生成する試験制御回路を有することを特徴とする半導体装置。
【００８０】
（付記８）付記１において，
前記論理回路は，所定の機能を有する複数のマクロ回路及びランダムロジック回路と，当該マクロ回路またはランダムロジック回路を選択してパッケージの外部端子に接続するマクロセレクタとを有し，
前記ロジックチップは，更に，マクロセレクタにおける当該複数のマクロ回路とランダムロジック回路とを選択する第２の選択信号を，外部からの試験モード選択信号に応答して生成する試験制御回路を有することを特徴とする半導体装置。
【００８１】
（付記９）付記１において，
前記論理回路は，複数の論理回路用メモリと，当該論理回路用メモリを選択してパッケージの外部端子に接続するメモリセレクタとを有し，
前記ロジックチップは，前記メモリセレクトにおける当該複数の論理回路用メモリの信号を選択する第３の選択信号を，外部からの試験モード選択信号に応答して生成する試験制御回路を有することを特徴とする半導体装置。
【００８２】
（付記１０）付記１において，
前記論理回路は，複数の論理回路用メモリを有し，
前記ロジックチップは，
前記論理回路用メモリを選択してパッケージの外部端子に接続するメモリセレクタを有する論理回路用メモリ試験回路と，
前記メモリセレクトにおける当該複数の論理回路用メモリの信号を選択する第３の選択信号を，外部からの試験モード選択信号に応答して生成する試験制御回路とを有することを特徴とする半導体装置。
【００８３】
（付記１１）付記１０において，
前記ロジックチップは，論理回路の内部動作を停止させるインヒビット端子を有し，当該インヒビット端子はパッケージの外部端子に接続されることを特徴とする半導体装置。
【００８４】
（付記１２）付記１において，
前記メモリチップ試験回路は，
メモリチップの動作を特定する制御信号と，アドレス信号と，ライトデータとを試験モードに従って生成するメモリチップ制御回路と，
メモリチップ制御回路からの読み出し制御信号に応答してメモリチップが出力するリードデータとメモリチップ制御回路からの期待値データとを比較し，一致・不一致をパッケージ外部に出力するテストデータ判定回路とを有することを特徴とする半導体装置。
【００８５】
（付記１３）付記１２において，
前記メモリチップ試験回路は，更に，
メモリチップを初期化する初期化回路と，
テストデータ判定回路を試験するセルフテスト回路と，
試験モードを設定する試験モード設定回路とを有し，
前記初期化回路とセルフテスト回路と試験モード設定回路は，パッケージ外部からの制御データに従って，前記メモリチップ制御回路にそれぞれのモード信号を供給し，当該メモリチップ制御回路は，当該モード信号に従って，前記制御信号と，アドレス信号と，ライトデータとを生成することを特徴とする半導体装置。
【００８６】
（付記１４）付記１において，
前記メモリチップは，内部をバーンイン動作にエントリーするバーンインエントリー端子を有し，当該バーンインエントリー端子は，パッケージの外部端子に接続されることを特徴とする半導体装置。
【００８７】
（付記１５）付記１において，
前記メモリチップは，ロジックチップに出力信号を出力しない不動作モードにエントリーするメモリ不動作エントリー端子を有し，当該メモリ不動作エントリー端子は，パッケージの外部端子に接続されることを特徴とする半導体装置。
【００８８】
（付記１６）付記１において，
前記ロジックチップは，論理回路の内部動作を停止させるインヒビット端子を有し，当該インヒビット端子はパッケージの外部端子に接続されることを特徴とする半導体装置。
【００８９】
【発明の効果】
以上，本発明によれば，ロジックチップとメモリチップとを同一のパッケージ内に搭載し，メモリチップの動作試験を有効に行うことができる半導体装置を提供できる。
【図面の簡単な説明】
【図１】従来のＭＣＰまたはＭＣＭの半導体装置の構成を示す図である。
【図２】本実施の形態例における半導体装置の全体構成図である。
【図３】セレクタ・入出力回路の第１の例を示す図である。
【図４】セレクタ・入出力回路の第２の例を示す図である。
【図５】メモリチップ試験回路の構成図である。
【図６】メモリチップ試験回路４の動作タイミングチャート図である。
【図７】第２の実施の形態例における半導体装置の構成図である。
【図８】試験制御回路による試験モードの制御を説明するための図である。
【図９】第３の実施の形態例における半導体装置の構成図である。
【図１０】第４の実施の形態例における半導体装置の構成図である。
【図１１】第５の実施の形態例における半導体装置の構成図である。
【図１２】論理回路内メモリの試験を説明するための図である。
【図１３】第６の実施の形態例における半導体装置の構成図である。
【符号の説明】
１      パッケージ
２      ロジックチップ
３      メモリチップ
４      メモリチップ試験回路
2A      論理回路
2C      セレクタ・入出力回路
５      試験制御回路
６      論理回路内メモリ試験回路
【図１】
0004339534.tif 000002
【図２】
0004339534.tif 000003
【図３】
0004339534.tif 000004
【図４】
0004339534.tif 000005
【図５】
0004339534.tif 000006
【図６】
0004339534.tif 000007
【図７】
0004339534.tif 000008
【図８】
0004339534.tif 000009
【図９】
0004339534.tif 000010
【図１０】
0004339534.tif 000011
【図１１】
0004339534.tif 000012
【図１２】
0004339534.tif 000013
【図１３】
0004339534.tif 000014