(57)【特許請求の範囲】
【請求項１】
（ア）下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
（イ）前記キャパシタ誘電体層上に、上側電極層、上側電極層の上に配置された接着層、接着層の上に最上層として配置された絶縁マスク層を含む積層を形成する工程と、
（ウ）前記積層をエッチングしてパターニングする工程と、
（エ）パターニングされた前記積層をウェットエッチングにより化学的に処理して前記絶縁マスク層の一部または全部を除去し、エッチング残渣が付着し得る表面を清浄化する工程と、
（オ）前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ウ）は、レジストマスクを用いて前記絶縁マスク層をパターニングする工程と、パターニングされた前記絶縁マスク層を用いて前記接着層、前記上側電極層をパターニングする工程を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁マスク層が酸化シリコン層であり、前記工程（エ）は、前記積層をＨＦを含む溶液で処理し、前記絶縁マスク層を部分的にまたは全て除去する請求項１または２記載の半導体装置の製造方法。
【請求項４】
（ア）下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
（イ）前記キャパシタ誘電体層上に、上側電極層、上側電極層の上に配置された最上層である接着層を含む積層を形成する工程と、
（ウ）前記積層をエッチングしてパターニングする工程と、
（エ）パターニングされた前記積層をウェットエッチングにより化学的に処理して前記接着層を部分的に除去し、エッチング残渣が付着し得る表面を清浄化する工程と、
（オ）前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記工程（ウ）は、レジストマスクを用いて前記接着層をパターニングする工程と、パターニングされた前記接着層を用いて前記上側電極層をパターニングする工程を含む請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法と半導体装置に関し、特に酸化物誘電体で形成されたキャパシタ誘電体層を含むキャパシタを有する半導体装置の製造方法と半導体装置に関する。
【０００２】
なお、本明細書において高誘電体とは比誘電率が２０以上の誘電体を指す。
【０００３】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦＥＲＡＭ）等の半導体メモリはキャパシタをメモリ素子として利用する。キャパシタの性能を向上することによって、メモリ素子の性能を向上することができる。高い誘電率を有する高誘電体キャパシタを用いれば、ＤＲＡＭを微細化することが容易になる。強誘電体キャパシタを用いれば、不揮発性メモリを作成することができる。
【０００４】
酸化物高誘電体層または酸化物強誘電体層をキャパシタ誘電体層として用いる場合、キャパシタの下側電極、上側電極は酸化されないまたは酸化されても導電体である金属、または導電性金属酸化物で形成することが望まれる。このような材料の電極を用いれば、良好な誘電体特性を有するキャパシタ誘電体層を得ることが容易になる。
【０００５】
酸化されない、または酸化されても導電性を保つ性質を有する金属として、Ｒｕ，Ｐｔ、等の貴金属を含むレアメタルが知られている。導電性を有する金属酸化物としてＲｕＯx、ＳｒＲｕＯ3等が知られている。これらの金属および金属酸化物は酸化シリコン等の絶縁体に対して接着性に乏しい。半導体装置を作成するためには、ＳｉＯ2などで層間絶縁層を形成することが必要である。層間絶縁層との密着性が乏しいと、半導体装置内でこれらの材料を用いることが困難になる。
【０００６】
【発明が解決しようとする課題】
以上説明したように、優れた性能を有するキャパシタを作成しようとするとレアメタルの電極を用いることが望まれる。しかし、レアメタルの電極は絶縁層との接着性が乏しい。レアメタルの電極を用い、絶縁層との接着力を向上することが望まれている。
【０００７】
本発明の目的は、レアメタル層と絶縁層との接着力を向上することのできる半導体装置の製造方法を提供することである。
【０００８】
本発明の他の目的は、レアメタル層と絶縁層との密着力の優れた半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明の１観点によれば、
（ア）下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
（イ）前記キャパシタ誘電体層上に、上側電極層、上側電極層の上に配置された接着層、接着層の上に最上層として配置された絶縁マスク層を含む積層を形成する工程と、
（ウ）前記積層をエッチングしてパターニングする工程と、
（エ）パターニングされた前記積層をウェットエッチングにより化学的に処理して前記絶縁マスク層の一部または全部を除去し、エッチング残渣が付着し得る表面を清浄化する工程と、
（オ）前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と、
を含む半導体装置の製造方法
が提供される。
本発明の他の観点によれば、
（ア）下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
（イ）前記キャパシタ誘電体層上に、上側電極層、上側電極層の上に配置された最上層である接着層を含む積層を形成する工程と、
（ウ）前記積層をエッチングしてパターニングする工程と、
（エ）パターニングされた前記積層をウェットエッチングにより化学的に処理して前記接着層を部分的に除去し、エッチング残渣が付着し得る表面を清浄化する工程と、
（オ）前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と、
を含む半導体装置の製造方法
が提供される。
【００１２】
【発明の実施の形態】
平面的な構成のみではなく、高さ方向にも構造を有する３次元キャパシタを形成しようとすると、キャパシタの構成要素である誘電体層およびその両側の電極を化学気相堆積（ＣＶＤ）で形成することが望まれる。キャパシタ誘電体層としては、例えばＴａ2Ｏ5等の高誘電体層や、ＳｒＴｉＯ3等の強誘電体層が注目されている。
【００１３】
酸化物誘電体の良好な誘電体特性を確保するためには酸素などの酸化性雰囲気中で熱処理することが望まれ、電極としても酸化しない金属や酸化しても導電性を有する金属または導電性金属酸化物を用いることが望まれる。例えば、電極としてＲｕが用いられる。
【００１４】
しかし、物理気相堆積（ＰＶＤ）で形成したＲｕ電極は、絶縁層との接着力が弱い。ＣＶＤで形成したＲｕ電極は、絶縁層との接着力がさらに弱い。Ｒｕを電極として用い、立体的構造を有するキャパシタを作成した後、ＳｉＯ2の層間絶縁膜を形成すると、層間絶縁膜は通常剥離してしまう。
【００１５】
接着力の弱い金属と絶縁層との間の接着力を増強するために、ＴｉＮなどの接着層を用いることができる。
【００１６】
本願発明者らは、Ｒｕ電極と絶縁層との間に接着層としてＴｉＮ層を挿入したキャパシタを作成した。
【００１７】
図２（Ａ）に示すように、Ｓｉ基板１の上に厚さ約１５ｎｍのＴｉ層２をスパッタリングで形成し、その上に接着層、バリア層として機能するＴｉＮ層３を厚さ約３０ｎｍ反応性スパッタリングで形成した。このＴｉＮ層３の上に、下側Ｒｕ電極層４を厚さ約３０ｎｍＣＶＤで形成した。Ｒｕ層の形成は、Ｒｕ（ＥｔＣＰ）2又はＲｕ（ＣＰ）2、又はＲｕ（ＯＤ）3をソースガスとし、基板温度３００〜４００℃のＣＶＤにより行なった。
【００１８】
下側Ｒｕ電極４の上に、キャパシタの高誘電体層となるＴａ2Ｏ5層５を、厚さ約１５ｎｍＣＶＤで形成した。Ｔａ2Ｏ5の形成は、Ｔａ（Ｏ（Ｃ2Ｈ5））5をソースガスとし、基板温度４００〜５００℃のＣＶＤにより行なった。
【００１９】
Ｔａ2Ｏ5キャパシタ誘電体層の上に、上側電極としてＲｕ層６を上述同様のＣＶＤにより厚さ約５０ｎｍ形成した。上側Ｒｕ電極層６の上に、接着層として機能するＴｉＮ層７を厚さ約５０ｎｍ反応性スパッタリングで形成した。なお、ＴｉＮ層７は導電性を有するため上側電極の一部としても機能する。このようにして形成したキャパシタ積層の上にテトラエチルオルソシリケート（ＴＥＯＳ）をソースガスとし、厚さ約５００ｎｍのＳｉＯ2層間絶縁膜（ＩＬＤ）８をＣＶＤで形成した。
【００２０】
このように、形成したキャパシタ構造において、層間絶縁膜８とその下のＴｉＮ層７との間に剥離は生じなかった。ＴｉＮ層７が、Ｒｕ層６とＩＬＤ８との間の接着力を増強したことが判る。
【００２１】
次に、図２（Ｂ）に示すように、上述のキャパシタ構造を作成した後、上側電極を形成するＴｉＮ層７、Ｒｕ層６をレジストマスクを用いてリアクティブイオンエッチングでパターニングした。ＴｉＮ層のエッチングはＣｌ2／Ｈｅをエッチャントガスとして用い、Ｒｕ層のエッチングは、Ｃｌ2／Ｏ2をエッチャントガスとして用いた。
【００２２】
パターニングした上側電極の上に、上述同様の層間絶縁膜８をＣＶＤで形成した。この場合、層間絶縁膜８は、図に示すように、ＴｉＮ層７から剥離してしまった。より詳しく説明すると、層間絶縁膜成膜後部分的に剥がれが生じ、テープテストを行うと、全て剥がれを生じた。
【００２３】
図２（Ａ）に示すように、上側電極をパターニングしなかった場合には、層間絶縁膜８は剥離せず、上側電極のパターニングを行なった時、層間絶縁膜８が剥離する。この現象を究明するために、２次イオン質量分析（ＳＩＭＳ）により、層間絶縁膜８、ＴｉＮ層７、Ｒｕ層６の元素分析を行なった。
【００２４】
図３（Ａ）は、上側電極をパターニングした場合の測定結果を示し、図３（Ｂ）は、上側電極をパターニングしなかった場合の測定結果を示す。なお、測定した元素分布の内、特に注目すべきと考えられるＣｌ及びＲｕの分布のみを取り出して示す。層間絶縁膜ＩＬＤ中には特に注目すべき不純物分布は存在しない。
【００２５】
しかしながら、パターニングした構造において、層間絶縁膜ＩＬＤとＴｉＮ層の界面において、ＣｌとＲｕの顕著なピークが見出された。パターニングを行なわなかったサンプルにおいては、図３（Ｂ）に示すように、ＣｌおよびＲｕのＴｉＮ層表面でのピークはわずかなものである。これに対し、パターニングしたサンプルにおいては、ＴｉＮ層表面において、Ｒｕ及びＣｌが顕著なピークを示している。
【００２６】
なお、ＣｌはＴｉＮ層およびＲｕ層をエッチングする時に用いたエッチャントガスの構成元素である。Ｒｕは、本来ＴｉＮ層には含まれない元素であるが、Ｒｕ層をエッチングする際に、Ｒｕ層から脱離した元素がＴｉＮ層表面に付着すると考えられる。
【００２７】
ＴｉＮ層表面にＲｕが付着すると、接着層としてのＴｉＮ層の機能を大幅に損なうことが考えられる。そこで、上側電極パターニングの際Ｒｕ及び／又はＣｌがパターニング後の構造上に残留しても、この影響を低減する方法を考察した。
【００２８】
図１（Ａ）に示すように、Ｓｉ基板１表面上に、Ｔｉ層２、ＴｉＮ層３、Ｒｕ層４、Ｔａ2Ｏ5層５、Ｒｕ層６、ＴｉＮ層７を前述のサンプルと同様にして形成した。なお、各層の厚さ、製造方法は前述のサンプルと同様である。Ｒｕ層の形成は、Ｒｕ（ＥｔＣＰ）2又はＲｕ（ＣＰ）2、又はＲｕ（ＯＤ）3をソースガスとし、基板温度３００〜４００℃のＣＶＤにより行なった。Ｔａ2Ｏ5の形成は、Ｔａ（Ｏ（Ｃ2Ｈ5））5をソースガスとし、基板温度４００〜５００℃のＣＶＤにより行なった。
【００２９】
ＴｉＮ層７の上に、さらにＳｉＯ2層１０をソースとしてＴＥＯＳを用いたＣＶＤにより厚さ約５００ｎｍ形成した。このＳｉＯ2層１０の上にホトレジスト層を形成し、露光、現像してレジストパターンＰＲを作成した。レジストパターンＰＲをマスクとして、ＳｉＯ2層１０をエッチングした。その後、レジストマスクＰＲを除去した。レジストパターンの除去は、室温でＣｌ2／ＣＦ4／フォーミングガスをエッチャントガスとしたアッシングにより行なった。
【００３０】
ＳｉＯ2層１０をマスクとしてＴｉＮ層７、Ｒｕ層６をパターニングした。ＴｉＮ層のエッチングは、Ｃｌ2／Ｈｅ混合ガスをエッチャントとしたリアクティブイオンエッチング（ＲＩＥ）により行なった。Ｒｕ層のエッチングは、Ｃｌ2／Ｏ2をエッチャントガスとしたＲＩＥにより行なった。
【００３１】
その後、図１（Ｂ）に示すように、ＨＦ溶液で表面処理を行なった。ＳｉＯ2層１０は、ＨＦ溶液によりエッチングされ、その表面部分が除去された。なお、ＳｉＯ2層１０を一部除去したが、全部除去しても良い。
【００３２】
図１（Ｃ）に示すように、表面を化学処理したキャパシタ構造上に、ＴＥＯＳをソースとしたＣＶＤにより、層間絶縁膜８を堆積した。この方法により形成したキャパシタ構造においては、層間絶縁膜８は剥離しなかった。なお、接着力検査のため、テープテストも行なったが、剥離は生じなかった。これに対し、図２（Ｂ）の場合には、テープテストで層間絶縁膜が剥離した。
【００３３】
以上説明した実験により、Ｒｕ層等のレアメタル層をエッチングした後、エッチング残さが付着し得る表面を化学的処理により清浄化すれば、その後作成する層間絶縁膜に対する接着力が増強することが分かる。
【００３４】
図４（Ａ）〜（Ｃ）、図５（Ｄ）、（Ｅ）、図６（Ｆ）は、本発明の実施例によるＤＲＡＭ装置の製造方法の主要工程を示す。
【００３５】
図４（Ａ）に示すように、ｐ型表面領域を有するＳｉ基板１１表面にシャロートレンチアイソレーション（ＳＴＩ）によりＳｉＯ2の分離領域１２を形成する。分離領域１２で画定された活性領域表面に、絶縁ゲート電極１３を形成する。
【００３６】
図４（Ｂ）に示すように、絶縁ゲート電極はＳｉ表面に形成されたＳｉＯ2層のゲート絶縁膜２１と、その上に形成された多結晶シリコンの下側ゲート電極２２と、その上に形成されたＷＳｉ等の上側ゲート電極２３と、その上に形成されたＳｉＮ等のエッチストッパ層２４と、ゲート電極側壁を覆うＳｉＮ等のサイドウォールエッチストッパ２５とを有する。なお、図示の簡略化のため、以降の図面においても絶縁ゲート電極は簡略化した構成１３で示す。
【００３７】
絶縁ゲート電極１３を作成した後、ＳｉＯ2等の第１層間絶縁膜１４を形成する。第１層間絶縁膜１４の所要個所にコンタクト孔を開口し、多結晶シリコン、Ｗ等のプラグ１５を形成する。なお、プラグの形成は、ＣＶＤによる堆積とＣＭＰ等による不用部除去によって行なう。
【００３８】
その後、基板全面上に第２層間絶縁膜１６を形成する。なお、第２層間絶縁膜１６は一旦途中のレベルまで絶縁層を堆積し、ビット線ＢＬを形成した後、ビット線ＢＬを埋め込んで、残りの部分の絶縁層の堆積を行なって作成する。第２層間絶縁膜１６を貫通して、下のプラグ１５に達する接続孔を形成し、Ｗ等で形成されたプラグ１７を作成する。
【００３９】
プラグ１７の作成は、例えばブランケットＷ層の堆積、ＣＭＰ等によって行なう。その後、平坦化した表面上にＳｉＮ層３１、ＳｉＯ2層３２、ＳｉＮ層３３の積層を形成する。これらの積層は、後に形成するキャパシタの倒れ防止のための台座を形成する部材となる。上下のＳｉＮ層３１、３３は、ＳｉＯ2層のエッチング時にエッチストッパとして機能する。
【００４０】
ＳｉＮ層３３の上に、厚い犠牲膜をＳｉＯ2等により形成し、シリンダ型キャパシタを形成する領域に開口を形成する。この開口の底面にプラグ１７の表面を露出させる。開孔を形成した後、ＴｉＮ層３４、Ｒｕ層３６を堆積し、犠牲膜表面上のＲｕ層及びＴｉＮ層をＣＭＰ等により除去する。このようにして、キャパシタの下側電極が形成される。
【００４１】
その後犠牲膜は、ＨＦ溶液等によるウェットエッチングにより除去する。この除去工程において、ＴｉＮ層３４は、露出している部分から除去され、ＳｉＮ層３３表面から引き込んだ部分まで除去される。Ｒｕ層３６は、外側側面も露出される。
【００４２】
キャパシタ下側電極の露出表面上に、Ｔａ2Ｏ5層３７をＴａ（Ｏ（Ｃ2Ｈ5））5をソースガスとした４００〜５００℃のＣＶＤにより厚さ約１３ｎｍ堆積する。このＴａ2Ｏ5層３７は、ＴｉＮ層３４が後退した部分も含め、露出しているＲｕ層３６の全表面を覆う。
【００４３】
Ｒｕ（ＥｔＣＰ）2又はＲｕ（ＣＰ）2をソースガスとして用い、基板温度３００〜４００℃のＣＶＤにより、Ｔａ2Ｏ5層３７表面を覆って、Ｒｕ層３８を厚さ約３０ｎｍ形成する。このようにして、下側電極３６、キャパシタ誘電体層３７、上側電極３８からなるキャパシタ構造が形成される。
【００４４】
図４（Ｃ）に示すように、ＴｉＮ層３９を物理気相堆積（ＰＶＤ）により厚さ約１００ｎｍ形成する。ＰＶＤによるＴｉＮ層の形成は、主に平坦表面上に行なわれ、垂直に近い側面上にはほとんど行なわれない。
【００４５】
ＴｉＮ層３９形成後、ＣＶＤによりＳｉＯ2層を厚さ約４００ｎｍ全面に形成する。ＳｉＯ2層の表面にレジストマスクを形成し、ＳｉＯ2層をパタ−ニングしてＳｉＯ2のハードマスク層４０ｐを形成する。その後レジストパターンは除去する。
【００４６】
図５（Ｄ）に示すように、ハードマスク層４０ｐをマスクとし、その下のＴｉＮ層及びＲｕ層をエッチングし、パターニングしたＴｉＮ層３９ｐ、パターニングしたＲｕ層３８ｐを形成する。なお、その下のＴａ2Ｏ5層３７も同一形状にパターニングしても良い。以下の図面においては、Ｔａ2Ｏ5層３７もパターニングされた場合を示す。ハードマスク層４０ｐをマスクとしたエッチングにおいて、ＴｉＮ層３９ｐとその下のＲｕ層３８ｐは、端部が揃った同一形状に整形される。
【００４７】
図５（Ｅ）に示すように、ＳｉＯ2のハードマスク層４０ｐを全て又は一部分除去する。図においてはハードマスク層４０ｐを全て除去した状態を示すが、図１（Ｃ）で示すように、その厚さの一部分たとえば２０〜３０ｎｍのみを除去しても良い。この場合には、図１（Ｃ）に示すように、ＳｉＯ2ハードマスク層４０ｐの端部は、ＴｉＮ層３９ｐ及びＲｕ層３８ｐの端部から引き込んだ形状となる。Ｒｕ表面がハードマスク層に覆われた状態を保つため、Ｒｕ表面が露出する場合の汚染の可能性を防ぐことができる。
【００４８】
図６（Ｆ）に示すように、ハードマスク層を全て又は部分的に除去した後、キャパシタ構造を覆って半導体基板全面上に酸化シリコン等の層間絶縁膜４２を形成する。
【００４９】
実際に、上述の構造によるＤＲＡＭ装置を試作した結果、層間絶縁膜の剥離は生じなかった。Ｒｕ電極を用い、信頼性の高い、キャパシタを有する半導体装置が得られた。
【００５０】
上側電極のエッチング時に、キャパシタ表面はＳｉＯ2層４０ｐで覆われており、エッチングによる生成物は、ＳｉＯ2ハードマスク層４０ｐ表面に残さとして付着すると考えられる。ＳｉＯ2ハードマスク層４０ｐの少なくとも表面部分をエッチングで除去することにより、上側電極エッチング時に表面に堆積した残さはエッチングと共に除去されるものと考えられる。
【００５１】
上述の実施例においては、キャパシタの上側電極パターニングのためにハードマスク層を用い、上側電極エッチング後ハードマスク層を一部分又は全て除去した。しかし、ハードマスク層を用いずにエッチングの副産物の影響を低減することも可能である。
【００５２】
図７（Ａ）、（Ｂ）、図８（Ｃ）、（Ｄ）、図９（Ｅ）は、本発明の他の実施例によるＤＲＡＭ半導体装置の製造方法の主要工程を示す。
【００５３】
図７（Ａ）に示すように、Ｓｉ基板表面上に、ＤＲＡＭセル作成用のＭＯＳトランジスタ、キャパシタを形成する。なおこの工程は、図４（Ａ）に示すものと同様である。
【００５４】
図７（Ｂ）に示すように、ＴｉＮをＰＶＤにより上方から堆積し、平坦な表面上に、たとえば厚さ約５０ｎｍのＴｉＮ層３９を形成する。図４（Ｃ）の工程においては、引き続きハードマスク層の堆積を行なったが、本実施例においてはハードマスク層は形成しない。
【００５５】
図８（Ｃ）に示すように、ＴｉＮ層３９をレジストマスクを用いてパターニングする。パターニングされたＴｉＮ層３９ｐが形成される。その後レジストパターンを除去し、ＴｉＮ層３９ｐをマスクとし、Ｒｕ層のエッチングを行なう。パターニングされたＲｕ層３８ｐは、ＴｉＮ層３９ｐと同一の平面形状となる。なお、キャパシタ誘電体膜３７を同時にエッチングしても良い。
【００５６】
図８（Ｄ）に示すように、マスクとして用いたＴｉＮ層の一部分（表面層）をＨ2ＳＯ4を含む溶液、たとえばＨ2ＳＯ4＋Ｈ2Ｏ2溶液を用いてウェットエッチングで除去し、たとえば厚さ約１０〜３０ｎｍのＴｉＮ層３９ｒを残す。ＴｉＮ層の表面がエッチングで除去されることにより、その表面に付着した先のエッチングの残さは除去される。
【００５７】
なお、残すＴｉＮ層３９ｒの厚さは、Ｒｕ層３８ｐとその上に形成する層間絶縁膜との間の接着層の役割を果たすものであれば良い。ＴｉＮ層３９ｒの端部は、Ｒｕ層３８ｐの端部から後退した形状となる。
【００５８】
図９（Ｅ）に示すように、表面をエッチング除去されたＴｉＮ層３９ｒを覆って、半導体基板表面上に層間絶縁膜４２を堆積する。
【００５９】
本実施例においても、Ｒｕ層エッチング時に発生したエッチング残さは、ＴｉＮ層３９の表面層エッチングによって除去され、その影響は低減する。
【００６０】
図１０（Ａ）、（Ｂ）、図１１（Ｃ）、（Ｄ）は、本発明のさらに他の実施例によるＤＲＡＭ半導体装置の製造方法の主要工程を示す。
【００６１】
図１０（Ａ）に示すように、半導体基板表面の上にＤＲＡＭセルを構成するトランジスタ、キャパシタを作成する。この構成は、図４（Ａ）に示したものと同様である。
【００６２】
図１０（Ｂ）に示すように、キャパシタ上側電極３８上に、ＴｉＮ層３９をＰＶＤによりたとえば厚さ約５０ｎｍ堆積する。この構成は、図７（Ｂ）に示したものと同様である。
【００６３】
図１１（Ｃ）に示すように、レジストマスクを用いてＴｉＮ層３９をエッチングしてパターニングされたＴｉＮ層３９ｐを残す。その後レジストパターンは除去する。ＴｉＮ層３９ｐをマスクとしてＲｕ層３８をエッチングし、ＴｉＮ層３９ｐと同一形状のＲｕ層３８ｐにパターニングする。この状態では、Ｒｕ層エッチングによる残さがＴｉＮ層３９ｐ表面に付着しているものと考えられる。
【００６４】
図１１（Ｄ）に示すように、Ｏ2を含む雰囲気中で半導体基板を２００〜６００℃、より好ましくは３００〜５００℃で１〜１００分間加熱し、熱化学反応を生じさせる。表面に付着しているＲｕは、ＲｕＯ4（ガス）となって離散する。Ｃｌが付着している場合、Ｃｌはより化学的反応力の強いＯと置換される。このように、表面に付着したＲｕ，Ｃｌを除去したＴｉＮ層３９ｔを得る。その後、前述の実施例同様、ＴｉＮ層３９ｔを覆って、層間絶縁膜を形成する。
【００６５】
以上、シリンダ型キャパシタを有するＤＲＡＭ半導体装置の製造方法を説明した。作成するキャパシタはシリンダ型に制限されるものではない。例えば、ピラー型キャパシタや凹部型キャパシタを作成することもできる。又、高誘電体層の代りに強誘電体層を形成すればＤＲＡＭに代えＦｅＲＡＭを作成することができる。以下、凹型キャパシタを有するＦｅＲＡＭ半導体装置の製造工程を概略的に説明する。
【００６６】
図１２（Ａ）に示すように、第１層間絶縁膜５１をＳｉＯ2のＣＶＤなどにより形成する。接続孔を開口し、Ｗ層５３、ＴｉＮ層５４の積層を埋め込む。この上に第２層間絶縁膜５５をＳｉＯ2のＣＶＤなどにより形成し、キャパシタ形成用の凹部を形成する。凹部内にＲｕ層５６をＣＶＤにより堆積し、第２層間絶縁膜５５表面上のＲｕ層をＣＭＰ等により除去する。
【００６７】
Ｒｕ層５６の表面上に、ＢＳＴ層５７をＣＶＤにより堆積する。ＢＳＴ層５７の表面上に、上側電極となるＲｕ層５８をＣＶＤにより堆積する。
【００６８】
図１２（Ｂ）に示すように、Ｒｕ層５８の上に、ＴｉＮ層５９をＰＶＤにより成膜し、その上にＳｉＯ2層６０をＣＶＤにより堆積する。レジストパターンを用いてＳｉＯ2層をパターニングし、ＳｉＯ2のハードマスク層６０ｐを得る。その後レジストパターンは除去する。
【００６９】
図１２（Ｃ）に示すように、ＳｉＯ2ハードマスク層６０ｐをマスクとし、ＴｉＮ層、Ｒｕ層をエッチングし、パターニングされたＴｉＮ層５９ｐ、パターニングされたＲｕ層５８ｐを得る。ハードマスク６０ｐを用いた同一プロセルのエッチングにおいて、ＴｉＮ層５９ｐ、Ｒｕ層５８ｐは同一の平面形状を有する。
【００７０】
図１２（Ｄ）に示すように、ハードマスク層６０ｐを一部又は全て除去する。図においてはハードマスク層６０ｐを全て除去した状態を示すが、図１（Ｃ）に示すように、一部を残しても良い。この場合、残ったハードマスク層の端部はキャパシタの上側電極端部から引き込んだ形状となる。
【００７１】
図１２（Ｅ）に示すように、作成されたキャパシタを覆って、半導体基板表面上に層間絶縁膜６２を形成する。このようにして、接着力の強い層間絶縁膜を有するＦＥＲＡＭ半導体装置が形成される。
【００７２】
図１３（Ａ）〜（Ｅ）は、本発明の他の実施例によるＦＥＲＡＭ半導体装置の製造方法の主要工程を示す。図１３（Ａ）に示すように、層間絶縁膜５１中にプラグ５３、５４を形成し、その上に層間絶縁膜５５を形成する。層間絶縁膜５５表面に溝を形成してその上にキャパシタ構造を形成する。この構成は、図１２（Ａ）に示したものと同様である。
【００７３】
図１３（Ｂ）に示すように、Ｒｕ層５８の上にＴｉＮ層５９をＰＶＤによりたとえば厚さ約５０ｎｍ堆積する。本実施例においては、ＴｉＮ層５９上にＳｉＯ2層は形成しない。
【００７４】
図１３（Ｃ）に示すように、ＴｉＮ層５９の上にレジストパターンを形成し、ＴｉＮ層をエッチングし、整形したＴｉＮ層５９ｐを得る。その後、レジストパターンは除去する。パターニングされたＴｉＮ層５９ｐをマスクとし、Ｒｕ層５８をエッチングし、ＴｉＮ層５９ｐと同一形状のＲｕ層５８ｐを得る。Ｒｕ層のエッチングにより生じた残さはＴｉＮ層５９ｐ表面に付着すると考えられる。
【００７５】
図１３（Ｄ）に示すように、ＴｉＮ層の表面をエッチングで除去し、厚さ約１０〜３０ｎｍのＴｉＮ層５９ｒを残す。このエッチングにより、ＴｉＮ層５９ｒの端部はＲｕ層５８ｐの端部から引き込んだ形状となる。
【００７６】
ＴｉＮ層の表面層を除去することにより、ＴｉＮ層表面に付着していたＲｕ，Ｃｌ等のエッチング残さは除去されると考えられる。
【００７７】
図１３（Ｅ）に示すように、処理後のキャパシタ構造表面を覆って、半導体基板上に層間絶縁膜６２を形成する。清浄化されたＴｉＮ層表面に形成された層間絶縁膜は強い接着力を示すと考えられる。
【００７８】
図１４（Ａ）〜（Ｅ）は、本発明のさらに他の実施例によるＦｅＲＡＭ半導体装置の製造方法の主要工程を示す。
【００７９】
図１４（Ａ）に示すように、層間絶縁膜に埋め込まれたキャパシタ構造を形成する。この構成は、図１２（Ａ）に示すものと同様である。
【００８０】
図１４（Ｂ）に示すように、Ｒｕ層５８上にＴｉＮ層をＰＶＤにより堆積し、レジストパターンを用いてパターニングしてＴｉＮ層のパターン５９ｐを形成する。
【００８１】
図１４（Ｃ）に示すように、ＴｉＮ層５９ｐをマスクとし、その下のＲｕ層をエッチングしてパターニングされたＲｕ層５８ｐを得る。ＴｉＮ層５９ｐとＲｕ層５８ｐとは同一平面形状を有する。
【００８２】
図１４（Ｄ）に示すように、半導体基板をＯ2を含む雰囲気中２００〜６００℃、より好ましくは３００〜５００℃で、１〜１００分間加熱する熱処理を行なう。ＴｉＮ層５９ｔ表面に付着したＲｕ、Ｃｌは、Ｏ2を含む雰囲気中の熱処理により除去される。
【００８３】
図１４（Ｅ）に示すように、処理された半導体基板表面上に層間絶縁膜６２を形成する。清浄化されたＴｉＮ層表面上に形成された層間絶縁膜は、強い接着力を示すと考えられる。
【００８４】
このようにして、Ｒｕ層を電極として用いたキャパシタ表面上に、接着力の強い層間絶縁膜を形成することができる。
【００８５】
以上実施例に従って本発明を説明したが、本発明はこれらに制限されるものでない。例えば、キャパシタの電極としてＲｕ層を用いる場合を説明したが、下部電極はＰｔ、Ｉｒ等のレアメタル層、メタル窒化物層、ＳｒＲｕＯ3層、ＲｕＯ層、ＩｒＯ2層を用いてもよい。上部電極としてはＲｕ，Ｉｒ，Ｐｔ，Ｐｄ，ＲｕＯ，ＩｒＯ2、ＳｒＲｕＯ3を用いてもよい。これらの場合にも同様の結果が得られるであろう。接着層としてＴｉＮ層を用いる場合を説明したが、その他Ｔａ2Ｏ5層、ＷＮx層、ＴｉＯＮ層、ＷＯＮ層等を用いることもできるであろう。キャパシタ誘電体層としてＴａ2Ｏ5、ＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ3］を用いる場合を説明したが、ＳｒＴｉＯ3、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3等を用いても同様の結果が得られるであろう。ＴｉＮ層の部分的エッチングにＨ2ＳＯ4を含む溶液を用いたが、ＨＦを含む溶液やＯＨ-＋Ｈ2Ｏ2を含む溶液を用いても同様の結果が得られるであろう。その他種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００８６】
本発明の特徴に関し、以下を開示する。
【００８７】
（付記１）  （ア）レアメタルで形成された下側電極を表面に有する半導体基板上に、高い誘電率を有する酸化物高誘電体または酸化物強誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
（イ）前記キャパシタ誘電体層上に、レアメタルで形成された上側電極層、接着層を含む積層を形成する工程と
（ウ）前記積層をパターニングする工程と、
（エ）パターニングされた前記積層を化学的に処理して前記積層の表面層を除去する工程と、
（オ）前記化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と
を含む半導体装置の製造方法。
【００８８】
（付記２）前記積層が、さらに前記接着層の上に形成された絶縁マスク層を最上層として含み、前記工程（エ）は前記絶縁マスク層の一部または全部を除去する付記１記載の半導体装置の製造方法。
【００８９】
（付記３）  前記工程（ウ）は、レジストマスクを用いて前記絶縁マスク層をパターニングする工程と、パターニングされた前記絶縁マスク層を用いて前記接着層、前記上側電極層をパターニングする工程を含む付記２記載の半導体装置の製造方法。
【００９０】
（付記４）  前記絶縁マスク層が酸化シリコン層であり、前記工程（エ）は、前記積層をＨＦを含む溶液で処理し、前記絶縁マスク層を部分的にまたは全て除去する付記２または３記載の半導体装置の製造方法。
【００９１】
（付記５）  前記積層の最上層が前記接着層であり、前記工程（エ）が前記接着層を部分的に除去する付記１記載の半導体装置の製造方法。
【００９２】
（付記６）  前記工程（ウ）は、レジストマスクを用いて前記接着層をパターニングする工程と、パターニングされた前記接着層を用いて前記上側電極層をパターニングする工程を含む付記５記載の半導体装置の製造方法。
【００９３】
（付記７）  前記工程（エ）は、Ｈ2ＳＯ4を含む溶液、ＨＦを含む溶液、またはＯＨ-＋Ｈ2Ｏ2を含む溶液を用いて前記接着層の一部をエッチする付記５または６に記載の半導体装置の製造方法。
【００９４】
（付記８）  （ア）レアメタルで形成された下側電極を有する半導体基板上に高い誘電率を有する高誘電体層または強誘電体層で形成されたキャパシタ誘電体層を堆積する工程と、
（イ）前記キャパシタ誘電体層上に、レアメタルで形成された上側電極層、接着層を含む積層を形成する工程と
（ウ）前記積層をパターニングする工程と、
（エ）パターニングされた前記積層を熱化学的に処理して前記積層の表面層を変化させる工程と、
（オ）前記熱化学的に処理した積層を覆って前記半導体基板上に層間絶縁層を形成する工程と
を含む半導体装置の製造方法。
【００９５】
（付記９）    前記工程（ウ）は、レジストマスクを用いて前記接着層をパターニングする工程と、パターニングされた前記接着層を用いて前記上側電極層をパターニングする工程を含む付記８記載の半導体装置の製造方法。
【００９６】
（付記１０）  前記工程（エ）は、Ｏ2を含む雰囲気中、２００℃〜６００℃の温度で、１〜１００分アニールを行なう付記８又は９記載の半導体装置の製造方法。
【００９７】
（付記１１）  前記レアメタルが、Ｒｕ、ＳｒＲｕＯ3、ＲｕＯx、Ｐｔおよびこれらの組み合わせのいずれかであり、前記接着層がＴｉＮ、Ｔａ2Ｏ5、ＷＮ、ＴｉＯＮ、ＷＯＮおよびこれらの組み合わせのいずれかである付記１〜１０のいずれか１項記載の半導体装置の製造方法。
【００９８】
（付記１２）  前記キャパシタ誘電体層がＴａ2Ｏ5、（Ｂａ，Ｓｒ）ＴｉＯ3、ＳｒＴｉＯ3、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3、これらの組み合わせのいずれかである付記１〜１１のいずれか１項記載の半導体装置の製造方法。
【００９９】
（付記１３）  前記層間絶縁膜は、酸化シリコンで形成されている付記１〜１２のいずれか１項に記載の半導体装置の製造方法。
【０１００】
（付記１４）  ア）Ｒｕで形成された下側電極を有する半導体基板上に酸化物誘電体で形成されたキャパシタ誘電体層を堆積する工程と、
（イ）前記キャパシタ誘電体層上に、Ｒｕで形成された上側電極層、ＴｉＮ接着層、ＳｉＯ2マスク層を積層する工程と
（ウ）前記積層をパターニングする工程と、
（エ）パターニングされた前記積層をＨＦを含む溶液で化学的に処理して前記ＳｉＯ2マスク層を一部除去する工程と、
（オ）前記化学的に処理したＳｉＯ2マスク層を覆って前記半導体基板上に層間絶縁層を形成する工程と
を含む半導体装置の製造方法。
【０１０１】
（付記１５）  能動素子を形成した半導体基板と、
前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に配置され、レアメタルで形成され、前記能動素子に電気的に接続された下側電極と、
前記下側電極上に配置され、高い誘電率を有する高誘電体または強誘電体で形成されたキャパシタ誘電体層と、
前記キャパシタ誘電体層上に配置され、レアメタルで形成された上側電極層と、
前記上側電極層上に配置され、前記上側電極層と同一平面形状を有する接着層と、
前記接着層上に配置され、前記接着層端部から引き込んだ端部を有する絶縁マスク層と、
前記絶縁マスク層、前記上側電極層、前記キャパシタ誘電体層、前記下側電極層を覆って前記半導体基板上に形成された層間絶縁層と
を有する半導体装置。
【０１０２】
（付記１６）    能動素子を形成した半導体基板と、
前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に配置され、レアメタルで形成され、前記能動素子に電気的に接続された下側電極と、
前記下側電極上に配置され、高い誘電率を有する高誘電体または強誘電体で形成されたキャパシタ誘電体層と、
前記キャパシタ誘電体層上に配置され、レアメタルで形成された上側電極層と、
前記上側電極層上に配置され、前記上側電極層端部から引き込んだ端部を有する接着層と、
前記上側電極層、前記キャパシタ誘電体層、前記下側電極層を覆って前記半導体基板上に形成された層間絶縁層と
を有する半導体装置。
【０１０３】
（付記１７）  前記接着層表面が、前記上側電極整形に基づく残留物を有さず、高い接着力を有する付記１５または１６記載の半導体装置。
【０１０４】
【発明の効果】
以上説明したように、本発明によれば、レアメタル電極と層間絶縁膜等の絶縁膜との間の接着力が向上する。
【０１０５】
信頼性の高い層間絶縁膜を有する高誘電体キャパシタ、強誘電体キャパシタを有する半導体装置が提供される。
【図面の簡単な説明】
【図１】  本発明の基本実施例を説明するための半導体基板の断面図である。
【図２】  本発明者の行なった実験を説明するための半導体基板の断面図である。
【図３】  図２に示すサンプルのＳＩＭＳ測定結果を示すグラフである。
【図４】  本発明の実施例によるＤＲＡＭの製造方法の主要工程を示す半導体基板の断面図である。
【図５】  本発明の実施例によるＤＲＡＭの製造方法の主要工程を示す半導体基板の断面図である。
【図６】  本発明の実施例によるＤＲＡＭの製造方法の主要工程を示す半導体基板の断面図である。
【図７】  本発明の他の実施例によるＤＲＡＭ装置の製造方法の主要工程を示す半導体基板の断面図である。
【図８】  本発明の他の実施例によるＤＲＡＭ装置の製造方法の主要工程を示す半導体基板の断面図である。
【図９】  本発明の他の実施例によるＤＲＡＭ装置の製造方法の主要工程を示す半導体基板の断面図である。
【図１０】  本発明のさらに他の実施例によるＤＲＡＭ装置の製造方法の主要工程を示す半導体基板の断面図である。
【図１１】  本発明のさらに他の実施例によるＤＲＡＭ装置の製造方法の主要工程を示す半導体基板の断面図である。
【図１２】  本発明の実施例によるＦｅＲＡＭ装置の製造方法の主要工程を示す半導体基板の断面図である。
【図１３】  本発明の他の実施例によるＦｅＲＡＭ装置の製造方法の主要工程を示す半導体装置の断面図である。
【図１４】  本発明のさらに他の実施例によるＦｅＲＡＭ装置の製造方法の主要工程を示す半導体装置の断面図である。
【符号の説明】
１    Ｓｉ基板
２    Ｔｉ層
３    ＴｉＮ層
４    Ｒｕ層
５    Ｔａ2Ｏ5（キャパシタ誘電体）層
６    Ｒｕ層
７    ＴｉＮ層
８    層間絶縁膜
１０    ＳｉＯ2層
３８    Ｒｕ層
３９    ＴｉＮ層
４０    ＳｉＯ2層
４２    層間絶縁膜
５８    Ｒｕ層
５９    ＴｉＮ層
６０    ＳｉＯ2層
６２    層間絶縁膜
【図１】
0004286439.tif 000002
【図２】
0004286439.tif 000003
【図３】
0004286439.tif 000004
【図４】
0004286439.tif 000005
【図５】
0004286439.tif 000006
【図６】
0004286439.tif 000007
【図７】
0004286439.tif 000008
【図８】
0004286439.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004286439.tif 000014
【図１４】
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