(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたキャパシタと、
前記第１の絶縁膜上に前記キャパシタを覆うように形成された第２の絶縁膜とよりなる半導体装置であって、
前記キャパシタは、下部電極と、前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とよりなり、
前記下部電極は前記第１の絶縁膜上に延出する第１の延出部を有し、
前記上部電極は前記第１の絶縁膜上に延出する第２の延出部を有し、
前記第１の延出部は、前記第２の絶縁膜上に形成された第１の電源パターンと、前記第２の絶縁膜中に形成された第１のコンタクトホールを介して電気的に接続されており、
前記第２の延出部は、前記第２の絶縁膜上に形成された第２の電源パターンと、前記第２の絶縁膜中に形成された第２のコンタクトホールを介して電気的に接続されており、
前記第１の延出部は、前記第１の絶縁膜中に形成された第３のコンタクトホールを介して前記基板中に形成されたトランジスタに接続され、
前記第２の延出部は、前記第１の絶縁膜中に形成された第４のコンタクトホールを介して前記トランジスタに接続され、
前記第１の延出部及び第２の延出部は、配線を基板面に平行に引き回す必要がないことを特徴とする半導体装置。
【請求項２】
基板と、
前記基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたキャパシタと、
前記第１の絶縁膜上に前記キャパシタを覆うように形成された第２の絶縁膜とよりなる半導体装置であって、
前記キャパシタは、下部電極と、前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とよりなり、
前記下部電極は前記第１の絶縁膜上に延出する第１の延出部を有し、
前記上部電極は前記第１の絶縁膜上に延出する第２の延出部を有し、
前記第１の延出部は、前記第２の絶縁膜上に形成された第１の電源パターンと、前記第２の絶縁膜中に形成された第１のコンタクトホールを介して電気的に接続されており、
前記第２の延出部は、前記第２の絶縁膜上に形成された第２の電源パターンと、前記第２の絶縁膜中に形成された第２のコンタクトホールを介して電気的に接続されており、
前記第１の延出部は、前記第１の絶縁膜中に形成された第３のコンタクトホールを介して前記基板中に形成されたトランジスタのソース電極およびドレイン電極の一方に接続され、
前記第２の延出部は、前記第１の絶縁膜中に形成された第４のコンタクトホールを介して前記トランジスタの前記ソース電極および前記ドレイン電極の他方に接続され、
前記第１のコンタクトホールは、平面視において前記第３のコンタクトホールと重なる位置に形成され、前記第２のコンタクトホールは、平面視において前記第４のコンタクトホールと重なる位置に形成され、
前記キャパシタは、平面視において前記トランジスタと重なる位置に形成されることを特徴とする半導体装置。
【請求項３】
前記第１のコンタクトホールと前記第２のコンタクトホールとは、一列に整列して形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記キャパシタ誘電体膜は、強誘電体膜または高誘電体膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に高速入出力バッファ回路を備えた高速論理集積回路装置に関する。
【０００２】
高速論理集積回路装置においては、集積回路装置中の様々な半導体装置の動作に伴い、電源電圧の変動が生じるのが一般的である。集積回路装置中の半導体装置の動作は高速で生じるため、かかる電源電圧の変動も高速に生じ、その結果、電源電圧に高周波ノイズが重畳されることになる。
【０００３】
このため従来より、高速論理集積回路装置においてはかかる高周波ノイズをカットするために、一般的には半導体チップの周辺部に配列された入出力バッファ回路に隣接して、容量素子を設けることが行われている。
【０００４】
【従来の技術】
図１（Ａ）は、かかる容量素子を電源ラインに設けた従来の高速論理集積回路装置の構成例を示す。
【０００５】
図１（Ａ）を参照するに、前記論理集積回路はｎ型ウェル２を形成されたｐ型Ｓｉ基板１上に形成されており、前記ｐ型基板１上には素子分離絶縁膜５Ａおよび５Ｂによって画成された活性領域上にゲート電極６Ａおよび拡散領域４を有するｎチャネルＭＯＳトランジスタが、また前記素子分離膜５Ｂおよび素子分離膜５Ｃによって画成された活性領域上にゲート電極６Ｂおよび拡散領域３を有するｐチャネルＭＯＳトランジスタヶ形成されている。
【０００６】
さらに前記Ｓｉ基板１上には前記ゲート電極６Ａおよび６Ｂを覆うように層間絶縁膜７が形成されており、前記層間絶縁膜７中には、前記拡散領域４あるいは３を露出するコンタクトホール７ａ〜７ｄ中に導体プラグ７Ａ〜７Ｄがそれぞれ形成されている。
【０００７】
さらに前記層間絶縁膜７上には下部電極８と、前記下部電極８上に形成された強誘電体膜あるいは高誘電体膜よりなるキャパシタ絶縁膜９と、前記キャパシタ絶縁膜９上に形成された上部電極１０とよりなる電源キャパシタが、絶縁膜１１により覆われた状態で形成されている。また前記絶縁膜１１中には前記上部電極１０を露出するコンタクトホール１１ａと前記下部電極８を露出するコンタクトホール１１ｂ中に、それぞれ導体プラグ１３および１４が形成されている。前記導体プラグ１３には電源ラインが接続され、前記導体プラグ１４には接地ラインが接続される。
【０００８】
図１（Ｂ）は、図１（Ａ）の電源キャパシタの構成をより詳細に示す拡大図である。
【０００９】
図１（Ｂ）を参照するに、前記絶縁膜１１上には前記導体プラグ１３にコンタクトするように電源パターン１５が形成され、また前記導体プラグ１４にコンタクトするように接地パターン１６が形成される。前記電源パターン１５は前記絶縁膜１１上を延在し、図１（Ａ）に示す導体プラグ７Ｄにコンタクトする。さらに前記絶縁膜１１上には信号電極パターン１７が形成され、前記信号電極パターン１７は前記層間絶縁膜１１中を延在するコンタクトホール１１ｃ中の導体プラグ１８により、前記Ｓｉ基板１中の拡散領域１Ａに接続される。
【００１０】
このような多数の高速論理半導体装置を集積した論理半導体集積回路装置に電源キャパシタを設けることにより、電源ラインに重畳した高周波ノイズを接地へと逃がすことが可能になり、電源電圧が安定し、入出力バッファ回路の動作が安定する。またこれに伴い、電源ラインを伝搬する高周波ノイズが電子機器の外部に放射される問題が回避される。
【００１１】
同様な電源キャパシタは、特開平５−２１１２８４号公報、特開平６−１２０４２５号公報、および特開平８−３２０２４号公報に記載されている。このうち、前記特開平５−２１１２８４号公報に記載されている電源キャパシタは半導体基板上に酸化膜を介して形成されており、前記電源キャパシタとの電気接続は、層間絶縁膜上に形成された配線パターンを介してなされる。同様に前記特開平６−１２０４２５号公報に記載の電源キャパシタでも、電源キャパシタ自体は半導体基板上の層間絶縁膜上に形成されており、電源キャパシタへの電気接続は、前記層間絶縁膜上に形成された配線パターンを介してなされる。前記特願平８−３２０２４号公報に記載の電源キャパシタも同様である。
【００１２】
【発明が解決しようとする課題】
ところで、このような電源キャパシタを設けた高速論理集積回路装置の場合、電源キャパシタへの配線に伴う寄生インダクタンスの効果が大きいと、所望の高周波ノイズのカットが不十分になる問題が生じる。この問題は、集積回路装置中の半導体装置の動作速度が大きくなればなるほど深刻になる。
【００１３】
このため従来より、電源キャパシタへの配線パターンを最小化するために様々な対策が提案されている。このような対策中には、前記電源キャパシタをＳｉ基板中に一体的に形成し、半導体装置をかかる一体的な電源キャパシタを含んだＳｉ基板上に形成する提案がある。しかし、このような電源キャパシタを予め組み込んだＳｉ基板を使った場合、回路設計の自由度が失われてしまい、逆に所望の高密度集積回路装置を形成できなくなる場合も生じうる。
【００１４】
そこで、本発明は上記の課題を解決した半導体装置を提供することを概括的課題とする。
【００１５】
本発明の具体的な課題は、電源キャパシタを備えた半導体装置において、電源キャパシタへの配線パターンに係る寄生インダクタンスを最小化し、もって半導体装置動作に伴う電源電圧の変動を最小化した半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は上記の課題を、基板と、前記基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたキャパシタと、前記第１の絶縁膜上に前記キャパシタを覆うように形成された第２の絶縁膜とよりなる半導体装置であって、前記キャパシタは、下部電極と、前記下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とよりなり、前記下部電極は前記第１の絶縁膜上に延出する第１の延出部を有し、前記上部電極は前記第１の絶縁膜上に延出する第２の延出部を有し、前記第１の延出部は、前記第２の絶縁膜上に形成された第１の電源パターンと、前記第２の絶縁膜中に形成された第１のコンタクトホールを介して電気的に接続されており、前記第２の延出部は、前記第２の絶縁膜上に形成された第２の電源パターンと、前記第２の絶縁膜中に形成された第２のコンタクトホールを介して電気的に接続されており、前記第１の延出部は、前記第１の絶縁膜中に形成された第３のコンタクトホールを介して前記基板中に形成されたトランジスタに接続され、前記第２の延出部は、前記第１の絶縁膜中に形成された第４のコンタクトホールを介して前記トランジスタに接続され、前記第１の延出部及び第２の延出部は、配線を基板面に平行に引き回す必要がないことを特徴とする半導体装置により、解決する。
【００１７】
特に前記第１のコンタクトホールと前記第２のコンタクトホールとは、一列に整列して形成されているのが好ましい。また前記キャパシタ誘電体膜は、強誘電体膜または高誘電体膜よりなるのが好ましい。また前記第１の絶縁膜の表面にはＳｉＯ2膜が形成されており、前記キャパシタは前記ＳｉＯ2膜上に形成されるのが好ましい。さらに前記第１のコンタクトホールは、Ｗにより充填されているのが好ましい。前記トランジスタは、入出力バッファ回路の一部を構成することができる。
［作用］
本発明によれば、前記第２の絶縁膜上に形成された電源配線パターンとＳｉ基板上のトランジスタとの間に電源キャパシタが介在することになるので、前記電源配線パターンとトランジスタとを接続するコンタクトホールの中間に電源キャパシタが形成され、電源キャパシタのために余計な配線を行う必要がなくなる。これに伴い寄生インダクタンスが減少し、電源電圧の変動が電源キャパシタにより効果的に吸収される。
【００１８】
またかかる電源キャパシタは電源配線パターンの形成を含む配線工程の前に形成されるため、高温酸化雰囲気での熱処理を必要とする強誘電体膜をキャパシタ絶縁膜として使うことが可能となり、かかる強誘電体膜を使用しつつ、同時に寄生インダクタンスを最小化することにより、図２（Ａ）に示すようにグラウンドバウンス量を最小化することが可能になる。
【００１９】
図２（Ａ）は、図１（Ａ）、（Ｂ）に示す半導体集積回路装置を１ＧＨｚの動作速度で動作させた場合において生じるグラウンドバウンス量、すなわち接地電圧の変動量と電源キャパシタのキャパシタンスとの関係を示す。ただし図２（Ａ）中、寄生インダクタンスの値がパラメータとして示されている。
【００２０】
図２（Ａ）を参照するに、電源キャパシタのキャパシタンスが増大するにつれてグラウンドバウンス量は減少するが、キャパシタンスの値がある程度に達すると飽和してしまい、それ以上にキャパシタンスを増大させてもグラウンドバウンス量の変動を抑制する効果は得られないことがわかる。
【００２１】
これに対して図２（Ｂ）は、グラウンドバウンス量と電源キャパシタの寄生インダクタンスとの関係を示す。ただし図２（Ｂ）中、前記グラウンドバウンス量と電源キャパシタの寄生インダクタンスとの関係は、前記電源キャパシタのキャパシタンスの値をパラメータとして示されている。
【００２２】
図２（Ｂ）を参照するに、前記グラウンドバウンス量は電源キャパシタの寄生インダクタンスと共に増大し、飽和するような関係は見られない。また特に、前記寄生インダクタンスの値が０．５ｎＨ以下になると、グラウンドバウンス量は急減することがわかる。このことから、電源キャパシタを備えた高速半導体論理集積回路装置においては、半導体装置の動作に伴う電源電圧の変動を抑制するのに電源キャパシタの寄生インダクタンスの値を抑制するのが特に効果的であることがわかる。
【００２３】
先にも説明したように、本発明によれば電源キャパシタの寄生インダクタンスが最小化されると同時にキャパシタンスが最大化され、その結果、電源電圧中の高周波ノイズを効率的に除去することが可能になる。
【００２４】
【発明の実施の形態】
図３（Ａ），（Ｂ）は、本発明の一実施例による半導体集積回路装置２０の構成を示す、それぞれ断面図および平面図である。
【００２５】
図３（Ａ）を参照するに、前記半導体集積回路装置２０は例えばｐ型にドープされたＳｉ基板２１上に形成されており、前記Ｓｉ基板２１上にはＳＴＩ構造２２Ａ，２２Ｂにより画成された活性領域上に、ゲート酸化膜２３およびゲート電極２４を含むトランジスタが形成されている。
【００２６】
前記活性領域中には前記ゲート電極２４の両側に、ｎ-型のＬＤＤ領域２１ａおよび２１ｂが形成されており、さらに前記ゲート電極２４の側壁絶縁膜の外側に、それぞれＬＤＤ領域２１ａおよび２１ｂに対応して、ｎ+型の拡散領域２１ｃおよび２１ｄが形成される。
【００２７】
さらに前記Ｓｉ基板２１上には層間絶縁膜２５が前記ゲート電極２４を覆うように形成されている。
【００２８】
前記層間絶縁膜２５中には、それぞれ前記拡散領域２１ｃ，２１ｄ、および前記ＳＴＩ領域２２Ａ，２２Ｂにより画成された活性領域とは別の活性領域に形成された拡散領域２１ｅを露出するコンタクトホール２５ａ，２５ｂおよび２５ｃが形成されており、前記コンタクトホール２５ａ〜２５ｃにはＷなどの耐熱金属よりなる導電性プラグ２５Ａ〜２５Ｃがそれぞれ形成される。
【００２９】
さらに前記ＳｉＯ2膜２５上にはＰｔ電極パターン２６と、前記電極パターン２６を覆うように形成されたＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）2Ｏ3）あるいはＳＢＴ（ＳｒＢｉ2（Ｔａ,Ｎｂ）2Ｏ9）などの強誘電体膜、あるいはＴａ2Ｏ5などの高誘電体膜よりなるキャパシタ絶縁膜２７と、前記キャパシタ絶縁膜２７を覆うように形成されたＰｔなどの耐熱金属、あるいはＩｒＯ2やＳＲＯ（ＳｒＲｕＯ3）などの導電性酸化物よりなる上部電極２８が形成されており、強誘電体キャパシタＣが形成される。前記強誘電体キャパシタＣの前記下部電極２６の先端部２６Ａは前記ＳｉＯ2膜２５上を延在し、前記コンタクトホール２５ｂ中のＷプラグ２５Ｂとコンタクトする。同様に前記上部電極２８の先端部２８Ａは前記高誘電体キャパシタＣの側壁面上を前記キャパシタ絶縁膜２７に沿って延在し、前記ＳｉＯ2膜２５上において前記コンタクトホール２５ａ中のＷプラグ２５Ａとコンタクトする。図示の実施例では、前記下部電極先端部２６Ａは前記下部電極２６とは異なる導電パターンより形成されており、また前記上部電極先端部２８Ａも前記上部電極２８とは異なる導電パターンより形成されている。例えば、前記上部電極先端部２８Ａおよび下部電極先端部２６ＡはＰｔあるいはＷなどの耐熱金属パターンにより、あるいはＩｒＯ2やＳｒＲｕＯ3などの導電性酸化物パターンにより形成することができる。
【００３０】
さらに前記ＳｉＯ2膜２５上には第２の絶縁膜２９が前記強誘電体キャパシタＣを覆うように形成されており、前記絶縁膜２９中には前記ＳｉＯ2膜２５上の前記上部電極先端部２８Ａを露出するコンタクトホール２９ａおよび前記下部電極先端部２６Ａを露出するコンタクトホール２９ｂが、それぞれコンタクトホール２５ａおよび２５ｂに整列して形成されている。また、前記絶縁膜２９中には前記コンタクトホール２５ｃに整列して別のコンタクトホール２９ｃが形成されている。
【００３１】
さらに前記絶縁膜２９上にはＡｌ等の低抵抗金属よりなる電源配線パターン３０Ａ，３０Ｂおよび信号配線パターン３０Ｃがそれぞれ前記コンタクトホール２９ａ〜２９ｃに対応して形成されており、前記電源配線パターン３０Ａは前記コンタクトホール２９ａ中に形成された導体プラグ２９Ａを介して前記上部電極先端部２８Ａに、また前記電源配線パターン３０Ｂは前記コンタクトホール２９ｂ中に形成された導体プラグ２９Ｂを介して前記下部電極先端部２６Ａに電気的に接続される。また前記絶縁膜２９上にはＡｌ信号配線パターン３０Ｃが形成されており、前記Ａｌ信号配線パターン３０Ｃは、図示の例では、前記コンタクトホール２９ｃ中に形成された導体プラグ２９Ｃを介して前記Ｗ導体プラグ２５Ｃに接続される。ただし、前記導体プラグ２９Ｃおよび２５Ｃを含む信号系の配線は、図示の例に限定されるものではない。
【００３２】
さらに前記絶縁膜２９上には前記電源配線パターン３０Ａ，３０Ｂおよび信号配線パターン３０Ｃを覆うように絶縁膜３１が形成されている。
【００３３】
図３（Ｂ）は、図３（Ａ）の半導体集積回路装置２０を、前記電源配線パターン３０Ａ，３０Ｂおよび信号配線パターン３０Ｃを形成する直前の状態で示す平面図である。従って図３（Ｂ）の平面図では、前記絶縁膜２９およびコンタクトホールの導電性プラグ２９Ａ〜２９Ｃが見えている。
【００３４】
図３（Ｂ）を参照するに、前記上部電極先端部２８Ａは細長い導電パターンより構成されており、また前記下部電極先端部２６Ａも同様な細長い導電パターンより構成されている。
【００３５】
図３（Ａ），（Ｂ）よりわかるように、このような導電パターン２６Ａあるいは２８Ａは最小限の長さを有しており、しかも電源配線パターン３０Ａあるいは３０ＢとＳｉ基板２１中のトランジスタとの間に形成された導電性プラグ２９Ａおよび２５Ａ、あるいは２９Ｂおよび２５Ｂよりなる給電路の途中に介在するような構成となっているため、かかるキャパシタを挿入しても接続のための配線を基板面に平行に引き回す必要がなくなり、これに伴い配線に起因する寄生インダクタンスの増加を回避することができる。その結果、先に図２（Ａ），（Ｂ）で説明したように、半導体装置の動作に伴う電源電圧の変動が最小化される。
【００３６】
なお、前記電極先端部２６Ａ，２８Ａの構成を図４に示すように、それぞれ下部電極２６の延在部および上部電極２８の延在部として形成することも可能である。ただし図４は図３（Ｂ）に対応する平面図を示す。
【００３７】
図５（Ａ）〜図６（Ｃ）は、前記半導体集積回路装置２０の製造工程の一部を示す。
【００３８】
図５（Ａ）を参照するに、前記ＳｉＯ2膜２５上には先端部２６Ａを含む下部電極２６が形成された後、強誘電体膜２７がゾルゲル法あるいはスパッタリングにより形成され、形成された強誘電体膜２７は酸素雰囲気中における高温熱処理により結晶化させられる。
【００３９】
その際、前記コンタクトホール２５ａ〜２５ｃ中の導電性プラグ２５Ａ〜２５ＣもＷ等の耐熱金属より構成されるため、酸化雰囲気処理を行っても酸化されることがない。
【００４０】
次に図５（Ｂ）の工程において前記強誘電体膜２７上に上部電極２８およびその先端部パターン２８Ａを形成し、さらにかかる電極形成に伴い前記強誘電体膜２７中に誘起された酸素欠損を補償するために、再び酸素雰囲気中に置ける高温熱処理を行う。
【００４１】
さらに図６（Ｃ）の工程において図５（Ｂ）の構造上に前記絶縁膜２９を形成し、コンタクトホール２９ａ〜２９ｃを形成した後、導電性プラグ２９Ａ〜２９Ｃで充填し、さらに前記絶縁膜２９上にＡｌ配線パターン３０Ａ〜３０Ｃを形成する。
【００４２】
図５（Ｂ）の工程以降では、酸化雰囲気中での高温熱処理工程は行われないため、図６（Ｃ）の工程において低融点のＡｌ配線パターン３０Ａ〜３０Ｃを形成しても問題は生じない。
【００４３】
このようにして形成された半導体装置２０は、高速論理集積回路装置で使われる低電圧差動信号バッファ回路などの入出力バッファ回路に使うことができる。
【００４４】
以上、本発明を好ましい実施例について説明したが、特許請求の範囲に記載した本発明の要旨内において様々な変形・変更が可能である。
【００４５】
【発明の効果】
本発明によれば、電源キャパシタの寄生インダクタンスが最小化されると同時にキャパシタンスが最大化され、その結果、電源電圧中の高周波ノイズを効率的に除去することが可能になる。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は、電源キャパシタを備えた従来の半導体集積回路装置の構成を示す図である。
【図２】（Ａ），（Ｂ）は、従来の半導体装置における問題点を説明する図である。
【図３】（Ａ），（Ｂ）は、本発明の一実施例による半導体集積回路装置の構成を示す図である。
【図４】本発明の一変形例を示す図である。
【図５】（Ａ），（Ｂ）は、本発明の半導体集積回路装置の製造工程を示す図（その１）である。
【図６】（Ｃ）は、本発明の半導体集積回路装置の製造工程を示す図（その２）である。
【符号の説明】
１０，２０  半導体集積回路装置
１，２１  基板
３，４，２１ａ〜２１ｅ  拡散領域
５Ａ〜５Ｃ，２２Ａ〜２２Ｂ  素子分離構造
２３  ゲート絶縁膜
６Ａ，６Ｂ，２４  ゲート電極
７，１１，２５，２９，３１  絶縁膜
７Ａ〜７Ｄ，２９Ａ〜２９Ｃ  導電性プラグ
２２Ａ，２２Ｂ  素子分離構造
２３  ゲート酸化膜
２５Ａ〜２５Ｃ  Ｗプラグ
２５ａ〜２５ｃ，２９ａ〜２９ｃ  コンタクトホール
２６  下部電極
２６Ａ  下部電極先端部
２７  強誘電体膜
２８  上部電極
２８Ａ  上部電極先端部
３０Ａ，３０Ｂ  電源配線パターン
３０Ｃ  信号配線パターン
【図１】
0004318869.tif 000002
【図２】
0004318869.tif 000003
【図３】
0004318869.tif 000004
【図４】
0004318869.tif 000005
【図５】
0004318869.tif 000006
【図６】
0004318869.tif 000007