(57)【特許請求の範囲】
【請求項１】
略一定周波数でかつ連続的なクロックが初段の入力に供給される直列接続された複数のインバータと、
前記インバータの各出力をひとつの同期化パルスでラッチする複数のラッチと、
前記ラッチの出力により前記複数のインバータの出力の中から前記同期化パルスのエッジと略同一タイミングのエッジをもつクロックである前記インバータの出力を選択するインバータ出力選択回路と、
前記インバータ出力選択回路で選択した前記インバータの出力の無効および有効を切り換える制御回路と、
前記インバータ出力選択回路で選択され前記制御回路で有効とされた前記インバータの出力から位相制御のなされたクロックを作成するクロック作成回路と、
前記インバータ出力選択回路で選択した前記インバータの出力のエッジ以降レベルが変化しない信号を生成するマスク信号生成回路とを備え、
前記マスク信号生成回路のマスク信号に基づき前記制御回路による前記インバータの出力の無効および有効の切り換えを行うようにしたクロック発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたクロックの位相を、水平同期信号などの基準となる信号の位相に合わせるクロック発生装置に関する。
【０００２】
【従来の技術】
従来、この種の発振回路は特開平１−９１５１９号広報および特開平１０−４１７９６号広報に示すような構成が一般的であった。以下、その構成について図を参照しながら説明する。
【０００３】
図３は特開平１−９１５１９号広報による従来型クロック発生装置のブロック図である。図３において位相制御される前のクロックＣＫが入力され、インバータ２０１〜２１６で反転と遅延の処理が行われる。インバータ２１７〜２２０はインバータ２０１〜２０８のファンアウトを全て等しくする為のものである。前記クロックＣＫと反転遅延がなされたインバータ２０９〜２１２の出力は、ラッチ２２１〜２２５において周期化パルスＥによりそれぞれ同時にラッチされる。図４は図３における各部の波形図である。Ｅが図４のような立ち下がりエッジをもって変化した時、ラッチ２２３の出力ＮＱがＨレベル、ラッチ２２４の出力ＱがＨレベルとなり、同期化パルスＥの立ち下がりエッジとほぼ同時のエッジをもったクロックとしてインバータ２１１の出力（ラッチ２２４のＤ（データ）入力）が選択される。一般的にはｎ−１段目のラッチの出力ＮＱとｎ段目のラッチの出力Ｑが同時にＨレベルになった時、ｎ段目のＤ（データ）入力を反転した信号が同期化パルスＥの立ち下がりエッジとほぼ同時にエッジを持ったクロックとして選択される。
【０００４】
図３おいてインバータ２０１〜２２０、ラッチ２２２〜２２５、ＡＮＤゲート２２６〜２３３、ＮＯＲゲート２３４〜２３７はそれぞれ4段にしているが、段数はインバータ２０１〜２０８によって入力クロックＣＫに対して位相が１８０°以上遅れたクロックを作り、位相制御範囲が１８０°以上となるように設定する必要がある。この為ある程度低い周波数のクロックを入力された場合においても位相制御範囲が１８０°以上となるようにインバータの段数を設定した場合、逆に高い周波数のクロックが入力されると検出回路で複数のインバータ出力が選択される。この為初段側で選択されたインバータ出力と、後段側で選択されたインバータ出力との遅延差が生じ、結果ＮＡＮＤゲート２３８によって論理積をとった出力クロックＴはデューティが崩れてしまい、回路の動作が不安定になる。
【０００５】
そこで特開平１０−４１７９６号広報では上記問題を図る為、図５に示すような検出回路で検出されたインバータ出力の検出総数を演算し、その演算結果を次の検出時にフィードバックさせることによって最適なインバータ出力を唯一選択させる手法が提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら特開平１０−４１７９６号広報に示す回路では、演算回路を用いることにより回路規模が増大してしまう。更に半導体製造プロセスの微細化に伴って各インバータにおける遅延量が小さくなることからインバータ段数を増大させる必要があるため、演算回路の規模もこれに伴って増大し回路規模そのものが大きくなってしまい、半導体回路化させる上では非実用的である。また同時に最適なインバータ出力を選択させるために演算回路が用いられいるが、演算結果が得られるまで最適なインバータ出力を判断する事ができずリアルタイム処理が不可能である。
【０００７】
本発明は、上記従来の問題点を解決するもので、回路規模の大きい演算器を用いずに最適なインバータ出力を唯一選択させ、かつリアルタイム処理を実現する方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に記載のクロック発生回路は、略一定周波数でかつ連続的なクロックが初段の入力に供給される直列接続された複数のインバータと、
前記インバータの各出力をひとつの同期化パルスでラッチする複数のラッチと、
前記ラッチの出力により前記複数のインバータの出力の中から前記同期化パルスのエッジと略同一タイミングのエッジをもつクロックである前記インバータの出力を選択するインバータ出力選択回路と、
前記インバータ出力選択回路で選択した前記インバータの出力の無効および有効を切り換える制御回路と、
前記インバータ出力選択回路で選択され前記制御回路で有効とされた前記インバータの出力から位相制御のなされたクロックを作成するクロック作成回路と、前記インバータ出力選択回路で選択した前記インバータの出力のエッジ以降レベルが変化しない信号を生成するマスク信号生成回路とを備え、
前記マスク信号生成回路のマスク信号に基づき前記制御回路による前記インバータの出力の無効および有効の切り換えを行うようにしたものである。
【０００９】
【発明の実施の形態】
本発明の実施の形態について、以下、図１、２を用いて説明する。
【００１０】
（実施の形態１）
図１は本発明の実施の形態１に係わるクロック発生装置図である。各機能について説明する。
【００１１】
インバータ１０１〜１２０、ラッチ１２１〜１２５、ＡＮＤゲート１２６〜１３３およびＮＯＲゲート１３４〜１３７、同期化パルスのエッジと同一タイミングのエッジをもったクロックを選択するＡＮＤゲート１２６〜１３３、およびＮＯＲゲート１４２〜１４５は従来の構成と同様である。続いてＡＮＤゲート１３４〜１４１およびＯＲゲート１４６〜１４９は前記同期化されたクロックが選択されたポイントを検出する回路である。例えばＮＯＲゲート１４２から同期クロックが選択された場合、ＯＲゲート１４３の出力もＨとなり、後段のＮＯＲゲート１４４〜１４８の出力をＯＲゲート１５１〜１５３によって全て無効にさせる。従って回路全体として初段の検出ポイントのみから同期クロックが出力Ｔとして選択される。なお、それらの動作を説明するためのタイミング図を図２に示す。
【００１２】
また、図１に示すモジュールを直列につなぐことにより、クロックの周波数のレンジが広くなった場合にも対応することができる。その場合、信号Ｍ（ｎ）、Ｍ（ｎ＋１）に示すように、各々のモジュールで生成したマスク信号を後段に伝搬することにより、本発明に示す効果を得ることができる。
【００１３】
【発明の効果】
上記構成により、前記同期化パルスのエッジと同一タイミングのエッジをもつクロックを唯一することが可能となり、常に全自動かつリアルタイムで最適なクロックを発生させることが可能となり、またこれを実現させる回路構成も簡単な事から半導体回路化に適している。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係わるクロック発生装置のブロック図
【図２】図１に示すクロック発生装置の動作を説明するタイミング図
【図３】従来のクロック発生装置の第１のブロック図
【図４】図３に示すクロック発生装置の動作を説明するタイミング図
【図５】従来のクロック発生装置の第２のブロック図
【符号の説明】
１０１〜１２０  クロック遅延用インバータ
１２１〜１２５  同期クロック検出用ラッチ
１２６〜１３３  同期クロック選択用ＡＮＤゲート
１３４〜１３７  同期クロック選択用ＮＯＲゲート
１３８〜１４５  同期ポイント検出用ＡＮＤゲート
１４６〜１４９  同期ポイント検出用ＯＲゲート
１５０〜１５４  多重同期クロック出力無効処理用ＯＲゲート
１５５  同期クロック出力用ＮＡＮＤゲート
１５６  同期クロック出力用ＯＲゲート
２０１〜２２０  クロック遅延用インバータ
２２１〜２２５  同期クロック検出用ラッチ
２２６〜２３３  同期クロック選択用ＡＮＤゲート
２３４〜２３７  同期クロック選択用ＮＯＲゲート
２３８  同期クロック出力用ＮＡＮＤゲート
２３９  同期クロック出力用ＯＲゲート
４０１〜４２０  クロック遅延用インバータ
４２１〜４２５  同期クロック検出用ラッチ
４２６〜４３３  同期クロック選択用ＡＮＤゲート
４３４〜４３７  同期クロック選択用ＮＯＲゲート
４３８〜４４５  同期ポイント検出用ＡＮＤゲート
４４６〜４４９  同期ポイント検出用ＮＯＲゲート
４５０〜４５４  多重同期クロック出力無効処理用ＯＲゲート
４５５〜４５６  多重同期クロック出力カウント用ＯＲゲート
４５９  同期クロック出力用ＮＡＮＤゲート
４５９  同期クロック出力用ＯＲゲート
４６０  同期クロック数カウント回路
４６１  インバータ出力数増減判定回路
４６２  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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