(57)【特許請求の範囲】
【請求項１】
（１）化学機械的研磨により研磨速度が大きい易研磨領域と研磨速度が小さい難研磨領域との両方を含んで画定されるレイアウト領域を第１の小領域に等しく複数に分割する工程と、
（２）各々の該第１の小領域について、前記難研磨領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい許容面積率と前記第１の面積率を対比し、前記第１の面積率が前記許容面積率よりも大きければ易研磨領域を拡大あるいは追加し、前記許容面積率よりも小さければ難研磨領域を拡大あるいは追加する工程と、
（３）前記レイアウト領域を前記第１の小領域と異なる大きさの第２の小領域に等しく複数に分割する工程と、
（４）各々の該第２の小領域について、前記難研磨領域が占める第２の面積率を求め、研磨後平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい許容面積率と前記第２の面積率を対比し、前記第２の面積率が前記許容面積率よりも大きければ易研磨領域を拡大あるいは追加し、前記許容最大面積率よりも小さければ難研磨領域を拡大あるいは追加する工程と、を有し、
前記第２の小領域の許容面積率の範囲は、前記第１の小領域の許容面積率の範囲よりも小さく、
前記第２の小領域は前記第１の小領域より大きく、
前記第２の小領域の許容面積率の範囲が前記第１の小領域の許容面積率の範囲に含まれていることを特徴とする電子装置の設計方法。
【請求項２】
（１）化学機械的研磨により研磨速度が異なる素子分離領域と、該素子分離領域により画成された基板領域との両方を含む素子形成領域を第１の小領域に等しく複数に分割する工程と、
（２）各々の該第１の小領域について、前記基板領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第１の小領域中に前記基板領域が占めてよい許容最大面積率と前記第１の面積率を対比し、前記第１の面積率が前記許容面積率よりも大きければ素子分離領域を拡大あるいは追加し、前記許容面積率よりも小さければ基板領域を拡大あるいは追加する工程と、
（３）前記素子形成領域を前記第１の小領域と異なる大きさの第２の小領域に等しく複数に分割する工程と、
（４）各々の該第２の小領域について、前記基板領域が占める第２の面積率を求め、研磨後平坦度を確保するために前記第２の小領域中に前記基板領域が占めてよい許容面積率と前記第２の面積率を対比し、前記第２の面積率が前記許容面積率よりも大きければ素子分離領域を拡大あるいは追加し、前記許容面積率よりも小さければ基板領域を拡大あるいは追加する工程と、を有し、
前記第２の小領域の許容面積率の範囲は、前記第１の小領域の許容面積率の範囲よりも小さく、
前記第２の小領域は前記第１の小領域より大きく、
前記第２の小領域の許容面積率の範囲が前記第１の小領域の許容面積率の範囲に含まれていることを特徴とする電子装置の設計方法。
【請求項３】
（１）化学機械的研磨により研磨速度が異なる配線層領域と絶縁層領域との両方を含む配線領域を第１の小領域に等しく複数に分割する工程と、
（２）各々の該第１の小領域について、前記絶縁層領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第１の小領域中に前記絶縁層領域が占めてよい許容面積率と前記第１の面積率を対比し、前記第１の面積率が前記許容面積率よりも大きければ配線層領域を拡大あるいは追加し、前記許容面積率よりも小さければ絶縁層領域を拡大あるいは追加する工程と、
（３）前記配線領域を前記第１の小領域と異なる大きさの第２の小領域に等しく複数に分割する工程と、
（４）各々の該第２の小領域について、前記絶縁層領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第２の小領域中に前記絶縁層領域が占めてよい許容面積率と前記第２の面積率を対比し、前記第２の面積率が前記許容面積率よりも大きければ配線層領域を拡大あるいは追加し、前記許容面積率よりも小さければ絶縁層領域を拡大あるいは追加する工程と、を有し、
前記第２の小領域の許容面積率の範囲は、前記第１の小領域の許容面積率の範囲よりも小さく、
前記第２の小領域は前記第１の小領域より大きく、
前記第２の小領域の許容面積率の範囲が前記第１の小領域の許容面積率の範囲に含まれていることを特徴とする電子装置の設計方法。
【請求項４】
前記（１）または（３）の工程において、前記第１または第２の小領域の各々が、隣り合う対応する第１または第２の該小領域と互いに所定量だけ重なり合っていることを特徴とする請求項１〜３のうち、いずれか一項記載の電子装置の設計方法。
【請求項５】
前記所定量は、前記第１または第２の小領域の一辺の長さの３／４以下であることを特徴とする請求項４記載の電子装置の設計方法。
【請求項６】
前記第２の小領域は前記第１の小領域の４倍から１６倍の範囲内の面積を有することを特徴とする請求項１〜５のうち、いずれか一項記載の電子装置の設計方法。
【請求項７】
前記電子装置は、シャロートレンチアイソレーションを有するものであり、前記易研磨領域はシャロートレンチアイソレーション領域であり、前記難研磨領域は前記シャロートレンチアイソレーション領域以外の領域であることを特徴とする請求項１および４〜６のうち、いずれか一項記載の電子装置の設計方法。
【請求項８】
前記（２）の工程を、前記第１の小領域を変更し、繰り返して行うことを特徴とする請求項１〜７にうち、いずれか一項記載の電子装置の設計方法。
【請求項９】
前記（４）の工程を、前記第２の小領域を変更し、繰り返して行うことを特徴とする請求項１〜７にうち、いずれか一項記載の電子装置の設計方法。
【請求項１０】
請求項１〜９のうち、いずれか一項記載の電子装置の設計方法を使った設計工程を含むことを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化学機械的研磨（ＣＭＰ）法が適用されるＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造あるいは配線構造等を有する電子装置の設計方法およびその設計方法が適用される電子装置の製造方法に関する。なお、電子装置には、半導体装置に限定されず、ＣＭＰ法が適用される、薄膜磁気ヘッド、ＣＣＤ素子、および半導体レーザ等が含まれる。
【０００２】
【従来の技術】
半導体装置、磁気ヘッドなどの電子装置では、薄膜を積層した構造となっている素子や配線構造が採用されている。これらの素子等の製造において、積層した面を平坦化するためにＣＭＰ法が用いられている。
【０００３】
例えば、ＣＭＰ法は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造において、ＳＴＩ工程に用いられている。ＳＴＩ工程は、半導体基板上の素子領域間を電気的に分離するために、絶縁性の材料を埋め込んで素子分離領域を形成するものである。以下、図１を参照しながら、従来のＳＴＩ工程について説明する。
【０００４】
図１（Ａ）〜（Ｅ）は、ＳＴＩ工程を示した図である。
【０００５】
図１（Ａ）を参照するに、シリコン基板１１を熱酸化により、シリコン酸化膜１２を形成する。その上に、スパッタ法、ＣＶＤ（化学気相成長）法等によりシリコン窒化膜１３を形成する。
【０００６】
図１（Ｂ）を参照するに、次に、素子分離領域となる部分のシリコン窒化膜１３を、フォトリソグラフィ法およびドライエッチングを用いて除去する。次に、残留するシリコン窒化膜１３をマスクとして、ドライエッチング法により、素子分離領域のシリコン酸化膜１２およびＳｉを除去し、トレンチ（溝）１４を形成する。
【０００７】
図１（Ｃ）を参照するに、次に、トレンチ１４の内壁を熱酸化し、シリコン酸化膜１５を形成し、ＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）等を用いたＣＶＤ法によりシリコン酸化膜１６を堆積させる。
【０００８】
図１（Ｄ）を参照するに、シリコン窒化膜１３とほぼ同一面を形成するようになるまでＣＭＰ法によりシリコン酸化膜１６を研磨する。この際、シリコン窒化膜１３は研磨ストッパとして作用する。すなわち、通常、シリコン酸化膜１６の研磨速度は、シリコン窒化膜１３の研磨速度に対し３〜４倍程度となっている。
【０００９】
図１（Ｅ）を参照するに、シリコン窒化膜１３をリン酸を用いたウエットエッチング等で除去し、ＨＦを用いたウエットエッチングでシリコン酸化膜１２を除去する。以上により、シリコン酸化膜１６が埋め込まれた素子分離領域１７と素子領域１８が形成される。
【００１０】
ところで、ＣＭＰ法によって研磨された基板の平坦度は、素子配置のレイアウトに依存することが知られている。つまり、シリコン窒化膜１３が形成されている素子領域１８が密の部分と疎の部分では、シリコン窒化膜１３が研磨される量が異なることがある。例えば、シリコン窒化膜１３が形成されている素子領域１８が密の部分は、シリコン窒化膜１３上に堆積しているシリコン酸化膜１６の体積が大きいため、シリコン窒化膜１３を露出させるまでの研磨時間が長くなる。一方、素子領域１８が疎の部分は、シリコン窒化膜１３上に堆積しているシリコン酸化膜１６の体積が小さいため、シリコン窒化膜１３を露出させるまでの研磨時間が短くなる。その結果、疎の部分を過研磨しないようにすると、密の部分で研磨が不十分となり、密の部分を完全に研磨しようとすると、疎の部分は過研磨状態となる。
【００１１】
これに対して、ＣＭＰ法により均一に研磨する技術が、特開平９−１０２５３９号公報に開示されている（以下、「従来技術１」という。）。従来技術１を、図２を参照して、以下に説明する。
【００１２】
図２（Ａ）〜（Ｆ）は、従来技術１のＳＴＩ工程を示した図である。
【００１３】
図２（Ａ）を参照するに、シリコン基板２１にシリコン酸化膜２２とシリコン窒化膜２３をこの順に積層し、前述した方法により深さ０．４μｍのトレンチ２４および凸部の素子領域２５を形成する。
【００１４】
図２（Ｂ）を参照するに、次に、ＣＶＤ法によりシリコン酸化膜２６を堆積する。この際、堆積するシリコン酸化膜２６の厚さは、トレンチ２４の深さと同程度でよい。
【００１５】
図２（Ｃ）を参照するに、次に、シリコン酸化膜２６上にフォトレジスト膜を塗布し、パターニングして、素子領域２５の直上に開口部を形成する。このフォトレジスト膜２７のパターンは、素子領域２５とトレンチ２４とからなるパターンの反転パターンとなっている。
【００１６】
図２（Ｄ）を参照するに、次に、フォトレジスト膜２７をマスクとして、異方性エッチングにより、素子領域２５上のシリコン酸化膜２６を除去する。
【００１７】
図２（Ｅ）を参照するに、次に、フォトレジスト膜２７を除去し、Ａｒイオンを用いたドライエッチングにより、Ａｒイオンを基板に垂直に入射し、シリコン酸化膜２６をエッチングする。これによって、シリコン酸化膜２６がほぼ平坦となる。
【００１８】
図２（Ｆ）を参照するに、次に、ＣＭＰ法によりシリコン窒化膜２３上のシリコン酸化膜２６が除去されるまで研磨を行う。シリコン酸化膜２６とシリコン窒化膜２３からなる平坦な研磨面が形成され、素子分離領域２８が形成される。このように、従来技術１によれば、研磨前の研磨面がほぼ平坦なので、研磨布の変形が抑制され、それによって局部的な研磨速度のばらつきが抑制され、研磨後の平坦性を向上できるとするものである。
【００１９】
また、ＣＭＰ法により均一に研磨する他の技術としては、特開平１０−１７３０３５号公報に開示されている（以下、「従来技術２」という。）。本公報によれば、各素子間の距離を１００μｍ以下にして、１００μｍ以上になる場合はダミー領域を追加して、素子の粗密を平均化することにより、均一に研磨しようというものである。
【００２０】
【発明が解決しようとする課題】
しかしながら、従来技術１の場合、従来のＳＴＩ工程と比較して、フォトレジストをパターニングするために必要なマスク工程およびドライエッチング処理等が新たに必要となり、製造コストが増大するという問題がある。
【００２１】
また、従来技術２の場合、以下に説明する問題がある。図３は、素子領域と素子分離領域を有する基板の一例である。図３を参照するに、例えば、一辺が５００μｍの素子領域３１が１μｍ幅の素子分離領域３２を挟んで１ｍｍ程度にわたって形成され、続いて、図３において拡大して示すように、一辺が０．５μｍの正方形の素子領域３３が１μｍの素子分離領域３４を挟んで１ｍｍ程度形成されている。かかる基板３０は、図１（Ｃ）に示した積層構造を形成している。図１において説明したＳＴＩ工程と同様にして基板３０の表面のシリコン酸化膜３５をＣＭＰ法により研磨する。図４は、図３に示した基板３０を研磨した後の要部断面図である。図４を参照するに、一辺が５００μｍの素子領域３１には、シリコン酸化膜３５がシリコン窒化膜３６上に残留し、研磨不足の状態になっている。また、一辺が０．５μｍの素子領域３３は、凹み（エロージョン）が生じ、過研磨状態となっている。このように一つの基板に研磨不足と過研磨の２つの状態が生じ、研磨時間等の研磨量の最適化を行ってもこの状態は解消されないという問題がある。
【００２２】
さらに、従来技術２の問題の対応案として、特開２００１−７１１４号公報に開示されている技術（以下、「従来技術３」という。）は、素子の面積率を規定して素子を配置することにより均一に研磨しようというものである。なお、従来技術３は、配線構造に関するものであるが、ここでは素子領域に当てはめて説明する。
【００２３】
図５は、素子領域と素子分離領域とからなる領域のパターンを１００μｍ角の小領域に分割して示した図である。図５において、面積率８０％の小領域５１を白ぬきで、面積率２０％の小領域５２をハッチングで表す。図５を参照するに、面積率は、素子領域の面積の総和／小領域の面積×１００で表される。例えば、面積率が２０％の小領域と８０％の小領域がランダムに配置されている場合に基づいて、規定の平坦度を満足する面積率を規定する。そして、この小領域ごとに規定された面積率の範囲に含まれるように素子等を配置する。すなわち、従来技術３によれば、ある一の大きさの小領域が所定の面積率の範囲内に含まれれば、均一に研磨できるとするものである。
【００２４】
しかしながら、素子領域と素子分離領域とからなる領域のパターンの他の例を図６に示すように、面積率が２０％の小領域５２が数ミリメートルに渡って連続し、続いて、８０％の小領域５１が数ミリメートルに渡って連続する場合は、これらの小領域のすべてにわたって均一に研磨することはできず、平坦性に問題が生ずる。すなわち、８０％の領域では、研磨不足の状態が生じ、２０％の領域では過研磨状態が生じて、両状態を同時に解決することができない。
【００２５】
したがって、本発明は、上記の問題に鑑みてなされたものであり、本発明の目的は、ＣＭＰ法を用いてＳＴＩ構造、配線構造等を形成する場合に、研磨速度が異なる領域の疎密により生ずるエロージョン等の凹みを防止し、良好な平坦度を有する研磨面を得ることができる設計方法および製造方法を提供すると共に、自由度のより大きい設計方法を提供することである。
【００２６】
【課題を解決するための手段】
本発明の第１の観点によれば、（１）化学機械的研磨により研磨速度が大きい易研磨領域と研磨速度が小さい難研磨領域との両方を含んで画定されるレイアウト領域を第１の小領域に等しく複数に分割する工程と、（２）各々の該第１の小領域について、前記難研磨領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい許容面積率と前記第１の面積率を対比し、前記第１の面積率が前記許容面積率よりも大きければ易研磨領域を拡大あるいは追加し、前記許容面積率よりも小さければ難研磨領域を拡大あるいは追加する工程と、（３）前記レイアウト領域を前記第１の小領域と異なる大きさの第２の小領域に等しく複数に分割する工程と、（４）各々の該第２の小領域について、前記難研磨領域が占める第２の面積率を求め、研磨後平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい許容面積率と前記第２の面積率を対比し、前記第２の面積率が前記許容面積率よりも大きければ易研磨領域を拡大あるいは追加し、前記許容最大面積率よりも小さければ難研磨領域を拡大あるいは追加する工程とを有し、前記第２の小領域の許容面積率の範囲は、前記第１の小領域の許容面積率の範囲よりも小さく、前記第２の小領域は前記第１の小領域より大きく、前記第２の小領域の許容面積率の範囲が前記第１の小領域の許容面積率の範囲に含まれていることを特徴とする電子装置の設計方法が提供される。
【００２７】
本発明によれば、化学機械的研磨（ＣＭＰ）が適用される場合に、前記（１）の工程では、研磨速度の異なる易研磨および難研磨領域を含むレイアウト領域を、まずある大きさの小領域に等しく分割する。次に前記（２）の工程では、この小領域に対して面積率を計算する。面積率は、難研磨領域の面積／小領域の面積×１００と表される。次に、おのおの小領域ごとに計算された面積率が予め規定されている許容面積率の範囲内か否かを判別する。面積率が許容面積率より大きい場合は、易研磨領域を拡大あるいは追加して、その小領域の面積率を低下させる。面積率が許容面積率より小さい場合は難研磨領域を拡大あるいは追加して、面積率を増加させる。なお、許容面積率は、後述する本発明に至った経緯における試験と同様にして求めることができる。すべての小領域について判別後、前記（３）の工程では、第１の小領域とは異なる大きさの第２の小領域に等しく分割する。次に前記（４）の工程では、第２の小領域に対して許容面積率を規定し、前記（２）の工程と同様に判別・処理する。
【００２８】
後述する本願発明者により得られた知見によれば、一の大きさの小領域のみで面積率を規定すると、平坦度の良好な研磨面を形成するためには、面積率を著しく狭い範囲に規定する必要がある。これに対し、本発明では、２つの大きさの小領域について面積率を規定しており、それらのうちの小さい小領域では面積率をより広い範囲で規定することができる。すなわち、設計の自由度がより大きくなり設計を容易化することができる。そして、他方の大きい小領域では、一の大きさの小領域のみで面積率を規定した場合と同等の面積率の範囲で規定することができる。したがって、本発明によれば、研磨速度が異なる領域の疎密により生ずるエロージョン等の凹みを防止し、良好な平坦度を有する研磨面を得ることができるとともに、設計の自由度を大きくすることができる。
【００２９】
本発明の第２の観点によれば、（１）化学機械的研磨により研磨速度が異なる素子分離領域と、該素子分離領域により画成された基板領域との両方を含む素子形成領域を第１の小領域に等しく複数に分割する工程と、（２）各々の該第１の小領域について、前記基板領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第１の小領域中に前記基板領域が占めてよい許容最大面積率と前記第１の面積率を対比し、前記第１の面積率が前記許容面積率よりも大きければ素子分離領域を拡大あるいは追加し、前記許容面積率よりも小さければ基板領域を拡大あるいは追加する工程と、（３）前記素子形成領域を前記第１の小領域と異なる大きさの第２の小領域に等しく複数に分割する工程と、（４）各々の該第２の小領域について、前記基板領域が占める第２の面積率を求め、研磨後平坦度を確保するために前記第２の小領域中に前記基板領域が占めてよい許容面積率と前記第２の面積率を対比し、前記第２の面積率が前記許容面積率よりも大きければ素子分離領域を拡大あるいは追加し、前記許容面積率よりも小さければ基板領域を拡大あるいは追加する工程とを有し、前記第２の小領域の許容面積率の範囲は、前記第１の小領域の許容面積率の範囲よりも小さく、前記第２の小領域は前記第１の小領域より大きく、前記第２の小領域の許容面積率の範囲が前記第１の小領域の許容面積率の範囲に含まれていることを特徴とする電子装置の設計方法が提供される。
【００３０】
基板上の素子形成領域に素子分離領域を形成するＳＴＩ工程ではＣＭＰ法が適用される。ＳＴＩ工程において、素子分離領域と素子分離領域以外の領域である基板領域とは研磨速度が異なる。例えば、素子分離領域は易研磨領域であり、基板領域は難研磨量領域である。本発明によれば、上述した第１の観点の作用と同様の作用により、研磨速度が異なる領域の疎密により生ずるエロージョン等の凹みを防止し、良好な平坦度を有する研磨面を得ることができるとともに、素子の配置等の設計の自由度を大きくすることができる。
【００３１】
本発明の第３の観点によれば、（１）化学機械的研磨により研磨速度が異なる配線層領域と絶縁層領域との両方を含む配線領域を第１の小領域に等しく複数に分割する工程と、（２）各々の該第１の小領域について、前記絶縁層領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第１の小領域中に前記絶縁層領域が占めてよい許容面積率と前記第１の面積率を対比し、前記第１の面積率が前記許容面積率よりも大きければ配線層領域を拡大あるいは追加し、前記許容面積率よりも小さければ絶縁層領域を拡大あるいは追加する工程と、（３）前記配線領域を前記第１の小領域と異なる大きさの第２の小領域に等しく複数に分割する工程と、（４）各々の該第２の小領域について、前記絶縁層領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第２の小領域中に前記絶縁層領域が占めてよい許容面積率と前記第２の面積率を対比し、前記第２の面積率が前記許容面積率よりも大きければ配線層領域を拡大あるいは追加し、前記許容面積率よりも小さければ絶縁層領域を拡大あるいは追加する工程とを有し、前記第２の小領域の許容面積率の範囲は、前記第１の小領域の許容面積率の範囲よりも小さく、前記第２の小領域は前記第１の小領域より大きく、前記第２の小領域の許容面積率の範囲が前記第１の小領域の許容面積率の範囲に含まれていることを特徴とする電子装置の設計方法が提供される。
【００３２】
半導体装置の配線構造の製造工程には、Ｃｕ膜などからなる配線層を絶縁層に埋め込み、配線層領域と絶縁層領域を研磨して平坦化するためにＣＭＰ法が適用される。配線層領域と絶縁層領域とは研磨速度が異なり、例えば、配線層領域が易研磨領域であり、絶縁層領域が難研磨領域である。ここで、面積率は、配線層領域の面積の総和／小領域の面積×１００と表される。本発明によれば、上述した第１の観点の作用と同様の作用により、研磨速度が異なる領域の疎密により生ずるエロージョン等の凹みを防止し、良好な平坦度を有する研磨面を得ることができるとともに、配線層の配置等の設計の自由度を大きくすることができる。
【００３３】
本発明の第４の観点によれば、請求項１〜９のうち、いずれか一項記載の電子装置の設計方法を使った設計工程を含む電子装置の製造方法が提供される
本発明によれば、研磨速度が異なる領域の疎密により生ずるエロージョン等の凹みを防止し、良好な平坦度を有する研磨面を得ることができるとともに、設計の自由度を大きくすることができる。
【００３４】
なお、上記において、面積率は一方の領域が占める割合としたが、他方の領域が占める割合としてもよい。例えば、本発明の第１の観点において、面積率を易研磨領域が占める割合としてもよい。なお、この場合小領域に対する許容面積率も変更される。
【００３５】
【発明の実施の形態】
まず、本願発明者が、本発明に至った経緯を図面に基づいて説明する。
【００３６】
本願発明者は、半導体装置の素子領域と素子分離領域を有する様々なパターンの半導体基板について、ＣＭＰ法により研磨を行い、研磨量の評価を行った。
【００３７】
図７は、試験に用いた半導体基板を示す平面図である。図７を参照するに、半導体基板６０は、中央の活性化領域６１とその周囲のダミー領域６２とからなっている。活性化領域６１は、２５０μｍ×２５０μｍ、５００μｍ×５００μｍ、１０００μｍ×１０００μｍの正方形とした。
【００３８】
図８は、活性化領域６１を拡大して示した図である。図８（Ａ）は平面図、図８（Ｂ）は、図８（Ａ）のＸ−Ｘ断面図である。図８（Ａ）および（Ｂ）を参照するに、活性化領域６１は、ラインとスペースのパターンで形成されている。ラインの部分は、素子領域６３に相当する。素子領域６３は、シリコンからなる基板６０の凸部になっており、厚さ１０ｎｍのシリコン酸化膜６４と厚さ８５ｎｍのシリコン窒化膜６５がこの順に積層されている。ラインの部分は、素子分離領域に相当し、深さ５００ｎｍのトレンチ６６となっている。
【００３９】
活性化領域６１のパターンは、面積率１０％から１００％までの１０％刻みのものを用いた。面積率は、前述したように、素子領域６３の面積／（素子領域の面積＋素子分離領域の面積）×１００と定義される。本パターンは、ラインとスペースからなっているので、面積率は、シリコン窒化膜６５幅（凸部の幅）／（シリコン窒化膜６５幅＋トレンチ６６幅（凹部の幅）と表される。シリコン窒化膜６５幅を１μｍと固定し、トレンチ６６幅を所定の面積率になるように設定した。例えば、面積率３０％の場合は、トレンチ６６幅を２．３８μｍとした。つまり１μｍ／（１μｍ＋２．３８μｍ）×１００＝３０％となる。また、面積率１００％の場合は、シリコン窒化膜６５を活性化領域６１に全面に形成した。
【００４０】
図９は、ダミー領域６２を拡大して示した図である。図９（Ａ）は平面図、図９（Ｂ）は、図９（Ａ）のＸ−Ｘ断面図である。図９（Ａ）および（Ｂ）を参照するに、ダミー領域６２のパターンは、面積率４０％とした。パターンは、一辺が１μｍの正方形をなす凸部７１と、０．５８μｍの幅のトレンチ７２が交互に形成されている。凸部７１には、活性化領域６１の素子領域６３と同様に、厚さ１０ｎｍのシリコン酸化膜６４と厚さ８５ｎｍのシリコン窒化膜６５がこの順に積層されている。トレンチ７２の深さは、３００ｎｍである。
【００４１】
次に、半導体基板６０の表面に、厚さ５００ｎｍのシリコン酸化膜を高密度プラズマを用いたＣＶＤ法により形成する。図１０は、シリコン酸化膜を形成した活性化領域６１を示す断面図である。図１０を参照するに、活性化領域６１のトレンチ６６にシリコン酸化膜６８が埋め込まれる。同様にダミー領域６２のトレンチ７２に埋め込まれる。
【００４２】
次にＣＭＰ法により、シリコン窒化膜上６５のシリコン酸化膜を完全に除去するまで研磨を行った。研磨は、１２ｗｔ％程度のシリカからなる研磨砥粒と、ＫＯＨを主成分とする添加剤とにより、ｐＨが１０から１１に調製された研磨剤を用いた。公知の研磨機に研磨剤を毎分０．２Ｌ程度供給し、研磨布をローテルニッタ社製ＩＣ１０００、研磨圧力を０．３ｋｇ／ｃｍ２、ウェハ中心部における研磨線速度を１．３ｍ／ｓとした。
【００４３】
図１１は、研磨後の活性化領域６１を示す断面図である。図１１を参照するに、シリコン窒化膜６５は、研磨速度がシリコン酸化膜６８より小さいため、研磨ストッパとして作用する。シリコン窒化膜６５上のシリコン酸化膜６８を完全に研磨すると、シリコン酸化膜６８はシリコン窒化膜６５とほぼ同一平面となり、平坦な研磨面が形成される。
【００４４】
次に、活性化領域６１およびダミー領域６２のシリコン窒化膜６５の膜厚ｔを光学式により測定し、膜厚の最小値を求めた。そして、この最小値が７０ｎｍ以下または８３ｎｍ以上を不適と判断した。すなわち、研磨前に厚さ８５ｎｍであったシリコン窒化膜６５が、過度に研磨されている場合およびほとんど研磨されていない場合を不適と判断した。
【００４５】
図１２は、活性化領域６１の大きさおよび面積率に対して、シリコン窒化膜６５の膜厚ｔの最小値と、最小値を示した領域を示した図である。図１２において、「ＡＣ」を付した欄は、シリコン窒化膜の膜厚が最小となったのが活性化領域の場合を示し、「ＤＭ」を付した欄は、ダミー領域の場合を示す。例えば、活性化領域の大きさが２５０μｍ×２５０μｍ、面積率が３０％の場合、最小となったのが活性化領域であり、その最小値が７６．８ｎｍであることを表す。
【００４６】
図１２を参照するに、活性化領域６１の大きさが２５０μｍ×２５０μｍの場合、許容範囲内となったものは、面積率が２０％から８０％のものである。また５００μｍ×５００μｍの場合は３０％から８０％、１０００μｍ×１０００μｍの場合は３０％から５０％のものである。これらの結果によれば、例えば、２０％の面積率は、活性化領域の大きさが２５０μｍ×２５０μｍの場合は許容されても、５００μｍ×５００μｍおよび１０００μｍ×１０００μｍの場合は許容されないことがわかる。すなわち、２５０μｍ×２５０μｍの領域で面積率を規定して素子の配置を設計しても、５００μｍ×５００μｍなどのより大きな領域において面積率をさらに規定しないと、研磨不足あるいは過研磨の状態が生ずることを本願発明者は知得した。
【００４７】
したがって、以上よりＣＭＰ法が適用される工程において、研磨不足あるいは過研磨の状態を生ずることを防止し、平坦性の良好な研磨面を得るためには、半導体装置などの電子装置の設計において、複数の異なる大きさの領域で面積率を規定し、これらの規定の範囲内の面積率を有するように素子等の配置をする必要があることを本願発明者は認識し、本願発明に至ったものである。また、以上の結果より、面積率を規定する領域として、ある小さな領域と、その領域の大きさに対して４倍から１６倍の大きさを有する領域が選択されることが望ましいことを本願発明者は認識した。
【００４８】
さらに、一の大きさの領域で面積率を規定する場合は、例えば、２５０μｍ×２５０μｍの領域で面積率を規定する場合、面積率は３０％から５０％の範囲としなければならない。しかし、２５０μｍ×２５０μｍと１０００μｍ×１０００μｍの領域で面積率を規定する場合は、許容される規定値の範囲を２５０μｍ×２５０μｍの領域では２０％から８０％の範囲にすることができるので、設計の自由度が大きくなり、設計方法としてより優れていることがわかる。
（第１の実施の形態）
以下、図面に基づいて本発明の実施の形態である電子装置の設計方法を説明する。図１３は、本発明の実施の形態である半導体装置の設計方法の一例を示したフローチャートである。
【００４９】
本実施の形態である半導体装置の設計方法は、半導体装置を構成するＭＯＳトランジスタの活性化領域のパターンを自動的に設計するものである。具体的には、半導体基板にＳＴＩ工程により形成される素子分離領域と素子領域とよりなる領域のパターンを自動的に設計するものである。
【００５０】
まず、半導体装置に要求される機能から決定された回路設計データを公知の設計手法により生成する（ステップ１０１）。
【００５１】
次に、前記回路設計データよりＭＯＳトランジスタの活性化領域のパターンを生成する（ステップ１０２）。
【００５２】
次に、前記活性化領域のパターンを等しい大きさの領域（以下、発明の実施の形態の欄において「小領域」という。）に分割する（ステップ１０３）。ここで、小領域は、後述するステップ１１１の大領域より小さくする。例えば２５０μｍ×２５０μｍとする。
【００５３】
次に、小領域ごとに面積率を計算する（ステップ１０４）。面積率は、素子領域面積の総和／小領域の面積×１００と表される。
【００５４】
次に、前記小領域の面積率が所定の範囲内であるか否かを判別する（ステップ１０５）。所定の範囲は前述した本発明に至った経緯で説明した手法と同様にして導くことができ、小領域の大きさに対応して規定される。例えば、２５０μｍ×２５０μｍの小領域に対して、所定の範囲を２０％以上８０％以下の範囲とすることができる。
【００５５】
前記所定の範囲内の場合、次ステップであるステップ１０６に進み、前記所定の範囲から外れた場合は、前記所定の範囲より大きいか否かを判別する（ステップ１０７）。
【００５６】
前記所定の範囲より小さい場合は素子領域のダミーパターンを挿入する（ステップ１０８）。ダミーパターンを挿入することにより、その面積率を増加することができる。前記所定の範囲より大きい場合は小領域内のパターンの分割、もしくは一機能を有する領域の配置間隔を調整する（ステップ１０９）。これにより面積率を低減することができる。次にステップ１０４に戻り、面積率を再び計算する。面積率が前記所定の範囲内になるまで、これらのステップを繰り返す。
【００５７】
次に、全ての小領域において面積率の判別が終了したか否かを判別する（ステップ１０６）。終了していない場合は、次の小領域に移動する（ステップ１１０）。そしてステップ１０４に戻って前述したステップを繰り返す。
【００５８】
次に、全ての小領域において面積率が所定の範囲内である場合は、前記活性化領域のパターンを小領域とは異なる大きさの領域（以下、発明の実施の形態の欄において「大領域」という。）に分割する（ステップ１１１）。大領域の大きさは小領域より大きく設定することが好ましい。仮に大領域を小領域より小さく設定すると、大領域についての面積率の判別後に小領域について再び調整が必要になる場合が生じ、手間が増え煩雑となってしまう。大領域の大きさは小領域より大きく設定することにより、かかる手間を省くことができ、効率よく設計することができる。具体的には、大領域の大きさは小領域に対して４倍から１６倍に設定することが特に好ましい。このような大きさにすると、小領域に対する面積率の所定の範囲と大領域に対する面積率の所定の範囲との差異が大きくなり、小領域に対する面積率の所定の範囲を広くとることができ、設計の自由度を一層大きくすることができる。例えば、１０００μｍ×１０００μｍとすることができる。
【００５９】
次に、大領域ごとに面積率を計算する（ステップ１１２）。面積率は、素子領域面積の総和／大領域の面積×１００と表される。
【００６０】
次に、前記大領域の面積率が所定の範囲内であるか否かを判別する（ステップ１１３）。所定の範囲は、前述した本発明に至った経緯で説明した手法と同様にして導かれ、大領域の大きさに対応して規定される。例えば、１０００μｍ×１０００μｍの小領域に対して、所定の範囲を３０％以上５０％以下の範囲とすることができる。
【００６１】
前記所定の範囲内の場合、次ステップであるステップ１１４に進み、前記所定の範囲から外れた場合は、前記所定の範囲より大きいか否かを判別する（ステップ１１５）。
【００６２】
前記所定の範囲より小さい場合はダミーターンを挿入し（ステップ１１６）、大きい場合は、大領域内のパターンの分割、もしくは一機能を有する領域の配置間隔を調整し（ステップ１１７）、ステップ１１２に戻り、面積率を再び計算する。面積率が前記所定の範囲内になるまで、これらのステップを繰り返す。
【００６３】
次に、全ての大領域において面積率の判別が終了したか否かを判別する（ステップ１１４）。終了していない場合は、次の大領域に移動する（ステップ１１８）。そしてステップ１１２に戻って前述したステップを繰り返す。
【００６４】
全て大領域において面積率が所定の範囲内である場合は、処理を終了する（ステップ１１９）。
【００６５】
なお、すべての大領域において面積率が所定の範囲内にならない場合は、小領域の面積率の所定の範囲を変更して、ステップ１０４〜ステップ１１９のステップを再び行ってもよい。
【００６６】
また、本実施の形態においては活性化領域のパターンの設計について説明したが、配線領域等のＣＭＰが適用される領域には、総て適用することができる。
［実施例１］
本実施例は、第１の実施の形態に係る設計方法を適用してＭＯＳトランジスタの活性化領域のパターンを設計し、素子領域と素子分離領域とからなる活性化領域を形成したのである。
【００６７】
図１４は、本発明の実施例に係るＭＯＳトランジスタの活性化領域の面積率を示した図である。図１４において、１つの小領域７１，７２の大きさは２５０μｍ×２５０μｍであり、太線で囲んで示す大領域７３，７４の大きさは１０００μｍ×１０００μｍである。また、面積率８０％の小領域７１をハッチングで、面積率２０％の小領域７２を白ぬきで示している。
【００６８】
図１４に示すように、活性化領域のパターン７０は、第１の実施の形態で説明した設計方法を適用して得られたものである。この設計方法において、小領域は２５０μｍ×２５０μｍの大きさとし、この小領域に対する面積率の所定の範囲を２０％以上８０％以下とした。大領域は１０００μｍ×１０００μｍの大きさとし、この大領域に対する面積率の所定の範囲を３０％以上５０％以下とした。なお、これらの所定の範囲は、研磨後のシリコン窒化膜の膜厚が７０ｎｍ以上８３ｎｍ以下を許容するとして規定されたものである。
【００６９】
図１４を参照するに、第１の実施の形態で説明した設計方法を適用して得られたパターン７０は、２５０μｍ×２５０μｍの小領域７１，７２では面積率は２０％以上８０％以下の範囲内であり、１０００μｍ×１０００μｍの大領域７３，７４は、面積率が３０％以上５０％以下の範囲内である。なお、大領域の面積率は、前述したように素子領域面積の総和／大領域の面積×１００と計算されるが、本実施例では、簡便的に大領域に含まれる小領域の面積率の平均値として計算される。
【００７０】
次に、半導体基板にこのパターン７０の活性化領域を形成し、前述した本発明に至った経緯で説明した手法と同様にして、ＳＴＩ構造を形成するための研磨を行った。
【００７１】
図１５は、本実施例に係る研磨後のシリコン窒化膜の膜厚を示した図である。図１５において、パターン７０の小領域７１、７２に対応させてシリコン窒化膜の膜厚を示している。面積率８０％の小領域７１に対応する領域をハッチングで示し、面積率２０％の小領域７２に対応する領域を白ぬきで示している。
【００７２】
図１５を参照するに、全ての領域において、シリコン窒化膜の膜厚は、７０ｎｍ以上８３ｎｍ以下の範囲内であることが確認できた。
［比較例１］
図１６は、本発明によらない比較例に係るＭＯＳトランジスタの活性化領域の面積率を示した図である。図１６において、図１４と同様に、１つの小領域の大きさは２５０μｍ×２５０μｍであり、面積率８０％の小領域７１をハッチングで、面積率２０％の小領域７２を白ぬきで表してある。
【００７３】
図１６を参照するに、活性化領域のパターン７５は、２５０μｍ×２５０μｍの小領域７１，７２は、この小領域７１対する面積率の所定の範囲である２０％以上８０％以下の範囲内である。しかし、１０００μｍ×１０００μｍの大領域７６，７７での面積率は、許容される面積率である３０％以上５０％以下の範囲から外れている。例えば、図１６に示す大領域７６は、面積率が５７．５％となっている。
【００７４】
次に、半導体基板にこのパターン７５の活性化領域を形成し、実施例１と同様にして、ＳＴＩ構造を形成するための研磨を行った。
【００７５】
図１７は、比較例に係る研磨後のシリコン窒化膜の膜厚を示した図である。図１７において、パターン７５の小領域７１、７２に対応させてシリコン窒化膜の膜厚を示している。面積率８０％の小領域７１に対応する領域をハッチングで示し、面積率２０％の小領域７２に対応する領域を白ぬきで示している。
【００７６】
図１７を参照するに、図１６に示す面積率が所定の範囲から外れている大領域７６に対応する領域７８に隣接した領域７９において、シリコン窒化膜の膜厚が７０ｎｍより小さくなっており、許容範囲の７０ｎｍ以上８３ｎｍ以下の範囲から外れていることがわかる。
【００７７】
実施例１および比較例１によれば、２５０μｍ×２５０μｍの小領域では面積率は２０％以上８０％以下の範囲内であっても、１０００μｍ×１０００μｍの大領域は、面積率が３０％以上５０％以下の範囲からはずれている場合は、所定のシリコン窒化膜の膜厚が得られないことがわかる。したがって、異なる大きさの領域に分割して、それらの各々について所定の範囲の面積率を設けて活性化領域のパターンの設計をすることにより、所望の範囲の膜厚が得られ、よって研磨速度が異なる領域の疎密により生ずるエロージョン等の凹みを防止して平坦度の良好な研磨面を有する半導体基板が得られることがわかる。
（第２の実施の形態）
以下、図面に基づいて本発明の実施の形態である電子装置の設計方法を説明する。図１８は、本発明の実施の形態である設計方法のその他の例を示したフローチャートである。
【００７８】
本実施の形態である半導体装置の設計方法は、ダマシン、デュアルダマシン構造を有する配線領域のパターンを自動的に設計するものである。具体的には、層間絶縁膜に形成される配線層のパターンを自動的に設計するものである。
【００７９】
まず、半導体装置に要求される機能から決定された回路設計データを公知の設計手法により生成する（ステップ２０１）。
【００８０】
次に、前記回路設計データより配線領域のパターンを生成する（ステップ２０２）。
【００８１】
次に、前記配線領域のパターンを小領域に等しく分割する（ステップ２０３）。ここで、小領域は、後述するステップ２１１の大領域より小さくする。例えば２５μｍ×２５μｍとする。
【００８２】
次に、小領域ごとに面積率を計算する（ステップ２０４）。面積率は、配線層の上面の面積の総和／小領域の面積×１００と表される。ここで、配線層の上面とは、ＣＭＰ法により平坦化された際の配線層の上面である。
【００８３】
次に、前記小領域の面積率が規定値以下であるか否かを判別する（ステップ２０５）。規定値は、前述した本発明に至った経緯で説明した手法と同様にして、配線構造を形成する場合にあてはめて導かれる。例えば、研磨面の段差の最大値を５０ｎｍとした場合、２５μｍ×２５μｍの小領域に対して面積率の既定値を８０％とすることができる。
【００８４】
前記所定の規定値以下である場合、次ステップであるステップ２０６に進み、前記所所定の規定値より大きい場合は、小領域内の配線間隔を拡大するなどして調整し（ステップ２０８）、ステップ２０４に戻り、面積率を再び計算する。面積率が前記既定値以下になるまで、これらのステップを繰り返す。
【００８５】
次に、全ての小領域において面積率の判別が終了したか否かを判別する（ステップ２０６）。終了していない場合は、次の小領域に移動する（ステップ２１０）。そしてステップ２０４に戻って前述したステップを繰り返す。
【００８６】
次に、全て小領域において面積率が既定値以下である場合は、前記配線領域のパターンを小領域とは異なる大きさの大領域に分割する（ステップ２１１）。第１の実施の形態で述べた理由と同様の理由により、大領域の大きさは小領域より大きく設定する。具体的には、小領域に対して４倍から１６倍に設定することが好ましい。例えば、１００μｍ×１００μｍとすることができる。
【００８７】
次に、大領域ごとに面積率を計算する（ステップ２１２）。面積率は、配線層の上面の面積の総和／大領域の面積×１００と表される。
【００８８】
次に、前記大領域の面積率が規定値以下であるか否かを判別する（ステップ２１３）。既定値は、前述した本発明に至った経緯で説明した手法と同様にして、配線構造を形成する場合にあてはめて導かれる。例えば、１００μｍ×１００μｍの大領域に対して、既定値を４０％とすることができる。
【００８９】
前記規定値以下の場合、次ステップであるステップ２１４に進み、前記既定値より大きい場合は、大領域内の配線間隔を拡大するなどして調整し（ステップ２１６）、ステップ２１２に戻り、面積率を再び計算する。面積率が前記規定値以下になるまで、これらのステップを繰り返す。
【００９０】
次に、全ての大領域において面積率の判別が終了したか否かを判別する（ステップ２１４）。終了していない場合は、次の大領域に移動する（ステップ２１８）。そしてステップ２１２に戻って前述したステップを繰り返す。
【００９１】
全ての大領域において面積率の判別が終了した場合は処理を終了する（ステップ２１９）。
【００９２】
なお、本実施の形態においては、小領域および大領域に対する面積率の規定値は最大値のみを規定しているが、第１の実施の形態と同様に、必要に応じて許容される面積率の最小値もあわせて規定してもよい。
［実施例２］
実施例２は、第２の実施の形態の設計方法を適用して配線パターンを設計し、配線構造を形成したものである。
【００９３】
本実施例では、第２の実施の形態において、小領域の大きさを２５μｍ、大領域の大きさを１００μｍとした。また、小領域に対する面積率の規定値を７０％、８０％、９０％とし、大領域に対する面積率の規定値を４０％、６０％、８０％とし、これらを組み合わせて配線パターンを生成し、配線構造の上面である研磨面の平坦性の試験を行った。なお、平坦性は、後述する配線層を形成するＣｕ膜８７と絶縁層８４との段差で表す。この段差が５０ｎｍ以下の場合を許容範囲とした。以下、前記生成したパターンを用いて、配線構造を作製し、段差の測定を行った。
【００９４】
図１９は、配線構造を形成する工程を示した図である。
【００９５】
図１９（Ａ）を参照するに、シリコン基板８１上に、プラズマＣＶＤ法により、厚さ３００ｎｍのＳｉＯ２からなる絶縁層８２を形成し、その上にプラズマＣＶＤ法により、厚さ２０ｎｍのＳｉＮからなるエッチングストッパ層８３を形成する。その上にプラズマＣＶＤ法により、厚さ４５０ｎｍのＳｉＯ２からなる絶縁層８４を形成する。
【００９６】
図１９（Ｂ）を参照するに、フォトリソグラフィ法により、レジスト８５を塗布しパターニングする。次にレジスト８５をマスクとして、ドライエッチングにより絶縁層８４の一部を研削し、Ｃｕ埋込み用の溝８４−１を形成する。
【００９７】
図１９（Ｃ）を参照するに、次に、スパッタ法により、厚さ２５ｎｍのＴａＮからなる拡散バリア層８６を形成し、その上に、スパッタ法により、厚さ２０ｎｍのＣｕ膜をメッキベースとして形成し（図示せず）、その上に、メッキ法により、厚さ１．３μｍのＣｕ膜８７を形成する。
【００９８】
図１９（Ｄ）を参照するに、次に、ＣＭＰ法により、Ｃｕ膜８７を研磨し、さらに絶縁層８４上の拡散バリア層８６が完全に除去され絶縁層８４が露出するまで研磨を行う。以上によりＣｕ膜８７からなる配線層および配線層を分離する絶縁層８４からなる配線構造が形成される。なお、ＣＭＰ法による研磨では、ＴａＮおよびＳｉＯ２の研磨速度に対して、Ｃｕの研磨速度が大きな研磨剤が採用される。
【００９９】
研磨面の段差を、ＡＦＭ（原子間力顕微鏡）を用いて評価した。ここで、段差は、各々の配線パターンが形成されている領域の凹みの最下点と、配線パターンの周囲の絶縁層８４、例えば配線層が設けられていない絶縁層８４の領域の上面との差で表される。
【０１００】
図２０は、段差の最大値を示した図である。
【０１０１】
図２０を参照するに、許容される段差の最大値を５０ｎｍであるので、許容される面積率は、２５μｍ×２５μｍの領域と１００μｍ×１００μｍ角の領域との組み合わせで示すと、（２５μｍ×２５μｍ、１００μｍ×１００μｍ角）＝（７０％、４０％）、（７０％、６０％）、（８０％、４０％）、（８０％、６０％）である。最も規定値が大きくなる組み合わせ、すなわち設計の自由度が大きくなる組み合わせは、（２５μｍ×２５μｍ、１００μｍ×１００μｍ角）＝（８０％、６０％）である。つまり、２５μｍ×２５μｍの領域において面積率が８０％以下になるようにパターンの設計を行い、１００μｍ×１００μｍ角の領域において面積率が６０％以下になるようにパターンの設計を行うことによって、段差が５０ｎｍ以下に抑制されることがわかる。
【０１０２】
仮に一の大きさの領域、例えば小領域においてのみ面積率を規定する設計方法を採用すると、段差を５０ｎｍ以下に抑制するためには面積率の規定値を６０％しなければならない。一方、本実施例のように、２５μｍ×２５μｍおよび１００μｍ×１００μｍの２つ領域、例えば小領域および大領域により面積率を規定すると、２５μｍ×２５μｍの小領域では、規定値を８０％に拡大することができ、配線領域のパターンの設計の自由度を大きくすることができる。それと共に、それぞれの大きさの領域に対して面積率を規定しているので、単一の領域に分割した場合より、配線領域のパターンの粗密をより正確に均一化でき、平坦性の良好な研磨面を得ることができる。
［実施例３］
本実施例は、複合型の薄膜磁気ヘッドの設計工程において適用される設計方法の一例である。具体的には、薄膜磁気ヘッドは半導体製造プロセスと同様に、薄膜磁気ヘッドの基板上の配置を設計するものである。
【０１０３】
まず、第１の実施の形態である設計方法により、薄膜磁気ヘッドの基板上の配置のパターンを決定する。例えば、第１の実施の形態における小領域の大きさを２５０μｍ×２５０μｍとし、大領域の大きさを１０００μｍ×１０００μｍとした。また、小領域に対する面積率の所定の範囲を１０％から２０％とし、大領域に対する面積率の所定の範囲を１％から１０％とした。これは、後述する図２１（Ｄ）に示すＡｌ２Ｏ３膜９６とＮｉＦｅ膜９５の段差を３０ｎｍ以下に抑制するためである。なお、面積率は、ＮｉＦｅ膜９５の面積／（小領域もしくは大領域の面積）×１００とした。
【０１０４】
次に、かかるパターンを用いて、膜磁気ヘッドの再生用ヘッド部の下部シールドを形成する。
【０１０５】
図２１は、薄膜磁気ヘッドの再生用ヘッド部の下部シールドを形成する工程を示す図である。
【０１０６】
図２１（Ａ）を参照するに、直径６インチのアルティック（Ａｌ２Ｏ３−ＴｉＣ）基板９１上に、スパッタ法、ＣＶＤ法などにより厚さ５μｍのＡｌ２Ｏ３膜９２を形成する。次に、この上にスパッタ法などにより厚さ１μｍのＮｉＦｅ膜９３を形成する。
【０１０７】
図２１（Ｂ）を参照するに、前記ＮｉＦｅ膜９３上に、フォトリソグラフィ法によりレジスト９４をパターニングして、下部シールドを形成するための開口部を形成する。次にメッキ法により、厚さ２μｍのＮｉＦｅ膜９５を形成する。なお、レジスト９４上にはＮｉＦｅ膜は形成されない。
【０１０８】
図２１（Ｃ）を参照するに、次に、レジスト９４を除去し、レジスト９４の下部のＮｉＦｅ膜９３をドライエッチングにより除去する。次に、その上にＣＶＤ法により厚さ４μｍのＡｌ２Ｏ３膜９６を形成する。
【０１０９】
図２１（Ｄ）を参照するに、次に、前記Ａｌ２Ｏ３膜９６をＣＭＰ法によりＮｉＦｅ膜９５が露出するまで研磨する。研磨面は、ＮｉＦｅ膜９５およびＡｌ２Ｏ３膜９６の上面からなり、研磨面はほぼ平坦となる。この後、この研磨面上に再生用感磁素子であるＧＭＲ（巨大磁気抵抗効果型）素子等が形成され、再生用ヘッド部が形成される。この研磨面はＧＭＲ素子等の基準面となるので平坦性が良好であることを要する。
【０１１０】
ここで研磨条件は、以下の通りである。図２２は、ＣＭＰ装置の構成を模式的に示した図である。ＣＭＰ装置３００は、アルティック基板９１を保持する研磨ヘッド３０１と、研磨パッド３０２が貼られた研磨テーブル３０３と、スラリーを供給するスラリー供給ノズル３０４等から構成されている。アルティック基板９１に対する荷重は３９２０Ｐａ、研磨ヘッド３０１および研磨テーブル３０３の回転数は約６０回転／ｍｉｎ、スラリー流量は約０．１Ｌ／ｍｉｎである。研磨パッド３０２は、例えば、ローデルニッタ社製ＩＣ１０００を使用することができ、スラリーはアルミナ砥粒を主成分とし、ｐＨ３から４のものを使用できる。
【０１１１】
ＮｉＦｅ膜およびＡｌ２Ｏ３膜の上面の段差をＡＦＭ（原子間力顕微鏡）を用いて評価した。段差は最大２５ｎｍであった。これは、設計において許容した段差である３０ｎｍより小さいことがわかった。
【０１１２】
実施例３によれば、第１の実施の形態による設計方法を適用することにより、薄膜磁気ヘッドの下部シールドを形成するＮｉＦｅ膜の基板上の配置を決定し、ＮｉＦｅ膜とＡｌ２Ｏ３膜からなる研磨面の平坦性を良好とすることが可能となる。
【０１１３】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【０１１４】
上記の第１および第２の実施の形態ならびに実施例１から３では、活性化領域あるいは配線領域等を等しく小領域もしくは大領域に分割したが、隣り合う小領域同士もしくは隣り合う大領域同士が互いに所定量だけ重なり合うように分割してもよい。さらに小領域同士のみあるいは大領域のみ重なり合うように分割してもよく、小領域同士および大領域同士の両方とも重なり合うようしてもよい。このようにすると、分割を開始する基点の位置の影響を抑制するとともにより精緻に判別しかつ所定の面積率の範囲内に含まれるように設計することができ、より均一なパターンを設計することができる。
【０１１５】
また、重なり合う所定量は、小領域に分割する場合は、その小領域の一辺の長さの３／４以下であることが好ましい。大領域に分割する場合も同様である。面積率が所定の範囲内であるか否かを一層精緻に判別できる。
【０１１６】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  （１）化学機械的研磨により研磨速度が大きい易研磨領域と研磨速度が小さい難研磨領域との両方を含んで画定されるレイアウト領域を第１の小領域に等しく複数に分割する工程と、
（２）各々の該第１の小領域について、前記難研磨領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい許容面積率と前記第１の面積率を対比し、前記第１の面積率が前記許容面積率よりも大きければ易研磨領域を拡大あるいは追加し、前記許容面積率よりも小さければ難研磨領域を拡大あるいは追加する工程と、
（３）前記レイアウト領域を前記第１の小領域と異なる大きさの第２の小領域に等しく複数に分割する工程と、
（４）各々の該第２の小領域について、前記難研磨領域が占める第２の面積率を求め、研磨後平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい許容面積率と前記第２の面積率を対比し、前記第２の面積率が前記許容面積率よりも大きければ易研磨領域を拡大あるいは追加し、前記許容最大面積率よりも小さければ難研磨領域を拡大あるいは追加する工程と、
を有する電子装置の設計方法。
（付記２）  （１）化学機械的研磨により研磨速度が異なる素子分離領域と、該素子分離領域により画成された基板領域との両方を含む素子形成領域を第１の小領域に等しく複数に分割する工程と、
（２）各々の該第１の小領域について、前記基板領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第１の小領域中に前記基板領域が占めてよい許容最大面積率と前記第１の面積率を対比し、前記第１の面積率が前記許容面積率よりも大きければ素子分離領域を拡大あるいは追加し、前記許容面積率よりも小さければ基板領域を拡大あるいは追加する工程と、
（３）前記素子形成領域を前記第１の小領域と異なる大きさの第２の小領域に等しく複数に分割する工程と、
（４）各々の該第２の小領域について、前記基板領域が占める第２の面積率を求め、研磨後平坦度を確保するために前記第２の小領域中に前記基板領域が占めてよい許容面積率と前記第２の面積率を対比し、前記第２の面積率が前記許容面積率よりも大きければ素子分離領域を拡大あるいは追加し、前記許容面積率よりも小さければ基板領域を拡大あるいは追加する工程と、
を有する電子装置の設計方法。
（付記３）  （１）化学機械的研磨により研磨速度が異なる配線層領域と絶縁層領域との両方を含む配線領域を第１の小領域に等しく複数に分割する工程と、
（２）各々の該第１の小領域について、前記絶縁層領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第１の小領域中に前記絶縁層領域が占めてよい許容面積率と前記第１の面積率を対比し、前記第１の面積率が前記許容面積率よりも大きければ配線層領域を拡大あるいは追加し、前記許容面積率よりも小さければ絶縁層領域を拡大あるいは追加する工程と、
（３）前記配線領域を前記第１の小領域と異なる大きさの第２の小領域に等しく複数に分割する工程と、
（４）各々の該第２の小領域について、前記絶縁層領域が占める第１の面積率を求め、研磨後平坦度を確保するために前記第２の小領域中に前記絶縁層領域が占めてよい許容面積率と前記第２の面積率を対比し、前記第２の面積率が前記許容面積率よりも大きければ配線層領域を拡大あるいは追加し、前記許容面積率よりも小さければ絶縁層領域を拡大あるいは追加する工程と、
を有する電子装置の設計方法。
（付記４）  前記（１）または（３）の工程において、第１または第２の小領域の各々が、隣り合う対応する該小領域と互いに所定量だけ重なり合っていることを特徴とする付記１〜３のうち、いずれか一項記載の電子装置の設計方法。
（付記５）  前記所定量は、前記小領域の一辺の長さの３／４以下であることを特徴とする付記４記載の電子装置の設計方法。
（付記６）  前記第２の小領域は前記第１の小領域より大きいことを特徴とする付記１〜５のうち、いずれか一項記載の電子装置の設計方法。
（付記７）  前記第２の小領域は前記第１の小領域の４倍から１６倍の範囲内の面積を有することを特徴とする付記１〜６のうち、いずれか一項記載の電子装置の設計方法。
（付記８）  前記電子装置は、シャロートレンチアイソレーションを有するものであり、前記易研磨領域はシャロートレンチアイソレーション領域であり、前記難研磨領域は前記シャロートレンチアイソレーション領域以外の領域であることを特徴とする付記１および４〜７のうち、いずれか一項記載の電子装置の設計方法。
（付記９）  前記第１の小領域は一辺が２５０μｍの正方形であり、前記（２）における許容面積率は２０％以上８０％以下の範囲内であり、前記第２の小領域は一辺が１０００μｍの正方形であり、前記（４）における許容面積率は３０％以上５０％以下の範囲内であることを特徴とする付記１〜８のうち、いずれか一項記載の電子装置の設計方法。
（付記１０）  前記（２）または（４）の工程を繰り返して行うことを特徴とする付記１〜９にうち、いずれか一項記載の電子装置の設計方法。
（付記１１）  付記１〜１０のうち、いずれか一項記載の電子装置の設計方法を使った設計工程を含むことを特徴とする電子装置の製造方法。
【０１１７】
【発明の効果】
以上詳述したところから明らかなように、本発明によれば、ＣＭＰ法を用いてＳＴＩ構造、配線構造等を形成する場合に、研磨速度のより大きな領域が占める面密度の大小により生ずる凹みを防止することができる。また、本発明によれば、より自由度の大きい設計方法を提供することができる。
【図面の簡単な説明】
【図１】従来のＳＴＩ工程を示した図である。
【図２】従来技術１のＳＴＩ工程を示した図である。
【図３】素子領域と素子分離領域を有する基板の一例である。
【図４】図３に示した基板の研磨後の要部断面図である。
【図５】素子領域と素子分離領域とからなる領域のレイアウトパターンを１００μｍ角の小領域に分割して示した図である。
【図６】素子領域と素子分離領域とからなる領域のレイアウトパターンの他の例を示した図である。
【図７】試験に用いた半導体基板を示す平面図である。
【図８】活性化領域を拡大して示した図である。
【図９】ダミー領域を拡大して示した図である。
【図１０】シリコン酸化膜を形成した活性化領域を示す断面図である。
【図１１】研磨後の活性化領域を示す断面図である。
【図１２】シリコン窒化膜の膜厚の最小値と、最小値を示した領域を示した図である。
【図１３】本発明の実施の形態である設計方法の一例を示したフローチャートである。
【図１４】本実施例に係るＭＯＳトランジスタの活性化領域の面積率を示した図である。
【図１５】本実施例に係る研磨後の各小領域のシリコン窒化膜の膜厚を示した図である。
【図１６】比較例に係るＭＯＳトランジスタの活性化領域の面積率を示した図である。
【図１７】比較例に係る研磨後の各領域のシリコン窒化膜の膜厚を示した図である。
【図１８】本発明の実施の形態である設計方法のその他の例を示したフローチャートである。
【図１９】本実施例に係る配線構造を形成する工程を示した図である。
【図２０】段差の最大値を示した図である。
【図２１】本実施例に係る薄膜磁気ヘッドの再生用ヘッド部の下部シールドを形成する工程を示す図である。
【図２２】ＣＭＰ装置の構成を模式的に示した図である。
【符号の説明】
６０      半導体基板
６１      活性化領域
６２      ダミー領域
６３      素子領域
６４、６８      シリコン酸化膜
６５      シリコン窒化膜
６６      トレンチ
７０、７５      レイアウト領域
７１、７２      小領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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