(57)【特許請求の範囲】
【請求項１】
基準となる所定の信号と下記電圧制御発振器の出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から積分器をなすフィルタを介して入力された位相比較結果を示す電圧に応じた周波数の信号を生成して出力する電圧制御発振器を備えたＰＬＬ回路において、
前記電圧制御発振器は、
遅延回路をなす複数のインバータがリング状に接続されてなるリングオシレータと、
該リングオシレータの対応するインバータの正側電源端に第１直流電源から供給される電流の制御を行う各第１トランジスタと、
前記リングオシレータの対応するインバータの負側電源端から出力される電流の制御を行う各第２トランジスタと、
前記位相比較結果を示す入力電圧を電流に変換する電圧電流変換回路と、
該電圧電流変換回路で変換された電流に応じた電流を出力する第１カレントミラー回路と、
該第１カレントミラー回路の出力電流に応じた電流を前記各第１トランジスタのそれぞれの制御信号入力端に出力する第２カレントミラー回路と、
該第２カレントミラー回路の出力電流に応じた電流を前記各第２トランジスタのそれぞれの制御信号入力端に出力する第３カレントミラー回路と、
を備え、
前記電圧電流変換回路、第１カレントミラー回路及び第２カレントミラー回路は、前記第１直流電源の電源電圧Ｖｄｄ１よりも高い第２直流電源からの電源電圧Ｖｄｄ２で動作すると共に、前記リングオシレータ及び第３カレントミラー回路は、前記第１直流電源からの電源電圧Ｖｄｄ１で動作することを特徴とするＰＬＬ回路。
【請求項２】
基準となる所定の信号と下記電圧制御発振器の出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から積分器をなすフィルタを介して入力された位相比較結果を示す電圧に応じた周波数の信号を生成して出力する電圧制御発振器を備えたＰＬＬ回路において、
前記電圧制御発振器は、
遅延回路をなす複数の差動増幅器がリング状に接続されてなるリングオシレータと、
前記位相比較結果を示す入力電圧を電流に変換する電圧電流変換回路と、
該電圧電流変換回路で変換された電流に応じた電流を出力する第１カレントミラー回路と、
前記各差動増幅器の差動対に第１直流電源から供給される電流の制御を行う該各差動増幅器の第１トランジスタに対して、制御信号入力端に第１カレントミラー回路の出力電流に応じた電流を出力する第２カレントミラー回路と、
前記各差動増幅器の差動対から流れる電流の制御を行う該各差動増幅器の第２トランジスタに対して、制御信号入力端に該第２カレントミラー回路の出力電流に応じた電流を出力する第３カレントミラー回路と、
を備え、
前記電圧電流変換回路、第１カレントミラー回路及び第２カレントミラー回路は、前記第１直流電源の電源電圧Ｖｄｄ１よりも高い第２直流電源からの電源電圧Ｖｄｄ２で動作すると共に、前記リングオシレータ及び第３カレントミラー回路は、前記第１直流電源からの電源電圧Ｖｄｄ１で動作することを特徴とするＰＬＬ回路。
【請求項３】
前記電圧電流変換回路は、
入力された電圧を電流に変換するトランジスタ及び抵抗の直列回路と、
非反転入力端に位相比較結果を示す入力電圧が入力されると共に、反転入力端が該直列回路のトランジスタの出力端に接続されて負帰還回路が形成され、該直列回路のトランジスタの動作制御を行う演算増幅器と、
からなることを特徴とする請求項１又は２記載のＰＬＬ回路。
【請求項４】
前記電圧制御発振器は、第１カレントミラー回路に所定の定電流を入力する定電流源を備えることを特徴とする請求項１、２又は３記載のＰＬＬ回路。
【請求項５】
前記各第１トランジスタは、第３カレントミラー回路の起動用トランジスタとカレントミラー回路を形成することを特徴とする請求項１、２、３又は４記載のＰＬＬ回路。
【請求項６】
前記電圧制御発振器は、各第２トランジスタとカレントミラー回路を形成する第３トランジスタを備え、該第３トランジスタは、前記第３カレントミラー回路の出力電流が入力されることを特徴とする請求項１、２、３、４又は５記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路に関し、特に電圧制御型発振器における出力周波数特性の改善を行う技術に関する。
【０００２】
【従来の技術】
近年、プロセス技術の微細化に伴う電源電圧の低下によって、ＰＬＬ回路の電源電圧も同様に低下させる必要があった。
図６は従来の電圧制御発振器の回路例を示した図である。図６の電圧制御発振器（以下、ＶＣＯと呼ぶ）１００において、リングオシレータ１０１を構成する遅延回路として、複数のインバータＩＶ１〜ＩＶｍ（ｍは、ｍ＞１の奇数）を使用していた。また、対応するインバータ回路ＩＶ１〜ＩＶｍに対して、直流電源から正側電源端に供給される電流を制御するＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｐ１〜Ｐｍ及び負側電源端から接地へ流れる電流を制御するＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｎ１〜Ｎｍを備えている。
【０００３】
また、ＶＣＯ１００は、入力電圧ＶＣＯＩＮを電流に変換する、演算増幅器１０２、ＮＭＯＳトランジスタ１０３及び抵抗１０４からなる電圧電流変換回路１０５を備えている。演算増幅器１０２には負帰還回路が形成されており、演算増幅器１０２は、入力電圧ＶＣＯＩＮをＮＭＯＳトランジスタ１０３のゲートに出力すると共に、ＮＭＯＳトランジスタ１０３と抵抗１０４との接続部が入力電圧ＶＣＯＩＮに等しくなるように動作する。該電圧電流変換回路１０５で変換された電流は、第１カレントミラー回路１０６、第２カレントミラー回路１０７及び第３カレントミラー回路１０８を介して、ＮＭＯＳトランジスタ１０９に流れる。
【０００４】
ＮＭＯＳトランジスタ１０９は、各ＮＭＯＳトランジスタＮ１〜Ｎｍとカレントミラー回路を形成していることから、第３カレントミラー回路１０８から出力された電流に応じた電流が各ＮＭＯＳトランジスタＮ１〜Ｎｍにそれぞれ流れる。一方、第３カレントミラー回路１０８を形成するＰＭＯＳトランジスタ１１５は、各ＰＭＯＳトランジスタＰ１〜Ｐｍとカレントミラー回路を形成しており、各ＰＭＯＳトランジスタＰ１〜Ｐｍは、第２カレントミラー回路１０７からの出力電流に応じた電流を、対応するインバータＩＶ１〜ＩＶｍの正側電源端にそれぞれ供給する。
【０００５】
このようにして、各インバータ回路ＩＶ１〜ＩＶｍに流れる電流を制御することができ、電圧電流変換回路１０５を制御する電圧ＶＣＯＩＮによって各インバータ回路ＩＮＶ１〜ＩＮＶｍの遅延時間を制御することができる。このため、入力電圧ＶＣＯＩＮによって、リングオシレータ１０１から出力される信号ＳＯＵＴの周波数を変えることができる。このようなＰＬＬ回路では、電圧電流変換回路１０５及びＰＭＯＳトランジスタ１１５の特性によってリングオシレータ１０１の発振周波数を決めることができる。特に、電圧電流変換回路１０５における抵抗１０４の抵抗値によってリングオシレータ１０１の最低発振周波数が決定される。
【０００６】
【発明が解決しようとする課題】
しかし、図６で示したＶＣＯ１００の構成では、図７で示すように、入力電圧ＶＣＯＩＮが電源電圧Ｖｄｄに近くなると、ＶＣＯ１００の出力信号ＳＯＵＴの周波数ＦＯＵＴは、入力電圧ＶＣＯＩＮが電源電圧ＶｄｄからＰＭＯＳトランジスタ１１１のしきい値電圧を減算した値程度までしか直線的な特性にならない。このように、図７のような特性のＶＣＯ１００を有するＰＬＬ回路では、電源電圧Ｖｄｄが低下すると、入力電圧ＶＣＯＩＮに対してＶＣＯ１００の出力周波数特性が直線となる範囲が狭くなる。
【０００７】
このため、ＶＣＯ１００のゲインを高める必要があるが、このようにすると、単位入力電圧あたりの出力周波数変異が大きくなり、ＰＬＬのジッタが大きくなってＰＬＬ回路の特性が劣化するという問題があった。なお、図７では、（ａ）が図６の定電流源１１０を設けた場合の特性を、（ｂ）が図６の定電流源１１０を設けなかった場合の特性をそれぞれ示している。
【０００８】
通常、微細化により低電圧化されたプロセスにおいてもチップ外部との入出力（Ｉ／Ｏ）部に高電圧の領域があり、特性の若干劣る高電圧対応のトランジスタが使用されていた。このようなことから、ジッタの増大に伴うＰＬＬの特性劣化を防ぐ方法としては、高電圧対応のトランジスタを使用してＰＬＬ回路全体の電圧を高電圧に維持する方法が考えられる。しかし、このようにすると、ＰＬＬ回路と該ＰＬＬ回路に接続される内部論理回路との間にレベルシフタが必要となるため、ＰＬＬ回路におけるデューティサイクル、ジッタ等の特性が劣化するという問題があった。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、入力電圧ＶＣＯＩＮの可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るＰＬＬ回路は、基準となる所定の信号と下記電圧制御発振器の出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から積分器をなすフィルタを介して入力された位相比較結果を示す電圧に応じた周波数の信号を生成して出力する電圧制御発振器を備えたＰＬＬ回路において、前記電圧制御発振器は、遅延回路をなす複数のインバータがリング状に接続されてなるリングオシレータと、該リングオシレータの対応するインバータの正側電源端に第１直流電源から供給される電流の制御を行う各第１トランジスタと、前記リングオシレータの対応するインバータの負側電源端から出力される電流の制御を行う各第２トランジスタと、前記位相比較結果を示す入力電圧を電流に変換する電圧電流変換回路と、該電圧電流変換回路で変換された電流に応じた電流を出力する第１カレントミラー回路と、該第１カレントミラー回路の出力電流に応じた電流を前記各第１トランジスタのそれぞれの制御信号入力端に出力する第２カレントミラー回路と、該第２カレントミラー回路の出力電流に応じた電流を前記各第２トランジスタのそれぞれの制御信号入力端に出力する第３カレントミラー回路とを備え、前記電圧電流変換回路、第１カレントミラー回路及び第２カレントミラー回路は、前記第１直流電源の電源電圧Ｖｄｄ１よりも高い第２直流電源からの電源電圧Ｖｄｄ２で動作すると共に、前記リングオシレータ及び第３カレントミラー回路は、前記第１直流電源からの電源電圧Ｖｄｄ１で動作するものである。
【００１１】
また、この発明に係るＰＬＬ回路は、基準となる所定の信号と下記電圧制御発振器の出力信号の位相を比較し、該位相差に応じた電圧を出力する位相比較器と、該位相比較器から積分器をなすフィルタを介して入力された位相比較結果を示す電圧に応じた周波数の信号を生成して出力する電圧制御発振器を備えたＰＬＬ回路において、前記電圧制御発振器は、遅延回路をなす複数の差動増幅器がリング状に接続されてなるリングオシレータと、前記位相比較結果を示す入力電圧を電流に変換する電圧電流変換回路と、該電圧電流変換回路で変換された電流に応じた電流を出力する第１カレントミラー回路と、前記各差動増幅器の差動対に第１直流電源から供給される電流の制御を行う該各差動増幅器の第１トランジスタに対して、制御信号入力端に第１カレントミラー回路の出力電流に応じた電流を出力する第２カレントミラー回路と、前記各差動増幅器の差動対から流れる電流の制御を行う該各差動増幅器の第２トランジスタに対して、制御信号入力端に該第２カレントミラー回路の出力電流に応じた電流を出力する第３カレントミラー回路とを備え、前記電圧電流変換回路、第１カレントミラー回路及び第２カレントミラー回路は、前記第１直流電源の電源電圧Ｖｄｄ１よりも高い第２直流電源からの電源電圧Ｖｄｄ２で動作すると共に、前記リングオシレータ及び第３カレントミラー回路は、前記第１直流電源からの電源電圧Ｖｄｄ１で動作するものである。
【００１２】
また、前記電圧電流変換回路は、入力された電圧を電流に変換するトランジスタ及び抵抗の直列回路と、非反転入力端に位相比較結果を示す入力電圧が入力されると共に、反転入力端端が該直列回路のトランジスタの出力端に接続されて負帰還回路が形成され、該直列回路のトランジスタの動作制御を行う演算増幅器とからなるようにした。
【００１３】
更に、前記電圧制御発振器は、第１カレントミラー回路に所定の定電流を入力する定電流源を備えるようにしてもよい。
【００１４】
具体的には、前記各第１トランジスタは、第３カレントミラー回路の起動用トランジスタとカレントミラー回路を形成するようにした。
【００１５】
前記電圧制御発振器は、各第２トランジスタとカレントミラー回路を形成する第３トランジスタを備え、該第３トランジスタは、前記第３カレントミラー回路の出力電流が入力されるようにしてもよい。
【００１６】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＰＬＬ回路の構成を示した概略のブロック図であり、図２は、図１で示したＰＬＬ回路における電圧制御発振器（ＶＣＯ）の例を示した回路図である。
図１のＰＬＬ回路１において、分周器２はＰＬＬの逓倍設定を行うものであり、発振器３から出力された所定の周波数のクロック信号ＣＬＫと、分周器２で分周されたＶＣＯ７の出力信号との各位相を位相比較器４で比較し、該比較結果を示す信号をチャージポンプ回路５に出力する。
【００１７】
例えば、位相比較器４は、クロック信号ＣＬＫと分周器２の出力信号の立ち上がりエッジを比較し、クロック信号ＣＬＫの立ち上がりエッジの方が分周器２の出力信号の立ち上がりエッジよりも先に入力された場合、分周器２の出力信号の立ち上がりエッジが入力されるまでの間、所定の制御信号ＵＰを出力する。また、位相比較器４は、分周器２の出力信号の立ち上がりエッジの方がクロック信号ＣＬＫの立ち上がりエッジよりも先に入力された場合、クロック信号ＣＬＫの立ち上がりエッジが入力されるまでの間、所定の制御信号ＤＮを出力する。
【００１８】
チャージポンプ回路５は、入力された制御信号ＵＰ，ＤＮに応じて位相差が生じている時間だけハイ（Ｈｉｇｈ）レベル又はロー（Ｌｏｗ）レベルの出力信号ＣＰＯＵＴを出力端からループフィルタ６に出力する。なお、チャージポンプ回路５は、所定の制御信号ＵＰ及びＤＮが共に入力されない場合は、出力端をハイインピーダンス状態に保持する。
【００１９】
ループフィルタ６は、チャージポンプ回路５からの出力信号ＣＰＯＵＴを積分して得られた電圧をＶＣＯ７に出力し、ＶＣＯ７は、ループフィルタ６から入力された電圧に応じた周波数の出力信号ＳＯＵＴを出力する。分周器２は、該出力信号ＳＯＵＴを所定の比で分周して位相比較器４に出力し、位相比較器４は、上述したように、分周器２からの出力信号と、発振器３からのクロック信号ＣＬＫとの位相比較を行う。このようにして、ＰＬＬ回路１では、出力信号ＳＯＵＴの位相がクロック信号ＣＬＫよりも進んでいる場合は、ＶＣＯ７の入力電圧ＶＣＯＩＮを低下させ、出力信号ＳＯＵＴの位相がクロック信号ＣＬＫよりも遅れている場合は、ＶＣＯ７の入力電圧ＶＣＯＩＮを上昇させる。
【００２０】
次に、図２を用いてＶＣＯ７について説明する。
ＶＣＯ７は、遅延回路をなす複数のインバータ回路ＩＶ１〜ＩＶｍ（ｍは、ｍ＞１の奇数）からなるリングオシレータ１１と、対応するインバータ回路ＩＶ１〜ＩＶｍへの第１直流電源からの電流値を制御するＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｐ１〜Ｐｍと、対応するインバータ回路ＩＶ１〜ＩＶｍから接地へ流れる電流値を制御するＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｎ１〜Ｎｍとを備えている。なお、ＰＭＯＳトランジスタＰ１〜Ｐｍは第１トランジスタをなし、ＮＭＯＳトランジスタＮ１〜Ｎｍは第２トランジスタをなすと共に、ＮＭＯＳトランジスタ２５が第３トランジスタをなす。
【００２１】
更に、ＶＣＯ７は、外部からの入力電圧ＶＣＯＩＮに応じて、ＰＭＯＳトランジスタＰ１〜Ｐｍ及びＮＭＯＳトランジスタＮ１〜Ｎｍの動作制御を行うことによって、リングオシレータ１１の各インバータＩＶ１〜ＩＶｍに対するバイアス電流を制御して出力信号ＳＯＵＴの周波数制御を行うバイアス電流設定回路部１２を備えている。
【００２２】
バイアス電流設定回路部１２は、入力電圧ＶＣＯＩＮを電流に変換する電圧電流変換回路２１と、ＰＭＯＳトランジスタ３１，３２からなる第１カレントミラー回路２２と、ＮＭＯＳトランジスタ３３，３４からなる第２カレントミラー回路２３と、ＰＭＯＳトランジスタ３５，３６からなる第３カレントミラー回路２４と、ＮＭＯＳトランジスタ２５と、定電流源２６とを備えている。
【００２３】
入力電圧ＶＣＯＩＮは、電圧電流変換回路２１で電流に変換され、該変換された電流は、第１カレントミラー回路２２、第２カレントミラー回路２３及び第３カレントミラー回路２４を介してＮＭＯＳトランジスタ２５に流れる。ＮＭＯＳトランジスタ２５は、各ＮＭＯＳトランジスタＮ１〜Ｎｍとカレントミラー回路を形成していることから、第３カレントミラー回路２４から出力された電流に応じた電流が各インバータＩＶ１〜ＩＶｍの負側電源端から対応する各ＮＭＯＳトランジスタＮ１〜Ｎｍを介してにそれぞれ接地に流れる。
【００２４】
一方、第３カレントミラー回路２４を形成するＰＭＯＳトランジスタ３５は、各ＰＭＯＳトランジスタＰ１〜Ｐｍとカレントミラー回路を形成しており、各ＰＭＯＳトランジスタＰ１〜Ｐｍは、第２カレントミラー回路２３からの出力電流に応じた電流を、対応するインバータＩＶ１〜ＩＶｍの正側電源端にそれぞれ供給する。このようにして、各インバータ回路ＩＶ１〜ＩＶｍに流れる電流を制御することができ、電圧電流変換回路２１を制御する電圧ＶＣＯＩＮによって各インバータ回路ＩＮＶ１〜ＩＮＶｍの遅延時間を制御することができる。
【００２５】
電圧電流変換回路２１は、第１直流電源の第１電源電圧Ｖｄｄ１よりも電圧の高い第２電源電圧Ｖｄｄ２を出力する第２直流電源から電源供給を受ける演算増幅器３７、ＮＭＯＳトランジスタ３８及び抵抗３９からなる。電圧電流変換回路２１において、第１カレントミラー回路２２のＰＭＯＳトランジスタ３１と接地との間には、ＮＭＯＳトランジスタ３８と抵抗３９との直列回路が接続されており、ＮＭＯＳトランジスタ３８のゲートには演算増幅器３７からの出力信号が入力される。演算増幅器３７において、非反転入力端には入力電圧ＶＣＯＩＮが入力され、反転入力端はＮＭＯＳトランジスタ３８と抵抗３９との接続部に接続されている。
【００２６】
また、第１カレントミラー回路２２において、第２電源電圧Ｖｄｄ２と電圧電流変換回路２１のＮＭＯＳトランジスタ３８との間にＰＭＯＳトランジスタ３１が接続されている。該ＰＭＯＳトランジスタ３１において、ゲートはドレインに接続されると共にＰＭＯＳトランジスタ３２のゲートに接続されており、該接続部と接地との間に定電流源２６が接続されている。また、ＰＭＯＳトランジスタ３２は、第２電源電圧Ｖｄｄ２と第２カレントミラー回路２３のＮＭＯＳトランジスタ３３との間に接続されている。
【００２７】
次に、第２カレントミラー回路２３において、第１カレントミラー回路２１のＰＭＯＳトランジスタ３２と接地との間にＮＭＯＳトランジスタ３３が接続されている。ＮＭＯＳトランジスタ３３において、ゲートはドレインに接続されると共にＮＭＯＳトランジスタ３４のゲートに接続されており、第３カレントミラー回路２４のＰＭＯＳトランジスタ３５と接地との間にＮＭＯＳトランジスタ３４が接続されている。
【００２８】
一方、カレントミラー回路２４において、第１電源電圧Ｖｄｄ１と第２カレントミラー回路２３のＮＭＯＳトランジスタ３４との間にＰＭＯＳトランジスタ３５が接続されている。該ＰＭＯＳトランジスタ３５において、ゲートはドレインに接続されると共にＰＭＯＳトランジスタ３６及びＰ１〜Ｐｍの各ゲートにそれぞれ接続されている。また、第１電源電圧Ｖｄｄ１と接地との間には、ＰＭＯＳトランジスタ３６とＮＭＯＳトランジスタ２５の直列回路が接続されている。ＮＭＯＳトランジスタ２５において、ゲートはドレインに接続されると共にＮＭＯＳトランジスタＮ１〜Ｎｍの各ゲートにそれぞれ接続されている。
【００２９】
このように、ＶＣＯ７は、高電圧の第２電源電圧Ｖｄｄ２と低電圧の第１電源電圧Ｖｄｄ１に分けて電源電圧が供給されている。電流電圧変換回路２１、第１カレントミラー回路２２及び第２カレントミラー回路２３は、第２電源電圧Ｖｄｄ２で動作する高電源電圧系とし、第３カレントミラー回路２４、ＮＭＯＳトランジスタ２５，Ｎ１〜Ｎｍ、ＰＭＯＳトランジスタＰ１〜Ｐｍ及びリングオシレータ１１は、第１電源電圧Ｖｄｄ１で動作する低電源電圧系とした。また、演算増幅器３７には負帰還回路が形成されており、ＮＭＯＳトランジスタ３８と抵抗３９との接続部が入力電圧ＶＣＯＩＮに等しくなるようにしている。
【００３０】
このような構成において、入力電圧ＶＣＯＩＮが演算増幅器３７の非反転入力端に入力され、演算増幅器３７の反転入力端には抵抗３９の高電圧側のノードに接続されており、該非反転入力端及び反転入力端に電位差がないように負帰還がかかるため、抵抗３９には入力電圧ＶＣＯＩＮに比例した電流が流れる。入力電圧ＶＣＯＩＮが高くなって電源電圧Ｖｄｄ１になっても、電流電圧変換回路２１は電源電圧Ｖｄｄ２で動作する高電源電圧系であり、入力電圧ＶＣＯＩＮは、電源電圧Ｖｄｄ１で動作する低電源電圧系の回路から入力されるため、抵抗３９には、入力電圧ＶＣＯＩＮに比例した電流が流れる。
【００３１】
また、演算増幅器３７の負帰還回路とは別に定電流源２６が設けられているため、入力電圧ＶＣＯＩＮが０である場合においても、あらかじめ設定された電流が第１カレントミラー回路２２に流れる。該電流は、第１カレントミラー回路２２及び第２カレントミラー回路２３によって、電源電圧Ｖｄｄ１で動作する低電圧系回路をなす第３カレントミラー回路２４に伝えられる。すなわち、該第３カレントミラー回路２４のＰＭＯＳトランジスタ３５及び３６においても、電流電圧変換回路２１で変換された電流に等しい電流が流れる。該ＰＭＯＳトランジスタ３５及び３６は低電源電圧対応のトランジスタであるが、ソースには低電源電圧である電源電圧Ｖｄｄ１が印加されているため、過度の電圧がソースとドレイン、ゲートとドレインにかかることはない。
【００３２】
入力電圧ＶＣＯＩＮに比例した電流が、後段のリングオシレータ１１における各インバータＩＶ１〜ＩＶｍのバイアス電流として供給されることから、図３で示すように、リングオシレータ１１の出力周波数特性は入力電圧ＶＣＯＩＮに比例したものとなる。なお、定電流源２６は、出力信号ＳＯＵＴにおける周波数の初期値を設定するものであり、所望の周波数帯域が限定されない場合はなくてもよい。図３では、（ａ）が定電流源２６を設けた場合の特性を示し、（ｂ）が定電流源２６を設けなかった場合の特性を示し、ＦＯＵＴは出力信号ＳＯＵＴの周波数を示している。
【００３３】
一方、上記説明では、リングオシレータ１１の遅延回路としてＰＭＯＳトランジスタとＮＭＯＳトランジスタが直列に接続された構成のインバータを使用した場合を例にして説明したが、ノイズの影響を受けにくくするために図４で示すような、出力振幅レベルが電源電圧幅を持った差動増幅器をリングオシレータの遅延回路に使用してもよい。図４の差動増幅器をリングオシレータ１１に使用した場合、図２のＶＣＯ７は図５のようになり、リングオシレータ１１は、図４の差動増幅器ＡＰ１〜ＡＰｍがリング状に接続されて形成される。なお、図４における差動増幅器において、ＰＭＯＳトランジスタＰａｉ及びＰｂｉが差動増幅器の第１トランジスタをなし、ＮＭＯＳトランジスタＮｉが差動増幅器の第２トランジスタをなす。
【００３４】
このように、本第１の実施の形態におけるＰＬＬ回路は、ＶＣＯ７において、電圧値の高い第２電源電圧Ｖｄｄ２で動作する電圧電流変換回路２１によって入力電圧ＶＣＯＩＮが電流に変換され、該変換された電流を、該第２電源電圧Ｖｄｄ２で動作する第１カレントミラー回路２２及び第２カレントミラー回路２３を介して、第２電源電圧Ｖｄｄ２よりも電圧が低い第１電源電圧Ｖｄｄ１で動作する第３カレントミラー回路２４とＰＭＯＳトランジスタＰ１〜Ｐｍの各ゲートにそれぞれ出力し、更に第３カレントミラー回路２４からＮＭＯＳトランジスタ２５及びＮＭＯＳトランジスタＮ１〜Ｎｍの各ゲートにそれぞれ出力するようにした。このことから、入力電圧ＶＣＯＩＮが接地レベルから第１電源電圧Ｖｄｄ１までの間で可変した場合においても、該可変範囲において出力信号ＳＯＵＴの周波数特性をほぼ直線にすることができ、ＶＣＯのゲインを小さく設定できジッタの増大に伴うＰＬＬ回路の特性の劣化を防止することができる。
【００３５】
なお、前記説明において、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにおける各ゲートは、制御信号入力端をなす。
【００３６】
【発明の効果】
上記の説明から明らかなように、本発明のＰＬＬ回路によれば、電圧値の高い第２電源電圧Ｖｄｄ２で動作する電圧電流変換回路によって入力電圧が電流に変換され、該変換された電流を、該第２電源電圧Ｖｄｄ２で動作する第１カレントミラー回路及び第２カレントミラー回路を介して、第２電源電圧Ｖｄｄ２よりも電圧が低い第１電源電圧Ｖｄｄ１で動作する第３カレントミラー回路と各第１トランジスタの制御信号入力端にそれぞれ出力し、更に第３カレントミラー回路から各第２トランジスタの制御信号入力端にそれぞれ出力するようにした。このことから、電圧制御発振器の入力電圧が接地レベルから第１電源電圧Ｖｄｄ１までの間で可変した場合においても、該可変範囲において電圧制御発振器の出力信号の周波数特性をほぼ直線にすることができ、電圧制御発振器のゲインを小さく設定できジッタの増大に伴うＰＬＬ回路の特性の劣化を防止することができる。
【００３７】
また、本発明のＰＬＬ回路によれば、電圧値の高い第２電源電圧Ｖｄｄ２で動作する電圧電流変換回路によって入力電圧が電流に変換され、該変換された電流を、該第２電源電圧Ｖｄｄ２で動作する第１カレントミラー回路及び第２カレントミラー回路を介して、第２電源電圧Ｖｄｄ２よりも電圧が低い第１電源電圧Ｖｄｄ１で動作する第３カレントミラー回路とリングオシレータをなす各差動増幅器の第１トランジスタの制御信号入力端にそれぞれ出力し、更に第３カレントミラー回路から各差動増幅器の第２トランジスタの制御信号入力端にそれぞれ出力するようにした。このことから、電圧制御発振器の入力電圧が接地レベルから第１電源電圧Ｖｄｄ１までの間で可変した場合においても、該可変範囲において電圧制御発振器の出力信号の周波数特性をほぼ直線にすることができ、電圧制御発振器のゲインを小さく設定できジッタの増大に伴うＰＬＬ回路の特性の劣化を防止することができる。
【００３８】
また、前記電圧電流変換回路は、入力された電圧を電流に変換するトランジスタ及び抵抗の直列回路と、非反転入力端に位相比較結果を示す入力電圧が入力されると共に、反転入力端が該直列回路のトランジスタの出力端に接続されて負帰還回路が形成され、該直列回路のトランジスタの動作制御を行う演算増幅器とからなるようにした。このことから、電圧制御発振器の入力電圧が小さい場合においても、電圧制御発振器の出力信号の周波数特性がほぼ直線にすることができる。
【００３９】
更に、前記電圧制御発振器は、第１カレントミラー回路に所定の定電流を入力する定電流源を備えるようにしてもよい。このようにすることにより、所望の周波数帯域が高周波側にある場合、初期周波数を高く設定することができるため、ゲインを小さくすることができ、ジッタ特性を向上させることができる。
【００４０】
具体的には、各第１トランジスタは、第３カレントミラー回路の起動用トランジスタとカレントミラー回路を形成するようにした。このことから、各第１トランジスタは、第２カレントミラー回路からの出力電流に応じた電流を流すことができる。
【００４１】
また、前記電圧制御発振器は、各第２トランジスタとカレントミラー回路を形成する第３トランジスタを備え、該第３トランジスタは、前記第３カレントミラー回路の出力電流が入力されるようにした。各第２トランジスタは、第３カレントミラー回路からの出力電流に応じた電流を流すことができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態におけるＰＬＬ回路の構成を示した概略のブロック図である。
【図２】  図１で示したＰＬＬ回路におけるＶＣＯの例を示した回路図である。
【図３】  図２のＶＣＯにおける出力周波数特性を示した図である。
【図４】  リングオシレータに使用する差動増幅器の例を示した回路図である。
【図５】  図４の差動増幅器を使用した場合のＶＣＯの例を示した回路図である。
【図６】  従来のＶＣＯの例を示した回路図である。
【図７】  図６のＶＣＯにおける出力周波数特性を示した図である。
【符号の説明】
１  ＰＬＬ回路
２  分周器
３  発振器
４  位相比較器
５  チャージポンプ回路
６  ループフィルタ
７  ＶＣＯ
１１  リングオシレータ
１２  バイアス電流設定回路部
２１  電圧電流変換回路
２２  第１カレントミラー回路
２３  第２カレントミラー回路
２４  第３カレントミラー回路
２５，Ｎ１〜Ｎｍ，Ｎｉ  ＮＭＯＳトランジスタ
２６  定電流源
Ｐ１〜Ｐｍ，Ｐａｉ，Ｐｂｉ  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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