(57)【特許請求の範囲】
【請求項１】
第１導電形の第１の半導体領域と、
前記第１の半導体領域の中に配置された第２導電形ソース領域及び第２導電形ドレイン領域と前記第２導電形ソース領域に接続された第１のソース電極と前記第２導電形ドレイン領域に接続された第１のドレイン電極と絶縁膜の上に配置された第１のゲート電極と前記第１の半導体領域の中に配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電形ラッチアップ防止領域とから成る第２導電形チャネル絶縁ゲート形電界効果トランジスタと、
前記第１の半導体領域に隣接して島状に形成された第２導電形の第２の半導体領域と、
前記第２の半導体領域の中に配置された第１導電形ソース領域及び第１導電形ドレイン領域と前記第１導電形ソース領域に接続された第２のソース電極と前記第１導電形ドレイン領域に接続された第２のドレイン電極と絶縁膜の上に配置された第２のゲート電極と前記第２の半導体領域の中に配置され且つ前記第２の半導体領域よりも高い不純物濃度を有している第２導電形ラッチアップ防止領域とから成る第１導電形チャネル絶縁ゲート形電界効果トランジスタと、
前記第１及び第２のドレイン電極を相互に電気的に接続するドレイン接続導体層と、
前記第１及び第２のゲート電極を相互に電気的に接続するゲート接続導体層と、
前記第１導電形ラッチアップ防止領域を前記第１のソース電極に電気的に接続する第１のラッチアップ防止領域接続導体層と、
前記第２導電形ラッチアップ防止領域を前記第２のソース電極に電気的に接続する第２のラッチアップ防止領域接続導体層と
を有し、且つ平面的に見て、前記第１及び第２導電形チャネル絶縁ゲート形電界効果トランジスタは第１の方向に並置され、
前記第２導電形ソース領域と前記第２導電形ドレイン領域とは前記第１の方向に直角な第２の方向において対向配置され、
前記第１導電形ソース領域と前記第１導電形ドレイン領域とは前記第２の方向において互いに対向配置され、
前記第１及び第２導電形ラッチアップ防止領域は前記第１導電形ソース領域及びドレイン領域と前記第２導電形ソース領域及びドレイン領域との間にそれぞれ配置され、
前記第１導電形ラッチアップ防止領域は、前記第２導電形ソース領域の前記第２の方向の外側端を通って前記第１の方向に延びる第１の延長線及び前記第２導電形ドレイン領域の前記第２の方向の外側端を通って前記第１の方向に延びる第２の延長線に対して交差するように配置され且つ前記第１及び第２の延長線間の距離（Ｌ1 ）よりも大きい長さ（Ｌ2 ）を有し、
前記第２導電形ラッチアップ防止領域は、前記第１導電形ソース領域の前記第２の方向の外側端を通って前記第１の方向に延びる第３の延長線及び前記第１導電形ドレイン領域の前記第２の方向の外側端を通って前記第１の方向に延びる第４の延長線に対して交差するように配置され且つ前記第３及び第４の延長線間の距離（Ｌ3 ）よりも大きい長さ（Ｌ4 ）を有し、
前記ゲート接続導体層は平面的に見て前記第１の延長線と前記第２の延長線との間に収まり且つ前記第１及び第２導電形ラッチアップ防止領域に交差するように配置されている半導体集積回路装置の製造方法であって、
第１導電形の半導体基板を用意する工程と、
前記半導体基板に第２導電形の不純物を島状に拡散して前記第２の半導体領域を得る工程と、
前記半導体基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に前記第１及び第２のゲート電極を形成する工程と、
前記第２のゲート電極を位置決め基準に使用して前記第１の絶縁膜に前記第１導電形ソース領域及びドレイン領域を形成するための開口を形成すると同時に、前記第１導電形ラッチアップ防止領域を形成するための開口を形成して第１のマスクを得る工程と、
前記第１のマスクを使用して第１導電形の不純物を拡散して前記第１導電形ソース領域、ドレイン領域及びラッチアップ防止領域を同時に得る工程と、
前記第１導電形ソース領域、ドレイン領域及びラッチアップ防止領域の形成工程よりも後又は前記第１マスクの形成工程よりも前に、前記第１のゲート電極を位置決め基準に使用して前記第１の絶縁膜に前記第２導電形ソース領域及びドレイン領域を形成するための開口を形成すると同時に、前記第２導電形ラッチアップ防止領域を形成するための開口を形成して第２のマスクを得る工程と、
前記第２のマスクを使用して第２導電形不純物を拡散して前記第２導電形ソース領域、ドレイン領域及びラッチアップ防止領域を同時に得る工程と、
前記第１及び第２のゲート電極とを覆うように前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第２導電形ソース領域に至る開口と、前記第２導電形ドレイン領域に至る開口と、前記第１導電形ラッチアップ防止領域に至る開口と、前記第１導電形ソース領域に至る開口と、前記第１導電形ドレイン領域に至る開口と、前記第２導電形ラッチアップ防止領域に至る開口と、前記第１及び第２のゲート電極に至る開口をそれぞれ形成する工程と、
前記第１及び第２のソース電極と前記第１及び第２のドレイン電極と前記第１及び第２のラッチアップ防止領域接続導体層と前記第１及び第２のゲート電極に接続された第１及び第２のゲート電極導出導体層とを形成する工程と、
前記第２の絶縁膜上の前記ソース電極、前記ドレイン電極、前記第１及び第２のラッチアップ防止領域接続導体層、及び前記第１及び第２のゲート電極導出導体層を覆うように第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に前記第１及び第２のゲート電極導出導体層に至る開口と前記第１及び第２のドレイン電極に至る開口とを同時に形成する工程と、
前記第１及び第２のゲート電極導出導体層を相互に接続するゲート接続導体層と前記第１及び第２のドレイン電極を相互に接続するドレイン接続導体層とを同時に形成する工程と
を有していることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
更に、半導体集積回路装置は、前記第１の半導体領域における前記第２導電形ソース領域とドレイン領域を基準にして前記第１導電形ラッチアップ防止領域と反対側に配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電形の第１の接続用半導体領域と、
前記第１の接続用半導体領域を前記第１のソース電極に電気的に接続する導体層と、
前記第２の半導体領域における前記第１導電形ソース領域とドレイン領域を基準にして前記第２導電形ラッチアップ防止領域と反対側に配置され且つ前記第２の半導体領域よりも高い不純物濃度を有している第２導電形の第２の接続用半導体領域と、
前記第２の接続用半導体領域を前記第２のソース電極に電気的に接続する導体層と
を有していることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ラッチアップ防止用領域を備えた相補形半導体集積回路装置及びその製造方法に関する。
【０００２】
【従来の技術】
Ｐチャネル絶縁ゲート形電界効果トランジスタ（以下、ＰＭＯＳＦＥＴと言う。）とＮチャネル絶縁ゲート形電界効果トランジスタ（以下、ＮＭＯＳＦＥＴと言う。）との組み合せから成る相補形半導体集積回路装置（以下、ＣＭＯＳと言う。）においてラッチアップ防止領域又はラッチアップ防止ガードリング領域を設けることは公知である。図１は従来のラッチアップ防止領域を有するＣＭＯＳの半導体基板の表面及びゲート電極用導体を示し、図２はＣＭＯＳを図１のＡ−Ａ線断面で示すものである。
【０００３】
図１及び図２の従来のインバータセルを構成するＣＭＯＳは、ＮＭＯＳＦＥＴから成る第１のＦＥＴ１とＰＭＯＳＦＥＴから成る第２のＦＥＴ２とを有する。半導体基板３はサブストレートとしてのＮ−形（第１導電形）の第１の半導体領域４とＰ−形（第２導電形）ウエルとしての第２の半導体領域５とを有している。Ｎ−形の第１の半導体領域４の中には、Ｐ形ソース領域６と、Ｐ形ドレイン領域７と、第１及び第２のＮ形ラッチアップ防止領域８ａ、８ｂと、Ｎ形サブストーレト接続領域９とが設けられている。Ｐ−  形の第２の半導体領域５の中には、Ｎ形ソース領域１０と、Ｎ形ドレイン領域１１と、第１及び第２のＰ形ラッチアップ防止領域１２ａ、１２ｂと、Ｐ形ウエル接続領域１３とが設けられている。
【０００４】
第１のＦＥＴ１のＰ形ソース領域６には第１のソース電極１４が接続されている。Ｐ形ドレイン領域７には第１のドレイン電極１５が接続されている。Ｐチャネルを得るためにＰ形ソース領域６とＰ形ドレイン領域７との間の第１の半導体領域４の表面上に第１のゲート絶縁膜１６を介して第１のゲート電極１７が設けられている。第２のＦＥＴ２のＮ形ソース領域１０には第２のソース電極１８が接続されている。Ｎ形ドレイン領域１１には第２のドレイン電極１９が接続されている。Ｎチャネルを得るためにＮ形ソース領域１０とＮ形ドレイン領域１１との間のＰ−形の第２の半導体領域５の表面上に第２のゲート絶縁膜２０を介して第２のゲート電極２１が設けられている。
【０００５】
図３に示すＣＭＯＳ回路を構成するために、第１のＦＥＴ１の第１のソース電極１４は第１の電源電圧Ｖddを供給するための第１の電源端子２２に接続されている。第２のＦＥＴ２の第２のソース電極１８は第２の電源電圧Ｖssを供給するための第２の電源端子２３に接続されている。第１及び第２のゲート電極１７、１８は相互接続導体２６を介して入力信号Ｖinを受け入れるために共通の入力端子２４に接続されている。第１及び第２のドレイン電極１５、１９は出力信号Ｖo を送出するために共通の出力端子２５に接続されている。第１及び第２のＮ形ラッチアップ防止領域８ａ、８ｂ及びＮ形サブストレート接続領域９は第１のソース電極１４に接続されている。第１及び第２のＰ形ラッチアップ防止領域１２ａ、１２ｂ及びＰ形ウエル接続領域１３は第２のソース電極１８に接続されている。
【０００６】
ＣＭＯＳの小型化及び低コスト化が要求されている。従って、第１のＦＥＴ１の第１のゲート電極１７と第２のゲート電極２１とこれ等を相互に接続する接続導体２６とは同一の導体層２７によってこ形成されている。この導体層２７は不純物ドープの多結晶シリコンから成り、Ｘ軸方向（第１の方向）に直線状に延びている。このため導体層２６の占有面積が小さくなり、ＣＭＯＳの小型化が達成されている。
【０００７】
第１のゲート電極１７とＰ形ソース領域６及びドレイン領域７との位置関係、第２のゲート電極２１とＮ形ソース領域１０及びドレイン領域１１との位置関係は重要である。従って、Ｐ形ソース領域６及びＰ形ドレイン領域７を選択的に形成するためのマスクの開口が導体層２７を基準位置に使用して形成される。また、製造工程を少なくするために、第１及び第２のＮ形ラッチアップ防止領域８ａ、８ｂとＮ形接続領域９は、第２のＦＥＴ２のＮ形ソース領域１０及びＮ形ソース領域１１と同一の拡散工程で形成される。また、第１及び第２のＰ形ラッチアップ防止領域１２ａ、１２ｂ及びＰ形接続領域１３は、第１のＦＥＴ１のＰ形ソース領域６及びＰ形ドレイン領域７と同一の拡散工程で形成される。このため、従来のＣＭＯＳでは、第１及び第２のＮ形ラッチアップ防止領域８ａ、８ｂ、及び第１及び第２のＰ形ラッチアップ防止領域１２ａ、１２ｂをゲート用導体層２３の下側に設けることはできなかった。
【０００８】
【発明が解決しようとする課題】
ところで、図１及び図２に示す従来のＣＭＯＳでは、ゲート用導体層２７の下にラッチアップ防止領域８ａ、８ｂ、１２ａ、１２ｂが設けられていないので、これ等の領域８ａ、８ｂ、１２ａ、１２ｂによってラッチアップ現象の防止を十分に行うことができない場合があった。
【０００９】
ＣＭＯＳのラッチアップ現象は、周知のように図２で点線で示す第１、第２、第３及び第４の寄生トランジスタＱ1 、Ｑ2 、Ｑ3 、Ｑ4 に基づいて生じる。第１の寄生トランジスタＱ1 はＰ形ドレイン領域７をエミッタ、Ｎ−形の第１の半導体領域４をベース、Ｐ−形の第２の半導体領域５をコレクタとしたＰＮＰトランジスタである。第２の寄生トランジスタＱ2 はＮ形ドレイン領域１１をエミッタ、Ｐ−形の第２半導体領域５をベース、Ｎ−形の第１の半導体領域４をコレクタとするＮＰＮトランジスタである。第３の寄生トランジスタＱ3 はＰ形ソース領域６をエミッタ、Ｎ−形の第１の半導体領域４をベース、Ｐ−形のの第２の半導体領域５をコレクタとするＰＮＰトランジスタである。第４の寄生トランジスタＱ4 はＮ形ソース領域１０をエミッタ、Ｐ−形の第２の半導体領域５をベース、Ｎ−形の第１の半導体領域４をコレクタとするＮＰＮトランジスタである。
【００１０】
第１〜第４の寄生トランジスタＱ1 〜Ｑ4 は等価的に図４に示すように接続されている。図４の第１の抵抗Ｒnwは第２及び第４の寄生トランジスタＱ2 、Ｑ4 のコレクタと第１の電源端子２２との間の抵抗値を示す。第２の抵抗Ｒpwは第１及び第３の寄生トランジスタＱ1 、Ｑ3 のコレクタと第２の電源端子２３との間の抵抗値を示す。第１の抵抗Ｒnwは主としてＮ−形の第１の半導体領域４の抵抗とＮ形ラッチアップ防止領域８の抵抗に依存して決定される。第２の抵抗Ｒpwは主としてＰ−形の第２の半導体領域５の抵抗とＰ形ラッチアップ防止領域１２の抵抗に依存して決定される。
【００１１】
ＣＭＯＳのラッチアップ現象は、周知のように寄生トランジスタによるサイリスタ動作によって第１及び第２の電源端子２２、２３間が導通状態となり、過大電流が流れ続け、場合によってはＣＭＯＳが破壊する現象である。
基本的なラッチアップの動作としては、次の２つがある。
第１のラッチアップ動作は、出力端子２５に正の過電圧が印加されて第１の寄生トランジスタＱ1 がオンし、第２の抵抗Ｒpwの電圧降下によって第４の寄生トランジスタＱ4 がオンし、更に第１の抵抗Ｒnwの電圧降下で第３の寄生トランジスタＱ3 がオンすることにより、第３及び第４の寄生トランジスタＱ3 、Ｑ4 から成るＰＮＰＮサイリスタが導通状態を維持し、第１及び第２の電源端子２２、２３間も導通状態を維持する動作である。
第２のラッチアップ動作は、出力端子２５に負の過電圧が印加されて第２の寄生トランジスタＱ2 がオンし、第１の抵抗Ｒnwの電圧降下によって第３の寄生トランジスタＱ3 がオンし、更に第２の抵抗Ｒpwの電圧降下で第４の寄生トランジスタＱ4 がオンすることにより、第３及び第４の寄生トランジスタＱ3 、Ｑ4 から成るＰＮＰのサイリスタが導通状態を維持し、第１及び第２の電源端子２２、２３間も導通状態を維持する動作である。
【００１２】
上述の第１及び第２のラッチアップ動作は、第１及び第２の抵抗Ｒnw、Ｒpwが小さい程生じ難い。図１及び図２の従来のＣＭＯＳのＮ形及びＰ形ラッチアップ防止領域８ａ、８ｂ、１２ａ、１２ｂは第１及び第２の抵抗Ｒnw、Ｒpwを小さくする働きがあり、ラッチアップ防止に寄与する。また、ラッチアップ防止領域８ａ、８ｂ、１２ａ、１２ｂの配置により、第１のＦＥＴ１のソース領域６と第２のＦＥＴ２のソース領域１０との間隔が広がり、寄生トランジスタの電流増幅率が小さくなり、結果としてサイリスタ動作が生じ難くなる。
【００１３】
【発明が解決しようとする課題】
ところで、従来のＣＭＯＳにおいては、ＣＭＯＳの小型化と製造工程の低減のためにゲート用導体層２７の下側にラッチアップ防止領域８ａ、８ｂ、１２ａ、１２ｂが配置されていない。このため、第１及び第２の抵抗Ｒnw、Ｒpwの値が比較的大きくなり、サイリスタ動作によるラッチアップを防止する効果を十分に得ることができなかった。また、第１及び第２の寄生トランジスタＱ1 、Ｑ2 のベース領域の抵抗値をあまり小さくできないので、電流増幅率を低下させる効果が比較的小さくなり、ラッチアップを十分に防止することができなかった。
【００１４】
そこで、本発明の目的は、小型化及び低コスト化されているにも拘らずラッチアップが良好に防止されている相補型半導体集積回路装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、
第１導電形の第１の半導体領域と、
前記第１の半導体領域の中に配置された第２導電形ソース領域及び第２導電形ドレイン領域と前記第２導電形ソース領域に接続された第１のソース電極と前記第２導電形ドレイン領域に接続された第１のドレイン電極と絶縁膜の上に配置された第１のゲート電極と前記第１の半導体領域の中に配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電形ラッチアップ防止領域とから成る第２導電形チャネル絶縁ゲート形電界効果トランジスタと、
前記第１の半導体領域に隣接して島状に形成された第２導電形の第２の半導体領域と、
前記第２の半導体領域の中に配置された第１導電形ソース領域及び第１導電形ドレイン領域と前記第１導電形ソース領域に接続された第２のソース電極と前記第１導電形ドレイン領域に接続された第２のドレイン電極と絶縁膜の上に配置された第２のゲート電極と前記第２の半導体領域の中に配置され且つ前記第２の半導体領域よりも高い不純物濃度を有している第２導電形ラッチアップ防止領域とから成る第１導電形チャネル絶縁ゲート形電界効果トランジスタと、
前記第１及び第２のドレイン電極を相互に電気的に接続するドレイン接続導体層と、
前記第１及び第２のゲート電極を相互に電気的に接続するゲート接続導体層と、
前記第１導電形ラッチアップ防止領域を前記第１のソース電極に電気的に接続する第１のラッチアップ防止領域接続導体層と、
前記第２導電形ラッチアップ防止領域を前記第２のソース電極に電気的に接続する第２のラッチアップ防止領域接続導体層と
を有し、且つ平面的に見て、前記第１及び第２導電形チャネル絶縁ゲート形電界効果トランジスタは第１の方向に並置され、
前記第２導電形ソース領域と前記第２導電形ドレイン領域とは前記第１の方向に直角な第２の方向において対向配置され、
前記第１導電形ソース領域と前記第１導電形ドレイン領域とは前記第２の方向において互いに対向配置され、
前記第１及び第２導電形ラッチアップ防止領域は前記第１導電形ソース領域及びドレイン領域と前記第２導電形ソース領域及びドレイン領域との間にそれぞれ配置され、
前記第１導電形ラッチアップ防止領域は、前記第２導電形ソース領域の前記第２の方向の外側端を通って前記第１の方向に延びる第１の延長線及び前記第２導電形ドレイン領域の前記第２の方向の外側端を通って前記第１の方向に延びる第２の延長線に対して交差するように配置され且つ前記第１及び第２の延長線間の距離（Ｌ1 ）よりも大きい長さ（Ｌ2 ）を有し、
前記第２導電形ラッチアップ防止領域は、前記第１導電形ソース領域の前記第２の方向の外側端を通って前記第１の方向に延びる第３の延長線及び前記第１導電形ドレイン領域の前記第２の方向の外側端を通って前記第１の方向に延びる第４の延長線に対して交差するように配置され且つ前記第３及び第４の延長線間の距離（Ｌ3 ）よりも大きい長さ（Ｌ4 ）を有し、
前記ゲート接続導体層は平面的に見て前記第１の延長線と前記第２の延長線との間に収まり且つ前記第１及び第２導電形ラッチアップ防止領域に交差するように配置されている半導体集積回路装置の製造方法であって、
第１導電形の半導体基板を用意する工程と、
前記半導体基板に第２導電形の不純物を島状に拡散して前記第２の半導体領域を得る工程と、
前記半導体基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に前記第１及び第２のゲート電極を形成する工程と、
前記第２のゲート電極を位置決め基準に使用して前記第１の絶縁膜に前記第１導電形ソース領域及びドレイン領域を形成するための開口を形成すると同時に、前記第１導電形ラッチアップ防止領域を形成するための開口を形成して第１のマスクを得る工程と、
前記第１のマスクを使用して第１導電形の不純物を拡散して前記第１導電形ソース領域、ドレイン領域及びラッチアップ防止領域を同時に得る工程と、
前記第１導電形ソース領域、ドレイン領域及びラッチアップ防止領域の形成工程よりも後又は前記第１マスクの形成工程よりも前に、前記第１のゲート電極を位置決め基準に使用して前記第１の絶縁膜に前記第２導電形ソース領域及びドレイン領域を形成するための開口を形成すると同時に、前記第２導電形ラッチアップ防止領域を形成するための開口を形成して第２のマスクを得る工程と、
前記第２のマスクを使用して第２導電形不純物を拡散して前記第２導電形ソース領域、ドレイン領域及びラッチアップ防止領域を同時に得る工程と、
前記第１及び第２のゲート電極とを覆うように前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第２導電形ソース領域に至る開口と、前記第２導電形ドレイン領域に至る開口と、前記第１導電形ラッチアップ防止領域に至る開口と、前記第１導電形ソース領域に至る開口と、前記第１導電形ドレイン領域に至る開口と、前記第２導電形ラッチアップ防止領域に至る開口と、前記第１及び第２のゲート電極に至る開口をそれぞれ形成する工程と、
前記第１及び第２のソース電極と前記第１及び第２のドレイン電極と前記第１及び第２のラッチアップ防止領域接続導体層と前記第１及び第２のゲート電極に接続された第１及び第２のゲート電極導出導体層とを形成する工程と、
前記第２の絶縁膜上の前記ソース電極、前記ドレイン電極、前記第１及び第２のラッチアップ防止領域接続導体層、及び前記第１及び第２のゲート電極導出導体層を覆うように第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に前記第１及び第２のゲート電極導出導体層に至る開口と前記第１及び第２のドレイン電極に至る開口とを同時に形成する工程と、
前記第１及び第２のゲート電極導出導体層を相互に接続するゲート接続導体層と前記第１及び第２のドレイン電極を相互に接続するドレイン接続導体層とを同時に形成する工程と
を有していることを特徴とする半導体集積回路装置の製造方法に係わるものである。
【００１６】
なお、請求項２に示すように、更に、前記第１の半導体領域における前記第２導電形ソース領域とドレイン領域を基準にして前記第１導電形ラッチアップ防止領域と反対側に配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電形の第１の接続用半導体領域と、前記第１の接続用半導体領域を前記第１のソース電極に電気的に接続する導体層と、前記第２の半導体領域における前記第１導電形ソース領域とドレイン領域を基準にして前記第２導電形ラッチアップ防止領域と反対側に配置され且つ前記第２の半導体領域よりも高い不純物濃度を有している第２導電形の第２の接続用半導体領域と、前記第２の接続用半導体領域を前記第２のソース電極に電気的に接続する導体層とを有していることが望ましい。
【００１７】
【発明の効果】
本願各請求項の発明によれば、次の効果を得ることができる。
（イ）  平面的に見て第１及び第２のゲート電極を相互に接続するためのゲート接続導体層の下にもラッチアップ防止領域が形成されている。従って、図４に示す等価回路の第１及び第２の抵抗Ｒnw、Ｒpwが小さくなり、且つ第１及び第２の寄生トランジスタＱ1 、Ｑ2 の電流増幅率が小さくなり、ラッチアップ防止機能が向上する。
（ロ）  第１及び第２のゲート電極は互いに分離され、これ等を相互に接続するためのゲート接続導体層が設けられているので、第１及び第２のゲート電極を、ソース領域、ドレイン領域及びラッチアップ防止領域を形成するためのマスクの位置決め基準として使用した後にゲート接続導体層を形成することができる。このため、ゲート接続導体層に妨害されずにラッチアップ防止領域をソース領域及びドレイン領域と同時に形成すること、及びゲート接続導体層の下側にラッチアップ防止領域を形成することができる。従って、ラッチアップ防止機能が向上しているにも拘らず、小型化及び低コスト化を図ることができる。即ち、第２のゲート電極をマスクの位置決め基準として使用して、第１の絶縁膜に第１導電形ソース領域、ドレイン領域及びラッチアップ防止領域を形成するための開口を形成し、また、第１のゲート電極をマスクの位置決め基準として使用して、第１の絶縁膜に第２導電形ソース領域、ドレイン領域及びラッチアップ防止領域を形成するので、ゲート接続導体層に妨害されずに各領域のための開口を形成し、各領域を容易に得ることができる。
（ハ）  ゲート接続導体層はソース導出導体層及びドレイン接続導体層と同時に形成するので、工程の増加を伴なわない。従って、コストの上昇を抑えてＣＭＯＳの小型化及びラッチアップの抑制を図ることができる。
【００１８】
【実施形態】
次に、図５〜図１２を参照して本発明の一実施形態に係わるＣＭＯＳ半導体集積回路装置を説明する。なお、図５〜図１２において図１〜図４と実質的に同一の部分には同一の符号が付されている。
【００１９】
図５は、図３に示す第１及び第２のＦＥＴ１、２から成るインバータセルのためのＣＭＯＳ半導体装置における半導体基板３の表面及び第１及び第２のゲート電極１７ａ、２１ａの配置を絶縁膜を省いて示す平面図である。図６はＣＭＯＳを図５のＢ−Ｂ線断面で概略的に示すものである。なお、図６においては絶縁膜及び導体層等の多くの部分が省略されている。また、図５において第１及び第２のゲ−ト電極１７ａ、２１ａには、他との区別を明確にするためにハッチングが付されている。
図５及び図６の本発明に従うＣＭＯＳは、図１及び図２の従来のＣＭＯＳと多くの部分で共通し、主に次の点で相違している。
（１）  第１及び第２のゲート電極１７ａ、２１ａが互いに連続する導体で形成されずに独立に形成され、これ等が図１２に示すゲート接続導体層６６で相互に接続されている。
（２）  Ｎ形ラッチアップ防止領域８のＹ軸方向（第２の方向）の長さＬ2 が、Ｐ形ソース領域６のＹ軸方向の外側端を通ってＹ軸に直交するＸ軸方向（第１の方向）に延びる第１の延長線Ａ1 とＰ形ドレイン領域７のＹ軸方向の外側端を通ってＸ軸方向に延びる第２の延長線Ａ2 との距離Ｌ1 よりも長く設定され且つ第１及び第２の延長線Ａ1 、Ａ2 がＮ形ラッチアップ防止領域８に交差するようにそれぞれが配置されている。
（３）  Ｐ形ラッチアップ防止領域１２のＹ軸方向の長さＬ4 が、Ｎ形ソース領域１０のＹ軸方向の外側端を通ってＸ軸方向に延びる第３の延長線Ａ3 とＮ形ドレイン領域１１のＹ軸方向の外側端を通ってＸ軸方向に延びる第４の延長線Ａ4 との間の距離Ａ3 よりも長く設定され且つ第３及び第４の延長線Ａ3 、Ａ4 がＰ形ラッチアップ防止領域１２に交差するようにそれぞれが配置されている。
【００２０】
図５〜図１２に示す本発明に従うＣＭＯＳは図１及び図２の従来のＣＭＯＳと同様に、ＮＭＯＳＦＥＴから成る第１のＦＥＴ１とＰＭＯＳＦＥＴから成る第２のＦＥＴ２とを有する。半導体基板３はサブストレートとしてのＮ−形（第１導電形）の第１の半導体領域４とＰ−形（第２導電形）ウエルとしての第２の半導体領域５とを有している。
【００２１】
Ｎ−形の第１半導体領域４の中には、Ｐ形ソース領域６と、Ｐ形ドレイン領域７と、Ｎ形ラッチアップ防止領域８と、Ｎ形サブストレート接続領域９とが設けられている。Ｐ−形の第２の半導体領域５の中には、Ｎ形ソース領域１０と、Ｎ形ドレイン領域１１と、Ｐ形ラッチアップ防止領域１２と、Ｐ形ウエル接続領域１３とが設けられている。Ｐ−形ウエル領域５は、平面形状略４角形に形成され、対の２辺がＸ軸方向に一致し、別の対の２辺がＹ軸方向に一致している。第１のＦＥＴ１のＰ形ソース領域６とＰ形ドレイン領域７とはＹ軸方向において相互に対向している。第１のゲート電極１７ａはＸ軸方向に延びている。Ｎ形ラッチアップ防止領域８及びＮ形接続用半導体領域９はＹ軸方向に長手に形成されている。既に説明したようにＰ形ラッチアップ防止領域８のＹ軸方向の長さＬ2 がＰ形ソース領域６及びドレイン領域７のＹ軸方向の外側端を通ってＸ軸方向に延びる第１及び第２の延長線Ａ1 、Ａ2 の相互間距離Ｌ1 よりも大きい。また、第１及び第２の延長線Ａ1 、Ａ2 がＮ形ラッチアップ防止領域８に交差するように３つの領域６、７、８が位置決めされている。また、Ｎ形ラッチアップ防止領域８はＰ形ソース領域６及びドレイン領域７とＰ−ウエル領域５との間に配置されている。
【００２２】
主として第１のソース電極１４とサブストレートとしての第１の半導体領域４とを接続する機能を有するＮ形接続用領域９はＮ形ラッチアップ防止領域８と同一又はぼ同一のＹ軸方向の長さを有してＮ形ラッチアップ防止領域８に対向配置されている。なお、Ｎ形接続用領域９はソース領域６及びドレイン領域７を基準にしてＮ形ラッチアップ防止領域８と反対側に配置されている。
【００２３】
第２のＦＥＴ２のＮ形ソース領域１０とＮ形ドレイン領域１１とはＹ軸方向において相互に対向している。第２のゲート電極２１ａはＸ軸方向に延びている。Ｐ形ラッチアップ防止領域１２及びＰ形接続用半導体領域１３はＹ軸方向に長手に形成されている。既に説明したようにＮ形ラッチアップ防止領域１２のＹ軸方向の長さＬ4 がＮ形ソース領域１０及びドレイン領域１１のＹ軸方向の外側端を通ってＸ軸方向に延びる第３及び第４の延長線Ａ3 、Ａ4 の相互間距離Ｌ3 よりも大きい。また、第３及び第４の延長線Ａ3 、Ａ4 がＰ形ラッチアップ防止領域１２に交差するように３つの領域１０、１１、１２が位置決めされている。また、Ｐ形ラッチアップ防止領域１２はＮ形ソース領域１０及びドレイン領域１１と第１のＦＥＴ１との間に配置されている。なお、Ｎ形及びＰ形ラッチアップ防止領域８、１２は平行に配置されており、これ等の両方に第１、第２、第３及び第４の延長線Ａ1 、Ａ2 、Ａ3 、Ａ4 が交差する。
【００２４】
主として第２のソース電極１９と第２の半導体領域５とを接続する機能を有するＰ形接続用領域１３はＰ形ラッチアップ防止領域１２と同一又はぼ同一のＹ軸方向の長さを有してＰ形ラッチアップ防止領域１２に対向配置されている。なお、Ｐ形接続用領域１３はＮ形ソース領域１０及びドレイン領域１１を基準にしてＰ形ラッチアップ防止領域１２と反対側に配置されている。
【００２５】
図６において、第１のＦＥＴ１のＰ形ソース領域６には第１のソース電極１４が接続されている。Ｐ形ドレイン領域７には第１のドレイン電極１５が接続されている。Ｐチャネルを得るためにＰ形ソース領域６とＰ形ドレイン領域７との間の第１の半導体領域４の表面上に第１のゲート絶縁膜１６を介して第１のゲート電極１７ａが設けられている。
第２のＦＥＴ２のＮ形ソース領域１０には第２のソース電極１８が接続されている。Ｎ形ドレイン領域１１には第２のドレイン電極１９が接続されている。Ｎチャネルを得るためにＮ形ソース領域１０とＮ形ドレイン領域１１との間のＰ−形の第２の半導体領域５の表面上に第２のゲート絶縁膜２０を介して第２のゲート電極２１ａが設けられている。
【００２６】
図３に示すＣＭＯＳ回路を構成するために、第１のＦＥＴ１の第１のソース電極１４は第１の電源電圧Ｖddを供給するための第１の電源端子２２に接続され、第２のＦＥＴ２の第２のソース電極１８は第２の電源電圧Ｖssを供給するための第２の電源端子２３に接続されている。第１及び第２のゲート電極１７ａ、２１ａは相互接続導体２６を介して入力信号Ｖinを受け入れるために共通の入力端子２４に接続されている。第１及び第２のドレイン電極１５、１９は出力信号Ｖo を送出するために共通の出力端子２５に接続されている。Ｎ形ラッチアップ防止領域８及びＮ形接続用領域９は第１のソース電極１４に接続されている。Ｐ形ラッチアップ防止領域１２及びＰ形接続用領域１３は第２のソース電極１８に接続されている。
図６において、半導体基板３上の電気的接続が概略的に示されているが、実際には層間絶縁膜を有して多層配線されている。
【００２７】
【製造方法】
次に、図５及び図６のＣＭＯＳの製造方法を図７〜図１２を参照して説明する。
【００２８】
まず、図６に示す第１及び第２の半導体領域４、５を有するシリコン半導体基板３を用意する。次に、シリコン半導体基板３の一方の主面上に図７に示すシリコン酸化膜から成る第１の絶縁膜３０を形成する。次に、第１の絶縁膜３０上に、多結晶シリコンから成る第１及び第２のゲート電極１７ａ、２１ａを形成する。図７の段階の第１及び第２のゲート電極１７ａ、２１ａは不純物を含むものであってもよいし、含まないものであってもよい。不純物を含まない場合であっても、後の不純物拡散工程で不純物が導入され、導電体として機能する。
【００２９】
次に、図８に示すように、第１及び第２のゲート電極１７ａ、２１ａを選択的エッチングのためのマスク（図示せず）の基準位置として使用して第１の絶縁膜３０に、第１のＦＥＴ１のＮ形ラッチアップ防止領域８を形成するための開口３１、Ｎ形接続用領域９を形成するための開口３２、第２のＦＥＴ２のＮ形ソース領域１０を形成するための開口３１、及びＮ形ドレイン領域１１を形成するための開口３２を周知のエッチング方法で形成し、第１の拡散用マスクを得る。次に、図８に示す第１のマスクの開口３１、３２、３３、３４を介してＮ形不純物を半導体基板３に導入する。この工程でＮ形不純物をＮ形領域８、９、１０、１１が要求している最終的深さまで拡散させる必要がない。後のＰ形不純物の拡散工程における熱処理で所望深さのＮ形領域８、９、１０、１１を形成する。Ｎ形不純物の拡散工程後には図８の開口３１、３２、３３、３４にシリコン酸化膜が生成される。従って、次のＮ形不純物拡散工程を示す図９では、図７の開口３１〜３４が点線で示されている。
【００３０】
次に、図９に示すように、第１及び第２のゲート電極１７ａ、２１ａを選択的エッチングのためのマスク（図示せず）の基準位置として使用してＰ形ソース領域８のための開口３５、Ｐ形ドレイン領域９のための開口３６、Ｐ形ラッチアップ防止領域１２のための開口３７、及びＰ形接続用領域１３のための開口３８を周知のエッチング方法で形成する。次に、各開口３５〜３８を介してＰ形不純物を半導体基板３に拡散してＰ形ソース領域８、ドレイン領域９、ラッチアップ防止領域１２、及び接続用領域１３を得る。この際、Ｐ形不純物としてＮ形不純物よりも拡散速度の早いものと選択することが望ましい。
Ｐ形不純物は多結晶シリコンから成る第１及び第２のゲート電極１７ａ、２１ａにも拡散され、第１及び第２のゲート電極１７ａ、２１ａは導体層となる。
【００３１】
次に、図１０に示すように、第１及び第２のゲート電極１７ａ、２１ａを覆うように第２の絶縁膜３９を半導体基板３の上面に形成する。
なお、第２の絶縁膜３９の形成に先立って、第１及び第２のゲート電極１７ａ、２１ａの下の部分即ち図６に示す第１及び第２のゲート絶縁膜１６、２０を除いて第１の絶縁膜３０を除去してから第２の絶縁膜３９を形成することができる。従って、第２の絶縁膜３９は拡散工程後に形成した絶縁膜、又は第１の絶縁膜３０と拡散工程後の絶縁膜との複合膜を意味する。
【００３２】
次に、図１０に示すように第２の絶縁膜３９に、周知のエッチング技術によって、Ｐ形ソース領域６に至る開口４０、Ｐ形ドレイン領域７に至る開口４１、第１のゲート電極１７ａに至る開口４２、Ｎ形ラッチアップ防止領域８に至る開口４３、Ｎ形接続用領域９に至る開口４４、Ｎ形ソース領域１０に至る開口４５、Ｎ形ドレイン領域１１に至る開口４６、第２のゲート電極２１ａに至る開口４７、Ｐ形ラッチアップ防止領域１２に至る開口４８、及びＰ形接続用領域１３に至る開口４９を形成する。
【００３３】
次に、図１０の開口４０〜４９を有する第２の絶縁膜３９の上方から金属を蒸着して図１１に示す第１、第２、第３、第４、第５及び第６の導体層５０、５１、５２、５３、５４、５５を形成する。第１の導体層５０は図６の第１のソース電極１４として機能すると共に、第１のソース電極１４にＮ形ラッチアップ防止領域８及びＮ形接続用領域９を電気的に接続するために機能する。第２の導体層５１は図６の第１のドレイン電極１５として機能する。第３の導体層５２は第１のゲート電極１７ａに接続され、ゲート導出層として機能する。第４の導体層５３は図６の第２のソース電極１８として機能すると共に、第２のソース電極１８にＰ形ラッチアップ防止領域１２及びＰ形接続領域１３を電気的に接続するために機能する。第５の導体層５４は図６の第２のドレイン電極１９として機能する。第６の導体層５５は第２のゲート電極２１ａに接続され、ゲート導出層として機能する。
【００３４】
次に、図１１の第１〜第６の導体層５０〜５５を覆うように図１２に示す第３の絶縁膜５６を形成する。次に、第１、第２、第３、第４、第５及び第６の導体層５０、５１、５２、５３、５４、５５に至るように、第３の絶縁膜５６に開口５７、５８、５９、６０、６１、６２を形成する。次に、各開口５７〜６２を埋めるように金属を蒸着し、これを所定パターンにエッチングすることによって図１２に示す第１及び第２のソース導出導体層６３、６４と、ドレイン接続導体層６５と、ゲート接続導体層６６とを得る。第１のソース導出導体層６３は第１の導体層５０に接続されており、図６の第１の電源端子２２として機能する。第２のソース導出導体層６４は第４の導体層５３に接続されており、第２の電源端子２３として機能する。ドレイン接続導体層６５は、第２及び第５の導体層５１、５４に接続されており、図６の出力端子２５として機能する。ゲート接続導体層６６は、第３及び第６の導体層５２、５５に接続されており、図６の入力端子２４として機能する。
【００３５】
ドレイン接続導体層６５及びゲート接続導体層６６は、平面的に見て図５のＮ形及びＰ形ラッチアップ防止領域８及び１２のＹ軸方向の上端を通る第５の延長線Ａ5 と下端を通る第６の延長線Ａ6 との間に収まるように配置されている。なお、ドレイン及びゲート接続導体層６５、６６の内の一方又は両方を、平面的に見て図５の第１及び第２の延長線Ａ1 、Ａ2 の相互間、又は第３及び第４の延長線Ａ3 、Ａ4 の相互間に収まるように配置することが望ましい。
【００３６】
本実施形態は次の効果を有する。
（１）  平面的に見て第１及び第２のゲート電極１７ａ、２１ａを相互に接続するためのゲート接続導体層６６の下にもラッチアップ防止領域８、１２が形成されている。従って、図４に示す等価回路の第１及び第２の抵抗Ｒnw、Ｒpwが小さくなり、且つ第１及び第２の寄生トランジスタＱ1 、Ｑ2 の電流増幅率が小さくなり、ラッチアップ防止機能が向上する。
（２）  第１及び第２のゲート電極１７ａ、２１ａは互いに分離され、これ等を相互に接続するためのゲート接続導体層６６が設けられているので、第１及び第２のゲート電極１７ａ、２１ａを下側にラッチアップ防止領域８、１２を形成することができる。従って、ラッチアップ防止機能が向上しているにも拘らず、小型化及び低コスト化を図ることができる。
（３）  第１及び第２のゲート電極１７ａ、２１ａとは別の工程でゲート接続導体層６６を形成しても、ソース領域６、１０及びドレイン領域７、１１を形成するためのマスクの位置決めとして使用した後にゲート接続導体層６６を形成することができる。このため、ゲート接続導体層６６に妨害されずにラッチアップ防止領域８、１２をソース領域６、１０及びドレイン領域７、１１と同時に形成すること、及びゲート接続導体層６６の下側にラッチアップ防止領域８、１２を形成することができる。従って、ラッチアップ防止機能が向上しているにも拘らず、小型化及び低コスト化を図ることができる。
（４）  ゲート接続導体層６６はソース導出導体層６３、６４、ドレイン接続導体層６５と同時に形成するので、工程の増加を伴なわない。従って、コストの上昇を抑えてＣＭＯＳの小型化及びラッチアップの抑制を図ることができる。
【００３７】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）  半導体基板３に第１の半導体領域４を島状に形成し、Ｎ−  ウエル領域とすることができる。
（２）  Ｎ形ラッチアップ防止領域８とＮ形接続用領域９とをＮ形半導体領域で接続することができる。また、Ｐ形ソース及びドレイン領域６、７を囲むようにＮ形領域を設け、Ｎ形ガードリングとすることができる。同様に、Ｐ形ラッチアップ防止領域１２とＰ形接続用領域１３とをＰ形半導体で接続することができる。また、Ｎ形ソース及びドレイン領域１０、１１を囲むようにＰ形半導体領域を設け、これをＰ形ガードリングとすることができる。
（３）  接続領域９、１３を省くことができる。
（４）  ラッチアップ防止領域８、１２をソース領域６、１０に電気的に接続することが望ましいが、接続しない場合であってもある程度のラッチアップ防止効果が得られる。
（５）  Ｎ形及びＰ形不純物の導入をイオンビーム方法で行うことができる。
【図面の簡単な説明】
【図１】従来のＣＭＯＳの半導体領域及びゲート導体層を示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】ＣＭＯＳの等価回路図である。
【図４】ＣＭＯＳのラッチアップを説明するための等価回路図である。
【図５】１実施形態のＣＭＯＳの半導体領域及びゲート電極を示す平面図である。
【図６】図５のＢ−Ｂ線によってＣＭＯＳを示す断面図である。
【図７】図６のＣＭＯＳをゲート電極を形成した装置で示す平面図である。
【図８】図５のＮ形拡散領域を形成するためのマスクを示す平面図である。
【図９】図５のＰ形拡散領域を形成するためのマスクを示す平面図である。
【図１０】図５のＣＭＯＳ電極を形成するための開口を示す平面図である。
【図１１】ＣＭＯＳの電極を形成した構成を示す平面図である。
【図１２】ＣＭＯＳのソース導出導体層、ドレイン及びゲート接続導体層を形成した構成を示す平面図である。
【符号の説明】
６    Ｐ形ソース領域
７    Ｐ形ドレイン領域
８    Ｎ形ラッチアップ防止領域
１０  Ｎ形ソース領域
１１  Ｎ形ドレイン領域
１２  Ｐ形ラッチアップ防止領域
１７ａ、２１ａ  ゲート電極
６６  ゲート接続導体層
【図１】
0004305605.tif 000002
【図２】
0004305605.tif 000003
【図３】
0004305605.tif 000004
【図４】
0004305605.tif 000005
【図５】
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【図６】
0004305605.tif 000007
【図７】
0004305605.tif 000008
【図８】
0004305605.tif 000009
【図９】
0004305605.tif 000010
【図１０】
0004305605.tif 000011
【図１１】
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【図１２】
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