(57)【特許請求の範囲】
【請求項１】
複数の画素をマトリクス状に配列してなる表示領域と、
１画素につきｎ×ｍビット（ｎ，ｍは２以上の整数）の表示データを供給するデータソースと、
前記データソースから入力された表示データをｍビット単位で２m 階調のアナログ信号に変換するデジタルアナログ変換器を各水平画素毎に備え、当該各デジタルアナログ変換器で変換されたｎ個を単位としたアナログ信号をｎ回にわたって同一のコラム線に入力する水平駆動手段と、
ｎ個を単位とした前記アナログ信号を２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m の各表示時間の割合で１つの画素に順次表示させるための選択信号を、前記各画素に与える垂直駆動手段と
を備えたことを特徴とする表示装置。
【請求項２】
請求項１記載の表示装置において、
前記垂直駆動手段は、前記コラム線へのアナログ信号の入力に同期させて、１画素に対して１フレームにｎ回の選択信号を与える
ことを特徴とする表示装置。
【請求項３】
請求項２記載の表示装置において、
前記垂直駆動手段は、１画素に対して１フレームに１回の選択信号を与える機能を併せ持つ
ことを特徴とする表示装置。
【請求項４】
請求項１記載の表示装置において、
前記データソースは、前記ｎ×ｍビットの表示データを水平ライン毎にｍビット単位にｎ分割し、分割したｍビット単位の表示データを並び替えて前記水平駆動手段に供給する
ことを特徴とする表示装置。
【請求項５】
請求項１記載の表示装置において、
前記水平駆動手段は、ｎ×ｍビット×水平画素数分のラッチ部を有するサンプリングラッチと、ｎ×ｍビット×水平画素数×β（βはｎに応じて変化する数）分の格納部を有し当該サンプリングラッチにラッチされた表示データを格納するラインメモリと、当該ラインメモリに格納された表示データを各水平画素毎にｍビット単位で選択して前記各デジタルアナログ変換器に順次入力するセレクタ回路とを有する
ことを特徴とする表示装置。
【請求項６】
請求項１記載の表示装置において、
前記画素は、液晶素子からなる
ことを特徴とする表示装置。
【請求項７】
請求項６記載の表示装置において、
前記垂直駆動手段は、前記コラム線へのアナログ信号の入力に同期させて、１画素に対して１フレームにｎ回の選択信号を与える
ことを特徴とする表示装置。
【請求項８】
請求項７記載の表示装置において、
前記垂直駆動手段は、１画素に対して１フレームに１回の選択信号を与える機能を併せ持つ
ことを特徴とする表示装置。
【請求項９】
請求項６記載の表示装置において、
前記データソースは、前記ｎ×ｍビットの表示データを水平ライン毎にｍビット単位にｎ分割し、分割したｍビット単位の表示データを並び替えて前記水平駆動手段に供給する
ことを特徴とする表示装置。
【請求項１０】
請求項６記載の表示装置において、
前記水平駆動手段は、ｎ×ｍビット×水平画素数分のラッチ部を有するサンプリングラッチと、ｎ×ｍビット×水平画素数×β（βはｎに応じて変化する数）分の格納部を有し当該サンプリングラッチにラッチされた表示データを格納するラインメモリと、当該ラインメモリに格納された表示データを各水平画素毎にｍビット単位で選択して前記各デジタルアナログ変換器に順次入力するセレクタ回路とを有する
ことを特徴とする表示装置。
【請求項１１】
請求項１記載の表示装置において、
前記画素は、エレクトロルミネッセンス素子からなる
ことを特徴とする表示装置。
【請求項１２】
請求項１１記載の表示装置において、
前記垂直駆動手段は、前記コラム線へのアナログ信号の入力に同期させて、１画素に対して１フレームにｎ回の選択信号を与える
ことを特徴とする表示装置。
【請求項１３】
請求項１２記載の表示装置において、
前記垂直駆動手段は、１画素に対して１フレームに１回の選択信号を与える機能を併せ持つ
ことを特徴とする表示装置。
【請求項１４】
請求項１１記載の表示装置において、
前記データソースは、前記ｎ×ｍビットの表示データを水平ライン毎にｍビット単位にｎ分割し、分割したｍビット単位の表示データを並び替えて前記水平駆動手段に供給する
ことを特徴とする表示装置。
【請求項１５】
請求項１１記載の表示装置において、
前記水平駆動手段は、ｎ×ｍビット×水平画素数分のラッチ部を有するサンプリングラッチと、ｎ×ｍビット×水平画素数×β（βはｎに応じて変化する数）分の格納部を有し当該サンプリングラッチにラッチされた表示データを格納するラインメモリと、当該ラインメモリに格納された表示データを各水平画素毎にｍビット単位で選択して前記各デジタルアナログ変換器に順次入力するセレクタ回路とを有する
ことを特徴とする表示装置。
【請求項１６】
ｍビット単位の表示データを２m 階調のアナログ信号に変換するデジタルアナログ変換器と、当該デジタルアナログ変換器で変換されたアナログ信号を表示する画素とを備えた表示装置の駆動方法であって、
１画素につきｎ×ｍビット（ｎ，ｍは２以上の整数）の表示データをｎ分割してｍビット単位とし、
前記デジタルアナログ変換器によって、前記ｍビット単位にｎ分割されたｎ個の表示データを、２m 階調のアナログ信号にそれぞれ変換し、
ｎ個を単位とした前記アナログ信号を上位側から順に２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m の各表示時間の割合で１つの画素に順次表示させる
ことを特徴とする表示装置の駆動方法。
【請求項１７】
請求項１６記載の駆動方法において、
前記ｎ個の表示データは、前記デジタルアナログ変換器から時系列にしたがってｎ回出力され、１画素に対して１フレームの表示時間を２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m に分割した前記第１〜第ｎ表示期間に順次表示される
ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置及びその表示方法に関し、特にはマトリクス状に配置された複数の画素を水平ライン毎に順次駆動するアクティブマトリクス方式の表示装置及びその駆動方法に関する。
【０００２】
【従来の技術】
図６には、アクティブマトリクス方式の表示装置の構成図を示す。この表示装置は、表示領域１０１、水平駆動回路１０２及び垂直駆動回路１０３を有している。表示領域１０１は、図中円内の拡大図に示すように、複数行分のゲート線ｇ1 ，ｇ2 ，…と複数列分のコラム線ｃ1 ，ｃ2 ，…とが配線され、これらの各交差部に画素１０４が配置された構成になっている。各画素１０４は、薄膜トランジスタ（thin film transistor）ＴＦＴを備えた液晶素子やエレクトロルミネッセンス（Electroluminescence ）素子からなり、薄膜トランジスタＴＦＴのゲート電極がゲート線ｇ1 ，ｇ2 ，…に接続され、ソース電極がコラム線ｃ1 ，ｃ2 ，…に接続されている。また、水平駆動回路１０２は、クロック（ＨＳＴ，ＨＣＫ）にしたがってｍビットずつ独立した表示データを順次サンプリングし、各コラム線ｃ1 ，ｃ2 ，…毎にラッチするサンプリングラッチ１０２ａと、ラッチされた表示データをラッチパルスに応答して１水平ライン分格納するラインメモリ１０２ｂと、このラインメモリ１０２ｂから１水平ライン分同時に出力された表示データをｍビット単位でアナログ信号に変換して各コラム線ｃ1 ，ｃ2 ，…に入力するデジタルアナログ変換器（以下、ＤＡＣと記す）１０２ｃとで構成されている。そして、垂直駆動回路１０３は、クロック（ＶＳＴ，ＶＣＫ）にしたがって、各ゲート線ｇ1 ，ｇ2 ，…に順次選択信号を与える。
【０００３】
このような構成の表示装置によれば、水平駆動回路１０２に入力されたｍビットの表示データは２m 階調のアナログ信号に変換され、１水平ライン分同時に各コラム線ｃ1 ，ｃ2 ，…に入力される。そして、コラム線ｃ1 ，ｃ2 ，…に入力されたアナログ信号は、垂直駆動回路１０３で選択されたゲート線ｇ1 （またはｇ2 ，…）に接続された各画素１０４に、それぞれ書き込まれ、１フレームの間画像データとして保持される。これによって、各画素１０４においては、アナログ信号に対応した２m 階調の画像表示が行われる。
【０００４】
【発明が解決しようとする課題】
ところが、このような構成の表示装置では、表示データの階調数は水平駆動回路１０２の処理ビット数で決定されるため、さらなる多階調表示を実現するには、水平駆動回路１０２の処理ビット数を増加させる必要がある。しかし、水平駆動回路１０２の処理ビット数を増加させた場合、処理ビット数の増加割合を上回る割合で、水平駆動回路１０２の専有面積（特にＤＡＣ１０２ｃの専有面積）が増加する。例えば、水平駆動回路１０２の処理ビット数を３ビットから６ビットに増加させると、ＤＡＣ１０２ｃの専有面積は２6-3 ＝８倍に増加する。したがって、装置コストが増加すると共に、表示領域１０１と同一の基板上に水平駆動回路１０２や垂直駆動回路１０３等の周辺回路を搭載した場合、これらの周辺回路が形成される額縁が増大する。
【０００５】
そこで本発明は、装置コストの増加及び周辺回路の専有面積の増大を抑えながらも多階調化を図ることが可能な表示装置及びその駆動方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するための本発明の表示装置は、複数の画素をマトリクス状に配列してなる表示領域、１画素につきｎ×ｍビット（ｎ，ｍは２以上の整数）の表示データを供給するデータソース、このデータソースから入力された表示データをｍビット単位で２m 階調のアナログ信号に変換するデジタルアナログ変換器を各水平画素毎に備え、当該各デジタルアナログ変換器で変換されたｎ個を単位としたアナログ信号をｎ回にわたって同一のコラム線に入力する水平駆動手段、及び、ｎ個を単位とした前記アナログ信号を２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m の各表示時間の割合で１つの画素に順次表示させるための選択信号を、前記各画素に与える垂直駆動手段を備えたことを特徴としている。
【０００７】
このような構成の表示装置では、データソースから供給されたｎ×ｍビットの表示データは、デジタルアナログ変換器によってｍビット単位で２m 階調のアナログ信号に変換される。そして、変換された各アナログ信号は、垂直駆動手段によって各表示時間の割合で１つの画素に順次表示される。ここで、各アナログ信号が表示される各表示時間の割合は、２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m になっている。そこで、ｎ×ｍビットの表示データをｍビット単位で変換したアナログ信号を上位側から順に長い表示時間に割り当てて表示させることで、全表示時間には、平均して２n*m 階調の表示が行われることになる。
【０００８】
また、本発明の表示装置の駆動方法は、ｍビット単位の表示データを２m 階調のアナログ信号に変換するデジタルアナログ変換器と、当該デジタルアナログ変換器で変換されたアナログ信号を表示する画素とを備えた表示装置の駆動方法であり、次のように行うことを特徴としている。先ず、１画素につきｎ×ｍビット（ｎ，ｍは２以上の整数）の表示データをｎ分割してｍビット単位とする。そして、デジタルアナログ変換器によって、ｍビット単位にｎ分割されたｎ個の表示データを、２m 階調のアナログ信号にそれぞれ変換し、ｎ個を単位とした前記アナログ信号を上位側から順に２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m の各表示時間の割合で１つの画素に順次表示させる。
【０００９】
このような表示方法では、ｎ分割された各ｍビット単位の表示データは、２m 階調のアナログ信号に変換され、１つの画素に順次表示される。ここで、各アナログ信号が表示される表示時間の割合が２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m になっており、各アナログ信号は、上位側から順に長い表示時間に割り当てて表示される。したがって、全表示時間には、平均して２n*m 階調の表示が行われる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は、本発明の第１実施形態に係るアクティブマトリクス方式の表示装置の一例を示す構成図である。
【００１１】
図に示すように、この表示装置は、データソース１０、表示領域１１、水平駆動回路１２及び垂直駆動回路１３で構成され、表示領域１１には複数の画素１４がマトリクス状に配列されている。ただしここでは、説明を簡単にするために、４行×４列分の画素１４を図示した。
【００１２】
データソース１０は、画像の元データとして、ｎ×ｍビット（ｎ，ｍは２以上の整数）で構成された各画素１４毎の表示データを水平駆動回路１２に供給する。ここでは特に、データソース１０は、ｎ×ｍビットの表示データを、ｍビット単位にｎ分割し、所定の順序に並べ替えて水平駆動回路１２に供給する。そして、このような表示データの分割及び並べ替えを行うための処理回路（図示省略）を備ていることとする。
【００１３】
データソース１０におけるデータの並べ替えの一例を図２のタイミングチャートに基づいて説明する。なお、このタイミングチャートにおいては、ブランキング期間の図示を省略した。
【００１４】
例えば、ｎ＝２の場合、２×ｍビットの各表示データを、上位側ｍビット分の上位データＨと、下位側ｍビット分の下位データＬとに分割する。そして、図２のサンプリング表示データに示すように、１ライン目の下位データＬ1 、２ライン目の下位データＬ2 、１ライン目の上位データＨ1 、３ライン目の下位データＬ3 、２ライン目の上位データＨ2 、（以下、下位データＬ、上位データＨがそれぞれライン順に交互になる）…の順に並べ替える。ここで、各ラインの上位データＨ（Ｈ1 ，Ｈ2 ，…）及び下位データＬ（Ｌ1 ，Ｌ2 ，…）は、ｍビット単位の表示データを画素１４の水平方向の配列順に並べたものとする。
【００１５】
また、表示領域１１は、複数列分のコラム線ｃ1 ，ｃ2 ，…とこれらと交差させた複数行分のゲート線ｇ1 ，ｇ2 ，…との各交差部に画素１４を配置してなる。
【００１６】
各画素１４は、薄膜トランジスタ（thin film transistor）ＴＦＴと表示部ｂとを備えた液晶素子やエレクトロルミネッセンス（Electroluminescence ）素子からなる。ただし、図面においては、説明を簡単にするためにＴＦＴと表示部ｂのみを示した。そして、各薄膜トランジスタＴＦＴのゲート電極が行単位でゲート線ｇ1 ，ｇ2 ，…に接続され、ソース電極が列単位でコラム線ｃ1 ，ｃ2 ，…に接続されている。
【００１７】
また、水平駆動回路１２は、サンプリングラッチ１２ａと、ラインメモリ１２ｂと、デジタルアナログ変換器（以下、ＤＡＣと記す）１２ｃとで構成されている。サンプリングラッチ１２ａは、ｍビット×水平画素数分のラッチ部を有し、データソース１０から供給されたｍビット単位の表示データを、水平スタートパルス（以下ＨＳＴと記す）が与えられることによって水平クロック（以下ＨＣＫと記す）に同期して１水平ライン分順次サンプリングし、各コラム線ｃ1 ，ｃ2 ，…毎にラッチする。ラインメモリ１２ｂは、サンプリングラッチ１２ａにラッチされたｍビット単位の表示データを、ラッチパルスに応答して１水平ライン分格納する。また、ＤＡＣ１２ｃは、各コラム線ｃ1 ，ｃ2 ，…毎に設けられ、ラインメモリ１２ｂから１水平ライン分同時に入力された表示データを、ｍビット単位で２m 階調のアナログ信号に変換して（線順次処理して）各コラム線ｃ1 ，ｃ2 ，…に入力する。
【００１８】
図３は、垂直駆動回路１３の構成例を示す回路図である。この図に示すように、垂直駆動回路１３は、Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦと記す）１３ａとダミーＤ−ＦＦ１３ｂとを交互に配置して互いに直列に接続してなり、各Ｄ−ＦＦ１３ａ，１３ｂのクロック入力端子（ｃｋ）にクロックライン１３ｃが接続されている。そして、Ｄ−ＦＦ１３ａからのみＱ出力が導出され、これらＱ出力がバッファ１３ｄを介してゲート線ｇ1 ，ｇ2 ，…に供給されるようになっている。また、１段目のＤ−ＦＦ１３ａには、１フレームの表示時間を第１〜第ｎ表示期間ｆ1 〜ｆn に分割するタイミングでｎ回の垂直スタートパルス（以下、ＶＳＴと記す）が与えられる。ここで、第１〜第ｎ表示期間ｆ1 〜ｆn の各表示時間は、２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m であることとする。ただし、１フレームの分割数は、表示データの分割数ｎと等しいこととする。例えば、ｎ＝２の場合、垂直駆動回路１３には、１フレームの表示時間を２分割した第１表示期間ｆ1 の表示時間：第２表示期間ｆ2 の表示時間＝２m ：１に分割するタイミングで２回のＶＳＴが与えられる。
【００１９】
次に、上記構成の表示装置の動作を説明する。
【００２０】
先ず、データソース１０からは、ｎ×ｍビットの表示データを水平ライン毎にｎ分割（本例ではｎ＝２分割）して並び替えられたｍビット単位の表示データが、１ライン目の下位データＬ1 、２ライン目の下位データＬ2 、１ライン目の上位データＨ1 、３ライン目の下位データＬ3 、２ライン目の上位データＨ2 、（以下、下位データＬ、上位データＨがそれぞれライン順に交互になる）…の順で水平駆動回路１２に供給される。データソース１０から供給されたｍビット単位の表示データは、サンプリングラッチ１２ａにおいて、ＨＣＫに同期して１水平ライン分順次サンプリングされ各コラム線ｃ1 ，ｃ2 ，…毎にラッチされる。ラッチされた表示データは、ラインメモリ１２ｂに１水平ライン分格納される。格納された表示データは、ラインメモリ１２ｂからＤＡＣ１２ｃに１水平ライン分同時に入力され、２m 階調のアナログ信号に変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。
【００２１】
すなわち、各コラム線ｃ1 ，ｃ2 ，…には、データソース１０からの供給順にしたがって、データソース１０で並び替えられた順に、１ライン目の下位データＬ1 、２ライン目の下位データＬ2 、１ライン目の上位データＨ1 、３ライン目の下位データＬ3 、２ライン目の上位データＨ2 、（以下、下位データＬ、上位データＨがそれぞれライン順に交互になる）…の順で、アナログ信号に変換された各表示データが入力されるのである。
【００２２】
一方、垂直駆動回路１３からは、１回目のＶＳＴにしたがって、第１行目のゲート線ｇ1 、第２行目のゲート線ｇ2 、…の順で１回目の選択信号が与えられる。この際、Ｄ−ＦＦ１３ａの間にダミーＤ−ＦＦ１３ｂが接続されているので、各ゲート線の選択に、１クロック分の空白期間が生じる。また、２回目のＶＳＴにしたがって、それぞれのゲート線ｇ1 ，ｇ2 …には、１フレームの表示時間を１（第２表示時間ｆ2 ）：２m （第１表示時間ｆ1 ）に分割するタイミングで２回目の選択信号が与えられる。
【００２３】
このため、各ゲート線ｇ1 ，ｇ2 …に接続された各画素１４においては、１フレームが、第１表示期間ｆ1 と第２表示期間ｆ2 とに分割され、第１表示期間ｆ1 の表示時間：第２表示期間ｆ2 の表示時間＝２m ：１になる。そして、１フレームの前半が表示時間の短い第２表示期間ｆ2 になり、後半が表示時間の長い第１表示期間ｆ1 になる。
【００２４】
以上によって、１行目のゲート線ｇ1 に接続された各画素１４には、１回目の選択信号によって下位データＬ1 が書き込まれ、この下位データＬ1 が１フレームの前半の第２表示期間ｆ2 の間表示される。これらの画素１４においては、第２表示期間ｆ2 が終了した時点で２回目の選択信号によって上位データＨ1 が書き込まれ、この上位データＨ1 が第１表示期間ｆ1 の間表示される。また、第２行目のゲート線ｇ2 に接続された各画素１４には、第１行目のゲート線ｇ１に選択信号が与えられてから１クロック分の空白期間の後に、１回目の選択信号によって下位データＬ2 が書き込まれ、この下位データＬ2 が１フレームの前半の第２表示期間ｆ2 の間表示される。これらの画素１４においては、第２表示期間ｆ2 が終了した時点で２回目の選択信号によって上位データＨ2 が書き込まれ、この上位データＨ2 が第１表示期間ｆ1 の間表示される。
【００２５】
同様にして、第３行目以降のゲート線ｇ3 ，ｇ4 …に接続された各画素１４に対して、１フレームの第２表示期間ｆ2 に下位データＬが表示され、第１表示期間ｆ1 に上位データＨが表示される。
【００２６】
以上のようにして、１つの画素１４に対しては、ｍビット単位でデジタルアナログ変換された２m 階調のアナログ信号が、２回に亘って各表示時間の割合で順次表示される。この際、上位データＨ1 ，Ｈ2 ，…は、表示時間の長い第１表示期間ｆ1 に割り当てて表示され、下位データＬ1 ，Ｌ2 ，…は、表示時間の短い第２表示期間ｆ2 に割り当てて表示されることになる。
【００２７】
ここで、１フレームの表示時間をｎ分割した第１〜第ｎ表示期間ｆ1 〜ｆn は、表示時間の割合が２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m になっている。このため、これらの第１表示期間ｆ1 と第２表示期間ｆ2 とからなる１フレームには、平均して、２n*m ＝２2*m 階調の表示を行うことが可能になる。
【００２８】
例えば、画素１４が液晶素子である場合、１フレームにおける第１〜第ｎ表示期間ｆ1 〜ｆn の表示時間割合をｈ1 ，ｈ2 ，…，ｈn とし、第１〜第ｎ表示期間ｆ1 〜ｆn に表示される表示データの水平駆動回路１２からの出力をｙ1 ，ｙ2 ，…，ｙn とすると、１フレームにおける画素１４の平均電位Ｙは下記式（１）で表される。
【数１】
0004345135.tif 000002
【００２９】
また、水平駆動回路１２からの表示データの出力ｙｉ（ｉ＝１〜ｎ）は、下記式（２）で表される。ただし、式中ａは１または０のデジタルデータであり、Ｖ0 はｍビットＤＡＣ１２ｃにおける１ＬＳＢ（Least Significant bit ：最下位ビット）に相当することとする。
【数２】
0004345135.tif 000003
【００３０】
以下、説明を簡単にするために、ｎ＝２の場合を例にとると、各画素の平均電位Ｙは、式（１）、式（２）及び第１表示期間ｆ1 と第２表示期間ｆ2 との表示時間の割合とから下記式（３）のように書き換えられれる。
【数３】
0004345135.tif 000004
【００３１】
以上式（３）から、各画素１４の平均電位Ｙは、２ｍビットのデジタルデータを変換したアナログ電位に対応した値になることが分かる。ただし、この表示における１ＬＳＢはＶ0 ’＝Ｖ0 ／（２m ＋１）になる。このため、目的の１ＬＳＢ（＝Ｖ0 ’）が得られる様に、ＤＡＣ１２ｃの変換回路の１ＬＳＢ（＝Ｖ0 ）を予め設定しておくこととする。
【００３２】
以上のように、この表示装置においては、ｍビット相当のアナログ信号を出力する水平駆動回路１２を備えながら、ｎ×ｍビット相当の階調表示を行うことができるのである。したがって、水平駆動回路１２の専有面積の拡大を抑えながらも、多階調化を図ることが可能になる。
【００３３】
図４は、本発明の第２実施形態に係るアクティブマトリクス方式の表示装置の一例を示す構成図である。この図に示す第２実施形態の表示装置と、第１実施形態の表示装置との異なるところは、データソース１０’の構成及び水平駆動回路１２’の構成にあり、表示領域１１及び垂直駆動回路１３の構成は同様であることとする。
【００３４】
すなわち、第２実施形態の表示装置のデータソース１０’は、画像の元データとして、ｎ×ｍビット（ｎは２以上の整数）で構成された各画素１４毎の表示データを、ｎ×ｍビット単位で水平駆動回路１２’に供給する。この際、ｎ×ｍビットの表示データは、画素１４の水平方向の配列順に並べられた状態で、水平ライン順に供給される。
【００３５】
また、水平駆動回路１２’は、データソース１０’から順次供給されるｎ×ｍビット単位の各画素１４毎の表示データを、ｍビット単位にｎ分割し、所定の順序に並び替え、ｍビット単位でアナログ信号に変換して各コラム線ｃ1 ，ｃ2 ，…に入力する。各コラム線ｃ1 ，ｃ2 ，…への表示データの入力順は、図２のタイミングチャートで説明した第１実施形態におけるコラム線ｃ1 ，ｃ2 ，…への表示データの入力順と同様であることとする。
【００３６】
この水平駆動回路１２’は、第１実施形態と同様にサンプリングラッチ１２ａ’、ラインメモリ１２ｂ’及びＤＡＣ１２ｃを備えると共に、さらにラインメモリ１２ｂ’とＤＡＣ１２ｃとの間にセレクタ回路１２ｄを設けている。
【００３７】
図５は、水平駆動回路１２’におけるデータ処理を説明する概念図であり、この図に基づいてサンプリングラッチ１２ａ’、ラインメモリ１２ｂ’、セレクタ回路１２ｄ及びＤＡＣ１２ｃの構成を説明する。
【００３８】
サンプリングラッチ１２ａ’は、ｎ×ｍビット×水平画素数分のラッチ部を有し、データソース１０’から供給されたｎ×ｍビット×水平画素数分の表示データを、ＨＳＴが与えられることによってＨＣＫに同期してｍビット単位で各コラム線ｃ1 ，ｃ2 ，…毎にｎ個ずつサンプリングしラッチする。
【００３９】
また、ラインメモリ１２ｂ’は、ｎ×ｍビット×水平画素数×β分の格納部を有し、サンプリングラッチ１２ａにラッチされたｍビット単位の表示データを、ラッチパルスに応答して１水平ライン分格納する。ただし、βはｎに応じて変化する数であり、ｎ＝２の場合β＝１．５になる。このため、ラインメモリ１２ｂ’には、２×ｍビット×水平画素数×１．５＝３×ｍビット×水平画素数の格納部が設けられていることになる。
【００４０】
セレクタ回路１２ｄは、ラインメモリ１２ｂ’に格納されたｍビット単位の表示データを、各水平画素毎にｍビット単位で選択してラインメモリ１２ｂに入力する。この際、図２のタイミングチャートに示した順序で表示データが選択されるようにする。
【００４１】
そして、ＤＡＣ１２ｃは、第１実施形態と同様に、ｍビット単位の表示データを２m 階調のアナログ信号に変換する。
【００４２】
次に、上記構成の表示装置の動作を説明する。
【００４３】
先ず、データソース１０’から水平駆動回路１２’に、ｎ×ｍビット単位の表示データが１ライン分ずつ順次供給される。これによって、水平駆動回路１２’では、次のようにデータ処理が行われる（以下、図５参照）。
【００４４】
第１ステップＳＴ１では、データソース１０’から供給された１ライン目の表示データＬ1 ，Ｈ1 が、サンプリングラッチ１２ａ’にｍビット単位で１水平ライン分サンプリングされ、各コラム線ｃ1 ，ｃ2 ，…毎にラッチされる。
【００４５】
第２ステップＳＴ２では、第１ステップＳＴ１でサンプリングラッチ１２ａ’にラッチされた表示データＬ1 ，Ｈ1 が、ラインメモリ１２ｂ’に１水平ライン分格納される。そして、格納された表示データＬ1 ，Ｈ1 のうち、表示データＬ1 がセレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。一方、サンプリングラッチ１２ａ’には、２ライン目の表示データ（Ｌ2 ，Ｈ2 ）がラッチされる。
【００４６】
第３ステップＳＴ３では、第２ステップＳＴ２でサンプリングラッチ１２ａ’にラッチされた表示データＬ2 ，Ｈ2 と、第２ステップＳＴ２でセレクタ回路１２ｄに選択されずに残った表示データＨ1 とがラインメモリ１２ｂ’に１水平ライン分格納される。そして、先ず、格納された表示データＨ1 ，Ｌ2 ，Ｈ2 のうち、表示データＬ2 がセレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。その後、ラインメモリ１２ｂ’に残った表示データＨ1 ，Ｈ2 のうち、表示データＨ1 がセレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。一方、サンプリングラッチ１２ａ’には、３ライン目の表示データ（Ｌ3 ，Ｈ3 ）がラッチされる。
【００４７】
第４ステップＳＴ４では、第３ステップＳＴ３でサンプリングラッチ１２ａ’にラッチされた表示データＬ3 ，Ｈ3 と、第３ステップＳＴ３でセレクタ回路１２ｄに選択されずに残った表示データＨ2 とが、ラインメモリ１２ｂ’に１水平ライン分格納される。そして、先ず、格納された表示データＨ2 ，Ｌ3 ，Ｈ3 のうち、表示データＬ3 がセレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。その後、ラインメモリ１２ｂ’に残った表示データＨ2 ，Ｈ3 のうち、表示データＨ2 がセレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。一方、サンプリングラッチ１２ａ’には、４ライン目の表示データ（Ｌ4 ，Ｈ4 ）がラッチされる。
【００４８】
第５ステップＳＴ５では、第４ステップＳＴ４でサンプリングラッチ１２ａ’にラッチされた表示データＬ4 ，Ｈ4 と、第４ステップＳＴ４でセレクタ回路１２ｄに選択されずに残った表示データＨ3 とが、ラインメモリ１２ｂ’に１水平ライン分格納される。そして、先ず、格納された表示データＨ3 ，Ｌ4 ，Ｈ4 のうち、表示データＬ4 がセレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。その後、ラインメモリ１２ｂ’に残った表示データＨ3 ，Ｈ4 のうち、表示データＨ3 がセレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。一方、サンプリングラッチ１２ａ’には、５ライン目の表示データ（Ｌ5 ，Ｈ5 ）がラッチされる。
【００４９】
以上のようにして、各コラム線ｃ1 ，ｃ2 ，…には、上記第１実施形態と同様に、下位データＬ1 、下位データＬ2 、上位データＨ1 、下位データＬ3 、上位データＨ2 、（以下、下位データＬ、上位データＨがそれぞれライン順に交互になる）…の順に、アナログ信号に変換された各表示データが入力されるのである。
【００５０】
一方、垂直駆動回路１３からは、第１実施形態と同様のタイミングで、各ゲート線ｇ1 ，ｇ2 …に対して１フレームにｎ（＝２）回の選択信号が与えられる。
【００５１】
このため、第１実施形態と同様に、１つの画素１４に対しては、ｍビット単位でデジタルアナログ変換された２m 階調のアナログ信号が、２回に亘って各表示時間の割合で順次表示されることになる。この際、上位データＨ1 ，Ｈ2 ，…は、表示時間の長い第１表示期間ｆ1 に割り当てて表示され、下位データＬ1 ，Ｌ2 ，…は、表示時間の短い第２表示期間ｆ2 に割り当てて表示される。したがって、第１実施形態と同様に、これらの第１表示期間ｆ1 及び第２表示期間ｆ2 からなる１フレームには、平均して、２n*m ＝２2*m 階調 の表示を行うことが可能になる。
【００５２】
以上のように、この表示装置においても、ｍビット相当のアナログ信号を出力する水平駆動回路１２’を備えながら、ｎ×ｍビット相当の階調表示を行うことができるのである。したがって、第１実施形態と同様に、水平駆動回路１２’の専有面積の拡大を抑えながらも、多階調化を図ることが可能になる。
【００５３】
また、この表示装置の水平駆動回路１２’においては、サンプリングラッチ１２ａ’がｎ×ｍビット×水平画素数分のラッチ部を有していることから、第１実施形態の表示装置と比較して表示データのサンプリング速度が１／ｎで良いという利点がある。
【００５４】
また、第１実施形態及び第２実施形態で説明した垂直駆動回路１３には、ダミーＤ−ＦＦ１３ｂのＤ入力端子とＱ出力端子とをショートさせてダミーＤ−ＦＦ１３ｂをパスするスキップモードや、ダミーＤ−ＦＦ１３ｂの転送時間を短縮するクイック転送機能を選択的に持たせるようにすることもできる。この場合には、垂直駆動回路１３に与えられるＶＳＴの回数を１フレームに対し１回またはｎ回の何方か選択できるようにする。このような垂直駆動手段１３は、１画素に対して１フレームに１回の選択信号を与える機能を併せ持つことになる。そして、この機能を選択した場合には、通常の表示、すなわち、１画素に対してｍビットの表示データをデジタルアナログ変換した２m のアナログ信号を１フレームの期間表示させることになる。このため、必要に応じて階調数を変化させることができ、消費電力の削減を図ることが可能になる。
【００５５】
尚、第１実施形態及び第２実施形態では、１フレームの前半が表示時間の短い第２表示期間ｆ2 になり、後半が表示時間の長い第１表示期間ｆ1 となる場合を示した。しかし、１フレームにおける表示期間の配置状態は、アナログ信号が上位側から順に表示時間の長い表示期間に割り当てて表示されれるように、コラム線への表示データの入力順と共に適宜変更可能である。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、ｎ×ｍビットの表示データをｎ分割して順次ｍビット単位でアナログ信号に変換し、変換したアナログ信号を上位側から順に２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m の割合の表示時間に割り当てて１つの画素に表示させることで、各画素においては全表示時間を平均して２n*m 階調の表示を行うことができる。このため、デジタルアナログ変換器の対応ビット数をｍビットからｎ×ｍビットに増加させることなく、２n*m 階調の表示を行うことが可能になり、装置コスト及び水平駆動手段の専有面積を低く抑えながらも表示装置の多階調化を図ることが可能になる。また、表示領域と同一の基板上に水平駆動手段等の周辺回路が搭載されている表示装置においては、これらの周辺回路が形成される額縁の増加を抑えた状態で、多階調化を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るアクティブマトリクス方式の表示装置の構成図である。
【図２】第１実施形態の表示装置の動作を説明するためのタイミングチャートである。
【図３】第１実施形態の表示装置の垂直駆動回路の構成図である。
【図４】本発明の第２実施形態に係るアクティブマトリクス方式の表示装置の構成図である。
【図５】第２実施形態の表示装置の水平駆動回路におけるデータ処理を説明する概念図である。
【図６】従来のアクティブマトリクス方式の表示装置の構成図である。
【符号の説明】
１０，１０’…データソース、１１…表示領域、１２，１２’…水平駆動回路、１２ａ，１２ａ’…サンプリングラッチ、１２ｂ，１２ｂ’…ラインメモリ、１２ｃ…ＤＡＣ（デジタルアナログ変換器）、１２ｄ…セレクタ回路、１３…垂直駆動回路、１４…画素、ｆ1 …第１表示期間、ｆ2 …第２表示期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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