(57)【特許請求の範囲】
【請求項１】
小型キャパシタを製造する方法であって、
該方法は、
互いの上面に積層された複数の第１の層を提供するステップであって、該複数の第１の層は、酸化物層を含み、該複数の第１の層の中に窪みが形成されている、ステップと、
該複数の第１の層の窪みの中に第１の電極の一部分を形成する本体を製造するステップであって、該本体は、タングステンシリサイド（ＷＳｉｘ）から形成された領域を有しており、ｘ＝２〜２．５である、ステップと、
化学量論量未満のタングステンシリサイド（ＷＳｉｘ）の層で、該本体の領域をコーティングするステップであって、ｘが１．５〜１．９である、ステップと、
純シリコンの更なる層を該化学量論量未満のタングステンシリサイドの層の上面に塗布することにより、該純シリコンの更なる層および該化学量論量未満のタングステンシリサイドの層から構成される二層構造を生成するステップと、
該化学量論量未満のタングステンシリサイドの層および該純シリコンの更なる層から形成された粒状層が形成されるまで、不活性雰囲気内で該二層構造とともに該本体を熱処理するステップと、
該粒状層とともに該本体を誘電体層でコーティングするステップと、
該誘電体層の上に第２の電極を作成するステップと
を包含し、
該第１の電極は、カラムの形状を有しており、ソース／ドレイン領域の上方に位置している、方法。
【請求項２】
前記タングステンシリサイドから前記本体を製造することを包含する、請求項１に記載の方法。
【請求項３】
ポリシリコンから前記本体の内部コアを製造することを包含し、前記タングステンシリサイドから形成された該本体の領域は、該内部コアの表面に配置されている、請求項１に記載の方法。
【請求項４】
１０ｎｍ〜３０ｎｍの厚さである前記化学量論量未満のタングステンシリサイドの層を付与することを包含する、請求項１に記載の方法。
【請求項５】
エッチストップ層上に前記酸化物層を形成するステップであって、前記複数の第１の層の中に形成された前記窪みが、該酸化物層および該エッチストップ層の中に形成される、ステップと、
前記本体が形成された後に、該酸化物層を除去するステップと、
該エッチストップ層上に付与される厚さの少なくとも２倍の厚さで、前記化学量論量未満のタングステンシリサイドの層が該本体の表面に付与されるように、該本体の表面および該エッチストップ層上に該化学量論量未満のタングステンシリサイドの層を付与するステップと
を包含する、請求項１に記載の方法。
【請求項６】
１０ｎｍ〜３０ｎｍの厚さになるように前記純シリコンの更なる層を付与することを包含する、請求項１に記載の方法。
【請求項７】
８００℃〜１１００℃の不活性雰囲気内で１秒〜１０秒の間、前記加熱処理のステップを連続して実行することを包含する、請求項１に記載の方法。
【請求項８】
前記熱処理ステップの後に、前記粒状層上に残った前記純シリコンの更なる層の一部分を除去することを包含する、請求項１に記載の方法。
【請求項９】
前記粒状層の表面を熱窒化することにより、前記誘電体層を形成することを包含する、請求項１に記載の方法。
【請求項１０】
１ｎｍ未満の厚さである１単分子層を用いて熱窒化を行うことを包含する、請求項９に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、固体誘電体を用いた小型キャパシタ（Ｋｏｎｄｅｎｓａｔｏｒ）（それぞれＭＩＭキャパシタおよびＭＩＳキャパシタ）に関し、特に集積半導体回路（好ましくは例えばＤＲＡＭなどのメモリ）での使用に有利な小型キャパシタに関する。このようなキャパシタは、例えばＵＳ−Ａ−５７６０４３４、ＧＢ−Ａ−２２９４５９１、ＥＰ−Ａ−０５５３７９１，ＩＥＤＭ  １９９８年  Ｓａｎ  Ｆｒａｎｃｉｓｃｏ：Ｙ．Ｓ．Ｃｈｕｎら、および１９９７年  Ｓｙｍｐ．  Ｏｎ  ＶＬＳＩ  Ｔｅｃｈ．Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈ．Ｐａｐｅｒｓ：Ｊ．Ｍ．Ｄｒｙｎａｎら、１５１、１５２頁より公知である。
【０００２】
酸化タンタル（Ｔａ2Ｏ5−）キャパシタは１０年前からすでに知られている。これらキャパシタに特有の高い容量は、基本的には、酸化タンタル誘電体層の比較的高い誘電率およびその層の小さな厚さに基づく。さらに、可能な限り大きな表面積は、高い比容量にとって重要であり、可能な限り電極の表面を極めて粗くして面積を拡大することが不可欠である。このことは特に電解キャパシタで公知である。
【０００３】
ＭＩＭ／ＭＩＳキャパシタは、以前よりすでにＤＲＡＭ（ダイナミックランダムアクセスメモリ）に用いられてきた。タングステンから作製される第１の電極、五酸化タンタル誘電体、および例えば窒化チタン（ＴｉＮ）から作製される第２の電極を有するキャパシタは、Ｄｒｙｎａｎらの１９９７年、Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、１５１〜１５２頁より公知である。さらに、アノードエッチング、選択エッチング、付加ＵＶ光作用によるエッチング、シリコンまたはアモルファスシリコン層のドライエッチングによって、または予め配置されたアモルファスシリコン層の再結晶（ＨＳＧ法＝半球状グレインとして知られている）によってシリコン半導体電極を有するキャパシタにおいて、その電極の粗い表面を得ることもまた、公知である（ＥＰ  ０５５３７９１）。
【０００４】
ＤＲＡＭキャパシタおよびその製造方法はＵＳ−Ａ−５７６０４３４から公知である。下部電極として示されるメモリセルのトランジスタに接続されるキャパシタ電極のうちの一方は、ＴｉＮからなる。ここで、この電極は、周囲に側壁を形成する酸化シリコン上の、ボウル（Ｂｅｃｈｅｒ）の形状をした薄膜である。ボール型に形成されたこのＴｉＮ層の内壁は、シリコンでコーティングされる。このシリコンは、ＨＳＧ法を用いて半球グレイン状シリコンに変形され、このため、変形されずに残ったＴｉＮ基板上のこのシリコンは、複数の拡大した表面を有する公知の粒状構造／構造表面を有する。この導電性ＨＳＧポリシリコンの拡大表面は、１つの電極表面を形成し、この電極表面は誘電体でコーティングされる。この誘電体は、第２の電極（上部電極）によって層状にされてキャパシタを完成させる。
【０００５】
本発明の課題は、このようなキャパシタを提供することであり、誘電体に隣接する２つの電極、特に下部電極の表面が、相応じて高い電気伝導率を有する電気伝導性金属からなり、それにもかかわらず電極表面は、半導体材料にＨＳＧ法を用いて達成され得るように、高い表面拡張を示す。本発明のさらなる課題は、本発明によるキャパシタを製造するために、有利かつ信頼性ある再現可能な方法を提供することである。
【０００６】
この課題は、請求項１によるキャパシタおよびそれに対応する方法請求項によって解決される。本発明のさらなる実施形態は、それ以外の請求項から明らかである。
【０００７】
本発明の特徴は、本発明による小型固体誘電体の、本発明による有利な以下に記載される製造方法から特に明らかであり得る。
【０００８】
ＤＲＡＭキャパシタについて、第１の（下部）電極に巨視的に（ｍａｋｒｏｓｋｏｐｉｓｃｈ）大きな表面を有する形状を設けることが公知である。例えば、これには、ベル型、穴型に加えて、例えば、カラム型もある。このような巨視的形状は、高い容量を得るための、関連するキャパシタで十分知られている。
【０００９】
本発明において、第１の電極の材料は、少なくともその電極の表面の下の領域で可能な限り良好な電気伝導率を有するように設けられる。従って、本発明によれば、電極全体または少なくともその電極の表面近傍の領域のいずれかが、電気的、すなわち金属的に高い導電性タングステンシリサイドからなるように設けられる。上記に述べた第２の場合、本発明において、表面に近接するこのようなタングステンシリサイド領域のコアとしてポリシリコンを代わりに設けることができる。
【００１０】
本発明によれば、第１の電極のタングステンシリサイド、または少なくとも表面に近接するその電極の領域は、化学量論的に過剰なシリコンを含むことが意図される。シリコンの含有量は、ＷＳｉxにおいてｘ＝２．０〜２．５であり得る。
【００１１】
例えば１．５〜１．９の間のシリコン含有量を有する現在の化学量論的なタングステンシリサイドから作製される第１の層（例えば、ＷＳｉ1.8）が、この好適な化学量論量未満のタングステンシリサイドの表面に塗布される。このような層の厚さは、約１０〜３０ｎｍである。例えば、このような層は、例えばフッ化タングステン（ＷＦ6）および例えばシランの公知のＣＶＤ堆積方法を用いて塗布され得る。
【００１２】
純シリコンまたは添加剤を含まないシリコンのさらなる層が、やはり例えばＣＶＤ堆積法を用いてこの第１の層上に塗布される。この層の厚さは、例えば１０〜３０ｎｍである。
【００１３】
次いで、これら２つのコーティングを有する第１の（下部）電極は、例えば８００〜１，１００℃で、例えば１〜１０秒間の間不活性雰囲気中でアニーリングされる。この処理工程において、化学量論量未満の第１の層の材料は、少なくとも充分に化学量論的なタングステンシリサイドＷＳｉ2へと変化する。本発明は、所与のプロセス値を用いて、化学量論的なタングステンシリサイドへのこの遷移と粒状化を成長する（グレイン化、ｇｒａｉｎｅｄ）ことが並行して起こるという事実を利用する。これは、第１の層の表面において、または少なくともその表面上での粒成長である。ここで生じる第１の層の粒状化により、キャパシタに関連する、第１の電極の電極表面の表面拡大は顕著となる。
【００１４】
本発明の次の処理工程において、第２の層のなおも利用可能なシリコンを次に粒状化した層を含む第１の層までエッチングして除去する。従って、タングステンシリサイド表面は、完全に露出される。次いで、第１の電極の粒状化した表面を不動態化することは、有利である。この不動態化には実質的に１単分子層の熱窒化コーティングが適切であり、このコーティングは例えば１ｎｍ以下の厚さである。特に、窒化物はＮＨ3の作用によって形成され得る。この不動態化の意味は、電極表面上に二酸化シリコンを全く形成しないようにすることである。この二酸化シリコン形成はキャパシタの容量を大きく低下させ得る。
【００１５】
次いで本発明によるキャパシタの実際の誘電体（例えばＳｉＮ）が、本発明により製造され、粒状化を行って表面積を大きく増大させた第１の電極の電極表面上に塗布される。例えば、ＮＨ3およびシランでのＳｉＮのＣＶＤ堆積が、この誘電体の堆積に適切である。さらに、有利なことには、すなわち欠陥密度を減少させるために窒化物が酸化され得（しかしながら好ましくは部分的のみにである）、それによりいわゆる上部酸化物と呼ばれる薄い酸化物層を形成する。ＳｉＮ誘電体層に対して例えば、１ｎｍの深さまでこのように酸化することによって、ダングリングボンド（ｏｆｆｅｎｅｒ  Ｂｉｎｄｕｎｇｅｎ）が飽和状態になる。
【００１６】
あるいは、誘電体として五酸化タンタルもまた、ＣＶＤ堆積法により、またはこのような適用に公知の有機タンタル化合物またはその様な化合物から、層として窒化物不動態上に塗布され得る。酸素を含む雰囲気中で、上記のように堆積された酸化タンタル誘電体の表面をもう１回アニーリングすることが好ましくあり得る。この方法は、誘電体層内の特に誘電体の粒界における欠陥密度を減少するのに効果的である。このようにして、キャパシタには不都合なリーク電流の実質的な低減が達成され得る。
【００１７】
ピンホール密度もまた、欠陥密度を低減するための上記のこれら２つの方法を用いて低減され得る。
【００１８】
各誘電体層の厚さは、キャパシタに必要な電圧抵抗に依存する。層をより厚くすることにより、達成され得るキャパシタの比容量値は明らかに減少するが、その電圧抵抗は増加する。この層の酸化物等価厚は、典型的には約１〜５ｎｍの間である。
【００１９】
誘電体の露出した表面は、キャパシタの第２の電極で覆われる。この第２の電極は、例えば窒化チタン、ポリシリコン、タングステン、窒化タングステン、タングステンシリサイド等からなり得る。
【００２０】
添付の図面もまたこのように本発明を説明する。
【００２１】
図１において、２つの隣接するＤＲＡＭメモリセルを形成する第１の工程の断面図を示す。「２」は、このような２つのメモリセルに対するメモリのエレクトロニクスの公知の構成を示す（ただしワード線を図示せず）。「２１」は２つのビット線を示す。「２２」はこの２つのメモリセルのソース／ドレイン領域を示す。「２３」はいわゆるランディングパッドを示し、このパッドはそれぞれのソース領域と以降にさらに記載されるメモリキャパシタとの間の電気接続を形成する。「２４」は半導体基板を示し、「２５」は電気絶縁層を示し、「２６」は中間誘電体（ＢＰＳＧ）として知られる層を示す。この層２６は、例えばエッチストップとして機能する窒化物からなる層２７で覆われる。
【００２２】
図１の構造の「３」で示される領域は、本発明によるキャパシタおよびその製造のために設けられる。「３１」は、例えば層２７の表面全体に最初に塗布される酸化物層（例えば、シリコン酸化物）を示す。この層はまた、フレーム層としても知られる。この層は例えば５００〜１０００ｎｍの厚さを有する。図１から明らかなように、窪み、ここではホール３２は、本発明によるそれぞれのキャパシタに対して、この酸化物層３１へとエッチングされている。窪みの形状は、第１の電極の所望の巨視的な形状に依存する。これらの各ホール３２のそれぞれを位置付けするために、酸化物層３１の上部表面にフォトリソグラフィーマスキングを行う。各ホール３２は、各ランディングパッド２３の上部表面まで（すなわちエッチストップ２７を通って絶縁層２５内まで）エッチングされる。このようなホール３２の大きさは例えば約１５０ｎｍである。
【００２３】
これらの各ホール３２がフレーム層３１に生成された後、これらのホール３２は、タングステンシリサイド（特に第１の実施形態によれば化学量論的に過剰なシリコンを有するタングステンシリサイド（ＷＳｉ2-2.5））で埋められる。続いて、酸化物層３１をエッチングにより除去する。このようにして、エッチストップ層２７上のタングステンシリサイドは、それぞれ固定せずに立った状態のカラム状素子１３２となる。これはランディングパッド２３、従ってメモリトランジスタのソース領域２２と電気的に接触する。
【００２４】
第１の（下部）電極が、特にその表面に近接する領域では上述したタングステンシリサイドからなり、電極のコアは例えばポリシリコンであり得ることはすでに上述した。数行上の行の方法での処理とは逆に、本発明の代替例として、フレーム層３１に各ホール３２を導電性となるようにドーピングしたポリシリコンで埋めることも可能である。酸化物層３１をエッチングして除去した後に、続いてこのポリシリコンからなるカラム２３２は、上述のようにタングステンシリサイドで表面に近接する領域にコーティングされる。その厚さは、タングステンシリサイドのみからなる電極と比較して、実用上等しい導電性のキャパシタ電極となる厚さである。図２Ａはポリシリコンから作製されたコア２３２および上述したタングステンシリサイドから作製された表面に近接する領域２３２’を有するカラム１３２’の断面図を示す。
【００２５】
図２Ｂは第１の（下部）電極の巨視的形状のさらなる代替例を示す。図１により層３１内に製造された窪み、例えばホール３２には、少なくとも電極の表面に近接した領域に第１の電極用に本発明により提供されるタングステンシリサイドが、この窪み／このホール３２の壁上に層として堆積され、それによりランディングパッド２３と（従ってソース領域２３と）電気接続する。この層は、安定した中空円柱体１３２”として、すなわち、残りの層３１が次の処理工程に従って完全に除去された場合でも、倒れないでいることができるように構成される。図２Ｂは素子１３２”上にさらなる層３３をすでに堆積させたこの状態を示す。完成したキャパシタの実施形態に応じて、層３３はそのキャパシタの内側および／または外側に堆積される。
【００２６】
次いで、本発明の局面によれば、上記説明においてより詳細に述べたように、化学量論量未満のタングステンシリサイドが、カラム１３２、１３２’の表面に堆積される（本体の他の形状、例えば１３２”については、化学量論量未満のタングステンシリサイドがそれらの表面上に堆積される）。図２〜２Ｂはその結果得られた層３３を示す。「１３３」で示される層２７の表面をコーティングするタングステンシリサイド層が、カラム１３２上に堆積されたタングステンシリサイドの厚さのわずかに約半分にとどまる範囲までこの堆積を行い、不均一な厚さを得る。堆積されたタングステンシリサイドは、上記説明において詳細に述べたように化学量論量未満であると測定される。次いで部分的に有効ＲＩＥエッチングを行い、それによりより薄いコーティング１３３が、少なくとも各カラム１３２のコーティング３３が互いに電気的に絶縁されるまで、エッチングされ除去される。このようにして、カラム１３２のコーティング３３をより薄くすることができる。しかしながら、このコーティングは、より厚かったという事実が過去にあることから、本発明にとっては十分に厚いままである。
【００２７】
次いで、本発明の別の局面によれば、純（ポリ）シリコンから作製されるさらなる層３４が、エッチング後に残った各コーティング３３’上に塗布される。次の方法工程は、得られた構造をアニーリングする工程である。このようにして、本発明の局面によれば、層３３’の化学量論量未満のタングステンシリサイドは、層３４のシリコンとともにそのようなタングステンシリサイドに変質して、それにより、表面の上述の粒状４１（図４も参照）となると仮定され、そして実際そうなる。従って、電極４は数倍に増大した表面積を達成する。次の処理工程は、粒状のタングステンシリサイド表面（および層２７の表面）上に残ったシリコンを粒状のタングステンシリサイド表面までエッチングして除去することである。これはまた、ケミカルウェットエッチングによって行うこともできる。次いで、各メモリセルの各キャパシタの第１の（下部）電極４が残る。
【００２８】
キャパシタを完成させるため、本発明によりタングステンシリサイド（下部）電極４の粒状表面を誘電的に不動態化することが好ましい。これは、例えば熱窒化であり得、好ましくは１ｎｍよりも薄い１単分子層の厚さを有する。例えば窒化シリコンは、キャパシタの誘電体として設けられ得る。これは、ＮＨ3およびシランのＣＶＤ堆積法を用いて、第１の電極４の表面に層５として塗布され得る。本発明による粒状タングステンシリサイド表面を有する第１の電極は、誘電体として五酸化タンタルでコーティングすることも可能である。誘電体を改善するための方法は、上記説明ですでに述べた。
【００２９】
例えば、窒化チタンを第２の（上部）電極６として設けることができる。これは、誘電体層５上にコンフォーマル堆積することによって塗布され得る。第２の電極に適切なさらなる材料は上記説明で述べられている。図５は本発明による完成したキャパシタ１を示す。
【００３０】
本発明は、カラム１３２の巨視的形状とともに第１の（下部）電極４を有する実施形態における、キャパシタおよびそのキャパシタの製造方法について上述してきた。しかしながら、本発明はまた第１の電極の他の形状を有するキャパシタについても同様に用いることができる。この点に関して、酸化物層の窪み（ここではホール３２）はまた、必要ならば対応する異なる方法で構成されるように選択することも可能であり、または第１の電極のコアの巨視的形状もまた異なる様態で代替的に製造することも可能である。
【００３１】
図６は、Ｄｒｙｎａｎで提供された構造を示す。説明の導入部分で述べられたメモリキャパシタの図３において、「６４」はポット型の第１の電極を示す。この電極６４の表面には誘電体層６５があり、その上には上部電極６６がある。第１の（下部）電極のタングステンの表面上に誘電体６５として五酸化タンタルがある。
【図面の簡単な説明】
【図１】  図１は、本発明によるキャパシタの第１の電極を生成する第１の方法工程を示す図である。
【図２】  図２は、さらなる方法工程を示す図である。
【図２Ａ】  図２Ａは、さらなる方法工程を示す図である。
【図２Ｂ】  図２Ｂは、さらなる方法工程を示す図である。
【図３】  図３は、さらなる方法工程を示す図である。
【図４】  図４は、さらなる方法工程を示す図である。
【図５】  図５は、さらなる方法工程を示す図である。
【図６】  図６は、従来技術を示す図である。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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