(57)【特許請求の範囲】
【請求項１】
複数のワードライン、少なくとも二つのビットライン、及び前記ワードラインと前記ビットラインの交差領域に各々配列された複数のメモリセルを含むアレイと、
前記ビットラインと内部ノードに連結され、前記内部ノードに共通に連結された第１及び第２感知・ラッチブロックを有するレジスタとを含み、
前記内部ノードはスイッチ回路を通じてデータバスと電気的に連結され、
前記第１及び第２感知・ラッチブロックは、対応するビットラインに対して読み出し又はプログラム動作を個別的かつ排他的に実行し、
前記第１及び第２感知・ラッチブロックのうちの一の感知・ラッチブロックによってメモリセルからデータが感知される間又はメモリセルにデータがプログラムされる間に、前記スイッチ回路を通じて前記データバスから他の感知・ラッチブロックにデータがロードされ又は前記データバスにデータが出力され、前記他の感知・ラッチブロックによってメモリセルからデータが感知される間又はメモリセルにデータがプログラムされる間に、前記スイッチ回路を通じて前記データバスから前記一の感知・ラッチブロックにデータがロードされ又は前記データバスにデータが出力されることを特徴とする半導体メモリ装置。
【請求項２】
前記レジスタは、
感知ノードと、
プリチャージ制御信号に応答して前記感知ノードを充電するプリチャージブロックと、
複数のビットライン制御信号に応答して前記ビットラインのうちのいずれか一つを選択し、前記選択されたビットラインを前記感知ノードと選択的に連結するビットライン選択・バイアスブロックとをさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１感知・ラッチブロックは、
第１ラッチノードと第２ラッチノードとを有し、データを保持するラッチと、
前記第１及び第２ラッチノード、前記感知ノード、及び前記内部ノードに連結され、プログラム動作時に前記データバス上のデータを前記ラッチに伝達する第１伝達回路と、
前記第２ラッチノードと前記感知ノードとの間に連結され、前記プログラム動作時に、前記ラッチに保持されたデータを前記感知ノードに伝達する第２伝達回路とを含み、
前記第１ラッチノードは、前記プログラム動作時に、前記データバスから伝達されたデータを有し、前記第２伝達回路は前記第２ラッチノードのロジック状態に従って前記感知ノードをプルアップ又はプルダウンさせることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項４】
前記第１伝達回路は、前記読み出し動作時に、前記感知ノード上のデータを前記ラッチに伝達し、その次に、前記ラッチ内のデータを前記スイッチ回路を通じて前記データバスに伝達することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第１伝達回路は、
前記内部ノードに連結されたソース、第１制御信号に連結されたゲート、及びドレインを有する第１トランジスタと、
前記第１トランジスタのドレインに連結されたソース、前記第１ラッチノードに連結されたドレイン、及び第２制御信号に連結されたゲートを有する第２トランジスタと、
前記第１トランジスタのドレインに連結されたソース、前記第２ラッチノードに連結されたドレイン、及び第３制御信号に連結されたゲートを有する第３トランジスタと、
前記第１トランジスタのドレインに連結されたドレイン、前記感知ノードに連結されたゲート、及びソースを有する第４トランジスタと、
前記第４トランジスタのソースに連結されたドレイン、接地電圧に連結されたソース、及び第４制御信号に連結されたゲートを有する第５トランジスタとを含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記第１乃至第５トランジスタはＮＭＯＳトランジスタで構成されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第２及び第３制御信号は相補的であることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記第２及び第３制御信号のロジック状態は、前記プログラム動作時に、プログラムされるデータに従って決められることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項９】
前記第２制御信号は前記感知ノード上のデータが前記ラッチに伝達される時に活性化され、前記第３制御信号は前記ラッチが所定のロジック状態に設定される時及び前記ラッチ内のデータが前記データバスに伝達される時に活性化されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１０】
前記第２伝達回路は電源電圧と前記感知ノードとの間に直列に連結された第１及び第２プルアップトランジスタと前記感知ノードと接地電圧との間に直列に連結された第１及び第２プルダウントランジスタとを含み、
前記第１プルアップトランジスタと前記第２プルダウントランジスタは前記第２ラッチノードのロジック状態に従ってスイッチされ、前記第２プルアップトランジスタはロード制御信号に従ってスイッチされ、前記第１プルダウントランジスタは前記ロード制御信号の反転信号に従ってスイッチされることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項１１】
前記第２感知・ラッチブロックは、
第１ラッチノードと第２ラッチノードを有し、データを保持するラッチと、
前記第１及び第２ラッチノード、前記感知ノード、及び前記内部ノードに連結され、プログラム動作時に、前記データバス上のデータを前記ラッチに伝達する第１伝達回路と、
前記第２ラッチノードと前記感知ノードとの間に連結され、前記プログラム動作時に、前記ラッチに保持されたデータを前記感知ノードに伝達する第２伝達回路とを含み、
前記第１ラッチノードは、前記プログラム動作時に、前記データバスから伝達されたデータを有し、前記第２伝達回路は前記第２ラッチノードのロジック状態に従って前記感知ノードをプルアップ又はプルダウンさせることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項１２】
前記第１伝達回路は、前記読み出し動作時に、前記感知ノード上のデータを前記ラッチに伝達し、その次に、前記ラッチ内のデータを前記スイッチ回路を通じて前記データバスに伝達することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第１伝達回路は、
前記内部ノードに連結されたソース、第１制御信号に連結されたゲート、及びドレインを有する第１トランジスタと、
前記第１トランジスタのドレインに連結されたソース、前記第１ラッチノードに連結されたドレイン、及び第２制御信号に連結されたゲートを有する第２トランジスタと、
前記第１トランジスタのドレインに連結されたソース、前記第２ラッチノードに連結されたドレイン、及び第３制御信号に連結されたゲートを有する第３トランジスタと、
前記第１トランジスタのドレインに連結されたドレイン、前記感知ノードに連結されたゲート、及びソースを有する第４トランジスタと、
前記第４トランジスタのソースに連結されたドレイン、接地電圧に連結されたソース、及び第４制御信号に連結されたゲートを有する第５トランジスタとを含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記第１乃至第５トランジスタはＮＭＯＳトランジスタで構成されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第２及び第３制御信号は相補的であることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記第２及び第３制御信号のロジック状態は、前記プログラム動作時に、プログラムされるデータに従って決められることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１７】
前記第２制御信号は前記感知ノード上のデータが前記ラッチに伝達される時に活性化され、前記第３制御信号は前記ラッチが所定のロジック状態と設定される時及び前記ラッチ内のデータが前記データバスに伝達される時に活性化されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１８】
前記第２伝達回路は電源電圧と前記感知ノードとの間に直列に連結された第１及び第２プルアップトランジスタと前記感知ノードと接地電圧との間に直列に連結された第１及び第２プルダウントランジスタとを含み、
前記第１プルアップトランジスタと前記第２プルダウントランジスタは前記第２ラッチノードのロジック状態に従ってスイッチされ、前記第２プルアップトランジスタはロード制御信号に従ってスイッチされ、前記第１プルダウントランジスタは前記ロード制御信号の反転信号に従ってスイッチされることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１９】
ページコピーバック動作が実行される時に、前記感知ノード上のデータは前記第１及び第２感知・ラッチブロックのうちのいずれか一つの第１伝達回路を通じて前記ラッチに伝達され、その次に、前記ラッチ内に保持されたデータは第２伝達回路を通じて前記感知ノードに伝達されることを特徴とする請求項３または１１に記載の半導体メモリ装置。
【請求項２０】
前記第１及び第２感知・ラッチブロックのうちのいずれか一つが前記ページコピーバック動作を実行する時に、他の一つの感知・ラッチブロックは非活性化されることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
各セルストリングが対応するビットラインに電気的に連結され、各々のセルストリングに対応するビットラインのうちの二つの隣接したビットラインがビットライン対を形成するように配置された複数のセルストリングを含むメモリセルアレイと、
前記ビットライン対に各々連結された複数の単位ページバッファと、
少なくとも一つの単位ページバッファを選択し、前記選択された単位ページバッファをデータバスと連結する列ゲート回路とを含み、
前記単位ページバッファ各々は、
感知ノードと、
前記列ゲート回路を通じて前記データバスに連結される内部ノードと、
ビットライン制御信号に応答して対応する対のビットラインのうちのいずれか一つを選択し、前記選択されたビットラインを前記感知ノードに連結するビットライン選択・バイアスブロックと、
プリチャージ制御信号に応答して前記感知ノードを充電するプリチャージブロックと、
前記感知ノードと前記内部ノードとの間に連結された第１感知・ラッチブロックと、
前記感知ノードと前記内部ノードとの間に連結された第２感知・ラッチブロックとを含み、
前記第１及び第２感知・ラッチブロックは対応する対のビットラインに対して読み出し又はプログラム動作を個別的かつ排他的に実行し、
前記第１及び第２感知・ラッチブロックのうちの一の感知・ラッチブロックによってメモリセルからデータが感知される間又はメモリセルにデータがプログラムされる間に、前記列ゲート回路を通じて前記データバスから他の感知・ラッチブロックにデータがロードされ又は前記データバスにデータが出力され、前記他の感知・ラッチブロックによってメモリセルからデータが感知される間又はメモリセルにデータがプログラムされる間に、前記列ゲート回路を通じて前記データバスから前記一の感知・ラッチブロックにデータがロードされ又は前記データバスにデータが出力されることを特徴とする不揮発性半導体メモリ装置。
【請求項２２】
前記第１及び第２感知・ラッチブロック各々は、
第１ラッチノードと第２ラッチノードとを有しデータを保持するラッチと、
前記第１及び第２ラッチノード、前記感知ノード、及び前記内部ノードに連結され、プログラム動作時に、前記データバス上のデータを前記ラッチに伝達する第１伝達回路と、
前記第２ラッチノードと前記感知ノードとの間に連結され、前記プログラム動作時に、前記ラッチに保持されたデータを前記感知ノードに伝達する第２伝達回路とを含み、
前記第１ラッチノードは前記プログラム動作時に前記データバスから伝達されたデータを有し、前記第２伝達回路は前記第２ラッチノードのロジック状態に従って前記感知ノードをプルアップ又はプルダウンさせることを特徴とする請求項２１に記載の不揮発性半導体メモリ装置。
【請求項２３】
前記第１伝達回路は、前記読み出し動作時に、前記感知ノード上のデータを前記ラッチに伝達し、その次に、前記ラッチ内のデータを前記列ゲート回路を通じて前記データバスに伝達することを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２４】
前記第１伝達回路は、
前記内部ノードに連結されたソース、第１制御信号に連結されたゲート、及びドレインを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインに連結されたソース、前記第１ラッチノードに連結されたドレイン、及び第２制御信号に連結されたゲートを有する第２ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインに連結されたソース、前記第２ラッチノードに連結されたドレイン、及び第３制御信号に連結されたゲートを有する第３ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのドレインに連結されたドレイン、前記感知ノードに連結されたゲート、及びソースを有する第４ＮＭＯＳトランジスタと、
前記第４ＮＭＯＳトランジスタのソースに連結されたドレイン、接地電圧に連結されたソース、及び第４制御信号に連結されたゲートを有する第５ＮＭＯＳトランジスタとを含むことを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２５】
前記第２伝達回路は、電源電圧と前記感知ノードとの間に直列に連結された第１及び第２プルアップトランジスタと前記感知ノードと接地電圧との間に直列に連結された第１及び第２プルダウントランジスタとを含み、
前記第１プルアップトランジスタと前記第２プルダウントランジスタは前記第２ラッチノードのロジック状態に従ってスイッチされ、前記第２プルアップトランジスタはロード制御信号に従ってスイッチされ、前記第１プルダウントランジスタは前記ロード制御信号の反転信号に従ってスイッチされることを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２６】
前記メモリ装置はコピーされたページデータが反転されるか否かを示す情報を格納するための別途のページコピーフラグセルなしに、ページコピーバック動作を実行することを特徴とする請求項２１に記載の不揮発性半導体メモリ装置。
【請求項２７】
前記ページコピーバック動作が実行される時に、前記感知ノード上のデータは前記第１及び第２感知・ラッチブロックのうちのいずれか一つの第１伝達回路を通じて前記ラッチに伝達され、その次に、前記ラッチ内に保管されたデータは第２伝達回路を通じて前記感知ノードに伝達されることを特徴とする請求項２２または２６に記載の不揮発性半導体メモリ装置。
【請求項２８】
前記第１及び第２感知・ラッチブロックのうちのいずれか一つが前記ページコピーバック動作を実行する時に、他の一つの感知・ラッチブロックは非活性化されることを特徴とする請求項２７に記載の不揮発性半導体メモリ装置。
【請求項２９】
前記第２及び第３制御信号は相補的であることを特徴とする請求項２４に記載の不揮発性半導体メモリ装置。
【請求項３０】
前記第２及び第３制御信号のロジック状態は、前記プログラム動作時に、プログラムされるデータに従って決められることを特徴とする請求項２４に記載の不揮発性半導体メモリ装置。
【請求項３１】
前記第２制御信号は前記感知ノード上のデータが前記ラッチに伝達される時に活性化され、前記第３制御信号は前記ラッチが所定のロジック状態と設定される時及び前記ラッチ内のデータが前記データバスに伝達される時に活性化されることを特徴とする請求項２４に記載の不揮発性半導体メモリ装置。
【請求項３２】
複数のセルストリングを含むメモリセルアレイと、前記セルストリング各々に対応するビットラインに電気的に連結され、前記セルストリング各々に対応するビットラインのうちの二つの隣接したビットラインはビットライン対を形成し前記ビットライン対に各々連結された複数の単位ページバッファと、少なくとも一つの単位ページバッファを選択し前記選択された単位ページバッファをデータバスと連結する列ゲート回路とを含む不揮発性半導体メモリ装置のプログラム方法において、
前記選択された単位ページバッファの第１感知・ラッチブロックにデータをロードする段階と、
前記第１感知・ラッチブロック内のデータを用いて第１プログラム動作を実行すると同時に、前記選択された単位ページバッファの第２感知・ラッチブロックにデータをロードする段階と、
前記第２感知・ラッチブロック内のデータを用いて第２プログラム動作を実行すると同時に、前記第１感知・ラッチブロックにデータをロードする段階と、
を含み、ページデータの全部が前記メモリセルアレイ内にプログラムされるまで前記第１及び第２プログラム動作を繰り返して実行することを含むことを特徴とするプログラム方法。
【請求項３３】
各セルストリングが対応するビットラインに電気的に連結され、各々のセルストリングに対応するビットラインのうちの二つの隣接したビットラインがビットライン対を形成するように配置された複数のセルストリングを含むメモリセルアレイと、前記ビットライン対に各々連結された複数の単位ページバッファと、少なくとも一つの単位ページバッファを選択し前記選択された単位ページバッファをデータバスと連結する列ゲート回路とを含む不揮発性半導体メモリ装置の動作方法において、
前記選択された単位ページバッファに対応する一対のビットラインのうちのいずれか一つを通じて前記メモリセルアレイからデータを感知して前記選択された単位ページバッファの第１感知・ラッチブロックにラッチする段階と、
前記第１感知・ラッチブロック内のデータを外部に出力すると同時に前記選択された単位ページバッファに対応するビットラインのうちの他の一つを通じて前記メモリセルアレイからデータを感知して前記選択された単位ページバッファの第２感知・ラッチブロックにラッチする段階と、
前記第２感知・ラッチブロック内のデータを外部に出力すると同時に前記選択された単位ページバッファに対応するビットラインのうちの前記いずれか一つを通じて前記メモリセルアレイからデータを感知して前記選択された単位ページバッファの第１感知・ラッチブロックにラッチする段階と、
を含み、ページデータの全部が外部に出力されるまで前記感知動作を繰り返して実行することを含むことを特徴とする動作方法。
【請求項３４】
前記ワードラインのうち選択されたワードラインに連結されたメモリセルからデータを感知して前記単位ページバッファ各々の第１または第２感知・ラッチブロックでラッチする段階と、
前記第１または第２感知・ラッチブロックにラッチされたデータを前記選択されたワードラインを除く他のワードラインのうちの一つに連結されたメモリセルにプログラムする段階とを更に含み、
前記ラッチされたデータは前記プログラムされたデータと同一の状態を有することを特徴とする請求項３３に記載の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報格納装置に係り、より詳細には、本発明はメモリセルにデータを書き込んだり、それからデータを読み出したりするための装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置は揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに大別される。揮発性半導体メモリ装置にはＤＲＡＭとＳＲＡＭに分けられる。揮発性半導体メモリ装置は読み出しと書き込みのスピードが速いが、外部電源供給が切られると格納されていた内容が無くなってしまう短所がある。不揮発性半導体メモリ装置はマスクＲＯＭ（ＭＰＲＯＭ）、プログラム可能なＲＯＭ（ＰＲＯＭ）、消去及びプログラム可能なＲＯＭ（ＥＰＲＯＭ）、電気的に消去及びプログラム可能なＲＯＭ（ＥＥＰＲＯＭ）などに分けられる。不揮発性半導体メモリ装置は外部電源供給が中断されてもその内容を保存する。したがって、不揮発性半導体メモリ装置は電源が供給されるか否かに関係なく、保存すべき内容を記憶させるのに用いられる。
【０００３】
しかし、ＭＲＯＭ，ＰＲＯＭ及びＥＰＲＯＭは消去及び書き込みが不自由なので、一般の使用者が記憶の内容を書き換えることが容易ではない。一方、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能であるので、繰り返して更新が必要なシステムプログラミングや補助記憶装置への応用が拡大されている。特に、フラッシュＥＥＰＲＯＭは既存のＥＥＰＲＯＭに比べて集積度が高くて大容量の補助記憶装置への応用にかなり有利である。フラッシュＥＥＰＲＯＭのうちでもＮＡＮＤ型フラッシュＥＥＰＲＯＭは他のＮＯＲまたはＡＮＤ型のフラッシュＥＥＰＲＯＭに比べて集積度が非常に高い。
【０００４】
フラッシュＥＥＰＲＯＭは情報を格納するための格納領域としてメモリセルアレイを含む。図１を参照すると、メモリセルアレイは対応するビットラインに各々連結された複数のセルストリング（またはＮＡＮＤストリングと呼ばれる）からなっている。図１に示したように、各セルストリング１２は、対応するビットライン（例えば、ＢＬ０）に連結されるストリング選択トランジスタＳＳＴ、共通ソースラインＣＳＬに連結されるグラウンド選択トランジスタＧＳＴ、及びストリング及びグラウンド選択トランジスタＳＳＴ、ＧＳＴの間に直列に連結されるメモリセルＭ０〜Ｍｍで構成される。ストリング選択トランジスタＳＳＴ、メモリセルＭ０〜Ｍｍ、及びグラウンド選択トランジスタＧＳＴはストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬｍ、及びグラウンド選択ラインＧＳＬに各々連結されている。ラインＳＳＬ、ＷＬ０〜ＷＬｍ、ＧＳＬは行デコーダ回路１２に電気的に連結されており、ビットラインＢＬ０〜ＢＬｎはページバッファ回路１４に電気的に連結されている。
【０００５】
各セルストリングを構成するメモリセル各々は、ソース、ドレイン、浮遊ゲート及び制御ゲートを有するフローティングゲートトランジスタで構成される。よく知られたように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルは、Ｆ−Ｎトンネリング電流を用いて消去及びプログラムされる。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去及びプログラム方法は、米国特許第５，４７３，５６３号に“Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ”というタイトルで、また、米国特許第５，６９６，７１７号に“Ｎｏｎｖｏｌａｔｉｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｈａｖｉｎｇ  Ａｄｊｕｓｔａｂｌｅ  Ｅｒａｓｅ／Ｐｒｏｇｒａｍ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｖｅｒｉｆｉｃａｔｉｏｎ  Ｃａｐａｂｉｌｉｔｙ”というタイトルで各々開示されている。
【０００６】
データをメモリセルアレイに格納するためには、先ず、データローディング命令がフラッシュＥＥＰＲＯＭに与えられ、アドレス及びデータがフラッシュＥＥＰＲＯＭに入力される。一般的に、プログラムされるデータはバイトまたはワード単位でページバッファ回路に順次に伝達される。プログラムされるデータ、すなわち、一ページ分のデータが全部ページバッファ回路にロードされれば、ページバッファ回路に保管されたデータはページプログラム命令に応じてメモリセルアレイに同時にプログラムされる。
【０００７】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合に、例えば、５１２バイトのデータ情報をプログラムするのに２００μｓ〜５００μｓの時間がかかる。バイトまたはワード単位のデータをページバッファ回路にロードするのにかかる時間は約１００ｎｓである。したがって、５１２バイトのデータ情報を全部ページバッファ回路にロードするのにかかる時間（すなわち、データロード時間）は約５０μｓである。総プログラム時間ｔＬＯＡＤ＿ＰＧＭはｔＬＯＡＤ＋ｔＰＲＯＧＲＡＭ＊Ｎと定義される。ここで、ｔＬＯＡＤはデータロード時間、ｔＰＲＯＧＲＡＭは実質的なプログラム時間、そしてＮはプログラムサイクル数を示す。連続的にプログラム動作を実行する場合に、総プログラム時間ｔＴＯＴＡＬ＿ＰＧＭの相当部分をデータロード時間ｔＬＯＡＤが占める。これは高速ＮＡＮＤ型フラッシュＥＥＰＲＯＭを実現する上で大きな負担として作用する。
【０００８】
また、ページサイズが増加する場合に、データロード時間ｔＬＯＡＤは増加したページサイズに比べて増加する一方、実質的なプログラム時間ｔＴＯＴＡＬ＿ＰＧＭはページサイズが増加する前とほとんど同一である。結果的に、ページサイズが増加することによって、一サイクルの総プログラム時間ｔＴＯＴＡＬ＿ＰＧＭが増加する。連続的にプログラム動作を実行する場合に、総プログラム時間ｔＴＯＴＡＬ＿ＰＧＭは非常に増加する。なぜなら、ＮＡＮＤフラッシュＥＥＰＲＯＭの場合に、次にプログラムされるデータをページバッファ回路にロードする動作は、以前にロードされたデータが完全にプログラムされた後に可能になるからである。したがって、総プログラム時間ｔＴＯＴＡＬ＿ＰＧＭの増加がＮＡＮＤフラッシュＥＥＰＲＯＭの情報格納特性に影響を与えるようになる。例えば、ページサイズが大きくなることによって、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムスピードが急激に低下する。
【０００９】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭはページコピーバック動作を支援する。ページコピーバックとは、外部からの出力なしに一ページのデータ情報を他のページにコピーすることを言う。ページコピーバック動作を実行するＮＡＮＤ型フラッシュＥＥＰＲＯＭの一例が米国特許第５，９９６，０４１号に“Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｈａｖｉｎｇ  Ｐａｇｅ  Ｆｌａｇ  Ｃｅｌｌｓ  Ｗｈｉｃｈ  Ｉｎｄｉｃａｔｅ  Ｔｈｅ  Ｔｒｕｅ  Ｏｒ  Ｎｏｎ−Ｔｒｕｅ  Ｓｔａｔｅ  Ｏｆ  Ｐａｇｅ  Ｄａｔａ  Ｔｈｅｒｅｉｎ  Ａｎｄ  Ｍｅｔｈｏｄｓ  Ｏｆ  Ｏｐｅｒａｔｉｎｇ  Ｔｈｅ  Ｓａｍｅ”というタイトルで開示されている。この開示を本明細書の開示の一部とする。'０４１特許によると、コピーされたページデータが反転されるか否かを示す情報を格納するためのページコピーフラグセル（ｐａｇｅ  ｃｏｐｙ  ｆｌａｇ  ｃｅｌｌ）が提供される。すなわち、図１に示したように、メモリセルアレイ１０にはフラグビットラインＦＢＬに連結された別途のフラグセルストリング１４がさらに提供され、フラグセルストリング１４は他のセルストリング１２と実質的に同一に構成される。
【００１０】
ページコピーフラグセルに欠陥が生じると、欠陥があるページコピーフラグセルのページデータは保障されない。たとえ、実質的にページを構成するメモリセルが正常であっても、そのページに属する欠陥フラグセルにより正常なページデータが保障されない。結果的に、ページコピーバック動作のために、別途に提供されるページコピーフラグセルはＮＡＮＤ型フラッシュＥＥＰＲＯＭの信頼性を確保することに対する制限要素として作用する。また、選択されたページのデータ情報を読み出そうとする時に、ページコピーフラグセルに格納された情報を用いて選択されたページのデータ情報が反転されるように、またはそのまま出力するための付加的な回路（'０４１特許の図４参照、ＸＯＲゲート）が要求される。
【００１１】
【特許文献１】
米国特許第５，４７３，５６３号公報
【特許文献２】
米国特許第５，６９６，７１７号公報
【特許文献３】
米国特許第５，９９６，０４１号公報
【発明が解決しようとする課題】
本発明の第１の目的は、キャッシュ機能を実行するページバッファ回路を備えたフラッシュメモリ装置を提供することである。
【００１２】
本発明の第２の目的は、別途のページコピーフラグセルなしに、ページコピーバック動作を実行するフラッシュメモリ装置を提供することである。
【００１３】
本発明の第３の目的は、ページサイズが増加しても、情報格納特性が低下することを防止できるフラッシュメモリ装置を提供することである。
【００１４】
本発明の第４の目的は、プログラム及び読み出しスピードを向上させることができるフラッシュメモリ装置を提供することである。
【００１５】
【課題を解決するための手段】
前述の目的を解決するための本発明の特徴によると、例えば、ＮＡＮＤ型のフラッシュメモリ装置が提供される。ここで、前記メモリ装置はメモリセルアレイを含む。前記メモリセルアレイは複数のワードライン、少なくとも二つのビットライン、及び前記ワードラインと前記ビットラインとの交差領域に各々配列された複数のメモリセルを有する。レジスタが前記ビットラインと内部ノードに連結され、前記内部ノードに共通に連結された第１及び第感知・ラッチブロックを有する。前記内部ノードはスイッチ回路を通じてデータバスと電気的に連結される。前記第１及び第２感知・ラッチブロックは対応するビットラインに対して読み出し／プログラム動作を個別的かつ排他的に実行する。前記第１及び第２感知・ラッチブロックのうちのいずれか一つの感知・ラッチブロックによってメモリセルからデータが感知される間、前記スイッチ回路を通じて他の一つの感知・ラッチブロックから前記データバスにデータが伝達される。さらに、前記第１及び第２感知・ラッチブロックのうちのいずれか一つの感知・ラッチブロックによってメモリセルにデータがプログラムされる間、次にプログラムされるデータが前記スイッチ回路を通じて前記データバスから他の一つの感知・ラッチブロックに伝達される。
【００１６】
望ましい実施形態によれば、前記レジスタは感知ノードとプリチャージ制御信号に応答して前記感知ノードを充電するプリチャージブロックと、複数のビットライン制御信号に応答して前記ビットラインのうちのいずれか一つを選択し、前記選択されたビットラインを前記感知ノードと選択的に連結するビットライン選択及びバイアスブロックとをさらに含む。
【００１７】
望ましい実施形態によれば、前記第１及び第２感知・ラッチブロック各々はデータを保持し、第１ラッチノードを有するラッチと、前記第１及び第２ラッチノード、前記感知ノード、及び前記内部ノードに連結され、プログラム動作時に、前記データバス上のデータを前記ラッチに伝達する第１伝達回路と、そして前記第２ラッチノードと前記感知ノードとの間に連結され、前記プログラム動作時に、前記ラッチに保持されたデータを前記感知ノードに伝達する第２伝達回路とを含む。前記第１ラッチノードは、前記プログラム動作時に、前記データバスから伝達されたデータを有し、前記第２伝達回路は前記第２ラッチノードのロジック状態に従って前記感知ノードをプルアップ／プルダウンさせる。
【００１８】
望ましい実施形態によれば、前記第１伝達回路は、前記読み出し動作時に、前記感知ノード上のデータを前記ラッチに伝達し、その次に、前記ラッチ内のデータを前記スイッチ回路を通じて前記データバスに伝達する。
【００１９】
望ましい実施形態によれば、前記第２伝達回路は電源電圧と前記感知ノードとの間に直列に連結された第１及び第２プル−アップトランジスタと前記感知ノードと接地電圧との間に直列に連結された第１及び第２プルダウントランジスタとを含む。前記第１プルアップトランジスタと前記第２プルダウントランジスタは前記第２ラッチノードのロジック状態に従ってスイッチされ、前記第２プルアップトランジスタはロード制御信号に従ってスイッチされ、前記第１プルアップトランジスタは前記ロード制御信号の反転信号に従ってスイッチされる。
【００２０】
前記ＮＡＮＤ型フラッシュメモリ装置は、コピーされたページデータが反転されるか否かを示す情報を格納するための別途のページコピーフラグセルなしにページコピーバック動作を実行する。前記ページコピーバック動作が実行される時に、前記感知ノード上のデータは前記第１及び第２感知・ラッチブロックのうちのいずれか一つの第１伝達回路を通じて前記ラッチに伝達され、その次に、前記ラッチ内に保持されるデータは第２伝達回路を通じて前記感知ノードに伝達される。前記第１及び第２感知・ラッチブロックのうちのいずれか一つが前記ページコピーバック動作を実行する時に、他の一つの感知・ラッチブロックは非活性化される。
【００２１】
本発明の他の特徴によると、不揮発性半導体メモリ装置のプログラム及び読み出し方法が提供される。ここで、前記メモリ装置は複数のセルストリングを含むメモリセルアレイを有し、前記セルストリング各々は対応するビットラインに電気的に連結され、前記セルストリング各々に対応するビットラインのうち二つの隣接したビットラインがビットライン対を形成する。前記メモリ装置はさらに、前記ビットライン対に各々連結された複数の単位ページバッファと、少なくとも一つの単位ページバッファを選択し、前記選択された単位ページバッファをデータバスと連結する列ゲート回路とを含む。このプログラム方法によると、先ず、前記選択された単位ページバッファの第１感知・ラッチブロックにデータがロードされる。その次に、前記第１感知・ラッチブロック内のデータを用いて第１プログラム動作が実行されると同時に前記選択された単位パージバッファの第２感知・ラッチブロックにデータがロードされる。同じように、前記第２感知・ラッチブロック内のデータを用いて第２プログラム動作が実行される時に、前記第１感知・ラッチブロックにデータがロードされる。
【００２２】
本発明の読み出し方法によると、先ず、選択された単位ページバッファに対応する一対のビットラインのうちのいずれか一つを通じて前記メモリセルアレイからデータが感知され、そのように感知されたデータは前記選択された単位ページバッファの第１感知・ラッチブロックにラッチされる。その次に、前記第１感知及びラッチブロック内のデータが外部に出力される。これと同時に、前記選択された単位ページバッファに対応するビットラインのうちの他の一つを通じて前記メモリセルアレイからデータが感知され、そのように感知されたデータは前記選択された単位ページバッファの第２感知・ラッチブロックにラッチされる。このような動作はページデータが全部外部に出力されるまで繰り返される。
【００２３】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２４】
本発明のフラッシュメモリ装置は二つの感知及びラッチブロックを備えたページバッファを実現することによって、キャッシュ機能を支援する。ページバッファのこれらの感知及びラッチブロックは個別的かつ排他的に読み出し、プログラム、及びページコピーバック動作を実行する。本発明によるキャッシュ機能とは、例えば、以前にロードされたページデータがプログラムされている間に、次にプログラムされるべきページバッファがページバッファ回路にロードされることを意味する。すなわち、連続的にプログラム動作を実行する時に、第１ページデータをロードする時間を除けば、残りのページデータのデータロード時間は不要である。したがって、本発明によれば総プログラム時間が劇的に短縮される。また、本発明によるキャッシュ機能とは、例えば、ページデータが感知されている間に、以前に感知されたページデータが外部に出力されることを意味する。すなわち、連続的に読み出し動作を実行する時に、第１ページデータを出力する時間を除けば、残りのページデータのデータ出力時間は不要である。そこで、本発明のフラッシュメモリ装置では、読み出し及びコピーバック機能、またはページコピーバック機能は、コピーされたページデータが反転されるか否かを示す情報を格納するためのページコピーフラグセルを必要としない。したがって、ページコピーフラグセルによる信頼性の低下の原因が完全に除去される。以下、これを詳細に説明する。
【００２５】
図２は本発明の一実施形態のフラッシュメモリ装置を示すブロック図である。図２に示したように、本発明の一実施形態のフラッシュメモリ装置１００はメモリセルアレイ１２０、ページバッファ回路１４０、及び列ゲート回路１６０を含む。メモリセルアレイ１２０は複数のセルストリングを含み、図１に示したように構成される。セルストリングは対応するビットライン（ＢＬ０＿Ｅ、ＢＬ０＿Ｏ）〜（ＢＬｎ＿Ｅ、ＢＬｎ＿０）に各々電気的に連結されている。隣接した二つのビットラインは一つのビットライン対（またはビットライングループ）を形成する。従来技術によるメモリ装置と異なり、本発明を適用したメモリセルアレイ１２０では別途のフラグセルストリングが不要である。フラグセルストリングがメモリセルアレイ１２０から除去された理由は、以降で詳細に説明する。
【００２６】
本発明によるフラッシュメモリ装置において、一つの行またはワードラインは二ページで構成される。ページサイズがメモリ製品の仕様に従って変更されうることは、この分野の通常の知識を有する者にとって自明である。
【００２７】
メモリセルアレイ１２０に配列されたビットライン（ＢＬ０＿Ｅ、ＢＬ０＿Ｏ）〜（ＢＬｎ＿Ｅ、ＢＬｎ＿Ｏ）はデータを一時的に格納するためのレジスタとしてページバッファ回路１４０に電気的に連結されている。ページバッファ回路１４０はビットライン対に各々対応する複数の単位ページバッファＰＢで構成される。例えば、第１グループのビットラインＢＬ０＿Ｅ、ＢＬ０＿Ｏは第１ページバッファＰＢ０に連結され、第２グループのビットラインＢＬ１＿Ｅ、ＢＬ１＿Ｏは第２ページバッファＰＢ１に連結される。
【００２８】
各ページバッファＰＢ０〜ＰＢｘはビットライン選択及びバイアスブロック２００、プリチャージブロック２２０、第１感知及びラッチブロック２４０、及び第２感知及びラッチブロック２４０で構成される。各パージバッファの構成要素は同一の参照番号で表記される。各ページバッファＰＢ０〜ＰＢｘにおいて、ビットライン選択及びバイアスブロック２００は対応するグループまたは対のビットラインＢＬ０＿Ｅ、ＢＬ０＿Ｏのうちのいずれか一つを選択し、選択されたビットラインを感知ノードＳ０に連結する。プリチャージブロック２２０は感知ノードＳ０をプリチャージし、第１及び第２感知及びラッチブロック２４０、２６０は感知ノードＳ０と内部ノードＮ１との間に並列に連結される。内部ノードＮ１は列ゲート回路１６０を通じてデータバス（便宜上、一つのデータラインＤＬが図示される）に連結される。各ブロックの詳細の回路構成については図３を参照して、以下詳細に説明する。
【００２９】
図３には一対のビットラインＢＬ０＿Ｏ、ＢＬ０＿Ｅに連結されたページバッファＰＢ０の望ましい実施形態が図示されているが、残りのビットライン対に対応するページバッファも同一に構成される。
【００３０】
図３を参照すると、ビットライン選択及びバイアスブロック２００は四つのＮＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２、ＮＭ３で構成される。ＮＭＯＳトランジスタＭＮ０、ＭＮ１はビットラインＢＬ０＿Ｏ、ＢＬ０＿Ｅの間に直列に連結され、対応する制御信号ＶＢＬｅ、ＶＢＬｏによって各々制御される。ＮＭＯＳトランジスタＭＮ０、ＭＮ１のドレインは信号ラインに共通に連結されている。プログラム／読み出し動作が実行される時に、信号ラインには接地電圧ＧＮＤが供給される。ＮＭＯＳトランジスタＭＮ２はビットラインＢＬ０＿Ｅと感知ノードＳＯとの間に連結され、制御信号ＢＬＢＩＡＳ＿Ｅによって制御される。ＮＭＯＳトランジスタＭＮ３はビットラインＢＬ０＿Ｏと感知ノードＳＯとの間に連結され、制御信号ＢＬＢＩＡＳ＿Ｏによって制御される。プリチャージブロック２２０はＰＭＯＳトランジスタＭＰＯで構成される。ＰＭＯＳトランジスタＭＰＯは電源電圧Ｖｃｃと感知ノードＳＯとの間に連結され、制御信号ＰＲＥによって制御される。
【００３１】
続けて、図３を参照すると、第１感知及びラッチブロック２４０はラッチＬ１、二つのＰＭＯＳトランジスタＭＰ１、ＭＰ２、及び７個のＮＭＯＳトランジスタＭＮ４〜ＭＮ１０で構成される。ラッチＬ１は第１ラッチノードＮ２と第２ラッチノードＮ３を有し、インバーターＩＮＶ０、ＩＮＶ１で構成される。インバーターＩＮＶ０の入力端子は第２ラッチノードＮ３に連結され、それの出力端子は第１ラッチノードＮ２に連結される。インバーターＩＮＶ１の入力端子は第１ラッチノードＮ２に連結され、それの出力端子は第２ラッチノードＮ３に連結される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は電源電圧Ｖｃｃと感知ノードＳＯとの間に直列に連結され、ＮＭＯＳトランジスタＭＮ４、ＭＮ５は感知ノードＳＯと接地電圧ＧＮＤとの間に直列に連結される。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ５は第２ラッチノードＮ３のロジック状態に従ってターンオン／オフされる。ＮＭＯＳトランジスタＭＮ４は制御信号ＬＤ１に応じてターンオン／オフされ、ＰＭＯＳトランジスタＭＰ２は制御信号ＬＤ１の反転信号ｎＬＤ１に応じてターンオン／オフされる。ＮＭＯＳトランジスタＭＮ６は内部ノードＮ１とノードＮ４との間に連結され、制御信号ＳＷ１のロジック状態に従ってターンオン／オフされる。ＮＭＯＳトランジスタＭＮ７はラッチＬ１の第１ラッチノードＮ２とノードＮ４との間に連結され、ＮＭＯＳトランジスタＭＮ８はラッチＬ１の第２ラッチノードＮ３とノードＮ４との間に連結される。ＮＭＯＳトランジスタＭＮ８は制御信号Ｄａｔａ１のロジック状態に従って制御され、ＮＭＯＳトランジスタＭＮ７は制御信号Ｄａｔａ１の反転信号ｎＤａｔａ１のロジック状態に従って制御される。ＮＭＯＳトランジスタＭＮ９、ＭＮ１０はノードＭ４と接地電圧ＧＮＤとの間に直列に連結される。ＮＭＯＳトランジスタＭＮ９のゲートは感知ノードＳＯに連結され、ＮＭＯＳトランジスタＭＮ１０のゲートは制御信号ＬＡＴ１に連結される。
【００３２】
制御信号Ｄａｔａ１のロジック状態は、プログラム動作のデータロード区間において、プログラムされるデータと同一のロジック状態を有する。例えば、プログラムされるデータが‘１’であれば、制御信号Ｄａｔａ１はロジック‘１’状態を有する。プログラムされるデータが‘０’であれば、制御信号Ｄａｔａ１はロジック‘０’状態を有する。制御信号Ｄａｔａ１のロジック状態は、読み出し動作の放電及びデータ出力区間でロジック‘１’状態を有し、読み出し動作のデータラッチ区間でロジック‘０’状態を有する。制御信号Ｄａｔａ１のロジック状態が設計条件に応じて変更されうることができることは、この分野の通常の知識を有する者に自明である。
【００３３】
第１感知及びラッチブロック２４０において、ＮＭＯＳトランジスタＭＮ６〜ＭＮ１０は第１伝達回路を構成し、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＮ４、ＭＮ５は第２伝達回路を構成する。第１伝達回路は、プログラム動作時に、データバスＤＬ上のデータをラッチＬ１（すなわち、第１ラッチノードＮ２）に伝達する。第１伝達回路は、読み出し動作時に、感知ノードＳＯのデータをラッチＬ１に伝達し、その次にラッチされたデータを列ゲート回路１６０を通じてデータバスＤＬに伝達する。第２伝達回路は、プログラム動作時に、ラッチＬ１に維持されるデータを感知ノードＳＯに伝達する。このような動作の詳細については後述する。
【００３４】
続けて、図３を参照すると、第２感知及びラッチブロック２６０はラッチＬ２、二つのＰＭＯＳトランジスタＭＰ３、ＭＰ４、及び７個のＮＭＯＳトランジスタＭＮ１１〜ＭＮ１７で構成される。ラッチＬ２は第１ラッチノードＮ５と第２ラッチノードＮ６とを有し、インバーターＩＮＶ２、ＩＮＶ３で構成される。インバーターＩＮＶ２の入力端子は第２ラッチノードＮ６に連結され、それの入力端子は第１ラッチノードＮ５に連結される。インバーターＩＮＶ３の入力端子は第１ラッチノードＮ５に連結され、それの出力端子は第２ラッチノードＮ６に連結される。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は電源電圧Ｖｃｃと感知ノードＳＯとの間に直列に連結され、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は感知ノードＳＯと接地電圧ＧＮＤとの間に直列に連結される。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ１２は第２ラッチノードＮ６に共通に連結されている。ＮＭＯＳトランジスタＭＮ１１は制御信号ＬＤ２に応じてターンオン／オフされ、ＰＭＯＳトランジスタＭＰ４は制御信号ＬＤ２の反転信号ｎＬＤ２に応じてターンオン／オフされる。ＮＭＯＳトランジスタＭＮ１３は内部ノードＮ１とノードＮ７との間に連結され、制御信号ＳＷ２のロジック状態に従ってターンオン／オフされる。ＮＭＯＳトランジスタＭＮ１４はラッチＬ２の第２ラッチノードＮ６とノードＮ７との間に連結され、ＮＭＯＳトランジスタＭＮ１５はラッチＬ２の第１ラッチノードＮ５とノードＮ７との間に連結される。ＮＭＯＳトランジスタＭＮ１４は制御信号Ｄａｔａ２のロジック状態に従って制御され、ＮＭＯＳトランジスタＭＮ１５は制御信号Ｄａｔａ２の反転信号ｎＤａｔａ２のロジック状態に従って制御される。ＮＭＯＳトランジスタＭＮ１６、ＭＮ１７はノードＮ７と接地電圧ＧＮＤとの間に直列に連結される。ＮＭＯＳトランジスタＭＮ１６のゲートは感知ノードＳＯに連結され、ＮＭＯＳトランジスタＭＮ１７のゲートは制御信号ＬＡＴ２に連結される。
【００３５】
制御信号Ｄａｔａ２のロジック状態は、前述した制御信号Ｄａｔａ１と同一の方式によって決められ、それに対する説明は省略する。
【００３６】
第２感知及びラッチブロック２６０において、ＮＭＯＳトランジスタＭＮ１３〜ＭＮ１７は第１伝達回路を構成し、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＮ１１、ＭＮ１２は第２伝達回路を構成する。第１伝達回路は、プログラム動作時に、データバス上のデータをラッチＬ２（すなわち、第１ラッチノードＮ５）に伝達する。第１伝達回路は、読み出し動作時に、感知ノードＳＯのデータをラッチＬ２に伝達し、その次にラッチされたデータを列ゲート回路１６０を通じてデータバスＤＬに伝達する。第２伝達回路は、プログラム動作時に、ラッチＬ２に維持されるデータを感知ノードＳＯに伝達する。このような動作の詳細については後述する。
【００３７】
図４は、プログラム動作時における本発明のキャッシュ機能を説明するためのデータ流れ図である。図４を参照すると、先ず、プログラムされるデータが第１感知及びラッチブロック２４０にロードされる（３１０）。そのようにロードされたデータはビットラインＢＬｉ＿Ｅを通じてメモリセルにプログラムされる（３２０）。プログラム動作が実行される間、第２感知及びラッチブロック２６０はキャッシュ機能を実行する（３３０）。すなわち、第２感知及びラッチブロック２６０にはデータバスＤＬから列ゲート回路１６０を通じて伝達されたデータがラッチされる。その次に、第２感知及びラッチブロック２６０にロードされたデータがビットラインＢＬｉ＿Ｏを通じてメモリセルにプログラムされる。このプログラム動作が実行される間、第１感知及びラッチブロック２４０はキャッシュ機能を実行する。すなわち、第１感知及びラッチブロック２４０はデータバスＤＬから列ゲート回路１６０を通じて伝達されたデータをラッチする。第１プログラムデータをロードする時間を除けば、残りのプログラムデータのロード時間は以前にロードされたデータをプログラムする時間と重なる。したがって、連続的なプログラム動作を実行する場合に必要な総プログラム時間が短縮される。特に、従来技術においては、ページサイズが増加する場合に、データロード時間が一サイクルのプログラム時間中に占める割合が大きくなって、その結果、一サイクルのプログラム時間が増加する。これはプログラムスピードが低下することを意味する。しかし、本発明によるキャッシュ機能を有するメモリ装置の場合には、ページサイズが増加しても、データロード区間とプログラム区間が時間的に重なるので、総プログラム時間はページサイズが増加してもほとんど増加しない。
【００３８】
図５は、読み出し動作時における本発明のキャッシュ機能を説明するためのデータ流れ図である。ビットライン選択及びバイアスブロック２００とプリチャージブロック２２０とにより感知ノードＳＯとビットラインを所定の状態に設定した後、第２感知及びラッチブロック２６０は選択されたビットラインに連結されたメモリセルからデータを感知する。その次に、ビットライン選択及びバイアスブロック２００とプリチャージブロック２２０とにより感知ノードＳＯとビットラインを所定の状態に設定した後、第１感知及びラッチブロック２４０は選択されたビットラインに連結されたメモリセルからデータを感知する（３４０）。これと同時に、第２感知及びラッチブロック２６０は列ゲート回路１６０を通じてデータバスＤＬに感知されたデータを出力する（３５０）。
【００３９】
すなわち、二つの感知及びラッチブロック２４０、２６０のうちのいずれか一つを通じて感知動作を実行する間、残りの感知及びラッチブロックにラッチされたデータ（すなわち、感知されたデータ）がデータラインにロードされる。このようなキャッシュ機能はフラッシュメモリ装置の読み出し動作スピードを向上させる。
【００４０】
図６は本発明によるページコピーバック機能を説明するためのデータ流れ図である。ページコピーバック動作では選択されたページに対する読み出し動作を実行してページデータをラッチし（３６０）、その次にラッチされたデータを他のページにプログラムする（３７０）。これによって、一つの感知及びラッチブロックがこのような動作の全部を実行できるので、ページコピーバック動作が実行される間、他の感知及びラッチブロックは非活性化される。読み出し動作とプログラム動作は、前述したことと同一であるので、それに対する説明は省略する。本発明によるページコピーバック動作によると、読み出されたデータの状態の反転なしに、そのままプログラムされる。このような理由により、別途のページコピーフラグセルは本発明のメモリセルアレイでは不要である。このような動作の詳細については後述する。
【００４１】
図７は本発明によるプログラム動作を説明するための動作タイミング図であり、図８は本発明のプログラム動作によるページバッファのデータ流れを示す回路図である。以下、本発明によるプログラム動作を図７及び図８を参照して詳細に説明する。説明の便宜上、一つのページバッファを用いてプログラム動作を説明する。図７に示したように。本発明によるプログラム動作は、データロード区間、放電区間、そしてプログラム及びキャッシュ区間に区分することができる。
【００４２】
先ず、データロード区間では、第１及び第２感知及びラッチブロック２４０、２６０のうちのいずれか一つにデータが伝達される。便宜上、第１感知及びラッチブロック２４０のラッチＬ１に第１プログラムデータビットがロードされ、その第１プログラムデータビットが‘１’と仮定すると、制御信号Ｄａｔａ１は高レベルになり、データラインＤＬは放電された状態、すなわち、低レベルになる。図７に示したように、制御信号ＳＷ１が低レベルから高レベルに遷移することによって、ラッチＬ１の第２ラッチロードＮ３は低レベルになり、第１ラッチノードＮ２は高レベルになる。このような動作の結果として、第１プログラムデータビットが図８に示したデータ経路（１）を通じて第１感知及びラッチブロック２４０にロードされる。
【００４３】
第１感知及びラッチブロック２４０にロードされたデータをプログラムする前に、ビットラインＢＬ０＿Ｅ、ＢＬ０＿Ｏと感知ノードＳＯの電圧が放電される。これは、信号ラインに接地電圧ＧＮＤを供給し、制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ、ＢＬＢＩＡＳ＿Ｏが高レベルになることによって達成される。この時、感知ノードＳＯの電圧に影響を与えることができる素子（例えば、ＰＭＯＳトランジスタＭＰ０）は非導電状態を維持する。
【００４４】
放電動作が完了すると、制御信号ＶＢＬｅ、ＢＬＢＩＡＳ＿０は高レベルから低レベルになる。これによって、ビットラインＢＬ０＿ＥはＮＭＯＳトランジスタＭＮ２を通じて感知ノードＳＯに連結される一方、ビットラインＢＬ０＿ＯはＮＭＯＳトランジスタＭＮ１を通じて接地電圧ＧＮＤの信号ラインに連結される。このような状態で、図７に示したように、制御信号ＬＤ１が低レベルから高レベルに遷移し、その結果、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ４がターンオンされる。ラッチＬ１にデータ‘１’がロードされるので、第１ラッチノードＮ３は低レベルに維持される。ＰＭＯＳトランジスタＭＰ２はターンオンされ、その結果、感知ノードＳＯ及びビットラインＢＬ０＿Ｅは図８に示したデータ経路（２）に沿って、すなわち、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を通じて電源電圧Ｖｃｃまでプルアップされる。以後、感知ノードＳＯに伝達されたデータは、よく知られた方法を通じて対応するメモリセルにプログラムされる。
【００４５】
実質的なプログラム動作が実行される間、本発明による第２感知及びラッチブロック２６０を通じてキャッシュ動作が図８に示したデータ経路（２）を通じて同時に実行される。次にプログラムされるデータビットが‘０’と仮定すれば、データラインＤＬは高レベルになり、制御信号Ｄａｔａ２は低レベルになる。図７に示したように、プログラム動作が実行される間、制御信号ＳＷ２が低レベルから高レベルに遷移することによって、ラッチＬ２の第１ラッチロードＮ５はＮＭＯＳトランジスタＭＮ１５を通じて低レベルになり、第２ラッチノードＮ６は高レベルになる。このような動作の結果として、第１プログラムデータがメモリセルに格納される間に第２プログラムデータビットが図８に示したデータ経路（２）を通じて第２感知及びラッチブロック２６０にロードされたデータをプログラムする過程は、前述の方法と同一の方法により実行されるので、それに対する説明は省略する。
【００４６】
第１／２感知及びラッチブロックにロードされたデータをプログラムする間、第２／１感知及びラッチブロックにデータをロードすることによって、データロード時間は、第１データロード時間を除けば、総プログラム時間に影響を与えない。したがって、フラッシュメモリ装置のプログラムスピードが短縮される。
【００４７】
図９は本発明による読み出し動作を説明するための動作タイミング図であり、図１０は本発明の読み出し動作によるページバッファのデータ流れを示す回路図である。以下、本発明による読み出し動作を図９及び図１０を参照して説明する。説明の便宜上、一つのページバッファを用いて読み出し動作を説明する。読み出し動作を説明する前に、ビットラインＢＬ０＿Ｏに連結されたメモリセルがデータ‘１’を格納し、ビットラインＢＬ０＿Ｅに連結されたメモリセルがデータ‘０’を格納すると仮定する。
【００４８】
先ず、第１及び第２感知及びラッチブロック２４０、２６０内のラッチＬ１、Ｌ２が高レベルを有するように初期化される。これは、次のような過程によって行われる。制御信号ＰＲＥが高レベルから低レベルに遷移することによって、感知ノードＳＯが電源電圧Ｖｃｃまで充電される。これによりＮＭＯＳトランジスタＭＮ９がターンオンされる。同時に、制御信号ＬＡＴ１、ＬＡＴ２、Ｄａｔａ１、Ｄａｔａ２は、図９に示したように、低レベルから高レベルに遷移する。第１感知及びラッチブロック２４０のＮＭＯＳトランジスタＭＮ８、ＭＮ９、ＭＮ１０はターンオンされ、それのＮＭＯＳトランジスタＭＮ７はターンオフされる。結果的に、ラッチＬ１の第２ラッチノードＮ３は接地される。すなわち、第１ラッチノードＮ２が図１０のデータ経路（１）を通じてデータ‘１’に設定される。同様に、第２感知及びラッチブロック２６０のＮＭＯＳトランジスタＭＮ１４、ＭＮ１６、ＭＮ１７がターンオンされ、ＮＭＯＳトランジスタＭＮ１５がターンオフされる。結果的に、第２感知及びラッチブロック２６０のラッチＬ２の第２ラッチノードＮ６は接地される。すなわち、第２感知及びラッチブロック２６０の第１ラッチノードＮ５が図１０のデータ経路（３）を通じてデータ‘１’に設定される。
【００４９】
ラッチＬ１、Ｌ２がデータ‘１’に設定されると、第１及び第２感知及びラッチブロック２４０、２６０のうちのいずれか一つを通じて感知動作が実行される。先ず、第２感知及びラッチブロック２６０を通じて感知動作が実行されると仮定する。
【００５０】
感知ノードＳＯとビットラインＢＬ０＿Ｅ、ＢＬ０＿Ｏを放電させるために、図９に示したように、制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ、ＢＬＢＩＡＳ＿Ｏ各々は低レベルから高レベルに遷移する。この時、信号ラインには接地電圧ＧＮＤが供給される。したがって、感知ノードＳＯとビットラインＢＬ０＿Ｅ、ＢＬ０＿Ｏは接地電圧になる。
【００５１】
放電動作が完了すると、制御信号ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ，ＢＬＢＩＡＳ＿Ｏ各々は低レベルになり感知ノードＳＯとビットラインＢＬ０＿Ｏはフローティング状態になる。この時、ビットラインＢＬ０＿ＥはＮＭＯＳトランジスタＭＮ０を通じて接地電圧ＧＮＤ信号ラインに電気的に連結され、ビットラインＢＬ０＿Ｏは感知ノードＳＯと電気的に連結される。制御信号ＰＲＥが高レベルから低レベルに遷移することによって、感知ノードＳＯは電源電圧Ｖｃｃにプリチャージされる。制御信号ラインＢＬＢＩＡＳ＿Ｏには電源電圧Ｖｃｃより低い特定電圧（例えば、１．５Ｖ）が印加され、ビットラインＢＬ０＿ＯはＮＭＯＳトランジスタＭＮ３を通じて（１．５Ｖ−Ｖｔｈ）電圧（ここで、ＶｔｎはＮＭＯＳトランジスタＭＮ３のしきい電圧を示す）に充電される。この時、ＮＭＯＳトランジスタＭＮ２はターンオフ状態に維持される。その次に、制御信号ＢＬＢＩＡＳ＿Ｏ、ＰＲＥが各々ローとハイになる。
【００５２】
ビットラインＢＬ０＿Ｏに連結されたメモリセルがオンセル、すなわち、データ‘１’を格納していた場合に、このような状態でビットラインＢＬ０＿Ｏの電圧は接地電圧ＧＮＤに向けて低くなる。制御信号ラインＢＬＢＩＡＳ＿Ｏに特定電圧（例えば、１．０Ｖ）が印加されると、ＮＭＯＳトランジスタＭＮ３はターンオンされ、感知ノードＳＯの電圧はメモリセルを通じて接地電圧ＧＮＤに放電される。これはＮＭＯＳトランジスタＭＮ１６がターンオフされるようにする。以後、感知ノードＳＯ上のデータが第２感知及びラッチブロック２６０によってラッチされる。さらに具体的に説明すると、次の通りである。前述したように、感知ノードＳＯは接地電圧ＧＮＤを有する。したがって、制御信号ＬＡＴ２、ｎＤａｔａ２が低レベルから高レベルに遷移しても、第２感知及びラッチブロック２６０の第１ラッチノードＮ５は初期に設定されたデータ‘１’をそのままに維持する。前述した感知動作は図１０のデータ経路（２）を通じて行われる。
【００５３】
ビットラインＢＬ０＿Ｏに対する感知動作が完了すると、再びビットラインＢＬ０＿Ｅに対する感知動作は次のように行われる。図９に示したように、まず、感知ノードＳＯとビットラインＢＬ０＿Ｅを放電させるために、制御信号ＶＢＬｅは高レベルに維持され、 制御信号ＶＢＬｏは低レベルから高レベルに遷移する。信号ラインには接地電圧ＧＮＤが供給されるので、ビットラインＢＬ０＿Ｅと感知ノードＳＯの電圧は放電される。
【００５４】
放電動作が完了すると、感知ノードＳＯはフローティング状態に維持される。以後、制御信号ＰＲＥが高レベルから低レベルに遷移することによって、感知ノードＳＯは電源電圧Ｖｃｃにプリチャージされる。制御信号ラインＢＬＢＩＡＳ＿Ｅには電源電圧ｖＣＣより低い特定電圧（例えば、１．５Ｖ）が印加され、その結果、ビットラインＢＬ０＿ＥはＮＭＯＳトランジスタＭＮ２を通じて（１．５Ｖ−Ｖｔｎ）電圧（ここで、ＶｔｎはＮＭＯＳトランジスタＭＮ２のしきい電圧を示す）に充電される。すなわち、ビットラインＢＬ０＿Ｅと感知ノードＳＯが電気的に連結される。この時、ＮＭＯＳトランジスタＭＮ３はターンオフ状態に維持される。その次に、図９に示したように、制御信号ＢＬＢＩＡＳ＿Ｅ、ＰＲＥが各々ローとハイになる。
【００５５】
ビットラインＢＬ０＿Ｅに連結されたメモリセルがオフセル、すなわち、データ‘０’を格納していた場合に、このような状態でビットラインＢＬ０＿Ｅの（１．５Ｖ−Ｖｔｎ）電圧はそのままに維持される。ビットラインＢＬ０＿Ｅと感知ノードＳＯが電気的に連結されるように制御信号ラインＢＬＢＩＡＳ＿Ｏに特定電圧（例えば、１．０Ｖ）が印加される。これはＮＭＯＳトランジスタＭＮ３をターンオンさせ、感知ノードＳＯの電圧は続けて電源電圧Ｖｃｃに維持される。これはＮＭＯＳトランジスタＭＮ９がターンオンされることを意味する。以後、感知ノードＳＯ上のデータが第１感知及びラッチブロック２４０によってラッチされる。すなわち、制御信号ＬＡＴ１、ｎＤａｔａ１が低レベルから高レベルに遷移する時に、第１感知及びラッチブロック２４０の第１ラッチノードＮ５にはデータ‘０’がラッチされる。
【００５６】
第１感知及びラッチブロック２４０を通じて感知動作が実行される間（図１０において、これは、（３）で表示された太線のデータ経路を通じて行われる）、第２感知及びラッチブロック２６０に格納されたデータは図１０のデータ経路（１）を通じてデータラインＤＬに伝達される。さらに具体的に、先ず、データラインＤＬが接地電圧ＧＮＤに放電された後、フローティング状態に維持される。その次に、図９に示したように、制御信号Ｄａｔａ２、ＳＷ２が低レベルから高レベルに遷移し、その結果、第２ラッチノードＮ６がＮＭＯＳトランジスタＭＮ１４、ＭＮ１３、及び列ゲート回路１６０を通じてデータラインＤＬと電気的に連結される。この時、第２ラッチノードＮ６が接地電圧ＧＮＤを有するので、データラインＤＬの電圧が放電状態の接地電圧ＧＮＤに維持される。第２ラッチノードＮ６が電源電圧Ｖｃｃを有すると、データラインＤＬの電圧は接地電圧ＧＮＤから増加される。その結果、データラインＤＬはチャージシェアリング（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）過程によって（Ｖｃｃ−ΔＶ）電圧（０＜ΔＶ＜Ｖｃｃ）を有する。以後、データ出力過程はこの分野の通常の知識を有する者によく知られているので、省略する。
【００５７】
様々なページのデータがアクセスされる場合に、一つの感知及びラッチブロックを通じて感知動作が実行され、他の一つの感知及びラッチブロックを通じてキャッシュ機能を同時に実行するので、本発明によれば、フラッシュメモリ装置の読み出しスピードが非常に向上する。
【００５８】
図１１は本発明によるページコピーバック動作を説明するための動作タイミング図であり、図１２は本発明のページコピーバック動作によるページバッファのデータ流れを示す回路図である。以下、本発明によるページコピーバック動作を図１１及び図１２を参照して説明する。説明の便宜上、一つのページバッファを用いてページコピーバック動作を説明する。ページコピーバック動作は感知動作とプログラム動作に区分される。ページコピーバック動作を説明する前に、ビットラインＢＬ０＿Ｅに連結されたメモリセルが選択され、選択されたメモリセルがデータ‘１’を格納すると仮定すれば感知動作が説明される。そしてビットラインＢＬ０＿Ｅに連結された他のメモリセルが選択されると仮定すれば、プログラム動作が説明される。ページコピーバック動作はページバッファの第１及び第２感知及びラッチブロックのうちのいずれか一つを用いて実行される。これによって、他の一つの感知及びラッチブロックはページコピーバック動作が実行される間、非活性化状態に維持される。ページコピーバック動作は第１感知及びラッチブロック２４０を通じて説明する。
【００５９】
先ず、第１感知及びラッチブロック２４０内のラッチＬ１が高レベルを有するように初期化される。すなわち、感知ノードＳＯが電源電圧Ｖｃｃまで充電されるように、制御信号ＰＲＥが高レベルから低レベルに遷移する。これはＮＭＯＳトランジスタＭＮ９がターンオンされるようにする。これと同時に、図１１に示したように、制御信号ＬＡＴ１、Ｄａｔａ１は、低レベルから高レベルに遷移する。第１感知及びラッチブロック２４０のＮＭＯＳトランジスタＭＮ８、ＭＮ９、ＭＮ１０はターンオンされ、それのＮＭＯＳトランジスタＭＮ７はターンオフされる。結果的に、ラッチＬ１の第２ラッチノードＮ３は接地される。すなわち、第１ラッチノードＮ２が図１２のデータ経路（１）を通じてデータ‘１’と設定される。図示しないが、第２感知及びラッチブロック２６０のラッチを設定する動作は、第１感知及びラッチブロック２４０のそれと同時に実行されることができる。
【００６０】
第１感知及びラッチブロック２４０のラッチＬ１がデータ‘１’と設定されると、第１感知及びラッチブロック２４０を通じて感知動作が実行される。図１１に示したように、感知ノードＳＯとビットラインＢＬ０＿Ｅ、ＢＬ０＿Ｏを放電させるために、制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ、ＢＬＢＩＡＳ＿Ｏ各々は低レベルから高レベルに遷移する。この時、信号ラインには接地電圧ＧＮＤが供給される。したがって、感知ノードＳＯとビットラインＢＬ０＿Ｅ、ＢＬ０＿Ｏは接地電圧になる。
【００６１】
放電動作が完了すると、制御信号ＶＢＬｅ、ＢＬＢＩＡＳ＿Ｅ、ＢＬＢＩＡＳ＿Ｏ各々は低レベルになり、感知ノードＳＯとビットラインＢＬ０＿Ｅはフローティング状態になる。この時、ビットラインＢＬ０＿ＯはＮＭＯＳトランジスタＭＮ１を通じて接地電圧ＧＮＤの信号ラインに電気的に連結される。制御信号ＰＲＥが高レベルから低レベルに遷移することによって、感知ノードＳＯは電源電圧Ｖｃｃにプリチャージされる。この時、制御信号ラインＢＬＢＩＡＳ＿Ｅには電源電圧Ｖｃｃより低い特定電圧（例えば、１．５Ｖ）が印加され、その結果、ビットラインＢＬ０＿ＥはＮＭＯＳトランジスタＭＮ２を通じて１．５Ｖ−Ｖｔｎ電圧に充電される。この時、ＮＭＯＳトランジスタＭＮ３はターンオフ状態に維持される。その次に、図１１に示したように、制御信号ＢＬＢＩＡＳ＿Ｅ、ＰＲＥが各々ローとハイになる。
【００６２】
ビットラインＢＬ０＿Ｅに連結されたメモリセルがオフセル、すなわち、データ‘０’を格納していた場合に、このような状態でビットラインＢＬ０＿Ｅの電圧はそのままに維持される。この時に、制御信号ラインＢＬＢＩＡＳ＿Ｅに特定電圧（例えば、１．０Ｖ）が印加されれば、ＮＭＯＳトランジスタＭＮ２はターンオンされ、感知ノードＳＯの電圧は放電経路がないので、電源電圧Ｖｃｃに維持される。これはＮＭＯＳトランジスタＭＮ９がターンオフされるようにする。以後、感知ノードＳＯ上のデータが第１感知及びラッチブロック２４０によってラッチされる。すなわち、制御信号ＬＡＴ１、ｎＤａｔａ１が低レベルから高レベルに遷移する時に、第１感知及びラッチブロック２４０の第１ラッチノードＮ２はＮＭＯＳトランジスタＭＮ７、ＭＮ９、ＭＮ１０を通じて接地される。これは感知ノードＳＯが電源電圧Ｖｃｃを有するためである。前述した感知動作は図１２のデータ経路（２）を通じて行われる。
【００６３】
前述した感知動作が完了されれば、ラッチＬ１に格納されたデータが他のページのメモリセルにコピーされる。（またはプログラムされる）。先ず、感知ノードＳＯとビットラインＢＬ０＿Ｅの電圧がＮＭＯＳトランジスタＭＮ０、ＭＮ２を通じて信号ラインに完全に放電される。この時に、感知ノードＳＯの電圧に影響が与えられる素子（例えば、ＰＭＯＳトランジスタＭＰ０）は非活性状態を維持する。
【００６４】
放電動作が完了すると、ラッチＬ１に格納されたデータが感知ノードＳＯに伝達される。これは、制御信号ＬＤ１が低レベルから高レベルに遷移することによって成される。ラッチＬ１に格納されたデータ値が‘０’であるので、第２ラッチノードＮ３は電源電圧Ｖｃｃを有する。ＮＭＯＳトランジスタＭＮ５がターンオンされ、ＰＭＯＳトランジスタＭＰ１がターンオフされることによって、感知ノードＳＯは接地電圧ＧＮＤを有する。以後、よく知られた方法に従って、感知ノードＳＯ上のデータが以前に選択されたページと他のページのメモリセルにプログラムされる。
【００６５】
前述したように、データ‘０’が感知される場合に、メモリセル、感知ノードＳＯ、第１ラッチノードＮ２、第２ラッチノードＮ３、及び感知ノードＳＯのデータ流れは、‘０’→‘１’→‘０’→‘１’→‘０’である。すなわち、ページコピーバック動作が終了された時点で見た場合、最初に貯蔵された値が反転されずにそのままにメモリセルに格納される。結果的に、ページデータが反転されるか否かを貯蔵するための別途のページコピーフラグセルは不要である。
【００６６】
以上で、本発明による回路の構成及び動作を前述した説明及び図面に従って説明したが、これは本発明の単なる適用例に過ぎない。本発明の技術的思想及び範囲を逸脱しない範囲内での多様な変化及び変更が可能である。
【００６７】
【発明の効果】
前述したように、本発明のフラッシュメモリ装置は、二つの感知及びラッチブロックを備えたページバッファを実現することによって、プログラム／読み出しキャッシュ機能を支援する。プログラムキャッシュ機能によると、連続してプログラム動作を実行する時に、第１ページデータをロードする時間を除けば、残りのページデータのデータロード時間は不要である。さらに、本発明のページコピーバック動作によると、コピーされたページデータが反転されるか否かを示す情報を格納するためのページコピーフラグセルは不要である。したがって、ページコピーフラグセルによる信頼性の低下原因が完全に除去される。
【図面の簡単な説明】
【図１】従来の技術によるフラッシュメモリ装置を示すブロック図である。
【図２】本発明によるフラッシュメモリ装置を示すブロック図である。
【図３】図２に示したページバッファの望ましい実施形態を示す図である。
【図４】プログラム動作時、本発明のキャッシュ機能を説明するためのデータ流れ図である。
【図５】読み出し動作時における本発明のキャッシュ機能を説明するためのデータ流れ図である。
【図６】本発明によるページコピーバック機能を説明するためのデータ流れ図である。
【図７】本発明によるプログラム動作を説明するための動作タイミング図である。
【図８】本発明のプログラム動作によるページバッファのデータ流れを示す回路図である。
【図９】本発明による読み出し動作を説明するための動作タイミング図である。
【図１０】本発明の読み出し動作によるページバッファのデータ流れを示す回路図である。
【図１１】本発明によるページコピーバック動作を説明するための動作タイミング図である。
【図１２】本発明のページコピーバック動作によるページバッファのデータ流れを示す回路図である。
【符号の説明】
１００  メモリ装置
１２０  メモリセルアレイ
１４０  ページバッファ回路
１６０  列ゲート回路
２００  ビットライン選択及びバイアスブロック
２２０  プリチャージブロック
２４０，２６０  感知及びラッチブロック
【図１】
0004220217.tif 000002
【図２】
0004220217.tif 000003
【図３】
0004220217.tif 000004
【図４】
0004220217.tif 000005
【図５】
0004220217.tif 000006
【図６】
0004220217.tif 000007
【図７】
0004220217.tif 000008
【図８】
0004220217.tif 000009
【図９】
0004220217.tif 000010
【図１０】
0004220217.tif 000011
【図１１】
0004220217.tif 000012
【図１２】
0004220217.tif 000013