(57)【特許請求の範囲】
【請求項１】
半導体基板上の絶縁層上に半導体層を備える横方向半導体デバイスであって、
前記半導体層は、第１の伝導型の領域および第２の伝導型の領域ならびにそれらの間に在るドリフト領域を有し、該ドリフト領域は、第１の伝導型のドリフト小領域および第２の伝導型のドリフト小領域を有し、
接合部が前記第１の伝導型のドリフト小領域および前記第２の伝導型のドリフト小領域の間に形成され、
前記半導体層の前記第１の伝導型の領域および前記第２の伝導型の領域とそれぞれ前記第１の伝導型のドリフト小領域および前記第２の伝導型のドリフト小領域とが接合する線に対して鋭角をなし、
前記第１の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第１の伝導型の領域に面しており、前記第２の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第２の伝導型の領域に面しており、
それによって、前記半導体層の前記第１の伝導型の領域および前記第２の伝導型の領域の両端間に逆電圧バイアスが印加されたときに、前記第２の伝導型のドリフト小領域内に生じる電荷は、前記第１の伝導型のドリフト小領域に生じる電荷および前記絶縁層の下の反転層内の電荷により補償されて、前記第２の伝導型のドリフト小領域および前記第１の伝導型のドリフト小領域が完全に空乏化されるように、前記半導体層の前記第１の伝導型の領域に面した前記第１の伝導型のドリフト小領域の端から、前記半導体層の前記第２の伝導型の領域に面した前記第２の伝導型のドリフト小領域の端へと電荷プロファイルが直線的に変化し、前記第１の伝導型のドリフト小領域に対して過剰な電荷を前記第２の伝導型のドリフト小領域が有することを特徴とする横方向半導体デバイス。
【請求項２】
半導体基板上の絶縁層上に半導体層を備える横方向半導体デバイスであって、
前記半導体層は、第１の伝導型の領域および第２の伝導型の領域ならびにそれらの間に在るドリフト領域を有し、該ドリフト領域は、第１の伝導型のドリフト小領域および第２の伝導型のドリフト小領域を有し、
前記第１の伝導型のドリフト小領域および前記第２の伝導型のドリフト小領域がそれぞれ先細りになっており、
前記第１の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第１の伝導型の領域に面しており、前記第２の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第２の伝導型の領域に面しており、
それによって、前記半導体層の前記第１の伝導型の領域および前記第２の伝導型の領域の両端間に逆電圧バイアスが印加されたときに、前記第２の伝導型のドリフト小領域内に生じる電荷は、前記第１の伝導型のドリフト小領域に生じる電荷および前記絶縁層の下の反転層内の電荷により補償されて、前記第２の伝導型のドリフト小領域および前記第１の伝導型のドリフト小領域が完全に空乏化されるように、前記半導体層の前記第１の伝導型の領域に面した前記第１の伝導型のドリフト小領域の端から、前記半導体層の前記第２の伝導型の領域に面した前記第２の伝導型のドリフト小領域の端へと電荷プロファイルが直線的に変化し、前記第１の伝導型のドリフト小領域に対して過剰な電荷を前記第２の伝導型のドリフト小領域が有することを特徴とする横方向半導体デバイス。
【請求項３】
前記第１の伝導型のドリフト領域が、デバイスの面に平行な、ほぼ三角形または台形の形状をしていることを特徴とする請求項１又は２に記載の横方向半導体デバイス。
【請求項４】
前記第２の伝導型のドリフト領域が、デバイスの面に平行な、ほぼ三角形または台形の形状をしていることを特徴とする請求項１乃至３いずれかに記載の横方向半導体デバイス。
【請求項５】
前記第１の伝導型のドリフト領域が、ほぼ均一なドーピングを有することを特徴とする請求項１乃至４いずれかに記載の横方向半導体デバイス。
【請求項６】
前記第２の伝導型のドリフト領域が、ほぼ均一なドーピングを有することを特徴とする請求項１乃至５いずれかに記載の横方向半導体デバイス。
【請求項７】
請求項１乃至６いずれかに記載の横方向半導体デバイスを備えることを特徴とするＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電圧半導体デバイスの分野における横方向半導体デバイスに関し、より詳細には、ＳＯＩ（シリコンオンインシュレータ）技術の使用によって製造される高電圧横方向半導体デバイスに関する。
【０００２】
【従来の技術】
図１に示されるように、ＳＯＩ技術を使用して製造される典型的な横方向高電圧デバイス１が、低伝導度の中央ｎドリフト領域４によって分離される対向する端にｐ＋領域２およびｎ＋領域３が在るという基本構成を有し、これらすべてが、それ自体がシリコン基板７上に形成される酸化層６上に形成されるＳＯＩ層５中に形成される。
【０００３】
ｐ＋領域２は、ＢＯＸ（埋込み酸化層）６の下の基板７に短絡される。阻止／オフ状態モードにおいて、ｐ＋領域２および基板７に接続する端子（示されていない）が接地され、高電圧逆バイアスがｎ＋領域３に接続される端子（示されていない）に印加される。逆バイアスが高くなるにつれて、空乏層がｐ＋／ｎ接合２／４を横切って発展する。空乏層のバルクが、印加逆バイアスのかなりの部分が中央ｎ領域４内で支えられるように、中央ｎ領域４内に形を成す。同時に、埋込み酸化物６を横切る電界効果作用に因って、逆転／蓄積層がｐまたはｎ型基板７中の埋込み酸化層６の真下に形を成す。
【０００４】
高移動性電荷の逆転／蓄積層が、埋込み酸化層６の下の接地電位において等電位面を保ち、電界のほとんどすべてを基板７のバルクから遮蔽し、実質上フィールドプレートとして作用する。このフィールドプレート効果が、阻止状態の間に逆バイアスに接続されるｎ＋領域３を囲む区域内の電位線の密集を引き起こす。したがって、中央ｎ領域４の空乏領域内の電界がゆがめられ、ｐ＋／ｎ接合２／４で起きる元の電界ピークに加えて、ｎ＋領域３近くの第２の電界ピークの形成をもたらす。
【０００５】
これは、高電圧ＳＯＩデバイスで観察される、いわゆる「リサーフ（ＲＥＳＵＲＦ）」現象である。接合分離（ＪＩ）技術におけるリサーフ効果と違って、ＳＯＩにおけるリサーフ効果は弱く、これは主に、埋込み酸化層６は基板７と上部ＳＯＩ層５の間の固定イオン電荷の直接結合を妨げるためである。この結合の欠如が基板７内の空乏層の形成を締め出す。従って、そのようなデバイスでは、高電圧保持能力がＳＯＩ５か埋込み酸化層６のどちらかに起因するに違いない。
【０００６】
過去に、高阻止電圧を実現する方法が、逆バイアスを支えるために比較的厚いＳＯＩ層５を当てにしていた。例えば、５００ボルトに達するために、ＳＯＩ層５は普通１０〜２０μｍの深さを有する必要がある。しかし、例えば、分離問題のために、厚さが５μｍを超えるＳＯＩ層５が除外された場合は、逆バイアスは埋込み酸化層６によってほぼ完全に支えられる必要がある。
【０００７】
そこで、図１のデバイスに対してＳＯＩ／ＢＯＸインタフェース５／６の電界について検討する。理想的な場合に、このインタフェースにおける電界の水平成分が一定になり、図１の線ＡＢに沿う電圧がＢに向かって直線的に増大するだろう。逆バイアスは酸化層６によって主に支えられているので、インタフェースにおける、かつ酸化層６内の電界の垂直成分もＡＢに沿って直線的に必ず増大することになる。したがって、厚さが小さいものから中程度のＳＯＩ層５内の完全な電界分布に対する主な条件が、接地端Ａからの距離に比例するＳＯＩ／ＢＯＸインタフェースにおける垂直電界ξｙの要求条件ということになる。
【０００８】
これを達成する１つの方法が、ｎドリフト領域４において薄い直線的に変化するプロファイルを使用することである。さらに、水平方向の電界分布が一定である場合は、垂直線に沿うＳＯＩ層５内の電荷に因るどんな電界も基板／ＢＯＸインタフェース７／６に形成される移動電荷の層で必ず終わらせる。これによって、ＳＯＩ層５内のいかなる垂直線に沿う垂直方向の電界分布も三角分布として近似され得る。ＳＯＩ／ＢＯＸインタフェース５／６に沿う垂直方向の電界の直線分布を得る別の方法が、先細りの、または段のある埋込み酸化層６を使用することである。
【０００９】
図１を再び参照して、ガウスの法則を高電圧端で線ＢＣに沿って適用すると、ＳＯＩ／ＢＯＸインタフェース５／６に沿うＳＯＩ層５内の垂直方向の電界の所要分布が、次のように導き出される。
【００１０】
【数１】
0004345953.tif 000002
【００１１】
そして、対応するドーピングプロファイルが次のように与えられる。
【００１２】
【数２】
0004345953.tif 000003
【００１３】
ＳＯＩ／ＢＯＸインタフェース５／６における電界は、特に高電圧デバイスで高くなり得るために、薄いＳＯＩ層５はより高い臨界電界がそれを横切って保持されるのを可能にするので、それを実際に使用する必要がある。図２は、いくつかのドーピング濃度について、シリコンの厚さが小さくなるにつれて、シリコン中の臨界電界がどのように増大するかを示す図である。
【００１４】
Ｓ．Ｍｅｒｃｈａｎｔ，Ｅ．Ａｒｎｏｌｄ，Ｓ．Ｍｕｋｈｅｒｊｅｅ，Ｈ．Ｐｅｉｎ  ａｎｄ  Ｒ．Ｐｉｎｋｅｒ，“Ｒｅａｌｉｓａｔｉｏｎ  ｏｆ  Ｈｉｇｈ  Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ  （≦７００  ｖｏｌｔｓ）  ｉｎ  Ｔｈｉｎ  ＳＯＩ  Ｄｅｖｉｃｅｓ”，  ＩＳＰＳＤ  ９１，  ｐ．３１が、超薄（＜１μｍ）ＳＯＩ層内の直線的に変化するドーピングプロファイルの使用によって、均一な表面電界分布を実現し、埋め込み酸化物の電圧保持機能を利用する以前の試みを記述する。上式（１）に従って、ドーピングプロファイルは接地ｐ＋領域から逆バイアスに接続されるｎ＋領域に向かって増大する。
【００１５】
電界分布のより優れた均一さを達成する別の試みにおいて、Ｆ．Ｕｄｒｅａ  ｅｔ  ａｌ  ｉｎ  “３Ｄ  ＲＥＳＵＲＦ  Ｄｏｕｂｌｅ−Ｇａｔｅ  ＭＯＳＦＥＴ：  Ａ  ｒｅｖｏｌｕｔｉｏｎａｒｙ  ｐｏｗｅｒ  ｄｅｖｉｃｅ  ｃｏｎｃｅｐｔ”，  Ｅｌｅｃｔｒｏｎｉｃ  Ｌｅｔｔｅｒｓ，  ｖｏｌ．３４，  ｎｏ．８，  Ａｐｒｉｌ  １９９８が、ｎストライプ中の電荷がｐストライプ中の電荷とちょうど均衡するＳＯＩ領域内で平行な、かつ１つおきのｎおよびｐストライプを使用することを提案している。しかし、電荷が均衡する、平行なｎおよびｐストライプの使用は、ｎ＋およびｐ＋端において大きな電界ピークをもたらす。
【００１６】
【発明が解決しようとする課題】
実際には、これらの従来技術による提案によって要求されるように、どんな領域のドーピングプロファイルも一様に直線的に変化するデバイスを製造することは困難であるという問題がある。
【００１７】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ほぼ均一なドーピングプロファイルを有する横方向半導体デバイスを提供することにある。
【００１９】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、半導体基板上の絶縁層上に半導体層を備える横方向半導体デバイスであって、前記半導体層は、第１の伝導型の領域および第２の伝導型の領域ならびにそれらの間に在るドリフト領域を有し、該ドリフト領域は、第１の伝導型のドリフト小領域および第２の伝導型のドリフト小領域を有し、接合部が前記第１の伝導型のドリフト小領域および前記第２の伝導型のドリフト小領域の間に形成され、前記半導体層の前記第１の伝導型の領域および前記第２の伝導型の領域とそれぞれ前記第１の伝導型のドリフト小領域および前記第２の伝導型のドリフト小領域とが接合する線に対して鋭角をなし、前記第１の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第１の伝導型の領域に面しており、前記第２の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第２の伝導型の領域に面しており、それによって、前記半導体層の前記第１の伝導型の領域および前記第２の伝導型の領域の両端間に逆電圧バイアスが印加されたときに、前記第２の伝導型のドリフト小領域内に生じる電荷は、前記第１の伝導型のドリフト小領域に生じる電荷および前記絶縁層の下の反転層内の電荷により補償されて、前記第２の伝導型のドリフト小領域および前記第１の伝導型のドリフト小領域が完全に空乏化されるように、前記半導体層の前記第１の伝導型の領域に面した前記第１の伝導型のドリフト小領域の端から、前記半導体層の前記第２の伝導型の領域に面した前記第２の伝導型のドリフト小領域の端へと電荷プロファイルが直線的に変化し、前記第１の伝導型のドリフト小領域に対して過剰な電荷を前記第２の伝導型のドリフト小領域が有することを特徴とする。
【００２０】
また、請求項２に記載の発明は、半導体基板上の絶縁層上に半導体層を備える横方向半導体デバイスであって、前記半導体層は、第１の伝導型の領域および第２の伝導型の領域ならびにそれらの間に在るドリフト領域を有し、該ドリフト領域は、第１の伝導型のドリフト小領域および第２の伝導型のドリフト小領域を有し、前記第１の伝導型のドリフト小領域および前記第２の伝導型のドリフト小領域がそれぞれ先細りになっており、前記第１の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第１の伝導型の領域に面しており、前記第２の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第２の伝導型の領域に面しており、それによって、前記半導体層の前記第１の伝導型の領域および前記第２の伝導型の領域の両端間に逆電圧バイアスが印加されたときに、前記第２の伝導型のドリフト小領域内に生じる電荷は、前記第１の伝導型のドリフト小領域に生じる電荷および前記絶縁層の下の反転層内の電荷により補償されて、前記第２の伝導型のドリフト小領域および前記第１の伝導型のドリフト小領域が完全に空乏化されるように、前記半導体層の前記第１の伝導型の領域に面した前記第１の伝導型のドリフト小領域の端から、前記半導体層の前記第２の伝導型の領域に面した前記第２の伝導型のドリフト小領域の端へと電荷プロファイルが直線的に変化し、前記第１の伝導型のドリフト小領域に対して過剰な電荷を前記第２の伝導型のドリフト小領域が有することを特徴とする。
【００２１】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第１の伝導型のドリフト領域が、デバイスの面に平行な、ほぼ三角形または台形の形状をしていることを特徴とする。
【００２２】
また、請求項４に記載の発明は、請求項１乃至３いずれかに記載の発明において、前記第２の伝導型のドリフト領域が、デバイスの面に平行な、ほぼ三角形または台形の形状をしていることを特徴とする。
【００２３】
また、請求項５に記載の発明は、請求項１乃至４いずれかに記載の発明において、前記第１の伝導型のドリフト領域が、ほぼ均一なドーピングを有することを特徴とする。
【００２４】
また、請求項６に記載の発明は、請求項１乃至５いずれかに記載の発明において、前記第２の伝導型のドリフト領域が、ほぼ均一なドーピングを有することを特徴とする。
【００２５】
また、請求項７に記載の発明は、請求項１乃至６いずれかに記載の横方向半導体デバイスを備えることを特徴とするＭＯＳＦＥＴである。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
図３は、本発明の好ましい実施形態によるダイオード構造の例を示す斜視図である。ｐ＋領域１２およびｎ＋領域１３がデバイス１０の対向する両端間に形成され、かつドリフト領域１４がそれらの間に形成される。ｐ＋領域１２、ｎ＋領域１３、およびドリフト領域１４は半導体層（この例では、シリコン）１５中にすべて形成される。
【００２７】
シリコン層１５自体は、それ自体が半導体基板（この例では、シリコン）１７上に形成される絶縁埋め込み酸化層（ＢＯＸ）１６上に形成され、すべてがＳＯＩ技術において本質的に知られている。従来、そのようなシリコン層１５はＳＯＩ層１５と呼ばれる。本発明の実際の応用では、ドリフト領域１４は、さらに後述するように、ＭＯＳ制御デバイスのドリフト領域およびチャンネル領域を形成し得る。
【００２８】
この例のドリフト領域１４は、２つの小領域１４’、１４”に細分される。（原理的に、さらなる小領域をドリフト領域１４に設けることが可能であり、それどころか望ましいことがある。）逆電圧バイアスがｐ＋領域１２およびｎ＋領域１３の両端間に印加された場合に、ドリフト小領域１４”の１つの内に他のドリフト小領域１４’に対して過剰な空乏層の電荷が形成されるように、さらにこの過剰な電荷はｐ＋領域１２から距離とともにほぼ直線的に変化するように、ドリフト小領域１４’、１４”は配置される。後述するように、これは、ＳＯＩ／ＢＯＸインタフェースにおける垂直方向の電界はｐ＋領域１２からの距離に比例することを確実にするという効果を有する。
【００２９】
図３に示された特定の例において、ドリフト小領域１４’、１４”は反対の伝導型であること、かつドリフト小領域１４’、１４”の間の接合１８がｐ＋領域１２とｎ＋領域１３を接合する線に対して鋭角に在るように配置されることによって、ドリフト小領域１４’、１４”のためのこの配置が実現される。したがって、ドリフト小領域１４’、１４”は先細りにすることが効果的であり、上から見た場合に、通常、大体三角形または台形である。
【００３０】
図３に示されたように、ｎドリフト小領域１４”は、そのより大きい方の部分、すなわち幅の広い端１９がｎ＋領域１３向きに配置されるように配向される。同様に、ｐドリフト小領域１４’のより大きい方の部分すなわち幅の広い端２０がｐ＋領域１２に向いている。ｐおよびｎドリフト小領域１４’、１４”の各々が均一なドーピングプロファイルを有することが好ましい。
【００３１】
普通のｐ／ｎ接合におけるように、ｐおよびｎドリフト小領域１４’、１４”は、逆バイアスが印加された接合１８に沿って横方向に空乏化する。しかし、ドリフト小領域１４’、１４”の形状によって、ｐドリフト小領域１４’内の全電荷が、ｎドリフト小領域１４”内よりもかなり少ない。これは、埋め込み酸化層１６の下の反転層内の余分の電荷を補償する。ｐおよびｎドリフト小領域１４’、１４”の空乏化を１次元ｐ／ｎ接合として近似することによって、ｎドリフト小領域１４”内のより少ない電荷が、接地ｐ＋領域１２からｎ＋領域１３への進行にもとづいてｐドリフト小領域１４’内の電荷によって平衡される。いったんｐドリフト小領域１４’が完全に空乏化されれば、ＳＯＩ層１５内の有効電荷／ドーピング濃度が簡単な次式で示される。
【００３２】
【数３】
0004345953.tif 000004
【００３３】
実質上、これは直線的に変化するドーピングプロファイルをシミュレートし、所望の直線的に変化する電荷プロファイルを与える。したがって、理想的な電界分布を実現するために、数式（３）が上述した数式（２）に適合するように、その中の変数を調整することだけが必要である。
【００３４】
そのようなデバイスで破壊電圧に影響を及ぼす主要パラメータは、（ｉ）ＳＯＩ層１５の厚さｔSOI、（ｉｉ）ｎドリフト小領域１４”のドーピング濃度Ｎn、（ｉｉｉ）ｐ＋領域１２端で測定されるｎおよびｐドリフト小領域１４”、１４’の両方の最初の幅Ｘn、およびＸp、ならびに（ｉｖ）ドリフト領域１４の長さＬdriftである。
【００３５】
第１の、かつ最も重要なパラメータ、ＳＯＩ層１５の厚さｔSOIについては既に上述してある。酸化層１６中の高電圧を支えるために、薄いＳＯＩ層１５を使用する必要があることが分かる。
【００３６】
第２のパラメータは、ＳＯＩ／ＢＯＸ層インタフェースにおける電界強化を決定する。図２から、ドーピング濃度の増大が、ＳＯＩ層１５中のドーピング濃度が真性レベルである場合に対してより大きな臨界電界を生ずるということが分かる。ドーピング濃度の上限が、ＳＯＩ層１５の厚さｔSOIで決まる。
【００３７】
ｎおよびｐドリフト小領域１４”、１４’の両方の最初の幅である第３の変数は、各場合に、ｎおよびｐドリフト小領域１４”、１４’のドーピング濃度、特にｎドリフト小領域１４”のそれによって決定される臨界値を超えないようにする必要がある。これは、傾斜ｐ／ｎ接合１８を横切る破壊を阻止し、ｐおよびｎドリフト小領域１４’、１４”の完全に横断する空乏化を確実にするのに必要である。
【００３８】
図３のデバイス１０に対して破壊直前に描かれた、図４に示された表面電界分布が、（ａ）ｐ＋／ｎ接合１２／１４”の隅、および（ｂ）ｐ＋領域１２により近いｐ／ｎ接合１８の部分において電界最大値を示す。さらに、本発明によるＭＯＳＦＥＴの例に対して図５に示されるように、高電圧端子（ドレイン）３１近くで密集する電位線が、大きな電界をＳＯＩ／ＢＯＸインタフェース１５／１６において発生する。破壊はこれらの場所のいずれにおいても起こり得る。図５において、３２はソース、３３はゲートである。
【００３９】
ｎおよびｐドリフト小領域１４”、１４’の最初の幅またはドーピング濃度が大き過ぎる場合は、図６（ａ）に示される衝撃電離発生率によって示されるように早期破壊がｐ＋／ｎコーナ１２／１４”の表面上で、かつ傾斜ｐ／ｎ接合１８を横切って起きる。幅を小さくすることによって、図６（ｂ）に示されるように、破壊はＳＯＩ／ＢＯＸインタフェース１５／１６まで移動され得る。最適化構造において、図６（ｃ）に示されるように、なだれがｐ＋／ｎ接合１２／１４”、表面上の傾斜ｐ／ｎ接合１８、およびＳＯＩ／ＢＯＸインタフェース１５／１６において同時に起きる。
【００４０】
ｎおよびｐドリフト小領域１４”、１４’内の電荷不均衡がデバイス１０の破壊に及ぼす影響が、Ｌdrift＝４０μｍ、ｔsoi＝１μｍ、ｔox＝４μｍ、およびｘn、ｘp＝０．５μｍである場合についてそれぞれ図７および８に示される。図９は、Ｌdrift＝４０μｍ、ｔsoi＝１μｍ、ｔox＝４μｍ、およびＮn＝３×１０16ｃｍ-3について、ドリフト小領域１４”、１４’の初期の幅ｘn、ｘpが破壊電圧に及ぼす影響を示す。図１０は、ｔox＝４μｍ、ならびにｔsoi＝１μｍに対するＮn＝３×１０16ｃｍ-3、およびｔsoi＝０．５μｍに対するＮn＝７×１０16ｃｍ-3の場合について、ドリフト長さＬdriftによる破壊電圧の変化を示す。
【００４１】
以上のように、ほぼ均一な電界分布に対する基本的要求事項は、ＳＯＩ／ＢＯＸインタフェースにおける電界の垂直成分が接地端からの距離に比例して増大することである。そのような電界分布を実現するに先立って、直線的に変化するプロファイルが使用される。本発明の好ましい実施形態によれば、直線的に変化するプロファイルを不要にすることが可能で、かつ同じ効果を直線的に増大するＳＯＩ層中の有効電荷／ドーピング濃度を生成することによる均一なドーピングプロファイルを用いて実現できることが認識される。
【００４２】
また、好ましい実施形態では、ｎドリフト領域内の有効電荷が、低電圧端子端に接続されるｐ＋領域から逆バイアスに接続されるｎ＋領域までのｐおよびｎドリフト小領域の両方の幅を変化させることによって変えられる。埋め込み酸化物の下の移動電荷層の影響を補償するために、ｎドリフト小領域は高電圧端子端の方へ拡がるのに対して、ｐドリフト小領域はより狭くなる。また、好ましい実施形態では、これは３角形または台形のｎおよびｐドリフト小領域を使用することによって実現される。
【００４３】
図１１及び図１２は、台形のｐおよびｎドリフト小領域１４’、１４”を有するｎチャンネル単一ゲートＭＯＳＦＥＴ３０を示す図で、図中符号３４はｐ層、３５はｎ＋ソース、３６はｐウエル、３７はｎウエルである。
同様に、３角形のｐドリフト小領域１４’を有する単一ゲートＭＯＳＦＥＴが図１３に示される。ｐチャンネルデバイスは、よく理解されるであろうように、すべてのｎおよびｐ型領域の位置を交換することによって作られ得る。
【００４４】
ＭＯＳＦＥＴを形成するために、ＭＯＳＦＥＴチャンネルをデバイスの表面上に形成する必要がある。これは、図１１、１２及び１３に示されるように、ｎドリフト小領域１４”のすぐ前で、図３に示されたデバイス１０のｐ＋領域１２の一部をｐ層３４と置き換えることによって達成され得る。また、ソース端における独特なｎ＋ソース３５およびｐウェル３６ならびにドレイン端におけるｎウェル３７が設けられる。
【００４５】
順方向阻止状態において、ｐ／ｎ接合と移動電荷層の間の相互作用が上述のそれと類似である。オン状態において、ｐ層３４（図１１〜１３の領域２）が、閾値より大きい電位をＭＯＳＦＥＴゲート（Ｇ１）３３に印加することによって反転され得る。そして、電子がｎ＋ソース３５（領域１）からｐ層３４（領域２）内に形成されたチャンネル、ｎドリフト小領域１４”（領域３）を通ってドレイン領域１３、３７（領域４）およびドレイン端子３１へ流れる。
【００４６】
ドリフト領域１４の導電度を大きくするために、上述した単一ゲートバージョン内のＭＯＳＦＥＴゲート（Ｇ１）３３は拡張され得る。拡張ゲートが２つの異なる機能を果たす。阻止状態において、通常、拡張ゲートはｐ領域ソース端と同じ電位に保持される。この状態で、拡張ゲートは、埋め込み酸化層の下の基板中の移動電荷層と全く同様にフィールドプレート３８として作用する。対称であることによって、ｐおよびｎドリフト小領域中のドーピング濃度がほぼ２倍だけ大きくされ、ＳＯＩ層の厚さが変わらぬままか、またはｐおよびｎドリフト小領域中のドーピング濃度は変わらぬままであるが、ＳＯＩ層の厚さは増える。オン状態において、ゲートの拡張部分がｎ／ｐドリフト小領域層の表面に弱い蓄積／反転を形成する。これは電流経路に沿っての抵抗を小さくするのに役立つ。
【００４７】
このように、中ぐらいの厚さの埋め込み酸化層（≦４μｍ）を有し、かつ均一なドーピングプロファイルの使用を可能にする薄いＳＯＩ層（＜３μｍ）上に高破壊電圧を実現することが示された。好ましい実施形態では、これに３つの主な横方向接合を有する構造が設けられ、そのうちの２つが互いに平行であり、ＳＯＩ層１５内のｐ＋およびｎ＋領域１２、１３を結ぶ線と交差し、そのうちの３番目が他の２つを接続し、それらに対して鋭角であり、各接合はＳＯＩ層１５内に形成される。埋め込み酸化層１６の下の移動電荷層と共に、平行で交差する接合は、オフ状態で電界の均一な分布を実現する。
【００４８】
以上、本発明の実施形態について図面を参照して説明した。しかし、変型および変更が本発明の技術的範囲内で可能であることは明らかである。例えば、ｐおよびｎドリフト小領域１４’、１４”間の接合１８は、上述した例では線形であるが、接合１８は、例えば、曲がった、または朝顔形などの別の形状構成を有することも可能である。さらに、接合１８におけるｐおよびｎドリフト小領域１４’、１４”の隣接する端が、段のある、または曲がりくねったような形状をしているか、あるいはいくぶん変則的な形状とすることも可能である。
【００４９】
【発明の効果】
以上説明したように本発明によれば、半導体基板上の絶縁層上に半導体層を備える横方向半導体デバイスであって、前記半導体層は、第１の伝導型の領域および第２の伝導型の領域ならびにそれらの間に在るドリフト領域を有し、該ドリフト領域は、第１の伝導型のドリフト小領域および第２の伝導型のドリフト小領域を有し、接合部が前記第１の伝導型のドリフト小領域および前記第２の伝導型のドリフト小領域の間に形成され、前記半導体層の前記第１の伝導型の領域および前記第２の伝導型の領域とそれぞれ前記第１の伝導型のドリフト小領域および前記第２の伝導型のドリフト小領域とが接合する線に対して鋭角をなし、前記第１の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第１の伝導型の領域に面しており、前記第２の伝導型のドリフト小領域の大きい方の部分が、前記半導体層の前記第２の伝導型の領域に面しており、それによって、前記半導体層の前記第１の伝導型の領域および前記第２の伝導型の領域の両端間に逆電圧バイアスが印加されたときに、前記第２の伝導型のドリフト小領域内に生じる電荷は、前記第１の伝導型のドリフト小領域に生じる電荷および前記絶縁層の下の反転層内の電荷により補償されて、前記第２の伝導型のドリフト小領域および前記第１の伝導型のドリフト小領域が完全に空乏化されるように、前記半導体層の前記第１の伝導型の領域に面した前記第１の伝導型のドリフト小領域の端から、前記半導体層の前記第２の伝導型の領域に面した前記第２の伝導型のドリフト小領域の端へと電荷プロファイルが直線的に変化し、前記第１の伝導型のドリフト小領域に対して過剰な電荷を前記第２の伝導型のドリフト小領域が有するようにしたので、ＳＯＩ／ＢＯＸインタフェースにおける垂直方向の電界はｐ＋領域からの距離に比例し、ほぼ均一なドーピングプロファイルを有するという効果を奏する。
【図面の簡単な説明】
【図１】従来の高電圧ＳＯＩデバイスで使用されるような基本的なダイオード構造を示す図である。
【図２】ＳＯＩ層内の臨界電界の厚さｔsoiに対する依存性を示す図である。
【図３】本発明の実施形態による半導体デバイスの例の斜視図である。
【図４】図３のデバイスにおけるなだれ破壊直前のＳＯＩ層の表面における電界分布を示す図である。
【図５】本発明の実施形態によるＭＯＳＦＥＴの例の破壊電圧Ｖbr＝６２０Ｖにおける電位線分布を示す図である。
【図６】本発明の実施形態による半導体デバイスの例に対するなだれ破壊の位置の移動をそれぞれ示す衝撃電離発生率を示す図で、（ａ）はｐ＋／ｎ接合およびｐ／ｎドリフト領域接合の場合、（ｂ）はＳＯＩ／ＢＯＸインタフェースまで移動の場合、（ｃ）はｐ＋／ｎ接合およびｐ／ｎドリフト領域接合およびＳＯＩ／ＢＯＸインタフェースにおいて同時に起こる場合を各々示す図である。
【図７】本発明の実施形態による半導体デバイスの例に対する、３×１０16ｃｍ-3の百分率であるｎドリフト領域電荷／ドーピング密度の偏差に対する破壊電圧の依存性を示す図である。
【図８】本発明の実施形態による半導体デバイスの例に対する、３×１０16ｃｍ-3の百分率であるｐドリフト領域電荷／ドーピング密度の偏差に対する破壊電圧の依存性を示す図である。
【図９】本発明の実施形態によるダイオードの例の、ｎおよびｐドリフト領域の初期の幅が破壊電圧に及ぼす影響を示す図である。
【図１０】本発明の実施形態によるダイオードの例の、ドリフト長さＬdriftが破壊電圧に及ぼす影響を示す図である。
【図１１】本発明の実施形態による単一ゲートＭＯＳＦＥＴの例の斜視図である。
【図１２】図１１におけるＭＯＳＦＥＴの上方からの平面図である。
【図１３】本発明の実施形態によるｎチャンメル単一ゲートＭＯＳＦＥＴの別の例の上方からの平面図である。
【符号の説明】
１  横方向高電圧デバイス
２  ｐ＋領域
３  ｎ＋領域
４  ｎドリフト領域
５  ＳＯＩ層
６  酸化層
７  シリコン基板
１０  デバイス
１２  ｐ＋領域
１３  ｎ＋領域
１４  ドリフト領域
１４’  ドリフト小領域
１４”  ドリフト小領域
１５  シリコン層
１６  埋め込み酸化層
１７  シリコン基板
１８  接合
１９  端
２０  端
３０  ＭＯＳＦＥＴ
３１  ドレイン端子
３２  ソース端子
３３  ＭＯＳＦＥＴゲート
３４  ｐ層
３５  ｎ＋ソース
３６  ソース領域
３７  ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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