(57)【特許請求の範囲】
【請求項１】
外部インピーダンスに対してＭ／Ｎ倍の内部インピーダンス（ここで、Ｎ及びＭは整数値であり、Ｎ≠Ｍ）を有する回路を制御するプログラマブルインピーダンス制御回路において、
第１回路と第２回路とを具備し、
前記第１回路が、
第１電圧が一端に印加される第１ＭＯＳアレイと、
前記外部インピーダンスをもつ外部抵抗部と、
前記ＭＯＳアレイと前記外部抵抗部の組合せで得られる第２電圧を出力するパッドと、
前記パッドから出力される前記第２電圧に対する第１基準電圧として、前記第１電圧のＮ／（Ｍ＋Ｎ）倍に相当する第１基準電圧を生成する第１基準電圧生成部と、
前記第２電圧を前記第１基準電圧と比較して、前記第２電圧に対する前記第１基準電圧に相応するインピーダンスを出力する第１比較器と、
前記第１比較器から出力されるインピーダンスに対応する第１信号を生成して、アップドライバ及びアップターミネーターに出力すると同時に、前記第１ＭＯＳアレイに前記第１信号をフィードバックさせる第１カウンタとを有し、
前記第２回路が、
前記第１電圧が印加され、前記第１カウンタから出力される前記第１信号を受信する第２ＭＯＳアレイと、
一端が前記第２ＭＯＳアレイと連結され、他端が接地に接続された第３ＭＯＳアレイと、
前記第２ＭＯＳアレイと前記第３ＭＯＳアレイ組合せで得られる第３電圧を第１基準電圧と異なる第２基準電圧と比較して、前記第３電圧に対する前記第２基準電圧に相応するインピーダンスを出力する第２比較器と、
前記第２比較器から出力されるインピーダンスに対応する第２信号を生成して、ダウンドライバ及びダウンターミネーターに出力すると同時に、前記第３ＭＯＳアレイに前記第２信号をフィードバックさせる第２カウンタとを有する
ことを特徴とするプログラマブルインピーダンス制御回路。
【請求項２】
外部インピーダンスに対してＭ／Ｎ倍の内部インピーダンス（ここで、Ｎ及びＭは整数値を表し、Ｎ＝Ｍである必要はない）を用いるプログラマブルインピーダンス制御回路において、
各ＭＯＳデバイスのドレイン端子が相互に通信状態で連結された、第１電圧を受け取るＭＯＳアレイと、
前記外部インピーダンスをもつ外部抵抗部と、
前記ＭＯＳアレイと前記外部抵抗部の組合せで得られる第２電圧を提供するパッドと、
前記第２電圧に対する基準電圧として、前記第１電圧のＮ／（Ｍ＋Ｎ）倍に相当する第３電圧を生成する基準電圧生成部と、
前記外部抵抗部に対する基準電圧に相応するインピーダンスを検出すると共に、前記外部抵抗部に対する基準電圧に相応するインピーダンスに対応する電流量を生成し、前記ＭＯＳアレイに前記電流量をフィードバックさせることによって、前記ＭＯＳアレイにフィードバック信号を提供するように構成される感知部と、
プルアップ回路の感知部により生成された前記インピーダンスに対応する電流量をフィードバックさせることにより、プルダウン回路の感知部のインピーダンスに対応する電流量を生成し、プルダウン回路に対応した電流量を提供するプルアップ回路と、
を具備することを特徴とするプログラマブルインピーダンス制御回路。
【請求項３】
前記プルアップ回路と前記プルダウン回路のアップミスマッチ及びダウンミスマッチの内の少なくとも１つを減らすために、電流ミラーが構成されている
ことを特徴とする請求項２に記載のプログラマブルインピーダンス制御回路。
【請求項４】
外部インピーダンスに対してＭ／Ｎ倍の内部インピーダンス（ここで、Ｎ及びＭは整数値を表し、Ｎ＝Ｍである必要はない）を用いるプログラマブルインピーダンス制御回路において、
プルアップ回路とプルダウン回路とを具備し、
前記プルアップ回路が、
各ＭＯＳデバイスのドレイン端子が相互に通信状態で連結された、第１電圧を受け取る第１ＭＯＳアレイと、
前記外部インピーダンスをもつ外部抵抗部と、
前記第１ＭＯＳアレイと前記外部抵抗部の組合せで得られる第２電圧を提供するパッドと、
前記第２電圧に対する第１基準電圧として、前記第１電圧のＮ／（Ｍ＋Ｎ）倍に相当する第１基準電圧を生成する第１基準電圧生成部と、
前記第２電圧を前記第１基準電圧と比較して、前記第２電圧に対する前記第１基準電圧に相応するインピーダンスを提供する第１比較器と、
前記第１比較器が提供するインピーダンスに対応する信号を生成して、アップドライバ及びアップターミネーターに提供すると同時に、前記第１ＭＯＳアレイに前記信号をフィードバックさせる第１カウンタとを有し、
前記プルダウン回路が、
前記第１電圧を受け取ると共に、前記第１カウンタにより生成された信号を受けてインピーダンスを制御する第２ＭＯＳアレイと、
一端が前記第２ＭＯＳアレイと通信状態で連結され、他端が接地に通信状態で接続された第３ＭＯＳアレイと、
前記第２ＭＯＳアレイと前記第３ＭＯＳアレイ組合せで得られる第３電圧を前記第１電圧の１／２の第２基準電圧と比較して、前記第３電圧に対する前記第２基準電圧に相応するインピーダンスを生成する第２比較器と、
前記第２比較器が提供するインピーダンスに対応する信号を生成して、ダウンドライバ及びダウンターミネーターに出力すると同時に、前記第３ＭＯＳアレイに前記信号をフィードバックさせる第２カウンタとを有する
ことを特徴とするプログラマブルインピーダンス制御回路。
【請求項５】
前記パッドの出力と前記第１比較器の入力との間にローパスフィルタを具備すると共に、
前記第１基準電圧生成部と第１比較器の入力との間にローパスフィルタを具備する
ことを特徴とする請求項４に記載のプログラマブルインピーダンス制御回路。
【請求項６】
前記第１基準電圧生成部が、前記第１電圧を受け取る第１抵抗と、接地と通信状態で連結された第２抵抗との間から、前記第１基準電圧を提供すると共に、
前記第１抵抗と第２抵抗の比率がＭ：Ｎである
ことを特徴とする請求項５に記載のプログラマブルインピーダンス制御回路。
【請求項７】
外部インピーダンスに対してＭ／Ｎ倍の内部インピーダンス（ここで、Ｎ及びＭは整数値を表し、Ｎ＝Ｍである必要はない）を用いるプログラマブルインピーダンス制御回路において、
プルアップ回路とプルダウン回路とを具備し、
前記プルアップ回路が、
複数のＰＭＯＳデバイスのそれぞれのドレイン端子が相互に通信状態で連結された、第１電圧及び第２電圧の内の少なくとも１つを受け取るＰＭＯＳ電流源と、
前記外部インピーダンスをもつ外部抵抗部と、
前記ＰＭＯＳ電流源と前記外部抵抗部の組合せで得られる第３電圧を提供するパッドと、
前記パッドから出力される第３電圧に対する第１基準電圧として、前記第１電圧のＮ／（Ｍ＋Ｎ）倍に相当する第４電圧を生成する第１基準電圧生成部と、
前記第３電圧を前記第４電圧と比較して、前記第３電圧に対する前記第１基準電圧に相応するインピーダンスを示す電流量を生成すると同時に、前記ＰＭＯＳに前記電流量をフィードバックさせる第１比較器と、
前記第１比較器が提供する電流量をミラーリングする電流ミラーと、
前記電流ミラーが提供する出力電圧を前記第１電圧の１／２の第２基準電圧と比較して出力する第２比較器と、
前記第２比較器により指示されるインピーダンスに対応する信号を生成して、アップドライバ及びアップターミネーターに提供すると同時に、第１ＭＯＳアレイに前記信号をフィードバックさせる第１カウンタとを有し、
前記プルダウン回路が、
前記第１電圧を受け取る第２ＭＯＳアレイと、
一端が前記第２ＭＯＳアレイと通信状態で連結され、他端が接地に通信状態で接続されたＮＭＯＳアレイと、
前記第２ＭＯＳアレイと前記ＮＭＯＳアレイの組合せで得られる第５電圧を第２基準電圧と比較して、前記第５電圧に対する前記第２基準電圧に相応するインピーダンスを指示する第３比較器と、
前記第３比較器により指示されるインピーダンスに対応する信号を生成して、ダウンドライバ及びダウンターミネーターに出力すると同時に、前記第２ＭＯＳアレイに前記信号をフィードバックさせる第２カウンタとを有する
ことを特徴とするプログラマブルインピーダンス制御回路。
【請求項８】
前記パッドの出力と前記第１比較器の入力との間にローパスフィルタを具備すると共に、
前記第１基準電圧生成部と第１比較器の入力との間にローパスフィルタを具備する
ことを特徴とする請求項７に記載のプログラマブルインピーダンス制御回路。
【請求項９】
前記第１基準電圧生成部が、第１電圧を受け取る第１抵抗と、接地に通信状態で連結された第２抵抗との間から、第４電圧を提供すると共に、
前記第１抵抗と第２抵抗の比率がＭ：Ｎである
ことを特徴とする請求項８に記載のプログラマブルインピーダンス制御回路。
【請求項１０】
前記電流源は、複数のＰＭＯＳデバイスを含み、
各ＰＭＯＳデバイスは、ターンオンされたＰＭＯＳデバイスのゲート電圧がドレイン電圧に至ると、隣接したＰＭＯＳデバイスを一つだけさらにターンオンさせて、回路の動作範囲を増加させるように構成されている
ことを特徴とする請求項９に記載のプログラマブルインピーダンス制御回路。
【請求項１１】
前記電流源は、前記ＰＭＯＳデバイスの内の少なくとも１つのゲート端子とソース端子との間に、キャパシタを有する
ことを特徴とする請求項１０に記載のプログラマブルインピーダンス制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、プログラマブルインピーダンス制御回路に係るもので、特に、チップ内部で外部インピーダンスに対して必要な内部インピーダンスが異なる場合においても必要な内部インピーダンスを生成することができるプログラマブルインピーダンス制御回路に関する。詳しくは、チップ内部で外部インピーダンスに対して必要な内部インピーダンスを生成するために用いられる基準電圧を任意の値で使用することができるプログラマブルインピーダンス制御回路に関する。
【０００２】
【従来の技術】
最近、高速データ伝送(High Speed Data Transmission: HSDT)のために、電力消耗が少ない直列ターミネーション(series termination)と共に、電力消耗は多少増加するものの信号性(signal integrity)がよい並列ターミネーション(parallel termination)用としてオンチップターミネーションを使用する方法が提案されている。この方法は、データを伝送ラインを通して伝送する際に、出力ドライバがソースターミネーションを担当し、受信側が並列ターミネーションを担当することにより、信号のスウィングレベル自体は小さくなるが、信号の完結性の側面ではフルスウィングで信号を伝達できるようにする方法である。
【０００３】
これを実現するための方法としては、出力ドライバとオンチップターミネーションを抵抗で構成する方法が理想的であるが、出力ドライバとオンチップターミネーションがチップ内に位置するため、伝送ラインの特性インピーダンスが異なった環境に置かれると、所望のターミネーションをすることができなくなる。したがって、伝送ラインの特性インピーダンスに適合させてプログラムすることが可能な回路で構成しなければならない。このため、外部の抵抗値を感知して出力ドライバとオンチップターミネーションにこの情報を伝達する機能を有するプログラマブルインピーダンス制御回路が必要になった。
【０００４】
このようなプログラマブルインピーダンス制御回路は、使用者が外部に抵抗を連結すると、その抵抗値に合うようにインピーダンスをマッチングさせる機能を有し、さらに電圧と温度変化（以下、'VT変化'と称する）に対応して能動的にデジタルコードを一定期間にアップデートさせることにより、外部インピーダンスに内部的なインピーダンスをマッチングさせる機能を有する。
【０００５】
このようなプログラマブルインピーダンス制御回路を実現する一般的な方法として、チップを用いる使用者らが外部のインピーダンスと一致する抵抗を一方のピンに連結して使用する方法がある。この方法では、連結する抵抗は、電圧問題を考慮して一定の倍数の抵抗値とするので、チップ内ではこれを感知してそれに相応する程度の倍数のドライバを駆動することになる。例えば、×5の外部抵抗を使用すれば、コントローラーのMOSアレイサイズの５倍に相当するMOSアレイドライバを駆動する。
【０００６】
【発明が解決しようとする課題】
然るに、高速データ伝送では直列/並列ターミネーションが求められ、それぞれの値として異なった値が求められうる。例えば、外部に×５の抵抗がありドライバは×１を要求するが、ターミネーションは×２を要求する場合、ドライバサイズはコントローラーの５倍に相当するMOSアレイを必要とし、ターミネーションの側はテブナンターミネーション(thevenin termination)を仮定(X4‖X4=X2)すると、5/4倍のMOSアレイを実現すべきである。このとき、ミスマッチによりインピーダンス値がコントローラーで感知した抵抗値に対して誤差をもつ可能性がある。このようなミスマッチ問題は、外部の抵抗に×5を連結したとしても×4のインピーダンスをコントローラーに生成させるにより解決することができる。
【０００７】
そこで、本発明の目的は、チップ内部で、外部インピーダンスに対して必要なインピーダンスを生成するプログラマブルインピーダンス制御回路を提供することにある。
【０００８】
本発明の他の目的は、チップ内部で、外部インピーダンスに対して必要な内部インピーダンスを生成するための基準電圧として任意の値を使用することができるプログラマブルインピーダンス制御回路を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するため、本発明の第１側面は、N倍の外部インピーダンスに対してM倍の内部インピーダンス（ここで、N=MまたはN≠M）を用いるプログラマブルインピーダンス制御回路に関する。この制御回路は、第１電圧が印加されるMOSアレイと、N倍の外部インピーダンスをもつ外部抵抗部と、前記MOSアレイと前記外部抵抗部の組合せで得られる第２電圧を出力するパッドと、前記パッドから出力される第２電圧に対する基準電圧として前記第１電圧のN/(N+M)倍に相当する第３電圧を生成する基準電圧生成部とを具備することを特徴とする。
【００１０】
また、本発明の第２側面に係るプログラマブルインピーダンス制御回路は、前記第３電圧が、第１電圧に連結された第１抵抗と接地に連結された第２抵抗との間から出力され、前記第１抵抗と第２抵抗の比率が、M:Nであることを特徴とする。
【００１１】
また、本発明の第３側面に係るプログラマブルインピーダンス制御回路が、外部抵抗部に対する基準電圧に相応するインピーダンスを感知してこれを出力すると共に前記MOSアレイにフィードバックさせる感知部を具備することを特徴とする。
【００１２】
また、本発明の第４側面に係るプログラマブルインピーダンス制御回路では、感知部が、前記外部抵抗部に対する基準電圧に相応するインピーダンスに対応するコードを生成して出力すると共に前記MOSアレイに前記コードをフィードバックさせることを特徴とする。
【００１３】
また、本発明の第５側面に係るプログラマブルインピーダンス制御回路では、感知部が、前記外部抵抗部に対する基準電圧に相応するインピーダンスに対応する電流を生成して出力すると共に前記MOSアレイに前記電流をフィードバックさせることを特徴とする。
【００１４】
また、本発明の第６側面に係るプログラマブルインピーダンス制御回路では、MOSアレイが、複数のPMOSを含み、ターンオンされたPMOSのゲート電圧がドレイン電圧に至ると、隣接したPMOSをもう一つターンオンさせて動作範囲を増加させるように構成されていることを特徴とする。
【００１５】
また、本発明の第７側面に係るプログラマブルインピーダンス制御回路では、MOSアレイが、前記各PMOSのゲートとソースとの間にキャパシタを有することを特徴とする。
【００１６】
また、本発明の第８側面に係るプログラマブルインピーダンス制御回路は、前記パッドの出力と前記感知部との間にローパスフィルタを具備することを特徴とする。
【００１７】
また、本発明の第９側面に係るプログラマブルインピーダンス制御回路は、プルアップに関するコードを出力するプルアップ回路と、プルダウンに関するコードを出力するプルダウン回路とを具備し、前記プルアップ回路及び前記プルダウン回路は、それぞれ前記感知部を個別に有し、前記プルアップ回路の感知部で生成した前記インピーダンスに対応するコードをフィードバックさせて前記プルダウン回路の感知部のインピーダンスに対応するコードを生成することを特徴とする。
【００１８】
また、本発明の第10側面に係るプログラマブルインピーダンス制御回路は、プルアップに関する電流を出力するプルアップ回路と、プルダウンに関する電流を出力するプルダウン回路とを具備し、前記プルアップ回路及び前記プルダウン回路は、それぞれ前記感知部を個別に有し、前記プルアップ回路の感知部で生成した前記インピーダンスに対応する電流をフィードバックさせて前記プルダウン回路の感知部のインピーダンスに対応する電流を生成することを特徴とする。
【００１９】
また、本発明の第11側面に係るプログラマブルインピーダンス制御回路は、前記プルアップ回路と前記プルダウン回路のアップ/ダウンミスマッチを減らすため電流ミラーが構成されていることを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施の形態に対する比較例としてのプログラマブルインピーダンス制御回路を図１及び図２を用いて説明する。
【００２１】
図１は、比較例１としてのプログラマブルインピーダンス制御回路である。比較例１としてのプログラマブルインピーダンス制御回路は、外部抵抗RQに等しいインピーダンスを生成するために基準電圧としてHSTL(High Speed Transceiver Logic)電圧（以下、'VDDQ'と称する）の半分のVDDQ/2を用いて外部インピーダンスと内部インピーダンスをマッチングさせる回路である。また、図２は比較例２としてのプログラマブルインピーダンス制御回路であり、図１の比較例のように基準電圧としてVDDQ/2を用いる。
【００２２】
図１及び図２に示した比較例では、共通して、外部抵抗に等しいインピーダンスを生成するために基準電圧としてVDDQ/2を用いる。しかし、このような比較例におけるプログラマブルインピーダンス制御回路は、基準電圧としてVDDQ/2のような画一的な電圧を用いることにより、外部抵抗が図２のように×5に固定される。従って、内部で×4を用いるためには、5RQを4RQにするためにトランジスタ（図２の符号20のトランジスタ）のサイズを5/4に調整する必要がある。そして、前記トランジスタのサイズ調整に伴ってミスマッチングが発生する。また、一つのターミネーションインピーダンスだけを生成したのでは、データ出力バッファDQ、制御、アドレス及びクロックピンのように互いに異なったインピーダンスが必要なところに必要なインピーダンスを提供することができない。このような問題は、外部抵抗に対する基準電圧をVDDQ/2に固定して使用することに起因する。そこで、本発明は、外部抵抗値から要求される任意の内部インピーダンスに対応して、必要な内部インピーダンスを生成するためのプログラマブルインピーダンス制御回路を提供する。
【００２３】
以下、本発明の好ましい実施形態を図面を用いて詳しく説明する。
【００２４】
なお、各図面において、同一の構成要素については同一の符号を付した。また、下記の説明において設計構造等の具体例は本発明のより深い理解を提供するために示されている。これらの具体例がなくても本発明の実施が可能であることは当業者には自明である。そして、本発明の要旨を不必要にぼかすと判断される公知の機能及び構成についての詳細な説明は省略する。
【００２５】
図３は、本発明の好適な実施の形態におけるプログラマブルインピーダンス制御回路の概念を示した図である。このプログラマブルインピーダンス制御回路は、基準電圧として任意の基準電圧を使用する。すなわち、このプログラマブルインピーダンス制御回路は、Xaと外部抵抗RQの組合せで決定されるパッドの出力電圧に対する基準電圧として任意のVrefを使用する。例えば、外部抵抗RQが×Nの抵抗であれば、内部で×Mの抵抗をつくるために基準電圧VrefとしてN/(N+M)VDDQを使用すると、MOSの線形性が保障される限度内において、外部抵抗が×Nであるにもかかわらず内部では×Mのインピーダンスを生成することができるようになる。
【００２６】
図４は、本発明の好適な実施の形態としての任意の基準電圧を生成する回路を示す図であり、任意の基準電圧を生成する一番簡単な方法を示している。VDDQと接地との間に抵抗R1と抵抗R2が直列連結され、抵抗R1及びR2の組合せにより、出力される基準電圧Vrefが決定される。本発明の好適な実施の形態としての任意の基準電圧を生成する方法は、例えば、外部インピーダンス×Nに対して内部インピーダンスを×Mにしたいとすれば、図４においてR1:R2=M:Nとすればよい。その他にも、工程、電圧及び温度変化に影響を受けずにM:N比率を維持する電源回路を用いることもできる。
【００２７】
図5aと図5bは、基準電圧を生成するための抵抗設定方法に関して比較例と本発明の好適な実施の形態とを比較した図で、図5aはVDDQ/2基準電圧を生成するため抵抗設定方法を示した回路図で、図5bは任意の基準電圧を生成するため抵抗設定方法を示した回路図である。図5aに示した比較例では、外部抵抗RQの下でVDDQ/2の出力電圧を作るために、VDDQに連結された抵抗ブロックRを'R=RQ'としなければならない。これは下記の数式１から明らかである。
【００２８】
【数１】
0004338920.tif 000002
【００２９】
∴R=RQである。
【００３０】
一方、本発明の好適な実施の形態による基準電圧を生成するための抵抗設定方法では、図5bに示したように、5VDDQ/9の電圧を発生するためにR=(4/5)RQとする必要がある。これは下記の数式２から明らかである。
【００３１】
【数２】
0004338920.tif 000003
【００３２】
∴R=(4/5)RQである。
【００３３】
このように本発明では任意の基準電圧を生成するように抵抗を設定することにより、所望の内部インピーダンスを生成することができる。
【００３４】
また、図6aと6bは、基準電圧を生成するための電流設定方法について比較例と本発明の好適な実施の形態とを比較した図であり、図6aはVDDQ/2基準電圧を生成するための電流設定方法を示した回路図、図6bは任意の基準電圧を生成するための電流設定方法を示した回路図である。
【００３５】
図6aに示した比較例による電流設定では、VDDQに連結された電流ブロックの電流Iは、外部抵抗RQの下でVDDQ/2の出力電圧を生成するために下記の数式３に従う。
【００３６】
【数３】
0004338920.tif 000004
【００３７】
一方、本発明の好適な実施の形態による基準電圧を生成するための電流設定方法は、図6bに示すように、例えば、5VDDQ/8の電圧を生成するために下記の数式４に従う。
【００３８】
【数４】
0004338920.tif 000005
【００３９】
このように本発明の好適な実施の形態によれば、任意の基準電圧を生成するための電流を設定することにより、所望の内部インピーダンスを生成することができる。
【００４０】
上述の図１乃至図６を参照しつつ本発明の具体的な実施例を図７及び図８を用いて詳しく説明する。
【００４１】
図７は、本発明の第１実施例による任意の基準電圧を用いるプログラマブルインピーダンス制御回路を示す回路図である。このプログラマブルインピーダンス制御回路は、VDDQに連結されるMOSアレイ1(101)、第１パッド(P1)、外部抵抗部(102)RQ、ローパスフィルタ(LPF:103)、基準電圧生成部(130)及び第１感知部(120)、ラッチ１(151)、データ出力バッファ(DOUTバッファ)(153)、アップドライバ及びアップターミネーター(159)、で連結構成されるプルアップ回路部と、MOSアレイ２(107)、MOSアレイ３(109)、第２感知部(140)、ラッチ２(155)、データ出力バッファ(157)、ダウンドライバ及びダウンターミネーター(161)、で連結構成されるプルダウン回路部を具備する。
【００４２】
図７に示した本発明の第１実施例によるプログラマブルインピーダンス制御回路は、N倍の外部インピーダンスに対してM倍の内部インピーダンス（ここで、N≠M）を用いる回路で、デジタル方法を用いた一例である。
【００４３】
構成要素の連結構成は以下の通りである。
【００４４】
プルアップ回路部により、MOSアレイ101にはHSTL電源のVDDQ電源が印加される。外部抵抗部RQ102はN倍の外部インピーダンスをもつ。パッドP1はMOSアレイ１(101)と外部抵抗RQ102の組合せで得られる第２電圧を出力する。第１基準電圧生成部130はパッドP1から出力される第２電圧に対する第１基準電圧VrefとしてVDDQ電圧のN/(N+M)倍に相当する第１基準電圧を生成する。第１比較器121とカウンター123は第１感知部120を構成しており、第１比較器121は第２電圧を第１基準電圧と比較して、第２電圧と第１基準電圧との差に対応するインピーダンスを電圧値として出力する。そして、カウンター123は第１比較器121から出力されるインピーダンス対応するコードを生成して、それをオフチップドライバOCDのアップドライバ及びアップターミネーター159に出力すると同時にMOSアレイ１(101)にフィードバックさせる。
【００４５】
一方、MOSアレイ２(107)はMOSアレイ１(101)と同一の構成を有し、プルダウン回路によりVDDQ電圧が印加され、カウンター１(123)から出力されるコードを受けてインピーダンスを調整する。MOSアレイ３(109)は、一端がMOSアレイ２(107)に連結され、他端は接地される。第２感知部140は第２比較器141及びカウンター２(143)を具備し、第２比較器141はMOSアレイ２(107)とMOSアレイ３(109)の組合せで得られる第３電圧をVDDQ電圧の１／２であるVDDQ/2電圧と比較して、第３電圧とVDDQ/2電圧との差に対応するインピーダンスを電圧値として出力する。そして、カウンター２(143)は、第２比較器141から出力されるインピーダンスに対応するコードを生成して、それをダウンドライバ及びダウンターミネーター161に出力すると同時にMOSアレイ３(109)にフィードバックさせる。
【００４６】
パッドP1の出力と第１比較器121との間、並びに、第１基準電圧生成部130と第１比較器121との間にはローパスフィルタLPF103及び105が連結され、パッドP1におけるノイズを減衰させると共に基準電圧のノイズ特性が改善されている。LPF103及び105は同一形態であってもよいし異なる形態であってもよい。
【００４７】
第１基準電圧生成部130は、第１基準電圧をVDDQ電圧に連結された第１抵抗R1と接地に連結された第２抵抗R2との間から出力する。第１抵抗R1と第２抵抗R2の比率はM:Nに設定されている。
【００４８】
以上説明した本発明の第１実施例によるプログラマブルインピーダンス制御回路はデジタル方法で構成された回路であり、外部抵抗RQに対する基準電圧Vrefに適合したインピーダンスを第１比較器121及びカウンター123で構成された第１感知部120でコードとして発生する。これを受けてプルダウン回路部の第２感知部140もコードを発生する。プルアップ回路部及びプルダウン回路部で生成されるコードは、それぞれアップターミネーター159及びダウンターミネーター161に伝達される。
【００４９】
以下、デジタル方法で構成される本発明の第１実施例によるプログラマブルインピーダンス制御回路の動作を例を挙げて説明する。例えば、外部には×5の抵抗を連結する一方、内部的には×4のインピーダンスを用いたい場合を想定して説明する。ここでは、基準電圧Vrefを(5/9)VDDQとしてコードを発生する方法を挙げる。この方法では、ターミネーター及びドライバが駆動する電圧は(1/2)VDDQであり、MOSアレイ１(101)に印加される電圧は(4/9)VDDQであるので、二つの動作領域の差に起因する誤差が存在する。しかし、MOSアレイ１(101)の線形成が優れていればこれは問題にならない。HSTLレベルが低下することによりVDDQレベルが低下すると、その誤差は低下する。
【００５０】
次いで、本発明の第２実施例によるアナログ方法を用いて任意の基準電圧を発生するプログラマブルインピーダンス制御回路を図８を用いて詳しく説明する。
【００５１】
図８は、本発明の第２実施例による任意の基準電圧を用いるプログラマブルインピーダンス制御回路を示す回路図である。電流源を感知回路として用いて、基準電圧を(5/8)VDDQとすると、このときの電流は(1/2)VDDQに×4の外部抵抗を連結したときと同一の電流を流すことになる。この電流をフィードバックして用いる方法を適用した回路を構成する。
【００５２】
構成要素の連結構成は以下の通りである。
【００５３】
N倍の外部インピーダンスに対してM倍の内部インピーダンス（ここで、N≠M）を用いるプログラマブルインピーダンス制御回路において、電流源として用いられるPMOS1にはVDDQまたはVDD電圧が印加される。PMOS1を使用することにより、パッドP1でのノイズに少しだけ敏感になる。外部抵抗RQはN倍の外部インピーダンスをもつ。PMOS1と外部抵抗RQの組合せで得られる電圧がパッドP1から出力される。このプログラマブルインピーダンス制御回路は、パッドP1から出力される電圧に対する第１基準電圧Vrefとして、VDDQ電圧のN/(N+M)倍に相当する基準電圧を発生する第１基準電圧生成部210を具備する。また、このプログラマブルインピーダンス制御回路は、パッドP1からの出力電圧を第１基準電圧Vrefと比較して、パッドP1の出力電圧にと第１基準電圧Vrefとの差に対応するインピーダンスを電圧値として出力すると共にPMOS1にフィードバックさせる第１比較器223を具備する。また、このプログラマブルインピーダンス制御回路は、アップ/ダウンミスマッチを減らすために、電流源として用いられるPMOS1の電流をミラーリングする電流ミラーを具備する。また、このプログラマブルインピーダンス制御回路は、前記電流ミラーからの出力電圧をVDDQ電圧の１／２である(1/2)VDDQ電圧と比較して、比較結果を出力する第２比較器231と、第２比較器231からの出力に対応するコードを生成して、それをオフチップドライバのアップドライバ及びアップターミネーター249に出力すると共に前記電流ミラーの出力と接地との間に配置されたMOSアレイ1(227)にフィードバックさせるカウンタ１(235)を具備する。カウンタ１(235)の出力はラッチ１(237)及びデータ出力バッファ１(239)を通してアップドライバ及びアップターミネーター249に出力される。以上の回路構成はプルアップ回路である。
【００５４】
一方、プルダウン回路の構成は以下の通りである。MOSアレイ２(229)にはVDDQ電圧が印加される。NMOS2は一端がMOSアレイ2（229)に連結され他端が接地されるように連結される。第３比較器241はMOSアレイ２(229)とNMOS2との組合せで得られる出力電圧を第２基準電圧である(1/2)VDDQ電圧と比較して、前記出力電圧と前記第２基準電圧との差に対応するインピーダンスを出力する。そして、カウンタ２(243)が第３比較器241から出力されるインピーダンスに対応するコードを生成して、ダウンドライバ及びダウンターミネーター251に出力すると共にMOSアレイ2(229)にフィードバックさせる。
【００５５】
パッドP1の出力と第１比較器223との間、並びに、第１基準電圧生成部210と第１比較器223との間にはLPF1(221)及びLPF2(225)がノイズ減衰のために設けられている。第１基準電圧生成部210の基準電圧VrefはVDDQ電圧に連結された抵抗R1と接地に連結された抵抗R2との間から出力され、抵抗R1とR2の比率がM:Nになるように抵抗値が設定される。
【００５６】
以下、上記のようなアナログ方法により構成される本発明の第２実施例によるプログラマブルインピーダンス制御回路の動作を例を挙げて説明する。例えば、外部に×Nの抵抗をする一方、内部的には×Mのインピーダンスを用いたい場合を想定して説明する。この場合、第１基準電圧生成部210は上述のように[N/(N+M)]VDDQ電圧を基準電圧として発生する。このとき、PMOS1の両端に掛かる電圧は[M/(N+M)]VDDQ電圧となる。ところが、実際に駆動される電圧は両端に(1/2)VDDQが掛かったときに得るべきである。しかし、PMOS1が飽和領域で動作するので、(1/2)VDDQ電圧と[M/(N+M)]VDDQ電圧との場合における電流の差はほとんどない。このように生成された電流は電流ミラーを用いてミラーリングされ、線形動作するMOSアレイ１(227)の抵抗値を変えながらMOSアレイ1(227)の両端の電圧が(1/2)VDDQになるようにする。すると、MOSアレイ1(227)の両端に掛かる電圧が1/2の状態で×Mのインピーダンス値が得られる。このようにして得たインピーダンス値を用いてアップドライバのインピーダンスを合わせる。すると、外部に×Nの抵抗が用いられても×Mのインピーダンスをミスマッチングを最小にしながら実現することができる。
【００５７】
図９は、本発明の第３実施例による任意の基準電圧を使用するプログラマブルインピーダンス制御回路の動作範囲を調節するための回路構成図である。プログラマブルインピーダンス制御回路がプログラム可能に動作する場合において、外部の抵抗値の範囲が広ければPMOS電流源の一つで電流源を担当するには無理が伴う。従って、図９に示したプログラマブルインピーダンス制御回路の動作範囲を調節するための回路は、以下のように構成される。
【００５８】
電流源は、複数のPMOS（図面では３個のPMOSの組合せである場合を例として挙げる）のPMOS1〜PMOS3により構成され、ターンオンされたPMOS1のゲート電圧がドレイン電圧に至ると、隣接したPMOS2を一つだけさらにターンオンさせて動作範囲を増加させるように構成されるMOSアレイを示したものである。また、このようなMOSアレイ回路には前記各PMOSのゲートとソースとの間にキャパシタCが挿入されてVDDQ電圧の変化に電流値の変動に対比してVgs（ゲートーソース電圧）値に与えるノイズ影響を最少化した回路である。
【００５９】
以上、本発明の詳細な説明では具体的な実施例を挙げて説明したが、本発明の趣旨を逸脱しない範囲内で様々な変形が可能であるのは勿論である。従って、本発明の範囲は説明した実施例に限定されるべきものではなく、特許請求の範囲の他、特許請求の範囲と均等な実施形式も含むと認識されるべきである。
【００６０】
【発明の効果】
上述したように、本発明は、チップ内部で外部インピーダンスに対して必要な内部インピーダンスが異なる場合にも必要な内部インピーダンスを生成することができるという効果があり、チップ内部で外部インピーダンスに対して必要な内部インピーダンスを生成するために用いられる基準電圧として任意の値を使用することができるという効果がある。
【図面の簡単な説明】
【図１】比較例１のプログラマブルインピーダンス制御回路の回路図である。
【図２】比較例２としての、基準電圧としてVDDQ/2を用いるプログラマブルインピーダンス制御回路図である。
【図３】本発明の好適な実施形態としての、基準電圧として任意の基準電圧を用いるプログラマブルインピーダンス制御回路図である。
【図４】本発明の好適な実施の形態としての任意の基準電圧を生成する回路の回路図である。
【図５ａ】  VDDQ/2基準電圧を生成するため抵抗設定方法を適用した回路の回路図である。
【図５ｂ】任意の基準電圧を生成するため抵抗設定方法を適用した回路の回路図である。
【図６ａ】  VDDQ/2基準電圧を生成するため電流設定方法を適用した回路の回路図である。
【図６ｂ】任意の基準電圧を生成するため電流設定方法を適用した回路の回路図である。
【図７】本発明の第１実施例としての、任意の基準電圧を用いるプログラマブルインピーダンス制御回路の回路図である。
【図８】本発明の第２実施例としての、任意の基準電圧を用いるプログラマブルインピーダンス制御回路図の回路図である。
【図９】本発明の第３実施例としての、任意の基準電圧を用いるプログラマブルインピーダンス制御回路の動作範囲を調節するための回路構成を示す図である。
【図１】
0004338920.tif 000006
【図２】
0004338920.tif 000007
【図３】
0004338920.tif 000008
【図４】
0004338920.tif 000009
【図５ａ】
0004338920.tif 000010
【図５ｂ】
0004338920.tif 000011
【図６ａ】
0004338920.tif 000012
【図６ｂ】
0004338920.tif 000013
【図７】
0004338920.tif 000014
【図８】
0004338920.tif 000015
【図９】
0004338920.tif 000016