(57)【特許請求の範囲】
【請求項１】
入力端子に様々なテストパターンを入力しながら、内部回路の短絡や断線を検査する半導体集積回路の検査方法において、
半導体回路図から並列接続された内部トランジスタを抽出して、内部検査対象箇所を外部から検査するためのテストパターンを生成し、半導体集積回路の検査用の付加回路を設けることなく、前記テストパターンにしたがって検査する検査方法であって、前記テストパターンは、並列接続と対をなす直列接続のトランジスタを全てオンして出力を判定し、次に、並列接続のトランジスタのうち１つだけオンして出力を判定し、以降、この動作を全ての並列トランジスタに対して行なうことを特徴とする半導体集積回路の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の検査方法に係り、内部回路での断線と短絡のうち、特に、断線を検査するテストパターン発生方法に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路の断線や短絡の故障を検査する論理検査方法は、入力端子にテストパターンを順次入力しながら、それぞれの入力に対する期待出力値と被検査半導体集積回路から実際に出力される出力とを比較して良否を判定する方法を用いている。例えば、４本の入力を持つ組合せ回路の場合、２4 ＝１６個の入力パターンと、この入力に対応する出力パターンを作成する。検査では、ここで作成した１６通りの入力パターンを、例えば、（０，０，０，０）から（１，１，１，１）まで順次実行することにより良否の判定を行うことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、以上述べた従来の半導体集積回路の検査方法においては、被検査対象半導体集積回路の機能を完全に検査してはいないという問題点があった。すなわち、上記４入力の組み合わせ回路で、入力パターンとして（０，０，０，０）から（１，１，１，１）までの１６通りをシーケンシャルに検査をしているのみであると、上記４入力回路において、内部回路が「１」レベルまたは「０」レベルに固定した不良の検出は行われているが、内部回路の断線不良についての検出が行われない場合があった。
【０００４】
内部回路の断線不良を検出するには、２4 ＝１６通りある入力パターンの組合せを考慮した入力パターンが必要である。
【０００５】
すなわち、すべての組合せである２×１６×１５＝４８０通りの入力パターンが必要となる。したがって、この検査方法では、断線不良検出のために入力パターンが増大するという問題点があった。
【０００６】
本発明は、上記問題点を除去し、断線不良を容易に検出でき、かつ、入力テストパターンを削減し、テスト時間を低減することができる半導体集積回路の検査方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
（１）入力端子に様々なテストパターンを入力しながら、内部回路の短絡や断線を検査する半導体集積回路の検査方法において、半導体回路図から並列接続された内部トランジスタを抽出して、内部検査対象箇所を外部から検査するためのテストパターンを生成し、半導体集積回路の検査用の付加回路を設けることなく、前記テストパターンにしたがって検査する検査方法であって、前記テストパターンは、並列接続と対をなす直列接続のトランジスタを全てオンして出力を判定し、次に、並列接続のトランジスタのうち１つだけオンして出力を判定し、以降、この動作を全ての並列トランジスタに対して行なうようにしたものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【０００９】
本発明は、半導体集積回路の検査方法において、トランジスタレベルまでの記述がなされた回路図をもとにシーケンシャルな入力パターンでは、断線故障の検出ができない箇所の抽出を行い、この対象箇所に対して断線故障を検出するためのテストパターンの生成を行うものである。
【００１０】
図１は本発明の実施例を示すテストパターン生成フロー図、図２は図１の第２ステップの詳細フロー図、図３は本発明の第１実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＡＮＤ型構成の４−１６デコーダの回路図である。
【００１１】
まず、図１において、シーケンシャルな入力パターンで不良検出ができないゲート回路を抽出する（ステップＳ１）。つまり、並列接続を有するゲート回路を抽出する。
【００１２】
次に、抽出した回路に対して効率よく不良箇所を検出するテストパターンを生成する（ステップＳ２）。このステップＳ２は、詳細には、図２に示すように、以下のようなステップからなる。
【００１３】
（ｉ）  並列接続と対をなす直列接続のトランジスタを全てオンして、出力を判定する（ステップＳ１１）。
【００１４】
（ii）  並列接続のトランジスタのうち１つだけオンして、出力を判定する（ステップＳ１２）。
【００１５】
（iii ）  以降、この動作を全ての並列トランジスタに対して行なう（ステップＳ１３）。
【００１６】
図３には、ＮＡＮＤ型構成の４−１６デコーダが示されており、Ａ０〜Ａ３は４入力端子、１はインバータ群、２はＮＡＮＤ群、ＯＵＴ０〜ＯＵＴ１５は出力端子群である。
【００１７】
図４は図３の回路をトランジスタレベルで示したものである。
【００１８】
この図において、４入力端子Ａ０／Ａ０（−）〜Ａ３／Ａ３（−）からの入力信号は、並列接続されたＰチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ１〜Ｔｒ４）、直列接続されたＮチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ５〜Ｔｒ８）のそれぞれのゲートに接続されている。また、Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ１〜Ｔｒ４）のソースには電源電圧ＶDD、ドレインには出力端子ＯＵＴｉ（ｉ＝０〜１５）が接続される。Ｎチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ５〜Ｔｒ８）は、出力端子とアース間に直列接続され、Ｔｒ５のドレインには出力端子ＯＵＴｉ（ｉ＝０〜１５）が接続され、Ｔｒ８のソースはアースされている。
【００１９】
このトランジスタレベルの回路図において、シーケンシャルな入力では断線の故障検出ができないトランジスタは、並列に接続されたＴｒ１〜Ｔｒ４のトランジスタである。
【００２０】
つまり、並列接続のトランジスタにおいては、シーケンシャルな入力方法では、１つのトランジスタに断線故障が生じても、故障していないトランジスタが動作するので、不良検出ができない。
【００２１】
従来、このような回路の検査方法では、全ての断線や、短絡の検査を行うには、２4 ＝１６個の入力パターンの組合せで行うために、２4 ×２4 −１×２＝４８０通りの入力パターンが必要であり、テストパターン数とテスト時間が膨大となっていた。
【００２２】
本発明は、この並列接続のトランジスタに着目し、断線不良検出のための入力パターンを生成することにより、テストパターンの増大とテスト時間の増加を防止することができる。
【００２３】
以下、この実施例の半導体集積回路の検査時の動作について説明する。
【００２４】
図４において、並列接続のトランジスタＴｒ１〜Ｔｒ４のうちで、Ｔｒ１に断線不良が存在した場合、この不良検出のテストパターンは、第１ステップでＴｒ５〜Ｔｒ８をオンさせて（この時Ｔｒ１〜Ｔｒ４はオフしている）、ＯＵＴにはＧＮＤレベルを出力させる。第２ステップでＴｒ１〜Ｔｒ４のうちＴｒ１のみをオン、Ｔｒ２〜Ｔｒ４をオフさせる。この時Ｔｒ１に断線がある場合、ＯＵＴにはＶDDレベルが出力されず、ＧＮＤレベルが出力されるので不良を検出できる。
【００２５】
なぜならば、ノード１のレベルがＶDDレベルとならず、ハイ・インピーダンス状態で第１ステップ論理状態を保持し、ＧＮＤレベルとなるためである。
【００２６】
このテスト方法を、Ｔｒ２〜Ｔｒ４に行うことで、このＮＡＮＤ型回路１個分のテストは完了する。デコーダを構成するのに、１６個のＮＡＮＤ型回路が有るので、残り１５個のＮＡＮＤ型回路にも同様のテストを行うことで、このＮＡＮＤ型４−１６デコーダ全体のテストは完了することになる。
【００２７】
すなわち、第１ステップで、並列トランジスタＴｒ１〜Ｔｒ４と対をなす直列トランジスタＴｒ５〜Ｔｒ８をオンさせてＧＮＤレベルを出力する。次の第２ステップでテストする並列Ｔｒ１〜Ｔｒ４のうち１つのみをオンさせることでＶDDレベルを出力させる。この繰り返しをテストする並列Ｔｒ１〜Ｔｒ４のすべてに行うことで断線不良を検出できる。
【００２８】
このように、第１実施例によれば、並列接続を有するトランジスタを抽出して、抽出したトランジスタに着目してテストを行うために、テスト時間の短縮が可能となる。
【００２９】
すなわち、図３におけるＮＡＮＤ型４−１６デコーダにおいては、２×４×１６＝１２８通りのテストケースで故障検出が可能となる。
【００３０】
つまり、従来の総当たりのテストケースでは、４８０通りのテストケースが必要であったが、この実施例では、１２８通りで故障検出することができる。
【００３１】
次に、本発明の第２実施例について説明する。
【００３２】
この実施例では、４−１６デコーダをＮＯＲゲートで構成した場合について説明する。
【００３３】
図５は本発明の第２実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＯＲ型４−１６デコーダの回路図、図６は図５の回路をＴｒレベルで示したものである。
【００３４】
図５には、ＮＯＲ型構成の４−１６デコーダが示されており、Ａ０〜Ａ３は４入力端子、１１はインバータ群、１２はＮＯＲ群、ＯＵＴ０〜ＯＵＴ１５は出力端子群である。
【００３５】
図６において、４入力端子Ａ０／Ａ０（−）〜Ａ３／Ａ３（−）からの入力信号は、直列接続されたＰチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ９〜Ｔｒ１２）、並列接続されたＮチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ１３〜Ｔｒ１６）のそれぞれのゲートに接続されている。
【００３６】
また、Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ９〜Ｔｒ１２）は、電源電圧ＶDDと出力端子間に直列接続され、Ｔｒ９のソースには電源電圧ＶDD、Ｔｒ１２のドレインには出力端子ＯＵＴｉ（ｉ＝０〜１５）が接続される。Ｎチャネルエンハンスメント形ＭＯＳＦＥＴ（Ｔｒ１３〜Ｔｒ１６）のドレインには出力端子ＯＵＴｉ（ｉ＝０〜１５）が接続され、ソースはアースされている。
【００３７】
図６において、シーケンシャルな入力では断線の故障検出ができないトランジスタは、並列に接続されたＴｒ１３〜Ｔｒ１６のトランジスタである。
【００３８】
並列接続のトランジスタにおいては、シーケンシャルな入力では１つのトランジスタに断線故障が生じても、他の正常トランジスタの動作により、不良検出できない。
【００３９】
次に、この実施例の半導体集積回路の検査時の動作について説明する。
【００４０】
図６において、並列接続のトランジスタＴｒ１３〜Ｔｒ１６のうちＴｒ１３に断線不良が存在した場合、この不良検出のテストパターンは、第１ステップでＴｒ９〜Ｔｒ１２をオンする（この時Ｔｒ１３〜Ｔｒ１６はオフする）。ＯＵＴにはＶDDレベルを出力させる。
【００４１】
次いで、第２ステップでＴｒ１３〜Ｔｒ１６のうちＴｒ１３のみをオン、Ｔｒ１４〜Ｔｒ１６をオフする。この時、Ｔｒ１３に断線がある場合、ＯＵＴにはＧＮＤが出力されず、ＶDDレベルが出力され不良を検出することができる。なぜならば、ノード２のレベルがＧＮＤレベルとならず、ハイ・インピーダンス状態で第１ステップの論理状態を保持し、ＶDDレベルとなるためである。
【００４２】
このテスト方法をＴｒ１４〜Ｔｒ１６に行うことで、このＮＯＲ型回路のテストは完了する。即ち、第１ステップで並列トランジスタと対をなす直列トランジスタをオンさせてＶDDレベルを出力する。
【００４３】
次の第２ステップでテストする並列トランジスタのうち１つのみをオンさせることでＧＮＤレベルを出力させる。
【００４４】
この動作の繰り返しを、テストする並列トランジスタすべてに行うことで断線不良を検出できる。
【００４５】
このように、第２実施例によれば、第１実施例と同様に並列接続を有するトランジスタに着目してテストを行うようにしたので、テスト時間の短縮が可能となる。
【００４６】
図５におけるＮＯＲ型４−１６デコーダにおいても、従来の総当たりのテストケースでは、４８０通りのテストケースが必要であったが、それを本発明では、２×４×１６＝１２８通りのテストケースで故障の検出が可能となる。
【００４７】
本発明は、更に、以下のような利用形態を有する。
【００４８】
第１及び第２実施例では、各々ＮＡＮＤ型回路、ＮＯＲ型回路の例を用いて説明したが、これらが複合化されたＡＮＤ−ＮＯＲ型回路、ＯＲ−ＮＡＮＤ型回路の複合回路のテストにも適用可能である。
【００４９】
また、最近は、テストパターンを論理シミュレーションで発生させる場合があるが、今回のアルゴリズムを用いて、テストパターン生成を行うことにより、テストパターンを増大させずに、断線不良を検出することができる。
【００５０】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００５１】
【発明の効果】
以上、詳細に説明したように、本発明は、以下のような効果を奏することができる。
【００５２】
本発明によれば、並列接続を有するトランジスタを抽出して、抽出したトランジスタに着目してテストを行うため、テスト時間の短縮が可能となる。
【００５３】
また、例えば、ＮＡＮＤ型４−１６デコーダ又はＮＯＲ型４−１６デコーダにおいては、２×４×１６＝１２８通りのテストケースで故障検出が可能となり、従来の４８０通りのテストケースを必要とする場合と比較して、格段のテスト時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】  本発明の実施例を示すテストパターン生成フロー図である。
【図２】  図１の第２ステップの詳細フロー図である。
【図３】  本発明の第１実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＡＮＤ型構成の４−１６デコーダの回路図である。
【図４】  本発明の第１実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＡＮＤ型構成の４−１６デコーダのトランジスタレベル回路図である。
【図５】  本発明の第２実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＯＲ型構成の４−１６デコーダの回路図である。
【図６】  本発明の第２実施例を示す半導体集積回路の検査方法の対象となる回路の一例を示すＮＯＲ型構成の４−１６デコーダのトランジスタレベル回路図である。
【符号の説明】
１，１１    インバータ群
２    ＮＡＮＤ群
１２    ＮＯＲ群
ＯＵＴ０〜ＯＵＴ１５    出力端子
Ａ０／Ａ０（−）〜Ａ３／Ａ３（−）    ４入力端子
Ｔｒ１〜Ｔｒ４    Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ（並列接続）
Ｔｒ５〜Ｔｒ８    Ｎチャネルエンハンスメント形ＭＯＳＦＥＴ（直列接続）
Ｔｒ９〜Ｔｒ１２    Ｐチャネルエンハンスメント形ＭＯＳＦＥＴ（直列接続）
ＶDD    電源電圧
Ｔｒ１３〜Ｔｒ１６    Ｎチャネルエンハンスメント形ＭＯＳＦＥＴ（並列接続）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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