(57)【特許請求の範囲】
【請求項１】
キャパシタの製造方法において、
セル領域と周辺回路領域とが定義される半導体基板上に犠牲絶縁膜を形成する第1ステップと、
該犠牲絶縁膜を選択的にエッチングして後続下部電極が形成される領域を形成する第2ステップと、
該後続下部電極が形成される領域を含む全面に下部電極用導電層を形成する第3ステップと、
前記周辺回路領域を露出させるように感光膜を形成する第4ステップと、
該感光膜をマスクとして前記周辺回路領域の導電層を除去する第5ステップと、前記感光膜をエッチバックして前記セル領域の導電層を露出させる第6ステップと、
前記犠牲絶縁膜が露出されるように前記導電層をエッチバックして互いに分離された下部電極を形成する第7ステップと、
前記感光膜をストリップする第8ステップと
を含んでなることを特徴とするキャパシタの製造方法。
【請求項２】
前記第5、6、7および8ステップを同じ装置内で行う請求項1に記載のキャパシタの製造方法。
【請求項３】
犠牲絶縁膜が、TEOSおよびBPSGのいずれかからなるかまたはこれらの積層膜である請求項1に記載のキャパシタの製造方法。
【請求項４】
前記下部電極用導電層が、ポリシリコン層である請求項1に記載のキャパシタの製造方法。
【請求項５】
前記周辺回路領域の下部電極用導電層のエッチングが、犠牲絶縁膜との選択比約4:1〜約10:1の条件で行われる請求項1に記載のキャパシタの製造方法。
【請求項６】
前記第3ステップの下部電極用導電層のエッチングが、約900W〜約1600Wのマイクロ電力および0W〜約450WのRFバイアス電力を印加することにより行われる請求項1に記載のキャパシタの製造方法。
【請求項７】
前記第3ステップの下部電極用導電層のエッチングが、約500mTorr〜約1000mTorrの圧力、約10℃〜約90℃の反応器側壁温度および約10℃〜約90℃の反応器底温度で行われる請求項1に記載のキャパシタの製造方法。
【請求項８】
前記第3ステップの下部電極用導電層のエッチングが、約20sccm〜約100sccmのCF4、約500sccm〜約1000sccmのO2および約20sccm〜約40sccmのNF3からなる混合ガスを利用して行われる請求項1に記載のキャパシタの製造方法。
【請求項９】
前記第6ステップの感光膜のエッチバックが、約20℃〜約90℃の反応器温度、約200sccm〜約600sccmのO2および約100W〜約450WのRF電力下で行われる請求項1に記載のキャパシタの製造方法。
【請求項１０】
前記第6ステップの感光膜のエッチバックが、終点検出を利用して行われる請求項1に記載のキャパシタの製造方法。
【請求項１１】
前記第7ステップの導電層のエッチバックが、前記感光膜との選択比約1:1〜約3:1下および前記犠牲絶縁膜との選択比約0.8:1〜約1.5:1下に行われる請求項1に記載のキャパシタの製造方法。
【請求項１２】
前記第7ステップの導電層のエッチバックが、約900W〜約1600Wのマイクロウエーブ電力と0〜約450WのRF電力とを印加し、約500mTorr〜約1000mTorrの圧力下で行われる請求項1に記載のキャパシタの製造方法。
【請求項１３】
前記第7ステップの導電層のエッチバックが、約10sccm〜約40sccmのNF3、約20sccm〜約100sccmのCF4および約500sccm〜約1000sccmのHeの混合下に行われる請求項1に記載のキャパシタの製造方法。
【請求項１４】
前記第8ステップの感光膜のストリップが、約1000W〜約1800Wのマイクロウエーブ電力を印加し、O2および／またはN2ガスを利用して行われる請求項1に記載のキャパシタの製造方法。
【請求項１５】
前記第8ステップの感光膜のストリップが、反応器の加熱ランプ温度約200℃〜約280℃および、反応器の圧力約500mTorr〜約1000mTorrの条件下に行われる請求項1に記載のキャパシタの製造方法。
【請求項１６】
前記第8ステップの感光膜のストリップが、O2ガス約1000sccm〜約4000sccmおよびN2ガス約100sccm〜約400sccmを保持する条件下に行われる請求項1または14に記載のキャパシタの製造方法。
【請求項１７】
前記第8ステップ後に、前記犠牲絶縁膜を除去するための湿式洗浄を実施する請求項1に記載のキャパシタの製造方法。
【請求項１８】
前記湿式洗浄が、体積比がH2SO4:H2O2=50:1の混合溶液を利用して約100℃〜約120℃で約10分〜約20分間洗浄するステップと、体積比がNH4F:HF=300:1のBOE溶液を利用して約2秒〜約10秒間洗浄するステップと
を含んでなる請求項17に記載のキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、キャパシタの製造方法に関する。
【０００２】
【従来の技術】
図1Aないし図1Cは、従来の技術にかかるキャパシタの製造方法における各工程を示した断図面である。従来技術によれば、図1Aに示したように、まず、所定工程が完了した半導体基板11上に層間絶縁膜12を形成した後、該層間絶縁膜12を選択的にエッチングしてキャパシタのストレージノードのためのコンタクト孔を形成する。次いで、該コンタクト孔を含む全面にプラグ用導電層を形成した後、エッチバックや化学的機械的研摩(CMP)をして前記コンタクト孔を介して半導体基板11に接続されるストレージノードコンタクトプラグ13を形成する。この場合、該ストレージノードコンタクトプラグ13は、2層プラグ構造を有する。
【０００３】
次いで、該ストレージノードコンタクトプラグ13を含んだ全面に犠牲絶縁膜14を形成した後、キャパシタを定義するためのマスクを形成し、該マスクを利用して犠牲絶縁膜14を選択的にエッチングする。かくしてストレージノードコンタクトプラグ13を露出させたキャパシタの下部電極が形成される部分を形成する。次いで、周辺回路領域IIにおける犠牲絶縁膜14および層間絶縁膜12を選択的にエッチングして整列キーボックスパターン(Align key box)15を形成する。
【０００４】
次いで、上記で形成された犠牲絶縁膜14上全面に下部電極用ポリシリコン層16を形成し、更にその上面に、周辺回路領域IIを露出させるように感光膜を利用したマスク17を形成する。
【０００５】
図1Bに示したように、該マスク17を利用して周辺回路領域IIのポリシリコン層16をエッチングした後、セル領域Iについて化学的機械的研摩(Chemical Mechanical Polishing：CMP)を実施して、互いに分離された下部電極16aを形成する。この場合、該下部電極16aのコンタクト孔部分には尚感光膜17aが残留する。
【０００６】
図1Cに示したように、次いで、前記下部電極16a内に残留する感光膜17aを除去する。最後に、前記犠牲絶縁膜14を湿式洗浄して下部電極16aを露出させる。
【０００７】
しかしながら、従来の技術は、上述した通り、工程ステップが複雑である問題がある。しかも、キャパシタ分離のためにCMPを利用するため、キャパシタの高さ損失(Height loss)があまりに大きくなりすぎる問題、例えば、スラリー(Slurry)に因る欠陥(Defect)、キャパシタの割れ(Broken)、ディッシング(Dishing)などが発生して、素子の収率が低下する問題がある。
【０００８】
また、従来法は、周辺回路領域IIのポリシリコンを除去するための設備、CMPのための設備、感光膜をストリップするための設備、および湿式洗浄のための設備等の4設備を利用するため、欠陥ソースが増大し、工程進行時間が増加し、半導体素子の収率が減少する欠点を有している。
【０００９】
【発明が解決しようとする課題】
本発明は、前記した従来技術の問題点を解決したキャパシタの製造方法を提供することをその目的とする。より詳しくは、本発明はキャパシタの分離時、工程の複雑さによって発生する欠陥を解消して、半導体素子の収率を向上させ得るキャパシタの製造方法を提供することをその目的とする。
【００１０】
【課題を解決するための手段】
本発明は、キャパシタの製造方法において、セル領域と周辺回路領域とが定義される半導体基板上に犠牲絶縁膜を形成する第1ステップと、該犠牲絶縁膜を選択的にエッチングして後続下部電極が形成される領域を形成する第2ステップと、該後続下部電極が形成される領域を含む全面に下部電極用導電層を形成する第3ステップと、前記周辺回路領域を露出させるように感光膜を形成する第4ステップと、該感光膜をマスクとして前記周辺回路領域の導電層を除去する第5ステップと、前記感光膜をエッチバックして前記セル領域の導電層を露出させる第6ステップと、前記犠牲絶縁膜が露出されるように前記導電層をエッチバックして互いに分離された下部電極を形成する第7ステップと、前記感光膜をストリップする第8ステップとを含んでなることを特徴とするキャパシタの製造方法を提供する。
【００１１】
【発明の実施の形態】
以下、本発明の好ましい実施例を、添付図面を参照しながら説明する。
【００１２】
図2Aないし図2Eは、本発明にかかるキャパシタの製造方法における各工程を示した断面図である。
【００１３】
図2Aに示したように、セル領域Iと周辺回路領域IIとが定義される半導体基板21上に層間絶縁膜22を形成した後、該層間絶縁膜22を選択的にエッチングしてストレージノード用コンタクト孔を形成する。
【００１４】
次いで、該コンタクト孔を含む全面にプラグ用導電層を形成した後、該層を選択的に除去して前記コンタクト孔を介して半導体基板21に接続するストレージノードコンタクトプラグ23を形成する。この場合、前記コンタクトプラグ23は、キャパシタが形成されるセル領域Iのみに形成され、周辺回路領域IIには形成されない。
【００１５】
前記ストレージノードコンタクトプラグ23を形成する前に、前記半導体基板21上にワードライン(図示せず)を形成し、次いで、前記ワードラインを基礎として不純物イオン注入によってソース/ドレインを形成する。その後、前記ワードライン間の不純物接合層に垂直に接続される第1コンタクトプラグ（図示せず）を形成する。次いで、前記第1コンタクトプラグ上にワードライン絶縁膜（図示せず）を形成し、前記ワードライン絶縁膜上にビットラインパターンを形成する。更に、前記第1コンタクトプラグが露出されるようにコンタクト孔を形成した後、全面にプラグ用導電層を形成し、前記ワードライン絶縁膜が露出されるまでCMPを行って前記第1コンタクトプラグに接続される第2コンタクトプラグを形成する。この場合、第2コンタクトプラグが、ストレージノードコンタクトプラグ23を示し、層間絶縁膜22がワードライン絶縁膜を示す。
【００１６】
次いで、前記ストレージノードコンタクトプラグ23を含んだ全面に犠牲絶縁膜24を形成する。ここで、犠牲絶縁膜24としては、TEOSまたはBPSGのいずれからなっていてもよく、またこれらの積層膜であってもよい。その膜厚は、一般には約8000Å〜約18000Åの厚さとされるのが好ましい。その後、前記犠牲絶縁膜24を選択的にエッチングして前記ストレージノードコンタクトプラグ23を露出させる後続下部電極が形成される領域を形成する。一方、周辺回路領域の犠牲絶縁膜24および層間絶縁膜22を選択的にエッチングして整列キーボックス(Align key box)パターン25を形成する。
【００１７】
次いで、前記で形成された後続下部電極が形成される領域を含む犠牲絶縁膜24の全表面に、下部電極用のポリシリコン層26を形成する。該ポリシリコン層26の厚さは、好ましくは約400Å〜約600Åとする。その後、周辺回路領域IIを露出させるように感光膜27を形成して、整列キーボックスパターン25のポリシリコン層を除去する。ここで周辺回路領域II、特に整列キーボックスパターン25のポリシリコン層は、後続下部電極を露出させるための犠牲絶縁膜24の湿式エッチング時に下部電極のリフティングを起こす原因となる。この場合、前記感光膜27は、下部電極用ポリシリコン層26を含む全表面に適用し、次いで露光および現像して周辺回路領域IIを露出させるように形成される。
【００１８】
図2Bに示したように、前記感光膜27が形成された半導体基板21を等方性(Isotropic)エッチング装置にローディングする。ここで、等方性エッチング装置内は、約300mTorr〜約1000mTorrの圧力に保持され、主なエッチングガスであるCF4、NF4とフィードガス(Feed gas)であるO2とを適切に混合したガスが流入され、ダウンストリームマイクロウエーブ電力(Downstream Microwave Power)とRFバイアス電力(Radio Frequency bias power)が印加される。ここで、マイクロウエーブ電力は、約700W〜約1800Wの範囲にある。
【００１９】
まず、前記等方性エッチング装置を利用して周辺回路領域IIのポリシリコン層26をエッチングする。その条件は、犠牲絶縁膜24に対する選択比が、約4:1〜約10:1となる条件ものとするのが好ましい。
【００２０】
この場合、前記ポリシリコン層26のエッチングは、約900W〜約1600Wのマイクロウエーブ電力(MW)、および0W〜約450WのRFバイアス電力を印加することによって実施されるのが好ましい。
【００２１】
また、該エッチングは、約500mTorr〜約1000mTorrの圧力、約10℃〜約90℃の反応器側壁温度、および約10℃〜約90℃の反応器底温度の条件で実施されるのが好ましい。
【００２２】
更に、上記エッチングは、一般には、約20sccm〜約100sccmのCF4、約500sccm〜約1000sccmのO2、および約20sccm〜約40sccmのNF4の混合ガスを利用することによって行われるのが適当である。
【００２３】
例えば、約1000W(MW)/150W(RF)/700mTorr/200CF4/100O2/70℃、およびポリシリコンのエッチング率7340Å/分±7%の条件で、ポリシリコン層26をエッチングすることによって、ポリシリコン層26の厚さが500Åであり、整列キーボックス25の深さが約15000Åとすれば、エッチングターゲットの厚さを5000Åに設定しても整列キーボックス25内のポリシリコン層26を完全に除去することができる。
【００２４】
図2Cに示したように、前記した等方性エッチング装置と同じ装置内で前記感光膜27をエッチバックしてポリシリコン層26を露出させ、また該層26で囲まれたコンタクト孔内に感光膜27aを残留させる。この場合、好ましくは反応器の温度を約20℃〜約90℃に保持し、O2の流量を約200sccm〜約600sccmに保持し、RF電力を約100W〜約450Wに保持する条件下に、また均一度を3%以下に保持する条件下に、終点検出を利用して、感光膜が露出されるポイントをコンタクト孔から探すことができる。
【００２５】
例えば、約420W(RF)/400、O2/300mT/70℃(W)/60℃(E)、および感光膜のエッチング率6690Å/分±2.8％のレシピが適用できる。ここで、前記70℃(W)は、反応器側壁の温度を示し、60℃(E)は、ウェーハが置かれる反応器底の温度を示す。
【００２６】
前記したように、周辺回路領域IIのポリシリコン層26を除去する同じ装置内で、酸素O2およびRFバイアス電力のみを利用し、70℃の工程温度の採用と終点検出(End point detection)の実施により感光膜のエッチング率を巧みに調節することによって、感光膜27のエッチバックの均一性を向上させ得る。
【００２７】
図2Dに示したように、引続く工程では、同じ反応器内で前記感光膜27のエッチバックにより露出されるポリシリコン層26の一部分をエッチバックして、互いに分離される下部電極26aを形成する。このエッチバッグ工程では、NF3/CF4/Heの混合ガスを利用して、ポリシリコン層26とコンタクト孔部分に残留する感光膜27aとの選択比が約1:1〜約3:1となる条件、および犠牲絶縁膜24と感光膜27aとの選択比が約0.8:1〜約1.5:1となる条件を採用できる。
【００２８】
また、この場合、マイクロウエーブ電力は、約900W〜約1600W、RF電力は、0〜約450Wとするのが適当であり、圧力は、約500mTorr〜約1000mTorrに保持するのが好ましい。更に、前記NF3は、約10sccm〜約40sccm、CF4は、約20sccm〜約100sccm、Heは、約500sccm〜約1000sccmの範囲で混合使用されるのが好ましい。
【００２９】
次いで、前記下部電極26aのコンタクト孔部分に残留する感光膜27aをストリップする。この工程は、マイクロウエーブ電力が約1000W〜1800Wの範囲の条件下に、O2およびN2ガスを単独でまたは混合して使用して実施される。反応器内の加熱ランプ(Heating ramp)における温度を約200℃〜約280℃に保持し、反応器壁(Chamber wall)の温度を約70℃に保持して実施される。この場合、前記感光膜27aストリップの間、圧力は、約500mTorr〜約1000mTorrに保持し、O2は、約1000sccm〜約4000sccmに、またN2は、約100sccm〜約400sccmに、それぞれ保持される。
【００３０】
上記工程の後、図2Eに示したように、犠牲絶縁膜24を湿式洗浄して、下部電極26aを露出させる。この工程は、まず体積比がH2SO4:H2O2約50:1の混合溶液を利用して、約100℃〜約120℃で約10分〜約20分間を要して行われ、次いで、体積比がNH4F:HF=約300:1のBOE(Buffered Oxide Etchant)溶液を利用して約2秒〜約10秒間洗浄することにより実施される。
【００３１】
上述したように、本発明の技術思想を好ましい実施例によって具体的に記述したが、上記実施例はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、当該技術分野における通常の知識を有するものは、本発明の技術思想の範囲内で種々の実施例の変更が可能であることを理解されるべきである。
【００３２】
【発明の効果】
上述したように、本発明は、周辺回路領域のポリシリコンエッチング工程、感光膜エッチバック工程、下部電極分離のためのポリシリコンエッチバック工程、および感光膜ストリップ工程を、同じ装置で実施することによって、工程を単純化し、工程にともなう欠陥を減少させて、素子の収率を向上させることができる。
【図面の簡単な説明】
【図１Ａ】従来の技術にかかるキャパシタの製造方法を示す断面図である。
【図１Ｂ】従来の技術にかかるキャパシタの製造方法を示す断面図である。
【図１Ｃ】従来の技術にかかるキャパシタの製造方法を示す断面図である。
【図２Ａ】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【図２Ｂ】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【図２Ｃ】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【図２Ｄ】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【図２Ｅ】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【符号の説明】
21      半導体基板
22      層間絶縁膜
23      ストレージノードコンタクトプラグ
24      犠牲絶縁膜
25      整列キーボックスパターン
26      下部電極用ポリシリコン層
26a     下部電極
27, 27a     感光膜
【図１Ａ】
0004253812.tif 000002
【図１Ｂ】
0004253812.tif 000003
【図１Ｃ】
0004253812.tif 000004
【図２Ａ】
0004253812.tif 000005
【図２Ｂ】
0004253812.tif 000006
【図２Ｃ】
0004253812.tif 000007
【図２Ｄ】
0004253812.tif 000008
【図２Ｅ】
0004253812.tif 000009