(57)【特許請求の範囲】
【請求項１】
高速走査を含む高速画像処理に適応する、２次元に画素を配置した光センサー素子において、特異点を抽出した画素位置情報を求めるために、同一半導体チップ上に列、あるいは行に相当する１ライン（以後、１ラインと称する。）の画素、あるいは、同一ライン上の８画素以上（以後、同列複数画素と称する。）を対象とする画像信号を同時にデジタル化を計る目的のアナログからデジタルへの変換回路（以後、Ａ／Ｄ変換回路と称する。）によりデジタル化をし、直後に、１ライン、あるいは、同列複数画素に相当するデジタルデータを同時並列に処理を行う回路により同時処理を行い対象物の輪郭を抽出するための変化点を抽出し、その変化点の位置データから、さらに、輪郭点とすべくライン上の変化点データの最端データ、あるいは、閾値による判定、または、双方の機能を包括する処理で認識した画素位置データを次の処理部へ出力する機能を備えた半導体素子。
【請求項２】
請求項１で説明する、Ａ／Ｄ変換回路において、アナログ比較回路を適用し、８ビットに対応する場合は８回の比較で１ワードとする構造とし、比較対象画素ごとに、比較値と合致する場合には画像信号側から比較値相当レベルを差し引くレベル補償回路を備える、あるいは、比較レベル側に比較時にレベル加算を行う補償回路を備えた半導体素子。
【請求項３】
請求項１、および、請求項２で説明する機能により抽出したデータを、同一半導体素子上、あるいは、別回路として生成した処理回路に対し出力して再処理を行い計測データ、あるいは、位置データを算出する機能回路を備えた画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、産業機器等の高速動作を行なう対象物を２次元に配列された撮像素子により画像として検出する２次元撮像センサおよびこのセンサを備えた画像計測デバイスに係わり、特に、検出された画像データを演算処理する演算処理機能を有する２次元撮像センサおよび画像計測デバイスに関する。
【０００２】
【従来の技術】
画像計測デバイスは、対象物を画像として検出し、この検出した画像信号に基づいて演算処理を行なって対象物の位置や寸法等を計測する装置であり、半導体分野を含む各種の工業分野等に幅広く利用されている。
【０００３】
各種の工業分野の中でも工業品の生産ライン等、高速動作を行なう機器が計測対象物である場合には、その対象物の高速動作を停止させないで検出かつ計測することが生産性の面から重要であり、また、高速動作中においても対象を高い精度で検出かつ計測することも重要である。
【０００４】
特に、画像計測デバイスを用いて複数の高速動作対象物間の位置合わせを行う場合や、あるいは、量産工程での異物や傷等の高速検出を行う場合には、より対象物の画像抽出を高速に、しかも、高分解能で確実に行うことが要求されているために、画像検出と演算処理の双方ともに高速性が要求されている。
【０００５】
このように、近年では、画像計測デバイスに対して画像検出速度および演算処理速度の向上が求められている。
【０００６】
ところで、上述した画像計測デバイスとして、２次元配列｛例えば水平方向（列方向）に２５６画素および垂直方向（行方向）に２５６画素；２５６×２５６にアレイ配列｝されたＭＯＳ型撮像素子群（ＭＯＳ型撮像部ともいう）、１列の画素数に対応する２５６個の積分型Ａ／Ｄ変換回路、および画素間の比較処理機能等を有する演算処理回路を１つのチップに搭載したスマートセンサを有するデバイスが知られている。
【０００７】
このデバイスによれば、ＭＯＳ型検出部の各素子により撮像された信号電荷は、１行毎（２５６画素毎）に順次各Ａ／Ｄ変換回路に送られる。各Ａ／Ｄ変換回路において、それぞれ入力された信号は、出力ビット数（８ビット）に対応するクロックパルス（２５６個のクロックパルス）に応じて変化するＤ／Ａ変換器の出力信号と比較される。このとき、比較の結果に応じて上記クロックパルス（２５６個のクロックパルス）の計数処理が行なわれており、両者（入力信号、Ｄ／Ａ変換器からの出力信号）が一致した際の計数値がディジタルデータ（画像データ）に変換処理される。そして、各Ａ／Ｄ変換回路により変換処理された画像データは、演算処理回路に送られて演算処理が実行され、撮像対象物の位置等が計測されるようになっている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述したスマートセンサを有する画像計測デバイスによれば、検出部としてＭＯＳ型撮像素子を並べたＭＯＳ型撮像部を採用しているため、その構造上電子シャッター機能を有しておらず、また、フレームトランスファ方式のＣＣＤ型撮像素子のように撮像部で撮像した信号電荷を保持するアナログメモリ部を有していないため、ＭＯＳ型撮像部の各素子により検出された信号電荷は、継続して１行毎に各Ａ／Ｄ変換回路に出力されることになる。
【０００９】
すなわち、各Ａ／Ｄ変換回路により信号がディジタルデータに変換されながら１行毎の信号電荷の転送が行なわれているため、撮像対象物が高速に動作している場合、上記ＭＯＳ型撮像部ではその撮像対象物の静止画像を撮像することが難しく、撮像画像に大きなブレが生じていた。
【００１０】
また、例えば信号電荷の列送りに応じて最も読み出しの早い第１の素子行から最終の素子行が読み出されるまでの間に撮像対象物が移動するため、例えば直線状の対象物を撮像した場合、得られた撮像画像において当該対象物が移動方向に沿って曲がって見える、いわゆるフォーカルプレーン効果を起こしてしまい、正確な撮像画像を得ることができなかった。
【００１１】
上述した撮像画像のブレやフォーカルプレーン効果を抑制して精度を保つためには、高速移動している撮像対象物を停止させて静止画像を撮像するしかなく、これでは、高速移動対象物を撮像することの意味がなくなり、画像撮像デバイスの市場における普及を阻害していた。
【００１２】
さらに、ＭＯＳ型撮像部の各素子列の信号電荷のＡ／Ｄ変換処理が２５６×１００ｎｓ（＝２５．６μｓ）と時間がかかるため、画像計測デバイスの高速性を阻害していた。特に、ＭＯＳ型撮像部における第１の素子列から最終の素子列まで信号電荷が読み出されるまでの時間｛クロック周期を１００ｎｓとすると、２５．６μｓ×２５６（列数）｝よりも次の画像の第１の素子列が読み出されるまでの時間の方が短いことになり、移動対象物の連続コマ撮影において撮像画像に変形が生じていた。
【００１３】
一方、従来のスマートセンサにおける演算処理回路は、画素間の比較処理機能等単純な演算処理のみを有しており、複雑な輪郭を有する撮像対象物の輪郭抽出処理や面積算出処理を行なうためには、外部にパーソナルコンピュータ等の演算処理装置を接続しなければならず、画像計測デバイスの大型化を招いていた。
【００１４】
本発明は、上述した事情に鑑みてなされたもので、その目的は、高速移動対象物の静止画像撮影および連続コマ撮影を、その対象物の高速移動を停止させることなく実行することが可能な２次元撮像センサおよび画像計測デバイスを提供することにある。
【００１５】
また、本発明の他の目的は、ＭＯＳ型撮像部の各素子列の信号電荷のＡ／Ｄ変換処理の速度を従来よりも大幅に低減させることにより、２次元撮像センサおよび画像計測デバイスの高速性を向上させ、かつ移動対象物の連続コマ撮影を撮像画像が変形することなく実行可能にすることにある。
【００１６】
さらに、本発明の他の目的は、複雑な輪郭を有する撮像対象物の輪郭抽出処理や面積算出処理を実行可能な演算処理回路を、２次元配列された撮像素子群を有する撮像部およびＡ／Ｄ変換回路とともに１つのチップに搭載することにより、高い演算処理機能を有する小型軽量な２次元撮像センサおよび画像計測デバイスを提供することにある。
【００１７】
【課題を解決するための手段】
上述した課題を解決するために、本発明の２次元撮像センサによれば、２次元配列された光電変換用の撮像素子群（画素群）を有し、撮像対象物の画像を前記各画素を介して信号電荷として取得し、その取得した信号電荷を各行の画素列毎に同時並列に出力する撮像手段と、この撮像手段から同時並列に出力された各画素列の信号電荷を同時並列にディジタルデータに変換する変換手段と、この変換手段により同時並列に出力された各画素列毎のディジタルデータに基づいて演算処理を行なって前記撮像対象物の幾何学的特徴を表すデータを計測する演算処理手段とを備えている。
【００１８】
特に、前記撮像手段、変換手段および演算処理手段を１つのチップ上に搭載しており、また、前記撮像手段は、前記各画素を駆動させて当該画素に蓄積された信号電荷を読み出す駆動手段と、前記２次元配列された画素群に対応して２次元配列された走査部を有し、これら各走査部を読み出し走査して前記各画素列から同時並列に読み出されてきた信号電荷を各行の画素列毎に同時並列に出力する走査手段とを備える一方、前記駆動手段は、前記画素群における全行の全画素列を同一タイミングで駆動させて信号電荷を前記走査手段の走査部へ読み出すことにより電子シャッター動作を行なうようにしている。
【００１９】
好適には、前記変換手段は、前記各画素列に対応したＡ／Ｄ変換回路をそれぞれ有しており、前記各Ａ／Ｄ変換回路は、前記ディジタルデータ（ｎビット）の最上位桁ビット（第ｎ桁ビット）から最下位桁ビット（第１桁ビット）に対応して最大レベルから最小レベルまで段階的に重み付けされたアナログ信号レベルをそれぞれ有するビットレベルデータセットと、前記ビットレベルデータセットの各ビットレベルにおける所定のビットレベルを最大レベル及び最小レベルの内のどちらか一方から順次選択してレベル加算する選択加算回路と、ｎビットのディジタルデータを保持可能なレジスタと、対応する画素列の信号電荷と前記選択加算回路によりレベル加算されたアナログ信号とをそれぞれ前記重み付けレベルの段階毎に比較し、この比較結果に応じて前記レジスタにおける前記比較した段階のビットレベルに対応する桁のビット値を“１”あるいは“０”に設定する比較設定回路とを備えている。
【００２０】
また好適には、前記輪郭点抽出手段は、前記各Ａ／Ｄ変換回路を介して各行の画素列毎に並列出力された第１のディジタルデータ群から当該ディジタルデータ群を１画素分少なくとも列方向に沿ってシフトした第２のディジタルデータ群を同時並列に減算処理する手段と、この減算処理により得られた各画素毎の偏差データの大きさを予め定められた閾値データの大きさとそれぞれ比較する比較手段と、この比較処理により偏差データの大きさが閾値データの大きさと一致しない場合に、当該画素に対して輪郭位置フラグ“１”及び前記減算処理において求められた“１”あるいは“０”の符号フラグから成る２ビットデータを設定し、前記比較処理により偏差データの大きさが閾値データの大きさを越えない場合に、当該画素に対して輪郭位置フラグ“０”から成る１ビットデータを設定する手段と、このビットデータ設定手段により各画素列において設定されたビットデータの輪郭位置フラグに基づいて、当該輪郭位置フラグ“１”が設定された画素の（行、列）アドレスを設定して当該画素を輪郭点として抽出するアドレス設定手段とを備えている。
【００２１】
さらに、前記アドレス設定手段は、前記各画素列において設定されたビットデータにおける輪郭位置フラグ“１”が設定された画素の列方向のアドレスデータ（列アドレスデータ）をクロックに応じて設定する列方向アドレス設定回路と、この列方向アドレス設定回路により列方向アドレスが設定された画素に対して行方向のアドレスデータ（行アドレスデータ）を設定する行方向アドレス設定回路とを備えている。
【００２２】
特に、前記計測手段は、前記アドレス設定手段を介して抽出された輪郭点の（行、列）アドレスに基づいて、前記撮像対象物の幾何学的特徴として当該撮像対象物の幅、面積および中心点の内の少なくとも１つを計測する手段である。
【００２３】
一方、上述した課題を解決するために、本発明の画像計測デバイスによれば、２次元配列された光電変換用の撮像素子群（画素群）を有し、撮像対象物の画像を前記各画素を介して信号電荷として取得し、その取得した信号電荷を各行の画素列毎に同時並列に出力する撮像手段と、この撮像手段から同時並列に出力された各画素列の信号電荷を同時並列にディジタルデータに変換する変換手段と、この変換手段により同時並列に出力された各画素列毎のディジタルデータに基づいて前記撮像対象物の輪郭点を抽出する輪郭点抽出手段及び抽出された輪郭点に基づいて演算処理を行ない前記撮像対象物の幾何学的特徴を計測する計測手段を有する演算処理手段と、この演算処理手段で実行された演算処理以外の演算処理を行なう外部装置と、前記演算処理手段と前記外部装置との間のインターフェース機能を有するインターフェース処理手段とを備えている。
【００２４】
本発明の２次元撮像センサ及び画像計測デバイスによれば、２次元配列された光電変換用の撮像素子群（画素群）により、撮像対象物の画像が信号電荷として取得され、その取得された信号電荷は、画素群における各行の画素列毎に同時並列に出力される。同時並列に出力された各画素列の信号電荷は、変換手段により同時並列にディジタルデータに変換されて出力され、これら各画素列毎のディジタルデータは、演算処理手段の輪郭点抽出手段により処理されて撮像対象物の輪郭点が抽出され、この抽出された輪郭点に基づいて演算処理手段の計測手段により演算処理が行なわれて撮像対象物の幾何学的特徴を表す計測データが計測される。
【００２５】
そして、計測手段により計測された撮像対象物の幾何学的特徴を表す計測データは、インターフェース処理手段を介して外部装置に送られて、その外部装置を介して演算処理手段で実行した演算処理以外の処理が行なわれる。
【００２６】
すなわち、本発明の２次元撮像センサでは、撮像対象物の画像を撮像手段の２次元配列された画素群から信号電荷として同時並列に変換手段に出力し、この変換手段により同時並列にディジタルデータに変換することができるため、撮像対象物の画像を高速に検出することが可能になる。また、同時並列出力されたディジタルデータに基づいて、センサ上において輪郭抽出処理や撮像対象物の幾何学的特徴を表す計測データを求めることができるため、非常に高機能を有する撮像センサを提供することができる。
【００２７】
【発明の実施の形態】
以下、本発明の演算処理機能を有する２次元撮像センサおよびこの２次元撮像センサを備えた画像計測デバイスの実施の形態を図面に従って以下に説明する。
【００２８】
図１は、本実施形態に係わる画像計測デバイスの概略構成を示すブロック図である。図１によれば、画像計測デバイス１は、２次元配列された撮像素子群（画素群）から成る検出部２ａ及びアナログメモリ部２ｂを有するフレームトランスファ方式のセンシング部２および演算処理部３を１つのチップ（ダイ）Ｃに搭載して構成された２次元撮像センサ４と、この２次元撮像センサ４から出力された撮像対象物に係わる処理データに基づいて、上記演算処理部３で実行された演算処理以外の演算処理を行なう例えばパソコン等の外部装置５とを備えている。
【００２９】
センシング部２の検出部２ａは、図２に示すように、例えばｎ行×ｎ列にアレイ配列された光電変換・電荷蓄積用のＣＣＤ（感光用ＣＣＤ）７｛７（１，１）〜７（ｎ，ｎ）｝と、この感光用ＣＣＤ７の各列の画素｛７（ｎ，１）…７（ｎ，ｎ）、７（ｎ−１，１）…７（ｎ−１，ｎ）、・・・、７（１，１）…７（１，ｎ）｝を垂直帰線期間内に同時に駆動させる駆動回路７Ａとを有しており、上記感光用ＣＣＤ７の信号電荷は、駆動回路７Ａの駆動制御に応じて行方向に沿って各行の画素列毎に同時並列に出力されるようになっている。
【００３０】
また、アナログメモリ部２ｂは、感光用ＣＣＤ７の各画素列から同時並列に出力され、出力バッファ７ａを介して転送されてきた信号電荷を駆動回路８Ａの駆動制御に応じて読み出し走査して、各行毎（各ライン毎）に順次並列に出力する垂直走査用ＣＣＤ８｛８（１，１）〜８（ｎ，ｎ）｝を有している。
【００３１】
このとき、駆動回路７Ａの駆動制御により、感光用ＣＣＤ７から垂直走査用ＣＣＤ８へ全行の全画素列同一タイミングで信号電荷を転送することにより、全画素同一タイミングおよび同一時間幅で対象物を撮像できる動作、すなわち、電子シャッター動作を行なうことが可能になっている。
【００３２】
演算処理部３は、信号電荷をディジタルデータに変換するためのＡ／Ｄ変換部１０と、ワイヤードロジック回路、あるいは非ノイマン型（パイプライン型、並列処理型、非逐次制御型ともいう）のプログラムドロジック回路を有し、Ａ／Ｄ変換部１０により変換されたディジタルデータに基づいて撮像対象物の輪郭抽出処理を逐次かつ高速に行なう第１処理部１１と、この第１処理部１１により抽出された輪郭データの位置（アドレス）を設定するためのアドレスデータを発生して第１処理部１１に出力するアドレスデータ発生部１２と、ワイヤードロジック回路、あるいは非ノイマン型プログラムドロジック回路を有し、第１処理部１１で抽出された輪郭点のアドレスデータに基づいて撮像対象物の面積、幅、重心点等の幾何学的情報を表す計測値（計測データ）を高速演算する第２処理部１３と、ワイヤードロジック回路、あるいは非ノイマン型プログラムドロジック回路を有し、第２処理部１３で求められた計測データを外部装置５へ転送するためのタイミング処理、外部装置５から送られた制御コマンドを第２処理部１３へ転送し、第２処理部１３から送られた上記制御コマンドの実行結果を表すデータを外部装置５へ転送する処理、および外部装置５から設定された後述する２値化レベルやシェーディング補正用基本データをメモリー回路１４にロードする処理等、演算処理部３と外部装置５との間インターフェース処理を行なう第３処理部１５とを備えている。また、第３処理部１５は、外部装置５から送られた比較基準データと第２処理部１３から送られた計測データとを比較処理して判定する処理も実行可能になっている。なお、メモリー回路１４は、チップＣの内部に搭載されているが、チップＣの外部に設けてもよい。
【００３３】
Ａ／Ｄ変換部１０は、垂直走査用ＣＣＤ８の最終行（第ｎ行）の各ＣＣＤ８（ｎ，１）〜８（ｎ，ｎ）を介して１ライン毎に並列出力されてくる信号電荷に対応するＡ／Ｄ変換回路１０ａ1 〜１０ａn をそれぞれ有し、その各Ａ／Ｄ変換回路１０ａ1 〜１０ａn により垂直走査用ＣＣＤ８（ｎ，１）〜８（ｎ，ｎ）を介して順次並列出力された各ラインの信号電荷を同時並列に、例えば８ビットのディジタルデータに変換するようになっている。
【００３４】
図３は、Ａ／Ｄ変換部１０におけるＣＣＤ８（ｎ，１）から出力された信号電荷に対応するＡ／Ｄ変換回路１０ａ1 の概略構成の一例を示すブロック図である。なお、他のＣＣＤ｛８（ｎ，２）〜（ｎ，ｎ）｝から出力された信号電荷に対応するＡ／Ｄ変換回路１０ａ2 〜１０ａn の構成は、Ａ／Ｄ変換回路１０ａ1 の構成と略同一であるため、その説明は省略する。
【００３５】
図３によれば、Ａ／Ｄ変換回路１０ａ1 は、ディジタルデータの各ビット｛最小ビット（ＬＳＢ）である１ビット（１ｂｉｔ）〜最大ビット（ＭＳＢ）である８ビット（ｂｉｔ）｝に対応したアナログ信号レベル（１ｂｉｔレベル〜８ｂｉｔレベル）をそれぞれ備えたｂｉｔレベルデータセット２０を備えている。
【００３６】
例えば、このｂｉｔレベルデータセット２０は、１ｂｉｔ〜８ｂｉｔに対応した重みを有する抵抗群であり、各ｂｉｔレベル（１ｂｉｔレベル〜８ｂｉｔレベル）の抵抗値をＲ1 〜Ｒ8 とすると、最大レベル値（フルスケール値）＝２Ｒ8 ＝２2 Ｒ7 ＝２3 Ｒ6 ＝２4 Ｒ5 ＝…＝２7 Ｒ2 ＝２8 Ｒ1 と８段階のレベルとなっている。
【００３７】
また、Ａ／Ｄ変換回路１０ａ1 は、各ｂｉｔレベルにおける所定のｂｉｔレベルを例えば最大レベルから順次選択してレベル加算する選択＋加算部（以下、アナログ加算回路と呼ぶ）２１と、画素８（ｎ，１）から出力されたアナログ信号である信号電荷とアナログ加算回路２１によりレベル加算されたアナログ信号とを比較する比較器２２と、８ビットのディジタルデータ｛ディジタルレベルデータセット（ＤＬＤ）；最上位桁ビット（最上位ビット、ＭＳＢ）ｂ8 〜最下位桁ビット（最下位ビット、ＬＳＢ）ｂ1 （ディジタル技術としては、ｂ7 〜ｂ0 であるが、便宜上前記のように表す）｝を保持可能なレジスタ２３とを備えており、比較器２２は、信号電荷とレベル加算されたアナログ信号との比較結果に応じてディジタルデータの各ビット値を“１”ｏｒ“０”に設定するようになっている。
【００３８】
上述したように構成されたＡ／Ｄ変換回路１０ａ1 によれば、画素８（ｎ，１）から信号電荷Ｖ0 がＡ／Ｄ変換回路１０ａ1 の比較器２２に入力されると、アナログ加算回路２１は、最初に８ｂｉｔレベルのアナログ信号のみを選択して比較器２２に送る。比較器２２では、送られた８ｂｉｔレベルのアナログ信号Ｖ1 と信号電荷Ｖ0 とが比較され、この比較の結果、信号電荷Ｖ0 ≧アナログ信号Ｖ1 ならば、比較器２２は、レジスタ２３の最上位ビットｂ8 を“１”に設定し、アナログ加算回路２１は、８ｂｉｔレベルのアナログ信号および次段の７ｂｉｔレベルのアナログ信号を選択して加算し、比較器２２に送る。
【００３９】
比較器２２では、送られた「８ｂｉｔレベル＋７ｂｉｔレベル」のアナログ信号Ｖ1 と信号電荷Ｖ0 とが再度比較される。そして、信号電荷Ｖ0 ≧アナログ信号Ｖ1 ならば、比較器２２は、レジスタ２３の７ｂｉｔレベルに対応するビットｂ7 を“１”に設定し、アナログ加算回路２１は、８ｂｉｔレベルのアナログ信号、次段の７ｂｉｔレベルのアナログ信号および次段の６ｂｉｔレベルのアナログ信号を選択して加算し、この加算アナログ信号Ｖ1 を比較器２２に送る。
【００４０】
このように、信号電荷Ｖ0 ≧アナログ信号Ｖ1 ならば、加算したレベルに対応するレジスタ２３のビットが“１”に設定され、加算レベルの次段のレベルがさらに加算されて信号電荷Ｖ0 と比較されるようになっている。
【００４１】
一方、信号電荷Ｖ0 ＜アナログ信号Ｖ1 ｛「８ｂｉｔレベル＋７ｂｉｔレベル＋６ｂｉｔレベル」｝ならば、比較器２２は、レジスタ２３の６ビットレベルに対応するビットｂ6 を“０”に設定し、アナログ加算回路２１は、先に加算した６ビットレベルに変えて、次段の５ｂｉｔレベルを選択してアナログ信号「８ｂｉｔレベル＋７ｂｉｔレベル」に加算し、この加算アナログ信号Ｖ1 を比較器２２に送る。
【００４２】
このようにして、アナログ加算回路２１の出力ビット数である８ビット分の選択加算処理及び比較器２２の比較処理が終了すれば、その終了後においてレジスタ２３に設定されている８ビットのディジタルデータ（ｂ8 ｂ7 …ｂ1 ）が信号電荷のディジタル変換値である。
【００４３】
したがって、Ａ／Ｄ変換回路１０ａ1 のＡ／Ｄ変換処理により、画素８（ｎ，１）から出力された信号電荷を「出力ビット数（８ビット）×クロック周期」の時間でディジタルデータに変換することができる。
【００４４】
なお、比較器２２、あるいはアナログ加算回路２１に加算／減算器を設置しておき、例えば外部装置５から第３処理部１５及びメモリー回路１４を介して送られたシェーディング補正用データに基づいて上記加算／減算器を介してシェーディング補正を行なうことも可能である。
【００４５】
また、Ａ／Ｄ変換回路１０ａ1 の他の構成例の概略を図４に示す。なお、図４において図３と同等の構成要素については、その説明を省略する。
【００４６】
図４においては、Ａ／Ｄ変換回路１０ａ1'は、８ｂｉｔレベル〜５ｂｉｔレベルまでのｂｉｔレベルデータセット２０ａと、カウンタ２５と、Ｄ／Ａ変換器２６と、比較器２７とを備えており、最上位ビットｂ8 〜ビットｂ5 を図３と同様の処理で設定し、それ以下のビットｂ4 〜最下位ビットｂ1 を上記カウンタ２５、Ｄ／Ａ変換器２６及び比較器２７を用いて設定するようになっている。
【００４７】
すなわち、図４に示すように構成されたＡ／Ｄ変換回路１０ａ1'によれば、アナログ加算回路２１により８ｂｉｔレベル〜５ｂｉｔレベルまでの選択加算処理及び比較器２２での比較処理が終了してレジスタ２３に最上位ビットｂ8 〜ビットｂ5 までの値が設定された際において、カウンタ２５からｂｉｔレベルデータセット２０ａにおいて設定していない最大レベルのデータ（図４においては、４ｂｉｔレベルのデータ）に対応するビットｂ4 を“１”に設定したビットデータ（１０００）がＤ／Ａ変換器２６に入力され、このＤ／Ａ変換器２６から４ｂｉｔレベルに対応するアナログ信号が比較器２７に送られる。
【００４８】
このとき、比較器２７には、アナログ加算回路２１で得られた「８ｂｉｔレベル〜５ｂｉｔレベル」のアナログ信号及び画素８（ｎ，１）から出力された信号電荷Ｖ0 が送られており、その信号電荷Ｖ0 と、４ｂｉｔレベルに対応するアナログ信号及び「８ｂｉｔレベル〜５ｂｉｔレベル」のアナログ信号が加算された加算アナログ信号Ｖ1 （すなわち、８ｂｉｔレベル〜４ｂｉｔレベルが加算された信号）とが比較される。
【００４９】
このとき、比較処理の結果、信号電荷Ｖ0 ≧アナログ信号Ｖ1 ならば、比較器２７は、レジスタ２３の４ｂｉｔレベルに対応するビットｂ4 を“１”に設定し、カウンタ２５から、４ｂｉｔレベルのデータ及び次段の３ｂｉｔレベルのデータに対応するビットｂ4 及びｂ3 を“１”に設定したビットデータ（１１００）がＤ／Ａ変換器２６に入力される。
【００５０】
このように、信号電荷Ｖ0 ≧アナログ信号Ｖ1 ならば、カウンタ２５により“１”に設定されたビット（例えばｂ4 ）に対応するレジスタ２３のビット（ｂ4 ）が“１”に設定され、そのカウンタ２５を介して先に“１”に設定したビット（ｂ4 ）の次段のビット（ｂ3 ）を“１”に設定したビットデータ（例えば１１００）がＤ／Ａ変換器２６に送られるようになっており、このＤ／Ａ変換器２６を介して送られたアナログ信号及び「８ｂｉｔレベル〜５ｂｉｔレベル」のアナログ信号が加算された加算アナログ信号Ｖ1 と信号電荷Ｖ0 とが比較されるようになっている。
【００５１】
一方、比較器２７の比較処理の結果、信号電荷Ｖ0 ＜アナログ信号Ｖ1 ｛「８ｂｉｔ〜３ｂｉｔレベルが加算された信号）｝ならば、比較器２７は、レジスタ２３の３ｂｉｔレベルに対応するビットｂ3 を“０”に設定し、カウンタ２５から、３ｂｉｔレベルのデータを“０”にし、かつ次段の２ｂｉｔレベルのデータに対応するビットｂ2 を“１”に設定したビットデータ（１０１０）がＤ／Ａ変換器２６に入力される。
【００５２】
このようにして、アナログ加算回路２１の出力ビット数（８ビット分）の内の４ビット分の選択加算処理及び比較器２２の比較処理、並びに残りの４ビット分のカウンタ２５、Ｄ／Ａ変換器２６のデータ設定処理及び比較器２７の比較処理が終了すれば、その終了後においてレジスタ２３に設定されている８ビットのディジタルデータ（ｂ8 ｂ7 …ｂ1 ）が信号電荷のディジタル変換値である。
【００５３】
したがって、図４の構成においても、Ａ／Ｄ変換回路１０ａ1'のＡ／Ｄ変換処理により、画素８（ｎ，１）から出力された信号電荷を「出力ビット数（８ビット）×クロック周期」の時間でディジタルデータに変換することができる。
【００５４】
なお、図３及び図４のＡ／Ｄ変換回路１０ａ1 、１０ａ1'の構成において、アナログ加算回路２１における選択・加算の方向及びカウンタ２５のデータ設定の方向（走査方向）をＭＳＢに対応する最大レベルから低い側へ向かうようにしたが、ＬＳＢに対応する最小レベルから高い側へ向かうようにしてもよい。
【００５５】
第１処理部１１は、各ライン毎にＡ／Ｄ変換部１０を介して順次並列出力されたディジタルデータＤ1 〜Ｄn に基づいて、２値微分処理（２値化と変化方向を表す符号を求める処理）を行なうことにより、撮像対象物の輪郭点を抽出するようになっている。すなわち、第１処理部１１は、図５に示すように、上記並列出力されたディジタルデータＤ1 〜Ｄn と、その各ライン毎のディジタルデータＤ1 〜Ｄn を水平方向（列方向）に沿って例えば１画素右シフトしたディジタルデータＤ1'〜Ｄn'とを、外部装置５から第３処理部１５及びメモリー回路１４を介して送られた許容値データに応じて同時並列に比較部３０ａを介して比較することにより、撮像対象物の輪郭点を表すデータを抽出する第１の比較回路３０と、この第１の比較回路３０の比較結果に基づき、必要に応じてディジタルデータＤ1 〜Ｄn と次に送られてくる次ラインのディジタルデータＤ1"〜Ｄn"とをセレクタ（ＳＥＬ）３２を介して２つのライン用メモリブロック３３ａ及び３３ｂに同時にそれぞれ転送して保持し、隣接するラインに対応するディジタルデータＤ1 〜Ｄn とディジタルデータＤ1"〜Ｄn"とを外部装置５から送られた上記許容値データに応じて比較部３３ｃを介して同時並列に比較することにより、撮像対象物の垂直方向（行方向）の輪郭点を表すデータを抽出する第２の比較回路３３と、アドレスデータ発生部１２から出力されたアドレスデータに応じて第１の比較回路３０および第２の比較回路３３からそれぞれ出力された輪郭点データにアドレスを設定するアドレス設定部３４とを備えている。
【００５６】
第１の比較回路３０の比較部３０ａは、各ライン毎に並列出力されたディジタルデータに対する上述した比較処理を各画素毎に同時並列に実行するようになっている。
【００５７】
図６は、比較部３０ａにおける例えば１画素｛７（２，ｋ）；ｋ＝１、２、…、ｎ｝に対応する比較処理回路３０ａ2 を示すものであり、この比較処理回路３０ａ2 は、ディジタルデータＤ2 を第１の入力データとし、そのディジタルデータＤ2 を列方向に沿って１画素右シフトした画素｛７（１，ｋ）｝に対応するディジタルデータＤ1'を第２の入力データとして比較処理を行なうようになっており、他の同時並列出力された画素｛７（１，ｋ）、７（３，ｋ）〜７（ｎ，ｋ）｝に対応する比較処理回路３０ａ1 、３０ａ3 〜３０ａn については、比較処理回路３０ａ2 と同等の構成であるため、その説明を省略する。
【００５８】
図６によれば、比較処理回路３０ａ2 は、第１の入力データを“＋側”に、第２の入力データを“−側”に設定してその第１の入力データから第２の入力データを減算処理する減算器４０と、この減算器４０の減算により得られた符号付き数値データ（図中では「符号＋数値」で示す）Ａにおける数値データ（絶対値）と上記許容値データ（絶対値）とを比較して｜数値データ｜＞｜許容値データ｜であれば、当該画素７（２，ｋ）は、撮像対象物の輪郭点｛輪郭が列方向に沿っている場合（すなわち、輪郭が列方向に沿った横線を有している場合）には、その横輪郭線が変化する点；以下、総称して輪郭点とする）｝と判断してディジタルデータＤ2 に対応する画素にフラグ“１”（１ｂｉｔデータ）を設定出力し、｜数値データ｜≦｜許容値データ｜であればフラグ“０”（１ｂｉｔデータ）を設定出力する比較器４１と、この比較器４１から出力された撮像対象物の輪郭点を表すフラグ“１”あるいはフラグ“０”および減算器４０の減算結果における符号データ（｜ディジタルデータＤ2 ｜＞｜ディジタルデータＤ1'｜→“＋”を表す符号フラグ“０”；｜ディジタルデータＤ2 ｜≦｜ディジタルデータＤ1'｜→“−”を表す符号フラグ“１”）、すなわち、上記撮像対象物の輪郭の変化方向を表すデータを同期のために保持するバッファ４２とを備え、このバッファ４２を介して符号フラグを有する２ビットデータ（０１ｏｒ１１）あるいはフラグ“０”の１ビットデータを同期出力することにより、撮像対象物の輪郭点を抽出するようになっている。
【００５９】
例えば、画素７（２，ｋ）の画素７（１，ｋ）に対する比較処理（２値微分処理）によりフラグ“０１”の２ビットデータが得られたとすると、この画素７（２，ｋ）は、輪郭の「立上がり」を表す点であり、また、その比較処理によりフラグ“１１”の２ビットデータが得られたとすると、この画素７（２，ｋ）は、輪郭の「立下がり」を表す点である。
【００６０】
このようにして、順次並列出力されてくる各ラインのディジタルデータに対して比較処理（２値微分処理）を行なうことにより、全ての画素群から輪郭点を表す画素を抽出することができる。
【００６１】
第１処理部１１の比較部３０ａの各比較処理回路３０ａ1 〜３０ａn の上述した図５〜図６に示した２値微分処理は、隣接する画素間のデータの差分をとることにより、撮像対象物の輪郭点およびその変化方向を求める処理であったが、各比較処理回路３０ａ1 〜３０ａn は、単純に２値化処理を行なって撮像対象物の輪郭点を求めることもできる。
【００６２】
すなわち、図７に示すように、外部装置５を介して予め所定のレベルを有するデータ（レベルデータ）を設定しておき、１画素｛７（２，ｋ）｝に対応する比較部３０ａ' の比較処理回路３０ａ2'は、ディジタルデータＤ2 （入力データ）の大きさ（絶対値）と上記設定レベルデータの大きさ（絶対値レベル）とを比較器４５を介して比較処理する。そして、｜ディジタルデータＤ2 ｜＞｜設定レベルデータ｜、および｜ディジタルデータＤ2 ｜＜｜設定レベルデータ｜の場合にフラグ“１”の１ビットデータを出力し、｜ディジタルデータＤ2 ｜＝｜設定レベルデータ｜であればフラグ“０”の１ビットデータを出力することにより、撮像対象物の輪郭点を抽出するようになっている。なお、他の比較処理回路３０ａ1'〜ａn'も同様の構成を有しており、同様の処理を行なうようになっている。
【００６３】
また、設定レベルデータの大きさを２段階（例えば上限レベルおよび下限レベル）に設定して上述した比較処理を行なうことにより、上限レベルを越えない（上限レベルに対してアンダーな）デジタルデータであり、且つ下限レベルを越えた（下限レベルに対してオーバーな）ディジタルデータのみを求めることができ、低レベルや高レベルでのノイズ成分がキャンセルされた非常に正確な輪郭点抽出を行なうことができる。
【００６４】
第２の比較処理回路３３は、第１の比較処理回路３０と同様の処理、すなわち、行方向に沿って隣接する画素間の差分処理および差分処理により得られたデータと設定レベルデータとの大きさの比較処理を行なうことにより、撮像対象物の輪郭点｛輪郭が行方向に沿っている場合（すなわち、輪郭が行方向に沿った縦線を有している場合）には、その縦輪郭線が変化する点；以下、総称して輪郭点とする）｝を求めて符号フラグ“０”ｏｒ“１”を含む２ビットデータ｛符号（＋／−）は、差分処理における＋側／−側の設定により定まる｝を出力するようになっている。
【００６５】
上述した第１処理部１１の第１の比較回路３０および第２の比較回路３３の輪郭点抽出処理は、ディジタル平滑化処理によっても実行することができる。図８は、第１処理部１１の変形例として、上記ディジタル平滑化処理部５０を有する第１処理部１１ａを示す図である。
【００６６】
図８によれば、第１処理部１１ａは、Ａ／Ｄ変換部１０を介して順次並列出力されてきた第１ラインのディジタルデータＤ1 （１）〜Ｄn （１）、第２ラインのディジタルデータＤ1 （２）〜Ｄn （２）、…、第ｎラインのディジタルデータＤ1 （ｎ）〜Ｄn （ｎ）に対して、所定画素を中心とした全体で水平方向（列方向）に奇数画素×垂直方向（行方向）に奇数画素（本実施形態では３画素とするが、５、７等でもよい）の領域（例えば図中の３×３のウインドウ領域Ｗ）のディジタルデータを平滑化処理し、得られたデータと前記所定画素に対応するウインドウ領域Ｗの中央画素（例えば第２ラインの画素ｊ、ｋ、ｌ）のディジタルデータとをそれぞれ比較して輪郭点抽出処理を行なうディジタル平滑化処理部５０と、上記アドレス設定部３４とを備えている。
【００６７】
ここで、ディジタル平滑化処理部５０の処理を図９乃至図１１を参照して説明する。
【００６８】
ディジタル平滑化処理部５０は、図９および図１０に示すように、並列出力された第１ラインのディジタルデータＤ1 （１）〜Ｄn （１）における画素ａのディジタルデータＤ1 （１）、画素ｂのディジタルデータＤ2 （１）、および画素ｃのディジタルデータＤ3 （１）の平均値ＡＶ１を求めて保持する。同様に、画素ｂのディジタルデータＤ2 （１）、画素ｃのディジタルデータＤ3 （１）、および画素ｄのディジタルデータＤ4 （１）の平均値ＡＶ２を求めて保持し、かつ画素ｃのディジタルデータＤ3 （１）、画素ｄのディジタルデータＤ4 （１）、および画素ｅのディジタルデータＤ5 （１）の平均値ＡＶ３を求めて保持する。
【００６９】
次に、ディジタル平滑化処理部５０は、並列出力された第２ラインのディジタルデータＤ1 （２）〜Ｄn （２）における画素ｉのディジタルデータＤ1 （２）、画素ｊのディジタルデータＤ2 （２）、および画素ｋのディジタルデータＤ3 （２）の平均値ＡＶ４を求めて保持する。同様に、画素ｊのディジタルデータＤ2 （２）、画素ｋのディジタルデータＤ3 （２）、および画素ｌのディジタルデータＤ4 （２）の平均値ＡＶ５を求めて保持し、かつ画素ｋのディジタルデータＤ3 （２）、画素ｌのディジタルデータＤ4 （２）、および画素ｍのディジタルデータＤ5 （２）の平均値ＡＶ６を求めて保持する。
【００７０】
続いて、ディジタル平滑化処理部５０は、並列出力された第３ラインのディジタルデータＤ1 （３）〜Ｄn （３）における画素ｑのディジタルデータＤ1 （３）、画素ｒのディジタルデータＤ2 （３）、および画素ｓのディジタルデータＤ3 （３）の平均値ＡＶ７を求めて保持する。同様に、画素ｒのディジタルデータＤ2 （３）、画素ｓのディジタルデータＤ3 （３）、および画素ｔのディジタルデータＤ4 （３）の平均値ＡＶ８を求めて保持し、かつ画素ｓのディジタルデータＤ3 （３）、画素ｔのディジタルデータＤ4 （３）、および画素ｕのディジタルデータＤ5 （３）の平均値ＡＶ９を求めて保持する。
【００７１】
次いで、ディジタル平滑化処理部５０は、保持された平均値データＡＶ１、ＡＶ４およびＡＶ７の平均値データ、すなわち、図１１に示すように、３×３のウインドウ領域Ｗ1 を構成する画素｛ａ，ｂ，ｃ、ｉ，ｊ，ｋ、ｑ，ｒ，ｓ｝の平均値データＡＶ（Ｗ1 ）を求める。同様に、アドレス設定部３４は、保持された平均値データＡＶ２、ＡＶ５およびＡＶ７の平均値データ、すなわち、ウインドウ領域Ｗ1 を１画素右シフトしたウインドウ領域Ｗ2 を構成する画素｛ｂ，ｃ，ｄ、ｊ，ｋ，ｌ、ｒ，ｓ，ｔ｝の平均値データＡＶ（Ｗ2 ）を求め、さらに、ウインドウ領域Ｗ2 を１画素右シフトしたウインドウ領域Ｗ3 を構成する画素｛ｃ，ｄ，ｅ、ｋ，ｌ，ｍ、ｓ，ｔ，ｕ｝の平均値データＡＶ（Ｗ3 ）を求める。
【００７２】
そして、ディジタル平滑化処理部５０は、ウインドウ領域Ｗ1 の中央の画素ｊのディジタルデータＤ2 （２）とウインドウ領域Ｗ1 の平均値データＡＶ（Ｗ1 ）、ウインドウ領域Ｗ2 の中央の画素ｋのディジタルデータＤ3 （２）とウインドウ領域Ｗ2 の平均値データＡＶ（Ｗ2 ）、およびウインドウ領域Ｗ3 の中央の画素ｌのディジタルデータＤ4 （２）とウインドウ領域Ｗ3 の平均値データＡＶ（Ｗ3 ）をそれぞれ比較処理し、この比較結果に基づいて撮像対象物の輪郭点を抽出するようになっている。
【００７３】
すなわち、｜ディジタルデータＤ2 （２）｜＞｜平均値データＡＶ（Ｗ1 ）｜および｜ディジタルデータＤ2 （２）｜＜｜平均値データＡＶ（Ｗ1 ）｜ならば、ウインドウ領域Ｗ1 の中央の画素ｊにフラグ“１”を設定してその画素ｊを撮像対象物の輪郭点として抽出し、｜ディジタルデータＤ2 （２）｜＝｜平均値データＡＶ（Ｗ1 ）｜であれば、画素ｊにフラグ“０”を設定してその画素ｊを撮像対象物の輪郭以外の点とする。同様に、｜ディジタルデータＤ3 （２）｜＞｜平均値データＡＶ（Ｗ2 ）｜および｜ディジタルデータＤ3 （２）｜＜｜平均値データＡＶ（Ｗ2 ）｜ならば、ウインドウ領域Ｗ2 の中央の画素ｋにフラグ“１”を設定してその画素ｋを撮像対象物の輪郭点として抽出し、｜ディジタルデータＤ3 （２）｜＝｜平均値データＡＶ（Ｗ2 ）｜であれば、画素ｋにフラグ“０”を設定してその画素ｋを撮像対象物の輪郭以外の点とする。また、｜ディジタルデータＤ4 （２）｜＞｜平均値データＡＶ（Ｗ3 ）｜および｜ディジタルデータＤ4 （２）｜＜｜平均値データＡＶ（Ｗ3 ）｜ならばウインドウ領域Ｗ3 の中央の画素ｌにフラグ“１”を設定してその画素ｌを撮像対象物の輪郭点として抽出し、｜ディジタルデータＤ4 （２）｜＝｜平均値データＡＶ（Ｗ3 ）｜であれば、画素ｌにフラグ“０”を設定してその画素ｌを撮像対象物の輪郭以外の点とする。
【００７４】
このようにして、順次並列出力されてくる各ラインのディジタルデータに対して水平方向（列方向）および垂直方向（行方向）にそれぞれ隣接する３画素の領域毎に上述した平滑化処理を行なうことにより、全ての画素群から輪郭点を表す画素を抽出することができる。
【００７５】
なお、上述した平滑化処理に併せて輪郭点を表す画素とその画素に隣接する画素との間で比較処理を行なえば、全ての輪郭点における変化方向を抽出することもできる。
【００７６】
そして、第１処理部１１の第１の比較回路３０、第２の比較回路３３あるいはディジタル平滑化処理部５０により抽出され各ライン毎に同時並列出力された各画素の２ビットデータ、あるいは１ビットデータ（画素単位出力データ）は、アドレス設定部３４に送られる。なお、この画素単位出力データは、必要に応じてチップＣの外の外部装置５へ出力することも可能である。
【００７７】
アドレス設定部３４は、第１処理部１１（第１の比較回路３０、第２の比較回路３３あるいはディジタル平滑化処理部５０）から各ライン毎に同時並列出力された各画素の画素単位出力データに基づいて、フラグ“０１”およびフラグ“１１”が設定された画素（輪郭点）の列方向および行方向のアドレスデータを設定するようになっている。
【００７８】
すなわち、アドレス設定部３４は、図１２に示すように、アドレスデータ発生部１２から発生したクロックに応じて、フラグ“０１”およびフラグ“１１”が設定された画素（輪郭点）の列方向のアドレスデータを設定する列方向アドレス設定回路５５と、この列方向アドレス設定回路５５により列方向アドレスが設定された画素に対して行方向のアドレスを設定する行方向アドレス設定回路５６とを備えている。
【００７９】
列方向アドレス設定回路５５は、第１処理部１１から順次並列出力されてくる各ラインのｎ個の画素単位の出力データ（フラグ“０１”ｏｒフラグ“１１”の２ビットデータおよびフラグ“０”の１ビットデータ；なお、図１２中では、ｎ＝３２として説明する）における例えば左側の１６画素分のビットデータを各ラインの第１区画（枠）、右側の１６画素分のビットデータを第２枠としてそれぞれ保持するバッファ６０を備えている。
【００８０】
このバッファ６０は、１ビットデータを同時並列に１６個分保持できるビットデータ保持領域を２つ有しており、１ビットの画素単位出力データおよび２ビットの画素単位出力データにおける符号フラグを省いた１ビットデータが第１のビットデータ保持領域６０ａに保持される。また、符号フラグを表す１ビットデータは、第２のビットデータ保持領域６０ｂに保持される。なお、１つのバッファ６０で保持する画素（ビットデータ）の数は、ｎ＝３２×ｓ；ｓ＝１、２、…の場合には、１６が望ましいが、通常、ｎ＝２m ；８≦ｍであり、その場合には、ｍの値で定まる１ラインの画素数に応じてバッファで保持するビットデータの数、すなわち、ラインを分割する枠の大きさを定めるようになっている。
【００８１】
また、列方向アドレス設定回路５５は、アドレスデータ発生部１２から送られるクロック｛クロック周期（クロック走査時間）は、１６画素走査時間の１／１６｝を計数（カウント）してそのカウント値（４ビットデータ）を出力する４ビットカウンタ６１と、このカウンタ６１から出力された４ビット２進数を１６ビットのコードデータに変換し、１６本のライン出力（１６個のビットデータ）とする変換回路６２とを備えている。
【００８２】
さらに、列方向アドレス設定回路５５は、極性整合を必要とするフリップ／フロップ回路やＡＮＤ回路（本構成ではＡＮＤ回路として説明する）を有し、上記バッファ６０ａを介して送られた１６画素に対応する１ビット（ｂｉｔ）×１６のビットデータと変換回路６２から出力された１６画素に対応する１６ビットデータとを、第１列目からビット毎（画素毎）に順次走査して（論理積をとって）比較する比較器６３と、各画素（１６画素）に接続され、上記比較器６３の比較走査（論理積実行）の結果、バッファ６０を介して送られたビットデータと変換回路６２から出力されたビットデータとの論理積が“１”の場合に、その論理積が“１”の画素に対するアドレス設定指令を表す有効信号を出力する１６入力ＯＲ回路６４と、この１６入力ＯＲ回路６４から出力された有効信号を取り込んで４ビットカウンタ６１の値（２進数）を取り込み、上記画素の枠データ（第１枠ｏｒ第２枠）および列アドレスデータとして出力するアドレスデータ出力回路６５とを備えている。
【００８３】
また、１６入力ＯＲ回路６４からアドレスデータ出力回路６５へ送られる有効信号に同期して、対応する画素の符号データがバッファ６０の第２ビットデータ保持領域６０ｂから出力されるように構成されている。
【００８４】
一方、行方向アドレス設定回路５６は、上記検出部２ａ（感光用ＣＣＤ７）の行方向走査パルス用クロック（行方向シフト用クロックパルス）を発生する行方向走査用クロック発生部６６と、行方向走査用クロック発生部６６から送られるクロックをカウントしてそのカウント値を行アドレスデータとして出力する２進カウンタ６７とを備えている。
【００８５】
そして、アドレス設定部３４は、列方向アドレス設定回路５５のアドレスデータ出力回路６５を介して出力された枠データを含む列アドレスデータおよび符号データと行方向アドレス設定回路５６のカウンタ６７から出力された行アドレスデータとを保持するバッファ７０を備え、このバッファ７０を介して（行，列）アドレスデータ（符号データを含む）を出力するようになっている。
【００８６】
ここで、図１３を用いて列方向アドレス設定回路５５の具体的な動作処理について説明する（なお、説明を容易にするため、バッファ６０に保持された第１枠および第２枠における画素を８画素とする）。
【００８７】
第１処理部１１から並列出力されたある読み出しラインの第１枠の８画素｛Ｐ（８，１）〜Ｐ（８，８）｝のビットデータ｛符号ビットが除去されたデータであり、例えば画素Ｐ（８，２）および画素Ｐ（８，５）がフラグ“１”のビットデータであり、それ以外の画素はフラグ“０”のビットデータであるとする；すなわち、０１００１０００）は、バッファ６０の第１ビットデータ保持領域６０ａにそれぞれ保持され、符号データは、第２のビットデータ保持領域６０ｂにおける画素Ｐ（８，２）に対応する領域にフラグ“１”が、また画素Ｐ（８，５）に対応する領域にフラグ“０”がそれぞれ保持される。そして、第１ビットデータ保持領域６０ａに保持されたビットデータ０１００１０００は、同時並列に比較器６３に送られる。
【００８８】
一方、４ビットカウンタ６１｛初期値（００００）｝からは、アドレスデータ発生部１２から送られたクロックをカウントして４ビットデータ（０００１）が変換回路６２へ送られる。このとき、変換回路６２では、送られた４ビットデータ（０００１）および当該（０００１）の１０進数での値“１”に基づいて、右から第“１”桁目を“１”に設定した１６ビットのコードデータ（０００００００００００００００１）が作成されて比較器６３へ出力される（なお、図１３では、８画素であるため、４ビットデータにおける右側２ビットに対応する８ビットのコードデータ（０００００００１）が比較器６３に送られたものとする）。
【００８９】
比較器６３では、バッファ６０を介して送られたビットデータ（０１００１０００）と変換回路６２から送られたコードデータ（０００００００１）との比較走査が第１列目から順次行なわれ、対応する画素毎に論理積が実行される。このとき、対応する全てのビットの論理積は全て“０”であるため、１６入力ＯＲ回路６４からアドレスデータ出力回路６５に有効信号は送られず、４ビットカウンタ６１のカウント値（０００１）もアドレスデータ出力回路６５に取り込まれない。
【００９０】
次いで、４ビットカウンタ６１｛現在値（０００１）｝に対してアドレスデータ発生部１２から次のクロックが送られてそのクロックがカウントされ、４ビットデータ（００１０）が変換回路６２へ送られる。
【００９１】
このとき、変換回路６２では、４ビットデータ（００１０）および当該（００１０）の１０進数での値“２”に基づいて、右から第“２”桁目を“１”に設定した８ビットのコードデータ（００００００１０）が作成されて比較器６３に送られ、上述した比較処理が行なわれる。この場合でも、対応する全てのビットの論理積は全て“０”であるため、１６入力ＯＲ回路６４からアドレスデータ出力回路６５に有効信号は送られず、４ビットカウンタ６１のカウント値（０００１）もアドレスデータ出力回路６５に取り込まれない。
【００９２】
このように、上述したカウンタ６１のクロックに応じた２進出力に基づく比較処理が順次行なわれる。
【００９３】
そして、カウンタ６１のカウント値が（０１００）にカウントされて出力された４ビットデータ（０１００）および当該（０１００）の１０進数での値“４”に基づいて、右から第“４”桁目を“１”に設定した８ビットのコードデータ（００００１０００）が作成され、比較器６３に送られて上述した比較処理が行なわれる。
【００９４】
比較器６３では、バッファ６０を介して送られたビットデータ（０１００１０００）と２進−ＢＣＤ変換回路６２から送られたコードデータ（００００１０００）との比較走査が第１列目から順次行なわれ、対応する画素毎に論理積が実行される。このとき、対応する全てのビットの論理積において第４桁目のビットデータの論理積は“１”になるため、１６入力ＯＲ回路６４からアドレスデータ出力回路６５に有効信号（上記データ（０１００１０００）の符号を含む）がアドレスデータ出力回路６５に送られ、４ビットカウンタ６１のカウント値（１０００）がアドレスデータ出力回路６５に取り込まれる。また、上記有効信号に同期してバッファ６０の第２のビットデータ保持領域６０ｂから画素Ｐ（８，５）に対応する符号データ“０”が出力される。
【００９５】
そして、アドレスデータ出力回路６５により、取り込まれたカウント値（１０００）に基づいて、１６ビット（図１３においては８ビット）の枠データ（第１枠）および符号データ“０”を含む列アドレスデータ（１０００）がバッファ７０に送られる。
【００９６】
このとき、上記読み出しラインの行方向シフト回数に応じて行方向走査用クロック発生部６６から順次出力されたクロックが２進カウンタ６７によりカウントされており｛例えば、４回のカウントであれば（０１００）｝、このカウント値（０１００）がカウンタ６７から行アドレスデータとしてバッファ７０に出力される。
【００９７】
バッファ７０に送られた枠データ（第１枠）、符号データを含む列アドレスデータおよび行アドレスデータは、そのバッファ７０を介して同期して（行，列）アドレスデータとして第２処理部１３へ送られる。
【００９８】
以下、同様に、カウンタ６１のカウント値が（０１１１）にカウントされて出力された４ビットデータ（０１１１）および当該（０１１１）の１０進数での値“７”に基づいて、変換回路６２により、右から第“７”桁目を“１”に設定した８ビットのコードデータ（０１００００００）が作成され、比較器６３に送られて上述した比較処理が行なわれる。
【００９９】
比較器６３では、バッファ６０を介して送られた（０１００１０００）と２進−ＢＣＤ変換回路６２から送られた（０１００００００）との比較走査が第１列目から順次行なわれ、対応する画素毎に論理積が実行される。このとき、対応する全てのビットの論理積において第７桁目のビットデータの論理積は“１”になるため、１６入力ＯＲ回路６４からアドレスデータ出力回路６５に有効信号が送られ、４ビットカウンタ６１のカウント値（０１１１）がアドレスデータ出力回路６５に取り込まれる。また、上記有効信号に同期してバッファ６０の第２のビットデータ保持領域６０ｂから画素Ｐ（８，２）に対応する符号データ“１”が出力される。
【０１００】
そして、１６ビット（図１３においては８ビット）の枠データおよび符号データを含む列アドレスデータ（０１１１）がバッファ７０に送られ、さらに、カウンタ６７から（０１００）が行アドレスデータとしてバッファ７０に出力される。
【０１０１】
バッファ７０に送られた枠データ（第１枠）、符号データを含む列アドレスデータおよび行アドレスデータは、そのバッファ７０を介して同期して（行，列）アドレスデータとして第２処理部１３へ送られる。
【０１０２】
上述した処理をライン上に設定された全ての枠内の画素（図１２では、第１の枠の１６画素および第２枠の１６画素）に対して同時並列に行ない、さらに、各ライン毎に順次並列に送られてくる各画素のビットデータに対して連続して行なうことにより、ライン毎の各画素群におけるフラグ“１”が設定された画素（輪郭点）に対して（列，行）アドレスデータを設定して出力することができる。
【０１０３】
なお、図１２および図１３に示したアドレス設定部３４の列方向アドレスデータ設定回路５５によれば、各ラインの画素群を１６画素ずつに分割して第１枠および第２枠を設定して、この第１および第２枠の画素群に対して同時並列にアドレスデータ設定処理を行なったが、枠を設定せずに、ライン上の全ての画素を順次走査（比較処理）して上述したアドレスデータ設定処理を行ってもよい。
【０１０４】
すなわち、図１４に示す列方向アドレス設定回路５５Ａによれば、第１処理部１１から読み出されたある読み出しラインの全画素（３２画素）のビットデータにおける符号ビット以外のデータは、バッファ６０Ａの第１のビットデータ保持領域６０ａに保持され、また、符号データは、第２のビットデータ保持領域６０ｂに保持される。そして、第１ビットデータ保持領域６０ａに保持されたビットデータは、同時並列に比較器６３Ａに送られる。
【０１０５】
一方、ラインの全画素数（３２画素）に対応する８ビットカウンタ６１Ａからは、アドレスデータ発生部１２から送られたクロックをカウントして８ビットデータが変換回路６２Ａへ送られる。このとき、変換回路６２Ａでは、送られた８ビットデータおよび当該８ビットデータの１０進数での値に基づいて、右からその値の桁を“１”に設定した３２ビットのコードデータが作成されて比較器６３Ａへ出力される。
【０１０６】
以下、比較器６３Ａによりバッファ６０Ａの第１のビットデータ保持領域６０ａを介して送られた３２ビットデータと変換回路６２Ａから送られた３２ビットのコードデータとの比較走査が第１列目から順次行なわれ、対応する画素毎に論理積が実行される。
【０１０７】
そして、この比較処理を８ビットカウンタ６１ａのカウント動作に応じて順次送られてくるライン毎に実行し、対応する全てのビットの論理積において、ある桁のビットデータの論理積が“１”になった場合においては、３２入力ＯＲ回路６４ａからアドレスデータ出力回路６５ａに有効信号が送られ、８ビットカウンタ６１ａのカウント値がアドレスデータ出力回路６５ａに取り込まれる。また、上記有効信号に同期してバッファ６０の第２のビットデータ保持領域６０ｂから対応する画素の符号データ“０”が出力される。
【０１０８】
この結果、アドレスデータ出力回路６５ａにより、８ビットカウンタ６１ａの現在のカウント値が取り込まれ、符号データを有する８ビットの列アドレスデータがバッファ７０に送られるようになっている。
【０１０９】
このようにして、第１処理部１１の処理により、上記撮像対象物の輪郭点の画素位置を（行、列）アドレスデータとして求めて第２処理部１３へ送ることができる。
【０１１０】
第２処理部１３は、第１処理部１１から送られた撮像対象物の輪郭点を表す（行、列）アドレスデータに基づいて、撮像対象物の面積、幅、重心点（中心点）等の幾何学的特徴を表す計測データを演算するようになっている。
【０１１１】
例えば、第２処理部１３は、輪郭点を表す（行、列）アドレスデータから、列方向（横方向）に沿った２つの輪郭変化点（一方は符号＋、他方は符号−）から撮像対象物の上記列方向に沿った輪郭線の全アドレスおよび輪郭線の長さ（列方向に沿った幅）を求めることができる。
【０１１２】
すなわち、図１５に示すように、第２処理部１３は、第ｋ＋２ラインにおける輪郭変化点（符号データ“０”、すなわち、符号“＋”）のアドレスデータ（ｋ＋２，ｓ2 ）と同ラインにおける輪郭変化点（符号データ“０”、すなわち、符号“−”）のアドレスデータ（ｋ＋２，ｓ1 ）とから、その（ｋ＋２，ｓ2 ）〜（ｋ＋２，ｓ1 ）間の全ての画素が第ｋ＋２ラインに沿った撮像対象物の輪郭線であり、その幅ｗ1 は、ｗ1 ＝｜ｓ1 −ｓ2 ｜で求められる。
【０１１３】
同様に、第ｋ＋１ラインにおいては、その第ｋ＋１ラインの輪郭変化点（符号“＋”）のアドレスデータ（ｋ＋１，ｓ4 ）〜輪郭変化点（符号“−”）のアドレスデータ（ｋ＋１，ｓ3 ）間の全ての画素が第ｋ＋１ラインに沿った撮像対象物の輪郭線であり、その幅ｗ2 は、ｗ2 ＝｜ｓ3 −ｓ4 ｜で求められる。また、第ｋラインにおいては、その第ｋラインの輪郭変化点（符号“＋”）のアドレスデータ（ｋ，ｓ6 ）〜輪郭変化点（符号“−”）のアドレスデータ（ｋ，ｓ5 ）間の全ての画素が第ｋラインに沿った撮像対象物の輪郭線であり、その幅ｗ3 は、ｗ3 ＝｜ｓ5 −ｓ6 ｜で求められる。なお、実際の計測では、各ラインの幅ｗ1 〜ｗ3 は、補正値として、得られた値に＋１してもよい。
【０１１４】
また、上述した第ｋ＋２〜第ｋライン間の領域において、その領域を含む面積等を演算する場合では、上記領域を平均化して平均ライン（平均行；図１６参照）を設定しておき、この平均ラインを利用するとよい。
【０１１５】
例えば、ｋ＝１、ｓ1 ＝１８２、ｓ2 ＝３３３、ｓ3 ＝２１１、ｓ4 ＝３０１、ｓ5 ＝２５３、ｓ6 ＝２６１とすると、幅ｗ1 ＝１５１、幅ｗ2 ＝９０、幅ｗ3 ＝８となり、平均ラインの行アドレスは、
平均ラインの行アドレス＝｛８×１（第１ラインの行アドレス）＋９０×２（第２ラインの行アドレス）＋１５１×３（第３ラインの行アドレス）｝／（８＋９０＋１５１）＝２．５７４２９７…と求められ、この平均ラインの行アドレスを第１ライン〜第３ライン間の領域を含む面積演算等に用いることができる。
【０１１６】
なお、上述した列方向に沿った輪郭線およびその幅を求めた演算処理と同様の処理を行なうことにより、行方向（縦方向）に沿った２つの輪郭変化点（一方は符号“＋”、他方は符号“−”）に基づいて撮像対象物の上記行方向に沿った輪郭線の全アドレスおよび輪郭線の幅を求めることも可能である。
【０１１７】
さらに、第２処理部１３は、上述した列方向、行方向に沿った輪郭線上の輪郭点を含む全ての輪郭点のアドレスデータに基づいて、撮像対象物の傾き補正を行なうことができる。
【０１１８】
例えば、図１７に示すように、全ての輪郭点のアドレスデータから想定される撮像対象物Ｉ1 の形状（正方形とする）が図１７に実線で示すように、列方向（Ｘ軸とする）および行方向（Ｙ軸）に対して傾いていたとする。
【０１１９】
このとき、第２処理部１３は、撮像対象物Ｉ1 の各輪郭線の位置を補正して、その撮像対象物Ｉ1 の傾きをなくすことができる。
【０１２０】
例えば、図１８に示すように、輪郭線ａの傾きを補正する場合｛輪郭線ａが図１８のように第１ライン（第１行）〜第３ライン（第３行）に亘って傾いて位置してるものとする｝、第２処理部１３は、前掲図１６で説明した平均化処理を行なって補正輪郭線ａ' を求めることができる。
【０１２１】
すなわち、第２処理部１３は、第１ライン上における輪郭線ａを含む画素数（３画素）、第２ライン上における輪郭線ａを含む画素数（５画素）、および第３ライン上における輪郭線ａを含む画素数（３画素）から、補正輪郭線ａ' の行アドレスは、｛３×１（第１ラインの行アドレス）＋５×２（第２ラインの行アドレス）＋３×３（第３ラインの行アドレス）｝／１１（輪郭線ａに基づく全ての輪郭点の画素数）＝２と求められる。すなわち、補正輪郭線ａ' は、第２ライン上に位置することになる。
【０１２２】
このようにして、全ての輪郭線を補正して撮像対象物Ｉ1 の全体の傾き補正を行なうことができる。
【０１２３】
また、第２処理部１３は、撮像対象物の各輪郭線が曲線の場合、その輪郭曲線を直線に近似補正することができる。
【０１２４】
例えば図１９に示すように、輪郭線が曲線の撮像対象物Ｉ2 の最大行アドレスｔ1 およびこの最大行アドレスｔ1 から許容範囲画素α1 分減算した行アドレスｔ1'，最小行アドレスｔ2 およびこの最小行アドレスｔ2 から許容範囲画素α2 分加算した行アドレスｔ2'，最大列アドレスｔ3 およびこの最大列アドレスｔ3 から許容範囲画素α3 分減算した列アドレスｔ3'，最小列アドレスｔ4 およびこの最小列アドレスｔ4 から許容範囲画素α4 分加算した列アドレスｔ4'にそれぞれ囲まれる輪郭曲線に基づいて、第２処理部１３は、上述した平均化処理を用いることにより、各輪郭曲線に対する近似補正輪郭線（直線）を求めている。
【０１２５】
すなわち、第２処理部１３は、最大行アドレスｔ1 〜行アドレスｔ1'内の各行アドレスおよびその各行アドレスのライン上における輪郭曲線の画素数から上記最大行アドレスｔ1 〜行アドレスｔ1'内の領域の平均行アドレスｔ1av を求めて、この行アドレスｔ1av に対応する第ｔ1av ラインを近似補正線とする。
【０１２６】
以下、同様に、最小行アドレスｔ2 〜行アドレスｔ2'から平均行アドレスｔ2av を求めて近似補正線である第ｔ2av ラインを設定し、最大列アドレスｔ3 〜列アドレスｔ3'から平均列アドレスｔ3av を求めて近似補正線である第ｔ3av ラインを設定し、さらに、最小列アドレスｔ4 〜列アドレスｔ4'から平均列アドレスｔ4av を求めて近似補正線である第ｔ4av ラインを設定することができる。
【０１２７】
さらに第２処理部１３は、幅計測を行なう際に、撮像対象物Ｉ3 における非直線状の輪郭線を直線状に補正することも可能である。例えば、図２０に示すように、行方向に沿った輪郭線ｔa が鋸状になっている場合において、第２処理部１３は、そのｔa を含む最大列アドレスｔmax およびｔa を含む最小列アドレスｔmin をそれぞれ求め、最大列アドレスｔmax 〜最小列アドレスｔmin 内の各列アドレスおよびその各列アドレスのライン上における輪郭線ｔa の画素数から上記最大列アドレスｔmax 〜最小列アドレスｔmin 内の領域の平均列アドレスｔavを求めて、この列アドレスｔavに対応する第ｔavラインを補正輪郭線に設定している。
【０１２８】
この非直線状の輪郭線の直線状補正は、計測する全ての輪郭線に対して行なうことが可能である。
【０１２９】
また、第２処理部１３は、求めた補正輪郭線（第ｔavライン）の列アドレスｔavと最大列アドレスｔmax および最小列アドレスｔmin との偏差を求めて、列アドレスｔavおよびその偏差データから輪郭線ｔa の揺れ抽出データを得ることも可能である。
【０１３０】
そして、第２処理部１３は、列方向、行方向に沿った輪郭線上の輪郭点のアドレスデータに基づいて、撮像対象物の中心点を求めることができる。
【０１３１】
例えば、図２１に示すように、第２処理部１３は、列方向（Ｘ軸）に平行かつ撮像対象物Ｉ4 に接する全ての線分の中で最大の列アドレスｖc1を有するラインＬ１、列方向（Ｘ軸）に平行かつ撮像対象物Ｉ4 に接する全ての線分の中で最小の列アドレスｖc2を有するラインＬ２、行方向（Ｙ軸）に平行かつ撮像対象物Ｉ4 に接する全ての線分の中で最大の行アドレスｖr1を有するラインＬ３および行方向（Ｙ軸）に平行かつ撮像対象物Ｉ4 に接する全ての線分の中で最小の行アドレスｖr2を有するラインＬ４をそれぞれ求める。そして、その最大列アドレスｖc1と最小列アドレスｖc2とを加算して１／２を掛けることにより中心列アドレスｖm2を求め、さらに最大行アドレスｖr1と最小行アドレスｖr2とを加算して１／２を掛けることにより中心行アドレスｖm1を求めることにより、撮像対象物Ｉ4 の中心点のアドレス（ｖm1，ｖm2）を求めることができる。
【０１３２】
なお、第２処理部１３は、撮像対象物Ｉ4 の全ての輪郭点を表す（行、列）アドレスデータ｛（ｘ1 ，ｙ1 ）、（ｘ2 ，ｙ2 ）、…、（ｘt ，ｙt ）｝を全て加算し、その加算アドレスデータ（ｘadd ，ｙadd ）を加算総数ｔで割った値（ｘadd ／ｔ，ｙadd ／ｔ）を撮像対象物Ｉ4 の中心点アドレスとしてもよい。
【０１３３】
ところで、センシング部２の検出部２ａに正対する撮像対象物Ｉ5 を図２２に示す。この撮像対象物Ｉ5 は、行方向および列方向にそれぞれ平行に輪郭線が位置しているため、列方向に平行な対向する２つの輪郭線は、その行アドレスが等しく、行方向に平行な対向する２つの輪郭線は、その列アドレスが等しくなっている。
【０１３４】
一方、第２処理部１３が撮像対象物の角点を抽出する処理を図２３を用いて説明する。図２３によれば、第ｋ行目の輪郭点ａの列アドレスをＡa とし、第ｋ＋１行目の輪郭点ｂの列アドレスをＡb とし、第ｋ＋２行目の輪郭点ｃの列アドレスをＡc とし、第ｋ＋３行目の輪郭点ｄの列アドレスをＡd とし、さらに、第ｋ＋４行目の列アドレスをＡe とすると、第２処理部１３は、互いに隣接する２つの行の列アドレスの差分の絶対値をそれぞれ求め｛（Ａb −Ａa ）、（Ａc −Ａb ）、（Ａd −Ａc ）、および（Ａe −Ａd ）｝、その差分量（傾き）の変化を調べる。
【０１３５】
例えば、図２３において、Ａa ＝２２６、Ａb ＝２２２、Ａc ＝２１８、Ａd ＝２１７、およびＡe ＝２１６とすると、（Ａb −Ａa ）＝（Ａc −Ａb ）＝−４，（Ａd −Ａc ）＝（Ａe −Ａd ）＝−１となるため、輪郭点ａから輪郭点ｃまでは「傾き−４」の直線であり、輪郭点ｃから輪郭点ｅまでは「傾き−１」の直線となっていることが分かる。この結果、輪郭点ｃを角点として抽出することができる。
【０１３６】
すなわち、各輪郭点間の傾きを比べることで、撮像対象物の輪郭における角点を容易に抽出することが可能である。
【０１３７】
ここで、図２３で示した処理により抽出された４つの角点｛データＡ（ｘ1 ，ｙ1 ）、データＢ（ｘ2 ，ｙ2 ）、データＣ（ｘ3 ，ｙ3 ）、データＤ（ｘ4 ，ｙ4 ）｝から成る矩形状の撮像対象物Ｉ6 を図２４に示す。
【０１３８】
図２４によれば、第２処理部１３は、求めた４つの角点データＡ（ｘ1 ，ｙ1 ）〜データＤ（ｘ4 ，ｙ4 ）を用いて、輪郭線の傾きや面積等を容易に求めることができる。
【０１３９】
以上述べたように、第２処理部１３は、第１処理部１１から送られた撮像対象物の輪郭点を表す（行、列）アドレスデータに基づいて、撮像対象物の面積、幅、角点および重心点（中心点）等の幾何学的特徴を表す計測データを必要に応じて近似や補正を施しながら求めることができる。そして、第２処理部１３は、求めた計測データを第３処理部１５に送る。
【０１４０】
第３処理部１５は、図２５に示すように、第２処理部１３から送られた計測データＤ1 と外部装置５から送られた上記計測データに対応する撮像対象物の中心点のアドレスデータ、幅データおよび面積データ等の比較基準データＤ2 とを比較する比較回路（比較）７５を有し、この比較回路７５の比較の結果、求められた計測データＤ1 と比較基準データＤ2 とが一致（あるいは、許容誤差範囲内）しているか否かを判定してその判定データを外部装置５へ出力するようになっている。
【０１４１】
また、第３処理部１５の他の構成を図２６に示す。図２６によれば、第３処理部１５ａは、第２処理部１３から送られた計測データＤ1 （例えば撮像対象物としての移動物体の中心点のアドレスデータ）と、上記移動物体の移動に追尾して移動させる外部装置としての計測部（例えばセンシング部２自体や他の計測機械）５ａの基準位置を表す比較基準データＤ2'とを減算する減算器７６を有し、この減算器７６の減算結果に基づいて方向データ（符号で表される）と偏差データ（符号＋偏差データＤA ）とを求めて計測部５ａへ出力することにより、その計測部５ａの駆動モータの制御を行なうこともできる。
【０１４２】
また、必要であれば、第３処理部１５ａは、偏差データと別途外部より入力された最小データおよび最大データとで、計測部５ａの駆動モータに対して加減速制御信号を送ることも可能である。
【０１４３】
次に本構成の画像計測デバイス１の全体動作について説明する。
【０１４４】
本構成の画素計測デバイス１によれば、例えば高速移動している撮像対象物は、２次元撮像センサ４のセンシング部２の検出部２ａ（感光用ＣＣＤ７）により撮像される。そして、この検出部２ａを介して撮像された信号電荷は、前掲図２に示すように、電子シャッター動作により全画素同一タイミングでアナログメモリー部２ｂ（垂直走査用ＣＣＤ８）へ転送され、このアナログメモリー部２ｂから各ライン毎に同時並列にＡ／Ｄ変換部１０へ転送される。
【０１４５】
Ａ／Ｄ変換部１０へ同時並列に転送された各ライン毎の信号電荷は、前掲図３〜図４を用いて説明したＡ／Ｄ変換部１０の選択加算処理および比較処理により、同時に出力ビット数（８ビット）×クロック周期の時間で８ビットのディジタルデータに変換されて第１処理部１１へ並列出力される。
【０１４６】
第１処理部１１へ各ライン毎に順次並列出力されたデジタルデータに基づいて、前掲図５乃至図１１を用いて説明した２値微分処理（あるいは、２値化処理、平滑化処理）により、輪郭点を“１”輪郭以外の点を“０”とした各画素の１ビットのフラグデータ（画素単位出力データ）が生成される。そして、各画素の１ビットフラグデータはアドレス設定部３４に同時並列に出力され、前掲図１２乃至図１４を用いて説明した列アドレスおよび行アドレス設定処理により、上記撮像対象物の輪郭点（フラグ“１”が設定された画素位置）が（行、列）アドレスデータとして抽出されて第２処理部１３へ転送される。
【０１４７】
第２処理部１３へ転送された撮像対象物の輪郭点を表す（行、列）アドレスデータに基づいて、第２処理部１３の前掲図１５乃至図２４を用いて説明した各種の演算処理により、撮像対象物の面積、幅、中心点等の計測データが求められる。そして、得られた計測データは、第３処理部１５へ送られる。
【０１４８】
第３処理部１５へ送られた撮像対象物の計測データは、前掲図２５および図２６を用いて説明した比較処理により比較基準データとの比較が行なわれ、この比較結果が外部装置５へ転送されて、その外部装置５に対する駆動制御等に供される。
【０１４９】
すなわち、本構成の画像計測デバイス１によれば、センシング部２として電子シャッター動作可能な感光用ＣＣＤ７および垂直走査用ＣＣＤ８を用いているため、感光用ＣＣＤ７で撮像した信号電荷を全画素同一タイミングで垂直走査用ＣＣＤ８へ高速転送することができる。したがって、撮像対象物が高速に動作していても、センシング部２の感光用ＣＣＤ７および垂直走査用ＣＣＤ８により、上記撮像対象物の静止画像をその動作を停止させることなく容易に撮像することができる。また、得られた撮像画像にブレ等を生じることがない。
【０１５０】
さらに、上述したように、感光用ＣＣＤ７で撮像した信号電荷を全画素同一タイミングで垂直走査用ＣＣＤ８へ高速転送しているため、撮像対象物が高速に動作していても、各行の読み出しタイミングの違いにより生じるフォーカルプレーン効果を起こすことがなく、正確な撮像画像を得ることができる。
【０１５１】
そして、本構成の画像計測デバイス１によれば、同時並列に転送された各ライン毎の信号電荷を各画素同時に出力ビット数（８ビット）×クロック周期の時間で８ビットのディジタルデータに変換して第１処理部１１へ並列出力することができるため、従来のＡ／Ｄ変換に掛かる時間（２５６×クロック周期）と比較して大幅に処理時間を短縮させることができる。
【０１５２】
したがって、撮像対象物を高速に検出し、かつ高速にＡ／Ｄ変換処理することができる。また、高速移動中の撮像対象物の連続コマ撮影も、上述した電子シャッター動作と組み合わせることにより容易に行なうことができ、変形のない鮮明な画像を得ることができる。
【０１５３】
特に、本構成の画像計測デバイス１によれば、１チップＣ上にセンシング部２と共に搭載された第１処理部１１および第２処理部１２により、上記Ａ／Ｄ変換部１０で変換されたデジタルデータに基づいて撮像対象物の輪郭点抽出処理並びに幅計測処理、面積計測処理および中心点計測処理等の計測データ演算処理を自動的且つ高速に行なうことができる。したがって、上記センシング部２およびＡ／Ｄ変換部１０の高速検出・高速Ａ／Ｄ変換処理に加えて、そのＡ／Ｄ変換処理により得られたデジタルデータを高速演算処理することが可能な計測デバイスを１チップセンサという非常に軽量且つコンパクトな製品として提供することができる。
【０１５４】
なお、本実施形態の画像計測デバイス１においては、Ａ／Ｄ変換部１０は、センシング部２から順次並列出力された各ラインの信号電荷を同時並列に８ビットのディジタルデータに変換しており、次段の第１処理部１１において１ビットの２値化デジタルデータに変換しているが、本発明はこれに限定されるものではなく、例えば、Ａ／Ｄ変換部によりアナログ２値化処理を行ない、直接１ビットの２値化デジタルデータに変換することも可能である。
【０１５５】
すなわち、図２７に示すように、Ａ／Ｄ変換部７７におけるＣＣＤ８（ｎ，１）から出力された信号電荷に対応するＡ／Ｄ変換回路７５ａ1 の概略構成の一例を示すブロック図である。なお、他のＣＣＤ｛８（ｎ，２）〜（ｎ，ｎ）｝から出力された信号電荷に対応するＡ／Ｄ変換回路７７ａ2 〜７７ａn の構成は、Ａ／Ｄ変換回路７７ａ1 の構成と略同一であるため、その説明は省略する。
【０１５６】
Ａ／Ｄ変換回路７７ａ1 は、画素８（ｎ，１）から出力されたアナログ信号である信号電荷Ｖ0 とメモリ回路１４から入力された２値化入力信号（２値化閾値レベルＶ1 ）とを比較する比較器７８と、少なくとも１ビットのデジタルデータが保持可能なレジスタ７９とを備えている。
【０１５７】
すなわち、このＡ／Ｄ変換回路７７ａ1 の比較器７８により、信号電荷Ｖ0 と上記２値化閾値レベルＶ1 とが比較処理される。そして、[ 信号電荷Ｖ0 ＞２値化閾値レベルＶ1 ] の場合にレジスタ７９にフラグ“１”が設定出力され、[ 信号電荷Ｖ0 ≦２値化閾値レベルＶ1 ] であればフラグ“０”が設定出力される。なお、他のＡ／Ｄ変換回路７７ａ2 〜７７ａn も同様の動作処理が行なわれる。
【０１５８】
この結果、全ての画素８（ｎ，１）〜８（ｎ，ｎ）には、フラグ“１”ｏｒフラグ“０”の１ビットデータが格納され、上記フラグ“１”が格納された画素から撮像対象物の輪郭点を抽出することができる。
【０１５９】
このように構成すれば、Ａ／Ｄ変換部および第１処理部の構成がさらに簡素化され、また、そのＡ／Ｄ変換部および第１処理部の動作処理も簡単になるため、画像計測デバイスをより一層軽量・コンパクト化することができ、かつ動作処理の高速性を向上させることができる。
【０１６０】
なお、上記閾値レベルを２段階（例えば上限レベルおよび下限レベル）に設定して上述した比較処理を行なうことにより、上限レベルを越えない（上限レベルに対してアンダーな）信号電荷Ｖ0 であり、且つ下限レベルを越えた（下限レベルに対してオーバーな）信号電荷Ｖ0 のみを求めることができ、低レベルや高レベルでのノイズ成分がキャンセルされた非常に正確な輪郭点抽出を行なうことも可能である。
【０１６１】
また、本実施形態の画像計測デバイス１では、第１の比較回路３０は、並列出力されたディジタルデータＤ1 〜Ｄn と、そのディジタルデータＤ1 〜Ｄn を列方向に沿って１画素右シフトしたディジタルデータＤ1'〜Ｄn'とを許容値データに応じて同時並列に比較部３０ａを介して比較しているが、本発明はこれに限定されるものではない。
【０１６２】
例えば、図２８に示すように、第１の比較回路３０Ａは、選択回路（選択）８０を有しており、この選択回路８０は、並列出力されたディジタルデータＤ1 〜Ｄn に対して上記ディジタルデータＤ1'〜Ｄn'を比較するか、予め外部装置５及びメモリ回路１４を介して設定された２値化用設定入力デジタルデータ（所定の閾値レベルを有するデジタルデータ）を比較するかを選択するようになっている。
【０１６３】
すなわち、本構成によれば、選択回路８０により２値化用設定入力デジタルデータを選択して、その閾値レベルと並列出力されたディジタルデータＤ1 〜Ｄn とを比較して２値化し、フラグ“１”ｏｒフラグ“０”のビットデータを出力することにより、輪郭点を抽出することができる。
【０１６４】
さらに、本実施形態の画像計測デバイス１によれば、第１処理部１１は２値微分処理を行なって輪郭点（立上がり，立ち下がり）を抽出したが、本発明はこれに限定されるものではなく、上記２値微分処理に加えて、例えば２段階の閾値レベル（上限レベル、加減レベル）に基づく２値化処理を行なうことにより、データに含まれるノイズ成分キャンセルや切り出し幅中の輪郭点を抽出することができる。
【０１６５】
すなわち、第１処理部１１Ａは、図２９に示すように、上述した２つの比較部３０ａ（第１の比較部３０ａ）および比較部３０ａ' （第２の比較部３０ａ' ）をそれぞれ有しており、第１の比較部３０ａの２値微分処理により「レベル方向立上がり（符号＋）」を表す輪郭点（微分輪郭点）Ｐ１および「レベル方向立ち下がり（符号−）」を表す輪郭点（微分輪郭点）Ｐ２をそれぞれ抽出し、一方、第２の比較部３０ａ' の（上限レベル、加減レベル）に基づく２値化処理により、２値化輪郭点Ｐ３（上限レベル２値化）および２値化輪郭点Ｐ４（下限レベル２値化）をそれぞれ抽出するようになっている。
【０１６６】
そして、第１の処理部１１Ａは、ＡＮＤ／ＯＲ回路８５を有しており、このＡＮＤ／ＯＲ回路８０は、抽出された微分輪郭点Ｐ１およびＰ２と２値化輪郭点Ｐ３およびＰ４とをＡＮＤ処理あるいはＯＲ処理することにより、最終的な輪郭点を抽出するようになっている。
【０１６７】
例えば、ＡＮＤ／ＯＲ回路８５は、「微分輪郭点（Ｐ１、Ｐ２）・２値化輪郭点（Ｐ３、Ｐ４）」を行なって、その結果が“１”の画素のみを抽出することにより、上限レベル以上の高レベルノイズ成分および下限レベル以下の低レベルノイズ成分を含まない２値化輪郭点Ｐ１' およびＰ２' を抽出することができる。
【０１６８】
また、ＡＮＤ／ＯＲ回路８５は、「微分輪郭点（Ｐ１、Ｐ２）＋２値化輪郭点（Ｐ３、Ｐ４）」を行なって、その結果が“１”の画素のみを抽出することにより、微分輪郭点および２値化輪郭点（Ｐ１〜Ｐ４）を含む全ての輪郭点を最終輪郭点として抽出することができる。
【０１６９】
なお、ＡＮＤ／ＯＲ回路８５の処理により最終輪郭点として抽出された微分輪郭点Ｐ１およびＰ２を用いて、アドレス設定することなく撮像対象物の幅や面積を求めることもできる。
【０１７０】
例えば、第２処理部１３Ａは、同一ライン上における微分輪郭点Ｐ１と微分輪郭点Ｐ２との間の画素数を減算器８６により求めて幅データとしてバッファ８７に保持し、ＡＮＤ／ＯＲ回路８５において上記微分輪郭点Ｐ１と微分輪郭点Ｐ２が最終輪郭点と判断された場合、バッファ８７に保持された全てのラインの幅データを加算機８８により加算して撮像対象物の面積を求めることができる。
【０１７１】
ところで、本実施形態の画像計測デバイス１においては、センシング部２として、感光用ＣＣＤとメモリ部（垂直走査用ＣＣＤ）を有するフレームトランスファ方式のセンシング部を用いたが、本発明はこれに限定されるものではなく、電子シャッター機能を有するセンシング部であれば、インタライン転送、フレームインタライン転送等のどんな転送方式を用いたセンシング部であってもよく、また、電子シャッター機能を有するＭＯＳ型撮像素子（例えば、アナログメモリ部を有するＭＯＳ型撮像素子）をセンシング部として用いてもよい。
【０１７２】
例えば、図３０は、インタライン転送方式のセンシング部２Ａを示す図である。このインタライン転送方式のセンシング部２Ａは、ｎ行×ｎ列にアレイ配列された感光部９０と、この感光部９０の横に電荷転送用ＣＣＤ（垂直走査用ＣＣＤ）９１を有しており、この感光部９０で一定期間電荷を蓄積した後、垂直帰線期間に転送ゲートを開いて全ての感光部９０から信号電荷を同時に垂直走査用ＣＣＤ９１に掃き出す（電子シャッター機能）。その後、この電荷は順次並行して出力バッファ９２に転送され、この出力バッファ９２を介してＡ／Ｄ変換部１０へ同時順次並列に出力されるようになっている。
【０１７３】
また、本実施形態の画像計測デバイス１では、ディジタルデータの各ビットに対応したアナログ信号レベルを有するｂｉｔレベルデータセットを用いて選択加算処理等を行なうことにより、同時並列に転送された各ライン毎の信号電荷を各画素同時に出力ビット数×クロック周期の時間でディジタルデータに変換するＡ／Ｄ変換部を用いたが、本発明はこれに限定されるものではない。
【０１７４】
すなわち、感光用ＣＣＤとアナログメモリ部を有するフレームトランスファ方式のセンシング部を用いた場合においては、第１の素子列から最終の素子列までの信号電荷（１フレームの信号電荷）は、一度アナログメモリ部に蓄積されてからＡ／Ｄ変換部に送られる。したがって、信号電荷のＡ／Ｄ変換処理に時間（２５６クロック）がかかるＤ／Ａ変換方式のＡ／Ｄ変換部を用いても、アナログメモリ部を介してフレーム画像として認識できるため、上記Ｄ／Ａ変換方式のＡ／Ｄ変換部を用いて２次元撮像センサ（画像計測デバイス）を構成することも可能である。
【０１７５】
一方、本実施形態の画像計測デバイス１では、センシング部２および演算処理部３（Ａ／Ｄ変換部１０、第１処理部１１、第２処理部１３および第３処理部１５）を１つのチップＣに搭載して２次元撮像センサ４を構成したが、本発明はこれに限定されるものではない。
【０１７６】
例えば、センシング部２、Ａ／Ｄ変換部１０、第１処理部１１、第２処理部１３および第３処理部１５をそれぞれ、あるいは適宜に組み合わせてモノリシックチップ化してもよい。
【０１７７】
また、上記センシング部２、Ａ／Ｄ変換部２０、第１処理部１１、第２処理部１３、第３処理部１５をそれぞれ別個のチップに加工形成し、その各チップを１枚のセラミック基板上に搭載して当該各チップ間をワイヤで接合して、２次元撮像センサをハイブリッドＩＣ化したチップ上に構成してもよい。
【０１７８】
【発明の効果】
本発明の２次元撮像センサ及び画像計測デバイスによれば、撮像対象物に基づいて撮像した信号電荷を全画素同一タイミングで高速転送することができるため、その撮像対象物が高速に動作していても、撮像対象物の静止画像をその動作を停止させることなく容易に且つブレなく撮像することができる。したがって、高速移動物体の自動計測や自動位置合わせ検出等を非常に高精度且つ効率良く行なうことができる。
【０１７９】
また、本発明の２次元撮像センサ及び画像計測デバイスによれば、撮像対象物の画像に係わる信号電荷を各行の画素列毎に同時並列に転送し、その信号電荷を各画素列同時に、例えば出力ビット数×クロック周期の時間でディジタルデータに変換することができるため、高速移動中の撮像対象物の連続コマ撮影等も容易に行なうことができ、変形のない鮮明な画像を得ることができる。
【０１８０】
特に、本発明の２次元撮像センサ及び画像計測デバイスによれば、例えば１チップ上に撮像手段、変換手段及び演算処理手段を搭載し、撮像手段及び変換手段により高速検出・処理されたディジタルデータに基づいて演算処理部により撮像対象物の輪郭点抽出処理及び幾何学的特徴を表すデータ計測処理を自動的且つ高速に行なうことができるため、上記撮像手段及び変換手段の高速検出・高速変換処理に加えて、得られたデジタルデータを高速演算処理することができる。
【０１８１】
すなわち、高速検出、高速変換及び高速演算処理機能を有する２次元撮像センサを１チップセンサとして実現できるため、当該センサを非常に軽量・コンパクトな製品として提供することができる。
【０１８２】
このように、本発明によれば、演算処理機能を有する２次元撮像センサ及びこのセンサを有する画像計測デバイスを用いて撮像対象物の幾何学的特徴を表す計測データを超高速に求めることができるため、工業機械精度の維持や、人間の動作に基づく工業機械の動作を、当該２次元撮像センサ及び画像計測デバイスで認識しながら制御することを可能にし、将来のロボット産業の新しいコンセプトの作成においても寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わる画像計測デバイスの概略構成を示すブロック図。
【図２】図１におけるセンシング部（検出部２ａ、アナログメモリ部２ｂ）の概略構成を示す図。
【図３】Ａ／Ｄ変換部における一つのＣＣＤから出力された信号電荷に対応するＡ／Ｄ変換回路の概略構成の一例を示すブロック図。
【図４】Ａ／Ｄ変換部における一つのＣＣＤから出力された信号電荷に対応するＡ／Ｄ変換回路の他の構成の概略を示すブロック図。
【図５】図１における第１処理部の概略構成を示すブロック図。
【図６】図５の比較部における例えば１画素に対応する比較処理回路を示す図。
【図７】比較処理回路の他の構成を示す図。
【図８】第１処理部の変形例であるディジタル平滑化処理部を示す図。
【図９】図８のディジタル平滑化処理部の処理を説明するための図。
【図１０】図８のディジタル平滑化処理部の処理を説明するための図。
【図１１】図８のディジタル平滑化処理部の処理を説明するための図。
【図１２】第１処理部のアドレス設定部の概略構成を示すブロック図。
【図１３】図１２における列方向アドレス設定回路の具体的な動作処理を説明するための図。
【図１４】列方向アドレス設定回路の変形例の概略構成を示すブロック図。
【図１５】図１に示した第２処理部の処理の一例を説明するための図。
【図１６】第２処理部における平均化ライン設定処理の一例を説明するための図。
【図１７】第２処理部における傾き補正処理の一例を説明するための図。
【図１８】第２処理部における傾き補正処理の一例を説明するための図。
【図１９】第２処理部における輪郭曲線の直線補正処理の一例を説明するための図。
【図２０】第２処理部において幅計測を行なう際の輪郭線の直線補正処理の一例を説明するための図。
【図２１】第２処理部における撮像対象物の中心点を求める処理の一例を説明するための図。
【図２２】センシング部の検出部に正対する撮像対象物示す図。
【図２３】第２処理部における撮像対象物の角点抽出処理の一例を説明するための図。
【図２４】第２処理部により抽出された４つの角点を有する撮像対象物を示す図。
【図２５】図１に示した第３処理部の概略構成を示すブロック図。
【図２６】第３処理部の他の構成を示す概略ブロック図。
【図２７】Ａ／Ｄ変換部の他の構成例であり、アナログ２値化処理を行なう構成を示すブロック図。
【図２８】第１の比較回路の変形例の概略構成を示すブロック図。
【図２９】第１処理部の変形例の概略構成を示すブロック図。
【図３０】センシング部の変形例であるインタライン転送方式のセンシング部を示す図。
【符号の説明】
１  画像計測デバイス
２  センシング部
２ａ  検出部
２ｂ  アナログメモリ部
３  演算処理部
４  ２次元撮像センサ
５  外部装置
７  感光用ＣＣＤ
８  垂直走査用ＣＣＤ
１０  Ａ／Ｄ変換部
１０ａ1 〜１０ａn   Ａ／Ｄ変換回路
１１、１１ａ、１１Ａ  第１処理部
１２  アドレスデータ発生部
１３  第２処理部
１４  メモリー回路
１５  第３処理部
２０、２０ａ  ｂｉｔレベルデータセット
２１  アナログ加算回路
２２、２７、４１、４５、６３  比較器
２３  レジスタ
２５、６７  カウンタ
２６  Ｄ／Ａ変換器
３０、３０Ａ  第１の比較回路
３０ａ  比較部
３０ａ2   比較処理回路
３２  セレクタ
３３  第２の比較回路
３３ａ、３３ｂ  メモリブロック
３４  アドレス設定部
４０  減算器
４２、６０、７０、８７  バッファ
５５、５５Ａ  列方向アドレス設定回路
５６  行方向アドレス設定回路
６１、６１Ａ  ４ｂｉｔカウンタ
６２、６２Ａ  変換回路
６４、６４Ａ  １６入力ＯＲ回路
６５、６５Ａ  アドレスデータ出力回路
６６  行方向走査用クロック発生部
７５  比較回路
７６、８６  減算器
８０  選択回路
８５  ＡＮＤ／ＯＲ回路
８８  加算機
９０  感光部
９１  電荷転送用ＣＣＤ
９２  出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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