(57)【特許請求の範囲】
【請求項１】
第１ゲート絶縁膜が形成された半導体基板上に導電性膜と酸化防止膜を順次形成する工程と、
前記導電性膜表面が所定部分だけ露出されるように前記酸化防止膜を食刻する工程と、
前記酸化防止膜をマスクとして前記導電性膜表面露出部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、
前記アイソレーション絶縁膜をマスクとして前記導電性膜を食刻して第１ゲート電極形成用のアイランド部を形成する工程と、
前記アイランド部の両側壁を含めた前記第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程と、
前記アイソレーション絶縁膜の中央部表面が所定部分だけ露出されるように、アイソレーション絶縁膜の両エッジ部と前記第２ゲート絶縁膜上の所定部分に亙って第２ゲート電極を形成する工程と、
前記アイソレーション絶縁膜の表面露出部下側に位置する前記基板表面が所定部分だけ露出されるように前記アイソレーション絶縁膜と前記アイランド部を選択食刻して、前記アイランド部を左右の２つの第１ゲート電極に分離する工程と
からなることを特徴とする非揮発性半導体素子の製造方法。
【請求項２】
前記第２ゲート絶縁膜は熱酸化膜の単層構造或いは熱酸化膜とCVD 酸化膜の積層構造で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項３】
前記第２ゲート絶縁膜は200〜400Åの厚さで形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項４】
前記酸化防止膜は200 〜1500Åの厚さの窒化膜で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項５】
前記第１ゲート電極は1000〜2000Åの厚さのポリシリコンで形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項６】
前記第２ゲート電極は1000〜2000Åの厚さのポリシリコン或いはポリサイドで形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項７】
前記第１ゲート絶縁膜は70〜150Åの厚さで形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項８】
前記アイソレーション絶縁膜は1000〜2000Åの厚さの酸化膜で形成することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【請求項９】
前記酸化防止膜の食刻工程は、ソース領域形成部を含めたその周りの所定部分に該当する領域の前記導電性膜表面が所定部分だけ露出されるように実施することを特徴とする請求項１に記載の非揮発性半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非揮発性半導体素子の製造方法に係るもので、詳しくは工程変更により非揮発性メモリセルの高集積化を図り得る非揮発性半導体素子の製造方法に関する。
【０００２】
【従来の技術】
非揮発性半導体素子は、電気的にデータの消去と貯蔵が可能で、電源が供給されなくてもデータの保存が可能であるという特長を有して、最近多様な分野でその使用範囲が拡大している。
【０００３】
このような非揮発性半導体素子はメモリセルアレイの構造に従って大きくNAND型とNOR 型に区分され、これらは高集積化と高速性に大別されるそれぞれの特長を有していて、その使用が次第に増加しつつある。
【０００４】
この中で、本発明と直接に関連するNOR 型非揮発性半導体素子は、一つのビットラインにシングルトランジスタからなる多数のメモリセルが並列接続され、該ビットラインに接続されるドレインと共通ソースラインに接続されるソース間に一つのセルトランジスタだけが接続されるようになって、メモリセルの電流が増大し高速動作を行い得るが、ビットラインコンタクトとソースラインの占める面積が増大してメモリ素子の高集積化が難しいという短所を有する。
【０００５】
上述のような特徴を有するNOR 型非揮発性半導体素子は、通常フローティングゲート（以下、第１ゲート電極という）とコントロールゲート（以下、第２ゲート電極という）が層間絶縁膜を介して積層される構造にメモリセルが構成され、データの貯蔵及び消去／判読と関連した一連の動作が次のような方式により行われる。
このとき、データの貯蔵と関連するプログラムはHEI(hot  electron injection)或いはFNトンネル(fowler-nordheim  tunnel) により行われ、データの消去と関連する一連の動作はFNトンネル方式により行われる。
【０００６】
以下、その一例として、プログラムがHEI 方式により行われる場合に対して説明する。
まず、プログラムの場合に対して説明する。ビットラインと第２ゲート電極に電圧を印加してソースとドレイン間にチャンネルを形成すると、ドレインでホットエレクトロンが発生し、該ホットエレクトロンは第２ゲート電極の電圧のためゲート絶縁膜（又はトンネリング絶縁膜）の障壁を超えて第１ゲート電極に注入される。その結果、プログラムがなって除去されたセルにデータが書き込まれる。このように第１ゲート電極にエレクトロンが充填されると、このエレクトロンのためメモリセルのしきい値電圧（以下、Vth という）が上がり、ワードラインと接続された第２ゲート電極に電源電圧が供給されてセルを読むと、高いしきい値電圧によりチャンネルが形成されなくて電流が流れないので、一つの状態を記憶させ得るようになる。
【０００７】
一方、新しい情報を貯蔵するため再び除去する場合、第２ゲート電極を接地させソースに高い電圧を印加して第１ゲート電極と基板間のゲート絶縁膜両端に強い電界を供給すると、ゲート絶縁膜の障壁が薄くなってFNトンネル方式により第１ゲート電極内に貯蔵されたエレクトロンが薄くなった絶縁膜障壁を透過して一度に基板側に抜け出る。その結果、データの消去が行われる。従って、第１ゲート電極内にエレクトロンがなくてセルのしきい値電圧が低くなるので、第２ゲート電極に電源電圧を印加してセルを読むと始めの場合とは違う別の一つの状態を記憶させることができるようになる。
即ち、データの判読は選択セルのビットラインと第２ゲート電極に適正電圧を印加してメモリセルトランジスタの電流有無を判読する方式により行われる。
【０００８】
しかし、このような構造の非揮発性半導体素子は、
（１）ビットラインにメモリセルが並列に接続されていて、メモリセルトランジスタのVth が非選択セルの第２ゲート電極に印加される電圧（例えば0V）よりも低くなると、選択セルのオン、オフに係わらずに電流が流れて全てのセルがオンセルに読まれる誤動作が発生するため、Vth を厳しく管理すべきだという難しさがあり、
（２）HEI 方式によりプログラムするときにソースからドレイン側へ過度なセル電流が流れるに従い、プログラムに必要される電圧を発生させるためには高容量のポンプを必要とする
という問題点がある。
【０００９】
これを解決するため、最近、スプリットゲート型(split  gate  type) といわれる非揮発性半導体素子が提案されている。図１１の断面図は、その一例として米国特許番号第5,045,488 に開示された非揮発性半導体素子のシングルトランジスタの構造を示す。
【００１０】
図１１を参照すると、スプリットゲート型構造を有する従来の非揮発性半導体素子は、半導体基板100 上のアクティブ領域に第１ゲート絶縁膜102 が形成され、該ゲート絶縁膜102 上の所定部分には左右に２つに分離されて第１ゲート電極104aが形成され、該第１ゲート電極104a上部にはアイソレーション絶縁膜110 が形成され、前記第１ゲート電極104aの２つの部分の各両側面を含めたゲート絶縁膜102 上にはデータ消去のため第２ゲート絶縁膜（又はトンネリング絶縁膜）112 が形成され、前記アイソレーション絶縁膜110 と第２ゲート絶縁膜112 上の所定部分に亙っては第２ゲート電極114aが形成され、同一平面上で所定間隔離隔して配置された第１ゲート電極104aの２つの部分は基板100 内部に形成されたソース領域116 に共通に結合され、第１ゲート電極104a下部に形成されるチャンネル領域と第２ゲート電極114a下部に形成されるチャンネル領域は基板100 上で直列に接続される構造を有するように構成されている。
【００１１】
以下、このような構造の非揮発性半導体素子の製造工程を図１２乃至図１５を参照して説明する。
第１段階として、図１２に示すように、半導体基板100 上の所定部分にフィールド酸化膜を形成して素子分離領域とアクティブ領域を定義した後、基板100 上のアクティブ領域のみに選択的に第１ゲート絶縁膜102 を形成する。
第２段階として、図１３（Ａ）に示すように、第１ゲート絶縁膜102 上にポリシリコン材質の第１導電性膜104 を形成し、その上に窒化膜材質の酸化防止膜106 を形成する。
第３段階として、図１３（Ｂ）に示すように、第１ゲート電極が形成される部分（Ａ１に該当する部分）の酸化防止膜106 表面が露出されるようにその上に感光膜パターン108 を形成し、これをマスクとして酸化防止膜106 を食刻する。
【００１２】
第４段階として、図１４（Ａ）に示すように、感光膜パターン108 を除去し、酸化防止膜106 をマスクとして酸化工程を施す。その結果、第１導電性膜104 の上部には、酸化防止膜106 により保護されない部分のみに選択的にアイソレーション絶縁膜110 が形成される。
第５段階として、図１４（Ｂ）に示すように、酸化防止膜106 を除去し、アイソレーション絶縁膜110 をマスクとして第１導電性膜104 を乾式食刻してポリシリコン材質の第１ゲート電極104aを形成し、酸化工程を施して第１ゲート電極104aの両側壁を含めた第１ゲート絶縁膜102 上に薄い厚さの第２ゲート絶縁膜（又はトンネリング絶縁膜）112 を形成する。
【００１３】
第６段階として、図１５（Ａ）に示すように、アイソレーション絶縁膜110 を含めた第２ゲート絶縁膜112 上にポリシリコン材質の第２導電性膜を形成し、その上に第２ゲート電極形成部を限定する感光膜パターン108aを形成した後、これをマスクとして第２導電性膜を乾式食刻してポリシリコン材質の第２ゲート電極114aを形成する。
第７段階として、図１５（Ｂ）に示すように、感光膜パターン108aを除去し、新たに第２ゲート電極114aを含めたアイソレーション絶縁膜110 上の所定部分及び第２ゲート絶縁膜112 上の所定部分に亙って感光膜パターン108bを形成し、これをマスクとして全面に高濃度の不純物をイオン注入して基板100 内にソース領域116 とドレイン領域（図示せず）を形成した後感光膜パターン108bを除去して、全工程を終了する。
【００１４】
上述のようにして製造された非揮発性半導体素子の場合は、、データの貯蔵と関連したプログラムが次のような方式により行われる。即ち、メモリセルのソース領域116 に高電圧を印加すると、この電圧によるカップリングにより第１ゲート電極104aに所定の電圧が誘起され、このとき第２ゲート電極114aに所定の電圧（例えば第２ゲート電極とチャンネルにより形成されるトランジスタのVth よりも高い電圧）を印加してソースとドレイン間にチャンネルを形成すると、HEI 方式により第１ゲート電極104a内にドレインで発生したエレクトロンが注入される。その結果、プログラムがなって消去されたセルにデータが記録される。
【００１５】
この場合、第２ゲート電極114aに印加される電圧を適切に調節すると、第１ゲート電極104aのエッジ近くで電界を大きくすることができるので、プログラム効果を増加させ得ると共に、ソースとドレイン間に流れる電流を小さくすることによりパワー消耗も減らして、HEI 方式によるプログラムのときに高容量のポンプが必要とされなくなる。
【００１６】
一方、消去の場合は、第２ゲート電極114aに高電圧を印加して第２ゲート電極114aと第１ゲート電極104a間の電界により第１ゲート電極104a内に貯蔵されたエレクトロンが第２ゲート絶縁膜（又はトンネリング絶縁膜）112 を通じてFNトンネル方式により第２ゲート電極114a側に抜け出るようにして、データの消去が行われる。
従って、メモリセルのデータ判読はメモリセルのドレインに接続されたビットラインと第２ゲートラインに適正電圧を印加してメモリセルトランジスタの電流の有無を判読する方式により行われる。
このとき、上述のような非揮発性メモリセルは第２ゲート電極114aによるチャンネル領域と第１ゲート電極104aによるチャンネル領域の全てが形成されなければセル電流が流れないため、メモリセルトランジスタの選択トランジスタは通常1.0VほどのVth を有するように製作され、第１ゲート電極104aはプログラムされたセルの場合は高いVth を有し、消去されたセルの場合は低いVth （場合によっては-Vth）を有するようになる。
従って、この場合、第１ゲート電極104aのトランジスタがオーバー消去（over  erase)により-Vth（コントロールゲートに0Vが印加されてもチャンネルが形成される）を有しても選択トランジスタがオフされるので、選択セルのオン／オフに係わらずに電流が流れる現象を防止し、Vth を厳しく管理しなくても素子の誤動作を防止できる。
【００１７】
【発明が解決しようとする課題】
しかるに、上記のようなスプリットゲート型の非揮発性半導体素子の場合は、第１ゲート電極104aと第２ゲート電極114aからなるトランジスタのゲートがそれぞれ形成されるため、素子製造のときメモリセルの全体的なゲート長さが増加してメモリセルの高集積化を図ることができないという問題点が発生する。これを解決するためには回路設計時に第１ゲート電極104aのサイズを既存の場合よりも小さく定義しなければならないが、現在、第１ゲート電極104aがアイランドの形状を有して写真食刻工程の適用に限界があるから、ゲートラインの線幅を既に設定されているデザインルール以上に小さくすることは不可能である。
【００１８】
それどころか、上記した従来の製造方法では、図１４（Ａ）に示すアイソレーション絶縁膜成長過程で、酸化工程により図１１に示すようにバーズビークＩが発生するため、第１ゲート電極104aの幅が設定された"A1"よりも増加して"A2"の大きさになることのみならず、第２ゲート電極114aからなる選択トランジスタのゲート幅（図１１にＸで表示した部分）が第１ゲート電極104a上のバーズビークにより小さくなった部分だけ同一平面上で一層延長されて大きく形成されるため、ゲートラインの幅がデザインルールに比べて一層大きくなる。
そして、上述のようにバーズビークＩにより第１ゲート電極104aの幅がデザインルールよりも大きくなると、非揮発性メモリセルの全体的なゲート長さがＬ１からＬ２に増加して半導体素子の高集積化を図ることができないため、これに対する改善策が至急に要求されている。
【００１９】
本発明の目的は、スプリットゲート型において非揮発性メモリセルトランジスタの製造時、第１ゲート電極の全体の長さをデザインルールにより設定されたサイズよりも小さく実現できるように工程を変更することにより、非揮発性メモリセルの高集積化を図り得る非揮発性半導体素子の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の第１の非揮発性半導体素子の製造方法は、第１ゲート絶縁膜が形成された半導体基板上に導電性膜と酸化防止膜を順次形成する工程と、前記導電性膜表面が所定部分だけ露出されるように前記酸化防止膜を食刻する工程と、前記酸化防止膜をマスクとして前記導電性膜表面露出部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、前記アイソレーション絶縁膜をマスクとして前記導電性膜を食刻して第１ゲート電極を形成する工程と、前記第１ゲート電極の両側壁を含めた前記第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程と、前記アイソレーション絶縁膜の中央部表面が所定部分だけ露出されるように、アイソレーション絶縁膜の両エッジ部と前記第２ゲート絶縁膜上の所定部分に亙って第２ゲート電極を形成する工程と、前記アイソレーション絶縁膜の表面露出部下側に位置する前記基板表面が所定部分だけ露出されるように前記アイソレーション絶縁膜と前記第１ゲート電極を選択食刻して前記第１ゲート電極を左右に分離する工程とからなることを特徴とする。
【００２１】
本発明の第２の非揮発性半導体素子の製造方法は、第１ゲート絶縁膜が形成された半導体基板上に導電性膜と酸化防止膜を順次形成する工程と、前記導電性膜表面が所定部分だけ露出されるように前記酸化防止膜を食刻する工程と、前記酸化防止膜をマスクとして前記導電性膜の表面露出部にアイソレーション絶縁膜を形成し、前記酸化防止膜を除去する工程と、前記アイソレーション絶縁膜をマスクとして前記導電性膜を食刻して第１ゲート電極を形成する工程と、前記第１ゲート電極の両側壁を含めた前記第１ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程と、前記アイソレーション絶縁膜上を含めたその周りの前記第２ゲート絶縁膜上の所定部分に亙って第２ゲート電極を形成する工程と、前記第２ゲート電極の中央部下側に位置した前記基板表面が所定部分だけ露出されるように前記第２ゲート電極、前記アイソレーション絶縁膜、及び前記第１ゲート電極を選択食刻して前記第１、第２ゲート電極をそれぞれ左右に分離する工程とからなることを特徴とする。
【００２２】
これらの方法において、前記酸化防止膜の食刻工程は、ソース領域形成部を含めたその周りの所定部分に該当する領域の前記導電性膜表面が所定部分だけ露出されるように実施される。
【００２３】
上記のような製造方法においては、ソース領域に隣接する二つの第１ゲート電極を付着させて一つの大きなアイランド形状に作った後、これを食刻工程によってソース領域形成部を中心に左右に２つに分離させる方法により第１ゲート電極形成工程が実施されるので、写真食刻工程の実施上の難しさなしに第１ゲート電極の線幅をデザインルールにより設定された大きさよりも小さく形成することができる。さらに、左右に２つに分離された第１ゲート電極の内側端部では第１ゲート電極上に置かれたアイソレーション絶縁膜にバーズビークが発生せず、第１ゲート電極の外側端部でのみアイソレーション絶縁膜にバーズビークが発生するので、バーズビークにより第１ゲート電極の長さが増加することを最小化させ得ると共に、第１ゲート電極間のスペースを減らすことが可能になって小さいメモリセルを実現できるようになる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
本発明は、非揮発性半導体素子の第１ゲート電極の形成時、初期は第１ゲート電極をスプリット形態に製作せず一つの大きなアイランド形態に作った後、食刻工程を用いてこれをソース領域を中心として左右に２つに分離させることにより、第１ゲート電極の全体的な長さがデザインルールより増加することを防止してメモリセルの高集積化を図り得る技術であって、図１乃至図１０を参照して具体的に説明する。
【００２５】
ここで、図１は本発明の第１実施形態により製造された非揮発性半導体素子の構造を示す断面図、図２乃至図５は本発明の非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図、図６は本発明の第２実施形態により製造された非揮発性半導体素子の構造を示す断面図、図７乃至図１０は本発明の非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図である。
【００２６】
まず、本発明の第１実施形態を説明する。
最初に図１を参照して本発明の第１実施形態により製造された非揮発性半導体素子の構造を説明する。
図１に示すように、スプリットゲート型構造を有する本発明に係る非揮発性半導体素子は、半導体基板200 上のアクティブ領域に第１ゲート絶縁膜202 が形成され、該第１ゲート絶縁膜202 上の所定部分には基板200 内のソース領域216 を介して所定間隔だけ離隔されるように左右一対からなる第１ゲート電極204aが形成され、該第１ゲート電極204a上にはアイソレーション絶縁膜210 が形成され、前記第１ゲート電極204aの外側の側面を含めた第１ゲート絶縁膜202 上にはデータ消去のため第２ゲート絶縁膜（又はトンネリング絶縁膜）212 が形成され、アイソレーション絶縁膜210 上の所定部分と第２ゲート絶縁膜212 上の所定部分に亙っては第２ゲート電極214aが形成され、同一平面上で所定間隔だけ離隔して配置された第１ゲート電極204aの２つの部分は基板200 内部に形成されたソース領域216 に共通に結合され、第１ゲート電極204a下部に形成されるチャンネル領域と第２ゲート電極214a下部に形成されるチャンネル領域は基板200 上で直列接続される構造を有するように構成されている。このとき、前記アイソレーション絶縁膜210 はソース領域216 と隣接する側にはバーズビークＩが形成されず、その反対側の外側の端部のみにバーズビークＩが形成された構造を有する。
【００２７】
図１を参照すると、バーズビークＩが第１ゲート電極204aの上側に置かれたアイソレーション絶縁膜210 の外側の端部のみに形成されるので、第１ゲート電極204a自体の線幅Ａを減らしてメモリセルの高集積化を実現できることが確認される。
図１中、符号Ｌ１は工程進行中に初期設定された第１ゲート電極204aの全体的な長さを示し、符号Ｌ２は全工程が完了した後バーズビークＩの発生により第１ゲート電極204aの長さが増加した状態を示し、参照符号Ｘは第２ゲート電極214aからなる選択トランジスタのゲート幅を示す。
【００２８】
前記構造の非揮発性半導体素子は図２乃至図５に示した工程断面図（本発明の第１実施形態）から分かるように次の７段階を経て製造される。
第１段階として、図２に示すように、半導体基板200 上の所定部分にフィールド酸化膜を形成して素子分離領域とアクティブ領域を定義した後、基板200 上のアクティブ領域のみに選択的に70〜150 Åの厚さの第１ゲート絶縁膜202 を形成する。
【００２９】
第２段階として、図３（Ａ）に示すように、フローティングゲートとして使用される第１ゲート電極を形成するため、第１ゲート絶縁膜202 上にポリシリコン材質の第１導電性膜204 を1000〜2000Åの厚さに形成し、その上に窒化膜材質の酸化防止膜206 を形成する。このとき、酸化防止膜206 は200 〜1500Åの厚さに形成される。
【００３０】
第３段階として、図３（Ｂ）に示すように、ソース領域を中心として隣接する第１ゲート電極の２つの部分を付着させて一つの大きなアイランド形状に作るため、ソース領域形成部とその周りの所定領域に該当する部分（図中符号Ｌ１で標記された部分）の酸化防止膜206 表面が露出されるように該酸化防止膜206 上に感光膜パターン208 を形成し、これをマスクとして酸化防止膜206 を食刻する。このように第１ゲート電極形成部を限定すると、後述する第５段階で形成される第１ゲート電極の断面方向への長さが従来の図１３（Ｂ）の“Ａ１”から図３（Ｂ）の“Ｌ１”のサイズに大きくなるので、写真食刻工程の実施に制限を受けずに容易に食刻工程を実施できるという特長がある。
【００３１】
第４段階として、図４（Ａ）に示すように、感光膜パターン208 を除去し、
酸化防止膜206 をマスクとして酸化工程を施す。その結果、第１導電性膜204 上には、酸化防止膜206 により保護されない部分のみに選択的に1000〜2000Åの厚さのアイソレーション絶縁膜210 が形成される。
【００３２】
第５段階として、図４（Ｂ）に示すように、酸化防止膜206 を除去し、アイソレーション絶縁膜210 をマスクとして第１導電性膜204 を乾式食刻してポリシリコン材質の第１ゲート電極204aを形成する。このとき、第１ゲート電極204aはアイソレーション絶縁膜210 の両端に作られたバーズビークにより初期設定された図１、図３（Ｂ）のＬ１の長さよりも少し増加した図１のＬ２の長さを有するように作られる。次いで、アイソレーション絶縁膜210 上と第１ゲート電極204aの側面を含めた第１ゲート絶縁膜202 上に200 〜400 Åの厚さの第２ゲート絶縁膜（又はトンネリング絶縁膜）212 を形成する。このとき、第２ゲート絶縁膜212 は熱酸化膜の単層構造を有するように形成するが、熱酸化膜とCVD 酸化膜が積層された構造を有するように形成することもできる。また、アイソレーション絶縁膜210 は第２ゲート絶縁膜212 に比べてその厚さが格段に厚いので、ここではその上に形成される第２ゲート絶縁膜212 の厚さを図示しなかった。
【００３３】
第６段階として、図５（Ａ）に示すように、コントロールゲートと選択トランジスタのゲートとして用いられる第２ゲート電極を形成するため、アイソレーション絶縁膜210 を含めた第２ゲート絶縁膜212 上にポリシリコン或いはポリサイド材質の第２導電性膜を1000〜2000Åの厚さに形成し、その上に第２ゲート電極形成部を限定する感光膜パターン208aを形成した後、これをマスクとして第２導電性膜を乾式食刻する。その結果、アイソレーション絶縁膜210 の中央部表面が所定部分だけ露出する一方、アイソレーション絶縁膜210 の両エッジ部と第２ゲート絶縁膜212 上の所定部分に亙ってポリシリコン或いはポリサイド材質の第２ゲート電極214aが形成される。
【００３４】
第７段階として、図５（Ｂ）に示すように、感光膜パターン208aを除去し、新たに第２ゲート電極214aとアイソレーション絶縁膜210 を含めた第２ゲート絶縁膜212 上に感光膜を形成した後、アイソレーション絶縁膜210 の中央部表面が所定部分だけ露出されるように感光膜を露光現像して感光膜パターン208bを形成する。その後、高濃度の不純物イオン注入工程を施すために形成した前記感光膜パターン208bをマスクとして第１ゲート絶縁膜202 表面の所定部分が露出されるようにアイソレーション絶縁膜210 と第１ゲート電極204aを自己整合方式により食刻して第１ゲート電極204aを基板200 上で左右に２つに分離させる。次いで、前記感光膜パターン208bをマスクとして第１ゲート絶縁膜202 の表面露出部を介して高濃度の不純物をイオン注入して基板200 内にソース領域216 とドレイン領域（図示せず）を形成した後感光膜パターン208bを除去して、全工程を完了する。
【００３５】
このように工程を実施した場合は、第１ゲート電極204aの形成時写真食刻工程の制限を受けないので、メモリセルの製造時バーズビークにより第１ゲート電極204aの長さが大きくなることを考慮して工程初期段階で第１ゲート電極204aの全体的な長さを調整することが可能である。
又、図１に示すように、第１ゲート電極204a上側に置かれたアイソレーション絶縁膜210 の内側端部にバーズビークＩが発生せず、アイソレーション絶縁膜210 の外側端部のみにバーズビークＩが発生することにより、第１ゲート電極204aのそれぞれの線幅Ａと第１ゲート電極204a間のスペースを既存の場合よりも小さくすることができる。従って、第２ゲート電極214aで形成される選択トランジスタのゲート幅（図１中Ｘで表示した部分）が第１ゲート電極204aのバーズビークにより小さくなる分だけ同一平面上でより延長されても第１ゲート電極204aの線幅が従来の場合よりも小さくなるので、第１、第２ゲート電極204a、214aの全体的な長さが減り、小さいメモリセルを実現できる。
【００３６】
次に、本発明の第２実施形態を説明する。
第２実施形態による非揮発性半導体素子は、図６の断面図から分かるように、メモリセル製造工程の完了した状態でコントロールゲートと選択トランジスタのゲートの役割を担当する第２ゲート電極314aがアイソレーション絶縁膜310 上の所定部分でなく全表面に形成されることを除き基本構造は図１の第１実施形態による素子と同一であるので、ここではその基本構造に対する詳細な説明は省略する。
図６の場合もバーズビークＩが第１ゲート電極304aの上側に置かれたアイソレーション絶縁膜310 の外側端部のみに形成されるので、第１ゲート電極304a自体の線幅Ａを減らすことができて、メモリセルの高集積化を実現できることが確認される。
図６中符号Ｌ１は工程進行中に初期設定された第１ゲート電極304aの全体的な長さを示し、符号Ｌ２は全工程が完了した後バーズビークＩの発生により第１ゲート電極304aの長さが増加した状態を示し、符号Ｘは第２ゲート電極314aからなる選択トランジスタのゲート幅を示す。
【００３７】
この構造の非揮発性メモリ素子は図７乃至図１０に示す工程断面図（本発明の第２実施形態）から分かように、次の７段階を経て製造される。以下の説明では、便宜上第１実施形態と異なる工程を中心としてその製造方法を簡略に説明する。
【００３８】
第１段階として、図７に示すように、半導体基板300 上のアクティブ領域に第１ゲート絶縁膜302 を形成する。
第２段階として、図８（Ａ）に示すように、第１ゲート絶縁膜202 上にポリシリコン材質の第１導電性膜304 と窒化膜材質の酸化防止膜306 を順次形成する。
【００３９】
第３段階として、図８（Ｂ）に示すように、ソース領域を中心として隣接する第１ゲート電極の２つの部分を付着させて一つの大きなアイランド形状に作るため、ソース領域形成部とその周りの所定領域に該当する部分（図中符号Ｌ１で標記された部分）の酸化防止膜306 表面が露出されるように、該酸化防止膜306 上に感光膜パターン308 を形成し、これをマスクとして酸化防止膜306 を食刻する。
【００４０】
第４段階として、図９（Ａ）に示すように、感光膜パターン308 を除去し、酸化防止膜306 をマスクとして酸化工程を施して酸化防止膜306 により保護されない第１導電性膜304 上の部分にのみ選択的にアイソレーション絶縁膜310 を形成する。
第５段階として、図９（Ｂ）に示すように、酸化防止膜306 を除去し、アイソレーション絶縁膜310 をマスクとして第１導電性膜304 を乾式食刻してポリシリコン或いはポリサイド材質の第１ゲート電極304aを形成し、その表面と側面ならびに第１ゲート絶縁膜302 上の全面に熱酸化膜の単層構造又は熱酸化膜とCVD 酸化膜が積層された構造の第２ゲート絶縁膜（又はトンネリング絶縁膜）312 を形成する。このとき、第１ゲート電極304aはアイソレーション絶縁膜310 の両エッジ部に作られたバーズビークにより初期設定された図６、図８（Ｂ）のＬ１の長さよりも少し増加し図６のＬ２の長さを有するように製作される。
【００４１】
第６段階として、図１０（Ａ）に示すように、アイソレーション絶縁膜310 を含めた第２ゲート絶縁膜312 上にポリシリコン或いはポリサイド材質の第２導電性膜を形成し、その上に第２ゲート電極形成部を限定する感光膜パターン308aを形成した後、これをマスクとして第２導電性膜を乾式食刻する。その結果、アイソレーション絶縁膜310 を含めたその周りの第２ゲート絶縁膜312 上の所定部分に亙ってポリシリコン或いはポリサイド材質の第２ゲート電極314aが形成される。
【００４２】
第７段階として、図１０（Ｂ）に示すように、感光膜パターン308aを除去し、新たに第２ゲート電極314aを含めた第２ゲート絶縁膜312 上に感光膜を形成した後、第２ゲート電極314aの中央部表面が所定部分だけ露出されるように感光膜を露光現像して感光膜パターン308bを形成する。その後、感光膜パターン308bをマスクとしてゲート絶縁膜302 表面が所定部分だけ露出されるように第２ゲート電極314aとアイソレーション絶縁膜310 と第１ゲート電極304aを自己整合方式により食刻して、基板300 上で第１、第２ゲート電極304a、314aをそれぞれ左右に２つに分離させる。次いで、感光膜パターン308bをマスクとしてゲート絶縁膜302 表面露出部を介して高濃度の不純物をイオン注入して基板300 内にソース領域316 とドレイン領域（図示せず）を形成した後、感光膜パターン308bを除去して、全工程を終了する。
【００４３】
このように非揮発性メモリセルを製造する場合も、第１実施形態と同様に第１ゲート電極304aのそれぞれの線幅及びその全体的な長さを既存と比べて小さく形成することができるので、従来よりも小さいメモリセルを図り得る。
【００４４】
【発明の効果】
以上説明したように本発明は、
（１）工程変更を通じて第１ゲート電極の線幅を写真食刻工程で許容するサイズ以下に設定して、第１ゲート電極の全体の長さを既存よりも小さいサイズに形成できるし、
（２）２つに分離されたアイソレーション絶縁膜の外側の端部のみにバーズビークが形成されて、バーズビークにより第１ゲート電極の線幅が増加することを最小化して、
高集積されたメモリセルを図り得るという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態により製造された非揮発性半導体素子を示す断面図。
【図２】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図３】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図４】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図５】本発明による非揮発性半導体素子の製造方法の第１実施形態を示す工程断面図。
【図６】本発明の第２実施形態により製造された非揮発性半導体素子を示す断面図。
【図７】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図８】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図９】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１０】本発明による非揮発性半導体素子の製造方法の第２実施形態を示す工程断面図。
【図１１】従来のスプリットゲート型非揮発性半導体素子を示す断面図。
【図１２】従来のスプリットゲート型非揮発性半導体素子の製造方法を示す工程断面図。
【図１３】従来のスプリットゲート型非揮発性半導体素子の製造方法を示す工程断面図。
【図１４】従来のスプリットゲート型非揮発性半導体素子の製造方法を示す工程断面図。
【図１５】従来のスプリットゲート型非揮発性半導体素子の製造方法を示す工程断面図。
【符号の説明】
２００  半導体基板
２０２  第１ゲート絶縁膜
２０４ａ  第１ゲート電極
２１０  アイソレーション絶縁膜
２１２  第２ゲート絶縁膜
２１４ａ  第２ゲート電極
２１６  ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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