(57)【特許請求の範囲】
【請求項１】
出力電圧をプルアップするＭＯＳ素子から成るプルアップ素子と、出力電圧をプルダウンするＭＯＳ素子から成るプルダウン素子とを備えるドライブユニットと、
プルアップ動作を行うプルアップ領域及びプルダウン動作を行うプルダウン領域を備え、入力信号の電圧レベルに基づいて、前記プルアップ素子及びプルダウン素子のゲート電圧をそれぞれブーストするブートストラップユニットと、を備えて構成され、
前記プルアップ領域が、
電源電圧端子と第１ノード間に直列接続された第１，第２ＭＯＳ素子と、
前記第１ノードと第２ノード間に接続された第１ブートストラップキャパシタと、
ドレインは前記第１ノードに接続され、ソースは接地電圧端子に接続され、ゲートは前記第１，第２ＭＯＳ素子の各ドレイン及び前記プルアップ素子のゲートに接続された第３ＭＯＳ素子と、から構成され、
前記プルダウン領域が、
前記第２ノードと第３ノード間に接続された第２ブートストラップキャパシタと、
前記第３ノードと前記接地電圧端子間に直列接続された第４，第５ＭＯＳ素子と、
ソースは前記第３ノードに接続され、ドレインは前記電源電圧端子に接続され、ゲートは前記第４，第５ＭＯＳ素子の各ドレイン及び前記プルダウン素子のゲートに接続された第６ＭＯＳ素子と、から構成され、
前記第１、第２、第４及び第５ＭＯＳのゲートには前記入力信号がそれぞれ印加され、前記第２ノードには前記入力信号の反転信号が印加されて、
前記入力信号がローレベルからハイレベルに遷移するときにプルアップ動作を行い、前記入力信号がハイレベルからローレベルに遷移するときにプルダウン動作を行うことを特徴とするブートストラップ型ＭＯＳドライバー。
【請求項２】
前記第１、第４及び第６ＭＯＳ素子はｐ形であり、前記第２、第３及び第５ＭＯＳ素子はｎ形であることを特徴とする請求項１に記載のブートストラップ型ＭＯＳドライバー。
【請求項３】
出力電圧をプルアップするＭＯＳ素子から成るプルアップ素子と、出力電圧をプルダウンするＭＯＳ素子から成るプルダウン素子とを備えるドライブユニットと、
プルアップ動作を行うプルアップ領域及びプルダウン動作を行うプルダウン領域を備え、入力信号の電圧レベルに基づいて、前記プルアップ素子及びプルダウン素子のゲート電圧をそれぞれブーストするブートストラップユニットと、を備えて構成され、
前記ブートストラップユニットが、
電源電圧端子と第１ノード間に直列接続され、各ドレインは前記プルアップ素子のゲートに接続された第１，第２ＭＯＳ素子と、
前記電源電圧端子と前記第１ノード間に接続された第３ＭＯＳ素子と、
前記第１ノードと接地電圧端子間に直列接続された第４，第５ＭＯＳ素子と、
前記第１ノードと第２ノード間に接続されたブートストラップキャパシタと、
前記第２ノードと前記接地電圧端子間に接続された第６ＭＯＳ素子と、
前記電源電圧端子と前記第２ノード間に直列接続された第７，第８ＭＯＳ素子と、
前記第２ノードと前記接地電圧端子間に直列接続され、各ドレインは前記第８ＭＯＳ素子及び前記プルダウン素子のゲートに接続された第９，第１０ＭＯＳ素子と、を備え、
前記第１、第２、第６及び第７ＭＯＳ素子のゲートには第１入力信号が印加され、前記第３、第５、第９及び第１０ＭＯＳ素子のゲートには第２入力信号が印加され、前記第４ＭＯＳ素子のゲートは前記プルアップ素子のゲートに接続され、
前記第１〜第５ＭＯＳ素子と前記ブートストラップキャパシタとにより前記プルアップ領域を形成し、前記第６〜第１０ＭＯＳ素子と前記ブートストラップキャパシタとにより前記プルダウン領域を形成し、
前記第１、第２入力信号がそれぞれローレベル及びハイレベルの状態から前記第１入力信号のみがハイレベルに遷移するときにプルアップ動作を行い、
前記第１、第２入力信号がそれぞれローレベル及びハイレベルの状態から前記第２入力信号のみがローレベルに遷移するときにプルダウン動作を行うことを特徴とするブートストラップ型ＭＯＳドライバー。
【請求項４】
前記第１、第３及び第７〜第９ＭＯＳ素子はｐ形であり、前記第２、第４〜第６及び第１０ＭＯＳ素子はｎ形であることを特徴とする請求項３に記載のブートストラップ型ＭＯＳドライバー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大容量の負荷を駆動するためのＭＯＳドライバーに係るもので、詳しくは、低電圧下でも負荷を駆動し得るブートストラップ型ＭＯＳドライバーに関するものである。
【０００２】
【従来の技術】
一般に、大きいファンアウト（fan-out）を有するＶＬＳＩ回路、長いインターコネクトメタルライン（interconnect metal line）、及びＣＭＯＳ素子を用いた出力パッドなどは、容量性負荷（capacitive load）が非常に大きい。従って、このような大容量の負荷を駆動するためのドライバー回路は、その設計自体がシステムの動作速度を決定することもあって極めて重要である。
【０００３】
このような大容量の負荷を駆動するため、図５に示したように、従来のテーパ（tapered）型ＭＯＳドライバー１はインバータチェーン状に形成され、各インバータには、負荷側に近接するほどサイズの大きいトランジスタを用いる。
【０００４】
【発明が解決しようとする課題】
しかし、このような従来のテーパ型ＭＯＳドライバー１においては、電力の消耗を減らすように供給電圧を位取りする（scaling）場合、動作速度を格段に低下させる。これは、各インバータを構成するＣＭＯＳ素子のしきい電圧が供給電圧と同一の比率で低減されないためである。
【０００５】
従って、このような問題点を解決するために、バイポーラ素子の良好な駆動能力を利用するＢｉＣＭＯＳドライバーが提示されている。
しかし、このようなＢｉＣＭＯＳドライバーにおいては、該バイポーラ素子をＣＭＯＳ工程技術に適用するので、費用が高くなるという不都合な点があった。
【０００６】
そこで、本発明の目的は、ブートストラップ効率を向上し、低電圧下でも負荷を駆動し得る、低廉なブートストラップ型ＭＯＳドライバーを提供しようとするものである。
【０００７】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係るブートストラップ型ＭＯＳドライバーは、出力電圧をプルアップするＭＯＳ素子から成るプルアップ素子と、出力電圧をプルダウンするＭＯＳ素子から成るプルダウン素子とを備えるドライブユニットと、プルアップ動作を行うプルアップ領域及びプルダウン動作を行うプルダウン領域を備え、入力信号の電圧レベルに基づいて、前記プルアップ素子及びプルダウン素子のゲート電圧をそれぞれブーストするブートストラップユニットと、を備えて構成され、前記プルアップ領域が、電源電圧端子と第１ノード間に直列接続された第１，第２ＭＯＳ素子と、前記第１ノードと第２ノード間に接続された第１ブートストラップキャパシタと、ドレインは前記第１ノードに接続され、ソースは接地電圧端子に接続され、ゲートは前記第１，第２ＭＯＳ素子の各ドレイン及び前記プルアップ素子のゲートに接続された第３ＭＯＳ素子と、から構成され、前記プルダウン領域が、前記第２ノードと第３ノード間に接続された第２ブートストラップキャパシタと、前記第３ノードと前記接地電圧端子間に直列接続された第４，第５ＭＯＳ素子と、ソースは前記第３ノードに接続され、ドレインは前記電源電圧端子に接続され、ゲートは前記第４，第５ＭＯＳ素子の各ドレイン及び前記プルダウン素子のゲートに接続された第６ＭＯＳ素子と、から構成され、前記第１、第２、第４及び第５ＭＯＳのゲートには前記入力信号がそれぞれ印加され、前記第２ノードには前記入力信号の反転信号が印加されて、前記入力信号がローレベルからハイレベルに遷移するときにプルアップ動作を行い、前記入力信号がハイレベルからローレベルに遷移するときにプルダウン動作を行うものである。
【０００８】
ここで、前記第１、第４及び第６ＭＯＳ素子はｐ形であり、前記第２、第３及び第５ＭＯＳ素子はｎ形である。
【０００９】
請求項３に記載の発明では、出力電圧をプルアップするＭＯＳ素子から成るプルアップ素子と、出力電圧をプルダウンするＭＯＳ素子から成るプルダウン素子とを備えるドライブユニットと、プルアップ動作を行うプルアップ領域及びプルダウン動作を行うプルダウン領域を備え、入力信号の電圧レベルに基づいて、前記プルアップ素子及びプルダウン素子のゲート電圧をそれぞれブーストするブートストラップユニットと、を備えて構成され、前記ブートストラップユニットが、電源電圧端子と第１ノード間に直列接続され、各ドレインは前記プルアップ素子のゲートに接続された第１，第２ＭＯＳ素子と、前記電源電圧端子と前記第１ノード間に接続された第３ＭＯＳ素子と、前記第１ノードと接地電圧端子間に直列接続された第４，第５ＭＯＳ素子と、前記第１ノードと第２ノード間に接続されたブートストラップキャパシタと、前記第２ノードと前記接地電圧端子間に接続された第６ＭＯＳ素子と、前記電源電圧端子と前記第２ノード間に直列接続された第７，第８ＭＯＳ素子と、前記第２ノードと前記接地電圧端子間に直列接続され、各ドレインは前記第８ＭＯＳ素子及び前記プルダウン素子のゲートに接続された第９，第１０ＭＯＳ素子と、を備え、前記第１、第２、第６及び第７ＭＯＳ素子のゲートには第１入力信号が印加され、前記第３、第５、第９及び第１０ＭＯＳ素子のゲートには第２入力信号が印加され、前記第４ＭＯＳ素子のゲートは前記プルアップ素子のゲートに接続され、前記第１〜第５ＭＯＳ素子と前記ブートストラップキャパシタとにより前記プルアップ領域を形成し、前記第６〜第１０ＭＯＳ素子と前記ブートストラップキャパシタとにより前記プルダウン領域を形成し、前記第１、第２入力信号がそれぞれローレベル及びハイレベルの状態から前記第１入力信号のみがハイレベルに遷移するときにプルアップ動作を行い、前記第１、第２入力信号がそれぞれローレベル及びハイレベルの状態から前記第２入力信号のみがローレベルに遷移するときにプルダウン動作を行うものである。
【００１０】
ここで、前記第１、第３及び第７〜第９ＭＯＳ素子はｐ形であり、前記第２、第４〜第６及び第１０ＭＯＳ素子はｎ形である。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
本発明に係るブートストラップ型ＭＯＳドライバーの第１実施形態においては、図１に示したように、ブートストラップユニット（bootstrap unit）１０と、ドライブユニット（drive unit）１１と、を備えて構成されている。
【００１２】
前記ブートストラップユニット１０は、プルアップ領域を形成するＰＭＯＳ素子Ｍ３及びＮＭＯＳ素子Ｍ４，Ｍ５と、プルダウン領域を形成するＰＭＯＳ素子Ｍ６，Ｍ７及びＮＭＯＳ素子Ｍ８と、ＣＭＯＳインバータＩＮＶと、２つのブートストラップキャパシタＣｐ，Ｃｎと、から構成される。
【００１３】
前記各ＰＭＯＳ素子Ｍ３、ＮＭＯＳ素子Ｍ４，Ｍ５及びブートストラップキャパシタＣｐは、プルアップ動作時のノードｂｐｐをブースト（boost）する際に使用され、各ＰＭＯＳ素子Ｍ６，Ｍ７、ＮＭＯＳ素子Ｍ８及びブートストラップキャパシタＣｎは、プルダウン動作時のノードｂｎｎをブーストする際に使用される。
【００１４】
前記ドライブユニット１１は、出力ノードＮ２からの出力信号ＯＵＴの電圧を制御するために、ＰＭＯＳ素子であるプルアップ素子Ｍ１及びＮＭＯＳ素子であるプルダウン素子Ｍ２から構成されている。
【００１５】
以下、このように構成された本第１実施形態に係るブートストラップ型ＭＯＳドライバー１００の動作を説明する。
先ず、プルアップ領域の前記ＰＭＯＳ素子Ｍ３及びＮＭＯＳ素子Ｍ４，Ｍ５と、ブートストラップキャパシタＣｐとにより、プルアップ動作が行われる。
【００１６】
入力信号ＩＮがハイレベル、例えば、１．５Ｖに遷移される以前、即ち、ローレベルであるときのノードｂｐｐ，ｂｎｎの電圧レベルは次のようである。
即ち、入力信号ＩＮがローレベルであると、ターンオンされたＰＭＯＳ素子Ｍ３を介して電源電圧Ｖｄｄの端子とノードｂｐｐとが接続されて、ＮＭＯＳ素子Ｍ５及びプルアップ素子Ｍ１はそれぞれターンオン及びターンオフされるため、前記ＮＭＯＳ素子Ｍ５を介して、第１ノードであるノードｂｐが接地電圧Ｖｓｓの端子に接続されて、前記ノードｂｐの電圧レベルは接地電圧０Ｖになる。従って、第２ノードであるノードＮ１は、ＣＭＯＳインバータＩＮＶで反転されたハイレベルの入力信号ＩＮにより、電源電圧１．５Ｖのレベルにプリチャージされる。
【００１７】
前記入力信号ＩＮがハイレベルに遷移されると、ＰＭＯＳ素子Ｍ３及びＮＭＯＳ素子Ｍ４がそれぞれターンオフ及びターンオンされるため、ノードｂｐｐは電源電圧Ｖｄｄの端子から遮断され、ノードｂｐに接続される。従って、ノードｂｐｐ上の電荷は、ＮＭＯＳ素子Ｍ５がターンオフされるまで、ＮＭＯＳ素子Ｍ４，Ｍ５を介して漸次放電され、ノードＮ１の電圧は、ＣＭＯＳインバータＩＮＶで反転されたローレベルの入力信号ＩＮによりプルダウンされる。
【００１８】
その結果、前記各ノードＮ１，ｂｐ間のキャパシタンスカップリング（capacitance coupling）により、ノードｂｐの電圧レベルは接地電圧Ｖｓｓよりも一層低くなる。この場合、前記ノードｂｐとノードｂｐｐとは、ターンオンされたＮＭＯＳ素子Ｍ４を介して接続されるため、前記ノードｂｐｐの電圧はノードｂｐの電圧に従う。
【００１９】
従って、ゲート−ソース間の高電圧レベル差により、プルアップ素子Ｍ１の駆動能力が他のＭＯＳ素子に比べて一層向上されて、出力ノードＮ２の電圧は、プルアップ素子Ｍ１により供給された多量の電流により、迅速にプルアップされる。
【００２０】
一方、プルダウン領域の各ＰＭＯＳ素子Ｍ６，Ｍ７及びＮＭＯＳ素子Ｍ８と、ブートストラップキャパシタＣｎにより、プルダウン動作が行われる。
プルアップ動作が行われる間、即ち、入力信号ＩＮがハイレベル（１．５Ｖ）であるときには、ノードｂｎｎは、ターンオンされたＮＭＯＳ素子Ｍ８を介して接地電圧Ｖｓｓの端子に接続されるため、該ノードｂｎｎの電圧は接地電圧Ｖｓｓの電圧レベルになり、ＰＭＯＳ素子Ｍ６はターンオンされる。一旦、前記ＰＭＯＳ素子Ｍ６がターンオンされると、第３ノードであるノードｂｎは、電源電圧Ｖｄｄの端子に接続されて、電源電圧Ｖｄｄの電圧レベルにプリチャージされる。この場合、ノードＮ１の電圧は、ＣＭＯＳインバータＩＮＶで反転されたローレベルの入力信号ＩＮによりプルダウンされる。
【００２１】
入力信号ＩＮがローレベルに遷移されると、ＰＭＯＳ素子Ｍ７及びＮＭＯＳ素子Ｍ８はそれぞれターンオン及びターンオフされて、ノードｂｎｎは接地電圧Ｖｓｓの端子から遮断され、ノードｂｎに接続される。よって、前記ノードｂｎ上の電荷は、ＰＭＯＳ素子Ｍ６がターンオフされるまで、ＰＭＯＳ素子Ｍ７を介してノードｂｎｎにチャージされ、ノードＮ１の電圧は、ＣＭＯＳインバータＩＮＶで反転されたハイレベルの入力信号ＩＮによりプルアップされる。
【００２２】
従って、ノードＮ１，ｂｎ間のキャパシタンスカップリングにより、ノードｂｎの電圧レベルは電源電圧Ｖｄｄよりも一層高くなり、ノードｂｎとノードｂｎｎとは、ターンオンされたＭＯＳ素子Ｍ７を介して接続されるため、ノードｂｎｎの電圧はノードｂｎの電圧に従う。
【００２３】
その結果、ゲート−ソース間の高電圧レベル差により、プルダウン素子Ｍ２の駆動能力が他のＭＯＳ素子に比べて一層向上されて、出力ノードＮ２の電圧は、前記プルダウン素子Ｍ２により供給された多量の電流により、迅速にプルダウンされる。
【００２４】
このような本発明に係るブートストラップ型ＭＯＳドライバーの第１実施形態においては、低電圧下で速度が低下されるという問題点を改善し、かつ、ＭＯＳ素子を利用しているため、従来のバイポーラ素子を利用したＢｉＣＭＯＳドライバーよりも費用を節減し得るという効果がある。
【００２５】
しかし、本第１実施形態においては、プルアップ及びプルダウン動作をそれぞれ行うために２つのブートストラップキャパシタＣｐ，Ｃｎを備えて構成されているため、レイアウト面積が増大されるという欠点がある。
【００２６】
このような問題点を解決するため、単一のブートストラップキャパシタを使用する本発明に係るブートストラップ型ＭＯＳドライバーの第２実施形態を、図面を用いて説明する。
【００２７】
本発明に係るブートストラップ型ＭＯＳドライバーの第２実施形態は、第１実施形態と同様に、ブートストラップユニット２０と、ドライブユニット２１とを備えて構成されている。
【００２８】
前記ブートストラップユニット２０は、プルアップ領域を形成する各ＰＭＯＳ素子Ｍ３，Ｍ１０、ＮＭＯＳ素子Ｍ４，Ｍ５，Ｍ１１及びブートストラップキャパシタＣｂｏｏｔから成り、ノードｂｐｐをブーストするときに用いられる。プルダウン領域を形成するＰＭＯＳ素子Ｍ６，Ｍ７，Ｍ１２、ＮＭＯＳ素子Ｍ８，Ｍ１３及びブートストップキャパシタＣｂｏｏｔは、ノードｂｎｎをブーストするときに用いられる。この場合、前記ブートストラップキャパシタＣｂｏｏｔは、プルアップ動作時及びプルダウン動作時に利用される。
【００２９】
また、本第２実施形態に係るブートストラップ型ＭＯＳドライバー２００においては、入力信号として、プルアップ動作への遷移のためのアクティブハイである入力信号ＵＰと、プルダウン動作への遷移のためのアクティブローである入力信号ＤＮとを使用する。
【００３０】
前記プルアップ領域のＮＭＯＳ素子Ｍ４のソースとＮＭＯＳ素子Ｍ５のドレインは、接地電圧Ｖｓｓの端子の代わりに、第１ノードであるノードｂｐに接続され、ＰＭＯＳ素子Ｍ６のドレインとＮＭＯＳ素子Ｍ７のソースは、電源電圧Ｖｄｄの端子の代わりに、第２ノードであるノードｂｎに接続される。従って、前記各ノードｂｐ，ｂｎの内部電圧アンダーシュート（undershoot）は、ソース／ドレイン基板接合で、順方向バイアス（forward bias）現象を誘発しなくなる。
【００３１】
以下、このように構成された本第２実施形態に係るブートストラップ型ＭＯＳドライバー２００の動作を説明する。
先ず、入力信号ＵＰ，ＤＮがそれぞれロー及びハイレベルであると、ＮＭＯＳ素子Ｍ４及びＰＭＯＳ素子Ｍ７はそれぞれターンオフされるが、ＰＭＯＳ素子Ｍ３及びＮＭＯＳ素子Ｍ８はそれぞれターンオンされて、各ノードｂｐｐ，ｂｎｎのロジック値は、それぞれハイ及びローレベルになる。
【００３２】
その結果、ドライブユニット２１のプルアップ素子Ｍ１及びプルダウン素子Ｍ２は完全にオフされて、出力ノードＮ２の電圧レベルはトライステート（tristate）になる。この期間、ＰＭＯＳ素子Ｍ１０及びＮＭＯＳ素子Ｍ１３はターンオフされ、各ＮＭＯＳ素子Ｍ５，Ｍ１１及び各ＰＭＯＳ素子Ｍ６，Ｍ１２はターンオンされるため、ノードｂｐは接地電圧Ｖｓｓの電圧レベルに予め放電され、ノードｂｎは電源電圧Ｖｄｄの電圧レベルにプリチャージされる。
【００３３】
従って、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの電圧レベル差と同じ電圧レベル差の電圧が、ブートストラップキャパシタＣｂｏｏｔの両端にそれぞれ印加される。この場合、初期の出力ノードＮ２のロジック値がローレベルであるならば、プルアップ動作は、入力信号ＵＰがハイレベルに遷移されるときに開始される。
【００３４】
即ち、前記入力信号ＵＰがハイレベルになると、ＰＭＯＳ素子Ｍ３及びＮＭＯＳ素子Ｍ４はそれぞれターンオフ及びターンオンされて、ノードｂｐｐは電源電圧Ｖｄｄの端子から遮断され、ノードｂｐに接続されるため、前記ノードｂｐｐ上の電荷は、ＮＭＯＳ素子Ｍ５がターンオフされるまで、ＮＭＯＳ素子Ｍ４，Ｍ５，Ｍ１１を介して漸次放電される。
【００３５】
このとき、ハイレベルの入力信号ＵＰによりＮＭＯＳ素子Ｍ１３がターンオンされて、ノードｂｎの電圧はプルダウンされる。よって、前記各ノードｂｎ，ｂｐ間のキャパシタンスカップリング（capasitance coupling）により、ノードｂｐの電圧レベルは接地電圧Ｖｓｓの電圧レベルよりも一層低下される。
【００３６】
この場合、前記ノードｂｐとノードｂｐｐとは、ターンオンされたＮＭＯＳ素子Ｍ４を介して接続されるため、前記ノードｂｐｐの電圧はノードｂｐの電圧に従う。
【００３７】
その結果、ゲート−ソース間の高電圧レベル差により、プルアップ素子Ｍ１の駆動能力が他のＭＯＳ素子に比べて一層向上されて、出力ノードＮ２の電圧は、プルアップ素子Ｍ１により供給された多量の電流により、迅速にプルアップされる。
【００３８】
プルアップ動作が終了されて、入力信号ＵＰがローレベルに変化すると、出力ノードＮ２の電圧レベルは再びトライステートになる。
一方、プルダウン動作を行うためには、入力信号ＤＮはローレベルに変化されるべきであり、プルダウン動作はプルアップ動作と相補的な関係を有する。
【００３９】
即ち、トライステート状態で、前記入力信号ＤＮがローレベルであると、ＰＭＯＳ素子Ｍ７及びＮＭＯＳ素子Ｍ８がそれぞれターンオン及びターンオフされて、ノードｂｎｎは接地電圧Ｖｓｓの端子から遮断され、ノードｂｎに接続される。従って、前記ノードｂｎ上の電荷は、ＰＭＯＳ素子Ｍ６がターンオフされるまで、ＰＭＯＳ素子Ｍ７を介してノードｂｎｎチャージされ、前記ローレベルの入力信号ＤＮによりＰＭＯＳ素子Ｍ１０がターンオンされて、前記ノードｂｐの電圧はプルアップされる。
【００４０】
前記各ノードｂｐ，ｂｎ間のキャパシタンスカップリングにより、ノードｂｎの電圧レベルは電源電圧Ｖｄｄの電圧レベルよりも一層高くなる。
この場合、ノードｂｎとノードｂｎｎとが、ターンオンされたＰＭＯＳ素子Ｍ７を介して接続されるため、ノードｂｎｎの電圧はノードｂｎの電圧に従う。
【００４１】
従って、ゲート−ソース間の高電圧レベル差により、プルダウン素子Ｍ２の駆動能力が他のＭＯＳ素子に比べて一層向上されて、出力ノードＮ２の電圧は、プルダウン素子Ｍ２により供給された多量の電流により、迅速にプルダウンされる。
【００４２】
このようなプルダウン動作が終了し、入力信号ＤＮがローレベルに変化されると、出力ノードＮ２の電圧レベルは再びトライステートになる。
このような本第２実施形態に係るブートストラップ型ＭＯＳドライバーは、ドライバーの性能評価を可能とするために、０．３５μｍＣＭＯＳ工程技術に基づいてデザインされている。即ち、前記プルアップ素子Ｍ１のチャンネル幅は２０μｍであり、プルダウン素子Ｍ２のチャンネル幅は１０μｍであり、前記各素子Ｍ１、Ｍ２は０．３５μｍの最小チャンネル長を有する。
【００４３】
また、前記ブートストラップキャパシタＣｂｏｏｔは、互いに接続されたソースとドレインとを有するＮＭＯＳ素子を利用して構成することができ、３００ｐＦのキャパシタンスを具現化するためには、前記ＮＭＯＳ素子の幅及び長さを、それぞれ１５μｍ及び４μｍに設定する。
【００４４】
図３は、プルアップ及びプルダウン動作時の電圧レベルを示したものであり、図３（Ａ）は、プルアップ動作時の出力信号ＯＵＴ及びノードｂｐｐの電圧レベルを示し、図３（Ｂ）は、出力信号ＯＵＴ及びプルダウン動作時のノードｂｎｎの電圧レベルを示す。
【００４５】
図３は、本第１実施形態のブートストラップキャパシタＣｐ，Ｃｎ及び本第２実施形態のブートストラップキャパシタＣｂｏｏｔのキャパシタンスがそれぞれ３００ｐＦである場合の電圧レベルを示しており、本第２実施形態による電圧レベルは、第１実施形態よりも最高３０％ほど改善されたことが判る。
【００４６】
従って、本第２実施形態においては、本第１実施形態に比べて、ブートストラップキャパシタンスが一層低減されるため、レイアウト面積を最小化することができ、電圧１．２Ｖ以下でも安定な動作を可能とする。
【００４７】
図４は、負荷キャパシタンスに対するプルアップ及びプルダウン動作時の遅延時間を示した図である。
図示されたように、本第２実施形態は、従来の技術はもちろん、本第１実施形態と比べても、プルアップ動作及びプルダウン動作への遷移に際して、スイッチング速度が向上されている。
【００４８】
尚、本発明は、このような実施の形態に限定されるものでなく、特許請求の範囲を外れない限り、多様な形態に変更して使用することができる。
【００４９】
【発明の効果】
以上説明したように、本発明の請求項１〜請求項３に係るブートストラップ型ＭＯＳドライバーの第１実施形態は、２つのブートストラップキャパシタを利用して、負荷駆動用の電圧レベルを制御することにより、従来のテーパ型ＭＯＳドライバーに比べて低電圧下での動作速度の低下を改善し、ブートストラップ効率を向上し得るという効果がある。
【００５０】
また、バイポーラ素子を使用しないため、低廉に実現できる。
また、本発明の請求項４、請求項５に係るブートストラップ型ＭＯＳドライバーの第２実施形態は、１つのブートストラップキャパシタを使用することにより、さらに迅速な動作速度を実現し、ブートストラップ効率を向上し、レイアウト面積を削減し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るブートストラップ型ＭＯＳドライバーの第１実施形態の構成を示した回路図である。
【図２】本発明に係るブートストラップ型ＭＯＳドライバーの第２実施形態の構成を示した回路図である。
【図３】本発明の各実施形態に係るブートストラップ型ＭＯＳドライバーのプルアップ及びプルダウン動作時の電圧レベルを示す図である。
【図４】本発明の各実施形態に係るブートストラップ型ＭＯＳドライバーにおける負荷キャパシタンスに対するプルアップ及びプルダウン動作時の遅延時間を示した図である。
【図５】従来のテーパ型ＭＯＳドライバーを示した構成図である。
【符号の説明】
１０、２０：ブートストラップユニット
１１、２１：ドライブユニット
１００、２００：ブートストラップ型ＭＯＳドライバー
【図１】
0004224656.tif 000002
【図２】
0004224656.tif 000003
【図３】
0004224656.tif 000004
【図４】
0004224656.tif 000005
【図５】
0004224656.tif 000006